(57)【要約】【課題】酸化物半導体を使用した薄膜トランジスタにおいて、閾値電圧の異なるＴＦＴを同一基板に再現性よく形成することが可能な技術を提供することを目的とする。【解決手段】ＴＦＴ基板２００は、一の基板１上に配設された画素ＴＦＴ２０１及び駆動回路用ＴＦＴ２１１を備える。画素ＴＦＴ２０１は、半導体層１２の表面に配設され、互いに離間されたソース電極７及びドレイン電極８を備える。駆動回路用ＴＦＴ２１１は、半導体層２５上に配設されたエッチストッパー層２０と、エッチストッパー層２０及び半導体層２５の表面に配設され、互いに離間されたソース電極２３及びドレイン電極２４とを備える。【選択図】図４
2020047772.tif 000002
【特許請求の範囲】
【請求項１】
一の基板上に配設された第１薄膜トランジスタ及び第２薄膜トランジスタを備え、
前記第１薄膜トランジスタは、
前記基板上に配設された第１ゲート電極と、
前記第１ゲート電極を覆う第１ゲート絶縁膜と、
前記第１ゲート絶縁膜を介して前記第１ゲート電極に対向する第１酸化物半導体層と、
前記第１酸化物半導体層の表面に配設され、互いに離間された第１ソース電極及び第１ドレイン電極と、
前記第１酸化物半導体層、前記第１ソース電極及び前記第１ドレイン電極上に配設された第１絶縁膜と
を備え、
前記第２薄膜トランジスタは、
前記基板上に配設された第２ゲート電極と、
前記第２ゲート電極を覆う第２ゲート絶縁膜と、
前記第２ゲート絶縁膜を介して前記第２ゲート電極に対向する第２酸化物半導体層と、
前記第２酸化物半導体層上に配設された第２絶縁膜と、
前記第２絶縁膜及び前記第２酸化物半導体層の表面に配設され、互いに離間された第２ソース電極及び第２ドレイン電極と
を備える、薄膜トランジスタ基板。
【請求項２】
請求項１に記載の薄膜トランジスタ基板であって、
前記第２薄膜トランジスタは、
前記第２ソース電極及び前記第２ドレイン電極上に配設され、前記第１絶縁膜と同層である第３絶縁膜をさらに備える、薄膜トランジスタ基板。
【請求項３】
請求項１または請求項２に記載の薄膜トランジスタ基板であって、
前記第１酸化物半導体層の金属組成と、前記第２酸化物半導体層の金属組成とは互いに同一である、薄膜トランジスタ基板。
【請求項４】
請求項１から請求項３のうちのいずれか１項に記載の薄膜トランジスタ基板であって、
前記第２酸化物半導体層の酸素比率は、前記第１酸化物半導体層の酸素比率よりも高い、薄膜トランジスタ基板。
【請求項５】
請求項１から請求項４のうちのいずれか１項に記載の薄膜トランジスタ基板であって、
前記第２酸化物半導体層のキャリア濃度は、前記第１酸化物半導体層のキャリア濃度よりも低い、薄膜トランジスタ基板。
【請求項６】
請求項１から請求項５のうちのいずれか１項に記載の薄膜トランジスタ基板であって、
前記第１薄膜トランジスタのゲート閾値は、負の閾値であり、
前記第２薄膜トランジスタのゲート閾値は、正の閾値である、薄膜トランジスタ基板。
【請求項７】
請求項２に記載の薄膜トランジスタ基板であって、
前記第２絶縁膜の水素濃度は、前記第３絶縁膜の水素濃度よりも低い、薄膜トランジスタ基板。
【請求項８】
請求項２または請求項７に記載の薄膜トランジスタ基板であって、
前記第２絶縁膜の酸素濃度は、前記第３絶縁膜の酸素濃度よりも高い、薄膜トランジスタ基板。
【請求項９】
請求項１から請求項８のうちのいずれか１項に記載の薄膜トランジスタ基板であって、
前記第１絶縁膜上に配設され、平面視で前記第１酸化物半導体層と重なる第１バックゲート電極をさらに備える、薄膜トランジスタ基板。
【請求項１０】
請求項２、７または８に記載の薄膜トランジスタ基板であって、
前記第３絶縁膜上に配設され、平面視で前記第２酸化物半導体層と重なる第２バックゲート電極をさらに備える、薄膜トランジスタ基板。
【請求項１１】
請求項１から請求項１０のうちのいずれか１項に記載の薄膜トランジスタ基板の製造方法であって、
一の半導体膜から前記第１酸化物半導体層となる第１半導体膜及び前記第２酸化物半導体層となる第２半導体膜を形成する、薄膜トランジスタ基板の製造方法。
【請求項１２】
請求項１１に記載の薄膜トランジスタ基板の製造方法であって、
前記第１半導体膜及び前記第２半導体膜の表面上に第４絶縁膜を形成する工程と、
前記第４絶縁膜のうち前記第２半導体膜の表面上の部分を残し、少なくとも前記第１半導体膜の表面上の部分を除去することによって、前記第２半導体膜の表面上に残した前記部分を前記第２絶縁膜として形成する工程と
を備える、薄膜トランジスタ基板の製造方法。
【請求項１３】
請求項１２に記載の薄膜トランジスタ基板の製造方法であって、
前記第２絶縁膜は、酸化成分を有し、
前記第２絶縁膜を形成する工程後において、アニール処理を行うことにより、前記第２半導体膜に酸化作用するプロセスを行うことによって、前記第２酸化物半導体層を形成する、薄膜トランジスタ基板の製造方法。
【請求項１４】
請求項１２に記載の薄膜トランジスタ基板の製造方法であって、
前記第２絶縁膜を形成する工程後において、前記薄膜トランジスタ基板表面に対して、酸化作用するプロセスと還元作用するプロセスとの少なくともいずれか一方を行う工程をさらに備える、薄膜トランジスタ基板の製造方法。
【請求項１５】
請求項１２に記載の薄膜トランジスタ基板の製造方法であって、
前記第２絶縁膜を形成する工程後において、前記薄膜トランジスタ基板表面に対して、
酸化作用するプロセスと還元作用するプロセスとの双方を行う工程をさらに備える、薄膜トランジスタ基板の製造方法。
【請求項１６】
請求項１３に記載の薄膜トランジスタ基板の製造方法であって、
第１部分と、前記第１部分よりも厚い第２部分とを有するフォトレジストパターンを用いて、前記一の半導体膜をパターニングする工程と、
前記フォトレジストパターンの前記第２部分を薄くしつつ前記第１部分を除去する工程と、
薄くされた前記第２部分を用いて、前記第４絶縁膜から前記第２絶縁膜を形成する工程と
を備える、薄膜トランジスタ基板の製造方法。
【請求項１７】
請求項１から請求項１０のうちのいずれか１項に記載の薄膜トランジスタ基板であって、
前記第１薄膜トランジスタと接続された画素電極をさらに備え、
前記第１薄膜トランジスタ及び前記画素電極は、画素部を構成し、
前記第２薄膜トランジスタは、前記第１薄膜トランジスタを駆動する駆動回路を構成する、薄膜トランジスタ基板。
【請求項１８】
請求項１７に記載の薄膜トランジスタ基板と、
液晶層を介して前記薄膜トランジスタに対向する対向基板と
を備える、液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板及びその製造方法、並びに、液晶表示装置に関する。
【背景技術】
【０００２】
スイッチングデバイスとして薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と呼称する）がアレイ状に配列されたＴＦＴアクティブマトリックス基板（以下「ＴＦＴ基板」と呼称する）は、例えば液晶表示装置（Liquid Crystal Display：以下「ＬＣＤ」と呼称）等の電気光学装置に利用されている。
【０００３】
ＴＦＴに代表される半導体装置は、低消費電力及び薄型であるという特徴がある。このような半導体装置の特徴を活かして、ＣＲＴ（Cathode Ray Tube）に代わって、フラットパネルディスプレイへの応用がなされるようになった。
【０００４】
フラットパネルディスプレイに用いられるＬＣＤでは、一般に、ＴＦＴ基板と対向基板との間に液晶層が設けられている。このようなＴＦＴ基板及び対向基板の外側の面にはそれぞれ偏光板が設けられ、透過型及び半透過型のＬＣＤでは、ＴＦＴ基板または対向電極の偏光板のさら外側にバックライトユニットが設けられている。また、カラー表示のＬＣＤでは、例えば対向基板に１色または２色以上のカラーフィルタが設けられており、良好なカラー表示が得られる。
【０００５】
従来、液晶表示装置用のＴＦＴ基板のスイッチングデバイスにおいては、一般的にアモルファスシリコン（Ｓｉ）が半導体の活性層（チャネル層）として用いられていた。しかし近年では、酸化物半導体が活性層に用いられたＴＦＴの開発が盛んになされている。
【０００６】
酸化物半導体は、アモルフアスシリコンよりも高い移動度を有するため、小型で高性能なＴＦＴを実現できるという利点がある。酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料、酸化亜鉛に酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）などを添加した材料が主に用いられている。
【０００７】
この酸化物半導体層を用いたＴＦＴは、スパッタリング法などによって比較的低温での成膜が可能であり、多結晶シリコン（ｐｏｌｙ−Ｓｉ）からなる半導体層を用いたＴＦＴよりも作製が容易である。当該酸化物半導体層を用いたＴＦＴをＬＣＤに応用する場合には、画素を構成する画素用ＴＦＴのみならず駆動回路もＴＦＴ基板に一体的に作りこむことが可能である。
【０００８】
ところで、上記駆動回路の動作信頼性、ひいては表示装置の性能は、駆動回路用ＴＦＴの電気特性に左右され、そのうち特に閾値電圧が重要である。駆動回路では、表示装置の狭額縁化の要望から省スペース設計が実現されているが、その結果として、駆動回路用ＴＦＴにマイナスのゲート電圧を印加できない場合が多い。このように、駆動回路用ＴＦＴの閾値電圧がマイナスの電圧値である場合には、駆動回路の制御が困難となる。また、この場合には、ゲート電圧が０Ｖでもソース電極とドレイン電極との間に電流が流れる、いわゆるノーマリーオン状態となって、消費電力が増大してしまう。このことから、駆動回路用ＴＦＴには、閾値電圧がプラスの電圧値である特性を有することが好ましい。
【０００９】
一方、画素用ＴＦＴには、マイナスのゲート電圧を印加することが可能であり、多少ノーマリーオン状態となることも許容できるため、閾値電圧がマイナスの電圧値であるＴＦＴも適用することができる。閾値電圧がマイナスの電圧値であるＴＦＴは、閾値電圧がプラスの電圧値であるＴＦＴに比べて、Ｓ値（サブスレショルド係数）が小さく、オン電流値が十分に大きい、などの特性を有する。このことから、画素用ＴＦＴは、閾値電圧がマイナスの電圧値である特性を有することが好ましい。
【００１０】
このように画素養ＴＦＴと駆動回路用ＴＦＴとでは要求される電気特性が異なるため、それぞれ要求される電気特性に応じて作り分けることが望ましい。そこで、電気特性が異なる複数種類のＴＦＴを同一基板上に併せて作成可能なＴＦＴ基板の構成が従来から提案されている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】国際公開第２０１３／０８０５１６号
【発明の概要】
【発明が解決しようとする課題】
【００１２】
特許文献１に開示されたＴＦＴ基板を製造する場合、ソース電極及びドレイン電極形成後のプロセスにより酸化作用及び還元作用を酸化物半導体に与えて閾値電圧を制御する。しかしながらこのような技術では、閾値電圧の異なるＴＦＴを共通のプロセスにより同一基板に再現性よく形成することが難しい。
【００１３】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、酸化物半導体を使用した薄膜トランジスタにおいて、閾値電圧の異なるＴＦＴを共通のプロセスにより同一基板に再現性よく形成することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る薄膜トランジスタ基板は、一の基板上に配設された第１薄膜トランジスタ及び第２薄膜トランジスタを備え、前記第１薄膜トランジスタは、前記基板上に配設された第１ゲート電極と、前記第１ゲート電極を覆う第１ゲート絶縁膜と、前記第１ゲート絶縁膜を介して前記第１ゲート電極に対向する第１酸化物半導体層と、前記第１酸化物半導体層の表面に配設され、互いに離間された第１ソース電極及び第１ドレイン電極と、前記第１酸化物半導体層、前記第１ソース電極及び前記第１ドレイン電極上に配設された第１絶縁膜とを備え、前記第２薄膜トランジスタは、前記基板上に配設された第２ゲート電極と、前記第２ゲート電極を覆う第２ゲート絶縁膜と、前記第２ゲート絶縁膜を介して前記第２ゲート電極に対向する第２酸化物半導体層と、前記第２酸化物半導体層上に配設された第２絶縁膜と、前記第２絶縁膜及び前記第２酸化物半導体層の表面に配設され、互いに離間された第２ソース電極及び第２ドレイン電極とを備える。
【発明の効果】
【００１５】
本発明によれば、薄膜トランジスタ基板は、一の基板上に配設された第１薄膜トランジスタ及び第２薄膜トランジスタを備え、第１薄膜トランジスタは、第１酸化物半導体層の表面に配設され、互いに離間された第１ソース電極及び第１ドレイン電極を備え、第２薄膜トランジスタは、第２酸化物半導体層上に配設された第２絶縁膜と、第２絶縁膜及び第２酸化物半導体層の表面に配設され、互いに離間された第２ソース電極及び第２ドレイン電極とを備える。このような構成によれば、閾値電圧の異なるＴＦＴを共通のプロセスにより同一基板に再現性よく形成することができる。
【図面の簡単な説明】
【００１６】
【図１】液晶表示装置の構成を模式的に示す斜視図である。
【図２】実施の形態に係るＴＦＴ基板の全体構成を模式的に示す平面図である。
【図３】実施の形態に係る画素の平面構成を示す平面図である。
【図４】実施の形態に係るＴＦＴ基板の断面構成を示す断面図である。
【図５】走査信号駆動回路の一形態を示す回路図である。
【図６】走査信号駆動回路の一形態の動作を示すタイミングチャートである。
【図７】実施の形態に係るＴＦＴ基板の製造工程を示す断面図である。
【図８】実施の形態に係るＴＦＴ基板の製造工程を示す断面図である。
【図９】実施の形態に係るＴＦＴ基板の製造工程を示す断面図である。
【図１０】実施の形態に係るＴＦＴ基板の製造工程を示す断面図である。
【図１１】実施の形態に係るＴＦＴ基板の製造工程を示す断面図である。
【図１２】実施の形態に係るＴＦＴ基板の製造工程を示す断面図である。
【図１３】実施の形態に係るＴＦＴ基板の製造工程を示す断面図である。
【図１４】実施の形態に係るＴＦＴ基板の製造工程を示す断面図である。
【図１５】実施の形態の実施例に係るＴＦＴ基板のドレイン電流−ゲート電圧依存性を示す図である。
【図１６】比較例に係るＴＦＴ基板のドレイン電流−ゲート電圧依存性を示す図である。
【図１７】実施例及び比較例のチャネル幅及びチャネル長さを示す図である。
【図１８】実施例及び比較例のエッチストッパー層及び保護絶縁膜の成膜条件及び膜特性を示す図である。
【図１９】変形例１に係るＴＦＴ基板の断面構成を示す断面図である。
【図２０】変形例１に係るＴＦＴ基板の断面構成を示す断面図である。
【図２１】変形例１の実施例に係るＴＦＴ基板のドレイン電流−ゲート電圧依存性を示す図である。
【図２２】変形例２に係るＴＦＴ基板の製造工程を示す断面図である。
【発明を実施するための形態】
【００１７】
＜液晶表示装置の構成＞
図１はＴＦＴ基板を備えた液晶表示装置１０００の構成を模式的に示す斜視図である。以下、図１を用いて液晶表示装置１０００の構成について説明する。
【００１８】
図１に示すように液晶表示装置１０００は、光源１００１、導光板１００２、偏光板１００３、ＴＦＴ基板１００４、液晶層１００５、対向基板１００６及び偏光板１００７を備えている。
【００１９】
光源１００１は、液晶表示装置１０００の光源であり、例えば発光ダイオードなどが用いられる。面状の導光板１００２は、その１つの端面の外側に設けられた光源１００１から入射された光を、導光板１００２の主面全体から出射するように導く。光源１００１及び導光板１００２を合わせてバックライトユニットと呼称することもある。
【００２０】
導光板１００２の光出射側の主面上には、偏光板１００３、ＴＦＴ基板１００４、液晶層１００５、対向基板１００６及び偏光板１００７が、この順に配設される。このように、対向基板１００６とのＴＦＴ基板１００４との間に液晶層１００５が挟持されている。
【００２１】
ここで、液晶表示装置１０００の動作の概略を説明する。ＴＦＴ基板１００４に設けられたＴＦＴは、外部及び駆動回路からの信号に応じて液晶層１００５に印加する電界を制御することにより、液晶層１００５の液晶の偏光方向を制御する。このようなＴＦＴ基板１００４を偏光板１００３、液晶層１００５、対向基板１００６及び偏光板１００７と組み合わせた構成において、導光板１００２から出射された光１００８の透光または遮光を画素ごとに制御することで、液晶表示装置１０００は所望の画像を表示することができる。
【００２２】
＜実施の形態＞
本発明の実施の形態に係るＴＦＴ基板は、スイッチングデバイスとしてＴＦＴがマトリックス状に配列されたアクティブマトリックス基板であるものとして説明する。なお、本実施の形態に係るＴＦＴ基板は、図１のＴＦＴ基板１００４のように、液晶表示装置に代表される平面型表示装置（フラットパネルディスプレイ）などに用いられる。
【００２３】
＜ＴＦＴ基板の全体構成＞
図２は、本実施の形態に係るＴＦＴ基板２００（図１のＴＦＴ基板１００４に対応）の全体構成を模式的に示す平面図であり、ここでは、ＬＣＤ用のＴＦＴ基板の例が示されている。
【００２４】
図２に示すＴＦＴ基板２００は、画素ＴＦＴ２０１がマトリックス状に配列されたＴＦＴアレイ基板であり、表示領域２０２と、表示領域２０２を囲むように設けられた額縁領域２０３とに大きく分けられる。
【００２５】
表示領域２０２には、複数のゲート配線（走査信号線）３、複数の補助容量配線２１０及び複数のソース配線（表示信号線）９が配設される。複数のゲート配線３は互いに平行に配設され、複数のソース配線９は、複数のゲート配線３と直交して交差するように互いに平行に配設されている。図２では、ゲート配線３が横方向（Ｘ方向）に延在するように配設され、ソース配線９が縦方向（Ｙ方向）に延在するように配設されている。
【００２６】
そして、隣接する２本のゲート配線３及び隣接する２本のソース配線９に囲まれた領域が画素２０４となることから、ＴＦＴ基板２００では、画素２０４がマトリックス状に配列された構成となる。
【００２７】
図２では、一部の画素２０４について、その構成を拡大して示しており、画素２０４内には、少なくとも１つの画素ＴＦＴ２０１が配設されている。画素ＴＦＴ２０１はソース配線９とゲート配線３との交差点近傍に配設され、画素ＴＦＴ２０１のゲート電極がゲート配線３に接続され、画素ＴＦＴ２０１のソース電極がソース配線９に接続される。そして、画素ＴＦＴ２０１のドレイン電極は、画素ＴＦＴ２０１と協働して画素部を構成する透過画素電極（画素電極）１１に接続されている。また、透過画素電極１１には補助容量２０９が接続され、複数のゲート配線３のそれぞれと平行に設けられた補助容量配線２１０が、補助容量２０９を形成する補助容量電極５を兼ねている。
【００２８】
ＴＦＴ基板２００の額縁領域２０３には、走査信号駆動回路２０５と表示信号駆動回路２０６とが設けられている。ゲート配線３は、表示領域２０２から走査信号駆動回路２０５が設けられた側の額縁領域２０３まで延在しており、ゲート配線３は、ＴＦＴ基板２００の端部で、走査信号駆動回路２０５に接続されている。
【００２９】
ソース配線９も同様に表示領域２０２から表示信号駆動回路２０６が設けられた側の額縁領域２０３まで延在しており、ソース配線９は、ＴＦＴ基板２００の端部で、表示信号駆動回路２０６に接続されている。
【００３０】
また、走査信号駆動回路２０５の近傍には、外部と接続される接続基板２０７が配設され、表示信号駆動回路２０６の近傍には、外部と接続される接続基板２０８が配設されている。なお、接続基板２０７，２０８は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
【００３１】
接続基板２０７，２０８のそれぞれを介して、走査信号駆動回路２０５及び表示信号駆動回路２０６に外部からの各種信号が供給される。走査信号駆動回路２０５は、外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線３に供給する。このゲート信号によって、ゲート配線３が順次選択される。表示信号駆動回路２０６は、外部からの制御信号及び表示データに基づいて、表示信号をソース配線９に供給する。これにより、表示データに応じた表示電圧が各画素２０４に供給される。
【００３２】
なお、表示信号駆動回路２０６は、ＴＦＴ基板２００上に配設される構成に限られるものではなく、例えば、ＴＣＰ（Tape Carrier Package）で駆動回路を構成して、ＴＦＴ基板２００とは別の部分に配設しても良い。
【００３３】
また、後で平面図を用いて説明するように、補助容量配線２１０は、その一部が透過画素電極１１と平面視で重複（重畳）するように設けられ、透過画素電極１１を一方の電極とし、補助容量配線２１０の一部を他方の電極として補助容量２０９が形成される。なお、透過画素電極１１と重畳した部分の補助容量配線２１０が補助容量電極５として機能する。全ての補助容量配線２１０は表示領域２０２外で電気的に結束され、例えば表示信号駆動回路２０６から共通電位が供給される。
【００３４】
画素ＴＦＴ２０１は、透過画素電極１１に表示電圧を供給するためのスイッチングデバイスとして機能し、ゲート配線３から入力されるゲート信号によって画素ＴＦＴ２０１のＯＮとＯＦＦが制御される。そして、ゲート配線３に所定の電圧が印加され、画素ＴＦＴ２０１がＯＮすると、ソース配線９からドレイン電極に電流が流れるようになる。これにより、ソース配線９から、画素ＴＦＴ２０１のドレイン電極に接続された透過画素電極１１に表示電圧が印加され、透過画素電極１１と対向電極（図示せず）との間に、表示電圧に応じた電界が生じる。透過画素電極１１と対向電極との間には液晶によって形成される液晶容量（図示せず）が、補助容量２０９と電気的に並列接続される。なお、In-Plane-Switching方式及びＦＦＳ（Fringe-Field-Switching）方式の液晶表示装置の場合、対向電極はＴＦＴ基板２００側に配設される。
【００３５】
透過画素電極１１に印加された表示電圧は、液晶容量と補助容量２０９とによって一定期間保持される。なお、ＴＦＴ基板２００の表面には、配向膜（図示せず）が配設されていても良い。
【００３６】
また、図１を用いて説明したように、ＴＦＴ基板２００に対向して対向基板１００６のような対向基板が配設される。対向基板は、例えばカラーフィルタ基板であり、視認側に配設される。対向基板には、カラーフィルタ、ブラックマトリックス（ＢＭ）及び配向膜等が配設され、液晶表示装置の方式によっては対向電極も対向基板に配設される。
【００３７】
そして、図１を用いて説明したようにＴＦＴ基板１００４及び対向基板１００６、つまりＴＦＴ基板２００及び対向基板は、一定の間隙（セルギャップ）を介して貼り合わされ、これら基板の間の間隙に液晶が注入され封止される。すなわち、ＴＦＴ基板１００４と対向基板１００６との間に液晶層１００５が配設される。さらに、ＴＦＴ基板１００４及び対向基板１００６の外側の面には、偏光板１００３、１００７及び位相差板等が設けられる。また、以上のように構成された液晶表示装置の視認側とは反対側には、光源１００１及び導光板１００２を含むバックライトユニット等が配設される。
【００３８】
＜液晶表示装置の動作＞
図１及び図２を用いて液晶表示装置１０００の動作を詳細に説明する。透過画素電極１１と、対向電極との間の電界によって、液晶層１００５の液晶が駆動されると、液晶層１００５の液晶の配向方向が変化する。これにより、液晶層１００５を通過する光の偏光状態が変化する。つまり、偏光板１００３を通過して直線偏光となった後に液晶層１００５を通過する光の偏光状態も変化する。具体的には、バックライトユニットからの光は、ＴＦＴ基板１００４側の偏光板１００３によって直線偏光になる。そして、この直線偏光が液晶層１００５を通過することによって、偏光状態が変化する。
【００３９】
したがって、対向基板１００６側の偏光板１００７を通過する光量が、偏光状態、ひいては上述の電界によって変化する。すなわち、バックライトユニットから液晶表示装置を透過する透過光のうち、視認側の偏光板１００７を通過する光１００８の光量を、上述の電界によって変化させることができる。このような構成において、画素ごとに表示電圧を制御することによって、液晶表示装置に所望の画像を表示することができる。
【００４０】
＜ＴＦＴ基板の詳細構成＞
次に、図３及び図４を参照して、本実施の形態のＴＦＴ基板２００の構成について説明する。図３は、図２に示した画素２０４の平面構成を示す平面図であり、図４は、図３におけるＸ−Ｘ線での断面構成（ゲート配線−ソース配線交差部、画素ＴＦＴ部、画素−ドレインコンタクト部、画素電極部及び補助容量部の断面構成）、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）及びＺ−Ｚ線での断面構成（ソース端子部の断面構成）及び走査信号駆動回路２０５内の駆動回路用ＴＦＴ２１１を示す断面図である。なお、以下においてＴＦＴ基板２００は透過型の液晶表示装置に用いるものとして説明する。
【００４１】
図３及び図４に示すように、一の基板１上に、第１薄膜トランジスタである画素ＴＦＴ２０１と、第２薄膜トランジスタである駆動回路用ＴＦＴ２１１とが配設されている。以下の説明で明らかとなるように、画素ＴＦＴ２０１のゲート閾値は負の閾値であり、駆動回路用ＴＦＴ２１１のゲート閾値は正の閾値である。以下、画素ＴＦＴ２０１及び駆動回路用ＴＦＴ２１１の構成をこの順に説明する。
【００４２】
＜ＴＦＴ基板の画素の構成＞
図３に示すように、その一部がゲート電極２を構成するゲート配線３がＸ方向に延在するように配設され、また、その一部が補助容量電極５を構成する補助容量配線２１０がゲート配線３に平行してＸ方向に延在するように配設されている。また、Ｙ方向に延在するソース配線９からは、Ｘ方向に延在する分岐配線９１が分岐し、分岐配線９１のうちゲート電極２の上方に重畳した先端部分がソース電極７となっている。
【００４３】
そして、隣接する２本のゲート配線３及び隣接する２本のソース配線９に囲まれた画素領域において透過画素電極１１が設けられており、透過画素電極１１はドレイン電極８に接続されている。
【００４４】
ゲート配線３は、その線幅が他の部分よりも広くなった部分がゲート電極２として機能し、ゲート電極２上には酸化物半導体で構成される半導体層１２が設けられ、ソース電極７及びドレイン電極８は、互いに離間されて半導体層１２の表面に配設されている。これらにより画素ＴＦＴ２０１が構成されている。なお、画素ＴＦＴ２０１の動作時には、ソース電極７とドレイン電極８との間の半導体層１２内にチャネル部１３が形成される。
【００４５】
１つの画素領域において、補助容量配線２１０は、Ｙ方向に延在する２つの分岐配線１１５を有している。２つの分岐配線１１５は、画素領域のうちソース配線９側の２つの端縁部に該当する部分にそれぞれ設けられ、補助容量配線２１０のうち補助容量電極５となる部分と分岐配線１１５とで平面視形状がΠ（パイ）の字状となるように構成されている。そして、補助容量電極５及び分岐配線１１５と、これらに重畳する透過画素電極１１との間に補助容量２０９（図２）が形成される。なお、補助容量電極５と分岐配線１１５とで構成される形状は、Πの字状に限ったものではなく、所望の補助容量が得られるのであれば、直線状でも、Ｌ字状でも良い。
【００４６】
額縁領域２０３にまで延在するゲート配線３のそれぞれの端部はゲート端子４となっており、ゲート端子部コンタクトホール１６を介してゲート端子パッド１８が接続されている。ゲート端子パッド１８は走査信号駆動回路２０５（図２）に電気的に接続され、走査信号駆動回路２０５から走査信号がゲート配線３に供給可能となっている。
【００４７】
同様に、額縁領域２０３にまで延在するソース配線９のそれぞれの端部はソース端子１０となっており、ソース端子部コンタクトホール１７を介してソース端子パッド１９が接続されている。ソース端子パッド１９を介して、外部からの映像信号（表示信号）がソース端子１０に与えられる構成となっている。
【００４８】
また、全ての補助容量配線２１０は額縁領域２０３において電気的に結束され、共通電位が与えられる構成となっている。
【００４９】
次に、図４を用いて画素２０４の断面構成を説明する。図４に示すようにＴＦＴ基板２００は、例えば、ガラス、プラスチック等の透明絶縁性基板である基板１と、同一の導電膜から形成され、基板１上に選択的に配設されたゲート電極（第１ゲート電極）２、ゲート配線３、ゲート端子４及び補助容量電極５とを備える。
【００５０】
ゲート電極２、ゲート配線３、ゲート端子４及び補助容量配線２１０は、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、モリブデン（Ｍｏ）及びこれらに他の元素を微量に添加した合金等を用いた単層膜または多層膜で構成されている。
【００５１】
そして、これらを覆う絶縁膜６が配設されている。なお、絶縁膜６は、画素ＴＦＴ２０１の部分ではゲート絶縁膜として機能するのでゲート絶縁膜（第１ゲート絶縁膜）６と呼称する場合もある。ゲート絶縁膜６は、窒化シリコン膜とその上に配設された酸化シリコン膜との積層膜で構成されている。
【００５２】
図４の画素ＴＦＴ部に示されるように画素ＴＦＴ２０１の配設領域では、ゲート絶縁膜６を介してゲート電極２に対向する半導体層（第１酸化物半導体層）１２が設けられている。ここでは、半導体層１２は、平面視でゲート電極２と重なるようゲート絶縁膜６の上に配設され、ゲート電極２の上方内に収まるように構成されている。
【００５３】
半導体層１２は、酸化物半導体から構成されており、少なくともインジウム（Ｉｎ）及び亜鉛（Ｚｎ）を含んだ酸化物半導体、例えば、酸化亜鉛（ＺｎＯ）、酸化インジウム（Ｉｎ２Ｏ３）及びＺｎＯを配合したＩｎ−Ｚｎ−Ｏ系の酸化物半導体を用いることができる。また、インジウム及び亜鉛の以外に他の金属が添加されても良い。他の金属としては、Ａｌ（アルミニウム）、Ｔｉ（チタニウム）、Ｇａ（ガリウム）、Ｇｅ（ゲルマニウム）、Ｙ（イットリウム）、Ｚｒ（ジルコニウム）、Ｓｉ（シリコン）、Ｓｎ（スズ）、Ｌａ（ランタニウム）、Ｃｅ（セリウム）及びＨｆ（ハフニウム）などが挙げられ、これらの金属が１種または２種以上添加されても良い。例えば、Ｉｎ−Ｚｎ−Ｏ系の酸化物半導体にＧａが加えられたＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体で半導体層１２が構成されても良い。
【００５４】
また、本実施の形態の酸化物半導体層（半導体層１２）の導電率は、例えば１×１０−７〜１０Ｓ／ｃｍであるものとする。また、酸化物半導体層のキャリア濃度は、例えば１×１０１１〜１×１０１８個／ｃｍ３の範囲にあるものとする。導電率が１０Ｓ／ｃｍよりも大きい場合、またはキャリア濃度が１×１０１８個／ｃｍ３よりも大きい場合には、電気が常時流れやすくなり、半導体層としてのスイッチング機能を示さないことがあるからである。デバイス作成後の時点で、酸化物半導体層の導電率が例えば１×１０−４〜１００Ｓ／ｃｍの範囲、またはキャリア濃度が例えば１×１０１２〜１×１０１６個／ｃｍ３の範囲であればより好ましい。
【００５５】
このキャリア濃度範囲は、後述する駆動回路用ＴＦＴ２１１における半導体層２５と比べて高い濃度範囲となっている。その理由は、バックチャネル型のＴＦＴである画素ＴＦＴ２０１では、ソース電極７及びドレイン電極８の形成時に、半導体層１２のチャネル部１３に成膜、パターニング及びアニールなどによるプロセスダメージが入るため、エッチストッパー型のＴＦＴである駆動回路用ＴＦＴ２１１と比べてキャリア濃度が増加しやすいからである。
【００５６】
つまり、バックチャネル型のＴＦＴを形成することで、エッチストッパー型のＴＦＴと比べてキャリア濃度が高い酸化物半導体層を安定的に作成することが可能である。このようなキャリア濃度が高い酸化物半導体層をチャネル層として用いることで、ノーマリーオン状態のＴＦＴを、画素ＴＦＴ２０１として安定的に作成可能である。また、アモルファスシリコンよりも高い移動度を有するＴＦＴを実現することができ、動作速度を向上させることができる。
【００５７】
半導体層１２の表面には、導電膜から構成され、互いに離間されたソース電極（第１ソース電極）７及びドレイン電極（第１ドレイン電極）８が配設されている。これにより、ソース電極７及びドレイン電極８のそれぞれは半導体層１２と接続される。画素ＴＦＴ２０１の動作時には、ソース電極７とドレイン電極８との間の半導体層１２内にチャネル部１３が形成される。
【００５８】
また、画素ＴＦＴ部の半導体層１２のチャネル部１３、ソース電極７及びドレイン電極８上と、ゲート−ソース配線交差部のソース配線９及び分岐配線９１上と、ソース端子部のソース端子１０上とには、保護絶縁膜（第１絶縁膜）１４が配設され、チャネル部１３などが保護絶縁膜１４で覆われている。なお、保護絶縁膜１４は、ゲート端子部のゲート絶縁膜６上を覆うとともに、画素電極部及び補助容量部のゲート絶縁膜６上も覆っている。
【００５９】
画素電極部においては保護絶縁膜１４上に透明導電膜で構成される透過画素電極１１が形成されている。そして、保護絶縁膜１４を貫通してドレイン電極８に達する画素ドレインコンタクトホール１５を介して、透過画素電極１１がドレイン電極８に接続される構成となっている。透過画素電極１１は、画素ドレインコンタクトホール１５上から補助容量電極５の上方にかけて延在しており、透過画素電極１１と補助容量電極５（分岐配線１１５含む）との間に補助容量２０９（図２）が形成される。
【００６０】
また、ソース端子部においては、保護絶縁膜１４を貫通してソース端子１０に達するソース端子部コンタクトホール１７を介して、ソース端子パッド１９がソース端子１０に接続される構成となっている。ソース端子パッド１９は表示信号駆動回路２０６（図２）に電気的に接続され、表示信号駆動回路２０６から表示信号がソース配線９に供給可能となっている。
【００６１】
また、ゲート端子部においては、保護絶縁膜１４及びゲート絶縁膜６を貫通してゲート端子４に達するゲート端子部コンタクトホール１６を介して、ゲート端子パッド１８がゲート端子４に接続される構成となっている。ゲート端子パッド１８は走査信号駆動回路２０５（図２）に電気的に接続され、走査信号駆動回路２０５から走査信号がゲート配線３に供給可能となっている。
【００６２】
＜ＴＦＴ基板の駆動回路の構成＞
走査信号駆動回路２０５の一部に用いるシフトレジスタの一形態について図５及び図６を用いて説明する。なお、走査信号駆動回路２０５の一部に用いるシフトレジスタの一形態は、表示信号駆動回路２０６に用いることもできる。
【００６３】
走査信号駆動回路２０５は、走査駆動回路３１８，３２８，３３８を含むシフトレジスタ２１２を有している。また場合によってはレベルシフタやバッファ等を有していても良い。走査信号駆動回路において、クロック信号線３０１，３０２からシフトレジスタ２１２にクロック信号及びスタートパルス信号（図示せず）が入力されることによって、選択信号が生成される。生成された選択信号はバッファにおいて緩衝増幅され、対応するゲート配線３（ゲートライン３１１，３２１，３３１，３４１）に供給される。各ゲートライン３１１，３２１，３３１，３４１には、１ライン分の画素ＴＦＴ２０１のゲート電極が接続されている。そして、１ライン分の画素ＴＦＴ２０１を一斉にＯＮできるように、大きな電流を流すことが可能なバッファが用いられる。
【００６４】
例として、図５にパルス出力回路、図６に、図５に示したパルス出力回路を複数具備するシフトレジスタ２１２のタイミングチャートを示す。図５及び図６は３段のパルス出力回路を示すが、パルス出力回路の段数は３段に限らない。一般的に、シフトレジスタの段数と走査線本数とは一致する。
【００６５】
シフトレジスタ２１２は、ＴＦＴ３１２，３２２，３３２と、ＴＦＴ３１３，３２３，３３３と、ＴＦＴ３１４，３２４，３３４と、ＴＦＴ３１５，３２５，３３５と、容量３１６，３２６，３３６とを備える。ＴＦＴ３１２，３２２，３３２は、シフトレジスタ２１２の内部ノード３１７，３２７，３３７をプリチャージするためのＴＦＴである。ＴＦＴ３１３，３２３，３３３は、内部ノード３１７，３２７，３３７の電荷を放電するためＴＦＴである。ＴＦＴ３１４，３２４，３３４は、ゲートライン３１１，３２１，３３１に信号を供給するためのＴＦＴである。ＴＦＴ３１５，３２５，３３５は、ゲートライン３２１，３３１，３４１の電位を保持するためのＴＦＴである。容量３１６，３２６，３３６は、内部ノード３１７，３２７，３３７とゲートライン３２１，３３１，３４１との間に配設されている。
【００６６】
また、シフトレジスタ２１２には、シフトレジスタ２１２を駆動するためのクロック信号線３０１及び３０２と、Ｌｏｗ電位（ＶＳＳ）配線３０３とが接続されている。クロック信号線３０１及び３０２には、Ｈｉｇｈ電位（ＶＤＤ）とＬｏｗ電位（ＶＳＳ）とが、ゲート選択期間ごとに交互に入力される。
【００６７】
図６に示すように、まずゲート選択期間Ｔ１において、走査駆動回路３１８を構成するＴＦＴ３１２に走査駆動回路３１８より１行前（図示せず）の走査駆動回路からゲート信号が入力される。なお、ゲート選択期間Ｔ１では、ゲートライン３１１はＨｉｇｈ電位（ＶＤＤ）である。このため、ＴＦＴ３１２がオンして、内部ノード３１７がプリチャージされる。このとき、ＴＦＴ３１４はオン状態となり、また、クロック信号線３０２がＨｉｇｈ電位（ＶＤＤ）であるためＴＦＴ３１５もオン状態となるが、クロック信号線３０１がＬｏｗ電位（ＶＳＳ）であるため、ゲートライン３２１にはＬｏｗ電位（ＶＳＳ）が充電される。
【００６８】
次のゲート選択期間Ｔ２において、クロック信号線３０１がＨｉｇｈ電位（ＶＤＤ）へ、クロック信号線３０２がＬｏｗ電位（ＶＳＳ）に切り替わる。このとき、ＴＦＴ３１４がオン状態、ＴＦＴ３１５がオフ状態であるためゲートライン３２１にはクロック信号線３０１のＨｉｇｈ電位（ＶＤＤ）が充電される。ゲートライン３２１が充電されるとともに容量３１６を介して内部ノード３１７がさらに高い電位に突き上げられ、ＴＦＴ３１４のゲート電極にはゲートラインをＨｉｇｈ電位（ＶＤＤ）に充電するための十分高い電圧を印加することができる。またこの期間に、ゲートライン３２１の信号が走査駆動回路３２８に入力され、ＴＦＴ３２２がオンして、内部ノード３２７がプリチャージされる。
【００６９】
次のゲート選択期間Ｔ３において、クロック信号線３０１がＬｏｗ電位（ＶＤＤ）、クロック信号線３０２がＨｉｇｈ電位（ＶＤＤ）に切り替わる。これによりＴＦＴ３１５を介してゲートライン３２１は、Ｌｏｗ電位配線３０３と接続されてＬｏｗ電位（ＶＤＤ）に放電される。またこのとき、ゲートライン３３１がＨｉｇｈ電位（ＶＤＤ）に充電されるため、ＴＦＴ３１３がオン状態となり、内部ノード３１７は、Ｌｏｗ電位配線３０３と接続されてＬｏｗ電位（ＶＤＤ）に放電される。これにより、ゲートライン３２１の動作が完了する。以降次フレームで再度走査が行われるまで、クロック信号線３０２の動作に合わせ、ゲートライン３２１にＴＦＴ３１５を介してＬｏｗ電位（ＶＤＤ）が入力されＬｏｗ状態が維持される。
【００７０】
以上のように、４つのＴＦＴと１つの容量とから１段分の走査駆動回路を構成することで、走査信号駆動回路２０５から走査信号がゲート配線３に供給可能となる。
【００７１】
駆動回路用ＴＦＴ２１１は、ＴＦＴ３１２，３１３，３１４，３１５などに用いられる。このとき、ノーマリーオン状態のＴＦＴを、駆動回路用ＴＦＴ２１１に使用すると、例えばゲートライン３１１，３２１，３３１がＬｏｗ状態を維持するためには、ＴＦＴ３１５，３２５，３３５からＬｏｗ電位を書き込み続ける必要がある。そのため、電力消費が大きくなる。一方、ノーマリーオフ状態のＴＦＴを、駆動回路用ＴＦＴ２１１に使用すると、ＴＦＴ３１５，３２５，３３５からＬｏｗ電位を書き込み続ける必要がなくなる。このため、駆動回路用ＴＦＴ２１１のオフリーク電流が小さい場合、ＴＦＴ３１５，３２５，３３５を省略することができ、さらなる省スペース化、ひいてはＬＣＤの狭額縁化が実現できる。さらに、ゲート電圧の立ち上がりが０Ｖ以上であればＬｏｗ電位（ＶＤＤ）を０Ｖに設定できる。その場合、グランド電圧（＝０Ｖ）をオフ電圧として使用できるので、オフ電圧を発生させる構成が不要となり、回路構成が簡略化でき、回路負荷の低減が可能となる。
【００７２】
そこで本実施の形態では、画素ＴＦＴ２０１にバックチャネル型のＴＦＴが用いられるのに対し、駆動回路用ＴＦＴ２１１にエッチストッパー型のＴＦＴが用いられる。図４に戻って、駆動回路用ＴＦＴ２１１の断面構成を説明する。図４に示すようにＴＦＴ基板２００は、例えば、ガラス、プラスチック等の透明絶縁性基板である基板１と、同一の導電膜から形成され、基板１上に選択的に配設されたゲート電極（第２ゲート電極）２１とを備える。
【００７３】
ゲート電極２１は、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、モリブデン（Ｍｏ）及びこれらに他の元素を微量に添加した合金等を用いた単層膜または多層膜で構成されている。
【００７４】
そして、これらを覆う絶縁膜２２が配設されている。なお、絶縁膜２２は、ゲート絶縁膜として機能するのでゲート絶縁膜（第２ゲート絶縁膜）２２と呼称する場合もある。ゲート絶縁膜２２は、窒化シリコン膜とその上に配設された酸化シリコン膜との積層膜で構成されている。
【００７５】
駆動回路用ＴＦＴ２１１の配設領域では、ゲート絶縁膜２２を介してゲート電極２１に対向する半導体層（第２酸化物半導体層）２５が設けられている。ここでは、半導体層２５は、平面視でゲート電極２１と重なるようゲート絶縁膜２２の上に配設され、ゲート電極２１の上方内に収まるように構成されている。
【００７６】
半導体層２５は、酸化物半導体から構成されており、少なくともインジウム（Ｉｎ）及び亜鉛（Ｚｎ）を含んだ酸化物半導体、例えば、酸化亜鉛（ＺｎＯ）、酸化インジウム（Ｉｎ２Ｏ３）及びＺｎＯを配合したＩｎ−Ｚｎ−Ｏ系の酸化物半導体を用いることができる。また、インジウム及び亜鉛の以外に他の金属が添加されても良い。他の金属としては、Ａｌ（アルミニウム）、Ｔｉ（チタニウム）、Ｇａ（ガリウム）、Ｇｅ（ゲルマニウム）、Ｙ（イットリウム）、Ｚｒ（ジルコニウム）、Ｓｉ（シリコン）、Ｓｎ（スズ）、Ｌａ（ランタニウム）、Ｃｅ（セリウム）及びＨｆ（ハフニウム）などが挙げられ、これらの金属を１種または２種以上添加されても良い。例えば、Ｉｎ−Ｚｎ−Ｏ系の酸化物半導体にＧａが加えられたＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体で半導体層２５が構成されても良い。
【００７７】
また、本実施の形態の酸化物半導体層（半導体層２５）の導電率は、例えば１×１０−７〜１０Ｓ／ｃｍであるものとする。また、酸化物半導体層のキャリア濃度は、例えば１×１０１１〜１×１０１８個／ｃｍ３の範囲にあるものとする。導電率が１０Ｓ／ｃｍよりも大きい場合、またはキャリア濃度が１×１０１８個／ｃｍ３よりも大きい場合には、電気が常時流れやすくなり、半導体層としてのスイッチング機能を示さないことがあるからである。デバイス作成後の時点で、酸化物半導体層の導電率が例えば１×１０−４〜１０−１Ｓ／ｃｍの範囲、またはキャリア濃度が例えば１×１０１１〜１×１０１４個／ｃｍ３の範囲であればより好ましい。
【００７８】
この半導体層２５のキャリア濃度範囲は、前述した画素ＴＦＴ２０１における半導体層１２と比べて低い濃度範囲となっている。その理由は、バックチャネル型のＴＦＴである画素ＴＦＴ２０１はソース電極７及びドレイン電極８の形成時にチャネル部１３にプロセスダメージが入るため、エッチストッパー型のＴＦＴである駆動回路用ＴＦＴ２１１と比べてキャリア濃度が増加しやすいからである。また、後述するエッチストッパー層２０には酸化シリコン（ＳｉＯ）膜が用いられ、エッチストッパー層２０形成後のプロセス中に熱がかかると、エッチストッパー層２０は、酸化物半導体である半導体層２５に酸化作用を及ぼす。そのため本実施の形態では、半導体層２５の金属組成と、半導体層１２の金属組成とは互いと同じであるが、駆動回路用ＴＦＴ２１１における半導体層２５の酸素濃度（酸素比率）は、前述した画素ＴＦＴ２０１における半導体層１２の酸素濃度（酸素比率）と比べて高くなっている。この結果、厳密には、半導体層２５の組成と半導体層１２の組成とは互いに異なっている。
【００７９】
以上より、エッチストッパー型のＴＦＴを形成することで、バックチャネル型のＴＦＴと比べてキャリア濃度が低い酸化物半導体層を安定的に作成することが可能である。このようなキャリア濃度が低い酸化物半導体層をチャネル層として用いることで、ノーマリーオフ状態のＴＦＴを、駆動回路用ＴＦＴ２１１として安定的に作成可能である。また、アモルファスシリコンよりも高い移動度を有するＴＦＴを実現することができ、動作速度を向上させることができる。
【００８０】
半導体層２５の表面には、エッチストッパー層（第２絶縁膜）２０が配設されている。そして、エッチストッパー層２０及び半導体層２５の表面には、導電膜から構成され、互いに離間されたソース電極（第２ソース電極）２３及びドレイン電極（第２ドレイン電極）２４が配設されている。これにより、ソース電極２３及びドレイン電極２４のそれぞれは半導体層２５と接続される。駆動回路用ＴＦＴ２１１の動作時には、ソース電極２３とドレイン電極２４との間の半導体層２５内に、エッチストッパー層２０の幅程度のチャネル部２６が形成される。
【００８１】
また、駆動回路用ＴＦＴ２１１のソース電極２３及びドレイン電極２４上には保護絶縁膜（第３絶縁膜）２７が配設され、ソース電極２３及びドレイン電極２４が、保護絶縁膜２７で覆われている。なお、保護絶縁膜２７は、ゲート絶縁膜２２上も覆っている。本実施の形態では、保護絶縁膜２７は、保護絶縁膜１４と同じ絶縁膜から構成され、保護絶縁膜１４と同層である。保護絶縁膜２７は、保護絶縁膜１４と連続していてもよいし離間されてもよい。
【００８２】
以上のように、駆動回路用ＴＦＴ２１１、クロック信号線３０１，３０２、Ｌｏｗ電位配線３０３、ゲートライン３１１，３２１，３３１，３４１を組み合わせることによって、図５のようなシフトレジスタ２１２が構成される。そして、駆動回路用ＴＦＴ２１１は、画素ＴＦＴ２０１を駆動する駆動回路である走査信号駆動回路２０５を構成する。
【００８３】
＜製造方法＞
次に、本実施の形態のＴＦＴ基板２００の製造方法について、製造工程を順に示す断面図である図７〜図１４を用いて説明する。なお、図７〜図１４は、図４に示す断面図と同様の断面図であり、図１４は最終工程を示す断面図であり、図４の断面図と同じである。
【００８４】
まず、ガラス等の透明絶縁性基板である基板１を洗浄液または純水を用いて洗浄する。なお、本実施の形態では厚さ０．５ｍｍの無アルカリガラス基板を基板１として用いる。
【００８５】
そして、洗浄後の基板１上に、第１導電膜（図示せず）を形成し、それをパターニングすることによって、図７に示すように、基板１上にゲート電極２、ゲート配線３、ゲート端子４、補助容量電極５（補助容量配線２１０含む）、及び、ゲート電極２１を形成する。
【００８６】
ここで、第１導電膜としては、例えばＡｌ、Ｃｒ、Ｃｕ、Ｍｏ及びこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属及び合金を２層以上形成した積層膜を第１導電膜として用いても良い。これらの金属及び合金を用いることによって、比抵抗値が５０μΩｃｍ以下（導電率が２×１０４Ｓ／ｃｍ以上）の低抵抗膜を得ることができる。
【００８７】
なお、本実施の形態においては第１導電膜としてＭｏ膜を用いるものとし、公知のＡｒガスを用いたスパッタリング法によって、基板１上に厚さ２００ｎｍのＭｏ膜を形成する。その後、Ｍｏ膜上にレジスト材を塗布し、フォトマスクを用いて当該レジスト材を露光して感光させる。次に、感光させたレジスト材を現像して、レジスト材をパターニングすることでフォトレジストパターンを得る。以後、フォトレジストパターンを形成する一連の工程を写真製版工程（フォトリソグラフィープロセス）と呼称する。
【００８８】
この写真製版工程で得られたフォトレジストパターン（図示せず）をエッチングマスクとして、Ｍｏ膜を選択的にエッチングしてパターニングする。その後、フォトレジストパターンを除去することで、図７に示すように、基板１上に、ゲート電極２、ゲート配線３、ゲート端子４、補助容量電極５（補助容量配線２１０含む）、及び、ゲート電極２１が形成される。
【００８９】
このエッチングプロセスでは、公知であるリン酸（Phosphoric acid）、硝酸（Acetic acid）及び酢酸（Nitric acid）を含む溶液（以下「ＰＡＮ溶液」と呼称）によるウェットエッチングを用いることができる。ＰＡＮ溶液としては、リン酸が４０〜９３ｗｔ％（重量％）、酢酸が１〜４０ｗｔ％、硝酸が０．５〜１５ｗｔ％の範囲のものが好ましい。なお、本実施の形態においては、リン酸７０ｗｔ％、酢酸７ｗｔ％、硝酸５ｗｔ％及び水を含むＰＡＮ溶液を用い、その液温を２５℃に設定してＭｏ膜をエッチングする。
【００９０】
次に、図８に示す工程において、基板１上及び上方にゲート絶縁膜６及びゲート絶縁膜２２を形成して、ゲート電極２、ゲート配線３、ゲート端子４及び補助容量電極５（補助容量配線２１０含む）をゲート絶縁膜６で覆い、ゲート電極２１をゲート絶縁膜２２で覆う。ゲート絶縁膜６及びゲート絶縁膜２２には、例えば化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）法を用いて形成された酸化シリコン（ＳｉＯ）膜が用いられる。ここでは、シラン（ＳｉＨ４ガス）と一酸化二窒素（Ｎ２Ｏ）ガスとを用いて、厚さ３００ｎｍのＳｉＯ膜を、１５０〜４００℃の基板加熱条件下で形成する。
【００９１】
ただし、ゲート絶縁膜６及びゲート絶縁膜２２はこれに限ったものではない。例えば、ＳｉＯ膜は、水分（Ｈ２Ｏ）、水素（Ｈ２）、ナトリウム（Ｎａ）、カリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱い。このため、ＳｉＯ膜の下にバリア性に優れる窒化シリコン（ＳｉＮ）膜などを設けた積層膜をゲート絶縁膜６及びゲート絶縁膜２２に用いても良い。ＳｉＮ膜は、例えばＳｉＨ４ガス、アンモニア（ＮＨ３）ガス、窒素（Ｎ２）ガスを用いたＣＶＤ法によって形成することができる。この場合、ＳｉＯ膜とＳｉＮ膜との積層膜の膜厚が例えば１００〜５００ｎｍとなるように、それぞれの膜の厚さを調整すれば良い。
【００９２】
次に、ゲート絶縁膜６及びゲート絶縁膜２２上に、半導体層１２及び半導体層２５の材料としての一の酸化物半導体膜（半導体膜）５０Ａを形成する。酸化物半導体膜５０Ａは、スパッタリング法、蒸着法及びイオンプレーティング法などの物理蒸着法によって形成される。これら方法は、概ね、成膜室内（反応室内）に設置されているターゲット材料にプラズマまたはアーク放電を照射し、その衝撃によってターゲット材料から飛び出した材料を、基板上に堆積させる方法である。この場合、成膜室内には、ターゲット材料以外に、放電に必要なガス（例えばアルゴンガスなど）を導入する。さらに、基板などに堆積させる膜の組成を変化させるためのガス（例えば酸素、窒素など）も導入することもできる。
【００９３】
このように、スパッタリング法、蒸着法及びイオンプレーティング法などの物理蒸着法によれば、成膜室内に設置するターゲット材料と、導入されるガスとの組み合わせで、様々な特性を持つ薄膜を形成することができる。
【００９４】
酸化物半導体膜５０Ａの形成方法の一例をさらに詳細に説明する。成膜室内（反応室内）に基板１を配設した後、成膜室内を減圧する。その後に、成膜室内にて金属酸化物をターゲット材料に用いた物理蒸着法によって酸化物半導体膜５０Ａを形成する。なお、ターゲット材料には、例えばＩｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ２Ｏ３・Ｇａ２Ｏ３・（ＺｎＯ）２］が用いられ、物理蒸着法としては、例えばスパッタリング法が用いられる。
【００９５】
なお、公知のＡｒガスまたはＫｒガスを用いたスパッタリング法で酸化物ターゲットをスパッタリングすると、酸素の原子組成比が化学量論組成よりも少なく、酸素イオンが欠乏した状態（［Ｉｎ２Ｏ３・Ｇａ２Ｏ３・（ＺｎＯ）２］の例ではＯの組成比が４未満）の酸化物半導体膜５０Ａが形成されてしまう。このため、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングを行うことが望ましい。本実施の形態では、Ａｒガスに対する分圧比が１０％のＯ２ガスを添加した混合ガスを用いてスパッタリングを行い、４０ｎｍの厚さの酸化物半導体膜５０Ａを形成する。
【００９６】
ゲート絶縁膜６及びゲート絶縁膜２２上に酸化物半導体膜５０Ａを形成した後、当該酸化物半導体膜５０Ａ上にレジスト材を塗布し、写真製版工程でフォトレジストパターン（図示せず）を形成し、当該フォトレジストパターンをエッチングマスクとして、酸化物半導体膜５０Ａを選択的にエッチングしてパターニングする。その後、フォトレジストパターンを除去することで、図９に示すように、画素ＴＦＴ部のゲート電極２及びゲート電極２１の上方に、半導体層１２となる第１半導体膜、及び、半導体層２５となる第２半導体膜をそれぞれ形成する。
【００９７】
以上によって、一の酸化物半導体膜５０Ａから、第１半導体膜及び第２半導体膜が形成される。なお、この時点における第１半導体膜及び第２半導体膜の組成は、以下で説明する工程を経て完成される図４及び図１４の半導体層１２及び半導体層２５の組成とは異なっている。例えば、この時点における第１半導体膜の組成と第２半導体膜の組成とは実質的に同じであるが、図４及び図１４の半導体層１２の組成と半導体層２５の組成とは互いに異なっている。しかしながら、説明の便宜上、一の酸化物半導体膜５０Ａから形成される第１半導体膜及び第２半導体膜に、半導体層１２及び半導体層２５と同じ符号をそれぞれ付して以下説明する。
【００９８】
酸化物半導体膜５０Ａのエッチングプロセスでは、公知のカルボン酸を含む溶液によるウェットエッチングを用いることができる。カルボン酸を含む溶液としては、シュウ酸を１〜１０ｗｔ％の範囲で含むものが好ましい。本実施の形態においては、シュウ酸５ｗｔ％と水を含むシュウ酸系溶液を用いてその液温を２５℃に設定して、半導体層１２及び半導体層２５を形成する。
【００９９】
なお、半導体層１２及び半導体層２５の端縁部は、図３に示すように、それぞれ平面視においてゲート電極２及びゲート電極２１の端縁部より外側にはみ出していない。つまり、半導体層１２及び半導体層２５全体がそれぞれゲート電極２及びゲート電極２１の端縁部の内側に収まるように、半導体層１２及び半導体層２５が形成される。これにより、図１においてバックライトユニットからＴＦＴ基板１００４の裏面に照射された光を、選択的に透過して表示を行う透過型ＬＣＤにおいて、ゲート電極２及びゲート電極２１のパターンが遮光マスクとなって半導体層１２及び半導体層２５に光が直接入射することを抑制できる。この結果、光照射によるＴＦＴ特性の劣化を抑制することができる。
【０１００】
上記エッチングプロセスを行った後、大気中で３５０℃のアニール処理を１時間行う。このアニール処理を行うことで、次工程のエッチングプロセスにおける半導体層１２及び半導体層２５へのエッチングダメージを低減させることができる。
【０１０１】
その後、図９に示すように、ゲート絶縁膜６、ゲート絶縁膜２２、半導体層１２及び半導体層２５の表面上に、エッチストッパー層２０の材料となる絶縁膜（第４絶縁膜）２０Ａを形成する。そして、図１０に示すように、絶縁膜２０Ａのうち半導体層２５の表面上の部分以外を除去するパターニングを行うことによって、当該部分をエッチストッパー層２０として形成する。つまり、駆動回路用ＴＦＴ２１１ではエッチストッパー層２０が形成されるが、画素ＴＦＴ２０１では絶縁膜２０Ａが全て除去される。なお、半導体層２５上において、エッチストッパー層２０は、少なくとも半導体層２５におけるチャネル部２６を覆い設けられていれば良く、チャネル部２６の両側において、エッチストッパー層２０のうち半導体層２５が露出する部分が設けられていれば良い。また、エッチストッパー層２０を設けない画素ＴＦＴ２０１において、絶縁膜２０Ａが除去されていれば良いことから、絶縁膜２０Ａのうち半導体層２５の表面上の部分を残してエッチストッパー層２０とし、画素ＴＦＴ２０１の形成領域、つまり、半導体層１２の表面上の絶縁膜２０Ａを除去し、その他の領域の絶縁膜２０Ａを残すようにパターニングしても構わない。
【０１０２】
エッチストッパー層２０には、例えばＣＶＤ法を用いて形成された酸化シリコン（ＳｉＯ）膜が用いられる。ここでは、シラン（ＳｉＨ４）ガスと一酸化二窒素（Ｎ２Ｏ）ガスとを用いて、１５０〜４００℃の基板加熱条件下で、厚さ３００ｎｍのＳｉＯ膜をエッチストッパー層２０として形成する。
【０１０３】
ＳｉＯ膜は、水分（Ｈ２Ｏ）、水素（Ｈ２）、ナトリウム（Ｎａ）、カリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いが、ソース電極７、ソース電極２３、ドレイン電極８及びドレイン電極２４形成後に、保護絶縁膜１４及び保護絶縁膜２７で全体を覆うため、ＳｉＯ膜単層をエッチストッパー層２０に用いても問題ない。ただし、ＳｉＯ膜形成中の水素ラジカル等が、半導体層１２，２５の酸化物半導体を還元してしまうことを抑制するために、エッチストッパー層２０としてＳｉＯ膜を形成する際には、シラン流量をなるべく絞り、成膜レートを低くすることが望ましい。
【０１０４】
また、エッチストッパー層２０のパターニング後にアニール処理を施しても良い。１５０〜４００℃の間で加熱することにより、エッチストッパー層２０中の酸化成分が半導体層２５に作用して、半導体層２５が酸化されるため、半導体層２５のキャリア濃度を半導体層１２のキャリア濃度よりも下げる効果がある。一般的に、キャリア濃度が低い半導体層を有するＴＦＴは、ノーマリーオフ状態になりやすい。
【０１０５】
次に、図１１に示す工程において、基板１上方に導電膜８Ａ（第２導電膜）を形成し、それをパターニングすることによって、図１２に示すように、ソース電極７、ソース電極２３、ドレイン電極８、ドレイン電極２４、ソース配線９及びソース端子１０を形成する。この際、半導体層１２及び半導体層２５のチャネル部１３及びチャネル部２６上には間隙が形成される。
【０１０６】
ここで、導電膜８Ａとしては、例えばＡｌ、Ｃｒ、Ｃｕ、Ｍｏ及びこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属及び合金を２層以上形成した積層膜を導電膜８Ａとして用いても良い。これらの金属及び合金を用いることによって、比抵抗値が５０μΩｃｍ以下（導電率が２×１０４Ｓ／ｃｍ以上）の低抵抗膜を得ることができる。
【０１０７】
なお、本実施の形態においては導電膜８ＡとしてＭｏ膜を用いるものとし、公知のＡｒガスを用いたスパッタリング法によってＭｏ膜を２００ｎｍの厚さに形成する。その後、Ｍｏ膜上にレジスト材を塗布し、写真製版工程でフォトレジストパターン（図示せず）を形成し、当該フォトレジストパターンをエッチングマスクとして、Ｍｏ膜を選択的にエッチングしてパターニングする。
【０１０８】
このエッチングプロセスでは、公知であるＰＡＮ溶液によるウェットエッチングを用いることができる。なお、本実施の形態においては、リン酸７０ｗｔ％、酢酸７ｗｔ％、硝酸５ｗｔ％及び水を含むＰＡＮ溶液を用い、その液温を２５℃に設定してＭｏ膜をエッチングする。
【０１０９】
その後、フォトレジストパターンを除去することで、図１２に示すように、半導体層１２と電気的に接続されるソース電極７及びドレイン電極８と、半導体層２５と電気的に接続されるソース電極２３及びドレイン電極２４と、ソース配線９及びソース端子１０とを形成する。
【０１１０】
また、ソース電極７，２３、ドレイン電極８，２４、ソース配線９及びソース端子１０のパターニング後にアニール処理を施しても良い。例えば、１５０〜４００℃の間で加熱することにより、エッチストッパー層２０中の酸化成分が半導体層２５に酸化作用するプロセスが行われてもよい。つまり、一の酸化物半導体膜５０Ａから形成された第２半導体膜に酸化作用するプロセスを行うことによって、半導体層２５を形成してもよい。これにより、半導体層２５のキャリア濃度を半導体層１２のキャリア濃度よりも下げる効果がある。一般的に、キャリア濃度が低い半導体層を有するＴＦＴは、ノーマリーオフ状態になりやすいので、駆動回路用ＴＦＴ２１１はノーマリーオフ状態となる。
【０１１１】
また、エッチストッパー層が存在しない画素ＴＦＴ２０１では、アニール処理の加熱によってＴＦＴの閾値が変化する。一般的なアニール炉では、炉の開け閉めの際に水分が炉内に浸入しやすく、微量の水蒸気が画素ＴＦＴ２０１のチャネル部１３に作用して閾値を負にシフトさせるので、画素ＴＦＴ２０１はノーマリーオン状態となる。
【０１１２】
次に、図１３に示す工程において、ソース電極７、ドレイン電極８、ソース配線９、ソース端子１０及びチャネル部１３を覆うように保護絶縁膜１４を形成し、ソース電極２３及びドレイン電極２４と、チャネル部２６上のエッチストッパー層２０を覆うように保護絶縁膜２７を形成する。その後、保護絶縁膜１４を貫通してドレイン電極８に達する画素ドレインコンタクトホール１５、保護絶縁膜１４を貫通してソース端子１０に達するソース端子部コンタクトホール１７、保護絶縁膜１４及びゲート絶縁膜６を貫通してゲート端子４に達するゲート端子部コンタクトホール１６を形成する。図示しないが、これらと同様のコンタクトホールを、保護絶縁膜２７及びゲート絶縁膜２２にも形成する。
【０１１３】
本実施の形態においては、保護絶縁膜１４，２７には、例えば、シラン（ＳｉＨ４）ガスと一酸化二窒素（Ｎ２Ｏ）ガスとを用いて、基板１を１５０〜４００℃の温度範囲内で加熱した条件下で、ＣＶＤ法を用いて厚さ３００ｎｍのＳｉＯ膜を形成する。そして、当該ＳｉＯ膜上にレジスト材を塗布し、写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、酸化シリコン膜を選択的にエッチングすることによって保護絶縁膜１４，２７を形成する。このエッチング工程では、公知のフッ素ガスを用いたドライエッチング法を用いることができる。
【０１１４】
なお、ＳｉＯ膜は、水分（Ｈ２Ｏ）、水素（Ｈ２）、ナトリウム（Ｎａ）、カリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱い。このため、ＳｉＯ膜の上にバリア性に優れる窒化シリコン（ＳｉＮ）膜などを設けた積層膜を保護絶縁膜１４，２７としても良い。このような積層膜でも、公知のフッ素ガスを用いたドライエッチング法を用いてコンタクトホールを形成することができる。
【０１１５】
また、エッチストッパー層が設けられない画素ＴＦＴ２０１では、エッチストッパー層２０のパターニング後のプロセスとなるソース電極７，２３及びドレイン電極８の形成以降のプロセス、例えば、保護絶縁膜１４の形成プロセスにおいては、半導体層１３が露出された状態となっている。このため、当該プロセスが基板表面に対して酸化作用するプロセスであるか還元作用するプロセスであるか、さらに、それら作用の程度により、半導体層１３のキャリア濃度への影響が大きくなる。一方、エッチストッパー層が設けられる駆動回路用ＴＦＴ２１１では、半導体層２５がエッチストッパー層２０により覆われた状態であることから、これらプロセスによる半導体層２５への作用による影響を余り受けない。
【０１１６】
つまり、保護絶縁膜１４の形成プロセスにおける基板表面に及ぼす作用について、酸化作用するプロセスと還元作用するプロセスのいずれであるか、さらに、それら作用の程度を適宜変更することにより、半導体層２５のキャリア濃度及び駆動回路用ＴＦＴ２１１の閾値を殆ど変えることなく、半導体層１３のみのキャリア濃度及び画素ＴＦＴ２０１の閾値について、ある程度の範囲で任意に調整することができる。特に、保護絶縁膜１４の形成プロセスは、シラン（ＳｉＨ４）ガスからの水素による還元作用と、一酸化二窒素（Ｎ２Ｏ）ガスによる酸化作用とが混在する。このことから、シラン及び一酸化二窒素の両者の混合比率も含めた成膜条件により、酸化作用するプロセスであるか還元作用するプロセスであるか、さらに、それら作用の程度について微調整することが可能である。具体的には、還元作用が強くなるか、酸化作用が弱くなることにより、閾値を負にシフトさせることができ、逆に酸化作用が強くなるか、還元作用が弱くなることより、閾値を正にシフトさせることができる。
【０１１７】
また、上述のとおり、保護絶縁膜１４，２７として、ＳｉＯ膜の上に窒化シリコン（ＳｉＮ）膜を設けた積層膜を用いた場合には、窒化シリコン（ＳｉＮ）膜の形成は、シラン（ＳｉＨ４）ガスとアンモニア（ＮＨ３）ガスとをＣＶＤ法を用いて形成することが一般的であり、シラン（ＳｉＨ４）ガスとアンモニア（ＮＨ３）ガスとの双方より水素が供給される還元作用が比較的強いプロセスとなる。しかしながら、エッチストッパー層が設けられる駆動回路用ＴＦＴ２１１では、半導体層２５がエッチストッパー層２０及び保護絶縁膜２７を構成するＳｉＯ膜により覆われた状態であり、この窒化シリコン（ＳｉＮ）膜の形成プロセスによる還元作用による影響を受け難く、エッチストッパー層が存在しない画素ＴＦＴ２０１では、保護絶縁膜１４を構成するＳｉＯ膜により覆われた状態であるものの、駆動回路用ＴＦＴ２１１に比べると、この半導体層１３に対する還元作用の影響を受ける。また、窒化シリコン（ＳｉＮ）膜の形成時に供給される水素について、エッチストッパー層２０と保護絶縁膜１４とを構成するＳｉＯ膜同士の間で差が生じ、エッチストッパー層２０の水素濃度は、保護絶縁膜１４を構成するＳｉＯ膜の水素濃度に比べて低くなる。つまり、還元作用を有する窒化シリコン（ＳｉＮ）膜の形成プロセスを伴う、保護絶縁膜１４，２７として、ＳｉＯ膜の上に窒化シリコン（ＳｉＮ）膜を設けた積層膜を用いた構成によれば、半導体層１２のキャリア濃度と半導体層２５のキャリア濃度とに差が生じる。このため、本実施の形態において望ましい構成、つまり、半導体層１２のキャリア濃度を半導体層２５のキャリア濃度よりも高いという特徴を備えた画素ＴＦＴ２０１及び駆動回路用ＴＦＴ２１１の構成を得ることに寄与することになる。
【０１１８】
次に、図１４に示す工程において、基板１上に導電膜（第３導電膜）形成し、画素ドレインコンタクトホール１５、ゲート端子部コンタクトホール１６及びソース端子部コンタクトホール１７を埋め込む。
【０１１９】
導電膜としては透明導電膜を形成する。透明導電膜として、本実施の形態では、公知の導電性酸化物であるＩｎＺｎＯ膜（酸化インジウム（Ｉｎ２Ｏ３）と酸化亜鉛（ＺｎＯ）との重量％における混合比が９０：１０）を用いる。ここでは、公知のスパッタリング法を用いて厚さ１００ｎｍのＩｎＺｎＯ膜を形成した。ただし、透明導電膜は上述のようなＩｎＺｎＯ膜などのＩＺＯ（Indium Zinc Oxide）膜に限定されず、ＩＴＯ（Indium Tin Oxide）膜なども用いることができる。
【０１２０】
その後、導電膜上にレジスト材を塗布し、写真製版工程でフォトレジストパターン（図示せず）を形成し、当該フォトレジストパターンをエッチングマスクとして、導電膜を選択的にエッチングしてパターニングする。その後、フォトレジストパターンを除去することで、図４及び図１４に示すように、透過画素電極１１、ゲート端子パッド１８及びソース端子パッド１９が形成され、ＴＦＴ基板２００が完成する。
【０１２１】
ＩｎＺｎＯ膜のエッチングプロセスには、公知のシュウ酸系溶液によるウェットエッチングを用いることができる。
【０１２２】
なお本実施の形態において、導電膜に透明導電膜を用いる理由は、バックライトユニットからの光を選択的に透過して表示を行う透過型ＬＣＤにおいては、透光性の画素電極を形成する必要があるためである。一方、外光を選択的に反射して表示を行う反射型ＬＣＤを形成する場合には、光を反射するＡｌ及び銀（Ａｇ）のような金属膜を画素電極として形成すれば良い。また反射及び透過の両方を兼ね備えた半透過型ＬＣＤを形成する場合には、光反射性及び透光性の両方の特性を有した画素電極を形成すれば良い。
【０１２３】
完成したＴＦＴ基板２００（図１のＴＦＴ基板１００４に対応）の表面に、図示しない配向膜及びスペーサを形成する。配向膜は、液晶分子を配列させるための膜であり、ポリイミド等で構成される。また、カラーフィルタ及び配向膜を備えた対向基板１００６（図１）を準備し、ＴＦＴ基板１００４と対向基板１００６とを貼り合わせる。そして、上記のスペーサによって両基板間に形成される間隙に液晶を注入及び保持して、液晶層１００５を形成する。その後、両基板の外側に偏光板１００３及び１００７を配設し、ＴＦＴ基板１００４のさらに外側にバックライトユニットを配設し、対向基板１００６のさらに外側に位相差板を配設する。これによって、図１の液晶表示装置１０００を形成することができる。
【０１２４】
＜実施の形態の実施例＞
上記実施の形態に係る製造方法を用いて実施例に係るＴＦＴ基板を試作した。実施例に係るＴＦＴ基板中の画素ＴＦＴ及び駆動回路用ＴＦＴのドレイン電流−ゲート電圧依存性を図１５に示す。また比較例として、特許文献１の方法で試作したＴＦＴ基板における、画素ＴＦＴ及び駆動回路用ＴＦＴのドレイン電流−ゲート電圧依存性を図１６に示す。
【０１２５】
実施例におけるＴＦＴ基板中の画素ＴＦＴはバックチャネル型ＴＦＴであり、駆動回路用ＴＦＴはエッチストッパー型ＴＦＴである。ソース電極とドレイン電極との間のチャネルに相当する長さをチャネル幅とし、チャネル幅と垂直方向における、ソースドレイン電極の長さ及び半導体層の長さのうち短い方をチャネル長さとして定義する。図１７に、実施例及び比較例のチャネル幅及びチャネル長さを示す。
【０１２６】
さらに、実施例及び比較例のエッチストッパー層２０及び保護絶縁膜１４，２７の成膜条件及び膜特性を図１８に示す。ＳｉＯ膜形成中の水素ラジカル等が、半導体層１２，２５の材料である酸化物半導体を還元してしまうことを抑制するために、エッチストッパー層２０としてＳｉＯ膜を形成する際には、シラン流量をなるべく絞り、低成膜レートにすることが望ましい。このことを反映して、図１８に示すように、エッチストッパー層２０の成膜時のシラン流量は、保護絶縁膜１４，２７の成膜時のシラン流量よりも低くなっている。その結果として、エッチストッパー層２０の水素濃度は、保護絶縁膜１４，２７の水素濃度と比べて低くなり、エッチストッパー層２０の酸素濃度は，保護絶縁膜１４，２７の酸素濃度と比べて高くなる。
【０１２７】
一方、一酸化二窒素（Ｎ２Ｏ）ガスについては、先にも述べたとおり、酸化作用が得られる。従って、ここでは、エッチストッパー層２０の成膜時の一酸化二窒素流量と、保護絶縁膜１４，２７の成膜時の一酸化二窒素流量とを同じ流量とした例を示したが、例えば、エッチストッパー層２０の成膜時の一酸化二窒素流量を、保護絶縁膜１４，２７の成膜時の一酸化二窒素流量よりも高くしてもよい。これにより、エッチストッパー層２０の水素濃度を、保護絶縁膜１４，２７の水素濃度と比べて低くし、エッチストッパー層２０の酸素濃度を，保護絶縁膜１４，２７の酸素濃度と比べて高くするように作用する。このように一酸化二窒素流量に差を設けることより、エッチストッパー層２０及び保護絶縁膜１４，２７において水素濃度の差または酸素濃度の差を設けても良い。
【０１２８】
なお、ＳｉＯ膜中の水素濃度は弾性反跳粒子検出分析（ＥＲＤＡ：Elastic recoil detection analysis）を用いて測定した。ＳｉＯ膜中の酸素濃度及びＳｉ濃度はＸ線光電子分光（ＸＰＳ：X-ray Photoelectron Spectroscopy）を用いて測定した。
【０１２９】
図１５に示すように、実施例における画素ＴＦＴのドレイン電流−ゲート電圧依存性２１０１と、駆動回路用ＴＦＴのドレイン電流−ゲート電圧依存性２１０２に関して、閾値電圧は大きく異なっている。なお、ドレイン電流−ゲート電圧依存性の閾値電圧は、便宜上、ＴＦＴドレイン電流値が１０−１０Ａ（アンペア）となる電圧値であるものとする。閾値電圧は、一般的にはＴＦＴにおけるオンオフの境界電圧である。また、画素ＴＦＴのドレイン電流−ゲート電圧依存性２１０１に示されるように、実施例における画素ＴＦＴの閾値電圧がマイナスの値を示しているのに対して、駆動回路用ＴＦＴのドレイン電流−ゲート電圧依存性２１０２に示されるように、駆動回路用ＴＦＴの閾値電圧はプラスの値を示している。
【０１３０】
これに対して、図１６に示されるように、比較例における画素ＴＦＴのドレイン電流−ゲート電圧依存性２１０３の閾値電圧と、駆動回路用ＴＦＴのドレイン電流−ゲート電圧依存性２１０４の閾値電圧との差は実施例と比べて小さくなっている。また、比較例の画素ＴＦＴと駆動回路用ＴＦＴの閾値電圧は両方ともマイナスの値となっている。すなわち、比較例ではプロセスマージンが少なく、Ｖｔｈの正負を作り分けることが難しい。
【０１３１】
＜実施の形態のまとめ＞
以上説明したように、本実施の形態に係る薄膜トランジスタ基板は、一の基板上に配設された第１薄膜トランジスタ及び第２薄膜トランジスタを備え、第１薄膜トランジスタは、基板上に配設された第１ゲート電極と、第１ゲート電極を覆う第１ゲート絶縁膜と、第１ゲート絶縁膜を介して第１ゲート電極に対向する第１酸化物半導体層と、第１酸化物半導体層の表面に配設され、互いに離間された第１ソース電極及び第１ドレイン電極と、第１酸化物半導体層、第１ソース電極及び第１ドレイン電極上に配設された第１絶縁膜とを備え、第２薄膜トランジスタは、基板上に配設された第２ゲート電極と、第２ゲート電極を覆う第２ゲート絶縁膜と、第２ゲート絶縁膜を介して第２ゲート電極に対向する第２酸化物半導体層と、第２酸化物半導体層上に配設された第２絶縁膜と、第２絶縁膜及び第２酸化物半導体層の表面に配設され、互いに離間された第２ソース電極及び第２ドレイン電極とを備える。
【０１３２】
このような薄膜トランジスタ基板によれば、閾値電圧の異なるＴＦＴを共通のプロセスにより同一基板に再現性よく形成することができる。
【０１３３】
さらに、第１薄膜トランジスタ及び第２薄膜トランジスタの閾値電圧と相関を有する第１酸化物半導体層及び第２酸化物半導体層のそれぞれのキャリア濃度や酸素比率に影響することとなる第１酸化物半導体層及び第２酸化物半導体層の上部に配置される構成、または、一の半導体膜から第１酸化物半導体層となる第１半導体膜及び第２酸化物半導体層となる第２半導体膜の形成後に行なわれる製造プロセスに関し、適宜、調整を行うことにより、第１薄膜トランジスタの閾値電圧を負に、第２薄膜トランジスタの閾値電圧を正とすることができる。より具体的には、例えば、（１）第２薄膜トランジスタにおいて、第２ソース電極及び第２ドレイン電極上に配設され、第１絶縁膜と同層である第３絶縁膜を更に備えること、（２）第２絶縁膜と第３絶縁膜の水素濃度や酸素濃度について互いに異ならせ、適宜、その濃度を調整すること、（３）第１半導体膜及び第２半導体膜の形成後に行なわれる製造プロセスにおいて、第２絶縁膜の形成後において、アニール処理を行なうことにより、第２絶縁膜中の酸化成分によって第２半導体膜に酸化作用するプロセスを行うこと、（４）第２絶縁膜の形成後において、トランジスタ基板表面に対して酸化作用するプロセスと還元作用するプロセスの少なくとも一方を備え、第１半導体膜及び第２半導体膜の上部において第３絶縁膜の有無に差がある状態において、適宜、酸化作用するプロセス及び還元作用するプロセスの選択及びその作用の程度について調整すること、以上の手段の一以上を用いることにより、第１薄膜トランジスタの閾値電圧を負に、第２薄膜トランジスタの閾値電圧を正とすることができる。
【０１３４】
さらに、第１薄膜トランジスタと接続された画素電極をさらに備え、第１薄膜トランジスタ及び画素電極は、画素部を構成し、第２薄膜トランジスタは、第１薄膜トランジスタを駆動する駆動回路を構成することにより、画素用或いは駆動回路用の薄膜トランジスタとして好適な特性を有した薄膜トランジスタ基板を得ることができる。より具体的には、画素用の薄膜トランジスタは、ノーマリーオン状態の特性或いは負の閾値電圧の特性を有し、駆動回路用の薄膜トランジスタは、ノーマリーオフ状態の特性或いは正の閾値電圧の特性を有した薄膜トランジスタ基板を得ることができる。
【０１３５】
＜変形例１＞
実施の形態１に係る製造方法によれば、閾値電圧を制御することができる。ここで、酸化物半導体をチャネルとするＴＦＴは、アモルファスシリコンやポリシリコンをチャネルとするＴＦＴと比べて製造プロセスによる閾値電圧の変化が大きい。
【０１３６】
そこで、例えば透過画素電極１１の形成に用いた導電膜の層を用いて、バックゲート電極２８を配設してもよい。図１９は、本変形例１に係る画素及び駆動回路用ＴＦＴを示す断面図である。図１９のＴＦＴ基板２００は、図４の構成に加えて、保護絶縁膜１４上に配設され、平面視で半導体層１２と重なる第１バックゲート電極であるバックゲート電極２８を備えている。
【０１３７】
バックゲート電極２８は、チャネル部１３上からソース配線９の上を通って表示領域２０２の外に配線をつなげることができる。このため、表示領域２０２外に端子を設ける（図示せず）ことで、バックゲート電極２８からその下に位置するチャネル部１３に常に電圧を印加することができることから、画素ＴＦＴ２０１の閾値電圧を安定的に制御することができる。その結果として、閾値電圧の異なるＴＦＴを共通のプロセスにより同一基板に再現性よく形成することができる。
【０１３８】
なお、ＴＦＴ基板２００は、バックゲート電極２８の代わりに、図２０に示すように、保護絶縁膜２７上に配設され、平面視で半導体層２５と重なる第２バックゲート電極であるバックゲート電極２９を備えてもよい。この場合、駆動回路用ＴＦＴ２１１の閾値電圧を安定的に制御することができるので、閾値電圧の異なるＴＦＴを共通のプロセスにより同一基板に再現性よく形成することができる。なお、ＴＦＴ基板２００は、バックゲート電極２８及びバックゲート電極２９の両方を備えてもよい。
【０１３９】
＜変形例１の実施例＞
本変形例１に係るＴＦＴ基板、つまりバックゲート電極２８を備えるＴＦＴ基板を実施例として試作した。ＴＦＴ基板中の画素ＴＦＴ及び駆動回路用ＴＦＴのドレイン電流−ゲート電圧依存性を図２１に示す。実施の形態に係るＴＦＴ基板と同様に、本変形例１の実施例におけるＴＦＴ基板では、画素ＴＦＴはバックチャネル型ＴＦＴであり、駆動回路用ＴＦＴはエッチストッパー型ＴＦＴである。本変形例１の実施例のチャネル幅及びチャネル長さは、実施の形態の実施例と同じ長さである。さらに、本変形例１の実施例のエッチストッパー層２０、保護絶縁膜１４，２７の成膜条件は、実施の形態の実施例と同じである。
【０１４０】
図２１に示すように、本変形例１の実施例における画素ＴＦＴのドレイン電流−ゲート電圧依存性２１０５の閾値電圧と、ドレイン電流−ゲート電圧依存性２１０６との差は、実施の形態の実施例（図１５）の差と比べて小さいが、比較例（図１６）の差と比べて大きい。また、画素ＴＦＴのドレイン電流−ゲート電圧依存性２１０５に示されるように、実施例における画素ＴＦＴの閾値電圧がマイナスの値を示しているのに対して、駆動回路用ＴＦＴのドレイン電流−ゲート電圧依存性２１０７に示されるように、駆動回路用ＴＦＴの閾値電圧はプラスの値を示している。また、本変形例１の実施例では、実施の形態の実施例と同様に、画素ＴＦＴのドレイン電流−ゲート電圧依存性２１０５の閾値電圧が０Ｖ付近の負の値になっているため、リーク電流が少なく、信頼性の高いＴＦＴが実現される。
【０１４１】
＜変形例２＞
上述したように実施の形態では、エッチストッパー層２０の配設領域は、半導体層２５の配設領域に平面視で内包される。このような構成によれば、例えばグレートーンマスクを用いて、エッチストッパー層２０及び半導体層１２，２５のパターニング工程を共通のマスク工程により行なうことができる。
【０１４２】
具体的には、図８の工程によって、一の酸化物半導体膜５０Ａを形成した後、図２２に示すように、当該酸化物半導体膜５０Ａ上に絶縁膜２０Ａを形成する。そして、フォトレジストパターン５５を、例えばグレートーンマスクを用いて形成する。ここで、フォトレジストパターン５５は、絶縁膜２０Ａを介してゲート電極２に対向する第１部分である薄パターン５５ａと、絶縁膜２０Ａを介してゲート電極２１に対向する、薄パターン５５ａよりも厚い第２部分である厚パターン５５ｂとを有している。
【０１４３】
その後、フォトレジストパターン５５を用いて、絶縁膜２０Ａを選択的にエッチングした後、酸化物半導体膜５０Ａを選択的にエッチングすることにより、図１０のように半導体層１２，２５を形成する。
【０１４４】
それから、フォトレジストパターン５５にアッシングなどを行うことによって、厚パターン５５ｂを薄くしつつ薄パターン５５ａを除去する。その後、薄くされた厚パターン５５ｂを用いて、半導体層１２上の絶縁膜２０Ａを除去しつつ、半導体層２５上の絶縁膜２０Ａを残存させることによってエッチストッパー層２０を形成する。そして、薄くされた厚パターン５５ｂを除去することによって、図１０に示す構成と同様の構成を形成する。
【０１４５】
以上のような本変形例２に係る製造方法によれば、エッチストッパー層２０と半導体層１２，２５を１つのマスク工程によりパターニングすることができるので、更なる省マスク化が可能となる。
【０１４６】
＜変形例３＞
以上説明した実施の形態及び各変形例のＴＦＴ基板２００は、液晶表示装置以外の表示装置に利用しても良い。例えば、有機ＥＬ（electro luminescence）ディスプレイなどの電気光学表示装置に適用することができる。また、画素ＴＦＴ２０１を、電気光学表示装置以外の半導体装置に用いられる薄膜トランジスタとして使用しても良いし、電気光学表示装置以外のアクティブマトリックス基板の薄膜トランジスタとして使用しても良い。
【０１４７】
なお、本発明は、その発明の範囲内において、実施の形態及び変形例を適宜、変形、省略することが可能である。
【符号の説明】
【０１４８】
１  基板、２，２１  ゲート電極、６，２２  ゲート絶縁膜、７，２３  ソース電極、８，２４  ドレイン電極、１１  透過画素電極、１２，２５  半導体層、１４，２７  保護絶縁膜、２０  エッチストッパー層、２０Ａ  絶縁膜、２８，２９  バックゲート電極、５０Ａ  酸化物半導体膜、５５ａ  薄パターン、５５ｂ  厚パターン、５５  フォトレジストパターン、２００  ＴＦＴ基板、２０１  画素ＴＦＴ、２０５  走査信号駆動回路、２１１  駆動回路用ＴＦＴ、１００５  液晶層、１００６  対向基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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