(57)【要約】【課題】オン抵抗を低減しつつ、半導体装置の反りの抑制とはんだのはみ出しなどによる接合不良の解消とを両立させたチップサイズパッケージ型の半導体装置を提供する。【解決手段】半導体装置１は、１０μｍ≦ｔｓｉ≦３０μｍの半導体層４０、Ａｇからなり３０μｍ≦ｔａｇ＜６０μｍの金属層３１、およびＮｉからなり１０μｍ≦ｔｎｉ＜３５μｍの金属層３０と、トランジスタ１０および２０とを有し、トランジスタ１０および２０は半導体層４０の主面４０ａ側にソース電極およびゲート電極を有し、半導体層４０の長辺長と短辺長の比は１．７３以下であり、ソース電極における各電極の面積と周辺長との比は０．１２７以下であり、ソース電極およびゲート電極の各面積の総和は２．６１ｍｍ２以下であり、ソース電極の短辺長は０．３ｍｍ以下であり、  ７０２＜２．３３×ｔｓｉ+１０．５×ｔａｇ＋８．９０×ｔｎｉ＜９４３の関係式が成立する。【選択図】図１
2020038999.tif 000002
【特許請求の範囲】
【請求項１】
フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
互いに背向する第１主面および第２主面を有する半導体層と、
互いに背向する第３主面および第４主面を有し、前記第３主面が前記第２主面に接触して形成され、銀からなり、厚さが３０μｍ以上かつ６０μｍより薄い第１の金属層と、
互いに背向する第５主面および第６主面を有し、前記第５主面が前記第４主面に接触して形成され、ニッケルからなり、厚さが１０μｍ以上かつ３５μｍより薄い第２の金属層と、
前記半導体層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、
前記第１の領域と前記第１主面に沿った方向で隣接する、前記半導体層内の第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、
前記半導体層は、
前記第１主面および前記第２主面のうちの前記第２主面側に配置され、第１導電型の不純物を含むシリコンからなる半導体基板と、
前記第１主面および前記第２主面のうちの前記第１主面側に配置され、前記半導体基板に接触して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、を有し、
前記第１の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第１のソース電極および第１のゲート電極を有し、
前記第２の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第２のソース電極および第２のゲート電極を有し、
前記第１のソース電極および前記第１のゲート電極と、前記第２のソース電極および前記第２のゲート電極とは、前記半導体層を平面視した場合に、前記半導体層の長辺を２分する境界線に対して線対称の位置に形成され、
前記半導体層の厚さは１０μｍ以上かつ３０μｍ以下であり、
前記半導体基板は、前記第１の縦型ＭＯＳトランジスタの第１のドレイン領域および前記第２の縦型ＭＯＳトランジスタの第２のドレイン領域の共通ドレイン領域として機能し、
前記第１のソース電極から前記第１のドレイン領域、前記第１の金属層および前記第２のドレイン領域を経由した前記第２のソース電極までの双方向経路を主電流経路とし、
前記半導体層の長辺長と短辺長の比は１．７３以下であり、
前記第１のソース電極および前記第２のソース電極における各電極の面積と周辺長との比は０．１２７以下であり、
前記第１のソース電極、前記第１のゲート電極、前記第２のソース電極、および前記第２のゲート電極の各面積の総和は２．６１ｍｍ２以下であり、
前記第１のソース電極および前記第２のソース電極の各短辺長は０．３ｍｍ以下であり、
前記半導体層の厚さをｔｓｉ（μｍ）、前記第１の金属層の厚さをｔａｇ（μｍ）、前記第２の金属層の厚さをｔｎｉ（μｍ）としたとき、
（数１）
７０２＜２．３３×ｔｓｉ+１０．５×ｔａｇ＋８．９０×ｔｎｉ＜９４３
の関係式が成立する
半導体装置。
【請求項２】
（数２）
７９０≦２．３３×ｔｓｉ+１０．５×ｔａｇ＋８．９０×ｔｎｉ
の関係式が成立する
請求項１に記載の半導体装置。
【請求項３】
前記第１のソース電極および前記第２のソース電極は、各々複数の電極からなり、
前記平面視において、前記第１のソース電極および前記第２のソース電極を構成する前記複数の電極の長手方向は、前記半導体層の長辺と平行であり、前記第１のソース電極を構成する前記複数の電極はストライプ状に配置され、前記第２のソース電極を構成する前記複数の電極はストライプ状に配置され、
前記第１のソース電極および前記第２のソース電極を構成する前記複数の電極の各々の長辺長は、０．８５ｍｍ以上かつ１．３７５ｍｍ以下である
請求項１または２に記載の半導体装置。
【請求項４】
前記第１のゲート電極および前記第２のゲート電極の各々の最大幅は、０．２５ｍｍ以下であり、
前記平面視において、前記第１のゲート電極は、前記第１のソース電極よりも前記半導体層の短辺側に、前記第１のソース電極と離間して形成されており、前記第２のゲート電極は、前記第２のソース電極よりも前記半導体層の短辺側に、前記第２のソース電極と離間して形成されている
請求項１または２に記載の半導体装置。
【請求項５】
前記半導体層の短辺長は、２．００ｍｍより短く、
前記半導体層の厚さは、略２０μｍであり、
前記第２の金属層の厚さは、１５μｍより厚い
請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体層の厚さは、略２０μｍであり、
前記第１の金属層の厚さは、略５０μｍ以上であり、
前記第２の金属層の厚さは、略３０μｍであり、
前記第１のソース電極および前記第２のソース電極を構成する各電極の面積と周辺長との比は、０．１０より小さい
請求項１に記載の半導体装置。
【請求項７】
前記第１のソース電極および前記第２のソース電極を構成する各電極の長辺長をＸｓ、短辺長をＹｓとしたとき、
【数３】
2020038999.tif 000010
の関係式が成立する
請求項６に記載の半導体装置。
【請求項８】
前記第１のソース電極、前記第１のゲート電極、前記第２のソース電極、および前記第２のゲート電極を構成する各電極の各面積の総和は、２．１１ｍｍ２より小さい
請求項６に記載の半導体装置。
【請求項９】
前記第１のソース電極および前記第２のソース電極を構成する各電極の短辺長は、０．２ｍｍ以下である
請求項７または８に記載の半導体装置。
【請求項１０】
前記第１のソース電極、前記第１のゲート電極、前記第２のソース電極、および前記第２のゲート電極を構成する各電極の各面積の総和をＳａとしたとき、
（数４）
０．００６７×（２．３３×ｔｓｉ+１０．５×ｔａｇ＋８．９０×ｔｎｉ）／３．１２＜Ｓａ
の関係式が成立する
請求項６に記載の半導体装置。
【請求項１１】
前記第１のソース電極および前記第２のソース電極を構成する各電極は、前記半導体層の各辺に対して０．１５３ｍｍ以上離間している
請求項６に記載の半導体装置。
【請求項１２】
前記第１のソース電極および前記第２のソース電極は、各々複数の電極からなり、
前記第１のソース電極を構成する複数の電極および前記第２のソース電極を構成する複数の電極の少なくとも一方のうち、前記境界線側に形成された電極の面積は、前記半導体層の短辺側に形成された電極の面積より大きい
請求項１に記載の半導体装置。
【請求項１３】
前記第１のソース電極を構成する複数の電極および前記第２のソース電極を構成する複数の電極の少なくとも一方の各々の電極は、前記境界線側から前記短辺側に向かうにつれて小さい
請求項１２に記載の半導体装置。
【請求項１４】
前記第１のソース電極および前記第２のソース電極は、各々複数の電極からなり、
前記第１のソース電極を構成する複数の電極および前記第２のソース電極を構成する複数の電極の少なくとも一方のうち、前記境界線側に配置された電極とその隣り合う電極との間隔は、前記半導体層の短辺側に配置された電極とその隣り合う電極との間隔より狭い
請求項１に記載の半導体装置。
【請求項１５】
前記第１のソース電極を構成する複数の電極および前記第２のソース電極を構成する複数の電極の少なくとも一方における隣り合う電極の間隔は、前記境界線側から前記短辺側に向かうにつれて広い
請求項１４に記載の半導体装置。
【請求項１６】
前記第１のソース電極および前記第２のソース電極は、各々複数の電極からなり、
前記第１のソース電極を構成する複数の電極および前記第２のソース電極を構成する複数の電極の少なくとも一方の各々の面積は、前記第１のゲート電極および前記第２のゲート電極を構成する各電極の面積より小さく、
前記少なくとも一方の前記複数の電極の各々とその隣り合う電極との間隔は、前記第１のゲート電極および前記第２のゲート電極を構成する各電極の幅より狭い
請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関し、特に、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置に関する。
【背景技術】
【０００２】
従来、第１主面および第２主面を有する半導体層と、当該第１主面から当該第２主面に渡って設けられた２つの縦型電界効果トランジスタと、当該第２主面上に形成された金属層とを備える半導体装置が提案されている。この構成では、第１のトランジスタから第２のトランジスタへ流れる電流経路として、半導体基板内部を水平方向経路だけでなく、導通抵抗が低い金属層中の水平方向経路も用いることができるので、半導体装置のオン抵抗の低減が可能である。
【０００３】
特許文献１では、上記構成に加え、金属層の半導体基板とは反対側に導電層が形成されたフリップチップ実装型の半導体装置が提案されている。この導電層により、チップを個片化する工程において、金属層のバリの発生を抑制できるとしている。
【０００４】
また、特許文献２では、上記構成に加え、金属層の半導体基板とは反対側に絶縁被膜が形成されたフリップチップ実装型の半導体装置が提案されている。この絶縁被膜により、半導体装置の薄型化を維持しつつ、キズやかけなどの破損を防止できるとしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１６−８６００６号公報
【特許文献２】特開２０１２−１８２２３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１および特許文献２に開示された半導体装置では、半導体基板の線膨張係数よりも金属層の線膨張係数の方が大きいため、温度変化による半導体装置の反りが発生する。例えば、はんだを接合材として半導体装置をフリップチップ実装する場合、リフロー実装の高温時において半導体装置の反りが発生する。半導体装置の反りが大きいと実装に関する不具合が起こり易くなる。
【０００７】
特許文献１では、金属層の半導体基板とは反対側に導電層が形成されているが、導電層の主材料が金属層と同種の金属であるため、温度変化による半導体装置の反りを軽減するのに十分な厚さの導電層形成は、製造上容易ではない。
【０００８】
特許文献２では、金属層の半導体基板とは反対側には、半導体装置の薄型化および破損の防止を実現するための絶縁被膜が形成されているが、金属層の厚さが低オン抵抗を確保するために必要な厚さの場合は、半導体装置の反りを軽減する十分な応力は絶縁被膜に発生しない。
【０００９】
また、特許文献１および２に開示された半導体装置では、はんだを接合材としてフリップチップ実装する場合、リフロー実装の高温時において半導体装置の自重がはんだにかかるため、はんだがはみ出すなどして接合不良が発生する。この接合不良は、半導体装置の反りとも関係するが、半導体装置の反りが抑制されることのみで解消されるものではない。
【００１０】
つまり、特許文献１および２に開示された半導体装置では、オン抵抗を低減しつつ、半導体装置の反りの抑制とはんだのはみ出しなどによる接合不良の解消とを両立することは困難である。
【００１１】
そこで、本開示は、オン抵抗を低減しつつ、半導体装置の反りの抑制とはんだのはみ出しなどによる接合不良の解消とを両立させたチップサイズパッケージ型の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本開示に係る半導体装置の一態様は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、互いに背向する第１主面および第２主面を有する半導体層と、互いに背向する第３主面および第４主面を有し、前記第３主面が前記第２主面に接触して形成され、銀からなり、厚さが３０μｍ以上かつ６０μｍより薄い第１の金属層と、互いに背向する第５主面および第６主面を有し、前記第５主面が前記第４主面に接触して形成され、ニッケルからなり、厚さが１０μｍ以上かつ３５μｍより薄い第２の金属層と、前記半導体層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、前記第１の領域と前記第１主面に沿った方向で隣接する、前記半導体層内の第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、前記半導体層は、前記第１主面および前記第２主面のうちの前記第２主面側に配置され、第１導電型の不純物を含むシリコンからなる半導体基板と、前記第１主面および前記第２主面のうちの前記第１主面側に配置され、前記半導体基板に接触して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、を有し、前記第１の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第１のソース電極および第１のゲート電極を有し、前記第２の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第２のソース電極および第２のゲート電極を有し、前記第１のソース電極および前記第１のゲート電極と、前記第２のソース電極および前記第２のゲート電極とは、前記半導体層を平面視した場合に、前記半導体層の長辺を２分する境界線に対して線対称の位置に形成され、前記半導体層の厚さは１０μｍ以上かつ３０μｍ以下であり、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタの第１のドレイン領域および前記第２の縦型ＭＯＳトランジスタの第２のドレイン領域の共通ドレイン領域として機能し、前記第１のソース電極から前記第１のドレイン領域、前記第１の金属層および前記第２のドレイン領域を経由した前記第２のソース電極までの双方向経路を主電流経路とし、前記半導体層の長辺長と短辺長の比は１．７３以下であり、前記第１のソース電極および前記第２のソース電極における各電極の面積と周辺長との比は０．１２７以下であり、前記第１のソース電極、前記第１のゲート電極、前記第２のソース電極、および前記第２のゲート電極の各面積の総和は２．６１ｍｍ２以下であり、前記第１のソース電極および前記第２のソース電極の各短辺長は０．３ｍｍ以下であり、前記半導体層の厚さをｔｓｉ（μｍ）、前記第１の金属層の厚さをｔａｇ（μｍ）、前記第２の金属層の厚さをｔｎｉ（μｍ）としたとき、
７０２＜２．３３×ｔｓｉ+１０．５×ｔａｇ＋８．９０×ｔｎｉ＜９４３
の関係式が成立する。
【００１３】
この構成によれば、低オン抵抗を確保するための厚さを有する第１の金属層（Ａｇ層）および第２の金属層（Ｎｉ層）が接触しているので、半導体層と第１の金属層との接触によって発生する半導体装置の反りを抑制できる。また、電極レイアウトおよび半導体装置の重さが規定されることで、はんだはみ出しおよびボイドの発生（以下、はんだはみ出しおよびボイドの発生をはんだ接合不良という）を規格内に抑えることができる。よって、オン抵抗を低減しつつ、半導体装置の反りの抑制とはんだ接合不良の解消とを両立させたチップサイズパッケージ型の半導体装置を提供することが可能となる。
【発明の効果】
【００１４】
本開示に係る半導体装置によれば、オン抵抗を低減しつつ、半導体装置の反りの抑制とはんだ接合不良の解消とを両立させたチップサイズパッケージ型の半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】図１は、実施の形態に係る半導体装置の構造の一例を示す断面図である。
【図２】図２は、実施の形態に係る半導体装置の電極構成の一例を示す上面図および双方向電流の流れを表す断面概略図である。
【図３】図３は、実施の形態に係る半導体装置の充放電回路への応用例を示す回路図である。
【図４Ａ】図４Ａは、Ｓｉ層／Ａｇ層の積層構成を有する半導体装置における、Ｓｉ層厚に対するオン抵抗を、試作実験で確認した結果のグラフである。
【図４Ｂ】図４Ｂは、Ｓｉ層／Ａｇ層の積層構成を有する半導体装置における、Ａｇ層厚に対するオン抵抗を、試作実験で確認した結果のグラフである。
【図５Ａ】図５Ａは、Ｓｉ層／Ａｇ層の積層構成を有する半導体装置における、Ａｇ層厚／Ｓｉ層厚に対する反り量およびオン抵抗を、試作実験で確認した結果のグラフである。
【図５Ｂ】図５Ｂは、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置における、Ｎｉ層厚に対する反り量を、試作実験で確認した結果のグラフである。
【図６Ａ】図６Ａは、実施の形態に係る半導体装置のリフロー実装工程および温度プロファイルの一例を示す図である。
【図６Ｂ】図６Ｂは、積層体（Ｓｉ層／Ａｇ層）において半導体層側が凹状となる反りの状態を示す積層体の断面概略図である。
【図６Ｃ】図６Ｃは、積層体（Ｓｉ層／Ａｇ層）において金属層側が凹状となる反りの状態を示す積層体の断面概略図である。
【図６Ｄ】図６Ｄは、積層体（Ｓｉ層／Ａｇ層）を加熱した場合の反り量を示すグラフである。
【図７】図７は、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置の反りと電極表面のはんだバンプ形成との関係を示す断面概略図、および、反りによるはんだ行き渡り不足を示すＸ線透過観察撮影図である。
【図８】図８は、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置における、第１膜厚換算重量に対する実測重量および反り量を示すグラフである。
【図９】図９は、実施の形態に係る半導体装置の電極レイアウト構成のバリエーションを示す図である。
【図１０】図１０は、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置の実装後の電極表面におけるボイド発生状態を示すＸ線透過観察撮影図である。
【図１１】図１１は、リフロー実装時にはんだバンプにかかる力を説明する図である。
【図１２Ａ】図１２Ａは、実施の形態に係る半導体装置のソース電極のレイアウト構成を示す図である。
【図１２Ｂ】図１２Ｂは、実施の形態に係る半導体装置のソース電極のレイアウト構成を示す図である。
【図１２Ｃ】図１２Ｃは、実施の形態に係る半導体装置のソース電極のレイアウト構成を示す図である。
【発明を実施するための形態】
【００１６】
以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００１７】
本開示において、「ＡとＢとが電気的に接続される」とは、ＡとＢとが配線を介して直接的に接続される場合と、ＡとＢとが配線を介さず直接的に接続される場合と、ＡとＢとが抵抗成分（抵抗素子、抵抗配線）を介して間接的に接続される場合と、を含む。
【００１８】
（実施の形態）
［１．半導体装置の構造］
以下、本実施の形態に係る半導体装置１の構造について説明する。本開示に係る半導体装置１は、半導体基板に２つの縦型ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを形成した、フェイスダウン実装が可能なＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ：チップサイズパッケージ）型のマルチトランジスタチップである。上記２つの縦型ＭＯＳトランジスタは、パワートランジスタであり、いわゆる、トレンチＭＯＳ型ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。
【００１９】
図１は、実施の形態に係る半導体装置１の構造の一例を示す断面図である。また、図２は、実施の形態に係る半導体装置１の電極構成の一例を示す上面図および双方向電流の流れを表す断面概略図である。図１の断面図は、図２の（ａ）のＩ−Ｉにおける切断面を見た図である。
【００２０】
図１に示すように、半導体装置１は、半導体層４０と、金属層３０および３１と、第１の縦型ＭＯＳトランジスタ１０（以下、トランジスタ１０）と、第２の縦型ＭＯＳトランジスタ２０（以下、トランジスタ２０）と、を有する。
【００２１】
半導体層４０（以下、Ｓｉ層と記す場合がある）は、互いに背向する主面４０ａ（第１主面）および主面４０ｂ（第２主面）を有する。半導体層４０は、半導体基板３２と低濃度不純物層３３とが積層された構成となっている。
【００２２】
半導体基板３２は、半導体層４０の主面４０ｂ側に配置され、第１導電型の不純物を含むシリコンからなる。
【００２３】
低濃度不純物層３３は、半導体層４０の主面４０ａ側に配置され、半導体基板３２に接触して形成され、半導体基板３２の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含む。低濃度不純物層３３は、例えば、エピタキシャル成長により半導体基板３２上に形成されてもよい。
【００２４】
金属層３１（以下、Ａｇ層と記す場合がある）は、互いに背向する主面３１ａ（第３主面）および主面３１ｂ（第４主面）を有し、主面３１ａが主面４０ｂに接触して形成され、銀（Ａｇ）からなり、厚さが３０μｍ以上かつ６０μｍより薄い第１の金属層である。
【００２５】
金属層３０（以下、Ｎｉ層と記す場合がある）は、互いに背向する主面３０ａ（第５主面）および主面３０ｂ（第６主面）を有し、主面３０ａが主面３１ｂに接触して形成され、ニッケル（Ｎｉ）からなり、厚さが１０μｍ以上かつ３５μｍより薄い第２の金属層である。ニッケル（Ｎｉ）が銀（Ａｇ）よりもヤング率が大きいことから、金属層３０は金属層３１よりもヤング率が大きい。
【００２６】
なお、金属層３０および３１には、金属材料の製造工程において不純物として混入する金属以外の元素が微量に含まれていてもよい。
【００２７】
また、図１および図２の（ａ）、（ｂ）に示すように、Ｓｉ層を平面視した場合、第１の領域Ａ１に形成されたトランジスタ１０は、半導体層４０の主面４０ａ側に４つのソース電極１１ａ、１１ｂ、１１ｃおよび１１ｄ（それぞれ、ソース電極１１に相当）と、１つのゲート電極１９（第１のゲート電極）とを有している。また、第１の領域Ａ１と主面４０ａに沿った方向で隣接する第２の領域Ａ２に形成されたトランジスタ２０は、４つのソース電極２１ａ、２１ｂ、２１ｃおよび２１ｄ（それぞれ、ソース電極２１に相当）と、１つのゲート電極２９（第２のゲート電極）とを有している。
【００２８】
図２の（ａ）に示すように、半導体装置１は、長方形であるＳｉ層を平面視した場合、長辺方向中央の境界線９０Ｃを対称軸として互いに線対称となる位置に、トランジスタ１０が形成される第１の領域Ａ１と、トランジスタ２０が形成される第２の領域Ａ２とを有する。
【００２９】
トランジスタ１０は、第１の領域Ａ１における低濃度不純物層３３の表面に、ゲート電極１９と、複数のソース電極１１（ソース電極１１ａ〜１１ｄ）とを有する。
【００３０】
ゲート電極１９は、Ｓｉ層を平面視した場合、Ｓｉ層の一方の短辺９３との間に他の電極を挟まずに形成されている。
【００３１】
ソース電極１１（第１のソース電極：ソース電極１１ａ〜１１ｄ）は、Ｓｉ層を平面視した場合、略長方形形状のものを複数含み、これら複数の略長方形形状のソース電極１１ａ〜１１ｄは、それぞれの長手方向がＳｉ層の長辺と平行であり、ストライプ状に配置されている。
【００３２】
トランジスタ２０は、第２の領域Ａ２における低濃度不純物層３３の表面に、ゲート電極２９と、複数のソース電極２１（ソース電極２１ａ〜２１ｄ）とを有する。
【００３３】
ゲート電極２９は、Ｓｉ層を平面視した場合、Ｓｉ層の他方の短辺９４との間に他の電極を挟まずに形成されている。
【００３４】
ソース電極２１（第２のソース電極：ソース電極２１ａ〜２１ｄ）は、Ｓｉ層を平面視した場合、略長方形形状のものを複数含み、これら複数の略長方形形状のソース電極２１ａ〜２１ｄは、それぞれの長手方向がＳｉ層の長辺と平行であり、ストライプ状に配置されている。
【００３５】
ここで、ソース電極１１ａ〜１１ｄおよび２１ａ〜２１ｄのそれぞれが有する略長方形形状は、長辺端部が図２の（ａ）に示される円弧形状や多角形に面取りされた形状のものも含む。
【００３６】
ここで、ゲート電極１９およびソース電極１１と、ゲート電極２９およびソース電極２１とは、Ｓｉ層を平面視した場合、Ｓｉ層の長辺９１および９２のそれぞれを２分する境界線９０Ｃに対して線対称の位置に形成される。
【００３７】
なお、ゲート電極１９の数およびゲート電極２９の数は、それぞれ１以上であればよく、必ずしも、図２の（ａ）に例示された１に限定されない。
【００３８】
また、ソース電極１１におけるソース電極の数およびソース電極２１におけるソース電極の数は、それぞれ複数であればよく、必ずしも、図２の（ａ）に例示された４に限定されない。
【００３９】
なお、ゲート電極１９およびゲート電極２９の形状は、半導体層４０の長辺方向と平行な方向の幅が、半導体層４０の短辺方向と平行な方向の幅よりも広くてよい。もしくは図２の（ａ）に示されるように円形であってもよい。
【００４０】
図１および図２に示すように、低濃度不純物層３３の第１の領域Ａ１には、第１導電型と異なる第２導電型の不純物を含むボディ領域１８が形成されている。ボディ領域１８には、第１導電型の不純物を含むソース領域１４、ゲート導体１５、およびゲート絶縁膜１６が形成されている。ソース電極１１は部分１２と部分１３とからなり、部分１２は、部分１３を介してソース領域１４およびボディ領域１８に接続されている。ゲート導体１５は、ゲート電極１９に電気的に接続される。
【００４１】
ソース電極１１の部分１２は、リフロー実装時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分１２の表面には、金などのめっきが施されてもよい。
【００４２】
ソース電極１１の部分１３は、部分１２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
【００４３】
低濃度不純物層３３の第２の領域Ａ２には、第１導電型と異なる第２導電型の不純物を含むボディ領域２８が形成されている。ボディ領域２８には、第１導電型の不純物を含むソース領域２４、ゲート導体２５、およびゲート絶縁膜２６が形成されている。ソース電極２１は部分２２と部分２３とからなり、部分２２は、部分２３を介してソース領域２４およびボディ領域２８に接続されている。ゲート導体２５は、ゲート電極２９に電気的に接続される。
【００４４】
ソース電極２１の部分２２は、リフロー実装時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分２２の表面には、金などのめっきが施されてもよい。
【００４５】
ソース電極２１の部分２３は、部分２２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
【００４６】
トランジスタ１０および２０の上記構成により、半導体基板３２は、トランジスタ１０の第１のドレイン領域およびトランジスタ２０の第２のドレイン領域が共通化された、共通ドレイン領域として機能する。また、半導体装置１は、ソース電極１１から第１のドレイン領域、金属層３１および第２のドレイン領域を経由したソース電極２１までの双方向経路を主電流経路とする。
【００４７】
ボディ領域１８およびボディ領域２８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通してソース領域１４およびソース領域２４に接続されるソース電極の部分１３および２３が設けられている。層間絶縁層３４およびソース電極の部分１３および２３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通してソース電極の部分１３、２３にそれぞれ接続される部分１２および２２が設けられている。
【００４８】
また、本実施の形態に係る半導体装置１における各構造体の標準的な設計例は、半導体層４０の厚さが２０μｍであり、金属層３０および３１の厚さの和が８０μｍであり、層間絶縁層３４とパッシベーション層３５の厚さの和が８μｍである。
【００４９】
［２．半導体装置の動作］
図１に示す半導体装置１において、例えば、第１導電型をＮ型、第２導電型をＰ型として、ソース領域１４、ソース領域２４、半導体基板３２、および低濃度不純物層３３はＮ型半導体であり、かつ、ボディ領域１８およびボディ領域２８はＰ型半導体であってもよい。
【００５０】
また、例えば、第１導電型をＰ型、第２導電型をＮ型として、ソース領域１４、ソース領域２４、半導体基板３２、および低濃度不純物層３３はＰ型半導体であり、かつ、ボディ領域１８およびボディ領域２８はＮ型半導体であってもよい。
【００５１】
以下の説明では第１導電型をＮ型、第２導電型をＰ型とした、いわゆるＮチャネル型トランジスタの場合として、半導体装置１の導通動作について説明する。
【００５２】
図１に示す半導体装置１において、ソース電極１１に高電圧およびソース電極２１に低電圧を印加し、ソース電極２１を基準としてゲート電極２９（ゲート導体２５）にしきい値以上の電圧を印加すると、ボディ領域２８中のゲート絶縁膜２６の近傍に導通チャネルが形成される。その結果、ソース電極１１−ボディ領域１８−低濃度不純物層３３−半導体基板３２−金属層３１−半導体基板３２−低濃度不純物層３３−ボディ領域２８に形成された導通チャネル−ソース領域２４−ソース電極２１という経路で電流が流れて半導体装置１が導通状態となる。なお、この導通経路における、ボディ領域１８と低濃度不純物層３３との接触面にはＰＮ接合があり、ボディダイオードとして機能している。また、このオン電流は金属層３１を流れるため、金属層３１を厚くすることで、オン電流経路の断面積が拡大し、半導体装置１のオン抵抗は低減できる。この導通状態は、後述の図３における充電状態の場合である。
【００５３】
［３．半導体装置の反り低減と低オン抵抗とを両立させる構成］
図３は、半導体装置１の、スマートホンやタブレットの充放電回路への応用例を示す回路図であり、半導体装置１は、制御ＩＣ２から与えられる制御信号に応じて、電池３から負荷４への放電動作および負荷４から電池３への充電動作を制御する。このようにスマートホンやタブレットの充放電回路として、半導体装置１が適用される場合、充電時間短縮や急速充電実現の制約から、オン抵抗は、２０Ｖ耐圧仕様として、２．２〜２．４ｍΩ以下が求められる。
【００５４】
図４Ａは、Ｓｉ層／Ａｇ層の積層構成を有する半導体装置における、Ｓｉ層厚に対するオン抵抗を、試作実験で確認した結果のグラフである。また、図４Ｂは、Ｓｉ層／Ａｇ層の積層構成を有する半導体装置における、Ａｇ層厚に対するオン抵抗を、試作実験で確認した結果のグラフである。
【００５５】
図４Ａに示すように、Ｓｉ層を７３μｍから２０μｍまで薄膜化することで約０．３ｍΩの低オン抵抗化が可能であり、図４Ｂに示すように、Ａｇ層を３０μｍから５０μｍまで厚膜化することで約０．１ｍΩの低オン抵抗化が可能である。Ｓｉ層は、さらに薄膜化することで低オン抵抗化を進めることができるが、半導体基板ウェハ面内の膜厚ばらつき増大や、局所的に割れやクラックが生じやすくなるという製造工程上の課題が顕在化するため、１０μｍを下回る厚さでの安定した薄膜化は困難である。また、Ａｇ層の５０μｍを上回る厚膜化は低オン抵抗化への寄与が収束する領域にあり、特に６０μｍを上回るとほとんど改善の効果がないと判断できる。
【００５６】
図４Ａに示すように、Ｓｉ層／Ａｇ層におけるオン抵抗を２．４ｍΩ以下とするには、Ｓｉ層厚は３０μｍ以下であることが望ましい。これと、Ｓｉ層薄膜化の加工限界とから、Ｓｉ層厚は、１０μｍ以上かつ３０μｍ以下であることが望ましい。
【００５７】
ただし、Ｓｉ層およびＡｇ層の厚さを十分な低オン抵抗に必要なものに制御すると、半導体装置１の反りが増大する傾向にある。半導体装置１が実装基板に実装される場合には、ソース電極１１、ゲート電極１９、ソース電極２１およびゲート電極２９は、はんだなどの導電性接合材を介して、実装基板上に設けられた電極と、フェイスダウンにより接合される。この場合、半導体装置１の反りが大きいほど、ソース電極１１、ゲート電極１９、ソース電極２１およびゲート電極２９と、実装基板上に設けられた電極との電気的接続が不安定となる。つまり、半導体装置１の実装基板への実装をより安定化させるには、半導体装置１の反りを、より小さくする必要がある。
【００５８】
図５Ａは、Ｓｉ層／Ａｇ層の積層構成を有する半導体装置における、Ａｇ層厚／Ｓｉ層厚（Ａｇ層厚をＳｉ層厚で除した値）に対する反り量およびオン抵抗を、試作実験で確認した結果のグラフである。より具体的には、同図には、長辺長が３．４０ｍｍ（図２のＬ１）かつ短辺長が１．９６ｍｍ（図２のＬ２）である半導体装置における、オン抵抗、および、２５０℃における反り量が示されている。
【００５９】
図５Ａより、オン抵抗が２．４ｍΩ以下を満たすＡｇ層厚／Ｓｉ層厚は、１．０以上であることが求められる。これと、図４Ｂから導出されるＡｇ層厚の上限値とから、Ａｇ層厚は、３０μｍ以上かつ６０μｍよりも薄いことが望ましい。
【００６０】
一方、図５Ａに示すように、Ａｇ層厚／Ｓｉ層厚が１．０以上の範囲では、２５０℃における反り量が、ＪＥＩＴＡなどの許容規格値である６０μｍ以下とならない。
【００６１】
これに対して、Ｎｉ層は、半導体装置１の低オン抵抗を確保しつつ、半導体装置１に生じる反りを抑制するために配置されている。これは、Ａｇ層をＳｉ層とＮｉ層とで挟んだ構造であり、Ａｇ層の両面の応力バランスの観点から、Ｎｉ層は、Ｓｉ層と同程度の材料物性、かつ同程度の厚さを有することが反り量の抑制としては望ましい。しかしながら、そのような金属材料は存在しないため、Ｎｉ層は、少なくとも、Ａｇ層が有する材料物性値よりもＳｉ層の材料物性値に近い材料物性値を有していることが必要となる。さらに、Ａｇ層の両面の応力バランスの観点から、Ｎｉ層は、Ｓｉ層よりも厚いことが望ましい。
【００６２】
表１に、半導体層４０／金属層３１／金属層３０の例であるＳｉ層／Ａｇ層／Ｎｉ層における典型的な各層の膜厚および物性値を例示する。
【００６３】
【表１】
2020038999.tif 000003
【００６４】
表１に示すように、Ｎｉ層を構成する金属材料Ｎｉのヤング率は、Ａｇ層を構成する金属材料Ａｇのヤング率よりも大きい。また、Ａｇ層はＳｉ層よりも厚い。さらに、Ｎｉ層を構成する第２の金属材料の線膨張係数は、Ａｇ層を構成する第１の金属材料の線膨張係数よりも小さい。Ｎｉ層の線膨張係数がＡｇ層の線膨張係数よりも小さいことで、半導体装置１の温度変化による反りを抑制できる。
【００６５】
図５Ｂは、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置における、Ｎｉ層厚に対する反り量を、試作実験で確認した結果のグラフである。同図には、Ｓｉ層の厚さが２０μｍであり、Ａｇ層の厚さが５０μｍである場合の、Ｎｉ層の厚さを変化させたときの半導体装置に生じる反り量を計算した結果が示されている。
【００６６】
同図に示すように、Ｎｉ層厚が大きいほど反りの抑制に効果があるが、およそ１０μｍを上回ると反りの抑制効果が大きく、Ｎｉ層厚を大きくするにつれて、反りの抑制効果は収束してくることが解る。このため反りを抑制する観点からは、Ｎｉ層は、１０μｍ〜３５μｍの範囲にあることが効果的である。
【００６７】
なお、図５Ｂでは、半導体層４０の長辺長Ｌ１を３．４０ｍｍとし、短辺長Ｌ２を１．９６ｍｍとし、Ｓｉ層の厚さを２０μｍとし、Ａｇ層の厚さが５０μｍである半導体装置を想定している。また、反り量は、後述するリフローの温度プロファイルを想定し、２５０℃に高温化した時の反り量を数値化している。
【００６８】
［４．半導体装置の実装］
半導体装置１は、ゲート電極１９、ソース電極１１、ゲート電極２９、およびソース電極２１が、実装基板の実装面と対向するようにフェイスダウン配置され、はんだなどの接合材を介してリフローにより半導体装置１に一定の圧力（例えば実装基板と半導体装置１との間隔が８０μｍとなるように）を加えながら実装基板に実装される。
【００６９】
図６Ａは、実施の形態に係る半導体装置１のリフロー実装の工程および温度プロファイルの一例を示す図である。リフロー実装は、接合材としてはんだを用いることが一般的である。はんだを接合材として半導体装置１を実装する場合、実装基板の所定位置にはんだを印刷し、そこに半導体装置１をフェイスダウンで押し付けたあと、リフローと呼ばれる熱処理をおこなう。本発明者らは、一例として、図６Ａのような温度プロファイルでリフローを行っている。リフロー実装工程では、いったん、はんだを融解させるため融解温度である２２０℃付近を超えて２５０℃近くまで高温化する。その後の冷却過程ではんだが固まり、接合が強固となって実装が完了する。本開示では、以降、リフローをおこなって実装することをリフロー実装と記す。つまり、はんだを接合材として用い、はんだの融解温度以上まで高温化し、冷却する一連の熱処理を総称してリフロー実装と定義する。
【００７０】
なお、図６Ａの温度プロファイルは一例であり、熱処理の仕方はこれに限定されるものではない。
【００７１】
また、本開示でいう半導体装置の反りとは、温度変化によって半導体装置に生じる反りであり、実装不具合の要因となり得る高温時の反りのことをいう。特に断らない限り、反りまたは高温時の反りというときは、はんだ融解温度以上の温度における反りのことをいうものとする。
【００７２】
半導体装置１はＳｉ層とＡｇ層との積層体（Ｓｉ層／Ａｇ層）を含んでいる。金属の方がシリコンよりも線膨張係数が大きいので環境温度に応じて半導体装置１に反りが生じる。
【００７３】
図６Ｂは、積層体（Ｓｉ層／Ａｇ層）においてＳｉ層側が凹状となる反りの状態を示す当該積層体の断面概略図である。また、図６Ｃは、積層体（Ｓｉ層／Ａｇ層）においてＡｇ層側が凹状となる反りの状態を示す当該積層体の断面概略図である。
【００７４】
以下、図６Ｂに示されるＳｉ層側が凹状となる反りのことを「正の反り」と呼び、図６Ｃに示されるＡｇ層側が凹状となる反りのことを「負の反り」と呼ぶ。また、図６Ｂ、図６Ｃに示されるように、積層体（Ｓｉ層／Ａｇ層）が反っているときの、長辺方向中央部と遠端部の高低差を反り量と呼ぶ。
【００７５】
図６Ｄは、積層体（Ｓｉ層／Ａｇ層）を加熱した場合の反り量を示すグラフである。より具体的には、図６Ｄには、長辺長Ｌ１が３．４０ｍｍであり、短辺長Ｌ２が１．９６ｍｍであり、Ｓｉ層の厚さが７０μｍであり、Ａｇ層の厚さが３０μｍである積層体（Ｓｉ層／Ａｇ層）を加熱した時の反り量を示すグラフである。
【００７６】
図６Ｄにおいて、実線で示されるデータは、Ｓｉ層に、めっき法などによりＡｇ層が追加形成された積層体（Ｓｉ層／Ａｇ層）の初回加熱時のデータである。ここで、５０℃付近を境にして反りの方向が反転しているのは、めっき時の温度が５０℃近辺なので、Ａｇ層は５０℃より低温になると収縮し、５０℃より高温になると伸長するためと考えられる。また、１８０℃付近で反り量が一度低下しているのは、めっき法により形成されたＡｇ層を構成する金属結晶が１８０℃程度で再結晶化されて、熱に対する物理定数が変化するためと考えられる。なお、このような金属の再結晶化は、Ａｇ層の構成種や厚さだけでなく製膜方法および製膜条件などに影響を受けるため、あらゆる製膜方法および製膜条件について必ず見られる現象というものではない。
【００７７】
一方、破線で示されるデータは、初回加熱時に２５０℃まで加熱した積層体（Ｓｉ層／Ａｇ層）を、常温まで冷却した後に、再加熱した時のデータであり、初回加熱時のデータにあるようなグラフ形状の起伏は見られない。これは、初回加熱時にＡｇ層を構成する金属が再結晶化されたことによるものと考えられる。
【００７８】
これらのデータから、積層体（Ｓｉ層／Ａｇ層）は、５０℃以下の常温では負の反りが生じ、１００℃以上の高温時（例えば、リフロー実装時におけるはんだの融解温度付近である１８０℃〜２２０℃時）では、２０〜３０μｍという正の反りが生じることが解る。
【００７９】
［５．半導体装置の実装に起因した接合不良対策］
Ｎｉ層を付加することで、半導体装置１の反り抑制に効果があるが、低オン抵抗化のためにＡｇ層を５０μｍまで厚くし、かつ、半導体装置１の反り抑制のためにＮｉ層を３０μｍまで厚くすると、半導体装置１の重量が大きくなる。半導体装置１の重量が大きくなると、半導体装置１の反りとは別の課題として、半導体装置１の実装時に接合不良を引き起こし易くなる。半導体装置１をフェイスダウン実装する場合、半導体装置１の重量が過度に大きくなれば、同一の実装条件であってもはんだを押し付ける力が大きくなる。その結果、はんだがソース電極１１およびソース電極２１、ならびに実装基板に形成された基板電極の範囲からはみ出し、ショート不良を引き起こす可能性が高くなる。
【００８０】
また、Ｎｉ層が付加されても半導体装置１の反りを完全に消失させることは難しく、低オン抵抗化のためには、半導体装置１の反り発生と重量増大との２つの課題に対処せねばならない。本発明者らは鋭意検討をおこなった結果、各電極の形状、配置、および総面積を工夫することで上記課題を回避できることを見出した。
【００８１】
本実施の形態に係る半導体装置１は、主としてＳｉ層、Ａｇ層、およびＮｉ層で構成されている。すなわち、半導体装置１の単位面積あたりの重量（第１膜厚換算重量）は、Ｓｉ、Ａｇ、およびＮｉの各重量密度を用い、各層の厚さを測定することで、以下の式１に示す関係式により算定できる。
【００８２】
（数１）
第１膜厚換算重量＝２．３３×ｔｓｉ＋１０．５×ｔａｇ＋８．９０×ｔｎｉ    （式１）
【００８３】
なお、式１において、ｔｓｉは半導体層４０（Ｓｉ層）の厚さ（μｍ）であり、ｔａｇは金属層３１（Ａｇ層）の厚さ（μｍ）であり、ｔｎｉは金属層３０（Ｎｉ層）の厚さ（μｍ）である。また、２．３３（ｇ／ｃｍ３）、１０．５（ｇ／ｃｍ３）、８．９０（ｇ／ｃｍ３）は、それぞれ、Ｓｉ、Ａｇ、Ｎｉの重量密度である。なお、式１の第１膜厚換算重量は、実測重量と強い相関性を有している。さらに、式１の第１膜厚換算重量は、下記式２により、第２膜厚換算重量（ｍｇ）に変換できる。
【００８４】
（数２）
第２膜厚換算重量（ｍｇ）
＝０．００６７×（２．３３×ｔｓｉ＋１０．５×ｔａｇ＋８．９０×ｔｎｉ）    （式２）
【００８５】
つまり、式２の係数（０．００６７）は、式１において半導体装置１の各層の厚さをμｍ単位で測長し、かつ、重量密度を（ｇ／ｃｍ３）単位のものを使用して得られた第１膜厚換算重量を、ｍｇ単位に換算するための係数である。より具体的には、第２膜厚換算重量は、単位面積あたりの重量である第１膜厚換算重量に対して、実際の半導体装置の大きさ（３．４０ｍｍ×１．９６ｍｍ：図２におけるＬ１×Ｌ２）を適用して、ｍｇ表記したものである。
【００８６】
また、実測重量は、２０個の半導体装置１の作製サンプルの平均重量である。
【００８７】
式２より、半導体装置１の各層の厚さを把握することで、半導体装置１の重量を高精度に予測することが可能となる。
【００８８】
表２に、半導体装置のＳｉ層、Ａｇ層、Ｎｉ層の厚さを様々に変えた試料における、リフロー実装後の実装不具合発生率を示す。
【００８９】
【表２】
2020038999.tif 000004
【００９０】
リフロー実装後の実装不具合については、以下の３項目を中心に判定した。
（１）電極外周から外部へのはんだはみ出しによる不具合
（２）はんだはみ出しの一種だが、はみ出したはんだが電極外周よりも外部へ飛び出してボール状に浮遊したり、半導体装置の側面部分で半球状に固着したりする不具合
（３）本来は所定の領域全体に行き渡ることが望ましいはんだが、一部の領域では行き渡らない不具合。これについては、ボイド率およびボイド発生率としてカウントした。
【００９１】
なお、ボイド率とは、半導体装置に備わるすべての電極について、式３の算出式に基づいて個々に数値化した。
【００９２】
（数３）
ボイド率（％）＝ボイド面積／電極面積          （式３）
【００９３】
また、標準規格ＩＰＣ−７０９５に則り、ボイド率の大きさによってボイドの発生程度をＣｌａｓｓＩからＣｌａｓｓＩＩＩまで区分けする。ボイド発生率とは、ＣｌａｓｓＩに分類される電極の発生率が何％、ＣｌａｓｓＩＩに分類される電極の発生率が何％、という表現で評価される。
【００９４】
はんだはみ出しやボイドの発生を完全に抑制することは極めて難しい。また、程度の軽微なはんだはみ出しやボイドは製品の機能への影響はほとんどないため、表２では、接合オープン不良、ショート不良といった致命的な不良に至るおそれのある、程度の大きなはんだはみ出しやボイドの発生だけを不合格の対象としている。
【００９５】
よって、半導体装置のはんだの状態による不良判定を、以下のような基準により行っている。
（Ａ）はんだはみ出し：隣接する電極との間隔の半分を超えてはみ出す場合は不良と判定
（Ｂ）はんだボール、側面付着：発生が認められれば不良と判定
（Ｃ）ボイド率：半導体装置に備わるすべての電極について個々にボイド率を算出し、標準規格ＩＰＣ−７０９５に則り、ボイド率がＣｌａｓｓＩの区分からも外れる３３％以上となるものは不良と判定
【００９６】
表２に示された試料（半導体装置）は、Ｓｉ層の長辺長Ｌ１が３．４０ｍｍであり、短辺長Ｌ２が１．９６ｍｍである。また、ソース電極１１、ソース電極２１、ゲート電極１９、およびゲート電極２９のレイアウト配置は、図２の（ａ）に示されたレイアウト配置と同じである。また、表２において、「ソース電極大」は、図２の（ａ）におけるソース電極のうち面積の大きいソース電極１１ａ、１１ｄ、２１ａおよび２１ｄに対応し、「ソース電極小」は、図２の（ａ）におけるソース電極のうち面積の小さいソース電極１１ｂ、１１ｃ、２１ｂおよび２１ｃに対応していることを示す。
【００９７】
なお、表２において、上記（Ａ）〜（Ｃ）の基準を満たさない（不良と判定された）数値を、太字で表している。
【００９８】
表２によれば、Ａｇ層またはＮｉ層が厚いほど、半導体装置１の実測重量は増大し、反り量は低減する傾向にあることが解る。また、実装不具合状況については、以下のような傾向が現れている。
（ｉ）Ａｇ層またはＮｉ層が薄いほど、実測重量は小さく反り量は大きく、ボイド率が高いが、はんだはみ出し不良、はんだボール、および側面付着不良は見られない。
（ｉｉ）Ａｇ層またはＮｉ層が厚いほど、実測重量は大きく、反り量は小さく、はんだはみ出し不良および側面付着不良の発生率が高いが、ボイド不良は見られない。
【００９９】
上記（ｉ）および（ｉｉ）の傾向は、以下のように説明できる。
【０１００】
図７は、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置の反りと電極表面のはんだバンプ形成との関係を示す断面概略図、および、反りによるはんだ行き渡り不足を示すＸ線透過観察撮影図である。なお、本実施の形態において、はんだバンプの形態はＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）型であるが、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型であってもよく、バンプの形態には限定されない。
【０１０１】
上記（ｉ）の場合には、はんだを押し出すほどの重量が電極にかからないために、はんだはみ出し不良は見られない。しかし、図７に示すように、反り量は大きいためにＳｉ層を平面視した場合の中央付近では、リフロー実装での高温時の正の反りのために電極と実装基板との距離が大きくなり、ソース電極１１およびソース電極２１では、境界線９０Ｃ側において、はんだが十分に行き渡ることができない領域（はんだ行き渡り不足）が生じる。このような領域はボイドとして算出される。
【０１０２】
上記（ｉｉ）の場合には、半導体装置の反り量が小さいため、図７に示されたようなはんだの行き渡り不足は発生せず、逆に、半導体装置の重量が大きいことに起因したはんだはみ出し不良が多くなる。
【０１０３】
表２より、上記（Ａ）（はんだはみ出し規格外発生率が０％）、（Ｂ）（はんだ側面付着発生率が０％）、および（Ｃ）（ボイド率が３３％未満）を満たすＡｇ層の厚さは、３０μｍ以上かつ６０μｍより薄いことが挙げられる。また、表２より、上記（Ａ）（はんだはみ出し規格外発生率が０％）、（Ｂ）（はんだ側面付着発生率が０％）、および（Ｃ）（ボイド率が３３％未満）を満たすＮｉ層の厚さは、１０μｍ以上かつ３５μｍより薄いことが挙げられる。
【０１０４】
図８は、Ｓｉ層／Ａｇ層／Ｎｉ層の積層構成を有する半導体装置における、第１膜厚換算重量に対する実測重量および反り量を示すグラフである。図８は、表２における上記（ｉ）および（ｉｉ）の傾向を視覚化したものである。図８のグラフにおいて、横軸は式１により算出した半導体装置の第１膜厚換算重量であり、左側の縦軸は半導体装置の実測重量であり、右側の縦軸は半導体装置の反り量である。
【０１０５】
図８において、一点鎖線で囲まれた領域は、ボイドに関する規格外不良が生じる範囲であり、破線で囲まれた領域は、はんだはみ出しに関する規格外不良が生じる範囲である。一点鎖線で囲まれた領域は半導体装置の反りに起因する不良であることから、グラフの左側（重量が小さい領域）に偏って存在する。一方、破線で囲まれた領域は半導体装置の重量に起因する不良であることから、グラフの右側（重量が大きい領域）に偏って存在する。
【０１０６】
つまり、半導体装置の反りおよび重量に起因するはんだ接合不良を回避できる範囲は、図８の一点鎖線および破線で囲まれていない範囲である。同図に示される相関関係より、半導体装置の実装に起因したはんだ接合不良が生じない範囲は、式１で示される第１膜厚換算重量が、７０２より大きく、かつ、９４３より小さい範囲である。すなわち、本実施の形態に係る半導体装置１は、以下の式４を満たす。
【０１０７】
（数４）
７０２  ＜２．３３×ｔｓｉ＋１０．５×ｔａｇ＋８．９０×ｔｎｉ＜９４３      （式４）
【０１０８】
なお、半導体装置１の反り量が許容値（たとえば４０μｍ程度）を上回ることは望ましくない。なお、ここでの反り量の許容値（４０μｍ）は、ＪＥＩＴＡなどの許容規格値である６０μｍから製造ばらつきマージン（たとえば１．５倍）を考慮した値（６０μｍ／１．５）である。図８を参照すれば、半導体装置の反り量が４０μｍとなるのは、横軸に示された第１膜厚換算重量が７９０である場合である。すなわち、半導体装置１の反り量が、４０μｍを超えないようにするためには、式５を満たすことが望ましい。
【０１０９】
（数５）
７９０≦２．３３×ｔｓｉ＋１０．５×ｔａｇ＋８．９０×ｔｎｉ        （式５）
【０１１０】
これによれば、反り量を４０μｍ以下にできる。
【０１１１】
次に、半導体装置１の長辺長Ｌ１と短辺長Ｌ２との比について説明する。半導体装置１は、素子の大きさにより反り量および重量は変化する。素子の大きさは用途によって決まるが、スマートホンに用いられるリチウムイオン電池回路の保護用途であれば、セットの厚さ方向に、回路基盤が収納される必要がある。また、半導体装置１のタテヨコ比（Ｓｉ層の長辺長Ｌ１／短辺長Ｌ２）が大きいほど反り量は大きくなる。本発明者らは、半導体装置１の反りと実装不良との関係を検討すべく、半導体装置１の大きさとして、上記回路基盤に収納でき、かつ、当該タテヨコ比が大きいものを想定した。具体的には、半導体装置１の大きさとして、３．４０ｍｍ（長辺長Ｌ１：ヨコ）×１．９６ｍｍ（短辺長Ｌ２：タテ）を想定した。半導体装置１の上記タテヨコ比（１．７３）を最大とすると、当該タテヨコ比は、１．７３以下となる。
【０１１２】
次に、半導体装置１の周辺長について説明する。接合材であるはんだはみ出しにおいて、はんだが融解するよりも先に、内部に含まれるフラックスが揮発し始めることが関係している。フラックスとは、潤滑油のようにはんだの濡れ性をよくするためにあらかじめはんだに包含されるものである。大抵のはんだにはフラックスが包含されている。
【０１１３】
揮発フラックスは、気泡として、まず、はんだの内部で膨張し、膨張した気泡は一部分でもはんだと外部の境界に接触すれば、小さな穴が開いた風船からガスが抜けるように、はんだ外部へ放出されて消失する。これに対して、揮発フラックスの気泡がはんだ外部との境界に接触する機会がなければ、膨張する気泡ははんだ内部にとどまるだけでなく、周囲のはんだを押し退けることとなる。これにより、はんだはみ出しを加速あるいは誘発することとなる。このため、揮発フラックスの気泡がはんだと外部の境界に接触しやすく、はんだ外部に放出されやすいようにすることが望ましい。
【０１１４】
このような知見から、略長方形形状をしたソース電極１１およびソース電極２１では、各短辺長を短くすることが効果的である。揮発フラックスの気泡ははんだ内部で球状かつ等方的に膨張するため、各短辺長が短ければ早い段階ではんだ外部に接触して放出されるからである。ただし、短辺長を小さくすることは各電極の面積が小さくなることであり、半導体装置１のオン抵抗を悪化させる影響がある。
【０１１５】
表３に、半導体装置の電極レイアウト構成を変えた試料における、リフロー実装後のはんだの状態を示す。また、図９は、実施の形態に係る半導体装置１の電極レイアウト構成のバリエーションを示す図である。
【０１１６】
なお、上述した表２の試作実験は、水準１のレイアウト構成を用いて、膜厚を振って（表２の項目名では試料Ｎｏとなっているが、試作実験は複数個を用いている）おり、はんだ接合不良のＳｉ層、Ａｇ層およびＮｉ層の厚さ依存性の検討を行ったものである。一方、表３の試作実験は、ソース電極のレイアウト構成を振っており（レイアウト構成を、図９に示す水準１〜水準７の構成で試作実験した。以下、各レイアウト構成を、水準１〜水準７と呼ぶ。）、はんだ接合不良の電極レイアウト依存性の検討を行ったものである。
【０１１７】
表３および図９に示すように、水準１〜３では、ソース電極幅および長辺沿いマージンを振っている。また、水準４〜７では、さらにソース電極幅を狭める分、ソース電極の本数を増やすことでオン抵抗が一定となることを意識してソース電極の面積を同等化している。水準４および５では、さらに、ソース電極幅および長辺沿いマージンを振っている。また、水準６〜７では、水準４に対して、ソース電極幅および長辺沿いマージンを一定とし、Ｓｉ層の長辺に沿った方向のソース電極レイアウトを振っており、境界部のソース電極間隔およびソース電極長を振っている。水準６では、境界部のソース電極間隔は０．３５ｍｍであり、水準７では、境界部のソース電極間隔は０．４５ｍｍであり、水準１〜５では、境界部のソース電極間隔は、全て０．２５ｍｍである。
【０１１８】
【表３】
2020038999.tif 000005
【０１１９】
表３に示した電極レイアウト構成のバリエーションのうち、図２の（ａ）に示された電極レイアウト構成と同型の電極レイアウトを有する水準１〜３について説明する。水準１において各ソース電極の短辺長は０．３０ｍｍであり、水準２において各ソース電極の短辺長は０．２５ｍｍであり、水準３において各ソース電極の短辺長は０．２０ｍｍである。
【０１２０】
図１０は、半導体装置１（水準１〜３）の実装後の電極表面におけるボイド発生状態を示すＸ線透過観察撮影図である。同図より、まず、半導体装置１の電極において大小のボイドが局所的に発生していることが解る。ソース電極１１またはソース電極２１については、各短辺長が大きいものから小さいもの（水準１→３）になるにつれて、はんだの内部に留まっているボイドの径が小さくなっていく傾向が見られる。ソース電極１１またはソース電極２１について、各電極の短辺長が大きいときは、内部で発生した揮発フラックスの気泡がはんだと外部の境界に接触する機会が少ない。この場合、ボイド率が高くなるだけでなく、規格外のはんだはみ出しが現れて不良判定となるものと解される。
【０１２１】
表３における水準１〜３の結果に基づき、ソース電極１１およびソース電極２１の各短辺長の大きさは、０．３ｍｍ以下であり、さらに望ましくは、０．２ｍｍ以下である。なお、水準１〜３において、オン抵抗の差異はほとんど見られなかった。
【０１２２】
次に、半導体装置１の重量と、はんだバンプの側面にかかる力との関係について説明する。
【０１２３】
図１１は、リフロー実装時にはんだバンプにかかる力を説明する図である。同図には、リフロー前およびリフロー後におけるはんだバンプが示されている。リフロー前のはんだバンプの高さ（実装基板と半導体装置１との距離）をｔとし、リフロー中にはんだバンプがΔｔ（沈降量）だけ押し込まれたとすると、リフロー後のはんだバンプの高さは（ｔ−Δｔ）となる。このとき、はんだバンプの側面において、はんだバンプにかかる力Ｆは、はんだバンプを上面視した場合の電極面積をＳとし、電極周辺長をＬとした場合、式６で示される。
【０１２４】
【数６】
2020038999.tif 000006
【０１２５】
式６において、Δｔ×Ｓはリフロー実装にて沈降した分のはんだ体積であり、当該体積は、（ｔ−Δｔ）の高さとなったはんだバンプの中に圧縮されていることとなる。このとき、圧縮されたはんだが伸長しようとするのに対して、耐えようとするはんだバンプの表面張力は、はんだバンプの側面積（ｔ−Δｔ）×Ｌに比例する。また、式６は、式７のように変形される。
【０１２６】
【数７】
2020038999.tif 000007
【０１２７】
式７は、リフロー実装後のはんだはみ出しを回避するためには、はんだバンプにかかる力Ｆを小さくするように電極の形状を、Ｓ／Ｌ（電極面積Ｓを電極周辺長Ｌで除した値）により適正化できることを示唆している。ただし、電極の面積を過度に小さくすると、オン抵抗増大という悪影響を及ぼす。
【０１２８】
なお、沈降量Δｔに影響するのは半導体装置１の重量であるため、半導体装置１の重量が小さければ、結果的にΔｔも小さくなるため、はんだはみ出しを進行させる力である、はんだバンプにかかる力Ｆも小さく留めることができる。
【０１２９】
式６および式７に基づけば、はんだはみ出しを抑えるには、オン抵抗が過度に増大しない範囲でＳ／Ｌを小さくすることが望ましい。表３によれば、Ｓ／Ｌは、水準１にて最大０．１２７を示す。はんだはみ出しは、水準１、２、３と進むに連れて良化していくため、本実施の形態に係る半導体装置１において、Ｓ／Ｌは、０．１２７以下となる。
【０１３０】
次に、全ての電極パッドの総面積とはんだはみ出しとの関係について説明する。全ての電極パッドの総面積が大きくなって半導体装置１の実装に使用されるはんだの量が多いと、同じ反り量かつ同じΔｔを有する半導体装置１であってもはんだはみ出しが起こる確率は高いといえる。
【０１３１】
したがって、半導体装置１に備わる電極の面積を全て合わせた総電極面積Ｓａが小さい方が、はんだはみ出しを防ぐのに適していることになる。表３において、水準１〜３のレイアウトについて、総電極面積Ｓａの値を記入している。総電極面積Ｓａは水準１にて最大２．６１ｍｍ２を示す。はんだはみ出しは、水準１、２、３と進むに連れて良化していくため、本実施の形態に係る半導体装置１において、総電極面積Ｓａは２．６１ｍｍ２以下となる。
【０１３２】
また、表３に示す水準１〜７の電極レイアウトは、半導体装置１のオン抵抗が同等となるように設計されている。例えば、総電極面積Ｓａが小さすぎるとオン抵抗が増大してしまう。図９に、水準１〜７の電極レイアウトおよび寸法を示す。なお、実装後のはんだの状態を調べた検討においては、水準１〜７の全てにおいて、Ｓｉ層の厚さを２０μｍとし、Ａｇ層の厚さを５０μｍとし、Ｎｉ層の厚さを３０μｍとしている。
【０１３３】
半導体装置１がリフロー実装時に反ってしまうと、Ｓｉ層の長辺に沿った方向において、実装基板と半導体装置１との間隔は、境界線９０Ｃ側は短辺９３側および短辺９４側よりも広くなる。このため、短辺９３側または短辺９４側で押し込まれた溶融はんだは、Ｓｉ層の長辺に沿った方向を長手方向とするソース電極１１およびソース電極２１において、当該長手方向に沿って境界線９０Ｃ方向に流動する。このため、はんだはみ出し不良やはんだの行き渡り不足によるボイド不良が生じにくくなる。
【０１３４】
ここで、水準１〜７のうち、典型的な電極レイアウトを有する水準１について着目する。上述したボイド不良の抑制という観点から、ソース電極１１およびソース電極２１がＳｉ層の長辺方向に沿った略長方形形状をしていることが重要である。ソース電極１１およびソース電極２１の長手方向の長さは、水準１において最小値０．８５ｍｍであり、最大値１．３７５ｍｍである。検討した水準１はオン抵抗への悪影響はほぼないことを確認しているので、ソース電極１１およびソース電極２１は、それぞれ個別の電極の長辺がＳｉ層の長辺に平行なストライプ状に形成され、長辺長が０．８５ｍｍ以上かつ１．３７５ｍｍ以下であることが望ましい。
【０１３５】
これにより、リフロー実装時に、はんだが各電極の長手方向に流動し易くなり、はんだはみ出し不良およびはんだの行き渡り不足によるボイド不良を抑制できる。
【０１３６】
なお、ゲート電極１９およびゲート電極２９についても、はんだはみ出しを抑制するメカニズムについては、ソース電極１１およびソース電極２１と同様である。すなわち、はんだを外部へ押し出そうとする力である、はんだバンプにかかる力Ｆは、ゲート電極の電極面積Ｓと電極周辺長Ｌとを用いて、Ｓ／Ｌに比例するため、Ｓ／Ｌの値が小さい方が好ましい。
【０１３７】
表３によれば、水準１〜７において、ゲート電極１９およびゲート電極２９は、直径０．２５ｍｍの円形状か、または、表３に示されていないが、Ｓｉ層の短辺長に沿った方向の幅が０．２５ｍｍである。表３の検討結果では、ゲート電極におけるはんだはみ出しについては規格外となるものは観察されなかった。このため、ゲート電極１９およびゲート電極２９の各々の幅は０．２５ｍｍ以下であることが望ましい。
【０１３８】
また、ゲート電極１９およびゲート電極２９は、制御動作に必要な導通電流が少ないことから、ソース電極１１およびソース電極２１と比較して、電極数や総電極面積を少なく電極レイアウト設計される。それでもゲート電極１９およびゲート電極２９は、接合オープン不良や接合部のボイドによる導通インピーダンス変動が発生しないことが求められる。そこで、半導体装置１に反りが生じる場合には、Ｓｉ層の長辺方向に沿った反りが１次元的に生じるのが典型的であると想定して、ゲート電極１９およびゲート電極２９は、それぞれＳｉ層の短辺９３および短辺９４に近接する位置に設置することが望ましい。さらには、ゲート電極１９およびゲート電極２９は、Ｓｉ層の短辺９３沿いおよび短辺９４沿いにあって、ソース電極１１およびソース電極２１と離間して形成されていることが好ましい。
【０１３９】
これにより、ゲート電極１９およびゲート電極２９の接合オープン不良や接合部の導通インピーダンス変動を抑制できる。
【０１４０】
前述したように、半導体装置１が、例えば、スマートホンなどのモバイル型セットに用いられるリチウムイオン電池回路の保護用途である場合、セットの薄さの中に回路基盤が収納される必要がある。このことから、本発明者らは半導体装置１の大きさとして３．４０ｍｍ（長辺長Ｌ１：ヨコ）×１．９６ｍｍ（短辺長Ｌ２：タテ）を想定した。したがって、半導体装置１の短辺長Ｌ２は、２．００ｍｍより短いことが望ましい。また、低オン抵抗化のために、半導体層４０（Ｓｉ層）の厚さは略２０μｍであることが望ましく、また半導体装置１に生じる反りの抑制のために、金属層３０（Ｎｉ層）の厚さは１５μｍよりも厚いことが望ましい。
【０１４１】
これにより、半導体装置１を、スマートホンなどのモバイル型セットのリチウムイオン電池回路の保護用として適用可能となる。
【０１４２】
表３では、水準１〜７ごとに、電極面積Ｓ、電極周辺長ＬおよびＳ／Ｌの値を示している。また、水準番号が大きくなるにつれて実装後のはんだ状態も向上していくことが解る。これは、例えば、水準１よりも水準２の方が各電極について、Ｓ／Ｌの値が約０．１２から約０．１０へと小さくなり、はんだを外部へ押し出そうとする力（はんだバンプにかかる力Ｆ）が減少するためと考えられる。これより、Ｓｉ層の厚さが略２０μｍであり、Ａｇ層の厚さが略５０μｍであり、Ｎｉ層の厚さが略３０μｍである場合に、ソース電極１１およびソース電極２１において、各電極の面積と周辺長との比は０．１０より小さいことが望ましい。
【０１４３】
これにより、はんだがはみ出ようとする力（はんだバンプにかかる力Ｆ）を低減できる。
【０１４４】
なお、Ｓｉ層の厚さは略２０μｍであるとは、Ｓｉ層の厚さが実質的に２０μｍに等しいことを意味し、より具体的には、Ｓｉ層の厚さは、２０μｍ±８％の範囲であることを意味する。また、Ａｇ層の厚さは略５０μｍであるとは、Ａｇ層の厚さが実質的に５０μｍに等しいことを意味し、より具体的には、Ａｇ層の厚さは、５０μｍ±１４％の範囲であることを意味する。また、Ｎｉ層の厚さは略３０μｍであるとは、Ｎｉ層の厚さが実質的に３０μｍに等しいことを意味し、より具体的には、Ｎｉ層の厚さは、３０μｍ±１０％の範囲であることを意味する。
【０１４５】
また、ソース電極１１およびソース電極２１の各電極の面積と周辺長との比が０．１０より小さいことを、別で表記すると以下のようになる。すなわち、ソース電極１１およびソース電極２１を構成する各電極の長辺長をＸｓとし、短辺長をＹｓとすれば、以下の式８が成立する。
【０１４６】
【数８】
2020038999.tif 000008
【０１４７】
式８を展開すると式９が成立する。
【０１４８】
【数９】
2020038999.tif 000009
【０１４９】
これによれば、式９の関係式が成立するように各電極を設計することで、はんだがはみ出ようとする力（はんだバンプにかかる力Ｆ）を抑制できる。
【０１５０】
さらに、表３によれば、実装後のはんだの状態について比較したところ、水準５〜７において、非常に良好な傾向が得られ、規格外となるはんだはみ出し不良は見られなかった。また、表３には示していないが、規格外となるボイド不良の発生も見られなかった。水準５〜７においては、反りに影響を及ぼす構造的なパラメータ、各電極の面積Ｓと電極周辺長Ｌとの比、および総電極面積Ｓａ等が、はんだはみ出しを抑制する方向に働くためと考えられる。
【０１５１】
特に総電極面積Ｓａについて、半導体装置１に使用するはんだの量を低減できるために、はんだはみ出しに至る確率を低減することができる。水準５〜７では、総電極面積Ｓａは２．１１ｍｍ２よりも小さい。これより、総電極面積Ｓａは２．１１ｍｍ２より小さいことが望ましい。
【０１５２】
これによれば、総はんだ量を削減でき、はんだはみ出し不良を抑制できる。
【０１５３】
また、表３によれば、水準５〜７における実装後のはんだの状態が良好なのは、各ソース電極の短辺長が０．２ｍｍ以下であるためと考えられる。これより、各ソース電極の短辺長は０．２ｍｍ以下であることが望ましい。０．２ｍｍ以下の短辺長を有するソース電極によれば、揮発フラックスの気泡が早い段階ではんだと外部との境界に接触することができ、揮発フラックスの気泡が消失できるので、はんだを押し出してはみ出しを誘発することを抑制できる。
【０１５４】
次に、ゲート電極の形状とはんだ実装不良との関係について説明する。
【０１５５】
水準１〜７において、ゲート電極の形状はすべて直径０．２５ｍｍの円形で統一している。いずれも規格外と判定されるゲート電極におけるはんだはみ出しは発生していないが、はんだはみ出しの発生率にはやや差異が現れている。水準１〜７において、ゲート電極の形状が同じなので面積と周辺長に差異はない。そこで、半導体装置１の各層厚から換算して求められる第２膜厚換算重量（ｍｇ）をＭ’とし、総電極面積をＳａとし、単位面積あたりのＭ’／Ｓａ（第２膜厚換算重量Ｍ’を総電極面積Ｓａで除した値）を比較して、ゲート電極にかかる負荷を比較した。より具体的には、表３に示されたデータのうち、Ｍ’／Ｓａとゲート電極の規格内はんだはみ出し発生率との相関性を一次式で近似し、当該一次式からゲート電極の規格内はんだはみ出し発生率が閾値である１０％となるＭ’／Ｓａを算出した。その結果、Ｍ’／Ｓａ＞３．１２となる条件で、ゲート電極の規格内はんだはみ出し発生率が１０％以上となる傾向があり、当該発生率が増加する傾向があることが解った。なお、第２膜厚換算重量Ｍ’は式２で表されるため、以下の式１０が成立する。
【０１５６】
（数１０）
０．００６７×（２．３３×ｔｓｉ＋１０．５×ｔａｇ＋８．９０×ｔｎｉ）／Ｓａ＜３．１２
０．００６７×（２．３３×ｔｓｉ＋１０．５×ｔａｇ＋８．９０×ｔｎｉ）／３．１２＜Ｓａ          （式１０）
【０１５７】
これによれば、式１０の関係式が成立するようにゲート電極を設計することで、はんだはみ出しを抑制できる。
【０１５８】
これまで、はんだはみ出しやボイドに関する不良に注目したが、はみ出したはんだが電極部より外に飛び出してボール状に浮遊する場合（はんだボール）や、はんだボールが半導体装置１の側面に半球状に再付着して固化する場合（側面付着）の不良モードがある。はんだボールや側面付着した場合は、高い確率でショート不良に至る。このため１か所でも発生が確認されれば不良と判定した。
【０１５９】
表３によれば、水準３〜７においてはんだボールやはんだの側面付着の発生がなくなっている（但し、水準４ではＳｉ層の厚さ２０μｍ、Ａｇ層の厚さ５０μｍ、Ｎｉ層の厚さ３０μｍの場合のみ不良が発生していない）。これは、ソース電極１１およびソース電極２１が、Ｓｉ層の長辺長Ｌ１から十分に距離をとって配置されているために、はんだの飛び出しがあっても半導体装置１に留まらないためと考えられる。（電極部から飛び出して発生したはんだボールは、半導体装置１上の長い距離を走るため、慣性により半導体装置１の端部で捕獲吸着される確率が低いと考えられる。）
【０１６０】
水準３〜７では、ソース電極１１およびソース電極２１と、Ｓｉ層の長辺長Ｌ１との間の距離（長辺沿いマージン）が０．１５μｍよりも大きい。このため、Ｓｉ層の長辺長Ｌ１とソース電極１１およびソース電極２１との距離は、０．１５μｍ以上離間していることが望ましい。
【０１６１】
これにより、はんだボールや側面付着によるショート不良の発生を抑制できる。
【０１６２】
図１２Ａは、実施の形態に係る半導体装置のソース電極のレイアウト構成を示す図である。同図に示すように、ソース電極１１およびソース電極２１は、各々複数の電極で構成されている。
【０１６３】
ここで、ソース電極１１を構成する複数の電極のうち、Ｓｉ層の長辺に沿った方向における、境界線９０Ｃ側に形成された電極の面積は、Ｓｉ層の短辺９３側に形成された電極の面積より大きくてもよい。図１２Ａでは、例えば、境界線９０Ｃ側に形成された電極１１ａ１の面積は、Ｓｉ層の短辺９３側に形成された電極１１ａ２の面積より大きい。また、ソース電極２１を構成する複数の電極のうち、Ｓｉ層の長辺に沿った方向における、境界線９０Ｃ側に形成された電極の面積は、Ｓｉ層の短辺９４側に形成された電極の面積より大きくてもよい。
【０１６４】
上述したように、Ｓｉ層の長辺に沿った方向に反りが発生し、境界線９０Ｃ付近よりも短辺９３および９４付近の方がはんだの沈降量Δｔが大きくなる。これに対して、本実施の形態に係る半導体装置によれば、Ｓｉ層の短辺９３および９４側に形成された電極の面積は境界線９０Ｃ側に形成された電極の面積より小さいので、短辺９３および９４側に形成された電極のＳ／Ｌが小さくなる。よって、はんだがはみ出ようとする力（はんだバンプにかかる力Ｆ）を低減できる。
【０１６５】
なお、短辺側に形成された電極の面積が境界線側に形成された電極の面積より小さいという構成は、ソース電極１１およびソース電極２１の少なくとも一方に施されていればよい。
【０１６６】
なお、ソース電極１１を構成する複数の電極は、Ｓｉ層の長辺に沿った方向において、境界線９０Ｃ側から短辺９３側に向かうにつれて小さくてもよい。また、ソース電極２１を構成する複数の電極は、Ｓｉ層の長辺に沿った方向において、境界線９０Ｃ側から短辺９４側に向かうにつれて小さくてもよい。なお、本構成についても、ソース電極１１およびソース電極２１の少なくとも一方に施されていればよい。
【０１６７】
これにより、はんだがはみ出ようとする力（はんだバンプにかかる力Ｆ）を効果的に低減できる。
【０１６８】
図１２Ｂは、実施の形態に係る半導体装置のソース電極のレイアウト構成を示す図である。同図に示すように、ソース電極１１およびソース電極２１は、各々複数の電極で構成されている。
【０１６９】
ここで、ソース電極１１を構成する複数の電極のうち、Ｓｉ層の長辺に沿った方向における、境界線９０Ｃ側に配置された電極とその隣り合う電極との間隔は、Ｓｉ層の短辺９３側に配置された電極とその隣り合う電極との間隔より狭くてもよい。また、ソース電極２１を構成する複数の電極のうち、Ｓｉ層の長辺に沿った方向における、境界線９０Ｃ側に配置された電極とその隣り合う電極との間隔は、Ｓｉ層の短辺９４側に配置された電極とその隣り合う電極との間隔より狭くてもよい。なお、本構成についても、ソース電極１１およびソース電極２１の少なくとも一方に施されていればよい。
【０１７０】
上述したように、Ｓｉ層の長辺に沿った方向に反りが発生し、境界線９０Ｃ付近よりも短辺９３および９４付近の方がはんだの沈降量Δｔが大きくなる。これに対して、本実施の形態に係る半導体装置によれば、Ｓｉ層の短辺９３および９４側に形成された隣り合う電極の間隔は、境界線９０Ｃ側に形成された隣り合う電極の間隔より広いので、短辺９３および９４側に形成された電極のはみ出し許容量（例えば、隣接電極間隔の半分の距離）を大きくできる。よって、はんだはみ出し不良を低減できる。
【０１７１】
なお、ソース電極１１の隣り合う電極の間隔は、Ｓｉ層の長辺に沿った方向において、境界線９０Ｃ側から短辺９３側に向かうにつれて大きくてもよい。また、ソース電極２１の隣り合う電極の間隔は、Ｓｉ層の長辺に沿った方向において、境界線９０Ｃ側から短辺９４側に向かうにつれて大きくてもよい。なお、本構成についても、ソース電極１１およびソース電極２１の少なくとも一方に施されていればよい。
【０１７２】
これにより、はんだはみ出し不良を効果的に低減できる。
【０１７３】
図１２Ｃは、実施の形態に係る半導体装置のソース電極のレイアウト構成を示す図である。同図に示すように、ソース電極１１およびソース電極２１は、各々複数の電極で構成されている。
【０１７４】
ここで、ソース電極１１を構成する複数の電極の面積は、ゲート電極１９を構成する電極の面積より小さく、当該複数の電極の各々とその隣り合う電極との間隔はゲート電極１９を構成する各電極の幅より狭くてもよい。また、ソース電極２１を構成する複数の電極の面積は、ゲート電極２９を構成する電極の面積より小さく、当該複数の電極の各々とその隣り合う電極との間隔はゲート電極２９を構成する各電極の幅より狭くてもよい。なお、本構成についても、ソース電極１１およびソース電極２１の少なくとも一方に施されていればよい。
【０１７５】
これによれば、ソース電極のＳ／Ｌを小さくできる。よって、ソース電極のはんだはみ出し力（はんだバンプにかかる力Ｆ）を低減できる。また、隣り合うソース電極の間隔は、ゲート電極幅よりも狭いが、ソース電極１１を構成するソース電極間の接触はしてもよく、また、ソース電極２１を構成するソース電極間の接触はしてもよい。ソース電極１１を構成する全ての電極の総面積相当の１面取り電極と比較した場合、上記構成の方が揮発フラックスの気泡消失が容易であり、ソース電極１１の中での各電極の短絡は同電位なので問題にならないからである。
【０１７６】
（その他の実施の形態）
以上、本開示の１つまたは複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の１つまたは複数の態様の範囲内に含まれてもよい。
【０１７７】
上記実施の形態では、半導体装置１と実装基板とを接合するための接合材としてはんだバンプを例示したが、当該接合材の形態はバンプに限定されず、また、当該接合材の材料ははんだに限定されない。
【産業上の利用可能性】
【０１７８】
本願発明に係る半導体装置は、ＣＳＰ型の半導体装置として、双方向トランジスタ、単方向トランジスタ、ダイオードなどの各種の半導体装置に広く利用できる。
【符号の説明】
【０１７９】
１    半導体装置
２    制御ＩＣ
３    電池
４    負荷
１０    トランジスタ（第１の縦型ＭＯＳトランジスタ）
１１、１１ａ、１１ｂ、１１ｃ、１１ｄ、２１、２１ａ、２１ｂ、２１ｃ、２１ｄ    ソース電極
１２、１３、２２、２３    部分
１４、２４    ソース領域
１５、２５    ゲート導体
１６、２６    ゲート絶縁膜
１８、２８    ボディ領域
１９、２９    ゲート電極
２０    トランジスタ（第２の縦型ＭＯＳトランジスタ）
３０、３１    金属層
３０ａ、３０ｂ、３１ａ、３１ｂ、４０ａ、４０ｂ    主面
３２    半導体基板
３３    低濃度不純物層
３４    層間絶縁層
３５    パッシベーション層
４０    半導体層
９０Ｃ    境界線
９１、９２    長辺
９３、９４    短辺
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【手続補正書】
【提出日】令和2年1月31日(2020.1.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
互いに背向する第１主面および第２主面を有する半導体層と、
互いに背向する第３主面および第４主面を有し、前記第３主面が前記第２主面に接触して形成され、銀からなり、厚さが３０μｍ以上かつ６０μｍより薄い第１の金属層と、
互いに背向する第５主面および第６主面を有し、前記第５主面が前記第４主面に接触して形成され、ニッケルからなる第２の金属層と、
前記半導体層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、
前記第１の領域と前記第１主面に沿った方向で隣接する、前記半導体層内の第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、
前記半導体層は、
前記第１主面および前記第２主面のうちの前記第２主面側に配置され、第１導電型の不純物を含むシリコンからなる半導体基板と、
前記第１主面および前記第２主面のうちの前記第１主面側に配置され、前記半導体基板に接触して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、を有し、
前記第１の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第１のソース電極および第１のゲート電極を有し、
前記第２の縦型ＭＯＳトランジスタは前記低濃度不純物層の表面に第２のソース電極および第２のゲート電極を有し、
前記第１のソース電極および前記第１のゲート電極と、前記第２のソース電極および前記第２のゲート電極とは、前記半導体層を平面視した場合に、前記半導体層の長辺を２分する境界線に対して線対称の位置に形成され、
前記半導体基板は、前記第１の縦型ＭＯＳトランジスタの第１のドレイン領域および前記第２の縦型ＭＯＳトランジスタの第２のドレイン領域の共通ドレイン領域として機能し、
前記第１のソース電極から前記第１のドレイン領域、前記第１の金属層および前記第２のドレイン領域を経由した前記第２のソース電極までの双方向経路を主電流経路とし、
前記半導体層の長辺長と短辺長の比は１．７３以下であり、
前記第１のソース電極および前記第２のソース電極における各電極の面積と周辺長との比は０．１２７以下であり、
前記第１のソース電極、前記第１のゲート電極、前記第２のソース電極、および前記第２のゲート電極の各面積の総和は２．６１ｍｍ２以下であり、
前記第１のソース電極および前記第２のソース電極の各短辺長は０．３ｍｍ以下である
半導体装置。
【請求項２】
前記半導体層の厚さは５０μｍ以下であり、
前記半導体層の厚さをｔｓｉ（μｍ）、前記第１の金属層の厚さをｔａｇ（μｍ）、前記第２の金属層の厚さをｔｎｉ（μｍ）としたとき、
（数１）
２２５＜２．３３×ｔｓｉ+１０．５×ｔａｇ＋８．９０×ｔｎｉ＜９４３
の関係式が成立する
請求項１に記載の半導体装置。
【請求項３】
前記第１のソース電極および前記第２のソース電極は、各々複数の電極からなり、
前記平面視において、前記第１のソース電極および前記第２のソース電極を構成する前記複数の電極の長手方向は、前記半導体層の長辺と平行であり、前記第１のソース電極を構成する前記複数の電極はストライプ状に配置され、前記第２のソース電極を構成する前記複数の電極はストライプ状に配置され、
前記第１のソース電極および前記第２のソース電極を構成する前記複数の電極の各々の長辺長は、０．８５ｍｍ以上かつ１．３７５ｍｍ以下である
請求項１に記載の半導体装置。
【請求項４】
前記第１のゲート電極および前記第２のゲート電極の各々の最大幅は、０．２５ｍｍ以下であり、
前記平面視において、前記第１のゲート電極は、前記第１のソース電極よりも前記半導体層の短辺側に、前記第１のソース電極と離間して形成されており、前記第２のゲート電極は、前記第２のソース電極よりも前記半導体層の短辺側に、前記第２のソース電極と離間して形成されている
請求項１に記載の半導体装置。
【請求項５】
前記第１のソース電極および前記第２のソース電極は、各々複数の電極からなり、
前記第１のソース電極を構成する複数の電極および前記第２のソース電極を構成する複数の電極の少なくとも一方のうち、前記境界線側に形成された電極の面積は、前記半導体層の短辺側に形成された電極の面積より大きい
請求項１に記載の半導体装置。
【請求項６】
前記第１のソース電極を構成する複数の電極および前記第２のソース電極を構成する複数の電極の少なくとも一方の各々の電極は、前記境界線側から前記短辺側に向かうにつれて小さい
請求項５に記載の半導体装置。
【請求項７】
前記第１のソース電極および前記第２のソース電極は、各々複数の電極からなり、
前記第１のソース電極を構成する複数の電極および前記第２のソース電極を構成する複数の電極の少なくとも一方のうち、前記境界線側に配置された電極とその隣り合う電極との間隔は、前記半導体層の短辺側に配置された電極とその隣り合う電極との間隔より狭い
請求項１に記載の半導体装置。
【請求項８】
前記第１のソース電極を構成する複数の電極および前記第２のソース電極を構成する複数の電極の少なくとも一方における隣り合う電極の間隔は、前記境界線側から前記短辺側に向かうにつれて広い
請求項７に記載の半導体装置。
【請求項９】
前記第１のソース電極および前記第２のソース電極は、各々複数の電極からなり、
前記第１のソース電極を構成する複数の電極および前記第２のソース電極を構成する複数の電極の少なくとも一方の各々の面積は、前記第１のゲート電極および前記第２のゲート電極を構成する各電極の面積より小さく、
前記少なくとも一方の前記複数の電極の各々とその隣り合う電極との間隔は、前記第１のゲート電極および前記第２のゲート電極を構成する各電極の幅より狭い
請求項１に記載の半導体装置。