(57)【要約】【課題】低抵抗の配線層を形成可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、基板を備える。前記装置はさらに、前記基板上に設けられた配線層であって、不純物として酸素原子を含有するモリブデン層を含む配線層を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた配線層であって、不純物として酸素原子を含有するモリブデン層を含む配線層と、
を備える半導体装置。
【請求項２】
前記モリブデン層は、２５ｎｍ以上の粒径を有する結晶粒を含む、請求項１に記載の半導体装置。
【請求項３】
前記モリブデン層内の前記酸素原子の濃度は、１．０×１０２０atoms/cm3から５．０×１０２２atoms/cm3である、請求項１または２に記載の半導体装置。
【請求項４】
前記配線層として、前記基板上に設けられた複数の電極層を備え、
前記基板上に前記複数の電極層と交互に設けられた複数の絶縁層と、
前記電極層および前記絶縁層内に設けられた半導体層と、
前記電極層および前記絶縁層内で前記半導体層の周囲に設けられた電荷蓄積層と、
をさらに備える請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
基板上に、不純物として酸素原子を含有するモリブデン層を含む配線層を形成することを含む、半導体装置の製造方法。
【請求項６】
前記酸素原子は、酸素を含む雰囲気内で前記モリブデン層を加熱することで、前記モリブデン層内に導入される、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記酸素原子は、前記モリブデン層と異なる金属層を酸化することで、前記金属層から前記モリブデン層内に導入される、請求項５に記載の半導体装置の製造方法。
【請求項８】
前記酸素原子は、前記モリブデン層を酸化および加熱することで、前記モリブデン層内に導入される、請求項５に記載の半導体装置の製造方法。
【請求項９】
前記酸素原子を含有する前記モリブデン層の形成後に、前記モリブデン層内の前記酸素原子の濃度を低下させることをさらに含む、請求項５から８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
水素を含む雰囲気内で前記モリブデン層を加熱することで、前記モリブデン層内の前記酸素原子の濃度を低下させる、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記モリブデン層は、水素を含む雰囲気内で４５０℃〜９００℃にて加熱される、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記配線層として、前記基板上に複数の絶縁層と交互に複数の電極層を形成し、
前記電極層および前記絶縁層内に電荷蓄積層を形成し、
前記電極層および前記絶縁層内に前記電荷蓄積層を介して半導体層を形成する、
ことをさらに含む請求項５から１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記基板上に複数の絶縁層と交互に複数の第１膜を形成し、
前記第１膜および前記絶縁層内に電荷蓄積層を形成し、
前記第１膜および前記絶縁層内に前記電荷蓄積層を介して半導体層を形成し、
前記第１膜を除去して前記絶縁層間に複数の凹部を形成し、
前記配線層として、前記凹部内に複数の電極層を形成する、
ことをさらに含む請求項５から１１のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
３次元メモリのワード線の抵抗を低減するために、低抵抗の金属を使用してワード線を形成することが検討されている。しかしながら、使用する金属によっては、ワード線内の結晶粒の粒径が小さくなるなどの問題が生じる。これは、３次元メモリ以外の半導体装置を製造する場合や、ワード線以外の配線層を形成する場合でも同様である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２５３１４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
低抵抗の配線層を形成可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、基板を備える。前記装置はさらに、前記基板上に設けられた配線層であって、不純物として酸素原子を含有するモリブデン層を含む配線層を備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す斜視図である。
【図２】第１実施形態の半導体装置の製造方法を示す断面図(1/3)である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図(2/3)である。
【図４】第１実施形態の半導体装置の製造方法を示す断面図(3/3)である。
【図５】第１実施形態の電極材層内の結晶粒について説明するための図である。
【図６】第１実施形態の電極材層について説明するためのグラフである。
【図７】第１実施形態の電極材層について説明するための別のグラフである。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。図１〜図７において、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す斜視図である。図１の半導体装置は、例えば３次元メモリである。
【０００９】
図１の半導体装置は、コア絶縁膜１と、チャネル半導体層２と、トンネル絶縁膜３と、電荷蓄積層４と、ブロック絶縁膜５と、電極材層６と、第１メタル層７と、第２メタル層８とを備えている。
【００１０】
図１では、基板上に複数の電極層と複数の絶縁層とが交互に形成されており、これらの電極層および絶縁層内にメモリホールＨが設けられている。図１は、基板の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。図１に示すように、各電極層は、電極材層６、第１メタル層７、および第２メタル層８により構成されており、制御電極（ワード線）として機能する。
【００１１】
コア絶縁膜１、チャネル半導体層２、トンネル絶縁膜３、電荷蓄積層４、およびブロック絶縁膜５は、メモリホールＨ内に形成されており、メモリセルを構成している。具体的には、ブロック絶縁膜５は、メモリホールＨ内の電極層および絶縁層の表面に形成され、電荷蓄積層４は、ブロック絶縁膜５の表面に形成されている。トンネル絶縁膜３は、電荷蓄積層４の表面に形成され、チャネル半導体層２は、トンネル絶縁膜３の表面に形成されている。コア絶縁膜１は、チャネル半導体層２内に埋め込まれている。チャネル半導体層２、トンネル絶縁膜３、電荷蓄積層４、およびブロック絶縁膜５は、コア絶縁膜１を包囲するように、コア絶縁膜１の周囲に順に形成されている。
【００１２】
ブロック絶縁膜５は例えば、Ａｌ２Ｏ３膜（アルミニウム酸化膜）とＳｉＯ２膜（シリコン酸化膜）とを含む積層膜である。電荷蓄積層４は例えば、ＳｉＮ膜（シリコン窒化膜）である。トンネル絶縁膜３は例えば、ＳｉＯ２膜である。チャネル半導体層２は例えば、ポリシリコン層である。コア絶縁膜１は例えば、ＳｉＯ２膜である。
【００１３】
電極材層６、第１メタル層７、および第２メタル層８はそれぞれ例えば、Ｍｏ層（モリブデン層）、ＴｉＮ膜（チタン窒化膜）、およびＡｌ２Ｏ３膜である。この場合、第１メタル層７は、電極層内のバリアメタル層として機能し、第２メタル層８は、ブロック絶縁膜５と共にブロック絶縁膜として機能する。本実施形態の電極材層６は、不純物として酸素原子を含有するＭｏ層である。電極材層６内の酸素原子の濃度は、例えば１．０×１０２０atoms/cm3から５．０×１０２２atoms/cm3である。電極材層６内の任意の領域における結晶粒の平均粒径は、例えば２５ｎｍ以上である。なお、本実施形態の半導体装置は、第１メタル層７を備えていなくてもよい。
【００１４】
図２〜図４は、第１実施形態の半導体装置の製造方法を示す断面図である。
【００１５】
まず、基板１１上に下地層１２を形成し、下地層１２上に、複数の犠牲層１３と複数の絶縁層１４とを交互に含む積層膜を形成し、この積層膜上に半導体層１５および層間絶縁膜１６を順に形成する（図２(ａ)）。犠牲層１３は、第１膜の例である。
【００１６】
基板１１は例えば、シリコン基板などの半導体基板である。下地層１２は、基板１１上に順に形成された第１絶縁膜１２ａ、半導体層１２ｂ、および第２絶縁膜１２ｃを含んでいる。第１絶縁膜１２ａは例えば、ＳｉＯ２膜である。半導体層１２ｂは例えば、ポリシリコン層であり、選択ゲートとして機能する。第２絶縁膜１２ｃは例えば、ＳｉＯ２膜である。犠牲層１３は例えば、ＳｉＮ膜である。絶縁層１４は例えば、ＳｉＯ２膜である。半導体層１５は例えば、ポリシリコン層であり、選択ゲートとして機能する。層間絶縁膜１６は例えば、ＳｉＯ２膜である。
【００１７】
次に、層間絶縁膜１６、半導体層１５、複数の絶縁層１４、複数の犠牲層１３、および下地層１２を貫通するメモリホールＨを形成する（図２(ｂ)）。
【００１８】
次に、メモリホールＨ内の下地層１２、犠牲層１３、絶縁層１４、半導体層１５、および層間絶縁膜１６の表面に、ブロック絶縁膜５、電荷蓄積層４、およびトンネル絶縁膜３を順に形成する（図３(ａ)）。
【００１９】
次に、メモリホールＨの底部から、トンネル絶縁膜３、電荷蓄積層４、およびブロック絶縁膜５をエッチングにより除去する（図３(ｂ)）。これにより、メモリホールＨ内に基板１１が露出する。次に、メモリホールＨ内にチャネル半導体層２とコア絶縁膜１とを順に形成する（図３(ｂ)）。
【００２０】
次に、犠牲層１３および絶縁層１４内に不図示の溝を形成し、この溝を利用してリン酸などの薬液により犠牲層１３を除去する（図４(ａ)）。その結果、絶縁層１４間に複数の空洞Ｃが形成される。空洞Ｃは、凹部の例である。
【００２１】
次に、これらの空洞Ｃ内に、第２メタル層８、第１メタル層７、および電極材層６を順に形成する（図４(ｂ)）。その結果、空洞Ｃ内に複数の電極層が形成される。ただし、第１メタル層７の形成前に、ブロック絶縁膜５の側面から第２メタル層８を除去する。電極材層６は例えば、不純物として酸素原子を含有するＭｏ層であり、ＣＶＤ（Chemical Vapor Deposition）により形成される。このようにして、図１の半導体装置が製造される。
【００２２】
なお、図２(ａ)の工程では、下地層１２上に、複数の電極層と複数の絶縁層１４とを交互に含む積層膜を形成してもよい。これらの電極層は、上述のように、電極材層６などを含むように形成される。この場合、図４(ａ)と図４(ｂ)の工程は不要である。
【００２３】
以下、電極材層６の形成方法の詳細を説明する。
【００２４】
電極材層６は、原料ガスとしてＭｏＣｌ５ガスを用い、還元ガスとしてＨ２ガスを用いて４００℃〜７５０℃で形成される（Ｃｌは塩素を表し、Ｈは水素を表す）。具体的には、電極材層６を形成するためのＣＶＤチャンバ内に、ＭｏＣｌ５ガス、パージガス、Ｈ２ガス、およびパージガスを順に繰り返し供給することで、電極材層６が形成される。パージガスの例は、Ａｒ（アルゴン）ガスやＮ２（窒素）ガスである。その結果、電極材層６としてＭｏ層が形成される。
【００２５】
その後、酸素を含む雰囲気内で電極材層６を加熱する熱処理を行う。その結果、雰囲気から電極材層６内に酸素原子が導入される。よって、電極材層６は、不純物として酸素原子を含有するＭｏ層となる。この際、熱処理温度や酸素分圧を調整することで、電極材層６内の酸素原子の濃度を調整することが可能となる。電極材層６内の酸素原子の濃度は、例えば１．０×１０２０〜５．０×１０２２atoms/cm3に調整することが望ましい。
【００２６】
電極材層６内に酸素原子を導入すると、後述するように、電極材層６内の結晶粒の粒径が大きくなり、電極材層６の抵抗が低くなる。これにより、本実施形態のワード線の抵抗を低減することが可能となる。電極材層６内の任意の領域における結晶粒の平均粒径は、例えば２５ｎｍ以上とすることが望ましい。
【００２７】
図５は、第１実施形態の電極材層６内の結晶粒について説明するための図である。
【００２８】
図５(ａ)は、酸素原子を導入する前の電極材層６のある断面Ｓ１を示している。図５(ａ)に示す符号Ｐ１は、断面Ｓ１内のある結晶粒を示す。図５(ｂ)は、この結晶粒Ｐ１を拡大して示している。符号Ｄ１は、断面Ｓ１における結晶粒Ｐ１の最大寸法である。
【００２９】
図５(ｃ)は、酸素原子を導入した後の電極材層６のある断面Ｓ２を示している。図５(ｄ)に示す符号Ｐ２は、断面Ｓ２内のある結晶粒を示す。図５(ｄ)は、この結晶粒Ｐ２を拡大して示している。符号Ｄ２は、断面Ｓ２における結晶粒Ｐ２の最大寸法である。
【００３０】
本実施形態の結晶粒Ｐ２の粒径は、結晶粒Ｐ２の最大寸法Ｄ２とする。例えば、電極材層６の断面Ｓ２の顕微鏡画像を取得し、顕微鏡画像を用いて断面Ｓ２における結晶粒Ｐ２の最大寸法Ｄ２を測定することで、結晶粒Ｐ２の粒径を取得可能である。同様に、本実施形態の結晶粒Ｐ１の粒径は、結晶粒Ｐ１の最大寸法Ｄ１とする。これらの粒径は、結晶粒の直径に相当する寸法である。
【００３１】
本実施形態では、任意の領域における断面Ｓ２内の個々の結晶粒の粒径を測定し、これらの結晶粒の粒径の平均値を算出することにより、電極材層６内の結晶粒の平均粒径を算出することが可能である。本実施形態の電極材層６内の結晶粒の平均粒径は、電極材層６内に酸素原子を導入した後において、例えば２５ｎｍ以上となる。なお、電極材層６内に酸素原子を導入する前の平均粒径は、例えば２０ｎｍ程度である。
【００３２】
図６は、第１実施形態の電極材層６について説明するためのグラフである。
【００３３】
図６は、モリブデン（Ｍｏ）の融点（２６２３℃）と、モリブデン酸化物（ＭｏＯ３）の融点（７９５℃）とを示している。図６によれば、モリブデンに酸素を含有させることで、融点が減少することが分かる。また、融点が低い場合には、熱処理により結晶粒径が増大することが知られている。よって、本実施形態によれば、電極材層６に酸素原子を導入することで、電極材層６の融点を低下させることが可能となる。これにより、電極材層６内の結晶粒の粒径を増加させることが可能となる。
【００３４】
図７は、第１実施形態の電極材層６について説明するための別のグラフである。
【００３５】
図７の横軸は、電極材層６内の酸素原子の濃度（酸素濃度）を示している。図７の縦軸は、電極材層６内の結晶粒の平均粒径（黒丸）と、電極材層６の比抵抗（白三角）とを示している。
【００３６】
図７によれば、電極材層６内の酸素濃度が増加すると、平均粒径が増加し、比抵抗が低下することが分かる。例えば、電極材層６内の酸素濃度が低過ぎると、電極材層６の融点が高くなり、結晶粒の粒径が小さくなり、電極材層６の抵抗が高くなる。よって、本実施形態では、電極材層６内の酸素濃度をある程度高くすることが望ましく、例えば、１．０×１０２０atoms/cm3以上にすることが望ましい。
【００３７】
一方、電極材層６内の酸素濃度が高過ぎると、比抵抗が上昇し、電極材層６の抵抗が増加してしまう。よって、本実施形態では、電極材層６内の酸素濃度を高くし過ぎないことが望ましく、例えば、５．０×１０２２atoms/cm3以下にすることが望ましい。
【００３８】
以下、電極材層６への酸素原子の導入方法の詳細を説明する。
【００３９】
本実施形態では、酸素を含む雰囲気内で電極材層６を加熱することで、雰囲気から電極材層６内に酸素原子を導入する。しかしながら、その他の方法により電極材層６内に酸素原子を導入してもよい。
【００４０】
例えば、図４(ｂ)の工程にて第１メタル層７（ＴｉＮ膜）を形成した後に、基板１１を大気中に出してもよい。その結果、第１メタル層７の表面が酸化され、第１メタル層７の表面が酸素原子を含むようになる。次に、第１メタル層７の表面に電極材層６（Ｍｏ層）を形成すると、第１メタル層７の表面の酸素原子が電極材層６へと拡散する。このようにして、第１メタル層７から電極材層６内に酸素原子が導入される。
【００４１】
また、図４(ｂ)の工程にて電極材層６（Ｍｏ層）を形成した後に、基板１１を大気中に出してもよい。その結果、電極材層６の表面が酸化され、電極材層６の表面が酸素原子を含むようになる。次に、ＡｒガスまたはＮ２ガスを含む雰囲気内で電極材層６を加熱する熱処理を行うと、電極材層６の表面の酸素原子が電極材層６の内部へと拡散する。このようにして、電極材層６内に酸素原子が導入される。この熱処理は例えば、４５０℃〜９００℃で行うことが望ましい。
【００４２】
これらのいずれかの方法で電極材層６内に酸素原子を導入することで、電極材層６内の結晶粒の粒径を増加させることができる。
【００４３】
また、電極材層６の形成時または／および形成後に水素（Ｈ２）を含む雰囲気内でこの電極材層６を加熱する熱処理を行ってもよい。これにより、電極材層６内の酸素原子の濃度を低下させることができる。これにより、電極材層６内の酸素原子を所望の濃度に調整しつつ、結晶粒径を増大させることが可能となる。この熱処理は例えば、４５０℃〜９００℃で行うことが望ましい。
【００４４】
以上のように、本実施形態では、電極材層６をＭｏ層により形成し、Ｍｏ層内に不純物として酸素原子を導入する。これにより、電極材層６の融点を酸素原子の導入により低下させることが可能となり、電極材層６内の結晶粒の粒径を増大させることが可能となる。よって、本実施形態によれば、低抵抗の電極材層６を実現することが可能となる。
【００４５】
なお、本実施形態の手法は、電極材層６以外の配線層に適用してもよい。例えば、本実施形態の手法を、ワード線以外の配線を形成するための配線層に適用してもよいし、コンタクトプラグやビアプラグを形成するための配線層（例えばプラグ材層）に適用してもよい。さらに、本実施形態の手法は、３次元メモリ以外の種々の半導体装置の配線層に適用してもよい。
【００４６】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【００４７】
１：コア絶縁膜、２：チャネル半導体層、３：トンネル絶縁膜、
４：電荷蓄積層、５：ブロック絶縁膜、６：電極材層、
７：第１メタル層、８：第２メタル層、１１：基板、１２：下地層、
１２ａ：第１絶縁膜、１２ｂ：半導体層、１２ｃ：第２絶縁膜、
１３：犠牲層、１４：絶縁層、１５：半導体層、１６：層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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