(57)【要約】【課題】デッドタイムを短縮する。【解決手段】ハイサイドトランジスタ（１Ｈ）のターンオンを指示する入力信号（ＳＩＮ）を受けたとき、ゲート制御信号生成回路（４）は、ローサイドトランジスタ（１Ｌ）をターンオフさせるローサイドゲート制御信号（ＬＧＣＴＬ）をローサイドドライバ回路（２Ｌ）に出力する一方、そのローサイドゲート制御信号を遅延させた信号より、ハイサイドトランジスタをターンオンさせるハイサイドゲート制御信号（ＨＧＣＴＬ）を生成してハイサイドドライバ回路（２Ｈ）に出力する。遅延の時間は、入力信号（ＳＩＮ）と、ローサイドトランジスタのオン／オフ状態を示す信号（ＬＧＦＢ）と、出力信号のレベルを示す信号（ＳＯＵＴ＿Ｌ）と、で制御される。【選択図】図１
2020127145.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の供給を受けて前記入力信号に応じた出力信号を出力端子から出力するブリッジ出力回路において、
第１電源端子と前記出力端子との間に設けられた第１トランジスタと、
前記出力端子と第２電源端子との間に設けられた第２トランジスタと、
前記第１トランジスタのゲート信号である第１ゲート信号に基づき前記第１トランジスタのオン／オフ状態を検出して検出結果を示す第１検出信号を出力する第１検出回路と、
前記第２トランジスタのゲート信号である第２ゲート信号に基づき前記第２トランジスタのオン／オフ状態を検出して検出結果を示す第２検出信号を出力する第２検出回路と、
前記入力信号、前記第１検出信号及び前記第２検出信号に基づき、前記第１トランジスタ及び前記第２トランジスタが同時にオン状態とならないように、第１ゲート制御信号及び第２ゲート制御信号を生成するゲート制御信号生成回路と、
前記第１ゲート制御信号に基づき前記第１ゲート信号を前記第１トランジスタに供給する第１ドライバ回路と、
前記第２ゲート制御信号に基づき前記第２ゲート信号を前記第２トランジスタに供給する第２ドライバ回路と、を備え、
前記入力信号は、前記第１トランジスタをオン状態とし且つ前記第２トランジスタをオフ状態とすべきことを指示する出力オン指令レベルと、前記第１トランジスタをオフ状態とし且つ前記第２トランジスタをオン状態とすべきことを指示する出力オフ指令レベルと、を交互にとり、
前記第１トランジスタがオフ状態であって且つ前記第２トランジスタがオン状態であるときに前記入力信号にて前記出力オフ指令レベルから前記出力オン指令レベルへの切り替わりがあると、
前記ゲート制御信号生成回路は、前記第２トランジスタをオフ状態とするための前記第２ゲート制御信号を生成するとともに、前記第２トランジスタをオフ状態とするための前記第２ゲート制御信号を遅延させた信号より前記第１トランジスタをオン状態とするための前記第１ゲート制御信号を生成し、
前記遅延の時間である遅延量を、
前記入力信号である第１遅延制御信号と、
前記第２トランジスタのオン／オフ状態を示す第２遅延制御信号と、
前記出力信号のレベル又は前記第１トランジスタのオン／オフ状態を示す第３遅延制御信号と、に基づいて制御する
ことを特徴とするブリッジ出力回路。
【請求項２】
前記ゲート制御信号生成回路は、所定条件が満たされるときに前記遅延量を減少させるように構成され、
前記所定条件は、前記第１遅延制御信号としての前記入力信号が前記出力オン指令レベルであり、且つ、前記第２遅延制御信号により前記第２トランジスタがオフ状態であることが示され、且つ、前記第３遅延制御信号により前記出力信号のレベルが所定レベル以下であること又は前記第１トランジスタがオフ状態であることが示されているときに、満たされる
ことを特徴とする請求項１に記載のブリッジ出力回路。
【請求項３】
前記ゲート制御信号生成回路は、
調整用コンデンサと、
前記所定条件が満たされるたびに、前記所定条件が満たされる期間において調整用電流を前記調整用コンデンサを介して流すことで前記調整用コンデンサの端子電圧を更新してゆく調整用電流出力回路と、
前記第２トランジスタをオフ状態とするための前記第２ゲート制御信号を、前記調整用コンデンサの端子電圧に応じた時間だけ遅延させた信号を、前記第１トランジスタをオン状態とするための前記第１ゲート制御信号として生成する遅延回路と、を備える
ことを特徴とする請求項２に記載のブリッジ出力回路。
【請求項４】
前記遅延回路は、
遅延用コンデンサと、
前記第２ゲート制御信号のレベルが前記第２トランジスタをオン状態とするためのレベルから前記第２トランジスタをオフ状態とするためのレベルに切り替わったタイミングより、所定電流と前記調整用コンデンサの端子電圧に応じた電流とを前記遅延用コンデンサに供給する回路と、を備え、
前記遅延用コンデンサの端子電圧に基づき前記第１ゲート制御信号を生成する
ことを特徴とする請求項３に記載のブリッジ出力回路。
【請求項５】
前記遅延回路は、前記調整用コンデンサを介して流れる前記調整用電流の累積量が増大して前記調整用コンデンサの端子電圧が所定の初期電圧から離れるにつれて前記遅延量を所定の初期遅延量から減少させる
ことを特徴とする請求項３又は４に記載のブリッジ出力回路。
【請求項６】
前記遅延量の減少を通じて前記所定条件が満たされる期間が生じなくなると前記調整用コンデンサの端子電圧が固定されて前記遅延量も固定される
ことを特徴とする請求項５に記載のブリッジ出力回路。
【請求項７】
前記第１ドライバ回路は、前記第１トランジスタをオフ状態、オン状態とするための前記第１ゲート制御信号を受けて、前記第１トランジスタをオフ状態、オン状態とするための前記第１ゲート信号を前記第１トランジスタに供給し、
前記第２ドライバ回路は、前記第２トランジスタをオフ状態、オン状態とするための前記第２ゲート制御信号を受けて、前記第２トランジスタをオフ状態、オン状態とするための前記第２ゲート信号を前記第２トランジスタに供給する
ことを特徴とする請求項１〜６の何れかに記載のブリッジ出力回路。
【請求項８】
請求項１〜７の何れかに記載のブリッジ出力回路を形成する半導体装置であって、
前記ブリッジ出力回路は集積回路を用いて形成される
ことを特徴とする半導体装置。
【請求項９】
請求項１〜７の何れかに記載のブリッジ出力回路と、
前記ブリッジ出力回路の出力信号であるスイッチング電圧から生成される直流出力電圧に応じた帰還電圧に基づき前記入力信号を生成する入力信号生成回路と、を備えた
ことを特徴とする電源装置。
【請求項１０】
請求項９に記載の電源装置を形成する半導体装置であって、
前記電源装置は集積回路を用いて形成される
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ブリッジ出力回路、電源装置及び半導体装置に関する。
【背景技術】
【０００２】
図１５に、ハーフブリッジ回路９０１を備えるブリッジ出力回路の構成を示す。ハーフブリッジ回路９０１は、直列接続された一対のスイッチング素子としてのトランジスタ９０１Ｈ及び９０１Ｌを備える。図１５のブリッジ出力回路では、トランジスタ９０１Ｈ及び９０１Ｌを交互にオン、オフさせるが、トランジスタ９０１Ｈ及び９０１Ｌが同時にオン状態となるのを確実に避けるべく、それらが同時にオフとなる期間が存在し、これはデッドタイム（デッドタイム期間）と称される。
【０００３】
一般的には、一方のトランジスタのゲート電圧をフィードバック信号として使用し、一方のトランジスタのオフ状態が確認された後に、他方のトランジスタをターンオンさせるという方式が採用される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−５５４７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
デッドタイムは、直列接続された一対のトランジスタの同時オンによる貫通電流の抑止のために必要ではあるが、デッドタイムの増大はブリッジ出力回路の損失又はブリッジ出力回路を含む装置の損失を増大させる。このため、貫通電流の発生を抑止しつつも、可能な限りデッドタイムを短縮した方が好ましい。
【０００６】
本発明は、デッドタイムの短縮に寄与するブリッジ出力回路、電源装置及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係るブリッジ出力回路は、入力信号の供給を受けて前記入力信号に応じた出力信号を出力端子から出力するブリッジ出力回路において、第１電源端子と前記出力端子との間に設けられた第１トランジスタと、前記出力端子と第２電源端子との間に設けられた第２トランジスタと、前記第１トランジスタのゲート信号である第１ゲート信号に基づき前記第１トランジスタのオン／オフ状態を検出して検出結果を示す第１検出信号を出力する第１検出回路と、前記第２トランジスタのゲート信号である第２ゲート信号に基づき前記第２トランジスタのオン／オフ状態を検出して検出結果を示す第２検出信号を出力する第２検出回路と、前記入力信号、前記第１検出信号及び前記第２検出信号に基づき、前記第１トランジスタ及び前記第２トランジスタが同時にオン状態とならないように、第１ゲート制御信号及び第２ゲート制御信号を生成するゲート制御信号生成回路と、前記第１ゲート制御信号に基づき前記第１ゲート信号を前記第１トランジスタに供給する第１ドライバ回路と、前記第２ゲート制御信号に基づき前記第２ゲート信号を前記第２トランジスタに供給する第２ドライバ回路と、を備え、前記入力信号は、前記第１トランジスタをオン状態とし且つ前記第２トランジスタをオフ状態とすべきことを指示する出力オン指令レベルと、前記第１トランジスタをオフ状態とし且つ前記第２トランジスタをオン状態とすべきことを指示する出力オフ指令レベルと、を交互にとり、前記第１トランジスタがオフ状態であって且つ前記第２トランジスタがオン状態であるときに前記入力信号にて前記出力オフ指令レベルから前記出力オン指令レベルへの切り替わりがあると、前記ゲート制御信号生成回路は、前記第２トランジスタをオフ状態とするための前記第２ゲート制御信号を生成するとともに、前記第２トランジスタをオフ状態とするための前記第２ゲート制御信号を遅延させた信号より前記第１トランジスタをオン状態とするための前記第１ゲート制御信号を生成し、前記遅延の時間である遅延量を、前記入力信号である第１遅延制御信号と、前記第２トランジスタのオン／オフ状態を示す第２遅延制御信号と、前記出力信号のレベル又は前記第１トランジスタのオン／オフ状態を示す第３遅延制御信号と、に基づいて制御することを特徴とする。
【０００８】
具体的には例えば、前記ゲート制御信号生成回路は、所定条件が満たされるときに前記遅延量を減少させるように構成され、前記所定条件は、前記第１遅延制御信号としての前記入力信号が前記出力オン指令レベルであり、且つ、前記第２遅延制御信号により前記第２トランジスタがオフ状態であることが示され、且つ、前記第３遅延制御信号により前記出力信号のレベルが所定レベル以下であること又は前記第１トランジスタがオフ状態であることが示されているときに、満たされると良い。
【０００９】
より具体的には例えば、前記ゲート制御信号生成回路は、調整用コンデンサと、前記所定条件が満たされるたびに、前記所定条件が満たされる期間において調整用電流を前記調整用コンデンサを介して流すことで前記調整用コンデンサの端子電圧を更新してゆく調整用電流出力回路と、前記第２トランジスタをオフ状態とするための前記第２ゲート制御信号を、前記調整用コンデンサの端子電圧に応じた時間だけ遅延させた信号を、前記第１トランジスタをオン状態とするための前記第１ゲート制御信号として生成する遅延回路と、を備えていると良い。
【００１０】
更に具体的には例えば、前記遅延回路は、遅延用コンデンサと、前記第２ゲート制御信号のレベルが前記第２トランジスタをオン状態とするためのレベルから前記第２トランジスタをオフ状態とするためのレベルに切り替わったタイミングより、所定電流と前記調整用コンデンサの端子電圧に応じた電流とを前記遅延用コンデンサに供給する回路と、を備え、前記遅延用コンデンサの端子電圧に基づき前記第１ゲート制御信号を生成すると良い。
【００１１】
また具体的には例えば、前記遅延回路は、前記調整用コンデンサを介して流れる前記調整用電流の累積量が増大して前記調整用コンデンサの端子電圧が所定の初期電圧から離れるにつれて前記遅延量を所定の初期遅延量から減少させると良い。
【００１２】
この際例えば、前記遅延量の減少を通じて前記所定条件が満たされる期間が生じなくなると前記調整用コンデンサの端子電圧が固定されて前記遅延量も固定されると良い。
【００１３】
また具体的には例えば、前記第１ドライバ回路は、前記第１トランジスタをオフ状態、オン状態とするための前記第１ゲート制御信号を受けて、前記第１トランジスタをオフ状態、オン状態とするための前記第１ゲート信号を前記第１トランジスタに供給し、前記第２ドライバ回路は、前記第２トランジスタをオフ状態、オン状態とするための前記第２ゲート制御信号を受けて、前記第２トランジスタをオフ状態、オン状態とするための前記第２ゲート信号を前記第２トランジスタに供給すると良い。
【００１４】
本発明に係る半導体装置は、前記ブリッジ出力回路を形成する半導体装置であって、前記ブリッジ出力回路は集積回路を用いて形成されることを特徴とする。
【００１５】
本発明に係る電源装置は、前記ブリッジ出力回路と、前記ブリッジ出力回路の出力信号であるスイッチング電圧から生成される直流出力電圧に応じた帰還電圧に基づき前記入力信号を生成する入力信号生成回路と、を備えたことを特徴とする。
【００１６】
本発明に係る他の半導体装置は、前記電源装置を形成する半導体装置であって、前記電源装置は集積回路を用いて形成されることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、デッドタイムの短縮に寄与するブリッジ出力回路、電源装置及び半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態に係るブリッジ出力回路の構成図である。
【図２】図１のブリッジ出力回路における入力信号及び出力信号の概略波形図である。
【図３】図１のゲート制御信号生成回路に設けられるデッドタイム調整回路の回路図である。
【図４】図３のデッドタイム調整回路にて利用される信号の生成ブロック及び波形を示す図である。
【図５】説明に供される２つの期間を示す図である。
【図６】ブリッジ出力回路の起動直後における、入力信号のアップエッジ周辺の信号波形図である。
【図７】ブリッジ出力回路の起動直後における各部の状態を説明するための図である。
【図８】ブリッジ出力回路が起動してから十分に時間が経過した後における、入力信号のアップエッジ周辺の信号波形図である。
【図９】ブリッジ出力回路における、入力信号のダウンエッジ周辺の信号波形図である。
【図１０】本発明の第３実施例に係り、デッドタイム調整回路の変形回路図である。
【図１１】本発明の第４実施例に係るスイッチング電源装置の構成図である。
【図１２】本発明の第４実施例に係るスイッチング電源ＩＣの外観図である。
【図１３】本発明の第４実施例に係る複写機の外観図である。
【図１４】本発明の第４実施例に係るモータドライバ装置の構成図である。
【図１５】一般的なブリッジ出力回路の構成図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量又は部材等の名称を省略又は略記することがある。例えば、後述の“ＨＧ”によって参照されるハイサイドゲート信号は、ハイサイドゲート信号ＨＧと表記されることもあるし、ゲート信号ＨＧ又は信号ＨＧと略記されることもあるが、それらは全て同じものを指す。
【００２０】
図１は、本発明の実施形態に係るブリッジ出力回路ＢＢの構成図である。ブリッジ出力回路ＢＢは、電圧制御型のトランジスタであるハイサイドトランジスタ１Ｈ及びローサイドトランジスタ１Ｌと、ハイサイドドライバ回路２Ｈ及びローサイドドライバ回路２Ｌと、ハイサイド状態検出回路３Ｈ及びローサイド状態検出回路３Ｌと、ゲート制御信号生成回路４と、出力検出回路５と、入力端子６と、出力端子７と、を備える。入力端子６にはブリッジ出力回路ＢＢの外部から矩形波状の入力信号ＳＩＮが供給され、入力信号ＳＩＮに応じた矩形波状のスイッチング信号（換言すればスイッチング電圧）が出力信号ＳＯＵＴとして出力端子７に加わる。
【００２１】
図１の構成の説明に先立ち、幾つかの用語について説明を設ける。
本実施形態において、レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。グランドは０Ｖ（ゼロボルト）の基準電位を有する導電部を指す又は基準電位そのものを指す。本実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。
任意の信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジと称し、ローレベルからハイレベルへの切り替わりのタイミングをアップエッジタイミングと称する。同様に、任意の信号又は電圧において、ハイレベルからローレベルへの切り替わりをダウンエッジと称し、ハイレベルからローレベルへの切り替わりのタイミングをダウンエッジタイミングと称する。
【００２２】
トランジスタ１Ｈ及び１Ｌを含むＦＥＴとして構成されたトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態（遮断状態）となっていることを指す。
【００２３】
トランジスタ１Ｈ及び１Ｌの夫々はＮチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field effect transistor)として構成されており、トランジスタ１Ｈ及び１Ｌが直列接続されることでハーフブリッジ回路１が形成される。具体的には、トランジスタ１Ｈのドレインは、電源電圧Ｖｉｎが印加される第１電源端子に接続されて電源電圧Ｖｉｎの供給を受け、トランジスタ１Ｈのソースとトランジスタ１Ｌのドレインは出力端子７にて共通接続されている。電源電圧Ｖｉｎは所定の正の直流電圧（例えば１２Ｖ）である。トランジスタ１Ｌのソースは第２電源端子として機能するグランドに接続されている。    
【００２４】
図１に示されるダイオード１ＨＤ及び１ＬＤは、夫々、トランジスタ１Ｈ及び１Ｌの寄生ダイオードである。トランジスタ１Ｈのソース、ドレインに対し、夫々、ダイオード１ＨＤのアノード、カソードが接続され、トランジスタ１Ｌのソース、ドレインに対し、夫々、ダイオード１ＬＤのアノード、カソードが接続されることになる。但し、トランジスタ１Ｈ及び１Ｌの寄生ダイオードとは別にダイオード１ＨＤ及び１ＬＤが設けられていても構わない。
【００２５】
ドライバ回路２Ｈは、ゲート制御信号生成回路４から供給されるハイサイドゲート制御信号ＨＧＣＴＬを受け、その制御信号ＨＧＣＴＬに応じたハイサイドゲート信号ＨＧをトランジスタ１Ｈのゲートに供給することで、トランジスタ１Ｈをオン状態及びオフ状態の何れかとする。
ドライバ回路２Ｌは、ゲート制御信号生成回路４から供給されるローサイドゲート制御信号ＬＧＣＴＬを受け、その制御信号ＬＧＣＴＬに応じたローサイドゲート信号ＬＧをトランジスタ１Ｌのゲートに供給することで、トランジスタ１Ｌをオン状態及びオフ状態の何れかとする。
【００２６】
ハイサイド状態検出回路３Ｈは、ハイサイドゲート信号ＨＧを受け、ハイサイドゲート信号ＨＧに基づいてトランジスタ１Ｈがオン状態及びオフ状態の何れの状態にあるのかを検出し、その検出果を示すハイサイドフィードバック信号ＨＧＦＢを生成してゲート制御信号生成回路４に出力する。
ローサイド状態検出回路３Ｌは、ローサイドゲート信号ＬＧを受け、ローサイドゲート信号ＬＧに基づいてトランジスタ１Ｌがオン状態及びオフ状態の何れの状態にあるのかを検出し、その検出結果を示すローサイドフィードバック信号ＬＧＦＢを生成してゲート制御信号生成回路４に出力する。
【００２７】
ハイサイドドライバ回路２Ｈは、ハイレベルのゲート制御信号ＨＧＣＴＬの入力を受けるとハイレベルのゲート信号ＨＧを出力し、ローレベルのゲート制御信号ＨＧＣＴＬの入力を受けるとローレベルのゲート信号ＨＧを出力する。
ゲート信号ＨＧの電圧はトランジスタ１Ｈのゲート電圧である。ゲート信号ＨＧのレベルがハイレベルであるとき、トランジスタ１Ｈのゲート−ソース間電圧がトランジスタ１Ｈの特性に応じた所定のゲート閾値電圧ＶＴＨＨ（ゲート遮断電圧）以上となってトランジスタ１Ｈがオン状態となり、ゲート信号ＨＧのレベルがローレベルであるとき、トランジスタ１Ｈのゲート−ソース間電圧がゲート閾値電圧ＶＴＨＨ未満となってトランジスタ１Ｈがオフ状態となる。
ドライバ回路２Ｈは、電源電圧Ｖｉｎよりも高い電圧値を有する上側電源電圧（例えば１７Ｖ）と出力端子７の電圧値を有する下側電源電圧とに基づいて動作し、ゲート信号ＨＧのハイレベルは上側電源電圧のレベルと一致し、ゲート信号ＨＧのローレベルは下側電源電圧のレベル（即ち出力信号ＳＯＵＴのレベル）と一致する。
【００２８】
ハイサイド状態検出回路３Ｈは、トランジスタ１Ｈのゲート−ソース間電圧（即ちトランジスタ１Ｈのソースの電位から見たゲートの電位）がゲート閾値電圧ＶＴＨＨ未満である場合にローレベルの信号ＨＧＦＢを出力し、そうでない場合にハイレベルの信号ＨＧＦＢを出力する。ローレベルの信号ＨＧＦＢはトランジスタ１Ｈがオフ状態であることを示す信号として機能し、ハイレベルの信号ＨＧＦＢはトランジスタ１Ｈがオフ状態ではないことを示す信号或いはトランジスタ１Ｈがオン状態であることを示す信号として機能する。故に、検出回路３Ｈは、ハイサイドゲート信号ＨＧに基づいてトランジスタ１Ｈがオフ状態であるか否かを検出する回路であるとも言えるし、ハイサイドゲート信号ＨＧに基づいてトランジスタ１Ｈがオン状態であるか否かを検出する回路であるとも言える。尚、検出回路３Ｈは、トランジスタ１Ｈのゲート−ソース間電圧がゲート閾値電圧ＶＴＨＨよりも低い所定電圧ＶＴＨＨ’未満である場合にローレベルの信号ＨＧＦＢを出力し、そうでない場合にハイレベルの信号ＨＧＦＢを出力する回路であっても良い。
【００２９】
ローサイドドライバ回路２Ｌは、ハイレベルのゲート制御信号ＬＧＣＴＬの入力を受けるとハイレベルのゲート信号ＬＧを出力し、ローレベルのゲート制御信号ＬＧＣＴＬの入力を受けるとローレベルのゲート信号ＬＧを出力する。
ゲート信号ＬＧの電圧はトランジスタ１Ｌのゲート電圧である。ゲート信号ＬＧのレベルがハイレベルであるとき、トランジスタ１Ｌのゲート−ソース間電圧がトランジスタ１Ｌの特性に応じた所定のゲート閾値電圧ＶＴＨＬ（ゲート遮断電圧）以上となってトランジスタ１Ｌがオン状態となり、ゲート信号ＬＧのレベルがローレベルであるとき、トランジスタ１Ｌのゲート−ソース間電圧がゲート閾値電圧ＶＴＨＬ未満となってトランジスタ１Ｌがオフ状態となる。
ドライバ回路２Ｌは、所定の正の内部電源電圧（例えば５Ｖ）とグランドの電圧とに基づいて動作し、ゲート信号ＬＧのハイレベルは制御電源電圧のレベルと一致し、ゲート信号ＬＧのローレベルはグランドの電位と一致する。
【００３０】
ローサイド状態検出回路３Ｌは、トランジスタ１Ｌのゲート−ソース間電圧（即ちトランジスタ１Ｌのソースの電位から見たゲートの電位）がゲート閾値電圧ＶＴＨＬ未満である場合にローレベルの信号ＬＧＦＢを出力し、そうでない場合にハイレベルの信号ＬＧＦＢを出力する。ローレベルの信号ＬＧＦＢはトランジスタ１Ｌがオフ状態であることを示す信号として機能し、ハイレベルの信号ＬＧＦＢはトランジスタ１Ｌがオフ状態ではないことを示す信号或いはトランジスタ１Ｌがオン状態であることを示す信号として機能する。故に、検出回路３Ｌは、ローサイドゲート信号ＬＧに基づいてトランジスタ１Ｌがオフ状態であるか否かを検出する回路であるとも言えるし、ローサイドゲート信号ＬＧに基づいてトランジスタ１Ｌがオン状態であるか否かを検出する回路であるとも言える。尚、検出回路３Ｌは、トランジスタ１Ｌのゲート−ソース間電圧がゲート閾値電圧ＶＴＨＬよりも低い所定電圧ＶＴＨＬ’未満である場合にローレベルの信号ＬＧＦＢを出力し、そうでない場合にハイレベルの信号ＬＧＦＢを出力する回路であっても良い。
【００３１】
ゲート制御信号生成回路４に対しては、入力端子６に供給される入力信号ＳＩＮと、回路３Ｈ及び３Ｌからの信号ＨＧＦＢ及びＬＧＦＢと、出力検出回路５からの信号ＳＯＵＴ＿Ｌと、が入力される。
【００３２】
ゲート制御信号生成回路４は、入力端子６に供給される、トランジスタ１Ｈ及び１Ｌの何れをオン状態とすべきかを指示する入力信号ＳＩＮに基づき、ゲート制御信号ＨＧＣＴＬ及びＬＧＣＴＬを生成及び出力する。ハイレベルの入力信号ＳＩＮは、トランジスタ１Ｈをオン状態とし且つトランジスタ１Ｌをオフ状態とすべきことを指示する信号として機能し、ローレベルの入力信号ＳＩＮは、トランジスタ１Ｈをオフ状態とし且つトランジスタ１Ｌをオン状態とすべきことを指示する信号として機能する。故に、ゲート制御信号生成回路４は、基本的に、入力信号ＳＩＮがハイレベルであるときにはハイレベルのゲート制御信号ＨＧＣＴＬをドライバ回路２Ｈに出力すると共にローレベルのゲート制御信号ＬＧＣＴＬをドライバ回路２Ｌに出力することでトランジスタ１Ｈをオン状態且つトランジスタ１Ｌをオフ状態とし、逆に、入力信号ＳＩＮがローレベルであるときにはローレベルのゲート制御信号ＨＧＣＴＬをドライバ回路２Ｈに出力すると共にハイレベルのゲート制御信号ＬＧＣＴＬをドライバ回路２Ｌに出力することでトランジスタ１Ｈをオフ状態且つトランジスタ１Ｌをオン状態とする。
【００３３】
但し、ゲート制御信号生成回路４は、フィードバック信号ＨＧＦＢ及びＬＧＦＢを参照することで、トランジスタ１Ｈ及び１Ｌが同時にオンとなることを確実に防止するべく、デッドタイム期間を設定する。デッドタイム期間ではトランジスタ１Ｈ及び１Ｌが同時にオフ状態となる。更に、回路４においては、出力検出回路５からの信号ＳＯＵＴ＿Ｌをも利用することでデッドタイム期間をなるだけ短くする措置がとられるが、その詳細については後述される。
【００３４】
トランジスタ１Ｈ及び１Ｌから成るハーフブリッジ回路１において、トランジスタ１Ｈがオン状態であって且つトランジスタ１Ｌがオフ状態である状態を出力オン状態と称すると共に出力オン状態となっている期間を出力オン期間と称し、これに類似して、トランジスタ１Ｈがオフ状態であって且つトランジスタ１Ｌがオン状態である状態を出力オフ状態と称すると共に出力オフ状態となっている期間を出力オフ期間と称する。出力オフ期間と出力オン期間との間にデッドタイム期間が挿入される。
出力オン状態において出力端子７における出力信号ＳＯＵＴは電源電圧Ｖｉｎと実質的に同じ又は概ね同じ電位を有するハイレベルとなり、出力オフ状態において出力端子７における出力信号ＳＯＵＴはグランドと実質的に同じ又は概ね同じ電位を有するローレベルとなる。
【００３５】
図２に示す如く、入力信号ＳＩＮはローレベルとハイレベルを交互にとる矩形波状の信号であるため、出力信号ＳＯＵＴも、入力信号ＳＩＮのレベルに応じてローレベルとハイレベルを交互にとる矩形波状の信号となる。
【００３６】
出力検出回路５は、出力信号ＳＯＵＴのレベルを検出して、その検出結果を示す出力検出信号ＳＯＵＴ＿Ｌを生成及び出力する。具体的には例えば、出力検出回路５は、出力信号ＳＯＵＴのレベルを所定の出力判定レベルと比較し、出力信号ＳＯＵＴのレベルが出力判定レベル以下であるときにハイレベルの出力検出信号ＳＯＵＴ＿Ｌを出力し、そうでないとき、ローレベルの出力検出信号ＳＯＵＴ＿Ｌを出力する。出力オン状態において出力検出信号ＳＯＵＴ＿Ｌがローレベルとなるように且つ出力オフ状態において出力検出信号ＳＯＵＴ＿Ｌがハイレベルとなるように、出力判定レベルは、電源電圧Ｖｉｎよりも低い所定の正の電圧値（例えば１Ｖ）を有する。
【００３７】
ローレベルの出力検出信号ＳＯＵＴ＿Ｌはハーフブリッジ回路１が出力オン状態にあることを示す信号として機能し、ハイレベルの出力検出信号ＳＯＵＴ＿Ｌはハーフブリッジ回路１が出力オフ状態にあることを示す信号として機能する。故に、出力検出回路５は、ハーフブリッジ回路１が出力オン状態にあるか否かを検出する回路であるとも言えるし、ハーフブリッジ回路１が出力オフ状態にあるか否かを検出する回路であるとも言える。
【００３８】
上述の内容を基本とするブリッジ出力回路ＢＢに関する詳細な構成例、動作例、応用例及び変形例を、以下の第１〜第５実施例の中で説明する。特に記述無き限り且つ矛盾無き限り、本実施形態において上述した事項が後述の第１〜第５実施例に適用され、第１〜第５実施例において上述の内容と矛盾する事項については、第１〜第５実施例での記載が優先される。また矛盾無き限り、以下に述べる第１〜第５実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち第１〜第５実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【００３９】
［第１実施例］
第１実施例を説明する。図３は、ゲート制御信号生成回路４に含められるデッドタイム調整回路１００の回路図である。デッドタイム調整回路１００は、調整用電流出力回路１１０と、遅延回路１２０と、コンデンサＣ１と、トランジスタ１５０と、を備える。調整用電流出力回路１１０は符号１１１〜１１４によって参照される各構成要素から成る。遅延回路１２０は、符号１３１〜１３８によって参照される各構成要素から成る充電電流供給回路１３０と、インバータ回路１４１及び１４２から成る出力回路１４０と、コンデンサＣ２を備える。後述の充放電制御信号生成回路１６０（図４（ａ）参照）も充電電流供給回路１３０の構成要素に含まれる。
【００４０】
トランジスタ１３１、１３５及び１５０はＮチャネル型のＭＯＳＦＥＴとして構成されており、トランジスタ１１１、１３２、１３３及び１３４はＰチャネル型のＭＯＳＦＥＴとして構成されている。
【００４１】
デッドタイム調整回路１００の各構成要素の接続関係を説明する。インバータ回路１１４に信号ＬＧＦＢが入力されることで信号ＬＧＦＢの反転信号（論理反転信号）が生成される。ＮＡＮＤ回路１１３は、第１〜第３入力端子を備えた３入力の否定論理積回路であり、ＮＡＮＤ回路１１３の第１入力端子には信号ＳＩＮが入力され、ＮＡＮＤ回路１１３の第２入力端子にはインバータ回路１１４を通じて信号ＬＧＦＢの反転信号が入力され、ＮＡＮＤ回路１１３の第３入力端子には信号ＳＯＵＴ＿Ｌが入力される。ＮＡＮＤ回路１１３の出力端子はトランジスタ１１１のゲートに接続される。
【００４２】
トランジスタ１１１のソースは抵抗１１２を介して内部電源電圧Ｖｒｅｇが印加される端子に接続され、トランジスタ１１１のドレインは、コンデンサＣ１の一端とトランジスタ１３１のゲートとが共通接続されたノードＮＤ１に接続されている。コンデンサＣ１の他端はグランドに接続されている。内部電源電圧Ｖｒｅｇは所定の正の直流電圧（例えば５Ｖ）である。内部電源電圧Ｖｒｅｇは、例えば、ブリッジ出力回路ＢＢに設けられた又はブリッジ出力回路ＢＢを内包する装置に設けられた内部電源電圧生成回路（不図示）において入力電圧Ｖｉｎに基づき生成される。また、トランジスタ１５０のドレインはノードＮＤ１に接続され、トランジスタ１５０のソースはグランドに接続され、トランジスタ１５０のゲートにはリセット信号ＲＳＴが入力される。
【００４３】
トランジスタ１３２及び１３３の各ソースには内部電源電圧Ｖｒｅｇが印加され、トランジスタ１３２のゲート及びドレインとトランジスタ１３３のゲートは共通接続される。トランジスタ１３１及び１３２のドレイン同士は共通接続され、トランジスタ１３１のソースは抵抗１３６を介してグランドに接続される。トランジスタ１３３のドレインはノードＮＤ２においてコンデンサＣ２の一端と接続され、コンデンサＣ２の他端はグランドに接続されている。
【００４４】
トランジスタ１３４のソースには内部電源電圧Ｖｒｅｇが印加され、トランジスタ１３４のドレインは抵抗１３８を介してノードＮＤ２に接続されている。ノードＮＤ２はトランジスタ１３５のドレインにも接続されており、トランジスタ１３５のソースはグランドに接続されている。インバータ回路１３７の入力端子には充放電制御信号ＣＨＣが入力され、インバータ回路１３７の出力端子はトランジスタ１３４及び１３５の各ゲートに接続される。また、ノードＮＤ２はインバータ回路１４１の入力端子に接続され、インバータ回路１４１の出力端子はインバータ回路１４２の入力端子に接続される。インバータ回路１４２の出力信号が信号ＨＧＣＴＬとなる。
【００４５】
デッドタイム調整回路１００の動作及び機能について説明する。尚、ゲート制御信号生成回路４は、ブリッジ出力回路Ｂの起動時など、必要なタイミングにおいてリセット処理を行うことができる。リセット処理では、ハイレベルのリセット信号ＲＳＴがトランジスタ１５０のゲートに供給され、これによってコンデンサＣ１の両端子間がトランジスタ１５０を介して短絡されることでコンデンサＣ１の端子電圧（即ちコンデンサＣ１の両端子間電圧）が０Ｖとなる。リセット処理が一定時間だけ行われた後には、ローレベルのリセット信号ＲＳＴがトランジスタ１５０のゲートに供給され続ける。以下では、特に記述無き限り、ローレベルのリセット信号ＲＳＴがトランジスタ１５０のゲートに供給され続けているものとする。
【００４６】
調整用電流出力回路１１０において、ＮＡＮＤ回路１１３は、自身の第１〜第３入力端子への入力信号が全てハイレベルであるときに限ってローレベルの信号をトランジスタ１１１のゲートに供給してトランジスタ１１１をオン状態とするよう動作する。ＮＡＮＤ回路１１３の第１〜第３入力端子への入力信号の中に１つでもローレベルの信号が含まれていると、ＮＡＮＤ回路１１３からハイレベルの信号がトランジスタ１１１のゲートに供給されてトランジスタ１１１はオフ状態とされる。故に、調整用電流出力回路１１０は、所定条件ＪＪが満たされる期間において調整用電流をコンデンサＣ１に供給する回路であると言え、所定条件ＪＪは、信号ＳＩＮがハイレベルであって且つ信号ＬＧＦＢがローレベルであって且つ信号ＳＯＵＴ＿Ｌがハイレベルであるときに満たされる。調整用電流は所定条件ＪＪが満たされるたびにコンデンサＣ１に供給される。図３の回路では、所定条件ＪＪが満たされるときに限り、トランジスタ１１１がオン状態となって、内部電源電圧Ｖｒｅｇが加わる端子から抵抗１１２及びトランジスタ１１１を介して調整用電流がコンデンサＣ１に供給され、コンデンサＣ１の端子電圧（即ち両端子間電圧）が上昇する。但し、当然であるが、コンデンサＣ１の端子電圧の上昇は内部電源電圧Ｖｒｅｇまでに制限され、コンデンサＣ１の端子電圧が内部電源電圧Ｖｒｅｇを超えることは無い。
【００４７】
トランジスタ１３１のゲートにはコンデンサＣ１の端子電圧が供給される。コンデンサＣ１の端子電圧がトランジスタ１３１のゲート閾値電圧（ゲート遮断電圧）を超えると、コンデンサＣ１の端子電圧とトランジスタ１３１のゲート閾値電圧と抵抗１３６の抵抗値とで定まるドレイン電流がトランジスタ１３１に流れる。トランジスタ１３１のドレイン電流は、コンデンサＣ１の端子電圧の増大に伴って増大する。トランジスタ１３２及び１３３にてカレントミラー回路が形成されているため、トランジスタ１３１のドレイン電流に比例する電流ＩＰＬＵＳがトランジスタ１３３のドレイン電流として流れる。故に、コンデンサＣ１の端子電圧が増大すればするほど、トランジスタ１３１のドレイン電流の増大を通じて電流ＩＰＬＵＳも増大することになる。但し、図３の回路構成から当然に理解されるように、ノードＮＤ２の電圧が内部電源電圧Ｖｒｅｇに達している状況において電流ＩＰＬＵＳは流れない。
【００４８】
インバータ回路１３７に入力される充放電制御信号ＣＨＣは、図４（ａ）の充放電制御信号生成回路１６０により、信号ＬＧＣＴＬ及びＳＩＮに基づいて生成される。図４（ｂ）に信号ＬＧＣＴＬ及びＳＩＮと信号ＣＨＣとの関係を示す。信号ＳＩＮはローレベルとハイレベルを交互にとり、これに連動して信号ＬＧＣＴＬはハイレベルとローレベルを交互にとる。信号ＬＧＣＴＬがハイレベル且つ信号ＳＩＮがローレベルである状態を起点にして考えると、まず、信号ＳＩＮにアップエッジが生じ、信号ＳＩＮのアップエッジを受けて回路４は信号ＬＧＣＴＬをハイレベルからローレベルに切り替える。その後、信号ＳＩＮのダウンエッジが生じ、信号ＳＩＮのダウンエッジを受けて回路４は信号ＬＧＣＴＬをローレベルからハイレベルに切り替える。回路１６０は、信号ＬＧＣＴＬのダウンエッジを受けて信号ＣＨＣをローレベルからハイレベルに切り替え、その後、信号ＳＩＮのダウンエッジを受けて信号ＣＨＣをハイレベルからローレベルに切り替える論理回路である。これが満たされる限り、回路１６０の具体的構成は任意であって良い。
【００４９】
信号ＣＨＣがローレベルであるとき、インバータ回路１３７から実質的に内部電源電圧Ｖｒｅｇの電位を一致するハイレベルの信号がトランジスタ１３４及び１３５の各ゲートに供給されてトランジスタ１３４がオフ状態且つトランジスタ１３５がオン状態となる。故に、信号ＣＨＣがローレベルであるときには、コンデンサＣ２の両端子間がトランジスタ１３５を通じて短絡されてノードＮＤ２の電圧が０Ｖとなる。
その後、信号ＣＨＣがハイレベルとなると、インバータ回路１３７から実質的に０Ｖのローレベルの信号がトランジスタ１３４及び１３５の各ゲートに供給されてトランジスタ１３４がオン状態且つトランジスタ１３５がオフ状態となる。そうすると、内部電源電圧Ｖｒｅｇが加わる端子からトランジスタ１３４及び抵抗１３８を介しノードＮＤ２に向けて電流ＩＯが流れる。電流ＩＯの値は、内部電源電圧Ｖｒｅｇ及びノードＮＤ２の電圧間の差と、抵抗１３８の抵抗値と、で定まる。
【００５０】
信号ＣＨＣがハイレベルとなっている期間を“Ｃ２充電期間”と称する（図４（ｂ）参照）。Ｃ２充電期間では、電流ＩＯとコンデンサＣ１の端子電圧に応じた電流ＩＰＬＵＳとがコンデンサＣ２に供給されてコンデンサＣ２が充電されてゆく。但し、図３の回路構成から当然に理解されるように、ノードＮＤ２の電圧が内部電源電圧Ｖｒｅｇに達している状況において電流ＩＯ及びＩＰＬＵＳは流れないし、コンデンサＣ１の端子電圧によっては電流ＩＰＬＵＳはゼロである。信号ＣＨＣがハイレベルとなった後、信号ＣＨＣがローレベルとなると、上述の如くトランジスタ１３５がオン状態となるので、コンデンサＣ２の蓄積電荷がトランジスタ１３５を介して放電されて、ノードＮＤ２の電圧が速やかに０Ｖとなる。
【００５１】
出力回路１４０は、コンデンサＣ２の端子電圧（即ちコンデンサＣ２の両端子間電圧）と一致するノードＮＤ２での電圧が所定の判定電圧以上であるときにハイレベルの信号ＨＧＣＴＬを出力し、そうでないときにローレベルの信号ＨＧＣＴＬを出力する回路である。ここにおける判定電圧は、内部電源電圧Ｖｒｅｇよりも低い正の電圧であり、内部電源電圧Ｖｒｅｇが５Ｖであるならば、例えば２Ｖである。図３では、出力回路１４０が２つのインバータ回路１４１及び１４２にて構成されているが、単一のバッファ回路にて出力回路１４０が構成されていても良い。
【００５２】
図５を参照し、ブリッジ出力回路ＢＢの起動直後の期間ＰＡと、ブリッジ出力回路ＢＢが起動してから十分に時間が経過した後の期間ＰＢと、に注目する。期間ＰＡの直前においてリセット信号ＲＳＴはハイレベルとなっていてコンデンサＣ１の端子電圧は０Ｖとなっており、期間ＰＡの開始と同時にリセット信号ＲＳＴにダウンエッジが生じて、以後、リセット信号ＲＳＴはローレベルに維持されるものとする。期間ＰＡの開始時点から交互にローレベル及びハイレベルをとる入力信号ＳＩＮが継続的にブリッジ出力回路ＢＢの入力端子６に供給される。
【００５３】
図６は、期間ＰＡにおける信号ＳＩＮのアップエッジに応答した各信号波形を表している。タイミングｔＡ１〜ｔＡ６は期間ＰＡに属するタイミングであって、時間が経過するにつれて、タイミングｔＡ１、ｔＡ２、ｔＡ３、ｔＡ４、ｔＡ５、ｔＡ６が、この順番で訪れるものとする。タイミングｔＡ１の直前において、信号ＳＩＮはローレベルであり、ローレベルの信号ＳＩＮに応じ、信号ＨＧＣＴＬ、ＨＧ及びＨＧＦＢがローレベルであり、信号ＬＧＣＴＬ、ＬＧ及びＬＧＦＢがハイレベルであり、出力信号ＳＯＵＴがローレベル（０Ｖ）であり且つ、信号ＳＯＵＴ＿Ｌがハイレベルとなっている。
【００５４】
タイミングｔＡ１において、入力信号ＳＩＮがローレベルからハイレベルに切り替わる。ゲート制御信号生成回路４は、入力信号ＳＩＮのローレベルからハイレベルへの切り替わりを受けると、トランジスタ１Ｌをターンオフすべく、遅滞なくタイミングｔＡ２にて制御信号ＬＧＣＴＬをハイレベルからローレベルに切り替える。ドライバ回路２Ｌは、制御信号ＬＧＣＴＬのハイレベルからローレベルへの切り替わりを受けると、遅滞なくタイミングｔＡ３にてゲート信号ＬＧをハイレベルからローレベルに切り替える。状態検出回路３Ｌは、ゲート信号ＬＧのハイレベルからローレベルへの切り替わりを受けると、遅滞なくタイミングｔＡ４にてフィードバック信号ＬＧＦＢをハイレベルからローレベルに切り替える。
【００５５】
一方、タイミングｔＡ２を起点としたデッドタイム調整回路１００の動作によりタイミングｔＡ５において、制御信号ＨＧＣＴＬがローレベルからハイレベルに切り替わる（タイミングｔＡ２を起点とした回路１００の動作については後述）。ドライバ回路２Ｈは、制御信号ＨＧＣＴＬのローレベルからハイレベルへの切り替わりを受けると、遅滞なくタイミングｔＡ６にてゲート信号ＨＧをローレベルからハイレベルに切り替える。状態検出回路３Ｈは、ゲート信号ＨＧのローレベルからハイレベルへの切り替わりを受けると、遅滞なくフィードバック信号ＨＧＦＢをローレベルからハイレベルに切り替える。
【００５６】
タイミングｔＡ６において、トランジスタ１Ｈのターンオンにより出力信号ＳＯＵＴがローレベルからハイレベル（電源電圧Ｖｉｎのレベル）へと切り替わる。これを受けて、出力検出信号ＳＯＵＴ＿Ｌがハイレベルからローレベルに切り替わる。
【００５７】
タイミングｔＡ３及びｔＡ６間の期間は、トランジスタ１Ｌ及び１Ｈが同時にオンとなるデッドタイム期間に相当する。図６では、出力端子７から流れ出す電流の供給を受ける誘導性負荷が出力端子７に接続されていることが想定されている。故に、タイミングｔＡ３及びｔＡ６間のデッドタイム期間において、寄生ダイオード１ＬＤを介して電流が誘導性負荷に流れるため、信号ＳＯＵＴの電圧が寄生ダイオード１ＬＤの順方向電圧分だけ０Ｖよりも低くなっている。
【００５８】
図７を参照し、期間ＰＡにおける信号ＳＩＮのアップエッジに応答したデッドタイム調整回路１００の動作を説明する。期間ＰＡにおいて、信号ＳＩＮのアップエッジタイミング周辺のタイミングｔＡ４及びｔＡ６間では（図６参照）、信号ＳＩＮがハイレベル、信号ＬＧＦＢがローレベル且つ信号ＳＯＵＴ＿Ｌがハイレベルであるため所定条件ＪＪが成立し、所定条件ＪＪが成立している期間だけトランジスタ１１１がオンとなって、内部電源電圧Ｖｒｅｇが加わる端子から抵抗１１２及びトランジスタ１１１を介して調整用電流がコンデンサＣ１に供給される。但し、リセット処理が解除された直後の期間ＰＡでは、コンデンサＣ１の端子電圧は実質的に０Ｖであり又は０Ｖに近く、結果、トランジスタ１３１に電流が流れないので電流ＩＰＬＵＳもゼロである。
【００５９】
一方、タイミングｔＡ２と一致する信号ＬＧＣＴＬのダウンエッジタイミングから、電流ＩＯがコンデンサＣ２に向けて供給されて（図３及び図４（ｂ）参照）、ノードＮＤ２の電圧が上昇してゆく。そして、タイミングｔＡ５においてノードＮＤ２の電圧が出力回路１４０における判定電圧（例えば２Ｖ）に達して、信号ＨＧＣＴＬにアップエッジが生じる（図６参照）。
【００６０】
このように、期間ＰＡでは、タイミングｔＡ２から、抵抗１３８の抵抗値とコンデンサＣ２の静電容量値とで定まる一定の初期時間が経過した時点で、信号ＨＧＣＴＬにアップエッジが生じる。期間ＰＡにおいてトランジスタ１Ｈ及び１Ｌの同時オンが確実に回避されるように、上記の初期時間が設計される。ここでは、制御信号ＨＧＣＴＬのアップエッジタイミングｔＡ５が信号ＬＧＦＢのダウンエッジタイミングｔＡ４よりも後となっているが、タイミングｔＡ５はタイミングｔＡ４と同時又はタイミングｔＡ４前で有り得て良い。但し、タイミングｔＡ５はタイミングｔＡ３より後であることが好ましい。
【００６１】
期間ＰＡ内及び期間ＰＡ後、信号ＳＩＮのアップエッジが生じるたびに所定条件ＪＪが成立している期間にて調整用電流がコンデンサＣ１に供給され、コンデンサＣ１の端子電圧が徐々に上昇してゆく。コンデンサＣ１の端子電圧の増大につれて電流ＩＰＬＵＳが増大し、Ｃ２充電期間（図４（ｂ））におけるコンデンサＣ２の端子電圧の上昇速度が増大してゆく。そうすると、信号ＬＧＣＴＬのダウンエッジタイミング（Ｃ２充電期間の開始タイミング）から信号ＨＧＣＴＬのアップエッジタイミングまでの時間が短縮され、この短縮は、所定条件ＪＪが成立することがなくなるまで継続する。期間ＰＢは、所定条件ＪＪが成立することがなくなるまで当該短縮が行われた後の期間である。
【００６２】
図８は、期間ＰＢにおける信号ＳＩＮのアップエッジに応答した各信号波形を表している。タイミングｔＢ１〜ｔＢ４は期間ＰＢに属するタイミングであって、時間が経過するにつれて、タイミングｔＢ１、ｔＢ２、ｔＢ３、ｔＢ４が、この順番で訪れるものとする。タイミングｔＢ１の直前において、信号ＳＩＮはローレベルであり、ローレベルの信号ＳＩＮに応じ、信号ＨＧＣＴＬ、ＨＧ及びＨＧＦＢがローレベルであり、信号ＬＧＣＴＬ、ＬＧ及びＬＧＦＢがハイレベルであり、出力信号ＳＯＵＴがローレベル（０Ｖ）であり且つ、信号ＳＯＵＴ＿Ｌがハイレベルとなっている。
【００６３】
タイミングｔＢ１において、入力信号ＳＩＮがローレベルからハイレベルに切り替わる。ゲート制御信号生成回路４は、入力信号ＳＩＮのローレベルからハイレベルへの切り替わりを受けると、トランジスタ１Ｌをターンオフすべく、遅滞なくタイミングｔＢ２にて制御信号ＬＧＣＴＬをハイレベルからローレベルに切り替える。ドライバ回路２Ｌは、制御信号ＬＧＣＴＬのハイレベルからローレベルへの切り替わりを受けると、遅滞なくタイミングｔＢ３にてゲート信号ＬＧをハイレベルからローレベルに切り替える。状態検出回路３Ｌは、ゲート信号ＬＧのハイレベルからローレベルへの切り替わりを受けると、遅滞なくタイミングｔＢ４にてフィードバック信号ＬＧＦＢをハイレベルからローレベルに切り替える。
【００６４】
一方、タイミングｔＢ２を起点としたデッドタイム調整回路１００の動作によりタイミングｔＢ２よりも後において、制御信号ＨＧＣＴＬがローレベルからハイレベルに切り替わる。ドライバ回路２Ｈは、制御信号ＨＧＣＴＬのローレベルからハイレベルへの切り替わりを受けると、遅滞なくゲート信号ＨＧをローレベルからハイレベルに切り替え、状態検出回路３Ｈは、ゲート信号ＨＧのローレベルからハイレベルへの切り替わりを受けると、遅滞なくフィードバック信号ＨＧＦＢをローレベルからハイレベルに切り替える。
【００６５】
ゲート信号ＨＧのアップエッジに伴うトランジスタ１Ｈのターンオンにより出力信号ＳＯＵＴがローレベルからハイレベル（電源電圧Ｖｉｎのレベル）へと切り替わる。これを受けて、出力検出信号ＳＯＵＴ＿Ｌがハイレベルからローレベルに切り替わる。
【００６６】
期間ＰＢでは、所定条件ＪＪが成立することが無くなる程度に、コンデンサＣ１の端子電圧が或る電圧値にて安定しており、電流ＩＰＬＵＳも或る電流値にて安定している。タイミングｔＢ２と一致する信号ＬＧＣＴＬのダウンエッジタイミングから、電流ＩＯと電流ＩＰＬＵＳの合成電流がコンデンサＣ２に向けて供給されて（図３及び図４（ｂ）参照）、ノードＮＤ２の電圧が期間ＰＡよりも相対的に大きな速度で上昇してゆく。そして、ノードＮＤ２の電圧が出力回路１４０における判定電圧（例えば２Ｖ）に達すると信号ＨＧＣＴＬにアップエッジが生じる。
【００６７】
所定条ＪＪが成立する期間、即ち、信号ＳＩＮがハイレベルであって且つ信号ＬＧＦＢがローレベルであって且つ信号ＳＯＵＴ＿Ｌがハイレベルである期間は、信号ＳＩＮによりトランジスタ１Ｈをオン状態にすべきことが指示されていて且つ信号ＬＧＦＢによりトランジスタ１Ｌがオフ状態であることが示されているのに、出力信号ＳＯＵＴがローレベルとなっている（即ちトランジスタ１Ｈがオン状態となっていない）期間に相当する。当該期間はデッドタイムに属するため削減されるべきである。但し、所定条件ＪＪが成立する期間の長さは、回路素子の定数ばらつきや周辺温度に依存して変化し、一様ではない。図３のデッドタイム調整回路１００は、所定条件ＪＪが成立する期間が時間の経過と共に短縮されて最終的には消滅するように動作するため、回路素子の定数ばらつきや周辺温度に関係なく、デッドタイムを適正な形で短縮することが可能となる。デッドタイム（デッドタイム期間）の短縮により、デッドタイムに関わる損失の低減が図られる。
【００６８】
図９は、信号ＳＩＮのダウンエッジに応答した各信号波形を表している。信号ＳＩＮのダウンエッジに応答した動作は、期間ＰＡと期間ＰＢとで共通である。信号ＳＩＮのダウンエッジタイミングの直前において、信号ＳＩＮはハイレベルであって、ハイレベルの信号ＳＩＮに応じ、信号ＨＧＣＴＬ、ＨＧ及びＨＧＦＢはハイレベルであり且つ信号ＬＧＣＴＬ、ＬＧ及びＬＧＦＢはローレベルであり且つ出力信号ＳＯＵＴはハイレベルである。
【００６９】
ゲート制御信号生成回路４は、入力信号ＳＩＮのハイレベルからローレベルへの切り替わりを受けると、トランジスタ１Ｈをターンオフすべく、遅滞なく制御信号ＨＧＣＴＬをハイレベルからローレベルに切り替える。ドライバ回路２Ｈは、制御信号ＨＧＣＴＬのハイレベルからローレベルへの切り替わりを受けると、遅滞なくゲート信号ＨＧをハイレベルからローレベルに切り替える。状態検出回路３Ｈは、ゲート信号ＨＧのハイレベルからローレベルへの切り替わりを受けると、遅滞なくフィードバック信号ＨＧＦＢをハイレベルからローレベルに切り替える。
【００７０】
ゲート制御信号生成回路４は、フィードバック信号ＨＧＦＢのハイレベルからローレベルへの切り替わりを受けると、トランジスタ１Ｌをターンオンすべく、遅滞なく制御信号ＬＧＣＴＬをローレベルからハイレベルに切り替える。ドライバ回路２Ｌは、制御信号ＬＧＣＴＬのローレベルからハイレベルへの切り替わりを受けると、遅滞なくゲート信号ＬＧをローレベルからハイレベルに切り替える。状態検出回路３Ｌは、ゲート信号ＬＧのローレベルからハイレベルへの切り替わりを受けると、遅滞なくフィードバック信号ＬＧＦＢをローレベルからハイレベルに切り替える。
【００７１】
［第２実施例］
第２実施例を説明する。第２実施例では、上述の構成及び動作に関する幾つかの変形技術の説明を交えつつ、第１実施例のブリッジ出力回路ＢＢについて考察する。
【００７２】
入力信号ＳＩＮにおいて、ハイレベルは、トランジスタ１Ｈをオン状態とし且つトランジスタ１Ｌをオフ状態とすべきことを指示するレベル（出力オン指令レベル）に相当し、ローレベルは、トランジスタ１Ｈをオフ状態とし且つトランジスタ１Ｌをオン状態とすべきことを指示するレベル（出力オフ指令レベル）に相当する。
【００７３】
図３のデッドタイム調整回路１００は、ゲート制御信号ＬＧＣＴＬのダウンエッジのタイミング（ｔＡ２、ｔＢ２）から、様々な要素にて定まる遅延量分の時間だけ遅れたタイミングにおいてゲート制御信号ＨＧＣＴＬのアップエッジを生じさせる。つまり、第１実施例では、トランジスタ１Ｈがオフ状態であって且つトランジスタ１Ｌがオン状態であるときに、入力信号ＳＩＮがローレベルからハイレベルに切り替わると、ゲート制御信号生成回路４は、トランジスタ１Ｌをオフ状態とするためのローレベルのゲート制御信号ＬＧＣＴＬを生成及び出力すると共に、ローレベルのゲート制御信号ＬＧＣＴＬを遅延させた信号より、トランジスタ１Ｈをオン状態とするためのハイレベルのゲート制御信号ＨＧＣＴＬを生成及び出力する。
【００７４】
ゲート制御信号ＬＧＣＴＬのダウンエッジタイミングとゲート制御信号ＨＧＣＴＬのアップエッジタイミング間の差に相当する遅延量を、デッドタイム調整回路１００は、第１〜第３遅延制御信号に基づいて制御している。図３の構成において、第１〜第３遅延制御信号は、夫々、調整用電流出力回路１１０に入力される信号ＳＩＮ、ＬＧＦＢ及びＳＯＵＴ＿Ｌである。
【００７５】
図３のデッドタイム調整回路１００は、所定条件ＪＪが満たされるときに遅延量を減少させるよう構成されている。より具体的には、調整用電流出力回路１１０は、所定条件ＪＪが満たされるたびに、所定条件ＪＪが満たされる期間において調整用電流をトランジスタ１１１を通じてコンデンサＣ１に供給することでコンデンサＣ１の端子電圧を更新していく。上記遅延量は電流ＩＰＬＵＳを決定するコンデンサＣ１の端子電圧に依存する。従って、遅延回路１２０は、トランジスタ１Ｌをオフ状態とするためのローレベルのゲート制御信号ＬＧＣＴＬを、コンデンサＣ１の端子電圧に応じた時間だけ遅延させた信号を、トランジスタ１Ｈをオン状態とするためのハイレベルのゲート制御信号ＨＧＣＴＬとして生成及び出力すると言える。換言すれば、遅延回路１２０は、ゲート制御信号ＬＧＣＴＬのダウンエッジのタイミングから、コンデンサＣ１の端子電圧に応じた遅延量分の時間だけ遅れたタイミングにおいてゲート制御信号ＨＧＣＴＬのアップエッジを生じさせる。
【００７６】
遅延回路１２０において、充電電流供給回路１３０は、ゲート制御信号ＬＧＣＴＬのレベルがトランジスタ１Ｌをオン状態とするためのレベル（ハイレベル）からトランジスタ１Ｌをオフ状態とするためのレベル（ローレベル）に切り替わったタイミングより、所定電流ＩＯとコンデンサＣ１の端子電圧に応じた電流ＩＰＬＵＳとをコンデンサＣ２に供給する。出力回路１４０はコンデンサＣ２の端子電圧に基づきゲート制御信号ＨＧＣＴＬを生成及び出力する。
【００７７】
期間ＰＡにおいて、コンデンサＣ１の端子電圧（即ち両端子間電圧）は所定の初期電圧と一致すると共に、ゲート制御信号ＬＧＣＴＬのダウンエッジタイミングとゲート制御信号ＨＧＣＴＬのアップエッジタイミング間の差に相当する遅延量は、図６のタイミングｔＡ２及びｔＡ５間の間隔に相当する所定の初期遅延量と一致する。但し、入力信号ＳＩＮのローレベル及びハイレベル間の遷移の繰り返しの中で、コンデンサＣ１を介して流れる調整用電流の累積量が増大するとコンデンサＣ１の端子電圧が初期電圧から離れてゆき、該累積量の増大に伴ってコンデンサＣ１の端子電圧と初期電圧との差が増大すると遅延量が初期遅延量から減少してゆく。そして、期間ＰＢの如く、遅延量の減少を通じて所定条件ＪＪが満たされる期間が生じなくなると、コンデンサＣ１の端子電圧が固定されて遅延量も固定されることになる。
【００７８】
図３の構成では、初期電圧は０Ｖであり、調整用電流はコンデンサＣ１を充電させるようにコンデンサＣ１に流れる。但し、初期電圧は０Ｖ以外の電圧であっても良い。初期電圧が正の電圧であるとき、調整用電流がコンデンサＣ１の蓄積電荷を放電させる向きに流れるよう、デッドタイム調整回路１００が変形されても良い。同様に考えて、ゲート制御信号ＬＧＣＴＬのダウンエッジタイミングにてコンデンサＣ２の端子電圧（即ち両端子間電圧）を正の所定電圧としておき、そのダウンエッジタイミングからコンデンサＣ２の蓄積電荷を放電させる向きに電流ＩＯ及びＩＰＬＵＳが流れるよう、デッドタイム調整回路１００が変形されても良い。この場合には、コンデンサＣ２の端子電圧（即ち両端子間電圧）が放電に伴い低下してきて所定の判定電圧を下回ったときに、ゲート制御信号ＨＧＣＴＬのアップエッジを生じさせれば良い。何れにせよ、コンデンサＣ１を介して流れる調整用電流の累積量が増大するとコンデンサＣ１の端子電圧が初期電圧から離れてゆき、該累積量の増大に伴ってコンデンサＣ１の端子電圧と初期電圧との差が増大すると遅延量が初期遅延量から減少してゆくことに変わりは無く、遅延量の減少を通じて所定条件ＪＪが満たされる期間が生じなくなると、コンデンサＣ１の端子電圧が固定されて遅延量も固定されることになる。
【００７９】
第２遅延制御信号は、トランジスタ１Ｌのオン／オフ状態を示す信号であるならば、ゲート制御信号ＬＧＦＢ以外であっても良い。例えば、ゲート信号ＬＧを第２遅延制御信号として用いても構わない。この場合、図３の構成において、信号ＬＧＦＢの代わりに信号ＬＧをインバータ回路１１４に入力すれば良い。
【００８０】
第３遅延制御信号は、出力信号ＳＯＵＴのレベルを示す信号であるならば、出力検出信号ＳＯＵＴ＿Ｌ以外であっても良い。例えば、出力信号ＳＯＵＴそのものを第３遅延制御信号として用いるようにしても良い。この場合、図３の構成において、出力検出信号ＳＯＵＴ＿Ｌの代わりに出力信号ＳＯＵＴを調整用電流出力回路１１０に入力し、出力信号ＳＯＵＴが所定の出力判定レベル以下であるときにハイレベルをとり且つ出力信号ＳＯＵＴが所定の出力判定レベルを超えるときにローレベルをとるデジタル信号を生成する回路を回路１１０に設けておいて、当該デジタル信号をＮＡＮＤ回路１１３の第３入力端子に入力すれば良い。ＮＡＮＤ回路１１３の第３入力端子への入力信号が  出力オン状態においてローレベルとなるように且つ出力オフ状態においてハイレベルとなるように、出力判定レベルは、電源電圧Ｖｉｎよりも低い所定の正の電圧値（例えば１Ｖ）を有する。信号ＳＯＵＴをインバータ回路に通して得られる信号をＮＡＮＤ回路１１３の第３入力端子に入力しても良い（但し、ここにおけるインバータ回路に電圧Ｖｉｎ以上の耐圧を持たせておく必要がある）。
【００８１】
或いは、第３遅延制御信号は、トランジスタ１Ｈのオン／オフ状態を示す信号であっても良く、従って例えば、信号ＨＧ、ＨＧＣＴＬ及びＨＧＦＢの何れかを第３遅延制御信号として用いるようにしても良い。この場合、図３の構成において、出力検出信号ＳＯＵＴ＿Ｌの代わりに信号ＨＧ、ＨＧＣＴＬ及びＨＧＦＢの何れかの反転信号（論理反転信号）をＮＡＮＤ回路１１３の第３入力端子に入力すれば良い。
【００８２】
何れせよ、第１遅延制御信号としての入力信号ＳＩＮが出力オン状態とすべきことを示していて（即ち例えば入力信号ＳＩＮがハイレベルであり）、且つ、第２遅延制御信号によりトランジスタ１Ｌがオフ状態であることが示され（即ち例えば信号ＬＧＦＢ又はＬＧがローレベルであり）、且つ、第３遅延制御信号により出力信号ＳＯＵＴのレベルが所定の出力判定レベル以下であることが示されているとき（即ち例えば信号ＳＯＵＴ＿Ｌがハイレベル又は信号ＳＯＵＴがローレベルであるとき）又は第３遅延制御信号によりトランジスタ１Ｈがオフ状態であることが示されているとき（即ち例えば信号ＨＧ、ＨＧＣＴＬ又はＨＧＦＢがローレベルであるとき）、所定条件ＪＪが成立しているとして、上記遅延量を減少させる方向に調整用電流をコンデンサＣ１に流す構成が採用されれば良い。所定条ＪＪが成立する期間は、トランジスタ１Ｈをオン状態にすべきことが指示されていて且つトランジスタ１Ｌがオフ状態であるのに、トランジスタ１Ｈがオン状態となっていない期間に相当し、当該期間はデッドタイムに属すると考えられるからである。
【００８３】
［第３実施例］
第３実施例を説明する。図３に示されるデッドタイム調整回路１００は、上述の機能が満たされる限り様々に変更可能である。例として、図１０に、変形されたデッドタイム調整回路１００であるデッドタイム調整回路１００’を示す。図３のデッドタイム調整回路１００から見た図１０のデッドタイム調整回路１００’の相違点は以下の第１相違点及び第２相違点のみであり、その他の点に関し回路１００’は回路１００と同様である。第１相違点は、デッドタイム調整回路１００’には演算増幅器１３９が追加されている点である。第２相違点は、デッドタイム調整回路１００’では、調整用電流出力回路１１０として調整用電流出力回路１１０’が設けられている点である。ここでは、これらの相違点に関わる部分の説明だけを設け、同様の部分の説明を原則として省略する。尚、第１相違点及び第２相違点の内の何れか一方のみによる変形をデッドタイム調整回路１００に施すようにしても良い。
【００８４】
第１相違点に関して説明する。デッドタイム調整回路１００’において、トランジスタ１１１のドレインとトランジスタ１５０のドレインとコンデンサＣ１の一端とが互いに接続されるノードＮＤ１は、トランジスタ１３１のゲートではなく、演算増幅器１３９の非反転入力端子に接続される。そして、演算増幅器１３９の出力端子がトランジスタ１３１のゲートに接続され、トランジスタ１３１のソースと抵抗１３６の一端との接続ノードが演算増幅器１３９の反転入力端子に接続される。抵抗１３６の他端はグランドに接続される。
【００８５】
図１０のデッドタイム調整回路１００’においても、図３のデッドタイム調整回路１００と同様に、コンデンサＣ１の端子電圧に応じて電流ＩＰＬＵＳを調整できる。つまり、デッドタイム調整回路１００’では、演算増幅器１３９の作用によりコンデンサＣ１の端子電圧と抵抗１３６の抵抗値とで定まるドレイン電流がトランジスタ１３１に流れ、トランジスタ１３１のドレイン電流に比例する電流ＩＰＬＵＳがトランジスタ１３３のドレイン電流として流れる。
【００８６】
尚、図１０では演算増幅器１３９が遅延回路１２０外に示されているが、デッドタイム調整回路１００’において、演算増幅器１３９は遅延回路１２０内の構成要素であると考えても良いし、充電電流供給回路１３０内の構成要素であると考えても良い。
【００８７】
第２相違点に関して説明する。調整用電流出力回路１１０’では、図３の抵抗１１２の代わりに定電流源が設けられる。具体的には、図１０の調整用電流出力回路１１０’は、符号１１１、１１３及び１１４〜１１８によって参照される各構成要素から成る。トランジスタ１１５及び１１６は、トランジスタ１１１と同様、Ｐチャネル型のＭＯＳＦＥＴとして構成されている。トランジスタ１１８はＮチャネル型のＭＯＳＦＥＴとして構成されている。図１０の調整用電流出力回路１１０’におけるトランジスタ１１１、ＮＡＮＤ回路１１３及びインバータ回路１１４の動作及び接続関係は、図３の調整用電流出力回路１１０におけるそれらと同じである。
【００８８】
トランジスタ１１１のドレインはノードＮＤ１に接続される一方で、トランジスタ１１１のソースはトランジスタ１１５のドレインに接続される。トランジスタ１１５及び１１６の各ソースは内部電源電圧Ｖｒｅｇが印加される端子に接続される。トランジスタ１１５のゲートとトランジスタ１１６のゲート及びドレインは抵抗１１７の一端に共通接続され、抵抗１１７の他端はトランジスタ１１８のドレインに接続される。トランジスタ１１８のソースはグランドに接続される。トランジスタ１１８のゲートにはリセット信号ＲＳＴの反転信号が入力される。従って、上述のリセット処理が行われていないとき（即ちリセット信号ＲＳＴがローレベルであるとき）、トランジスタ１１８のゲートに対してハイレベルの信号が入力されることでトランジスタ１１８がオン状態となり、トランジスタ１１１もオン状態であることを条件に、抵抗１１７の抵抗値等に依存する定電流がトランジスタ１１１を通じてコンデンサＣ１に流れることになる。当然、トランジスタ１１１がオフ状態であるときには上記定電流は流れない。即ち、調整用電流出力回路１１０’では定電流源に対するスイッチ回路が構成されている。
【００８９】
［第４実施例］
第４実施例を説明する。第４実施例では、上述のブリッジ出力回路ＢＢのスイッチング電源装置などへの適用を説明する。
【００９０】
図１１は、第４実施例に係るスイッチング電源装置の構成図である。スイッチング電源装置は、スイッチング電源ＩＣ２００と、スイッチング電源ＩＣ２００に対して外付け接続される複数のディスクリート部品と、を備え、当該複数のディスクリート部品には、インダクタ２３１、抵抗２３２及び２３３並びにコンデンサ２３４が含まれる。図１１のスイッチング電源装置は、所望の入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成する降圧型のスイッチング電源装置として構成されている。入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔは正の直流電圧であり、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎよりも低い。スイッチング電源装置の出力端子２３５に出力電圧Ｖｏｕｔが現れる。ここでは、入力電圧Ｖｉｎが１２Ｖであるとする。抵抗２３２及び２３３の抵抗値を調整することで１２Ｖ未満の所望の正の電圧値（例えば１Ｖや５Ｖ）を出力電圧Ｖｏｕｔに持たせることができる。
【００９１】
スイッチング電源ＩＣ２００は、図１２に示すような、半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品である。ＩＣ２００の筐体に複数の外部端子が露出して設けられており、その複数の外部端子には、図１１に示される端子２２１〜２２４が含まれる。これら以外の端子も、上記複数の外部端子に含まれうる。尚、図１２に示されるＩＣ２００の外部端子の数は例示に過ぎない。
【００９２】
スイッチング電源ＩＣ２００には、ブリッジ出力回路ＢＢと出力制御回路２１０が設けられる。入力電圧Ｖｉｎは端子２２１に供給される。端子２２２は図１の端子７に相当し、従って端子２２２よりブリッジ出力回路ＢＢの出力信号ＳＯＵＴが出力される。端子２２３はグランドに接続される。端子２２２はインダクタ２３１の一端に接続され、インダクタ２３１の他端は出力端子２３５に接続される。出力端子２３５は、コンデンサ２３４を介してグランドに接続され、一方で、抵抗２３２の一端に接続される。抵抗２３２の他端は抵抗２３３を介してグランドに接続される。抵抗２３２及び２３３間の接続ノードには出力電圧Ｖｏｕｔの分圧が生じ、その分圧が帰還電圧Ｖｆｂとして端子２２４に加えられる。出力制御回路２１０は、入力電圧Ｖｉｎに基づきＩＣ２００内部で生成された所定の基準電圧Ｖｒｅｆと帰還電圧Ｖｆｂとに基づいて、出力電圧Ｖｏｕｔが目標出力電圧にて安定化されるようにブリッジ出力回路ＢＢに対する入力信号ＳＩＮを生成及び出力する（故に、出力制御回路２１０を入力信号生成回路と称することができる）。目標出力電圧は、基準電圧Ｖｒｅｆと抵抗２３２及び２３３による分圧比（出力電圧Ｖｏｕｔの分圧比）とで定まる電圧であって、出力電圧Ｖｏｕｔが安定化されるべき電圧である。トランジスタ１Ｈがオン状態となる出力オン期間とトランジスタ１Ｌがオン状態となる出力オフ期間が交互に訪れることで、出力信号ＳＯＵＴとして矩形波状のスイッチング電圧が端子２２２に生じ、当該スイッチング電圧がインダクタ２３１及びコンデンサ２３４により整流及び平滑化されて出力電圧Ｖｏｕｔが得られる。
【００９３】
出力電圧Ｖｏｕｔを目標出力電圧にて安定化させるための制御方式として、任意の制御方式が採用されても良い。例えば、出力制御回路２１０においてコンスタントオンタイム制御方式が採用されても良い。コンスタントオンタイム制御方式自体は周知であるため、詳細な説明を省略するが、この場合、出力制御回路２１０は、信号ＳＩＮにおける２つの隣接するアップエッジタイミング間において、信号ＳＩＮが固定時間だけハイレベルとなるような信号ＳＩＮを生成することになる。結果、固定長の出力オン期間と可変長の出力オフ期間とが交互に切り替わるようインダクタ２３１に電流を流れて、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔが生成される。
【００９４】
また、出力制御回路２１０において電圧モード制御方式や電流モード制御法方式が採用されても良い。即ち例えば、基準電圧Ｖｒｅｆ及び帰還電圧Ｖｆｂ間の差に応じた電圧を三角波と比較することでパルス幅変調信号を生成し、該パルス幅変調信号を信号ＳＩＮとしても良い。
【００９５】
ブリッジ出力回路ＢＢを備えたスイッチング電源装置は任意の種類の電気機器に搭載可能であり、当該電気機器内の任意の機能回路の駆動電圧として出力電圧Ｖｏｕｔを利用できる。図１３に、ブリッジ出力回路ＢＢを備えたスイッチング電源装置が搭載される電気機器の例として、複写機の外観図を示す。この他、例えば、ブリッジ出力回路ＢＢを備えたスイッチング電源装置が搭載される電気機器は、携帯電話機（スマートホンに分類される携帯電話機を含む）、携帯情報端末、タブレット型パーソナルコンピュータ、テレビ受像機、プロジェクタ、デジタルカメラ、ＭＰ３プレイヤー、歩数計、又は、Bluetooth（登録商標）ヘッドセットであって良い。
【００９６】
また、ブリッジ出力回路ＢＢの出力信号ＳＯＵＴを、直接、任意の負荷に供給するようにしても良い。即ち例えば、図１４に示す如く、出力信号ＳＯＵＴが加わる端子７を負荷としてのモータＭＴに接続し、出力信号ＳＯＵＴとしてのスイッチング電圧をモータＭＴに供給することも可能である。この場合、出力制御回路３１０とブリッジ出力回路ＢＢとでモータドライバ装置を構成することができる。出力制御回路３１０は、例えば、モータＭＴにて発生されるべきトルクを指定するトルク指令値Ｔ＊に基づき、指定されたトルクがモータＭＴにて生じるようブリッジ出力回路ＢＢに対する入力信号ＳＩＮを生成すれば良い（故に、出力制御回路３１０を入力信号生成回路と称することができる）。トルク指令値Ｔ＊は、モータドライバ装置内で生成されても良いし、図示されない外部機器からモータドライバ装置に供給されても良い。
【００９７】
［第５実施例］
第５実施例を説明する。
【００９８】
図１１のスイッチング電源ＩＣ２００の各構成要素は半導体集積回路の形態で形成され、当該半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置が構成される。但し、複数のディスクリート部品を用いてスイッチング電源ＩＣ２００内の回路と同等の回路を構成するようにしても良い。
【００９９】
また、ブリッジ出力回路ＢＢ単体を半導体集積回路の形態で形成し、当該半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置を構成するようにいても良い。
【０１００】
トランジスタ１Ｈ及び１Ｌから成るハーフブリッジ回路１において、トランジスタ１Ｈのドレインは第１電源端子に接続され、トランジススタ１Ｌのソースは第２電源端子に接続されることになるが、第１電源端子及び第２電源端子は固定された電位を有する端子であれば任意である。但し、第１電源端子における電位は第２電源端子における電位よりも高い。
【０１０１】
論理値を示す任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係を逆にしても良い（即ち論理値“１”にハイレベルを割り当てるのかローレベルを割り当てるのかは任意であって良い）。
【０１０２】
トランジスタ１ＨをＰチャネル型のＭＯＳＦＥＴにて構成するようにしても良く、この場合には、上述のスイッチング制御が実現されるように、トランジスタ１Ｈのゲートに供給される電圧レベルが上述のものから変形される。トランジスタ１ＬをＰチャネル型のＭＯＳＦＥＴにすることも可能ではある。
【０１０３】
トランジスタ１Ｈ及び１Ｌは電圧制御型のトランジスタであれば任意の種類のトランジスタであって良い。図３のトランジスタ１３１についても同様である。
それら以外の上述の各トランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述されたトランジスタを、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
【０１０４】
＜＜本発明の考察＞＞
上述の実施形態にて具体化された本発明について考察する。
【０１０５】
本発明の一側面に係るブリッジ出力回路Ｗは、入力信号（ＳＩＮ）の供給を受けて前記入力信号に応じた出力信号（ＳＯＵＴ）を出力端子から出力するブリッジ出力回路であって、第１電源端子と前記出力端子との間に設けられた第１トランジスタ（１Ｈ）と、前記出力端子と第２電源端子との間に設けられた第２トランジスタ（１Ｌ）と、前記第１トランジスタのゲート信号である第１ゲート信号（ＨＧ）に基づき前記第１トランジスタのオン／オフ状態を検出して検出結果を示す第１検出信号（ＨＧＦＢ）を出力する第１検出回路（３Ｈ）と、前記第２トランジスタのゲート信号である第２ゲート信号（ＬＧ）に基づき前記第２トランジスタのオン／オフ状態を検出して検出結果を示す第２検出信号（ＬＧＦＢ）を出力する第２検出回路（３Ｌ）と、前記入力信号、前記第１検出信号及び前記第２検出信号に基づき、前記第１トランジスタ及び前記第２トランジスタが同時にオン状態とならないように、第１ゲート制御信号（ＨＧＣＴＬ）及び第２ゲート制御信号（ＬＧＣＴＬ）を生成するゲート制御信号生成回路（４）と、前記第１ゲート制御信号に基づき前記第１ゲート信号を前記第１トランジスタに供給する第１ドライバ回路（２Ｈ）と、前記第２ゲート制御信号に基づき前記第２ゲート信号を前記第２トランジスタに供給する第２ドライバ回路（２Ｌ）と、を備え、前記入力信号は、前記第１トランジスタをオン状態とし且つ前記第２トランジスタをオフ状態とすべきことを指示する出力オン指令レベルと、前記第１トランジスタをオフ状態とし且つ前記第２トランジスタをオン状態とすべきことを指示する出力オフ指令レベルと、を交互にとり、前記第１トランジスタがオフ状態であって且つ前記第２トランジスタがオン状態であるときに前記入力信号にて前記出力オフ指令レベルから前記出力オン指令レベルへの切り替わりがあると、前記ゲート制御信号生成回路は、前記第２トランジスタをオフ状態とするための前記第２ゲート制御信号（図６及び図８においてローレベルのＬＧＣＴＬ）を生成するとともに、前記第２トランジスタをオフ状態とするための前記第２ゲート制御信号を遅延させた信号より前記第１トランジスタをオン状態とするための前記第１ゲート制御信号（図６及び図８においてハイレベルのＨＧＣＴＬ）を生成し、前記遅延の時間である遅延量を、前記入力信号である第１遅延制御信号（図３においてＳＩＮ）と、前記第２トランジスタのオン／オフ状態を示す第２遅延制御信号（図３においてＬＧＦＢ）と、前記出力信号のレベル又は前記第１トランジスタのオン／オフ状態を示す第３遅延制御信号（図３においてＳＯＵＴ＿Ｌ）と、に基づいて制御することを特徴とする。
【０１０６】
前記第２トランジスタをオフ状態とするための前記第２ゲート制御信号を遅延させた信号より前記第１トランジスタをオン状態とするための前記第１ゲート制御信号を生成するようにし、この際、第１〜第３遅延制御信号に基づいて遅延量を制御することで、デッドタイムを適正に短縮することが可能となる。
【０１０７】
具体的には例えば、ブリッジ出力回路Ｗにおいて、前記ゲート制御信号生成回路は、所定条件（ＪＪ）が満たされるときに前記遅延量を減少させるように構成され、前記所定条件は、前記第１遅延制御信号としての前記入力信号が前記出力オン指令レベルであり、且つ、前記第２遅延制御信号により前記第２トランジスタがオフ状態であることが示され、且つ、前記第３遅延制御信号により前記出力信号のレベルが所定レベル以下であること又は前記第１トランジスタがオフ状態であることが示されているときに、満たされると良い。
【０１０８】
所定条が満たされる期間は、第１トランジスタをオン状態にすべきことが指示されていて且つ第２トランジスタがオフ状態であるのに、第１トランジスタがオン状態となっていない期間に相当し、当該期間はデッドタイムに属すると考えられる。所定条件の充足により当該期間の存在が示されるときに遅延量を減少させることでデッドタイムの短縮が図られる。
【０１０９】
より具体的には例えば、ブリッジ出力回路Ｗにおいて、前記ゲート制御信号生成回路（４）は、調整用コンデンサ（Ｃ１）と、前記所定条件が満たされるたびに、前記所定条件が満たされる期間において調整用電流を前記調整用コンデンサを介して流すことで前記調整用コンデンサの端子電圧を更新してゆく調整用電流出力回路（１１０）と、前記第２トランジスタをオフ状態とするための前記第２ゲート制御信号を、前記調整用コンデンサの端子電圧に応じた時間だけ遅延させた信号を、前記第１トランジスタをオン状態とするための前記第１ゲート制御信号として生成する遅延回路（１２０）と、を備えていると良い。
【０１１０】
更に具体的には例えば、ブリッジ出力回路Ｗにおいて、前記遅延回路（１２０）は、遅延用コンデンサ（Ｃ２）と、前記第２ゲート制御信号のレベルが前記第２トランジスタをオン状態とするためのレベルから前記第２トランジスタをオフ状態とするためのレベルに切り替わったタイミングより、所定電流（ＩＯ）と前記調整用コンデンサの端子電圧に応じた電流（ＩＰＬＵＳ）とを前記遅延用コンデンサに供給する回路（１３０）と、を備え、前記遅延用コンデンサの端子電圧に基づき前記第１ゲート制御信号（HGCTL）を生成すると良い。
【０１１１】
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【符号の説明】
【０１１２】
ＢＢ  ブリッジ出力回路
ＳＩＮ、ＳＯＵＴ  入力信号、出力信号
１Ｈ、１Ｌ  ハイサイドトランジスタ、ローサイドトランジスタ
２Ｈ、２Ｌ  ハイサイドドライバ回路、ローサイドドライバ回路
３Ｈ、３Ｌ  ハイサイド状態検出回路、ローサイド状態検出回路
４  ゲート制御信号生成回路
５  出力検出回路
６  入力端子
７  出力端子
１００  デッドタイム調整回路
１１０  調整用電流出力回路
１２０  遅延回路
１３０  充電電流供給回路
１４０  出力回路
Ｃ１  コンデンサ（調整用コンデンサ）
Ｃ２  コンデンサ（遅延用コンデンサ）
【図１】
2020127145.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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