(57)【要約】【課題】全体の寄生インダクタンスの低減が可能な半導体ユニットを提供する。【解決手段】一方の面に第１主電極および他方の面に第２主電極をそれぞれ有し、平行な複数の列に配置された複数のトランジスタチップ３ａ〜３ｊと、トランジスタチップ３ａ〜３ｊの第１主電極と電気的に接続され、トランジスタチップ３ａ〜３ｊの列の延伸方向に沿って一方の辺の両隅部を突出させた第１導体層１２ａと、第１導体層１２ａの両隅部の間に配置された第２導体層１２ｂと、複数のトランジスタチップ３ａ〜３ｊの第２主電極側に配置され、複数のトランジスタチップ３ａ〜３ｊの第２主電極及び第２導体層１２ｂに電気的に接続された配線層を有する配線基板とを備える。【選択図】図１２
2020047656.tif 000002
【特許請求の範囲】
【請求項１】
一方の面に第１主電極および他方の面に第２主電極をそれぞれ有し、平行な複数の列に配置された複数のトランジスタチップと、
前記トランジスタチップの前記第１主電極と電気的に接続され、前記トランジスタチップの列の延伸方向に沿って一方の辺の両隅部を突出させた第１導体層と、
前記第１導体層の前記両隅部の間に配置された第２導体層と、
前記複数のトランジスタチップの前記第２主電極側に配置され、前記複数のトランジスタチップの前記第２主電極及び前記第２導体層に電気的に接続された配線層を有する配線基板と、
を備えることを特徴とする半導体ユニット。
【請求項２】
前記第２導体層の両端領域は、前記複数のトランジスタチップのそれぞれの列の延長線上にあり、前記両端領域で前記配線層と導電接続していることを特徴とする請求項１に記載の半導体ユニット。
【請求項３】
前記トランジスタチップの列の間に列状に配置され、前記トランジスタチップと電気的に逆並列に接続された複数のダイオードチップを備えることを特徴とする請求項１又は２に記載の半導体ユニット。
【請求項４】
前記第１導体層は、前記両隅部とは反対側の他方の辺の中央部を突出させたことを特徴とする請求項１から３のいずれか１項に記載の半導体ユニット。
【請求項５】
前記第１導体層の前記両隅部に接続された第１端子と、
前記第２導体層に接続された第２端子と、
前記第１導体層の前記中央部に接続された第３端子と、
前記複数のトランジスタチップの前記第２主電極と前記配線層を接続する第１導電ポストと、
前記第２導体層の前記両端領域と前記配線層を接続する第２導電ポストと、を有し、
前記第１端子の一部、前記第２端子の一部及び前記第３端子の一部を除いて、前記トランジスタチップ、前記第１導体層、第２導体層及び前記配線基板を樹脂で封止した請求項４に記載の半導体ユニット。
【請求項６】
一方の面に第１主電極および他方の面に第２主電極をそれぞれ有し、平行な複数の列に配置された複数の第１トランジスタチップと、前記第１トランジスタチップの前記第１主電極と電気的に接続され、前記第１トランジスタチップの列の延伸方向に沿って一方の辺の両隅部を突出させた第１導体層と、前記第１導体層の前記両隅部の間に配置された第２導体層と、前記複数の第１トランジスタチップの前記第２主電極側に配置され、前記複数の第１トランジスタチップの前記第２主電極及び前記第２導体層に電気的に接続された第１配線層を有する第１配線基板とを備えた第１半導体ユニットと、
一方の面に第３主電極および他方の面に第４主電極をそれぞれ有し、平行な複数の列に配置された複数の第２トランジスタチップと、前記第２トランジスタチップの前記第３主電極と電気的に接続され、前記第２トランジスタチップの列の延伸方向に沿って一方の辺の両隅部を突出させた第３導体層と、前記第３導体層の前記両隅部の間に配置された第４導体層と、前記複数の第２トランジスタチップの前記第４主電極側に配置され、前記複数の第２トランジスタチップの前記第４主電極及び前記第４導体層に電気的に接続された第２配線層を有する第２配線基板とを備えた第２半導体ユニットと、
前記第１半導体ユニットの前記第１主電極に正極連結部を介して電気的に接続された正極外部端子と、
前記第２半導体ユニットの前記第４主電極に負極連結部を介して電気的に接続された負極外部端子と、
前記第２半導体ユニットの前記第３主電極と電気的に接続された出力外部端子と、
前記第１半導体ユニットの前記第２主電極及び前記第２半導体ユニットの前記第３主電極に電気的に接続された中間連結部と、を備え、
前記第１半導体ユニットの前記第１導体層の前記両隅部と前記第２半導体ユニットの前記第３導体層の前記両隅部とを対向して配置し、
前記正極連結部の主面と前記負極連結部の主面が互いに離間して対面するように配置され、かつ前記正極連結部及び前記負極連結部の両方の前記主面が前記第１半導体ユニットの上面と平行に配置されることを特徴とする半導体モジュール。
【請求項７】
前記第３導体層は、前記両隅部とは反対側の他方の辺の中央部を突出させており、
前記出力外部端子は、前記第２半導体ユニットの前記第３導体層の前記中央部と電気的に接続されていることを特徴とする請求項６に記載の半導体モジュール。
【請求項８】
請求項６又は７に記載の複数の前記半導体モジュールが、該半導体モジュールの前記各正極外部端子、前記各負極外部端子、前記各出力外部端子をそれぞれ露出されるように外装ケースに内蔵されたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用の半導体ユニット、この半導体ユニットを複数用いた半導体モジュール及び半導体装置に関する。
【背景技術】
【０００２】
直流電力を交流電力に変換するインバータ装置等の電力用半導体装置では、１組の半導体スイッチング素子及び整流素子を搭載した１素子入りパッケージ（１ｉｎ１）タイプの半導体ユニット（以下において「１素子入り半導体ユニット」と称す。）や２つの１素子入り半導体ユニットを搭載した２素子入りパッケージ（２ｉｎ１）タイプの半導体モジュール（以下において「２素子入り半導体モジュール」と称す。）が用いられている。特許文献１は、半導体スイッチング素子のソース端子、ドレイン端子及びゲート端子を長手方向に配置した１素子入り半導体ユニットを互いに対向させた複数の半導体モジュールを並列接続して、大電流容量半導体装置とした構成を提案している。各ドレイン端子を接続する正極端子のバスバーと各ソース端子を接続する負極端子のバスバーを平行に近接して配置し、インダクタンスの低減を図っている。
【０００３】
特許文献２には、１素子入り半導体ユニットを対向して配置し、正極端子及び負極端子のバスバーの主面を縦方向にして平行に並置した半導体装置が記載されている。特許文献３には、半導体素子の主面に平行に配置した正極端子及び負極端子の平板状のバスバーを近接して重ねて配置することが記載されている。特許文献４には、１素子入り半導体ユニットを複数季節して配置した半導体装置が記載されている。特許文献５には、導電ポストが固着された配線基板を有する複数の１素子入り半導体ユニットを組み合わせた半導体装置が記載されている。特許文献６には、導電ポストが接続された配線基板を有する複数の２素子入り半導体モジュールを組み合わせた半導体装置が記載されている。特許文献７には、正極端子及び負極端子それぞれの一部が半導体素子の上部で互いに平行に積層された複数の２素子入り半導体モジュールを用いる半導体装置が記載されている。特許文献８には、２つの１素子入り半導体ユニットを、一方の第１主電極と他方の第２主電極を接続した半導体装置が記載されている。
【０００４】
特許文献１、２、３、６、７には、正極端子及び負極端子を接続するそれぞれのバスバーを平行に並置して逆向きの電流が流れるようにし、寄生インダクタンス（浮遊インダクタンス）を低減している。特許文献４には、並置した半導体ユニットにおいて、一方の半導体ユニットの半導体素子に流れる電流と他方の半導体ユニットの半導体素子に流れる電流の向きを逆にして、寄生インダクタンスを低減している。大電力半導体モジュールや半導体装置では、複数の半導体ユニットを並列接続で用いる。また、半導体ユニットにおいても、大電力用として複数の主回路チップを並列接続で用いている。特許文献１〜８は、複数の主回路チップを配列接続して構成した１素子入り半導体ユニットについての寄生インダクタンスの低減については言及していない。
【０００５】
２素子入り半導体モジュールは半波整流（ハーフブリッジ）回路として機能し、正極側の１素子入り半導体ユニット（上アーム）と負極側の１素子入り半導体ユニット（下アーム）で構成される。上アームと下アームの結節部が出力連結部となり、出力端子に接続される。２素子入り半導体モジュールの直流端子間のインダクタンスによってスイッチング動作時にサージ電圧等が発生し、悪影響を及ぼすので、直流端子間の寄生インダクタンスを低減することが要求される。２素子入り半導体モジュールの直流電流の経路は、正極端子‐正極連結部‐上アーム‐出力連結部‐下アーム‐負極連結部‐負極端子の各部で構成される。電流経路の各部でのインダクタンスの総和が、２素子入り半導体モジュールの直流端子間のインダクタンスとなる。したがって、２素子入り半導体モジュール全体の寄生インダクタンスを低減するためには、電流経路の各部における寄生インダクタンスを低減する必要がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１４−２３６１５０号公報
【特許文献２】特開２００７−２３６０４４号公報
【特許文献３】国際公開第２０１４／２０８４５０号
【特許文献４】特開２０１５−２０７６８５号公報
【特許文献５】国際公開第２０１１／０８３７３７号
【特許文献６】特開２０１２−１１９６１８号公報
【特許文献７】特開２０１５−２１３４０８号公報
【特許文献８】国際公開第２０１４／０３０２５４号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記問題点を鑑み、全体の寄生インダクタンスの低減が可能な半導体ユニット、この半導体ユニットを複数用いた半導体モジュール及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の第１の態様は、（ａ）一方の面に第１主電極および他方の面に第２主電極をそれぞれ有し、平行な複数の列に配置された複数のトランジスタチップと、（ｂ）トランジスタチップの第１主電極と電気的に接続され、トランジスタチップの列の延伸方向に沿って一方の辺の両隅部を突出させた第１導体層と、（ｃ）第１導体層の両隅部の間に配置された第２導体層と、（ｄ）複数のトランジスタチップの第２主電極側に配置され、複数のトランジスタチップの第２主電極及び第２導体層に電気的に接続された配線層を有する配線基板と、を備える半導体ユニットであることを要旨とする。
【０００９】
本発明の第２の態様は、（ａ）一方の面に第１主電極および他方の面に第２主電極をそれぞれ有し、平行な複数の列に配置された複数の第１トランジスタチップと、第１トランジスタチップの第１主電極と電気的に接続され、第１トランジスタチップの列の延伸方向に沿って一方の辺の両隅部を突出させた第１導体層と、第１導体層の両隅部の間に配置された第２導体層と、複数の第１トランジスタチップの第２主電極側に配置され、複数の第１トランジスタチップの第２主電極及び第２導体層に電気的に接続された第１配線層を有する第１配線基板とを備えた第１半導体ユニットと、（ｂ）一方の面に第３主電極および他方の面に第４主電極をそれぞれ有し、平行な複数の列に配置された複数の第２トランジスタチップと、第２トランジスタチップの第３主電極と電気的に接続され、第２トランジスタチップの列の延伸方向に沿って一方の辺の両隅部を突出させた第３導体層と、第３導体層の両隅部の間に配置された第４導体層と、複数の第２トランジスタチップの第４主電極側に配置され、複数の第２トランジスタチップの第４主電極及び第４導体層に電気的に接続された第２配線層を有する第２配線基板とを備えた第２半導体ユニットと、（ｃ）第１半導体ユニットの第１主電極に正極連結部を介して電気的に接続された正極外部端子と、（ｄ）第２半導体ユニットの第４主電極に負極連結部を介して電気的に接続された負極外部端子と、（ｅ）第２半導体ユニットの第３主電極と電気的に接続された出力外部端子と、（ｆ）第１半導体ユニットの第２主電極及び第２半導体ユニットの第３主電極に電気的に接続された中間連結部と、を備え、第１半導体ユニットの第１導体層の両隅部と第２半導体ユニットの第３導体層の両隅部とを対向して配置し、正極連結部の主面と負極連結部の主面が互いに離間して対面するように配置され、かつ正極連結部及び負極連結部の両方の主面が第１半導体ユニットの上面と平行に配置される半導体モジュールであることを要旨とする。
【００１０】
本発明の第３の態様は、（ａ）上記本発明の第２の態様に記載の複数の半導体モジュールが、半導体モジュールの各正極外部端子、各負極外部端子、各出力外部端子をそれぞれ露出されるように外装ケースに内蔵された半導体装置であることを要旨とする。
【発明の効果】
【００１１】
本発明によれば、全体の寄生インダクタンスの低減が可能な半導体ユニット、この半導体ユニットを複数用いた半導体モジュール及び半導体装置を提供できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態に係る半導体ユニットの一例を説明する平面概略図である。
【図２】本発明の第１実施形態に係る半導体ユニットの一例を示す回路図である。
【図３】図１のＡ−Ａ線から垂直にきった半導体ユニットの断面概略図である。
【図４】本発明の第１実施形態に係る半導体ユニットに用いる半導体チップの配列の一例を説明する平面概略図である。
【図５】本発明の第１実施形態に係る半導体モジュールの一例を示す平面概略図である。
【図６】本発明の第１実施形態に係る半導体モジュールに設けられた外部端子の一例を示す斜視図である。
【図７】本発明の第１実施形態に係る半導体モジュールの一例を示す回路図である。
【図８】本発明の第１実施形態に係る半導体装置の一例を示す斜視図である。
【図９】本発明の第１実施形態に係る半導体装置の一例を示す回路図である。
【図１０】本発明の第１実施形態に係る半導体装置を外装ケースに搭載した一例を示す斜視図である。
【図１１】本発明の第２実施形態に係る半導体ユニットの一例を説明する平面概略図である。
【図１２】本発明の第２実施形態に係る半導体ユニットに用いる半導体チップの配列の一例を説明する平面概略図である。
【図１３】本発明の第２実施形態に係る半導体モジュールの一例を示す平面概略図である。
【図１４】本発明の第２実施形態に係る半導体モジュールに設けられた外部端子の一例を示す斜視図である。
【図１５】本発明の第２実施形態に係る半導体装置の一例を示す斜視図である。
【図１６】従来の半導体ユニットの一例を説明する平面概略図である。
【図１７】比較例の半導体装置の一例を示す斜視図である。
【図１８】本発明の実施例に係る半導体装置のインダクタンスの評価結果の一例を示す図である。
【図１９】本発明のその他の実施形態に係る半導体ユニットに用いる半導体チップの配列の一例を説明する平面概略図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明の第１及び第２実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【００１４】
本明細書において、トランジスタチップを構成する半導体素子の「第１主電極領域」「第３主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。トランジスタチップを構成する半導体素子の「第２主電極領域」「第４主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。このように、「第１主電極領域」「第３主電極領域」がソース領域であれば、「第２主電極領域」「第４主電極領域」はドレイン領域を意味する。「第１主電極領域」「第３主電極領域」がエミッタ領域であれば、「第２主電極領域」「第４主電極領域」はコレクタ領域を意味する。「第１主電極領域」「第３主電極領域」がアノード領域であれば、「第２主電極領域」「第４主電極領域」はカソード領域を意味する。バイアス関係を交換すれば、多くの場合、「第１主電極領域」「第３主電極領域」の機能と「第２主電極領域」「第４主電極領域」の機能を交換可能である。
【００１５】
本明細書においてＭＩＳトランジスタのソース領域は絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のエミッタ領域として選択可能な「一方の主電極領域（第１又は第３主電極領域）」である。又、ＭＩＳ制御静電誘導サイリスタ（ＳＩサイリスタ）等のサイリスタにおいては、一方の主電極領域はカソード領域として選択可能である。ＭＩＳトランジスタのドレイン領域は、ＩＧＢＴにおいてはコレクタ領域を、サイリスタにおいてはアノード領域として選択可能な半導体装置の「他方の主電極領域（第２又は第４主電極領域）」である。
【００１６】
（第１実施形態）
＜半導体ユニット＞
本発明の第１実施形態に係る半導体ユニット１は、図１及び図３に示すように、導電ピンからなる電極端子（７ａ，７ｂ，７ｃ，７ｄ）、樹脂９、絶縁回路基板１０及び配線基板２０を備える。樹脂９の上面には、矩形の凹部１７ａ、１７ｂ、１７ｃ、１７ｄが設けられる。凹部１７ａ、１７ｂ、１７ｃ、１７ｄには、それぞれ第１端子（ドレイン電極ピン）７ａ、第２端子（ソース電極ピン）７ｂ、制御電極端子（制御電極ピン）７ｃ、及び補助電極端子（補助電極ピン）７ｄが配置される。絶縁回路基板１０及び配線基板２０は、樹脂（封止樹脂）９の内部に内蔵される。樹脂９は、図１に示した平面パターンにおいて矩形状を有する。第１端子７ａ及び第２端子７ｂは、樹脂９の長手方向の一方の端部（図１において右側の端部）において、樹脂９の短手方向で互いに対向するように配置される。制御電極端子７ｃ及び補助電極端子７ｄは、樹脂９の長手方向の他方の端部（図１において左側の端部）において、樹脂９の短手方向で互いに対向するように配置される。第１端子７ａと補助電極端子７ｄとが樹脂９の長手方向で互いに対向し、第２端子７ｂと制御電極端子７ｃとが樹脂９の長手方向で互いに対向する。
【００１７】
第１実施形態に係る半導体ユニット１は、図２に示すように、スイッチング素子Ｔｒ及びスイッチング素子Ｔｒに逆接続された整流素子Ｄｉを有する。整流素子Ｄｉの陰極（カソード）電極Ｃがスイッチング素子Ｔｒの第１主電極（ドレイン電極）Ｄに電気的に接続される。ドレイン電極（第１主電極）Ｄは、半導体ユニット１の第１端子（ドレイン電極ピン）７ａに電気的に接続される。整流素子Ｄｉの陽極（アノード）電極Ａがスイッチング素子Ｔｒの第２主電極（ソース電極）Ｓに電気的に接続される。ソース電極（第２主電極）Ｓは、半導体ユニット１の第２端子（ソース電極ピン）７ｂに電気的に接続される。スイッチング素子Ｔｒの制御電極（ゲート電極）Ｇには、スイッチング速度や損失を調整するための抵抗素子Ｒが付加される。ゲート電極Ｇは、図１に示した半導体ユニット１の制御電極端子７ｃに電気的に接続される。補助ソース電極Ｓａはソース電極側の電圧等を検出するための補助電極であり、図１に示した半導体ユニット１の補助電極端子７ｄに電気的に接続される。
【００１８】
第１実施形態に係る半導体ユニット１のトランジスタチップを構成するスイッチング素子Ｔｒとして、ＭＩＳトランジスタ、ＩＧＢＴ等の絶縁ゲート構造で、トランジスタチップの深さ方向に主電流が流れる縦型半導体素子が好適である。第１実施形態に係る半導体ユニット１のダイオードチップを構成する整流素子Ｄｉとして、ファストリカバリダイオード（ＦＲＤ）、ショトキバリアダイオード（ＳＢＤ）等の縦型半導体素子が好適である。以下、スイッチング素子Ｔｒとして炭化珪素（ＳｉＣ）を用いる絶縁ゲート構造の縦型ＭＩＳＦＥＴ、整流素子ＤｉとしてＳｉＣを用いるＳＢＤを用いて説明する。
【００１９】
なお、トランジスタチップをなすＭＩＳトランジスタとはＭＩＳＦＥＴやＭＩＳＳＩＴ等を含む概念である。ゲート絶縁膜にシリコン酸化膜（ＳｉＯ２）膜を用いたＭＯＳトランジスタに対して、「ＭＩＳトランジスタ」は、ＳｉＯ２膜以外の絶縁膜をゲート絶縁膜として用いた、より包括的な絶縁ゲート型トランジスタを意味する。ＭＩＳトランジスタのゲート絶縁膜には、シリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜も使用可能である。或いは、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜でもよい。更にはこれらの単層膜内のいくつかを選択し、複数を積層した複合膜等も使用可能である。また、半導体材料として、ＳｉＣの他にも、珪素（Ｓｉ）、窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等の半導体材料がそれぞれ使用可能である。
【００２０】
図３及び図４に示すように、第１実施形態に係る半導体ユニット１の絶縁回路基板１０は、絶縁板１１、絶縁板１１の上面にパターニングされた導体層１２ａ、１２ｂ、１２ｃ、１２ｄ、及び絶縁板１１の下面に設けられた導体層１３を有する。絶縁回路基板１０は、例えば、セラミック基板の表面に銅が共晶接合された直接銅接合（ＤＣＢ）基板、セラミック基板の表面に活性金属ろう付け（ＡＭＢ）法により金属が配置されたＡＭＢ基板等を採用可能である。セラミック基板の材料は、例えば、窒化ケイ素（Ｓｉ3Ｎ4）、窒化アルミニウム（ＡｌＮ）、アルミナ（Ａｌ2Ｏ3）等を採用可能である。配線基板２０は通常のプリント配線基板であり、樹脂板２１の上面及び下面にそれぞれ配線層２２ａ及び配線層２２ｂを有する。図３から理解できるように、配線基板２０には、複数の貫通孔が設けられている。導電ポスト（５ａ、５ｂ、５ｃ、６ｂ、６ｃ、６ｄ）は、貫通孔の内側に導体を鍍金した貫通ビアに挿入され、配線層２２ａ、２２ｂの両方又はいずれかに電気的に接続される。また、第１端子７ａ、第２端子７ｂ、制御電極端子７ｃ、及び補助電極端子７ｄは、配線層２２ａ、２２ｂとは電気的に絶縁された貫通孔に挿入される。
【００２１】
図３及び図４に示すように、絶縁回路基板１０の導体層１２ａに複数の半導体チップ（３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈ、３ｉ、３ｊ、４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆ、４ｇ、４ｈ）が配置される。半導体チップ（３ａ〜３ｊ、４ａ〜４ｈ）は、図２のスイッチング素子Ｔｒを構成するトランジスタチップ３ａ〜３ｊ、及び図２の整流素子Ｄｉを構成するダイオードチップ４ａ〜４ｈからなる。図４に示すように、トランジスタチップ３ａ、３ｂ、３ｃ、３ｄ、３ｅは、絶縁回路基板１０の上側の端部で長手方向、即ち半導体ユニット１の長手方向に沿って配列される。トランジスタチップ３ｆ、３ｇ、３ｈ、３ｉ、３ｊは、絶縁回路基板１０の下側の端部で長手方向、即ち半導体ユニット１の長手方向に沿って配列される。ダイオードチップ４ａ〜４ｈは、絶縁回路基板１０の中央部でトランジスタチップ３ａ〜３ｅの列とトランジスタチップ３ｆ〜３ｊの列との間に配列される。ダイオードチップ４ａ〜４ｄがトランジスタチップ３ａ〜３ｅ側に、ダイオードチップ４ｅ〜４ｈがトランジスタチップ３ｆ〜３ｊ側に配置される。なお、第１実施形態では、１０個のトランジスタチップ３ａ〜３ｊ及び８個のダイオードチップ４ａ〜４ｈを用いて説明しているが、チップの数は限定されない。
【００２２】
半導体チップ（３ａ〜３ｊ、４ａ〜４ｈ）が絶縁回路基板１０の導体層１２ａと接する下面に、図２のスイッチング素子Ｔｒのドレイン電極及び整流素子Ｄｉのカソード電極が形成されている。また、図４に示すように、導体層１２ａの右上側の端部に第１端子７ａが電気的に接続されている。したがって、スイッチング素子Ｔｒのドレイン電極及び整流素子Ｄｉのカソード電極が第１端子７ａに電気的に接続される。
【００２３】
一方、トランジスタチップ３ａ〜３ｊのそれぞれの上面には、ソース電極及びゲート電極が設けられる。ダイオードチップ４ａ〜４ｈのそれぞれの上面には、アノード電極が設けられる。例えば導電ポスト（第１導電ポスト）５ａが、トランジスタチップ３ｄ、３ｊのソース電極に電気的に接続されて、トランジスタチップ３ｄ、３ｊのソース電極からそれぞれ垂直に立ち上がる。図４において主電極ポストの符号を省略しているが、導電ポスト５ａと同様に、導電ポスト（５ａ〜５ｃ、６ｂ〜６ｄ）の他の主電極ポストも、トランジスタチップ３ａ〜３ｃ，３ｅ〜３ｉのそれぞれのソース電極から垂直に立ち上がる。同様に、制御電極ポスト５ｂがトランジスタチップ３ｄ、３ｊのそれぞれのゲート電極に電気的に接続されて、トランジスタチップ３ｄ、３ｊのゲート電極から垂直に立ち上がる。図４において制御電極ポストの符号を省略しているが、制御電極ポスト５ｂと同様に、他の制御電極ポストがトランジスタチップ３ａ〜３ｃ，３ｅ〜３ｉのそれぞれのゲート電極に電気的に接続され、トランジスタチップ３ａ〜３ｃ，３ｅ〜３ｉのそれぞれのゲート電極から垂直に立ち上がる。更に、陽極ポスト５ｃがダイオードチップ４ａ，４ｆのそれぞれのアノード電極に電気的に接続され、ダイオードチップ４ａ，４ｆのアノード電極から垂直に立ち上がる。陽極ポストの符号を省略しているが、陽極ポスト５ｃと同様に、他の陽極ポストがダイオードチップ４ｂ〜４ｅ、４ｇ、４ｈのそれぞれのアノード電極に電気的に接続され、ダイオードチップ４ｂ〜４ｅ、４ｇ、４ｈのそれぞれのアノード電極から垂直に立ち上がる。この結果、例えば、導電ポスト５ａと陽極ポスト５ｃは、配線基板２０の配線層２２ｂに設けられたソース配線、及び配線層２２ａに設けられた補助ソース配線によって、電気的に短絡される。一方、制御電極ポスト５ｂは、配線基板２０の配線層２２ａに向かって立ち上がり、配線層２２ａに設けられたゲート配線に電気的に接続される。
【００２４】
導電ポスト６ｂは、図３及び図４に示すように、絶縁回路基板１０の導体層１２ｂから配線基板２０に向かって立ち上がり、配線基板２０の配線層２２ｂに設けられたソース配線に電気的に接続される。したがって、トランジスタチップ３ａ〜３ｊのそれぞれのソース電極（第２主電極）が、導体層１２ｂを介して第２端子７ｂに電気的に接続される。導電ポスト６ｃは、図３及び図４に示すように、絶縁回路基板１０の導体層１２ｃに電気的に接続する抵抗素子８から配線基板２０に向かって立ち上がり、配線基板２０の配線層２２ａに設けられたゲート配線に電気的に接続される。したがって、トランジスタチップ３ａ〜３ｊのそれぞれのゲート電極が、導体層１２ｃを介して制御電極端子７ｃに電気的に接続される。また、導電ポスト６ｃが絶縁回路基板１０の導体層１２ｄから配線基板２０に向かって立ち上がり、配線基板２０の配線層２２ｂに電気的に接続される。したがって、トランジスタチップ３ａ〜３ｊのそれぞれのソース電極が、導体層１２ｄを介して補助電極端子７ｄに電気的に接続される。
【００２５】
図３及び図４には、図２に示した半導体ユニット１のスイッチング素子Ｔｒが通電時の電流経路を示す。図３及び図４において、点線が第１端子７ａからトランジスタチップ３ａ〜３ｊへと流れていく主回路電流の往路を示し、２点鎖線がトランジスタチップ３ａ〜３ｊから第２端子７ｂへと流れる主回路電流の復路を示す。半導体ユニット１では、第１端子７ａを正極、第２端子７ｂを負極として直流電圧が印加される。図３及び図４に示すように、制御電極端子７ｃから絶縁回路基板１０の導体層１２ｃ、抵抗素子８、導電ポスト６ｃ、配線基板２０のゲート配線及び制御電極ポスト５ｂを介して、トランジスタチップ３ａ〜３ｊそれぞれのゲート電極にゲート電圧が印加される。ゲート電圧の印加によってトランジスタチップ３ａ〜３ｊそれぞれが通電状態になる。主回路電流は、第１端子７ａから往路の絶縁回路基板１０の導体層１２ａを通り、トランジスタチップ３ａ〜３ｊのそれぞれのドレイン電極からソース電極へとトランジスタチップ３ａ〜３ｊ内を垂直に流れる。続いて、主回路電流は、トランジスタチップ３ａ〜３ｊのそれぞれのソース電極から、導電ポスト５ａを介して復路の配線基板２０の配線層２２ｂに流れる。更に、復路の主回路電流は、導電ポスト６ｂ、絶縁回路基板１０の導体層１２ｂを通り第２端子７ｂへと流れる。なお、図３及び図４には代表例として、第１端子７ａから最末端のトランジスタチップ３ｅ、３ｊを流れる電流経路が示されている。
【００２６】
また、半導体ユニット１の還流動作時には、図２のスイッチング素子Ｔｒが遮断され、整流素子Ｄｉが通電状態になり、第２端子７ｂから第１端子７ａへと還流電流が流れる。図示を省略したが、還流電流は、第２端子７ｂから、絶縁回路基板１０の導体層１２ｂ、導電ポスト６ｂ、配線基板２０の配線層２２ｂ及び陽極ポスト５ｃを介してダイオードチップ４ａ〜４ｈそれぞれのアノード電極に流れる。続いて、還流電流は、ダイオードチップ４ａ〜４ｈそれぞれのアノード電極からカソード電極へと流れ、絶縁回路基板１０の導体層１２ａを介して第１端子７ａへと流れる。
【００２７】
第１実施形態に係る半導体ユニット１では、第１端子７ａ及び第２端子７ｂは、樹脂９の長手方向の一方の端部（図１において右側の端部）において、樹脂９の短手方向で互いに対向するように配置される。また、トランジスタチップ３ａ〜３ｅ及びトランジスタチップ３ｆ〜３ｊは、絶縁回路基板１０の短手方向の両端部のそれぞれにおいて、短手方向の直交方向である長手方向に沿って２列に平行に配列される。したがって、第１端子７ａをトランジスタチップ３ａ〜３ｅの配列の端部に近接して配置し、第２端子７ｂをトランジスタチップ３ｆ〜３ｊの配列の端部に近接して配置することができる。半導体ユニット１の主回路電流は、第１端子７ａから絶縁回路基板１０の導体層１２ａを経由する電流経路の往路を通って、トランジスタチップ３ａ〜３ｅの配列及びトランジスタチップ３ｆ〜３ｊの配列のそれぞれのドレイン電極に流れる。続いて、主回路電流は、トランジスタチップ３ａ〜３ｅ及びトランジスタチップ３ｆ〜３ｊの内部をそれぞれ垂直に昇る分岐経路を形成する。更に主回路電流は、トランジスタチップ３ａ〜３ｅの配列及びトランジスタチップ３ｆ〜３ｊの配列のそれぞれのソース電極を通り、配線基板２０の配線層２２ｂを経由する電流通路に集合される。配線基板２０の配線層２２ｂを経由する電流通路を復路として、主回路電流は、第２端子７ｂに流れる。このように、主回路電流が流れる電流経路の往路と復路とが近接して平行配置され、互いの電流の向きが略逆方向となる。その結果、半導体ユニット１の第１端子７ａ及び第２端子７ｂ間の相互インダクタンスが減少し、半導体ユニット１の寄生インダクタンスを低減することができる。
【００２８】
＜半導体モジュール＞
第１実施形態に係る半導体モジュール２は、図５に示すように、第１実施形態に係る第１半導体ユニット１ａ及び第２半導体ユニット１ｂを備える２素子入り半導体モジュールである。例えば、半導体モジュール２は、第１半導体ユニット１ａを上アーム、第２半導体ユニット１ｂを下アームとする半波整流回路として使用可能である。半導体モジュール２において、第２半導体ユニット１ｂは第１半導体ユニット１ａを１８０度回転させて、互いの樹脂９の短辺を対向配置した構成である。図５に示すように、第１半導体ユニット１ａの第１端子７ａが第２半導体ユニット１ｂの第４接続端子７ｂと対向し、第１半導体ユニット１ａの第２端子７ｂが第２半導体ユニット１ｂの第３接続端子７ａと対向するように配置される。
【００２９】
図６に示すように、第１半導体ユニット１ａの第１端子７ａ（図示省略）に、端部に正極外部端子３１Ａが設けられた平板状の正極連結部３１が電気的に接続される。第２半導体ユニット１ｂの第４接続端子７ｂに、端部に負極外部端子３２Ａが設けられた平板状の負極連結部３２が電気的に接続される。第１半導体ユニット１ａの第２端子７ｂと第２半導体ユニット１ｂの第３接続端子７ａに、端部に出力外部端子３３Ａが設けられた平板状の出力連結部３３が電気的に接続される。正極連結部３１は、第１半導体ユニット１ａの上面に平行に、第１半導体ユニット１ａの第１端子７ａが設けられた一方の短辺とは反対側の他方の短辺に向かって延在する。負極連結部３２は、正極連結部３１に平行に近接して配置され、第１半導体ユニット１ａの他方の短辺に向かって延在する。出力連結部３３は、第２半導体ユニット１ｂの上面に平行に、第２半導体ユニット１ｂの第３接続端子７ａが設けられた一方の短辺とは反対側の他方の短辺に向かって延在する。第１半導体ユニット１ａの他方の短辺の近傍において、第１半導体ユニット１ａの上方又は近辺に正極外部端子３１Ａ及び負極外部端子３２Ａが近接して配置される。第２半導体ユニット１ｂの他方の短辺の近傍において、第２半導体ユニット１ｂの上方又は近辺に出力外部端子３３Ａが配置される。このように、正極連結部３１、負極連結部３２及び出力連結部３３を短縮することができる。なお、第２半導体ユニット１ｂの中央部にゲート外部端子及び補助外部端子を設置するため、出力連結部３３を第２半導体ユニット１ｂの短手方向の端部に折り曲げて配置される。このため、出力連結部３３の配線が長くなるが、出力端子にはインダクタンスの大きな負荷が接続されるため、大きな問題は生じない。
【００３０】
図７に、第１実施形態に係る半導体モジュール２の等価回路図を示す。図７のＰ端子が、図６の正極外部端子３１Ａに対応する。図７のＮ端子が、図６の負極外部端子３２Ａに対応する。図７のＵ端子が、図６の出力外部端子３３Ａに対応する。図７のＧ１端子及びＳ１ａ端子は、それぞれ第１半導体ユニット１ａのゲート電極Ｇ及び補助ソース電極Ｓａに電気的に接続される。図７のＧ２端子及びＳ２ａ端子は、それぞれ第２半導体ユニット１ｂのゲート電極Ｇ及び補助ソース電極Ｓａに電気的に接続される。図７に示すように、第１実施形態に係る半導体モジュール２では、正極外部端子３１Ａ及び負極外部端子３２Ａに、外部電源の正極及び負極が接続される。正極外部端子３１Ａ及び負極外部端子３２Ａの間に主回路電流を流すと、互いに平行に近接配置された正極連結部３１及び負極連結部３２の電流経路では、主回路電流は互いに逆向きとなる。したがって、第１半導体ユニット１ａ及び第２半導体ユニット１ｂの第３接続端子７ａ及び第２端子７ｂに接続される正極連結部３１及び負極連結部３２からなる外部の電流経路における寄生インダクタンスを低減することができる。
【００３１】
上述のように、第１実施形態に係る半導体モジュール２に用いられる第１半導体ユニット１ａ及び第２半導体ユニット１ｂでは、第１端子７ａ及び第２端子７ｂの間の相互インダクタンスを低減することができる。また、第１実施形態に係る半導体モジュール２の正極連結部３１及び負極連結部３２の間の相互インダクタンスも低減できる。したがって、第１実施形態に係る半導体モジュール２では、正極外部端子３１Ａから負極外部端子３２Ａに至る各電流経路で、それぞれの寄生インダクタンスを低減することができる。その結果、半導体モジュール２の全体の寄生インダクタンスを低減することができ、半導体モジュール２のスイッチング動作時に印加されるサージ電圧を抑制することが可能となる。また、正極連結部３１、負極連結部３２及び出力連結部３３を短縮することができるので、半導体モジュール２の小型化が可能となる。また、第１実施形態に係る半導体モジュール２では、従来の２素子入り半導体モジュールと同様に、正極外部端子３１Ａ、負極外部端子３２Ａ及び出力外部端子３３Ａはこの順に、半導体モジュール２の長辺方向に沿って配列される。そのため、第１実施形態に係る半導体モジュール２を従来の２素子入り半導体モジュールと容易に置換することができる。
【００３２】
＜半導体装置＞
第１実施形態に係る半導体装置は、図８に示すように、第１実施形態に係る半導体モジュール２を複数個、例えば２個備える。第１実施形態に係る半導体装置では、半導体モジュール２を、互いの長辺が対面するように並列に配置して大電流化することができる。図９は、第１実施形態に係る半導体装置の等価回路である。図８の一方の半導体モジュール２の正極外部端子３１Ａ、負極外部端子３２Ａ及び出力外部端子３３Ａのそれぞれが、図９のＰ１端子、Ｎ１端子及びＵ１端子に対応する。図８の他方の半導体モジュール２の正極外部端子３１Ａ、負極外部端子３２Ａ及び出力外部端子３３Ａのそれぞれが、図９のＰ２端子、Ｎ２端子及びＵ２端子に対応する。図９のＧ１端子及びＳ１ａ端子は、それぞれ図８の両方の半導体モジュール２に設けられた第１半導体ユニット１ａのゲート電極Ｇ及び補助ソース電極Ｓａに電気的に接続される。図９のＧ２端子及びＳ２ａ端子は、それぞれ図８の両方の半導体モジュール２に設けられた第２半導体ユニット１ｂのゲート電極Ｇ及び補助ソース電極Ｓａに電気的に接続される。図８の下側の半導体モジュール２では、ゲート外部端子及び補助外部端子を設置するため、出力連結部３３ａが第２半導体ユニット１ｂの上面から側壁に折り曲げられて配置される。
【００３３】
図１０に示すように、第１実施形態に係る半導体装置は、正極外部端子３１Ａ、負極外部端子３２Ａ、出力外部端子３３Ａ、制御外部端子３４及び補助外部端子３５が露出するように、外装ケース３７に内蔵される。樹脂からなる外装ケース３７は、複数の固定孔３６Ａを有する支持板３６に支持される。半導体モジュール２は、ネジ等の固定部材３９によって支持板３６に固定される。また、外装ケース３７の上面に、正極外部端子３１Ａ及び負極外部端子３２Ａの間に延伸する接続板用のガイド３８ａ、３８ｂ及び接続板用のリブ３８ｃが設けられる。正極外部端子３１Ａ及び負極外部端子３２Ａに電気的に接続される現行のバスバー等の接続板を容易に接続することができる。例えば、ガイド３８ａとリブ３８ｃの間に正極外部端子３１Ａに電気的に接続する正極用接続板が配置され、ガイド３８ｂとリブ３８ｃの間に負極外部端子３２Ａに電気的に接続する正極用接続板が配置される。正極用接続板と負極用接続板は、図１０に示したガイド３８ａ、３８ｂ及びリブ３８ｃにより互いに平行に対面して設けられる。そのため、正極用接続板と負極用接続板との間の相互インダクタンスを低減することができる。
【００３４】
上述のように、第１実施形態に係る半導体装置に用いる半導体モジュール２では、第１半導体ユニット１ａ及び第２半導体ユニット１ｂの第３接続端子７ａ及び第２端子７ｂの間の相互インダクタンスを低減することができる。また、半導体モジュール２の正極連結部３１及び負極連結部３２の間の相互インダクタンスも低減できる。更に、正極外部端子３１Ａ及び負極外部端子３２Ａに電気的に接続される接続板の間の相互インダクタンスも低減できる。したがって、第１実施形態に係る半導体装置では、正極外部端子３１Ａに接続される接続板から負極外部端子３２Ａ接続される接続板に至る各電流経路で、それぞれの寄生インダクタンスを低減することができる。その結果、第１実施形態に係る半導体装置の全体の寄生インダクタンスを低減することができ、半導体モジュール２のスイッチング動作時に印加されるサージ電圧を抑制することが可能となる。
【００３５】
（第２実施形態）
＜半導体ユニット＞
本発明の第２実施形態に係る半導体ユニット１Ａは、図１１に示すように、端子ピン（７ａ１，７ａ２，７ａ３，７ｂ，７ｃ，７ｄ）、樹脂９、絶縁回路基板１０及び配線基板２０を備える。樹脂９の上面には、凹部１７ａ１、凹部１７ａ２、凹部１７ａ３、１７ｂ、１７ｃ、１７ｄが設けられる。凹部１７ａ１、１７ａ２、１７ａ３には、それぞれ第１端子７ａ１、第１端子７ａ２及び第３端子７ａ３が配置される。第１端子７ａ１及び第１端子７ａ２は、樹脂９の長手方向の一方の端部（図１において右側の端部）において、第２端子７ｂを挟むように設けられる。第３端子７ａ３は、樹脂９の長手方向の他方の端部（図１において左側の端部）において、制御電極端子７ｃ及び補助電極端子７ｄの間に挟まれるように設けられる。第２実施形態に係る半導体ユニット１Ａは、第２端子７ｂが第１端子７ａ１、７ａ２に挟まれ、第３端子７ａ３が制御電極端子７ｃ及び補助電極端子７ｄの間に挟まれるように設けられる点が第１実施形態と異なる。他の構成は、第１実施形態に係る半導体ユニット１と同様であるので、重複した説明を省略する。
【００３６】
図１２に示すように、絶縁回路基板１０の導体層１２ａに複数の半導体チップ（３ａ〜３ｊ、４ａ〜４ｈ）が配置される。半導体チップ（３ａ〜３ｊ、４ａ〜４ｈ）は、図２のスイッチング素子Ｔｒを構成するトランジスタチップ３ａ〜３ｅの配列及びトランジスタチップ３ｆ〜３ｊの配列、及び図２の整流素子Ｄｉを構成するダイオードチップ４ａ〜４ｈからなる。図１２に示すように、トランジスタチップ３ａ、３ｂ、３ｃ、３ｄ、３ｅは、絶縁回路基板１０の上側の端部で長手方向、即ち半導体ユニット１Ａの長手方向に沿って配列される。トランジスタチップ３ｆ、３ｇ、３ｈ、３ｉ、３ｊは、絶縁回路基板１０の下側の端部で長手方向、即ち半導体ユニット１Ａの長手方向に沿ってトランジスタチップ３ａ〜３ｅと平行に配列される。ダイオードチップ４ａ〜４ｈは、絶縁回路基板１０の中央部でトランジスタチップ３ａ〜３ｅの列とトランジスタチップ３ｆ〜３ｊの列との間に配列される。ダイオードチップ４ａ〜４ｄがトランジスタチップ３ａ〜３ｅ側に、ダイオードチップ４ｅ〜４ｈがトランジスタチップ３ｆ〜３ｊ側に配置される。
【００３７】
絶縁回路基板１０の導体層１２ａは、図１２の絶縁回路基板１０の右側の端部において、トランジスタチップ３ａ〜３ｊの列の延伸方向に沿って一方の辺の両隅部を突出させ、導体層１２ｂを挟むようにＵ字状に設けられる。Ｕ字状の導体層１２ａの対向する面に、第１端子７ａ１、７ａ２が第２端子７ｂを挟むように設けられる。導体層１２ｂでは、第２端子７ｂを挟んで、第１端子７ａ１側に導電ポスト（第２導電ポスト）６ｂ１が、第１端子７ａ２側に導電ポスト（第２導電ポスト）６ｂ２が設けられる。したがって、図１２に示すように、導体層１２ｂの短手方向の両端領域は、トランジスタチップ３ａ〜３ｅの列、及びトランジスタチップ３ｆ〜３ｊの列のそれぞれの延長線上にある。また、導体層１２ａは、図１２の絶縁回路基板１０の左側の端部において、導体層１２ｃ及び導体層１２ｄの間に短辺の中央部が突出するように設けられる。第３端子７ａ３は、制御電極端子７ｃ及び補助電極端子７ｄに挟まれるように、導体層１２ａの突出部に設けられる。
【００３８】
図１２において、点線が第１端子７ａ１、７ａ２からトランジスタチップ３ａ〜３ｅの配列及びトランジスタチップ３ｆ〜３ｊの配列へと流れていく主回路電流の往路を示し、２点鎖線がトランジスタチップ３ａ〜３ｅの配列及びトランジスタチップ３ｆ〜３ｊの配列から第２端子７ｂへと流れる主回路電流の復路を示す。半導体ユニット１Ａでは、第１端子７ａ１、７ａ２を正極、第２端子７ｂを負極として直流電圧が印加される。図１２に示すように、制御電極端子７ｃから絶縁回路基板１０の導体層１２ｃ、抵抗素子８、導電ポスト６ｃ、配線基板２０のゲート配線及び制御電極ポスト５ｂを介して、トランジスタチップ３ａ〜３ｅの配列及びトランジスタチップ３ｆ〜３ｊの配列それぞれのゲート電極にゲート電圧が印加される。ゲート電圧の印加によってトランジスタチップ３ａ〜３ｅの配列及びトランジスタチップ３ｆ〜３ｊの配列それぞれが通電状態になる。一方の主回路電流は、第１端子７ａ１から往路の絶縁回路基板１０の導体層１２ａを通り、トランジスタチップ３ａ〜３ｅそれぞれのドレイン電極からソース電極へと流れる。また、他方の主回路電流は、第１端子７ａ２から往路の絶縁回路基板１０の導体層１２ａを通り、トランジスタチップ３ｆ〜３ｊそれぞれのドレイン電極からソース電極へと流れる。続いて、一方の主回路電流は、トランジスタチップ３ａ〜３ｅそれぞれのソース電極から、導電ポスト（第１導電ポスト）５ａを介して復路の配線基板２０の配線層２２ｂに流れ、導電ポスト６ｂ１、導体層１２ｂを通り第２端子７ｂへと流れる。また、他方の主回路電流は、トランジスタチップ３ｆ〜３ｊそれぞれのソース電極から、導電ポスト５ａを介して復路の配線基板２０の配線層２２ｂに流れ、導電ポスト６ｂ２、導体層１２ｂを通り第２端子７ｂへと流れる。なお、図１２には代表例として、第１端子７ａ１、７ａ２から最末端のトランジスタチップ３ｅ、３ｊを流れる電流経路が示されている。また、半導体ユニット１Ａの還流動作時には、第２端子７ｂから第１端子７ａ１、７ａ２へと還流電流が流れる。
【００３９】
第２実施形態に係る半導体ユニット１Ａでは、第１端子７ａ１、７ａ２は、樹脂９の長手方向の一方の端部（図１において右側の端部）において、樹脂９の短手方向で第２端子７ｂを挟むように両隅に配置される。また、トランジスタチップ３ａ〜３ｅは、第１端子７ａ１が配置された側の絶縁回路基板１０の一端部（図１２において上側の端部）において、長手方向に沿って配列される。トランジスタチップ３ｆ〜３ｊは、第１端子７ａ２が配置された側の絶縁回路基板１０の他端部（図１２において下側の端部）において、長手方向に沿って配列される。したがって、第１端子７ａ１、７ａ２と第２端子７ｂとを近接して配置することができる。半導体ユニット１Ａの主回路電流は、第１端子７ａ１、７ａ２から絶縁回路基板１０の導体層１２ａを経由する電流経路の往路を通って、トランジスタチップ３ａ〜３ｅの配列及びトランジスタチップ３ｆ〜３ｊの配列それぞれのドレイン電極に流れる。続いて、主回路電流は、トランジスタチップ３ａ〜３ｅの配列及びトランジスタチップ３ｆ〜３ｊの配列それぞれのソース電極を通り、配線基板２０の配線層２２ｂを経由する電流通路の復路を通って、導電ポスト６ｂ１、６ｂ２を経由して第２端子７ｂに流れる。第２実施形態では、主回路電流の往路においては第１端子７ａ１、７ａ２からそれぞれ、トランジスタチップ３ａ〜３ｅの配列及びトランジスタチップ３ｆ〜３ｊの配列に直線性よく電流を流すことができる。また、主回路電流の復路においてはトランジスタチップ３ａ〜３ｅの配列及びトランジスタチップ３ｆ〜３ｊの配列からそれぞれ、導電ポスト６ｂ１、６ｂ２に直線性よく電流を流すことができる。このように、主回路電流が流れる電流経路の往路と復路とが近接して平行配置され、互いの電流の向きが略逆方向となる。また、主回路電流の往路及び復路の平行度が、第１実施形態に比べてより高まる。その結果、相互インダクタンスの効果により、半導体ユニット１Ａの第１端子７ａ１、７ａ２と第２端子７ｂとの間の相互インダクタンスをより低減することができる。
【００４０】
＜半導体モジュール＞
第２実施形態に係る半導体モジュール２Ａは、図１３に示すように、第２実施形態に係る第１半導体ユニット１Ａａ及び第２半導体ユニット１Ａｂを備える２素子入り半導体モジュールである。例えば、半導体モジュール２Ａは、第１半導体ユニット１Ａａを上アーム、第２半導体ユニット１Ａｂを下アームとする半波整流回路として使用可能である。半導体モジュール２Ａにおいて、第２半導体ユニット１Ａｂは第１半導体ユニット１Ａａを１８０度回転させて、互いの樹脂９の短辺を対向配置した構成である。第１半導体ユニット１Ａａの第１端子７ａ１が第２半導体ユニット１Ａｂの第１端子７ａ２と対向し、第１半導体ユニット１Ａａの第１端子７ａ１が第２半導体ユニット１Ａｂの第１端子７ａ２と対向する。また、第１半導体ユニット１Ａａの第２端子７ｂが第２半導体ユニット１Ａｂの第２端子７ｂと対向するように配置される。第２実施形態に係る半導体モジュール２Ａは、第１半導体ユニット１Ａａ及び第２半導体ユニット１Ａｂを用いる点が第１実施形態の半導体モジュール２と異なる。他の構成は、第１実施形態に係る半導体モジュール２と同様であるので、重複した説明を省略する。
【００４１】
図１４に示すように、第１半導体ユニット１Ａａの第１端子７ａ１（図示省略）及び第１端子７ａ２に、端部に正極外部端子３１Ａが設けられた平板状の正極連結部３１が電気的に接続される。第２半導体ユニット１Ａｂの第２端子７ｂに、端部に負極外部端子３２Ａが設けられた平板状の負極連結部３２が電気的に接続される。第１半導体ユニット１Ａａの第２端子７ｂと第２半導体ユニット１Ａｂの第１端子７ａ１、７ａ２が中間連結部３３ｂを介して電気的に接続される。第２半導体ユニット１Ａｂの第３端子７ａ３に、端部に出力外部端子３３Ａが設けられた出力端子が電気的に接続される。正極連結部３１は、第１半導体ユニット１Ａａの上面に平行に、第１半導体ユニット１Ａａの第１端子７ａ１、７ａ２が設けられた一方の短辺とは反対側の第３端子７ａ３が設けられた他方の短辺に向かって延在する。負極連結部３２は、正極連結部３１に平行に近接して配置され、第１半導体ユニット１Ａａの他方の短辺に向かって延在する。第１半導体ユニット１Ａａの他方の短辺の近傍において、第１半導体ユニット１Ａａの上方又は近辺に正極外部端子３１Ａ及び負極外部端子３２Ａが近接して配置される。第２半導体ユニット１Ａｂの他方の短辺の近傍において、図１２に示した導体層１２ａに直立して接続された出力端子が設けられ、第２半導体ユニット１Ａｂの上方又は近辺に出力端子に接続された出力外部端子３３Ａが配置される。このように、正極連結部３１、負極連結部３２及び出力連結部３３を短縮することができる。なお、第２半導体ユニット１Ａｂの中央部にゲート外部端子及び補助外部端子を設置するため、出力外部端子３３Ａに接続する出力連結部３３が設置されない補助領域６０が設けられる。このため、出力連結部３３の配線の簡素化が可能となる。
【００４２】
上述のように、第２実施形態に係る半導体モジュール２Ａに用いられる第１半導体ユニット１Ａａ及び第２半導体ユニット１Ａｂでは、第１端子７ａ１、７ａ２と第２端子７ｂとの間の相互インダクタンスをより低減することができる。また、第２実施形態に係る半導体モジュール２Ａの正極連結部３１及び負極連結部３２の間の相互インダクタンスも低減できる。したがって、第２実施形態に係る半導体モジュール２Ａでは、正極外部端子３１Ａから負極外部端子３２Ａに至る各電流経路で、それぞれの寄生インダクタンスを低減することができる。その結果、半導体モジュール２Ａの全体の寄生インダクタンスを低減することができ、半導体モジュール２Ａのスイッチング動作時に印加されるサージ電圧を抑制することが可能となる。また、正極連結部３１、負極連結部３２及び出力連結部３３を短縮することができるので、半導体モジュール２Ａの小型化が可能となる。また、第２実施形態にかかる半導体モジュール２Ａでは、従来の２素子入り半導体モジュールと同様に、正極外部端子３１Ａ、負極外部端子３２Ａ及び出力外部端子３３Ａはこの順に、半導体モジュール２Ａの長辺方向に沿って配列される。そのため、第２実施形態にかかる半導体モジュール２Ａを従来の２素子入り半導体モジュールと容易に置換することができる。
【００４３】
＜半導体装置＞
第２実施形態に係る半導体装置は、図１５に示すように、第２実施形態に係る半導体モジュール２Ａを複数個、例えば２個備える。第２実施形態に係る半導体装置では、半導体モジュール２Ａを、互いの長辺が対面するように並列に配置して大電流化することができる。第２実施形態に係る半導体装置は、半導体モジュール２Ａを用いる点が第１実施形態の半導体装置と異なる。他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【００４４】
図１０に示した第１実施形態に係る半導体装置と同様に、第２実施形態に係る半導体装置は外装ケース３７に内蔵される。それぞれの半導体モジュール２Ａの正極外部端子３１Ａ、負極外部端子３２Ａ、出力外部端子３３Ａ、制御外部端子３４及び補助外部端子３５が外装ケース３７の上面に露出する。上述のように、第２実施形態に係る半導体装置に用いる半導体モジュール２Ａでは、第１半導体ユニット１Ａａ及び第２半導体ユニット１Ａｂの第１端子７ａ１、７ａ２と第２端子７ｂとの間の相互インダクタンスをより低減することができる。また、半導体モジュール２Ａの正極連結部３１及び負極連結部３２の間の相互インダクタンスも低減できる。更に、正極外部端子３１Ａ及び負極外部端子３２Ａに電気的に接続される接続板の間の相互インダクタンスも低減できる。したがって、第２実施形態に係る半導体装置では、正極外部端子３１Ａに接続される接続板から負極外部端子３２Ａ接続される接続板に至る各電流経路で、それぞれの寄生インダクタンスを低減することができる。その結果、第２実施形態に係る半導体装置の全体の寄生インダクタンスを低減することができ、半導体モジュール２Ａのスイッチング動作時に印加されるサージ電圧を抑制することが可能となる。更に、第２実施形態に係る半導体装置では、第２半導体ユニット１Ａｂの中央部には、出力外部端子３３Ａに接続する出力連結部３３が設置されない補助領域６０が設けられる。このため、出力連結部３３の配線の簡素化が可能となる。
【００４５】
（半導体装置のインダクタンス）
本発明の第１及び第２実施形態に係る半導体装置について、寄生インダクタンスを評価した。実施例１として、図８に示した第１実施形態に係る半導体装置を用いた。実施例２として、図１５に示した第２実施形態に係る半導体装置を用いた。また、比較例として、図１６及び図１７に示す従来構造の半導体装置を用いた。
【００４６】
図１６は、従来の半導体ユニット１Ｚの各電極端子の構成を示す平面図である。図１６に示すように、矩形状の樹脂９の上面に、第１端子７ａ、第２端子７ｂ、制御電極端子７ｃ及び補助電極端子７ｄが配置される。第１端子７ａは、樹脂９の長手方向の中央部において、第２端子７ｂと、制御電極端子７ｃ及び補助電極端子７ｄに挟まれて設けられる。第２端子７ｂは、樹脂９の長手方向の一端に設けられ、制御電極端子７ｃ及び補助電極端子７ｄは、樹脂９の長手方向の他端に設けられる。制御電極端子７ｃと補助電極端子７ｄとは、樹脂９の短手方向で互いに対向するように配置される。
【００４７】
図１７に示すように、従来の半導体装置は、半導体ユニット１Ｚａ、１Ｚｂからなる２素子入り半導体モジュール２Ｚを２個備える。半導体モジュール２Ｚでは、半導体ユニット１Ｚｂは半導体ユニット１Ｚａを１８０度回転させて、第２端子７ｂが配置された一端部を互いに対向するように配置している。従来の半導体装置では、半導体モジュール２Ｚを、互いの長辺が対面するように並列に配置している。半導体ユニット１Ｚａの第１端子７ａに、端部に正極外部端子３１Ａが設けられた正極連結部３１Ｚが電気的に接続される。半導体ユニット１Ｚｂの第２端子７ｂに、端部に負極外部端子３２Ａが設けられた負極連結部３２Ｚが電気的に接続される。半導体ユニット１Ｚａの第２端子７ｂと半導体ユニット１Ｚｂの第１端子７ａに、端部に出力外部端子３３Ａが設けられた出力連結部３３Ｚが電気的に接続される。正極連結部３１Ｚ、負極連結部３２Ｚ及び出力連結部３３Ｚは、平板状ではなく、段差部や折れ曲がり部等を有する複雑な形状となっている。
【００４８】
図１８に、実施例１、実施例２及び比較例について、インピーダンス測定器によりインピーダンス測定した結果を示す。図１８の「インダクタンス比率」は、周波数１００Ｈｚで測定した比較例のインダクタンス値を１００として換算した比率である。図１８のグラフに示すように、比較例に比べてインダクタンス値は、実施例１で３０％以上減少し、実施例２では４０％以上減少している。このように、実施例１及び実施例２では、スイッチング素子に流れる主回路電流の経路において、往路と復路とを近接して平行配置し、且つ往路と復路とで電流を逆向きにしている。その結果、相互インダクタンスが低減し、半導体装置の寄生インダクタンスを低減することができる。また、図１２に示したように、第２実施形態に係る半導体装置では、第２端子７ｂを挟んで配置された第１端子７ａ１、７ａ２が分離して第１半導体ユニット１ａの両側の長辺近傍に設けられている。そのため、第１端子７ａ１、７ａ２のそれぞれとスイッチング素子との間の電流経路の往路と復路とをより平行に近接して配置することができる。その結果、第１実施形態に係る半導体装置に対応する実施例１よりも、第２実施形態に係る半導体装置に対応する実施例２のほうがインダクタンスをより低減することができる。
【００４９】
（その他の実施形態）
上記のように、本発明は第１及び第２実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。第１及び第２実施形態では、ダイオードチップ４ａ〜４ｈを挟んでトランジスタチップ３ａ〜３ｅの配列及びトランジスタチップ３ｆ〜３ｊの配列を短手方向の両端部に配列している。しかし、トランジスタチップを挟んで、ダイオードチップを両端に配置してもよい。例えば、図１９に示すように、絶縁回路基板１０の導体層１２ａの上に、短手方向の中央部にトランジスタチップ３ａ〜３ｅとトランジスタチップ３ｆ〜３ｊをそれぞれ長手方向に配列する。ダイオードチップ４ａ〜４ｄは、トランジスタチップ３ａ〜３ｅと短手方向の一方の端部との間に配列する。ダイオードチップ４ｅ〜４ｈは、トランジスタチップ３ｆ〜３ｊと短手方向の他方の端部との間に配列する。第１端子７ａ４は、導体層１２ａの一方の端部でトランジスタチップ３ａ、３ｆに面するように、短手方法の中央部に配置する。導体層１２ａの他方の端部でトランジスタチップ３ｅ、３ｊに面するように第３端子７ａ３を配置する。また、長手方向の一方の端部において、導体層１２ａを挟んで短手方向の両端部に導体層１２ｂ１、１２ｂ２を配置する。導体層１２ｂ１に第２端子７ｂ１及び導電ポスト６ｂを配置し、導体層１２ｂ２に第２端子７ｂ２及び導電ポスト６ｂを配置する。このように、トランジスタチップ３ａ〜３ｅの配列及びトランジスタチップ３ｆ〜３ｊの配列を挟んで、ダイオードチップ４ａ〜４ｈを両端に配置しても、電流経路の往路と復路とを平行に近接して配置することができ、インダクタンスの低減が可能となる。
【００５０】
このように、上記の実施形態の開示の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本発明に含まれ得ることが明らかとなろう。又、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の例示的説明から妥当な、特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００５１】
１、１Ａ  半導体ユニット
１ａ、１Ａａ  第１半導体ユニット
１ｂ、１Ａｂ  第２半導体ユニット
２、２Ａ、２Ｚ  半導体モジュール
３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈ、３ｉ、３ｊ  半導体チップ（トランジスタチップ）
４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆ、４ｇ、４ｈ  半導体チップ（ダイオードチップ）
５ａ  導電ポスト（第１導電ポスト）
５ｂ  導電ポスト（制御電極ポスト）
５ｃ  導電ポスト（陽極ポスト）
６ｂ、６ｃ  導電ポスト
６ｂ１、６ｂ２  導電ポスト（第２導電ポスト）
（７ａ，７ｂ，７ｃ，７ｄ）  電極端子
７ａ、７ａ１、７ａ２  第１端子（ドレイン電極ピン）
７ａ３  第３端子
７ｂ  第２端子（ソース電極ピン）
７ｃ  制御電極端子（制御電極ピン）
７ｄ  補助電極端子（補助電極ピン）
８  抵抗素子
９  樹脂（封止樹脂）
１０  絶縁回路基板
１１  絶縁板
１２ａ、１２ｂ、１２ｃ、１２ｄ、１３  導体層
１７ａ、１７ａ１、１７ａ２、１７ａ３、１７ｂ、１７ｃ、１７ｄ  凹部
２０  配線基板
２１  樹脂板
２２ａ、２２ｂ  配線層
３１  正極連結部
３１Ａ  正極外部端子
３２  負極連結部
３２Ａ  負極外部端子
３３、３３ａ  出力連結部
３３ｂ  中間連結部
３３Ａ  出力外部端子
３４  制御外部端子
３５  補助外部端子
３６  支持板
３７  外装ケース
３８ａ、３８ｂ  ガイド
３８ｃ  リブ
【図１】
2020047656.tif 000003
【図２】
2020047656.tif 000004
【図３】
2020047656.tif 000005
【図４】
2020047656.tif 000006
【図５】
2020047656.tif 000007
【図６】
2020047656.tif 000008
【図７】
2020047656.tif 000009
【図８】
2020047656.tif 000010
【図９】
2020047656.tif 000011
【図１０】
2020047656.tif 000012
【図１１】
2020047656.tif 000013
【図１２】
2020047656.tif 000014
【図１３】
2020047656.tif 000015
【図１４】
2020047656.tif 000016
【図１５】
2020047656.tif 000017
【図１６】
2020047656.tif 000018
【図１７】
2020047656.tif 000019
【図１８】
2020047656.tif 000020
【図１９】
2020047656.tif 000021