(57)【要約】【課題】インピーダンスの不整合による信号品質の劣化を抑制可能な半導体記憶装置を提供する。【解決手段】一つの実施形態に係る半導体記憶装置は、ユニットと、メモリと、ワイヤと、被覆樹脂と、を備える。前記ユニットは、第１の面と、第２の面と、前記第１の面及び前記第２の面の間にあるメモリコントローラと、前記メモリコントローラに設けられる複数の第１の入出力端子及び第２の入出力端子と、第１の方向と交差する方向に前記メモリコントローラから離間する第１の層間接続導体と、前記第２の入出力端子と前記第１の層間接続導体とを接続する第１の接続導体と、前記第２の面に設けられて前記第１の層間接続導体に接続される第２の接続導体と、前記第１の方向において前記メモリコントローラに覆われる位置にあり、前記複数の第１の入出力端子に電気的に接続される複数のバンプと、を有する。前記ワイヤは前記メモリと前記第２の接続導体とを接続する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の方向に向く第１の面と、前記第１の面の反対側にある第２の面と、前記第１の面及び前記第２の面の間にあるメモリコントローラと、前記メモリコントローラに設けられて前記第１の方向に向くとともに信号を送受信する複数の第１の入出力端子と、前記メモリコントローラに設けられるとともに前記第１の方向に向く第２の入出力端子と、前記第１の方向と交差する方向に前記メモリコントローラから離間する第１の層間接続導体と、前記第２の入出力端子と前記第１の層間接続導体とを接続する第１の接続導体と、少なくとも一部が前記第２の面に設けられるとともに前記第１の層間接続導体に接続される第２の接続導体と、前記第１の方向において前記メモリコントローラに覆われる位置で前記第１の面から突出し、前記複数の第１の入出力端子に電気的に接続される複数のバンプと、を有するユニットと、
前記第２の面に積み上げられ、前記メモリコントローラにより制御される複数のメモリと、
前記複数のメモリと前記第２の接続導体とを電気的に接続するワイヤと、
前記第２の面と前記複数のメモリとを覆う被覆樹脂と、
を具備する半導体記憶装置。
【請求項２】
前記複数のバンプはそれぞれ、前記第１の方向において当該バンプが電気的に接続された前記第１の入出力端子に覆われる位置にある、請求項１の半導体記憶装置。
【請求項３】
前記複数のバンプは、前記複数の第１の入出力端子に直接的に接続される、請求項２の半導体記憶装置。
【請求項４】
前記複数のバンプのそれぞれの前記第１の方向と直交する断面積は、当該バンプが電気的に接続される前記第１の入出力端子の前記第１の方向と直交する断面積と同じか、より小さい、請求項１乃至請求項３のいずれか一つの半導体記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか一つの半導体記憶装置と、
前記半導体記憶装置を制御するコントローラと、
前記複数のバンプと前記コントローラとを接続する複数の配線を有する基板と、
を具備し、
前記第１の方向と直交する第２の方向における前記バンプの幅は、前記配線の幅と同じかより小さい、
電子機器。
【請求項６】
請求項１乃至請求項４のいずれか一つの半導体記憶装置と、
前記半導体記憶装置を制御するコントローラと、
複数の層と、前記複数の層に設けられて前記複数のバンプと前記コントローラとを接続する複数の配線と、前記複数の層のうち一つに設けられた前記配線の一部と前記複数の層のうち他の一つに設けられた前記配線の一部とを接続する第２の層間接続導体と、を有する基板と、
を具備し、
前記第１の方向と直交する第２の方向における前記バンプの幅は、前記第２の層間接続導体の幅と同じかより小さい、
電子機器。
【請求項７】
第１の方向に向くとともに信号を送受信する複数の第１の入出力端子と、前記第１の方向に向く第２の入出力端子と、前記複数の第１の入出力端子に接続される複数のコントローラバンプと、を有するメモリコントローラと、
前記第１の方向に向く第１の端子面と、前記第１の端子面の反対側にあって前記メモリコントローラに向く第２の端子面と、前記第１の方向において前記メモリコントローラに覆われる位置で前記第１の端子面から突出する複数の外部バンプと、前記第１の方向において前記メモリコントローラに覆われる位置に設けられるとともに前記複数のコントローラバンプと前記複数の外部バンプとを接続する複数の接続導体と、前記第２の端子面に設けられて前記第２の入出力端子に電気的に接続される第１の接続端子と、前記第２の端子面に設けられた第２の接続端子と、前記第１の接続端子と前記第２の接続端子とを接続する接続配線と、を有する第１の基板と、
前記メモリコントローラに積み上げられ、前記メモリコントローラにより制御される複数のメモリと、
前記複数のメモリと前記第２の接続端子とを電気的に接続するワイヤと、
前記第２の端子面と、前記メモリコントローラと、前記複数のメモリとを覆う被覆樹脂と、
を具備する半導体記憶装置。
【請求項８】
前記複数の外部バンプはそれぞれ、前記第１の方向において当該外部バンプが電気的に接続された前記第１の入出力端子に覆われる位置にある、請求項７の半導体記憶装置。
【請求項９】
前記複数の外部バンプのそれぞれの前記第１の方向と直交する断面積は、当該外部バンプが電気的に接続される前記第１の入出力端子の前記第１の方向と直交する断面積と同じかより小さい、請求項７又は請求項８の半導体記憶装置。
【請求項１０】
前記複数の外部バンプのそれぞれの前記第１の方向と直交する断面積は、当該外部バンプが接続される前記接続導体の前記第１の方向と直交する断面積と同じかより小さい、請求項７乃至請求項９のいずれか一つの半導体記憶装置。
【請求項１１】
請求項７乃至請求項１０のいずれか一つの半導体記憶装置と、
前記半導体記憶装置を制御するコントローラと、
前記複数の外部バンプと前記コントローラとを接続する複数の配線を有する第２の基板と、
を具備し、
前記第１の方向と直交する第２の方向における前記外部バンプの幅は、前記配線の幅と同じかより小さい、
電子機器。
【請求項１２】
請求項７乃至請求項１０のいずれか一つの半導体記憶装置と、
前記半導体記憶装置を制御するコントローラと、
複数の層と、前記複数の層に設けられて前記複数の外部バンプと前記コントローラとを接続する複数の配線と、前記複数の層のうち一つに設けられた前記配線の一部と前記複数の層のうち他の一つに設けられた前記配線の一部とを接続する層間接続導体と、を有する第２の基板と、
を具備し、
前記第１の方向と直交する第２の方向における前記外部バンプの幅は、前記層間接続導体の幅と同じかより小さい、
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及び電子機器に関する。
【背景技術】
【０００２】
基板にコントローラチップと複数のメモリチップとを積み上げた半導体記憶装置が知られる。当該半導体記憶装置は、例えば、ボールグリッドアレイ（ＢＧＡ）としてパッケージ化され、基板の底面に複数の半田ボールが設けられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１５／００６９６３２号明細書
【特許文献２】米国特許第８８９６１１１号明細書
【特許文献３】米国特許出願公開第２０１８／００２６０２２号明細書
【特許文献４】米国特許第９９２２９６５号明細書
【特許文献５】米国特許出願公開第２０１７／０３５８５５９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
コントローラチップは、半田ボールを介してプロセッサと信号の送受信を行う。プロセッサとコントローラチップとの間の電気経路においてインピーダンスの不整合が存在すると、信号品質が低下する虞がある。
【課題を解決するための手段】
【０００５】
一つの実施形態に係る半導体記憶装置は、ユニットと、複数のメモリと、ワイヤと、被覆樹脂と、を備える。前記ユニットは、第１の方向に向く第１の面と、前記第１の面の反対側にある第２の面と、前記第１の面及び前記第２の面の間にあるメモリコントローラと、前記メモリコントローラに設けられて前記第１の方向に向くとともに信号を送受信する複数の第１の入出力端子と、前記メモリコントローラに設けられるとともに前記第１の方向に向く第２の入出力端子と、前記第１の方向と交差する方向に前記メモリコントローラから離間する第１の層間接続導体と、前記第２の入出力端子と前記第１の層間接続導体とを接続する第１の接続導体と、少なくとも一部が前記第２の面に設けられるとともに前記第１の層間接続導体に接続される第２の接続導体と、前記第１の方向において前記メモリコントローラに覆われる位置で前記第１の面から突出し、前記複数の第１の入出力端子に電気的に接続される複数のバンプと、を有する。前記複数のメモリは、前記第２の面に積み上げられ、前記メモリコントローラにより制御される。前記ワイヤは、前記複数のメモリと前記第２の接続導体とを電気的に接続する。前記被覆樹脂は、前記第２の面と前記複数のメモリとを覆う。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態の電子機器を概略的に示す例示的な平面図である。
【図２】図２は、第１の実施形態の半導体記憶装置を概略的に示す例示的な断面図である。
【図３】図３は、第１の実施形態の半導体記憶装置の一部を概略的に示す例示的な断面図である。
【図４】図４は、第１の実施形態の配線及びバンプを概略的に示す例示的な斜視図である。
【図５】図５は、第２の実施形態に係る半導体記憶装置の一部を概略的に示す例示的な断面図である。
【図６】図６は、第３の実施形態に係る半導体記憶装置を概略的に示す例示的な断面図である。
【図７】図７は、第３の実施形態に係る半導体記憶装置の一部を概略的に示す例示的な断面図である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
以下に、第１の実施形態について、図１乃至図４を参照して説明する。なお、本明細書において、実施形態に係る構成要素及び当該要素の説明が、複数の表現で記載されることがある。構成要素及びその説明は、本明細書の表現によって限定されない。構成要素は、本明細書におけるものとは異なる名称で特定され得る。また、構成要素は、本明細書の表現とは異なる表現によって説明され得る。
【０００８】
図１は、第１の実施形態の電子機器１を概略的に示す例示的な平面図である。本実施形態における一例としての電子機器１は、スマートフォンである。電子機器１は、例えば、パーソナルコンピュータ、ポータブルコンピュータ、タブレット、携帯電話、テレビジョン受像器、ＵＳＢフラッシュドライブ、ＳＤカード、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ  Ｍｕｌｔｉ  Ｍｅｄｉａ  Ｃａｒｄ）（登録商標）、メモリーカード、他の記憶装置、ウェアラブルデバイス、スマートスピーカー、家庭用電気機器、及び他の装置であっても良い。
【０００９】
図１に示すように、電子機器１は、マザーボード５と、プロセッサ６と、半導体記憶装置７と、アンダーフィル８とを有する。マザーボード５は、基板及び第２の基板の一例である。なお、基板及び第２の基板は、ドーターボードのような他の基板であっても良い。プロセッサ６は、コントローラの一例である。なお、電子機器１は、例えば、筐体や表示装置のような他の部品をさらに有する。
【００１０】
マザーボード５は、例えば、プリント回路板（ＰＣＢ）である。マザーボード５は、複数の配線９を有する。複数の配線９は、プロセッサ６と半導体記憶装置７とを電気的に接続する。
【００１１】
マザーボード５に、プロセッサ６及び半導体記憶装置７が搭載される。プロセッサ６は、例えば、システムオンアチップ（Ｓｙｓｔｅｍ  ｏｎ  ａ  Ｃｈｉｐ：ＳｏＣ）である。なお、プロセッサ６は、他の集積回路（ＩＣ）又は回路であっても良い。プロセッサ６は、半導体記憶装置７を含む電子機器１を制御する。
【００１２】
図２は、第１の実施形態の半導体記憶装置７を概略的に示す例示的な断面図である。本実施形態における一例としての半導体記憶装置７は、半導体パッケージとしてのソリッドステートドライブ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ：ＳＳＤ）である。なお、半導体記憶装置７は、ｅＭＭＣやＵＦＳ（Ｕｎｉｖｅｒｓａｌ  Ｆｌａｓｈ  Ｓｔｏｒａｇｅ）のような他の装置であっても良い。
【００１３】
各図面に示されるように、本明細書において、Ｘ軸、Ｙ軸及びＺ軸が定義される。Ｘ軸とＹ軸とＺ軸とは、互いに直交する。Ｘ軸は、半導体記憶装置７の幅に沿う。Ｙ軸は、半導体記憶装置７の長さ（奥行き）に沿う。Ｚ軸は、半導体記憶装置７の高さ（厚さ）に沿う。
【００１４】
半導体記憶装置７は、ユニット１１と、複数のメモリ１２と、複数のワイヤ１３と、封止樹脂１４とを有する。封止樹脂１４は、被覆樹脂の一例である。第１の実施形態では、メモリコントローラ１５が、ユニット１１に含まれる。
【００１５】
また、半導体記憶装置７は、電源回路のような他の部品をさらに有しても良い。半導体記憶装置７の電源回路は、電子機器１の電源回路により供給される外部直流電源から複数の異なる内部直流電源電圧を生成する。電源回路は、これらの内部直流電源電圧を半導体記憶装置７内の各回路に供給する。電源回路は、外部電源の立ち上がりを検知し、パワーオンリセット信号を生成して、メモリコントローラ１５に供給する。
【００１６】
ユニット１１は、ファンアウトパッケージ（Ｆａｎ  Ｏｕｔ  Ｐａｃｋａｇｅ：ＦＯＰ）又はファンアウトウェハレベルパッケージ（Ｆａｎ  Ｏｕｔ  Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｐａｃｋａｇｅ：ＦＯＷＬＰ）の構造を有する半導体パッケージである。なお、ユニット１１は、この例に限られない。
【００１７】
ユニット１１は、下面１１ａと、上面１１ｂとを有する。下面１１ａは、第１の面の一例である。上面１１ｂは、第２の面の一例である。なお、本明細書における上及び下の表記は、理解のために各図面における上下方向に基づき付されるものであって、各構成要素の位置及び方向を限定するものではない。例えば、下面１１ａが上面１１ｂに対して鉛直上方向に位置しても良い。
【００１８】
下面１１ａは、Ｚ軸の負方向（Ｚ軸の矢印の反対方向）に向く略平坦な面である。Ｚ軸の負方向は、第１の方向の一例である。上面１１ｂは、下面１１ａの反対側にあり、Ｚ軸の正方向（Ｚ軸の矢印が示す方向）に向く略平坦な面である。
【００１９】
ユニット１１は、メモリコントローラ１５を有し、当該メモリコントローラ１５を包む。このため、メモリコントローラ１５は、ユニット１１の下面１１ａと上面１１ｂとの間に位置する。なお、メモリコントローラ１５が、ユニット１１の下面１１ａ及び上面１１ｂの少なくとも一方を形成しても良い。言い換えると、メモリコントローラ１５が下面１１ａ及び上面１１ｂの少なくとも一方で露出されても良い。
【００２０】
メモリコントローラ１５は、例えば、複数のメモリ１２の記憶及び読出しを制御する。なお、メモリコントローラ１５は、メモリ１２に限らず、半導体記憶装置７に含まれる他の電子部品を制御しても良い。
【００２１】
メモリコントローラ１５は、接続インタフェース（Ｉ／Ｆ）を介して、プロセッサ６に電気的に接続される。接続インタフェースは、例えば、ＵＦＳやＰＣＩ  Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｅｘｐｒｅｓｓ，  ＰＣＩｅ）のような規格に準拠する。
【００２２】
メモリコントローラ１５は、下面１５ａと、上面１５ｂと、側面１５ｃとを有する。下面１５ａは、Ｚ軸の負方向に向く略平坦な面である。上面１５ｂは、下面１５ａの反対側に位置し、Ｚ軸の正方向の向く略平坦な面である。側面１５ｃは、下面１５ａの縁と上面１５ｂの縁との間に位置し、Ｘ軸方向及びＹ軸方向に向く。
【００２３】
メモリコントローラ１５は、複数の第１の入出力端子１６と、第２の入出力端子１７と、電源端子１８とをさらに有する。第１の入出力端子１６、第２の入出力端子１７、及び電源端子１８はそれぞれ、円形に形成されるが、四角形のような他の形状に形成されても良い。
【００２４】
複数の第１の入出力端子１６、第２の入出力端子１７、及び電源端子１８は、下面１５ａに設けられ、Ｚ軸の負方向に向く。複数の第１の入出力端子１６、第２の入出力端子１７、及び電源端子１８は、例えば、格子（マトリクス）状に配置される。
【００２５】
第１の入出力端子１６は、上述の接続インタフェースに含まれ、例えば、差動信号を送受信するためのメモリコントローラ１５の端子である。なお、第１の入出力端子１６は、他の信号を送受信するための端子であっても良い。第１の入出力端子１６は、メモリコントローラ１５がプロセッサ６に対してデータを送受信するために用いられる。
【００２６】
第２の入出力端子１７は、メモリコントローラ１５がメモリ１２に対してデータを送受信するために用いられる。電源端子１８は、電子機器１の電源回路（電源）に電気的に接続される。メモリコントローラ１５は、電源端子１８を介して電子機器１の電源回路から外部直流電源を供給される。
【００２７】
メモリコントローラ１５は、他の複数の端子を有しても良い。当該端子は、例えば、グランドに接続される端子や、メモリコントローラ１５の固定のための電気回路から切り離されたパッドを含む。
【００２８】
ユニット１１は、パッケージ層２１と、第１の絶縁層２２と、第１の配線層２３と、第２の絶縁層２４と、第２の配線層２５と、第３の絶縁層２６と、ビア２７と、複数のバンプ２８と、電源バンプ２９とをさらに有する。ビア２７は、第１の層間接続導体の一例である。
【００２９】
パッケージ層２１は、例えば、モールド樹脂などのエポキシ樹脂のような合成樹脂と無機材料からなるフィラーとによって作られ、絶縁性を有する。パッケージ層２１は、メモリコントローラ１５の上面１５ｂ及び側面１５ｃを覆う。このため、パッケージ層２１の一部は、メモリコントローラ１５に対してＺ軸の負方向と交差する方向に位置する。
【００３０】
パッケージ層２１は、下面２１ａ及び上面２１ｂを有する。下面２１ａは、Ｚ軸の負方向に向く略平坦な面である。下面２１ａは、メモリコントローラ１５の下面１５ａと実質的に連続する。上面２１ｂは、Ｚ軸の正方向に向く略平坦な面である。上面２１ｂは、メモリコントローラ１５の上面１５ｂから、Ｚ軸の正方向に離間する。
【００３１】
第１の絶縁層２２は、例えば合成樹脂によって作られ、絶縁性を有する。第１の絶縁層２２は、弾性率と熱膨張係数との調整のため、無機フィラーを含有しても良い。第１の絶縁層２２は、メモリコントローラ１５の下面１５ａと、パッケージ層２１の下面２１ａとを覆う。第１の絶縁層２２に、複数の第１の入出力端子１６、第２の入出力端子１７、及び電源端子１８を露出させる複数の開口が設けられる。
【００３２】
第１の配線層２３は、銅のような導電体によって作られ、第１の絶縁層２２上に設けられる。第１の配線層２３は、複数のパッド２３ａと、接続配線２３ｂと、電源配線２３ｃとを有する。接続配線２３ｂは、第１の接続導体の一例である。
【００３３】
図３は、第１の実施形態の半導体記憶装置７の一部を概略的に示す例示的な断面図である。図３に示すように、複数のパッド２３ａはそれぞれ、対応する第１の入出力端子１６を覆い、当該第１の入出力端子１６に接続される。
【００３４】
パッド２３ａの断面積は、第１の入出力端子１６の断面積と略等しい。本明細書において、断面積は、特段の記載がある場合を除き、Ｚ軸の負方向と直交する断面積（Ｚ軸の負方向に見た場合の断面積）である。
【００３５】
接続配線２３ｂの一方の端部は、第２の入出力端子１７に接続される。接続配線２３ｂは、第２の入出力端子１７と、Ｚ軸の負方向と交差する方向にメモリコントローラ１５から離間した位置との間で、ユニット１１の下面１１ａに沿って延びる。
【００３６】
図２に示すように、電源配線２３ｃの一方の端部は、電源端子１８に接続される。電源配線２３ｃは、電源端子１８と、Ｚ軸の負方向と交差する方向にメモリコントローラ１５から離間した位置との間で、ユニット１１の下面１１ａに沿って延びる。
【００３７】
第２の絶縁層２４は、例えばソルダーレジストであり、第１の絶縁層２２上及び第１の配線層２３上に設けられる。第２の絶縁層２４は、ユニット１１の下面１１ａを形成する。第２の絶縁層２４に、複数のパッド２３ａと、電源配線２３ｃの他方の端部とを露出させる複数の開口が設けられる。このため、複数のパッド２３ａと、電源配線２３ｃの他方の端部とは、ユニット１１の下面１１ａに設けられる。
【００３８】
第２の配線層２５は、銅のような導電体により作られ、パッケージ層２１の上面２１ｂ上に設けられる。第２の配線層２５は、接続端子２５ａと、接続配線２５ｂと有する。接続端子２５ａ及び接続配線２５ｂは、第２の接続導体の一例である。なお、第２の配線層２５は、他の配線を有しても良い。
【００３９】
接続配線２５ｂは、接続端子２５ａに接続される。接続配線２５ｂは、接続端子２５ａと、Ｚ軸の負方向と交差する方向にメモリコントローラ１５から離間した位置との間で、ユニット１１の上面１１ｂに沿って延びる。
【００４０】
第３の絶縁層２６は、例えばソルダーレジストであり、パッケージ層２１の上面２１ｂ上及び第２の配線層２５上に設けられる。第３の絶縁層２６は、ユニット１１の上面１１ｂを形成する。第３の絶縁層２６に、接続端子２５ａを露出させる開口が設けられる。このため、接続端子２５ａは、ユニット１１の上面１１ｂに設けられる。
【００４１】
複数のビア２７は、パッケージ層２１に設けられ、Ｚ軸方向にパッケージ層２１を貫通する。ビア２７は、パッケージ層２１を貫通する孔と、当該孔の内部又は内面に設けられた導体とを有する。孔は、例えば、レーザ加工とメッキ加工とによって合成樹脂製のパッケージ層２１に設けられる。
【００４２】
ビア２７は、Ｚ軸の負方向と交差する方向にメモリコントローラ１５から離間するとともに、第１の配線層２３の接続配線２３ｂと、第２の配線層２５の接続配線２５ｂとを接続する。このため、第１の配線層２３の接続配線２３ｂは、第２の入出力端子１７とビア２７とを接続する。また、第２の配線層２５の接続配線２５ｂは、ビア２７に接続され、ビア２７と接続端子２５ａとを接続する。なお、接続配線２５ｂが省略され、ビア２７が第１の配線層２３の接続配線２３ｂと接続端子２５ａとを接続しても良い。
【００４３】
図３に示すように、複数のバンプ２８は、例えば半球状の半田バンプである。バンプ２８は、他の形状に形成されても良い。バンプ２８は、複数のパッド２３ａに接続されることで、パッド２３ａを介して第１の入出力端子１６に電気的に接続される。
【００４４】
パッド２３ａ及びバンプ２８は、Ｚ軸の負方向において、当該パッド２３ａ及びバンプ２８が電気的に接続された第１の入出力端子１６に覆われる（重なる）位置にある。言い換えると、パッド２３ａ及びバンプ２８は、対応する第１の入出力端子１６の直下にある。このため、パッド２３ａ及びバンプ２８は、Ｚ軸の負方向において、メモリコントローラ１５に覆われる位置にある。バンプ２８は、ユニット１１の下面１１ａに設けられたパッド２３ａから、Ｚ軸の負方向に突出する。
【００４５】
図２に示すように、電源バンプ２９は、例えば半球状の半田バンプである。電源バンプ２９は、他の形状に形成されても良い。電源バンプ２９は、Ｚ軸の負方向と交差する方向にメモリコントローラ１５から離間した位置で、電源配線２３ｃの端部に接続される。このため、電源配線２３ｃは、電源端子１８と電源バンプ２９とを接続する。電源バンプ２９は、ユニット１１の下面１１ａに設けられた電源配線２３ｃの端部から、Ｚ軸の負方向に突出する。
【００４６】
半導体記憶装置７は、フリップチップ実装によりマザーボード５に実装される。バンプ２８及び電源バンプ２９は、マザーボード５に設けられたパッドに接続される。半導体記憶装置７がマザーボード５に実装されると、バンプ２８は、図１の配線９によりプロセッサ６に接続される。さらに、電源バンプ２９は、電子機器１の電源回路に接続される。
【００４７】
ユニット１１は、他の複数のバンプを有しても良い。当該バンプは、例えば、グランドパッドに接続されるバンプや、半導体記憶装置７の固定のための電気回路から切り離されたバンプを含む。
【００４８】
ユニット１１は、図２に二点鎖線で示す導電層３１をさらに有しても良い。導電層３１は、例えば、金属板である。導電層３１は、パッケージ層２１の内部に設けられ、パッケージ層２１の上面２１ｂと、メモリコントローラ１５の上面１５ｂとの間に位置する。
【００４９】
導電層３１は、Ｚ軸の負方向において、メモリコントローラ１５を覆う。これにより、導電層３１は、メモリコントローラ１５が発する電磁波ノイズと、外部の電磁波ノイズとを遮断する。さらに、導電層３１は、メモリコントローラ１５の放熱にも用いられる。
【００５０】
メモリ１２は、例えば、ＮＡＮＤ型フラッシュメモリであり、情報を記憶する。なお、メモリ１２は、ＮＯＲ型フラッシュメモリのような他のメモリであっても良い。複数のメモリ１２は、ユニット１１の上面１１ｂに積み上げられる。
【００５１】
複数のメモリ１２にそれぞれ、接着層１２ａが設けられる。接着層１２ａは、ダイアタッチフィルム（Ｄｉｅ  Ａｔｔａｃｈ  Ｆｉｌｍ：ＤＡＦ）であり、例えば、アクリルポリマーとエポキシ樹脂とを含む材料により作られる。ダイアタッチフィルムは、ダイボンディングフィルム（Ｄｉｅ  Ｂｏｎｄｉｎｇ  Ｆｉｌｍ）とも称され得る。なお、接着層１２ａは、例えば、接着剤であっても良い。メモリ１２は、接着層１２ａにより、他のメモリ１２、又はユニット１１の上面１１ｂに接着される。
【００５２】
複数のワイヤ１３は、例えば、ボンディングワイヤである。複数のワイヤ１３は、一つのメモリ１２と他のメモリ１２との間、又はメモリ１２とユニット１１の上面１１ｂに設けられた接続端子２５ａとの間を接続する。これにより、複数のワイヤ１３は、複数のメモリ１２と接続端子２５ａとを電気的に接続する。
【００５３】
メモリコントローラ１５の第２の入出力端子１７は、接続配線２３ｂ、ビア２７、接続配線２５ｂ、接続端子２５ａ、及びワイヤ１３を介して、複数のメモリ１２に電気的に接続される。これにより、メモリコントローラ１５は、複数のメモリ１２に対して信号を送受信し、複数のメモリ１２を制御することができる。
【００５４】
封止樹脂１４は、例えば、モールド樹脂であり、二酸化ケイ素のような無機物を混合されたエポキシ樹脂を含む合成樹脂によって作られる。なお、封止樹脂１４は、他の合成樹脂を含む材料によって作られても良い。封止樹脂１４の材料と、パッケージ層２１の材料とは、ともにエポキシ樹脂を含む。このため、封止樹脂１４の熱膨張率と、パッケージ層２１の熱膨張率とは近い。
【００５５】
封止樹脂１４は、ユニット１１の上面１１ｂ、複数のメモリ１２、及び複数のワイヤ１３を封止して覆う。ユニット１１の上面１１ｂ、複数のメモリ１２、及び複数のワイヤ１３が、封止樹脂１４に埋まる。別の表現によれば、ユニット１１の上面１１ｂ、複数のメモリ１２、及び複数のワイヤ１３は、封止樹脂１４に収容され、封止樹脂１４の中にある。
【００５６】
図３に示すように、バンプ２８の直径Ｄ１は、当該バンプ２８が電気的に接続される第１の入出力端子１６の直径Ｄ２と同じか、より小さい。このため、バンプ２８の断面積は、当該バンプ２８が電気的に接続される第１の入出力端子１６の断面積と同じか、より小さい。直径Ｄ１は、Ｚ軸の負方向と直交する方向におけるバンプ２８の幅である。
【００５７】
図４は、第１の実施形態の配線９及びバンプ２８を概略的に示す例示的な斜視図である。図４に示すように、マザーボード５は、多層板であり、複数の層５ａ，５ｂを有する。層５ａ，５ｂは、マザーボード５の表面に設けられた層であっても良いし、マザーボード５の内部に設けられた層であっても良い。
【００５８】
配線９は、第１の部分９ａと、第２の部分９ｂと、ビア９ｃとを有する。ビア９ｃは、第２の層間接続導体及び層間接続導体の一例である。第１の部分９ａは、層５ａに設けられた配線パターンである。第２の部分９ｂは、層５ｂに設けられた配線パターンである。ビア９ｃは、層５ａと層５ｂの間でマザーボード５を貫通し、第１の部分９ａと第２の部分９ｂとを接続する。なお、配線９は一つの層に設けられ、ビア９ｃが省略されても良い。
【００５９】
バンプ２８の直径Ｄ１は、ビア９ｃの直径Ｄ３と同じか、より小さい。直径Ｄ３は、ビア９ｃの幅である。さらに、バンプ２８の直径Ｄ１は、配線９の第１の部分９ａの幅Ｗと同じか、より小さい。配線９の幅は、ビア９ｃを除いて略一定である。このため、バンプ２８の直径Ｄ１は、配線９の第２の部分９ｂの幅と同じか、より小さい。
【００６０】
図２に二点鎖線で示すように、アンダーフィル８は、フリップチップ実装により実装された半導体記憶装置７とマザーボード５との間に充填される。アンダーフィル８により、バンプ２８及び電源バンプ２９と、マザーボード５のパッドとの接続部分が損傷することが抑制される。
【００６１】
プロセッサ６とメモリコントローラ１５との間の電気経路において、断面積が他の部分より大きい部分（以下、拡大部分と称する）は、大きな寄生容量を生じることがある。拡大部分では、インピーダンスが低下する。インピーダンスの低下量は、拡大部分の断面積が大きいほど増大する。インピーダンスの低下は、電気経路におけるインピーダンスの不整合を生じ、ＵＦＳやＰＣＩｅにおいて高速で送受信される信号の品質を劣化させる可能性がある。
【００６２】
本実施形態では、バンプ２８の断面積は、第１の入出力端子１６の断面積と同じか、より小さい。また、バンプ２８の直径Ｄ１は、ビア９ｃの直径Ｄ３及び配線９の幅Ｗのそれぞれと、同じか、より小さい。このため、バンプ２８におけるインピーダンスの低下量は抑制され、プロセッサ６とメモリコントローラ１５との間で送受信される信号品質の劣化が抑制される。
【００６３】
以上説明された第１の実施形態に係る電子機器１において、複数のバンプ２８は、Ｚ軸の負方向においてメモリコントローラ１５に覆われる位置でユニット１１の下面１１ａから突出し、複数の第１の入出力端子１６に電気的に接続される。このため、バンプ２８がＺ軸の負方向と交差する方向にメモリコントローラ１５から離間する場合に比べ、バンプ２８と第１の入出力端子１６との間の電気経路が短くなる。また、Ｚ軸の負方向にメモリコントローラ１５に覆われる位置に複数のバンプ２８が収められることで、バンプ２８の大きさに制約が生じる。このため、少なくとも一つのバンプ２８がＺ軸の負方向と交差する方向にメモリコントローラ１５から離間する場合に比べ、バンプ２８の大きさは比較的小さく設定される。これにより、第１の入出力端子１６とバンプ２８との間の電気経路において、寄生容量の増大によるインピーダンスの低下が抑制され、インピーダンスの不整合による半導体記憶装置７の信号品質の劣化が抑制される。
【００６４】
メモリコントローラ１５は、ユニット１１に含まれ、ユニット１１の下面１１ａと上面１１ｂとの間に位置する。これにより、メモリコントローラ１５を基板に実装する場合に比べ、半導体記憶装置７を薄くすることができる。
【００６５】
バンプ２８は、Ｚ軸の負方向において当該バンプ２８が電気的に接続された第１の入出力端子１６に覆われる位置にある。これにより、バンプ２８と第１の入出力端子１６との間の電気経路が短くなり、当該電気経路の設計が容易になる。
【００６６】
バンプ２８のＺ軸の負方向と直交する断面積は、第１の入出力端子１６の断面積と同じかより小さい。これにより、第１の入出力端子１６とバンプ２８との間の電気経路において、バンプ２８での寄生容量の増大によるインピーダンスの低下が抑制される。従って、インピーダンスの不整合による半導体記憶装置７の信号品質の劣化が抑制される。
【００６７】
Ｚ軸の負方向と直交する方向におけるバンプ２８の直径Ｄ１は、配線９の幅Ｗと同じかより小さい。これにより、第１の入出力端子１６とプロセッサ６との間の電気経路において、バンプ２８での寄生容量の増大によるインピーダンスの低下が抑制される。従って、インピーダンスの不整合による半導体記憶装置７の信号品質の劣化が抑制される。
【００６８】
Ｚ軸の負方向と直交する方向におけるバンプ２８の直径Ｄ１は、ビア９ｃの直径Ｄ３と同じかより小さい。これにより、第１の入出力端子１６とプロセッサ６との間の電気経路において、バンプ２８での寄生容量の増大によるインピーダンスの低下が抑制される。従って、インピーダンスの不整合による半導体記憶装置７の信号品質の劣化が抑制される。
【００６９】
ユニット１１の上面１１ｂは、メモリコントローラ１５の上面１５ｂよりも大きい。複数のメモリ１２は、ユニット１１の上面１１ｂ上に積み上げられる。これにより、複数のメモリ１２を安定して積み上げることができる。
【００７０】
以上の第１の実施形態において、バンプ２８は、Ｚ軸の負方向において第１の入出力端子１６に覆われる位置に設けられる。しかし、バンプ２８は、Ｚ軸の負方向においてメモリコントローラ１５に覆われる位置であれば、Ｚ軸の負方向と交差する方向に第１の入出力端子１６から離間しても良い。
【００７１】
（第２の実施形態）
以下に、第２の実施形態について、図５を参照して説明する。なお、以下の複数の実施形態の説明において、既に説明された構成要素と同様の機能を持つ構成要素は、当該既述の構成要素と同じ符号が付され、さらに説明が省略される場合がある。また、同じ符号が付された複数の構成要素は、全ての機能及び性質が共通するとは限らず、各実施形態に応じた異なる機能及び性質を有していても良い。
【００７２】
図５は、第２の実施形態に係る半導体記憶装置７の一部を概略的に示す例示的な断面図である。図５に示すように、第２の実施形態では、第１の入出力端子１６は、パッド１６ａと、バリアメタル１６ｂとを有する。
【００７３】
パッド１６ａは、銅、銅合金、アルミ、又はアルミ合金のような導体によって作られ、メモリコントローラ１５の下面１５ａに設けられた端子である。パッド１６ａは、第１の絶縁層２２に設けられた開口により露出される。
【００７４】
バリアメタル１６ｂは、チタン、ニッケル、タングステン、コバルト、パラジウム、又は金のような導電体によって作られる。バリアメタル１６ｂは、露出されたパッド１６ａを覆い、パッド１６ａに接続される。
【００７５】
バンプ２８は、例えば、半田バンプや、銅及び半田を含む銅ピラーバンプであり、バリアメタル１６ｂに接続される。すなわち、バンプ２８は、第１の入出力端子１６に直接的に接続される。このため、メモリコントローラ１５の第１の入出力端子１６が、そのまま半導体記憶装置７の入出力端子として用いられる。なお、バリアメタル１６ｂが省略され、バンプ２８がパッド１６ａに直接的に接続されても良い。
【００７６】
以上説明された第２の実施形態の電子機器１において、複数のバンプ２８は、複数の第１の入出力端子１６に直接的に接続される。このため、バンプ２８の大きさが第１の入出力端子１６の大きさに近くなる。従って、第１の入出力端子１６とバンプ２８との間の電気経路において、寄生容量の増大によるインピーダンスの低下が抑制され、インピーダンスの不整合による半導体記憶装置７の信号品質の劣化が抑制される。
【００７７】
（第３の実施形態）
以下に、第３の実施形態について、図６及び図７を参照して説明する。図６は、第３の実施形態に係る半導体記憶装置７を概略的に示す例示的な断面図である。図６に示すように、第３の実施形態の半導体記憶装置７は、複数のメモリ１２と、複数のワイヤ１３と、封止樹脂１４と、メモリコントローラ１５と、基板４１とを有する。基板４１は、第１の基板の一例である。
【００７８】
第３の実施形態のメモリコントローラ１５は、複数のコントローラバンプ４５と、接続バンプ４６と、電源バンプ４７とをさらに有する。複数のコントローラバンプ４５、接続バンプ４６、及び電源バンプ４７は、例えば半球状の半田バンプであり、メモリコントローラ１５の下面１５ａからＺ軸の負方向に突出する。
【００７９】
複数のコントローラバンプ４５は、複数の第１の入出力端子１６に接続される。接続バンプ４６は、第２の入出力端子１７に接続される。電源バンプ４７は、電源端子１８に接続される。
【００８０】
基板４１は、例えば、プリント配線板（ＰＷＢ）である。基板４１は、下面４１ａと、上面４１ｂとを有する。下面４１ａは、第１の端子面の一例である。上面４１ｂは、第２の端子面の一例である。
【００８１】
下面４１ａは、Ｚ軸の負方向に向く略平坦な面である。上面４１ｂは、下面４１ａの反対側に位置し、Ｚ軸の正方向に向く略平坦な面である。上面４１ｂは、メモリコントローラ１５の下面１５ａに向く。
【００８２】
基板４１は、基材５１と、複数の接続導体５２と、第１の接続端子５３と、第２の接続端子５４と、接続配線５５と、電源配線５６と、第１の絶縁層５７と、第２の絶縁層５８と、複数の外部バンプ６１と、電源バンプ６２とをさらに有する。
【００８３】
基材５１は、絶縁性の材料によって作られる。基材５１は、下面５１ａと、上面５１ｂとを有する。下面５１ａは、Ｚ軸の負方向に向く略平坦な面である。上面５１ｂは、Ｚ軸の正方向に向く略平坦な面である。
【００８４】
図７は、第３の実施形態に係る半導体記憶装置７の一部を概略的に示す例示的な断面図である。図７に示すように、接続導体５２は、銅のような導体によって作られる。複数の接続導体５２はそれぞれ、第１のパッド５２ａと、第２のパッド５２ｂと、ビア５２ｃとを有する。
【００８５】
第１のパッド５２ａは、基材５１の下面５１ａに設けられる。第２のパッド５２ｂは、基材５１の上面５１ｂに設けられ、第１の入出力端子１６及びコントローラバンプ４５に向く。第１のパッド５２ａ及び第２のパッド５２ｂはそれぞれ、円形に形成されるが、四角形のような他の形状に形成されても良い。ビア５２ｃは、基材５１に設けられ、Ｚ軸方向に基材５１を貫通する。ビア５２ｃは、第１のパッド５２ａと第２のパッド５２ｂとを接続する。
【００８６】
第１の接続端子５３、第２の接続端子５４、及び接続配線５５は、銅のような導体により作られ、基材５１の上面５１ｂに設けられる。第１の接続端子５３は、第２の入出力端子１７に向く。第２の接続端子５４は、Ｚ軸の負方向と交差する方向にメモリコントローラ１５から離間した位置に設けられる。接続配線５５は、第１の接続端子５３と第２の接続端子５４とを接続する。なお、半田接続性を良くするために第１の接続端子５３の表面にバリアメタルが形成され、ワイヤボンディング性を良くするため第２の接続端子５４の表面にニッケル／金メッキが形成されても良い。
【００８７】
図６に示すように、電源配線５６は、銅のような導体によって作られ、第１の電源導体５６ａと、第２の電源導体５６ｂと、電源ビア５６ｃとを有する。本実施形態において、第１の電源導体５６ａ及び第２の電源導体５６ｂは配線パターン及びパッドであるが、単なるパッドであっても良い。
【００８８】
第１の電源導体５６ａは、基材５１の下面５１ａに設けられる。第２の電源導体５６ｂは、基材５１の上面５１ｂに設けられる。電源ビア５６ｃは、基材５１に設けられ、Ｚ軸方向に基材５１を貫通する。電源ビア５６ｃは、第１の電源導体５６ａと第２の電源導体５６ｂとを接続する。
【００８９】
第１の電源導体５６ａは、Ｚ軸の負方向と交差する方向にメモリコントローラ１５から離間した位置と電源ビア５６ｃの間で、基板４１の下面４１ａに沿って延びる。第２の電源導体５６ｂは、Ｚ軸の負方向においてメモリコントローラ１５に覆われる位置と電源ビア５６ｃとの間で、基板４１の上面４１ｂに沿って延びる。
【００９０】
第１の絶縁層５７は、例えばソルダーレジストであり、基材５１の下面５１ａ上に設けられる。第１の絶縁層５７は、基板４１の下面４１ａを形成する。第１の絶縁層５７に、複数の第１のパッド５２ａと第１の電源導体５６ａの端部とを露出させる複数の開口が設けられる。このため、複数の第１のパッド５２ａと第１の電源導体５６ａの端部とは、基板４１の下面４１ａに設けられる。第１の電源導体５６ａの端部は、他の接続導体と同様に、パッドに覆われても良い。
【００９１】
第２の絶縁層５８は、例えばソルダーレジストであり、基材５１の上面５１ｂ上に設けられる。第２の絶縁層５８は、基板４１の上面４１ｂを形成する。第２の絶縁層５８に、複数の第２のパッド５２ｂと、第１の接続端子５３と、第２の接続端子５４と、第２の電源導体５６ｂの端部とを露出させる開口が設けられる。このため、複数の第２のパッド５２ｂと、第１の接続端子５３と、第２の接続端子５４と、第２の電源導体５６ｂの端部とは、基板４１の上面４１ｂに設けられる。
【００９２】
メモリコントローラ１５は、フリップチップ実装により基板４１に実装される。複数のコントローラバンプ４５は、接続導体５２の第２のパッド５２ｂに接続される。接続バンプ４６は、第１の接続端子５３に接続される。このため、第１の接続端子５３は、接続バンプ４６を介して、第２の入出力端子１７に電気的に接続される。さらに、電源バンプ４７は、第２の電源導体５６ｂの端部に接続される。このため、電源配線５６は、電源端子１８に電気的に接続される。
【００９３】
図７に示すように、複数の接続導体５２はそれぞれ、Ｚ軸の負方向において当該接続導体５２が電気的に接続される第１の入出力端子１６に覆われる位置にある。言い換えると、接続導体５２は、対応する第１の入出力端子１６の直下にある。このため、複数の接続導体５２は、Ｚ軸の負方向においてメモリコントローラ１５に覆われる位置に設けられる。
【００９４】
複数の外部バンプ６１は、例えば半球状の半田バンプであり、接続導体５２の第１のパッド５２ａに接続される。このため、複数の接続導体５２は、複数のコントローラバンプ４５と複数の外部バンプ６１とを接続する。外部バンプ６１は、接続導体５２及びコントローラバンプ４５を介して、第１の入出力端子１６に電気的に接続される。
【００９５】
外部バンプ６１は、Ｚ軸の負方向において、当該外部バンプ６１が電気的に接続された第１の入出力端子１６に覆われる位置にある。言い換えると、外部バンプ６１は、対応する第１の入出力端子１６の直下にある。このため、外部バンプ６１は、Ｚ軸の負方向において、メモリコントローラ１５に覆われる位置にある。外部バンプ６１は、基板４１の下面４１ａに設けられた第１のパッド５２ａから、Ｚ軸の負方向に突出する。
【００９６】
図６に示すように、電源バンプ６２は、例えば半球状の半田バンプである。電源バンプ６２は、Ｚ軸の負方向と交差する方向にメモリコントローラ１５から離間した位置で、電源配線５６の第１の電源導体５６ａの端部に接続される。このため、電源配線５６は、電源端子１８と電源バンプ６２とを接続する。電源バンプ６２は、基板４１の下面４１ａに設けられた第１の電源導体５６ａの端部から、Ｚ軸の負方向に突出する。
【００９７】
半導体記憶装置７は、フリップチップ実装によりマザーボード５に実装される。外部バンプ６１は、マザーボード５に設けられたパッドに接続される。半導体記憶装置７がマザーボード５に実装されると、外部バンプ６１は、図１の配線９によりプロセッサ６に接続される。さらに、電源バンプ６２は、電子機器１の電源回路に接続される。
【００９８】
基板４１は、他の複数のバンプを有しても良い。当該バンプは、例えば、グランドパッドに接続されるバンプや、半導体記憶装置７の固定のための電気回路から切り離されたバンプを含む。
【００９９】
複数のメモリ１２は、メモリコントローラ１５の上面１５ｂに積み上げられる。メモリ１２は、接着層１２ａにより、他のメモリ１２、又はメモリコントローラ１５の上面１５ｂに接着される。メモリコントローラ１５が、接着層１２ａに埋められても良い。
【０１００】
複数のワイヤ１３は、一つのメモリ１２と他のメモリ１２との間、又はメモリ１２と基板４１の上面４１ｂに設けられた第２の接続端子５４との間を接続する。これにより、複数のワイヤ１３は、複数のメモリ１２と第２の接続端子５４とを電気的に接続する。
【０１０１】
メモリコントローラ１５の第２の入出力端子１７は、接続バンプ４６、第１の接続端子５３、接続配線５５、第２の接続端子５４、及びワイヤ１３を介して、複数のメモリ１２に電気的に接続される。これにより、メモリコントローラ１５は、複数のメモリ１２に対して信号を送受信し、複数のメモリ１２を制御することができる。
【０１０２】
封止樹脂１４は、基板４１の上面４１ｂ、メモリコントローラ１５、複数のメモリ１２、及び複数のワイヤ１３を封止して覆う。基板４１の上面４１ｂ、メモリコントローラ１５、複数のメモリ１２、及び複数のワイヤ１３が、封止樹脂１４に埋まる。
【０１０３】
図７に示すように、外部バンプ６１の直径Ｄ４は、当該外部バンプ６１が電気的に接続される第１の入出力端子１６の直径Ｄ２と同じか、より小さい。このため、外部バンプ６１の断面積は、当該外部バンプ６１が電気的に接続される第１の入出力端子１６の断面積と同じか、より小さい。直径Ｄ４は、Ｚ軸の負方向と直交する方向における外部バンプ６１の幅である。
【０１０４】
外部バンプ６１の直径Ｄ４は、当該外部バンプ６１が接続される接続導体５２の直径Ｄ５と同じか、より小さい。このため、外部バンプ６１の断面積は、当該外部バンプ６１が接続される接続導体５２の断面積と同じか、より小さい。
【０１０５】
本実施形態において、接続導体５２の第１のパッド５２ａ、第２のパッド５２ｂ、及びビア５２ｃはそれぞれ、同じ直径Ｄ５を有する。しかし、第１のパッド５２ａ、第２のパッド５２ｂ、及びビア５２ｃは、互いに異なる直径を有しても良い。この場合、直径Ｄ５は、第１のパッド５２ａ、第２のパッド５２ｂ、及びビア５２ｃの直径のうち、最大の直径である。
【０１０６】
以上のように、複数の接続導体５２及び複数の外部バンプ６１は、複数の第１の入出力端子１６と、大きさ及びピッチにおいて略一致する。なお、外部バンプ６１は、Ｚ軸の負方向においてメモリコントローラ１５に覆われる位置であれば、Ｚ軸の負方向と交差する方向に第１の入出力端子１６から離間しても良い。
【０１０７】
外部バンプ６１の直径Ｄ４は、図４のビア９ｃの直径Ｄ３と同じか、より小さい。さらに、外部バンプ６１の直径Ｄ４は、配線９の第１の部分９ａ及び第２の部分９ｂのそれぞれの幅Ｗと同じか、より小さい。
【０１０８】
以上説明された第３の実施形態の電子機器１において、複数の外部バンプ６１は、Ｚ軸の負方向においてメモリコントローラ１５に覆われる位置で基板４１の下面４１ａから突出する。複数の接続導体５２は、Ｚ軸の負方向においてメモリコントローラ１５に覆われる位置に設けられるとともに複数のコントローラバンプ４５と複数の外部バンプ６１とを接続する。このため、外部バンプ６１及び接続導体５２がＺ軸の負方向と交差する方向にメモリコントローラ１５から離間する場合に比べ、コントローラバンプ４５と外部バンプ６１との間の電気経路が短くなる。また、Ｚ軸の負方向にメモリコントローラ１５に覆われる位置に複数の外部バンプ６１が収められることで、外部バンプ６１の大きさに制約が生じる。このため、少なくとも一つの外部バンプ６１がＺ軸の負方向と交差する方向にメモリコントローラ１５から離間する場合に比べ、外部バンプ６１の大きさは比較的小さく設定される。これにより、第１の入出力端子１６と外部バンプ６１との間の電気経路において、寄生容量の増大によるインピーダンスの低下が抑制され、インピーダンスの不整合による半導体記憶装置７の信号品質の劣化が抑制される。
【０１０９】
メモリコントローラ１５は、コントローラバンプ４５、接続バンプ４６、及び電源バンプ４７により、基板４１にフリップチップ実装される。これにより、ボンディングワイヤやＤＡＦが不要となり、半導体記憶装置７を薄くすることができる。
【０１１０】
外部バンプ６１は、Ｚ軸の負方向において当該外部バンプ６１が電気的に接続された第１の入出力端子１６に覆われる位置にある。これにより、外部バンプ６１と第１の入出力端子１６との間の電気経路が短くなり、当該電気経路の設計が容易になる。
【０１１１】
外部バンプ６１のＺ軸の負方向と直交する断面積は、第１の入出力端子１６の断面積と同じかより小さい。これにより、第１の入出力端子１６と外部バンプ６１との間の電気経路において、外部バンプ６１での寄生容量の増大によるインピーダンスの低下が抑制される。従って、インピーダンスの不整合による半導体記憶装置７の信号品質の劣化が抑制される。
【０１１２】
外部バンプ６１のＺ軸の負方向と直交する断面積は、接続導体５２のＺ軸の負方向と直交する断面積と同じかより小さい。これにより、第１の入出力端子１６と外部バンプ６１との間の電気経路において、外部バンプ６１での寄生容量の増大によるインピーダンスの低下が抑制される。従って、インピーダンスの不整合による半導体記憶装置７の信号品質の劣化が抑制される。
【０１１３】
Ｚ軸の負方向と直交する方向における外部バンプ６１の直径Ｄ４は、配線９の幅Ｗと同じかより小さい。これにより、第１の入出力端子１６とプロセッサ６との間の電気経路において、外部バンプ６１での寄生容量の増大によるインピーダンスの低下が抑制される。従って、インピーダンスの不整合による半導体記憶装置７の信号品質の劣化が抑制される。
【０１１４】
Ｚ軸の負方向と直交する方向における外部バンプ６１の直径Ｄ４は、ビア９ｃの直径Ｄ３と同じかより小さい。これにより、第１の入出力端子１６とプロセッサ６との間の電気経路において、外部バンプ６１での寄生容量の増大によるインピーダンスの低下が抑制される。従って、インピーダンスの不整合による半導体記憶装置７の信号品質の劣化が抑制される。
【０１１５】
以上説明された少なくとも一つの実施形態によれば、複数のバンプは、第１の方向においてメモリコントローラに覆われる位置で第１の面から突出し、複数の第１の入出力端子に電気的に接続される。このため、バンプが第１の方向と交差する方向にメモリコントローラから離間する場合に比べ、バンプと第１の入出力端子との間の電気経路が短くなる。例えば、バンプは第１の入出力端子に直接的に接続される。また、第１の方向にメモリコントローラに覆われる位置に複数のバンプが収められることで、バンプの大きさに制約が生じる。このため、少なくとも一つのバンプが第１の方向と交差する方向にメモリコントローラから離間する場合に比べ、バンプの大きさは比較的小さく設定される。これにより、第１の入出力端子とバンプとの間の電気経路において、寄生容量の増大によるインピーダンスの低下が抑制され、インピーダンスの不整合による半導体記憶装置の信号品質の劣化が抑制される。
【０１１６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１７】
１…電子機器、５…マザーボード、５ａ，５ｂ…層、６…プロセッサ、７…半導体記憶装置、９…配線、９ａ…第１の部分、９ｂ…第２の部分、９ｃ…ビア、１１…ユニット、１１ａ…下面、１１ｂ…上面、１２…メモリ、１３…ワイヤ、１４…封止樹脂、１５…メモリコントローラ、１６…第１の入出力端子、１７…第２の入出力端子、１８…電源端子、２３…第１の配線層、２３ａ…パッド、２３ｂ…接続配線、２３ｃ…電源配線、２５…第２の配線層、２５ａ…接続端子、２５ｂ…接続配線、２７…ビア、２８…バンプ、２９…電源バンプ、４１…基板、４１ａ…下面、４１ｂ…上面、４５…コントローラバンプ、５２…接続導体、５３…第１の接続端子、５４…第２の接続端子、５５…接続配線、５６…電源配線、６１…外部バンプ、６２…電源バンプ、Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５…直径、Ｗ…幅。
【図１】
2020047652.tif 000003
【図２】
2020047652.tif 000004
【図３】
2020047652.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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