(57)【要約】【課題】劣化によるトランジスタの閾値電圧のシフトを抑えることができる、信頼性の高い半導体装置の提供。【解決手段】第１配線と第２配線との電気的な接続を制御する第１トランジスタと、ソース及びドレインが互いに電気的に接続されており、なおかつ、第２配線と第３配線との電気的な接続を制御する第２トランジスタ及び第３トランジスタと、制御信号に従って、第１トランジスタのゲートと第３配線または第４配線との電気的な接続と、第２トランジスタのゲートと第３配線または第４配線との電気的な接続と、第３トランジスタのゲートと第３配線または第４配線との電気的な接続とを制御するスイッチ群と、を有する順序回路を用いた半導体装置。【選択図】図１
2020127213.tif 000002
【特許請求の範囲】
【請求項１】
酸化物半導体をチャネル形成領域に含む第１のトランジスタ乃至第９のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は第１の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの他方は第２の配線に電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は前記第２の配線に電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は第３の配線に電気的に接続されており、
前記第３のトランジスタのソース又はドレインの一方は前記第１の配線に電気的に接続されており、
前記第３のトランジスタのソース又はドレインの他方は前記第２の配線に電気的に接続されており、
前記第４のトランジスタのソース又はドレインの一方は第４の配線に電気的に接続されており、
前記第４のトランジスタのソース又はドレインの他方は前記第２のトランジスタのゲートに電気的に接続されており、
前記第４のトランジスタのゲートは前記第１のトランジスタのゲートに電気的に接続されており、
前記第５のトランジスタのソース又はドレインの一方は前記第４の配線に電気的に接続されており、
前記第５のトランジスタのソース又はドレインの他方は前記第２のトランジスタのゲートに電気的に接続されており、
前記第５のトランジスタのゲートは前記第３のトランジスタのゲートに電気的に接続されており、
前記第６のトランジスタのソース又はドレインの一方は前記第４の配線に電気的に接続されており、
前記第６のトランジスタのソース又はドレインの他方は前記第１のトランジスタのゲートに電気的に接続されており、
前記第６のトランジスタのゲートには第１のクロック信号の電位が供給され、
前記第７のトランジスタのソース又はドレインの一方は前記第４の配線に電気的に接続されており、
前記第７のトランジスタのソース又はドレインの他方は前記第３のトランジスタのゲートに電気的に接続されており、
前記第８のトランジスタのソース又はドレインの一方は前記第１のトランジスタのゲートに電気的に接続されており、
前記第８のトランジスタのゲートは前記第７のトランジスタのゲートに電気的に接続されており、
前記第９のトランジスタのソース又はドレインの一方は前記第３のトランジスタのゲートに電気的に接続されており、
前記第９のトランジスタのゲートには第２のクロック信号の電位が供給され、
前記第２の配線は、第１の信号を出力することができる機能を有する半導体装置。
【請求項２】
酸化物半導体をチャネル形成領域に含む第１のトランジスタ乃至第９のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は第１の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの他方は第２の配線に電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は前記第２の配線に電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は第３の配線に電気的に接続されており、
前記第３のトランジスタのソース又はドレインの一方は前記第１の配線に電気的に接続されており、
前記第３のトランジスタのソース又はドレインの他方は前記第２の配線に電気的に接続されており、
前記第４のトランジスタのソース又はドレインの一方は第４の配線に電気的に接続されており、
前記第４のトランジスタのソース又はドレインの他方は前記第２のトランジスタのゲートに電気的に接続されており、
前記第４のトランジスタのゲートは前記第１のトランジスタのゲートに電気的に接続されており、
前記第５のトランジスタのソース又はドレインの一方は前記第４の配線に電気的に接続されており、
前記第５のトランジスタのソース又はドレインの他方は前記第２のトランジスタのゲートに電気的に接続されており、
前記第５のトランジスタのゲートは前記第３のトランジスタのゲートに電気的に接続されており、
前記第６のトランジスタのソース又はドレインの一方は前記第４の配線に電気的に接続されており、
前記第６のトランジスタのソース又はドレインの他方は前記第１のトランジスタのゲートに電気的に接続されており、
前記第６のトランジスタのゲートには第１のクロック信号の電位が供給され、
前記第７のトランジスタのソース又はドレインの一方は前記第４の配線に電気的に接続されており、
前記第７のトランジスタのソース又はドレインの他方は前記第３のトランジスタのゲートに電気的に接続されており、
前記第８のトランジスタのソース又はドレインの一方は前記第１のトランジスタのゲートに電気的に接続されており、
前記第８のトランジスタのゲートは前記第７のトランジスタのゲートに電気的に接続されており、
前記第９のトランジスタのソース又はドレインの一方は前記第３のトランジスタのゲートに電気的に接続されており、
前記第９のトランジスタのゲートには第２のクロック信号の電位が供給され、
前記第２の配線は、第１の信号を出力することができる機能を有し、
前記第１の配線は、第１の電位を供給する機能を有し、
前記第４の配線は、前記第１のトランジスタを非導通状態にする電位を供給する機能と、前記第３のトランジスタを非導通状態にする電位を供給する機能とを有する半導体装置。
【請求項３】
請求項１または請求項２において、
前記第８のトランジスタのゲートは前記第１の配線に電気的に接続されておらず、
前記第９のトランジスタのゲートは前記第１の配線に電気的に接続されておらず、
前記第１のトランジスタのゲートには前記第１の配線の電位は供給されず、
前記第２のトランジスタのゲートには前記第１の配線の電位は供給されず、
前記第３のトランジスタのゲートには前記第１の配線の電位は供給されない半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単極性のトランジスタを用いた順序回路、上記順序回路を用いた半導体表示装
置などの、半導体装置に関する。
【背景技術】
【０００２】
液晶表示装置、ＥＬ表示装置などの半導体表示装置は、バックプレーン（回路基板）のコ
ストを下げるために、ＣＭＯＳよりも、単極性のトランジスタで構成されている方が望ま
しい。以下の特許文献１及び特許文献２では、半導体表示装置の駆動回路に用いられる、
インバータやシフトレジスタなどの各種回路を、単極性のトランジスタで構成する技術に
ついて開示されている。
【０００３】
特に、酸化物半導体を有するトランジスタで構成された半導体表示装置は、第５世代（横
１０００ｍｍ×縦１２００ｍｍまたは横１１００ｍｍ×縦１３００ｍｍ）以上のガラス基
板に対応できるため、生産性が高く、コストが低いという利点を有する。また、酸化物半
導体を有するトランジスタは一般的には単極性であるため、上記酸化物半導体を半導体表
示装置に用いる場合、半導体表示装置の駆動回路は単極性のトランジスタで構成される。
よって、酸化物半導体を有するトランジスタは、半導体表示装置を構成するトランジスタ
として、好適であると言える。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−３２５７９８号公報
【特許文献２】特開２０１０−２７７６５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、単極性のトランジスタで構成された半導体表示装置の駆動回路では、パルスを
有する信号を出力する順序回路において、トランジスタに閾値電圧のシフトなどの電気的
特性の劣化が見られた。
【０００６】
上述したような技術的背景のもと、本発明は、劣化によるトランジスタの閾値電圧のシフ
トを抑えることができる、信頼性の高い半導体装置の提供を、課題の一つとする。
【課題を解決するための手段】
【０００７】
上記順序回路から出力される信号（以下、出力信号と呼ぶ）は、画素部に配置された複数
の画素の選択に用いられるため、パルス周期に対するパルス幅の割合、すなわちデューテ
ィ比が、クロック信号などに比べて著しく小さい。そして、順序回路の出力側に設けられ
たトランジスタの中には、パルス以外の期間において連続的に導通状態となるトランジス
タが存在する。よって、当該トランジスタは、順序回路を構成する他のトランジスタに比
べて、導通状態である期間が長く、それ故に、閾値電圧のシフトなどの電気的特性の劣化
が顕著に生じていた。
【０００８】
そこで、本発明の一態様では、パルス以外の期間において導通状態と非導通状態の両方の
状態を取り得るトランジスタを、順序回路の出力側に複数設ける。具体的に、本発明の一
態様では、順序回路の出力信号が与えられる配線と、出力信号のパルス以外の電位を定め
る配線との電気的な接続を、１つの出力側のトランジスタではなく、複数の出力側のトラ
ンジスタのそれぞれにより制御するものとする。
【０００９】
上記構成では、複数の出力側のトランジスタのいずれか一つを導通状態にすることで、順
序回路の出力信号が与えられる配線と、出力信号のパルス以外の電位を定める配線とを、
電気的に接続することができる。よって、パルス以外の期間において、複数のトランジス
タのいずれかが導通状態にあれば、出力信号のパルス以外の電位を配線に与えることがで
きるので、従来のように、１つの出力側のトランジスタをパルス以外の期間において連続
的に導通状態にしなくとも良い。
【発明の効果】
【００１０】
本発明の一態様により、劣化によるトランジスタの閾値電圧のシフトを抑えることができ
る、信頼性の高い半導体装置の提供を、実現することができる。
【図面の簡単な説明】
【００１１】
【図１】順序回路の構成を示す図。
【図２】順序回路の動作を示す図。
【図３】順序回路の構成を示す図。
【図４】順序回路の構成を示す図。
【図５】順序回路のタイミングチャート。
【図６】順序回路の動作を示す図。
【図７】順序回路の動作を示す図。
【図８】順序回路の動作を示す図。
【図９】順序回路の動作を示す図。
【図１０】シフトレジスタの構成を示す図。
【図１１】第ｊの順序回路１０＿ｊを、模式的に示した図。
【図１２】パネルの構成を示す図。
【図１３】トランジスタの断面構造を示す図。
【図１４】液晶表示装置の上面図と断面図。
【図１５】電子機器の図。
【発明を実施するための形態】
【００１２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１３】
なお、本発明は、集積回路、ＲＦタグ、半導体表示装置など、トランジスタを用いたあら
ゆる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処
理回路、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、マイクロコン
トローラを含むＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉ
ｔ）、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やＣ
ＰＬＤ（Ｃｏｍｐｌｅｘ  ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒ
ａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）が、その範疇に含まれる。また、半導体表
示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に
備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄ
ｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅ
ｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）など、半導体膜を用いた回路素子を駆動回路
に有している半導体表示装置が、その範疇に含まれる。
【００１４】
なお、本明細書において半導体表示装置とは、液晶素子や発光素子などの表示素子が各画
素に形成されたパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモ
ジュールとを、その範疇に含む。
【００１５】
また、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が
、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接
続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或い
は伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介し
て間接的に接続している状態も、その範疇に含む。また、回路図上は独立している構成要
素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機
能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本
明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っ
ている場合も、その範疇に含める。
【００１６】
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領
域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのド
レインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続された
ドレイン電極を意味する。また、ゲートはゲート電極を意味する。
【００１７】
トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与え
られる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジ
スタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がド
レインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子が
ドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜
上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説
明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ
替わる。
【００１８】
（実施の形態１）
図１に、本発明の一態様に係る順序回路１０の、回路構成の一例を示す。図１に示す順序
回路１０は、複数のスイッチを有する回路１１と、スイッチ１２と、スイッチ１３と、ス
イッチ１４とを有する。
【００１９】
スイッチ１２、スイッチ１３、及びスイッチ１４には、それぞれトランジスタが用いられ
ている。なお、スイッチ１２、スイッチ１３、及びスイッチ１４のそれぞれに用いられる
トランジスタの数は、単数であっても良いし、複数であっても良い。
【００２０】
また、回路１１には、ハイレベルの電位ＶＤＤ１が与えられている配線１５、及びローレ
ベルの電位ＶＳＳ１が与えられている配線１６が、電気的に接続されている。また、回路
１１には、制御信号に相当する信号ＳｉｇＩＮ及びクロック信号ＣＫが、与えられている
。回路１１では、信号ＳｉｇＩＮ及びクロック信号ＣＫに従って、複数のスイッチの導通
状態または非導通状態がそれぞれ選択される。そして、上記複数のスイッチにより、スイ
ッチ１２、スイッチ１３、及びスイッチ１４にそれぞれ用いられているトランジスタのゲ
ートと、配線１５及び配線１６のいずれか一方との電気的な接続が制御される。
【００２１】
スイッチ１２は、ハイレベルの電位ＶＤＤ２が与えられる配線１７と、出力信号ＯＵＴが
与えられる配線１９との、電気的な接続を制御する機能を有する。スイッチ１３は、ロー
レベルの電位ＶＳＳ２が与えられる配線１８と、配線１９との、電気的な接続を制御する
機能を有する。スイッチ１４は、ローレベルの電位ＶＳＳ２が与えられる配線１８と、配
線１９との、電気的な接続を制御する機能を有する。
【００２２】
なお、図１では、スイッチ１３とスイッチ１４が、共に配線１８と配線１９との電気的な
接続を制御する機能を有しているが、スイッチ１３及びスイッチ１４のいずれか一方が、
配線１８とは異なる配線であり、なおかつハイレベルの電位ＶＤＤ１及び電位ＶＤＤ２よ
りも低いローレベルの電位が与えられている配線と、配線１９との、電気的な接続を制御
する機能を有していても良い。
【００２３】
また、電位ＶＤＤ１と電位ＶＤＤ２は、同じ高さであっても良い。電位ＶＤＤ１と電位Ｖ
ＤＤ２が同じ高さである場合、配線１５と配線１７とは、電気的に接続されていても良い
。また、電位ＶＳＳ１と電位ＶＳＳ２は、同じ高さであっても良い。電位ＶＳＳ１と電位
ＶＳＳ２が同じ高さである場合、配線１６と配線１８とは、電気的に接続されていても良
い。
【００２４】
複数の画素に接続されたバスラインと呼ばれる配線、例えば走査線などに、順序回路１０
からの出力信号ＯＵＴを供給する場合、順序回路１０の出力側に設けられたスイッチ１２
、スイッチ１３、及びスイッチ１４に用いられるトランジスタには、大きな電流供給能力
が求められる。そのため、上記トランジスタのチャネル幅Ｗは、回路１１内のスイッチに
用いられるトランジスタのチャネル幅Ｗよりも、大きい値に設計することが望ましい。
【００２５】
次いで、図２を用いて、図１に示した順序回路１０の動作の一例について説明する。ただ
し、図２では、順序回路１０において、スイッチ１２にｎチャネル型のトランジスタ１２
ｔ、スイッチ１３にｎチャネル型のトランジスタ１３ｔ、スイッチ１４にｎチャネル型の
トランジスタ１４ｔが用いられる場合を例示する。
【００２６】
図２（Ａ）に示すように、信号ＳｉｇＩＮ及びクロック信号ＣＫに従って、トランジスタ
１２ｔ、トランジスタ１３ｔ、及びトランジスタ１４ｔのゲートと、配線１５及び配線１
６のいずれか一方との電気的な接続が制御されることで、トランジスタ１２ｔが導通状態
、トランジスタ１３ｔ及びトランジスタ１４ｔが非導通状態となる。上記動作により、ト
ランジスタ１２ｔを介して、配線１７の電位ＶＤＤ２が、出力信号ＯＵＴの電位として、
配線１９に与えられる。
【００２７】
また、図２（Ｂ）に示すように、信号ＳｉｇＩＮ及びクロック信号ＣＫに従って、トラン
ジスタ１２ｔ、トランジスタ１３ｔ、及びトランジスタ１４ｔのゲートと、配線１５及び
配線１６のいずれか一方との電気的な接続が制御されることで、トランジスタ１３ｔが導
通状態、トランジスタ１２ｔ及びトランジスタ１４ｔが非導通状態となる。上記動作によ
り、トランジスタ１３ｔを介して、配線１８の電位ＶＳＳ２が、出力信号ＯＵＴの電位と
して、配線１９に与えられる。
【００２８】
また、図２（Ｃ）に示すように、信号ＳｉｇＩＮ及びクロック信号ＣＫに従って、トラン
ジスタ１２ｔ、トランジスタ１３ｔ、及びトランジスタ１４ｔのゲートと、配線１５及び
配線１６のいずれか一方との電気的な接続が制御されることで、トランジスタ１４ｔが導
通状態、トランジスタ１２ｔ及びトランジスタ１３ｔが非導通状態となる。上記動作によ
り、トランジスタ１４ｔを介して、配線１８の電位ＶＳＳ２が、出力信号ＯＵＴの電位と
して、配線１９に与えられる。
【００２９】
図２に示したように、本発明の一態様では、順序回路１０の出力信号ＯＵＴが与えられる
配線１９と、配線１８との電気的な接続が、トランジスタ１３ｔ及びトランジスタ１４ｔ
のそれぞれにより制御されている。よって、本発明の一態様では、出力信号ＯＵＴとして
配線１９に電位ＶＳＳ２が与えられている期間、すなわちパルス以外の期間において、図
２（Ｂ）及び図２（Ｃ）に示すように、トランジスタ１３ｔ及びトランジスタ１４ｔのい
ずれか一方を導通状態とすることで、配線１９と配線１８とを電気的に接続でき、それに
より電位ＶＳＳ２を配線１９に与えることができる。したがって、本発明の一態様では、
従来のように、１つの出力側のトランジスタをパルス以外の期間において連続的に導通状
態にする必要がないので、閾値電圧のシフトなど、出力側のトランジスタの電気的特性が
劣化するのを抑えることができ、順序回路１０、延いては順序回路１０を用いた半導体装
置の、信頼性を高めることができる。
【００３０】
また、トランジスタ１３ｔ及びトランジスタ１４ｔは、パルス以外の期間において出力信
号ＯＵＴの電位を維持する機能をそれぞれ有しているが、トランジスタ１３ｔは、上記機
能に加えて、出力信号ＯＵＴの電位の立ち下がりを制御する機能をも有する。よって、ト
ランジスタ１４ｔには、トランジスタ１３ｔのように大きな電流供給能力が求められない
ので、トランジスタ１４ｔのチャネル幅を、トランジスタ１３ｔのチャネル幅よりも小さ
くすることができる。よって、本発明の一態様では、順序回路１０の出力信号ＯＵＴが与
えられる配線１９と、出力信号ＯＵＴのパルス以外の電位を定める配線１８との電気的な
接続を、１つの出力側のトランジスタではなく、トランジスタ１３ｔ及びトランジスタ１
４ｔのような複数の出力側のトランジスタのそれぞれにより制御する構成ではあるけれど
も、順序回路１０の面積の増大を防ぐことができる。
【００３１】
なお、図１では、配線１８と配線１９との電気的な接続が、スイッチ１３及びスイッチ１
４により制御されている場合を例示しているが、本発明の一態様に係る順序回路１０では
、３つ以上のスイッチにより、配線１８と配線１９との電気的な接続が制御されていても
良い。
【００３２】
次いで、図３に、図１に示した順序回路１０の、具体的な構成の一例を示す。ただし、図
３では、スイッチ１２としてｎチャネル型のトランジスタ１２ｔを用い、スイッチ１３と
してｎチャネル型のトランジスタ１３ｔを用い、スイッチ１４としてｎチャネル型のトラ
ンジスタ１４ｔを用いる場合を、例示している。
【００３３】
図３に示す順序回路１０は、回路１１がスイッチ２１乃至スイッチ２７と、トランジスタ
１２ｔの動作を制御する機能を有する回路２０と、を有する。
【００３４】
回路２０は複数のスイッチを有している。そして、信号ＳｉｇＩＮ及びクロック信号ＣＫ
に従って、当該複数のスイッチの導通状態または非導通状態がそれぞれ選択されることで
、回路２０によりトランジスタ１２ｔのゲート（ノードＦＮ１として図示する）と、配線
１５及び配線１６のいずれか一方との電気的な接続が制御される。
【００３５】
スイッチ２１は、ハイレベルの電位ＶＤＤ３が与えられる配線２８と、トランジスタ１３
ｔのゲート（ノードＦＮ２として図示する）との、電気的な接続を制御する機能を有する
。スイッチ２２は、ハイレベルの電位ＶＤＤ４が与えられる配線２９と、トランジスタ１
３ｔのゲートとの、電気的な接続を制御する機能を有する。スイッチ２３は、ローレベル
の電位ＶＳＳ１が与えられる配線１６と、トランジスタ１３ｔのゲートとの、電気的な接
続を制御する機能を有する。スイッチ２４は、ローレベルの電位ＶＳＳ１が与えられる配
線１６と、トランジスタ１３ｔのゲートとの、電気的な接続を制御する機能を有する。
【００３６】
スイッチ２５は、ハイレベルの電位ＶＤＤ５が与えられる配線３０と、トランジスタ１４
ｔのゲート（ノードＦＮ３として図示する）との、電気的な接続を制御する機能を有する
。スイッチ２６は、ローレベルの電位ＶＳＳ１が与えられる配線１６と、トランジスタ１
４ｔのゲートとの、電気的な接続を制御する機能を有する。スイッチ２７は、ローレベル
の電位ＶＳＳ１が与えられる配線１６と、トランジスタ１４ｔのゲートとの、電気的な接
続を制御する機能を有する。
【００３７】
なお、電位ＶＤＤ３乃至電位ＶＤＤ５は、電位ＶＤＤ１または電位ＶＤＤ２と同じ高さで
あっても良い。電位ＶＤＤ３乃至電位ＶＤＤ５のいずれかと、電位ＶＤＤ１または電位Ｖ
ＤＤ２とが同じ高さである場合、これらの電位を与える配線どうしは、電気的に接続され
ていても良い。
【００３８】
また、図３では、スイッチ２３及びスイッチ２４が、電位ＶＳＳ１の与えられる配線１６
とトランジスタ１３ｔのゲートとの電気的な接続を制御する機能を有しているが、スイッ
チ２３及びスイッチ２４のいずれか一方または両方が、配線１６とは異なる配線であり、
なおかつハイレベルの電位ＶＤＤ１乃至電位ＶＤＤ５よりも低いローレベルの電位が与え
られている配線と、トランジスタ１３ｔのゲートとの電気的な接続を制御する機能を有し
ていても良い。
【００３９】
図３に示す順序回路１０では、信号ＳｉｇＩＮまたはクロック信号ＣＫに従ってスイッチ
２１またはスイッチ２２が導通状態になることで、ハイレベルの電位ＶＤＤ３または電位
ＶＤＤ４がノードＦＮ２に与えられる。この場合、トランジスタ１３ｔは導通状態なので
、配線１８の電位ＶＳＳ２が、出力信号ＯＵＴの電位として配線１９に与えられる。
【００４０】
また、図３に示す順序回路１０では、信号ＳｉｇＩＮまたはクロック信号ＣＫに従ってス
イッチ２３またはスイッチ２４が導通状態になることで、ローレベルの電位ＶＳＳ１がノ
ードＦＮ２に与えられる。この場合、トランジスタ１３ｔは非導通状態なので、配線１８
の電位ＶＳＳ２が、出力信号ＯＵＴの電位として配線１９に与えられない。
【００４１】
上記構成のように、トランジスタ１３ｔのゲートと、トランジスタ１３ｔを非導通状態と
するローレベルの電位ＶＳＳ１が与えられる配線１６との電気的な接続が、スイッチ２３
、スイッチ２４のような複数のスイッチで制御される場合、上記接続が１つのスイッチで
制御される場合よりも、スイッチ２３、スイッチ２４のそれぞれの動作は単純になる。そ
のため、順序回路１０の動作を制御するための信号ＳｉｇＩＮやクロック信号ＣＫなどの
制御信号の数を、小さく抑えることができる。よって、本発明の一態様では、配線１９と
、出力信号ＯＵＴのパルス以外の電位を定める配線１８との電気的な接続を、１つのトラ
ンジスタではなく、トランジスタ１３ｔ、トランジスタ１４ｔのような複数のトランジス
タのそれぞれにより制御する構成ではあるけれども、順序回路１０の動作に要する制御信
号の数が増大するのを防ぐことができる。
【００４２】
また、図３に示す順序回路１０では、信号ＳｉｇＩＮまたはクロック信号ＣＫに従ってス
イッチ２５が導通状態になることで、ハイレベルの電位ＶＤＤ５がノードＦＮ３に与えら
れる。この場合、トランジスタ１４ｔは導通状態なので、配線１８の電位ＶＳＳ２が、出
力信号ＯＵＴの電位として配線１９に与えられる。
【００４３】
また、図３に示す順序回路１０では、信号ＳｉｇＩＮまたはクロック信号ＣＫに従ってス
イッチ２７が導通状態になることで、ローレベルの電位ＶＳＳ１がノードＦＮ３に与えら
れる。この場合、トランジスタ１４ｔは非導通状態なので、配線１８の電位ＶＳＳ２が、
出力信号ＯＵＴの電位として配線１９に与えられない。そして、スイッチ２６が導通状態
になることで、ノードＦＮ３にローレベルの電位ＶＳＳ１が与えられた状態が維持される
。
【００４４】
上記構成のように、トランジスタ１４ｔのゲートと、トランジスタ１４ｔを非導通状態と
するローレベルの電位ＶＳＳ１が与えられる配線１６との電気的な接続が、スイッチ２６
、スイッチ２７のような複数のスイッチで制御される場合、上記接続が１つのスイッチで
制御される場合よりも、スイッチ２６、スイッチ２７のそれぞれの動作は単純になる。そ
のため、順序回路１０の動作を制御するための信号ＳｉｇＩＮやクロック信号ＣＫなどの
制御信号の数を、小さく抑えることができる。よって、本発明の一態様では、配線１９と
、出力信号ＯＵＴのパルス以外の電位を定める配線１８との電気的な接続を、１つのトラ
ンジスタではなく、トランジスタ１３ｔ、トランジスタ１４ｔのような複数のトランジス
タのそれぞれにより制御する構成ではあるけれども、順序回路１０の動作に要する制御信
号の数が増大するのを防ぐことができる。
【００４５】
また、本発明の一態様では、トランジスタ１４ｔを導通状態から非導通状態に切り換える
機能を有するスイッチ２７の方が、出力側のトランジスタ１４ｔの非導通状態を維持する
機能を有するスイッチ２６よりも、用いられるトランジスタのチャネル幅が大きいものと
する。
【００４６】
トランジスタ１４ｔを導通状態から非導通状態に切り換える機能を有するスイッチ２７の
方が、用いられるトランジスタのチャネル幅が大きいことで、トランジスタ１４ｔが導通
状態から非導通状態に切り換わるのに要する時間を、短くすることができる。よって、順
序回路１０の出力信号ＯＵＴの、パルスの立ち上がりに要する時間を短くすることができ
る。
【００４７】
また、トランジスタ１４ｔの非導通状態を維持する機能を有するスイッチ２６には、大き
な電流供給能力は求められない。よって、スイッチ２６に用いられるトランジスタのチャ
ネル幅を小さくすることで、トランジスタ１４ｔのゲートと、トランジスタ１４ｔを非導
通状態とする電位ＶＳＳ１が与えられる配線１６との電気的な接続を、スイッチ２６、ス
イッチ２７のような複数のスイッチで制御していても、順序回路１０の面積の増大を防ぐ
ことができる。
【００４８】
次いで、図３に示した順序回路１０のより具体的な構成の一例を、図４に示す。ただし、
図４では、全てのスイッチに用いられるトランジスタが、ｎチャネル型である場合を例示
している。
【００４９】
図４に示す順序回路１０は、回路２０がトランジスタ３１乃至トランジスタ３３を有する
。スイッチ２１が、トランジスタ３８及びトランジスタ３９を有する。スイッチ２２が、
トランジスタ４２を有する。スイッチ２３が、トランジスタ３６を有する。スイッチ２４
が、トランジスタ３４を有する。スイッチ２５が、トランジスタ４０及びトランジスタ４
１を有する。スイッチ２６が、トランジスタ３５を有する。スイッチ２７が、トランジス
タ３７を有する。
【００５０】
さらに、順序回路１０は、スイッチ１２として機能するｎチャネル型のトランジスタ１２
ｔと、スイッチ１３として機能するｎチャネル型のトランジスタ１３ｔと、スイッチ１４
として機能するｎチャネル型のトランジスタ１４ｔとを有する。
【００５１】
また、図４に示す順序回路１０には、信号ＳｉｇＩＮに相当する信号ＬＩＮ及び信号ＲＩ
Ｎと、クロック信号ＣＫに相当するクロック信号ＣＫ１乃至クロック信号ＣＫ４とが与え
られる。
【００５２】
本発明の一態様では、上述したように、トランジスタ１４ｔには、トランジスタ１３ｔの
ように大きな電流供給能力が求められない。そのため、トランジスタ１４ｔの方がトラン
ジスタ１３ｔよりも、ゲートと半導体膜の間に形成される容量、すなわちゲート容量が小
さいため、その導通状態及び非導通状態を制御するための複数のスイッチに用いられるト
ランジスタのチャネル幅を、小さくすることができる。具体的に、図４の場合、スイッチ
２１乃至スイッチ２４に用いられるトランジスタ３８、トランジスタ３９、トランジスタ
４２、トランジスタ３６、トランジスタ３４よりも、スイッチ２５乃至スイッチ２７に用
いられるトランジスタ４０、トランジスタ４１、トランジスタ３５、トランジスタ３７の
方が、チャネル幅を小さくすることができる。
【００５３】
よって、本発明の一態様では、順序回路１０の出力信号ＯＵＴが与えられる配線１９と、
出力信号ＯＵＴのパルス以外の電位を定める配線（図４では配線１６）との電気的な接続
を、１つの出力側のトランジスタではなく、トランジスタ１３ｔ及びトランジスタ１４ｔ
のような複数の出力側のトランジスタのそれぞれにより制御する構成ではあるけれども、
トランジスタ１４ｔのチャネル幅を小さくすることができ、なおかつ、スイッチ２５乃至
スイッチ２７に用いられるトランジスタのチャネル幅を小さくすることができるので、順
序回路１０の面積の増大を防ぐことができる。
【００５４】
具体的に、トランジスタ３１は、信号ＬＩＮに従って、電位ＶＤＤ１の与えられる配線４
７と、ノードＦＮ１との、電気的な接続を制御する機能を有する。トランジスタ３２は、
ノードＦＮ３の電位に従って、電位ＶＳＳ１の与えられる配線１６と、ノードＦＮ１との
、電気的な接続を制御する機能を有する。トランジスタ３３は、ノードＦＮ２の電位に従
って、配線１６とノードＦＮ１との電気的な接続を制御する機能を有する。
【００５５】
トランジスタ３４は、信号ＬＩＮに従って、配線１６とノードＦＮ２との電気的な接続を
制御する機能を有する。トランジスタ３５は、配線４４に与えられるクロック信号ＣＫ３
に従って、配線１６とノードＦＮ３との電気的な接続を制御する機能を有する。トランジ
スタ３６は、配線４６に与えられるクロック信号ＣＫ１に従って、配線１６とノードＦＮ
２との電気的な接続を制御する機能を有する。トランジスタ３７は、配線１９に与えられ
る出力信号ＯＵＴに従って、配線１６とノードＦＮ３との電気的な接続を制御する機能を
有する。
【００５６】
トランジスタ３４は、トランジスタ１３ｔを導通状態から非導通状態に切り換える機能を
有しており、トランジスタ３６は、トランジスタ１３ｔの非導通状態を維持する機能を有
する。よって、トランジスタ３４の電流供給能力が高いと、トランジスタ１３ｔの導通状
態から非導通状態に切り換える時間を短くすることができるので、トランジスタ３４はト
ランジスタ３６よりも、そのチャネル幅Ｗが大きいことが望ましい。
【００５７】
また、トランジスタ３５は、トランジスタ１４ｔを導通状態から非導通状態に切り換える
機能を有しており、トランジスタ３７は、トランジスタ１４ｔの非導通状態を維持する機
能を有する。よって、トランジスタ３５の電流供給能力が高いと、トランジスタ１４ｔの
導通状態から非導通状態に切り換える時間を短くすることができるので、トランジスタ３
５はトランジスタ３７よりも、そのチャネル幅Ｗが大きいことが望ましい。
【００５８】
トランジスタ３８は、配線４３に与えられるクロック信号ＣＫ２により、導通状態または
非導通状態が選択される。また、トランジスタ３９は、配線４４に与えられるクロック信
号ＣＫ３により、導通状態または非導通状態が選択される。そして、トランジスタ３８及
びトランジスタ３９が共に導通状態にあるとき、配線４７とノードＦＮ２が電気的に接続
される。
【００５９】
トランジスタ４０は、配線４５に与えられるクロック信号ＣＫ４により、導通状態または
非導通状態が選択される。また、トランジスタ４１は、配線４６に与えられるクロック信
号ＣＫ１により、導通状態または非導通状態が選択される。そして、トランジスタ４０及
びトランジスタ４１が共に導通状態にあるとき、配線４７とノードＦＮ３が電気的に接続
される。なお、図４に示す順序回路１０では、トランジスタ３７のチャネル幅Ｗは、トラ
ンジスタ４０のチャネル幅Ｗ、及びトランジスタ４１のチャネル幅Ｗよりも十分大きいも
のとする。具体的には、トランジスタ４０のチャネル幅Ｗが、トランジスタ４１のチャネ
ル幅Ｗと同じであると仮定するならば、トランジスタ３７のチャネル幅Ｗは、少なくとも
トランジスタ４０のチャネル幅Ｗの半分よりも十分大きいものとする。
【００６０】
トランジスタ４２は、信号ＲＩＮに従って、配線４７とノードＦＮ２との電気的な接続を
制御する機能を有する。
【００６１】
また、トランジスタ１２ｔは、ノードＦＮ１の電位に従って、配線４６と配線１９との電
気的な接続を制御する機能を有する。トランジスタ１３ｔは、ノードＦＮ２の電位に従っ
て、配線１６と配線１９との電気的な接続を制御する機能を有する。トランジスタ１４ｔ
は、ノードＦＮ３の電位に従って、配線１６と配線１９との電気的な接続を制御する機能
を有する。
【００６２】
なお、配線４７は、図３に示した配線１５、配線２８、及び配線３０の機能を有している
。すなわち、図４に示す順序回路１０は、図３に示す順序回路１０において、電位ＶＤＤ
１、電位ＶＤＤ３、及び電位ＶＤＤ５が同じ高さである場合に相当する。
【００６３】
また、配線４６は、図３に示した配線１７の機能を有している。すなわち、クロック信号
ＣＫ１のハイレベルの電位が、図３に示す順序回路１０における電位ＶＤＤ２に相当する
。ただし、本実施の形態では、図４に示す順序回路１０において、クロック信号ＣＫ１の
ハイレベルの電位が、電位ＶＤＤ１と同じ高さである場合について説明する。
【００６４】
また、図４では、配線１６が、図３に示した配線１８の機能を有している。すなわち、図
４に示す順序回路１０は、図３に示す順序回路１０において、電位ＶＳＳ１、及び電位Ｖ
ＳＳ２が同じ高さである場合に相当する。
【００６５】
次いで、図４に示した順序回路１０の動作の一例について、図５に示したタイミングチャ
ートを用いて説明する。また、図６乃至図９に、図４に示した順序回路１０の、期間Ｔ１
乃至期間Ｔ１０の各期間における動作を、模式的に示す。図６乃至図９では各配線に与え
られる信号のみを図示し、その符号は省略する。
【００６６】
図５に示すように、期間Ｔ１において、クロック信号ＣＫ１乃至クロック信号ＣＫ４の電
位は、順にローレベル（Ｌ）、ハイレベル（Ｈ）、ハイレベル（Ｈ）、ローレベル（Ｌ）
であり、信号ＬＩＮの電位はローレベル（Ｌ）、信号ＲＩＮの電位はローレベル（Ｌ）で
ある。
【００６７】
よって、期間Ｔ１では、図６（Ａ）に示すように、トランジスタ３３が導通状態にあるの
で、電位ＶＳＳ１がノードＦＮ１に与えられる。よって、トランジスタ１２ｔは非導通状
態にある。また、期間Ｔ１では、図６（Ａ）に示すように、トランジスタ３５が導通状態
にあるので、電位ＶＳＳ１がノードＦＮ３に与えられる。よって、トランジスタ１４ｔは
非導通状態にある。また、期間Ｔ１では、図６（Ａ）に示すように、トランジスタ３８及
びトランジスタ３９が共に導通状態にあるため、電位ＶＤＤ１からトランジスタ３８及び
トランジスタ３９の閾値電圧分だけ降下した電位が、ノードＦＮ２に与えられている。よ
って、トランジスタ１３ｔは導通状態にあり、電位ＶＳＳ１が出力信号ＯＵＴの電位とし
て、配線１９に与えられる。
【００６８】
次いで、図５に示すように、期間Ｔ２において、クロック信号ＣＫ１乃至クロック信号Ｃ
Ｋ４の電位は、順にローレベル（Ｌ）、ローレベル（Ｌ）、ハイレベル（Ｈ）、ハイレベ
ル（Ｈ）であり、信号ＬＩＮの電位はハイレベル（Ｈ）、信号ＲＩＮの電位はローレベル
（Ｌ）である。
【００６９】
よって、期間Ｔ２では、図６（Ｂ）に示すように、トランジスタ３４が導通状態にあるの
で、電位ＶＳＳ１がノードＦＮ２に与えられる。よって、トランジスタ１３ｔは非導通状
態にある。また、期間Ｔ２では、図６（Ｂ）に示すように、トランジスタ３５が導通状態
にあるので、電位ＶＳＳ１がノードＦＮ３に与えられる。よって、トランジスタ１４ｔは
非導通状態にある。また、期間Ｔ２では、図６（Ｂ）に示すように、始めはトランジスタ
３１が導通状態にあるため、ノードＦＮ１の電位は上昇する。よって、トランジスタ１２
ｔは導通状態となるので、クロック信号ＣＫ１のローレベル（Ｌ）の電位が、出力信号Ｏ
ＵＴとして配線１９に与えられる。そして、ノードＦＮ１の電位が、電位ＶＤＤ１からト
ランジスタ３１の閾値電圧分だけ降下した高さまで上昇すると、トランジスタ３１は非導
通状態となる。よって、ノードＦＮ１はフローティングの状態となり、その電位は保持さ
れる。
【００７０】
次いで、図５に示すように、期間Ｔ３において、クロック信号ＣＫ１乃至クロック信号Ｃ
Ｋ４の電位は、順にハイレベル（Ｈ）、ローレベル（Ｌ）、ローレベル（Ｌ）、ハイレベ
ル（Ｈ）であり、信号ＬＩＮの電位はハイレベル（Ｈ）、信号ＲＩＮの電位はローレベル
（Ｌ）である。
【００７１】
よって、期間Ｔ３では、図６（Ｃ）に示すように、トランジスタ３４及びトランジスタ３
６が導通状態にあるので、電位ＶＳＳ１がノードＦＮ２に与えられる。よって、トランジ
スタ１３ｔは非導通状態にある。また、期間Ｔ３では、図６（Ｃ）に示すように、トラン
ジスタ３７と、トランジスタ４０及びトランジスタ４１とが導通状態にある。上述したよ
うに、トランジスタ３７のチャネル幅Ｗは、トランジスタ４０のチャネル幅Ｗ及びトラン
ジスタ４１のチャネル幅Ｗよりも十分大きいので、ノードＦＮ３は電位ＶＳＳ１に近い値
に保たれる。よって、トランジスタ１４ｔは非導通状態にある。また、期間Ｔ３では、図
６（Ｃ）に示すように、トランジスタ３１は非導通状態にあるので、ノードＦＮ１はフロ
ーティングの状態を維持する。そして、トランジスタ１２ｔのソース及びドレインの一方
に与えられるクロック信号ＣＫ１の電位は、期間Ｔ２ではローレベルだったものが、期間
Ｔ３ではハイレベルになるので、ブートストラップにより、ノードＦＮ１の電位は、クロ
ック信号の振幅に相当する電圧分、上昇する。その結果、トランジスタ１２ｔは導通状態
となり、クロック信号ＣＫ１のハイレベルの電位ＶＤＤ１が、出力信号ＯＵＴの電位とし
て、配線１９に与えられる。
【００７２】
次いで、図５に示すように、期間Ｔ４において、クロック信号ＣＫ１乃至クロック信号Ｃ
Ｋ４の電位は、順にハイレベル（Ｈ）、ハイレベル（Ｈ）、ローレベル（Ｌ）、ローレベ
ル（Ｌ）であり、信号ＬＩＮの電位はローレベル（Ｌ）、信号ＲＩＮの電位はローレベル
（Ｌ）である。
【００７３】
よって、期間Ｔ４では、図７（Ａ）に示すように、トランジスタ３６が導通状態にあるの
で、電位ＶＳＳ１がノードＦＮ２に与えられる。よって、トランジスタ１３ｔは非導通状
態にある。また、期間Ｔ４では、図７（Ａ）に示すように、トランジスタ３７が導通状態
にあるので、電位ＶＳＳ１がノードＦＮ３に与えられる。よって、トランジスタ１４ｔは
非導通状態にある。また、期間Ｔ４では、図７（Ａ）に示すように、トランジスタ３１は
非導通状態にあるので、ノードＦＮ１はフローティングの状態を維持する。よって、期間
Ｔ３において上昇したノードＦＮ１の電位は、保持された状態にあるため、トランジスタ
１２ｔは導通状態を維持する。その結果、クロック信号ＣＫ１のハイレベルの電位ＶＤＤ
１が、出力信号ＯＵＴの電位として、配線１９に与えられる。
【００７４】
次いで、図５に示すように、期間Ｔ５において、クロック信号ＣＫ１乃至クロック信号Ｃ
Ｋ４の電位は、順にローレベル（Ｌ）、ハイレベル（Ｈ）、ハイレベル（Ｈ）、ローレベ
ル（Ｌ）であり、信号ＬＩＮの電位はローレベル（Ｌ）、信号ＲＩＮの電位はハイレベル
（Ｈ）である。
【００７５】
よって、期間Ｔ５では、図７（Ｂ）に示すように、トランジスタ３３が導通状態にあるの
で、電位ＶＳＳ１がノードＦＮ１に与えられる。よって、トランジスタ１２ｔは非導通状
態にある。また、期間Ｔ５では、図７（Ｂ）に示すように、トランジスタ３５及びトラン
ジスタ３７が導通状態にあるので、電位ＶＳＳ１がノードＦＮ３に与えられる。よって、
トランジスタ１４ｔは非導通状態にある。また、期間Ｔ５では、図７（Ｂ）に示すように
、トランジスタ３８及びトランジスタ３９と、トランジスタ４２とが導通状態にある。そ
して、電位ＶＤＤ１からトランジスタ３８及びトランジスタ３９の閾値電圧分、或いは電
位ＶＤＤ１からトランジスタ４２の閾値電圧分だけ降下した電位が、ノードＦＮ２に与え
られている。よって、トランジスタ１３ｔは導通状態にあり、電位ＶＳＳ１が出力信号Ｏ
ＵＴの電位として、配線１９に与えられる。
【００７６】
次いで、図５に示すように、期間Ｔ６において、クロック信号ＣＫ１乃至クロック信号Ｃ
Ｋ４の電位は、順にローレベル（Ｌ）、ローレベル（Ｌ）、ハイレベル（Ｈ）、ハイレベ
ル（Ｈ）であり、信号ＬＩＮの電位はローレベル（Ｌ）、信号ＲＩＮの電位はハイレベル
（Ｈ）である。
【００７７】
よって、期間Ｔ６では、図７（Ｃ）に示すように、トランジスタ３３が導通状態にあるの
で、電位ＶＳＳ１がノードＦＮ１に与えられる。よって、トランジスタ１２ｔは非導通状
態にある。また、期間Ｔ６では、図７（Ｃ）に示すように、トランジスタ３５が導通状態
にあるので、電位ＶＳＳ１がノードＦＮ３に与えられる。よって、トランジスタ１４ｔは
非導通状態にある。また、期間Ｔ６では、図７（Ｃ）に示すように、トランジスタ４２が
導通状態にあるので、電位ＶＤＤ１からトランジスタ４２の閾値電圧分だけ降下した電位
が、ノードＦＮ２に与えられている。よって、トランジスタ１３ｔは導通状態にあり、電
位ＶＳＳ１が出力信号ＯＵＴの電位として、配線１９に与えられる。
【００７８】
次いで、図５に示すように、期間Ｔ７において、クロック信号ＣＫ１乃至クロック信号Ｃ
Ｋ４の電位は、順にハイレベル（Ｈ）、ローレベル（Ｌ）、ローレベル（Ｌ）、ハイレベ
ル（Ｈ）であり、信号ＬＩＮの電位はローレベル（Ｌ）、信号ＲＩＮの電位はローレベル
（Ｌ）である。
【００７９】
よって、期間Ｔ７では、図８（Ａ）に示すように、トランジスタ３２が導通状態にあるの
で、電位ＶＳＳ１がノードＦＮ１に与えられる。よって、トランジスタ１２ｔは非導通状
態にある。また、期間Ｔ７では、図８（Ａ）に示すように、トランジスタ３６が導通状態
にあるので、電位ＶＳＳ１がノードＦＮ２に与えられる。よって、トランジスタ１３ｔは
非導通状態にある。また、期間Ｔ７では、図８（Ａ）に示すように、トランジスタ４０及
びトランジスタ４１が導通状態にあるので、電位ＶＤＤ１からトランジスタ４０及びトラ
ンジスタ４１の閾値電圧分だけ降下した電位が、ノードＦＮ３に与えられている。よって
、トランジスタ１４ｔは導通状態にあり、電位ＶＳＳ１が出力信号ＯＵＴの電位として、
配線１９に与えられる。
【００８０】
次いで、図５に示すように、期間Ｔ８において、クロック信号ＣＫ１乃至クロック信号Ｃ
Ｋ４の電位は、順にハイレベル（Ｈ）、ハイレベル（Ｈ）、ローレベル（Ｌ）、ローレベ
ル（Ｌ）であり、信号ＬＩＮの電位はローレベル（Ｌ）、信号ＲＩＮの電位はローレベル
（Ｌ）である。
【００８１】
よって、期間Ｔ８では、図８（Ｂ）に示すように、トランジスタ３２が導通状態にあるの
で、電位ＶＳＳ１がノードＦＮ１に与えられる。よって、トランジスタ１２ｔは非導通状
態にある。また、期間Ｔ８では、図８（Ｂ）に示すように、トランジスタ３６が導通状態
にあるので、電位ＶＳＳ１がノードＦＮ２に与えられる。よって、トランジスタ１３ｔは
非導通状態にある。また、期間Ｔ８では、図８（Ｂ）に示すように、ノードＦＮ３がフロ
ーティング状態にある。よって、ノードＦＮ３は、期間Ｔ７において与えられた、電位Ｖ
ＤＤ１からトランジスタ４０及びトランジスタ４１の閾値電圧分だけ降下した電位が保持
された状態にあるため、トランジスタ１４ｔは導通状態を維持する。その結果、電位ＶＳ
Ｓ１が、出力信号ＯＵＴの電位として、配線１９に与えられる。
【００８２】
次いで、図５に示すように、期間Ｔ９において、クロック信号ＣＫ１乃至クロック信号Ｃ
Ｋ４の電位は、順にローレベル（Ｌ）、ハイレベル（Ｈ）、ハイレベル（Ｈ）、ローレベ
ル（Ｌ）であり、信号ＬＩＮの電位はローレベル（Ｌ）、信号ＲＩＮの電位はローレベル
（Ｌ）である。
【００８３】
よって、期間Ｔ９では、図８（Ｃ）に示すように、トランジスタ３３が導通状態にあるの
で、電位ＶＳＳ１がノードＦＮ１に与えられる。よって、トランジスタ１２ｔは非導通状
態にある。また、期間Ｔ９では、図８（Ｃ）に示すように、トランジスタ３５が導通状態
にあるので、電位ＶＳＳ１がノードＦＮ３に与えられる。よって、トランジスタ１４ｔは
非導通状態にある。また、期間Ｔ９では、図８（Ｃ）に示すように、トランジスタ３８及
びトランジスタ３９が導通状態にあるので、電位ＶＤＤ１からトランジスタ３８及びトラ
ンジスタ３９の閾値電圧分だけ降下した電位が、ノードＦＮ２に与えられている。よって
、トランジスタ１３ｔは導通状態にあり、電位ＶＳＳ１が出力信号ＯＵＴの電位として、
配線１９に与えられる。
【００８４】
次いで、図５に示すように、期間Ｔ１０において、クロック信号ＣＫ１乃至クロック信号
ＣＫ４の電位は、順にローレベル（Ｌ）、ローレベル（Ｌ）、ハイレベル（Ｈ）、ハイレ
ベル（Ｈ）であり、信号ＬＩＮの電位はローレベル（Ｌ）、信号ＲＩＮの電位はローレベ
ル（Ｌ）である。
【００８５】
よって、期間Ｔ１０では、図９に示すように、トランジスタ３５が導通状態にあるので、
電位ＶＳＳ１がノードＦＮ３に与えられる。よって、トランジスタ１４ｔは非導通状態に
ある。また、期間Ｔ１０では、図９に示すように、ノードＦＮ１がフローティング状態に
ある。よって、ノードＦＮ１は、期間Ｔ９において与えられた電位ＶＳＳ１が保持された
状態にあるため、トランジスタ１２ｔは非導通状態を維持する。また、期間Ｔ１０では、
図９に示すように、ノードＦＮ２がフローティング状態にある。よって、ノードＦＮ２は
、期間Ｔ９において与えられた、電位ＶＤＤ１からトランジスタ３８及びトランジスタ３
９の閾値電圧分だけ降下した電位が保持された状態にあるため、トランジスタ１３ｔは導
通状態を維持する。その結果、電位ＶＳＳ１が、出力信号ＯＵＴの電位として、配線１９
に与えられる。
【００８６】
本発明の一態様では、期間Ｔ１０の後も、期間Ｔ７乃至期間Ｔ１０の動作を繰り返すこと
で、パルス以外の期間における出力信号ＯＵＴの電位を維持することができる。よって、
本発明の一態様では、パルス以外の期間において、トランジスタ１３ｔ及びトランジスタ
１４ｔのいずれか一方を連続的に導通状態にする必要がないので、閾値電圧のシフトなど
、出力側のトランジスタの電気的特性が劣化するのを抑えることができ、順序回路１０、
延いては順序回路１０を用いた半導体装置の、信頼性を高めることができる。
【００８７】
図１０に、図４に示した順序回路１０を複数段接続させることで構成されるシフトレジス
タを、一例として示す。
【００８８】
図１０に示すシフトレジスタは、順序回路１０＿１乃至順序回路１０＿ｙ（ｙは２以上の
自然数）を有する。順序回路１０＿１乃至順序回路１０＿ｙは、それぞれ、図４に示した
順序回路１０と同じ構成を有する。ただし、図４に示した順序回路１０では、配線４３に
クロック信号ＣＫ２、配線４４にクロック信号ＣＫ３、配線４５にクロック信号ＣＫ４、
配線４６にクロック信号ＣＫ１がそれぞれ与えられているが、図１０では、配線４３乃至
配線４６のそれぞれに、必ずしも図４に示した順序回路１０の場合と同じクロック信号が
与えられるとは限らない。
【００８９】
具体的に、順序回路１０＿４ｍ＋１では、配線４６にクロック信号ＣＫ１、配線４３にク
ロック信号ＣＫ２、配線４４にクロック信号ＣＫ３、配線４５にクロック信号ＣＫ４が与
えられる。順序回路１０＿４ｍ＋２では、配線４６にクロック信号ＣＫ２、配線４３にク
ロック信号ＣＫ３、配線４４にクロック信号ＣＫ４、配線４５にクロック信号ＣＫ１が与
えられる。順序回路１０＿４ｍ＋３では、配線４６にクロック信号ＣＫ３、配線４３にク
ロック信号ＣＫ４、配線４４にクロック信号ＣＫ１、配線４５にクロック信号ＣＫ２が与
えられる。順序回路１０＿４ｍ＋４では、配線４６にクロック信号ＣＫ４、配線４３にク
ロック信号ＣＫ１、配線４４にクロック信号ＣＫ２、配線４５にクロック信号ＣＫ３が与
えられる。ただし、ｍは、順序回路１０の総数がｙであることを満たす、任意の整数とす
る。
【００９０】
また、図１０に示したシフトレジスタにおいて、順序回路１０＿ｊ（ｊは、ｙ以下の自然
数）に接続された各配線の位置を、図１１に模式的に示す。図１０と図１１から分かるよ
うに、順序回路１０＿ｊにおいて、配線５０には、前段の順序回路１０＿ｊ−１の配線１
９から出力される出力信号ＯＵＴｊ−１が、信号ＬＩＮとして与えられる。ただし、１段
目の順序回路１０＿１の配線５０には、スタートパルス信号ＳＰの電位が与えられる構成
とする。
【００９１】
また、順序回路１０＿ｊの配線５１には、２つ後段の順序回路１０＿ｊ＋２の配線１９か
ら出力される出力信号ＯＵＴｊ＋２が、信号ＲＩＮとして与えられる。ただし、ｙ−１段
目の順序回路１０＿ｙ−１の配線５１には、信号ＲＩＮ＿ｙ＋１が与えられ、ｙ段目の順
序回路１０＿ｙの配線５１には、電位ＲＩＮ＿ｙ＋２が与えられる構成とする。電位ＲＩ
Ｎ＿ｙ−１は、順序回路１０＿ｙ＋１が存在すると仮定したときに、当該順序回路１０＿
ｙ＋１から出力されるであろう出力信号ＯＵＴｙ＋１を想定している。また、電位ＲＩＮ
＿ｙは、順序回路１０＿ｙ＋２が存在すると仮定したときに、当該順序回路１０＿ｙ＋２
から出力されるであろう出力信号ＯＵＴｙ＋２を想定している。
【００９２】
（実施の形態２）
本実施の形態では、表示素子として液晶素子を用いた場合の、パネルの構成を一例として
示す。
【００９３】
図１２（Ａ）に示すパネル６０には、画素部６１に、複数の画素６２と、画素６２を行毎
に選択するための複数の走査線Ｇと、選択された画素６２に画像信号を供給するための複
数の信号線Ｓとが設けられている。走査線Ｇへの信号の入力は、走査線駆動回路６３によ
り制御されている。信号線Ｓへの画像信号の入力は、信号線駆動回路６４により制御され
ている。複数の画素６２は、走査線Ｇの少なくとも一つと、信号線Ｓの少なくとも一つと
に、それぞれ接続されている。
【００９４】
走査線駆動回路６３は、パルスを有する信号を生成する、シフトレジスタを有する。上記
パルスを有する信号は、走査線Ｇに順次入力される。本発明の一態様に係る順序回路は、
走査線駆動回路６３のシフトレジスタにおいて、用いることができる。
【００９５】
なお、画素部６１に設けられる配線の種類及びその数は、画素６２の構成、数及び配置に
よって決めることができる。具体的に、図１２（Ａ）に示す画素部６１の場合、ｘ列×ｙ
行（ｘ、ｙは共に２以上の自然数）の画素６２がマトリクス状に配置されており、信号線
Ｓ１乃至信号線Ｓｘ、走査線Ｇ１乃至走査線Ｇｙが、画素部６１内に配置されている場合
を例示している。
【００９６】
また、図１２（Ｂ）に、画素６２の構成を一例として示す。各画素６２は、液晶素子６５
と、当該液晶素子６５への画像信号の供給を制御するトランジスタ６６と、液晶素子６５
の第１電極と第２電極間の電圧を保持するための容量素子６７とを有する。液晶素子６５
は、第１電極と、第２電極と、第１電極と第２電極の間の電圧が印加される液晶材料を含
んだ液晶層とを有している。
【００９７】
トランジスタ６６は、液晶素子６５の第１電極に、信号線Ｓの電位を与えるか否かを制御
する。液晶素子６５の第２電極には、所定の基準電位Ｖｃｏｍが与えられている。
【００９８】
以下、トランジスタ６６と液晶素子６５の具体的な接続関係について説明する。図１２（
Ｂ）では、トランジスタ６６のゲートが、走査線Ｇ１から走査線Ｇｙのいずれか１つに接
続されている。トランジスタ６６のソース及びドレインの一方は、信号線Ｓ１から信号線
Ｓｘのいずれか１つに接続され、トランジスタ６６のソース及びドレインの他方は、液晶
素子６５の第１電極に接続されている。
【００９９】
なお、画素６２は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、イ
ンダクタなどのその他の回路素子を、さらに有していても良い。
【０１００】
図１２（Ｂ）では、画素６２において、画像信号の画素６２への入力を制御するスイッチ
として、一のトランジスタ６６を用いる場合を例示している。しかし、一のスイッチとし
て機能する、複数のトランジスタを、画素６２に用いていても良い。複数のトランジスタ
が一のスイッチとして機能する場合、上記複数のトランジスタは並列に接続されていても
良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても
良い。
【０１０１】
なお、本明細書において、トランジスタが直列に接続されている状態とは、例えば、第１
のトランジスタのソースまたはドレインの一方のみが、第２のトランジスタのソースまた
はドレインの一方のみに接続されている状態を意味する。また、トランジスタが並列に接
続されている状態とは、第１のトランジスタのソースまたはドレインの一方が第２のトラ
ンジスタのソースまたはドレインの一方に接続され、第１のトランジスタのソースまたは
ドレインの他方が第２のトランジスタのソースまたはドレインの他方に接続されている状
態を意味する。
【０１０２】
また、本発明の一態様では、画素６２において、液晶素子６５及び容量素子６７に蓄積さ
れた電荷を保持するためのスイッチとして、オフ電流の小さいトランジスタを用いること
が望ましい。具体的に、図１２（Ｂ）に示す画素６２の場合、トランジスタ６６のオフ電
流が小さいと、トランジスタ６６を介して電荷がリークするのを防ぐことができる。よっ
て、液晶素子６５及び容量素子６７に与えられた画像信号の電位をより確実に保持するこ
とができるので、１フレーム期間内において電荷のリークにより液晶素子６５の透過率が
変化するのを防ぎ、それにより、表示する画像の質を向上させることができる。また、ト
ランジスタ６６のオフ電流が小さい場合、トランジスタ６６を介して電荷がリークするの
を防ぐことができるため、容量素子６７の面積を小さく抑えることができる。よって、パ
ネル６０の透過率を高め、それにより、バックライトやフロントライトなどの光供給部か
ら供給される光の、パネル６０の内部における損失を低減し、液晶表示装置の消費電力を
低減させることができる。
【０１０３】
なお、本実施の形態では、表示素子として液晶素子を用いたパネルについて説明したが、
表示素子として発光素子が用いられていても良い。
【０１０４】
発光素子は、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）やＯＬＥＤ（Ｏｒｇ
ａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）などの、電流または電圧によっ
て輝度が制御される素子をその範疇に含んでいる。例えば、ＯＬＥＤは、ＥＬ層と、アノ
ードと、カソードとを少なくとも有している。ＥＬ層はアノードとカソードの間に設けら
れた単層または複数の層で構成されており、これらの層の中に、発光性の物質を含む発光
層を少なくとも含んでいる。
【０１０５】
なお、ＥＬ層は、カソードとアノード間の電位差が、発光素子の閾値電圧Ｖｔｈｅ以上に
なったときに供給される電流により、エレクトロルミネッセンスが得られる。エレクトロ
ルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起
状態から基底状態に戻る際の発光（リン光）とが含まれる。
【０１０６】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１０７】
（実施の形態３）
本発明の一態様に係る半導体装置では、非晶質、微結晶、多結晶又は単結晶である、シリ
コン又はゲルマニウムなどの半導体膜にチャネル形成領域を有するトランジスタが用いら
れていても良いし、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコン
よりも低い半導体膜にチャネル形成領域を有するトランジスタが用いられていても良い。
シリコンとしては、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製
された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させ
た多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単
結晶シリコンなどを用いることができる。
【０１０８】
電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損
が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのた
め、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電
流が著しく小さく、信頼性が高い。
【０１０９】
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオ
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１
０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧
（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナ
ライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
この場合、オフ電流をトランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／
μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に
流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ
電流の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜
をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジ
スタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電
圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分か
った。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタ
は、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【０１１０】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおい
ては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を基
準としたときのゲートの電位が０以下であるときに、ソースとドレインの間に流れる電流
のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおい
ては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を基
準としたときのゲートの電位が０以上であるときに、ソースとドレインの間に流れる電流
のことを意味する。
【０１１１】
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタの一例について、図面
を参照して説明する。
【０１１２】
図１３（Ａ）に、画素に設けられたトランジスタ２０１と、駆動回路に設けられたトラン
ジスタ２０２の断面構造を、一例として示す。
【０１１３】
図１３（Ａ）に示すトランジスタ２０１は、絶縁表面上に設けられた、ゲートとして機能
する導電膜２０４と、導電膜２０４上の絶縁膜２０５と、絶縁膜２０５上において導電膜
２０４と重なる位置に設けられた半導体膜２０６と、半導体膜２０６上においてソースま
たはドレインとして機能する導電膜２０７及び導電膜２０８と、を有する。また、図１３
（Ａ）では、半導体膜２０６、導電膜２０７及び導電膜２０８上に、絶縁膜２０９及び絶
縁膜２１０が、順に積層するように設けられている。トランジスタ２０１は、絶縁膜２０
９及び絶縁膜２１０をその構成要素に含んでいても良い。
【０１１４】
また、絶縁膜２０９及び絶縁膜２１０上には、樹脂を用いた絶縁膜２１１が設けられてい
る。そして、絶縁膜２０９、絶縁膜２１０、及び絶縁膜２１１には開口部が設けられてお
り、絶縁膜２１１上には、当該開口部において導電膜２０７に接続された導電膜２０３が
設けられている。導電膜２０３は、表示素子の第１電極として機能する。
【０１１５】
例えば、液晶素子は第１電極及び第２電極と、第１電極及び第２電極により電界が加えら
れる液晶層とを有する。よって、液晶素子をトランジスタ２０１上に形成する場合、導電
膜２０３に加え、第２電極として機能する導電膜と、液晶層とを、絶縁膜２１１上に設け
ればよい。
【０１１６】
表示素子がＯＬＥＤである場合、アノードまたはカソードの一方として機能する導電膜２
０３に加え、アノードまたはカソードの他方として機能する導電膜と、ＥＬ層とを、絶縁
膜２１１上に設ければよい。
【０１１７】
また、絶縁膜２１１に樹脂を用いることで、導電膜２０３の被形成表面に凹凸が生じるの
を防ぐ、すなわち、導電膜２０３の被形成表面の平坦性を高めることができる。
【０１１８】
具体的に、絶縁膜２１１として、アクリル樹脂、エポキシ樹脂、ベンゾシクロブテン系樹
脂、ポリイミド、ポリアミド等の有機材料を用いることができる。また上記有機材料の他
に、シリコーン樹脂等を用いることができる。なお、これらの材料で形成される絶縁膜を
複数積層させることで、より平坦性の高い絶縁膜２１１を形成することができる。
【０１１９】
また、導電膜２０３として、酸化インジウム、酸化インジウム−酸化スズ（ＩＴＯ：Ｉｎ
ｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、珪素若しくは酸化珪素を含有した酸化インジウム−酸
化スズ、酸化インジウム−酸化亜鉛（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、酸化タン
グステン及び酸化亜鉛を含有した酸化インジウム、窒素を含ませたＡｌ−Ｚｎ系酸化物半
導体、窒素を含ませたＺｎ系酸化物半導体、窒素を含ませたＳｎ−Ｚｎ系酸化物半導体、
金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、
モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）
、チタン（Ｔｉ）の他、元素周期表の第１族または第２族に属する元素、すなわちリチウ
ム（Ｌｉ）やセシウム（Ｃｓ）等のアルカリ金属、およびマグネシウム（Ｍｇ）、カルシ
ウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアルカリ土類金属、およびこれらを含む合金
（ＭｇＡｇ、ＡｌＬｉ）、ユウロピウム（Ｅｕ）、イッテルビウム（Ｙｂ）等の希土類金
属およびこれらを含む合金などを用いることができる。なお、導電膜２０３は、例えばス
パッタリング法や蒸着法等により上記材料を用いて導電膜を形成した後、フォトリソグラ
フィ法を用いたエッチングにより当該導電膜を所望の形状に加工することで、形成するこ
とができる。
【０１２０】
また、図１３（Ａ）に示すトランジスタ２０２は、絶縁表面上に設けられた、ゲートとし
て機能する導電膜２１２と、導電膜２１２上の絶縁膜２０５と、絶縁膜２０５上において
導電膜２１２と重なる位置に設けられた半導体膜２１３と、半導体膜２１３上においてソ
ースまたはドレインとして機能する導電膜２１４及び導電膜２１５と、を有する。また、
図１３（Ａ）では、半導体膜２１３、導電膜２１４及び導電膜２１５上に、絶縁膜２０９
及び絶縁膜２１０が順に積層するように設けられている。また、絶縁膜２０９及び絶縁膜
２１０上には、樹脂を用いた絶縁膜２１１が設けられている。
【０１２１】
なお、図１３（Ａ）では、駆動回路が有するトランジスタ２０２のバックゲートとして機
能する導電膜を、画素において液晶素子の電極として機能する導電膜２０３と共に、絶縁
膜２１１上に形成しても良い。上記構成により、一の導電膜をエッチング等により所望の
形状に加工することにより、導電膜２０３と、バックゲートとして機能する導電膜とを形
成することができる。よって、半導体装置の作製工程を増やすことなく、バックゲートと
して機能する導電膜を設けることができる。
【０１２２】
バックゲートはフローティングの状態であっても良いし、電位が他から与えられる状態で
あっても良い。後者の場合、通常のゲート（フロントゲート）及びバックゲートに同じ高
さの電位が与えられていても良いし、バックゲートにのみ接地電位などの固定の電位が与
えられていても良い。バックゲートに与える電位を制御することで、トランジスタ２０２
の閾値電圧を制御することができる。また、バックゲートを設けることで、チャネル形成
領域が増え、ドレイン電流の増加を実現することができる。また、バックゲートを設ける
ことで、半導体膜に空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
【０１２３】
また、図１３（Ａ）では、半導体膜２０６及び半導体膜２１３と絶縁膜２１１の間に、絶
縁膜２０９及び絶縁膜２１０が設けられている場合を例示しているが、半導体膜２０６及
び半導体膜２１３と絶縁膜２１１の間に設けられる絶縁膜は、一層であっても良いし、３
以上の複数層であっても良い。
【０１２４】
絶縁膜２１０は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部
を半導体膜２０６に供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜２
１０は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダン
グリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が１×１０１８ｓｐ
ｉｎｓ／ｃｍ３以下であることが好ましい。ただし、絶縁膜２１０を半導体膜２０６及び
半導体膜２１３上に直接設けると、絶縁膜２１０の形成時に半導体膜２０６及び半導体膜
２１３にダメージが与えられる場合、図１３（Ａ）に示すように、絶縁膜２０９を半導体
膜２０６及び半導体膜２１３と絶縁膜２１０の間に設けると良い。絶縁膜２０９は、その
形成時に半導体膜２０６及び半導体膜２１３に与えるダメージが絶縁膜２１０の場合より
も小さく、なおかつ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし
、半導体膜２０６及び半導体膜２１３に与えられるダメージを小さく抑えつつ、半導体膜
２０６及び半導体膜２１３上に直接絶縁膜２１０を形成することができるのであれば、絶
縁膜２０９は必ずしも設けなくとも良い。
【０１２５】
絶縁膜２０９は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコ
ンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０
１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁膜２０９に含まれる欠
陥密度が多いと、当該欠陥に酸素が結合してしまい、絶縁膜２０９における酸素の透過量
が減少してしまうためである。
【０１２６】
また、絶縁膜２０９と半導体膜２０６及び半導体膜２１３との界面に欠陥が少ないことが
好ましく、代表的には、磁場の向きを膜面に対して平行に印加したＥＳＲ測定により、半
導体膜２０６及び半導体膜２１３に用いられる酸化物半導体中の酸素欠損に由来するｇ＝
１．９３に現れる信号のスピン密度が１×１０１７ｓｐｉｎｓ／ｃｍ３以下、更には検出
下限以下であることが好ましい。
【０１２７】
具体的に、絶縁膜２０９または絶縁膜２１０として、酸化シリコン膜または酸化窒化シリ
コン膜を用いることができる。
【０１２８】
次いで、図１３（Ｂ）に、図１３（Ａ）に示した断面構造に、さらに絶縁膜２１０と絶縁
膜２１１の間に絶縁膜２１７を設けた場合の、トランジスタ２０１と、トランジスタ２０
１に接続された導電膜２０３と、トランジスタ２０２の断面構造を、一例として示す。絶
縁膜２１７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい
。或いは、絶縁膜２１７は、水素、水の拡散を防ぐブロッキング効果を有することが、望
ましい。
【０１２９】
絶縁膜は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、よ
り高いブロッキング効果を示す。酸素、水素、水のブロッキング効果を示す絶縁膜は、例
えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸
化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用い
て、形成することができる。水素、水のブロッキング効果を示す絶縁膜は、例えば、窒化
シリコン、窒化酸化シリコン等を用いることができる。
【０１３０】
絶縁膜２１７が水、水素などのブロッキング効果を有する場合、樹脂を用いた絶縁膜２１
１や、パネルの外部に存在する水、水素などの不純物が、半導体膜２０６または半導体膜
２１３に侵入するのを防ぐことができる。半導体膜２０６または半導体膜２１３に酸化物
半導体を用いる場合、酸化物半導体に侵入した水または水素の一部は電子供与体（ドナー
）となるため、上記ブロッキング効果を有する絶縁膜２１７を用いることで、トランジス
タ２０１及びトランジスタ２０２の閾値電圧がドナーの生成によりシフトするのを防ぐこ
とができる。
【０１３１】
また、半導体膜２０６または半導体膜２１３に酸化物半導体を用いる場合、絶縁膜２１７
が酸素のブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するの
を防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減さ
れるので、トランジスタ２０１及びトランジスタ２０２の閾値電圧がドナーの生成により
シフトするのを防ぐことができる。
【０１３２】
また、絶縁膜２１７と絶縁膜２１１の密着性が、絶縁膜２１０と絶縁膜２１１の密着性よ
りも高い場合、絶縁膜２１７を用いることで、絶縁膜２１１の剥離を防ぐことができる。
【０１３３】
なお、半導体膜２０６及び半導体膜２１３として酸化物半導体膜を用いる場合、酸化物半
導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好まし
い。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすための
スタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また
、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーと
してハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニ
ウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ
）を含むことが好ましい。
【０１３４】
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭
化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法
により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れると
いった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり
、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタ
を作製することが可能である。また、基板の大型化にも対応が可能である。
【０１３５】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０１３６】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、二
元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物
、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物
、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ
−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−
Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌ
ａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ
−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−
Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚ
ｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ
系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇ
ａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物
、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることがで
きる。
【０１３７】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意
味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素
を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高い。
【０１３８】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１
／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の
原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１３９】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
【０１４０】
以下では、酸化物半導体膜の構造について説明する。
【０１４１】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【０１４２】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
【０１４３】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
【０１４４】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う
。
【０１４５】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔ
ｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１４６】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１４７】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」と
は、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、
８５°以上９５°以下の場合も含まれる。
【０１４８】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
【０１４９】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
【０１５０】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
【０１５１】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１５２】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１５３】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
【０１５４】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
【０１５５】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１５６】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１５７】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１５８】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを
用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが
衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ
−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離する
ことがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基
板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０１５９】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１６０】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１６１】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。
【０１６２】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
【０１６３】
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについ
て以下に示す。
【０１６４】
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後
、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ
−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、
所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：
２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。な
お、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲッ
トによって適宜変更すればよい。
【０１６５】
また、半導体膜２０６及び半導体膜２１３は、金属の原子数比が互いに異なる金属酸化物
のターゲットを用いて形成された複数の酸化物半導体膜が、積層された構造を有していて
も良い。例えば、ターゲットの原子数比は、１層目の酸化物半導体膜がＩｎ：Ｇａ：Ｚｎ
＝１：１：１、２層目の酸化物半導体膜がＩｎ：Ｇａ：Ｚｎ＝３：１：２となるように、
形成しても良い。また、ターゲットの原子数比は、１層目の酸化物半導体膜がＩｎ：Ｇａ
：Ｚｎ＝１：３：２、２層目の酸化物半導体膜がＩｎ：Ｇａ：Ｚｎ＝３：１：２、３層目
の酸化物半導体膜がＩｎ：Ｇａ：Ｚｎ＝１：１：１となるように、形成しても良い。
【０１６６】
或いは、半導体膜２０６及び半導体膜２１３は、異なる金属を含む金属酸化物のターゲッ
トを用いて形成された複数の酸化物半導体膜が、積層された構造を有していても良い。
【０１６７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１６８】
（実施の形態４）
液晶表示装置を例に挙げて、本発明の一態様に係る半導体装置の外観について、図１４を
用いて説明する。図１４（Ａ）は、基板４００１と基板４００６とを封止材４００５によ
って接着させた液晶表示装置の上面図である。また、図１４（Ｂ）は、図１４（Ａ）の破
線Ａ１−Ａ２における断面図に相当し、図１４（Ｃ）は、図１４（Ａ）の破線Ｂ１−Ｂ２
における断面図に相当する。なお、図１４では、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓ
ｗｉｔｃｈｉｎｇ）モードの液晶表示装置を例示している。
【０１６９】
基板４００１上に設けられた画素部４００２と、一対の走査線駆動回路４００４とを囲む
ように、封止材４００５が設けられている。また、画素部４００２、走査線駆動回路４０
０４の上に基板４００６が設けられている。よって、画素部４００２と、走査線駆動回路
４００４とは、基板４００１と封止材４００５と基板４００６とによって封止されている
。
【０１７０】
また、基板４００１上の封止材４００５によって囲まれている領域とは異なる領域に、信
号線駆動回路４００３が実装されている。
【０１７１】
また、基板４００１上に設けられた画素部４００２、走査線駆動回路４００４は、トラン
ジスタを複数有している。図１４（Ｂ）では、画素部４００２に含まれるトランジスタ４
０１０と、走査線駆動回路４００４に含まれるトランジスタ４０２２とを例示している。
また、図１４（Ｃ）では、画素部４００２に含まれるトランジスタ４０１０を例示してい
る。
【０１７２】
画素部４００２及び走査線駆動回路４００４において、トランジスタ４０１０及びトラン
ジスタ４０２２上には、樹脂を用いた絶縁膜４０２０が設けられている。そして、絶縁膜
４０２０上には、液晶素子４０２３の第１電極４０２１と、導電膜４０２４とが設けられ
ている。導電膜４０２４は、絶縁膜４０２０に蓄積された電荷の放電経路として機能させ
ることができる。或いは、導電膜４０２４及び絶縁膜４０２０をトランジスタ４０２２の
構成要素とし、導電膜４０２４をバックゲートとして機能させることもできる。
【０１７３】
また、絶縁膜４０２０、第１電極４０２１、及び導電膜４０２４上には、絶縁膜４０２５
が設けられている。絶縁膜４０２５は、水、水素などのブロッキング効果が高いことが望
ましい。絶縁膜４０２５として、窒化シリコン膜、窒化酸化シリコン膜などを用いること
ができる。
【０１７４】
また、図１４（Ｂ）及び図１４（Ｃ）に示すように、本発明の一態様では、絶縁膜４０２
０は、パネルの端部において除去されている。そして、絶縁膜４０２０上の絶縁膜４０２
５は、封止材４００５と基板４００１の間において、トランジスタ４０１０及びトランジ
スタ４０２２のゲート絶縁膜として機能する絶縁膜４０２６と接している。
【０１７５】
絶縁膜４０２５及び絶縁膜４０２６の、水、水素などのブロッキング効果が高い場合、パ
ネルの端部において絶縁膜４０２５と絶縁膜４０２６とが接することで、パネルの端部か
ら、または封止材４００５から、水、水素などがトランジスタ４０１０及びトランジスタ
４０２２がそれぞれ有する半導体膜に侵入するのを、防ぐことができる。
【０１７６】
また、絶縁膜４０２５上には、液晶素子４０２３の第２電極４０２７が設けられている。
そして、第２電極４０２７及び絶縁膜４０２５と、基板４００６との間には、液晶層４０
２８が設けられている。液晶素子４０２３は、第１電極４０２１、第２電極４０２７、及
び液晶層４０２８を有する。
【０１７７】
なお、本発明の一態様では、液晶表示装置の液晶層に、例えば、サーモトロピック液晶ま
たはリオトロピック液晶に分類される液晶材料を用いることができる。或いは、液晶層に
は、例えば、ネマチック液晶、スメクチック液晶、コレステリック液晶、または、ディス
コチック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば
、強誘電性液晶、または反強誘電性液晶に分類される液晶材料を用いることができる。或
いは、液晶層には、例えば、主鎖型高分子液晶、側鎖型高分子液晶、或いは、複合型高分
子液晶などの高分子液晶、または低分子液晶に分類される液晶材料を用いることができる
。或いは、液晶層には、例えば、高分子分散型液晶（ＰＤＬＣ）に分類される液晶材料を
用いることができる。
【０１７８】
また、配向膜を用いないブルー相を示す液晶を液晶層に用いてもよい。ブルー相は液晶相
の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転
移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、カイラ
ル剤や紫外線硬化樹脂を添加して温度範囲を改善する。ブルー相を示す液晶とカイラル剤
とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向
処理が不要であり、視野角依存性が小さいため好ましい。
【０１７９】
液晶素子４０２３では、第１電極４０２１と第２電極４０２７の間に与えられる電圧の値
に従って、液晶層４０２８に含まれる液晶分子の配向が変化し、透過率が変化する。よっ
て、液晶素子４０２３は、第１電極４０２１に与えられる画像信号の電位によって、その
透過率が制御されることで、階調を表示することができる。
【０１８０】
なお、本発明の一態様では、液晶表示装置において、カラーフィルタを用いることでカラ
ーの画像を表示しても良いし、異なる色相の光を発する複数の光源を順次点灯させること
で、カラーの画像を表示しても良い。
【０１８１】
また、信号線駆動回路４００３からの画像信号や、ＦＰＣ４０１８からの各種制御信号及
び電源電位は、引き回し配線４０３０及び４０３１を介して、走査線駆動回路４００４ま
たは画素部４００２に与えられる。
【０１８２】
また、本実施の形態では、液晶の駆動方法としてＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓ
ｗｉｔｃｈｉｎｇ）モードを用いる場合を例示したが、液晶の駆動方法としては、ＴＮ（
Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ  Ｔｗｉｓｔｅｄ  Ｎｅ
ｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（
Ｍｕｌｔｉ−ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（
Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍ
ｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ブルー相モード、ＴＢＡ（Ｔ
ｒａｎｓｖｅｒｓｅ  Ｂｅｎｄ  Ａｌｉｇｎｍｅｎｔ）モード、ＶＡ−ＩＰＳモード、Ｅ
ＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ
）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モー
ド、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）
モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａ
ｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ  Ｎｅｔｗｏｒｋ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａ
ｌ）モード、ゲストホストモード、ＡＳＶ（Ａｄｖａｎｃｅｄ  Ｓｕｐｅｒ  Ｖｉｅｗ）
モードなどを適用することも可能である。
【０１８３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１８４】
（実施の形態５）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジ
タルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲー
ションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、
複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴ
Ｍ）、自動販売機などが挙げられる。これら電子機器の具体例を図１５に示す。
【０１８５】
図１５（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタ
イラス５００８等を有する。表示部５００３または表示部５００４に、或いはその他の回
路に、本発明の一態様に係る半導体装置を用いることができる。なお、図１５（Ａ）に示
した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯
型ゲーム機が有する表示部の数は、これに限定されない。
【０１８６】
図１５（Ｂ）は表示機器であり、筐体５２０１、表示部５２０２、支持台５２０３等を有
する。表示部５２０２に、或いはその他の回路に、本発明の一態様に係る半導体装置を用
いることができる。なお、表示機器には、パーソナルコンピュータ用、ＴＶ放送受信用、
広告表示用などの全ての情報表示用表示機器が含まれる。
【０１８７】
図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。表示部５４０２に
、或いはその他の回路に、本発明の一態様に係る半導体装置を用いることができる。
【０１８８】
図１５（Ｄ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表
示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６
０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６
０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部
５６０５により変更が可能となっている。第１表示部５６０３における映像を、接続部５
６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える
構成としても良い。第１表示部５６０３または第２表示部５６０４に、或いはその他の回
路に、本発明の一態様に係る半導体装置を用いることができる。なお、第１表示部５６０
３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された
半導体装置を用いるようにしても良い。なお、位置入力装置としての機能は、半導体装置
にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機
能は、フォトセンサとも呼ばれる光電変換素子を半導体装置の画素部に設けることでも、
付加することができる。
【０１８９】
図１５（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８
０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０
４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体
５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部
５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接
続部５８０６により変更が可能となっている。表示部５８０３における映像の切り替えを
、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って行
う構成としても良い。表示部５８０３に、或いはその他の回路に、本発明の一態様に係る
半導体装置を用いることできる。
【０１９０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０１９１】
１０    順序回路
１１    回路
１２    スイッチ
１２ｔ    トランジスタ
１３    スイッチ
１３ｔ    トランジスタ
１４    スイッチ
１４ｔ    トランジスタ
１５    配線
１６    配線
１７    配線
１８    配線
１９    配線
２０    回路
２１    スイッチ
２２    スイッチ
２３    スイッチ
２４    スイッチ
２５    スイッチ
２６    スイッチ
２７    スイッチ
２８    配線
２９    配線
３０    配線
３１    トランジスタ
３２    トランジスタ
３３    トランジスタ
３４    トランジスタ
３５    トランジスタ
３６    トランジスタ
３７    トランジスタ
３８    トランジスタ
３９    トランジスタ
４０    トランジスタ
４１    トランジスタ
４２    トランジスタ
４３    配線
４４    配線
４５    配線
４６    配線
４７    配線
５０    配線
５１    配線
６０    パネル
６１    画素部
６２    画素
６３    走査線駆動回路
６４    信号線駆動回路
６５    液晶素子
６６    トランジスタ
６７    容量素子
２０１    トランジスタ
２０２    トランジスタ
２０３    導電膜
２０４    導電膜
２０５    絶縁膜
２０６    半導体膜
２０７    導電膜
２０８    導電膜
２０９    絶縁膜
２１０    絶縁膜
２１１    絶縁膜
２１２    導電膜
２１３    半導体膜
２１４    導電膜
２１５    導電膜
２１７    絶縁膜
４００１    基板
４００２    画素部
４００３    信号線駆動回路
４００４    走査線駆動回路
４００５    封止材
４００６    基板
４０１０    トランジスタ
４０１８    ＦＰＣ
４０２０    絶縁膜
４０２１    電極
４０２２    トランジスタ
４０２３    液晶素子
４０２４    導電膜
４０２５    絶縁膜
４０２６    絶縁膜
４０２７    電極
４０２８    液晶層
４０３０    配線
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロホン
５００６    スピーカー
５００７    操作キー
５００８    スタイラス
５２０１    筐体
５２０２    表示部
５２０３    支持台
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５６０１    筐体
５６０２    筐体
５６０３    表示部
５６０４    表示部
５６０５    接続部
５６０６    操作キー
５８０１    筐体
５８０２    筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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