(57)【要約】【課題】ディスプレイシステムは、発光アレイ（３）と、駆動回路（２）と、を含んでいる。【解決手段】発光アレイ（３）は、複数のスキャンライン（Ｓ1〜Ｓ32）と、複数のチャネルライン（Ｃｒ1〜Ｃｒ16）と、スキャンライン（Ｓ1〜Ｓ32）及びチャネルライン（Ｃｒ１〜Ｃｒ１６）に接続されている複数の発光素子（３２）と、を含んでいる。駆動回路（２）は、内部グローバルクロック信号（ＩＧＣＬＫ）を生成する遅延ロックループ（２１）と、内部グローバルクロック信号（ＩＧＣＬＫ）とディスプレイデータに基づいてスキャン制御出力とチャネル制御出力を生成する信号プロセッサ（２２）と、スキャン制御出力に基づいてスキャンライン（Ｓ1〜Ｓ32）を駆動するスキャンドライバ（２４）と、チャネル制御出力に基づいて複数の駆動電流信号をそれぞれチャネルライン（Ｃｒ1〜Ｃｒ16）に提供するチャネルドライバ（２３）と、を含んでいる。【選択図】図１
2020166265.tif 000002
【特許請求の範囲】
【請求項１】
複数のスキャンライン（Ｓ1〜Ｓ32）と、複数の第１のチャネルライン（Ｃｒ1〜Ｃｒ16）と、複数の行と複数の列でマトリックスに配置されている複数の発光素子（３２）と、を含んでおり、前記発光素子（３２）の各前記行において、前記発光素子（３２）がそれぞれの前記スキャンライン（Ｓ1〜Ｓ32）に接続されており、前記発光素子（３２）の各前記列において、前記発光素子（３２）がそれぞれの前記第１のチャネルライン（Ｃｒ1〜Ｃｒ16）に接続されている発光アレイ（３）と、
基準クロック信号を受信し、該基準クロック信号に基づいて内部グローバルクロック信号（ＩＧＣＬＫ）を生成するための遅延ロックループ（ＤＬＬ）（２１）と、
前記ＤＬＬ（２１）に接続されていて前記ＤＬＬ（２１）から前記内部グローバルクロック信号（ＩＧＣＬＫ）を受信し、ディスプレイデータをさらに受信し、前記内部グローバルクロック信号（ＩＧＣＬＫ）と前記ディスプレイデータに基づいてスキャン制御出力とチャネル制御出力を生成するための信号プロセッサ（２２）と、
前記スキャンライン（Ｓ１〜Ｓ３２）に接続されており、前記信号プロセッサ（２２）にさらに接続されていて前記信号プロセッサ（２２）から前記スキャン制御出力を受信し、前記スキャン制御出力に基づいて前記スキャンライン（Ｓ１〜Ｓ３２）を駆動するためのスキャンドライバ（２４）と、
前記第１のチャネルライン（Ｃｒ1〜Ｃｒ16）に接続されており、前記信号プロセッサ（２２）にさらに接続されていて前記信号プロセッサ（２２）から前記チャネル制御出力を受信し、前記チャネル制御出力に基づいて複数の第１の駆動電流信号をそれぞれ前記第１のチャネルライン（Ｃｒ1〜Ｃｒ16）に提供するためのチャネルドライバ（２３）と、を具える駆動回路（２）と、を含む、ディスプレイシステム。
【請求項２】
前記信号プロセッサ（２２）は、多重制御設定（ＳＥＴ２）をさらに提供し、且つ前記ＤＬＬ（２１）は、
前記基準クロック信号及びフィードバッククロック信号を受信し、前記基準クロック信号と前記フィードバッククロック信号との間の位相差に関連する検出出力を生成するための位相検出器（２１２）と、
前記位相検出器（２１２）に接続されていて前記位相検出器（２１２）から前記検出出力を受信し、前記検出出力に基づいてポンプ電流信号を生成するためのチャージポンプ（２１３）と、
前記チャージポンプ（２１３）に接続されていて前記チャージポンプ（２１３）から前記ポンプ電流信号を受信し、前記ポンプ電流信号に基づいて制御電圧を生成するためのループフィルタ（２１５）と、
前記ループフィルタ（２１５）に接続されていて前記ループフィルタ（２１５）から前記制御電圧を受信し、前記基準クロック信号をさらに受信し、前記位相検出器（２１２）にさらに接続されており、前記制御電圧と前記基準クロック信号に基づいて、前記基準クロック信号とそれぞれ位相偏差があると共に、互いに異なり且つ前記制御電圧に関連する複数の遅延クロック信号を生成し、前記遅延クロック信号の１つを前記位相検出器（２１２）により受信するための前記フィードバッククロック信号とする電圧制御遅延線（２１４）と、
前記電圧制御遅延線（２１４）に接続されていて前記電圧制御遅延線（２１４）から前記遅延クロック信号を受信し、前記信号プロセッサ（２２）にさらに接続されていて前記信号プロセッサ（２２）から前記多重制御設定（ＳＥＴ２）を受信し、前記多重制御設定（ＳＥＴ２）に基づいて、前記遅延クロック信号に論理演算を実行して、前記信号プロセッサ（２２）により受信するための前記内部グローバルクロック信号（ＩＧＣＬＫ）を生成する出力発生器（２１６）と、を含む、
請求項１に記載のディスプレイシステム。
【請求項３】
前記スキャン制御出力は、スキャンクロック信号（ＳＣＬＫ）と、スキャン制御設定（ＳＥＴ５）と、を含んでおり、且つ前記スキャンドライバ（２４）は、
前記信号プロセッサ（２２）に接続されていて前記信号プロセッサ（２２）から前記スキャン制御出力を受信し、それぞれ前記スキャンライン（Ｓ1〜Ｓ32）に対応する複数のスキャン制御信号を、前記スキャン制御出力に基づいて、少なくとも一部の前記スキャン制御信号が前記スキャンクロック信号（ＳＣＬＫ）と同調して２つの異なる論理状態の間で変換して前記スキャン制御信号の少なくとも一部の数が前記スキャン制御設定（ＳＥＴ５）に関連するような方法で、生成するためのスキャン制御器（２４１）と、
それぞれが、それぞれの前記スキャンライン（Ｓ1〜Ｓ32）に接続されている第１の端子と、パワーレール（９３／９４）に接続するための第２の端子と、前記スキャン制御器（２４１）に接続されていて前記スキャン制御器（２４１）からそれぞれの前記スキャンライン（Ｓ1〜Ｓ32）に対応する前記スキャン制御信号の１つを受信するための制御端子と、を有している複数のスキャンスイッチ（ＳＷ1〜ＳＷ32）と、を含んでいる、
請求項１及び請求項２のいずれか一項に記載のディスプレイシステム。
【請求項４】
前記スキャンドライバ（２４）は、
それぞれがそれぞれの前記スキャンライン（Ｓ1〜Ｓ32）に接続されており、それぞれが前記スキャン制御器（２４１）にさらに接続されていて前記スキャン制御器（２４１）から、それぞれの前記スキャンライン（Ｓ1〜Ｓ32）に対応する前記スキャン制御信号の１つを受信し、前記スキャン制御信号の１つがそれぞれの前記スキャンライン（Ｓ1〜Ｓ32）に接続されている前記スキャンスイッチ（ＳＷ1〜ＳＷ32）の１つを導通しないようにさせた際に、それぞれがそれぞれの前記スキャンライン（Ｓ1〜Ｓ32）における電圧の大きさを所定の基準電圧値に調整するための複数の増幅器（２４８）をさらに含んでいる、
請求項３に記載のディスプレイシステム。
【請求項５】
各前記スキャンスイッチ（ＳＷ1〜ＳＷ32）は、Ｎ型パワー半導体トランジスタであり、且つ前記パワーレール（９３）から接地電圧を受信するためのものである、
請求項３及び請求項４のいずれか一項に記載のディスプレイシステム。
【請求項６】
各前記スキャンスイッチ（ＳＷ1〜ＳＷ32）は、Ｐ型パワー半導体トランジスタであり、且つ前記パワーレール（９４）から大きさが３．２Ｖ〜５Ｖの範囲内にある電源電圧（ＶＬＥＤ）を受信するためのものである、
請求項３及び請求項４のいずれか一項に記載のディスプレイシステム。
【請求項７】
前記発光アレイ（３）は、複数の第２のチャネルライン（Ｃｇ1〜Ｃｇ16）と、複数の第３のチャネルライン（Ｃｂ1〜Ｃｂ16）と、をさらに具えており、
前記発光素子（３２）の各前記列においては、前記発光素子（３２）がそれぞれの前記第２のチャネルライン（Ｃｇ1〜Ｃｇ16）及びそれぞれの前記第３のチャネルライン（Ｃｂ1〜Ｃｂ16）にさらに接続されており、
前記チャネルドライバ（２３）は、前記第２のチャネルライン（Ｃｇ1〜Ｃｇ16）及び前記第３のチャネルライン（Ｃｂ1〜Ｃｂ16）にさらに接続されており、且つ前記チャネル制御出力に基づいて、複数の第２の駆動電流信号をそれぞれ前記第２のチャネルライン（Ｃｇ1〜Ｃｇ16）に提供し、且つ、複数の第３の駆動電流信号をそれぞれ前記第３のチャネルライン（Ｃｂ1〜Ｃｂ16）に提供する、
請求項１〜請求項６のいずれか一項に記載のディスプレイシステム。
【請求項８】
前記チャネル制御出力は、それぞれ前記第１のチャネルライン（Ｃｒ1〜Ｃｒ16）に対応する複数の第１のパルス幅変調（ＰＷＭ）信号（ＰＷＭｒ1〜ＰＷＭｒ16）と、それぞれ前記第２のチャネルライン（Ｃｇ1〜Ｃｇ16）に対応する複数の第２のＰＷＭ信号（ＰＷＭｇ1〜ＰＷＭｇ16）と、それぞれ前記第３のチャネルライン（Ｃｇ1〜Ｃｇ16）に対応する複数の第３のＰＷＭ信号（ＰＷＭｂ1〜ＰＷＭｂ16）と、を含んでおり、それぞれの前記第１〜３のＰＷＭ信号（ＰＷＭｒ1〜ＰＷＭｒ16、ＰＷＭｇ1〜ＰＷＭｇ16、ＰＷＭｂ1〜ＰＷＭｂ16）は、前記ディスプレイデータに関連するパルス幅を有しており、
前記チャネルドライバ（２３）は、
それぞれ前記第１のチャネルライン（Ｃｒ1〜Ｃｒ16）に対応する複数の第１の駆動電流と、それぞれ前記第２のチャネルライン（Ｃｇ1〜Ｃｇ16）に対応する複数の第２の駆動電流と、それぞれ前記第３のチャネルライン（Ｃｇ1〜Ｃｇ16）に対応する複数の第３の駆動電流と、を提供する電流プロバイダー（２３２）と、
それぞれ前記第１のチャネルライン（Ｃｒ1〜Ｃｒ16）に対応する複数の第１のチャネルスイッチ（ＳＷｒ1〜ＳＷｒ16）と、
それぞれ前記第２のチャネルライン（Ｃｇ1〜Ｃｇ16）に対応する複数の第２のチャネルスイッチ（ＳＷｇ1〜ＳＷｇ16）と、
それぞれ前記第３のチャネルライン（Ｃｂ1〜Ｃｂ16）に対応する複数の第３のチャネルスイッチ（ＳＷｂ1〜ＳＷｂ16）と、を含んでおり、
各前記第１〜３のチャネルスイッチ（ＳＷｒ1〜ＳＷｒ16、ＳＷｇ1〜ＳＷｇ16、ＳＷｂ1〜ＳＷｂ16）は、前記電流プロバイダー（２３２）に接続されている第１の端子と、対応する前記第１〜３のチャネルライン（Ｃｒ1〜Ｃｒ16、Ｃｇ1〜Ｃｇ16、Ｃｂ1〜Ｃｂ16）の１つに接続されている第２の端子と、前記信号プロセッサ（２２）に接続されていて前記信号プロセッサ（２２）から、対応する前記第１〜３のチャネルライン（Ｃｒ1〜Ｃｒ16、Ｃｇ1〜Ｃｇ16、Ｃｂ1〜Ｃｂ16）の１つに対応する前記第１〜３のＰＷＭ信号（ＰＷＭｒ1〜ＰＷＭｒ16、ＰＷＭｇ1〜ＰＷＭｇ16、ＰＷＭｂ1〜ＰＷＭｂ16）の１つを受信するための制御端子と、を有しており、
各前記第１〜３のチャネルスイッチ（ＳＷｒ1〜ＳＷｒ16、ＳＷｇ1〜ＳＷｇ16、ＳＷｂ1〜ＳＷｂ16）は、前記チャネルスイッチが導通する際に、対応する前記第１〜３のチャネルライン（Ｃｒ1〜Ｃｒ16、Ｃｇ1〜Ｃｇ16、Ｃｂ1〜Ｃｂ16）の１つに対応する前記第１〜３の駆動電流の１つが前記チャネルスイッチを流れることを可能にし、
前記第１〜３の駆動電流信号は、それぞれ前記第１〜３のチャネルスイッチ（ＳＷｒ1〜ＳＷｒ16、ＳＷｇ1〜ＳＷｇ16、ＳＷｂ1〜ＳＷｂ16）の前記第２の端子に提供される、
請求項７に記載のディスプレイシステム。
【請求項９】
前記チャネル制御出力は、電流利得制御設定（ＳＥＴ３）をさらに含んでおり、
前記チャネルドライバ（２３）は、前記信号プロセッサ（２２）に接続されていて前記信号プロセッサ（２２）から前記電流利得制御設定（ＳＥＴ３）を受信し、前記電流利得制御設定（ＳＥＴ３）に基づいて、第１の電流利得制御信号と、第２の電流利得制御信号と、第３の電流利得制御信号と、を生成するための電流利得制御器（２３１）をさらに含んでおり、
前記電流プロバイダー（２３２）は、前記電流利得制御器（２３１）にさらに接続されていて前記電流利得制御器（２３１）から前記第１〜３の電流利得制御信号を受信し、前記第１の電流利得制御信号に基づいて前記第１の駆動電流の大きさを調整し、前記第２の電流利得制御信号に基づいて前記第２の駆動電流の大きさを調整し、前記第３の電流利得制御信号に基づいて前記第３の駆動電流の大きさを調整する、
請求項８に記載のディスプレイシステム。
【請求項１０】
前記チャネルドライバ（２３）は、前記第１〜３のチャネルライン（Ｃｒ1〜Ｃｒ16、Ｃｇ1〜Ｃｇ16、Ｃｂ1〜Ｃｂ16）に接続されており、前記信号プロセッサ（２）にさらに接続されていて前記信号プロセッサ（２）から前記第１〜３のＰＷＭ信号（ＰＷＭｒ1〜ＰＷＭｒ16、ＰＷＭｇ1〜ＰＷＭｇ16、ＰＷＭｂ1〜ＰＷＭｂ16）を受信するための増幅器ユニット（２３３）をさらに具えており、
各前記第１〜３のチャネルライン（Ｃｒ1〜Ｃｒ16、Ｃｇ1〜Ｃｇ16、Ｃｂ1〜Ｃｂ16）においては、前記増幅器ユニット（２３３）は、前記チャネルラインに対応する前記第１〜３のＰＷＭ信号（ＰＷＭｒ1〜ＰＷＭｒ16、ＰＷＭｇ1〜ＰＷＭｇ16、ＰＷＭｂ1〜ＰＷＭｂ16）の１つが前記チャネルラインに対応する前記第１〜３のチャネルスイッチ（ＳＷｒ1〜ＳＷｒ16、ＳＷｇ1〜ＳＷｇ16、ＳＷｂ1〜ＳＷｂ16）の１つを導通しないようにさせた際に、前記チャネルラインにおける電圧の大きさを対応する基準電圧値に調整する、
請求項８及び請求項９のいずれか一項に記載のディスプレイシステム。
【請求項１１】
前記電流プロバイダー（２３２）は、第１のパワーレール（９１）にさらに接続されて前記第１のパワーレール（９１）から２．４Ｖ〜４．５Ｖの範囲内にある大きさの第1の電源電圧（ＶＬＥＤｒ）を受信し、第２のパワーレール（９２）にさらに接続されて前記第２のパワーレール（９２）から３．２Ｖ〜４．５Ｖの範囲内にある大きさの第２の電源電圧（ＶＬＥＤｇｂ）を受信し、
前記第１の駆動電流は、前記第１のパワーレール（９１）から供給され、前記第２、第３の駆動電流は、前記第２のパワーレール（９２）から供給される、
請求項８〜請求項１０のいずれか一項に記載のディスプレイシステム。
【請求項１２】
各前記発光素子（３２）は、赤色発光ダイオード（ＬＥＤ）と、緑色ＬＥＤと、青色ＬＥＤと、を含んでおり、
各前記発光素子（３２）においては、各前記赤色、緑色、青色ＬＥＤが、第１の端子と第２の端子とを有しており、前記赤色、緑色、青色ＬＥＤの前記第１の端子は、それぞれ前記発光素子に対応する前記第１のチャネルライン（Ｃｒ1〜Ｃｒ16）の１つと、前記発光素子に対応する前記第２のチャネルライン（Ｃｇ1〜Ｃｇ16）の１つと、前記発光素子に対応する前記第３のチャネルライン（Ｃｂ1〜Ｃｂ16）の１つと、に接続されており、前記赤色、緑色、青色ＬＥＤの前記第２の端子は、前記発光素子に対応する前記スキャンライン（Ｓ1〜Ｓ32）の１つに接続されている、
請求項７〜請求項１１のいずれか一項に記載のディスプレイシステム。
【請求項１３】
前記信号プロセッサ（２２）は、
前記ＤＬＬ（２１）に接続されていて前記内部グローバルクロック信号（ＩＧＣＬＫ）を受信し、データクロック信号（ＤＣＬＫ）をさらに受信し、前記内部グローバルクロック信号（ＩＧＣＬＫ）と同調してチャンネルクロック信号（ＣＣＬＫ）とスキャンクロック信号（ＳＣＬＫ）を生成し、前記データクロック信号（ＤＣＬＫ）と同調してコンフィギュレーションクロック信号（ＲＣＬＫ）を生成するための制御器（２２１）と、
前記データクロック信号（ＤＣＬＫ）を受信し、前記データクロック信号（ＤＣＬＫ）と同調して前記ディスプレイデータと複数の制御設定をさらに受信するための入力／出力（Ｉ／Ｏ）インタフェース（２２２）と、
前記制御器（２２１）に接続されていて前記制御器（２２１）から前記コンフィギュレーションクロック信号（ＲＣＬＫ）を受信し、前記入力／出力インタフェース（２２２）にさらに接続されていて、前記コンフィギュレーションクロック信号（ＲＣＬＫ）と同調して前記入力／出力インタフェース（２２２）から前記制御設定を受信且つ記憶するためのコンフィギュレーションレジスタ（２２３）と、
前記制御器（２２１）に接続されていて前記制御器（２２１）から前記チャンネルクロック信号（ＣＣＬＫ）を受信し、前記入力／出力インタフェース（２２２）にさらに接続されていて前記入力／出力インタフェース（２２２）から前記ディスプレイデータを受信し、前記チャンネルクロック信号（ＣＣＬＫ）と同調して前記ディスプレイデータに基づいてＰＷＭを実施して複数のＰＷＭ信号（ＰＷＭｒ1〜ＰＷＭｒ16）を生成するためのパルス幅変調器（２２４）と、を具えており、
前記スキャン制御出力は、前記制御器（２２１）により生成された前記スキャンクロック信号（ＳＣＬＫ）と、前記コンフィギュレーションレジスタ（２２３）に記憶された前記制御設定の１つと、を含んでおり、
前記チャネル制御出力は、前記パルス幅変調器（２２４）により生成された前記ＰＷＭ信号（ＰＷＭｒ1〜ＰＷＭｒ16）と、前記コンフィギュレーションレジスタ（２２３）に記憶された前記制御設定の他の１つと、を含んでいる、
請求項１〜請求項１２のいずれか一項に記載のディスプレイシステム。
【請求項１４】
発光アレイ（３）と動作可能に関連付けられており、前記発光アレイ（３）が複数のスキャンライン（Ｓ1〜Ｓ32）と、複数の第１のチャネルライン（Ｃｒ1〜Ｃｒ16）と、複数の行と複数の列でマトリックスに配置されている複数の発光素子（３２）と、を含んでおり、前記発光素子（３２）の各前記行において、前記発光素子（３２）がそれぞれの前記スキャンライン（Ｓ1〜Ｓ32）に接続されており、前記発光素子（３２）の各前記列において、前記発光素子（３２）がそれぞれの前記第１のチャネルライン（Ｃｒ1〜Ｃｒ16）に接続されている駆動回路（２）であって、
前記駆動回路（２）は、
基準クロック信号を受信し、該基準クロック信号に基づいて内部グローバルクロック信号（ＩＧＣＬＫ）を生成するための遅延ロックループ（ＤＬＬ）（２１）と、
前記ＤＬＬ（２１）に接続されていて前記ＤＬＬ（２１）から前記内部グローバルクロック信号（ＩＧＣＬＫ）を受信し、ディスプレイデータをさらに受信し、前記内部グローバルクロック信号（ＩＧＣＬＫ）と前記ディスプレイデータに基づいてスキャン制御出力とチャネル制御出力を生成するための信号プロセッサ（２２）と、
前記スキャンライン（Ｓ１〜Ｓ３２）に接続されており、前記信号プロセッサ（２２）にさらに接続されていて前記信号プロセッサ（２２）から前記スキャン制御出力を受信し、前記スキャン制御出力に基づいて前記スキャンライン（Ｓ１〜Ｓ３２）を駆動するためのスキャンドライバ（２４）と、
前記第１のチャネルライン（Ｃｒ1〜Ｃｒ16）に接続されており、前記信号プロセッサ（２２）にさらに接続されていて前記信号プロセッサ（２２）から前記チャネル制御出力を受信し、前記チャネル制御出力に基づいて複数の第１の駆動電流信号をそれぞれ前記第１のチャネルライン（Ｃｒ1〜Ｃｒ16）に提供するためのチャネルドライバ（２３）と、を具えている、駆動回路（２）。
【請求項１５】
前記発光アレイ（３）は、複数の第２のチャネルライン（Ｃｇ1〜Ｃｇ16）と、複数の第３のチャネルライン（Ｃｂ1〜Ｃｂ16）と、をさらに具えており、前記発光素子（３２）の各前記列においては、前記発光素子（３２）がそれぞれの前記第２のチャネルライン（Ｃｇ1〜Ｃｇ16）及びそれぞれの前記第３のチャネルライン（Ｃｂ1〜Ｃｂ16）にさらに接続されており、
前記チャネルドライバ（２３）は、前記第２のチャネルライン（Ｃｇ1〜Ｃｇ16）及び前記第３のチャネルライン（Ｃｂ1〜Ｃｂ16）にさらに接続されており、且つ前記チャネル制御出力に基づいて、複数の第２の駆動電流信号をそれぞれ前記第２のチャネルライン（Ｃｇ1〜Ｃｇ16）に提供し、且つ、複数の第３の駆動電流信号をそれぞれ前記第３のチャネルライン（Ｃｂ1〜Ｃｂ16）に提供する、
請求項１４に記載の駆動回路（２）。
【請求項１６】
前記チャネル制御出力は、それぞれ前記第１のチャネルライン（Ｃｒ1〜Ｃｒ16）に対応する複数の第１のパルス幅変調（ＰＷＭ）信号（ＰＷＭｒ1〜ＰＷＭｒ16）と、それぞれ前記第２のチャネルライン（Ｃｇ1〜Ｃｇ16）に対応する複数の第２のＰＷＭ信号（ＰＷＭｇ1〜ＰＷＭｇ16）と、それぞれ前記第３のチャネルライン（Ｃｇ1〜Ｃｇ16）に対応する複数の第３のＰＷＭ信号（ＰＷＭｂ1〜ＰＷＭｂ16）と、を含んでおり、それぞれの前記第１〜３のＰＷＭ信号（ＰＷＭｒ1〜ＰＷＭｒ16、ＰＷＭｇ1〜ＰＷＭｇ16、ＰＷＭｂ1〜ＰＷＭｂ16）は、前記ディスプレイデータに関連するパルス幅を有しており、
前記チャネルドライバ（２３）は、
それぞれ前記第１のチャネルライン（Ｃｒ1〜Ｃｒ16）に対応する複数の第１の駆動電流と、それぞれ前記第２のチャネルライン（Ｃｇ1〜Ｃｇ16）に対応する複数の第２の駆動電流と、それぞれ前記第３のチャネルライン（Ｃｇ1〜Ｃｇ16）に対応する複数の第３の駆動電流と、を提供する電流プロバイダー（２３２）と、
それぞれ前記第１のチャネルライン（Ｃｒ1〜Ｃｒ16）に対応する複数の第１のチャネルスイッチ（ＳＷｒ1〜ＳＷｒ16）と、
それぞれ前記第２のチャネルライン（Ｃｇ1〜Ｃｇ16）に対応する複数の第２のチャネルスイッチ（ＳＷｇ1〜ＳＷｇ16）と、
それぞれ前記第３のチャネルライン（Ｃｂ1〜Ｃｂ16）に対応する複数の第３のチャネルスイッチ（ＳＷｂ1〜ＳＷｂ16）と、を含んでおり、
各前記第１〜３のチャネルスイッチ（ＳＷｒ1〜ＳＷｒ16、ＳＷｇ1〜ＳＷｇ16、ＳＷｂ1〜ＳＷｂ16）は、前記電流プロバイダー（２３２）に接続されている第１の端子と、対応する前記第１〜３のチャネルライン（Ｃｒ1〜Ｃｒ16、Ｃｇ1〜Ｃｇ16、Ｃｂ1〜Ｃｂ16）の１つに接続されている第２の端子と、前記信号プロセッサ（２２）に接続されていて前記信号プロセッサ（２２）から、対応する前記第１〜３のチャネルライン（Ｃｒ1〜Ｃｒ16、Ｃｇ1〜Ｃｇ16、Ｃｂ1〜Ｃｂ16）の１つに対応する前記第１〜３のＰＷＭ信号（ＰＷＭｒ1〜ＰＷＭｒ16、ＰＷＭｇ1〜ＰＷＭｇ16、ＰＷＭｂ1〜ＰＷＭｂ16）の１つを受信するための制御端子と、を有しており、
各前記第１〜３のチャネルスイッチ（ＳＷｒ1〜ＳＷｒ16、ＳＷｇ1〜ＳＷｇ16、ＳＷｂ1〜ＳＷｂ16）は、前記チャネルスイッチが導通する際に、対応する前記第１〜３のチャネルライン（Ｃｒ1〜Ｃｒ16、Ｃｇ1〜Ｃｇ16、Ｃｂ1〜Ｃｂ16）の１つに対応する前記第１〜３の駆動電流の１つが前記チャネルスイッチを流れることを可能にし、
前記第１〜３の駆動電流信号は、それぞれ前記第１〜３のチャネルスイッチ（ＳＷｒ1〜ＳＷｒ16、ＳＷｇ1〜ＳＷｇ16、ＳＷｂ1〜ＳＷｂ16）の前記第２の端子に提供される、
請求項１５に記載の駆動回路（２）。
【請求項１７】
前記電流プロバイダー（２３２）は、第１のパワーレール（９１）にさらに接続されて前記第１のパワーレール（９１）から２．４Ｖ〜４．５Ｖの範囲内にある大きさの第1の電源電圧（ＶＬＥＤｒ）を受信し、第２のパワーレール（９２）にさらに接続されて前記第２のパワーレール（９２）から３．２Ｖ〜４．５Ｖの範囲内にある大きさの第２の電源電圧（ＶＬＥＤｇｂ）を受信し、
前記第１の駆動電流は、前記第１のパワーレール（９１）から供給され、前記第２、第３の駆動電流は、前記第２のパワーレール（９２）から供給される、
請求項１６に記載の駆動回路（２）。
【請求項１８】
前記スキャン制御出力は、スキャンクロック信号（ＳＣＬＫ）と、スキャン制御設定（ＳＥＴ５）と、を含んでおり、且つ前記スキャンドライバ（２４）は、
前記信号プロセッサ（２２）に接続されていて前記信号プロセッサ（２２）から前記スキャン制御出力を受信し、それぞれ前記スキャンライン（Ｓ1〜Ｓ32）に対応する複数のスキャン制御信号を、前記スキャン制御出力に基づいて、少なくとも一部の前記スキャン制御信号が前記スキャンクロック信号（ＳＣＬＫ）と同調して２つの異なる論理状態の間で変換して前記スキャン制御信号の少なくとも一部の数が前記スキャン制御設定（ＳＥＴ５）に関連するような方法で、生成するためのスキャン制御器（２４１）と、
それぞれが、それぞれの前記スキャンライン（Ｓ1〜Ｓ32）に接続されている第１の端子と、パワーレール（９３／９４）に接続するための第２の端子と、前記スキャン制御器（２４１）に接続されていて前記スキャン制御器（２４１）からそれぞれの前記スキャンライン（Ｓ1〜Ｓ32）に対応する前記スキャン制御信号の１つを受信するための制御端子と、を有している複数のスキャンスイッチ（ＳＷ1〜ＳＷ32）と、を含んでいる、
請求項１４〜請求項１７のいずれか一項に記載の駆動回路（２）。
【請求項１９】
各前記スキャンスイッチ（ＳＷ1〜ＳＷ32）は、Ｎ型パワー半導体トランジスタであり、且つ前記パワーレール（９３）から接地電圧を受信するためのものである、
請求項１８に記載の駆動回路（２）。
【請求項２０】
各前記スキャンスイッチ（ＳＷ1〜ＳＷ32）は、Ｐ型パワー半導体トランジスタであり、且つ前記パワーレール（９４）から大きさが３．２Ｖ〜５Ｖの範囲内にある電源電圧（ＶＬＥＤ）を受信するためのものである、
請求項１８に記載の駆動回路（２）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイ技術に関し、特に、ディスプレイシステム及び該ディスプレイシステムの駆動回路に関する。
【背景技術】
【０００２】
発光ダイオード（light emitting diode、略称：ＬＥＤ）ドライバチップは、従来、位相同期ループ（phase-locked loop、略称：ＰＬＬ）を用いて、位相同期ループで使用されているグローバルクロック信号を生成する。ＰＬＬは、一般的にアナログ回路を使用して実施されるので、大面積を占めて、且つＬＥＤドライバチップを製造するための半導体プロセスが変更される際に、回路パラメータや回路アーキテクチャを大幅に調整する必要があり、かなりの人的資源と時間がかかる。
【０００３】
さらに、共通アノード構成でＬＥＤアレイを駆動するための共通アノードＬＥＤドライバチップは、従来、共通カソード構成でＬＥＤアレイを駆動するための共通カソードＬＥＤドライバチップと異なっている回路アーキテクチャを有している。これらのＬＥＤドライバチップを別々に設計するために、かなりの人的資源と時間がかかる。
【０００４】
中国実用新案公告第２０１８０５５９６号は、従来の共通アノードＬＥＤドライバチップを開示している。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、本発明の目的は、ディスプレイシステム及び該ディスプレイシステムの駆動回路を提供することにある。該駆動回路は、従来技術の少なくとも１つの欠点を軽減することができる。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、ディスプレイシステムは、発光アレイと、駆動回路と、を含んでいる。発光アレイは、複数のスキャンラインと、複数のチャネルラインと、複数の行と複数の列でマトリックスに配置されている複数の発光素子と、を含んでいる。発光素子の各行においては、発光素子がそれぞれのスキャンラインに接続されている。発光素子の各列においては、発光素子がそれぞれのチャネルラインに接続されている。駆動回路は、遅延ロックループ（delay-locked loop、略称：ＤＬＬ）と、信号プロセッサと、スキャンドライバと、チャネルドライバと、を含んでいる。ＤＬＬは、基準クロック信号を受信し、該基準クロック信号に基づいて内部グローバルクロック信号（internal global clock signal、略称：ＩＧＣＬＫ）を生成するためのものである。信号プロセッサは、ＤＬＬに接続されていて該ＤＬＬから内部グローバルクロック信号を受信し、ディスプレイデータをさらに受信し、内部グローバルクロック信号とディスプレイデータに基づいてスキャン制御出力とチャネル制御出力を生成するためのものである。スキャンドライバは、スキャンラインに接続されており、信号プロセッサにさらに接続されていて該信号プロセッサからスキャン制御出力を受信し、該スキャン制御出力に基づいてスキャンラインを駆動するためのものである。チャネルドライバは、チャネルラインに接続されており、信号プロセッサにさらに接続されていて該信号プロセッサから前記チャネル制御出力を受信し、該チャネル制御出力に基づいて、複数の駆動電流信号をそれぞれチャネルラインに提供するためのものである。
【０００７】
本発明の他の態様によれば、駆動回路は、発光アレイと動作可能に関連付けられている。発光アレイは、複数のスキャンラインと、複数の第１のチャネルラインと、複数の行と複数の列でマトリックスに配置されている複数の発光素子と、を含んでいる。発光素子の各行においては、発光素子がそれぞれのスキャンラインに接続されている。発光素子の各列においては、発光素子がそれぞれのチャネルラインに接続されている。駆動回路は、ＤＬＬと、信号プロセッサと、スキャンドライバと、チャネルドライバと、を含んでいる。ＤＬＬは、基準クロック信号を受信し、該基準クロック信号に基づいて内部グローバルクロック信号を生成するためのものである。信号プロセッサは、ＤＬＬに接続されていて該ＤＬＬから内部グローバルクロック信号を受信し、ディスプレイデータをさらに受信し、内部グローバルクロック信号とディスプレイデータに基づいてスキャン制御出力とチャネル制御出力を生成するためのものである。スキャンドライバは、スキャンラインに接続されており、信号プロセッサにさらに接続されていて該信号プロセッサからスキャン制御出力を受信し、該スキャン制御出力に基づいてスキャンラインを駆動するためのものである。チャネルドライバは、チャネルラインに接続されており、信号プロセッサにさらに接続されていて該信号プロセッサからチャネル制御出力を受信し、該チャネル制御出力に基づいて、複数の駆動電流信号をそれぞれチャネルラインに提供するためのものである。
【０００８】
本発明の他の特徴および利点は、添付の図面を参照する以下の実施形態の詳細な説明において明白になるであろう。
【図面の簡単な説明】
【０００９】
【図１】本発明に係るディスプレイシステムの第１の実施形態が示されるブロック図である。
【図２】該第１の実施形態の発光素子が示される回路図である。
【図３】該第１の実施形態の遅延ロックループが示されるブロック図である。
【図４】該第１の実施形態の信号プロセッサが示されるブロック図である。
【図５】該第１の実施形態の信号プロセッサのパルス幅変調エンジンが示されるブロック図である。
【図６】該第１の実施形態のチャネルドライバが示される回路ブロック図である。
【図７】該第１の実施形態のスキャンドライバが示される回路ブロック図である。
【図８】該第１の実施形態のスキャンドライバの過電流検出器が示される回路ブロック図である。
【図９】本発明に係るディスプレイシステムの第２の実施形態の発光素子が示される回路図である。
【図１０】該第２の実施形態のチャネルドライバが示される回路ブロック図である。
【図１１】該第２の実施形態のスキャンドライバが示される回路ブロック図である。
【図１２】該第２の実施形態のスキャンドライバの過電流検出器が示される回路ブロック図である。
【発明を実施するための形態】
【００１０】
本発明をより詳細に説明する前に、適切と考えられる場合において、符号又は符号の末端部は、同様の特性を有し得る対応の又は類似の要素を示すために各図面間で繰り返し用いられることに留意されたい。
【００１１】
図１に示されるように、本発明に係るディスプレイシステムの第１の実施形態は、発光アレイ３と、駆動回路２と、を含んでいる。
【００１２】
発光アレイ３は、複数のスキャンラインと、複数のチャネルラインと、複数の行と複数の列でマトリックスに配置されている複数の発光素子（light emitting elements、略称：ＬＥＥｓ）３２と、を含んでいる。発光素子３２の各行においては、発光素子３２がそれぞれのスキャンラインに接続されている。発光素子３２の各列においては、発光素子３２が少なくとも１つのチャネルラインに接続されている。
【００１３】
図１と図２に示されるように、例示することを目的として、本実施形態では、３２本のスキャンライン（Ｓ1〜Ｓ32）があり、３つのグループに分けられた４８本のチャネルライン（Ｃｒ1〜Ｃｒ16、Ｃｇ1〜Ｃｇ16、Ｃｂ1〜Ｃｂ16）があり、第１のグループのチャネルライン（Ｃｒ1〜Ｃｒ16）が、以下、第１のチャネルラインと呼ばれ、第２のグループのチャネルライン（Ｃｇ1〜Ｃｇ16）が、以下、第２のチャネルラインと呼ばれ、第３のグループのチャネルライン（Ｃｂ1〜Ｃｂ16）が、以下、第３のチャネルラインと呼ばれ、３２行および１６列でマトリックスに配置されている３２×１６の発光素子３２があり、各発光素子３２が赤色発光ダイオード（ＬＥＤ）３２１と、緑色ＬＥＤ３２２と、青色ＬＥＤ３２３と、を含んでおり、発光素子３２の各列においては、発光素子３２の赤色ＬＥＤ３２１のアノード（即ち、第１の端子）がそれぞれの第１のチャネルライン（Ｃｒ1〜Ｃｒ16）に接続されており、発光素子３２の緑色ＬＥＤ３２２のアノード（即ち、第１の端子）がそれぞれの第２のチャネルライン（Ｃｇ1〜Ｃｇ16）に接続されており、発光素子３２の青色ＬＥＤ３２３のアノード（即ち、第１の端子）がそれぞれの第３のチャネルライン（Ｃｂ1〜Ｃｂ16）に接続されており、そして発光素子３２の各行においては、発光素子３２のＬＥＤ３２１〜３２３のカソード（即ち、第２の端子）がそれぞれのスキャンライン（Ｓ1〜Ｓ32）に接続されている。即ち、本実施形態では、発光アレイ３は、共通カソードの構成を有している。
【００１４】
図１に示されるように、駆動回路２は、遅延ロックループ（ＤＬＬ）２１と、信号プロセッサ２２と、チャネルドライバ２３と、スキャンドライバ２４と、を含んでいる。ＤＬＬ２１は、少なくとも基準クロック信号に基づいて、内部グローバルクロック信号を生成する。信号プロセッサは、ＤＬＬ２１に接続されており、少なくともＤＬＬ２１による内部グローバルクロック信号とディスプレイデータに基づいて、スキャン制御出力とチャネル制御出力を生成する。チャネルドライバ２３は、第１〜３のチャネルライン（Ｃｒ1〜Ｃｒ16、Ｃｇ1〜Ｃｇ16、Ｃｂ1〜Ｃｂ16）及び信号プロセッサ２２に接続されており、且つ、信号プロセッサ２２によるチャネル制御出力に基づいて、１６個の第１の駆動電流信号、１６個の第２の駆動電流信号、１６個の第３の駆動電流信号、をそれぞれ第１〜３のチャネルライン（Ｃｒ1〜Ｃｒ16、Ｃｇ1〜Ｃｇ16、Ｃｂ1〜Ｃｂ16）に提供する。スキャンドライバ２４は、スキャンライン（Ｓ1〜Ｓ32）と信号プロセッサ２２に接続されており、信号プロセッサ２２によるスキャン制御出力に基づいて、スキャンライン（Ｓ1〜Ｓ32）を駆動する。
【００１５】
図３に示されるように、本実施形態では、ＤＬＬ２１は、２つのマルチプレクサ（multiplexers、略称：ＭＵＸｓ）２１１、２１７と、位相検出器２１２と、チャージポンプ２１３と、ループフィルタ２１５と、電圧制御遅延線２１４と、出力発生器２１６と、を含んでいる。
【００１６】
マルチプレクサ２１１は、互いに異なる周波数があり且つ非同期となっている、外部グローバルクロック信号（external global clock signal、略称：ＥＧＣＬＫ）及びデータクロック信号（data clock signal、略称：ＤＣＬＫ）を受信し、第１のソース制御設定（ＳＥＴ１）をさらに受信し、該第１のソース制御設定（ＳＥＴ１）に基づいて、外部グローバルクロック信号（ＥＧＣＬＫ）及びデータクロック信号（ＤＣＬＫ）の１つを出力して基準クロック信号とするためのものである。
【００１７】
位相検出器２１２は、マルチプレクサ２１１に接続されていて該マルチプレクサ２１１から基準クロック信号を受信し、フィードバッククロック信号をさらに受信し、該基準クロック信号とフィードバッククロック信号との間の位相差に関連する検出出力を生成するためのものである。
【００１８】
チャージポンプ２１３は、位相検出器２１２に接続されていて該位相検出器２１２から検出出力を受信し、該検出出力に基づいてポンプ電流信号を生成するためのものである。
【００１９】
ループフィルタ２１５は、チャージポンプ２１３に接続されていて該チャージポンプ２１３からポンプ電流信号を受信し、該ポンプ電流信号に基づいて制御電圧を生成するためのものである。
【００２０】
電圧制御遅延線２１４は、ループフィルタ２１５に接続されていて該ループフィルタ２１５から制御電圧を受信し、マルチプレクサ２１１にさらに接続されていて該マルチプレクサ２１１から基準クロック信号を受信し、位相検出器２１２にさらに接続されている。電圧制御遅延線２１４は、制御電圧と基準クロック信号に基づいて、基準クロック信号とそれぞれ位相偏差があると共に、互いに異なり且つ制御電圧に関連する複数の遅延クロック信号を生成する。遅延クロック信号の１つは、フィードバッククロック信号とされて、位相検出器２１２により受信される。
【００２１】
出力発生器２１６は、電圧制御遅延線２１４に接続されていて該電圧制御遅延線２１４から遅延クロック信号を受信し、多重制御設定（ＳＥＴ２）をさらに受信し、多重制御設定（ＳＥＴ２）に基づいて、遅延クロック信号に対して論理演算を実行して、多重制御設定（ＳＥＴ２）に関連すると共に、基準クロック信号の周波数の倍数である周波数の出力クロック信号を生成するためのものである。
【００２２】
マルチプレクサ２１７は、出力発生器２１６に接続されていて該出力発生器２１６から出力クロック信号を受信し、外部グローバルクロック信号（ＥＧＣＬＫ）と第２のソース制御設定（ＳＥＴ７）をさらに受信し、該第２のソース制御設定（ＳＥＴ７）に基づいて、出力クロック信号と外部グローバルクロック信号（ＥＧＣＬＫ）の１つを出力して、内部グローバルクロック信号（ＩＧＣＬＫ）とするものである。
【００２３】
応用において、第１、２のソース制御設定（ＳＥＴ１、ＳＥＴ７）と多重制御設定（ＳＥＴ２）とは、本実施形態のディスプレイシステムの動作モードおよび周波数要件に基づいて判定される。例えば、ディスプレイシステムがデバッグモードで動作している場合、第２のソース制御設定（ＳＥＴ７）は、マルチプレクサ２１７が外部グローバルクロック信号（ＥＧＣＬＫ）を出力して、内部グローバルクロック信号（ＩＧＣＬＫ）とするような方法で設定されており、そして、ディスプレイシステムが通常モードで動作している場合、第１、２のソース制御設定（ＳＥＴ１、ＳＥＴ７）と多重制御設定（ＳＥＴ２）とは、マルチプレクサ２１１が選択された外部グローバルクロック信号（ＥＧＣＬＫ）とデータクロック信号（ＤＣＬＫ）の１つを出力して、基準クロック信号とし、マルチプレクサ２１７が出力クロック信号を出力して内部グローバルクロック信号（ＩＧＣＬＫ）とし、出力クロック信号(例えば、８０ＭＨｚ)の周波数が、選択された外部グローバルクロック信号（ＥＧＣＬＫ）とデータクロック信号（ＤＣＬＫ）の１つの周波数の倍数であり、そしてディスプレイシステムの周波数要件を満たすような方法で設定されている。
【００２４】
なお、ＤＬＬ２１は、混合信号成分および全デジタル成分であることができる。さらに、他の実施形態では、マルチプレクサ２１１、２１７を省略することができるので、所定の外部グローバルクロック信号（ＥＧＣＬＫ）とデータクロック信号（ＤＣＬＫ）の１つが常に基準クロック信号となっていると共に、出力クロック信号が常に内部グローバルクロック信号（ＩＧＣＬＫ）となっている。
【００２５】
図４に示されるように、本実施形態では、信号プロセッサ２２は、制御器２２１と、入力／出力（Ｉ／Ｏ）インタフェース２２２と、コンフィギュレーションレジスタ２２３と、パルス幅変調器２２４と、誤差検出器２２５と、を含んでいる。
【００２６】
制御器２２１は、マルチプレクサ２１７（図３を参照）に接続されていて該マルチプレクサ２１７から内部グローバルクロック信号（ＩＧＣＬＫ）を受信し、外部グローバルクロック信号（ＥＧＣＬＫ）とデータクロック信号（ＤＣＬＫ）をさらに受信するためのものである。制御器２２１は、内部グローバルクロック信号（ＩＧＣＬＫ）と外部グローバルクロック信号（ＥＧＣＬＫ）の１つと同調してチャンネルクロック信号（ＣＣＬＫ）とスキャンクロック信号（ＳＣＬＫ）を生成し、且つデータクロック信号（ＤＣＬＫ）と同調してコンフィギュレーションクロック信号（ＲＣＬＫ）を生成する。
【００２７】
Ｉ／Ｏインタフェース２２２は、第１のシリアルＩ／Ｏピン（ＳＩＯ１）と、第２のシリアルＩ／Ｏピン（ＳＩＯ２）と、第１、２のシリアルＩ／Ｏピン（ＳＩＯ１、ＳＩＯ２）の間に接続されている１６ビットの双方向シフトレジスタ（図示せず）と、を含んでいる。Ｉ／Ｏインタフェース２２２は、データクロック信号（ＤＣＬＫ）を受信し、例えば、中央制御システムまたは第１の追加の１つの駆動回路２のＩ／Ｏインタフェース２２２より、データクロック信号（ＤＣＬＫ）と同調して第１のシリアルＩ／Ｏピン（ＳＩＯ１）で一度に１ビットずつディスプレイデータと複数の制御設定とをさらに受信するためのものである。Ｉ／Ｏインタフェース２２２は、ディスプレイデータと複数の制御設定とを一度に１６ビットずつ出力し、第２のシリアルＩ／Ｏピン（ＳＩＯ２）で一度に１ビットずつディスプレイデータと制御設定とをさらに出力して、例えば、第２の追加の１つの駆動回路２のＩ／Ｏインタフェース２２２により受信される。
【００２８】
コンフィギュレーションレジスタ２２３は、制御器２２１に接続されていて該制御器２２１からコンフィギュレーションクロック信号（ＲＣＬＫ）を受信し、Ｉ／Ｏインタフェース２２２にさらに接続されていてコンフィギュレーションクロック信号（ＲＣＬＫ）と同調して一度に１６ビットずつＩ／Ｏインタフェース２２２から制御設定を受信且つ記憶するためのものである。本実施形態では、コンフィギュレーションレジスタ２２３は、制御設定を記憶するための複数の１６ビットフィールドを含んでおり、且つ、制御設定は、第１、２のソース制御設定（ＳＥＴ１、ＳＥＴ７）と、多重制御設定（ＳＥＴ２）と、電流利得制御設定（ＳＥＴ３）と、基準電圧制御設定（ＳＥＴ４）と、スキャン制御設定（ＳＥＴ５）と、誤差検出制御設定（ＳＥＴ６）と、を含んでいる。コンフィギュレーションレジスタ２２３は、マルチプレクサ２１１、２１７（図３を参照）にさらに接続されていて該マルチプレクサ２１１、２１７に第１、２のソース制御設定（ＳＥＴ１、ＳＥＴ７）をそれぞれに提供し、出力発生器２１６（図３を参照）にさらに接続されていて該出力発生器２１６に多重制御設定（ＳＥＴ２）を提供するためのものである。
【００２９】
パルス幅変調器２２４は、記憶素子２２６と、パルス幅変調（pulse width modulation、略称：ＰＷＭ）エンジン２２７と、を含んでいる。
【００３０】
記憶素子２２６は、Ｉ／Ｏインタフェース２２２に接続されていて該Ｉ／Ｏインタフェース２２２から一度に１６ビットずつにディスプレイデータを受信且つ記憶するためのものである。記憶素子２２６は、スタティックランダムアクセスメモリ（static random access memory、略称：ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（dynamic random access memory、略称：ＤＲＡＭ）、Ｄフリップフロップを含むレジスタファイルなどであることができる。本実施形態では、ディスプレイデータは、それぞれ発光アレイ３（図１を参照）のＬＥＤ３２１〜３２３（図２を参照）に対応する３２×４８の１６ビットのグレースケール値を含んでおり、且つ記憶素子２２６は、４８ビットの容量を有するピンポンＳＲＡＭであると共に、すべてのこれらのグレースケール値を記憶している。
【００３１】
図１と図４と図５に示されるように、ＰＷＭエンジン２２７は、１６ビットのカウンタ２２７１と、４８×１６ビットの容量を有している入力レジスタ２２７２と、４８個の１６ビットのコンパレータ２２７３と、出力バッファ２２７４と、を含んでいる。カウンタ２２７１は、制御器２２１に接続されていて該制御器２２１からチャンネルクロック信号（ＣＣＬＫ）を受信し、該チャンネルクロック信号（ＣＣＬＫ）と同調してカウント値を増大するためのものである。入力レジスタ２２７２は、記憶素子２２６に接続されていて所定の行の発光素子３２のＬＥＤ３２１〜３２３（図２を参照）にそれぞれ対応する４８個のグレースケール値を受信且つ記憶するためのものである。各コンパレータ２２７３は、カウンタ２２７１に接続されていて該カウンタ２２７１からカウント値を受信し、入力レジスタ２２７２にさらに接続されていて該入力レジスタ２２７２に記憶されているそれぞれのグレースケール値を受信し、該カウント値と受信したグレースケール値とを比較して比較信号を生成するためのものである。出力バッファ２２７４は、コンパレータ２２７３に接続されていて該コンパレータ２２７３から比較信号を受信し、且つ該比較信号をバッファして１６個の第１のＰＷＭ信号（ＰＷＭｒ1〜ＰＷＭｒ16）と、１６個の第２のＰＷＭ信号（ＰＷＭｇ1〜ＰＷＭｇ16）と、１６個の第３のＰＷＭ信号（ＰＷＭｂ1〜ＰＷＭｂ16）と、を生成するためのものである。第１のＰＷＭ信号（ＰＷＭｒ1〜ＰＷＭｒ16）は、それぞれ第１のチャネルライン（Ｃｒ1〜Ｃｒ16）に対応すると共に、それぞれが所定の行における発光素子３２のそれぞれの赤色ＬＥＤ３２１（図２を参照）に対応するグレースケール値に関連するパルス幅を有している。第２のＰＷＭ信号（ＰＷＭｇ1〜ＰＷＭｇ16）は、それぞれ第２のチャネルライン（Ｃｇ1〜Ｃｇ16）に対応すると共に、それぞれが所定の行における発光素子３２のそれぞれの緑色ＬＥＤ３２２（図２を参照）に対応するグレースケール値に関連するパルス幅を有している。第３のＰＷＭ信号（ＰＷＭｂ1〜ＰＷＭｂ16）は、それぞれ第３のチャネルライン（Ｃｂ1〜Ｃｂ16）に対応すると共に、それぞれが所定の行における発光素子３２のそれぞれの青色ＬＥＤ３２３（図２を参照）に対応するグレースケール値に関連するパルス幅を有している。
【００３２】
チャネル制御出力は、ＰＷＭエンジン２２７により生成された第１〜３のＰＷＭ信号（ＰＷＭｒ1〜ＰＷＭｒ16、ＰＷＭｇ1〜ＰＷＭｇ16、ＰＷＭｂ1〜ＰＷＭｂ16）と、コンフィギュレーションレジスタ２２３に記憶されている電流利得制御設定（ＳＥＴ３）および基準電圧制御設定（ＳＥＴ４）と、を含んでいる。スキャン制御出力は、制御器２２１により生成されたスキャンクロック信号（ＳＣＬＫ）と、コンフィギュレーションレジスタ２２３に記憶されているスキャン制御設定（ＳＥＴ５）と、を含んでいる。
【００３３】
図６に示されるように、本実施形態では、チャネルドライバ２３は、電流利得制御器２３１と、電流プロバイダー２３２と、１６個の第１のチャネルスイッチ（ＳＷｒ1〜ＳＷｒ16）と、１６個の第２のチャネルスイッチ（ＳＷｇ1〜ＳＷｇ16）と、１６個の第３のチャネルスイッチ（ＳＷｂ1〜ＳＷｂ16）と、増幅器ユニット２３３と、を含んでいる。
【００３４】
電流利得制御器２３１は、コンフィギュレーションレジスタ２２３（図４を参照）に接続されていて該コンフィギュレーションレジスタ２２３から電流利得制御設定（ＳＥＴ３）を受信し、該電流利得制御設定（ＳＥＴ３）に基づいて、第１の電流利得制御信号、第２の電流利得制御信号、第３の電流利得制御信号、を生成するためのものである。
【００３５】
電流プロバイダー２３２は、電流利得制御器２３１に接続されていて該電流利得制御器２３１から第１〜３の電流利得制御信号を受信し、第１のパワーレール９１にさらに接続されていて該第１のパワーレール９１から２．４Ｖ〜４．５Ｖの範囲内にある大きさの第1の電源電圧（ＶＬＥＤｒ）を受信し、且つ第２のパワーレール９２にさらに接続されていて該第２のパワーレール９２から３．２Ｖ〜４．５Ｖの範囲内にある大きさの第２の電源電圧（ＶＬＥＤｇｂ）を受信するためのものである。電流プロバイダー２３２は、それぞれ第１のチャネルライン（Ｃｒ1〜Ｃｒ16）に対応する１６個の第１の駆動電流と、それぞれ第２のチャネルライン（Ｃｇ1〜Ｃｇ16）に対応する１６個の第２の駆動電流と、それぞれ第３のチャネルライン（Ｃｇ1〜Ｃｇ16）に対応する１６個の第３の駆動電流と、を提供するものである。第１の駆動電流は、第１のパワーレール９１から供給されている。第２及び３の駆動電流は、第２のパワーレール９２から供給されている。電流プロバイダー２３２は、さらに第１の電流利得制御信号に基づいて第１の駆動電流の大きさを調整し、第２の電流利得制御信号に基づいて第２の駆動電流の大きさを調整し、第３の電流利得制御信号に基づいて第３の駆動電流の大きさを調整するものである。
【００３６】
第１のチャネルスイッチ（ＳＷｒ1〜ＳＷｒ16）は、それぞれ第１のチャネルライン（Ｃｒ1〜Ｃｒ16）に対応している。第２のチャネルスイッチ（ＳＷｇ1〜ＳＷｇ16）は、それぞれ第２のチャネルライン（Ｃｇ1〜Ｃｇ16）に対応している。第３のチャネルスイッチ（ＳＷｂ1〜ＳＷｂ16）は、それぞれ第３のチャネルライン（Ｃｂ１〜Ｃｂ１６）に対応している。各第１〜３のチャネルスイッチ（ＳＷｒ1〜ＳＷｒ16、ＳＷｇ1〜ＳＷｇ16、ＳＷｂ1〜ＳＷｂ16）は、電流プロバイダー２３２に接続されている第１の端子と、対応する第１〜３のチャネルライン（Ｃｒ1〜Ｃｒ16、Ｃｇ1〜Ｃｇ16、Ｃｂ1〜Ｃｂ16）の１つに接続されている第２の端子と、出力バッファ２２７４（図５を参照）に接続されていて該出力バッファ２２７４から、対応する第１〜３のチャネルライン（Ｃｒ1〜Ｃｒ16、Ｃｇ1〜Ｃｇ16、Ｃｂ1〜Ｃｂ16）の１つに対応する第１〜３のＰＷＭ信号（ＰＷＭｒ1〜ＰＷＭｒ16、ＰＷＭｇ1〜ＰＷＭｇ16、ＰＷＭｂ1〜ＰＷＭｂ16）の１つを受信するための制御端子と、を有している。各第１〜３のチャネルスイッチ（ＳＷｒ1〜ＳＷｒ16、ＳＷｇ1〜ＳＷｇ16、ＳＷｂ1〜ＳＷｂ16）は、チャネルスイッチが導通している際に、対応する第１〜３のチャネルライン（Ｃｒ1〜Ｃｒ16、Ｃｇ1〜Ｃｇ16、Ｃｂ1〜Ｃｂ16）の１つに対応する第１〜３の駆動電流の１つが該チャネルスイッチを通って流れることを許可するものである。
【００３７】
第１の駆動電流信号は、それぞれ第１のチャネルスイッチ（ＳＷｒ1〜ＳＷｒ16）の第２の端子に提供されている。第２の駆動電流信号は、それぞれ第２のチャネルスイッチ（ＳＷｇ1〜ＳＷｇ16）の第２の端子に提供されている。第３の駆動電流信号は、それぞれ第３のチャネルスイッチ（ＳＷｂ1〜ＳＷｂ16）の第２の端子に提供されている。各第１〜３の駆動電流信号の大きさは、対応する第１〜３のチャネルスイッチ（ＳＷｒ1〜ＳＷｒ16、ＳＷｇ1〜ＳＷｇ16、ＳＷｂ1〜ＳＷｂ16）の１つが導通している場合、対応する第１〜３の駆動電流信号の１つの大きさと等しく、そうでなければ、ゼロである。
【００３８】
増幅器ユニット２３３は、第１〜３のチャネルライン（Ｃｒ1〜Ｃｒ16、Ｃｇ1〜Ｃｇ16、Ｃｂ1〜Ｃｂ16）に接続されており、コンフィギュレーションレジスタ２２３(図４を参照)にさらに接続されていて該コンフィギュレーションレジスタ２２３から基準電圧制御設定（ＳＥＴ４）を受信し、且つ出力バッファ２２７４(図５を参照)にさらに接続されていて該出力バッファ２２７４から第１〜３のＰＷＭ信号（ＰＷＭｒ1〜ＰＷＭｒ16、ＰＷＭｇ1〜ＰＷＭｇ16、ＰＷＭｂ1〜ＰＷＭｂ16）を受信するためのものである。各第１〜３のチャネルライン（Ｃｒ1〜Ｃｒ16、Ｃｇ1〜Ｃｇ16、Ｃｂ1〜Ｃｂ16）において、増幅器ユニット２３３は、チャネルラインに対応する第１〜３のＰＷＭ信号（ＰＷＭｒ1〜ＰＷＭｒ16、ＰＷＭｇ1〜ＰＷＭｇ16、ＰＷＭｂ1〜ＰＷＭｂ16）の１つがチャネルラインに対応する第１〜３のチャネルスイッチ（ＳＷｒ1〜ＳＷｒ16、ＳＷｇ1〜ＳＷｇ16、ＳＷｂ1〜ＳＷｂ16）の１つを導通しないようにさせた際に、チャネルラインにおける電圧の大きさを対応する基準電圧値に調整するものである。例えば、各第１のチャネルライン（Ｃｒ1〜Ｃｒ16）における電圧の大きさは、第１の基準電圧値に調整され、各第２のチャネルライン（Ｃｇ1〜Ｃｇ16）における電圧の大きさは、第２の基準電圧値に調整され、そして各第３のチャネルライン（Ｃｂ1〜Ｃｂ16）における電圧の大きさは、第３の基準電圧値に調整される。結果として、下部のゴースト、暗線、カップリングのような理想的ではない影響を排除することができる。
【００３９】
図７に示されるように、本実施形態では、スキャンドライバ２４は、スキャン制御器２４１と、マルチプレクサユニット２４７と、３２個のスキャンスイッチ（ＳＷ1〜ＳＷ32）と、３２個の増幅器２４８と、過電流検出ユニット２４６と、を含んでいる。
【００４０】
スキャン制御器２４１は、制御器２２１（図４を参照）に接続されていて該制御器２２１からスキャンクロック信号（ＳＣＬＫ）を受信し、コンフィギュレーションレジスタ２２３(図４を参照)にさらに接続されていて該コンフィギュレーションレジスタ２２３からスキャン制御設定（ＳＥＴ５）を受信するためのものである。スキャン制御器２４１は、それぞれスキャンライン（Ｓ1〜Ｓ32）に対応する３２個のスキャン制御信号を、スキャンクロック信号（ＳＣＬＫ）とスキャン制御設定（ＳＥＴ５）に基づいて、少なくとも一部のスキャン制御信号がスキャンクロック信号（ＳＣＬＫ）と同調して２つの異なる論理状態の間で変わってスキャン制御信号の少なくとも一部の数がスキャン制御設定（ＳＥＴ５）に関連するような方法で、生成する。
【００４１】
マルチプレクサユニット２４７は、スキャン制御器２４１に接続されていて該スキャン制御器２４１からスキャン制御信号を受信し、第３のパワーレール９３にさらに接続されていて該第３のパワーレール９３から接地電圧を受信し、それぞれスキャンライン（Ｓ1〜Ｓ32）に対応する３２個の指示信号をさらに受信し、それぞれスキャンライン（Ｓ1〜Ｓ32）に対応する３２個のスイッチ制御信号を生成するためのものである。各スキャンライン（Ｓ1〜Ｓ32）において、マルチプレクサユニット２４７は、スキャンラインに対応する指示信号に基づいて、スキャンラインと接地電圧に対応するスキャン制御信号の１つを出力して、スキャンラインに対応するスイッチ制御信号とするものである。
各スキャンスイッチ（ＳＷ1〜ＳＷ32）（例えば、Ｎ型パワー半導体トランジスタ）は、それぞれのスキャンライン（Ｓ1〜Ｓ32）に接続されている第１の端子(例えば、ドレイン端子)と、第３のパワーレール９３に接続されていて該第３のパワーレール９３から接地電圧を受信するための第２の端子(例えば、ソース端子)と、マルチプレクサユニット２４７に接続されていて該マルチプレクサユニット２４７からそれぞれのスキャンライン（Ｓ1〜Ｓ32）に対応するスイッチ制御信号の１つを受信するための制御端子(例えば、ゲート端子)と、を有している。
【００４２】
各増幅器２４８は、それぞれのスキャンライン（Ｓ1〜Ｓ32）に接続されており、マルチプレクサユニット２４７にさらに接続されていて該マルチプレクサユニット２４７から、それぞれのスキャンライン（Ｓ1〜Ｓ32）に対応するスイッチ制御信号の１つを受信するためのものである。各増幅器２４８は、スイッチ制御信号の１つが、それぞれのスキャンライン（Ｓ1〜Ｓ32）に接続されているスキャンスイッチ（ＳＷ1〜ＳＷ16）の１つを導通しないようにする際に、それぞれのスキャンライン（Ｓ1〜Ｓ32）における電圧の大きさを所定の基準電圧値に調整するものである。結果として、上部のゴーストを排除することができる。
【００４３】
図７と図８に示されるように、過電流検出ユニット２４６は、３２個の過電流検出器２４５を含んでいる。各過電流検出器２４５は、検出器スイッチ（ＳＳＷ）と、指示発生器２４４と、を含んでいる。検出器スイッチ（ＳＳＷ）(例えば、Ｎ型パワー半導体トランジスタ)は、第１の端子(例えば、ドレイン端子)と、それぞれのスキャンスイッチ（ＳＷ1〜ＳＷ32）の第２の端子に接続されている第２の端子(例えば、ソース端子)と、それぞれのスキャンスイッチ（ＳＷ1〜ＳＷ32）の制御端子に接続されている制御端子（例えば、ゲート端子）と、を有している。検出器スイッチ（ＳＳＷ）は、サイズがそれぞれのスキャンスイッチ（ＳＷ1〜ＳＷ32）のサイズの約１０００分の１であるので、該検出器スイッチ（ＳＳＷ）を流れる電流（Ｉｓ）は、大きさがそれぞれのスキャンスイッチ（ＳＷ1〜ＳＷ32）を流れる電流（Ｉｐ）の大きさの約１０００分の１である。指示発生器２４４は、検出器スイッチ（ＳＳＷ）の第１の端子に接続されており、マルチプレクサユニット２４７にさらに接続されており、該マルチプレクサユニット２４７により受信した該電流（Ｉｐ）に基づいて、それぞれのスキャンスイッチ（ＳＷ1〜ＳＷ32）に接続されているスキャンライン（Ｓ1〜Ｓ32）の１つに対応する指示信号の１つを生成するためのものである。該指示信号の１つは、電流（Ｉｐ）の大きさが所定の定格電流値よりも大きいか否かを示している。各スキャンライン（Ｓ1〜Ｓ32）において、マルチプレクサユニット２４７は、スキャンラインに対応する指示信号が、電流（Ｉｐ）の大きさが所定の定格電流値よりも大きいことを示している際に、接地電圧を出力してスキャンラインに対応するスイッチ制御信号とし、そうでなければ、スキャンラインに対応するスキャン制御信号を出力して、スキャンラインに対応するスイッチ制御信号とする。結果として、各スキャンスイッチ（ＳＷ1〜ＳＷ32）は、電流のオーバーフローが発生していることが検出されると、導通しないようにさせられて、過電流保護が実現される。
【００４４】
図４に示されるように、誤差検出器２２５は、コンフィギュレーションレジスタ２２３に接続されていて該コンフィギュレーションレジスタ２２３から誤差検出制御設定（ＳＥＴ６）を受信し、第１〜３のチャネルライン（Ｃｒ1〜Ｃｒ16、Ｃｇ1〜Ｃｇ16、Ｃｂ1〜Ｃｂ16）とＩ／Ｏインタフェース２２２にさらに接続されている。誤差検出器２２５は、該誤差検出制御設定（ＳＥＴ６）に基づいて、第１の閾値電圧と、第２の閾値電圧と、第３の閾値電圧と、を生成する。第１〜３の閾値電圧は、等しい大きさ、または異なる大きさを有することができる。第１のチャネルライン（Ｃｒ1〜Ｃｒ16）において、誤差検出器２２５は、第１のチャネルラインの電圧を第１の閾値電圧と比較して、第１のチャネルラインの電圧の大きさが第１の閾値電圧よりも大きい場合には論理「１」レベルであり、そうでなければ論理「０」レベルであるそれぞれの第１の比較信号を生成する。第２のチャネルライン（Ｃｇ1〜Ｃｇ16）において、誤差検出器２２５は、第２のチャネルラインの電圧を第２の閾値電圧と比較して、第２のチャネルラインの電圧の大きさが第２の閾値電圧よりも大きい場合には論理「１」レベルであり、そうでなければ論理「０」レベルであるそれぞれの第２の比較信号を生成する。第３のチャネルライン（Ｃｂ1〜Ｃｂ16）において、誤差検出器２２５は、第３のチャネルラインの電圧を第３の閾値電圧と比較して、第３のチャネルラインの電圧の大きさが第３の閾値電圧よりも大きい場合には論理「１」レベルであり、そうでなければ論理「０」レベルであるそれぞれの第３の比較信号を生成する。誤差検出制御設定（ＳＥＴ６）がＬＥＤオープン回路故障を検出するように設定されている場合、論理「１」レベルは、ＬＥＤオープン回路故障が検出されたことを示しており、そして論理「０」レベルは、ＬＥＤオープン回路故障が検出されなかったことを示している。誤差検出制御設定（ＳＥＴ６）がＬＥＤ短絡故障を検出するように設定されている場合、論理「１」レベルは、ＬＥＤ短絡故障が検出されたことを示しており、そして論理「０」レベルは、ＬＥＤ短絡故障が検出されなかったことを示している。誤差検出器２２５は、Ｉ／Ｏインタフェース２２２により受信されるように、一度に１ビットずつ第１〜３の比較信号を出力して、そして、Ｉ／Ｏインタフェース２２２は、中央制御システムまたは第１の追加の１つの駆動回路２のＩ／Ｏインタフェース２２２により受信されるように、第１のシリアルＩ／Ｏピン（ＳＩＯ１）において、該誤差検出器２２５から一度に１ビットずつに第１〜３の比較信号を出力する。Ｉ／Ｏインタフェース２２２は、第２のシリアルＩ／Ｏピン（ＳＩＯ２）において、第２の追加の１つの駆動回路２のＩ／Ｏインタフェース２２２から一度に１ビットずつ第１〜３の比較信号を受信し、そして、中央制御システムまたは第１の追加の１つの駆動回路２のＩ／Ｏインタフェース２２２により受信されるように、第１のシリアルＩ／Ｏピン（ＳＩＯ１）において、第２の追加の１つの駆動回路２のＩ／Ｏインタフェース２２２から一度に１ビットずつ第１〜３の比較信号を出力するためのものである。
【００４５】
図１と図４と図６に示されるように、特に、第１の実施形態の変形例では、駆動回路２は、省電力ユニット（図示せず）をさらに含むことができ、コンフィギュレーションレジスタ２２３は、グレースケール閾値を含むグレースケール制御設定をさらに記憶することができ、省電力ユニットは、コンフィギュレーションレジスタ２２３に接続されていて該コンフィギュレーションレジスタ２２３からグレースケール制御設定を受信し、入力レジスタ２２７２（図５を参照）にさらに接続されていて該入力レジスタ２２７２に記憶されているグレースケール値を受信することができ、且つチャネルドライバ２３にさらに接続されることができ、すべての受信されたグレースケール値がゼロである場合、省電力ユニットは、すべての電流利得制御器２３１のアナログ回路、およびすべての電流プロバイダー２３２のアナログ回路を無効にして、消費電力を低減することができ、そして、受信された少なくとも１つのグレースケール値が非ゼロである場合、第１〜３のチャネルライン（Ｃｒ1〜Ｃｒ16、Ｃｇ1〜Ｃｇ16、Ｃｂ1〜Ｃｂ16）において、省電力ユニットは、チャネルラインに対応する受信されたグレースケール値の１つがグレースケール閾値よりも小さい場合に、第１〜３のチャネルスイッチ（ＳＷｒ1〜ＳＷｒ16、ＳＷｇ1〜ＳＷｇ16、ＳＷｂ1〜ＳＷｂ16）の内のチャネルラインに接続されている１つが非導通に切り替わった後に、チャネルラインに関連する電流利得制御器２３１と電流プロバイダー２３２とのアナログ回路の一部を無効にして、消費電力を低減することができる。
【００４６】
図１と図９に示されるように、本発明に係るディスプレイシステムの第２の実施形態は、第１の実施形態と共通するが、以下、異なることを説明する。
【００４７】
第２の実施形態では、発光素子３２の各列においては、発光素子３２の赤色ＬＥＤ３２１のカソード（即ち、第１の端子）がそれぞれの第１のチャネルライン（Ｃｒ1〜Ｃｒ16）に接続されており、発光素子３２の緑色ＬＥＤ３２２のカソード（即ち、第１の端子）がそれぞれの第２のチャネルライン（Ｃｇ1〜Ｃｇ16）に接続されており、発光素子３２の青色ＬＥＤ３２３のカソード（即ち、第１の端子）がそれぞれの第３のチャネルライン（Ｃｂ1〜Ｃｂ16）に接続されており、そして発光素子３２の各行においては、発光素子３２のＬＥＤ３２１〜３２３のアノード（即ち、第２の端子）がそれぞれのスキャンライン（Ｓ1〜Ｓ32）に接続されている。即ち、本実施形態では、発光アレイ３は、共通カソードの構成を有している。
【００４８】
図１０に示されるように、電流プロバイダー２３２は、第１、２の電力レール９３（図６を参照）に接続されて第１、２の電源電圧（ＶＬＥＤｒ、ＶＬＥＤｇｂ）を受信するためではなく、第３の電力レール９３に接続されて該第３の電力レール９３から接地電圧を受信するためのものであり、且つ第１〜３の駆動電流が第３の電力レール９３に注ぎ込まれる。
【００４９】
図１１と図１２に示されるように、各過電流検出器２４５のスキャンスイッチ（ＳＷ1〜ＳＷ32）と検出器スイッチ（ＳＳＷ）とは、Ｐ型パワー半導体トランジスタであり、マルチプレクサユニット２４７とスキャンスイッチ（ＳＷ1〜ＳＷ32）との第２の端子は、第３の電力レール９３(図７を参照)に接続されて接地電圧を受信するためではなく、第４の電力レール９４に接続されて該第４の電力レール９４から大きさが３．２Ｖ〜５Ｖの範囲内にある第３の電源電圧（ＶＬＥＤ）を受信するためのものである。
【００５０】
図１を再び参照して、上記に照らすと、各前述した実施形態においては、位相同期ループ（ＰＬＬ）と比較して、ＤＬＬ２１は、占める面積がより小さく、使用するアナログ回路が少ないため、駆動回路２は、面積が小さく、且つ駆動回路２を製造するための半導体プロセスが変更される際に、回路パラメータや回路アーキテクチャを大幅に調整する必要がない。
【００５１】
さらに、上記の説明によれば、デザインエンジニアは、共通カソード構成で発光アレイ３を駆動するために使用される第１の実施形態の駆動回路２を、共通アノード構成で発光アレイ３を駆動するために使用される第２の実施形態の駆動回路２に容易に変更できるので、人的資源と時間を省略することができる。
【００５２】
上記の説明では、説明の目的のために、実施形態の完全な理解を提供するために多数の特定の詳細が述べられた。しかしながら、しかしながら、当業者であれば、一またはそれ以上の他の実施形態が具体的な詳細を示さなくとも実施され得ることが明らかである。また、本明細書における「一つの実施形態」「一実施形態」を示す説明において、序数などの表示を伴う説明は全て、特定の態様、構造、特徴を有する本発明の具体的な実施に含まれ得るものであることと理解されたい。更に、本説明において、時には複数の変化例が一つの実施形態、図面、またはこれらの説明に組み込まれているが、これは本説明を合理化させるためのもので、本発明の多面性が理解されることを目的としたものであり、また、一実施形態における一またはそれ以上の特徴あるいは特定の具体例は、適切な場合には、本開示の実施において、他の実施形態における一またはそれ以上の特徴あるいは特定の具体例と共に実施され得る。
【００５３】
以上、本発明の好ましい実施形態および変化例を説明したが、本発明はこれらに限定されるものではなく、最も広い解釈の精神および範囲内に含まれる様々な構成として、全ての修飾および均等な構成を包含するものとする。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【外国語明細書】
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