(57)【要約】【課題】書き込み特性を向上可能なメモリセルを備えた半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、第１方向に積層された複数の第１導電層ＷＬａ０〜７と、第１方向に積層され、第１方向と交差する第２方向において少なくとも第１導電層と離間する複数の第２導電層ＷＬｂ０〜７と、第２方向において第１導電層と第２導電層との間に設けられ、第１方向に延伸するメモリトレンチＭＴと、第２方向において第１導電層と第２導電層との間で、かつメモリトレンチＭＴ間に設けられ、第１方向に延伸するメモリピラーＭＰ１とを備える。メモリピラーＭＰ１は、第１導電層側から順に設けられた第１絶縁膜、電荷蓄積膜４０Ｂ、第２絶縁膜、及び半導体層４１を含み、第１導電層とメモリピラーＭＰ１とが対向する対向部分の端部において、電荷蓄積膜４０Ｂの一部は、第１導電層とメモリトレンチＭＴとの間に配置されている。【選択図】図８
2020047850.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に積層された複数の第１導電層と、
前記第１方向に積層され、前記第１方向と交差する第２方向において少なくとも前記複数の第１導電層と離間する複数の第２導電層と、
前記第２方向において前記複数の第１導電層と前記複数の第２導電層との間に設けられ、前記第１方向に延伸する複数の絶縁領域と、
前記第２方向において前記複数の第１導電層と前記複数の第２導電層との間で、かつ前記絶縁領域間に設けられ、前記第１方向に延伸するメモリピラーと、
を具備し、
前記メモリピラーは、前記複数の第１導電層側から順に設けられた第１絶縁膜、電荷蓄積膜、第２絶縁膜、及び半導体層を含み、
前記複数の第１導電層と前記メモリピラーとが対向する対向部分の端部において、前記電荷蓄積膜の一部は、前記複数の第１導電層と前記絶縁領域との間に配置されている半導体記憶装置。
【請求項２】
前記第１方向に直交する断面において、前記電荷蓄積膜の前記一部の断面の前記第２方向における長さは、前記第１方向及び前記第２方向と交差する第３方向に延伸する前記電荷蓄積膜の断面の前記第２方向における長さ以下である請求項１に記載の半導体記憶装置。
【請求項３】
前記複数の第１導電層は第１直線状部分を含み、前記複数の第２導電層は第２直線状部分を含み、前記メモリピラーは前記第１直線状部分と前記第２直線状部分との間に配置される請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１直線状部分と前記第２直線状部分は、前記第１方向及び第２方向と交差する第３方向に延伸し、互いに対向している請求項３に記載の半導体記憶装置。
【請求項５】
前記複数の第１導電層は第１曲線部分を含み、前記複数の第２導電層は第２曲線部分を含み、前記メモリピラーは前記第１曲線部分と前記第２曲線部分との間に配置される請求項１または２に記載の半導体記憶装置。
【請求項６】
前記第１曲線部分及び前記第２曲線部分の外周は円弧形状を含む請求項５に記載の半導体記憶装置。
【請求項７】
前記第１方向に直交する断面において、前記メモリピラーの断面の外周は矩形形状、楕円形状、または円形形状のいずれかを有する請求項１に記載の半導体記憶装置。
【請求項８】
前記第１方向に直交する断面において、前記メモリピラーが含む前記半導体層の断面の外周は矩形形状、楕円形状、または円形形状のいずれかを有する請求項１に記載の半導体記憶装置。
【請求項９】
前記メモリピラーは、前記複数の第１導電層側から順に設けられたシリコン酸化膜、シリコン窒化膜、シリコン酸化膜、及び半導体層を含む請求項１に記載の半導体記憶装置。
【請求項１０】
前記第１絶縁膜はブロック絶縁膜を含み、前記第２絶縁膜はトンネル絶縁膜を含む請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが三次元に配列された半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９６２０７１２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
書き込み特性を向上可能なメモリセルを備えた半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１方向に積層された複数の第１導電層と、前記第１方向に積層され、前記第１方向と交差する第２方向において少なくとも前記複数の第１導電層と離間する複数の第２導電層と、前記第２方向において前記複数の第１導電層と前記複数の第２導電層との間に設けられ、前記第１方向に延伸する複数の絶縁領域と、前記第２方向において前記複数の第１導電層と前記複数の第２導電層との間で、かつ前記絶縁領域間に設けられ、前記第１方向に延伸するメモリピラーとを具備し、前記メモリピラーは、前記複数の第１導電層側から順に設けられた第１絶縁膜、電荷蓄積膜、第２絶縁膜、及び半導体層を含み、前記複数の第１導電層と前記メモリピラーとが対向する対向部分の端部において、前記電荷蓄積膜の一部は、前記複数の第１導電層と前記絶縁領域との間に配置されている。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態の半導体記憶装置の構成を示すブロック図である。
【図２】図２は、第１実施形態におけるメモリセルアレイが有するブロックの回路図である。
【図３】図３は、第１実施形態におけるメモリセルアレイの一例を示す平面図である。
【図４】図４は、図３におけるＡ−Ａ’線に沿った断面図である。
【図５】図５は、図３におけるＢ−Ｂ’線に沿った断面図である。
【図６】図６は、第１実施形態におけるＸＺ面に沿ったメモリピラーの断面図である。
【図７】図７は、第１実施形態におけるＸＺ面に沿ったメモリピラーの詳細な断面図である。
【図８】図８は、図７におけるＣ−Ｃ’線に沿った断面図である。
【図９】図８は、図７におけるＤ−Ｄ’線に沿った断面図である。
【図１０】図１０は、第１実施形態におけるＸＺ面に沿ったメモリピラーの変形例の詳細な断面図である。
【図１１】図１１は、図１０におけるＣ−Ｃ’線に沿った断面図である。
【図１２】図１２は、図１０におけるＤ−Ｄ’線に沿った断面図である。
【図１３】図１３は、第１実施形態の半導体記憶装置の各製造工程における構造の平面図である。
【図１４】図１４は、前記半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。
【図１５】図１５は、前記半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【図１６】図１６は、前記半導体記憶装置の各製造工程における構造の平面図である。
【図１７】図１７は、前記半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。
【図１８】図１８は、前記半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【図１９】図１９は、前記半導体記憶装置の各製造工程における構造の平面図である。
【図２０】図２０は、前記半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。
【図２１】図２１は、前記半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【図２２】図２２は、前記半導体記憶装置の各製造工程における構造の平面図である。
【図２３】図２３は、前記半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。
【図２４】図２４は、前記半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【図２５】図２５は、前記半導体記憶装置の各製造工程における構造の平面図である。
【図２６】図２６は、前記半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。
【図２７】図２７は、前記半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【図２８】図２８は、前記半導体記憶装置の各製造工程における構造の平面図である。
【図２９】図２９は、前記半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。
【図３０】図３０は、前記半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【図３１】図３１は、前記半導体記憶装置の各製造工程における構造の平面図である。
【図３２】図３２は、前記半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。
【図３３】図３３は、前記半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【図３４】図３４は、前記半導体記憶装置の各製造工程における構造の平面図である。
【図３５】図３５は、前記半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。
【図３６】図３６は、前記半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【図３７】図３７は、前記半導体記憶装置の各製造工程における構造の平面図である。
【図３８】図３８は、前記半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。
【図３９】図３９は、前記半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【図４０】図４０は、第１実施形態におけるメモリピラーの各製造工程のＸＺ面に沿った構造の断面図である。
【図４１】図４１は、前記メモリピラーの各製造工程のＥ−Ｅ’線に沿った構造の断面図である。
【図４２】図４２は、前記メモリピラーの各製造工程のＸＺ面に沿った構造の断面図である。
【図４３】図４３は、前記メモリピラーの各製造工程のＥ−Ｅ’線に沿った構造の断面図である。
【図４４】図４４は、前記メモリピラーの各製造工程のＸＺ面に沿った構造の断面図である。
【図４５】図４５は、前記メモリピラーの各製造工程のＥ−Ｅ’線に沿った構造の断面図である。
【図４６】図４６は、前記メモリピラーの各製造工程のＸＺ面に沿った構造の断面図である。
【図４７】図４７は、前記メモリピラーの各製造工程のＥ−Ｅ’線に沿った構造の断面図である。
【図４８】図４８は、前記メモリピラーの各製造工程のＸＺ面に沿った構造の断面図である。
【図４９】図４９は、前記メモリピラーの各製造工程のＥ−Ｅ’線に沿った構造の断面図である。
【図５０】図５０は、前記メモリピラーの各製造工程のＸＺ面に沿った構造の断面図である。
【図５１】図５１は、前記メモリピラーの各製造工程のＥ−Ｅ’線に沿った構造の断面図である。
【図５２】図５２は、前記メモリピラーの変形例の各製造工程のＸＺ面に沿った構造の断面図である。
【図５３】図５３は、前記メモリピラーの変形例の各製造工程のＥ−Ｅ’線に沿った構造の断面図である。
【図５４】図５４は、前記メモリピラーの変形例の各製造工程のＸＺ面に沿った構造の断面図である。
【図５５】図５５は、前記メモリピラーの変形例の各製造工程のＥ−Ｅ’線に沿った構造の断面図である。
【図５６】図５６は、書き込み時における第１実施形態と比較例の書き込み特性を示す図である。
【図５７】図５７は、第２実施形態におけるメモリセルアレイの一例を示す平面図である。
【図５８】図５８は、図５７におけるＡ−Ａ’線に沿った断面図である。
【図５９】図５９は、図５７におけるＢ−Ｂ’線に沿った断面図である。
【図６０】図６０は、第２実施形態におけるＸＺ面に沿ったメモリピラーの詳細な断面図である。
【図６１】図６１は、図６０におけるＣ−Ｃ’線に沿った断面図である。
【図６２】図６２は、図６０におけるＤ−Ｄ’線に沿った断面図である。
【図６３】図６３は、第２実施形態におけるＸＺ面に沿ったメモリピラーの変形例の詳細な断面図である。
【図６４】図６４は、図６３におけるＣ−Ｃ’線に沿った断面図である。
【図６５】図６５は、図６３におけるＤ−Ｄ’線に沿った断面図である。
【図６６】図６６は、第２実施形態の半導体記憶装置の各製造工程における構造の平面図である。
【図６７】図６７は、前記半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。
【図６８】図６８は、前記半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【図６９】図６９は、前記半導体記憶装置の各製造工程における構造の平面図である。
【図７０】図７０は、前記半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。
【図７１】図７１は、前記半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【図７２】図７２は、第２実施形態におけるメモリピラーの各製造工程のＸＺ面に沿った構造の断面図である。
【図７３】図７３は、前記メモリピラーの各製造工程のＥ−Ｅ’線に沿った構造の断面図である。
【図７４】図７４は、比較例のメモリピラーの構成を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
【０００８】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。ここでは、不揮発性半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に三次元に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．第１実施形態
以下に、第１実施形態の半導体記憶装置について説明する。
【００１０】
１．１  半導体記憶装置の構成
まず、第１実施形態の半導体記憶装置のブロック構成について説明する。図１は、実施形態の半導体記憶装置の構成を示すブロック図である。なお、図１では、各ブロック間の接続の一部を矢印線により示しているが、ブロック間の接続はこれらに限定されない。
【００１１】
図１に示すように、半導体記憶装置１は、メモリセルアレイ１１、ロウデコーダ１２、センスアンプ１３、電圧発生回路１４、及びシーケンサ１５を備える。
【００１２】
１．１．１  各ブロックの構成
以下に、各ブロックの構成について説明する。
【００１３】
メモリセルアレイ１１は、複数のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…ＢＬＫｎ（ｎは０以上の整数）を備える。以降、ブロックＢＬＫと記した場合、ブロックＢＬＫ０〜ＢＬＫｎの各々を示すものとする。ブロックＢＬＫは、ロウ方向及びカラム方向にそれぞれ延伸する配線に関連付けられ、三次元に配置された複数のメモリセルトランジスタを含む。メモリセルアレイ１１及びブロックＢＬＫの詳細については後述する。
【００１４】
ロウデコーダ１２は、外部コントローラ（不図示）から受信したロウアドレスをデコードする。ロウデコーダ１２は、ロウアドレスのデコード結果に基づいて、ブロックＢＬＫのいずれかを選択し、更に選択したブロックＢＬＫにおけるワード線を選択する。具体的には、ワード線を選択するための種々の配線に電圧を与える。
【００１５】
センスアンプ１３は、データの読み出し時には、いずれかのブロックＢＬＫから読み出されたデータをセンスし、必要な演算を行う。センスアンプ１３は、またデータの書き込み時には、書き込みデータに応じた電圧をメモリセルアレイ１１に転送する。
【００１６】
電圧発生回路１４は、書き込み動作、読み出し動作、及び消去動作に必要な各種電圧を発生し、ロウデコーダ１２及びセンスアンプ１３等に供給する。
【００１７】
シーケンサ１５は、半導体記憶装置１全体の動作を制御する。具体的には、シーケンサ１５は、外部コントローラからの命令に基づいて書き込み動作、読み出し動作、及び消去動作を実行する際に、電圧発生回路１４、ロウデコーダ１２、及びセンスアンプ１３等を制御する。
【００１８】
１．１．２  メモリセルアレイ１１の回路構成
前述したように、メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎを備える。ブロックＢＬＫ０〜ＢＬＫｎの各々は、同じ構成を有する。以下に、１つのブロックＢＬＫの回路構成を説明する。
【００１９】
図２は、メモリセルアレイ１１が有するブロックＢＬＫの回路図である。ブロックＢＬＫは、複数のストリングユニットＳＵ０、ＳＵ１、…を含む。以降、ストリングユニットＳＵと記した場合、複数のストリングユニットの各々を示すものとする。また、ストリングユニットＳＵは、複数のメモリグループＭＧを含む。各々のメモリグループＭＧは、並列に接続された２つのメモリストリングＭＳａ及びＭＳｂを含む。以下、メモリストリングＭＳａ及びＭＳｂを限定しない場合は、メモリストリングＭＳと表記する。
【００２０】
メモリストリングＭＳａは、例えば８個のメモリセルトランジスタ（以下、メモリセルとも記す）ＭＣａ０〜ＭＣａ７、並びに選択トランジスタＳＴａ１及びＳＴａ２を含む。同様に、メモリストリングＭＳｂは、例えば８個のメモリセルトランジスタ（以下、メモリセルとも記す）ＭＣｂ０〜ＭＣｂ７、並びに選択トランジスタＳＴｂ１及びＳＴｂ２を含む。以下、メモリセルトランジスタＭＣａ０〜ＭＣａ７及びＭＣｂ０〜ＭＣｂ７を限定しない場合は、メモリセルトランジスタＭＣと表記する。また、選択トランジスタＳＴａ１及びＳＴｂ１を限定しない場合は、選択トランジスタＳＴ１と表記し、選択トランジスタＳＴａ２及びＳＴｂ２を限定しない場合は、選択トランジスタＳＴ２と表記する。
【００２１】
メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積膜とを含み、データを不揮発に保持する。なお、メモリセルトランジスタＭＣは、電荷蓄積膜に絶縁層を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積膜に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。
【００２２】
また、メモリストリングＭＳの各々に含まれるメモリセルトランジスタＭＣの個数は、１６個や３２個、４８個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。更に、メモリストリングＭＳの各々に含まれる選択トランジスタＳＴ１及びＳＴ２の個数は任意であり、それぞれ１個以上あればよい。
【００２３】
メモリストリングＭＳに含まれるメモリセルトランジスタＭＣ及び選択トランジスタＳＴ１及びＳＴ２は、それぞれが直列に接続されている。具体的には、メモリストリングＭＳａにおいて、選択トランジスタＳＴａ２、メモリセルトランジスタＭＣａ０〜ＭＣａ７、及び選択トランジスタＳＴａ１の順に各々の電流経路が直列に接続される。メモリストリングＭＳｂも同様に、選択トランジスタＳＴｂ２、メモリセルトランジスタＭＣｂ０〜ＭＣｂ７、及び選択トランジスタＳＴｂ１の順に各々の電流経路が直列に接続される。
【００２４】
１つのメモリグループＭＧに含まれる選択トランジスタＳＴａ１のドレインと選択トランジスタＳＴｂ１のドレインとは、複数のビット線ＢＬ０、…、ＢＬ（ｍ−１）、但し（ｍ−１）は２以上の整数）のいずれか１つに接続される。以降、ビット線ＢＬと記した場合、複数のビット線ＢＬ０〜ＢＬ（ｍ−１）の各々を示すものとする。ビット線ＢＬは、センスアンプ１３によって独立に制御される。また、１つのメモリグループＭＧに含まれる選択トランジスタＳＴａ２のソースと選択トランジスタＳＴｂ２のソースとは、ソース線ＳＬに接続される。
【００２５】
ストリングユニットＳＵ内の複数の選択トランジスタＳＴａ１のゲートは、選択ゲート線ＳＧＤａ（ＳＧＤａ０またはＳＧＤａ１、…）に接続される。複数の選択トランジスタＳＴｂ１のゲートは、選択ゲート線ＳＧＤｂ（ＳＧＤｂ０またはＳＧＤｂ１、…）に接続される。具体的には、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴａ１のゲートは、選択ゲート線ＳＧＤａ０に接続され、複数の選択トランジスタＳＴｂ１のゲートは、選択ゲート線ＳＧＤｂ０に接続される。同様に、ストリングユニットＳＵ１内の複数の選択トランジスタＳＴａ１のゲートは、選択ゲート線ＳＧＤａ１に接続され、複数の選択トランジスタＳＴｂ１のゲートは、選択ゲート線ＳＧＤｂ１に接続される。以下、選択ゲート線ＳＧＤａ及びＳＧＤｂを限定しない場合は、選択ゲート線ＳＧＤと表記する。各選択ゲート線ＳＧＤは、ロウデコーダ１２によって独立に制御される。
【００２６】
同一のブロックＢＬＫ内の複数の選択トランジスタＳＴａ２のゲートは、選択ゲート線ＳＧＳａに接続され、複数の選択トランジスタＳＴｂ２のゲートは、選択ゲート線ＳＧＳｂに共通に接続される。選択ゲート線ＳＧＳａ及びＳＧＳｂは、例えばロウデコーダ１２によって同様に制御されてもよいし、ロウデコーダ１２によって独立に制御されてもよい。以下、選択ゲート線ＳＧＳａ及びＳＧＳｂを限定しない場合は、選択ゲート線ＳＧＳと表記する。
【００２７】
同一のブロックＢＬＫ内の複数のメモリセルトランジスタＭＣａ０〜ＭＣａ７の制御ゲートは、ブロックＢＬＫ毎に設けられたワード線ＷＬａ０〜ＷＬａ７にそれぞれ共通に接続され、複数のメモリセルトランジスタＭＣｂ０〜ＭＣｂ７の制御ゲートは、ブロックＢＬＫ毎に設けられたワード線ＷＬｂ０〜ＷＬｂ７にそれぞれ共通に接続される。ワード線ＷＬａ０〜ＷＬａ７及びＷＬｂ０〜ＷＬｂ７は、ロウデコーダ１２によって独立に制御される。以降、ワード線ＷＬａと記した場合、ワード線ＷＬａ０〜ＷＬａ７の各々を示し、ワード線ＷＬｂと記した場合、ワード線ＷＬｂ０〜ＷＬｂ７の各々を示すものとする。さらに、ワード線ＷＬａ及びＷＬｂを限定しない場合は、ワード線ＷＬと表記する。
【００２８】
ブロックＢＬＫは、例えば、データの消去単位であり、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＣの保持するデータは、一括して消去される。また、書き込み動作及び読み出し動作は、１つのストリングユニットＳＵの１つのワード線ＷＬに接続された複数のメモリセルトランジスタＭＣに対して一括して行われる。
【００２９】
メモリセルアレイ１１内において、同一列に配置にされた複数のメモリグループＭＧの選択トランジスタＳＴａ１のドレイン及びＳＴｂ１のドレインは、いずれかのビット線ＢＬに接続される。すなわち、ビット線ＢＬは、複数のストリングユニットＳＵ間で各ストリングユニットＳＵの１つのメモリグループＭＧを共通に接続する。ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続された複数のメモリグループＭＧを含む。
【００３０】
また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。そして、メモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。メモリセルアレイ１１内において、選択ゲート線ＳＧＳ、ワード線ＷＬ、及び選択ゲート線ＳＧＤが半導体基板の上方に積層されることで、メモリセルトランジスタＭＣが三次元に積層されている。
【００３１】
１．１．３  メモリセルアレイ１１の平面構成
次に、図３を用いて、メモリセルアレイ１１の平面構成について説明する。図３は、メモリセルアレイ１１の一例を示す平面図であり、ストリングユニットＳＵ０の一部を示している。図３を含む以降の図面において、相互に直交（または交差）し、半導体基板面に平行な２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向（ＸＹ面）に対して直交（または交差）する方向をＺ方向とする。
【００３２】
図３に示すように、ストリングユニットＳＵ０は、セル領域１００、フックアップ領域（または引き出し領域）２００、及びコンタクト領域３００を含む。具体的には、半導体基板に平行なＸ方向に沿って、ストリングユニットＳＵ０の一端から他端に向かってフックアップ領域２００、セル領域１００、及びコンタクト領域３００が順に設けられる。なお、フックアップ領域２００は、ストリングユニットＳＵ０の両端に設けられていてもよい。また、セル領域１００及びコンタクト領域３００は、Ｘ方向に沿って複数設けられていてもよい。
【００３３】
メモリセルアレイ１１では、導電層３３、導電層３４−０、３４−１、３４−２、３４−３、３４−４、３４−５、３４−６、３４−７、及び導電層３５が、半導体基板面に直交するＺ方向に積層されている。導電層３３は、選択ゲート線ＳＧＳとして機能する。導電層３４−０〜３４−７は、ワード線ＷＬ０〜ＷＬ７としてそれぞれ機能する。導電層３５は、選択ゲート線ＳＧＤとして機能する。
【００３４】
導電層３３、導電層３４−０〜３４−７、及び導電層３５は、メモリトレンチＭＴにより２つに分離されている。メモリトレンチＭＴに沿って複数のメモリピラーＭＰ１が設けられる。メモリピラーＭＰ１については後述する。具体的には、例えば、導電層３５はメモリトレンチＭＴにより２つに分離され、それぞれが選択ゲート線ＳＧＤａ０及びＳＧＤｂ０として機能する。同様に、導電層３４−０〜３４−７は、メモリトレンチＭＴにより２つに分離され、それぞれがワード線ＷＬａ０〜ＷＬａ７及びＷＬｂ０〜ＷＬｂ７として機能する。導電層３３は、メモリトレンチＭＴにより２つに分離され、それぞれが選択ゲート線ＳＧＳａ及びＳＧＳｂとして機能する。メモリトレンチＭＴは、絶縁材料、例えばシリコン酸化物で埋め込まれている。
【００３５】
選択ゲート線ＳＧＤａ０に対応する導電層３５と、選択ゲート線ＳＧＤｂ０に対応する導電層３５とが、Ｘ方向に沿って、メモリトレンチＭＴを介して交互に配置されている。換言すれば、セル領域１００において、選択ゲート線ＳＧＤａ０及びＳＧＤｂ０は櫛型形状をそれぞれ有している。そして、Ｘ方向に沿って、選択ゲート線ＳＧＤａ０の櫛歯（導電層３５）と選択ゲート線ＳＧＤｂ０の櫛歯（導電層３５）とが交互に噛み合うように向かい合わせに配置されている。導電層３３及び３４−０〜３４−７、すなわち選択ゲート線ＳＧＳ及びワード線ＷＬ０〜ＷＬ７も同様である。従って、メモリトレンチＭＴは、セル領域１００において、Ｘ方向に延伸する矩形の波形形状を有している。
【００３６】
セル領域１００には、メモリグループＭＧに対応する複数のメモリピラーＭＰ１が、前述したように、メモリトレンチＭＴに沿って設けられる。メモリピラーＭＰ１は、メモリトレンチＭＴに形成された矩形状のホール内に配置される。メモリピラーＭＰ１は、Ｚ方向に配列された複数のメモリセルトランジスタを有する。
【００３７】
ここでは、例えば図３に示すように、選択ゲート線ＳＧＤａ０の導電層３５と、隣接する選択ゲート線ＳＧＤｂ０の導電層３５との間に、Ｙ方向に沿って６個のメモリピラーＭＰ１が配列されている。そして、６個のメモリピラーＭＰ１が、Ｘ方向に沿って４列の千鳥状に配置されている。なお、ここでは、メモリトレンチＭＴの矩形の波形形状に沿ってメモリピラーＭＰ１を配列したが、セル領域１００におけるメモリピラーＭＰ１の配列の形状は任意に設定可能である。
【００３８】
フックアップ領域２００では、導電層３３、３４−０〜３４−７、及び３５の端部がＸ方向に沿って階段状に引き出されている。以降、階段状に引き出された領域を、「引き出し領域」と記す。図３の例は、ストリングユニットＳＵ０の一方の端部に、選択ゲート線ＳＧＳａ、ワード線ＷＬａ０〜ＷＬａ７、及び選択ゲート線ＳＧＤａ０に対応する引き出し領域が設けられ、他方の端部（不図示）に、選択ゲート線ＳＧＳｂ、ワード線ＷＬｂ０〜ＷＬｂ７、及び選択ゲート線ＳＧＤｂ０に対応する引き出し領域が設けられる場合を示している。
【００３９】
各引き出し領域上には、コンタクトプラグＣＰ１が設けられ、コンタクトプラグＣＰ１が引き出し領域に接続される。すなわち、引き出し領域は、コンタクトプラグＣＰ１との接続部として機能する。コンタクトプラグＣＰ１は、引き出し領域と、メモリセルアレイ１１の上方に設けられた上層配線（不図示）とを電気的に接続する。
【００４０】
コンタクト領域３００では、メモリトレンチＭＴに囲まれた領域に複数のコンタクトプラグＣＰ２が設けられる。コンタクトプラグＣＰ２は、メモリセルアレイ１１を貫通し、メモリセルアレイ１１の上方に設けられた上層配線とメモリセルアレイ１１の下方に設けられた回路、例えば、ロウデコーダ１２またはセンスアンプ１３等（不図示）とを電気的に接続する。
【００４１】
メモリトレンチＭＴに囲まれた領域は、コンタクトプラグＣＰ２と、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳとが接しないように絶縁層により形成されている。なお、メモリトレンチＭＴに囲まれた領域内に配置されるコンタクトプラグＣＰ２の個数は任意である。
【００４２】
また、Ｘ方向に延伸するストリングユニットＳＵ０の２つの側面にそれぞれ接するように、Ｘ方向に延伸する２つのスリットＳＬＴが設けられる。スリットＳＬＴは、絶縁材料、例えばシリコン酸化物で埋め込まれている。スリットＳＬＴの側面は、導電層３３、３４−０〜３４−７、及び３５の側面に接している。
【００４３】
１．１．４  メモリセルアレイ１１の断面構成
次に、メモリセルアレイ１１の断面構造について説明する。図４は、図３におけるＡ−Ａ’線に沿った断面図である。図５は、図３におけるＢ−Ｂ’線に沿った断面図である。なお、説明を簡略化するために、図４及び図５では、ビット線ＢＬを省略している。
【００４４】
図４に示すように、半導体基板３０上には、絶縁層３１が設けられる。半導体基板３０は、例えば、シリコン半導体基板を含む。絶縁層３１は、例えば、シリコン酸化層を含む。
【００４５】
絶縁層３１上には、メモリセルアレイが設けられる。具体的には、セル領域１００及びフックアップ領域２００において、絶縁層３１上に導電層３２が設けられる。導電層３２は、ソース線ＳＬとして機能する。導電層３２は、例えば、タングステン（Ｗ）またはチタンナイトライド（ＴｉＮ）等の金属材料、あるいは多結晶シリコンまたは単結晶シリコン等の半導体を含む。
【００４６】
導電層３２上には、絶縁層３１と、導電層（ＳＧＳ）３３、ワード線導電層３４−０〜３４〜７（ＷＬ０〜ＷＬ７）、及び導電層３５（ＳＧＤ）とが交互に積層された積層体が設けられる。すなわち、導電層３３、３４−０〜３４〜７、及び３５は、それぞれの層間に絶縁層３１を介在させてＺ方向に配置されている。導電層３３、３４−０〜３４−７、及び３５は、例えば、ＷまたはＴｉＮ等の金属材料、あるいは多結晶シリコンまたは単結晶シリコン等の半導体を含む。なお、ＴｉＮは、Ｗを形成する際のバリア層または密着層として機能する。以下、本実施形態では、導電層３３、３４−０〜３４−７、及び３５に、Ｗを用いた場合について説明する。
【００４７】
図４に示した断面において、セル領域１００には、メモリピラーＭＰ１とメモリトレンチＭＴがＸ方向に沿って交互に設けられている。メモリピラーＭＰ１は、導電層３３、３４−０〜３４−７、及び３５を貫通して延伸し、その底面が導電層３２に接する。各メモリピラーＭＰ１は、セル絶縁膜４０、半導体層４１、及びコア絶縁膜４２を有する。なお、ここでは、半導体層４１の内部にコア絶縁膜が設けられた場合を示すが、半導体層４１の内部にコア絶縁膜４２が設けられない場合もある。
【００４８】
各メモリピラーＭＰ１上には、半導体層４１と電気的に接続されたコンタクトプラグＣＰ３が設けられる。さらに、コンタクトプラグＣＰ３上には、Ｙ方向に延伸するビット線ＢＬ（不図示）が設けられる。すなわち、各メモリピラーＭＰ１は、コンタクトプラグＣＰ３を介してビット線ＢＬに電気的に接続される。コンタクトプラグＣＰ３は、導電材料、例えば、Ｗ、チタン（Ｔｉ）を含む。例えば、チタンは、半導体層４１との界面においてシリサイド層を形成し、半導体層との界面における抵抗値を低減するために用いられる。
【００４９】
コンタクト領域３００には、コンタクトプラグＣＰ２が絶縁層３１内に設けられる。コンタクトプラグＣＰ２の底面は、導電層３２の下層に配置された導電層３６に接しており、コンタクトプラグＣＰ２の側面は絶縁層３１に接している。導電層３６は、回路（周辺回路等）、例えばロウデコーダ１２またはセンスアンプ１３等（不図示）に接続される。コンタクトプラグＣＰ２の底面の位置は、導電層３２の底面より低く、コンタクトプラグＣＰ２の上面の位置は、導電層３５の上面よりも高い。コンタクトプラグＣＰ２は、例えば、Ｗ、Ｔｉ、またはＴｉＮ等の金属材料を含む。コンタクトプラグＣＰ２上には、上層配線（不図示）と接続するためのコンタクトプラグＣＰ４が設けられる。コンタクトプラグＣＰ４は、例えば、Ｗ、Ｔｉ、またはＴｉＮ等の金属材料を含む。コンタクト領域３００とセル領域１００との間には、メモリトレンチＭＴが設けられている。
【００５０】
フックアップ領域２００では、導電層３３、３４−０〜３４−７、及び３５がＸ方向に沿って階段状に引き出された領域が設けられる。各引き出し領域上には、コンタクトプラグＣＰ１が設けられる。例えば、コンタクトプラグＣＰ１の上端は、メモリセルアレイ１１の上方に設けられた上層配線及びコンタクトプラグ（ＣＰ２等）を介して、メモリセルアレイ１１の下方に設けられているロウデコーダ１２に接続される。コンタクトプラグＣＰ１は、例えば、Ｗ、Ｔｉ、またはＴｉＮ等の金属材料を含む。
【００５１】
また、図５を用いて、メモリセルアレイの断面構造を説明する。セル領域１００では、Ｙ方向に延伸するメモリトレンチＭＴに沿って、複数のメモリピラーＭＰ１が設けられる。図５に示す例では、メモリトレンチＭＴに対して断面のＢ側に配置された導電層３３、３４−０〜３４−７、及び３５（以下、ａ側導電層３４ａと記す）が、選択ゲート線ＳＧＳａ、ワード線ＷＬａ０〜ＷＬａ７、及び選択ゲート線ＳＧＤａ０としてそれぞれ機能する。他方、メモリトレンチＭＴに対して断面のＢ’側に配置された導電層３３、３４−０〜３４−７、及び３５（以下、ｂ側導電層３４ｂと記す）が、選択ゲート線ＳＧＳｂ、ワード線ＷＬｂ０〜ＷＬｂ７、及び選択ゲート線ＳＧＤｂ０としてそれぞれ機能する。
【００５２】
ストリングユニットＳＵのＹ方向における両側面には、Ｘ方向に延伸するスリットＳＬＴが設けられる。スリットＳＬＴの底面は導電層３２の上面に達する。スリットＳＬＴの側面は、導電層３３、３４−０〜３４−７、及び３５の側面にそれぞれ接している。スリットＳＬＴは、絶縁材料、例えば、シリコン酸化物が埋め込まれた絶縁層を含む。
【００５３】
１．１．５  メモリピラーＭＰ１の構成
次に、第１実施形態の半導体記憶装置におけるメモリピラーＭＰ１の構成について説明する。先に、メモリピラーＭＰ１の概略的な断面構成を説明し、次に、詳細な断面構成を説明する。
【００５４】
図６は、ＸＺ面に沿ったメモリピラーＭＰ１の断面図である。ここでは、絶縁層３１を省略している。
【００５５】
図６に示すように、導電層３２上には、離隔して積層された導電層（選択ゲート線ＳＧＳａ、ＳＧＳｂ）３３、導電層（ワード線ＷＬａ０〜ＷＬａ７、ＷＬｂ０〜ＷＬｂ７）３４−０〜３４−７、及び導電層（選択ゲート線ＳＧＤａ０、ＳＧＤｂ０）３５が設けられる。導電層３３、３４−０〜３４−７、３５には、これら導電層を貫くメモリピラーＭＰ１が設けられる。選択ゲート線ＳＧＳａとしての導電層３３と、選択ゲート線ＳＧＳｂとしての導電層３３とは、メモリピラーＭＰ１及びメモリトレンチＭＴにより分離される。同様に、ワード線ＷＬａ０〜ＷＬａ７としての導電層３４−０〜３４−７と、ワード線ＷＬｂ０〜ＷＬｂ７としての導電層３４−０〜３４−７とは、メモリピラーＭＰ１及びメモリトレンチＭＴにより分離される。選択ゲート線ＳＧＤａ０としての導電層３５と、選択ゲート線ＳＧＤｂ０としての導電層３５とは、メモリピラーＭＰ１及びメモリトレンチＭＴにより分離される。
【００５６】
メモリストリングＭＳａは、導電層（選択ゲート線ＳＧＳａ）３３、導電層（ワード線ＷＬａ０〜ＷＬａ７）３４−０〜３４−７、及び導電層（選択ゲート線ＳＧＤａ０）３５と、メモリピラーＭＰ１との交差部に形成される。メモリストリングＭＳｂは、導電層（選択ゲート線ＳＧＳｂ）３３、導電層（ワード線ＷＬｂ０〜ＷＬｂ７）３４−０〜３４−７、及び導電層（選択ゲート線ＳＧＤｂ０）３５と、メモリピラーＭＰ１との交差部に形成される。
【００５７】
メモリピラーＭＰ１は、前述したように、例えば、セル絶縁膜４０、半導体層４１、及びコア絶縁膜４２を有する。セル絶縁膜４０は、ブロック絶縁膜４０Ａ、電荷蓄積膜４０Ｂ、及びトンネル絶縁膜（またはトンネル酸化膜）４０Ｃを有する。ブロック絶縁膜４０Ａは、例えば、アルミニウム酸化膜４０Ａａ及びシリコン酸化膜４０Ａｂを有する。具体的には、ａ側導電層３４ａ及びｂ側導電層３４ｂの内壁に、ブロック絶縁膜４０Ａとしてのアルミニウム酸化膜４０Ａａ及びシリコン酸化膜４０Ａｂが順に設けられる。シリコン酸化膜４０Ａｂの内壁に、電荷蓄積膜４０Ｂが設けられる。電荷蓄積膜４０Ｂの内壁に、トンネル絶縁膜４０Ｃが設けられる。トンネル絶縁膜４０Ｃの内壁に、半導体層４１が設けられる。さらに、半導体層４１の内側に、コア絶縁膜４２が設けられる。
【００５８】
メモリピラーＭＰ１と選択ゲート線ＳＧＳａとしての導電層３３とが交差する部分が、選択トランジスタＳＴａ２として機能する。メモリピラーＭＰ１とワード線ＷＬａ０〜ＷＬａ７としての導電層３４−０〜３４−７とが交差する部分が、それぞれメモリセルトランジスタＭＣａ０〜ＭＣａ７として機能する。メモリピラーＭＰ１と選択ゲート線ＳＧＤａ０としての導電層３５とが交差する部分が、選択トランジスタＳＴａ１として機能する。
【００５９】
同様に、メモリピラーＭＰ１と選択ゲート線ＳＧＳｂとしての導電層３３とが交差する部分が、選択トランジスタＳＴｂ２として機能する。メモリピラーＭＰ１とワード線ＷＬｂ０〜ＷＬｂ７としての導電層３４−０〜３４−７とが交差する部分が、それぞれメモリセルトランジスタＭＣｂ０〜ＭＣｂ７として機能する。メモリピラーＭＰ１と選択ゲート線ＳＧＤｂ０としての導電層３５とが交差する部分が、選択トランジスタＳＴｂ１として機能する。
【００６０】
半導体層４１は、メモリセルトランジスタＭＣａ、ＭＣｂ、選択トランジスタＳＴａ１、ＳＴａ２、ＳＴｂ１、ＳＴｂ２のチャネル層として機能する。半導体層４１は、例えば、多結晶シリコン層を含む。
【００６１】
電荷蓄積膜４０Ｂは、メモリセルトランジスタＭＣａ、ＭＣｂにおいて、半導体層４１から注入される電荷を蓄積する電荷蓄積膜として機能する。電荷蓄積膜４０Ｂは、例えば、シリコン窒化膜を含む。
【００６２】
トンネル絶縁膜４０Ｃは、半導体層４１から電荷蓄積膜４０Ｂに電荷が注入される際、または電荷蓄積膜４０Ｂに蓄積された電荷が半導体層４１へ放出される際に電位障壁として機能する。トンネル絶縁膜４０Ｃは、例えば、シリコン酸化膜を含む。
【００６３】
ブロック絶縁膜４０Ａは、電荷蓄積膜４０Ｂに蓄積された電荷が導電層（ワード線ＷＬ）３４−０〜３４−７へ拡散するのを防止する。ブロック絶縁膜４０Ａは、前述したように、例えば、アルミニウム酸化膜４０Ａａ及びシリコン酸化膜４０Ａｂを含む。
【００６４】
１．１．５．１  メモリピラーＭＰ１の詳細な断面構成
次に、メモリピラーＭＰ１の詳細な断面構成について説明する。図７〜図９は、メモリピラーＭＰ１の詳細な構成を示す断面図である。図７は、ＸＺ面に沿ったメモリピラーＭＰ１の断面を示す。図８は、図７におけるＣ−Ｃ’線（ＸＹ面）に沿ったメモリピラーＭＰ１とａ側導電層３４ａ及びｂ側導電層３４ｂの断面を示し、図９は図６におけるＤ−Ｄ’線（ＸＹ面）に沿ったメモリピラーＭＰ１と絶縁層３１の断面を示す。
【００６５】
図６及び図７に示すように、複数の絶縁層３１と複数のａ側導電層３４ａとがＺ方向に交互に積層される。同様に、複数の絶縁層３１と複数のｂ側導電層３４ｂとがＺ方向に交互に積層される。アルミニウム酸化膜４０Ａａ及びシリコン酸化膜４０Ａｂは、ａ側導電層３４ａ及びｂ側導電層３４ｂをそれぞれ覆うように、すなわちａ側導電層３４ａ及びｂ側導電層３４ｂの側面、上面及び下面にそれぞれ配置される。
【００６６】
絶縁層３１及びａ側導電層３４ａの積層体の端部は、Ｙ方向に直線状に形成された直線状部分を有する。同様に、絶縁層３１及びｂ側導電層３４ｂの積層体の端部は、Ｙ方向に直線状に形成された直線状部分を有する。ａ側導電層３４ａの直線状部分とｂ側導電層３４ｂの直線状部分とは対向するように配置され、ａ側導電層３４ａの直線状部分とｂ側導電層３４ｂの直線状部分との間に、メモリトレンチＭＴが配置される。そして、ａ側導電層３４ａの直線状部分とｂ側導電層３４ｂの直線状部分との間で、かつメモリトレンチＭＴ間にメモリピラーＭＰ１が配置される。
【００６７】
ａ側導電層３４ａとその側面のブロック絶縁膜４０Ａ（アルミニウム酸化膜４０Ａａ及びシリコン酸化膜４０Ａｂ）は、Ｘ方向にメモリピラー（あるいはｂ側導電層）から遠ざかるように後退している。同様に、ｂ側導電層３４ｂとその側面のブロック絶縁膜４０Ａは、Ｘ方向にメモリピラー（あるいはａ側導電層）から遠ざかるように後退している。言い換えると、ａ側導電層３４ａとその側面のブロック絶縁膜４０Ａは、絶縁層３１の側面よりメモリピラーの中心から離れるように凹んでいる。同様に、ｂ側導電層３４ｂとその側面のブロック絶縁膜４０Ａは、絶縁層３１の側面よりメモリピラーの中心から離れるように凹んでいる。
【００６８】
絶縁層３１と、ａ側導電層３４ａとその側面のブロック絶縁膜４０Ａに設けられた凹み部には、電荷蓄積膜４０Ｂが入り込んでいる。さらに、ａ側導電層３４ａに設けられた電荷蓄積膜４０Ｂの側面に、トンネル絶縁膜４０Ｃ及び半導体層４１が順に配置される。同様に、絶縁層３１と、ｂ側導電層３４ｂとその側面のブロック絶縁膜４０Ａに設けられた凹み部には、電荷蓄積膜４０Ｂが入り込んでいる。さらに、ｂ側導電層３４ｂに設けられた電荷蓄積膜４０Ｂの側面に、トンネル絶縁膜４０Ｃ及び半導体層４１が順に配置される。さらに、半導体層４１の側面には、コア絶縁膜４２が配置される。
【００６９】
図８及び図９に示すように、メモリピラーＭＰ１に設けられるメモリセルトランジスタＭＣａ、ＭＣｂは、ＸＹ面に沿った断面において矩形形状を有する。
【００７０】
図８に示すメモリピラーＭＰ１とａ側導電層３４ａ及びｂ側導電層３４ｂの断面では、メモリトレンチＭＴの側面から順に、電荷蓄積膜４０Ｂ、トンネル絶縁膜４０Ｃ、半導体層４１、及びコア絶縁膜４２が設けられる。すなわち、メモリトレンチＭＴと半導体層４１との間に、メモリトレンチＭＴの側面から順に、電荷蓄積膜４０Ｂ及びトンネル絶縁膜４０Ｃが配置される。
【００７１】
さらに、図９に示すメモリピラーＭＰ１と絶縁層３１の断面では、メモリトレンチＭＴの側面から順に、電荷蓄積膜４０Ｂ、トンネル絶縁膜４０Ｃ、半導体層４１、及びコア絶縁膜４２が設けられる。すなわち、メモリトレンチＭＴと半導体層４１との間に、メモリトレンチＭＴの側面から順に、電荷蓄積膜４０Ｂ及びトンネル絶縁膜４０Ｃが配置される。
【００７２】
また、ａ側導電層３４ａとメモリピラーＭＰ１とが対向する対向部分（あるいは接する境界部分）の端部において、電荷蓄積膜４０Ｂの一部は、ａ側導電層３４ａとメモリトレンチＭＴとの間に配置されている。言い換えると、電荷蓄積膜４０Ｂの一部は、ａ側導電層３４ａとメモリトレンチＭＴとの間に設けられた凹み部に入り込んでいる。同様に、ｂ側導電層３４ｂとメモリピラーＭＰ１とが対向する対向部分（あるいは接する境界部分）の端部において、電荷蓄積膜４０Ｂの一部は、ｂ側導電層３４ｂとメモリトレンチＭＴとの間に配置されている。すなわち、電荷蓄積膜４０Ｂの一部は、ｂ側導電層３４ｂとメモリトレンチＭＴとの間に設けられた凹み部に入り込んでいる。
【００７３】
さらに、ＸＹ面に沿った断面において、ａ側導電層３４ａとメモリトレンチＭＴとの間、及びｂ側導電層３４ｂとメモリトレンチＭＴとの間に配置された電荷蓄積膜４０Ｂの一部の断面のＸ方向における長さは、Ｙ方向に延伸する電荷蓄積膜４０Ｂの断面のＸ方向における長さ以下である。
【００７４】
一方、図９に示す絶縁層３１の断面では、絶縁層３１とメモリピラーＭＰ１とが対向する対向部分（あるいは接する境界部分）の端部において、絶縁層３１とメモリトレンチＭＴとの間に凹み部は設けられていない。このため、絶縁層３１とメモリトレンチＭＴとの間に電荷蓄積膜４０Ｂの一部が配置されていない。
【００７５】
１．１．６  メモリピラーＭＰ１の変形例の構成
次に、メモリピラーＭＰ１の変形例の構成について説明する。以下、メモリピラーＭＰ１の変形例を、メモリピラーＭＰ１ａと記す。メモリピラーＭＰ１ａの概略的な断面構成は図６に示した構成と同様である。
【００７６】
１．１．６．１  メモリピラーＭＰ１の変形例の詳細な断面構成
次に、メモリピラーＭＰ１ａの詳細な断面構成について説明する。図１０〜図１２は、メモリピラーＭＰ１ａの詳細な構成を示す断面図である。図１０は、ＸＺ面に沿ったメモリピラーＭＰ１ａの断面を示す。図１１は、図１０におけるＣ−Ｃ’線（ＸＹ面）に沿ったメモリピラーＭＰ１ａとａ側導電層３４ａ及びｂ側導電層３４ｂの断面を示し、図１２は図１０におけるＤ−Ｄ’線（ＸＹ面）に沿ったメモリピラーＭＰ１ａと絶縁層３１の断面を示す。
【００７７】
図１０及び図１１に示すように、絶縁層３１及びａ側導電層３４ａの積層体の端部は、Ｙ方向に直線状に形成された直線状部分を有する。同様に、絶縁層３１及びｂ側導電層３４ｂの積層体の端部は、Ｙ方向に直線状に形成された直線状部分を有する。ａ側導電層３４ａの直線状部分とｂ側導電層３４ｂの直線状部分とは対向するように配置され、ａ側導電層３４ａの直線状部分とｂ側導電層３４ｂの直線状部分との間に、メモリトレンチＭＴが配置される。そして、ａ側導電層３４ａの直線状部分とｂ側導電層３４ｂの直線状部分との間で、かつメモリトレンチＭＴ間にメモリピラーＭＰ１ａが配置される。
【００７８】
ａ側導電層３４ａは、Ｘ方向にメモリピラー（あるいはｂ側導電層）から遠ざかるように後退している。同様に、ｂ側導電層３４ｂは、Ｘ方向にメモリピラー（あるいはａ側導電層）から遠ざかるように後退している。言い換えると、ａ側導電層３４ａは、絶縁層３１の側面よりメモリピラーの中心から離れるように凹んでいる。同様に、ｂ側導電層３４ｂは、絶縁層３１の側面よりメモリピラーの中心から離れるように凹んでいる。
【００７９】
絶縁層３１とａ側導電層３４ａによって設けられた凹み部には、ブロック絶縁膜４０Ａ及び電荷蓄積膜４０Ｂが入り込んでいる。さらに、ａ側導電層３４ａに設けられた電荷蓄積膜４０Ｂの側面に、トンネル絶縁膜４０Ｃ及び半導体層４１が順に配置される。同様に、絶縁層３１とｂ側導電層３４ｂによって設けられた凹み部には、ブロック絶縁膜４０Ａ及び電荷蓄積膜４０Ｂが入り込んでいる。さらに、ｂ側導電層３４ｂに設けられた電荷蓄積膜４０Ｂの側面に、トンネル絶縁膜４０Ｃ及び半導体層４１が順に配置される。さらに、半導体層４１の側面には、コア絶縁膜４２が配置される。
【００８０】
図１１及び図１２に示すように、メモリピラーＭＰ１ａに設けられるメモリセルトランジスタＭＣａ、ＭＣｂは、ＸＹ面に沿った断面において矩形形状を有する。
【００８１】
図１１に示すメモリピラーＭＰ１とａ側導電層３４ａ及びｂ側導電層３４ｂの断面では、メモリトレンチＭＴの側面から順に、ブロック絶縁膜４０Ａ、電荷蓄積膜４０Ｂ、トンネル絶縁膜４０Ｃ、半導体層４１、及びコア絶縁膜４２が設けられる。すなわち、メモリトレンチＭＴと半導体層４１との間に、メモリトレンチＭＴの側面から順に、ブロック絶縁膜４０Ａ、電荷蓄積膜４０Ｂ、及びトンネル絶縁膜４０Ｃが配置される。
【００８２】
さらに、図１２に示すメモリピラーＭＰ１と絶縁層３１の断面では、メモリトレンチＭＴの側面から順に、ブロック絶縁膜４０Ａ、電荷蓄積膜４０Ｂ、及びトンネル絶縁膜４０Ｃ、半導体層４１、及びコア絶縁膜４２が設けられる。すなわち、メモリトレンチＭＴと半導体層４１との間に、メモリトレンチＭＴの側面から順に、ブロック絶縁膜４０Ａ、電荷蓄積膜４０Ｂ、及びトンネル絶縁膜４０Ｃが配置される。
【００８３】
また、ａ側導電層３４ａとメモリピラーＭＰ１ａとが対向する対向部分（あるいは接する境界部分）の端部において、電荷蓄積膜４０Ｂの一部は、ａ側導電層３４ａとメモリトレンチＭＴとの間に配置されている。言い換えると、電荷蓄積膜４０Ｂの一部は、ａ側導電層３４ａとメモリトレンチＭＴとの間に設けられた凹み部に入り込んでいる。同様に、ｂ側導電層３４ｂとメモリピラーＭＰ１ａとが対向する対向部分（あるいは接する境界部分）の端部において、電荷蓄積膜４０Ｂの一部は、ｂ側導電層３４ｂとメモリトレンチＭＴとの間に配置されている。すなわち、電荷蓄積膜４０Ｂの一部は、ｂ側導電層３４ｂとメモリトレンチＭＴとの間に設けられた凹み部に入り込んでいる。
【００８４】
さらに、ＸＹ面に沿った断面において、ａ側導電層３４ａとメモリトレンチＭＴとの間、及びｂ側導電層３４ｂとメモリトレンチＭＴとの間に配置された電荷蓄積膜４０Ｂの一部の断面のＸ方向における長さは、Ｙ方向に延伸する電荷蓄積膜４０Ｂの断面のＸ方向における長さ以下である。
【００８５】
一方、図１２に示す絶縁層３１の断面では、絶縁層３１とメモリピラーＭＰ１ａとが対向する対向部分（あるいは接する境界部分）の端部において、絶縁層３１とメモリトレンチＭＴとの間に凹み部は設けられていない。このため、絶縁層３１とメモリトレンチＭＴとの間に電荷蓄積膜４０Ｂの一部が配置されていない。
【００８６】
１．２  半導体記憶装置の製造方法
次に、第１実施形態の半導体記憶装置の製造方法について説明する。図１３〜図３９は、第１実施形態の半導体記憶装置の各製造工程における構造を示す図である。図１３、図１６、図１９、図２２、図２５、図２８、図３１、図３４、及び図３７は、半導体記憶装置の各製造工程における構造の平面図である。図１４、図１７、図２０、図２３、図２６、図２９、図３２、図３５、及び図３８は、半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。図１５、図１８、図２１、図２４、図２７、図３０、図３３、図３６、及び図３９は、半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【００８７】
まず、図１３〜図１５に示すように、半導体基板３０の上方に絶縁層３１、導電層３２、及び複数の絶縁層３１と複数の絶縁層５０との積層体を形成し、さらに、絶縁層５０に階段状に引き出された領域を形成する。具体的には、例えば、ＣＶＤ（Chemical vapor deposition）法（あるいはＡＬＤ（Atomic layer deposition）法）により、図１４及び図１５に示すように、半導体基板３０上に絶縁層３１を形成する。また、絶縁層３１内に導電層３６を形成する。さらに、絶縁層３１上に導電層３２を形成する。続いて、例えば、ＣＶＤ（あるいはＡＬＤ）法により、導電層３２上に、複数の絶縁層３１と複数の絶縁層５０とが交互に積層された積層体を形成する。次に、フォトリソグラフィ法により、絶縁層５０がＸ方向に順に階段状に引き出された領域（引き出し領域）を形成する。絶縁層５０は、例えば、シリコン窒化層を含む。なお、導電層３６上のコンタクト領域３００に形成された積層体を除去し、除去部分にシリコン酸化層等の絶縁層を形成しておいても良い。
【００８８】
次に、図１６〜図１８に示すように、積層体の絶縁層５０を分離するためのトレンチ５１を形成する。具体的には、例えば、ＲＩＥ（Reactive ion etching）法により、図１６〜図１８に示すように、積層体の絶縁層５０を分離するトレンチ５１を形成する。
【００８９】
次に、図１９〜図２１に示すように、トレンチ５１内に絶縁材料を埋め込んで、メモリトレンチＭＴを形成する。具体的には、例えば、ＣＶＤ（あるいはＡＬＤ）法により、トレンチ５１内に絶縁材料、例えばシリコン酸化物を埋め込んで、シリコン酸化層を含むメモリトレンチＭＴを形成する。
【００９０】
次に、図２２〜図２４に示すように、メモリトレンチＭＴに沿ってメモリピラーＭＰ１を形成するためのホール５２を形成する。具体的には、例えば、ＲＩＥ法により、図２２〜図２４に示すように、メモリトレンチＭＴに沿ってメモリピラーＭＰ１用のホール５２を所定間隔で形成する。ホール５２の形状は、例えば矩形である。
【００９１】
次に、図２５〜図２７に示すように、ホール５２内にメモリピラーＭＰ１を形成する。具体的には、例えば、燐酸溶液を用いたウェットエッチングにより、ホール５２内に露出した絶縁層（シリコン窒化層）５０を除去し、例えば、ＣＶＤ（あるいはＡＬＤ）法により、ホール５２の内壁に、電荷蓄積膜４０Ｂ、トンネル絶縁膜４０Ｃ、半導体層４１、及びコア絶縁膜４２を順に形成する。ここで、ブロック絶縁膜４０Ａの一部であるシリコン酸化膜４０Ａｂを当該工程で併せて形成しておいても良い。この場合、後の工程でシリコン酸化膜４０Ａｂをさらに形成する必要はない。その後、後述するリプレース工程において、電荷蓄積膜４０Ｂにブロック絶縁膜４０Ａを形成する。
【００９２】
または、燐酸溶液を用いたウェットエッチングにより、ホール５２内に露出した絶縁層５０を除去し、ＣＶＤ（あるいはＡＬＤ）法により、ホール５２の内壁に、ブロック絶縁膜４０Ａ、電荷蓄積膜４０Ｂ、トンネル絶縁膜４０Ｃ、半導体層４１、及びコア絶縁膜４２を順に形成する。
【００９３】
これらにより、メモリピラーＭＰ１が形成される。メモリピラーＭＰ１の詳細な形成方法は後述する。
【００９４】
次に、図２８〜図３０に示すように、コンタクト領域３００にコンタクトプラグＣＰ２を形成する。
【００９５】
次に、図３１〜図３６に示すように、絶縁層（シリコン窒化層）５０を導電層３３、３４−０〜３４−７、３５に置き換え、さらに、導電層３３、３４−０〜３４−７、３５を分離するスリットＳＬＴを形成する。具体的には、図３１〜図３３に示すように、絶縁層３１を全面に形成した後、この絶縁層３１並びに複数の絶縁層３１と複数の絶縁層５０とが積層された積層体に、例えば、ＲＩＥ法により、スリットＳＬＴ用の溝５３を形成する。溝５３は、積層体のＹ方向における両側面にＸ方向に延伸するように形成され、絶縁層３１の表面から導電層３２まで達する。続いて、例えば、燐酸溶液を用いたウェットエッチングにより、溝５３を介して絶縁層（シリコン窒化層）５０を除去する。このウェットエッチングにより絶縁層（シリコン酸化層）３１は除去されず、残存する。これにより、絶縁層３１間に空隙が形成される。
【００９６】
続いて、例えば、ＣＶＤ（あるいはＡＬＤ）法により、溝５３を介して電荷蓄積膜４０Ｂにブロック絶縁膜４０Ａを形成する。さらに、ＣＶＤ（あるいはＡＬＤ）法により、図３４〜図３６に示すように、絶縁層３１間の空隙を導電材料、例えばタングステンで埋め込み、導電層３３、３４−０〜３４−７、３５を形成する。
【００９７】
または、ブロック絶縁膜４０Ａが既に形成されている場合には、ブロック絶縁膜４０Ａを形成することなく、絶縁層３１間の空隙を導電材料、例えばタングステンで埋め込み、導電層３３、３４−０〜３４−７、３５を形成する。
【００９８】
続いて、溝５３の内面に残った導電材料を除去した後、例えば、ＣＶＤ（あるいはＡＬＤ）法により、溝５３内に、絶縁材料、例えばシリコン酸化物を埋め込む。これにより、シリコン酸化層を含むスリットＳＬＴを形成する。
【００９９】
次に、図３７〜図３９、及び図３〜図５に示すように、コンタクトプラグＣＰ１、ＣＰ３を形成する。具体的には、例えば、ＲＩＥ法により、図３７〜図３９に示すように、導電層３３、３４−０〜３４−７、３５の引き出し領域上の絶縁層３１にコンタクトプラグＣＰ１用のホール５４を、メモリピラーＭＰ１上の絶縁層３１にビアＣＰ３用のホール５５を、さらに、コンタクトプラグＣＰ２上の絶縁層３１にビアＣＰ４用のホール５６をそれぞれ形成する。続いて、例えば、ＣＶＤ（あるいはＡＬＤ）法により、図３〜図５に示すように、ホール５４〜５６内に導電材料、例えば、タングステンを埋め込む。これにより、導電層３３、３４−０〜３４−７、３５の引き出し領域上にコンタクトプラグＣＰ１を、メモリピラーＭＰ１上にビアＣＰ３を、コンタクトプラグＣＰ２上にビアＣＰ４をそれぞれ形成する。
【０１００】
その後、ビット線ＢＬ、その他の配線、ビア、及び絶縁層等を形成し、半導体記憶装置の製造が終了する。
【０１０１】
１．２．１  メモリピラーＭＰ１の形成方法
次に、図４０〜図５１を用いて、メモリピラーＭＰ１の形成方法を説明する。図４０〜図５１は、メモリピラーＭＰ１の各製造工程における構造の断面図である。図４０、図４２、図４４、図４６、図４８、及び図５０は、ＸＺ面に沿った各製造工程における構造の断面を示す。図４１、図４３、図４５、図４７、図４９、及び図５１は、Ｅ−Ｅ’線（ＸＹ面）に沿った各製造工程における構造の断面を示す。
【０１０２】
まず、図４０及び図４１に示すように、複数の絶縁層３１と複数の絶縁層５０との積層体を形成する。
【０１０３】
次に、図４２及び図４３に示すように、積層体の絶縁層５０を分離するためのトレンチを形成し、続いて、トレンチ内に絶縁材料を埋め込んで、メモリトレンチＭＴを形成する。
【０１０４】
次に、図４４及び図４５に示すように、メモリトレンチＭＴに、矩形状のホール５２を形成する。
【０１０５】
次に、図４６及び図４７に示すように、ホール５２の内壁に露出した絶縁層（シリコン窒化層）５０を除去し、凹み部５２ａを形成する。具体的には、例えば、燐酸溶液を用いたウェットエッチングにより、ホール５２を介して絶縁層５０を所定量だけ除去し、絶縁層５０の側面を後退される。これにより、図４６に示すように、絶縁層３１間に絶縁層５０の凹み部５２ａが形成される。
【０１０６】
次に、図４８及び図４９に示すように、凹み部５２ａを含むホール５２の内壁に、電荷蓄積膜４０Ｂ、トンネル絶縁膜４０Ｃ、半導体層４１、及びコア絶縁膜４２を順に形成する。このとき、絶縁層３１と絶縁層５０との積層体には凹み部５２ａが形成されているため、図４８及び図４９に示すように、凹み部５２ａに電荷蓄積膜４０Ｂが入り込んだ状態が形成される。
【０１０７】
その後、図５０、図５１、及び図７〜図９に示すように、絶縁層（シリコン窒化層）５０をａ側導電層及びｂ側導電層（導電層３３、３４−０〜３４−７、３５）に置き換えるリプレース工程において、電荷蓄積膜４０Ｂの側壁にブロック絶縁膜４０Ａを形成する。具体的には、前述の図３１〜図３３に示したように、絶縁層３１と絶縁層５０との積層体に、ＲＩＥ法により、スリットＳＬＴ用の溝５３を形成する。続いて、例えば、燐酸溶液を用いたウェットエッチングにより、溝５３を介して絶縁層５０を除去する。これにより、図５０及び図５１に示すように、絶縁層３１間に空隙５３ａが形成される。なお、このときのウェットエッチングにより、電荷蓄積膜４０Ｂがダメージを受けるような場合には、図４６及び図４７に示したように、絶縁層５０の側面を後退させた後、絶縁層５０の側面を酸化し、その側面にシリコン酸化膜を形成しておくとよい。このシリコン酸化膜は、後にブロック絶縁膜４０Ａのシリコン酸化膜４０Ａｂの一部となる。
【０１０８】
さらに、ＣＶＤ（あるいはＡＬＤ）法により、図７及び図８に示すように、絶縁層３１間の空隙５３ａの内面にシリコン酸化膜４０Ａｂ及びアルミニウム酸化膜４０Ａａを順に形成する。その後、空隙５３ａを導電材料、例えばタングステンで埋め、ａ側導電層３４ａ及びｂ側導電層３４ｂを形成する。
【０１０９】
以上により、ａ側導電層３４ａ及びｂ側導電層３４ｂの側面に、アルミニウム酸化膜４０Ａａ、シリコン酸化膜４０Ａｂ、電荷蓄積膜４０Ｂ、トンネル絶縁膜４０Ｃ、半導体層４１、及びコア絶縁膜４２が、前記順序で配置されたメモリピラーＭＰ１が形成される。
【０１１０】
１．２．２  メモリピラーＭＰ１の変形例の形成方法
次に、図５２〜図５５を用いて、メモリピラーＭＰ１の変形例としてのメモリピラーＭＰ１ａの形成方法を説明する。図５２〜図５５は、メモリピラーＭＰ１ａの各製造工程における構造の断面図である。図５２及び図５４は、ＸＺ面に沿った各製造工程における構造の断面を示す。図５３及び図５５は、Ｅ−Ｅ’線（ＸＹ面）に沿った各製造工程における構造の断面を示す。
【０１１１】
まず、前述した図４０〜図４５に示した工程を行い、メモリトレンチＭＴに、矩形状のホール５２を形成する。
【０１１２】
次に、図５２及び図５３に示すように、ホール５２の内壁に露出した絶縁層（シリコン窒化層）５０を除去し、凹み部５２ｂを形成する。このとき、凹み部５２ｂのＸＹ方向の大きさは、凹み部５２ａのＸＹ方向の大きさよりも大きく形成される。
【０１１３】
次に、図５４、図５５、図１０及び図１１に示すように、凹み部５２ｂを含むホール５２の内壁に、アルミニウム酸化膜４０Ａａ、シリコン酸化膜４０Ａｂ、電荷蓄積膜４０Ｂ、トンネル絶縁膜４０Ｃ、半導体層４１、及びコア絶縁膜４２を順に形成する。具体的には、例えば、ＣＶＤ（あるいはＡＬＤ）法により、図５４及び図５５に示すように、ホール５２の内壁に、アルミニウム酸化膜４０Ａａ、シリコン酸化膜４０Ａｂ、電荷蓄積膜４０Ｂ、及びトンネル絶縁膜４０Ｃを順に形成する。さらに、図１０及び図１１に示すように、トンネル絶縁膜４０Ｃの内壁に、半導体層４１及びコア絶縁膜４２を順に形成する。このとき、絶縁層３１と絶縁層５０との積層体には凹み部５２ｂが形成されているため、図１０及び図１１に示すように、凹み部５２ｂにアルミニウム酸化膜４０Ａａ、シリコン酸化膜４０Ａｂ、及び電荷蓄積膜４０Ｂが入り込んだ状態が形成される。
【０１１４】
その後、絶縁層（シリコン窒化層）５０をａ側導電層及びｂ側導電層（導電層３３、３４−０〜３４−７、３５）に置き換えるリプレース工程を行う。
【０１１５】
以上により、ａ側導電層３４ａ及びｂ側導電層３４ｂの側面に、アルミニウム酸化膜４０Ａａ、シリコン酸化膜４０Ａｂ、電荷蓄積膜４０Ｂ、トンネル絶縁膜４０Ｃ、半導体層４１、及びコア絶縁膜４２が、前記順序で配置されたメモリピラーＭＰ１ａが形成される。
【０１１６】
１．３  第１実施形態の効果
第１実施形態によれば、書き込み特性を向上可能なメモリセルを備えた半導体記憶装置を提供できる。
【０１１７】
以下に、第１実施形態の効果について詳述する。例えば、複数の導電層が積層された２つの積層体の間に設けられるメモリピラー（あるいはメモリセルトランジスタ）には様々な形状があるが、ここでは１つの比較例として、図７４にメモリピラーの構成を示す。
【０１１８】
図７４は、ＸＹ面に沿ったメモリピラー及び導電層（ワード線）の断面を示している。図示するように、積層された複数の導電層１０１と他の積層された複数の導電層１０１との間にメモリトレンチ１０２が設けられ、導電層１０１間で、かつメモリトレンチ１０２間にメモリピラーが形成される。メモリピラーは、導電層１０１側から順に配置されたアルミニウム酸化膜１０３Ａ、シリコン酸化膜１０３Ｂ、電荷蓄積膜１０４、トンネル絶縁膜１０５、半導体層１０６、及びコア絶縁膜１０７を有する。この比較例では、電荷蓄積膜１０４の外形は、メモリピラーのＹ方向の外形に沿って配置されている。すなわち、Ｙ方向において、電荷蓄積膜１０４の外形がメモリピラーの外形とほぼ一致するように形成されている。
【０１１９】
このような構成を有する比較例では、導電層に書き込み電圧を印加し書き込みを行った場合、書き込み電圧に対するメモリセルトランジスタの閾値電圧の傾きが低く、書き込み特性が悪化する場合がある。
【０１２０】
そこで、第１実施形態では、メモリピラーＭＰ１（またはＭＰ１ａ）と導電層３４−０〜３４−７（ワード線ＷＬ）とが対向する対向部分（あるいは接する境界部分）の端部において、導電層３４−０〜３４−７とメモリトレンチＭＴとの間に、電荷蓄積膜４０Ｂの一部が配置された構造とする。言い換えると、電荷蓄積膜４０Ｂの一部が導電層３４−０〜３４−７とメモリトレンチＭＴとの間に入り込んだ構造とする。これにより、書き込み時に、メモリピラーＭＰ１と導電層３４−０〜３４−７との対向部分（あるいは境界部分）の端部に配置された電荷蓄積膜４０Ｂにおける電荷の蓄積量を高める。これによって、メモリピラーＭＰ１と導電層との対向部分の端部に発生する寄生トランジスタの閾値電圧を高め、寄生トランジスタがオンするのを抑制する。この結果、メモリピラーＭＰ１と導電層との対向部分の中央部に形成されるトランジスタの閾値電圧によってメモリセルトランジスタの閾値電圧が決定されることになり、メモリセルトランジスタの書き込み特性を向上させることができる。
【０１２１】
図５６に、書き込み時における第１実施形態と比較例の書き込み特性を示す。ここで、書き込み特性は、書き込み電圧Ｖpgmによるメモリセルトランジスタの閾値電圧Ｖｔｈの変化をいう。図５６に示すように、第１実施形態のメモリセルトランジスタは、比較例のメモリセルトランジスタに比べて書き込み特性が向上する。以上述べたように、第１実施形態によれば、書き込み特性を向上可能なメモリセルを備えた半導体記憶装置を提供することができる。
【０１２２】
２．第２実施形態
次に、第２実施形態の半導体記憶装置について説明する。第２実施形態では、メモリピラーのＸＹ面に沿った断面が楕円形状である例を述べる。第２実施形態では、第１実施形態と異なる点について主に説明する。
【０１２３】
２．１  半導体記憶装置の構成
第２実施形態の半導体記憶装置のブロック構成及びメモリセルアレイの回路構成については、第１実施形態と同様である。
【０１２４】
２．１．１  メモリセルアレイ１１の平面構成
図５７を用いて、第２実施形態におけるメモリセルアレイ１１の平面構成について説明する。図５７は、メモリセルアレイ１１の一例を示す平面図である。図示するように、メモリトレンチＭＴに沿って複数のメモリピラーＭＰ２が設けられる。メモリピラーＭＰ２は、例えば、楕円形状を有する。メモリピラーＭＰ２については後述する。その他の平面構成は、前述した第１実施形態と同様である。
【０１２５】
２．１．２  メモリセルアレイ１１の断面構成
次に、メモリセルアレイ１１の断面構造について説明する。図５８は、図５７におけるＡ−Ａ’線に沿った断面図である。図５９は、図５７におけるＢ−Ｂ’線に沿った断面図である。なお、説明を簡略化するために、図５８及び図５９では、ビット線ＢＬを省略している。
【０１２６】
図５８及び図５９に示す断面では、図４及び図５において、第１実施形態に示したメモリピラーＭＰ１がメモリピラーＭＰ２に置き換わるだけである。その他の断面構成は、前述した第１実施形態と同様である。
【０１２７】
２．１．３  メモリピラーＭＰ２の構成
次に、第２実施形態の半導体記憶装置におけるメモリピラーＭＰ２の構成について説明する。メモリピラーＭＰ２の概略的な断面構成は第１実施形態と同様である。
【０１２８】
２．１．３．１  メモリピラーＭＰ２の詳細な断面構成
以下に、メモリピラーＭＰ２の詳細な断面構成について説明する。図６０〜図６２は、メモリピラーＭＰ２の詳細な構成を示す断面図である。図６０は、ＸＺ面に沿ったメモリピラーＭＰ２の断面を示す。図６１は、図６０におけるＣ−Ｃ’線（ＸＹ面）に沿ったメモリピラーＭＰ２とａ側導電層３４ａ及びｂ側導電層３４ｂの断面を示し、図６２は図６０におけるＤ−Ｄ’線（ＸＹ面）に沿ったメモリピラーＭＰ２と絶縁層３１の断面を示す。
【０１２９】
図６０及び図６１に示すように、絶縁層３１及びａ側導電層３４ａの積層体の端部は、Ｙ方向に曲線状（あるいは円弧状）に形成された曲線部分と、直線状に形成された直線状部分とを有する。これら曲線部分と直線状部分は、Ｙ方向に交互に配列される。同様に、絶縁層３１及びｂ側導電層３４ｂの積層体の端部は、Ｙ方向に曲線状（あるいは円弧状）に形成された曲線部分と、直線状に形成された直線状部分とを有する。これら曲線部分と直線状部分は、Ｙ方向に交互に配列される。
【０１３０】
ａ側導電層３４ａの直線状部分とｂ側導電層３４ｂの直線状部分とは対向するように配置され、ａ側導電層３４ａの曲線部分とｂ側導電層３４ｂの曲線部分とは対向するように配置される。ａ側導電層３４ａの直線状部分とｂ側導電層３４ｂの直線状部分との間に、メモリトレンチＭＴが配置される。そして、ａ側導電層３４ａの曲線部分とｂ側導電層３４ｂの曲線部分との間で、かつメモリトレンチＭＴ間にメモリピラーＭＰ２が配置される。
【０１３１】
第１実施形態のメモリピラーＭＰ１と同様に、絶縁層３１と、ａ側導電層３４ａとその側面のブロック絶縁膜４０Ａに設けられた凹み部には、電荷蓄積膜４０Ｂが入り込んでいる。さらに、ａ側導電層３４ａに設けられた電荷蓄積膜４０Ｂの側面に、トンネル絶縁膜４０Ｃ及び半導体層４１が順に配置される。同様に、絶縁層３１と、ｂ側導電層３４ｂとその側面のブロック絶縁膜４０Ａに設けられた凹み部には、電荷蓄積膜４０Ｂが入り込んでいる。さらに、ｂ側導電層３４ｂに設けられた電荷蓄積膜４０Ｂの側面に、トンネル絶縁膜４０Ｃ及び半導体層４１が順に配置される。さらに、半導体層４１の側面には、コア絶縁膜４２が配置される。
【０１３２】
図６１及び図６２に示すように、メモリピラーＭＰ２に設けられるメモリセルトランジスタＭＣａ、ＭＣｂは、ＸＹ面に沿った断面において、例えば、楕円形状あるいは円形形状を有する。
【０１３３】
また、ａ側導電層３４ａとメモリピラーＭＰ２とが対向する対向部分（あるいは接する境界部分）の端部において、電荷蓄積膜４０Ｂの一部は、ａ側導電層３４ａとメモリトレンチＭＴとの間に配置されている。言い換えると、電荷蓄積膜４０Ｂの一部は、ａ側導電層３４ａとメモリトレンチＭＴとの間に設けられた凹み部に入り込んでいる。同様に、ｂ側導電層３４ｂとメモリピラーＭＰ２とが対向する対向部分（あるいは接する境界部分）の端部において、電荷蓄積膜４０Ｂの一部は、ｂ側導電層３４ｂとメモリトレンチＭＴとの間に配置されている。すなわち、電荷蓄積膜４０Ｂの一部は、ｂ側導電層３４ｂとメモリトレンチＭＴとの間に設けられた凹み部に入り込んでいる。
【０１３４】
さらに、ＸＹ面に沿った断面において、ａ側導電層３４ａとメモリトレンチＭＴとの間、及びｂ側導電層３４ｂとメモリトレンチＭＴとの間に配置された電荷蓄積膜４０Ｂの一部の断面のＸ方向における長さは、電荷蓄積膜４０Ｂの断面のＸ方向における長さ以下である。
【０１３５】
一方、図６２に示す絶縁層３１の断面では、絶縁層３１とメモリピラーＭＰ２とが対向する対向部分の端部において、絶縁層３１とメモリトレンチＭＴとの間に凹み部は設けられていない。このため、絶縁層３１とメモリトレンチＭＴとの間に電荷蓄積膜４０Ｂの一部が配置されていない。その他の断面構成は、メモリピラーＭＰ１と同様である。
【０１３６】
２．１．４  メモリピラーＭＰ２の変形例の構成
次に、メモリピラーＭＰ２の変形例の構成について説明する。以下、メモリピラーＭＰ２の変形例を、メモリピラーＭＰ２ａと記す。メモリピラーＭＰ２ａの概略的な断面構成は図６に示した構成と同様である。
【０１３７】
２．１．４．１  メモリピラーＭＰ２の変形例の詳細な断面構成
次に、メモリピラーＭＰ２ａの詳細な断面構成について説明する。図６３〜図６５は、メモリピラーＭＰ２ａの詳細な構成を示す断面図である。図６３は、ＸＺ面に沿ったメモリピラーＭＰ２ａの断面を示す。図６４は、図６３におけるＣ−Ｃ’線（ＸＹ面）に沿ったメモリピラーＭＰ２ａとａ側導電層３４ａ及びｂ側導電層３４ｂの断面を示し、図６５は図６３におけるＤ−Ｄ’線（ＸＹ面）に沿ったメモリピラーＭＰ２ａと絶縁層３１の断面を示す。
【０１３８】
図６３及び図６４に示すように、メモリピラーＭＰ２と同様に、ａ側導電層３４ａの曲線部分とｂ側導電層３４ｂの曲線部分との間で、かつメモリトレンチＭＴ間にメモリピラーＭＰ２ａが配置される。
【０１３９】
絶縁層３１とａ側導電層３４ａによって設けられた凹み部には、ブロック絶縁膜４０Ａ及び電荷蓄積膜４０Ｂが入り込んでいる。さらに、ａ側導電層３４ａに設けられた電荷蓄積膜４０Ｂの側面に、トンネル絶縁膜４０Ｃ及び半導体層４１が順に配置される。同様に、絶縁層３１とｂ側導電層３４ｂによって設けられた凹み部には、電荷蓄積膜４０Ｂが入り込んでいる。さらに、ｂ側導電層３４ｂに設けられた電荷蓄積膜４０Ｂの側面に、トンネル絶縁膜４０Ｃ及び半導体層４１が順に配置される。さらに、半導体層４１の側面には、コア絶縁膜４２が配置される。
【０１４０】
図６４及び図６５に示すように、メモリピラーＭＰ２ａに設けられるメモリセルトランジスタＭＣａ、ＭＣｂは、ＸＹ面に沿った断面において、例えば、楕円形状あるいは円形形状を有する。
【０１４１】
また、ａ側導電層３４ａとメモリピラーＭＰ２ａとが対向する対向部分（あるいは接する境界部分）の端部において、電荷蓄積膜４０Ｂの一部は、ａ側導電層３４ａとメモリトレンチＭＴとの間に配置されている。言い換えると、電荷蓄積膜４０Ｂの一部は、ａ側導電層３４ａとメモリトレンチＭＴとの間に設けられた凹み部に入り込んでいる。同様に、ｂ側導電層３４ｂとメモリピラーＭＰ２ａとが対向する対向部分（あるいは接する境界部分）の端部において、電荷蓄積膜４０Ｂの一部は、ｂ側導電層３４ｂとメモリトレンチＭＴとの間に配置されている。すなわち、電荷蓄積膜４０Ｂの一部は、ｂ側導電層３４ｂとメモリトレンチＭＴとの間に設けられた凹み部に入り込んでいる。
【０１４２】
さらに、ＸＹ面に沿った断面において、ａ側導電層３４ａとメモリトレンチＭＴとの間、及びｂ側導電層３４ｂとメモリトレンチＭＴとの間に配置された電荷蓄積膜４０Ｂの一部の断面のＸ方向における長さは、電荷蓄積膜４０Ｂの断面のＸ方向における長さ以下にすることができる。
【０１４３】
一方、図６５に示す絶縁層３１の断面では、絶縁層３１とメモリピラーＭＰ２ａとが対向する対向部分（あるいは接する境界部分）の端部において、絶縁層３１とメモリトレンチＭＴとの間に凹み部は設けられていない。このため、絶縁層３１とメモリトレンチＭＴとの間に電荷蓄積膜４０Ｂの一部が配置されていない。
【０１４４】
２．２  半導体記憶装置の製造方法
次に、第２実施形態の半導体記憶装置の製造方法について説明する。図６６〜図７１は、第２実施形態の半導体記憶装置の各製造工程における構造を示す図である。図６６及び図６９は、半導体記憶装置の各製造工程における構造の平面図である。図６７及び図７０は、半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。図６８及び図７１は、半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【０１４５】
まず、前述した図１３〜図２１に示した工程を行い、トレンチ５１内に絶縁材料を埋め込んで、メモリトレンチＭＴを形成する。ここまでの工程は、前述した第１実施形態の製造方法と同様である。
【０１４６】
次に、図６６〜図６８に示すように、メモリトレンチＭＴに沿ってメモリピラーＭＰ２を形成するためのホール６１を形成する。具体的には、例えば、ＲＩＥ法により、図６６〜図６８に示すように、メモリトレンチＭＴに沿ってメモリピラーＭＰ２用のホール６１を所定間隔で形成する。ホール６１の形状は、例えば、楕円形あるいは円形である。ここでは、楕円形の場合を示す。楕円形のホール６１は、ホール６１の長軸がメモリトレンチＭＴの延伸する方向と交差するように配置される。言い換えると、ホール６１の長軸は、Ｘ方向と平行である。
【０１４７】
次に、図６９〜図７１に示すように、ホール６１内にメモリピラーＭＰ２を形成する。具体的には、例えば、燐酸溶液を用いたウェットエッチングにより、ホール６１内に露出した絶縁層（シリコン窒化層）５０を除去し、例えば、ＣＶＤ（あるいはＡＬＤ）法により、ホール６１の内壁に、電荷蓄積膜４０Ｂ、トンネル絶縁膜４０Ｃ、半導体層４１、及びコア絶縁膜４２を順に形成する。ここで、ブロック絶縁膜４０Ａの一部であるシリコン酸化膜４０Ａｂを当該工程で併せて形成しておいても良い。この場合、後の工程でシリコン酸化膜４０Ａｂをさらに形成する必要はない。その後、後述するリプレース工程において、電荷蓄積膜４０Ｂにブロック絶縁膜４０Ａを形成する。
【０１４８】
または、燐酸溶液を用いたウェットエッチングにより、ホール６１内に露出した絶縁層５０を除去し、ＣＶＤ（あるいはＡＬＤ）法により、ホール６１の内壁に、ブロック絶縁膜４０Ａ、電荷蓄積膜４０Ｂ、トンネル絶縁膜４０Ｃ、半導体層４１、及びコア絶縁膜４２を順に形成する。
【０１４９】
これらにより、メモリピラーＭＰ２が形成される。メモリピラーＭＰ２の詳細な形成方法は後述する。
【０１５０】
次に、前述した図２８〜図３９に示した第１実施形態と同様な工程を行う。さらに、図５７〜図５９に示すように、導電層３３、３４−０〜３４−７、３５の引き出し領域上にコンタクトプラグＣＰ１を、メモリピラーＭＰ２上にビアＣＰ３を、コンタクトプラグＣＰ２上にビアＣＰ４をそれぞれ形成する。
【０１５１】
その後、ビット線ＢＬ、その他の配線、ビア、及び絶縁層等を形成し、半導体記憶装置の製造が終了する。
【０１５２】
２．２．１  メモリピラーＭＰ２の形成方法
次に、メモリピラーＭＰ２の形成方法を説明する。図７２及び図７３は、メモリピラーＭＰ２の製造工程における構造の断面図である。図７２は、ＸＺ面に沿った製造工程における構造の断面を示す。図７３は、Ｅ−Ｅ’線（ＸＹ面）に沿った製造工程における構造の断面を示す。
【０１５３】
まず、前述した図４０〜図４３に示した工程を行い、積層体の絶縁層５０を分離するためのトレンチを形成し、続いて、トレンチ内に絶縁材料を埋め込んで、メモリトレンチＭＴを形成する。ここまでの工程は、前述のメモリピラーＭＰ１の形成方法と同様である。
【０１５４】
次に、図７２及び図７３に示すように、メモリトレンチＭＴに、楕円状のホール６１を形成する。
【０１５５】
その後、メモリピラーＭＰ１の形成方法と同様に、図４６〜図５１、図６３及び図６４にて説明した工程を行う。すなわち、ホール６１の内壁に露出した絶縁層５０を除去し、凹み部５２ａを形成する。凹み部５２ａを含むホール６１の内壁に、電荷蓄積膜４０Ｂ、トンネル絶縁膜４０Ｃ、半導体層４１、及びコア絶縁膜４２を順に形成する。その後、絶縁層５０をａ側導電層及びｂ側導電層（導電層３３、３４−０〜３４−７、３５）に置き換えるリプレース工程において、電荷蓄積膜４０Ｂの側壁にブロック絶縁膜４０Ａを形成する。すなわち、絶縁層３１間の空隙５３ａの内面にシリコン酸化膜４０Ａｂ及びアルミニウム酸化膜４０Ａａを順に形成する。その後、空隙５３ａを導電材料、例えばタングステンで埋め、ａ側導電層３４ａ及びｂ側導電層３４ｂを形成する。
【０１５６】
以上により、ａ側導電層３４ａ及びｂ側導電層３４ｂの側面に、アルミニウム酸化膜４０Ａａ、シリコン酸化膜４０Ａｂ、電荷蓄積膜４０Ｂ、トンネル絶縁膜４０Ｃ、半導体層４１、及びコア絶縁膜４２が、前記順序で配置されたメモリピラーＭＰ２が形成される。
【０１５７】
２．２．２  メモリピラーＭＰ２の変形例の形成方法
次に、メモリピラーＭＰ２の変形例としてのメモリピラーＭＰ２ａの形成方法を説明する。
【０１５８】
まず、前述した図４０〜図４３に示した工程を行い、続いて、図７２及び図７３に示したように、メモリトレンチＭＴに、楕円状のホール６１を形成する。ここまでの工程は、前記メモリピラーＭＰ２の形成方法と同様である。
【０１５９】
その後、メモリピラーＭＰ１ａの形成方法と同様に、図５２〜図５５、図１０及び図１１にて説明した工程を行う。すなわち、ホール６１の内壁に露出した絶縁層５０を除去し、凹み部５２ｂを形成する。次に、凹み部５２ｂを含むホール５２の内壁に、アルミニウム酸化膜４０Ａａ、シリコン酸化膜４０Ａｂ、電荷蓄積膜４０Ｂ、トンネル絶縁膜４０Ｃ、半導体層４１、及びコア絶縁膜４２を順に形成する。その後、絶縁層５０をａ側導電層及びｂ側導電層（導電層３３、３４−０〜３４−７、３５）に置き換えるリプレース工程を行う。
【０１６０】
以上により、ａ側導電層３４ａ及びｂ側導電層３４ｂの側面に、アルミニウム酸化膜４０Ａａ、シリコン酸化膜４０Ａｂ、電荷蓄積膜４０Ｂ、トンネル絶縁膜４０Ｃ、半導体層４１、及びコア絶縁膜４２が、前記順序で配置されたメモリピラーＭＰ２ａが形成される
２．３  第２実施形態の効果
第２実施形態によれば、書き込み特性を向上可能なメモリセルを備えた半導体記憶装置を提供できる。
【０１６１】
第２実施形態では、ＸＹ面に沿った断面が楕円形状のメモリピラーＭＰ２（またはＭＰ２ａ）と導電層３４−０〜３４−７（ワード線ＷＬ）とが対向する対向部分（あるいは接する境界部分）の端部において、導電層３４−０〜３４−７とメモリトレンチＭＴとの間に、電荷蓄積膜４０Ｂの一部が配置された構造とする。これにより、書き込み時に、メモリピラーＭＰ１と導電層３４−０〜３４−７との対向部分の端部に配置された電荷蓄積膜４０Ｂにおける電荷の蓄積量を高める。これによって、メモリピラーＭＰ１と導電層との対向部分の端部に発生する寄生トランジスタの閾値電圧を高め、寄生トランジスタがオンするのを抑制する。この結果、メモリピラーＭＰ１と導電層との対向部分の中央部に形成されるトランジスタの閾値電圧によってメモリセルトランジスタの閾値電圧が決定されることになり、メモリセルトランジスタの書き込み特性を向上させることができる。
【０１６２】
３．その他変形例等
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１６３】
１…半導体記憶装置、１１…メモリセルアレイ、１２…ロウデコーダ、１３…センスアンプ、１４…電圧発生回路、１５…シーケンサ、３０…半導体基板、３１…絶縁層、３２…導電層、３３…導電層、３４−０〜３４−７，３５…導電層、３６…導電層、４０…セル絶縁膜、４０Ａ…ブロック絶縁膜、４０Ａａ…アルミニウム酸化膜、４０Ａｂ…シリコン酸化膜、４０Ｂ…電荷蓄積膜、４０Ｃ…トンネル絶縁膜、４１…半導体層、４２…コア絶縁膜、１００…セル領域、２００…フックアップ領域、３００…コンタクト領域、ＣＰ１，ＣＰ２…コンタクトプラグ、ＭＰ１，ＭＰ２…メモリピラー、ＳＬＴ…スリット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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