(57)【要約】【課題】記憶容量の低減を抑制する。【解決手段】実施形態によれば、メモリシステムは、半導体記憶装置１００と、コントローラ２００とを含む。半導体記憶装置１００は、複数の第１配線層３１と、複数の第２配線層３１と、半導体ピラー４８と、第１電荷蓄積層４６と、第２電荷蓄積層４６と、複数の第１配線層３１の一つと複数の第２配線層３１のうちの対応する一つとを独立に選択する第１モードの制御と、複数の第１配線層３１の一つと複数の第２配線層３１のうちの対応する一つとを一括に選択する第２モードの制御を行うことが可能な制御部１５とを含む。コントローラ２００は、半導体記憶装置１００の制御部１５を制御して、第１モードの制御または第２モードの制御を行わせる。【選択図】図１３
2020047320.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶装置と、
前記半導体記憶装置を制御するコントローラと
を備え、
前記半導体記憶装置は、
第１方向に積層された複数の第１配線層と、
前記第１方向に交差する第２方向において前記複数の第１配線層のうちのいずれかと離れてそれぞれ配置された複数の第２配線層と、
前記複数の第１配線層と前記複数の第２配線層との間に設けられ、前記第１方向に延伸する半導体ピラーと、
前記複数の第１配線層と前記半導体ピラーとの間に配置される第１電荷蓄積層と、
前記複数の第２配線層と前記半導体ピラーとの間に配置される第２電荷蓄積層と、
前記複数の第１配線層の一つと前記複数の第２配線層のうちの対応する一つとを独立に選択する第１モードの制御と、前記複数の第１配線層の前記一つと前記複数の第２配線層のうちの対応する前記一つとを一括に選択する第２モードの制御を行うことが可能な制御部と
を含み、
前記コントローラは、前記半導体記憶装置の前記制御部を制御して、前記第１モードの制御または前記第２モードの制御を行わせる
メモリシステム。
【請求項２】
書き込み動作において、前記制御部が前記第１モードの制御を行う場合、前記複数の第１配線層の前記１つに第１電圧が印加され、前記複数の第２配線層の前記１つには前記第１電圧よりも低い第２電圧が印加され、前記制御部が前記第２モードの制御を行う場合、前記複数の第１配線層の前記１つ及び前記複数の第２配線層の前記１つに前記第１電圧が印加される、
請求項１記載のメモリシステム。
【請求項３】
読み出し動作において、前記制御部が前記第１モードの制御を行う場合、前記複数の第１配線層の前記１つには第３電圧が印加され、前記複数の第２配線層の前記１つに前記第３電圧よりも低い第４電圧が印加され、前記制御部が前記第２モードの制御を行う場合、前記複数の第１配線層の１つ及び前記複数の第２配線層の前記１つに前記第３電圧が印加される、
請求項１または２記載のメモリシステム。
【請求項４】
前記半導体記憶装置は、前記第１モード及び前記第２モードに関する情報を含み、
前記コントローラは、前記情報に基づいて、前記第１モード及び前記第２モードの１つを指定する、
請求項１乃至３のいずれか一項記載のメモリシステム。
【請求項５】
前記コントローラは、前記第２モードを指定する場合、前記半導体記憶装置に送信する書き込み命令及び読み出し命令に前記第２モードの実行を指示するコマンドを付与する、
請求項１乃至４のいずれか一項記載のメモリシステム。
【請求項６】
前記コントローラは、前記複数の第１配線層と前記複数の第２配線層とが電気的に非接続である場合、前記複数の第１配線層及び前記複数の第２配線層を含むブロックにおいて、前記第１モードを指定し、
前記複数の第１配線層の少なくとも１つと前記複数の第２配線層の少なくとも１つとが電気的に接続している場合、前記ブロックにおいて、前記第２モードを指定する、
請求項１乃至５のいずれか一項記載のメモリシステム。
【請求項７】
半導体基板と、
第１方向に積層された複数の第１配線層と、
前記第１方向に交差する第２方向において前記複数の第１配線層のうちのいずれかと離れてそれぞれ配置された複数の第２配線層と、
前記複数の第１配線層と前記複数の第２配線層との間に設けられ、前記第１方向に延伸する半導体ピラーと、
前記複数の第１配線層と前記半導体ピラーとの間に配置される第１電荷蓄積層と、
前記複数の第２配線層と前記半導体ピラーとの間に配置される第２電荷蓄積層と、
前記複数の第１配線層の一つと前記複数の第２配線層のうちの対応する一つとを独立に選択する第１モードの制御と、前記複数の第１配線層の一つと前記複数の第２配線層のうちの対応する一つとを一括に選択する第２モードの制御を行うことが可能な制御部と、
を備える、
半導体記憶装置。
【請求項８】
書き込み動作において、前記制御部が前記第１モードの制御を行う場合、前記複数の第１配線層の前記１つには第１電圧が印加され、前記複数の第２配線層の前記１つには前記第１電圧よりも低い第２電圧が印加され、前記制御部が前記第２モードの制御を行う場合、前記複数の第１配線層の前記１つ及び前記複数の第２配線層の前記１つには前記第１電圧が印加される、
請求項７記載の半導体記憶装置。
【請求項９】
読み出し動作において、前記制御部が前記第１モードの制御を行う場合、前記複数の第１配線層の前記１つには第３電圧が印加され、前記複数の第２配線層の前記１つには前記第３電圧よりも低い第４電圧が印加され、前記制御部が前記第２モードの制御を行う場合、前記複数の第１配線層の前記１つ及び前記複数の第２配線層の前記１つには前記第３電圧が印加される、
請求項７または８記載の半導体記憶装置。
【請求項１０】
前記制御部は、外部コントローラから受信した命令に含まれるアドレスに基づいて、前記第１モードの制御または前記第２モードの制御を行う、
請求項７乃至９のいずれか一項記載の半導体記憶装置。
【請求項１１】
前記制御部は、前記複数の第１配線層と前記複数の第２配線層とが電気的に非接続である場合、前記複数の第１配線層及び前記複数の第２配線層を含むブロックにおいて、前記第１モードの制御を行い、前記複数の第１配線層の少なくともつと前記複数の第２配線層の少なくとも１つとが電気的に接続している場合、前記ブロックにおいて、前記第２モードの制御を行う、
請求項７乃至１０のいずれか一項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリシステム及び半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８９０２６５７号明細書
【特許文献２】米国特許出願公開第２０１６／０２６０４８３号明細書
【特許文献３】米国特許出願公開第２０１７／００６２４５６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
記憶容量の低減を抑制できるメモリシステム及び半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係るメモリシステムは、半導体記憶装置と、半導体記憶装置を制御するコントローラとを含む。半導体記憶装置は、第１方向に積層された複数の第１配線層と、第１方向に交差する第２方向において複数の第１配線層のうちのいずれかと離れてそれぞれ配置された複数の第２配線層と、複数の第１配線層と複数の第２配線層との間に設けられ、第１方向に延伸する半導体ピラーと、複数の第１配線層と半導体ピラーとの間に配置される第１電荷蓄積層と、複数の第２配線層と半導体ピラーとの間に配置される第２電荷蓄積層と、複数の第１配線層の一つと複数の第２配線層のうちの対応する一つとを独立に選択する第１モードの制御と、複数の第１配線層の一つと複数の第２配線層のうちの対応する一つとを一括に選択する第２モードの制御を行うことが可能な制御部とを含む。コントローラは、半導体記憶装置の制御部を制御して、第１モードの制御または第２モードの制御を行わせる。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係るメモリシステムのブロック図である。
【図２】図２は、第１実施形態に係る半導体記憶装置のブロック図である。
【図３】図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
【図４】図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの選択ゲート線ＳＧＤの上面図である。
【図５】図５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイのワード線ＷＬ０の上面図である。
【図６】図６は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図７】図７は、第１実施形態に係る半導体記憶装置におけるノーマルモードを示す図である。
【図８】図８は、第１実施形態に係る半導体記憶装置における束ねモードを示す図である。
【図９】図９は、第１実施形態に係るメモリシステムにおける書き込み動作の全体の流れを示すフローチャートである。
【図１０】図１０は、第１実施形態に係るメモリシステムにおけるノーマルモード時の書き込み動作のコマンドシーケンスである。
【図１１】図１１は、第１実施形態に係るメモリシステムにおける束ねモード時の書き込み動作のコマンドシーケンスである。
【図１２】図１２は、第１実施形態に係る半導体記憶装置における書き込み動作のフローチャートである。
【図１３】図１３は、第１実施形態に係る半導体記憶装置における書き込み動作時の各配線の電圧の一例を示す図である。
【図１４】図１４は、第１実施形態に係る半導体記憶装置における書き込み動作時の各配線の電圧を示すタイミングチャートである。
【図１５】図１５は、第１実施形態に係るメモリシステムにおける読み出し動作の全体の流れを示すフローチャートである。
【図１６】図１６は、第１実施形態に係るメモリシステムにおけるノーマルモード時の読み出し動作のコマンドシーケンスである。
【図１７】図１７は、第１実施形態に係るメモリシステムにおける束ねモード時の読み出し動作のコマンドシーケンスである。
【図１８】図１８は、第１実施形態に係る半導体記憶装置における読み出し動作のフローチャートである。
【図１９】図１９は、第１実施形態に係る半導体記憶装置における読み出し動作時の各配線の電圧の一例を示す図である。
【図２０】図２０は、第１実施形態に係る半導体記憶装置においてノーマルモードにおける読み出し動作時の各配線の電圧を示すタイミングチャートである。
【図２１】図２１は、第１実施形態に係る半導体記憶装置において束ねモードにおける読み出し動作時の各配線の電圧を示すタイミングチャートである。
【図２２】図２２は、第２実施形態の第１例に係る半導体記憶装置の出荷結果の結果と動作モードとの関係を示すテーブルである。
【図２３】図２３は、第２実施形態の第２例に係るメモリシステムにおけるワード線の配線ショートチェックのフローチャートである。
【図２４】図２４は、第３実施形態に係る半導体記憶装置における書き込み動作時のフローチャートである。
【図２５】図２５は、第３実施形態に係る半導体記憶装置における読み出し動作時のフローチャートである。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。
【０００８】
１．第１実施形態
第１実施形態に係るメモリシステム及び半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１  構成について
１．１．１  メモリシステムの全体構成について
まず、本実施形態に係るメモリシステムの全体構成について、図１を用いて説明する。
【００１０】
図１に示すように、メモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００（以下、単に「メモリ１００」と表記する）及びコントローラ２００を備えている。コントローラ２００とメモリ１００とは、例えばそれらの組み合わせにより一つの半導体記憶装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００１１】
メモリ１００は、複数のメモリセルトランジスタを備え、データを不揮発に記憶する。メモリ１００は、ＮＡＮＤバスによってコントローラ２００と接続され、コントローラ２００からの命令に基づいて動作する。より具体的には、メモリ１００は、コントローラ２００と、例えば８ビットの信号ＤＱ［７：０］の送受信を行う。信号ＤＱ［７：０］は、例えばデータ、アドレス、及びコマンドである。
【００１２】
また、メモリ１００は、コントローラ２００から、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。そして、メモリ１００は、コントローラ２００に、レディ／ビジー信号ＲＢｎを送信する。
【００１３】
チップイネーブル信号ＣＥｎは、メモリ１００をイネーブルにするための信号であり、例えばＬｏｗ（“Ｌ”）レベルでアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱがコマンドであることを示す信号であり、例えばＨｉｇｈ（“Ｈ”）レベルでアサートされる。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱがアドレスであることを示す信号であり、例えば“Ｈ”レベルでアサートされる。ライトイネーブル信号ＷＥｎは、受信した信号をメモリ１００内へ取り込むための信号であり、コントローラ２００よりコマンド、アドレス、及びデータ等を受信する度に、例えば“Ｌ”レベルでアサートされる。よって、ＷＥｎがトグルされる度に、信号ＤＱがメモリ１００に取り込まれる。リードイネーブル信号ＲＥｎは、コントローラ２００が、メモリ１００からデータを読み出すための信号である。リードイネーブル信号ＲＥｎは、例えば“Ｌ”レベルでアサートされる。レディ／ビジー信号ＲＢｎは、メモリ１００がビジー状態であるか否か（コントローラ２００からコマンドを受信不可能な状態か可能な状態か）を示す信号であり、例えばメモリ１００がビジー状態の際に“Ｌ”レベルとされる。
【００１４】
コントローラ２００は、ホスト機器２からの要求（命令）に応答して、メモリ１００に対してデータの読み出し動作、書き込み動作、及び消去動作等を命令する。また、コントローラ２００は、メモリ１００のメモリ空間を管理する。
【００１５】
コントローラ２００は、ホストインターフェイス回路２１０、内蔵メモリ（ＲＡＭ；random access memory）２２０、プロセッサ（ＣＰＵ；central processing unit）２３０、バッファメモリ２４０、ＮＡＮＤインターフェイス回路２５０、及びＥＣＣ回路２６０を含む。
【００１６】
ホストインターフェイス回路２１０は、コントローラバスを介してホスト機器２と接続され、ホスト機器２との通信を司る。ホストインターフェイス回路２１０は、プロセッサ２３０及びバッファメモリ２４０に、ホスト機器２から受信した要求及びデータを転送する。また、ホストインターフェイス回路２１０は、プロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器２へ転送する。
【００１７】
ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤバスを介してメモリ１００と接続され、メモリ１００との通信を司る。ＮＡＮＤインターフェイス回路２５０は、メモリ１００にプロセッサ２３０が発行した命令を転送する。また、ＮＡＮＤインターフェイス回路２５０は、書き込み動作時には、メモリ１００に、バッファメモリ２４０内の書き込みデータを転送する。更に、ＮＡＮＤインターフェイス回路２５０は、読み出し動作時には、バッファメモリ２４０に、メモリ１００から読み出されたデータを転送する。
【００１８】
プロセッサ２３０は、コントローラ２００全体の動作を制御する。例えば、プロセッサ２３０は、ホスト機器２から書き込み要求（コマンド、論理アドレス、及びデータを含む）を受信した際には、それに応答して、メモリ１００に対する書き込み命令（コマンド、物理アドレス、及びデータを含む）を発行する。読み出し動作及び消去動作の際も同様である。
【００１９】
本実施形態に係るメモリシステム１は、書き込み動作及び読み出し動作において、ノーマルモードと束ねモードの２つの動作モードを備える。プロセッサ２３０は、書き込み動作または読み出し動作の対象となるメモリ１００の物理アドレスに応じて、いずかの動作モードを選択（指定）し、選択した動作モードに応じた書き込み命令または読み出し命令を発行する。２つの動作モードの詳細については後述する。
【００２０】
また、プロセッサ２３０は、ウェアレベリング等、メモリ１００を管理するための様々な処理を実行する。更に、プロセッサ２３０は、各種の演算を実行する。例えば、プロセッサ２３０は、データの暗号化処理やランダマイズ処理等を実行する。
【００２１】
ＥＣＣ回路２６０は、データの誤り訂正（ＥＣＣ：error checking and correcting）処理を実行する。
【００２２】
内蔵メモリ２２０は、例えばＤＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。内蔵メモリ２２０は、メモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。例えば、内蔵メモリ２２０には、メモリ１００から読み出した、メモリ１００の物理アドレス（ブロックアドレス）と２つの動作モードとを関連付けた情報（以下、「ブロックアドレス情報」と表記する）が格納される。
【００２３】
バッファメモリ２４０は、コントローラ２００がメモリ１００から受信した読み出しデータや、ホスト機器２から受信した書き込みデータ等を一時的に保持する。
【００２４】
１．１．２  半導体記憶装置の構成について
次に、半導体記憶装置の構成について、図２を用いて説明する。なお、図２では各ブロック間の接続の一部を矢印線で示しているが、ブロック間の接続はこれに限定されない。
【００２５】
図２に示すように、メモリ１００は、入出力回路１０、ロジック制御回路１１、ステータスレジスタ１２、アドレスレジスタ１３、コマンドレジスタ１４、シーケンサ１５、レディ／ビジー回路１６、電圧発生回路１７、メモリセルアレイ１８、ロウデコーダ１９（１９Ａ及び１９Ｂ）、ロウドライバ２０（２０Ａ及び２０Ｂ）、センスアンプ２１、データレジスタ２２、並びにカラムデコーダ２３を含む。
【００２６】
入出力回路１０は、コントローラ２００との信号ＤＱの入出力を制御する。より具体的には、入出力回路１０は、入力回路と出力回路を備える。入力回路は、コントローラ２００から受信したデータＤＡＴ（書き込みデータＷＤ）を、データレジスタ２２に送信し、アドレスＡＤＤをアドレスレジスタ１３に送信し、コマンドＣＭＤをコマンドレジスタ１４に送信する。出力回路は、ステータスレジスタ１２から受信したステータス情報ＳＴＳ、データレジスタ２２から受信したデータＤＡＴ（読み出しデータＲＤ）、及びアドレスレジスタ１３から受信したアドレスＡＤＤをコントローラ２００に送信する。入出力回路１０とデータレジスタ２２とは、データバスを介して接続される。
【００２７】
ロジック制御回路１１は、コントローラ２００から、例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。そしてロジック制御回路１１は、受信した信号に応じて、入出力回路１０及びシーケンサ１５を制御する。
【００２８】
ステータスレジスタ１２は、例えばデータの書き込み動作、読み出し動作、及び消去動作において、シーケンサ１５から受信したステータス情報ＳＴＳを一時的に保持し、コントローラ２００に動作が正常に終了したか否かを通知する。
【００２９】
アドレスレジスタ１３は、入出力回路１０を介してコントローラ２００から受信したアドレスＡＤＤを一時的に保持する。そして、アドレスレジスタ１３は、例えば、ロウアドレスＲＡ（ブロックアドレス及びページアドレスを含む）をロウデコーダ１９Ａ及び１９Ｂ並びにロウドライバ２０Ａ及び２０Ｂに転送し、カラムアドレスＣＡをカラムデコーダ２３に転送する。
【００３０】
コマンドレジスタ１４は、入出力回路１０を介してコントローラ２００から受信したコマンドＣＭＤを一時的に保存し、シーケンサ１５に転送する。
【００３１】
シーケンサ１５は、メモリ１００全体の動作を制御する。より具体的には、シーケンサ１５は、コマンドレジスタ１４が保持するコマンドＣＭＤに応じて、例えばステータスレジスタ１２、レディ／ビジー回路１６、電圧発生回路１７、ロウデコーダ１９Ａ及び１９Ｂ、ロウドライバ２０Ａ及び２０Ｂ、センスアンプ２１、データレジスタ２２、並びにカラムデコーダ２３等を制御し、書き込み動作、読み出し動作、及び消去動作等を実行する。
【００３２】
レディ／ビジー回路１６は、シーケンサ１５の制御に応じて、レディ／ビジー信号ＲＢｎをコントローラ２００に送信する。
【００３３】
電圧発生回路１７は、シーケンサ１５の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、この発生した電圧を例えばメモリセルアレイ１８、ロウドライバ２０Ａ及び２０Ｂ、並びにセンスアンプ２１等に供給する。
【００３４】
メモリセルアレイ１８は、ロウ及びカラムに対応付けられた不揮発性のメモリセルトランジスタ（以下、「メモリセル」とも表記する）を含む例えば４つのブロックＢＬＫ０〜ＢＬＫ３を備えている。なお、メモリセルアレイ１８内のブロックＢＬＫの個数は任意である。メモリセルアレイ１８の構成の詳細については後述する。
【００３５】
メモリセルアレイ１８は、メモリの空間領域としてユーザ領域及び管理領域を含み、例えば、複数のブロックＢＬＫがユーザ領域と管理領域とにそれぞれ割り当てられる。ユーザ領域は、ホスト機器２から受信したユーザデータの書き込み動作及び読み出し動作に使用される領域である。管理領域は、例えば、制御プログラム、または各種設定パラメータ等の管理用データが保存される領域である。例えば、管理領域には、ブロックアドレス情報が格納される。
【００３６】
ロウデコーダ１９は、ロウデコーダ１９Ａ及び１９Ｂを含む。ロウデコーダ１９Ａ及び１９Ｂは、各ブロックＢＬＫにおいて、ロウ方向に沿って配置された異なる配線にそれぞれ接続される。ロウデコーダ１９Ａ及び１９Ｂは、各ブロックＢＬＫに対応したブロックデコーダ（不図示）を含む。ブロックデコーダは、コントローラ２００から受信したアドレス（ブロックアドレス）をデコードする。ロウデコーダ１９Ａ及び１９Ｂは、デコード結果に基づき、ブロックＢＬＫのいずれかを選択する。換言すれば、ロウデコーダ１９Ａ及び１９Ｂは、コントローラ２００（から受信したアドレス）により制御されているとも言える。そして、ロウデコーダ１９Ａ及び１９Ｂは、ロウドライバ２０Ａ及び２０Ｂからそれぞれ供給された電圧を選択したブロックＢＬＫに印加する。ロウデコーダ１９Ａ及び１９Ｂは、ノーマルモード及び束ねモードにそれぞれ対応した動作を行う。
【００３７】
ロウドライバ２０は、ロウドライバ２０Ａ及び２０Ｂを含む。ロウドライバ２０Ａ及び２０Ｂは、ロウアドレスＲＡに応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を、ロウデコーダ１９Ａ及び１９Ｂにそれぞれ供給する。
【００３８】
センスアンプ２１は、読み出し動作のときには、メモリセルアレイ１８から読み出されたデータをセンスする。そして、センスアンプ２１は、読み出しデータＲＤをデータレジスタ２２に送信する。また、センスアンプ２１は、書き込み動作のときには、書き込みデータＷＤをメモリセルアレイ１８に送信する。
【００３９】
データレジスタ２２は、複数のラッチ回路を備える。ラッチ回路は、書き込みデータＷＤ及び読み出しデータＲＤを保持する。例えば、書き込み動作において、データレジスタ２２は、入出力回路１０から受信した書き込みデータＷＤを一時的に保持し、センスアンプ２１に送信する。また、例えば、読み出し動作において、データレジスタ２２は、センスアンプ２１から受信した読み出しデータＲＤを一時的に保持し、入出力回路１０に送信する。
【００４０】
カラムデコーダ２３は、例えば書き込み動作、読み出し動作、及び消去動作の際、カラムアドレスＣＡをデコードし、デコード結果に応じてデータレジスタ２２内のラッチ回路を選択する。
【００４１】
１．１．３  メモリセルアレイの回路構成
次に、メモリセルアレイ１８の回路構成について、図３を用いて説明する。図３は、１つのブロックＢＬＫにおけるメモリセルアレイ１８の回路図を示している。
【００４２】
図３に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を含む。なお、ブロックＢＬＫ内のストリングユニットＳＵの個数は任意である。また、各々のストリングユニットＳＵは、複数のメモリグループＭＧを含む。メモリグループＭＧの各々は、２つのメモリストリングＭＳａ及びＭＳｂを含む。以下、メモリストリングＭＳａ及びＭＳｂのそれぞれを限定しない場合は、メモリストリングＭＳと表記する。
【００４３】
メモリストリングＭＳａは、例えば８個のメモリセルトランジスタＭＣａ０〜ＭＣａ７、並びに選択トランジスタＳＴａ１及びＳＴａ２を含む。同様に、メモリストリングＭＳｂは、例えば８個のメモリセルトランジスタＭＣｂ０〜ＭＣｂ７、並びに選択トランジスタＳＴｂ１及びＳＴｂ２を含む。以下、メモリセルトランジスタＭＣａ０〜ＭＣａ７及びＭＣｂ０〜ＭＣｂ７のそれぞれを限定しない場合は、メモリセルトランジスタＭＣと表記する。また、選択トランジスタＳＴａ１及びＳＴｂ１のそれぞれを限定しない場合は、選択トランジスタＳＴ１と表記し、選択トランジスタＳＴａ２及びＳＴｂ２のそれぞれを限定しない場合は、選択トランジスタＳＴ２と表記する。
【００４４】
メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁層を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、メモリストリングＭＳの各々に含まれるメモリセルトランジスタＭＣの個数は、１６個、３２個、４８個、６４個、９６個、または１２８個等であってもよく、その数は限定されるものではない。更に、メモリストリングＭＳの各々に含まれる選択トランジスタＳＴ１及びＳＴ２の個数は任意であり、それぞれ１個以上あればよい。
【００４５】
メモリストリングＭＳに含まれるメモリセルトランジスタＭＣ、並びに選択トランジスタＳＴ１及びＳＴ２は、それぞれが直列に接続されている。より具体的には、メモリストリングＭＳａにおいて、選択トランジスタＳＴａ２、メモリセルトランジスタＭＣａ０〜ＭＣａ７、及び選択トランジスタＳＴａ１の順に各々の電流経路が直列に接続される。メモリストリングＭＳｂも同様に、選択トランジスタＳＴｂ２、メモリセルトランジスタＭＣｂ０〜ＭＣｂ７、及び選択トランジスタＳＴｂ１の順に各々の電流経路が直列に接続される。そして、メモリグループＭＧに含まれる選択トランジスタＳＴａ１のドレインと選択トランジスタＳＴｂ１のドレインとは、複数のビット線ＢＬ（ＢＬ０、…、ＢＬ（Ｋ−１）、但し（Ｋ−１）は２以上の整数）のいずれかに共通に接続される。複数のビット線ＢＬは、センスアンプ２１によって独立に制御される。また、ブロックＢＬＫ内の各メモリグループＭＧに含まれる選択トランジスタＳＴａ２のソースと選択トランジスタＳＴｂ２のソースとは、ソース線ＳＬに共通に接続される。
【００４６】
ストリングユニットＳＵ内の複数の選択トランジスタＳＴａ１のゲートは選択ゲート線ＳＧＤａに共通に接続され、複数の選択トランジスタＳＴｂ１のゲートは選択ゲート線ＳＧＤｂに共通に接続される。より具体的には、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴａ１のゲートは選択ゲート線ＳＧＤａ０に共通に接続され、複数の選択トランジスタＳＴｂ１のゲートは選択ゲート線ＳＧＤｂ０に共通に接続される。同様に、ストリングユニットＳＵ１内の複数の選択トランジスタＳＴａ１のゲートは選択ゲート線ＳＧＤａ１に共通に接続される。複数の選択トランジスタＳＴｂ１のゲートは選択ゲート線ＳＧＤｂ１に共通に接続される。
【００４７】
ブロックＢＬＫ内の複数の選択トランジスタＳＴａ２のゲートは選択ゲート線ＳＧＳａに共通に接続され、複数の選択トランジスタＳＴｂ２のゲートは選択ゲート線ＳＧＳｂに共通に接続される。なお、選択ゲート線ＳＧＳａ及びＳＧＳｂは、ストリングユニットＳＵ毎に設けられてもよい。
【００４８】
以下、選択ゲート線ＳＧＤａ（ＳＧＤａ０、ＳＧＤａ１、…）及びＳＧＤｂ（ＳＧＤｂ０、ＳＧＤｂ１、…）のそれぞれを限定しない場合は、選択ゲート線ＳＧＤと表記し、選択ゲート線ＳＧＳａ及びＳＧＳｂのそれぞれを限定しない場合は、選択ゲート線ＳＧＳと表記する。
【００４９】
選択ゲート線ＳＧＤａ（ＳＧＤａ０〜ＳＧＤａ３）及びＳＧＳａは、ロウデコーダ１９Ａによって独立に制御され、選択ゲート線ＳＧＤｂ（ＳＧＤｂ０〜ＳＧＤｂ３）及びＳＧＳｂは、ロウデコーダ１９Ｂによって独立に制御される。
【００５０】
同一のブロックＢＬＫ内の複数のメモリセルトランジスタＭＣａ０〜ＭＣａ７及びＭＣｂ０〜ＭＣｂ７の制御ゲートは、ブロックＢＬＫ毎に設けられたワード線ＷＬａ０〜ＷＬａ７及びＷＬｂ０〜ＷＬｂ７にそれぞれ共通に接続される。ワード線ＷＬａ０〜ＷＬａ７は、ロウデコーダ１９Ａによって独立に制御され、ワード線ＷＬｂ０〜ＷＬｂ７は、ロウデコーダ１９Ｂによって独立に制御される。以下、ワード線ＷＬａ及びＷＬｂのそれぞれを限定しない場合は、ワード線ＷＬと表記する。
【００５１】
ブロックＢＬＫは、例えば、データの消去単位であり、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＣの保持するデータは、一括して消去される。また、書き込み動作及び読み出し動作は、１つのストリングユニットＳＵの１つのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＣに対して一括して行われる。以下、データの書き込み動作及び読み出し動作の際、一括して選択されるメモリセルトランジスタＭＣの各々に書き込まれる、または読み出される１ビットデータの集まりを「ページ」と表記する。
【００５２】
メモリセルアレイ１８内において、同一列に配置にされた複数のメモリグループＭＧは、いずれかのビット線ＢＬに共通に接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫの複数のストリングユニットＳＵ間で、各ストリングユニットＳＵの１つのメモリグループＭＧを共通に接続する。ストリングユニットＳＵは、異なるビット線ＢＬに接続され且つ同一の選択ゲート線ＳＧＤに接続された複数のメモリグループＭＧを含む。また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。換言すれば、ブロックＢＬＫは、ブロックＢＬＫ内の複数のストリングユニットＳＵに共通に接続される複数のワード線ＷＬを含む。そして、メモリセルアレイ１８は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。メモリセルアレイ１８内において、選択ゲート線ＳＧＳ、ワード線ＷＬ、及び選択ゲート線ＳＧＤが半導体基板上方に積層されることで、メモリセルトランジスタＭＣが三次元に積層されている。
【００５３】
１．１．４  メモリセルアレイの平面構成
次に、メモリセルアレイ１８の平面構成について、図４及び図５を用いて説明する。図４の例は、４つのストリングユニットＳＵ０〜ＳＵ３を含むブロックＢＬＫ０の選択ゲート線ＳＧＤ（ＳＧＤａ０〜ＳＧＤａ３及びＳＧＤｂ０〜ＳＧＤｂ３）の平面レイアウトを示しており、図５の例は、ブロックＢＬＫ０のワード線ＷＬａ０及びＷＬｂ０の平面レイアウトを示している。なお、図４及び図５の例では、絶縁膜が省略されている。
【００５４】
図４に示すように、半導体基板に平行なＸ方向に延伸する１２本の配線層３０ａ＿１、３０ｂ＿１、３０ａ＿２、３０ａ＿３、３０ｂ＿２、３０ａ＿４、３０ａ＿５、３０ｂ＿３、３０ａ＿６、３０ａ＿７、３０ｂ＿４、及び３０ａ＿８が、半導体基板に平行でありＸ方向と直交するＹ方向に沿って順に配列されている。以下、配線層３０ａ＿１、３０ｂ＿１、３０ａ＿２、３０ａ＿３、３０ｂ＿２、３０ａ＿４、３０ａ＿５、３０ｂ＿３、３０ａ＿６、３０ａ＿７、３０ｂ＿４、及び３０ａ＿８のそれぞれを限定しない場合は、配線層３０と表記する。各配線層３０は、選択ゲート線ＳＧＤとして機能する。図４の例では、ブロックＢＬＫ０内において、２つの配線層３０ａ＿１及び３０ａ＿２は、選択ゲート線ＳＧＤａ０として機能し、ロウデコーダ１９Ａに共通に接続される。配線層３０ａ＿３及び３０ａ＿４は、選択ゲート線ＳＧＤａ１として機能し、ロウデコーダ１９Ａに共通に接続される。配線層３０ａ＿５及び３０ａ＿６は、選択ゲート線ＳＧＤａ２として機能し、ロウデコーダ１９Ａに共通に接続される。配線層３０ａ＿７及び３０ａ＿８は、選択ゲート線ＳＧＤａ３として機能し、ロウデコーダ１９Ａに共通に接続される。また、配線層３０ｂ＿１、３０ｂ＿２、３０ｂ＿３、及び３０ｂ＿４は、選択ゲート線ＳＧＤｂ０〜ＳＧＤｂ３としてそれぞれ機能し、ロウデコーダ１９Ｂにそれぞれ接続される。
【００５５】
ブロックＢＬＫ内においてＹ方向に隣り合う配線層３０は、図示せぬ絶縁膜によって離隔されている。配線層３０ａと配線層３０ｂとの間に設けられている絶縁層の領域を、メモリトレンチＭＴと表記する。より具体的には、配線層３０ａ＿１と３０ｂ＿１との間、配線層３０ｂ＿１と３０ａ＿２との間、配線層３０ａ＿３と３０ｂ＿２との間、配線層３０ｂ＿２と３０ａ＿４との間、配線層３０ａ＿５と３０ｂ＿３との間、配線層３０ｂ＿３と３０ａ＿６との間、配線層３０ａ＿７と３０ｂ＿４との間、及び配線層３０ｂ＿４と３０ａ＿８との間に、メモリトレンチＭＴが設けられている。メモリトレンチＭＴは、選択ゲート線ＳＧＤの下方に設けられている図示せぬ複数のワード線ＷＬ及び選択ゲート線ＳＧＳもそれぞれ分離するように設けられている。
【００５６】
また、２つの配線層３０ａ間に設けられている絶縁層の領域を、スリットＳＬＴと表記する。より具体的には、配線層３０ａ＿２と３０ａ＿３との間、配線層３０ａ＿４と３０ａ＿５との間、及び配線層３０ａ＿６と３０ａ＿７との間に、スリットＳＬＴが設けられている。スリットＳＬＴは、選択ゲート線ＳＧＤを分離し、下方に設けられているワード線ＷＬ及び選択ゲート線ＳＧＳを分離しない。
【００５７】
メモリトレンチＭＴが設けられている配線層３０ａと３０ｂとの間には、各々が半導体基板に垂直なＺ方向に沿って延伸する複数のメモリピラーＭＰが例えば千鳥配列となるように配置されている。１つのメモリピラーＭＰが１つのメモリストリングＭＳａ及び１つのメモリストリングＭＳｂに対応する。
【００５８】
例えば、選択ゲート線ＳＧＤａ０（配線層３０ａ＿１）と選択ゲート線ＳＧＤｂ０（配線層３０ｂ＿１）との間に設けられたメモリピラーＭＰにおいて、選択ゲート線ＳＧＤａ０の一部と選択ゲート線ＳＧＤａ０に接するメモリピラーＭＰの一部とを含む領域がストリングユニットＳＵ０の選択トランジスタＳＴａ１として機能する。同様に、選択ゲート線ＳＧＤｂ０の一部と選択ゲート線ＳＧＤｂ０に接するメモリピラーＭＰの一部とを含む領域がストリングユニットＳＵ０の選択トランジスタＳＴｂ１として機能する。
【００５９】
次に、ワード線ＷＬａ０及びＷＬｂ０の平面レイアウトについて説明する。ワード線ＷＬａ０及びＷＬｂ０は、Ｚ方向において、選択ゲート線ＳＧＤの下方に設けられている。
【００６０】
図５に示すように、ワード線ＷＬａ０は、Ｙ方向に延伸する配線層３１ａ＿０と、Ｘ方向に延伸する５本の配線層３１ａ＿１〜３１ａ＿５とを含む。ワード線ＷＬｂ０は、Ｙ方向に延伸する配線層３１ｂ＿０と、Ｘ方向に延伸する４本の配線層３１ｂ＿１〜３１ｂ＿４とを含む。以下、配線層３１ａ＿０〜３１ａ＿５、及び３１ｂ＿０〜３１ｂ＿４のそれぞれを限定しない場合は、配線層３１と表記する。
【００６１】
配線層３１ａ＿０と配線層３１ｂ＿０との間に、Ｙ方向に沿って、配線層３１ａ＿１、３１ｂ＿１、３１ａ＿２、３１ｂ＿２、３１ａ＿３、３１ｂ＿３、３１ａ＿４、３１ｂ＿４、及び３１ａ＿５が順に配置されている。配線層３１ａ＿１〜３１ａ＿５の一端は配線層３１ａ＿０に接続され、配線層３１ｂ＿１〜３１ｂ＿４の一端は配線層３１ｂ＿０に接続されている。
【００６２】
配線層３１ａ＿１は、配線層３０ａ＿１の下方に配置されている。配線層３１ｂ＿１は、配線層３０ｂ＿１の下方に配置されている。配線層３１ａ＿２は、配線層３０ａ＿２及び配線層３０ａ＿３の下方に配置されている。配線層３１ｂ＿２は、配線層３０ｂ＿２の下方に配置されている。配線層３１ａ＿３は、配線層３０ａ＿４及び配線層３０ａ＿５の下方に配置されている。配線層３１ｂ＿３は、配線層３０ｂ＿３の下方に配置されている。配線層３１ａ＿４は、配線層３０ａ＿６及び配線層３０ａ＿７の下方に配置されている。配線層３１ｂ＿４は、配線層３０ｂ＿４の下方に配置されている。配線層３１ａ＿５は、配線層３０ａ＿８の下方に配置されている。
【００６３】
ワード線ＷＬａ０とワード線ＷＬｂ０とはメモリトレンチＭＴによって互いに離隔されている。また、ワード線ＷＬａ０とワード線ＷＬｂ０との間には、図４で説明した複数のメモリピラーＭＰが配置されている。
【００６４】
ワード線ＷＬａ０とワード線ＷＬｂ０との間に設けられたメモリピラーＭＰにおいて、ワード線ＷＬａ０の一部とワード線ＷＬａ０に接するメモリピラーＭＰの一部とを含む領域がメモリセルトランジスタＭＣａ０、すなわち１つの記憶部として機能する。同様に、ワード線ＷＬａ０に対応するワード線ＷＬｂ０の一部とワード線ＷＬｂ０に接するメモリピラーＭＰの一部とを含む領域がメモリセルトランジスタＭＣｂ０として機能する。すなわち、１つのメモリピラーＭＰに対応するメモリセルトランジスタＭＣが、同じレイヤ（層）に２つ設けられている（以下、このような構造を「ツインセル構造」と表記する）。
【００６５】
ワード線ＷＬａ０にロウデコーダ１９Ａが接続され、ワード線ＷＬｂ０にロウデコーダ１９Ｂが接続される。
【００６６】
他のワード線ＷＬ及び選択ゲート線ＳＧＳも同様である。
【００６７】
１．１．５  メモリセルアレイの断面構成
次に、メモリセルアレイ１８の断面構成について、図６を用いて説明する。図６は、図４及び図５のＡ１−Ａ２線に沿ったメモリセルアレイ１８の断面図である。
【００６８】
図６に示すように、半導体基板４０上には、絶縁層４１が形成されている。絶縁層４１には、例えばシリコン酸化膜（ＳｉＯ２）が用いられる。なお、絶縁層４１が形成されている領域、すなわち半導体基板４０と配線層４２との間には、ロウデコーダ１９Ａ及び１９Ｂまたはセンスアンプ２１等の回路が設けられていてもよい。
【００６９】
絶縁層４１上には、ソース線ＳＬとして機能する配線層４２が形成されている。配線層４２は導電材料により構成され、例えば不純物を添加されたｎ型半導体、または金属材料が用いられる。また、例えば配線層４２は、半導体層と金属層との積層構造であってもよい。
【００７０】
配線層４２上には絶縁層４３が形成され、絶縁層４３上には、互いがＺ方向において離間するように、複数の絶縁層４３を介在させて選択ゲート線ＳＧＳとして機能する配線層３３、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層３１、及び選択ゲート線ＳＧＤとして機能する配線層３０が順次積層されている。配線層３０上には、更に絶縁層４３が積層されている。
【００７１】
絶縁層４３には、例えばＳｉＯ２が用いらえる。配線層３０〜３２は導電材料により構成され、例えば不純物を添加されたｎ型半導体またはｐ型半導体、あるいは金属材料が用いられる。例えば、配線層３０〜３２として、窒化チタン（ＴｉＮ）／タングステン（Ｗ）の積層構造が用いられる。ＴｉＮは、例えばＣＶＤ（chemical vapor deposition）によりＷを成膜する際、ＷとＳｉＯ２との反応を防止するためのバリア層、あるいはＷの密着性を向上させるための密着層として機能を有する。
【００７２】
配線層３０〜３２を貫通し、底面が配線層４２に接するようにＸ方向に延伸するメモリトレンチＭＴが形成されている。メモリトレンチＭＴは、Ｙ方向において、２つのメモリピラーＭＰの間に設けられている配線層３０〜３２をそれぞれ分離している。メモリトレンチＭＴ内は、絶縁層５１により埋め込まれている。絶縁層５１には、例えばＳｉＯ２が用いられる。
【００７３】
選択ゲート線ＳＧＤとして機能する配線層３０を貫通し、底面がワード線ＷＬ７として機能する配線層３１に接するようにＸ方向に延伸するスリットＳＬＴが形成されている。すなわち、スリットＳＬＴは、Ｙ方向において選択ゲート線ＳＧＤとして機能する配線層３０を分離している。スリットＳＬＴ内は、絶縁層５３により埋め込まれている。絶縁層５３には、例えばＳｉＯ２が用いられる。
【００７４】
複数のメモリピラーＭＰがＹ方向において、メモリトレンチＭＴと交互に配置されている。メモリピラーＭＰは、ブロック絶縁膜４５、電荷蓄積層４６、トンネル絶縁膜４７、半導体層（または半導体ピラーとも表記する）４８、コア層４９、及びキャップ層５０を含む。
【００７５】
より具体的には、配線層３０〜３２及び絶縁層４３を貫通して、底面が配線層４２に達するように、メモリピラーＭＰに対応するホールＡＨが形成されている。ホールＡＨの側面にはブロック絶縁膜４５、電荷蓄積層４６、及びトンネル絶縁膜４７が順次積層されている。そして側面がトンネル絶縁膜４７に接し、底面が配線層４２に接するように半導体層４８が形成されている。半導体層４８は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域である。よって、半導体層４８は、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０〜ＭＣ７、及び選択トランジスタＳＴ１の電流経路を接続する信号線として機能する。半導体層４８内にはコア層４９が設けられている。そして半導体層４８及びコア層４９上には、側面がトンネル絶縁膜４７に接するキャップ層５０が形成されている。
【００７６】
ブロック絶縁膜４５、トンネル絶縁膜４７、及びコア層４９には、例えばＳｉＯ２が用いられる。電荷蓄積層４６には、例えばシリコン窒化膜（ＳｉＮ）が用いられる。半導体層４８及びキャップ層５０には、例えばポリシリコンが用いられる。
【００７７】
キャップ層５０上には、コンタクトプラグ５２が形成され、コンタクトプラグ５２上には、ビット線ＢＬとして機能する配線層５４が設けられている。コンタクトプラグ５２及び配線層５４は導電材料により構成され、例えば、チタン（Ｔｉ）／ＴｉＮ／Ｗの積層構造等が用いられる。
【００７８】
図６の例では、メモリピラーＭＰの紙面左側に接する配線層３２が選択ゲート線ＳＧＳａとして機能し、８層の配線層３１がワード線ＷＬａ０〜ＷＬａ７として機能し、配線層３０が選択ゲート線ＳＧＤａとして機能する。同様に、メモリピラーＭＰの紙面右側に接する配線層３２が選択ゲート線ＳＧＳｂとして機能し、８層の配線層３１がワード線ＷＬｂ０〜ＷＬｂ７として機能し、配線層３０が選択ゲート線ＳＧＤｂとして機能する。
【００７９】
よって、メモリピラーＭＰと、メモリピラーＭＰの紙面左側に設けられたワード線ＷＬａ０〜ＷＬａ７として機能する８層の配線層３１とにより、メモリセルトランジスタＭＣａ０〜ＭＣａ７がそれぞれ構成される。より具体的には、半導体層４８と、メモリピラーＭＰの紙面左側に設けられた８層の配線層３１と、半導体層４８と８層の配線層３１との間に設けられたメモリピラーＭＰの紙面左側半分に含まれるブロック絶縁膜４５、電荷蓄積層４６、及びトンネル絶縁膜４７とにより、メモリセルトランジスタＭＣａ０〜ＭＣａ７がそれぞれ構成される。メモリピラーＭＰと、メモリピラーＭＰの紙面左側に設けられた選択ゲート線ＳＧＳａとして機能する配線層３２とにより、選択トランジスタＳＴａ２が構成される。メモリピラーＭＰと、メモリピラーＭＰの紙面左側に設けられた選択ゲート線ＳＧＤａとして機能する配線層３０とにより、選択トランジスタＳＴａ２が構成される。
【００８０】
同様に、メモリピラーＭＰと、メモリピラーＭＰの紙面右側に設けられたワード線ＷＬｂ０〜ＷＬｂ７として機能する８層の配線層３１とにより、メモリセルトランジスタＭＣｂ０〜ＭＣｂ７がそれぞれ構成される。より具体的には、半導体層４８と、メモリピラーＭＰの紙面右側に設けられた８層の配線層３１と、半導体層４８と８層の配線層３１との間に設けられたメモリピラーＭＰの紙面右側半分に含まれるブロック絶縁膜４５、電荷蓄積層４６、及びトンネル絶縁膜４７とにより、メモリセルトランジスタＭＣｂ０〜ＭＣｂ７がそれぞれ構成される。メモリピラーＭＰと、メモリピラーＭＰの紙面右側に設けられた選択ゲート線ＳＧＳｂとして機能する配線層３２とにより、選択トランジスタＳＴｂ２が構成される。メモリピラーＭＰと、メモリピラーＭＰの紙面右側に設けられた選択ゲート線ＳＧＤｂとして機能する配線層３０とにより、選択トランジスタＳＴｂ１が構成される。
【００８１】
１．２  ノーマルモード及び束ねモード
次に、ノーマルモード及び束ねモードについて、図７及び図８を用いて説明する。図７及び図８の例は、ブロックＢＬＫ０のワード線ＷＬａ０及びＷＬｂ０の平面レイアウトを示している。
【００８２】
本実施形態は、書き込み動作及び読み出し動作を実行する際に、ブロックＢＬＫ毎にノーマルモード及び束ねモードの２つの動作モードのいずれかが選択される。
【００８３】
図７に示すように、ノーマルモードは、選択ブロックＢＬＫにおいて、同層に設けられたワード線ＷＬａまたはＷＬｂのいずれか一方を選択し、且つ選択ストリングユニットＳＵの選択ゲート線ＳＧＤａまたはＳＧＤｂのいずれか一方を選択して書き込み動作または読み出し動作を実行する動作モードである。すなわち、ツインセル構造においてメモリセルトランジスタＭＣａまたはＭＣｂのいずれか一方が選択される動作モードである。図７の例では、選択ブロックＢＬＫ０のワード線ＷＬａ０が選択され、ワード線ＷＬｂ０が非選択とされている。また、ストリングユニットＳＵ０の選択ゲート線ＳＧＤａ０が選択されている。この場合、選択ストリングユニットＳＵ０においてメモリセルトランジスタＭＣａ０が選択され、メモリセルトランジスタＭＣｂ０は非選択とされる。更に、非選択ストリングユニットＳＵ１〜ＳＵ３において、メモリセルトランジスタＭＣａ０及びＭＣｂ０がそれぞれ非選択とされる。
【００８４】
図８に示すように、束ねモードは、選択ブロックＢＬＫにおいて、同層に設けられたワード線ＷＬａ及びＷＬｂの両方を選択し、且つ選択ストリングユニットＳＵの選択ゲート線ＳＧＤａ及びＳＧＤｂの両方を選択して書き込み動作または読み出し動作を実行する動作モードである。すなわち、ツインセル構造においてメモリセルトランジスタＭＣａ及びＭＣｂの両方が選択される動作モードである。図８の例では、選択ブロックＢＬＫ０のワード線ＷＬａ０及びＷＬｂ０が選択されている。また、ストリングユニットＳＵ０の選択ゲート線ＳＧＤａ０及びＳＧＤｂ０が選択されている。この場合、選択ストリングユニットＳＵ０においてメモリセルトランジスタＭＣａ０及びＭＣｂ０が選択される。更に、非選択ストリングユニットＳＵ１〜ＳＵ３において、メモリセルトランジスタＭＣａ０及びＭＣｂ０がそれぞれ非選択とされる。
【００８５】
例えば、１つのブロックＢＬＫに２Ｎバイト（Ｎは１以上の整数）のデータに対応する個数のメモリセルトランジスタＭＣが含まれているとする。すると、ノーマルモードに対応するブロックＢＬＫでは、２Ｎバイトのデータが保持可能であり、束ねモードに対応するブロックＢＬＫでは、２つのメモリセルトランジスタＭＣに対して１ビットのデータが格納されるため、Ｎバイトのデータが保持可能である。
【００８６】
１．３  書き込み動作
次に、書き込み動作について説明する。書き込み動作は、大まかにはプログラム動作とプログラムベリファイ動作とを含む。そして、プログラム動作とプログラムベリファイ動作との組み合わせ（以下、「プログラムループ」と呼ぶ）を繰り返すことで、メモリセルトランジスタＭＣの閾値電圧がターゲットレベルまで上昇される。
【００８７】
プログラム動作は、電子を電荷蓄積層４６に注入することにより閾値電圧を上昇させる（または注入を禁止することで閾値電圧を維持させる）動作のことである。以下では、閾値電圧を上昇させる動作を「“０”プログラム」と呼び、“０”プログラム対象とされたビット線ＢＬには、センスアンプ２１から“０”プログラムに対応する電圧（例えば、電圧ＶＳＳ）が与えられる。他方で、閾値電圧を維持させる動作を「“１”プログラム」または「書き込み禁止」と呼び、“１”プログラム対象とされたビット線ＢＬには、センスアンプ２１から“１”プログラムに対応する電圧（以下、「電圧ＶＢＬ」と表記する）が与えられる。以下、“０”プログラムに対応するビット線をＢＬ（“０”）と表記し、“１”プログラムに対応するビット線をＢＬ（“１”）と表記する。
【００８８】
プログラムベリファイ動作は、プログラム動作の後、データを読み出し、メモリセルトランジスタＭＣの閾値電圧が目標とするターゲットレベルに達したか否かを判定する動作である。以下、メモリセルトランジスタＭＣの閾値電圧がターゲットレベルに達している場合を、「ベリファイをパスした」と表記し、ターゲットレベルまで達していない場合を、「ベリファイをフェイルした」と表記する。
【００８９】
なお、本実施形態では、メモリセルトランジスタＭＣが２値（１ビット）のデータを保持可能な場合について説明するが、メモリセルトランジスタＭＣは４値（２ビット）以上のデータを保持可能であってもよい。
【００９０】
１．３．１  書き込み動作の全体の流れ
まず、書き込み動作の全体の流れについて、図９を用いて説明する。
【００９１】
図９に示すように、ホスト機器２は、書き込み要求をコントローラ２００に送信する（ステップＳ１０）。
【００９２】
プロセッサ２３０は、ホスト機器２からの書き込み要求を受信すると、動作モードを選択する（ステップＳ１１）。より具体的には、ホスト機器２から受信した論理アドレスに対応してメモリ１００の物理アドレス（ブロックＢＬＫ）を割り当てる。このとき、ブロックアドレス情報に基づいて、割り当てた物理アドレス（ブロックＢＬＫ）がノーマルモードに対応している場合、プロセッサ２３０はノーマルモードを選択する。他方で、割り当てた物理アドレスが束ねモードに対応している場合、プロセッサ２３０は、束ねモードを選択する。
【００９３】
ノーマルモードを選択した場合（ステップＳ１２＿Ｙｅｓ）、プロセッサ２３０は、ノーマルモードに対応した書き込み命令（コマンド、物理アドレス、及びデータを含む）を発行し、メモリ１００に送信する（ステップＳ１３）。
【００９４】
シーケンサ１５は、受信した書き込み命令に応じて、ノーマルモードで書き込み動作を実行する（ステップＳ１４）。
【００９５】
他方で、束ねモードを選択した場合（ステップＳ１２＿Ｎｏ）、プロセッサ２３０は、束ねモードに対応した書き込み命令を発行し、メモリ１００に送信する（ステップＳ１５）。
【００９６】
シーケンサ１５は、受信した書き込み命令に応じて、束ねモードで書き込み動作を実行する（ステップＳ１６）。
【００９７】
１．３．２  書き込み動作時のコマンドシーケンス
次に、書き込み動作時のコマンドシーケンスについて、図１０及び図１１を用いて説明する。図１０は、ノーマルモードのコマンドシーケンスを示し、図１１は、束ねモードのコマンドシーケンスを示す。
【００９８】
図１０に示すように、まず、プロセッサ２３０は、書き込み動作を実行することを通知するコマンド“８０ｈ”をメモリ１００に出力するとともに、コマンドラッチイネーブル信号ＣＬＥを“Ｈ”レベルにしてアサートする。
【００９９】
次に、プロセッサ２３０は、アドレス“ＡＤＤ”を出力すると共に、アドレスラッチイネーブル信号ＡＬＥを“Ｈ”レベルにしてアサートする。なお、図１０の例では、アドレスを５サイクルで示しているが、サイクル数は任意である。
【０１００】
次に、プロセッサ２３０は、書き込みデータ“ＷＤ”を必要なサイクル数出力する。
【０１０１】
次に、プロセッサ２３０は、書き込み実行を指示するコマンド“１０ｈ”を出力すると共に、コマンドラッチイネーブル信号ＣＬＥを“Ｈ”レベルにしてアサートする。
【０１０２】
コマンド“１０ｈ”に応答して、メモリ１００は、ノーマルモードで書き込み動作を開始し、ビジー状態となる（ＲＢｎ＝“Ｌ”）。
【０１０３】
書き込み動作が完了すると、メモリ１００は、レディ状態となり、レディ／ビジー信号ＲＢｎを“Ｈ”レベルに復帰させる。
【０１０４】
次に、束ねモードのコマンドシーケンスについて説明する。以下では、図１０と異なる点を中心に説明する。
【０１０５】
図１１に示すように、まず、プロセッサ２３０は、書き込み動作における束ねモードを指示するプレフィックスコマンド“ＸＸｈ”をメモリ１００に出力するとともに、コマンドラッチイネーブル信号ＣＬＥを“Ｈ”レベルにしてアサートする。以降のプロセッサ２３０の動作は、図１０のコマンドシーケンスと同じである。
【０１０６】
コマンド“ＸＸｈ”及び“１０ｈ”に応答して、メモリ１００は、束ねモードで書き込み動作を開始し、ビジー状態となる（ＲＢｎ＝“Ｌ”）。
【０１０７】
書き込み動作が完了すると、メモリ１００はレディ状態となり、レディ／ビジー信号ＲＢｎは“Ｈ”レベルに復帰する。
【０１０８】
１．３．３  メモリにおける書き込み動作
次に、メモリ１００における書き込み動作について、図１２を用いて説明する。
【０１０９】
図１２に示すように、まず、メモリ１００は、コントローラ２００から書き込み命令を受信する（ステップＳ１０１）。
【０１１０】
プレフィックスコマンド“ＸＸｈ”を受信していない場合（ステップＳ１０２＿Ｎｏ）、すなわちノーマルモードの書き込み命令を受信した場合、シーケンサ１５は、ノーマルモードを選択する（ステップＳ１０３）。
【０１１１】
プレフィックスコマンド“ＸＸｈ”を受信した場合（ステップＳ１０２＿Ｙｅｓ）、すなわち束ねモードの書き込み命令を受信した場合、シーケンサ１５は、束ねモードを選択する（ステップＳ１０４）。
【０１１２】
次に、シーケンサ１５は、プログラム動作を実行する（ステップＳ１０５）。ノーマルモードが選択されている場合、ロウデコーダ１９Ａ及び１９Ｂは、選択ブロックＢＬＫのワード線ＷＬａ０〜ＷＬａ７またはＷＬｂ０〜ＷＬｂ０のいずれかにプログラム電圧を印加する。また、束ねモードが選択されている場合、ロウデコーダ１９Ａ及び１９Ｂは、選択ブロックＢＬＫのワード線ＷＬａ０〜ＷＬａ７のいずれかと、同層に設けられたワード線ＷＬｂ０〜ＷＬｂ０のいずれかにプログラム電圧を印加する。より具体的には、例えば束ねモードにおいて、ロウデコーダ１９Ａ及び１９Ｂは、選択ブロックＢＬＫのワード線ＷＬａ０及びＷＬｂ０にプログラム電圧を印加する。
【０１１３】
プログラム動作後、シーケンサ１５は、プログラムベリファイ動作を実行する（ステップＳ１０６）。
【０１１４】
ベリファイをフェイルした場合（ステップＳ１０７＿Ｎｏ）、シーケンサ１５は、プログラムループ回数が、予め設定された上限回数に達したか確認する（ステップＳ１０８）。
【０１１５】
プログラムループ回数が上限回数に達した場合（ステップＳ１０８＿Ｙｅｓ）、シーケンサ１５は書き込み動作を終了し、書き込み動作が正常に終了しなかった旨をコントローラ２００に報告する。
【０１１６】
プログラムループ回数が上限回数に達していない場合（ステップＳ１０８＿Ｎｏ）、シーケンサ１５は、プログラム電圧の設定電圧値をステップアップさせて、ステップＳ１０５に戻る。
【０１１７】
また、ベリファイをパスした場合（ステップＳ１０７＿Ｙｅｓ）、シーケンサ１５は書き込み動作を終了する。
【０１１８】
１．３．４  書き込み動作時の各配線の電圧
次に、書き込み動作時の各配線の電圧について、図１３及び図１４を用いて説明する。図１３は、書き込み動作時に各配線に印加される電圧の一例を示しており、図１４は、各配線の電圧を示すタイミングチャートを示している。図１３の例は、ノーマルモードにおいて、ストリングユニットＳＵ０のワード線ＷＬａ３が選択され、束ねモードにおいて、ストリングユニットＳＵ０のワード線ＷＬａ３及びＷＬｂ３が選択される場合を示している。なお、他のワード線ＷＬが選択された場合も同様である。
【０１１９】
図１３に示すように、ノーマルモードにおいてワード線ＷＬａ３が選択されているとする。すなわち、例えば選択ストリングユニットＳＵ０のメモリストリングＭＳａが選択され、メモリストリングＭＳｂが非選択とされている。この場合、ロウデコーダ１９Ａは、選択メモリストリングＭＳａにおいて、選択ワード線ＷＬａ３にプログラム電圧ＶＰＧＭを印加し、非選択ワード線ＷＬａ０〜ＷＬａ２及びＷＬａ４〜ＷＬａ７に電圧ＶＰＡＳＳをそれぞれ印加する。電圧ＶＰＧＭは、電子を電荷蓄積層４６に注入するための高電圧である。電圧ＶＰＡＳＳは、メモリセルトランジスタＭＣの閾値電圧によらず、メモリセルトランジスタＭＣをオン状態にする電圧である。電圧ＶＰＧＭと電圧ＶＰＡＳＳとは、ＶＰＧＭ＞ＶＰＡＳＳの関係にある。
【０１２０】
非選択メモリストリングＭＳｂにおいて、ワード線ＷＬａ３と同層に設けられているワード線ＷＬｂ３は、他のワード線ＷＬｂ０〜ＷＬｂ２及びＷＬｂ４〜ＷＬｂ７と同様に非選択とされる。ロウデコーダ１９Ｂは、ワード線ＷＬｂ０〜ＷＬｂ７に電圧ＶＰＡＳＳを印加する。
【０１２１】
また、ロウデコーダ１９Ａ及び１９Ｂは、選択ゲート線ＳＧＤａ０及びＳＧＤｂ０に、例えば電圧ＶＳＧＤ２をそれぞれ印加する。電圧ＶＳＧＤ２は、ビット線ＢＬ（“１”）に対応する選択トランジスタＳＴａ１をカットオフ状態にし、ビット線ＢＬ（“０”）に対応する選択トランジスタＳＴａ１をオン状態とする電圧である。更に、ロウデコーダ１９Ａ及び１９Ｂは、選択ゲート線ＳＧＳａ及びＳＧＳｂに、電圧ＶＳＧＳをそれぞれ印加する。電圧ＶＳＧＳは、選択トランジスタＳＴａ２及びＳＴｂ２をカットオフ状態とする電圧である。
【０１２２】
次に、束ねモードについて説明する。
【０１２３】
束ねモードにおいて、ワード線ＷＬａ３及びＷＬｂ３が選択されているとする。すなわち、例えば選択ストリングユニットＳＵ０のメモリストリングＭＳａ及びＭＳｂが選択されている。この場合、ロウデコーダ１９Ａ及び１９Ｂは、選択ワード線ＷＬａ３及びＷＬｂ３にプログラム電圧ＶＰＧＭをそれぞれ印加する。
【０１２４】
また、ロウデコーダ１９Ａは、非選択ワード線ＷＬａ０〜ＷＬａ２及びＷＬａ４〜ＷＬａ７に電圧ＶＰＡＳＳをそれぞれ印加する、ロウデコーダ１９Ｂは、非選択ワード線ＷＬｂ０〜ＷＬｂ２及びＷＬｂ４〜ＷＬｂ７に電圧ＶＰＡＳＳをそれぞれ印加する。
【０１２５】
また、ノーマルモードと同様に、ロウデコーダ１９Ａ及び１９Ｂは、選択ゲート線ＳＧＤａ０及びＳＧＤｂ０に、例えば電圧ＶＳＧＤ２をそれぞれ印加する。更に、ロウデコーダ１９Ａ及び１９Ｂは、選択ゲート線ＳＧＳａ及びＳＧＳｂに、電圧ＶＳＧＳをそれぞれ印加する。
【０１２６】
次に、各配線の電圧について詳細に説明する。
【０１２７】
図１４に示すように、時刻ｔ０において、センスアンプ２１は、ビット線ＢＬ（“０”）に電圧ＶＳＳを印加し、ビット線ＢＬ（“１”）に電圧ＶＢＬを印加する。ロウデコーダ１９Ａ及び１９Ｂは、選択ストリングユニットＳＵ０に対応する選択ゲート線ＳＧＤａ０及びＳＧＤｂ０に電圧ＶＳＧＤ１を印加し、非選択ストリングユニットＳＵ１〜ＳＵ３に対応する選択ゲート線ＳＧＤａ１〜ＳＧＤａ３及びＳＧＤｂ１〜ＳＧＤｂ３に電圧ＶＳＳを印加する。電圧ＶＳＧＤ１は、ビット線ＢＬの電圧に関わらず、選択トランジスタＳＴ１をオン状態にする電圧である。これにより、選択ストリングユニットＳＵ０の選択トランジスタＳＴａ１及びＳＴｂ１はオン状態とされ、非選択ストリングユニットＳＵ１〜ＳＵ３の選択トランジスタＳＴａ１及びＳＴｂ１はオフ状態とされる。
【０１２８】
また、ロウデコーダ１９Ａ及び１９Ｂは、選択ゲート線ＳＧＳ（ＳＧＳａ及びＳＧＳｂ）に電圧ＶＳＧＳを印加する。ソース線ＳＬには、電圧ＶＳＬが印加される。電圧ＶＳＬは電圧ＶＳＧＳよりも高い電圧である。これにより、ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴａ２及びＳＴｂ２はオフ状態とされる。
【０１２９】
時刻ｔ２において、ロウデコーダ１９Ａ及び１９Ｂは、選択ストリングユニットＳＵ０に対応する選択ゲート線ＳＧＤａ０及びＳＧＤｂ０に電圧ＶＳＧＤ２を印加する。これにより、ビット線ＢＬ（“１”）に対応する選択トランジスタＳＴａ１及びＳＴｂ１はカットオフ状態とされ、メモリストリングＭＳａ及びＭＳｂのチャネルはフローティング状態とされる。
【０１３０】
時刻ｔ３において、ロウデコーダ１９Ａ及び１９Ｂは、ワード線ＷＬ（ＷＬａ０〜ＷＬａ７及びＷＬｂ０〜ＷＬｂ７）に電圧ＶＰＡＳＳをそれぞれ印加する。これにより、フローティング状態にあるビット線ＢＬ（“１”）に対応するメモリストリングＭＳａ及びＭＳｂのチャネルの電圧は、ワード線ＷＬとのカップリングにより上昇する。
【０１３１】
時刻ｔ４において、ロウデコーダ１９Ａ及び／または１９Ｂは、選択ワード線ＷＬに電圧ＶＰＧＭを印加する。より具体的には、例えばノーマルモードの場合、ロウデコーダ１９Ａは、例えば選択ワード線ＷＬａ３に電圧ＶＰＧＭを印加する。また、例えば束ねモードの場合、ロウデコーダ１９Ａ及び１９Ｂは、選択ワード線ＷＬａ３及びＷＬｂ３に電圧ＶＰＧＭをそれぞれ印加する。これにより、選択ワード線ＷＬに接続された“０”データを書き込むメモリセルトランジスタＭＣでは、電荷蓄積層に電荷が注入される。他方で、選択ワード線ＷＬに接続された“１”データを書き込むメモリセルトランジスタＭＣでは、電圧ＶＰＧＭによるカップリングによりチャネルの電圧が上昇するため、電荷蓄積層に電荷がほとんど注入されない。
【０１３２】
その後、時刻ｔ５〜ｔ６で、リカバリ動作が行われ、各配線の電圧がリセットされる。
【０１３３】
１．４  読み出し動作
次に、読み出し動作について説明する。
【０１３４】
１．４．１  読み出し動作の全体の流れ
まず、読み出し動作の全体の流れについて、図１５を用いて説明する。
【０１３５】
図１５に示すように、ホスト機器２は、読み出し要求をコントローラ２００に送信する（ステップＳ２０）。
【０１３６】
プロセッサ２３０は、ホスト機器２からの読み出し要求を受信すると、動作モードを選択する（ステップＳ２１）。より具体的には、ホスト機器２から受信した論理アドレスに対応するメモリ１００の物理アドレス（ブロックＢＬＫ）を確認し、ブロックアドレス情報に基づいて選択した物理アドレスがノーマルモードに対応している場合、プロセッサ２３０はノーマルモードを選択する。他方で、選択した物理アドレスが束ねモードに対応している場合、プロセッサ２３０は、束ねモードを選択する。
【０１３７】
ノーマルモードを選択した場合（ステップＳ２２＿Ｙｅｓ）、プロセッサ２３０は、ノーマルモードに対応した読み出し命令（コマンド及び物理アドレスを含む）を発行し、メモリ１００に送信する（ステップＳ２３）。
【０１３８】
シーケンサ１５は、受信した読み出し命令に応じて、ノーマルモードで読み出し動作を実行する（ステップＳ２４）。
【０１３９】
他方で、束ねモードを選択した場合（ステップＳ２２＿Ｎｏ）、プロセッサ２３０は、束ねモードに対応した読み出し命令を発行し、メモリ１００に送信する（ステップＳ２５）。
【０１４０】
シーケンサ１５は、受信した読み出し命令に応じて、束ねモードで読み出し動作を実行する（ステップＳ２６）。
【０１４１】
シーケンサ１５は、読み出し動作が終了すると、読み出しデータをコントローラ２００に送信する（ステップＳ２７）。
【０１４２】
プロセッサ２３０は、メモリ１００から受信した読み出しデータのＥＣＣ処理を行った後、読み出し要求に対する読み出し応答として、ホスト機器２にエラー訂正された読み出しデータを送信する（ステップＳ２８）。
【０１４３】
ホスト機器２は、データを取得し（ステップＳ２９）、読み出し動作が終了する。
【０１４４】
１．４．２  読み出し動作時のコマンドシーケンス
次に、読み出し動作時のコマンドシーケンスについて、図１６及び図１７を用いて説明する。図１６は、ノーマルモードのコマンドシーケンスを示し、図１７は、束ねモードのコマンドシーケンスを示す。
【０１４５】
図１６に示すように、まず、プロセッサ２３０は、読み出し動作を実行することを通知するコマンド“００ｈ”をメモリ１００に出力するとともに、コマンドラッチイネーブル信号ＣＬＥを“Ｈ”レベルにしてアサートする。
【０１４６】
次に、プロセッサ２３０は、アドレス“ＡＤＤ”を出力すると共に、アドレスラッチイネーブル信号ＡＬＥを“Ｈ”レベルにしてアサートする。なお、図１０の例では、アドレスを５サイクルで示しているが、サイクル数は任意である。
【０１４７】
次に、プロセッサ２３０は、読み出し実行を指示するコマンド“３０ｈ”を出力すると共に、コマンドラッチイネーブル信号ＣＬＥを“Ｈ”レベルにしてアサートする。
【０１４８】
コマンド“３０ｈ”に応答して、メモリ１００は、ノーマルモードで読み出し動作を開始し、ビジー状態となる（ＲＢｎ＝“Ｌ”）。
【０１４９】
読み出し動作が完了すると、メモリ１００は、レディ状態となり、レディ／ビジー信号ＲＢｎを“Ｈ”レベルに復帰させる。
【０１５０】
プロセッサ２３０は、“Ｈ”レベルのレディ／ビジー信号ＲＢｎを受信すると、リードイネーブル信号ＲＥｎをトグルして、メモリ１００から読み出しデータ“ＲＤ”を読み出す。
【０１５１】
次に、束ねモードのコマンドシーケンスについて説明する。以下では、図１６と異なる点を中心に説明する。
【０１５２】
図１７に示すように、まず、プロセッサ２３０は、読み出し動作における束ねモードを指示するプレフィックスコマンド“ＹＹｈ”をメモリ１００に出力するとともに、コマンドラッチイネーブル信号ＣＬＥを“Ｈ”レベルにしてアサートする。以降のプロセッサ２３０の動作は、図１６のコマンドシーケンスと同じである。
【０１５３】
コマンド“ＹＹｈ”及び“３０ｈ”に応答して、メモリ１００は、束ねモードで読み出し動作を実行する。
【０１５４】
１．４．３  メモリにおける読み出し動作
次に、メモリ１００における読み出し動作について、図１８を用いて説明する。
【０１５５】
図１８に示すように、まず、メモリ１００は、コントローラ２００から読み出し命令を受信する（ステップＳ１１１）。
【０１５６】
プレフィックスコマンド“ＹＹｈ”を受信していない場合（ステップＳ１１２＿Ｎｏ）、すなわちノーマルモードの読み出し命令を受信した場合、シーケンサ１５は、ノーマルモードを選択する（ステップＳ１１３）。
【０１５７】
プレフィックスコマンド“ＹＹｈ”を受信した場合（ステップＳ１１２＿Ｙｅｓ）、すなわち束ねモードの書き込み命令を受信した場合、シーケンサ１５は、束ねモードを選択する（ステップＳ１１４）。
【０１５８】
次に、シーケンサ１５は、読み出し動作を実行する（ステップＳ１１５）。ノーマルモードが選択されている場合、ロウデコーダ１９Ａ及び１９Ｂは、選択ブロックＢＬＫのワード線ＷＬａ０〜ＷＬａ７またはＷＬｂ０〜ＷＬｂ０のいずれかに読み出し電圧を印加する。また、束ねモードが選択されている場合、ロウデコーダ１９Ａ及び１９Ｂは、選択ブロックＢＬＫのワード線ＷＬａ０〜ＷＬａ７のいずれかと、同層に設けられたワード線ＷＬｂ０〜ＷＬｂ０のいずれかに読み出し電圧を印加する。より具体的には、例えば、ロウデコーダ１９Ａ及び１９Ｂは、選択ブロックＢＬＫのワード線ＷＬａ０及びＷＬｂ０に読み出し電圧を印加する。
【０１５９】
シーケンサ１５は、リードイネーブル信号ＲＥｎに応じて、読み出しデータを出力する（ステップＳ１１６）。
【０１６０】
１．４．４  読み出し動作時の各配線の電圧
次に、読み出し動作時の各配線の電圧について、図１９〜図２１を用いて説明する。図１９は、読み出し動作時に各配線に印加される電圧の一例を示している。図２０は、ノーマルモードにおける各配線の電圧を示し、図２１は、束ねモードにおける各配線の電圧を示している。図１９〜図２１の例は、ノーマルモードにおいて、ストリングユニットＳＵ０のワード線ＷＬａ３が選択され、束ねモードにおいて、ストリングユニットＳＵ０のワード線ＷＬａ３及びＷＬｂ３が選択される場合を示している。なお、他のワード線ＷＬが選択された場合も同様である。
【０１６１】
以下の説明では、説明を簡便にするためにワード線ＷＬ及びメモリセルトランジスタＭＣの番号に変数ｉを用いる。変数ｉは、例えばコントローラ２００が備えるカウンタ（不図示）によって保持される変数であり、コントローラ２００の制御によってインクリメントされる。
【０１６２】
図１９に示すように、ノーマルモードにおいてワード線ＷＬａ３（ＷＬａｉ；ｉ＝３）が選択されている場合、ロウデコーダ１９Ａは、選択メモリストリングＭＳａにおいて、選択ワード線ＷＬａ３に読み出し電圧ＶＣＧＲＶを印加し、非選択ワード線ＷＬａ０〜ＷＬａ２及びＷＬａ４〜ＷＬａ７に電圧ＲＥＡＤをそれぞれ印加する。電圧ＶＣＧＲＶは、読み出し対象データの閾値電圧レベルに応じた電圧である。電圧ＶＲＥＡＤは、メモリセルトランジスタＭＣの閾値電圧によらず、メモリセルトランジスタＭＣをオン状態にする電圧である。電圧ＶＣＧＲＶと電圧ＶＲＥＡＤとは、ＶＣＧＲＶ＜ＶＲＥＡＤの関係にある。
【０１６３】
ロウデコーダ１９Ｂは、非選択メモリストリングＭＳｂにおいて、ワード線ＷＬａ３と同層に設けられているワード線ＷＬｂ３（ＷＬｂｉ）、下層に設けられているワード線ＷＬｂ２（ＷＬｂ（ｉ−１））、及び上層に設けられているワード線ＷＬｂ４（ＷＬｂ（ｉ＋１））に、例えば負電圧ＶＢＢを印加する。すなわち、非選択メモリストリングＭＳｂにおいて、ワード線ＷＬｂ（ｉ−１）、ＷＬｂｉ、及びＷＬｂ（ｉ＋１）に、負電圧ＶＢＢが印加される。負電圧ＶＢＢは、メモリセルトランジスタＭＣの閾値電圧によらず、メモリセルトランジスタＭＣをカットオフ状態にする電圧である。読み出し動作においては、誤読み出しを防止するため、非選択メモリストリングＭＳｂのワード線ＷＬｂ（ｉ−１）、ＷＬｂｉ、及びＷＬｂ（ｉ＋１）に対応するメモリセルトランジスタＭＣｂ（ｉ−１）、ＭＣｂｉ、及びＭＣｂ（ｉ＋１）がオフ状態とされる。
【０１６４】
なお、非選択メモリストリングＭＳｂのワード線ＷＬｂ（ｉ−１）、ＷＬｂｉ、及びＷＬｂ（ｉ＋１）に印加される電圧は負電圧でなくてもよい。メモリセルトランジスタＭＣｂ（ｉ−１）、ＭＣｂｉ、及びＭＣｂ（ｉ＋１）がオフ状態とされる電圧であればよい。更に、オフ状態とされる非選択メモリストリングＭＳｂのメモリセルトランジスタＭＣｂの個数は任意であり、同層の非選択メモリセルトランジスタＭＣｂｉが含まれていればよい。例えば、非選択メモリストリングＭＳｂのメモリセルトランジスタＭＣｂ０〜ＭＣｂ７がオフ状態とされていてもよい。
【０１６５】
また、ロウデコーダ１９Ｂは、他の非選択ワード線ＷＬｂ０、ＷＬｂ１、及びＷＬｂ５〜ＷＬｂ７に、電圧ＶＲＥＡＤを印加する。
【０１６６】
更に、ロウデコーダ１９Ａ及び１９Ｂは、選択ゲート線ＳＧＤａ０及びＳＧＤｂ０、並びに選択ゲート線ＳＧＳａ及びＳＧＳｂに、電圧ＶＳＧをそれぞれ印加する。電圧ＶＳＧは、選択トランジスタＳＴａ１、ＳＴｂ１、ＳＴａ２、及びＳＴｂ２をオン状態にする電圧である。
【０１６７】
次に、束ねモードについて説明する。
【０１６８】
束ねモードにおいて、ワード線ＷＬａ３及びＷＬｂ３が選択されている場合、ロウデコーダ１９Ａ及び１９Ｂは、選択ワード線ＷＬａ３及びＷＬｂ３に読み出し電圧ＶＣＧＲＶをそれぞれ印加する。また、ロウデコーダ１９Ａは、非選択ワード線ＷＬａ０〜ＷＬａ２及びＷＬａ４〜ＷＬａ７に電圧ＶＲＥＡＤをそれぞれ印加する。ロウデコーダ１９Ｂは、非選択ワード線ＷＬｂ０〜ＷＬｂ２及びＷＬｂ４〜ＷＬｂ７に電圧ＲＥＡＤをそれぞれ印加する。
【０１６９】
更に、ノーマルモードと同様に、ロウデコーダ１９Ａ及び１９Ｂは、選択ゲート線ＳＧＤａ０及びＳＧＤｂ０、並びに選択ゲート線ＳＧＳａ及びＳＧＳｂに、電圧ＶＳＧをそれぞれ印加する。
【０１７０】
次に、ノーマルモードにおける各配線の電圧について詳細に説明する。
【０１７１】
図２０に示すように、時刻ｔ０において、ロウデコーダ１９Ａ及び１９Ｂは、選択ストリングユニットＳＵ０に対応する選択ゲート線ＳＧＤａ０及びＳＧＤｂ０に電圧ＶＳＧを印加し、非選択ストリングユニットＳＵ１〜ＳＵ３に対応する選択ゲート線ＳＧＤａ１〜ＳＧＤａ３及びＳＧＤｂ１〜ＳＧＤｂ３に電圧ＶＳＳを印加する。これにより、選択ストリングユニットＳＵ０の選択トランジスタＳＴａ１及びＳＴｂ１はオン状態とされ、非選択ストリングユニットＳＵ１〜ＳＵ３の選択トランジスタＳＴａ１及びＳＴｂ１はオフ状態とされる。
【０１７２】
また、ロウデコーダ１９Ａ及び１９Ｂは、選択ゲート線ＳＧＳ（ＳＧＳａ及びＳＧＳｂ）に電圧ＶＳＧを印加する。これにより、ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴａ２及びＳＴｂ２はオフ状態とされる。
【０１７３】
ロウデコーダ１９Ａは、選択ワード線ＷＬ（ＷＬａｉ；例えばｉ＝３）に、読み出し電圧ＶＣＧＲＶを印加する。これにより、選択メモリセルトランジスタＭＣａｉの閾値電圧が電圧ＶＣＧＲＶより低い場合、メモリセルトランジスタＭＣａｉはオン状態とされ、閾値電圧が電圧ＶＣＧＲＶ以上の場合、メモリセルトランジスタＭＣａｉはオフ状態とされる。
【０１７４】
ロウデコーダ１９Ｂは、非選択ワード線ＷＬｂ（ｉ−１）、ＷＬｂｉ、及びＷＬｂ（ｉ＋１）に、負電圧ＶＢＢをそれぞれ印加する。これにより、メモリセルトランジスタＭＣｂ（ｉ−１）、ＭＣｂｉ、及びＭＣｂ（ｉ＋１）はオフ状態とされる。
【０１７５】
更に、ロウデコーダ１９Ａ及び１９Ｂは、他の非選択ワード線ＷＬ（ＷＬａ０〜ＷＬａ２、ＷＬａ４〜ＷＬａ７、ＷＬｂ０、ＷＬｂ１、及びＷＬｂ５〜ＷＬｂ７）に、電圧ＶＲＥＡＤをそれぞれ印加する。これにより、メモリセルトランジスタＭＣａ０〜ＭＣａ２、ＭＣａ４〜ＭＣａ７、ＭＣｂ０、ＭＣｂ１、及びＭＣｂ５〜ＭＣｂ７は、オン状態とされる。
【０１７６】
時刻ｔ１において、センスアンプ２１は、読み出し対象となるビット線ＢＬに電圧ＶＢＬＲＤを印加し、読み出し対象ではないビット線ＢＬに電圧ＶＣＥＬＳＲＣを印加する。ソース線ＳＬには、電圧ＶＣＥＬＳＲＣが印加される。電圧ＶＢＬＲＤは、読み出し対象のビット線ＢＬに印加される電圧である。電圧ＶＣＥＬＳＲＣは、ソース線ＳＬ及び読み出し対象ではないビット線ＢＬに印加される電圧である。電圧ＶＢＬＲＤと電圧ＶＣＥＬＳＲＣとは、ＶＢＬＲＤ＞ＶＣＥＬＳＲＣ（＞ＶＳＳ）の関係にある。
【０１７７】
時刻ｔ１〜ｔ２の間、センスアンプ２１において、データが読み出される。そして、時刻ｔ２において、リカバリ動作が行われ、各配線の電圧がリセットされる。
【０１７８】
次に、束ねモードにおける各配線の電圧について詳細に説明する。以下では、図２０のノーマルモードと異なる点を中心に説明する。
【０１７９】
図２１に示すように、時刻ｔ０において、ロウデコーダ１９Ａ及び１９Ｂは、選択ワード線ＷＬ（ＷＬａｉ及びＷＬｂｉ；例えばｉ＝３）に、読み出し電圧ＶＣＧＲＶを印加する。これにより、選択メモリセルトランジスタＭＣａｉ及びＭＣｂｉの閾値電圧が電圧ＶＣＧＲＶより低い場合、メモリセルトランジスタＭＣａｉ及びＭＣｂｉはオン状態とされ、閾値電圧が電圧ＶＣＧＲＶ以上の場合、メモリセルトランジスタＭＣａｉ及びＭＣｂｉはオフ状態とされる。
【０１８０】
また、ロウデコーダ１９Ａ及び１９Ｂは、非選択ワード線ＷＬ（ＷＬａ０〜ＷＬａ２、ＷＬａ４〜ＷＬａ７、ＷＬｂ０〜ＷＬｂ２、及びＷＬｂ４〜ＷＬｂ７）に、電圧ＶＲＥＡＤをそれぞれ印加する。これにより、メモリセルトランジスタＭＣａ０〜ＭＣａ２、ＭＣａ４〜ＭＣａ７、ＭＣｂ０〜ＭＣｂ２、及びＭＣｂ４〜ＭＣｂ７は、オン状態とされる。
【０１８１】
他の動作は、ノーマルモードと同様である。
【０１８２】
１．５  本実施形態に係る効果
本実施形態に係る構成であれば、記憶容量の低減を抑制できる。本効果につき詳述する。
【０１８３】
例えば、メモリピラーＭＰが同層にある２つのワード線ＷＬに接し、１つのメモリピラーＭＰに対して同層に２つのメモリセルトランジスタＭＣが設けられているツインセル構造を有するＮＡＮＤ型フラッシュメモリがある。ツインセル構造を有するＮＡＮＤ型フラッシュメモリでは、例えば製造のバラつき等により、同層に設けられた２つのワード線ＷＬ間に配線ショートが発生すると、メモリセルトランジスタＭＣの書き込み動作及び読み出し動作が正常にできなくなる。このため、同層ワード線ＷＬ間に配線ショートが発生したブロックＢＬＫは、使用不可とされる（以下、「バッドブロック」と表記する）。この結果、メモリ１００の実効的な記憶容量が低減する。
【０１８４】
これに対し、本実施形態に係る構成であれば、書き込み動作及び読み出し動作において、ノーマルモードと束ねモードの２つの動作モードを有する。ノーマルモードでは、１つのブロックＢＬＫにおいて同層に設けられた２つのワード線ＷＬのいずれか一方を選択できる。すなわち、ツインセル構造の一方のメモリセルトランジスタＭＣを選択できる。また、束ねモードでは、１つのブロックＢＬＫにおいて同層に設けられた２つのワード線ＷＬの両方を選択できる。すなわち、ツインセルの２つのメモリセルトランジスタＭＣを選択できる。これにより、同層のワード線ＷＬ間に配線ショートが発生したブロックＢＬＫにおいては、束ねモードを選択して、書き込み動作及び読み出し動作を実行させることができる。この結果、同層のワード線ＷＬ間に配線ショートが発生したブロックＢＬＫをバッドブロックとせずに使用できるため、メモリ１００の実効的な記憶容量の低減を抑制できる。
【０１８５】
更に、本実施形態に係る構成であれば、束ねモードでデータを保持することにより、同層のワード線ＷＬ間に配線ショートが発生しても誤読み出しを抑制できる。よって、半導体記憶装置の信頼性を向上させることができる。
【０１８６】
更に、本実施形態に係る構成であれば、同層のワード線ＷＬ間に配線ショートが発生したブロックＢＬＫについては束ねモードで使用することによりバッドブロック化を救済できるため、例えば、メモリ１００の製造検査において、チップ不良率を低減できる。よって、製造歩留まりの低下を抑制できる。
【０１８７】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、ノーマルモードと束ねモードの設定方法について、３つの例を示す。以下、第１実施形態と異なる点を中心に説明する。
【０１８８】
２．１  第１例
まず、第１例について説明する。第１例では、出荷前検査の結果から動作モードを設定する場合について、図２２を用いて説明する。図２２は、製品の出荷前検査の結果と動作モードの関係を示すテーブルである。
【０１８９】
図２２に示すように、製品の出荷前検査として、各ブロックＢＬＫにおいて、例えば、ワード線ＷＬａ０及びＷＬｂ０のような同層のワード線ＷＬに発生した配線ショート（以下、「同層間ショート」とも表記する）と、例えば、ワード線ＷＬａ０及びＷＬａ１のような異なる層のワード線ＷＬに発生した配線ショート（以下、「異層間ショート」とも表記する）の検査を実施する。この結果、同層間ショート及び異層間ショートの検査をともにパスした場合、そのブロックＢＬＫは、正常ブロックＢＬＫと判定され、ノーマルモードで使用可能とされる。同層間ショートの検査をフェイルして、異層間ショートの検査をパスした場合、そのブロックＢＬＫは、同層間ショートありと判定され、束ねモードで使用可能とされる。また、同層間ショートの検査結果に関わらず、異層間ショートの検査をフェイルした場合、そのブロックＢＬＫは、使用不可と判定され、バッドブロック化される。
【０１９０】
これらの結果は、例えばメモリ１００のメモリセルアレイ１８の管理領域、またはシステム情報を保持するレジスタ等にブロックアドレス情報として書き込まれる。これにより、メモリ１００は、製品出荷の段階で、各ブロックＢＬＫにノーマルモード及び束ねモードのいずれかが割り当てられる。
【０１９１】
コントローラ２００は、メモリ１００から動作モードに関するブロックアドレス情報を読み出し、ブロックアドレス情報に基づいて動作モードの選択を行う。
【０１９２】
２．２  第２例
次に、第２例について説明する。第２例では、製品出荷後の経時劣化の影響により、動作モードを決定する場合について、図２３を用いて説明する。
【０１９３】
図２３に示すように、メモリシステム１は、書き込み動作または読み出し動作を実行する（ステップＳ２０１）。
【０１９４】
書き込み動作または読み出し動作が正常に終了した場合（ステップＳ２０２＿Ｙｅｓ）、ステップＳ２０３以降の処理は実行されない。
【０１９５】
書き込み動作または読み出し動作が正常に終了しなかった場合（ステップＳ２０２＿Ｎｏ）、より具体的には、例えば、書き込み動作においてプログラムループの回数が上限回数に達した場合、または読み出し動作において読み出しデータのエラービット数がＥＣＣ処理により訂正可能なビット数を超えた場合等に、プロセッサ２３０は、ワード線ＷＬ間のショートチェックを実行する（ステップＳ２０３）。例えば、異層間の配線ショートチェックでは、偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４、及びＷＬ６と奇数ワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７とで異なる電圧を印加して、配線ショートの有無を確認する。また、例えば、同層間の配線ショートチェックでは、同層のワード線ＷＬａとワード線ＷＬｂとで異なる電圧を印加して、配線ショートの有無を確認する。
【０１９６】
異層間の配線ショートがある場合（ステップＳ２０４＿Ｙｅｓ）、プロセッサ２３０は、対象のブロックＢＬＫをバッドブロック化し使用不可にする（ステップＳ２０６）。より具体的には、プロセッサ２３０は、対象ブロックＢＬＫに救済可能な有効データがあれば、他のブロックＢＬＫにデータを移動させた後、バッドブロック化に関するパラメータ情報をメモリ１００に送信する。メモリ１００は、パラメータ情報に基づいてブロックアドレス情報（ブロックＢＬＫへの動作モードの割り当ての変更）を更新する。
【０１９７】
異層間の配線ショートがない場合（ステップＳ２０４＿Ｎｏ）、同層間の配線ショートのチェック結果を確認する。
【０１９８】
同層間の配線ショートがない場合（ステップＳ２０５＿Ｎｏ）、プロセッサ２３０は、ノーマルモードを選択する（ステップＳ２０７）。対象ブロックＢＬＫは、ノーマルモードで使用されているため、プロセッサ２３０によるブロックアドレス情報の更新は、行われない。
【０１９９】
同層間の配線ショートがある場合（ステップＳ２０５＿Ｙｅｓ）、プロセッサ２３０は、束ねモードを選択する（ステップＳ２０８）。より具体的には、プロセッサ２３０は、対象ブロックＢＬＫをノーマルモードで使用していた場合、救済可能な有効データがあれば、他のブロックＢＬＫにデータを移動させた後、束ねモードに関するパラメータ情報をメモリ１００に送信する。メモリ１００は、パラメータ情報に基づいてブロックアドレス情報を更新する。また、対象ブロックＢＬＫを束ねモードで使用していた場合、プロセッサ２３０によるブロックアドレス情報の更新は、行われない。
【０２００】
２．３  第３例
次に、第３例について説明する。第３例では、データに応じて、動作モードを選択する場合について説明する。
【０２０１】
例えば、メモリセルアレイ１８のユーザ領域に対応するブロックＢＬＫはノーマルモードに対応し、管理領域に対応するブロックＢＬＫは束ねモードに対応するように、各ブロックにノーマルモード及び束ねモードのいずれかを割り当てておく。
【０２０２】
これにより、例えば、プロセッサ２３０は、ユーザ領域に対応するブロックＢＬＫにおいて書き込み動作及び読み出し動作を実行する場合、ノーマルモードを選択し、管理領域に対応するブロックＢＬＫにおいて書き込み動作及び読み出し動作を実行する場合、束ねモードを選択する。
【０２０３】
なお、ノーマルモードと束ねモードを割り当てるブロックＢＬＫは任意に設定可能である。
【０２０４】
２．４  本実施形態に係る効果
本実施形態を第１実施形態に適用できる。なお、第１例〜第３例のうち、複数を組み合わせて第１実施形態に適用してもよい。
【０２０５】
更に、本実施形態の第１例に係る構成であれば、製品出荷検査におけるバッドブロックの発生頻度が低減されるため、製品歩留まりの低下を抑制できる。
【０２０６】
更に、本実施形態の第２例に係る構成であれば、製品の経時劣化によるバッドブロックの増加を抑制できる。よって、使用中の製品における実効的な記憶容量の低減を抑制できる。
【０２０７】
更に、本実施形態の第３例に係る構成であれば、ワード線ＷＬの同層間ショートが発生していないブロックＢＬＫにおいても、束ねモードを適用できる。束ねモードに対応しているブロックＢＬＫでは、同層間ショートが発生しても、誤読み出しを抑制できるため、データの信頼性を向上させることができる。
【０２０８】
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、メモリ１００が動作モードを選択する場合について説明する。以下、第１実施形態と異なる点を中心に説明する。
【０２０９】
３．１  書き込み動作
３．１．１  書き込み動作の全体の流れ
まず、書き込み動作の全体の流れについて説明する。本実施形態では、プロセッサ２３０は、ホスト機器２から書き込み要求を受信すると、第１実施形態の図９のステップＳ１１における動作モードの選択を行わずに、書き込み命令をメモリ１００に送信する。より具体的には、プロセッサ２３０は、第１実施形態の図１０で説明したコマンドシーケンスをメモリ１００に送信する。
【０２１０】
３．１．２  メモリにおける書き込み動作
次に、メモリ１００における書き込み動作について、図２４を用いて説明する。
【０２１１】
図２４に示すように、まず、メモリ１００は、コントローラ２００から書き込み命令を受信する（ステップＳ１０１）。シーケンサ１５は、例えば管理領域に保存されているブロックアドレス情報を参照して、コントローラ２００から受信したアドレスＡＤＤ（ブロックアドレス）を確認する。
【０２１２】
選択ブロックＢＬＫがノーマルモード対応ブロックＢＬＫである場合（ステップＳ１２０＿Ｙｅｓ）、シーケンサ１５は、ノーマルモードを選択する（ステップＳ１０３）。
【０２１３】
他方で、選択ブロックＢＬＫが束ねモード対応ブロックＢＬＫである場合（ステップＳ１２０＿Ｎｏ）、シーケンサ１５は、束ねモードを選択する（ステップＳ１０４）。
【０２１４】
ステップＳ１０５以降の動作は、第１実施形態の図１２と同様である。
【０２１５】
３．２  読み出し動作
３．２．１  読み出し動作の全体の流れ
次に、読み出し動作の全体の流れについて説明する。本実施形態では、プロセッサ２３０は、ホスト機器２から読み出し要求を受信すると、第１実施形態の図１５のステップＳ２１における動作モードの選択を行わずに、読み出し命令をメモリ１００に送信する。より具体的には、プロセッサ２３０は、第１実施形態の図１６で説明したコマンドシーケンスをメモリ１００に送信する。
【０２１６】
３．２．２  メモリにおける読み出し動作
次に、メモリ１００における読み出し動作について、図２５を用いて説明する。
【０２１７】
図２５に示すように、まず、メモリ１００は、コントローラ２００から読み出し命令を受信する（ステップＳ１１１）。シーケンサ１５は、例えば管理領域に保存されているブロックアドレス情報を参照して、コントローラ２００から受信したアドレスＡＤＤ（ブロックアドレス）を確認する。
【０２１８】
選択ブロックＢＬＫがノーマルモード対応ブロックＢＬＫである場合（ステップＳ１３０＿Ｙｅｓ）、シーケンサ１５は、ノーマルモードを選択する（ステップＳ１１３）。
【０２１９】
選択ブロックＢＬＫが束ねモード対応ブロックＢＬＫである場合（ステップＳ１３０＿Ｎｏ）、シーケンサ１５は、束ねモードを選択する（ステップＳ１１４）。
【０２２０】
次に、第１実施形態の図１８と同様に、シーケンサ１５は、読み出し動作を実行する（ステップＳ１１５）。
【０２２１】
３．３  本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【０２２２】
なお、第２実施形態と第３実施形態とを組み合わせてもよい。
【０２２３】
４．変形例
上記実施形態に係るメモリシステムは、半導体記憶装置(100)と、半導体記憶装置を制御するコントローラ(200)とを含む。半導体記憶装置は、第１方向(Z方向)に積層された複数の第１配線層(31;WLa)と、第１方向に交差する第２方向(Y方向)において複数の第１配線層のうちのいずれかと離れてそれぞれ配置された複数の第２配線層(31;WLb)と、複数の第１配線層と複数の第２配線層との間に設けられ、第１方向(Z方向)に延伸する半導体ピラー(48)と、複数の第１配線層と半導体ピラーとの間に配置される第１電荷蓄積層(46)と、複数の第２配線層と半導体ピラーとの間に配置される第２電荷蓄積層(46)と、複数の第１配線層の一つと複数の第２配線層のうちの対応する一つとを独立に選択する第１モード(ノーマルモード)の制御と、複数の第１配線層の一つと複数の第２配線層のうちの対応する一つとを一括に選択する第２モード(束ねモード)の制御を行うことが可能な制御部(15)とを含む。コントローラは、半導体記憶装置の制御部を制御して、第１モードの制御または第２モードの制御を行わせる。
【０２２４】
上記実施形態を適用することにより、記憶容量の低減を抑制できるメモリシステムを提供できる。
【０２２５】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【０２２６】
例えば、上記実施形態では、１つのメモリピラーＭＰに対応するメモリセルトランジスタＭＣが、同層に２つ設けられているツインセル構造について説明したが、これに限定されない。例えば、１つのメモリピラーＭＰに対応するメモリセルトランジスタＭＣが、同層に４つ設けられていてもよい。すなわち、メモリピラーＭＰが同層に設けられた４つのワード線ＷＬと接していてもよい。
【０２２７】
また、上記実施形態では、第２動作モードにおいて、選択されたワード線ＷＬａとＷＬｂ（例えば、図１３におけるワード線ＷＬａ３及びＷＬｂ３）に同じ電圧ＶＰＧＭが印加されているが、選択ワード線ＷＬａに印加される電圧と選択ワード線ＷＬｂに印加される電圧とは、製造上または設計上のバラつきによる誤差を含んでいてもよい。
【０２２８】
また、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【０２２９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２３０】
１…メモリシステム、２…ホスト機器、１０…入出力回路、１１…ロジック制御回路、１２…ステータスレジスタ、１３…アドレスレジスタ、１４…コマンドレジスタ、１５…シーケンサ、１６…レディ／ビジー回路、１７…電圧発生回路、１８…メモリセルアレイ、１９Ａ、１９Ｂ…ロウデコーダ、２０Ａ、２０Ｂ…ロウドライバ、２１…センスアンプ、２２…データレジスタ、２３…カラムデコーダ、３０、３０ａ、３０ｂ、３１、３１ａ、３１ｂ、３２、４２、５４…配線層、４０…半導体基板、４１、４３、５１、５３…絶縁層、４５…ブロック絶縁膜、４６…電荷蓄積層、４７…トンネル絶縁膜、４８…半導体層、４９…コア層、５０…キャップ層、５１…絶縁層、５２…コンタクトプラグ、１００…メモリ、２００…コントローラ、２１０…ホストインターフェイス回路、２２０…内蔵メモリ、２３０…プロセッサ、２４０…バッファメモリ、２５０…ＮＡＮＤインターフェイス回路、２６０…ＥＣＣ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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