(57)【要約】【課題】好適に制御可能な半導体記憶装置を提供する。【解決手段】一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に配設された複数の第１ゲート電極と、第１方向に延伸し、複数の第１ゲート電極と対向する第１部分と、第１部分よりも基板から遠い第２部分と、を含む第１半導体膜と、複数の第１ゲート電極と第１半導体膜の第１部分との間に設けられた第１ゲート絶縁膜と、を備える。また、この半導体記憶装置は、複数の第１ゲート電極よりも基板から遠い第２ゲート電極と、第１方向に延伸し、第１方向の一端が第１半導体膜の第２部分に接続され、第２ゲート電極と対向する第２半導体膜と、第２ゲート電極と第２半導体膜との間に設けられた第２ゲート絶縁膜と、を備える。また、第１半導体膜の第２部分は炭素（Ｃ）を含む。【選択図】図５
2020038898.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面と交差する第１方向に配設された複数の第１ゲート電極と、
前記第１方向に延伸し、前記複数の第１ゲート電極と対向する第１部分と、前記第１部分よりも前記基板から遠い第２部分と、を含む第１半導体膜と、
前記複数の第１ゲート電極と前記第１半導体膜の第１部分との間に設けられた第１ゲート絶縁膜と、
前記複数の第１ゲート電極よりも前記基板から遠い第２ゲート電極と、
前記第１方向に延伸し、前記第１方向の一端が前記第１半導体膜の第２部分に接続され、前記第２ゲート電極と対向する第２半導体膜と、
前記第２ゲート電極と前記第２半導体膜との間に設けられた第２ゲート絶縁膜と
を備え、
前記第１半導体膜の第２部分は炭素（Ｃ）を含む
半導体記憶装置。
【請求項２】
前記第１半導体膜の第２部分における炭素の濃度は、前記第１部分における炭素の濃度、及び、前記第２半導体膜における炭素の濃度よりも大きい
請求項１記載の半導体記憶装置。
【請求項３】
前記第１半導体膜及び前記第２半導体膜における炭素の濃度は、
前記第２部分の第１の位置において最大又は極大となり、
前記第１の位置よりも前記基板に近い第２の位置に近付くにつれて減少し、
前記第１の位置よりも前記基板から遠い第３の位置に近付くにつれて減少する
請求項１又は２記載の半導体記憶装置。
【請求項４】
前記第２半導体膜はホウ素（Ｂ）又はリン（Ｐ）を含み、
前記第２半導体膜におけるホウ素又はリンの濃度は、前記第１半導体膜におけるホウ素又はリンの濃度よりも大きい
請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項５】
前記第１方向において、前記第２半導体膜の幅は前記第１半導体膜の幅よりも小さい
請求項１〜４のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
以下に記載された実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
基板と、基板の表面と交差する第１方向に配設された複数のゲート電極と、第１方向に延伸してこれら複数のゲート電極に対向する半導体膜と、複数のゲート電極及び半導体膜の間に設けられたゲート絶縁膜と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−１７４８６６
【発明の概要】
【発明が解決しようとする課題】
【０００４】
好適に制御可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に配設された複数の第１ゲート電極と、第１方向に延伸し、複数の第１ゲート電極と対向する第１部分と、第１部分よりも基板から遠い第２部分と、を含む第１半導体膜と、複数の第１ゲート電極と第１半導体部の第１部分との間に設けられた第１ゲート絶縁膜と、を備える。また、この半導体記憶装置は、複数の第１ゲート電極よりも基板から遠い第２ゲート電極と、第１方向に延伸し、第１方向の一端が第１半導体膜の第２部分に接続され、第２ゲート電極と対向する第２半導体膜と、第２ゲート電極と第２半導体膜との間に設けられた第２ゲート絶縁膜と、を備える。また、第１半導体膜の第２部分は炭素（Ｃ）を含む。
【発明の効果】
【０００６】
好適に制御可能な半導体記憶装置を提供する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置の模式的な等価回路図である。
【図２】同半導体記憶装置の一部の構成を示す模式的な斜視図である。
【図３】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図４】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図５】同半導体記憶装置における不純物の分布を示す模式的な図である。
【図６】比較例に係る半導体記憶装置における不純物の分布を示す模式的な図である。
【図７】第１の実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。
【図８】同製造方法を示す模式的な断面図である。
【図９】同製造方法を示す模式的な断面図である。
【図１０】同製造方法を示す模式的な断面図である。
【図１１】同製造方法を示す模式的な断面図である。
【図１２】同製造方法を示す模式的な断面図である。
【図１３】同製造方法を示す模式的な断面図である。
【図１４】同製造方法を示す模式的な断面図である。
【図１５】同製造方法を示す模式的な断面図である。
【図１６】同製造方法を示す模式的な断面図である。
【図１７】同製造方法を示す模式的な断面図である。
【図１８】同製造方法を示す模式的な断面図である。
【図１９】同製造方法を示す模式的な断面図である。
【図２０】同製造方法を示す模式的な断面図である。
【図２１】同製造方法を示す模式的な断面図である。
【図２２】同製造方法を示す模式的な断面図である。
【図２３】同製造方法を示す模式的な断面図である。
【図２４】同製造方法を示す模式的な断面図である。
【図２５】同製造方法を示す模式的な断面図である。
【図２６】変形例に係る半導体記憶装置における不純物の分布を示す模式的な図である。
【図２７】変形例に係る半導体記憶装置における不純物の分布を示す模式的な図である。
【発明を実施するための形態】
【０００８】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、これらの実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【０００９】
また、本明細書においては、基板の表面と交差する方向を第１方向と、第１方向と交差する方向を第２方向と、第１方向及び第２方向と交差する方向を第３方向と呼ぶ。また、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。Ｘ方向、Ｙ方向及びＺ方向は、それぞれ、第１〜第３方向のいずれかと対応していても良いし、対応していなくても良い。
【００１０】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
【００１１】
また、本明細書において、構成、部材等について、所定方向の「幅」又は「厚み」と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅又は厚みを意味することがある。
【００１２】
［第１の実施形態］
［構成］
図１は、第１の実施形態に係る半導体記憶装置の模式的な等価回路図である。説明の都合上、図１では一部の構成を省略する。
【００１３】
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＡと、メモリセルアレイＭＡを制御する周辺回路ＰＣと、を備える。
【００１４】
メモリセルアレイＭＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、それぞれ、複数のサブブロックＳＢを備える。これら複数のサブブロックＳＢは、それぞれ、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリユニットＭＵの他端は、それぞれ、共通の下部配線ＳＣ及びソース線ＳＬを介して周辺回路ＰＣに接続される。
【００１５】
メモリユニットＭＵは、ビット線ＢＬ及び下部配線ＳＣの間に直列に接続されたドレイン選択トランジスタＳＴＤ、メモリストリングＭＳ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
【００１６】
メモリストリングＭＳは、直列に接続された複数のメモリセルＭＣを備える。メモリセルＭＣは、半導体膜と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体膜は、チャネル領域として機能する。ゲート絶縁膜は、データを記憶可能なメモリ部を備える。このメモリ部は、例えば、窒化シリコン膜（ＳｉＮ）やフローティングゲート等の電荷蓄積膜である。この場合、メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。ゲート電極は、ワード線ＷＬに接続される。ワード線ＷＬは、１のメモリストリングＭＳに属する複数のメモリセルＭＣに対応して設けられ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
【００１７】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体膜と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体膜は、チャネル領域として機能する。ドレイン選択トランジスタＳＴＤのゲート電極は、ドレイン選択線ＳＧＤに接続される。ドレイン選択線ＳＧＤは、サブブロックＳＢに対応して設けられ、１のサブブロックＳＢ中の全てのドレイン選択トランジスタＳＴＤに共通に接続される。ソース選択トランジスタＳＴＳのゲート電極は、ソース選択線ＳＧＳに接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の全てのソース選択トランジスタＳＴＳに共通に接続される。
【００１８】
周辺回路ＰＣは、例えば、読出動作、書込動作、消去動作に必要な電圧を生成し、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に印加する。周辺回路ＰＣは、例えば、メモリセルアレイＭＡと同一のチップ上に設けられた複数のトランジスタ及び配線を含む。
【００１９】
図２は、本実施形態に係る半導体記憶装置の模式的な斜視図である。図３は図２の一部の構成のＸＺ断面図であり、図４は図２の一部の構成のＹＺ断面図である。説明の都合上、図２、図３及び図４では一部の構成を省略する。
【００２０】
図２に示す通り、本実施形態に係る半導体記憶装置は、基板Ｓと、基板Ｓの上方に設けられた回路層ＣＬと、回路層ＣＬの上方に設けられたメモリ層ＭＬと、メモリ層ＭＬの上方に設けられたトランジスタ層ＴＬと、を備える。
【００２１】
基板Ｓは、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。基板Ｓは、例えば、半導体基板の表面にｎ型の不純物層を有し、更にこのｎ型の不純物層中にｐ型の不純物層を有する２重ウェル構造を備える。
【００２２】
回路層ＣＬは、周辺回路ＰＣ（図１）を構成する複数のトランジスタＴｒと、これら複数のトランジスタＴｒに接続された複数の配線及びコンタクトと、を備える。トランジスタＴｒは、例えば、基板Ｓの表面をチャネル領域として利用する電界効果型のトランジスタである。
【００２３】
メモリ層ＭＬは、Ｚ方向に配設された複数の導電膜１１０と、Ｚ方向に延伸して複数の導電膜１１０に対向する複数の半導体膜１２０と、これら導電膜１１０及び半導体膜１２０の間に設けられたゲート絶縁膜１３０と、を備える。
【００２４】
導電膜１１０は、例えばタングステン（Ｗ）等の導電膜であり、ワード線ＷＬ（図１）及びこのワード線ＷＬに接続された複数のメモリセルＭＣのゲート電極として機能する。また、複数の導電膜１１０の下方には、導電膜１１１及び導電膜１０２が設けられている。導電膜１１１は、例えばリン（Ｐ）等のｎ型の不純物が注入された多結晶シリコン（ｐ−Ｓｉ）等の導電膜であり、ソース選択線ＳＧＳ（図１）及びこのソース選択線ＳＧＳに接続された複数のソース選択トランジスタＳＴＳ（図１）のゲート電極として機能する。導電膜１０２は、下部配線ＳＣ（図１）として機能する。また、導電膜１１０，１１１，１０２の間には、酸化シリコン（ＳｉＯ２）等の層間絶縁膜１０１が設けられている。
【００２５】
導電膜１１０，１１１は、所定のパターンで形成された複数の貫通孔を有し、この貫通孔の内部には半導体膜１２０及びゲート絶縁膜１３０が配置される。導電膜１１０のＸ方向の端部は、Ｚ方向に延伸するコンタクトＣＣに接続される。
【００２６】
導電膜１０２は、半導体膜１２０に接続された半導体膜１０３と、半導体膜１０３の下面に設けられた導電膜１０４と、を備える。半導体膜１０３は、例えば、リン等のｎ型の不純物が注入された多結晶シリコン等の導電性の半導体膜である。導電膜１０４は、例えば、リン等のｎ型の不純物が注入された多結晶シリコン、タングステン（Ｗ）等の金属、又は、シリサイド等の導電膜である。
【００２７】
半導体膜１２０は、Ｚ方向に延伸する第１部分１２０ａと、この第１部分１２０ａの上端に接続された第２部分１２０ｂと、を備える。第１部分１２０ａは、複数の導電膜１１０，１１１と対向し、Ｚ方向に配設された複数のメモリセルＭＣ及びソース選択トランジスタＳＴＳのチャネル領域等として機能する。第１部分１２０ａは、Ｚ方向に延伸する略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁膜１４０が埋め込まれている。また、第１部分１２０ａは、下端部において半導体膜１０３に接続されている。半導体膜１２０は、例えば、多結晶シリコン等の半導体膜である。
【００２８】
ゲート絶縁膜１３０は、半導体膜１２０の外周面に沿ってＺ方向に延伸する略円筒状の形状を有する。図３に示す通り、ゲート絶縁膜１３０は、半導体膜１２０の外周面に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。
【００２９】
トランジスタ層ＴＬは、図４に示す通り、Ｚ方向に配設された複数の導電膜２１０と、Ｚ方向に延伸して複数の導電膜２１０に対向する複数の半導体膜２２０と、これら導電膜２１０及び半導体膜２２０の間に設けられたゲート絶縁膜２３０と、を備える。
【００３０】
導電膜２１０は、例えばタングステン等の導電膜であり、ドレイン選択線ＳＧＤ（図１）及びこのドレイン選択線ＳＧＤに接続された複数のドレイン選択トランジスタＳＴＤ（図１）のゲート電極として機能する。導電膜２１０は、層間絶縁膜１０１を介してＺ方向に複数配設されている。また、これら導電膜２１０のＹ方向の幅は、導電膜１１０のＹ方向の幅の半分よりも小さく、Ｙ方向に隣接する導電膜２１０の間には、酸化シリコン等の絶縁部ＳＨＥが設けられている。
【００３１】
導電膜２１０は、所定のパターンで形成された複数の貫通孔を有し、この貫通孔の内部には半導体膜２２０及びゲート絶縁膜２３０が配置される。
【００３２】
半導体膜２２０は、複数の導電膜２１０と対向し、ドレイン選択トランジスタＳＴＤのチャネル領域等として機能する。半導体膜２２０はＺ方向に延伸する略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁膜２４０が埋め込まれている。また、半導体膜２２０は、下端部において半導体膜１２０に接続されている。また、半導体膜２２０は上端部においてコンタクト１０５に接続され、このコンタクト１０５を介してビット線ＢＬに接続されている。半導体膜２２０は、例えば、ホウ素（Ｂ）等のｐ型の不純物が注入された多結晶シリコン等の半導体膜である。
【００３３】
尚、本実施形態に係る半導体膜２２０は、半導体膜１２０よりも小さい。即ち、半導体膜２２０のＺ方向の幅は、それぞれ、半導体膜１２０のＺ方向の幅よりも小さい。また、半導体膜２２０及び半導体膜１２０は略テーパ状に形成されることがあるが、この様な場合、半導体膜２２０の最大の外径は、半導体膜１２０の最小の外径よりも小さい。更に、半導体膜２２０の下端部の外径は、半導体膜１２０の上端部の外径よりも大きい。ただし、例えば、半導体膜１２０の外径と半導体膜２２０の外径とを同程度の大きさにしても良い。
【００３４】
ゲート絶縁膜２３０は、半導体膜２２０の外周面に沿ってＺ方向に延伸する略円筒状の形状を有する。ゲート絶縁膜２３０は、酸化シリコン等の単層膜であっても良いし、酸化シリコンの絶縁膜及び窒化シリコンの絶縁膜を含む積層膜等であっても良い。
【００３５】
次に、図５を参照して、半導体膜１２０，２２０における不純物の濃度について説明する。尚、説明の都合上、図５では一部の構成を省略する。
【００３６】
半導体膜１２０，２２０は、炭素（Ｃ）及びホウ素（Ｂ）を含んでいる。
【００３７】
半導体膜１２０の第２部分１２０ｂにおける炭素の濃度は、第１部分１２０ａにおける炭素の濃度、及び、半導体膜２２０における炭素の濃度よりも大きい。例えば、半導体膜１２０の第１部分１２０ａ及び第２部分１２０ｂ、並びに、半導体膜２２０の任意の箇所で炭素の濃度を測定した場合、半導体膜１２０の第２部分１２０ｂにおける炭素の濃度が最大となる。
【００３８】
図示の例において、半導体膜１２０，２２０における炭素の濃度は、半導体膜１２０の第２部分１２０ｂのＺ方向の中心近傍の位置ｐ１において最大又は極大となり、第１部分１２０ａにおける所定の位置ｐ２に近付くにつれて減少する。同様に、半導体膜２２０における所定の位置ｐ３に近付くにつれて減少する。図示の例において、上記位置ｐ２は、半導体膜１２０の導電膜１１０との対向部分よりも上方に設けられている。また、上記位置ｐ３は、半導体膜２２０の導電膜２１０との対向部分よりも下方に設けられている。
【００３９】
半導体膜２２０におけるホウ素の濃度は、半導体膜１２０におけるホウ素の濃度よりも大きい。例えば、半導体膜１２０の第１部分１２０ａ及び第２部分１２０ｂ、並びに、半導体膜２２０の任意の箇所でホウ素の濃度を測定した場合、半導体膜２２０におけるホウ素の濃度が最大となり、半導体膜１２０の第１部分１２０ａにおけるホウ素の濃度が最小となる。
【００４０】
図示の例において、半導体膜１２０，２２０におけるホウ素の濃度は、半導体膜２２０における所定の位置ｐ４において最大又は極大となり、半導体膜１２０の第２部分１２０ｂにおける所定の位置ｐ５に近付くにつれて減少する。同様に、半導体膜２２０における所定の位置ｐ６に近付くにつれて減少する。
【００４１】
尚、この様な不純物の濃度は、例えば、ＳＩＭＳ（Secondary Ion Mass Spectrometry）等の方法によって観測される。
【００４２】
［効果］
次に、図６等を参照して、第１の実施形態に係る半導体記憶装置の効果について説明する。図６は、比較例に係る半導体記憶装置について説明するための模式的な図である。
【００４３】
比較例に係る半導体記憶装置においては、半導体膜１２０及び半導体膜２２０が炭素を含んでいない。この様な構成においては、半導体膜２２０中のホウ素が熱処理等の工程において半導体膜１２０の導電膜１１０との対向部分又はその近傍まで拡散してしまう恐れがある。
【００４４】
ここで、半導体膜２２０は導電膜２１０に対向している。従って、この導電膜２１０に電圧を印加することにより、半導体膜２２０に電子のチャネル（反転層）を形成することが可能である。また、半導体膜１２０は導電膜１１０に対向している。従って、導電膜１１０に電圧を印加することにより、半導体膜１２０にも電子のチャネルを形成することが可能である。しかしながら、半導体膜１２０の第２部分１２０ｂや、半導体膜１２０の第１部分１２０ａのうちの導電膜１１０と対向しない部分は、導電膜１１０からも導電膜２１０からも離れているため、この様な部分には電界が伝わりにくい。従って、この様な部分におけるホウ素の濃度が大きくなってしまうと、ドレイン選択トランジスタＳＴＤをＯＮ状態にすることが困難になってしまう恐れがある。
【００４５】
ここで、図５を参照して説明した通り、本実施形態に係る半導体記憶装置においては、半導体膜１２０の第２部分１２０ｂが炭素を含んでいる。これにより、上記熱処理等の工程におけるホウ素の拡散を抑制可能である。これにより、ドレイン選択トランジスタＳＴＤをＯＮ状態とすることが容易となり、好適に制御可能な半導体記憶装置を提供可能となる。
【００４６】
［製造方法］
次に、図７〜図２６を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。
【００４７】
同製造方法においては、基板Ｓ上に、図２を参照して説明した回路層ＣＬ、及び、導電膜１０２等を形成する導電膜等を形成する。
【００４８】
次に、この構造の上方に、図７に示す通り、複数の層間絶縁膜１０１及び窒化シリコン等の犠牲膜１１０Ａを交互に形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行われる。
【００４９】
次に、図８に示す通り、開口ｏｐ１を形成する。開口ｏｐ１は、Ｚ方向に延伸し、犠牲膜１１０Ａ及び層間絶縁膜１０１を貫通する貫通孔である。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行われる。
【００５０】
次に、図９に示す通り、最上層に位置する層間絶縁膜１０１ａの上面及び開口ｏｐ１の内周面に、ゲート絶縁膜１３０、半導体膜１２０の第１部分１２０ａ、及び、絶縁膜１４０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
【００５１】
次に、図１０に示す通り、ゲート絶縁膜１３０、半導体膜１２０の第１部分１２０ａ、及び、絶縁膜１４０の一部を除去する。これにより、層間絶縁膜１０１ａの上面を露出させる。また、半導体膜１２０の第１部分１２０ａの上面の高さを、層間絶縁膜１０１ａの上面の高さよりも低くする。この工程は、例えば、ＲＩＥ等の方法によって行われる。
【００５２】
次に、図１１に示す通り、層間絶縁膜１０１ａの上面及び半導体膜１２０の第１部分１２０ａの上面に、半導体膜１２０の第２部分１２０ｂを形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
【００５３】
次に、図１２に示す通り、半導体膜１２０の第２部分１２０ｂの一部を除去する。これにより、層間絶縁膜１０１ａの上面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行われる。
【００５４】
次に、図１３に示す通り、この構造の上面に、複数の層間絶縁膜１０１及び窒化シリコン等の犠牲膜２１０Ａを交互に形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
【００５５】
次に、図１４に示す通り、開口ｏｐ２を形成する。開口ｏｐ２は、Ｚ方向に延伸し、犠牲膜２１０Ａ及び層間絶縁膜１０１を貫通して、半導体膜１２０の第２部分１２０ｂを露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行われる。
【００５６】
次に、図１５に示す通り、この構造の上方から炭素を注入する。炭素は、半導体膜１２０の第２部分１２０ｂ中に拡散する。
【００５７】
次に、図１６に示す通り、最上層に位置する層間絶縁膜１０１ｂの上面、開口ｏｐ２の内周面、及び、半導体膜１２０の第２部分１２０ｂの上面に、ゲート絶縁膜２３０及び半導体膜２２０の一部を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。この場合には、例えば、半導体膜１２０の成膜に際して、シリコンを成膜するためのガスとホウ素等の不純物を成膜するためのガスとを同時に使用しても良い。
【００５８】
次に、図１７に示す通り、ゲート絶縁膜２３０及び半導体膜２２０の一部を除去する。これにより、層間絶縁膜１０１ｂの上面、及び、半導体膜１２０の第２部分１２０ｂを露出させる。この工程は、例えば、ＲＩＥ等の方法によって行われる。
【００５９】
次に、図１８に示す通り、層間絶縁膜１０１ｂの上面、開口ｏｐ２の内周面、及び、半導体膜１２０の第２部分１２０ｂの上面に、半導体膜２２０の一部及び絶縁膜２４０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
【００６０】
次に、図１９に示す通り、半導体膜２２０及び絶縁膜２４０の一部を除去する。これにより、層間絶縁膜１０１ｂの上面を露出させる。また、半導体膜２２０の上面の高さを、層間絶縁膜１０１ｂの上面の高さよりも低くする。この工程は、例えば、ＲＩＥ等の方法によって行われる。
【００６１】
次に、図２０に示す通り、層間絶縁膜１０１ｂの上面及び半導体膜２２０の上面に、半導体膜２２０の一部を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
【００６２】
次に、図２１に示す通り、半導体膜２２０の一部を除去する。これにより、層間絶縁膜１０１ｂの上面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行われる。
【００６３】
次に、図２２に示す通り、この構造の上面に、層間絶縁膜１０１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
【００６４】
次に、図２３に示す通り、図示しない開口を介して犠牲膜１１０Ａ，２１０Ａを除去し、空隙１１０Ｂ，２１０Ｂを形成する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
【００６５】
次に、図２４に示す通り、上記図示しない開口を介して、空隙１１０Ｂ，２１０Ｂに、導電膜１１０，２１０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。また、上記図示しない開口に酸化シリコン等の絶縁部ＳＴ（図２）を形成する。
【００６６】
次に、図２５に示す通り、開口ｏｐ３を形成する。開口ｏｐ３は、Ｚ方向及びＸ方向に延伸し、導電膜２１０及び一部の層間絶縁膜１０１をＹ方向に分断する溝である。この工程は、例えば、ＲＩＥ等の方法によって行われる。
【００６７】
その後、開口ｏｐ３に絶縁部ＳＨＥを形成し、最上層に位置する層間絶縁膜１０１にコンタクト１０５及びビット線ＢＬを形成することにより、図２〜図５を参照して説明した構造が形成される。
【００６８】
［その他の実施形態］
図５を参照して、第１の実施形態における不純物の濃度について説明した。しかしながら、図５の例は一例にすぎず、詳細については適宜変更可能である。
【００６９】
例えば、上述の例では、半導体膜１２０の導電膜１１０との対向部分よりも上方に設けられた位置ｐ２から、半導体膜２２０の導電膜２１０との対向部分よりも下方に設けられた位置ｐ３にかけて、炭素が観測されていた。しかしながら、例えば図２６に示す通り、上記位置ｐ２は半導体膜１２０の導電膜１１０との対向部分に設けられても良いし、上記位置ｐ３は半導体膜２２０の導電膜２１０との対向部分に設けられても良い。
【００７０】
また、上述の例では、炭素の濃度の最大値又は極大値が観測されるＺ方向の位置ｐ１が、半導体膜１２０の第２部分１２０ｂの中心近傍に設けられている。しかしながら、例えば図２７に示す通り、上記位置ｐ１は、半導体膜１２０の第２部分１２０ｂの中心より上方に設けられていても良い。図示の例においては、第２部分１２０ｂの上部が、特に炭素の濃度が大きい領域１２０ｃとなっている。これにより、ホウ素の拡散をより効果的に抑制できる場合がある。尚、この様な構成を実現するためには、例えば半導体膜１２０の第２部分１２０ｂの形成を２回に分けて行い、上記領域１２０ｃの成膜に際しては、シリコンを成膜するためのガスと炭素を成膜するためのガスとを同時に使用しても良い。
【００７１】
また、半導体記憶装置の構成も、適宜変更可能である。例えば、図２〜図５には、Ｚ方向に配設された複数の導電膜２１０と、この複数の導電膜２１０に対向する半導体膜２２０と、を例示した。しかしながら、導電膜２１０は一つでも良い。
【００７２】
［備考］
本明細書においては、例えば、下記の事項について説明した。
【００７３】
［事項１］
基板と、
前記基板の表面と交差する第１方向に配設された複数の第１ゲート電極と、
前記第１方向に延伸し、前記複数の第１ゲート電極と対向する第１部分と、前記第１部分よりも前記基板から遠い第２部分と、を含む第１半導体膜と、
前記複数の第１ゲート電極と前記第１半導体膜の第１部分との間に設けられた第１ゲート絶縁膜と、
前記複数の第１ゲート電極よりも前記基板から遠い第２ゲート電極と、
前記第１方向に延伸し、前記第１方向の一端が前記第１半導体膜の第２部分に接続され、前記第２ゲート電極と対向する第２半導体膜と、
前記第２ゲート電極と前記第２半導体膜との間に設けられた第２ゲート絶縁膜と
を備え、
前記第１半導体膜の第２部分は炭素（Ｃ）を含む
半導体記憶装置。
【００７４】
［事項２］
前記第１半導体膜の第２部分における炭素の濃度は、前記第１部分における炭素の濃度よりも大きい
事項１記載の半導体記憶装置。
【００７５】
［事項３］
前記第１半導体膜の第２部分における炭素の濃度は、前記第２半導体膜における炭素の濃度よりも大きい
事項１記載の半導体記憶装置。
【００７６】
［事項４］
前記第１半導体膜における炭素の濃度は、
前記第２部分の第１の位置において最大又は極大となり、
前記第１の位置よりも前記基板に近い第２の位置に近付くにつれて減少する
事項１記載の半導体記憶装置。
【００７７】
［事項５］
前記第２の位置は、前記第１半導体膜の前記第１ゲート電極との対向部分に設けられる
事項４記載の半導体記憶装置。
【００７８】
［事項６］
前記第２の位置は、前記第１半導体膜の前記第１ゲート電極との対向部分よりも前記基板から遠い位置に設けられる
事項４記載の半導体記憶装置。
【００７９】
［事項７］
前記第１半導体膜及び前記第２半導体膜における炭素の濃度は、
前記第１の位置よりも前記基板から遠い第３の位置に近付くにつれて減少する
事項４記載の半導体記憶装置。
【００８０】
［事項８］
前記第３の位置は前記第２半導体膜に設けられる
事項７記載の半導体記憶装置。
【００８１】
［事項９］
前記第２半導体膜は不純物を含む
事項１記載の半導体記憶装置。
【００８２】
［事項１０］
前記不純物はホウ素（Ｂ）又はリン（Ｐ）である
事項９記載の半導体記憶装置。
【００８３】
［事項１１］
前記第２半導体膜における前記不純物の濃度は、前記第１半導体膜における前記不純物の濃度よりも大きい
事項９記載の半導体記憶装置。
【００８４】
［事項１２］
前記第１半導体膜及び前記第２半導体膜における前記不純物の濃度は、
前記第２半導体膜の第４の位置において最大又は極大となり、
前記第４の位置よりも前記基板に近い第５の位置に近付くにつれて減少する
事項９記載の半導体記憶装置。
【００８５】
［事項１３］
前記第５の位置は、前記第１半導体膜の前記第１ゲート電極との対向部分よりも前記基板から遠い位置に設けられる
事項１２記載の半導体記憶装置。
【００８６】
［事項１４］
前記第１方向において、前記第２半導体膜の幅は前記第１半導体膜の幅よりも小さい
事項１記載の半導体記憶装置。
【００８７】
［事項１５］
前記第１方向と交差する第２方向において、前記第２半導体膜の前記基板側の端部の幅は、前記第１半導体膜の前記基板と反対側の端部の幅よりも小さい
事項１記載の半導体記憶装置。
【００８８】
［事項１６］
前記第１方向と交差する第２方向において、前記第２半導体膜の最大の幅は、前記第１半導体膜の最小の幅よりも小さい
事項１記載の半導体記憶装置。
【００８９】
［事項１７］
前記第１方向と交差する第２方向において、前記第２ゲート電極の幅は、前記第１ゲート電極の幅の半分よりも小さい
事項１記載の半導体記憶装置。
【００９０】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９１】
Ｓ…基板、ＣＬ…回路層、ＭＬ…メモリ層、ＴＬ…トランジスタ層、１１０，２１０…導電膜、１２０，２２０…半導体膜、１３０，２３０…ゲート絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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