(57)【要約】【課題】好適に制御可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、半導体柱と、半導体柱に対向する第１配線及び第２配線と、半導体柱及び第１配線の間に設けられた第１絶縁膜と、半導体柱及び第２配線の間に設けられた第２絶縁膜と、第１配線及び第２配線に接続された制御回路と、を備える。また、書込動作の、第１のタイミングにおいて第１配線の電圧が立ち上がり、その後の第２のタイミングにおいて第１配線の電圧が立ち下り、その後の第３のタイミングにおいて第２配線の電圧が立ち上がり、この第３のタイミング又はその後の第４のタイミングにおいて第１配線の電圧が立ち上がり、その後の第５のタイミングにおいて第２配線の電圧が立ち下がり、その後の第６のタイミングにおいて第１配線の電圧が立ち下がる。【選択図】図５
2020038746.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
第１方向に延伸し、前記第１方向の一端が前記基板から離れた半導体柱と、
前記半導体柱に対向する第１配線と、
前記半導体柱に対向し、前記第１配線よりも前記半導体柱の一端に近い第２配線と、
前記半導体柱及び前記第１配線の間に設けられた第１絶縁膜と、
前記半導体柱及び前記第２配線の間に設けられた第２絶縁膜と、
前記第１配線及び前記第２配線に電気的に接続され、書込動作を実行可能に構成された制御回路と
を備え、
前記書込動作の、
第１のタイミングにおいて前記第１配線の電圧が立ち上がり、
その後の第２のタイミングにおいて前記第１配線の電圧が立ち下り、
その後の第３のタイミングにおいて前記第２配線の電圧が立ち上がり、
前記第３のタイミング又はその後の第４のタイミングにおいて前記第１配線の電圧が立ち上がり、
その後の第５のタイミングにおいて前記第２配線の電圧が立ち下がり、
その後の第６のタイミングにおいて前記第１配線の電圧が立ち下がる
半導体記憶装置。
【請求項２】
基板と、
第１方向に延伸し、前記第１方向の一端が前記基板から離れた半導体柱と、
前記半導体柱に対向する第１配線と、
前記半導体柱に対向し、前記第１配線よりも前記半導体柱の一端に近い第２配線と、
前記半導体柱及び前記第１配線の間に設けられた第１絶縁膜と、
前記半導体柱及び前記第２配線の間に設けられた第２絶縁膜と、
前記第１配線及び前記第２配線に電気的に接続され、書込動作を実行可能に構成された制御回路と
を備え、
前記書込動作の、
第１のタイミングにおいて前記第１配線の電圧が立ち上がり、
その後の第２のタイミングにおいて前記第２配線の電圧が立ち上がり、
その後の第３のタイミングにおいて前記第２配線の電圧が更に立ち上がり、
その後の第４のタイミングにおいて前記第２配線の電圧が立ち下がり、
その後の第５のタイミングにおいて前記第１配線の電圧が立ち下がる
半導体記憶装置。
【請求項３】
基板と、
第１方向に延伸し、前記第１方向の一端が前記基板から離れた半導体柱と、
前記半導体柱に対向する第１配線と、
前記半導体柱に対向し、前記第１配線よりも前記半導体柱の一端に近い第２配線と、
前記半導体柱及び前記第１配線の間に設けられた第１絶縁膜と、
前記半導体柱及び前記第２配線の間に設けられた第２絶縁膜と、
前記半導体柱の一端に接続された第３配線と、
前記第１配線、前記第２配線及び前記第３配線に電気的に接続され、書込動作を実行可能に構成された制御回路と
を備え、
前記書込動作の、
第１のタイミングにおいて前記第１配線の電圧が立ち上がり、
第２のタイミングにおいて前記第３配線の電圧が立ち上がり、
その後の第３のタイミングにおいて前記第２配線の電圧が立ち上がり、
その後の第４のタイミングにおいて前記第３配線の電圧が立ち下がり、
その後の第５のタイミングにおいて前記第２配線の電圧が立ち下がり、
その後の第６のタイミングにおいて前記第１配線の電圧が立ち下がる
半導体記憶装置。
【請求項４】
前記第２配線の電圧が立ち下がり、前記第１配線の電圧が立ち下がった後の第７のタイミングにおいて前記第１配線の電圧が立ち上がる
請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項５】
前記第１のタイミングと前記第２のタイミングの間の第８のタイミングにおいて前記第１配線の電圧が更に立ち上がり、
前記第８のタイミングと前記第２のタイミングの間の第９のタイミングにおいて前記第１配線の電圧が立ち下がる
請求項１〜４のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
基板と、複数の配線と、これら複数の配線に対向する半導体膜と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−１７１２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
好適に制御可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、基板と、第１方向に延伸し、第１方向の一端が基板から離れた半導体柱と、半導体柱に対向する第１配線と、半導体柱に対向し、第１配線よりも半導体柱の一端に近い第２配線と、半導体柱及び第１配線の間に設けられた第１絶縁膜と、半導体柱及び第２配線の間に設けられた第２絶縁膜と、第１配線及び第２配線に電気的に接続され、書込動作を実行可能に構成された制御回路と、を備える。また、書込動作の、第１のタイミングにおいて第１配線の電圧が立ち上がり、その後の第２のタイミングにおいて第１配線の電圧が立ち下り、その後の第３のタイミングにおいて第２配線の電圧が立ち上がり、この第３のタイミング又はその後の第４のタイミングにおいて第１配線の電圧が立ち上がり、その後の第５のタイミングにおいて第２配線の電圧が立ち下がり、その後の第６のタイミングにおいて第１配線の電圧が立ち下がる。
【０００６】
一の実施形態に係る半導体記憶装置は、基板と、第１方向に延伸し、第１方向の一端が基板から離れた半導体柱と、半導体柱に対向する第１配線と、半導体柱に対向し、第１配線よりも半導体柱の一端に近い第２配線と、半導体柱及び第１配線の間に設けられた第１絶縁膜と、半導体柱及び第２配線の間に設けられた第２絶縁膜と、第１配線及び第２配線に電気的に接続され、書込動作を実行可能に構成された制御回路と、を備える。また、書込動作の、第１のタイミングにおいて第１配線の電圧が立ち上がり、その後の第２のタイミングにおいて第２配線の電圧が立ち上がり、その後の第３のタイミングにおいて第２配線の電圧が更に立ち上がり、その後の第４のタイミングにおいて第２配線の電圧が立ち下がり、その後の第５のタイミングにおいて第１配線の電圧が立ち下がる。
【０００７】
一の実施形態に係る半導体記憶装置は、基板と、第１方向に延伸し、第１方向の一端が基板から離れた半導体柱と、半導体柱に対向する第１配線と、半導体柱に対向し、第１配線よりも半導体柱の一端に近い第２配線と、半導体柱及び第１配線の間に設けられた第１絶縁膜と、半導体柱及び第２配線の間に設けられた第２絶縁膜と、半導体柱の一端に接続された第３配線と、第１配線、第２配線及び第３配線に電気的に接続され、書込動作を実行可能に構成された制御回路と、を備える。また、書込動作の、第１のタイミングにおいて第１配線の電圧が立ち上がり、第２のタイミングにおいて第３配線の電圧が立ち上がり、その後の第３のタイミングにおいて第２配線の電圧が立ち上がり、その後の第４のタイミングにおいて第３配線の電圧が立ち下がり、その後の第５のタイミングにおいて第２配線の電圧が立ち下がり、その後の第６のタイミングにおいて第１配線の電圧が立ち下がる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体記憶装置の模式的な構成を示す等価回路図である。
【図２】同半導体記憶装置の模式的な斜視図である。
【図３】図２の模式的な拡大図である。
【図４】メモリセルＭＣのしきい値電圧の分布を示す模式的なヒストグラムである。
【図５】第１の実施形態に係る読出動作を示す模式的な波形図である。
【図６】第１の実施形態に係る書込動作を示す模式的な波形図である。
【図７】第１の比較例に係る書込動作を示す模式的な波形図である。
【図８】第２の比較例に係る書込動作を示す模式的な波形図である。
【図９】第２の実施形態に係る書込動作を示す模式的な波形図である。
【図１０】第３の実施形態に係る書込動作を示す模式的な波形図である。
【図１１】第４の実施形態に係る処理について説明するための模式的なフローチャートである。
【発明を実施するための形態】
【０００９】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【００１０】
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
【００１１】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【００１２】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向が基板の表面と交差する場合、この第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
【００１３】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１４】
また、本明細書において、第１の構成が第２の構成から「電気的に絶縁されている」と言った場合には、例えば、第１の構成と第２の構成との間に絶縁膜等が設けられており、第１の構成と第２の構成とを接続するコンタクトや配線等が設けられていない状態を意味することとする。
【００１５】
［第１の実施形態］
［構成］
以下、図面を参照して、第１の実施形態に係る半導体記憶装置の構成について説明する。尚、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。
【００１６】
図１は、第１の実施形態に係る半導体記憶装置の構成を示す模式的な等価回路図である。
【００１７】
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＡと、メモリセルアレイＭＡを制御する周辺回路ＰＣと、を備える。
【００１８】
メモリセルアレイＭＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、それぞれ、複数のメモリフィンガーＭＦを備える。これら複数のメモリフィンガーＭＦは、それぞれ、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリユニットＭＵの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【００１９】
メモリユニットＭＵは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤ、メモリストリングＭＳ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
【００２０】
メモリストリングＭＳは、直列に接続された複数のメモリセルＭＣを備える。本実施形態に係るメモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＭＢ中の全てのメモリユニットＭＵに共通に接続される。
【００２１】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択線ＳＧＤは、メモリフィンガーＭＦに対応して設けられ、１のメモリフィンガーＭＦ中の全てのメモリユニットＭＵに共通に接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の全てのメモリユニットＭＵに共通に接続される。
【００２２】
周辺回路ＰＣは、動作電圧を生成する動作電圧生成回路２１と、アドレスデータをデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、ビット線ＢＬに接続されたセンスアンプ２５と、これらを制御するシーケンサ２６と、を備える。
【００２３】
動作電圧生成回路２１は、複数の動作電圧出力端子３１を備える。例えば、動作電圧生成回路２１は、シーケンサ２６からの制御信号に従って、メモリセルアレイＭＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を順次生成し、複数の動作電圧出力端子３１に出力する。
【００２４】
アドレスデコーダ２２は、複数のブロック選択線３２及び複数の電圧選択線３３を備える。例えば、アドレスデコーダ２２は、シーケンサ２６からの制御信号に従って順次アドレスレジスタのアドレスデータを参照し、このアドレスデータをデコードして、アドレスデータに対応する所定のブロック選択線３２及び電圧選択線３３を“Ｈ”状態とし、それ以外のブロック選択線３２及び電圧選択線３３を“Ｌ”状態とする。
【００２５】
ブロック選択回路２３は、メモリブロックＭＢに対応する複数のブロック選択部３４を備える。これら複数のブロック選択部３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数のブロック選択トランジスタ３５を備える。ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５の一端は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。他端は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して動作電圧出力端子３１に電気的に接続される。ゲート電極は、対応するブロック選択線３２に共通に接続される。
【００２６】
電圧選択回路２４は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７の一端は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。他端は、それぞれ、対応する動作電圧出力端子３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。
【００２７】
センスアンプ２５は、複数のビット線ＢＬに接続される。センスアンプ２５は、例えば、ビット線ＢＬに対応する複数のセンスアンプユニットを備える。センスアンプユニットは、それぞれ、動作電圧生成回路２１において生成された電圧に基づいてビット線ＢＬを充電するクランプトランジスタと、ビット線ＢＬの電圧又は電流をセンスするセンス回路と、このセンス回路の出力信号や書込みデータ、ベリファイパスフラグ等を保持する複数のラッチと、論理回路と、を備える。論理回路は、例えば読出動作に際して、ラッチに保持された下位ページのデータを参照してメモリセルＭＣに保持されたデータを特定する。また、例えば書込動作に際して、ラッチに保持された下位ページのデータを参照して、ビット線ＢＬの電圧を制御する。
【００２８】
シーケンサ２６は、入力された命令及び半導体記憶装置の状態に応じて、動作電圧生成回路２１、アドレスデコーダ２２及びセンスアンプ２５に制御信号を出力する。例えば、シーケンサ２６は、クロック信号に従って順次コマンドレジスタのコマンドデータを参照し、このコマンドデータをデコードして、動作電圧生成回路２１、アドレスデコーダ２２及びセンスアンプ２５に出力する。
【００２９】
次に、図２及び図３を参照して、本実施形態に係る半導体記憶装置の構成例について説明する。図２は、本実施形態に係る半導体記憶装置の模式的な斜視図である。図３は、図２のＡで示した部分の模式的な拡大図である。
【００３０】
図２に示す通り、本実施形態に係る半導体記憶装置は、基板Ｓと、Ｚ方向に配設された複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、導電層１１０及び半導体柱１２０の間に設けられたゲート絶縁膜１３０と、半導体柱１２０の上端に接続された半導体膜１４０と、これら構成の上方に設けられたビット線ＢＬと、を備える。
【００３１】
基板Ｓは、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。基板Ｓは、例えば、半導体基板の上面にｎ型の不純物層を有し、更にこのｎ型の不純物層中にｐ型の不純物層を有する２重ウェル構造を備える。尚、本実施形態においては、基板Ｓをソース線ＳＬとして利用している。しかしながら、基板Ｓとは別に、別途ソース線ＳＬとして機能する配線等を設けても良い。
【００３２】
導電層１１０は、図２に示す通り、酸化シリコン（ＳｉＯ２）等の絶縁層１０１を介してＺ方向に配設され、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。
【００３３】
導電層１１０のうち、最下層に位置するものは、ソース選択線ＳＧＳ（図１）及びこれに接続された複数のソース選択トランジスタＳＴＳのゲート電極として機能する。また、これよりも上方に位置するものは、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。また、これよりも上方に位置するものは、ドレイン選択線ＳＧＤ及びこれに接続された複数のドレイン選択トランジスタＳＴＤ（図１）のゲート電極として機能する。ドレイン選択線ＳＧＤ等として機能する導電層１１０は、その他の導電層１１０よりもＹ方向の幅が狭く、メモリフィンガーＭＦに対応してＹ方向に複数配設されている。
【００３４】
半導体柱１２０は、Ｘ方向及びＹ方向に複数配設される。半導体柱１２０は、略円柱状又は略円筒状の形状を有する。また、半導体柱１２０の外周面は、それぞれ導電層１１０及び絶縁層１０１によって囲われ、半導体柱１２０の下端は基板Ｓに接続されている。半導体柱１２０は、それぞれ、１つのメモリユニットＭＵ（図１）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ，ＳＴＳ）のチャネル領域として機能する。半導体柱１２０は、例えば、ノンドープの多結晶シリコン（ｐ−Ｓｉ）等の半導体膜である。
【００３５】
尚、本実施形態において、半導体柱１２０の下端は基板Ｓに接続されている。しかしながら、半導体柱１２０の下端は、基板Ｓに接続されていなくても良い。例えば、上述の様に、基板Ｓとは別にソース線ＳＬとして機能する配線を設けるような場合、半導体柱１２０の下端は、この配線に接続されていれば良い。
【００３６】
ゲート絶縁膜１３０は、例えば図３に示す通り、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。
【００３７】
尚、図３には、メモリセルＭＣに対応するゲート絶縁膜１３０の構造を示したが、本実施形態においては、ドレイン選択トランジスタＳＴＤに対応するゲート絶縁膜も同様の構造を有している。ソース選択トランジスタＳＴＳに対応するゲート絶縁膜は、同様の構造を有していても良いし、異なる構造を有していても良い。
【００３８】
また、図３には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示したが、ゲート絶縁膜１３０は、例えば、多結晶シリコン等のフローティングゲートを備えていても良い。
【００３９】
半導体膜１４０（図２）は、例えば、リン等のＮ型の不純物を含む多結晶シリコン（ｐ−Ｓｉ）等の半導体膜である。
【００４０】
ビット線ＢＬはＸ方向に複数配設され、Ｙ方向に延伸する。ビット線ＢＬは、コンタクト１５１を介して複数の半導体柱１２０に電気的に接続される。
【００４１】
尚、以下の説明においては、図２に示した複数の半導体柱１２０のうちの４つに対応するメモリストリングＭＳを、それぞれ、メモリストリングＭＳａ，ＭＳｂ，ＭＳｃ，ＭＳｄと呼ぶ場合がある。メモリストリングＭＳａ，ＭＳｂは同一のメモリフィンガーＭＦａに含まれ、メモリストリングＭＳｃ，ＭＳｄは同一のメモリフィンガーＭＦｂに含まれる。また、これらメモリフィンガーＭＦａ，ＭＦｂは、同一のメモリブロックＭＢに含まれる。更に、メモリストリングＭＳａ，ＭＳｃは同一のビット線ＢＬに電気的に接続され、メモリストリングＭＳｂ，ＭＳｄは同一のビット線ＢＬに電気的に接続される。
【００４２】
次に、図４を参照して、メモリセルＭＣのしきい値電圧について説明する。図４は、メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。
【００４３】
上述の通り、メモリセルアレイＭＡは、複数のメモリセルＭＣを備える。これら複数のメモリセルＭＣに書込動作が行われた場合、これらメモリセルＭＣのしきい値電圧は複数通り（図４の例においては８通り）の範囲に分布する。例えば、図４のＡで示した分布に対応する複数のメモリセルＭＣのしきい値電圧は、図４の電圧ＶＣＧ＿ＡＲより大きく、電圧ＶＣＧ＿ＢＲより小さい。
【００４４】
本実施形態においては、メモリセルＭＣのゲート絶縁膜１３０中の電荷を８通りの範囲に調整することにより、各メモリセルＭＣに３ビットのデータを保存している。
【００４５】
図中の分布Ｅｒは、最も低いしきい値電圧（消去状態のメモリセルＭＣのしきい値電圧）に対応している。分布Ｅｒに対応するメモリセルＭＣには、例えば、データ“１１１”が割り当てられる。
【００４６】
図中の分布Ａは、上記分布Ｅｒに対応するしきい値電圧よりも高いしきい値電圧に対応している。分布Ａに対応するメモリセルＭＣには、例えば、データ“０１１”が割り当てられる。
【００４７】
図中の分布Ｂは、上記分布Ａに対応するしきい値電圧よりも高いしきい値電圧に対応している。分布Ｂに対応するメモリセルＭＣには、例えば、データ“００１”が割り当てられる。
【００４８】
以下同様に、図中の分布Ｃ〜Ｇは、分布Ｂ〜Ｆに対応するしきい値電圧よりも高いしきい値電圧に対応している。これらの分布に対応するメモリセルＭＣには、例えば、データ“１０１”，“１００”，“０００”，“０１０”，“１１０”が割り当てられる。
【００４９】
これらのメモリセルＭＣからデータを読み出す場合には、ワード線ＷＬに、これらの分布の間の大きさを有する電圧を印加すれば良い。
【００５０】
例えば、メモリセルＭＣの下位ビットのデータを読み出す場合には、ワード線ＷＬに、図４の電圧ＶＣＧ＿ＤＲを印加する。これにより、ＯＮ状態となったメモリセルＭＣは、データ“１”に対応するメモリセルＭＣ（分布Ｅｒ，Ａ，Ｂ，Ｃに対応するメモリセルＭＣ）として判別可能である。また、ＯＦＦ状態となったメモリセルＭＣは、データ“０”に対応するメモリセルＭＣ（分布Ｄ，Ｅ，Ｆ，Ｇに対応するメモリセルＭＣ）として判別可能である。
【００５１】
また、例えば、メモリセルＭＣの中位ビットのデータを読み出す場合には、ワード線ＷＬに、図４の電圧ＶＣＧ＿ＢＲ，ＶＣＧ＿ＦＲを順次印加する。例えば、電圧ＶＣＧ＿ＢＲを印加したときにＯＮ状態となったメモリセルＭＣは、データ“１”に対応するメモリセルＭＣ（分布Ｅｒ，Ａに対応するメモリセルＭＣ）として判別可能である。また、例えば、電圧ＶＣＧ＿ＢＲを印加したときにはＯＦＦ状態であったが、電圧ＶＣＧ＿ＦＲを印加したときにはＯＮ状態となったメモリセルＭＣは、データ“０”に対応するメモリセルＭＣ（分布Ｂ，Ｃ，Ｄ，Ｅに対応するメモリセルＭＣ）として判別可能である。また、この際にＯＦＦ状態となったメモリセルＭＣは、データ“１”に対応するメモリセルＭＣ（分布Ｆ，Ｇに対応するメモリセルＭＣ）として判別可能である。
【００５２】
また、例えば、メモリセルＭＣの上位ビットのデータを読み出す場合には、ワード線ＷＬに、図４の電圧ＶＣＧ＿ＡＲ，ＶＣＧ＿ＣＲ，ＶＣＧ＿ＥＲ，ＶＣＧ＿ＧＲを順次印加する。これにより、これらメモリセルＭＣのＯＮ／ＯＦＦに応じて、データ“１”に対応するメモリセルＭＣと、データ“０”に対応するメモリセルＭＣと、を判別可能である。
【００５３】
尚、この様なデータの割り当てや印加する電圧の順序等はあくまでも例示であり、適宜変更可能である。
【００５４】
［読出動作］
次に、図５等を参照して、本実施形態に係る半導体記憶装置の読出動作について、より具体的に説明する。
【００５５】
尚、以下の説明においては、図２のメモリフィンガーＭＦａに含まれるメモリセルＭＣに対して読出動作を行う例について説明する。
【００５６】
また、以下の説明においては、動作の対象であるメモリセルＭＣを「選択メモリセルＭＣ」と呼び、それ以外のメモリセルＭＣを「非選択メモリセルＭＣ」と呼ぶ。また、選択メモリセルＭＣに接続されたワード線ＷＬを「選択ワード線ＷＬ」と呼び、それ以外のワード線ＷＬを「非選択ワード線ＷＬ」と呼ぶ。また、選択メモリセルＭＣを含むメモリフィンガーＭＦを「選択メモリフィンガーＭＦ」、メモリブロックＭＢを「選択メモリブロックＭＢ」と呼び、それ以外のメモリフィンガーＭＦを「非選択メモリフィンガーＭＦ」、メモリブロックＭＢを「非選択メモリブロックＭＢ」と呼ぶ。
【００５７】
また、図５の「ＣＧ」は、図１に示した複数の配線ＣＧのうち、ワード線ＷＬに対応するものを示している。また、図５の「ｓＳＧＤ」は、選択メモリフィンガーＭＦａ（図２）に対応するドレイン選択線ＳＧＤを示している。また、「ｕＳＧＤ」は、非選択メモリフィンガーＭＦｂ（図２）に対応するドレイン選択線ＳＧＤを示している。
【００５８】
図５に示す通り、本実施形態に係る読出動作に際しては、ワード線ＷＬの電圧が予め電圧Ｖ１程度まで充電されている。また、配線ＣＧの電圧は、予め電圧ＶＤＤ−Ｖｔｈ程度まで充電されている。それ以外の配線の電圧は、電圧ＶＳＳに設定されている。電圧ＶＳＳは、例えば、電源電圧の低電圧側の電圧程度の電圧である。電圧ＶＤＤは、例えば、電源電圧の高電圧側の電圧程度の電圧である。電圧Ｖｔｈは、例えば、電源電圧の高電圧側の電圧が供給されるパッド電極とワード線ＷＬとの間に電気的に接続された複数のトランジスタのうち、最も大きいしきい値電圧を有するトランジスタのしきい値電圧程度の大きさの電圧である。この様なトランジスタは、例えば、電圧選択トランジスタ３７（図１）であっても良いし、動作電圧生成回路２１（図１）に含まれるいずれかのトランジスタであっても良い。
【００５９】
読出動作においては、シーケンサ２６から制御信号を出力してアドレスデコーダ２２（図１）を制御し、選択ワード線ＷＬの選択を行う。即ち、アドレスデコーダ２２によってアドレスレジスタのアドレスデータをデコードして、選択メモリブロックＭＢに対応するブロック選択線３２を“Ｈ”状態とし、それ以外のブロック選択線３２を“Ｌ”状態とする。これにより、選択メモリブロックＭＢに対応するワード線ＷＬと配線ＣＧとが導通する。また、上記アドレスデータに対応する電圧選択線３３を“Ｈ”状態とし、それ以外の電圧選択線３３を“Ｌ”状態とする。これにより、選択ワード線ＷＬに接続された配線ＣＧと所定の動作電圧出力端子３１とが導通し、非選択ワード線ＷＬに接続された配線ＣＧと他の動作電圧出力端子３１とが導通する。
【００６０】
また、シーケンサ２６から制御信号を出力して動作電圧生成回路２１を制御して、順次動作電圧出力端子３１の電圧の立ち上げ及び立ち下げを行うことにより、配線ＣＧ等の電圧を次の様に制御する。
【００６１】
タイミングＴ１０１においては、図５に示す通り、非選択ワード線ＷＬ及びこれに接続された配線ＣＧの電圧を電圧ＶＲＥＡＤに立ち上げる。また、選択ワード線ＷＬ及びこれに接続された配線ＣＧの電圧を電圧ＶＳＳに立ち下げる。また、ドレイン選択線ｓＳＧＤ及びソース選択線ＳＧＳの電圧を電圧ＶＳＧに立ち上げる。また、ビット線ＢＬの電圧を電圧ＶＳＥＬＳＲＣに立ち上げる。
【００６２】
尚、電圧ＶＲＥＡＤは、電圧ＶＳＳよりも大きい電圧であり、メモリセルＭＣに記録されたデータに拘わらずメモリセルＭＣがＯＮ状態となる程度の大きさを有する。また、電圧ＶＳＧは、電圧ＶＳＳよりも大きい電圧であり、選択トランジスタ（ＳＴＤ，ＳＴＳ）がＯＮ状態となる程度の大きさを有する。
【００６３】
この際、メモリストリングＭＳａ，ＭＳｂ中の非選択メモリセルＭＣに電子のチャネルが形成される。選択メモリセルＭＣよりもビット線ＢＬ側に位置するメモリセルＭＣのチャネルはビット線ＢＬと導通し、ビット線ＢＬと同程度の電圧となる。選択メモリセルＭＣよりもソース線ＳＬ側に位置するメモリセルＭＣのチャネルはソース線ＳＬと導通し、ソース線ＳＬと同程度の電圧となる。
【００６４】
次に、タイミングＴ１０２において、選択ワード線ＷＬ及びこれに接続された配線ＣＧの電圧を電圧ＶＣＧ＿ＸＲ（ＸはＡ〜Ｇのいずれか。図４参照。）に立ち上げる。また、ビット線ＢＬの電圧を電圧ＶＢＬに立ち上げる。電圧ＶＢＬは、電圧ＶＳＥＬＳＲＣよりも大きい電圧である。
【００６５】
これにより、メモリセルＭＣのしきい値電圧に応じて、選択メモリセルＭＣがＯＮ状態となり、又は、ＯＦＦ状態となる。選択メモリセルＭＣがＯＮ状態となったメモリストリングＭＳにおいてはビット線ＢＬとソース線ＳＬとが導通し、センスアンプ２５のセンスノードの電荷がビット線ＢＬを介してソース線ＳＬに流れ、センスノードの電圧が減少する。一方、選択メモリセルＭＣがＯＮ状態とならなかったメモリストリングＭＳにおいてはビット線ＢＬとソース線ＳＬとが導通せず、センスアンプ２５のセンスノードの電圧は変化しない。センスアンプ２５（図１）は、例えば、ストローブ信号に基づいてセンスノードの電圧を読み出し、データとしてラッチする。
【００６６】
次に、タイミングＴ１０３において、配線ＣＧ及びワード線ＷＬの電圧を電圧ＶＤＤ−Ｖｔｈに立ち下げる。また、選択ゲート線（ｓＳＧＤ，ＳＧＳ）の電圧を電圧ＶＳＳに立ち下げる。
【００６７】
ここで、ワード線ＷＬの電圧が立ち下がると、容量結合により、半導体柱１２０のチャネルの電圧も下降する。この際、メモリセルＭＣ及び選択トランジスタ（ＳＴＤ，ＳＴＳ）は全てＯＦＦ状態となるため、半導体柱１２０には電子が残留する。その結果、半導体柱１２０のチャネルの電圧は大きく低下する。尚、残留した電子は、選択トランジスタ（ＳＴＤ，ＳＴＳ）を介し、リーク電流としてビット線ＢＬ及びソース線ＳＬに徐々に抜けていく。
【００６８】
次に、タイミングＴ１０４において、配線ＣＧをワード線ＷＬから電気的に切り離す。これにより、ワード線ＷＬはフローティング状態となる。
【００６９】
ここで、半導体柱１２０中の電子がビット線ＢＬ及びソース線ＳＬに抜けていくと、半導体柱１２０の電圧が上昇する。ここで、ワード線ＷＬはフローティング状態である。従って、半導体柱１２０の電圧が上昇すると、容量結合により、ワード線ＷＬの電圧も電圧Ｖ１程度まで上昇する。このような現象を、本明細書では「クリープアップ」と呼ぶ。
【００７０】
以下同様に、タイミングＴ１０２において選択ワード線ＷＬ等に印加される電圧ＶＣＧ＿ＸＲを適宜調整し、タイミングＴ１０１〜Ｔ１０３における処理を順次行う。その後、センスアンプ２５（図１）は、ラッチしたデータを入出力バッファに転送する。
【００７１】
［書込動作］
次に、図６を参照して、本実施形態に係る半導体記憶装置の書込動作について説明する。
【００７２】
尚、以下の説明においては、図２のメモリフィンガーＭＦａに含まれるメモリセルＭＣに対して書込動作を行う例について説明する。
【００７３】
書込動作においては、シーケンサ２６（図１）から制御信号を出力してアドレスデコーダ２２（図１）を制御し、選択ワード線ＷＬの選択を行う。
【００７４】
また、シーケンサ２６から制御信号を出力してセンスアンプ２５（図１）を制御し、センスアンプユニットのラッチに、書込データを保持する。また、このラッチに保持された値等に応じて、ビット線ＢＬに印加する電圧を調整する。例えば、図４の分布Ｅｒに対応するメモリセルＭＣや、しきい値電圧が既に所望の分布に到達しているメモリセルＭＣについては、しきい値電圧の調整を行う必要が無い。この様なメモリセルＭＣに接続されたビット線ＢＬの電圧は、電圧ＶＤＤＳＡに設定する。一方、しきい値電圧が所望の分布に到達していないメモリセルＭＣについては、しきい値電圧の調整を行う必要がある。この様なメモリセルＭＣに接続されたビット線ＢＬの電圧は、電圧ＶＳＳに設定する。尚、電圧ＶＤＤＳＡは、電圧ＶＳＳよりも大きい電圧である。
【００７５】
また、シーケンサ２６から制御信号を出力して動作電圧生成回路２１を制御して、順次動作電圧出力端子３１の電圧の立ち上げ及び立ち下げを行うことにより、配線ＣＧ等の電圧を次の様に制御する。
【００７６】
タイミングＴ１２０においては、図６に示す通り、ソース選択線ＳＧＳの電圧を電圧ＶＳＧＳに立ち上げる。電圧ＶＳＧＳは、電圧ＶＳＧよりも小さい電圧であり、選択トランジスタ（ＳＴＤ，ＳＴＳ）がＯＮ状態とならない程度の大きさを有する。
【００７７】
次に、タイミングＴ１２１において、配線ＣＧ及びワード線ＷＬの電圧を電圧ＶＤＤ−Ｖｔｈに立ち上げる。
【００７８】
次に、タイミングＴ１２２において、ドレイン選択線ｕＳＧＤの電圧を電圧ＶＳＧＳに立ち上げる。また、ドレイン選択線ｓＳＧＤの電圧を電圧ＶＳＧＤに立ち上げる。電圧ＶＳＧＤは、電圧ＶＳＳよりも大きい電圧であり、ビット線ＢＬの電圧に応じてドレイン選択トランジスタＳＴＤがＯＮ状態となる程度の大きさを有する。
【００７９】
この際、メモリストリングＭＳａのドレイン選択トランジスタＳＴＤでは、ゲート電極に電圧ＶＳＧＤが印加され、ドレイン電極に電圧ＶＳＳが印加された状態となる。これにより、このドレイン選択トランジスタＳＴＤはＯＮ状態となる。一方、メモリストリングＭＳｂのドレイン選択トランジスタＳＴＤでは、ゲート電極に電圧ＶＳＧＤが印加され、ドレイン電極に電圧ＶＤＤＳＡが印加された状態となる。これにより、このドレイン選択トランジスタＳＴＤはＯＦＦ状態となる。メモリストリングＭＳｃ，ＭＳｄのドレイン選択トランジスタＳＴＤも同様に、ＯＦＦ状態となる。
【００８０】
次に、タイミングＴ１２３において、配線ＣＧ及びワード線ＷＬの電圧を電圧ＶＰＡＳＳに立ち上げる。電圧ＶＰＡＳＳは、電圧ＶＳＧＳよりも大きい電圧であり、メモリセルＭＣに記録されたデータに拘わらずメモリセルＭＣがＯＮ状態となる程度の大きさを有する。尚、電圧ＶＰＡＳＳは、電圧ＶＲＥＡＤより大きくても良いし、電圧ＶＲＥＡＤと同程度であっても良い。
【００８１】
この際、メモリストリングＭＳａ，ＭＳｂ，ＭＳｃ，ＭＳｄのメモリセルＭＣに電子のチャネルが形成される。また、メモリストリングＭＳａにおいてはメモリセルＭＣのチャネルがビット線ＢＬと導通し、ビット線ＢＬから電子が供給される。一方、メモリストリングＭＳｂ，ＭＳｃ，ＭＳｄにおいてはメモリセルＭＣのチャネルがビット線ＢＬと導通せず、これらのチャネルはフローティング状態となる。従って、これらのチャネルの電圧はワード線ＷＬとの容量結合によって上昇する。
【００８２】
次に、タイミングＴ１２４において、選択ワード線ＷＬ及びこれに接続された配線ＣＧの電圧を電圧ＶＰＧＭに立ち上げる。電圧ＶＰＧＭは、電圧ＶＰＡＳＳよりも大きい電圧であり、メモリセルＭＣのチャネル中の電子をゲート絶縁膜１３０の電荷蓄積膜１３２中にトンネルさせる程度の大きさを有する。
【００８３】
これにより、メモリストリングＭＳａ中の選択メモリセルＭＣにおいて、チャネルとワード線ＷＬとの間の電界が所定以上となり、選択メモリセルＭＣのチャネル中の電子がゲート絶縁膜１３０中にトンネルして、選択メモリセルＭＣのしきい値電圧が上昇する。尚、メモリストリングＭＳｂ，ＭＳｃ，ＭＳｄ中のメモリセルＭＣのチャネルの電圧はワード線ＷＬとの容量結合によって上昇している。従って、チャネルとワード線ＷＬとの間の電界が所定以上とならず、電子のトンネルは生じない。
【００８４】
次に、タイミングＴ１２５において、配線ＣＧ及びワード線ＷＬの電圧を電圧ＶＰＡＳＳに立ち下げる。
【００８５】
次に、タイミングＴ１２６において、ビット線ＢＬの電圧を電圧ＶＳＳに立ち下げる。また、配線ＣＧ及びワード線ＷＬの電圧を電圧Ｖ２に立ち下げる。電圧Ｖ２は、電圧ＶＳＳより大きく、電圧ＶＰＡＳＳよりも小さい。これにより、メモリストリングＭＳｂ，ＭＳｃ，ＭＳｄ中のメモリセルＭＣのチャネルの電圧が下降する。
【００８６】
次に、タイミングＴ１２７において、選択ゲート線（ｓＳＧＤ，ｕＳＧＤ，ＳＧＳ）の電圧を電圧ＶＳＧに立ち上げる。また、配線ＣＧ及びワード線ＷＬの電圧を再度電圧ＶＰＡＳＳに立ち上げる。
【００８７】
これにより、全てのメモリセルＭＣのチャネルがビット線ＢＬ及びソース線ＳＬの双方と導通する。また、これら全てのチャネルにビット線ＢＬ及びソース線ＳＬの双方から電子が供給され、これらチャネルの電圧は電圧ＶＳＳ程度まで低下する。
【００８８】
次に、タイミングＴ１２８において、選択ゲート線（ｓＳＧＤ，ｕＳＧＤ，ＳＧＳ）の電圧を電圧ＶＳＳに立ち下げる。
【００８９】
これにより、メモリセルＭＣのチャネルがビット線ＢＬ及びソース線ＳＬから電気的に切り離され、フローティング状態となる。
【００９０】
次に、タイミングＴ１２９において、配線ＣＧ及びワード線ＷＬの電圧を電圧ＶＤＤ−Ｖｔｈに立ち下げる。
【００９１】
ここで、メモリセルＭＣのチャネルはフローティング状態である。従って、ワード線ＷＬの電圧が立ち下がると、容量結合により、チャネルの電圧も立ち下がる。尚、チャネル中の電子は、選択トランジスタ（ＳＴＤ，ＳＴＳ）を介し、一定の時間をかけてビット線ＢＬ及びソース線ＳＬに徐々に抜けていく。
【００９２】
次に、タイミングＴ１３０において、配線ＣＧをワード線ＷＬから電気的に切り離す。これにより、ワード線ＷＬはフローティング状態となる。
【００９３】
ここで、メモリセルＭＣのチャネル中の電子がビット線ＢＬ及びソース線ＳＬに抜けていくと、チャネルの電圧が上昇する。ここで、ワード線ＷＬはフローティング状態である。従って、チャネルの電圧が上昇すると、容量結合により、ワード線ＷＬの電圧も電圧Ｖ１程度まで上昇する。
【００９４】
次に、上述した読出動作と類似のベリファイ処理を行う。ベリファイ処理は、基本的には読出動作と同様に行われる。タイミングＴ１０２において、上記電圧ＶＣＧ＿ＸＲとは異なるベリファイ電圧を印加してもよい。次に、各メモリセルＭＣのしきい値電圧が所望の分布に到達したか否かを判定し、この判定結果をセンスアンプユニットのラッチに格納する。以下同様に、タイミングＴ１２０〜Ｔ１３０における処理と、ベリファイ処理と、を所定回数分繰り返し行う。
【００９５】
［第１の比較例］
次に、図７を参照して、第１の比較例に係る半導体記憶装置の書込動作について説明する。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
【００９６】
第１の比較例に係る書込動作は、第１の実施形態に係る書込動作とほぼ同様に行う。また、第１の比較例に係る書込動作のタイミングＴ０００〜Ｔ００５における処理は、第１の実施形態に係る書込動作のタイミングＴ１２０〜Ｔ１２５における処理と同様である。また、第１の比較例に係る書込動作では、第１の実施形態に係る書込動作のタイミングＴ１２６〜Ｔ１２９における処理を行っておらず、タイミングＴ００９において配線ＣＧ及びワード線ＷＬの電圧を電圧ＶＤＤ−Ｖｔｈに立ち下げる。また、選択ゲート線（ｓＳＧＤ，ｕＳＧＤ，ＳＧＳ）の電圧を同時に電圧ＶＳＳに立ち下げる。
【００９７】
ここで、図６を参照して説明した通り、第１の実施形態に係る書込動作では、タイミングＴ１３１においてワード線ＷＬの電圧が電圧Ｖ１程度まで上昇していた。一方、第１の比較例に係る書込動作では、ワード線ＷＬの電圧がほぼ上昇せず、電圧ＶＤＤ−Ｖｔｈ程度となってしまう場合がある。例えば、半導体記憶装置においては、書込動作の途中で、当該書込動作を中断して読出動作を指示される場合がある。書込動作の中断が指示されるタイミングによっては、図７の処理の終了後にベリファイ処理が行われない場合がある。この場合、図７におけるタイミングＴ０１０の様にワード線ＷＬの電圧が電圧ＶＤＤ−Ｖｔｈ程度のままとなった状態で、読出動作が実行されることになる。
【００９８】
半導体記憶装置が読出動作の時にワード線ＷＬ等に印加する電圧のタイミングや大きさは、図５の様な状態を前提として設定されている。しかし、上記の様に書込動作が中断された場合、図５の様な状態とは異なる状態で読出動作が実行されることになる。これにより、例えば、ワード線ＷＬに上記電圧ＶＣＧ＿ＸＲを印加した場合のメモリセルＭＣの状態にも差が生じる可能性があり、誤読出しの増大を招く恐れがある。
【００９９】
［第２の比較例に係る書込動作］
次に、図８を参照して、第２の比較例に係る半導体記憶装置の書込動作について説明する。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
【０１００】
第２の比較例に係る書込動作は、第１の実施形態に係る書込動作とほぼ同様に行う。また、第２の比較例に係る書込動作のタイミングＴ０２０〜Ｔ０２５における処理は、第１の実施形態に係る書込動作のタイミングＴ１２０〜Ｔ１２５における処理と同様である。また、第２の比較例に係る書込動作のタイミングＴ０２７〜Ｔ０３０における処理は、第１の実施形態に係る書込動作のタイミングＴ１２７〜Ｔ１３０における処理と同様である。尚、タイミングＴ０２７においては、ワード線ＷＬの電圧が低下している。これは、タイミングＴ０２７においてメモリセルＭＣのチャネルの電圧が急激に低下し、容量結合によってワード線ＷＬの電圧が低下したことを示している。
【０１０１】
ただし、第２の比較例に係る書込動作では、第１の実施形態に係る書込動作の、タイミングＴ１２６における処理を行っていない。
【０１０２】
第２の比較例に係る書込動作においては、タイミングＴ０２７〜Ｔ０３０において、第１の実施形態に係る書込動作のタイミングＴ１２７〜Ｔ１３０における処理と同様の処理を行っている。これにより、タイミングＴ０３１において、ワード線ＷＬの電圧が電圧Ｖ１程度まで上昇する。従って、書込動作直後におけるワード線ＷＬの電圧と、読出動作直後におけるワード線ＷＬの電圧（図６参照）と、の差を抑制して、誤読出しの増大を抑制可能である。
【０１０３】
ここで、第２の比較例に係る書込動作では、タイミングＴ０２５において全ての配線ＣＧ及びワード線ＷＬの電圧が電圧ＶＰＡＳＳに設定される。ここで、メモリストリングＭＳｂ，ＭＳｃ，ＭＳｄ中のメモリセルＭＣのチャネルはフローティング状態である。従って、これらチャネルの電圧は、容量結合によって比較的高い電圧まで上昇する。この状態で、タイミングＴ０２７において選択ゲート線（ｓＳＧＤ，ｕＳＧＤ，ＳＧＳ）の電圧を電圧ＶＳＧに立ち上げて選択トランジスタ（ＳＴＤ，ＳＴＳ）をＯＮ状態にすると、この瞬間にビット線ＢＬ及びソース線ＳＬからメモリセルＭＣのチャネルに電子が流れ込み、選択トランジスタ（ＳＴＤ，ＳＴＳ）に比較的大きい電流が流れてしまう場合がある。この様な場合、これらの選択トランジスタ（ＳＴＤ，ＳＴＳ）に不具合が生じてしまう場合がある。例えば、ドレイン選択トランジスタＳＴＤが、メモリセルＭＣと同様の構成として実現されており、そのゲート絶縁膜に電荷蓄積膜１３２が含まれている場合、この電荷蓄積膜１３２にホットエレクトロン等が注入されてしまい、ドレイン選択トランジスタＳＴＤのしきい値電圧が変動してしまう場合がある。また、もし仮にドレイン選択トランジスタＳＴＤのゲート絶縁膜に電荷蓄積膜１３２が含まれていない場合であっても、選択トランジスタ（ＳＴＤ，ＳＴＳ）に隣接するメモリセルＭＣ等の電荷蓄積膜１３２にホットエレクトロン等が注入されてしまう場合がある。
【０１０４】
［第１の実施形態の効果］
第１の実施形態に係る書込動作においては、図６を参照して説明した通り、タイミングＴ１２６において配線ＣＧ及びワード線ＷＬの電圧を電圧Ｖ２に立ち下げている。従って、メモリセルＭＣのチャネルの電圧と、ビット線ＢＬ及びソース線ＳＬの電圧と、の差が小さくなる。この状態で選択ゲート線（ｓＳＧＤ，ｕＳＧＤ，ＳＧＳ）の電圧を電圧ＶＳＧに立ち上げることにより（タイミングＴ１２７）、この瞬間に流れる電流を抑制し、上述の様な不具合を抑制して、好適に制御可能な半導体記憶装置を提供可能である。
【０１０５】
［第２の実施形態］
次に、図９を参照して、第２の実施形態に係る半導体記憶装置の書込動作について説明する。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
【０１０６】
第２の実施形態に係る書込動作は、第１の実施形態に係る書込動作とほぼ同様に行う。しかしながら、第２の実施形態に係る書込動作では、第１の実施形態に係る書込動作の、タイミングＴ１２６に行う処理を行っていない。
【０１０７】
また、第２の実施形態に係る書込動作では、タイミングＴ１２５において、配線ＣＧ及びワード線ＷＬの電圧を電圧ＶＰＡＳＳに立ち下げた後、タイミングＴ２０６において、選択ゲート線（ｓＳＧＤ，ｕＳＧＤ，ＳＧＳ）の電圧を電圧Ｖ３に立ち上げる。電圧Ｖ３は、電圧ＶＳＧＤよりも大きく、電圧ＶＳＧよりも小さい電圧である。
【０１０８】
これにより、全てのメモリセルＭＣのチャネルがビット線ＢＬ及びソース線ＳＬの双方と導通する。また、これら全てのチャネルに、ビット線ＢＬ及びソース線ＳＬの双方から電子が供給される。ただし、これらチャネルとビット線ＢＬ、ソース線ＳＬとの間に流れる電流は、選択トランジスタ（ＳＴＤ，ＳＴＳ）によって制限される。
【０１０９】
次に、タイミングＴ２０７において、選択ゲート線（ｓＳＧＤ，ｕＳＧＤ，ＳＧＳ）の電圧を電圧ＶＳＧに立ち上げる。
【０１１０】
これにより、メモリセルＭＣのチャネルにビット線ＢＬ及びソース線ＳＬの双方から再度電子が供給され、これらチャネルの電圧は電圧ＶＳＳ程度まで低下する。
【０１１１】
その後、第１の実施形態に係る書込動作の、タイミングＴ１２８以降の処理を行う。
【０１１２】
ここで、本実施形態においては、タイミングＴ２０６において、選択ゲート線（ｓＳＧＤ，ｕＳＧＤ，ＳＧＳ）の電圧を電圧Ｖ３に立ち上げることにより、選択トランジスタ（ＳＴＤ，ＳＴＳ）のソース−ドレイン間に若干の電流が流れる状態としている。しかしながら、電圧Ｖ３は電圧ＶＳＧよりも小さいため、この瞬間に流れる電流は第２の比較例に係る上記電流よりも小さい。尚、タイミングＴ２０６において、メモリセルＭＣのチャネルの電圧は、ある程度の電圧まで下降する。
【０１１３】
また、本実施形態においては、タイミングＴ２０７において、選択ゲート線（ｓＳＧＤ，ｕＳＧＤ，ＳＧＳ）の電圧を電圧ＶＳＧに立ち上げることにより、選択トランジスタ（ＳＴＤ，ＳＴＳ）をＯＮ状態とする。この瞬間に、選択トランジスタ（ＳＴＤ，ＳＴＳ）のソース−ドレイン間には電流が流れる。しかしながら、メモリセルＭＣのチャネルの電圧はある程度の電圧まで下降しているため、この瞬間に流れる電流も第２の比較例に係る上記電流よりも小さい。
【０１１４】
従って、この様な方法によっても、上述の様な不具合を抑制して、好適に制御可能な半導体記憶装置を提供可能である。
【０１１５】
［第３の実施形態］
次に、図１０を参照して、第３の実施形態に係る半導体記憶装置の書込動作について説明する。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
【０１１６】
第３の実施形態に係る書込動作は、第１の実施形態に係る書込動作とほぼ同様に行う。しかしながら、第３の実施形態に係る書込み動作では、第１の実施形態に係る書込動作の、タイミングＴ１２６に行う処理を行っていない。
【０１１７】
また、第３の実施形態に係る書込動作では、タイミングＴ１２５において、配線ＣＧ及びワード線ＷＬの電圧を電圧ＶＰＡＳＳに立ち下げた後、タイミングＴ３０５において、ビット線ＢＬ及びソース線ＳＬの電圧を電圧Ｖ４に立ち上げる。電圧Ｖ４は、電圧ＶＤＤＳＡよりも大きい電圧でも良いし、電圧ＶＤＤＳＡと同程度の電圧でも良い。
【０１１８】
次に、タイミングＴ３０６において、選択ゲート線（ｓＳＧＤ，ｕＳＧＤ，ＳＧＳ）の電圧を電圧ＶＳＧに立ち上げる。
【０１１９】
次に、タイミングＴ３０７において、ビット線ＢＬ及びソース線ＳＬの電圧を電圧ＶＳＳに立ち下げる。
【０１２０】
その後、第１の実施形態に係る書込動作の、タイミングＴ１２８以降の処理を行う。
【０１２１】
ここで、本実施形態においては、タイミングＴ３０５において、ビット線ＢＬ及びソース線ＳＬの電圧を電圧Ｖ４に立ち上げる。従って、メモリセルＭＣのチャネルの電圧と、ビット線ＢＬ及びソース線ＳＬの電圧と、の差が小さくなる。従って、この状態で選択ゲート線（ｓＳＧＤ，ｕＳＧＤ，ＳＧＳ）の電圧を電圧ＶＳＧに立ち上げることにより（タイミングＴ３０６）、この瞬間に流れる電流を抑制し、上述の様な不具合を抑制して、好適に制御可能な半導体記憶装置を提供可能である。
【０１２２】
［第１〜第３の実施形態の変形例］
第１の実施形態、第２の実施形態及び第３の実施形態に係る書込方法は、適宜組み合わせて使用することも可能である。例えば、第１の実施形態において、タイミングＴ１２６の処理を行った後、タイミングＴ１２７の処理を行う前に、第２の実施形態と同様に、選択ゲート線（ｓＳＧＤ，ｕＳＧＤ，ＳＧＳ）の電圧を電圧Ｖ３に立ち上げても良い。また、例えば第１の実施形態において、タイミングＴ１２６又はその前後に、第３の実施形態と同様に、ビット線ＢＬの電圧を電圧Ｖ４に立ち上げても良い。また、第２の実施形態において、タイミングＴ１２５の処理を行った後、タイミングＴ２０６の処理を行う前に、第３の実施形態と同様に、ビット線ＢＬの電圧を電圧Ｖ４に立ち上げても良い。
【０１２３】
また、第１の実施形態においては、タイミングＴ１２７において配線ＣＧ及びワード線ＷＬの電圧を電圧ＶＰＡＳＳに立ち上げ、更に、選択ゲート線（ｓＳＧＤ，ｕＳＧＤ，ＳＧＳ）の電圧を電圧ＶＳＧに立ち上げていた。しかしながら、配線ＣＧ及びワード線ＷＬの電圧を電圧ＶＰＡＳＳに立ち上げるのは、タイミングＴ１２７とタイミングＴ１２８との間であっても良い。
【０１２４】
また、第２の実施形態においては、選択ゲート線（ｓＳＧＤ，ｕＳＧＤ，ＳＧＳ）の電圧を２段階に分けて電圧ＶＳＧまで立ち上げていた。しかしながら、選択ゲート線（ｓＳＧＤ，ｕＳＧＤ，ＳＧＳ）の電圧は、３段階以上の段階に分けて電圧ＶＳＧまで立ち上げても良い。
【０１２５】
［第４の実施形態］
次に、図１１を参照して、第４の実施形態について説明する。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
【０１２６】
第４の実施形態に係る書込動作は、第１の比較例に係る書込動作と同様である。また、第４の実施形態に係る読出動作は、第１の実施形態と同様である。
【０１２７】
また、第４の実施形態においては、一定時間の経過ごと、及び、一定の条件が満たされるごとに、ダミー読出動作を行う。ダミー読出動作は、第１の実施形態に係る読出動作とほぼ同様に行われる。
【０１２８】
例えば、図１１に模式的に例示する様に、書込動作の実行中に（Ｓ１０１）読出命令等を受信した場合、シーケンサ２６（図１）は一度書込動作を停止し、割込処理として読出動作を実行する（Ｓ１０２）。また、シーケンサ２６は、書込動作が行われていたメモリブロックＭＢａのアドレス、及び、書込動作の進行状況等をレジスタ等に保持する。
【０１２９】
次に、シーケンサ２６は、読出動作の対象であるアドレスデータを参照して、このアドレスが上記メモリブロックＭＢａ中のアドレスであるか否かを判定する（Ｓ１０３）。
【０１３０】
上記アドレスがメモリブロックＭＢａ中のアドレスではなかった場合、シーケンサ２６は、通常通りに読出動作を実行する（Ｓ１０５）。
【０１３１】
一方、上記アドレスがメモリブロックＭＢａ中のアドレスであった場合、シーケンサ２６は、メモリブロックＭＢａに対してダミー読出動作を実行し（Ｓ１０４）、その後に通常の読出動作を実行する（Ｓ１０５）。
【０１３２】
この様な方法によっても、読出動作が行われる際のワード線ＷＬの電圧を調整して、誤読出しを抑制可能である。また、この様な方法によれば、ドレイン選択トランジスタＳＴＤのしきい値電圧の変動等も生じない。
【０１３３】
また、メモリブロックＭＢａに対して書込動作が行われている途中に、このメモリブロックＭＢａ内のアドレスのデータを読出す可能性は、高くない場合がある。この様な場合には、第１の比較例に係る読出動作とダミー読出動作とを組み合わせることにより、書込動作に要する時間を削減可能な場合がある。
【０１３４】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３５】
１１０…導電層、１２０…半導体柱、１３０…ゲート絶縁膜、１４０…半導体膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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