(57)【要約】【課題】単位面積あたりのチャネル幅を拡張することが可能な半導体装置を提供する。【解決手段】半導体装置は、基板と、前記基板の上方に設けられ、前記基板の表面に沿った第１方向に延びる第１半導体層と、前記基板と前記第１半導体層との間に配置され、前記第１方向に延びる第２半導体層と、前記基板の表面と交差する第２方向に延び、前記第１半導体層の第１端および前記第２半導体層の第１端に接続される第１導体と、前記第２方向に延び、前記第１半導体層の前記第１端とは反対側の第２端、および、前記第２半導体層の前記第１端とは反対側の第２端に接続された部分と、前記基板中に位置する部分と、を含む第２導体と、前記第１半導体層の前記第１端と前記第２端との間の部分、および、前記第２半導体層の前記第１端と前記第２端との間の部分に向き合う電極と、前記第１半導体層と前記電極との間に設けられた第１絶縁膜と、前記第２半導体層と前記電極との間に設けられた第２絶縁膜と、を備える。【選択図】図１
2020047812.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に設けられ、前記基板の表面に沿った第１方向に延びる第１半導体層と、
前記基板と前記第１半導体層との間に配置され、前記第１方向に延びる第２半導体層と、
前記基板の表面と交差する第２方向に延び、前記第１半導体層の第１端および前記第２半導体層の第１端に接続される第１導体と、
前記第２方向に延び、前記第１半導体層の前記第１端とは反対側の第２端、および、前記第２半導体層の前記第１端とは反対側の第２端に接続された部分と、前記基板中に位置する部分と、を含む第２導体と、
前記第１半導体層の前記第１端と前記第２端との間の部分、および、前記第２半導体層の前記第１端と前記第２端との間の部分に向き合う電極と、
前記第１半導体層と前記電極との間に設けられた第１絶縁膜と、
前記第２半導体層と前記電極との間に設けられた第２絶縁膜と、
を備えた半導体装置。
【請求項２】
前記第１導体および前記第２導体は、前記第１半導体層および前記第２半導体層の前記第１端および前記第２端を貫いて延びる請求項１記載の半導体装置。
【請求項３】
前記第２導体は、前記基板中に延び、前記第１半導体層および前記第２半導体層に接続された前記部分と、前記基板中に位置する前記部分が一体に設けられた請求項１または２に記載の半導体装置。
【請求項４】
前記第１半導体層および前記第２半導体層は、前記第１導体および前記第２導体に接する部分に凹部を有する請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
基板と、
前記基板の上方に設けられ、前記基板の表面に沿った第１方向に延びる第１半導体層と、
前記基板と前記第１半導体層との間に配置され、前記第１方向に延びる第２半導体層と、
前記基板の表面と交差する第２方向に延び、前記第１半導体層の第１端および前記第２半導体層の第１端に接続される第１導体と、
前記第２方向に延び、前記第１半導体層の前記第１端とは反対側の第２端、および、前記第２半導体層の前記第１端とは反対側の第２端に接続された含む第２導体と、
前記基板中に設けられ、前記第２導体に接続されたヒートシンクと、
前記第１半導体層の前記第１端と前記第２端との間の部分、および、前記第２半導体層の前記第１端と前記第２端との間の部分に向き合う電極と、
前記第１半導体層と前記電極との間に設けられた第１絶縁膜と、
前記第２半導体層と前記電極との間に設けられた第２絶縁膜と、
を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ウェーハ上のフットプリントを極限まで縮小したＦｉｎＦＥＴが知られているが、そのチャネル幅を拡張するには限界があった。次世代のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）には、チャネル幅のさらなる拡張が求められる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２０１３−５２１６６１号公報
【非特許文献】
【０００４】
【非特許文献１】2017 Symposium on VLSI Technology Digest of Technical Papers T230-231
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、単位面積あたりのチャネル幅を拡張することが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、基板と、前記基板の上方に設けられ、前記基板の表面に沿った第１方向に延びる第１半導体層と、前記基板と前記第１半導体層との間に配置され、前記第１方向に延びる第２半導体層と、前記基板の表面と交差する第２方向に延び、前記第１半導体層の第１端および前記第２半導体層の第１端に接続される第１導体と、前記第２方向に延び、前記第１半導体層の前記第１端とは反対側の第２端、および、前記第２半導体層の前記第１端とは反対側の第２端に接続された部分と、前記基板中に位置する部分と、を含む第２導体と、前記第１半導体層の前記第１端と前記第２端との間の部分、および、前記第２半導体層の前記第１端と前記第２端との間の部分に向き合う電極と、前記第１半導体層と前記電極との間に設けられた第１絶縁膜と、前記第２半導体層と前記電極との間に設けられた第２絶縁膜と、を備える。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る半導体装置を示す模式断面図である。
【図２】実施形態に係る半導体装置を示す模式図である。
【図３】実施形態の変形例に係る半導体装置を示す模式断面図である。
【図４】実施形態の別の変形例に係る半導体装置を示す模式図である。
【図５】比較例に係る半導体装置を示す模式断面図である。
【図６】実施形態のさらなる別の変形例に係る半導体装置を示す模式図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００９】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【００１０】
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、基板１０の上方に積層された複数の半導体層２０（以下、半導体層２０Ａ、２０Ｂおよび２０Ｃ）を含むＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。以下の説明では、半導体層２０Ａ、２０Ｂおよび２０Ｃを個別に説明する場合と、半導体層２０として包括的に説明する場合がある。他の構成要素についても同様である。
【００１１】
図１に示すように、半導体層２０Ａ、２０Ｂおよび２０Ｃは、基板１０の上面と交差するＺ方向に並べて配置される。半導体層２０Ａ、２０Ｂおよび２０Ｃは、それぞれ、基板１０の上面に沿ったＹ方向に延びるように設けられる。
【００１２】
基板１０は、例えば、ｐ形シリコン基板である。また、基板１０は、シリコン基板上に設けられたｐ形シリコン層であっても良い。半導体層２０Ａ、２０Ｂおよび２０Ｃは、例えば、ポリシリコン層である。
【００１３】
半導体装置１は、ゲート絶縁膜２５ａ、２５ｂ、２５ｃおよびゲート電極３０をさらに備える。ゲート電極３０は、例えば、Ｘ−Ｚ面に平行な断面において、半導体層２０Ａ、２０Ｂおよび２０Ｃのそれぞれを囲むように設けられる。ゲート電極３０は、例えば、タングステン（Ｗ）などの金属を含む。
【００１４】
ゲート絶縁膜２５ａは、半導体層２０Ａとゲート電極３０との間に設けられる。ゲート絶縁膜２５ｂは、半導体層２０Ｂとゲート電極３０との間に設けられる。ゲート絶縁膜２５ｃは、半導体層２０Ｃとゲート電極３０との間に設けられる。ゲート絶縁膜２５ａ、２５ｂおよび２５ｃは、例えば、シリコン酸化膜である。ゲート絶縁膜２５ａ、２５ｂおよび２５ｃは、半導体層２０Ａ、２０Ｂおよび２０Ｃをゲート電極３０から電気的に絶縁する。
【００１５】
半導体装置１は、絶縁膜１５と、絶縁膜３３と、をさらに備える。絶縁膜１５は、基板１０とゲート電極３０との間に設けられる。絶縁膜１５は、例えば、シリコン酸化膜であり、基板１０の表面を覆う。絶縁膜１５は、ゲート電極３０を基板１０から電気的に絶縁する。絶縁膜３３は、絶縁膜１５の上に半導体層２０Ａ、２０Ｂ、２０Ｃおよびゲート電極３０を覆うように設けられる。絶縁膜３３は、例えば、シリコン酸化膜である。
【００１６】
図２（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す模式図である。図２（ａ）は、半導体装置１のＺ−Ｙ面に平行な断面を示す模式図である。図２（ｂ）は、図２（ａ）中に示すＢ−Ｂ線に沿った断面を示す模式図である。なお、図１は、図２（ａ）中に示すＡ−Ａ線に沿った断面を表す模式図である。
【００１７】
図２（ａ）に示すように、半導体装置１は、コンタクトプラグ４０とコンタクトプラグ５０とをさらに備える。コンタクトプラグ４０および５０は、絶縁膜３３中をＺ方向に延びる。コンタクトプラグ４０および５０は、例えば、タングステン（Ｗ）などの金属を含む導体である。
【００１８】
コンタクトプラグ４０は、例えば、半導体層２０Ａ、２０Ｂおよび２０Ｃのソース端２０Ｓに接するように設けられる。コンタクトプラグ４０は、半導体層２０Ａ、２０Ｂおよび２０Ｃに電気的に接続される。コンタクトプラグ４０は、例えば、上方に配置された配線６０に接続される。ここで、「電気的に接続される」とは、直接接続される場合と、他の導体を介して接続される場合と、を含む。以下の記載においても同様である。
【００１９】
コンタクトプラグ５０は、例えば、半導体層２０Ａ、２０Ｂおよび２０Ｃのドレイン端２０Ｄに接するように設けられる。コンタクトプラグ５０は、半導体層２０Ａ、２０Ｂおよび２０Ｃに電気的に接続される。また、コンタクトプラグ５０は、例えば、上方に配置された配線７０に接続される。
【００２０】
半導体装置１は、金属プラグ４３をさらに備える。金属プラグ４３は、基板１０の内部に設けられる。金属プラグ４３は、例えば、コンタクトプラグ４０の直下に位置する。コンタクトプラグ４０は、例えば、絶縁膜１５を貫いて金属プラグ４３に接続される。金属プラグ４３は、例えば、コンタクトプラグ４０と同じ金属材料であっても良いし、異なる金属材料であっても良い。金属プラグ４３は、例えば、基板１０に直接接するように設けられる。
【００２１】
図２（ｂ）に示すように、コンタクトプラグ４０および５０は、半導体層２０Ｂのソース端２０Ｓおよびドレイン端２０Ｄをそれぞれ貫通するように設けられる。コンタクトプラグ４０および５０は、図示しない部分において、半導体層２０Ａおよび２０Ｃのソース端２０Ｓおよびドレイン端２０Ｄをそれぞれ貫通するように設けられる。
【００２２】
コンタクトプラグ４０および５０は、絶縁膜３３中をＺ方向に延びるコンタクトホールＣＨ中に形成される。コンタクトホールＣＨは、例えば、ＲＩＥ（Reactive Ion Etching）を用いて絶縁膜３３中に設けられる。この際、コンタクトホールＣＨは、半導体層２０Ａ、２０Ｂおよび２０Ｃのそれぞれのソース端２０Ｓおよびドレイン端２０Ｄを貫通するように形成される。
【００２３】
半導体装置１では、半導体層２０Ａ、２０Ｂおよび２０Ｃを流れるドレイン電流により発生するジュール熱を、コンタクトプラグ４０および金属プラグ４３を介して基板１０へ放散させる。これにより、自己発熱によるＭＯＳ特性の劣化を抑制することができる。
【００２４】
図３（ａ）および（ｂ）は、実施形態の変形例に係る半導体装置２および３を示す模式断面図である。図３（ａ）および（ｂ）は、図２（ａ）に対応する断面を示す模式図である。
【００２５】
図３（ａ）に示す半導体装置２のコンタクトプラグ４０は、絶縁膜３３および絶縁膜１５を貫いて基板１０に至る長さを有する。コンタクトプラグ４０の下端は、基板１０の内部に位置する。
【００２６】
コンタクトプラグ４０は、例えば、基板１０至る深さのコンタクトホールＣＨの内部に形成される。コンタクトプラグ４０は、例えば、タングステン（Ｗ）などの金属を含む一体の導体である。コンタクトプラグ４０は、例えば、半導体層２０Ａ、２０Ｂ、２０Ｃおよび基板１０に接するように設けられる。半導体層２０Ａ、２０Ｂおよび２０Ｃにおいて発生するジュール熱は、コンタクトプラグ４０を介して基板１０へ放散される。
【００２７】
図３（ｂ）に示す半導体装置３は、基板１０中に設けられたヒートシンク４５を備える。ヒートシンク４５は、例えば、銅（Ｃｕ）などの熱伝導率の高い金属材料を含む。ヒートシンク４５は、例えば、基板１０中において金属プラグ４３よりも大きい体積を有する。ヒートシンク４５は、例えば、絶縁膜１５によりゲート電極３０から電気的に絶縁される。コンタクトプラグ４０は、絶縁膜１５を貫いてヒートシンク４５に接続される。
【００２８】
半導体装置３では、ヒートシンク４５を設けることにより、コンタクトプラグ４０を介した熱放散が促進され、半導体層２０Ａ、２０Ｂおよび２０Ｃの温度上昇をさらに抑制することができる。
【００２９】
図４（ａ）および（ｂ）は、実施形態の別の変形例に係る半導体装置４を示す模式図である。図４（ａ）は、図１に対応する断面を示す模式図である。図４（ｂ）は、上方から見た半導体層２０Ｃおよびゲート電極３０の配置を示す模式図である。
【００３０】
図４（ａ）に示すように、半導体装置４は、基板１０に設けられたＳＴＩ（Shalow Trench Isolation）を含む。図４（ｂ）に示すように、ＳＴＩは、例えば、Ｙ方向に延在し、基板１０の表層を分割するように設けられる。ＳＴＩは、例えば、シリコン酸化膜であり、基板１０に設けられた溝に埋め込まれる。
【００３１】
半導体層２０Ａ、２０Ｂおよび２０Ｃは、ＳＴＩにより分割された基板１０の表層上に設けられる。半導体層２０Ａ、２０Ｂおよび２０Ｃは、Ｙ方向に延び、コンタクトプラグ４０および５０は、半導体層２０Ａ、２０Ｂおよび２０ＣのＹ方向と交差する端面に接するように設けられる。金属プラグ４３は、ＳＴＩにより分割された基板１０の表層に設けられる。
【００３２】
半導体装置１は、例えば、基板１０の上に複数配置される。そして、Ｘ方向において隣接する半導体装置１のソースコンタクトは、例えば、ＳＴＩにより電気的に分離される。
【００３３】
図５は、比較例に係る半導体装置５を示す模式断面図である。半導体装置５は、例えば、ＦｉｎＦＥＴであり、基板１０に設けられたフィン状の半導体部８０Ａ、８０Ｂおよび８０Ｃを含む。
【００３４】
半導体部８０Ａ、８０Ｂおよび８０Ｃは、例えば、基板１０の表層を選択的に除去することにより形成される。半導体部８０Ａ、８０Ｂおよび８０Ｃは、例えば、Ｙ方向に延在する。半導体部８０Ａ、８０Ｂおよび８０Ｃは、例えば、１０ナノメートル程度の高さを有するように設けられる。また、半導体部８０Ａ、８０Ｂおよび８０Ｃは、例えば、５ナノメートル程度のＸ方向の配置ピッチを有するように設けられる。
【００３５】
半導体装置５は、ゲート絶縁膜８５ａ、８５ｂ、８５ｃおよびゲート電極９０をさらに備える。ゲート電極９０は、半導体部８０Ａ、８０Ｂおよび８０Ｃのそれぞれの上面および側面を覆うように設けられる。ゲート絶縁膜８５ａは、半導体部８０Ａとゲート電極９０との間に設けられる。ゲート絶縁膜８５ｂは、半導体部８０Ｂとゲート電極９０との間に設けられる。ゲート絶縁膜８５ｃは、半導体部８０Ｃとゲート電極９０との間に設けられる。
【００３６】
半導体装置５は、例えば、図示しないソースコンタクトおよびドレインコンタクトをさらに備える。ソースコンタクトおよびドレインコンタクトは、Ｙ方向に並べて配置され、半導体部８０Ａ、８０Ｂおよび８０Ｃの両端面にそれぞれ電気的に接続される。
【００３７】
半導体装置５は、例えば、Ｘ−Ｚ断面における半導体部８０Ａとゲート絶縁膜８５ａとの界面の長さ、Ｘ−Ｚ断面における半導体部８０Ｂとゲート絶縁膜８５ｂとの界面の長さ、および、Ｘ−Ｚ断面における半導体部８０Ｃとゲート絶縁膜８５ｃとの界面の長さの総和であるチャネル幅を有する。
【００３８】
半導体装置５において、チャネル幅を広くするためには、例えば、ゲート電極９０に覆われる半導体部８０の数を多くすれば良い。しかしながら、ＦｉｎＦＥＴにおける半導体部８０のサイズは、例えば、フォトリソグラフィの限界解像度と同じレベルにまで微細化されている。したがって、半導体部８０のサイズを縮小することは難しい。このため、半導体装置５のチャネル幅を広くするために半導体部の数を増やすと、Ｘ方向のサイズも大きくなる。すなわち、ウェーハ表面における単位面積当たりのチャネル幅を広くすることは難しい。
【００３９】
これに対し、本実施形態に係る半導体装置１〜４では、半導体層２０の積層数を増やすことにより、チャネル幅を広くすることができる。すなわち、半導体装置１〜４のウェーハ上のフットプリントを大きくすることなく、チャネル幅を広くすることができる。
【００４０】
半導体装置１〜４では、半導体層２０は、例えば、数ナノメートル程度のＸ方向およびＹ方向のサイズを有するように設けられる。すなわち、フォトリソグラフィを用いた２次元の微細化の限界に近いサイズである。このように、半導体装置１〜４では、ウェーハ上のフットプリントが限界に近いサイズに縮小されても、単位面積当たりのチャネル幅を広げ、電流駆動能力を大きくすることができる。
【００４１】
図６（ａ）および（ｂ）は、実施形態のさらなる変形例に係る半導体装置６を示す模式図である。図６（ａ）は、半導体装置６のＺ−Ｙ面に平行な断面を示す模式図である。図６（ｂ）は、図６（ａ）中に示すＣ−Ｃ線に沿った断面を示す模式図である。
【００４２】
図６（ａ）に示すように、半導体装置６は、コンタクトプラグ４０とコンタクトプラグ５０とを備える。
【００４３】
コンタクトプラグ４０は、例えば、半導体層２０Ａ、２０Ｂおよび２０Ｃのソース端２０Ｓに接するように設けられる。コンタクトプラグ４０は、半導体層２０Ａ、２０Ｂおよび２０Ｃに電気的に接続される。コンタクトプラグ４０は、例えば、上方に配置された配線６０に接続される。コンタクトプラグ４０は、例えば、絶縁膜１５を貫いて、基板１０中に設けられた金属プラグ４３に接続される。
【００４４】
コンタクトプラグ５０は、例えば、半導体層２０Ａ、２０Ｂおよび２０Ｃのドレイン端２０Ｄに接するように設けられる。コンタクトプラグ５０は、半導体層２０Ａ、２０Ｂおよび２０Ｃに電気的に接続される。また、コンタクトプラグ５０は、例えば、上方に配置された配線７０に接続される。
【００４５】
図６（ｂ）に示すように、半導体層２０Ｂは、コンタクトプラグ４０および５０に接する凹部２０Ｒを有する。半導体層２０Ａおよび２０Ｃも、同様に、図示しない凹部２０Ｒにおいて、コンタクトプラグ４０および５０に接する。
【００４６】
コンタクトプラグ４０および５０は、絶縁膜３３中をＺ方向に延びるコンタクトホールＣＨ中に形成される。コンタクトホールＣＨは、例えば、ＲＩＥ（Reactive Ion Etching）を用いて絶縁膜３３中に設けられる。この際、半導体層２０Ａ、２０Ｂおよび２０Ｃのそれぞれの一部も選択的に除去され、凹部２０Ｒが形成される。
【００４７】
この例では、コンタクトプラグ４０および５０が、半導体層２０Ａ〜２０Ｃの端に接するように設けられるため、半導体層２０Ａ〜２０ＣのＹ方向のサイズを縮小することができる。すなわち、半導体装置６では、基板１０上のフットプリントを縮小できる。
【００４８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４９】
１、２、３、４、５、６…半導体装置、  １０…基板、  １５、３３…絶縁膜、  ２０、２０Ａ、２０Ｂ、２０Ｃ…半導体層、  ２０Ｄ…ドレイン端、  ２０Ｓ…ソース端、  ２０Ｒ…凹部、  ２５ａ、２５ｂ、２５ｃ、８５ａ、８５ｂ、８５ｃ…ゲート絶縁膜、  ３０、９０…ゲート電極、  ４０、５０…コンタクトプラグ、  ４３…金属プラグ、  ４５…ヒートシンク、  ６０、７０…配線、  ８０、８０Ａ、８０Ｂ、８０Ｃ…半導体部、  ＣＨ…コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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