(57)【要約】【課題】読み出し特性の向上を可能とする半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、第１の方向に積層された第１番目から第ｎ番目までのｎ個の導電層と、第１導電型の第１の半導体領域と、第１の半導体領域よりも第ｎ番目の導電層に近い第２導電型の第２の半導体領域と、第１の半導体領域と第２の半導体領域との間に設けられ、第１の方向に延び、ｎ個の導電層を貫通し、不純物濃度が第１の領域の第１導電型不純物濃度及び第２の領域の第２導電型不純物濃度よりも低い半導体層と、ｎ個の導電層と半導体層との間に設けられた第１番目から第ｎ番目までのｎ個の電荷蓄積領域と、ｎ個の電荷蓄積領域の内の少なくとも一つの電荷蓄積領域には、常に電荷を蓄積させないようにｎ個の導電層に印加する電圧を制御する制御回路と、を備える。【選択図】図３
2020047324.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に積層された第１番目から第ｎ番目までのｎ個の導電層と、
第１導電型の第１の半導体領域と、
前記第１の半導体領域よりも前記第ｎ番目の導電層に近い第２導電型の第２の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域との間に設けられ、前記第１の方向に延び、前記ｎ個の導電層を貫通し、不純物濃度が前記第１の半導体領域の第１導電型不純物濃度及び前記第２の半導体領域の第２導電型不純物濃度よりも低い半導体層と、
前記ｎ個の導電層と前記半導体層との間に設けられた第１番目から第ｎ番目までのｎ個の電荷蓄積領域と、
前記ｎ個の電荷蓄積領域の内の少なくとも一つの電荷蓄積領域には、電荷を蓄積させないように前記ｎ個の導電層に印加する電圧を制御する制御回路と、
を備える半導体記憶装置。
【請求項２】
前記少なくとも一つの電荷蓄積領域は、第ｍ番目（１＜ｍ＜ｎ）の電荷蓄積領域を含む請求項１記載の半導体記憶装置。
【請求項３】
前記少なくとも一つの電荷蓄積領域は、第ｘ番目（１≦ｘ＜ｎ−９）の電荷蓄積領域、及び、第ｙ番目（ｙ＝ｘ＋９）の電荷蓄積領域を含む請求項１又は請求項２記載の半導体記憶装置。
【請求項４】
前記少なくとも一つの電荷蓄積領域は、前記ｎ個の電荷蓄積領域の内の任意の隣接する２個の電荷蓄積領域の一方である請求項１記載の半導体記憶装置。
【請求項５】
前記制御回路は、第ｓ番目（０≦ｓ≦ｎ）の電荷蓄積領域の中の電荷量に基づくデータを読み出す際に、前記第ｓ番目の電荷蓄積領域以外の少なくとも一つの電荷蓄積領域の中の電荷量に基づくデータの読み出しを先行して行うように、前記ｎ個の導電層に印加する電圧を制御する請求項１ないし請求項４いずれか一項記載の半導体記憶装置。
【請求項６】
前記制御回路は、第ｑ番目（０≦ｑ≦ｎ）の電荷蓄積領域の中の電荷量に基づくデータを読み出す際に、前記少なくとも一つの電荷蓄積領域と前記第ｑ番目の電荷蓄積領域との間の電荷蓄積領域の中の電荷量に基づくデータの読み出し及び消去を、前記少なくとも一つの電荷蓄積領域の側から順に先行して行うように、前記ｎ個の導電層に印加する電圧を制御する請求項１ないし請求項４いずれか一項記載の半導体記憶装置。
【請求項７】
前記少なくとも一つの電荷蓄積領域を前記半導体層との間に挟む前記ｎ個の導電層の内の少なくとも一つの導電層の前記第１の方向の幅は、前記ｎ個の導電層の内のその他の導電層の前記第１の方向の幅と異なる請求項１ないし請求項６いずれか一項記載の半導体記憶装置。
【請求項８】
前記ｎ個の電荷蓄積領域の内の前記少なくとも一つの電荷蓄積領域以外の電荷蓄積領域に電荷を蓄積させるための書き込み電圧を生成する書き込み電圧生成回路を更に備え、前記少なくとも一つの電荷蓄積領域を前記半導体層との間に挟む前記ｎ個の導電層の内の少なくとも一つの導電層は、前記書き込み電圧生成回路に電気的に接続されない請求項１ないし請求項７いずれか一項記載の半導体記憶装置。
【請求項９】
前記ｎ個の導電層の間に設けられた絶縁層を、更に備える請求項１ないし請求項８いずれか一項記載の半導体記憶装置。
【請求項１０】
前記半導体層は、多結晶シリコンである請求項１ないし請求項９いずれか一項記載の半導体記憶装置。
【請求項１１】
前記第１導電型はｎ型であり、前記第２導電型はｐ型である請求項１ないし請求項１０いずれか一項記載の半導体記憶装置。
【請求項１２】
前記制御回路は、第ｐ番目（１＜ｐ＜ｎ）の電荷蓄積領域の中の電荷量に基づくデータを読み出す際に、第１番目から第（ｐ−１）番目の導電層の内の少なくとも一つの導電層に正の第１の電圧を印加し、第（ｐ＋２）番目から第ｎ番目の導電層の内の少なくとも一つの導電層に負の第２の電圧を印加し、第（ｐ＋１）番目の導電層に正の第３の電圧を印加し、第ｐ番目の導電層に印加する第４の電圧を負の電圧から正の電圧に変化させる請求項１１記載の半導体記憶装置。
【請求項１３】
少なくとも第（ｐ＋１）番目の導電層、及び、第（ｐ＋２）番目の導電層に、前記第３の電圧を印加する請求項１２記載の半導体記憶装置。
【請求項１４】
前記第３の電圧は、前記第１の電圧よりも高い請求項１２又は請求項１３記載の半導体記憶装置。
【請求項１５】
前記少なくとも一つの電荷蓄積領域を前記半導体層との間に挟む前記ｎ個の導電層の内の少なくとも一つの導電層に印加される第５の電圧の絶対値は、前記第１の電圧の絶対値、及び、前記第２の電圧の絶対値よりも高い請求項１２ないし請求項１４いずれか一項記載の半導体記憶装置。
【請求項１６】
前記制御回路は、第ｓ番目（１≦ｓ≦ｎ−１）の導電層下の半導体層を第２導電型、第ｓ＋１番目の導電層下の半導体層を第１導電型とした状態で、前記第ｓ番目の電荷蓄積領域の中の電荷量に基づくデータを読み出す請求項１ないし請求項１０いずれか一項記載の半導体記憶装置。
【請求項１７】
第１の方向に積層された第１番目から第ｎ番目までのｎ個の導電層と、
第１導電型の第１の半導体領域と、
前記第１の半導体領域よりも前記第ｎ番目の導電層に近い第２導電型の第２の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域との間に設けられ、前記第１の方向に延び、前記ｎ個の導電層を貫通し、不純物濃度が前記第１の半導体領域の第１導電型不純物濃度及び前記第２の半導体領域の第２導電型不純物濃度よりも低い半導体層と、
前記ｎ個の導電層と前記半導体層との間に設けられた第１番目から第ｎ番目までのｎ個の電荷蓄積領域と、
第ｓ番目（１≦ｓ≦ｎ−１）の導電層下の半導体層を第２導電型、第ｓ＋１番目の導電層下の半導体層を第１導電型とした状態で、前記第ｓ番目の電荷蓄積領域の中の電荷量に基づくデータを読み出す制御回路とを備え、
前記第ｓ番目の電荷蓄積領域の中の電荷量に基づくデータの読み出しの際には、第（ｓ＋１）番目の電荷蓄積領域に電荷が蓄積されていない状態である半導体記憶装置。
【請求項１８】
第１の方向に積層された第１番目から第ｎ番目までのｎ個の導電層と、
第１導電型の第１の半導体領域と、
前記第１の半導体領域よりも前記第ｎ番目の導電層に近い第２導電型の第２の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域との間に設けられ、前記第１の方向に延び、前記ｎ個の導電層を貫通し、不純物濃度が前記第１の半導体領域の第１導電型不純物濃度及び前記第２の半導体領域の第２導電型不純物濃度よりも低い半導体層と、
前記ｎ個の導電層と前記半導体層との間に設けられた第１番目から第ｎ番目までのｎ個の電荷蓄積領域と、を備える半導体記憶装置の制御方法であって、
前記ｎ個の電荷蓄積領域の内の少なくとも一つの電荷蓄積領域には、電荷を蓄積させない半導体記憶装置の制御方法。
【請求項１９】
前記少なくとも一つの電荷蓄積領域は、第ｍ番目（１＜ｍ＜ｎ）の電荷蓄積領域を含む請求項１８記載の半導体記憶装置の制御方法。
【請求項２０】
第ｓ番目（０≦ｓ≦ｎ）の電荷蓄積領域の中の電荷量に基づくデータを読み出す際に、前記第ｓ番目の電荷蓄積領域以外の少なくとも一つの電荷蓄積領域の中の電荷量に基づくデータの読み出しを先行して行う請求項１８又は請求項１９記載の半導体記憶装置の制御方法。
【請求項２１】
第ｑ番目（０≦ｑ≦ｎ）の電荷蓄積領域の中の電荷量に基づくデータを読み出す際に、前記少なくとも一つの電荷蓄積領域と前記第ｑ番目の電荷蓄積領域との間の電荷蓄積領域の中の電荷量に基づくデータの読み出し及び消去を、前記少なくとも一つの電荷蓄積領域の側から順に先行して行う請求項１８ないし請求項１９いずれか一項記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及び半導体記憶装置の制御方法に関する。
【背景技術】
【０００２】
メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリの読み出し特性を向上させるため、メモリストリングの一端にｐ型半導体領域を設けたポジティブフィードバック方式の３次元ＮＡＮＤフラッシュメモリが提案されている。ポジティブフィードバック方式の３次元ＮＡＮＤフラッシュメモリは、メモリセルのトランジスタが急峻なサブスレショルドスロープを有するため、読み出し特性が向上する。３次元ＮＡＮＤフラッシュメモリの高性能化を実現するため、ポジティブフィードバック方式の３次元ＮＡＮＤフラッシュメモリの読み出し特性が更に向上することが期待される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１６／０００５４７９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、読み出し特性の向上を可能とする半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１の方向に積層された第１番目から第ｎ番目までのｎ個の導電層と、第１導電型の第１の半導体領域と、前記第１の半導体領域よりも前記第ｎ番目の導電層に近い第２導電型の第２の半導体領域と、前記第１の半導体領域と前記第２の半導体領域との間に設けられ、前記第１の方向に延び、前記ｎ個の導電層を貫通し、不純物濃度が前記第１の半導体領域の第１導電型不純物濃度及び前記第２の半導体領域の第２導電型不純物濃度よりも低い半導体層と、前記ｎ個の導電層と前記半導体層との間に設けられた第１番目から第ｎ番目までのｎ個の電荷蓄積領域と、前記ｎ個の電荷蓄積領域の内の少なくとも一つの電荷蓄積領域には、電荷を蓄積させないように前記ｎ個の導電層に印加する電圧を制御する制御回路と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の半導体記憶装置のブロック図。
【図２】第１の実施形態の半導体記憶装置のメモリセルアレイの回路図。
【図３】第１の実施形態の半導体記憶装置のメモリストリングの模式断面図。
【図４】第１の実施形態の半導体記憶装置のデータの読み出しシークエンスを説明する模式図。
【図５】第１の実施形態の半導体記憶装置のデータの読み出しシークエンスのタイミングチャート。
【図６】第１の実施形態の半導体記憶装置のデータの読み出しシークエンスを説明する模式図。
【図７】第１の実施形態の半導体記憶装置の読み出しシークエンスを説明するバンド図。
【図８】第１の実施形態の半導体記憶装置の作用及び効果の説明図。
【図９】第２の実施形態の半導体記憶装置のデータの読み出しシークエンスを説明する模式図。
【図１０】第３の実施形態の半導体記憶装置のデータの読み出しシークエンスを説明する模式図。
【図１１】第４の実施形態の半導体記憶装置のメモリストリングの模式断面図。
【図１２】第４の実施形態の半導体記憶装置のデータの読み出しシークエンスを説明する模式図。
【図１３】第５の実施形態の半導体記憶装置のデータの読み出しシークエンスを説明する模式図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【０００８】
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
【０００９】
本明細書中、「電圧」とは、別段の定義をしないかぎり、グラウンド電位との間の電位差を意味するものとする。
【００１０】
（第１の実施形態）
第１の実施形態の半導体記憶装置は、第１の方向に積層された第１番目から第ｎ番目までのｎ個の導電層と、第１導電型の第１の半導体領域と、第１の領域よりも第ｎ番目の導電層に近い第２導電型の第２の半導体領域と、第１の半導体領域と第２の半導体領域との間に設けられ、第１の方向に延伸し、ｎ個の導電層を貫通し、不純物濃度が第１の半導体領域の第１導電型不純物濃度及び第２の半導体領域の第２導電型不純物濃度よりも低い半導体層と、ｎ個の導電層と半導体層との間に設けられた第１番目から第ｎ番目までのｎ個の電荷蓄積領域と、ｎ個の電荷蓄積領域の内の少なくとも一つの電荷蓄積領域には、常に電荷を蓄積させないようにｎ個の導電層に印加する電圧を制御する制御回路と、を備える。
【００１１】
また、第１の実施形態の半導体記憶装置は、第１の方向に積層された第１番目から第ｎ番目までのｎ個の導電層と、第１導電型の第１の半導体領域と、第１の半導体領域よりも第ｎ番目の導電層に近い第２導電型の第２の半導体領域と、第１の半導体領域と第２の半導体領域との間に設けられ、第１の方向に延び、ｎ個の導電層を貫通し、不純物濃度が第１の半導体領域の第１導電型不純物濃度及び第２の半導体領域の第２導電型不純物濃度よりも低い半導体層と、ｎ個の導電層と半導体層との間に設けられた第１番目から第ｎ番目までのｎ個の電荷蓄積領域と、第ｓ番目（１≦ｓ≦ｎ−１）の導電層下の半導体層を第２導電型、第ｓ＋１番目の導電層下の半導体層を第１導電型とした状態で、第ｓ番目の電荷蓄積領域の中の電荷量に基づくデータを読み出す制御回路とを備え、第ｓ番目の電荷蓄積領域の中の電荷量に基づくデータの読み出しの際には、常に、第（ｓ＋１）番目の電荷蓄積領域に電荷が蓄積されていない状態である。
【００１２】
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
【００１３】
図１は、第１の実施形態の半導体記憶装置のブロック図である。図２は、第１の実施形態の半導体記憶装置のメモリセルアレイ１００の回路図である。図３は、第１の実施形態の半導体記憶装置のメモリストリングＭＳの模式断面図である。図３は、図２のメモリセルアレイ１００の中の、例えば点線で囲まれる一個のメモリストリングＭＳの断面を示す。
【００１４】
第１の実施形態の半導体記憶装置は、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。第１の実施形態の半導体記憶装置は、メモリストリングの一端にｐ型半導体領域を設けたポジティブフィードバック方式の３次元ＮＡＮＤフラッシュメモリである。
【００１５】
第１の実施形態の３次元ＮＡＮＤフラッシュメモリは、メモリセルアレイ１００、第１の周辺回路１０１、第２の周辺回路１０２、書き込み電圧（Ｖｐｒｏｇｒａｍ）生成回路１０３、オフ電圧（Ｖｏｆｆ）生成回路１０４、読み出し電圧（Ｖｒｅａｄ）生成回路１０５、パス電圧（Ｖｐａｓｓ）生成回路１０６、フローティング電圧（Ｖｆｌｏａｔｉｎｇ）生成回路１０７、消去電圧（Ｖｅｒａｓｅ）生成回路１０８、及び、ワード線電圧制御回路１０９を備える。ワード線電圧制御回路１０９は、制御回路の一例である。
【００１６】
図２に示すように、メモリセルアレイ１００は、複数のワード線ＷＬ（導電層）、共通ソース線ＣＳＬ、複数のソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、複数のメモリストリングＭＳを備える。図２において、ｘ方向（第２の方向）、ｙ方向（第３の方向）、及び、ｚ方向（第１の方向）は、それぞれ直交する方向である。
【００１７】
ワード線ＷＬは、第１番目から第ｎ番目までのｎ個設けられる。ｎは２以上の整数である。ｎ個のワード線ＷＬは、ｚ方向に積層される。それぞれのワード線ＷＬは、ＷＬ（ｋ）と表記される。ｋは、１≦ｋ≦ｎの整数である。ＷＬ（ｋ）を第ｋ番目のワード線ＷＬと称する。メモリセルアレイ１００の下側から上側に向かって、ＷＬ（１）、ＷＬ（２）・・・ＷＬ（ｋ−１）、ＷＬ（ｋ）、ＷＬ（ｋ＋１）、ＷＬ（ｋ＋２）・・・ＷＬ（ｎ−１）、ＷＬ（ｎ）の順で積層される。
【００１８】
図２に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴ、複数のメモリセルＭＣ、及び、ドレイン選択トランジスタＳＤＴで構成される。
【００１９】
メモリセルＭＣは、第１番目から第ｎ番目までのｎ個設けられる。ｎは２以上の整数である。ｎ個のメモリセルＭＣは、ｚ方向に直列接続される。それぞれのメモリセルＭＣは、ＭＣ（ｋ）と表記される。ｋは、１≦ｋ≦ｎの整数である。ＭＣ（ｋ）を第ｋ番目のメモリセルＭＣと称する。
【００２０】
それぞれのメモリセルＭＣは、電荷蓄積領域ＣＳを有する。電荷蓄積領域ＣＳは、第１番目から第ｎ番目までのｎ個設けられる。それぞれの電荷蓄積領域ＣＳは、ＣＳ（ｋ）と表記される。ｋは、１≦ｋ≦ｎの整数である。ＣＳ（ｋ）を第ｋ番目の電荷蓄積領域ＣＳと称する。
【００２１】
図３は、１本のメモリストリングＭＳの模式断面図である。図３は、ワード線ＷＬの数が１８個、すなわち、ｎ＝１８の場合を例示している。
【００２２】
メモリストリングＭＳは、半導体基板１０、層間絶縁層１２（絶縁層）、第１番目から第１８番目までの１８個のワード線ＷＬ（１）〜ＷＬ（１８）（以下、単にワード線ＷＬとも記載）、ｎ型半導体領域２０（第１の半導体領域）、ｐ型半導体領域２２（第２の半導体領域）、半導体層２４、電荷蓄積膜２６、ビット線ＢＬ、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤを備える。電荷蓄積膜２６は、第１番目から第１８番目のまでの電荷蓄積領域ＣＳ（１）〜ＣＳ（１８）（以下、単に電荷蓄積領域ＣＳとも記載）を含む。
【００２３】
半導体基板１０は、例えば、単結晶のｐ型シリコン基板である。半導体基板１０は、例えば、ボロン（Ｂ）をｐ型不純物として含有する。
【００２４】
ワード線ＷＬは、半導体基板１０の上に設けられる。ワード線ＷＬは、例えば、板状の導電層である。ワード線ＷＬの間に層間絶縁層１２が設けられる。ワード線ＷＬは、ｚ方向に積層される。ワード線ＷＬ（１）〜ＷＬ（１８）は、それぞれ、メモリセルＭＣ（１）〜ＭＣ（１８）（以下、単にメモリセルＭＣとも記載）の制御電極として機能する。
【００２５】
ワード線ＷＬは、例えば、導電性不純物を含む多結晶シリコンである。また、ワード線ＷＬは、例えば、金属である。層間絶縁層１２は、例えば、酸化シリコンである。
【００２６】
ｎ型半導体領域２０は、半導体基板１０の中に設けられる。ｎ型半導体領域２０は、ｎ型不純物を含む。ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。ｎ型半導体領域２０のｎ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上である。ｎ型半導体領域２０は、共通ソース線ＣＳＬとして機能する。ｎ型半導体領域２０を、半導体基板１０と独立した領域として設けることも可能である。例えば、ｎ型半導体領域２０を、半導体基板１０の上に絶縁層を間に介して設けても構わない。
【００２７】
ｐ型半導体領域２２は、ｎ型半導体領域２０よりもワード線ＷＬ（１８）に近い。ｐ型半導体領域２２は、半導体層２４のビット線ＢＬ側にある。ｐ型半導体領域２２とビット線ＢＬとの距離は、ｎ型半導体領域２０とビット線ＢＬとの距離よりも小さい。
【００２８】
ｐ型半導体領域２２は、ｐ型不純物を含む。ｐ型半導体領域２２は、例えば、ｐ型不純物を含む多結晶シリコンである。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型半導体領域２２のｐ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上である。
【００２９】
半導体層２４は、ｎ型半導体領域２０とｐ型半導体領域２２との間に設けられる。半導体層２４は、ｎ型半導体領域２０及びｐ型半導体領域２２に接する。半導体層２４は、１８個のワード線ＷＬ（１）〜ＷＬ（１８）を貫通する。半導体層２４は、ｚ方向に伸長する。半導体層２４は、例えば、柱状又は円筒状である。半導体層２４は、ワード線ＷＬ（１）〜ＷＬ（１８）に囲まれる。
【００３０】
半導体層２４は、例えば、多結晶シリコンである。半導体層２４のｎ型不純物濃度は、ｎ型半導体領域２０のｎ型不純物濃度よりも低い。また、半導体層２４のｐ型不純物濃度は、ｐ型半導体領域２２のｐ型不純物濃度よりも低い。半導体層２４のｎ型不純物濃度及びｐ型不純物濃度は、例えば、１×１０１７ｃｍ−３以下である。半導体層２４は、例えば、真性半導体である。
【００３１】
電荷蓄積膜２６は、ワード線ＷＬと半導体層２４との間に設けられる。電荷蓄積膜２６は、例えば、半導体層２４の周囲に設けられる。電荷蓄積膜２６は、電荷蓄積膜２６に印加される電界により、電荷蓄積膜２６の内部に電荷を蓄積する機能を有する。電荷蓄積膜２６の内部に蓄積された電荷を、電荷蓄積膜２６に電界を印加することで、消去することも可能である。
【００３２】
電荷蓄積膜２６は、例えば、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜の積層構造である。また、電荷蓄積膜２６は、例えば、酸化シリコン膜、シリコン膜、酸化シリコン膜の積層構造である。電荷蓄積膜２６は、例えば、窒化シリコン膜又はシリコン膜の中に電子を蓄積する。
【００３３】
第１番目から第１８番目までの電荷蓄積領域ＣＳ（１）〜ＣＳ（１８）は、ワード線ＷＬ（１）〜ＷＬ（１８）のそれぞれと半導体層２４との間に設けられる。電荷蓄積領域ＣＳ（１）〜ＣＳ（１８）は、電荷蓄積膜２６の一部である。
【００３４】
メモリセルＭＣは、ワード線ＷＬ、電荷蓄積領域ＣＳ、及び、半導体層２４で構成される。メモリセルＭＣは、電荷蓄積領域ＣＳの中の電荷量に基づくデータを保持する機能を備える。
【００３５】
メモリセルＭＣに保持されるデータは、例えば、メモリセルトランジスタの閾値電圧である。メモリセルＭＣは、例えば、異なる閾値電圧を用いて２値以上のデータを記憶することが可能である。
【００３６】
ビット線ＢＬは、ｐ型半導体領域２２に電気的に接続される。ビット線ＢＬは、例えば、ｐ型半導体領域２２に接する。ビット線ＢＬは、メモリセルＭＣから読み出されたデータを伝達する機能を有する。また、ビット線ＢＬは、メモリセルＭＣに書き込むデータを伝達する機能を有する。ビット線ＢＬは、例えば、金属である。
【００３７】
ソース選択トランジスタＳＳＴは、ソース選択ゲート線ＳＧＳに与えられる信号に基づきメモリストリングＭＳを選択する機能を有する。ドレイン選択トランジスタＳＤＴは、ドレイン選択ゲート線ＳＧＤに印加される信号に基づきメモリストリングＭＳを選択する機能を有する。
【００３８】
共通ソース線ＣＳＬには、例えば、グラウンド電位が印加される。
【００３９】
第１の周辺回路１０１は、複数のワード線ＷＬに接続される。第１の周辺回路１０１は、所望のワード線ＷＬを選択する機能を有する。第１の周辺回路１０１は、選択されたワード線に、指令された電圧を印加する機能を有する。
【００４０】
第２の周辺回路１０２は、複数のビット線ＢＬに接続される。第２の周辺回路１０２は、所望のビット線ＢＬを選択する機能を有する。また、第２の周辺回路１０２は、選択されたビット線ＢＬから読み出されたメモリセルＭＣのデータをセンスする機能を有する。また、第２の周辺回路１０２は、選択されたビット線ＢＬに、メモリセルＭＣに書き込むデータを転送する機能を有する。第２の周辺回路１０２は、例えば、センスアンプ回路を含む。
【００４１】
書き込み電圧（Ｖｐｒｏｇｒａｍ）生成回路１０３は、ワード線ＷＬに印加する書き込み電圧Ｖｐｒｏｇｒａｍを生成する機能を有する。書き込み電圧Ｖｐｒｏｇｒａｍは、例えば、２０Ｖ以上３０Ｖ以下である。
【００４２】
オフ電圧（Ｖｏｆｆ）生成回路１０４は、ワード線ＷＬに印加するオフ電圧Ｖｏｆｆを生成する機能を有する。オフ電圧Ｖｏｆｆは、例えば、負の電圧である。オフ電圧は、例えば、−９Ｖ以上−５Ｖ以下である。
【００４３】
読み出し電圧（Ｖｒｅａｄ）生成回路１０５は、ワード線ＷＬに印加する読み出し電圧Ｖｒｅａｄを生成する機能を有する。読み出し電圧Ｖｒｅａｄは、例えば、５Ｖ以上９Ｖ以下である。
【００４４】
パス電圧（Ｖｐａｓｓ）生成回路１０６は、ワード線ＷＬに印加する正のパス電圧Ｖｐａｓｓｐ、及び、負のパス電圧Ｖｐａｓｓｎを生成する機能を有する。正のパス電圧Ｖｐａｓｓｐは、例えば、５Ｖ以上９Ｖ以下である。負のパス電圧Ｖｐａｓｓｎは、例えば、−９Ｖ以上−５Ｖ以下である。
【００４５】
フローティング電圧（Ｖｆｌｏａｔｉｎｇ）生成回路１０７は、ワード線ＷＬに印加するフローティング電圧Ｖｆｌｏａｔｉｎｇを生成する機能を有する。フローティング電圧Ｖｆｌｏａｔｉｎｇは、例えば、６Ｖ以上１０Ｖ以下である。
【００４６】
消去電圧（Ｖｅｒａｓｅ）生成回路１０８は、ワード線ＷＬに印加する消去電圧Ｖｅｒａｓｅを生成する機能を有する。消去電圧Ｖｅｒａｓｅは、例えば、−３０Ｖ以上−２０Ｖ以下である。
【００４７】
ワード線電圧制御回路１０９は、ワード線ＷＬに印加する電圧を制御する機能を有する。ワード線電圧制御回路１０９は、メモリセルＭＣに対する、書き込みシークエンス、読み出しシークエンス、及び、消去シークエンスを実行する機能を有する。ワード線電圧制御回路１０９からの指令に基づき、第１の周辺回路１０１が選択したワード線に所定の電圧を印加する。
【００４８】
第１の周辺回路１０１、第２の周辺回路１０２、書き込み電圧（Ｖｐｒｏｇｒａｍ）生成回路１０３、オフ電圧（Ｖｏｆｆ）生成回路１０４、読み出し電圧（Ｖｒｅａｄ）生成回路１０５、パス電圧（Ｖｐａｓｓ）生成回路１０６、フローティング電圧（Ｖｆｌｏａｔｉｎｇ）生成回路１０７、消去電圧（Ｖｅｒａｓｅ）生成回路１０８、及び、ワード線電圧制御回路１０９は、例えば、半導体基板１０上に形成される半導体デバイスを用いた電子回路で構成される。
【００４９】
ワード線電圧制御回路１０９は、ｎ個の電荷蓄積領域ＣＳの内の少なくとも一つの電荷蓄積領域ＣＳには、常に電荷を蓄積させないようにｎ個のワード線ＷＬに印加する電圧を制御する機能を有する。例えば、ｋ番目の電荷蓄積領域ＣＳ（ｋ）には、常に電荷を蓄積させないように、ワード線ＷＬ（ｋ）に印加する電圧を制御する機能を有する。言い換えれば、ｎ個のメモリセルＭＣの内の少なくとも一つのメモリセルＭＣは、データを保持する機能を備えない。
【００５０】
ｎ＝１８の場合、ワード線電圧制御回路１０９は、１８個の電荷蓄積領域ＣＳの内の少なくとも一つの電荷蓄積領域ＣＳには、常に電荷を蓄積させないように１８個のワード線ＷＬに印加する電圧を制御する。言い換えれば、１８個のワード線ＷＬの内の少なくとも一つのワード線ＷＬには、常に書き込み電圧（Ｖｐｒｏｇｒａｍ）が印加されない。１８個のメモリセルＭＣの内の少なくとも一つのメモリセルＭＣは、データを保持する機能を備えない。
【００５１】
上記のようにデータを保持する機能を備えないメモリセルＭＣを、以下、リファレンスメモリセルと称する。また、常に書き込み電圧Ｖｐｒｏｇｒａｍが印加されないワード線ＷＬをリファレンスワード線ＲＷＬと称する。以下、１８個の電荷蓄積領域ＣＳの内、電荷蓄積領域（１８）に常に電荷を蓄積させない場合、すなわち、ワード線ＷＬ（１８）がリファレンスワード線ＲＷＬである場合を例に説明する。
【００５２】
この場合、メモリセルＭＣ（１８）がデータを保持する機能を備えないリファレンスメモリセルとなる。したがって、残りの１７個の、メモリセルＭＣ（１）からメモリセルＭＣ（１７）が、データを保持する機能を備えることになる。
【００５３】
ワード線電圧制御回路１０９は、電荷蓄積領域ＣＳ（１８）を半導体層２４との間に挟むワード線ＷＬ（１８）には、常に書き込み電圧Ｖｐｒｏｇｒａｍが印加されないように制御する。したがって、例えば、ワード線ＷＬ（１８）を書き込み電圧生成回路１０３に電気的に接続しないことも可能である。
【００５４】
ワード線電圧制御回路１０９は、例えば、第ｓ番目（０＜ｓ≦ｎ）の電荷蓄積領域ＣＳ（ｓ）の中の電荷量に基づくデータ（以下、メモリセルＭＣ（ｓ）のデータとも称する）を読み出す際に、第ｓ番目の電荷蓄積領域ＣＳ（ｓ）以外の少なくとも一つの電荷蓄積領域ＣＳの中のデータの読み出しを先行して行うように、ｎ個のワード線ＷＬに印加する電圧を制御する機能を有する。ワード線電圧制御回路１０９は、例えば、電荷蓄積領域ＣＳ（５）の中のデータを読み出す際に、電荷蓄積領域ＣＳ（５）以外の少なくとも一つの電荷蓄積領域ＣＳの中のデータの読み出しを先行して行う機能を有する。すなわち、ワード線電圧制御回路１０９は、メモリセルＭＣ（５）のデータを読み出す際に、メモリセルＭＣ（５）以外のメモリセルＭＣのデータの読み出しを先行して行う機能を有する。
【００５５】
ワード線電圧制御回路１０９は、例えば、第ｑ番目（０≦ｑ≦ｎ）の電荷蓄積領域ＣＳ（ｑ）の中の電荷量に基づくデータ（以下、メモリセルＭＣ（ｑ）のデータとも称する）を読み出す際に、常に電荷を蓄積させない電荷蓄積領域ＣＳと電荷蓄積領域ＣＳ（ｑ）との間の電荷蓄積領域ＣＳのデータの読み出し及び消去を、常に電荷を蓄積させない電荷蓄積領域ＣＳの側から順に先行して行うように、ｎ個のワード線ＷＬに印加する電圧を制御する機能を有する。
【００５６】
すなわち、ワード線電圧制御回路１０９は、例えば、メモリセルＭＣ（５）のデータを読み出す際に、メモリセルＭＣ（１８）とメモリセルＭＣ（５）の間に存在するメモリセルＭＣ（６）からメモリセルＭＣ（１７）のデータの読み出し及び消去を、メモリセルＭＣ（１８）の側から順に先行して行うように、１８個のワード線ＷＬに印加する電圧を制御する機能を有する。メモリセルＭＣ（５）のデータを読み出す前に、メモリセルＭＣ（１７）のデータの読み出し及び消去、メモリセルＭＣ（１６）のデータの読み出し及び消去、メモリセルＭＣ（１５）のデータの読み出し及び消去、メモリセルＭＣ（１４）のデータの読み出し及び消去、メモリセルＭＣ（１３）のデータの読み出し及び消去、メモリセルＭＣ（１２）のデータの読み出し及び消去、メモリセルＭＣ（１１）のデータの読み出し及び消去、メモリセルＭＣ（１０）のデータの読み出し及び消去、メモリセルＭＣ（９）のデータの読み出し及び消去、メモリセルＭＣ（８）のデータの読み出し及び消去、メモリセルＭＣ（７）のデータの読み出し及び消去、及び、メモリセルＭＣ（６）のデータの読み出し及び消去を順に行うように、１８個のワード線ＷＬに印加する電圧を制御する機能を、ワード線電圧制御回路１０９は有する。
【００５７】
次に、第１の実施形態の３次元ＮＡＮＤフラッシュメモリの基本動作について説明する。図４は、第１の実施形態の半導体記憶装置のデータの読み出しシークエンスを説明するための模式図である。図５は、第１の実施形態の半導体記憶装置のデータの読み出しシークエンスのタイミングチャートである。
【００５８】
ワード線電圧制御回路１０９は、第ｐ番目（１＜ｐ＜ｎ）の電荷蓄積領域の中の電荷量に基づくデータを読み出す際に、第１番目から第（ｐ−１）番目の導電層の少なくとも一つに正の第１の電圧を印加し、第（ｐ＋２）番目から第ｎ番目の導電層の少なくとも１個に負の第２の電圧を印加し、第（ｐ＋１）番目の導電層に正の第３の電圧を印加し、第ｐ番目の導電層に印加する第４の電圧を負の電圧から正の電圧に変化させる。
【００５９】
図４は、各層、各領域の呼称（ｄｅｓｉｇｎａｔｉｏｎ）を示す。以下、選択ワード線ＳＷＬで制御されるメモリセルＭＣのデータを読み出す場合を例に説明する。特に、メモリセルＭＣ（５）のデータを読み出す場合、すなわち、ｐ＝５の場合を例に説明する。
【００６０】
選択ワード線ＳＷＬは、ワード線ＷＬ（５）に対応する。選択ワード線ＳＷＬに隣接する隣接ワード線ＮＷＬは、ワード線ＷＬ（６）に対応する。また、下部ワード線ＬＷＬは、ワード線ＷＬ（１）〜ＷＬ（４）に対応する。また、上部ワード線ＵＷＬは、ワード線ＷＬ（７）〜ＷＬ（１７）に対応する。また、リファレンスワード線ＲＷＬは、ワード線ＷＬ（１８）に対応する。ソースはｎ型半導体領域２０、ドレインはｐ型半導体領域２２に対応する。
【００６１】
図５に示すように、メモリセルＭＣのデータを読み出すための読み出しシークエンスは、プリチャージステップ、オフステップ、読み出しステップを備える。図５に示す電圧値は、各層又は各領域に印加される電圧値の一例である。
【００６２】
図５（ａ）は、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤ、ドレインのタイミングチャートである。図５（ｂ）は、下部ワード線ＬＷＬ、及び、上部ワード線ＵＷＬのタイミングチャートである。図５（ｃ）は、選択ワード線ＳＷＬ、及び、隣接ワード線ＮＷＬのタイミングチャートである。なお、ソースはグラウンド電位、すなわち、０Ｖに常に固定される。
【００６３】
プリチャージステップは、読み出しシークエンス前のメモリセルＭＣの状態をイニシャライズするためのステップである。プリチャージステップにより、例えば、読み出し動作の不安定性が解消される。なお、プリチャージステップを省略することも可能である。
【００６４】
プリチャージステップでは、ソース選択ゲート線ＳＧＳ、下部ワード線ＬＷＬ、選択ワード線ＳＷＬに正の電圧（第１の電圧）が印加される。下部ワード線ＬＷＬには正のパス電圧Ｖｐａｓｓｐが印加される。
【００６５】
ドレイン選択ゲート線ＳＧＤ、上部ワード線ＵＷＬ、リファレンスワード線ＲＷＬには負の電圧（第２の電圧）が印加される。上部ワード線ＵＷＬ及びリファレンスワード線ＲＷＬには負のパス電圧Ｖｐａｓｓｎが印加される。隣接ワード線ＮＷＬには０Ｖが印加される。ドレインの電圧は０Ｖである（図５中のＴａ）。
【００６６】
プリチャージステップでは、ソース選択ゲート線ＳＧＳ、下部ワード線ＬＷＬ、選択ワード線ＳＷＬに対向する半導体層２４に、電子が蓄積されｎ型化する。また、ドレイン選択ゲート線ＳＧＤ、上部ワード線ＵＷＬ、リファレンスワード線ＲＷＬに対向する半導体層２４に、正孔が蓄積されｐ型化する。
【００６７】
オフステップは、半導体層２４の中に電荷に対するエネルギー障壁を形成するためのステップである。プリチャージステップからオフステップに移行する際、ソース選択ゲート線ＳＧＳに印加する電圧を、正の電圧から０Ｖに低下させる。選択ワード線ＳＷＬに印加する電圧を、正の電圧から負のオフ電圧Ｖｏｆｆに変化させる。また、隣接ワード線ＮＷＬに印加する電圧を、０Ｖから正のフローティング電圧Ｖｆｌｏａｔｉｎｇ（第３の電圧）に変化させる（図５中のＴｂ）。
【００６８】
選択ワード線ＳＷＬに印加する電圧を負の電圧、隣接ワード線ＮＷＬに印加する電圧を正の電圧にすることにより、半導体層２４に電荷に対するエネルギー障壁が形成される。
【００６９】
オフステップでは、半導体層２４にエネルギー障壁を形成した後、ドレインに印加する電圧を０Ｖから正の電圧にする。その後、ソース選択ゲート線ＳＧＳに印加する電圧を０Ｖから正の電圧にする（図５中のＴｃ）。
【００７０】
図６は、第１の実施形態の半導体記憶装置のデータの読み出しシークエンスを説明するための模式図である。図６は、読み出しステップの時間Ｔｃにおける、印加電圧と半導体層２４の状態とを示す模式断面図である。図６に示す電圧値は、各層又は各領域に印加される電圧値の一例である。
【００７１】
図６に示すように、選択ワード線ＳＷＬに印加する電圧を負の電圧にすることにより、選択ワード線ＳＷＬに対向する半導体層２４に、正孔が蓄積されｐ型化する。一方、隣接ワード線ＮＷＬに印加する電圧を正の電圧にすることにより、隣接ワード線ＮＷＬに対向する半導体層２４に、電子が蓄積されｎ型化する。したがって、ソースからドレインに向けて半導体層２４の中にｎｐｎｐのサイリスタ構造が形成される。
【００７２】
以下、選択するメモリストリングＭＳに属するメモリセルＭＣの内、選択ワード線ＳＷＬを有するメモリセルＭＣを選択メモリセル、隣接ワード線ＮＷＬを有するメモリセルを隣接メモリセルと称する。
【００７３】
読み出しステップは、メモリセルＭＣのデータを実際に読み出すステップである。選択ワード線ＳＷＬに印加する電圧（第４の電圧）を負のオフ電圧Ｖｏｆｆから正の読み出し電圧Ｖｒｅａｄにする（図５中のＴｄ）。選択ワード線ＳＷＬの下の電子に対するエネルギー障壁が低下することにより、閾値電圧が低い場合は、サイリスタ動作が生じ、ソースとドレインの間に電流が流れる。
【００７４】
図７は、第１の実施形態の半導体記憶装置の読み出しシークエンスを説明するためのバンド図である。図７は、オフステップの時間Ｔｃと読み出しステップの時間Ｔｄ（図５参照）における伝導帯下端と価電子帯上端のエネルギーレベルを示す。図中Ｅｇがバンドギャップエネルギーである。
【００７５】
時間Ｔｃでは、選択ワード線ＳＷＬに負のオフ電圧Ｖｏｆｆが印加されるため、選択ワード線ＳＷＬの下に電子に対するエネルギー障壁が形成される。また、隣接ワード線ＮＷＬに正の電圧が印加されるため、隣接ワード線ＮＷＬの下に正孔に対するエネルギー障壁が形成される。電子及び正孔に対するエネルギー障壁が形成されるため、ドレインに正の電圧が印加されても電流は流れない。
【００７６】
時間Ｔｄでは、選択ワード線ＳＷＬに印加する電圧を負のオフ電圧Ｖｏｆｆから上昇させ正の読み出し電圧Ｖｒｅａｄとする。この際、選択ワード線ＳＷＬの下の電子に対するエネルギー障壁が低下する（図７中の矢印（１））。電子に対するエネルギー障壁が低下するため、閾値電圧が低い場合は、ソースからドレインに向けて電子が流れる（図７中の矢印（２））。電子が流れることで、隣接ワード線ＮＷＬの下の正孔に対するエネルギー障壁が低下する（図７中の矢印（３））。正孔に対するエネルギー障壁が低下するため、ドレインからソースに向けて正孔が流れる（図７中の矢印（４））。
【００７７】
正孔が流れることで、選択ワード線ＳＷＬの下の電子に対するエネルギー障壁が更に低下するため、ポジティブフィードバックがかかり、ドレインとソースの間に流れる電流が急峻に立ちあがる。言い換えればサイリスタ動作が生じる。最終的に、時間Ｔｄでは、電子及び正孔に対するエネルギー障壁が消滅し電流が流れ続ける。
【００７８】
ドレインとソースの間に流れる電流が急峻に立ちあがるため、メモリセルＭＣのＳファクタが小さくなる。したがって、メモリセルＭＣのデータの読み出し特性が向上する。
【００７９】
なお、サイリスタ動作が生じる閾値電圧は、メモリセルＭＣの電荷蓄積領域ＣＳに蓄積された電荷量に依存する。電子の蓄積量が多いと、選択ワード線ＳＷＬの下の電子に対するエネルギー障壁が高くなるため、閾値電圧は高くなる。この場合、選択ワード線ＳＷＬに正の読み出し電圧Ｖｒｅａｄを印加しても、サイリスタ動作が生じない。
【００８０】
一方、電子の蓄積量が少ないと、選択ワード線ＳＷＬの下の電子に対するエネルギー障壁が低くなるため、閾値電圧は低くなる。この場合、選択ワード線ＳＷＬに正の読み出し電圧Ｖｒｅａｄを印加することにより、サイリスタ動作が生じる。
【００８１】
電荷蓄積領域ＣＳに蓄積される電荷量を制御することで、メモリセルＭＣは２値以上のデータを保持することが可能となる。
【００８２】
メモリセルＭＣへのデータの書き込みは、例えば、半導体層２４に対してワード線ＷＬの電圧を正の書き込み電圧Ｖｐｒｏｇｒａｍに維持し、半導体層２４から電荷蓄積領域ＣＳへ電子を注入することで実現できる。
【００８３】
メモリセルＭＣのデータの消去は、例えば、半導体層２４に対してワード線ＷＬの電圧を負の消去電圧Ｖｅｒａｓｅに維持し、電荷蓄積領域ＣＳから半導体層２４へ電子を引き抜くことで実現できる。
【００８４】
次に、第１の実施形態の半導体記憶装置の制御方法について説明する。
【００８５】
第１の実施形態の半導体記憶装置の制御方法は、第１の方向に積層された第１番目から第ｎ番目までのｎ個の導電層と、第１導電型の第１の半導体領域と、第１の半導体領域よりも第ｎ番目の導電層に近い第２導電型の第２の半導体領域と、第１の半導体領域と第２の半導体領域との間に設けられ、第１の方向に延び、ｎ個の導電層を貫通し、不純物濃度が第１の半導体領域の第１導電型不純物濃度及び第２の半導体領域の第２導電型不純物濃度よりも低い半導体層と、ｎ個の導電層と半導体層との間に設けられた第１番目から第ｎ番目までのｎ個の電荷蓄積領域と、を備える半導体記憶装置の制御方法であって、ｎ個の電荷蓄積領域の内の少なくとも一つの電荷蓄積領域には、常に電荷を蓄積させないようにする。
【００８６】
第１の実施形態の半導体記憶装置の制御方法は、図１に示す第１の実施形態の半導体記憶装置の制御方法である。第１の実施形態の半導体記憶装置の制御方法は、メモリセルＭＣに記憶されたデータの読み出し方法に関する。
【００８７】
第１の実施形態の半導体記憶装置の制御方法は、ｎ個の電荷蓄積領域の内の少なくとも一つの電荷蓄積領域には、常に電荷を蓄積させないようにする。例えば、ｎ＝１８の場合、１８個の電荷蓄積領域ＣＳの内、電荷蓄積領域（１８）に常に電荷を蓄積させない。すなわち、メモリセルＭＣ（１８）がデータを保持する機能を備えないリファレンスメモリセルとなる。ワード線電圧制御回路１０９により、常にワード線ＷＬ（１８）に書き込み電圧Ｖｐｒｏｇｒａｍを印加しないようにすることで、メモリセルＭＣ（１８）をリファレンスメモリセルとすることが可能である。
【００８８】
第１の実施形態の半導体記憶装置の制御方法は、例えば、第ｑ番目（０≦ｑ≦ｎ）の電荷蓄積領域ＣＳ（ｑ）の中の電荷量に基づくデータを読み出す際に、常に電荷を蓄積させない電荷蓄積領域ＣＳと電荷蓄積領域ＣＳ（ｑ）との間の電荷蓄積領域ＣＳの中の電荷量に基づくデータの読み出し及び消去を、常に電荷を蓄積させない電荷蓄積領域ＣＳの側から順に先行して行う。以下、ｎ＝１８、ｑ＝５で、電荷蓄積領域（１８）には常に電荷を蓄積させない場合を仮定する。
【００８９】
この場合、メモリセルＭＣ（５）のデータを読み出す際に、メモリセルＭＣ（１８）とメモリセルＭＣ（５）の間に存在するメモリセルＭＣ（６）からメモリセルＭＣ（１７）のデータの読み出し及び消去を、メモリセルＭＣ（１８）の側から順に先行して行う。
【００９０】
最初に、メモリセルＭＣ（１７）のデータの読み出し及び消去を行う。メモリセルＭＣ（１７）に対して、読み出しシークエンスを実行する。この場合、ワード線ＷＬ（１７）が選択ワード線ＳＷＬ、メモリセルＭＣ（１８）のワード線ＷＬ（１８）が隣接ワード線ＮＷＬとなる。すなわち、ワード線ＷＬ（１８）に正のフローティング電圧Ｖｆｌｏａｔｉｎｇが印加される。その後、ワード線ＷＬ（１７）に消去電圧Ｖｅｒａｓｅを印加することで、データの消去を行う。
【００９１】
次に、同様に、メモリセルＭＣ（１６）のデータの読み出し及び消去、メモリセルＭＣ（１５）のデータの読み出し及び消去、メモリセルＭＣ（１４）のデータの読み出し及び消去、メモリセルＭＣ（１３）のデータの読み出し及び消去、メモリセルＭＣ（１２）のデータの読み出し及び消去、メモリセルＭＣ（１１）のデータの読み出し及び消去、メモリセルＭＣ（１０）のデータの読み出し及び消去、メモリセルＭＣ（９）のデータの読み出し及び消去、メモリセルＭＣ（８）のデータの読み出し及び消去、メモリセルＭＣ（７）のデータの読み出し及び消去、及び、メモリセルＭＣ（６）のデータの読み出し及び消去をこの順に行う。この制御方法により、メモリセルＭＣ（５）のデータを読み出す際に、メモリセルＭＣ（５）以外の電荷蓄積領域ＣＳ（１７）から電荷蓄積領域ＣＳ（６）のデータの読み出しを先行して行うことになる。
【００９２】
メモリセルＭＣ（６）のデータを消去したのち、メモリセルＭＣ（５）のデータを読み出す。すなわち、メモリセルＭＣ（５）に対して、読み出しシークエンスを実行する。
【００９３】
次に、第１の実施形態の半導体記憶装置の作用及び効果について説明する。
【００９４】
図８は、第１の実施形態の半導体記憶装置の作用及び効果の説明図である。図８は、選択ワード線ＳＷＬを有する選択メモリセルの閾値電圧と、隣接ワード線ＮＷＬを有する隣接メモリセルの閾値電圧との関係を示すグラフである。
【００９５】
図８には、隣接ワード線ＮＷＬに電荷を書き込む際の書き込み電圧Ｖｐｒｏｇｒａｍを変化させた場合の、選択メモリセルの閾値電圧と隣接メモリセルの閾値電圧を示す。選択メモリセルの閾値電圧は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）動作の場合と、サイリスタ動作の場合を示す。隣接メモリセルの閾値電圧は、ＭＯＳ動作の場合を示す。選択メモリセルのサイリスタ動作の閾値電圧は、隣接ワード線ＮＷＬに印加するフローティング電圧Ｖｆｌｏａｔｉｎｇを変化させて測定している。
【００９６】
隣接メモリセルの閾値電圧は、隣接ワード線ＮＷＬに印加する書き込み電圧Ｖｐｒｏｇｒａｍが大きくなるにつれて上昇する。これは、隣接メモリセルの電荷蓄積領域ＣＳの電子の蓄積量が増大するためである。選択メモリセルのＭＯＳ動作の閾値電圧には、ほとんど変化はない。
【００９７】
一方、選択メモリセルのサイリスタ動作の閾値電圧は、書き込み電圧Ｖｐｒｏｇｒａｍが大きくなるにつれて低下する。これは、リファレンスメモリセルのＭＯＳ動作の閾値電圧が高くなることで、隣接ワード線ＮＷＬに対向する半導体層２４の正孔に対するエネルギー障壁が低下するためであると考えられる。選択メモリセルのサイリスタ動作の閾値電圧は、リファレンスメモリセルのＭＯＳ動作の閾値電圧の影響を受けて低下することになる。選択メモリセルのサイリスタ動作の閾値電圧の低下は、選択メモリセルのデータの誤読み出しにつながる。
【００９８】
隣接ワード線ＮＷＬに印加するフローティング電圧Ｖｆｌｏａｔｉｎｇを高くすることで、選択メモリセルのサイリスタ動作の閾値電圧の低下は抑制できる。しかしながら、フローティング電圧Ｖｆｌｏａｔｉｎｇを高くすることは、３次元ＮＡＮＤフラッシュメモリの信頼性の低下につながるため好ましくない。
【００９９】
第１の実施形態の３次元ＮＡＮＤフラッシュメモリでは、メモリストリングＭＳのドレイン側に、常に電荷を蓄積させない電荷蓄積領域ＣＳを有するリファレンスメモリセルを設ける。リファレンスメモリセルのＭＯＳ動作の閾値電圧は、電荷蓄積領域ＣＳに電子が書き込まれないため常に低い値に保たれる。したがって、リファレンスメモリセルを隣接メモリセルとする場合には、選択メモリセルのサイリスタ動作の閾値電圧の低下は抑制される。よって、選択メモリセルのデータの誤読み出しが抑制される。
【０１００】
そして、第１の実施形態の３次元ＮＡＮＤフラッシュメモリでは、所望のメモリセルＭＣのデータを読み出す場合、当該メモリセルＭＣとリファレンスメモリセルとの間のメモリセルＭＣのデータについて順番に、読み出し及び消去を行うことにより、隣接メモリセルのＭＯＳ動作の閾値電圧が低い状態を保つ。これにより、所望のメモリセルＭＣのデータの誤読み出しを抑制する。
【０１０１】
具体的には、例えば、メモリセルＭＣ（５）のデータを読み出す際に、メモリセルＭＣ（１８）とメモリセルＭＣ（５）の間に存在するメモリセルＭＣ（６）からメモリセルＭＣ（１７）のデータの読み出し及び消去を、メモリセルＭＣ（１８）の側から順に先行して行う。
【０１０２】
まず、メモリセルＭＣ（１７）のデータの読み出しを行う。メモリセルＭＣ（１８）はリファレンスメモリセルであるため、電荷蓄積領域（１８）には電子が蓄積されておらずＭＯＳ動作の閾値電圧は低い。したがって、メモリセルＭＣ（１７）のデータの誤読み出しは生じない。
【０１０３】
次に、メモリセルＭＣ（１７）のデータの消去を行う。電荷蓄積領域（１７）は、電子が蓄積されていない状態になるため、メモリセルＭＣ（１７）のＭＯＳ動作の閾値電圧は低くなる。
【０１０４】
次に、メモリセルＭＣ（１６）のデータの読み出しを行う。メモリセルＭＣ（１７）のＭＯＳ動作の閾値電圧は低いため、メモリセルＭＣ（１６）のデータの誤読み出しは生じない。
【０１０５】
同様に、メモリセルＭＣ（１６）のデータの読み出し及び消去、メモリセルＭＣ（１５）のデータの読み出し及び消去、メモリセルＭＣ（１４）のデータの読み出し及び消去、メモリセルＭＣ（１３）のデータの読み出し及び消去、メモリセルＭＣ（１２）のデータの読み出し及び消去、メモリセルＭＣ（１１）のデータの読み出し及び消去、メモリセルＭＣ（１０）のデータの読み出し及び消去、メモリセルＭＣ（９）のデータの読み出し及び消去、メモリセルＭＣ（８）のデータの読み出し及び消去、メモリセルＭＣ（７）のデータの読み出し及び消去、及び、メモリセルＭＣ（６）のデータの読み出し及び消去をこの順に行う。メモリセルＭＣ（６）のＭＯＳ動作の閾値電圧は低くなる。
【０１０６】
メモリセルＭＣ（５）のデータを読み出す際に、隣接メモリセルとなるメモリセルＭＣ（６）のＭＯＳ動作の閾値電圧は低い。したがって、メモリセルＭＣ（５）のデータの誤読み出しは生じない。
【０１０７】
以上、第１の実施形態の３次元ＮＡＮＤフラッシュメモリでは、所望のメモリセルＭＣのデータの誤読み出しを抑制する。したがって、読み出し特性の向上を可能とする３次元ＮＡＮＤフラッシュメモリが実現できる。
【０１０８】
リファレンスメモリセルのリファレンスワード線ＲＷＬのｚ方向の幅は、その他のメモリセルＭＣのワード線ＷＬのｚ方向の幅と異なることが好ましい。上記構成により、読み出し特性の最適化が容易となる。
【０１０９】
また、リファレンスワード線ＲＷＬとワード線ＷＬとの間の絶縁層１２のｚ方向の幅は、リファレンスワード線ＲＷＬではない２個のワード線ＷＬ同士の間の絶縁層１２のｚ方向の幅と異なることが好ましい。上記構成により、読み出し特性の最適化が容易となる。
【０１１０】
また、メモリセルＭＣのデータを読み出す際に、リファレンスワード線ＲＷＬに印加する電圧（第５の電圧）の絶対値は、下部ワード線ＬＷＬに印加される正のパス電圧Ｖｐａｓｓｐ（第１の電圧）の絶対値、及び、上部ワード線ＵＷＬに印加される負のパス電圧Ｖｐａｓｓｎ（第２の電圧）の絶対値よりも大きいことが好ましい。上記構成により、半導体層２４が低抵抗となり読み出し特性が向上する。
【０１１１】
また、隣接ワード線ＮＷＬに印加するフローティング電圧Ｖｆｌｏａｔｉｎｇ（第３の電圧）は、下部ワード線ＬＷＬには正のパス電圧Ｖｐａｓｓｐ（第１の電圧）よりも高いことが好ましい。上記構成により、データの誤読み出しが抑制され、読み出し特性が向上する。
【０１１２】
ワード線電圧制御回路１０９は、第ｐ番目（１＜ｐ＜ｎ）の電荷蓄積領域の中の電荷量に基づくデータを読み出す際に、少なくとも第（ｐ＋１）番目のワード線ＷＬ（ｐ＋１）、及び、第（ｐ＋２）番目のワード線ＷＬ（ｐ＋２）に、フローティング電圧Ｖｆｌｏａｔｉｎｇ（第３の電圧）を印加することも可能である。すなわち、隣接ワード線ＮＷＬを２個又はそれ以上設けることも可能である。上記構成により、読み出し特性の最適化を図ることが容易となる。
【０１１３】
第１の実施形態では、特に、選択ワード線ＳＷＬがワード線（５）である場合を例に説明したが、選択ワード線ＳＷＬがワード線（５）以外のワード線の場合も同様に読み出し動作を行うことができる。例えば、選択ワード線ＳＷＬがワード線（１）の場合、メモリセルＭＣ（１）のデータを読み出す際に、メモリセルＭＣ（１８）とメモリセルＭＣ（１）の間に存在するメモリセルＭＣ（２）からメモリセルＭＣ（１７）のデータの読み出し及び消去を、メモリセルＭＣ（１８）の側から順に先行して行う。
【０１１４】
第１の実施形態では、メモリストリングＭＳが備えるメモリセルＭＣが１８個の場合を例に説明したが、メモリセルＭＣは１８個未満であっても、１９個以上であっても構わない。
【０１１５】
また、例えば、ワード線ＷＬ１とソース選択ゲート線ＳＧＳとの間、又は、ワード線ＷＬ１８とドレイン選択ゲート線ＳＧＤとの間に、メモリセルＭＣのワード線ＷＬ又はリファレンスメモリセルのリファレンスワード線ＲＷＬとして機能しないダミーワード線を設けることも可能である。この場合、リファレンスワード線ＲＷＬが隣接ワード線ＮＷＬとして機能するのに対し、ダミーワード線が隣接ワード線ＮＷＬとして機能しない点で、隣接ワード線ＮＷＬとダミーワード線は異なることになる。
【０１１６】
以上、第１の実施形態によれば、データを保持する機能を備えないリファレンスメモリセルを設ける。したがって、選択メモリセルのサイリスタ動作の閾値電圧は、隣接メモリセルの閾値電圧の影響を受けにくくなる。よって、選択メモリセルのデータの誤読み出しが抑制され、読み出し特性の向上を可能とする半導体記憶装置が実現される。
【０１１７】
（第２の実施形態）
第２の実施形態の半導体記憶装置は、少なくとも一つの電荷蓄積領域は、第ｍ番目（１＜ｍ＜ｎ）の電荷蓄積領域を含む点、及び、少なくとも一つの電荷蓄積領域は、第ｘ番目（１≦ｘ＜ｎ−９）の電荷蓄積領域、及び、第ｙ番目（ｙ＝ｘ＋９）の電荷蓄積領域を含む点で、第１の実施形態の半導体記憶装置と異なっている。以下、第１の実施形態の半導体記憶装置と重複する内容については、一部記述を省略する。
【０１１８】
図９は、第２の実施形態の半導体記憶装置のデータの読み出しシークエンスを説明するための模式図である。図９は、各層、各領域の呼称を示す。図９は、第１の実施形態の図６に対応する図である。
【０１１９】
第２の実施形態の半導体記憶装置は、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。第２の実施形態の半導体記憶装置は、メモリストリングの一端にｐ型半導体領域を設けたポジティブフィードバック方式の３次元ＮＡＮＤフラッシュメモリである。
【０１２０】
第２の実施形態の３次元ＮＡＮＤフラッシュメモリでは、ワード線電圧制御回路１０９は、第ｍ番目（１＜ｍ＜ｎ）の電荷蓄積領域、第ｘ番目（１≦ｘ＜ｎ−９）の電荷蓄積領域、及び、第ｙ番目（ｙ＝ｘ＋９）の電荷蓄積領域には、常に電荷を蓄積させないようにｎ個のワード線ＷＬ（導電層）に印加する電圧を制御する。
【０１２１】
第２の実施形態の３次元ＮＡＮＤフラッシュメモリは、２個のリファレンスメモリセルを備える。少なくとも１個のリファレンスメモリセルは、リファレンスメモリセル以外の２個のメモリセルＭＣの間に設けられる。
【０１２２】
以下、メモリセルＭＣが１８個で、リファレンスメモリセルが、第９番目の電荷蓄積領域ＣＳ（９）及びワード線ＷＬ（９）を含むメモリセルＭＣ（９）と、第１８番目の電荷蓄積領域ＣＳ（１８）及びワード線ＷＬ（１８）を含むメモリセルＭＣ（１８）である場合、すなわち、ｎ＝１８、ｍ＝ｘ＝９である場合を例に説明する。１８個のメモリセルＭＣの内、データを保持する機能を備えるメモリセルＭＣは、２個のリファレンスメモリセルを除いた１６個となる。
【０１２３】
以下、メモリセルＭＣのデータを読み出す場合を例に、第２の実施形態の３次元ＮＡＮＤフラッシュメモリの制御方法を説明する。特に、メモリセルＭＣ（５）のデータを読み出す場合を例に説明する。
【０１２４】
選択ワード線ＳＷＬは、ワード線ＷＬ（５）に対応する。選択ワード線ＳＷＬに隣接する隣接ワード線ＮＷＬは、ワード線ＷＬ（６）に対応する。また、下部ワード線ＬＷＬは、ワード線ＷＬ（１）〜ワード線ＷＬ（４）に対応する。また、上部ワード線ＵＷＬは、ワード線ＷＬ（７）、ワード線ＷＬ（８）ワード線ＷＬ（８）〜ワード線ＷＬ（１７）に対応する。また、リファレンスワード線ＲＷＬは、ワード線ＷＬ（９）及びワード線ＷＬ（１８）に対応する。
【０１２５】
ワード線電圧制御回路１０９により、常にワード線ＷＬ（９）及びワード線ＷＬ（１８）に書き込み電圧Ｖｐｒｏｇｒａｍを印加しないようにすることで、メモリセルＭＣ（９）及びメモリセルＭＣ（１８）をリファレンスメモリセルとすることが可能である。
【０１２６】
メモリセルＭＣ（５）のデータを読み出す際に、メモリセルＭＣ（９）とメモリセルＭＣ（５）の間に存在するメモリセルＭＣ（６）からメモリセルＭＣ（８）のデータの読み出し及び消去を、メモリセルＭＣ（９）の側から順に先行して行う。
【０１２７】
最初に、メモリセルＭＣ（８）のデータの読み出し及び消去を行う。メモリセルＭＣ（８）に対して、読み出しシークエンスを実行する。この場合、ワード線ＷＬ（８）が選択ワード線ＳＷＬ、メモリセルＭＣ（９）のワード線ＷＬ（９）が隣接ワード線ＮＷＬとなる。すなわち、ワード線ＷＬ（９）に正のフローティング電圧Ｖｆｌｏａｔｉｎｇが印加される。その後、ワード線ＷＬ（８）に消去電圧Ｖｅｒａｓｅを印加することで、データの消去を行う。
【０１２８】
次に、同様に、メモリセルＭＣ（７）のデータの読み出し及び消去、メモリセルＭＣ（６）のデータの読み出し及び消去を行う。メモリセルＭＣ（６）のデータを消去したのち、メモリセルＭＣ（５）のデータを読み出す。すなわち、メモリセルＭＣ（５）に対して、読み出しシークエンスを実行する。
【０１２９】
第２の実施形態の３次元ＮＡＮＤフラッシュメモリでは、第１の実施形態同様、所望のメモリセルＭＣのデータの誤読み出しを抑制する。したがって、読み出し特性の向上を可能とする３次元ＮＡＮＤフラッシュメモリが実現できる。
【０１３０】
また、第１の実施形態と異なり、リファレンスメモリセルを２個以上設けるため、メモリセルＭＣのデータを読み出す際に、先行して行う他のメモリセルＭＣのデータの読み出し及び消去に要する時間を短縮することが可能である。よって、３次元ＮＡＮＤフラッシュメモリのデータ読み出し速度が向上する。
【０１３１】
また、第１番目のメモリセルＭＣ（１）から第８番目のメモリセルＭＣ（８）、及び、第１０番目のメモリセルＭＣ（１０）から第１７番目のメモリセルＭＣ（１７）のそれぞれ８個のメモリセルＭＣを一つのユニットとすることが可能となる。言い換えれば、１バイトを一つのユニットとすることが可能となり、システム応用に適した３次元ＮＡＮＤフラッシュメモリが実現できる。
【０１３２】
以上、第２の実施形態によれば、第１の実施形態同様、選択メモリセルのデータの誤読み出しが抑制され、読み出し特性の向上を可能とする半導体記憶装置が実現される。さらに、データ読み出し速度が向上し、システム応用に適した３次元ＮＡＮＤフラッシュメモリが実現できる。
【０１３３】
（第３の実施形態）
第３の実施形態の半導体記憶装置は、少なくとも一つの電荷蓄積領域は、ｎ個の電荷蓄積領域の内の任意の隣接する２個の電荷蓄積領域の一方である点で、第１及び第２の実施形態の半導体記憶装置と異なっている。以下、第１及び第２の実施形態の半導体記憶装置と重複する内容については、一部記述を省略する。
【０１３４】
図１０は、第３の実施形態の半導体記憶装置のデータの読み出しシークエンスを説明するための模式図である。図１０は、各層、各領域の呼称を示す。図１０は、第１の実施形態の図６に対応する図である。
【０１３５】
第３の実施形態の半導体記憶装置は、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。第３の実施形態の半導体記憶装置は、メモリストリングの一端にｐ型半導体領域を設けたポジティブフィードバック方式の３次元ＮＡＮＤフラッシュメモリである。
【０１３６】
第３の実施形態の３次元ＮＡＮＤフラッシュメモリでは、ワード線電圧制御回路１０９は、ｎ個の電荷蓄積領域の内の任意の隣接する２個の電荷蓄積領域の一方には、常に電荷を蓄積させないようにｎ個のワード線ＷＬ（導電層）を制御する。
【０１３７】
第３の実施形態の３次元ＮＡＮＤフラッシュメモリでは、隣接する２個のメモリセルＭＣの一方が常にリファレンスメモリセルである。隣接する２個のメモリセルＭＣが一対となり、一方がデータを保持する機能を備えないリファレンスメモリセル、他方がデータを保持する機能を備えるメモリセルＭＣである。
【０１３８】
以下、メモリセルＭＣが１８個である場合、すなわち、ｎ＝１８である場合を例に説明する。１８個のメモリセルＭＣの内、データを保持する機能を備えるメモリセルＭＣは９個となる。
【０１３９】
以下、メモリセルＭＣのデータを読み出す場合を例に、第３の実施形態の３次元ＮＡＮＤフラッシュメモリの制御方法を説明する。特に、メモリセルＭＣ（５）のデータを読み出す場合を例に説明する。
【０１４０】
選択ワード線ＳＷＬは、ワード線ＷＬ（５）に対応する。選択ワード線ＳＷＬに隣接する隣接ワード線ＮＷＬは、ワード線ＷＬ（６）に対応する。また、下部ワード線ＬＷＬは、ワード線ＷＬ（１）、ＷＬ（３）に対応する。また、上部ワード線ＵＷＬは、ワード線ＷＬ（７）、ＷＬ（９）、ＷＬ（１１）、ＷＬ（１３）、ＷＬ（１５）、ＷＬ（１７）に対応する。また、リファレンスワード線ＲＷＬは、ワード線ＷＬ（２）、ワード線ＷＬ（４）、ワード線ＷＬ（６）、ワード線ＷＬ（８）、ワード線ＷＬ（１０）、ワード線ＷＬ（１２）、ワード線ＷＬ（１４）、ワード線ＷＬ（１６）、及びワード線ＷＬ（１８）に対応する。
【０１４１】
ワード線電圧制御回路１０９により、ワード線ＷＬ（２）、ワード線ＷＬ（４）、ワード線ＷＬ（６）、ワード線ＷＬ（８）、ワード線ＷＬ（１０）、ワード線ＷＬ（１２）、ワード線ＷＬ（１４）、ワード線ＷＬ（１６）、及び、ワード線ＷＬ（１８）に、常に書き込み電圧Ｖｐｒｏｇｒａｍを印加しないようにすることで、ワード線ＷＬ（２）、ワード線ＷＬ（４）、ワード線ＷＬ（６）、ワード線ＷＬ（８）、ワード線ＷＬ（１０）、ワード線ＷＬ（１２）、ワード線ＷＬ（１４）、ワード線ＷＬ（１６）、及びワード線ＷＬ（１８）をリファレンスメモリセルとすることが可能である。
【０１４２】
メモリセルＭＣ（５）のデータを読み出す際、メモリセルＭＣ（６）はリファレンスメモリセルであるため、電荷蓄積領域（６）には電子が蓄積されておらずＭＯＳ動作の閾値電圧は低い。したがって、メモリセルＭＣ（５）のデータの誤読み出しは生じない。
【０１４３】
第３の実施形態の３次元ＮＡＮＤフラッシュメモリでは、第１の実施形態同様、所望のメモリセルＭＣのデータの誤読み出しを抑制する。したがって、読み出し特性の向上を可能とする３次元ＮＡＮＤフラッシュメモリが実現できる。
【０１４４】
また、第１の実施形態と異なり、隣接する２個のメモリセルＭＣに対し１個のリファレンスメモリセルを設ける。このため、メモリセルＭＣのデータを読み出す際に、先行して他のメモリセルＭＣのデータの読み出し及び消去する必要がない。したがって、メモリセルＭＣのデータの読み出しに要する時間を短縮することが可能である。よって、３次元ＮＡＮＤフラッシュメモリのデータ読み出し速度が向上する。
【０１４５】
以上、第３の実施形態によれば、第１の実施形態同様、選択メモリセルのデータの誤読み出しが抑制され、読み出し特性の向上を可能とする半導体記憶装置が実現される。さらに、データ読み出し速度が向上した３次元ＮＡＮＤフラッシュメモリが実現できる。
【０１４６】
（第４の実施形態）
第４の実施形態の半導体記憶装置は、第１の半導体領域と第２の半導体領域の配置、及び、導電層の配置が上下反転している点で、第１の実施形態の半導体記憶装置と異なっている。以下、第１の実施形態の半導体記憶装置と重複する内容については、一部記述を省略する。
【０１４７】
第４の実施形態の半導体記憶装置は、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。第４の実施形態の半導体記憶装置は、メモリストリングの一端にｐ型半導体領域を設けたポジティブフィードバック方式の３次元ＮＡＮＤフラッシュメモリである。
【０１４８】
図１１は、第４の実施形態の半導体記憶装置のメモリストリングＭＳの模式断面図である。図１１は、１本のメモリストリングＭＳの模式断面図である。図１１は、ワード線ＷＬの数が１８個、すなわち、ｎ＝１８の場合を例示している。
【０１４９】
第４の実施形態の３次元ＮＡＮＤフラッシュメモリでは、ワード線ＷＬは、第１番目から第ｎ番目までのｎ個設けられる。ｎ個のワード線ＷＬは、ｚ方向に積層される。それぞれのワード線ＷＬは、ＷＬ（ｋ）と表記される。ｋは、１≦ｋ≦ｎの整数である。ＷＬ（ｋ）を第ｋ番目のワード線ＷＬと称する。メモリセルアレイ１００の上側から下側に向かって、ＷＬ（１）、ＷＬ（２）・・・ＷＬ（ｋ−１）、ＷＬ（ｋ）、ＷＬ（ｋ＋１）、ＷＬ（ｋ＋２）・・・ＷＬ（ｎ−１）、ＷＬ（ｎ）の順で積層される。
【０１５０】
半導体基板１０は、例えば、単結晶のｎ型シリコン基板である。半導体基板１０は、例えば、リン（Ｐ）をｎ型不純物として含有する。
【０１５１】
ｐ型半導体領域２２は、半導体基板１０の中に設けられる。ｐ型半導体領域２２は、ｐ型不純物を含む。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型半導体領域２２のｐ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上である。ｐ型半導体領域２２は、共通ソース線ＣＳＬとして機能する。ｐ型半導体領域２２を、半導体基板１０と独立した領域として設けることも可能である。すなわち、ｐ型半導体領域２２を、半導体基板１０の上に絶縁層を間に介して設けても構わない。ｐ型半導体領域２２は、ｎ型半導体領域２０よりもワード線ＷＬ１８に近い。
【０１５２】
ｎ型半導体領域２０は、半導体層２４のビット線ＢＬ側にある。ｎ型半導体領域２０は、ｎ型不純物を含む。ｎ型半導体領域２０は、例えば、ｎ型不純物を含む多結晶シリコンである。ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。ｎ型半導体領域２０のｎ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上である。
【０１５３】
図１２は、第４の実施形態の半導体記憶装置のデータの読み出しシークエンスを説明するための模式図である。図１２は、各層、各領域の呼称を示す。図１２は、第１の実施形態の図６に対応する図である。
【０１５４】
第４の実施形態の３次元ＮＡＮＤフラッシュメモリにおいても、第１の実施形態の３次元ＮＡＮＤフラッシュメモリと同様のデータの読み出しシークエンスを適用する。
【０１５５】
以上、第４の実施形態によれば、第１の実施形態同様、選択メモリセルのデータの誤読み出しが抑制され、読み出し特性の向上を可能とする半導体記憶装置が実現される。
【０１５６】
（第５の実施形態）
第５の実施形態の半導体記憶装置は、選択メモリセルの読み出しの際に、半導体層のｎ型化した領域を選択メモリセルのエネルギー障壁、半導体層のｐ型化した領域を隣接メモリセルのエネルギー障壁として用いる点で、第１の実施形態の半導体記憶装置と異なっている。以下、第１の実施形態の半導体記憶装置と重複する内容については、一部記述を省略する。
【０１５７】
図１３は、第５の実施形態の半導体記憶装置のデータの読み出しシークエンスを説明するための模式図である。図１３は、各層、各領域の呼称を示す。図１３は、第１の実施形態の図６に対応する図である。
【０１５８】
第５の実施形態の半導体記憶装置は、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。第５の実施形態の半導体記憶装置は、メモリストリングの一端にｐ型半導体領域を設けたポジティブフィードバック方式の３次元ＮＡＮＤフラッシュメモリである。
【０１５９】
第５の実施形態の３次元ＮＡＮＤフラッシュメモリでは、第１番目のメモリセルＭＣ（１）がリファレンスメモリセルとなる。
【０１６０】
以下、メモリセルＭＣのデータを読み出す場合を例に、第５の実施形態の３次元ＮＡＮＤフラッシュメモリの制御方法を説明する。特に、メモリセルＭＣ（５）のデータを読み出す場合を例に説明する。
【０１６１】
選択ワード線ＳＷＬは、ワード線ＷＬ（５）に対応する。隣接ワード線ＮＷＬは、ワード線ＷＬ（４）に対応する。また、下部ワード線ＬＷＬは、ワード線ＷＬ（２）、ＷＬ（３）に対応する。また、上部ワード線ＵＷＬは、ワード線ＷＬ（６）〜ＷＬ（１８）に対応する。また、リファレンスワード線ＲＷＬは、ワード線ＷＬ（１）に対応する。
【０１６２】
メモリセルＭＣ（５）のデータを読み出す際に、メモリセルＭＣ（１）とメモリセルＭＣ（５）の間に存在するメモリセルＭＣ（２）からメモリセルＭＣ（４）のデータの読み出し及び消去を、メモリセルＭＣ（１）の側から順に先行して行う。
【０１６３】
なお、第１の実施形態の場合と異なり、メモリセルＭＣのデータを読み出す際、選択ワード線ＳＷＬには正のオフ電圧Ｖｏｆｆ、隣接ワード線ＮＷＬには負のフローティング電圧Ｖｆｌｏａｔｉｎｇが印加される。これにより、選択メモリセルの読み出しの際に、半導体層のｎ型化した領域を選択メモリセルのエネルギー障壁、半導体層のｐ型化した領域を隣接メモリセルのエネルギー障壁として用いることになる。
【０１６４】
第５の実施形態の３次元ＮＡＮＤフラッシュメモリでは、第１の実施形態同様、所望のメモリセルＭＣのデータの誤読み出しを抑制する。したがって、読み出し特性の向上を可能とする３次元ＮＡＮＤフラッシュメモリが実現できる。
【０１６５】
以上、第５の実施形態によれば、第１の実施形態同様、選択メモリセルのデータの誤読み出しが抑制され、読み出し特性の向上を可能とする半導体記憶装置が実現される。
【０１６６】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１６７】
１２        層間絶縁層（絶縁層）
２０        ｎ型半導体領域（第１の半導体領域）
２２        ｐ型半導体領域（第２の半導体領域）
２４        半導体層
１０３      書き込み電圧生成回路
１０９      ワード線電圧制御回路（制御回路）
ＣＳ        電荷蓄積領域
ＷＬ        ワード線（導電層）
【図１】
2020047324.tif 000003
【図２】
2020047324.tif 000004
【図３】
2020047324.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2020047324.tif 000009
【図８】
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【図９】
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【図１０】
2020047324.tif 000012
【図１１】
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【図１２】
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【図１３】
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