(57)【要約】      （修正有）【課題】スタンバイ時における論理回路の消費電流を削減し、通常動作状態へ短時間で復帰できる技術を提供する。【解決手段】半導体装置は、電源電位が供給される第１配線Ｌ１と、接地電位が供給される第２配線Ｌ２と、電源ノードＮＤ１と、接地ノードＮＤ２と、論理回路ブロック１１３と、第１配線と電源ノードとの間に設けられた第１スイッチ回路１１１と、第２配線と接地ノードとの間に設けられた第２スイッチ回路１１７と、を含む。第１スイッチ回路は、第１配線と電源ノードとの間にソースドレイン経路が接続された複数のＰチャネル型ＭＯＳトランジスタを含む。第２スイッチ回路は、第２配線と接地ノードとの間にソースドレイン経路が接続された複数のＮチャネル型ＭＯＳトランジスタを含む。複数のＰチャネル型ＭＯＳトランジスタ及び複数のＮチャネル型ＭＯＳトランジスタは、スタンバイ状態においてダイオード接続される。【選択図】図２
2020174323.tif 000002
【特許請求の範囲】
【請求項１】
電源電位が供給される第１配線と、
接地電位が供給される第２配線と、
電源ノードと、接地ノードと、複数の論理回路を含む論理回路ブロックと、
前記第１配線と前記電源ノードとの間に設けられた第１スイッチ回路と、
前記第２配線と前記接地ノードとの間に設けられた第２スイッチ回路と、を含み、
前記第１スイッチ回路は、前記第１配線と前記電源ノードとの間にソースドレイン経路が接続された複数のＰチャネル型ＭＯＳトランジスタを含み、
前記第２スイッチ回路は、前記第２配線と前記接地ノードとの間にソースドレイン経路が接続された複数のＮチャネル型ＭＯＳトランジスタを含み、
前記複数のＰチャネル型ＭＯＳトランジスタは、スタンバイ状態において、ダイオード接続され、
前記複数のＮチャネル型ＭＯＳトランジスタは、前記スタンバイ状態において、ダイオード接続される、半導体装置。
【請求項２】
前記第1スイッチ回路は、
第１のＰチャネル型ＭＯＳトランジスタと第１のＮチャネル型ＭＯＳトランジスタとを含み、
前記第１のＰチャネル型ＭＯＳトランジスタのソースドレイン経路と前記第１のＮチャネル型ＭＯＳトランジスタのソースドレイン経路とは、前記電源ノードと前記第２配線との間に直列に接続され、
前記第１のＰチャネル型ＭＯＳトランジスタと前記第１のＮチャネル型ＭＯＳトランジスタのおのおのドレインは、前記複数のＰチャネル型ＭＯＳトランジスタのゲート電極に接続され、
前記第２スイッチ回路は、
第２のＰチャネル型ＭＯＳトランジスタと第２のＮチャネル型ＭＯＳトランジスタとを含み、
前記第２のＰチャネル型ＭＯＳトランジスタのソースドレイン経路と前記第２のＮチャネル型ＭＯＳトランジスタのソースドレイン経路とは、前記第１配線と前記接地ノードとの間に直列に接続され、
前記第２のＰチャネル型ＭＯＳトランジスタと前記第２のＮチャネル型ＭＯＳトランジスタのおのおのドレインは、前記複数のＮチャネル型ＭＯＳトランジスタのゲート電極に接続され、
前記スタンバイ状態において、前記第１のＰチャネル型ＭＯＳトランジスタおよび前記第２のＮチャネル型ＭＯＳトランジスタがＯＮ状態され、前記第１のＮチャネル型ＭＯＳトランジスタおよび前記第２のＰチャネル型ＭＯＳトランジスタがＯＦＦ状態される、請求項１に記載の半導体装置。
【請求項３】
通常動作状態において、前記第１のＰチャネル型ＭＯＳトランジスタおよび前記第２のＮチャネル型ＭＯＳトランジスタがＯＦＦ状態され、前記第１のＮチャネル型ＭＯＳトランジスタおよび前記第２のＰチャネル型ＭＯＳトランジスタがＯＮ状態される、請求項２に記載の半導体装置。
【請求項４】
回路部と、
前記論理回路ブロックの出力と前記回路部の入力とに間に設けられた保持回路と、を含み、
前記保持回路は、前記論理回路ブロックの出力を保持する保持機能を含む、請求項３に記載の半導体装置。
【請求項５】
前記保持回路は、Ｄラッチ回路、または、ＮＯＲ回路を含む、請求項４に記載の半導体装置。
【請求項６】
前記複数の論理回路のおのおのは、
Ｎ型ウエルに形成されたＰチャネル型ＭＯＳトランジスタと、
Ｐ型ウエルに形成されたＮチャネル型ＭＯＳトランジスタと、を含み、
前記Ｎ型ウエルは、前記電源電位が供給され、
前記Ｐ型ウエルは、前記接地電位が供給される、請求項１に記載の半導体装置。
【請求項７】
電源電位が供給される第１配線と、
接地電位が供給される第２配線と、
前記第１配線に結合される電源ノードと、接地ノードと、複数の論理回路を含む論理回路ブロックと、
前記第２配線と前記接地ノードとの間に設けられたスイッチ回路と、を含み、
前記スイッチ回路は、前記第２配線と前記接地ノードとの間にソースドレイン経路が接続された複数のＮチャネル型ＭＯＳトランジスタを含み、
前記複数のＮチャネル型ＭＯＳトランジスタは、スタンバイ状態において、ダイオード接続される、半導体装置。
【請求項８】
前記スイッチ回路は、
Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとを含み、
前記Ｐチャネル型ＭＯＳトランジスタのソースドレイン経路と前記Ｎチャネル型ＭＯＳトランジスタのソースドレイン経路とは、前記第１配線と前記接地ノードとの間に直列に接続され、
前記Ｐチャネル型ＭＯＳトランジスタと前記Ｎチャネル型ＭＯＳトランジスタのおのおのドレインは、前記複数のＮチャネル型ＭＯＳトランジスタのゲート電極に接続され、
前記スタンバイ状態において、前記Ｎチャネル型ＭＯＳトランジスタがＯＮ状態され、前記Ｐチャネル型ＭＯＳトランジスタがＯＦＦ状態され、
通常動作状態において、前記Ｎチャネル型ＭＯＳトランジスタがＯＦＦ状態され、前記Ｐチャネル型ＭＯＳトランジスタがＯＮ状態される、請求項７に記載の半導体装置。
【請求項９】
前記論理回路ブロックは、第１論理回路ブロックと、第２論理回路ブロックと、を含み、
前記スイッチ回路の前記複数のＮチャネル型ＭＯＳトランジスタは、
前記第１論理回路ブロックに対して設けられた第１の複数のＮチャネル型ＭＯＳトランジスタと、
前記第２論理回路ブロックに対して設けられた第２の複数のＮチャネル型ＭＯＳトランジスタと、を含み、
前記第１の複数のＮチャネル型ＭＯＳトランジスタの数は、前記第２の複数のＮチャネル型ＭＯＳトランジスタの数より、多い、請求項８に記載の半導体装置。
【請求項１０】
前記第１論理回路ブロックは、前記第２論理回路ブロックと比較して、高速な動作を行う、請求項９に記載の半導体装置。
【請求項１１】
前記スイッチ回路は、複数の遅延素子を含み、
前記複数の遅延素子は、１つの遅延素子が対応する２つのＮチャネル型ＭＯＳトランジスタのゲート電極の間に接続されるように、前記複数のＮチャネル型ＭＯＳトランジスタの複数のゲート電極の間に接続される、請求項７に記載の半導体装置。
【請求項１２】
前記複数の論理回路のおのおのは、
Ｎ型ウエルに形成されたＰチャネル型ＭＯＳトランジスタと、
Ｐ型ウエルに形成されたＮチャネル型ＭＯＳトランジスタと、を含み、
前記Ｎ型ウエルは、前記電源電位が供給され、
前記Ｐ型ウエルは、前記接地電位が供給される、請求項７に記載の半導体装置。
【請求項１３】
電源電位が供給される第１配線と、
接地電位が供給される第２配線と、
電源ノードと、前記第２配線に結合される接地ノードと、複数の論理回路と、を含む論理回路ブロックと、
前記第１配線と前記電源ノードとの間に設けられたスイッチ回路と、を含み、
前記スイッチ回路は、前記第１配線と前記電源ノードとの間にソースドレイン経路が接続された複数のＰチャネル型ＭＯＳトランジスタを含み、
前記複数のＰチャネル型ＭＯＳトランジスタは、スタンバイ状態において、ダイオード接続される、半導体装置。
【請求項１４】
前記スイッチ回路は、
Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとを含み、
前記Ｐチャネル型ＭＯＳトランジスタのソースドレイン経路と前記Ｎチャネル型ＭＯＳトランジスタのソースドレイン経路とは、前記第２配線と前記電源ノードとの間に直列に接続され、
前記Ｐチャネル型ＭＯＳトランジスタと前記Ｎチャネル型ＭＯＳトランジスタのおのおのドレインは、前記複数のＰチャネル型ＭＯＳトランジスタのゲート電極に接続され、
前記スタンバイ状態において、前記Ｐチャネル型ＭＯＳトランジスタがＯＮ状態され、前記Ｎチャネル型ＭＯＳトランジスタがＯＦＦ状態され、
通常動作状態において、前記Ｐチャネル型ＭＯＳトランジスタがＯＦＦ状態され、前記Ｎチャネル型ＭＯＳトランジスタがＯＮ状態される、請求項１３に記載の半導体装置。
【請求項１５】
前記論理回路ブロックは、第１論理回路ブロックと、第２論理回路ブロックとを含み、
前記スイッチ回路の前記複数のＰチャネル型ＭＯＳトランジスタは、
前記第１論理回路ブロックに対して設けられた第１の複数のＰチャネル型ＭＯＳトランジスタと、
前記第２論理回路ブロックに対して設けられた第２の複数のＰチャネル型ＭＯＳトランジスタと、を含み、
前記第１の複数のＰチャネル型ＭＯＳトランジスタの数は、前記第２の複数のＰチャネル型ＭＯＳトランジスタの数より、多い、請求項１４に記載の半導体装置。
【請求項１６】
前記第１論理回路ブロックは、前記第２論理回路ブロックと比較して、高速な動作を行う、請求項１５に記載の半導体装置。
【請求項１７】
前記スイッチ回路は、複数の遅延素子を含み、
前記複数の遅延素子は、１つの遅延素子が対応する２つのＰチャネル型ＭＯＳトランジスタのゲート電極の間に接続されるように、前記複数のＰチャネル型ＭＯＳトランジスタの複数のゲート電極の間に接続される、請求項１３に記載の半導体装置。
【請求項１８】
前記複数の論理回路のおのおのは、
Ｎ型ウエルに形成されたＰチャネル型ＭＯＳトランジスタと、
Ｐ型ウエルに形成されたＮチャネル型ＭＯＳトランジスタと、を含み、
前記Ｎ型ウエルは、前記電源電位が供給され、
前記Ｐ型ウエルは、前記接地電位が供給される、請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関し、特に、論理回路部を含む半導体装置に適用可能である。
【背景技術】
【０００２】
マイクロコントローラ（以下、ＭＣＵともいう）等の半導体装置は、中央処理装置（ＣＰＵ）、記憶装置、周辺機能を構成する周辺回路などから構成される。中央処理装置は、複数の論理回路から構成される論理回路部と見做すことができる。
【０００３】
半導体装置の論理回路部において、スタンバイ時に低消費電流とさせるために、論理回路部の電源を遮断する電源遮断技術が提案されている（たとえば、特開２０１１−６０４０１号公報、特開２０１４−９９１６５号公報等）。特開２０１１−６０４０１号公報には、ＳＲＡＭモジュールの電源制御技術についても開示されている。
【０００４】
また、半導体装置の論理回路部において、スタンバイ時に低消費電流とさせる他の方法として、電源回路に含まれるレギュレータの出力電圧を下げることによって、論理回路部に供給される電源電位を下げて、論理回路部に含まれる複数のトランジスタのリーク電流を低減させる方法もある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−６０４０１号公報
【特許文献２】特開２０１４−９９１６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電源遮断技術は、スタンバイ時において、論理回路部の消費電流を下げる効果は高い。低消費電流のＭＣＵが用いられる場合、ＭＣＵは、通常動作状態（MAINRUN）と待機状態(Standby)を繰り返す様な間欠動作とされるのが主流である。スタンバイ状態から通常動作状態の復帰については、高速復帰が必要である。電源遮断を実施した場合、複雑な立上げシーケンスを必要とする為、復帰時間及び消費電流が増加する場合がある。また、電源遮断された論理回路部は電源供給がされない為、スタンバイ時において、情報を保持する事も不可能である。
【０００７】
レギュレータの出力電圧を下げることは、論理回路部の全体の消費電源を下げることには有効である。しかし、トランジスタの電気特性によっては、論理回路部そのものが動作しない場合がある。この場合、論理回路部の動作下限電圧に合わせてレギュレータの出力電圧を下げる様な電圧調整が必要となる。
【０００８】
本開示の課題は、スタンバイ時における論理回路の消費電流を削減するとともに、スタンバイ状態から通常動作状態へ短時間で復帰することを可能とする技術を提供することにある。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
一実施の形態によれば、
半導体装置は、電源電位が供給される第１配線と、接地電位が供給される第２配線と、電源ノードと、接地ノードと、複数の論理回路を含む論理回路ブロックと、前記第１配線と前記電源ノードとの間に設けられた第１スイッチ回路と、前記第２配線と前記接地ノードとの間に設けられた第２スイッチ回路と、を含む。前記第１スイッチ回路は、前記第１配線と前記電源ノードとの間にソースドレイン経路が接続された複数のＰチャネル型ＭＯＳトランジスタを含む。前記第２スイッチ回路は、前記第２配線と前記接地ノードとの間にソースドレイン経路が接続された複数のＮチャネル型ＭＯＳトランジスタを含む。前記複数のＰチャネル型ＭＯＳトランジスタは、スタンバイ状態において、ダイオード接続され、前記複数のＮチャネル型ＭＯＳトランジスタは、前記スタンバイ状態において、ダイオード接続される。
【発明の効果】
【００１２】
上記半導体装置によれば、スタンバイ時における論理回路の消費電流を削減するとともに、スタンバイ状態から通常動作モードへ短時間で復帰することが可能である。
【図面の簡単な説明】
【００１３】
【図１】図１は、実施の形態に係る半導体装置の構成例を示す図である。
【図２】図２は、実施の形態に係る論理回路部の構成例を説明する図である。
【図３】図３は、図２のバッファ回路ＢＵＦ１の構成例を示す図である。
【図４】図４は、図２のバッファ回路ＢＵＦ２の構成例を示す図である。
【図５】図５は、変形例１に係る半導体装置の構成例を示す図である。
【図６】図６は、変形例２に係る半導体装置の構成例を示す図である。
【図７】図７は、変形例２に係る論理回路部の構成例を説明する図である。
【図８】図８は、変形例３に係る半導体装置の構成例を示す図である。
【図９】図９は、変形例３に係る論理回路部の構成例を説明する図である。
【図１０】図１０は、変形例４に係る論理回路部の構成例を説明する図である。
【図１１】図１１は、変形例５に係る論理回路部の構成例を説明する図である。
【図１２】図１２は、変形例６に係る論理回路部の構成例を説明する図である。
【図１３】図１３は、応用例に係る半導体装置の構成例を示すブロック図である。
【図１４】図１４は、電源回路に含まれるレギュレータの構成例を説明する図である。
【発明を実施するための形態】
【００１４】
以下、実施の形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
【００１５】
（実施の形態）
（半導体装置の構成例）
図１は、実施の形態に係る半導体装置の構成例を示す図である。
【００１６】
半導体装置１は、単結晶シリコンなどの１つの半導体チップの上に、公知のＣＭＯＳトランジスタの製造方法を用いて形成されている。半導体装置１は、一例では、マイクロコントローラ（以下、ＭＣＵともいう）である。半導体装置１は、第１参照電位とされる電源電位ＶＣＣが供給される外部端子Ｔ１と、第１参照電位より小さい第２参照電位とされる接地電位ＧＮＤが供給される外部端子Ｔ２、コア電圧ＶＣＯＲＥが供給される外部端子Ｔ３と、を含む。コア電圧ＶＣＯＲＥは、一例では、電源電位ＶＣＣと接地電位ＧＮＤとの間の電位を有する。
【００１７】
半導体装置１は、さらに、論理回路部１１と、回路部１２と、アナログ回路１３と、電源回路１４と、制御回路（ＣＮＴ）１５と、を含む。論理回路部１１は、一例では、ＭＣＵの中央処理装置（ＣＰＵ）と見做すことができる。回路部１２は、タイマー回路などのデジタル論理回路や、デジタルアナログ変換回路などのアナログ回路などを含み、論理回路部１１からの出力を受けるように、論理回路部１１に接続されている。アナログ回路１３は、第１外部端子Ｔ１に供給された電源電位ＶＣＣを受けるようにされ、たとえば、アナログデジタル変換回路（ＡＤＣ）などとすることができる。回路部１２およびアナログ回路１３は、ＭＣＵの周辺機能を構成する周辺回路と見做すことができる。
【００１８】
電源回路１４は、バンドギャップリファレンス回路ＢＧＲにより生成した基準電位に基づいて、第１外部端子Ｔ１に供給された電源電位ＶＣＣを降圧してコア電圧ＶＣＯＲＥ（Ｖｄｄ）（以下、コア電圧ＶＣＯＲＥ（Ｖｄｄ）をＶｄｄと称することもある）を生成するレギュレータを含む。電源回路１４により生成されたコア電圧ＶＣＯＲＥ（Ｖｄｄ）は、論理回路部１１や回路部１２に供給される。なお、コア電圧ＶＣＯＲＥ（Ｖｄｄ）は、第３外部端子Ｔ３に供給されたコア電圧ＶＣＯＲＥを利用することも可能である。
【００１９】
制御回路（ＣＮＴ）１５は、スタンバイ信号／ＲＳ、スタンバイ信号ＲＳを生成し、論理回路部１１の通常動作状態とスタンバイ状態とを制御する。制御回路（ＣＮＴ）１５により生成されるスタンバイ信号／ＲＳは、通常動作状態において、ハイレベルの様な第１状態とされ、スタンバイ状態において、ロウレベルの様な第２状態とされる。また、スタンバイ信号ＲＳは、通常動作状態において、ロウレベルの様な第２状態とされ、スタンバイ状態において、ハイレベルの様な第１状態とされる。スタンバイ信号／ＲＳは反転スタンバイ信号であり、スタンバイ信号ＲＳは非反転スタンバイ信号と言うこともできる。
【００２０】
論理回路部１１は、この例では、コア電圧ＶＣＯＲＥ（Ｖｄｄ）側に設けられた２つのスイッチ回路１１１，１１２と、２つの論理回路ブロック（Ｄｉｇｉｔａｌ  Ｌｏｇｉｃ）１１３，１１４と、２つの保持回路１１５，１１６と、接地電位ＧＮＤ側に設けられた２つのスイッチ回路１１７，１１８と、を含む。論理回路ブロック１１３は、スイッチ回路（第１スイッチ回路）１１１を介してコア電圧ＶＣＯＲＥ（Ｖｄｄ）が供給される電源配線（第１配線）Ｌ１に接続され、スイッチ回路（第２スイッチ回路）１１７を介して接地電位ＧＮＤが供給される接地配線（第２配線）Ｌ２に接続される。論理回路ブロック１１３の出力は保持回路１１５を介して回路部１２に供給される。論理回路ブロック１１４は、スイッチ回路（第１スイッチ回路）１１２を介してコア電圧ＶＣＯＲＥ（Ｖｄｄ）が供給される電源配線Ｌ１に接続され、スイッチ回路（第２スイッチ回路）１１８を介して接地電位ＧＮＤが供給される接地配線Ｌ２に接続される。論理回路ブロック１１４の出力は保持回路１１５を介して回路部１２に供給される。
【００２１】
スイッチ回路１１１，１１２のおのおのは、スタンバイ信号／ＲＳに基づいて制御される複数のＰチャネル型ＭＯＳトランジスタを含む。スタンバイ信号／ＲＳは複数のＰチャネル型ＭＯＳトランジスタのゲート電極に供給される。複数のＰチャネル型ＭＯＳトランジスタのソースドレイン経路は互いに並列に接続されている。複数のＰチャネル型ＭＯＳトランジスタは、通常動作状態において、スタンバイ信号／ＲＳのハイレベルに基づいて、コア電圧ＶＣＯＲＥ（Ｖｄｄ）を論理回路ブロック１１３，１１４へ供給するように、ソースドレイン経路が接続される。一方、複数のＰチャネル型ＭＯＳトランジスタは、スタンバイ状態において、スタンバイ信号／ＲＳのロウレベルに基づいて、ダイオード接続され、コア電圧ＶＣＯＲＥ（Ｖｄｄ）からダイオードの閾値電圧（Ｖｔｐ）分だけ低下された第１電位ＬＧＶｄｄ（ＬＧＶｄｄ＝Ｖｄｄ−Ｖｔｐ）を論理回路ブロック１１３，１１４へ供給する。
【００２２】
スイッチ回路１１７，１１８のおのおのは、スタンバイ信号ＲＳに基づいて制御される複数のＮチャネル型ＭＯＳトランジスタを含む。スタンバイ信号ＲＳは複数のＮチャネル型ＭＯＳトランジスタのゲート電極に供給される。複数のＮチャネル型ＭＯＳトランジスタのソースドレイン経路は互いに並列に接続されている。複数のＮチャネルＭＯＳトランジスタは、通常動作状態において、スタンバイ信号ＲＳのロウレベルに基づいて、接地電位ＧＮＤを論理回路ブロック１１３，１１４へ供給するように、ソースドレイン経路が接続される。一方、複数のＮチャネルＭＯＳトランジスタは、スタンバイ状態において、スタンバイ信号ＲＳのハイレベルに基づいて、ダイオード接続され、接地電位ＧＮＤ（以下、Ｖｓｓとも称す）からダイオードの閾値電圧（Ｖｔｎ）分上昇された第２電位ＬＧＶｓｓ（ＬＧＶｓｓ＝Ｖｓｓ＋Ｖｔｎ）を論理回路ブロック１１３，１１４へ供給する。なお、第１電位ＬＧＶｄｄと第２電位ＬＧＶｄｄとの間の電位差は、スタンバイ状態において、論理回路ブロック１１３，１１４を構成する内部論理回路は、通常動作状態時の信号状態を保持できる程度の電位差を有するものとする。
【００２３】
図１４は、電源回路１４に含まれるレギュレータ１４ａの構成例を説明する図である。レギュレータ１４ａは、電源電位ＶＣＣから降圧電圧としてのコア電圧ＶＣＯＲＥ（Ｖｄｄ）を生成するＰチャネル型ＭＯＳトランジスタ１４０と、Ｐチャネル型ＭＯＳトランジスタ１４０のゲート電圧を制御するアンプ回路１４１、を含む。レギュレータ１４ａは、さらに、コア電圧ＶＣＯＲＥ（Ｖｄｄ）を分圧する可変抵抗素子１４３，１４４と、リファレンス電圧Ｖｒｅｆを生成するバンドギャップリファレンス回路（ＢＧＲ）１４５と、を含む。レギュレータ１４ａにおいて、アンプ回路１４１には、リファレンス電圧Ｖｒｅｆと、可変抵抗素子１４３，１４４で電圧分割された電圧１４６が接続され、リファレンス電圧Ｖｒｅｆと電圧１４６が等しくなるようＰチャネル型ＭＯＳトランジスタ１４０のゲート電圧１４０ａを制御して、所望のコア電圧ＶＣＯＲＥ（Ｖｄｄ）を得るものである。
【００２４】
次の１）〜３）の説明は、図１や図２において、スイッチ回路１１１，１１７，１１２，１１８が設けられない場合について説明するものである。
【００２５】
１）レギュレータ１４ａの出力電圧であるコア電圧ＶＣＯＲＥ（Ｖｄｄ）を下げることで、論理回路部１１のリーク電流を下げることができる。論理回路ブロック１１３，１１４が、通常動作状態において、高速に動作させることが必要な論理回路ブロックの場合、レギュレータ１４ａの出力電力とされるコア電圧ＶＣＯＲＥ（Ｖｄｄ）は、通常動作状態において、たとえば、１．５Ｖとする。そして、論理回路ブロック１１３，１１４がスタンバイ状態へ移行した場合、レギュレータ１４ａの出力電力が、たとえば、１．５Ｖから１．３Ｖへ低下させる。これにより、スタンバイ状態において、論理回路ブロック１１３，１１４のリーク電流を削減することができる。
【００２６】
２）また、論理回路ブロック１１３，１１４が、通常動作状態において、スピードは求めないが、なるべく消費電流を下げて動作させたい論理回路ブロックの場合、レギュレータ１４ａの出力電力が、通常動作状態において、たとえば、１．５Ｖから１．１Ｖへ低下させる。これにより、論理回路ブロック１１３，１１４の消費電流を低減することができる。
【００２７】
３）レギュレータ１４ａの出力電圧であるコア電圧ＶＣＯＲＥ（Ｖｄｄ）を下げることは、論理回路部１１の全体の消費電源を下げることには有効である。しかし、トランジスタの電気特性によっては、論理回路部１１そのものが動作しない場合がある。この場合、論理回路部１１の動作下限電圧に合わせてレギュレータの出力電圧を下げる様な電圧調整が必要となる場合がある。
【００２８】
（構成例）
次に、論理回路ブロック１１３、スイッチ回路１１１，１１７、および、保持回路１１５を代表例として、具体的な構成例を説明する。論理回路ブロック１１４、スイッチ回路１１２，１１８、および、保持回路１１６の構成は、論理回路ブロック１１３、スイッチ回路１１１，１１７、および、保持回路１１５の構成と同じとすることができる。
【００２９】
図２は、実施の形態に係る論理回路部の構成例を説明する図である。図２には、図１の論理回路ブロック１１３、２つのスイッチ回路１１１，１１７、および、保持回路１１５の構成例が示される。図３は、図２のバッファ回路ＢＵＦ１の構成例を示す図である。図４は、図２のバッファ回路ＢＵＦ２の構成例を示す図である。
【００３０】
スイッチ回路１１１は、バッファ回路ＢＵＦ１と、複数のＰチャネル型ＭＯＳトランジスタＭＰ１と、を含む。バッファ回路ＢＵＦ１は、スタンバイ信号／ＲＳを受ける入力と、出力と、を含む。複数のＰチャネル型ＭＯＳトランジスタＭＰ１は、一例では、Ｎ個のＰチャネル型ＭＯＳトランジスタＭＰ１である。複数のＰチャネル型ＭＯＳトランジスタＭＰ１のゲート電極のおのおのは、バッファ回路ＢＵＦ１の出力に接続される。複数のＰチャネル型ＭＯＳトランジスタＭＰ１のソース電極のおのおのは、コア電圧ＶＣＯＲＥ（Ｖｄｄ）が供給される電源配線Ｌ１に接続される。複数のＰチャネル型ＭＯＳトランジスタＭＰ１のドレイン電極のおのおのは論理回路ブロック１１３の電源ノードＮＤ１に接続される。つまり、複数のＰチャネル型ＭＯＳトランジスタのソースドレイン経路は、電源配線Ｌ１と電源ノードＮＤ１とに間に、互いに並列に接続されている。
【００３１】
バッファ回路ＢＵＦ１は、図３に示す様に、Ｐチャネル型ＭＯＳトランジスタ（第１のＰチャネル型ＭＯＳトランジスタ）ＰＦＥＴ１とＮチャネル型ＭＯＳトランジスタ（第１のＮチャネル型ＭＯＳトランジスタ）ＮＦＥＴ１とを含む。Ｐチャネル型ＭＯＳトランジスタＰＦＥＴ１のゲートは、バッファ回路ＢＵＦ１の入力に接続される。Ｐチャネル型ＭＯＳトランジスタＰＦＥＴ１のソースは、論理回路ブロック１１３の電源ノードＮＤ１、すなわち、複数のＰチャネル型ＭＯＳトランジスタＭＰ１のドレイン電極に接続される。Ｐチャネル型ＭＯＳトランジスタＰＦＥＴ１のドレインは、バッファ回路ＢＵＦ１の出力に接続される。Ｎチャネル型ＭＯＳトランジスタＮＦＥＴ１のゲートは、バッファ回路ＢＵＦ１の入力に接続される。Ｎチャネル型ＭＯＳトランジスタＮＦＥＴ１のソースは、接地電位ＧＮＤが供給される接地配線Ｌ２に接続される。Ｎチャネル型ＭＯＳトランジスタＮＦＥＴ１のドレインは、バッファ回路ＢＵＦ１の出力に接続される。つまり、Ｐチャネル型ＭＯＳトランジスタＰＦＥＴ１のソースドレイン経路とＮチャネル型ＭＯＳトランジスタＮＦＥＴ１のソースドレイン経路は、電源ノードＮＤ１と接地配線Ｌ２との間に、直列に接続されている。
【００３２】
なお、スイッチ回路１１１とバッファ回路ＢＵＦ１は、論理回路ブロック１１３の電源ノードＮＤ１の電位を制御する電圧制御回路と見做すことができる。
【００３３】
スイッチ回路１１７は、バッファ回路ＢＵＦ２と、複数のＮチャネル型ＭＯＳトランジスタＭＮ１と、を含む。バッファ回路ＢＵＦ２は、スタンバイ信号ＲＳを受ける入力と、出力と、を含む。複数のＮチャネル型ＭＯＳトランジスタＭＮ１は、一例では、Ｎ個のＮチャネル型ＭＯＳトランジスタＭＮ１である。複数のＮチャネル型ＭＯＳトランジスタＭＮ１のゲート電極のおのおのは、バッファ回路ＢＵＦ２の出力に接続される。複数のＮチャネル型ＭＯＳトランジスタＭＮ１のソース電極のおのおのは、接地電位ＧＮＤが供給される接地配線Ｌ２に接続される。複数のＮチャネル型ＭＯＳトランジスタＭＮ１のドレイン電極のおのおのは論理回路ブロック１１３の接地ノードＮＤ２に接続される。つまり、複数のＮチャネル型ＭＯＳトランジスタのソースドレイン経路は、接地配線Ｌ２と接地ノードＮＤ２とに間に、互いに並列に接続されている。
【００３４】
バッファ回路ＢＵＦ２は、図４に示す様に、Ｐチャネル型ＭＯＳトランジスタ（第２のＰチャネル型ＭＯＳトランジスタ）ＰＦＥＴ２とＮチャネル型ＭＯＳトランジスタ（第２のＮチャネル型ＭＯＳトランジスタ）ＮＦＥＴ２とを含む。Ｐチャネル型ＭＯＳトランジスタＰＦＥＴ２のゲートは、バッファ回路ＢＵＦ２の入力に接続される。Ｐチャネル型ＭＯＳトランジスタＰＦＥＴ２のソースは、電源電位Ｖｄｄが供給される電源配線Ｌ１に接続される。Ｐチャネル型ＭＯＳトランジスタＰＦＥＴ２のドレインは、バッファ回路ＢＵＦ２の出力に接続される。Ｎチャネル型ＭＯＳトランジスタＮＦＥＴ２のゲートは、バッファ回路ＢＵＦ２の入力に接続される。Ｎチャネル型ＭＯＳトランジスタＮＦＥＴ２のソースは、論理回路ブロック１１３の接地ノードＮＤ２、すなわち、複数のＮチャネル型ＭＯＳトランジスタＭＮ１のドレイン電極に接続される。Ｎチャネル型ＭＯＳトランジスタＮＦＥＴ２のドレインは、バッファ回路ＢＵＦ２の出力に接続される。つまり、Ｐチャネル型ＭＯＳトランジスタＰＦＥＴ２のソースドレイン経路とＮチャネル型ＭＯＳトランジスタＮＦＥＴ２のソースドレイン経路は、電源配線Ｌ１と接地ノードＮＤ２との間に、直列に接続されている。
【００３５】
なお、スイッチ回路１１７とバッファ回路ＢＵＦ２は、論理回路ブロック１１３の接地ノードＮＤ２の電位を制御する電圧制御回路と見做すことができる。
【００３６】
論理回路ブロック１１３は、複数の論理回路を含み、これらの複数の論理回路の電源端子と接地端子とは、電源ノードＮＤ１と接地ノードＮＤ２とにそれぞれ接続されている。論理回路ブロック１１３は、この例では、複数のインバータＩＮＶを含む様に表現している。インバータＩＮＶは、拡大図で示す様に、Ｐチャネル型ＭＯＳトランジスタＩＮＰとＮチャネル型ＭＯＳトランジスタＩＮＮとを含み、Ｐチャネル型ＭＯＳトランジスタＩＮＰのソースドレイン経路とＮチャネル型ＭＯＳトランジスタＩＮＮのソースドレイン経路とが、電源ノードＮＤ１と接地ノードＮＤ２との間に、直列に接続される。Ｐチャネル型ＭＯＳトランジスタＩＮＰのゲート電極とＮチャネル型ＭＯＳトランジスタＩＮＮのゲート電極とは互いに接続されて、インバータＩＮＶの入力端子とされる。Ｐチャネル型ＭＯＳトランジスタＩＮＰのソースドレイン経路とＮチャネル型ＭＯＳトランジスタＩＮＮのソースドレイン経路の共通接続点は、インバータＩＮＶの出力端子とされている。Ｐチャネル型ＭＯＳトランジスタＩＮＰは、半導体チップに形成されたＮ型ウエルに形成されている。Ｐチャネル型ＭＯＳトランジスタＩＮＰの基板ゲートは、このＮ型ウエルで構成されており、このＮ型ウエルは電源電位Ｖｄｄに接続されている。また、Ｎチャネル型ＭＯＳトランジスタＩＮＮは、半導体チップに形成されたＰ型ウエルに形成されている。Ｎチャネル型ＭＯＳトランジスタＩＮＮの基板ゲートは、このＰ型ウエルで構成されており、このＰ型ウエルは接地電位Ｖｓｓに接続されている。なお、論理回路ブロック１１３の内部構成は、複数のインバータＩＮＶに限定されるわけではない。論理回路ブロック１１３には、複数のインバータＩＮＶの他、複数のアンド回路、複数のナンド回路、複数のオア回路、複数のノア回路、複数のフリップフロップ回路などが含まれても良い。
【００３７】
保持回路１１５は、論理回路ブロック１１３の出力を保持する。保持回路１１５は、たとえば、Ｄラッチ回路（Ｄ−Ｌａｔｃｈ）１１５ａで構成できる。Ｄラッチ回路１１５ａにおいて、イネーブル端子Ｅにはスタンバイ信号／ＲＳが入力され、データ端子Ｄには論理回路ブロック１１３の出力が接続され、出力Ｑには回路部１２の入力が接続される。この例では、１つの保持回路１１５が代表として描かれているが、これに限定されない。論理回路ブロック１１３が複数の出力を有し、回路部１２が複数の入力を有する場合、論理回路ブロック１１３の複数の出力と回路部１２が複数の入力の間のおのおのに１つの保持回路１１５が設けられ様に、複数の保持回路１１５が設けられる。
【００３８】
次に、スイッチ回路１１１，１１７の動作を説明する。
【００３９】
(スタンバイ状態の場合)
通常動作状態からスタンバイ状態へ移行する場合、スタンバイ信号／ＲＳがハイレベルからロウレベルへ遷移し、スタンバイ信号ＲＳがロウレベルからハイレベルへ遷移する。
【００４０】
バッファ回路ＢＵＦ１内のＰチャネル型ＭＯＳトランジスタＰＦＥＴ１は、スタンバイ信号／ＲＳのロウレベルに基づいて、ＯＮ状態にされる。また、バッファ回路ＢＵＦ１内のＮチャネル型ＭＯＳトランジスタＮＦＥＴ１は、スタンバイ信号／ＲＳのロウレベルに基づいて、ＯＦＦ状態にされる。Ｐチャネル型ＭＯＳトランジスタＰＦＥＴ１がＯＮ状態とされると、複数のＰチャネル型ＭＯＳトランジスタＭＰ１のドレインとゲートとが同じ電圧になる。したがって、複数のＰチャネル型ＭＯＳトランジスタＭＰ１はダイオード接続の状態となる。そのため、複数のＰチャネル型ＭＯＳトランジスタＭＰ１のドレインの電圧、つまり、論理回路ブロック１１３の電源ノードＮＤ１の電圧は、コア電圧ＶＣＯＲＥ（Ｖｄｄ）から複数のＰチャネル型ＭＯＳトランジスタＭＰ１の閾値電圧（Ｖｔｐ）分だけ低下した第１電位ＬＧＶｄｄ（ＬＧＶｄｄ＝Ｖｄｄ−Ｖｔｐ）となる。
【００４１】
一方、バッファ回路ＢＵＦ２内のＰチャネル型ＭＯＳトランジスタＰＦＥＴ２は、スタンバイ信号ＲＳのハイレベルに基づいて、ＯＦＦ状態にされる。また、バッファ回路ＢＵＦ２内のＮチャネル型ＭＯＳトランジスタＮＦＥＴ２は、スタンバイ信号ＲＳのハイレベルに基づいて、ＯＮ状態にされる。Ｎチャネル型ＭＯＳトランジスタＮＦＥＴ２がＯＮ状態とされると、複数のＮチャネル型ＭＯＳトランジスタＭＮ１のドレインとゲートとが同じ電圧になる。したがって、複数のＮチャネル型ＭＯＳトランジスタＭＮ１はダイオード接続の状態となる。そのため、複数のＰチャネル型ＭＯＳトランジスタＭＰ１のドレインの電圧、つまり、論理回路ブロック１１３の接地ノードＮＤ２の電圧は、接地電位Ｖｓｓからダイオードの閾値電圧（Ｖｔｎ）分だけ上昇された第２電位ＬＧＶｓｓ（ＬＧＶｓｓ＝Ｖｓｓ＋Ｖｔｎ）となる。
【００４２】
したがって、電源回路１４の出力電圧を変更する事なく、論理回路ブロック１１３には、第１電位ＬＧＶｄｄと第２電位ＬＧＶｄｄとの間の電位差が供給される。そのため、論理回路ブロック１１３を構成する内部論理回路は、通常動作状態時の信号状態を保持できる。また、第１電位ＬＧＶｄｄと第２電位ＬＧＶｄｄとの間の電位差は、電源電位Ｖｄｄと接地電位Ｖｓｓの間の電位差より小さいので、論理回路ブロック１１３を構成する複数のトランジスタのリーク電流を低減することができる。これにより、スタンバイ状態における論理回路ブロック１１３の消費電流を削減することができる。
【００４３】
（スタンバイ状態から通常動作状態へ復帰する場合）
スタンバイ状態から通常動作状態へ移行する場合、スタンバイ信号／ＲＳがロウレベルからハイレベルへ遷移し、スタンバイ信号ＲＳがハイレベルからロウレベルへ遷移する。
【００４４】
バッファ回路ＢＵＦ１内のＰチャネル型ＭＯＳトランジスタＰＦＥＴ１は、スタンバイ信号／ＲＳのハイレベルに基づいて、ＯＦＦ状態にされる。また、バッファ回路ＢＵＦ１内のＮチャネル型ＭＯＳトランジスタＮＦＥＴ１は、スタンバイ信号／ＲＳのハイレベルに基づいて、ＯＮ状態にされる。Ｎチャネル型ＭＯＳトランジスタＮＦＥＴ１がＯＮ状態とされると、複数のＰチャネル型ＭＯＳトランジスタＭＰ１がＯＮ状態とされるので、論理回路ブロック１１３の電源ノードＮＤ１の電圧は電源電位Ｖｄｄとなる。
【００４５】
一方、バッファ回路ＢＵＦ２内のＰチャネル型ＭＯＳトランジスタＰＦＥＴ２は、スタンバイ信号ＲＳのロウレベルに基づいて、ＯＮ状態にされる。バッファ回路ＢＵＦ２内のＮチャネル型ＭＯＳトランジスタＮＦＥＴ２は、スタンバイ信号ＲＳのロウレベルに基づいて、ＯＦＦ状態にされる。Ｐチャネル型ＭＯＳトランジスタＰＦＥＴ２のＯＮ状態とされると、複数のＮチャネル型ＭＯＳトランジスタＭＮ１がＯＮ状態とされるので、論理回路ブロック１１３の接地ノードＮＤ２の電圧は接地電位Ｖｓｓとなる。
【００４６】
以上により、論理回路ブロック１１３は、スタンバイ状態から通常動作状態へ復帰する。したがって、論理回路ブロック１１３は、スタンバイ状態で保持されていた信号状態を維持しつつ、通常動作状態へ復帰するので、保持されていた信号状態から通常動作における信号処理を行うことができる。スタンバイ状態から通常動作状態へ復帰は、スタンバイ信号（／ＲＳ、ＲＳ）の信号レベルを変化させるだけであり、複雑な立上げシーケンスを必要とせず、復帰時間及び消費電流が増加することもない。
【００４７】
（保持回路１１５）
スタンバイ状態の場合、論理回路ブロック１１３から出力される信号のハイレベルは、第１電位ＬＧＶｄｄ（ＬＧＶｄｄ＝Ｖｄｄ−Ｖｔｐ）の電位であり、論理回路ブロック１１３から出力される信号のロウレベルは、第２電位ＬＧＶｓｓ（ＬＧＶｓｓ＝Ｖｓｓ＋Ｖｔｎ）の電位である。一方、論理回路ブロック１１３の後段に設けられた回路部１２には、電源電位Ｖｄｄと接地電位Ｖｓｓとが供給されているので、論理回路ブロック１１３から出力される信号のハイレベルおよびロウレベルを回路部１２へ入力すると、回路部１２内において不定な信号の伝搬や回路部１２内において貫通電流が発生する原因になる場合がある。これを防止する為、論理回路ブロック１１３と回路部１２との間に、論理回路ブロック１１３の出力信号を保持する保持回路１１５が設けられている。保持回路１１５には電源電位Ｖｄｄと接地電位Ｖｓｓとが供給されているので、保持回路１１５の出力のハイレベルは電源電位Ｖｄｄであり、保持回路１１５の出力のロウレベルは接地電位Ｖｓｓである。これにより、回路部１２内において不定な信号の伝搬や貫通電流を抑制ことができる。
【００４８】
実施の形態によれば、以下の１または複数の効果を得ることができる。
【００４９】
１）半導体装置１のスタンバイ時における消費電流を削減する事が出来る。
【００５０】
２）電源回路１４の出力電圧を変更する事なく、論理回路部１１の論理回路ブロック１１３，１１４には、スタンバイ状態において、スイッチ回路１１１，１１２、１１７、１１８によって、第１電位ＬＧＶｄｄと第２電位ＬＧＶｄｄとの間の電位差が供給される。第１電位ＬＧＶｄｄと第２電位ＬＧＶｄｄとの間の電位差は、電源電位Ｖｄｄと接地電位Ｖｓｓの間の電位差より小さいので、論理回路ブロック１１３，１１４を構成する複数のトランジスタのリーク電流を低減することができる。これにより、スタンバイ状態における論理回路ブロック１１３，１１４の消費電流を削減することができる。
【００５１】
３）電源回路１４の出力電圧を変更する必要が無い為、通常動作状態（MAINRUN：高速動作及び消費電流が大きい状態）も同時に実現できる効果がある。
【００５２】
４）スタンバイ状態からの通常動作状態（MAINRUN）への復帰時間は、短時間で復帰する事ができる。つまり、スイッチ回路１１１，１１２、１１７、１１８の制御のみであり、アナログ回路特性に依存する事はなく、論理回路ブロック１１３，１１４には通常動作状態で動作可能な電源電圧を短時間で供給する事が可能である。電源回路１４の出力電圧の安定時間待ちの様な長い時間を要しない為、通常動作状態（MAINRUN）と待機状態（スタンバイ状態）を繰り返す様な間欠動作にも適している。
【００５３】
５）実施の形態における消費電流削減の効果としては、半導体装置１内の論理回路部１１のリーク電流を、論理回路部１１にスイッチ回路１１１，１１２、１１７、１１８を設けない場合と比較して、約７割程度、削減できる。
【００５４】
（変形例）
以下、いくつかの変形例を説明する。
【００５５】
（変形例１）
図５は、変形例１に係る半導体装置１ａの構成例を示す図である。変形例１において、実施の形態の図１と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図１に示す半導体装置１では、スイッチ回路１１１、１１７にスタンバイ信号／ＲＳが供給され、スイッチ回路１１２，１１８にスタンバイ信号ＲＳが供給された構成例を示したが、これに限定されない。図５に示す半導体装置１ａにおいて、制御回路（ＣＮＴ）１５ａは、スタンバイ信号／ＲＳ、ＲＳと、スタンバイ信号／ＲＳ１、ＲＳ１と、を出力するように変更されている。また、スタンバイ信号／ＲＳがスイッチ回路１１１へ供給され、スタンバイ信号ＲＳがスイッチ回路１１２に供給される。一方、スタンバイ信号／ＲＳ１はスイッチ回路１１７に供給され、スタンバイ信号ＲＳ１がスイッチ回路１１８に供給される。制御回路（ＣＮＴ）１５ａが、スタンバイ信号／ＲＳ、ＲＳの信号レベルをスタンバイ状態を示す様に設定し、スタンバイ信号／ＲＳ１、ＲＳ１の信号レベルを通常動作状態を示す様に設定する。これにより、論理回路ブロック１１３はスタンバイ状態へ遷移し、論理回路ブロック１１４は通常動作状態を維持する。また、制御回路（ＣＮＴ）１５が、スタンバイ信号／ＲＳ、ＲＳの信号レベルを通常動作状態を示す様に設定し、スタンバイ信号／ＲＳ１、ＲＳ１の信号レベルをスタンバイ状態を示す様に設定する。これにより、論理回路ブロック１１３は通常動作状態を維持し、論理回路ブロック１１４はスタンバイ状態へ遷移する。また、制御回路（ＣＮＴ）１５ａが、スタンバイ信号／ＲＳ、ＲＳの信号レベルおよびスタンバイ信号／ＲＳ１、ＲＳ１の信号レベルをスタンバイ状態を示す様に設定する。これにより、論理回路ブロック１１３、１１４とはスタンバイ状態へ遷移する。また、制御回路（ＣＮＴ）１５ａが、スタンバイ信号／ＲＳ、ＲＳの信号レベルおよびスタンバイ信号／ＲＳ１、ＲＳ１の信号レベルを通常動作状態を示す様に設定する。これにより、論理回路ブロック１１３、１１４とは通常動作状態に設定される。
【００５６】
変形例１によれば、論理回路ブロック１１３のスタンバイ状態への遷移と論理回路ブロック１１４のスタンバイ状態への遷移とを、同時に行うこともできるし、また、個別に行うこともできる。これにより、論理回路ブロック１１３，１１４の全体をスタンバイ状態としたり、論理回路ブロック１１３，１１４のいずれか一方をスタンバイ状態としたりすることができる。つまり、スタンバイ時において、消費電流を削減する領域は、半導体装置１ａ内で自由に選択できる。
【００５７】
（変形例２）
変形例２において、実施の形態の図１および図２と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図６は、変形例２に係る半導体装置１ｂの構成例を示す図である。図７は、変形例２に係る論理回路部の構成例を説明する図である。図６が図１と異なる点は、図６に示す半導体装置１ｂにおいて、スイッチ回路１１７、１１８が設けられていない点である。図７が図２と異なる点は、図７において、スイッチ回路１１７が設けられていない点である。そのため、論理回路ブロック１１３の接地ノードＮＤ２が接地配線Ｌ２に接続されている。
【００５８】
したがって、スタンバイ状態の場合、論理回路ブロック１１３の電源ノードＮＤ１は第１電位ＬＧＶｄｄ（ＬＧＶｄｄ＝Ｖｄｄ−Ｖｔｐ）にされ、論理回路ブロック１１３の接地ノードＮＤ２は接地電位Ｖｓｓとされる。論理回路ブロック１１３内のインバータＩＮＶにおいて、拡大図で示す様に、Ｐチャネル型ＭＯＳトランジスタＩＮＰの基板ゲートは、Ｎ型ウエルで構成されており、このＮ型ウエルは電源電位Ｖｄｄに接続されている。また、Ｎチャネル型ＭＯＳトランジスタＩＮＮの基板ゲートは、Ｐ型ウエルで構成されており、このＰ型ウエルは接地電位Ｖｓｓに接続されている。
【００５９】
（変形例３）
変形例３において、実施の形態の図１および図２と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図８は、変形例３に係る半導体装置１ｃの構成例を示す図である。図９は、変形例３に係る論理回路部の構成例を説明する図である。図８が図１と異なる点は、図８の半導体装置１ｃにおいて、スイッチ回路１１１、１１２が設けられていない点である。図９が図２と異なる点は、図９において、スイッチ回路１１１が設けられていない点である。そのため、論理回路ブロック１１３の電源ノードＮＤ１が電源配線Ｌ１に接続されている。
【００６０】
したがって、スタンバイ状態の場合、論理回路ブロック１１３の電源ノードＮＤ１は電源電位Ｖｄｄにされ、論理回路ブロック１１３の接地ノードＮＤ２は第２電位ＬＧＶｓｓ（ＬＧＶｓｓ＝Ｖｓｓ＋Ｖｔｎ）にされる。論理回路ブロック１１３内のインバータＩＮＶにおいて、拡大図で示す様に、Ｐチャネル型ＭＯＳトランジスタＩＮＰの基板ゲートは、Ｎ型ウエルで構成されており、このＮ型ウエルは電源電位Ｖｄｄに接続されている。また、Ｎチャネル型ＭＯＳトランジスタＩＮＮの基板ゲートは、Ｐ型ウエルで構成されており、このＰ型ウエルは接地電位Ｖｓｓに接続されている。
【００６１】
実施の形態の図２の構成においては、トランジスタ（ＭＰ１，ＭＮ１）の電気特性によって、電源ノードＮＤ１の第１電位ＬＧＶｄｄ（ＬＧＶｄｄ＝Ｖｄｄ−Ｖｔｐ）と接地ノードＮＤ２の第２電位ＬＧＶｓｓ（ＬＧＶｓｓ＝Ｖｓｓ＋Ｖｔｎ）の電位差を確保することが難しくなる場合がある。変形例２，３の場合、電源ノードＮＤ１と接地ノードＮＤ２との電位差は、実施の形態の図２の構成の場合と比較して、ＶｔｐまたはＶｔｎの分、広くされているので、トランジスタ（ＭＰ１、または、ＭＮ１）の電気特性が多少悪化しても、十分な電位差を確保することができる。また、変形例２の図７や変形例３の図９では、２つのスイッチ回路１１１、１１７のいずれか一方のみを利用するので、図２の構成と比較して、半導体チップ上の回路面積の増加分を小さくすることができる。
【００６２】
（変形例４）
変形例４において、実施の形態の図２と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図１０は、変形例４に係る論理回路部の構成例を説明する図である。図１０が図２と異なる点は、図１０において、保持回路１１５がＮＯＲ回路１１５ｂにされた点である。論理回路ブロック１１３の出力がＮＯＲ回路１１５ｂの一方の入力端子に接続され、スタンバイ信号ＲＳがＮＯＲ回路１１５ｂの他方の入力端子に入力される。
【００６３】
変形例４によれば、スタンバイ状態において、論理回路ブロック１１３の出力信号をロウレベルに固定することができるので、回路部１２内において不定な信号の伝搬や貫通電流を抑制ことができる。なお、変形例３に、変形例１または変形例２の構成を採用しても良い。
【００６４】
（変形例５）
変形例５において、実施の形態の図２と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図１１は、変形例５に係る論理回路部の構成例を説明する図である。図１１において、図１、図２の論理回路ブロック１１３が、論理回路ブロック（第１論理回路ブロック）１１３１と論理回路ブロック（第２論理回路ブロック）１１３２と、を有する。論理回路ブロック１１３１は高速な動作を実施する論理回路ブロックであり、論理回路ブロック１１３２は低速な動作を実施する論理回路ブロック、または、低消費電力で動作を実施する論理回路ブロックである。スイッチ回路１１１において、Ｎ個のＰチャネル型ＭＯＳトランジスタ（第１の複数のＰチャネル型ＭＯＳトランジスタ）ＭＰ１が論理回路ブロック１１３１に対して設けられ、Ｎ個より少ないＬ個（Ｌ＜Ｎ）のＰチャネル型ＭＯＳトランジスタ（第２の複数のＰチャネル型ＭＯＳトランジスタ）ＭＰ１２が論理回路ブロック１１３２に対して設けられる。また、スイッチ回路１１７において、Ｎ個のＮチャネル型ＭＯＳトランジスタ（第１の複数のＮチャネル型ＭＯＳトランジスタ）ＭＮ１が論理回路ブロック１１３１に対して設けられ、Ｎ個より少ないＬ個（Ｌ＜Ｎ）のＮチャネル型ＭＯＳトランジスタ（第２の複数のＮチャネル型ＭＯＳトランジスタ）ＭＮ１２が論理回路ブロック１１３２に対して設けられる。
【００６５】
高速に動作する論理回路ブロック１１３１は、消費電流が大きいので、Ｐチャネル型ＭＯＳトランジスタＭＰ１およびＮチャネル型ＭＯＳトランジスタＭＮ１の数を、論理回路ブロック１１３２のＰチャネル型ＭＯＳトランジスタＭＰ１２およびＮチャネル型ＭＯＳトランジスタＭＮ１２の数より多くする。
【００６６】
これにより、高速に動作する論理回路ブロック１１３１では、通常動作状態において、電源配線Ｌ１と電源ノードＮＤ１との間の抵抗値および接地配線Ｌ２と接地ノードＮＤ２との間の抵抗値を低減することができる。したがって、これらの抵抗値による電圧降下を低減できるので、論理回路ブロック１１３１は安定した動作を行うことができる。なお、スイッチ回路１１１の構成は複数のＮ個のＰチャネル型ＭＯＳトランジスタＭＰ１とＬ個のＰチャネル型ＭＯＳトランジスタＭＰ１２による構成に限定されるわけではない。たとえば、複数のＮ個のＰチャネル型ＭＯＳトランジスタＭＰ１を１個の第１Ｐチャネル型ＭＯＳトランジスタとして構成し、Ｌ個のＰチャネル型ＭＯＳトランジスタＭＰ１２を１個の第２Ｐチャネル型ＭＯＳトランジスタとして構成してもよい。この場合、論理回路ブロック１１３１の消費電流に応じて、１個の第１Ｐチャネル型ＭＯＳトランジスタのゲート幅（Ｗ１）の寸法を調整し、また、論理回路ブロック１１３２の消費電流に応じて、１個の第２Ｐチャネル型ＭＯＳトランジスタのゲート幅（Ｗ２）の寸法を調整する構成を採用してもよい。なお、１個の第１Ｐチャネル型ＭＯＳトランジスタのゲート幅（Ｗ１）は、１個の第２Ｐチャネル型ＭＯＳトランジスタのゲート幅（Ｗ２）より、大きい（Ｗ１＞Ｗ２）。
【００６７】
一方、論理回路ブロック１１３２では、通常動作状態において、電源配線Ｌ１と電源ノードＮＤ１２との間の抵抗値および接地配線Ｌ２と接地ノードＮＤ２２との間の抵抗値は、高速に動作する論理回路ブロック１１３１のそれらの抵抗値と比較して、大きくされる。しかしながら、論理回路ブロック１１３２は、低速な動作を実施する論理回路ブロック、または、低消費電力で動作する論理回路ブロックなので、それほど問題とはならない。なお、スイッチ回路１１７の構成は複数のＮ個のＮチャネル型ＭＯＳトランジスタＭＮ１とＬ個のＮチャネル型ＭＯＳトランジスタＭＮ１２とによる構成に限定されるわけではない。たとえば、Ｎ個のＮチャネル型ＭＯＳトランジスタＭＮ１を１個の第１Ｎチャネル型ＭＯＳトランジスタとして構成し、Ｌ個のＮチャネル型ＭＯＳトランジスタＭＮ１２を１個の第２Ｎチャネル型ＭＯＳトランジスタとして構成してもよい。この場合、論理回路ブロック１１３１の消費電流に応じて、１個の第１Ｎチャネル型ＭＯＳトランジスタのゲート幅（Ｗ３）の寸法を調整し、また、論理回路ブロック１１３２の消費電流に応じて、１個の第２Ｎチャネル型ＭＯＳトランジスタのゲート幅（Ｗ３）の寸法を調整する構成を採用してもよい。なお、１個の第１Ｎチャネル型ＭＯＳトランジスタのゲート幅（Ｗ３）の寸法は、１個の第２Ｎチャネル型ＭＯＳトランジスタのゲート幅（Ｗ４）の寸法より大きい（Ｗ３＞Ｗ４）。
【００６８】
なお、図１１では、論理回路ブロック１１３１、１１３２に対して、２つのスイッチ回路１１１，１１７を設けた構成例を示したが、これに限定されない。たとえば、図１１の論理回路ブロック１１３１、１１３２を、図５の論理回路ブロック１１３、１１４に対応すると考えてもよい。この場合、図５に示す論理回路ブロック１１３の様に、論理回路ブロック１１３１に対して、Ｎ個のＰチャネル型ＭＯＳトランジスタＭＰ１を含むスイッチ回路（１１１）と、Ｎ個のＮチャネル型ＭＯＳトランジスタＭＮ１を含むスイッチ回路（１１７）と、を設けることができる。また、図５に示す論理回路ブロック１１４、スイッチ回路１１２，１１８のように、論理回路ブロック１１３２に対して、Ｌ個のＰチャネル型ＭＯＳトランジスタＭＰ１２を含むスイッチ回路（１１２）と、Ｌ個のＮチャネル型ＭＯＳトランジスタＭＮ１２を含むスイッチ回路（１１８）と、を設けることができる。これによれば、半導体装置を低消費電力で動作させたい場合、論理回路ブロック１１３１をスイッチ回路１１１，１１７によってスタンバイ状態とさせて、論理回路ブロック１１３２のみを用いて、低消費電力で動作とさせることができる。
【００６９】
また、変形例５は、実施の形態、変形例１〜変形例４にも適用することができる。
【００７０】
（変形例６）
変形例６において、実施の形態の図２と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図１２は、変形例６に係る論理回路部の構成例を説明する図である。図１２では、論理回路ブロック１１３に、スイッチ回路１１１ａ、１１７ａが設けられている。スイッチ回路１１１ａには、複数の遅延素子（Ｄ）８１〜８ｎが設けられる。また、スイッチ回路１１７ａには、複数の遅延素子（Ｄ）９１〜９ｎが設けられる。複数の遅延素子（Ｄ）８１〜８ｎ、９１〜９ｎは、抵抗素子、容量素子、バッファ回路などにより構成することができる。
【００７１】
複数の遅延素子（Ｄ）８１〜８ｎは、バッファ回路ＢＵＦ１の出力信号を遅延させて、Ｎ個のＰチャネル型ＭＯＳトランジスタＭＰ１のゲート電極へ伝達するために設けられる。１番目のＰチャネル型ＭＯＳトランジスタＭＰ１のゲート電極は、遅延素子を介することなく、バッファ回路ＢＵＦ１の出力に接続される。２番目のＰチャネル型ＭＯＳトランジスタＭＰ１のゲート電極は、遅延素子８１で遅延された信号を受ける。３番目のＰチャネル型ＭＯＳトランジスタＭＰ１のゲート電極は、２つの遅延素子８１、８２で遅延された信号を受ける。Ｎ番目のＰチャネル型ＭＯＳトランジスタＭＰ１は、Ｎ個の遅延素子８１〜８ｎで遅延された信号を受ける。これにより、Ｎ個のＰチャネル型ＭＯＳトランジスタＭＰ１のＯＦＦ状態からＯＮ状態への遷移は、同時に遷移するのではなく、時間的にずれて順次遷移することになる。また、Ｎ個のＰチャネル型ＭＯＳトランジスタＭＰ１のＯＮ状態からＯＦＦ状態への遷移は、同時に遷移するのではなく、時間的にずれて順次遷移することになる。
【００７２】
また、複数の遅延素子（Ｄ）９１〜９ｎは、バッファ回路ＢＵＦ２の出力信号を遅延させて、Ｎ個のＮチャネル型ＭＯＳトランジスタＭＮ１のゲート電極へ伝達するために設けられる。１番目のＮチャネル型ＭＯＳトランジスタＭＮ１のゲート電極は、遅延素子を介することなく、バッファ回路ＢＵＦ２の出力に接続される。２番目のＮチャネル型ＭＯＳトランジスタＭＮ１のゲート電極は、遅延素子９１で遅延された信号を受ける。３番目のＮチャネル型ＭＯＳトランジスタＭＮ１のゲート電極は、２つの遅延素子９１、９２で遅延された信号を受ける。Ｎ番目のＮチャネル型ＭＯＳトランジスタＭＮ１は、Ｎ個の遅延素子９１〜９ｎで遅延された信号を受ける。これにより、Ｎ個のＮチャネル型ＭＯＳトランジスタＭＮ１のＯＦＦ状態からＯＮ状態への遷移は、同時に遷移するのではなく、時間的にずれて順次遷移することになる。Ｎ個のＮチャネル型ＭＯＳトランジスタＭＮ１のＯＮ状態からＯＦＦ状態への遷移は、同時に遷移するのではなく、時間的にずれて順次遷移することになる。
【００７３】
図２に示す様なスイッチ回路１１１，１１７において、Ｎ個のＰチャネル型ＭＯＳトランジスタＭＰ１およびＮ個のＮチャネル型ＭＯＳトランジスタＭＮ１が同時にＯＦＦ状態からＯＮ状態へ遷移する場合、高いピーク値のラッシュカレントが論理回路部１１３において発生する場合がある。変形例６によれば、Ｎ個のＰチャネル型ＭＯＳトランジスタＭＰ１のＯＦＦ状態からＯＮ状態への遷移は時間的にずれて順次遷移し、Ｎ個のＮチャネル型ＭＯＳトランジスタＭＮ１のＯＦＦ状態からＯＮ状態への遷移は時間的にずれて順次遷移するので、ラッシュカレントのピーク値を低減することができる。
【００７４】
また、図２に示す様なスイッチ回路１１１，１１７において、Ｎ個のＰチャネル型ＭＯＳトランジスタＭＰ１およびＮ個のＮチャネル型ＭＯＳトランジスタＭＮ１が同時にＯＮ状態からＯＦＦ状態へ遷移する場合、電源電位Ｖｄｄや接地電位Ｖｓｓが変動する場合がある。変形例６によれば、Ｎ個のＰチャネル型ＭＯＳトランジスタＭＰ１のＯＮ状態からＯＦＦ状態への遷移は時間的にずれて順次遷移し、Ｎ個のＮチャネル型ＭＯＳトランジスタＭＮ１のＯＮ状態からＯＦＦ状態への遷移は時間的にずれて順次遷移するので、電源電位Ｖｄｄや接地電位Ｖｓｓの電位変動を低減することができる。
【００７５】
なお、変形例６は、実施の形態、変形例１〜変形例５にも適用することができる。
【００７６】
（応用例）
図１３は、応用例に係る半導体装置１ｄの構成例を示すブロック図である。半導体装置１ｄは、１つの半導体チップに形成されたマイクロプロセッサＭＣＵである。ＭＣＵは、中央処理装置（ＣＰＵ）１３０、不揮発性メモリ（ＲＯＭ）１３１、揮発性メモリ（ＲＡＭ）１３２、制御回路１５と、アナログ回路とされるアナログデジタル変換回路（ＡＤＣ）１３、周辺回路とされるタイマー回路（ＴＭ）１３３およびシリアル通信回路（ＳＣＩ）１３４、電源回路（ＰＳＣ）１４等を含む。これらの回路（１３０、１３１、１３２、１５、１３、１３３，１３４）はバス１３６を介して相互に接続されている。電源回路１４は、この例では、コア電圧ＶＣＯＲＥ、接地電位ＧＮＤ、電源電位ＶＣＣを受けるようにされている。
【００７７】
中央処理装置（ＣＰＵ）１３０は、図１に示される論理回路部１１を含む。タイマー回路（ＴＭ）１３３およびシリアル通信回路（ＳＣＩ）１３４は、たとえば、図１に示される回路部１２と見做すことができる。
【００７８】
また、タイマー回路（ＴＭ）１３３およびシリアル通信回路（ＳＣＩ）１３４に含まれる論理回路は、図１に示される論理回路部１１に含まれてもよい。
【００７９】
嫉視の態様、変形例１〜変形例６の構成は、中央処理装置（ＣＰＵ）１３０、タイマー回路（ＴＭ）１３３およびシリアル通信回路（ＳＣＩ）１３４に含まれる論理回路１１に、適用可能である。
【００８０】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
【００８１】
図２、図７、図１０、図１１の複数のＰチャネル型ＭＯＳトランジスタＭＰ１は１個のＰチャネル型ＭＯＳトランジスタで構成してもよい。また、図２、図９、図１０の複数のＮチャネル型ＭＯＳトランジスタＭＮ１は１個のＰチャネル型ＭＯＳトランジスタで構成してもよい。図１１の複数のＰチャネル型ＭＯＳトランジスタＭＰ１２は１個のＰチャネル型ＭＯＳトランジスタで構成してもよい。また、図１１の複数のＮチャネル型ＭＯＳトランジスタＭＮ１２は１個のＰチャネル型ＭＯＳトランジスタで構成してもよい。
【００８２】
以下に、本開示の他の実施の形態の構成を付記する。
(付記１)
電源電位が供給される第１配線と、
接地電位が供給される第２配線と、
第１電源ノードと、前記第２配線に結合される第１接地ノードと、複数の論理回路と、を含む第１論理回路ブロックと、
第２電源ノードと、前記第２配線に結合される第２接地ノードと、複数の論理回路と、を含む第２論理回路ブロックと、
前記第１配線と前記第１電源ノードおよび前記第２電源ノードとの間に設けられたスイッチ回路と、を含み、
前記スイッチ回路は、
前記第１配線と前記第１電源ノードとの間にソースドレイン経路が接続された第１Ｐチャネル型ＭＯＳトランジスタと、
前記第１配線と前記第２電源ノードとの間にソースドレイン経路が接続された第２Ｐチャネル型ＭＯＳトランジスタと、
第３Ｐチャネル型ＭＯＳトランジスタと、
第１Ｎチャネル型ＭＯＳトランジスタと、を含み、
前記第３Ｐチャネル型ＭＯＳトランジスタのソースドレイン経路と前記第１Ｎチャネル型ＭＯＳトランジスタのソースドレイン経路とは、前記第２配線と前記第１電源ノードおよび前記第２電源ノードとの間に直列に接続され、
前記第３Ｐチャネル型ＭＯＳトランジスタと前記第１Ｎチャネル型ＭＯＳトランジスタのおのおのドレインは、前記第１Ｐチャネル型ＭＯＳトランジスタのゲート電極および前記第２Ｐチャネル型ＭＯＳトランジスタのゲート電極に接続され、
スタンバイ状態において、前記第３Ｐチャネル型ＭＯＳトランジスタがＯＮ状態され、前記第１Ｎチャネル型ＭＯＳトランジスタがＯＦＦ状態され、
通常動作状態において、前記第３Ｐチャネル型ＭＯＳトランジスタがＯＦＦ状態され、前記第１Ｎチャネル型ＭＯＳトランジスタがＯＮ状態され、
前記第１Ｐチャネル型ＭＯＳトランジスタのゲート幅は、前記第２Ｐチャネル型ＭＯＳトランジスタのゲート幅より、大きい、半導体装置。
【００８３】
（付記２）
前記第１論理回路ブロックは、前記第２論理回路ブロックと比較して、高速な動作を行う、付記１に記載の半導体装置。
【００８４】
（付記３）
電源電位が供給される第１配線と、
接地電位が供給される第２配線と、
前記第１配線に結合される第１電源ノードと、第１接地ノードと、複数の論理回路と、を含む第１論理回路ブロックと、
前記第１配線に結合される第２電源ノードと、第２接地ノードと、複数の論理回路と、を含む第２論理回路ブロックと、
前記第２配線と前記第１接地ノードおよび前記第２接地ノードとの間に設けられたスイッチ回路と、を含み、
前記スイッチ回路は、
前記第２配線と前記第１接地ノードとの間にソースドレイン経路が接続された第１Ｎチャネル型ＭＯＳトランジスタと、
前記第２配線と前記第２接地ノードとの間にソースドレイン経路が接続された第２Ｎチャネル型ＭＯＳトランジスタと、
第１Ｐチャネル型ＭＯＳトランジスタと、
第３Ｎチャネル型ＭＯＳトランジスタと、を含み、
前記第１Ｐチャネル型ＭＯＳトランジスタのソースドレイン経路と前記第３Ｎチャネル型ＭＯＳトランジスタのソースドレイン経路とは、前記第２配線と前記第1接地ノードおよび前記第２接地ノードとの間に直列に接続され、
前記第１Ｐチャネル型ＭＯＳトランジスタと前記第３Ｎチャネル型ＭＯＳトランジスタのおのおのドレインは、前記第１Ｎチャネル型ＭＯＳトランジスタのゲート電極および前記第２Ｎチャネル型ＭＯＳトランジスタのゲート電極に接続され、
スタンバイ状態において、前記第１Ｐチャネル型ＭＯＳトランジスタがＯＦＦ状態され、前記第３Ｎチャネル型ＭＯＳトランジスタがＯＮ状態され、
通常動作状態において、前記第１Ｐチャネル型ＭＯＳトランジスタがＯＮ状態され、前記第３Ｎチャネル型ＭＯＳトランジスタがＯＦＦ状態され、
前記第１Ｐチャネル型ＭＯＳトランジスタのゲート幅は、前記第２Ｐチャネル型ＭＯＳトランジスタのゲート幅より、大きい、半導体装置。
【００８５】
（付記４）
前記第１論理回路ブロックは、前記第２論理回路ブロックと比較して、高速な動作を行う、付記３に記載の半導体装置。
【符号の説明】
【００８６】
１：半導体装置（ＭＣＵ）
１１：論理回路部
１２：回路部
１３：アナログ回路、
１４：電源回路
１５制御回路（ＣＮＴ）
１１１，１１２，１１７，１１８：スイッチ回路
１１３，１１４：論理回路ブロック
１１５、１１６：保持回路
Ｔ１，Ｔ２，Ｔ３：外部端子
ＭＰ１：Ｐチャネル型ＭＯＳトランジスタ
ＭＮ１：Ｎチャネル型ＭＯＳトランジスタ
ＢＵＦ１，ＢＵＦ２：バッファ回路
Ｌ１：電源配線（第1配線）
Ｌ２：接地配線（第２配線）
ＮＤ１：電源ノード
ＮＤ２：接地ノード
８１〜８ｎ、９１〜９ｎ：遅延素子
【図１】
2020174323.tif 000003
【図２】
2020174323.tif 000004
【図３】
2020174323.tif 000005
【図４】
2020174323.tif 000006
【図５】
2020174323.tif 000007
【図６】
2020174323.tif 000008
【図７】
2020174323.tif 000009
【図８】
2020174323.tif 000010
【図９】
2020174323.tif 000011
【図１０】
2020174323.tif 000012
【図１１】
2020174323.tif 000013
【図１２】
2020174323.tif 000014
【図１３】
2020174323.tif 000015
【図１４】
2020174323.tif 000016