(57)【要約】【課題】工程を簡素化し、製造コストを低減できる半導体素子の製造方法を提供する。【解決手段】本発明の一態様によれば、半導体素子の製造方法は、半導体積層体を備え、第１凹部が表面に設けられた構造体を準備する第１準備工程と、前記構造体の前記第１凹部内の前記表面の少なくとも一部に、前記表面の他の部分よりも粗い第１粗面部を形成する第１形成工程と、前記構造体の前記表面側に第１金属層を形成する第２形成工程と、第２金属層が設けられた基板を準備する第２準備工程と、前記第１金属層と前記第２金属層を対向させた状態で加熱し、前記第１金属層と前記第２金属層を溶融させて接合させるとともに、前記第１凹部内へ溶融した前記第１金属層を流し込む接合工程と、を備える。【選択図】図６Ｂ
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【特許請求の範囲】
【請求項１】
半導体積層体を備え、第１凹部が表面に設けられた構造体を準備する第１準備工程と、
前記構造体の前記第１凹部内の前記表面の少なくとも一部に、前記表面の他の部分よりも粗い第１粗面部を形成する第１形成工程と、
前記構造体の前記表面側に第１金属層を形成する第２形成工程と、
第２金属層が設けられた基板を準備する第２準備工程と、
前記第１金属層と前記第２金属層を対向させた状態で加熱し、前記第１金属層と前記第２金属層を溶融させて接合させるとともに、前記第１凹部内へ溶融した前記第１金属層を流し込む接合工程と、
を備えた半導体素子の製造方法。
【請求項２】
前記接合工程において、前記構造体及び前記基板の一方を他方に向けて押圧しながら、前記第１金属層及び前記第２金属層を加熱する請求項１記載の半導体素子の製造方法。
【請求項３】
前記第１形成工程において、前記第１凹部内の少なくとも一部に、前記第１凹部の内面に沿って、前記表面の前記他の部分よりも粗い表面を有する第３金属層を設けることで、前記第１粗面部を形成する請求項１又は２に記載の半導体素子の製造方法。
【請求項４】
前記第１形成工程において、前記第３金属層をめっき法により形成する請求項３記載の半導体素子の製造方法。
【請求項５】
前記第１形成工程において、
前記構造体の前記表面に沿って第３金属層を形成し、
前記第１凹部内に設けられた前記第３金属層の表面の少なくとも一部を、前記第３金属層の他の部分の表面よりも粗くすることで、前記第１粗面部を形成する
請求項１又は２に記載の半導体素子の製造方法。
【請求項６】
前記第３金属層の厚みは、前記第１凹部の深さよりも小さい請求項３〜５のいずれか１つに記載の半導体素子の製造方法。
【請求項７】
前記第１準備工程の後であって、前記第１形成工程の前に、前記構造体の前記表面側にニッケルを含む第４金属層を形成する第３形成工程を、さらに備え、
前記第１金属層は、錫を含み、
前記第３金属層は、ニッケルを含む請求項３〜６のいずれか１つに記載の半導体素子の製造方法。
【請求項８】
前記構造体の前記表面には、複数の前記第１凹部と、前記複数の第１凹部を囲み前記第１凹部よりも小さい深さである第２凹部と、が設けられ、
前記第１形成工程において、さらに、前記第２凹部内の前記表面の少なくとも一部に、前記表面の前記他の部分よりも粗い第２粗面部を形成し、
前記接合工程において、前記第１粗面部及び前記第２粗面部により、それぞれ、前記第１粗面部が形成された前記複数の第１凹部内と、前記第２粗面部が形成された前記第２凹部内と、に溶融した前記第１金属層を流し込む請求項１〜７のいずれか１つに記載の半導体素子の製造方法。
【請求項９】
前記半導体積層体は、ｎ形半導体層と、ｐ形半導体層と、前記ｎ形半導体層と前記ｐ形半導体層との間に設けられた発光層と、を含み、
前記構造体の前記第１凹部の底面には、前記ｎ形半導体層の一部が露出し、
前記第１形成工程において形成される前記第１粗面部は、前記ｎ形半導体層の前記一部の上に位置する請求項１〜８のいずれか１つに記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、２つの部材を接合する工程を備えた半導体素子の製造方法が開示されている。この接合とは、例えば、表面に凹部が設けられた部材と、別の部材と、を接合するものである。このような接合の工程を備えた素子の製造方法について、工程を簡素化し、製造コストを低減できる技術の開発が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−１７４０１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、工程を簡素化し、製造コストを低減できる半導体素子の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、半導体素子の製造方法は、半導体積層体を備え、第１凹部が表面に設けられた構造体を準備する第１準備工程と、前記構造体の前記第１凹部内の前記表面の少なくとも一部に、前記表面の他の部分よりも粗い第１粗面部を形成する第１形成工程と、前記構造体の前記表面側に第１金属層を形成する第２形成工程と、第２金属層が設けられた基板を準備する第２準備工程と、前記第１金属層と前記第２金属層を対向させた状態で加熱し、前記第１金属層と前記第２金属層を溶融させて接合させるとともに、前記第１凹部内へ溶融した前記第１金属層を流し込む接合工程と、を備える。
【発明の効果】
【０００６】
本発明によれば、半導体素子の製造方法について、工程を簡素化し、製造コストを低減できる。
【図面の簡単な説明】
【０００７】
【図１Ａ】本発明の一実施形態に係る半導体素子の製造方法を示す工程の模式断面図である。
【図１Ｂ】本発明の一実施形態に係る半導体素子の製造方法を示す工程の模式断面図である。
【図１Ｃ】本発明の一実施形態に係る半導体素子の製造方法を示す工程の模式断面図である。
【図１Ｄ】本発明の一実施形態に係る半導体素子の製造方法を示す工程の模式断面図である。
【図１Ｅ】本発明の一実施形態に係る半導体素子の製造方法を示す工程の模式断面図である。
【図１Ｆ】本発明の一実施形態に係る半導体素子の製造方法を示す工程の模式断面図である。
【図１Ｇ】本発明の一実施形態に係る半導体素子の製造方法を示す工程の模式断面図である。
【図１Ｈ】本発明の一実施形態に係る半導体素子の製造方法を示す工程の模式断面図である。
【図２Ａ】本発明の一実施形態に係る半導体素子の製造方法の変形例を示す工程の模式断面図である。
【図２Ｂ】本発明の一実施形態に係る半導体素子の製造方法の変形例を示す工程の模式断面図である。
【図３Ａ】本発明の一実施形態に係る半導体素子の製造方法の変形例を示す工程の模式断面図である。
【図３Ｂ】本発明の一実施形態に係る半導体素子の製造方法の変形例を示す工程の模式断面図である。
【図４】本発明の一実施形態に係る半導体素子の製造方法を用いて製造される半導体発光素子を示す模式平面図である。
【図５】図４のＶ−Ｖ断面図である。
【図６Ａ】本発明の一実施形態に係る半導体素子の製造方法の適用例を示す工程の模式断面図である。
【図６Ｂ】本発明の一実施形態に係る半導体素子の製造方法の適用例を示す工程の模式断面図である。
【図６Ｃ】本発明の一実施形態に係る半導体素子の製造方法の適用例を示す工程の模式断面図である。
【図６Ｄ】本発明の一実施形態に係る半導体素子の製造方法の適用例を示す工程の模式断面図である。
【図６Ｅ】本発明の一実施形態に係る半導体素子の製造方法の適用例を示す工程の模式断面図である。
【図６Ｆ】本発明の一実施形態に係る半導体素子の製造方法の適用例を示す工程の模式断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
図１Ａ〜図１Ｈは、本発明の一実施形態に係る半導体素子の製造方法を示す工程の模式断面図である。
まず、図１Ａに示した構造体１０を準備する（第１準備工程）。構造体１０は、基板１の上に設けられており、半導体積層体１１、積層体１２、及び電極膜１３を有する。また、構造体１０の表面１０Ｓには、凹部ｒ１（第１凹部）及び凹部ｒ２（第２凹部）が設けられている。凹部ｒ１は、凹部ｒ２よりも深く、積層体１２を貫通して半導体積層体１１に達している。
【００１０】
半導体積層体１１は、基板１の上に設けられている。基板１は、例えばサファイア基板である。半導体積層体１１は、シリコン、窒化ガリウム、ガリウムヒ素、又は窒化シリコンなどの半導体材料からなる層を複数有する。基板１にサファイア基板を用いる場合、半導体積層体１１には、ＩｎＸＡｌＹＧａ１−Ｘ−ＹＮ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ＜１）などの窒化物半導体からなる半導体材料を用いることが好ましい。半導体積層体１１に含まれる各半導体層には、不純物が添加されていても良い。
【００１１】
積層体１２は、平面視において、半導体積層体１１の表面のうち凹部ｒ１が設けられていない領域と重なる表面に設けられている。積層体１２は、例えば、１つ以上の絶縁層及び１つ以上の金属層を含む。一例として、積層体１２に含まれる絶縁膜には、窒化ケイ素、酸化ケイ素を用いる。また、一例として、積層体１２に含まれる金属層には、銀、アルミニウムを用いる。
【００１２】
電極膜１３は、表面１０Ｓに沿って設けられている。すなわち、電極膜１３は、積層体１２の上面だけでなく、凹部ｒ１の側面及び底面や、凹部ｒ２の側面及び底面にも設けられている。電極膜１３は、単層であっても良いし、積層構造を有していても良い。電極膜１３は、凹部ｒ１の底面において半導体積層体１１と接触している。電極膜１３は、半導体積層体１１と、電極膜１３上に接合される別の部材と、の間の電気的な接触面積を広げるために設けられる。一例として、電極膜１３は、アルミニウム又はアルミニウムを主成分とする合金を含む。
【００１３】
続いて、第３形成工程として、図１Ｂに示したように、電極膜１３の表面に沿って、金属層２４（第４金属層）を形成する。金属層２４は、後述する金属層２３ａ及び金属層２３ｂを電解めっき法により形成する際に、シード層として機能する。金属層２４は、単層であっても良いし、積層構造を有していても良い。例えば、金属層２４は、電極膜１３の表面上に、チタン層、ニッケル層、及び金層を、この順に積層することで形成される。
【００１４】
次に、構造体１０の凹部ｒ１内の表面の少なくとも一部に粗面部を形成する。ここでの粗面部を第１粗面部とする。また、凹部ｒ２内の表面の少なくとも一部に別の粗面部を形成する。この粗面部を第２粗面部とする。本実施形態では、これらの工程を第１形成工程とする。これらの粗面部は、例えば図１Ｃに示したように、金属層２３ａ（第３金属層）及び金属層２３ｂを設けることで、形成される。金属層２３ａ及び金属層２３ｂの表面は、これらの金属層が形成される前の凹部ｒ１内の表面及び凹部ｒ２内の表面よりも算術平均粗さＲａが大きく粗い表面である。金属層２３ａ及び金属層２３ｂを設けることで、凹部ｒ１内及び凹部ｒ２内の表面の少なくとも一部の粗さが、金属層２４の表面の粗さよりも大きくなる。
【００１５】
金属層２３ａ及び金属層２３ｂは、例えば電解めっき法により形成される。金属層２３ａ及び金属層２３ｂを形成する際、表面１０Ｓの凹部ｒ１及び凹部ｒ２が設けられている面以外の表面にマスクを形成する。このようなマスクの形成には、フォトリソグラフィ法によるフォトレジストを用いる。その後、表面１０Ｓに対して、マスクを介して電界めっき法を行う。そして、マスクをエッチング法などにより除去する。これにより、凹部ｒ１内及び凹部ｒ２内の表面の少なくとも一部にのみ、それぞれ金属層２３ａ及び金属層２３ｂが形成される。金属層２３ａ及び金属層２３ｂの材料は、任意で選択することができる。例えば、金属層２３ａ及び金属層２３ｂは、ニッケルで構成される。
【００１６】
なお、金属層２３ａ及び金属層２３ｂの形成には、これらの金属層の表面を粗く形成できる方法であれば、めっき以外の方法が用いられても良い。金属層２３ａ及び金属層２３ｂの形成方法にめっき法以外の方法を用いる場合は、金属層２４の形成を省略しても良い。
【００１７】
次に、第２形成工程として、図１Ｄに示したように、金属層２３ａ及び金属層２３ｂが設けられた構造体１０の上に、金属層２１（第１金属層）を形成する。例えば、金属層２１を形成する際、凹部ｒ１及び凹部ｒ２では表面１０Ｓに沿って金属層２１が形成される。
【００１８】
金属層２１は、構造体１０を別の部材と接合するために設けられる。金属層２１の材料は、接合に適した任意の金属を含む。例えば、金属層２１は、錫で構成される。
【００１９】
一方で、構造体１０とは別に、第２準備工程として、図１Ｅに示したように、金属層２２（第２金属層）が設けられた基板２を準備する。例えば、基板２は、Ｓｉ又はＣｕＷなどで構成される。金属層２２は、構造体１０の金属層２１と接合させるために設けられる。金属層２２は、単層であっても良いし、積層構造を有していても良い。例えば、金属層２２は、白金層、チタン層、ニッケル層、及び錫層を、この順に積層することで形成される。
【００２０】
次に、接合工程として、図１Ｆに示したように金属層２１と金属層２２を対向させ、金属層２１と金属層２２を接合させる。この接合工程では、基板１と基板２とを互いの方向に向けて押圧しつつ加熱する。これにより、金属層２１と金属層２２が溶融して接合される。また、このとき、凹部ｒ１内及び凹部ｒ２内に設けられた粗面部の作用により、凹部ｒ１内及び凹部ｒ２内へ、溶融した金属層２１及び金属層２２が流れ込み、凹部ｒ１及び凹部ｒ２が金属層２１や金属層２２などによって埋め込まれる。
【００２１】
上述した接合により、例えば図１Ｇに示したように、金属層２１、２２、２３ａ、２３ｂ、及び２４が互いに混ざり合って合金化し、合金層２５が形成される。接合後は、例えば図１Ｈに示したように、構造体１０側の基板１が除去されても良い。
【００２２】
ここで、比較例を参照しながら実施形態の効果を説明する。比較例に係る製造方法として、以下の２つの方法が挙げられる。
【００２３】
まず比較例１の方法では、凹部ｒ１が形成された構造体１０の表面１０Ｓに、金属層２３ａ及び金属層２３ｂを形成せずに、金属層２１を形成する。その後、金属層２１と、基板２の上に形成された金属層２２と、を接合させる。
この方法によれば、接合に必要な工程を簡素化できる。しかし、この方法の場合、凹部ｒ１が深いと、接合工程において、溶融した金属層２１及び金属層２２が凹部ｒ１内へは十分に流れ込まない。この結果、接合後の半導体素子では、凹部ｒ１が設けられた位置に空洞（ボイド）が形成される。この空洞が形成されると、半導体素子の接合強度、電気特性、及び放熱性が低下する。
【００２４】
次に比較例２の方法では、金属層２３ａ及び金属層２３ｂを形成せずに、凹部を埋め込むための厚い金属膜を構造体１０の表面１０Ｓ全体に形成する。次に、この金属膜の表面をエッチングにより平坦化する。続いて、平坦化された金属膜の表面に金属層２１を形成する。その後、金属層２１と、基板２の上に形成された金属層２２と、を接合させる。
この方法によれば、表面１０Ｓにおける凹部が確実に金属膜によって埋め込まれるため、製造される半導体素子の接合強度、電気特性、及び放熱性が向上する。一方で、この比較例２の方法を用いる場合、工程数が多くなるため、製造コストが増加する。特に、凹部ｒ１が深い場合、凹部ｒ１を埋め込むために比較的厚い金属膜を形成しなければならない。このため、金属膜の形成や、その平坦化に長い時間を要し、製造コストがさらに増加する。
【００２５】
これらの方法に対して、実施形態に係る製造方法では、厚い金属膜を形成する代わりに、凹部ｒ１内の表面の少なくとも一部に、粗面部を有する金属層２３ａを形成する。発明者らは、粗面部を形成することで、接合工程において、溶融した金属が凹部ｒ１内へ流れ込み易くなることを発見した。粗面部の作用により、溶融した金属が凹部ｒ１内へ流れ込み易くなることで、接合後の半導体素子において、凹部ｒ１が設けられた部分に空洞が生じることを抑制できる。
【００２６】
すなわち、実施形態に係る半導体素子の製造方法によれば、凹部ｒ１を埋め込む厚い金属膜を形成せずとも、凹部ｒ１を金属層２１及び金属層２２で埋め込むことが可能となる。このため、金属膜を形成しない場合でも、製造される半導体素子の接合強度を確保しつつ電気特性や放熱性の低下を抑制できる。また、厚い金属膜の形成や、その金属膜を平坦化する必要が無いため、工程を簡素化でき、半導体素子の製造コストを低減できる。
【００２７】
以上の通り、実施形態に係る半導体素子の製造方法によれば、接合強度、電気特性、及び放熱性の低下を抑制しつつ、工程を簡素化して製造コストを低減することが可能となる。
【００２８】
また、実施形態に係る製造方法によれば、凹部ｒ１よりも浅い凹部ｒ２に対しても、凹部ｒ２内の表面の少なくとも一部に粗面部（金属層２３ｂ）を形成している。このため、接合後の半導体素子で、凹部ｒ２が設けられた位置における空洞の発生を抑制でき、接合強度、電気特性、及び放熱性を向上させることができる。
【００２９】
発明者らが検証したところ、金属層２３ａ及び金属層２３ｂの表面におけるＲａが２９．６ｎｍ程度であり、それ以外の表面におけるＲａが４．１ｎｍ程度であると、溶融した金属層２１及び金属層２２が凹部ｒ１及び凹部ｒ２内へ十分に流れ込んでいくことが確認できた。
【００３０】
接合工程では、構造体１０（基板１）と基板２の一方を、他方に向けて押圧しながら、金属層２１と金属層２２を加熱することが望ましい。押圧することで、凹部ｒ１及び凹部ｒ２内へ、溶融した金属層２１及び金属層２２がより流れ込みやすくなるためである。また、本実施形態によれば、溶融した金属が凹部ｒ１及び凹部ｒ２内へ容易に流れ込むため、接合時に基板１及び基板２に加える荷重を低減することができる。このため、接合時に基板１や、基板２、構造体１０などが損傷することを抑制でき、半導体素子の歩留まりを向上させることができる。
【００３１】
金属層２３ａ及び金属層２３ｂの形成方法は、これらの金属層の表面を粗くできれば、任意である。ただし、これらの金属層の形成方法としては、めっき法が好適である。めっき法を用いることで、表面がより粗い金属層２３ａ及び金属層２３ｂを、より短時間で形成できる。
【００３２】
金属層２３ａの厚みＴ１及び金属層２３ｂの厚みＴ２は、比較的小さいことが望ましい。厚みＴ１及び厚みＴ２を小さくすることで、金属層２３ａ及び金属層２３ｂの形成に要する時間を短縮できるためである。また、本実施形態によれば、厚みＴ１及び厚みＴ２が小さくても、粗面部の作用により、溶融した金属層２１及び金属層２２を凹部ｒ１内及び凹部ｒ２内へ十分に流し込める。金属層２３ａの厚みＴ１及び金属層２３ｂの厚みＴ２は、凹部ｒ１の深さＤ１よりも小さい。厚みＴ１及び厚みＴ２は、深さＤ２より小さく、且つ深さＤ１の０．１倍以上０．５倍以下にすることが好ましく、０．１５倍以上０．３倍以下にすることがさらに好ましい。厚みＴ１及び厚みＴ２は、深さＤ１の０．１倍以上とすることで、粗面部としての作用を効果的に得ることができ、溶融した金属層２１及び金属層２２を凹部ｒ１及びｒ２内に流し込みやすくできる。厚みＴ１及び厚みＴ２は、深さＤ１の０．５倍以下とすることで、金属層２３ａをより短時間で形成することができ、歩留まりを向上させることができる。凹部ｒ１の深さＤ１は、例えば、４μｍ以上７μｍ以下程度とすることができる。凹部ｒ２の深さＤ２は、例えば、１μｍ以上３μｍ以下程度とすることができる。厚みＴ１及び厚みＴ２は、例えば、１μｍ以上３μｍ以下程度とすることができる。
【００３３】
上述した各金属層の材料については任意であるが、金属層２１が錫を含み、金属層２２、金属層２３ａ、及び金属層２３ｂがニッケルを含むことが望ましい。金属層２１が錫を含む場合、金属層２１の融点を低くできる。金属層２１の融点が低くなると、基板１と基板２との接合時の温度を低くすることができ、熱による構造体１０へのダメージを低減できる。さらに、金属層２２がニッケルを含む場合、溶融した金属層２１の錫とニッケルにより合金が形成される。錫とニッケルの合金の融点は、錫単体の融点よりも高い。従って、半導体素子の耐熱性が向上し、接合後の工程において合金層が溶融することを防止できるため、半導体素子の製造工程の自由度及び歩留まりを向上させることができる。
【００３４】
また、接合工程においては、凹部ｒ１内及び凹部ｒ２内においても、上述した錫とニッケルとの合金が形成されうる。凹部ｒ１内及び凹部ｒ２内には金属層２３ａ、２３ｂにより多くの錫が流れ込む傾向にあるため、凹部ｒ１内及び凹部ｒ２内では、ニッケルが設けられた部分から離れ、他の部分に比べて金属層２２からニッケルが供給され難い部分が生じやすい。しかし、凹部ｒ１内及び凹部ｒ２内に設けられた金属層２３ａ及び金属層２３ｂがニッケルを含むことで、凹部ｒ１内及び凹部ｒ２内で合金が形成される際のニッケルの不足を補うことができる。これにより、凹部ｒ１内及び凹部ｒ２内で形成される錫とニッケルの合金の融点をより確実に高めることができ、半導体素子の歩留まりを向上させることができる。
【００３５】
（変形例）
図２Ａ、図２Ｂ、図３Ａ、及び図３Ｂは、本発明の一実施形態に係る半導体素子の製造方法の変形例を示す工程の模式断面図である。
図１Ａ〜図１Ｈに示した例では、表面が粗い金属層２３ａ及び金属層２３ｂを設けることで、凹部ｒ１及び凹部ｒ２内の表面の少なくとも一部に粗面部を形成した。粗面部を形成する方法は、この例に限定されない。
【００３６】
例えば、変形例１としては、金属層２４を形成した後、図２Ａに示したように、金属層２４の全面上に金属層２３を形成する。続いて、金属層２４の表面の凹部ｒ１及び凹部ｒ２が設けられている面以外の表面をマスクＭ１で被覆する。その後、図２Ｂに示したように、マスクＭ１で覆われていない凹部ｒ１内及び凹部ｒ２内の表面の少なくとも一部を加工し、金属層２４の表面を粗くする。金属層２４の表面の加工の具体的な方法としては、マスクＭ１で覆われていない表面を、活性ガス又は不活性ガスのプラズマに暴露したり、不活性ガスのイオンビームを照射したり、エッチング液を用いてウェットエッチングする方法が挙げられる。
【００３７】
又は、変形例２としては、金属層２４を形成せずに、図３Ａに示したように、構造体１０の表面１０Ｓの凹部ｒ１及び凹部ｒ２が設けられている面以外の表面をマスクＭ２で被覆する。その後、図３Ｂに示したように、マスクＭ２で覆われていない凹部ｒ１内及び凹部ｒ２内の表面の少なくとも一部を加工し、構造体１０の表面１０Ｓを粗くする。構造体１０の表面１０Ｓの加工には、上述した方法と同様の方法が用いられる。
【００３８】
これらの方法によっても、図１Ａ〜図１Ｈに示した例と同様に、凹部ｒ１内及び凹部ｒ２内の表面の少なくとも一部に粗面部を形成できる。すなわち、接合工程において、溶融した金属層２１及び金属層２２を、凹部ｒ１内及び凹部ｒ２内へ流れ込み易くできる。
【００３９】
（適用例）
実施形態に係る半導体素子の製造方法は、一方の部材の表面に凹部が設けられた２つの部材を接合する方法に、広く適用できる。ここでは、その一例として、半導体発光素子の製造方法に、実施形態に係る製造方法を適用した場合を説明する。
【００４０】
まず、製造される半導体発光素子の構造について、図４及び図５を参照して説明する。
図４は、本発明の一実施形態に係る半導体素子の製造方法を用いて製造される半導体発光素子を示す模式平面図である。
図５は、図４のＶ−Ｖ断面図である。
【００４１】
半導体発光素子１００は、図４及び図５に示したように、基板２、構造体１０、金属層２４、合金層２５、裏面電極３１、ｐパッド電極３２、及び保護層３３を有する。
【００４２】
裏面電極３１は、半導体発光素子１００の裏面に設けられている。基板２は、裏面電極３１の上に設けられている。合金層２５は、基板２の上に設けられている。合金層２５の一部は、構造体１０の凹部ｒ１及び凹部ｒ２が設けられた位置において、上方に向けて突出している。金属層２４及び電極膜１３は、合金層２５の表面に沿って設けられている。
【００４３】
積層体１２は、凹部ｒ１の周りにおいて、電極膜１３の上に設けられている。また、積層体１２の上には、半導体積層体１１及びｐパッド電極３２が設けられている。ｐパッド電極３２は、平面視において、半導体積層体１１から離れて設けられている。
【００４４】
半導体積層体１１は、ｎ形半導体層１１ａ、ｐ形半導体層１１ｂ、及び発光層１１ｃを含む。また、積層体１２は、ｐ側電極１２ａ、絶縁層１２ｂ、配線層１２ｃ、及び絶縁層１２ｄを含む。
【００４５】
発光層１１ｃは、ｎ形半導体層１１ａとｐ形半導体層１１ｂとの間に設けられている。
ｎ形半導体層１１ａは、半導体積層体１１において、半導体発光素子１００の上面側に設けられている。ｐ形半導体層１１ｂ及び発光層１１ｃは、平面視において、ｎ形半導体層１１ａの下面のうち凹部ｒ１が設けられていない領域と重なる下面に設けられている。
【００４６】
ｐ側電極１２ａは、凹部ｒ１の周りにおいて、ｐ形半導体層１１ｂの下に部分的に設けられている。絶縁層１２ｂは、配線層１２ｃがｐ側電極１２ａ以外と接触しないように、ｐ側電極１２ａの外周及びｐ形半導体層１１ｂの下面を覆っている。配線層１２ｃは、ｐ側電極１２ａ及び絶縁層１２ｂの下に設けられ、ｐ側電極１２ａとｐパッド電極３２を電気的に接続している。絶縁層１２ｄは、配線層１２ｃ、ｐ形半導体層１１ｂ、及び発光層１１ｃと電極膜１３との間に設けられている。電極膜１３は、凹部ｒ１においてｎ形半導体層１１ａと接触し、コンタクト面１１ｎを形成している。
【００４７】
保護層３３は、半導体積層体１１の表面を覆っている。ｎ形半導体層１１ａの上面を、半導体発光素子１００における光取り出し効率向上のために、光を散乱させる程度の粗面としてもよい。
【００４８】
各構成要素の材料の一例を説明する。
半導体積層体１１は、窒化ガリウムを含む。ｐ側電極１２ａ及び配線層１２ｃは、アルミニウム、銀、インジウム、チタンやニッケルなどの金属材料を含む。絶縁層１２ｂ及び絶縁層１２ｄは、酸化シリコンなどの絶縁材料を含む。
基板２の裏面に設けられる裏面電極３１は、白金などの金属を含む。ｐパッド電極３２は、チタン、白金、又は金などの金属を含む。保護層３３は、酸化シリコンなどの透明な絶縁材料を含む。
【００４９】
図６Ａ〜図６Ｆは、本発明の一実施形態に係る半導体素子の製造方法の適用例を示す工程の模式断面図である。
まず、図６Ａに示した構造体１０を用意する。構造体１０は、上述した半導体積層体１１及び積層体１２を有する。また、構造体１０の表面１０Ｓには、凹部ｒ１と、凹部ｒ１よりも浅い凹部ｒ２と、が設けられている。
【００５０】
続いて、構造体１０の凹部ｒ１内及び凹部ｒ２内の表面の少なくとも一部に、それぞれ金属層２３ａ及び金属層２３ｂを形成する。次に、図６Ｂに示したように、構造体１０の表面１０Ｓ側に金属層２１を形成する。金属層２１を、図１Ｅに示した基板２上の金属層２２と接合することで、図６Ｃに示した構造が得られる。すなわち、金属層２１と金属層２２が接合され、金属層２１、２２、２３ａ、２３ｂ、及び２４が混ざり合って合金化し、合金層２５が形成される。
【００５１】
次に、図６Ｄに示したように、基板１を除去する。続いて、図６Ｅに示したように、半導体積層体１１及び絶縁層１２ｂを加工し、ｐパッド電極３２及び保護層３３を形成する。その後、図６Ｆに示したように、基板２の裏面側に裏面電極３１を形成する。最後に、図６Ｆに示したダイシングラインＤＬで基板２をダイシングする。ダイシングラインＤＬは、凹部ｒ２が設けられた領域に位置する。以上の工程により、図４及び図５に示した半導体発光素子１００が製造される。
【００５２】
前述の実施形態は、本発明を具現化した例であり、本発明はこの実施形態には限定されない。当業者が上述の実施形態を適宜設計変更して実施し得る形態も、本発明の要旨を包含する限り、本発明の範囲に含まれる。
【符号の説明】
【００５３】
１、２…基板、  １０…構造体、  １０Ｓ…表面、  １１…半導体積層体、  １１ａ…ｎ形半導体層、  １１ｂ…ｐ形半導体層、  １１ｃ…発光層、  １１ｎ…コンタクト面、  １２…積層体、  １２ａ…ｐ側電極、  １２ｂ…絶縁層、  １２ｃ…配線層、  １２ｄ…絶縁層、  １３…電極膜、  ２１、２２、２３、２３ａ、２３ｂ、２４…金属層、  ２５…合金層、  ３１…裏面電極、  ３２…ｐパッド電極、  ３３…保護層、  １００…半導体発光素子、  Ｄ１、Ｄ２…深さ、  ＤＬ…ダイシングライン、  Ｍ１、Ｍ２…マスク、  Ｔ１、Ｔ２…厚み、  ｒ１、ｒ２…凹部
【図１Ａ】
2020047835.tif 000003
【図１Ｂ】
2020047835.tif 000004
【図１Ｃ】
2020047835.tif 000005
【図１Ｄ】
2020047835.tif 000006
【図１Ｅ】
2020047835.tif 000007
【図１Ｆ】
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【図１Ｇ】
2020047835.tif 000009
【図１Ｈ】
2020047835.tif 000010
【図２Ａ】
2020047835.tif 000011
【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
2020047835.tif 000016
【図６Ａ】
2020047835.tif 000017
【図６Ｂ】
2020047835.tif 000018
【図６Ｃ】
2020047835.tif 000019
【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【手続補正書】
【提出日】令和1年12月24日(2019.12.24)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図６Ｆ
【補正方法】変更
【補正の内容】
【図６Ｆ】
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