(57)【要約】【課題】多結晶シリコン半導体物質を備える薄膜トランジスタのオフ電流特性を補完するための補償薄膜トランジスタを備える液晶表示装置を提供すること。【解決手段】本願発明の一実施形態による液晶表示装置は、基板上に配置された第１の半導体層と、第１の半導体層を覆う第１のゲート絶縁膜と、第１のゲート絶縁膜上に配置されたゲート電極と、第１のゲート絶縁膜及びゲート電極上に配置された第２のゲート絶縁膜と、第２のゲート絶縁膜上に配置された第２の半導体層と、第２の半導体層を覆う中間絶縁膜と、中間絶縁膜上に配置され、且つ第１の半導体層の第１の領域に連結されたソース電極と、中間絶縁膜上に配置され、且つ第２の半導体層の第２の領域に連結されたドレイン電極とを備え、第１の半導体層の第２の領域は、第２の半導体層の第１の領域と連結され、ゲート電極は、第１の半導体層と第２の半導体層との中央部を横切るように更に配置されている。【選択図】図１０
2020003808.tif 000002
【特許請求の範囲】
【請求項１】
基板上に配置された第１の半導体層と、
前記第１の半導体層を覆う第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に配置されたゲート電極と、
前記第１のゲート絶縁膜及び前記ゲート電極上に配置された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に配置された第２の半導体層と、
前記第２の半導体層を覆う中間絶縁膜と、
前記中間絶縁膜上に配置され、且つ前記第１の半導体層の第１の領域に連結されたソース電極と、
前記中間絶縁膜上に配置され、且つ前記第２の半導体層の第２の領域に連結されたドレイン電極と、
を備え、
前記第１の半導体層の第２の領域は、前記第２の半導体層の第１の領域と連結され、
前記ゲート電極は、前記第１の半導体層と前記第２の半導体層との中央部を横切るように更に配置されている、
液晶表示装置。
【請求項２】
基板上に配置された第１の半導体層と、
前記第１の半導体層を覆う第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に配置された第２の半導体層と、
前記第２の半導体層を覆う第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に配置され、且つ前記第１の半導体層と前記第２の半導体層との中央部を横切るように配置されたゲート電極と、
前記第２のゲート絶縁膜及び前記ゲート電極を覆う中間絶縁膜と、
前記中間絶縁膜上に配置され、且つ前記第１の半導体層の第１の領域に連結されたソース電極と、
前記中間絶縁膜上に配置され、且つ前記第２の半導体層の第２の領域に連結されたドレイン電極と、
を備え、
前記第１の半導体層の第２の領域は、前記第２の半導体層の第１の領域と連結された、
液晶表示装置。
【請求項３】
前記ソース電極及び前記ドレイン電極を覆う平坦化膜と、
前記平坦化膜上に形成された共通電極と、
前記共通電極を覆う保護膜と、そして、
前記保護膜上で前記ドレイン電極と連結された画素電極と、
をさらに備える請求項１又は２に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素当りの補償用薄膜トランジスタをさらに備える超高解像度の液晶表示装置に関し、特に、画素駆動用薄膜トランジスタのオン・オフ特性を補償するための補償用薄膜トランジスタをさらに備える超高解像度の液晶表示装置において高開口率を実現するための画素構造に関する。
【背景技術】
【０００２】
情報化社会が発展するにつれて、画像を表示するための表示装置に対する要求が様々な形態で増加している。これにより、体積の大きい陰極線管（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ：ＣＲＴ）に代えて、薄くかつ軽く、大面積が可能な平板表示装置（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ：ＦＰＤ）が急速に発展してきた。平板表示装置として、液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ：ＬＣＤ）、プラズマディスプレイパネル（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ：ＰＤＰ）、有機発光表示装置（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ：ＯＬＥＤ）、そして、電気泳動表示装置（Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ：ＥＤ）のような様々な平板表示装置が開発され、活用されている。
【０００３】
平板表示装置を構成する表示パネルＤＰは、マトリックス方式で配列された画素領域内に割り当てられた薄膜トランジスタが配置された薄膜トランジスタ基板を備える。例えば、液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ：ＬＣＤ）は、電界を用いて液晶の光透過率を調節することによって画像を表示する。このような液晶表示装置は、液晶を駆動させる電界の方向によって垂直電界型と水平電界型とに区分される。
【０００４】
垂直電界型液晶表示装置は、上部基板及び下部基板に対向して配置された画素電極と共通電極との間に形成される垂直電界によってＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モードの液晶を駆動する。このような垂直電界型液晶表示装置は、開口率が大きいという長所を有する一方で、視野角が９０度程度に狭いという短所がある。
【０００５】
水平電界型液晶表示装置は、下部基板に平行して配置された画素電極と共通電極との間に水平電界を形成してインプレーンスイッチ（Ｉｎ  Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ：ＩＰＳ）モードの液晶を駆動する。このようなＩＰＳモードの液晶表示装置は、視野角が１６０度程度に広いという長所があるが、開口率及び透過率が低いという短所がある。具体的には、ＩＰＳモードの液晶表示装置は、インプレーンフィールド（Ｉｎ  Ｐｌａｎｅ  Ｆｉｅｌｄ）を形成するために、共通電極と画素電極との間の間隔を上下部基板の間隔より広く形成し、適正な強度の電界を得るために、共通電極と画素電極とを一定の幅を有する帯形態で形成する。このようなＩＰＳモードの画素電極及び共通電極間には、基板とほぼ平行した電界が形成されるが、幅を有する画素電極及び共通電極の上部の液晶には電界が形成されない。すなわち、画素電極及び共通電極の上部に置かれた液晶分子は駆動されずに初期配列状態を維持する。初期状態を維持する液晶は、光を透過できず、開口率及び透過率を低下させる要因となる。
【０００６】
このようなＩＰＳモードの液晶表示装置の短所を改善するために、フリンジフィールド（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ）により動作するフリンジフィールドスイッチング（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ：ＦＦＳ）方式の液晶表示装置が提案された。ＦＦＳタイプの液晶表示装置は、各画素領域に絶縁膜を挟んだ共通電極と画素電極とを備え、その共通電極と画素電極との間隔を上下部基板の間隔より狭く形成して、共通電極と画素電極との上部に放物線形態のフリンジフィールドを形成させる。フリンジフィールドにより上下部基板間に介在された液晶分子が全て動作することによって開口率及び透過率が向上する効果を得ることができる。
【０００７】
図１は、従来のフリンジフィールド方式の液晶表示装置に備えられた酸化物半導体層を有する平板型表示パネルを構成する薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）基板を示す平面図である。図２は、図１に示した平板表示装置の薄膜トランジスタ基板において切り取り線Ｉ−Ｉ’に沿って切った断面図である。
【０００８】
図１及び図２に示された薄膜トランジスタ基板は、下部基板ＳＵＢ上にゲート絶縁膜ＧＩを挟んで交差するゲート配線ＧＬ及びデータ配線ＤＬと、その交差部毎に形成された薄膜トランジスタＴとを備える。そして、ゲート配線ＧＬとデータ配線ＤＬとの交差構造により画素領域が定義される。この画素領域には、フリンジフィールドを形成するように第２の保護膜ＰＡＳ２を挟んで形成された画素電極ＰＸＬと共通電極ＣＯＭとを備える。画素電極ＰＸＬは、画素領域に対応するほぼ長方形の形状を有し、共通電極ＣＯＭは、平行した複数個の帯状で形成することができる。
【０００９】
共通電極ＣＯＭは、ゲート配線と並んで配列された共通配線ＣＬと接続される。共通電極ＣＯＭは、共通配線ＣＬを介して液晶駆動のための基準電圧（あるいは、共通電圧）の供給を受ける。
【００１０】
薄膜トランジスタＴは、ゲート配線ＧＬのゲート信号に応答して、データ配線ＤＬの画素信号が画素電極ＰＸＬに充電されて維持されるようにする。このために、薄膜トランジスタＴは、ゲート配線ＧＬから分岐したゲート電極Ｇ、データ配線ＤＬから分岐されたソース電極Ｓ、ソース電極Ｓと対向し、画素電極ＰＸＬと接続されたドレイン電極Ｄ、そして、ゲート絶縁膜ＧＩ上でゲート電極Ｇと重なり、ソース電極Ｓとドレイン電極Ｄとの間にチャネルを形成する半導体チャネル層Ａを備える。
【００１１】
特に、半導体層ＳＥは、多結晶シリコン（Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）物質で形成されるが、ゲート電極Ｇと同様な形状で重なる多結晶シリコン物質が半導体チャネル層Ａと定義される。そして、多結晶シリコン物質のうち、半導体チャネル層Ａ領域を除いた部分は、プラズマ処理で導体化されてソースコンタクトホールＳＨとドレインコンタクトホールＤＨとを介して各々ソース電極Ｓ及びドレイン電極Ｄと接触される。すなわち、多結晶シリコン半導体層ＳＥは、ソース電極Ｓと接触するソース領域ＳＡ、ドレイン電極Ｄと接触するドレイン領域ＤＡ、そして、ソース領域ＳＡとドレイン領域ＤＡとの間でゲート電極Ｇと完全に重なる半導体チャネル層Ａに区分される。
【００１２】
フリンジフィールドスイッチング方式では、画素電極ＰＸＬと共通電極ＣＯＭとが重なる構造を有する。この重なった領域で補助容量が形成される。フリンジフィールドを構成し、補助容量を十分に充電するためには、高容量の薄膜トランジスタを必要とする。したがって、フリンジフィールド方式では、トップゲート（Ｔｏｐ  Ｇａｔｅ）構造を有する多結晶シリコン半導体物質を含む薄膜トランジスタを使用することが好ましい。
【００１３】
図２をさらに参照して、トップゲート構造を有する多結晶シリコン半導体物質を含む薄膜トランジスタの構造を説明する。基板ＳＵＢ上で半導体層ＳＥが先に形成される。半導体層ＳＥ上に、ゲート絶縁膜ＧＩが全面塗布される。ゲート絶縁膜ＧＩ上で半導体層ＳＥの中央部である半導体チャネル層Ａと重なるゲート電極Ｇが形成される。
【００１４】
ゲート電極Ｇ上には、基板ＳＵＢの全体を覆う中間絶縁膜ＩＮが塗布される。中間絶縁膜ＩＮ及びゲート絶縁膜ＧＩを貫通して半導体層ＳＥのソース領域ＳＡとドレイン領域ＤＡとを開放するソースコンタクトホールＳＨ及びドレインコンタクトホールＤＨが形成される。そして、中間絶縁膜ＩＮ上には、ソースコンタクトホールＳＨを介してソース領域ＳＡと接触するソース電極Ｓ及びドレインコンタクトホールＤＨを介してドレイン領域ＤＡと接触するドレイン電極Ｄが形成される。
【００１５】
このように形成されたトップゲート型薄膜トランジスタＴが形成された基板ＳＵＢ上の全面には第１の保護膜ＰＡＳ１が塗布される。そして、第１の保護膜ＰＡＳ１を貫通してドレイン電極Ｄの一部を露出する画素コンタクトホールＰＨが形成される。
【００１６】
画素電極ＰＸＬは、第１の保護膜ＰＡＳ１上で画素コンタクトホールＰＨを介してドレイン電極Ｄと接続する。一方、共通電極ＣＯＭは、画素電極ＰＸＬを覆う第２の保護膜ＰＡＳ２を挟んで画素電極ＰＸＬと重なるように形成される。このような画素電極ＰＸＬと共通電極ＣＯＭとの間でフリンジフィールド型電界を形成する。また、画素電極ＰＸＬと共通電極ＣＯＭとが重なった領域では補助容量が形成される。フリンジフィールド型電界によって薄膜トランジスタ基板とカラーフィルタ基板との間で水平方向に配列された液晶分子が誘電異方性により回転する。そして、液晶分子の回転程度に応じて画素領域を透過する光透過率が変わり、階調を実現する。
【００１７】
多結晶シリコン半導体物質を含む薄膜トランジスタの特性上、オフ電流（Ｏｆｆ−Ｃｕｒｒｅｎｔ）特性が劣化するという問題がある。駆動薄膜トランジスタにおいて劣化したオフ特性を補償するためには、補償用薄膜トランジスタをさらに備えることが必要である。
【００１８】
以下、図３を参照して、補償用薄膜トランジスタをさらに備える液晶表示装置の場合を説明する。図３は、従来技術に係る補償薄膜トランジスタを備える液晶表示装置用の薄膜トランジスタ基板を示す平面図である。
【００１９】
補償用薄膜トランジスタをさらに備える従来技術に係る薄膜トランジスタ基板は、下部基板ＳＵＢ上にゲート絶縁膜ＧＩを挟んで交差するゲート配線ＧＬ及びデータ配線ＤＬにより画素領域が定義される。画素領域には、フリンジフィールドを形成するように第２の保護膜ＰＡＳ２を挟んで形成された画素電極ＰＸＬと共通電極ＣＯＭとを備える。画素電極ＰＸＬは、画素領域に対応するほぼ長方形の形状を有し、共通電極ＣＯＭは、平行した複数個の帯状で形成することができる。
【００２０】
各画素領域には、薄膜トランジスタＴ１が１つずつ配置される。また、薄膜トランジスタＴ１には、オフ電流特性を補完するための補償薄膜トランジスタＴ２が配置される。薄膜トランジスタＴ１のドレイン電極Ｄ１は、補償薄膜トランジスタＴ２のソース電極Ｓ２と連結される。
【００２１】
直列に連結された薄膜トランジスタＴ１と補償薄膜トランジスタＴ２とを備える薄膜トランジスタ基板の構造をより具体的に説明する。基板ＳＵＢ上に横方向に進むゲート配線ＧＬと縦方向に進むデータ配線ＤＬとが交差する構造でマトリックス方式の画素領域が定義される。
【００２２】
薄膜トランジスタＴ１の第１のゲート電極Ｇ１は、ゲート配線ＧＬにおいて画素領域の反対側に分岐した構造を有する。薄膜トランジスタＴ１の第１のソース電極Ｓ１は、データ配線ＤＬにおいて画素領域に、特に、第１のゲート電極Ｇ１に向けて分岐した構造を有する。薄膜トランジスタＴ１の半導体層ＳＥは、第１のソース電極Ｓ１に連結され、第１のゲート電極Ｇ１を横切って延びる。薄膜トランジスタＴ１の第１のドレイン電極Ｄ１は、別の電極で形成せず、第１のソース電極Ｓ１と接触する半導体層ＳＥの第１のソース領域ＳＡ１から延びて、第１のゲート電極Ｇ１を中心に対向する領域である第１のドレイン領域ＤＡ１が第１のドレイン電極Ｄ１となる。
【００２３】
補償薄膜トランジスタＴ２の第２のゲート電極Ｇ２は別に形成せず、ゲート配線ＤＬの一部分を第２のゲート電極Ｇ２として使用する。補償薄膜トランジスタＴ２の第２のソース電極Ｓ２も別に形成せず、半導体層ＳＥの第１のドレイン領域ＤＡ１から延びた領域である第２のソース領域ＳＡ２を第２のソース電極Ｓ２として使用する。補償薄膜トランジスタＴ２の第２のドレイン電極Ｄ２は、半導体層ＳＥから延びて、第２のゲート電極Ｇ２を中心に第２のソース領域ＳＡ２と対向する領域である第２のドレイン領域ＤＡ２に連結される。
【００２４】
薄膜トランジスタＴ１と補償薄膜トランジスタＴ２とを直列に連結するために、薄膜トランジスタＴ１の第１のゲート電極Ｇ１は、当該画素の下部に配置された画素領域に突出された構造を有する。そして、半導体層ＳＥは、下部画素領域で第１のゲート電極Ｇ１と重なった後、連続してゲート配線ＧＬと重なり、当該画素領域内まで延びるように配置される。補償薄膜トランジスタＴ２の第２のドレイン電極Ｄ２は、画素領域内に形成された画素電極ＰＸＬと連結される。
【００２５】
画素電極ＰＸＬは、保護膜を挟んで共通電極ＣＯＭと重なる構造を有する。共通電極ＣＯＭは、ゲート配線ＧＬと並んで配列された共通配線ＣＬと接続される。共通電極ＣＯＭは、共通配線ＣＬを介して液晶駆動のための基準電圧（あるいは、共通電圧）の供給を受ける。このような画素電極ＰＸＬと共通電極ＣＯＭとの間でフリンジフィールド型電界を形成する。また、画素電極ＰＸＬと共通電極ＣＯＭとが重なった領域では補助容量が形成される。フリンジフィールド型電界により薄膜トランジスタ基板とカラーフィルタ基板との間で水平方向に配列された液晶分子が誘電異方性によって回転する。そして、液晶分子の回転程度に応じて画素領域を透過する光透過率が変わり、階調を実現する。
【００２６】
３００ＰＰＩ程度の解像度の液晶表示装置では、画素領域のサイズが比較的大きいため、薄膜トランジスタＴ１と補償薄膜トランジスタＴ２とが画素領域で占める比率はあまり大きくない。特に、補助容量を別に構成せず、画素電極ＰＸＬと共通電極ＣＯＭとが重なって補助容量を形成するフリンジフィールドスイッチング方式の液晶表示装置では、開口領域が十分に確保される。したがって、補償薄膜トランジスタＴ２のサイズのために減る開口領域の比率は大きな問題とはならない。
【００２７】
補償薄膜トランジスタをさらに備える構造を３００ＰＰＩ程度の解像度用の液晶表示装置に適用するために、図３に示すように、補償薄膜トランジスタＴ２の第２のゲート電極Ｇ２を別に形成せず、ゲート配線ＧＬを用いて構成した。その結果、薄膜トランジスタＴ１と補償薄膜トランジスタＴ２とが画素領域で占める面積をある程度減らすことができた。このような構造において、３００ＰＰＩ前後の解像度では、ある程度開口率を確保できるが、３００ＰＰＩ以上の高解像度の液晶表示装置では、さらに開口率を確保する必要がある。
【００２８】
３００ＰＰＩ以上の高解像度あるいは５００ＰＰＩ以上の超高解像度用の液晶表示装置では、これより低い解像度用の液晶表示装置に比べて画素領域のサイズが確実に小さくなる。それに対し、薄膜トランジスタＴ１、Ｔ２のサイズは、特性を維持するためには、小さくなる画素領域に比例して縮小したサイズとすることができない。すなわち、高解像度あるいは超高解像度を実現するための画素構造では、画素面積において薄膜トランジスタＴ１、Ｔ２が占める面積比率が次第に大きくなる。薄膜トランジスタＴ１、Ｔ２が占める領域は非透過領域であるから、高解像度及び超高解像度では、開口率減少の重要な原因となる。従って、３００ＰＰＩ以上の高解像度あるいは５００ＰＰＩ以上の超高解像度用の液晶表示装置のための薄膜トランジスタ基板に、画素面積当りの開口領域の比率をさらに高めることができる新しい構造を導入することが望ましい。
【発明の概要】
【発明が解決しようとする課題】
【００２９】
本発明の目的は、上記従来技術に係る問題点を克服するためのものであって、多結晶シリコン半導体物質を備える薄膜トランジスタのオフ電流特性を補完するための補償薄膜トランジスタを備える液晶表示装置を提供することにある。特に、本発明は、５００ＰＰＩ（Ｐｉｘｅｌ  Ｐｅｒ  Ｉｎｃｈ）以上の超高解像度を実現し、多結晶シリコン半導体層を有する補償薄膜トランジスタを備え、高開口率を確保するための画素構造を有する液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００３０】
上記本発明の目的を達成するための本発明に係る超高解像度の液晶表示装置は、基板、ゲート配線、第１のゲート絶縁膜、第１の半導体層、第２のゲート絶縁膜、第２の半導体層、中間絶縁膜、データ配線、及びドレイン電極を備える。ゲート配線は、基板上に配置される。第１のゲート絶縁膜は、ゲート配線を覆う。第１の半導体層は、第１のゲート絶縁膜上でゲート配線を横切って配置される。第２のゲート絶縁膜は、第１の半導体層を覆う。第２の半導体層は、第２のゲート絶縁膜上でゲート配線を横切って配置される。中間絶縁膜は、第２の半導体層を覆う。データ配線は、中間絶縁膜上で第１の半導体層と連結される。ドレイン電極は、中間絶縁膜上で第２の半導体層と連結される。
【００３１】
一例として、平坦化膜、共通電極、保護膜、そして画素電極をさらに備える。平坦化膜は、データ配線及びドレイン電極を覆う。共通電極は、平坦化膜上に形成される。保護膜は、共通電極を覆う。画素電極は、保護膜上でドレイン電極と連結される。
【００３２】
一例として、第１の半導体層は、データ配線に連結された第１のソース領域、ゲート配線と重なる第１のチャネル領域、そして、第１のチャネル領域を基準として第１のソース領域と対向する第１のドレイン領域を備える。
【００３３】
一例として、第２の半導体層は、第１のドレイン領域に連結された第２のソース領域、ゲート配線と重なる第２のチャネル領域、そして、第２のチャネル領域を基準として第２のソース領域と対向する第２のドレイン領域を備える。
【００３４】
一例として、第１の半導体層は、データ配線と重なる線分形状を有する。第２の半導体層は、第１の半導体層と重なる線分形状を有する。
【００３５】
一例として、ドレイン電極は、データ配線及びゲート配線と重なって連結されたＬ字形状を有する。
【００３６】
一例として、第１の半導体層は、データ配線と重なる線分形状を有する。第２の半導体層は、第１の半導体層を回避する斜線線分形状を有する。
【００３７】
一例として、第１の半導体層と前記第２の半導体層とは、２つの線分がＶ字形状で直列連結される。
【００３８】
一例として、ドレイン電極は、第２のドレイン領域からゲート配線に延びた形状を有する。
【００３９】
また、本発明に係る超高解像度の液晶表示装置は、基板、第１の半導体層、絶縁膜、第２の半導体層、ゲート電極、ソース電極、及びドレイン電極を備える。第１の半導体層は、基板上に配置される。絶縁膜は、第１の半導体層を覆う。第２の半導体層は、絶縁膜上に配置される。ゲート電極は、第１の半導体層及び第２の半導体層と重なる。ソース電極は、第１の半導体層の第１の領域に連結される。ドレイン電極は、第２の半導体層の第２の領域に連結される。第１の半導体層の第２の領域は、第１の半導体層の第１の領域と連結される。
【００４０】
一例として、本発明に係る超高解像度の液晶表示装置は、ゲート絶縁膜及び中間絶縁膜をさらに備える。ゲート絶縁膜は、第１の半導体層の下部に配置される。中間絶縁膜は、第２の半導体層を覆う。ゲート電極は、ゲート絶縁膜の下部に配置される。ソース電極及びドレイン電極は、中間絶縁膜上に配置される。
【００４１】
一例として、絶縁膜は、第１の絶縁膜及び第２の絶縁膜が積層された構造によって構成される。ゲート電極は、第１の絶縁膜と第２の絶縁膜との間に配置される。ソース電極及びドレイン電極は、中間絶縁膜上に配置される。
【００４２】
一例として、中間絶縁膜は、第１の絶縁膜及び第２の絶縁膜が積層された構造によって構成される。ゲート電極は、第１の絶縁膜と第２の絶縁膜との間に配置される。ソース電極及びドレイン電極は、第２の絶縁膜上に配置される。
【００４３】
一例として、本発明に係る超高解像度の液晶表示装置は、平坦化膜、共通電極、保護膜、そして画素電極をさらに備える。平坦化膜は、データ配線及びドレイン電極を覆う。共通電極は、平坦化膜上に形成される。保護膜は、共通電極を覆う。画素電極は、保護膜上でドレイン電極と連結される。
【発明の効果】
【００４４】
本発明に係る平板表示装置用の薄膜トランジスタ基板は、各画素に補償用薄膜トランジスタをさらに備えることにより、多結晶シリコン半導体物質を含む薄膜トランジスタのオフ電流特性を補償して、良質の画像品質を実現できる。本発明に係る液晶表示装置は、補償薄膜トランジスタを備えるときに発生し得る開口率低下を最小限にするための画素構造を有する。したがって、５００ＰＰＩ以上の超高解像度を実現しても、高開口率を確保できるという長所がある。
【図面の簡単な説明】
【００４５】
【図１】従来のフリンジフィールド方式の液晶表示装置に備えられた酸化物半導体層を有する平板型表示パネルを構成する薄膜トランジスタ基板を示す平面図である。
【図２】図１に示した平板表示装置の薄膜トランジスタ基板において切り取り線Ｉ−Ｉ’に沿って切った断面図である。
【図３】従来技術に係る補償薄膜トランジスタを備える液晶表示装置用の薄膜トランジスタ基板の構造を示す平面図である。
【図４】本発明の第１実施形態に係る補償薄膜トランジスタを備える液晶表示装置用の薄膜トランジスタ基板を示す平面図である。
【図５】図４に示した平板表示装置の薄膜トランジスタ基板において切り取り線II−II’に沿って切った断面図である。
【図６】本発明の第２実施形態に係る補償薄膜トランジスタを備える液晶表示装置用の薄膜トランジスタ基板を示す平面図である。
【図７】図６に示した平板表示装置の薄膜トランジスタ基板において切り取り線III−III’に沿って切った断面図である。
【図８】本発明の第３実施形態に係る補償薄膜トランジスタを備える液晶表示装置用の薄膜トランジスタ基板を示す平面図である。
【図９】図８に示した平板表示装置の薄膜トランジスタ基板において切り取り線IV−IV’に沿って切った断面図である。
【図１０】本発明の第４実施形態に係る補償薄膜トランジスタを備える液晶表示装置用の薄膜トランジスタ基板を示す断面図である。
【図１１】本発明の第５実施形態に係る補償薄膜トランジスタを備える液晶表示装置用の薄膜トランジスタ基板を示す断面図である。
【発明を実施するための形態】
【００４６】
以下、添付された図面を参照して本発明に係る好ましい実施形態を詳細に説明する。明細書全体にわたって同じ参照符号は、実質的に同じ構成要素を意味する。以下の説明において、本発明と関連した公知技術あるいは構成に対する具体的な説明が本発明の要旨の理解を不必要に難解にすると判断される場合、その詳細な説明を省略する。
【００４７】
＜第１実施形態＞
以下、図４及び図５を参照して、本発明の第１実施形態について説明する。図４は、本発明の第１実施形態に係る補償薄膜トランジスタを備える液晶表示装置用の薄膜トランジスタ基板を示す平面図である。図５は、図４に示した平板表示装置の薄膜トランジスタ基板において切り取り線II−II’に沿って切った断面図である。図４及び図５は、補償薄膜トランジスタを含みながら、４００ＰＰＩ程度の高解像度の液晶表示装置を実現するための薄膜トランジスタ基板を示す図である。
【００４８】
本発明の第１実施形態に係る薄膜トランジスタ基板は、下部基板ＳＵＢ上に中間絶縁膜ＩＮを挟んで交差するゲート配線ＧＬ及びデータ配線ＤＬにより画素領域が定義される。画素領域は、フリンジフィールドを形成するように、第２の保護膜ＰＡＳ２を挟んで形成された画素電極ＰＸＬと共通電極ＣＯＭとを備える。共通電極ＣＯＭは、画素領域のほとんどを全て覆うように形成され、画素電極ＰＸＬは、平行した複数本の帯形状で形成されることができる。４００ＰＰＩ程度の高解像度用の薄膜トランジスタ基板では、画素のサイズが相当小さくなる。したがって、画素電極ＰＸＬが２、３本程度の線分だけで構成されることもできる。
【００４９】
各画素領域には、駆動薄膜トランジスタＴ１が１つずつ配置される。また、駆動薄膜トランジスタＴ１には、オフ電流特性を補完するための補償薄膜トランジスタＴ２が配置される。駆動薄膜トランジスタＴ１のドレイン電極Ｄ１は、補償薄膜トランジスタＴ２のソース電極Ｓ２と連結される。
【００５０】
直列に連結された駆動薄膜トランジスタＴ１と補償薄膜トランジスタＴ２とを備える薄膜トランジスタ基板の構造をより具体的に説明する。基板ＳＵＢ上に横方向に進むゲート配線ＧＬと縦方向に進むデータ配線ＤＬとが交差する構造でマトリックス方式の画素領域が定義される。
【００５１】
第１実施形態では、画素領域において発光領域の比率を高めるために、ゲート電極をゲート配線から分岐した形態で形成せず、ゲート配線の一部を用いて形成する。すなわち、半導体層ＳＥをゲート配線ＧＬと重なるように形成することによって薄膜トランジスタを構成する。
【００５２】
例えば、半導体層ＳＥは、データ配線ＤＬと平行に重なって延び、且つゲート配線ＧＬと交差する第１の部分を有する。半導体層ＳＥの一端は、データ配線ＤＬの一部と接触している。すると、ゲート配線ＧＬ及びデータ配線ＤＬと重なる半導体層ＳＥの一部が駆動薄膜トランジスタＴ１のチャネル層Ａ１として定義される。また、半導体層ＳＥは、上記第１の部分の一端から次の列の画素領域に向けて曲折し、ゲート配線ＧＬと平行して延びる第２の部分を有する。また、半導体層ＳＥは、上記第２の部分の一端から画素領域に向けて曲折し、ゲート配線ＧＬと再度交差しながらデータ配線ＤＬと平行して延びる第３の部分を有する。すると、ゲート配線ＧＬと重なる半導体層ＳＥの上記第３の部分が補償薄膜トランジスタＴ２のチャネル層Ａ２として定義される。
【００５３】
上述の構造をより詳細に説明する。基板ＳＵＢ上に半導体層ＳＥが形成されている。半導体層ＳＥは、後で形成されるデータ配線ＤＬの一部に沿って進む第１の垂直線分部ＶＳ１を有する。第１の垂直線分部ＶＳ１は、後で形成されるゲート配線ＧＬを中心に上端画素領域から下端画素領域まで延びて配置される。半導体層ＳＥは、第１の垂直線分部ＶＳ１の下の端部から下端画素領域へ折れて延びた水平線分部ＨＳを有する。そして、半導体層ＳＥは、水平線分部ＨＳの下端画素領域でゲート配線ＧＬを乗り越えて上端画素領域に延びた第２の垂直線分部ＶＳ２を有する。
【００５４】
半導体層ＳＥが形成された基板ＳＵＢの全体表面上には、ゲート絶縁物質とゲート金属物質とを塗布し、パターンして形成されたゲート絶縁膜ＧＩ及びゲート配線ＧＬが配置される。特に、ゲート配線ＧＬは、各画素当り、半導体層ＳＥと交差する領域が２つの部分を有する。このように半導体層ＳＥと重なるゲート配線ＧＬの部分を都合上ゲート電極Ｇ１、Ｇ２と定義する。半導体層ＳＥの第１の垂直線分部ＶＳ１と重なるゲート配線ＧＬは、駆動薄膜トランジスタのゲート電極Ｇ１と定義される。また、半導体層ＳＥの第２の垂直線分部ＶＳ２と重なるゲート配線ＧＬは、補償薄膜トランジスタのゲート電極Ｇ２と定義される。
【００５５】
半導体層ＳＥは、ゲート絶縁膜ＧＩ及びゲート配線ＧＬと重なる領域と、重ならずに露出する領域とに区分される。ゲート配線ＧＬと重ならずに露出した領域には不純物を注入して導体化することができる。その結果、ゲート配線ＧＬと重なる半導体層ＳＥは、チャネル領域Ａ１、Ａ２と定義される。すなわち、駆動ゲート電極Ｇ１と重なる半導体層ＳＥは、駆動薄膜トランジスタチャネル領域Ａ１と定義され、補償ゲート電極Ｇ２と重なる半導体層ＳＥは、補償薄膜トランジスタチャネル領域Ａ２と定義される。
【００５６】
ゲート電極Ｇ１、Ｇ２を備えるゲート配線ＧＬが形成された基板ＳＵＢの全体表面上には中間絶縁膜ＩＮが塗布されている。このとき、ゲート配線ＧＬが形成されていない導体化された半導体層ＳＥの領域は、ソース領域及びドレイン領域と定義される。具体的に説明すれば、駆動薄膜トランジスタのチャネル領域Ａ１の一側部であり、半導体層ＳＥの開始部は、駆動薄膜トランジスタのソース領域ＳＡ１と定義され、駆動薄膜トランジスタのチャネル領域Ａ１の他側部は、駆動薄膜トランジスタのドレイン領域ＤＡ１と定義される。一方、補償薄膜トランジスタのチャネル領域Ａ２の一側部であり、駆動薄膜トランジスタのドレイン領域Ｄ１から延びた部分は、補償薄膜トランジスタのソース領域ＳＡ２と定義され、補償薄膜トランジスタのチャネル領域Ａ２の他側部は、補償薄膜トランジスタのドレイン領域ＤＡ２と定義される。特に、駆動薄膜トランジスタのドレイン領域ＤＡ１と補償薄膜トランジスタのソース領域ＳＡ２とは、半導体層ＳＥの水平線分部ＨＳを構成する。
【００５７】
中間絶縁膜ＩＮは、駆動薄膜トランジスタのソース領域ＳＡ１の一部を露出するソースコンタクトホールＳＨと、補償薄膜トランジスタのドレイン領域ＤＡ２の一部を露出するドレインコンタクトホールＤＨとを備える。中間絶縁膜ＩＮ上には、ソース・ドレイン金属物質で形成されたデータ配線ＤＬが配置されている。データ配線ＤＬは、ゲート配線ＧＬと直交するように配置される。特に、画素領域において非表示領域の比率を減らすために、ソース電極を別に形成せず、データ配線ＤＬの一部をソース電極として活用する。すなわち、ソースコンタクトホールＳＨを介して露出した半導体層ＳＥの駆動薄膜トランジスタのソース領域ＳＡ１と接触するデータ配線ＤＬの一部が、駆動薄膜トランジスタソース電極Ｓ１となる。一方、ドレインコンタクトホールＤＨを介して露出した半導体層ＳＥの補償薄膜トランジスタのドレイン領域ＤＡ２と接触するドレイン電極Ｄ２は、別に配置される。ドレイン電極Ｄ２は、画素領域において下端部に所定のサイズを有して形成されている。
【００５８】
その後、駆動薄膜トランジスタＴ１及び補償薄膜トランジスタＴ２を覆う第１の保護膜ＰＡＳ１が基板ＳＵＢの全体表面に塗布されている。第１の保護膜ＰＡＳ１上には、基板ＳＵＢの全体表面のほとんどを覆うように共通電極ＣＯＭが配置される。共通電極ＣＯＭの面抵抗を小さくし、下部に配置された薄膜トランジスタＴ１、Ｔ２及び各種配線との電気的干渉を遮蔽できるように、なるべく基板ＳＵＢの全体面積のほとんどを覆う構造を有することが好ましい。共通電極ＣＯＭ上には画素電極ＰＸＬを形成しなければならないが、画素電極ＰＸＬと補償薄膜トランジスタのドレイン電極Ｄ２とを連結するための画素コンタクトホールＰＨ部分を除いたほぼ全ての領域を覆うように、共通電極ＣＯＭを形成することが好ましい。
【００５９】
共通電極ＣＯＭ上には、基板ＳＵＢの全体表面を覆う第２の保護膜ＰＡＳ２が塗布されている。第２の保護膜ＰＡＳ２及び第１の保護膜ＰＡＳ１の一部を除去して補償薄膜トランジスタのドレイン電極Ｄ２の一部を露出する画素コンタクトホールＰＨが形成されている。画素コンタクトホールＰＨは、ドレインコンタクトホールＤＨから画素領域内側に所定距離離間した位置に形成される。第２の保護膜ＰＡＳ２上には、画素コンタクトホールＰＨを介して補償薄膜トランジスタのドレイン電極Ｄ２と連結される画素電極ＰＸＬが形成されている。共通電極ＣＯＭと画素電極ＰＸＬとの間にフリンジフィールドを形成させるために、画素電極ＰＸＬは、複数本の線分形態で形成することが好ましい。
【００６０】
本発明の第１実施形態に係る薄膜トランジスタ基板は、３００〜４００ＰＰＩ程度の高解像度用の液晶表示装置に適用することができる。４００ＰＰＩ前後の高解像度を実現するためには、画素領域のサイズが相当小さくなる。例えば、画素電極ＰＸＬを構成する線分は、２つあるいは３つの垂直線分を備えることができる。
【００６１】
第１実施形態に係る薄膜トランジスタ基板の構造を、画素領域内で非表示領域が占める比率を減少させるために、高解像度用の液晶表示装置に適用することができた。しかし、第１実施形態のような駆動薄膜トランジスタに直列に連結された補償薄膜トランジスタをさらに備える薄膜トランジスタ基板は、５００ＰＰＩ以上の超高解像度用の液晶表示装置にそのまま適用する用途としては最適でない。５００ＰＰＩを越えて８００ＰＰＩ程度の超高解像度の液晶表示装置に適用できるように、非表示領域の比率を極小化した薄膜トランジスタ基板の構造が必要である。以下の説明では、第１実施形態において提示した基本概念をさらに拡張して非表示領域を極小化することにより、５００〜８００ＰＰＩ程度の超高解像度を実現できる薄膜トランジスタ基板の構造を提案する。
【００６２】
＜第２実施形態＞
以下、図６及び図７を参照して、本発明の第２実施形態を説明する。図６は、本発明の第２実施形態に係る補償薄膜トランジスタを備える液晶表示装置用の薄膜トランジスタ基板を示す平面図である。図７は、図６に示した平板表示装置の薄膜トランジスタ基板において切り取り線III−III’に沿って切った断面図である。
【００６３】
図６に示すように、第２実施形態に係る薄膜トランジスタ基板は、基板ＳＵＢ上に配置されたゲート配線ＧＬ及びデータ配線ＤＬを備える。ゲート配線ＧＬは、基板ＳＵＢの横方向に平行して配置される。データ配線ＤＬは、ゲート配線ＧＬを横切って基板ＳＵＢの縦方向に進む。
【００６４】
複数個のデータ配線ＤＬと複数個のゲート配線ＧＬとが交差する構造で作られる行列方式の四角形領域が画素領域と定義される。各画素領域には、第１の薄膜トランジスタＴ１、第２の薄膜トランジスタＴ２、及び画素電極ＰＸＬが配置される。ここで、第１及び第２の薄膜トランジスタＴ１、Ｔ２のうち、いずれか１つは、補償用薄膜トランジスタであり、他の１つは、画素電極ＰＸＬに駆動電圧を供給する薄膜トランジスタである。
【００６５】
データ配線ＤＬにおいてゲート配線ＧＬと交差する部分に第１の薄膜トランジスタＴ１と第２の薄膜トランジスタＴ２とが配置されている。特に、第１の薄膜トランジスタＴ１は、ゲート配線ＧＬを横切る線分形状の第１の半導体層ＳＥ１を備える。また、第２の薄膜トランジスタＴ２もゲート配線ＧＬを横切る線分形状の第２の半導体層ＳＥ２を備える。第１の半導体層ＳＥ１と第２の半導体層ＳＥ２とは、互いに重なっていることができる。
【００６６】
より詳細に説明すれば、第１の半導体層ＳＥ１は、データ配線ＤＬと重なる垂直線分形状を有する。第１の半導体層ＳＥ１は、ゲート配線ＧＬの上辺から延びてゲート配線ＧＬを横切り、ゲート配線ＧＬの下辺で終端する垂直線分形状を有する。特に、ゲート配線ＧＬの上辺に配置された一側端は、データ配線ＤＬと連結されている。
【００６７】
第１の半導体層ＳＥ１においてゲート配線ＧＬと重なる領域は、第１のチャネル領域Ａ１となる。第１のチャネル領域Ａ１においてゲート配線ＧＬの上部側に延びた領域は、第１のソース領域ＳＡ１となる。第１のソース領域ＳＡ１と接触するデータ配線ＤＬの一部は、ソース電極Ｓとなる。すなわち、ソース電極Ｓは、データ配線ＤＬから分岐する形状を有さず、データ配線ＤＬの一部がソース電極Ｓとして機能する。第１のチャネル領域Ａ１においてゲート配線ＧＬの下部側に延びた領域は、第１のドレイン領域ＤＡ１となる。第１の薄膜トランジスタＴ１は、ソース電極Ｓ、第１のソース領域ＳＡ１、第１のチャネル領域Ａ１、第１のゲート電極Ｇ１、及び第１のドレイン領域ＤＡ１を備える。
【００６８】
第２の半導体層ＳＥ２もデータ配線ＤＬと重なる垂直線分形状を有する。第２の半導体層ＳＥ２は、ゲート配線ＧＬの下辺から延びてゲート配線ＧＬを横切り、ゲート配線ＧＬの上辺で終端する垂直線分形状を有する。
【００６９】
第２の半導体層ＳＥ２においてゲート配線ＧＬと重なる領域は、第２のチャネル領域Ａ２となる。第２のチャネル領域Ａ２においてゲート配線ＧＬの下部側に延びた領域は、第２のソース領域ＳＡ２となる。第２のチャネル領域Ａ２においてゲート配線ＧＬの上部側に延びた領域は、第２のドレイン領域ＤＡ２となる。第２のドレイン領域ＤＡ２は、ドレイン電極Ｄと連結される。第２の薄膜トランジスタＴ２は、第２のソース領域ＳＡ２、第２のチャネル領域Ａ２、第２のゲート電極Ｇ２、第２のドレイン領域ＤＡ２、及びドレイン電極Ｄを備える。
【００７０】
ドレイン電極Ｄは、データ配線ＤＬと重なり、ゲート配線ＤＬに延びる「Ｌ」字形状を有することが好ましい。ドレイン電極Ｄがデータ配線ＤＬ及びゲート配線ＧＬと重なった構造を有することにより、画素領域内で開口領域を最大限に確保することができる。
【００７１】
画素領域内には、ドレイン電極Ｄと連結された画素電極ＰＸＬが配置されている。画素電極ＰＸＬは、線分形状を有する複数本の線分が平行して配置されることができる。平面図では示されていないが、画素領域が形成された基板ＳＵＢの全体表面には共通電極ＣＯＭが形成されている。この場合、共通電極ＣＯＭは、画素電極ＰＸＬより下層に配置されることができる。他の方法として、共通電極ＣＯＭも線分形状を有する複数本の線分が平行して配置されることができる。この場合、画素電極ＰＸＬは、共通電極ＣＯＭの下層で画素領域を占める四角形状を有する薄膜で形成することができる。
【００７２】
図７をさらに参照して、本発明の第２実施形態に係る液晶表示装置用の薄膜トランジスタ基板の構造について説明する。図７に示すように、基板ＳＵＢ上に第１のゲート電極Ｇ１が形成されている。第１のゲート電極Ｇ１は、ゲート配線ＧＬから分岐された形状を有さず、ゲート配線ＧＬの一部である。第１のゲート電極Ｇ１は、第２のゲート電極Ｇ２としても使用される。すなわち、第１のゲート電極Ｇ１と第２のゲート電極Ｇ２とは、ゲート配線ＧＬのうち、同一の部分である。
【００７３】
第１のゲート電極Ｇ１上には、第１のゲート絶縁膜ＧＩ１が基板ＳＵＢの全体を覆っている。第１のゲート絶縁膜ＧＩ１上には、第１の半導体層ＳＥ１が形成されている。第１の半導体層ＳＥ１は、第１のゲート電極Ｇ１を横切る形状を有する。第１の半導体層ＳＥ１のうち、第１のゲート電極Ｇ１と重なる部分は、第１のチャネル領域Ａ１となる。第１のチャネル領域Ａ１の一側部は、第１のソース領域ＳＡ１となり、他側部は、第１のドレイン領域ＤＡ１となる。
【００７４】
第１の半導体層ＳＥ１上には、第２のゲート絶縁膜ＧＩ２が基板ＳＵＢの全体を覆っている。第２のゲート絶縁膜ＧＩ２には、第１のドレイン領域ＤＡ１を露出するソース・ドレインコンタクトホールＳＤＨが形成されている。第２のゲート絶縁膜ＧＩ２上には、第２の半導体層ＳＥ２が形成されている。第２の半導体層ＳＥ２は、第２のゲート電極Ｇ２を横切る形状を有する。ここで、第１のゲート電極Ｇ１は、第２のゲート電極Ｇ２としても使用される。
【００７５】
すなわち、同じゲート電極が第１の半導体層ＳＥ１と第２の半導体層ＳＥ２とに対するゲートの機能を果たす。第２の半導体層ＳＥ２のうち、第２のゲート電極Ｇ２と重なる部分は、第２のチャネル領域Ａ２となる。第２のチャネル領域Ａ２の一側部は、第２のソース領域ＳＡ２となり、他側部は、第２のドレイン領域ＤＡ２となる。第２のソース領域ＳＡ２は、ソース・ドレインコンタクトホールＳＤＨを介して第１のドレイン領域ＤＡ１と接触する。
【００７６】
第２の半導体層ＳＥ２上には、中間絶縁膜ＩＮが基板ＳＵＢの全体を覆っている。中間絶縁膜ＩＮには、第２のドレイン領域ＤＡ２を露出するドレインコンタクトホールＤＨが形成されている。また、中間絶縁膜ＩＮと第２のゲート絶縁膜ＧＩ２とを貫通して第１のソース領域ＳＡ１を露出するソースコンタクトホールＳＨが形成されている。
【００７７】
中間絶縁膜ＩＮ上には、データ配線ＤＬ及びドレイン電極Ｄが形成されている。データ配線ＤＬは、ソースコンタクトホールＳＨを介して第１のソース領域ＳＡ１と接触する。データ配線ＤＬのうち、第１のソース領域ＳＡ１と接触する部分は、ソース電極Ｓとなる。ドレイン電極Ｄは、ドレインコンタクトホールＤＨを介して第２のドレイン領域ＤＡ２と接触する。すなわち、第１の薄膜トランジスタＴ１は、第２の薄膜トランジスタＴ２と直列に連結された構造を有する。特に、第２のゲート絶縁膜Ｇ２を挟んで垂直方向に重なることにより、同じ面積に２つの薄膜トランジスタを形成した構造を有する。
【００７８】
データ配線ＤＬ及びドレイン電極Ｄ上には、平坦化膜ＰＡＣが基板ＳＵＢの全体を覆う。平坦化膜ＰＡＣは、有機物質を含むことができる。または、無機物質を含む無機膜と有機物質を含む有機膜とが順次積層されることもできる。平坦化膜ＰＡＣには、ドレイン電極Ｄの一部を露出する画素コンタクトホールＰＨが形成されている。
【００７９】
平坦化膜ＰＡＣ上には、共通電極ＣＯＭが形成されている。共通電極ＣＯＭは、基板ＳＵＢの全体を覆う薄い板状構造を有することができる。特に、画素コンタクトホールＰＨが形成された部位には、共通電極ＣＯＭが配置されないように形成することが好ましい。共通電極ＣＯＭ上には、保護膜ＰＡＳが基板ＳＵＢの全体を覆っている。保護膜ＰＡＳには、画素コンタクトホールＰＨが形成されている。すなわち、画素コンタクトホールＰＨは、平坦化膜ＰＡＣと保護膜ＰＡＳとで同じ部分をパターニングして形成されている。
【００８０】
保護膜ＰＡＳ上には、画素電極ＰＸＬが形成されている。画素電極ＰＸＬは、画素コンタクトホールＰＨを介してドレイン電極Ｄと接触する。画素電極ＰＸＬは、画素領域内で共通電極ＣＯＭと重なる線分形状を有する。画素電極ＰＸＬと共通電極ＣＯＭとの間にはフリンジフィールドが形成されて液晶を駆動する。
【００８１】
第２実施形態に係る液晶表示装置用の薄膜トランジスタ基板は、２つの薄膜トランジスタを備える。すなわち、画素電極を駆動するための薄膜トランジスタと素子の特性を補償できる補償薄膜トランジスタとを備えることにより、優れた性能を確保できる。２つの薄膜トランジスタを垂直構造で積層することにより、薄膜トランジスタが占める面積を最小化できる。また、２つの薄膜トランジスタは、データ配線と重なって配置される構造を有する。したがって、画素領域内で薄膜トランジスタが占める面積を極小化することにより、開口率を最大限に確保することができる。特に、８００ＤＰＩ以上の超高解像度を実現する場合、画素領域のサイズが極めて小さく、この面積内に薄膜トランジスタを配置することになるとき、開口領域の面積比率が非常に小さくなる。しかし、本発明の第２実施形態によれば、配線部に薄膜トランジスタを配置することにより、開口率を最大限に確保することができる。
【００８２】
＜第３実施形態＞
以下、図８及び図９を参照して、本発明の第３実施形態を説明する。図８は、本発明の第３実施形態に係る補償薄膜トランジスタを備える液晶表示装置用の薄膜トランジスタ基板を示す平面図である。図９は、図８に示した平板表示装置の薄膜トランジスタ基板において切り取り線IV−IV’に沿って切った断面図である。
【００８３】
図８に示すように、第３実施形態に係る薄膜トランジスタ基板は、基板ＳＵＢ上に配置されたゲート配線ＧＬ及びデータ配線ＤＬを備える。ゲート配線ＧＬは、基板ＳＵＢの横方向に平行して配置される。データ配線ＤＬは、ゲート配線ＧＬを横切って基板ＳＵＢの縦方向に進む。
【００８４】
複数個のデータ配線ＤＬと複数個のゲート配線ＧＬとが交差する構造で作られる行列方式の四角形領域が画素領域と定義される。各画素領域には、第１の薄膜トランジスタＴ１、第２の薄膜トランジスタＴ２、及び画素電極ＰＸＬが配置される。ここで、第１及び第２の薄膜トランジスタＴ１、Ｔ２のうち、いずれか１つは、補償用薄膜トランジスタであり、他の１つは、画素電極ＰＸＬに駆動電圧を供給する薄膜トランジスタである。
【００８５】
データ配線ＤＬにおいてゲート配線ＧＬと交差する部分に第１の薄膜トランジスタＴ１と第２の薄膜トランジスタＴ２とが配置されている。特に、第１の薄膜トランジスタＴ１は、ゲート配線ＧＬを横切る線分形状の第１の半導体層ＳＥ１を備える。また、第２の薄膜トランジスタＴ２もゲート配線ＧＬを横切る線分形状の第２の半導体層ＳＥ２を備える。第１の半導体層ＳＥ１と第２の半導体層ＳＥ２とは互いに重ならないように「Ｖ」字形状を有することができる。
【００８６】
より詳細に説明すれば、第１の半導体層ＳＥ１は、データ配線ＤＬと重なる垂直線分形状を有する。第１の半導体層ＳＥ１は、ゲート配線ＧＬの上辺から延びてゲート配線ＧＬを横切り、ゲート配線ＧＬの下辺で終端する垂直線分形状を有する。特に、ゲート配線ＧＬの上辺に配置された一側端は、データ配線ＤＬと連結されている。
【００８７】
第１の半導体層ＳＥ１においてゲート配線ＧＬと重なる領域は、第１のチャネル領域Ａ１となる。第１のチャネル領域Ａ１においてゲート配線ＧＬの上部側に延びた領域は、第１のソース領域ＳＡ１となる。第１のソース領域ＳＡ１と接触するデータ配線ＤＬの一部は、ソース電極Ｓとなる。すなわち、ソース電極Ｓは、データ配線ＤＬから分岐する形状を有さず、データ配線ＤＬの一部がソース電極Ｓとして機能する。第１のチャネル領域Ａ１においてゲート配線ＧＬの下部側に延びた領域は、第１のドレイン領域ＤＡ１となる。第１の薄膜トランジスタＴ１は、ソース電極Ｓ、第１のソース領域ＳＡ１、第１のチャネル領域Ａ１、第１のゲート電極Ｇ１、及び第１のドレイン領域ＤＡ１を備える。
【００８８】
第２の半導体層ＳＥ２は、データ配線ＤＬから画素領域に延びた斜線線分形状を有する。第２の半導体層ＳＥ２は、ゲート配線ＧＬの下辺から延びてゲート配線ＧＬを横切り、ゲート配線ＧＬの上辺の画素領域で終端する斜線線分形状を有する。
【００８９】
第２の半導体層ＳＥ２においてゲート配線ＧＬと重なる領域は、第２のチャネル領域Ａ２となる。第２のチャネル領域Ａ２においてゲート配線ＧＬの下辺外部に延びた領域は、第２のソース領域ＳＡ２となる。第２のチャネル領域Ａ２においてゲート配線ＧＬの上辺の外部である画素領域に延びた領域は、第２のドレイン領域ＤＡ２となる。第２のドレイン領域ＤＡ２は、ドレイン電極Ｄと連結される。第２の薄膜トランジスタＴ２は、第２のソース領域ＳＡ２、第２のチャネル領域Ａ２、第２のゲート電極Ｇ２、第２のドレイン領域ＤＡ２、及びドレイン電極Ｄを備える。
【００９０】
ドレイン電極Ｄは、画素領域においてゲート配線ＤＬ側に延びる四角形状を有することが好ましい。ドレイン電極Ｄがゲート配線ＧＬと重なった構造を有することにより、画素領域内で開口領域を最大限に確保することができる。
【００９１】
画素領域内には、ドレイン電極Ｄと連結された画素電極ＰＸＬが配置されている。画素電極ＰＸＬは、線分形状を有する複数本の線分が平行して配置されることができる。
【００９２】
図９をさらに参照して、本発明の第３実施形態に係る液晶表示装置用の薄膜トランジスタ基板の構造について説明する。図９に示すように、基板ＳＵＢ上に第１のゲート電極Ｇ１及び第２のゲート電極Ｇ２が形成されている。第１のゲート電極Ｇ１及び第２のゲート電極Ｇ２は、ゲート配線ＧＬから分岐された形状を有さず、ゲート配線ＧＬの一部である。
【００９３】
第１のゲート電極Ｇ１及び第２のゲート電極Ｇ２上には、第１のゲート絶縁膜ＧＩ１が基板ＳＵＢの全体を覆っている。第１のゲート絶縁膜ＧＩ１上には、第１の半導体層ＳＥ１が形成されている。第１の半導体層ＳＥ１は、第１のゲート電極Ｇ１を横切る形状を有する。第１の半導体層ＳＥ１のうち、第１のゲート電極Ｇ１と重なる部分は、第１のチャネル領域Ａ１となる。第１のチャネル領域Ａ１の一側部は、第１のソース領域ＳＡ１となり、他側部は、第１のドレイン領域ＤＡ１となる。
【００９４】
第１の半導体層ＳＥ１上には、第２のゲート絶縁膜ＧＩ２が基板ＳＵＢの全体を覆っている。第２のゲート絶縁膜ＧＩ２には、第１のドレイン領域ＤＡ１を露出するソース・ドレインコンタクトホールＳＤＨが形成されている。第２のゲート絶縁膜ＧＩ２上には、第２の半導体層ＳＥ２が形成されている。第２の半導体層ＳＥ２は、第２のゲート電極Ｇ２を横切る形状を有する。第２の半導体層ＳＥ２のうち、第２のゲート電極Ｇ２と重なる部分は、第２のチャネル領域Ａ２となる。第２のチャネル領域Ａ２の一側部は、第２のソース領域ＳＡ２となり、他側部は、第２のドレイン領域ＤＡ２となる。第２のソース領域ＳＡ２は、ソース・ドレインコンタクトホールＳＤＨを介して第１のドレイン領域ＤＡ１と接触する。
【００９５】
第２の半導体層ＳＥ２上には、中間絶縁膜ＩＮが基板ＳＵＢの全体を覆っている。中間絶縁膜ＩＮには、第２のドレイン領域ＤＡ２を露出するドレインコンタクトホールＤＨが形成されている。また、中間絶縁膜ＩＮと第２のゲート絶縁膜ＧＩ２とを貫通して第１のソース領域ＳＡ１を露出するソースコンタクトホールＳＨが形成されている。
【００９６】
中間絶縁膜ＩＮ上には、データ配線ＤＬ及びドレイン電極Ｄが形成されている。データ配線ＤＬは、ソースコンタクトホールＳＨを介して第１のソース領域ＳＡ１と接触する。データ配線ＤＬのうち、第１のソース領域ＳＡ１と接触する部分は、ソース電極Ｓとなる。ドレイン電極Ｄは、ドレインコンタクトホールＤＨを介して第２のドレイン領域ＤＡ２と接触する。すなわち、第１の薄膜トランジスタＴ１は、第２の薄膜トランジスタＴ２と直列に連結された構造を有する。
【００９７】
データ配線ＤＬ及びドレイン電極Ｄ上には、平坦化膜ＰＡＣが基板ＳＵＢの全体を覆う。平坦化膜ＰＡＣは、有機物質を含むことができる。または、無機物質を含む無機膜と有機物質を含む有機膜とが順次積層されることもできる。平坦化膜ＰＡＣには、ドレイン電極Ｄの一部を露出する画素コンタクトホールＰＨが形成されている。
【００９８】
平坦化膜ＰＡＣ上には、共通電極ＣＯＭが形成されている。共通電極ＣＯＭは、基板ＳＵＢの全体を覆う薄い板状構造を有することができる。特に、画素コンタクトホールＰＨが形成された部位には、共通電極ＣＯＭが配置されないように形成することが好ましい。共通電極ＣＯＭ上には、保護膜ＰＡＳが基板ＳＵＢの全体を覆っている。保護膜ＰＡＳには、画素コンタクトホールＰＨが形成されている。すなわち、画素コンタクトホールＰＨは、平坦化膜ＰＡＣと保護膜ＰＡＳとで同じ部分をパターニングして形成されている。
【００９９】
保護膜ＰＡＳ上には、画素電極ＰＸＬが形成されている。画素電極ＰＸＬは、画素コンタクトホールＰＨを介してドレイン電極Ｄと接触する。画素電極ＰＸＬは、画素領域内で共通電極ＣＯＭと重なる線分形状を有する。画素電極ＰＸＬと共通電極ＣＯＭとの間には、フリンジフィールドが形成されて液晶を駆動する。
【０１００】
第３実施形態に係る液晶表示装置用の薄膜トランジスタ基板は、２つの薄膜トランジスタを備える。すなわち、画素電極を駆動するための薄膜トランジスタと素子の特性を補償できる補償薄膜トランジスタとを備えることにより、優れた性能を確保できる。
【０１０１】
第３実施形態では、２つの薄膜トランジスタを垂直構造に積層するが、第２実施形態とは異なり、これら２つの薄膜トランジスタは重ならない。したがって、第２実施形態に比べて、薄膜トランジスタが占める面積がより大きくなり得る。第２実施形態の場合、薄膜トランジスタが完全に重なっており、同じゲート電極が２つのチャネル領域と重なるため、寄生容量が大きくなり、素子の駆動に問題が生じ得る。しかし、第３実施形態では、チャネル領域が互いに重ならず、寄生容量を減らし、円滑な素子作動を確保できる。
【０１０２】
第３実施形態は、素子の特性を安定して確保するとともに、画素領域内で薄膜トランジスタが占める面積を最小化することにより、開口率を最大限に確保することができる。特に、８００ＤＰＩ以上の超高解像度を実現する場合、優れた性能と高開口率とを同時に確保することができる。
【０１０３】
＜第４実施形態＞
以上の実施形態等では、ボトムゲート（Ｂｏｔｔｏｍ  Ｇａｔｅ）構造の場合についてのみ説明した。また、第１の薄膜トランジスタＴ１と第２の薄膜トランジスタＴ２とのゲート電極Ｇ１、Ｇ２が同じゲート配線ＧＬの一部分として形成した場合のみを説明した。以下の実施形態等では、他の構造の場合について説明する。ゲート電極の層間位置によって区分される構造的特徴は、平面図上では十分に示すことができず、断面図によって確実に区分を示すことが可能である。したがって、説明の都合上、平面図は、第２実施形態である図６を参照する。しかし、第３実施形態にもゲート電極及びゲート配線の位置を異にする構造を適用できる。
【０１０４】
以下、図１０を参照して、本発明の第４実施形態について説明する。図１０は、本発明の第４実施形態に係る補償薄膜トランジスタを備える液晶表示装置用の薄膜トランジスタ基板を示す断面図である。
【０１０５】
図１０に示すように、基板ＳＵＢ上に第１の半導体層ＳＥ１が形成されている。第１の半導体層ＳＥ１上には、第１のゲート絶縁膜ＧＩ１が基板ＳＵＢの全体を覆っている。第１のゲート絶縁膜ＧＩ１上には、第１のゲート電極Ｇ１が形成されている。第１のゲート電極Ｇ１は、ゲート配線ＧＬから分岐された形状を有さず、ゲート配線ＧＬの一部である。第１のゲート電極Ｇ１は、第２のゲート電極Ｇ２としても使用される。すなわち、第１のゲート電極Ｇ１と第２のゲート電極Ｇ２とは、ゲート配線ＧＬのうち、同じ部分である。
【０１０６】
第１の半導体層ＳＥ１は、第１のゲート電極Ｇ１を横切る形状を有する。第１の半導体層ＳＥ１のうち、第１のゲート電極Ｇ１と重なる部分は、第１のチャネル領域Ａ１となる。第１のチャネル領域Ａ１の一側部は、第１のソース領域ＳＡ１となり、他側部は、第１のドレイン領域ＤＡ１となる。
【０１０７】
第２のゲート電極Ｇ２でもある、第１のゲート電極Ｇ１上には、第２のゲート絶縁膜ＧＩ２が基板ＳＵＢの全体を覆っている。第２のゲート絶縁膜ＧＩ２には、第１のドレイン領域ＤＡ１を露出するソース・ドレインコンタクトホールＳＤＨが形成されている。第２のゲート絶縁膜ＧＩ２上には、第２の半導体層ＳＥ２が形成されている。第２の半導体層ＳＥ２は、第１のゲート電極Ｇ１でもある、第２のゲート電極Ｇ２を横切る形状を有する。
【０１０８】
同じゲート電極が第１の半導体層ＳＥ１と第２の半導体層ＳＥ２とに対するゲート機能を果たす。第２の半導体層ＳＥ２のうち、第２のゲート電極Ｇ２と重なる部分は、第２のチャネル領域Ａ２となる。第２のチャネル領域Ａ２の一側部は、第２のソース領域ＳＡ２となり、他側部は、第２のドレイン領域ＤＡ２となる。第２のソース領域ＳＡ２は、ソース・ドレインコンタクトホールＳＤＨを介して第１のドレイン領域ＤＡ１と接触する。
【０１０９】
第２の半導体層ＳＥ２上には、中間絶縁膜ＩＮが基板ＳＵＢの全体を覆っている。中間絶縁膜ＩＮには、第２のドレイン領域ＤＡ２を露出するドレインコンタクトホールＤＨが形成されている。また、中間絶縁膜ＩＮ、第２のゲート絶縁膜ＧＩ２、及び第１のゲート絶縁膜ＧＩ１を貫通して第１のソース領域ＳＡ１を露出するソースコンタクトホールＳＨが形成されている。
【０１１０】
中間絶縁膜ＩＮ上には、データ配線ＤＬ及びドレイン電極Ｄが形成されている。データ配線ＤＬは、ソースコンタクトホールＳＨを介して第１のソース領域ＳＡ１と接触する。データ配線ＤＬのうち、第１のソース領域ＳＡ１と接触する部分は、ソース電極Ｓとなる。ドレイン電極Ｄは、ドレインコンタクトホールＤＨを介して第２のドレイン領域ＤＡ２と接触する。すなわち、第１の薄膜トランジスタＴ１は、第２の薄膜トランジスタＴ２と直列に連結された構造を有する。特に、第２のゲート絶縁膜Ｇ２を挟んで垂直方向に重なることにより、同じ面積に２つの薄膜トランジスタを形成した構造を有する。
【０１１１】
データ配線ＤＬ及びドレイン電極Ｄ上には、平坦化膜ＰＡＣが基板ＳＵＢの全体を覆う。平坦化膜ＰＡＣは、有機物質を含むことができる。または、無機物質を含む無機膜と有機物質を含む有機膜とが順次積層されることもできる。平坦化膜ＰＡＣには、ドレイン電極Ｄの一部を露出する画素コンタクトホールＰＨが形成されている。
【０１１２】
平坦化膜ＰＡＣ上には、共通電極ＣＯＭが形成されている。共通電極ＣＯＭは、基板ＳＵＢの全体を覆う薄い板状構造を有することができる。特に、画素コンタクトホールＰＨが形成された部位には、共通電極ＣＯＭが配置されないように形成することが好ましい。共通電極ＣＯＭ上には、保護膜ＰＡＳが基板ＳＵＢの全体を覆っている。保護膜ＰＡＳには、画素コンタクトホールＰＨが形成されている。すなわち、画素コンタクトホールＰＨは、平坦化膜ＰＡＣと保護膜ＰＡＳとで同じ部分をパターニングして形成されている。
【０１１３】
保護膜ＰＡＳ上には、画素電極ＰＸＬが形成されている。画素電極ＰＸＬは、画素コンタクトホールＰＨを介してドレイン電極Ｄと接触する。画素電極ＰＸＬは、画素領域内で共通電極ＣＯＭと重なる線分形状を有する。画素電極ＰＸＬと共通電極ＣＯＭとの間にはフリンジフィールドが形成されて液晶を駆動する。
【０１１４】
第４実施形態では、ゲート配線ＧＬが第１の半導体層ＳＥ１と第２の半導体層ＳＥ２との間に介在された構造を有する。その結果、第１の薄膜トランジスタＴ１は、トップゲート（Ｔｏｐ  Ｇａｔｅ）構造を有することに対し、第２の薄膜トランジスタＴ２は、ボトムゲート構造を有する。
【０１１５】
＜第５実施形態＞
以下、図１１を参照して、本発明の第５実施形態について説明する。図１１は、本発明の第５実施形態に係る補償薄膜トランジスタを備える液晶表示装置用の薄膜トランジスタ基板を示す断面図である。
【０１１６】
図１１に示すように、基板ＳＵＢ上に第１の半導体層ＳＥ１が形成されている。第１の半導体層ＳＥ１上には、第１のゲート絶縁膜ＧＩ１が基板ＳＵＢの全体を覆っている。第１のゲート絶縁膜ＧＩ１には、第１のドレイン領域ＤＡ１を露出するソース・ドレインコンタクトホールＳＤＨが形成されている。
【０１１７】
第１のゲート絶縁膜ＧＩ１上には、第２の半導体層ＳＥ２が形成されている。第２の半導体層ＳＥ２は、ソース・ドレインコンタクトホールＳＤＨを介して第１の半導体層ＳＥ１と連結されている。第２の半導体層ＳＥ２上には、第２のゲート絶縁膜ＧＩ２が基板ＳＵＢの全体を覆っている。
【０１１８】
第２のゲート絶縁膜ＧＩ２上には、ゲート配線ＧＬが形成されている。特に、ゲート配線ＧＬは、第１の半導体層ＳＥ１及び第２の半導体層ＳＥ２を横切って配置されることによって第１の半導体層ＳＥ１及び第２の半導体層ＳＥ２と重なる構造を有する。ゲート配線ＧＬにおいて第１の半導体層ＳＥ１と重なる領域は、ゲート電極Ｇ１となる。また、ゲート配線ＧＬにおいて第２の半導体層ＳＥ２と重なる領域は、第２のゲート電極Ｇ２となる。
【０１１９】
第１のゲート電極Ｇ１及び第２のゲート電極Ｇ２は、ゲート配線ＧＬから分岐された形状を有さず、ゲート配線ＧＬの一部である。ここで、ゲート配線ＧＬの同じ領域が第１の半導体層ＳＥ１及び第２の半導体層ＳＥ２と重なるので、第１のゲート電極Ｇ１と第２のゲート電極Ｇ２とは同じ電極になる。
【０１２０】
第１の半導体層ＳＥ１のうち、第１のゲート電極Ｇ１と重なる部分は、第１のチャネル領域Ａ１となる。第１のチャネル領域Ａ１の一側部は、第１のソース領域ＳＡ１となり、他側部は、第１のドレイン領域ＤＡ１となる。第２の半導体層ＳＥ２のうち、第２のゲート電極Ｇ２と重なる部分は、第２のチャネル領域Ａ２となる。第２のチャネル領域Ａ２の一側部は、第２のソース領域ＳＡ２となり、他側部は、第２のドレイン領域ＤＡ２となる。第２のソース領域ＳＡ２は、ソース・ドレインコンタクトホールＳＤＨを介して第１のドレイン領域ＤＡ１と接触する。
【０１２１】
第１及び第２のゲート電極Ｇ１、Ｇ２を備えるゲート配線ＧＬ上には、中間絶縁膜ＩＮが基板ＳＵＢの全体を覆っている。中間絶縁膜ＩＮには、第２のドレイン領域ＤＡ２を露出するドレインコンタクトホールＤＨが形成されている。また、中間絶縁膜ＩＮ、第２のゲート絶縁膜ＧＩ２、及び第１のゲート絶縁膜ＧＩ１を貫通して第１のソース領域ＳＡ１を露出するソースコンタクトホールＳＨが形成されている。
【０１２２】
中間絶縁膜ＩＮ上には、データ配線ＤＬ及びドレイン電極Ｄが形成されている。データ配線ＤＬは、ソースコンタクトホールＳＨを介して第１のソース領域ＳＡ１と接触する。データ配線ＤＬのうち、第１のソース領域ＳＡ１と接触する部分は、ソース電極Ｓとなる。ドレイン電極Ｄは、ドレインコンタクトホールＤＨを介して第２のドレイン領域ＤＡ２と接触する。すなわち、第１の薄膜トランジスタＴ１は、第２の薄膜トランジスタＴ２と直列に連結された構造を有する。特に、第１のゲート絶縁膜Ｇ１を挟んで垂直方向に重なることによって、同じ面積に２つの薄膜トランジスタを形成した構造を有する。
【０１２３】
データ配線ＤＬ及びドレイン電極Ｄ上には、平坦化膜ＰＡＣが基板ＳＵＢの全体を覆う。平坦化膜ＰＡＣは、有機物質を含むことができる。または、無機物質を含む無機膜と有機物質を含む有機膜とが順次積層されることもできる。平坦化膜ＰＡＣには、ドレイン電極Ｄの一部を露出する画素コンタクトホールＰＨが形成されている。
【０１２４】
平坦化膜ＰＡＣ上には、共通電極ＣＯＭが形成されている。共通電極ＣＯＭは、基板ＳＵＢの全体を覆う薄い板状構造を有することができる。特に、画素コンタクトホールＰＨが形成された部位には、共通電極ＣＯＭが配置されないように形成することが好ましい。共通電極ＣＯＭ上には、保護膜ＰＡＳが基板ＳＵＢの全体を覆っている。保護膜ＰＡＳには、画素コンタクトホールＰＨが形成されている。すなわち、画素コンタクトホールＰＨは、平坦化膜ＰＡＣと保護膜ＰＡＳとで同じ部分をパターニングして形成されている。
【０１２５】
保護膜ＰＡＳ上には、画素電極ＰＸＬが形成されている。画素電極ＰＸＬは、画素コンタクトホールＰＨを介してドレイン電極Ｄと接触する。画素電極ＰＸＬは、画素領域内で共通電極ＣＯＭと重なる線分形状を有する。画素電極ＰＸＬと共通電極ＣＯＭとの間には、フリンジフィールドが形成されて液晶を駆動する。
【０１２６】
第５実施形態では、ゲート配線ＧＬが第１の半導体層ＳＥ１と第２の半導体層ＳＥ２の両方の上層で重なるように形成される。その結果、第１の薄膜トランジスタＴ１及び第２の薄膜トランジスタＴ２は共にトップゲート構造を有する。
【０１２７】
以上の実施形態等では、ゲート電極がゲート配線の一部分である構造について説明した。また、第１及び第２のゲート電極がゲート配線の一部分として形成された構造についてのみ説明した。図面に示してはいないが、必要であれば、第１のゲート電極及び第２のゲート電極のうち、いずれか１つは、ゲート配線の一部として形成することに対し、他の１つは、別の電極で形成することができる。例えば、第１のゲート電極は、ゲート配線の一部として第１の薄膜トランジスタ層の下部に配置されることに対し、第２のゲート電極は、第２の薄膜トランジスタ層の上部に配置された別の電極でありうる。この場合、第２のゲート電極は、絶縁膜を貫通するコンタクトホールを介してゲート配線と連結することが好ましい。
【０１２８】
以上で説明した内容によって、当業者であれば、本発明の技術思想を逸脱しない範囲で様々な変更及び修正が可能であることが分かるであろう。したがって、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲により定められなければならないであろう。
【図１】
2020003808.tif 000003
【図２】
2020003808.tif 000004
【図３】
2020003808.tif 000005
【図４】
2020003808.tif 000006
【図５】
2020003808.tif 000007
【図６】
2020003808.tif 000008
【図７】
2020003808.tif 000009
【図８】
2020003808.tif 000010
【図９】
2020003808.tif 000011
【図１０】
2020003808.tif 000012
【図１１】
2020003808.tif 000013