(57)【要約】【課題】デバイス上に選択的に陽イオン種を含む遷移金属酸化物を形成する。【解決手段】チャネル部と、ゲート絶縁膜を介して前記チャネル部と反対側に設けられたゲート電極と、を備え、前記ゲート絶縁膜は、第一の遷移金属酸化物を有する第一の部分、および第二の遷移金属酸化物と陽イオン種を有し前記第一の部分と前記陽イオン種の濃度が異なる第二の部分を有する、半導体装置。【選択図】図１
2020102484.tif 000002
【特許請求の範囲】
【請求項１】
チャネル部と、
ゲート絶縁膜を介して前記チャネル部と反対側に設けられたゲート電極と、
を備え、
前記ゲート絶縁膜は、第一の遷移金属酸化物を有する第一の部分、および第二の遷移金属酸化物と陽イオン種を有し前記第一の部分と前記陽イオン種の濃度が異なる第二の部分を有する、半導体装置。
【請求項２】
前記第一の遷移金属酸化物に含まれる遷移金属元素、および前記第二の遷移金属酸化物に含まれる遷移金属元素には、Ｈｆ、Ｚｒの少なくとも１以上が含まれる、請求項１に記載の半導体装置。
【請求項３】
前記第一の遷移金属酸化物は、前記第二の遷移金属酸化物と同じものである、請求項１に記載の半導体装置。
【請求項４】
前記第一の部分の膜厚、および前記第二の部分の膜厚は、２ｎｍ以上３０ｎｍ以下である、請求項１に記載の半導体装置。
【請求項５】
前記陽イオン種には、Ｓｉ、Ｇｅ、Ｓｎ、Ａｌ、Ｇａ、Ｉｎ、Ｓｒ、Ｓｃ、Ｙ、Ｌａ、Ｔｉ、Ｃｅ、Ｎｂ、Ｔａ、Ｇｄの少なくとも１以上が含まれる、請求項１に記載の半導体装置。
【請求項６】
前記第一の部分の前記陽イオン種の濃度は、前記第二の部分の前記陽イオン種の濃度より低い、請求項１に記載の半導体装置。
【請求項７】
前記第一の部分には、前記陽イオン種が含まれない、請求項６に記載の半導体装置。
【請求項８】
前記第二の部分では、前記陽イオン種が濃度勾配を有する、請求項１に記載の半導体装置。
【請求項９】
前記第一の部分の誘電率は、前記第二の部分の誘電率よりも低い、請求項１に記載の半導体装置。
【請求項１０】
前記第一の部分は、前記ゲート電極の側面に延伸して設けられる、請求項１に記載の半導体装置。
【請求項１１】
前記ゲート絶縁膜に接して設けられたサイドウォール部をさらに備え、前記第一の部分のみが、前記ゲート電極および前記サイドウォール部の間に挟まれる、請求項１０に記載の半導体装置。
【請求項１２】
前記ゲート絶縁膜は、複数の膜が積層されて設けられる、請求項１に記載の半導体装置。
【請求項１３】
前記チャネル部は、半導体基板に設けられる、請求項１に記載の半導体装置。
【請求項１４】
前記チャネル部は、凸設された半導体層に設けられる、請求項１に記載の半導体装置。
【請求項１５】
チャネル部を形成することと、
ゲート絶縁膜を介して前記チャネル部と反対側に設けられたゲート電極を形成することと、
を含み、
前記ゲート絶縁膜は、第一の遷移金属酸化物を有する第一の部分、および第二の遷移金属酸化物と陽イオン種を有し前記第一の部分と前記陽イオン種の濃度が異なる第二の部分を有して形成される、半導体装置の製造方法。
【請求項１６】
前記陽イオン種は、イオン注入法により添加される、請求項１５に記載の半導体装置の製造方法。
【請求項１７】
チャネル部と、
ゲート絶縁膜を介して前記チャネル部と反対側に設けられたゲート電極と、
を備え、
前記ゲート絶縁膜は、第一の遷移金属酸化物を有する第一の部分、および第二の遷移金属酸化物と陽イオン種を有し前記第一の部分と前記陽イオン種の濃度が異なる第二の部分を有する、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置及びその製造方法、並びに電子機器に関するものである。
【背景技術】
【０００２】
金属−酸化膜（絶縁膜）−半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ（ｉｎｓｕｌａｔｏｒ）−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ、ＭＯＳＦＥＴあるいはＭＩＳＦＥＴ、以下代表してＭＯＳＦＥＴと称する）は、半導体装置の基本的な素子である。
【０００３】
近年、ＭＯＳＦＥＴは、半導体装置の小型化及び高集積化に伴い、ますます微細化されてきている。そのため、ＭＯＳＦＥＴのゲート絶縁膜では、比誘電率を更に高めることや誘電特性を変化させる試みがなされており、例えば、材料種の変更、添加材の導入や結晶構造の変化等が検討されている（国際公開第１０／０５０２９１号）。これらの誘電体膜は、ＭＯＳＦＥＴの他、強誘電体メモリやＮｅｇａｔｉｖｅ  ｃａｐａｃｉｔａｎｃｅ  ＦＥＴ等のデバイスへの応用が期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第１０／０５０２９１号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、原子層堆積法（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ）等で成膜された誘電体膜は、陽イオン種などの添加剤をデバイスの全面に含んで形成されてしまう。従って、このような誘電体膜では、デバイス構成上望まない領域に陽イオン種が含まれてしまう場合があり、所望のデバイス特性が出ない場合がある。
【課題を解決するための手段】
【０００６】
本開示によれば、チャネル部と、ゲート絶縁膜を介して前記チャネル部と反対側に設けられたゲート電極と、を備え、前記ゲート絶縁膜は、第一の遷移金属酸化物を有する第一の部分、および第二の遷移金属酸化物と陽イオン種を有し前記第一の部分と前記陽イオン種の濃度が異なる第二の部分を有する、半導体装置が提供される。
【０００７】
また、本開示によれば、チャネル部を形成することと、ゲート絶縁膜を介して前記チャネル部と反対側に設けられたゲート電極を形成することと、を含み、前記ゲート絶縁膜は、第一の遷移金属酸化物を有する第一の部分、および第二の遷移金属酸化物と陽イオン種を有し前記第一の部分と前記陽イオン種の濃度が異なる第二の部分を有して形成される、半導体装置の製造方法が提供される。
【０００８】
また、本開示によれば、チャネル部と、ゲート絶縁膜を介して前記チャネル部と反対側に設けられたゲート電極と、を備え、前記ゲート絶縁膜は、第一の遷移金属酸化物を有する第一の部分、および第二の遷移金属酸化物と陽イオン種を有し前記第一の部分と前記陽イオン種の濃度が異なる第二の部分を有する、電子機器が提供される。
【図面の簡単な説明】
【０００９】
【図１】本開示の第１の実施形態に係る半導体装置を示す断面図である。
【図２Ａ】同実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２Ｂ】同実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２Ｃ】同実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２Ｄ】同実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２Ｅ】同実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２Ｆ】同実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２Ｇ】同実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２Ｈ】同実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２Ｉ】同実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】同実施形態に係る半導体装置の変形例を示す断面図である。
【図４】本開示の第２の実施形態に係る半導体装置を示す断面図である。
【図５Ａ】同実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５Ｂ】同実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５Ｃ】同実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５Ｄ】同実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６Ａ】同実施形態に係る半導体装置の変形例を示す断面図である。
【図６Ｂ】同実施形態に係る半導体装置の変形例を示す断面図である。
【図７】本開示の関連技術に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１１】
なお、以下の説明にて参照する各図面では、説明の便宜上、一部の構成部材の大きさを誇張して表現している場合がある。したがって、各図面において図示される構成部材同士の相対的な大きさは、必ずしも実際の構成部材同士の大小関係を正確に表現するものではない。また、以下の説明では、基板及び層の積層方向を上下方向と表現し、基板側を下側と定義する。
【００１２】
なお、説明は以下の順序で行うものとする。
１．第１の実施の形態（プレーナ型ＭＯＳＦＥＴの例）
１．１．プレーナ型ＭＯＳＦＥＴの構造
１．２．プレーナ型ＭＯＳＦＥＴのプロセスフロー
１．３．プレーナ型ＭＯＳＦＥＴの変形例
２．第２の実施の形態（Ｆｉｎ型ＭＯＳＦＥＴの例）
２．１．Ｆｉｎ型ＭＯＳＦＥＴの構造
２．２．Ｆｉｎ型ＭＯＳＦＥＴのプロセスフロー
２．３．Ｆｉｎ型ＭＯＳＦＥＴの変形例
【００１３】
＜１．第１の実施形態＞
［１．１．プレーナ型ＭＯＳＦＥＴの構造］
まず、図１を参照して、本開示の第１の実施形態に係る半導体装置の構成について説明する。
【００１４】
図１に示すように、半導体基板１００上に第一のゲート絶縁膜１１０、第二のゲート絶縁膜１１１が形成され、第二のゲート絶縁膜１１１は、第一の部分１１１Ａと、第二の部分１１１Ｂと、を含む。第一のゲート絶縁膜１１０、第二のゲート絶縁膜１１１の上層にゲート電極１１２が形成されている。さらに、ゲート絶縁膜１１１の両側部にサイドウォール絶縁膜１０３及び層間絶縁膜１０４が形成されている。すなわち、半導体装置１０は、プレーナ型のＭＯＳＦＥＴである。なお、図１では、ソース電極及びドレイン電極は、図示を省略した。
【００１５】
上記の構成において、第二のゲート絶縁膜１１１のうち、少なくとも第二の部分１１１Ｂは陽イオン種などの添加剤を有した誘電体膜である。
【００１６】
半導体基板１００は、半導体材料で形成され、半導体基板１００にはソース領域、ドレイン領域、及びチャネル部が形成される。具体的には、第一のゲート絶縁膜１１０、及び第二のゲート絶縁膜１１１の下側の半導体基板１００にチャネル部が形成され、半導体基板１００のチャネル部の両側にソース領域及びドレイン領域がそれぞれ形成される。半導体基板１００は、例えば、多結晶、単結晶又はアモルファスのシリコン（Ｓｉ）基板であってもよい。または、半導体基板１００は、上記のシリコン基板の内部にＳｉＯ２などの絶縁膜が挟み込まれた、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板であってもよい。さらには、半導体基板１００は、例えば、ガリウムヒ素（ＧａＡｓ）基板などの化合物半導体基板、窒化ガリウム（ＧａＮ）基板、又はシリコンカーバイド（ＳｉＣ）基板等の他の種類の半導体基板が用いられてもよく、サファイア等の半導体以外の材料によって形成された基板にシリコン（Ｓｉ）等を成膜した基板であってもよい。
【００１７】
第一のゲート絶縁膜１１０、及び第二のゲート絶縁膜１１１は、それぞれ半導体基板１００の上に順次設けられる。第一のゲート絶縁膜１１０、及び第二のゲート絶縁膜１１１は、無機絶縁体にて構成され、無機酸化物又は無機窒化物で構成されてもよい。例えば、第一のゲート絶縁膜１１０、及び第二のゲート絶縁膜１１１は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などで構成されてもよく、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウムハフニウム（ＨｆＡｌＯ２）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）又は酸化チタン（ＴｉＯ２）などで構成されてもよい。第一のゲート絶縁膜１１０、及び第二のゲート絶縁膜１１１は、同じ材料で形成されてもよく、異なる材料で形成されてもよい。第一のゲート絶縁膜１１０、及び第二のゲート絶縁膜１１１は、半導体基板１００の上に上記の無機酸化物又は無機窒化物を成膜することで形成されてもよく、半導体基板１００の表面から所定の深さまでを酸化することで形成されてもよい。
【００１８】
ここで、第二のゲート絶縁膜１１１は、第一のゲート絶縁膜１１０の上からゲート電極１１２の側面にも延伸されて設けられてもよい。具体的には、第二のゲート絶縁膜１１１は、第一のゲート絶縁膜１１０の上に設けられた第二の部分１１１Ｂと、ゲート電極１１２の側面に延伸する第一の部分１１１Ａとを含むように設けられてもよい。これによれば、第二のゲート絶縁膜１１１は、ゲート電極１１２の底面及び側面に沿って凹形状となるように設けられ得る。
【００１９】
第二のゲート絶縁膜１１１は、添加剤として陽イオン種である、Ｓｉ、Ｇｅ、Ｓｎ、Ａｌ、Ｇａ、Ｉｎ、Ｓｒ、Ｓｃ、Ｙ、Ｌａ、Ｔｉ、Ｃｅ、Ｎｂ、Ｔａ、Ｇｄの少なくとも１以上を含み、第一の部分１１１Ａの陽イオン種の濃度は第二の部分１１１Ｂの陽イオン種の濃度と異なるように設けられる。例えば、第一の部分１１１Ａの陽イオン種の濃度は、第二の部分１１１Ｂの陽イオン種の濃度よりも低く設けられてもよい。陽イオン種を含む誘電体膜は誘電率が高くなるため、ゲート電極１１２の側面に設けられる誘電体膜の陽イオン種の濃度を低くすることで、半導体装置１０の寄生容量を低減することができる。すなわち、半導体装置１０は、第一の部分１１１Ａの誘電率を第二の部分１１１Ｂの誘電率よりも低くすることができるため、ゲート電極１１２の側方に形成される寄生容量を低減することができる。
【００２０】
また、第二の部分１１１Ｂの陽イオン種の濃度は、濃度勾配を有してもよい。具体的には、第二の部分１１１Ｂの陽イオン種の濃度は、第二のゲート絶縁膜１１１の膜厚方向に濃度勾配を有してもよい。
【００２１】
例えば、このような第二のゲート絶縁膜１１１は、無機酸化物又は無機窒化物を成膜した後、第二の部分１１１Ｂに対応する領域にイオン注入によって陽イオン種を添加し、アニール処理にて結晶化させることで形成することができる。半導体装置１０では、この形成方法を用いることによって、第二のゲート絶縁膜１１１の所定の部分に選択的に陽イオン種を添加することができる。このような場合、第二のゲート絶縁膜１１１の第一の部分１１１Ａは、陽イオン種を含まないことがあり得る。
【００２２】
また、第一のゲート絶縁膜１１０、及び第二のゲート絶縁膜１１１は、それぞれ複数の膜を積層することで設けられてもよい。これにより、第一のゲート絶縁膜１１０、及び第二のゲート絶縁膜１１１は、膜特性の制御をより容易に、かつ精密に行うことができる。
【００２３】
第二のゲート絶縁膜１１１の膜厚は、２ｎｍ以上３０ｎｍ以下とすることが好ましい。第二のゲート絶縁膜１１１の膜厚が２ｎｍ未満である場合は、第二のゲート絶縁膜１１１が膜として形成されず結晶化できない可能性があるためである。また、第二のゲート絶縁膜１１１の膜厚が３０ｎｍよりも厚い場合は、陽イオン種をイオン注入する際にイオン注入深さが足りず、膜全体に陽イオン種が行き渡らない可能性があるためである。
【００２４】
ゲート電極１１２は、第一のゲート絶縁膜１１０、及び第二のゲート絶縁膜１１３を介してチャネル部が形成される半導体基板１００の反対側に導電性材料にて設けられる。ゲート電極１１２は、例えば、ポリシリコン等にて形成されてもよく、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、チタンアルミニウム（ＴｉＡｌ）、チタンシリコン（ＴｉＳｉ）、ニッケルシリコン（ＮｉＳｉ）、ハフニウム（Ｈｆ）、ハフニウムシリコン（ＨｆＳｉ）、タングステン（Ｗ）、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、コバルト（Ｃｏ）、コバルトシリコン（ＣｏＳｉ）、ルテニウム（Ｒｕ）、インジウム（Ｉｎ）等の金属、合金又は金属化合物にて形成されてもよい。または、ゲート電極１１２は、上述した材料からなる層を複数種積層した多層構造にて形成されてもよい。このような多層構造によれば、ゲート電極１１２は、配線抵抗等を低下させたり、仕事関数をより精密に制御したりすることが可能である。
【００２５】
サイドウォール絶縁膜１０３は、ゲート電極１１２の側方に第二のゲート絶縁膜１１１の第一の部分１１１Ａを介して設けられる。これにより、サイドウォール絶縁膜１０３と、ゲート電極１１２との間には、第一の部分１１１Ａのみが挟まれて設けられることがある。サイドウォール絶縁膜１０３は、絶縁性材料で構成することが可能であり、例えば、窒化シリコン膜、酸化シリコン膜、ＴＥＯＳ膜（すなわち、原料ガスにｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅを用いた酸化シリコン膜）などで構成されてもよい。
【００２６】
層間絶縁膜１０４は、ゲート電極１１２が設けられた側と反対側のサイドウォール絶縁膜１０３の側面に絶縁性材料で形成される。層間絶縁膜１０４は、窒化シリコン膜、酸化シリコン膜、ＴＥＯＳ膜（すなわち、原料ガスにｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅを用いた酸化シリコン膜）などで構成されてもよい。
【００２７】
次に、図７を参照して、比較例に係る半導体装置９０の構成について説明する。
【００２８】
比較例に係る半導体装置９０は、半導体装置１０の第二のゲート絶縁膜１１１に対応する第二のゲート絶縁膜１１３の構成が半導体装置１０と異なる。具体的には、比較例に係る半導体装置９０では、第二のゲート絶縁膜１１３は、陽イオン種などの添加剤を全体に含んで構成される。このため、比較例に係る半導体装置９０では、ゲート電極１１２の側壁に延伸して形成される第二のゲート絶縁膜１１３にも、ゲート電極１１２の底面に形成される第二のゲート絶縁膜１１３と同程度の濃度の陽イオン種が含まれてしまう。これは、比較例に係る半導体装置９０では、第二のゲート絶縁膜１１３は、原子層堆積法（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ）、化学気相成長法（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）、スパッタや電子線蒸着を含む物理気相成長法（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ、ＰＶＤ）で成膜され、デバイス全面に形成されるためである。
【００２９】
ＨｆＯ２、ＺｒＯ２などの誘電体膜は、通常、アモルファス（ａｍｏｒｐｈｏｕｓ、ａ相）であり、さらに半導体デバイス工程で用いられる１０００℃程度以下の温度域のアニールでは単斜晶（ｍｏｎｏｃｌｉｎｉｃ、ｍ相）に結晶化する。ところが、ＨｆＯ２、ＺｒＯ２などの誘電体膜は、意図的に陽イオン種などの他元素を添加した後にアニールすると、立方晶（ｃｕｂｉｃ、ｃ相）、正方晶（ｔｅｔｒａｇｏｎａｌ、ｔ相）、斜方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ、ｏ相）といった結晶構造をとることがある。これらのｃ相、ｔ相、ｏ相はいずれもａ相、ｍ相よりも誘電率が高いため、このような結晶構造の誘電体膜がゲート電極１１２の側面に形成される比較例に係る半導体装置９０では、寄生容量が増大してしまう。これに対し、本実施形態に係る半導体装置では、このような結晶構造の誘電体膜がゲート電極１１２の側面に形成されることを防止することができるため、寄生容量の増加を抑制することができる。
【００３０】
［１．２．プレーナ型ＭＯＳＦＥＴのプロセスフロー］
次に、図２Ａから図２Ｉを参照して、本開示の第１の実施形態に係る半導体装置の製造方法について説明する。
【００３１】
まず、図２Ａに示すように、例えば、シリコンで形成された半導体基板１００上にダミー絶縁膜１０１を形成し、さらにダミー絶縁膜１０１の上層にダミー電極１０２を形成する。なお、本実施形態に係る半導体装置１０では、ダミー絶縁膜１０１及びダミー電極１０２は、後段のプロセスで除去される。ダミー絶縁膜１０１及びダミー電極１０２は、半導体基板１００上に半導体装置１０と同時に形成される他の電界効果トランジスタのゲート絶縁膜及びゲート電極と同時に形成されてもよい。
【００３２】
次に、図２Ｂに示すように、フォトリソグラフィー技術又は電子線リソグラフィー技術を用いてパターニングされたレジストをマスクとしてドライエッチングなどを行うことで、ダミー絶縁膜１０１、ダミー電極１０２をパターン加工する。
【００３３】
次に、図２Ｃに示すように、絶縁膜を半導体基板１００全面に形成した後、該絶縁膜へのドライエッチングなどにより、ダミー絶縁膜１０１、及びダミー電極１０２の側壁部のみにサイドウォール絶縁膜１０３を形成する。サイドウォール絶縁膜１０３は、例えば、窒化シリコン膜、酸化シリコン、ＴＥＯＳなどをＣＶＤ法などにより形成した後、ドライエッチング法などにより全面をエッチングすることにより形成することができる。次に、例えばＣＶＤ法により半導体基板１００全面に層間絶縁膜１０４を形成する。層間絶縁膜１０４としては、例えば、ＴＥＯＳ膜などを用いることができる。次に、ダミー電極１０２の上面部が露出するように、層間絶縁膜１０４の一部を除去する。例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により層間絶縁膜１０４の一部を研磨除去する。
【００３４】
次に、図２Ｄに示すように、ダミー電極１０２、ダミー絶縁膜１０１を除去する。ダミー電極１０２は、例えば、ドライエッチング法を用いて選択的に除去することができる。また、ダミー絶縁膜１０１は、例えば、ドライエッチング法やウェットエッチング法を用いて選択的に除去することができる。
【００３５】
次に、図２Ｅに示すように、第一のゲート絶縁膜１１０及び第二のゲート絶縁膜１１１を半導体基板１００上全面に堆積する。ここで、第一のゲート絶縁膜１１０は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などで構成されてもよい。また、第二のゲート絶縁膜１１１は、例えば、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）などで構成されてもよい。第一のゲート絶縁膜１１０、及び第二のゲート絶縁膜１１１は、半導体基板１００の表面から所定の深さまでを酸化することで形成されてもよく、半導体基板１００の上に上記の無機酸化物又は無機窒化物をＡＬＤ法あるいはＣＶＤ法などを用いて形成されてもよい。
【００３６】
次に、図２Ｆに示すように、例えば、イオン注入法Ｉ１により陽イオン種である、Ｓｉ、Ｇｅ、Ｓｎ、Ａｌ、Ｇａ、Ｉｎ、Ｓｒ、Ｓｃ、Ｙ、Ｌａ、Ｔｉ、Ｃｅ、Ｎｂ、Ｔａ、又はＧｄを第二のゲート絶縁膜１１１に添加する。この際、基板に対して垂直方向からイオン注入を行うことで第二のゲート絶縁膜１１１の側面には陽イオン種が注入されず、自己整合的に第二のゲート絶縁膜１１１の側壁部と底面部の陽イオン種の濃度を変えることができる。また、必要に応じてマスク材を用い、所望の領域のみイオン注入することもできる。
【００３７】
次に、図２Ｇに示すように、ゲート電極１１２を第二のゲート絶縁膜１１１上全面にＣＶＤ法、ＡＬＤ法あるいはＰＶＤ法などにより堆積する。ここで、ゲート電極１１２は、例えば、金属、合金又は金属化合物にて形成されてもよい。
【００３８】
次に、図２Ｈに示すように、層間絶縁膜１０４の上面部が露出するように、ゲート電極１１２及び第二のゲート絶縁膜１１１を除去する。例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によりゲート電極１１２及び第二のゲート絶縁膜１１１を研磨除去する。
【００３９】
次に、図２Ｉに示すように、半導体装置１０を熱処理する。これにより、第二のゲート絶縁膜の第二の部分１１１Ｂが結晶化し、ａ相、ｍ相またはこれらの混相からｃ相、ｔ相、ｏ相またはこれらの混相に変化する。これらのｃ相、ｔ相、ｏ相の誘電率はいずれもａ相、ｍ相の誘電率よりも高いため、本実施形態に係る半導体装置の製造方法によれば、このような結晶構造の誘電体膜がソースドレイン領域側のゲート電極１１２の側面に形成されることを防止することができ、寄生容量の増加を抑制することができる。なお、熱処理はイオン注入法入Ｉ１の後であれば順序は問わずに行うことができる。
【００４０】
［１．３．プレーナ型ＭＯＳＦＥＴの変形例］
図３を参照して、本開示の第１の実施形態に係る半導体装置の構成の変形例について説明する。
【００４１】
図３に示す本変形例では、Ｎ型トランジスタ１０Ｎ及びＰ型トランジスタ１０Ｐを含むＣＭＯＳトランジスタである点が本開示の第１の実施形態に係る半導体装置の構成と異なる。具体的には、本変形例は、Ｎ型トランジスタ１０Ｎ及びＰ型トランジスタ１０Ｐの素子を分離する素子分離領域１２０、半導体基板１００と異なる材料で形成されたソースドレイン領域１２１、１２２、サイドウォール絶縁膜１０３に対してゲート絶縁膜１１１の反対側に設けられるライナー絶縁層１２３、１２４、ゲート電極を構成する第一の金属層１１２Ａ、第二の金属層１１２Ｂ、第三の金属層１１２Ｃ、第四の金属層１１２Ｄ、第五の金属層１１２Ｅ、第六の金属層１１２Ｆが積層されて設けられている。なお、上記の金属層は例示であり、金属層の層数は上記に限定されない。
【００４２】
なお、図３で示す構成のうち、図１で示した構成と同名及び同符号の構成については、実質的に図１で示した構成と同様であるため、ここでの説明は省略する。
【００４３】
素子分離領域１２０は、上述したダミー絶縁膜１０１を形成する前に、半導体基板１００中に形成されてもよい。また、ダミー絶縁膜１０１を形成する前に、イオン注入法にて不純物を導入して、半導体基板１００中にウェル領域を形成しておいてもよい。
【００４４】
ソースドレイン領域１２１、１２２は、半導体基板１００に対してサイドウォール絶縁膜１０３の選択比を高くし、半導体基板１００を選択的にエッチングすることで、形成されてもよい。上記により、半導体基板１００に溝を形成することもできる。その後、半導体基板１００のエッチングした領域内へ選択的にソースドレイン領域１２１、１２２を形成してもよい。ソースドレイン領域１２１は、例えば、圧縮応力を導入する際にはシリコンゲルマニウム（ＳｉＧｅ）、ソースドレイン領域１２２は、例えば、引っ張り応力を導入する際には炭化シリコン（ＳｉＣ）を選択エピタキシャル成長法にて堆積することで、形成することができる。これにより、ソースドレイン領域１２１、１２２は、チャネル部へ応力を印加することができ、デバイス特性を向上させることができる。
【００４５】
ライナー絶縁層１２３、１２４は、例えば、ＣＶＤ法により基板全面に応力導入層を形成することで設けられてもよい。応力導入層は、例えば、窒化シリコンを形成し、チャネルの種類に応じて引っ張り応力又は圧縮応力を持った膜とすることで形成することができる。これにより、ライナー絶縁層１２３、１２４は、チャネル部へ応力を印加することができ、デバイス特性を向上させることができる。
【００４６】
第一の金属層１１２Ａ、第二の金属層１１２Ｂ、第三の金属層１１２Ｃ、第四の金属層１１２Ｄ、第五の金属層１１２Ｅ、第六の金属層１１２Ｆは、例えばＣＶＤ法、ＡＬＤ法あるいはＰＶＤ法により、ポリシリコン層、金属層、金属化合物層を堆積して形成されてもよい。これにより、Ｎ型トランジスタ１０Ｎ又はＰ型トランジスタ１０Ｐのそれぞれのしきい値電圧や抵抗値を調整することができる。
【００４７】
例えば、第一の金属層１１２ＡはＴｉＮ、第二の金属層１１２ＢはＴａＮ、第三の金属層１１２ＣはＴｉＮ、第四の金属層１１２ＤはＴｉＮ、第五の金属層１１２ＥはＴｉＡｌ、第六の金属層１１２ＦはＷであってもよい。
【００４８】
以上にて本開示の第１の実施形態について詳細に説明した。また、本開示に係る技術は、強誘電体膜を用いたトランジスタやメモリ、Ｎｅｇａｔｉｖｅ  ｃａｐａｃｉｔａｎｃｅ  ＦＥＴのような極めて急峻な立ち上がり特性を示す論理回路デバイスにも応用することができる。
【００４９】
＜２．第２の実施の形態＞
［２．１．Ｆｉｎ型ＭＯＳＦＥＴの構造］
まず、図４を参照して、本開示の第２の実施形態に係る半導体装置の構成について説明する。本開示の第２の実施形態に係る半導体装置は、例えば、Ｆｉｎ型ＭＯＳＦＥＴである。
【００５０】
図４では、Ｆｉｎ型ＭＯＳＦＥＴの平面図を図ａ、Ａ−Ａ’断面図を図ｂ、Ｂ−Ｂ’断面図を図ｃに示す。Ｆｉｎ型ＭＯＳＦＥＴの構造は、プレーナ型ＭＯＳＦＥＴの構造と比べて、チャネル部の構造が異なる。具体的には、半導体基板２００から凸設するＦｉｎ形状の凸部２００Ａがチャネル部を有しており、それぞれのＦｉｎ形状の凸部２００Ａが素子分離２２０で分離されている。このＦｉｎ型ＭＯＳＦＥＴの構造は、Ｆｉｎ形状の凸部２００Ａがチャネル部を有することで、単位面積当たりの電流量を増大させることができる。
【００５１】
図ｂに示すように、半導体装置２０では、凸部２００Ａ上に第一のゲート絶縁膜２１０、第二のゲート絶縁膜２１１が形成され、第二のゲート絶縁膜２１１は、第一の部分２１１Ａと、第二の部分２１１Ｂと、を含む。第一のゲート絶縁膜２１０、第二のゲート絶縁膜２１１の上層にゲート電極２１２が形成されている。さらに、ゲート絶縁膜２１１の両側部にサイドウォール絶縁膜２０３及び層間絶縁膜２０４が形成されている。すなわち、半導体装置２０は、Ｆｉｎ型のＭＯＳＦＥＴである。なお、図ｂでは、ソース電極及びドレイン電極は、図示を省略した。
【００５２】
また、図ｃに示すように、半導体基板２００から凸設するＦｉｎ形状の凸部２００Ａがチャネル部を有しており、それぞれのＦｉｎ形状の凸部２００Ａが素子分離２２０で分離されている。この半導体基板２００から凸設するＦｉｎ形状の凸部２００Ａの形状に沿って、第一のゲート絶縁膜２１０が形成される。また、第一のゲート絶縁膜２１０、素子分離２２０、サイドウォール絶縁膜２０３の凹凸形状に沿って、第二のゲート絶縁膜２１１の第二の部分２１１Ｂが延伸して設けられる。また、第二のゲート絶縁膜２１１の第二の部分２１１Ｂの上層にゲート電極２１２が形成されている。
【００５３】
上記の構成において、第二のゲート絶縁膜２１１のうち、少なくとも第二の部分２１１Ｂは陽イオン種などの添加剤を有した誘電体膜である。
【００５４】
凸部２００Ａは、半導体材料で形成され、凸部２００Ａにはソース領域、ドレイン領域、及びチャネル部が形成される。具体的には、第一のゲート絶縁膜２１０、及び第二のゲート絶縁膜２１１の下側の凸部２００Ａにチャネル部が形成され、凸部２００Ａのチャネル部の両側にソース領域及びドレイン領域がそれぞれ形成される。凸部２００Ａは、半導体基板２００の一主面を加工することで形成されてもよい。なお、半導体基板２００は、例えば、多結晶、単結晶又はアモルファスのシリコン（Ｓｉ）基板であってもよい。または、半導体基板２００は、上記のシリコン基板の内部にＳｉＯ２などの絶縁膜が挟み込まれた、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板であってもよい。さらには、半導体基板２００は、例えば、ガリウムヒ素（ＧａＡｓ）基板などの化合物半導体基板、窒化ガリウム（ＧａＮ）基板、又はシリコンカーバイド（ＳｉＣ）基板等の他の種類の半導体基板が用いられてもよく、サファイア等の半導体以外の材料によって形成された基板にシリコン（Ｓｉ）等を成膜した基板であってもよい。
【００５５】
第一のゲート絶縁膜２１０、及び第二のゲート絶縁膜２１１は、それぞれ凸部２００Ａの上に順次設けられる。第一のゲート絶縁膜２１０、及び第二のゲート絶縁膜２１１は、無機絶縁体にて構成され、無機酸化物又は無機窒化物で構成されてもよい。例えば、第一のゲート絶縁膜２１０、及び第二のゲート絶縁膜２１１は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などで構成されてもよく、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウムハフニウム（ＨｆＡｌＯ２）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）又は酸化チタン（ＴｉＯ２）などで構成されてもよい。第一のゲート絶縁膜２１０、及び第二のゲート絶縁膜２１１は、同じ材料で形成されてもよく、異なる材料で形成されてもよい。第一のゲート絶縁膜２１０、及び第二のゲート絶縁膜２１１は、半導体基板２００の上に上記の無機酸化物又は無機窒化物を成膜することで形成されてもよく、半導体基板２００の表面から所定の深さまでを酸化することで形成されてもよい。
【００５６】
ここで、第二のゲート絶縁膜２１１は、第一のゲート絶縁膜２１０の上からゲート電極２１２の側面にも延伸されて設けられてもよい。具体的には、第二のゲート絶縁膜２１１は、第一のゲート絶縁膜２１０の上に設けられた第二の部分２１１Ｂと、ゲート電極２１２の側面に延伸する第一の部分２１１Ａとを含むように設けられてもよい。これによれば、第二のゲート絶縁膜２１１は、ゲート電極２１２の底面及び側面に沿って凹形状となるように設けられ得る。
【００５７】
第二のゲート絶縁膜２１１は、添加剤として陽イオン種である、Ｓｉ、Ｇｅ、Ｓｎ、Ａｌ、Ｇａ、Ｉｎ、Ｓｒ、Ｓｃ、Ｙ、Ｌａ、Ｔｉ、Ｃｅ、Ｎｂ、Ｔａ、Ｇｄの少なくとも１以上を含み、第一の部分２１１Ａの陽イオン種の濃度は第二の部分２１１Ｂの陽イオン種の濃度と異なるように設けられる。例えば、第一の部分２１１Ａの陽イオン種の濃度は、第二の部分２１１Ｂの陽イオン種の濃度よりも低く設けられてもよい。陽イオン種を含む誘電体膜は誘電率が高くなるため、ゲート電極２１２の側面に設けられる誘電体膜の陽イオン種の濃度を低くすることで、半導体装置２０の寄生容量を低減することができる。すなわち、半導体装置２０は、第一の部分２１１Ａの誘電率を第二の部分２１１Ｂの誘電率よりも低くすることができるため、ゲート電極２１２の側方に形成される寄生容量を低減することができる。
【００５８】
また、第二の部分２１１Ｂの陽イオン種の濃度は、濃度勾配を有してもよい。具体的には、第二の部分２１１Ｂの陽イオン種の濃度は、第二のゲート絶縁膜２１１の膜厚方向に濃度勾配を有してもよい。
【００５９】
例えば、このような第二のゲート絶縁膜２１１は、無機酸化物又は無機窒化物を成膜した後、第二の部分２１１Ｂに対応する領域にイオン注入によって陽イオン種を添加し、アニール処理にて結晶化させることで形成することができる。半導体装置２０では、この形成方法を用いることによって、第二のゲート絶縁膜２１１の所定の部分に選択的に陽イオン種を添加することができる。このような場合、第二のゲート絶縁膜２１１の第一の部分２１１Ａは、陽イオン種を含まないことがあり得る。
【００６０】
また、第一のゲート絶縁膜２１０、及び第二のゲート絶縁膜２１１は、それぞれ複数の膜を積層することで設けられてもよい。これにより、第一のゲート絶縁膜２１０、及び第二のゲート絶縁膜２１１は、膜特性の制御をより容易に、かつ精密に行うことができる。
【００６１】
第二のゲート絶縁膜２１１の膜厚は、２ｎｍ以上３０ｎｍ以下とすることが好ましい。第二のゲート絶縁膜２１１の膜厚が２ｎｍ未満である場合は、第二のゲート絶縁膜２１１が膜として形成されず結晶化できない可能性があるためである。また、第二のゲート絶縁膜２１１の膜厚が３０ｎｍよりも厚い場合は、陽イオン種をイオン注入する際にイオン注入深さが足りず、膜全体に陽イオン種が行き渡らない可能性があるためである。
【００６２】
ゲート電極２１２は、第一のゲート絶縁膜２１０、及び第二のゲート絶縁膜２１３を介してチャネル部が形成される凸部２００Ａの反対側に導電性材料にて設けられる。ゲート電極２１２は、例えば、ポリシリコン等にて形成されてもよく、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、チタンアルミニウム（ＴｉＡｌ）、チタンシリコン（ＴｉＳｉ）、ニッケルシリコン（ＮｉＳｉ）、ハフニウム（Ｈｆ）、ハフニウムシリコン（ＨｆＳｉ）、タングステン（Ｗ）、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、コバルト（Ｃｏ）、コバルトシリコン（ＣｏＳｉ）、ルテニウム（Ｒｕ）、インジウム（Ｉｎ）等の金属、合金又は金属化合物にて形成されてもよい。または、ゲート電極２１２は、上述した材料からなる層を複数種積層した多層構造にて形成されてもよい。このような多層構造によれば、ゲート電極２１２は、配線抵抗等を低下させたり、仕事関数をより精密に制御したりすることが可能である。
【００６３】
サイドウォール絶縁膜２０３は、ゲート電極２１２の側方に第二のゲート絶縁膜２１１の第一の部分２１１Ａを介して設けられる。これにより、サイドウォール絶縁膜２０３と、ゲート電極２１２との間には、第一の部分２１１Ａのみが挟まれて設けられることがある。サイドウォール絶縁膜２０３は、絶縁性材料で構成することが可能であり、例えば、窒化シリコン膜、酸化シリコン膜、ＴＥＯＳ膜などで構成されてもよい。
【００６４】
層間絶縁膜２０４は、ゲート電極２１２が設けられた側と反対側のサイドウォール絶縁膜２０３の側面に絶縁性材料で形成される。層間絶縁膜２０４は、窒化シリコン膜、酸化シリコン膜、ＴＥＯＳ膜などで構成されてもよい。
【００６５】
［２．２．Ｆｉｎ型ＭＯＳＦＥＴのプロセスフロー］
次に、図５Ａから図５Ｄを参照して、本開示の第２の実施形態に係る半導体装置の製造方法について説明する。なお、Ｆｉｎ型ＭＯＳＦＥＴのＡ−Ａ’断面図のプロセスフローはプレーナ型と同様であるため、省略する。以下に、Ｆｉｎ型ＭＯＳＦＥＴのＢ−Ｂ’断面図のプロセスフローを示す。
【００６６】
まず、図５Ａに示すように、例えば、シリコンで形成された半導体基板２００上に堆積されたハードマスク及びレジスト膜をマスクとしてドライエッチングなどによるエッチングを行う。これにより、半導体基板２００から凸設するＦｉｎ形状の凸部２００Ａが形成される。
【００６７】
次に、図５Ｂに示すように、例えば、素子分離２２０は、酸化シリコンなどをＣＶＤ法などで形成した後、形成した酸化シリコン膜などをドライエッチング法などでエッチングすることにより形成することができる。
【００６８】
その後、プレーナ型ＭＯＳＦＥＴの図２Ａから図２Ｅに相当するプロセスを経て、第一のゲート絶縁膜２１０、第二のゲート絶縁膜２１１、サイドウォール絶縁膜２０３及び層間絶縁膜２０４（図示せず）が形成される。続いて、図５Ｃに示すように、例えば、イオン注入法Ｉ１、Ｉ２、Ｉ３により陽イオン種である、Ｓｉ、Ｇｅ、Ｓｎ、Ａｌ、Ｇａ、Ｉｎ、Ｓｒ、Ｓｃ、Ｙ、Ｌａ、Ｔｉ、Ｃｅ、Ｎｂ、Ｔａ、又はＧｄを第二のゲート絶縁膜２１１に添加する。このとき、第二のゲート絶縁膜２１１の側壁部にも陽イオン種を導入するため、少なくとも２回は陽イオン種のイオン注入を斜めから行う。この際、必要に応じてマスク材を用いることで、所望の領域のみイオン注入することもできる。
【００６９】
その後、プレーナ型ＭＯＳＦＥＴの図２Ｇから図２Ｈに相当するプロセスを経て、第二のゲート絶縁膜２１１の上にゲート電極２１２を形成する。続いて、図５Ｄに示すように、半導体装置２０を熱処理する。これにより、第二のゲート絶縁膜のうち陽イオン種を添加した第二の部分２１１Ｂが結晶化し、ａ相、ｍ相またはこれらの混相からｃ相、ｔ相、ｏ相またはこれらの混相に変化する。これらのｃ相、ｔ相、ｏ相の誘電率はいずれもａ相、ｍ相の誘電率よりも高い。そのため、本実施形態に係る半導体装置の製造方法によれば、このような結晶構造の誘電体膜がソースドレイン領域側のゲート電極２１２の側面に形成されることを防止することができ、寄生容量の増加を抑制することができる。なお、熱処理はイオン注入法入Ｉ１、Ｉ２、Ｉ３の後であれば順序は問わずに行うことができる。
【００７０】
［２．３．Ｆｉｎ型ＭＯＳＦＥＴの変形例］
図６Ａ及び図６Ｂを参照して、本開示の第２の実施形態に係る半導体装置の構成の変形例について説明する。
【００７１】
図６Ａ及び図６Ｂに示す本変形例において、Ｎ型トランジスタ２０Ｎを図６Ａ、Ｐ型トランジスタ２０Ｐを図６Ｂに示す。本変形例では、図６Ａに示すＮ型トランジスタ２０Ｎ、及び図６Ｂに示すＰ型トランジスタ２０Ｐを含むＣＭＯＳトランジスタである点が本開示の第２の実施形態に係る半導体装置の構成と異なる。具体的には、本変形例は、Ｎ型トランジスタ２０Ｎについては、第一の金属層２１２Ａ、第二の金属層２１２Ｂ、第四の金属層２１２Ｄ、第五の金属層２１２Ｅ、第六の金属層２１２Ｆが積層されて設けられることで、ゲート電極が構成されており、Ｐ型トランジスタ２０Ｐについては、第一の金属層２１２Ａ、第二の金属層２１２Ｂ、第三の金属層２１２Ｃ、第五の金属層２１２Ｅ、第六の金属層２１２Ｆが積層されて設けられることで、ゲート電極が構成されている。なお、ここでの金属層の構成は例示であり、金属層の構成はここでの記載に限定されない。
【００７２】
なお、図６Ａ及び図６Ｂで示す構成のうち、図４で示した構成と同名及び同符号の構成については、実質的に図４で示した構成と同様であるため、ここでの説明は省略する。
【００７３】
第一の金属層２１２Ａ、第二の金属層２１２Ｂ、第三の金属層２１２Ｃ、第四の金属層２１２Ｄ、第五の金属層２１２Ｅ、第六の金属層２１２Ｆは、例えばＣＶＤ法、ＡＬＤ法あるいはＰＶＤ法により、ポリシリコン層、金属層、金属化合物層を堆積して形成されてもよい。これにより、Ｎ型トランジスタ２０Ｎ又はＰ型トランジスタ２０Ｐのそれぞれのしきい値電圧や抵抗値を調整することができる。
【００７４】
例えば、第一の金属層２１２ＡはＴｉＮ、第二の金属層２１２ＢはＴａＮ、第三の金属層２１２ＣはＴｉＮ、第四の金属層２１２ＤはＴｉＮ、第五の金属層２１２ＥはＴｉＡｌ、第六の金属層２１２ＦはＷであってもよい。
【００７５】
以上にて本開示の第２の実施形態について詳細に説明した。また、本開示に係る技術は、強誘電体膜を用いたトランジスタやメモリ、Ｎｅｇａｔｉｖｅ  ｃａｐａｃｉｔａｎｃｅ  ＦＥＴのような極めて急峻な立ち上がり特性を示す論理回路デバイスにも応用することができる。
【００７６】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【００７７】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【００７８】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
チャネル部と、
ゲート絶縁膜を介して前記チャネル部と反対側に設けられたゲート電極と、
を備え、
前記ゲート絶縁膜は、第一の遷移金属酸化物を有する第一の部分、および第二の遷移金属酸化物と陽イオン種を有し前記第一の部分と前記陽イオン種の濃度が異なる第二の部分を有する、半導体装置。
（２）
前記第一の遷移金属酸化物に含まれる遷移金属元素、および前記第二の遷移金属酸化物に含まれる遷移金属元素には、Ｈｆ、Ｚｒの少なくとも１以上が含まれる、前記（１）に記載の半導体装置。
（３）
前記第一の遷移金属酸化物は、前記第二の遷移金属酸化物と同じものである、前記（１）または前記（２）に記載の半導体装置。
（４）
前記第一の部分の膜厚、および前記第二の部分の膜厚は、２ｎｍ以上３０ｎｍ以下である、前記（１）から前記（３）のいずれか一項に記載の半導体装置。
（５）
前記陽イオン種には、Ｓｉ、Ｇｅ、Ｓｎ、Ａｌ、Ｇａ、Ｉｎ、Ｓｒ、Ｓｃ、Ｙ、Ｌａ、Ｔｉ、Ｃｅ、Ｎｂ、Ｔａ、Ｇｄの少なくとも１以上が含まれる、前記（１）から前記（４）のいずれか一項に記載の半導体装置。
（６）
前記第一の部分の前記陽イオン種の濃度は、前記第二の部分の前記陽イオン種の濃度より低い、前記（１）から前記（５）のいずれか一項に記載の半導体装置。
（７）
前記第一の部分には、前記陽イオン種が含まれない、前記（６）に記載の半導体装置。
（８）
前記第二の部分では、前記陽イオン種が濃度勾配を有する、前記（１）から前記（７）のいずれか一項に記載の半導体装置。
（９）
前記第一の部分の誘電率は、前記第二の部分の誘電率よりも低い、前記（１）から前記（８）のいずれか一項に記載の半導体装置。
（１０）
前記第一の部分は、前記ゲート電極の側面に延伸して設けられる、前記（１）から前記（９）のいずれか一項に記載の半導体装置。
（１１）
前記ゲート絶縁膜に接して設けられたサイドウォール部をさらに備え、前記第一の部分のみが、前記ゲート電極および前記サイドウォール部の間に挟まれる、前記（１０）に記載の半導体装置。
（１２）
前記ゲート絶縁膜は、複数の膜が積層されて設けられる、前記（１）から前記（１１）のいずれか一項に記載の半導体装置。
（１３）
前記チャネル部は、半導体基板に設けられる、前記（１）から前記（１２）のいずれか一項に記載の半導体装置。
（１４）
前記チャネル部は、凸設された半導体層に設けられる、前記（１）から前記（１３）のいずれか一項に記載の半導体装置。
（１５）
チャネル部を形成することと、
ゲート絶縁膜を介して前記チャネル部と反対側に設けられたゲート電極を形成することと、
を含み、
前記ゲート絶縁膜は、第一の遷移金属酸化物を有する第一の部分、および第二の遷移金属酸化物と陽イオン種を有し前記第一の部分と前記陽イオン種の濃度が異なる第二の部分を有して形成される、半導体装置の製造方法。
（１６）
前記陽イオン種は、イオン注入法により添加される、前記（１５）に記載の半導体装置の製造方法。
（１７）
チャネル部と、
ゲート絶縁膜を介して前記チャネル部と反対側に設けられたゲート電極と、
を備え、
前記ゲート絶縁膜は、第一の遷移金属酸化物を有する第一の部分、および第二の遷移金属酸化物と陽イオン種を有し前記第一の部分と前記陽イオン種の濃度が異なる第二の部分を有する、電子機器。
【符号の説明】
【００７９】
１０、２０、９０    半導体装置
１０Ｎ、２０Ｎ    Ｎ型トランジスタ
１０Ｐ、２０Ｐ    Ｐ型トランジスタ
１００、２００    半導体基板
１０１    ダミー絶縁膜
１０２    ダミー電極
１０３、２０３    サイドウォール絶縁膜
１０４、２０４    層間絶縁膜
１１０、２１０    第一のゲート絶縁膜
１１１、１１３、２１１、２１３    第二のゲート絶縁膜
１１１Ａ、２１１Ａ    第一の部分
１１１Ｂ、２１１Ｂ    第二の部分
１１２、２１２    ゲート電極
１１２Ａ、２１２Ａ    第一の金属層
１１２Ｂ、２１２Ｂ    第二の金属層
１１２Ｃ、２１２Ｃ    第三の金属層
１１２Ｄ、２１２Ｄ    第四の金属層
１１２Ｅ、２１２Ｅ    第五の金属層
１１２Ｆ、２１２Ｆ    第六の金属層
１２０、２２０    素子分離領域
１２１、１２２    ソースドレイン領域
１２３、１２４    ライナー絶縁層
２００Ａ    凸部
【図１】
2020102484.tif 000003
【図２Ａ】
2020102484.tif 000004
【図２Ｂ】
2020102484.tif 000005
【図２Ｃ】
2020102484.tif 000006
【図２Ｄ】
2020102484.tif 000007
【図２Ｅ】
2020102484.tif 000008
【図２Ｆ】
2020102484.tif 000009
【図２Ｇ】
2020102484.tif 000010
【図２Ｈ】
2020102484.tif 000011
【図２Ｉ】
2020102484.tif 000012
【図３】
2020102484.tif 000013
【図４】
2020102484.tif 000014
【図５Ａ】
2020102484.tif 000015
【図５Ｂ】
2020102484.tif 000016
【図５Ｃ】
2020102484.tif 000017
【図５Ｄ】
2020102484.tif 000018
【図６Ａ】
2020102484.tif 000019
【図６Ｂ】
2020102484.tif 000020
【図７】
2020102484.tif 000021