(57)【要約】【課題】樹脂膜のクラックの発生が抑制された半導体装置を提供する。【解決手段】実施形態の半導体装置は、半導体基板と、半導体基板の上に設けられた絶縁層と、絶縁層の上に設けられた第１の金属配線と、絶縁層の上に設けられた第２の金属配線と、第１の金属配線及び第２の金属配線の上に設けられ、第１の金属配線及び第２の金属配線に接し、第１の金属配線及び第２の金属配線の膜厚の３倍以上の膜厚の樹脂膜と、を備える。【選択図】図１
2020047792.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に設けられた絶縁層と、
前記絶縁層の上に設けられた第１の金属配線と、
前記絶縁層の上に設けられた第２の金属配線と、
前記第１の金属配線及び前記第２の金属配線の上に設けられ、前記第１の金属配線及び前記第２の金属配線に接し、前記第１の金属配線及び前記第２の金属配線の膜厚の３倍以上の膜厚の樹脂膜と、
を備える半導体装置。
【請求項２】
前記第１の金属配線及び前記第２の金属配線は、銅を含む請求項１記載の半導体装置。
【請求項３】
前記樹脂膜は、ポリイミドを含む請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第１の金属配線及び前記第２の金属配線の膜厚は、前記第１の金属配線と前記第２の金属配線の間隔の２分の１以上である請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
前記第１の金属配線及び前記第２の金属配線の膜厚は、５μｍ以上である請求項１ないし請求項４いずれか一項記載の半導体装置。
【請求項６】
前記樹脂膜の膜厚は３０μｍ以上である請求項１ないし請求項５いずれか一項記載の半導体装置。
【請求項７】
前記絶縁層は、窒化シリコンを含む請求項１ないし請求項６いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ウェハレベルチップサイズパッケージ（ＷＬ−ＣＳＰ）は、ウェハ状態のままで半導体デバイスのパッケージングを行う技術である。ＷＬ−ＣＳＰでは、ウェハプロセスで、半導体デバイスの電極パッド上に再配線、保護樹脂膜、はんだパンプなどを形成した後、ダイシングを行い個片化され、パッケージが完成する。
【０００３】
再配線には、低抵抗化のために厚い金属配線が用いられる。厚い金属配線の形成後の熱処理で発生する応力により、金属配線の上層の保護樹脂膜にクラックが入る場合がある。保護樹脂膜にクラックが入ると、例えば、半導体デバイスの信頼性が低下し問題となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特昭６３−７６５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、樹脂膜のクラックの発生が抑制された半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体装置は、半導体基板と、前記半導体基板の上に設けられた絶縁層と、前記絶縁層の上に設けられた第１の金属配線と、前記絶縁層の上に設けられた第２の金属配線と、前記第１の金属配線及び前記第２の金属配線の上に設けられ、前記第１の金属配線及び前記第２の金属配線に接し、前記第１の金属配線及び前記第２の金属配線の膜厚の３倍以上の膜厚の樹脂膜と、を備える。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体装置の模式断面図。
【図２】実施形態の半導体装置の製造途中の模式断面図。
【図３】実施形態の半導体装置の製造途中の模式断面図。
【図４】実施形態の半導体装置の製造途中の模式断面図。
【図５】実施形態の半導体装置の製造途中の模式断面図。
【図６】比較例の半導体装置の模式断面図。
【図７】比較例の半導体装置のクラックの写真。
【図８】実施形態の半導体装置の作用及び効果の説明図。
【発明を実施するための形態】
【０００８】
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
【０００９】
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する場合がある。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【００１０】
実施形態の半導体装置は、半導体基板と、半導体基板の上に設けられた絶縁層と、絶縁層の上に設けられた第１の金属配線と、絶縁層の上に設けられた第２の金属配線と、第１の金属配線及び第２の金属配線の上に設けられ、第１の金属配線及び第２の金属配線に接し、第１の金属配線及び第２の金属配線の膜厚の３倍以上の膜厚の樹脂膜と、を備える。
【００１１】
図１は、実施形態の半導体装置の模式断面図である。実施形態の半導体装置１００は、ＷＬ−ＣＳＰのための再配線（Ｒｅ  Ｄｉｓｔｒｉｂｕｔｉｏｎ．  Ｌａｙｅｒ）を有する半導体装置である。
【００１２】
実施形態の半導体装置１００は、シリコン基板１０（半導体基板）、多層配線層１１、酸化シリコン層１２、窒化シリコン層１４（絶縁層）、第１の銅配線１６ａ（第１の金属配線）、第２の銅配線１６ｂ（第２の金属配線）、ポリイミド膜１８（樹脂膜）を備える。
【００１３】
シリコン基板１０は、単結晶のシリコン基板である。シリコン基板１０には、例えば、図示しないトランジスタやダイオードなどの半導体素子が形成されている。
【００１４】
多層配線層１１は、シリコン基板１０の上に設けられる。多層配線層１１は、層間絶縁膜と配線で構成される。多層配線層１１は、シリコン基板１０に形成される半導体素子とともに、特定の機能を備えた集積回路を構成する。
【００１５】
酸化シリコン層１２は、多層配線層１１の上に設けられる。酸化シリコン層１２は、例えば、シリコン基板１０や多層配線層１１を保護するためのパッシベーション膜である。
【００１６】
窒化シリコン層１４は、酸化シリコン層１２の上に設けられる。窒化シリコン層１４は、例えば、シリコン基板１０や多層配線層１１を保護するためのパッシベーション膜である。パッシベーション膜は、酸化シリコン層１２と窒化シリコン層１４の積層構造である。
【００１７】
第１の銅配線１６ａ、及び、第２の銅配線１６ｂは、窒化シリコン層１４の上に設けられる。第１の銅配線１６ａ、及び、第２の銅配線１６ｂは、例えば、並行に延びる。第１の銅配線１６ａ、及び、第２の銅配線１６ｂは、例えば、純銅、又は、銅合金である。
【００１８】
第１の銅配線１６ａ、及び、第２の銅配線１６ｂは、ＷＬ−ＣＳＰのための再配線である。第１の銅配線１６ａ、及び、第２の銅配線１６ｂは、例えば、酸化シリコン層１２の下に設けられた、図示しない電極パッドに接続される。第１の銅配線１６ａ、及び、第２の銅配線１６ｂは、例えば、窒化シリコン層１４の上に設けられるバンプ接続用の端子と電極パッドを電気的に接続している。
【００１９】
第１の銅配線１６ａ、及び、第２の銅配線１６ｂの膜厚ｔ１は、例えば、５μｍ以上２０μｍ以下である。第１の銅配線１６ａ、及び、第２の銅配線１６ｂの幅ｗは、例えば、１００μｍ以上３００μｍ以下である。第１の銅配線１６ａと第２の銅配線１６ｂとの間隔ｓは、例えば、５μｍ以上２０μｍ以下である。
【００２０】
ポリイミド膜１８は、第１の銅配線１６ａ、及び、第２の銅配線１６ｂの上に設けられる。ポリイミド膜１８は、第１の銅配線１６ａ、及び、第２の銅配線１６ｂに接する。ポリイミド膜１８は、第１の銅配線１６ａ、及び、第２の銅配線１６ｂの保護樹脂膜である。ポリイミド膜１８の膜厚ｔ２は、例えば、３０μｍ以上６０μｍ以下である。
【００２１】
ポリイミド膜１８の膜厚ｔ２は、第１の銅配線１６ａ、及び、第２の銅配線１６ｂの膜厚ｔ１の３倍以上である。
【００２２】
次に、実施形態の半導体装置１００の製造方法について説明する。図２、図３、図４、及び、図５は、実施形態の半導体装置の製造途中の模式断面図である。
【００２３】
公知のプロセス技術を用いて、シリコン基板１０の上に多層配線層１１を形成する。次に、例えば、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法）により、酸化シリコン層１２と窒化シリコン層１４の積層構造を形成する（図２）。
【００２４】
次に、図示しないめっき用のシード層を窒化シリコン層１４の上に形成する。シード層は、例えば、公知のスパッタ法で形成されるチタンと銅の積層膜である。次に、公知のリソグラフィ法を用いて、レジスト２０をパターニングする（図３）。
【００２５】
次に、公知の電解めっき法により、レジスト２０の開口部に、第１の銅配線１６ａ、及び、第２の銅配線１６ｂを形成する（図４）。
【００２６】
次に、レジスト２０を剥離し、窒化シリコン層１４の上に残存するシード層を公知のエッチングにより除去する（図５）。
【００２７】
その後、第１の銅配線１６ａ、及び、第２の銅配線１６ｂの上に、ポリイミド膜１８を塗布して形成する。その後、ポリイミドをキュアするための熱処理を行う。熱処理の温度は、例えば、３５０℃である。
【００２８】
以上の製造方法により、図１に示す実施形態の半導体装置１００が形成される。
【００２９】
次に、実施形態の半導体装置の作用及び効果について説明する。
【００３０】
ＷＬ−ＣＳＰなどに用いられる再配線には、低抵抗化のために厚い金属配線が用いられる。厚い金属配線の形成後の熱処理の際に、金属配線の熱膨張と同時に熱収縮が生じる、金属配線の熱膨張と熱収縮で発生する応力により、金属配線の上層の保護樹脂膜にクラックが入る場合がある。保護樹脂膜にクラックが入ると、半導体デバイスの信頼性が低下し問題となる。
【００３１】
例えば、ポリイミド膜をキュアするための熱処理の際に、金属配線が熱収縮することにより、周りのポリイミド膜に引張応力を加える。
【００３２】
図６は、比較例の半導体装置９００の模式断面図である。比較例の半導体装置９００は、ポリイミド膜１８の膜厚が、第１の銅配線１６ａ、及び、第２の銅配線１６ｂの膜厚の３倍よりも薄い点で、実施形態の半導体装置１００と異なる。
【００３３】
比較例の半導体装置９００の場合、例えば、ポリイミド膜をキュアするための熱処理の際に、第１の銅配線１６ａと第２の銅配線１６ｂが熱収縮する。このため、第１の銅配線１６ａと第２の銅配線１６ｂとの間の部分のポリイミド膜１８に引張応力が加わり、クラックが生じる
【００３４】
図７は、比較例の半導体装置９００のクラックの写真である。図７（ａ）はポリイミド膜１８の上側からクラックを写した光学顕微鏡写真である。図７（ｂ）はクラックの断面ＳＥＭ（Ｓｃａｎｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）写真である。図７（ａ）から明らかなように、銅配線の狭いスペースでクラックが発生している。
【００３５】
ポリイミド膜１８にクラックが生じると、例えば、このクラックから水分が侵入し、配線などを腐食し信頼性不良が発生するおそれがある。
【００３６】
半導体装置１００を高性能化するためには、より低い抵抗の再配線が望まれる。このため、銅配線の厚膜化が望まれる。また、半導体装置１００の微細化のためには、銅配線の間隔を狭くすることが望まれる。
【００３７】
しかし、銅配線の厚膜化も、銅配線の間隔を狭くすることもいずれも、銅配線の間に設けられるボリイミド膜に加わる引張応力が大きくなる方向に働き、クラックが生じやすくなる。
【００３８】
図８は、実施形態の半導体装置の作用及び効果の説明図である。図８は、ポリイミド膜厚と銅配線の膜厚との比、すなわちｔ２／ｔ１を変えたサンプルを準備し、熱処理のあとのクラックの発生件数を顕微鏡観察により確認した結果を示すグラフである。
【００３９】
図８より、ポリイミド膜厚が銅配線膜厚の３倍以上になれば、クラックの発生が抑制されることが明らかになった。ポリイミド膜厚と銅配線膜厚との比が３．２でクラック発生件数が０のサンプルの銅配線膜厚は１０μｍ、ポリイミド膜厚は３２μｍであった。
【００４０】
実施形態の半導体装置１００のポリイミド膜１８の膜厚ｔ２は、第１の銅配線１６ａ、及び、第２の銅配線１６ｂの膜厚ｔ１の３倍以上である。したがって、ポリイミド膜１８のクラックの発生が抑制される。実施形態の半導体装置１００のポリイミド膜１８の膜厚ｔ２は、第１の銅配線１６ａ、及び、第２の銅配線１６ｂの膜厚ｔ１の３．２倍以上であることがより好ましい。
【００４１】
また、再配線に起因する応力により、多層配線層１１やシリコン基板１０にクラックが生じる場合がある。この場合、例えば、再配線と下層の窒化シリコン層１４の間に、ポリイミド膜をバッファ層として挟むことにより、クラックの発生が抑制される。しかし、再配線と下層の窒化シリコン層１４の間に、ポリイミド膜を設けると製造工程数が増大し、半導体装置の製造コストが高くなる。
【００４２】
実施形態の半導体装置１００は、ポリイミド膜１８の膜厚ｔ２を、第１の銅配線１６ａ、及び、第２の銅配線１６ｂの膜厚ｔ１の３倍以上にすることにより、再配線と下層の窒化シリコン層１４の間にポリイミド膜を挟むことなく、多層配線層１１やシリコン基板１０にクラックが生じることを抑制できる。すなわち、例えば、第１の銅配線１６ａ、及び、第２の銅配線１６ｂが、直接、窒化シリコン層１４に接していても、多層配線層１１やシリコン基板１０にクラックが生じることを抑制できる。
【００４３】
半導体装置１００を高性能化する観点から、第１の銅配線１６ａ、及び、第２の銅配線１６ｂの膜厚ｔ１を厚くし、低抵抗にすることが望ましい。第１の銅配線１６ａ、及び、第２の銅配線１６ｂの膜厚ｔ１は、５μｍ以上であることが好ましく、１０μｍ以上であることがより好ましい。実施形態の半導体装置１００は、ポリイミド膜１８の膜厚ｔ２を、第１の銅配線１６ａ、及び、第２の銅配線１６ｂの膜厚ｔ１の３倍以上にすることにより、第１の銅配線１６ａ、及び、第２の銅配線１６ｂの膜厚ｔ１を厚くしても、ポリイミド膜１８のクラックが抑制される。
【００４４】
半導体装置１００を微細化する観点から、第１の銅配線１６ａと第２の銅配線１６ｂの間隔ｓを狭くすることが好ましい。第１の銅配線１６ａと第２の銅配線１６ｂの間隔ｓは、２０μｍ以下であることが好ましく、１０μｍ以下であることがより好ましい。実施形態の半導体装置１００は、ポリイミド膜１８の膜厚ｔ２を、第１の銅配線１６ａ、及び、第２の銅配線１６ｂの膜厚ｔ１の３倍以上にすることにより、第１の銅配線１６ａと第２の銅配線１６ｂの間隔ｓを狭くしても、ポリイミド膜１８のクラックが抑制される。
【００４５】
半導体装置１００の高性能化と微細化を両立する観点から、第１の銅配線１６ａ、及び、第２の銅配線１６ｂの膜厚ｔ１は、第１の銅配線１６ａと第２の銅配線１６ｂの間隔ｓの２分の１以上であることが好ましく、３分の２以上であることがより好ましい。実施形態の半導体装置１００は、ポリイミド膜１８の膜厚ｔ２を、第１の銅配線１６ａ、及び、第２の銅配線１６ｂの膜厚ｔ１の３倍以上にすることにより、第１の銅配線１６ａ、及び、第２の銅配線１６ｂの膜厚ｔ１の、第１の銅配線１６ａと第２の銅配線１６ｂの間隔ｓに対する割合を大きくしても、ポリイミド膜１８のクラックが抑制される。
【００４６】
ポリイミド膜１８のクラックを抑制する観点から、ポリイミド膜１８の膜厚ｔ２は、３０μｍ以上であることが好ましく、４０μｍ以上であることがより好ましく、５０μｍ以上であることが更に好ましい。
【００４７】
以上、実施形態によれば、ポリイミド膜１８のクラックの発生が抑制された半導体装置が実現される。したがって、信頼性の向上した半導体装置が実現できる。
【００４８】
実施形態では、半導体基板がシリコン基板である場合を例に説明したが、半導体基板がシリコン基板以外の基板であっても構わない。
【００４９】
実施形態では、第１の金属配線及び第２の金属配線が銅配線である場合を例に説明したが、第１の金属配線及び第２の金属配線の材料は、その他の材料、例えば、アルミニウム又はアルミニウム合金であっても構わない。
【００５０】
実施形態では、樹脂膜がポリイミド膜である場合を例に説明したが、樹脂膜をその他の材料の膜とすることも可能である。また、再配線と下層の窒化シリコン層の間にポリイミド膜を挟んだ場合は、更に多層配線層やシリコン基板のクラックが生じることを抑制するマージンが向上する。
【００５１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５２】
１０        シリコン基板（半導体基板）
１４        窒化シリコン層（絶縁層）
１６ａ      第１の銅配線（第１の金属配線）
１６ｂ      第２の銅配線（第２の金属配線）
１８        ポリイミド膜（樹脂膜）
１００      半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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