(57)【要約】【課題】安価に製造可能な半導体記憶装置を提供する。【解決手段】一の実施形態に係る半導体記憶装置は、第１領域及び第２領域が設けられた基板と、基板の表面と交差する第１方向に配設された複数の第１配線層と、複数の第１配線層よりも基板に近い第２配線層と、第２配線層よりも基板に近い第３配線層と、複数の第１配線層及び第２配線層を貫通して第１方向に延伸し、第３配線層に接続されたメモリ構造と、を備える。第１配線層は、第１領域において第１導電膜を備え、第２領域において第１導電膜と異なる第１の膜を備える。第２配線層は、第１領域において第２導電膜を備え、第２領域において第２導電膜と異なる第２の膜を備える。第３配線層は、導電性の積層膜を備える。第２の膜は、第１の膜と異なる。【選択図】図７
2020038949.tif 000002
【特許請求の範囲】
【請求項１】
第１領域及び第２領域が設けられた基板と、
前記基板の表面と交差する第１方向に配設された複数の第１配線層と、
前記複数の第１配線層よりも前記基板に近い第２配線層と、
前記第２配線層よりも前記基板に近い第３配線層と、
前記複数の第１配線層及び前記第２配線層を貫通して前記第１方向に延伸し、前記第３配線層に接続されたメモリ構造と
を備え、
前記第１配線層は、前記第１領域において第１導電膜を備え、前記第２領域において前記第１導電膜と異なる第１の膜を備え、
前記第２配線層は、前記第１領域において第２導電膜を備え、前記第２領域において前記第２導電膜と異なる第２の膜を備え、
前記第３配線層は、導電性の積層膜を備え、
前記第２の膜は、前記第１の膜と異なる
半導体記憶装置。
【請求項２】
第１領域及び第２領域が設けられた基板と、
前記基板の表面と交差する第１方向に配設された複数の第１配線層と、
前記複数の第１配線層よりも前記基板に近い第２配線層と、
前記複数の第１配線層を貫通して前記第１方向に延伸し、前記第２配線層に接続されたメモリ構造と
を備え、
前記第１配線層は、前記第１領域において第１導電膜を備え、前記第２領域において前記第１導電膜と異なる第１の膜を備え、
前記第２配線層は、前記第１領域において第２導電膜及び第３導電膜を含む導電性の積層膜を備え、前記第２領域において前記第２導電膜と、前記第３導電膜と異なる第２の膜と、を備え、
前記第２の膜は、前記第１の膜と異なる
半導体記憶装置。
【請求項３】
前記第２の膜は、前記第１の膜よりも大きい密度、前記第１の膜よりも小さい水素の含有率、及び、前記第１の膜よりも小さい第１の薬液に対するエッチングレートの、少なくとも一つを有する
請求項１又は２記載の半導体記憶装置。
【請求項４】
前記複数の第１配線層の間に設けられた層間絶縁膜を更に備え、
前記層間絶縁膜は、
前記第１の薬液に対するエッチングレートが前記第２の膜よりも小さく、
第２の薬液に対するエッチングレートが前記第２の膜よりも大きい
請求項３記載の半導体記憶装置。
【請求項５】
基板と、
前記基板の表面と交差する第１方向に配設された複数の第１配線層と、
前記複数の第１配線層よりも前記基板に近い第２配線層と、
前記複数の第１配線層を貫通して前記第１方向に延伸し、前記第２配線層に接続されたメモリ構造と、
前記複数の第１配線層及び前記第２配線層の間に設けられ、酸素を含む第１絶縁膜と、
前記第１絶縁膜及び前記複数の第１配線層の間に設けられ、窒素を含む第２絶縁膜と、
前記第２絶縁膜及び前記複数の第１配線層の間に設けられ、酸素を含む第３絶縁膜と
を備える半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
以下に記載された実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
基板と、基板の表面と交差する第１方向に配設された複数の配線層と、これら複数の配線層を貫通して第１方向に延伸するメモリ構造と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−１７４８６６
【発明の概要】
【発明が解決しようとする課題】
【０００４】
安価に製造可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、第１領域及び第２領域が設けられた基板と、基板の表面と交差する第１方向に配設された複数の第１配線層と、複数の第１配線層よりも基板に近い第２配線層と、第２配線層よりも基板に近い第３配線層と、複数の第１配線層及び第２配線層を貫通して第１方向に延伸し、第３配線層に接続されたメモリ構造と、を備える。第１配線層は、第１領域において第１導電膜を備え、第２領域において第１導電膜と異なる第１の膜を備える。第２配線層は、第１領域において第２導電膜を備え、第２領域において第２導電膜と異なる第２の膜を備える。第３配線層は、導電性の積層膜を備える。第２の膜は、第１の膜と異なる。
【０００６】
一の実施形態に係る半導体記憶装置は、第１領域及び第２領域が設けられた基板と、基板の表面と交差する第１方向に配設された複数の第１配線層と、複数の第１配線層よりも基板に近い第２配線層と、複数の第１配線層を貫通して第１方向に延伸し、第２配線層に接続されたメモリ構造と、を備える。第１配線層は、第１領域において第１導電膜を備え、第２領域において第１導電膜と異なる第１の膜を備える。第２配線層は、第１領域において第２導電膜及び第３導電膜を含む導電性の積層膜を備え、第２領域において第２導電膜と、第３導電膜と異なる第２の膜と、を備える。第２の膜は、第１の膜と異なる。
【０００７】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に配設された複数の第１配線層と、複数の第１配線層よりも基板に近い第２配線層と、複数の第１配線層を貫通して第１方向に延伸し、第２配線層に接続されたメモリ構造と、複数の第１配線層及び第２配線層の間に設けられ、酸素を含む第１絶縁膜と、第１絶縁膜及び複数の第１配線層の間に設けられ、窒素を含む第２絶縁膜と、第２絶縁膜及び複数の第１配線層の間に設けられ、酸素を含む第３絶縁膜と、を備える。
【発明の効果】
【０００８】
安価に製造可能な半導体記憶装置を提供可能である。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体記憶装置の模式的な等価回路図である。
【図２】同半導体記憶装置の一部の構成を示す模式的な斜視図である。
【図３】同半導体記憶装置の一部の構成を示す模式的な平面図である。
【図４】図３の一部の拡大図である。
【図５】図４のＡ−Ａ´線に対応する模式的な断面図である。
【図６】図５のＣで示した部分の拡大図である。
【図７】図４のＢ−Ｂ´線に対応する模式的な断面図である。
【図８】図７のＤで示した部分の拡大図である。
【図９】同半導体記憶装置の製造方法を示す模式的な断面図である。
【図１０】同製造方法を示す模式的な断面図である。
【図１１】同製造方法を示す模式的な断面図である。
【図１２】同製造方法を示す模式的な断面図である。
【図１３】同製造方法を示す模式的な断面図である。
【図１４】同製造方法を示す模式的な断面図である。
【図１５】同製造方法を示す模式的な断面図である。
【図１６】同製造方法を示す模式的な断面図である。
【図１７】同製造方法を示す模式的な断面図である。
【図１８】同製造方法を示す模式的な断面図である。
【図１９】同製造方法を示す模式的な断面図である。
【図２０】同製造方法を示す模式的な断面図である。
【図２１】同製造方法を示す模式的な断面図である。
【図２２】同製造方法を示す模式的な断面図である。
【図２３】同製造方法を示す模式的な断面図である。
【図２４】同製造方法を示す模式的な断面図である。
【図２５】同製造方法を示す模式的な断面図である。
【図２６】同製造方法を示す模式的な断面図である。
【図２７】同製造方法を示す模式的な断面図である。
【図２８】同製造方法を示す模式的な断面図である。
【図２９】同製造方法を示す模式的な断面図である。
【図３０】同製造方法を示す模式的な断面図である。
【図３１】同製造方法を示す模式的な断面図である。
【図３２】同製造方法を示す模式的な断面図である。
【図３３】第２の実施形態に係る半導体記憶装置の模式的な断面図である。
【図３４】同半導体記憶装置の製造方法を示す模式的な断面図である。
【図３５】第３の実施形態に係る半導体記憶装置の模式的な断面図である。
【図３６】同半導体記憶装置の製造方法を示す模式的な断面図である。
【発明を実施するための形態】
【００１０】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、これらの実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【００１１】
また、本明細書においては、基板の表面と交差する方向を第１方向と、第１方向と交差する方向を第２方向と、第１方向及び第２方向と交差する方向を第３方向と呼ぶ。また、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。尚、以下の説明では、Ｘ方向、Ｙ方向及びＺ方向が、それぞれ、第３方向、第２方向及び第１方向に対応する場合について例示する。ただし、第１方向、第２方向及び第３方向は、Ｚ方向、Ｙ方向及びＸ方向に限られない。
【００１２】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面と呼ぶ。
【００１３】
［第１の実施形態］
［構成］
図１は、第１の実施形態に係る半導体記憶装置の模式的な等価回路図である。説明の都合上、図１では一部の構成を省略する。
【００１４】
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＡと、メモリセルアレイＭＡを制御する周辺回路ＰＣと、を備える。
【００１５】
メモリセルアレイＭＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、それぞれ、複数のサブブロックＳＢを備える。これら複数のサブブロックＳＢは、それぞれ、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリユニットＭＵの他端は、それぞれ、共通の下部配線ＳＣ及びソース線ＳＬを介して周辺回路ＰＣに接続される。
【００１６】
メモリユニットＭＵは、ビット線ＢＬ及び下部配線ＳＣの間に直列に接続されたドレイン選択トランジスタＳＴＤ、メモリストリングＭＳ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
【００１７】
メモリストリングＭＳは、直列に接続された複数のメモリセルＭＣを備える。メモリセルＭＣは、半導体膜と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体膜は、チャネル領域として機能する。ゲート絶縁膜は、データを記憶可能なメモリ部を備える。このメモリ部は、例えば、窒化シリコン膜（ＳｉＮ）やフローティングゲート等の電荷蓄積膜である。この場合、メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。ゲート電極は、ワード線ＷＬに接続される。ワード線ＷＬは、１のメモリストリングＭＳに属する複数のメモリセルＭＣに対応して設けられ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
【００１８】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体膜と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体膜は、チャネル領域として機能する。ドレイン選択トランジスタＳＴＤのゲート電極は、ドレイン選択線ＳＧＤに接続される。ドレイン選択線ＳＧＤは、サブブロックＳＢに対応して設けられ、１のサブブロックＳＢ中の全てのドレイン選択トランジスタＳＴＤに共通に接続される。ソース選択トランジスタＳＴＳのゲート電極は、ソース選択線ＳＧＳに接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の全てのソース選択トランジスタＳＴＳに共通に接続される。
【００１９】
周辺回路ＰＣは、例えば、読出動作、書込動作、消去動作に必要な電圧を生成し、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に印加する。周辺回路ＰＣは、例えば、メモリセルアレイＭＡと同一のチップ上に設けられた複数のトランジスタ及び配線を含む。
【００２０】
図２は、本実施形態に係る半導体記憶装置の模式的な斜視図である。説明の都合上、図２では一部の構成を省略する。
【００２１】
図２に示す通り、本実施形態に係る半導体記憶装置は、基板Ｓと、基板Ｓに設けられた回路層ＣＬと、回路層ＣＬの上方に設けられたメモリセルアレイ層ＭＬと、を備える。
【００２２】
基板Ｓは、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。基板Ｓは、例えば、半導体基板の表面にｎ型の不純物層を有し、更にこのｎ型の不純物層中にｐ型の不純物層を有する２重ウェル構造を備える。
【００２３】
回路層ＣＬは、周辺回路ＰＣ（図１）を構成する複数のトランジスタＴｒと、これら複数のトランジスタＴｒに接続された複数の配線及びコンタクトと、を備える。トランジスタＴｒは、例えば、基板Ｓの表面をチャネル領域（ゲート領域）として利用する電界効果型のトランジスタである。
【００２４】
メモリセルアレイ層ＭＬは、メモリセルアレイＭＡ（図１）に含まれる複数の構成を備える。メモリセルアレイ層ＭＬは、Ｚ方向に配設された複数の配線層１１０と、これらよりも下方に設けられた複数の配線層１２０と、これらよりも下方に設けられた配線層１３０と、これらよりも下方に設けられた配線層１４０と、を備える。また、これら構成の間には、酸化シリコン（ＳｉＯ２）等の層間絶縁膜１０１が設けられている。また、メモリセルアレイ層ＭＬは、複数の配線層１１０、複数の配線層１２０、配線層１３０及び複数の層間絶縁膜１０１を貫通してＺ方向に延伸し、下端が配線層１４０に接続された複数のメモリ構造１５０を備える。
【００２５】
配線層１１０，１２０，１３０は、それぞれ、導電膜１１１，１２１，１３１を備える。導電膜１１１は、ワード線ＷＬ（図１）及びこのワード線ＷＬに接続された複数のメモリセルＭＣのゲート電極、又は、ドレイン選択線ＳＧＤ（図１）及びこのドレイン選択線ＳＧＤに接続された複数のドレイン選択トランジスタＳＴＤ（図１）のゲート電極として機能する。複数の導電膜１２１は、ワード線ＷＬ（図１）及びこのワード線ＷＬに接続された複数のメモリセルＭＣのゲート電極として機能する。導電膜１３１は、ソース選択線ＳＧＳ（図１）及びこのソース選択線ＳＧＳに接続された複数のソース選択トランジスタＳＴＳ（図１）のゲート電極として機能する。導電膜１１１，１２１，１３１は、所定のパターンで形成された複数の貫通孔を有し、この貫通孔の内部にはメモリ構造１５０が配置される。導電膜１１１のＸ方向の端部には、コンタクト部１１２が設けられる。コンタクト部１１２は、Ｚ方向に延伸するコンタクト１１３に接続される。
【００２６】
配線層１４０は、メモリ構造１５０に接続された導電膜１４１と、導電膜１４１の下面に設けられた導電膜１４２と、を備える。導電膜１４１は、例えば、リン（Ｐ）等のＮ型の不純物を含むポリシリコン等の導電性の半導体膜である。導電膜１４２は、例えば、リン（Ｐ）等のＮ型の不純物を含むポリシリコン等の導電性の半導体膜でも良いし、タングステン（Ｗ）等の金属膜でも良いし、シリサイド等であっても良い。
【００２７】
メモリ構造１５０は、Ｘ方向及びＹ方向に複数配設されており、それぞれ、メモリユニットＭＵ（図１）として機能する。メモリ構造１５０は、Ｚ方向に延伸する半導体膜１５１と、半導体膜１５１及び導電膜１１１，１２１の間に設けられたゲート絶縁膜１５２と、を備える。
【００２８】
半導体膜１５１は、１つのメモリユニットＭＵ（図１）に含まれる複数のメモリセルＭＣ、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳのチャネル領域として機能する。半導体膜１５１は、例えば、ノンドープの多結晶シリコン（ｐ−Ｓｉ）等の半導体層である。また、半導体膜１５１の中心部分には酸化シリコン（ＳｉＯ２）等の絶縁膜１５３が埋め込まれている。また、半導体膜１５１の下端部は、導電膜１４１に接続される。また、半導体膜１５１の上端は、半導体膜１５４を介してビット線ＢＬに接続される。半導体膜１５４は、例えば、例えば、リン（Ｐ）等のｎ型の不純物が注入された導電性の半導体膜である。
【００２９】
ゲート絶縁膜１５２は、半導体膜１５１と導電膜１１１，１２１との間に設けられた電荷蓄積膜と、この電荷蓄積膜及び半導体膜１５１の間に設けられたトンネル絶縁膜と、この電荷蓄積層及び導電膜１１１，１２１の間に設けられたブロック絶縁膜と、を備える。電荷蓄積膜は、例えば窒化シリコン（ＳｉＮ）等の絶縁膜でも良いし、例えば導電性の膜であっても良い。トンネル絶縁膜及びブロック絶縁膜は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜であっても良いし、絶縁性の積層膜であっても良い。
【００３０】
次に、図３〜図８を参照して、メモリセルアレイＭＡのより具体的な構成を説明する。説明の都合上、図３〜図８では一部の構成を省略する。
【００３１】
図３は、本実施形態に係る半導体記憶装置の模式的な平面図である。
【００３２】
図３に示す通り、基板Ｓ上には、複数のメモリセルアレイＭＡが設けられる。図示の例では、基板Ｓ上に２つのメモリセルアレイＭＡがＸ方向に並んで設けられている。メモリセルアレイＭＡは、Ｙ方向に配設された複数のメモリブロックＭＢを備える。また、これら複数のメモリブロックＭＢは、Ｙ方向に配設された複数のブロック構造ＢＳを備える。また、これら複数のブロック構造ＢＳは、Ｙ方向に配設された複数のサブブロックＳＢを備える。
【００３３】
メモリセルアレイＭＡには、メモリセルＭＣが設けられる領域Ｒ１と、コンタクト１１３等が設けられる領域Ｒ２と、ビット線ＢＬをトランジスタＴｒ等に接続する領域Ｒ３と、が設けられる。
【００３４】
図４は図３の一部の拡大図であり、上記領域Ｒ１，Ｒ２，Ｒ３の一部を示している。
【００３５】
領域Ｒ１において、各メモリブロックＭＢは、絶縁部ＳＴを介してＹ方向に隣接する２つのブロック構造ＢＳを備える。また、各ブロック構造ＢＳは、絶縁部ＳＨＥを介してＹ方向に隣接する２つのサブブロックＳＢを備える。各サブブロックＳＢにおいては、複数のメモリ構造１５０が千鳥状に配設されている。これら複数のメモリ構造１５０は、それぞれビット線ＢＬに接続され、メモリユニットＭＵ（図１）として機能する。尚、Ｙ方向に隣接する２つのサブブロックＳＢの間には、メモリ構造１５０と同様の構造を備えるダミー構造１５０´が設けられる。ダミー構造１５０´は、絶縁部ＳＨＥに沿ってＸ方向に配設される。
【００３６】
領域Ｒ２には、導電膜１１１のコンタクト部１１２が設けられる。各コンタクト部１１２には、それぞれ、コンタクト１１３が設けられる。また、コンタクト１１３の近傍には、メモリ構造１５０と同様の構造を備えるダミー構造１５０´´が設けられる。ダミー構造１５０´´は、例えば、コンタクト１１３を取り囲むように配設される。
【００３７】
領域Ｒ３には、ビット線ＢＬに接続された複数のコンタクト１０２が設けられる。
【００３８】
図５は、図４に示す構造をＡ−Ａ´線に沿って切断し、矢印の方向に見た模式的な断面図であり、領域Ｒ１における構造を示している。図６は、図５のＣで示した部分の拡大図である。
【００３９】
配線層１１０は、図６に示す通り、導電膜１１１と、この導電膜１１１の上面、下面及び側面を覆うバリア金属膜１１４と、このバリア金属膜１１４の上面、下面及び側面を覆う高誘電絶縁膜１１５と、を含む。導電膜１１１は、例えば、タングステン（Ｗ）等の金属膜である。バリア金属膜１１４は、例えば、窒化チタン（ＴｉＮ）等の金属膜である。高誘電絶縁膜１１５は、例えば、アルミナ（Ａｌ２Ｏ３）等の金属酸化膜である。
【００４０】
配線層１２０は、導電膜１２１と、この導電膜１２１の上面、下面及び側面を覆うバリア金属膜１２４と、このバリア金属膜１２４の上面、下面及び側面を覆う高誘電絶縁膜１２５と、を含む。導電膜１２１は、例えば、タングステン等の金属膜である。バリア金属膜１２４は、例えば、窒化チタン等の金属膜である。高誘電絶縁膜１２５は、例えば、アルミナ等の金属酸化膜である。
【００４１】
ゲート絶縁膜１５２は、ＳｉＯ２等のトンネル絶縁膜１５５、窒化シリコン（ＳｉＮ）等の電荷蓄積膜１５６、ＳｉＯ２等のブロック絶縁膜１５７、及び、高誘電絶縁膜１１５，１２５を含む。トンネル絶縁膜１５５、電荷蓄積膜１５６及びブロック絶縁膜１５７は略円筒状に形成され、半導体膜１５１の外周面に沿ってＺ方向に延伸する。
【００４２】
図７は、図４に示す構造をＢ−Ｂ´線に沿って切断し、矢印の方向に見た模式的な断面図であり、領域Ｒ３における構造を示している。図８は、図７のＤで示した部分の拡大図である。
【００４３】
配線層１１０の、絶縁部ＳＴ（図７）からの距離が所定以下の領域Ｒ３１には、導電膜１１１が設けられている。一方、絶縁部ＳＴからの距離が所定以上の領域Ｒ３２には、絶縁膜１１１Ａが設けられている。図８に示す通り、領域Ｒ３１においては導電膜１１１の上面、下面及び側面にバリア金属膜１１４及び高誘電絶縁膜１１５が設けられている。一方、領域Ｒ３２には窒化シリコン（ＳｉＮ）等の絶縁膜１１１Ａの単層膜が設けられている。絶縁膜１１１Ａの上面及び下面は層間絶縁膜１０１に接し、側面は高誘電絶縁膜１１５に接している。
【００４４】
配線層１２０の領域Ｒ３１には、導電膜１２１が設けられている。一方、領域Ｒ３２には、絶縁膜１１１Ａ及び絶縁膜１２１Ａが設けられている。図８に示す通り、領域Ｒ３１においては導電膜１２１の上面、下面及び側面にバリア金属膜１２４及び高誘電絶縁膜１２５が設けられている。一方、領域Ｒ３２には、窒化シリコン（ＳｉＮ）等の絶縁膜１２１Ａと、この絶縁膜１２１Ａの上面に設けられた絶縁膜１１１Ａと、を含む積層膜が設けられている。絶縁膜１２１Ａの下面及び絶縁膜１１１Ａの上面は層間絶縁膜１０１に接し、これらの側面は高誘電絶縁膜１２５に接している。
【００４５】
尚、図示の例において、絶縁膜１１１Ａ及び絶縁膜１２１Ａは、どちらも窒化シリコン等の絶縁膜である。しかしながら、絶縁膜１２１Ａの密度は、絶縁膜１１１Ａの密度よりも大きい。また、絶縁膜１２１Ａにおける水素（Ｈ）の含有率は、絶縁膜１１１Ａにおける水素の含有率よりも小さい。また、リン酸に対するエッチングレートは、絶縁膜１２１Ａよりも絶縁膜１１１Ａの方が大きい。尚、絶縁膜１１１Ａ及び絶縁膜１２１Ａは、透過型電子顕微鏡（Transmission Electron Microscope: TEM）等によって見分けることが可能である。
【００４６】
尚、図８に示す例において、配線層１１０における絶縁膜１１１Ａの絶縁部ＳＴ側の端部ｅ１は、配線層１２０における絶縁膜１１１Ａの絶縁部ＳＴ側の端部ｅ２よりも、絶縁部ＳＴから遠い。また、この端部ｅ２は、配線層１２０における絶縁膜１２１Ａの絶縁部ＳＴ側の端部ｅ３よりも、絶縁部ＳＴから遠い。
【００４７】
配線層１４０の領域Ｒ３１には、図７に示す通り、導電膜１４１及び導電膜１４２が設けられている。一方、領域Ｒ３２には、導電膜１４２、並びに、導電膜１４２上に設けられたシリコン等の半導体膜１４１Ａ、酸化シリコン等の絶縁膜１４１Ｂ、シリコン等の半導体膜１４１Ｃ、酸化シリコン等の絶縁膜１４１Ｄ、及び、シリコン等の半導体膜１４１Ｅが設けられている。
【００４８】
［製造方法］
次に、図９〜図３２を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。
【００４９】
図９に示す通り、同製造方法においては、回路層ＣＬ上に、導電膜１４２、半導体膜１４１Ａ、絶縁膜１４１Ｂ、半導体膜１４１Ｃ、絶縁膜１４１Ｄ、及び、半導体膜１４１Ｅを形成する。また、これらの上方に、層間絶縁膜１０１及び導電膜１３１を形成する。また、これらの上方に、層間絶縁膜１０１、絶縁膜１２１Ａ及び絶縁膜１１１Ａを順に形成する。また、複数の層間絶縁膜１０１及び絶縁膜１１１Ａを交互に形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行われる。尚、絶縁膜１１１Ａは、例えば、プラズマＣＶＤ等の方法によって形成される。また、絶縁膜１２１Ａは、例えば、ジクロロシラン（Dichlorosilane）を用いたＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）等の方法によって形成される。
【００５０】
次に、図１０に示す通り、開口ｏｐ１を形成する。開口ｏｐ１は、Ｚ方向に延伸し、絶縁膜１１１Ａ、絶縁膜１２１Ａ、導電膜１３１、層間絶縁膜１０１、半導体膜１４１Ｅ、絶縁膜１４１Ｄ、半導体膜１４１Ｃ、及び、絶縁膜１４１Ｂを貫通して、半導体膜１４１Ａを露出させる開口である。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行われる。
【００５１】
次に、図１１に示す通り、開口ｏｐ１の内周面に、絶縁性の積層膜１５２Ａ、半導体膜１５１、及び、絶縁膜１５３を含む構造１５０Ａを形成する。絶縁性の積層膜１５２Ａは、ゲート絶縁膜１５２の一部又は全部を構成する膜であり、本実施形態においては、図６等を参照して説明したブロック絶縁膜１５７、電荷蓄積膜１５６及びトンネル絶縁膜１５５を含む積層膜である。この工程は、例えば、ＣＶＤ等の方法によって行われる。また、この工程では、例えば、半導体膜１５１の結晶構造を改質するための熱処理等が行われる。
【００５２】
次に、図１２に示す通り、開口ｏｐ２を形成する。開口ｏｐ２は、Ｚ方向に延伸し、絶縁膜１１１Ａ、絶縁膜１２１Ａ、導電膜１３１、層間絶縁膜１０１、半導体膜１４１Ｅ、絶縁膜１４１Ｄ、半導体膜１４１Ｃ、及び、絶縁膜１４１Ｂ、半導体膜１４１Ａ、導電膜１４２、及び、回路層ＣＬの一部の構成を貫通して、回路層ＣＬに含まれる配線等を露出させる開口である。この工程は、例えば、ＲＩＥ等の方法によって行われる。
【００５３】
次に、図１３に示す通り、開口ｏｐ２の内周面に、コンタクト１０２及び酸化シリコン等の絶縁膜１０３を形成する。この工程は、例えば、ＣＶＤ等の方法によって絶縁膜１０３を形成し、ＲＩＥ等の方法によって開口ｏｐ２底面の配線等を露出させ、ＣＶＤ等の方法によってコンタクト１０２を形成することによって行われる。
【００５４】
次に、図１４に示す通り、開口ｏｐ３を形成する。開口ｏｐ３は、図４等を参照して説明した絶縁部ＳＴに対応する位置に設けられる。開口ｏｐ３は、Ｚ方向及びＸ方向に延伸し、絶縁膜１１１Ａ、絶縁膜１２１Ａ、導電膜１３１、層間絶縁膜１０１、半導体膜１４１Ｅ、及び、絶縁膜１４１ＤをＹ方向に分断し、半導体膜１４１Ｃの上面を露出させる溝である。この工程は、例えば、ＲＩＥ等の方法によって行われる。
【００５５】
次に、図１５に示す通り、開口ｏｐ３の底面及び側面に、窒化シリコン等の絶縁膜１６１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
【００５６】
次に、図１６及び図１７に示す通り、絶縁膜１６１のうち、開口ｏｐ３の底面に形成された部分を除去して、半導体膜１４１Ｃの上面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行われる。
【００５７】
次に、図１８及び図１９に示す通り、半導体膜１４１Ｃを除去して、絶縁膜１４１Ｂの上面、絶縁膜１４１Ｄの下面、及び、構造１５０Ａの外周面を露出させる。この工程は、例えば、窒化シリコン及び酸化シリコンが除去されず、シリコンが選択的に除去される条件でウェットエッチング等を行うことによって行われる。
【００５８】
尚、この工程は、開口ｏｐ３に薬液を供給し、この薬液によって窒化シリコンを除去することによって行われる。ここで、上記領域Ｒ１（図４）には、絶縁部ＳＴに対応して略一定の間隔で開口ｏｐ３が設けられる。従って、図１８に示す通り、領域Ｒ１においては半導体膜１４１Ｃが全て除去される。一方、上記領域Ｒ３（図４）には、開口ｏｐ３が設けられない。従って、図１９に示す通り、開口ｏｐ３からの距離が所定以下の領域Ｒ３１では半導体膜１４１Ｃが除去されるものの、開口ｏｐ３からの距離が所定以上の領域Ｒ３２においては半導体膜１４１Ｃが除去されずに残存する。
【００５９】
次に、図２０及び図２１に示す通り、絶縁膜１４１Ｂ、絶縁膜１４１Ｄ、及び、積層膜１５２Ａの一部を除去して、半導体膜１４１Ａの上面、半導体膜１４１Ｅの下面、及び、半導体膜１５１の外周面の一部を露出させる。この工程は、例えば、窒化シリコン及びシリコンが除去されず、酸化シリコンが選択的に除去される条件でウェットエッチング等を行って絶縁膜１４１Ｂ、絶縁膜１４１Ｄを除去し、次に、順次適切な条件でウェットエッチング等を行うことによって行われる。
【００６０】
次に、図２２及び図２３に示す通り、半導体膜１４１Ａの上面、半導体膜１４１Ｅの下面、及び、半導体膜１５１の外周面の一部に半導体膜を形成して、導電膜１４１を形成する。この工程は、例えば、ＣＶＤ又はエピタキシャル結晶成長法等の方法によって行われる。
【００６１】
次に、図２４に示す通り、絶縁膜１６１を除去し、絶縁膜１１１Ａ、絶縁膜１２１Ａ、導電膜１３１、及び、層間絶縁膜１０１のＹ方向の側面を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行われる。
【００６２】
次に、図２５及び図２６に示す通り、導電膜１３１及び導電膜１４１の一部を酸化して、酸化膜１６２、１６３を形成する。この工程は、例えば、窒化シリコンが酸化されず、シリコンが選択的に酸化される条件で酸化処理等を行うことによって行われる。
【００６３】
次に、図２７〜図３０に示す通り、絶縁膜１１１Ａ及び絶縁膜１２１Ａを除去する。この工程は、例えば、酸化シリコンが除去されず、窒化シリコンが選択的に除去される条件でウェットエッチング等を行うことによって行われる。
【００６４】
尚、この工程は、開口ｏｐ３に薬液を供給し、この薬液によって窒化シリコンを除去することによって行われる。従って、図１８及び図１９を参照して説明した工程と同様、図２７及び図２８に示す通り、領域Ｒ１においては絶縁膜１１１Ａ及び絶縁膜１２１Ａが全て除去される。また、積層膜１５２Ａの外周面が露出する。一方、図２９及び図３０に示す通り、領域Ｒ３１では絶縁膜１１１Ａ及び絶縁膜１２１Ａが除去されるものの、領域Ｒ３２においては絶縁膜１１１Ａ，１２１Ａが除去されずに残存する。
【００６５】
次に、図３１及び図３２に示す通り、導電膜１１１及び導電膜１２１を形成する。この工程は、例えば、ＣＶＤ等によって行われる。
【００６６】
尚、この工程では、図６に示す様に、層間絶縁膜１０１の上面及び下面、並びに、積層膜１５２Ａの外周面に、高誘電絶縁膜１１５，１２５、バリア金属膜１１４，１２４及び導電膜１１１，１２１が形成される。また、図８に示す様に、領域Ｒ３２に残存した絶縁膜１１１Ａ及び絶縁膜１２１ＡのＹ方向の側面にも、高誘電絶縁膜１１５，１２５、バリア金属膜１１４，１２４及び導電膜１１１，１２１が形成される。
【００６７】
その後、導電膜１１１等のうち、層間絶縁膜１０１のＹ方向の側面に形成された部分を除去し、開口ｏｐ３の内部に酸化シリコン等を形成して絶縁部ＳＴを形成することにより、図５〜図８を参照して説明した構造が形成される。また、ビット線ＢＬ等を形成することにより、図２を参照して説明した構造が形成される。
【００６８】
［効果］
図９を参照して説明した通り、本実施形態においては、複数の絶縁膜１１１Ａ及び複数の層間絶縁膜１０１をＣＶＤ等の方法によって形成する。この様な膜には、水素が含まれる場合がある。また、図１１を参照して説明した熱処理等に際して、水素が拡散することがある。ここで、水素が導電膜１４２と半導体膜１４１Ａとの界面に到達すると、半導体膜１４１Ａが導電膜１４２から剥がれてしまう恐れがある。
【００６９】
そこで、本実施形態においては、図９等を参照して説明した通り、複数の絶縁膜１１１Ａと半導体膜１４１Ａとの間に、絶縁膜１２１Ａを設けている。上述の例において、絶縁膜１２１Ａは、ジクロロシランを用いたＬＰＣＶＤ等の方法によって形成された高密度な窒化シリコンの絶縁膜である。この様な絶縁膜によれば、水素の拡散を好適に抑制して、半導体膜１４１Ａの膜剥がれを抑制することが可能である。これにより、半導体記憶装置の歩留まりを改善して、製造コストを削減することが可能である。
【００７０】
尚、本実施形態においては、図２７〜図３０を参照して説明した工程において絶縁膜１２１Ａを除去し、この除去した部分に導電膜１２１を形成する。即ち、本実施形態においては、犠牲膜の一部を利用して水素の拡散を抑制している。この点に着目すると、絶縁膜１２１Ａは、短時間で除去可能であることが望ましい。しかしながら、高密度な窒化シリコンは、低密度な窒化シリコンと比較して、エッチングレートが小さい傾向がある。
【００７１】
そこで、本実施形態においては、図９等を参照して説明した通り、絶縁膜１２１Ａの上面に、プラズマＣＶＤ等の方法によって形成された低密度な窒化シリコン等の絶縁膜１１１Ａを形成する。これにより、絶縁膜１２１Ａの除去に要する時間を短縮して、製造コストを削減することが可能である。
【００７２】
また、本実施形態においては、絶縁膜１１１Ａ及び絶縁膜１２１Ａの双方が窒化シリコンであり、同一の薬液によって除去可能である。従って、例えば、絶縁膜１１１Ａの除去と絶縁膜１２１Ａの除去とに異なる薬液が必要な場合と比較して、製造工程数を削減し、製造コストを削減することが可能である。
【００７３】
また、本実施形態においては、犠牲膜の一部を利用して水素の拡散を抑制する。従って、製造される半導体記憶装置の構成や大きさ等にほぼ影響を与えることなく水素の拡散を抑制可能である。
【００７４】
尚、上述の通り、この様な方法によって製造された半導体記憶装置においては、絶縁膜１２１Ａ、絶縁膜１１１Ａ等が残存する場合がある。例えば、本実施形態の例において、絶縁膜１２１Ａ及び絶縁膜１１１Ａは、図３、図４、図７、図８等を参照して説明した領域Ｒ３に残存する。
【００７５】
［変形例］
図７を参照して説明した通り、上述の例では、配線層１２０の領域Ｒ３２に、絶縁膜１２１Ａ及び絶縁膜１１１Ａが設けられていた。しかしながら、配線層１２０の領域Ｒ３２において絶縁膜１１１Ａを省略することも可能であるし、その他の膜を挿入することも可能である。
【００７６】
また、上述の例では、複数の配線層１１０及び配線層１３０の間に、配線層１２０が２層設けられていた。しかしながら、配線層１２０は一層であっても良いし、３層以上であっても良い。
【００７７】
［第２の実施形態］
［構成］
次に、図３３を参照して、第２の実施形態に係る半導体記憶装置について説明する。図３３は、本実施形態に係る半導体記憶装置の模式的な断面図である。説明の都合上、図３３では一部の構成を省略する。また、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
【００７８】
本実施形態に係る半導体記憶装置は、基本的には第１の実施形態と同様に構成されるが、領域Ｒ３における構造が異なる。
【００７９】
本実施形態においては、配線層１２０が配線層１１０と同様の構成を備える。換言すれば、本実施形態に係る半導体記憶装置は、配線層１２０を備えていない。
【００８０】
また、本実施形態に係る配線層１４０´は、基本的には第１の実施形態に係る配線層１４０と同様に構成されているが、半導体膜１４１Ｃのかわりに、絶縁膜１４１Ｆを備えている。絶縁膜１４１Ｆは、第１の実施形態に係る絶縁膜１２１Ａと同様に構成されている。
【００８１】
［製造方法］
本実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置とほぼ同様に製造可能である。ただし、図３４に示す通り、本実施形態においては、絶縁膜１４１Ｂ上に、半導体膜１４１Ｃではなく絶縁膜１４１Ｆを形成する。また、絶縁膜１２１Ａは形成しない。また、図１５を参照して説明した工程において、絶縁膜１６１は窒化シリコンでなく、アモルファスシリコン又は酸化シリコンの膜とする。
【００８２】
［変形例］
図３３を参照して説明した通り、上述の例では、配線層１４０´の領域Ｒ３２において、絶縁膜１４１Ｂ及び絶縁膜１４１Ｄの間に、絶縁膜１４１Ｆが設けられていた。しかしながら、絶縁膜１４１Ｆに加え、絶縁膜１４１Ｂ及び絶縁膜１４１Ｄの間に絶縁膜１１１Ａを設けることも可能であるし、その他の膜を挿入することも可能である。
【００８３】
［第３の実施形態］
［構成］
次に、図３５を参照して、第３の実施形態に係る半導体記憶装置について説明する。図３５は、本実施形態に係る半導体記憶装置の模式的な断面図である。説明の都合上、図３５では一部の構成を省略する。また、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
【００８４】
本実施形態に係る半導体記憶装置は、基本的には第１の実施形態と同様に構成されるが、本実施形態においては配線層１２０が配線層１１０と同様の構成を備える。換言すれば、本実施形態に係る半導体記憶装置は、第２の実施形態と同様に、配線層１２０を備えていない。
【００８５】
また、本実施形態においては、配線層１３０と配線層１４０との間に、層間絶縁膜１０１、絶縁膜１０４、及び、層間絶縁膜１０１を含む絶縁性の積層膜１０５が設けられる。絶縁膜１０４は、第１の実施形態に係る絶縁膜１２１Ａと同様に構成されている。
【００８６】
［製造方法］
本実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置とほぼ同様に製造可能である。ただし、図３６に示す通り、本実施形態においては、半導体膜１４１Ｅ上に、層間絶縁膜１０１、絶縁膜１０４及び層間絶縁膜１０１を形成する。また、絶縁膜１２１Ａは形成しない。また、図１５を参照して説明した工程において、絶縁膜１６１は窒化シリコンでなく、アモルファスシリコン又は酸化シリコンの膜とする。
【００８７】
［その他の実施形態］
図２を参照して説明した通り、第１〜第３の実施形態においては、基板Ｓとメモリセルアレイ層ＭＬとの間に、回路層ＣＬが設けられていた。しかしながら、基板Ｓとメモリセルアレイ層ＭＬとの間には、回路層ＣＬを設けなくても良い。この場合、例えば、周辺回路ＰＣ（図１）を構成するトランジスタ等を、領域Ｒ１，Ｒ２，Ｒ３（図３）と異なる領域に設けても良い。また、この場合、例えば、領域Ｒ３のコンタクト１０２（図４）は省略しても良い。また、この場合、例えば、領域Ｒ３に図２に例示する様な階段状の構造が形成されても良い。第１又は第２の実施形態においてこの様な構造を採用する場合であっても、領域Ｒ３に、水素の拡散を抑制する絶縁膜１２１Ａ、１４１Ｆが残存していても良い。
【００８８】
また、第１及び第２の実施形態においては、水素の拡散を抑制する絶縁膜１２１Ａ、１４１Ｆが残存する領域として、図３等を参照して説明した領域Ｒ３を例示した。しかしながら、絶縁膜１２１Ａ、１４１Ｆが残存する領域は、領域Ｒ３以外の領域であっても良い。
【００８９】
また、水素の拡散による半導体膜１４１Ａの膜剥がれを抑制するためには、水素が発生する複数の絶縁膜１１１Ａ及び複数の層間絶縁膜１０１と、半導体膜１４１Ａとの間に、水素の拡散を抑制可能な膜（１２１Ａ，１４１Ｆ，１０４）を設ければよい。この具体例として、第１の実施形態では、配線層１２０に絶縁膜１２１Ａを設ける例を示した。また、第２の実施形態では、配線層１４０に絶縁膜１４１Ｆを設ける例を示した。また、第３の実施形態では、配線層１３０と配線層１４０との間に絶縁膜１０４を設ける例を示した。しかしながら、この様な膜は、その他の部分、例えば、配線層１１０と配線層１３０との間等に設けることも可能である。この場合には、例えば、第３の実施形態に係る絶縁性の積層膜１０５を、配線層１１０と配線層１３０との間に設けても良い。
【００９０】
また、第１の実施形態に係る絶縁膜１２１Ａ、第２の実施形態に係る絶縁膜１４１Ｆ、及び、第３の実施形態に係る絶縁膜１０４等のうち、２以上の構成を組み合わせて使用することも可能である。
【００９１】
また、第１の実施形態に係る絶縁膜１２１Ａ、第２の実施形態に係る絶縁膜１４１Ｆ、及び、第３の実施形態に係る絶縁膜１０４は、いずれも窒化シリコン等を例として説明した。しかしながら、これらの膜は、水素の拡散を抑制可能な膜であれば、窒化シリコンでなくても良く、例えば、アルミナ（Ａｌ２Ｏ３）等であっても良い。また、水素の拡散を抑制可能な膜であれば、絶縁膜ではなく、半導体膜や導電膜等であっても良い。ただし、第１の実施形態及び第２の実施形態と同様に、水素の拡散を抑制可能な膜を犠牲膜として用いる場合、所定の薬液によるウェットエッチングにおいて層間絶縁膜１０１よりもエッチングレートが高く、且つ、他の所定の薬液によるウェットエッチングにおいて層間絶縁膜１０１よりもエッチングレートが低いことが望ましい。例えば、フッ酸等に対するエッチングレートは窒化シリコンよりも酸化シリコンの方が大きく、リン酸等に対するエッチングレートは酸化シリコンよりも窒化シリコンの方が大きい。
【００９２】
［備考］
本明細書においては、例えば、下記の事項について説明した。
【００９３】
［事項１］
第１領域及び第２領域が設けられた基板と、
前記基板の表面と交差する第１方向に配設された複数の第１配線層と、
前記複数の第１配線層よりも前記基板に近い第２配線層と、
前記第２配線層よりも前記基板に近い第３配線層と、
前記複数の第１配線層及び前記第２配線層を貫通して前記第１方向に延伸し、前記第３配線層に接続されたメモリ構造と
を備え、
前記第１配線層は、前記第１領域において第１導電膜を備え、前記第２領域において前記第１導電膜と異なる第１の膜を備え、
前記第２配線層は、前記第１領域において第２導電膜を備え、前記第２領域において前記第２導電膜と異なる第２の膜を備え、
前記第３配線層は、導電性の積層膜を備え、
前記第２の膜は、前記第１の膜と異なる
半導体記憶装置。
【００９４】
［事項２］
前記第２の膜は、前記第１の膜よりも大きい密度、前記第１の膜よりも小さい水素の含有率、及び、前記第１の膜よりも小さい第１の薬液に対するエッチングレートの、少なくとも一つを有する
事項１記載の半導体記憶装置。
【００９５】
［事項３］
前記複数の第１配線層の間に設けられた層間絶縁膜を更に備え、
前記層間絶縁膜は、
前記第１の薬液に対するエッチングレートが前記第２の膜よりも小さく、
第２の薬液に対するエッチングレートが前記第２の膜よりも大きい
事項２記載の半導体記憶装置。
【００９６】
［事項４］
前記第２配線層は、前記第２領域において、前記第１の膜を更に備える
事項１記載の半導体記憶装置。
【００９７】
［事項５］
前記第１の膜及び前記第２の膜は、窒素を含む
事項１記載の半導体記憶装置。
【００９８】
［事項６］
前記メモリ構造は、
前記第１方向に延伸し、前記複数の第１導電膜及び前記第２導電膜と対向する半導体膜と、
前記第１導電膜及び前記半導体膜の間に設けられ電荷蓄積膜を含むゲート絶縁膜と
を備える事項１記載の半導体記憶装置。
【００９９】
［事項７］
第１領域及び第２領域が設けられた基板と、
前記基板の表面と交差する第１方向に配設された複数の第１配線層と、
前記複数の第１配線層よりも前記基板に近い第２配線層と、
前記複数の第１配線層を貫通して前記第１方向に延伸し、前記第２配線層に接続されたメモリ構造と
を備え、
前記第１配線層は、前記第１領域において第１導電膜を備え、前記第２領域において前記第１導電膜と異なる第１の膜を備え、
前記第２配線層は、前記第１領域において第２導電膜及び第３導電膜を含む導電性の積層膜を備え、前記第２領域において前記第２導電膜と、前記第３導電膜と異なる第２の膜と、を備え、
前記第２の膜は、前記第１の膜と異なる
半導体記憶装置。
【０１００】
［事項８］
前記第２の膜は、前記第１の膜よりも大きい密度、前記第１の膜よりも小さい水素の含有率、及び、前記第１の膜よりも小さい第１の薬液に対するエッチングレートの、少なくとも一つを有する
事項７記載の半導体記憶装置。
【０１０１】
［事項９］
前記複数の第１配線層の間に設けられた層間絶縁膜を更に備え、
前記層間絶縁膜は、
前記第１の薬液に対するエッチングレートが前記第２の膜よりも小さく、
第２の薬液に対するエッチングレートが前記第２の膜よりも大きい
事項８記載の半導体記憶装置。
【０１０２】
［事項１０］
前記第２配線層は、前記第２領域において、前記第１の膜を更に備える
事項７記載の半導体記憶装置。
【０１０３】
［事項１１］
前記第１の膜及び前記第２の膜は、窒素を含む
事項７記載の半導体記憶装置。
【０１０４】
［事項１２］
前記メモリ構造は、
前記第１方向に延伸し、前記複数の第１導電膜と対向する半導体膜と、
前記第１導電膜及び前記半導体膜の間に設けられ電荷蓄積膜を含むゲート絶縁膜と
を備える事項７記載の半導体記憶装置。
【０１０５】
［事項１３］
基板と、
前記基板の表面と交差する第１方向に配設された複数の第１配線層と、
前記複数の第１配線層よりも前記基板に近く、導電性の積層膜を含む第２配線層と、
前記複数の第１配線層を貫通して前記第１方向に延伸し、前記第２配線層に接続されたメモリ構造と、
前記複数の第１配線層及び前記第２配線層の間に設けられ、酸素を含む第１絶縁膜と、
前記第１絶縁膜及び前記複数の第１配線層の間に設けられ、窒素を含む第２絶縁膜と、
前記第２絶縁膜及び前記複数の第１配線層の間に設けられ、酸素を含む第３絶縁膜と
を備える半導体記憶装置。
【０１０６】
［事項１４］
前記基板には、第１領域及び第２領域が設けられ、
前記第１配線層は、前記第１領域において第１導電膜を備え、前記第２領域において前記第１導電膜と異なる第１の膜を備え、
前記第２絶縁膜は、前記第１の膜と異なる
事項１３記載の半導体記憶装置。
【０１０７】
［事項１５］
前記第２絶縁膜は、前記第１の膜よりも大きい密度、前記第１の膜よりも小さい水素の含有率、及び、前記第１の膜よりも小さい第１の薬液に対するエッチングレートの、少なくとも一つを有する
事項１４記載の半導体記憶装置。
【０１０８】
［事項１６］
前記メモリ構造は、
前記第１方向に延伸し、前記複数の第１導電膜と対向する半導体膜と、
前記第１導電膜及び前記半導体膜の間に設けられ電荷蓄積膜を含むゲート絶縁膜と
を備える事項１４記載の半導体記憶装置。
【０１０９】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１０】
Ｓ…基板、ＣＬ…回路層、ＭＬ…メモリセルアレイ層、１１０，１２０，１３０，１４０…配線層、１１１，１２１，１３１，１４１，１４２…導電膜、１１１Ａ，１２１Ａ…絶縁膜、１５０…メモリ構造。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2020038949.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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