(57)【要約】【課題】サージ印加による誤動作を防止する。【解決手段】遅延回路１６０は、パルス状の第１信号Ｓａを平滑化して第２信号Ｓｂを出力するフィルタ（Ｒ１１、Ｃ１１）と、第２信号Ｓｂの入力を受けてパルス状の第３信号Ｓｃを出力する論理ゲートＢ１２と、第２信号ＳｂをプルアップまたはプルダウンするスイッチＳＷ１１及びＳＷ１２と、スイッチＳＷ１１及びＳＷ１２を制御するコントローラと、を有する。例えば、コントローラは、第１信号Ｓａ及び第３信号Ｓｃそれぞれの入力を受けてスイッチＳＷ１１及びＳＷ１２を制御するとよい。また、例えば、論理ゲートとしては、バッファまたはインバータを用いるとよい。【選択図】図８
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【特許請求の範囲】
【請求項１】
パルス状の第１信号を平滑化して第２信号を出力するフィルタと、
前記第２信号の入力を受けてパルス状の第３信号を出力する論理ゲートと、
前記第２信号をプルアップまたはプルダウンするスイッチと、
前記スイッチを制御するコントローラと、
を有することを特徴とする遅延回路。
【請求項２】
前記コントローラは、前記第１信号及び前記第３信号それぞれの入力を受けて前記スイッチを制御することを特徴とする請求項１に記載の遅延回路。
【請求項３】
前記論理ゲートは、バッファまたはインバータであることを特徴とする請求項１または請求項２に記載の遅延回路。
【請求項４】
前記第３信号を平滑化して第４信号を出力する第２フィルタと、
前記第４信号の入力を受けてパルス状の第５信号を出力する第２論理ゲートと、
前記第４信号をプルアップまたはプルダウンする第２スイッチと、
前記第２スイッチを制御する第２コントローラと、
を更に有することを特徴とする請求項１〜請求項３のいずれか一項に記載の遅延回路。
【請求項５】
前記第２コントローラは、前記第１信号及び前記第５信号それぞれの入力を受けて前記第２スイッチを制御することを特徴とする請求項４に記載の遅延回路。
【請求項６】
請求項１〜請求項５のいずれか一項に記載の遅延回路を有することを特徴とする入力信号判定回路。
【請求項７】
入力信号の入力を受けて出力信号を出力する請求項６に記載の入力信号判定回路と、
前記出力信号に応じてスイッチ素子を駆動するスイッチ駆動回路と、
を集積化して成ることを特徴とするスイッチ制御装置。
【請求項８】
スイッチ素子と、
請求項７に記載のスイッチ制御装置と、
を有することを特徴とするイグナイタ。
【請求項９】
イグニッションコイルと、
前記イグニッションコイルの一次側電流を駆動する請求項８に記載のイグナイタと、
前記イグニッションコイルの二次側コイルに接続される点火プラグと、
を有することを特徴とするエンジン点火装置。
【請求項１０】
請求項９に記載のエンジン点火装置と、
前記エンジン点火装置に電力を供給するカーバッテリと、
前記エンジン点火装置を制御するエンジンコントロールユニットと、
を有することを特徴とする車両。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書中に開示されている発明は、イグナイタなどに用いられるスイッチ制御装置、及び、その入力信号判定回路（特にサージ対策用の遅延回路）に関する。
【背景技術】
【０００２】
従来より、車両のエンジンルームに直結するイグナイタ（＝エンジン点火装置を構成する電子部品）には、多種多様な評価試験（ＢＣＩ［bulk current injection］やＧＴＥＭＣＥＬ［giga heltz - transverse electromagnetic cell］など）が課されており、高いノイズ耐量（＝高周波ノイズに対する誤動作耐量）だけでなく、サージに対する高いＥＳＤ耐量（＝ＥＳＤ［electro-static discharge］に対する破壊耐量）が求められている。
【０００３】
なお、上記に関連する従来技術の一例としては、本願出願人による特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１８−１６８７３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の従来技術では、ＥＳＤ耐量の向上について検討の余地があった。
【０００６】
なお、このような課題は、必ずしもイグナイタに限らず、パルス信号を取り扱うスイッチ制御装置などの信号処理装置全般（例えばＰＷＭ［pulse width modulation］調光信号による輝度調節機能を備えたＬＥＤ［light emitting diode］ドライバＩＣ）に当てはまるものである。
【０００７】
本明細書中に開示されている発明は、本願の発明者が見出した上記の課題に鑑み、サージ印加による誤動作を防止することのできるスイッチ制御装置、及び、その入力信号判定回路（特にサージ対策用の遅延回路）を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本明細書中に開示されている遅延回路は、パルス状の第１信号を平滑化して第２信号を出力するフィルタと、前記第２信号の入力を受けてパルス状の第３信号を出力する論理ゲートと、前記第２信号をプルアップまたはプルダウンするスイッチと、前記スイッチを制御するコントローラと、を有する構成（第１の構成）とされている。
【０００９】
なお、上記第１の構成から成る遅延回路において、前記コントローラは、前記第１信号及び前記第３信号それぞれの入力を受けて前記スイッチを制御する構成（第２の構成）にするとよい。
【００１０】
また、上記第１または第２の構成から成る遅延回路において、前記論理ゲートは、バッファまたはインバータである構成（第３の構成）にするとよい。
【００１１】
また、上記第１〜第３いずれかの構成から成る遅延回路は、前記第３信号を平滑化して第４信号を出力する第２フィルタと、前記第４信号の入力を受けてパルス状の第５信号を出力する第２論理ゲートと、前記第４信号をプルアップまたはプルダウンする第２スイッチと、前記第２スイッチを制御する第２コントローラと、をさらに有する構成（第４の構成）にするとよい。
【００１２】
また、上記第４の構成から成る遅延回路において、前記第２コントローラは、前記第１信号及び前記第５信号それぞれの入力を受けて前記第２スイッチを制御する構成（第５の構成）にするとよい。
【００１３】
また、本明細書中に開示されている入力信号判定回路は、上記第１〜第５いずれかの構成から成る遅延回路を有する構成（第６の構成）とされている。
【００１４】
また、本明細書中に開示されているスイッチ制御装置は、上記第６の構成から成り入力信号の入力を受けて出力信号を出力する入力信号判定回路と、前記出力信号に応じてスイッチ素子を駆動するスイッチ駆動回路とを集積化した構成（第７の構成）とされている。
【００１５】
また、本明細書中に開示されているイグナイタは、スイッチ素子と、上記第７の構成から成るスイッチ制御装置と、を有する構成（第８の構成）とされている。
【００１６】
また、本明細書中に開示されているエンジン点火装置は、イグニッションコイルと、上記第８の構成から成り前記イグニッションコイルの一次側電流を駆動するイグナイタと、前記イグニッションコイルの二次側コイルに接続される点火プラグと、を有する構成（第９の構成）とされている。
【００１７】
また、本明細書中に開示されている車両は、上記第９の構成から成るエンジン点火装置と、前記エンジン点火装置に電力を供給するカーバッテリと、前記エンジン点火装置を制御するエンジンコントロールユニットと、を有する構成（第１０の構成）とされている。
【発明の効果】
【００１８】
本明細書中に開示されている発明によれば、サージ印加による誤動作を防止することのできるスイッチ制御装置、及び、その入力信号判定回路（特にサージ対策用の遅延回路）を提供することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】エンジン点火装置を備えた車両の全体構成を示す図
【図２】スイッチ制御装置の一構成例を示す図
【図３】入力信号判定回路の一構成例を示すブロック図
【図４】入力信号判定回路の一変形例を示すブロック図
【図５】遅延回路の第１比較例を示すブロック図
【図６】第１比較例における正規パルス印加時の動作を示すタイミングチャート
【図７】第１比較例における正サージ印加時の動作を示すタイミングチャート
【図８】遅延回路の第１実施形態を示すブロック図
【図９】第１実施形態における遅延回路の具体例を示す回路図
【図１０】第１実施形態における正規パルス印加時の動作を示すタイミングチャート
【図１１】第１実施形態における正サージ印加時の動作を示すタイミングチャート
【図１２】第１実施形態における負サージ印加時の動作を示すタイミングチャート
【図１３】遅延回路の第２比較例を示すブロック図
【図１４】第２比較例における正規パルス印加時の動作を示すタイミングチャート
【図１５】第２比較例における正サージ印加時の動作を示すタイミングチャート
【図１６】第２比較例における負サージ印加時の動作を示すタイミングチャート
【図１７】遅延回路の第２実施形態を示すブロック図
【図１８】第２実施形態における遅延回路の具体例を示す回路図
【図１９】第２実施形態における正規パルス印加時の動作を示すタイミングチャート
【図２０】第２実施形態における正サージ印加時の動作を示すタイミングチャート
【図２１】第２実施形態における負サージ印加時の動作を示すタイミングチャート
【図２２】車両の一構成例を示す外観図
【発明を実施するための形態】
【００２０】
＜全体構成＞
図１は、エンジン点火装置を備えた車両の全体構成を示す図である。本構成例の車両Ｘは、不図示のガソリンエンジンを駆動する手段として、エンジン点火装置１と、カーバッテリ２と、エンジンコントロールユニット３（以下ではＥＣＵ［engine control unit］３と略称する）と、を有する。
【００２１】
エンジン点火装置１は、カーバッテリ２からの電力供給を受けて動作し、ＥＣＵ３からの点火指示信号Ｓｉｎ（いわゆるＩＧＴ［iginition timing signal］）に応じて、ガソリンエンジン内部の燃料（＝ガソリンと空気の混合気）に点火するための手段であり、イグナイタ１０と、イグニッションコイル２０と、点火プラグ３０と、を含む。
【００２２】
イグナイタ１０は、イグニッションコイル２０の一次側電流Ｉｃ（＝スイッチ素子１２のコレクタ電流に相当）をオン／オフ駆動する手段であり、スイッチ制御装置１１と、スイッチ素子１２と、をパッケージングした半導体集積回路装置として提供される。
【００２３】
スイッチ制御装置１１は、例えば、バルクシリコンウェハを用いた半導体チップに集積化されており、ＥＣＵ３からの点火指示信号Ｓｉｎに応じてスイッチ素子１２のゲート信号Ｓｇを生成する機能を備えている。また、スイッチ制御装置１１は、一次側電流Ｉｃを所定の上限値以下に制限する機能や、一次側電流Ｉｃの状態を検出して点火確認信号（いわゆるＩＧＦ［ignition confirmation signal］）をＥＣＵ３に返す機能などを備えていてもよい。なお、スイッチ制御装置１１の構成及び動作については後述する。
【００２４】
スイッチ素子１２は、スイッチ制御装置１１によってオン／オフされるスイッチ素子であり、本図では、ＩＧＢＴ［insulated gate bipolar transistor］が採用されている。スイッチ素子１２は、ゲートがスイッチ制御装置１１に接続されており、コレクタがイグニッションコイル２０の一次側コイル２１に接続されており、エミッタが接地端に接続されている。なお、スイッチ素子１２としては、ＩＧＢＴに代えて、ＭＯＳＦＥＴ［metal oxide semiconductor field effect transistor］を採用してもよい。
【００２５】
イグニッションコイル２０は、巻線数Ｍ１の一次側コイル２１と巻線数Ｍ２（＞Ｍ１）の二次側コイル２２を含み、カーバッテリ２から供給される入力電圧をより高い出力電圧に変換（昇圧）する役割を果たす。一次側コイル２１の第１端と二次側コイル２２の第１端は、いずれもカーバッテリ２の正極端（＝入力電圧の印加端）に接続されている。一次側コイル２１の第２端は、スイッチ素子１２のコレクタに接続されている。二次側コイル２２の第２端は、点火プラグ３０に接続されており、二次側コイル２２の第２端に生じる出力電圧が点火プラグ３０に供給される。
【００２６】
点火プラグ３０は、イグニッションコイル２０によって得られる高電圧を用いて、不図示のエンジン内部に噴射された燃料に点火するためのスパークを発生させる。
【００２７】
カーバッテリ２は、エンジン点火装置１を含め、車両Ｘに搭載された各種電装品に電力を供給するための電源である。
【００２８】
ＥＣＵ３は、車両Ｘのエンジン駆動に関わる各種制御を実行する。特に、ＥＣＵ３は、上記各種制御の一つとして、イグナイタ１０（特にスイッチ制御装置１１）の動作制御に用いられる点火指示信号Ｓｉｎ（＝ＰＷＭ駆動されるパルス信号）を出力する。より具体的に述べると、ＥＣＵ３は、スイッチ素子１２をオンさせるときに点火指示信号Ｓｉｎをオン時の論理レベル（例えばハイレベル）とし、スイッチ素子１２をオフさせるときに点火指示信号Ｓｉｎをオフ時の論理レベル（例えばローレベル）とする。
【００２９】
＜スイッチ制御装置＞
図２は、スイッチ制御装置１１の一構成例を示す図である。本構成例のスイッチ制御装置１１は、主たる構成要素として、入力信号判定回路１００と、スイッチ駆動回路２００と、静電保護素子３００と、を含むほか、装置外部との電気的な接続を確立するために設けられた複数のパッドＴ１及びＴ２を含む。
【００３０】
入力信号判定回路１００は、ＥＣＵ３からパッドＴ１を介して入力される点火指示信号Ｓｉｎ（＝パルス状の入力信号に相当）を受けて、スイッチ素子１２のオン／オフ制御信号Ｓｏｕｔ（＝パルス状の出力信号に相当）を生成する回路ブロックである。なお、入力信号判定回路１００の構成及び動作については、後ほど詳述する。
【００３１】
スイッチ駆動回路２００は、入力信号判定回路１００から入力されるオン／オフ制御信号Ｓｏｕｔに応じてスイッチ素子１２のゲート信号Ｓｇを生成する回路ブロックであり、プリドライバ２１０とドライバ２２０を含む。
【００３２】
プリドライバ２１０は、オン／オフ制御信号Ｓｏｕｔに応じてドライバ駆動信号Ｓｄｒｖを生成し、これをドライバ２２０に出力する。ドライバ２２０は、ドライバ駆動信号Ｓｄｒｖに応じてゲート信号Ｓｇを生成し、これをパッドＴ２に出力する。
【００３３】
点火指示信号Ｓｉｎがオン時の論理レベル（例えばハイレベル）になると、オン／オフ制御信号Ｓｏｕｔもオン時の論理レベル（例えばハイレベル）となり、ゲート信号Ｓｇがハイレベルとなって、スイッチ素子１２がオンされる。その結果、カーバッテリ２から、イグニッションコイル２０の一次側コイル２１とスイッチ素子１２を介して接地端に至る経路に一次側電流Ｉｃが流れるので、一次側コイル２１にエネルギが蓄えられる。
【００３４】
上記の状態から、点火指示信号Ｓｉｎがオフ時の論理レベル（例えばローレベル）になると、オン／オフ制御信号Ｓｏｕｔもオフ時の論理レベル（例えばローレベル）となり、ゲート信号Ｓｇがローレベルとなって、スイッチ素子１２がオフされる。このとき、一次側コイル２１には自己誘導作用によって大きな逆起電力が発生し、二次側コイル２２には一次側コイル２１との相互誘導作用により、巻数比（Ｍ２／Ｍ１）に応じてさらに大きな起電力が発生する。このようにして発生した二次側コイル２２の起電力により、点火プラグ３０には非常に高い出力電圧（１万ボルト以上）が掛かるので、スパーク（火花）が生じて燃料への点火が行われる。
【００３５】
静電保護素子３００は、スイッチ制御装置１１（延いてはイグナイタ１０）を静電破壊から保護するための手段であり、本図では、点火指示信号Ｓｉｎの入力を受け付けるパッドＴ１と接地端との間に図示の極性で接続された片方向ダイオードが用いられている。例えば、スイッチ制御装置１１を集積化した半導体チップのｐ型サブストレートに付随する寄生ダイオードを静電保護素子３００として利用すれば、ＥＳＤを熱的に消耗させることができるので、高いＥＳＤ耐量（３０ｋＶないしはそれ以上）を実現することができる。なお、静電破壊保護素子３００として、片方向ダイオードではなく、双方向フローティングダイオード（図中の括弧内を参照）を接続してもよい。
【００３６】
＜入力信号判定回路＞
図３は、入力信号判定回路１００の一構成例を示すブロック図である。本構成例の入力信号判定回路１００は、コンパレータ１５０と遅延回路１６０を含み、点火指示信号Ｓｉｎ（＝パルス状の入力信号に相当）の入力を受けて、オン／オフ制御信号Ｓｏｕｔ（＝パルス状の出力信号に相当）を出力する。
【００３７】
コンパレータ１５０は、遅延回路１６０を介して非反転入力端（＋）に入力される点火指示信号Ｓｉｎと、反転入力端（−）に入力される所定の基準電圧Ｖｒｅｆとを比較してオン／オフ制御信号Ｓｏｕｔを生成する。なお、オン／オフ制御信号Ｓｏｕｔは、点火指示信号Ｓｉｎが基準電圧Ｖｒｅｆよりも高いときにハイレベルとなり、点火指示信号Ｓｉｎが基準電圧Ｖｒｅｆよりも低いときにローレベルとなる。なお、コンパレータ１５０の前段には、アッテネータやローパスフィルタを設けてもよい。
【００３８】
遅延回路１６０は、点火指示信号Ｓｉｎに所定の遅延を与えてコンパレータ１５０に出力する。なお、遅延回路１６０は、パルスタイミング調整手段として機能するほか、サージマスク手段としても機能する（詳細は後述）。
【００３９】
図４は、入力信号判定回路１００の一変形例を示すブロック図である。本図で示すように、遅延回路１６０は、コンパレータ１５０の後段に設けてもよい。
【００４０】
＜遅延回路（第１比較例）＞
まず、遅延回路１６０の第１実施形態の説明に先立ち、これと対比される第１比較例について簡単に説明しておく。図５は、遅延回路１６０の第１比較例を示すブロック図である。第１比較例の遅延回路１００は、論理ゲートＢ１１及びＢ１２と、キャパシタＣ１１と、抵抗Ｒ１１と、を含む。
【００４１】
論理ゲートＢ１１は、前段から入力される信号Ｓａの論理レベルを変化させることなく後段に出力するバッファである。なお、図３で言えば、点火指示信号Ｓｉｎが信号Ｓａに相当する。一方、図４で言えば、コンパレータ１５０の出力信号が信号Ｓａに相当する。
【００４２】
抵抗Ｒ１１及びＣ１１は、論理ゲートＢ１１を介して入力される信号Ｓａ（＝パルス状の第１信号に相当）を平滑化して信号Ｓｂ（＝第２信号に相当）を生成するローパスフィルタとして機能する。
【００４３】
論理ゲートＢ１２は、ローパスフィルタから信号Ｓｂの入力を受けて信号Ｓｃ（＝パルス状の第３信号に相当）を出力するバッファである。なお、図３で言えば、コンパレータ１５０への非反転入力信号が信号Ｓｃに相当する。一方、図４で言えば、オン／オフ制御信号Ｓｏｕｔが信号Ｓｃに相当する。
【００４４】
なお、論理ゲートＢ１１及びＢ１２としては、それぞれ、バッファに代えてインバータを用いることもできる。また、論理ゲートＢ１１及びＢ１２には、それぞれ、ヒステリシスを持たせてもよい。
【００４５】
図６は、第１比較例（図５）の遅延回路１６０に正規パルス（＝ＰＷＭ駆動された信号Ｓａ）が印加されたときの動作を示すタイミングチャートであり、上から順番に、信号Ｓａ、Ｓｂ及びＳｃが描写されている。
【００４６】
信号Ｓａがローレベルからハイレベルに立ち上がると、信号Ｓｂが所定の時定数τ（＝Ｒ１１×Ｃ１１）で上昇し始める。そして、信号Ｓｂが論理ゲートＢ１２の閾値電圧Ｖｔｈよりも高くなると、信号Ｓｃがローレベルからハイレベルに立ち上がる。すなわち、信号Ｓａがハイレベルに立ち上がってから信号Ｓｃがハイレベルに立ち上がるまでの所要時間がオン遅延時間ｄ１１に相当する。
【００４７】
一方、信号Ｓａがハイレベルからローレベルに立ち下がると、信号Ｓｂが所定の時定数τで低下し始める。そして、信号Ｓｂが論理ゲートＢ１２の閾値電圧Ｖｔｈよりも低くなると、信号Ｓｃがハイレベルからローレベルに立ち下がる。すなわち、信号Ｓａがローレベルに立ち下がってから信号Ｓｃがローレベルに立ち下がるまでの所要時間がオフ遅延時間ｄ１２に相当する。
【００４８】
このように、ＰＷＭ駆動される点火指示信号Ｓｉｎに応じてスイッチ素子１２をオン／オフするスイッチ制御装置１１では、一般に、遅延回路１６０を用いてオン遅延時間ｄ１１とオフ遅延時間ｄ１２が設けられている。従って、オン遅延時間ｄ１１及びオフ遅延時間ｄ１２よりもパルス幅の短いサージについては、基本的に遅延回路１６０でマスクすることができるので、スイッチ素子１２の誤動作を防止することが可能となる。
【００４９】
しかしながら、例えば、図７で示したように、ローレベルの信号Ｓａに複数発の正サージＰＳが連続的に印加された場合には、それぞれのパルス幅がオン遅延時間ｄ１１より短くても、信号Ｓｂの電圧値が徐々に上昇していく。そのため、最終的に信号Ｓｂが閾値電圧Ｖｔｈを上回り、信号Ｓｃがハイレベルに立ち上がるおそれがある。
【００５０】
また、改めて図示はしないが、仮にハイレベルの信号Ｓａに複数発の負サージＮＳが連続的に印加された場合には、それぞれのパルス幅がオフ遅延時間ｄ１２より短くても、信号Ｓｂの電圧値が徐々に低下していく。そのため、最終的に信号Ｓｂが閾値電圧Ｖｔｈを下回り、信号Ｓｃがローレベルに立ち下がるおそれがある。
【００５１】
このように、第１比較例の遅延回路１６０では、複数発のサージが連続的に印加された場合、それぞれのパルス幅がオン遅延時間ｄ１１及びオフ遅延時間ｄ１２より短くても、スイッチ素子１２の誤動作を招くおそれがある。
【００５２】
なお、最も単純な対策としては、オン遅延時間ｄ１１及びオフ遅延時間ｄ１２を延長することが考えられる。しかしながら、このような対策では、抵抗Ｒ１１及びキャパシタＣ１１それぞれの部品サイズ（チップサイズ）が大きくなる上、オン遅延時間ｄ１１及びオフ遅延時間ｄ１２それぞれに求められる仕様（＝最大遅延時間）を満足することができなくなる。また、サージの連続印加回数はランダムであり、オン遅延時間ｄ１１及びオフ遅延時間ｄ１２の設計は極めて困難である。そこで、以下では、上記の不具合を解消することのできる新規な実施形態について提案する。
【００５３】
＜遅延回路（第１実施形態）＞
図８は、遅延回路１６０の第１実施形態を示すブロック図である。本実施形態の遅延回路１６０は、第１比較例（図５）の構成要素（Ｂ１１、Ｂ１２、Ｒ１１、及び、Ｃ１１）に加えて、スイッチＳＷ１１及びＳＷ１２をさらに有する。
【００５４】
スイッチＳＷ１１は、信号Ｓｂの印加端と電源端との間に接続されており、不図示のコントローラから入力される制御信号に応じて信号Ｓｂをプルアップする。
【００５５】
スイッチＳＷ１２は、信号Ｓｂの印加端と接地端との間に接続されており、不図示のコントローラから入力される制御信号に応じて信号Ｓｂをプルダウンする。
【００５６】
図９は、第１実施形態（図８）における遅延回路１６０の具体例を示す回路図である。本図の遅延回路１６０は、論理ゲートＢ１１及びＢ１２と、抵抗Ｒ１１と、キャパシタＣ１１と、スイッチＳＷ１１及びＳＷ１２と、コントローラＣＴＲＬ１１及びＣＴＲＬ１２と、を含む。
【００５７】
論理ゲートＢ１１は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１１及びＮ１２とＰチャネル型ＭＯＳ電界効果トランジスタＰ１１及びＰ１２を含む。また、論理ゲートＢ１２は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１３及びＮ１４とＰチャネル型ＭＯＳ電界効果トランジスタＰ１３及びＰ１４を含む。
【００５８】
スイッチＳＷ１１としては、Ｐチャネル型ＭＯＳ電界効果トランジスタが用いられている。また、スイッチＳＷ１２としては、Ｎチャネル型ＭＯＳ電界効果トランジスタが用いられている。
【００５９】
コントローラＣＴＲＬ１１としては、ＮＡＮＤゲートが用いられている。また、コントローラＣＴＲＬ１２としては、ＮＯＲゲートが用いられている。
【００６０】
以下、各回路要素間の接続関係について述べる。トランジスタＰ１１及びＰ１２それぞれのソース及びバックゲートは、電源電圧Ｖｃｃの印加端に接続されている。トランジスタＮ１１及びＮ１２それぞれのソース及びバックゲートは、接地電圧ＧＮＤの印加端に接続されている。トランジスタＰ１１及びＮ１１それぞれのゲートは、互いに接続されており、その接続ノードが論理ゲートＢ１１の入力端（＝信号Ｓａの印加端）に相当する。トランジスタＰ１１及びＮ１１それぞれのドレインは、トランジスタＰ１２及びＮ１２それぞれのゲートに接続されている。トランジスタＰ１２及びＮ１２それぞれのドレインは、互いに接続されており、その接続ノードが論理ゲートＢ１１の出力端に相当する。このように、論理ゲートＢ１１は、第１のＣＭＯＳインバータ（Ｐ１１及びＮ１１）と第２のＣＭＯＳインバータ（Ｐ１２及びＮ１２）を縦列に接続して成る。
【００６１】
抵抗Ｒ１１の第１端は、ローパスフィルタの入力端に相当し、論理ゲートＢ１１の出力端に接続されている。抵抗Ｒ１２の第２端とキャパシタＣ１１の第１端は、互いに接続されており、その接続ノードがローパスフィルタの出力端（＝信号Ｓｂの印加端）に相当する。キャパシタＣ１１の第２端は、接地電圧ＧＮＤの印加端に接続されている。
【００６２】
トランジスタＰ１３及びＰ１４それぞれのソース及びバックゲートは、電源電圧Ｖｃｃの印加端に接続されている。トランジスタＮ１３及びＮ１４それぞれのソース及びバックゲートは、接地電圧ＧＮＤの印加端に接続されている。トランジスタＰ１３及びＮ１３それぞれのゲートは、たがに接続されており、その接続ノードが論理ゲートＢ１２の入力端として、ローパスフィルタの出力端（＝信号Ｓｂの印加端）に接続されている。トランジスタＰ１３及びＮ１３それぞれのドレインは、トランジスタＰ１４及びＮ１４それぞれのゲートに接続されている。トランジスタＰ１４及びＮ１４それぞれのドレインは、互いに接続されており、その接続ノードが論理ゲートＢ１２の出力端（＝信号Ｓｃの印加端）に相当する。このように、論理ゲートＢ１２は、第１のＣＭＯＳインバータ（Ｐ１３及びＮ１３）と第２のＣＭＯＳインバータ（Ｐ１４及びＮ１４）を縦列に接続して成る。
【００６３】
スイッチＳＷ１１の第１端（ソース）は、電源電圧Ｖｃｃの印加端に接続されている。スイッチＳＷ１１の第２端（ドレイン）は、信号Ｓｂの印加端に接続されている。スイッチＳＷ１１の制御端（ゲート）は、ゲート信号Ｇ１１の印加端に接続されている。スイッチＳＷ１１は、ゲート信号Ｇ１１がハイレベルであるときにオフし、ゲート信号Ｇ１１がローレベルであるときにオンする。
【００６４】
スイッチＳＷ１２の第１端（ソース）は、接地電圧ＧＮＤの印加端に接続されている。スイッチＳＷ１２の第２端（ドレイン）は、信号Ｓｂの印加端に接続されている。スイッチＳＷ１２の制御端（ゲート）は、ゲート信号Ｇ１２の印加端に接続されている。スイッチＳＷ１２は、ゲート信号Ｇ１２がハイレベルであるときにオンし、ゲート信号Ｇ１２がローレベルであるときにオフする。
【００６５】
コントローラＣＴＲＬ１１は、信号Ｓａ及びＳｃの否定論理積演算によりゲート信号Ｇ１１を生成する。従って、ゲート信号Ｇ１１は、信号Ｓａ及びＳｃの少なくとも一方がローレベルであるときにハイレベルとなり、信号Ｓａ及びＳｃの双方がハイレベルであるときにローレベルとなる。
【００６６】
コントローラＣＴＲＬ１２は、信号Ｓａ及びＳｃの否定論理和演算によりゲート信号Ｇ１２を生成する。従って、ゲート信号Ｇ１２は、信号Ｓａ及びＳｃの少なくとも一方がハイレベルであるときにローレベルとなり、信号Ｓａ及びＳｃの双方がローレベルであるときにハイレベルとなる。
【００６７】
このように、コントローラＣＴＲＬ１１及びＣＴＲＬ１２は、信号Ｓａ及びＳｃそれぞれの入力を受けてスイッチＳＷ１１及びＳＷ１２を制御する。ただし、スイッチＳＷ１１及びＳＷ１２の制御方法は、何ら本図に限定されるものではない。
【００６８】
図１０は、第１実施形態（図８、図９）の遅延回路１６０に正規パルス（＝ＰＷＭ駆動された信号Ｓａ）が印加されたときの動作を示すタイミングチャートであり、上から順番に、信号Ｓａ、Ｓｂ及びＳｃが描写されている。
【００６９】
信号Ｓａがローレベルからハイレベルに立ち上がると、信号Ｓｂが時定数τで上昇し始める。なお、信号Ｓｂが閾値電圧Ｖｔｈを上回るまでの間、Ｓａ＝Ｈ、Ｓｃ＝Ｌであることから、Ｇ１１＝Ｈ、Ｇ１２＝Ｌとなる。従って、スイッチＳＷ１１及びＳＷ１２が共にオフした状態となるので、信号Ｓｂのプルアップ及びプルダウンは行われない。
【００７０】
その後、信号Ｓｂが閾値電圧Ｖｔｈよりも高くなると、信号Ｓｃがローレベルからハイレベルに立ち上がる。すなわち、信号Ｓａがハイレベルに立ち上がってから信号Ｓｃがハイレベルに立ち上がるまでの所要時間がオン遅延時間ｄ１１に相当する。なお、Ｓａ＝Ｓｃ＝Ｈでは、Ｇ１１＝Ｇ１２＝Ｌとなる。従って、スイッチＳＷ１１がオンしてスイッチＳＷ１２がオフした状態となるので、信号Ｓｂが電源電圧Ｖｃｃにプルアップされる。
【００７１】
一方、信号Ｓａがハイレベルからローレベルに立ち下がると、信号Ｓｂが時定数τで低下し始める。なお、信号Ｓｂが閾値電圧Ｖｔｈを下回るまでの間、Ｓａ＝Ｌ、Ｓｃ＝Ｈであることから、Ｇ１１＝Ｈ、Ｇ１２＝Ｌとなる。従って、スイッチＳＷ１１及びＳＷ１２が共にオフした状態となるので、信号Ｓｂのプルアップ及びプルダウンは行われない。
【００７２】
その後、信号Ｓｂが閾値電圧Ｖｔｈよりも低くなると、信号Ｓｃがハイレベルからローレベルに立ち下がる。すなわち、信号Ｓａがローレベルに立ち下がってから信号Ｓｃがローレベルに立ち下がるまでの所要時間がオフ遅延時間ｄ１２に相当する。なお、Ｓａ＝Ｓｃ＝Ｌでは、Ｇ１１＝Ｇ１２＝Ｈとなる。従って、スイッチＳＷ１１がオフしてスイッチＳＷ１２がオンした状態となるので、信号Ｓｂが接地電圧ＧＮＤにプルダウンされる。
【００７３】
このように、本実施形態の遅延回路１６０では、第１比較例と全く同様のオン遅延時間ｄ１１及びオフ遅延時間ｄ１２を設けることができる。
【００７４】
また、本実施形態の遅延回路１６０であれば、複数発のサージが連続的に印加された場合であっても、これを適切にマスクすることが可能である。以下、図面を参照しながら、具体的に説明する。
【００７５】
図１１は、第１実施形態（図８、図９）の遅延回路１６０に複数発の正サージＰＳが連続的に印加されたときの動作を示すタイミングチャートであり、上から順に、信号Ｓａ、Ｓｂ及びＳｃが描写されている。なお、図中の破線は、スイッチＳＷ１１及びＳＷ１２が未導入である場合の挙動（＝図７の挙動）を対比用に示している。
【００７６】
正サージＰＳの印加により、ローレベルであるべき信号Ｓａがハイレベルに立ち上がると、信号Ｓｂが時定数τで上昇し始める。なお、信号Ｓｂが閾値電圧Ｖｔｈを上回るまでの間、Ｓａ＝Ｈ、Ｓｃ＝Ｌであることから、Ｇ１１＝Ｈ、Ｇ１２＝Ｌとなる。従って、スイッチＳＷ１１及びＳＷ１２が共にオフした状態となるので、信号Ｓｂのプルアップ及びプルダウンは行われない。
【００７７】
ここで、正サージＰＳ一発のパルス幅がオン遅延時間ｄ１１よりも短い場合には、信号Ｓｂが閾値電圧Ｖｔｈを上回る前に信号Ｓａがハイレベルからローレベルに立ち下がる。その結果、Ｓａ＝Ｓｃ＝Ｌとなるので、Ｇ１１＝Ｇ１２＝Ｈとなる。従って、スイッチＳＷ１１がオフしてスイッチＳＷ１２がオンした状態となるので、信号Ｓｂが接地電圧ＧＮＤにプルダウンされる。
【００７８】
以降も上記と同様であり、複数発の正サージＰＳが連続的に印加されても、それぞれのパルス幅がオン遅延時間ｄ１１よりも短ければ、信号Ｓｂは、徐々に上昇していくことなく、信号Ｓａの立下り毎にプルダウンされる。従って、信号Ｓｂが閾値電圧Ｖｔｈを上回ることはなく、信号Ｓｃがローレベルに維持されるので、スイッチ素子１２の誤動作を招かずに済む。
【００７９】
図１２は、第１実施形態（図８、図９）の遅延回路１６０に複数発の負サージＮＳが連続的に印加されたときの動作を示すタイミングチャートであり、上から順に、信号Ｓａ、Ｓｂ及びＳｃが描写されている。なお、図中の破線は、スイッチＳＷ１１及びＳＷ１２が未導入である場合の挙動を対比用に示している。
【００８０】
負サージＮＳの印加により、ハイレベルであるべき信号Ｓａがローレベルに立ち下がると、信号Ｓｂが時定数τで低下し始める。なお、信号Ｓｂが閾値電圧Ｖｔｈを下回るまでの間、Ｓａ＝Ｌ、Ｓｃ＝Ｈであることから、Ｇ１１＝Ｈ、Ｇ１２＝Ｌとなる。従って、スイッチＳＷ１１及びＳＷ１２が共にオフした状態となるので、信号Ｓｂのプルアップ及びプルダウンは行われない。
【００８１】
ここで、負サージＮＳ一発のパルス幅がオフ遅延時間ｄ１２よりも短い場合には、信号Ｓｂが閾値電圧Ｖｔｈを下回る前に信号Ｓａがローレベルからハイレベルに立ち上がる。その結果、Ｓａ＝Ｓｃ＝Ｈとなるので、Ｇ１１＝Ｇ１２＝Ｌとなる。従って、スイッチＳＷ１１がオンしてスイッチＳＷ１２がオフした状態となるので、信号Ｓｂが電源電圧Ｖｃｃにプルアップされる。
【００８２】
以降も上記と同様であり、複数発の負サージＮＳが連続的に印加されても、それぞれのパルス幅がオフ遅延時間ｄ１２よりも短ければ、信号Ｓｂは、徐々に低下していくことなく、信号Ｓａの立上り毎にプルアップされる。従って、信号Ｓｂが閾値電圧Ｖｔｈを下回ることはなく、信号Ｓｃがハイレベルに維持されるので、スイッチ素子１２の誤動作を招かずに済む。
【００８３】
このように、第１実施形態（図８、図９）の遅延回路１６０であれば、オン遅延時間ｄ１１及びオフ遅延時間ｄ１２を不必要に延長することなく、既存の回路構成（図５）にスイッチＳＷ１１及びＳＷ１２を追加するだけで、連続的に印加される複数発のサージを適切にマスクすることが可能となる。
【００８４】
＜遅延回路（第２比較例）＞
次に、遅延回路１６０の第２実施形態の説明に先立ち、これと対比される第２比較例について簡単に説明しておく。図１３は、遅延回路１６０の第２比較例を示すブロック図である。第２比較例の遅延回路１００は、論理ゲートＢ２１〜Ｂ２５と、キャパシタＣ２１及びＣ２２と、抵抗Ｒ２１〜Ｒ２４と、を含む。
【００８５】
論理ゲートＢ２１は、前段から入力される信号ＳＡの論理レベルを変化させることなく後段に出力するバッファである。なお、図３で言えば、点火指示信号Ｓｉｎが信号ＳＡに相当する。一方、図４で言えば、コンパレータ１５０の出力信号が信号ＳＡに相当する。
【００８６】
抵抗Ｒ２１及びＣ２１は、論理ゲートＢ２１を介して入力される信号ＳＡ（＝パルス状の第１信号に相当）を平滑化して信号ＳＢ（＝第２信号に相当）を生成するローパスフィルタとして機能する。また、論理ゲートＢ２１の出力段（特に上側電流経路）に接続された抵抗Ｒ２３もローパスフィルタの構成要素として機能する。
【００８７】
論理ゲートＢ２２は、ローパスフィルタから信号ＳＢの入力を受けて信号ＳＣ（＝パルス状の第３信号に相当）を出力するバッファ（特に、ヒステリシスを持つシュミットバッファ）である。
【００８８】
論理ゲートＢ２３は、論理ゲートＢ２２から入力される信号ＳＣの論理レベルを反転させて出力するインバータである。
【００８９】
抵抗Ｒ２２及びＣ２２は、論理ゲートＢ２３を介して反転入力される信号ＳＣを平滑化して信号ＳＤ（＝第４信号に相当）を生成する第２ローパスフィルタとして機能する。また、論理ゲートＢ２３の出力段（特に下側電流経路）に接続された抵抗Ｒ２４も第２ローパスフィルタの構成要素として機能する。
【００９０】
論理ゲートＢ２４は、第２ローパスフィルタから入力される信号ＳＤの論理レベルを変化させることなく後段に出力するバッファ（特に、ヒステリシスを持つシュミットバッファ）である。
【００９１】
論理ゲートＢ２５は、論理ゲートＢ２４を介して入力される信号ＳＤの論理レベルを反転させて信号ＳＥ（＝パルス状の第５信号に相当）を出力するインバータである。
【００９２】
すなわち、論理ゲートＢ２４及びＢ２５は、信号ＳＤの入力を受けて第５信号ＳＥを出力する第２論理ゲートとして機能する。なお、図３で言えば、コンパレータ１５０への非反転入力信号が信号ＳＥに相当する。一方、図４で言えば、オン／オフ制御信号Ｓｏｕｔが信号ＳＥに相当する。
【００９３】
なお、論理ゲートＢ２１〜Ｂ２５としては、それぞれ、バッファに代えてインバータを用いてもよいし、逆に、インバータに代えてバッファを用いてもよい。また、論理ゲートＢ２１〜Ｂ２５には、それぞれ、ヒステリシスを持たせてもよいし持たせなくてもよい。
【００９４】
図１４は、第２比較例（図１３）の遅延回路１６０に正規パルス（＝ＰＷＭ駆動された信号ＳＡ）が印加されたときの動作を示すタイミングチャートであり、上から順に、信号ＳＡ、ＳＢ、ＳＣ、ＳＤ及びＳＥが描写されている。
【００９５】
信号ＳＡがローレベルからハイレベルに立ち上がると、信号ＳＢが時定数τ１（＝Ｒ２１×Ｃ２１）で上昇し始める。そして、信号ＳＢが論理ゲートＢ２２の閾値電圧Ｖｔｈ１よりも高くなると、信号ＳＣがローレベルからハイレベルに立ち上がる。すると、信号ＳＤが時定数τ２（＝Ｒ２２×Ｃ２２）で低下し始める。そして、信号ＳＤが論理ゲートＢ２４の閾値電圧Ｖｔｈ２よりも低くなると、信号ＳＥがローレベルからハイレベルに立ち上がる。すなわち、信号ＳＡがハイレベルに立ち上がってから信号ＳＥがハイレベルに立ち上がるまでの所要時間がオン遅延時間ｄ２１に相当する。
【００９６】
なお、上記のオン遅延時間ｄ２１は、信号ＳＡがハイレベルに立ち上がってから信号ＳＣがハイレベルに立ち上がるまでのオン遅延時間ｄ２１ｘと、信号ＳＣがハイレベルに立ち上がってから信号ＳＥがハイレベルに立ち上がるまでのオン遅延時間ｄ２１ｙとの合算値（＝ｄ２１ｘ＋ｄ２１ｙ）として設定されている。
【００９７】
一方、信号ＳＡがハイレベルからローレベルに立ち下がると、信号ＳＢが時定数τ１で低下し始める。そして、信号ＳＢが論理ゲートＢ２２の閾値電圧Ｖｔｈ１よりも低くなると、信号ＳＣがハイレベルからローレベルに立ち下がる。すると、信号ＳＤが時定数τ２で上昇し始める。そして、信号ＳＤが論理ゲートＢ２４の閾値電圧Ｖｔｈ２よりも高くなると、信号ＳＥがハイレベルからローレベルに立ち下がる。すなわち、信号ＳＡがローレベルに立ち下がってから信号ＳＥがローレベルに立ち下がるまでの所要時間がオフ遅延時間ｄ２２に相当する。
【００９８】
なお、上記のオフ遅延時間ｄ２２は、信号ＳＡがローレベルに立ち下がってから信号ＳＣがローレベルに立ち下がるまでのオフ遅延時間ｄ２２ｘと、信号ＳＣがローレベルに立ち下がってから信号ＳＥがローレベルに立ち下がるまでのオフ遅延時間ｄ２２ｙとの合算値（＝ｄ２２ｘ＋ｄ２２ｙ）として設定されている。
【００９９】
このように、第２比較例の遅延回路１６０では、２段のローパスフィルタを用いてオン遅延時間ｄ２１とオフ遅延時間ｄ２２が設けられている。従って、遅延回路１６０には、オン遅延時間ｄ２１及びオフ遅延時間ｄ２２よりもパルス幅の短いサージが印加されても信号ＳＥに誤パルスを生じないことが期待される。
【０１００】
しかしながら、実際には、オン遅延時間ｄ２１及びオフ遅延時間ｄ２２よりもパルス幅の短いサージが印加されたときでも、これを十分にマスクし切れない場合があり得る。このような不具合について、図面を参照しながら具体的に説明する。
【０１０１】
図１５は、第２比較例（図１３）の遅延回路１６０に正サージが印加されたときの動作を示すタイミングチャートであり、上から順に、信号ＳＡ、ＳＢ、ＳＣ、ＳＤ及びＳＥが描写されている。なお、正サージＰＳのパルス幅Ｔｗは、ｄ２１ｘ＜Ｔｗ＜ｄ２１であるものとする。
【０１０２】
また、本図では、論理ゲートＢ２２の閾値電圧Ｖｔｈ１がヒステリシスを持つことを明示するために、上側閾値電圧Ｖｔｈ１Ｈと下側閾値電圧Ｖｔｈ１Ｌが描写されている。同様に、論理ゲートＢ２４の閾値電圧Ｖｔｈ２についても、上側閾値電圧Ｖｔｈ２Ｈと下側閾値電圧Ｖｔｈ２Ｌが描写されている。
【０１０３】
正サージＰＳの印加により、信号ＳＡがローレベルからハイレベルに立ち上がると、信号ＳＢが時定数τ１で上昇し始める。そして、信号ＳＢが上側閾値電圧Ｖｔｈ１Ｈよりも高くなると、信号ＳＣがローレベルからハイレベルに立ち上がる。従って、信号ＳＤが時定数τ２で低下し始める。
【０１０４】
一方、正サージＰＳの印加が解消し、信号ＳＡがハイレベルからローレベルに立ち下がると、信号ＳＢが時定数τ１で低下し始める。そして、信号ＳＢが下側閾値電圧Ｖｔｈ１Ｌよりも低くなると、信号ＳＣがハイレベルからローレベルに立ち下がる。従って、信号ＳＤが時定数τ２で上昇し始める。
【０１０５】
上記一連の動作において、信号ＳＡがローレベルに立ち下がっても、信号ＳＢが下側閾値電圧Ｖｔｈ１Ｌを下回らない限り、信号ＳＣがハイレベルに維持されるので、信号ＳＤが低下し続ける。その結果、信号ＳＤが下側閾値電圧Ｖｔｈ２Ｌを下回ると、信号ＳＥがローレベルからハイレベルに立ち上がってしまう。
【０１０６】
図１６は、第２比較例（図１３）の遅延回路１６０に負サージが印加されたときの動作を示すタイミングチャートであり、上から順に、信号ＳＡ、ＳＢ、ＳＣ、ＳＤ及びＳＥが描写されている。なお、負サージＮＳのパルス幅Ｔｗは、ｄ２２ｘ＜Ｔｗ＜ｄ２２であるものとする。
【０１０７】
また、本図でも、閾値電圧Ｖｔｈ１及びＶｔｈ２について、それぞれ、上側閾値電圧Ｖｔｈ１Ｈ及び下側閾値電圧Ｖｔｈ１Ｌ、並びに、上側閾値電圧Ｖｔｈ２Ｈ及び下側閾値電圧Ｖｔｈ２Ｌが描写されている。
【０１０８】
負サージＮＳの印加により、信号ＳＡがハイレベルからローレベルに立ち下がると、信号ＳＢが時定数τ１で低下し始める。そして、信号ＳＢが下側閾値電圧Ｖｔｈ１Ｌよりも低くなると、信号ＳＣがハイレベルからローレベルに立ち上がる。従って、信号ＳＤが時定数τ２で上昇し始める。
【０１０９】
一方、負サージＮＳの印加が解消し、信号ＳＡがローレベルからハイレベルに立ち上がると、信号ＳＢが時定数τ１で上昇し始める。そして、信号ＳＢが上側閾値電圧Ｖｔｈ１Ｈよりも高くなると、信号ＳＣがローレベルからハイレベルに立ち上がる。従って、信号ＳＤが時定数τ２で低下し始める。
【０１１０】
上記一連の動作において、信号ＳＡがハイレベルに立ち上がっても、信号ＳＢが上側閾値電圧Ｖｔｈ１Ｈを上回らない限り、信号ＳＣがローレベルに維持されるので、信号ＳＤが上昇し続ける。その結果、信号ＳＤが上側閾値電圧Ｖｔｈ２Ｈを上回ると、信号ＳＥがハイレベルからローレベルに立ち下がってしまう。
【０１１１】
このように、第２比較例（図１３）の遅延回路１６０では、オン遅延時間ｄ２１及びオフ遅延時間ｄ２２よりもパルス幅の短いサージが印加されたときでも、これを十分にマスクし切れず、スイッチ素子１２の誤動作を招くおそれがある。
【０１１２】
なお、最も単純な対策としては、オン遅延時間ｄ２１及びオフ遅延時間ｄ２２を延長することが考えられる。しかしながら、このような対策では、抵抗Ｒ２１〜Ｒ２４、並びにキャパシタＣ２１及びＣ２２それぞれの部品サイズ（チップサイズ）が大きくなる上、オン遅延時間ｄ２１及びオフ遅延時間ｄ２２それぞれに求められる仕様（＝最大遅延時間）を満足することができなくなる。そこで、以下では、上記の不具合を解消することのできる新規な実施形態について提案する。
【０１１３】
＜遅延回路（第２実施形態）＞
図１７は、遅延回路１６０の第２実施形態を示すブロック図である。本実施形態の遅延回路１６０は、第２比較例（図１３）の構成要素（Ｂ２１〜Ｂ２５、Ｒ２１〜Ｒ２３、並びに、Ｃ２１及びＣ２２）に加えて、スイッチＳＷ２１〜ＳＷ２４をさらに有する。
【０１１４】
スイッチＳＷ２１は、信号ＳＢの印加端と電源端との間に接続されており、不図示のコントローラから入力される制御信号に応じて信号ＳＢをプルアップする。
【０１１５】
スイッチＳＷ２２は、信号ＳＢの印加端と接地端との間に接続されており、不図示のコントローラから入力される制御信号に応じて信号ＳＢをプルダウンする。
【０１１６】
スイッチＳＷ２３は、信号ＳＤの印加端と電源端との間に接続されており、不図示のコントローラから入力される制御信号に応じて信号ＳＤをプルアップする。
【０１１７】
スイッチＳＷ２４は、信号ＳＤの印加端と接地端との間に接続されており、不図示のコントローラから入力される制御信号に応じて信号ＳＤをプルダウンする。
【０１１８】
図１８は、第２実施形態（図１７）における遅延回路１６０の具体例を示す回路図である。本図の遅延回路１６０は、論理ゲートＢ２１〜Ｂ２５と、抵抗Ｒ２１〜Ｒ２４と、キャパシタＣ２１及びＣ２２と、スイッチＳＷ２１〜ＳＷ２４と、コントローラＣＴＲＬ２１〜ＣＴＲＬ２４と、を含む。
【０１１９】
論理ゲートＢ２１は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２１及びＮ２２とＰチャネル型ＭＯＳ電界効果トランジスタＰ２１及びＰ２２を含む。また、論理ゲートＢ２２は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２３〜Ｎ２６とＰチャネル型ＭＯＳ電界効果トランジスタＰ２３〜Ｐ２６を含む。また、論理ゲートＢ２３は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２７とＰチャネル型ＭＯＳ電界効果トランジスタＰ２７を含む。また、論理ゲートＢ２４は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２８〜Ｎ２ＢとＰチャネル型ＭＯＳ電界効果トランジスタＰ２８〜Ｐ２Ｂを含む。また、論理ゲートＢ２５は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２ＣとＰチャネル型ＭＯＳ電界効果トランジスタＰ２Ｃを含む。
【０１２０】
スイッチＳＷ２１及びＳＷ２３としては、それぞれ、Ｐチャネル型ＭＯＳ電界効果トランジスタが用いられている。また、スイッチＳＷ２２及びＳＷ２４としては、それぞれ、Ｎチャネル型ＭＯＳ電界効果トランジスタが用いられている。
【０１２１】
コントローラＣＴＲＬ２１としては、ＮＡＮＤゲートが用いられている。また、コントローラＣＴＲＬ２２としては、ＮＯＲゲートが用いられている。また、コントローラＣＴＲＬ２３としては、ＯＲゲートが用いられている。また、コントローラＣＴＲＬ２４としては、ＡＮＤゲートが用いられている。
【０１２２】
以下、各回路要素間の接続関係について述べる。トランジスタＰ２１及びＰ２２それぞれのソース及びバックゲートは、電源電圧Ｖｃｃの印加端に接続されている。トランジスタＮ２１及びＮ２２それぞれのソース及びバックゲートは、接地電圧ＧＮＤの印加端に接続されている。トランジスタＰ２１及びＮ２１それぞれのゲートは、互いに接続されており、その接続ノードが論理ゲートＢ２１の入力端（＝信号ＳＡの印加端）に相当する。トランジスタＰ２１及びＮ２１それぞれのドレインは、トランジスタＰ２２及びＮ２２それぞれのゲートに接続されている。トランジスタＰ２２のドレインは、抵抗Ｒ２３の第１端に接続されている。抵抗Ｒ２３の第２端とトランジスタＮ２２のドレインは、互いに接続されており、その接続ノードが論理ゲートＢ２１の出力端に相当する。このように、論理ゲートＢ２１は、第１のＣＭＯＳインバータ（Ｐ２１及びＮ２１）と第２のＣＭＯＳインバータ（Ｐ２２及びＮ２２）を縦列に接続して成る。
【０１２３】
抵抗Ｒ２１の第１端は、ローパスフィルタの入力端に相当し、論理ゲートＢ２１の出力端に接続されている。抵抗Ｒ２１の第２端とキャパシタＣ２１の第１端は、互いに接続されており、その接続ノードがローパスフィルタの出力端（＝信号ＳＢの印加端）に相当する。キャパシタＣ２１の第２端は、接地電圧ＧＮＤの印加端に接続されている。
【０１２４】
トランジスタＰ２３、Ｐ２５及びＰ２６それぞれのソース及びバックゲートは、電源電圧Ｖｃｃの印加端に接続されている。トランジスタＮ２３、Ｎ２５及びＮ２６それぞれのソース及びバックゲートは、接地電圧ＧＮＤの印加端に接続されている。トランジスタＰ２３及びＰ２５それぞれのドレインは、トランジスタＰ２４のソース及びバックゲートに接続されている。トランジスタＮ２３及びＮ２５それぞれのドレインは、トランジスタＮ２４のソース及びバックゲートに接続されている。トランジスタＰ２３及びＰ２４とトランジスタＮ２３及びＮ２４それぞれのゲートは、互いに接続されており、その接続ノードが論理ゲートＢ２２の入力端として、ローパスフィルタの出力端（＝信号ＳＢの印加端）に接続されている。トランジスタＰ２４及びＮ２４それぞれのドレインは、トランジスタＰ２６及びＮ２６それぞれのゲートに接続されている。トランジスタＰ２６及びＮ２６それぞれのドレインは、互いに接続されており、その接続ノードが論理ゲートＢ２２の出力端（＝信号ＳＣの印加端）に相当する。トランジスタＰ２５及びＮ２５それぞれのゲートは、論理ゲートＢ２２の出力端に接続されている。このように、論理ゲートＢ２２は、ヒステリシスを持つ第１のＣＭＯＳインバータ（Ｐ２３〜Ｐ２５及びＮ２３〜Ｎ２５）と第２のＣＭＯＳインバータ（Ｐ２６及びＮ２６）を縦列に接続して成る。
【０１２５】
トランジスタＰ２７のソース及びバックゲートは、電源電圧Ｖｃｃの印加端に接続されている。トランジスタＮ２７のソース及びバックゲートは、接地電圧ＧＮＤの印加端に接続されている。トランジスタＰ２７及びＮ２７それぞれのゲートは、互いに接続されており、その接続ノードが論理ゲートＢ２３の入力端（＝信号ＳＣの印加端）に相当する。トランジスタＮ２７のドレインは、抵抗Ｒ２４の第１端に接続されている。トランジスタＰ２７のドレインと抵抗Ｒ２４の第２端は、互いに接続されており、その接続ノードが論理ゲートＢ２３の出力端に相当する。このように、論理ゲートＢ２３は、ＣＭＯＳインバータ（Ｐ２７及びＮ２７）を有して成る。
【０１２６】
抵抗Ｒ２２の第１端は、第２ローパスフィルタの入力端に相当し、論理ゲートＢ２３の出力端に接続されている。抵抗Ｒ２２の第２端とキャパシタＣ２２の第１端は、互いに接続されており、その接続ノードが第２ローパスフィルタの出力端（＝信号ＳＤの印加端）に相当する。キャパシタＣ２２の第２端は、電源電圧Ｖｃｃの印加端に接続されている。
【０１２７】
トランジスタＰ２８、Ｐ２Ａ及びＰ２Ｂそれぞれのソース及びバックゲートは、電源電圧Ｖｃｃの印加端に接続されている。トランジスタＮ２８、Ｎ２Ａ及びＮ２Ｂそれぞれのソース及びバックゲートは、接地電圧ＧＮＤの印加端に接続されている。トランジスタＰ２８及びＰ２Ａそれぞれのドレインは、トランジスタＰ２９のソース及びバックゲートに接続されている。トランジスタＮ２８及びＮ２Ａそれぞれのドレインは、トランジスタＮ２９のソース及びバックゲートに接続されている。トランジスタＰ２８及びＰ２９とトランジスタＮ２８及びＮ２９それぞれのゲートは、互いに接続されており、その接続ノードが論理ゲートＢ２４の入力端として、第２ローパスフィルタの出力端（＝信号ＳＤの印加端）に接続されている。トランジスタＰ２９及びＮ２９それぞれのドレインは、トランジスタＰ２Ｂ及びＮ２Ｂそれぞれのゲートに接続されている。トランジスタＰ２Ｂ及びＮ２Ｂそれぞれのドレインは、互いに接続されており、その接続ノードが論理ゲートＢ２４の出力端に相当する。トランジスタＰ２Ａ及びＮ２Ａそれぞれのゲートは、論理ゲートＢ２４の出力端に接続されている。このように、論理ゲートＢ２４は、ヒステリシスを持つ第１のＣＭＯＳインバータ（Ｐ２８〜Ｐ２Ａ及びＮ２８〜Ｎ２Ａ）と第２のＣＭＯＳインバータ（Ｐ２Ｂ及びＮ２Ｂ）を縦列に接続して成る。
【０１２８】
トランジスタＰ２Ｃのソース及びバックゲートは、電源電圧Ｖｃｃの印加端に接続されている。トランジスタＮ２Ｃのソース及びバックゲートは、接地電圧ＧＮＤの印加端に接続されている。トランジスタＰ２Ｃ及びＮ２Ｃそれぞれのゲートは、互いに接続されており、その接続ノードが論理ゲートＢ２５の入力端に相当する。トランジスタＰ２Ｃ及びＮ２Ｃそれぞれのドレインは、互いに接続されており、その接続ノードが論理ゲートＢ２５の出力端（＝信号ＳＥの印加端）に相当する。このように、論理ゲートＢ２５は、ＣＭＯＳインバータ（Ｐ２Ｃ及びＮ２Ｃ）を有して成る。
【０１２９】
スイッチＳＷ２１の第１端（ソース）は、電源電圧Ｖｃｃの印加端に接続されている。スイッチＳＷ２１の第２端（ドレイン）は、信号ＳＢの印加端に接続されている。スイッチＳＷ２１の制御端（ゲート）は、ゲート信号Ｇ２１の印加端に接続されている。スイッチＳＷ２１は、ゲート信号Ｇ２１がハイレベルであるときにオフし、ゲート信号Ｇ２１がローレベルであるときにオンする。
【０１３０】
スイッチＳＷ２２の第１端（ソース）は、接地電圧ＧＮＤの印加端に接続されている。スイッチＳＷ２２の第２端（ドレイン）は、信号ＳＢの印加端に接続されている。スイッチＳＷ２２の制御端（ゲート）は、ゲート信号Ｇ２２の印加端に接続されている。スイッチＳＷ２２は、ゲート信号Ｇ２２がハイレベルであるときにオンし、ゲート信号Ｇ２２がローレベルであるときにオフする。
【０１３１】
スイッチＳＷ２３の第１端（ソース）は、電源電圧Ｖｃｃの印加端に接続されている。スイッチＳＷ２３の第２端（ドレイン）は、信号ＳＤの印加端に接続されている。スイッチＳＷ２３の制御端（ゲート）は、ゲート信号Ｇ２３の印加端に接続されている。スイッチＳＷ２３は、ゲート信号Ｇ２３がハイレベルであるときにオフし、ゲート信号Ｇ２３がローレベルであるときにオンする。
【０１３２】
スイッチＳＷ２４の第１端（ソース）は、接地電圧ＧＮＤの印加端に接続されている。スイッチＳＷ２４の第２端（ドレイン）は、信号ＳＤの印加端に接続されている。スイッチＳＷ２４の制御端（ゲート）は、ゲート信号Ｇ２４の印加端に接続されている。スイッチＳＷ２４は、ゲート信号Ｇ２４がハイレベルであるときにオンし、ゲート信号Ｇ２４がローレベルであるときにオフする。
【０１３３】
コントローラＣＴＲＬ２１は、信号ＳＡ及びＳＣの否定論理積演算によりゲート信号Ｇ２１を生成する。従って、ゲート信号Ｇ２１は、信号ＳＡ及びＳＣの少なくとも一方がローレベルであるときにハイレベルとなり、信号ＳＡ及びＳＣの双方がハイレベルであるときにローレベルとなる。
【０１３４】
コントローラＣＴＲＬ２２は、信号ＳＡ及びＳＣの否定論理和演算によりゲート信号Ｇ２２を生成する。従って、ゲート信号Ｇ２２は、信号ＳＡ及びＳＣの少なくとも一方がハイレベルであるときにローレベルとなり、信号ＳＡ及びＳＣの双方がローレベルであるときにハイレベルとなる。
【０１３５】
コントローラＣＴＲＬ２３は、信号ＳＡ及びＳＥの論理和演算によりゲート信号Ｇ２３を生成する。従って、ゲート信号Ｇ２３は、信号ＳＡ及びＳＥの少なくとも一方がハイレベルであるときにハイレベルとなり、信号ＳＡ及びＳＥの双方がローレベルであるときにローレベルとなる。
【０１３６】
コントローラＣＴＲＬ２４は、信号ＳＡ及びＳＥの論理積演算によりゲート信号Ｇ２４を生成する。従って、ゲート信号Ｇ２４は、信号ＳＡ及びＳＥの少なくとも一方がローレベルであるときにローレベルとなり、信号ＳＡ及びＳＥの双方がハイレベルであるときにハイレベルとなる。
【０１３７】
このように、コントローラＣＴＲＬ２１及びＣＴＲＬ２２は、信号ＳＡ及びＳＣそれぞれの入力を受けてスイッチＳＷ２１及びＳＷ２２を制御する。また、コントローラＣＴＲＬ２３及びＣＴＲＬ２４は、信号ＳＡ及びＳＥそれぞれの入力を受けてスイッチＳＷ２３及びＳＷ２４を制御する。ただし、スイッチＳＷ２１〜ＳＷ２４の制御方法は、何ら本図に限定されるものではない。
【０１３８】
図１９は、第２実施形態（図１７、図１８）の遅延回路１６０に正規パルス（＝ＰＷＭ駆動された信号ＳＡ）が印加されたときの動作を示すタイミングチャートであり、上から順に、信号ＳＡ、ＳＢ、ＳＣ、ＳＤ及びＳＥが描写されている。
【０１３９】
信号ＳＡがローレベルからハイレベルに立ち上がると、信号ＳＢが時定数τ１で上昇し始める。なお、信号ＳＢが閾値電圧Ｖｔｈ１を上回るまでの間、ＳＡ＝Ｈ、ＳＣ＝Ｌとなるので、Ｇ２１＝Ｈ、Ｇ２２＝Ｌとなる。従って、スイッチＳＷ２１及びＳＷ２２が共にオフした状態となるので、信号ＳＢのプルアップ及びプルダウンは行われない。
【０１４０】
その後、信号ＳＢが閾値電圧Ｖｔｈ１よりも高くなると、信号ＳＣがローレベルからハイレベルに立ち上がる。その結果、ＳＡ＝ＳＣ＝Ｈとなるので、Ｇ２１＝Ｇ２２＝Ｌとなる。従って、スイッチＳＷ２１がオンしてスイッチＳＷ２２がオフした状態となるので、信号ＳＢが電源電圧Ｖｃｃにプルアップされる。
【０１４１】
信号ＳＣがローレベルからハイレベルに立ち上がると、信号ＳＤが時定数τ２で低下し始める。なお、信号ＳＤが閾値電圧Ｖｔｈ２を下回るまでの間、ＳＡ＝Ｈ、ＳＥ＝Ｌとなるので、Ｇ２３＝Ｈ、Ｇ２４＝Ｌとなる。従って、スイッチＳＷ２３及びＳＷ２４が共にオフした状態となるので、信号ＳＤのプルアップ及びプルダウンは行われない。
【０１４２】
その後、信号ＳＤが閾値電圧Ｖｔｈ２よりも低くなると、信号ＳＥがローレベルからハイレベルに立ち上がる。その結果、ＳＡ＝ＳＥ＝Ｈとなるので、Ｇ２３＝Ｇ２４＝Ｈとなる。従って、スイッチＳＷ２３がオフしてスイッチＳＷ２４がオンした状態となるので、信号ＳＤが接地電圧ＧＮＤにプルダウンされる。
【０１４３】
一方、信号ＳＡがハイレベルからローレベルに立ち下がると、信号ＳＢが時定数τ１で低下し始める。なお、信号ＳＢが閾値電圧Ｖｔｈ１を下回るまでの間、ＳＡ＝Ｌ、ＳＣ＝Ｈとなるので、Ｇ２１＝Ｈ、Ｇ２２＝Ｌとなる。従って、スイッチＳＷ２１及びＳＷ２２が共にオフした状態となるので、信号ＳＢのプルアップ及びプルダウンは行われない。
【０１４４】
その後、信号ＳＢが閾値電圧Ｖｔｈ１よりも低くなると、信号ＳＣがハイレベルからローレベルに立ち下がる。その結果、ＳＡ＝ＳＣ＝Ｌとなるので、Ｇ２１＝Ｇ２２＝Ｈとなる。従って、スイッチＳＷ２１がオフしてスイッチＳＷ２２がオンした状態となるので、信号ＳＢが接地電圧ＧＮＤにプルダウンされる。
【０１４５】
信号ＳＣがハイレベルからローレベルに立ち下がると、信号ＳＤが時定数τ２で上昇し始める。なお、信号ＳＤが閾値電圧Ｖｔｈ２を上回るまでの間、ＳＡ＝Ｌ、ＳＥ＝Ｈとなるので、Ｇ２３＝Ｈ、Ｇ２４＝Ｌとなる。従って、スイッチＳＷ２３及びＳＷ２４が共にオフした状態となるので、信号ＳＤのプルアップ及びプルダウンは行われない。
【０１４６】
その後、信号ＳＤが閾値電圧Ｖｔｈ２よりも高くなると、信号ＳＥがハイレベルからローレベルに立ち下がる。その結果、ＳＡ＝ＳＥ＝Ｌとなるので、Ｇ２３＝Ｇ２４＝Ｌとなる。従って、スイッチＳＷ２３がオンしてスイッチＳＷ２４がオフした状態となるので、信号ＳＤが電源電圧Ｖｃｃにプルアップされる。
【０１４７】
このように、本実施形態の遅延回路１６０では、第２比較例と全く同様のオン遅延時間ｄ２１及びオフ遅延時間ｄ２２を設けることができる。
【０１４８】
特に、本実施形態の遅延回路１６０であれば、オン遅延時間ｄ２１及びオフ遅延時間ｄ２２よりもパルス幅の短いサージが印加されたときでも、これを確実にマスクすることが可能である。以下、図面を参照しながら、具体的に説明する。
【０１４９】
図２０は、第２実施形態（図１７、図１８）の遅延回路１６０に正サージが印加されたときの動作を示すタイミングチャートであり、上から順に、信号ＳＡ、ＳＢ、ＳＣ、ＳＤ及びＳＥが描写されている。なお、正サージＰＳのパルス幅Ｔｗは、ｄ２１ｘ＜Ｔｗ＜ｄ２１であるものとする。また、図中の破線は、スイッチＳＷ２１〜ＳＷ２４が未導入である場合の挙動（＝図１５の挙動）を対比用に示している。
【０１５０】
また、本図では、論理ゲートＢ２２の閾値電圧Ｖｔｈ１がヒステリシスを持つことを明示するために、上側閾値電圧Ｖｔｈ１Ｈと下側閾値電圧Ｖｔｈ１Ｌが描写されている。同様に、論理ゲートＢ２４の閾値電圧Ｖｔｈ２についても、上側閾値電圧Ｖｔｈ２Ｈと下側閾値電圧Ｖｔｈ２Ｌが描写されている。
【０１５１】
正サージＰＳの印加により、ローレベルであるべき信号ＳＡがハイレベルに立ち上がると、信号ＳＢが時定数τ１で上昇し始める。そして、信号ＳＢが上側閾値電圧Ｖｔｈ１Ｈよりも高くなると、信号ＳＣがローレベルからハイレベルに立ち上がる。従って、信号ＳＤが時定数τ２で低下し始める。また、信号ＳＣがハイレベルに立ち上がると、ＳＡ＝ＳＣ＝Ｈとなるので、信号ＳＢがプルアップされる。一方、ＳＡ＝Ｈ、ＳＥ＝Ｌであることから、信号ＳＤのプルアップ及びプルダウンは行われない。
【０１５２】
その後、正サージＰＳの印加が解消し、信号ＳＡがハイレベルからローレベルに立ち下がると、信号ＳＢが時定数τ１で低下し始める。なお、第２比較例（図１３）では、信号ＳＡがローレベルに立ち下がっても、信号ＳＢが下側閾値電圧Ｖｔｈ１Ｌを下回らない限り、信号ＳＣがハイレベルに維持されるので、信号ＳＤが低下し続ける。一方、本実施形態であれば、信号ＳＡがローレベルに立ち下がり、ＳＡ＝ＳＥ＝Ｌとなった時点で、信号ＳＣがハイレベルであっても、信号ＳＤがプルアップされる。従って、信号ＳＤが下側閾値電圧Ｖｔｈ２Ｌを下回ることはなく、信号ＳＥがローレベルに維持されるので、スイッチ素子１２の誤動作を招かずに済む。
【０１５３】
図２１は、第２実施形態（図１７、図１８）の遅延回路１６０に負サージが印加されたときの動作を示すタイミングチャートであり、上から順に、信号ＳＡ、ＳＢ、ＳＣ、ＳＤ及びＳＥが描写されている。なお、負サージＮＳのパルス幅Ｔｗは、ｄ２２ｘ＜Ｔｗ＜ｄ２２であるものとする。また、図中の破線は、スイッチＳＷ２１〜ＳＷ２４が未導入である場合の挙動（＝図１６の挙動）を対比用に示している。
【０１５４】
また、本図でも、閾値電圧Ｖｔｈ１及びＶｔｈ２について、それぞれ、上側閾値電圧Ｖｔｈ１Ｈ及び下側閾値電圧Ｖｔｈ１Ｌ、並びに、上側閾値電圧Ｖｔｈ２Ｈ及び下側閾値電圧Ｖｔｈ２Ｌが描写されている。
【０１５５】
負サージＮＳの印加により、ハイレベルであるべき信号ＳＡがローレベルに立ち下がると、信号ＳＢが時定数τ１で低下し始める。そして、信号ＳＢが下側閾値電圧Ｖｔｈ１Ｌよりも低くなると、信号ＳＣがハイレベルからローレベルに立ち下がる。従って、信号ＳＤが時定数τ２で上昇し始める。また、信号ＳＣがローレベルに立ち下がると、ＳＡ＝ＳＣ＝Ｌとなるので、信号ＳＢがプルダウンされる。一方、ＳＡ＝Ｌ、ＳＥ＝Ｈであることから、信号ＳＤのプルアップ及びプルダウンは行われない。
【０１５６】
その後、負サージＮＳの印加が解消し、信号ＳＡがローレベルからハイレベルに立ち上がると、信号ＳＢが時定数τ１で上昇し始める。なお、第２比較例（図１３）では、信号ＳＡがハイレベルに立ち上がっても、信号ＳＢが上側閾値電圧Ｖｔｈ１Ｈを上回らない限り、信号ＳＣがローレベルに維持されるので、信号ＳＤが上昇し続ける。一方、本実施形態であれば、信号ＳＡがハイレベルに立ち上がり、ＳＡ＝ＳＥ＝Ｈとなった時点で、信号ＳＣがローレベルであっても、信号ＳＤがプルダウンされる。従って、信号ＳＤが上側閾値電圧Ｖｔｈ２Ｈを上回ることはなく、信号ＳＥがハイレベルに維持されるので、スイッチ素子１２の誤動作を招かずに済む。
【０１５７】
＜車両＞
図２２は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、カーバッテリ２（本図では明示せず）と、カーバッテリ２から電力供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８と、を搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。
【０１５８】
電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行う手段であり、先述のエンジン点火装置１やＥＣＵ３がこれに含まれる。
【０１５９】
電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。
【０１６０】
電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
【０１６１】
電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。
【０１６２】
電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
【０１６３】
電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
【０１６４】
電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。
【０１６５】
電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
【０１６６】
＜その他の変形例＞
なお、上記の実施形態では、スイッチ制御装置１１をイグナイタ１０に適用した例を挙げて説明を行ったが、入力信号判定回路１００（特に、サージ対策用の遅延回路１６０）は、サージ印加による誤動作の対策が必要な全ての信号処理装置に適用することが可能である。すなわち、スイッチ制御装置１１が組み込まれるアプリケーションは、何らイグナイタ１０に限定されるものではなく、パルス信号（ＰＷＭ信号など）を取り扱うアプリケーションのうち、高いノイズ耐量と高いＥＳＤ耐量の両立が求められるもの全般に組み込むことができる。
【０１６７】
このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１６８】
本明細書中に開示されている発明は、例えば、イグナイタのスイッチ制御装置に利用することが可能である。
【符号の説明】
【０１６９】
１    エンジン点火装置
２    カーバッテリ
３    エンジンコントロールユニット（ＥＣＵ）
１０    イグナイタ
１１    スイッチ制御装置
１２    スイッチ素子
２０    イグニッションコイル
２１    一次側コイル
２２    二次側コイル
３０    点火プラグ
１００    入力信号判定回路
１５０    コンパレータ
１６０    遅延回路
２００    スイッチ駆動回路
２１０    プリドライバ
２２０    ドライバ
３００    静電保護素子
Ｂ１１、Ｂ１２、Ｂ２１〜Ｂ２５    論理ゲート（バッファまたはインバータ）
Ｃ１１、Ｃ２１、Ｃ２２    キャパシタ
ＣＴＲＬ１１、ＣＴＲＬ１２、ＣＴＲＬ２１〜ＣＴＲＬ２４    コントローラ
Ｎ１１〜Ｎ１４、Ｎ２１〜Ｎ２Ｃ    Ｎチャネル型ＭＯＳ電界効果トランジスタ
ＮＳ    負サージ
Ｐ１１〜Ｐ１４、Ｐ２１〜Ｐ２Ｃ    Ｐチャネル型ＭＯＳ電界効果トランジスタ
ＰＳ    正サージ
Ｒ１１、Ｒ２１〜Ｒ２４    抵抗
ＳＷ１１、ＳＷ１２、ＳＷ２１〜ＳＷ２４    スイッチ
Ｔ１、Ｔ２    パッド
Ｘ    車両
Ｘ１１〜Ｘ１８    車載機器
【図１】
2020101152.tif 000003
【図２】
2020101152.tif 000004
【図３】
2020101152.tif 000005
【図４】
2020101152.tif 000006
【図５】
2020101152.tif 000007
【図６】
2020101152.tif 000008
【図７】
2020101152.tif 000009
【図８】
2020101152.tif 000010
【図９】
2020101152.tif 000011
【図１０】
2020101152.tif 000012
【図１１】
2020101152.tif 000013
【図１２】
2020101152.tif 000014
【図１３】
2020101152.tif 000015
【図１４】
2020101152.tif 000016
【図１５】
2020101152.tif 000017
【図１６】
2020101152.tif 000018
【図１７】
2020101152.tif 000019
【図１８】
2020101152.tif 000020
【図１９】
2020101152.tif 000021
【図２０】
2020101152.tif 000022
【図２１】
2020101152.tif 000023
【図２２】
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