(57)【要約】【課題】実施形態は、配線の裾引き現象を対策する。【解決手段】実施形態の半導体装置は、第１の配線Ｗ１と、第２の配線Ｗ２とを備える。第２の配線Ｗ２は、第１の配線Ｗ１に対して所定の配線間隔を有して配置されている。第２の配線Ｗ２の端部は１以上の輪を形成している。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１の配線と、
前記第１の配線に対して所定の配線間隔を有して配置され、前記第１の配線に面する端部が１以上の輪を形成している、第２の配線と、
を具備する半導体装置。
【請求項２】
前記輪は、各辺の長さが５００ｎｍ以上の矩形状の輪である、請求項１に記載の半導体装置。
【請求項３】
前記輪は、前記端部における配線の密度の小さい箇所及び又は配線の規則性の低い箇所に形成される、請求項１に記載の半導体装置。
【請求項４】
少なくとも第１の配線層と、第１の配線層よりも上層の第２の配線層とを具備し、
前記第１の配線と前記第２の配線とは前記第２の配線層に形成され、
前記第２の配線の前記端部には、前記第１の配線層に形成された第３の配線との接続のためのコンタクトが形成されている、請求項１に記載の半導体装置。
【請求項５】
前記第１の配線と前記第２の配線とは反応性イオンエッチングによって形成される、請求項１に記載の半導体装置。
【請求項６】
前記第２の配線は、前記第１の配線に対して直交して配置される又は前記第１の配線と平行に配置される、請求項１に記載の半導体装置。
【請求項７】
前記端部は、２つ以上の輪を形成している、請求項１に記載の半導体装置。
【請求項８】
前記第２の配線は、複数の配列された配線のうちの端の配線である、請求項１に記載の半導体装置。
【請求項９】
前記第１の配線の前記第２の配線に面する端部が１以上の輪を形成している、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
データを不揮発に記憶することが可能な各種の半導体記憶装置等の半導体装置が知られている。近年の半導体装置では、配線間隔を狭くすることが進んでいる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１６／０１６３３７４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、配線の裾引き現象を対策する。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１の配線と、第２の配線とを備える。第２の配線は、第１の配線に対して所定の配線間隔を有して配置され、端部が１以上の輪を形成している。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態に係る半導体記憶装置の全体の構成例を示す図である。
【図２】図２は、実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成の一例を示す図である。
【図３】図３は、実施形態に係る半導体記憶装置の断面構造の一例を示す図である。
【図４】図４は、裾引き現象について説明するための図である。
【図５】図５は、裾引き現象について説明するための図である。
【図６】図６は、実施形態に係る半導体記憶装置の配線層Ｍ２における配線の構造の一例を示す図である。
【図７Ａ】図７Ａは、第１の変形例を示す図である。
【図７Ｂ】図７Ｂは、第１の変形例を示す図である。
【図８Ａ】図８Ａは、第２の変形例を示す図である。
【図８Ｂ】図８Ｂは、第２の変形例を示す図である。
【図９Ａ】図９Ａは、第３の変形例を示す図である。
【図９Ｂ】図９Ｂは、第３の変形例を示す図である。
【図１０Ａ】図１０Ａは、第４の変形例を示す図である。
【図１０Ｂ】図１０Ｂは、第４の変形例を示す図である。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して説明する。
［１］実施形態
［１−１］半導体記憶装置１の構成
［１−１−１］半導体記憶装置１の全体構成
図１は、実施形態に係る半導体記憶装置の全体の構成例を示す図である。半導体記憶装置１は、例えばデータを不揮発に記憶することができるＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、例えば外部のメモリコントローラ２によって制御される。
【０００８】
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備えている。
【０００９】
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、不揮発性のメモリセルの集合であり、例えばデータの消去単位として使用される。同一のブロックＢＬＫに書き込まれたデータは、例えば一括して消去される。それぞれのメモリセルには、１本のビット線と１本のワード線が設けられている。メモリセルアレイ１０の詳細な構成については後述する。
【００１０】
コマンドレジスタ１１は、メモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、シーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
【００１１】
アドレスレジスタ１２は、メモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。ブロックアドレスＢＡは、例えばブロックＢＬＫの選択に使用される。ページアドレスＰＡは、例えばワード線の選択に使用される。カラムアドレスＣＡは、例えばビット線の選択に使用される。
【００１２】
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を制御することで、読み出し動作、書き込み動作、消去動作等を実行する。
【００１３】
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、アドレスレジスタ１２に保持されたページアドレスＰＡと対応するワード線をブロックＢＬＫ毎に選択する。そして、ドライバモジュール１４は、生成した電圧をロウデコーダモジュール１５の選択したワード線に印加する。
【００１４】
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、ドライバモジュール１４から印加された電圧のうちの、選択したブロックＢＬＫに印加された電圧をメモリセルアレイ１０に転送する。
【００１５】
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じた電圧をそれぞれのビット線に印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定した結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
【００１６】
半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体記憶装置１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
【００１７】
コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１で受信された入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１で受信された入出力信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体記憶装置１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体記憶装置１に命令する信号である。
【００１８】
レディビジー信号ＲＢｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
【００１９】
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成してもよい。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００２０】
［１−１−２］半導体記憶装置１の回路構成
図２は、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路構成の一例を示す図である。図２は、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうちの１つのブロックＢＬＫの回路構成を抽出して示している。
【００２１】
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。ストリングユニットＳＵ０〜ＳＵ３は、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。
【００２２】
ＮＡＮＤストリングＮＳは、例えば８個のメモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
【００２３】
メモリセルトランジスタＭＴ０〜ＭＴ７は、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【００２４】
それぞれのＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列に接続される。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、ワード線ＷＬ０〜ＷＬ７に共通に接続される。
【００２５】
同一のブロックＢＬＫ内のストリングユニットＳＵ０〜ＳＵ３にそれぞれ含まれた選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０〜ＳＧＤ３のうちの対応する選択ゲート線に接続される。複数のブロックＢＬＫで同一列に含まれる選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬｍのうちの対応するビット線に共通に接続される。
【００２６】
同一のブロックＢＬＫ内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。複数のブロックＢＬＫの選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。
【００２７】
１つのストリングユニットＳＵ内で共通のワード線に接続された複数のメモリセルトランジスタは、セルユニットを構成する。それぞれのセルユニットの記憶容量は、それぞれのメモリセルトランジスタに記憶されるデータのビット数に基づいて変化する。ここで、例えば、セルユニットが１ビットデータを記憶するメモリセルトランジスタで構成されていた場合に、当該セルユニットが記憶するデータの総量を「１ページデータ」と定義する。例えば、１つのセルユニットは、メモリセルトランジスタのそれぞれが１ビットデータを記憶する場合に１ページデータを記憶することができ、メモリセルトランジスタのそれぞれが２ビットデータを記憶する場合に２ページデータを記憶することができる。
【００２８】
実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０は、以上で説明した構成に限定されない。例えば、それぞれのＮＡＮＤストリングＮＳに含まれる、メモリセルトランジスタ、選択トランジスタＳＴ１及びＳＴ２の数は、任意の数にしてよい。また、それぞれのブロックＢＬＫに含まれるストリングユニットＳＵの数は、任意の数にしてよい。
【００２９】
［１−１−３］半導体記憶装置１の断面構造
図３は、実施形態に係る半導体記憶装置１の断面構造の一例を示す図である。図３において、Ｘ方向及びＹ方向は、基板（半導体基板）に平行な方向であり、かつ互い直交し、Ｚ方向は、基板に垂直な方向（積層方向）である。
図３に示すように、半導体記憶装置１は、例えば半導体基板３０、導電体３１〜４７、メモリピラーＭＰ、並びにコンタクトＣ０、Ｃ１、Ｃ２及びＣＰを含んでいる。図３では、半導体基板３０の上面部分に形成されているＰ型又はＮ型のウェル領域と、それぞれのウェル領域に形成された不純物拡散領域と、ウェル領域間を絶縁する素子分離領域との図示が省略されている。
【００３０】
半導体基板３０の上には、例えば複数のコンタクトＣ０が設けられている。複数のコンタクトＣ０は、半導体基板３０に設けられた図示しない不純物拡散領域に接触している。それぞれのコンタクトＣ０の上には、導電体３１が設けられている。例えば、隣り合う導電体３１の間の領域にはゲート電極ＧＣが設けられている。このとき、隣り合う一方の導電体３１はトランジスタのドレインとなり、他方の導電体３１はトランジスタのソースになる。
【００３１】
それぞれの導電体３１の上には、例えばコンタクトＣ１が設けられている。コンタクトＣ１の上には、導電体３２が設けられている。導電体３２の上には、例えばコンタクトＣ２が設けられている。コンタクトＣ２の上には、例えば導電体３３が設けられている。
【００３２】
以上で説明した導電体３１〜３３を含む回路は、例えばセンスアンプモジュール１６に含まれている。導電体３１〜３３が設けられる層は、半導体記憶装置１の下層部分ＬＬに含まれている。
【００３３】
導電体３３の上方には、層間絶縁膜を介して導電体３４が設けられている。例えば、導電体３４は、ＸＹ平面に平行な板状に形成され、ソース線ＳＬに対応している。なお、図３において、図面が煩雑になるのを避けるために、複数の層間絶縁膜のハッチングを省略している。
【００３４】
導電体３４の上方には、導電体３５〜４４が順に積層されている。導電体３５〜４４において、Ｚ方向に隣り合う導電体の間には、層間絶縁膜が設けられている。例えば、導電体３５〜４４は、１つのストリングユニットに対応している。
【００３５】
１つのストリングユニットに対応する構造体は、スリットＳＬＴの間に設けられている。スリットＳＬＴは、例えばＸ方向及びＺ方向に広がっている。スリットＳＬＴは、絶縁材料で構成され、１つのストリングユニットの導電体３５〜４４と図示しない他のストリングユニットの導電体３５〜４４との間を絶縁している。
【００３６】
導電体３５〜４４のそれぞれは、例えばＸＹ平面に平行な板状に形成される。例えば、導電体３５は選択ゲート線ＳＧＳに対応し、導電体３６〜４３はそれぞれワード線ＷＬ０〜ＷＬ７に対応し、導電体４４は選択ゲート線ＳＧＤ０〜ＳＧＤ３のうちの１本に対応している。
【００３７】
メモリピラーＭＰは、導電体３５〜４４のそれぞれを貫通した柱状を有し、導電体３４に接触している。メモリピラーＭＰは、例えばブロック絶縁膜４８、絶縁膜４９、トンネル酸化膜５０、及び半導体材５１を含んでいる。
【００３８】
ブロック絶縁膜４８は、半導体記憶装置１の製造プロセスで形成されるメモリホールの内壁に設けられている。ブロック絶縁膜４８の内壁には、絶縁膜４９が設けられている。絶縁膜４９は、メモリセルトランジスタの電荷蓄積層として機能する。絶縁膜４９の内壁には、トンネル酸化膜５０が設けられている。トンネル酸化膜５０の内壁には、半導体材５１が設けられている。半導体材５１は導電性の材料を含み、ＮＡＮＤストリングＮＳの電流経路に対応している。半導体材５１の内壁には、さらに絶縁性の部材（心材）が形成されてもよい。
【００３９】
メモリピラーＭＰの上面よりも上層には、層間絶縁膜を介して複数の導電体４５が設けられている。例えば、導電体４５は、Ｙ方向に延伸したライン状に形成され、また、Ｘ方向に配列しており、ビット線ＢＬに対応している。それぞれの導電体４５は、コンタクトＣＰを介して対応するメモリピラーＭＰと電気的に接続される。これに限定されず、導電体４５は、複数のコンタクト及び配線等を介してメモリピラーＭＰに接続されてもよい。
【００４０】
以上で説明した導電体３４〜４４を含む回路は、例えばメモリセルアレイ１０に含まれている。導電体３４〜４４が設けられる層は、半導体記憶装置１の上層部分ＵＬに含まれている。
【００４１】
導電体４５が設けられた層の上層には、層間絶縁膜を介して導電体４６が設けられている。導電体４６が設けられた層の上層には、層間絶縁膜を介して導電体４７が設けられている。導電体４６及び４７は、例えば、メモリセルアレイ１０と、メモリセルアレイ１０の下に設けられたセンスアンプモジュール１６等の周辺回路とを接続するための配線に対応している。導電体４６と導電体４７との間は、柱状のコンタクトで接続され得る。以下では、導電体４５が設けられた層のことを配線層Ｍ０と称し、導電体４６が設けられた層のことを配線層Ｍ１と称し、導電体４７が設けられた層のことを配線層Ｍ２と呼ぶ。
【００４２】
ここで、配線層Ｍ１に設けられる導電体４６は、例えば、ダマシン法によってメタルを配線することによって形成される。導電体４６として用いられるメタルは、例えば銅（Ｃｕ）である。
【００４３】
一方、配線層Ｍ２に設けられる導電体４７は、例えば反応性イオンエッチング（ＲＩＥ）によってメタルを配線することによって形成される。導電体４７として用いられるメタルは、例えばアルミニウム（Ａｌ）である。導電体４７は、例えばアルミニウムからなるメタル層の上面及び／又は底面に設けられたバリア膜（例えば窒化チタン（ＴｉＮ））を含んでいてもよい。
【００４４】
［１−２］配線層Ｍ２の配線の構造
配線層Ｍ２の配線の構造について説明する。前述したように、配線層Ｍ２の配線は、ＲＩＥによって形成される。ＲＩＥによって配線が形成されるとき、裾引き現象が発生し得る。裾引き現象は、配線の上部に比べて配線の下部が広がってしまう現象である。
【００４５】
例えば、図４に示すレイアウトでＲＩＥによって配線を形成したとする。図４は、ＸＹ平面において延伸する配線層Ｍ２を上から（Ｚ方向から）見た一例の配線構造を示す図である。図４に示す配線層Ｍ２は、Ｙ方向に延伸する第１の配線Ｗ１と、Ｘ方向に延伸する第２の配線Ｗ２と有する。図４の例では、第２の配線Ｗ２は、第１の配線Ｗ１に対して直交するように配置されている。
【００４６】
図５は、図４の５−５線断面を示す図である。裾引き現象が発生すると、図５に示すように、配線の上部に比べて配線の下部が広がる。裾引きの量は、例えば、配線の端点で大きくなりやすい。本明細書において、「端点」とは、例えば、配線延伸方向（例えば、配線Ｗ２の場合、Ｘ方向）とそれに垂直な配線幅方向（例えば、配線Ｗ２の場合、Ｙ方向）との両方における終端となる点をいう。また、配線の密度の大きい箇所よりも小さい箇所で大きくなりやすい。さらに、配線の規則性が高い箇所よりも低い箇所で大きくなりやすい。例えば、図４では、裾引きの量は、第２の配線Ｗ２の端点Ｐ１及びＰ２で大きくなりやすい。配線Ｗ２の密度分布は、端点Ｐ１及びＰ２において最も小さくなる。また、配線Ｗ２の周囲（例えば、配線Ｗ２自身の配線幅と同じ程度のスペースの範囲内）には、類似した（例えば、配線Ｗ２自身と同じ程度の配線幅を有し、同じくＸ方向に延伸した）配線が存在しない。
【００４７】
裾引き現象の発生により、配線の下部の配線間隔ａ＿２は、配線の上部の配線間隔ａ＿１よりも狭くなる。配線間隔の狭い箇所では隣接する配線との間での耐圧が悪化し、ショートが起こり易くなる。図４の例では、端点Ｐ１からＤ１の方向と端点Ｐ２からＤ２の方向とでは、ショートが起こり易くなる。
【００４８】
図６は、実施形態に係る半導体記憶装置１の配線層Ｍ２における配線の構造の一例を示す図である。図６で示す配線の構造は、配線層Ｍ２における裾引き現象による耐圧の悪化及びショートの懸念がある箇所において適用され得る。例えば、配線層Ｍ２におけるメモリセルアレイ１０の下方にある周辺回路のための配線は、比較的に配線同士を近接してレイアウトする必要が多いため、図６で示す配線の構造を適用することが望ましい。
【００４９】
例えば、第２の配線Ｗ２の端部が第１の配線Ｗ１の近くにあり、第２の配線Ｗ２に高電圧が印加されるときに、図６で示す配線の構造が適用される。例えば、第１の配線Ｗ１を横切るようにして第２の配線Ｗ２を引き回す場合、第２の配線Ｗ２に接続するコンタクトＣＭ２を形成し、コンタクトＣＭ２を介して第２の配線Ｗ２と配線層Ｍ１に形成された第３の配線Ｗ３とを接続し、第３の配線Ｗ３によって第１の配線Ｗ１を迂回させる。このような場合、第２の配線Ｗ２と第１の配線Ｗ１とは可能なかぎり近づけられる。したがって、図６で示す第２の配線Ｗ２の端部については前述の裾引き現象による問題が生じやすい。一方、図６で示す第１の配線Ｗ１の端部については前述の裾引き現象による問題は生じにくい。
【００５０】
また、本実施形態における“近く”とは、例えば第２の配線Ｗ２の幅が２００ｎｍであるときに第１の配線Ｗ１と第２の配線Ｗ２との配線間隔が２００ｎｍ以下であることをいう。第１の配線Ｗ１と第２の配線Ｗ２との配線間隔が２００ｎｍ以下であっても、第２の配線Ｗ２に低い電圧が印加される場合等の裾引き現象による耐圧の悪化及びショートの懸念がない箇所では、図６に示す配線の構造が適用されなくてもよい。逆に、第１の配線Ｗ１と第２の配線Ｗ２との配線間隔が２００ｎｍを超えていても、第２の配線Ｗ２により高い電圧が印加される場合等の裾引き現象による耐圧の悪化及びショートの懸念がある箇所では、図６に示す配線の構造が適用されることが望ましい。
【００５１】
実施形態では、第２の配線Ｗ２における裾引き現象を抑えるために、第２の配線Ｗ２の端部が輪を形成するように加工されている。図６の例では、第２の配線Ｗ２の端部は矩形状の輪を形成している。ここで、輪を形成する方向は、第２の配線Ｗ２の端点を基準として、第２の配線Ｗ２の周囲の配線の密度が小さい方向及び／又は配線の規則性が低い方向である。図６の例では、第２の配線Ｗ２が延びる方向を基準にして第２の配線Ｗ２の右側（図面下側）又は左側（図面上側）には配線がないために密度が小さくなっている。このため、第２の配線Ｗ２の右側（図面下側）又は左側（図面上側）に向けて、すなわち第２の配線Ｗ２の端部が時計回り又は反時計回りに折り曲げられて輪が形成されればよい。
【００５２】
ここで、第１の配線Ｗ１と第２の配線Ｗ２との配線間隔ｇが２００ｎｍであるとき、第２の配線Ｗ２の端部に形成される輪は、各辺の長さｗが５００ｎｍ以上、好ましくは６００ｎｍ以上の矩形の輪であることが望ましい。例えば、図６の例の輪は、１辺の長さが６００ｎｍの正方形の輪である。輪の形状は正方形でなく、長方形であってもよい。
【００５３】
［１−３］実施形態の効果
以上説明したように実施形態では、第２の配線Ｗ２の端部が輪を形成している。第２の配線Ｗ２の端部が輪を形成していることにより、第２の配線Ｗ２の端部は、いずれの箇所においても、配線延伸方向の終端とはなるものの、配線幅方向の終端とはならないため、単独の端点を有さない。また、第２の配線Ｗ２の端部における配線の密度が大きくなるとともに、輪形状の任意の両辺が配線の規則性を高めるため、第２の配線Ｗ２の端部における裾引き現象は低減される。したがって、第１の配線Ｗ１と第２の配線Ｗ２との間の耐圧及びショートの懸念は低減される。このため、第１の配線Ｗ１と第２の配線Ｗ２との配線間隔ｇを、図４の例のように第２の配線Ｗ２の端部が輪を形成していない場合と比べて、小さくすることができる。
【００５４】
一般に、半導体装置において、上層の配線層ほど配線の厚みが太くなり、低抵抗な配線を実現しやすい。例えば、電源ラインの抵抗は可能な限り低くすることが求められるため、上層の配線層（例えば、上記の配線層Ｍ２）を用いて形成される。一方で、例えば信号ラインなど、電源ライン以外の配線についても、可能な限り低抵抗とすることが好ましいため、なるべく上層の配線層（例えば、上記の配線層Ｍ２）を用いて形成される。
【００５５】
例えば、第１の配線Ｗ１が電源ラインであり、第２の配線Ｗ２が信号ラインである場合において、半導体装置の回路設計によっては、図４に示されるように第１の配線Ｗ１と第２の配線Ｗ２とが直行して交差するように配置される場合がある。この場合、例えば、第１の配線Ｗ１は配線層Ｍ２に沿って延伸させつつ、第２の配線Ｗ２については、なるべく第１の配線Ｗ１の近くまで配線層Ｍ２に沿って延伸させるとともに、終端箇所でコンタクトＣＭ２を介して下層の第３の配線Ｗ３へと接続する。このようにすることで、電源ラインの抵抗が最も低くなるとともに、信号ラインの抵抗についても可能な限り下げることができ、半導体装置の性能を最適化することができる。
【００５６】
第１の実施形態では、第２の配線Ｗ２の端部が輪を形成していることで、第１の配線Ｗ１が電源ラインであって高い電圧が印加される場合であっても、第２の配線Ｗ２の端部を第１の配線Ｗ１に近接させることができる。
【００５７】
また、第２の配線Ｗ２の端部に形成される輪は、各辺の長さｗが５００ｎｍ以上、好ましくは６００ｎｍ以上の矩形状の輪である。このとき、第２の配線Ｗ２の端部における裾引き現象はより低減される。
【００５８】
また、実施形態では、第２の配線自体の形状を変化させることで裾引き現象の抑制を図っている。従来、第２の配線の周囲に、電圧が印加されないダミーの配線を設けたり、他の配線から冗長配線を引き回したりすることで、第２の配線の端部の配線の密度を大きくしたり配線の規則性を高めたりして第２の配線における裾引き現象を抑制する手法が知られている。これらの技術に対して、実施形態では、ダミーメタルを設けるための不要なメタルの追加も必要なく、また、冗長な配線を引き回すための他の配線のレイアウトの変更の必要もない。
【００５９】
さらには、ダミーの配線を設けたり、他の配線から冗長配線を設けたりする手法では、これらのダミー配線又は冗長配線と、第２の配線との間の寄生容量によって第２の配線における特性が悪化しやすい。実施形態では、第２の配線の端部に輪を形成することで、第２の配線の端部の幅を変えることなく、端部における配線の密度を増やすとともに配線の規則性を高めることができる。つまり、実施形態では、第２の配線の端部の面積の増加を最小にすることができ、これにより、第２の配線における寄生容量の増加も最小にすることができる。
【００６０】
［２］変形例
以下、実施形態の変形例を説明する。半導体記憶装置１としての構成は、実施形態で説明したものと同様でよい。したがって、半導体記憶装置１としての詳細な説明は省略する。また、以下の説明において実施形態と共通の構成については実施形態と同様の参照符号を付すことでその詳細な説明は省略する。
【００６１】
［２−１］第１の変形例
第１の変形例を説明する。図６では、第２の配線Ｗ２の端部は１つの輪を形成している。これに対し、図７Ａに示すように、第２の配線Ｗ２の端部は２つ以上の輪を形成していてもよい。図７Ａの例では、第２の配線Ｗ２の端部は、第２の配線Ｗ２の本体に対して軸対称な２つの輪を形成している。ここで、実施形態では、第２の配線Ｗ２の端部に形成される輪は、各辺の長さｗが５００ｎｍ以上、好ましくは６００ｎｍ以上の輪であることが望ましいとしている。第１の変形例におけるｗは２つの輪の合計の辺の長さでよい。
【００６２】
また、図６では、第１の配線Ｗ２の端部が時計回りに折れ曲がった輪を形成している。これに対し、図７Ｂに示すように、本体の軸上に輪を形成してもよい。
【００６３】
［２−２］第２の変形例
第２の変形例を説明する。図６では、第２の配線Ｗ２の端部にだけ輪を形成する加工がされており、第１の配線Ｗ１については何も加工はされていない。これは、第１の配線Ｗ１の端点は第２の配線Ｗ２に面しておらず、第１の配線Ｗ１については耐圧及びショートの懸念がないためである。これに対し、図８Ａで示すように、第１の配線Ｗ１をコンタクトＣＭ２１を介して下層の第３の配線Ｗ３１に接続し、第２の配線Ｗ２をコンタクトＣＭ２２を介して下層の第３の配線Ｗ３２に接続するときに、第１の配線Ｗ１の端部と第２の配線Ｗ２の端部とを互いに近接して配置した場合であって、第１の配線Ｗ１と第２の配線Ｗ２の双方に高電圧が印加されるときには、第１の配線Ｗ１の端部と第２の配線Ｗ２の端部の双方に耐圧及びショートの懸念が生じる。
【００６４】
このような場合、図８Ｂで示すように、第２の配線Ｗ２の端部だけではなく、第１の配線Ｗ１の端部も輪を形成するように加工することが望ましい。このようにすることで、第２の配線Ｗ２の端部の裾引き現象だけではなく、第１の配線Ｗ１の端部の裾引き現象も抑制される。第２の変形例において、第１の変形例と同様にそれぞれの配線に２つ以上の輪を形成したり、それぞれの配線の軸上に輪を形成したりしてもよい。
【００６５】
［２−３］第３の変形例
第３の変形例を説明する。前述した実施形態、第１の変形例及び第２の変形例では、第２の配線Ｗ２は、第１の配線Ｗ１に対して直交するように配置されている。これに対し、図９Ａに示すように、第１の配線Ｗ１に対して第２の配線Ｗ２が平行に配置されている場合であっても、Ｄ方向には裾引き現象による耐圧及びショートの懸念が生じる。
【００６６】
このような場合であっても、図９Ｂに示すように、第２の配線Ｗ２の端部が輪を形成するように加工されてよい。ここで、輪を形成する方向は、第１の配線Ｗ１が密に配置されていない方向である。前述したように、裾引き現象は、配線の密度の小さい方向に起こりやすいので、第１の配線Ｗ１が密に配置されていない側に輪を形成することによって、裾引き現象は抑制される。第３の変形例において、第１の変形例と同様に第２の配線Ｗ２に２つ以上の輪を形成したり、第２の配線Ｗ２の軸上に輪を形成したりしてもよい。
【００６７】
［２−４］第４の変形例
第４の変形例を説明する。前述したように、第２の配線Ｗ２の端部に形成される輪は、各辺の長さｗが５００ｎｍ以上、好ましくは６００ｎｍ以上の輪であることが望ましいとしている。実際には、輪が形成されていなくとも、５００ｎｍ以上、好ましくは６００ｎｍ以上の幅を有する配線であれば、裾引き現象は発生しない。この場合、第２の配線Ｗ２の端部は、輪を形成するように加工されていなくてもよい。例えば電源ラインのような十分に太い配線であれば輪を形成する加工がされていなくてもよい。
【００６８】
逆に、ある程度の幅を有する第２の配線Ｗ２であっても、その幅が５００ｎｍ未満であれば、端点における耐圧及びショートの懸念が生じる。このような第２の配線Ｗ２であれば、輪自体の辺の長さが５００ｎｍ以上、好ましくは６００ｎｍである必要はない。つまり、図１０Ｂに示すように、第２の配線Ｗ２の幅と輪の一辺の長さの合計値であるｗが５００ｎｍ以上、好ましくは６００ｎｍであるように輪の各辺の長さが決められてよい。
【００６９】
また、図１０Ａでは、第２の配線Ｗ２と平行に複数の第４の配線Ｗ２が配列されている。第４の配線Ｗ４の端部は、第１の配線Ｗ１と面しているが、輪を形成している必要はない。これは、第４の配線Ｗ４が複数配列されているために、端部の周辺の配線の密度が大きくなっているとともに配線の規則性が高くなっているためである。仮に、第４の配線Ｗ４が端に配置されている配線であれば、第４の配線Ｗ４の端部には輪を形成する必要が生じる。
【００７０】
［２−４］その他の変形例
前述した実施形態及びその変形例では、メモリセルアレイ１０の下方に周辺回路が配置される半導体記憶装置１の配線構造に対して適用される例を説明している。一方で、半導体記憶装置１の構造としては、メモリセルアレイ１０の周囲に周辺回路が配置される構造も知られている。前述した実施形態及びその変形例の配線構造は、このようなメモリセルアレイ１０の周囲に周辺回路が配置される構造に対しても適用され得る。
【００７１】
また、前述した実施形態及びその変形例の配線構造は、半導体記憶装置及び半導体装置といった装置だけでなく、複数の配線が密に配置されるために裾引き現象による耐圧及びショートの懸念が生じる箇所を有する各種の電子装置に対して適用され得る。
【００７２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７３】
Ｗ１  第１の配線、Ｗ２  第２の配線、Ｗ３  第３の配線、Ｗ４  第４の配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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