(57)【要約】      （修正有）【課題】単一露光での広いダイナミックレンジを実現する。【解決手段】固体撮像装置１０は、光電変換素子１０１を備える第１基板１４０と、第１基板１４０における光電変換素子１０１への光の入射面と反対側に位置し、光電変換素子１０１から転送された電荷を蓄積するキャパシタ１５２を備える第２基板１５１とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
光電変換素子を備える第１基板と、
前記第１基板における前記光電変換素子への光の入射面と反対側に位置し、前記光電変換素子から転送された電荷を蓄積するキャパシタを備える第２基板と、
を備える固体撮像装置。
【請求項２】
前記キャパシタは、トレンチ型キャパシタである請求項１に記載の固体撮像装置。
【請求項３】
前記第１基板は、複数の前記光電変換素子を備え、
前記キャパシタは、前記複数の光電変換素子のうちの少なくとも１つから転送された電荷を蓄積する
請求項１に記載の固体撮像装置。
【請求項４】
前記キャパシタは、複数のトレンチ型キャパシタを含む備える請求項１に記載の固体撮像装置。
【請求項５】
前記複数のトレンチ型キャパシタは、互いに並列に接続されている請求項４に記載の固体撮像装置。
【請求項６】
前記第１基板と前記第２基板とは、直接接合で接合されている請求項１に記載の固体撮像装置。
【請求項７】
前記第１基板は、前記入射面と反対側の面に設けられた銅製の第１電極パッドをさらに備え、
前記第２基板は、前記第１基板と対向する面に設けられた銅製の第２電極パッドをさらに備え、
前記第１基板と前記第２基板とは、前記第１電極パッドと前記第２電極パッドとの接合により、互いに接合されている
請求項１に記載の固体撮像装置。
【請求項８】
前記第１基板は、前記光電変換素子から前記キャパシタへの電荷の転送を制御する転送トランジスタをさらに備える請求項１に記載の固体撮像装置。
【請求項９】
前記第２基板は、
前記キャパシタに蓄積されている電荷の放出を制御するリセットトランジスタと、
前記キャパシタに蓄積されている電荷の量に応じた電圧値の画素信号をドレインに出現させる増幅トランジスタと、
前記増幅トランジスタの前記ドレインと所定の配線との接続を切り替える選択トランジスタと、
を含む画素回路をさらに備える
請求項１に記載の固体撮像装置。
【請求項１０】
前記キャパシタは、前記増幅トランジスタのゲートと接地との間に接続されている請求項９に記載の固体撮像装置。
【請求項１１】
ソースが前記増幅トランジスタのゲートに接続され、ドレインが前記リセットトランジスタのソースに接続された切替トランジスタをさらに備え、
前記キャパシタは、前記リセットトランジスタの前記ソースと前記切替トランジスタの前記ドレインとを接続するノードと接地との間に接続されている
請求項９に記載の固体撮像装置。
【請求項１２】
前記第２基板における前記第１基板と対向する面と反対側に位置する第３基板をさらに備え、
前記第３基板は、前記所定の配線に出現した前記画素信号に対して所定の処理を実行する回路素子を備える
請求項９に記載の固体撮像装置。
【請求項１３】
前記回路素子は、前記所定の配線に出現した前記画素信号をデジタル値に変換する変換回路を含む請求項１２に記載の固体撮像装置。
【請求項１４】
前記回路素子は、前記変換回路でデジタル値に変換された画素信号に対して相関二重サンプリング処理を実行するロジック回路をさらに含む請求項１３に記載の固体撮像装置。
【請求項１５】
前記第２基板と前記第３基板とは、直接接合で接合されている請求項１２に記載の固体撮像装置。
【請求項１６】
前記第２基板は、前記第３基板と対向する面に設けられた銅製の第３電極パッドをさらに備え、
前記第３基板は、前記第２基板と対向する面に設けられた銅製の第４電極パッドをさらに備え、
前記第２基板と前記第３基板とは、前記第３電極パッドと前記第４電極パッドとの接合により、互いに接合されている
請求項１２に記載の固体撮像装置。
【請求項１７】
前記第２基板は、複数の前記画素回路を備え、
前記所定の配線は、前記複数の画素回路に対して一対一で設けられた複数の垂直信号線を含み、
前記第３基板は、前記複数の垂直信号線それぞれに対して一対一で設けられた複数の前記回路素子を備える
請求項１２に記載の固体撮像装置。
【請求項１８】
前記第２基板は、複数の前記画素回路を備え、
前記複数の画素回路それぞれの前記増幅トランジスタの前記ドレインは、前記選択トランジスタを介して共通の前記所定の配線に接続されている
請求項１２に記載の固体撮像装置。
【請求項１９】
前記複数の画素回路は、行列状に配列し、
前記行列状に配列した複数の画素回路のうち同一列に配列する複数の画素回路それぞれの前記増幅トランジスタの前記ドレインは、前記選択トランジスタを介して共通の前記所定の配線に接続されている
請求項１８に記載の固体撮像装置。
【請求項２０】
光電変換素子を備える第１基板と、
前記第１基板における前記光電変換素子への光の入射面と反対側に位置し、前記光電変換素子から転送された電荷を蓄積するキャパシタを備える第２基板と、
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置及び電子機器に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型の固体撮像装置（以下、ＣＭＯＳイメージセンサ、若しくは、単にイメージセンサ又は固体撮像装置という）では、光電子変換部（受光部）で発生した信号電荷を浮遊拡散容量（フローティングディフュージョン：ＦＤ）で電圧に変換される。ＦＤで変換された電圧は、増幅トランジスタが構成するソースフォロア回路を介して出力電圧（画素信号ともいう）として読み出される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５０６６７０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
画素の出力電圧Ｖは、信号検出容量をＣ、受光信号に応じた信号電荷量をＱとすると、Ｖ＝Ｑ／Ｃで与えられる。そのため、近年の微細化された素子構造では、容量素子の単位面積あたりの容量の限界により、信号検出容量Ｃを大きくすることができず、それにより、車載用のイメージセンサなどで必要とされるような、単一露光での広いダイナミックレンジを実現することが困難となっている。
【０００５】
そこで本開示では、単一露光での広いダイナミックレンジを実現することが可能な固体撮像装置及び電子機器を提案する。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本開示に係る一形態の固体撮像装置は、光電変換素子を備える第１基板と、前記第１基板における前記光電変換素子への光の入射面と反対側に位置し、前記光電変換素子から転送された電荷を蓄積するキャパシタを備える第２基板とを備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る固体撮像装置の概略構成例を示すブロック図である。
【図２】第１の実施形態に係る有効画素領域の単位画素の概略構成例を示す回路図である。
【図３】第１の実施形態に係るイメージセンサの断面構造例を示す断面図である。
【図４】第１の実施形態に係る単位画素の断面構造例を示す断面図である。
【図５】図３におけるＡ−Ａ断面のレイアウト例を示す図である。
【図６】図３におけるＢ−Ｂ断面のレイアウト例を示す図である。
【図７】第１の実施形態に係るイメージセンサの製造方法を説明するためのプロセス断面図である（その１）。
【図８】第１の実施形態に係るイメージセンサの製造方法を説明するためのプロセス断面図である（その２）。
【図９】第１の実施形態に係るイメージセンサの製造方法を説明するためのプロセス断面図である（その３）。
【図１０】第１の実施形態に係るイメージセンサの製造方法を説明するためのプロセス断面図である（その４）。
【図１１】第２の実施形態に係る有効画素領域の共有画素の概略構成例を示す回路図である。
【図１２】第２の実施形態に係る共有画素の断面構造例を示す断面図である。
【図１３】図１２におけるＣ−Ｃ断面のレイアウト例を示す図である。
【図１４】図１２におけるＤ−Ｄ断面のレイアウト例を示す図である。
【図１５】第３の実施形態に係るイメージセンサの断面構造例を示す断面図である。
【図１６】第３の実施形態に係るイメージセンサの製造方法を説明するためのプロセス断面図である（その１）。
【図１７】第３の実施形態に係るイメージセンサの製造方法を説明するためのプロセス断面図である（その２）。
【図１８】第３の実施形態に係るイメージセンサの製造方法を説明するためのプロセス断面図である（その３）。
【図１９】第３の実施形態に係るイメージセンサの製造方法を説明するためのプロセス断面図である（その４）。
【図２０】第３の実施形態に係るイメージセンサの製造方法を説明するためのプロセス断面図である（その５）。
【発明を実施するための形態】
【０００８】
以下に、本開示の一実施形態について図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
【０００９】
また、以下に示す項目順序に従って本開示を説明する。
１．第１の実施形態
１．１  固体撮像装置の概略構成例
１．２  単位画素の回路構成例
１．３  単位画素の基本機能例
１．４  単位面積あたりの容量拡大について
１．５  イメージセンサの断面構造例
１．５．１  第１基板の構造例
１．５．２  第２基板の構造例
１．５．３  第３基板の構造例
１．５．４  各基板間の接合
１．６  単位画素の概略構成例
１．６．１  単位画素のレイアウト例
１．６．１．１  Ａ−Ａ断面のレイアウト例
１．６．１．２  Ｂ−Ｂ断面のレイアウト例
１．７  製造プロセス例
１．８  作用・効果
２．第２の実施形態
２．１  共有画素の回路構成例
２．２  共有画素の概略構成例
２．２．１  共有画素のレイアウト例
２．２．１．１  Ａ−Ａ断面のレイアウト例
２．２．１．２  Ｄ−Ｄ断面のレイアウト例
２．３  作用・効果
３．第３の実施形態
３．１  イメージセンサの断面構造例
３．２  製造プロセス例
３．３  作用・効果
【００１０】
１．第１の実施形態
まず、第１の実施形態に係る固体撮像装置及び電子機器について、図面を参照して詳細に説明する。
【００１１】
１．１  固体撮像装置の概略構成例
図１は、第１の実施形態に係るＣＭＯＳ型の固体撮像装置（以下、単にイメージセンサという）の概略構成例を示すブロック図である。図１に示すように、本実施形態に係るイメージセンサ１０は、画素アレイ部１３と、信号処理回路１５と、参照電圧生成器１７と、出力回路１９とを備える。
【００１２】
また、画素アレイ部１３の外側には、各単位画素１３１からアナログの画素信号を順次読み出してデジタルの画像データとして出力するための駆動制御部が設けられる。この駆動制御部には、例えば、水平転送回路１８、画素駆動回路１２、タイミング制御回路１１等が含まれ得る。
【００１３】
画素アレイ部１３は、行方向及び列方向に２次元マトリクス状に配列された複数の単位画素１３１を含む。図１では、説明の簡略化のため、画素アレイ部１３における行及び列の一部が省略されているが、各行及び各列には、例えば、数十から数千の単位画素１３１が配置され得る。
【００１４】
各単位画素１３１は、画素選択のための画素駆動線ＬＤを介して画素駆動回路１２に接続されるとともに、後述するＡＤ変換回路１５ａに垂直信号線ＶＳＬを介して一対一に接続される。なお、本説明において、画素駆動線ＬＤは、画素駆動回路１２から各単位画素１３１に入る配線全般を指す。例えば、画素駆動線ＬＤには、単位画素１３１を駆動するための種々のパルス信号（例えば、画素リセットパルス、転送パルス、ドレイン線制御パルスなど）を伝搬する制御線が含まれ得る。
【００１５】
信号処理回路１５は、単位画素１３１から読み出されたアナログの画素信号をデジタルの画素信号に変換するＡＤ（Analog to Digital）変換回路１５ａなどのアナログ回路と、ＡＤ変換回路１５ａでデジタル値に変換された画素信号に基づいてＣＤＳ（correlated double sampling）処理などのデジタル処理を実行するロジック回路とを含む。なお、ＡＤ変換回路１５ａは、例えば、各単位画素１３１に対して一対一に設けられてもよいし、複数の単位画素１３１で構成された画素グループそれぞれに対して一対一に設けられてもよいし、画素アレイ部１３における各列に一対一に設けられてもよい。なお、図１には、複数のＡＤ変換回路１５ａが行方向及び列方向に２次元マトリクス状に配列された構成が示されているが、このような構成に限定されるものではない。
【００１６】
各ＡＤ変換回路１５ａは、例えば、画素信号の基準レベルであるリセットレベルと、受光光量に応じた信号レベルとをそれぞれ別々にデジタルデータに変換するＡＤ変換を実行する。また、各ＡＤ変換回路１５ａは、受光光量に応じた信号成分のデジタルの画素信号を取得する差分処理（ＣＤＳ（Correlated Double Sampling）処理に相当）も実行する。このＣＤＳ処理では、リセットレベルのＡＤ変換結果と、信号レベルのＡＤ変換結果との差分を算出する処理が実行される。なお、ＡＤ変換回路１５ａは、例えば、シングルスロープ型のＡＤ変換回路であってよいし、逐次比較（Successive Approximation Register：ＳＡＲ）型のＡＤ変換回路であってもよい。
【００１７】
参照電圧生成器１７は、垂直信号線ＶＳＬを介して各単位画素１３１から読み出されたアナログの画素信号をデジタルの画素信号に変換するための参照電圧ＲＥＦを信号処理回路１５へ供給する。例えば、ＡＤ変換回路１５ａがシングルスロープ型である場合、参照電圧生成器１７は、直線状又は階段状に昇圧又は降圧する鋸波状（ランプ状ともいう）の波形を有する参照電圧ＲＥＦを出力する。一方、ＡＤ変換回路１５ａが逐次比較型である場合、参照電圧生成器１７は、一定の電圧値を持つ参照電圧ＲＥＦを出力する。その場合、各ＡＤ変換回路１５ａは、例えば、一定の電圧である参照電圧ＲＥＦを分圧することで、逐次比較に用いる複数の参照電圧を生成する。
【００１８】
タイミング制御回路１１は、各部の動作に必要な内部クロックや各部が動作を開始するタイミングを与えるパルス信号等を出力する。また、タイミング制御回路１１は、外部からマスタクロックや動作モードなどを指令するデータを受け取ったり、イメージセンサ１０の情報を含むデータを出力したりする。
【００１９】
例えば、タイミング制御回路１１は、各単位画素１３１から画素信号を読み出すタイミングを与えるパルス信号を画素駆動回路１２へ出力する。また、タイミング制御回路１１は、ＡＤ変換回路１５ａによりＡＤ変換された信号成分の画素信号（デジタルの電圧値）を列毎に信号処理回路１５から順次読み出すための列アドレス信号を水平転送回路１８へ出力する。
【００２０】
さらに、タイミング制御回路１１では、外部から入力されるマスタクロックと同じ周波数のクロックや、それを２分周したクロックや、より分周した低速のクロック等を、イメージセンサ１０内の各部、例えば水平転送回路１８、画素駆動回路１２、信号処理回路１５などに内部クロックとして供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックという。
【００２１】
画素駆動回路１２は、画素アレイ部１３の行を選択し、その行の駆動に必要なパルスを画素駆動線ＬＤに出力する。例えば、垂直方向の読出行を規定する（画素アレイ部１３の行を選択する）垂直デコーダと、垂直デコーダにて規定された読出アドレス上（行方向）の単位画素１３１に対する画素駆動線ＬＤにパルスを供給して駆動する垂直駆動部とを有する。なお、垂直デコーダは、画素信号を読み出す行の他に、電子シャッタ用の行なども選択する。
【００２２】
水平転送回路１８は、タイミング制御回路１１から入力された列アドレス信号に従って、列アドレス信号で指定された読出列の各ＡＤ変換回路１５ａから水平信号線ＨＳＬへデジタルの画素信号を読み出すシフト動作（走査）を実行する。
【００２３】
出力回路１９は、水平転送回路１８により読み出されたデジタルの画素信号を画像データとして外部へ出力する。
【００２４】
なお、信号処理回路１５には、必要に応じて信号増幅機能を持つＡＧＣ（Auto Gain Control）回路などが含まれてもよい。
【００２５】
また、イメージセンサ１０には、高速クロック生成部の一例であって、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成するクロック変換部を設けるようにしてもよい。その場合、タイミング制御回路１１は、外部から入力される入力ロック（例えば、マスタクロック）やクロック変換部で生成された高速クロックに基づいて内部クロックを生成してもよい。
【００２６】
１．２  単位画素の回路構成例
次に、図１の画素アレイ部１３に行列状に配置されている単位画素１３１の回路構成例について説明する。
【００２７】
図２は、本実施形態に係る有効画素領域の単位画素の概略構成例を示す回路図である。図２に示すように、単位画素１３１は、フォトダイオード１０１、転送トランジスタ１０２、リセットトランジスタ１０３、切替トランジスタ１０４、増幅トランジスタ１０５、選択トランジスタ１０６、第１のフローティングディフュージョンとしてのノード１０７、第２のフローティングディフュージョンとしてのキャパシタ１０８、画素駆動回路１２に一端が接続される画素駆動線ＬＤであるところの選択トランジスタ駆動線１１７、リセットトランジスタ駆動線１１３、切替トランジスタ駆動線１１４、転送トランジスタ駆動線１１２、及び、信号処理回路１５に一端が接続される垂直信号線ＶＳＬから構成される。
【００２８】
フォトダイオード１０１は、入射した光を光電変換する。転送トランジスタ１０２は、フォトダイオード１０１に発生した電荷を転送する。第１及び第２フローティングディフュージョンとして機能するノード１０７及びキャパシタ１０８は、転送トランジスタ１０２が転送した電荷を蓄積する。切替トランジスタ１０４は、キャパシタ１０８による電荷の蓄積を制御する。増幅トランジスタ１０５は、ノード１０７又はノード１０７及びキャパシタ１０８に蓄積された電荷に応じた電圧の画素信号を垂直信号線ＶＳＬに出現させる。リセットトランジスタ１０３は、ノード１０７又はノード及びキャパシタ１０８に蓄積された電荷を放出する。選択トランジスタ１０６は、読出し対象の単位画素１３１を選択する。
【００２９】
フォトダイオード１０１のアノードは、接地されており、カソ−ドは、転送トランジスタ１０２のソースに接続されている。転送トランジスタ１０２のドレインは、切替トランジスタ１０４のソースおよび増幅トランジスタ１０５のゲートに接続されており、この接続点であるノード１０７が第１のフローティングディフュージョンを構成する。
【００３０】
リセットトランジスタ１０３と切替トランジスタ１０４とは、ノード１０７に対して直列に配置されている。なお、リセットトランジスタ１０３のドレインは、不図示の垂直リセット入力線に接続されている。
【００３１】
増幅トランジスタ１０５のソースは、不図示の垂直電流供給線に接続されている。増幅トランジスタ１０５のドレインは、選択トランジスタ１０６のソースに接続されており、選択トランジスタ１０６のドレインは、垂直信号線ＶＳＬに接続されている。
【００３２】
転送トランジスタ１０２のゲート、リセットトランジスタ１０３のゲート、切替トランジスタ１０４のゲート、及び、選択トランジスタ１０６のゲートは、画素駆動線ＬＶを介して、画素駆動回路１２にそれぞれ接続されており、駆動信号としてのパルスがそれぞれ供給される。
【００３３】
第１のフローティングディフュージョンとして機能するノード１０７、及び、第２のフローティングディフュージョンとして機能するキャパシタ１０８は、蓄積している電荷をその電荷量に応じた電圧値の電圧に変換する。なお、第１のフローティングディフュージョンは、例えば、浮遊拡散領域であり、ノード１０７と接地との間の対接地容量である。ただし、これに限定されず、第１のフローティングディフュージョンは、キャパシタなどをノード１０７に接続することで意図的に付加された容量であってもよい。
【００３４】
また、第２のフローティングディフュージョンとして機能するキャパシタ１０８は、蓄積している電荷をその電荷量に応じた電圧値の電圧に変換する。
【００３５】
１．３  単位画素の基本機能例
次に、単位画素１３１の基本機能について説明する。リセットトランジスタ１０３は、切替トランジスタ１０４のゲートに印加される切替信号ＦＤＧが常時Ｈｉｇｈ状態であるときに機能し、画素駆動回路１２から供給されるリセット信号ＲＳＴに従って、ノード１０７及びキャパシタ１０８に蓄積されている電荷の排出をオン／オフする。
【００３６】
リセットトランジスタ１０３のゲートにＨｉｇｈレベルのリセット信号ＲＳＴが入力されると、ノード１０７及びキャパシタ１０８が、垂直リセット入力線を通して印加される電圧にクランプされる。これにより、ノード１０７及びキャパシタ１０８に蓄積されていた電荷が排出（リセット）される。
【００３７】
また、リセットトランジスタ１０３のゲートにＬｏｗレベルのリセット信号ＲＳＴが入力されると、ノード１０７及びキャパシタ１０８は、垂直リセット入力線と電気的に切断され、浮遊状態になる。
【００３８】
切替トランジスタ１０４は、リセット信号ＲＳＴが常時Ｈｉｇｈ状態であるときに機能し、画素駆動回路１２から供給される切替信号ＦＤＧに従って、ノード１０７に蓄積されている電荷の排出をオン／オフする。
【００３９】
切替トランジスタ１０４のゲートにＨｉｇｈレベルの切替信号ＦＤＧが入力されると、ノード１０７が、垂直リセット入力線を通して印加される電圧にクランプされる。これにより、ノード１０７に蓄積されていた電荷が排出（リセット）される。
【００４０】
また、切替トランジスタ１０４のゲートにＬｏｗレベルの切替信号ＦＤＧが入力されると、ノード１０７は、垂直リセット入力線と電気的に切断され、浮遊状態になる。
【００４１】
フォトダイオード１０１は、入射光を光電変換し、その光量に応じた電荷を生成する。生成された電荷は、フォトダイオード１０１のカソード側に蓄積する。転送トランジスタ１０２は、画素駆動回路１２から供給される転送制御信号ＴＲＧに従って、フォトダイオード１０１からノード１０７又はノード１０７及びキャパシタ１０８への電荷の転送をオン／オフする。
【００４２】
例えば、転送トランジスタ１０２のゲートにＨｉｇｈレベルの転送制御信号ＴＲＧが入力されると、フォトダイオード１０１に蓄積されている電荷がノード１０７又はノード１０７及びキャパシタ１０８に転送される。一方、転送トランジスタ１０２のゲートにＬｏｗレベルの転送制御信号ＴＲＧが供給されると、フォトダイオード１０１からの電荷の転送が停止する。
【００４３】
なお、転送トランジスタ１０２が、ノード１０７又はノード１０７及びキャパシタ１０８への電荷の転送を停止している間、光電変換された電荷は、フォトダイオード１０１に蓄積される。
【００４４】
ノード１０７及びキャパシタ１０８それぞれは、上述したように、フォトダイオード１０１から転送トランジスタ１０２を介して転送されてくる電荷を蓄積して電圧に変換する機能を持つ。したがって、リセットトランジスタ１０３及び／又は切替トランジスタ１０４がオフした浮遊状態では、ノード１０７又はノード１０７及びキャパシタ１０８の電位は、それぞれが蓄積する電荷量に応じて変調される。
【００４５】
増幅トランジスタ１０５は、そのゲートに接続されたノード１０７又はノード１０７及びキャパシタ１０８の電位変動を入力信号とする増幅器として機能し、その出力電圧信号は選択トランジスタ１０６を介して垂直信号線ＶＳＬに画素信号として出力される。
【００４６】
選択トランジスタ１０６は、画素駆動回路１２から供給される選択制御信号ＳＥＬに従って、増幅トランジスタ１０５からの電圧信号の垂直信号線ＶＳＬへの出力をオン／オフする。例えば、選択トランジスタ１０６のゲートにＨｉｇｈレベルの選択制御信号ＳＥＬが入力されると、増幅トランジスタ１０５からの電圧信号が垂直信号線ＶＳＬに出力される。一方、選択トランジスタ１０６のゲートにＬｏｗレベルの選択制御信号ＳＥＬが入力されると、増幅トランジスタ１０５から垂直信号線ＶＳＬへの電圧信号の出力が停止される。これにより、複数の単位画素１３１が接続された垂直信号線ＶＳＬにおいて、選択した単位画素１３１の出力のみを取り出すことが可能となる。
【００４７】
このように、単位画素１３１は、画素駆動回路１２から供給される転送制御信号ＴＲＧ、リセット信号ＲＳＴ、切替信号ＦＤＧ、及び、選択制御信号ＳＥＬに従って駆動する。
【００４８】
１．４  単位面積あたりの容量拡大について
以上のような単位画素１３１の構成において、例えば、第２のフローティングディフュージョンとして機能するキャパシタ１０８には、単位面積あたりの容量の増加を目的として、半導体基板に形成したトレンチに縦型のキャパシタを形成する、いわゆるトレンチ型キャパシタを採用することが考えられる。また、ノード１０７にキャパシタを付加する場合にも、単位面積あたりの容量の増加を目的として、付加するキャパシタをトレンチ型キャパシタとすることが考えられる。
【００４９】
ただし、トレンチ型キャパシタを例えばフォトダイオード１０１と同一の半導体基板に形成する場合、フォトダイオード１０１とトレンチ型キャパシタとが横方向に配列するレイアウトとするか、縦方向に配列するレイアウトとする必要が生じる。前者の場合、各単位画素１３１の面積が増大して画素集積度が低下するなどの課題が生じる。また、後者の場合、フォトダイオード１０１を形成するためのイオン注入においてより深い位置へのイオン注入が要求されたり、深い位置に形成されたフォトダイオード１０１から信号を読み出す必要が生じたりなどの課題が生じる。
【００５０】
そこで本実施形態では、フォトダイオード１０１が形成される基板とは別の基板にトレンチ型キャパシタを形成し、これらの基板を貼り合わせた構成とする。それにより、画素集積度の低下や、深い位置へのイオン注入及び深い位置からの信号の読出しなどの課題の発生を回避しつつ、単位面積あたりの容量を増加させて、単一露光での広いダイナミックレンジを実現することが可能となる。
【００５１】
１．５  イメージセンサの断面構造例
図３は、本実施形態に係るイメージセンサの断面構造例を示す断面図である。なお、図３には、光の入射側を上側とし、その光の入射方向と平行な面の断面構造が示されている。また、図３には、ＲＧＢの３原色におけるグリーンＧとレッドＲとの光を受光する単位画素１３１Ｇ及び１３１Ｒが示されているが、これらに限定されるものではない。さらに、以下の説明では、説明の簡略化のため、色ごとの単位画素１３１を区別せず、その符号を１３１とする。
【００５２】
図３に示すように、イメージセンサ１０は、第１基板１４０と、第２基板１５０と、第３基板１６０とが貼り合わされた積層構造を有する。この積層構造において、単位画素１３１は、例えば、第１基板１４０から第２基板１５０にかけて形成されている。
【００５３】
１．５．１  第１基板の構造例
第１基板１４０には、フォトダイオード１０１及び転送トランジスタ１０２が設けられる。フォトダイオード１０１は、半導体基板１４１の裏面（図では上面）側から入射する入射光を受光する。フォトダイオード１０１の上方には、カラーフィルタ１２２及びオンチップレンズ１２１が設けられている。なお、隣接する単位画素１３１間の光のクロストークを防止するために、隣接するカラーフィルタ１２２の間に遮光膜１２３が設けられてもよい。また、半導体基板１４１とカラーフィルタ１２２との間には、カラーフィルタ１２２を接地する面を平坦化するための平坦化膜（不図示）が設けられてもよい。
【００５４】
フォトダイオード１０１では、例えば、ｎ型半導体領域１４２が、電荷（電子）を蓄積する電荷蓄積領域として形成されている。フォトダイオード１０１においては、ｎ型半導体領域１４２は、半導体基板１４１のｐ型半導体領域１４３の内部に設けられている。
【００５５】
ｐ型半導体領域１４３のうち、半導体基板１４１の表面（下面）側の領域の不純物濃度は、例えば、裏面（上面）側の領域の不純物濃度よりも高くてもよい。つまり、フォトダイオード１０１は、ＨＡＤ（Hole-Accumulation Diode）構造を有していてもよい。このような構成とすることで、ｎ型半導体領域１４２の上面側と下面側との各界面において、暗電流が発生することを抑制することが可能となる。
【００５６】
半導体基板１４１の内部には、フォトダイオード１０１の間のクロストークの防止を目的として、隣接するフォトダイオード１０１の間を光学的及び電気的に分離する画素分離部１４４が設けられている。図中、上面側からイメージセンサ１０を見た場合、画素分離部１４４は、例えば、隣接する単位画素１３１の間に介在するように格子状に形成されている。フォトダイオード１０１は、この画素分離部１４４で区画された領域内に形成される。
【００５７】
フォトダイオード１０１のアノードは、接地されている。フォトダイオード１０１で蓄積された信号電荷（例えば、電子）は、そのカソードに接続された転送トランジスタ１０２を介してノード１０７に転送される。
【００５８】
第１のフローティングディフュージョンであるノード１０７は、転送された電荷の量に応じた電圧値の電圧を、層間接続電極（Through Silicon Via：ＴＳＶ）１５５を介して、第２基板１５０に設けられた画素トランジスタ１５３における増幅トランジスタ１０５のゲートに印加する。なお、画素トランジスタ１５３には、増幅トランジスタ１０５の他に、リセットトランジスタ１０３、切替トランジスタ１０４及び選択トランジスタ１０６が含まれ得る。
【００５９】
絶縁膜１４５は、半導体基板１４１のうち、カラーフィルタ１２２及びオンチップレンズ１２１が設けられた裏面（上面）とは反対側の表面（下面）に設けられている。これにより、第１基板１４０の半導体基板１４１と、第２基板１５０の半導体基板１５１とが電気的に分離される。また、絶縁膜１４５の上面は、第２基板１５０との接合のために、平坦化されている。
【００６０】
１．５．２  第２基板の構造例
第２基板１５０には、キャパシタ１５２が設けられる。キャパシタ１５２は、例えば、トレンチ型のキャパシタであってよい。ただし、これに限定されず、種々のキャパシタを採用することが可能である。以下の説明では、キャパシタ１５２がトレンチ型キャパシタである場合を説明する。
【００６１】
トレンチ型キャパシタ１５２は、第２のフローティングディフュージョンとして機能するキャパシタ１０８であってもよいし、ノード１０７に意図的に付加されたキャパシタであってもよい。以下の説明では、トレンチ型キャパシタ１５２をキャパシタ１０８とした場合を例示する。
【００６２】
トレンチ型キャパシタ１５２は、例えば、半導体基板１５１のうち、第１基板１４０に接合された裏面（上面）とは反対側の表面（下面）から彫り込まれたトレンチ内に形成されている。
【００６３】
第１基板１４０における転送トランジスタ１０２のドレインは、第１基板１４０の絶縁膜１４５から第２基板の半導体基板１５１を介して絶縁膜１５７の途中まで貫通するＴＳＶ１５５と、絶縁膜１５７中に形成された配線１５４とを介して、画素トランジスタ１５３に接続されている。画素トランジスタ１５３とトレンチ型キャパシタ１５２とは、不図示の配線等を介して電気的に接続されている。
【００６４】
半導体基板１５１の表面（下面）に設けられた絶縁膜１５７の表面（下面）には、例えば、銅（Ｃｕ）製の電極パッド１５６が形成されている。この電極パッド１５６は、第２基板１５０と第３基板１６０とを電気的に接続しつつ、第２基板１５０と第３基板１６０とを機械的に貼り合わせる接続部（Ｃｕ−Ｃｕボンディング）として機能する。
【００６５】
１．５．３  第３基板の構造例
第３基板１６０には、図１における信号処理回路１５などの回路素子１６４が設けられる。この回路素子１６４には、信号処理回路１５の他、例えば、タイミング制御回路１１、画素駆動回路１２、水平転送回路１８、参照電圧生成器１７、出力回路１９等が含まれてもよい。
【００６６】
回路素子１６４は、半導体基板１６１と、半導体基板１６１の表面（上面）に設けられた絶縁膜１６２とに形成されている。絶縁膜１６２の上面には、第２基板１５０の電極パッド１５６と電気的及び機械的に接続するための銅（Ｃｕ）製の電極パッド１５６が形成されている。
【００６７】
１．５．４  各基板間の接合
以上のような構成において、第１基板１４０と第２基板１５０とは、例えば、それぞれの接合面を平坦化して両者を電子間力で貼り合わせる、いわゆる直接接合にて貼り合わされる。一方、第２基板１５０と第３基板１６０とは、上述したように、互いの接合面に形成された銅（Ｃｕ）製の電極パッド１５６及び１６３同士をボンディングする、いわゆるＣｕ−Ｃｕボンディングにて貼り合わされる。ただし、これらに限定されず、種々の接合方法が用いられてもよい。
【００６８】
１．６  単位画素の概略構成例
つづいて、図３に示した断面構造例における単位画素１３１の断面構造について、より詳細に説明する。図４は、本実施形態に係る単位画素の断面構造例を示す断面図である。なお、図４では、図３と異なり、フォトダイオード１０１に対する光の入射方向を、図面中下側からとしている。また、図４では、見やすさを考慮して、各部のハッチングを省略している。
【００６９】
図４に示すように、単位画素１３１は、第１基板１４０にフォトダイオード１０１及び転送トランジスタ１０２が設けられ、第２基板１５０にトレンチ型キャパシタ１５２と画素トランジスタ１５３とが設けられた構造を備える。また、単位画素１３１におけるノード１０７は、第１基板１４０に配置されている。
【００７０】
転送トランジスタ１０２は、転送ゲート１０２１と、ゲート絶縁膜１０２２とを含み、フォトダイオード１０１で発生した電荷を第１のフローティングディフュージョンであるノード１０７へ転送する。転送ゲート１０２１には、転送制御信号ＴＲＧが入力される転送トランジスタ電極１０２３が接続されている。
【００７１】
ノード１０７には、ＴＳＶ１５５が接触する形で電気的に接続されている。ＴＳＶ１５５の側面には、ＴＳＶ１５５と半導体基板１５１とが電気的に接続することを防止するための孔内絶縁膜１５５１が設けられている。
【００７２】
ＴＳＶ１５５は、絶縁膜１４５と半導体基板１５１と絶縁膜１５７の下層側である第１絶縁膜１５７１とを貫通し、第１絶縁膜１５７１の上面に形成された配線１５４に接触する形で電気的に接続されている。
【００７３】
配線１５４には、画素トランジスタ１５３に接続された接続電極１５５２も電気的に接続されている。
【００７４】
また、半導体基板１５１には、上述したように、トレンチ型キャパシタ１５２が設けられている。トレンチ型キャパシタ１５２は、半導体基板１５１を表面側から縦方向に彫り込むことで形成されたトレンチの内表面に形成された下部電極１５２３と、下部電極１５２３の表面を覆うように形成された絶縁膜１５２２と、絶縁膜１５２２が形成するトレンチを埋め込むように形成された上部電極１５２１とで構成されている。上部電極１５２１は、例えば、上部電極１５２１上部のトレンチ型キャパシタ電極１５２４及び不図示の配線を介して、画素トランジスタ１５３と電気的に接続されている。
【００７５】
第１絶縁膜１５７１の上面上には、第２絶縁膜１５７２に形成された配線を含む多層配線層１５８が積層される。多層配線層１５８の上面上には、上述したように、第３基板１６０に設けられた銅（Ｃｕ）製の電極パッド１６３と電気的及び機械的に接続するための銅（Ｃｕ）製の電極パッド１５６が設けられる。この電極パッド１５６は、多層配線層１５８内の配線により画素トランジスタ１５３と電気的に接続されている。
【００７６】
１．６．１  単位画素のレイアウト例
ここで、図４におけるＡ−Ａ断面及びＢ−Ｂ断面それぞれのレイアウトについて、図面を参照して詳細に説明する。Ａ−Ａ断面は、第１基板１４０における半導体基板１４１と絶縁膜１４５との境界面に相当する。Ｂ−Ｂ断面は、第２基板１５０における半導体基板１５１と第１絶縁膜１５７１との境界面に相当する。
【００７７】
１．６．１．１  Ａ−Ａ断面のレイアウト例
図５は、図３におけるＡ−Ａ断面のレイアウト例を示す図である。なお、図５には、説明の都合上、Ａ−Ａ断面に現れない構成も図示されている。
【００７８】
図５に示すように、フォトダイオード１０１は、例えば、半導体基板１４１において各単位画素１３１に割り当てられた矩形の領域における略中央に形成されたｎ型半導体領域１４２と、このｎ型半導体領域１４２を囲むｐ型半導体領域１４３とから構成されている。また、ｎ型半導体領域１４２には、ゲート絶縁膜１０２２（図４参照）で覆われた転送ゲート１０２１が埋め込まれている。
【００７９】
転送ゲート１０２１上部の転送トランジスタ電極１０２３は、図４では図示されていない電極１０２４を含む配線を介して、転送トランジスタ駆動線１１２（図２参照）に接続されている。また、転送ゲート１０２１は、ノード１０７を介してＴＳＶ１５５に接続されている。ＴＳＶ１５５は、例えば、各単位画素１３１に割り当てられた矩形の領域の角部に配置されている。
【００８０】
１．６．１．２  Ｂ−Ｂ断面のレイアウト例
図６は、図３におけるＢ−Ｂ断面のレイアウト例を示す図である。なお、図６には、説明の都合上、Ｂ−Ｂ断面に現れない構成も図示されている。
【００８１】
図６に示すように、半導体基板１５１において各単位画素１３１に割り当てられた矩形の領域には、所定の不純物がドーピングされた活性化領域１５３１及び１５３２が形成されている。
【００８２】
一方の活性化領域１５３１上には、不図示のゲート絶縁膜を介して、リセットトランジスタ１０３のリセットゲート１０３１と、切替トランジスタ１０４の切替ゲート１０４１とが設けられている。このような構成では、切替トランジスタ１０４のドレインと、リセットトランジスタ１０３のソースとが共通化される。
【００８３】
切替ゲート１０４１は、図４では図示されていない電極１０４２を含む配線を介して、切替トランジスタ駆動線１１４（図２参照）に接続されている。切替トランジスタ１４のソースは、図４では図示されていない電極１０４３を含む配線を介して、第１基板１４０から延在するＴＳＶ１５５に接続されている。なお、ＴＳＶ１５５は、配線１５４（図４参照）及び接続電極１５５２を介して、増幅ゲート１０５１にも接続されている。
【００８４】
リセットゲート１０３１は、図４では図示されていない電極１０３２を含む配線を介して、リセットトランジスタ駆動線１１３（図２参照）に接続されている。リセットトランジスタ１０３のドレインは、図４では図示されていない電極１０３３を含む配線を介して、不図示の垂直リセット入力線に接続されている。
【００８５】
他方の活性化領域１５３２上には、不図示のゲート絶縁膜を介して、増幅トランジスタ１０５の増幅ゲート１０５１と、選択トランジスタ１０６の選択ゲート１０６１とが設けられている。このような構成では、増幅トランジスタ１０５のドレインと、選択トランジスタ１０６のソースとが共通化される。
【００８６】
増幅トランジスタ１０５のソースは、図４では図示されていない電極１０５３を含む配線を介して、不図示の垂直電流供給線に接続されている。
【００８７】
選択ゲート１０６１は、図４では図示されていない電極１０６２を含む配線を介して、選択トランジスタ駆動線１１７（図２参照）に接続されている。選択トランジスタ１０６のドレインは、図４では図示されていない電極１０６３を含む配線を介して、垂直信号線ＶＳＬに接続されている。
【００８８】
また、半導体基板１５１において各単位画素１３１に割り当てられた矩形の領域には、半導体基板１５１に形成された１つ以上（図６では４つ）のトレンチ内それぞれに、トレンチ型キャパシタ１５２が設けられている。複数のトレンチ型キャパシタ１５２それぞれにおける上部電極１５２１の上部は、共通化されたトレンチ型キャパシタ電極１５２４を形成する。すなわち、複数のトレンチ型キャパシタ１５２は、互いに並列に接続されている。
【００８９】
トレンチ型キャパシタ電極１５２４は、図４では図示されていない電極１０８１及び１０８２を含む配線を介して、切替トランジスタ１０４のドレイン及びリセットトランジスタ１０３のソースを兼ねる共通化されたノードに接続されている（図２におけるキャパシタ１０８に相当）。
【００９０】
１．７  製造プロセス例
次に、本実施形態に係るイメージセンサ１０の製造方法について、図面を用いて詳細に説明する。図７から図１０は、本実施形態に係るイメージセンサの製造方法を説明するためのプロセス断面図である。
【００９１】
本製造方法では、図７に示すように、まず、薄厚化前の半導体基板１４１Ａに対し、例えば、半導体基板１４１Ａの表面（上面）側から所定のイオン注入法を用いてアクセプタとなるホウ素やアルミニウムなどのドーパントを注入することで、ｐ型半導体領域１４３を形成する。
【００９２】
つづいて、半導体基板１４１Ａの上面上に所定のマスクパターンを形成し、その上から所定のイオン注入法を用いてドナーとなるリンやヒ素などのドーパントを注入することで、単位画素１３１ごとのｎ型半導体領域１４２を形成する。なお、ｎ型半導体領域１４２は、半導体基板１４１Ａの上面からある程度深い領域に形成される。また、ｎ型半導体領域１４２の形成に用いたマスクパターンは、その後除去される。
【００９３】
なお、各フォトダイオード１０１の形成領域を区画する画素分離部１４４は、ｐ型半導体領域１４３の形成前に所定の製造プロセスを用いて半導体基板１４１Ａに形成されてもよいし、ｐ型半導体領域１４３の形成後又はｎ型半導体領域１４２の形成後に所定の製造プロセスを用いて半導体基板１４１Ａに形成されてもよい。
【００９４】
次に、半導体基板１４１の上面からｎ型半導体領域１４２まで達するトレンチを例えばフォトリソグラフィ及びエッチングにより形成し、このトレンチ内に、ゲート絶縁膜１０２２及び転送ゲート１０２１を含む転送トランジスタ１０２を形成する。
【００９５】
次に、半導体基板１４１の上面側に、浮遊拡散領域であるノード１０７を例えばイオン注入法を用いて形成する。つづいて、転送トランジスタ電極１０２３等の電極及び配線を例えばリフトオフ法やパターンエッチングなどを用いて形成した後、半導体基板１４１の上面を覆う絶縁膜１４５を例えばＣＶＤ（Chemical Vapor Deposition）法（プラズマＣＶＤ法を含む。以下同じ）やスパッタリング法など用いて形成する。そして、形成された絶縁膜１４５の上面を、例えばＣＭＰ（Chemical Mechanical Polishing）法などを用いて平坦化する。
【００９６】
絶縁膜１４５の平坦化された上面には、同じく接合面（裏面）が例えばＣＭＰ法などを用いて平坦化された半導体基板１５１Ａが接合される。絶縁膜１４５と半導体基板１５１Ａとの接合には、上述したように、電子間力を利用した直接接合を用いることができる。ただし、これに限定されず、両者の接合面をプラズマ処理にて活性化させた後に接合するプラズマ接合など、種々の接合方法が用いられてよい。
【００９７】
次に、図８に示すように、絶縁膜１４５に接合された半導体基板１５１Ａを、例えばＣＭＰ法を用いて所定の厚さ（例えば、２〜３μｍ（マイクロメートル））まで薄厚化する。
【００９８】
次に、薄厚化された半導体基板１５１を表面（上面）側から例えばフォトリソグラフィ及びエッチングにより彫り込むことで、トレンチ型キャパシタ１５２用のトレンチを形成する。
【００９９】
次に、例えばスパッタリング法などを用いることで、半導体基板１５１に形成したトレンチ内に、下部電極１５２３及び絶縁膜１５２２を順次形成する。つづいて、例えばスパッタリング法などを用いることで、ゲート絶縁膜１０２２の表面によって形成されるトレンチ内を埋め込む上部電極１５２１及び上部電極１５２１上部のトレンチ型キャパシタ電極１５２４を形成する。これにより、半導体基板１５１にトレンチ型キャパシタ１５２が形成される。
【０１００】
また、上述のトレンチ型キャパシタ１５２を形成する工程と同一の工程にて、半導体基板１５１の上面側に、リセットトランジスタ１０３、切替トランジスタ１０４、増幅トランジスタ１０５及び選択トランジスタ１０６を含む画素トランジスタ１５３を形成する。
【０１０１】
その後、トレンチ型キャパシタ１５２及び画素トランジスタ１５３が形成された半導体基板１５１の上面上を覆う第１絶縁膜１５７１を形成する。
【０１０２】
次に、例えばＲＩＥ（Reactive Ion Etching）法を用いることで、画素トランジスタ１５３における各トランジスタのゲートを露出させるビアを第１絶縁膜１５７１に形成するとともに、半導体基板１４１Ａの上面側に形成されたノード１０７を露出させるビアを第１絶縁膜１５７１から半導体基板１５１を介して絶縁膜１４５まで形成する。
【０１０３】
次に、形成されたビア内における少なくとも半導体基板１５１の露出面に、例えばアニーリングにより孔内絶縁膜１５５１を形成し、その後、これらのビア内を埋めるＴＳＶ１５５及び接続電極１５５２を形成する。つづいて、例えばリフトオフ法やパターンエッチングなどを用いることで、第１絶縁膜１５７１上に、ＴＳＶ１５５と接続電極１５５２とを電気的に接続する配線１５４を形成する。
【０１０４】
次に、図９に示すように、例えばスパッタリング法などを用いることで、第１絶縁膜１５７１上に第２絶縁膜１７５２を形成する。つづいて、第２絶縁膜１７５２内に、第１絶縁膜１５７１に形成した各電極と電気的に接続する配線（不図示）を形成し、その後、第２絶縁膜１５７２上に、第２絶縁膜１５７２内の配線と電気的に接続するとともに上面が露出した銅（Ｃｕ）製の電極パッド１５６を形成する。なお、電極パッド１５６の形成には、例えばＣＶＤ法や電界メッキ法やスパッタリング法などを用いることが可能である。
【０１０５】
次に、図１０に示すように、所定の製造プロセスにて回路素子１６４が形成された半導体基板１６１Ａを作製し、その絶縁膜１６２の表面（下面）に露出した銅（Ｃｕ）製の電極パッド１６３と、半導体基板１５１上の絶縁膜１５７の表面（上面）に露出した銅（Ｃｕ）製の電極パッド１５６とを接合する（Ｃｕ−Ｃｕボンディング）。
【０１０６】
次に、回路素子１６４が形成された半導体基板１６１Ａを例えばＣＭＰ法を用いて薄厚化する。つづいて、これまでの工程により作製された積層基板の上下を反転させ、フォトダイオード１０１が形成された半導体基板１４１Ａの裏面を例えばＣＭＰ法を用いてフォトダイオード１０１近傍まで研削する。
【０１０７】
その後、研削した面のダメージの除去などの適切な処理を行った後、フォトダイオード１０１が形成された半導体基板１４１上に、各単位画素１３１に対応するカラーフィルタ１２２及びオンチップレンズ１２１を形成する。また、必要に応じて、遮光膜１２３を形成する。これにより、図３に例示する断面構造のイメージセンサ１０が作製される。
【０１０８】
１．８  作用・効果
以上のように、本実施形態は、フォトダイオード１０１が形成される第１基板１４０とは別の第２基板１５０にトレンチ型キャパシタ１５２を形成し、これらの基板を貼り合わせた構成を備える。それにより、画素集積度の低下や、深い位置へのイオン注入及び深い位置からの信号の読出しなどの課題の発生を回避しつつ、単位面積あたりの容量を増加して、単一露光での広いダイナミックレンジを実現することが可能となる。
【０１０９】
また、上記構成を備えることで、画角内で移動する動物体の偽信号の抑制や、画素ピッチの縮小や、ＬＥＤ（Light Emitting Diode）フリッカの抑制なども実現することが可能である。
【０１１０】
さらに、本実施形態では、第２のフローティングディフュージョン（キャパシタ１０８及びトレンチ型キャパシタ１５２に相当）の使用の有無を切替トランジスタ１０４の制御により切り替えることが可能であるため、夜間撮影などの状況に応じて、高ゲイン（第２のフローティングディフュージョン不使用時）と広ダイナミックレンジ（第２のフローティングディフュージョン使用時）とを切り替えることも可能となる。
【０１１１】
さらにまた、本実施形態に係るイメージセンサ１０は、単位画素１３１が形成された第１基板１４０及び第２基板１５０と信号処理回路１５を含む回路素子１６４が形成された第３基板１６０とを貼り合わせた積層構造を有するため、高画質画像の信号処理の並列度を向上させることが可能である。それにより、各単位画素１３１の広ダイナミックレンジ化に加えて、高速読み出しや高解像度化も実現することや、空間的なサンプリングを変調することが可能となる。
【０１１２】
なお、解像度を決める画素ピッチの縮小は、フォトダイオード１０１と、リセットトランジスタ１０３、切替トランジスタ１０４、増幅トランジスタ１０５及び選択トランジスタ１０６で構成された画素回路と、信号処理回路１５とのうち、最も面積の大きいものによって律則されるが、信号処理回路１５は一つのＡＤ変換回路１５ａを複数の画素回路と接続することが可能である。その場合、本実施形態では、画素ピッチの縮小が、フォトダイオード１０１又は画素回路の面積で律則されることになる。
【０１１３】
２．第２の実施形態
次に、第２の実施形態に係る固体撮像装置及び電子機器について、図面を参照して詳細に説明する。
【０１１４】
第１の実施形態で説明した、フォトダイオード１０１が形成される第１基板１４０とは別の第２基板１５０にトレンチ型キャパシタ１５２を形成し、これらの基板を貼り合わせた構成は、複数の単位画素１３１間で画素トランジスタ１５３を共有する構造（以下、共有画素構造という）に対しても有効である。そこで第２の実施形態では、共有画素構造を採用した場合について、図面を参照して詳細に説明する。
【０１１５】
本実施形態に係るイメージセンサは、例えば、第１の実施形態において図１を用いて例示したイメージセンサ１０と同様の構成であってよい。ただし、本実施形態では、画素アレイ部１３における単位画素１３１が、後述する共有画素２３１に置き換えられる。
【０１１６】
２．１  共有画素の回路構成例
図１１は、本実施形態に係る有効画素領域の共有画素の概略構成例を示す回路図である。なお、図１１では、２つのフォトダイオードで画素トランジスタを共有する場合が例示されている。
【０１１７】
図１１に示すように、共有画素２３１は、単位画素１３１（図２参照）と同様の構成に加え、フォトダイオード２０１と転送トランジスタ２０２とをさらに備える。
【０１１８】
フォトダイオード２０１のアノードは接地され、カソードは転送トランジスタ２０２のソースに接続される。転送トランジスタ２０２のドレインは、転送トランジスタ１０２と同様に、ノード１０７に接続される。また、転送トランジスタ２０２のゲートは、画素駆動回路１２に一端が接続される画素駆動線ＬＤであるところの転送トランジスタ駆動線１１２に接続される。
【０１１９】
このような構成において、フォトダイオード１０１で発生した電荷を読み出す場合には、転送トランジスタ１０２のゲートにＨＩｇｈレベルの転送制御信号ＴＲＧが入力される。一方、フォトダイオード２０１で発生した電荷を読み出す場合には、転送トランジスタ２０２のゲートにＨｉｇｈレベルの転送制御信号ＴＲＧが入力される。
【０１２０】
フォトダイオード１０１に対する読出しとフォトダイオード２０１に対する読出しとのいずれの場合も、読み出された電荷はノード１０７に蓄積され、これにより、蓄積された電荷の量に応じた電圧値の電圧が増幅トランジスタ１０５のゲートに印加される。
【０１２１】
その他の構成及び動作は、第１の実施形態において図２を用いて説明した構成及び動作と同様であってよいため、ここでは詳細な説明を省略する。
【０１２２】
２．２  共有画素の概略構成例
つづいて、共有画素２３１の断面構造について説明する。図１２は、本実施形態に係る共有画素の断面構造例を示す断面図である。なお、図１２では、フォトダイオード１０１に対する光の入射方向を、図面中下側からとしている。また、図１２では、見やすさを考慮して、各部のハッチングを省略している。さらに、図１２では、１つの共有画素２３１に対して４つのトレンチ型キャパシタ１５２が設けられているとする。
【０１２３】
図１２に示すように、共有画素２３１は、図４に例示した単位画素１３１と同様の構成に加え、２つ目のフォトダイオード２０１及び転送トランジスタ２０２が追加された構造を有する。フォトダイオード２０１及び転送トランジスタ２０２は、フォトダイオード１０１及び転送トランジスタ１０２と同様に、第１基板１４０に設けられている。
【０１２４】
フォトダイオード２０１は、フォトダイオード１０１と同様に、例えば、ｎ型半導体領域２４２が、電荷（電子）を蓄積する電荷蓄積領域として形成されている。フォトダイオード２０１においては、ｎ型半導体領域２４２は、半導体基板１４１のｐ型半導体領域２４３の内部に設けられている。
【０１２５】
ｐ型半導体領域２４３のうち、半導体基板１４１の表面（上面）側の領域の不純物濃度は、例えば、裏面（下面）側の領域の不純物濃度よりも高くてもよい。つまり、フォトダイオード２０１は、フォトダイオード１０１と同様に、ＨＡＤ（Hole-Accumulation Diode）構造を有していてもよい。このような構成とすることで、ｎ型半導体領域１４２の上面側と下面側との各界面において、暗電流が発生することを抑制することが可能となる。
【０１２６】
転送トランジスタ２０２は、転送ゲート２０２１と、ゲート絶縁膜２０２２とを含み、フォトダイオード２０１で発生した電荷を第１のフローティングディフュージョンであるノード１０７へ転送する。転送ゲート２０２１には、転送制御信号ＴＲＧが入力される転送トランジスタ電極２０２３が接続されている。
【０１２７】
その他の構成は、第１の実施形態において図３又は図４を用いて説明した構成と同様であってよいため、ここでは詳細な説明を省略する。
【０１２８】
２．２．１  共有画素のレイアウト例
ここで、図１２におけるＣ−Ｃ断面及びＤ−Ｄ断面それぞれのレイアウトについて、図面を参照して詳細に説明する。Ｃ−Ｃ断面は、第１基板１４０における半導体基板１４１と絶縁膜１４５との境界面に相当する。Ｄ−Ｄ断面は、第２基板１５０における半導体基板１５１と第１絶縁膜１５７１との境界面に相当する。
【０１２９】
２．２．１．１  Ｃ−Ｃ断面のレイアウト例
図１３は、図１２におけるＣ−Ｃ断面のレイアウト例を示す図である。なお、図１３には、説明の都合上、Ｃ−Ｃ断面に現れない構成も図示されている。
【０１３０】
図１３に示すように、フォトダイオード１０１は、例えば、半導体基板１４１において１つのフォトダイオードに割り当てられた矩形の領域における略中央に形成されたｎ型半導体領域１４２と、このｎ型半導体領域１４２を囲むｐ型半導体領域１４３とから構成されている。また、ｎ型半導体領域１４２には、ゲート絶縁膜１０２２（図１２参照）で覆われた転送ゲート１０２１が埋め込まれている。
【０１３１】
転送ゲート１０２１上部の転送トランジスタ電極１０２３は、図１２では図示されていない電極１０２４を含む配線を介して、転送トランジスタ駆動線１１２（図１１参照）に接続されている。
【０１３２】
一方、フォトダイオード２０１及び転送トランジスタ２０２は、フォトダイオード１０１と列方向に隣接する領域であって、転送トランジスタ１０２が近接する側の領域に、フォトダイオード２０１及び転送トランジスタ２０２のレイアウトとは線対称となるように、設けられている。
【０１３３】
具体的には、フォトダイオード２０１は、例えば、半導体基板１４１において１つのフォトダイオードに割り当てられた矩形の領域における略中央に形成されたｎ型半導体領域２４２と、このｎ型半導体領域２４２を囲むｐ型半導体領域２４３とから構成されている。また、ｎ型半導体領域２４２には、ゲート絶縁膜２０２２（図１２参照）で覆われた転送ゲート２０２１が埋め込まれている。
【０１３４】
転送ゲート２０２１上部の転送トランジスタ電極２０２３は、図１２では図示されていない電極２０２４を含む配線を介して、転送トランジスタ駆動線２１２（図１１参照）に接続されている。
【０１３５】
転送ゲート１０２１及び転送ゲート２０２１は、ノード１０７を介してＴＳＶ１５５に接続されている。ＴＳＶ１５５は、例えば、共有画素２３１を構成する２つのフォトダイオード１０１及び２０１が設けられた領域の境界部分の一方の端に配置されている。
【０１３６】
２．２．１．２  Ｄ−Ｄ断面のレイアウト例
図１４は、図１２におけるＤ−Ｄ断面のレイアウト例を示す図である。なお、図１４には、説明の都合上、Ｄ−Ｄ断面に現れない構成も図示されている。
【０１３７】
図１４に示すように、共有画素２３１では、第１の実施形態において図６を用いて説明した構成が、２つの単位画素１３１に相当する領域を利用して配置されている。図１４に示す例では、１つの単位画素１３１に相当する領域（例えば、第１基板１４０のフォトダイオード１０１と対応する領域）に、画素トランジスタ１５３及びそれに接続される配線及び電極が配置され、他の１つの単位画素１３１に相当する領域（例えば、第１基板１４０のフォトダイオード２０１と対応する領域）に、複数のトレンチ型キャパシタ１５２が配置されている。
【０１３８】
２．３  作用・効果
以上のように、本実施形態は、２つ以上のフォトダイオードで画素トランジスタ１５３を共有した構成を備える。それにより、トレンチ型キャパシタ１５２を配置するための領域として広い領域を確保することが可能となる。例えば、図６に示した例では、トレンチ型キャパシタ１５２の数が４個であったのに対し、図１４に示す例では、２５個のトレンチ型キャパシタ１５２を配置する領域が確保されている。
【０１３９】
このように、トレンチ型キャパシタ１５２を配置するための領域として広い領域を確保することで、単位面積あたりの容量をより増加することが可能となるため、単一露光でのより広いダイナミックレンジを実現することが可能となる。
【０１４０】
また、図１４と図６とを比較するとわかるように、増幅ゲート１０５１の面積を大きくすることも可能であるため、ランダムノイズを減少させることも可能となる。
【０１４１】
その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
【０１４２】
３．第３の実施形態
次に、第３の実施形態に係る固体撮像装置及び電子機器について、図面を参照して詳細に説明する。第３の実施形態では、第１及び第２の実施形態とは異なる積層構造のイメージセンサについて、例を挙げて説明する。
【０１４３】
３．１  イメージセンサの断面構造例
図１５は、本実施形態に係るイメージセンサの断面構造例を示す断面図である。なお、図１５には、光の入射側を上側とし、その光の入射方向と平行な面の断面構造が示されている。また、図１５には、ＲＧＢの３原色におけるグリーンＧとレッドＲとの光を受光する単位画素１３１Ｇ及び１３１Ｒが示されているが、これらに限定されるものではない。さらに、以下の説明では、説明の簡略化のため、色ごとの単位画素１３１を区別せず、その符号を１３１とする。さらにまた、図１５に示す構成において、上述した第１の実施形態における図３を用いて説明した構成と同一の構成については、同一の符号を付し、その重複する説明を省略する。
【０１４４】
図１５に示すように、イメージセンサ３０は、第１基板３４０と、第２基板３５０と、第３基板３６０とが貼り合わされた積層構造を有する。この積層構造において、単位画素１３１は、例えば、第１基板１４０から第２基板１５０にかけて形成されている。
【０１４５】
また、第１の実施形態に係るイメージセンサ１０では、第１基板１４０と第２基板１５０との接合を直接接合とし、第２基板１５０と第３基板１６０との接合をＣｕ−Ｃｕボンディングとしたが、本実施形態に係るイメージセンサ３０では、第１基板３４０と第２基板３５０との接合をＣｕ−Ｃｕボンディングとし、第２基板３５０と第３基板３６０との接合を直接接合としている。
【０１４６】
そこで本実施形態では、第１基板３４０における半導体基板１４１の裏面（下面）に形成された絶縁膜１４５の表面（下面）に、第１基板３４０と第２基板３５０とを電気的に接続しつつ、第１基板３４０と第２基板３５０とを機械的に貼り合わせる接続部（Ｃｕ−Ｃｕボンディング）として機能する銅（Ｃｕ）製の電極パッド３４７が形成されている。なお、電極パッド３４７は、絶縁膜１４５の内部に形成された電極３４５及び配線３４６等を介してノード１０７に電気的に接続されている。
【０１４７】
一方、第２基板３５０は、半導体基板１５１の裏面ではなく、半導体基板１５１の表面（上面）上の絶縁膜１５７の表面（上面）が、第１基板３４０に貼り合わされる。これにより、第１基板３４０の銅（Ｃｕ）製の電極パッド３４７と第２基板３５０の銅（Ｃｕ）製の電極パッド１５６とが電気的及び機械的に接続されて、第１基板３４０と第２基板３５０とが貼り合わされる。なお、絶縁膜１５７の表面（上面）に形成された電極パッド１５６は、絶縁膜１５７の内部に形成された配線３５４等を介して画素トランジスタ１５３に電気的に接続されている。
【０１４８】
第２基板３５０における第１基板３４０と接合された面と反対側の面、すなわち、半導体基板１５１の裏面（下面）には、第３基板３６０の絶縁膜１６２の表面（上面）が貼り合わされる。ただし、絶縁膜１６２の表面には、電極パッド１６３は形成されていない。その代わり、本実施形態では、絶縁膜１６２の表面が、例えばＣＭＰ法等を用いて平坦化されている。したがって、同じく平坦化されている半導体基板１５１の裏面に絶縁膜１６２の平坦化された表面を押し付けて所定の処理を施すことで、両者が直接接合により接合される。
【０１４９】
３．２  製造プロセス例
次に、本実施形態に係るイメージセンサ３０の製造方法について、図面を用いて詳細に説明する。図１６から図２０は、本実施形態に係るイメージセンサの製造方法を説明するためのプロセス断面図である。なお、以下の説明において、第１の実施形態で図７〜図１０を用いて説明した工程と同様の工程については、それを引用することで、その詳細な説明を省略する。
【０１５０】
本製造方法では、図１６に示すように、まず、薄厚化前の半導体基板１４１Ａに対して、ｐ型半導体領域１４３とｎ型半導体領域１４２からなるフォトダイオード１０１と、画素分離部１４４と、転送トランジスタ１０２と、ノード１０７と、転送トランジスタ電極１０２３等の電極及び配線とを形成し、その後、半導体基板１４１の上面を覆う絶縁膜１４５を形成する。ここまでの工程は、第１の実施形態において図７を用いて説明した工程と同様であってよい。ただし、絶縁膜１４５中には、ノード１０７から電極パッド３４７までを電気的に接続する電極３４５や配線３４６等が形成される。また、絶縁膜１４５の上面は、例えばＣＭＰ法などによって平坦化されてもよい。
【０１５１】
次に、本実施形態では、絶縁膜１４５の上面に、Ｃｕ−Ｃｕボンディング用の銅（Ｃｕ）製の電極パッド３４７が形成される。なお、電極パッド３４７の形成には、例えばＣＶＤ法や電界メッキ法やスパッタリング法などを用いることが可能である。
【０１５２】
また、本実施形態では、図１７に示すように、第１基板３４０とは別に、トレンチ型キャパシタ１５２が形成された第２基板３５０が作製される。具体的には、薄厚化前の半導体基板１５１Ａを表面（上面）側から例えばフォトリソグラフィ及びエッチングにより彫り込むことで、トレンチ型キャパシタ１５２用のトレンチを形成し、その内部に、下部電極１５２３と、ゲート絶縁膜１０２２と、上部電極１５２１及び上部電極１５２１上部のトレンチ型キャパシタ電極１５２４とを形成する。また、上述のトレンチ型キャパシタ１５２を形成する工程と同一の工程にて、半導体基板１５１の上面側に、リセットトランジスタ１０３、切替トランジスタ１０４、増幅トランジスタ１０５及び選択トランジスタ１０６を含む画素トランジスタ１５３を形成する。これらの工程は、第１の実施形態において図８を用いて説明した工程と同様であってよい。
【０１５３】
そして、トレンチ型キャパシタ１５２及び画素トランジスタ１５３が形成された半導体基板１５１の上面上を覆う絶縁膜１５７を形成する。なお、絶縁膜１５７中には、画素トランジスタ１５３に電気的に接続された配線３５５等が形成される。また、絶縁膜１５７の上面は、例えばＣＭＰ法などによって平坦化されてもよい。
【０１５４】
次に、絶縁膜１５７の上面に、Ｃｕ−Ｃｕボンディング用の銅（Ｃｕ）製の電極パッド１５６が形成される。なお、電極パッド１５６の形成には、例えばＣＶＤ法や電界メッキ法やスパッタリング法などを用いることが可能である。
【０１５５】
次に、図１８に示すように、半導体基板１４１Ａの絶縁膜１４５に形成された銅（Ｃｕ）製の電極パッド３４７と、半導体基板１５１Ａの絶縁膜１５７に形成された銅（Ｃｕ）製の電極パッド１５６とを接合する（Ｃｕ−Ｃｕボンディング）。その後、トレンチ型キャパシタ１５２が形成された半導体基板１５１Ａを例えばＣＭＰ法を用いて薄厚化する。半導体基板１５１Ａの薄厚化は、例えば、トレンチ型キャパシタ１５２や画素トランジスタ１５３の電気的特性が損なわれない範囲で可能な限り行なわれるとよい。薄厚化後の半導体基板１５１Ａの厚さは、例えば、１．５〜３μｍであってよい。
【０１５６】
次に、図１９に示すように、所定の製造プロセスにて回路素子１６４が形成された半導体基板１６１Ａを作製する。なお、接合面となる絶縁膜１６２の表面（下面）は、例えば、ＣＭＰ法を用いて平坦化されている。つづいて、絶縁膜１６２の平坦化された表面（下面）と、半導体基板１５１の裏面とを、電子間力を利用した直接接合にて接合する。なお、接合面である半導体基板１５１の裏面は、例えば、ＣＭＰ法を用いて平坦化されている。
【０１５７】
次に、図２０に示すように、回路素子１６４が形成された半導体基板１６１Ａを例えばＣＭＰ法を用いて薄厚化する。つづいて、半導体基板１６１から絶縁膜１６２及び半導体基板１５１を介して絶縁膜１５７中の配線層３７４まで達するビアを形成する。このビア内には、絶縁膜１５７中の配線層３７４の一部の他、絶縁膜１６２中の配線層３７３の一部も露出される。
【０１５８】
次に、少なくともビア内で露出した半導体基板１６１及び１５１の内側面を覆う絶縁膜３７１を形成し、その後、ビア内に、絶縁膜１５７中の露出した配線層３７４と絶縁膜１６２中の露出した配線層３７３とを電気的に接続するビア内配線３７２を形成する。ビア内配線３７２の材料には、例えば、銅（Ｃｕ）などの金属やその他の導電体を用いることができる。また、ビア内配線３７２の形成には、例えば、ＣＶＤ法やスパッタリング法などを採用することができる。
【０１５９】
次に、これまでの工程により作製された積層基板の上下を反転させ、フォトダイオード１０１が形成された半導体基板１４１Ａの裏面を例えばＣＭＰ法を用いてフォトダイオード１０１近傍まで研削する。
【０１６０】
その後、研削した面のダメージの除去などの適切な処理を行った後、フォトダイオード１０１が形成された半導体基板１４１上に、各単位画素１３１に対応するカラーフィルタ１２２及びオンチップレンズ１２１を形成する。また、必要に応じて、遮光膜１２３を形成する。これにより、図１５に例示する断面構造のイメージセンサ３０が作製される。
【０１６１】
３．３  作用・効果
以上のように、第１基板３４０と第２基板３５０との接合をＣｕ−Ｃｕボンディングとし、第２基板３５０と第３基板３６０との接合を直接接合とすることも可能である。
【０１６２】
その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
【０１６３】
以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
【０１６４】
また、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
【０１６５】
なお、本技術は以下のような構成も取ることができる。
（１）
光電変換素子を備える第１基板と、
前記第１基板における前記光電変換素子への光の入射面と反対側に位置し、前記光電変換素子から転送された電荷を蓄積するキャパシタを備える第２基板と、
を備える固体撮像装置。
（２）
前記キャパシタは、トレンチ型キャパシタである前記（１）に記載の固体撮像装置。
（３）
前記第１基板は、複数の前記光電変換素子を備え、
前記キャパシタは、前記複数の光電変換素子のうちの少なくとも１つから転送された電荷を蓄積する
前記（１）又は（２）に記載の固体撮像装置。
（４）
前記キャパシタは、複数のトレンチ型キャパシタを含む備える前記（１）〜（３）の何れか１項に記載の固体撮像装置。
（５）
前記複数のトレンチ型キャパシタは、互いに並列に接続されている前記（４）に記載の固体撮像装置。
（６）
前記第１基板と前記第２基板とは、直接接合で接合されている前記（１）〜（５）の何れか１項に記載の固体撮像装置。
（７）
前記第１基板は、前記入射面と反対側の面に設けられた銅製の第１電極パッドをさらに備え、
前記第２基板は、前記第１基板と対向する面に設けられた銅製の第２電極パッドをさらに備え、
前記第１基板と前記第２基板とは、前記第１電極パッドと前記第２電極パッドとの接合により、互いに接合されている
前記（１）〜（５）の何れか１項に記載の固体撮像装置。
（８）
前記第１基板は、前記光電変換素子から前記キャパシタへの電荷の転送を制御する転送トランジスタをさらに備える前記（１）〜（７）の何れか１項に記載の固体撮像装置。
（９）
前記第２基板は、
前記キャパシタに蓄積されている電荷の放出を制御するリセットトランジスタと、
前記キャパシタに蓄積されている電荷の量に応じた電圧値の画素信号をドレインに出現させる増幅トランジスタと、
前記増幅トランジスタの前記ドレインと所定の配線との接続を切り替える選択トランジスタと、
を含む画素回路をさらに備える
前記（１）〜（８）の何れか１項に記載の固体撮像装置。
（１０）
前記キャパシタは、前記増幅トランジスタのゲートと接地との間に接続されている前記（９）に記載の固体撮像装置。
（１１）
ソースが前記増幅トランジスタのゲートに接続され、ドレインが前記リセットトランジスタのソースに接続された切替トランジスタをさらに備え、
前記キャパシタは、前記リセットトランジスタの前記ソースと前記切替トランジスタの前記ドレインとを接続するノードと接地との間に接続されている
前記（９）に記載の固体撮像装置。
（１２）
前記第２基板における前記第１基板と対向する面と反対側に位置する第３基板をさらに備え、
前記第３基板は、前記所定の配線に出現した前記画素信号に対して所定の処理を実行する回路素子を備える
前記（９）〜（１１）の何れか１項に記載の固体撮像装置。
（１３）
前記回路素子は、前記所定の配線に出現した前記画素信号をデジタル値に変換する変換回路を含む前記（１２）に記載の固体撮像装置。
（１４）
前記回路素子は、前記変換回路でデジタル値に変換された画素信号に対して相関二重サンプリング処理を実行するロジック回路をさらに含む前記（１３（に記載の固体撮像装置。
（１５）
前記第２基板と前記第３基板とは、直接接合で接合されている前記（１２）〜（１４）の何れか１項に記載の固体撮像装置。
（１６）
前記第２基板は、前記第３基板と対向する面に設けられた銅製の第３電極パッドをさらに備え、
前記第３基板は、前記第２基板と対向する面に設けられた銅製の第４電極パッドをさらに備え、
前記第２基板と前記第３基板とは、前記第３電極パッドと前記第４電極パッドとの接合により、互いに接合されている
前記（１２）〜（１５）の何れか１項に記載の固体撮像装置。
（１７）
前記第２基板は、複数の前記画素回路を備え、
前記所定の配線は、前記複数の画素回路に対して一対一で設けられた複数の垂直信号線を含み、
前記第３基板は、前記複数の垂直信号線それぞれに対して一対一で設けられた複数の前記回路素子を備える
前記（１２）〜（１６）の何れか１項に記載の固体撮像装置。
（１８）
前記第２基板は、複数の前記画素回路を備え、
前記複数の画素回路それぞれの前記増幅トランジスタの前記ドレインは、前記選択トランジスタを介して共通の前記所定の配線に接続されている
前記（１２）〜（１６）の何れか１項に記載の固体撮像装置。
（１９）
前記複数の画素回路は、行列状に配列し、
前記行列状に配列した複数の画素回路のうち同一列に配列する複数の画素回路それぞれの前記増幅トランジスタの前記ドレインは、前記選択トランジスタを介して共通の前記所定の配線に接続されている
前記（１８）に記載の固体撮像装置。
（２０）
光電変換素子を備える第１基板と、
前記第１基板における前記光電変換素子への光の入射面と反対側に位置し、前記光電変換素子から転送された電荷を蓄積するキャパシタを備える第２基板と、
を備える電子機器。
【符号の説明】
【０１６６】
１０、３０  イメージセンサ
１１  タイミング制御回路
１２  画素駆動回路
１３  画素アレイ部
１５  信号処理回路
１５ａ  ＡＤ変換回路
１７  参照電圧生成器
１８  水平転送回路
１９  出力回路
１０１、２０１  フォトダイオード
１０２、２０２  転送トランジスタ
１０３  リセットトランジスタ
１０４  切替トランジスタ
１０５  増幅トランジスタ
１０６  選択トランジスタ
１０７  ノード
１０８  キャパシタ
１１２、２１２  転送トランジスタ駆動線
１１３  リセットトランジスタ駆動線
１１４  切替トランジスタ駆動線
１１７  選択トランジスタ駆動線
１２１  オンチップレンズ
１２２  カラーフィルタ
１２３  遮光膜
１３１、１３１Ｇ、１３１Ｒ  単位画素
１４０、３４０  第１基板
１４１、１５１、１６１  半導体基板
１４２、２４２  ｎ型半導体領域
１４３、２４３  ｐ型半導体領域
１４４  画素分離部
１４５、１５７、１６２、３７１  絶縁膜
１５０、３５０  第２基板
１５２  トレンチ型キャパシタ
１５３  画素トランジスタ
１５４、３４６  配線
１５５  ＴＳＶ
１５６、１６３、３４７  電極パッド
１６０、３６０  第３基板
１６４  回路素子
２３１  共有画素
３７２  ビア内配線
３７３、３７４  配線層
１０２１、２０２１  転送ゲート
１０２３、２０２３  転送トランジスタ電極
１０２４、１０３２、１０３３、１０４２、１０４３、１０５３、１０６２、１０６３、１０８１、１０８２、２０２４、３４５  電極
１０３１  リセットゲート
１０４１  切替ゲート
１０５１  増幅ゲート
１０６１  選択ゲート
１０２２、２０２２  ゲート絶縁膜
１５２１  上部電極
１５２２  絶縁膜
１５２３  下部電極
１５２４  トレンチ型キャパシタ電極
１５３１、１５３２  活性化領域
１５５１  孔内絶縁膜
１５５２  接続電極
１５７１  第１絶縁膜
１５７２  第２絶縁膜
ＦＤＧ  切替信号
ＬＤ  画素駆動線
ＨＳＬ  水平信号線
ＲＳＴ  リセット信号
ＳＥＬ  選択制御信号
ＴＲＧ  転送制御信号
ＶＳＬ  垂直信号線
【図１】
2020047734.tif 000003
【図２】
2020047734.tif 000004
【図３】
2020047734.tif 000005
【図４】
2020047734.tif 000006
【図５】
2020047734.tif 000007
【図６】
2020047734.tif 000008
【図７】
2020047734.tif 000009
【図８】
2020047734.tif 000010
【図９】
2020047734.tif 000011
【図１０】
2020047734.tif 000012
【図１１】
2020047734.tif 000013
【図１２】
2020047734.tif 000014
【図１３】
2020047734.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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