(57)【要約】【課題】チップ面積の縮小が可能な記憶装置を提供する。【解決手段】実施形態の記憶装置は、基板と、基板の上に設けられ、基板の表面に垂直な方向に積層された第１番目から第ｎ番目（ｎは３以上の整数）の導電層を有する積層体と、積層体の一部を含み、第１番目から第ｎ番目の導電層が第１の階段形状を有する第１の領域と、積層体の一部を含み、第１番目から第ｎ番目の導電層の少なくとも一部の導電層が第１の階段形状と異なる第２の階段形状を有する第２の領域と、第１の領域に設けられ、第１番目から第ｎ番目の導電層に接続され、基板の表面に垂直な方向に延びる第１番目から第ｎ番目の電極と、を備える。【選択図】図６
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に設けられ、前記基板の表面に垂直な方向に積層された第１番目から第ｎ番目（ｎは３以上の整数）の導電層を有する積層体と、
前記積層体の一部を含み、前記第１番目から第ｎ番目の導電層が第１の階段形状を有する第１の領域と、
前記積層体の一部を含み、前記第１番目から第ｎ番目の導電層の少なくとも一部の導電層が前記第１の階段形状と異なる第２の階段形状を有する第２の領域と、
前記第１の領域に設けられ、前記第１番目から第ｎ番目の導電層に接続され、前記基板の表面に垂直な方向に延びる第１番目から第ｎ番目の電極と、
を備える記憶装置。
【請求項２】
前記第２の領域は、第ｋ番目（１≦ｋ＜ｎ−１）の導電層と、前記第ｋ番目の導電層よりも幅の狭い第（ｋ＋１）番目の導電層と、を有し、前記第（ｋ＋１）番目の導電層と前記基板との距離は、前記ｋ番目の導電層と前記基板との距離よりも大きい請求項１記載の記憶装置。
【請求項３】
前記第２の領域は、前記第１の領域に囲まれる請求項１又は請求項２記載の記憶装置。
【請求項４】
前記第２の領域には、第（ｋ＋２）番目から第ｎ番目の導電層は含まれず、前記第２の領域の両側に第（ｋ＋２）番目の導電層が位置する請求項１ないし請求項３いずれか一項記載の記憶装置。
【請求項５】
前記第２の領域は、測定用マークを有する請求項１ないし請求項４いずれか一項記載の記憶装置。
【請求項６】
基板と、
前記基板の上に設けられ、前記基板の表面に垂直な方向に積層された第１番目から第ｎ番目（ｎは３以上の整数）の導電層を有する第１の積層体と、
前記第１の積層体の一部を含み、前記第１番目から第ｎ番目の導電層が階段形状を有する領域と、
前記第１の積層体の周辺部に設けられ、第１番目の導電層を含む平面と同一平面、又は、第１番目の導電層を含む平面よりも前記基板に近い側に設けられた凸形状、又は、凹形状を含む部分と、
前記領域に設けられ、前記第１番目から第ｎ番目の導電層に接続され、前記基板の表面に垂直な方向に延びる第１番目から第ｎ番目の電極と、
を備える記憶装置。
【請求項７】
前記基板の上に設けられ、前記基板の表面に垂直な方向に積層された第１番目から第ｘ番目（ｘ＝ｎ）の導電層を有する第２の積層体を、を更に備え、
前記部分は、前記第１の積層体と前記第２の積層体との間に位置する請求項６記載の記憶装置。
【請求項８】
前記部分は、側面に前記導電層と同一材料の導電体を有する請求項６又は請求項７記載の記憶装置。
【請求項９】
前記領域と前記部分の距離が１０μｍ以下である請求項６ないし請求項８いずれか一項記載の記憶装置。
【請求項１０】
前記部分は、測定用マークを有する請求項６ないし請求項８いずれか一項記載の記憶装置。
【請求項１１】
基板の上に、前記基板の表面に垂直な方向に積層される第１番目から第ｎ番目（ｎは３以上の整数）の導電層を形成し、
第１番目から第ｍ番目（ｍは３以上ｎ以下の整数）の複数のリソグラフィ工程と、複数のエッチング工程を用いて前記第１番目から第ｎ番目の導電層が階段形状を有する第１の領域を形成し、
前記第１の領域の前記第１番目から第ｎ番目の少なくとも１つの導電層に接続され、前記基板の表面に垂直な方向に延びる電極を形成する記憶装置の製造方法であって、
第ｓ番目（１≦ｓ≦ｍ−２）のリソグラフィ工程と、エッチング工程で、第ｐ番目（３≦ｐ≦ｎ）の導電層に第１のパターンを形成し、
第（ｓ＋１）番目のリソグラフィ工程で前記第１のパターンをレジストで被覆し、
前記第１のパターンをレジストで被覆後に、エッチング工程で、第（ｐ−１）番目の導電層に第２のパターンを形成し、
第（ｓ＋２）番目のリソグラフィ工程で、前記第１のパターンの第１の端部、及び、前記第２のパターンの第２の端部が露出するようにレジストパターンに開口部を設ける記憶装置の製造方法。
【請求項１２】
第（ｓ＋２）番目のリソグラフィ工程で、前記開口部に露出する前記第１のパターン及び前記第２のパターンの寸法を測定し、前記第２のパターンの前記第１のパターンに対する位置合わせずれ量を算出する請求項１１記載の記憶装置の製造方法。
【請求項１３】
前記位置合わせずれ量から前記第（ｓ＋１）番目のリソグラフィ工程の補正値を算出する請求項１２記載の記憶装置の製造方法。
【請求項１４】
前記補正値を前記基板と別の基板の前記第（ｓ＋１）番目のリソグラフィ工程に相当するリソグラフィ工程にフィードバックする請求項１３記載の記憶装置の製造方法。
【請求項１５】
基板の上に、前記基板の表面に垂直な方向に積層される複数の導電層を形成し、
前記複数の導電層のうちの１つの導電層を加工して凸形状、又は、凹形状を有する部分を形成し、
前記部分を形成後に、複数のリソグラフィ工程と複数のエッチング工程を用いて前記複数の導電層の少なくとも一部が階段形状を有する領域を形成し、
前記領域の導電層に接続され、前記基板の表面に垂直な方向に延びる電極を形成する記憶装置の製造方法であって、
前記複数のリソグラフィ工程の内の少なくとも一部のリソグラフィ工程において、前記部分がレジストに被覆されない記憶装置の製造方法。
【請求項１６】
前記少なくとも一部のリソグラフィ工程において、前記レジストと前記部分との間の距離を測定する請求項１５記載の記憶装置の製造方法。
【請求項１７】
前記基板と前記複数の導電層との間に、ダミー導電層を形成する請求項１５又は請求項１６記載の記憶装置の製造方法。
【請求項１８】
基板の上に、前記基板の表面に垂直な方向に積層される第１番目から第ｎ番目（ｎは３以上の整数）の導電層を形成し、
複数のリソグラフィ工程と、複数のエッチング工程を用いて前記第１番目から第ｎ番目の導電層が階段形状を有する第１の領域を形成し、
前記第１の領域の前記第１番目から第ｎ番目の少なくとも１つの導電層に接続され、前記基板の表面に垂直な方向に延びる電極を形成する記憶装置の製造方法であって、
第１のリソグラフィ工程と、エッチング工程で、第ｐ番目（３≦ｐ≦ｎ）の導電層に第１のパターンを形成し、
第２のリソグラフィ工程で前記第１のパターンをレジストで被覆し、
前記第１のパターンをレジストで被覆後に、エッチング工程で、第ｑ番目（ｑ≦ｐ−１）の導電層に第２のパターンを形成し、
第３のリソグラフィ工程で、前記第１のパターンの第１の端部、及び、前記第２のパターンの第２の端部が露出するようにレジストパターンに開口部を設ける記憶装置の製造方法。
【請求項１９】
前記第３のリソグラフィ工程で、前記開口部に露出する前記第１のパターン及び前記第２のパターンの寸法を測定し、前記第２のパターンの前記第１のパターンに対する位置合わせずれ量を算出する請求項１８記載の記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
記憶装置の高集積化のため、メモリセルを３次元的に配置した３次元メモリが実用化されている。３次元メモリでは、積層された導電層へ電圧又は電流を印加するためのコンタクト電極を形成することが必要となる。
【０００３】
コンタクト電極は、メモリセルアレイから引き出された導電層に対し、メモリセルアレイの周辺のコンタクト領域で接続される。コンタクト領域の面積が大きくなると、チップ面積の増大につながるため好ましくない。特に、高集積化が進み積層される導電層の数が増えると、コンタクト電極の数も増加する。３次元メモリのチップ面積を縮小するためには、コンタクト領域の面積を縮小することが望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１５０２５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態の目的は、チップ面積の縮小が可能な記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の記憶装置は、基板と、前記基板の上に設けられ、前記基板の表面に垂直な方向に積層された第１番目から第ｎ番目（ｎは３以上の整数）の導電層を有する積層体と、前記積層体の一部を含み、前記第１番目から第ｎ番目の導電層が第１の階段形状を有する第１の領域と、前記積層体の一部を含み、前記第１番目から第ｎ番目の導電層の少なくとも一部の導電層が前記第１の階段形状と異なる第２の階段形状を有する第２の領域と、前記第１の領域に設けられ、前記第１番目から第ｎ番目の導電層に接続され、前記基板の表面に垂直な方向に延びる第１番目から第ｎ番目の電極と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の記憶装置のブロック図。
【図２】第１の実施形態の記憶装置のメモリ領域の模式図。
【図３】第１の実施形態のメモリセルアレイの等価回路図。
【図４】第１の実施形態のメモリセルアレイ、コンタクト領域、及び、マーク領域の模式図。
【図５】第１の実施形態のメモリセルアレイの模式断面図。
【図６】第１の実施形態のコンタクト領域の模式断面図。
【図７】第１の実施形態のコンタクト領域の模式断面図。
【図８】第１の実施形態の記憶装置の製造途中の模式断面図。
【図９】第１の実施形態の記憶装置の製造途中の模式断面図。
【図１０】第１の実施形態の記憶装置の製造途中の模式断面図。
【図１１】第１の実施形態の記憶装置の製造途中の模式断面図。
【図１２】第１の実施形態の記憶装置の製造途中の模式断面図。
【図１３】マーク領域を用いた測定方法の一例の説明図。
【図１４】第１の実施形態の記憶装置の製造途中の模式断面図。
【図１５】第１の実施形態の記憶装置の製造途中の模式断面図。
【図１６】第２の実施形態の記憶装置のメモリ領域の模式図。
【図１７】第２の実施形態のメモリセルアレイ、コンタクト領域、及び、マーク領域の模式図。
【図１８】第２の実施形態のメモリセルアレイの模式断面図。
【図１９】第２の実施形態のコンタクト領域の模式断面図。
【図２０】第２の実施形態のコンタクト領域の模式断面図。
【図２１】第２の実施形態のコンタクト領域の模式断面図。
【図２２】第２の実施形態のコンタクト領域、マーク領域、及び、積層体周辺部の模式断面図。
【図２３】第２の実施形態の記憶装置の製造途中の模式断面図。
【図２４】第２の実施形態の記憶装置の製造途中の模式断面図。
【図２５】第２の実施形態の記憶装置の製造途中の模式断面図。
【図２６】第２の実施形態の記憶装置の製造途中の模式断面図。
【図２７】第２の実施形態の記憶装置の製造途中の模式断面図。
【図２８】第２の実施形態の記憶装置の製造途中の模式断面図。
【図２９】第２の実施形態の記憶装置の製造途中の模式断面図。
【図３０】第２の実施形態の記憶装置の製造途中の模式断面図。
【図３１】第２の実施形態の記憶装置の製造途中の模式断面図。
【図３２】第２の実施形態の記憶装置の製造途中の模式断面図。
【図３３】第２の実施形態の記憶装置の製造途中の模式断面図。
【図３４】第２の実施形態の記憶装置の製造途中の模式断面図。
【図３５】第２の実施形態の記憶装置の製造途中の模式断面図。
【図３６】第２の実施形態の記憶装置の製造途中の模式断面図。
【図３７】第３の実施形態のコンタクト領域、マーク領域、及び、積層体周辺部の模式断面図。
【図３８】第３の実施形態の記憶装置の製造途中の模式断面図。
【図３９】第３の実施形態の記憶装置の製造途中の模式断面図。
【図４０】第３の実施形態の記憶装置の製造途中の模式断面図。
【図４１】第３の実施形態の記憶装置の製造途中の模式断面図。
【図４２】第３の実施形態の記憶装置の製造途中の模式断面図。
【図４３】第３の実施形態の記憶装置の製造途中の模式断面図。
【図４４】第３の実施形態の記憶装置の製造途中の模式断面図。
【図４５】第３の実施形態の記憶装置の製造途中の模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【０００９】
なお、本明細書中、便宜上「上」、「下」という用語を用いる。「上」、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
【００１０】
以下、実施形態の記憶装置を、図面を参照して説明する。
【００１１】
（第１の実施形態）
【００１２】
第１の実施形態の記憶装置は、基板と、基板の上に設けられ、基板の表面に垂直な方向に積層された第１番目から第ｎ番目（ｎは３以上の整数）の導電層を有する積層体と、積層体の一部を含み、第１番目から第ｎ番目の導電層が第１の階段形状を有する第１の領域と、積層体の一部を含み、第１番目から第ｎ番目の導電層の少なくとも一部の導電層が第１の階段形状と異なる第２の階段形状を有する第２の領域と、第１の領域に設けられ、第１番目から第ｎ番目の導電層に接続され、基板の表面に垂直な方向に延びる第１番目から第ｎ番目の電極と、を備える。
【００１３】
ｎは３以上の整数である。例えば、ｎは４以上の整数である。第１の実施形態では、特にｎ＝８の場合を例に説明する。
【００１４】
図１は、第１の実施形態の記憶装置のブロック図である。第１の実施形態の記憶装置は、縦型Ｂｉｔ  Ｌｉｎｅ構造を有する。例えば、縦型Ｂｉｔ  Ｌｉｎｅ構造を有する抵抗変化型メモリ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＲｅＲＡＭ）である。第１の実施形態の抵抗変化型メモリ１００は、例えば、半導体チップである。
【００１５】
図１に示すように、抵抗変化型メモリ１００は、メモリ領域１０１、ワード線ドライバ回路１０２、ローデコーダ回路１０４、センスアンプ回路１０６、カラムデコーダ回路１０８、及び、制御回路１１０を備える。
【００１６】
図２は、第１の実施形態の記憶装置のメモリ領域１０１の模式図である。抵抗変化型メモリ１００のメモリ領域１０１は、メモリセルアレイ１２０、コンタクト領域１２２（第１の領域）、マーク領域１２４（第２の領域）、積層体周辺部１２６（周辺部）を有する。抵抗変化型メモリ１００は、例えば、４個のメモリセルアレイ１２０、４個のコンタクト領域１２２を有する。コンタクト領域１２２は、メモリセルアレイ１２０に隣接して設けられる。マーク領域１２４は、例えば、コンタクト領域１２２に囲まれて設けられる。
【００１７】
図３は、第１の実施形態のメモリセルアレイ１２０の等価回路図である。図３は、メモリセルアレイ内の配線構造を模式的に示す。第１の実施形態のメモリセルアレイ１２０は、メモリセルＭＣが立体的に配置された３次元構造を備える。
【００１８】
図３に示すように、メモリセルアレイ１２０内には、複数のメモリセルＭＣが立体的に配置される。図３中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。メモリセルＭＣは二端子の抵抗変化素子である。メモリセルＭＣは抵抗変化層を備える。
【００１９】
メモリセルアレイ１２０は、例えば、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３、ＷＬ３１、ＷＬ３２、ＷＬ３３、ＷＬ４１、ＷＬ４２、ＷＬ４３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬは、導電層の一例である。
【００２０】
ワード線ＷＬはｘ方向（第１の方向）に伸長する。ワード線ＷＬはｙ方向（第２の方向）に並んで配置される。ビット線ＢＬはｚ方向（第３の方向）に伸長する。ワード線ＷＬとビット線ＢＬは垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。破線で囲まれた領域が、１個のメモリセルＭＣである。ワード線ＷＬとビット線ＢＬとの間に、メモリセルＭＣの抵抗変化層が設けられる。
【００２１】
複数のワード線ＷＬは、ローデコーダ回路１０４に電気的に接続される。メモリセルアレイ１２０とローデコーダ回路１０４との間に、コンタクト領域１２２が設けられる。コンタクト領域１２２には、ワード線ＷＬに電流を印加するためのコンタクト電極が形成される。
【００２２】
複数のビット線ＢＬは、センスアンプ回路１０６に接続される。複数のビット線ＢＬとセンスアンプ回路１０６との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。グローバルビット線ＧＢＬはｙ方向に伸長する。
【００２３】
ローデコーダ回路１０４は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路１０２は、ローデコーダ回路１０４によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
【００２４】
カラムデコーダ回路１０８は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路１０６は、カラムデコーダ回路１０８によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
【００２５】
制御回路１１０は、ワード線ドライバ回路１０２、ローデコーダ回路１０４、センスアンプ回路１０６、カラムデコーダ回路１０８、及び、図示しないその他の回路を制御する機能を備える。
【００２６】
ワード線ドライバ回路１０２、ローデコーダ回路１０４、センスアンプ回路１０６、カラムデコーダ回路１０８、制御回路１１０などの回路は、例えば、図示しない半導体基板を用いたトランジスタや配線層によって構成される。
【００２７】
図４は、第１の実施形態のメモリセルアレイ１２０、コンタクト領域１２２、及び、マーク領域１２４の模式図である。図４は、図２の点線で囲まれる領域の上面図である。
【００２８】
図５は、第１の実施形態のメモリセルアレイ１２０の模式断面図である。図５（ａ）は、図４のＡＡ’断面図である。図５（ｂ）は、図４のＢＢ’断面図である。
【００２９】
図６は、第１の実施形態のコンタクト領域１２２の模式断面図である。図６（ａ）は、図４のＣＣ’断面図である。図６（ｂ）は、図４のＤＤ’断面図である。図６（ｂ）は、マーク領域１２４の断面を含む。
【００３０】
図７は、第１の実施形態のコンタクト領域１２２の模式断面図である。図７は、図４のＥＥ’断面図である。図７は、マーク領域１２４の断面を含む。
【００３１】
メモリセルアレイ１２０は、基板１０、第１の導電層１１、第２の導電層１２、第３の導電層１３、第４の導電層１４、第５の導電層１５、第６の導電層１６、第７の導電層１７、第８の導電層１８、第１の絶縁層５０、第２の絶縁層５２を備える。
【００３２】
コンタクト領域１２２は、基板１０、第１の導電層１１、第２の導電層１２、第３の導電層１３、第４の導電層１４、第５の導電層１５、第６の導電層１６、第７の導電層１７、第８の導電層１８、第１のコンタクト電極３１、第２のコンタクト電極３２、第３のコンタクト電極３３、第４のコンタクト電極３４、第５のコンタクト電極３５、第６のコンタクト電極３６、第７のコンタクト電極３７、第８のコンタクト電極３８、第１の絶縁層５０、第２の絶縁層５２を備える。
【００３３】
マーク領域１２４は、基板１０、第１の導電層１１、第２の導電層１２、第３の導電層１３、第４の導電層１４、第５の導電層１５、第１の絶縁層５０、第２の絶縁層５２を備える。
【００３４】
基板１０は、例えば、半導体基板である。基板１０は、例えば、単結晶シリコン基板である。
【００３５】
第１の導電層１１、第２の導電層１２、第３の導電層１３、第４の導電層１４、第５の導電層１５、第６の導電層１６、第７の導電層１７、及び、第８の導電層１８は、第１番目から第ｎ番目の導電層の例示である。
【００３６】
第１ないし第８の導電層１１〜１８は、基板１０の表面に垂直なｚ方向に積層される。第１ないし第８の導電層１１〜１８は、ｘ方向及びｙ方向に平行である。
【００３７】
第１ないし第８の導電層１１〜１８のそれぞれの間には、第１の絶縁層５０が挟まれる。第１ないし第８の導電層１１〜１８、及び、第１の絶縁層５０が積層体６０を構成する。
【００３８】
積層体６０は、メモリセルアレイ１２０内のワード線ＷＬ線を構成する第１ないし第８の導電層１１〜１８の部分と物理的に連続する第１ないし第８の導電層１１〜１８の部分を少なくとも１層含む。例えば、メモリセルアレイ１２０内のワード線ＷＬ線を構成する第１の導電層１１の１層のみがｘ方向、又は、ｙ方向に延びた部分も積層体６０に該当する。
【００３９】
第１ないし第８の導電層１１〜１８は、例えば、金属、又は、導電性不純物を含む半導体である。金属は、例えば、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、又は、窒化タングステン（ＷＮ）である。導電性不純物を含む半導体は、例えば、ｎ型又はｐ型の多結晶シリコンである。
【００４０】
第１ないし第８の導電層１１〜１８の一部は、メモリセルアレイ１２０の中では、パターニングされ、複数のワード線ＷＬを形成している。
【００４１】
第１の絶縁層５０は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコンである。第１の絶縁層５０は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコンから選ばれる材料の積層構造である。
【００４２】
第２の絶縁層５２は、第１ないし第８の導電層１１〜１８、及び、第１の絶縁層５０を被覆する。第２の絶縁層５２は、例えば、酸化シリコンである。
【００４３】
コンタクト領域１２２は、積層体６０の端部に位置する。
【００４４】
コンタクト領域１２２には、第１のコンタクト電極３１、第２のコンタクト電極３２、第３のコンタクト電極３３、第４のコンタクト電極３４、第５のコンタクト電極３５、第６のコンタクト電極３６、第７のコンタクト電極３７、及び、第８のコンタクト電極３８が存在する。第１ないし第８のコンタクト電極３１〜３８は、第１番目から第ｎ番目の電極の例示である。
【００４５】
コンタクト領域１２２では、第１ないし第８の導電層１１〜１８は、第１の階段形状を有する。第１ないし第８のコンタクト電極３１〜３８は、第１ないし第８の導電層１１〜１８のそれぞれに接続される。
【００４６】
第１ないし第８のコンタクト電極３１〜３８は、第１ないし第８の導電層１１〜１８の第１の階段形状の平坦部（以下、テラスと称する）で、第１ないし第８の導電層１１〜１８に接続される。第１ないし第８のコンタクト電極３１〜３８は、第２の絶縁層５２の中を、基板１０の表面に垂直なｚ方向に延びる。
【００４７】
第１ないし第８のコンタクト電極３１〜３８は、例えば、金属である。金属は、例えば、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、又は、窒化タングステン（ＷＮ）である。
【００４８】
マーク領域１２４は、積層体６０の端部に位置する。マーク領域１２４は、コンタクト領域１２２に囲まれる。マーク領域１２４では、第１ないし第８の導電層１１〜１８の少なくとも一部の導電層が、第２の階段形状を有する。
【００４９】
第２の階段形状は、第１の階段形状と異なる。２つの階段形状が異なるとは、少なくとも２つの階段形状が、ｘ方向又はｙ方向に形状が不連続であることを意味する。マーク領域１２４は、コンタクト領域１２２と不連続な特異領域である。つまり、マーク領域１２４とコンタクト領域１２２では、階段形状の規則性が異なる。
【００５０】
マーク領域１２４は、測定用マークを有する。測定用マークは、例えば、第１のパターンＰ１と第２のパターンＰ２で構成される。第１のパターンＰ１は、第４の導電層１４で形成される。第２のパターンＰ２は、第３の導電層１３で形成される。
【００５１】
第３の導電層１３は、第ｋ番目の導電層の例示である。第４の導電層１４は、第（ｋ＋１）番目の導電層の例示である。
【００５２】
第１のパターンＰ１及び第２のパターンＰ２は、ｘ方向に延びる。第１のパターンＰ１のｙ方向の幅は、第２のパターンＰ２のｙ方向の幅よりも狭い。
【００５３】
マーク領域１２４には、第５の導電層１５から第８の導電層１８は含まれない。マーク領域１２４のｘ方向の両側には、第５の導電層１５から第８の導電層１８が存在する。マーク領域１２４は、ｘｚ断面では、凹形状を有する。
【００５４】
第１のパターンＰ１及び第２のパターンＰ２は、リソグラフィ工程において位置合わせずれや寸法を測定する測定用マーク、あるいは、測定用マークがその後の製造工程を経て転写されたものである。
【００５５】
次に、第１の実施形態の記憶装置の製造方法について説明する。図８、図９、図１０、図１１、図１２、図１４、図１５は、第１の実施形態の記憶装置の製造途中の模式断面図である。図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１４（ａ）、図１５（ａ）は、図４のＣＣ’断面に相当する断面である。図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１４（ｂ）、図１５（ｂ）は、図４のＤＤ’断面に相当する断面である。図１３は、マーク領域１２４を用いた測定方法の一例の説明図である。
【００５６】
第１の実施形態の記憶装置の製造方法は、基板の上に、基板の表面に垂直な方向に積層される第１番目から第ｎ番目（ｎは３以上の整数）の導電層を形成し、複数のリソグラフィ工程と、複数のエッチング工程を用いて第１番目から第ｎ番目の導電層が階段形状を有する第１の領域を形成し、第１の領域の第１番目から第ｎ番目の少なくとも１つの導電層に接続され、基板の表面に垂直な方向に延びる電極を形成する記憶装置の製造方法であって、第１のリソグラフィ工程と、エッチング工程で、第ｐ番目（３≦ｐ≦ｎ）の導電層に第１のパターンを形成し、第２のリソグラフィ工程で第１のパターンをレジストで被覆し、第１のパターンをレジストで被覆後に、エッチング工程で、第ｑ番目（ｑ≦ｐ−１）の導電層に第２のパターンを形成し、第３のリソグラフィ工程で、第１のパターンの第１の端部、及び、第２のパターンの第２の端部が露出するようにレジストパターンに開口部を設ける。
【００５７】
また、第１の実施形態の記憶装置の製造方法は、基板の上に、基板の表面に垂直な方向に積層される第１番目から第ｎ番目（ｎは３以上の整数）の導電層を形成し、第１番目から第ｍ番目（ｍは３以上ｎ以下の整数）の複数のリソグラフィ工程と、複数のエッチング工程を用いて第１番目から第ｎ番目の導電層が階段形状を有する第１の領域を形成し、第１の領域の第１番目から第ｎ番目の少なくとも１つの導電層に接続され、基板の表面に垂直な方向に延びる電極を形成する記憶装置の製造方法であって、第ｓ番目（１≦ｓ≦ｍ−２）のリソグラフィ工程と、エッチング工程で、第ｐ番目（３≦ｐ≦ｎ）の導電層に第１のパターンを形成し、第（ｓ＋１）番目のリソグラフィ工程で第１のパターンをレジストで被覆し、第１のパターンをレジストで被覆後に、エッチング工程で、第（ｐ−１）番目の導電層に第２のパターンを形成し、第（ｓ＋２）番目のリソグラフィ工程で、第１のパターンの第１の端部、及び、第２のパターンの第２の端部が露出するようにレジストパターンに開口部を設ける。
【００５８】
ｎは３以上の整数である。例えば、ｎは４以上の整数である。
【００５９】
以下、第１のリソグラフィ工程が第ｓ番目（１≦ｓ≦ｍ−２）のリソグラフィ工程、第２のリソグラフィ工程が第（ｓ＋１）番目のリソグラフィ工程、第３のリソグラフィ工程が第（ｓ＋２）番目のリソグラフィ工程である場合を例に説明する。すなわち、第１のリソグラフィ工程、第２のリソグラフィ工程、及び、第３のリソグラフィ工程が連続する３つのリソグラフィ工程である場合を例に説明する。しかし、第１のリソグラフィ工程、第２のリソグラフィ工程、及び、第３のリソグラフィ工程のそれぞれのリソグラフィ工程は、必ずしも連続していなくとも良い。
【００６０】
また、以下、第ｑ番目（ｑ≦ｐ−１）の導電層が第（ｐ−１）番目の導電層である場合を例に説明する。すなわち、第ｐ番目の導電層と第ｑ番目の導電層が上下に隣り合う導電層である場合を例に説明する。しかし、第ｐ番目の導電層と第ｑ番目の導電層の間に、他の導電層が含まれていても構わない。
【００６１】
以下、ｎ＝８、ｍ＝３、ｓ＝１、ｐ＝８の場合を例に説明する。
【００６２】
以下、抵抗変化型メモリ１００の製造方法の中で、特に、コンタクト領域１２２及びマーク領域１２４の製造方法について詳述する。
【００６３】
最初に、基板１０の上に、第１の絶縁層５０を間に挟んで、基板１０の表面に垂直なｚ方向に、第１ないし第８の導電層１１〜１８を積層する。次に、第１番目のリソグラフィ工程で、第１のレジスト７１をパターニングする（図８）。第１の絶縁層５０、及び、第１ないし第８の導電層１１〜１８の形成には、例えば、Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）を用いる。
【００６４】
次に、第１番目のエッチング工程で、第１のレジスト７１をマスクに、第８の導電層１８をエッチングする。エッチングには、例えば、Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ法（ＲＩＥ法）を用いる。第１番目のエッチング工程により、第８の導電層１８に第１のパターンＰ１が形成される（図９）。
【００６５】
次に、第１のレジスト７１を除去し、第２番目のリソグラフィ工程で、第２のレジスト７２をパターニングする（図１０）。この時、第１のパターンＰ１を第２のレジスト７２で被覆する。
【００６６】
次に、第２番目のエッチング工程で、第２のレジスト７２をマスクに、第７の導電層１７、及び、第６の導電層１６をエッチングする。第２番目のエッチング工程により、第７の導電層１７に第２のパターンＰ２が形成される（図１１）。
【００６７】
次に、第２のレジスト７２を除去し、第３番目のリソグラフィ工程で、第３のレジスト７３をパターニングする（図１２）。この際、マーク領域１２４では、第１のパターンＰ１の端部（第１の端部）と、第２のパターンＰ２の端部（第２の端部）が露出するようにレジストパターンに開口部ＯＰを設ける。第１のパターンＰ１のｙ方向の両端部と、第２のパターンのｙ方向の両端部が露出するようにレジストパターンに開口部ＯＰを設ける。開口部ＯＰは、例えば、スリット状のパターンである。
【００６８】
次に、マーク領域１２４の第１のパターンＰ１と第２のパターンの寸法を測定し、第２のパターンの第１のパターンに対する位置合わせずれ量を算出する。そして、例えば、算出した位置合わせずれ量から、第２番目のリソグラフィ工程におけるパターン位置合わせの補正値を算出する。
【００６９】
算出されたパターン位置合わせの補正値は、別の基板の第２番目のリソグラフィ工程にフィードバックする。すなわち、別の基板の第２番目のリソグラフィ工程の際に、上記パターン位置合わせの補正値を用いてパターン位置合わせの補正を行う。
【００７０】
また、例えば、第２のパターンの測定値を用いて、設計値からの寸法ずれ量を算出する。そして、例えば、算出した寸法ずれ量から第２番目のリソグラフィ工程における露光量の補正値を算出する。
【００７１】
寸法の測定には、例えば、Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ−Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ（ＣＤ−ＳＥＭ）を用いることが可能である。
【００７２】
算出された補正値は、別の基板の第２番目のリソグラフィ工程にフィードバックする。すなわち、別の基板の第２番目のリソグラフィ工程の際に、上記露光量の補正値を用いてパターン位置合わせの補正を行う。
【００７３】
図１３は、マーク領域１２４を用いた測定方法の一例の説明図である。図１３は、第３番目のリソグラフィ工程の後に、マーク領域１２４の開口部ＯＰに露出する第１のパターンＰ１と第２のパターンＰ２の上面図である。
【００７４】
図１３（ａ）が設計上のパターン、図１３（ｂ）は実際の加工パターンである。例えば、図１３（ａ）に示すように、設計上は第１のパターンＰ１が第２のパターンＰ２の中央にある。すなわち、ｙ１＝ｙ２である。また、第２のパターンＰ２のｙ方向の幅の設計値は、幅ｄである。
【００７５】
例えば、実際の加工パターンで第２のパターンが第１のパターンに対してｙ方向の位置合わせが生じた場合、その位置合わせずれ量は、Δｙ’／２＝（ｙ２’−ｙ１’）／２となる。したがって、ｙ２’とｙ１’を測定することで、第２のパターンの第１のパターンに対する位置合わせずれ量を算出することが可能となる。
【００７６】
また、例えば、実際の加工パターンで第２のパターンの幅ｗ’を測定することで、設計上の幅ｗからの寸法ずれ量を算出することが可能である。
【００７７】
次に、第３番目のエッチング工程で、第３のレジスト７３をマスクに、第５の導電層１５、第４の導電層１４、第３の導電層１３、及び、第２の導電層１２をエッチングする（図１４）。
【００７８】
次に、第３のレジスト７３を剥離して、第２の絶縁層５２を堆積する（図１５）。その後、公知のプロセス技術を用いて、第２の絶縁層５２に、コンタクトホールを形成し、第１ないし第８のコンタクト電極３１〜３８を形成する。
【００７９】
以上の製造方法により、第１番目から第３番目のリソグラフィ工程と、第１番目から第３番目のエッチング工程を用いて、第１番目から第８番目の導電層に階段形状を有する。上記製造方法により、３回のリソグラフィ工程により、第１番目から第８番目の導電層にコンタクト電極を接続するための８個のテラスを形成することが可能となる。
【００８０】
以上の製造方法により、図４、図６、図７に示す第１の実施形態のコンタクト領域１２２及びマーク領域１２４が形成される。
【００８１】
次に、第１の実施形態の記憶装置の作用及び効果について説明する。
【００８２】
３次元構造のメモリセルアレイを有する抵抗変化型メモリでは、積層された導電層への電圧又は電流を印加するためのコンタクト電極を形成することが必要となる。コンタクト電極は、メモリセルアレイから引き出された導電層に対し、メモリセルアレイに隣り合うコンタクト領域で接続される。コンタクト領域の面積が大きくなると、チップ面積の増大につながるため好ましくない。特に、高集積化が進み積層される導電層の数が増えると、コンタクト電極の数も増加するため、コンタクト領域の面積を縮小することが望まれる。
【００８３】
コンタクト領域の面積を縮小するには、コンタクト電極が導電層に接続されるテラスの幅（以下、テラス幅と称する）を縮小することが有効である。しかし、テラスを形成する導電層のリソグラフィ工程での位置合わせずれ量が大きくなると、テラスの設計上の位置からのずれ量が大きくなる。テラスの設計上の位置からのずれ量が大きくなると、コンタクト電極と導電層のショートが生じ、抵抗変化型メモリが不良となるおそれがある。
【００８４】
例えば、コンタクト電極に隣接する導電層と、コンタクト電極との距離が狭くなり、隣接する導電層とコンタクト電極とのショートが生ずるおそれがある。また、例えば、コンタクト電極がテラスの端部からはみ出し、下層の導電層とコンタクト電極とのショートが生ずるおそれがある。
【００８５】
したがって、コンタクト領域の面積を縮小するためには、テラスを形成する導電層のリソグラフィ工程での位置合わせを精度高く管理し、所定の位置にテラスを形成することが重要となる。
【００８６】
さらに、第１の実施形態の抵抗変化型メモリのように、多数の導電層が積層された積層体を有する３次元構造のメモリでは、積層体の応力により各導電層の位置が変位する。このため、例えば、積層体から距離の遠いダイシングライン上に設けられた測定用マークを用いてリソグラフィ工程での位置あわせを管理すると、積層体に設けられるコンタクト領域での位置合わせずれを反映せず、コンタクト領域の位置合わせずれ量が大きくなるという問題がある。この問題は、導電層の積層数が増えれば、更に深刻になる。
【００８７】
第１の実施形態の抵抗変化型メモリでは、第（ｓ＋２）番目のリソグラフィ工程の段階で、第ｓ番目のリソグラフィ工程と第ｓ番目のエッチング工程により形成された第１のパターンと、第（ｓ＋１）番目のリソグラフィ工程と第（ｓ＋１）番目のエッチング工程により形成された第２のパターンとの位置合わせずれ量を測定する。
【００８８】
第１のパターンと第２のパターンとの位置合わせずれ量を測定することで、第（ｓ＋１）番目のリソグラフィ工程での、第ｓ番目のリソグラフィ工程に対する合わせずれ量を算出することが可能となる。算出された合わせずれ量から、第（ｓ＋１）番目のリソグラフィ工程におけるパターン位置合わせの補正値を算出することが可能となる。
【００８９】
算出されたパターン位置合わせの補正値は、別の基板の、第（ｓ＋１）番目のリソグラフィ工程にフィードバックする。すなわち、別の基板の、第（ｓ＋１）番目のリソグラフィ工程の際に、上記パターン位置合わせの補正値を用いてパターン位置合わせの補正を行う。したがって、第（ｓ＋１）番目のリソグラフィ工程の第ｓ番目のリソグラフィ工程に対するパターン位置合わせ精度が向上する。よって、テラスの位置合わせを精度高く管理し、所定の位置にテラスを形成することが可能となる、
【００９０】
第１のパターンと第２のパターンは、通常、第（ｓ＋２）番目のリソグラフィ工程でレジストに覆われるため、第（ｓ＋２）番目のリソグラフィ工程で測定用マークとして利用することができない。特に、第１のパターンのｙ方向の両端部、及び、第２のパターンのｙ方向の両端部が通常同時に露出することはない。
【００９１】
第（ｓ＋２）番目のリソグラフィ工程で、第１のパターンのｙ方向の両端部、及び、第２のパターンのｙ方向の両端部が露出するようにレジストパターンに開口部ＯＰを設けることで、第１のパターンと第２のパターンとの位置合わせずれ量を測定することが可能となる。
【００９２】
第１のパターンと第２のパターンを測定用マークとして有するマーク領域１２４は、コンタクト領域１２２に囲まれた位置にある。このため、測定結果には、コンタクト領域１２２での位置合わせずれが直接反映され、コンタクト領域１２２の位置合わせずれ量を精度高く管理することが可能となる。
【００９３】
また、第１のパターンと第２のパターンは、エッチング後のパターンであるので、寸法測定の際の測定精度が、例えば、レジストパターンと比較して高い。したがって、テラスの位置合わせを精度高く管理することが可能となる。
【００９４】
また、第１の実施形態によれば、加工後の第１のパターンと第２のパターンを、第２のパターン形成直後のリソグラフィ工程で、測定することが可能である。したがって、例えば、第１のパターン及び第２のパターンは、その後のエッチングに曝される前である。したがって、第１のパターン及び第２のパターン形状が、その後のエッチングによりなまっておらず、精度の高い寸法測定が可能となる。
【００９５】
また、第１の実施形態によれば、加工後の第１のパターンと第２のパターンを、第２のパターン形成直後のリソグラフィ工程で、測定する。リソグラフィ工程では通常、レジストの寸法測定や、レジストの合わせずれ量を求めるための寸法測定が行われる。したがって、リソグラフィ工程以外の、別段の寸法測定のための工程を追加することが必要ない。したがって、製造工程の増大を抑制することが可能となる。
【００９６】
また、マーク領域１２４がコンタクト領域１２２に囲まれる場合を例に説明したが、マーク領域１２４は、必ずしもコンタクト領域１２２に囲まれなくとも良い。マーク領域１２４は、例えば、メモリアレイ１２０のｙ方向側の端部に設けることも可能である。
【００９７】
第１の実施形態によれば、加工後の第１のパターンと第２のパターンを、第２のパターン形成直後のリソグラフィ工程で、測定する。リソグラフィ工程では通常、レジストの寸法測定や、レジストの合わせずれ量を求めるための寸法測定が行われる。したがって、リソグラフィ工程以外の、別段の寸法測定のための工程を追加することが必要ない。したがって、製造工程の増大を抑制することが可能となる。
【００９８】
また、マーク領域１２４を用いて、ｙ方向の位置合わせずれを測定する場合を例に説明したが、マーク領域１２４を用いて、ｘ方向の位置合わせずれを測定する形態とすることも可能である。その場合、例えば、第１のパターンＰ１及び第２のパターンＰ２をｙ方向に延びるパターンとすることが可能である。
【００９９】
また、マーク領域１２４は、異なるリソグラフィ工程ごとに、異なる位置に設けることも可能である。
【０１００】
以上、第１の実施形態の記憶装置及びその製造方法によれば、コンタクト領域の階段形状を形成するためのリソグラフィ工程の位置合わせを精度高く管理することで、コンタクト領域の面積の縮小が可能となる。よって、チップ面積の縮小が可能な記憶装置を提供することができる。
【０１０１】
（第２の実施形態）
第２の実施形態の記憶装置は、基板と、基板の上に設けられ、基板の表面に垂直な方向に積層された第１番目から第ｎ番目（ｎは３以上の整数）の導電層を有する第１の積層体と、第１の積層体の一部を含み、第１番目から第ｎ番目の導電層が階段形状を有する領域と、第１の積層体の周辺部に設けられ、第１番目の導電層を含む平面と同一平面、又は、第１番目の導電層を含む平面よりも基板に近い側に設けられた凸形状、又は、凹形状を含む部分と、領域に設けられ、第１番目から第ｎ番目の導電層に接続され、基板の表面に垂直な方向に延びる第１番目から第ｎ番目の電極と、を備える。
【０１０２】
また、第２の実施形態の記憶装置は、基板の上に設けられ、基板の表面に垂直な方向に積層された第１番目から第ｘ番目（ｘ＝ｎ）の導電層を有する第２の積層体を、を更に備える。
【０１０３】
ｎは３以上の整数である。ｎは、例えば、４以上である。以下、ｎ＝１２、ｘ＝１２の場合を例に説明する。
【０１０４】
第２の実施形態の記憶装置は、第１番目の導電層と同一平面、又は、第１番目の導電層よりも基板に近い側にマーク領域（部分）が設けられる点、導電層の積層数が異なる点などで、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
【０１０５】
第２の実施形態の記憶装置は、抵抗変化型メモリである。第２の実施形態のメモリセルアレイ１２０は、メモリセルＭＣが立体的に配置された３次元構造を備える。
【０１０６】
図１６は、第２の実施形態の記憶装置のメモリ領域の模式図である。第２の実施形態の抵抗変化型メモリのメモリ領域は、メモリセルアレイ１２０、コンタクト領域１２３（領域）、マーク領域１２５（部分）、積層体周辺部１２６（周辺部）を有する。抵抗変化型メモリは、例えば、４個のメモリセルアレイ１２０、４個のコンタクト領域１２３を有する。コンタクト領域１２３は、メモリセルアレイ１２０に隣接して設けられる。マーク領域１２５は、２個のメモリセルアレイ１２０の間に位置する。マーク領域１２５は、２個のコンタクト領域１２３の間に位置する。マーク領域１２５は、積層体周辺部１２６（周辺部）の中に設けられる。
【０１０７】
図１７は、第２の実施形態のメモリセルアレイ１２０、コンタクト領域１２３、及び、マーク領域１２５の模式図である。図１７は、図１６の点線で囲まれる領域の上面図である。
【０１０８】
図１８は、第２の実施形態のメモリセルアレイ１２０の模式断面図である。図１８は、図１７のＦＦ’断面図である。
【０１０９】
図１９、図２０、図２１は、第２の実施形態のコンタクト領域１２３の模式断面図である。図１９は、図１７のＧＧ’断面図である。図２０は、図１７のＨＨ’断面図である。図２１は、図１７のＩＩ’断面図である。図１９は、第３の領域１２３ｃの断面図である。図２０は、第２の領域１２３ｂの断面図である。図２１は、第１の領域１２３ａの断面図である。
【０１１０】
図２２は、第２の実施形態のコンタクト領域１２３、マーク領域１２５、及び、積層体周辺部１２６の模式断面図である。図２２は、図１７のＪＪ’断面図である。
【０１１１】
メモリセルアレイ１２０は、基板１０、第１の導電層１１、第２の導電層１２、第３の導電層１３、第４の導電層１４、第５の導電層１５、第６の導電層１６、第７の導電層１７、第８の導電層１８、第９の導電層１９、第１０の導電層２０、第１１の導電層２１、第１２の導電層２２、第１の絶縁層５０、第２の絶縁層５２、ダミー導電層９０を備える。
【０１１２】
コンタクト領域１２３は、基板１０、第１の導電層１１、第２の導電層１２、第３の導電層１３、第４の導電層１４、第５の導電層１５、第６の導電層１６、第７の導電層１７、第８の導電層１８、第９の導電層１９、第１０の導電層２０、第１１の導電層２１、第１２の導電層２２、第１のコンタクト電極３１、第２のコンタクト電極３２、第３のコンタクト電極３３、第４のコンタクト電極３４、第５のコンタクト電極３５、第６のコンタクト電極３６、第７のコンタクト電極３７、第８のコンタクト電極３８、第９のコンタクト電極３９、第１０のコンタクト電極４０、第１１のコンタクト電極４１、第１２のコンタクト電極４２、第１の絶縁層５０、第２の絶縁層５２、ダミー導電層９０を備える。コンタクト領域１２３は、第１の領域１２３ａ、第２の領域１２３ｂ、第３の領域１２３ｃを備える。
【０１１３】
マーク領域１２５、及び、積層体周辺部１２６は、基板１０、第１の絶縁層５０、第２の絶縁層５２、ダミー導電層９０を備える。
【０１１４】
基板１０は、例えば、半導体基板である。基板１０は、例えば、単結晶シリコン基板である。
【０１１５】
第１の導電層１１、第２の導電層１２、第３の導電層１３、第４の導電層１４、第５の導電層１５、第６の導電層１６、第７の導電層１７、第８の導電層１８、第９の導電層１９、第１０の導電層２０、第１１の導電層２１、及び、第１２の導電層２２は、第１番目から第ｎ番目の導電層、及び、第１番目から第ｘ番目の導電層の例示である。
【０１１６】
第１ないし第１２の導電層１１〜２２は、基板１０の表面に垂直なｚ方向に積層される。第１ないし第１２の導電層１１〜２２は、ｘ方向及びｙ方向に平行である。
【０１１７】
ダミー導電層９０は、基板１０と第１の導電層１１との間に設けられる。ダミー導電層９０は、例えば、第１ないし第１２の導電層１１〜２２と、同一材料の導電体である。同一材料とは、例えば、構成する元素の組み合わせが等しいことを意味する。
【０１１８】
第１ないし第１２の導電層１１〜２２のそれぞれの間には、第１の絶縁層５０が挟まれる。第１ないし第１２の導電層１１〜２２、及び、第１の絶縁層５０が、第１の積層体６１及び第２の積層体６２を構成する。第１の積層体６１及び第２の積層体６２は、積層体周辺部１２６を間に挟んで設けられる。
【０１１９】
第１の積層体６１は、メモリセルアレイ１２０内のワード線ＷＬ線を構成する第１ないし第１２の導電層１１〜２２の部分と物理的に連続する第１ないし第１２の導電層１１〜２２の部分を少なくとも１層含む。例えば、メモリセルアレイ１２０内のワード線ＷＬ線を構成する第１の導電層１１の１層のみがｘ方向、又は、ｙ方向に延びた部分も第１の積層体６１に該当する。
【０１２０】
第２の積層体６２は、メモリセルアレイ１２０内のワード線ＷＬ線を構成する第１ないし第１２の導電層１１〜２２の部分と物理的に連続する第１ないし第１２の導電層１１〜２２の部分を少なくとも１層含む。例えば、メモリセルアレイ１２０内のワード線ＷＬ線を構成する第１の導電層１１の１層のみがｘ方向、又は、ｙ方向に延びた部分も第２の積層体６２に該当する。
【０１２１】
第１ないし第１２の導電層１１〜２２は、メモリセルアレイ１２０の中では、パターニングされ、複数のワード線ＷＬを形成している。
【０１２２】
第２の絶縁層５２は、第１ないし第１２の導電層１１〜２２、及び、第１の絶縁層５０を被覆する。
【０１２３】
コンタクト領域１２３は、第１の積層体６１及び第２の積層体６２の端部に位置する。
【０１２４】
コンタクト領域１２３は、第１の領域１２３ａ、第２の領域１２３ｂ、第３の領域１２３ｃを備える。メモリセルアレイ１２０から、積層体周辺部１２６に向かって、第３の領域１２３ｃ、第２の領域１２３ｂ、第１の領域１２３ａの順で配置される。
【０１２５】
第１の領域１２３ａ、第２の領域１２３ｂ、及び、第３の領域１２３ｃは、それぞれ階段形状を有する。第１の領域１２３ａ、第２の領域１２３ｂ、及び、第３の領域１２３ｃの階段形状は、それぞれｙ方向に段差を有する階段形状である。また、第１の領域１２３ａは第２の領域１２３ｂよりも基板１０側に位置する。第２の領域１２３ｂは第３の領域１２３ｃよりも基板１０側に位置する。
【０１２６】
コンタクト領域１２３には、第１のコンタクト電極３１、第２のコンタクト電極３２、第３のコンタクト電極３３、第４のコンタクト電極３４、第５のコンタクト電極３５、第６のコンタクト電極３６、第７のコンタクト電極３７、第８のコンタクト電極３８、第９のコンタクト電極３９、第１０のコンタクト電極４０、第１１のコンタクト電極４１、及び、第１２のコンタクト電極４２が存在する。第１ないし第１２のコンタクト電極３１〜４２は、第１番目から第ｎ番目の電極の例示である。
【０１２７】
第１のコンタクト電極３１、第２のコンタクト電極３２、第３のコンタクト電極３３、第４のコンタクト電極３４は、第１の領域１２３ａに位置する。第１のコンタクト電極３１、第２のコンタクト電極３２、第３のコンタクト電極３３、第４のコンタクト電極３４は、それぞれ、第１の導電層１１、第２の導電層１２、第３の導電層１３、第４の導電層１４に接続される。
【０１２８】
第５のコンタクト電極３５、第６のコンタクト電極３６、第７のコンタクト電極３７、第８のコンタクト電極３８は、第２の領域１２３ｂに位置する。第５のコンタクト電極３５、第６のコンタクト電極３６、第７のコンタクト電極３７、第８のコンタクト電極３８は、それぞれ、第５の導電層１５、第６の導電層１６、第７の導電層１７、第８の導電層１８に接続される。
【０１２９】
第９のコンタクト電極３９、第１０のコンタクト電極４０、第１１のコンタクト電極４１、第１２のコンタクト電極４２は、第３の領域１２３ｃに位置する。第９のコンタクト電極３９、第１０のコンタクト電極４０、第１１のコンタクト電極４１、第１２のコンタクト電極４２は、それぞれ、第９の導電層１９、第１０の導電層２０、第１１の導電層２１、第１２の導電層２２に接続される。
【０１３０】
第１ないし第１２のコンタクト電極３１〜４２は、第１ないし第１２の導電層１１〜２２の階段形状の平坦部（テラス）で、第１ないし第１２の導電層１１〜２２に接続される。第１ないし第１２のコンタクト電極３１〜３２は、第２の絶縁層５２の中を、基板１０の表面に垂直なｚ方向に延びる。
【０１３１】
マーク領域１２５は、第１の積層体６１の周辺部、すなわち、積層体周辺部１２６に設けられる。マーク領域１２５は、第１の積層体６１と第２の積層体６２との間に設けられる。
【０１３２】
マーク領域１２５は、凹形状Ａを有する。凹形状Ａは、例えば、ダミー導電層９０に設けられた溝である。凹形状Ａの上面から見たパターンは、例えば、矩形形状である。
【０１３３】
凹形状Ａの側面には、ダミー導電層９０が存在する。ダミー導電層９０は、例えば、第１ないし第１２の導電層１１〜２２と、同一材料の導電体である。コンタクト領域１２３とマーク領域１２５との間の距離ｄは、例えば、１０μｍ以下である。コンタクト領域１２３とマーク領域１２５との間の距離ｄは、例えば、５μｍ以下である。コンタクト領域１２３とマーク領域１２５との間の距離ｄは、例えば、１μｍ以下である。
【０１３４】
凹形状Ａは、第１の導電層１１よりも基板１０に近い側に設けられる。
【０１３５】
マーク領域１２５に設けられた凹形状Ａは、測定用マークとして機能する。マーク領域１２５に設けられた凹形状Ａは、例えば、リソグラフィ工程における、位置合わせ測定用マーク（オーバーレイマーク）、又は、寸法測定用マークとして機能する。
【０１３６】
次に、第２の実施形態の記憶装置の製造方法について説明する。図２３、図２４、図２５、図２６、図２７、図２８、図２９、図３０、図３１、図３２、図３３、図３４、図３５、図３６は、第２の実施形態の記憶装置の製造途中の模式断面図である。図２３、図２４、図３０、図３１、図３２、図３３、図３４、図３５、図３６は、図１７のＪＪ’断面に相当する断面である。図２５、図２６、図２７、図２８、図２９は、図１７のＧＧ’断面に相当する断面である。
【０１３７】
第２の実施形態の記憶装置の製造方法は、基板の上に、基板の表面に垂直な方向に積層される複数の導電層を形成し、複数の導電層のうちの１つの導電層を加工して凸形状、又は、凹形状を有する部分を形成し、凸形状、又は、凹形状を有する部分を形成後に、複数のリソグラフィ工程と複数のエッチング工程を用いて複数の導電層の少なくとも一部が階段形状を有する領域を形成し、領域の導電層に接続され、基板の表面に垂直な方向に延びる電極を形成する記憶装置の製造方法であって、複数のリソグラフィ工程の内の少なくとも一部のリソグラフィ工程において、部分がレジストに被覆されない。
【０１３８】
また、第２の実施形態の記憶装置の製造方法は、基板の上に、基板の表面に垂直な方向に積層される第１番目から第ｎ番目（ｎは４以上の整数）の導電層を形成し、第ｎ番目の導電層を加工して、凹形状を有する部分を形成し、複数のリソグラフィ工程と複数のエッチング工程を用いて第１番目から第（ｎ−１）番目の導電層が階段形状を有する領域を形成し、上記領域の第１番目から第（ｎ−１）番目の導電層に接続され、基板の表面に垂直な方向に延びる第１番目から第（ｎ−１）番目の電極を形成する記憶装置の製造方法であって、複数のリソグラフィ工程の内の少なくとも一部のリソグラフィ工程において、上記部分がレジストに被覆されない。
【０１３９】
第２の実施形態の記憶装置の製造方法は、第ｎ番目の導電層にも階段形状を有する領域を形成する。また、第ｎ番目の電極も形成する。
【０１４０】
以下、ｎ＝１２の場合を例に説明する。
【０１４１】
以下、第２の実施形態の抵抗変化型メモリの製造方法の中で、特に、コンタクト領域１２３及びマーク領域１２５の製造方法について詳述する。
【０１４２】
最初に、基板１０の上に、第１の絶縁層５０を間に挟んで、基板１０の表面に垂直なｚ方向に、ダミー導電層９０、第１ないし第１２の導電層１１〜２２を積層する（図２３）。
【０１４３】
次に、公知のリソグラフィ工程及びエッチング工程により、第１２の導電層２２に凹形状Ａを含むマーク領域１２５（部分）を形成する（図２４）。凹形状Ａは、積層体周辺部１２６となる領域に設けられる。凹形状Ａの上面から見たパターンは、例えば、矩形形状である。
【０１４４】
次に、第１２の導電層２２の上に、リソグラフィ工程で、レジスト８１をパターニングする（図２５）。
【０１４５】
次に、エッチング工程で、レジスト８１をマスクに、第１２の導電層２２と、第１１の導電層２１をエッチングする（図２６）。
【０１４６】
次に、リソグラフィ工程で、レジスト８２をパターニングする（図２７）。
【０１４７】
次に、エッチング工程で、レジスト８２をマスクに、第１２の導電層２２と、第１０の導電層２０をエッチングする（図２８）。
【０１４８】
次に、レジスト８２を剥離する（図２９）２回のリソグラフィ工程及びエッチング工程により、コンタクト領域１２３にｙ方向の４段のテラスが形成される。
【０１４９】
次に、第１２の導電層２２の上に、リソグラフィ工程で、レジスト８３をパターニングする（図３０）。レジスト８３は、第３の領域１２３ｃとなる領域を覆う。凹形状Ａを含むマーク領域１２５は、レジスト８３に被覆されない。
【０１５０】
次に、例えば、ＣＤ−ＳＥＭを用いて、凹形状Ａとレジスト８３との間の距離ｘ１及び距離ｘ２を測定する。仮に、設計上の距離ｘ１と距離ｘ２とが等しかった場合、凹形状Ａとレジスト８３との位置合わせずれ量は、例えば、Δｘ／２＝（ｘ２−ｘ１）／２で求めることが可能となる。
【０１５１】
また、例えば、設計上の距離ｘ１と測定した距離ｘ１、設計上の距離ｘ２と測定した距離ｘ２、から設計値からのレジスト寸法のずれ量を求めることも可能となる。
【０１５２】
例えば、位置合わせずれ量やレジスト寸法のずれ量が許容範囲を超えていた場合は、レジスト８３を剥離し、再度リソグラフィ工程を行う。再度のリソグラフィ工程の際には、位置合わせ、又は、露光量を補正して適正化する。
【０１５３】
次に、エッチング工程で、レジスト８３をマスクに、第１２の導電層２２、第１１の導電層２１、第１０の導電層２０、第９の導電層１９をエッチングする（図３１）。この際、凹形状Ａは、第８の導電層１８に転写されて残存する。
【０１５４】
次に、レジスト８３を剥離し、リソグラフィ工程で、レジスト８４をパターニングする（図３２）。レジスト８４は、第３の領域１２３ｃ、及び、第２の領域１２３ｂとなる領域を覆う。凹形状Ａを含むマーク領域１２５は、レジスト８４に被覆されない。
【０１５５】
次に、例えば、ＣＤ−ＳＥＭを用いて、凹形状Ａとレジスト８４との間の距離ｘ１及び距離ｘ２を測定する。凹形状Ａとレジスト８４との位置合わせずれ量、又は、レジスト寸法のずれ量を求めることが可能となる。例えば、位置合わせずれ量、又は、レジスト寸法のずれ量が許容範囲を超えていた場合は、レジスト８４を剥離し、再度リソグラフィ工程を行う。
【０１５６】
次に、エッチング工程で、レジスト８４をマスクに、第８の導電層１８、第７の導電層１７、第６の導電層１６、第５の導電層１５をエッチングする（図３３）。この際、凹形状Ａは、第４の導電層１４に転写されて残存する。
【０１５７】
次に、レジスト８４を剥離し、リソグラフィ工程で、レジスト８５をパターニングする（図３４）。レジスト８５は、第３の領域１２３ｃ、第２の領域１２３ｂ、及び、第１の領域１２３ａとなる領域を覆う。凹形状Ａを含むマーク領域１２５は、レジスト８５に被覆されない。
【０１５８】
次に、例えば、ＣＤ−ＳＥＭを用いて、凹形状Ａとレジスト８５との間の距離ｘ１及び距離ｘ２を測定する。凹形状Ａとレジスト８５との位置合わせずれ量、又は、レジスト寸法のずれ量を求めることが可能となる。例えば、位置合わせずれ量、又は、レジスト寸法のずれ量が許容範囲を超えていた場合は、レジスト８５を剥離し、再度リソグラフィ工程を行う。
【０１５９】
次に、エッチング工程で、レジスト８５をマスクに、第４の導電層１４、第３の導電層１３、第２の導電層１２、第１の導電層１１をエッチングする（図３５）。この際、凹形状Ａは、ダミー導電層９０に転写されて残存する。
【０１６０】
次に、レジスト８５を剥離して、第２の絶縁層５２を堆積する（図３６）。その後、公知のプロセス技術を用いて、第２の絶縁層５２に、コンタクトホールを形成し、第１ないし第１２のコンタクト電極３１〜３２を形成する。
【０１６１】
以上の製造方法により、複数のリソグラフィ工程と複数のエッチング工程を用いて第１番目から第１２番目の導電層に階段形状を有するコンタクト領域１２３が形成される。５回のリソグラフィ工程により、第１番目から第１２番目の導電層にコンタクト電極を接続する１２個のテラスを形成することが可能となる。
【０１６２】
以上の製造方法により、図１７、図１９、図２０、図２１、図２２に示す第２の実施形態のコンタクト領域１２３及びマーク領域１２５が形成される。
【０１６３】
次に、第２の実施形態の記憶装置の作用及び効果について説明する。
【０１６４】
第１の実施形態で説明したように、コンタクト領域の面積を縮小するためには、テラスを形成する導電層のリソグラフィ工程での位置合わせを精度高く管理し、所定の位置にテラスを形成することが重要となる。
【０１６５】
第２の実施形態では、テラスを形成する導電層をパターニングするリソグラフィ工程で、コンタクト領域１２３に近い位置にあるマーク領域１２５を用いて、位置合わせの管理、及び、レジスト寸法の管理を行うことが可能となる。
【０１６６】
コンタクト領域１２３に近いマーク領域１２５を用いるため、コンタクト領域１２３の位置合わせずれ量を精度高く管理することが可能となる。
【０１６７】
また、テラスを形成する導電層をパターニングする複数のリソグラフィ工程で、共通のマーク領域１２５を用いて、位置合わせの管理、及び、レジスト寸法の管理を行うことが可能となる。したがって、複数のリソグラフィ工程でパターニングされるパターン同士の位置合わせ精度が高くなる。
【０１６８】
例えば、上述のように、第３の領域１２３ｃ、第２の領域１２３ｂ、及び、第１の領域１２３ａを形成する３つのリソグラフィ工程で、共通の凹形状Ａを、位置合わせずれを管理する測定用マークとして用いる。したがって、第３の領域１２３ｃ、第２の領域１２３ｂ、及び、第１の領域１２３ａのｘ方向の端部の位置精度が向上し、ｘ方向の幅の狭いテラスを形成することが可能となる。
【０１６９】
なお、凹形状Ａの上面から見たパターンが矩形形状の場合を例に説明したが、矩形形状に限らず、その他のパターンとすることも可能である。
【０１７０】
また、マーク領域１２５が第１の積層体６１と第２の積層体６２との間に設けられる場合を例に説明したが、マーク領域１２５をその他の位置、例えば、コンタクト領域１２３のｙ方向側に隣接した位置に設けること可能である。
【０１７１】
また、マーク領域１２５を用いて、ｘ方向の位置合わせずれを測定する場合を例に説明したが、マーク領域１２５を用いて、ｙ方向の位置合わせずれを測定する形態とすることも可能である。
【０１７２】
なお、ダミー導電層９０を設けない形態とすることも可能である。この場合は、マーク領域１２５が最終製品には明瞭な形状としては残存しない可能性がある。
【０１７３】
また、ダミー導電層９０を、第１の導電層１１と基板１０との間に設ける場合を例に説明したが、ダミー導電層９０を、第１２の導電層２２の上に設けることにすることも可能である。この場合は、最初にダミー導電層９０に、凹形状Ａを設けることになる。
【０１７４】
ダミー導電層９０を、第１２の導電層２２の上に設けることにする場合、例えば、ダミー導電層が第ｎ番目の導電層となり、第１２の導電層２２が（ｎ−１）番目の導電層となる。凹形状Ａは、例えば、最終的に第１の導電層１１に転写され残存することになる。凹形状Ａは、第１の導電層１１と同一平面に設けられることになる。
【０１７５】
また、凹形状Ａを含むマーク領域１２５がレジストに被覆されない場合を例に説明したが、例えば、マーク領域１２５をレジストで被覆しても、レジスト表面に十分な段差が形成されるのであれば、マーク領域１２５を、位置合わせずれ量、又は、レジスト寸法のずれ量を測定するマークとして使用することが可能である。
【０１７６】
以上、第２の実施形態の記憶装置及びその製造方法によれば、コンタクト領域の階段形状を形成するためのリソグラフィ工程の位置合わせや寸法を精度高く管理することで、コンタクト領域の面積の縮小が可能となる。よって、チップ面積の縮小が可能な記憶装置を提供することができる。
【０１７７】
（第３の実施形態）
第３の実施形態の記憶装置は、凸形状を含む部分を有する点で、第２の実施形態と異なっている。以下、第２の実施形態と重複する内容については記述を省略する。
【０１７８】
第３の実施形態の記憶装置は、抵抗変化型メモリである。第３の実施形態のメモリセルアレイ１２０は、メモリセルＭＣが立体的に配置された３次元構造を備える。
【０１７９】
図３７は、第３の実施形態のコンタクト領域１２３、マーク領域１２５、及び、積層体周辺部１２６の模式断面図である。図３７は、図１７のＪＪ’断面図に相当する。
【０１８０】
マーク領域１２５は、第１の積層体６１の周辺部、すなわち、積層体周辺部１２６に設けられる。マーク領域１２５は、第１の積層体６１と第２の積層体６２との間に設けられる。
【０１８１】
マーク領域１２５は、凸形状Ｂを有する。凸形状Ｂは、ダミー導電層９０に設けられる。凸形状Ｂの上面から見たパターンは、例えば、矩形形状である。
【０１８２】
凸形状Ｂの側面には、ダミー導電層９０が存在する。ダミー導電層９０は、例えば、第１ないし第１２の導電層１１〜２２と、同一材料の導電体である。コンタクト領域１２３とマーク領域１２５との間の距離ｄは、例えば、１０μｍ以下である。
【０１８３】
凸形状Ｂは、第１の導電層１１よりも基板１０に近い側に設けられる。
【０１８４】
マーク領域１２５に設けられた凸形状Ｂは、測定用マークとして機能する。マーク領域１２５に設けられた凸形状Ｂは、例えば、リソグラフィ工程における、位置合わせ測定用マーク（オーバーレイマーク）、又は、寸法測定用マークとして機能する。
【０１８５】
次に、第３の実施形態の記憶装置の製造方法について説明する。図３８、図３９、図４０、図４１、図４２、図４３、図４４、図４５は、第３の実施形態の記憶装置の製造途中の模式断面図である。図３８、図３９、図４０、図４１、図４２、図４３、図４４、図４５は、図１７のＪＪ’断面に相当する断面である。
【０１８６】
第３の実施形態の記憶装置の製造方法は、基板の上に、基板の表面に垂直な方向に積層される第１番目から第ｎ番目（ｎは４以上の整数）の導電層を形成し、第ｎ番目の導電層を加工して凸形状を有する部分を形成し、複数のリソグラフィ工程と複数のエッチング工程を用いて第１番目から第（ｎ−１）番目の導電層が階段形状を有する領域を形成し、上記領域の第１番目から第（ｎ−１）番目の導電層に接続され、基板の表面に垂直な方向に延びる第１番目から第（ｎ−１）番目の電極を形成する記憶装置の製造方法であって、複数のリソグラフィ工程の内の少なくとも一部のリソグラフィ工程において、上記部分がレジストに被覆されない。
【０１８７】
第３の実施形態の記憶装置の製造方法は、第ｎ番目の導電層にも階段形状を有する領域を形成する。また、第ｎ番目の電極も形成する。
【０１８８】
第３の実施形態の記憶装置の製造方法は、第ｎ番目の導電層にも階段形状を有する領域を形成する。また、第ｎ番目の電極も形成する。
【０１８９】
以下、ｎ＝１２の場合を例に説明する。
【０１９０】
以下、第３の実施形態の抵抗変化型メモリの製造方法の中で、特に、コンタクト領域１２３及びマーク領域１２５の製造方法について詳述する。
【０１９１】
最初に、基板１０の上に、第１の絶縁層５０を間に挟んで、基板１０の表面に垂直なｚ方向に、ダミー導電層９０、第１ないし第１２の導電層１１〜２２を積層する。
【０１９２】
次に、公知のリソグラフィ工程及びエッチング工程により、第１２の導電層２２に凸形状Ｂを含む部分を形成する（図３８）。凸形状Ｂは、積層体周辺部１２６となる領域に設けられる。
【０１９３】
コンタクト領域１２３にｙ方向の４段のテラスを形成する方法については、第２の実施形態と同様であるので、記述を省略する。
【０１９４】
次に、第１２の導電層２２の上に、リソグラフィ工程で、レジスト８３をパターニングする（図３９）。レジスト８３は、第３の領域１２３ｃとなる領域を覆う。凸形状Ｂを含むマーク領域１２５は、レジスト８３に被覆されない。
【０１９５】
次に、例えば、ＣＤ−ＳＥＭを用いて、凸形状Ｂとレジスト８３との間の距離ｘ１及び距離ｘ２を測定する。仮に、設計上の距離ｘ１と距離ｘ２とが等しかった場合、凸形状Ｂとレジスト８３との位置合わせずれ量は、例えば、Δｘ／２＝（ｘ２−ｘ１）／２で求めることが可能となる。
【０１９６】
また、例えば、設計上の距離ｘ１と測定した距離ｘ１、設計上の距離ｘ２と測定した距離ｘ２、から設計値からのレジスト寸法のずれ量を求めることも可能となる。
【０１９７】
例えば、位置合わせずれ量やレジスト寸法のずれ量が許容範囲を超えていた場合は、レジスト８３を剥離し、再度リソグラフィ工程を行う。再度リソグラフィ工程際には、位置合わせ、又は、露光量を見直す。
【０１９８】
次に、エッチング工程で、レジスト８３をマスクに、第１２の導電層２２、第１１の導電層２１、第１０の導電層２０、第９の導電層１９をエッチングする（図４０）。この際、凸形状Ｂは、第８の導電層１８に転写されて残存する。
【０１９９】
次に、レジスト８３を剥離し、リソグラフィ工程で、レジスト８４をパターニングする（図４１）。レジスト８４は、第３の領域１２３ｃ、及び、第２の領域１２３ｂとなる領域を覆う。凸形状Ｂを含むマーク領域１２５は、レジスト８４に被覆されない。
【０２００】
次に、例えば、ＣＤ−ＳＥＭを用いて、凸形状Ｂとレジスト８４との間の距離ｘ１及び距離ｘ２を測定する。凸形状Ｂとレジスト８４との位置合わせずれ量、又は、レジスト寸法のずれ量を求めることが可能となる。例えば、位置合わせずれ量、又は、レジスト寸法のずれ量が許容範囲を超えていた場合は、レジスト８４を剥離し、再度リソグラフィ工程を行う。
【０２０１】
次に、エッチング工程で、レジスト８４をマスクに、第８の導電層１８、第７の導電層１７、第６の導電層１６、第５の導電層１５をエッチングする（図４２）。この際、凸形状Ｂは、第４の導電層１４に転写されて残存する。
【０２０２】
次に、レジスト８４を剥離し、リソグラフィ工程で、レジスト８５をパターニングする（図４３）。レジスト８５は、第３の領域１２３ｃ、第２の領域１２３ｂ、及び、第１の領域１２３ａとなる領域を覆う。凸形状Ｂを含むマーク領域１２５は、レジスト８５に被覆されない。
【０２０３】
次に、例えば、ＣＤ−ＳＥＭを用いて、凸形状Ｂとレジスト８５との間の距離ｘ１及び距離ｘ２を測定する。凸形状Ｂとレジスト８５との位置合わせずれ量、又は、レジスト寸法のずれ量を求めることが可能となる。例えば、位置合わせずれ量、又は、レジスト寸法のずれ量が許容範囲を超えていた場合は、レジスト８５を剥離し、再度リソグラフィ工程を行う。
【０２０４】
次に、エッチング工程で、レジスト８５をマスクに、第４の導電層１４、第３の導電層１３、第２の導電層１２、第１の導電層１１をエッチングする（図４４）。この際、凸形状Ｂは、ダミー導電層９０に転写されて残存する。
【０２０５】
次に、レジスト８５を剥離して、第２の絶縁層５２を堆積する（図４５）。その後、公知のプロセス技術を用いて、第２の絶縁層５２に、コンタクトホールを形成し、第１ないし第１２のコンタクト電極３１〜３２を形成する。
【０２０６】
以上の製造方法により、複数のリソグラフィ工程と複数のエッチング工程を用いて第１番目から第１２番目の導電層に階段形状を有するコンタクト領域１２３が形成される。第１番目から第１２番目の導電層にコンタクト電極を接続する１２個のテラスを形成することが可能となる。
【０２０７】
以上の製造方法により、図３７に示す第３の実施形態のコンタクト領域１２３及びマーク領域１２５が形成される。
【０２０８】
なお、凸形状Ｂの上面から見たパターンが矩形形状の場合を例に説明したが、矩形形状に限らず、その他のパターンとすることも可能である。
【０２０９】
また、マーク領域１２５が第１の積層体６１と第２の積層体６２との間に設けられる場合を例に説明したが、マーク領域１２５をその他の位置、例えば、コンタクト領域１２３のｙ方向側に隣接した位置に設けること可能である。
【０２１０】
なお、ダミー導電層９０を設けない形態とすることも可能である。この場合は、マーク領域１２５が最終製品には明瞭な形状としては残存しない可能性がある。
【０２１１】
また、ダミー導電層９０を、第１の導電層１１と基板１０との間に設ける場合を例に説明したが、ダミー導電層９０を、第１２の導電層２２の上に設けることにすることも可能である。この場合は、最初にダミー導電層９０に、凸形状Ｂを設けることになる。
【０２１２】
ダミー導電層９０を、第１２の導電層２２の上に設けることにする場合、例えば、ダミー導電層が第ｎ番目の導電層となり、第１２の導電層２２が（ｎ−１）番目の導電層となる。凸形状Ｂは、例えば、最終的に第１の導電層１１に転写され残存することになる。凸形状Ｂは、第１の導電層１１と同一平面に設けられることになる。
【０２１３】
以上、第３の実施形態の記憶装置及びその製造方法によれば、第２の実施形態と同様、コンタクト領域の階段形状を形成するためのリソグラフィ工程の位置合わせや寸法を精度高く管理することで、コンタクト領域の面積の縮小が可能となる。よって、チップ面積の縮小が可能な記憶装置を提供することができる。
【０２１４】
第１ないし第３の実施形態では、コントクト電極がワード線ＷＬの伸長方向（ｘ方向）に対して、垂直な方向（ｙ方向）に並ぶ場合を例に説明したが、コンタクト電極がワード線ＷＬの伸長方向（ｘ方向）に対して、平行な方向（ｘ方向）に並ぶ構造とすることも可能である。
【０２１５】
もっとも、第１ないし第３の実施形態のような、抵抗変化型メモリの場合、コンタクト電極がワード線ＷＬの伸長方向（ｘ方向）に対して、垂直な方向（ｙ方向）に並ぶことが好ましい。言い換えれば、コンタクト領域は、ワード線ＷＬの伸長方向と垂直な方向に伸長させることが好ましい。
【０２１６】
例えば、抵抗変化型メモリは電流駆動であるので、ワード線ＷＬの配線抵抗がメモリ動作に与える影響が大きい。このため、ワード線ＷＬの長さには限界があり、メモリセルアレイのサイズはｘ方向よりもｙ方向に長くなる傾向にある。よって、コンタクト領域をワード線ＷＬの伸長方向と垂直なｙ方向に伸長させることで、チップ内のエリアを有効活用でき、チップ面積の縮小が可能となる。
【０２１７】
第１ないし第３の実施形態では、記憶装置が抵抗変化型メモリの場合を例に説明したが、例えば、ＮＡＮＤストリングがｚ方向に伸長する３次元ＮＡＮＤフラッシュメモリ等、その他の３次元構造の記憶装置に本発明を適用することが可能である。
【０２１８】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２１９】
１０        基板
１１        第１の導電層（第１番目の導電層）
１２        第２の導電層（第２番目の導電層）
１３        第３の導電層（第３番目の導電層）
１４        第４の導電層（第４番目の導電層）
１５        第５の導電層（第５番目の導電層）
１６        第６の導電層（第６番目の導電層）
１７        第７の導電層（第７番目の導電層）
１８        第８の導電層（第８番目の導電層）
１９        第９の導電層（第９番目の導電層）
２０        第１０の導電層（第１０番目の導電層）
２１        第１１の導電層（第１１番目の導電層）
２２        第１２の導電層（第１２番目の導電層）
３１        第１のコンタクト電極（第１の電極）
３２        第２のコンタクト電極（第２の電極）
３３        第３のコンタクト電極（第３の電極）
３４        第４のコンタクト電極（第４の電極）
３５        第５のコンタクト電極（第５の電極）
３６        第６のコンタクト電極（第６の電極）
３７        第７のコンタクト電極（第７の電極）
３８        第８のコンタクト電極（第８の電極）
３９        第９のコンタクト電極（第９の電極）
４０        第１０のコンタクト電極（第１０の電極）
４１        第１１のコンタクト電極（第１１の電極）
４２        第１２のコンタクト電極（第１２の電極）
６０        積層体
６１        第１の積層体
６２        第２の積層体
１００      抵抗変化型メモリ（記憶装置）
１２２      コンタクト領域（第１の領域）
１２３      コンタクト領域（領域）
１２４      マーク領域（第２の領域）
１２５      マーク領域（部分）
１２６      積層体周辺部（周辺部）
Ａ          凹形状
Ｂ          凸形状
ＯＰ        開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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