(57)【要約】【課題】  半導体装置のスイッチング損失を安定して低減することができる技術を提供する。【解決手段】  半導体装置は、半導体基板と、トレンチと、トレンチの内面を覆っているゲート絶縁膜と、トレンチの底部に配置されている第１ゲート電極と、第１ゲート電極の上面に配置されている電極絶縁膜と、電極絶縁膜の上面に配置されており、電極絶縁膜によって第１ゲート電極から絶縁されているいる第２ゲート電極を備える。半導体基板が、第２ゲート電極と対向しているソース領域と、ソース領域の下側で第２ゲート電極と対向しているボディ領域と、ボディ領域の下側で第２ゲート電極と対向しており、ボディ領域によってソース領域から分離されているドリフト領域と、トレンチの底面においてゲート絶縁膜に接している底部領域と、ボディ領域と底部領域の間で第１ゲート電極と対向している側部領域を有する。【選択図】図２
2020047726.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上面に設けられたトレンチと、
前記トレンチの内面を覆っているゲート絶縁膜と、
前記トレンチの底部に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されている第１ゲート電極と、
前記第１ゲート電極の上面に配置されている電極絶縁膜と、
前記電極絶縁膜の上面に配置されており、前記電極絶縁膜によって前記第１ゲート電極から絶縁されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されている第２ゲート電極、
を備えており、
前記半導体基板が、
前記半導体基板の前記上面に露出しており、前記ゲート絶縁膜を介して前記第２ゲート電極と対向しているｎ型のソース領域と、
前記ソース領域の下側で前記ゲート絶縁膜を介して前記第２ゲート電極と対向しているｐ型のボディ領域と、
前記ボディ領域の下側で前記ゲート絶縁膜を介して前記第２ゲート電極と対向しており、前記ボディ領域によって前記ソース領域から分離されているｎ型のドリフト領域と、
前記トレンチの底面において前記ゲート絶縁膜に接しており、前記ドリフト領域に接しているｐ型の底部領域と、
前記ボディ領域と前記底部領域の間で前記ゲート絶縁膜を介して前記第１ゲート電極と対向しているｐ型の側部領域、
を有している、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、上面にトレンチが設けられている半導体基板を有する半導体装置が開示されている。この半導体装置では、トレンチ内に、トレンチの内面を覆うゲート絶縁膜と、ゲート絶縁膜によって半導体基板から絶縁されているゲート電極が配置されている。半導体基板は、ｎ型のソース領域と、ｐ型のボディ領域と、ｎ型のドリフト領域を有している。ソース領域は、ゲート絶縁膜に接している。ボディ領域は、ソース領域の下側でゲート絶縁膜に接している。ドリフト領域は、ボディ領域の下側でゲート絶縁膜に接している。また、半導体基板は、トレンチの底面においてゲート絶縁膜に接するｐ型の底部領域と、トレンチの側面においてゲート絶縁膜に接するｐ型の側部領域を有している。側部領域は、ボディ領域と底部領域を接続している。ドリフト領域は、側部領域が存在しない範囲でゲート絶縁膜に接している。
【０００３】
この半導体装置がオフするときには、底部領域から側部領域を介してボディ領域へホールが排出される。すると、底部領域からドリフト領域内に空乏層が伸びる。空乏層によって、トレンチ底部のゲート絶縁膜への電界の集中が抑制される。
【０００４】
この半導体装置がオンするときには、ボディ領域にチャネルが形成され、ドリフト領域内に広がっていた空乏層が収縮して半導体装置がオン状態となる。このとき、側部領域を介してボディ領域から底部領域にホールが供給される。その結果、底部領域からドリフト領域に広がっていた空乏層が底部領域に向かって収縮する。このため、半導体装置がオンするときに短時間でドリフト領域の抵抗が低下する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−１１８９６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
この種の半導体装置では、トレンチの側面に不純物を注入することにより側部領域が形成される。このため、例えば、トレンチの側面の角度に製造誤差が生じた場合には、側部領域に十分な不純物を注入することができず、側部領域が底部領域に接続されない場合や、所望の不純物濃度よりも低い不純物濃度を有する側部領域が形成される場合がある。このような半導体装置では、側部領域の抵抗が高くなるため、オフするときに底部領域からボディ領域にホールが排出され難い。したがって、スイッチング損失が増大する。このように、従来の半導体装置の構造では、スイッチング損失のばらつきが大きいという問題があった。本明細書では、半導体装置のスイッチング損失を安定して低減することができる技術を提供する。
【課題を解決するための手段】
【０００７】
本明細書が開示する半導体装置は、半導体基板と、トレンチと、ゲート絶縁膜と、第１ゲート電極と、電極絶縁膜と、第２ゲート電極を備える。前記トレンチは、前記半導体基板の上面に設けられている。前記ゲート絶縁膜は、前記トレンチの内面を覆っている。前記第１ゲート電極は、前記トレンチの底部に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されている。前記電極絶縁膜は、前記第１ゲート電極の上面に配置されている。前記第２ゲート電極は、前記電極絶縁膜の上面に配置されており、前記電極絶縁膜によって前記第１ゲート電極から絶縁されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されている。前記半導体基板が、ソース領域と、ボディ領域と、ドリフト領域と、底部領域と、側部領域を有している。前記ソース領域は、前記半導体基板の前記上面に露出しており、前記ゲート絶縁膜を介して前記第２ゲート電極と対向しているｎ型領域である。前記ボディ領域は、前記ソース領域の下側で前記ゲート絶縁膜を介して前記第２ゲート電極と対向しているｐ型領域である。前記ドリフト領域は、前記ボディ領域の下側で前記ゲート絶縁膜を介して前記第２ゲート電極と対向しており、前記ボディ領域によって前記ソース領域から分離されているｎ型領域である。前記底部領域は、前記トレンチの底面において前記ゲート絶縁膜に接しており、前記ドリフト領域に接しているｐ型領域である。前記側部領域は、前記ボディ領域と前記底部領域の間で前記ゲート絶縁膜を介して前記第１ゲート電極に対向しているｐ型領域である。
【０００８】
上記の半導体装置をオフさせる場合には、第２ゲート電極にオフ電位（すなわち、ゲート閾値よりも低い電位）を印加する。このとき、第１ゲート電極に負電位（ソース領域及びボディ領域よりも低い電位）を印加する。側部領域がゲート絶縁膜を介して第１ゲート電極に対向しているので、第１ゲート電極に負電位を印加すると、側部領域内とその周辺にホールが引き寄せられる。すると、側部領域が低抵抗となり、底部領域からボディ領域へホールが排出され易くなる。また、側部領域が底部領域に接続されていない場合であっても、側部領域周辺に引き寄せられたホールによって側部領域周辺に反転層が形成され、反転層によって側部領域が底部領域と接続される。したがって、底部領域からボディ領域へホールを排出することができる。このため、この半導体装置はスイッチング損失が小さい。
【図面の簡単な説明】
【０００９】
【図１】ＭＯＳＦＥＴ１０の平面図。
【図２】図１のＩＩ−ＩＩ線における縦断面図。
【図３】図１のＩＩＩ−ＩＩＩ線における縦断面図。
【図４】図１のＩＶ−ＩＶ線における縦断面図。
【図５】側部領域３８が底部領域３６に接続されていないＭＯＳＦＥＴの一例を示す縦断面図（図２に対応）。
【図６Ａ】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図６Ｂ】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図７Ａ】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図７Ｂ】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図８Ａ】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図８Ｂ】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図９Ａ】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図９Ｂ】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図１０Ａ】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図１０Ｂ】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図１１Ａ】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図１１Ｂ】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図１２Ａ】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図１２Ｂ】ＭＯＳＦＥＴ１０の製造工程を説明するための図。
【図１３】変形例のＭＯＳＦＥＴの縦断面図（図４に対応）。
【発明を実施するための形態】
【００１０】
図１〜４は、実施形態のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）１０を示している。ＭＯＳＦＥＴ１０は、半導体基板１２と、電極、絶縁層等を備えている。なお、図１では、図の見易さのため、後述する層間絶縁膜２９及び上部電極７０の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２は、例えば、ＳｉＣ（炭化シリコン）によって構成されている。但し、半導体基板１２は、例えば、Ｓｉ（シリコン）等の他の半導体材料によって構成されていてもよい。
【００１１】
図１〜３に示すように、半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１では、トレンチ２２を破線で示している。各トレンチ２２は、ｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。図２〜４に示すように、各トレンチ２２の内面は、ゲート絶縁膜２４によって覆われている。
【００１２】
図２及び３に示すように、各トレンチ２２内の底部には、第１ゲート電極２６が配置されている。第１ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。図４に示すように、第１ゲート電極２６は、トレンチ２２の底部に沿って設けられた基部２６ａと、トレンチ２２の長手方向の一端において基部２６ａから上方に屈曲して伸びる屈曲部２６ｂと、屈曲部２６ｂの上端から表面絶縁膜４０を介して半導体基板１２の上面１２ａ上に伸びる引出部２６ｃを有している。図示していないが、それぞれの第１ゲート電極２６の引出部２６ｃは、配線によって電源に接続されている。
【００１３】
図２〜４に示すように、第１ゲート電極２６の上面には、電極絶縁膜２７が配置されている。電極絶縁膜２７は、第１ゲート電極２６の基部２６ａ及び屈曲部２６ｂに沿うように配置されている。
【００１４】
電極絶縁膜２７の上面には、第２ゲート電極２８が配置されている。第２ゲート電極２８は、電極絶縁膜２７によって第１ゲート電極２６から絶縁されている。また、第２ゲート電極２８は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。図４に示すように、第２ゲート電極２８は、電極絶縁膜２７の上面に沿って設けられた基部２８ａと、トレンチ２２の長手方向の他端において基部２８ａから上方に屈曲する屈曲部２８ｂと、屈曲部２８ｂから表面絶縁膜４０を介して半導体基板１２の上面１２ａ上に伸びる引出部２８ｃを有している。図示していないが、それぞれの第２ゲート電極２８の引出部２８ｃは、配線によって第１ゲート電極２６に接続された電源とは異なる電源に接続されている。すなわち、第１ゲート電極２６と第２ゲート電極２８の電位は、それぞれ独立して制御される。第２ゲート電極２８上には、層間絶縁膜２９が配置されている。
【００１５】
半導体基板１２の上面１２ａには、上部電極７０が配置されている。図２、３に示すように、上部電極７０は、層間絶縁膜２９が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２９によって第１ゲート電極２６及び第２ゲート電極２８から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。
【００１６】
図２〜４に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、複数の底部領域３６及び複数の側部領域３８が設けられている。
【００１７】
各ソース領域３０は、ｎ型領域である。各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されている。各ソース領域３０は、上部電極７０にオーミック接触している。また、各ソース領域３０は、トレンチ２２の側面において、ゲート絶縁膜２４に接している。各ソース領域３０は、トレンチ２２の上端部においてゲート絶縁膜２４を介して第２ゲート電極２８と対向している。
【００１８】
ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、高濃度領域３２ａと低濃度領域３２ｂを有している。高濃度領域３２ａは、低濃度領域３２ｂよりも高いｐ型不純物濃度を有している。高濃度領域３２ａは、２つのソース領域３０に挟まれた範囲に配置されている。高濃度領域３２ａは、上部電極７０にオーミック接触している。低濃度領域３２ｂは、トレンチ２２の側面において、ゲート絶縁膜２４に接している。すなわち、低濃度領域３２ｂは、ソース領域３０の下側でゲート絶縁膜２４に接している。低濃度領域３２ｂは、ゲート絶縁膜２４を介して第２ゲート電極２８と対向している。
【００１９】
ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によってソース領域３０から分離されている。図３に示すように、ドリフト領域３４は、トレンチ２２の側面において、ゲート絶縁膜２４に接している。すなわち、ドリフト領域３４は、ボディ領域３２の下側でゲート絶縁膜２４に接している。ドリフト領域３４の上端部分は、ゲート絶縁膜２４を介して第２ゲート電極２８と対向している。すなわち、ドリフト領域３４とボディ領域３２の界面は、電極絶縁膜２７と第２ゲート電極２８の界面よりも上側に位置している。ドリフト領域３４は、ボディ領域３２に接する位置から、各トレンチ２２の下端よりも下側まで分布している。
【００２０】
ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、下部電極７２にオーミック接触している。
【００２１】
各底部領域３６は、ｐ型領域である。各底部領域３６は、対応するトレンチ２２の底面に露出する範囲に配置されている。各底部領域３６は、対応するトレンチ２２の底面において、ゲート絶縁膜２４に接している。図４に示すように、各底部領域３６は、対応するトレンチ２２の底面に沿ってｙ方向に長く伸びている。各底部領域３６は、対応するトレンチ２２の底面全域でゲート絶縁膜２４に接している。図２、３に示すように、各底部領域３６の周囲は、ドリフト領域３４に囲まれている。後述する側部領域３８が形成されている箇所を除いて、各底部領域３６は、ドリフト領域３４によってボディ領域３２から分離されている。
【００２２】
各側部領域３８は、ｐ型領域である。図１に示すように、各側部領域３８は、トレンチ２２の短手方向の側面（すなわち、短手方向の端部に位置する側面であり、ｙ方向に沿って伸びる側面）に沿って設けられている。図２に示すように、側部領域３８は、ボディ領域３２からトレンチ２２の短手方向の側面に沿って下側に伸びている。トレンチ２２の短手方向の側面に対して、複数の側部領域３８が配置されている。また、側部領域３８は、トレンチ２２の長手方向の側面（すなわち、長手方向の端部に位置する側面であり、ｘ方向に沿って伸びる側面）にも設けられている。各側部領域３８の下端は、底部領域３６に接続されている。すなわち、側部領域３８によって、ボディ領域３２と底部領域３６が接続されている。各側部領域３８は、ボディ領域３２と底部領域３６の間で、ゲート絶縁膜２４を介して第１ゲート電極２６と対向している。
【００２３】
次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧（本実施形態では、約８００Ｖ）が印加される。ＭＯＳＦＥＴ１０の下部電極７２側が上部電極７０側よりも高電位となる向きで、電源電圧が印加される。第２ゲート電極２８にオン電位（ゲート閾値以上の電位）を印加すると、ゲート絶縁膜２４に接する範囲のボディ領域３２（低濃度領域３２ｂ）にチャネルが形成され、ＭＯＳＦＥＴ１０がオンする。第２ゲート電極２８にオフ電位（上部電極７０と同電位）を印加すると、チャネルが消滅し、ＭＯＳＦＥＴ１０がオフする。以下に、ＭＯＳＦＥＴ１０のターンオフ時とターンオン時の動作について、詳細に説明する。
【００２４】
ＭＯＳＦＥＴ１０をターンオフさせる場合には、第２ゲート電極２８の電位をオン電位からオフ電位に引き下げる。すると、チャネルが消滅し、下部電極７２の電位が上昇する。下部電極７２の電位は、上部電極７０に対して電源電圧分（すなわち、約８００Ｖ）だけ高い電位まで上昇する。下部電極７２の電位が上昇する過程において、底部領域３６と下部電極７２の間の容量結合によって、底部領域３６の電位が少し上昇する。すると、底部領域３６から側部領域３８とボディ領域３２を介して上部電極７０へホールが流れる。このため、底部領域３６の電位の上昇が抑制され、底部領域３６の電位が上部電極７０の電位よりもわずかに高い電位に維持される。
【００２５】
また、下部電極７２の電位の上昇に伴って、ドリフト領域３４の電位も上昇する。ドリフト領域３４の電位が上昇すると、ボディ領域３２とドリフト領域３４の間に電位差が生じる。このため、ボディ領域３２とドリフト領域３４の界面のｐｎ接合に逆電圧が印加される。したがって、ボディ領域３２からドリフト領域３４に空乏層が広がる。また、ドリフト領域３４の電位が上昇すると、底部領域３６及び側部領域３８とドリフト領域３４との間に電位差が生じる。このため、底部領域３６及び側部領域３８とドリフト領域３４との界面のｐｎ接合に逆電圧が印加される。したがって、底部領域３６及び側部領域３８からドリフト領域３４に空乏層が広がる。
【００２６】
また、ＭＯＳＦＥＴ１０をターンオフさせるときには、第２ゲート電極２８の電位をオフ電位に引き下げるとともに、第１ゲート電極２６に負電位（詳細には、上部電極７０よりも低い電位）を印加する。側部領域３８がゲート絶縁膜２４を介して第１ゲート電極２６に対向しているので、第１ゲート電極２６に負電位を印加すると、側部領域３８内とその周辺にホールが引き寄せられる。すると、側部領域３８が低抵抗となり、底部領域３６からボディ領域３２を介して上部電極７０へホールが排出され易くなる。したがって、ＭＯＳＦＥＴ１０をターンオフするときに底部領域３６の電位の上昇を抑制でき、底部領域３６からその周囲のドリフト領域３４へ素早く空乏層が伸びる。したがって、このＭＯＳＦＥＴ１０では、ターンオフ時に素早く電流が遮断され、スイッチング損失が小さい。
【００２７】
また、製造誤差等によって、図５に示すように、側部領域３８が底部領域３６に接続されていない場合がある。この場合であっても、第１ゲート電極２６に負電位を印加することにより、側部領域３８周辺に引き寄せられたホールによって側部領域３８周辺に反転層が形成され、形成された反転層が側部領域３８と底部領域３６を接続する。したがって、底部領域３６から当該反転層を介して上部電極７０へホールを排出することができる。また、製造誤差によって、側部領域３８の一部でｐ型不純物濃度が低くなり、側部領域３８の抵抗が高くなる場合がある。この場合であっても、第１ゲート電極２６に負電位を印加することにより、側部領域３８にホールが引き寄せられ、側部領域３８の抵抗が下がる。したがって、底部領域３６から上部電極７０へホールを排出することができる。このように、ＭＯＳＦＥＴ１０によれば、側部領域３８が途切れている場合や、側部領域３８が高抵抗である場合でも、底部領域３６から上部電極７０へ好適にホールを排出することができ、安定してスイッチング損失を抑制することができる。
【００２８】
ＭＯＳＦＥＴ１０をターンオンさせる場合には、第２ゲート電極２８の電位をオフ電位からオン電位に引き上げる。すると、トレンチ２２の側面においてゲート絶縁膜２４に接している範囲のボディ領域３２に電子が引き寄せられる。これによって、この範囲のボディ領域３２がｐ型からｎ型に反転し、チャネルが形成される。チャネルによって、ソース領域３０とドリフト領域３４が接続される。これによって、ドリフト領域３４及び下部電極７２の電位が低下する。ドリフト領域３４の電位が低下すると、ボディ領域３２とドリフト領域３４の界面のｐｎ接合に印加されていた逆電圧が低下する。このため、ボディ領域３２からドリフト領域３４に広がっていた空乏層が、ボディ領域３２に向かって収縮し、消滅する。これにより、上部電極７０から、ソース領域３０、チャネル、ドリフト領域３４を経由して下部電極７２へ電子が流れるようになる。すなわち、ＭＯＳＦＥＴ１０がオンする。また、ドリフト領域３４の電位が低下する過程において、上部電極７０からボディ領域３２と側部領域３８を介して底部領域３６にホールが流れる。底部領域３６にホールが供給されると、底部領域３６からドリフト領域３４に広がっていた空乏層が底部領域３６に向かって収縮する。
【００２９】
また、ＭＯＳＦＥＴ１０をターンオンさせるときには、第２ゲート電極２８の電位をオン電位に引き上げるとともに、第１ゲート電極２６に正電位（詳細には、上部電極７０よりも高い電位）を印加する。底部領域３６がゲート絶縁膜２４を介して第１ゲート電極２６に対向しているので、第１ゲート電極２６に正電位を印加すると、底部領域３６の電位が上昇する。このため、底部領域３６からドリフト領域３４に広がっていた空乏層が素早く収縮する。したがって、ドリフト領域３４の抵抗が速やかに低下し、上部電極７０から下部電極７２に向かって電子が流れ易くなる。このため、ＭＯＳＦＥＴ１０では、ドリフト領域３４で生じる損失が低減される。
【００３０】
以上に説明したように、本実施形態のＭＯＳＦＥＴ１０では、ゲート絶縁膜２４を介してボディ領域３２に対向する第２ゲート電極２８の電位を制御するとともに、ゲート絶縁膜２４を介して側部領域３８に対向する第１ゲート電極２６の電位を制御することにより、ＭＯＳＦＥＴ１０で生じるスイッチング損失を好適に低減することができる。
【００３１】
次に、図６〜１２を参照して、ＭＯＳＦＥＴ１０の製造方法について説明する。なお、図６〜１２は、ＭＯＳＦＥＴ１０の製造過程における半導体基板の断面図である。また、図６〜１２においては、図番号にＡが付された図（図６Ａ、図７Ａ等）がトレンチ２２の短手方向に沿った断面（図２に相当する断面）を示しており、図番号にＢが付された図（図６Ｂ、図７Ｂ等）がトレンチ２２の長手方向に沿った断面（図４に相当する断面）を示している。
【００３２】
まず、図６Ａ、６Ｂに示すように、ｎ型のドリフト領域３４と、ドリフト領域３４上に配置されたｐ型の低濃度領域３２ｂと、低濃度領域３２ｂ上に配置されたソース領域３０及び高濃度領域３２ａと、を有する半導体基板１２ｘを準備する。ソース領域３０、高濃度領域３２ａ及び低濃度領域３２ｂは、イオン注入やエピタキシャル成長等の従来公知の方法によって形成することができる。
【００３３】
次に、図７Ａ、７Ｂに示すように、半導体基板１２ｘの上面１２ａを部分的にエッチングすることによって、ソース領域３０及び低濃度領域３２ｂを貫通してドリフト領域３４に達するトレンチ２２を形成する。その後、図７Ａ、７Ｂに示すように、ＣＶＤ（chemical vapor deposition）法によって、半導体基板１２ｘの上面１２ａとトレンチ２２の内面を覆う酸化膜６０を形成する。
【００３４】
次に、トレンチ２２の底面、トレンチ２２の短手方向の側面及びトレンチ２２の長手方向の側面にｐ型不純物を注入する。ｐ型不純物は、酸化膜６０を貫通して半導体基板１２ｘに注入される。このｐ型不純物の注入は、トレンチ２２の深さ方向に対してｐ型不純物の照射方向を適宜傾斜させることで実施される。その後、半導体基板１２ｘを熱処理する。すると、半導体基板１２ｘに注入されたｐ型不純物が活性化する。これによって、図８Ａ、８Ｂに示すように、底部領域３６及び側部領域３８が形成される。
【００３５】
次に、半導体基板１２ｘの上面１２ａ及びトレンチ２２内にＣＶＤ法によって金属層を堆積させ、その後、その金属層を選択的にエッチングする。ここでは、図９Ａ、９Ｂに示すように、トレンチ２２の底部に金属層を残存させる。また、図９Ｂに示すように、トレンチ２２の長手方向の一端（ｙ軸負方向の端部）においては、トレンチ２２の底部から上端及び半導体基板１２ｘの上面１２ａに亘って金属層が残存するように金属層をエッチングする。トレンチ２２の底部に残存した金属層が第１ゲート電極２６の基部２６ａとなり、トレンチ２２の長手方向の一端の側面に残存した金属層が第１ゲート電極２６の屈曲部２６ｂとなり、半導体基板１２ｘの上面１２ａに残存した金属層が第１ゲート電極２６の引出部２６ｃとなる。
【００３６】
次に、半導体基板１２ｘの上面１２ａ、第１ゲート電極２６の引出部２６ｃの上面及びトレンチ２２内にＣＶＤ法によって酸化膜層を堆積させ、その後、その酸化膜層を選択的にエッチングする。ここでは、図１０Ａ、１０Ｂに示すように、トレンチ２２内において第１ゲート電極２６の基部２６ａを覆うように酸化膜層２７ａを残存させる。このとき、基部２６ａを覆う酸化膜層２７ａの上面が、ボディ領域３２とドリフト領域３４の界面よりも下側に位置する深さまで酸化膜層２７ａをエッチングする。また、図１０Ｂに示すように、トレンチ２２の長手方向の一端においては、第１ゲート電極２６の屈曲部２６ｂ及び引出部２６ｃを覆うように酸化膜層を残存させる。
【００３７】
次に、半導体基板１２ｘの上面１２ａ、酸化膜層２７ａの上面及びトレンチ２２内にＣＶＤ法によって金属層を堆積させ、その後、その金属層を選択的にエッチングする。ここでは、図１１Ａ、１１Ｂに示すように、トレンチ２２の上端まで金属層が充填されるように金属層を残存させる。また、図１１Ｂに示すように、トレンチ２２の長手方向の他端（ｙ軸正方向の端部）においては、酸化膜層２７ａの上面からトレンチ２２の上端及び半導体基板１２ｘの上面１２ａに亘って金属層が残存するように金属層をエッチングする。トレンチ２２内に残存した金属層が第２ゲート電極２８の基部２８ａとなり、トレンチ２２の長手方向の他端の上部に残存した金属層が第２ゲート電極２８の屈曲部２８ｂとなり、半導体基板１２ｘの上面１２ａに残存した金属層が第２ゲート電極２８の引出部２８ｃとなる。
【００３８】
次に、図１２Ａに示すように、ソース領域３０及び高濃度領域３２ａを覆っている範囲の酸化膜６０をエッチングにより除去する。これにより、ソース領域３０及び高濃度領域３２ａを露出させる。また、図１２Ｂに示すように、第１ゲート電極２６の引出部２６ｃを覆っている範囲の酸化膜層２７ａをエッチングにより除去する。これにより、第１ゲート電極２６の引出部２６ｃを露出させる。半導体基板１２ｘの上面１２ａに残存した酸化膜６０（図１２Ｂ参照）が表面絶縁膜４０であり、トレンチ２２の内面に残存した酸化膜６０がゲート絶縁膜２４である。
【００３９】
その後、従来公知の方法によって、層間絶縁膜２９、上部電極７０、ドレイン領域３５及び下部電極７２が形成される。これにより、図１〜図４に示すＭＯＳＦＥＴ１０が完成する。
【００４０】
なお、上述した実施形態では、第２ゲート電極２８の引出部２８ｃが、トレンチ２２の長手方向において第１ゲート電極２６の引出部２６ｃとは反対側の端部（ｙ軸正方向の端部）から引き出されていた。しかしながら、変形例では、図１３に示すように、第２ゲート電極１２８の引出部１２８ｃは、トレンチ２２の長手方向において第１ゲート電極２６の引出部２６ｃと同じ側の端部（ｙ軸負方向の端部）から引き出されてもよい。
【００４１】
また、上述した実施形態では、ＭＯＳＦＥＴ１０をターンオンするときに第１ゲート電極２６に正電位を印加したが、第１ゲート電極２６に常時負電位を印加してもよい。このように第１ゲート電極２６の電位を制御しても、ＭＯＳＦＥＴ１０は動作可能である。
【００４２】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４３】
１０：ＭＯＳＦＥＴ、１２：半導体基板、１２ａ：上面、１２ｂ：下面、２２：トレンチ、２４：ゲート絶縁膜、２６：第１ゲート電極、２６ａ：基部、２６ｂ：屈曲部、２６ｃ：引出部、２７：電極絶縁膜、２８：第２ゲート電極、２８ａ：基部、２８ｂ：屈曲部、２８ｃ：引出部、２９：層間絶縁膜、３０：ソース領域、３２：ボディ領域、３２ａ：高濃度領域、３２ｂ：低濃度領域、３４：ドリフト領域、３５：ドレイン領域、３６：底部領域、３８：側部領域、４０：表面絶縁膜、７０：上部電極、７２：下部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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