(57)【要約】【課題】コンタクトの形成時に膜の貫通に対するマージンを広げ、貫通しにくくすることが可能な半導体装置を提供する。【解決手段】一実施形態によれば、半導体装置は、半導体基板と、第１膜と第２膜とが、半導体基板に垂直な第１方向に交互に積層され、階段状の端部を有する積層体を備える。第１膜は、端部に設けられた厚膜部分と、厚膜部分の上部から半導体基板に平行な第２方向側に張り出した庇部分と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
第１膜と第２膜とが、前記半導体基板に垂直な第１方向に交互に積層され、階段状の端部を有する積層体と、を備え、
前記第１膜は、前記端部に設けられた厚膜部分と、前記厚膜部分の上部から前記半導体基板に平行な第２方向側に張り出した庇部分と、を有する、半導体装置。
【請求項２】
前記第２方向における前記庇部分の長さは、当該庇部分に接続された第１厚膜部分と、前記第１厚膜部分の一段下に設けられた第２厚膜部分との前記第２方向における間隔よりも短い、請求項１に記載の半導体装置。
【請求項３】
前記第１膜が金属膜であり、前記第２膜が絶縁膜である、請求項１または２に記載の半導体装置。
【請求項４】
半導体基板に垂直な第１方向に第１膜と第２膜とを交互に積層した積層体の端部を階段状に加工し、
前記端部を、前記第２膜と同じ材料の第３膜で覆い、
前記端部の段差部分に前記第３膜を残しつつ、各段の前記第１膜を露出させるように前記第３膜を部分的に除去し、
前記段差部分に残った前記第３膜および各段の露出した前記第１膜を、前記第１膜と同じ材料の第４膜で覆うことによって、前記第１膜に厚膜部分を形成し、
前記第４膜のうち前記第３膜の側面を覆う部分をエッチングすることによって、前記厚膜部分の上部から前記半導体基板に平行な第２方向に張り出した庇部分を形成する、半導体装置の製造方法。
【請求項５】
前記第２方向の厚さが前記第１方向の厚さよりも薄くなるように前記第４膜を成膜し、
前記第４膜を等方性エッチングすることによって、前記庇部分を形成する、請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の一例である３次元型半導体メモリには、２種類の膜を交互に積層した積層体が設けられている。この積層体の端部は、階段状に加工されている。上記２種類の膜の一方は、端部の各段でコンタクトと接続されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１７／８４５３２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のような半導体メモリでは、積層数の増加に伴い、深さの異なるコンタクトの形成が必要となる。深いコンタクトと浅いコンタクトを同時形成する場合、この膜がコンタクト加工に対して十分な選択比を確保できないと、上記コンタクトの加工時に損傷し、貫通しやすくなる。
【０００５】
本発明の実施形態は、コンタクトの形成時に膜の貫通に対するマージンを広げ、貫通しにくくすることが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
一実施形態に係る半導体装置は、半導体基板と、第１膜と第２膜とが、半導体基板に垂直な第１方向に交互に積層され、階段状の端部を有する積層体を備える。第１膜は、端部に設けられた厚膜部分と、厚膜部分の上部から半導体基板に平行な第２方向側に張り出した庇部分と、を有する。
【図面の簡単な説明】
【０００７】
【図１】一実施形態に係る半導体装置の端部の構造を示す断面図である。
【図２】図１に示す半導体装置から金属膜の一部を抜き出した拡大図である。
【図３】階段加工工程を説明するための断面図である。
【図４】成膜工程を説明するための断面図である。
【図５】エッチング工程を説明するための断面図である。
【図６】別の成膜工程を説明するための断面図である。
【図７】別のエッチング工程を説明するための断面図である。
【図８】層間膜の成膜工程を説明するための断面図である。
【図９】コンタクトホールの形成工程を説明するための断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
図１は、一実施形態に係る半導体装置の端部の構造を示す断面図である。図１に示す半導体装置１は、ワードラインが積層された３次元型半導体記憶装置である。具体的には、半導体装置１は、半導体基板１０と、積層体２０と、層間膜３０と、コンタクト４０と、を備える。
【００１０】
半導体基板１０は、例えばシリコン基板である。半導体基板１０上には、積層体２０が設けられている。なお、本実施形態では、積層体２０が半導体基板１０上に直接的に設けられているが、半導体基板１０と積層体２０との間には、例えばメモリセル（不図示）の駆動に必要な素子や配線を有する下地層が形成されていてもよい。
【００１１】
積層体２０では、金属膜２１と絶縁膜２２とが、Ｚ方向に交互に積層されている。金属膜２１は、タングステン等の金属を含み、ワードラインとして機能する。絶縁膜２２は、例えばシリコン酸化膜（ＳｉＯ２）として形成される。
【００１２】
また、積層体２０の端部は、図１に示すように階段状に加工されている。ここで、金属膜２１は第１膜の例であり、絶縁膜２２は第２膜の例である。また、Ｚ方向は半導体基板１０に直交する第１方向に相当する。なお、第１膜は、後述する絶縁膜２１０に相当する場合もある。
【００１３】
金属膜２１の端部には、厚膜部分２３が設けられている。この厚膜部分２３によって、Ｚ方向におけるコンタクト４０の加工マージンを拡大することができる。さらに、金属膜２１では、庇部分２４が、厚膜部分２３の上部からＸ方向側に張り出している。ここで、Ｘ方向は、Ｚ方向に直交し、半導体基板１０に平行な第２方向に相当する。この庇部分２４によって、Ｘ方向におけるコンタクト４０の加工マージンを拡大することができる。
【００１４】
図２は、図１に示す半導体装置１から金属膜２１の一部を抜き出した拡大図である。本実施形態では、Ｘ方向における庇部分２４の長さＬは、間隔Ｄよりも短い。間隔Ｄは、上記庇部分２４に接続された第１厚膜部分２３ａと、第１厚膜部分２３ａの一段下に設けられた第２厚膜部分２３ｂとのＸ方向における間隔である。このように庇部分２４の長さＬを制限することによって、庇部分２４の先端部が、第２厚膜部分２３ｂ側に突出しない。その結果、金属膜２１間における絶縁性を確保することができる。
【００１５】
図１に戻って、層間膜３０は、積層体２０を全体的に覆っている。層間膜３０は、例えばシリコン酸化膜として形成される。コンタクト４０は、層間膜３０を貫通して各段の厚膜部分２３に個別に接している。コンタクト４０は、タングステン等の導電体を含んでいる。なお、積層体２０の端部において、各段の下側に設けられた金属膜２１は、図１には示されていない位置で、不図示のコンタクトと接続されている。その位置では、各段の上側に設けられた金属膜２１および絶縁膜２２は露出し、下側の金属膜２１は厚膜部分２３を有している。
【００１６】
以下、図３〜図９を参照して、上述した本実施形態に係る半導体装置１の製造方法を説明する。
【００１７】
まず、図３に示すように、半導体基板１０上に形成された積層体２００の端部を階段状に加工する。積層体２００では、絶縁膜２１０と絶縁膜２２とがＺ方向に交互に積層されている。絶縁膜２１０は、例えばシリコン窒化膜（ＳｉＮ）として形成される。図３に示す階段加工工程では、各段の最上層は、絶縁膜２１０となっている。
【００１８】
次に、図４に示すように膜５０を成膜する。その結果、膜５０が積層体２００の端部全体を覆う。膜５０は、絶縁膜２２と同じ材料の第３膜の例である。本実施形態では、膜５０はシリコン酸化膜である。膜５０は、例えばＣＶＤ（Chemical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition）法を用いて形成できる。
【００１９】
次に、ＲＩＥ（Reactive Ion Etching）によって、膜５０をＺ方向にエッチングする。その結果、図５に示すように、各段の最上層の絶縁膜２１０が露出する。その一方で、膜５０の一部は、積層体２００の端部の段差部分、換言すると絶縁膜２１０および絶縁膜２２の側面に残る。図５に示すエッチング工程では、ＲＩＥ（Reactive Ion Etching）を用いているので、段差部分に残った膜５０の肩部は丸みを帯びている。
【００２０】
次に、図６に示すように膜６０を成膜する。その結果、膜６０は、段差部分に残った膜５０および各段の露出した絶縁膜２１０を覆う。膜６０は、絶縁膜２１０と同じ材料の第４膜の例である。本実施形態では、膜６０はシリコン窒化膜である。膜６０は、例えばＣＶＤ法またはＡＬＤ法を用いて形成できる。また、本実施形態では、膜５０を覆っている膜６０の寸法に関し、Ｘ方向の厚さｔ１は、Ｚ方向の厚さｔ２よりも小さくなっている。
【００２１】
図６に示す成膜工程によれば、絶縁膜２１０と同じ材料の膜６０を形成することによって、絶縁膜２１０の端部には厚膜部分２１１が形成される。厚膜部分２１１は、上述した厚膜部分２３に対応する。
【００２２】
次に、図７に示すように、ＲＩＥ、ウェットエッチング、またはＣＤＥ（Chemical Dry Etching）等により膜６０を等方性エッチングする。エッチング前の膜６０では、上述したようにＸ方向の厚さｔ１が、Ｚ方向の厚さｔ２よりも薄い。そのため、上記等方性エッチングにより、膜６０のうち、膜５０の側面を覆う部分が除去される。
【００２３】
図７に示す成膜工程によれば、膜５０の側面を覆う膜６０をエッチングすることによって、絶縁膜２１０の端部には、厚膜部分２１１からＸ方向に張り出した庇部分２１２が形成される。庇部分２１２は、上述した庇部分２４に対応する。
【００２４】
次に、図８に示すように層間膜３０を成膜する。層間膜３０は、例えば例えばＣＶＤ法またはＡＬＤ法を用いて形成できる。その後、積層体２００を貫通するホール（不図示）を形成する。続いて、ウェットエッチングにより、そのホールを通じて絶縁膜２１０および膜６０を除去する。さらに、絶縁膜２１０および膜６０の除去箇所に金属膜２１を形成する。これにより、絶縁膜２１０および膜６０が金属膜２１に置換される。
【００２５】
次に、図９に示すように、複数のコンタクトホール４１を形成する。各コンタクトホール４１は、層間膜３０を貫通して金属膜２１の厚膜部分２３まで到達する。最後に、導電体を各コンタクトホール４１内に埋め込むことによってコンタクト４０が形成される。これにより、図１に示す半導体装置１が完成する。
【００２６】
上述した本実施形態では、積層体２０の端部が階段状になっているので、深さが異なるコンタクトホール４１が同時に形成される。このとき、金属膜２１の厚さが薄いと、コンタクトホール４１が、階段の上段に位置する金属膜２１を突き抜ける可能性がある。
【００２７】
しかし、本実施形態では、金属膜２１が厚膜部分２３を有するので、Ｚ方向における加工マージンが拡大する。よって、コンタクトホール４１による金属膜２１の貫通を回避することができる。
【００２８】
また、本実施形態では、積層体端部の各段におけるＸ方向の長さ、いわゆるテラス長が短いと、コンタクトホール４１の位置合わせが困難になる。しかし、本実施形態では、庇部分２４が厚膜部分２３からＸ方向に張り出している。これにより、Ｘ方向における加工マージンが拡大するので、コンタクトホール４１の位置合わせが容易になる。
【００２９】
したがって、本実施形態によれば、厚膜部分２３および庇部分２４によって、コンタクト４０の形成時に金属膜２１を損傷しにくくすることが可能となる。よって、製造歩留りを向上させることができる。
【００３０】
本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３１】
１  半導体装置、１０  半導体基板、２０  積層体、２１  金属膜（第１膜）、２２  絶縁膜（第２膜）、２３、２１１  厚膜部分、２４、２１２  庇部分、５０  第３膜、６０  第４膜、２１０  絶縁膜（第１膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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