(57)【要約】【課題】スイッチング損失を低減し得る整流装置等の提供。【解決手段】第一乃至第三の端子相互の間に所定のインダクタンスが設定された三端子インダクタ回路と、前記第二の端子と第一及び第二の共通線各々の間に接続された第一及び第二のスイッチ回路と、前記第三の端子と第一及び第二の共通線各々の間に接続された第三及び第四のスイッチ回路と、前記第一及び第二の共通線の間に同じ向きに接続点を介して直列接続された第一及び第二の整流素子と、前記第一及び第二の共通線の間に接続された平滑回路とを備え、前記第一乃至第四のスイッチ回路は、各々入力信号に応じて開閉が制御される第一乃至第四のスイッチ素子と、該スイッチ素子の各々と並列に前記向きに接続される整流素子とを備える。【選択図】      図３
2020102919.tif 000002
【特許請求の範囲】
【請求項１】
第一乃至第三の端子相互の間に所定のインダクタンスが設定された三端子インダクタ回路と、
前記第二の端子と第一及び第二の共通線各々の間に接続された第一及び第二のスイッチ回路と、
前記第三の端子と第一及び第二の共通線各々の間に接続された第三及び第四のスイッチ回路と、
前記第一及び第二の共通線の間に同じ向きに接続点を介して直列接続された第一及び第二の整流素子と、
前記第一及び第二の共通線の間に接続された平滑回路と
を備え、
前記第一乃至第四のスイッチ回路は、各々入力信号に応じて開閉が制御される第一乃至第四のスイッチ素子と、該スイッチ素子の各々と並列に前記向きに接続される整流素子とを備え、
前記第二及び第三のスイッチ回路は、さらに、前記スイッチ素子及び前記整流素子に直列に接続されるコンデンサを備え、
前記接続点と前記第一の端子との間に交流電圧が印加される間、前記接続点の電位が前記第一の端子の電位より低い場合は、前記第四のスイッチ素子が前記第一及び第三のスイッチ素子の閉成に先立ち及び開成以降に各々開成し及び閉成し、前記第二のスイッチ素子が開成されるように、それ以外の場合は、前記第一のスイッチ素子が前記第一のスイッチ素子が前記第二及び第四のスイッチ素子の閉成に先立ち及び開成以降に各々開成し及び閉成し、前記第三のスイッチ素子が開成されるように前記入力信号が設定される、整流装置。
【請求項２】
前記入力信号はパルス変調されたものである、請求項１に記載された整流装置。
【請求項３】
前記第一乃至第四のスイッチ素子の各々が開成する際に、前記第一乃至第四のスイッチ素子の各々に並列に接続された前記整流素子が通電する、請求項１又は請求項２に記載された整流装置。
【請求項４】
前記第一乃至第四のスイッチ素子の少なくともいずれかの端子間に並列に端子間コンデンサが接続されている請求項１乃至請求項３のうちのいずれか一に記載された整流装置。
【請求項５】
前記第三のスイッチ素子は、前記交流電圧が正の間は、前記第一のスイッチ素子と同じタイミングで閉成及び開成し、前記交流電圧が負の間は、閉成し、
前記第二のスイッチ素子は、前記交流電圧が正の間は、閉成し、前記交流電圧が負の間は、前記第四のスイッチ素子と同じタイミングで閉成及び開成する、
請求項１乃至請求項４のうちのいずれか一に記載された整流装置。
【請求項６】
前記第一及び第二の整流素子の各々に並列に接続された接続スイッチ素子を備え、前記接続スイッチ素子には第二入力信号が入力される、請求項１乃至請求項５のうちのいずれか一に記載された整流装置。
【請求項７】
前記第一及び第二の整流素子のうちの少なくともいずれかに並列に接続された第二端子間コンデンサを備える、請求項６に記載された整流装置。
【請求項８】
前記第一の整流素子に並列に接続された前記接続スイッチ素子は、前記交流電圧が正の間は、閉成し、前記交流電圧が負の間は、前記交流電圧が０近傍の所定の時間帯を除いて、開成し、
前記第二の整流素子に並列に接続された前記接続スイッチ素子は、前記時間帯を除いて、開成し、前記交流電圧が負の間は、閉成する、
請求項６又は請求項７に記載された整流装置。
【請求項９】
前記入力信号を供給する制御部をさらに備える、請求項１乃至請求項８のうちのいずれか一に記載された整流装置。
【請求項１０】
請求項１乃至請求項９のうちのいずれか一に記載された整流装置と前記交流電圧を発生する電源とを備える電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流を直流に変換する装置に関する。
【背景技術】
【０００２】
交流の入力電圧を、二つのスイッチング素子をＰＷＭ制御する信号のデューティー比を制御し、さらに、平滑化コンデンサにより、直流電圧に変換する整流装置が知られている（特許文献１及び２参照）。ここで、ＰＷＭは、Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎの略である。
【０００３】
図１は、一般的な上記整流装置の例である整流装置１０１の構成を表す概念図である。
【０００４】
整流装置１０１は、電源８０１から、配線２７１及び２７２を介して入力された交流のＶｉｎを直流電圧に変換し、変換後の直流電圧を負荷９０１に出力する。
【０００５】
整流装置１０１は、回路部２０１と制御部３０１とを備える。
【０００６】
回路部２０１は、チョークコイル２４１乃至２４３と、ＦＥＴ２１１及び２１２と、ダイオード２３１、２３２、２３３及び２３４と、コンデンサ２５１と、電流検出部２８１とを備える。ここで、ＦＥＴは、Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒの略である。
【０００７】
制御部３０１は、ＰＷＭを行うための信号である信号ＳＰＷＭ１及びＳＰＷＭ２を生成し、信号ＳＰＷＭ１をＦＥＴ２１１のゲートに、信号ＳＰＷＭ２をＦＥＴ２１２のゲートに、各々入力する。
【０００８】
ＦＥＴ２１１及び２１２の各々は、ゲートに入力された信号ＳＰＷＭ１及びＳＰＷＭ２の各々に従い、そのソース−ドレイン間を導通（オン）させ又は絶縁（オフ）させる。
【０００９】
また、電流検出部２８１は、配線２７２の電流値Ｉｉｎを制御部３０１に送付する。
【００１０】
チョークコイル２４１乃至２４３、ダイオード２３１、２３２、２３３及び２３４及びコンデンサ２５１の各々は、入力された信号に対して受動的な動作を行う。
【００１１】
コンデンサ２５１は、ＰＷＭ後の交流入力信号に対し平滑化処理を行う。その結果、負荷９０１には直流電圧が供給される。
【００１２】
なお、制御部３０１は、入力された電流値Ｉｉｎ及び電圧値ＶｉｎＬ１、ＶｉｎＬ２及びＶｏｕｔにより、信号ＳＰＷＭ１及びＳＰＷＭ２のパルス幅を調整する。当該調整については特許文献１に記載があり、ここではその説明は省略される。
【００１３】
図２は、図１に表す制御部３０１が生成する信号ＳＰＷＭ１及びＳＰＷＭ２を表すイメージ図である。図２には、電源８０１から供給される交流の電圧Ｖｉｎを併せて表してある。信号ＳＰＷＭ２は信号ＳＰＷＭ１を反転させた信号である。図１に表す制御装置が信号ＳＰＷＭ１及びＳＰＷＭ２を図２に表すように制御することは周知である。従い、ここでは、その詳細説明は省略される。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特許第６３４０５５２号公報
【特許文献２】特開２００２−３５９９７６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
図１に表すＦＥＴ２１１及び２１２は、制御部３０１が行うＰＷＭ制御によりスイッチング動作を行う際に、周知のスイッチング損失を発生させる。その理由は、ＦＥＴ２１１及び２１２がスイッチング動作を行うタイミングにおいて、ソース−ドレイン間に、電流と電圧とが同時に印加され、電力が消費されるためである。
【００１６】
本発明は、スイッチング損失を低減し得る整流装置等の提供を目的とする。
【課題を解決するための手段】
【００１７】
本発明の整流装置は、第一乃至第三の端子相互の間に所定のインダクタンスが設定された三端子インダクタ回路と、前記第二の端子と第一及び第二の共通線各々の間に接続された第一及び第二のスイッチ回路と、前記第三の端子と第一及び第二の共通線各々の間に接続された第三及び第四のスイッチ回路と、前記第一及び第二の共通線の間に同じ向きに接続点を介して直列接続された第一及び第二の整流素子と、前記第一及び第二の共通線の間に接続された平滑回路とを備え、前記第一乃至第四のスイッチ回路は、各々入力信号に応じて開閉が制御される第一乃至第四のスイッチ素子と、該スイッチ素子の各々と並列に前記向きに接続される整流素子とを備え、前記第二及び第三のスイッチ回路は、さらに、前記スイッチ素子及び前記整流素子に直列に接続されるコンデンサを備え、前記接続点と前記第一の端子との間に交流電圧が印加される間、前記接続点の電位が前記第一の端子の電位より低い場合は、前記第四のスイッチ素子が前記第一及び第三のスイッチ素子の閉成に先立ち及び開成以降に各々開成し及び閉成し、前記第二のスイッチ素子が開成されるように、それ以外の場合は、前記第一のスイッチ素子が前記第一のスイッチ素子が前記第二及び第四のスイッチ素子の閉成に先立ち及び開成以降に各々開成し及び閉成し、前記第三のスイッチ素子が開成されるように前記入力信号が設定される。
【発明の効果】
【００１８】
本発明の整流装置等は、スイッチング損失を低減し得る。
【図面の簡単な説明】
【００１９】
【図１】一般的な整流装置の構成例を表す概念図である。
【図２】一般的な制御部が生成する制御信号を表すイメージ図である。
【図３】第一実施形態の整流装置の構成例を表す概念図である。
【図４】第一実施形態の制御部が生成する制御信号の例を表すイメージ図である。
【図５】第一実施形態の制御部が生成する制御信号を、時間軸を拡大して表す図（その１）である。
【図６】第一実施形態の制御部が生成する制御信号を、時間軸を拡大して表す図（その２）である。
【図７】第二実施形態の整流装置の構成例を表す概念図である。
【図８】第三実施形態の整流装置の構成例を表す概念図である。
【図９】第三実施形態の制御部が生成する制御信号の例を表すイメージ図である。
【図１０】実施形態の整流装置の最小限の構成を表すブロック図である。
【発明を実施するための形態】
【００２０】
＜第一実施形態＞
本実施形態の整流装置は、各ＦＥＴをオフからオンにスイッチングする際に、そのＦＥＴに並列接続されたダイオードを、回路中に設けられたコイルの自己誘導及びコンデンサに蓄積された電荷を用いて通電させる。ここで、オンは、ソース−ドレイン間の導通を意味する。また、オフは、ソース−ドレイン間の絶縁を意味する。前記整流装置は、当該通電を、二つのＦＥＴをスイッチさせるタイミングを後述されるようにわずかにずらすことにより可能にする。前記整流装置は、それにより、各ＦＥＴをオフからオンにスイッチングする際のＦＥＴのソース−ドレイン間電圧をゼロ近傍にする。そして、前記整流装置は、ＦＥＴのソース−ドレイン間電圧がゼロ近傍の状態で、オフからオンへのスイッチングを行う。そのため、前記整流装置は、図１に表す一般的な整流装置と比較して、スイッチング損失を低減し得る。
［構成］
図３は、本実施形態の整流装置の例である整流装置１００の構成を表す概念図である。
【００２１】
整流装置１００は、電源８０１から、配線２７１及び２７２を介して入力された交流電圧を直流電圧に変換し、変換後の直流電圧を負荷９０１に出力する。
【００２２】
整流装置１００は、回路部２００と制御部３００とを備える。
【００２３】
回路部２００は、チョークコイル２４１乃至２４３と、ＦＥＴ２１１、２１２、２１５及び２１６と、ダイオード２３１、２３２、２３５、２３６、２３３、２３４、２３５及び２３６と、コンデンサ２５１と、電流検出部２８１とを備える。
【００２４】
交流電圧である電圧Ｖｉｎを整流装置１００に供給する電源８０１の端子ａに接続された配線２７１はチョークコイル２４１の端子ａに接続される。チョークコイル２４１の端子ｂにはチョークコイル２４２の端子ａが接続される。チョークコイル２４２の端子ｂにはＦＥＴ２１１の端子ｓが接続される。また、チョークコイル２４１の端子ｂにはチョークコイル２４３の端子ａが接続される。チョークコイル２４３の端子ｂにはＦＥＴ２１２のｄ端子（ドレイン端子）が接続される。
【００２５】
ＦＥＴ２１１のｓ端子（ソース端子）にはコンデンサ２５３のａ端子が接続される。コンデンサ２５３のｂ端子にはＦＥＴ２１６のｄ端子が接続される。
【００２６】
ＦＥＴ２１２のｄ端子はコンデンサ２５２のａ端子と接続される。コンデンサ２５２のｂ端子はＦＥＴ２１５のｓ端子と接続される。
【００２７】
電源８０１のｂ端子は、ダイオード２３３のａｎ端子（アノード端子）及びダイオード２３４のｃ端子（カソード端子）が接続される。
【００２８】
ＦＥＴ２１１のｄ端子、ＦＥＴ２１５のｄ端子、ダイオード２３３のｃ端子とコンデンサ２５１のプラス端子が接続される。
【００２９】
ＦＥＴ２１２のｓ端子、ＦＥＴ２１６のｓ端子、ダイオード２３４のａｎ端子とコンデンサ２５１のマイナス端子が接続される。
【００３０】
ＦＥＴ２１１と並列にダイオード２３１が、ＦＥＴ２１２と並列にダイオード２３２が、ＦＥＴ２１５と並列にダイオード２３５が、ＦＥＴ２１６と並列にダイオード２３６が、各々、接続されている。
【００３１】
なお、各ＦＥＴと並列に接続されているダイオードは、そのＦＥＴの構成の一部でありダイオードとして機能し得るボディダイオードでも構わない。
【００３２】
電流検出部２８１は、配線２７２を流れる電流値Ｉｉｎを制御部３００に送付する。
【００３３】
ＦＥＴ２１１、２１２、２１５及び２１６の各々は、ゲートに入力された後述のＰＷＭ制御信号である信号ＳＰＷＭ１、ＳＰＷＭ２、ＳＰＷＭ５及びＳＰＷＭ６の各々に従い、そのＦＥＴのソース−ドレイン間を導通（オン）させ又は絶縁（オフ）させる。なお、本実施形態においては、ソース−ドレイン間が導通（オン）した場合には、ソースからドレインへの電流経路及びドレインからソースへの電流経路がいずれも形成されるものとする。
【００３４】
コンデンサ２５１は、ＰＷＭ後の信号に対し平滑化処理を行う。
【００３５】
制御部３００には、電流値Ｉｉｎ、電圧値ＶｉｎＬ１、ＶｉｎＬ２及びＶｏｕｔが入力される。
【００３６】
ここで、電流値Ｉｉｎは、配線２７２における電流値である。また、電圧値ＶｉｎＬ１は配線２７１の電圧値である。また、電圧値ＶｉｎＬ２は配線２７２の電圧値である。電圧値ＶｉｎＬ１から電圧値ＶｉｎＬ２を減じた値が、電源８０１による入力交流電圧である電圧Ｖｉｎである。また、電圧値Ｖｏｕｔは、コンデンサ２５１のプラス側の電圧値である。
【００３７】
制御部３００は、電流値Ｉｉｎ及び電圧値ＶｉｎＬ１、ＶｉｎＬ２及びＶｏｕｔにより、ＰＷＭ制御信号である信号ＳＰＷＭ１、ＳＰＷＭ２、ＳＰＷＭ５及びＳＰＷＭ６を生成する。制御部３００は、当該調整を、入力電流波形が入力交流電圧波形と相似になり、かつ、コンデンサ２５１のプラス側の電圧が可能な限り一定に近づくように行う。なお、入力電流波形が入力交流電圧波形と相似になり、かつ、コンデンサ２５１のプラス側の電圧が一定になるようにＰＷＭ制御信号を調整する方法については特許文献１及び２に記載があり周知である。従い、ここではその説明は省略される。
【００３８】
図４は、上記のように調整された制御部３００が生成する制御信号の例を表すイメージ図である。図４には、図３に表す電源８０１がその端子ａ−ｂ間に供給する交流入力電圧である電圧Ｖｉｎも併記してある。
【００３９】
図３に表す制御部３００は、電流値Ｉｉｎ及び電圧値ＶｉｎＬ１、ＶｉｎＬ２及びＶｏｕｔにより、ＰＷＭ制御信号のパルス幅を調整する。制御部３００は、当該調整を、入力電流波形が入力交流電圧波形と相似になり、かつ、コンデンサ２５１のプラス側の電圧ができるだけ一定になるように行う。入力電流波形が入力交流電圧波形と相似になり、かつ、コンデンサ２５１のプラス側の電圧が一定に近づくようにＰＷＭ制御信号を調整する方法については特許文献１及び２に記載があり周知である。
【００４０】
なお、実施形態のＰＷＭ制御信号調整は、特許文献１及び２の方法を基に、図４を参照して後述するように、ＦＥＴ２１１に送られる信号ＳＰＷＭ１とＦＥＴ２１２に送られる信号ＳＰＷＭ２とで、切り替わるタイミングとずらしたものである。そのような場合でも、コンデンサ２５１のプラス側の電圧の変動幅が、想定される範囲であるプラスマイナス１５％以下にできることは測定により確認されている。
【００４１】
整流装置１００からの出力をさらに一定に近づけたい場合には、整流装置１００の後段の負荷９０１内に、周知の電圧安定化回路を接続すれば良い。
【００４２】
なお、制御部３００は、電圧Ｖｉｎの値が正の半周期においては、信号ＳＰＷＭ５を信号ＳＰＷＭ１と同じとし、電圧Ｖｉｎの値が負の半周期においては、信号ＳＰＷＭ５をオフレベルとする。また、制御部３００は、電圧Ｖｉｎの値が正の半周期においては、信号ＳＰＷＭ６をオフレベルとし、電圧Ｖｉｎの値が負の半周期においては、信号ＳＰＷＭ６を信号ＳＰＷＭ2と同じとする。
【００４３】
制御部３００は、ＰＷＭ制御信号を生成する際に、本実施形態における以下の調整を行う。
【００４４】
制御部３００は、信号ＳＰＷＭ２を生成する際に、信号ＳＰＷＭ２を、信号ＳＰＷＭ１を反転させた信号そのものにするのではなく、以下に説明する、信号ＳＰＷＭ１を反転させた信号に近い信号にする。
【００４５】
制御部３００は、さらに、電圧Ｖｉｎの値が正である半周期（時刻ａ−ｃ間）においては次のようにする。
【００４６】
すなわち、制御部３００は、信号ＳＰＷＭ２の負方向のパルス（パルスＰ２ａ乃至Ｐ２ｄ等）の各々の時間的中心を、信号ＳＰＷＭ１の正方向のパルス（パルスＰ１ａ乃至Ｐ１ｄ等）の各々の時間的中心と一致させる。制御部３００は、また、信号ＳＰＷＭ２の負方向のパルス（パルスＰ２ａ乃至Ｐ２ｄ等）の各々の幅を、信号ＳＰＷＭ１の正方向のパルス（パルスＰ１ａ乃至Ｐ１ｄ等）の各々の幅より少し大きくする。これらにより、信号ＳＰＷＭ１の正方向のパルスの各々の両側に、信号ＳＰＷＭ１も信号ＳＰＷＭ２もオンのレベルにならない期間が存在するようになる。
【００４７】
信号ＳＰＷＭ１も信号ＳＰＷＭ２もオンのレベルにならない期間は、可能な限り短くする。その理由は、当該期間が長いと、コンデンサ２５１のプラス側の電圧の変動が大きくなるためである。
【００４８】
また、制御部３００は、電圧Ｖｉｎの値が負である半周期（時刻ｃ−ｅ間）においては次のようにする。
【００４９】
すなわち、制御部３００は、信号ＳＰＷＭ２の正方向のパルス（パルスＰ２ｅ乃至Ｐ２ｈ等）の各々の時間的中心を、信号ＳＰＷＭ１の負方向のパルス（パルスＰ１ｅ乃至Ｐ１ｈ等）の各々の時間的中心と一致させる。制御部３００は、また、信号ＳＰＷＭ１の負方向のパルス（パルスＰ１ｅ乃至Ｐ１ｈ等）の各々の幅は、信号ＳＰＷＭ２の正方向のパルス（パルスＰ２ｅ乃至Ｐ２ｈ等）の各々の幅より少し大きくする。これらにより、信号ＳＰＷＭ２の正方向のパルスの各々の両側に、信号ＳＰＷＭ１も信号ＳＰＷＭ２もオンのレベルにならない期間が存在するようになる。信号ＳＰＷＭ１も信号ＳＰＷＭ２もオンのレベルにならない期間は、可能な限り短くする。その理由は、当該期間が長いと、コンデンサ２５１のプラス側の電圧の変動が大きくなるためである。
［動作］
図３に表す整流装置１００は、図１に表す整流装置１０１と比較して、ＦＥＴ２１１及び２１２の各々のスイッチング損失を小さくすることができる。以下、その根拠となる動作を説明する。
【００５０】
まず、電圧Ｖｉｎが正になる半周期（図４の時刻ａ−ｃ間）で行われる各ＦＥＴのスイッチング動作においてスイッチング損失の低減が図られる理由を、図４に表す時刻ｂ近傍の時刻における例において、説明する。
【００５１】
図５は、図４に表す時刻ｂ近傍の期間を拡大して、電圧Ｖｉｎ、信号ＳＰＷＭ１、ＳＰＷＭ２、ＳＰＷＭ５及びＳＰＷＭ６を表した図である。
【００５２】
図５に表す時刻ｂ１における信号ＳＰＷＭ２はオンレベルである。そのため、ＦＥＴ２１２はソース−ドレイン間を短絡している。これにより、チョークコイル２４１、チョークコイル２４３、ＦＥＴ２１２のソース−ドレイン間、ダイオード２３４の経路に電流が流れる。そして、チョークコイル２４１に、電流が流れることによるエネルギーが蓄積される。
【００５３】
次に、時刻ｂ２において、信号ＳＰＷＭ２がオンレベルからオフレベルへ移行する。
【００５４】
時刻ｂ２−ｂ３間は、図４を参照して説明した、信号ＳＰＷＭ１及びＳＰＷＭ２がいずれもオフレベルの期間である。この期間においては、時刻ｂ２以前においてチョークコイル２４１に蓄積されたエネルギーによる自己誘導により、チョークコイル２４２、ＦＥＴ２１１と並列に接続されたダイオード２３１、コンデンサ２５１、ダイオード２３４を含む経路に電流が流れる。またチョークコイル２４３に蓄積されたエネルギーによる自己誘導によりチョークコイル２４３、コンデンサ２５２、ダイオード２３５、コンデンサ２５１、ダイオード２３４を含む経路に電流が流れる。時刻ｂ３においては、そのような電流が生じている。
【００５５】
この電流が流れている状態の時刻ｂ３において、信号ＳＰＷＭ１及びＳＰＷＭ５はオフレベルからオンレベルに移行する。これにより、ＦＥＴ２１１及び２１５は、オフからオンに移行する。
【００５６】
ＦＥＴ２１１と並列に接続されたダイオード２３１が上述のように通電しているということは、ＦＥＴ２１１のソース−ドレイン間の電圧がゼロに近いことを意味する。そのため、ＦＥＴ２１１のスイッチングは、各々のソース−ドレイン間の電圧がほぼゼロの状態で行われる。
【００５７】
また、ＦＥＴ２１５と並列に接続されたダイオード２３５が上述のように通電しているということは、ＦＥＴ２１５のソース−ドレイン間の電圧がゼロに近いことを意味する。そのため、ＦＥＴ２１５のスイッチングは、各々のソース−ドレイン間の電圧がほぼゼロの状態で行われる。
【００５８】
従い、ＦＥＴ２１１及びＦＥＴ２１５がオフからオンに移行する際のスイッチング損失は、図１に表すＦＥＴ２１１がオフからオンに移行する際のスイッチング損失と比較して低減される。
【００５９】
その後、時刻ｂ３−ｂ４間においては、信号ＳＰＷＭ１及びＳＰＷＭ５はオンレベルでありＳＰＷＭ２はオフレベルである。そのため、ＦＥＴ２１１及びＦＥＴ２１５はオンでありＦＥＴ２１２はオフである。そして、時刻ｂ３以降においてチョークコイル２４３に蓄積されたエネルギーによる自己誘導により電流の放出が完了とする。すると、チョークコイル２４３からの放出電流により充電されたコンデンサ２５２により、コンデンサ２５２、チョークコイル２４３、チョークコイル２４２、ＦＥＴ２１１のソース−ドレイン間を含む経路を、この向きに、電流が流れる。
【００６０】
その後、時刻ｂ４において信号ＳＰＷＭ１及びＳＰＷＭ５が、オンレベルからオフレベルに切り替わる。これにより、ＦＥＴ２１１及びＦＥＴ２１５が、オンからオフへ移行する。
【００６１】
その後、時刻ｂ４−ｂ５間において、チョークコイル２４３に蓄えられたエネルギーによる自己誘導によりＦＥＴ２１２のソース−ドレイン間に並列接続されるダイオード２３２に電流が流れる。
【００６２】
その後、時刻ｂ５において、信号ＳＰＷＭ２は、オフレベルからオンレベルに切り替わる。これにより、ＦＥＴ２１２は、オフからオンへ移行する。その際に、ＦＥＴ２１２に並列に接続されるダイオード２３２には電流が流れており、ＦＥＴ２１２のソース／ドレイン間の電圧はほぼゼロである。そのため、ＦＥＴ２１２は、ソース／ドレイン間の電圧がほぼゼロの状態でスイッチングを行う。そのため、ＦＥＴ２１２のスイッチング損失は、図１に表す場合と比較して低減される。
【００６３】
なお、電圧Ｖｉｎが正になる半周期（図４の時刻ａ−ｃ間）で信号ＳＰＷＭ５を常にオンレベルにはせず、信号ＳＰＷＭ１と等しくするのは、以下の理由による。
【００６４】
信号ＳＰＷＭ５を当該半周期の間オンレベルにすると、コンデンサ２５１には、電源８０１からの入力電圧のピーク電圧以上の電圧が印加される。その理由は、回路部２００の回路が昇圧回路のため、出力電圧は入力電圧のピーク値より大きな値になるためである。そのため、ＦＥＴ２１５がオンの状態でＦＥＴ２１２がオンになるとコンデンサ２５１、ＦＥＴ２１５のソース−ドレイン間、コンデンサ２５２、ＦＥＴ２１２のソースドレイン間、コンデンサ２５１を含む電流ループに、この向きに電流が流れる。当該電流ループ内で電流を制限するものはＦＥＴ２１５及びＦＥＴ２１２のソース−ドレイン間抵抗のみであり、この抵抗の抵抗値は一般的なＦＥＴでは０．１Ω程度と低いため、当該電流ループには突入電流が流れる。当該突入電流により、ＦＥＴ２１２及びＦＥＴ２１５のソース−ドレイン間での損失が増大するのが、上記理由である。
【００６５】
以上の説明は、配線２７１の電圧が配線２７２の電圧よりも高くなる半周期（図４の時刻ａ−ｃ間）に行われる、ＦＥＴ２１１及び２１２の、他のスイッチング動作についても当てはまる。
【００６６】
次に、配線２７１の電圧が配線２７２の電圧よりも低くなる半周期（図４の時刻ｃ−ｅ間）で行われる各ＦＥＴのスイッチング動作において、スイッチング損失が低減される理由を、図４に表す時刻ｄ近傍の時刻における例により、説明する。
【００６７】
図６は、図４に表す時刻ｄ近傍の時間を拡大して電圧Ｖｉｎ及び信号ＳＰＷＭ１、ＳＰＷＭ２、ＳＰＷＭ５及びＳＰＷＭ６を表した図である。
【００６８】
図６に表す時刻ｄ１における信号ＳＰＷＭ１はオンレベルである。そのため、ＦＥＴ２１１はソース−ドレイン間を短絡している。これにより、ダイオード２３３、ＦＥＴ２１１のソース−ドレイン間、チョークコイル２４２、チョークコイル２４１を含む経路に、この順に、電流が流れる。そして、チョークコイル２４１に、電流が流れることによるエネルギーが蓄積される。
【００６９】
次に、時刻ｄ２において、ＦＥＴ２１１がオンからオフへ移行する。
【００７０】
時刻ｄ２−ｄ３間は、図４を参照して説明した、信号ＳＰＷＭ１及びＳＰＷＭ２が、いずれも、オフレベルの期間である。この期間においては、ダイオード２３３、コンデンサ２５１、ＦＥＴ２１２と並列に接続されたダイオード２３２、チョークコイル２４３を含む経路に、この順に、電流が流れる。当該電流は、時刻ｄ２以前においてチョークコイル２４１に蓄積されたエネルギーによる自己誘導によるものである。
【００７１】
またダイオード２３３、コンデンサ２５１、ＦＥＴ２１６と並列に接続されたダイオード２３６、コンデンサ２５３、チョークコイル２４２及びチョークコイル２４１を含む経路に、この順に電流が流れる。当該電流は、チョークコイル２４２に蓄積されたエネルギーによる自己誘導によるものである。時刻ｄ３においては、そのような電流が生じている。
【００７２】
この電流が流れている時刻ｄ３において、信号ＳＰＷＭ２及びＳＰＷＭ６がオフレベルからオンレベルに移行する。これにより、ＦＥＴ２１２及びＦＥＴ２１６は、オフからオンへ移行する。
【００７３】
ＦＥＴ２１２と並列に接続されたダイオード２３２が上述のように通電しているということは、ＦＥＴ２１２のソース−ドレイン間の電圧がゼロに近いことを意味する。そのため、ＦＥＴ２１２のスイッチングは、各々のソース−ドレイン間の電圧がほぼゼロの状態で行われる。
【００７４】
また、ＦＥＴ２１６と並列に接続されたダイオード２３６が上述のように通電しているということは、ＦＥＴ２１６のソース−ドレイン間の電圧がゼロに近いことを意味する。そのため、ＦＥＴ２１６のスイッチングは、各々のソース−ドレイン間の電圧がほぼゼロの状態で行われる。
【００７５】
従い、ＦＥＴ２１２及びＦＥＴ２１６がオフからオンへ移行する際のスイッチング損失は、図１に表すＦＥＴ２１２がオフからオンへ移行する際のスイッチング損失より低減される。
【００７６】
その後、時刻ｄ３−ｄ４間においては、信号ＳＰＷＭ２及びＳＰＷＭ６はオンレベルでありＳＰＷＭ１はオフレベルである。そして、ＦＥＴ２１２及びＦＥＴ２１６がオンでありＦＥＴ２１１はオフである。そして、時刻ｄ３以降においてチョークコイル２４２に蓄積されたエネルギーによる自己誘導による電流の放出が完了する。すると、ＦＥＴ２１６のソース−ドレイン間、ＦＥＴ２１２のソース−ドレイン間、チョークコイル２４３、チョークコイル２４２及びコンデンサ２５３を含む経路を、この順に、電流が流れる。当該電流は、チョークコイル２４２からの電流により充電されたコンデンサ２５３からの放電により生じるものである。
【００７７】
その後、時刻ｄ４において信号ＳＰＷＭ２及び信号ＳＰＷＭ６が、オンレベルからオフレベルに切り替わる。これにより、ＦＥＴ２１２及びＦＥＴ２１6が、オンからオフへ移行する。
【００７８】
その後、時刻ｄ４−ｄ５間において、チョークコイル２４２に蓄えられたエネルギーによる自己誘導によりコンデンサ２５３に充電されていた電荷は、ＦＥＴ２１１のソース−ドレイン間に並列接続されるダイオード２３１に電流が流れる。
【００７９】
その後、時刻ｄ５において、信号ＳＰＷＭ１は、オフレベルからオンレベルに切り替わる。これにより、ＦＥＴ２１１は、オフからオンへ移行する。
【００８０】
その際に、ＦＥＴ２１１に並列に接続されるダイオード２３１には電流が流れており、ＦＥＴ２１１のソース／ドレイン間の電圧はほぼゼロである。そのため、ＦＥＴ２１１は、ソース／ドレイン間の電圧がほぼゼロの状態でスイッチングを行う。
【００８１】
そのため、ＦＥＴ２１１のスイッチング損失は、図１に表すＦＥＴ２１１のスイッチング電圧と比較して低減される。
【００８２】
なお、電圧Ｖｉｎが負になる半周期（図４の時刻ｃ−ｅ間）で信号ＳＰＷＭ６を常にオンレベルにはせず、信号ＳＰＷＭ２と等しくするのは、以下の理由による。
【００８３】
信号ＳＰＷＭ６を当該半周期の間オンレベルにすると、コンデンサ２５１には、電源８０１からの入力電圧のピーク電圧以上の電圧が印加される。その理由は、回路部２００の回路が昇圧回路のため、出力電圧は入力電圧のピーク値より大きな値になるためである。そのため、ＦＥＴ２１６がオンの状態でＦＥＴ２１１がオンになるとコンデンサ２５１、ＦＥＴ２１1のドレイン−ソース間、コンデンサ２５３、ＦＥＴ２１6のドレイン−ソース間、コンデンサ２５１を含む電流ループに、この向きに電流が流れる。当該電流ループ内で電流を制限するものはＦＥＴ２１１及びＦＥＴ２１６のドレイン−ソース間抵抗のみであり、この抵抗の抵抗値は一般的なＦＥＴでは０．１Ω程度と低いため、当該電流ループには突入電流が流れる。当該突入電流により、ＦＥＴ２１１及びＦＥＴ２１６のドレイン−ソース間での通電損失が増大するのが、上記理由である。
【００８４】
以上の説明は、配線２７１の電圧が配線２７２の電圧よりも低くなる半周期（図４の時刻ｃ−ｅ間）に行われる、各ＦＥＴの他のスイッチング動作についても当てはまる。
【００８５】
以上により、図３に表す整流装置は、図１に表す整流装置１０１と比較して、ＦＥＴ２１１及びＦＥＴ２１２のスイッチング損失を低減し得る。
［効果］
本実施形態の整流装置は、上述の動作により、一般的な整流装置と比較して、スイッチング損失を低減し得る。
＜第二実施形態＞
第二実施形態は、ＦＥＴとダイオードとの並列接続の各々に対して、さらにコンデンサを並列接続する整流装置に関する実施形態である。
［構成］
図７は、第二実施形態の整流装置の例である整流装置１００の構成を表す図である。
【００８６】
図７に表す整流装置１００は、以下の説明が、図３に表す第一実施形態の整流装置１００の説明と異なる。以下、図７に表す第二実施形態の整流装置１００の図３に表す第一実施形態の整流装置と異なる部分について説明する。第一実施形態の説明と以下の説明とが矛盾する場合は、以下の説明を優先する。
【００８７】
回路部２００は、図３に表す第一実施形態の整流装置１００が備える構成に加えてコンデンサ２２１、２２２、２２５及び２２６を備える。
【００８８】
コンデンサ２２１、２２２、２２５及び２２６の各々は、ＦＥＴ２１１、２１２、２１５及び２１６の各々のソース及びドレインに並列に接続される。
［動作］
以下、図７に表す整流装置１００の動作のうち図３に表す整流装置１００の動作と異なる部分について説明する。以下の説明と図３の説明とが矛盾するときは、以下の説明を優先する。
【００８９】
図５に表す時刻ｂ２において、ＦＥＴ２１２がオンからオフへ移行する際に、ＦＥＴ２１２のソース−ドレイン間電圧は上昇する。しかしながら、当該上昇は、ＦＥＴ２１２と並列に接続されたコンデンサ２２２により遅れる。一方、ＦＥＴ２１２のソース−ドレイン間を流れる電流は急速にゼロに近づく。すなわち、ソース−ドレイン間の電圧上昇が遅れ、当該電圧がまだ小さいうちに、ソース−ドレイン間をオフにするスイッチング動作が行われる。そのため、ＦＥＴ２１２がオンからオフへ移行する際のスイッチング損失は、コンデンサ２２２が存在しない図３の整流装置１００より低減される。
【００９０】
また、図５に表す時刻ｂ４においてＦＥＴ２１１及び２１５がオンからオフへ移行する際に、ＦＥＴ２１１及び２１５の各々のソース−ドレイン間の電圧は上昇する。しかしながら、ＦＥＴ２１１及び２１５の各々のソース−ドレイン間の電圧上昇は、ＦＥＴ２１１に並列に接続されたコンデンサ２２１及びＦＥＴ２１５に並列に接続されたコンデンサ２２５により遅れる。一方、ＦＥＴ２１１のソース−ドレイン間を流れる電流は急速にゼロに近づく。すなわち、ソース−ドレイン間の電圧上昇が遅れ、当該電圧がまだ小さいうちに、ソース−ドレイン間をオフにするスイッチング動作が行われる。そのため、ＦＥＴ２１１及び２１５におけるスイッチング損失は、コンデンサ２２１及び２２５が存在しない図３の整流装置１００より低減される。
【００９１】
また、図６に表す時刻ｄ２において、ＦＥＴ２１１がオンからオフへ移行する際に、ＦＥＴ２１１のソース−ドレイン間の電圧は、当該移行により上昇する。しかしながら、当該上昇は、ＦＥＴ２１１と並列に接続されたコンデンサ２２１により遅れる。一方、ＦＥＴ２１１のソース−ドレイン間の電流は急速にゼロに近づく。すなわち、ソース−ドレイン間の電圧上昇が遅れ、当該電圧がまだ小さいうちに、ソース−ドレイン間をオフにするスイッチング動作が行われる。そのため、ＦＥＴ２１１がオンからオフへ移行する際のスイッチング損失は、コンデンサ２２１が存在しない図３の整流装置１００と比較して低減される。
【００９２】
また、図６に表す時刻ｄ４においてＦＥＴ２１２及び２１６がオンからオフへ移行する際に、ＦＥＴ２１２及び２１６の各々のソース−ドレイン間の電圧は上昇する。しかしながら、ＦＥＴ２１２及び２１６の各々のソース−ドレイン間の電圧上昇は、ＦＥＴ２１２に並列に接続されたコンデンサ２２２、及び、ＦＥＴ２１６に並列に接続されたコンデンサ２２６、により遅れる。一方、ＦＥＴ２１２及び２１６のソース−ドレイン間を流れる電流は急速にゼロに近づく。すなわち、ソース−ドレイン間の電圧上昇が遅れ、当該電圧がまだ小さいうちに、ソース−ドレイン間をオフにするスイッチング動作が行われる。そのため、ＦＥＴ２１２及び２１６におけるスイッチング損失は、コンデンサ２２２及び２２６が存在しない図３の整流装置１００より低減される。
【００９３】
以上により、図７に表す整流装置は、図３に表す整流装置１００と比較して、ＦＥＴ２１１及びＦＥＴ２１２のスイッチング損失を一層低減し得る。
［効果］
本実施形態の整流装置は、上述の動作により、第一実施形態の整流装置と比較して、さらに、スイッチング損失を低減し得る。
＜第三実施形態＞
第三実施形態は、整流回路中に設けられた他のダイオードが通電するタイミングで、そのダイオードに並列接続されたＦＥＴを通電させる整流装置に関する実施形態である。
［構成］
図８は、第三実施形態の整流装置の例である整流装置１００の構成を表す概念図である。また、図９は図８に表す制御部が生成する各ＰＷＭ制御信号を表すイメージ図である。
【００９４】
図８に表す整流装置１００においては、図３に表す整流装置１００におけるダイオード２３３に並列にＦＥＴ２１３とコンデンサ２２３とが接続されている。また、図８に表す整流装置１００においては、図３に表す整流装置１００におけるダイオード２３４に並列にＦＥＴ２１４とコンデンサ２２４とが接続されている。
【００９５】
図８に表す制御部３００は、ＦＥＴ２１３及び２１４の各々のゲートへ、ＰＷＭ制御信号である信号Ｓ３及びＳ４を送付する。
【００９６】
信号Ｓ３は、図９に表す時刻ａ直前の信号ＳＰＷＭ２がオンレベルからオフレベルに切り替わるタイミングにおいて、オンレベルからオフレベルに切り替わるものである。信号Ｓ３は、また、時刻ｃ直後の信号ＳＰＷＭ１がオフレベルからオンレベルに切り替わるタイミングにおいて、オフレベルからオンレベルに切り替わるものである。
【００９７】
信号Ｓ４は、図９に表す時刻ａ直後の信号ＳＰＷＭ１がオンレベルからオフレベルに切り替わるタイミングにおいて、オフレベルからオンレベルに切り替わるものである。信号Ｓ４は、また、時刻ｃ直前の信号ＳＰＷＭ２がオンレベルからオフレベルに切り替わるタイミングにおいて、オンレベルからオフレベルに切り替わるものである。
［動作］
以下、図８に表す整流装置１００の動作のうち図３に表す整流装置１００の動作と異なる部分について説明する。以下の説明と図３の説明とが矛盾するときは、以下の説明を優先する。
【００９８】
図８に表す整流装置１００においては、ダイオード２３３に電流が流れるタイミングにおいてＦＥＴ２１３のソース−ドレイン間が短絡される。ダイオード２３３とＦＥＴ２１３のソース及びドレインとを並列に接続した組合せの、ダイオード２３３に電流が流れる向きの合成抵抗は、ダイオード２３３のみの場合と比較して小さくなる。従い、図８に表すダイオード２３３とＦＥＴ２１３のソース及びドレインとを並列に接続した組合せは、図３に表すＦＥＴ２１３が存在しない場合と比較して、通電損失を低減し得る。
【００９９】
さらに、ＦＥＴ２１３のオフからオンへのスイッチングは、ダイオード２３３が通電している状態で行われる。そのため、当該スイッチングが、ソース−ドレイン間の電圧が非常に小さい状態でのものである。そのため、ＦＥＴ２１３のオフからオンへのスイッチングに係るスイッチング損失は非常に小さい。
【０１００】
また、ＦＥＴ２１３のオンからオフへのスイッチングによるソース−ドレイン間電圧の上昇は、コンデンサ２２５により遅れる。その間、ソース−ドレイン間電流は急速にゼロに近づく。そのため、ＦＥＴ２１３のオンからオフへのスイッチングに係るスイッチング損失も非常に小さい。
【０１０１】
そのため、ＦＥＴ２１３、コンデンサ２２３及びダイオード２３３の組合せは、ＦＥＴ２１３及びコンデンサ２２３がない場合と比較して、通電損失とスイッチング損失との和を低減し得る。
【０１０２】
以上の説明は、ＦＥＴ２１４、コンデンサ２２４及びダイオード２３４の組合せについても当てはまる。
【０１０３】
そのため、図８に表す整流装置１００は、図７に表す整流装置１００と比較して、通電損失とスイッチング損失との和を低減し得る。
［効果］
第三実施形態の整流装置は、第二実施形態の整流装置と比較して、通電損失とスイッチング損失との和をさらに低減し得る。
【０１０４】
以上では、各スイッチング素子としてＦＥＴを用いる例を説明した。しかしながら、スイッチング素子は、制御部からの信号によりオン、オフが制御され得るものであればＦＥＴ以外であっても構わない。
【０１０５】
図１０は、実施形態の整流装置の最小限の構成を表す整流装置１００ｘの構成を表すブロック図である。
【０１０６】
整流装置１００ｘは、三端子インダクタ回路２４１ｘと、第一のスイッチ回路２１１ｘと、第二のスイッチ回路２１６ｘと、第三のスイッチ回路２１５ｘと第四のスイッチ回路２１２ｘとを備える。整流装置１００ｘは、さらに、第一の整流素子２３３ｘと、第二の整流素子２３４ｘと、平滑回路２５１ｘとを備える。
【０１０７】
三端子インダクタ回路２４１ｘは、第一の端子ＴＸ１、第二の端子ＴＸ２及び第三の端子ＴＸ３の相互の間に所定のインダクタンスが設定されている。
【０１０８】
第一のスイッチ回路２１１ｘ及び第二のスイッチ回路２１６ｘは、第二の端子ＴＸ２と第一の共通線ＫＸ１及び第二の共通線ＫＸ２の各々の間に接続されている。
【０１０９】
第三のスイッチ回路２１５ｘと第四のスイッチ回路２１２ｘとは、第三の端子ＴＸ３と第一の共通線ＫＸ１及び第二の共通線ＫＸ２の各々の間に接続されている。
【０１１０】
第一の整流素子２３３ｘ及び第二の整流素子２３４ｘは、第一の共通線ＫＸ１及び第二の共通線ＫＸ２の間に同じ向きに接続点ＳＸ１を介して直列接続されている。
【０１１１】
平滑回路２５１ｘは、前記第一及び第二の共通線の間に接続されている。
【０１１２】
第一のスイッチ回路２１１ｘ、第二のスイッチ回路２１６ｘ、第三のスイッチ回路２１５ｘ及び第四のスイッチ回路２１２ｘは、各々入力信号に応じて開閉が制御される第一乃至第四のスイッチ素子を備える。第一のスイッチ回路２１１ｘ、第二のスイッチ回路２１６ｘ、第三のスイッチ回路２１５ｘ及び第四のスイッチ回路２１２ｘは、さらに、該スイッチ素子の各々と並列に前記向きに接続される整流素子を備える。
【０１１３】
第二のスイッチ回路２１６ｘ及び第三のスイッチ回路２１５ｘは、さらに、前記スイッチ素子及び前記整流素子に直列に接続されるコンデンサを備える。
【０１１４】
接続点ＳＸ１と第一の端子ＴＸ１との間に交流電圧が印加される間、接続点ＳＸ１の電位が第一の端子ＴＸ１の電位より低い場合は、前記入力信号は次のように設定される。すなわち、前記入力信号は、前記第四のスイッチ素子が前記第一及び第三のスイッチ素子の閉成に先立ち及び開成以降に各々開成し及び閉成し、前記第二のスイッチ素子が開成されるように、設定される。
【０１１５】
接続点ＳＸ１と第一の端子ＴＸ１との間に交流電圧が印加される間、上記以外の場合は、前記入力信号は次のように設定される。すなわち、前記入力信号は、前記第一のスイッチ素子が前記第一のスイッチ素子が前記第二及び第四のスイッチ素子の閉成に先立ち及び開成以降に各々開成し及び閉成し、前記第三のスイッチ素子が開成されるように設定される。
【０１１６】
第一実施形態の図３前記の説明で述べたように、上記構成により、前記第一乃至第四スイッチ素子の各々が開成する際に、前記第一乃至第四スイッチ素子の各々に並列に接続された前記整流素子に電流が流れる。
【０１１７】
前記第一乃至第四スイッチ素子の各々に並列接続された前記整流素子が通電するということは、前記第一乃至第四スイッチ素子の各々の端子間の電圧が非常に小さいレベルであることを意味する。従い、前記第一乃至第四スイッチ素子の各々の開成は、前記端子間の抵抗が非常に小さいレベルの状態で行われる。そのため、整流装置１００ｘは、一般的な整流装置と比較して、スイッチング損失を低減し得る。
【０１１８】
そのため、整流装置１００ｘは、前記構成により、［発明の効果］の項に記載した効果を奏する。
【０１１９】
なお、整流装置１００ｘは、例えば、図３、図７及び図８に表す整流装置１００である。
【０１２０】
三端子インダクタ回路２４１ｘは、例えば、図３、図６及び図８に表す、チョークコイル２４１乃至２４３の組合せである。
【０１２１】
また、第一のスイッチ回路２１１ｘは、例えば、図３、図６及び図８に表す、ＦＥＴ２１１とダイオード２３１との組合せである。
【０１２２】
また、第二のスイッチ回路２１６ｘは、例えば、図３、図６及び図８に表す、ＦＥＴ２１６とダイオード２３６との組合せである。
【０１２３】
また、第三のスイッチ回路２１５ｘは、例えば、図３、図６及び図８に表す、ＦＥＴ２１５とダイオード２３５との組合せである。
【０１２４】
また、第四のスイッチ回路２１２ｘは、例えば、図３、図６及び図８に表す、ＦＥＴ２１２とダイオード２３２との組合せである。
【０１２５】
また、第一の整流素子２３３ｘは、例えば、図３、図６及び図８に表す、ダイオード２３３である。
【０１２６】
また、第二の整流素子２３４ｘは、例えば、図３、図６及び図８に表す、ダイオード２３４である。
【０１２７】
また、平滑回路２５１ｘは、例えば、図３、図６及び図８に表す、コンデンサ２５１である。
【０１２８】
また、第一の端子ＴＸ１は、例えば、図３、図６及び図８に表す、チョークコイル２４１のａ端子である。
【０１２９】
また、第二の端子ＴＸ２は、例えば、図３、図６及び図８に表す、チョークコイル２４２のｂ端子である。
【０１３０】
また、第三の端子ＴＸ３は、例えば、図３、図６及び図８に表す、チョークコイル２４３のｂ端子である。
【０１３１】
また、第一の共通線ＫＸ１は、例えば、図３、図６及び図８に表す、第一の共通線Ｋ１である。
【０１３２】
また、第二の共通線ＫＸ２は、例えば、図３、図６及び図８に表す、第二の共通線Ｋ２である。
【０１３３】
また、接続点ＳＸ１は、例えば、図３、図６及び図８に表す、接続点Ｓ１である。
【０１３４】
また、前記第一乃至第四のスイッチ素子は、例えば、図３、図６及び図８に表す、ＦＥＴ２１１、２１６、２１５及び２１６である。
【０１３５】
また、前記整流素子は、例えば、図３、図６及び図８に表す、ダイオード２３１、２３６、２３５及び２３６である。
【０１３６】
また、前記コンデンサは、例えば、図３、図６及び図８に表す、コンデンサ２５２及び２５３である。
【０１３７】
また、前記入力信号は、例えば、図４、図５、図７及び図９に表す、信号ＳＰＷＭ１、ＳＰＷＭ６、ＳＰＷＭ５及びＳＰＷＭ２である。
【０１３８】
以上、本発明の各実施形態を説明したが、本発明は、前記した実施形態に限定されるものではなく、本発明の基本的技術的思想を逸脱しない範囲で更なる変形、置換、調整を加えることができる。例えば、各図面に示した要素の構成は、本発明の理解を助けるための一例であり、これらの図面に示した構成に限定されるものではない。
【０１３９】
また、前記の実施形態の一部又は全部は、以下の付記のようにも記述され得るが、以下には限られない。
（付記１）
第一乃至第三の端子相互の間に所定のインダクタンスが設定された三端子インダクタ回路と、
前記第二の端子と第一及び第二の共通線各々の間に接続された第一及び第二のスイッチ回路と、
前記第三の端子と第一及び第二の共通線各々の間に接続された第三及び第四のスイッチ回路と、
前記第一及び第二の共通線の間に同じ向きに接続点を介して直列接続された第一及び第二の整流素子と、
前記第一及び第二の共通線の間に接続された平滑回路と
を備え、
前記第一乃至第四のスイッチ回路は、各々入力信号に応じて開閉が制御される第一乃至第四のスイッチ素子と、該スイッチ素子の各々と並列に前記向きに接続される整流素子とを備え、
前記第二及び第三のスイッチ回路は、さらに、前記スイッチ素子及び前記整流素子に直列に接続されるコンデンサを備え、
前記接続点と前記第一の端子との間に交流電圧が印加される間、前記接続点の電位が前記第一の端子の電位より低い場合は、前記第四のスイッチ素子が前記第一及び第三のスイッチ素子の閉成に先立ち及び開成以降に各々開成し及び閉成し、前記第二のスイッチ素子が開成されるように、それ以外の場合は、前記第一のスイッチ素子が前記第一のスイッチ素子が前記第二及び第四のスイッチ素子の閉成に先立ち及び開成以降に各々開成し及び閉成し、前記第三のスイッチ素子が開成されるように前記入力信号が設定される、整流装置。
（付記２）
前記入力信号はパルス変調されたものである、付記１に記載された整流装置。
（付記３）
前記第一乃至第四のスイッチ素子は内部における電流経路を切り替える、付記１又は付記２に記載された整流装置。
（付記４）
前記第一及び第三のスイッチ素子が開成する前に前記第二及び第四のスイッチ素子が閉成している期間が存在する、付記１乃至付記３のうちのいずれか一に記載された整流装置。
（付記５）
前記第一乃至第四のスイッチ素子の各々が開成する際に、前記第一乃至第四のスイッチ素子の各々に並列に接続された前記整流素子が通電する、付記１乃至付記４のうちのいずれか一に記載された整流装置。
（付記６）
前記通電が、前記三端子インダクタ回路の備えるインダクタの自己誘導により生じる場合がある、付記５に記載された整流装置。
（付記７）
前記通電が、前記コンデンサからの放電により生じる場合がある、付記５又は付記６に記載された整流装置。
（付記８）
前記第一乃至第四のスイッチ素子の少なくともいずれかの端子間に並列に端子間コンデンサが接続されている付記１乃至付記７のうちのいずれか一に記載された整流装置。
（付記９）
前記第三のスイッチ素子は、前記交流電圧が正の間は、前記第一のスイッチ素子と同じタイミングで閉成及び開成し、前記交流電圧が負の間は、閉成し、
前記第二のスイッチ素子は、前記交流電圧が正の間は、閉成し、前記交流電圧が負の間は、前記第四のスイッチ素子と同じタイミングで閉成及び開成する、
付記１乃至付記８のうちのいずれか一に記載された整流装置。
（付記１０）
前記第一及び第二の整流素子の各々に並列に接続された接続スイッチ素子を備え、前記接続スイッチ素子には第二入力信号が入力される、付記１乃至付記９のうちのいずれか一に記載された整流装置。
（付記１１）
前記第二入力信号を供給する第二制御部をさらに備える、付記１０に記載された整流装置。
（付記１２）
前記第一及び第二の整流素子のうちの少なくともいずれかに並列に接続された第二端子間コンデンサを備える、付記１０又は付記１１に記載された整流装置。
（付記１３）
前記第一の整流素子に並列に接続された前記接続スイッチ素子は、前記交流電圧が正の間は、閉成し、前記交流電圧が負の間は、前記交流電圧が０近傍の所定の時間帯を除いて、開成し、
前記第二の整流素子に並列に接続された前記接続スイッチ素子は、前記時間帯を除いて、開成し、前記交流電圧が負の間は、閉成する、
付記１０乃至付記１２のうちのいずれか一に記載された整流装置。
（付記１４）
前記第一の端子が、前記交流電圧の供給源の一方の端子に接続され、
前記第一のスイッチ素子に並列に接続された前記整流素子のアノード端子は、前記第二の端子に接続され、
前記第一のスイッチ素子に並列に接続された前記整流素子のカソード端子は、前記第三のスイッチ素子に並列に接続された前記整流素子のカソード端子及び前記第一の整流素子のカソード端子に接続され、
前記第三のスイッチ素子に並列に接続された前記整流素子のアノード端子は前記コンデンサを介して前記第四のスイッチ素子に並列に接続された前記整流素子のカソード端子に接続され
前記第四のスイッチ素子に並列に接続された前記整流素子のアノード端子は、前記第二のスイッチ素子に並列に接続された前記整流素子のアノード端子及び前記第二の整流素子のアノード端子に接続され、
前記第二のスイッチ素子に並列に接続された前記整流素子のカソード端子は、前記コンデンサを介して、前記第二の端子に接続されている
付記１乃至付記１３のうちのいずれか一に記載された整流装置。
（付記１５）
前記入力信号を供給する制御部をさらに備える、付記１乃至付記１４のうちのいずれか一に記載された整流装置。
（付記１６）
前記第一乃至第四のスイッチ素子が電界効果トランジスタである、付記１乃至付記１５のうちのいずれか一に記載された整流装置。
（付記１７）
前記整流素子並びに前記第一及び第二の整流素子がダイオードである、付記１乃至付記１６のうちのいずれか一に記載された整流装置。
（付記１８）
付記１乃至付記１７のうちのいずれか一に記載された整流装置と前記交流電圧を発生する電源とを備える電源装置。
【符号の説明】
【０１４０】
１００、１００ｘ、１０１    整流装置
２００、２０１    回路部
２１１、２１２、２１３、２１４、２１５、２１６    ＦＥＴ
２１１ｘ    第一のスイッチ回路
２１２ｘ    第四のスイッチ回路
２１５ｘ    第三のスイッチ回路
２１６ｘ    第二のスイッチ回路
２３１、２３２、２３３、２３４、２３５、２３６    ダイオード
２４１、２４２、２４３    チョークコイル
２４１ｘ    三端子インダクタ回路
２２１、２２２、２２３、２２４、２２５、２２６、２５１、２５２、２５３    コンデンサ
２７１、２７２    配線
２８１    電流検出部
３００、３０１    制御部
８０１    電源
９０１    負荷
Ｋ１、ＫＸ１    第一の共通線
Ｋ２、ＫＸ２    第二の共通線
Ｓ１、ＳＸ１    接続点
ＴＸ１    第一の端子
ＴＸ２    第二の端子
ＴＸ３    第三の端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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