(57)【要約】【課題】  抵抗変化記憶素子に対して適切な立ち下り／立ち上がり制御を行うことが可能な記憶装置を提供する。【解決手段】  実施形態に係る記憶装置は、抵抗変化記憶素子１１と選択素子１２とを含むメモリセル１０と、ワード線２０と、メモリセルの一端に接続されたビット線３０と、演算増幅器４０と、演算増幅器の出力端子に接続された第１の端子と、ビット線に接続された第２の端子と、第３の端子とを有する出力回路と、キャパシタ６１と、充電回路部６２と、放電回路部６３とを含み、充電回路部の一端、放電回路部の一端及びキャパシタの一端が演算増幅器の反転入力端子に接続された充放電回路６０とを備え、メモリセルへの書き込み電圧の少なくとも立ち下り時において、メモリセルの他端の電位は放電回路部の他端の電位及びキャパシタの他端の電位よりも高く設定される。【選択図】  図１
2020047349.tif 000002
【特許請求の範囲】
【請求項１】
両端子間に印加される電圧の立ち下り速度に応じて低抵抗状態又は高抵抗状態を設定することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に直列に接続された選択素子と、を含むメモリセルと、
前記メモリセルを選択するための信号が供給されるワード線と、
前記メモリセルの一端に接続されたビット線と、
前記ビット線に接続された非反転入力端子と、反転入力端子と、出力端子とを有する演算増幅器と、
前記演算増幅器の出力端子に接続された第１の端子と、前記ビット線に接続された第２の端子と、所定の電位が与えられる第３の端子とを有する出力回路と、
キャパシタと、前記キャパシタを充電する充電回路部と、前記キャパシタを放電する放電回路部とを含み、前記充電回路部の一端、前記放電回路部の一端及び前記キャパシタの一端が前記演算増幅器の反転入力端子に接続された充放電回路と、
を備えた記憶装置であって、
前記メモリセルへの書き込み電圧の少なくとも立ち下り時において、前記メモリセルの他端の電位は前記放電回路部の他端の電位及び前記キャパシタの他端の電位よりも高く設定される
ことを特徴とする記憶装置。
【請求項２】
両端子間に印加される電圧の立ち下り速度に応じて低抵抗状態又は高抵抗状態を設定することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に直列に接続された選択素子と、を含むメモリセルと、
前記メモリセルを選択するための信号が供給されるワード線と、
前記メモリセルの一端に接続されたビット線と、
前記ビット線に接続された非反転入力端子と、反転入力端子と、出力端子とを有する演算増幅器と、
前記演算増幅器の出力端子に接続された第１の端子と、前記ビット線に接続された第２の端子と、所定の電位が与えられる第３の端子とを有する出力回路と、
キャパシタと、前記キャパシタを充電する充電回路部と、前記キャパシタを放電する放電回路部とを含み、前記充電回路部の一端、前記放電回路部の一端及び前記キャパシタの一端が前記演算増幅器の反転入力端子に接続された充放電回路と、
を備えた記憶装置であって、
前記メモリセルに接続された前記ビット線への書き込み電圧の少なくとも立ち上がり時において、前記メモリセルの他端の電位は前記充電回路部の他端の電位よりも低く設定される
ことを特徴とする記憶装置。
【請求項３】
両端子間に印加される電圧の立ち下り速度に応じて低抵抗状態又は高抵抗状態を設定することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に直列に接続された選択素子と、を含むメモリセルと、
前記メモリセルを選択するための信号が供給されるワード線と、
前記メモリセルの一端に接続されたビット線と、
前記ビット線に接続された非反転入力端子と、反転入力端子と、出力端子とを有する演算増幅器と、
前記演算増幅器の出力端子に接続された第１の端子と、前記ビット線に接続された第２の端子と、所定の電位が与えられる第３の端子とを有する出力回路と、
キャパシタと、前記キャパシタを充電する充電回路部と、前記キャパシタを放電する放電回路部とを含み、前記充電回路部の一端、前記放電回路部の一端及び前記キャパシタの一端が前記演算増幅器の反転入力端子に接続された充放電回路と、
前記ビット線に一端が接続されたブリーダー回路と、
を備えた記憶装置であって、
前記メモリセルに接続された前記ビット線への書き込み電圧の少なくとも立ち上がり時において、前記ブリーダー回路の他端の電位は前記充電回路部の他端の電位よりも低く設定される
ことを特徴とする記憶装置。
【請求項４】
両端子間に印加される電圧の立ち下り速度に応じて低抵抗状態又は高抵抗状態を設定することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に直列に接続された選択素子と、を含むメモリセルと、
前記メモリセルを選択するための信号が供給されるワード線と、
前記メモリセルの一端に接続されたビット線と、
前記ビット線に接続された非反転入力端子と、反転入力端子と、出力端子とを有する演算増幅器と、
前記演算増幅器の出力端子に接続された第１の端子と、前記ビット線に接続された第２の端子と、所定の電位が与えられる第３の端子とを有する出力回路と、
キャパシタと、前記キャパシタを充電する充電回路部と、前記キャパシタを放電する放電回路部とを含み、前記充電回路部の一端、前記放電回路部の一端及び前記キャパシタの一端が前記演算増幅器の反転入力端子に接続された充放電回路と、
を備えた記憶装置であって、
前記メモリセルに接続された前記ビット線への書き込み電圧の少なくとも立ち上がり時において、前記出力回路の第３の端子の電位は前記キャパシタの他端の電位よりも高く設定される
ことを特徴とする記憶装置。
【請求項５】
両端子間に印加される電圧の立ち下り速度に応じて低抵抗状態又は高抵抗状態を設定することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に直列に接続された選択素子と、を含むメモリセルと、
前記メモリセルを選択するための信号が供給されるワード線と、
前記メモリセルの一端に接続されたビット線と、
前記ビット線に接続された非反転入力端子と、反転入力端子と、出力端子とを有する演算増幅器と、
前記演算増幅器の出力端子に接続された第１の端子と、前記ビット線に接続された第２の端子と、所定の電位が与えられる第３の端子とを有する出力回路と、
キャパシタと、前記キャパシタを充電する充電回路部と、前記キャパシタを放電する放電回路部とを含み、前記充電回路部の一端、前記放電回路部の一端及び前記キャパシタの一端が前記演算増幅器の反転入力端子に接続された充放電回路と、
前記ビット線に接続されたブリーダー回路と、
を備えた記憶装置であって、
前記ブリーダー回路がオン状態になるタイミングと前記充電回路部によって前記キャパシタの充電が開始されるタイミングとは互いに対応する
ことを特徴とする記憶装置。
【請求項６】
前記選択素子は、３端子スイッチ素子を含み、
前記ワード線は、前記３端子スイッチ素子の制御端子に接続されている
ことを特徴とする請求項１乃至５のいずれか１項に記載の記憶装置。
【請求項７】
前記選択素子は、２端子スイッチ素子を含み、
前記ワード線は、前記２端子スイッチ素子の２つの端子のうち、前記抵抗変化記憶素子が接続されていない方の端子に接続されている
ことを特徴とする請求項１乃至５のいずれか１項に記載の記憶装置。
【請求項８】
前記放電回路部はトランジスタを含み、前記トランジスタのソースは前記放電回路部の他端に対応する
ことを特徴とする請求項１乃至５のいずれか１項に記載の記憶装置。
【請求項９】
前記出力回路はトランジスタを含み、前記トランジスタのゲートは前記出力回路の第１の端子に対応し、前記トランジスタのドレインは前記出力回路の第２の端子に対応し、前記トランジスタのソースは前記出力回路の第３の端子に対応する
ことを特徴とする請求項１乃至５のいずれか１項に記載の記憶装置。
【請求項１０】
両端子間に印加される電圧の立ち下り速度に応じて低抵抗状態又は高抵抗状態を設定することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に直列に接続された選択素子と、を含むメモリセルと、
前記メモリセルを選択するための信号が供給されるワード線と、
前記メモリセルの一端に接続されたビット線と、
前記ビット線に接続された非反転入力端子と、反転入力端子と、出力端子とを有する演算増幅器と、
前記演算増幅器の出力端子に接続された第１の端子と、前記ビット線に接続された第２の端子と、所定の電位が与えられる第３の端子とを有する出力回路と、
キャパシタと、前記キャパシタを充電する充電回路部と、前記キャパシタを放電する放電回路部とを含み、前記充電回路部の一端、前記放電回路部の一端及び前記キャパシタの一端が前記演算増幅器の反転入力端子に接続された充放電回路と、
を備えた記憶装置であって、
前記演算増幅器は、第１導電型の第１のトランジスタと、第１導電型の第２のトランジスタと、第１導電型の第３のトランジスタとを含み、
前記第１のトランジスタのソースと、前記第２のトランジスタのソースと、前記第３のトランジスタのドレインとは互いに接続され、
前記第１のトランジスタのゲートは前記演算増幅器の反転入力端子に対応し、前記第２のトランジスタのゲートは前記演算増幅器の非反転入力端子に対応し、前記第１のトランジスタのドレインは前記演算増幅器の出力端子に対応し、
前記第３のトランジスタのゲートには、前記第１のトランジスタのゲートに入力する信号の変動に応じた信号が入力される
ことを特徴とする記憶装置。
【請求項１１】
前記演算増幅器は、第２導電型の第４のトランジスタと、第２導電型の第５のトランジスタとをさらに含み、
前記第４のトランジスタのドレインは、前記第１のトランジスタのドレインに接続され、
前記第５のトランジスタのドレインは、前記第２のトランジスタのドレイン、前記第４のトランジスタのゲート及び前記第５のトランジスタのゲートに接続されている
ことを特徴とする請求項１０に記載の記憶装置。
【請求項１２】
前記第３のトランジスタのゲートには、前記第１のトランジスタのゲートに入力する信号と共通の信号が入力される
ことを特徴とする請求項１０に記載の記憶装置。
【請求項１３】
前記演算増幅器は、第１導電型の第６のトランジスタと、第１導電型の第７のトランジスタとをさらに含み、
前記第４のトランジスタのドレインは前記第６のトランジスタのドレインに接続され、前記第５のトランジスタのドレインは前記第７のトランジスタのドレインに接続され、
前記第６のトランジスタのゲート及び前記第７のトランジスタのゲートには、或る電位が与えられる
ことを特徴とする請求項１１に記載の記憶装置。
【請求項１４】
前記第１、第２、第６及び第７のトランジスタの閾電圧の絶対値は、前記充電回路部内のトランジスタ及び前記放電回路部内のトランジスタの閾電圧の絶対値よりも０．１〜０．２Ｖの範囲で高い
ことを特徴とする請求項１３に記載の記憶装置。
【請求項１５】
前記出力回路内のトランジスタの閾電圧の絶対値は、前記充電回路部内のトランジスタ及び前記放電回路部内のトランジスタの閾電圧の絶対値よりも０．１〜０．２Ｖの範囲で低い
ことを特徴とする請求項１乃至５のいずれか１項に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置（半導体記憶装置）に関する。
【背景技術】
【０００２】
半導体基板上にトランジスタと相変化メモリ（ＰＣＭ）素子等の抵抗変化記憶素子とが集積化された記憶装置（半導体集積回路装置）が提案されている。抵抗変化記憶素子は、印加電圧の立ち下り速度（低立ち下り速度及び高立ち下り速度）に応じて低抵抗状態（Ｓｅｔ）又は高抵抗状態（Ｒｅｓｅｔ）を設定することが可能である。
【０００３】
しかしながら、上述したような抵抗変化記憶素子を用いた記憶装置では、必ずしも適切な立ち下り／立ち上がり制御が行われているとは言えなかった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１７−４５８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
抵抗変化記憶素子に対して適切な立ち下り／立ち上がり制御を行うことが可能な記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る記憶装置は、両端子間に印加される電圧の立ち下り速度に応じて低抵抗状態又は高抵抗状態を設定することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に直列に接続された選択素子と、を含むメモリセルと、前記メモリセルを選択するための信号が供給されるワード線と、前記メモリセルの一端に接続されたビット線と、前記ビット線に接続された非反転入力端子と、反転入力端子と、出力端子とを有する演算増幅器と、前記演算増幅器の出力端子に接続された第１の端子と、前記ビット線に接続された第２の端子と、所定の電位が与えられる第３の端子とを有する出力回路と、キャパシタと、前記キャパシタを充電する充電回路部と、前記キャパシタを放電する放電回路部とを含み、前記充電回路部の一端、前記放電回路部の一端及び前記キャパシタの一端が前記演算増幅器の反転入力端子に接続された充放電回路と、を備えた記憶装置であって、前記メモリセルへの書き込み電圧の少なくとも立ち下り時において、前記メモリセルの他端の電位は前記放電回路部の他端の電位及び前記キャパシタの他端の電位よりも高く設定される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る記憶装置の第１の構成例を示した回路図である。
【図２】抵抗変化記憶素子の抵抗状態を設定するときの印加電圧を示した図である。
【図３】第１の実施形態に係る記憶装置における各部の電位関係について示した図である。
【図４】第１の実施形態に係る記憶装置の第２の構成例を示した回路図である。
【図５】第２の実施形態に係る記憶装置の第１の構成例を示した回路図である。
【図６】第２の実施形態に係る記憶装置における各部の電位関係について示した図である。
【図７】第２の実施形態に係る記憶装置の第２の構成例を示した回路図である。
【図８】第３の実施形態に係る演算増幅器の第１の構成例を示した回路図である。
【図９】第３の実施形態に係る演算増幅器の第２の構成例を示した回路図である。
【図１０】第３の実施形態に係る演算増幅器の第３の構成例を示した回路図である。
【図１１】第３の実施形態に係る演算増幅器の第４の構成例を示した回路図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して実施形態を説明する。
【０００９】
（実施形態１）
図１は、本実施形態に係る記憶装置（半導体集積回路装置）の第１の構成例を示した回路図である。
【００１０】
図１に示した記憶装置は、メモリセル１０、ワード線２０、ビット線３０、演算増幅器４０、出力回路５０及び充放電回路６０を含んでいる。
【００１１】
メモリセル１０は、抵抗変化記憶素子１１と、抵抗変化記憶素子１１に直列に接続された選択素子１２とを含んでいる。
【００１２】
抵抗変化記憶素子１１は、印加電圧の立ち下り速度に応じて低抵抗状態（Ｓｅｔ）又は高抵抗状態（Ｒｅｓｅｔ）が設定される。図２は、抵抗変化記憶素子１１の抵抗状態を設定するときの印加電圧を示した図である。図２（ａ）は高抵抗状態（Ｒｅｓｅｔ）を設定する場合の印加電圧波形であり、図２（ｂ）は低抵抗状態（Ｓｅｔ）を設定する場合の印加電圧波形である。図２に示すように、低抵抗状態（Ｓｅｔ）を設定する場合の印加電圧の立ち下り速度は、高抵抗状態（Ｒｅｓｅｔ）を設定する場合の印加電圧の立ち下り速度よりも遅い。抵抗変化記憶素子１１には、ＰＣＭ（phase change memory）素子、ｉＰＣＭ（interfacial phase change memory）素子、ＲｅＲＡＭ（resistive RAM）素子、或いはＣＢＲＡＭ（conduction bridge RAM）素子等を用いることができる。
【００１３】
選択素子１２は、抵抗変化記憶素子１１を選択するものである。すなわち、選択素子１２によって選択された抵抗変化記憶素子１１に対して書き込み及び読み出しを行うことができる。本構成例では、選択素子１２として３端子スイッチ素子であるＭＯＳトランジスタ（ＮＭＯＳトランジスタ）を用いている。
【００１４】
メモリセル１０には、ワード線２０及びビット線３０が接続されている。具体的には、ワード線２０とビット線３０との交差点にメモリセル１０が設けられている。ワード線２０には、メモリセル１０を選択するための信号ＶＷＬが供給される。すなわち、選択されたワード線２０からＭＯＳトランジスタ（選択素子１２）のゲート（制御端子）に選択信号を印加することで、ＭＯＳトランジスタがオン状態となる。ＭＯＳトランジスタ（選択素子１２）には抵抗変化記憶素子１１が直列に接続されているため、ＭＯＳトランジスタのソースの電位ＶＳＬとビット線３０の電位ＶＢＬとの間に所定の電位差を与えることで、抵抗変化記憶素子１１に対して書き込み或いは読み出しを行うことができる。
【００１５】
演算増幅器４０は、非反転入力端子、反転入力端子及び出力端子を有している。非反転入力端子には、ビット線３０が接続されており、電位ＶＢＬが印加される。反転入力端子には、後述する充放電回路６０が接続されており、参照電位ＶＲＥＦＢＬが印加される。
【００１６】
演算増幅器４０の出力には、出力回路としてＭＯＳトランジスタ（ＰＭＯＳトランジスタ）５０が接続され、ゲート（第１の端子）には演算増幅器４０の出力端子が接続され、ドレイン（第２の端子）にはビット線３０が接続され、ソース（第３の端子）には所定の電位が与えられている。
【００１７】
演算増幅器４０の反転入力端子には、充放電回路６０が接続されている。充放電回路６０は、キャパシタ６１と、キャパシタ６１を充電する充電回路部６２と、キャパシタ６１を放電する放電回路部６３とを含み、キャパシタ６１の一端、充電回路部６２の一端及び放電回路部６３の一端が演算増幅器４０の反転入力端子に接続されている。
【００１８】
充電回路部６２はＰＭＯＳトランジスタによって構成されており、このＰＭＯＳトランジスタのゲートにはプリチャージ信号ＶＰｒｃｈが供給される。プリチャージ信号ＶＰｒｃｈによってＰＭＯＳトランジスタ６２をオン状態にすることで、キャパシタ６１を充電することができる。
【００１９】
放電回路部６３は、ＮＭＯＳトランジスタ６３ａ及びＮＭＯＳトランジスタ６３ｂによって構成されている。ＮＭＯＳトランジスタ６３ａのゲートにはクエンチ信号ＶＱｕｅｎｃｈが供給され、ＮＭＯＳトランジスタ６３ｂのゲートにはバイアス信号ＶＢｉａｓが供給される。クエンチ信号ＶＱｕｅｎｃｈ及びバイアス信号ＶＢｉａｓによってＮＭＯＳトランジスタ６３ａ及びＮＭＯＳトランジスタ６３ｂをオン状態にすることで、キャパシタ６１を放電することができる。
【００２０】
本実施形態では、メモリセル１０の低電位側の電位ＶＳＬが、放電回路部６３の低電位側の電位（ＮＭＯＳトランジスタ６３ｂのソースの電位）ＶＳ１及びキャパシタ６１の低電位側の電位ＶＳ２よりも高く設定されている。言い換えると、電位ＶＳ１及び電位ＶＳ２が電位ＶＳＬよりも低く設定されている。電位ＶＳ１と電位ＶＳ２とは同じ電位であってもよい。このように電位を設定することにより、抵抗変化記憶素子１１に対して書き込みを行う際に、抵抗変化記憶素子１１への印加電圧の立ち下りを適切に制御することが可能となる。以下、説明を加える。
【００２１】
図３は、各部の電位関係について示した図である。図３の例では、放電回路部６３の低電位側の電位ＶＳ１及びキャパシタ６１の低電位側の電位ＶＳ２をゼロとしている。上述したように、本実施形態では、メモリセル１０の低電位側の電位ＶＳＬは、電位ＶＳ１及び電位ＶＳ２よりも高く設定されている。そのため、ビット線電位ＶＢＬの立ち下りの最後の部分（テール部分）を急峻にすることができる。仮に、電位ＶＳＬが電位ＶＳ１及び電位ＶＳ２と等しいとすると、演算増幅器４０の反転入力端子に印加される参照電位ＶＲＥＦＢＬが電位ＶＳＬ近傍で飽和してしまうため、ビット線電位ＶＢＬの立ち下りのテール部分が緩やかになってしまう。本実施形態では、参照電位ＶＲＥＦＢＬを電位ＶＳＬよりも低くすることができるため、ビット線電位ＶＢＬの立ち下りのテール部分を急峻にすることができる。
【００２２】
上述したように、本実施形態では、ビット線電位ＶＢＬのテール部分を急峻にすることができるため、抵抗変化記憶素子１１に対して書き込みを行う際に、抵抗変化記憶素子１１への印加電圧の立ち下りを適切に制御することが可能となる。
【００２３】
図４は、本実施形態に係る記憶装置の第２の構成例を示した回路図である。なお、基本的な事項は第１の構成例と同様であるため、第１の構成例で説明した事項の説明は省略する。
【００２４】
上述した第１の構成例ではメモリセル１０内の選択素子１２として３端子スイッチ素子を用いたが、本構成例では選択素子１３として２端子スイッチ素子を用いている。選択素子１３として２端子スイッチ素子を用いた場合には、ワード線２０はメモリセル１０の低電位側に接続される。
【００２５】
２端子スイッチ素子１３としては、ダイオード或いはカルコゲン元素等の抵抗変化記憶素子に含有される元素と同一の元素を含有した２端子スイッチ素子を用いることができる。
【００２６】
上記２端子スイッチ素子では、２端子間に印加される電圧が閾電圧又はビルトインポテンシャルよりも小さい場合には、２端子スイッチ素子は高抵抗状態（例えば、電気的に非導通状態）である。２端子間に印加される電圧が閾電圧又はビルトインポテンシャルよりも大きい場合には、２端子スイッチ素子は低抵抗状態（例えば、電気的に導通状態）である。２端子スイッチ素子は、双方向において、上述した機能を有していてもよい。上述したスイッチ素子は、Ｔｅ、Ｓｅ及びＳからなる群から選択された少なくとも１つのカルコゲン元素を含む。或いは、これらのカルコゲン元素を含有する化合物であるカルコゲナイドを含んでいてもよい。また、上述したスイッチ素子は、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ及びＳｂからなる群から選択された少なくとも１つの元素を含んでいてもよい。また、上述したスイッチ素子が抵抗変化記憶素子に含有される元素と同一の元素を含有する場合には、製造が容易になるため、好ましい。
【００２７】
選択素子１３として２端子スイッチ素子を用いた場合には、選択されたメモリセル１０に接続されたワード線２０と選択されたメモリセル１０に接続されたビット線３０との間に所定の電位差を与えることで、選択されたメモリセル１０に対して書き込み及び読み出しを行うことができる。
【００２８】
本構成例でも、上述した第１の構成例と同様に、メモリセル１０の低電位側の電位ＶＳＬが、放電回路部６３の低電位側の電位ＶＳ１及びキャパシタ６１の低電位側の電位ＶＳ２よりも高く設定されている。すなわち、図３に示したような各部の電位関係を有している。したがって、上述した第１の構成例と同様に、ビット線電位ＶＢＬの立ち下りの最後の部分（テール部分）を急峻にすることができ、抵抗変化記憶素子１１に対して書き込みを行う際に、抵抗変化記憶素子１１への印加電圧の立ち下りを適切に制御することが可能となる。
【００２９】
（実施形態２）
次に、第２の実施形態について説明する。なお、基本的な事項は第１の実施形態と同様であるため、第１の実施形態で説明した事項の説明は省略する。
【００３０】
図５は、本実施形態に係る記憶装置（半導体集積回路装置）の第１の構成例を示した回路図である。
【００３１】
図５に示した記憶装置は、メモリセル１０、ワード線２０、ビット線３０、演算増幅器４０、出力回路５０、充放電回路６０、ブリーダー回路７０及びキャパシタ８０を含んでいる。
【００３２】
第１の実施形態と同様、メモリセル１０は、抵抗変化記憶素子１１と、抵抗変化記憶素子１１に直列に接続された選択素子１２とを含んでいる。抵抗変化記憶素子１１及び選択素子１２の基本的な構成及び機能は、第１の実施形態の第１の構成例で述べた抵抗変化記憶素子１１及び選択素子１２と同様である。ただし、本構成例では、選択素子１２としてＰＭＯＳトランジスタを用いている。
【００３３】
メモリセル１０には、ワード線２０及びビット線３０が接続されている。ワード線２０及びビット線３０の基本的な構成及び機能は、第１の実施形態の第１の構成例で述べたワード線２０及びビット線３０と同様である。
【００３４】
演算増幅器４０は、非反転入力端子、反転入力端子及び出力端子を有している。非反転入力端子にはビット線３０が接続されており、電位ＶＢＬが入力される。反転入力端子には後述する充放電回路６０が接続されており、参照電位ＶＲＥＦＢＬが入力される。
【００３５】
演算増幅器４０の出力には、出力回路としてＭＯＳトランジスタ（ＮＭＯＳトランジスタ）５０が接続され、ゲート（第１の端子）には演算増幅器４０の出力端子が接続され、ドレイン（第２の端子）にはビット線３０が接続され、ソース（第３の端子）には電圧ＶＳＬが与えられる。
【００３６】
演算増幅器４０の反転入力端子には、充放電回路６０が接続されている。充放電回路６０は、キャパシタ６１と、キャパシタ６１を充電する充電回路部６２と、キャパシタ６１を放電する放電回路部６３とを含み、キャパシタ６１の一端、充電回路部６２の一端及び放電回路部６３の一端が演算増幅器４０の反転入力端子に接続されている。
【００３７】
充電回路部６２はＰＭＯＳトランジスタによって構成されており、このＰＭＯＳトランジスタのゲートにはバイアス電圧信号ＶＰＢｉａｓが供給される。バイアス電圧信号ＶＰＢｉａｓによってＰＭＯＳトランジスタ６２をオン状態にすることで、キャパシタ６１を充電することができる。
【００３８】
放電回路部６３は、ＮＭＯＳトランジスタ６３によって構成されている。ＮＭＯＳトランジスタ６３のゲートにはリセット信号ＶＲＥＳＥＴが供給される。リセット信号ＶＲＥＳＥＴによってＮＭＯＳトランジスタ６３をオン状態にすることで、キャパシタ６１を放電することができる。
【００３９】
本実施形態では、ビット線３０にブリーダー回路７０が接続されている。ブリーダー回路７０は、ＰＭＯＳトランジスタによって構成されている。ＰＭＯＳトランジスタのゲートにはブリーダーゲート信号ＶＢＬＥＥＤＥＲＧＡＴＥが供給され、ＰＭＯＳトランジスタのソースにはブリーダー電位ＶＢＬＥＥＤＥＲが供給されている。ブリーダーゲート信号ＶＢＬＥＥＤＥＲＧＡＴＥを、ＰＭＯＳトランジスタ７０が弱くオンする電位にすることで、ブリーダー回路７０を介して或る一定の電流が流れる。
【００４０】
本実施形態では、出力回路５０の低電位側の電位ＶＳＬが、放電回路部６３の低電位側の電位（ＮＭＯＳトランジスタ６３のソースの電位）ＶＳ１及びキャパシタ６１の低電位側の電位ＶＳ２よりも高く設定されている。言い換えると、電位ＶＳ１及び電位ＶＳ２が電位ＶＳＬよりも低く設定されている。電位ＶＳ１と電位ＶＳ２とは同じ電位であってもよい。このように電位を設定することにより、抵抗変化記憶素子１１に対して書き込みを行う際に、抵抗変化記憶素子１１の両端間に印加される電圧の立ち下り（すなわち、メモリセル１０に接続されたビット線３０への書き込み電圧の立ち上がり）を適切に制御することが可能となる。以下、説明を加える。
【００４１】
図６は、各部の電位関係について示した図である。図６の例では、放電回路部６３の低電位側の電位ＶＳ１及びキャパシタ６１の低電位側の電位ＶＳ２をゼロとしている。上述したように、本実施形態では、出力回路５０の低電位側の電位ＶＳＬは、電位ＶＳ１及び電位ＶＳ２よりも高く設定されている。そのため、ビット線電位ＶＢＬの立ち上がりの最初の部分を急峻にすることができる。仮に、電位ＶＳＬが電位ＶＳ１及び電位ＶＳ２と等しいとすると、演算増幅器４０の反転入力端子に印加される参照電位ＶＲＥＦＢＬの立ち上がり開始時に、参照電位ＶＲＥＦＢＬが電位ＶＳＬと等しくなっているため、ビット線電位ＶＢＬの立ち上がりの最初の部分が緩やかになってしまう。本実施形態では、参照電位ＶＲＥＦＢＬを電位ＶＳＬよりも低くすることができるため、ビット線電位ＶＢＬの立ち上がりの最初の部分を急峻にすることができる。
【００４２】
上述したように、本実施形態では、ビット線電位ＶＢＬの立ち上がりの最初の部分を急峻にすることができるため、抵抗変化記憶素子１１に対して書き込みを行う際に、抵抗変化記憶素子１１の両端間に印加される電圧の立ち下り（メモリセル１０に接続されたビット線３０への書き込み電圧の立ち上がり）を適切に制御することが可能となる。
【００４３】
また、本実施形態では、ＰＭＯＳトランジスタ６２のソース（充電回路部６２の高電位側の端子）の電位ＶＤＤＲＥＦは、ＰＭＯＳトランジスタ１２のソース（選択素子１２の高電位側の端子）の電位ＶＤＤよりも高い。すなわち、
ＶＤＤＲＥＦ＞ＶＤＤ
である。また、ＰＭＯＳトランジスタ６２のソース（充電回路部６２の高電位側の端子）の電位ＶＤＤＲＥＦは、ＰＭＯＳトランジスタ７０のソース（ブリーダー回路７０の高電位側の端子）の電位ＶＢＬＥＥＤＥＲよりも高い。すなわち、
ＶＤＤＲＥＦ＞ＶＢＬＥＥＤＥＲ
である。このように電位関係を設定することで、抵抗変化素子１１に対して書き込みを行う際に、ビット線電位ＶＢＬの立ち上がりの最後の部分（テール部分）を急峻にすることができる。そのため、抵抗変化素子１１の両端子間に印加される電圧の立ち下りを適切に制御することが可能となる。
【００４４】
また、本実施形態では、図６に示すように、ブリーダー回路（ＭＯＳトランジスタ）７０がオン状態になるタイミングと、充電回路部６２によってキャパシタ６１の充電が開始されるタイミングとが、互いに対応（同期）している。すなわち、本実施形態では、キャパシタ６１の充電が開始されるまでブリーダー回路７０をオフ状態にしておく。このような構成を採用することで、消費電力を低減することが可能である。
【００４５】
図７は、本実施形態に係る記憶装置の第２の構成例を示した回路図である。なお、基本的な事項は第１の構成例と同様であるため、第１の構成例で説明した事項の説明は省略する。
【００４６】
上述した第１の構成例ではメモリセル１０内の選択素子１２として３端子スイッチ素子を用いたが、本構成例では選択素子１３として２端子スイッチ素子を用いている。選択素子１３として２端子スイッチ素子を用いた場合には、ワード線２０はメモリセル１０の高電位側に接続される。
【００４７】
２端子スイッチ素子１３としては、第１の実施形態で述べた２端子スイッチ素子１３と同様に、ダイオード或いはカルコゲン元素等の抵抗変化記憶素子に含有される元素と同一の元素を含有した２端子スイッチ素子を用いることができる。
【００４８】
選択素子１３として２端子スイッチ素子を用いた場合には、選択されたメモリセル１０に接続されたワード線２０と選択されたメモリセル１０に接続されたビット線３０との間に所定の電位差を与えることで、選択されたメモリセル１０に対して書き込み及び読み出しを行うことができる。
【００４９】
本構成例でも、上述した第１の構成例と同様に、出力回路５０の低電位側の電位ＶＳＬが、放電回路部６３の低電位側の電位ＶＳ１及びキャパシタ６１の低電位側の電位ＶＳ２よりも高く設定されている。したがって、上述した第１の構成例と同様に、ビット線電位ＶＢＬの立ち上がりの最初の部分を急峻にすることができ、抵抗変化記憶素子１１に対して書き込みを行う際に、抵抗変化記憶素子１１の両端間に印加される電圧の立ち下り（メモリセル１０に接続されたビット線３０への書き込み電圧の立ち上がり）を適切に制御することが可能となる。
【００５０】
また、上述した第１の構成例と同様に、ブリーダー回路（ＭＯＳトランジスタ）７０がオン状態になるタイミングと、充電回路部６２によってキャパシタ６１の充電が開始されるタイミングとが、互いに対応（同期）しているため、消費電力を低減することが可能である。
【００５１】
（実施形態３）
次に、第３の実施形態について説明する。なお、基本的な事項は第１及び第２の実施形態と同様であるため、第１及び第２の実施形態で説明した事項の説明は省略する。
【００５２】
本実施形態は、主として、第１及び第２の実施形態で説明した演算増幅器４０に関するものである。
【００５３】
図８は、本実施形態に係る演算増幅器４０の第１の構成例を示した回路図である。
【００５４】
本構成例の演算増幅器４０は、ＰＭＯＳトランジスタ（第１のトランジスタ）４１Ｐと、ＰＭＯＳトランジスタ（第２のトランジスタ）４２Ｐと、ＰＭＯＳトランジスタ（第３のトランジスタ）４３Ｐと、ＮＭＯＳトランジスタ（第４のトランジスタ）４４Ｎと、ＮＭＯＳトランジスタ（第５のトランジスタ）４５Ｎと、ＰＭＯＳトランジスタ（第６のトランジスタ）４６Ｐと、ＰＭＯＳトランジスタ（第７のトランジスタ）４７Ｐと、を含んでいる。
【００５５】
ＰＭＯＳトランジスタ４１Ｐのソースと、ＰＭＯＳトランジスタ４２Ｐのソースと、ＰＭＯＳトランジスタ４３Ｐのドレインとは互いに接続されている。ＰＭＯＳトランジスタ４１Ｐのゲートは演算増幅器４０の反転入力端子に対応し、ＰＭＯＳトランジスタ４２Ｐのゲートは演算増幅器４０の非反転入力端子に対応し、ＰＭＯＳトランジスタ４１Ｐのドレインは演算増幅器４０の出力端子に対応する。すなわち、ＰＭＯＳトランジスタ４１Ｐのゲートには参照電圧ＶＲＥＦＢＬが入力し、ＰＭＯＳトランジスタ４２Ｐのゲートにはビット線電圧ＶＢＬが入力し、ＰＭＯＳトランジスタ４１Ｐのドレインからは演算増幅器４０の出力信号ＯＰが出力される。ＰＭＯＳトランジスタ４６Ｐのゲート及びＰＭＯＳトランジスタ４７Ｐのゲートには、電位ＶＰＢＩＡＳが与えられている。
【００５６】
従来は、演算増幅器４０に一定の電流を流すために、ＰＭＯＳトランジスタ４３Ｐのゲートには、ＰＭＯＳトランジスタ４３Ｐを弱くオンさせるための一定電位ＶＣＭＰが入力されるが、本実施形態では、ＰＭＯＳトランジスタ４３Ｐのゲートには、ＰＭＯＳトランジスタ４１Ｐのゲートに入力する信号の変動に応じた信号が入力される。具体的には、ＰＭＯＳトランジスタ４１Ｐのゲート信号ＶＲＥＦＢＬの電圧が減少すると、ＰＭＯＳトランジスタ４３Ｐのゲート信号ＶＣＭＰの電圧も減少し、ＰＭＯＳトランジスタ４１Ｐのゲート信号ＶＲＥＦＢＬの電圧が増加すると、ＰＭＯＳトランジスタ４３Ｐのゲート信号ＶＣＭＰの電圧も増加する。本構成例では、ＰＭＯＳトランジスタ４１Ｐのゲート信号ＶＲＥＦＢＬとＰＭＯＳトランジスタ４３Ｐのゲート信号ＶＣＭＰとを共通にしている。すなわち、本実施形態では、「ＶＲＥＦＢＬ＝ＶＣＭＰ」である。
【００５７】
ＮＭＯＳトランジスタ４４Ｎのドレインは、ＰＭＯＳトランジスタ４１Ｐのドレイン及びＰＭＯＳトランジスタ４６Ｐのドレインに接続されている。ＮＭＯＳトランジスタ４５Ｎのドレインは、ＰＭＯＳトランジスタ４２Ｐのドレイン、ＮＭＯＳトランジスタ４４Ｎのゲート、ＮＭＯＳトランジスタ４５Ｎのゲート及びＰＭＯＳトランジスタ４７Ｐのドレインに接続されている。
【００５８】
ＰＭＯＳトランジスタ４３Ｐのソース、ＰＭＯＳトランジスタ４６Ｐのソース及びＰＭＯＳトランジスタ４７Ｐのソースには、プラス側（高電位側）電源が接続されている。ＮＭＯＳトランジスタ４４Ｎのソース及びＮＭＯＳトランジスタ４５Ｎのソースには、マイナス側（低電位側）電源が接続されている。
【００５９】
図８に示すような回路について回路シミュレーションを行ったところ、以下のシミュレーション結果が得られた。
【００６０】
参照電圧ＶＲＥＦＢＬ及びビット線電圧ＶＢＬが低く、出力電圧ＯＰ電圧が高い場合には、ＰＭＯＳトランジスタ４３Ｐのゲート電圧ＶＣＭＰは低い方が良好な回路特性が得られることがわかった。また、参照電圧ＶＲＥＦＢＬ及びビット線電圧ＶＢＬが高く、出力電圧ＯＰ電圧が低い場合には、ＰＭＯＳトランジスタ４３Ｐのゲート電圧ＶＣＭＰは高い方が良好な回路特性が得られることがわかった。
【００６１】
また、ＰＭＯＳトランジスタ４１Ｐ、４２Ｐ、４６Ｐ及び４７Ｐの閾電圧の絶対値を、他のＭＯＳトランジスタ（例えば、充電回路部６２内のＭＯＳトランジスタ及び放電回路部６３内のＭＯＳトランジスタ）の閾電圧の絶対値よりも０．１〜０．２Ｖの範囲で高くした場合には、良好な回路特性が得られることがわかった。
【００６２】
また、出力回路５０のＭＯＳトランジスタの閾電圧の絶対値を、他のＭＯＳトランジスタ（例えば、充電回路部６２内のＭＯＳトランジスタ及び放電回路部６３内のＭＯＳトランジスタ）の閾電圧の絶対値よりも０．１〜０．２Ｖの範囲で低くした場合には、良好な回路特性が得られることがわかった。
【００６３】
したがって、上述したように、ＰＭＯＳトランジスタ４１Ｐのゲート信号ＶＲＥＦＢＬの電圧が減少するとＰＭＯＳトランジスタ４３Ｐのゲート信号ＶＣＭＰの電圧も減少し、ＰＭＯＳトランジスタ４１Ｐのゲート信号ＶＲＥＦＢＬの電圧が増加するとＰＭＯＳトランジスタ４３Ｐのゲート信号ＶＣＭＰの電圧も増加するように、回路動作を制御することが好ましい。特に、「ＶＲＥＦＢＬ＝ＶＣＭＰ」であることが好ましい。
【００６４】
図９は、本実施形態に係る演算増幅器４０の第２の構成例を示した回路図である。なお、基本的な事項は第１の構成例と同様であるため、第１の構成例で説明した事項の説明は省略する。
【００６５】
本構成例では、図８の第１の構成例で設けられていたＰＭＯＳトランジスタ４６Ｐ及びＰＭＯＳトランジスタ４７Ｐが省略されている。その他の基本的な構成は第１の構成例と同様であり、基本的な動作も第１の構成例と同様である。
【００６６】
本構成例でも、第１の構成例と同様の制御を行うことにより、第１の構成例と同様に良好な回路特性を得ることができる。
【００６７】
図１０は、本実施形態に係る演算増幅器４０の第３の構成例を示した回路図である。なお、基本的な事項は第１の構成例と同様であるため、第１の構成例で説明した事項の説明は省略する。
【００６８】
本構成例は、第１の構成例の各ＭＯＳトランジスタの導電型を逆の導電型に変えたものである。すなわち、本構成例では、第１の構成例のＰＭＯＳトランジスタ４１Ｐ、ＰＭＯＳトランジスタ４２Ｐ、ＰＭＯＳトランジスタ４３Ｐ、ＮＭＯＳトランジスタ４４Ｎ、ＮＭＯＳトランジスタ４５Ｎ、ＰＭＯＳトランジスタ４６Ｐ及びＰＭＯＳトランジスタ４７Ｐを、それぞれ、ＮＭＯＳトランジスタ４１Ｎ、ＮＭＯＳトランジスタ４２Ｎ、ＮＭＯＳトランジスタ４３Ｎ、ＰＭＯＳトランジスタ４４Ｐ、ＰＭＯＳトランジスタ４５Ｐ、ＮＭＯＳトランジスタ４６Ｎ及びＮＭＯＳトランジスタ４７Ｎに置き換えている。また、ＮＭＯＳトランジスタ４６Ｎのゲート及びＮＭＯＳトランジスタ４７Ｎのゲートには、電位ＶＮＢＩＡＳが与えられている。その他の基本的な構成は第１の構成例と同様であり、基本的な動作も第１の構成例と同様である。
【００６９】
本構成例でも、第１の構成例と同様の制御を行うことにより、第１の構成例と同様に良好な回路特性を得ることができる。
【００７０】
図１１は、本実施形態に係る演算増幅器４０の第４の構成例を示した回路図である。なお、基本的な事項は第１、第２及び第３の構成例と同様であるため、第１、第２及び第３の構成例で説明した事項の説明は省略する。
【００７１】
本構成例では、図１０の第３の構成例で設けられていたＮＭＯＳトランジスタ４６Ｎ及びＮＭＯＳトランジスタ４７Ｎが省略されている。その他の基本的な構成は第３の構成例と同様であり、基本的な動作も第３の構成例と同様である。
【００７２】
本構成例でも、第１の構成例と同様の制御を行うことにより、第１の構成例と同様に良好な回路特性を得ることができる。
【００７３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７４】
１０…メモリセル      １１…抵抗変化記憶素子      １２、１３…選択素子
２０…ワード線      ３０…ビット線      ４０…演算増幅器
４１Ｐ、４１Ｎ…第１のトランジスタ
４２Ｐ、４２Ｎ…第２のトランジスタ
４３Ｐ、４３Ｎ…第３のトランジスタ
４４Ｐ、４４Ｎ…第４のトランジスタ
４５Ｐ、４５Ｎ…第５のトランジスタ
４６Ｐ、４６Ｎ…第６のトランジスタ
４７Ｐ、４７Ｎ…第７のトランジスタ
５０…出力回路      ６０…充放電回路
６１…キャパシタ      ６２…充電回路部      ６３…放電回路部
６３ａ、６３ｂ…ＭＯＳトランジスタ
７０…ブリーダー回路      ８０…キャパシタ
【図１】
2020047349.tif 000003
【図２】
2020047349.tif 000004
【図３】
2020047349.tif 000005
【図４】
2020047349.tif 000006
【図５】
2020047349.tif 000007
【図６】
2020047349.tif 000008
【図７】
2020047349.tif 000009
【図８】
2020047349.tif 000010
【図９】
2020047349.tif 000011
【図１０】
2020047349.tif 000012
【図１１】
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