(57)【要約】【課題】回路面積及び配線面積の増加を抑制する。【解決手段】一実施形態の半導体記憶装置は、各々が複数のブロックを含む第１乃至第４プレーンと、第１及び第２プレーンにそれぞれ接続された第１及び第２信号線と、第１及び第３プレーン、並びに第２及び第４プレーンにそれぞれ共通接続された第１及び第２バスと、第１及び第２信号線を使用して第１及び第２プレーンを互いに独立に選択可能に構成され、第１及び第２アドレスを含む第１コマンドを受けると、同期処理を実行する制御回路と、を備える。制御回路は、同期処理において、第１バスを介して第１アドレスを第１及び第３プレーンに転送しつつ第２バスを介して第２アドレスを第２及び第４プレーンに転送し、第１信号線を使用して、第１プレーン内の、転送された第１アドレスに基づく第１ブロックを選択しつつ、第２信号線を使用して、第２プレーン内の、第２アドレスに基づく第２ブロックを選択する。【選択図】図４
2020047325.tif 000002
【特許請求の範囲】
【請求項１】
各々がメモリセルアレイを含む第１プレーン、第２プレーン、第３プレーン、及び第４プレーンと、ここで、前記メモリセルアレイは、各々が複数のメモリセルを有する複数のブロックを含む、
前記第１プレーンに接続された第１信号線と、
前記第２プレーンに接続された第２信号線と、
前記第１プレーン及び前記第３プレーンに共通接続された第１アドレスバスと、
前記第２プレーン及び前記第４プレーンに共通接続された、前記第１アドレスバスと異なる第２アドレスバスと、
前記第１信号線及び前記第２信号線を使用して前記第１プレーン及び前記第２プレーンを互いに独立に選択可能に構成された制御回路であって、第１アドレス及び第２アドレスを含む第１コマンドセットを受けると、前記第１プレーン及び前記第２プレーンを同期させた同期処理を実行するよう構成された制御回路と、
を備え、
前記制御回路は、前記同期処理において、
前記第１アドレスバスを介して前記第１アドレスを前記第１プレーン及び前記第３プレーンに転送しつつ前記第２アドレスバスを介して前記第２アドレスを前記第２プレーン及び前記第４プレーンに転送し、
前記第１信号線を使用して、前記第１プレーン内の、前記転送された第１アドレスに基づく前記複数のブロックのうちの第１ブロックを選択しつつ、前記第２信号線を使用して、前記第２プレーン内の、前記転送された第２アドレスに基づく前記複数のブロックのうちの第２ブロックを選択する
ように構成された、
半導体記憶装置。
【請求項２】
前記第３プレーンに接続された第３信号線と、
前記第４プレーンに接続された第４信号線と、
を更に備え、
前記制御回路は、
前記第１信号線、前記第２信号線、前記第３信号線、及び前記第４信号線を使用して前記第１プレーン、前記第２プレーン、前記第３プレーン、及び前記第４プレーンを互いに独立に選択可能に構成され、
前記同期処理において、前記第１プレーン内の前記第１ブロック及び前記第２プレーン内の前記第２ブロックを選択する際に、前記第３信号線を使用して前記第３プレーンを非選択にしつつ、前記第４信号線を使用して前記第４プレーンを非選択にするように構成された、
請求項１記載の半導体記憶装置。
【請求項３】
前記第３プレーンに接続された第３信号線と、
前記第４プレーンに接続された第４信号線と、
を更に備え、
前記制御回路は、
前記第１信号線、前記第２信号線、前記第３信号線、及び前記第４信号線を使用して前記第１プレーン、前記第２プレーン、前記第３プレーン、及び前記第４プレーンを互いに独立に選択可能に構成され、
前記同期処理において、前記第１プレーン内の前記第１ブロック及び前記第２プレーン内の前記第２ブロックを選択する際に、前記第３信号線を使用して前記第３プレーン内の前記第１ブロックを選択しつつ、前記第４信号線を使用して前記第４プレーン内の前記第２ブロックを選択にするように構成された、
請求項１記載の半導体記憶装置。
【請求項４】
各々がメモリセルアレイ及びレジスタを含む第１プレーン、第２プレーン、第３プレーン、及び第４プレーンと、ここで、前記メモリセルアレイは、各々が複数のメモリセルを有する複数のブロックを含む、
前記第１プレーンに接続された第１信号線と、
前記第２プレーンに接続された第２信号線と、
各々が前記第１プレーン、前記第２プレーン、前記第３プレーン、及び前記第４プレーンに共通接続された、アドレスバス及び第１選択信号線と、
前記第１信号線及び前記第２信号線を使用して前記第１プレーン及び前記第２プレーンを互いに独立に選択可能に構成され、前記第１選択信号線を使用して前記第１プレーン及び前記第２プレーンのいずれか一方を選択可能に構成された制御回路であって、第１アドレス及び第２アドレスを含む第１コマンドセットを受けると、前記第１プレーン及び前記第２プレーンを同期させた同期処理を実行するよう構成された制御回路と、
を備え、
前記制御回路は、前記同期処理において、
第１期間内に、前記アドレスバスを介して前記第１アドレスを前記第１プレーン、前記第２プレーン、前記第３プレーン、及び前記第４プレーンに転送し、前記第１選択信号線を使用して選択した前記第１プレーン内の前記レジスタに前記第１アドレスを保持させ、
前記第１期間と異なる第２期間内に、前記アドレスバスを介して前記第２アドレスを前記第１プレーン、前記第２プレーン、前記第３プレーン、及び前記第４プレーンに転送し、前記第１選択信号線を使用して選択した前記第２プレーン内の前記レジスタに前記第２アドレスを保持させ、
前記第１信号線を使用して、前記第１プレーン内の、前記保持された第１アドレスに基づく前記複数のブロックのうちの第１ブロックを選択しつつ、前記第２信号線を使用して、前記第２プレーン内の、前記保持された前記第２アドレスに基づく前記複数のブロックのうちの第２ブロックを選択する
ように構成された、
半導体記憶装置。
【請求項５】
前記制御回路は、
前記第１選択信号線を使用して前記第１プレーン及び前記第３プレーンの組、及び前記第２プレーン及び前記第４プレーンの組のいずれか一方を選択可能に構成され、
前記同期処理において、
前記第１期間内に、前記第１選択信号線を使用して選択した前記第１プレーン内及び前記第３プレーン内の各々の前記レジスタに前記第１アドレスを保持させ、
前記第２期間内に、前記第１選択信号線を使用して選択した前記第２プレーン内及び前記第４プレーン内の各々の前記レジスタに前記第２アドレスを保持させる
ように構成された、
請求項４記載の半導体記憶装置。
【請求項６】
前記第３プレーンに接続された第３信号線と、
前記第４プレーンに接続された第４信号線と、
を更に備え、
前記制御回路は、
前記第１信号線、前記第２信号線、前記第３信号線、及び前記第４信号線を使用して前記第１プレーン、前記第２プレーン、前記第３プレーン、及び前記第４プレーンを互いに独立に選択可能に構成され、
前記同期処理において、前記第１プレーン内の前記第１ブロック及び前記第２プレーン内の前記第２ブロックを選択する際に、前記第３信号線を使用して前記第３プレーンを非選択にしつつ、前記第４信号線を使用して前記第４プレーンを非選択にするように構成された、
請求項５記載の半導体記憶装置。
【請求項７】
前記第３プレーンに接続された第３信号線と、
前記第４プレーンに接続された第４信号線と、
を更に備え、
前記制御回路は、
前記第１信号線、前記第２信号線、前記第３信号線、及び前記第４信号線を使用して前記第１プレーン、前記第２プレーン、前記第３プレーン、及び前記第４プレーンを互いに独立に選択可能に構成され、
前記同期処理において、前記第１プレーン内の前記第１ブロック及び前記第２プレーン内の前記第２ブロックを選択する際に、前記第３信号線を使用して前記第３プレーン内の前記第１ブロックを選択しつつ、前記第４信号線を使用して前記第４プレーン内の前記第２ブロックを選択にするように構成された、
請求項４記載の半導体記憶装置。
【請求項８】
前記第１信号線及び前記第２信号線は、同一の信号線である、
請求項４記載の半導体記憶装置。
【請求項９】
前記第３プレーンに接続された第３信号線と、
前記第４プレーンに接続された第４信号線と、
各々が前記第１プレーン、前記第２プレーン、前記第３プレーン、及び前記第４プレーンの各々に共通接続された第２選択信号線と、
を更に備え、
前記制御回路は、
前記第３信号線及び前記第４信号線を使用して前記第３プレーン及び前記第４プレーンを同期させて選択し、前記第１選択信号線及び前記第２選択信号線を使用して前記第１プレーン、前記第２プレーン、前記第３プレーン、及び前記第４プレーンのいずれか１つを選択可能に構成された、
請求項４記載の半導体記憶装置。
【請求項１０】
前記制御回路は、
前記第１信号線、前記第２信号線、前記第３信号線、及び前記第４信号線を使用して前記第１プレーン、前記第２プレーン、前記第３プレーン、及び前記第４プレーンを同期して選択可能に構成され、第３アドレス及び第４アドレスを含む第２コマンドセットを前記第１コマンドセットの前に受けると、前記第１プレーン、前記第２プレーン、前記第３プレーン、及び前記第４プレーンを同期させた同期処理を実行するよう構成され、
前記同期処理において、
前記第１コマンドセットを受ける前の第３期間内に、前記アドレスバスを介して前記第３アドレスを前記第１プレーン、前記第２プレーン、前記第３プレーン、及び前記第４プレーンに転送し、前記第１選択信号線及び前記第２選択信号線を使用して選択した前記第３プレーン内の前記レジスタに前記第３アドレスを保持させ、
前記第１コマンドセットを受ける前の前記第３期間と異なる第４期間内に、前記アドレスバスを介して前記第４アドレスを前記第１プレーン、前記第２プレーン、前記第３プレーン、及び前記第４プレーンに転送し、前記第１選択信号線及び前記第２選択信号線を使用して選択した前記第４プレーン内の前記レジスタに前記第４アドレスを保持させ、
前記第１プレーン内の前記第１ブロック及び前記第２プレーン内の前記第２ブロックを選択する際に、前記第３信号線を使用して、前記第３プレーン内の、前記保持された第３アドレスに基づく前記複数のブロックのうちの第３ブロックを更に選択しつつ、前記第４信号線を使用して、前記第４プレーン内の、前記保持された前記第４アドレスに基づく前記複数のブロックのうちの第４ブロックを更に選択する
ように構成された、
請求項９記載の半導体記憶装置。
【請求項１１】
各々がメモリセルアレイ及びレジスタを含む第１プレーン、第２プレーン、第３プレーン、及び第４プレーンと、ここで、前記メモリセルアレイは、各々が複数のメモリセルを有する複数のブロックを含む、
第３アドレス及び第４アドレスを含む第２コマンドセットを受けた後に第１アドレス及び第２アドレスを含む第１コマンドセットを受けると、前記第１プレーン、前記第２プレーン、前記第３プレーン、及び前記第４プレーンを同期させた同期処理を実行するように構成された制御回路と、
を備え、
前記制御回路は、前記同期処理において、
前記第２コマンドセットを受けた後、前記第１コマンドセットを受ける前に、前記第３プレーン内の前記レジスタに前記第３アドレスを保持させ、前記第４プレーン内の前記レジスタに前記第４アドレスを保持させ、
前記第１コマンドセットを受けた後、
前記第１プレーン内の前記レジスタに前記第１アドレスを保持させ、前記第２プレーン内の前記レジスタに前記第２アドレスを保持させ、
前記保持された前記第１アドレス、前記第２アドレス、前記第３アドレス、及び前記第４アドレスに基づいて、前記第１プレーン内、前記第２プレーン内、前記第３プレーン内、及び前記第４プレーン内のブロックを同期させて選択する
ように構成された、
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１９２３８５号公報
【特許文献２】特表２００５−３２２３８３号公報
【特許文献３】特開２０１４−１７９１４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
回路面積及び配線面積の増加を抑制する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、各々がメモリセルアレイを含む第１プレーン、第２プレーン、第３プレーン、及び第４プレーンと、ここで、上記メモリセルアレイは、各々が複数のメモリセルを有する複数のブロックを含む、上記第１プレーンに接続された第１信号線と、上記第２プレーンに接続された第２信号線と、上記第１プレーン及び上記第３プレーンに共通接続された第１アドレスバスと、上記第２プレーン及び上記第４プレーンに共通接続された、上記第１アドレスバスと異なる第２アドレスバスと、上記第１信号線及び上記第２信号線を使用して上記第１プレーン及び上記第２プレーンを互いに独立に選択可能に構成され、第１アドレス及び第２アドレスを含む第１コマンドセットを受けると、上記第１プレーン及び上記第２プレーンを同期させた同期処理を実行するよう構成された制御回路と、を備える。上記制御回路は、上記同期処理において、上記第１アドレスバスを介して上記第１アドレスを上記第１プレーン及び上記第３プレーンに転送しつつ上記第２アドレスバスを介して上記第２アドレスを上記第２プレーン及び上記第４プレーンに転送し、上記第１信号線を使用して、上記第１プレーン内の、上記転送された第１アドレスに基づく上記複数のブロックのうちの第１ブロックを選択しつつ、上記第２信号線を使用して、上記第２プレーン内の、上記転送された第２アドレスに基づく上記複数のブロックのうちの第２ブロックを選択するように構成される。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係るメモリシステムの構成を説明するためのブロック図。
【図２】第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図。
【図３】第１実施形態に係る半導体記憶装置のレジスタ及びシーケンサの構成を説明するためのブロック図。
【図４】第１実施形態に係る半導体記憶装置においてシーケンサから出力される制御信号と、コア部との接続関係を説明するための模式図。
【図５】第１実施形態に係る半導体記憶装置のプレーンの構成を説明するためのブロック図。
【図６】第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図。
【図７】第１実施形態に係る半導体記憶装置のロウデコーダの構成を説明するための回路図。
【図８】第１実施形態に係る半導体記憶装置のブロックデコーダの構成を説明するための回路図。
【図９】第１実施形態に係る半導体記憶装置における複数プレーンの同期動作を説明するためのコマンドシーケンス。
【図１０】第１実施形態に係る半導体記憶装置における複数プレーンの同期動作を説明するためのタイミングチャート。
【図１１】第１実施形態の変形例に係る半導体記憶装置においてシーケンサから出力される制御信号と、コア部との接続関係を説明するための模式図。
【図１２】第１実施形態の変形例に係る半導体記憶装置における複数プレーンの同期動作を説明するためのコマンドシーケンス。
【図１３】第１実施形態の変形例に係る半導体記憶装置における複数プレーンの同期動作を説明するためのタイミングチャート。
【図１４】第２実施形態に係る半導体記憶装置のレジスタ及びシーケンサの構成を説明するための模式図。
【図１５】第２実施形態に係る半導体記憶装置のプレーン選択信号生成回路において生成される信号と、プレーンとの対応関係を説明するためのテーブル。
【図１６】第２実施形態に係る半導体記憶装置においてシーケンサから出力される制御信号と、コア部との接続関係を説明するための模式図。
【図１７】第２実施形態に係る半導体記憶装置のブロックデコーダの構成を説明するための回路図。
【図１８】第２実施形態に係る半導体記憶装置における複数プレーンの同期動作を説明するためのタイミングチャート。
【図１９】第２実施形態の第１変形例に係る半導体記憶装置のレジスタ及びシーケンサの構成を説明するための模式図。
【図２０】第２実施形態の第１変形例に係る半導体記憶装置のプレーン選択信号生成回路において生成される信号と、プレーンとの対応関係を説明するためのテーブル。
【図２１】第２実施形態の第１変形例に係る半導体記憶装置においてシーケンサから出力される制御信号と、コア部との接続関係を説明するための模式図。
【図２２】第２実施形態の第１変形例に係る半導体記憶装置のブロックデコーダの構成を説明するための回路図。
【図２３】第２実施形態の第１変形例に係る半導体記憶装置における複数プレーンの同期動作を説明するためのタイミングチャート。
【図２４】第２実施形態の第２変形例に係る半導体記憶装置における複数プレーンの同期動作を説明するためのコマンドシーケンス。
【図２５】第２実施形態の第３変形例に係る半導体記憶装置のレジスタ及びシーケンサの構成を説明するための模式図。
【図２６】第２実施形態の第３変形例に係る半導体記憶装置のプレーン選択信号生成回路において生成される信号と、プレーンとの対応関係を説明するためのテーブル。
【図２７】第２実施形態の第３変形例に係る半導体記憶装置においてシーケンサから出力される制御信号と、コア部との接続関係を説明するための模式図。
【図２８】第２実施形態の第３変形例に係る半導体記憶装置のブロックデコーダの構成を説明するための回路図。
【図２９】第２実施形態の第３変形例に係る半導体記憶装置における複数プレーンの同期動作を説明するためのタイミングチャート。
【図３０】第２実施形態の第４変形例に係る半導体記憶装置のレジスタ及びシーケンサの構成を説明するための模式図。
【図３１】第２実施形態の第４変形例に係る半導体記憶装置においてシーケンサから出力される制御信号と、コア部との接続関係を説明するための模式図。
【図３２】第２実施形態の第４変形例に係る半導体記憶装置における複数プレーンの同期動作を説明するためのタイミングチャート。
【図３３】第２実施形態の第５変形例に係る半導体記憶装置のレジスタ及びシーケンサの構成を説明するための模式図。
【図３４】第２実施形態の第５変形例に係る半導体記憶装置のプレーン選択信号生成回路において生成される信号と、プレーンとの対応関係を説明するためのテーブル。
【図３５】第２実施形態の第５変形例に係る半導体記憶装置においてシーケンサから出力される制御信号と、コア部との接続関係を説明するための模式図。
【図３６】第２実施形態の第５変形例に係る半導体記憶装置のブロックデコーダの構成を説明するための回路図。
【図３７】第２実施形態の第５変形例に係る半導体記憶装置における複数プレーンの同期動作を説明するためのタイミングチャート。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。
【０００９】
１．１  構成について
まず、第１実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１．１  メモリシステムの全体構成について
図１は、第１実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、例えば、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器（図示せず）からのデータを保持し、また、データをホスト機器に読み出す。
【００１１】
図１に示すように、メモリシステム１は、メモリコントローラ１０及び半導体記憶装置（ＮＡＮＤフラッシュメモリ）２０を備えている。メモリコントローラ１０は、ホスト機器から命令を受取り、受け取られた命令に基づいて半導体記憶装置２０を制御する。具体的には、メモリコントローラ１０は、ホスト機器から書込みを指示されたデータを半導体記憶装置２０に書込み、ホスト機器から読出しを指示されたデータを半導体記憶装置２０から読み出してホスト機器に送信する。メモリコントローラ１０は、ＮＡＮＤバスによって半導体記憶装置２０に接続される。半導体記憶装置２０は、複数のメモリセルを備え、データを不揮発に記憶する。
【００１２】
ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、／ＲＢ、及びＩ／Ｏ＜７：０＞の各々について、個別の信号線を介して送受信を行う。信号／ＣＥは、半導体記憶装置２０をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞がコマンドであることを半導体記憶装置２０に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞がアドレスであることを半導体記憶装置２０に通知する。信号／ＷＥは、信号／ＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞を半導体記憶装置２０に取り込むことを指示する。信号／ＲＥは、半導体記憶装置２０に信号Ｉ／Ｏ＜７：０＞を出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置２０に指示する。信号／ＲＢは、半導体記憶装置２０がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号Ｉ／Ｏ＜７：０＞は、例えば８ビットの信号である。信号Ｉ／Ｏ＜７：０＞は、半導体記憶装置２０とメモリコントローラ１０との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを含む。データＤＡＴは、書込みデータ及び読出しデータを含む。
【００１３】
１．１．２  コントローラの構成について
引き続き図１を用いて、第１実施形態に係るメモリシステムのコントローラについて説明する。メモリコントローラ１０は、プロセッサ（ＣＰＵ：Central Processing Unit）１１、内蔵メモリ（ＲＡＭ：Random Access Memory）１２、ＥＣＣ（Error Check and Correction）回路１３、ＮＡＮＤインタフェース回路１４、バッファメモリ１５、及びホストインタフェース回路１６を備えている。
【００１４】
プロセッサ１１は、メモリコントローラ１０全体の動作を制御する。プロセッサ１１は、例えば、ホスト機器から受信したデータの読出し命令に応答して、ＮＡＮＤインタフェースに基づく読出し命令を半導体記憶装置２０に対して発行する。この動作は、書込み及び消去の場合についても同様である。また、プロセッサ１１は、半導体記憶装置２０からの読出しデータに対して、種々の演算を実行する機能を有する。
【００１５】
内蔵メモリ１２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ１１の作業領域として使用される。内蔵メモリ１２は、半導体記憶装置２０を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
【００１６】
ＥＣＣ回路１３は、エラー検出及びエラー訂正処理を行う。より具体的には、データの書込み時には、ホスト機器から受信したデータに基づいて、或る数のデータの組毎にＥＣＣ符号を生成する。また、データの読出し時には、ＥＣＣ符号に基づいてＥＣＣ復号し、エラーの有無を検出する。そしてエラーが検出された際には、そのビット位置を特定し、エラーを訂正する。
【００１７】
ＮＡＮＤインタフェース回路１４は、ＮＡＮＤバスを介して半導体記憶装置２０と接続され、半導体記憶装置２０との通信を司る。ＮＡＮＤインタフェース回路１４は、プロセッサ１１の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書込みデータを半導体記憶装置２０に送信する。また、ＮＡＮＤインタフェース回路１４は、半導体記憶装置２０から読出しデータを受信する。
【００１８】
バッファメモリ１５は、メモリコントローラ１０が半導体記憶装置２０及びホスト機器から受信したデータ等を一時的に保持する。バッファメモリ１５は、例えば、半導体記憶装置２０からの読出しデータ、及び読出しデータに対する演算結果等を一時的に保持する記憶領域としても使用される。
【００１９】
ホストインタフェース回路１６は、ホスト機器と接続され、ホスト機器との通信を司る。ホストインタフェース回路１６は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ１１及びバッファメモリ１５に転送する。
【００２０】
１．１．３  半導体記憶装置の構成について
次に、第１実施形態に係る半導体記憶装置の構成例について説明する。
【００２１】
図２は、第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。図２に示すように、半導体記憶装置２０は、コア部２１、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、及びドライバセット２７を備えている。
【００２２】
コア部２１は、例えば、１６個のプレーンＰＢ（ＰＢ０、ＰＢ１、…、ＰＢ１５）を含む。１６個のプレーンＰＢは、それぞれ４つのグループＧＲＰに分類される。図２の例では、例えば、プレーンＰＢ０〜ＰＢ３、プレーンＰＢ４〜ＰＢ７、プレーンＰＢ８〜ＰＢ１１、及びプレーンＰＢ１２〜ＰＢ１５がそれぞれグループＧＲＰ０〜ＧＲＰ３に分類される。同一のグループＧＲＰ内の複数のプレーンＰＢは、互いに同期させて動作させることが可能であり、各プレーンＰＢは、互いに独立に動作させることも出来る。
【００２３】
各プレーンＰＢは、複数のメモリセルトランジスタ（図示せず）を含むブロック（図示せず）を単位として上述の各種動作を行う。具体的には、例えば、各プレーンＰＢは、或るブロック内の一部のメモリセルトランジスタに対してデータの書込み動作、及びデータの読出し動作を行い、或るブロック内の全てのメモリセルトランジスタに対して、書込まれたデータの消去動作を行う。なお、本実施形態におけるプレーンＰＢ０〜ＰＢ１５の各々は、特に記載する場合を除き、同等の構成を有する。プレーンＰＢの構成の詳細については、後述する。
【００２４】
入出力回路２２は、メモリコントローラ１０と信号Ｉ／Ｏ＜７：０＞を送受信する。入出力回路２２は、信号Ｉ／Ｏ＜７：０＞内のコマンドＣＭＤ及びアドレスＡＤＤをレジスタ２４に転送する。また、入出力回路２２は、書き込みデータ及び読み出しデータ（データＤＡＴ）をコア部２１と送受信する。
【００２５】
ロジック制御回路２３は、メモリコントローラ１０から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信する。また、ロジック制御回路２３は、信号／ＲＢをメモリコントローラ１０に転送して半導体記憶装置２０の状態を外部に通知する。
【００２６】
レジスタ２４は、コマンドＣＭＤ及びアドレスＡＤＤを保持する。アドレスＡＤＤは、プレーンＰＢを個別に識別可能なプレーンアドレスと、プレーンＰＢ内のブロックを個別に識別可能なブロックアドレスと、を含む。レジスタ２４は、例えば、当該アドレスＡＤＤ及びコマンドＣＭＤを、シーケンサ２５に転送する。
【００２７】
シーケンサ２５は、コマンドＣＭＤ及びアドレスＡＤＤを含むコマンドセット受け取り、受け取ったコマンドセットに基づくシーケンスに従って半導体記憶装置２０の全体を制御する。シーケンサ２５は、例えば、制御信号ＣＮＴを出力することにより、複数のプレーンＰＢのうち、特定のグループＧＲＰに分類されたプレーンＰＢを同期させて制御し、データの読出し動作、書込み動作、又は消去動作等を実行させることができる。
【００２８】
電圧生成回路２６は、シーケンサ２５からの指示に基づき、データの書込み動作、読出し動作、及び消去動作等に必要な電圧を生成する。電圧生成回路２６は、生成した電圧をドライバセット２７に供給する。
【００２９】
ドライバセット２７は、複数のドライバを含み、レジスタ２４からのアドレスに基づいて、電圧生成回路２６からの種々の電圧をコア部２１に供給する。
【００３０】
１．１．４  レジスタ及びシーケンサの構成について
次に、第１実施形態に係る半導体記憶装置のレジスタ及びシーケンサの構成について説明する。
【００３１】
図３は、第１実施形態に係る半導体記憶装置のレジスタ及びシーケンサの構成を説明するためのブロック図である。図３では、レジスタ２４に入力されるコマンドセット（コマンドＣＭＤ及びアドレスＡＤＤ）に基づいて、シーケンサ２５から出力される制御信号ＣＮＴ（信号ＰＢ＿ＣＮＴ＜１５：０＞及びＢＬＫＡＤＤ＿ＢＵＳ＜３：０＞）が模式的に示される。
【００３２】
図３に示すように、レジスタ２４は、コマンドレジスタ２４１、プレーンアドレスレジスタ２４２＜１５：０＞、及びブロックアドレスレジスタ２４３＜３：０＞を含む。シーケンサ２５は、プレーン制御信号生成回路２５１、及びブロックアドレス信号生成回路２５２を含む。
【００３３】
コマンドレジスタ２４１は、入出力回路２２からコマンドＣＭＤを受けると、当該コマンドＣＭＤを一時的に保持する機能を有する。
【００３４】
プレーンアドレスレジスタ２４２＜１５：０＞は、例えば、１６ビットを保持可能な記憶領域を有し、各ビットがコア部２１内のプレーンＰＢに対応する。すなわち、プレーンアドレスレジスタ２４２＜ｋ＞（０≦ｋ≦１５）は、入出力回路２２からプレーンＰＢｋを示すプレーンアドレスＰＢＡＤＤを受けた旨を一時的に保持する機能を有する。
【００３５】
ブロックアドレスレジスタ２４３＜３：０＞は、例えば、入出力回路２２から受けたブロックアドレスＢＬＫＡＤＤのうち、４個分のブロックアドレスＢＬＫＡＤＤを一時的に保持する機能を有する。
【００３６】
コマンドレジスタ２４１、プレーンアドレスレジスタ２４２＜１５：０＞、及びブロックアドレスレジスタ２４３＜３：０＞は、シーケンサ２５の要求に応じて、保持した情報をシーケンサ２５へ送出する。
【００３７】
プレーン制御信号生成回路２５１は、レジスタ２４に保持された情報に基づき、信号ＰＢ＿ＣＮＴ＜１５：０＞を生成し、出力する。信号ＰＢ＿ＣＮＴ＜１５：０＞は、例えば、各々が１つのプレーンＰＢに対応する１６本の信号線に出力される信号であり、どのプレーンＰＢを活性（active）にするかを指示する情報を含む。
【００３８】
ブロックアドレス信号生成回路２５２は、レジスタ２４に保持された情報に基づき、信号ＢＬＫＡＤＤ＿ＢＵＳ＜３：０＞を生成し、出力する。信号ＢＬＫＡＤＤ＿ＢＵＳ＜３：０＞はそれぞれ、４本のアドレスバスに出力される信号であり、信号ＢＬＫＡＤＤ＿ＢＵＳ＜３：０＞の各々は、例えば、上述のグループＧＲＰとは異なる、複数のプレーンＰＢを含む組ＰＳＥＴ（図示せず）に対応する。信号ＢＬＫＡＤＤ＿ＢＵＳ＜３：０＞は、活性となるプレーンＰＢのうち、動作対象のブロックに対応するブロックアドレスＢＬＫＡＤＤを含む。なお、信号ＢＬＫＡＤＤ＿ＢＵＳ＜３：０＞が出力される４本のアドレスバスは、各々が複数の信号線で構成されており、当該複数の信号線によって特定のブロックアドレスＢＬＫＡＤＤが特定される構成を取るものとする。
【００３９】
図４は、第１実施形態に係る半導体記憶装置においてシーケンサから出力される制御信号と、コア部との接続関係を説明するための模式図である。
【００４０】
図４に示すように、信号ＰＢ＿ＣＮＴ＜１５：０＞の各々は、対応するプレーンＰＢに入力される。図４の例では、信号ＰＢ＿ＣＮＴ＜ｋ＞は、プレーンＰＢｋに入力される場合が示される。また、信号ＢＬＫＡＤＤ＿ＢＵＳ＜３：０＞は、各々が対応する組ＰＳＥＴ（ＰＳＥＴ０〜ＰＳＥＴ３）に入力される。より具体的には、例えば、信号ＢＬＫＡＤＤ＿ＢＵＳ＜０＞は、プレーンＰＢ０、ＰＢ４、ＰＢ８、及びＰＢ１２を含む組ＰＳＥＴ０に共通して入力され、信号ＢＬＫＡＤＤ＿ＢＵＳ＜１＞は、プレーンＰＢ１、ＰＢ５、ＰＢ９、及びＰＢ１３を含む組ＰＳＥＴ１に共通して入力される。また、信号ＢＬＫＡＤＤ＿ＢＵＳ＜２＞は、プレーンＰＢ２、ＰＢ６、ＰＢ１０、及びＰＢ１４を含む組ＰＳＥＴ２に共通して入力され、信号ＢＬＫＡＤＤ＿ＢＵＳ＜３＞は、プレーンＰＢ３、ＰＢ７、ＰＢ１１、及びＰＢ１５を含む組ＰＳＥＴ３に共通して入力される。
【００４１】
１．１．５  プレーンの構成について
次に、第１実施形態に係る半導体記憶装置のプレーンの構成について説明する。
【００４２】
図５は、第１実施形態に係る半導体記憶装置のプレーンの構成の一例を示すブロック図である。図５では、一例としてプレーンＰＢ０が示されるが、他のプレーンＰＢも同等の構成を有する。
【００４３】
図５に示すように、プレーンＰＢ０は、メモリセルアレイ２１１、ロウデコーダ２１２、及びセンスアンプモジュール２１３を含む。
【００４４】
メモリセルアレイ２１１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。なお、プレーンＰＢ０以外のプレーンＰＢについても、プレーンＰＢ０と同じブロックアドレスＢＬＫＡＤＤに対応するブロックＢＬＫを含む。異なるプレーンＰＢ間で同じブロックアドレスＢＬＫＡＤＤが割当てられたブロックＢＬＫ同士は、プレーンアドレスＰＢＡＤＤの特定によって区別される。ブロックＢＬＫは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタ（図示せず）を含む。ブロックＢＬＫは、例えばデータの消去単位となり、同一のブロックＢＬＫ内のデータは、一括して消去される。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を備えている。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを備えている。なお、メモリセルアレイ２１１内のブロック数、１ブロックＢＬＫ内のストリングユニット数、１ストリングユニットＳＵ内のＮＡＮＤストリング数は、任意の数に設定出来る。
【００４５】
ロウデコーダ２１２は、レジスタ２４に保持されたアドレスＡＤＤ中のブロックアドレスＢＬＫＡＤＤに基づいてブロックＢＬＫ等を選択する。そして、選択されたブロックＢＬＫには、ロウデコーダ２１２を介してドライバセット２７からの電圧が転送される。
【００４６】
センスアンプモジュール２１３は、データの読出し時には、メモリセルトランジスタの閾値電圧をセンスすることでデータを読み出し、入出力回路２２に転送する。センスアンプモジュール２１３は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルトランジスタに転送する。また、センスアンプモジュール２１３は、レジスタ２４からアドレスＡＤＤ中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
【００４７】
１．１．６  メモリセルアレイの構成について
次に、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成について説明する。図６は、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図の一例である。図６では、メモリセルアレイ２１１のうちの１つのブロックＢＬＫの回路図が示される。
【００４８】
図６に示すように、各ストリングユニットＳＵは、ＮＡＮＤストリングＮＳの集合により構成される。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１と、選択トランジスタＳＴ２とを備える。なお、１つのＮＡＮＤストリングＮＳ内に含まれるメモリセルトランジスタＭＴの個数は８個に限られず、１６個、３２個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。各メモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２の間に、直列接続される。なお、以下の説明では『接続』とは、間に別の導電可能な要素が介在する場合も含む。
【００４９】
或るブロックＢＬＫ内において、ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。また、ブロックＢＬＫ内の全てのストリングユニットＳＵの選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に接続される。すなわち、同じアドレスのワード線ＷＬは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されており、選択ゲート線ＳＧＳは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されている。一方、選択ゲート線ＳＧＤは、同一のブロックＢＬＫ内のストリングユニットＳＵの１つのみに接続される。
【００５０】
また、メモリセルアレイ２１１内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端は、ｍ本のビット線ＢＬ（ＢＬ０〜ＢＬ（ｍ−１）（ｍは自然数））のいずれかに接続される。また、ビット線ＢＬは、複数のブロックＢＬＫにわたって、同一列のＮＡＮＤストリングＮＳに共通接続される。
【００５１】
また、選択トランジスタＳＴ２の他端は、ソース線ＣＥＬＳＲＣに接続される。ソース線ＣＥＬＳＲＣは、複数のブロックＢＬＫにわたって、複数のＮＡＮＤストリングＮＳに共通接続される。
【００５２】
上述のとおり、データの消去は、例えば、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴに対して一括して行われる。これに対して、データの読出し動作及び書込み動作は、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴにつき、一括して行われ得る。このような、１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、例えば、セルユニットＣＵと称される。つまり、セルユニットＣＵは、一括して書込み動作、又は読出し動作が実行され得るメモリセルトランジスタＭＴの組である。
【００５３】
なお、１つのメモリセルトランジスタＭＴは、例えば、複数のビットデータを保持可能である。そして、同一のセルユニットＣＵ内において、メモリセルトランジスタＭＴの各々が同位のビットにおいて保持する１ビットの集合を「ページ」と呼ぶ。つまり、「ページ」とは、同一のセルユニットＣＵ内のメモリセルトランジスタＭＴの組に形成されるメモリ空間の一部、と定義することも出来る。
【００５４】
１．１．７  ロウデコーダの構成について
次に、第１実施形態に係る半導体記憶装置のロウデコーダの構成について説明する。図７は、第１実施形態に係る半導体記憶装置のロウデコーダの構成を説明するための回路図である。図７では、図５において示したプレーンＰＢ０に対応するロウデコーダ２１２の構成が一例として示される。
【００５５】
なお、以下の説明では、書込み動作、読出し動作、及び消去動作等の各種動作の動作対象となるブロックＢＬＫを「選択ブロックＢＬＫ」と言い、選択ブロックＢＬＫ以外のブロックＢＬＫを「非選択ブロックＢＬＫ」と言う。同様に、以下の説明では、各種動作の動作対象となる構成要素には、先頭に「選択」の語を付し、動作対象ない構成要素には、先頭「非選択」の語を付し、それぞれ区別することがある。
【００５６】
図７に示すように、ロウデコーダ２１２は、複数の転送スイッチ群５１（５１Ａ、５１Ｂ、…）、及び複数のブロックデコーダ５２（５２Ａ、５２Ｂ、…）を含む。
【００５７】
１つの転送スイッチ群５１及び１つのブロックデコーダ５２は、例えば、１つのブロックＢＬＫに割当てられる。図７の例では、転送スイッチ群５１Ａ及びブロックデコーダ５２Ａは、ブロックＢＬＫ０に割当てられ、転送スイッチ群５１Ｂ及びブロックデコーダ５２Ｂは、ブロックＢＬＫ１に割当てられる。
【００５８】
転送スイッチ群５１は、例えば、１３個の転送トランジスタＴＴｒ（ＴＴｒ０〜ＴＴ１２）を含む。
【００５９】
転送トランジスタＴＴｒ０〜ＴＴｒ７はそれぞれ、ドライバセット２７から配線ＣＧ（ＣＧ０〜ＣＧ７）に供給された電圧を、選択ブロックＢＬＫのワード線ＷＬ０〜ＷＬ７に転送する。転送トランジスタＴＴｒ０〜ＴＴｒ７はそれぞれ、対応するブロックＢＬＫのワード線ＷＬ０〜ＷＬ７に接続された第１端と、配線ＣＧ０〜ＣＧ７に接続された第２端と、ノードＢＬＫＳＥＬに共通に接続されたゲートと、を含む。
【００６０】
転送トランジスタＴＴｒ８〜ＴＴｒ１１はそれぞれ、ドライバセット２７から配線ＳＧＤＬ（ＳＧＤＬ０〜ＳＧＤＬ３）に供給された電圧を、選択ブロックＢＬＫの選択ゲート線ＳＧＤ０〜ＳＧＤ３に転送する。転送トランジスタＴＴｒ８〜ＴＴｒ１１はそれぞれ、対応するブロックＢＬＫの選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続された第１端と、配線ＳＧＤＬ０〜ＳＧＤＬ３に接続された第２端と、ノードＢＬＫＳＥＬに共通に接続されたゲートと、を含む。
【００６１】
転送トランジスタＴＴｒ１２は、ドライバセット２７から配線ＳＧＳＬに供給された電圧を、選択ブロックＢＬＫの選択ゲート線ＳＧＳに転送する。転送トランジスタＴＴｒ１２は、対応するブロックＢＬＫの選択ゲート線ＳＧＳに接続された第１端と、配線ＳＧＳＬに接続された第２端と、ノードＢＬＫＳＥＬに接続されたゲートと、を含む。
【００６２】
プレーンＰＢ０内のブロックデコーダ５２には、例えば、信号ＰＢ＿ＣＮＴ＜０＞、及びＢＬＫＡＤＤ＿ＢＵＳ＜０＞が共通して入力される。ブロックデコーダ５２は、自身のプレーンＰＢが選択プレーンＰＢである場合に活性となり、非選択プレーンＰＢである場合に非活性となる。そして、選択プレーンＰＢのブロックデコーダ５２は、データの書込み動作、読出し動作、及び消去動作等の際に、レジスタ２４から受信した信号ＢＬＫＡＤＤ＿ＢＵＳ＜０＞をデコードする。
【００６３】
ブロックデコーダ５２は、デコードの結果、当該ブロックデコーダ５２に対応するブロックＢＬＫが選択ブロックＢＬＫであると判定した場合、“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力する。ノードＢＬＫＳＥＬに出力される信号は、転送トランジスタＴＴｒ０〜ＴＴｒ１２を、“Ｈ”レベルでオン状態とし、“Ｌ”レベルでオフ状態とする。
【００６４】
したがって、選択プレーンＰＢ内のロウデコーダ２１２のうち選択ブロックＢＬＫに対応する転送スイッチ群５１は、転送トランジスタＴＴｒ０〜ＴＴｒ１２がオン状態となることが出来る。これにより、選択プレーンＰＢ内の選択ブロックＢＬＫにおいて、ワード線ＷＬ０〜ＷＬ７はそれぞれ配線ＣＧ０〜ＣＧ７に接続され、選択ゲート線ＳＧＤ０〜ＳＧＤ３はそれぞれ配線ＳＧＤＬ０〜ＳＧＤＬ３に接続され、選択ゲート線ＳＧＳは配線ＳＧＳＬに接続される。
【００６５】
他方、選択プレーンＰＢのブロックデコーダ５２は、対応するブロックＢＬＫが選択ブロックＢＬＫでないと判定した場合、“Ｌ”レベルの信号をノードＢＬＫＳＥＬに出力する。
【００６６】
したがって、選択プレーンＰＢ内のロウデコーダ２１２のうち非選択ブロックＢＬＫに対応する転送スイッチ群５１は、転送トランジスタＴＴｒ０〜ＴＴｒ１２がオフ状態となることが出来る。これにより、選択プレーンＰＢ内の非選択ブロックＢＬＫにおいて、ワード線ＷＬは配線ＣＧから電気的に切断され、選択ゲート線ＳＧＤ及びＳＧＳはそれぞれ、配線ＳＧＤＬ及びＳＧＳＬから電気的に切断される。
【００６７】
また、非選択プレーンＰＢのブロックデコーダ５２は、対応するブロックＢＬＫが選択ブロックＢＬＫであるか非選択ブロックＢＬＫであるかに依らず非活性となり、“Ｌ”レベルの信号をノードＢＬＫＳＥＬに出力する。
【００６８】
したがって、非選択プレーンＰＢ内のロウデコーダ２１２の転送スイッチ群５１は、転送トランジスタＴＴｒ０〜ＴＴｒ１２がオフ状態となることが出来る。これにより、非選択プレーンＰＢ内の全ブロックＢＬＫにおいて、ワード線ＷＬは配線ＣＧから電気的に切断され、選択ゲート線ＳＧＤ及びＳＧＳはそれぞれ、配線ＳＧＤＬ及びＳＧＳＬから電気的に切断される。
【００６９】
ドライバセット２７は、レジスタ２４から受信したアドレスＡＤＤに従って、配線ＣＧ、ＳＧＤＬ、及びＳＧＳＬに電圧を供給する。配線ＣＧ、ＳＧＤＬ、及びＳＧＳＬは、ドライバセット２７から供給された各種電圧を、転送スイッチ群５１Ａ、５１Ｂ、…の各々に対して転送する。つまり、ドライバセット２７から供給される電圧は、選択ブロックＢＬＫに対応する転送スイッチ群５１内の転送トランジスタＴＴｒ０〜ＴＴｒ１２を介して、選択ブロックＢＬＫ内のワード線ＷＬ、選択ゲート線ＳＧＤ及びＳＧＳに転送される。
【００７０】
図８は、第１実施形態に係る半導体記憶装置のブロックデコーダの構成を説明するための回路図である。図８では、図７に示したプレーンＰＢ０内のブロックデコーダ５２の構成の一例が示される。
【００７１】
図８に示すように、ブロックデコーダ５２は、論理回路ＬＣ１及びＡＮＤ１、並びにレベルシフタＬＳを含む。
【００７２】
論理回路ＬＣ１は、複数本の信号線によって信号ＢＬＫＡＤＤ＿ＢＵＳ＜０＞が供給される入力端と、論理回路ＡＮＤ１の第１入力端に接続された出力端と、を含む。論理回路ＬＣ１は、対応するブロックＢＬＫに応じて、ブロックデコーダ５２毎に異なる構成を有する。
【００７３】
具体的には、例えば、ブロックＢＬＫ０に対応するブロックデコーダ５２Ａ内の論理回路ＬＣ１は、信号ＢＬＫＡＤＤ＿ＢＵＳ＜０＞からブロックＢＬＫ０のブロックアドレスＢＬＫＡＤＤが供給されると、出力端の全てに“Ｈ”レベルの信号を出力するように構成される。そして、ブロックデコーダ５２Ａ内の論理回路ＬＣ１は、信号ＢＬＫＡＤＤ＿ＢＵＳ＜０＞からブロックＢＬＫ０以外のブロックアドレスＢＬＫＡＤＤが供給されると、出力端の少なくとも１つに“Ｌ”レベルの信号を出力するように構成される。
【００７４】
また、例えば、ブロックＢＬＫ１に対応するブロックデコーダ５２Ｂ内の論理回路ＬＣ１は、信号ＢＬＫＡＤＤ＿ＢＵＳ＜０＞からブロックＢＬＫ１のブロックアドレスＢＬＫＡＤＤが供給されると、出力端の全てに“Ｈ”レベルの信号を出力するように構成される。そして、ブロックデコーダ５２Ｂ内の論理回路ＬＣ１は、信号ＢＬＫＡＤＤ＿ＢＵＳ＜０＞からブロックＢＬＫ１以外のブロックアドレスＢＬＫＡＤＤが供給されると、出力端の少なくとも１つに“Ｌ”レベルの信号を出力するように構成される。
【００７５】
以下の説明では、論理回路ＬＣ１が全ての出力端において“Ｈ”レベルの信号を出力することを、「ブロックアドレスＢＬＫＡＤＤが論理回路ＬＣ１（又はブロックデコーダ５２）にヒットする」とも言う。
【００７６】
論理回路ＡＮＤ１は、論理回路ＬＣ１の出力端に接続された第１入力端と、信号ＰＢ＿ＣＮＴ＜０＞が供給される第２入力端と、レベルシフタＬＳの入力端に接続された出力端と、を含む論理積（ＡＮＤ）回路である。論理回路ＡＮＤ１は、第１入力端及び第２入力端の全てに“Ｈ”レベルが入力された場合には“Ｈ”レベルを出力し、第１入力端及び第２入力端のうちの少なくとも１つに“Ｌ”レベルが入力された場合には“Ｌ”レベルを出力する。信号ＰＢ＿ＣＮＴ＜０＞は、例えば、対応するプレーンＰＢ０が選択プレーンＰＢである場合に“Ｈ”レベルとなり、非選択プレーンＰＢである場合に“Ｌ”レベルとなる。
【００７７】
レベルシフタＬＳは、入力端に“Ｈ”レベルの信号が入力されると、当該入力された信号を増幅し、得られた“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力する。また、レベルシフタＬＳは、入力端に“Ｌ”レベルの信号が入力されると、“Ｌ”レベルの信号をノードＢＬＫＳＥＬに出力するように構成される。
【００７８】
以上のように構成することにより、プレーンＰＢ０のブロックＢＬＫに対応するブロックデコーダ５２は、プレーンＰＢ０が選択され、かつ信号ＢＬＫＡＤＤ＿ＢＵＳ＜０＞がヒットした場合には“Ｈ”レベルの信号を、ヒットしなければ“Ｌ”レベルの信号を、それぞれノードＢＬＫＳＥＬに出力することができる。また、プレーンＰＢ０のブロックＢＬＫに対応するブロックデコーダ５２は、プレーンＰＢ０が非選択であるか、又は信号ＢＬＫＡＤＤ＿ＢＵＳ＜０＞がヒットしなかった場合には、“Ｌ”レベルの信号をノードＢＬＫＳＥＬに出力することができる。
【００７９】
１．２  複数プレーンの同期動作について
次に、第１実施形態に係る半導体記憶装置における複数プレーンの同期動作について説明する。
【００８０】
１．２．１  コマンドシーケンスについて
図９は、第１実施形態に係る半導体記憶装置における複数プレーンの同期動作を説明するためのコマンドシーケンスである。図９では、一例として、プレーンＰＢ０〜ＰＢ１５のうち、グループＧＲＰ０に含まれるプレーンＰＢ０〜ＰＢ３を同期させて制御する場合におけるコマンドシーケンスが示される。
【００８１】
図９に示すように、まず、メモリコントローラ１０は、プレーンＰＢ０へのコマンドセットを発行し、半導体記憶装置２０に送信する。
【００８２】
より具体的には、メモリコントローラ１０は、コマンド“ＸＸｈ”を発行し、半導体記憶装置２０に送信する。コマンド“ＸＸｈ”は、例えば、半導体記憶装置２０からのデータの読出し動作、又は半導体記憶装置２０へのデータの書込み動作等の各種動作の対象となるアドレスＡＤＤを指定する際に発行されるコマンドである。
【００８３】
メモリコントローラ１０は、例えば、５サイクルにわたってアドレスＡＤＤを発行し、半導体記憶装置２０に送信する。当該アドレスＡＤＤは、プレーンＰＢ０のプレーンアドレスＰＢＡＤＤ、及びプレーンＰＢ０において選択されるブロックＢＬＫのブロックアドレスＢＬＫＡＤＤ（以下、プレーンＰＢ０用のブロックアドレスＢＬＫＡＤＤともいう。）を含む。なお、アドレスＡＤＤは５サイクルに限られず、任意サイクル数によって発行可能である。
【００８４】
メモリコントローラ１０は、コマンド“ＹＹｈ”を発行し、半導体記憶装置２０に送信する。コマンド“ＹＹｈ”によって、シーケンサ２５は、信号／ＲＢを“Ｌ”レベルにし、直前に受信したコマンドセットをレジスタ２４に格納させる。より具体的には、プレーンＰＢ０が選択される旨の情報、及びプレーンＰＢ０用のブロックアドレスＢＬＫＡＤＤはそれぞれ、プレーンアドレスレジスタ２４２＜０＞及びブロックアドレスレジスタ２４３＜０＞に格納される。コマンドセットの格納が完了した後、シーケンサ２５は、信号／ＲＢを“Ｈ”レベルにして、半導体記憶装置２０がレディ状態であることをメモリコントローラ１０に知らせる。なお、上述のコマンドシーケンスが指示する動作が書込み動作である場合、メモリコントローラ１０は、例えば、コマンド“ＹＹｈ”（又は以降で説明するコマンド“ＺＺｈ”）の前に、当該書込み動作の際に半導体記憶装置２０に書き込まれるデータを、半導体記憶装置２０に送信する。
【００８５】
続いて、メモリコントローラ１０は、プレーンＰＢ１へのコマンドセット（すなわち、コマンド“ＸＸｈ”、５サイクルにわたるアドレスＡＤＤ、及びコマンド“ＹＹｈ”）を発行し、半導体記憶装置２０に送信する。ここで、当該アドレスＡＤＤは、プレーンＰＢ１のプレーンアドレスＰＢＡＤＤ、及びプレーンＰＢ１用のブロックアドレスＢＬＫＡＤＤを含む。シーケンサ２５は、信号／ＲＢを“Ｌ”レベルにし、プレーンＰＢ１が選択される旨の情報、及びプレーンＰＢ１用のブロックアドレスＢＬＫＡＤＤをそれぞれ、プレーンアドレスレジスタ２４２＜１＞及びブロックアドレスレジスタ２４３＜１＞に格納させる。コマンドセットの格納が完了した後、シーケンサ２５は、信号／ＲＢを“Ｈ”レベルにして、半導体記憶装置２０がレディ状態であることをメモリコントローラ１０に知らせる。
【００８６】
続いて、メモリコントローラ１０は、プレーンＰＢ２へのコマンドセット（すなわち、コマンド“ＸＸｈ”、５サイクルにわたるアドレスＡＤＤ、及びコマンド“ＹＹｈ”）を発行し、半導体記憶装置２０に送信する。ここで、当該アドレスＡＤＤは、プレーンＰＢ２のプレーンアドレスＰＢＡＤＤ、及びプレーンＰＢ２用のブロックアドレスＢＬＫＡＤＤを含む。シーケンサ２５は、信号／ＲＢを“Ｌ”レベルにし、プレーンＰＢ２が選択される旨の情報、及びプレーンＰＢ２用のブロックアドレスＢＬＫＡＤＤをそれぞれ、プレーンアドレスレジスタ２４２＜２＞及びブロックアドレスレジスタ２４３＜２＞に格納させる。コマンドセットの格納が完了した後、シーケンサ２５は、信号／ＲＢを“Ｈ”レベルにして、半導体記憶装置２０がレディ状態であることをメモリコントローラ１０に知らせる。
【００８７】
続いて、メモリコントローラ１０は、プレーンＰＢ３へのコマンドセット（すなわち、コマンド“ＸＸｈ”、５サイクルにわたるアドレスＡＤＤ、及びコマンド“ＺＺｈ”）を発行し、半導体記憶装置２０に送信する。ここで、当該アドレスＡＤＤは、プレーンＰＢ３のプレーンアドレスＰＢＡＤＤ、及びプレーンＰＢ３用のブロックアドレスＢＬＫＡＤＤを含む。シーケンサ２５は、信号／ＲＢを“Ｌ”レベルにし、プレーンＰＢ３が選択される旨の情報、及びプレーンＰＢ３用のブロックアドレスＢＬＫＡＤＤをそれぞれ、プレーンアドレスレジスタ２４２＜３＞及びブロックアドレスレジスタ２４３＜３＞に格納させる。また、コマンド“ＺＺｈ”を受けると、シーケンサ２５は、コマンドセットの格納が完了した後、レジスタ２４に格納されたコマンドＣＭＤ及びアドレスＡＤＤの情報に基づいて、プレーンＰＢ０〜ＰＢ３の動作を同期させて実行する。当該動作の終了後、シーケンサ２５は、信号／ＲＢを“Ｈ”レベルにして、半導体記憶装置２０がレディ状態であることをメモリコントローラ１０に知らせる。
【００８８】
以上で、プレーンＰＢ０〜ＰＢ３の同期動作が終了する。
【００８９】
なお、上述した同期動作が書込み動作の場合、コマンド“ＸＸｈ”、“ＹＹｈ”、及び“ＺＺｈ”にはそれぞれ、例えば、コマンド“８０ｈ”、“１１ｈ”、及び“１０ｈ”が相当し得る。また、上述した同期動作が読出し動作の場合、コマンド“ＸＸｈ”、“ＹＹｈ”、及び“ＺＺｈ”にはそれぞれ、例えば、コマンド“００ｈ”、“３２ｈ”、及び“３０ｈ”が相当し得る。ただし、当該コマンドの具体例はあくまで例示であり、これに限定されるものではない。
【００９０】
なお、プレーンＰＢ０〜ＰＢ３に対して設定されるブロックアドレスＢＬＫＡＤＤは、それぞれ異なり得る。すなわち、プレーンＰＢ０〜ＰＢ３は、互いに異なるブロックＢＬＫに対する動作を互いに同期して実行することができる。
【００９１】
１．２．２  タイミングチャートについて
図１０は、第１実施形態に係る半導体記憶装置における複数プレーンの同期動作を説明するためのタイミングチャートである。図１０では、図９に示したコマンドシーケンスに応じてシーケンサ２５で生成される制御信号ＣＮＴの一例が示される。
【００９２】
図１０に示すように、時刻Ｔ１において、ブロックアドレス信号生成回路２５２は、プレーンＰＢ０用のブロックアドレスＢＬＫＡＤＤ〜プレーンＰＢ３用のブロックアドレスＢＬＫＡＤＤをそれぞれ含む信号ＢＬＫＡＤＤ＿ＢＵＳ＜０＞〜ＢＬＫＡＤＤ＿ＢＵＳ＜３＞を生成する。生成された信号ＢＬＫＡＤＤ＿ＢＵＳ＜０＞〜ＢＬＫＡＤＤ＿ＢＵＳ＜３＞はそれぞれ、各々が４つのプレーンＰＢを含む組ＰＳＥＴ０〜ＰＳＥＴ３に転送される。
【００９３】
例えば、プレーンＰＢ０用のブロックアドレスＢＬＫＡＤＤは、組ＰＳＥＴ０内のプレーンＰＢ０、ＰＢ４、ＰＢ８、及びＰＢ１２の各々に転送される。ここで、ブロックアドレスＢＬＫＡＤＤそのものからは、各プレーンにおけるブロックを特定することはできるが、どのプレーンを対象としたものであるかを判別することはできない。したがって、組ＰＳＥＴ０内のプレーンＰＢ０、ＰＢ４、ＰＢ８、及びＰＢ１２の各々における対応したブロックデコーダ５２に、プレーンＰＢ０用のブロックアドレスＢＬＫＡＤＤがヒットする。しかしながら、時刻Ｔ１では、信号ＰＢ＿ＣＮＴ＜１５：０＞は“Ｌ”レベルのため、プレーンＰＢ０用のブロックアドレスＢＬＫＡＤＤがヒットしたいずれのブロックデコーダ５２も、“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力しない。上述の動作は、他の組ＰＳＥＴ１〜ＰＳＥＴ３についても同様である。
【００９４】
続いて、時刻Ｔ２において、プレーン制御信号生成回路２５１は、信号ＰＢ＿ＣＮＴ＜３：０＞を“Ｈ”レベルにする。信号ＰＢ＿ＣＮＴ＜３：０＞のうち、組ＰＳＥＴ０内に供給される信号は、プレーンＰＢ０に接続された信号ＰＢ＿ＣＮＴ＜０＞のみである。これにより、組ＰＳＥＴ０内のプレーンＰＢ０、ＰＢ４、ＰＢ８、及びＰＢ１２のうち、プレーンＰＢ０内に設けられたブロックデコーダ５２の論理回路ＡＮＤ１のみが“Ｈ”レベルを出力する。したがって、プレーンＰＢ０内における選択ブロックＢＬＫが選択状態となり、所定の動作が実行される。同様に、残りの信号ＰＢ＿ＣＮＴ＜３：１＞によってそれぞれ、組ＰＳＥＴ１内のプレーンＰＢ１、組ＰＳＥＴ２内のプレーンＰＢ２、及び組ＰＳＥＴ３内のプレーンＰＢ３内に設けられたブロックデコーダ５２の論理回路ＡＮＤ１のみが“Ｈ”レベルを出力する。したがって、プレーンＰＢ１〜ＰＢ３における選択ブロックＢＬＫが選択状態となり、プレーンＰＢ０と同期して、所定の動作が実行される。
【００９５】
続いて、時刻Ｔ３において、プレーン制御信号生成回路２５１は、信号ＰＢ＿ＣＮＴ＜３：０＞を“Ｌ”レベルにする。これにより、プレーンＰＢ０〜ＰＢ３における選択ブロックＢＬＫが非選択状態となり、同期動作の実行期間が終了する。
【００９６】
続いて、時刻Ｔ４において、ブロックアドレス信号生成回路２５２は、プレーンＰＢ０〜ＰＢ３用のブロックアドレスＢＬＫＡＤＤの転送を終了する。以上で、複数プレーンの同期動作が終了する。
【００９７】
１．３  本実施形態に係る効果
第１実施形態によれば、複数プレーンＰＢを同期させて動作可能な半導体記憶装置の回路面積及び配線面積の増加を抑制することができる。本効果につき、以下に説明する。
【００９８】
複数のプレーンＰＢ０〜ＰＢ１５を含むメモリセルアレイ２１１には、４本の信号線を介して、信号ＢＬＫＡＤＤ＿ＢＵＳ＜３：０＞が供給される。信号ＢＬＫＡＤＤ＿ＢＵＳ＜３：０＞はそれぞれ、プレーンＰＢの組ＰＳＥＴ０〜ＰＳＥＴ３に供給される。また、シーケンサ２５は、信号ＰＢ＿ＣＮＴ＜１５：０＞を使用してプレーンＰＢ０〜ＰＢ１５を互いに独立に選択可能となる。シーケンサ２５は、コマンドセット（コマンド“ＸＸｈ”、アドレスＡＤＤ、及びコマンド“ＹＹｈ”の組、並びにコマンド“ＸＸｈ”、アドレスＡＤＤ、及びコマンド“ＺＺｈ”の組）を受けると、特定のグループＧＲＰ内のプレーンＰＢに対して、同期動作を実行する。すなわち、シーケンサ２５は、信号ＢＬＫＡＤＤ＿ＢＵＳ＜３：０＞を介してプレーンＰＢ０〜ＰＢ３用のブロックアドレスＢＬＫＡＤＤをそれぞれプレーンＰＢ０〜ＰＢ３に同時に転送し、信号ＰＢ＿ＣＮＴ＜３：０＞を使用して、プレーンＰＢ０〜ＰＢ３を同時に選択する。これにより、信号ＢＬＫＡＤＤ＿ＢＵＳを供給するための信号線の本数と、ブロックアドレスレジスタ２４３のサイズを低減することができる。
【００９９】
補足すると、メモリセルトランジスタＭＴに接続されるビット線ＢＬやワード線ＷＬ等の配線の容量を抑制する観点から、メモリセルアレイ２１１は複数のプレーンＰＢに分割される。一般的に、これら複数のプレーンＰＢは、全てのプレーンＰＢを同期させて動作させることができるように設計される。しかしながら、記憶容量の増加に伴ってプレーンＰＢ数が増加すると、同期動作に必要な制御信号ＣＮＴを各プレーンＰＢに供給するための信号線の本数が増加すると共に、各プレーンＰＢ用のブロックアドレスＢＬＫＡＤＤを保持するブロックアドレスレジスタ２４３の数が増加する。
【０１００】
具体的には、第１実施形態では、複数のプレーンＰＢ用のブロックアドレスＢＬＫＡＤＤを同時に転送しつつ、当該転送と同時に同期動作を実行する構成について説明した。このような構成の場合、第１比較例では、信号ＢＬＫＡＤＤ＿ＢＵＳは、１６個のプレーンＰＢに対して、１６本の信号線によって個別に各プレーンＰＢに供給され得る。また、ブロックアドレスレジスタ２４３は、１６個分のブロックアドレスＢＬＫＡＤＤを保持可能に構成され得る。このため、第１比較例では、シーケンサ２５及びレジスタ２４の回路面積及び配線面積が肥大化し、設計に与える負荷が増大する可能性がある。
【０１０１】
これに対し、第１実施形態では、メモリセルアレイ２１１内の（例えば、１６個の）プレーン数に対して、同期動作可能なプレーン数が（例えば、４個に）抑制される。これにより、信号ＢＬＫＡＤＤ＿ＢＵＳを供給する本数を１６本から４本に低減すると共に、ブロックアドレスレジスタ２４３の数を、ブロックアドレスＢＬＫＡＤＤ１６個分から４個分に低減することができる。したがって、回路面積及び配線面積の増加を抑制することができる。
【０１０２】
１．４  変形例
なお、第１実施形態では、互いに同期させて動作を実行する複数のプレーンＰＢの各々に対して、選択すべきブロックアドレスＢＬＫＡＤＤが個別に割当てられる場合について説明したが、これに限られない。例えば、複数プレーンＰＢを仮想的な１つの仮想プレーンとみなし、当該１つの仮想プレーンに対して、選択すべきブロックアドレスＢＬＫＡＤＤが共通して割当てられてもよい。そして、このような仮想プレーンを複数個設定し、当該複数の仮想プレーンを互いに同期させて動作を実行させてもよい。以下の説明では、第１実施形態と同等の構成及び動作については、簡単のため説明を省略し、第１実施形態と異なる構成及び動作について、主に説明する。
【０１０３】
１．４．１  レジスタ及びシーケンサの構成について
図１１は、第１実施形態の変形例に係る半導体記憶装置においてシーケンサから出力される制御信号と、コア部との接続関係を説明するための模式図である。図１１は、第１実施形態において説明された図４に対応する。
【０１０４】
図１１に示すように、プレーンＰＢ０〜ＰＢ１５は、４つの仮想プレーンＩＰＢ（ＩＰＢ０〜ＩＰＢ３）に分類される。すなわち、仮想プレーンＩＰＢ０はプレーンＰＢ０〜ＰＢ３を含み、仮想プレーンＩＰＢ１はプレーンＰＢ４〜ＰＢ７を含み、仮想プレーンＩＰＢ２はプレーンＰＢ８〜ＰＢ１１を含み、仮想プレーンＩＰＢ３はプレーンＰＢ１２〜ＰＢ１５を含む。仮想プレーンＩＰＢは、各種信号線が以下に示すように接続されることにより、仮想的に１つのプレーンＰＢのように動作可能に構成される。
【０１０５】
すなわち、信号ＢＬＫＡＤＤ＿ＢＵＳ＜３：０＞はそれぞれ、各々が対応する仮想プレーンＩＰＢ０〜ＩＰＢ３に入力される。より具体的には、例えば、信号ＢＬＫＡＤＤ＿ＢＵＳ＜０＞は、仮想ＩＰＢ０内のプレーンＰＢ０〜ＰＢ３に共通して入力され、信号ＢＬＫＡＤＤ＿ＢＵＳ＜１＞は、仮想ＩＰＢ１内のプレーンＰＢ４〜ＰＢ７に共通して入力され、信号ＢＬＫＡＤＤ＿ＢＵＳ＜２＞は、仮想ＩＰＢ２内のプレーンＰＢ８〜ＰＢ１１に共通して入力され、信号ＢＬＫＡＤＤ＿ＢＵＳ＜３＞は、仮想ＩＰＢ３内のプレーンＰＢ１２〜ＰＢ１５に共通して入力される。
【０１０６】
なお、図４の場合と同様に、信号ＰＢ＿ＣＮＴ＜ｋ＞は、プレーンＰＢｋに入力される。
【０１０７】
１．４．２  複数プレーンの同期動作について
次に、第１実施形態の変形例に係る半導体記憶装置における複数プレーンの同期動作について説明する。図１２は、第１実施形態の変形例に係る半導体記憶装置における複数プレーンの同期動作を説明するためのコマンドシーケンスである。図１２は、第１実施形態における図９に対応する。
【０１０８】
図１２に示すように、本変形例における複数プレーンの同期動作のコマンドシーケンスは、メモリコントローラ１０から発行されるアドレスＡＤＤが、図９の場合と異なる。
【０１０９】
すなわち、メモリコントローラ１０は、仮想プレーンＩＰＢ０へのコマンドセット（すなわち、コマンド“ＸＸｈ”、５サイクルにわたるアドレスＡＤＤ、及びコマンド“ＹＹｈ”）を発行し、半導体記憶装置２０に送信する。ここで、当該アドレスＡＤＤは、仮想プレーンＩＰＢ０内のプレーンＰＢ０〜ＰＢ３を共通して選択可能なプレーンアドレスＰＢＡＤＤ（以下、仮想プレーンＩＰＢ０用のプレーンアドレスＰＢＡＤＤ）、及び仮想プレーンＩＰＢ０内のプレーンＰＢ０〜ＰＢ３において共通して選択されるブロックＢＬＫのブロックアドレスＢＬＫＡＤＤ（以下、仮想プレーンＩＰＢ０用のブロックアドレスＢＬＫＡＤＤという。）を含む。シーケンサ２５は、信号／ＲＢを“Ｌ”レベルにし、仮想プレーンＩＰＢ０が選択される旨の情報、及び仮想プレーンＩＰＢ０用のブロックアドレスＢＬＫＡＤＤをそれぞれ、プレーンアドレスレジスタ２４２＜０＞及びブロックアドレスレジスタ２４３＜０＞に格納させる。コマンドセットの格納が完了した後、シーケンサ２５は、信号／ＲＢを“Ｈ”レベルにして、半導体記憶装置２０がレディ状態であることをメモリコントローラ１０に知らせる。
【０１１０】
以降同様に、メモリコントローラ１０は、仮想プレーンＩＰＢ１〜ＩＰＢ３へのコマンドセットの発行に際してそれぞれ、仮想プレーンＩＰＢ１〜ＩＰＢ３用のプレーンアドレスＰＢＡＤＤ、及び仮想プレーンＩＰＢ１〜ＩＰＢ３用のブロックアドレスＢＬＫＡＤＤを含むアドレスＡＤＤを発行する。シーケンサ２５は、信号／ＲＢを“Ｌ”レベルにし、仮想プレーンＩＰＢ１〜ＩＰＢ３が選択される旨の情報、及び仮想プレーンＩＰＢ１〜ＩＰＢ３用のブロックアドレスＢＬＫＡＤＤをそれぞれ、プレーンアドレスレジスタ２４２＜３：１＞及びブロックアドレスレジスタ２４３＜３：１＞に格納させる。
【０１１１】
シーケンサ２５は、コマンド“ＺＺｈ”を受けると、レジスタ２４に格納されたコマンドＣＭＤ及びアドレスＡＤＤの情報に基づいて、仮想プレーンＩＰＢ０〜ＩＰＢ３の動作を同期させて実行する。当該動作の終了後、シーケンサ２５は、信号／ＲＢを“Ｈ”レベルにして、半導体記憶装置２０がレディ状態であることをメモリコントローラ１０に知らせる。
【０１１２】
以上で、仮想プレーンＩＰＢ０〜ＩＰＢ３の同期動作が終了する。
【０１１３】
図１３は、第１実施形態の変形例に係る半導体記憶装置における複数プレーンの同期動作を説明するためのタイミングチャートである。図１３は、第１実施形態における図１０に対応し、第１実施形態における図９に示したコマンドシーケンスに応じてシーケンサ２５で生成される制御信号ＣＮＴの一例を示す。
【０１１４】
図１３に示すように、時刻Ｔ１において、ブロックアドレス信号生成回路２５２は、仮想プレーンＩＰＢ０用のブロックアドレスＢＬＫＡＤＤ〜仮想プレーンＩＰＢ３用のブロックアドレスＢＬＫＡＤＤをそれぞれ含む信号ＢＬＫＡＤＤ＿ＢＵＳ＜０＞〜ＢＬＫＡＤＤ＿ＢＵＳ＜３＞を生成する。生成された信号ＢＬＫＡＤＤ＿ＢＵＳ＜０＞〜ＢＬＫＡＤＤ＿ＢＵＳ＜３＞はそれぞれ、各々が４つのプレーンＰＢを含む仮想プレーンＩＰＢ０〜ＩＰＢ３に転送される。
【０１１５】
例えば、仮想プレーンＩＰＢ０内のプレーンＰＢ０〜ＰＢ３の各々では、特定のブロックデコーダ５２に、仮想プレーンＩＰＢ０用のブロックアドレスＢＬＫＡＤＤがヒットする。しかしながら、時刻Ｔ１では、信号ＰＢ＿ＣＮＴ＜１５：０＞は“Ｌ”レベルのため、仮想プレーンＩＰＢ０用のブロックアドレスＢＬＫＡＤＤがヒットしたいずれのブロックデコーダ５２も、“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力しない。上述の動作は、他の仮想プレーンＩＰＢ１〜ＩＰＢ３についても同様である。
【０１１６】
続いて、時刻Ｔ２において、プレーン制御信号生成回路２５１は、信号ＰＢ＿ＣＮＴ＜１５：０＞を“Ｈ”レベルにする。これにより、全てのプレーンＰＢ０〜ＰＢ１５内に設けられたブロックデコーダ５２の論理回路ＡＮＤ１が“Ｈ”レベルを出力する。したがって、仮想プレーンＩＰＢ０〜ＩＰＢ３の各々に対応する選択ブロックＢＬＫが選択状態となり、所定の同期動作が実行される。
【０１１７】
続いて、時刻Ｔ３において、プレーン制御信号生成回路２５１は、信号ＰＢ＿ＣＮＴ＜１５：０＞を“Ｌ”レベルにする。これにより、仮想プレーンＩＰＢ０〜ＩＰＢ３の各々に対応する選択ブロックＢＬＫが非選択状態となり、同期動作の実行期間が終了する。
【０１１８】
続いて、時刻Ｔ４において、ブロックアドレス信号生成回路２５２は、仮想プレーンＩＰＢ０〜ＩＰＢ３用のブロックアドレスＢＬＫＡＤＤの転送を終了する。以上で、複数仮想プレーンＩＰＢの同期動作が終了する。
【０１１９】
１．４．３  本変形例に係る効果
本変形例によれば、１６個のプレーンＰＢを、４個の仮想プレーンＩＰＢとして同期動作させる。これにより、１個の仮想プレーンＩＰＢ内では、同一のブロックアドレスＢＬＫＡＤＤに対応するブロックＢＬＫが選択されることを条件に、４個のブロックアドレスレジスタ２４３と、信号ＢＬＫＡＤＤ＿ＢＵＳのための４本の信号線と、によって同期動作を実現できる。このため、回路面積及び配線面積の増加を抑制することができる。
【０１２０】
なお、本変形例のような構成によれば、例えば、以下のような動作が適用可能である。すなわち、メモリコントローラ１０から、１つのセルユニットＣＵに対する複数ページ（例えば、４ページ）への書込み命令があった場合、半導体記憶装置２０は、仮想プレーンＩＰＢ０内の４つのプレーンＰＢ０〜ＰＢ３に対して、それぞれ１ページ分のデータをそれぞれ書込むことができる。以上のように動作させることにより、１つのメモリセルトランジスタＭＴへのアクセス数を分散させることができ、書込み動作に要する時間を低減することができる。また、メモリコントローラ１０は、メモリセルアレイ２１１が１つのセルユニットＣＵに２ページ以上のデータが保持できない場合においても、仮想プレーンＩＰＢへの書込み指示により、複数プレーンＰＢに複数ページ分のデータを分散させて書込むことができる。
【０１２１】
２．  第２実施形態
第１実施形態では、ブロックデコーダ５２に転送されたブロックアドレスＢＬＫＡＤＤが、論理回路ＡＮＤ１に即時に（クロック入力などを要することなく）入力される場合について説明したが、これに限られない。第２実施形態は、ブロックデコーダ５２が、転送されたブロックアドレスＢＬＫＡＤＤを一時的に格納可能なレジスタを備える点において、第１実施形態と相違する。以下の説明では、第１実施形態と同等の構成及び動作については、簡単のため説明を省略し、第１実施形態と異なる構成を呼び動作について主に説明する。
【０１２２】
２．１  構成について
まず、第２実施形態に係る半導体記憶装置の構成について説明する。
【０１２３】
２．１．１  レジスタ及びシーケンサの構成について
図１４は、第２実施形態に係る半導体記憶装置のレジスタ及びシーケンサの構成を説明するためのブロック図である。図１４は、第１実施形態における図３に対応し、レジスタ２４に入力されるコマンドセット（コマンドＣＭＤ及びアドレスＡＤＤ）に基づいて、シーケンサ２５から出力される制御信号ＣＮＴ（信号ＰＢ＿ＣＮＴ＜１５：０＞、ＢＬＫＡＤＤ＿ＢＵＳ、ＢＬＫＡＤＤ＿ＳＥＴ、及びＰＢ＿ＳＥＬ＜３：０＞）が模式的に示される。
【０１２４】
図１４に示すように、シーケンサ２５は、ブロックアドレス信号生成回路２５２に代えて、ブロックアドレス信号生成回路２５２ａを含む。また、シーケンサ２５は、ブロックアドレス設定信号生成回路２５３、及びプレーン選択信号生成回路２５４を更に含む。
【０１２５】
レジスタ２４の構成は、図３の場合と同等であるため、説明を省略する。
【０１２６】
ブロックアドレス信号生成回路２５２ａは、コマンドレジスタ２４１、プレーンアドレスレジスタ２４２＜１５：０＞、及びブロックアドレスレジスタ２４３＜３：０＞に保持された情報に基づき、１つの信号ＢＬＫＡＤＤ＿ＢＵＳを生成し、出力する。信号ＢＬＫＡＤＤ＿ＢＵＳは、例えば、全てのプレーンＰＢに共通して接続される１本のアドレスバスに出力される信号であり、互いに同期して動作する複数のプレーンＰＢ毎の選択ブロックＢＬＫのブロックアドレスＢＬＫＡＤＤが時系列に連続して含まれる。なお、以下の説明では、信号ＢＬＫＡＤＤ＿ＢＵＳが出力される１本のアドレスバスは、複数の信号線で構成されており、当該複数の信号線によって特定のブロックアドレスＢＬＫＡＤＤが特定される構成を取るものとする。
【０１２７】
ブロックアドレス設定信号生成回路２５３は、コマンドレジスタ２４１、プレーンアドレスレジスタ２４２＜１５：０＞、及びブロックアドレスレジスタ２４３＜３：０＞に保持された情報に基づき、１つの信号ＢＬＫＡＤＤ＿ＳＥＴを生成し、出力する。信号ＢＬＫＡＤＤ＿ＳＥＴは、例えば、全てのプレーンＰＢに共通して入力される信号であり、信号ＢＬＫＡＤＤ＿ＢＵＳに含まれるブロックアドレスＢＬＫＡＤＤが有効な期間を指定する。すなわち、信号ＢＬＫＡＤＤ＿ＳＥＴは、時系列に転送される複数のブロックアドレスＢＬＫＡＤＤの各々が有効である期間を指定し、当該指定期間においてプレーンＰＢへのブロックアドレスＢＬＫＡＤＤの転送を許可する機能を有する。
【０１２８】
プレーン選択信号生成回路２５４は、コマンドレジスタ２４１、プレーンアドレスレジスタ２４２＜１５：０＞、及びブロックアドレスレジスタ２４３＜３：０＞に保持された情報に基づき、プレーンＰＢ０〜ＰＢ１５を個別に特定可能な４ビットの信号ＰＢ＿ＳＥＬ＜３：０＞を生成し、１ビットずつ４本の信号線に分けて出力する。信号ＰＢ＿ＳＥＬ＜３：０＞は、例えば、信号ＢＬＫＡＤＤ＿ＳＥＴと共に全てのプレーンＰＢに共通して入力される信号であり、信号ＢＬＫＡＤＤ＿ＳＥＴが指定したブロックアドレスＢＬＫＡＤＤ転送可能な期間が、どのプレーンＰＢに対応するかを識別する機能を有する。
【０１２９】
図１５は、第２実施形態に係る半導体記憶装置のプレーン選択信号生成回路において生成される信号と、プレーンとの対応関係を説明するためのテーブルである。
【０１３０】
図１５に示すように、信号ＰＢ＿ＳＥＬ＜３：０＞は、プレーンＰＢ毎に個別のデータが割当てられている。具体的には、例えば、信号ＰＢ＿ＳＥＬ＜３：０＞のデータが“００００”の場合がプレーンＰＢ０に対応し、“０００１”の場合がプレーンＰＢ１に対応し、…、“１１１１”の場合がプレーンＰＢ１５に対応する。なお、図１５に示した対応関係はあくまで一例であり、４ビットの信号でプレーンＰＢ０〜ＰＢ１５を識別できれば、任意の割当てが適用可能である。
【０１３１】
図１６は、第２実施形態に係る半導体記憶装置においてシーケンサから出力される制御信号と、コア部との接続関係を説明するための模式図である。図１６は、第１実施形態において説明された図４に対応する。
【０１３２】
図１６に示すように、信号ＢＬＫＡＤＤ＿ＢＵＳ、ＢＬＫＡＤＤ＿ＳＥＴ、及びＰＢ＿ＳＥＬ＜３：０＞は、全てのプレーンＰＢ０〜ＰＢ１５に共通に入力される。
【０１３３】
なお、図４の場合と同様に、信号ＰＢ＿ＣＮＴ＜ｋ＞は、プレーンＰＢｋに入力される。
【０１３４】
２．１．２  ブロックデコーダの構成について
次に、第２実施形態に係る半導体記憶装置のブロックデコーダの構成について、図１７を用いて説明する。図１７は、第１実施形態における図８に対応し、図８において説明したブロックデコーダ５２に代えて、ブロックデコーダ５２ａが示される。
【０１３５】
図１７に示すように、ブロックデコーダ５２ａは、ブロックデコーダ５２の構成に加えて、論理回路ＬＣ２及びＡＮＤ２、及びレジスタＦＦを更に含む。
【０１３６】
論理回路ＬＣ２は、４本の信号線によって信号ＰＢ＿ＳＥＬ＜３：０＞が供給される入力端と、論理回路ＡＮＤ２の第１入力端に接続された出力端と、を含む。論理回路ＬＣ２は、対応するプレーンＰＢに応じて、異なる構成を有する。
【０１３７】
具体的には、例えば、プレーンＰＢ０に対応する論理回路ＬＣ２は、プレーンＰＢ０に対応するデータ“００００”を有する信号ＰＢ＿ＳＥＬ＜３：０＞が供給されると、出力端に“Ｈ”レベルの信号を出力するように構成される。そして、プレーンＰＢ０に対応する論理回路ＬＣ２は、プレーンＰＢ０以外のプレーンＰＢに対応するデータを有する信号ＰＢ＿ＳＥＬ＜３：０＞が供給されると、出力端に“Ｌ”レベルの信号を出力するように構成される。
【０１３８】
なお、他のプレーンＰＢに対応する論理回路ＬＣ２についても同様である。例えば、プレーンＰＢ１に対応する論理回路ＬＣ２は、信号ＰＢ＿ＳＥＬ＜３：０＞がプレーンＰＢ１に対応するデータ“０００１”を有する場合に出力端に“Ｈ”レベルの信号を出力し、それ以外のデータの場合には“Ｌ”レベルの信号を出力する。
【０１３９】
論理回路ＡＮＤ２は、論理回路ＬＣ２からの出力が供給される第１入力端と、信号ＢＬＫＡＤＤ＿ＳＥＴが供給される第２入力端と、レジスタＦＦのクロック入力端に接続された出力端と、を含む。論理回路ＡＮＤ２は、例えば、論理積演算器であり、第１入力端及び第２入力端がいずれも“Ｈ”レベルの場合に“Ｈ”レベルを出力し、それ以外の場合に“Ｌ”レベルを出力するように構成される。
【０１４０】
レジスタＦＦは、複数本の信号線によって信号ＢＬＫＡＤＤ＿ＢＵＳが供給される入力端と、論理回路ＡＮＤ２の出力信号が供給されるクロック入力端と、論理回路ＬＣ１の入力端に接続された出力端と、を含む。レジスタＦＦは、例えば、フリップフロップ回路であり、クロック入力端に“Ｈ”レベルの信号が入力された場合に、入力端に供給された信号を一時的に保持しつつ、出力端から出力可能に構成される。
【０１４１】
以上のように構成することにより、レジスタＦＦは、対応するプレーンＰＢに信号ＰＢ＿ＳＥＬ＜３：０＞がヒットし、かつ信号ＢＬＫＡＤＤ＿ＳＥＴが“Ｈ”レベルである場合に、信号ＢＬＫＡＤＤ＿ＢＵＳ内のブロックアドレスＢＬＫＡＤＤを保持することができる。
【０１４２】
なお、図１７の例では、論理回路ＬＣ２及びＡＮＤ２、並びにレジスタＦＦは、各プレーンＰＢ内の全てのブロックデコーダ５２ａに対して１組ずつ設けられている場合について説明したが、これに限られない。すなわち、論理回路ＬＣ２及びＡＮＤ２、並びにレジスタＦＦは、各プレーンＰＢに対して１組ずつ設けられていればよく、レジスタＦＦからの出力信号が、同一プレーンＰＢ内の全てのブロックデコーダ５２ａ内の論理回路ＬＣ１に供給されていればよい。
【０１４３】
２．２  複数プレーンの同期動作について
次に、第２実施形態に係る半導体記憶装置における複数プレーンの同期動作について説明する。
【０１４４】
図１８は、第２実施形態に係る半導体記憶装置における複数プレーンの同期動作を説明するためのタイミングチャートである。図１８は、第１実施形態における図１０に対応する。
【０１４５】
図１８に示すように、信号ＢＬＫＡＤＤ＿ＢＵＳは、期間Ｔ１０〜Ｔ１３、Ｔ１３〜Ｔ１６、Ｔ１６〜Ｔ１９、及びＴ１９〜Ｔ２２において時系列に、それぞれプレーンＰＢ０用のブロックアドレスＢＬＫＡＤＤ〜プレーンＰＢ３用のブロックアドレスＢＬＫＡＤＤを含んだ状態で、全てのプレーンＰＢに転送される。
【０１４６】
具体的には、時刻Ｔ１０において、ブロックアドレス信号生成回路２５２ａは、プレーンＰＢ０用のブロックアドレスＢＬＫＡＤＤを含む信号ＢＬＫＡＤＤ＿ＢＵＳを生成し、全てのプレーンＰＢに転送する。また、プレーン選択信号生成回路２５４は、プレーンＰＢ０を選択するためのデータ“００００”を含む信号ＰＢ＿ＳＥＬ＜３：０＞を生成し、全てのプレーンＰＢに転送する。これにより、プレーンＰＢ０内のブロックデコーダ５２ａの論理回路ＬＣ２は、論理回路ＡＮＤ２の第１入力端に“Ｈ”レベルを出力する。一方、他のプレーンＰＢ１〜ＰＢ１５内のブロックデコーダ５２ａの論理回路ＬＣ２は、“Ｌ”レベルを出力する。
【０１４７】
時刻Ｔ１１において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｈ”レベルにする。これにより、プレーンＰＢ０内のブロックデコーダ５２ａの論理回路ＡＮＤ２の第２入力端に“Ｈ”レベルが入力され、レジスタＦＦのクロック入力端に“Ｈ”レベルが入力される。これに伴い、プレーンＰＢ０内のブロックデコーダ５２ａのレジスタＦＦには、プレーンＰＢ０用のブロックアドレスＢＬＫＡＤＤが保持される。
【０１４８】
時刻Ｔ１２において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｌ”レベルにする。これにより、プレーンＰＢ０内のブロックデコーダ５２ａのレジスタＦＦのクロック入力端に“Ｌ”レベルが入力され、レジスタＦＦへのアドレス転送が終了する。
【０１４９】
なお、プレーンＰＢ０にアドレス転送が行われることにより、プレーンＰＢ０内の特定のブロックデコーダ５２ａでは、プレーンＰＢ０用のブロックアドレスＢＬＫＬＡＤＤがヒットする。しかしながら、時刻Ｔ１２では、信号ＰＢ＿ＣＮＴ＜０＞が“Ｌ”レベルのため、プレーンＰＢ０用のブロックアドレスＢＬＫＡＤＤがヒットしたブロックデコーダ５２ａは、“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力しない。
【０１５０】
続いて、時刻Ｔ１３において、ブロックアドレス信号生成回路２５２ａは、プレーンＰＢ１用のブロックアドレスＢＬＫＡＤＤを含む信号ＢＬＫＡＤＤ＿ＢＵＳを生成し、全てのプレーンＰＢに転送する。また、プレーン選択信号生成回路２５４は、プレーンＰＢ１を選択するためのデータ“０００１”を含む信号ＰＢ＿ＳＥＬ＜３：０＞を生成し、全てのプレーンＰＢに転送する。これにより、プレーンＰＢ１内のブロックデコーダ５２ａの論理回路ＬＣ２は、論理回路ＡＮＤ２の第１入力端に“Ｈ”レベルを出力する。一方、他のプレーンＰＢ０、及びＰＢ２〜ＰＢ１５内のブロックデコーダ５２ａの論理回路ＬＣ２は、“Ｌ”レベルを出力する。
【０１５１】
時刻Ｔ１４において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｈ”レベルにする。これにより、プレーンＰＢ１内のブロックデコーダ５２ａの論理回路ＡＮＤ２の第２入力端に“Ｈ”レベルが入力され、レジスタＦＦのクロック入力端に“Ｈ”レベルが入力される。これに伴い、プレーンＰＢ１内のブロックデコーダ５２ａのレジスタＦＦには、プレーンＰＢ１用のブロックアドレスＢＬＫＡＤＤが保持される。
【０１５２】
時刻Ｔ１５において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｌ”レベルにする。これにより、プレーンＰＢ１内のブロックデコーダ５２ａのレジスタＦＦのクロック入力端に“Ｌ”レベルが入力され、レジスタＦＦへのアドレス転送が終了する。
【０１５３】
なお、プレーンＰＢ１にアドレス転送が行われることにより、プレーンＰＢ１内の特定のブロックデコーダ５２ａでは、プレーンＰＢ１用のブロックアドレスＢＬＫＬＡＤＤがヒットする。しかしながら、時刻Ｔ１５では、信号ＰＢ＿ＣＮＴ＜１＞が“Ｌ”レベルのため、プレーンＰＢ１用のブロックアドレスＢＬＫＡＤＤがヒットしたブロックデコーダ５２ａは、“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力しない。
【０１５４】
続いて、時刻Ｔ１６において、ブロックアドレス信号生成回路２５２ａは、プレーンＰＢ２用のブロックアドレスＢＬＫＡＤＤを含む信号ＢＬＫＡＤＤ＿ＢＵＳを生成し、全てのプレーンＰＢに転送する。また、プレーン選択信号生成回路２５４は、プレーンＰＢ２を選択するためのデータ“００１０”を含む信号ＰＢ＿ＳＥＬ＜３：０＞を生成し、全てのプレーンＰＢに転送する。これにより、プレーンＰＢ２内のブロックデコーダ５２ａの論理回路ＬＣ２は、論理回路ＡＮＤ２の第１入力端に“Ｈ”レベルを出力する。一方、他のプレーンＰＢ０、ＰＢ１、及びＰＢ３〜ＰＢ１５内のブロックデコーダ５２ａの論理回路ＬＣ２は、“Ｌ”レベルを出力する。
【０１５５】
時刻Ｔ１７において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｈ”レベルにする。これにより、プレーンＰＢ２内のブロックデコーダ５２ａの論理回路ＡＮＤ２の第２入力端に“Ｈ”レベルが入力され、レジスタＦＦのクロック入力端に“Ｈ”レベルが入力される。これに伴い、プレーンＰＢ２内のブロックデコーダ５２ａのレジスタＦＦには、プレーンＰＢ２用のブロックアドレスＢＬＫＡＤＤが保持される。
【０１５６】
時刻Ｔ１８において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｌ”レベルにする。これにより、プレーンＰＢ２内のブロックデコーダ５２ａのレジスタＦＦのクロック入力端に“Ｌ”レベルが入力され、レジスタＦＦへのアドレス転送が終了する。
【０１５７】
なお、プレーンＰＢ２にアドレス転送が行われることにより、プレーンＰＢ２内の特定のブロックデコーダ５２ａでは、プレーンＰＢ２用のブロックアドレスＢＬＫＬＡＤＤがヒットする。しかしながら、時刻Ｔ１８では、信号ＰＢ＿ＣＮＴ＜２＞が“Ｌ”レベルのため、プレーンＰＢ２用のブロックアドレスＢＬＫＡＤＤがヒットしたブロックデコーダ５２ａは、“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力しない。
【０１５８】
時刻Ｔ１９において、ブロックアドレス信号生成回路２５２ａは、プレーンＰＢ３用のブロックアドレスＢＬＫＡＤＤを含む信号ＢＬＫＡＤＤ＿ＢＵＳを生成し、全てのプレーンＰＢに転送する。また、プレーン選択信号生成回路２５４は、プレーンＰＢ３を選択するためのデータ“００１１”を含む信号ＰＢ＿ＳＥＬ＜３：０＞を生成し、全てのプレーンＰＢに転送する。これにより、プレーンＰＢ３内のブロックデコーダ５２ａの論理回路ＬＣ２は、論理回路ＡＮＤ２の第１入力端に“Ｈ”レベルを出力する。一方、他のプレーンＰＢ０〜ＰＢ２、及びＰＢ４〜ＰＢ１５内のブロックデコーダ５２ａの論理回路ＬＣ２は、“Ｌ”レベルを出力する。
【０１５９】
時刻Ｔ２０において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｈ”レベルにする。これにより、プレーンＰＢ３内のブロックデコーダ５２ａの論理回路ＡＮＤ２の第２入力端に“Ｈ”レベルが入力され、レジスタＦＦのクロック入力端に“Ｈ”レベルが入力される。これに伴い、プレーンＰＢ３内のブロックデコーダ５２ａのレジスタＦＦには、プレーンＰＢ３用のブロックアドレスＢＬＫＡＤＤが保持される。
【０１６０】
時刻Ｔ２１において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｌ”レベルにする。これにより、プレーンＰＢ３内のブロックデコーダ５２ａのレジスタＦＦのクロック入力端に“Ｌ”レベルが入力され、レジスタＦＦへのアドレス転送が終了する。
【０１６１】
なお、プレーンＰＢ３にアドレス転送が行われることにより、プレーンＰＢ３内の特定のブロックデコーダ５２ａでは、プレーンＰＢ３用のブロックアドレスＢＬＫＬＡＤＤがヒットする。しかしながら、時刻Ｔ２１では、信号ＰＢ＿ＣＮＴ＜３＞が“Ｌ”レベルのため、プレーンＰＢ３用のブロックアドレスＢＬＫＡＤＤがヒットしたブロックデコーダ５２ａは、“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力しない。
【０１６２】
時刻Ｔ２２において、ブロックアドレス信号生成回路２５２ａは、ブロックアドレスＢＬＫＡＤＤを含む信号ＢＬＫＡＤＤ＿ＢＵＳの生成を終了する。これにより、全てのブロックアドレスＢＬＫＡＤＤの転送が終了する。
【０１６３】
時刻Ｔ２３において、プレーン制御信号生成回路２５１は、信号ＰＢ＿ＣＮＴ＜３：０＞を“Ｈ”レベルにする。これにより、プレーンＰＢ０〜ＰＢ３内に設けられたブロックデコーダ５２ａの論理回路ＡＮＤ１が駆動する。このため、プレーンＰＢ０〜ＰＢ３における選択ブロックＢＬＫを選択状態にすることができる。したがって、プレーンＰＢ０〜ＰＢ３では、選択ブロックＢＬＫに対して、所定の同期動作が実行される。
【０１６４】
時刻Ｔ２４において、プレーン制御信号生成回路２５１は、信号ＰＢ＿ＣＮＴ＜３：０＞を“Ｌ”レベルにする。これにより、プレーンＰＢ０〜ＰＢ３における選択ブロックＢＬＫが非選択状態となり、同期動作の実行期間が終了する。以上で、複数プレーンの同期動作が終了する。
【０１６５】
２．３  本実施形態に係る効果
シーケンサ２５は、コマンドセット（コマンド“ＸＸｈ”、アドレスＡＤＤ、及びコマンド“ＹＹｈ”の組、並びにコマンド“ＸＸｈ”、アドレスＡＤＤ、及びコマンド“ＺＺｈ”の組）を受けると、特定のグループＧＲＰ内のプレーンＰＢに対して、同期動作を実行する。すなわち、シーケンサ２５は、時系列に特定のプレーンＰＢ用のブロックアドレスＢＬＫＡＤＤを含む信号ＢＬＫＡＤＤ＿ＢＵＳを、全てのプレーンＰＢ０〜ＰＢ１５に対して転送する。シーケンサ２５は、信号ＢＬＫＡＤＤ＿ＳＥＴ及びＢＬＫＡＤＤ＿ＳＥＬ＜３：０＞を使用して、特定の期間に特定のプレーンＰＢのレジスタＦＦに信号ＢＬＫＡＤＤ＿ＢＵＳを保持させる。そして、シーケンサ２５は、同期して動作させる全てのプレーンＰＢへのブロックアドレスＢＬＫＡＤＤの転送が完了した後、信号ＰＢ＿ＣＮＴ＜３：０＞を使用して、プレーンＰＢ０〜ＰＢ３を同時に選択する。これにより、信号ＢＬＫＡＤＤ＿ＢＵＳを供給するための信号線の本数と、ブロックアドレスレジスタ２４３のサイズを低減することができる。
【０１６６】
補足すると、一般的に、半導体記憶装置２０は、コア部２１内の全てのプレーンＰＢを同期させて動作させることができるように設計される。しかしながら、記憶容量の増加に伴ってプレーンＰＢ数が増加すると、同期動作に必要な制御信号ＣＮＴを各プレーンＰＢに供給するための信号線の本数が増加すると共に、各プレーンＰＢ用のブロックアドレスＢＬＫＡＤＤを保持するブロックアドレスレジスタ２４３の数が増加する。
【０１６７】
具体的には、第２実施形態では、複数のプレーンＰＢ用のブロックアドレスＢＬＫＡＤＤを時系列に転送しつつ、当該転送が完了した後に同期動作を実行する構成について説明した。このような構成の場合、第２比較例では、信号ＢＬＫＡＤＤ＿ＳＥＬは、１６個のプレーンＰＢに対して、１６本の信号線によって個別に供給され得る。また、ブロックアドレスレジスタ２４３は、１６個分のブロックアドレスＢＬＫＡＤＤを保持可能に構成され得る。このため、比較例では、シーケンサ２５及びレジスタ２４の回路面積及び配線面積が肥大化し、設計に与える負荷が増大する可能性がある。
【０１６８】
これに対し、第１実施形態では、メモリセルアレイ２１１内の（例えば、１６個の）プレーン数に対して、同期動作可能なプレーン数が（例えば、４個に）抑制される。これにより、信号ＢＬＫＡＤＤ＿ＳＥＬを供給する信号線の本数を１６本から４本に低減すると共に、ブロックアドレスレジスタ２４３の数を、ブロックアドレスＢＬＫＡＤＤ１６個分から４個分に低減することができる。したがって、回路面積及び配線面積の増加を抑制することができる。
【０１６９】
２．４  第１変形例
なお、第２実施形態では、第１実施形態の変形例と同様に、複数プレーンＰＢを仮想的な１つの仮想プレーンとみなし、当該１つの仮想プレーンに対して、選択すべきブロックアドレスＢＬＫＡＤＤが共通して割当てられてもよい。そして、このような仮想プレーンを複数個設定し、当該複数の仮想プレーンを互いに同期させて動作を実行させてもよい。以下の説明では、第１実施形態の変形例及び第２実施形態と同等の構成及び動作については、簡単のため説明を省略し、第１実施形態の変形例及び第２実施形態と異なる構成及び動作について、主に説明する。
【０１７０】
２．４．１  レジスタ及びシーケンサの構成について
図１９は、第２実施形態の第１変形例に係る半導体記憶装置のレジスタ及びシーケンサの構成を説明するためのブロック図である。図１９は、第２実施形態における図１４に対応し、レジスタ２４に入力されるコマンドセット（コマンドＣＭＤ及びアドレスＡＤＤ）に基づいて、シーケンサ２５から出力される制御信号ＣＮＴ（信号ＰＢ＿ＣＮＴ＜１５：０＞、ＢＬＫＡＤＤ＿ＢＵＳ、ＢＬＫＡＤＤ＿ＳＥＴ、及びＰＢ＿ＳＥＬ＜１：０＞）が模式的に示される。
【０１７１】
図１９に示すように、シーケンサ２５は、プレーン選択信号生成回路２５４に代えて、プレーン選択信号生成回路２５４ａを含む。
【０１７２】
レジスタ２４の構成は、図３の場合と同等であるため、説明を省略する。
【０１７３】
プレーン選択信号生成回路２５４ａは、仮想プレーンＩＰＢ０〜ＩＰＢ３を個別に特定可能な２ビットの信号ＰＢ＿ＳＥＬ＜１：０＞を生成し、１ビットずつ２本の信号線に分けて出力する。信号ＰＢ＿ＳＥＬ＜１：０＞は、例えば、信号ＢＬＫＡＤＤ＿ＳＥＴと共に全てのプレーンＰＢに共通して入力される信号であり、信号ＢＬＫＡＤＤ＿ＳＥＴが指定したブロックアドレスＢＬＫＡＤＤ転送可能な期間が、どの仮想プレーンＩＰＢに対応するかを識別する機能を有する。
【０１７４】
図２０は、第２実施形態の第１変形例に係る半導体記憶装置のプレーン選択信号生成回路において生成される信号と、プレーンとの対応関係を説明するためのテーブルである。
【０１７５】
図２０に示すように、信号ＰＢ＿ＳＥＬ＜１：０＞は、仮想プレーンＩＰＢ毎に個別のデータが割当てられている。具体的には、例えば、信号ＰＢ＿ＳＥＬ＜１：０＞のデータが“００”の場合が仮想プレーンＩＰＢ０に対応し、“０１”の場合が仮想プレーンＩＰＢ１に対応し、“１０”の場合が仮想プレーンＩＰＢ２に対応し、“１１”の場合が仮想プレーンＩＰＢ３に対応する。なお、図２０に示した対応関係はあくまで一例であり、２ビットの信号で仮想プレーンＩＰＢ０〜ＩＰＢ３を識別できれば、任意の割当てが適用可能である。
【０１７６】
図２１は、第２実施形態の第１変形例に係る半導体記憶装置においてシーケンサから出力される制御信号と、コア部との接続関係を説明するための模式図である。図２１は、第２実施形態において説明された図１６に対応する。
【０１７７】
図２１に示すように、信号ＢＬＫＡＤＤ＿ＢＵＳ、ＢＬＫＡＤＤ＿ＳＥＴ、及びＰＢ＿ＳＥＬ＜１：０＞は、全てのプレーンＰＢ０〜ＰＢ１５に共通に入力される。
【０１７８】
なお、図１６の場合と同様に、信号ＰＢ＿ＣＮＴ＜ｋ＞は、プレーンＰＢｋに入力される。
【０１７９】
２．４．２  ブロックデコーダの構成について
図２２は、第２実施形態の第１変形例に係る半導体記憶装置のブロックデコーダの構成を説明するための回路図である。図２２は、第２実施形態における図１７に対応し、プレーンＰＢ０内に設けられるブロックデコーダ５２ｂが一例として示される。
【０１８０】
図２２に示すように、ブロックデコーダ５２ｂは、ブロックデコーダ５２ａにおける論理回路ＬＣ２に代えて、論理回路ＬＣ３を含む。
【０１８１】
論理回路ＬＣ３は、２本の信号線によって信号ＰＢ＿ＳＥＬ＜１：０＞が供給される入力端と、論理回路ＡＮＤ２の第１入力端に接続された出力端と、を含む。論理回路ＬＣ３は、対応する仮想プレーンＩＰＢに応じて、異なる構成を有する。
【０１８２】
具体的には、例えば、仮想プレーンＩＰＢ０に対応するプレーンＰＢ０〜ＰＢ３内の論理回路ＬＣ３は、仮想プレーンＩＰＢ０に対応するデータ“００”を有する信号ＰＢ＿ＳＥＬ＜１：０＞が供給されると、出力端に“Ｈ”レベルの信号を出力するように構成される。そして、仮想プレーンＩＰＢ０に対応する論理回路ＬＣ３は、仮想プレーンＩＰＢ０以外の仮想プレーンＩＰＢに対応するデータを有する信号ＰＢ＿ＳＥＬ＜１：０＞が供給されると、出力端に“Ｌ”レベルの信号を出力するように構成される。
【０１８３】
なお、他の仮想プレーンＩＰＢに対応する論理回路ＬＣ３についても同様である。例えば、仮想プレーンＩＰＢ１に対応するプレーンＰＢ４〜ＰＢ７内の論理回路ＬＣ３は、信号ＰＢ＿ＳＥＬ＜１：０＞が仮想プレーンＩＰＢ１に対応するデータ“０１”を有する場合に出力端に“Ｈ”レベルの信号を出力し、それ以外のデータの場合には“Ｌ”レベルの信号を出力する。
【０１８４】
以上のように構成することにより、レジスタＦＦは、対応する仮想プレーンＩＰＢに信号ＰＢ＿ＳＥＬ＜１：０＞がヒットし、かつ信号ＢＬＫＡＤＤ＿ＳＥＴが“Ｈ”レベルである場合に、信号ＢＬＫＡＤＤ＿ＢＵＳ内のブロックアドレスＢＬＫＡＤＤを保持することができる。
【０１８５】
なお、図２２の例では、論理回路ＬＣ３及びＡＮＤ２、並びにレジスタＦＦは、各プレーンＰＢ内の全てのブロックデコーダ５２ｂに対して１組ずつ設けられている場合について説明したが、これに限られない。すなわち、論理回路ＬＣ３及びＡＮＤ２、並びにレジスタＦＦは、各仮想プレーンＩＰＢに対して１組ずつ設けられていればよく、レジスタＦＦからの出力信号が、同一仮想プレーンＩＰＢ内の全てのブロックデコーダ５２ｂ内の論理回路ＬＣ１に供給されていればよい。
【０１８６】
２．４．３  複数プレーンの同期動作について
次に、第２実施形態の第１変形例に係る半導体記憶装置における複数プレーンの同期動作について説明する。図２３は、第２実施形態の第１変形例に係る半導体記憶装置における複数プレーンの同期動作を説明するためのタイミングチャートである。図２３は、第２実施形態における図１８に対応する。
【０１８７】
図２３に示すように、信号ＢＬＫＡＤＤ＿ＢＵＳは、期間Ｔ１０〜Ｔ１３、Ｔ１３〜Ｔ１６、Ｔ１６〜Ｔ１９、及びＴ１９〜Ｔ２２において時系列に、それぞれ仮想プレーンＩＰＢ０用のブロックアドレスＢＬＫＡＤＤ〜仮想プレーンＩＰＢ３用のブロックアドレスＢＬＫＡＤＤを含んだ状態で、全てのプレーンＰＢに転送される。
【０１８８】
具体的には、時刻Ｔ１０において、ブロックアドレス信号生成回路２５２ａは、仮想プレーンＩＰＢ０用のブロックアドレスＢＬＫＡＤＤを含む信号ＢＬＫＡＤＤ＿ＢＵＳを生成し、全てのプレーンＰＢに転送する。また、プレーン選択信号生成回路２５４ａは、仮想プレーンＩＰＢ０を選択するためのデータ“００”を含む信号ＰＢ＿ＳＥＬ＜１：０＞を生成し、全てのプレーンＰＢに転送する。これにより、仮想プレーンＩＰＢ０内のブロックデコーダ５２ｂの論理回路ＬＣ３は、論理回路ＡＮＤ２の第１入力端に“Ｈ”レベルを出力する。一方、他の仮想プレーンＩＰＢ１〜ＩＰＢ３内のブロックデコーダ５２ｂの論理回路ＬＣ３は、“Ｌ”レベルを出力する。
【０１８９】
時刻Ｔ１１において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｈ”レベルにする。これにより、仮想プレーンＩＰＢ０内のブロックデコーダ５２ｂの論理回路ＡＮＤ２の第２入力端に“Ｈ”レベルが入力され、レジスタＦＦのクロック入力端に“Ｈ”レベルが入力される。これに伴い、仮想プレーンＩＰＢ０内のブロックデコーダ５２ｂのレジスタＦＦには、仮想プレーンＩＰＢ０用のブロックアドレスＢＬＫＡＤＤが保持される。
【０１９０】
時刻Ｔ１２において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｌ”レベルにする。これにより、仮想プレーンＩＰＢ０内のブロックデコーダ５２ｂのレジスタＦＦのクロック入力端に“Ｌ”レベルが入力され、レジスタＦＦへのアドレス転送が終了する。
【０１９１】
なお、仮想プレーンＩＰＢ０にアドレス転送が行われることにより、仮想プレーンＩＰＢ０内の特定のブロックデコーダ５２ｂでは、仮想プレーンＩＰＢ０用のブロックアドレスＢＬＫＬＡＤＤがヒットする。しかしながら、時刻Ｔ１２では、信号ＰＢ＿ＣＮＴ＜３：０＞が“Ｌ”レベルのため、仮想プレーンＩＰＢ０用のブロックアドレスＢＬＫＡＤＤがヒットしたブロックデコーダ５２ｂは、“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力しない。
【０１９２】
続いて、時刻Ｔ１３において、ブロックアドレス信号生成回路２５２ａは、仮想プレーンＩＰＢ１用のブロックアドレスＢＬＫＡＤＤを含む信号ＢＬＫＡＤＤ＿ＢＵＳを生成し、全てのプレーンＰＢに転送する。また、プレーン選択信号生成回路２５４ａは、仮想プレーンＩＰＢ１を選択するためのデータ“０１”を含む信号ＰＢ＿ＳＥＬ＜１：０＞を生成し、全てのプレーンＰＢに転送する。これにより、仮想プレーンＩＰＢ１内のブロックデコーダ５２ｂの論理回路ＬＣ３は、論理回路ＡＮＤ２の第１入力端に“Ｈ”レベルを出力する。一方、他の仮想プレーンＩＰＢ０、ＩＰＢ２、及びＩＰＢ３内のブロックデコーダ５２ｂの論理回路ＬＣ３は、“Ｌ”レベルを出力する。
【０１９３】
時刻Ｔ１４において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｈ”レベルにする。これにより、仮想プレーンＩＰＢ１内のブロックデコーダ５２ｂの論理回路ＡＮＤ２の第２入力端に“Ｈ”レベルが入力され、レジスタＦＦのクロック入力端に“Ｈ”レベルが入力される。これに伴い、仮想プレーンＩＰＢ１内のブロックデコーダ５２ｂのレジスタＦＦには、仮想プレーンＩＰＢ１用のブロックアドレスＢＬＫＡＤＤが保持される。
【０１９４】
時刻Ｔ１５において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｌ”レベルにする。これにより、仮想プレーンＩＰＢ１内のブロックデコーダ５２ｂのレジスタＦＦのクロック入力端に“Ｌ”レベルが入力され、レジスタＦＦへのアドレス転送が終了する。
【０１９５】
なお、仮想プレーンＩＰＢ１にアドレス転送が行われることにより、仮想プレーンＩＰＢ１内の特定のブロックデコーダ５２ｂでは、仮想プレーンＩＰＢ１用のブロックアドレスＢＬＫＬＡＤＤがヒットする。しかしながら、時刻Ｔ１５では、信号ＰＢ＿ＣＮＴ＜７：４＞が“Ｌ”レベルのため、仮想プレーンＩＰＢ１用のブロックアドレスＢＬＫＡＤＤがヒットしたブロックデコーダ５２ｂは、“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力しない。
【０１９６】
続いて、時刻Ｔ１６において、ブロックアドレス信号生成回路２５２ａは、仮想プレーンＩＰＢ２用のブロックアドレスＢＬＫＡＤＤを含む信号ＢＬＫＡＤＤ＿ＢＵＳを生成し、全てのプレーンＰＢに転送する。また、プレーン選択信号生成回路２５４ａは、仮想プレーンＩＰＢ２を選択するためのデータ“１０”を含む信号ＰＢ＿ＳＥＬ＜１：０＞を生成し、全てのプレーンＰＢに転送する。これにより、仮想プレーンＩＰＢ２内のブロックデコーダ５２ｂの論理回路ＬＣ３は、論理回路ＡＮＤ２の第１入力端に“Ｈ”レベルを出力する。一方、他の仮想プレーンＩＰＢ０、ＩＰＢ１、及びＩＰＢ３内のブロックデコーダ５２ｂの論理回路ＬＣ３は、“Ｌ”レベルを出力する。
【０１９７】
時刻Ｔ１７において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｈ”レベルにする。これにより、仮想プレーンＩＰＢ２内のブロックデコーダ５２ｂの論理回路ＡＮＤ２の第２入力端に“Ｈ”レベルが入力され、レジスタＦＦのクロック入力端に“Ｈ”レベルが入力される。これに伴い、仮想プレーンＩＰＢ２内のブロックデコーダ５２ｂのレジスタＦＦには、仮想プレーンＩＰＢ２用のブロックアドレスＢＬＫＡＤＤが保持される。
【０１９８】
時刻Ｔ１８において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｌ”レベルにする。これにより、仮想プレーンＩＰＢ２内のブロックデコーダ５２ｂのレジスタＦＦのクロック入力端に“Ｌ”レベルが入力され、レジスタＦＦへのアドレス転送が終了する。
【０１９９】
なお、仮想プレーンＩＰＢ２にアドレス転送が行われることにより、仮想プレーンＩＰＢ２内の特定のブロックデコーダ５２ｂでは、仮想プレーンＩＰＢ２用のブロックアドレスＢＬＫＬＡＤＤがヒットする。しかしながら、時刻Ｔ１８では、信号ＰＢ＿ＣＮＴ＜１１：８＞が“Ｌ”レベルのため、仮想プレーンＩＰＢ２用のブロックアドレスＢＬＫＡＤＤがヒットしたブロックデコーダ５２ｂは、“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力しない。
【０２００】
時刻Ｔ１９において、ブロックアドレス信号生成回路２５２ａは、仮想プレーンＩＰＢ３用のブロックアドレスＢＬＫＡＤＤを含む信号ＢＬＫＡＤＤ＿ＢＵＳを生成し、全てのプレーンＰＢに転送する。また、プレーン選択信号生成回路２５４ａは、仮想プレーンＩＰＢ３を選択するためのデータ“１１”を含む信号ＰＢ＿ＳＥＬ＜１：０＞を生成し、全てのプレーンＰＢに転送する。これにより、仮想プレーンＩＰＢ３内のブロックデコーダ５２ｂの論理回路ＬＣ３は、論理回路ＡＮＤ２の第１入力端に“Ｈ”レベルを出力する。一方、他の仮想プレーンＩＰＢ０〜ＩＰＢ２内のブロックデコーダ５２ｂの論理回路ＬＣ３は、“Ｌ”レベルを出力する。
【０２０１】
時刻Ｔ２０において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｈ”レベルにする。これにより、仮想プレーンＩＰＢ３内のブロックデコーダ５２ｂの論理回路ＡＮＤ２の第２入力端に“Ｈ”レベルが入力され、レジスタＦＦのクロック入力端に“Ｈ”レベルが入力される。これに伴い、仮想プレーンＩＰＢ３内のブロックデコーダ５２ｂのレジスタＦＦには、仮想プレーンＩＰＢ３用のブロックアドレスＢＬＫＡＤＤが保持される。
【０２０２】
時刻Ｔ２１において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｌ”レベルにする。これにより、仮想プレーンＩＰＢ３内のブロックデコーダ５２ｂのレジスタＦＦのクロック入力端に“Ｌ”レベルが入力され、レジスタＦＦへのアドレス転送が終了する。
【０２０３】
なお、仮想プレーンＩＰＢ３にアドレス転送が行われることにより、仮想プレーンＩＰＢ３内の特定のブロックデコーダ５２ｂでは、仮想プレーンＩＰＢ３用のブロックアドレスＢＬＫＬＡＤＤがヒットする。しかしながら、時刻Ｔ２１では、信号ＰＢ＿ＣＮＴ＜１５：１２＞が“Ｌ”レベルのため、仮想プレーンＩＰＢ３用のブロックアドレスＢＬＫＡＤＤがヒットしたブロックデコーダ５２ｂは、“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力しない。
【０２０４】
時刻Ｔ２２において、ブロックアドレス信号生成回路２５２ａは、ブロックアドレスＢＬＫＡＤＤを含む信号ＢＬＫＡＤＤ＿ＢＵＳの生成を終了する。これにより、全てのブロックアドレスＢＬＫＡＤＤの転送が終了する。
【０２０５】
時刻Ｔ２３において、プレーン制御信号生成回路２５１は、信号ＰＢ＿ＣＮＴ＜１５：０＞を“Ｈ”レベルにする。これにより、仮想プレーンＩＰＢ０〜ＩＰＢ３（すなわち、全てのプレーンＰＢ）内に設けられたブロックデコーダ５２ｂの論理回路ＡＮＤ１が駆動する。このため、仮想プレーンＩＰＢ０〜ＩＰＢ３における選択ブロックＢＬＫを選択状態にすることができる。したがって、仮想プレーンＩＰＢ０〜ＩＰＢ３では、選択ブロックＢＬＫに対して、所定の動作が実行される。
【０２０６】
時刻Ｔ２４において、プレーン制御信号生成回路２５１は、信号ＰＢ＿ＣＮＴ＜１５：０＞を“Ｌ”レベルにする。これにより、仮想プレーンＩＰＢ０〜ＩＰＢ３における選択ブロックＢＬＫが非選択状態となり、動作の実行期間が終了する。以上で、複数プレーンの同期動作が終了する。
【０２０７】
２．４．４  本変形例に係る効果
本変形例によれば、第２実施形態に示したような、複数のプレーンＰＢ用のブロックアドレスＢＬＫＡＤＤを時系列に転送しつつ、当該転送が完了した後に同期動作を実行する構成についても、第１実施形態の変形例と同等の効果を奏することができる。
【０２０８】
なお、第２実施形態の第１変形例では、２本の信号線から供給される信号ＰＢ＿ＳＥＬ＜１：０＞によって仮想プレーンＩＰＢ０〜ＩＰＢ３のうちの１つが選択される場合について説明したが、これに限られない。例えば、信号ＰＢ＿ＳＥＬは、各仮想プレーンＩＰＢを独立に選択可能な４本の信号線から供給されてもよい。このように構成することにより、第２実施形態の第１変形例のような４個のプレーンＰＢを含む仮想プレーンＩＰＢに対する動作だけでなく、８個のプレーンＰＢを含む仮想プレーンや、１６個全てのプレーンＰＢを含む仮想プレーンを構成することが可能となる。
【０２０９】
２．５  第２変形例
第２実施形態では、１６個のプレーンＰＢのうち、４個のプレーンＰＢを同期させて動作を実行する場合について説明したが、これに限られない。例えば、４個のプレーンＰＢを同期実行させるためのコマンドセットを複数回繰り返すことによって、１６個のプレーンＰＢを全て同期させて動作を実行させてもよい。以下の説明では、第２実施形態と同様の構成及び動作については、簡単のため説明を省略し、第２実施形態と異なる構成及び動作について、主に説明する。
【０２１０】
図２４は、第２実施形態の第２変形例に係る半導体記憶装置における複数プレーンの同期動作を説明するためのコマンドシーケンスである。図２４は、第１実施形態及び第２実施形態に共通して用いられた図９に対応する。
【０２１１】
図２４に示すように、本変形例における複数プレーンの同期動作のコマンドシーケンスは、シーケンサ２５内に保持可能な１グループＧＲＰ０（プレーンＰＢ０〜ＰＢ３）分のブロックアドレスＢＬＫＡＤＤを含むコマンドセットが発行された後、一旦その分のアドレス転送を行う。しかる後、グループＧＲＰ０とは異なるグループＧＲＰ１（プレーンＰＢ４〜ＰＢ７）分のブロックアドレスＢＬＫＡＤＤを含むコマンドセットを発行する。
【０２１２】
すなわち、メモリコントローラ１０は、図９と同様のシーケンスによってプレーンＰＢ０〜ＰＢ２へのコマンドセットを発行し、半導体記憶装置２０に送信する。続いて、メモリコントローラ１０は、プレーンＰＢ３へのコマンドセット（すなわち、コマンド“ＸＸｈ”、５サイクルにわたるアドレスＡＤＤ、及びコマンド“ＷＷｈ”）を発行し、半導体記憶装置２０に送信する。ここで、コマンド“ＷＷｈ”は、１グループＧＲＰ分のコマンドセットの発行の終了、当該１グループＧＲＰ分のブロックアドレスＢＬＫＡＤＤの転送指示、及び当該ブロックアドレスＢＬＫＡＤＤの転送後における更なるグループＧＲＰ分のコマンドセットの発行が存在する旨を半導体記憶装置２０に通知する。
【０２１３】
具体的には、半導体記憶装置２０は、コマンド“ＷＷｈ”を受けると、信号／ＲＢを“Ｌ”レベルにし、レジスタ２４内に格納されたブロックアドレスＢＬＫＡＤＤを動作対象のプレーンＰＢ０〜ＰＢ３に転送する。転送の終了後、シーケンサ２５は、信号／ＲＢを“Ｈ”レベルにして、半導体記憶装置２０がレディ状態であることをメモリコントローラ１０に知らせる。この時点で、レジスタ２４内に保持されていた情報は不要となり、更なるコマンドセットの受付けが可能となる。
【０２１４】
続いて、メモリコントローラ１０は、プレーンＰＢ４〜ＰＢ６の各々へのコマンドセット（すなわち、コマンド“ＸＸｈ”、５サイクルにわたるアドレスＡＤＤ、及びコマンド“ＹＹｈ”）を発行し、半導体記憶装置２０に送信する。
【０２１５】
続いて、メモリコントローラ１０は、プレーンＰＢ７へのコマンドセット（すなわち、コマンド“ＸＸｈ”、５サイクルにわたるアドレスＡＤＤ、及びコマンド“ＺＺｈ”）を発行し、半導体記憶装置２０に送信する。コマンド“ＺＺｈ”を受けると、シーケンサ２５は、信号／ＲＢを“Ｌ”レベルにして、レジスタ２４へコマンドセットを格納した後、レジスタ２４に格納されたブロックアドレスＢＬＫＡＤＤを動作対象のプレーンＰＢ４〜ＰＢ７に転送する。転送の終了後、シーケンサ２５は、プレーンＰＢ０〜ＰＢ７の動作を同期させて実行する。当該動作の終了後、シーケンサ２５は、信号／ＲＢを“Ｈ”レベルにして、半導体記憶装置２０がレディ状態であることをメモリコントローラ１０に知らせる。
【０２１６】
以上で、プレーンＰＢ０〜ＰＢ７の同期動作が終了する。
【０２１７】
以上のように動作させることにより、信号ＢＬＫＡＤＤ＿ＳＥＬを供給する信号線の本数を４本に低減し、ブロックアドレスレジスタ２４３の数を、ブロックアドレスＢＬＫＡＤＤ４個分に低減した構成でも、１６個のプレーンＰＢを同期させて動作させることができる。
【０２１８】
２．６  第３変形例
第２実施形態では、１６個のうちの４個のプレーンＰＢを同時に選択するために、４ビットの信号ＰＢ＿ＳＥＬ＜３：０＞を用いる場合について説明したが、これに限られない。例えば、１６個のうちの４個のプレーンＰＢを同時に選択するために、２ビットの信号ＰＢ＿ＳＥＬ＜１：０＞を用いてもよい。以下の説明では、第２実施形態と同様の構成及び動作については、簡単のため説明を省略し、第２実施形態と異なる構成及び動作について、主に説明する。
【０２１９】
２．６．１  レジスタ及びシーケンサの構成について
図２５は、第２実施形態の第３変形例に係る半導体記憶装置のレジスタ及びシーケンサの構成を説明するためのブロック図である。図２５は、第２実施形態における図１４に対応し、レジスタ２４に入力されるコマンドセット（コマンドＣＭＤ及びアドレスＡＤＤ）に基づいて、シーケンサ２５から出力される制御信号ＣＮＴ（信号ＰＢ＿ＣＮＴ＜１５：０＞、ＢＬＫＡＤＤ＿ＢＵＳ、ＢＬＫＡＤＤ＿ＳＥＴ、及びＰＢ＿ＳＥＬ＜１：０＞）が模式的に示される。
【０２２０】
図２５に示すように、シーケンサ２５は、プレーン選択信号生成回路２５４に代えて、プレーン選択信号生成回路２５４ｂを含む。
【０２２１】
レジスタ２４の構成は、図１４の場合と同等であるため、説明を省略する。
【０２２２】
プレーン選択信号生成回路２５４ｂは、プレーンＰＢの組ＰＳＥＴ０〜ＰＳＥＴ３を個別に特定可能な２ビットの信号ＰＢ＿ＳＥＬ＜１：０＞を生成し、１ビットずつ２本の信号線に分けて出力する。信号ＰＢ＿ＳＥＬ＜１：０＞は、例えば、信号ＢＬＫＡＤＤ＿ＳＥＴと共に全てのプレーンＰＢに共通して入力される信号であり、信号ＢＬＫＡＤＤ＿ＳＥＴが指定したブロックアドレスＢＬＫＡＤＤ転送可能な期間が、どのプレーンＰＢに対応するかを識別する機能を有する。
【０２２３】
図２６は、第２実施形態の第３変形例に係る半導体記憶装置のプレーン選択信号生成回路において生成される信号と、プレーンとの対応関係を説明するためのテーブルである。
【０２２４】
図２６に示すように、信号ＰＢ＿ＳＥＬ＜１：０＞は、組ＰＳＥＴ毎に個別のデータが割当てられている。具体的には、例えば、信号ＰＢ＿ＳＥＬ＜１：０＞のデータが“００”の場合が組ＰＳＥＴ０に対応し、“０１”の場合が組ＰＳＥＴ１に対応し、“１０”の場合が組ＰＳＥＴ２に対応し、“１１”の場合が組ＰＳＥＴ３に対応する。なお、図２６に示した対応関係はあくまで一例であり、２ビットの信号で組ＰＳＥＴ０〜ＰＳＥＴ３を識別できれば、任意の割当てが適用可能である。
【０２２５】
図２７は、第２実施形態の第３変形例に係る半導体記憶装置においてシーケンサから出力される制御信号と、コア部との接続関係を説明するための模式図である。図２７は、第２実施形態において説明された図１６に対応する。
【０２２６】
図２７に示すように、信号ＢＬＫＡＤＤ＿ＢＵＳ、ＢＬＫＡＤＤ＿ＳＥＴ、及びＰＢ＿ＳＥＬ＜１：０＞は、全てのプレーンＰＢ０〜ＰＢ１５に共通に入力される。
【０２２７】
なお、図１６の場合と同様に、信号ＰＢ＿ＣＮＴ＜ｋ＞は、プレーンＰＢｋに入力される。
【０２２８】
２．６．２  ブロックデコーダの構成について
図２８は、第２実施形態の第３変形例に係る半導体記憶装置のブロックデコーダの構成を説明するための回路図である。図２８は、第２実施形態における図１７に対応し、プレーンＰＢ０内に設けられるブロックデコーダ５２ｃが一例として示される。
【０２２９】
図２８に示すように、ブロックデコーダ５２ｃは、ブロックデコーダ５２ａにおける論理回路ＬＣ２に代えて、論理回路ＬＣ４を含む。
【０２３０】
論理回路ＬＣ４は、２本の信号線によって信号ＰＢ＿ＳＥＬ＜１：０＞が供給される入力端と、論理回路ＡＮＤ２の第１入力端に接続された出力端と、を含む。論理回路ＬＣ４は、対応する組ＰＳＥＴに応じて、異なる構成を有する。
【０２３１】
具体的には、例えば、組ＰＳＥＴ０に対応するプレーンＰＢ０、ＰＢ４、ＰＢ８、及びＰＢ１２内の論理回路ＬＣ４は、組ＰＳＥＴ０に対応するデータ“００”を有する信号ＰＢ＿ＳＥＬ＜１：０＞が供給されると、出力端に“Ｈ”レベルの信号を出力するように構成される。そして、組ＰＳＥＴ０に対応する論理回路ＬＣ４は、組ＰＳＥＴ０以外の組ＰＳＥＴに対応するデータを有する信号ＰＢ＿ＳＥＬ＜１：０＞が供給されると、出力端に“Ｌ”レベルの信号を出力するように構成される。
【０２３２】
なお、他の組ＰＳＥＴに対応する論理回路ＬＣ４についても同様である。例えば、組ＰＳＥＴ１に対応するプレーンＰＢ１、ＰＢ５、ＰＢ９、及びＰＢ１３内の論理回路ＬＣ４は、信号ＰＢ＿ＳＥＬ＜１：０＞が組ＰＳＥＴ１に対応するデータ“０１”を有する場合に出力端に“Ｈ”レベルの信号を出力し、それ以外のデータの場合には“Ｌ”レベルの信号を出力する。
【０２３３】
以上のように構成することにより、レジスタＦＦは、対応する組ＰＳＥＴに信号ＰＢ＿ＳＥＬ＜１：０＞がヒットし、かつ信号ＢＬＫＡＤＤ＿ＳＥＴが“Ｈ”レベルである場合に、信号ＢＬＫＡＤＤ＿ＢＵＳ内のブロックアドレスＢＬＫＡＤＤを保持することができる。
【０２３４】
なお、図２８の例では、論理回路ＬＣ４及びＡＮＤ２、並びにレジスタＦＦは、各プレーンＰＢ内の全てのブロックデコーダ５２ｃに対して１組ずつ設けられている場合について説明したが、これに限られない。すなわち、論理回路ＬＣ４及びＡＮＤ２、並びにレジスタＦＦは、各組ＰＳＥＴに対して１組ずつ設けられていればよく、レジスタＦＦからの出力信号が、同一組ＰＳＥＴ内の全てのブロックデコーダ５２ｃ内の論理回路ＬＣ１に供給されていればよい。
【０２３５】
２．６．３  複数プレーンの同期動作について
次に、第２実施形態の第３変形例に係る半導体記憶装置における複数プレーンの同期動作について説明する。図２９は、第２実施形態の第３変形例に係る半導体記憶装置における複数プレーンの同期動作を説明するためのタイミングチャートである。図２９は、第２実施形態における図１８に対応する。
【０２３６】
図２９に示すように、信号ＢＬＫＡＤＤ＿ＢＵＳは、期間Ｔ１０〜Ｔ１３、Ｔ１３〜Ｔ１６、Ｔ１６〜Ｔ１９、及びＴ１９〜Ｔ２２において時系列に、それぞれ組ＰＳＥＴ０用のブロックアドレスＢＬＫＡＤＤ〜組ＰＳＥＴ３用のブロックアドレスＢＬＫＡＤＤを含んだ状態で、全てのプレーンＰＢに転送される。
【０２３７】
具体的には、時刻Ｔ１０において、ブロックアドレス信号生成回路２５２ａは、プレーンＰＢ０用のブロックアドレスＢＬＫＡＤＤを含む信号ＢＬＫＡＤＤ＿ＢＵＳを生成し、全てのプレーンＰＢに転送する。また、プレーン選択信号生成回路２５４ｂは、組ＰＳＥＴ０を選択するためのデータ“００”を含む信号ＰＢ＿ＳＥＬ＜１：０＞を生成し、全てのプレーンＰＢに転送する。これにより、組ＰＳＥＴ０内のブロックデコーダ５２ｃの論理回路ＬＣ４は、論理回路ＡＮＤ２の第１入力端に“Ｈ”レベルを出力する。一方、他の組ＰＳＥＴ１〜ＰＳＥＴ３内のブロックデコーダ５２ｃの論理回路ＬＣ４は、“Ｌ”レベルを出力する。
【０２３８】
時刻Ｔ１１において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｈ”レベルにする。これにより、組ＰＳＥＴ０内のブロックデコーダ５２ｃの論理回路ＡＮＤ２の第２入力端に“Ｈ”レベルが入力され、レジスタＦＦのクロック入力端に“Ｈ”レベルが入力される。これに伴い、組ＰＳＥＴ０内のブロックデコーダ５２ｃのレジスタＦＦには、プレーンＰＢ０用のブロックアドレスＢＬＫＡＤＤが保持される。
【０２３９】
時刻Ｔ１２において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｌ”レベルにする。これにより、組ＰＳＥＴ０内のブロックデコーダ５２ｃのレジスタＦＦのクロック入力端に“Ｌ”レベルが入力され、レジスタＦＦへのアドレス転送が終了する。
【０２４０】
なお、組ＰＳＥＴ０にアドレス転送が行われることにより、組ＰＳＥＴ０内の特定のブロックデコーダ５２ｃでは、プレーンＰＢ０用のブロックアドレスＢＬＫＬＡＤＤがヒットする。しかしながら、時刻Ｔ１２では、信号ＰＢ＿ＣＮＴ＜０＞、ＰＢ＿ＣＮＴ＜４＞、ＰＢ＿ＣＮＴ＜８＞、及びＰＢ＿ＣＮＴ＜１２＞が“Ｌ”レベルのため、プレーンＰＢ０用のブロックアドレスＢＬＫＡＤＤがヒットしたブロックデコーダ５２ｃは、“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力しない。
【０２４１】
続いて、時刻Ｔ１３において、ブロックアドレス信号生成回路２５２ａは、プレーンＰＢ１用のブロックアドレスＢＬＫＡＤＤを含む信号ＢＬＫＡＤＤ＿ＢＵＳを生成し、全てのプレーンＰＢに転送する。また、プレーン選択信号生成回路２５４ｂは、組ＰＳＥＴ１を選択するためのデータ“０１”を含む信号ＰＢ＿ＳＥＬ＜１：０＞を生成し、全てのプレーンＰＢに転送する。これにより、組ＰＳＥＴ１内のブロックデコーダ５２ｃの論理回路ＬＣ４は、論理回路ＡＮＤ２の第１入力端に“Ｈ”レベルを出力する。一方、他の組ＰＳＥＴ０、ＰＳＥＴ２、及びＰＳＥＴ３内のブロックデコーダ５２ｃの論理回路ＬＣ４は、“Ｌ”レベルを出力する。
【０２４２】
時刻Ｔ１４において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｈ”レベルにする。これにより、組ＰＳＥＴ１内のブロックデコーダ５２ｃの論理回路ＡＮＤ２の第２入力端に“Ｈ”レベルが入力され、レジスタＦＦのクロック入力端に“Ｈ”レベルが入力される。これに伴い、組ＰＳＥＴ１内のブロックデコーダ５２ｃのレジスタＦＦには、プレーンＰＢ１用のブロックアドレスＢＬＫＡＤＤが保持される。
【０２４３】
時刻Ｔ１５において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｌ”レベルにする。これにより、組ＰＳＥＴ１内のブロックデコーダ５２ｃのレジスタＦＦのクロック入力端に“Ｌ”レベルが入力され、レジスタＦＦへのアドレス転送が終了する。
【０２４４】
なお、組ＰＳＥＴ１にアドレス転送が行われることにより、組ＰＳＥＴ１内の特定のブロックデコーダ５２ｃでは、プレーンＰＢ１用のブロックアドレスＢＬＫＬＡＤＤがヒットする。しかしながら、時刻Ｔ１５では、信号ＰＢ＿ＣＮＴ＜１＞、ＰＢ＿ＣＮＴ＜５＞、ＰＢ＿ＣＮＴ＜９＞、及びＰＢ＿ＣＮＴ＜１３＞が“Ｌ”レベルのため、プレーンＰＢ１用のブロックアドレスＢＬＫＡＤＤがヒットしたブロックデコーダ５２ｃは、“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力しない。
【０２４５】
続いて、時刻Ｔ１６において、ブロックアドレス信号生成回路２５２ａは、プレーンＰＢ２用のブロックアドレスＢＬＫＡＤＤを含む信号ＢＬＫＡＤＤ＿ＢＵＳを生成し、全てのプレーンＰＢに転送する。また、プレーン選択信号生成回路２５４ａは、組ＰＳＥＴ２を選択するためのデータ“１０”を含む信号ＰＢ＿ＳＥＬ＜１：０＞を生成し、全てのプレーンＰＢに転送する。これにより、組ＰＳＥＴ２内のブロックデコーダ５２ｃの論理回路ＬＣ４は、論理回路ＡＮＤ２の第１入力端に“Ｈ”レベルを出力する。一方、他の組ＰＳＥＴ０、ＰＳＥＴ１、及びＰＳＥＴ３内のブロックデコーダ５２ｃの論理回路ＬＣ４は、“Ｌ”レベルを出力する。
【０２４６】
時刻Ｔ１７において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｈ”レベルにする。これにより、組ＰＳＥＴ２内のブロックデコーダ５２ｃの論理回路ＡＮＤ２の第２入力端に“Ｈ”レベルが入力され、レジスタＦＦのクロック入力端に“Ｈ”レベルが入力される。これに伴い、組ＰＳＥＴ２内のブロックデコーダ５２ｃのレジスタＦＦには、プレーンＰＢ２用のブロックアドレスＢＬＫＡＤＤが保持される。
【０２４７】
時刻Ｔ１８において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｌ”レベルにする。これにより、組ＰＳＥＴ２内のブロックデコーダ５２ｃのレジスタＦＦのクロック入力端に“Ｌ”レベルが入力され、レジスタＦＦへのアドレス転送が終了する。
【０２４８】
なお、組ＰＳＥＴ２にアドレス転送が行われることにより、組ＰＳＥＴ２内の特定のブロックデコーダ５２ｃでは、プレーンＰＢ２用のブロックアドレスＢＬＫＬＡＤＤがヒットする。しかしながら、時刻Ｔ１８では、信号ＰＢ＿ＣＮＴ＜２＞、ＰＢ＿ＣＮＴ＜６＞、ＰＢ＿ＣＮＴ＜１０＞、及びＰＢ＿ＣＮＴ＜１４＞が“Ｌ”レベルのため、プレーンＰＢ２用のブロックアドレスＢＬＫＡＤＤがヒットしたブロックデコーダ５２ｃは、“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力しない。
【０２４９】
時刻Ｔ１９において、ブロックアドレス信号生成回路２５２ａは、プレーンＰＢ３用のブロックアドレスＢＬＫＡＤＤを含む信号ＢＬＫＡＤＤ＿ＢＵＳを生成し、全てのプレーンＰＢに転送する。また、プレーン選択信号生成回路２５４ａは、組ＰＳＥＴ３を選択するためのデータ“１１”を含む信号ＰＢ＿ＳＥＬ＜１：０＞を生成し、全てのプレーンＰＢに転送する。これにより、組ＰＳＥＴ３内のブロックデコーダ５２ｃの論理回路ＬＣ４は、論理回路ＡＮＤ２の第１入力端に“Ｈ”レベルを出力する。一方、他の組ＰＳＥＴ０〜ＰＳＥＴ２内のブロックデコーダ５２ｃの論理回路ＬＣ４は、“Ｌ”レベルを出力する。
【０２５０】
時刻Ｔ２０において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｈ”レベルにする。これにより、組ＰＳＥＴ３内のブロックデコーダ５２ｃの論理回路ＡＮＤ２の第２入力端に“Ｈ”レベルが入力され、レジスタＦＦのクロック入力端に“Ｈ”レベルが入力される。これに伴い、組ＰＳＥＴ３内のブロックデコーダ５２ｃのレジスタＦＦには、プレーンＰＢ３用のブロックアドレスＢＬＫＡＤＤが保持される。
【０２５１】
時刻Ｔ２１において、ブロックアドレス設定信号生成回路２５３は、信号ＢＬＫＡＤＤ＿ＳＥＴを“Ｌ”レベルにする。これにより、組ＰＳＥＴ３内のブロックデコーダ５２ｃのレジスタＦＦのクロック入力端に“Ｌ”レベルが入力され、レジスタＦＦへのアドレス転送が終了する。
【０２５２】
なお、組ＰＳＥＴ３にアドレス転送が行われることにより、組ＰＳＥＴ３内の特定のブロックデコーダ５２ｃでは、プレーンＰＢ３用のブロックアドレスＢＬＫＬＡＤＤがヒットする。しかしながら、時刻Ｔ２１では、信号ＰＢ＿ＣＮＴ＜３＞、ＰＢ＿ＣＮＴ＜７＞、ＰＢ＿ＣＮＴ＜１１＞、及びＰＢ＿ＣＮＴ＜１５＞が“Ｌ”レベルのため、プレーンＰＢ３用のブロックアドレスＢＬＫＡＤＤがヒットしたブロックデコーダ５２ｃは、“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力しない。
【０２５３】
時刻Ｔ２２において、ブロックアドレス信号生成回路２５２ａは、ブロックアドレスＢＬＫＡＤＤを含む信号ＢＬＫＡＤＤ＿ＢＵＳの生成を終了する。これにより、全てのブロックアドレスＢＬＫＡＤＤの転送が終了する。
【０２５４】
時刻Ｔ２３において、プレーン制御信号生成回路２５１は、信号ＰＢ＿ＣＮＴ＜３：０＞を“Ｈ”レベルにする。これにより、プレーンＰＢ０〜ＰＢ３内に設けられたブロックデコーダ５２ｃの論理回路ＡＮＤ１が駆動する。このため、プレーンＰＢ０〜ＰＢ３における選択ブロックＢＬＫを選択状態にすることができる。したがって、プレーンＰＢ０〜ＰＢ３では、選択ブロックＢＬＫに対して、所定の動作が実行される。
【０２５５】
時刻Ｔ２４において、プレーン制御信号生成回路２５１は、信号ＰＢ＿ＣＮＴ＜１５：０＞を“Ｌ”レベルにする。これにより、プレーンＰＢ０〜ＰＢ３における選択ブロックＢＬＫが非選択状態となり、動作の実行期間が終了する。以上で、複数プレーンの同期動作が終了する。
【０２５６】
２．６．４  本変形例に係る効果
本変形例によれば、信号ＢＬＫＡＤＤ＿ＳＥＬを供給する信号線の本数を４本から２本に更に低減される。これにより、プレーンＰＢ０用のブロックアドレスＢＬＫＡＤＤの転送の際、組ＰＳＥＴ０内の他のプレーンＰＢ４，ＰＢ８，及びＰＢ１２内のレジスタＦＦにもプレーンＰＢ０用のブロックアドレスＢＬＫＡＤＤが保持される。しかしながら、シーケンサ２５は、信号ＰＢ＿ＣＮＴ＜１５：０＞によって、プレーンＰＢ０〜ＰＢ１５を個別に選択することができる。このため、シーケンサ２５は、信号ＰＢ＿ＣＮＴ＜０＞を“Ｈ”レベルにし、信号ＰＢ＿ＣＮＴ＜４＞、ＰＢ＿ＣＮＴ＜８＞、及びＰＢ＿ＣＮＴ＜１２＞を“Ｌ”レベルにすることにより、プレーンＰＢ４，ＰＢ８，及びＰＢ１２内のブロックＢＬＫが選択されることを回避することができる。したがって、より少ない本数の信号線によって、第２実施形態と同等の効果を奏することができる。
【０２５７】
２．７  第４変形例
第２実施形態の第３変形例では、１６個のうちの４個のプレーンＰＢを同時に選択するために、各プレーンＰＢに対して個別の信号ＰＢ＿ＣＮＴ＜１５：０＞を用いる場合について説明したが、これに限られない。例えば、１６個のうちの４個のプレーンＰＢを同時に選択するために、信号ＰＢ＿ＣＮＴを供給する信号線の本数を低減してもよい。以下の説明では、第２実施形態の第３変形例と同様の構成及び動作については、簡単のため説明を省略し、第２実施形態の第３変形例と異なる構成及び動作について、主に説明する。
【０２５８】
２．７．１  レジスタ及びシーケンサの構成について
図３０は、第２実施形態の第４変形例に係る半導体記憶装置のレジスタ及びシーケンサの構成を説明するためのブロック図である。図３０は、第２実施形態の第３変形例における図２５に対応し、レジスタ２４に入力されるコマンドセット（コマンドＣＭＤ及びアドレスＡＤＤ）に基づいて、シーケンサ２５から出力される制御信号ＣＮＴ（信号ＰＢ＿ＣＮＴ＜３：０＞、ＢＬＫＡＤＤ＿ＢＵＳ、ＢＬＫＡＤＤ＿ＳＥＴ、及びＰＢ＿ＳＥＬ＜１：０＞）が模式的に示される。
【０２５９】
図３０に示すように、シーケンサ２５は、プレーン制御信号生成回路２５１に代えて、プレーン制御信号生成回路２５１ａを含む。
【０２６０】
レジスタ２４の構成は、図２５の場合と同等であるため、説明を省略する。
【０２６１】
プレーン制御信号生成回路２５１ａは、信号ＰＢ＿ＣＮＴ＜３：０＞を生成し、出力する。信号ＰＢ＿ＣＮＴ＜３：０＞は、例えば、各々が１つのグループＧＲＰに対応する４本の信号線に出力される信号であり、どのグループＧＲＰを活性にするかを指示する情報を含む。
【０２６２】
図３１は、第２実施形態の第４変形例に係る半導体記憶装置においてシーケンサから出力される制御信号と、コア部との接続関係を説明するための模式図である。図３１は、第２実施形態の第３変形例において説明された図２７に対応する。
【０２６３】
図３１に示すように、信号ＰＢ＿ＣＮＴ＜０＞〜ＰＢ＿ＣＮＴ＜３＞はそれぞれ、グループＧＲＰ０（プレーンＰＢ０〜ＰＢ３）〜ＧＲＰ３（ＰＢ１２〜ＰＢ１５）に入力される。
【０２６４】
なお、図２５の場合と同様に、信号ＢＬＫＡＤＤ＿ＢＵＳ、ＢＬＫＡＤＤ＿ＳＥＴ、及びＰＢ＿ＳＥＬ＜１：０＞は、全てのプレーンＰＢ０〜ＰＢ１５に共通に入力される。
【０２６５】
２．７．２  複数プレーンの同期動作について
次に、第２実施形態の第４変形例に係る半導体記憶装置における複数プレーンの同期動作について説明する。図３２は、第２実施形態の第４変形例に係る半導体記憶装置における複数プレーンの同期動作を説明するためのタイミングチャートである。図３２は、第２実施形態の第３変形例における図２９に対応する。
【０２６６】
図３２に示すように、時刻Ｔ１０〜Ｔ２２までの動作は、図２９と同様であるため、その説明を省略する。
【０２６７】
時刻Ｔ２３において、プレーン制御信号生成回路２５１ａは、信号ＰＢ＿ＣＮＴ＜０＞を“Ｈ”レベルにする。これにより、グループＧＲＰ０（プレーンＰＢ０〜ＰＢ３）内に設けられたブロックデコーダ５２ｃの論理回路ＡＮＤ１が駆動する。このため、プレーンＰＢ０〜ＰＢ３における選択ブロックＢＬＫを選択状態にすることができる。したがって、プレーンＰＢ０〜ＰＢ３では、選択ブロックＢＬＫに対して、所定の同期動作が実行される。
【０２６８】
時刻Ｔ２４において、プレーン制御信号生成回路２５１ａは、信号ＰＢ＿ＣＮＴ＜３：０＞を“Ｌ”レベルにする。これにより、プレーンＰＢ０〜ＰＢ３における選択ブロックＢＬＫが非選択状態となり、同期動作の実行期間が終了する。以上で、複数プレーンの同期動作が終了する。
【０２６９】
２．７．４  本変形例に係る効果
本変形例によれば、信号ＰＢ＿ＣＮＴを供給する信号線の本数を１６本から４本に更に低減される。これにより、同期動作させるプレーンＰＢを選択する際、同時に“Ｈ”レベルが転送される４つのプレーンＰＢ０〜ＰＢ３への信号ＰＢ＿ＣＮＴが共通化される。このため、シーケンサ２５は、プレーンＰＢ０〜ＰＢ３へ共通して供給される信号ＰＢ＿ＣＮＴ＜０＞を“Ｈ”レベルにすることにより、プレーンＰＢ０〜ＰＢ３内のブロックＢＬＫが選択されるようにすることができる。また、シーケンサ２５は、信号ＰＢ＿ＣＮＴ＜３：１＞を“Ｌ”レベルにすることにより、プレーンＰＢ４〜ＰＢ１５内のブロックＢＬＫが選択されることを回避することができる。したがって、より少ない本数の信号線によって、第２実施形態と同等の効果を奏することができる。
【０２７０】
なお、第２実施形態の第４変形例では、信号ＰＢ＿ＳＥＬ＜１：０＞によって組ＰＳＥＴを選択しつつ、信号ＰＢ＿ＣＮＴ＜３：０＞によってグループＧＲＰを選択する場合について説明したが、これに限られない。例えば、信号ＰＢ＿ＳＥＬ＜１：０＞と信号ＰＢ＿ＣＮＴ＜３：０＞との選択する範囲を逆転させてもよい。すなわち、信号ＰＢ＿ＳＥＬ＜１：０＞によってグループＧＲＰを選択しつつ、信号ＰＢ＿ＣＮＴ＜３：０＞によって組ＰＳＥＴを選択するようにしてもよい。
【０２７１】
２．８  第５変形例
第２実施形態の第４変形例では、信号ＰＢ＿ＣＮＴを供給する信号線の本数を低減することにより、１６個のうちの４個のプレーンＰＢが常に同時に選択される場合について説明したが、これに限られない。例えば、信号ＰＢ＿ＣＮＴを供給する信号線の本数を低減しつつ、１６個のうちの任意のプレーンＰＢを個別に選択可能に構成してもよい。以下の説明では、第２実施形態の第４変形例と同様の構成及び動作については、簡単のため説明を省略し、第２実施形態の第４変形例と異なる構成及び動作について、主に説明する。
【０２７２】
２．８．１  レジスタ及びシーケンサの構成について
図３３は、第２実施形態の第５変形例に係る半導体記憶装置のレジスタ及びシーケンサの構成を説明するためのブロック図である。図３３は、第２実施形態の第４変形例における図３０に対応し、レジスタ２４に入力されるコマンドセット（コマンドＣＭＤ及びアドレスＡＤＤ）に基づいて、シーケンサ２５から出力される制御信号ＣＮＴ（信号ＰＢ＿ＣＮＴ＜３：０＞、ＢＬＫＡＤＤ＿ＢＵＳ、ＢＬＫＡＤＤ＿ＳＥＴ、ＰＢＳＥＴ＿ＳＥＬ＜１：０＞、及びＰＢＧＲＰ＿ＳＥＬ＜１：０＞）が模式的に示される。
【０２７３】
図３３に示すように、シーケンサ２５は、プレーン制御信号生成回路２５１ａに代えて、プレーン制御信号生成回路２５１ｂを含み、プレーン選択信号生成回路２５４ｂに代えて、プレーン選択信号生成回路２５４ｃを含む。
【０２７４】
レジスタ２４の構成は、図３０の場合と同等であるため、説明を省略する。
【０２７５】
プレーン制御信号生成回路２５１ｂは、信号ＰＢ＿ＣＮＴ＜３：０＞を生成し、出力する。信号ＰＢ＿ＣＮＴ＜３：０＞は、例えば、各々が１つの組ＰＳＥＴに対応する４本の信号線に出力される信号であり、どの組ＰＳＥＴを活性にするかを指示する情報を含む。
【０２７６】
プレーン選択信号生成回路２５４ｃは、プレーンＰＢの組ＰＳＥＴ０〜ＰＳＥＴ３を個別に特定可能な２ビットの信号ＰＢＳＥＴ＿ＳＥＬ＜１：０＞を生成し、１ビットずつ２本の信号線に分けて出力する。また、プレーン選択信号生成回路２５４ｃは、プレーンＰＢのグループＧＲＰ０〜ＧＲＰ３を個別に特定可能な２ビットの信号ＰＢＧＲＰ＿ＳＥＬ＜１：０＞を生成し、１ビットずつ２本の信号線に分けて出力する。信号ＰＢＳＥＴ＿ＳＥＬ＜１：０＞及びＰＢＧＲＰ＿ＳＥＬ＜１：０＞は、例えば、信号ＢＬＫＡＤＤ＿ＳＥＴと共に全てのプレーンＰＢに共通して入力される信号であり、信号ＢＬＫＡＤＤ＿ＳＥＴが指定したブロックアドレスＢＬＫＡＤＤ転送可能な期間が、どのプレーンＰＢに対応するかを識別する機能を有する。
【０２７７】
図３４は、第２実施形態の第５変形例に係る半導体記憶装置のプレーン選択信号生成回路において生成される信号と、プレーンとの対応関係を説明するためのテーブルである。
【０２７８】
図３４に示すように、信号ＰＢＳＥＴ＿ＳＥＬ＜１：０＞は、組ＰＳＥＴ毎に個別のデータが割当てられている。具体的には、例えば、信号ＰＢＳＥＴ＿ＳＥＬ＜１：０＞のデータが“００”の場合が組ＰＳＥＴ０に対応し、“０１”の場合が組ＰＳＥＴ１に対応し、“１０”の場合が組ＰＳＥＴ２に対応し、“１１”の場合が組ＰＳＥＴ３に対応する。
【０２７９】
また、信号ＰＢＧＲＰ＿ＳＥＬ＜１：０＞は、グループＧＲＰ毎に個別のデータが割当てられている。具体的には、例えば、信号ＰＢＧＲＰ＿ＳＥＬ＜１：０＞のデータが“００”の場合がグループＧＲＰ０に対応し、“０１”の場合がグループＧＲＰ１に対応し、“１０”の場合がグループＧＲＰ２に対応し、“１１”の場合がグループＧＲＰ３に対応する。なお、図３４に示した対応関係はあくまで一例であり、２ビットの信号で組ＰＳＥＴ０〜ＰＳＥＴ３を識別しつつ、更なる２ビットの信号でグループＧＲＰ０〜ＧＲＰ３を識別できれば、任意の割当てが適用可能である。
【０２８０】
図３５は、第２実施形態の第５変形例に係る半導体記憶装置においてシーケンサから出力される制御信号と、コア部との接続関係を説明するための模式図である。図３５は、第２実施形態の第４変形例において説明された図３１に対応する。
【０２８１】
図３５に示すように、信号ＰＢ＿ＣＮＴ＜０＞〜ＰＢ＿ＣＮＴ＜３＞はそれぞれ、組ＰＳＥＴ０（プレーンＰＢ０、ＰＢ４、ＰＢ８、及びＰＢ１２）〜ＰＳＥＴ３（ＰＢ３、ＰＢ７、ＰＢ１１、及びＰＢ１５）に入力される。
【０２８２】
また、信号ＰＢＳＥＴ＿ＳＥＬ＜１：０＞及びＰＢＧＲＰ＜１：０＞は、信号ＢＬＫＡＤＤ＿ＢＵＳ、及びＢＬＫＡＤＤ＿ＳＥＴと同様に、全てのプレーンＰＢ０〜ＰＢ１５に共通に入力される。
【０２８３】
２．８．２  ブロックデコーダの構成について
図３６は、第２実施形態の第５変形例に係る半導体記憶装置のブロックデコーダの構成を説明するための回路図である。図３６は、第２実施形態の第３変形例における図２８に対応し、プレーンＰＢ０内に設けられるブロックデコーダ５２ｄが一例として示される。
【０２８４】
図３６に示すように、ブロックデコーダ５２ｄは、ブロックデコーダ５２ｃに対して、論理回路ＬＣ５及びＡＮＤ３を更に含む。
【０２８５】
論理回路ＬＣ５は、２本の信号線によって信号ＰＢＧＲＰ＿ＳＥＬ＜１：０＞が供給される入力端と、論理回路ＡＮＤ３の第１入力端に接続された出力端と、を含む。論理回路ＬＣ５は、対応するグループＧＲＰに応じて、異なる構成を有する。
【０２８６】
具体的には、例えば、グループＧＲＰ０に対応するプレーンＰＢ０〜ＰＢ３内の論理回路ＬＣ５は、グループＧＲＰ０に対応するデータ“００”を有する信号ＰＢＧＲＰ＿ＳＥＬ＜１：０＞が供給されると、出力端に“Ｈ”レベルの信号を出力するように構成される。そして、グループＰＧＲＰ０に対応する論理回路ＬＣ５は、グループＧＲＰ０以外のグループＧＲＰに対応するデータを有する信号ＰＢＧＲＰ＿ＳＥＬ＜１：０＞が供給されると、出力端に“Ｌ”レベルの信号を出力するように構成される。
【０２８７】
なお、他のグループＧＲＰに対応する論理回路ＬＣ５についても同様である。例えば、グループＧＲＰ１に対応するプレーンＰＢ４〜ＰＢ７内の論理回路ＬＣ５は、信号ＰＢ＿ＳＥＬ＜１：０＞がグループＧＲＰ１に対応するデータ“０１”を有する場合に出力端に“Ｈ”レベルの信号を出力し、それ以外のデータの場合には“Ｌ”レベルの信号を出力する。
【０２８８】
論理回路ＡＮＤ３は、論理回路ＬＣ５からの出力が供給される第１入力端と、信号ＰＢ＿ＣＮＴ＜３：０＞のいずれか（図３６の場合は、信号ＰＢ＿ＣＮＴ＜０＞）が供給される第２入力端と、論理回路ＡＮＤ１の第２入力端に接続された出力端と、を含む。論理回路ＡＮＤ３は、例えば、論理積演算器であり、第１入力端及び第２入力端がいずれも“Ｈ”レベルの場合に“Ｈ”レベルを出力し、それ以外の場合に“Ｌ”レベルを出力するように構成される。
【０２８９】
以上のように構成することにより、論理回路ＡＮＤ１は、対応するグループＧＲＰに信号ＰＢＧＲＰ＿ＳＥＬ＜１：０＞がヒットし、かつ論理回路ＡＮＤ３に入力される信号ＰＢ＿ＣＮＴ＜３：０＞が“Ｈ”レベルである場合に、第１入力端に“Ｈ”レベルが入力される。
【０２９０】
なお、図３６の例では、論理回路ＬＣ５及びＡＮＤ３は、各プレーンＰＢ内の全てのブロックデコーダ５２ｄに対して１組ずつ設けられている場合について説明したが、これに限られない。すなわち、論理回路ＬＣ５及びＡＮＤ３は、各グループＧＲＰに対して１組ずつ設けられていればよく、論理回路ＡＮＤ３の出力信号が、同一グループＧＲＰ内の全てのブロックデコーダ５２ｄ内の論理回路ＡＮＤ１に供給されていればよい。
【０２９１】
２．８．２  複数プレーンの同期動作について
次に、第２実施形態の第５変形例に係る半導体記憶装置における複数プレーンの同期動作について説明する。図３７は、第２実施形態の第５変形例に係る半導体記憶装置における複数プレーンの同期動作を説明するためのタイミングチャートである。図３７は、第２実施形態の第４変形例における図３２に対応する。
【０２９２】
図３７に示すように、時刻Ｔ１０〜Ｔ２１までにおける動作は、図３２と同様であるため、その説明を省略する。
【０２９３】
時刻Ｔ２２において、プレーン選択信号２５４ｃは、グループＧＲＰ０を選択するためのデータ“００”を含む信号ＰＢＧＲＰ＿ＳＥＬ＜１：０＞を生成し、全てのプレーンＰＢに転送する。これにより、グループＧＲＰ０内のブロックデコーダ５２ｄの論理回路ＬＣ５は、論理回路ＡＮＤ３の第１入力端に“Ｈ”レベルを出力する。一方、他の組ＧＲＰ１〜ＧＲＰ３内のブロックデコーダ５２ｄの論理回路ＬＣ５は、“Ｌ”レベルを出力する。
【０２９４】
時刻Ｔ２３において、プレーン制御信号生成回路２５１ｂは、信号ＰＢ＿ＣＮＴ＜３：０＞を“Ｈ”レベルにする。これにより、プレーンＰＢ０〜ＰＢ３内に設けられたブロックデコーダ５２ｄの論理回路ＡＮＤ３が“Ｈ”レベルを出力し、結果的に論理回路ＡＮＤ１が“Ｈ”レベルを出力する。このため、プレーンＰＢ０〜ＰＢ３における選択ブロックＢＬＫを選択状態にすることができる。したがって、プレーンＰＢ０〜ＰＢ３では、選択ブロックＢＬＫに対して、所定の動作が実行される。
【０２９５】
時刻Ｔ２４において、プレーン制御信号生成回路２５１は、信号ＰＢ＿ＣＮＴ＜３：０＞を“Ｌ”レベルにする。これにより、プレーンＰＢ０〜ＰＢ３における選択ブロックＢＬＫが非選択状態となり、動作の実行期間が終了する。以上で、複数プレーンの同期動作が終了する。
【０２９６】
２．８．４  本変形例に係る効果
本変形例によれば、信号ＰＢ＿ＣＮＴを供給する信号線の本数を１６本から４本に更に低減される。これにより、同期動作させるプレーンＰＢを選択する際、同時に“Ｈ”レベルが転送される４つの組ＰＳＥＴ０〜ＰＳＥＴ３の各々への信号ＰＢ＿ＣＮＴが共通化される。また、プレーン選択信号ＰＢＧＲＰ＿ＳＥＬ＜１：０＞は、各グループＧＲＰを独立に選択可能に構成される。このため、シーケンサ２５は、信号ＰＢＧＲＰ＿ＳＥＬ＜１：０＞によってグループＧＲＰ０を選択しつつ、信号ＰＢ＿ＣＮＴ＜３：０＞を“Ｈ”レベルにすることにより、プレーンＰＢ０〜ＰＢ３内のブロックＢＬＫが選択されるようにすることができる。したがって、複数プレーンの同期動作を実行することができる。
【０２９７】
また、例えば、信号ＰＢ＿ＣＮＴ＜３：０＞のうちの信号ＰＢ＿ＣＮＴ＜０＞を“Ｈ”レベルにし、信号ＰＢ＿ＣＮＴ＜３：１＞を“Ｌ”レベルにすることにより、プレーンＰＢ０のみを選択状態にすることも可能である。これにより、複数プレーンＰＢの同期動作と、単数プレーンＰＢによる単独動作のいずれも実行可能な構成を構築することができる。
【０２９８】
３．その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０２９９】
１…メモリシステム、１０…メモリコントローラ、１１…プロセッサ、１２…内蔵メモリ、１３…ＥＣＣ回路、１４…ＮＡＮＤインタフェース回路、１５…バッファメモリ、１６…ホストインタフェース回路、２０…半導体記憶装置、２１…コア部、２２…入出力回路、２３…ロジック制御回路、２４…レジスタ、２５…シーケンサ、２６…電圧生成回路、２７…ドライバセット、５１…転送スイッチ群、５２，５２ａ，５２ｂ，５２ｃ…ブロックデコーダ、２１１…メモリセルアレイ、２１２…ロウデコーダ、２１３…センスアンプモジュール、２４１…コマンドレジスタ、２４２…プレーンアドレスレジスタ、２４３…ブロックアドレスレジスタ、２５１，２５１ａ…プレーン制御信号生成回路、２５２，２５２ａ…ブロックアドレス信号生成回路、２５３…ブロックアドレス設定信号生成回路、２５４，２５４ａ，２５４ｂ…プレーン選択信号生成回路。
【図１】
2020047325.tif 000003
【図２】
2020047325.tif 000004
【図３】
2020047325.tif 000005
【図４】
2020047325.tif 000006
【図５】
2020047325.tif 000007
【図６】
2020047325.tif 000008
【図７】
2020047325.tif 000009
【図８】
2020047325.tif 000010
【図９】
2020047325.tif 000011
【図１０】
2020047325.tif 000012
【図１１】
2020047325.tif 000013
【図１２】
2020047325.tif 000014
【図１３】
2020047325.tif 000015
【図１４】
2020047325.tif 000016
【図１５】
2020047325.tif 000017
【図１６】
2020047325.tif 000018
【図１７】
2020047325.tif 000019
【図１８】
2020047325.tif 000020
【図１９】
2020047325.tif 000021
【図２０】
2020047325.tif 000022
【図２１】
2020047325.tif 000023
【図２２】
2020047325.tif 000024
【図２３】
2020047325.tif 000025
【図２４】
2020047325.tif 000026
【図２５】
2020047325.tif 000027
【図２６】
2020047325.tif 000028
【図２７】
2020047325.tif 000029
【図２８】
2020047325.tif 000030
【図２９】
2020047325.tif 000031
【図３０】
2020047325.tif 000032
【図３１】
2020047325.tif 000033
【図３２】
2020047325.tif 000034
【図３３】
2020047325.tif 000035
【図３４】
2020047325.tif 000036
【図３５】
2020047325.tif 000037
【図３６】
2020047325.tif 000038
【図３７】
2020047325.tif 000039