(57)【要約】【課題】スイッチング損失を低減できる半導体装置を提供する。【解決手段】半導体装置は、第１電極と、前記第１電極に対向する位置に配置された第２電極と、前記第１電極と前記第２電極との間に設けられ、第１導電形の第１半導体層を含む半導体部と、を備える。前記半導体部は、前記第１半導体層と前記第１電極との間に設けられた第２導電形の第２半導体層と、前記第１半導体層中に選択的に設けられ、前記第２半導体層から離れた位置に配置された第２導電形の第３半導体層と、をさらに含む。前記第１電極は、前記第２半導体層に電気的に接続され、前記第２半導体層を貫いて前記第２電極に向かう第１方向に延び、前記第３半導体層につながった延在部を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極に対向する位置に配置された第２電極と、
前記第１電極と前記第２電極との間に設けられ、第１導電形の第１半導体層を含む半導体部と、
を備え、
前記半導体部は、前記第１半導体層と前記第１電極との間に設けられた第２導電形の第２半導体層と、前記第１半導体層中に選択的に設けられ、前記第２半導体層から離れた位置に配置された第２導電形の第３半導体層と、をさらに含み、
前記第１電極は、前記第２半導体層に電気的に接続され、前記第２半導体層を貫いて前記第２電極に向かう第１方向に延び、前記第３半導体層につながった延在部を有した半導体装置。
【請求項２】
前記半導体部は、前記第１半導体層と前記第２電極との間に設けられ、前記第１半導体層の第１導電形の不純物よりも高濃度の第１導電形不純物を含む第１導電形の第４半導体層をさらに含む請求項１記載の半導体装置。
【請求項３】
前記第１電極の前記延在部は、前記第３半導体中に位置する第１部分と、前記第１半導体層に接する第２部分と、を含み、
前記第１部分は、第１金属を含み、前記第２部分は、前記第１金属よりも仕事関数の大きい第２金属を含む請求項１または２に記載の半導体装置。
【請求項４】
前記第１電極の前記延在部は複数設けられ、前記第１半導体層と前記第２半導体層との境界に沿った第２方向に並び、
前記第２半導体層は、前記第２方向において隣合う位置に配置された２つの延在部の間に設けられ、前記第１方向に延びる突出部を有する請求項１または２に記載の半導体装置。
【請求項５】
前記半導体部は、前記第１電極と前記第２半導体層との間に選択的に設けられ、前記第２半導体層の第２導電形不純物よりも高濃度の第２導電形の不純物を含む第５半導体層をさらに含み、
前記第５半導体層は、前記第１電極と前記突出部との間に位置する請求項４記載の半導体装置。
【請求項６】
前記第１電極は、前記第２半導体層に接する請求項１〜４のいずれか１つに記載の半導体装置。
【請求項７】
第１電極と、
前記第１電極に対向する位置に配置された第２電極と、
前記第１電極と前記第２電極との間に設けられ、第１導電形の第１半導体層を含む半導体部と、
を備え、
前記半導体部は、前記第１半導体層と前記第１電極との間に設けられた第２導電形の第２半導体層をさらに含み、
前記第１電極は、前記第２半導体層に電気的に接続され、前記第２半導体層を貫いて前記第２電極に向かう第１方向に延びる延在部を有し、
前記延在部は、前記第１半導体層中に位置する端部を有した半導体装置。
【請求項８】
第１電極と、
前記第１電極に対向する位置に配置された第２電極と、
前記第１電極と前記第２電極との間に設けられ、第１導電形の第１半導体層を含む半導体部と、
前記第１電極と前記半導体部との間に設けられ、第１絶縁膜を介して前記半導体部から電気的に絶縁され、第２絶縁膜を介して前記第１電極から電気的に絶縁された制御電極と、
を備え、
前記半導体部は、前記第１半導体層と前記第１電極との間に選択的に設けられた第２導電形の第２半導体層と、前記第１半導体層中に選択的に設けられ、前記第２半導体層から離れた位置に配置された第２導電形の第３半導体層と、前記第１半導体層と前記第１電極との間において、前記第２半導体層から離れた位置に選択的に設けられた第２導電形の第６半導体層と、前記第６半導体層と前記第１電極との間に選択的に設けられた第１導電形の第７半導体層と、をさらに含み、
前記第１電極は、前記第２半導体層、前記第６半導体層および前記第７半導体層に電気的に接続され、
前記制御電極は、前記第１絶縁膜を介して前記第１半導体層の一部、前記第６半導体層の一部および前記第７半導体層の一部と向き合う位置に配置され、
前記第２半導体層は、前記第３半導体層と前記第１電極との間に位置し、
前記第１電極は、前記第２半導体層を貫いて前記第２電極に向かう第１方向に延び、前記第３半導体層につながった延在部を有した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
電力制御用半導体装置には、オン電圧およびスイッチング損失を低減することが求められる。オン電圧は、半導体中のキャリア濃度を高くすることにより低減できる。一方、スイッチング損失は、半導体装置のターンオフ時に、半導体中のキャリアを電極へ引き抜く時間を短くすることにより低減される。したがって、オン電圧およびスイッチング損失の両方を低減することは難しい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１２０６８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、スイッチング損失を低減できる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、前記第１電極に対向する位置に配置された第２電極と、前記第１電極と前記第２電極との間に設けられ、第１導電形の第１半導体層を含む半導体部と、を備える。前記半導体部は、前記第１半導体層と前記第１電極との間に設けられた第２導電形の第２半導体層と、前記第１半導体層中に選択的に設けられ、前記第２半導体層から離れた位置に配置された第２導電形の第３半導体層と、をさらに含む。前記第１電極は、前記第２半導体層に電気的に接続され、前記第２半導体層を貫いて前記第２電極に向かう第１方向に延び、前記第３半導体層につながった延在部を有する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置を示す模式断面図である。
【図２】第１実施形態に係る半導体装置を示す模式平面図である。
【図３】第１実施形態に係る半導体装置中のキャリアの流れを示す模式図である。
【図４】第１実施形態の変形例に係る半導体装置を示す模式断面図である。
【図５】第１実施形態の変形例に係る半導体装置中のキャリアの流れを示す模式図である。
【図６】第１実施形態の別の変形例に係る半導体装置を示す模式断面図である。
【図７】第１実施形態の別の変形例に係る半導体装置中のキャリアの流れを示す模式図である。
【図８】第２実施形態に係る半導体装置を示す模式断面図である。
【図９】第２実施形態に係る半導体装置中のキャリアの流れを示す模式図である。
【図１０】第３実施形態に係る半導体装置を示す模式断面図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
（第１実施形態）  
図１は、第１実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、ＰＩＮダイオードであり、ＩＧＢＴ（Insulated Gate biploar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effact Transistor）などと共に用いられ、電力変換器などを構成する。
【００１０】
図１に示すように、半導体装置１は、半導体部１０と、アノード電極２０と、カソード電極３０と、を備える。半導体装置１は、縦型素子であり、カソード電極３０は、アノード電極２０と対向する位置に配置される。半導体部１０は、アノード電極２０とカソード電極３０との間に設けられる。
【００１１】
半導体部１０は、ｎ形半導体層１１と、ｐ形アノード層１３と、ｎ形カソード層１５と、ｐ形半導体層１７と、を含む。ｐ形アノード層１３は、ｎ形半導体層１１とアノード電極２０との間に設けられる。ｎ形カソード層１５は、ｎ形半導体層１１とカソード電極３０との間に設けられる。
【００１２】
ｐ形半導体層１７は、ｎ形半導体層１１中に選択的に設けられる。ｐ形半導体層１７は、ｐ形アノード層１３から離れた位置に配置される。
【００１３】
アノード電極２０は、ｐ形アノード層１３に電気的に接続される。また、カソード電極３０は、ｎ形カソード層１５に電気的に接続される。ここで、「電気的に接続される」とは、直接接する場合と、他の導電層を介して接する場合の両方を意味する。以下の記載でも同様である。
【００１４】
アノード電極２０は、ｐ形アノード層１３を貫いてカソード電極３０に向かう方向（すなわちＺ方向の逆方向、以下、−Ｚ方向）に延びる延在部２１を有する。延在部２１は、ｐ形半導体層１７につながるように設けられる。また、延在部２１は、ｐ形アノード層１３とｐ形半導体層１７との間に位置するコンタクト部ＣＰを含む。コンタクト部ＣＰは、ｎ形半導体層１１に接する。
【００１５】
ｎ形半導体層１１およびｎ形カソード層１５は、例えば、ｎ形シリコン層である。ｎ形カソード層は、ｎ形半導体層１１に含まれるｎ形不純物よりも高濃度のｎ形不純物を含む。ｎ形カソード層１５は、ｎ形半導体層１１と一体に設けられても良い。すなわち、ｎ形半導体層１１の裏面側に、例えば、イオン注入を用いて高濃度のｎ形不純物を導入しても良い。ｐ形アノード層１３は、例えば、ｎ形半導体層１１にｐ形不純物をイオン注入することにより形成される。
【００１６】
アノード電極２０の延在部２１は、ｐ形アノード層１３を貫く深さを有する溝ＴＲの内部に金属層を埋め込むことにより形成される。延在部２１は、少なくともｎ形半導体層１１に接する部分に、ｎ形半導体層１１に対してショットキー接触する金属を含む。延在部２１は、アノード電極２０の本体と同じ材料であっても良いし、異なる材料を用いて形成されても良い。延在部２１は、例えば、少なくともｎ形半導体層１１に接する部分に、アルミニウム（Ａｌ）、タンタル（Ｔａ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、ルテニウム（Ｒｕ）、金（Ａｕ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、白金（Ｐｔ）のいずれかを含む。
【００１７】
ｐ形半導体層１７は、例えば、溝ＴＲの底面にｐ形不純物をイオン注入することにより形成される。ｐ形半導体層１７は、ｐ形アノード層１３と同時に形成されても良いし、別の工程で形成されても良い。ｐ形半導体層１７は、例えば、溝ＴＲに埋め込まれた金属層（すなわち、延在部２１）に接するように設けられる。
【００１８】
図２（ａ）および（ｂ）は、第１実施形態に係る半導体装置１を示す模式平面図である。図２（ａ）および（ｂ）は、例えば、半導体装置１の上面を表し、Ｘ−Ｙ平面における延在部２１の配置を示している。また、ここに示す延在部２１の配置は例示であり、実施形態は、これらに限定される訳ではない。
【００１９】
図２（ａ）に示すように、アノード電極２０の延在部２１は、Ｙ方向に延びる。また、延在部２１は、複数設けられ、Ｘ方向に並べて配置される。
【００２０】
図２（ｂ）に示すように、延在部２１は、例えば、円柱状に設けられても良い。複数の延在部２１は、例えば、Ｘ方向およびＹ方向に並び、相互に離間して配置される。
【００２１】
図３（ａ）および（ｂ）は、第１実施形態に係る半導体装置１のｎ形半導体層１１におけるキャリアの流れを示す模式図である。図３（ａ）は、半導体装置１を順方向にバイアスした場合（オン状態）を表している。図３（ｂ）は、半導体装置１のバイアスを順方向から逆方向（オフ状態）に切り替えた過渡期間におけるキャリアの流れを表している。
【００２２】
図３（ａ）に示すオン状態において、ｎ形半導体層１１中の電子は、ｐ形アノード層１３の方向に流れる。一方、ｐ形アノード層１３からｎ形半導体層１１へ正孔が注入され、ｎ形半導体層１１中の電子の量と正孔の量はバランスする。
【００２３】
ｎ形半導体層１１からアノード電極２０へ流れる電子の経路は、例えば、ｎ形半導体層１１とｐ形アノード層１３との間のｐｎ接合を経由するルートと、アノード電極２０の延在部２１におけるコンタクト部ＣＰを経由するルートと、を有する。そして、電子の流れを阻害するポテンシャルは、コンタクト部ＣＰのショットキー接合を経由するルートの方が、ｐｎ接合を経由するルートよりも低い。したがって、ｎ形半導体層１１中の電子は、主としてコンタクト部ＣＰを介してアノード電極２０へ流れる。
【００２４】
図３（ｂ）は、オン状態からオフ状態への過渡期間におけるキャリアの流れを表している。ｎ形半導体層１１中の電子は、ｎ形カソード層１５を介してカソード電極３０へ排出される。一方、正孔の排出経路には、ｐ形アノード層１３を介してアノード電極２０へ排出されるルートと、ｎ形半導体層１１中に位置するｐ形半導体層１７および延在部２１を介してアノード電極２０へ排出されるルートがある。この例では、ｎ形半導体層１１中の正孔の多くが、ｐ形半導体層１７および延在部２１を介して排出される。
【００２５】
半導体装置１のオン状態では、ｎ形半導体層１１中の電子は、延在部２１のコンタクト部ＣＰを経由してアノード電極２０へ流れる。このため、延在部２１を有しない構造に比べて、電子は速やかにアノード電極２０へ流れる。したがって、ｎ形半導体層１１中の電子量は低減され、これとバランスする正孔の量も少なくなる。すなわち、半導体装置１では、オン状態におけるｎ形半導体層１１中のキャリア量が低減される。
【００２６】
一方、オフ状態に至る過渡期間には、ｎ形半導体層１１中の正孔は、ｐ形半導体層１７を介してアノード電極２０へ排出される。このため、ｐ形半導体層１１を設けない構造に比べて、正孔は速やかにアノード電極２０へ排出される。
【００２７】
例えば、オン状態からオフ状態への過渡期間の長さは、正孔の排出時間に依存する。したがって、半導体装置１では、ｐ形半導体層１１を設けることにより正孔の排出が促進され、過渡期間が短縮される。さらに、半導体装置１では、オン状態におけるｎ形半導体層１１中のキャリア量を少なくすることができる。これにより、キャリアの排出に要する時間をさらに短縮することができる。その結果、ｎ形半導体層１１からキャリアを排出する過渡期間が短縮され、スイッチング損失を低減することができる。
【００２８】
図４は、第１実施形態の変形例に係る半導体装置２を示す模式断面図である。半導体装置２では、ｐ形アノード層１３は、例えば、Ｘ方向において隣り合う延在部２１の間に設けられた突出部１９を有する。
【００２９】
突出部１９は、ｎ形半導体層１１のｎ形不純物よりも高濃度のｐ形不純物を含み、ｐ形アノード層１３からカソード電極３０に向かう方向（−Ｚ方向）に延びる。突出部１９の先端は、例えば、Ｚ方向におけるｐ形半導体層１７の下端のレベルと略同一のレベルに位置するように形成される。
【００３０】
さらに、突出部１９とアノード電極２０との間に、ｐ＋形コンタクト層１４を設けても良い。ｐ＋形コンタクト層１４は、ｐ形アノード層１３とアノード電極２０との間に選択的に設けられ、ｐ形アノード層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。ｐ＋形コンタクト層１４は、アノード電極２０に電気的に接続される。
【００３１】
図５（ａ）および（ｂ）は、第１実施形態の変形例に係る半導体装置２のｎ形半導体層１１におけるキャリアの流れを示す模式図である。図５（ａ）は、半導体装置２を順方向にバイアスした場合（オン状態）を表している。図５（ｂ）は、半導体装置２のバイアスを順方向から逆方向（オフ状態）に切り替えた過渡期間におけるキャリアの流れを表している。半導体装置２では、アノード電極２０における延在部２１のＸ方向の間隔を、例えば、図１に示す半導体装置１における延在部２１のＸ方向の間隔よりも広くする。
【００３２】
図５（ａ）に示すオン状態において、ｎ形半導体層１１中の電子は、主として延在部２１のコンタクト部ＣＰを介してアノード電極２０へ流れる。この例では、延在部２１のＸ方向の間隔が広いため、半導体装置１に比べて、コンタクト部ＣＰを介してアノード電極２０に流れる電子が少なくなる。その結果、ｎ形半導体層１１中の電子の量が増え、これとバランスするためにｐ形アノード層１３から注入される正孔の量も増える。
【００３３】
図５（ｂ）は、オン状態からオフ状態への過渡期間におけるキャリアの流れを表している。ｎ形半導体層１１中の正孔は、ｐ形半導体層１７および延在部２１を経由してアノード電極２０へ排出されると共に、ｐ形アノード層１３の突出部１９を経由してアノード電極２０へ排出される。この際、ｐ＋形コンタクト層１４を設けておくことにより、ｐ形アノード層１３からアノード電極２０への正孔の移動がスムーズになる。これにより、アバランシェ耐量を向上させることができる。
【００３４】
半導体装置２では、オン状態において、ｎ形半導体層１１中のキャリア量が増えるため、半導体装置１に比べてオン電圧を低減することができる。すなわち、半導体装置１に比べてスイッチング損失は増えるが、オン電圧を低減できる。
【００３５】
本実施形態では、例えば、アノード電極２０の延在部２１のＸ方向の間隔を変えることにより、オン電圧とスイッチング損失とを制御することができる。例えば、延在部２１のＸ方向の間隔を狭くすることによりスイッチング損失を低減することができる。一方、延在部２１のＸ方向の間隔を広くすると、オン電圧が低減される。このため、延在部２１のＸ方向の間隔を適宜調整することにより、所望のオン電圧およびスイッチング特性を実現することができる。
【００３６】
また、半導体装置１および２では、ターンオフ時に、ｐ形半導体層１７および延在部２１を経由してｎ形半導体層１１から正孔が迅速に排出される。このため、半導体装置１および２では、延在部２１を設けない構造に比べて、アバランシェ耐量を向上させることができる。一方、半導体装置１のアバランシェ耐量は、延在部２１のＸ方向の間隔に依存し、延在部２１のＸ方向の間隔が広くなるにつれてアバランシェ耐量は低下する。そこで、半導体装置２では、Ｘ方向において隣り合う延在部２１の間にｐ形アノード層１３の突出部１９を設けることにより正孔の排出を促進し、アバランシェ耐量の低下を防ぐことができる。
【００３７】
図６は、第１実施形態の別の変形例に係る半導体装置３を示す模式断面図である。半導体装置３では、ｎ形半導体層１１の内部にｐ形半導体層１７が設けられない。すなわち、アノード電極２０の延在部２１の端は、ｎ形半導体層１１中に位置する。また、延在部２１のｎ形半導体層１１中に位置する部分は、ｎ形半導体層１１にショットキ接触する。
【００３８】
図７（ａ）および（ｂ）は、半導体装置３のｎ形半導体層１１におけるキャリアの流れを示す模式図である。図７（ａ）は、半導体装置３を順方向にバイアスした場合（オン状態）を表している。図７（ｂ）は、半導体装置２のバイアスを順方向から逆方向（オフ状態）に切り替えた過渡期間におけるキャリアの流れを表している。
【００３９】
図７（ａ）に示すオン状態において、ｎ形半導体層１１中の電子は、主として延在部２１を介してアノード電極２０へ流れる。ｎ形半導体層１１中の電子は、延在部２１を介してアノード電極２０に効率よく流れる。このため、ｎ形半導体層１１中の電子の量は減少し、これとバランスするためにｐ形アノード層１３から注入される正孔の量も減少する。
【００４０】
図７（ｂ）は、オン状態からオフ状態への過渡期間におけるキャリアの流れを表している。ｎ形半導体層１１中の正孔は、延在部２１を経由して迅速にアノード電極２０へ排出される。
【００４１】
半導体装置３では、ｎ形半導体層１１中のキャリア量が低減され、且つ、ｎ形半導体層１１中の正孔は、延在部２１を経由して迅速にアノード電極２０に排出される。このため、オン状態からオフ状態へのターンオフ時における過渡期間を短縮し、スイッチング損失をより低減できる。
【００４２】
（第２実施形態）  
図８は、第２実施形態に係る半導体装置４を示す模式断面図である。図８に示すように、半導体装置４は、ｐ形半導体層１７中に位置する金属層２３を含む。金属層２３は、アノード電極２０の延在部２１につながるように設けられる。金属層２３は、例えば、ｎ形半導体層１１に接しないように設けられる。
【００４３】
金属層２３は、ｐ形半導体層１７にショットキー接触するように設けられる。例えば、金属層２３は、少なくともｐ形半導体層１７に接する部分において、延在部２１におけるｎ形半導体層１１に接する部分に含まれる金属の仕事関数よりも小さな仕事関数を有する金属を含む。金属層２３は、例えば、少なくともｐ形半導体層１７に接する部分に、チタニウム（Ｔｉ）、タンタル（Ｔａ）およびモリブデン（Ｍｏ）のいずれかを含む。
【００４４】
図９は、第２実施形態に係る半導体装置４のｎ形半導体層１１におけるキャリアの流れを示す模式図である。図９（ａ）は、半導体装置４を順方向にバイアスした場合（オン状態）を表している。図９（ｂ）は、半導体装置４のバイアスを順方向から逆方向（オフ状態）に切り替えた過渡期間におけるキャリアの流れを表している。
【００４５】
図９（ａ）に示すオン状態において、ｎ形半導体層１１中の電子は、延在部２１のコンタクト部ＣＰを経由してアノード電極２０に流れる。このため、ｎ形半導体層１１中の電子量を低減することができる。これに対応して、ｐ形アノード層１３からｎ形半導体層１１へ注入される正孔の量も低減される。さらに、金属層２３とｐ形半導体層１７との間に形成されるショットキー接合により、ｐ形半導体層１７からｎ形半導体層１１への正孔注入が抑制される。
【００４６】
図９（ｂ）は、オン状態からオフ状態への過渡期間におけるキャリアの流れを表している。ｎ形半導体層１１中の正孔は、主としてｐ形アノード層１３を介してアノード電極２０へ排出される。ｐ形半導体層１７を経由してアノード電極２０へ排出される正孔の量は、金属層２３により低減される。また、ｎ形半導体層１１中の電子は、ｎ形カソード層１５を介してカソード電極３０へ排出される。
【００４７】
半導体装置４では、オン状態におけるｎ形半導体層１１中のキャリア量を低減することにより、オン状態からオフ状態へ移行する過渡期間におけるスイッチング損失を低減することができる。また、ｐ形半導体層１７からｎ形半導体層１１への正孔注入を抑制することにより電流集中を回避し、半導体装置４の耐圧を向上させることができる。
【００４８】
（第３実施形態）  
図１０は、第３実施形態に係る半導体装置５を示す模式断面図である。半導体装置５は、例えば、ＩＧＢＴであり、ＩＧＢＴとして機能する部分（ＩＧＢＴ領域）と、ＦＲＤ（Fast Recovery Diode）として機能する部分（ＦＲＤ領域）と、を含む。
【００４９】
図１０に示すように、半導体装置５は、半導体部５０と、エミッタ電極６０と、コレクタ電極７０と、ゲート電極８０と、を備える。半導体部５０は、エミッタ電極６０とコレクタ電極７０との間に設けられる。ゲート電極８０は、ＩＧＢＴ領域に配置され、例えば、半導体部５０のエミッタ電極６０側の表面に設けられたゲートトレンチＧＴの内部に設けられる。ゲート電極８０は、例えば、複数設けられ、半導体部５０の表面に沿って配置される。
【００５０】
また、ゲート電極８０は、例えば、半導体部５０の表面に沿って配置された複数の部分を含むように構成されても良い。すなわち、ゲート電極８０は、図示しない部分でつながった一体の電極であっても良い。
【００５１】
半導体部５０は、ｎ形ベース層５１と、ｐ形ベース層５３と、ｎ形エミッタ層５５と、ｐ形コンタクト層５６と、ｎ形バッファ層５７と、ｐ形コレクタ層５９と、を含む。
【００５２】
ｐ形ベース層５３は、ｎ形ベース層５１とエミッタ電極６０との間に設けられる。ｎ形エミッタ層５５は、ｐ形ベース層５３とエミッタ電極６０との間に選択的に設けられる。ｐ形コンタクト層５６は、ｐ形ベース層５３とエミッタ電極６０との間に選択的に設けられる。ｎ形エミッタ層５５およびｐ形コンタクト層５６は、半導体部５０の表面に沿って並べて配置される。
【００５３】
ｎ形エミッタ層５５およびｐ形コンタクト層５６は、ＩＧＢＴ領域に配置され、半導体部５０の表面に沿った方向において隣接したゲート電極８０の間に設けられる。ｐ形コンタクト層５６は、ｐ形ベース層５３のｐ形不純物よりも高濃度のｐ形不純物を含む。
【００５４】
エミッタ電極６０は、半導体部５０の表面を覆い、ｎ形エミッタ層５５およびｐ形コンタクト層５６に接する。エミッタ電極６０は、ｐ形コンタクト層５６を介してｐ形ベース層５３に電気的に接続される。
【００５５】
ゲート電極８０は、ゲート絶縁膜８３を介してｎ形ベース層５１、ｐ形ベース層５３およびｎ形エミッタ層５５に向き合うように配置される。また、ゲート電極８０は、層間絶縁膜８５によりエミッタ電極６０から電気的に絶縁される。
【００５６】
エミッタ電極６０は、ＦＲＤ領域に設けられた延在部６１を有する。延在部６１は、ｐ形ベース層５３を貫いてコレクタ電極７０に向かう方向（−Ｚ方向）に延びる。
【００５７】
半導体部５０は、ｎ形ベース層５１中に設けられたｐ形半導体層６３をさらに含む。ｐ形半導体層６３は、ＦＲＤ領域においてｐ形ベース層５３から離れた位置に配置される。
【００５８】
エミッタ電極６０の延在部６１は、ｐ形半導体層６３につながるように設けられる。延在部６１は、ｐ形ベース層５３とｐ形半導体層６３との間においてｎ形ベース層５１に接するコンタクト部ＣＰを含む。延在部６１は、コンタクト部ＣＰにおいてｎ形ベース層５１にショットキー接触する材料を含む。
【００５９】
ｎ形バッファ層５７は、ｎ形ベース層５１とコレクタ電極７０との間に設けられる。ｎ形バッファ層５７は、ｎ形ベース層５１のｎ形不純物よりも高濃度のｎ形不純物を含む。ｎ形バッファ層５７は、例えば、ＦＲＤ領域においてコレクタ電極７０に接するように設けられる。また、ｎ形バッファ層５７とコレクタ電極７０との間に、ｎ＋形コンタクト層５８を設けても良い。ｎ＋形コンタクト層５８は、ｎ形バッファ層５７のｎ形不純物よりも高濃度のｎ形不純物を含み、コレクタ電極７０に電気的に接続される。
【００６０】
ｐ形コレクタ層５９は、ＩＧＢＴ領域において、ｎ形バッファ層５７とコレクタ電極７０との間に設けられる。ｐ形コレクタ層５９は、ｐ形ベース層５３のｐ形不純物よりも高濃度のｐ形不純物を含む。ｐ形コレクタ層５９は、例えば、コレクタ電極７０に接するように設けられる。
【００６１】
本実施形態に係る半導体装置５は、ＦＲＤ部がオン状態からオフ状態に切り替わる過渡期間において、ｎ形ベース層５１中の正孔を、ｐ形半導体層６３および延在部６１を経由してエミッタ電極６０に排出することができる。これにより、半導体装置５におけるスイッチング損失を低減することができる。
【００６２】
ここでは、図１に示す構造を含むＩＧＢＴを例に説明したが、実施形態は、これに限定される訳ではない。例えば、図４、図６および図７に示す構造を適用しても良いし、ＭＯＳＦＥＴと組み合わせることもできる。
【００６３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６４】
１、２、３、４、５…半導体装置、  １０、５０…半導体部、  １１…ｎ形半導体層、  １３…ｐ形アノード層、  １４…ｐ＋形コンタクト層、  １５…ｎ形カソード層、  １７、６３…ｐ形半導体層、  １９…突出部、  ２０…アノード電極、  ２１、６１…延在部、  ２３…金属層、  ３０…カソード電極、  ５１…ｎ形ベース層、  ５３…ｐ形ベース層、  ５５…ｎ形エミッタ層、  ５６…ｐ形コンタクト層、  ５７…ｎ形バッファ層、  ５８…ｎ＋形コンタクト層、  ５９…ｐ形コレクタ層、  ６０…エミッタ電極、  ７０…コレクタ電極、  ８０…ゲート電極、  ８３…ゲート絶縁膜、  ８５…層間絶縁膜、  ＣＰ…コンタクト部、  ＧＴ…ゲートトレンチ、  ＴＲ…溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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