(57)【要約】【課題】抵抗変化層と絶縁層との密着性が高い記憶装置を提供する。【解決手段】実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、シリコン及びゲルマニウムの少なくともいずれか一方の第１の元素を含む第１のカルコゲナイドを含む抵抗変化層と、抵抗変化層に対し、第１の導電層から第２の導電層に向かう第１の方向に垂直な第２の方向に設けられた絶縁層と、抵抗変化層と絶縁層との間に設けられ、抵抗変化層の第１の元素の第１の濃度、及び、絶縁層の第１の元素の第２の濃度のいずれよりも高い第１の元素の第３の濃度を有する第１の領域と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられ、シリコン及びゲルマニウムの少なくともいずれか一方の第１の元素を含む第１のカルコゲナイドを含む抵抗変化層と、
前記抵抗変化層に対し、前記第１の導電層から前記第２の導電層に向かう第１の方向に垂直な第２の方向に設けられた絶縁層と、
前記抵抗変化層と前記絶縁層との間に設けられ、前記抵抗変化層の前記第１の元素の第１の濃度、及び、前記絶縁層の前記第１の元素の第２の濃度のいずれよりも高い前記第１の元素の第３の濃度を有する第１の領域と、
を備える記憶装置。
【請求項２】
前記第１の導電層と前記抵抗変化層との間に設けられ、シリコン及びゲルマニウムの少なくともいずれか一方の第２の元素を含む第２のカルコゲナイドを含む中間層と、
前記中間層と前記絶縁層との間に設けられ、前記中間層の前記第２の元素の第４の濃度、及び、前記絶縁層の前記第２の元素の第５の濃度のいずれよりも高い前記第２の元素の第６の濃度を有する第２の領域と、を、更に備える請求項１記載の記憶装置。
【請求項３】
前記第１の元素と前記第２の元素は異なる請求項２記載の記憶装置。
【請求項４】
前記第１のカルコゲナイドは、ゲルマニウム、アンチモン、及び、テルルを含み、
前記第２のカルコゲナイドは、シリコン、及び、テルルを含む請求項２又は請求項３いずれか一項記載の記憶装置。
【請求項５】
前記絶縁層は、酸化シリコン、窒化シリコン、又は、酸窒化シリコンである請求項１ないし請求項４いずれか一項記載の記憶装置。
【請求項６】
前記第１の領域の前記第２の方向の幅は０．５ｎｍ未満である請求項１ないし請求項５いずれか一項記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【０００２】
抵抗変化型メモリは、メモリセルの抵抗変化層に電流を印加することで、高抵抗状態と低抵抗状態の間を遷移させる。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。
【０００３】
抵抗変化型メモリの一つとして、抵抗変化層を構成する材料の相変化に伴う抵抗変化を利用する相変化メモリがある。相変化メモリの抵抗変化層には、例えば、カルコゲナイドが用いられる。カルコゲナイドは第１６族元素（ＶＩ族元素）であるイオウ（Ｓ）、セレン（Ｓｅ）、又は、Ｔｅ（テルル）を含む化合物である。
【０００４】
しかし、カルコゲナイドと、絶縁層として用いられる酸化シリコンや窒化シリコンなどとの密着性は低い。このため、例えば、抵抗変化型メモリの製造中に、膜剥がれが生じ抵抗変化型メモリの製造が不可能になるという問題が生じる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３５２０８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、抵抗変化層と絶縁層との密着性が高い記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の記憶装置は、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層との間に設けられ、シリコン及びゲルマニウムの少なくともいずれか一方の第１の元素を含む第１のカルコゲナイドを含む抵抗変化層と、前記抵抗変化層に対し、前記第１の導電層から前記第２の導電層に向かう第１の方向に垂直な第２の方向に設けられた絶縁層と、前記抵抗変化層と前記絶縁層との間に設けられ、前記抵抗変化層の前記第１の元素の第１の濃度、及び、前記絶縁層の前記第１の元素の第２の濃度のいずれよりも高い前記第１の元素の第３の濃度を有する第１の領域と、を備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態の記憶装置のブロック図。
【図２】第１の実施形態の記憶装置のメモリセルの模式断面図。
【図３】第２の実施形態の記憶装置のメモリセルの模式断面図。
【図４】第３の実施形態の記憶装置のブロック図。
【図５】第３の実施形態の記憶装置のメモリセルアレイの等価回路図。
【図６】第３の実施形態の記憶装置のメモリセルアレイの模式断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【００１０】
なお、本明細書中、便宜上「上部」、「下部」という用語を用いる。「上部」、「下部」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
【００１１】
以下、実施形態の記憶装置を、図面を参照して説明する。
【００１２】
（第１の実施形態）
第１の実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、シリコン及びゲルマニウムの少なくともいずれか一方の第１の元素を含む第１のカルコゲナイドを含む抵抗変化層と、抵抗変化層に対し、第１の導電層から第２の導電層に向かう第１の方向に垂直な第２の方向に設けられた絶縁層と、抵抗変化層と絶縁層との間に設けられ、抵抗変化層の第１の元素の第１の濃度、及び、絶縁層の第１の元素の第２の濃度のいずれよりも高い第１の元素の第３の濃度を有する第１の領域と、を備える。
【００１３】
図１は、第１の実施形態の記憶装置のブロック図である。図２は、第１の実施形態の記憶装置のメモリセルの模式断面図である。図２は、図１のメモリセルアレイ１００中の、例えば点線の円で示される一個のメモリセルＭＣの断面を示す。
【００１４】
第１の実施形態の記憶装置のメモリセルアレイ１００は、例えば、半導体基板１０１上に絶縁層を介して、複数のワード線１０４と、ワード線１０４と交差する複数のビット線１０６とを備える。ビット線１０６は、ワード線１０４の上層に設けられる。また、メモリセルアレイ１００の周囲には、周辺回路として、第１の制御回路１０８、第２の制御回路１１０、センス回路１１２が設けられる。
【００１５】
ワード線１０４と、ビット線１０６が交差する領域に、複数のメモリセルＭＣが設けられる。第１の実施形態の記憶装置は、クロスポイント構造を備える抵抗変化型メモリである。メモリセルＭＣは二端子の抵抗変化素子である。第１の実施形態の記憶装置は、抵抗変化層にカルコゲナイドを含む相変化メモリである。
【００１６】
複数のワード線１０４は、それぞれ、第１の制御回路１０８に接続される。また、複数のビット線１０６は、それぞれ、第２の制御回路１１０に接続される。センス回路１１２は、第１の制御回路１０８及び第２の制御回路１１０に接続される。
【００１７】
第１の制御回路１０８及び第２の制御回路１１０は、例えば、所望のメモリセルＭＣを選択し、そのメモリセルへのデータの書き込み、メモリセルのデータの読み出し、メモリセルのデータの消去等を行う機能を備える。データの読み出し時に、メモリセルのデータは、ワード線１０４と、ビット線１０６との間に流れる電流量として読み出される。センス回路１１２は、その電流量を判定して、データの極性を判断する機能を備える。例えば、データの“０”、“１”を判定する。
【００１８】
第１の制御回路１０８、第２の制御回路１１０、及び、センス回路１１２は、例えば、半導体基板１０１上に形成される半導体デバイスを用いた電子回路で構成される。
【００１９】
メモリセルＭＣは、図２に示すように、下部電極１０（第１の導電層）、上部電極２０（第２の導電層）、抵抗変化層３０、層間絶縁層４０（絶縁層）、第１の界面領域５０（第１の領域）を備える。
【００２０】
下部電極１０はワード線１０４に接続される。下部電極１０は、例えば金属である。下部電極１０は、例えば、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。
【００２１】
上部電極２０はビット線１０６に接続される。上部電極２０は、例えば金属である。上部電極２０は、例えば、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。
【００２２】
抵抗変化層３０は、下部電極１０と上部電極２０との間に設けられる。抵抗変化層３０は、第１のカルコゲナイドを含む。第１のカルコゲナイドは、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の少なくともいずれか一方の第１の元素を含む。
【００２３】
カルコゲナイドは第１６族元素（ＶＩ族元素）であるイオウ（Ｓ）、セレン（Ｓｅ）、又は、Ｔｅ（テルル）を含む化合物である。
【００２４】
第１のカルコゲナイドは、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を含むカルコゲナイドである。第１の元素は、例えば、ゲルマニウムである。
【００２５】
抵抗変化層３０に電流を印加することで、抵抗変化層３０が高抵抗状態から低抵抗状態へ、或いは、低抵抗状態から高抵抗状態へと変化する。高抵抗状態から低抵抗状態への変化は、例えば、セット動作と称される。低抵抗状態から高抵抗状態への変化は、例えば、リセット動作と称される。
【００２６】
抵抗変化層３０への電流の印加により、第１のカルコゲナイドが結晶質から非晶質に、又は、非晶質から結晶質に変化して抵抗変化層３０の導電性が変化する。非晶質の場合が高抵抗状態、結晶質の場合が低抵抗状態となる。なお、結晶状態と抵抗状態の関係が逆でも構わない。また、結晶質の変化を伴わず、原子の結合状態が変化して抵抗が変わっても構わない。
【００２７】
第１のカルコゲナイドは、相変化に伴い抵抗変化するカルコゲナイドであれば、その化学組成は限定されない。
【００２８】
抵抗変化層３０の膜厚は、例えば、５ｎｍ以上２５ｎｍ以下である。抵抗変化層３０は、例えば、原子層堆積法（ＡＬＤ法）で形成された膜である。
【００２９】
層間絶縁層４０は、少なくとも、抵抗変化層３０に対し下部電極１０から上部電極２０に向かう第１の方向に垂直な第２の方向に設けられる。抵抗変化層３０は、層間絶縁層４０に挟まれる。層間絶縁層４０は、抵抗変化層３０の側方に設けられる。
【００３０】
層間絶縁層４０は、例えば、酸化物、窒化物、又は、酸窒化物である。層間絶縁層４０は、例えば、酸化シリコン、窒化シリコン、又は、酸窒化シリコンである。
【００３１】
第１の界面領域５０は、抵抗変化層３０と層間絶縁層４０との間に設けられる。第１の界面領域５０は、抵抗変化層３０の側面に設けられる。第１の界面領域５０は、抵抗変化層３０の第１の元素の第１の濃度、及び、層間絶縁層４０の第１の元素の第２の濃度のいずれよりも高い第１の元素の第３の濃度を有する。
【００３２】
例えば、第１の元素がゲルマニウムの場合、第１の界面領域５０のゲルマニウムの濃度（第３の濃度）は、抵抗変化層３０のゲルマニウムの濃度（第１の濃度）、及び、層間絶縁層４０のゲルマニウムの濃度（第２の濃度）よりも高い。
【００３３】
第１の界面領域５０は、抵抗変化層３０と層間絶縁層４０との界面に第１の元素が偏析することで形成される領域である。第１の界面領域５０の第２の方向の幅は、例えば、０．５ｎｍ未満、又は、０．４ｎｍ未満である。
【００３４】
例えば、抵抗変化層３０に含まれる第１のカルコゲナイドがゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を含むカルコゲナイドであり、層間絶縁層４０が酸化シリコンである場合、第１の界面領域５０は、例えば、ゲルマニウムを含む酸化シリコンである。
【００３５】
抵抗変化層３０、層間絶縁層４０、第１の界面領域５０などに含まれる元素は、例えば、ＥＤＸ（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  ｓｐｅｃｔｒｏｓｃｏｐｙ）により、同定することが可能である。また、抵抗変化層３０、層間絶縁層４０、第１の界面領域５０などに含まれる元素の濃度の大小関係は、例えば、ＥＤＸにより判断することが可能である。また、抵抗変化層３０、層間絶縁層４０、第１の界面領域５０などに含まれる元素の濃度は、例えば、ＥＥＬＳ（Ｅｌｅｃｔｒｏｎ  Ｅｎｅｒｇｙ−Ｌｏｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）により測定することが可能である。また、記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を用いることが可能である。
【００３６】
次に、第１の実施形態のメモリセルＭＣの製造方法の一例について説明する。
【００３７】
例えば、下部電極１０の上に、抵抗変化層３０をＡＬＤ法により形成する際、第１のカルコゲナイドに安定に含まれ得る第１の元素よりも余剰の第１の元素を、第１のカルコゲナイドが含むように形成する。
【００３８】
例えば、抵抗変化層３０に含まれる第１のカルコゲナイドがゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を含むカルコゲナイドの場合、第１のカルコゲナイドに安定に含まれ得るゲルマニウムより余剰のゲルマニウムが含まれるように第１のカルコゲナイドを形成する。
【００３９】
その後、上部電極２０及び層間絶縁層４０を形成する。層間絶縁層４０は、抵抗変化層３０の側面に接するように形成される。
【００４０】
次に、例えば、５００℃以上９００℃以下の温度のアニールを行う。アニールは、例えば、１秒以上３秒以下行う。このアニールにより、余剰の第１の元素が、抵抗変化層３０と層間絶縁層４０との界面に偏析し、第１の界面領域５０が形成される。
【００４１】
以下、第１の実施形態の記憶装置の作用及び効果について説明する。
【００４２】
カルコゲナイドと、絶縁層として用いられる酸化シリコンや窒化シリコンなどとの密着性は低い。このため、抵抗変化型メモリの製造中に、膜剥がれが生じ抵抗変化型メモリの製造が不可能になるという問題が生じる。カルコゲナイドは、他の元素との化合物を形成しにくいことから、絶縁層との密着性が低くなると考えられる。
【００４３】
第１の実施形態の相変化メモリは、抵抗変化層３０と層間絶縁層４０との間に、第１の元素の濃度の高い第１の界面領域５０を有する。第１の元素の濃度の高い第１の界面領域５０により、抵抗変化層３０と層間絶縁層４０との間の密着性が向上する。
【００４４】
例えば、抵抗変化層３０に含まれる第１のカルコゲナイドがゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を含むカルコゲナイドであり、層間絶縁層４０が酸化シリコンである場合、第１の界面領域５０は、例えば、ゲルマニウムを高濃度に含む酸化シリコンである。第１の元素はゲルマニウムである。
【００４５】
ゲルマニウムを高濃度に含む酸化シリコンと、ゲルマニウムを含む第１のカルコゲナイドが化合することにより、抵抗変化層３０と層間絶縁層４０との間の密着性が向上する。
【００４６】
以上、第１の実施形態の記憶装置によれば、抵抗変化層と絶縁層との密着性が高くなる。したがって、製造途中に抵抗変化層と絶縁層との膜剥がれが生じにくくなる。よって、安定して製造可能な記憶装置が実現できる。
【００４７】
（第２の実施形態）
第２の実施形態の記憶装置は、第１の導電層と抵抗変化層との間に設けられ、シリコン及びゲルマニウムの少なくともいずれか一方の第２の元素を含む第２のカルコゲナイドを含む中間層と、中間層と絶縁層との間に設けられ、中間層の第２の元素の第４の濃度、及び、絶縁層の第２の元素の第５の濃度のいずれよりも高い第２の元素の第６の濃度を有する第２の領域と、を、更に備える点で、第１の実施形態の記憶装置と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する。
【００４８】
図３は、第２の実施形態の記憶装置のメモリセルの模式断面図である。
【００４９】
メモリセルＭＣは、図３に示すように、下部電極１０（第１の導電層）、上部電極２０（第２の導電層）、抵抗変化層３０、層間絶縁層４０（絶縁層）、第１の界面領域５０（第１の領域）、セレクタ層６０（中間層）、第２の界面領域７０（第２の領域）を備える。
【００５０】
セレクタ層６０は、下部電極１０と抵抗変化層３０との間に設けられる。
【００５１】
セレクタ層６０は、第２のカルコゲナイドを含む。第２のカルコゲナイドは、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の少なくともいずれか一方の第２の元素を含む。
【００５２】
セレクタ層６０に含まれる第２のカルコゲナイドは、抵抗変化層３０に含まれる第１のカルコゲナイドと異なる。第２のカルコゲナイドに含まれる第２の元素は、第１のカルコゲナイドに含まれる第１の元素と同一であっても異なっていても構わない。
【００５３】
第２のカルコゲナイドは、例えば、シリコン（Ｓｉ）とテルル（Ｔｅ）を含むカルコゲナイドである。第２のカルコゲナイドは、例えば、ゲルマニウム（Ｇｅ）とテルル（Ｔｅ）を含むカルコゲナイドである。第２のカルコゲナイドは、例えば、アルミニウム（Ａｌ）とテルル（Ｔｅ）を含むカルコゲナイドである。第２のカルコゲナイドは、例えば、アンチモン（Ｓｂ）とテルル（Ｔｅ）を含むカルコゲナイドである。第２の元素は、例えば、シリコンである。
【００５４】
セレクタ層６０は、非線形な電圧−電流特性を有する。セレクタ層６０に流れる電流は、セレクタ層６０に印加される電圧が低い場合と高い場合で大きな差が生じる。セレクタ層６０を設けることで、例えば、選択されたメモリセルＭＣ以外のメモリセルＭＣに流れる電流が低減され、データの誤書き込みやデータの誤読み出しが抑制される。
【００５５】
第２のカルコゲナイドは、非線形な電圧−電流特性を有するカルコゲナイドであれば、その化学組成は限定されない。
【００５６】
第２の界面領域７０は、セレクタ層６０と層間絶縁層４０との間に設けられる。第２の界面領域７０は、セレクタ層６０の側面に設けられる。第２の界面領域７０は、セレクタ層６０の第２の元素の第４の濃度、及び、層間絶縁層４０の第２の元素の第５の濃度のいずれよりも高い第２の元素の第６の濃度を有する。
【００５７】
例えば、第２の元素がシリコンの場合、第２の界面領域７０のシリコンの濃度（第６の濃度）は、セレクタ層６０のシリコンの濃度（第４の濃度）、及び、層間絶縁層４０のシリコンの濃度（第５の濃度）よりも高い。
【００５８】
第２の界面領域７０は、セレクタ層６０と層間絶縁層４０との界面に第２の元素が偏析することで形成される領域である。第２の界面領域７０の第２の方向の幅は、例えば、０．５ｎｍ未満、又は、０．４ｎｍ未満である。
【００５９】
例えば、セレクタ層６０に含まれる第２のカルコゲナイドがシリコン（Ｓｉ）とテルル（Ｔｅ）を含むカルコゲナイドであり、層間絶縁層４０が酸化シリコンである場合、第２の界面領域７０は、例えば、シリコン濃度の高い酸化シリコンである。
【００６０】
次に、第２の実施形態のメモリセルＭＣの製造方法の一例について説明する。
【００６１】
例えば、下部電極１０の上にセレクタ層６０をＡＬＤ法により形成する際、第２のカルコゲナイドに安定に含まれ得る第２の元素よりも余剰の第２の元素を、第２のカルコゲナイドが含むように形成する。
【００６２】
例えば、セレクタ層６０に含まれる第２のカルコゲナイドがシリコン（Ｓｉ）とテルル（Ｔｅ）を含むカルコゲナイドの場合、Ｓｉ２Ｔｅ３の化学組成が安定である。したがって、例えば、上記化学組成よりもシリコンが余剰に含まれるように第２のカルコゲナイドを形成する。
【００６３】
その後、抵抗変化層３０、上部電極２０、及び、層間絶縁層４０を形成する。層間絶縁層４０は、抵抗変化層３０及びセレクタ層６０の側面に接するように形成される。
【００６４】
次に、例えば、５００℃以上９００℃以下の温度のアニールを行う。アニールは、例えば、１秒以上３秒以下行う。このアニールにより、余剰の第２の元素が、セレクタ層６０と層間絶縁層４０との界面に偏析し、第２の界面領域７０が形成される。
【００６５】
第２の実施形態の相変化メモリは、セレクタ層６０と層間絶縁層４０との間に、第２の元素の濃度の高い第２の界面領域７０を有する。第２の元素の濃度の高い第２の界面領域７０により、セレクタ層６０と層間絶縁層４０との間の密着性が向上する。
【００６６】
例えば、セレクタ層６０に含まれる第２のカルコゲナイドがシリコン（Ｓｉ）とテルル（Ｔｅ）を含むカルコゲナイドであり、層間絶縁層４０が酸化シリコンである場合、第２の界面領域７０は、例えば、シリコンを高濃度に含む酸化シリコンである。第２の元素はシリコンである。
【００６７】
シリコンを高濃度に含む酸化シリコンと、シリコンを含む第２のカルコゲナイドが化合することにより、セレクタ層６０と層間絶縁層４０との間の密着性が向上する。
【００６８】
なお、抵抗変化層３０とセレクタ層６０の間に金属層を設ける構成とすることも可能である。
【００６９】
以上、第２の実施形態の記憶装置によれば、抵抗変化層と絶縁層との密着性に加え、セレクタ層と絶縁層との密着性も高くなる。したがって、製造途中に抵抗変化層と絶縁層との膜剥がれ、セレクタ層と絶縁層との膜剥がれが生じにくくなる。よって、安定して製造可能な記憶装置が実現できる。
【００７０】
（第３の実施形態）
第３の実施形態の記憶装置は、メモリセルアレイが３次元構造を備える以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については一部記述を省略する。
【００７１】
図４は、第３の実施形態の記憶装置のブロック図である。図５は、第３の実施形態の記憶装置のメモリセルアレイの等価回路図である。図６は、第３の実施形態の記憶装置のメモリセルアレイの模式断面図である。
【００７２】
また、第３の実施形態のメモリセルアレイは、メモリセルＭＣが立体的に配置された３次元構造を備える。
【００７３】
図４に示すように、第３の実施形態の記憶装置は、メモリセルアレイ２１０、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、制御回路２２１を備える。
【００７４】
また、図５に示すように、メモリセルアレイ２１０内には、複数のメモリセルＭＣが立体的に配置される。図５中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。
【００７５】
メモリセルアレイ２１０は、例えば、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬはｘ方向に伸長する。ワード線ＷＬはｙ方向（第１の方向）に並んで配置される。ビット線ＢＬはｚ方向（第２の方向）に伸長する。ワード線ＷＬとビット線ＢＬは垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
【００７６】
複数のワード線ＷＬは、ローデコーダ回路２１４に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路２１５に接続される。複数のビット線ＢＬとセンスアンプ回路２１５との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。
【００７７】
ローデコーダ回路２１４は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路２１２は、ローデコーダ回路２１４によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
【００７８】
カラムデコーダ回路２１７は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路２１５は、カラムデコーダ回路２１７によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
【００７９】
制御回路２２１は、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、図示しないその他の回路を制御する機能を備える。
【００８０】
ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、制御回路２２１などの回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
【００８１】
図６は、第３の実施形態の記憶装置のメモリセルアレイ２１０の模式断面図である。図６は、メモリセルアレイ２１０のｙｚ断面図である。図６中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【００８２】
メモリセルアレイ２１０は、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ１２、ワード線ＷＬ２１、ワード線ＷＬ２２、ビット線ＢＬ１１（第２の導電層）を備える。また、抵抗変化層３０、層間絶縁層４０（絶縁層）、第１の界面領域５０（第１の領域）を備える。
【００８３】
以上、第３の実施形態の記憶装置によれば、第１の実施形態と同様、抵抗変化層と絶縁層との密着性が高くなる。したがって、製造途中に抵抗変化層と絶縁層との膜剥がれが生じにくくなる。よって、安定して製造可能な記憶装置が実現できる。更に、３次元構造を備えることにより、第１の実施形態の効果に加え、記憶装置の集積度が向上するという効果が得られる。
【００８４】
なお、第３の実施形態の記憶装置のメモリセルＭＣに、第２の実施形態と同様のセレクタ層を設けても構わない。
【００８５】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８６】
１０        下部電極（第１の導電層）
２０        上部電極（第２の導電層）
３０        抵抗変化層
４０        層間絶縁層（絶縁層）
５０        第１の界面領域（第１の領域）
６０        セレクタ層（中間層）
７０        第２の界面領域（第２の領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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