(57)【要約】【課題】抗電界の大きい強誘電体を備える記憶装置を提供する。【解決手段】実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、及び、ルテニウム（Ｒｕ）から成る群から選ばれる少なくとも一つの第１の元素を含む酸化アルミニウムを含み、酸化アルミニウムは強誘電体である第１の層と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられ、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、及び、ルテニウム（Ｒｕ）から成る群から選ばれる少なくとも一つの第１の元素を含む酸化アルミニウムを含み、前記酸化アルミニウムは強誘電体である第１の層と、
を備える記憶装置。
【請求項２】
前記酸化アルミニウムはκ（カッパ）−酸化アルミニウムである請求項１記載の記憶装置。
【請求項３】
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられ、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、及び、ルテニウム（Ｒｕ）から成る群から選ばれる少なくとも一つの第１の元素を含む酸化アルミニウムを含み、前記酸化アルミニウムはκ（カッパ）−酸化アルミニウムである第１の層と、
を備える記憶装置。
【請求項４】
前記第１の層の中の前記酸化アルミニウムのｃ軸の方向が、前記第１の導電層と前記第２の導電層とを結ぶ方向に対し、±１０度の範囲に入る請求項１ないし請求項３いずれか一項記載の記憶装置。
【請求項５】
前記第１の導電層と前記第１の層との間に、酸化物又は酸窒化物を含む第２の層を、更に備える請求項１ないし請求項４いずれか一項記載の記憶装置。
【請求項６】
複数の導電層が第１の方向に配列された積層体と、
前記積層体の中に設けられ、前記第１の方向に延びる半導体層と、
前記導電層と前記半導体層との間に設けられ、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、及び、ルテニウム（Ｒｕ）から成る群から選ばれる少なくとも一つの第１の元素を含む酸化アルミニウムを含み、前記酸化アルミニウムは強誘電体である第１の層と、
を備える記憶装置。
【請求項７】
前記酸化アルミニウムはκ（カッパ）−酸化アルミニウムである請求項６記載の記憶装置。
【請求項８】
複数の導電層が第１の方向に配列された積層体と、
前記積層体の中に設けられ、前記第１の方向に延びる半導体層と、
前記導電層と前記半導体層との間に設けられ、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、及び、ルテニウム（Ｒｕ）から成る群から選ばれる少なくとも一つの第１の元素を含む酸化アルミニウムを含み、前記酸化アルミニウムはκ（カッパ）−酸化アルミニウムである第１の層と、
を備える記憶装置。
【請求項９】
前記第１の層の中の前記酸化アルミニウムのｃ軸の方向が、前記導電層と前記半導体層とを結ぶ方向に対し、±１０度の範囲に入る請求項６ないし請求項８いずれか一項記載の記憶装置。
【請求項１０】
前記半導体層と前記第１の層との間に、酸化物又は酸窒化物を含む第２の層を、更に備える請求項６ないし請求項９いずれか一項記載の記憶装置。
【請求項１１】
前記酸化アルミニウムのａ軸長及びｂ軸長は、標準軸長の９９．５％以下である請求項１ないし請求項１０いずれか一項記載の請求項１５記載の記憶装置。
【請求項１２】
前記酸化アルミニウムは、マンガン（Ｍｎ）、クロム（Ｃｒ）、バナジウム（Ｖ）、及び、コバルト（Ｃｏ）から成る群から選ばれる少なくとも一つの第２の元素を含む請求項１ないし請求項１１いずれか一項記載の記憶装置。
【請求項１３】
前記酸化アルミニウムは、イオウ（Ｓ）、塩素（Ｃｌ）、炭素（Ｃ）、及び、窒素（Ｎ）から成る群から選ばれる少なくとも一つの第３の元素を含む請求項１ないし請求項１２いずれか一項記載の記憶装置。
【請求項１４】
前記第１の層の厚さは１ｎｍ以上１５ｎｍ以下である請求項１ないし請求項１３いずれか一項記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【０００２】
強誘電体を用いた記憶装置が不揮発性記憶装置として注目されている。例えば、トランジスタのゲート絶縁層を強誘電体層とするＭＦＳ（Ｍｅｔａｌ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の３端子型の記憶装置がある。また、例えば、ＦＴＪ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）メモリのように２つの電極間に強誘電体層を設ける２端子型の記憶装置がある。
【０００３】
強誘電体を用いた記憶装置は、強誘電体の分極反転を利用して、メモリセルへのデータの書き込みを行う。強誘電体に外部から電場を印加することで、分極反転が生じる。分極反転が生じる電場の強さを「抗電界」と称する。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｔ．Ｋａｔａｙａｍａ  ｅｔ  ａｌ．，“Ｃｈｅｍｉｃａｌ  ｔｕｎｉｎｇ  ｏｆ  ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ  ｆｅｒｒｉｍａｇｎｅｔｉｓｍ  ａｎｄ  ｆｅｒｒｏｅｌｅｃｔｒｉｃｉｔｙ  ｉｎ  ε−Ｆｅ２Ｏ３−ｔｙｐｅ  ｍｕｌｔｉｆｅｒｏｉｃ  ｏｘｉｄｅ  ｔｈｉｎ  ｆｉｌｍｓ”，Ｊ．Ｍａｔｅｒ．Ｃｈｅｍ．Ｃ，２０１７，５，１２５９７
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、強誘電体を備え安定した動作が可能な記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の記憶装置は、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層との間に設けられ、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、及び、ルテニウム（Ｒｕ）から成る群から選ばれる少なくとも一つの第１の元素を含む酸化アルミニウムを含み、前記酸化アルミニウムは強誘電体である第１の層と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の記憶装置の模式断面図。
【図２】第２の実施形態の記憶装置のブロック図。
【図３】第２の実施形態の記憶装置のメモリセルアレイの回路図。
【図４】第２の実施形態の記憶装置のメモリストリングの模式断面図。
【図５】第３の実施形態の記憶装置の模式断面図。
【図６】第４の実施形態の記憶装置の模式断面図。
【発明を実施するための形態】
【０００８】
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
【０００９】
本明細書中、「強誘電体」とは、外部から電場を印加せずとも自発的な分極（自発分極）があり、外部から電場を印加すると分極が反転する物質を意味する。また、本明細書中、「常誘電体」とは電場を印加すると分極が生じ、電場を除去すると分極が消滅する物質を意味する。
【００１０】
本明細書中の記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）、電子エネルギー損失分光（Ｅｌｅｃｔｒｏｎ  Ｅｎｅｒｇｙ−Ｌｏｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：  ＥＥＬＳ）、ラザフォード後方散乱分光（Ｒｕｔｈｅｒｆｏｒｄ  ｂａｃｋｓｃａｔｔｅｒｉｎｇ  ｓｐｅｃｔｒｏｍｅｔｒｙ：ＲＢＳ）、原子探針法（ａｔｏｍ  ｐｒｏｂｅ  ｔｏｍｏｇｒａｐｈｙ）などにより行うことが可能である。また、記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、記憶装置を構成する部材の結晶構造の同定には、例えば、上記ＴＥＭの他、収束電子線回折法（ｃｏｎｖｅｒｇｅｎｔ−ｂｅａｍ  ｅｌｅｃｔｒｏｎ  ｄｉｆｆｒａｃｔｉｏｎ：ＣＢＥＤ）、放射光やＳＡＣＬＡ（ＳＰｒｉｎｇ−８  Ａｎｇｓｔｒｏｍ  Ｃｏｍｐａｃｔ  Ｆｒｅｅ  Ｅｌｅｃｔｒｏｎ  Ｌａｓｅｒ）などの自由電子レーザーを使ったＸ線回折法や、フーリエ変換赤外分光法（Ｆｏｕｒｉｅｒ  ｔｒａｎｓｆｏｒｍ  ｉｎｆｒａｒｅｄ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＦＴ−ＩＲ）、Ｘ線光電分光分析（Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）を用いることが可能である。
【００１１】
以下、図面を参照しつつ本発明の実施形態を説明する。
【００１２】
（第１の実施形態）
第１の実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、及び、ルテニウム（Ｒｕ）から成る群から選ばれる少なくとも一つの第１の元素を含む酸化アルミニウムを含み、酸化アルミニウムは強誘電体である第１の層と、を備える。
【００１３】
図１は、第１の実施形態の記憶装置の模式断面図である。第１の実施形態の記憶装置は、不揮発性半導体記憶装置である。第１の実施形態の記憶装置は、ＭＦＳ構造を有するトランジスタを備えた１トランジスタ型（１Ｔ型）の記憶装置である。ＭＦＳ構造を有するトランジスタがメモリセルを構成する。またここで用いるＭＦＳ構造といった用語は、ＭＦＩＳ（Ｍｅｔａｌ  Ｆｅｒｏｅｌｅｃｔｒｉｃ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造、ＭＩＦＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｆｅｒｏｅｌｅｃｔｒｉｃ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造などといった、絶縁膜を介在させる構造を排除するものではなく、強誘電体がトランジスタのチャネルに変調を加える構造であることを意味する。
【００１４】
第１の実施形態の記憶装置は、半導体層１０（第１の導電層）、ソース領域１２、ドレイン領域１４、ゲート電極１６（第２の導電層）、強誘電体層１８（第１の層）、界面層２０（第２の層）、ソース線２２、ビット線２４、第１のコンタクトプラグ２６、第２のコンタクトプラグ２８、層間絶縁層３０を備える。
【００１５】
半導体層１０は、例えば、単結晶シリコンである。
【００１６】
ソース領域１２は、半導体層１０の中に設けられる。ソース領域１２は、ｎ型の不純物領域である。ドレイン領域１４は、半導体層１０の中に設けられる。ドレイン領域１４は、ｎ型の不純物領域である。  
【００１７】
ゲート電極１６は、金属又は半導体である。ゲート電極１６は、例えば、窒化チタンである。ゲート電極１６は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。ゲート電極１６は、記憶装置のワード線として機能する。
【００１８】
強誘電体層１８は、半導体層１０とゲート電極１６との間に設けられる。強誘電体層１８は、ゲート絶縁層の一部として機能する。
【００１９】
強誘電体層１８は、強誘電体の酸化アルミニウムを含む。強誘電体層１８は、強誘電体の酸化アルミニウムを主成分とする。
【００２０】
酸化アルミニウムは、κ（カッパ）−酸化アルミニウムを含む。我々は平面波基底におけるＰＡＷ（Ｐｒｏｊｅｃｔｏｒ  Ａｕｇｍｅｎｔｅｄ  Ｗａｖｅ）ポテンシャルを用いた第一原理計算により、κ−酸化アルミニウムが強誘電体であることを見出した。
【００２１】
κ−酸化アルミニウムは、斜方晶の結晶構造を備える。κ−酸化アルミニウムは、空間群Ｐｎａ２１（空間群番号３３番）の結晶構造を備える。強誘電体層１８に含まれる酸化アルミニウムの結晶構造は、例えば、放射光を用いたＸ線回折法や、フーリエ変換赤外分光法や、電子線回折法、透過型電子顕微鏡による格子縞を撮影した写真のフーリエ変換による解析方法などで判定することが可能である。
【００２２】
κ−酸化アルミニウム薄膜は、無偏光のＸ線の波長λがλ＝１．４２０ｎｍ（銅のＫα線の波長）であるＸ線回折法により得られるＸ線回折パターンが、２θ＝３５度±１度に第１のピーク、２θ＝４３度±１度に第２のピーク、２θ＝３２度±１度に第３のピークを有する。さらに２θ＝１５度±１度、２θ＝２０度±１度、２θ＝２９度±１度、２θ＝３７度±１度、２θ＝３８度±１度、２θ＝４０度±１度、２θ＝４７度±１度、２θ＝５２度±１度、２θ＝５５度±１度、２θ＝５７度±１度、２θ＝６０度±１度、２θ＝６２度±１度などといったピークも有する。なお、第１のピーク、第２のピーク、及び、第３のピークの相対強度は、結晶の配向状態や入射Ｘ線の波長や試料の形状によって変わりうる。
【００２３】
κ−酸化アルミニウムは単結晶でも多結晶でも構わない。κ−酸化アルミニウムからなる強誘電体結晶は、無配向でも構わないが、配向があるほうがより好ましい。κ−酸化アルミニウムは、強誘電自発分極軸であるｃ軸がゲート電極とチャネルとを結ぶ方向すなわち膜厚方向に配向していることが、抗電界を大きくできるため好ましい。
【００２４】
また、κ−酸化アルミニウムは、赤外分光法により得られる赤外線吸収スペクトルの１３１．５ｃｍ−１に強誘電体のソフトモードに対応する吸収ピークが存在する。ただし赤外吸収スペクトルとしては１６０ｃｍ−１±１５ｃｍ−１、２８０ｃｍ−１±１５ｃｍ−１、３４０ｃｍ−１±１５ｃｍ−１、３８０ｃｍ−１±１５ｃｍ−１、４８０ｃｍ−１±１５ｃｍ−１、５２０ｃｍ−１±１５ｃｍ−１、５４０ｃｍ−１±１５ｃｍ−１、５７０ｃｍ−１±１５ｃｍ−１、６００ｃｍ−１±１５ｃｍ−１、６８０ｃｍ−１±１５ｃｍ−１、７６０ｃｍ−１±１５ｃｍ−１、７８０ｃｍ−１±１５ｃｍ−１、８００ｃｍ−１±１５ｃｍ−１といった付近のピーク強度の方が強い。特に５４０ｃｍ−１〜６００ｃｍ−１、３４０ｃｍ−１〜３８０ｃｍ−１付近のピークが強いといった特徴がある。
【００２５】
強誘電体層１８の酸化アルミニウムは、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、及び、ルテニウム（Ｒｕ）から成る群から選ばれる少なくとも一つの第１の元素を含む。第１の元素の酸化アルミニウム中の含有量は、例えば、１原子％以上９原子％以下である。
【００２６】
強誘電体層１８の酸化アルミニウムは、例えば、マンガン（Ｍｎ）、クロム（Ｃｒ）、バナジウム（Ｖ）、及び、コバルト（Ｃｏ）から成る群から選ばれる少なくとも一つの第２の元素を含む。第２の元素の酸化アルミニウム中の含有量は、例えば、１原子％以上１０原子％以下である。
【００２７】
強誘電体層１８の酸化アルミニウムは、例えば、イオウ（Ｓ）、塩素（Ｃｌ）、炭素（Ｃ）、及び、窒素（Ｎ）から成る群から選ばれる少なくとも一つの第３の元素を含む。第１の元素の酸化アルミニウム中の含有量は、例えば、１原子％以上５原子％以下である。
【００２８】
強誘電体層１８のκ−酸化アルミニウムは、例えば、ａ軸長及びｂ軸長が、標準軸長の９７％以上９９．５％以下である。なお、ここで標準軸長とは、例えば、ＩＣＤＤ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｅｎｔｒｅ  ｆｏｒ  Ｄｉｆｆｒａｃｔｉｏｎ  Ｄａｔａ）のデータベースに記載されたκ−酸化アルミニウムのａ軸長及びｂ軸長である。
【００２９】
強誘電体層１８のκ−酸化アルミニウムは、例えば、強誘電体の分極方向であるｃ軸が、強誘電体層１８の厚さ方向に配向している。言い換えれば、強誘電体層１８のκ−酸化アルミニウムは、例えば、強誘電体の分極方向であるｃ軸が、半導体層１０とゲート電極１６とを結ぶ方向に配向している。強誘電体の分極方向であるｃ軸が、半導体層１０とゲート電極１６とを結ぶ方向に配向しているとは、例えば、強誘電体層１８の中のκ−酸化アルミニウムのｃ軸の方向が、半導体層１０とゲート電極１６とを結ぶ方向に対し、±１０度の範囲に入ることを意味する。
【００３０】
κ−酸化アルミニウムの複数の結晶粒のｃ軸の方向がばらつく場合には、例えば、複数の結晶粒のｃ軸の方向と、半導体層１０とゲート電極１６とを結ぶ方向とがなす角度の値の分布の中央値が、±１０度の範囲に入る否かで判定することが可能である。
【００３１】
強誘電体層１８の厚さは、例えば、１ｎｍ以上１５ｎｍ以下である。
【００３２】
界面層２０は、半導体層１０と強誘電体層１８との間に設けられる。界面層２０は、ゲート絶縁層の一部として機能する。界面層２０は、常誘電体を含む。界面層２０は、半導体層１０との間の界面準位を低減する機能を有する。
【００３３】
界面層２０は、例えば、酸化物又は酸窒化物である。界面層２０は、例えば、酸化シリコン、酸窒化シリコン、酸窒化アルミニウム、又は、酸窒化シリコンと酸窒化アルミニウムの混合物である。
【００３４】
なお、界面層２０を省略した構造とすることも可能である。
【００３５】
ソース線２２は、第１のコンタクトプラグ２６を介してソース領域１２に電気的に接続される。ビット線２４は、第２のコンタクトプラグ２８を介してドレイン領域１４に電気的に接続される。ソース線２２、ビット線２４、第１のコンタクトプラグ２６、及び、第２のコンタクトプラグ２８は、例えば、導電性の金属、又は、金属化合物で形成される。
【００３６】
層間絶縁層３０は、半導体層１０、ゲート電極１６、ソース線２２、ビット線２４、第１のコンタクトプラグ２６、及び、第２のコンタクトプラグ２８の電気的分離のために設けられる。層間絶縁層３０は、例えば、酸化シリコンである。
【００３７】
記憶装置のメモリセルは、半導体層１０、強誘電体層１８、及び、ゲート電極１６で構成される。
【００３８】
記憶装置は、書き込み時には、ワード線であるゲート電極１６と、半導体層１０との間に電圧を印加することで、強誘電体層１８の分極方向を変化させる。読み出し時には、ソース線２２とビット線２４との間に流れる電流値、すなわち、メモリセルのトランジスタのオン電流値で記憶されたデータを判定する。
【００３９】
記憶装置は、強誘電体層１８に含まれる強誘電体の分極状態を、ゲート電極１６と半導体層１０との間に印加する電圧によって制御する。強誘電体層１８の分極状態により、メモリセルのトランジスタの閾値電圧が変化する。メモリセルのトランジスタの閾値電圧が変化することで、メモリセルのトランジスタのオン電流が変化する。
【００４０】
例えば、閾値電圧が高くオン電流が低い状態をデータ“０”、閾値電圧が低くオン電流が高い状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットのデータを記憶することが可能となる。また、例えば、強誘電体がレベルの異なる４個以上の分極状態を保つように、ゲート電極１６に印加する電圧を制御することで、メモリセルのトランジスタに複数の閾値電圧を保持させることが可能となる。複数の閾値電圧を保持させることで、メモリセルに複数ビットのデータを記憶させる多値化が実現できる。
【００４１】
なお、図１では、ソース線２２とビット線２４との間に、１個のメモリセルがある場合を例示しているが、例えば、ソース線２２とビット線２４との間に、複数のメモリセルを直列に接続することで、ＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングを形成することが可能となる。
【００４２】
次に、第１の実施形態の記憶装置の製造方法の一例について説明する。
【００４３】
最初に、半導体層１０の一例であるｐ型の単結晶シリコン層に、熱酸化法により酸化シリコン層を形成する。酸化シリコン層は界面層２０の一例である。
【００４４】
次に、界面層２０の上に反応性スパッタ法により強誘電体層１８を形成する。反応性スパッタ法のターゲットには、第１の元素を含む酸化アルミニウムを用いる。ここで用いる酸化アルミニウムのターゲットは、必ずしも、κ構造でなくても構わない。第１の元素は、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、及び、ルテニウム（Ｒｕ）から成る群から選ばれる少なくとも一つの元素である。
【００４５】
ターゲットにマンガン（Ｍｎ）、クロム（Ｃｒ）、バナジウム（Ｖ）、及び、コバルト（Ｃｏ）から成る群から選ばれる少なくとも一つの第２の元素を含有させてもかまわない。
【００４６】
強誘電体層１８を形成する際に、チャンバー内に、イオウ（Ｓ）、塩素（Ｃｌ）、水素（Ｈ）、及び、炭素（Ｃ）から成る群から選ばれる少なくとも一つの元素を含むガスを流してもよい。上記ガスを流すことで、κ−酸化アルミニウムの形成が促進されるため、上記ガスのいずれかを流すことが好ましい。
【００４７】
次に、強誘電体層１８の上に、例えばスパッタ法により例えば窒化チタン層を形成する。窒化チタン層は、ゲート電極１６の一例である。窒化チタンに変えて、窒化チタンアルミニウム、窒化チタンシリコン、窒化タンタル、窒化タングステン、酸化ルテニウム、イリジウムなどといったゲート電極を用いることも可能である。これらの電極と酸化アルミニウムの熱膨張率の違いにより、電極からの圧縮応力が基板に加わっていてもよい。
【００４８】
この場合、電極からの圧縮応力により、κ−酸化アルミニウムの格子定数がａｂ面内に０．５％以上３．０％以下の範囲で小さくなることで強誘電特性における抗電界が広がる。したがって、記憶装置のメモリウィンドウを開くことができるといった利点がある。
【００４９】
次に、リソグラフィ法及び反応性イオンエッチング法により、ゲート電極１６、強誘電体層１８、及び、界面層２０をパターニングする。
【００５０】
次に、単結晶シリコン層の中に、ソース領域１２及びドレイン領域１４を形成する。単結晶シリコン層にイオン注入法により、ｎ型不純物を導入する。次に、熱処理によりｎ型不純物を活性化する。熱処理の温度は、例えば、８００℃である。
【００５１】
その後、ゲート電極１６、強誘電体層１８、界面層２０などを保護するような保護膜、例えば窒化シリコンなどからなる膜を形成してもよい。保護膜は、強誘電体層１８に圧縮応力が加わるような公知のプロセスによって作られた窒化シリコンであることが好ましい。すでに述べたように、強誘電体に圧縮応力が加わることで強誘電特性が向上するといった利点がある。
【００５２】
その後、公知のプロセス技術により、ソース線２２、ビット線２４、第１のコンタクトプラグ２６、第２のコンタクトプラグ２８、層間絶縁層３０を形成する。
【００５３】
以上の製造方法により、図１に示す記憶装置が形成される。
【００５４】
次に、第１の実施形態の記憶装置の作用及び効果について説明する。
【００５５】
図１に示すような、ＭＦＳ構造の１トランジスタ型のメモリセルは、例えば、ＮＡＮＤ型フラッシュメモリへの適用が期待される。ＮＡＮＤ型フラッシュメモリは、メモリ容量を増加させるためにメモリセルの多値化が進められている。ＭＦＳ構造のメモリセルにも多値化の実現が望まれる。
【００５６】
強誘電体の抗電界が小さいと、例えば、強誘電体の分極で強誘電体内に生じる電界により、分極状態が消滅してしまう。したがって、強誘電体の抗電界が小さいと、強誘電体内にレベルの高い分極状態を維持することが困難となる。このため、強誘電体内にレベルの異なる多数の分極状態を保つことができず、メモリセルの多値化が困難となる。
【００５７】
強誘電体の抗電界を大きくすることにより、メモリセルにレベルの異なる複数の分極状態を安定して保持することができる。したがって、メモリセルの多値化の実現が容易となる。
【００５８】
第１の実施形態の記憶装置は、強誘電体層１８に強誘電体の酸化アルミニウムを適用する。強誘電体の酸化アルミニウムにおける主たる結晶構造は、κ−酸化アルミニウムである。ここで主たる結晶構造とは、κ以外の結晶構造であるような、例えばαやθなどといった他の酸化アルミニウムの結晶構造のいずれの結晶構造よりも、存在割合が大きい結晶構造であることを意味する。存在割合の大小は、例えば、Ｘ線回折法により得られるＸ線回折パターンのピーク強度を比較したり、赤外分光法により得られる吸収ピークパターンを比較したりすることにより判定することが可能である。
【００５９】
発明者の第一原理計算を用いた検討により、κ−酸化アルミニウムは大きな抗電界を有することが明らかになった。すなわち、強誘電体の酸化ハフニウムに比べ、約１．５倍の抗電界を有することが明らかになった。
【００６０】
したがって、強誘電体層１８にκ−酸化アルミニウムを適用することにより、メモリセルの多値化の実現が容易となる。
【００６１】
発明者の第一原理計算を用いた検討により、κ−酸化アルミニウムは、４００℃から５００℃の熱処理で、α（アルファ）−酸化アルミニウムなどの他の結晶構造へ転移する可能性があることが明らかになった。κ−酸化アルミニウムが他の結晶構造へ転移すると、強誘電体層１８の強誘電性が失われる。
【００６２】
記憶装置を製造する際に、強誘電体層１８の形成後の熱処理により、強誘電体層１８の強誘電性が失われるおそれがある。例えば、強誘電体層１８の形成後に、行われるソース領域１２及びドレイン領域１４のｎ型不純物の活性化の熱処理により、強誘電体層１８の強誘電性が失われるおそれがある。
【００６３】
発明者の第一原理計算を用いた検討により、κ−酸化アルミニウムが、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、及び、ルテニウム（Ｒｕ）から成る群から選ばれる少なくとも一つの第１の元素を含むことにより、κ−酸化アルミニウムの耐熱性が向上することが明らかになった。
【００６４】
上記第１の元素をκ−酸化アルミニウムに元素を加えると、κ−酸化アルミニウムの標準生成自由エネルギーの絶対値が大きくなり、熱的に安定になる。上記第１の元素を加えることで、約８００℃まで、κ−酸化アルミニウムが他の結晶構造に転移せず、安定となる。したがって、上記第１の元素を加えることで、メモリセルの耐熱性の向上が実現される。
【００６５】
上記第１の元素の酸化アルミニウム中の含有量は、１原子％以上９原子％以下であることが好ましく、３原子％以上９原子％以下であることがより好ましい。
【００６６】
κ−酸化アルミニウムは、マンガン（Ｍｎ）、クロム（Ｃｒ）、バナジウム（Ｖ）、及び、コバルト（Ｃｏ）から成る群から選ばれる少なくとも一つの第２の元素を含むことが好ましい。κ−酸化アルミニウムが、上記第２の元素を含むことにより、メモリセルの動作がさらに安定する。
【００６７】
強誘電体層１８に、電荷のトラップ準位が存在すると、電荷がトラップ準位に出入りすることでメモリセルの動作が不安定となる。κ−酸化アルミニウムに上記第２の元素を添加することで、電荷のトラップ準位が減少する。したがって、メモリセルの動作が安定する。
【００６８】
上記第２の元素の酸化アルミニウム中の含有量は、１原子％以上１０原子％以下であることが好ましく、３％以上５％以下であることがより好ましい。
【００６９】
κ−酸化アルミニウムは、イオウ（Ｓ）、塩素（Ｃｌ）、炭素（Ｃ）、及び、窒素（Ｎ）から成る群から選ばれる少なくとも一つの第３の元素を含むことが好ましい。κ−酸化アルミニウムに上記第３の元素を添加することで、メモリセルの信頼性が向上する。上記第３の元素の酸化アルミニウム中の含有量は、１原子％以上５原子％以下であることが好ましい。
【００７０】
強誘電体層１８の中のκ−酸化アルミニウムは、ａ軸長及びｂ軸長が、標準軸長よりも短いことが好ましい。発明者の第一原理計算を用いた検討により、ａ軸長及びｂ軸長が短くなることで、標準生成自由エネルギーが高くなり、κ−酸化アルミニウムの耐熱性が向上することが明らかとなった。
【００７１】
ａ軸長及びｂ軸長は、標準軸長の９７％以上９９．５％以下であることが好ましく、９８％以上９９％以下であることがより好ましい。上記範囲を上回ると、十分な耐熱性が得られないおそれがある。また、上記範囲を下回ると、κ−酸化アルミニウムに印加すべき応力が、１ＧＰａ以上となり記憶装置の信頼性が低下するおそれがある。
【００７２】
なお、例えば、ＭＦＳ構造を形成した後の熱処理の際、高温から低温に急冷することにより、強誘電体層１８に応力を印加することが可能となる。この応力により、κ−酸化アルミニウムのａ軸長及びｂ軸長を短くすることが可能となる。
【００７３】
強誘電体層１８中のκ−酸化アルミニウムのｃ軸が、強誘電体層１８の厚さ方向に配向していることが好ましい。言い換えれば、κ−酸化アルミニウムは、ｃ軸が、半導体層１０とゲート電極１６とを結ぶ方向に配向していることが好ましい。例えば、複数のκ−酸化アルミニウムの結晶粒のｃ軸方向を測定し、その中央値が、半導体層１０とゲート電極１６とを結ぶ方向に対し、±１０度の範囲に入ることが好ましく、±５度の範囲に入ることがより好ましい。
【００７４】
強誘電体層１８中のκ−酸化アルミニウムのｃ軸が、強誘電体層１８の厚さ方向に配向していることにより、広いレベルの分極状態を強誘電体層１８に実現することが可能となる。したがって、メモリセルに広い閾値電圧の分布を実現することが可能となる。よって、メモリセルの多値化の実現が容易となる。
【００７５】
強誘電体層１８の厚さは、１ｎｍ以上１５ｎｍ以下であることが好ましく、３ｎｍ以上１０ｎｍ以下であることがより好ましい。上記範囲を下回ると、十分な分極が得られないおそれがある。また、上記範囲を上回ると、メモリセルの微細化が困難になる。
【００７６】
また、酸化アルミニウムは、例えば、従来、強誘電体として適用されてきた酸化ハフニウムに比べ、バンドギャップが広い。したがって、酸化ハフニウムに比べ、高い絶縁破壊耐圧を有する。したがって、強誘電体層１８に酸化アルミニウムを適用することで、高い信頼性を備える記憶装置が実現される。
【００７７】
第１の実施形態の記憶装置は界面層２０を備えることが好ましい。界面層２０を備えることにより、半導体層１０とゲート絶縁層との間の界面準位を低減することが可能となる。
【００７８】
酸化アルミニウムは、例えば、従来、強誘電体として適用されてきた酸化ハフニウムに比べ、比誘電率が低い。酸化アルミニウムの比誘電率は８から９程度であり、酸化ハフニウムは、１５〜２５程度である。このため、例えば、記憶装置が界面層２０を備える場合、界面層２０に印加される電界を緩和することが可能となる。したがって、界面層２０の絶縁破壊が抑制される。よって、高い信頼性を備える記憶装置が実現される。
【００７９】
以上、第１の実施形態の記憶装置によれば、抗電界の大きい強誘電体を備えることで、多値化の実現が容易となる。
【００８０】
（第２の実施形態）
第２の実施形態の記憶装置は、絶縁層と導電層とが第１の方向に交互に積層された積層体と、積層体の中に設けられ、第１の方向に延びる半導体層と、導電層と半導体層との間に設けられ、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、及び、ルテニウム（Ｒｕ）から成る群から選ばれる少なくとも一つの第１の元素を含む酸化アルミニウムを含み、酸化アルミニウムは強誘電体である第１の層と、を備える。
【００８１】
第２の実施形態の記憶装置は、第１の実施形態のメモリセルと同様の構造を、３次元ＮＡＮＤフラッシュメモリに適用する点で、第１の実施形態と異なる。例えば、強誘電体層については第１の実施形態と同様である。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００８２】
図２は、第２の実施形態の記憶装置のブロック図である。図３は、第２の実施形態の記憶装置のメモリセルアレイの回路図である。図４は、第２の実施形態の記憶装置のメモリストリングの模式断面図である。図４は、図３のメモリセルアレイ１００の中の、例えば点線で囲まれる一個のメモリストリングＭＳの中の複数のメモリセルトランジスタＭＴの断面を示す。図４中、点線で囲まれる領域が１個のメモリセルトランジスタＭＴに相当する。
【００８３】
３次元ＮＡＮＤフラッシュメモリは、メモリセルアレイ１００、第１の周辺回路１０１、第２の周辺回路１０２、制御回路１１０を備える。
【００８４】
第２の実施形態の３次元ＮＡＮＤフラッシュメモリのメモリセルアレイ１００は、図３に示すように複数のワード線ＷＬ、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、複数のメモリストリングＭＳを備える。図３において、ｘ方向（第２の方向）、ｙ方向（第３の方向）、及び、ｚ方向（第１の方向）は、それぞれ互いに交差する方向、例えば直交する方向である。第２の実施形態の３次元ＮＡＮＤフラッシュメモリは、いわゆる、ＢｉＣＳ（ｂｉｔ−ｃｏｓｔ  ｓｃａｌａｂｌｅ）構造を備える。
【００８５】
図３に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴ、複数のメモリセルトランジスタＭＴ、及び、ドレイン選択トランジスタＳＤＴで構成される。ビット線ＢＬとドレイン選択ゲート線ＳＧＤにより１本のメモリストリングＭＳが選択され、ワード線ＷＬにより１個のメモリセルトランジスタＭＴが選択可能となる。
【００８６】
メモリセルアレイ１００は、図４に示すように、複数のワード線ＷＬ（導電層）、半導体層１０、複数の層間絶縁層１１（絶縁層）、コア絶縁層１５、強誘電体層１８（第１の層）、界面層２０（第２の層）を備える。複数のワード線ＷＬと複数の層間絶縁層１１が積層体５０を構成する。
【００８７】
ワード線ＷＬ及び層間絶縁層１１は、例えば、図示しない半導体基板上に設けられる。
【００８８】
ワード線ＷＬと層間絶縁層１１は、半導体基板の上に、ｚ方向（第１の方向）に交互に積層される。複数のワード線ＷＬと複数の層間絶縁層１１が積層体５０を構成する。
【００８９】
ワード線ＷＬは、板状の導電体である。ワード線ＷＬは、例えば、金属又は半導体である。ワード線ＷＬは、例えば、タングステン（Ｗ）である。ワード線ＷＬは、メモリセルトランジスタＭＴの制御電極として機能する。ワード線ＷＬは、ゲート電極層である。
【００９０】
層間絶縁層１１は、ワード線ＷＬとワード線ＷＬを分離する。層間絶縁層１１は、例えば、酸化シリコンである。
【００９１】
ワード線ＷＬは導電層の一例である。
【００９２】
コア絶縁層１５は、積層体５０の中に設けられる。コア絶縁層１５は、ｚ方向に延びる。コア絶縁層１５は、積層体５０を貫通して設けられる。コア絶縁層１５は、半導体層１０に囲まれる。コア絶縁層１５は、例えば、酸化シリコンである。
【００９３】
半導体層１０は、積層体５０の中に設けられる。半導体層１０は、ｚ方向に延びる。半導体層１０は、積層体５０を貫通して設けられる。半導体層１０は、コア絶縁層１５の周囲に設けられる。半導体層１０は、例えば、円筒形状である。
【００９４】
半導体層１０は、例えば、多結晶シリコン、多結晶シリコンゲルマニウム、多結晶酸化インジウムガリウム亜鉛、又は、多結晶酸化亜鉛スズである。半導体層１０は、メモリセルトランジスタＭＴのチャネルとして機能する。
【００９５】
強誘電体層１８は、半導体層１０とゲート電極１６との間に設けられる。強誘電体層１８は、ゲート絶縁層の一部として機能する。
【００９６】
強誘電体層１８は、強誘電体の酸化アルミニウムを含む。強誘電体層１８は、強誘電体の酸化アルミニウムを主成分とする。
【００９７】
酸化アルミニウムは、κ（カッパ）−酸化アルミニウムを含む。κ−酸化アルミニウムは強誘電体である。
【００９８】
界面層２０は、半導体層１０と強誘電体層１８との間に設けられる。界面層２０は、ゲート絶縁層の一部として機能する。界面層２０は、常誘電体を含む。界面層２０は、半導体層１０との間の界面準位を低減する機能を有する。
【００９９】
メモリセルトランジスタＭＴは、ワード線ＷＬ、強誘電体層１８、及び、半導体層１０で構成される。メモリセルトランジスタＭＴは、強誘電体層１８の分極状態のレベルに基づくデータを保持する機能を備える。
【０１００】
メモリセルトランジスタＭＴに保持されるデータは、例えば、強誘電体層１８の分極状態のレベルに応じたメモリセルトランジスタＭＴの閾値電圧である。メモリセルトランジスタＭＴは、例えば、異なる閾値電圧を用いて２値以上のデータを記憶することが可能である。
【０１０１】
ビット線ＢＬは、半導体層１０に電気的に接続される。ビット線ＢＬは、メモリセルトランジスタＭＴから読み出されたデータを伝達する機能を有する。また、ビット線ＢＬは、メモリセルトランジスタＭＴに書き込むデータを伝達する機能を有する。ビット線ＢＬは、例えば、金属である。
【０１０２】
ソース選択トランジスタＳＳＴは、ソース選択ゲート線ＳＧＳに与えられる信号に基づきメモリストリングＭＳを選択する機能を有する。ドレイン選択トランジスタＳＤＴは、ドレイン選択ゲート線ＳＧＤに印加される信号に基づきメモリストリングＭＳを選択する機能を有する。
【０１０３】
共通ソース線ＣＳＬには、例えば、グラウンド電位が印加される。
【０１０４】
第１の周辺回路１０１は、複数のワード線ＷＬに接続される。第１の周辺回路１０１は、所望のワード線ＷＬを選択する機能を有する。第１の周辺回路１０１は、選択されたワード線に、指令された電圧を印加する機能を有する。
【０１０５】
第２の周辺回路１０２は、複数のビット線ＢＬに接続される。第２の周辺回路１０２は、所望のビット線ＢＬを選択する機能を有する。また、第２の周辺回路１０２は、選択されたビット線ＢＬから読み出されたメモリセルトランジスタＭＴのデータをセンスする機能を有する。また、第２の周辺回路１０２は、選択されたビット線ＢＬに、メモリセルトランジスタＭＴに書き込むデータを転送する機能を有する。第２の周辺回路１０２は、例えば、センスアンプ回路を含む。
【０１０６】
制御回路１１０は、第１の周辺回路１０１の動作、及び、第２の周辺回路１０２の動作を制御する。制御回路１１０は、メモリセルトランジスタＭＴに対する、書き込みシークエンス、読み出しシークエンス、及び、消去シークエンスを、第１の周辺回路１０１及び第２の周辺回路１０２に実行させる機能を有する。
【０１０７】
以上、第２の実施形態の記憶装置によれば、抗電界の大きい強誘電体を備えることで、多値化の実現が容易となる。また、３次元構造となることで、記憶装置のメモリ容量を増加させることが可能となる。
【０１０８】
（第３の実施形態）
第３の実施形態の記憶装置は、強誘電体層を誘電体層とするキャパシタと、メモリセル選択用のトランジスタとを組み合わせた１トランジスタ１キャパシタ型（１Ｔ１Ｃ型）の記憶装置である点で、第１の実施形態の記憶装置と異なっている。例えば、強誘電体層については第１の実施形態と同様である。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【０１０９】
図５は、第３の実施形態の記憶装置の模式断面図である。
【０１１０】
第３の実施形態の記憶装置は、半導体層１０、ソース領域１２、ドレイン領域１４、ゲート電極１６、強誘電体層１８（第１の層）、ゲート絶縁層２１、ソース線２２、プレート線２５、第１のコンタクトプラグ２６、第２のコンタクトプラグ２８、層間絶縁層３０、下部キャパシタ電極４０（第１の導電層）、上部キャパシタ電極４２（第２の導電層）を備える。
【０１１１】
半導体層１０は、例えば、単結晶シリコンである。
【０１１２】
ソース領域１２は、半導体層１０の中に設けられる。ソース領域１２は、ｎ型の不純物領域である。ドレイン領域１４は、半導体層１０の中に設けられる。ドレイン領域１４は、ｎ型の不純物領域である。  
【０１１３】
ゲート電極１６は、金属又は半導体である。ゲート電極１６は、例えば、窒化チタンである。ゲート電極１６は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
【０１１４】
ゲート絶縁層２１は、半導体層１０とゲート電極１６との間に設けられる。ゲート絶縁層２１は、例えば、酸化シリコンである。
【０１１５】
半導体層１０、ゲート絶縁層２１、ゲート電極１６、ソース領域１２、及び、ドレイン領域１４により、メモリセル選択用のトランジスタが構成される。ゲート電極１６は、記憶装置のワード線として機能する。
【０１１６】
強誘電体層１８は、下部キャパシタ電極４０と上部キャパシタ電極４２との間に設けられる。下部キャパシタ電極４０、上部キャパシタ電極４２、及び、強誘電体層１８により、メモリデータを記憶するキャパシタが構成される。キャパシタは、いわゆるＭＦＭ（ｍｅｔａｌ／ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ／ｍｅｔａｌ）型の構造である。
【０１１７】
下部キャパシタ電極４０は、ドレイン領域１４上に設けられる。下部キャパシタ電極４０は、ドレイン領域１４に電気的に接続される。
【０１１８】
強誘電体層１８は、強誘電体の酸化アルミニウムを含む。強誘電体層１８は、強誘電体の酸化アルミニウムを主成分とする。
【０１１９】
酸化アルミニウムは、κ（カッパ）−酸化アルミニウムを含む。κ−酸化アルミニウムは強誘電体である。
【０１２０】
下部キャパシタ電極４０及び上部キャパシタ電極４２は、例えば、導電性の金属、又は、金属化合物で形成される。下部キャパシタ電極４０及び上部キャパシタ電極４２は、例えば、ＴｉＮ（窒化チタン）である。
【０１２１】
ソース線２２は、第１のコンタクトプラグ２６を介してソース領域１２に電気的に接続される。プレート線２５は、第２のコンタクトプラグ２８を介して上部キャパシタ電極４２に電気的に接続される。ソース線２２、プレート線２５、第１のコンタクトプラグ２６、及び、第２のコンタクトプラグ２８は、例えば、導電性の金属、又は、金属化合物で形成される。
【０１２２】
層間絶縁層３０は、半導体層１０、ゲート電極１６、ソース線２２、プレート線２５、第１のコンタクトプラグ２６、及び、第２のコンタクトプラグ２８の電気的分離のために設けられる。層間絶縁層３０は、例えば、酸化シリコンである。
【０１２３】
第３の実施形態の記憶装置は、書き込み時には、ワード線でメモリセルを選択し、ソース線２２とプレート線２５との間に電圧を印加することで、強誘電体層１８の分極方向を変化させる。例えば、読み出し時には、パルス電圧を印加し、分極反転による誘導電流が流れたか否かでデータの“１”、“０”を判定する。
【０１２４】
例えば、強誘電体がレベルの異なる４個以上の分極状態を保つように、ソース線２２とプレート線２５との間に印加する電圧を制御する。これにより、メモリセルのキャパシタの強誘電体層１８に、複数ビットのデータを記憶させる多値化が実現できる。
【０１２５】
以上、第３の実施形態の記憶装置によれば、抗電界の大きい強誘電体を備えることで、多値化の実現が容易となる。
【０１２６】
（第４の実施形態）
第４の実施形態の記憶装置は、強誘電体を利用したＦＴＪ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎ）構造を用いたＦＴＪメモリである点で、第１の実施形態の記憶装置と異なっている。例えば、強誘電体層については第１の実施形態と同様である。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【０１２７】
図６は、第４の実施形態の記憶装置の模式断面図である。
【０１２８】
第４の実施形態の記憶装置は、半導体層１０、絶縁層１３、強誘電体層１８（第１の層）、常誘電体層１９、下部電極５２（第１の導電層）、上部電極５４（第２の導電層）、第１の電極配線６２、第２の電極配線６４を備える。
【０１２９】
半導体層１０は、例えば、単結晶シリコンである。
【０１３０】
絶縁層１３は、半導体層１０の上に設けられる。絶縁層１３は、例えば、酸化シリコンである。
【０１３１】
強誘電体層１８は、下部電極５２と上部電極５４との間に設けられる。常誘電体層１９は、下部電極５２と強誘電体層１８との間に設けられる。
【０１３２】
強誘電体層１８は、強誘電体の酸化アルミニウムを含む。強誘電体層１８は、強誘電体の酸化アルミニウムを主成分とする。
【０１３３】
酸化アルミニウムは、κ（カッパ）−酸化アルミニウムを含む。κ−酸化アルミニウムは強誘電体である。
【０１３４】
常誘電体層１９は、常誘電体を含む。常誘電体は、例えば、酸化物又は酸窒化物である。常誘電体は、例えば、酸化シリコンである。
【０１３５】
下部電極５２及び上部電極５４は、例えば、導電性の金属、金属化合物で形成される。例えば、ＴｉＮ（窒化チタン）である。
【０１３６】
第１の電極配線６２は、絶縁層１３と下部電極５２との間に設けられる。第１の電極配線６２は、下部電極５２に接する。
【０１３７】
第２の電極配線６４は、上部電極５４の上に設けられる。第２の電極配線６４は、上部電極５４に接する。
【０１３８】
ＦＴＪメモリは、第１の電極配線６２と第２の電極配線６４とで挟まれる２端子のＦＴＪ構造を含む。ＦＴＪ構造は、強誘電体の分極反転に伴う、トンネル電流の電流量の変化を利用してメモリセルとして機能する。
【０１３９】
第１の電極配線６２と、第２の電極配線６４が交差する領域に、メモリセルが設けられる。第４の実施形態のＦＴＪメモリは、いわゆる、クロスポイント構造を備える。
【０１４０】
第４の実施形態のＦＴＪメモリでは、データの書き込み時には、第１の電極配線６２と、第２の電極配線６４との間に電圧を印加して、強誘電体層１８の分極を反転させる。そして、データの読み出し時に、メモリセルのデータは、第１の電極配線６２と、第２の電極配線６４との間に流れる電流量として読み出される。強誘電体層１８の分極方向に依存する電流量を判定して、データの極性が判断される。例えば、データの“０”、“１”を判定する。
【０１４１】
強誘電体層１８の強誘電体の抗電界が高いことにより、強誘電体層１８の分極状態が変動しにくくなる。したがって、ＦＴＪメモリの動作が安定する。
【０１４２】
以上、第４の実施形態の記憶装置によれば、抗電界の大きい強誘電体を備えることで、安定した動作が実現できる。
【０１４３】
例えば、Ｐ−ＢｉＣＳ（ｐｉｐｅ−ｓｈａｐｅｄ  ｂｉｔ−ｃｏｓｔ  ｓｃａｌａｂｌｅ）、ＴＣＡＴ（ｔｅｒａｂｉｔ  ｃｅｌｌ  ａｒｒａｙ  ｔｒａｎｓｉｓｔｏｒ）、ＶＧ（ｖｅｒｔｉｃａｌ  ｇａｔｅ）−ＮＡＮＤ、ＶＣ（ｖｅｒｔｉｃａｌ  ｃｈａｎｎｅｌ）−ＮＡＮＤ、ｃｒｏｓｓ−ｐｏｉｎｔ−ＮＡＮＤ、ＶＳＡＴ（ｖｅｒｔｉｃａｌ  ｓｔａｃｋｅｄ  ａｒｒａｙ  ｔｒａｎｓｉｓｔｏｒ）、ＶＲＡＴ（ｖｅｒｔｉｃａｌ−ｒｅｃｅｓｓ−ａｒｒａｙ−ｔｒａｎｓｉｓｔｏｒ），ＶＧ−ＴＦＴ（ｖｅｒｔｉｃａｌ  ｇａｔｅ−ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ）−ＮＡＮＤ、ＤＣ−ＳＦ（ｄｕａｌ  ｃｏｎｔｒｏｌ−ｇａｔｅ  ｗｉｔｈ  ｓｕｒｒｏｕｎｄｉｎｇ  ｆｌｏａｔｉｎｇ−ｇａｔｅ）、ＰＮＶＧ（ＰＮ  ｄｉｏｄｅ  ｄｅｃｏｄｅｄ  ｖｅｒｔｉｃａｌ  ｇａｔｅ）、Ｈｙｂｒｉｄ  ３Ｄ（ｈｙｂｒｉｄ  ｓｔａｃｋｅｄ  ３ｄ）、Ｓｉ  Ｐｉｌｌａｒ  ３Ｄ  ＮＡＮＤ、Ｓｔａｃｋｅｄ  ＮＡＮＤ、Ｍｕｌｔｉ  ＴＦＴ  Ｓ−ＳＧＴ（ｓｔａｃｋｅｄ−ｓｕｒｒｏｕｎｄｉｎｇ  ｇａｔｅ  ｔｒａｎｓｉｓｔｏｒ）などの３次元構造の記憶装置に本発明を適用することが可能である。
【０１４４】
また、第４の実施形態で示したＦＴＪ構造を、多段に積層する構造を採用することも可能である。ＦＴＪ構造を多段に積層することにより、記憶装置の集積度が向上する。
【０１４５】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４６】
１０      半導体層（第１の導電層）
１１      層間絶縁層（絶縁層）
１６      ゲート電極（第２の導電層）
１８      強誘電体層（第１の層）
２０      界面層（第２の層）
４０      下部キャパシタ電極（第１の導電層）
４２      上部キャパシタ電極（第２の導電層）
５０      積層体
５２      下部電極（第１の導電層）
５４      上部電極（第２の導電層）
ＷＬ      ワード線（導電層）
【図１】
2020047796.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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