(57)【要約】【課題】動作信頼性を向上させることができる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、基板上に設けられた論理回路と、論理回路上に設けられ、複数の第１絶縁層３３と複数の導電層３５_０〜３５_７、３６とが第１方向に交互に積層された第１領域と、第１領域を第１方向に延伸する複数のメモリピラーＭＰと、論理回路上に設けられ、複数の第１絶縁層３３と複数の第２絶縁層５０とが第１方向に交互に積層された第２領域と、第２領域を第１方向に延伸し、論理回路に接続されたコンタクトプラグＣＰ１とを備える。【選択図】図５
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【特許請求の範囲】
【請求項１】
基板上に設けられた論理回路と、
前記論理回路上に設けられ、複数の第１絶縁層と複数の導電層とが第１方向に交互に積層された第１領域と、
前記第１領域を前記第１方向に延伸する複数のメモリピラーと、
前記論理回路上に設けられ、前記複数の第１絶縁層と複数の第２絶縁層とが前記第１方向に交互に積層された第２領域と、
前記第２領域を前記第１方向に延伸し、前記論理回路に接続されたコンタクトプラグと、
を具備する半導体記憶装置。
【請求項２】
前記第２領域を囲み、前記第１方向に延伸する第１分離領域をさらに具備する請求項１に記載の半導体記憶装置。
【請求項３】
前記第１領域と前記第２領域との間に設けられ、前記第１方向に延伸する第１分離領域をさらに具備する請求項１に記載の半導体記憶装置。
【請求項４】
前記第１領域に設けられ、前記第１方向、及び前記第１方向と交差する第２方向に延伸し前記導電層を分離する第２分離領域をさらに具備し、
前記第１分離領域の上面は、前記第２分離領域の上面より低い請求項２または３に記載の半導体記憶装置。
【請求項５】
前記第１分離領域は、前記第１方向と交差する第２方向に延伸するプレート形状を有する請求項２乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
前記第１分離領域は、前記第１方向と交差する第２方向に連続的に配列された複数の柱状体を有し、前記柱状体の各々は前記第１方向に延伸している請求項２乃至４のいずれかに記載の半導体記憶装置。
【請求項７】
前記第１分離領域は、シリコン酸化層またはアルミニウム酸化層の少なくともいずれかを含む請求項２乃至６のいずれかに記載の半導体記憶装置。
【請求項８】
前記第１分離領域は、前記メモリピラーが有する膜と同じ膜を含む請求項２乃至６のいずれかに記載の半導体記憶装置。
【請求項９】
前記第１絶縁層はシリコン酸化層を含み、第２絶縁層はシリコン窒化層を含む請求項１乃至８のいずれかに記載の半導体記憶装置。
【請求項１０】
複数の第１絶縁層と複数の第２絶縁層とが第１方向に交互に積層された積層体を形成する工程と、
前記積層体に、前記第１方向に延伸する複数のメモリピラーを形成する工程と、
前記積層体に、前記第１方向、及び前記第１方向と交差する第２方向に延伸する第１分離領域を形成し、前記積層体を前記第１分離領域により、前記メモリピラーを有する第１領域と、前記メモリピラーを有しない第２領域とに分離する工程と、
前記積層体の前記第１領域に、前記第１方向及び前記第２方向に延伸する溝を形成する工程と、
前記溝を介して、前記第１領域内の前記第２絶縁層を導電層に置き換える工程と、
前記溝に絶縁材料を埋め込み、前記導電層を分離する第２分離領域を形成する工程と、
前記積層体の前記第１絶縁層と前記第２絶縁層とが積層された前記第２領域に、前記第１方向に延伸する第１コンタクトプラグを形成する工程と、
を具備する半導体記憶装置の製造方法。
【請求項１１】
前記積層体の前記第２領域内の前記第２絶縁層を前記第１絶縁層に置き換える工程をさらに具備する請求項１０に記載の半導体記憶装置の製造方法。
【請求項１２】
前記第１分離領域を形成する工程において、前記第２領域に前記第１方向に延伸する柱状体を形成する工程と、
前記第１コンタクトプラグを形成する工程において、前記柱状体に前記第１コンタクトプラグを形成する工程と、
をさらに具備する請求項１０に記載の半導体記憶装置の製造方法。
【請求項１３】
複数の第１絶縁層と複数の第２絶縁層とが第１方向に交互に積層された第１領域及び第２領域を有する積層体を形成する工程と、
前記積層体の前記第１領域に、前記第１方向に延伸する複数のメモリピラーを形成する工程と、
前記積層体に、前記第１方向、及び前記第１方向と交差する第２方向に延伸する溝を形成する工程と、
前記溝を介して、前記第１領域内の前記第２絶縁層を除去し、かつ前記第２領域内の前記第２絶縁層を残す工程と、
前記第１領域内の前記第２絶縁層が除去された隙間に、導電層を形成する工程と、
前記積層体の前記第１絶縁層と前記第２絶縁層とが積層された前記第２領域に、前記第１方向に延伸する第１コンタクトプラグを形成する工程と、
を具備する半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリセルが三次元に配列された半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１８７３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
動作信頼性を向上させることができる半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、基板上に設けられた論理回路と、前記論理回路上に設けられ、複数の第１絶縁層と複数の導電層とが第１方向に交互に積層された第１領域と、前記第１領域を前記第１方向に延伸する複数のメモリピラーと、前記論理回路上に設けられ、前記複数の第１絶縁層と複数の第２絶縁層とが前記第１方向に交互に積層された第２領域と、前記第２領域を前記第１方向に延伸し、前記論理回路に接続されたコンタクトプラグとを具備する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態の半導体記憶装置の回路構成を示すブロック図である。
【図２】図２は、第１実施形態におけるメモリセルアレイが有するブロックの回路図である。
【図３】図３は、第１実施形態の半導体記憶装置における構造ブロックを示すレイアウト図である。
【図４】図４は、第１実施形態の半導体記憶装置の平面構造を示す図である。
【図５】図５は、図４におけるＡ−Ａ’線に沿った断面図である。
【図６】図６は、図４におけるＢ−Ｂ’線に沿った断面図である。
【図７】図７は、第１実施形態におけるセルアレイ領域のメモリセルトランジスタの断面図である。
【図８】図８は、第１実施形態の半導体記憶装置の各製造工程における構造の断面図である。
【図９】図９は、第１実施形態の半導体記憶装置の各製造工程における構造の断面図である。
【図１０】図１０は、第１実施形態の半導体記憶装置の各製造工程における構造の断面図である。
【図１１】図１１は、第１実施形態の半導体記憶装置の各製造工程における構造の断面図である。
【図１２】図１２は、第１実施形態の半導体記憶装置の各製造工程における構造の断面図である。
【図１３】図１３は、第１実施形態の半導体記憶装置の各製造工程における構造の断面図である。
【図１４】図１４は、第１実施形態の第１変形例の平面構造を示す図である。
【図１５】図１５は、第１実施形態の第２変形例の平面構造を示す図である。
【図１６】図１６は、第２実施形態の半導体記憶装置の平面構造を示す図である。
【図１７】図１７は、第２実施形態の半導体記憶装置におけるＡ−Ａ’線に沿った断面図である。
【図１８】図１８は、第２実施形態の半導体記憶装置の各製造工程における構造の断面図である。
【図１９】図１９は、第２実施形態の半導体記憶装置の各製造工程における構造の断面図である。
【図２０】図２０は、第２実施形態の第１変形例の平面構造を示す図である。
【図２１】図２１は、第２実施形態の第２変形例の平面構造を示す図である。
【図２２】図２２は、第２実施形態の第３変形例の平面構造を示す図である。
【図２３】図２３は、第３実施形態の半導体記憶装置の平面構造を示す図である。
【図２４】図２４は、第３実施形態の半導体記憶装置におけるＡ−Ａ’線に沿った断面図である。
【図２５】図２５は、第３実施形態の半導体記憶装置の製造工程における構造の断面図である。
【図２６】図２６は、第４実施形態の半導体記憶装置の断面構造を示す図である。
【図２７】図２７は、第４実施形態の半導体記憶装置の製造工程における構造の断面図である。
【図２８】図２８は、第４実施形態の半導体記憶装置の製造工程における構造の断面図である。
【図２９】図２９は、第４実施形態の半導体記憶装置の製造工程における構造の断面図である。
【図３０】図３０は、第４実施形態の半導体記憶装置の製造工程における構造の断面図である。
【図３１】図３１は、第４実施形態の半導体記憶装置の製造工程における構造の断面図である。
【図３２】図３２は、第４実施形態の半導体記憶装置の製造工程における構造の断面図である。
【図３３Ａ】図３３Ａは、第５実施形態の半導体記憶装置の平面構造を示す図である。
【図３３Ｂ】図３３Ｂは、第５実施形態の半導体記憶装置の断面構造を示す図である。
【図３４Ａ】図３４Ａは、第５実施形態の半導体記憶装置の各製造工程における構造を示す図である。
【図３４Ｂ】図３４Ｂは、第５実施形態の半導体記憶装置の各製造工程における構造を示す図である。
【図３５Ａ】図３５Ａは、第５実施形態の半導体記憶装置の各製造工程における構造を示す図である。
【図３５Ｂ】図３５Ｂは、第５実施形態の半導体記憶装置の各製造工程における構造を示す図である。
【図３６Ａ】図３６Ａは、第５実施形態の半導体記憶装置の各製造工程における構造を示す図である。
【図３６Ｂ】図３６Ｂは、第５実施形態の半導体記憶装置の各製造工程における構造を示す図である。
【図３７Ａ】図３７Ａは、第５実施形態の半導体記憶装置の各製造工程における構造を示す図である。
【図３７Ｂ】図３７Ｂは、第５実施形態の半導体記憶装置の各製造工程における構造を示す図である。
【図３８Ａ】図３８Ａは、第５実施形態の半導体記憶装置の各製造工程における構造を示す図である。
【図３８Ｂ】図３８Ｂは、第５実施形態の半導体記憶装置の各製造工程における構造を示す図である。
【図３９Ａ】図３９Ａは、第５実施形態の半導体記憶装置の各製造工程における構造を示す図である。
【図３９Ｂ】図３９Ｂは、第５実施形態の半導体記憶装置の各製造工程における構造を示す図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
【０００８】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。ここでは、不揮発性半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．第１実施形態
以下に、第１実施形態の半導体記憶装置について説明する。
【００１０】
１．１  半導体記憶装置の回路ブロック構成
まず、第１実施形態の半導体記憶装置の回路ブロック構成について説明する。図１は、第１実施形態の半導体記憶装置の回路構成を示すブロック図である。半導体記憶装置としてのＮＡＮＤ型フラッシュメモリ１０は、メモリセルアレイ１１、ロウデコーダ１２、ドライバ１３、センスアンプ１４、アドレスレジスタ１５、コマンドレジスタ１６、及びシーケンサ１７を備える。また例えば、ＮＡＮＤ型フラッシュメモリ１０には、外部にＮＡＮＤバスを介してコントローラ２０が接続される。コントローラ２０は、ＮＡＮＤ型フラッシュメモリ１０にアクセスし、ＮＡＮＤ型フラッシュメモリ１０を制御する。
【００１１】
１．１．１  各ブロックの構成
メモリセルアレイ１１は、ロウ及びカラムに対応付けられた複数の不揮発性メモリセルを含む複数のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…ＢＬＫｎ（ｎは０以上の整数）を備える。以降、ブロックＢＬＫと記した場合、ブロックＢＬＫ０〜ＢＬＫｎの各々を示すものとする。メモリセルアレイ１１は、コントローラ２０から与えられたデータを記憶する。メモリセルアレイ１１及びブロックＢＬＫの詳細については後述する。
【００１２】
ロウデコーダ１２は、ブロックＢＬＫのいずれかを選択し、更に選択したブロックＢＬＫにおけるワード線を選択する。ロウデコーダ１２の詳細については後述する。
【００１３】
ドライバ１３は、選択されたブロックＢＬＫに対して、ロウデコーダ１２を介して電圧を供給する。
【００１４】
センスアンプ１４は、データの読み出し時には、メモリセルアレイ１１から読み出されたデータＤＡＴをセンスし、必要な演算を行う。そして、このデータＤＡＴをコントローラ２０に出力する。センスアンプ１４は、データの書き込み時には、コントローラ２０から受信した書き込みデータＤＡＴを、メモリセルアレイ１１に転送する。
【００１５】
アドレスレジスタ１５は、コントローラ２０から受信したアドレスＡＤＤを保持する。アドレスＡＤＤは、動作対象のブロックＢＬＫを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線を指示するページアドレスを含む。コマンドレジスタ１６は、コントローラ２０から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１７に書き込み動作を命ずる書き込みコマンド、及び読み出し動作を命ずる読み出しコマンドなどを含む。
【００１６】
シーケンサ１７は、コマンドレジスタ１６に保持されたコマンドＣＭＤに基づいて、ＮＡＮＤ型フラッシュメモリ１０の動作を制御する。具体的には、シーケンサ１７は、コマンドレジスタ１６に保持された書き込みコマンドに基づいて、ロウデコーダ１２、ドライバ１３、及びセンスアンプ１４を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタに書き込みを行う。シーケンサ１７は、またコマンドレジスタ１６に保持された読み出しコマンドに基づいて、ロウデコーダ１２、ドライバ１３、及びセンスアンプ１４を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタから読み出しを行う。
【００１７】
ＮＡＮＤ型フラッシュメモリ１０には、前述したように、ＮＡＮＤバスを介してコントローラ２０が接続される。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。具体的には、ＮＡＮＤバスは、例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、入出力信号Ｉ／Ｏ、及びレディ／ビジー信号Ｒ／Ｂｎを通信するバスを含む。入出力信号Ｉ／Ｏは８ビットのバス幅で伝送される。入出力信号Ｉ／Ｏは、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴ等を通信する。
【００１８】
１．１．２  メモリセルアレイ１１の回路構成
前述したように、メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎを備える。ブロックＢＬＫ０〜ＢＬＫｎの各々は、同じ構成を有する。以下に、１つのブロックＢＬＫの回路構成を説明する。
【００１９】
図２は、メモリセルアレイ１１が有するブロックＢＬＫの回路図である。図示するように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含む。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０〜ＳＵ３の各々を示すものとする。ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
【００２０】
ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ０〜ＭＴ７及び選択トランジスタＳ１、Ｓ２を含む。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ７の各々を示すものとする。メモリセルトランジスタ（以下、メモリセルとも記す）ＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。メモリセルトランジスタＭＴは、選択トランジスタＳ１のソースと選択トランジスタＳ２のドレインとの間に直列接続されている。
【００２１】
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対して、ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳ２のゲートは、例えば１つのセレクトゲート線ＳＧＳに接続される。選択トランジスタＳ２のゲートは、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０〜ＳＧＳ３に接続されてもよい。また、ブロックＢＬＫ内のストリングユニットＳＵ０〜ＳＵ３にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に接続される。
【００２２】
また、メモリセルアレイ１１は、複数のブロックＢＬＫ０〜ＢＬＫｎ間でビット線ＢＬ０〜ＢＬ（Ｌ−１）を共有する。但し、Ｌは２以上の自然数である。ブロックＢＬＫ内の複数のストリングユニットＳＵ０〜ＳＵ３において、各ビット線ＢＬは、同一列にあるＮＡＮＤストリングＮＳの選択トランジスタＳ１のドレインに共通に接続される。すなわち、各ビット線ＢＬは、同一列の複数のストリングユニットＳＵ０〜ＳＵ３間でＮＡＮＤストリングＮＳを共通に接続する。更に、複数の選択トランジスタＳ２のソースは、ソース線ＳＬに共通に接続されている。つまり、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。
【００２３】
また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。
【００２４】
ストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴは、セルユニットＣＵと称される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶し、２ビットデータを記憶する場合に２ページデータを、３ビットデータを記憶する場合に３ページデータをそれぞれ記憶する。
【００２５】
なお、メモリセルアレイ１１の構成は、上記の構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵは、任意の個数に設定可能である。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、及び選択ゲートトランジスタＳ１及びＳ２の各々も、任意の個数に設定可能である。
【００２６】
メモリセルアレイ１１の構成については、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２７】
１．２  半導体記憶装置の全体構造
次に、図３を用いて、第１実施形態の半導体記憶装置の構造について説明する。図３は、第１実施形態の半導体記憶装置における構造ブロックを示すレイアウト図である。図３及び以降の図面において、相互に直交（または交差）し、半導体基板面に平行な２方向をＸ方向（Ａ−Ａ’線方向）及びＹ方向（Ｂ−Ｂ’線方向）とし、これらＸ方向及びＹ方向（ＸＹ面）に対して直交（または交差）する方向をＺ方向とする。
【００２８】
図３に示すように、半導体記憶装置は、セルアレイ領域ＣＡ、ビット線フックアップ領域ＢＨＵ、ワード線フックアップ領域ＷＨＵ、コンタクト領域ＣＲＩ、及びコンタクト領域ＣＲＥを有する。
【００２９】
セルアレイ領域ＣＡ及びビット線フックアップ領域ＢＨＵは、Ｘ方向及びＹ方向に行列状に複数配列される。ビット線フックアップ領域ＢＨＵは、Ｙ方向においてセルアレイ領域ＣＡ間に配置される。ワード線フックアップ領域ＷＨＵは、Ｘ方向においてセルアレイ領域ＣＡの端部に配置される。コンタクト領域ＣＲＥは、Ｘ方向においてワード線フックアップ領域ＷＨＵの、セルアレイ領域ＣＡが配置された側と反対側に配置される。さらに、コンタクト領域ＣＲＩは、Ｘ方向において、セルアレイ領域ＣＡ間及びビット線フックアップ領域ＢＨＵ間に配置される。
【００３０】
ビット線フックアップ領域ＢＨＵ上及びセルアレイ領域ＣＡ上には、Ｙ方向に延伸するビット線ＢＬがＸ方向に複数配列される。さらに、ワード線フックアップ領域ＷＨＵ上には、Ｘ方向に延伸するワード線ＷＬがＹ方向に複数配列される。
【００３１】
１．２．１  半導体記憶装置の平面構造
次に、図４を用いて、第１実施形態の半導体記憶装置の平面構造について説明する。図４は、第１実施形態の半導体記憶装置の平面構造を模式的に示す平面図である。
【００３２】
図４に示すように、Ｙ方向において、セルアレイ領域ＣＡ間には、ビット線フックアップ領域ＢＨＵが設けられる。セルアレイ領域ＣＡとビット線フックアップ領域ＢＨＵとの間には、スリット（または分離領域）ＳＴ１が設けられる。スリットＳＴ１は、Ｘ方向及びＺ方向に延伸するプレート形状を有する。スリットＳＴ１は、セルアレイ領域ＣＡとビット線フックアップ領域ＢＨＵとの間を分離する。
【００３３】
各セルアレイ領域ＣＡには、複数のメモリピラーＭＰ及びスリットＳＬＴが設けられる。複数のメモリピラーＭＰは、千鳥状に配列される。スリットＳＬＴは、Ｘ方向及びＺ方向に延伸するプレート形状を有する。スリットＳＬＴは、セルアレイ領域ＣＡ内の複数のメモリピラーＭＰをＸ方向に区分する。
【００３４】
セルアレイ領域ＣＡのＹ方向における端部に設けられたワード線フックアップ領域ＷＨＵには、複数のコンタクトプラグＣＣが設けられる。コンタクトプラグＣＣ上には、コンタクトプラグＣＣに電気的に接続された配線層が設けられる。これら配線層はワード線ＷＬとして機能する。
【００３５】
ビット線フックアップ領域ＢＨＵには、複数のコンタクトプラグＣＰ１が千鳥状に配列される。ビット線フックアップ領域ＢＨＵ上及びセルアレイ領域ＣＡ上のビット線ＢＬは、メモリピラーＭＰ及びコンタクトプラグＣＰ１にそれぞれ電気的に接続される。
【００３６】
コンタクト領域ＣＲＥには、複数のコンタクトプラグＣＰ２が千鳥状に配列される。コンタクトプラグＣＰ２は、上層に設けられる配線層（不図示）に電気的に接続される。さらに、コンタクト領域ＣＲＩには、複数のコンタクトプラグ（不図示）が千鳥状に配列される。
【００３７】
１．２．２  半導体記憶装置の断面構造
次に、図５及び図６を用いて、第１実施形態の半導体記憶装置の断面構造について説明する。図５は、図４におけるＡ−Ａ’線に沿った断面図である。図６は、図４におけるＢ−Ｂ’線に沿った断面図である。なお、メモリピラーＭＰ及びコンタクトプラグＣＰ１、ＣＰ２の個数は任意であり、図４とその断面図におけるメモリピラーＭＰ及びコンタクトプラグＣＰ１、ＣＰ２の個数は合っていない場合がある。以降の実施形態においても同様である。
【００３８】
まず、半導体記憶装置のＡ−Ａ’線に沿った断面構造を説明する。
【００３９】
図５に示すように、半導体基板（例えば、シリコン単結晶基板）３０上には、周辺回路層ＰＥが設けられる。周辺回路層ＰＥには、周辺回路（または論理回路）、例えば、前述したロウデコーダ１２、ドライバ１３、センスアンプ１４、アドレスレジスタ１５、コマンドレジスタ１６、及びシーケンサ１７等が設けられる。具体的には、半導体基板３０上に素子分離領域３０Ａが形成され、素子分離領域３０Ａ間にｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタ）ＮＴ及びｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタ）ＰＴを含むＣＭＯＳ回路が形成される。
【００４０】
さらに詳述すると、素子分離領域３０Ａ間にソース領域及びドレイン領域（不図示）が形成され、ソース領域とドレイン領域間の半導体基板３０上に、ゲート絶縁膜を介してゲート電極ＧＥが形成される。ソース領域上とドレイン領域上には、ビアＣ１がそれぞれ形成される。ビアＣ１上には配線層Ｄ０が形成され、さらに配線層Ｄ０上には、ビアＣ２を介して配線層（または電極パッド）Ｄ１が形成される。配線層Ｄ１上には、後述するコンタクトプラグＣＰ１が設けられる。さらに、ｎＭＯＳトランジスタＮＴ及びｐＭＯＳトランジスタＰＴ、配線層Ｄ０、Ｄ１、及びビアＣ１、Ｃ２の周囲には、絶縁層３１が設けられる。配線層Ｄ０、Ｄ１、及びビアＣ１、Ｃ２は、例えば、タングステン（Ｗ）を含む。絶縁層３１は、例えば、シリコン酸化層を含む。
【００４１】
絶縁層３１上には、導電層３２が設けられる。導電層３２は、絶縁層３１側から配置された導電層３２Ａ、３２Ｂ、３２Ｃを含む。導電層３２は、ソース線ＳＬとして機能する。導電層３２Ａ、３２Ｂ、３２Ｃは、例えば、多結晶シリコンあるいはタングステン（Ｗ）を含む。
【００４２】
導電層３２上には、複数の絶縁層３３と、複数の導電層３４、３５_０、３５_１、３５_２、３５_３、３５_４、３５_５、３５_６、３５_７、３６とがＺ方向に交互に積層された積層体が設けられる。導電層３４、３５_０〜３５_７、３６は、ＸＹ面（または半導体基板３０面）に平行なプレート形状を有し、Ｘ方向に延伸している。Ｘ方向に延伸した各導電層３４、３５_０〜３５_７、３６は、ワード線フックアップ領域ＷＨＵにて、コンタクトプラグを介してＸ方向に延伸する配線層（不図示）に電気的に接続される。導電層３４は、選択ゲート線ＳＧＳとして機能する。導電層３５_０〜３５_７は、ワード線ＷＬ０〜ＷＬ７として機能する。導電層３６は、選択ゲート線ＳＧＤとして機能する。絶縁層３３は、例えば、シリコン酸化層を含む。導電層３４、３５_０〜３５_７、３６は、例えば、タングステン（Ｗ）あるいは多結晶シリコンを含む。
【００４３】
複数の絶縁層３３及び複数の導電層３４、３５_０〜３５_７、３６を含む積層体には、柱状体の複数のメモリピラーＭＰが設けられる。各メモリピラーＭＰはＺ方向に延伸する。各メモリピラーＭＰは、絶縁層３３及び導電層３４、３５_０〜３５_７、３６を積層方向に貫くように配置され、最上層の絶縁層３３の上面から導電層３２に達する。すなわち、メモリピラーＭＰは、絶縁層３３上面から、選択ゲート線ＳＧＤ、複数のワード線ＷＬ０〜ＷＬ７、選択ゲート線ＳＧＳ、及び複数の絶縁層３３を通り、ソース線ＳＬに接続される。メモリピラーＭＰの詳細については後述する。
【００４４】
さらに、複数の絶縁層３３及び複数の導電層３４、３５_０〜３５_７、３６を含む積層体には、複数のスリットＳＬＴが設けられる。スリットＳＬＴは、複数の絶縁層３３及び複数の導電層３４、３５_０〜３５_７、３６の積層体を分離する。スリットＳＬＴは、Ｘ方向及びＺ方向に延伸するプレート形状を有する。スリットＳＬＴは、絶縁材料、例えばシリコン酸化層が埋め込まれた絶縁層を含む。
【００４５】
絶縁層３３上には、絶縁層３７が設けられる。メモリピラーＭＰ上の絶縁層３７には、Ｚ方向に延伸するビアＶ１が設けられる。ビアＶ１上及び絶縁層３７上には、絶縁層３８が設けられる。ビアＶ１上の絶縁層３８には、Ｚ方向に延伸するビアＶ２が設けられる。さらに、ビアＶ２上及び絶縁層３８上に導電層（または配線、上層配線）３９が設けられる。導電層３９は、ビアＶ２、Ｖ１を介してメモリピラーＭＰに電気的に接続され、さらに、ビット線フックアップ領域ＢＨＵにおいて、ビアＶ２、Ｖ１を介してコンタクトプラグＣＰ１に電気的に接続される。導電層３９はビット線ＢＬとして機能する。絶縁層３７は、例えば、シリコン酸化層を含む。導電層３９及びビアＶ１、Ｖ２は、例えば、タングステン（Ｗ）を含む。
【００４６】
また、図５に示すように、ビット線フックアップ領域ＢＨＵは、スリットＳＴ１に挟まれている。スリットＳＴ１は、Ｘ方向及びＺ方向に延伸するプレート形状を有する。スリットＳＴ１は、セルアレイ領域ＣＡにおける導電層３２上の積層体と、ビット線フックアップ領域ＢＨＵにおける導電層３２上の積層体とを分離する。スリットＳＴ１の上面は、スリットＳＬＴの上面より低い。すなわち、スリットＳＴ１の半導体基板面からの高さは、スリットＳＬＴの半導体基板面からの高さより低い。スリットＳＴ１は、絶縁材料、例えば、シリコン酸化層またはアルミニウム酸化層の少なくともいずれかが埋め込まれた絶縁層を含む。
【００４７】
ビット線フックアップ領域ＢＨＵでは、導電層３２上に絶縁層３３が設けられ、絶縁層３３上に導電層３４が設けられる。導電層３４上には、複数の絶縁層３３と複数の絶縁層５０とがＺ方向に交互に積層された積層体が設けられる。最上層の絶縁層３３上には、絶縁層３７が設けられる。
【００４８】
絶縁層３７、複数の絶縁層３３、複数の絶縁層５０、導電層３４、３２、及び絶縁層３１には、柱状体の複数のコンタクトプラグＣＰ１が設けられる。各コンタクトプラグＣＰ１はＺ方向に延伸する。各コンタクトプラグＣＰ１は、複数の絶縁層３３、複数の絶縁層５０、導電層３４、３２、及び絶縁層３１を積層方向に貫くように配置され、最上層の絶縁層３３の上面から配線層Ｄ１に達する。すなわち、コンタクトプラグＣＰ１は、絶縁層３３上面から、複数の絶縁層３３、複数の絶縁層５０、選択ゲート線ＳＧＳ、ソース線ＳＬ、及び絶縁層３１を通り、周辺回路層ＰＥが有する配線層Ｄ１に接続される。
【００４９】
コンタクトプラグＣＰ１は、例えば、内部に設けられた導電層５２と、導電層５２の外周面に設けられた絶縁層５３を有する。コンタクトプラグＣＰ１の絶縁層５３と導電層３２、３４との間には、絶縁層５１が設けられる。絶縁層５１は、コンタクトプラグＣＰ１と導電層３２、３４間の絶縁性を強化する。導電層５２は、例えば、タングステンを含む。絶縁層５１、５３は、例えば、シリコン酸化層を含む。
【００５０】
次に、図６を用いて、半導体記憶装置のＢ−Ｂ’線に沿った断面構造を説明する。図６は、コンタクト領域ＣＲＥ、ワード線フックアップ領域ＷＨＵ、及びビット線フックアップ領域ＢＨＵの断面図である。ビット線フックアップ領域ＢＨＵでは、上述したように、各コンタクトプラグＣＰ１が、複数の絶縁層３３、複数の絶縁層５０、導電層３４、３２、及び絶縁層３１を積層方向に延伸するように設けられ、最上層の絶縁層３３の上面から配線層Ｄ１に達する。
【００５１】
ワード線フックアップ領域ＷＨＵでは、複数の絶縁層３３及び複数の絶縁層５０がＸ方向に順に階段状に設けられている。また、コンタクト領域ＣＲＥでは、各コンタクトプラグＣＰ２が、絶縁層３７絶縁層３３、導電層３２、及び絶縁層３１を積層方向に延伸するように設けられ、最上層の絶縁層３３の上面から配線層Ｄ１に達する。コンタクトプラグＣＰ２の絶縁層５３と導電層３２との間には、絶縁層５１が設けられる。絶縁層５１は、コンタクトプラグＣＰ２と導電層３２間の絶縁性を強化する。
【００５２】
１．２．３  メモリピラーＭＰ（メモリセルトランジスタ）の構造
次に、図７を用いて、セルアレイ領域ＣＡ内のメモリピラーＭＰに設けられたメモリセルトランジスタＭＴの断面構造を説明する。図７は、第１実施形態におけるセルアレイ領域ＣＡ内のメモリセルトランジスタの断面図である。なお、図７では導電層間の層間絶縁膜が省略されている。
【００５３】
図７に示すように、セルアレイ領域ＣＡは、導電層３２、３４、３５_０〜３５_７、３６、及びメモリピラーＭＰを含む。導電層３２は、ＸＹ面に沿ったプレート状に形成され、前述したように、ソース線ＳＬとして機能する。
【００５４】
導電層３２上には、下層から順に、導電層３４、３５_０〜３５_７、３６が設けられる。これらの導電層のうちＺ方向に隣り合う導電層は、層間絶縁膜を介して積層される。導電層３４、３５_０〜３５_７、３６は、それぞれがＸＹ面に沿ったプレート状に形成される。前述したように、導電層３４は、選択ゲート線ＳＧＳとして機能する。導電層３５_０〜３５_７は、下層から順に、それぞれワード線ＷＬ０〜ＷＬ７として機能する。導電層３６は、選択ゲート線ＳＧＤとして機能する。
【００５５】
複数のメモリピラーＭＰは、例えばＸＹ方向に千鳥状に配列される。各メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能する。各メモリピラーＭＰは、導電層３６の上面から導電層３２の上面に達するように、導電層３４、３５_０〜３５_７、３６を通過するように設けられる。
【００５６】
メモリピラーＭＰは、例えば、導電層側から順に設けられたセル絶縁膜４０、半導体層４１、及びコア絶縁膜４２を含む。セル絶縁膜４０は、ブロック絶縁膜４０Ａ、電荷蓄積膜（または電荷蓄積層とも称する）４０Ｂ、及びトンネル絶縁膜４０Ｃを有する。具体的には、メモリピラーＭＰを形成するためのメモリホールの内壁に、ブロック絶縁膜４０Ａが設けられる。ブロック絶縁膜４０Ａの内壁に、電荷蓄積膜４０Ｂが設けられる。電荷蓄積膜４０Ｂの内壁に、トンネル絶縁膜４０Ｃが設けられる。トンネル絶縁膜４０Ｃの内壁に半導体層４１が設けられる。さらに、半導体層４１の内部にコア絶縁層（例えば、シリコン酸化層）４２が設けられる。
【００５７】
上述したメモリピラーＭＰの構成において、メモリピラーＭＰと導電層３４とが交差する部分が、選択ゲートトランジスタＳ２として機能する。メモリピラーＭＰと導電層３５_０〜３５_７とが交差する部分が、それぞれメモリセルトランジスタＭＴ０〜ＭＴ７として機能する。各メモリセルトランジスタＭＴ０〜ＭＴ７は、データが記憶可能なメモリセルである。各メモリセルトランジスタＭＴ０〜ＭＴ７には、書き込み動作によりデータが書き込まれる。さらに、メモリピラーＭＰと導電層３６とが交差する部分が、選択ゲートトランジスタＳ１として機能する。
【００５８】
半導体層４１は、メモリセルトランジスタＭＴ、及び選択ゲートトランジスタＳ１、Ｓ２のチャネル層として機能する。半導体層４１の内部には、ＮＡＮＤストリングＮＳの電流経路が形成される。
【００５９】
電荷蓄積膜４０Ｂは、メモリセルトランジスタＭＴにおいて半導体層４１から注入される電荷を蓄積する機能を有する。電荷蓄積膜４０Ｂは、例えば、シリコン窒化膜を含む。
【００６０】
トンネル絶縁膜４０Ｃは、半導体層４１から電荷蓄積膜４０Ｂに電荷が注入される際に、または電荷蓄積膜４０Ｂに蓄積された電荷が半導体層４１へ拡散する際に、電位障壁として機能する。トンネル絶縁膜４０Ｃは、例えば、シリコン酸化膜を含む。
【００６１】
ブロック絶縁膜４０Ａは、電荷蓄積膜４０Ｂに蓄積された電荷が導電層（ワード線ＷＬ）３５_０〜３５_７へ拡散するのを防止する。ブロック絶縁膜４０Ａは、例えば、シリコン酸化膜及びシリコン窒化膜を含む。
【００６２】
メモリピラーＭＰ上にはビアＶ１が設けられ、メモリピラーＭＰ上にはビット線ＢＬとしての配線層（不図示）が設けられる。
【００６３】
なお、セルアレイ領域ＣＡを含むメモリセルアレイ１１の構成は、上記の構成に限定されない。また、ワード線ＷＬ、及び選択ゲート線ＳＧＤ及びＳＧＳの本数は、それぞれメモリセルトランジスタＭＴ、及び選択ゲートトランジスタＳ１及びＳ２の個数に従って変更される。選択ゲート線ＳＧＳは、複数の導電層で構成されてもよく、選択ゲート線ＳＧＤは、複数の導電層で構成されてもよい。
【００６４】
１．３  半導体記憶装置の製造方法
次に、図８〜図１３を用いて、第１実施形態の半導体記憶装置の製造方法について説明する。図８〜図１３は、第１実施形態の半導体記憶装置の各製造工程における構造の断面図であり、図４におけるＡ−Ａ’線（Ｙ方向）に沿った断面図である。
【００６５】
まず、図８に示すように、半導体基板３０上に、周辺回路層ＰＥ、導電層３２Ａ、３２Ｄ、３２Ｃ、３４を形成し、複数の絶縁層３３と複数の絶縁層５０とを積層し、さらに、メモリピラーＭＰを形成する。具体的には、半導体基板３０上に、例えば、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを含むＣＭＯＳ回路を形成し、さらに、これらに接続されたビアＣ１、配線層Ｄ０、ビアＣ２及び配線層Ｄ１等を形成する。さらに、配線層Ｄ１上に絶縁層３１を形成する。これにより、半導体基板３０上に、前述したロウデコーダ１２、ドライバ１３、センスアンプ１４、アドレスレジスタ１５、コマンドレジスタ１６、及びシーケンサ１７等を含む周辺回路層ＰＥを形成する。
【００６６】
続いて、例えば、ＣＶＤ（Chemical vapor deposition）法（あるいはＡＬＤ（Atomic layer deposition）法）により、絶縁層３１上に導電層３２Ａ、犠牲層（不図示）、導電層３２Ｄ、犠牲層（不図示）、導電層３２Ｃを順に形成する。さらに、導電層３２Ｃ上に、例えば、ＣＶＤ（あるいはＡＬＤ）法により、絶縁層３３と絶縁層３４を順に形成する。導電層３２Ｄは、例えば、多結晶シリコン層を含む。犠牲層は、例えば、シリコン酸化層を含む。また、ビット線フックアップ領域ＢＨＵにおいて、コンタクトプラグＣＰ１を形成するべき領域に、導電層３２Ａ、３２Ｄ、３２Ｃ、３４をＺ方向に延伸する絶縁層５１を形成する。
【００６７】
続いて、導電層３４上に、例えば、ＣＶＤ（あるいはＡＬＤ）法により、複数の絶縁層３３と複数の絶縁層５０とを交互に積層する。これにより、絶縁層３３、導電層３４、及び複数の絶縁層３３と複数の絶縁層５０とが交互に積層された積層体を形成する。続いて、積層体及び導電層３２Ａ、３２Ｄ、３２Ｃに、Ｚ方向に延伸するメモリピラーＭＰを形成する。
【００６８】
次に、図９及び図１０に示すように、セルアレイ領域ＣＡとビット線フックアップ領域ＢＨＵとの間にスリットＳＴ１を形成する。具体的には、例えば、ＣＶＤ（あるいはＡＬＤ）法により、メモリピラーＭＰ上及び絶縁層３３上に絶縁層３７を形成する。さらに、例えば、ＲＩＥ（Reactive ion etching）法により、図９に示すように、セルアレイ領域ＣＡとビット線フックアップ領域ＢＨＵ間の絶縁層３７、複数の絶縁層３３及び複数の絶縁層５０に、Ｘ方向及びＺ方向に延伸するスリットＳＴ１用の溝５４を形成する。続いて、例えば、ＣＶＤ（あるいはＡＬＤ）法により、溝５４内に、絶縁材料、例えば、シリコン酸化層またはアルミニウム酸化層の少なくともいずれかを埋め込む。これにより、セルアレイ領域ＣＡとビット線フックアップ領域ＢＨＵ間にスリットＳＴ１を形成する。
【００６９】
次に、図１１及び図１２に示すように、絶縁層（例えば、シリコン窒化層）５０を導電層（例えば、タングステン層）３５_０〜３５_７、３６に置き換え、さらに、導電層３５_０〜３５_７、３６を分離するスリットＳＬＴを形成する。また、導電層（ソース線ＳＬ）３２をメモリピラーＭＰに接続する。具体的には、絶縁層３７、複数の絶縁層３３、複数の絶縁層５０、導電層３４、絶縁層３３、及び導電層３２が積層された積層体に、例えば、ＲＩＥ法により、スリットＳＬＴ用の溝５５を形成する。溝５５は、絶縁層３７の表面から導電層３２まで達する。続いて、ウェットエッチングにより、溝５５を介して導電層（多結晶シリコン層）３２Ｄ（図１０参照）、及び導電層３２Ｄの上下に配置されていた犠牲層を除去する。これにより、導電層３２Ａと導電層３２Ｃ間に隙間が形成される。さらに、ＣＶＤ（あるいはＡＬＤ）法により、導電層３２Ａと導電層３２Ｃ間の隙間を埋め込むように、導電層３２Ｂを形成する。これにより、導電層３２ＢがメモリピラーＭＰに接続される。
【００７０】
続いて、セルアレイ領域ＣＡでは、例えば、燐酸溶液を用いたウェットエッチングにより、溝５５を介して絶縁層（シリコン窒化層）５０を除去する。このウェットエッチングにより絶縁層（シリコン酸化層）３３は除去されず、残存する。これにより、絶縁層３３間に隙間が形成される。さらに、ＣＶＤ（あるいはＡＬＤ）法により、絶縁層３３間の隙間を導電材料、例えばタングステンで埋め込み、導電層３５_０〜３５_７、３６を形成する。続いて、例えば、ＣＶＤ（あるいはＡＬＤ）法により、溝５５内に、絶縁材料、例えばシリコン酸化層を埋め込む。これにより、スリットＳＬＴを形成する。
【００７１】
一方、ビット線フックアップ領域ＢＨＵでは、燐酸溶液を用いたウェットエッチングにおいて、燐酸溶液がスリットＳＴ１により遮られ、ビット線フックアップ領域ＢＨＵ内の絶縁層５０に達しない。このため、ビット線フックアップ領域ＢＨＵ内の絶縁層５０は除去されず、そのまま残存する。すなわち、絶縁層５０を導電層３５_０〜３５_７、３６に置き換える工程において、ビット線フックアップ領域ＢＨＵ内の絶縁層５０は導電層に置き換えられず、ビット線フックアップ領域ＢＨＵ内は、複数の絶縁層３３と複数の絶縁層５０との積層体のまま維持される。
【００７２】
次に、図１３に示すように、ビット線フックアップ領域ＢＨＵにコンタクトプラグＣＰ１を形成する。具体的には、例えば、ＣＶＤ（あるいはＡＬＤ）法により、スリットＳＬＴ上及び絶縁層３７上に、さらに絶縁層３７を形成する。続いて、ビット線フックアップ領域ＢＨＵの絶縁層３７、複数の絶縁層３３、複数の絶縁層５０、及び絶縁層５１が積層された積層体に、例えば、ＲＩＥ法により、コンタクトプラグＣＰ１用のホールを形成する。続いて、例えば、ＣＶＤ（あるいはＡＬＤ）法により、コンタクトプラグＣＰ１用ホールの内壁に絶縁層５３を形成し、さらに、絶縁層５３の内部に導電層５２を埋め込む。これにより、ビット線フックアップ領域ＢＨＵにコンタクトプラグＣＰ１を形成する。
【００７３】
次に、図５に示すように、メモリピラーＭＰ及びコンタクトプラグＣＰ１に接続されたビアＶ１、Ｖ２及び導電層３９を形成する。具体的には、例えば、ＣＶＤ（あるいはＡＬＤ）法により、コンタクトプラグＣＰ１上及び絶縁層３７上に、さらに絶縁層３７を形成する。続いて、メモリピラーＭＰ上及びコンタクトプラグＣＰ１上の絶縁層３７にビアＶ１を形成する。さらに、ビアＶ１上及び絶縁層３７上に、絶縁層３８を形成する。続いて、ビアＶ１上の絶縁層３８にビアＶ２を形成する。さらに、ビアＶ２上及び絶縁層３８上に、導電層３９を形成する。以上により、第１実施形態の半導体記憶装置の製造が終了する。
【００７４】
１．４  第１変形例
次に、図１４を用いて、第１実施形態の第１変形例について説明する。第１変形例では、第１実施形態と異なる点について主に述べる。以降の変形例でも同様である。図１４は、第１実施形態における第１変形例の半導体記憶装置の平面構造を示し、セルアレイ領域ＣＡ、ワード線フックアップ領域ＷＨＵ、及びビット線フックアップ領域ＢＨＵを表している。
【００７５】
ビット線フックアップ領域ＢＨＵは、Ｙ方向においてセルアレイ領域ＣＡ間に配置される。ビット線フックアップ領域ＢＨＵには、複数のコンタクトプラグＣＰ１、及びスリット（または分離領域）ＳＴ２が設けられる。スリットＳＴ２は、複数のコンタクトプラグＣＰ１を囲うように、複数のコンタクトプラグＣＰ１の周囲に配置される。スリットＳＴ２は、絶縁材料、例えば、シリコン酸化層またはアルミニウム酸化層の少なくともいずれか埋め込まれた絶縁層を含む。
【００７６】
スリットＳＴ２の外側には、複数の絶縁層３３と複数の導電層３４、３５_０〜３５_７、３６との積層体が配置される。スリットＳＴ２の内側には、複数の絶縁層３３と複数の絶縁層５０との積層体が配置される。すなわち、スリットＳＴ２に囲まれた領域は、複数の絶縁層３３と複数の絶縁層５０との積層体を有する。スリットＳＴ２は、Ｚ方向に延伸しており、スリットＳＴ２外側の積層体と、スリットＳＴ２内側の積層体とを分離する。コンタクトプラグＣＰ１は、複数の絶縁層３３及び複数の絶縁層５０をＺ方向に延伸し、周辺回路層ＰＥの配線層Ｄ１に達する。
【００７７】
すなわち、スリットＳＴ２に囲まれた領域は、スリットＳＴ２の外側のように、複数の絶縁層５０が導電層３５_０〜３５_７、３６に置き換えられておらず、複数の絶縁層５０がそのまま配置されている。コンタクトプラグＣＰ１は、複数の絶縁層３３及び複数の絶縁層５０を貫通するように設けられ、その一端は半導体基板３０とセルアレイ領域ＣＡとの間に配置された配線層Ｄ１に接続される。その他の構造は、前述した第１実施形態と同様である。
【００７８】
１．５  第２変形例
次に、図１５を用いて、第１実施形態の第２変形例について説明する。図１５は、第１実施形態における第２変形例の半導体記憶装置の平面構造を示し、セルアレイ領域ＣＡ、ワード線フックアップ領域ＷＨＵ、及びビット線フックアップ領域ＢＨＵを表している。
【００７９】
ビット線フックアップ領域ＢＨＵには、複数のコンタクトプラグＣＰ１、及び複数のスリット（または分離領域）ＳＴ３が設けられる。各スリットＳＴ３は、各々のコンタクトプラグＣＰ１を囲うように、各々のコンタクトプラグＣＰ１の周囲に配置される。スリットＳＴ３は、絶縁材料、例えば、シリコン酸化層またはアルミニウム酸化層の少なくともいずれか埋め込まれた絶縁層を含む。
【００８０】
スリットＳＴ３の外側には、複数の絶縁層３３と複数の導電層３４、３５_０〜３５_７、３６との積層体が配置される。スリットＳＴ３の内側には、複数の絶縁層３３と複数の絶縁層５０との積層体が配置される。すなわち、スリットＳＴ３に囲まれた領域は、複数の絶縁層３３と複数の絶縁層５０との積層体を有する。スリットＳＴ３は、Ｚ方向に延伸しており、スリットＳＴ３外側の積層体と、スリットＳＴ３内側の積層体とを分離する。コンタクトプラグＣＰ１は、複数の絶縁層３３及び複数の絶縁層５０をＺ方向に延伸し、周辺回路層ＰＥの配線層Ｄ１に達する。
【００８１】
すなわち、スリットＳＴ３に囲まれた領域は、スリットＳＴ３の外側のように、複数の絶縁層５０が導電層３５_０〜３５_７、３６に置き換えられておらず、複数の絶縁層５０がそのまま配置されている。コンタクトプラグＣＰ１は、複数の絶縁層３３及び複数の絶縁層５０を貫通するように設けられ、その一端は半導体基板３０とセルアレイ領域ＣＡとの間に配置された配線層Ｄ１に接続される。その他の構造は、前述した第１実施形態と同様である。
【００８２】
１．４  第１実施形態の効果
第１実施形態によれば、書き込み、読み出し、及び消去等の動作信頼性を向上させることができる半導体記憶装置を提供できる。
【００８３】
以下に、第１実施形態の効果について詳述する。例えば、三次元積層型の不揮発性半導体記憶装置は、絶縁層（例えば、シリコン酸化層）と、ワード線としての導電層（例えば、金属層）とが積層された積層体と、積層体を貫通するコンタクトプラグとを有する。コンタクトプラグは、積層体の上方に配置された上層配線と、積層体の下方に配置された下層配線、あるいは積層体の下方に設けられた周辺回路の配線層とを接続する。このような構造では、積層体を貫通するコンタクトプラグと導電層との間に、絶縁耐圧の劣化が生じる場合がある。
【００８４】
そこで、第１実施形態では、コンタクトプラグＣＰ１が設けられる領域の積層体を、絶縁層（例えば、シリコン酸化層）３３と絶縁層（例えば、シリコン窒化層）５０との積層構造とする。これにより、コンタクトプラグＣＰ１と導電層３５_０〜３５_７、３６との間に、絶縁層５０が配置される。この結果、積層体を貫通するコンタクトプラグＣＰ１と導電層３５_０〜３５_７、３６との間の絶縁耐圧を向上させることができる。
【００８５】
また、例えば、三次元積層型の不揮発性半導体記憶装置の製造工程では、シリコン酸化層とシリコン窒化層とが積層された積層体に対して積層方向にホールを形成し，そのホールの内部にメモリ機能膜を形成する。その後、複数の溝を形成して、溝からシリコン窒化層を除去しシリコン酸化層間の隙間に金属材料を埋め込み、ワード線ＷＬを形成する。このような製造工程では、積層体を貫通するコンタクトプラグが形成される領域はメモリセルアレイ領域と比較して、溝からの距離が長いため、シリコン窒化層の除去不良や金属材料の埋め込み不良等が発生し、その後の工程中にかかる熱により、シリコン酸化層の破壊等の不具合が生じる場合がある。
【００８６】
そこで、第１実施形態では、絶縁層（例えば、シリコン窒化層）５０を除去して絶縁層（例えば、シリコン酸化層）３３間の隙間に金属材料を埋め込む工程より前の工程において、セルアレイ領域ＣＡで導線層３５_０〜３５_７、３６を分離するスリットＳＬＴとは異なるスリットＳＴ１、あるいはＳＴ２、ＳＴ３を形成する。スリットＳＴ１、あるいはＳＴ２、ＳＴ３は、メモリピラーＭＰが形成される領域の積層体と、コンタクトプラグＣＰ１が形成される領域の積層体とを分離するように、あるいはコンタクトプラグＣＰ１が形成される領域を囲むように配置される。
【００８７】
これにより、絶縁層５０を除去する工程において、エッチング液がスリットＳＴ１、あるいはＳＴ２、ＳＴ３により遮られ、コンタクトプラグＣＰ１が形成される領域内の絶縁層５０に達するのを防ぐことができる。このため、コンタクトプラグＣＰ１が形成される領域内の絶縁層５０は除去されず、そのまま残存する。これにより、コンタクトプラグＣＰ１と導電層３５_０〜３５_７、３６との間に、絶縁層５０が配置される。この結果、積層体を貫通するコンタクトプラグＣＰ１と導電層３５_０〜３５_７、３６との間の絶縁耐圧を向上させることができる。
【００８８】
以上により、第１実施形態の半導体記憶装置によれば、書き込み、読み出し、及び消去等の動作信頼性を向上させることが可能である。
【００８９】
２．第２実施形態
次に、第２実施形態の半導体記憶装置について説明する。第２実施形態では、メモリピラーＭＰと同じ膜を含む部材を用いて、あるいは、ワード線フックアップ領域ＷＨＵに配置され、ワード線ＷＬを支える支持柱と同じ部材を用いて、セルアレイ領域ＣＡとビット線フックアップ領域ＢＨＵとの間を分離する。第２実施形態の回路ブロック構成は第１実施形態と同様である。第２実施形態では、第１実施形態と異なる点について主に説明する。
【００９０】
２．１  半導体記憶装置の構造
次に、第２実施形態の半導体記憶装置の構造について説明する。
【００９１】
２．１．１  半導体記憶装置の平面構造
次に、図１６を用いて、第２実施形態の半導体記憶装置の平面構造について説明する。図１６は、第２実施形態の半導体記憶装置におけるセルアレイ領域ＣＡ及びビット線フックアップ領域ＢＨＵの平面図である。
【００９２】
図１６に示すように、セルアレイ領域ＣＡとビット線フックアップ領域ＢＨＵとの間には、分離領域ＭＰＬが設けられる。分離領域ＭＰＬは、Ｘ方向及びＺ方向に延伸するプレート形状を有する。分離領域ＭＰＬは、セルアレイ領域ＣＡとビット線フックアップ領域ＢＨＵとの間を分離する。
【００９３】
セルアレイ領域ＣＡには、メモリピラーＭＰが千鳥状に配列される。ビット線フックアップ領域ＢＨＵには、複数のコンタクトプラグＣＰ１が配列される。
【００９４】
２．１．２  半導体記憶装置の断面構造
次に、図１７を用いて、第２実施形態の半導体記憶装置の断面構造について説明する。図１７は、第２実施形態の半導体記憶装置の断面図であり、図４におけるＡ−Ａ’線に相当する線に沿った断面を示す。
【００９５】
図１７に示すように、ビット線フックアップ領域ＢＨＵは、分離領域ＭＰＬに挟まれている。分離領域ＭＰＬは、Ｘ方向及びＺ方向に延伸するプレート形状を有する。分離領域ＭＰＬは、セルアレイ領域ＣＡにおける複数の絶縁層３３及び複数の導電層３４、３５_０〜３５_７、３６を含む積層体と、ビット線フックアップ領域ＢＨＵにおける複数の絶縁層３３及び複数の絶縁層５０の積層体とを分離する。分離領域ＭＰＬの上面の高さは、メモリピラーＭＰの上面の高さと同じである。すなわち、分離領域ＭＰＬの半導体基板面からの高さは、メモリピラーＭＰの半導体基板面からの高さと同じである。分離領域ＭＰＬは、メモリピラーＭＰと同じ工程で形成され、同じ材料の膜を有する。
【００９６】
ビット線フックアップ領域ＢＨＵでは、導電層３２上に絶縁層３３が設けられ、絶縁層３３上に導電層３４が設けられる。導電層３４上には、複数の絶縁層３３と複数の絶縁層５０とがＺ方向に交互に積層された積層体が設けられる。最上層の絶縁層３３上には、絶縁層３７が設けられる。絶縁層３７、複数の絶縁層３３、複数の絶縁層５０、導電層３４、３２、及び絶縁層３１には、複数のコンタクトプラグＣＰ１が設けられる。その他の構造は、前述した第１実施形態と同様である。
【００９７】
２．２  半導体記憶装置の製造方法
次に、第２実施形態の半導体記憶装置の製造方法について説明する。図１８及び図１９は、第２実施形態の半導体記憶装置の各製造工程における構造の断面図であり、図４におけるＡ−Ａ’線（Ｙ方向）に沿った断面を示す。
【００９８】
図１８に示すように、メモリピラーＭＰの形成と共に、セルアレイ領域ＣＡとビット線フックアップ領域ＢＨＵ間に分離領域ＭＰＬを形成する。具体的には、例えば、ＣＶＤ（あるいはＡＬＤ）法により、導電層３２Ｃ上に、絶縁層３３、導電層３４、及び複数の絶縁層３３と複数の絶縁層５０とが交互に積層された積層体を形成する。続いて、積層体及び導電層３２Ａ、３２Ｄ、３２Ｃに、Ｚ方向に延伸するメモリピラーＭＰを形成すると共に、同様に、Ｚ方向に延伸する分離領域ＭＰＬを形成する。すなわち、分離領域ＭＰＬを、メモリピラーＭＰと同じ工程で形成する。このため、分離領域ＭＰＬは、メモリピラーＭＰと同じ材料の膜を有する。
【００９９】
次に、絶縁層（例えば、シリコン窒化層）５０を導電層（例えば、タングステン層）３５_０〜３５_７、３６に置き換え、さらに、導電層３５_０〜３５_７、３６を分離するスリットＳＬＴを形成する。また、導電層（ソース線ＳＬ）３２をメモリピラーＭＰに接続する。具体的には、絶縁層３７、複数の絶縁層３３、複数の絶縁層５０、導電層３４、絶縁層３３、及び導電層３２が積層された積層体に、例えば、ＲＩＥ法により、スリットＳＬＴ用の溝５５を形成する。その後、第１実施形態と同様に、導電層３２ＢをメモリピラーＭＰに接続する。さらに、セルアレイ領域ＣＡでは、燐酸溶液を用いたウェットエッチングにより、絶縁層５０を除去し、導電層３５_０〜３５_７、３６に置き換える。続いて、溝５５内に、絶縁材料を埋め込み、スリットＳＬＴを形成する。
【０１００】
一方、ビット線フックアップ領域ＢＨＵでは、燐酸溶液を用いたウェットエッチングにより、絶縁層（シリコン窒化層）５０を除去する工程において、燐酸溶液が分離領域ＭＰＬにより遮られ、ビット線フックアップ領域ＢＨＵ内の絶縁層５０に達しない。このため、ビット線フックアップ領域ＢＨＵ内の絶縁層５０は除去されず、そのまま残存する。すなわち、ビット線フックアップ領域ＢＨＵ内の絶縁層５０は導電層に置き換えられず、ビット線フックアップ領域ＢＨＵ内は、複数の絶縁層３３と複数の絶縁層５０との積層体のまま維持される。その後の工程は、前述した第１実施形態の製造方法と同様である。
【０１０１】
２．３  第１変形例
次に、図２０を用いて、第２実施形態の第１変形例について説明する。図２０は、第１変形例の半導体記憶装置におけるセルアレイ領域ＣＡ及びビット線フックアップ領域ＢＨＵの平面図である。第１変形例では、第２実施形態と異なる点について主に述べる。以降の変形例でも同様である。
【０１０２】
図２０に示すように、セルアレイ領域ＣＡとビット線フックアップ領域ＢＨＵとの間には、分離領域ＭＰＳが設けられる。分離領域ＭＰＳは、Ｘ方向に連続的に配列された複数のメモリピラーＭＰで構成される。すなわち、Ｚ方向に延伸する複数のメモリピラーＭＰがＸ方向に数珠状に配列されて、分離領域ＭＰＳが構成される。分離領域ＭＰＳは、メモリピラーＭＰと同じ工程で形成され、同じ材料の膜を有する。
【０１０３】
分離領域ＭＰＳは、セルアレイ領域ＣＡにおける複数の絶縁層３３及び複数の導電層３４、３５_０〜３５_７、３６を含む積層体と、ビット線フックアップ領域ＢＨＵにおける複数の絶縁層３３及び複数の絶縁層５０の積層体とを分離する。分離領域ＭＰＳの上面の高さは、セルアレイ領域ＣＡに配置されたメモリピラーＭＰの上面の高さと同じである。すなわち、分離領域ＭＰＳの半導体基板面からの高さは、メモリピラーＭＰの半導体基板面からの高さと同じである。その他の構造は、前述した第２実施形態と同様である。
【０１０４】
２．４  第２変形例
次に、図２１を用いて、第２実施形態の第２変形例について説明する。図２１は、第２変形例の半導体記憶装置におけるセルアレイ領域ＣＡ及びビット線フックアップ領域ＢＨＵの平面図である。
【０１０５】
図２１に示すように、セルアレイ領域ＣＡとビット線フックアップ領域ＢＨＵとの間には、分離領域ＨＲＬが設けられる。分離領域ＨＲＬは、Ｘ方向及びＺ方向に延伸するプレート形状を有する。分離領域ＨＲＬは、ワード線フックアップ領域ＷＨＵに配置される支持柱と同じ工程で形成され、同じ材料の層を有する。支持柱は、ワード線フックアップ領域ＷＨＵにおいて、積層された絶縁層３３が倒壊するのを防ぐために配置される。分離領域ＨＲＬ及び支持柱は、例えば、シリコン酸化層を含む。
【０１０６】
分離領域ＨＲＬは、セルアレイ領域ＣＡにおける複数の絶縁層３３及び複数の導電層３４、３５_０〜３５_７、３６を含む積層体と、ビット線フックアップ領域ＢＨＵにおける複数の絶縁層３３及び複数の絶縁層５０の積層体とを分離する。分離領域ＨＲＬの上面の高さは、ワード線フックアップ領域ＷＨＵに配置される支持柱の上面の高さと同じである。その他の構造は、前述した第２実施形態と同様である。
【０１０７】
２．５  第３変形例
次に、図２２を用いて、第２実施形態の第３変形例について説明する。図２２は、第３変形例の半導体記憶装置におけるセルアレイ領域ＣＡ及びビット線フックアップ領域ＢＨＵの平面図である。
【０１０８】
図２３に示すように、セルアレイ領域ＣＡとビット線フックアップ領域ＢＨＵとの間には、分離領域ＨＲＳが設けられる。分離領域ＨＲＳは、Ｘ方向に連続的に複数配列された絶縁材料を含む柱部（以下、絶縁柱と記す）で構成される。すなわち、Ｚ方向に延伸する複数の絶縁柱がＸ方向に数珠状に配列されて、分離領域ＨＲＳが構成される。絶縁柱は、Ｚ方向に延伸する柱状形状を有する。分離領域ＨＲＳは、同様に、ワード線フックアップ領域ＷＨＵに配置される支持柱と同じ工程で形成され、同じ材料の層を有する。絶縁柱を含む分離領域ＨＲＳは、例えば、シリコン酸化層を含む。
【０１０９】
分離領域ＨＲＳは、セルアレイ領域ＣＡにおける複数の絶縁層３３及び複数の導電層３４、３５_０〜３５_７、３６を含む積層体と、ビット線フックアップ領域ＢＨＵにおける複数の絶縁層３３及び複数の絶縁層５０の積層体とを分離する。分離領域ＨＲＳの上面の高さは、ビット線フックアップ領域ＢＨＵに配置される支持柱の上面の高さと同じである。その他の構造は、前述した第２実施形態及び第３変形例と同様である。
【０１１０】
２．６  第２実施形態の効果
第２実施形態では、メモリピラーＭＰが設けられるセルアレイ領域ＣＡの積層体と、コンタクトプラグＣＰ１が設けられるビット線フックアップ領域ＢＨＵの積層体との間に、分離領域ＭＰＬあるいはＭＰＳ、ＨＲＬ、ＨＲＳを配置する。これにより、セルアレイ領域ＣＡの積層体と、ビット線フックアップ領域ＢＨＵの積層体とを分離する。
【０１１１】
このように、メモリピラーＭＰが設けられる領域の積層体と、コンタクトプラグＣＰ１が設けられる領域の積層体を分離することにより、コンタクトプラグＣＰ１の領域の積層体を、絶縁層（例えば、シリコン酸化層）３３と絶縁層（例えば、シリコン窒化層）５０との積層構造とすることが可能となる。これにより、コンタクトプラグＣＰ１と導電層３５_０〜３５_７、３６との間に、絶縁層５０が配置される。この結果、積層体を貫通するコンタクトプラグＣＰ１と導電層３５_０〜３５_７、３６との間の絶縁耐圧を向上させることができ、さらには、半導体記憶装置における書き込み、読み出し、及び消去等の動作の信頼性を向上させることが可能である。
【０１１２】
また、セルアレイ領域ＣＡにメモリピラーＭＰを形成する工程にて、セルアレイ領域ＣＡとビット線フックアップ領域ＢＨＵとの間に、分離領域ＭＰＬあるいはＭＰＳを形成する。また、ワード線フックアップ領域ＷＨＵに支持柱を形成する工程にて、セルアレイ領域ＣＡとビット線フックアップ領域ＢＨＵとの間に、分離領域ＨＲＬあるいはＨＲＳを形成する。このため、分離領域ＭＰＬあるいはＭＰＳ、ＨＲＬ、ＨＲＳを形成する工程を新たに設ける必要がない。したがって、第２実施形態では、半導体記憶装置を製造するために、新たな工程は増加せず、製造コストの増加を抑制することが可能である。
【０１１３】
３．第３実施形態
次に、第３実施形態の半導体記憶装置について説明する。第３実施形態では、複数の絶縁層５０を除去して導電層３５_０〜３５_７、３６に置き換える工程において、コンタクトプラグＣＰ１近傍に絶縁層５０を残し、コンタクトプラグと導電層間の絶縁耐圧を向上させる。第３実施形態の回路ブロック構成は第１実施形態と同様である。第３実施形態では、第１実施形態と異なる点について主に説明する。
【０１１４】
３．１  半導体記憶装置の構造
以下に、第３実施形態の半導体記憶装置の構造について説明する。
【０１１５】
３．１．１  半導体記憶装置の平面構造
次に、図２３を用いて、第３実施形態の半導体記憶装置の平面構造について説明する。図２３は、第３実施形態の半導体記憶装置の平面構造を模式的に示す平面図である。第３実施形態の半導体記憶装置の平面構造では、図４に示した第１実施形態の平面構造において、セルアレイ領域ＣＡとビット線フックアップ領域ＢＨＵとの間にスリットＳＴ１が設けられていない。その他の構造は、図４に示した平面構造と同様である。
【０１１６】
３．１．２  半導体記憶装置の断面構造
次に、図２４を用いて、第３実施形態の半導体記憶装置の断面構造について説明する。図２４は、第３実施形態の半導体記憶装置における図２３のＡ−Ａ’線に沿った断面図である。
【０１１７】
第３実施形態の半導体記憶装置の断面構造では、図５に示した第１実施形態の断面構造において、図２４に示すように、セルアレイ領域ＣＡとビット線フックアップ領域ＢＨＵとの間にスリットＳＴ１が設けられていない。
【０１１８】
さらに、セルアレイ領域から延伸した導電層がセルアレイ領域ＣＡとビット線フックアップ領域ＢＨＵとの境を超えてビット線フックアップ領域ＢＨＵまで延びている。言い換えると、コンタクトプラグＣＰ１と導電層３５_０〜３５_７、３６との間には、絶縁層５０が配置されている。この絶縁層５０のＹ方向の長さは、コンタクトプラグＣＰ１と導電層３５_０〜３５_７、３６との間の絶縁耐圧を向上させるのに十分な長さである。その他の構造は、前述した第１実施形態と同様である。
【０１１９】
３．２  半導体記憶装置の製造方法
次に、第３実施形態の半導体記憶装置の製造方法について説明する。図２５は、第３実施形態の半導体記憶装置の製造工程における構造の断面図であり、図２３におけるＡ−Ａ’線（Ｙ方向）に沿った断面を示す。
【０１２０】
積層体及び導電層３２Ａ、３２Ｄ、３２ＣにメモリピラーＭＰを形成した後、絶縁層（例えば、シリコン窒化層）５０を導電層（例えば、タングステン層）３５_０〜３５_７、３６に置き換える。具体的には、絶縁層３７、複数の絶縁層３３、複数の絶縁層５０、導電層３４、絶縁層３３、及び導電層３２が積層された積層体に、例えば、図２５に示すように、ＲＩＥ法により、スリットＳＬＴ用の溝５５を形成する。続いて、第１実施形態と同様に、導電層３２ＢをメモリピラーＭＰに接続する。
【０１２１】
その後、燐酸溶液を用いたウェットエッチングにより、絶縁層５０を除去し、導電層３５_０〜３５_７、３６に置き換える。この絶縁層５０を除去する工程において、ウェットエッチングの条件により、絶縁層５０が除去される長さ（あるいは位置）を制御する。具体的には、絶縁層５０の除去工程は、セルアレイ領域ＣＡ内の絶縁層５０が除去され、コンタクトプラグＣＰ１から所定距離内の絶縁層５０は残るように制御される。その後の工程は、前述した第１実施形態の製造方法と同様である。
【０１２２】
３．３  第３実施形態の効果
第３実施形態では、複数の絶縁層５０を除去して導電層３５_０〜３５_７、３６に置き換える工程において、コンタクトプラグＣＰ１周囲の絶縁層５０を除去せずに残し、コンタクトプラグＣＰ１周囲の絶縁層５０を導電層３５_０〜３５_７、３６に置き換えない。これにより、コンタクトプラグＣＰ１と導電層３５_０〜３５_７、３６との間に絶縁層５０を配置する。この結果、コンタクトプラグＣＰ１と導電層３５_０〜３５_７、３６との間の絶縁耐圧を向上させることができ、さらには、半導体記憶装置における書き込み、読み出し、及び消去等の動作の信頼性を向上させることが可能である。
【０１２３】
４．第４実施形態
次に、第４実施形態の半導体記憶装置について説明する。第４実施形態では、コンタクトプラグＣＰ１が形成される領域に、コンタクトプラグＣＰ２が形成される領域と同じ材料の層を予め形成しておき、コンタクトプラグＣＰ１、ＣＰ２を同時加工により形成する。第４実施形態の回路ブロック構成は第１実施形態と同様である。第４実施形態では、第１実施形態と異なる点について主に説明する。
【０１２４】
４．１  半導体記憶装置の構造
以下に、第４実施形態の半導体記憶装置の構造について説明する。第４実施形態の半導体記憶装置の平面構造は、図４に示した第１実施形態と同様である。
【０１２５】
４．１．１  半導体記憶装置の断面構造
次に、図２６を用いて、第４実施形態の半導体記憶装置の断面構造について説明する。図２６は、図４におけるセルアレイ領域ＣＡ、ビット線フックアップ領域ＢＨＵ、及びコンタクト領域ＣＲＥのＹ方向に沿った断面図である。なお、図２６では、ビアＶ１、Ｖ２及び導電層３９は省略している。
【０１２６】
図２６に示すように、セルアレイ領域ＣＡの断面構造は、図５に示した第１実施形態と同様である。
【０１２７】
ビット線フックアップ領域ＢＨＵでは、第１実施形態と、コンタクトプラグＣＰ１の構造が異なり、その他の構造は同様である。図２６に示すコンタクトプラグＣＰ１は、Ｚ方向に延伸し、絶縁層３８の上面から配線層Ｄ１に達する。すなわち、コンタクトプラグＣＰ１は、絶縁層３８、３７、複数の絶縁層３３、複数の絶縁層５０、導電層３４、３２、及び絶縁層３１を積層方向に貫くように設けられ、配線層Ｄ１に接続される。
【０１２８】
コンタクトプラグＣＰ１は、導電層３６から下側（あるいは基板側）のプラグ部分ＣＰ１ａと、導電層３６より上側（あるいはビット線側）のプラグ部分ＣＰ１ｂを有する。Ｚ方向に垂直に交差する方向（ＸＹ面上）におけるプラグ部分ＣＰ１ａとプラグ部分ＣＰ１ｂの中心位置は一致しない。言い換えると、Ｚ方向に垂直に交差する方向において、プラグ部分ＣＰ１ｂの中心軸は、プラグ部分ＣＰ１ａの中心軸に対してずれている。なお、プラグ部分ＣＰ１ａとプラグ部分ＣＰ１ｂの境界は上述に限らず、Ｚ方向に変更可能である。
【０１２９】
コンタクト領域ＣＲＥでは、半導体基板３０上に周辺回路層ＰＥが設けられ、周辺回路層ＰＥ上に絶縁層３７が設けられる。さらに、絶縁層３７上に絶縁層３８が設けられる。
【０１３０】
コンタクトプラグＣＰ２は、Ｚ方向に延伸し、絶縁層３８の上面から配線層Ｄ１に達する。すなわち、コンタクトプラグＣＰ１は、絶縁層３８、３７、複数の絶縁層３３、複数の絶縁層５０、導電層３４、３２、及び絶縁層３１を積層方向に貫くように設けられ、配線層Ｄ１に接続される。なお、コンタクトプラグＣＰ２は、コンタクトプラグＣＰ１のように、プラグ部分ＣＰ１ａとプラグ部分ＣＰ１ｂとに分かれてはいない。
【０１３１】
４．２  半導体記憶装置の製造方法
次に、第４実施形態の半導体記憶装置の製造方法について説明する。図２７〜図３２は、第４実施形態の半導体記憶装置の製造工程における構造の断面図であり、図４におけるセルアレイ領域ＣＡ、ビット線フックアップ領域ＢＨＵ、及びコンタクト領域ＣＲＥのＹ方向に沿った断面を示す。
【０１３２】
まず、メモリピラーＭＰを形成した後、図２７及び図２８に示すように、スリットＳＴ１と共に、コンタクトプラグＣＰ１の形成領域にコンタクトプラグＣＰ１と同等な形状（例えば、柱状体）を持つ絶縁層６２を形成する。具体的には、例えば、ＲＩＥ法により、図２７に示すように、セルアレイ領域ＣＡとビット線フックアップ領域ＢＨＵ間の絶縁層３７、複数の絶縁層３３及び複数の絶縁層５０に、Ｘ方向及びＺ方向に延伸するスリットＳＴ１用の溝５４を形成する。このスリットＳＴ１用溝５４の形成と同時に、コンタクトプラグＣＰ１を形成するべき領域にホール５４Ａを形成する。
【０１３３】
続いて、図２８に示すように、例えば、ＣＶＤ（あるいはＡＬＤ）法により、溝５４内及びホール５４Ａ内に、絶縁材料、例えば、シリコン酸化層を埋め込む。これにより、セルアレイ領域ＣＡとビット線フックアップ領域ＢＨＵ間にスリットＳＴ１を形成すると共に、ホール５４Ａ内に絶縁層６２を形成する。
【０１３４】
次に、図２９及び図３０に示すように、絶縁層（例えば、シリコン窒化層）５０を導電層（例えば、タングステン層）３５_０〜３５_７、３６に置き換え、さらに、導電層３５_０〜３５_７、３６を分離するスリットＳＬＴを形成する。また、導電層（ソース線ＳＬ）３２をメモリピラーＭＰに接続する。具体的には、絶縁層３７、複数の絶縁層３３、複数の絶縁層５０、導電層３４、絶縁層３３、及び導電層３２が積層された積層体に、例えば、ＲＩＥ法により、スリットＳＬＴ用の溝５５を形成する。その後、第１実施形態と同様に、導電層３２ＢをメモリピラーＭＰに接続する。さらに、セルアレイ領域ＣＡでは、燐酸溶液を用いたウェットエッチングにより、絶縁層５０を除去し、導電層３５_０〜３５_７、３６に置き換える。続いて、溝５５内に、絶縁材料、例えば、シリコン酸化層を埋め込み、スリットＳＬＴを形成する。
【０１３５】
一方、ビット線フックアップ領域ＢＨＵでは、燐酸溶液を用いたウェットエッチングにより、絶縁層（シリコン窒化層）５０を除去する工程において、燐酸溶液がスリットＳＴ１により遮られ、ビット線フックアップ領域ＢＨＵ内の絶縁層５０は除去されず、そのまま残存する。すなわち、ビット線フックアップ領域ＢＨＵ内は、複数の絶縁層３３と複数の絶縁層５０との積層体のまま維持される。
【０１３６】
次に、図３１及び図３２に示すように、コンタクトプラグＣＰ１用及びコンタクトプラグＣＰ２用のホールを形成する。具体的には、図３１に示すように、開口部６３Ａ及び６３Ｂを有するレジスト層６３を形成する。開口部６３Ａは、コンタクトプラグＣＰ１用のホール６４Ａを形成するためのものであり、コンタクトプラグＣＰ１を形成すべき領域の上方に配置される。開口部６３Ｂは、コンタクトプラグＣＰ２用のホール６４Ｂを形成するためのものであり、コンタクトプラグＣＰ２を形成すべき領域の上方に配置される。
【０１３７】
続いて、例えば、ＲＩＥ法により、図３２に示すように、ビット線フックアップ領域ＢＨＵでは、絶縁層３８、３７、複数の絶縁層３３、複数の絶縁層５０、及び絶縁層５１に、Ｚ方向に延伸するコンタクトプラグＣＰ１用のホール６４Ａを形成する。このホール６４Ａの形成と共に、コンタクト領域ＣＲＥでは、絶縁層３８、３７にＺ方向に延伸するコンタクトプラグＣＰ２用のホール６４Ｂを形成する。
【０１３８】
次に、図２６に示すように、コンタクトプラグＣＰ１用ホール６４Ａ及びコンタクトプラグＣＰ２用ホール６４Ｂに絶縁層５３及び導電層５２を形成し、コンタクトプラグＣＰ１及びコンタクトプラグＣＰ２を同時加工により形成する。具体的には、例えば、ＣＶＤ（あるいはＡＬＤ）法により、コンタクトプラグＣＰ１及びＣＰ２用のホール６４Ａ及び６４Ｂの内壁に絶縁層５３を形成し、さらに、絶縁層５３の内部に導電層５２を埋め込む。これにより、ビット線フックアップ領域ＢＨＵにコンタクトプラグＣＰ１を形成すると共に、コンタクト領域ＣＲＥにコンタクトプラグＣＰ２を形成する。以上により、第４実施形態の半導体記憶装置の製造が終了する。
【０１３９】
４．３  第４実施形態の効果
第４実施形態では、絶縁層（例えば、シリコン酸化層）３３と絶縁層（例えば、シリコン窒化層）５０とが積層された領域に設けられるコンタクトプラグＣＰ１と、絶縁層（例えば、シリコン酸化層）３７の領域に設けられるコンタクトプラグＣＰ２を同時に形成することができる。これにより、製造工程を簡素化でき、製造コストを低減することが可能である。
【０１４０】
以下に、第４実施形態の効果について詳述する。例えば、三次元積層型の不揮発性半導体記憶装置は、絶縁層（例えば、シリコン酸化層）と、絶縁層（例えば、シリコン窒化層）あるいは導電層（例えば、金属層）とが積層された積層体を貫通するコンタクトプラグと、絶縁層（例えば、シリコン酸化層）のみを貫通するコンタクトプラグを有する場合がある。これらコンタクトプラグは、例えば、積層体の上方に配置された上層配線と、積層体の下方に配置された下層配線、あるいは積層体の下方に設けられた周辺回路の配線層とを接続する。このような構造では、積層体を貫通するコンタクトプラグと、絶縁層のみを貫通するコンタクトプラグとを同時に形成することが困難であり、製造コストが増大する場合がある。
【０１４１】
そこで、第４実施形態では、積層体を貫通するコンタクトプラグＣＰ１を形成する位置に、予め絶縁層（例えば、シリコン酸化層）のみを貫通するコンタクトプラグが形成される領域と同じ絶縁材料の絶縁層（シリコン酸化層）を形成しておく。これにより、コンタクトプラグＣＰ１及びＣＰ２用のホールを形成するときのホールの加工方向の層構造を同じにできるため、コンタクトプラグＣＰ１用ホールとコンタクトプラグＣＰ２用ホールを同じ工程で同時に形成できる。さらに、コンタクトプラグＣＰ１及びコンタクトプラグＣＰ２用のホールへの絶縁物の埋め込みも、同じ工程で同時に行うことができる。これにより、製造工程を簡素化でき、製造コストを低減することが可能である。その他の効果は、前述した第１実施形態と同様である。
【０１４２】
５．第５実施形態
次に、第５実施形態の半導体記憶装置について説明する。第５実施形態では、図３に示したコンタクト領域ＣＲＩに設けられるコンタクトプラグＣＰ３と、コンタクト領域ＣＲＥのコンタクトプラグＣＰ２を例に挙げる。コンタクトプラグＣＰ３周囲の絶縁層５０を、コンタクトプラグＣＰ２周囲の絶縁層と同じ絶縁材料（例えば、シリコン酸化層）に置き換え、コンタクトプラグＣＰ２、ＣＰ３を同時加工にて形成する。第５実施形態の回路ブロック構成は第１実施形態と同様である。第５実施形態では、第１実施形態と異なる点について主に説明する。
【０１４３】
５．１  半導体記憶装置の構造
次に、第５実施形態の半導体記憶装置の構造について説明する。
【０１４４】
５．１．１  半導体記憶装置の平面構造
図３３Ａ（ａ）は、第５実施形態の半導体記憶装置におけるセルアレイ領域ＣＡ及びコンタクト領域ＣＲＩの平面図である。図３３Ａ（ｂ）は、図３３Ａ（ａ）における領域Ｒ１の拡大図であり、ＸＹ面に沿った絶縁柱ＨＲＳａ及び絶縁層３３の断面を示す。図３３Ａ（ｃ）は、領域Ｒ１の拡大図であり、ＸＹ面に沿った絶縁柱ＨＲＳａ及び絶縁層７１の断面を示す。
【０１４５】
図３３Ａ（ａ）に示すように、Ｘ方向において、セルアレイ領域ＣＡの間にコンタクト領域ＣＲＩが設けられる。コンタクト領域ＣＲＩ及びセルアレイ領域ＣＡのＹ方向の両端には、スリットＳＬＴが設けられる。セルアレイ領域ＣＡには、メモリピラーＭＰが千鳥状に配列される。
【０１４６】
コンタクト領域ＣＲＩには、複数のコンタクトプラグＣＰ３、複数の絶縁柱ＨＲＳａ、及びスリットＳＴ４が設けられる。コンタクトプラグＣＰ３は、セルアレイ領域ＣＡ上方の上層配線（不図示）と周辺回路層の配線層Ｄ１とを接続する。絶縁柱ＨＲＳａは、Ｚ方向に延伸する柱状形状を有する。絶縁柱ＨＲＳａは、ワード線フックアップ領域ＷＨＵに配置される支持柱ＨＲと同じ工程で形成され、同じ材料の層を有する。絶縁柱ＨＲＳａは、例えば、シリコン酸化層を含む。スリットＳＴ４は、絶縁材料、例えば、シリコン酸化層またはアルミニウム酸化層の少なくともいずれか埋め込まれた絶縁層を含む。
【０１４７】
絶縁柱ＨＲＳａは、コンタクト領域ＣＲＩを囲うように、コンタクト領域ＣＲＩの端部に数珠状に配列される。詳述すると、コンタクト領域ＣＲＩとセルアレイ領域ＣＡとの境界近傍のコンタクト領域ＣＲＩに、絶縁柱ＨＲＳａが連続的に配列される。さらに、コンタクト領域ＣＲＩとスリットＳＬＴとの境界近傍のコンタクト領域ＣＲＩに、絶縁柱ＨＲＳａが連続的に配列される。
【０１４８】
コンタクト領域ＣＲＩを囲うように配列された絶縁柱ＨＲＳａは、絶縁柱ＨＲＳａで囲まれた領域と、絶縁柱ＨＲＳaで囲まれていない領域（主にセルアレイ領域ＣＡ）とを分離する。セルアレイ領域ＣＡには、複数の絶縁層３３と複数の導電層３４、３５_０〜３５_３、３６とが積層された積層体が設けられる。コンタクト領域ＣＲＩ内の絶縁柱ＨＲＳａで囲まれた領域には、複数の絶縁層３３と複数の絶縁層７１とが積層された積層体が設けられる。絶縁層７１は、例えば、シリコン酸化層を含む。
【０１４９】
コンタクトプラグＣＰ３は、コンタクト領域ＣＲＩ内に配列される。絶縁柱ＨＲＳａは、コンタクトプラグＣＰ３の周囲に配列される。コンタクトプラグＣＰ３の周囲に配列された絶縁柱ＨＲＳａは、積層された絶縁層３３が倒壊するのを防ぐ支持柱として機能する。スリットＳＴ４は、コンタクト領域ＣＲＩ内の中央部に設けられる。
【０１５０】
図３３Ａ（ｂ）は、領域Ｒ１におけるＸＹ面に沿った絶縁柱ＨＲＳａ及び絶縁層３３の断面を示す。絶縁柱ＨＲＳａの周囲は、絶縁層３３により覆われている。すなわち、絶縁柱ＨＲＳａの周囲には、絶縁層３３が配置されている。図３３Ａ（ｃ）は、領域Ｒ１におけるＸＹ面に沿った絶縁柱ＨＲＳａ及び絶縁層７１の断面を示す。絶縁柱ＨＲＳａのセルアレイ領域ＣＡ側には導電層３４、３５_０〜３５_３、３６が配置され、絶縁柱ＨＲＳａのコンタクト領域ＣＲＩ側には絶縁層７１が配置される。
【０１５１】
５．１．２  半導体記憶装置の断面構造
次に、図３３Ｂを用いて、第５実施形態の半導体記憶装置の断面構造について説明する。図３３Ｂは、図３におけるコンタクト領域ＣＲＥ、ワード線フックアップ領域ＷＨＵ、セルアレイ領域ＣＡ、及びコンタクト領域ＣＲＩのＸ方向に沿った断面図である。
【０１５２】
図３３Ｂに示すように、半導体基板３０上に周辺回路層ＰＥが設けられる。周辺回路層ＰＥは、配線層Ｄ１を有する。配線層Ｄ１は、周辺回路層ＰＥ内に設けられる周辺回路に電気的に接続される。さらに、周辺回路層ＰＥ上に導電層３２が設けられる。導電層３２は、ソース線ＳＬとして機能する。導電層３２は、例えば、多結晶シリコンあるいはタングステンを含む。
【０１５３】
導電層３２上には、複数の絶縁層３３と、複数の導電層３４、３５_０、３５_１、３５_２、３５_３、３６とがＺ方向に交互に積層された積層体が設けられる。導電層３４、３５_０〜３５_３、３６は、ＸＹ面（または半導体基板３０面）に平行なプレート形状を有し、Ｘ方向に延伸している。導電層３４は、選択ゲート線ＳＧＳとして機能する。導電層３５_０〜３５_３は、ワード線ＷＬ０〜ＷＬ３として機能する。導電層３６は、選択ゲート線ＳＧＤとして機能する。絶縁層３３は、例えば、シリコン酸化層を含む。導電層３４、３５_０〜３５_３、３６は、例えば、タングステン（Ｗ）あるいは多結晶シリコンを含む。なお、ここでは、４本のワード線ＷＬを示したが、ワード線ＷＬの数は任意である。
【０１５４】
複数の絶縁層３３及び複数の導電層３４、３５_０〜３５_３、３６を含む積層体には、柱状体の複数のメモリピラーＭＰが設けられる。各メモリピラーＭＰはＺ方向に延伸する。各メモリピラーＭＰは、絶縁層３３及び導電層３４、３５_０〜３５_３、３６を積層方向に貫くように配置され、最上層の絶縁層３３の上面から導電層３２に達する。すなわち、メモリピラーＭＰは、絶縁層３３上面から、選択ゲート線ＳＧＤ、複数のワード線ＷＬ０〜ＷＬ３、選択ゲート線ＳＧＳ、及び複数の絶縁層３３を通り、ソース線ＳＬに接続される。
【０１５５】
ビット線フックアップ領域ＢＨＵにおいて、導電層３４、３５_０〜３５_３、３６は、Ｘ方向に順に階段状に設けられた領域（以下、階段領域と記す）をそれぞれ有する。導電層３４、３５_０〜３５_３、３６の階段領域は、図示しないコンタクトプラグを介して配線層（ビット線ＢＬ）にそれぞれ電気的に接続される。
【０１５６】
ビット線フックアップ領域ＢＨＵには、複数の支持柱ＨＲが設けられる。支持柱ＨＲは、Ｚ方向に延伸し、最上層の絶縁層３３から導電層３２に達する。支持柱ＨＲは、ワード線フックアップ領域ＷＨＵにおいて、積層された絶縁層３３が倒壊するのを防ぐために配置される。支持柱ＨＲは、例えば、シリコン酸化層を含む。
【０１５７】
また、図３３Ｂに示すように、コンタクト領域ＣＲＩには、複数の絶縁柱ＨＲＳａが設けられる。絶縁柱ＨＲＳａは、図３３Ａに示したように配列される。絶縁柱ＨＲＳａは、複数の絶縁層３３と複数の絶縁層７１との積層体をＺ方向に延伸し、最上層の絶縁層３３から導電層３２に達する。さらに、コンタクト領域ＣＲＩには、柱状体の複数のコンタクトプラグＣＰ３が設けられる。各コンタクトプラグＣＰ３は、Ｚ方向に延伸し、最上層の絶縁層３３の上面から配線層Ｄ１に達する。各コンタクトプラグＣＰ３は、複数の絶縁層３３と複数の絶縁層７１との積層体、及び導電層３２を積層方向に貫くように配置され、配線層Ｄ１に接続される。
【０１５８】
コンタクト領域ＣＲＥには、柱状体の複数のコンタクトプラグＣＰ２が設けられる。各コンタクトプラグＣＰ２は、Ｚ方向に延伸し、絶縁層３３の上面から配線層Ｄ１に達する。各コンタクトプラグＣＰ２は、絶縁層３３、絶縁層３７、及び導電層３２を積層方向に貫くように配置され、配線層Ｄ１に接続される。
【０１５９】
５．２  半導体記憶装置の製造方法
次に、第５実施形態の半導体記憶装置の製造方法について説明する。図３４Ａ、３４Ｂ〜図３９Ａ、３９Ｂは、第５実施形態の半導体記憶装置の各製造工程における構造を示す図である。図３４Ａ〜図３９Ａは、半導体記憶装置の各製造工程における構造を示す平面図であり、図３４Ｂ〜図３９Ｂは、各製造工程における構造のＸ方向に沿った断面図である。
【０１６０】
まず、図３４Ａ及び図３４Ｂに示すように、半導体基板３０上に、周辺回路層ＰＥ、導電層３２を形成し、さらに、複数の絶縁層３３と複数の絶縁層５０とを積層し、さらに、階段領域及びメモリピラーＭＰを形成する。具体的には、半導体基板３０上に配線層Ｄ１を含む周辺回路層ＰＥを形成した後、例えば、ＣＶＤ（あるいはＡＬＤ）法により、周辺回路層ＰＥ上に導電層３２を形成する。続いて、例えば、ＣＶＤ（あるいはＡＬＤ）法により、導電層３２上に、複数の絶縁層３３と複数の絶縁層５０とを交互に積層し積層体を形成する。続いて、フォトリソグラフィ法により、積層体の絶縁層３３及び絶縁層５０を階段状にエッチングして、図３４Ｂに示すように、絶縁層３３と絶縁層５０がＸ方向に順に引き出された階段領域を形成する。さらに、絶縁層３３と絶縁層５０との積層体に、Ｚ方向に延伸するメモリピラーＭＰを形成する。
【０１６１】
次に、図３５Ａ及び図３５Ｂに示すように、ワード線フックアップ領域ＷＨＵ及びコンタクト領域ＣＲＩに、支持柱ＨＲ及び絶縁柱ＨＲＳａ用のホール７２を形成する。具体的には、例えば、ＲＩＥ法により、図３５Ｂに示すように、絶縁層３３と絶縁層５０との積層体、あるいは積層体と絶縁層３７に、Ｚ方向に延伸する支持柱ＨＲ及び絶縁柱ＨＲＳａ用のホール７２を形成する。
【０１６２】
次に、図３６Ａ及び図３６Ｂに示すように、ウェットエッチングを用いて、ホール７２を介して絶縁層５０を後退させる。具体的には、例えば、燐酸溶液を用いたウェットエッチングにより、図３６Ｂに示すように、ホール７２を介して絶縁層５０を少量除去する。このウェットエッチングでは、図３６Ａ（ｃ）に示すように、隣接するホール７２同士が接触するまで、絶縁層５０をエッチングする。
【０１６３】
次に、図３７Ａ及び図３７Ｂに示すように、ワード線フックアップ領域ＷＨＵ及びコンタクト領域ＣＲＩに、支持柱ＨＲ及び絶縁柱ＨＲＳａを同時加工により形成する。具体的には、例えば、ＣＶＤ（あるいはＡＬＤ）法により、ホール７２内に、絶縁材料（例えば、シリコン酸化層）を埋め込む。これにより、ワード線フックアップ領域ＷＨＵに支持柱ＨＲを形成すると共に、コンタクト領域ＣＲＩに絶縁柱ＨＲＳａを形成する。
【０１６４】
次に、図３８Ａ及び図３８Ｂに示すように、絶縁層（例えば、シリコン窒化層）５０を導電層３４、３５_０〜３５_３、３６に置き換える。具体的には、複数の絶縁層３３と複数の絶縁層５０との積層体に、例えば、ＲＩＥ法により、スリットＳＬＴ用の溝を形成する。溝は、最上層の絶縁層３３の表面から導電層３２まで達する。続いて、セルアレイ領域ＣＡ及びワード線フックアップ領域ＷＨＵでは、例えば、燐酸溶液を用いたウェットエッチングにより、溝を介して絶縁層５０を除去する。これにより、絶縁層３３間に隙間が形成される。さらに、ＣＶＤ（あるいはＡＬＤ）法により、絶縁層３３間の隙間を導電材料、例えばタングステンで埋め込み、導電層３５_０〜３５_７、３６を形成する。続いて、例えば、ＣＶＤ（あるいはＡＬＤ）法により、溝内に、絶縁材料、例えば、シリコン酸化層を埋め込む。これにより、スリットＳＬＴを形成する。
【０１６５】
一方、コンタクト領域ＣＲＩ内の絶縁柱ＨＲＳａで囲まれた領域では、燐酸溶液を用いたウェットエッチングにおいて、燐酸溶液が絶縁柱ＨＲＳａにより遮られ、絶縁柱ＨＲＳａで囲まれた領域の絶縁層５０に達しない。このため、絶縁柱ＨＲＳａで囲まれた領域内の絶縁層５０は除去されず、そのまま残存する。すなわち、絶縁層５０を導電層３４、３５_０〜３５_３、３６に置き換える工程において、図３８Ａ（ｂ）及び図３８Ａ（ｃ）に示すように、コンタクト領域ＣＲＩ内の絶縁柱ＨＲＳａで囲まれた領域内の絶縁層５０は導電層に置き換えられず、絶縁柱ＨＲＳａで囲まれていない領域の絶縁層５０は導電層３４、３５_０〜３５_３、３６に置き換えられる。絶縁柱ＨＲＳａで囲まれた領域内は、複数の絶縁層３３と複数の絶縁層５０との積層体のまま維持される。
【０１６６】
次に、図３９Ａ及び図３９Ｂに示すように、コンタクト領域ＣＲＩ内にスリットＳＴ４を形成し、絶縁柱ＨＲＳａで囲まれた領域内の絶縁層５０を絶縁層７１に置き換える。具体的には、コンタクト領域ＣＲＩの絶縁柱ＨＲＳａで囲まれた領域内に、例えば、ＲＩＥ法により、スリットＳＴ４用の溝を形成する。スリットＳＴ４用溝は、複数の絶縁層３３と複数の絶縁層５０との積層体に形成され、最上層の絶縁層３３の表面から導電層３２まで達する。続いて、例えば、燐酸溶液を用いたウェットエッチングにより、スリットＳＴ４用溝を介して絶縁層５０を除去する。これにより、絶縁層３３間に隙間が形成される。さらに、ＣＶＤ（あるいはＡＬＤ）法により、絶縁層３３間の隙間に絶縁材料、例えば、シリコン酸化層を埋め込み、絶縁層７１を形成する。これにより、絶縁柱ＨＲＳａで囲まれた領域内は、複数の絶縁層３３と複数の絶縁層７１との積層体となる。続いて、例えば、ＣＶＤ（あるいはＡＬＤ）法により、スリットＳＴ４用溝内に、絶縁材料、例えば、シリコン酸化層またはアルミニウム酸化層の少なくともいずれかを埋め込む。これにより、スリットＳＴ４を形成する。
【０１６７】
次に、図３３Ａ及び図３３Ｂに示すように、コンタクト領域ＣＲＩ及びコンタクト領域ＣＲＥに、コンタクトプラグＣＰ３及びコンタクトプラグＣＰ２を同時加工により形成する。具体的には、例えば、ＲＩＥ法により、コンタクト領域ＣＲＩの絶縁柱ＨＲＳａで囲まれた領域内にコンタクトプラグＣＰ３用のホールを、コンタクト領域ＣＲＥにコンタクトプラグＣＰ２用のホールを同時加工により形成する。このとき、絶縁柱ＨＲＳａで囲まれた領域内は、複数の絶縁層３３と複数の絶縁層７１との積層体で形成され、コンタクト領域ＣＲＥ内は絶縁層３７で形成されている。絶縁層３３、７１、３７は共に例えば、シリコン酸化層であるため、同じエッチング条件によりホールを容易に加工することができ、同時に形成が可能である。続いて、例えば、ＣＶＤ（あるいはＡＬＤ）法により、コンタクトプラグＣＰ３及びＣＰ２用のホール内に導電材料を埋め込む。これにより、コンタクト領域ＣＲＩにコンタクトプラグＣＰ３を形成すると共に、コンタクト領域ＣＲＥにコンタクトプラグＣＰ２を形成する。
【０１６８】
５．３  第５実施形態の効果
第５実施形態では、コンタクト領域ＣＲＩを囲うように、コンタクト領域ＣＲＩの周辺領域に、あるいはコンタクト領域ＣＲＩの端部周辺に沿うように、絶縁柱ＨＲＳａを隙間無く配列する。これにより、絶縁柱ＨＲＳａは、セルアレイ領域ＣＡ及びワード線フックアップ領域ＷＨＵ内の絶縁層５０と、コンタクト領域ＣＲＩ内の絶縁層５０とを分離する。コンタクト領域ＣＲＩ内の絶縁層５０を孤立させることにより、セルアレイ領域ＣＡ及びワード線フックアップ領域ＷＨＵ内の絶縁層５０が導電層に置き換えられる工程において、コンタクト領域ＣＲＩ内の絶縁層５０が導電層に置き換えられるのを防ぐ。
【０１６９】
さらに、コンタクト領域ＣＲＩ内にスリットＳＴ４を形成し、コンタクト領域ＣＲＩ内の絶縁層５０を絶縁層（例えば、シリコン酸化層）７１に置き換えることにより、コンタクト領域ＣＲＩの層構造を絶縁層３３と絶縁層７１との積層構造に変える。これにより、コンタクト領域ＣＲＩの層材料をコンタクト領域ＣＲＥの層材料と同じ絶縁層（例えば、シリコン酸化層）にする。
【０１７０】
このように、コンタクト領域ＣＲＩの層材料を絶縁層７１にすることにより、コンタクトプラグＣＰ３と導電層３４、３５_０〜３５_３、３６との間の絶縁耐圧を向上させることができ、さらには、半導体記憶装置における書き込み、読み出し、及び消去等の動作の信頼性を向上させることが可能である。
【０１７１】
また、コンタクト領域ＣＲＩとコンタクト領域ＣＲＥの層材料を同じ絶縁層（例えば、シリコン酸化層）にすることにより、コンタクトプラグＣＰ３とコンタクトプラグＣＰ２を同じ工程にて同時に形成することが容易となる。この結果、製造工程を簡素化でき、製造コストを低減することが可能である。
【０１７２】
６．その他変形例等
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１７３】
１０…ＮＡＮＤ型フラッシュメモリ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…ドライバ、１４…センスアンプ、１５…アドレスレジスタ、１６…コマンドレジスタ、１７…シーケンサ、２０…コントローラ、３０…半導体基板、３２…導電層、３３…絶縁層、３４，３５_０〜３５_７，３６…導電層、３７…絶縁層、５０…絶縁層、７１…絶縁層、ＢＨＵ…ビット線フックアップ領域、ＣＡ…セルアレイ領域、ＣＲＥ…コンタクト領域、ＣＲＩ…コンタクト領域、ＷＨＵ…ワード線フックアップ領域、ＣＣ…コンタクトプラグ、ＣＰ１〜ＣＰ３…コンタクトプラグ、ＨＲＬ…分離領域、ＨＲＳ…分離領域、ＨＲＳａ…絶縁柱、ＭＰ…メモリピラー、ＭＰＬ…分離領域、ＭＰＳ…分離領域、ＰＥ…周辺回路層、ＳＴ１〜ＳＴ４…スリット、ＳＬＴ…スリット。
【図１】
2020047810.tif 000003
【図２】
2020047810.tif 000004
【図３】
2020047810.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2020047810.tif 000009
【図８】
2020047810.tif 000010
【図９】
2020047810.tif 000011
【図１０】
2020047810.tif 000012
【図１１】
2020047810.tif 000013
【図１２】
2020047810.tif 000014
【図１３】
2020047810.tif 000015
【図１４】
2020047810.tif 000016
【図１５】
2020047810.tif 000017
【図１６】
2020047810.tif 000018
【図１７】
2020047810.tif 000019
【図１８】
2020047810.tif 000020
【図１９】
2020047810.tif 000021
【図２０】
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【図２１】
2020047810.tif 000023
【図２２】
2020047810.tif 000024
【図２３】
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【図２４】
2020047810.tif 000026
【図２５】
2020047810.tif 000027
【図２６】
2020047810.tif 000028
【図２７】
2020047810.tif 000029
【図２８】
2020047810.tif 000030
【図２９】
2020047810.tif 000031
【図３０】
2020047810.tif 000032
【図３１】
2020047810.tif 000033
【図３２】
2020047810.tif 000034
【図３３Ａ】
2020047810.tif 000035
【図３３Ｂ】
2020047810.tif 000036
【図３４Ａ】
2020047810.tif 000037
【図３４Ｂ】
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【図３５Ａ】
2020047810.tif 000039
【図３５Ｂ】
2020047810.tif 000040
【図３６Ａ】
2020047810.tif 000041
【図３６Ｂ】
2020047810.tif 000042
【図３７Ａ】
2020047810.tif 000043
【図３７Ｂ】
2020047810.tif 000044
【図３８Ａ】
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【図３８Ｂ】
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【図３９Ａ】
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【図３９Ｂ】
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