(57)【要約】【課題】動作性能を向上可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、第１方向に積層され、第１方向と交差する第２方向及び第３方向にそれぞれ延伸する複数の第１導電層であって、第２方向にそれぞれ延伸して互いに離隔して設けられ、且つ金属を含む一対の第１金属部と、一対の第１金属部の間に設けられ、且つシリコンを含むシリコン部と、シリコン部の第２方向の少なくとも一端に設けられ、一対の第１金属部の間を第３方向に延伸して第１金属部に電気的に接続され、且つ金属を含む第２金属部とをそれぞれ有する複数の第１導電層３４、３５_０〜３５_３、３６と、複数の第１導電層のシリコン部に設けられ、シリコン部を第１方向にそれぞれ延伸する複数のメモリピラーＭＰと、複数の第１導電層の第２金属部に設けられ、第１方向にそれぞれ延伸する複数のコンタクトプラグＣＰ１とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１方向に積層され、前記第１方向と交差する第２方向及び第３方向にそれぞれ延伸する複数の第１導電層であって、前記第２方向にそれぞれ延伸して互いに離隔して設けられ、且つ金属を含む一対の第１金属部と、前記一対の第１金属部の間に設けられ、且つシリコンを含むシリコン部と、前記シリコン部の前記第２方向の少なくとも一端に設けられ、前記一対の第１金属部の間を前記第３方向に延伸して前記第１金属部に電気的に接続され、且つ金属を含む第２金属部と、をそれぞれ有する複数の第１導電層と、
前記複数の第１導電層の前記シリコン部に設けられ、前記シリコン部を前記第１方向にそれぞれ延伸する複数のメモリピラーと、
前記複数の第１導電層の前記第２金属部に設けられ、前記第１方向にそれぞれ延伸する複数のコンタクトプラグと、
を備える半導体記憶装置。
【請求項２】
前記第１導電層の前記第２金属部の第２方向の長さは、前記コンタクトプラグの外径より長い請求項１に記載の半導体記憶装置。
【請求項３】
前記第１導電層の前記第２金属部の前記第１方向の厚さは、前記第１導電層の前記シリコン部の前記第１方向の厚さと同じである請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第２金属部は、前記シリコン部に電気的に接続され、前記シリコン部より低い電気抵抗を有する請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第１導電層の前記第２金属部は、前記第２方向に階段状に配置されている請求項１乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
前記メモリピラーは、電荷蓄積膜、トンネル絶縁膜、及び半導体層を有する請求項１乃至５のいずれかに記載の半導体記憶装置。
【請求項７】
前記第１導電層の前記シリコン部と前記メモリピラーとの交差部は、メモリセルトランジスタとして機能する請求項６に記載の半導体記憶装置。
【請求項８】
前記第１導電層は、前記メモリセルトランジスタのゲートに接続されたワード線として機能する請求項７に記載の半導体記憶装置。
【請求項９】
前記第１導電層の前記シリコン部は多結晶シリコンを含む請求項１に記載の半導体記憶装置。
【請求項１０】
前記金属はタングステンを含む請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが三次元に配列された半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７９１０９７３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
動作信頼性を向上させることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１方向に積層され、前記第１方向と交差する第２方向及び第３方向にそれぞれ延伸する複数の第１導電層であって、前記第２方向にそれぞれ延伸して互いに離隔して設けられ、且つ金属を含む一対の第１金属部と、前記一対の第１金属部の間に設けられ、且つシリコンを含むシリコン部と、前記シリコン部の前記第２方向の少なくとも一端に設けられ、前記一対の第１金属部の間を前記第３方向に延伸して前記第１金属部に電気的に接続され、且つ金属を含む第２金属部とをそれぞれ有する複数の第１導電層と、前記複数の第１導電層の前記シリコン部に設けられ、前記シリコン部を前記第１方向にそれぞれ延伸する複数のメモリピラーと、前記複数の第１導電層の前記第２金属部に設けられ、前記第１方向にそれぞれ延伸する複数のコンタクトプラグとを具備する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態の半導体記憶装置の回路構成を示すブロック図である。
【図２】図２は、第１実施形態におけるブロックの回路図である。
【図３】図３は、第１実施形態の半導体記憶装置の平面図である。
【図４】図４は、図３におけるＡ−Ａ’線に沿った断面図である。
【図５】図５は、図３におけるＢ−Ｂ’線に沿った断面図である。
【図６】図６は、第１実施形態におけるメモリピラーの断面図である。
【図７】図７は、第１実施形態におけるワード線の平面図である。
【図８Ａ】図８Ａは、第１実施形態の半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った断面図である。
【図８Ｂ】図８Ｂは、第１実施形態の半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った断面図である。
【図９Ａ】図９Ａは、第１実施形態の半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った断面図である。
【図９Ｂ】図９Ｂは、第１実施形態の半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った断面図である。
【図１０Ａ】図１０Ａは、第１実施形態の半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った断面図である。
【図１０Ｂ】図１０Ｂは、第１実施形態の半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った断面図である。
【図１１Ａ】図１１Ａは、第１実施形態の半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った断面図である。
【図１１Ｂ】図１１Ｂは、第１実施形態の半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った断面図である。
【図１２Ａ】図１２Ａは、第１実施形態の半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った断面図である。
【図１２Ｂ】図１２Ｂは、第１実施形態の半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った断面図である。
【図１３Ａ】図１３Ａは、第１実施形態の半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った断面図である。
【図１３Ｂ】図１３Ｂは、第１実施形態の半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った断面図である。
【図１４Ａ】図１４Ａは、第１実施形態の半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った断面図である。
【図１４Ｂ】図１４Ｂは、第１実施形態の半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った断面図である。
【図１５Ａ】図１５Ａは、第１実施形態の半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った断面図である。
【図１５Ｂ】図１５Ｂは、第１実施形態の半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った断面図である。
【図１６Ａ】図１６Ａは、第１実施形態の半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った断面図である。
【図１６Ｂ】図１６Ｂは、第１実施形態の半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った断面図である。
【図１７】図１７は、第１実施形態、及び比較例１、２におけるワード線の平面図及び回路図である。
【図１８】図１８は、第２実施形態の半導体記憶装置のＡ−Ａ’線に沿った断面図である。
【図１９】図１９は、第２実施形態の半導体記憶装置のＢ−Ｂ’線に沿った断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
【０００８】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。ここでは、不揮発性半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．第１実施形態
以下に、第１実施形態の半導体記憶装置について説明する。
【００１０】
１．１  半導体記憶装置の回路ブロック構成
まず、第１実施形態の半導体記憶装置の回路ブロック構成について説明する。図１は、第１実施形態の半導体記憶装置の回路構成を示すブロック図である。半導体記憶装置としてのＮＡＮＤ型フラッシュメモリ１０は、メモリセルアレイ１１、ロウデコーダ１２、ドライバ１３、センスアンプ１４、アドレスレジスタ１５、コマンドレジスタ１６、及びシーケンサ１７を備える。また例えば、ＮＡＮＤ型フラッシュメモリ１０には、外部にＮＡＮＤバスを介してコントローラ２０が接続される。コントローラ２０は、ＮＡＮＤ型フラッシュメモリ１０にアクセスし、ＮＡＮＤ型フラッシュメモリ１０を制御する。
【００１１】
１．１．１  各ブロックの構成
メモリセルアレイ１１は、ロウ及びカラムに対応付けられた複数の不揮発性メモリセルを含む複数のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…ＢＬＫｎ（ｎは０以上の整数）を備える。以降、ブロックＢＬＫと記した場合、ブロックＢＬＫ０〜ＢＬＫｎの各々を示すものとする。メモリセルアレイ１１は、コントローラ２０から与えられたデータを記憶する。メモリセルアレイ１１及びブロックＢＬＫの詳細については後述する。
【００１２】
ロウデコーダ１２は、ブロックＢＬＫのいずれかを選択し、更に選択したブロックＢＬＫにおけるワード線を選択する。ロウデコーダ１２の詳細については後述する。
【００１３】
ドライバ１３は、選択されたブロックＢＬＫに対して、ロウデコーダ１２を介して電圧を供給する。
【００１４】
センスアンプ１４は、データの読み出し時には、メモリセルアレイ１１から読み出されたデータＤＡＴをセンスし、必要な演算を行う。そして、このデータＤＡＴをコントローラ２０に出力する。センスアンプ１４は、データの書き込み時には、コントローラ２０から受信した書き込みデータＤＡＴを、メモリセルアレイ１１に転送する。
【００１５】
アドレスレジスタ１５は、コントローラ２０から受信したアドレスＡＤＤを保持する。アドレスＡＤＤは、動作対象のブロックＢＬＫを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線を指示するページアドレスを含む。コマンドレジスタ１６は、コントローラ２０から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１７に書き込み動作を命ずる書き込みコマンド、及び読み出し動作を命ずる読み出しコマンドなどを含む。
【００１６】
シーケンサ１７は、コマンドレジスタ１６に保持されたコマンドＣＭＤに基づいて、ＮＡＮＤ型フラッシュメモリ１０の動作を制御する。具体的には、シーケンサ１７は、コマンドレジスタ１６に保持された書き込みコマンドに基づいて、ロウデコーダ１２、ドライバ１３、及びセンスアンプ１４を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタに書き込みを行う。シーケンサ１７は、またコマンドレジスタ１６に保持された読み出しコマンドに基づいて、ロウデコーダ１２、ドライバ１３、及びセンスアンプ１４を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタから読み出しを行う。
【００１７】
ＮＡＮＤ型フラッシュメモリ１０には、前述したように、ＮＡＮＤバスを介してコントローラ２０が接続される。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。具体的には、ＮＡＮＤバスは、例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、入出力信号Ｉ／Ｏ、及びレディ／ビジー信号Ｒ／Ｂｎを通信するバスを含む。入出力信号Ｉ／Ｏは８ビットのバス幅で伝送される。入出力信号Ｉ／Ｏは、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴ等を通信する。
【００１８】
１．１．２  メモリセルアレイ１１の回路構成
前述したように、メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎを備える。ブロックＢＬＫ０〜ＢＬＫｎの各々は、同じ構成を有する。以下に、１つのブロックＢＬＫの回路構成を説明する。
【００１９】
図２は、メモリセルアレイ１１が有するブロックＢＬＫの回路図である。図示するように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含む。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０〜ＳＵ３の各々を示すものとする。ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
【００２０】
ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ０〜ＭＴ７及び選択トランジスタＳＴ１、ＳＴ２を含む。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ７の各々を示すものとする。メモリセルトランジスタ（以下、メモリセルとも記す）ＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
【００２１】
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対して、ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えば１つのセレクトゲート線ＳＧＳに接続される。選択トランジスタＳＴ２のゲートは、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０〜ＳＧＳ３に接続されてもよい。また、ブロックＢＬＫ内のストリングユニットＳＵ０〜ＳＵ３にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に接続される。
【００２２】
また、メモリセルアレイ１１は、複数のブロックＢＬＫ０〜ＢＬＫｎ間でビット線ＢＬ０〜ＢＬ（Ｌ−１）を共有する。但し、Ｌは２以上の自然数である。ブロックＢＬＫ内の複数のストリングユニットＳＵ０〜ＳＵ３において、各ビット線ＢＬは、同一列にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインに共通に接続される。すなわち、各ビット線ＢＬは、同一列の複数のストリングユニットＳＵ０〜ＳＵ３間でＮＡＮＤストリングＮＳを共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。つまり、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。
【００２３】
また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。
【００２４】
ストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴは、セルユニットＣＵと称される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶し、２ビットデータを記憶する場合に２ページデータを、３ビットデータを記憶する場合に３ページデータをそれぞれ記憶する。
【００２５】
なお、メモリセルアレイ１１の構成は、上記の構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵは、任意の個数に設定可能である。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、及び選択ゲートトランジスタＳＴ１及びＳＴ２の各々も、任意の個数に設定可能である。
【００２６】
メモリセルアレイ１１の構成については、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２７】
１．２  半導体記憶装置の構造
次に、第１実施形態の半導体記憶装置の構造について説明する。図３は、第１実施形態の半導体記憶装置の一部を示す平面図である。図４は、図３におけるＡ−Ａ’線に沿った断面図である。図５は、図３におけるＢ−Ｂ’線に沿った断面図である。図３〜図５を含むその他の図面において、相互に直交（または交差）し、半導体基板面に平行な２方向をＸ方向（Ａ−Ａ’線方向）及びＹ方向（Ｂ−Ｂ’線方向）とし、これらＸ方向及びＹ方向（ＸＹ面）に対して直交（または交差）する方向をＺ方向とする。なお、図３〜図５ではビット線を省略している。
【００２８】
図３に示すように、半導体記憶装置は、メモリアレイ領域１００及びフックアップ領域２００を有する。メモリアレイ領域１００及びフックアップ領域２００は、Ｙ方向に複数配列される。各々のメモリアレイ領域１００及びフックアップ領域２００は、Ｘ方向に延伸するスリット（分離領域）ＳＬＴにより分離される。なお、メモリアレイ領域１００及びフックアップ領域２００を分離するスリットＳＬＴの数は任意である。
【００２９】
メモリアレイ領域１００及びフックアップ領域２００には、Ｘ方向に延伸し、Ｚ方向に積層された複数の導電層３４、３５_０、３５_１、３５_２、３５_３、３６が設けられる。複数の導電層のＸ方向の両端及びＹ方向の両端には、すなわち複数の導電層の周囲には、電極層３４Ｈ、３５_０Ｈ、３５_１Ｈ、３５_２Ｈ、３５_３Ｈ、３６Ｈがそれぞれ設けられる。
【００３０】
メモリアレイ領域１００は、複数のメモリピラーＭＰを有する。複数のメモリピラーＭＰは、例えば、ＸＹ方向に対して千鳥状に配列されている。メモリピラーＭＰの数は任意である。
【００３１】
引き出し領域２００は、複数の導電層３４、３５_０、３５_１、３５_２、３５_３、３６の端部に設けられた電極層３４Ｈ、３５_０Ｈ、３５_１Ｈ、３５_２Ｈ、３５_３Ｈ、３６Ｈを有する。電極層３４Ｈ、３５_０Ｈ〜３５_３Ｈ、３６Ｈ上には、複数のコンタクトプラグＣＰ１がそれぞれ設けられる。コンタクトプラグＣＰ１は、Ｚ方向に延伸し、Ｘ方向に配列されている。なお、図３では、メモリアレイ領域１００の両端側にフックアップ領域２００が設けられた例を示したが、これに限るわけではなく、メモリアレイ領域１００の片側だけにフックアップ領域２００が設けられる場合もある。
【００３２】
以下に、図４及び図５を参照して、半導体記憶装置の断面構造を説明する。半導体基板（例えば、シリコン単結晶基板）３０上には、絶縁層３１が設けられる。絶縁層３１上には、導電層３２が設けられる。導電層３２は、ソース線ＳＬとして機能する。絶縁層３１は、例えばシリコン酸化層を含む。導電層３２は、例えば多結晶シリコンあるいはタングステン（Ｗ）を含む。
【００３３】
導電層３２上には、複数の絶縁層３３と、複数の導電層３４、３５_０、３５_１、３５_２、３５_３、３６とがＺ方向に交互に積層された積層体が設けられる。導電層３４、３５_０〜３５_３、３６は、半導体基板３０面に平行な平板形状を有し、Ｘ方向に延伸している。絶縁層３３は、例えばシリコン酸化層を含む。導電層３４、３５_０〜３５_３、３６は、例えば、不純物が添加された多結晶シリコンを含む。
【００３４】
複数の絶縁層３３、及び複数の導電層３４、３５_０〜３５_３、３６には、Ｚ方向に延伸した柱状体のメモリピラーＭＰが設けられる。メモリピラーＭＰの一端は導電層（ソース線ＳＬ）３２に接続される。メモリピラーＭＰの他端は、最上層の絶縁層３３の上面に達する。すなわち、メモリピラーＭＰは、絶縁層３３上面から、選択ゲート線ＳＧＤ、複数のワード線ＷＬ０〜ＷＬ３、選択ゲート線ＳＧＳ、及び複数の絶縁層３３を通り、ソース線ＳＬに達している。メモリピラーＭＰの詳細については後述する。
【００３５】
絶縁層３３上には、絶縁層３７が設けられる。メモリピラーＭＰの他端上の絶縁層３７には、Ｚ方向に延伸したコンタクトプラグＣＰ２が設けられる。コンタクトプラグＣＰ２は、例えばビット線ＢＬ（不図示）に接続される。絶縁層３７は、例えばシリコン酸化層を含む。コンタクトプラグＣＰ２は、例えばタングステン（Ｗ）を含む。
【００３６】
また、図４に示すように、フックアップ領域２００では、導電層３４、３５_０〜３５_３、３６が、Ｘ方向に順に階段状に設けられた領域（以下、階段領域または接続領域と記す）をそれぞれ有する。導電層３４、３５_０〜３５_３、３６の階段領域には、電極層３４Ｈ、３５_０Ｈ〜３５_３Ｈ、３６Ｈがそれぞれ設けられる。換言すると、図４に示すように、導電層３４、３５_０〜３５_３、３６のＸ方向の両端には、電極層３４Ｈ、３５_０Ｈ〜３５_３Ｈ、３６Ｈがそれぞれ設けられる。さらに、図５に示すように、導電層３４、３５_０〜３５_３、３６のＹ方向の両端にも、電極層３４Ｈ、３５_０Ｈ〜３５_３Ｈ、３６Ｈがそれぞれ設けられる。すなわち、電極層３４Ｈ、３５_０Ｈ〜３５_３Ｈ、３６Ｈは、導電層３４、３５_０〜３５_３、３６の周囲にそれぞれ設けられる。電極層３４Ｈ、３５_０Ｈ〜３５_３Ｈ、３６のＺ方向の厚さは、導電層３４、３５_０〜３５_３、３６のＺ方向の厚さとそれぞれ同じである。
【００３７】
導電層３４及び電極層３４Ｈは、選択ゲート線ＳＧＳとして機能する。導電層３５_０及び電極層３５_０Ｈは複数のワード線ＷＬ０として機能し、導電層３５_１及び電極層３５_１Ｈは複数のワード線ＷＬ１として、導電層３５_２及び電極層３５_２Ｈは複数のワード線ＷＬ２として、導電層３５_３及び電極層３５_３Ｈは複数のワード線ＷＬ３として、導電層３６及び電極層３６Ｈは選択ゲート線ＳＧＤとしてそれぞれ機能する。
【００３８】
フックアップ領域２００の導電層３４、３５_０〜３５_３、３６及び階段領域上には、絶縁層３７が設けられる。電極層３４Ｈ、３５_０Ｈ〜３５_３Ｈ、３６Ｈ上の絶縁層内３７には、Ｚ方向に延伸したコンタクトプラグＣＰ１が設けられる。コンタクトプラグＣＰ１は、絶縁層３７の上面から電極層３４Ｈ、３５_０Ｈ〜３５_３Ｈ、３６Ｈにそれぞれ達する。すなわち、コンタクトプラグＣＰ１は、電極層３４Ｈ、３５_０Ｈ〜３５_３Ｈ、３６Ｈを介して導電層３４、３５_０〜３５_３、３６にそれぞれ電気的に接続される。なお、電極層３４Ｈ、３５_０Ｈ〜３５_３Ｈ、３６ＨのＸ方向の長さは、コンタクトプラグＣＰ１の外径より長い。コンタクトプラグＣＰ１は、例えばタングステン（Ｗ）を含む。
【００３９】
メモリアレイ領域１００及びフックアップ領域２００のＹ方向の両端には、ＸＺ面に平行な平板形状を有し、Ｘ方向に延伸するスリットＳＬＴが設けられる。スリットＳＬＴは、Ｙ方向に配列される複数のメモリアレイ領域１００及びフックアップ領域２００の各々の間を分離する。すなわち、スリットＳＬＴは、メモリアレイ領域１００及びフックアップ領域２００毎に、ワード線ＷＬ０〜ＷＬ３、及び選択ゲート線ＳＧＳ、ＳＧＤを分離する。
【００４０】
１．２．１  メモリセルアレイの構造
次に、メモリセルアレイ（複数のメモリピラーＭＰ）の構造を詳述する。図６は、メモリセルアレイにおけるＹ方向に沿ったメモリピラーの断面図である。ここでは、絶縁層を省略している。
【００４１】
メモリセルアレイは、複数のＮＡＮＤストリングＮＳを有する。ＮＡＮＤストリングＮＳの一端は導電層（ソース線ＳＬ）３２に接続され、ＮＡＮＤストリングＮＳの他端はコンタクトプラグＣＰ２に接続されている。ＮＡＮＤストリングＮＳは、選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０〜ＭＴ３、及び選択トランジスタＳＴ２を有する。
【００４２】
導電層３２上には、相互に離隔して積層された導電層（選択ゲート線ＳＧＳ）３４、導電層（ワード線ＷＬ０〜ＷＬ３）３５_０〜３５_３、及び導電層（選択ゲート線ＳＧＤ）３６と、導電層３４、３５_０〜３５_３、３６を貫くメモリピラーＭＰが設けられる。複数のＮＡＮＤストリングＮＳは、導電層３４、３５_０〜３５_３、３６とメモリピラーＭＰとの交差部に形成される。
【００４３】
メモリピラーＭＰは、例えばセル絶縁膜４０、半導体層４１、及びコア絶縁層４２を有する。セル絶縁膜４０は、ブロック絶縁膜４０Ａ、電荷蓄積膜４０Ｂ、及びトンネル絶縁膜（あるいはトンネル酸化膜）４０Ｃを含む。具体的には、メモリピラーＭＰを形成するためのメモリホールの内壁に、ブロック絶縁膜４０Ａが設けられる。ブロック絶縁膜４０Ａの内壁に、電荷蓄積膜４０Ｂが設けられる。電荷蓄積膜４０Ｂの内壁に、トンネル絶縁膜４０Ｃが設けられる。トンネル絶縁膜４０Ｃの内壁に、半導体層４１が設けられる。さらに、半導体層４１の内側に、コア絶縁層４２が設けられる。
【００４４】
このようなメモリピラーＭＰの構成において、メモリピラーＭＰと導電層３４とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電層３５_０〜３５_３とが交差する部分が、それぞれメモリセルトランジスタＭＴ０〜ＭＴ３として機能する。メモリピラーＭＰと導電層３６とが交差する部分が、選択トランジスタＳＴ１として機能する。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ３の各々を示す。
【００４５】
半導体層４１は、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１，ＳＴ２のチャネル層として機能する。
【００４６】
電荷蓄積膜４０Ｂは、メモリセルトランジスタＭＴにおいて、半導体層４１から注入される電荷を蓄積する電荷蓄積膜として機能する。電荷蓄積膜４０Ｂは、例えばシリコン窒化膜を含む。
【００４７】
トンネル絶縁膜４０Ｃは、半導体層４１から電荷蓄積膜４０Ｂに電荷が注入される際、または電荷蓄積膜４０Ｂに蓄積された電荷が半導体層４１へ拡散する際に電位障壁として機能する。トンネル絶縁膜４０Ｃは、例えばシリコン酸化膜を含む。
【００４８】
ブロック絶縁膜４０Ａは、電荷蓄積膜４０Ｂに蓄積された電荷が導電層（ワード線ＷＬ）３５_０〜３５_３へ拡散するのを防止する。ブロック絶縁膜４０Ａは、例えばシリコン酸化膜及びシリコン窒化膜を含む。
【００４９】
１．２．２  ワード線及び選択ゲート線の構造
次に、ワード線ＷＬ０〜ＷＬ３及び選択ゲート線ＳＧＤ、ＳＧＳの平面構造について詳述する。ワード線ＷＬ０〜ＷＬ３及び選択ゲート線ＳＧＤ、ＳＧＳの平面構造は、Ｘ方向の長さがそれぞれ異なるが、その他は同様である。ここでは、ワード線ＷＬ０〜ＷＬ３及び選択ゲート線ＳＧＤ、ＳＧＳのうちのワード線ＷＬ３を例に取り、説明する。
【００５０】
図７は、第１実施形態におけるワード線ＷＬ３の平面図である。図７に示すように、導電層３５_３には、Ｚ方向に延伸した複数のメモリピラーＭＰが設けられる。導電層３５_３のＸ方向の両端、及びＹ方向の両端には、電極層３５_３Ｈが設けられる。すなわち、電極層３５_３Ｈは、導電層３５_３の周囲に配置される。電極層３５_３Ｈは、導電層３５_３にコンタクトし、導電層３５_３に電気的に接続されている。
【００５１】
電極層３５_３Ｈは、導電層３５_３より低い電気抵抗を有する。具体的には、電極層３５_３Ｈは、導電層３５_３より電気抵抗が低い導電材料、例えば、タングステン（Ｗ）、銅（Ｃｕ）あるいはアルミニウム（Ａｌ）などの金属材料を含む。
【００５２】
Ｘ方向において導電層３５_３の一端（階段領域または接続領域）に配置された電極層３５_３Ｈ上には、Ｚ方向に延伸したコンタクトプラグＣＰ１が設けられる。コンタクトプラグＣＰ１は、電極層３５_３Ｈにコンタクトし、電極層３５_３Ｈを介して導電層３５_３に電気的に接続されている。
【００５３】
導電層３５_３及び電極層３５_３Ｈを含むワード線ＷＬ３には、書き込み及び読み出し等の動作時に、コンタクトプラグＣＰ１を介して所定の電圧が印加される。導電層及び電極層を含むワード線ＷＬ０〜ＷＬ２、及び選択ゲート線ＳＧＤ、ＳＧＳにも、同様に書き込み及び読み出し等の動作時に、他のコンタクトプラグＣＰ１を介して所定の電圧がそれぞれ印加される。
【００５４】
なお、導電層３５_３のＸ方向の両端及びＹ方向の両端に設けられる電極層３５_３Ｈは、同じ導電材料（あるいは金属材料）でもよく、あるいは、導電層３５_３のＸ方向の両端とＹ方向の両端とが異なる導電材料（あるいは金属材料）でもよく、あるいは、導電層３５_３のＸ方向の一端、他端、Ｙ方向の一端、他端で導電材料（あるいは金属材料）をそれぞれ選択して用いてもよい。
【００５５】
１．３  半導体記憶装置の製造方法
次に、第１実施形態の半導体記憶装置の製造方法について説明する。図８Ａ、図８Ｂ〜図１６Ａ、図１６Ｂは、第１実施形態の半導体記憶装置の各製造工程における構造の断面図である。図８Ａ、図９Ａ〜図１６Ａは、半導体記憶装置の各製造工程における構造のＡ−Ａ’線に沿った断面図である。図８Ｂ、図９Ｂ〜図１６Ｂは、各製造工程における構造のＢ−Ｂ’線に沿った断面図である。
【００５６】
まず、図８Ａ及び図８Ｂに示すように、半導体基板（例えば、シリコン単結晶基板）３０の上方に導電層３２を形成し、さらに複数の絶縁層３３と、複数の導電層３４、３５_０〜３５_３、３６との積層体を形成する。具体的には、例えば、ＣＶＤ（Chemical vapor deposition）法（あるいはＡＬＤ（Atomic layer deposition）法）により、図８Ａ及び図８Ｂに示すように、半導体基板３０上に絶縁層３１を形成する。さらに、絶縁層３１上に導電層３２を形成する。続いて、例えば、ＣＶＤ（あるいはＡＬＤ）法により、導電層３２上に、複数の絶縁層３３と複数の導電層３４、３５_０〜３５_３、３６とを交互に積層する。
【００５７】
次に、図９Ａ及び図９Ｂに示すように、フックアップ領域２００において、積層体の導電層３４、３５_０〜３５_３、３６にコンタクトを取るための階段領域を形成する。具体的には、フォトリソグラフィ法により積層体の導電層３４、３５_０〜３５_３、３６を階段状にエッチングして、図９Ａに示すように、導電層３４、３５_０〜３５_３、３６のそれぞれにＸ方向に順に引き出された階段領域を形成する。なお、この工程では、図９Ｂに示すように、Ｂ−Ｂ’線に沿った断面構造は前工程のまま維持される。
【００５８】
次に、図１０Ａ及び図１０Ｂ〜図１２Ａ及び図１２Ｂに示すように、導電層３４、３５_０〜３５_３、３６の端部（階段領域）に電極層３４Ｈ、３５_０〜３５_３Ｈ、３６Ｈを形成する。具体的には、例えば、硝酸とフッ酸の混合液を用いたウェットエッチングにより、図１０Ａに示すように、導電層（多結晶シリコン層）３４、３５_０〜３５_３、３６の端部を除去する。これにより、絶縁層３３間に凹み部５１を形成する。なお、この工程では、図１０Ｂに示すように、Ｂ−Ｂ’線に沿った断面構造は前工程のまま維持される。
【００５９】
続いて、例えば、ＣＶＤ（あるいはＡＬＤ）法により、図１０Ａ及び図１０Ｂに示した構造上に、すなわち凹み部５１を含む絶縁層３３上に、図１１Ａ及び図１１Ｂに示すように、金属層、例えばタングステン層５２を形成する。これにより、凹み部５１にタングステン層５２を埋める。
【００６０】
続いて、例えば、ＲＩＥ法により、凹み部５１以外の余分なタングステン層５２を除去し、凹み部５１にタングステン層５２を残す。これにより、図１２Ａに示すように、導電層３４、３５_０〜３５_３、３６の階段領域に、電極層３４Ｈ、３５_０Ｈ〜３５_３Ｈ、３６Ｈをそれぞれ形成する。
【００６１】
次に、図１３Ａ及び図１３Ｂに示すように、積層体にメモリピラーＭＰを形成する。具体的には、例えばＲＩＥ法により、複数の絶縁層３３及び複数の導電層３４、３５_０〜３５_３、３６内にメモリホールを形成する。続いて、例えば、ＣＶＤ（あるいはＡＬＤ）法により、メモリホールの内壁にセル絶縁膜４０を形成し、さらにセル絶縁膜４０の内壁に半導体層４１を形成する。メモリピラーの詳細は、図６に示した通りである。
【００６２】
次に、図１４Ａ及び図１４Ｂに示すように、Ｘ方向において積層体を分離するスリットＳＬＴを形成する。具体的には、例えばＲＩＥ法により、複数の絶縁層３３及び複数の導電層３４、３５_０〜３５_３、３６にＸ方向に延伸するスリット用の溝５３を形成する。
【００６３】
次に、図１５Ａ、図５０Ｂ、図１６Ａ及び図１６Ｂに示すように、導電層３４、３５_０〜３５_３、３６のＹ方向の端部に電極層３４Ｈ、３５_０〜３５_３Ｈ、３６Ｈを形成する。具体的には、例えば、硝酸とフッ酸の混合液を用いたウェットエッチングにより、図１５Ｂに示すように、スリット用溝５３を介して導電層（多結晶シリコン層）３４、３５_０〜３５_３、３６の端部を除去する。これにより、絶縁層３３間に凹み部５４を形成する。なお、この工程では、図１３Ａに示すように、Ａ−Ａ’線に沿った断面構造は前工程のまま維持される。
【００６４】
続いて、例えば、ＣＶＤ（あるいはＡＬＤ）法により、図１５Ａ及び図１５Ｂに示した構造上に金属層、例えばタングステン層を形成する。これにより、凹み部５４にタングステン層を埋める。続いて、例えばＲＩＥ法により、凹み部５４以外の余分なタングステン層を除去し、凹み部５４にタングステン層を残す。これにより、図１６Ｂに示すように、導電層３４、３５_０〜３５_３、３６の端部に、電極層３４Ｈ、３５_０Ｈ〜３５_３Ｈ、３６Ｈをそれぞれ形成する。
【００６５】
次に、図４及び図５に示すように、フックアップ領域２００における階段領域に形成された電極層３４Ｈ、３５_０Ｈ〜３５_３Ｈ、３６Ｈ上にコンタクトプラグＣＰ１を形成する。具体的には、スリット用溝５３を絶縁層で埋めてスリットＳＬＴを形成する。さらに、メモリピラーＭＰ、積層体、及び階段領域上に絶縁層３７を形成する。
【００６６】
続いて、ＲＩＥ法により、電極層３４Ｈ、３５_０Ｈ〜３５_３Ｈ、３６Ｈ上の絶縁層３３、３７をエッチングし、コンタクトプラグ用の孔を空ける。続いて、ＣＶＤ法により、コンタクト用孔にタングステンをそれぞれ埋める。これにより、電極層３４Ｈ、３５_０Ｈ〜３５_３Ｈ、３６Ｈ上にコンタクトプラグＣＰ１を形成する。同様に、ＲＩＥ法により、メモリピラーＭＰ上の絶縁層３７をエッチングし、コンタクトプラグ用の孔を空ける。続いて、ＣＶＤ法により、コンタクト用孔にタングステンをそれぞれ埋める。これにより、メモリピラーＭＰ上にコンタクトプラグＣＰ２を形成する。なお、コンタクトプラグＣＰ１、ＣＰ２の形成は、別々に行ってもよいし、同時に行ってもよい。
【００６７】
その後、ビット線、その他の配線、及び絶縁層等を形成し、半導体記憶装置の製造が終了する。
【００６８】
１．４  実施形態の効果
第１実施形態によれば、書き込み及び読み出し等の動作信頼性を向上させることができる半導体記憶装置を提供できる。
【００６９】
以下に、第１実施形態に対する比較例を参照して、第１実施形態の効果について詳述する。
【００７０】
図１７は、第１実施形態、及び比較例１、２におけるワード線の平面構造を示す模式図及び回路図である。ここでは、ワード線ＷＬ３を例に示すが、その他のワード線及び選択ゲート線も同様である。また、図１７に示す回路図は、ワード線ＷＬ３の抵抗を調べるための簡易的な等価回路であり、Ｘ方向の両端に配置されたコンタクトプラグＣＰ１間の抵抗を示す。
【００７１】
図１７（ａ）は、図７と同様であり、第１実施形態におけるワード線ＷＬ３の平面構造を示し、図１７（ｂ）は、図１７（ａ）に示したワード線ＷＬ３の等価回路を示す。図１７（ｃ）は、比較例１におけるワード線ＷＬ３の平面構造を示し、図１７（ｄ）は、図１７（ｃ）に示したワード線ＷＬ３の等価回路を示す。さらに、図１７（ｅ）は、比較例２におけるワード線ＷＬ３の平面構造を示し、図１７（ｆ）は、図１７（ｅ）に示したワード線ＷＬ３の等価回路を示す。
【００７２】
図１７（ａ）に示す第１実施形態のワード線ＷＬ３は、中央部に例えば導電層（多結晶シリコン層）３５_３が設けられ、Ｙ方向の両端及びＸ方向の両端に電極層（タングステン）３５_３Ｈが設けられる。このとき、図１７（ｂ）に示すような等価回路となる。Ｒｍは電極層３５_３Ｈの抵抗を示し、Ｒｐは導電層３５_３の抵抗を示す。抵抗Ｒｍは抵抗Ｒｐより抵抗が低く、Ｒｍ＜Ｒｐが成り立つ。図１７（ａ）の構造では、両端に配置されたコンタクトプラグＣＰ１間の抵抗は、Ｒｍで表せる。
【００７３】
図１７（ｃ）に示す比較例１のワード線ＷＬは、中央部及び両端に多結晶シリコン層からなる導電層３５_３が設けられる。すなわち、ワード線ＷＬの全領域が導電層３５_３で形成される。このとき、図１７（ｄ）に示すような等価回路となる。この等価回路では、図１７（ｂ）に示した回路と比べて両端の抵抗がＲｍからＲｐになる図１７（ｃ）の構造では、両端に配置されたコンタクトプラグＣＰ１間の抵抗は、Ｒｐで表せる。
【００７４】
図１７（ｅ）に示す比較例２のワード線ＷＬは、中央部に多結晶シリコン層からなる導電層３５_３が設けられ、Ｙ方向の両端に電極層（タングステン）３５_３Ｈが設けられる。このとき、図１７（ｆ）に示すような等価回路となる。Ｒｐｍは、導電層３５_３と電極層３５_３Ｈとの界面抵抗を示し、抵抗Ｒｐより低く、抵抗Ｒｍより高い。なお、抵抗Ｒｐｍは抵抗Ｒｍより低く設定することも可能であるが、ここでは、Ｒｍ＜Ｒｐｍ＜Ｒｐとして説明する。図１７（ｅ）の構造では、両端に配置されたコンタクトプラグＣＰ１間の抵抗は、“Ｒｍ＋２・Ｒｐｍ”で表せる。よって、ワード線のＸ方向の両端に配置されたコンタクトプラグＣＰ１間の抵抗は、図１７（ａ）に示した構造が最も低い。
【００７５】
またここで、実際に、ワード線によって電圧が印加される経路、例えば、一端に配置されたコンタクトプラグＣＰ１から他端側に配置されたメモリピラーＭＰまでの抵抗について説明する。
【００７６】
図１７（ａ）に示した構造では、コンタクトプラグＣＰ１からメモリピラーＭＰ間の抵抗は、“Ｒｍ＋Ｒｐｍ”で表せる。図１７（ｃ）に示した構造では、コンタクトプラグＣＰ１からメモリピラーＭＰ間の抵抗は、Ｒｐで表せる。図１７（ｅ）に示した構造では、コンタクトプラグＣＰ１からメモリピラーＭＰ間の抵抗は、“Ｒｍ＋２・Ｒｐｍ”で表せる。ここで、抵抗Ｒｐは、“Ｒｍ＋Ｒｐｍ”と比べても十分に高い。よって、コンタクトプラグＣＰ１からメモリピラーＭＰまでの抵抗は、図１７（ａ）の構造が最も低い。
【００７７】
したがって、第１実施形態における選択ゲートＳＧＳ、ワード線ＷＬ０〜ＷＬ３、及び選択ゲートＳＧＤの回路抵抗は、比較例１、２の回路抵抗より低くなる。これにより、ワード線及び選択ゲート線の抵抗を低減できるため、ワード線及び選択ゲート線における抵抗による電圧降下を抑制でき、ワード線及び選択ゲート線において電圧が安定するまでの時間も短縮できる。この結果、第１実施形態の半導体記憶装置では、書き込み及び読み出し等の動作信頼性を向上させることが可能である。
【００７８】
２．第２実施形態
次に、第２実施形態の半導体記憶装置について説明する。第２実施形態では、選択ゲート線ＳＧＳとワード線ＷＬ０間、ワード線ＷＬ０〜ＷＬ３間、及びワード線ＷＬ３と選択ゲートＳＧＤ間に空洞を設けた半導体記憶装置について説明する。
【００７９】
第２実施形態の半導体記憶装置の平面図は、図３と同様である。図１８は、第２実施形態の半導体記憶装置のＡ−Ａ’線に沿った断面図である。図１９は、Ｂ−Ｂ’線に沿った断面図である。なお、図１８及び図１９ではビット線を省略している。
【００８０】
図４及び図５に示した第１実施形態において、導電層３４と導電層３５_０間、導電層３５_０〜３５_３間、及び導電層３５_０と導電層３６間の絶縁層３３が、図１８及び図１９に示すように、空洞６１に置き換えられている。その他の構造は、第１実施形態と同様である。
【００８１】
すなわち、図４及び図５に示した第１実施形態では、導電層３２上に絶縁層３３と導電層３４、３５_０〜３５_３、３６とが積層された積層体を設けたが、第２実施形態では、積層体内の絶縁層３３を除去し、導電層３５_０〜３５_３、３６が空洞６１を介して積層された構造とする。
【００８２】
第２実施形態の製造方法は、図１６Ａ及び図１６Ｂに示した構造に対して、絶縁層３３を除去する工程を追加する。具体的には、図１６Ａ及び図１６Ｂに示した工程の後、例えば、フッ酸のエッチング液を用いたウェットエッチングにより、スリットＳＬＴ用溝を介して絶縁層３３を除去する。なお、絶縁層３３の除去により、導電層３４、３５_０〜３５_３、３６間の接触が起こる場合には、フックアップ領域２００に導電層３４、３５_０〜３５_３、３６を支える構造体、例えばメモリピラーと同様な構造体を形成するとよい。その他の工程は、第１実施形態と同様である。
【００８３】
第２実施形態によれば、導電層３４、３５_０〜３５_３、３６間の絶縁層３３を空洞化することにより、導電層３４、３５_０〜３５_３、３６間、すなわち選択ゲートＳＧＳ、ワード線ＷＬ０〜ＷＬ３、及び選択ゲートＳＧＤ間の誘電率を低下させることができる。これにより、複数のワード線間、及びワード線と選択ゲート間に発生する配線間容量を低減でき、配線遅延等を改善することができる。その他の効果は、前述した第１実施形態と同様である。
【００８４】
３．その他変形例等
前記実施形態は、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、ワード線、選択ゲート線等の信号線が平板形状を有し、コンタクトプラグに接続される接続領域を有するその他の半導体メモリ全般に適用でき、さらには半導体メモリ以外の種々の記憶装置に適用できる。
【００８５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８６】
１０…ＮＡＮＤ型フラッシュメモリ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…ドライバ、１４…センスアンプ、１５…アドレスレジスタ、１６…コマンドレジスタ、１７…シーケンサ、２０…コントローラ、３０…半導体基板、３１…絶縁層、３２…導電層、３３…絶縁層、３４，３５_０，３５_１，３５_２，３５_３，３６…導電層、３４Ｈ，３５_０Ｈ，３５_１Ｈ，３５_２Ｈ，３５_３Ｈ，３６Ｈ…電極層、３７…絶縁層、４０…セル絶縁膜、４０Ａ…ブロック絶縁膜、４０Ｂ…電荷蓄積膜、４０Ｃ…トンネル絶縁膜、４１…半導体層、４２…コア絶縁層、５１…凹み部、５２…タングステン層、５３…スリット用溝、５４…凹み部、６１…空洞、１００…メモリアレイ領域、２００…フックアップ領域、ＣＰ１，ＣＰ２…コンタクトプラグ、ＭＰ…メモリピラー、ＳＬＴ…スリット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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