(57)【要約】【課題】  抵抗変化記憶素子の特性と選択素子の特性とを互いに整合させることが可能な不揮発性記憶装置を提供する。【解決手段】  実施形態に係る不揮発性記憶装置は、低抵抗状態及び高抵抗状態を有しメモリセル情報を記憶する第１の２端子型抵抗変化記憶素子１１と、低抵抗状態及び高抵抗状態を有し且つ第１の２端子型抵抗変化記憶素子に直列に接続され且つ選択素子として機能する第２の２端子型抵抗変化記憶素子１２とを含むメモリセル１０と、メモリセルの一端に接続されたワード線ＷＬと、メモリセルの他端に接続されたビット線ＢＬとを備え、メモリセル情報を書き込むときに、メモリセルが選択メモリセルの場合には第２の２端子型抵抗変化記憶素子を低抵抗状態に設定し、メモリセルが非選択メモリセルの場合には第２の２端子型抵抗変化記憶素子を高抵抗状態に設定するように構成されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
低抵抗状態及び高抵抗状態を有し且つ前記低抵抗状態及び前記高抵抗状態に基づくメモリセル情報を記憶する第１の２端子型抵抗変化記憶素子と、低抵抗状態及び高抵抗状態を有し且つ前記第１の２端子型抵抗変化記憶素子に直列に接続され且つ前記第１の２端子型抵抗変化記憶素子を選択するための選択素子として機能する第２の２端子型抵抗変化記憶素子と、を含むメモリセルと、
前記メモリセルの一端に接続されたワード線と、
前記メモリセルの他端に接続されたビット線と、
を備えた不揮発性記憶装置であって、
メモリセル情報を書き込むときに、前記メモリセルが選択メモリセルの場合には前記第２の２端子型抵抗変化記憶素子を低抵抗状態に設定し、前記メモリセルが非選択メモリセルの場合には前記第２の２端子型抵抗変化記憶素子を高抵抗状態に設定するように構成されている
ことを特徴とする不揮発性記憶装置。
【請求項２】
前記第１の２端子型抵抗変化記憶素子が低抵抗状態から高抵抗状態に変化するために必要な第１の電流は、前記第２の２端子型抵抗変化記憶素子が低抵抗状態から高抵抗状態に変化するために必要な第２の電流よりも大きい
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記メモリセルが選択メモリセルである場合に前記メモリセルにメモリセル情報を書き込むときに、前記メモリセルにパルス電圧を印加して、前記第１の２端子型抵抗変化記憶素子及び前記第２の２端子型抵抗変化記憶素子を低抵抗状態にし、且つ、前記メモリセルに前記第２の電流以上で且つ前記第１の電流未満の電流を流すことで前記パルス電圧の印加終了後に前記第１の２端子型抵抗変化記憶素子を低抵抗状態に設定し且つ前記第２の２端子型抵抗変化記憶素子を高抵抗状態に設定し、前記メモリセルに前記第１の電流以上の電流を流すことで前記パルス電圧の印加終了後に前記第１の２端子型抵抗変化記憶素子を高抵抗状態に設定し且つ前記第２の２端子型抵抗変化記憶素子を高抵抗状態に設定する
ことを特徴とする請求項２に記載の不揮発性記憶装置。
【請求項４】
前記メモリセルが選択メモリセルである場合に前記メモリセルからメモリセル情報を読み出すときに、前記メモリセルにパルス電圧を印加することで、前記第１の２端子型抵抗変化記憶素子に高抵抗状態が設定されている場合には前記第２の２端子型抵抗変化記憶素子が高抵抗状態に設定され、前記第１の２端子型抵抗変化記憶素子に低抵抗状態が設定されている場合には前記第２の２端子型抵抗変化記憶素子が低抵抗状態に設定される
ことを特徴とする請求項２に記載の不揮発性記憶装置。
【請求項５】
前記第１の２端子型抵抗変化記憶素子に低抵抗状態が設定され且つ前記第２の２端子型抵抗変化記憶素子に低抵抗状態が設定されている場合には、前記メモリセルに前記第２の電流以上で且つ前記第１の電流未満の電流を流すことで前記パルス電圧の印加終了後に前記第１の２端子型抵抗変化記憶素子を低抵抗状態に設定し且つ前記第２の２端子型抵抗変化記憶素子を高抵抗状態に設定する
ことを特徴とする請求項４に記載の不揮発性記憶装置。
【請求項６】
前記第１の２端子型抵抗変化記憶素子に高抵抗状態が設定され且つ前記第２の２端子型抵抗変化記憶素子に高抵抗状態が設定されている場合には、前記メモリセルに前記第１の電流以上の電流を流すことで前記第１の２端子型抵抗変化記憶素子及び前記第２の２端子型抵抗変化記憶素子を低抵抗状態にし、前記パルス電圧の印加終了後に前記第１の２端子型抵抗変化記憶素子を高抵抗状態に設定し且つ前記第２の２端子型抵抗変化記憶素子を高抵抗状態に設定する
ことを特徴とする請求項４に記載の不揮発性記憶装置。
【請求項７】
前記第２の２端子型抵抗変化記憶素子が高抵抗状態から低抵抗状態に変化する第２の電圧は、前記第１の２端子型抵抗変化記憶素子が高抵抗状態から低抵抗状態に変化する第１の電圧よりも大きい
ことを特徴とする請求項２に記載の不揮発性記憶装置。
【請求項８】
前記メモリセルが選択メモリセルである場合に、前記ワード線に接続された非選択の他のメモリセルに印加される電圧及び前記ビット線に接続された非選択の他のメモリセルに印加される電圧は、前記メモリセルに印加される電圧の半分以下である
ことを特徴とする請求項７に記載の不揮発性記憶装置。
【請求項９】
前記第１の２端子型抵抗変化記憶素子及び前記第２の２端子型抵抗変化記憶素子は、Ｇｅ、Ｓｂ及びＴｅを含有するカルコゲナイド材料、Ｇｅ及びＴｅを含有する層及びＳｂ及びＴｅを含有する層が積層された超格子材料、二元又は三元遷移金属酸化物材料、及び、Ａｕ又はＣｕを含有する酸化物材料又はカルコゲナイド材料から選択される
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項１０】
前記第２の２端子型抵抗変化記憶素子は、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ、Ｂｉ、Ｓ、Ｓｎ、Ｓｉ、Ｐｂ、Ａｓ、Ｓｅ、Ｐｏ、Ｏ、Ｃ及びＮから選択された所定元素を含有し、前記第２の２端子型抵抗変化記憶素子に含有される前記所定元素の濃度は、前記第１の２端子型抵抗変化記憶素子に含有される前記所定元素の濃度よりも高い
ことを特徴とする請求項９に記載の不揮発性記憶装置。
【請求項１１】
前記第１の２端子型抵抗変化記憶素子の一端と前記第２の２端子型抵抗変化記憶素子の一端との間に設けられた第１の発熱素子と、
前記第２の２端子型抵抗変化記憶素子の他端に設けられた第２の発熱素子と、
をさらに備える
ことを特徴とする請求項１に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
抵抗変化記憶素子及び選択素子の直列接続によってメモリセルが構成された不揮発性記憶装置（半導体集積回路装置）が提案されている。
【０００３】
不揮発性記憶装置では、通常、抵抗変化記憶素子として相変化メモリ（Phase Change Memory：ＰＣＭ）素子や超格子型相変化メモリ（Interfacial Phase Change Memory：ｉＰＣＭ）素子等が用いられ、選択素子として整流素子が用いられる。
【０００４】
しかしながら、上述した従来の不揮発性記憶装置では、抵抗変化記憶素子の材料系と選択素子の材料系とが異なっている。そのため、（ａ）互いの電圧−電流特性を合わせることが難しい、（ｂ）スケーリングにおいて互いの電圧及び電流を同じ比率にすることが難しい、（ｃ）互いの温度特性を比例させることが難しい、といった問題がある。
【０００５】
したがって、抵抗変化記憶素子の特性と選択素子の特性とを互いに整合させることが可能な不揮発性記憶装置が望まれている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２０１６−５３５３８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
抵抗変化記憶素子の特性と選択素子の特性とを互いに整合させることが可能な不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００８】
実施形態に係る不揮発性記憶装置は、低抵抗状態及び高抵抗状態を有し且つ前記低抵抗状態及び前記高抵抗状態に基づくメモリセル情報を記憶する第１の２端子型抵抗変化記憶素子と、低抵抗状態及び高抵抗状態を有し且つ前記第１の２端子型抵抗変化記憶素子に直列に接続され且つ前記第１の２端子型抵抗変化記憶素子を選択するための選択素子として機能する第２の２端子型抵抗変化記憶素子と、を含むメモリセルと、前記メモリセルの一端に接続されたワード線と、前記メモリセルの他端に接続されたビット線と、を備えた不揮発性記憶装置であって、メモリセル情報を書き込むときに、前記メモリセルが選択メモリセルの場合には前記第２の２端子型抵抗変化記憶素子を低抵抗状態に設定し、前記メモリセルが非選択メモリセルの場合には前記第２の２端子型抵抗変化記憶素子を高抵抗状態に設定するように構成されている。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る不揮発性記憶装置の構成を模式的に示した断面図である。
【図２】実施形態に係る不揮発性記憶装置の構成を示した電気回路図である。
【図３】実施形態に係る記憶素子及び選択素子として用いる２端子型抵抗変化記憶素子の第１の構成例を模式的に示した断面図である。
【図４】実施形態に係る記憶素子及び選択素子として用いる２端子型抵抗変化記憶素子の第２の構成例を模式的に示した断面図である。
【図５】実施形態に係る不揮発性記憶装置の基本的な動作原理について示した図である。
【図６】実施形態における不揮発性記憶装置のリセットパルス及びセットパルスを示した図である。
【図７】実施形態に係る不揮発性記憶装置におけるメモリセルアレイの構成例を模式的に示した断面図である。
【図８】実施形態に係る不揮発性記憶装置におけるメモリセルアレイの構成例を模式的に示した断面図である。
【図９】実施形態に係るメモリセルの第１の構成例を模式的に示した断面図である。
【図１０】実施形態に係るメモリセルの第２の構成例を模式的に示した断面図である。
【図１１】実施形態に係るメモリセルの第３の構成例を模式的に示した断面図である。
【図１２】実施形態に係る不揮発性記憶装置の書き込み動作例を説明するための図である。
【図１３】実施形態に係る不揮発性記憶装置の書き込み動作例の動作点解析について示した図である。
【図１４】実施形態に係る不揮発性記憶装置の書き込み動作の第１の具体例を示したタイミング図である。
【図１５】実施形態に係る不揮発性記憶装置の書き込み動作の第２の具体例を示したタイミング図である。
【図１６】実施形態に係る不揮発性記憶装置の第１の読み出し動作例を説明するための図である。
【図１７】実施形態に係る不揮発性記憶装置の第１の読み出し動作例の動作点解析について示した図である。
【図１８】実施形態に係る不揮発性記憶装置の第１の読み出し動作例の具体例を示したタイミング図である。
【図１９】実施形態に係る不揮発性記憶装置の第２の読み出し動作例を説明するための図である。
【図２０】実施形態に係る不揮発性記憶装置の第２の読み出し動作例の動作点解析について示した図である。
【図２１】実施形態に係る不揮発性記憶装置の第２の読み出し動作例の具体例を示したタイミング図である。
【図２２】実施形態に係る不揮発性記憶装置の第２の読み出し動作例の具体例を示したタイミング図である。
【図２３】実施形態に係る不揮発性記憶装置を３次元構造の不揮発性記憶装置に適用した場合の等価回路を示した図である。
【図２４】実施形態に係る不揮発性記憶装置を３次元構造の不揮発性記憶装置に適用した場合の構成を模式的に示した平面図である。
【図２５】実施形態に係る不揮発性記憶装置を３次元構造の不揮発性記憶装置に適用した場合の構成を模式的に示した断面図である。
【図２６】実施形態に係る不揮発性記憶装置を３次元構造の不揮発性記憶装置に適用した場合の構成を模式的に示した断面図である。
【図２７】実施形態に係る不揮発性記憶装置を３次元構造の不揮発性記憶装置に適用した場合の構成を模式的に示した断面図である。
【図２８】実施形態に係る不揮発性記憶装置を３次元構造の不揮発性記憶装置に適用した場合の動作を示したタイミング図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して実施形態を説明する。
【００１１】
図１は、実施形態に係る不揮発性記憶装置（半導体集積回路装置）の構成を模式的に示した断面図である。図２は、実施形態に係る不揮発性記憶装置（半導体集積回路装置）の構成を示した電気回路図である。
【００１２】
図１及び図２に示すように、メモリセル１０はワード線ＷＬとビット線ＢＬとの間に設けられており、メモリセル１０の一端がワード線ＷＬに接続され、メモリセル１０の他端がビット線ＢＬに接続されている。メモリセル１０は、第１の２端子型抵抗変化記憶素子１１及び第２の２端子型抵抗変化記憶素子１２の直列接続によって構成されている。第１の２端子型抵抗変化記憶素子１１と第２の２端子型抵抗変化記憶素子１２との間には電極１３が設けられ、第１の２端子型抵抗変化記憶素子１１とワード線ＷＬとの間には電極１４が設けられ、第２の２端子型抵抗変化記憶素子１２とビット線ＢＬとの間には電極１５が設けられている。図２に示すように、複数のメモリセル１０がアレイ状に設けられ、メモリセルアレイが構成されている。
【００１３】
第１の２端子型抵抗変化記憶素子１１は、低抵抗状態及び高抵抗状態（低抵抗状態よりも高い抵抗を有する状態）を有し、低抵抗状態及び高抵抗状態に基づくメモリセル情報を記憶する。第２の２端子型抵抗変化記憶素子１２は、低抵抗状態及び高抵抗状態を有し、第１の２端子型抵抗変化記憶素子１１を選択するための選択素子（セレクタ）として機能する。
【００１４】
上述したように、記憶素子１１及び選択素子１２のいずれも２端子型抵抗変化記憶素子を用いることにより、（ａ）互いの電圧−電流特性を合わせることできる、（ｂ）スケーリングにおいて互いの電圧及び電流を同じ比率にすることができる、（ｃ）互いの温度特性を比例させることができる。すなわち、記憶素子１１の特性と選択素子１２の特性とを互いに整合させることができる。
【００１５】
なお、図１及び図２に示した例では、ワード線ＷＬ側に記憶素子（第１の２端子型抵抗変化記憶素子１１）を設け、ビット線ＢＬ側に選択素子（第２の２端子型抵抗変化記憶素子１２）を設けているが、ワード線ＷＬ側に選択素子（第２の２端子型抵抗変化記憶素子１２）を設け、ビット線ＢＬ側に記憶素子（第１の２端子型抵抗変化記憶素子１１）を設けてもよい。
【００１６】
図３及び図４は、記憶素子１１及び選択素子１２として用いる２端子型抵抗変化記憶素子の構成例を模式的に示した断面図である。
【００１７】
図３に示した第１の構成例では、２端子型抵抗変化記憶素子として相変化メモリ（ＰＣＭ）素子を用いている。具体的には、電極１０ａと電極１０ｂとの間に相変化層１０ｃが設けられている。相変化層１０ｃには、ＧｅxＳｂyＴｅz 等のカルコゲナイド材料が用いられる。
【００１８】
図４に示した第２の構成例では、２端子型抵抗変化記憶素子として超格子型相変化メモリ（ｉＰＣＭ）素子を用いている。具体的には、電極１０ａと電極１０ｂとの間に超格子層１０ｄが設けられている。超格子層１０ｄは、Ｓｂ2Ｔｅ3 層１０ｅ及びＧｅＴｅ層１０ｆの超格子で形成されている。
【００１９】
上述した不揮発性記憶装置において、選択されたメモリセル１０の選択素子１２を低抵抗状態に設定し、非選択のメモリセル１０の選択素子１２を高抵抗状態に設定すれば、選択されたメモリセル１０に対してのみ書き込み及び読み出しを実行することができる。選択されたメモリセル１０の選択素子１２はオン状態である。したがって、選択されたメモリセル１０の記憶素子１１が低抵抗状態であるか高抵抗状態であるかを、選択されたメモリセル１０に電流を流して増幅回路によって判定すれば、不揮発性記憶装置として機能する。
【００２０】
図５は、上述した不揮発性記憶装置の基本的な動作原理について示した図である。図５（ａ）は記憶素子１１の動作を示した図であり、図５（ｂ）は選択素子１２の動作を示した図である。図５（ａ）及び図５（ｂ）のいずれも、横軸は電圧Ｖであり、縦軸は電流Ｉである。
【００２１】
上述したような機能を実現する、すなわち、第１の２端子型抵抗変化記憶素子１１を記憶素子として機能させ、第２の２端子型抵抗変化記憶素子１２を選択素子として機能させるためには、図５（ａ）及び図５（ｂ）に示すように、記憶素子１１が低抵抗状態から高抵抗状態になるために必要な第１のリセット電流Ｉｒｅｓｅｔ１を選択素子１２が低抵抗状態から高抵抗状態になるために必要な第２のリセット電流Ｉｒｅｓｅｔ２よりも大きくなるようにする。具体的には、記憶素子１１と選択素子１２とで材料或いは形状を異ならせる。例えば、選択素子１２がＡｌ、Ｇａ、Ｉｎ、Ｔｌ、Ｂｉ、Ｓ、Ｓｎ、Ｓｉ、Ｐｂ、Ａｓ、Ｓｅ、Ｐｏ、Ｏ、Ｃ及びＮから選択された所定元素を含有し、選択素子１２に含有される所定元素の濃度が記憶素子１１に含有される所定元素の濃度よりも高くなるようにする。これにより、上述した関係を実現することができる。
【００２２】
上述したような電流条件において、メモリセル１０へのメモリセル情報の書き込みは、以下のようにして行われる。
【００２３】
まず、メモリセル１０に電圧・電流パルスを印加して、記憶素子１１及び選択素子１２いずれも低抵抗状態に設定する。続いて、第２のリセット電流Ｉｒｅｓｅｔ２以上で且つ第１のリセット電流Ｉｒｅｓｅｔ２未満の電流をメモリセル１０に流す。これにより、電圧・電流パルスの印加終了後、記憶素子１１は低抵抗状態が維持され、選択素子１２は高抵抗状態に移行する。すなわち、選択素子１２はオフ状態になり、記憶素子１１に対する低抵抗状態への書き込みが終了する。
【００２４】
記憶素子１１に対して高抵抗状態の書き込みを行う場合には、メモリセル１０に電圧・電流パルスを印加して記憶素子１１及び選択素子１２のいずれも低抵抗状態に設定した後、第１のリセット電流Ｉｒｅｓｅｔ１以上の電流をメモリセル１０に流す。これにより、電圧・電流パルスの印加終了後、記憶素子１１及び選択素子１２いずれも高抵抗状態に移行する。すなわち、選択素子１２はオフ状態になり、記憶素子１１に対する高抵抗状態への書き込みが終了する。
【００２５】
なお、上述した書き込み動作において、従来のように、リセットパルスを急峻に立ち下げ、セットパルスをゆっくり立ち下げることは好ましくない。セットパルスでは、リセット状態から電圧を増加させた場合にセット状態に変化するが、その後に第１のリセット電流Ｉｒｅｓｅｔ１よりも大きな電流を流してもリセット状態にはなり難くなる。
【００２６】
図６は、本実施形態におけるリセットパルス及びセットパルスを示した図である。図６（ａ）がリセットパルスであり、図６（ｂ）がセットパルスである。図６に示すように、本実施形態では、リセットパルス及びセットパルスいずれも急峻な立ち下げとなっている。これにより、リセット状態は一定の電圧を印加することでセット状態になり、電流が流れて低抵抗状態に変化する。記憶素子１１は第１のリセット電流Ｉｒｅｓｅｔ１以上の電流によって高抵抗状態となり、選択素子１２は第２のリセット電流Ｉｒｅｓｅｔ２以上の電流によって高抵抗状態となる。このように、本実施形態では、印加パルス電流量の違いによって、記憶素子１１がオン且つ選択素子１２がオフの状態と、記憶素子１１がオフ且つ選択素子１２がオフの状態とを選択することが可能である。
【００２７】
図７及び図８は、本実施形態に係る不揮発性記憶装置におけるメモリセルアレイの構成例を模式的に示した断面図である。図７はワード線に平行な方向の断面図であり、図８はビット線に平行な方向の断面図である。
【００２８】
図７及び図８に示したワード線ＷＬ及びビット線ＢＬを縦方向に交互に配置することにより、３次元のメモリセルアレイを構成することができる。図７及び図８に示した例では、下層側のワード線ＷＬＡとビット線ＢＬとの間及び上層側のワード線ＷＬＢとビット線ＢＬとの間にメモリセル１０が配置されている。
【００２９】
図７及び図８に示した構成において、スタンバイ時には、ワード線ＷＬＡ０−３、ワード線ＷＬＢ０−３及びビット線ＢＬ０−３には全て中間電圧ＶＡを印加しておく。例えば、ワード線ＷＬＢ１とビット線ＢＬ１との交点に設けられたメモリセル１０を選択する場合には、ワード線ＷＬＢ１にはＶＡ−ＶＸ／２の電圧を印加し、ビット線ＢＬ１にはＶＡ＋ＶＸ／２の電圧を印加する。その他の非選択のワード線ＷＬ及びビット線ＢＬは、中間電圧ＶＡに維持する。これにより、選択されたメモリセル１０には電圧ＶＸが印加され、その他の非選択のメモリセル１０には電圧ＶＸ／２（半選択電圧）或いは電圧ゼロが印加される。具体的には、ワード線ＷＬＢ１に接続された非選択のメモリセル１０及びビット線ＢＬ１に接続された非選択のメモリセル１０には、電圧ＶＸ／２（半選択電圧）が印加される。したがって、半選択のメモリセル１０に選択メモリセル１０の印加電圧の半分の電圧が印加されても選択素子１２がオン状態にならないように、印加電圧を設定する必要がある。記憶素子１１が低抵抗状態の場合、メモリセル１０に印加される電圧の大部分が選択素子１２に印加される。このような状況においても、半選択のメモリセル１０の選択素子１２がオン状態とならないように、印加電圧を設定する必要がある。したがって、本実施形態では、記憶素子１１が高抵抗状態から低抵抗状態になる電圧（セット電圧Ｖｓｅｔ１）に比べて、選択素子１２が高抵抗状態から低抵抗状態になる電圧（セット電圧Ｖｓｅｔ２）が十分に大きいことが好ましい。
【００３０】
次に、本実施形態におけるメモリセル１０の構成例について説明する。
【００３１】
図９、図１０及び図１１はそれぞれ、メモリセル１０の第１、第２及び第３の構成例を模式的に示した断面図である。第１、第２及び第３の構成例いずれも、図３及び図４ですでに述べたように、記憶素子１１及び選択素子１２に相変化メモリ（ＰＣＭ）素子或いは超格子型相変化メモリ（ｉＰＣＭ）素子を用いる。
【００３２】
図９に示した第１の構成例では、選択素子１２に対して、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ、Ｂｉ、Ｓ、Ｓｎ、Ｓｉ、Ｐｂ、Ａｓ、Ｓｅ、Ｐｏ、Ｏ、Ｃ及びＮから選択された所定元素をより多くドーピングする。通常、相変化メモリ（ＰＣＭ）素子や超格子型相変化メモリ（ｉＰＣＭ）素子に用いるカルコゲナイド材料では、上述したような所定元素をドーピングすることにより、リセット電流を減少させ且つセット電圧を増加させることができるためである。これは、次のように考えられる。一般的に、ドーピングによってカルコゲナイド材料の抵抗率が増加する。そのため、セット状態にするためのトリガ電流が一定値に達するまでに大きな電圧が必要となり、セット電圧が上昇する。或いは、スイッチする箇所以外の箇所の抵抗も増加するため、実質的に必要な電圧が増加する。また、発熱量はＩＲ2 で決まるため、抵抗Ｒが増加すると、小さい電流Ｉでも発熱量が大きくなる。そのため、リセット電流が低減する。
【００３３】
本実施形態の第１の２端子型抵抗変化記憶素子（記憶素子１１）及び第２の２端子型抵抗変化記憶素子（選択素子１２）は、上述したようにリセット電流及びセット電流を制御することができれば、二元又は三元遷移金属酸化物材料（ＴａＯx 、ＨｆＯx 、ＷＯx 、等）、或いは、Ａｕ又はＣｕを含有する酸化物材料又はカルコゲナイド材料を用いることも可能である。以下に示す第２の構成例及び第３の構成例では、このような材料を用いても、上述したようなリセット電流及びセット電流の制御が可能である。
【００３４】
図１０に示した第２の構成例では、記憶素子１１と選択素子１２との間に発熱素子用の電極１３を設け、選択素子１２とビット線ＢＬとの間に発熱素子用の電極１５を設けている。すなわち、第２の構成例では、選択素子１２の両側に発熱素子を設け、記憶素子１１の片側に発熱素子を設けている。このような構成により、記憶素子１１に比べて選択素子１２により多くの熱エネルギーを与えることができる。その結果、本構成例では、記憶素子１１に比べて小さい電流で選択素子１２をリセット状態にすることができる。
【００３５】
図１１に示した第３の構成例では、選択素子１２のプラグ形状を細くしている。すなわち、選択素子１２の断面積（水平方向の断面積）を記憶素子１１の断面積（水平方向の断面積）よりも小さくしている。このように、選択素子１２の断面サイズを小さくすることにより、選択素子１２を高抵抗化することができるため、記憶素子１１に比べて小さい電流で選択素子１２をリセット状態にすることができる。
【００３６】
次に、本実施形態に係る不揮発性記憶装置の書き込み動作について説明する。
【００３７】
図１２は、本実施形態に係る不揮発性記憶装置の書き込み動作例を説明するための図である。すなわち、選択されたメモリセルにメモリセル情報（低抵抗状態に対応した情報、高抵抗状態に対応した情報）を書き込むときの動作を説明するための図である。
【００３８】
スタンバイ期間では、記憶素子１１はオン状態（低抵抗状態）及びオフ状態（高抵抗状態）のいずれかであり、選択素子１２はオフ状態（高抵抗状態）である。セット／リセット期間では、選択されたメモリセル１０の両端にパルス電圧・電流を印加して、記憶素子１１及び選択素子１２をいずれもオン状態（低抵抗状態）にする。その後のリセット電流の値に応じて、パルス電圧・電流の印加終了後の記憶素子１１及び選択素子１２の状態が制御される。すなわち、記憶素子１１がオン状態及びオフ状態のいずれかに設定され、選択素子１２がオフ状態に設定される。
【００３９】
図１３は、上述した動作を説明するための動作点解析について示した図である。図１３（ａ）及び図１３（ｂ）において、左側に示された電圧（Ｖ）及び電流（Ｉ）は記憶素子１１のオン状態及びオフ状態での特性であり、右側に示された電圧（Ｖ）及び電流（Ｉ）は選択素子１２のオン状態及びオフ状態での特性である。また、図１３（ａ）及び図１３（ｂ）において、横軸は記憶素子１１及び選択素子１２の直列接続に印加される電圧に対応している。
【００４０】
記憶素子１１及び選択素子１２の直列接続に電圧を印加した場合に、左側の電流特性と右側の電流特性との交差点が、記憶素子１１に流れる電流と選択素子１２に流れる電流との一致点である。そして、図の左端から当該一致点までの電圧が記憶素子１１に印加される電圧（分圧）であり、図の右端から当該一致点までの電圧が選択素子１２に印加される電圧（分圧）である。
【００４１】
図１３（ａ）に示すように、選択素子１２がオフ状態のときに（Ｖｓｅｔ１＋Ｖｓｅｔ２）以上の電圧が印加されると、記憶素子１１及び選択素子１２いずれもオン状態になる。このときの電流はＩｒｅｓｅｔ２以上で且つＩｒｅｓｅｔ１未満であるため、パルス電圧・電流の印加終了後、選択素子１２はオフ状態となり、記憶素子１１はオン状態となる。すなわち、セット書き込みが終了する。
【００４２】
図１３（ｂ）に示すように、印加電圧を増加させると、記憶素子１１及び選択素子１２ともにＩｒｅｓｅｔ１以上の電流が流れる。そのため、パルス電圧・電流の印加終了後、選択素子１２はオフ状態となり、記憶素子１１もオフ状態となる。すなわち、リセット書き込みが終了する。
【００４３】
図１４は、上述した書き込み動作の第１の具体例を示したタイミング図である。図１４（ａ）はリセット書き込みについて示した図であり、図１４（ｂ）はセット書き込みについて示した図である。
【００４４】
図１４（ａ）に示すように、スタンバイ時に全ノードを０Ｖにしておき、書き込み時には、選択したビット線ＢＬ１のみ電圧を１．４Ｖに上げ、選択したワード線ＷＬＢ１のみを電圧−１．４Ｖに下げる。その結果、選択されたメモリセル（選択ビット線ＢＬ１及び選択ワード線ＷＬＢ１に接続されたメモリセル）にのみ２．８Ｖの電圧が印加される。その結果、リセット書き込みが実行される。
【００４５】
図１４（ｂ）に示すように、スタンバイ時に全ノードを０Ｖにしておき、書き込み時には、選択したビット線ＢＬ１のみ電圧を１．０Ｖに上げ、選択したワード線ＷＬＢ１のみを電圧−１．４Ｖに下げる。その結果、選択されたメモリセル（選択ビット線ＢＬ１及び選択ワード線ＷＬＢ１に接続されたメモリセル）にのみ２．４Ｖの電圧が印加される。その結果、セット書き込みが実行される。
【００４６】
図１５は、上述した書き込み動作の第２の具体例を示したタイミング図である。図１５（ａ）はリセット書き込みについて示した図であり、図１５（ｂ）はセット書き込みについて示した図である。
【００４７】
印加電圧（Ｖｓｅｔ１＋Ｖｓｅｔ２）が高く、記憶素子１１及び選択素子１２がオン状態になった後の電流がＩｒｅｓｅｔ１以上になると、セット動作ができなくなる場合がある。このような場合には、図１５（ｂ）に示すように、（Ｖｓｅｔ１＋Ｖｓｅｔ２）以上の電圧（２．８Ｖ）を印加した後に、印加電圧を２．４Ｖに下げてセット条件にする。このようにして、セット書き込みを実行するようにしてもよい。
【００４８】
次に、本実施形態に係る不揮発性記憶装置の読み出し動作について説明する
選択されたメモリセルからメモリセル情報を読み出すときに、メモリセルにパルス電圧・電流を印加する。そのとき、記憶素子１１が高抵抗状態である場合には、選択素子１２は高抵抗状態を維持する。これは、記憶素子１１及び選択素子１２がいずれも高抵抗状態であるため、記憶素子１１及び選択素子１２で分圧された電圧が、記憶素子１１及び選択素子１２いずれについても低抵抗状態になる電圧とはならないためである。記憶素子１１が低抵抗状態である場合には、選択素子１２は低抵抗状態に移行する。これは、記憶素子１１が低抵抗状態である場合には、メモリセル１０に印加された電圧のほとんどが高抵抗状態の選択素子１２に印加されるため、結果として選択素子１２が低抵抗状態になるためである。
【００４９】
上述したように、メモリセル１０にパルス電圧・電流を印加することで、記憶素子１１が高抵抗状態である場合には選択素子１２は高抵抗状態が維持され、記憶素子１１が低抵抗状態である場合には選択素子１２が低抵抗状態に移行する。そのため、記憶素子１１が高抵抗状態である場合にはメモリセル１０全体も高抵抗状態となり、記憶素子１１が低抵抗状態である場合にはメモリセル１０全体も低抵抗状態でとなる。したがって、メモリセル１０を介してビット線に流れる電流を増幅回路によって検出することで、メモリセル情報を判断することができる。
【００５０】
メモリセル１０へのパルス電圧・電流の印加終了後、選択素子１２がオン状態（低抵抗状態）になっているときには、選択素子１２をオフ状態にする必要がある。そこで、メモリセル１０に第２の電流以上で且つ第１の電流未満の電流を流す。その結果、パルス電圧の印加終了後に、記憶素子１１が低抵抗状態に設定され、選択素子１２は高抵抗状態（オフ状態）に設定される。
【００５１】
また、記憶素子１１が抵抗状態で且つ選択素子１２が低抵抗状態である場合において、選択素子１２をオフ状態にするために必要な第２のリセット電流を流すために必要なメモリセル１０への印加電圧が、記憶素子１１が高抵抗状態で且つ選択素子１２が高抵抗状態のときに記憶素子１１及び選択素子１２を低抵抗状態にするときの電圧よりも高い場合には、記憶素子１１が高抵抗状態で且つ選択素子１２が高抵抗状態のままパルス電圧・電流の印加を終了することができる。ところが、逆に低い場合、すなわち、高抵抗状態の記憶素子１１及び高抵抗状態の選択素子１２がいずれも低抵抗状態になる場合には、読み出された記憶素子１１の状態に応じて再書き込みが必要となる。記憶素子１１が元々低抵抗状態である場合には、第２のリセット電流以上で且つ第１のリセット電流未満の電流をメモリセル１０に流し、記憶素子１１を低抵抗状態に且つ選択素子１２を高抵抗状態（オフ状態）にする必要がある。記憶素子１１が元々高抵抗状態である場合には、第１のリセット電流以上の電流をメモリセル１０に流し、記憶素子１１を高抵抗状態に且つ選択素子１２を高抵抗状態（オフ状態）にする必要がある。
【００５２】
図１６は、本実施形態に係る不揮発性記憶装置の第１の読み出し動作例を説明するための図である。すなわち、選択されたメモリセルからメモリセル情報（低抵抗状態に対応した情報、高抵抗状態に対応した情報）を読み出すときの第１の動作を説明するための図である。図１７は、第１の読み出し動作例の動作点解析について示した図である。図１７の見方は図１３の場合と同様である。図１８は、第１の読み出し動作例の具体例を示したタイミング図である。
【００５３】
図１６に示すように、選択素子１２がオフ状態で読み出しを行う。この場合、図１７に示すように、選択素子１２のセット電圧Ｖｓｅｔ２よりも小さい電圧が、記憶素子１１がオン状態及びオフ状態いずれの場合にも、記憶素子１１に印加される。そのため、記憶素子１１がオフ状態からオン状態にならず、記憶素子１１の記憶情報を保持しながら読み出しが行われる。図１８の例では、選択されたメモリセル１０に１Ｖの電圧が印加されている。選択素子１２のセット電圧が記憶素子１１のセット電圧よりも高く設定されているため、選択素子１２はオン状態にならない。この場合、記憶素子１１及び選択素子１２いずれも情報非破壊の読み出しができるため、読み出し時間を短縮することが可能である。しかしながら、選択素子１２がオフ状態であるため、メモリセルの抵抗は（Ｒｏｎ＋Ｒｏｆｆ）或いは（Ｒｏｆｆ＋Ｒｏｆｆ）である。そのため、抵抗比が２程度であり、高い信号比を得ることが難しいという問題がある。
【００５４】
図１９は、本実施形態に係る不揮発性記憶装置の第２の読み出し動作例を説明するための図である。図２０は、第２の読み出し動作例の動作点解析について示した図である。図２０の見方は図１３の場合と同様である。
【００５５】
第２の読み出し動作例では、図１９に示すように、記憶素子１１への再書き込みが不要な場合（ａ）と、記憶素子１１への再書き込みが必要な場合（ｂ）とがある。再書き込みが不要な場合には、図２０に示すように、読み出し電圧を印加すると、記憶素子１１がオン状態の場合、選択素子１２にＶｓｅｔ２以上の電圧が印加され、選択素子１２がオン状態になる。記憶素子１１がオフ状態の場合には、記憶素子１１及び選択素子１２がいずれもオフ状態であるため、印加電圧が分圧され、記憶素子１１及び選択素子１２にはそれぞれＶｓｅｔ１未満及びＶｓｅｔ２未満の電圧が印加され、記憶素子１１及び選択素子１２はいずれもリセット状態が維持される。したがって、記憶素子１１及び選択素子１２いずれもオン状態であるか、記憶素子１１及び選択素子１２いずれもオフ状態であるため、メモリセル１０が相変化系メモリセルである場合には２〜３桁程度の抵抗比が得られ、メモリセル１０に流れる電流を増幅器によって検出することで、容易にメモリセル情報の判別を行うことができる。その後、選択素子１２をオフ状態にすれば、読み出し動作は終了する。記憶素子１１及び選択素子１２いずれもオフ状態である場合には、読み出し時にメモリセル１０に印加される電圧は、Ｖｓｅｔ１＋Ｖｓｅｔ２未満である。この条件下において、記憶素子１１及び選択素子１２いずれもオン状態である場合の電流がＩｒｅｓｅｔ１未満で且つＩｒｅｓｅｔ２以上であれば、図２１に示すような動作を行い、読み出しパルスを下げると、選択素子１２はリセット状態に戻り、記憶素子１１の状態は維持され、スタンバイ状態に移行させることができる。
【００５６】
しかしながら、記憶素子１１及び選択素子１２いずれもオフ状態である場合、読み出し時にメモリセル１０に印加される電圧は、Ｖｓｅｔ１＋Ｖｓｅｔ２未満である。この条件下において、記憶素子１１及び選択素子１２いずれもオン状態である場合の電流がＩｒｅｓｅｔ２未満であると、両素子のオフ状態を維持しながら、両素子がオンのケースで選択素子１２をリセット状態にすることができない。そのため、図２２に示すように、Ｖｓｅｔ１＋Ｖｓｅｔ２以上の電圧を一旦メモリセル１０に印加して両素子をオン状態にした後、読み出された記憶素子１１の状態がオン状態であれば、Ｉｒｅｓｅｔ２以上で且つＩｒｅｓｅｔ１未満の電流を流し、記憶素子１１をオン状態に且つ選択素子１２をオフ状態にする。読み出された記憶素子１１の状態がオフ状態であれば、Ｉｒｅｓｅｔ１以上の電流を流して、記憶素子１１をオフ状態に且つ選択素子１２をオフ状態にするための再書き込みを行う。
【００５７】
図２３は、上述した不揮発性記憶装置を３次元構造の不揮発性記憶装置に適用した場合の等価回路を示した図である。図２４は、上述した不揮発性記憶装置を３次元構造の不揮発性記憶装置に適用した場合の構成を模式的に示した平面図である。図２５、図２６及び図２７はそれぞれ、図２４のＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線に沿った構成を模式的に示した断面図である。図２８は、上述した不揮発性記憶装置を３次元構造の不揮発性記憶装置に適用した場合の動作を示したタイミング図である。
【００５８】
図２３に示すグローバルビット線ＧＢＬ０及びＧＢＬ１は、図２５、図２６及び図２７に示すように、水平方向（半導体基板（図示せず）の主面に対して平行な方向）に配置されている。図２３に示すローカルビット線ＬＢＬ００、０１、１０及び１１は、垂直方向（半導体基板（図示せず）の主面に対して垂直な方向）に配置されている。ワード線ＷＬ０Ａ〜ＷＬ３Ａ、ＷＬ０Ｂ〜ＷＬ３Ｂ及びＷＬ０〜ＷＬ７は、水平方向に配置されている。また、ローカルビット線ＬＢＬとワード線ＷＬとの交差点に記憶素子１１が設けられており、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間に選択素子１２が設けられている。すでに説明した実施形態と同様に、記憶素子１１及び選択素子１２はいずれも、２端子型抵抗変化記憶素子で形成されている。
【００５９】
図２８に示すように、スタンバイ時には全てのノードが中間電位ＶＡＢに設定され、書き込み時及び読み出し時にはワード線ＷＬとグローバルビット線ＧＢＬとの間に所定の電圧が印加される。そして、すでに説明した実施形態と同様に、選択素子１２をオフ状態からオン状態にして読み出し及び書き込みが行われ、書き込み時には、Ｉｒｅｓｅｔ２以上且つＩｒｅｓｅｔ１未満の電流を流すことで記憶素子１１をオン状態に且つ選択素子１２をオフ状態にし、Ｉｒｅｓｅｔ１以上の電流を流すことで記憶素子１１をオフ状態に且つ選択素子１２をオフ状態にする。
【００６０】
ローカルビット線ＬＢＬには、他の非選択の記憶素子１１も接続されるが、それらを制御するワード線ＷＬの電位をＶＡＢに近い値にしておくことで、非選択の記憶素子１１の誤ったスイッチングやスニーク（sneak）電流等の影響を低減することができる。
【００６１】
このように、本実施形態は、３次元構造の不揮発性記憶装置に適用することも可能である。
【００６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
１０…メモリセル
１１…第１の２端子型抵抗変化記憶素子（記憶素子）
１２…第２の２端子型抵抗変化記憶素子（選択素子）
１３、１４、１５…電極
ＷＬ…ワード線      ＢＬ…ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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