(57)【要約】【課題】  より高性能な半導体装置を提供する。【解決手段】  一実施形態による半導体装置は、第１電流回路と、第１抵抗と、第２抵抗と、第２電流回路と、第３抵抗と、を備える。第１電流回路は、第１電位を使用して第１出力ノードにおいて第１電流を出力するように構成されている。第１抵抗は、第１出力ノードに接続されている。第２抵抗は、第１出力ノードと接続された第１端と、第２端とを有する。第２電流回路は、第１電位より高い第２電位を使用して第２出力ノードにおいて第２電流を出力するように構成されている。第３抵抗は、第２出力ノードと第２抵抗の第２端との間にある。【選択図】      図５
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【特許請求の範囲】
【請求項１】
第１電位を使用して第１出力ノードにおいて第１電流を出力するように構成された第１電流回路と、
前記第１出力ノードに接続された第１抵抗と、
前記第１出力ノードと接続された第１端と、第２端とを有する第２抵抗と、
前記第１電位より高い第２電位を使用して第２出力ノードにおいて第２電流を出力するように構成された第２電流回路と、
前記第２出力ノードと前記第２抵抗の前記第２端との間の第３抵抗と、
を備える半導体装置。
【請求項２】
前記第１電流回路は、第３電位を受け取り、前記第３電位と第１ノードの電位との比較に基づいて前記第１電流を出力するように構成されており、
前記第２電流回路は、前記第３電位を受け取り、前記第３電位と第２ノードの電位との比較に基づいて前記第２電流を出力するように構成されている、
請求項１の半導体装置。
【請求項３】
前記第１電位および前記第２電位は、前記第１電位より低い第４電位から生成される、
請求項１の半導体装置。
【請求項４】
前記第１ノードの電位は、前記第１出力ノードの電位に基づき、
前記第２ノードの電位は、前記第２出力ノードの電位に基づく、
請求項２の半導体装置。
【請求項５】
前記第１電流回路は、
前記第１ノードと接続され、前記第１抵抗とマッチされた第４抵抗をさらに含み、
前記第１ノードにおいて、前記第３電位と前記第１ノードの電位との比較に基づいて第３電流を流するように構成されており、
前記第１電流は、前記第３電流がミラーされた電流であり、
前記第２電流回路は、
前記第２ノードと接続された第７端および第８端を含み、前記第３抵抗とマッチされた第５抵抗と、
前記第５抵抗の前記第８端と接続され、前記第２抵抗とマッチされた第６抵抗と、
をさらに含み、
前記第２ノードにおいて、前記第３電位と前記第２ノードの電位との比較に基づいて第４電流を流すように構成されており、
前記第２電流は、前記第４電流がミラーされた電流である、
請求項４の半導体装置。
【請求項６】
第１メモリセルトランジスタと、
前記第１メモリセルトランジスタと少なくとも１つのトランジスタを介して接続された第１ビット線と、
前記第１ビット線と少なくとも１つのトランジスタを介して接続された第１配線と、
前記第１配線と接続された第３端、および前記第１出力ノードに接続されたゲートを含む第１トランジスタと、
前記第１トランジスタの前記第３端と接続された第４端、第３電位のノードと接続された第５端、および前記第２抵抗の前記第２端と接続されたゲートを含む第２トランジスタと、
前記第１トランジスタの前記第３端と接続された第６端、および前記第２出力ノードと接続されたゲートを含む第３トランジスタと、
をさらに備える請求項１の半導体装置。
【請求項７】
前記第３トランジスタの第７端と接続されたゲート、および第８端を含む第４トランジスタと、
ラッチ回路と、
前記第４トランジスタの前記第８端と前記ラッチ回路との間の第５トランジスタと、
をさらに備える請求項６の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、概して半導体装置に関する。
【背景技術】
【０００２】
不揮発にデータを保持する半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８５０９０１９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
より高性能な半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による半導体装置は、第１電流回路と、第１抵抗と、第２抵抗と、第２電流回路と、第３抵抗と、を備える。第１電流回路は、第１電位を使用して第１出力ノードにおいて第１電流を出力するように構成されている。上記第１抵抗は、上記第１出力ノードに接続されている。上記第２抵抗は、上記第１出力ノードと接続された第１端と、第２端とを有する。上記第２電流回路は、上記第１電位より高い第２電位を使用して第２出力ノードにおいて第２電流を出力するように構成されている。上記第３抵抗は、上記第２出力ノードと上記第２抵抗の上記第２端との間にある。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態の半導体記憶装置の機能ブロック、および関連する要素を示す。
【図２】図２は、第１実施形態の１つのブロックの要素および接続、ならびに関連する要素を示す。
【図３】図３は、第１実施形態での書き込みの結果のメモリセルトランジスタの閾値電圧の分布を示す。
【図４】図４は、第１実施形態のセンスアンプの一部の回路図である。
【図５】図５は、第１実施形態の電位生成回路の機能ブロックを示す。
【図６】図６は、第１実施形態のアンプ回路の回路図である。
【図７】図７は、第１実施形態の電流回路の例示的な回路図である。
【図８】図８は、第１実施形態の電流回路の例示的な回路図である。
【図９】図９は、第１実施形態の半導体記憶装置中の或る動作の間のいくつかのノードの電位を示す。
【図１０】図１０は、第１実施形態の電位生成回路のいくつかのノードの電位を時間に沿って示す。
【図１１】図１１は、参考用の電位生成回路の回路図である。
【図１２】図１２は、参考用の電位生成回路のいくつかのノードの電位を時間に沿って示す。
【発明を実施するための形態】
【０００７】
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。図面は模式的なものである。ある実施形態についての記述は全て、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【０００８】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から記述される。各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。
【０００９】
本明細書および特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的または常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
【００１０】
（第１実施形態）
＜１．１．構成（構造）＞
図１は、第１実施形態の半導体記憶装置（半導体装置）１の機能ブロック、および関連する要素を示す。図１に示されるように、半導体記憶装置１は、メモリコントローラ２によって制御される。半導体記憶装置１は、メモリセルアレイ１１、入出力回路１２、シーケンサ（制御回路）１３、電位生成回路１４、ドライバ１５、ロウデコーダ１６、および１７等の要素を含む。
【００１１】
メモリセルアレイ１１は複数のメモリブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。各ブロックＢＬＫ中のデータは一括して消去される。１つのブロックＢＬＫより小さい単位（例えばブロックＢＬＫの半分）でデータが消去されてもよい。各ブロックＢＬＫは複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）の集合である。各ストリングユニットＳＵは複数のＮＡＮＤストリング（ストリング）ＳＴＲ（ＳＴＲ０、ＳＴＲ１、…）の集合である。ストリングＳＴＲは、複数のメモリセルトランジスタＭＴを含む。
【００１２】
メモリセルアレイ１１はさらに、図示せぬ種種々配線を含む。種々の配線は、ソース線ＣＥＬＳＲＣ、ワード線ＷＬ、およびビット線ＢＬを含む。
【００１３】
入出力回路１２は、ＮＡＮＤバスを介して、メモリコントローラ２と接続されている。ＮＡＮＤバスは、信号￣ＣＥ、ＣＬＥ、ＡＬＥ、￣ＷＥ、￣ＲＥ、￣ＷＰ、ＲＹ／￣ＢＹ、および８ビットの幅の信号ＤＱを伝送する。信号の名称の前の記号「￣」は、記号「￣」を伴わない名称の信号の反転論理を示し、記号「￣」を伴う信号がローレベルの場合にアサートされていることを意味する。
【００１４】
入出力回路１２は、信号ＤＱを受け取り、信号ＤＱを送信する。入出力回路１２は、メモリコントローラ２から種々の制御信号を受け取り、制御信号に基づいて、信号ＤＱを取り込み、また出力する。制御信号は、信号￣ＣＥ、ＣＬＥ、ＡＬＥ、￣ＷＥ、￣ＲＥ、および￣ＷＰを含む。
【００１５】
信号ＤＱは、コマンド（ＣＭＤ）、書き込みデータまたは読み出しデータ（ＤＡＴ）、アドレス信号（ＡＤＤ）、ステータスデータ（ＳＴＡ）等を含む。
【００１６】
アサートされている信号￣ＣＥは、半導体記憶装置１をイネーブルにする。アサートされている信号ＣＬＥは、この信号ＣＬＥと並行して半導体記憶装置１に入力される信号ＤＱがコマンドＣＭＤであることを半導体記憶装置１に通知する。アサートされている信号ＡＬＥは、この信号ＡＬＥと並行して半導体記憶装置１に入力される信号ＤＱがアドレス信号ＡＤＤであることを半導体記憶装置１に通知する。アサートされている信号￣ＷＥは、この信号￣ＷＥと並行して半導体記憶装置１に入力される信号ＤＱを半導体記憶装置１に取り込ませることを指示する。アサートされている信号￣ＲＥは、半導体記憶装置１に信号ＤＱを出力することを指示する。アサートされている信号￣ＷＰは、データ書き込みおよび消去の禁止を半導体記憶装置１に指示する。信号ＲＹ／￣ＢＹは、半導体記憶装置１がレディー状態であるか、ビジー状態であるかを示し、ローレベルによってビジー状態を示す。半導体記憶装置１は、レディー状態においてメモリコントローラ２からの命令を受け付け、ビジー状態においてメモリコントローラ２からの命令を受け付けない。
【００１７】
メモリコントローラ２から半導体記憶装置１に向かう信号ＤＱＳおよび￣ＤＱＳは、信号ＤＱを出力するタイミングを半導体記憶装置１に指示する。半導体記憶装置１からメモリコントローラ２に向かう信号ＤＱＳおよび￣ＤＱＳは、信号ＤＱを出力するタイミングをメモリコントローラ２に通知する。
【００１８】
シーケンサ１３は、入出力回路１２からコマンドＣＭＤおよびアドレス信号ＡＤＤを受け取り、コマンドＣＭＤおよびアドレス信号ＡＤＤに基づいて、ドライバ１５、センスアンプ１７、およびロウデコーダ１９を制御する。
【００１９】
電位生成回路１４は、半導体記憶装置１の外部から電源電位を受け、電源電位から種々の電位を生成する。生成された電位は、メモリセルアレイ１１、ドライバ１５、およびセンスアンプ１７等の要素に供給される。種々の電位の印加により、種々の要素に電圧が印加される。ドライバ１５は、電位生成回路１４から複数の電位を受け取り、複数の電位のうちの選択されたものをロウデコーダ１６に供給する。
【００２０】
ロウデコーダ２０は、ドライバ１５から種々の電位を受け取り、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤに基づいて１つのブロックＢＬＫを選択し、選択されたブロックＢＬＫにドライバ１５からの電位を転送する。
【００２１】
センスアンプ１７は、メモリセルトランジスタＭＴの状態をセンスし、センスされた状態に基づいて読み出しデータＤＡＴを生成し、また、書き込みデータＤＡＴをメモリセルトランジスタＭＴに転送する。また、センスアンプ１７は、電位生成回路１４から種々の電位を受け、ビット線の電位を制御する。
【００２２】
＜１．１．１．セルアレイ＞
図２は、第１実施形態のメモリセルアレイ１１中のいくつかの要素および接続の例を示し、１つのブロックＢＬＫ０の要素および接続、ならびに関連する要素を示す。複数の（例えば全ての）ブロックＢＬＫは、みな図２に示される要素および接続を含む。
【００２３】
１つのブロックＢＬＫは、複数（例えば４つ）のストリングユニットＳＵ０〜ＳＵ３を含む。以下の記述は、１ブロックＢＬＫが４つのストリングユニットＳＵ０〜ＳＵ３を含む例に基づく。
【００２４】
ｍ（ｍは自然数）本のビット線ＢＬ０〜ＢＬ（ｍ−１）の各々は、各ブロックＢＬＫにおいて、ストリングユニットＳＵ０〜ＳＵ３の各々からの１つのストリングＳＴＲと接続されている。
【００２５】
各ストリングＳＴＲは、１つの選択ゲートトランジスタＳＴ、複数（例えば８つ）のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、および１つの選択ゲートトランジスタＤＴ（ＤＴ０、ＤＴ１、ＤＴ２、またはＤＴ３）を含む。トランジスタＳＴ、ＭＴ、およびＤＴは、この順で、ソース線ＣＥＬＳＲＣと１つのビット線ＢＬとの間に直列に接続されている。メモリセルトランジスタＭＴは、制御ゲート電極（ワード線ＷＬ）、および周囲から絶縁された電荷蓄積層を含み、電荷蓄積層中の電荷の量に基づいてデータを不揮発に保持することができる。
【００２６】
相違する複数のビット線ＢＬとそれぞれ接続された複数のストリングＳＴＲは１つのストリングユニットＳＵを構成する。各ストリングユニットＳＵにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲート電極（ゲート）は、ワード線ＷＬ０〜ＷＬ７とそれぞれ接続されている。さらに、各ブロックＢＬＫにおいて、相違するストリングユニットＳＵ中の同じアドレスのワード線ＷＬも相互に接続されている。１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、セルユニットＣＵと称される。
【００２７】
トランジスタＤＴ０〜ＤＴ３はストリングユニットＳＵ０〜ＳＵ３にそれぞれ属する。α＝０〜３の各々の場合について、ストリングユニットＳＵαの複数のストリングＳＴＲの各々のトランジスタＤＴαのゲートは選択ゲート線ＳＧＤＬαに接続されている。トランジスタＳＴのゲートは、選択ゲート線ＳＧＳＬに接続されている。
【００２８】
＜１．１．２．メモリセルトランジスタ＞
半導体記憶装置１は、１つのメモリセルトランジスタＭＴにおいて２ビット以上のデータを保持することができる。図３は、書き込みの結果、１つのメモリセルトランジスタＭＴ当たり３ビットのデータを保持するメモリセルトランジスタＭＴの閾値電圧の分布を示す。各メモリセルトランジスタＭＴの閾値電圧は、複数の範囲のうちの保持されるデータに応じた範囲内にある。メモリセルトランジスタＭＴ当たり３ビットの記憶の場合、各メモリセルトランジスタＭＴは、８つの閾値電圧のうちのいずれかを有し得る。８つの閾値電圧は、“１１１” データ、“１１０”データ、“１００”データ、“０００”データ、“０１０”データ、“０１１”データ、“００１”データ、および“１０１”データをそれぞれ保持している状態である。“１１１”データ、“１１０”データ、“１００”データ、“０００”データ、“０１０”データ、“０１１”データ、“００１”データ、および“１０１”データをそれぞれ保持している状態のメモリセルトランジスタＭＴは、Ｅｒ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、およびＧ状態にあると称される。
【００２９】
ある同じ３ビットデータを保持するように書き込まれた複数のメモリセルトランジスタＭＴであっても互いに相違する閾値電圧を有し得、よって、閾値電圧は分布する。
【００３０】
リード対象のメモリセルトランジスタＭＴによって保持されているデータの判別のために、当該メモリセルトランジスタＭＴの状態が判断される。状態の判断のために、リード電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、およびＶＧが用いられる。以下、リード電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、およびＶＧを含め、状態の判断のためにリード対象のメモリセルトランジスタＭＴに印加される或る大きさの電圧は、リード電圧ＶＣＧＲと称される場合がある。
【００３１】
リード対象のメモリセルトランジスタＭＴの閾値電圧が或るリード電圧ＶＣＧＲを超えているか否かが、このメモリセルトランジスタＭＴの閾値電圧の状態の判定に用いられる。電圧ＶＲＥＡＤは、非リード対象のセルユニットＣＵのメモリセルトランジスタＭＴのワード線ＷＬに印加され、いずれの状態にあるメモリセルトランジスタＭＴの閾値電圧より高い。
【００３２】
１つのセルユニットＣＵのメモリセルトランジスタＭＴのある同じ位置（桁）のビットのデータの組は、１つのページを構成する。
【００３３】
４ビット以上のデータも、ここまで記述された原理の拡張により１つのメモリセルトランジスタＭＴよって保持されることが可能である。
【００３４】
＜１．１．３．センスアンプ＞
図４は、第１実施形態のセンスアンプ１７の一部の回路図である。センスアンプ１７は、複数の、例えばビット線ＢＬの数と同じ数のセンスアンプ回路ＳＡＣを含む。図４は、１つのセンスアンプ回路ＳＡＣの例を示す。各センスアンプ回路ＳＡＣは１つのビット線ＢＬと接続され、図示せぬ複数のラッチを含む。
【００３５】
各センスアンプ回路ＳＡＣは、ｐ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）２１、ｎ型のＭＯＳＦＥＴ  Ｔｂｌｓ、Ｔｂｌｃ、Ｔｂｌｘ、Ｔｘｘｌ、Ｔｂｌｑ、２２、２３、２４、２５、２６、２７、および２８、ならびにキャパシタ２９を含む。
【００３６】
図４のセンスアンプ回路ＳＡＣと接続される１つのビット線ＢＬは、トランジスタＴｂｌｓを介してノード（配線）ＢＬＩと接続されている。トランジスタＴｂｌｓは、ゲートにおいて、例えば電位生成回路１４中のノードＢＬＳと接続されている。
【００３７】
ノードＢＬＩは、トランジスタＴｂｌｃを介してノードＳＣＯＭと接続されている。トランジスタＴｂｌｃは、ゲートにおいて、例えば電位生成回路１４中のノードＢＬＣと接続されている。
【００３８】
ノードＳＣＯＭは、トランジスタ２２を介してノードＶＬＳＡと接続されている。トランジスタ２２は、ゲートにおいて、例えばシーケンサ１３から、信号ＮＬＯを受け取る。
【００３９】
ノードＳＣＯＭは、さらに、トランジスタＴｂｌｘを介してノードＳＳＲＣと接続されている。トランジスタＴｂｌｘは、例えば電位生成回路１４中のノードＢＬＸと接続されている。
【００４０】
ノードＳＳＲＣは、トランジスタ２１を介して、ノードＶＤＤに接続されているとともに、トランジスタ２３を介してノードＳＲＣＧＮＤに接続されている。ノードＶＤＤは、センスアンプ１７の電源電位を受け取り、ノードＳＲＣＧＮＤは接地電位（共通電位）を受け取る。トランジスタ２１および２３は、それぞれのゲートにおいて、ノードＩＮＶと接続されている。ノードＩＮＶは、図４に示されるセンスアンプ回路ＳＡＣと接続されるデータラッチ回路ＬＣ中のノードである。
【００４１】
ノードＳＣＯＭは、さらに、トランジスタＴｘｘｌを介してノードＳＥＮと接続されている。トランジスタＴｘｘｌはゲートにおいて、例えば電位生成回路１４中のノードＸＸＬと接続されている。
【００４２】
ノードＳＥＮは、トランジスタＴｂｌｑを介してデータバスＬＢＵＳと接続されている。トランジスタＴｂｌｑは、ゲートにおいて、例えば電位生成回路１４中のノードＢＬＱと接続されている。データバスＬＢＵＳは、図４に示されるセンスアンプ回路ＳＡＣと対応付けられたデータラッチ回路ＬＣと接続されている。
【００４３】
ノードＳＥＮはまた、トランジスタ２４の第１端（ソースおよびドレインの一方）と接続されている。トランジスタ２４は、ゲートにおいて、例えば電位生成回路１４から信号ＬＳＬを受け取り、第２端（ソースおよびドレインの他方）において、トランジスタ２５を介して、ノードＶＬＳＡと接続されている。トランジスタ２５は、ゲートにおいて、データバスＬＢＵＳと接続されている。
【００４４】
データバスＬＢＵＳは、さらに、トランジスタ２６を介して、トランジスタ２７の第１端と接続されている。トランジスタ２６は、ゲートにおいて、例えばシーケンサ１３から信号ＳＴＢを受け取り、第２端において、トランジスタ２７の第１端と接続されている。トランジスタ２７は、ゲートにおいて、ノードＳＥＮと接続されており、第２端において、ノードＣＬＫと接続されている。ノードＣＬＫは、さらに、キャパシタ２９を介してノードＳＥＮに接続されている。
【００４５】
トランジスタ２８は、ノードＶＤＤとデータバスＬＢＵＳとの間に接続され、ゲートにおいて、例えばシーケンサ１３から信号ＬＰＣを受け取る。
【００４６】
＜１．１．４．電位生成回路＞
図５は、第１実施形態の電位生成回路１４の機能ブロックを示す。
【００４７】
図５に示されるように、電位生成回路１４は、電源回路３１、電流回路３２および３３、アンプ回路３４、３５、３６、および３７、ならびに抵抗（抵抗要素または抵抗素子）Ｒ１、Ｒ２、Ｒ３、およびＲ４を含む。
【００４８】
電源回路３１は、例えば内部電源電位ＶＣＣから参照電位ＶＲＥＦを生成する。内部電源電位ＶＣＣは、例えば半導体記憶装置１の外部から供給される電源電位に基づく。
【００４９】
電流回路３２は、電源電位ＨＶ１を生成する電源回路ＧＨＶ１（図示せず）を含む。電源回路ＧＨＶ１は、例えば内部電源電位ＶＣＣから電源電位ＨＶ１を生成する。電源電位ＨＶ１は内部電源電位ＶＣＣより高い。電流回路３２はまた、参照電位ＶＲＥＦを受け取る。
【００５０】
電流回路３２は、電源電位ＨＶ１および参照電位ＶＲＥＦを使用して、電流ＩＢＬＣ＿ＨＶ１を生成し、その出力ノードＯＵＴ１において電流ＩＢＬＣ＿ＨＶ１を出力する。電流回路３２は、電源電位ＨＶ１が安定した状態において、ある大きさ（レベル）の電流ＩＢＬＣ＿ＨＶ１を出力する。電流回路３２の出力ノードＯＵＴ１は、ノードＢＬＣ０と接続されている。
【００５１】
ノードＢＬＣ０は、直列接続された抵抗Ｒ１およびＲ２を介して共通電位ＶＳＳのノード（またはグランド）に接続されている。よって、ノードＢＬＣ０には電流ＩＢＬＣ＿ＨＶ１と抵抗Ｒ１とＲ２の合成抵抗ＲＡ（＝Ｒ１＋Ｒ２）の積の大きさに等しい大きさの電位ＶＢＬＣ０が生じる。
【００５２】
電位ＶＢＬＣ０、特に電位ＶＢＬＣ０が安定した状態での電位ＶＢＬＣ０は、高い精度で意図された（目標の）大きさを有することが望まれる。電位ＶＢＬＣ０は、電流ＩＢＬＣ＿ＨＶ１の大きさと抵抗ＲＡの大きさに依存し、抵抗ＲＡが意図された（設計通りの）大きさを有するとともに電流ＩＢＬＣ＿ＨＶ１が意図された大きさを有する場合、意図された大きさの電位ＶＢＬＣ０が得られる。しかしながら、抵抗Ｒ１およびＲ２は、製造工程中の種々の要素に起因して、不可避的に意図された大きさと若干異なる大きさを有し得る。この結果、電位ＶＢＬＣ０が目的の大きさを有しないということが起こり得る。
【００５３】
これに対処するために、電流回路３２は、抵抗ＲＡの大きさに依存する大きさの電流ＩＢＬＣ＿ＨＶ１を生成して、意図された大きさに実質的に等しい大きさの電位ＶＢＬＣ０が得られるように構成されている。すなわち、電流回路３２は、抵抗ＲＡが意図された大きさより小さい場合に標準よりも大きい電流ＩＢＬＣ＿ＨＶ１を出力し、抵抗ＲＡが意図された大きさより大きい場合に標準よりもより小さい電流ＩＢＬＣ＿ＨＶ１を出力する。この結果、抵抗ＲＡが意図された大きさと異なる大きさを有していても、実質的に意図された大きさの電位ＶＢＬＣ０を得られる。
【００５４】
抵抗ＲＡの大きさに依存する大きさの電流ＩＢＬＣ＿ＨＶ１を生成するように構成された電流回路３２の例については後述される。
【００５５】
ノードＢＬＣ０は、アンプ回路３４の入力に接続されている。アンプ回路３４は、例えばシーケンサ１３からアサートされているイネーブル信号ＥＮＢを受け取っている間、イネーブルとされており、電位ＶＢＬＣ０の１倍の大きさの電位を出力ノードＯＵＴ２において出力する。出力ノードＯＵＴ２はノードＢＬＣに接続されている。アンプ回路３４は、１倍の増幅率を有しており、入力される電位ＶＢＬＣ０を出力ノードＯＵＴ２上で変化させることに使用されず、例えば電位生成回路１４の動作の安定などのために使用される。このため、アンプ回路３４は省略されることが可能である。
【００５６】
上記のように、電位ＶＢＬＣ０は実質的に意図された大きさを有し、ノードＢＬＣ上の電位ＶＢＬＣは電位ＶＢＬＣ０の１倍の電位、すなわち複製である。よって、電位ＶＢＬＣも、意図された大きさに実質的に等しい。
【００５７】
電流回路３３は、電源電位ＨＶ２を生成する電源回路ＧＨＶ２（図示せず）を含む。電源回路ＧＨＶ２は、例えば内部電源電位ＶＣＣから電源電位ＨＶ２を生成する。電源電位ＨＶ２は、電源電位ＨＶ１より高い。電流回路３３はまた、参照電位ＶＲＥＦを受け取る。
【００５８】
電流回路３３は、電源電位ＨＶ２および参照電位ＶＲＥＦを使用して、電流ＩＢＬＣを生成し、その出力ノードＯＵＴ３において電流ＩＢＬＣを出力する。電流回路３３は、電源電位ＨＶ２が安定した状態において、ある大きさの電流ＩＢＬＣを出力する。出力ノードＯＵＴ３は、ノードＸＸＬ０に接続されている。ノードＸＸＬ０は抵抗Ｒ３を介してノードＢＬＸ０と接続されている。ノードＢＬＸ０は、抵抗Ｒ４を介して、ノードＢＬＣ（アンプ回路３４の出力ノードＯＵＴ２）に接続されている。
【００５９】
ノードＸＸＬ０は、電位ＶＢＬＣに、電流ＩＢＬＣと抵抗Ｒ３およびＲ４の合成抵抗の積が付加された大きさに等しい電位を有する。ノードＸＸＬ０はアンプ回路３５の入力に接続されている。アンプ回路３５は、例えばアサートされているイネーブル信号ＥＮＢを受け取っている間、イネーブルとされており、イネーブルとされている間、ノードＸＸＬ０上の電位ＶＸＸＬ０を増幅して電位ＶＸＸＬ１を生成し、出力ノードＸＸＬ１において電位ＶＸＸＬ１を出力する。電位ＶＸＸＬ１は、例えば、ノードＸＸＬ０上の電位の１倍である。
【００６０】
ノードＸＸＬ１はアンプ回路３６の入力に接続されている。アンプ回路３６は、例えばシーケンサ１３からアサートされている制御信号ＸＸＬ＿ＥＮＢを受け取っている間、イネーブルとされており、イネーブルとされている間、出力ノードＸＸＬにおいて、電位ＶＸＸＬ１を電位ＶＸＸＬとして出力する。
【００６１】
ノードＢＬＸ０は、電位ＶＢＬＣに、電流ＩＢＬＣと抵抗Ｒ４の積が付加された大きさに等しい電位を有する。電位ＶＢＬＸ０および電位ＶＸＸＬ０、特に電位ＶＸＸＬ０は、意図されているレベルが大きく、このため、電源電位ＨＶ２を使用する電流回路３３を使用して生成される。
【００６２】
ノードＢＬＸ０は、また、アンプ回路３７の入力に接続されている。アンプ回路３７は、例えばアサートされているイネーブル信号ＥＮＢを受け取っている間、イネーブルとされており、イネーブルとされている間、ノードＢＬＸ０上の電位ＶＢＬＸ０を増幅して電位ＶＢＬＸを生成し、出力ノードＢＬＸにおいて電位ＶＢＬＸを出力する。電位ＶＢＬＸは、例えば、電位ＶＢＬＸ０の１倍である。
【００６３】
電位ＶＸＸＬ０およびＶＢＬＸ０、特に電位ＶＸＸＬ０およびＶＢＬＸ０が安定した状態での電位ＶＸＸＬ０およびＶＢＬＸ０は、高い精度で意図された大きさを有することが望まれる。しかしながら、電位ＶＸＸＬ０は、電位ＶＢＬＣ、電流ＩＢＬＣの大きさ、および抵抗Ｒ３ならびにＲ４の大きさに依存し、電位ＶＢＬＸ０は、電位ＶＢＬＣ、電流ＩＢＬＣの大きさ、および抵抗Ｒ４の大きさに依存する。このうち、電位ＶＢＬＣが高精度で意図された大きさを有するため、電位ＶＸＸＬ０およびＶＢＬＸ０は、電流ＩＢＬＣの大きさおよび抵抗Ｒ３ならびにＲ４の大きさに依存する。抵抗Ｒ３およびＲ４が意図された大きさを有するとともに電流ＩＢＬＣが意図された大きさを有する場合、意図された大きさの電位ＶＢＬＸ０および意図された大きさの電位ＶＸＸＬ０が得られる。しかしながら、抵抗Ｒ３およびＲ４は、製造工程中の種々の要素に起因して、不可避的に意図された大きさと若干異なる大きさを有し得る。この結果、電位ＶＢＬＸ０の大きさが、または電位ＶＢＬＸ０とＶＸＸＬ０の大きさが意図された大きさを有しないということが起こり得る。
【００６４】
これに対処するために、電流回路３３は、抵抗Ｒ３およびＲ４の大きさに依存する大きさの電流ＩＢＬＣを生成して、意図された大きさに実質的に等しい大きさの電位ＶＢＬＸ０およびＶＸＸＬ０が得られるように構成されている。すなわち、電流回路３３は、抵抗Ｒ３またはＲ４が意図された大きさより小さい場合に標準よりもより大きい電流ＩＢＬＣを出力し、抵抗Ｒ３またはＲ４が意図された大きさよりも大きい場合に標準よりも小さい電流ＩＢＬＣを出力する。この結果、抵抗Ｒ３およびＲ４が意図された大きさと異なる大きさを有していても、実質的に意図された大きさの電位ＶＢＬＸ０およびＶＸＸＬ０を得られる。
【００６５】
抵抗Ｒ１の大きさに依存する大きさの電流ＩＢＬＣを生成するように構成された電流回路３３の例については後述される。
【００６６】
上記のように、抵抗Ｒ４は、アンプ回路３４の出力ノードＯＵＴ２に接続されており、よって、電流ＩＢＬＣは、出力ノードＯＵＴ２からアンプ回路３４に流入する。アンプ回路３４が、電流ＩＢＬＣを共通電位のノードに流す能力に乏しいと、電位ＶＢＬＣが、ひいては、電位ＶＢＬＸ０およびＶＸＸＬ０の大きさが意図せず上昇する。これを避けるために、アンプ回路３４は電流ＩＢＬＣを共通電位ノードへと流せる能力を有する。具体的な例として、アンプ回路３４は、出力ノードＯＵＴ２と共通電位ノードとの間に、電流ＩＢＬＣを流せる能力を有するトランジスタを含んでいる。このアンプ回路３４の出力ノードＯＵＴ２から共通電位ノードへの経路は、電流回路３３の出力の放電経路として機能する。
【００６７】
図６は、第１実施形態のアンプ回路３４の例示的な回路図である。図６に示されるように、アンプ回路３４は、ｐ型のＭＯＳＦＥＴ４１、４２、４３、および４４、ならびにｎ型のＭＯＳＦＥＴ４５、４６、４７、および４８を含む。
【００６８】
トランジスタ４１の第１端は、電源電位ＨＶ１を受け取る。トランジスタ４１の第１端は、電源電位ＨＶ１を、例えば電源回路ＧＨＶ１から受け取ることができる。トランジスタ４１の第２端は、ノードＮ１に接続されている。トランジスタ４１は、例えばシーケンサ１３から信号ＥＮＢｎを受け取る。信号ＥＮＢｎは、イネーブル信号ＥＮＢの反転論理を有し、アンプ回路３４がイネーブルである必要な間に亘ってアサートされる。
【００６９】
ノードＮ１は、トランジスタ４２の第１端に接続されている。トランジスタ４２の第２端は、トランジスタ４２のゲートに接続されているとともに、トランジスタ４５の第１端に接続されている。トランジスタ４５は、ゲートにおいてノードＢＬＣに接続されている。トランジスタ４５の第２端は、ノードＮ２に接続されている。
【００７０】
ノードＮ１はまた、トランジスタ４３の第１端に接続されている。トランジスタ４３はゲートにおいてトランジスタ４２のゲートに接続されており、トランジスタ４３および４２はカレントミラー回路を構成する。
【００７１】
トランジスタ４３は、第２端においてトランジスタ４６の第１端に接続されている。トランジスタ４６はゲートにおいてノードＢＬＣ０に接続されている。トランジスタ４６の第２端はノードＮ２に接続されている。
【００７２】
ノードＮ２は、トランジスタ４７を介して共通電位ノードに接続されている。トランジスタ４７は、ゲートにおいて、例えばシーケンサ１３から信号ＩＲＥＦＮを受け取る。信号ＩＲＥＦＮは、アンプ回路３４がイネーブルとされている間に、トランジスタ４７および４８を駆動するためにアサートされる。
【００７３】
ノードＮ１はさらに、トランジスタ４４の第１端に接続されている。トランジスタ４４はゲートにおいて、トランジスタ４３とトランジスタ４６が接続されているノードに接続されている。
【００７４】
トランジスタ４４の第２端は、アンプ回路３４の出力ノードＯＵＴ２として機能し、ノードＢＬＣに接続されている。トランジスタ４４の第２端は、トランジスタ４８を介して共通電位ノードに接続されている。トランジスタ４８は、ゲートにおいて信号ＩＲＥＦＮを受け取る。
【００７５】
トランジスタ４８は、アンプ回路３４の中をノードＮ１からトランジスタ４４を介して流る電流を共通電位ノードに流す放電経路として機能する。また、トランジスタ４８は、アンプ回路３４に図５の電流回路３３から流入する電流ＩＢＬＣを共通電位ノードに向けて放電させる機能を有する。よって、トランジスタ４８は、アンプ回路３４の電流を流せるとともに、電流ＩＢＬＣを流せる駆動能力（サイズ）を有する。
【００７６】
図７は、第１実施形態の電流回路３２の例示的な回路図である。図７に示されるように、電流回路３２は、ｐ型のＭＯＳＦＥＴ５２、５３、５４、５５、５６、および５７、ｎ型のＭＯＳＦＥＴ６１、６２、６３、６４、６５、および６６、ならびに抵抗Ｒ５、Ｒ６、およびＲ７を含む。
【００７７】
例えば電源回路ＧＨＶ１から供給される電源電位ＨＶ１が、ノードＮ３に供給されている。
【００７８】
ノードＮ３は、トランジスタ５２の第１端に接続されている。トランジスタ５２の第２端は、トランジスタ５２のゲートに接続されているとともに、トランジスタ６１の第１端に接続されている。トランジスタ６１の第２端は、トランジスタ６２を介してノードＮ４に接続されている。トランジスタ６２は、ゲートにおいて参照電位ＶＲＥＦを受け取る。
【００７９】
ノードＮ３はまた、トランジスタ５３の第１端に接続されている。トランジスタ５３はゲートにおいてトランジスタ５２のゲートに接続されており、トランジスタ５３および５２はカレントミラー回路を構成する。
【００８０】
トランジスタ５３は、第２端においてトランジスタ６３のゲートおよび第１端に接続されている。トランジスタ６３のゲートはさらにトランジスタ６１のゲートに接続されており、トランジスタ６１および６３はカレントミラー回路を構成する。
【００８１】
トランジスタ６３の第２端は、トランジスタ６４を介してノードＮ４に接続されている。
【００８２】
ノードＮ４は、抵抗Ｒ５を介してノードＮ５に接続されている。ノードＮ５は、トランジスタ６５を介して、共通電位ノードに接続されている。トランジスタ６５は、ゲートにおいて、例えばシーケンサ１３から信号ＦＩＶＥＯＮを受け取る。信号ＦＩＶＥＯＮは、例えば、電流回路３２がイネーブルである必要がある間、トランジスタ６５を十分にオンさせる大きさの電位を有する。
【００８３】
ノードＮ３はさらに、トランジスタ５４の第１端に接続されている。トランジスタ５４の第２端は、トランジスタ５４のゲートに接続されているとともに、トランジスタ６６の第１端に接続されている。トランジスタ６６は、ゲートにおいてトランジスタ６３のゲートに接続されており、トランジスタ６６および６３はカレントミラー回路を構成する。
【００８４】
トランジスタ６６の第２端（ノードＮ６）は、トランジスタ６４のゲートに接続されているとともに、直列接続された抵抗Ｒ６およびＲ７を介してノードＮ５に接続されている。電流回路３２の状態および電源電位ＨＶ１の大きさ（電源回路ＧＨＶ１の状態）が安定している状態において、ノードＮ５からノードＮ６に向かって、電流ＩＢＬＣ＿ＨＶ１が流れる。
【００８５】
抵抗Ｒ６は抵抗Ｒ１とマッチされており、抵抗Ｒ７は抵抗Ｒ２とマッチされている。すなわち、抵抗Ｒ６は、抵抗Ｒ１と同じ特性を有することを意図して、例えば共通の製造工程で、同じまたは実質的に同じレイアウトや寸法の要素で構成される。抵抗の特性は、抵抗値（または大きさ）を含む。同様に、抵抗Ｒ７は、抵抗Ｒ２と同じ特性を有することを意図して、例えば共通の製造工程で、同じまたは実質的に同じレイアウトや寸法の要素で構成される。このため、半導体記憶装置１の抵抗Ｒ１、Ｒ２、Ｒ６、およびＲ７の特性（特に抵抗値）が、製造プロセス等のばらつきが原因で別の半導体記憶装置１の抵抗Ｒ１、Ｒ２、Ｒ６、およびＲ７の抵抗値とそれぞれ異なるとしても、各半導体記憶装置１においては、抵抗Ｒ１およびＲ６は実質的に同じ特性（特に抵抗値）を有し（マッチされており）、抵抗Ｒ２およびＲ７は実質的に同じ特性（特に抵抗値）を有する（マッチされている）。
【００８６】
ノードＮ３はまた、トランジスタ５５を介してトランジスタ５４のゲートに接続されている。トランジスタ５５は、ゲートにおいて信号ＦＩＶＥＯＮを受け取る。
【００８７】
ノードＮ３はさらに、トランジスタ５６の第１端に接続されている。トランジスタ５６はゲートにおいて、トランジスタ５４のゲートに接続されており、トランジスタ５６および５４はカレントミラー回路を構成する。
【００８８】
トランジスタ５６の第２端はトランジスタ５７の第１端に接続されている。トランジスタ５７は、ゲートにおいて、例えばシーケンサ１３から信号ＢＬＤＲ＿ＳＴＯＰを受け取る。信号ＢＬＤＲ＿ＳＴＰは、例えば、電流回路３２の出力を停止するためにアサートされる。トランジスタ５７の第２端は、電流回路３２の出力ノードＯＵＴ１として機能する。すなわち、トランジスタ５７の第２端を電流ＩＢＬＣ＿ＨＶ１が流れる。
【００８９】
抵抗Ｒ６およびＲ７を流れる電流ＩＢＬＣ＿ＨＶ１の大きさは抵抗Ｒ６およびＲ７の大きさに依存し、ノードＮ６からノードＮ５に向かって抵抗Ｒ６およびＲ７を介して流れる電流の大きさと同じまたは実質的に同じ大きさの電流が、ノードＯＵＴ１から流出する。
【００９０】
図８は、第１実施形態の電流回路３３の例示的な回路図である。図８に示されるように、電流回路３２は、ｐ型のＭＯＳＦＥＴ７１、７２、７３、７４、７６、および７７、ｎ型のＭＯＳＦＥＴ８１、８２、８３、８４、および８６、ならびに抵抗Ｒ１１、Ｒ１２、およびＲ１３を含む。
【００９１】
トランジスタ７１の第１端は、例えば電源回路ＧＨＶ２から電源電位ＨＶ２を受け取る。トランジスタ７１の第２端は、ノードＮ７に接続されている。トランジスタ７１は、例えばシーケンサ１３から信号ＦＩＶＥＯＮｎを受け取る。
【００９２】
ノードＮ７は、トランジスタ７２の第１端に接続されている。トランジスタ７２の第２端は、トランジスタ７２のゲートに接続されているとともに、トランジスタ８１の第１端に接続されている。トランジスタ８１の第２端は、トランジスタ８２を介してノードＮ８に接続されている。トランジスタ８２は、ゲートにおいて参照電位ＶＲＥＦを受け取る。
【００９３】
ノードＮ７はまた、トランジスタ７３の第１端に接続されている。トランジスタ７３はゲートにおいてトランジスタ７２のゲートに接続されており、トランジスタ７３および７２はカレントミラー回路を構成する。
【００９４】
トランジスタ７３は、第２端においてトランジスタ８３のゲートおよび第１端に接続されている。トランジスタ８３のゲートはさらにトランジスタ８１のゲートに接続されており、トランジスタ８１および８３はカレントミラー回路を構成する。
【００９５】
トランジスタ８３の第２端は、トランジスタ８４を介してノードＮ８に接続されている。
【００９６】
ノードＮ８は、抵抗Ｒ１１を介してノードＮ９に接続されている。ノードＮ９は、共通電位ノードに接続されている。
【００９７】
ノードＮ７はさらに、トランジスタ７４の第１端に接続されている。トランジスタ７４の第２端は、トランジスタ７４のゲートに接続されているとともに、トランジスタ８６の第１端に接続されている。トランジスタ８６は、ゲートにおいてトランジスタ８３のゲートに接続されており、トランジスタ８６および８３はカレントミラー回路を構成する。
【００９８】
トランジスタ８６の第２端（ノードＮ１０）は、トランジスタ８４のゲートに接続されているとともに、直列接続された抵抗Ｒ１２およびＲ１３を介してノードＮ９に接続されている。電流回路３３の状態および電源電位ＨＶ２の大きさ（電源回路ＧＨＶ２の状態）が安定している状態において、ノードＮ９からノードＮ１０に向かって、電流ＩＢＬＣが流れる。
【００９９】
抵抗Ｒ１２は抵抗Ｒ３とマッチされており、抵抗Ｒ１３は抵抗Ｒ４とマッチされている。すなわち、抵抗Ｒ１２は、抵抗Ｒ３と同じ特性（抵抗値を含む）を有することを意図して、例えば共通の製造工程で、同じまたは実質的に同じレイアウトや寸法の要素で構成される。同様に、抵抗Ｒ１３は、抵抗Ｒ４と同じ特性を有することを意図して、例えば共通の製造工程で、同じまたは実質的に同じレイアウトや寸法の要素で構成される。このため、半導体記憶装置１の抵抗Ｒ３、Ｒ４、Ｒ１２、およびＲ１３の特性（特に抵抗値）が、製造プロセス等のばらつきが原因で別の半導体記憶装置１の抵抗Ｒ３、Ｒ４、Ｒ１２、およびＲ１３の抵抗値とそれぞれ異なるとしても、各半導体記憶装置１においては、抵抗Ｒ３およびＲ１２は実質的に同じ特性（特に抵抗値）を有し（マッチされており）、抵抗Ｒ４およびＲ１３は実質的に同じ特性（特に抵抗値）を有する（マッチされている）。
【０１００】
ノードＮ７はさらに、トランジスタ７６の第１端に接続されている。トランジスタ７６はゲートにおいて、トランジスタ７４のゲートに接続されており、トランジスタ７６および７４はカレントミラー回路を構成する。
【０１０１】
トランジスタ７６の第２端はトランジスタ７７の第１端に接続されている。トランジスタ７７は、ゲートにおいて、例えばシーケンサ１３から信号ＢＬＤＲ＿ＳＴＯＰを受け取る。トランジスタ７７の第２端は、電流回路３３の出力ノードＯＵＴ２として機能する。すなわち、トランジスタ７７の第２端を電流ＩＢＬＣが流れる。
【０１０２】
抵抗Ｒ１２およびＲ１３を流れる電流ＩＢＬＣの大きさは抵抗Ｒ１２およびＲ１３の大きさに依存し、ノードＮ１０からノードＮ９に向かって抵抗Ｒ１２およびＲ１３を介して流れる電流の大きさと同じまたは実質的に同じ大きさの電流が、ノードＯＵＴ２から流出する。
【０１０３】
＜１．２．動作＞
＜１．２．１．電流回路３２の動作＞
図７の電流回路３２は、以下のように動作する。
【０１０４】
信号ＦＩＶＥＯＮがトランジスタ６５を十分にオンさせる電位とされ、信号ＢＬＤＲ＿ＳＴＯＰがトランジスタ５７を十分にオンさせる電位とされる。この状態で、電源電位ＨＶ１が、例えば内部電源電位ＶＣＣから目標の電位ＨＶ１Ｔへと上昇される。電源電位ＨＶ１の大きさの上昇は、電位ＶＢＬＣ、ＶＢＬＸ、およびＶＸＸＬの印可が必要となって、電源電位ＨＶ１を生成する要素（例えば、電源回路ＧＨＶ１）がイネーブルとされることにより開始する。
【０１０５】
電源電位ＨＶ１の大きさの上昇に伴い、出力ノードＯＵＴ１の電流ＩＢＬＣ＿ＨＶ１の大きさも上昇する。電源電位ＨＶ１の大きさが安定すると、すなわち定常状態になると、電流ＩＢＬＣ＿ＨＶ１の大きさも、定常状態での大きさになる。定常状態での電流ＩＢＬＣ＿ＨＶ１の大きさは以下のように定まる。
【０１０６】
電流ＩＢＬＣ＿ＨＶ１によって、電流ＩＢＬＣ＿ＨＶ１と抵抗Ｒ６およびＲ７の合成抵抗に基づく大きさの電位がノードＮ６に生じる。ノードＮ６の電位は参照電位ＶＲＥＦと比較され、ノードＮ６の電位と参照電位ＶＲＥＦとの差によって電流ＩＢＬＣ＿ＨＶ１の大きさが定まる。このため、電流ＩＢＬＣ＿ＨＶ１の大きさは、抵抗Ｒ６およびＲ７ならびに参照電位ＶＲＥＦによって定まる大きさに落着する。そして、抵抗Ｒ６およびＲ７を流れる電流ＩＢＬＣ＿ＨＶ１がミラーされた電流、すなわち、抵抗Ｒ６およびＲ７を流れる電流ＩＢＬＣ＿ＨＶ１と実質的に同じ大きさの電流が、出力ノードＯＵＴ１から出力される。よって、電流回路３２の電流ＩＢＬＣ＿ＨＶ１は、抵抗Ｒ６およびＲ７に基づいて定まる大きさを有する。
【０１０７】
図５を参照して記述されるように、電流ＩＢＬＣ＿ＨＶ１は、電位ＶＢＬＣ０の大きさを左右する。また、電位ＶＢＬＣ０の大きさは抵抗Ｒ１およびＲ２にも依存する。抵抗Ｒ１およびＲ２の大きさは、製造工程のばらつきなどで、意図された大きさからずれる可能性がある。意図された大きさからずれている場合に、電流ＩＢＬＣ＿ＨＶ１が定電流源から作られて一定の大きさを有するとすると、電位ＶＢＬＣ０の大きさが意図された大きさからずれる。
【０１０８】
一方、上記のように、電流ＩＢＬＣ＿ＨＶ１は、ノードＮ６の電位と参照電位ＶＲＥＦの電位によって定まり、ノードＮ６の電位は抵抗Ｒ６およびＲ７に依存する。抵抗Ｒ１およびＲ２はそれぞれ抵抗Ｒ６およびＲ７とマッチされている。このため、抵抗Ｒ１およびＲ２の合成抵抗ＲＡの大きさが意図された大きさよりある第１値だけ小さければ、抵抗Ｒ６およびＲ７の合成抵抗の大きさも意図された大きさより第１値だけ小さく、この結果、ノードＮ６の電位の大きさは意図された大きさより小さい。このことが電流回路３２にフィードバックされて、抵抗Ｒ６およびＲ７を流れる電流ＩＢＬＣ＿ＨＶ１は、標準的な大きさより第１値に基づく第２値だけ大きい。この結果、出力ノードＯＵＴ１から出力される電流ＩＢＬＣ＿ＨＶ１の大きさも、第２値だけ標準の大きさより大きい。よって、抵抗Ｒ１およびＲ２の合成抵抗ＲＡの大きさが意図された大きさより小さくても、この小さい分を補う大きさだけ意図された大きさより大きい電流ＩＢＬＣ＿ＨＶ１が電流回路３２から流れ出る。よって、抵抗Ｒ１およびＲ２の合成抵抗ＲＡの大きさが小さいことが電流ＩＢＬＣ＿ＨＶ１の増大によって補償され、電位ＶＢＬＣ０は、抵抗ＲＡの大きさが意図された大きさより小さくても、意図された大きさと同じまたは実質的に同じ大きさを有する。
【０１０９】
合成抵抗ＲＡの大きさが意図された大きさより大きい場合も、フィードバック機序により、電位ＶＢＬＣ０の大きさが補償される。よって、抵抗ＲＡの大きさが意図された大きさからずれていても、意図された大きさと同じまたは実質的に同じ大きさを有する電位ＶＢＬＣ０が得られる。
【０１１０】
＜１．２．２．電流回路３３の動作＞
図８の電流回路３３は、以下のように動作する。
【０１１１】
信号ＦＩＶＥＯＮｎがトランジスタ７１を十分にオンさせる電位とされ、信号ＢＬＤＲ＿ＳＴＯＰがトランジスタ７７を十分にオンさせる電位とされる。この状態で、電源電位ＨＶ２が、例えば内部電源電位ＶＣＣから目標の大きさＨＶ２Ｔへと上昇される。電源電位ＨＶ２の大きさの上昇は、電位ＶＢＬＣ、ＶＢＬＸ、およびＶＸＸＬの印可が必要となって、電源電位ＨＶ２を生成する要素（例えば、電源回路ＧＨＶ２）がイネーブルとされることにより開始する。
【０１１２】
電源電位ＨＶ２の大きさの上昇に伴い、出力ノードＯＵＴ２の電流ＩＢＬＣ＿ＨＶ２の大きさも上昇する。電源電位ＨＶ２の大きさが安定すると、すなわち定常状態になると、電流ＩＢＬＣ＿ＨＶ２の大きさも、定常状態での大きさになる。定常状態での電流ＩＢＬＣ＿ＨＶ２の大きさは以下のように定まる。
【０１１３】
電流ＩＢＬＣ＿ＨＶ２によって、電流ＩＢＬＣ＿ＨＶ２と抵抗Ｒ１２およびＲ１３の合成抵抗に基づく大きさの電位がノードＮ１０に生じる。ノードＮ１０の電位は参照電位ＶＲＥＦと比較され、ノードＮ１０の電位と参照電位ＶＲＥＦとの差によって電流ＩＢＬＣの大きさが定まる。このため、電流ＩＢＬＣの大きさは、抵抗Ｒ１２およびＲ１３ならびに参照電位ＶＲＥＦによって定まる大きさに落着する。そして、抵抗Ｒ１２およびＲ１３を流れる電流ＩＢＬＣがミラーされた電流、すなわち、抵抗Ｒ１２およびＲ１３を流れる電流ＩＢＬＣと実質的に同じ大きさの電流が、出力ノードＯＵＴ２から出力される。よって、電流回路３３の電流ＩＢＬＣは、抵抗Ｒ１２およびＲ１３に基づいて定まる大きさを有する。
【０１１４】
図５を参照して記述されるように、電流ＩＢＬＣは、電位ＶＢＬＸ０の大きさおよび電位ＶＸＸＬ０の大きさを左右する。また、電位ＶＢＬＸ０の大きさは抵抗Ｒ４に依存し、電位ＶＸＸＬ０の大きさは抵抗Ｒ３およびＲ４の合成抵抗に依存する。抵抗Ｒ３およびＲ４は、製造工程のばらつきなどで、意図された大きさからずれる可能性がある。意図された大きさからずれている場合に、電流ＩＢＬＣが定電流源から作られて一定の大きさを有するとすると、電位ＶＢＬＸ０およびＶＸＸＬ０の大きさが意図された大きさからずれる。
【０１１５】
一方、上記のように、電流ＩＢＬＣは、ノードＮ１０の電位と参照電位ＶＲＥＦの電位によって定まり、ノードＮ１０の電位は抵抗Ｒ１２およびＲ１３に依存する。抵抗Ｒ３およびＲ４はそれぞれ抵抗Ｒ１２およびＲ１３とマッチされている。このため、抵抗Ｒ３および（または）Ｒ４の合成抵抗が意図された大きさよりそれぞれある第１値および（または）第２値だけ小さければ、抵抗Ｒ１２およびＲ１３も意図された大きさよりそれぞれ第１値および（または）第２値だけ小さく、この結果、ノードＮ１０の電位の大きさは意図された大きさより小さい。このことが電流回路３３にフィードバックされて、抵抗Ｒ１２およびＲ１３を流れる電流ＩＢＬＣは、標準的な大きさより第１値および（または）第２値に基づく第３値だけ大きい。この結果、出力ノードＯＵＴ２から出力される電流ＩＢＬＣの大きさも、第３値だけ標準の大きさより大きい。よって、抵抗Ｒ３およびＲ４の合成抵抗の大きさが意図された大きさより小さくても、この小さい分を補う大きさだけ意図された大きさより大きい電流ＩＢＬＣが電流回路３３から流れ出る。よって、抵抗Ｒ３およびＲ４の合成抵抗が小さいことが電流ＩＢＬＣの増大によって補償され、電位ＶＢＬＸ０および（または）ＶＸＸＬ０は、抵抗Ｒ３および（または）Ｒ４の大きさが意図された大きさより小さくても、意図された大きさと同じまたは実質的に同じ大きさを有する。
【０１１６】
抵抗Ｒ３および（または）Ｒ４の大きさが意図された大きさより大きい場合も、フィードバック機序により、電位ＶＢＬＸ０およびＶＸＸＬ０の大きさが補償される。よって、抵抗Ｒ３および（または）Ｒ４の大きさが意図された大きさからずれていても、意図された大きさと同じまたは実質的に同じ大きさを有する電位ＶＢＬＸ０およびＶＸＸＬ０が得られる。
【０１１７】
＜１．２．３．センスアンプ回路の動作＞
図４および図９を参照して、センスアンプ回路ＳＡＣ動作が記述される。
【０１１８】
図９は、第１実施形態の半導体記憶装置１中の或る動作の間のいくつかのノードの電位を示す。より具体的には、図９は、メモリセルアレイ１１からのデータのリードの間のセンスアンプ回路ＳＡＣのいくつかの電位および信号の時間に沿った変化を示す。
【０１１９】
リードの間、ノードＩＮＶは、センスアンプ回路ＳＡＣと接続されたデータラッチ回路中に保持されているデータに基づく電位を有する。以下の記述では、例として、ノードＩＮＶの電位は、デジタルのローレベルであり、トランジスタ２２はオンしているものとする。また、時刻ｔ０において、制御信号ＸＸＬ＿ＥＮＢはネゲートされており、ノードＸＸＬは０Ｖ（＝ＶＳＳ）を有する。
【０１２０】
図９に示されるように、時刻ｔ０から、ノードＢＬＣ、ＢＬＸ、およびＶＸＸＬ１が上昇し始める。ノードＢＬＣの電位（ＶＢＬＣ）は、電位生成回路中１４中で、電流回路３２およびアンプ回路３４によって生成され、電流回路３２は電源電位ＨＶ１を使用して電位ＶＢＬＣを生成し、電源電位ＨＶ１を生成する電源回路ＧＨＶ１は、時刻ｔ０からイネーブルとされる。このため、ノードＢＬＣの電位は、時刻ｔ０から上昇し始める。
【０１２１】
また、ノードＢＬＸの電位（ＶＢＬＸ）は電位ＶＢＬＸ０に基づき、電位ＶＢＬＸ０は電位ＶＢＬＣおよび電流ＩＢＬＣを使用して生成され、電流ＩＢＬＣは電源電位ＨＶ２を使用して生成され、電源電位ＨＶ２を生成する電源回路ＧＨＶ２は、時刻ｔ０からイネーブルとされる。このため、ノードＢＬＸの電位は、時刻ｔ０から上昇し始める。
【０１２２】
同様に、ノードＸＸＬ１の電位（ＶＸＸＬ１）は電位ＶＸＸＬ０に基づき、電位ＶＸＸＬ０は電位ＶＢＬＣおよび電流ＩＢＬＣを使用して生成され、電流ＩＢＬＣは電源電位ＨＶ２を使用して生成され、電源電位ＨＶ２を生成する電源回路ＧＨＶ２は、時刻ｔ０からイネーブルとされる。このため、ノードＸＸＬ１の電位は、時刻ｔ０から上昇し始める。
【０１２３】
図示しないが、ノードＢＬＳの電位（ＶＢＬＳ）も、時刻ｔ０から上昇し始める。ノードＢＬＳは時刻ｔ０から速やかに目標の電位に達し、この結果、ノードＢＬＩがトランジスタＴｂｌｓを介して対応するビット線ＢＬに接続される。
【０１２４】
時刻ｔ０からのノードＢＬＣの電位の上昇により、トランジスタＴｂｌｃがあるタイミングでオンし、ノードＢＬＩがノードＳＣＯＭに接続される。また、時刻ｔ０からのノードＢＬＸの電位の上昇により、或るタイミングでトランジスタＴｂｌｘがオンし、ノードＳＣＯＭがノードＳＳＲＣに接続され、ノードＳＣＯＭが充電され始める。
【０１２５】
また、時刻ｔ０からノードＢＬＱの電位（ＶＢＬＱ）および信号ＬＰＣが上昇される。この結果、ノードＳＥＮは、データバスＬＢＵＳ、およびトランジスタＴｂｌｑを介して充電され始め、その後、電位ＶＳＥＮを有することになる。
【０１２６】
ノードＢＬＣの電位の生成に使用される電源電位ＨＶ１は、電源電位ＨＶ２と比較して小さいため、比較的早いタイミングで安定する（目標の大きさに達する）。このため、ノードＢＬＣも、比較的早いタイミング、時刻ｔ１で目標の電位ＶＢＬＣＴを有することになる。
【０１２７】
時刻ｔ１においてノードＢＬＣが目標の電位ＶＢＬＣＴを有することにより、トランジスタＴｂｌｃは十分にオンし、ノードＢＬＩの電位がノードＳＣＯＭに転送されることができるようになる。
【０１２８】
ノードＢＬＸの電位の生成に使用される電源電位ＨＶ２は、時刻ｔ０から上昇を続ける。これに応じて、ノードＢＬＸの電位は時刻ｔ０から上昇を続け、電源電位ＨＶ２が安定する（目標の大きさに達する）と、その後の時刻ｔ２において、目標の電位ＶＢＬＸを有することになる。電位ＶＢＬＸＴは、電位ＶＢＬＣＴより高い。ノードＢＬＸが目標の電位ＶＢＬＸＴを有することにより、トランジスタＴｂｌｘは十分にオンし、ノードＳＳＲＣの電位がノードＳＣＯＭに転送されることができるようになる。
【０１２９】
ノードＸＸＬ１の電位の生成に使用される電源電位ＨＶ２は、時刻ｔ０から上昇を続け、これに応じて、ノードＸＸＬ１の電位は時刻ｔ０から上昇を続ける。電源電位ＨＶ２が安定した後の時刻ｔ３において、ノードＸＸＬ１は目標の電位ＶＸＸＬ１Ｔを有することになる。電位ＶＸＸＬ１Ｔは、電位ＶＢＬＸＴより高い。電位ＶＸＸＬ１Ｔは、トランジスタＴｘｘｌを十分にオンさせて、ノードＳＣＯＭの電位がノードＳＥＮに転送されることを可能にする大きさを有する。
【０１３０】
その後、リード対象のセルユニットＣＵと接続された選択ワード線ＷＬにリード電位ＶＣＧＲが印可されるなどして、リード対象のメモリセルトランジスタ（選択メモリセルトランジスタ）ＭＴの状態に応じた電位がノードＳＣＯＭ上に現れる。
【０１３１】
次いで、時刻ｔ４において、ノードＢＬＱの電位および信号ＬＰＣが共通電位ＶＳＳとされることにより、ノードＳＥＮの充電が終了する。さらに、時刻ｔ４において、図示せぬ信号ＸＸＬ＿ＥＮＢがアサートされることにより、ノードＸＸＬ１上の電位がノードＸＸＬに転送され、ノードＸＸＬは電位ＶＸＸＬＴを有することになる。この結果、トランジスタＴｘｘｌが十分にオンし、ノードＳＣＯＭの電位がノードＳＥＮに転送され、ノードＳＥＮの電位が変化する。リード電位ＶＣＧＲの印可により選択メモリセルトランジスタＭＴがオフを維持すれば、ノードＳＥＮの電位は維持され、選択メモリセルトランジスタＭＴがオンすれば、ノードＳＥＮの電位は下降する。ノードＳＥＮの選択メモリセルトランジスタＭＴがオフのケースは実線で（“オフセル”）、選択メモリセルトランジスタＭＴがオンのケースは破線で（“オンセル”）で示されている。
【０１３２】
時刻ｔ５から、センスが行われる。すなわち、時刻ｔ５において、信号ＸＸＬ＿ＥＮＢがネゲートされることにより、トランジスタＴｘｘｌがオフする。この結果、ノードＳＥＮがノードＳＣＯＭから分離される。分離の後も、ノードＳＥＮは、対応する選択メモリセルトランジスタＭＴの状態に応じた電位を維持する。
【０１３３】
時刻ｔ６において、例えばシーケンサ１３によって信号ＳＴＢがハイレベルとされることにより、ノードＳＥＮ上の電位に応じて、デジタルの０または１がデータバスＬＢＵＳ上に現れ、リードが終了する。
【０１３４】
＜１．２．４．電位生成回路の動作＞
図１０は、第１実施形態の電位生成回路のいくつかのノードの電位を時間に沿って示す。
【０１３５】
図１０に示されるように、時刻ｔ１０において、信号ＦＩＶＥＯＮがハイレベルとされる。これにより、電流回路３２および３３がイネーブルとされ、動作を開始する。
【０１３６】
時刻ｔ１０では、電源電位ＨＶ１およびＨＶ２の大きさは上昇し始めていない。しかしながら、電流回路３２が低耐圧のトランジスタのみを含んでいる場合などは、電流回路３２がイネーブルとされると、電源電位ＨＶ１の大きさの上昇前から動作を開始する。図１０は、そのようなケースを例として示している。このため、電流ＩＢＬＣ＿ＨＶ１の大きさは時刻ｔ１０から上昇し、これに伴って、ノードＢＬＣの電位（ＶＢＬＣ）が上昇し始める。ノードＢＬＸの電位（ＶＢＬＸ）およびノードＸＸＬ１の電位（ＶＸＸＬ１）は、ノードＢＬＣの電位を基準としているため、ノードＢＬＣの電位の上昇に伴い、ノードＢＬＸの電位およびノードＸＸＬ１の電位も上昇し始める。
【０１３７】
ノードＢＬＸの電位はノードＢＬＸ０の電位に基づき、ノードＢＬＸ０は、ノードＢＬＣの電位に抵抗Ｒ４の両端の電位差の大きさに等しい大きさの電位が付加された電位を有する。このため、ノードＢＬＸは、ノードＢＬＣの電位より高い電位を有する。また、ノードＸＸＬ１の電位はノードＸＸＬ０の電位に基づき、ノードＸＸＬ１は、ノードＢＬＣの電位に抵抗Ｒ３とＲ４の直列接続構造の両端の電位差の大きさに等しい大きさの電位が付加された電位を有する。このため、ノードＸＸＬ１は、ノードＢＬＣの電位より高い電位を有する。ただし、ノードＢＬＣ、ＢＬＸ、およびＸＸＬ１の電位の関係は、ノイズなどの影響により、特に電位が安定する前は、ノードＢＬＣの電位＜ノードＢＬＸの電位＜ノードＸＸＬ１の電位となっていない時間帯を有する場合がある。
【０１３８】
電位生成回路１４の動作は図１０の例に限られず、ノードＢＬＣ、ＢＬＸ、およびＸＸＬ１の上昇が後述の電源電位ＨＶ１の大きさの上昇から開始する場合もある。
【０１３９】
時刻ｔ１１から、電源電位ＨＶ１およびＨＶ２の大きさの上昇が開始される。これに伴い、電流回路３２および３３の動作によって電流ＩＢＬＣおよびＩＢＬＣ＿ＨＶ１（図示せず）の大きさが時刻ｔ１１から上昇する。
【０１４０】
電流回路３２は、電源電位ＨＶ２よりも低い電源電位ＨＶ１を安定状態での動作で必要とするので、電源電位ＨＶ１が電源電位ＨＶ２よりも低くても、電源電位ＨＶ２を使用する電流回路３３よりも早く、安定した状態に近づく。このため、電流回路３２による電流ＩＢＬＣ＿ＨＶ１は、電流回路３３による電流ＩＢＬＣよりも早くに上昇し始める。
【０１４１】
一方、電流回路３３は、電源電位ＨＶ１よりも高い電源電位ＨＶ２で安定して動作するように設計されているので、電流ＩＢＬＣはまだそれほど上昇していない。
【０１４２】
電流ＩＢＬＣ＿ＨＶ１の大きさの上昇に伴い、時刻ｔ１１から、ノードＢＬＣの電位が上昇し始める。ノードＢＬＸの電位およびノードＸＸＬ１の電位は、ノードＢＬＣの電位を基準としているため、電源電位ＨＶ２の大きさがそれほど上がっていないために電流ＩＢＬＣの値が小さい間でも、ノードＢＬＸの電位およびノードＸＸＬ１の電位も上昇する。すなわち、時刻ｔ１１から、ノードＢＬＸの電位およびノードＸＸＬ１の電位も上昇し始める。
【０１４３】
時刻ｔ１２において、電源電位ＨＶ１が目標の電位ＨＶ１Ｔになる。
【０１４４】
また、時刻ｔ１１から上昇し続けている電源電位ＨＶ２の大きさが、ある程度の大きさになると、電流ＩＢＬＣもある程度の大きさに達し、ノードＢＬＸの電位およびノードＸＸＬ１の電位の上昇が大きくなる。図１０の例では、ノードＢＬＸの電位およびノードＸＸＬ１の電位の上昇の傾きの増大は、時刻ｔ１２の近傍の時刻ｔ１３で開始する。
【０１４５】
時刻ｔ１４において、電源電位ＨＶ２が目標の電位ＨＶ２Ｔになる。
【０１４６】
時刻ｔ１３の後、ノードＢＬＣ、ＢＬＸ、およびＸＸＬ１は、それぞれ目標の電位ＶＢＬＣＴ、ＶＢＬＸＴ、およびＶＸＸＬ１Ｔを有することになる。ノードＢＬＣ、ＢＬＸ、およびＸＸＬ１は、それぞれ、例えば時刻ｔ１５、ｔ１６、およびｔ１７で目標電位ＶＢＬＣＴ、ＶＢＬＸＴ、およびＶＸＸＬＴを有する。
【０１４７】
＜１．３．効果＞
第１実施形態によれば、ノードＢＬＣ、ＢＬＸ、およびＸＸＬ１はより短い時間で目標の電位ＶＢＬＣＴ、ＶＢＬＸＴ、およびＶＸＸＬ０Ｔを有するに至ることができる。
【０１４８】
ノードＢＬＣ、ＢＬＸ、およびＸＸＬ１上の電位が図１１に示される電位生成回路で生成されるということが考えられる。図１１は、参考用の電位生成回路９１の回路図である。図１１に示されるように、ノードＢＬＣ０、ＢＬＸ０、およびＸＸＬ０上のそれぞれの電位ＶＢＬＣ０ｐ、ＶＢＬＸ０ｐ、およびＶＸＸＬ０ｐは、すべて電流ＩＢＬＣと抵抗から生成される。ノードＢＬＣ０の電位は電流ＩＢＬＣと抵抗ＲＡから生成され、ノードＢＬＸ０の電位は電流ＩＢＬＣと抵抗Ｒ４およびＲＡの合成抵抗から生成され、ノードＸＸＬ０の電位は電流ＩＢＬＣと抵抗Ｒ３、Ｒ４、およびＲＡの合成抵抗から生成される。
【０１４９】
図１２は、図１１の参考用の電位生成回路９１のいくつかのノードの電位を時間に沿って示す。また、図１２は、比較のために、第１実施形態の図１０のノードＢＬＣ、ＢＬＸ、およびＸＸＬ１の電位も示す。
【０１５０】
図１２に示されるように、ノードＢＬＣの電位、ノードＢＬＸの電位、およびノードＸＸＬ１の電位は、電源電位ＨＶ２の大きさがある程度の大きさになって初めて上昇し始める。図１２の例では、上昇が開始するのは、時刻ｔ１２の後の時刻ｔ２１ごろである。
【０１５１】
上記のように、ノードＢＬＸおよびＸＸＬ１、特にノードＸＸＬ１は高い電位を有する必要があるので、電源電位ＨＶ２を使用する電流回路３３を使用して生成される必要がある。しかしながら、電源電位ＨＶ２は、高いため、安定するまでに時間を要する。このことは、ノードＢＬＣ、ＢＬＸ、およびＸＸＬ１の電位の上昇の開始を遅らせる。図１２の例では、ノードＢＬＣ、ＢＬＸ、およびＸＸＬ１は、それぞれ、例えば時刻ｔ２２、ｔ２３、およびｔ２４で目標電位ＶＢＬＣＴ、ＶＢＬＸＴ、およびＶＸＸＬ１Ｔを有することになる。
【０１５２】
ここで、ノードＢＬＸおよびノードＸＸＬ１が目標電位ＶＢＬＸＴおよびＶＸＸＬ１Ｔを有する必要があるのは、図９から分かるように、それぞれ、時刻ｔ２およびｔ４になってから、すなわち、リードの開始から時間が経過してからである。よって、ノードＢＬＸの電位およびノードＸＸＬ１の電位は安定が遅くとも、リードの初期の動作においては問題がないため、リードに要する全体の動作時間に大きくは影響しない。一方、ノードＢＬＣの電位は、ビット線ＢＬの充電の開始のタイミングを左右し、ビット線ＢＬの充電の開始はリードの早い段階で必要である。このため、ノードＢＬＣが電位ＶＢＬＣＴを有する状態に至るまでの時間が長いと、リードに要する時間も長い。
【０１５３】
第１実施形態によれば、電位ＶＢＬＣは、電流回路３２からの電流ＩＢＬＣ＿ＨＶ１を使用して生成され、電流ＩＢＬＣ＿ＨＶ１は電源電位ＨＶ２より低い電源電位ＨＶ１を使用して生成されるため、電源電位ＨＶ１の大きさがそれほど上昇していなくても、上昇を開始する。このことは、図１２から視覚的に理解されることができる。ノードＢＬＸのおよびＸＸＬ１はノードＢＬＣの電位を基準として使用するため、電源電位ＨＶ２の大きさが上がっていないために電流ＩＢＬＣの大きさが上昇を開始する前からも上昇し始める。このため、ノードＢＬＣ、ＢＬＸ、ＸＸＬ１は、参考用の電位生成回路９１が使用される場合よりも早く目標電位ＶＢＬＣＴ、ＶＢＬＸＴ、およびＶＸＸＬ１Ｔを有する状態に至ることができる。すなわち、第１実施形態によってノードＢＬＣ、ＢＬＸ、ＸＸＬ１が目標電位ＶＢＬＣＴ、ＶＢＬＸＴ、およびＶＸＸＬ１Ｔを有するに至る時刻ｔ１５、ｔ１６、および１７は、参考用の電位生成回路９１の使用の場合にそれぞれ対応する時刻ｔ２２、ｔ２３、およびｔ２４より先に到来する。
【０１５４】
特に、ノードＢＬＣの電位がリードの開始から早い段階で上昇し始めることは、ビット線ＢＬの充電の開始を早くすることを可能にし、リード時間が短期間で完了することを可能にする。第１実施形態によれば、少なくとも参考用の電位生成回路９１の使用の場合よりも短い時間でリードが完了することができる。
【０１５５】
また、センスアンプ回路ＳＡＣにおいては、図４から分かるように、ノードＶＤＤからビット線ＢＬを充電する経路において、トランジスタＴｂｌｃよりも上流側（ノードＶＤＤ側）に、トランジスタＴｂｌｘが存在する。ビット線ＢＬを充電するためには、トランジスタＴｂｌｘのゲートに供給される電位ＶＢＬＸは、その下流側（ビット線ＢＬ側）に存在するトランジスタＴｂｌｃのゲートに供給される電位ＶＢＬＣよりも、高く保たれている必要がある。第１実施形態の電位生成回路１４は、図５から分かるように、ノードＢＬＸ０（ノードＢＬＸ）がノードＢＬＣよりも電流ＩＢＬＣの経路において上流側に存在する。従って、リードの動作の初期であって電位ＶＢＬＣおよび電位ＶＢＬＸが安定する前の段階においても、電位ＶＢＬＸが電位ＶＢＬＣよりも高いという関係が満たされる。このため、リードの開始初期の段階におけるビット線ＢＬの充電を、早くすることができる。
【０１５６】
さらに、ノードＢＬＣ、ＢＬＸ、およびＸＸＬ１の生成に２つの独立した電流回路３２および３３が使用されるが、電流回路３２および３３はともに共通の参照電位ＶＲＥＦを使用して電流ＩＢＬＣ＿ＨＶ１およびＩＢＬＣを生成する。このため、電流ＩＢＬＣ＿ＨＶ１およびＩＢＬＣの大きさが相違することは抑制される。また、ノードＢＬＸ０およびＸＸＬ０の電位は、ノードＢＬＣの電位を基準として生成されるため、ノードＢＬＣ、ＢＬＸ、およびＸＸＬ１のそれぞれの目標電位ＶＢＬＣＴ、ＶＢＬＸＴ、およびＶＸＸＬ１Ｔからのずれが実質的に揃う。すなわち、ノードＢＬＣ、ＢＬＸ、およびＸＸＬ１の電位が精度よく生成されることができる。このことは、ノードＢＬＣ、ＢＬＸ、およびＸＸＬ１のそれぞれの目標電位ＶＢＬＣＴ、ＶＢＬＸＴ、およびＶＸＸＬ１Ｔからのずれによってセンスアンプ回路ＳＡの異常な動作が起こることを抑制する。
【０１５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１５８】
１…半導体記憶装置、２…メモリコントローラ、１１…メモリセルアレイ、１２…入出力回路、１３…シーケンサ、１４…電位生成回路、１５…ドライバ、１６…ロウデコーダ、１７…センスアンプ、３１…電源回路、３２…電流回路（ＨＶ１）、３３…電流回路（ＨＶ２）、３４、３５、３６、３７…アンプ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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