(57)【要約】      （修正有）【課題】スペーサを有する液晶表示装置において、その開口率の低下を抑制する。【解決手段】液晶表示装置は、第１、第２の基板間のギャップを保持するスペーサを含み、第１の基板は、第１の方向に配列された第１、第２の画素電極を含む第１の画素行と、第１の方向に配列された第３、第４の画素電極を含み、第２の方向において第１の画素行と隣り合う第２の画素行と、第１、第２の画素電極間、及び第３、第４の画素電極間において、第２の方向に延伸する第１、第２のソース線と、第１、第２の画素行間において、第１の方向に延伸する第１のゲート線と、第１のソース線、第１のゲート線、及び第１の画素電極と電気的に接続された第１の薄膜トランジスタと、第２のソース線、第１のゲート線、及び第２の画素電極と電気的に接続された第２の薄膜トランジスタと、を含み、スペーサは、第１、第２の薄膜トランジスタの少なくとも一部と平面視で重畳する。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１の基板と、
前記第１の基板と対向するように配置された第２の基板と、
前記第１の基板と前記第２の基板との間に配置された液晶層と、
前記第１の基板と前記第２の基板との間のギャップを保持するスペーサと、を含み、
前記第１の基板は、
第１の方向に配列された第１の画素電極、第２の画素電極を含む第１の画素行と、
前記第１の方向に配列された第３の画素電極、第４の画素電極を含み、前記第１の方向に交差する第２の方向において前記第１の画素行と隣り合う第２の画素行と、
前記第１の画素電極と前記第２の画素電極の間、及び前記第３の画素電極と前記第４の画素電極の間において、前記第２の方向に延伸する第１のソース線、第２のソース線と、
前記第１の画素行と前記第２の画素行との間において、前記第１の方向に延伸する第１のゲート線と、
前記第１のソース線、前記第１のゲート線、及び前記第１の画素電極と電気的に接続された第１の薄膜トランジスタと、
前記第２のソース線、前記第１のゲート線、及び前記第２の画素電極と電気的に接続された第２の薄膜トランジスタと、を含み、
前記スペーサは、前記第１の薄膜トランジスタの少なくとも一部、及び前記第２の薄膜トランジスタの少なくとも一部と平面視で重畳するよう配置された、
液晶表示装置。
【請求項２】
前記第１の方向に配列された第５の画素電極、第６の画素電極を含み、前記第２の方向において前記第２の画素行と隣り合う第３の画素行と、
前記第２の画素行と前記第３の画素行との間において、前記第１の方向に延伸する第２のゲート線と、を更に含み、
前記第１のソース線、及び前記第２のソース線は、前記第５の画素電極と前記第６の画素電極の間において、前記第２の方向に延伸する、
請求項１に記載の液晶表示装置。
【請求項３】
前記第２の画素行の端部で、前記第１のゲート線と前記第２のゲート線とを接続する第１の端部接続配線を更に含み、
前記第１のゲート線と前記第２のゲート線には、前記第１の端部接続配線を介して、共通のゲート信号が供給される、
請求項２に記載の液晶表示装置。
【請求項４】
前記第１のソース線と共に前記第１の画素電極、及び前記第３の画素電極を挟むよう配置された第３のソース線と、
前記第２のソース線と共に前記第２の画素電極、及び前記第４の画素電極を挟むよう配置された第４のソース線と、
前記第３のソース線、前記第２のゲート線、及び前記第３の画素電極と電気的に接続された第３の薄膜トランジスタと、
前記第４のソース線と前記第２のゲート線、及び前記第４の画素電極と電気的に接続された第４の薄膜トランジスタと、を更に含む、
請求項２に記載の液晶表示装置。
【請求項５】
前記第１のゲート線は、
前記第１の画素電極と前記第３の画素電極との間における、前記第１の薄膜トランジスタと平面視で重畳しない領域において、前記第２の方向に第１の幅を有し、
前記第１の薄膜トランジスタ、前記第２の薄膜トランジスタと平面視で重畳する領域において、前記第２の方向に前記第１の幅よりも大きな幅を有する、
請求項１に記載の液晶表示装置。
【請求項６】
前記対向基板がブラックマトリクスを含み、
前記ブラックマトリクスは、前記第１の薄膜トランジスタの少なくとも一部、前記第２の薄膜トランジスタの少なくとも一部、及び前記スペーサと、平面視で重畳するよう配置された、
請求項１に記載の液晶表示装置。
【請求項７】
前記第１のソース線は、前記第２のソース線よりも前記第１の画素電極に近い位置に配置され、
前記第２のソース線は、前記第１のソース線よりも前記第２の画素電極に近い位置に配置された、
請求項１に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関する。
【背景技術】
【０００２】
下記特許文献１に記載の液晶表示装置は、第１の方向に延伸する複数のゲート線と、第１の方向に交差する第２の方向に延伸する複数のソース線と、を備えている。隣り合う２本のゲート線と、隣り合う２本のソース線と、により囲まれた領域に画素電極が配置されており、複数の画素電極が第１の方向、及び第２の方向に配列されている。ゲート線とソース線とが交差する領域には、薄膜トランジスタ基板とカラーフィルタ基板との間を一定に保つためのスペーサが配置されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−０３８１２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示された構成では、スペーサの大きさによっては、開口率が下がることが課題となっていた。即ち、上記従来の構成において、スペーサの強度等を確保するためには、平面視において、スペーサがある程度の面積を有することが必要となる。しかしながら、平面視におけるスペーサの面積を大きくすると、これに伴ってスペーサと平面視で重畳するよう配置されるブラックマトリクスの面積を大きくする必要があり、その結果として、開口率が下がるという課題があった。
【０００５】
本開示は、上記実情に鑑みてなされたものであり、その目的は、スペーサを有する液晶表示装置において、その開口率の低下を抑制することである。
【課題を解決するための手段】
【０００６】
本開示に係る液晶表示装置は、第１の基板と、前記第１の基板と対向するように配置された第２の基板と、前記第１の基板と前記第２の基板との間に配置された液晶層と、前記第１の基板と前記第２の基板との間のギャップを保持するスペーサと、を含み、前記第１の基板は、第１の方向に配列された第１の画素電極、第２の画素電極を含む第１の画素行と、前記第１の方向に配列された第３の画素電極、第４の画素電極を含み、前記第１の方向に交差する第２の方向において前記第１の画素行と隣り合う第２の画素行と、前記第１の画素電極と前記第２の画素電極の間、及び前記第３の画素電極と前記第４の画素電極の間において、前記第２の方向に延伸する第１のソース線、第２のソース線と、前記第１の画素行と前記第２の画素行との間において、前記第１の方向に延伸する第１のゲート線と、前記第１のソース線、前記第１のゲート線、及び前記第１の画素電極と電気的に接続された第１の薄膜トランジスタと、前記第２のソース線、前記第１のゲート線、及び前記第２の画素電極と電気的に接続された第２の薄膜トランジスタと、を含み、前記スペーサは、前記第１の薄膜トランジスタの少なくとも一部、及び前記第２の薄膜トランジスタの少なくとも一部と平面視で重畳するよう配置されている。
【発明の効果】
【０００７】
本開示に係る液晶表示装置の構成によれば、開口率の低下を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は第１の実施形態に係る液晶表示装置の概略構成を示す平面図である。
【図２】図２は第１の実施形態に係る液晶表示装置のスペーサの配置を示す模式的な断面図である。
【図３】図３は第１の実施形態に係る表示パネルの画素領域の概略構成を示す回路図である。
【図４】図４は第１の実施形態に係る画素電極とスペーサとの配置関係を示す模式的な平面図である。
【図５】図５は第１の実施形態の参考例における画素電極とスペーサとの配置関係を示す模式的な平面図である。
【発明を実施するための形態】
【０００９】
本開示の第１の実施形態について、図面を用いて以下に説明する。本実施形態においては、第１の基板を薄膜トランジスタ基板とし、第１の基板と対向する第２の基板を対向基板として説明する。
【００１０】
［第１の実施形態］
図１は、第１の実施形態に係る液晶表示装置１００の概略構成を示す平面図である。液晶表示装置１００は、主に、表示パネル２００と、表示パネル２００の背面側に配置されるバックライト（図示せず）とを含んで構成されている。表示パネル２００は、領域で大別すると、画像を表示する表示領域３００と、表示領域３００の外側周囲に位置する額縁領域４００とを含む。
【００１１】
額縁領域４００の一辺には、複数のソース線にソース信号を供給するソースドライバ４１０が配置されており、額縁領域４００の他の一辺には、複数のゲート線にゲート信号を供給するゲートドライバ４２０が配置されている。なお、本実施形態においてはソースドライバ４１０と、ゲートドライバ４２０とが、互いに交差する方向に延伸する二辺に配置される構成を例に挙げるが、ソースドライバ４１０が配置される一辺と、ゲートドライバ４２０が配置される一辺とが、互いに対向する構成としてもよい。また、ソースドライバ４１０と、ゲートドライバ４２０とが、共通する一辺に配置される構成としてもよい。
【００１２】
図２は第１の実施形態における液晶表示装置１００におけるスペーサＰＳの配置を示す模式的な断面図である。本実施形態において、液晶表示装置１００は、第１の基板である薄膜トランジスタ基板２３０と、この薄膜トランジスタ基板２３０に対向する対向基板２４０とを有し、薄膜トランジスタ基板２３０と対向基板２４０との間には、液晶層２５０が配置されている。対向基板２４０の背面側には、薄膜トランジスタ基板２３０側に突出するスペーサＰＳを複数有する構成としている。当該スペーサＰＳは、表示面内における薄膜トランジスタ基板２３０と対向基板２４０とのギャップを保持する役割を果たす。スペーサＰＳは、例えば樹脂などからなる絶縁膜により形成することができる。図２に示す断面構造の詳細については後述する。
【００１３】
図３は、本実施形態における表示パネル２００の画素領域の概略構成を示す回路図である。液晶表示装置１００の薄膜トランジスタ基板２３０は、図３に示すように、複数のゲート線ＧＬ（ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４等）と、各ゲート線ＧＬにゲート信号を供給するゲートドライバ４２０と、を含む。各ゲート線ＧＬは、ゲートドライバ４２０に接続され、第１の方向に延伸する。より具体的には、複数のゲート線ＧＬは、第１の方向に交差する第２の方向に略等間隔に配置され、複数の画素間を横切るよう、第１の方向に延伸する。
【００１４】
また、図３に示すように、液晶表示装置１００は、複数のソース線ＳＬ（ＳＬ１、ＳｌＬ２、ＳＬ３、ＳＬ４等）と、各ソース線ＳＬにソース信号を供給するソースドライバ４１０と、を含む。各ソース線ＳＬは、ソースドライバ４１０に接続され、複数の画素間を横切るよう、第２の方向に延伸する。より具体的には、各画素間において２本のソース線ＳＬが第２の方向に延伸する構成となっている。
【００１５】
表示パネル２００の表示領域３００には、複数のゲート線ＧＬ及び複数のソース線ＳＬによって区画された複数の画素領域がマトリクス状に配置されている。表示パネル２００は、図３に示すように、複数の画素領域に形成された複数の画素電極ＰＥ（ＰＥ１、ＰＥ２、ＰＥ３、ＰＥ４、ＰＥ５、ＰＥ６、ＰＥ７、ＰＥ８、ＰＥ９、ＰＥ１０等）と、該複数の画素電極ＰＥに対応する共通電極ＣＥと、各ゲート線ＧＬ及び各ソース線ＳＬの交差部近傍に形成された複数の薄膜トランジスタＴＦＴ（ＴＦＴ１、ＴＦＴ２、ＴＦＴ３、ＴＦＴ４、ＴＦＴ５、ＴＦＴ６、ＴＦＴ７、ＴＦＴ８、ＴＦＴ９、ＴＦＴ１０等）とを含んでいる。共通電極ＣＥには、共通電位が供給されている。
【００１６】
図３に示すように、第１の方向に配列された複数の画素電極ＰＥの群が画素行ＰＲ（ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４、ＰＲ５等）を構成している。本実施形態においては、第１の方向に配列された第１の画素電極ＰＥ１、及び第２の画素電極ＰＥ２を含む画素行を第１の画素行ＰＲ１とし、第１の方向に配列された第３の画素電極ＰＥ３、及び第４の画素電極ＰＥ４を含む画素行を第２の画素行ＰＲ２とし、第１の方向に配列された第５の画素電極ＰＥ５、及び第６の画素電極ＰＥ６を含む画素行を第３の画素行ＰＲ３とし、第１の方向に配列された第７の画素電極ＰＥ７、及び第８の画素電極ＰＥ８を含む画素行を第４の画素行ＰＲ４とし、第１の方向に配列された第９の画素電極ＰＥ９、及び第１０の画素電極ＰＥ１０を含む画素行を第５の画素行ＰＲ５とする。第１の画素行ＰＲ１、第２の画素行ＰＲ２、第３の画素行ＰＲ３、第４の画素行ＰＲ４、及び第５の画素行ＰＲ５は、第２の方向に順に配置されている。そのため、第２の画素行ＰＲ２は、第２の方向において第１の画素行ＰＲ１と隣り合い、第３の画素行ＰＲ３は、第２の方向において第２の画素行ＰＲ２と隣り合い、第４の画素行ＰＲ４は、第２の方向において第３の画素行ＰＲ３と隣り合い、第５の画素行ＰＲ５は、第２の方向において第４の画素行ＰＲ４と隣り合う。
【００１７】
また、図３に示すように、第２の方向に配列された複数の画素電極ＰＥの群が画素列ＰＣ（ＰＣ１、ＰＣ２等）を構成している。本実施形態においては、第２の方向に配列された第１の画素電極ＰＥ１、第３の画素電極ＰＥ３、第５の画素電極ＰＥ５、第７の画素電極ＰＥ７、及び第９の画素電極ＰＥ９を含む画素列を第１の画素列ＰＣ１とし、第２の方向に配列された第２の画素電極ＰＥ２、第４の画素電極ＰＥ４、第６の画素電極ＰＥ６、第８の画素電極ＰＥ８、及び第１０の画素電極ＰＥ１０を含む画素列を第２の画素列ＰＣ２とする。第１の画素列ＰＣ１と第２の画素列ＰＣ２は第１の方向において隣り合っている。
【００１８】
第１のソース線ＳＬ１と第２のソース線ＳＬ２は、第１の画素列ＰＣ１と第２の画素列ＰＣ２の間において、第２の方向に延伸している。即ち、第１のソース線ＳＬ１と第２のソース線ＳＬ２は、第１の画素電極ＰＥ１と第２の画素電極ＰＥ２の間、第３の画素電極ＰＥ３と第４の画素電極ＰＥ４の間、第５の画素電極ＰＥ５と第６の画素電極ＰＥ６の間、第７の画素電極ＰＥ７と第８の画素電極ＰＥ８の間、及び第９の画素電極ＰＥ９と第１０の画素電極ＰＥ１０の間において、第２の方向に延伸している。第１のソース線ＳＬ１は、第２のソース線ＳＬ２よりも第１の画素列ＰＣ１に近い位置に配置され、第２のソース線ＳＬ２は、第１のソース線ＳＬ１よりも第２の画素列ＰＣ２に近い位置に配置されている。即ち、第１のソース線ＳＬ１は、第２のソース線ＳＬ２よりも第１の画素電極ＰＥ１に近い位置に配置され、第２のソース線ＳＬ２は、第１のソース線ＳＬ１よりも第２の画素電極ＰＥ２に近い位置に配置されている。
【００１９】
第１の画素電極ＰＥ１、第５の画素電極ＰＥ５、第９の画素電極ＰＥ９は、それぞれ第１の薄膜トランジスタＴＦＴ１、第５の薄膜トランジスタＴＦＴ５、第９の薄膜トランジスタＴＦＴ９を介して、第１のソース線ＳＬ１と電気的に接続されている。また、第２の画素電極ＰＥ２、第６の画素電極ＰＥ６、第１０の画素電極ＰＥ１０は、それぞれ第２の薄膜トランジスタＴＦＴ２、第６の薄膜トランジスタＴＦＴ６、第１０の薄膜トランジスタＴＦＴ１０を介して、第２のソース線ＳＬ２と電気的に接続されている。
【００２０】
第１の画素列ＰＣ１の左側には、第２の方向に延伸する第３のソース線ＳＬ３が配置されており、第３のソース線ＳＬ３は、第１のソース線ＳＬ１と共に第１の画素列ＰＣ１を挟むように配置されている。第３の画素電極ＰＥ３、第７の画素電極ＰＥ７は、それぞれ第３の薄膜トランジスタＴＦＴ３、第７の薄膜トランジスタＴＦＴ７を介して、この第３のソース線ＳＬ３と電気的に接続されている。
【００２１】
第２の画素列ＰＣ２の右側には、第２の方向に延伸する第４のソース線ＳＬ４が配置されており、第４のソース線ＳＬ４は、第２のソース線ＳＬ２と共に第２の画素列ＰＣ２を挟むように配置されている。第４の画素電極ＰＥ４、第８の画素電極ＰＥ８は、それぞれ第４の薄膜トランジスタＴＦＴ４、第８の薄膜トランジスタＴＦＴ８を介して、この第４のソース線ＳＬ４と電気的に接続されている。
【００２２】
第１のゲート線ＧＬ１は、第１の画素行ＰＲ１と第２の画素行ＰＲ２との間、即ち第１の画素電極ＰＥ１と第３の画素電極ＰＥ３との間、及び第２の画素電極ＰＥ２と第４の画素電極ＰＥ４との間において、第１の方向に延伸している。第２のゲート線ＧＬ２は、第２の画素行ＰＲ２と第３の画素行ＰＲ３との間、即ち第３の画素電極ＰＥ３と第５の画素電極ＰＥ５との間、及び第４の画素電極ＰＥ４と第６の画素電極ＰＥ６との間において、第１の方向に延伸している。第３のゲート線ＧＬ３は、第３の画素行ＰＲ３と第４の画素行ＰＲ４との間、即ち第５の画素電極ＰＥ５と第７の画素電極ＰＥ７との間、及び第６の画素電極ＰＥ６と第８の画素電極ＰＥ８との間において、第１の方向に延伸している。第４のゲート線ＧＬ４は、第４の画素行ＰＲ４と第５の画素行ＰＲ５との間、即ち第７の画素電極ＰＥ７と第９の画素電極ＰＥ９との間、及び第８の画素電極ＰＥ８と第１０の画素電極ＰＥ１０との間において、第１の方向に延伸している。
【００２３】
第１の画素電極ＰＥ１、第２の画素電極ＰＥ２は、それぞれ第１の薄膜トランジスタＴＦＴ１、第２の薄膜トランジスタＴＦＴ２を介して、第１のゲート線ＧＬ１と電気的に接続されている。第１の薄膜トランジスタＴＦＴ１は、第１のソース線ＳＬ１、第１のゲート線ＧＬ１、及び第１の画素電極ＰＥ１と電気的に接続されており、第２の薄膜トランジスタＴＦＴ２は、第２のソース線ＳＬ２、第１のゲート線ＧＬ１、及び第２の画素電極ＰＥ２と電気的に接続されている。
【００２４】
第３の画素電極ＰＥ３、第４の画素電極ＰＥ４は、それぞれ第３の薄膜トランジスタＴＦＴ３、第４の薄膜トランジスタＴＦＴ４を介して、第２のゲート線ＧＬ２と電気的に接続されている。第３の薄膜トランジスタＴＦＴ３は、第３のソース線ＳＬ３、第２のゲート線ＧＬ２、及び第３の画素電極ＰＥ３と電気的に接続されており、第４の薄膜トランジスタＴＦＴ４は、第４のソース線ＳＬ４、第２のゲート線ＧＬ２、及び第４の画素電極ＰＥ４と電気的に接続されている。
【００２５】
第５の画素電極ＰＥ５、第６の画素電極ＰＥ６は、それぞれ第５の薄膜トランジスタＴＦＴ５、第６の薄膜トランジスタＴＦＴ６を介して、第３のゲート線ＧＬ３と電気的に接続されている。第５の薄膜トランジスタＴＦＴ５は、第１のソース線ＳＬ１、第３のゲート線ＧＬ３、及び第５の画素電極ＰＥ５と電気的に接続されており、第６の薄膜トランジスタＴＦＴ６は、第２のソース線ＳＬ２、第３のゲート線ＧＬ３、及び第６の画素電極ＰＥ６と電気的に接続されている。
【００２６】
第７の画素電極ＰＥ７、第８の画素電極ＰＥ８は、それぞれ第７の薄膜トランジスタＴＦＴ７、第８の薄膜トランジスタＴＦＴ８を介して、第４のゲート線ＧＬ４と電気的に接続されている。第７の薄膜トランジスタＴＦＴ７は、第３のソース線ＳＬ３、第４のゲート線ＧＬ４、及び第７の画素電極ＰＥ７と電気的に接続されており、第８の薄膜トランジスタＴＦＴ８は、第４のソース線ＳＬ４、第４のゲート線ＧＬ４、及び第８の画素電極ＰＥ８と電気的に接続されている。
【００２７】
第２の画素行ＰＲ２の端部において、第１のゲート線ＧＬ１と第２のゲート線ＧＬ２とは、第１の端部接続配線ＥＣＷ１により接続されており、ゲートドライバ４２０から、共通のゲート信号が供給される。同様に、第４の画素行ＰＲ４の端部において、第３のゲート線ＧＬ３と第４のゲート線ＧＬ４とは、第２の端部接続配線ＥＣＷ２により接続されており、ゲートドライバ４２０から、共通のゲート信号が供給される。
【００２８】
このような構成とすることにより、高精細、大画面の表示装置においても、各画素において所望の明るさを再現することが可能となる。通常、高精細の表示装置においては、１本当たりのゲート線ＧＬにゲート信号を供給する書き込み時間が短くなってしまう。即ち、ゲート信号のパルス幅が小さくなってしまう。また、大画面の表示装置においては、ゲート抵抗・容量の増加に伴う遅延により、十分な書き込みができなくなる可能性がある。この課題に対し、上述のように２本のゲート線ＧＬに共通のゲート信号を入力する構成とすることにより、上述した書き込み時間を２倍にすることができ、ゲート信号のパルス幅を２倍にすることができる。その結果として、高精細、大画面の表示装置においても、各画素において所望の明るさを再現することができる。
【００２９】
図４は、本実施形態における画素電極とスペーサとの配置関係を示す模式的な平面図である。図４に示すように、第１の画素電極ＰＥ１と第３の画素電極ＰＥ３との間、及び第２の画素電極ＰＥ２と第４の画素電極ＰＥ４との間には、第１の方向に延伸する第１のゲート線ＧＬ１が配置されている。また、第１の画素電極ＰＥ１と第２の画素電極ＰＥ２との間、及び第３の画素電極ＰＥ３と第４の画素電極ＰＥ４との間には、第２の方向に延伸する第１のソース線ＳＬ１と第２のソース線ＳＬ２とが配置されている。
【００３０】
また、図４に示すように、第１のゲート線ＧＬ１、第１のソース線ＳＬ１、及び第１の画素電極ＰＥ１は、第１の薄膜トランジスタＴＦＴ１に電気的に接続されている。第１のゲート線ＧＬ１、第２のソース線ＳＬ２、及び第２の画素電極ＰＥ２は、第２の薄膜トランジスタＴＦＴ２に電気的に接続されている。
【００３１】
そして、図２を用いて上述したスペーサＰＳを、図４に示すように、第１の薄膜トランジスタＴＦＴ１の少なくとも一部、及び第２の薄膜トランジスタＴＦＴ２の少なくとも一部と平面視で重畳するよう配置している。
【００３２】
この図４に示す例においては、ブラックマトリクスＢＭを、第１の方向において隣り合う二つの画素電極ＰＥ間、及び第２の方向において隣り合う二つの画素電極ＰＥ間と平面視で重畳するように配置する。そして、ブラックマトリクスＢＭを、第１の薄膜トランジスタＴＦＴ１、及び第２の薄膜トランジスタＴＦＴ２、及びスペーサＰＳと平面視で重畳するよう配置している。
【００３３】
このような構成とすることにより、第１のゲート線ＧＬ１と、第１のソース線ＳＬ１、第２のソース線ＳＬ２とが交差する領域に、第１の薄膜トランジスタＴＦＴ１、第２の薄膜トランジスタＴＦＴ２の配置位置をまとめることが可能となる。この第１の薄膜トランジスタＴＦＴ１、第２の薄膜トランジスタＴＦＴ２が配置される位置は、もともと開口率に寄与しない位置である。そのため、この第１の薄膜トランジスタＴＦＴ１、第２の薄膜トランジスタＴＦＴ２が配置された位置に跨るようにスペーサＰＳを配置することにより、開口率の低下を抑制しつつ、且つ第１の薄膜トランジスタＴＦＴ１、第２の薄膜トランジスタＴＦＴ２が配置された位置に跨る程度の大きさを有するスペーサＰＳを配置することが可能となり、表示ムラの発生を抑制することが可能となる。
【００３４】
また、図４に示すように、第１のゲート線ＧＬ１は、第１の画素電極ＰＥ１と第３の画素電極ＰＥ３との間における、第１の薄膜トランジスタＴＦＴ１と平面視で重畳しない領域において、第２の方向に第１の幅Ｗ１を有する。そして、第１のゲート線ＧＬ１は、第１の薄膜トランジスタＴＦＴ１、第２の薄膜トランジスタＴＦＴ２と平面視で重畳する領域において、第２の方向に、第１の幅Ｗ１よりも大きな幅（例えば第２の幅Ｗ２）を有する構成としている。そのため、第１のゲート線ＧＬ１の低抵抗化を図ることができる。その理由について、以下、図５に示す参考例との比較を用いて説明する。
【００３５】
図５に示す参考例においては、第２の画素電極ＰＥ２が、第２のソース線ＳＬ２ではなく、第４のソース線ＳＬ４と接続される構成となっている。そのため、開口率を低下させない構成とするならば、第２の画素電極ＰＥ２と第４の画素電極ＰＥ４との間における、第２の薄膜トランジスタＴＦＴ２と平面視で重畳しない領域において、第１のゲート線ＧＬ１の第２の方向の幅は、第１の薄膜トランジスタＴＦＴ１、第２の薄膜トランジスタＴＦＴ２と平面視で頂上する領域の幅（例えば第２の幅Ｗ２）よりも小さな第１の幅Ｗ１とする必要がある。
【００３６】
そうすると、第１の画素電極ＰＥ１と第３の画素電極ＰＥ３との間から、第２の画素電極ＰＥ２と第４の画素電極ＰＥ４との間までにおける、第１のゲート線ＧＬ１の第２の方向の幅を測定すると、第１の画素電極ＰＥ１と第３の画素電極ＰＥ３との間における、第１の薄膜トランジスタＴＦＴ１と平面視で重畳しない領域において、第２の幅Ｗ２よりも小さな第１の幅Ｗ１を有し、第１の薄膜トランジスタＴＦＴ１と平面視で重畳する領域において、第１の幅Ｗ１よりも大きな第２の幅Ｗ２を有する。そして、第２の画素電極ＰＥ２と第４の画素電極ＰＥ４との間における、第２の薄膜トランジスタＴＦＴ２と平面視で重畳しない領域において、第２の幅Ｗ２よりも小さな第１の幅Ｗ１を有し、第２の薄膜トランジスタＴＦＴ２と平面視で重畳する領域において、第１の幅Ｗ１よりも大きな第２の幅Ｗ２を有する構成となる。
【００３７】
このような構成においては、第１の画素電極ＰＥ１と第３の画素電極ＰＥ３との間から、第２の画素電極ＰＥ２と第４の画素電極ＰＥ４との間までにおいて、第１のゲート線ＧＬ１の第２の方向の幅は２度も小さくなってしまう、即ち、第１の幅Ｗ１となってしまうため、第１のゲート線ＧＬ１が高抵抗化してしまう可能性がある。
【００３８】
これに対して、図４に示す構成においては、第２の画素電極ＰＥ２が、第２のソース線ＳＬ２と接続される構成としているため、第１のゲート線ＧＬ１が、第１の薄膜トランジスタＴＦＴ１と平面視で重畳する領域から、第２の薄膜トランジスタＴＦＴ２と平面視で重畳する領域まで、連続的に、第２の方向に第１の幅Ｗ１よりも大きな幅（例えば第２の幅Ｗ２）を有する構成とすることが可能となる。その結果、第１のゲート線ＧＬ１の低抵抗化を図ることができる。
【００３９】
なお、第１のゲート線ＧＬ１は、第１の薄膜トランジスタＴＦＴ１と平面視で重畳する領域から、第２の薄膜トランジスタＴＦＴ２と平面視で重畳する領域まで、常に一定の幅（例えば第２の幅Ｗ２）である必要は無い。即ち、第１のゲート線ＧＬ１が、第１の薄膜トランジスタＴＦＴ１と平面視で重畳する領域から、第２の薄膜トランジスタＴＦＴ２と平面視で重畳する領域までにおいて、第１のゲート線ＧＬ１の第２の方向の幅が、第１の画素電極ＰＥ１と第３の画素電極ＰＥ３との間における、第１の薄膜トランジスタＴＦＴ１と平面視で重畳しない領域の第１の幅Ｗ１よりも大きい構成であれば、上述した効果を得ることができる。
【００４０】
更に、図４に示す構成においては、第２のソース線ＳＬ２の側面と第１のゲート線ＧＬ１の側面との間において発生する寄生容量の発生を抑制することができる。参考例である図５に示す構成においては、第１のゲート線ＧＬ１の側面の一部ＧＬ１Ａと、第２のソース線ＳＬ２の側面の一部ＳＬ２Ａとが、平面視で対向する構成となっている。そのため、両者の間においては寄生容量が発生してしまう。
【００４１】
これに対して、図４に示す構成においては、第１のゲート線ＧＬ１が、第１の薄膜トランジスタＴＦＴ１と平面視で重畳する領域から、第２の薄膜トランジスタＴＦＴ２と平面視で重畳する領域までにおいて、第２の方向に、第１の幅Ｗ１よりも大きな幅を有する構成とするため、平面視で、第１のゲート線ＧＬ１の側面の一部ＧＬ１Ａと、第２のソース線ＳＬ２の側面の一部ＳＬ２Ａとが対向する領域を無くす、あるいは小さくすることができる。その結果として、寄生容量の発生を抑制することができる。
【００４２】
図２は、図４に示すスペーサＰＳを配置した領域における第１の方向に沿った断面を示す模式的な断面図である。表示パネル２００は、背面側に配置される薄膜トランジスタ基板２３０と、表示面側に配置され、薄膜トランジスタ基板２３０に対向する対向基板２４０と、薄膜トランジスタ基板２３０及び対向基板２４０の間に挟持される液晶層２５０と、を含んでいる。スペーサＰＳは、対向基板２４０の背面側から薄膜トランジスタ基板２３０側に突出する構成となっている。
【００４３】
薄膜トランジスタ基板２３０は、ガラス基板２３１と、このガラス基板２３１の表示面側に形成された第１のゲート線ＧＬ１と、第１のゲート線ＧＬを覆うゲート絶縁膜２３７と、を含む。ゲート絶縁膜２３７の表示面側には、第１の薄膜トランジスタＴＦＴ１の一部を構成する第１の半導体層ＳＥＭ１と、第２の薄膜トランジスタＴＦＴ２の一部を構成する第２の半導体層ＳＥＭ２と、が形成されている。第１の半導体層ＳＥＭ１の表示面側には、第１のソース線ＳＬ１、及び第１のソース電極ＳＭ１が形成され、第２の半導体層ＳＥＭ２の表示面側には、第２のソース線ＳＬ２、及び第２のソース電極ＳＭ２が形成されている。
【００４４】
ゲート絶縁膜２３７の表示面側には、第１の半導体層ＳＥＭ１、第１のソース線ＳＬ１、第１のソース電極ＳＭ１、第２の半導体層ＳＥＭ２、第２のソース線ＳＬ２、及び第２のソース電極ＳＭ２を覆うように、絶縁膜２３３が形成されている。絶縁膜２３３の表示面側には、絶縁膜２３４が形成されており、絶縁膜２３４の表示面側には、第１の画素電極ＰＥ１と第２の画素電極ＰＥ２が形成されている。第１の画素電極ＰＥ１、第２の画素電極ＰＥ２は、絶縁膜２３４、及び絶縁膜２３３の一部を貫通し、図示しない共通電極の開口部を介して、それぞれ第１のソース電極ＳＭ１、第２のソース電極ＳＭ２と接続されている。絶縁膜２３４、第１の画素電極ＰＥ１、及び第２の画素電極ＰＥ２の表示面側には、配向膜２３５が形成されている。ガラス基板２３１の背面側には偏光板２３６が形成されている。
【００４５】
対向基板２４０は、ガラス基板２４１上に形成されたブラックマトリクスＢＭを含み、ブラックマトリクスＢＭは、第１の半導体層ＳＥＭ１、第２の半導体層ＳＥＭ２、スペーサＰＳ、及び第１のゲート線ＧＬ１と平面視で重畳するよう配置されている。そのため、ブラックマトリクスＢＭは、第１の半導体層ＳＥＭ１が形成される領域から、第２の半導体層ＳＥＭ２が形成される領域まで、連続的に形成されている。更に、対向基板２４０は、ブラックマトリクスＢＭや、図示しないカラーフィルタの背面側を覆うように設けられたオーバーコート膜２４２と、オーバーコート膜２４２の背面側に設けられた配向膜２４３とを含む。ガラス基板２４１の表示面側には、偏光板２４４が形成されている。
【００４６】
このような構成とすることにより、開口率の低下を抑制しつつ、且つ第１の半導体層ＳＥＭ１が配置された位置と、第２の半導体層ＳＥＭ２が配置された位置とに跨る程度の大きさを有するスペーサＰＳを配置することが可能となり、表示ムラの発生を抑制することが可能となる。
【００４７】
以上、本発明の一実施形態について説明したが、本発明は上記各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で上記各実施形態から当業者が適宜変更した形態も本発明の技術的範囲に含まれることは言うまでもない。
【符号の説明】
【００４８】
１００  液晶表示装置、２００  表示パネル、３００  表示領域、４００  額縁領域、４１０  ソースドライバ、４２０  ゲートドライバ、２３０  薄膜トランジスタ基板、２３１  ガラス基板、２３３  絶縁膜、２３４  絶縁膜、２３５  配向膜、２３６  偏光板、２３７  ゲート絶縁膜、２４０  対向基板、２４１  ガラス基板、２４２  オーバーコート膜、２４３  配向膜、２４４  偏光板、２５０  液晶層、ＰＳ  スペーサ、ＧＬ  ゲート線、ＧＬ１  第１のゲート線、ＧＬ１Ａ  一部、ＧＬ２  第２のゲート線、ＧＬ３  第３のゲート線、ＧＬ４  第４のゲート線、ＳＬ  ソース線、ＳＬ１  第１のソース線、ＳＬ２  第２のソース線、ＳＬ２Ａ  一部、ＳＬ３  第３のソース線、ＳＬ４  第４のソース線、ＳＭ１  第１のソース電極、ＳＭ２  第２のソース電極、ＳＥＭ１  第１の半導体層、ＳＥＭ２  第２の半導体層、ＰＥ  画素電極、ＰＥ１  第１の画素電極、ＰＥ２  第２の画素電極、ＰＥ３  第３の画素電極、ＰＥ４  第４の画素電極、ＰＥ５  第５の画素電極、ＰＥ６  第６の画素電極、ＰＥ７  第７の画素電極、ＰＥ８  第８の画素電極、ＰＥ９  第９の画素電極、ＰＥ１０  第１０の画素電極、ＰＲ  画素行、ＰＲ１  第１の画素行、ＰＲ２  第２の画素行、ＰＲ３  第３の画素行、ＰＲ４  第４の画素行、ＰＲ５  第５の画素行、ＰＣ  画素列、ＰＣ１  第１の画素列、ＰＣ２  第２の画素列、ＥＣＷ１  第１の端部接続配線、ＥＣＷ２  第２の端部接続配線、ＴＦＴ  薄膜トランジスタ、ＴＦＴ１  第１の薄膜トランジスタ、ＴＦＴ２  第２の薄膜トランジスタ、ＴＦＴ３  第３の薄膜トランジスタ、ＴＦＴ４  第４の薄膜トランジスタ、ＴＦＴ５  第５の薄膜トランジスタ、ＴＦＴ６  第６の薄膜トランジスタ、ＴＦＴ７  第７の薄膜トランジスタ、ＴＦＴ８  第８の薄膜トランジスタ、ＴＦＴ９  第９の薄膜トランジスタ、ＴＦＴ１０  第１０の薄膜トランジスタ、Ｗ１  第１の幅、Ｗ２  第２の幅、ＣＥ  共通電極、ＢＭ  ブラックマトリクス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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