(57)【要約】【課題】従来よりも大きなＳＮ比を得ることができる半導体素子、磁気抵抗効果素子、磁気センサ及びスピントランジスタを提供する。【解決手段】磁気抵抗効果素子１Ａは、半導体層２と、半導体層２上に互いに離間して設けられた第１強磁性層３及び第２強磁性層４と、を備える。半導体層２は、第１強磁性層３及び第２強磁性層４が設けられた第１半導体領域Ｒ１と、第１強磁性層３及び第２強磁性層４から離間し、かつ、第１半導体領域Ｒ１の端面の少なくとも一部と接するように設けられた第２半導体領域Ｒ２と、を備える。第１半導体領域Ｒ１は、ｎ型の導電型を有し、第２半導体領域Ｒ２は、ｐ型の導電型を有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に互いに離間して設けられた第１電極及び第２電極と、を備え、
前記半導体層は、
前記第１電極及び前記第２電極が設けられた第１半導体領域と、
前記第１電極及び前記第２電極から離間し、かつ、前記第１半導体領域の端面の少なくとも一部と接するように設けられた第２半導体領域と、を備え、
前記第１半導体領域は、ｎ型の導電型を有し、
前記第２半導体領域は、ｐ型の導電型を有している、半導体素子。
【請求項２】
前記第１半導体領域におけるｐ型ドーパント濃度は、前記第２半導体領域におけるｐ型ドーパント濃度よりも低い、請求項１に記載の半導体素子。
【請求項３】
前記第１半導体領域を正、前記第２半導体領域を負とする方向の電圧を印加するための配線を更に備える、請求項１又は２に記載の半導体素子。
【請求項４】
半導体層と、
前記半導体層上に互いに離間して設けられた第１電極及び第２電極と、を備え、
前記半導体層は、
前記第１電極及び前記第２電極が設けられた第１半導体領域と、
前記第１電極及び前記第２電極から離間し、かつ、前記第１半導体領域の端面の少なくとも一部と接するように設けられた第２半導体領域と、を備え、
前記第１半導体領域は、ｐ型の導電型を有し、
前記第２半導体領域は、ｎ型の導電型を有している、半導体素子。
【請求項５】
前記第１半導体領域におけるｎ型ドーパント濃度は、前記第２半導体領域におけるｎ型ドーパント濃度よりも低い、請求項４に記載の半導体素子。
【請求項６】
前記第１半導体領域を負、前記第２半導体領域を正とする方向の電圧を印加するための配線を更に備える、請求項４又は５に記載の半導体素子。
【請求項７】
前記第１半導体領域は、前記第１電極及び前記第２電極が設けられた上面と、前記上面と対向している下面と、前記上面と前記下面とを接続し、かつ、前記第１電極及び前記第２電極の離間方向に沿って延在している側面と、を有し、
前記第２半導体領域は、前記側面の少なくとも一部と接するように設けられている、請求項１〜６のいずれか一項に記載の半導体素子。
【請求項８】
前記上面及び前記下面の対向方向における前記第２半導体領域の長さは、前記対向方向における前記半導体層の長さと同等である、請求項７に記載の半導体素子。
【請求項９】
前記第１半導体領域は、前記第１電極及び前記第２電極が設けられた上面を有し、
前記第２半導体領域は、前記上面の少なくとも一部と接するように設けられている、請求項１〜８のいずれか一項に記載の半導体素子。
【請求項１０】
請求項１〜９のいずれか一項に記載の半導体素子を備え、
前記第１電極及び前記第２電極は、それぞれ強磁性材料を備える、磁気抵抗効果素子。
【請求項１１】
請求項１０に記載の磁気抵抗効果素子を備える、磁気センサ。
【請求項１２】
請求項１０に記載の磁気抵抗効果素子を備える、スピントランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子、磁気抵抗効果素子、磁気センサ及びスピントランジスタに関する。
【背景技術】
【０００２】
磁化自由層としての強磁性層、非磁性スペーサ層、及び磁化固定層としての強磁性層を有する巨大磁気抵抗（ＧＭＲ）効果素子、及びトンネル磁気抵抗（ＴＭＲ）効果素子等の磁気抵抗効果素子が知られている。このような磁気抵抗効果素子は、磁気センサ、磁気ヘッド、及び磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）等のデバイスに利用されている。
【０００３】
現在実用化されている磁気抵抗効果素子は、磁化自由層、非磁性スペーサ層、及び磁化固定層をこの順に積層させた構成を有している。しかし、近年、非磁性材料からなるチャンネル層の上面に磁化自由層及び磁化固定層を設けた構成を有する磁気抵抗効果素子が注目されている（たとえば特許文献１及び特許文献２）。特許文献１及び特許文献２に記載の磁気抵抗効果素子では、磁化自由層及び磁化固定層は略同一面上に形成され、磁化自由層又は磁化固定層からチャンネル層に注入されたスピン偏極電子は、チャンネル層内で伝導又は拡散し、スピンがチャンネル層内に蓄積する。このような構成を有する磁気抵抗効果素子によれば、従来の磁気抵抗効果素子との構成上の相違点に基づき、磁気ヘッド等の磁気センサに応用した場合に高い空間分解能が得られることが期待されており、また、デバイスへの応用時にデバイス設計の自由度を向上させることができると期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２８７６６６号公報
【特許文献２】国際公開第２０１５／０７６１８７号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述のような磁気抵抗効果素子では、信号雑音比（ＳＮ比）を向上させるために必要な要素の一つとして、スピン偏極キャリア（スピン偏極電子又はスピン偏極ホール）がチャンネル層内を伝導又は拡散する際のスピン拡散長及びスピン寿命を長くすることが挙げられる。そのような観点から、上記特許文献１及び特許文献２に記載の磁気抵抗効果素子は、半導体素子として形成されている。具体的には、上記特許文献１及び特許文献２に記載の磁気抵抗効果素子においては、一般に金属材料よりもスピン拡散長及びスピン寿命が長い半導体材料によってキャリアの伝導経路であるチャンネル層を構成している。
【０００６】
しかしながら、そのような構成を用いても、上述のような半導体素子のＳＮ比は、デバイス応用に必要なレベルには達していない。
【０００７】
本発明は上述の課題に鑑みてなされたものであり、従来よりも大きなＳＮ比を得ることができる半導体素子、磁気抵抗効果素子、磁気センサ及びスピントランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明者らは、鋭意検討の結果、伝導経路である半導体層の表面に存在する界面準位がキャリアを捕獲又は散乱することが、上記半導体素子においてＳＮ比が十分に向上しないことの一因であることを見出し、本発明の完成に至った。
【０００９】
本発明に係る半導体素子は、半導体層と、半導体層上に互いに離間して設けられた第１電極及び第２電極と、を備え、半導体層は、第１電極及び第２電極が設けられた第１半導体領域と、第１電極及び第２電極から離間し、かつ、第１半導体領域の端面の少なくとも一部と接するように設けられた第２半導体領域と、を備え、第１半導体領域は、ｎ型の導電型を有し、第２半導体領域は、ｐ型の導電型を有している。
【００１０】
この半導体素子では、第１電極及び第２電極が設けられた第１半導体領域がｎ型の導電型を有している。また、第１電極及び第２電極から離間し、かつ、第１半導体領域の端面の少なくとも一部と接するように設けられた第２半導体領域がｐ型の導電型を有している。このため、第１半導体領域及び第２半導体領域の界面には、第１半導体領域及び第２半導体領域がｐｎ接合を形成することにより、空乏層が形成されている。その結果、第１半導体領域及び第２半導体領域の界面近傍にキャリア（電子）が伝導することが抑制されるため、当該界面近傍の界面準位によってキャリア（電子）が捕獲又は散乱されることが抑制される。これにより、本発明に係る半導体素子によれば、従来よりも大きなＳＮ比を得ることができる。
【００１１】
この半導体素子では、第１半導体領域におけるｐ型ドーパント濃度は、第２半導体領域におけるｐ型ドーパント濃度よりも低くてもよい。この場合、第１半導体領域におけるｐ型ドーパント濃度が、第２半導体領域におけるｐ型ドーパント濃度と同等である場合と比較して、第１半導体領域の内部におけるキャリア（電子）の散乱が抑制される。この結果、従来よりも大きなＳＮ比を得ることができる。
【００１２】
この半導体素子は、第１半導体領域を正、第２半導体領域を負とする方向の電圧を印加するための配線を更に備えてもよい。この場合、配線を介して第１半導体領域と第２半導体領域との間に逆バイアス電圧が印加される。これにより、空乏層の幅が広がるので、界面準位によってキャリア（電子）が捕獲又は散乱されることがより抑制される。この結果、従来よりも更に大きなＳＮ比を得ることができる。
【００１３】
本発明に係る半導体素子は、半導体層と、半導体層上に互いに離間して設けられた第１電極及び第２電極と、を備え、半導体層は、第１電極及び第２電極が設けられた第１半導体領域と、第１電極及び第２電極から離間し、かつ、第１半導体領域の端面の少なくとも一部と接するように設けられた第２半導体領域と、を備え、第１半導体領域は、ｐ型の導電型を有し、第２半導体領域は、ｎ型の導電型を有している。
【００１４】
この半導体素子では、第１電極及び第２電極が設けられた第１半導体領域がｐ型の導電型を有している。また、第１電極及び第２電極から離間し、かつ、第１半導体領域の端面の少なくとも一部と接するように設けられた第２半導体領域がｎ型の導電型を有している。このため、第１半導体領域及び第２半導体領域の界面には、第１半導体領域及び第２半導体領域がｐｎ接合を形成することにより、空乏層が形成されている。その結果、第１半導体領域及び第２半導体領域の界面近傍にキャリア（ホール）が伝導することが抑制されるため、当該界面近傍の界面準位によってキャリア（ホール）が捕獲又は散乱されることが抑制される。これにより、本発明に係る半導体素子によれば、従来よりも大きなＳＮ比を得ることができる。
【００１５】
この半導体素子では、第１半導体領域におけるｎ型ドーパント濃度は、第２半導体領域におけるｎ型ドーパント濃度よりも低くてもよい。この場合、第１半導体領域におけるｎ型ドーパント濃度が、第２半導体領域におけるｎ型ドーパント濃度と同等である場合と比較して、第１半導体領域の内部におけるキャリア（ホール）の散乱が抑制される。この結果、従来よりも大きなＳＮ比を得ることができる。
【００１６】
この半導体素子は、第１半導体領域を負、第２半導体領域を正とする方向の電圧を印加するための配線を更に備えてもよい。この場合、配線を介して第１半導体領域と第２半導体領域との間に逆バイアス電圧が印加される。これにより、空乏層の幅が広がるので、界面準位によってキャリア（ホール）が捕獲又は散乱されることがより抑制される。この結果、従来よりも更に大きなＳＮ比を得ることができる。
【００１７】
この半導体素子では、前記第１半導体領域は、前記第１電極及び前記第２電極が設けられた上面と、前記上面と対向している下面と、前記上面と前記下面とを接続し、かつ、前記第１電極及び前記第２電極の離間方向に沿って延在している側面と、を有し、前記第２半導体領域は、前記側面の少なくとも一部と接するように設けられていてもよい。この場合、第１半導体領域の側面の少なくとも一部と第２半導体領域との界面近傍に空乏層が形成されるので、当該界面近傍の界面準位によってキャリアが捕獲又は散乱されることが抑制される。この結果、従来よりも大きなＳＮ比を得ることができる。
【００１８】
この半導体素子では、前記上面及び前記下面の対向方向における前記第２半導体領域の長さは、前記対向方向における前記半導体層の長さと同等である。この場合、半導体層の対向方向の全体にわたって、第１半導体領域及び第２半導体領域との界面近傍に空乏層が形成されるので、当該界面近傍の界面準位がキャリアに与える影響が更に抑制される。この結果、従来よりも大きなＳＮ比を得ることができる。
【００１９】
この半導体素子では、第１半導体領域は、第１電極及び第２電極が設けられた上面を有し、第２半導体領域は、上面の少なくとも一部と接するように設けられていてもよい。この場合、第１半導体領域の上面の少なくとも一部と第２半導体領域との界面近傍に空乏層が形成されるので、当該界面近傍の界面準位によってキャリアが捕獲又は散乱されることが抑制される。この結果、従来よりも大きなＳＮ比を得ることができる。
【００２０】
本発明に係る磁気抵抗効果素子は、上記半導体素子を備え、第１電極及び第２電極は、それぞれ強磁性材料を備える。これにより、従来よりも大きなＳＮ比を得ることができる磁気抵抗効果素子を実現することができる。
【００２１】
本発明に係る磁気センサは、上記磁気抵抗効果素子を備える。これにより、従来よりも大きなＳＮ比を得ることができる磁気センサを実現することができる。
【００２２】
本発明に係るスピントランジスタは、上記磁気抵抗効果素子を備える。これにより、従来よりも大きなＳＮ比を得ることができるスピントランジスタを実現することができる。
【発明の効果】
【００２３】
本発明によれば、従来よりも大きなＳＮ比を得ることができる半導体素子、磁気抵抗効果素子、磁気センサ及びスピントランジスタが提供される。
【図面の簡単な説明】
【００２４】
【図１】第１実施形態に係る磁気センサの断面図である。
【図２】図１に示される磁気センサの上面図である。
【図３】第１実施形態の磁気抵抗効果素子の第１半導体領域及び第２半導体領域の界面近傍のエネルギーバンド図である。
【図４】第１実施形態の磁気抵抗効果素子の逆バイアス電圧印加時の第１半導体領域及び第２半導体領域の界面近傍のエネルギーバンド図である。
【図５】第２実施形態に係る磁気センサの断面図である。
【図６】図５に示される磁気センサの上面図である。
【図７】第３実施形態に係る磁気センサの断面図である。
【図８】図７に示される磁気センサの上面図である。
【図９】第４実施形態に係る磁気センサの上面図である。
【図１０】第５実施形態に係る磁気センサの断面図である。
【図１１】図１０に示される磁気センサの上面図である。
【図１２】第６実施形態に係るスピントランジスタの断面図である。
【図１３】変形例に係るスピントランジスタの断面図である。
【発明を実施するための形態】
【００２５】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、各図面において、可能な場合には同一要素には同一符号を用いる。また、図面中の構成要素内及び構成要素間の寸法比は、図面の見易さのため、それぞれ任意となっている。
【００２６】
（第１実施形態）
図１〜図４を参照して、第１実施形態に係る磁気抵抗効果素子１Ａ及び磁気センサ１０Ａについて説明する。図１は、第１実施形態に係る磁気センサの断面図である。図２は、図１に示される磁気センサの上面図である。図３及び図４は、第１半導体領域及び第２半導体領域の界面近傍のエネルギーバンド図である。図１及び図２には、直交座標系が示されている。
【００２７】
図１及び図２に示されるように、磁気センサ１０Ａは、磁気抵抗効果素子１Ａを備え、電流源２０、電圧測定部３０及び電圧源５０と接続されている。磁気抵抗効果素子１Ａは、半導体層２と、第１強磁性層３（第１電極）と、第２強磁性層４（第２電極）と、第１絶縁層５と、第２絶縁層６と、配線４５と、を備えた半導体素子を備える。本実施形態では、磁気抵抗効果素子１Ａは上記半導体素子からなる。図２では、電流源２０及び電圧測定部３０の図示が省略されている。
【００２８】
半導体層２は、直方体形状を呈している。半導体層２は、Ｚ方向で互いに対向している上面２ａ及び下面２ｂと、Ｘ方向で互いに対向している側面２ｃ及び側面２ｄと、Ｙ方向で互いに対向している側面２ｅ及び側面２ｆと、を有している。本実施形態では、上面２ａ、下面２ｂ、側面２ｃ，２ｄ，２ｅ，２ｆは、略平坦であるが、これらの各面は湾曲していてもよい。半導体層２の詳細な構成については、後述する。なお、上面２ａ及び下面２ｂは、重力方向以外で互いに対向するように配置されていてもよく、側面２ｃ，２ｄ，２ｅ，２ｆのいずれかが実質的な上面及び下面となっていてもよい。
【００２９】
半導体層２は、たとえば、Ｓｉ、Ｇｅ、Ｃ（ダイヤモンド）、ＧａＡｓ等の半導体材料を母材としてなる。半導体層２は、互いに異なる導電型を有している第１半導体領域Ｒ１及び第２半導体領域Ｒ２を有している。すなわち、第１半導体領域Ｒ１及び第２半導体領域Ｒ２の導電型の組み合わせとしては、２つの場合がある。１つ目は、第１半導体領域Ｒ１がｎ型の導電型を有し、第２半導体領域Ｒ２がｐ型の導電型を有する場合（以下、場合Ａという）である。２つ目は、第１半導体領域Ｒ１がｐ型の導電型を有し、第２半導体領域Ｒ２がｎ型の導電型を有する場合（以下、場合Ｂという）である。
【００３０】
第１半導体領域Ｒ１及び第２半導体領域Ｒ２の半導体材料（母材）には、導電型を有するための不純物が添加されている。第１半導体領域Ｒ１及び第２半導体領域Ｒ２がｎ型の導電型を有するためには、半導体材料（母材）の元素よりも価電子数の大きな元素が不純物として添加される。第１半導体領域Ｒ１及び第２半導体領域Ｒ２がｐ型の導電型を有するためには、半導体材料（母材）の元素よりも価電子数の小さな元素が不純物として添加される。第１半導体領域Ｒ１及び第２半導体領域Ｒ２に含まれる半導体材料（母材）をＳｉとすると、ｎ型の導電型を有するための不純物（ｎ型ドーパント）としては、Ｐ、Ａｓ、Ｓｂ等が挙げられ、ｐ型の導電型を有するための不純物（ｐ型ドーパント）としては、Ｂ、Ａｌ、Ｇａ、Ｉｎ等が挙げられる。
【００３１】
第１半導体領域Ｒ１には、第１強磁性層３及び第２強磁性層４が設けられる。キャリアは第１強磁性層３及び第２強磁性層４間を、第１半導体領域Ｒ１を経由して伝導する。ここでは、スピンの向きが揃ったキャリア（スピン偏極キャリア）が第１半導体領域Ｒ１を伝導する。第１半導体領域Ｒ１は、直方体形状を呈している。第１半導体領域Ｒ１は、その端面として、Ｚ方向で互いに対向している上面Ｒ１ａ及び下面Ｒ１ｂと、Ｘ方向で互いに対向している側面Ｒ１ｃ及び側面Ｒ１ｄと、Ｙ方向で互いに対向している側面Ｒ１ｅ及び側面Ｒ１ｆと、を有している。側面Ｒ１ｅ及び側面Ｒ１ｆは、上面Ｒ１ａと下面Ｒ１ｂとを接続し、かつ、Ｘ方向に沿って延在している側面である。
【００３２】
本実施形態では、上面Ｒ１ａ、下面Ｒ１ｂ及び側面Ｒ１ｃ，Ｒ１ｄ，Ｒ１ｅ，Ｒ１ｆは、略平坦であるが、これらの各面は湾曲していてもよいし、凹部又は凸部が設けられていてもよい。上面Ｒ１ａ、下面Ｒ１ｂ及び側面Ｒ１ｃ，Ｒ１ｄ，Ｒ１ｅ，Ｒ１ｆは、上面２ａ、下面２ｂ及び側面２ｃ，２ｄ，２ｅ，２ｆとそれぞれ平行をなしている。第１半導体領域Ｒ１は、上面２ａの中央部分を構成し、下面２ｂ及び側面２ｃ，２ｄ，２ｅ，２ｆから離間している。下面Ｒ１ｂ及び側面Ｒ１ｃ，Ｒ１ｄ，Ｒ１ｅ，Ｒ１ｆは、下面２ｂ及び側面２ｃ，２ｄ，２ｅ，２ｆからそれぞれ離間している。第１半導体領域Ｒ１の厚さ（Ｚ方向の長さ）は、半導体層２の厚さ（Ｚ方向の長さ）よりも薄く、たとえば１０ｎｍ以上１０μｍ以下である。
【００３３】
第１半導体領域Ｒ１は、第１部分Ｒ１１、第２部分Ｒ１２、及び第３部分Ｒ１３を有している。第１部分Ｒ１１、第２部分Ｒ１２、及び第３部分Ｒ１３は、互いに一体的に設けられている。第１部分Ｒ１１、第２部分Ｒ１２、及び第３部分Ｒ１３は、いずれも上面２ａの一部を構成している。第１部分Ｒ１１及び第２部分Ｒ１２は、Ｘ方向において互いに離間して設けられている。第１部分Ｒ１１は、側面２ｃ側に設けられている。第２部分Ｒ１２は、側面２ｄ側に設けられている。第３部分Ｒ１３は、第１部分Ｒ１１と第２部分Ｒ１２との間に設けられ、第１部分Ｒ１１と第２部分Ｒ１２とを接続している。すなわち、第１部分Ｒ１１、第３部分Ｒ１３、及び第２部分Ｒ１２は、この順でＸ方向に沿って直線状に並んでいる。第１部分Ｒ１１、第２部分Ｒ１２、及び第３部分Ｒ１３は、いずれも上面Ｒ１ａの一部と、下面Ｒ１ｂの一部とを構成している。第１部分Ｒ１１、第２部分Ｒ１２、及び第３部分Ｒ１３は、側面Ｒ１ｃ，Ｒ１ｄ，Ｒ１ｅ，Ｒ１ｆから離間している。
【００３４】
第２半導体領域Ｒ２は、第１強磁性層３及び第２強磁性層４から離間し、かつ、第１半導体領域Ｒ１の端面の少なくとも一部と接するように設けられている。第２半導体領域Ｒ２は、Ｚ方向から見て、矩形枠状を呈し、第１半導体領域Ｒ１を取り囲んでいる第１部分Ｒ２１と、第１半導体領域Ｒ１の下方に配置された第２部分Ｒ２２と、を有している。第１部分Ｒ２１の厚さ（Ｚ方向の長さ）は、半導体層２の厚さ（Ｚ方向の長さ）と同等である。第２部分Ｒ２２の厚さ（Ｚ方向の長さ）は、半導体層２の厚さよりも薄い。第２部分Ｒ２２の厚さと第１半導体領域Ｒ１の厚さとの和は、半導体層２の厚さと同等である。
【００３５】
第２半導体領域Ｒ２は、第１半導体領域Ｒ１の上面Ｒ１ａ以外の面を覆っている。第１部分Ｒ２１は、側面Ｒ１ｃ，Ｒ１ｄ，Ｒ１ｅ，Ｒ１ｆと接するように設けられ、側面Ｒ１ｃ，Ｒ１ｄ，Ｒ１ｅ，Ｒ１ｆを覆っている。第２部分Ｒ２２は、下面Ｒ１ｂと接するように設けられ、下面Ｒ１ｂを覆っている。本実施形態では、第２半導体領域Ｒ２は、半導体層２のうち、第１半導体領域Ｒ１以外の領域の全部である。第２半導体領域Ｒ２は、上面２ａの上面Ｒ１ａ以外の周縁部分と、下面２ｂ及び側面２ｃ，２ｄ，２ｅ，２ｆの全部を構成している。
【００３６】
場合Ａの半導体層２は、たとえば、ｐ型の導電型を有する半導体層を準備し、上面の中央部分にｎ型ドーパントを局所的に打ち込むことにより形成される。ｎ型ドーパントが打ち込まれた領域が第１半導体領域Ｒ１となり、それ以外の領域が第２半導体領域Ｒ２となる。したがって、第１半導体領域Ｒ１のｎ型ドーパント濃度は、第２半導体領域Ｒ２のｎ型ドーパント濃度よりも高い。第１半導体領域Ｒ１のｐ型ドーパント濃度は、第２半導体領域Ｒ２のｐ型ドーパント濃度と同等である。なお、ｎ型ドーパントを打ち込む方法以外の方法としては、たとえば、ｐ型の導電型を有する半導体層の上面の中央部分にｎ型ドーパントを配置して熱拡散させる方法などが挙げられる。
【００３７】
場合Ｂの半導体層２は、たとえば、ｎ型の導電型を有する半導体層を準備し、上面の中央部分にｐ型ドーパントを局所的に打ち込むことにより形成される。ｐ型ドーパントが打ち込まれた領域が第１半導体領域Ｒ１となり、それ以外の領域が第２半導体領域Ｒ２となる。したがって、第１半導体領域Ｒ１のｐ型ドーパント濃度は、第２半導体領域Ｒ２のｐ型ドーパント濃度よりも高い。第１半導体領域Ｒ１のｎ型ドーパント濃度は、第２半導体領域Ｒ２のｎ型ドーパント濃度と同等である。なお、ｐ型ドーパントを打ち込む方法以外の方法としては、たとえば、ｎ型の導電型を有する半導体層の上面の中央部分にｐ型ドーパントを配置して熱拡散させる方法などが挙げられる。
【００３８】
図３（ａ）は、無バイアス時の場合Ａにおける第１半導体領域Ｒ１及び第２半導体領域Ｒ２の界面近傍のエネルギーバンド図であり、図３（ｂ）は、無バイアス時の場合Ｂにおける第１半導体領域Ｒ１及び第２半導体領域Ｒ２の界面近傍のエネルギーバンド図である。図３（ａ）及び図３（ｂ）において、Ｅｃは伝導帯の下端準位、Ｅｆはフェルミ準位、Ｅｖは価電子帯の上端準位を示している。上述のように、第１半導体領域Ｒ１及び第２半導体領域Ｒ２は、互いに異なる導電型を有している。したがって、第１半導体領域Ｒ１及び第２半導体領域Ｒ２の界面近傍では、第１半導体領域Ｒ１及び第２半導体領域Ｒ２がｐｎ接合を形成することにより、空乏層が形成されている。
【００３９】
図１及び図２に示されるように、第１強磁性層３及び第２強磁性層４は、半導体層２の上面２ａ上にＸ方向において互いに離間して設けられている。すなわち、第１強磁性層３及び第２強磁性層４の離間方向はＸ方向である。第１強磁性層３は、第１部分Ｒ１１上に設けられている。第１強磁性層３は、第１部分Ｒ１１の上面を覆うように設けられている。Ｚ方向から見て、第１強磁性層３の全体は、第１部分Ｒ１１の全体と重なっている。第２強磁性層４は、第２部分Ｒ１２上に設けられている。第２強磁性層４は、第２部分Ｒ１２の上面を覆うように設けられている。Ｚ方向から見て、第２強磁性層４の全体は、第２部分Ｒ１２の全体と重なっている。
【００４０】
第１部分Ｒ１１の上面は、上面Ｒ１ａのうち、Ｚ方向から見て第１強磁性層３と重なる部分である。第１部分Ｒ１１の側面は、第１部分Ｒ１１の上面の外縁からＺ方向に沿って延びている。第１部分Ｒ１１のＸ方向の両端は、第１強磁性層３のＸ方向の両端と一致している。第１部分Ｒ１１のＹ方向の両端は、第１強磁性層３のＹ方向の両端と一致している。第２部分Ｒ１２の上面は、上面Ｒ１ａのうち、Ｚ方向から見て第２強磁性層４と重なる部分である。第２部分Ｒ１２の側面は、第２部分Ｒ１２の上面の外縁からＺ方向に沿って延びている。第２部分Ｒ１２のＸ方向の両端は、第２強磁性層４のＸ方向の両端と一致している。第２部分Ｒ１２のＹ方向の両端は、第２強磁性層４のＹ方向の両端と一致している。
【００４１】
第１強磁性層３及び第２強磁性層４の一方は、磁化固定層として機能し、第１強磁性層３及び第２強磁性層４の他方は、磁化自由層として機能する。本実施形態では、第１強磁性層３が磁化自由層として機能し、第２強磁性層４が磁化固定層として機能する例で説明するが、第１強磁性層３が磁化固定層として機能し、第２強磁性層４が磁化自由層として機能してもよい。
【００４２】
第１強磁性層３及び第２強磁性層４は、強磁性材料を備える。第１強磁性層３及び第２強磁性層４の強磁性材料として、たとえば、Ｎｉ、Ｆｅ及びＣｏのうち少なくとも一種の元素を有する金属または合金が挙げられる。より具体的には、Ｃｏ−Ｆｅ合金、Ｎｉ−Ｆｅ合金、Ｃｏ−Ｂ合金、Ｆｅ−Ｂ合金又はＣｏ−Ｆｅ−Ｂ合金等が挙げられる。Ｃｏ−Ｆｅ−Ａｌ合金、Ｃｏ−Ｆｅ−Ｓｉ合金、Ｃｏ−Ｍｎ−Ｓｉ合金、Ｃｏ−Ｍｎ−Ｇｅ合金、Ｃｏ−Ｆｅ−Ａｌ−Ｓｉ合金、Ｃｏ−Ｆｅ−Ｇａ−Ｇｅ合金等のホイスラー合金を用いてもよい。外部磁場が印加される方向における第２強磁性層４の保磁力は、外部磁場が印加される方向における第１強磁性層３の保磁力よりも大きい。たとえば、第２強磁性層４として硬磁性材料、第１強磁性層３として軟磁性材料を選択することにより、第２強磁性層４の保磁力を第１強磁性層３の保磁力よりも大きくしてもよい。また、第２強磁性層４を反強磁性層と交換結合させることにより、第２強磁性層４の保磁力を第１強磁性層３の保磁力よりも大きくしてもよい。
【００４３】
第１絶縁層５及び第２絶縁層６は、トンネル磁気抵抗効果（コヒーレントトンネル効果）を発現させるための絶縁膜である。第１絶縁層５は、第１部分Ｒ１１上に設けられている。第１絶縁層５は、第１部分Ｒ１１の上面に接している。第１絶縁層５は、第１部分Ｒ１１と第１強磁性層３との間に設けられている。すなわち、第１強磁性層３は、第１絶縁層５を介して第１部分Ｒ１１上に設けられている。第２絶縁層６は、第２部分Ｒ１２上に設けられている。第２絶縁層６は、第２部分Ｒ１２の上面に接している。第２絶縁層６は、第２部分Ｒ１２と第２強磁性層４との間に設けられている。すなわち、第２強磁性層４は、第２絶縁層６を介して第２部分Ｒ１２上に設けられている。第１絶縁層５及び第２絶縁層６によれば、スピン注入効率及びスピン抽出効率が向上する。
【００４４】
第１絶縁層５及び第２絶縁層６の膜厚は、抵抗の増大を抑制し、トンネル絶縁層として機能させる観点から、３ｎｍ以下とすることができる。また、第１絶縁層５及び第２絶縁層６の膜厚は、１原子層厚を考慮して、０．４ｎｍ以上とすることができる。第１絶縁層５及び第２絶縁層６は、たとえば、酸化マグネシウムからなる。第１絶縁層５及び第２絶縁層６が酸化マグネシウムからなることにより、スピン注入効率及びスピン抽出効率が特に向上する。
【００４５】
電流源２０及び電圧測定部３０は、磁気抵抗効果素子１Ａと電気的に接続されている。電流源２０及び電圧測定部３０の一端は、第１強磁性層３に電気的に接続されており、電流源２０及び電圧測定部３０の他端は、第２強磁性層４に電気的に接続されている。
【００４６】
電流源２０は、第２強磁性層４と第１強磁性層３との間に電流を流す手段である。電流源２０は、たとえば、第２強磁性層４から第１強磁性層３に向かって第１半導体領域Ｒ１の中を流れる定電流を供給する。電流源２０が第１強磁性層３から第２強磁性層４に向かって第１半導体領域Ｒ１の中を流れる定電流を供給するようにしてもよい。電圧測定部３０は、第１強磁性層３と第２強磁性層４との間の電圧を測定する手段である。
【００４７】
磁気センサ１０Ａでは、電流源２０により電流が供給されると、磁化自由層として機能する第１強磁性層３から、第１強磁性層３の磁化の向きに対応するスピンを有するキャリアが第１部分Ｒ１１に注入される。キャリアは、場合Ａにおいては電子であり、場合Ｂにおいてはホールである。注入されたスピン偏極キャリアは第１半導体領域Ｒ１を伝導し、第１強磁性層３の磁化の向きに対応するスピンが、上面２ａの近傍において、主に第２部分Ｒ１２に蓄積される。第２強磁性層４と第２部分Ｒ１２との間の電気抵抗は、第２部分Ｒ１２に蓄積するスピンの向きと第２強磁性層４の磁化の向きとの相対角によって変化する（磁気抵抗効果）。第１強磁性層３と第２強磁性層４との間には、この相対角の変化に対応したスピン出力電圧が発生する。したがって、電圧測定部３０により、第１強磁性層３と第２強磁性層４との間の電圧を測定することで、第１強磁性層３の磁化の向きを外部磁場の方向又は大きさとして検出することができる。なお、電圧測定部３０では、スピン出力電圧に加えて、半導体層２の抵抗、第１強磁性層３の抵抗、第２強磁性層４の抵抗、第１強磁性層３と半導体層２との間の抵抗、及び第２強磁性層４と半導体層２との間の抵抗による電圧降下を含む電圧が測定される。
【００４８】
磁気抵抗効果素子１Ａにおいては、上述のように、第１半導体領域Ｒ１及び第２半導体領域Ｒ２の界面には、第１半導体領域Ｒ１及び第２半導体領域Ｒ２がｐｎ結合を形成することにより、空乏層が形成されている。その結果、第１半導体領域Ｒ１及び第２半導体領域Ｒ２の界面近傍にスピン偏極キャリアが伝導することが抑制されるため、当該界面近傍の界面準位によってスピン偏極キャリアが捕獲又は散乱されることが抑制される。その結果、第１半導体領域Ｒ１を伝導するスピン偏極キャリアのスピン拡散長及びスピン寿命を長くすることができる。これらのことから、第１半導体領域Ｒ１（特に第２部分Ｒ１２）におけるスピン蓄積効果を大きくできるので、第２強磁性層４と半導体層２との間で生じる磁気抵抗効果を増加させることができる。その結果、出力信号を大きくすることができるので、従来よりも大きなＳＮ比を得ることができる。
【００４９】
磁気抵抗効果素子１Ａは、配線４５を備え、配線４５を介して第１半導体領域Ｒ１と第２半導体領域Ｒ２との間に逆バイアス電圧が印加される。配線４５は、場合Ａにおいては、第１半導体領域Ｒ１を正（＋）、第２半導体領域Ｒ２を負（−）とする方向の電圧を印加するために用いられ、場合Ｂにおいては、第１半導体領域Ｒ１を負（−）、第２半導体領域Ｒ２を正（＋）とする方向の電圧を印加するために用いられる。換言すると、配線４５は、第１半導体領域Ｒ１と第２半導体領域Ｒ２との間に逆バイアス電圧を印加し、第１半導体領域Ｒ１及び第２半導体領域Ｒ２の界面近傍に形成された空乏層の幅を広げるために用いられる。配線４５は、第２半導体領域Ｒ２に接続されている。図１及び図２では、配線４５は、第２半導体領域Ｒ２の第１部分Ｒ２１と電圧源５０とに接続されているが、第２部分Ｒ２２と電圧源５０とに接続されていてもよい。
【００５０】
図４（ａ）は、逆バイアス電圧印加時の場合Ａにおける第１半導体領域Ｒ１及び第２半導体領域Ｒ２の界面近傍のエネルギーバンド図であり、図４（ｂ）は、逆バイアス電圧印加時の場合Ｂにおける第１半導体領域Ｒ１及び第２半導体領域Ｒ２の界面近傍のエネルギーバンド図である。図４（ａ）及び図４（ｂ）において、Ｅｃは伝導帯の下端準位、Ｅｆはフェルミ準位、Ｅｖは価電子帯の上端準位を示している。図４（ａ）及び図４（ｂ）に示されるように、ｎ型半導体を正（＋）、ｐ型半導体を負（−）とする方向の電圧が、配線４５（図１参照）を通じて印加されると、空乏層の幅が広がる。
【００５１】
場合Ａでは、第１半導体領域Ｒ１の導電型がｎ型であり、第２半導体領域Ｒ２の導電型がｐ型であるため、第１半導体領域Ｒ１を正（＋）、第２半導体領域Ｒ２を負（−）とする方向の電圧が印加されると、空乏層の幅が広がる。場合Ｂでは、第１半導体領域Ｒ１の導電型がｐ型であり、第２半導体領域Ｒ２の導電型がｎ型であるため、第１半導体領域Ｒ１を負（−）、第２半導体領域Ｒ２を正（＋）とする方向の電圧が印加されると、空乏層の幅が広がる。これにより、界面準位によってキャリアが捕獲又は散乱されることが更に抑制される。この結果、従来よりも更に大きなＳＮ比を得ることができる。
【００５２】
磁気抵抗効果素子１Ａでは、第２半導体領域Ｒ２の第１部分Ｒ２１が、第１半導体領域Ｒ１の側面Ｒ１ｃ，Ｒ１ｄ，Ｒ１ｅ，Ｒ１ｆと接するように設けられている。このため、第１半導体領域Ｒ１の側面Ｒ１ｃ，Ｒ１ｄ，Ｒ１ｅ，Ｒ１ｆと、第２半導体領域Ｒ２の第１部分Ｒ２１との界面近傍に空乏層が形成される。また、第１部分Ｒ２１の厚さは、半導体層２の厚さと同等である。このため、第１半導体領域Ｒ１の側面Ｒ１ｃ，Ｒ１ｄ，Ｒ１ｅ，Ｒ１ｆのＺ方向の全体にわたって空乏層が形成される。また、第２部分Ｒ２２が、第１半導体領域Ｒ１の下面Ｒ１ｂと接するように設けられている。このため、第１半導体領域Ｒ１の下面Ｒ１ｂと、第２半導体領域Ｒ２の第２部分Ｒ２２との界面近傍に空乏層が形成される。これらのことから、界面準位がキャリア及びスピンに与える影響が更に抑制されるので、従来よりも大きなＳＮ比を得ることができる。特に、半導体層２の側面は、イオンミリング、エッチング等によるパターニングで形成される場合がある。この場合、これらの側面では界面準位が増加し易い。第２半導体領域Ｒ２の第１部分Ｒ２１が、第１半導体領域Ｒ１の側面Ｒ１ｃ，Ｒ１ｄ，Ｒ１ｅ，Ｒ１ｆと接して設けられた構成によれば、このような側面における界面準位の影響を効果的に抑制することができる。
【００５３】
第１部分Ｒ１１、第２部分Ｒ１２及び第３部分Ｒ１３は、第１半導体領域Ｒ１のうち、多くのキャリアが伝導する部分である。キャリアはＸ方向に移動するため、第１半導体領域Ｒ１のうち、第１部分Ｒ１１、第２部分Ｒ１２及び第３部分Ｒ１３にＸ方向で隣接する部分におけるキャリアの流れは少ないが、第１部分Ｒ１１、第２部分Ｒ１２及び第３部分Ｒ１３にＹ方向で隣接する部分におけるキャリアの流れは多い。そこで、磁気抵抗効果素子１Ａでは、第２半導体領域Ｒ２の第１部分Ｒ２１が、第１半導体領域Ｒ１の側面Ｒ１ｅ，Ｒ１ｆの少なくとも一部（ここでは全部）と接して設けられている。これにより、界面準位の影響を更に効果的に抑制することができる。
【００５４】
第２半導体領域Ｒ２の第１部分Ｒ２１は、側面Ｒ１ｅ，Ｒ１ｆに交差（ここでは直交）する方向（ここではＹ方向）から見て、第１半導体領域Ｒ１の第１部分Ｒ１１、第２部分Ｒ１２及び第３部分Ｒ１３の少なくとも一部（ここでは全体）と重なるように設けられている。これにより、界面準位の影響を一層効果的に抑制することができる。
【００５５】
磁気センサ１０Ａは、磁気抵抗効果素子１Ａを備えるので、従来よりも大きなＳＮ比を得ることができる。
【００５６】
（第２実施形態）
図５及び図６を参照して、第２実施形態に係る磁気抵抗効果素子１Ｂ及び磁気センサ１０Ｂについて、第１実施形態に係る磁気抵抗効果素子１Ａ及び磁気センサ１０Ａ（図１及び図２参照）との相違点を中心に説明する。図５は、第２実施形態に係る磁気センサの断面図である。図６は、図５に示される磁気センサの上面図である。図５及び図６には、直交座標系が示されている。図６では、電流源２０及び電圧測定部３０の図示が省略されている。
【００５７】
図５及び図６に示される磁気抵抗効果素子１Ｂは、支持基板１１と、絶縁層１２と、を更に備えている。支持基板１１は、たとえば、Ｓｉ等の半導体材料からなる。絶縁層１２は、たとえば、酸化ケイ素（ＳｉＯ２）等の酸化物からなる。絶縁層１２は、支持基板１１の上面上に設けられ、支持基板１１の上面を覆っている。絶縁層１２は、支持基板１１の上面と半導体層２の下面２ｂとの間に設けられている。すなわち、絶縁層１２は、支持基板１１の上面、及び半導体層２の下面２ｂのそれぞれと接している。半導体層２の上面２ａは、半導体層２の絶縁層１２と反対側の面である。支持基板１１、絶縁層１２、及び半導体層２は、いわゆるＳＯＩ（Silicon on Insulator）基板、ＧＯＩ（Germanium on Insulator）基板、ＳＧＯＩ（Silicon-Germanium on Insulator）基板であってもよい。絶縁層１２は、いわゆるＢＯＸ（Buried Oxide）層である。
【００５８】
磁気抵抗効果素子１Ｂでは、第１半導体領域Ｒ１の第１部分Ｒ１１、第２部分Ｒ１２及び第３部分Ｒ１３の厚さ（Ｚ方向の長さ）は、いずれも半導体層２の厚さ（Ｚ方向の長さ）と同等である。第１半導体領域Ｒ１の下面Ｒ１ｂは、下面２ｂの中央部を構成している。下面Ｒ１ｂは、絶縁層１２に接している。
【００５９】
第２半導体領域Ｒ２は、Ｚ方向から見て、矩形枠状を呈し、第１半導体領域Ｒ１の周りを取り囲んでいる。第２半導体領域Ｒ２は、第１半導体領域Ｒ１の側面Ｒ１ｃ，Ｒ１ｄ，Ｒ１ｅ，Ｒ１ｆと接している。第２半導体領域Ｒ２の厚さ（Ｚ方向の長さ）は、半導体層２の厚さ（Ｚ方向の長さ）と同等である。第２半導体領域Ｒ２の下面は、下面２ｂの一部を構成し、絶縁層１２に接している。本実施形態では、第２半導体領域Ｒ２は、上面２ａの上面Ｒ１ａ以外の周縁部分と、下面２ｂの下面Ｒ１ｂ以外の周縁部分と、側面２ｃ，２ｄ，２ｅ，２ｆの全部とを構成している。
【００６０】
場合Ａの半導体層２は、たとえば、ｎ型の導電型を有する半導体層を準備し、半導体層の上面から、ｐ型ドーパントを局所的に打ち込むことにより形成される。ｐ型ドーパントが打ち込まれた領域が第２半導体領域Ｒ２となり、それ以外の領域が第１半導体領域Ｒ１となる。したがって、第１半導体領域Ｒ１のｐ型ドーパント濃度は、第２半導体領域Ｒ２のｐ型ドーパント濃度よりも低い。なお、ｐ型ドーパントを打ち込む方法以外の方法としては、たとえば、半導体層の上面又は側面にｐ型ドーパントを配置して熱拡散させる方法などが挙げられる。ｎ型の導電型を有する第１半導体領域Ｒ１において、第１半導体領域Ｒ１の内部に存在するｐ型ドーパントは、キャリア（電子）が捕獲又は散乱される要因となるため、少ない方が好ましい。すなわち、第１半導体領域Ｒ１におけるｐ型ドーパント濃度が、第２半導体領域Ｒ２におけるｐ型ドーパント濃度と同等である場合と比較して、第１半導体領域Ｒ１の内部におけるキャリアの捕獲又は散乱が抑制される。この結果、従来よりも大きなＳＮ比を得ることができる。第１半導体領域Ｒ１のｎ型ドーパント濃度は、第２半導体領域Ｒ２のｎ型ドーパント濃度と同等である。
【００６１】
場合Ｂの半導体層２は、たとえば、ｐ型の導電型を有する半導体層を準備し、半導体層の上面から、ｎ型ドーパントを局所的に打ち込むことにより形成される。ｎ型ドーパントが打ち込まれた領域が第２半導体領域Ｒ２となり、それ以外の領域が第１半導体領域Ｒ１となる。したがって、第１半導体領域Ｒ１のｎ型ドーパント濃度は、第２半導体領域Ｒ２のｎ型ドーパント濃度よりも低い。なお、ｎ型ドーパントを打ち込む方法以外の方法としては、たとえば、半導体層の上面又は側面にｎ型ドーパントを配置して熱拡散させる方法などが挙げられる。ｐ型の導電型を有する第１半導体領域Ｒ１において、第１半導体領域Ｒ１の内部に存在するｎ型ドーパントは、キャリア（ホール）が捕獲又は散乱される要因となるため、少ない方が好ましい。すなわち、第１半導体領域Ｒ１におけるｎ型ドーパント濃度が、第２半導体領域Ｒ２におけるｎ型ドーパント濃度と同等である場合と比較して、第１半導体領域Ｒ１の内部におけるキャリアの捕獲又は散乱が抑制される。この結果、従来よりも大きなＳＮ比を得ることができる。第１半導体領域Ｒ１のｐ型ドーパント濃度は、第２半導体領域Ｒ２のｐ型ドーパント濃度と同等である。
【００６２】
磁気抵抗効果素子１Ｂにおいても、磁気抵抗効果素子１Ａ（図１参照）と同様に、第１半導体領域Ｒ１及び第２半導体領域Ｒ２の界面近傍に空乏層が形成されている。その結果、第１半導体領域Ｒ１及び第２半導体領域Ｒ２の界面近傍にスピン偏極キャリアが伝導することが抑制されるため、当該界面近傍の界面準位によってスピン偏極キャリアが捕獲又は散乱されることが抑制される。その結果、第１半導体領域Ｒ１を伝導するスピン偏極キャリアのスピン拡散長及びスピン寿命を長くすることができる。これらのことから、第１半導体領域Ｒ１（特に第２部分Ｒ１２）におけるスピン蓄積効果を大きくできるので、第２強磁性層４と半導体層２との間で生じる磁気抵抗効果を増加させることができる。その結果、出力信号を大きくすることができるので、従来よりも大きなＳＮ比を得ることができる。
【００６３】
磁気抵抗効果素子１Ｂでは、第２半導体領域Ｒ２が、第１半導体領域Ｒ１の側面Ｒ１ｃ，Ｒ１ｄ，Ｒ１ｅ，Ｒ１ｆと接するように設けられている。このため、第１半導体領域Ｒ１の側面Ｒ１ｃ，Ｒ１ｄ，Ｒ１ｅ，Ｒ１ｆと第２半導体領域Ｒ２との界面近傍に空乏層が形成される。また、第２半導体領域Ｒ２の厚さは、半導体層２の厚さと同等である。このため、第１半導体領域Ｒ１の側面Ｒ１ｃ，Ｒ１ｄ，Ｒ１ｅ，Ｒ１ｆのＺ方向の全体にわたって空乏層が形成される。これらのことから、界面準位がキャリア及びスピンに与える影響が更に抑制されるので、従来よりも大きなＳＮ比を得ることができる。
【００６４】
磁気センサ１０Ｂにおいても、磁気センサ１０Ａ（図１参照）と同様に、電流源２０により電流を供給し、電圧測定部３０により、第１強磁性層３と第２強磁性層４との間の電圧を測定することで、第１強磁性層３の磁化の向きを外部磁場の方向又は大きさとして検出することができる。磁気センサ１０Ｂは、磁気抵抗効果素子１Ｂを備えるので、従来よりも大きなＳＮ比を得ることができる。
【００６５】
（第３実施形態）
図７及び図８を参照して、第３実施形態に係る磁気抵抗効果素子１Ｃ及び磁気センサ１０Ｃについて、第２実施形態に係る磁気抵抗効果素子１Ｂ及び磁気センサ１０Ｂ（図５及び図６参照）との相違点を中心に説明する。図７は、第３実施形態に係る磁気センサの断面図である。図８は、図７に示される磁気センサの上面図である。図７及び図８には、直交座標系が示されている。図８では、電流源２０及び電圧測定部３０の図示が省略されている。
【００６６】
図７及び図８に示されるように、磁気抵抗効果素子１Ｃでは、半導体層２の上面２ａに凹部Ｒ１ｇが設けられている。凹部Ｒ１ｇの内面は、第１半導体領域Ｒ１の上面Ｒ１ａの一部を構成している。凹部Ｒ１ｇの内面は、凹部Ｒ１ｇの底面及び側面を有している。凹部Ｒ１ｇの底面は、第３部分Ｒ１３の上面を構成している。第２半導体領域Ｒ２は、第１半導体領域Ｒ１を囲む矩形枠状の第１部分Ｒ２１と、凹部Ｒ１ｇの内面と接するように設けられた第２部分Ｒ２２と、を有している。第１部分Ｒ２１は、磁気抵抗効果素子１Ｂ（図５参照）における第２半導体領域Ｒ２に対応している。
【００６７】
第２部分Ｒ２２は、上面Ｒ１ａのうち、半導体層２の厚さ方向（Ｚ方向）から見て、第１強磁性層３と第２強磁性層４との間の領域の少なくとも一部に接している。第２部分Ｒ２２は、Ｚ方向から見て、第１強磁性層３と第２強磁性層４とに挟まれるように設けられている。第２部分Ｒ２２は、上面２ａの一部を構成している。第２部分Ｒ２２の厚さ（Ｚ方向の長さ）は、凹部Ｒ１ｇの深さ（Ｚ方向の長さ）と同等であり、たとえば１０ｎｍ以上１μｍ以下である。第２部分Ｒ２２のＹ方向の両端は、第１部分Ｒ２１に接続されている。第２部分Ｒ２２を形成する方法としては、半導体層の上面からｎ型ドーパント又はｐ型ドーパントを局所的に打ち込むことにより形成する方法のほか、たとえば半導体層２の表面にｎ型ドーパント又はｐ型ドーパントを配置し、これらを熱拡散させる方法などが挙げられる。
【００６８】
配線４５は、第１部分Ｒ２１と電圧源５０とに接続されているが、第２部分Ｒ２２と電圧源５０とに接続されていてもよい。第１部分Ｒ２１及び第２部分Ｒ２２は、互いに接続されているので、配線４５によれば、第１部分Ｒ２１及び第２部分Ｒ２２の両方に同じ電圧を印加することができる。
【００６９】
磁気抵抗効果素子１Ｃにおいても、磁気抵抗効果素子１Ｂ（図５参照）と同様に、第１半導体領域Ｒ１及び第２半導体領域Ｒ２の界面近傍に空乏層が形成されている。このため、界面準位がキャリア及びスピンに与える影響が抑制され、従来よりも大きなＳＮ比を得ることができる。キャリアの多くは、第３部分Ｒ１３を伝導する。磁気抵抗効果素子１Ｃでは、第２部分Ｒ２２が上面Ｒ１ａの少なくとも一部と接するように設けられ、第２部分Ｒ２２及び第３部分Ｒ１３の界面近傍に空乏層が形成されている。したがって、上面Ｒ１ａの界面準位がキャリア及びスピンに与える影響を効果的に抑制することができる。この結果、更に大きなＳＮ比を得ることができる。
【００７０】
磁気センサ１０Ｃは、磁気抵抗効果素子１Ｃを備えるので、従来よりも更に大きなＳＮ比を得ることができる。
【００７１】
（第４実施形態）
図９を参照して、第４実施形態に係る磁気抵抗効果素子１Ｄ及び磁気センサ１０Ｄについて、第２実施形態に係る磁気抵抗効果素子１Ｂ及び磁気センサ１０Ｂ（図５及び図６参照）との相違点を中心に説明する。図９は、第４実施形態に係る磁気センサの上面図である。図９には、直交座標系が示されている。図９では、電流源２０及び電圧測定部３０（図５参照）の図示が省略されている。
【００７２】
図９に示されるように、磁気抵抗効果素子１Ｄでは、第２半導体領域Ｒ２は、Ｚ方向から見て、矩形枠状を呈しておらず、Ｘ方向に沿って直線状に延在する第１部分Ｒ２１及び第２部分Ｒ２２を有している。第１部分Ｒ２１及び第２部分Ｒ２２は、第１半導体領域Ｒ１をＹ方向において挟むように設けられている。第１部分Ｒ２１は、側面Ｒ１ｅと接するように設けられている。第２部分Ｒ２２は、側面Ｒ１ｆと接するように設けられている。本実施形態では、上面Ｒ１ａは、上面２ａのＹ方向の中央部分であり、下面Ｒ１ｂは、下面２ｂのＹ方向の中央部分である。第１半導体領域Ｒ１は、側面２ｃ及び側面２ｄそれぞれのＹ方向の中央部分も構成している。第２半導体領域Ｒ２は、上面２ａの上面Ｒ１ａ以外の部分と、下面２ｂの下面Ｒ１ｂ以外の部分と、側面２ｃ及び側面２ｄそれぞれの側面２ｅ側の部分と、側面２ｃ及び側面２ｄそれぞれの側面２ｆ側の部分とを構成している。
【００７３】
配線４５は、第１部分Ｒ２１及び第２部分Ｒ２２の両方に同じ電圧を印加可能に接続されている。
【００７４】
磁気抵抗効果素子１Ｄにおいても、磁気抵抗効果素子１Ｂ（図５参照）と同様に、第１半導体領域Ｒ１及び第２半導体領域Ｒ２の界面近傍に空乏層が形成されている。このため、界面準位がキャリア及びスピンに与える影響が抑制され、従来よりも大きなＳＮ比を得ることができる。その結果、従来よりも大きなＳＮ比を得ることができる。
【００７５】
磁気センサ１０Ｄは、磁気抵抗効果素子１Ｄを備えるので、従来よりも大きなＳＮ比を得ることができる。
【００７６】
（第５実施形態）
図１０及び図１１を参照して、第５実施形態に係る磁気抵抗効果素子１Ｅ及び磁気センサ１０Ｅについて、第１実施形態に係る磁気抵抗効果素子１Ａ及び磁気センサ１０Ａ（図１及び図２参照）との相違点を中心に説明する。図１０は、第５実施形態に係る磁気センサの断面図である。図１１は、図１０に示される磁気センサの上面図である。図１０及び図１１には、直交座標系が示されている。図１１では、電流源２０及び電圧測定部３０の図示が省略されている。
【００７７】
図１０及び図１１に示されるように、磁気センサ１０Ｅは、磁気抵抗効果素子１Ｅを備え、電流源２０及び電圧測定部３０と接続されている。磁気抵抗効果素子１Ｅは、半導体層２と、第１強磁性層３と、第２強磁性層４と、第１絶縁層５と、第２絶縁層６と、配線４５とに加えて、参照電極７を更に備えている。図１０及び図１１では、配線４５は、第１部分Ｒ２１と電圧源５０とに接続されているが、第２部分Ｒ２２と電圧源５０とに接続されていてもよい。
【００７８】
半導体層２は、第３半導体領域Ｒ３を更に有している。第３半導体領域Ｒ３は、第１半導体領域Ｒ１と同じ導電型を有している。第１半導体領域Ｒ１及び第３半導体領域Ｒ３は、互いに一体的に設けられている。第１半導体領域Ｒ１及び第３半導体領域Ｒ３は、Ｘ方向において直線状に並んでいる。第３半導体領域Ｒ３のＸ方向の一端は第２部分Ｒ１２と接続され、第３半導体領域Ｒ３のＸ方向の他端は側面２ｄから離間している。第１半導体領域Ｒ１及び第３半導体領域Ｒ３は、全体として直方体形状を呈している。第３半導体領域Ｒ３の厚さ（Ｚ方向の長さ）は、第１半導体領域Ｒ１の厚さ（Ｚ方向の長さ）と同等である。
【００７９】
第１半導体領域Ｒ１の側面Ｒ１ｃは、側面２ｃの一部を構成している。上面Ｒ１ａは、上面２ａの一部を構成している。下面Ｒ１ｂ及び側面Ｒ１ｄ，Ｒ１ｅ，Ｒ１ｆは、それぞれ下面２ｂ及び側面２ｄ，２ｅ，２ｆから離間している。第１部分Ｒ１１は、側面Ｒ１ｃから離間しておらず、側面Ｒ１ｃの一部を構成している。第２部分Ｒ１２は、側面Ｒ１ｄから離間しておらず、側面Ｒ１ｄの一部を構成している。
【００８０】
第２半導体領域Ｒ２は、第１半導体領域Ｒ１の下面Ｒ１ｂ及び側面Ｒ１ｅ，Ｒ１ｆと接するように設けられている。第２半導体領域Ｒ２は、Ｚ方向から見て、Ｕ字状を呈し、第１半導体領域Ｒ１及び第３半導体領域Ｒ３の周りを取り囲んでいる第１部分Ｒ２１と、第１半導体領域Ｒ１及び第３半導体領域Ｒ３の下方に配置された第２部分Ｒ２２と、を有している。第２半導体領域Ｒ２は、第１半導体領域Ｒ１の上面Ｒ１ａ及び側面Ｒ１ｃ，Ｒ１ｄ以外の面を覆っている。第１部分Ｒ２１は、側面Ｒ１ｅ，Ｒ１ｆと接するように設けられ、側面Ｒ１ｅ，Ｒ１ｆを覆っている。第２部分Ｒ２２は、下面Ｒ１ｂと接するように設けられ、下面Ｒ１ｂを覆っている。
【００８１】
第１部分Ｒ２１の厚さ（Ｚ方向の長さ）は、半導体層２の厚さ（Ｚ方向の長さ）と同等である。第２部分Ｒ２２の厚さ（Ｚ方向の長さ）は、半導体層２の厚さ（Ｚ方向の長さ）よりも薄い。第２部分Ｒ２２の厚さと第１半導体領域Ｒ１の厚さとの和は、半導体層２の厚さと同等である。第２半導体領域Ｒ２は、上面２ａのうち、上面Ｒ１ａ及び第３半導体領域Ｒ３の上面以外の周縁部分と、側面２ｃの一部と、下面２ｂ及び側面２ｄ，２ｅ，２ｆの全部を構成している。
【００８２】
第１強磁性層３は、第１部分Ｒ１１上に設けられている。Ｚ方向から見て、第１強磁性層３の側面２ｃ側の端縁は、側面２ｃと一致している。このように第１強磁性層３を側面２ｃのなるべく近くに設けることで、たとえば、微小な外部磁場の検出が容易となる。第２強磁性層４は、第２部分Ｒ１２上に設けられている。参照電極７は、半導体層２の上面２ａ上に第１強磁性層３及び第２強磁性層４と離間して設けられている。参照電極７は、半導体層２の上面２ａに接している。参照電極７は、第３半導体領域Ｒ３上に設けられている。参照電極７は、第２強磁性層４を介して第１強磁性層３とＸ方向で対向している。参照電極７は、たとえばアルミニウム等の非磁性材料からなる。参照電極７の材料として、半導体層２の仕事関数と近い仕事関数を有する非磁性材料を用いることで、参照電極７と半導体層２との接合で生じるショットキー障壁を小さくすることができる。これにより、参照電極７と半導体層２との間の界面の抵抗を下げることができる。
【００８３】
電流源２０は、第１強磁性層３と第２強磁性層４とに接続され、第２強磁性層４と第１強磁性層３との間に電流を流す手段である。電圧測定部３０は、図１０においては、第２強磁性層４と参照電極７とに接続され、第２強磁性層４と参照電極７との間の電圧を測定する。電流源２０は、場合Ａにおいては、第２強磁性層４から第１強磁性層３に向かって第１半導体領域Ｒ１の中を流れる定電流を供給する。電流源２０は、場合Ｂにおいては、第１強磁性層３から第２強磁性層４に向かって第１半導体領域Ｒ１の中を流れる定電流を供給する。
【００８４】
磁気センサ１０Ｅでは、磁気センサ１０Ａ（図１参照）と同様に、電流源２０により電流が供給されると、磁化自由層として機能する第１強磁性層３から、第１強磁性層３の磁化の向きに対応するスピンを有するキャリアが第１部分Ｒ１１に注入される。注入されたスピン偏極キャリアは第１部分Ｒ１１、第３部分Ｒ１３及び第２部分Ｒ１２を伝導し、第１強磁性層３の磁化の向きに対応するスピンが、上面２ａの近傍において、主に第２部分Ｒ１２に蓄積される。
【００８５】
電圧測定部３０により、第２強磁性層４と参照電極７との間の電圧を測定することで、第２部分Ｒ１２に蓄積されるスピンの向きと第２強磁性層４の磁化の向きとの相対角の変化に対応した電圧変化としてのスピン出力電圧が得られる。この場合、得られるスピン出力電圧は、磁気センサ１０Ａ（図１参照）で得られるスピン出力電圧と原理的には同一である。上述のように、磁気センサ１０Ａでは、スピン出力電圧に加えて、半導体層２の抵抗、第１強磁性層３の抵抗、第２強磁性層４の抵抗、第１強磁性層３と半導体層２との間の抵抗、及び第２強磁性層４と半導体層２との間の抵抗による電圧降下を含む電圧が測定される。これに対し、磁気センサ１０Ｅでは、半導体層２の抵抗、第１強磁性層３の抵抗及び第１強磁性層３と半導体層２との間の抵抗による電圧降下を含まない電圧が測定される。したがって、磁気センサ１０Ｅでは、磁気センサ１０Ａに比べて、電圧検出経路の抵抗が下がるので高い磁気抵抗比を得ることができる。その結果、より大きなＳＮ比を得ることができる。
【００８６】
磁気抵抗効果素子１Ｅにおいても、磁気抵抗効果素子１Ａ（図１及び図２参照）と同様に、第１半導体領域Ｒ１及び第２半導体領域Ｒ２の界面近傍に空乏層が形成されている。このため、界面準位がキャリア及びスピンに与える影響が抑制され、従来よりも大きなＳＮ比を得ることができる。
【００８７】
（第６実施形態）
図１２を参照して、第６実施形態に係る磁気抵抗効果素子１Ｆ及びスピントランジスタ６０について説明する。図１２は、第６実施形態に係るスピントランジスタの断面図である。図１２には、直交座標系が示されている。図１２に示されるように、スピントランジスタ６０は、磁気抵抗効果素子１Ｆ、ゲート電極１３及び第３絶縁層１４を備え、電源４１及び電源４２と接続されている。
【００８８】
磁気抵抗効果素子１Ｆは、第１部分Ｒ１１の上面に凸部２ｐが設けられ、第２部分Ｒ１２の上面に凸部２ｑが設けられている点で、第１実施形態に係る磁気抵抗効果素子１Ａ（図１参照）と相違し、その他の点で磁気抵抗効果素子１Ａと同様である。磁気抵抗効果素子１Ｆについて、磁気抵抗効果素子１Ａとの相違点を中心に説明する。凸部２ｐ，２ｑは、第１部分Ｒ１１及び第２部分Ｒ１２の上面の略全体に設けられている。凸部２ｐ，２ｑの上面２ａからの突出量は、たとえば１０ｎｍ以上１μｍ以下である。凸部２ｐ，２ｑは、たとえば、半導体層の上面の中央部にドーパント（場合Ａにおいてはｎ型ドーパント、場合Ｂにおいてはｐ型ドーパント）を局所的に打ち込んだ後に、半導体層の上面部を部分的にエッチング加工することにより形成される。第１絶縁層５は、凸部２ｐ上に設けられている。第２絶縁層６は、凸部２ｑ上に設けられている。
【００８９】
ゲート電極１３は、上面Ｒ１ａにおける第１強磁性層３と第２強磁性層４との間の領域（すなわち、第３部分Ｒ１３の上面）に配置されている。ゲート電極１３を構成する電極材料として、たとえばＰｔ、Ｗ、Ｔａ、Ｔｉ、Ａｌなどの元素を有する金属、合金又は導電性窒化物が挙げられる。また、多結晶シリコン、シリサイド、ゲルマナイドなども挙げられる。ゲート電極１３は、第３部分Ｒ１３の上面近傍領域のキャリア密度を制御できるように、電圧を印加可能に構成されている。
【００９０】
第３絶縁層１４は、第３部分Ｒ１３、第１強磁性層３及び第２強磁性層４とゲート電極１３との間の絶縁を図るために、これらの間に配置されている。第３絶縁層１４は、第３部分Ｒ１３に接している。ゲート電極１３及び第３絶縁層１４のＹ方向の長さは、上面２ａのＹ方向の長さと同一である。第３絶縁層１４は、たとえば酸化ケイ素、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化ランタン、酸化イットリウム又は酸化マグネシウム等の酸化物絶縁体や、窒化アルミニウム又は窒化ケイ素等の窒化物絶縁体を有している。
【００９１】
磁気抵抗効果素子１Ｆでは、第１半導体領域Ｒ１への不純物添加が選択的に行われている。このため、第１半導体領域Ｒ１内には、キャリア濃度に差がある。具体的には、第１部分Ｒ１１及び第２部分Ｒ１２のキャリア濃度は、第３部分Ｒ１３のキャリア濃度よりも高い。つまり、第１部分Ｒ１１及び第２部分Ｒ１２は高濃度ドープ領域であり、第３部分Ｒ１３は低濃度ドープ領域である。スピントランジスタ６０は、場合ＡではＮＮＮ型のスピンＭＯＳＦＥＴを構成し、場合ＢではＰＰＰ型のスピンＭＯＳＦＥＴを構成する。
【００９２】
第１強磁性層３及び第２強磁性層４の一方がソース電極として機能し、第１強磁性層３及び第２強磁性層４の他方がドレイン電極として機能する。本実施形態では、第１強磁性層３がソース電極として機能し、第２強磁性層４がドレイン電極として機能する。電源４１は、第１強磁性層３と第２強磁性層４とに接続されている。電源４２は、グラウンドとゲート電極１３とに接続されている。第１強磁性層３は、グラウンドに接続されている。スピントランジスタ６０では、電源４２によって、ゲート電極１３に電圧を印加することにより、第３部分Ｒ１３のキャリア密度を制御することができる。
【００９３】
スピントランジスタ６０がＮＮＮ型のスピンＭＯＳＦＥＴを構成する場合、ゲート電極１３に電圧を印加しなくても、電源４１によって第２強磁性層４に正電圧を印加すると、スピン偏極電子が第１強磁性層３から半導体層２に注入され、第２強磁性層４に向かって第３部分Ｒ１３を流れる。電源４２によってゲート電極１３に正電圧を印加すると、第３部分Ｒ１３の上面近傍のキャリア密度が増加するため、スピン偏極電子が流れ易くなる。電源４２によってゲート電極１３に負電圧を印加すると、第３部分Ｒ１３の上面近傍のキャリア密度が減少するため、スピン偏極電子が流れ難くなる。
【００９４】
スピントランジスタ６０がＰＰＰ型のスピンＭＯＳＦＥＴを構成する場合、ゲート電極１３に電圧を印加しなくても、電源４１によって第２強磁性層４に負電圧を印加すると、スピン偏極ホールが第１強磁性層３から半導体層２に注入され、第２強磁性層４に向かって第３部分Ｒ１３を流れる。電源４２によってゲート電極１３に負電圧を印加すると、第３部分Ｒ１３の上面近傍のキャリア密度が増加するため、スピン偏極ホールが流れ易くなる。電源４２によってゲート電極１３に正電圧を印加すると、第３部分Ｒ１３の上面近傍のキャリア密度が減少するため、スピン偏極電子が流れ難くなる。
【００９５】
このように、スピントランジスタ６０はＮＮＮ型又はＰＰＰ型のスピンＭＯＳＦＥＴを構成し、ゲート電極１３に電圧を印加しなくてもスピン偏極電流が流れるノーマリーオン型（デプレッション型）のスピントランジスタ６０を実現することができる。
【００９６】
磁気抵抗効果素子１Ｆにおいても、磁気抵抗効果素子１Ａ（図１参照）と同様に、第１半導体領域Ｒ１及び第２半導体領域Ｒ２の界面近傍に空乏層が形成されている。このため、界面準位がキャリア及びスピンに与える影響が抑制され、従来よりも大きなＳＮ比を得ることができる。その結果、従来よりも大きなＳＮ比を得ることができる。
【００９７】
スピントランジスタ６０は、磁気抵抗効果素子１Ｆを備えるので、従来よりも大きなＳＮ比を得ることができる。
【００９８】
本発明は、上記実施形態に限定されない。
【００９９】
磁気抵抗効果素子１Ａでは、第２半導体領域Ｒ２は、下面Ｒ１ｂ及び側面Ｒ１ｃ，Ｒ１ｄ，Ｒ１ｅ，Ｒ１ｆの全てと接するように設けられているが、第１半導体領域Ｒ１の端面の少なくとも一部と接するように設けられていればよい。たとえば、第２半導体領域Ｒ２は、第２部分Ｒ２２を有さず、下面Ｒ１ｂと接していなくてもよい。
【０１００】
磁気抵抗効果素子１Ｂでは、第２半導体領域Ｒ２の厚さは半導体層２の厚さと同等であるが、第２半導体領域Ｒ２の厚さは半導体層２の厚さよりも薄く、第２半導体領域Ｒ２は絶縁層１２から離間していてもよい。磁気抵抗効果素子１Ｃにおいても同様に、第２半導体領域Ｒ２の第１部分Ｒ２１の厚さは、半導体層２の厚さよりも薄く、第２半導体領域Ｒ２の第１部分Ｒ２１は、絶縁層１２から離間していてもよい。また、磁気抵抗効果素子１Ｄにおいても同様に、第２半導体領域Ｒ２の第１部分Ｒ２１及び第２部分Ｒ２２の厚さは、半導体層２の厚さよりも薄く、第２半導体領域Ｒ２の第１部分Ｒ２１及び第２部分Ｒ２２は、絶縁層１２から離間していてもよい。
【０１０１】
磁気抵抗効果素子１Ｅでは、第１半導体領域Ｒ１が側面２ｃから離間し、第２半導体領域Ｒ２の第１部分Ｒ２１が側面２ｃと接するように設けられていてもよい。この場合、側面Ｒ１ｃの界面準位によるキャリア及びスピンへの影響についても抑制することができる。また、磁気抵抗効果素子１Ｅでは、第２半導体領域Ｒ２の第１部分Ｒ２１は、少なくとも第１半導体領域Ｒ１の側面Ｒ１ｅ，Ｒ１ｆと接するように設けられていればよく、電圧検出経路として機能する第３半導体領域Ｒ３の側面には設けられていなくてもよい。したがって、たとえば、第３半導体領域Ｒ３は、側面２ｅ，２ｆ，２ｄのそれぞれ一部を構成していてもよい。
【０１０２】
磁気抵抗効果素子１Ｃでは、第２半導体領域Ｒ２が第２部分Ｒ２２のみを有し、第１部分Ｒ２１を有していなくてもよい。この場合であっても、少なくとも上面Ｒ１ａの界面準位がキャリア及びスピンに与える影響を抑制することができる。
【０１０３】
磁気抵抗効果素子１Ａ，１Ｅ，１Ｆは、磁気抵抗効果素子１Ｂと同様に、支持基板１１と、絶縁層１２と、を更に備えていてもよい。
【０１０４】
磁気抵抗効果素子１Ａ、１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆは、配線４５を備えているが、必ずしも配線４５を備えていなくてもよい。これにより、磁気抵抗効果素子１Ａ、１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆの構成を簡単にすることができる。また、配線４５は、第２半導体領域Ｒ２と、電圧源５０とに接続されているが、第２半導体領域Ｒ２と、電流源２０又は電源４１とに接続されていてもよい。この場合であっても、電流源２０又は電源４１によって、第１半導体領域Ｒ１と第２半導体領域Ｒ２との間に逆バイアス電圧を印加することができる。具体的には、磁気抵抗効果素子１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅにおいて、配線４５によって電流源２０の一端と第２半導体領域Ｒ２とを電気的に接続するように変更する。この際、磁気抵抗効果素子１Ａ，１Ｂ，１Ｃ，１Ｄにおいては、電流源２０に接続された配線と電圧測定部３０に接続された配線との交点よりも電流源２０側に配線４５を接続するようにする。これによって、電流源２０は、第１半導体領域Ｒ１及び第２半導体領域Ｒ２の界面近傍の空乏層の厚さをさらに厚くするための逆バイアス電圧を印加するための手段を兼ねることができる。また、磁気抵抗効果素子１Ｆにおいて、配線４５によって電源４１の一端と第２半導体領域Ｒ２とを電気的に接続するように変更することによって、電源４１は、第１半導体領域Ｒ１及び第２半導体領域Ｒ２の界面近傍の空乏層の厚さをさらに厚くするための逆バイアス電圧を印加するための手段を兼ねることができる。
【０１０５】
磁気抵抗効果素子１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆは、第１絶縁層５及び第２絶縁層６を備えていなくてもよい。
【０１０６】
磁気抵抗効果素子１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｆにおいて、第１強磁性層３及び第２強磁性層４の代わりに、たとえば非磁性材料からなる電極を上面２ａに接するように設け、磁気抵抗効果を有さない半導体素子としてもよい。
【０１０７】
磁気センサ１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅでは、電流源２０に代えて電圧源を用いると共に、電圧測定部３０に代えて電流測定部を用い、磁気抵抗効果による抵抗の変化を電流値の変化により測定してもよい。この場合、電圧源と電流測定部とは直列に接続される。
【０１０８】
磁気抵抗効果素子１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆは、第１半導体領域Ｒ１を構成する半導体層の側面、上面及び下面に、第１半導体領域Ｒ１とは導電型の異なる半導体膜を第２半導体領域Ｒ２として成膜することにより、形成されてもよい。
【０１０９】
磁気抵抗効果素子１Ａ，１Ｂ，１Ｃ，１Ｄは、磁気抵抗効果素子１Ｅと同様に、参照電極７及び第３半導体領域Ｒ３を備えてもよい。
【０１１０】
スピントランジスタ６０は、磁気抵抗効果素子１Ｆの代わりに、磁気抵抗効果素子１Ａ，１Ｂ，１Ｄを備えていてもよい。一例として、磁気抵抗効果素子１Ｆの代わりに、磁気抵抗効果素子１Ｂを備えた変形例について説明する。図１３は、変形例に係るスピントランジスタの断面図である。図１３には、直交座標系が示されている。図１３に示されるように、変形例に係るスピントランジスタ６０Ａは、磁気抵抗効果素子１Ｆの代わりに、磁気抵抗効果素子１Ｂを備える点で、スピントランジスタ６０（図１２参照）と相違し、その他の点でスピントランジスタ６０と同様である。スピントランジスタ６０Ａは、磁気抵抗効果素子１Ｂを備えるので、従来よりも大きなＳＮ比を得ることができる。
【符号の説明】
【０１１１】
１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ…磁気抵抗効果素子、２…半導体層、２ａ…上面、２ｂ…下面、２ｃ，２ｄ，２ｅ，２ｆ…側面、３…第１強磁性層（第１電極）、４…第２強磁性層（第２電極）、７…参照電極、１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ…磁気センサ、１１…支持基板、１２…絶縁層、１３…ゲート電極、１４…第３絶縁層、４５…配線、５０…電圧源、６０，６０Ａ…スピントランジスタ、Ｒ１…第１半導体領域、Ｒ１ａ…上面（端面）、Ｒ１ｂ…下面（端面）、Ｒ１ｃ，Ｒ１ｄ，Ｒ１ｅ，Ｒ１ｆ…側面（端面）、Ｒ１１…第１部分、Ｒ１２…第２部分、Ｒ２…第２半導体領域、Ｒ２１…第１部分、Ｒ２２…第２部分、Ｒ３…第３半導体領域。
【図１】
2020047844.tif 000003
【図２】
2020047844.tif 000004
【図３】
2020047844.tif 000005
【図４】
2020047844.tif 000006
【図５】
2020047844.tif 000007
【図６】
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【図７】
2020047844.tif 000009
【図８】
2020047844.tif 000010
【図９】
2020047844.tif 000011
【図１０】
2020047844.tif 000012
【図１１】
2020047844.tif 000013
【図１２】
2020047844.tif 000014
【図１３】
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