(57)【要約】【課題】本発明は、半導体装置に関し、半導体チップ間の温度差を低減できる半導体装置を得ることを目的とする。【解決手段】本発明に係る半導体装置は、第１半導体チップと、スイッチング時に該第１半導体チップよりも接合温度が高くなる第２半導体チップと、該第１半導体チップのコレクタおよび該第２半導体チップのコレクタと電気的に接続されたコレクタパターンと、該第１半導体チップのエミッタおよび該第２半導体チップのエミッタと電気的に接続されたエミッタパターンと、該第１半導体チップのゲートと電気的に接続されたゲートパターンと、アノードが該ゲートパターンと電気的に接続され、カソードが該第２半導体チップのゲートと電気的に接続された第１ダイオードと、該第１ダイオードと逆並列に接続された第２ダイオードと、を備える。【選択図】図１
2020102495.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体チップと、
スイッチング時に前記第１半導体チップよりも接合温度が高くなる第２半導体チップと、
前記第１半導体チップのコレクタおよび前記第２半導体チップのコレクタと電気的に接続されたコレクタパターンと、
前記第１半導体チップのエミッタおよび前記第２半導体チップのエミッタと電気的に接続されたエミッタパターンと、
前記第１半導体チップのゲートと電気的に接続されたゲートパターンと、
アノードが前記ゲートパターンと電気的に接続され、カソードが前記第２半導体チップのゲートと電気的に接続された第１ダイオードと、
前記第１ダイオードと逆並列に接続された第２ダイオードと、
を備えることを特徴とする半導体装置。
【請求項２】
第１半導体チップと、
第２半導体チップと、
第３半導体チップと、
前記第１半導体チップのコレクタ、前記第２半導体チップのコレクタおよび前記第３半導体チップのコレクタと電気的に接続されたコレクタパターンと、
前記第１半導体チップのエミッタ、前記第２半導体チップのエミッタおよび前記第３半導体チップのエミッタと電気的に接続されたエミッタパターンと、
前記第１半導体チップのゲートおよび前記第３半導体チップのゲートと電気的に接続されたゲートパターンと、
アノードが前記ゲートパターンと電気的に接続され、カソードが前記第２半導体チップのゲートと電気的に接続された第１ダイオードと、
前記第１ダイオードと逆並列に接続された第２ダイオードと、
を備え、
前記第２半導体チップは、前記第１半導体チップと前記第３半導体チップの間に設けられることを特徴とする半導体装置。
【請求項３】
コレクタが前記コレクタパターンと電気的に接続され、エミッタが前記エミッタパターンと電気的に接続され、ゲートが前記ゲートパターンと電気的に接続された第３半導体チップを備え、
前記第２半導体チップは、前記第１半導体チップと前記第３半導体チップの間に設けられることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１ダイオードのアノードとカソードの間には、抵抗器が接続されていないことを特徴とする請求項１から３の何れか１項に記載の半導体装置。
【請求項５】
前記第１ダイオードと前記第２半導体チップとの間および前記第１ダイオードと前記ゲートパターンの間には、スイッチング素子が接続されていないことを特徴とする請求項１から４の何れか１項に記載の半導体装置。
【請求項６】
前記第１ダイオードと前記第２ダイオードは、前記ゲートパターンの上に設けられることを特徴とする請求項１から５の何れか１項に記載の半導体装置。
【請求項７】
前記第１ダイオードおよび前記第２ダイオードと並列に接続されたスイッチを備えることを特徴とする請求項１から６の何れか１項に記載の半導体装置。
【請求項８】
サーミスタを備え、
前記スイッチは、前記サーミスタが検出する温度が予め定められた値よりも高くなるとオフすることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第２半導体チップは温度センサを有し、
前記スイッチは、前記温度センサが検出する温度が予め定められた値よりも高くなるとオフすることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
制御回路を備え、
前記第２半導体チップは温度センサを有し、
前記制御回路は、前記温度センサが検出する温度が予め定められた値よりも高くなると、前記スイッチをオフすることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１のパワーモジュールは、互いに並列接続した２つのＩＧＢＴを備えている。ゲート抵抗調整回路は、第１ＩＧＢＴチップの温度が第２ＩＧＢＴチップの温度よりも高くなると、第１ＩＧＢＴチップのゲート抵抗を増加させる。また、ゲート抵抗調整回路は、第１ＩＧＢＴチップの温度が第２ＩＧＢＴチップの温度よりも低くなると、第１ＩＧＢＴチップのゲート抵抗を減少させる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−１２７４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数のパワーチップを並列接続して半導体装置を構成することがある。このような半導体装置では、半導体装置の動作限界が、最も接合温度が高い１つのチップのみで律速されるおそれがある。
【０００５】
特許文献１では、ゲート抵抗の調節によってチップ間の温度差を小さくしている。ここで、一般にゲート抵抗の調節によってスイッチング損失が変化する一方で、定常損失は変化しない。また、一般にパワーチップの動作周波数が低いとき、電力損失に占めるスイッチング損失の割合は低くなる傾向にある。このため、ゲート抵抗の調節によって温度を均等化できる温度範囲は、限定される恐れがある。
【０００６】
本発明は、上述の課題を解決するためになされたもので、半導体チップ間の温度差を低減できる半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、第１半導体チップと、スイッチング時に該第１半導体チップよりも接合温度が高くなる第２半導体チップと、該第１半導体チップのコレクタおよび該第２半導体チップのコレクタと電気的に接続されたコレクタパターンと、該第１半導体チップのエミッタおよび該第２半導体チップのエミッタと電気的に接続されたエミッタパターンと、該第１半導体チップのゲートと電気的に接続されたゲートパターンと、アノードが該ゲートパターンと電気的に接続され、カソードが該第２半導体チップのゲートと電気的に接続された第１ダイオードと、該第１ダイオードと逆並列に接続された第２ダイオードと、を備える。
【０００８】
本発明に係る半導体装置は、第１半導体チップと、第２半導体チップと、第３半導体チップと、該第１半導体チップのコレクタ、該第２半導体チップのコレクタおよび該第３半導体チップのコレクタと電気的に接続されたコレクタパターンと、該第１半導体チップのエミッタ、該第２半導体チップのエミッタおよび該第３半導体チップのエミッタと電気的に接続されたエミッタパターンと、該第１半導体チップのゲートおよび該第３半導体チップのゲートと電気的に接続されたゲートパターンと、アノードが該ゲートパターンと電気的に接続され、カソードが該第２半導体チップのゲートと電気的に接続された第１ダイオードと、該第１ダイオードと逆並列に接続された第２ダイオードと、を備え、該第２半導体チップは、該第１半導体チップと該第３半導体チップの間に設けられる。
【発明の効果】
【０００９】
本発明に係る半導体装置では、複数の半導体チップのうちスイッチング時に高温になり易い第２半導体チップと、ゲートパターンとの間にダイオードが接続される。ダイオードによる降圧で第２半導体チップを流れるコレクタ電流が抑制される。従って、第２半導体チップの温度上昇が抑制され、半導体チップ間の温度差を低減できる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る半導体装置の回路図である。
【図２】実施の形態１に係る半導体装置の平面図である。
【図３】比較例に係る半導体装置の接合温度を示す図である。
【図４】ゲート電圧、コレクタ電流、コレクタ―エミッタ間電圧の時間変化を示す図である。
【図５】第１〜第３半導体チップの伝達特性を示す図である。
【図６】実施の形態１の効果を説明する図である。
【図７】実施の形態２に係る半導体装置の回路図である。
【図８】実施の形態３に係る半導体装置の回路図である。
【図９】実施の形態４に係る半導体装置の回路図である。
【図１０】実施の形態４に半導体装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１２】
実施の形態１．
図１は、実施の形態１に係る半導体装置１００の回路図である。半導体装置１００は、互いに並列に接続された第１半導体チップ１０と、第２半導体チップ２０と、第３半導体チップ３０とを備える。第１半導体チップ１０、第２半導体チップ２０および第３半導体チップ３０は、パワー半導体チップであり、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）である。
【００１３】
第１半導体チップ１０のコレクタにはダイオード１２のカソードが接続される。第１半導体チップ１０のエミッタには、ダイオード１２のアノードが接続される。第２半導体チップ２０のコレクタにはダイオード２２のカソードが接続される。第２半導体チップ２０のエミッタには、ダイオード２２のアノードが接続される。第３半導体チップ３０のコレクタにはダイオード３２のカソードが接続される。第３半導体チップ３０のエミッタには、ダイオード３２のアノードが接続される。ダイオード１２、２２、３２は還流ダイオード（ＦＷＤ、Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ）である。
【００１４】
半導体装置１００は、１相を３つのＩＧＢＴチップおよび３つの還流ダイオード（ＦＷＤ）によって構成している。このため、１相あたりの電流容量を増やすことができる。なお、ＩＧＢＴと還流ダイオードが一つのチップに設けられても良い。
【００１５】
半導体装置１００は、第１半導体チップ１０、第２半導体チップ２０および第３半導体チップ３０のコレクタと電気的に接続されたＰ端子５１を備える。また、半導体装置１００は、第１半導体チップ１０、第２半導体チップ２０および第３半導体チップ３０のエミッタと電気的に接続されたＮ端子５２を備える。また、半導体装置１００は、第１半導体チップ１０および第３半導体チップ３０のゲートと電気的に接続されたゲート端子５３を備える。
【００１６】
第２半導体チップ２０のゲートは、ゲート電圧調整回路４０を介してゲート端子５３と電気的に接続される。ゲート電圧調整回路４０は、逆並列に接続された第１ダイオード４１と第２ダイオード４２を有する。第１ダイオード４１は、アノードがゲート端子５３と電気的に接続され、カソードが第２半導体チップ２０のゲートと電気的に接続される。第２ダイオード４２は、アノードが第２半導体チップ２０のゲートと電気的に接続され、カソードがゲート端子５３と電気的に接続される。
【００１７】
半導体装置１００はＥｓ端子５４を備える。Ｅｓ端子５４は第１半導体チップ１０、第２半導体チップ２０および第３半導体チップ３０のエミッタと電気的に接続される。
【００１８】
図２は、実施の形態１に係る半導体装置１００の平面図である。半導体装置１００は、ベース板６０と、ベース板６０の上に設けられた絶縁基板６６を備える。絶縁基板６６の上面には、コレクタパターン６１、エミッタパターン６２、ゲートパターン６３、Ｅｓ端子用パターン６４およびチップ搭載パターン６５が設けられる。
【００１９】
チップ搭載パターン６５の上面には、第１半導体チップ１０、第２半導体チップ２０、第３半導体チップ３０およびダイオード１２、２２、３２が搭載される。第１半導体チップ１０、第２半導体チップ２０および第３半導体チップ３０は、絶縁基板６６の上に並ぶ。第２半導体チップ２０は、第１半導体チップ１０と第３半導体チップ３０の間に設けられる。
【００２０】
第１半導体チップ１０、第２半導体チップ２０および第３半導体チップ３０において、上面にエミッタおよびゲートが設けられ、裏面にコレクタが設けられる。また、ダイオード１２、２２、３２において、上面にアノードが設けられ、裏面にカソードが設けられる。
【００２１】
コレクタパターン６１は、ワイヤボンド７４によりチップ搭載パターン６５と電気的に接続される。従って、コレクタパターン６１は第１半導体チップ１０、第２半導体チップ２０および第３半導体チップ３０のコレクタと電気的に接続される。また、コレクタパターン６１は、ダイオード１２、２２、３２のカソードと電気的に接続される。コレクタパターン６１の上面には、Ｐ端子５１が設けられる。
【００２２】
エミッタパターン６２は、ワイヤボンド７４により第１半導体チップ１０、第２半導体チップ２０、第３半導体チップ３０の上面と電気的に接続される。また、第１半導体チップ１０、第２半導体チップ２０、第３半導体チップ３０の上面は、ワイヤボンド７４によりダイオード１２、２２、３２の上面と電気的に接続される。従って、エミッタパターン６２は第１半導体チップ１０、第２半導体チップ２０および第３半導体チップ３０のエミッタと電気的に接続される。また、エミッタパターン６２は、ダイオード１２、２２、３２のアノードと電気的に接続される。エミッタパターン６２の上面には、Ｎ端子５２が設けられる。
【００２３】
ゲートパターン６３は、ワイヤボンド７４により第１半導体チップ１０および第３半導体チップ３０の上面に設けられたゲートパッドと電気的に接続される。従って、ゲートパターン６３は、第１半導体チップ１０および第３半導体チップ３０のゲートと電気的に接続される。
【００２４】
第１ダイオード４１と第２ダイオード４２は、ゲートパターン６３の上面に搭載される。第１ダイオード４１において、上面にカソードが設けられ、裏面にアノードが設けられる。また、第２ダイオード４２において、上面にアノードが設けられ、裏面にカソードが設けられる。従って、第１ダイオード４１では、アノードがゲートパターン６３と電気的に接続される。第２ダイオード４２では、カソードがゲートパターン６３と電気的に接続される。また、第１ダイオード４１の上面と第２ダイオード４２の上面は、ワイヤボンド７４により電気的に接続される。従って、第１ダイオード４１と第２ダイオード４２は、逆並列に接続される。
【００２５】
第２ダイオード４２の上面は、ワイヤボンド７４により、第２半導体チップ２０の上面に設けられたゲートパッドと電気的に接続される。従って、第２ダイオード４２では、アノードが第２半導体チップ２０のゲートと電気的に接続される。また、第１ダイオード４１では、カソードが第２半導体チップ２０のゲートと電気的に接続される。
【００２６】
以上から半導体装置１００では、半導体装置１００の駆動を制御するゲート端子５３が３つのＩＧＢＴチップのゲートに接続される。第１半導体チップ１０、第２半導体チップ２０、第３半導体チップ３０のうち第２半導体チップ２０のみにおいて、ゲート配線に逆並列に接続されたダイオードが設けられる。
【００２７】
図３は、比較例に係る半導体装置１０１の接合温度を示す図である。比較例に係る半導体装置１０１は、第１ダイオード４１および第２ダイオード４２を備えない点が半導体装置１００と異なる。一般に、パワー半導体チップの接合温度を低減することが重要である。比較例に係る半導体装置１０１では、並列接続された第１半導体チップ１０、第２半導体チップ２０および第３半導体チップ３０は互いに近接して配置される。このため、各々の半導体チップは他の半導体チップの発熱の影響を受け易い。このとき、各々の半導体チップの接合温度は、半導体チップ単体の発熱による接合温度を上回る。
【００２８】
複数の半導体チップの配置によっては、特定の半導体チップが熱干渉の影響を受け易くなる場合がある。このため、１相を構成する複数の半導体チップの間に生じる接合温度の差が大きくなるおそれがある。例えば比較例に係る半導体装置１０１では、中央に配置された第２半導体チップ２０は両端に配置された第１半導体チップ１０、第３半導体チップ３０の発熱の影響を受ける。このため、第２半導体チップ２０の接合温度が最も高くなる。この結果、半導体装置１０１の動作限界が、第２半導体チップ２０のみで律速される可能性がある。
【００２９】
そこで、複数の半導体チップのゲート駆動電圧を個々に最適化することが考えられる。しかし、半導体装置１０１では１つの相を１つのゲート電圧で駆動させることを前提としている。このため、ゲート駆動電圧を半導体チップ毎に設定することはできない。
【００３０】
次に、本実施の形態に係る半導体装置１００の動作について説明する。図４は、ゲート電圧、コレクタ電流、コレクタ―エミッタ間電圧の時間変化を示す図である。図４は、誘導性負荷スイッチング試験における各半導体チップのターンオン、ターンオフ動作での挙動を模式的に示している。実線８０は第１半導体チップ１０、第３半導体チップ３０のゲート電圧を示し、破線８１は第２半導体チップ２０のゲート電圧を示す。実線８２はコレクタ―エミッタ間電圧を示す。実線８３は第１半導体チップ１０、第３半導体チップ３０のコレクタ電流を示し、破線８４は第２半導体チップ２０のコレクタ電流を示す。
【００３１】
ゲート電圧を−１５Ｖから＋１５Ｖへと変化させた時、各半導体チップのコレクタ―エミッタ間電圧が低下し、コレクタ電流が流れ始める。この時、第２半導体チップ２０に印加されるゲート電圧は、＋１５Ｖから第１ダイオード４１による降下電圧を差し引いた電圧となる。第２半導体チップ２０のゲート電圧は、例えば１２Ｖである。
【００３２】
第２半導体チップ２０では、ゲート電圧が第１半導体チップ１０、第３半導体チップ３０より低くなる。このため、ＩＧＢＴの伝達特性から、第２半導体チップ２０に導通するコレクタ電流は第１半導体チップ１０、第３半導体チップ３０よりも小さくなる。第２半導体チップ２０のコレクタ電流の減少分は第１半導体チップ１０、第３半導体チップ３０に分配される。
【００３３】
また、ゲート電圧を＋１５Ｖから−１５Ｖへと変化させた時、各半導体チップのコレクタ―エミッタ間電圧が増加し、コレクタ電流が流れなくなる。この時、第２半導体チップ２０に印加されるゲート電圧は、−１５Ｖから第２ダイオード４２による降下電圧を差し引いた電圧となる。第２半導体チップ２０のゲート電圧は、例えば−１２Ｖである。
【００３４】
図５は、第１〜第３半導体チップ１０、２０、３０の伝達特性を示す図である。実線８５は第１半導体チップ１０、第３半導体チップ３０の伝達特性を示し、破線８６は第２半導体チップ２０の伝達特性を示す。並列接続されている第１〜第３半導体チップ１０、２０、３０のコレクタ―エミッタ間電圧は常に同じである。このため、ゲート電圧の変化により、コレクタ電流が不均一となる。この結果、第２半導体チップ２０に発生する定常損失は第１半導体チップ１０、第３半導体チップ３０に発生する定常損失より小さくなる。従って、第２半導体チップ２０の自己発熱による温度上昇は抑制される。
【００３５】
図６は、実施の形態１の効果を説明する図である。図６は、本実施の形態と比較例における、各半導体チップの電力損失と温度上昇の計算結果を示す。図６において接合温度はチップ面内の最大接合温度を示す。また、図６の電力損失はインバータ損失とも呼ばれる。
【００３６】
比較例では、第１〜第３半導体チップ１０、２０、３０のゲート電圧が均一であるため、コレクタ電流は均一となる。従って、第１〜第３半導体チップ１０、２０、３０の電力損失９１、９２、９３は均一となる。このため、熱干渉の影響から、第２半導体チップ２０の接合温度は第１半導体チップ１０、第３半導体チップ３０に比べておよそ６Ｋ高い。
【００３７】
一方、本実施の形態では第２半導体チップ２０のゲート電圧は第１半導体チップ１０、第３半導体チップ３０に比べて低く、コレクタ電流も低くなる。従って、第２半導体チップ２０の電力損失９２は第１半導体チップ１０、第３半導体チップ３０の電力損失９１、９３に比べて小さくなる。この結果、第２半導体チップ２０の接合温度は比較例に比べておよそ４Ｋ低下する。従って、本実施の形態では、半導体チップ間の接合温度の差を低減できる。
【００３８】
本実施の形態では、半導体装置１００のスイッチング時に第１半導体チップ１０、第３半導体チップ３０よりも接合温度が高くなる第２半導体チップ２０にゲート電圧調整回路４０が設けられる。このため、最も接合温度が高い半導体チップに流れる主電流を抑制できる。よって、最も接合温度が高い半導体チップの電力損失を低減させ、接合温度を低減させることができる。従って、半導体チップ間の接合温度の差を低減できる。
【００３９】
また、本実施の形態では、比較例に対し外部から入力するゲート電圧等の動作条件を変更すること無く、接合温度の最大値を低減できる。また、ゲート駆動電圧を半導体チップ毎に設定するために、複数の半導体チップを外部から個別に駆動できる専用の半導体装置または特殊な制御回路を用いる必要がない。このため、半導体装置１００の構成が複雑化することを防止できる。従って、半導体装置１００の構成を簡素化し、半導体装置１００を低コストで製造できる。また、ゲート電圧を制御する制御回路を標準化できる。
【００４０】
また、第１ダイオード４１と第２ダイオード４２は、ゲートパターン６３に実装される。これにより、ゲート電圧調整回路４０を備えない半導体装置から配線寸法およびパターン配置を変更せずに、ゲート電圧調整回路４０を設けることができる。
【００４１】
また、ゲート抵抗の調節により電力損失を低減させることが考えられる。しかし、一般にゲート抵抗の調節によって抑制できる電力損失はスイッチング損失である。従って、スイッチング周波数が低く、電力損失に占めるスイッチング損失の割合は低い場合、半導体装置１００の温度を調節することが難しい可能性がある。
【００４２】
これに対し、本実施の形態では、ゲート電圧を調節することにより第２半導体チップ２０に流れる電流自体を抑制できる。つまり、第２半導体チップ２０の定常損失を抑制できる。このため、スイッチング周波数が低い場合においても、十分に接合温度を低減できる。
【００４３】
本実施の形態は、ゲート抵抗を調節する抵抗器のバイパス回路として、ダイオードおよびスイッチング素子が設けられた構造とは異なる。本実施の形態では、第１ダイオード４１のアノードとカソードの間および第２ダイオード４２のアノードとカソードの間には、抵抗器が接続されていない。つまり、第１ダイオード４１および第２ダイオード４２と並列に、抵抗器は接続されていない。また、第１ダイオード４１と第２半導体チップ２０との間および第１ダイオード４１とゲートパターン６３の間には、スイッチング素子が接続されていない。つまり、第１ダイオード４１または第２ダイオード４２と直列に、スイッチング素子は接続されていない。
【００４４】
本実施の形態の変形例として、半導体装置１００では２つ以上の半導体チップが並列に接続されていれば良い。また、本実施の形態では、第１半導体チップ１０と第３半導体チップ３０の間に設けられた第２半導体チップ２０にゲート電圧調整回路４０が接続される。これに限らず、ゲート電圧調整回路４０は、複数の半導体チップのうち周囲から最も多くの熱を供給される半導体チップに設けられても良い。また、ゲート電圧調整回路４０は、複数の半導体チップを同一のゲート電圧によりスイッチングさせた場合に、最も接合温度が高くなる半導体チップに設けられても良い。
【００４５】
また、ゲート電圧調整回路４０は、複数の半導体チップのうち、最も接合温度が上がり易い特性を有する半導体チップに設けられても良い。例えば、ゲート電圧調整回路４０は、複数の半導体チップのうち、最も閾値電圧またはコレクタ―エミッタ間の飽和電圧が低い半導体チップに設けられても良い。
【００４６】
また、複数の半導体チップに接合温度が高くなり易い半導体チップが複数含まれる場合、接合温度が高くなり易い半導体チップの各々にゲート電圧調整回路４０を設けても良い。つまり、半導体装置１００に複数のゲート電圧調整回路４０を設けても良い。また、ゲート電圧調整回路４０において、複数の第１ダイオード４１および複数の第２ダイオード４２が直接に接続されていても良い。これにより、ゲート電圧調整回路４０によるゲート電圧の降圧量を調節できる。
【００４７】
これらの変形は以下の実施の形態に係る半導体装置について適宜応用することができる。なお、以下の実施の形態に係る半導体装置については実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
【００４８】
実施の形態２．
図７は、実施の形態２に係る半導体装置２００の回路図である。半導体装置２００は、ゲート電圧調整回路２４０を備える。ゲート電圧調整回路２４０は、第１ダイオード４１および第２ダイオード４２と並列に接続されたスイッチ２４３を備える。また、半導体装置２００は半導体装置２００の温度を検出するサーミスタ２４４を備える。サーミスタ２４４は、温度が上がると端子２４４ａ、２４４ｂ間の抵抗値が下がる。スイッチ２４３は、サーミスタ２４４が検出する温度が予め定められた値よりも高くなるとオフする。
【００４９】
半導体装置２００が低温であり、スイッチ２４３がオン状態のとき、スイッチ２４３により第１ダイオード４１、第２ダイオード４２はバイパスされる。このとき、第２半導体チップ２０は、第１半導体チップ１０、第３半導体チップ３０と同一のゲート電圧で駆動される。サーミスタ２４４が検出する温度が予め定められた値よりも高くなるとスイッチ２４３はオフする。スイッチ２４３がオフ状態のとき、第２半導体チップ２０のゲート駆動は第１ダイオード４１、第２ダイオード４２を介して行われる。このため、実施の形態１の効果と同様の効果が得られる。
【００５０】
実施の形態１で説明したように、第１ダイオード４１および第２ダイオード４２を介してゲート駆動を行うことで、第２半導体チップ２０の接合温度を低減できる。一方で、第１半導体チップ１０、第３半導体チップ３０の電力損失は増加する。このため、１相の合計の電力損失が増加する可能性がある。
【００５１】
これに対し、本実施の形態では、サーミスタ２４４の温度情報を用いて、半導体装置２００の温度を基準としたスイッチ２４３のオンオフ制御を行う。つまり、第１ダイオード４１および第２ダイオード４２を介したゲート駆動を半導体装置２００が高温の場合にのみ選択的に行う。従って、不要な電力変換効率の低下を防止できる。
【００５２】
サーミスタ２４４は、例えば第２半導体チップ２０の温度を検出できるように第２半導体チップ２０に隣接して設けられても良い。サーミスタ２４４の配置はこれに限らない。
【００５３】
実施の形態３．
図８は、実施の形態３に係る半導体装置３００の回路図である。半導体装置３００が備える第２半導体チップ３２０は、温度センサ３２４を有する。スイッチ２４３は、温度センサ３２４が検出する温度が予め定められた値よりも高くなるとオフする。
【００５４】
実施の形態２と同様に、半導体装置３００が低温であり、スイッチ２４３がオン状態のとき、スイッチ２４３により第１ダイオード４１、第２ダイオード４２はバイパスされる。また、温度センサ３２４が検出する温度が予め定められた値よりも高くなると、スイッチ２４３はオフする。スイッチ２４３がオフ状態のとき、第２半導体チップ３２０のゲート駆動は第１ダイオード４１、第２ダイオード４２を介して行われる。このため、実施の形態１の効果と同様の効果が得られる。
【００５５】
本実施の形態では、温度センサ３２４の温度情報を用いて、最も接合温度の高い第２半導体チップ３２０の温度を基準としたスイッチ２４３のオンオフ制御を行う。つまり、第１ダイオード４１および第２ダイオード４２を介したゲート駆動を、第２半導体チップ３２０が高温の場合にのみ選択的に行う。従って、不要な電力変換効率の低下を防止できる。
【００５６】
また、本実施の形態ではスイッチ２４３の切り替えを、半導体チップ自身の温度情報を用いて行う。従って、実施の形態２よりもスイッチ２４３を切り替えのタイミングを的確に設定できる。スイッチ２４３は、第２半導体チップ３２０の接合温度と、半導体装置３００の最大接合温度定格との差が、予め定められた値よりも小さくなった場合にオフしても良い。
【００５７】
実施の形態４．
図９は、実施の形態４に係る半導体装置４００の回路図である。半導体装置４００は、制御回路４７０を備える点が実施の形態３と異なる。制御回路４７０は第１〜第３半導体チップ１０、２０、３０にゲート電圧を出力し、第１〜第３半導体チップ１０、３２０、３０をスイッチングする。また、制御回路４７０は、スイッチ２４３のオンオフを制御する。
【００５８】
制御回路４７０は、電源端子４７１および接地用端子４７３を備える。制御回路４７０は電源端子４７１に供給される電圧により動作する。制御回路４７０はゲート制御信号端子４７２を備える。また、制御回路４７０は、ゲート端子５３と接続されたゲート電圧出力端子４７４を備える。制御回路４７０はゲート制御信号端子４７２に入力される信号に応じて、ゲート電圧出力端子４７４から信号を出力し、第１〜第３半導体チップ１０、３２０、３０をスイッチングする。
【００５９】
また、制御回路４７０はオンオフ制御信号端子４７５、センス電圧入力端子４７６および接地用端子４７７を備える。温度センサ３２４の一端は、センス電圧入力端子４７６に接続され、他端はＥｓ端子５４に接続される。Ｅｓ端子５４は接地用端子４７７に接続される。
【００６０】
制御回路４７０は比較器４７８を備える。温度センサ３２４の検出電圧は、センス電圧入力端子４７６を介して比較器４７８の第１入力端子に入力される。比較器４７８の第２入力端子には、基準電位Ｖ１が入力される。比較器４７８の出力端子は、オンオフ制御信号端子４７５に接続される。比較器４７８は、温度センサ３２４の検出電圧と基準電位Ｖ１とを比較して、オンオフ制御信号端子４７５を介してスイッチ２４３をオンオフする。
【００６１】
図１０は、実施の形態４に半導体装置４００の動作を示すタイミングチャートである。スイッチ２４３は初期状態ではオンである。すなわち、第１〜第３半導体チップ１０、３２０、３０は同一のゲート電圧で駆動されている。半導体装置４００の動作に伴い、第２半導体チップ３２０の接合温度が上昇すると、温度センサ３２４のセンス温度が上昇する。このとき、温度センサ３２４のセンス電圧が減少する。
【００６２】
第２半導体チップ３２０の接合温度が予め設定したトリップ温度を上回ると、温度センサ３２４のセンス電圧が予め設定された基準電位Ｖ１を下回る。従って、比較器４７８の出力電圧が反転する。これにより、スイッチ２４３はオン状態からオフ状態へ移行する。よって、第２半導体チップ３２０のゲート電圧が減少する。
【００６３】
つまり、制御回路４７０は、温度センサ３２４が検出する温度が予め定められた値よりも低いと、スイッチ２４３をオン状態に設定する。また、制御回路４７０は、温度センサ３２４が検出する温度が予め定められた値よりも高くなると、スイッチ２４３をオフする。従って、半導体装置４００は、第２半導体チップ３２０の温度センサ３２４から得た温度情報を基準として、スイッチ２４３の制御を自律的に行う。
【００６４】
本実施の形態では、複数の半導体チップおよびスイッチ２４３の制御を半導体装置４００の内部において自動で行うことができる。このため、半導体装置４００の外部に特殊な制御回路を設けることなく、複数の半導体チップおよびスイッチ２４３を制御できる。従って、外部回路を簡易化できる。
【００６５】
本実施の形態の変形例として、スイッチ２４３の制御を行う制御回路と、複数の半導体チップの駆動を制御する制御回路は別個に設けられても良い。
【００６６】
なお、各実施の形態で説明した技術的特徴は適宜に組み合わせて用いてもよい。
【符号の説明】
【００６７】
１００、２００、３００、４００  半導体装置、１０  第１半導体チップ、２０、３２０  第２半導体チップ、３０  第３半導体チップ、６１  コレクタパターン、６２  エミッタパターン、６３  ゲートパターン、４１  第１ダイオード、４２  第２ダイオード、２４３  スイッチ、２４４  サーミスタ、３２４  温度センサ、４７０  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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