(57)【要約】【課題】基板から放出されるα線に起因する誤動作を回避することが可能な半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、基板と、α線遮蔽層と、第１半導体チップと、第２半導体チップと、を備える。α線遮蔽層は、基板上に設けられている。第１半導体チップは、α線遮蔽層上に設けられている。第２半導体チップは、第１半導体チップ上に設けられ、第１半導体チップによって動作を制御される。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられたα線遮蔽層と、
前記α線遮蔽層上に設けられた第１半導体チップと、
前記第１半導体チップ上に設けられ、前記第１半導体チップによって動作を制御される第２半導体チップと、を備える半導体装置。
【請求項２】
前記α線遮蔽層は、前記第１半導体チップを前記基板に接着する接着剤内に設けられている、請求項１に記載の半導体装置。
【請求項３】
前記接着剤は、前記基板と前記α線遮蔽層との間に設けられた第１接着層と、前記α線遮蔽層と前記第１半導体チップとの間に設けられた第２接着層と、を有する、請求項２に記載の半導体装置。
【請求項４】
前記α線遮蔽層が、タングステン（Ｗ）または硫酸バリウム（ＢａＳＯ４）を含む、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記α線遮蔽層が、前記第１半導体チップの裏面に設けられた金属層である、請求項１に記載の半導体装置。
【請求項６】
前記第１半導体チップの裏面にゲッタリング層が設けられ、前記α線遮蔽層が前記ゲッタリング層に接する金属層である、請求項１に記載の半導体装置。
【請求項７】
前記金属層がタングステン層である、請求項５または６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置では、例えば、パッケージ基板上にコントローラチップを搭載し、このコントローラチップ上に半導体メモリチップを積層する構造が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−５５０８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記パッケージ基板には、放射線の一つであるα線を放出する部材が微小に含まれる場合がある。この場合、パッケージ基板から放出されたα線がコントローラチップの誤動作を引き起こす可能性がある。
【０００５】
本発明の実施形態は、基板から放出されるα線に起因する誤動作を回避することが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００６】
一実施形態に係る半導体装置は、基板と、α線遮蔽層と、第１半導体チップと、第２半導体チップと、を備える。α線遮蔽層は、基板上に設けられている。第１半導体チップは、α線遮蔽層上に設けられている。第２半導体チップは、第１半導体チップ上に設けられ、第１半導体チップによって動作を制御される。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る半導体装置の構成を示す断面図である。
【図２】第２実施形態に係る半導体装置の構成を示す断面図である。
【図３】第２実施形態の変形例に係る半導体装置の構成を示す断面図である。
【図４】第３実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の構成を示す断面図である。図１に示す半導体装置１は、パッケージ基板１０と、α線遮蔽層２０と、第１半導体チップ３０と、ダミーチップ４０と、第２半導体チップ５０と、モールド樹脂６０と、を備える。
【００１０】
パッケージ基板１０は、石英やガラスクロス等を含んだガラス基板である。パッケージ基板１０の裏面には、接続端子１１が設けられている。また、パッケージ基板１０内には、接続端子１１と電気的に接続される配線層(不図示)が設けられている。
【００１１】
α線遮蔽層２０は、パッケージ基板１０上に設けられている。α線遮蔽層２０は、例えばタングステン（Ｗ）や硫酸バリウム（ＢａＳＯ４）等のα線を透過させない材料で形成されている。
【００１２】
本実施形態では、α線遮蔽層２０は、接着剤７０内に設けられている。接着剤７０は、第１接着層７１および第２接着層７２を有する。第１接着層７１は、α線遮蔽層２０をパッケージ基板１０に接着する。第２接着層７２は、第１半導体チップ３０をα線遮蔽層２０に接着する。第１接着層７１および第２接着層７２は、例えばＤＡＦ（Die Attach Film）を用いて形成される。なお、本実施形態では、α線遮蔽層２０が第１接着層７１と第２接着層７２との間に形成されているが、α線を遮蔽する材料を接着剤７０に添加してもよい。
【００１３】
第１半導体チップ３０は、第２半導体チップ５０の動作を制御するコントローラチップである。このコントローラチップは、種々の素子および回路を有する。例えば、ＳＲＡＭ（Static Random Access Memory）や、このＳＲＡＭの駆動回路等が第２半導体チップ５０に設けられている。第１半導体チップ３０は、ボンディングワイヤ３１によって、パッケージ基板１０の配線層(不図示)と電気的に接続されている。
【００１４】
本実施形態では、第１半導体チップ３０およびボンディングワイヤ３１は、接着剤８０によって覆われている。接着剤８０上には、ダミーチップ４０および複数の第２半導体チップ５０が積層されている。すなわち、接着剤８０は、接着剤上に半導体チップを積層するＦＯＤ（Film On Die）構造の一部として機能する。
【００１５】
ダミーチップ４０は、接着剤８０上に設けられている。ダミーチップ４０は、接着剤８０上で複数の第２半導体チップ５０を安定的に支持する台座として機能する。そのため、ダミーチップ４０の厚さは、第２半導体チップ５０の厚さよりも厚い。
【００１６】
ダミーチップ４０上には、複数の第２半導体チップ５０が積層されている。複数の第２半導体チップ５０は、接着層５１によって互いに接着されるとともに、ダミーチップ４０に接着されている。接着層５１は、例えばＤＡＦで形成されている。図１には、４つの第２半導体チップ５０が積層されているが、第２半導体チップ５０積層数は特に制限されない。
【００１７】
本実施形態では、各第２半導体チップ５０は、ＮＡＮＤ型フラッシュメモリの半導体メモリチップである。また、各第２半導体チップ５０は、ボンディングワイヤ５２によって、パッケージ基板１０の配線層(不図示)と電気的に接続されている。
【００１８】
第１半導体チップ３０から出力された制御信号は、ボンディングワイヤ３１、パッケージ基板１０の配線層、およびボンディングワイヤ５２を経由して各第２半導体チップ５０に入力される。入力された制御信号に基づいて、各第２半導体チップ５０の書き込みおよび読み出し等の動作が制御される。
【００１９】
モールド樹脂６０は、ダミーチップ４０および第２半導体チップ５０を全体的に覆う。これにより、ダミーチップ４０および第２半導体チップ５０は、モールド樹脂６０で封止される。
【００２０】
上記のように構成された半導体装置１では、もし、α線を放出する材料(例えばウラン)がパッケージ基板１０の材料と一緒に採掘されてしまうと、パッケージ基板１０にα線放出部材が含まれてしまう。そのため、α線がパッケージ基板１０から第１半導体チップ３０に向けて放出される場合が起こり得る。この場合、第１半導体チップ３０が、α線の影響を受けて誤動作する可能性がある。
【００２１】
しかし、上述した本実施形態に係る半導体装置１では、α線遮蔽層２０がパッケージ基板１０と第１半導体チップ３０との間に形成されている。そのため、パッケージ基板１０から放出されたα線は、α線遮蔽層２０を透過せず、第１半導体チップ３０に到達しない。よって、このα線に起因する第１半導体チップ３０の誤動作を回避することができる。
【００２２】
(第２実施形態)
図２は、第２実施形態に係る半導体装置の構成を示す断面図である。上述した第１実施形態に係る半導体装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
【００２３】
本実施形態に係る半導体装置２では、α線遮蔽層２１が第１半導体チップ３０の裏面（パッケージ基板１０に対向する面）全体に形成されている。α線遮蔽層２１は、タングステンを含む金属層である。この金属層は、第１半導体チップ３０の裏面へタングステンをスパッタリングすることによって形成することができる。α線遮蔽層２１が形成された第１半導体チップ３０は、接着剤７０によってパッケージ基板１０に接着される。
【００２４】
以上説明した本実施形態においても、第１実施形態と同様に、パッケージ基板１０から放出されたα線は、α線遮蔽層２１を透過せず、第１半導体チップ３０に到達しない。よって、このα線に起因する第１半導体チップ３０の誤動作を回避することができる。
【００２５】
なお、α線遮蔽層２１の材料は、タングステンに限定されず、α線を遮蔽できる材料であれば特に限定されない。また、α線遮蔽層２１の製法もスパッタリングに限定されず、他の成膜方法であってもよい。さらに、本実施形態に係る半導体装置２は、α線遮蔽層２１だけでなく第１実施形態で説明したα線遮蔽層２０も備えていてもよい。この場合、α線を遮蔽する効果をより一層高めることができる。
【００２６】
(変形例)
図３は、第２実施形態の変形例に係る半導体装置の構成を示す断面図である。以下、上述した第２実施形態と異なる点を中心に説明する。
【００２７】
本変形例に係る半導体装置２ａでは、図３に示すように、第１半導体チップ３０の裏面全体にゲッタリング層３２が形成されている。ゲッタリング層３２は、第１半導体チップ３０の裏面に、例えば酸素イオンを注入することによって形成できる。酸素イオンの注入によって、ゲッタリング層３２では、シリコンの結晶欠陥が生じている。
【００２８】
α線遮蔽層２１は、ゲッタリング層３２下に形成されている。本変形例でも、第２実施形態と同様に、α線遮蔽層２１は、タングステンのスパッタリングにより形成できる。α線遮蔽層２１は、金属層であるので、第１半導体チップ３０内に拡散する可能性がある。
【００２９】
しかし、本変形では、ゲッタリング層３２がα線遮蔽層２１に接しているので、α線遮蔽層２１に含まれる金属は、ゲッタリング層３２に捕捉される。したがって、本変形例によれば、第１半導体チップ３０への金属拡散を回避することが可能となる。
【００３０】
(第３実施形態)
図４は、第３実施形態に係る半導体装置の構成を示す断面図である。上述した第１実施形態に係る半導体装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
【００３１】
図４に示す半導体装置３は、信号伝達速度の高速化を可能にする、いわゆるＴＳＶ（Through Silicon Via）構造を有する半導体メモリである。すなわち、本実施形態に係る半導体装置３は、第１半導体チップ３０上で積層された第２半導体チップ５０を貫通する貫通電極５３を備える。
【００３２】
各第２半導体チップ５０は、貫通電極５３を介して第１半導体チップ３０と電気的に接続される。また、各第２半導体チップ５０は、金属バンプ９０で接合されている。
【００３３】
最下層の第２半導体チップ５０は、金属バンプ９０で第１半導体チップ３０に接合されるとともに、はんだバンプ９１でパッケージ基板１０に接合される。一方、最上層の第２半導体チップ５０は、接着剤９２によって支持基板１００に接合されている。複数の第２半導体チップ５０は、支持基板１００によって支持されている。そのため、本実施形態では、第１実施形態で説明したダミーチップ４０は不要である。
【００３４】
第１半導体チップ３０の裏面には、第２実施形態と同様にα線遮蔽層２１が形成されている。そのため、仮に、α線がパッケージ基板１０から第１半導体チップ３０に向けて放出されても、このα線は、α線遮蔽層２１で遮蔽されて第１半導体チップ３０には到達しない。したがって、本実施形態によれば、ＴＳＶ構造を有する半導体装置３の誤動作を回避することができる。
【００３５】
なお、本実施形態では、α線遮蔽層２１は、第１半導体チップ３０の裏面に形成されている。しかし、上述した変形例で説明したゲッタリング層３２を第１半導体チップ３０の裏面に形成し、ゲッタリング層３２下にα線遮蔽層２１を形成してもよい。この場合、α線遮蔽層２１に含まれた金属が第１半導体チップ３０内へ拡散することを回避することができる。
【００３６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３７】
１〜３  半導体装置、１０  パッケージ基板、２０、２１  α線遮蔽層、３０  第１半導体チップ、５０  第２半導体チップ、５３  貫通電極、７０  接着剤、７１  第１接着層、７２  第２接着層
【図１】
2020038902.tif 000003
【図２】
2020038902.tif 000004
【図３】
2020038902.tif 000005
【図４】
2020038902.tif 000006