(57)【要約】【課題】消費電力の低減を図ることができる半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、第１積層体と、第２積層体と、中間絶縁層と、柱状体とを備えている。前記中間絶縁層は、前記第１積層体と前記第２積層体との間に位置する。前記第２積層体の複数の導電層は、前記第２積層体の複数の導電層のなかで最も前記中間絶縁層の近くに位置した第１導電層を含む。前記第１導電層は、前記柱状体に面した第１端を有した本体部と、前記本体部から前記第１積層体に向けて突出するとともに、前記柱状体に面した第２端とを有した突出部とを有する。前記第１端と前記第２端とは互いに連続している。【選択図】図５
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【特許請求の範囲】
【請求項１】
複数の導電層と複数の絶縁層とが第１方向に積層された第１積層体と、
前記第１積層体に対して前記第１方向側に位置し、複数の導電層と複数の絶縁層とが前記第１方向に積層された第２積層体と、
前記第１積層体と前記第２積層体との間に位置し、前記第１積層体の複数の絶縁層に含まれる１つの絶縁層よりも前記第１方向の厚さが厚い中間絶縁層と、
前記第１積層体内と前記第２積層体内とに亘って設けられ、半導体ボディと電荷蓄積膜とを含み、前記第１積層体の複数の導電層及び前記第２積層体の複数の導電層との交差部分のそれぞれがトランジスタとして機能する柱状体と、
を備え、
前記第２積層体の複数の導電層は、前記第２積層体の複数の導電層のなかで最も前記中間絶縁層の近くに位置した第１導電層を含み、
前記第１導電層は、前記第１方向とは異なる第２方向に延びるとともに前記第２方向で前記柱状体に面した第１端を有した本体部と、前記本体部から前記第１積層体に向けて突出するとともに、前記第２方向で前記柱状体に面した第２端を有した突出部とを含み、
前記第１端と前記第２端とが互いに連続している、
半導体記憶装置。
【請求項２】
前記突出部は、前記中間絶縁層の一部よりも前記第１積層体の近くまで突出している、
請求項１に記載の半導体記憶装置。
【請求項３】
前記突出部の少なくとも一部は、前記第２方向で前記柱状体に接している、
請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
前記本体部の少なくとも一部は、前記第２方向で前記柱状体に接している、
請求項１〜３のうちいずれか一項に記載の半導体記憶装置。
【請求項５】
前記第２方向における前記突出部の最大幅は、前記第１方向における前記本体部の厚さ以下である、
請求項１〜４のうちいずれか一項に記載の半導体記憶装置。
【請求項６】
前記第２積層体の複数の導電層は、前記第２積層体の複数の導電層のなかで、前記第１導電層の次に前記中間絶縁層の近くに位置した第２導電層を含み、
前記第１積層体の複数の導電層は、前記第１積層体の複数の導電層のなかで、最も前記中間絶縁層の近くに位置した第３導電層を含み、
前記第１方向における前記突出部と前記第３導電層との間の最短距離は、前記第１方向における前記第１導電層と前記第２導電層との間の最短距離と略同じまたはそれよりも大きい、
請求項１〜５のうちいずれか一項に記載の半導体記憶装置。
【請求項７】
前記柱状体は、少なくとも一部が前記第１積層体内に位置した第１柱状体と、少なくとも一部が前記第２積層体内に位置した第２柱状体と、前記第１柱状体と前記第２柱状体との間に位置し、前記第２柱状体の少なくとも一部よりも前記第２方向の幅が大きい接合部とを有し、
前記突出部の少なくとも一部は、前記第１方向で前記接合部の一部と重なる、
請求項１〜６のうちいずれか一項に記載の半導体記憶装置。
【請求項８】
前記突出部は、前記第１方向で前記接合部と接している、
請求項７に記載の半導体記憶装置。
【請求項９】
前記柱状体は、少なくとも一部が前記第１積層体内に位置した第１柱状体と、少なくとも一部が前記第２積層体内に位置した第２柱状体とを有し、
前記第１柱状体と前記第２柱状体とは、前記中間絶縁層内で互いに接しており、
前記第１柱状体は、前記第２柱状体に接した第１端を有し、
前記第２柱状体は、前記第１柱状体に接するとともに、前記第２方向における幅が前記第１柱状体の第１端よりも小さい第２端を有し、
前記突出部の少なくとも一部は、前記第１方向で前記第１柱状体の第１端と重なる、
請求項１〜６のうちいずれか一項に記載の半導体記憶装置。
【請求項１０】
前記突出部は、前記第１方向で前記第１柱状体の第１端と接している、
請求項９に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−０１５５１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、消費電力の低減を図ることができる半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１積層体と、第２積層体と、中間絶縁層と、柱状体とを備えている。前記第１積層体は、複数の導電層と複数の絶縁層とが第１方向に積層されている。前記第２積層体は、前記第１積層体に対して前記第１方向側に位置し、複数の導電層と複数の絶縁層とが前記第１方向に積層されている。前記中間絶縁層は、前記第１積層体と前記第２積層体との間に位置し、前記第１積層体の複数の絶縁層に含まれる１つの絶縁層よりも前記第１方向の厚さが厚い。前記柱状体は、前記第１積層体内と前記第２積層体内とに亘って設けられている。前記柱状体は、半導体ボディと電荷蓄積膜とを含む。前記柱状体は、前記第１積層体の複数の導電層及び前記第２積層体の複数の導電層との交差部分のそれぞれがトランジスタとして機能する。前記第２積層体の複数の導電層は、前記第２積層体の複数の導電層のなかで最も前記中間絶縁層の近くに位置した第１導電層を含む。前記第１導電層は、本体部と突出部とを有する。前記本体部は、前記第１方向とは異なる第２方向に延びるとともに前記第２方向で前記柱状体に面した第１端を有する。前記突出部は、前記本体部から前記第１積層体に向けて突出するとともに、前記第２方向で前記柱状体に面した第２端を有する。前記第１端と前記第２端とは互いに連続している。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体メモリのシステム構成を示すブロック図。
【図２】第１実施形態のメモリセルアレイの等価回路を示す図。
【図３】第１実施形態のメモリセルアレイの一部領域を示す平面図。
【図４】第１実施形態のメモリセルアレイの一部領域を示す断面図。
【図５】第１実施形態のメモリセルアレイの接合部近くの領域を示す断面図。
【図６】第１実施形態のメモリセルアレイの製造方法を示す工程図。
【図７】第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。
【図８】第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。
【図９】第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。
【図１０】第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。
【図１１】第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。
【図１２】第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。
【図１３】第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。
【図１４】第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。
【図１５】第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。
【図１６】第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。
【図１７】第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。
【図１８】第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。
【図１９】第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。
【図２０】第２実施形態のメモリセルアレイの一部領域を示す断面図。
【図２１】第２実施形態のメモリセルアレイの製造工程の一例を示す断面図。
【図２２】第３実施形態のメモリセルアレイの一部領域を示す断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態の半導体記憶装置を、図面を参照して説明する。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略される場合がある。参照符号を構成する文字の後の数字は、同じ文字を含む参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられる。同じ文字を含む参照符号で示される要素を互いに区別する必要がない場合、それら要素は同じ文字のみを含む参照符号により参照される。
【０００８】
先に、＋Ｘ方向、−Ｘ方向、＋Ｙ方向、−Ｙ方向、＋Ｚ方向、及び−Ｚ方向について定義する。＋Ｘ方向、−Ｘ方向、＋Ｙ方向、及び−Ｙ方向は、後述する半導体基板２０（図４参照）の表面と略平行な方向である。＋Ｘ方向は、後述する１つのストリングユニットＳＵ０から別のストリングユニットＳＵ１に向かう方向である（図３参照）。−Ｘ方向は、＋Ｘ方向とは反対方向である。＋Ｘ方向と−Ｘ方向とを区別しない場合は、単に「Ｘ方向」と称する。＋Ｙ方向及び−Ｙ方向は、Ｘ方向とは交差する（例えば略直交する）方向である。＋Ｙ方向と−Ｙ方向とは、互いに反対方向である。＋Ｙ方向と−Ｙ方向とを区別しない場合は、単に「Ｙ方向」と称する。＋Ｚ方向及び−Ｚ方向は、Ｘ方向及びＹ方向とは交差する（例えば略直交する）方向である。＋Ｚ方向は、後述する第１積層体３０Ａから第２積層体３０Ｂに向かう方向である（図４参照）。−Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と−Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。本明細書では「＋Ｚ方向」を「上」、「−Ｚ方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。本実施形態では、＋Ｚ方向は、「第１方向」の一例である。＋Ｘ方向は、「第２方向」の一例である。
【０００９】
本明細書で「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本明細書で「面する」、「重なる」、及び「隣り合う」とは、２つの部材が互いに接する場合に限定されず、２つの部材の間に別の部材が存在する場合も含む。本明細書で「Ａ方向に延びている」とは、例えば、Ｘ方向、Ｙ方向、及びＺ方向の各寸法のうちの最小の寸法よりもＡ方向の寸法が大きいことを意味する。「Ａ方向」は任意の方向である。また本明細書で「Ａ方向における幅」とは、柱状体４０の中心軸Ｃ又は中心軸Ｃ近傍をＺ方向に通る、Ｘ方向と略平行な断面におけるＡ方向の幅を意味する（図４参照）。「柱状体４０の中心軸Ｃ」とは、柱状体４０のＸ方向及びＹ方向の中心をＺ方向に通る仮想的な軸線を意味する。
【００１０】
（第１実施形態）
まず、本実施形態の半導体記憶装置（半導体メモリ）の全体構成について説明する。
本実施形態の半導体メモリ１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。
【００１１】
図１は、半導体メモリ１のシステム構成を示すブロック図である。半導体メモリ１は、例えば、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備えている。
【００１２】
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、不揮発性のメモリセルトランジスタＭＴ（図２参照）の集合である。メモリセルアレイ１０には、複数のビットライン及び複数のワードラインが設けられている。各メモリセルトランジスタＭＴは、１本のビットラインと１本のワードラインとに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【００１３】
ロウデコーダ１１は、外部のメモリコントローラ２から受信したアドレス情報ＡＤＤに基づいて、１つのブロックＢＬＫを選択する。ロウデコーダ１１は、複数のワードラインにそれぞれ所望の電圧を印可することで、メモリセルアレイ１０に対するデータの書き込み動作及び読み出し動作を制御する。
【００１４】
センスアンプ１２は、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビットラインに所望の電圧を印加する。センスアンプ１２は、ビットラインの電圧に基づいてメモリセルトランジスタＭＴに記憶されたデータを判定し、判定した読み出しデータＤＡＴをメモリコントローラ２に送信する。
【００１５】
シーケンサ１３は、メモリコントローラ２から受信したコマンドＣＭＤに基づいて、半導体メモリ１全体の動作を制御する。
【００１６】
以上で説明した半導体メモリ１及びメモリコントローラ２は、これらの組み合わせにより１つの半導体装置を構成してもよい。半導体装置は、例えばＳＤ（登録商標）カードのようなメモリカードや、ＳＳＤ（Solid State Drive）等が挙げられる。
【００１７】
次に、メモリセルアレイ１０の電気的な構成について説明する。
図２は、メモリセルアレイ１０の等価回路を示す図であり、一つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、複数（例えば４つ）のストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。
【００１８】
各ストリングユニットＳＵは、複数のＮＡＮＤストリングスＮＳの集合体である。各ＮＡＮＤストリングスＮＳの一端は、ビットラインＢＬ（ＢＬ０〜ＢＬｍ（ｍは１以上の整数）のいずれか）に接続されている。ＮＡＮＤストリングスＮＳの他端は、ソースラインＳＬに接続されている。各ＮＡＮＤストリングスＮＳは、複数（例えば１８つ）のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ１７）、第１選択トランジスタＳＴ１、及び第２選択トランジスタＳＴ２を含む。
【００１９】
複数のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ１７）は、電気的に互いに直列に接続されている。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積膜を含み、データを不揮発に記憶する。メモリセルトランジスタＭＴは、制御ゲートに印加された電圧に応じて、電荷蓄積膜に電荷を蓄積する。メモリセルトランジスタＭＴの制御ゲートは、対応するワードラインＷＬ（ＷＬ０〜ＷＬ１７のいずれか）に接続されている。メモリセルトランジスタＭＴは、ワードラインＷＬを介して、ロウデコーダ１１と電気的に接続されている。
【００２０】
第１選択トランジスタＳＴ１は、複数のメモリトランジスタＭＴ（ＭＴ０〜ＭＴ１７）と、対応するビットラインＢＬとの間に接続されている。第１選択トランジスタＳＴ１のドレインは、ビットラインＢＬに接続されている。第１選択トランジスタＳＴ１のソースは、複数のメモリトランジスタＭＴに接続されている。第１選択トランジスタＳＴ１の制御ゲートは、対応する選択ゲートラインＳＧＤ（ＳＧＤ０〜ＳＧＤ３のいずれか）に接続されている。第１選択トランジスタＳＴ１は、選択ゲートラインＳＧＤを介して、ロウデコーダ１１と電気的に接続されている。第１選択トランジスタＳＴ１は、所定の電圧が選択ゲートラインＳＧＤに印可された場合に、ＮＡＮＤストリングスＮＳとビットラインＢＬとを接続する。
【００２１】
第２選択トランジスタＳＴ２は、複数のメモリトランジスタＭＴ（ＭＴ０〜ＭＴ１７）と、ソースラインＳＬとの間に接続されている。第２選択トランジスタＳＴ２のドレインは、複数のメモリトランジスタＭＴに接続されている。第２選択トランジスタＳＴ２のソースは、ソースラインＳＬに接続されている。第２選択トランジスタＳＴ２の制御ゲートは、選択ゲートラインＳＧＳに接続されている。第２選択トランジスタＳＴ２は、選択ゲートラインＳＧＳを介して、ロウデコーダ１１と電気的に接続されている。第２選択トランジスタＳＴ２は、所定の電圧が選択ゲートラインＳＧＳに印可された場合に、ＮＡＮＤストリングスＮＳとソースラインＳＬとを接続する。
【００２２】
次に、メモリセルアレイ１０の物理的な構成について説明する。
図３は、メモリセルアレイ１０の一部領域を示す平面図である。例えば、複数のストリングユニットＳＵは、Ｘ方向に配列され、それぞれＹ方向に延びている。複数のストリングユニットＳＵは、絶縁材が充填されたスリットＳＬＴによって互いに分断されている。各ストリングユニットＳＵは、Ｚ方向に延びた複数の柱状体４０を含む。各柱状体４０は、後述するコンタクプラグＢＬＣを介して１本のビットラインＢＬと接続されている。例えば、ビットラインＢＬは、Ｘ方向に延びている。
【００２３】
図４は、メモリセルアレイ１０の一部領域を示す断面図である。メモリセルアレイ１０は、例えば、半導体基板２０、絶縁層２２、ソースラインＳＬ、積層体３０、柱状体４０、コンタクトプラグＢＬＣ、及びビットラインＢＬを含む。
【００２４】
半導体基板２０は、Ｘ方向及びＹ方向に沿う表面を有する。半導体基板２０の上には、絶縁層２２が設けられている。絶縁層２２の内部には、ＣＭＯＳ（Complementary MOS）等を含む駆動回路が設けられている。絶縁層２２の上には、導電体であるソースラインＳＬが設けられている。ソースラインＳＬは、Ｘ方向及びＹ方向と略平行な板状に形成されている。
【００２５】
積層体３０は、ソースラインＳＬの上に設けられている。積層体３０は、第１積層体３０Ａと、中間絶縁層３５と、第２積層体３０Ｂとを含む。
【００２６】
第１積層体３０Ａは、１つの導電層３１と、複数の導電層３２と、複数の絶縁層３３とを含む。第１積層体３０Ａでは、複数の導電層３１，３２及び複数の絶縁層３３がＺ方向に積層されている。導電層３１は、選択ゲートラインＳＧＳとして機能する。複数の導電層３２は、導電層３１よりも上方に位置し、ワードラインＷＬ０〜ＷＬ８としてそれぞれ機能する。絶縁層３３は、導電層３１と導電層３２との間、及び複数の導電層３２の間にそれぞれ設けられている。導電層３１，３２及び絶縁層３３の各々は、Ｘ方向及びＹ方向に沿う板状に形成されている。
【００２７】
第２積層体３０Ｂは、第１積層体３０Ａに対して上方に位置する。第２積層体３０Ｂは、複数の導電層３７と、１つの導電層３８と、複数の絶縁層３９とを含む。第２積層体３０Ｂでは、複数の導電層３７，３８及び複数の絶縁層３９がＺ方向に積層されている。複数の導電層３７は、ワードラインＷＬ９〜ＷＬ１７としてそれぞれ機能する。導電層３８は、複数の導電層３７よりも上方に位置し、選択ゲートラインＳＧＤとして機能する。絶縁層３９は、複数の導電層３７の間、及び導電層３７と導電層３８との間にそれぞれ設けられている。導電層３７，３８及び絶縁層３９の各々は、Ｘ方向及びＹ方向に沿う板状に形成されている。
【００２８】
中間絶縁層３５は、Ｚ方向で第１積層体３０Ａと第２積層体３０Ｂとの間に位置する。Ｚ方向における中間絶縁層３５の厚さ（例えば最大厚さ）ｔ３は、第１積層体３０Ａに含まれるいずれか１つの絶縁層３３のＺ方向の厚さｔ１よりも厚く、且つ、第２積層体３０Ｂに含まれるいずれか１つの絶縁層３９のＺ方向の厚さｔ２よりも厚い。「中間絶縁層３５の厚さｔ３」とは、第１積層体３０Ａに含まれる最上方の導電層３２に接する中間絶縁層３５の下面３５Ａと、第２積層体３０Ｂに含まれる最下方の導電層３７に接する中間絶縁層３５の上面３５Ｂとの間の距離である。
【００２９】
柱状体４０は、例えば１つのＮＡＮＤストリングスＮＳとして機能する。柱状体４０は、Ｚ方向に沿って積層体３０内に設けられ、少なくとも第２積層体３０Ｂ内から中間絶縁層３５を貫通して第１積層体３０Ａ内に至る。柱状体４０の下端は、ソースラインＳＬに接続されている。柱状体４０の上端は、コンタクトプラグＢＬＣを介してビットラインＢＬに接続されている。コンタクトプラグＢＬＣとは、導電材料で形成された柱状または逆円錐台形状等の接続部材を意味する。本実施形態では、柱状体４０は、第１柱状体４０Ａと、第２柱状体４０Ｂと、接合部４０Ｃとを含む。
【００３０】
第１柱状体４０Ａは、少なくとも第１積層体３０Ａ内に設けられ、第１積層体３０Ａ内をＺ方向に延びている。第１柱状体４０Ａは、下端４０Ａ１と、上端４０Ａ２とを有する。下端４０Ａ１は、ソースラインＳＬと接している。上端４０Ａ２は、接合部４０Ｃに接している。ただし、第１柱状体４０Ａと接合部４０Ｃとは一体に形成されており、第１柱状体４０Ａと接合部４０Ｃとの間に実体的な境界面はない。第１柱状体４０Ａは、例えば、上端４０Ａ２から下端４０Ａ１に向けて進むに従いＸ方向及びＹ方向の幅が徐々に細くなる。
【００３１】
第２柱状体４０Ｂは、少なくとも第２積層体３０Ｂ内に設けられ、第２積層体３０Ｂ内をＺ方向に延びている。第２柱状体４０Ｂは、下端４０Ｂ１と、上端４０Ｂ２とを有する。下端４０Ｂ１は、接合部４０Ｃに接している。上端４０Ｂ２は、コンタクトプラグＢＬＣに接している。ただし、第２柱状体４０Ｂと接合部４０Ｃとは一体に形成されており、第２柱状体４０Ｂと接合部４０Ｃとの間に実体的な境界面はない。第２柱状体４０Ｂは、例えば、上端４０Ｂ２から下端４０Ｂ１に向けて進むに従いＸ方向及びＹ方向の幅が徐々に細くなる。
【００３２】
接合部４０Ｃは、第１柱状体４０Ａと第２柱状体４０Ｂとの間に位置する。接合部４０Ｃは、第１柱状体４０Ａの上端４０Ａ２と接する下端４０Ｃ１と、第２柱状体４０Ｂの下端４０Ｂ１と接する上端４０Ｃ２とを有する。Ｘ方向及びＹ方向における接合部４０Ｃの下端４０Ｃ１の幅は、それぞれＸ方向及びＹ方向における第１柱状体４０Ａの上端４０Ａ２の幅よりも大きい。Ｘ方向及びＹ方向における接合部４０Ｃの上端４０Ｃ２の幅は、それぞれＸ方向及びＹ方向における第２柱状体４０Ｂの下端４０Ｂ１の幅よりも大きい。
【００３３】
柱状体４０は、ブロック絶縁膜４１、絶縁膜４２、トンネル酸化膜４３、及び半導体ボディ４４を含む。ブロック絶縁膜４１は、積層体３０をＺ方向に貫通したホールであるメモリーホールの内壁に設けられている。絶縁膜４２は、ブロック絶縁膜４１の内壁に設けられている。絶縁膜４２は、電荷蓄積膜として機能する。トンネル酸化膜４３は、絶縁膜４２の内壁に設けられている。半導体ボディ４４は、トンネル酸化膜４３の内壁に設けられている。ブロック絶縁膜４１、絶縁膜４２、トンネル酸化膜４３、及び半導体ボディ４４の各々は、柱状体４０の外側面に沿って、第１柱状体４０Ａから接合部４０Ｃを経由して第２柱状体４０Ｂまで連続して設けられている。なお、柱状体４０は、半導体ボディ４４の内側に異なる材料を含んでもよい。
【００３４】
このような構成の半導体メモリ１では、柱状体４０と、第１積層体３０Ａ及び第２積層体３０Ｂの導電層３１，３２，３７，３８との交差部分が、それぞれトランジスタとして機能する。例えば、柱状体４０と導電層３８との交差部分は、第１選択トランジスタＳＴ１として機能する。柱状体４０と導電層３１との交差部分は、第２選択トランジスタＳＴ２として機能する。柱状体４０と複数の導電層３２，３８との交差部分は、それぞれメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ１７）として機能する。
【００３５】
図５は、メモリセルアレイ１０の接合部４０Ｃに近い領域を拡大して示す断面図である。以下の説明では、第２積層体３０Ｂに含まれる複数の導電層３７のなかで、最も中間絶縁層３５の近くに位置した導電層３７を「第１導電層３７Ａ」と称する。第２積層体３０Ｂに含まれる複数の導電層３７のなかで、第１導電層３７Ａの次に中間絶縁層３５の近くに位置した導電層３７を「第２導電層３７Ｂ」と称する。一方で、第１積層体３０Ａに含まれる複数の導電層３２のなかで、最も中間絶縁層３５の近くに位置した導電層３２を「第３導電層３２Ａ」と称する。第１積層体３０Ａに含まれる複数の導電層３２のなかで、第３導電層３２Ａの次に中間絶縁層３５の近くに位置した導電層３２を「第４導電層３２Ｂ」と称する。
【００３６】
本実施形態では、第１導電層３７Ａは、他の導電層３２，３７と形状が異なる。詳しく述べると、第１導電層３７Ａは、本体部３７Ａａと、突出部３７Ａｂとを有する。
【００３７】
本体部３７Ａａは、中間絶縁層３５の上面３５Ｂに沿う板状に形成され、Ｘ方向及びＹ方向に延びている。本体部３７Ａａは、Ｚ方向で中間絶縁層３５と接している。
【００３８】
本体部３７Ａａは、例えばＸ方向及びＹ方向で第２柱状体４０Ｂと隣り合う第１部分３７Ａａ１を有する。第１部分３７Ａａ１の少なくとも一部は、Ｘ方向及びＹ方向で第２柱状体４０Ｂと接している。本実施形態では、第１部分３７Ａａ１は、Ｚ方向における本体部３７Ａａの全厚さに亘り、Ｘ方向及びＹ方向で第２柱状体４０Ｂと接している。第１部分Ａａ１は、例えばＸ方向で第２柱状体４０Ｂに面した第１端ｅ１を有する。
【００３９】
突出部３７Ａｂは、本体部３７Ａａの第１部分３７Ａａ１から第１積層体３０Ａに向けて突出している。突出部３７Ａｂは、Ｚ方向において、中間絶縁層３５の一部（例えば上面３５Ｂ近傍の部分）よりも第１積層体３０Ａの近くまで突出している。本実施形態では、突出部３７Ａｂは、第２柱状体４０Ｂの下端部を囲む環状に形成されている。突出部３７Ａｂは、例えばＸ方向で第２柱状体４０Ｂに面した第２端ｅ２を有する。突出部３７Ａｂの第２端ｅ２と本体部３７Ａａの第１端ｅ１とは互いに連続している。「突出部３７Ａｂの第２端ｅ２と本体部３７Ａａの第１端ｅ１とが互いに連続する」とは、「突出部３７Ａｂの第２端ｅ２と本体部３７Ａａの第１端ｅ１との間にＸ方向又はＹ方向の実質的なずれ（段差）が存在しないことを意味する。
【００４０】
突出部３７Ａｂの少なくとも一部は、Ｘ方向及びＹ方向で、第２柱状体４０Ｂと接している。本実施形態では、突出部３７Ａｂは、Ｚ方向における突出部３７Ａｂの全長（全突出長さ）に亘り、Ｘ方向及びＹ方向で第２柱状体４０Ｂと接している。本実施形態では、第１導電層３７Ａと第２柱状体４０Ｂとの接触面積は、第２導電層３７Ｂと第２柱状体４０Ｂとの接触面積よりも大きく、且つ、第３導電層３２Ａと第１柱状体４０Ａとの接触面積よりも大きい。
【００４１】
本実施形態では、突出部３７Ａｂの少なくとも一部は、Ｚ方向で接合部４０Ｃと重なる。例えば、突出部３７Ａｂは、Ｚ方向で接合部４０Ｃの上端４０Ｃ２と接している。別の表現によれば、突出部３７Ａｂは、第１積層体３０Ａとは反対側から接合部４０の上端４０Ｃ２に接している。
【００４２】
本実施形態では、第２柱状体４０Ｂ及び接合部４０Ｃは、第２柱状体４０Ｂと接合部４０Ｃとの境界に段差Ｓ１を形成している。段差Ｓ１は、例えば、Ｘ方向における第２柱状体４０Ｂの下端４０Ｂ１の幅Ｄ２と、Ｘ方向における接合部４０Ｃの上端４０Ｃ２の幅Ｄ１との違いに基づく。本実施形態では、Ｘ方向における突出部３７Ａｂの最大幅ｄ１は、Ｘ方向における段差Ｓ１の幅ｄ２以下である。「Ｘ方向における段差Ｓ１の幅ｄ２」とは、Ｘ方向における接合部４０Ｃの上端４０Ｃ２の幅Ｄ１の半分から、Ｘ方向における第２柱状体４０Ｂの下端４０Ｂ１の幅Ｄ２の半分を差し引いた差分である。
【００４３】
また本実施形態では、Ｘ方向における突出部３７Ａｂの最大幅ｄ１は、Ｚ方向における本体部３７Ａａの厚さｈ１以下である。別の観点で見ると、Ｘ方向における段差Ｓ１の幅ｄ２は、Ｚ方向における本体部３７Ａａの厚さｈ１以下である。
【００４４】
本実施形態では、Ｚ方向における突出部３７Ａｂの突出量ｈ２は、例えば、Ｚ方向における本体部３７Ａａの厚さｈ１以上である。例えば、Ｚ方向における突出部３７Ａｂの突出量ｈ２は、Ｚ方向における本体部３７Ａａの厚さｈ１よりも大きい。ただし、Ｚ方向における突出部３７Ａｂの突出量ｈ２は、Ｚ方向における本体部３７Ａａの厚さｈ１よりも小さくてもよい。
【００４５】
本実施形態では、Ｚ方向における突出部３７Ａｂと第３導電層３２Ａとの間の最短距離ｈ３は、Ｚ方向における第１導電層３７Ａと第２導電層３７Ｂとの間の最短距離ｈ４と略同じまたはそれよりも大きく、且つ、Ｚ方向における第３導電層３２Ａと第４導電層３２Ｂとの間の最短距離ｈ５と略同じまたはそれよりも大きい。「Ｚ方向における突出部３７Ａｂと第３導電層３２Ａとの間の最短距離ｈ３」とは、突出部３７Ａｂの突出端（最下端）と第３導電層３２Ａとの間の距離を意味する。
【００４６】
その他のメモリセルアレイ１０の構成については、例えば、「三次元積層不揮発性半導体メモリ」という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、「三次元積層不揮発性半導体メモリ」という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、「不揮発性半導体記憶装置及びその製造方法」という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、「半導体メモリ及びその製造方法」という２００９年３月２３日に出願された米国特許出願１２／５３２,０３０にそれぞれ記載されている。これら特許出願は、その全体が本明細書において参照により援用されている。
【００４７】
次に、メモリセルアレイ１０の製造方法の一例について説明する。
図６は、メモリセルアレイ１０の製造方法の一例を示す。図７から図１９は、メモリセルアレイ１０の各製造工程を示す断面図である。以下では、置換材／絶縁体の積層工程からワードラインＷＬが形成されるまでの工程について説明する。
【００４８】
図７は、図６に示す第１積層工程の前工程に対応する断面図である。前工程では、半導体基板２０上に、絶縁層２２及びソースラインＳＬが形成される。絶縁層２２には、ＣＭＯＳ等を含む駆動回路が形成される。また、ソースラインＳＬの上には、１つの絶縁層３３と、１つの導電層３１が積層される。
【００４９】
図８は、図６に示す第１積層工程（Ｓ１０）に対応する断面図である。第１積層工程では、導電層３１上に、絶縁層３３と置換材５０とを交互に積層される。置換材５０は、例えば窒化シリコン（ＳｉＮ）等の窒化膜である。最上方の置換材５０上には、中間絶縁層３５が積層される。
【００５０】
図９は、図６に示す第１ホール加工工程（Ｓ１１）に対応する断面図である。第１ホール加工工程では、図８の工程で積層された積層体にホールＬＨが加工される。ホールＬＨは、フォトリソグラフィー及び異方性エッチングにより加工する。異方性エッチングは、例えばＲＩＥ（Reactive ion etching）を用いることができる。
【００５１】
図１０は、図６に示す第１犠牲材形成工程（Ｓ１２）に対応する断面図である。第１犠牲材形成工程では、ホールＬＨの内部及び中間絶縁層３５の上に犠牲材５１が形成される。犠牲材５１は、例えばアモルファスシリコン（ａＳｉ）である。
【００５２】
図１１は、図６に示す犠牲材エッチバック工程（Ｓ１３）に対応する断面図である。犠牲材エッチバック工程では、犠牲材５１がＲＩＥによりエッチバックされ、犠牲材５１の不要部分が除去される。
【００５３】
図１２は、図６に示すウェットエッチング工程（Ｓ１４）に対応する断面図である。ウェットエッチング工程では、ウェットエッチングにより中間絶縁層３５が加工され、中間絶縁層３５において犠牲材５１が除去された部分（開口部Ａｐ）が拡がる。
【００５４】
図１３は、図６に示す第２犠牲材形成工程（Ｓ１５）に対応する断面図である。第２犠牲材形成工程では、ホールＬＨの開口部Ａｐの内部及び中間絶縁層３５の上に犠牲材５２が形成される。犠牲材５２は、例えばアモルファスシリコン（ａＳｉ）である。
【００５５】
図１４は、図６に示す凹部形成工程（Ｓ１６）に対応する断面図である。凹部形成工程では、犠牲材５２がＲＩＥによりエッチバックされる。本実施形態では、犠牲材５２は、Ｚ方向における犠牲材５２の厚さがＺ方向における中間絶縁層３５の厚さよりも薄くなるまで、エッチバックにより除去される。これにより、開口部Ａｐ内に凹部ＲＳが形成される。
【００５６】
図１５は、図６に示す第２積層工程（Ｓ１７）に対応する断面図である。第２積層工程では、中間絶縁層３５及び犠牲材５２上に、置換材５４と絶縁層３９とが交互に積層される。このとき、最下方の置換材５４の一部が凹部ＲＳ内に設けられる。
【００５７】
図１６は、図６に示す第２ホール加工工程（Ｓ１８）に対応する断面図である。第２ホール加工工程では、図１５の工程で積層された積層体にホールＵＨが加工される。ホールＵＨは、フォトリソグラフィー及び異方性エッチングにより加工される。異方性エッチングは、例えばＲＩＥを用いることができる。ホールＵＨは、犠牲材５２の上面に達する。
【００５８】
図１７は、図６に示す犠牲材除去工程（Ｓ１９）に対応する断面図である。犠牲材除去工程では、犠牲材５１，５２がウェットエッチングにより除去される。
【００５９】
図１８は、図６に示す柱状体形成工程（Ｓ２０）に対応する断面図である。柱状体形成工程では、ホールＬＨ及びホールＵＨの内壁に、ブロック絶縁膜４１、絶縁膜４２、トンネル酸化膜４３、及び半導体ボディ４４が積層され、柱状体４０が形成される。その後、これまでの工程で形成された積層体の最上部に保護層５５が積層される。その後、スリット加工工程によりスリットＳＬＴが形成される。これにより、複数のストリングユニットＳＵが区分される。
【００６０】
図１９は、図６に示す置換工程（Ｓ２１）に対応する断面図である。置換工程では、スリットＳＬＴを介したウェットエッチングにより置換材５０，５４が除去される。次いで、置換材５０，５４が除去された空間に導電材料が充填され、導電層３２，３７，３８となる。以上の工程により、積層体３０と柱状体４０とが形成される。ただし、半導体メモリ１の製造方法は、上記例に限定されない。
【００６１】
以上で説明した半導体記憶装置１によれば、消費電力の低減を図ることができる。以下、その理由について説明する。
【００６２】
半導体記憶装置の単位面積当たりの記憶容量を増大するために、積層体３０の積層数を増加させることが行われる。このような半導体記憶装置では、柱状体４０を形成するためのホールＬＨ，ＵＨが多段階で形成される。この場合、例えば、下方のホールＬＨに対する上方のホールＵＨの位置ずれ（本実施形態の場合、接合部４０Ｃが形成される開口部Ａｐに対する上方のホールＵＨの位置ずれ）が生じた場合でも第１積層体３０Ａに不具合が生じることを抑制するために、中間絶縁層３５の厚みｔ３は、第１積層体３０Ａの絶縁層３３の厚みｔ１又は第２積層体３０Ｂの絶縁層３９の厚みｔ２と比べて厚く形成される。なお、中間絶縁層３５が厚い理由は、上記例に限定されず、他の理由でもよい。
【００６３】
ここで比較例として、突出部３７Ａｂが設けられていない半導体メモリについて考える。このような比較例の構成では、比較的厚い中間絶縁層３５が設けられた場合、柱状体４０において導電層３２，３７から距離が比較的遠くなる部分が生じる。例えば、接合部４０Ｃを有する半導体メモリの場合、接合部４０Ｃの一部が導電層３２，３７から距離が比較的遠くなる。その結果、上記部分において導電層３２，３７から接合部４０Ｃに作用するフリンジ電界が小さくなり、柱状体４０をセル電流が流れにくくなる。このため、上記比較例の構成では、セル電流の低下を考慮に入れて大きな電流を流す必要が生じ、消費電力が高くなる。
【００６４】
一方で、本実施形態に係る半導体メモリ１は、第１導電層３７Ａが突出部３７Ａｂを有する。突出部３７Ａｂが設けられることで、比較的厚い中間絶縁層３５が設けられた場合であっても、柱状体４０において導電層３２，３７から距離が比較的遠くなる部分が生じにくくなる。その結果、柱状体４０の多くの部分に導電層３２，３７から十分に大きなフリンジ電界を作用させることができ、柱状体４０をセル電流が流れやすくなる。このため、セル電流の低下を考慮に入れて大きな電流を流す必要が無くなる又は小さくなる。これにより、消費電力の低下を図ることができる。
【００６５】
本実施形態では、本体部３７Ａａの少なくとも一部は、例えばＸ方向で柱状体４０と接している。このような構成によれば、本体部３７Ａａと突出部３７Ａｂとによって比較的広い範囲に亘って柱状体４０にフリンジ電界を作用させることができる。これにより、セル電流の低下をさらに抑制することができ、消費電力の低下を図ることができる。
【００６６】
（第２実施形態）
図２０は、第２実施形態のメモリセルアレイ１０の一部領域を示す断面図である。第２実施形態のメモリセルアレイ１０は、柱状体４０の構造が第１実施形態のメモリセルアレイ１０とは異なる。なお以下に説明する以外の構成は、第１実施形態と同様である。
【００６７】
本実施形態では、柱状体４０は、第１柱状体４０Ａと、第２柱状体４０Ｂとを有する。本実施形態では、柱状体４０は、接合部４０Ｃを有しない。第１柱状体４０Ａと第２柱状体４０Ｂとは、中間絶縁層３５内で互いに接している。ただし、第１柱状体４０Ａと第２柱状体４０Ｂとは一体に形成されており、第１柱状体４０Ａと第２柱状体４０Ｂとの間に実体的な境界面はない。
【００６８】
詳しく述べると、第１柱状体４０Ａは、第２柱状体４０Ｂに接する上端４０Ａ２を有する。上端４０Ａ２は、「第１端」の一例である。一方で、第２柱状体４０Ｂは、第１柱状体４０Ａに接する下端４０Ｂ１を有する。下端４０Ｂ１は、「第２端」の一例である。本実施形態では、Ｘ方向及びＹ方向における第２柱状体４０Ｂの下端４０Ｂ１の幅は、それぞれＸ方向及びＹ方向における第１柱状体４０Ａの上端４０Ａ２の幅よりも小さい。
【００６９】
本実施形態では、突出部３７Ａｂの少なくとも一部は、Ｚ方向で第１柱状体４０Ａの上端４０Ａ２と重なる。例えば、突出部３７Ａｂは、Ｚ方向で第１柱状体４０Ａの上端４０Ａ２に接している。別の表現によれば、突出部３７Ａｂは、第１積層体３０Ａとは反対側から第１柱状体４０Ａの上端４０Ａ２に接している。
【００７０】
本実施形態では、第１柱状体４０Ａ及び第２柱状体４０Ｂは、第１柱状体４０Ａと第２柱状体４０Ｂとの境界に段差Ｓ２を形成している。段差Ｓ２は、例えば、Ｘ方向における第２柱状体４０Ｂの下端４０Ｂ１の幅Ｄ２と、Ｘ方向における第１柱状体４０Ａの上端４０Ａ２の幅Ｄ３との違いに基づく。本実施形態では、Ｘ方向における突出部３７Ａｂの最大幅ｄ１は、Ｘ方向における段差Ｓ２の幅ｄ２以下である。「Ｘ方向における段差Ｓ２の幅ｄ２」とは、Ｘ方向における第１柱状体４０Ａの上端４０Ａ２の幅Ｄ３の半分から、Ｘ方向における第２柱状体４０Ｂの下端４０Ｂ１の幅Ｄ２の半分を差し引いた差分である。
【００７１】
また本実施形態では、Ｘ方向における段差Ｓ２の幅ｄ２は、Ｚ方向における本体部３７Ａａの厚さｈ１以下である。Ｚ方向における突出部３７Ａｂの突出量ｈ２は、例えば、Ｚ方向における本体部３７Ａａの厚さｈ１以上である。例えば、Ｚ方向における突出部３７Ａｂの突出量ｈ２は、Ｚ方向における本体部３７Ａａの厚さｈ１よりも大きい。例えば、Ｚ方向における突出部３７Ａｂの突出量ｈ２は、Ｚ方向における中間絶縁層３５の厚さｔ３の半分以上である。ただし、Ｚ方向における突出部３７Ａｂの突出量ｈ２は、Ｚ方向における本体部３７Ａａの厚さｈ１よりも小さくてもよい。
【００７２】
第２実施形態のメモリセルアレイ１０の製造方法では、まず第１実施形態と同様のステップＳ１０からステップＳ１３を行う。本実施形態では、ステップ１３の犠牲材エッチバック工程において、ホールＬＨ内に形成された犠牲材５１は、図２１に示すように、中間絶縁層３５のＺ方向の途中の高さ位置まで除去される。これにより、ホールＬＨ内に凹部ＲＳが形成される。
【００７３】
次いで、本実施形態では、ステップＳ１４からステップＳ１６が行われず、ステップＳ１７からステップＳ２１が行われる。ステップＳ１７からステップＳ２１の工程は、第１実施形態のメモリセルアレイ１０の製造方法と同一である。
【００７４】
以上で説明した第２実施形態の半導体メモリ１によれば、第１実施形態と同様に消費電力を低減することができる。本実施形態では、接合部４０Ｃが存在しないため、突出部３７Ａｂの突出量ｈ２を大きくしやすい。突出部３７Ａｂの突出量ｈ２が大きいと、柱状体４０に十分なフリンジ電界をより作用させやすくなる。これにより、消費電力のさらなる低減を図ることができる。
【００７５】
（第３実施形態）
図２２は、第３実施形態のメモリセルアレイ１０の一部領域を示す断面図である。本実施形態は、第１導電層３７Ａの形状等が第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同様である。
【００７６】
本実施形態では、本体部３７Ａａの少なくとも一部は、Ｚ方向に対して傾斜している。例えば、本体部３７Ａａの少なくとも一部は、第１積層体３０Ａに向けて進むに従い柱状体４０に近付く方向に傾斜している。
【００７７】
本実施形態では、本体部３７Ａａの少なくとも一部は、Ｘ方向及びＹ方向で、柱状体４０と接していない。Ｘ方向及びＹ方向において本体部３７Ａａの少なくとも一部と第２柱状体４０Ｂとの間に、第２積層体３０Ｂに含まれる１つの絶縁層３９（最下方の絶縁層３９）の一部が存在する。例えば、Ｘ方向における突出部３７Ａｂの最大幅ｄ１は、Ｚ方向における本体部３７Ａａの厚みｈ１よりも大きくてもよい。ただし、Ｘ方向における突出部３７Ａｂの最大幅ｄ１は、Ｚ方向における本体部３７Ａａの厚みｈ１以下でもよい。
【００７８】
以上で説明した第３実施形態の半導体メモリ１によれば、第１実施形態と同様に、消費電力を低減することができる。また本実施形態では、本体部３７Ａａの少なくとも一部が柱状体４０に接していないことで、第１実施形態に比べて、第１導電層３７Ａと柱状体４０との接触面積を、他の導電層（例えば第２導電層３７Ｂまたは第３導電層３２Ａ）と柱状体４０との接触面積に近付けることができる。このような観点によれば、第１導電層３７Ａと柱状体４０との交差部分に存在するメモリセルトランジスタＭＴと、他の導電層と柱状体４０との交差部分に存在するメモリセルトランジスタＭＴとの電気的特性を近付けることができる。これにより、電気的特性を高めた半導体メモリ１を提供することができる。
【００７９】
以上、いくつかの実施形態について説明したが、実施形態は上記例に限定されない。例えば、第２実施形態の本体部３７Ａａは、第３実施形態のようにＺ方向に対して傾斜していてもよい。また、第１導電層３７Ａと柱状体４０との交差部分は、メモリセルトランジスタＭＴとして用いられることに代えて、電荷の蓄積に用いられないダミートランジスタとして用いられてもよい。
【００８０】
第１及び第３の実施形態では、接合部４０Ｃの側面を垂直に図示している。ただし、接合部４０Ｃの形状はこれに限定されない。例えば、接合部４０Ｃは、Ｚ方向の中間の高さ位置で幅が広がる樽型や、幅が連続的に大きくなる又は小さくなるテーパー型が採用されてもよい。
【００８１】
また第１から第３の実施形態では、第１柱状体４０Ａ及び第２柱状体４０Ｂを半導体基板２０に向かって進むに従い幅が小さくなる例を図示した。ただし、第１柱状体４０Ａ及び第２柱状体４０Ｂの形状はこれに限定されない。例えば、第１柱状体４０Ａ及び第２柱状体４０Ｂは、Ｚ方向の中間の高さ位置で幅が広がる樽型や、半導体基板２０に向かって進むに従い幅が大きくなる円錐台形型が採用されてもよい。
【００８２】
また第１から第３の実施形態では、導電層３１、３２、３７、３８を導電体のみからなる場合を例に図示した。ただし、導電層３１、３２、３７、３８の構成はこれに限定されない。例えば、導電層３１、３２、３７、３８は、導電体の周囲をブロック絶縁膜で覆う構成でもよい。ブロック絶縁膜は、導電層３１、３２、３７、３８から絶縁膜４２側への電荷が戻るバックトンネリング現象を防ぐ。導電層３１、３２、３７、３８がブロック絶縁膜を有する場合は、「本体部３７Ａａ及び突出部３７Ａｂが柱状体に接する」とは、本体部３７Ａａ及び突出部３７Ａｂを構成する導電体と柱状体とがブロック絶縁膜を介して接することを含む。
【００８３】
本明細書で用いられている「第１…」、「第２…」という名称は、説明の便宜のため付されたものであり、別の名称で称されてもよい。
【００８４】
以下、いくつかの半導体記憶装置について付記する。
［１］．複数の導電層と複数の絶縁層とが第１方向に積層された第１積層体と、
前記第１積層体に対して前記第１方向側に位置し、複数の導電層と複数の絶縁層とが前記第１方向に積層された第２積層体と、
前記第１積層体と前記第２積層体との間に位置し、前記第１積層体の複数の絶縁層に含まれる１つの絶縁層よりも前記第１方向の厚さが厚い中間絶縁層と、
前記第１積層体内と前記第２積層体内とに亘って設けられ、半導体ボディと電荷蓄積膜とを含み、前記第１積層体の複数の導電層及び前記第２積層体の複数の導電層との交差部分のそれぞれがトランジスタとして機能する柱状体と、
を備え、
前記第２積層体の複数の導電層は、前記第２積層体の複数の導電層のなかで最も前記中間絶縁層の近くに位置した第１導電層を含み、
前記第１導電層は、前記第１方向とは異なる第２方向に延びるとともに前記第２方向で前記柱状体に面した第１端を有した本体部と、前記本体部から前記第１積層体に向けて突出するとともに、前記第２方向で前記柱状体に面した第２端を有した突出部とを含み、
前記第１端と前記第２端とが互いに連続している、
半導体記憶装置。
［２］．［１］に記載の半導体記憶装置において、
前記突出部は、前記中間絶縁層の一部よりも前記第１積層体の近くまで突出している。
［３］．［１］に記載の半導体記憶装置において、
前記突出部の少なくとも一部は、前記第２方向で前記柱状体に接している。
［４］．［１］に記載の半導体記憶装置において、
前記突出部は、前記第１方向における前記突出部の全長に亘り、前記第２方向で前記柱状体に接している。
［５］．［１］に記載の半導体記憶装置において、
前記本体部の少なくとも一部は、前記第２方向で前記柱状体に接している。
［６］．［１］に記載の半導体記憶装置において、
前記第２積層体の複数の導電層は、前記第２積層体の複数の導電層のなかで、前記第１導電層の次に前記中間絶縁層の近くに位置した第２導電層を含み、
前記第１導電層と前記柱状体との接触面積は、前記第２導電層と前記柱状体との接触面積よりも大きい。
［７］．［１］に記載の半導体記憶装置において、
前記第２方向における前記突出部の最大幅は、前記第１方向における前記本体部の厚さ以下である。
［８］．［１］に記載の半導体記憶装置において、
前記第１方向における前記突出部の突出量は、前記第１方向における前記本体部の厚さ以上である。
［９］．［１］に記載の半導体記憶装置において、
前記第２積層体の複数の導電層は、前記第２積層体の複数の導電層のなかで、前記第１導電層の次に前記中間絶縁層の近くに位置した第２導電層を含み、
前記第１積層体の複数の導電層は、前記第１積層体の複数の導電層のなかで、最も前記中間絶縁層の近くに位置した第３導電層を含み、
前記第１方向における前記突出部と前記第３導電層との間の最短距離は、前記第１方向における前記第１導電層と前記第２導電層との間の最短距離と略同じまたはそれよりも大きい。
［１０］．［１］に記載の半導体記憶装置において、
前記突出部は、前記柱状体を囲む環状である。
［１１］．［１］に記載の半導体記憶装置において、
前記柱状体は、少なくとも一部が前記第１積層体内に位置した第１柱状体と、少なくとも一部が前記第２積層体内に位置した第２柱状体と、前記第１柱状体と前記第２柱状体との間に位置し、前記第２柱状体の少なくとも一部よりも前記第２方向の幅が大きい接合部とを有し、
前記突出部の少なくとも一部は、前記第１方向で前記接合部の一部と重なる。
［１２］．［１１］に記載の半導体記憶装置において、
前記突出部は、前記第１方向で前記接合部と接している。
［１３］．［１１］に記載の半導体記憶装置において、
前記第２柱状体及び前記接合部は、前記第２柱状体と前記接合部との境界に段差を形成しており、
前記第２方向における前記突出部の最大幅は、前記第２方向における前記段差の幅以下である。
［１４］．［１］に記載の半導体記憶装置において、
前記柱状体は、少なくとも一部が前記第１積層体内に位置した第１柱状体と、少なくとも一部が前記第２積層体内に位置した第２柱状体とを有し、
前記第１柱状体と前記第２柱状体とは、前記中間絶縁層内で互いに接しており、
前記第１柱状体は、前記第２柱状体に接する第１端を有し、
前記第２柱状体は、前記第１柱状体に接するとともに、前記第２方向における幅が前記第１柱状体の第１端よりも小さい第２端面を有し、
前記突出部の少なくとも一部は、前記第１方向で前記第１柱状体の第１端と重なる。
［１５］．［１４］に記載の半導体記憶装置において、
前記突出部は、前記第１方向で前記第１柱状体の第１端と接している。
［１６］．［１４］に記載の半導体記憶装置において、
前記第１柱状体及び前記第２柱状体は、前記第１柱状体と前記第２柱状体との境界に段差を形成しており、
前記第２方向における前記突出部の最大幅は、前記第２方向における前記段差の幅以下である。
［１７］．［１］に記載の半導体記憶装置において、
前記本体部は、前記第２方向で前記柱状体と隣り合う第１部分を含み、
前記第１部分は、前記第１方向に対して傾斜している。
［１８］．［１７］に記載の半導体記憶装置において、
前記第１部分は、前記第１積層体に向けて進むに従い前記柱状体に近付く方向に傾斜している。
［１９］．［１７］に記載の半導体記憶装置において、
前記第２方向において前記本体部の少なくとも一部と前記柱状体との間には、前記第２積層体の複数の絶縁層に含まれる１つの絶縁層の一部が存在する。
【００８５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８６】
１…半導体メモリ、２…メモリコントローラ、２０…半導体基板、３０…積層体、３０Ａ…第１積層体、３０Ｂ…第２積層体、３１,３２，３７,３８…導電層、３２Ａ…第３導電層、３７Ａ…第１導電層、３７Ａａ…本体部、３７Ａｂ…突出部、３７Ｂ…第２導電層、３３,３９…絶縁層、４０…柱状体、４０Ａ…第１柱状体、４０Ｂ…第２柱状体、４０Ｃ…接合部、４２…絶縁膜（電化蓄積膜）、４４…半導体ボディ、Ｓ１，Ｓ２…段差。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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