(57)【要約】      （修正有）【課題】ＴＳＶのアスペクト比によらず、ＴＳＶの底部において低く安定した接触抵抗を得ることができる半導体装置を提供する。【解決手段】半導体装置１は、第１面Ｆ１から第１面とは反対側の第２面Ｆ２まで設けられた貫通孔Ｈを有する半導体基板１０を備える。金属部（第２貫通電極１８）は、貫通孔の内部に設けられている。積層膜１８１、１８２は、金属部と貫通孔の内側面との間に設けられ、比誘電率が６．５以下の二種類以上の異なる複数の材料膜を含む。複数の材料膜の加工選択比が１０以上である。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１面から前記第１面とは反対側の第２面まで設けられた貫通孔を有する半導体基板と、
前記貫通孔の内部に設けられた金属部と、
前記金属部と前記貫通孔の内側面との間に設けられ、比誘電率が６．５以下の二種類以上の異なる複数の材料膜を含む積層膜であって、前記複数の材料膜の加工選択比が１０以上である積層膜とを備えた半導体装置。
【請求項２】
前記積層膜は、第１材料膜、第２材料膜としてＳｉＯＣＨ膜または金属化合物膜、および、第３材料膜の三層膜を含む、請求項１に記載の半導体装置。
【請求項３】
前記金属化合物膜は、タングステン膜、チタン膜、タンタル膜、アルミニウム膜、タングステン酸化膜、チタン酸化膜、タンタル酸化膜、アルミニウム酸化膜のうち少なくとも１つを含む、請求項２に記載の半導体装置。
【請求項４】
前記第１および第３材料膜の一方は、シリコン酸化膜であり、その他方がＳｉＮ、ＳｉＯＮ、ＳｉＣＮ、ポーラスＳｉＣＯＨ、有機材絶縁膜、ＡｌＯ、ＴａＯ、ＨｆＯのうち少なくとも１つを含む、請求項２または請求項３に記載の半導体装置。
【請求項５】
前記半導体基板の前記第２面に設けられた半導体素子をさらに備え、
前記積層膜のうち少なくとも１の材料膜は、前記貫通孔の内側面から前記半導体基板の前記第１面に亘って設けられている、請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
第１面と該第１面とは反対側の第２面とを有する半導体基板の前記第２面に半導体素子を形成し、
前記半導体基板の前記第１面から前記第２面へ、前記半導体基板を貫通する貫通孔を形成し、
前記貫通孔の内側面、該貫通孔の底部および前記半導体基板の第１面上に、比誘電率が６．５以下の二種類以上の異なる第１〜第３材料膜を含み、前記第１〜第３材料膜のいずれか２つの加工選択比が１０以上である積層膜を形成し、
前記貫通孔の外側の前記第１面上にある前記第３材料膜を残置させつつ、前記貫通孔の底部にある前記第３材料膜を自己整合的に除去し、
前記第３材料膜をマスクとして用いて、前記貫通孔の底部にある前記第２材料膜を除去し、
前記２材料膜をマスクとして用いて、前記貫通孔の底部にある前記第１材料膜を除去し、
前記貫通孔内に金属部を形成することを具備した半導体装置の製造方法。
【請求項７】
前記第１、第２および第３材料膜は、この順番に堆積され、
前記第３材料膜は、前記貫通孔の底部よりも、該貫通孔の外部の前記第２材料膜上に厚く形成される、請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＴＳＶ(Through-Silicon Via)を用いて、積層された複数の半導体装置間を電気的に接続する手法が開発されている。ＴＳＶは、複数の半導体装置間の電気的接続のために設けられているので、充分に低抵抗な金属材料で構成されている。
【０００３】
しかし、半導体装置の微細化が進むと、高いアスペクト比を有するＴＳＶが必要とされる。このような高アスペクト比を有するＴＳＶでは、その底部まで設計通りにエッチングすることが困難であり、その底部において低く安定した接触抵抗を得ることが困難となる場合がある。
【０００４】
一方、ＴＳＶの径を拡大し、あるいは、基板の厚みを薄くすることによってアスペクト比を小さくすることも考えられる。しかし、アスペクト比が小さいと、ＴＳＶの外側と内側とにおいて形成される絶縁膜の厚みにあまり差が生じない。このため、ＴＳＶの外側に堆積される絶縁膜をマスクとして自己整合的にＴＳＶの底部を加工することが困難となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１６−２２５４７４号公報
【特許文献２】特開２０１６−２２５４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＴＳＶのアスペクト比によらず、ＴＳＶの底部において低く安定した接触抵抗を得ることができる半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本実施形態による半導体装置は、第１面から前記第１面とは反対側の第２面まで設けられた貫通孔を有する半導体基板を備える。金属部は、貫通孔の内部に設けられている。積層膜は、金属部と貫通孔の内側面との間に設けられ、比誘電率が６．５以下の二種類以上の異なる複数の材料膜を含む。複数の材料膜の加工選択比が１０以上である
【図面の簡単な説明】
【０００８】
【図１】本実施形態に係る半導体装置の概略構成例を示す断面図。
【図２】本実施形態に係る半導体装置の製造方法の一例を示す断面図。
【図３】図２に続く、半導体装置の製造方法の一例を示す断面図。
【図４】図３に続く、半導体装置の製造方法の一例を示す断面図。
【図５】図４に続く、半導体装置の製造方法の一例を示す断面図。
【図６】図５に続く、半導体装置の製造方法の一例を示す断面図。
【図７】図６に続く、半導体装置の製造方法の一例を示す断面図。
【図８】図７に続く、半導体装置の製造方法の一例を示す断面図。
【図９】図８に続く、半導体装置の製造方法の一例を示す断面図。
【図１０】図９に続く、半導体装置の製造方法の一例を示す断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子またはＴＳＶが形成される面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１０】
以下の説明では、半導体基板において、ＴＳＶの形成面を第１面とし、この第１面と反対側の面を第２面としている。第２面は、メモリセルアレイ、トランジスタ、抵抗素子、キャパシタ素子、配線等の半導体素子が形成されている面である。
【００１１】
図１は、本実施形態に係る半導体装置の概略構成例を示す断面図である。図１に示すように、半導体装置１は、半導体基板１０と、絶縁層１１と、ＳＴＩ１２と、絶縁層１３と、第１貫通電極１４と、第２貫通電極１８と、接合材（バンプ）１９とを備えている。
【００１２】
半導体基板１０は、たとえばシリコン基板である。半導体基板１０は、５０μｍ（マイクロメートル）以下、たとえば３０±５μｍ程度まで薄膜化されていてもよい。
【００１３】
半導体基板１０の第２面Ｆ２には、半導体素子を形成するアクティブエリアとアクティブエリア間を電気的に分離するＳＴＩ（Shallow Trench Isolation）１２とを有する。アクティブエリアには、メモリセルアレイ、トランジスタ、抵抗素子、キャパシタ素子、配線等の半導体素子（図示せず）が形成されている。ＳＴＩ１２には、例えば、シリコン酸化膜等の絶縁膜が用いられている。半導体基板１０の第２面Ｆ２には、半導体素子を第２貫通電極１８に電気的に接続する第１貫通電極１４や配線構造３５が設けられている。配線構造３５は、ＳＴＩ１２上に設けられており、半導体基板１０の第２面Ｆ２上に設けられた半導体素子（例えば、トランジスタ）に電気的に接続されている。半導体素子および配線構造３５は、絶縁層１１、１３によって被覆される。半導体基板１０の第１面Ｆ１には、第２貫通電極１８に電気的に接続される接合材１９等が設けられている。
【００１４】
絶縁層１１、１３は、配線構造３５を保護する目的で、配線構造３５を覆っている。絶縁層１１、１３には、半導体素子をカバーするパッシベーションと、パッシベーション上を覆う有機層とが含まれてもよい。パッシベーションは、シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（ＳｉＯ２）または酸化窒化シリコン膜（ＳｉＯＮ）の単層膜、もしくは、それらのうち２つ以上の積層膜であってよい。有機層には、感光性ポリイミドなどの樹脂材料が用いられてもよい。
【００１５】
第１貫通電極１４は、配線構造３５と接触している。第１貫通電極１４は、少なくとも貫通孔内表面を覆うバリアメタル層１４１と、バリアメタル層１４１上のシードメタル層１４２と、シードメタル層１４２上の貫通電極１４３とを含んでもよい。バリアメタル層１４１は省略されてもよい。貫通電極１４３上には、半導体装置１の縦方向への集積化の際に機能する金属膜１４４が設けられていてもよい。
【００１６】
バリアメタル層１４１には、チタン（Ｔｉ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）などが用いられてもよい。シードメタル層１４２には、銅（Ｃｕ）やニッケルと銅との積層膜（Ｎｉ／Ｃｕ）などが用いられてもよい。貫通電極１４３には、ニッケル（Ｎｉ）などが用いられてもよい。金属膜１４４には、金（Ａｕ）、錫（Ｓｎ）、銅（Ｃｕ）、錫−銅（ＳｎＣｕ）、錫−金（ＳｎＡｕ）、錫−銀（ＳｎＡｇ）などが用いられてもよい。ただし、第１貫通電極１４の層構造および材料は、目的に応じて適宜変更可能である。たとえば貫通電極１４３に用いる導電性材料や形成方法に応じてバリアメタル層１４１／シードメタル層１４２または金属膜１４４の層構造や材料が適宜変更されてよい。
【００１７】
金属部としての第２貫通電極１８は、貫通孔Ｈの内部に設けられている。貫通孔Ｈは、半導体基板１０の第１面Ｆ１から第２面Ｆ２まで半導体基板１０を貫通するように設けられている。これにより、第２貫通電極１８は、配線構造３５と接触し、配線構造３５を半導体基板１０の第１面Ｆ１上まで電気的に引き出している。
【００１８】
第２貫通電極１８は、少なくとも貫通孔内表面を覆うバリアメタル層（第１メタル層）１８１と、バリアメタル層１８１上のシードメタル層（第２メタル層）１８２と、シードメタル層１８２上の電極本体１８３とを含んでもよい。それぞれに用いられる金属材料は、第１貫通電極１４のバリアメタル層１４１、シードメタル層１４２および貫通電極１４３と同様であってよい。電極本体１８３の内部には、空隙が形成されていてもよい。また、電極本体１８３上には、複数の半導体装置１を縦方向（半導体基板１０の厚さ方向）へ集積する際に半導体装置１間を接合するための接合材１９が設けられてもよい。接合材１９には、錫（Ｓｎ）、銅（Ｃｕ）、錫−銅（ＳｎＣｕ）、錫−金（ＳｎＡｕ）、錫−銀（ＳｎＡｇ）などのはんだが用いられてもよい。
【００１９】
第２貫通電極１８と貫通孔Ｈの内壁面（半導体基板１０）との間には、積層膜１７が設けられている。積層膜１７は、第１材料膜１７１、第２材料膜１７２および第３材料膜１７３を含む三層膜である。積層膜１７は、第２貫通電極１８と半導体基板１０との間を電気的に分離するために設けられている。従って、第１および第３材料膜１７１、１７３は、絶縁膜である必要がある。一方、第１材料膜１７１と第３材料膜１７３との間の第２材料膜１７２は、必ずしも絶縁膜である必要は無く、導電性材料であっても差し支えない。積層膜１７は、第１〜第３材料膜１７１〜１７３の三層膜であってもよく、さらに他の材料膜を含んでいてもよい。
【００２０】
第１および第３材料膜１７１、１７３は、例えば、シリコン酸化膜等の絶縁膜であり、比誘電率が６．５以下の低誘電率材料（Ｌｏｗ−ｋ膜）であることが好ましい。第１および第３材料膜１７１、１７３は、同一の材料膜であってもよいが、互いに異なる材料膜であってもよい。例えば、第１および第３材料膜１７１、１７３は、ともにシリコン酸化膜であってもよい。
【００２１】
第１材料膜１７１と第３材料膜１７３との間に挟まれた第２材料膜１７２には、例えば、ＳｉＯＣＨ、金属化合物等の材料が用いられる。第２材料膜１７２としてＳｉＯＣＨを用いる場合、第２材料膜１７２は、例えば、カーボン（Ｃ）の含有率が５０％以上であり、カーボンリッチであることが好ましい。第２材料膜１７２として金属化合物を用いる場合、第２材料膜１７２は、例えば、タングステン膜（Ｗ）、チタン膜（Ｔｉ）、タンタル膜（Ｔａ）、アルミニウム膜（Ａｌ）、タングステン酸化膜（ＷＯ）、チタン酸化膜（ＴｉＯ）、タンタル酸化膜（ＴａＯ）、アルミニウム酸化膜（ＡｌＯ）のうち少なくとも１つを含むことが好ましい。
【００２２】
尚、第２材料膜１７２の比誘電率が６．５より大きい場合であっても、積層膜１７全体として、比誘電率が６．５以下であればよい。例えば、第２材料膜１７２が金属化合物であっても、積層膜１７全体として、比誘電率が６．５以下であればよい。積層膜１７の比誘電率を６．５以下の低誘電率にすることによって、第２貫通電極１８と半導体基板１０との間の寄生容量が小さくなる。これにより、第２貫通電極１８の電圧が半導体基板１０に与える影響を低減させることができる。例えば、第１および第３材料膜１７１、１７３の一方がシリコン酸化膜であり、その他方がシリコン酸化膜、ＳｉＮ、ＳｉＯＮ、ＳｉＣＮ、ポーラスＳｉＣＯＨ、有機材絶縁膜、ＡｌＯ、ＴａＯ、ＨｆＯであってもよい。このように、一部に、高誘電体材料が用いられても、積層膜１７全体として、比誘電率が６．５以下であればよい。
【００２３】
一方、第１および第３材料膜１７１、１７３と第２材料膜１７２との間の加工選択比は、１０以上であることが好ましい。これらの加工選択比を１０以上にすることによって、第３材料膜１７３をマスクとして第２材料膜１７２を加工することができ、かつ、第２材料膜１７２をマスクとして第１材料膜１７１を加工することができる。これにより、後述する製造方法において説明するように、積層膜１７の厚みは全体として比較的薄くても、貫通孔Ｈの底部のＳＴＩ１２に比較的大きくかつ安定した大きさの開口が、リソグラフィ技術を用いることなく自己整合的に形成され得る。
【００２４】
例えば、積層膜１７に代えて、シリコン酸化膜の単層膜（図示せず）で、貫通孔Ｈの底部のＳＴＩ１２に開口を形成しようとすると、シリコン酸化膜の単層膜は、貫通孔Ｈの底部に薄く（例えば、約０．５μｍの厚み）に形成され、貫通孔Ｈの外側の第１面Ｆ１上に厚く（約２．５μｍの厚み）に形成される。この場合、貫通孔Ｈ内の底面の単層膜とその外側の半導体基板１０の第１面Ｆ１上の単層膜との膜厚差を利用して、開口が貫通孔Ｈの底部のＳＴＩ１２に自己整合的に形成され得る。しかし、このような単層膜をマスクとして用いるためには、単層膜を貫通孔Ｈの上端の第１面Ｆ１上に非常に厚く形成する必要がある。このため、貫通孔Ｈの第１面Ｆ１側の上端部におけるオーバーハングが大きくなる。オーバーハングは、単層膜の材料が貫通孔Ｈの上端において開口の中心向かって堆積し、貫通孔Ｈの開口を狭くしあるいは塞いでしまう。従って、単層膜のオーバーハングがマスクとなって、貫通孔Ｈの底部におけるＳＴＩ１２に形成される開口の径が小さくなる。これでは、第２貫通電極１８は、貫通孔Ｈの底部において配線３５等と低く安定した接触抵抗を得ることが困難になってしまう。
【００２５】
これに対し、本実施形態による半導体装置１は、加工選択比を１０以上有する第１および第３材料膜１７１、１７３と第２材料膜１７２とを含む。例えば、第２材料膜１７２がＳｉＯＣＨである場合、第１および第３材料膜１７１、１７３のいずれか一方は、シリコン酸化膜であり、他方は、シリコン酸化膜、ＳｉＮ、ＳｉＯＮ、ＳｉＣＮ、ポーラスＳｉＣＯＨ、有機材絶縁膜、ＡｌＯ、ＴａＯ、ＨｆＯのいずれかでもよい。この場合であっても、第１および第３材料膜１７１、１７３は、第２材料膜１７２に対して１０倍以上の加工選択比を有する。また、第１および第３材料膜１７１、１７３のいずれか一方に、高誘電体材料が用いられても、積層膜１７全体として、比誘電率が６．５以下となり得る。これにより、後述するように、第１〜第３材料膜１７１〜１７３の膜厚が比較的薄くても、第３材料膜１７３をマスクとして第２材料膜１７２を加工することができ、かつ、第２材料膜１７２をマスクとして第１材料膜１７１を加工することができる。例えば、第２貫通電極１８と貫通孔Ｈの内側面との間にある第１〜第３材料膜１７１〜１７３の膜厚が、それぞれ約２５０ｎｍ、２５０ｎｍ、５００ｎｍであっても、貫通孔Ｈの底部のＳＴＩ１２に比較的大きくかつ安定した大きさの開口が、リソグラフィ技術を用いることなく自己整合的に形成され得る。これにより、第２貫通電極１８は、貫通孔Ｈの底部において配線３５等と低く安定した抵抗で接触することができる。
【００２６】
次に、本実施形態による半導体装置の製造方法について説明する。
【００２７】
図２〜図１０は、本実施形態に係る半導体装置の製造方法の一例を示す断面図である。尚、図２では、説明の都合上、半導体基板１０の上下方向が図１および図３〜図１０までの上下方向とは反転している。本実施形態では、半導体基板１０の第２面Ｆ２に半導体素子を形成し、その後、半導体基板１０の第１面Ｆ１から第２貫通電極１８を形成する。即ち、本実施形態による半導体装置１は、所謂、ビアラストプロセスで形成される。また、本実施形態は、ビアラストプロセスを採用しているので、半導体素子は、半導体基板１０の第２面Ｆ２に形成される。一方、図１に示すように、積層膜１７のうち材料膜１７１、１７２、および、メタル層１８１Ａ、１８２Ａは、貫通孔Ｈの内側面から半導体基板１０の第１面Ｆ１に亘って連続して設けられている。
【００２８】
まず、図２に示すように、半導体基板１０の第２面Ｆ２上にＳＴＩ１２を形成し、アクティブエリアを決める。半導体基板１０は、例えば、シリコン基板である。ＳＴＩ１２は、例えば、シリコン酸化膜である。
【００２９】
次に、アクティブエリアに半導体素子（図示せず）を形成する。半導体素子は、例えば、メモリセルアレイ、トランジスタ、抵抗素子、キャパシタ素子等でよい。半導体素子の形成の際に、ＳＴＩ１２上には、例えば、配線構造３５が形成される。半導体素子および配線構造３５は、絶縁層１１、１３によって被覆される。なお、絶縁層１３には、配線構造３５をカバーするパッシベーションと、パッシベーション上を覆う有機層とが含まれてもよい。有機層には、感光性ポリイミドなどが用いられ、この有機層に第１貫通電極１４を形成するための開口パターンが転写される。開口パターンの開口径は、たとえば１０μｍ程度であってもよい。
【００３０】
次に、例えば、有機層をマスクとして絶縁層１３のパッシベーションおよびＳＴＩ１２をエッチングすることで、配線構造３５を露出させる。パッシベーションおよびＳＴＩ１２のエッチングには、ＲＩＥ（Reactive Ion Etching）などが用いられてよい。次に、貫通孔内部を含む絶縁層１３上全体にチタン（Ｔｉ）を用いたバリアメタル層と銅（Ｃｕ）を用いたシードメタル層とを順次積層する。バリアメタル層とシードメタル層との成膜には、それぞれスパッタリング法やＣＶＤ（Chemical Vapor Deposition）法などが用いられてもよい。シードメタル層の膜厚は、例えば、５００ｎｍ程度であってよい。
【００３１】
次に、シードメタル層上に貫通電極１４３を形成するためのマスクを、例えば、ＰＥＰ（Photo Engraving Process）技術を用いて形成する。次に、マスクの開口から露出するシードメタル層上に貫通電極１４３を形成する。貫通電極１４３の形成にはコンフォーマルめっきなどが用いられてもよい。貫通電極１４３には、例えば、ニッケル（Ｎｉ）が用いられる。
【００３２】
次に、マスクを除去した後、貫通電極１４３をマスクとして用いて、シードメタル層とバリアメタル層とが除去される。これにより、貫通電極１４３の下のシードメタル層１４２およびバリアメタル層１４１が残置され、それ以外のシードメタル層１４２およびバリアメタル層１４１が除去される。なお、シードメタル層１４２およびバリアメタル層１４１とのパターニングには、ウェットエッチングが用いられてよい。
【００３３】
次に、貫通電極１４３の上面上に、金（Ａｕ）を用いた金属膜１４４を形成する。金属膜１４４の形成には、リフトオフなどの形成方法が用いられてもよい。その結果、図２に示すように、配線構造３５を絶縁層１３上まで引き出す第１貫通電極１４が半導体基板１０の素子形成面（第２面Ｆ２）側に形成される。
【００３４】
次に、図３に示すように、第１貫通電極１４が形成された絶縁層１３上に接着剤を塗布し、この接着剤に支持基板１６を貼り合わせることで、図３に示すように、半導体装置１の素子形成面側に支持基板１６を接着する。次に、支持基板１６をステージに固定した状態で半導体基板１０を第２面Ｆ２とは反対側の第１面Ｆ１からグラインドすることで、半導体基板１０をたとえば３０±５μｍ程度に薄厚化する。
【００３５】
次に、図４に示すように、半導体基板１０上に感光性フォトレジスト１８０Ｍが塗布され、このフォトレジスト１８０Ｍに第２貫通電極１８を形成するための開口パターンが形成される。尚、開口パターンの開口径は、例えば、１０μｍ程度であってもよい。次に、フォトレジスト１８０Ｍをマスクとして半導体基板１０を第１面Ｆ１から第２面Ｆ２へエッチングすることで、半導体基板１０を貫通しＳＴＩ１２まで達する貫通孔Ｈを形成する。半導体基板１０のエッチングには、高いアスペクト比が得られる異方性ドライエッチング（例えば、ＲＩＥ）が用いられる。
【００３６】
次に、図５に示すように、貫通孔Ｈの内壁面を含む半導体基板１０の第１面Ｆ１上全体に第１材料膜１７１を成膜する。第１材料膜１７１の成膜には、例えば、ＣＶＤ法などが用いられる。第１材料膜１７１は、比誘電率が６．５以下の材料であり、例えば、シリコン酸化膜（第１シリコン酸化膜）である。また、第１材料膜１７１は、例えば、２００℃以下の条件で成膜される。２００℃よりも高い温度条件で第１材料膜１７１を成膜した場合、接着剤１５が劣化することにより、支持基板１６が第１貫通電極１４および絶縁層１３から剥がれるおそれがあるからである。
【００３７】
また、第１材料膜１７１は、貫通孔Ｈの内部と外部とにおいてほぼ均一の膜厚で形成される。例えば、第１材料膜１７１の膜厚は、半導体基板１０の第１面Ｆ１上、貫通孔Ｈの底面上、および、貫通孔Ｈの内壁面上において略等しい。第１材料膜１７１の膜厚は、例えば、約５００ｎｍである。
【００３８】
次に、例えば、ＣＶＤ法を用いて、同様の温度条件下で、第２材料膜１７２を第１材料膜１７１上に形成する。第２材料膜１７２と第１材料膜１７１との間の加工選択比は、１０以上である。第１材料膜１７１がシリコン酸化膜である場合、第２材料膜１７２は、例えば、ＳｉＯＣＨ、タングステン膜（Ｗ）、チタン膜（Ｔｉ）、タンタル膜（Ｔａ）、アルミニウム膜（Ａｌ）、タングステン酸化膜（ＷＯ）、チタン酸化膜（ＴｉＯ）、タンタル酸化膜（ＴａＯ）、アルミニウム酸化膜（ＡｌＯ）のうち少なくとも１つを含む。これにより、第２材料膜１７２と第１材料膜１７１との間の加工選択比は１０以上とすることができる。
【００３９】
また、第２材料膜１７２も、第１材料膜１７１と同様に、貫通孔Ｈの内部と外部とにおいてほぼ均一の膜厚で形成される。例えば、第２材料膜１７２の膜厚は、半導体基板１０の第１面Ｆ１上、貫通孔Ｈの底面上、および、貫通孔Ｈの内壁面上において略等しい。第２材料膜１７２の膜厚は、例えば、約２５０ｎｍである。
【００４０】
さらに、例えば、ＣＶＤ法を用いて、同様の温度条件下で、第３材料膜１７３を第２材料膜１７２上に形成する。第３材料膜１７３と第２材料膜１７２との間の加工選択比は、１０以上である。第２材料膜１７２がＳｉＯＣＨまたは金属化合物である場合、第３材料膜１７３は、例えば、シリコン酸化膜（第２シリコン酸化膜）である。これにより、第３材料膜１７３と第２材料膜１７２との間の加工選択比は１０以上とすることができる。
【００４１】
また、第３材料膜１７３は、貫通孔Ｈの内部よりも外部において膜厚が厚くなるように形成される。例えば、第３材料膜１７３の膜厚は、貫通孔Ｈの外部（半導体基板１０の第１面Ｆ１の上方）において、約２５０ｎｍである。一方、貫通孔Ｈの底面上、および、貫通孔Ｈの内壁面上においては、第３材料膜１７３の膜厚は、例えば、約５０ｎｍである。このように、第３材料膜１７３の膜厚を制御するためには、ＣＶＤ工程において、ソースガスの気圧を高圧にし、プラズマ条件を変更することによって、所謂、マイクロローディング効果を顕著にすればよい。
【００４２】
次に、図６に示すように、ＲＩＥを用いて、第３材料膜１７３を異方的にエッチバックする。第３材料膜１７３の膜厚は、貫通孔Ｈの外側の第２材料膜１７２上において比較的厚く、貫通孔Ｈの底部において比較的薄い。従って、リソグラフィ技術を用いること無く第３材料膜１７３を異方的にエッチングすることによって、第３材料膜１７３は、貫通孔Ｈの外側および内側面の第２材料膜１７２上に残置されたまま、貫通孔Ｈの底部においては除去される。即ち、貫通孔Ｈの底部の第３材料膜１７３は、貫通孔Ｈの内外の膜厚差を利用して、リソグラフィ技術を用いること無く、自己整合的に除去され得る。第３材料膜１７３が、例えば、シリコン酸化膜である場合、エッチングガスにはＣＦ４ガス等を用いる。このとき、第３材料膜１７３は、第２材料膜１７２（例えば、ＳｉＯＣＨ）に対して１０倍以上の加工選択比（エッチング選択比）を有する。従って、第２材料膜１７２は、第３材料膜１７３のエッチングストッパとして機能し、貫通孔Ｈの底部において露出される。
【００４３】
次に、図７に示すように、ＲＩＥを用いて、第２材料膜１７２を異方的にエッチングする。半導体基板１０の第１面Ｆ１および貫通孔Ｈの内側面において、第２材料膜１７２は、第３材料膜１７３によって被覆されており、貫通孔Ｈの底部において、第２材料膜１７２は、露出されている。また、第２材料膜１７２は、第３材料膜１７３に対して１０倍以上の加工選択比を有する。従って、第２材料膜１７２の膜厚は、貫通孔Ｈの内外において略等しいものの、貫通孔Ｈの底部の第２材料膜１７２は、第３材料膜１７３をマスクとして用いて、除去することができる。即ち、貫通孔Ｈの底部の第２材料膜１７２は、リソグラフィ技術を用いること無く、第３材料膜１７３をマスクとして用いて除去され得る。第２材料膜１７２が、例えば、ＳｉＯＣＨである場合、エッチングガスは、Ｏ２ガス等を用いる。このとき、第１材料膜１７１（例えば、シリコン酸化膜）は、第２材料膜１７２に対して１０倍以上の加工選択比を有する。従って、第１材料膜１７１は、第２材料膜１７２のエッチングストッパとして機能し、貫通孔Ｈの底部において露出される。尚、第１および第３材料膜１７１、１７３のいずれか一方は、シリコン酸化膜に代えて、ＳｉＮ、ＳｉＯＮ、ＳｉＣＮ、ポーラスＳｉＣＯＨ、有機材絶縁膜、ＡｌＯ、ＴａＯ、ＨｆＯであってもよい。この場合であっても、第１および第３材料膜１７１、１７３は、第２材料膜１７２（例えば、ＳｉＯＣＨ）に対して１０倍以上の加工選択比を有する。また、第１および第３材料膜１７１、１７３のいずれか一方に、高誘電体材料が用いられても、積層膜１７全体として、比誘電率が６．５以下となり得る。
【００４４】
次に、図８に示すように、ＲＩＥを用いて、第１材料膜１７１を異方的にエッチングする。半導体基板１０の第１面Ｆ１および貫通孔Ｈの内側面において、第１材料膜１７１は、第２材料膜１７２によって被覆されており、貫通孔Ｈの底部において、第１材料膜１７１は、露出されている。また、第１材料膜１７１は、第２材料膜１７２に対して１０倍以上の加工選択比を有する。従って、第１材料膜１７１の膜厚は、貫通孔Ｈの内外において略等しいものの、貫通孔Ｈの底部の第１材料膜１７１は、第２材料膜１７２をマスクとして用いて、除去することができる。即ち、貫通孔Ｈの底部の第１材料膜１７１は、リソグラフィ技術を用いること無く、第２材料膜１７２をマスクとして用いて除去され得る。このとき、ＳＴＩ１２も第１材料膜１７１と同じシリコン酸化膜で構成されている。従って、ＳＴＩ１２も第２材料膜１７２をマスクとして用いて、第１材料膜１７１と同時に除去され得る。これにより、貫通孔Ｈの底部では、配線構造３５の表面が露出される。ＳＴＩ１２の厚みは、例えば、６００ｎｍである。尚、半導体基板１０の第１面Ｆ１は、第１および第２材料膜１７１、１７２で被覆されたままであり、貫通孔Ｈの内側面は、第１〜第３材料膜１７１〜１７３で被覆されたままである。
【００４５】
次に、図９に示すように、貫通孔Ｈの内部および外部にバリアメタル層１８１Ａおよびシードメタル層１８２Ａを順次積層する。バリアメタル層１８１Ａには、例えば、チタン（Ｔｉ）等の金属材料が用いられる。シードメタル層１８２Ａには、例えば、銅（Ｃｕ）等の金属材料が用いられる。バリアメタル層１８１Ａおよびシードメタル層１８２Ａは、単にメタル層と称される場合がある。尚、第２材料膜１７２は、メタル層１８１Ａ、１８２Ａに接触するものの、半導体基板１０からは第１材料膜１７１によって電気的に分離されているので、金属化合物であってもよい。
【００４６】
次に、図１０に示すように、シードメタル層１８２Ａ上に電極本体１８３を形成するためのマスク１８３Ｍを、例えば、ＰＥＰ技術を用いて形成する。次に、マスク１８３Ｍの開口から露出するシードメタル層１８２Ａ上に電極本体１８３を形成する。電極本体１８３には、例えば、ニッケル（Ｎｉ）等の金属材料が用いられる。電極本体１８３の形成には、コンフォーマルめっきなどが用いられてもよい。
【００４７】
次に、マスク１８３Ｍを除去した後、貫通電極１８をマスクとして用いて、シードメタル層１８２Ａおよびバリアメタル層１８１Ａがエッチングされる。シードメタル層１８２Ａおよびバリアメタル層１８１Ａのエッチングには、ウェットエッチングが用いられてよい。
【００４８】
次に、貫通電極１８の上面上に、接合材１９を付着する。接合材１９には、例えば、金等の金属材料が用いられる。接合材１９の形成には、電解めっき法や無電解めっき法などが用いられてもよい。以上の工程を経ることで、半導体基板１０の第１面Ｆ１側に配線構造３５を電気的に引き出す第２貫通電極１８が形成され、図１に示す断面構造を備えた半導体装置１が製造される。
【００４９】
このように、本実施形態によれば、加工選択比を１０以上有する第１および第３材料膜１７１、１７３と第２材料膜１７２とを含む積層膜１７によって、貫通孔Ｈの底部のＳＴＩ１２を除去している。これにより、第１および第２材料膜１７１、１７２の膜厚が略均一でコンフォーマルであっても、第３材料膜１７３の膜厚が貫通孔Ｈの内外で或る程度異なれば、貫通電極１８の底部のＳＴＩ１２を充分に選択的にかつ自己整合的にエッチング除去することができる。
【００５０】
上述の通り、もし、単層膜（例えば、シリコン酸化膜）で貫通孔Ｈの底部のＳＴＩ１２に開口を形成しようとすると、シリコン酸化膜の単層膜は、貫通孔Ｈの外側の第１面Ｆ１上に約２．５μｍ以上の厚みで形成される。従って、貫通孔Ｈの第１面Ｆ１側の上端部におけるオーバーハングが大きくなる。これは、貫通孔Ｈの底部におけるＳＴＩ１２の開口径を小さくする原因になる。また、オーバーハングの大きさを制御することは難しいため、ＳＴＩ１２の開口径の大きさも不安定になる。
【００５１】
これに対し、本実施形態によれば、貫通孔Ｈの外側の第１面Ｆ１上に堆積される積層膜１７は、全体で約１μｍ（２５０ｎｍ＋２５０ｎｍ＋５００ｎｍ）の厚みで足りる。従って、貫通孔Ｈの上端部におけるオーバーハングが比較的小さい。これは、貫通孔Ｈの底部におけるＳＴＩ１２の開口径を比較的大きく維持することを可能にする。これにより、第２貫通電極１８は、貫通孔Ｈの底部において配線３５と低く安定した抵抗で接触することができる。
【００５２】
また、ＳＴＩ１２の開口径を大きくすることができるので、貫通孔Ｈの底部におけるメタル層１８１Ａ、１８２Ａのカバレッジが良好になる。
【００５３】
また、第２貫通電極１８が高アスペクト比を有する場合、貫通孔Ｈの内部と外部とにおいて、材料膜の膜厚差が大きくなるように形成することはマイクロローディング効果により比較的容易である。一方、半導体基板１０の厚みが薄くなり、第２貫通電極１８のアスペクト比が小さくなると、貫通孔Ｈの内部と外部とにおいて、材料膜の膜厚に差が生じ難くなる。
【００５４】
これに対し、本実施形態によれば、第１および第３材料膜１７１、１７３と第２材料膜１７２との加工選択比が１０以上である。よって、貫通孔Ｈの底部の第２材料膜１７２をエッチングする際に、第３材料膜１７３は、貫通孔Ｈの外部の第２材料膜１７２上に残置されていればよく、その膜厚はかなり薄くてもよい。第２材料膜１７２上に残置される第３材料膜１７３の膜厚が薄くても、第２材料膜１７２と第３材料膜１７３との加工選択比が非常に大きいので、第３材料膜１７３をマスクとして貫通孔Ｈの底部の第２材料膜１７２を選択的に除去することができる。つまり、第２貫通電極１８のアスペクト比が小さく、貫通孔Ｈの内部と外部とにおいて第３材料膜１７３の膜厚差が小さくても、貫通孔Ｈの底部の第２材料膜１７２を選択的に除去することができる。このように、本実施形態によれば、貫通孔Ｈのアスペクト比の大きさに依らず、貫通電極１８は、その底部において配線構造３５と低く安定した抵抗で接触することができる。
【００５５】
例えば、本実施形態では、第２貫通電極１８は、半導体素子が半導体基板１０の第２面Ｆ２上に形成された後に、第１面Ｆ１から形成されている（ビアラストプロセス）。この場合、半導体基板１０が薄膜化された後に、第２貫通電極１８が形成されるため、貫通孔Ｈのアスペクト比が小さい場合がある。このような場合であっても、第２貫通電極１８は、配線構造３５と低く安定した抵抗で接触することができる。
【００５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５７】
１  半導体装置、１０  半導体基板、１１  絶縁層、１２  ＳＴＩ、１３  絶縁層、１４  第１貫通電極、１８  第２貫通電極、１９  接合材、１７１  第１材料膜、１７２  第２材料膜、１７３  第３材料膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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