(57)【要約】【課題】複数の画素の信号レベルの不均一性を低減することである。【解決手段】第１の基板は、複数の画素と複数の第１の接続部を有し、各列の画素は複数の画素群に分割され、複数の第１の信号線は全列の複数の画素群と複数の第１の接続部を接続し、第２の基板は、複数の第１の接続部にそれぞれ接続される複数の第２の接続部と、複数の画素群と同じ数が行列状に配置される複数の入力回路と、複数の入力回路と複数の第２の接続部とをそれぞれ接続する複数の第２の信号線を有し、第１の画素群は第１および第２の接続部を介して第１の入力回路に接続され、第２の画素群は第１および第２の接続部を介して第２の入力回路に接続され、第１の画素群に接続される第１の信号線は第２の画素群に接続される第１の信号線より短く、第１の入力回路に接続される第２の信号線は第２の入力回路に接続される第２の信号線より長い。【選択図】図２
2020102809.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板と、
第２の基板とを有し、
前記第１の基板は、
行列状に配置され、各々が光電変換に基づく信号を生成する複数の画素と、
複数の第１の接続部と、
複数の第１の信号線とを有し、
前記複数の画素のうちの各列の画素は、それぞれ、複数の画素群に分割され、
前記複数の第１の信号線は、それぞれ、全列の複数の画素群の中の画素と前記複数の第１の接続部とを接続し、
前記第２の基板は、
前記複数の第１の接続部にそれぞれ接続される複数の第２の接続部と、
前記全列の複数の画素群と同じ数が行列状に配置され、前記画素の信号を入力する複数の入力回路と、
前記複数の入力回路と前記複数の第２の接続部とをそれぞれ接続する複数の第２の信号線とを有し、
前記複数の画素群のうちの第１の画素群の中の画素は、前記第１の接続部と前記第２の接続部を介して、前記複数の入力回路のうちの第１の入力回路に接続され、
前記複数の画素群のうちの第２の画素群の中の画素は、前記第１の接続部と前記第２の接続部を介して、前記複数の入力回路のうちの第２の入力回路に接続され、
前記第１の画素群の中の画素に接続される前記第１の信号線は、前記第２の画素群の中の画素に接続される前記第１の信号線より短く、
前記第１の入力回路に接続される前記第２の信号線は、前記第２の入力回路に接続される前記第２の信号線より長いことを特徴とする撮像装置。
【請求項２】
前記第１の画素群の中の画素に接続される前記第１の信号線の長さと、前記第１の入力回路に接続される前記第２の信号線の長さの和は、前記第２の画素群の中の画素に接続される前記第１の信号線の長さと、前記第２の入力回路に接続される前記第２の信号線の長さの和と略同じであることを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記第１の画素群の中の画素は、前記第２の画素群の中の画素と同じ列に配置されていることを特徴とする請求項１または２に記載の撮像装置。
【請求項４】
前記複数の画素群のうちの第３の画素群の中の画素は、前記第１の接続部と前記第２の接続部を介して、前記複数の入力回路のうちの第３の入力回路に接続され、
前記複数の画素群のうちの第４の画素群の中の画素は、前記第１の接続部と前記第２の接続部を介して、前記複数の入力回路のうちの第４の入力回路に接続され、
前記第３の画素群の中の画素に接続される前記第１の信号線は、前記第４の画素群の中の画素に接続される前記第１の信号線より長く、
前記第３の入力回路に接続される前記第２の信号線は、前記第４の入力回路に接続される前記第２の信号線より短く、
前記第１〜第４の画素群の中の画素は、相互に同じ列に配置されていることを特徴とする請求項１〜３のいずれか１項に記載の撮像装置。
【請求項５】
前記第１の基板は、
前記複数の画素の領域の外であって、前記複数の画素のうちの最初の行の画素の側に位置する第１の接続領域と、
前記複数の画素の領域の外であって、前記複数の画素のうちの最後の行の画素の側に位置する第２の接続領域とを有し、
前記第２の基板は、
前記複数の入力回路の領域の外であって、前記複数の入力回路のうちの最初の行の入力回路の側に位置する第３の接続領域と、
前記複数の入力回路の領域の外であって、前記複数の入力回路のうちの最後の行の入力回路の側に位置する第４の接続領域とを有し、
前記第１の画素群の中の画素に接続される前記第１の接続部と前記第２の画素群の中の画素に接続される前記第１の接続部は、前記第１の接続領域に設けられ、
前記第３の画素群の中の画素に接続される前記第１の接続部と前記第４の画素群の中の画素に接続される前記第１の接続部は、前記第２の接続領域に設けられ、
前記第１の入力回路に接続される前記第２の接続部と前記第２の入力回路に接続される前記第２の接続部は、前記第３の接続領域に設けられ、
前記第３の入力回路に接続される前記第２の接続部と前記第４の入力回路に接続される前記第２の接続部は、前記第４の接続領域に設けられることを特徴とする請求項４に記載の撮像装置。
【請求項６】
前記複数の画素群のうちの一の画素群の中の画素に接続される前記第１の信号線が、前記複数の画素群のうちの他の画素群の中の画素に接続される前記第１の信号線より短い場合には、前記一の画素群の中の画素に接続される前記第２の信号線は、前記他の画素群の中の画素に接続される前記第２の信号線より長いことを特徴とする請求項１〜５のいずれか１項に記載の撮像装置。
【請求項７】
前記複数の第１の接続部は、それぞれ、複数のマイクロバンプを介して、前記複数の第２の接続部に接続されることを特徴とする請求項１〜６のいずれか１項に記載の撮像装置。
【請求項８】
前記入力回路は、アナログデジタル変換部を有することを特徴とする請求項１〜７のいずれか１項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関する。
【背景技術】
【０００２】
デジタルカメラには、光電変換部を含む画素が行列状に配置された撮像素子が用いられている。
【０００３】
特許文献１には、複数の画素が行列状に配置された画素アレイと、画素アレイの各列に対してｎ本ずつ設けられた列読出線とを有する固体撮像装置が開示されている。各画素は、当該列に対応したｎ本の列読出線のうちのいずれか１本に接続されている。この構成によれば、同時にｎ行から画素信号の読み出しができるため、フレーム読み出し速度をｎ倍に高速化できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３１１８２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１では、長い列読出線の端部から画素信号が出力されるため、列読出線の配線抵抗に伴う電圧降下によって画素間の信号レベルにオフセット差がある。同じ列にある上端の画素と下端の画素を比べると、画素信号レベルのオフセット差が特に大きく、このオフセット差は画像にシェーディングとして表れ、画質を悪化させるという課題がある。
【０００６】
本発明の目的は、シェーディング等の複数の画素の信号レベルの不均一性を低減し、良好な画質を得ることができる撮像装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の撮像装置は、第１の基板と、第２の基板とを有し、前記第１の基板は、行列状に配置され、各々が光電変換に基づく信号を生成する複数の画素と、複数の第１の接続部と、複数の第１の信号線とを有し、前記複数の画素のうちの各列の画素は、それぞれ、複数の画素群に分割され、前記複数の第１の信号線は、それぞれ、全列の複数の画素群の中の画素と前記複数の第１の接続部とを接続し、前記第２の基板は、前記複数の第１の接続部にそれぞれ接続される複数の第２の接続部と、前記全列の複数の画素群と同じ数が行列状に配置され、前記画素の信号を入力する複数の入力回路と、前記複数の入力回路と前記複数の第２の接続部とをそれぞれ接続する複数の第２の信号線とを有し、前記複数の画素群のうちの第１の画素群の中の画素は、前記第１の接続部と前記第２の接続部を介して、前記複数の入力回路のうちの第１の入力回路に接続され、前記複数の画素群のうちの第２の画素群の中の画素は、前記第１の接続部と前記第２の接続部を介して、前記複数の入力回路のうちの第２の入力回路に接続され、前記第１の画素群の中の画素に接続される前記第１の信号線は、前記第２の画素群の中の画素に接続される前記第１の信号線より短く、前記第１の入力回路に接続される前記第２の信号線は、前記第２の入力回路に接続される前記第２の信号線より長い。
【発明の効果】
【０００８】
本発明によれば、シェーディング等の複数の画素の信号レベルの不均一性を低減し、良好な画質を得ることができる。
【図面の簡単な説明】
【０００９】
【図１】撮像素子の半導体チップの構造例を示す図である。
【図２】撮像素子の画素から列回路までの配線図である。
【図３】撮像素子の画素と列回路の構成例を示す回路図である。
【図４】撮像素子の画素信号を読み出すタイミングチャートである。
【図５】撮像システムの構成例を示す図である。
【発明を実施するための形態】
【００１０】
図１は、本発明の実施形態による撮像素子１００の半導体チップの構造例を示す図である。撮像素子１００は、撮像装置であり、第１の基板１１０と第２の基板１２０とが互いに積層された積層構造を有する。第１の基板１１０に配置された接続部１０３ａと、第２の基板１２０に配置された接続部１０４ａとが、マイクロバンプ１０８を介して電気的に接続されている。同様に、第１の基板１１０に配置された接続部１０３ｂと、第２の基板１２０に配置された接続部１０４ｂとが、マイクロバンプ１０８を介して電気的に接続されている。
【００１１】
第１の基板１１０と第２の基板１２０の積層構造は、マイクロバンプ１０８を用いる構造を説明するが、これに限定されない。例えば、ダイレクトボンディングによる積層構造でもよい。この場合は、例えば、接続部１０３ａのパッドと接続部１０４ａのパッドとが直接接続される。また、半導体チップは、３つ以上の基板から成る積層構造でもよい。
【００１２】
第１の基板１１０は、画素部１０１、垂直走査回路部１０２、および接続部１０３ａ，１０３ｂを有する。第２の基板１２０は、接続部１０４ａ，１０４ｂ、列回路１０５、水平走査回路部１０６ａ，１０６ｂ、およびデジタルフロントエンド（以下、ＤＦＥ）１０７を有する。
【００１３】
画素部１０１は、行列状に配置された複数の画素群１０９を有する。複数の画素群１０９の各列は、画素群１０９Ａ〜１０９Ｄに分割される。複数の画素群１０９の各々は、同じ列に配置された隣接する複数の画素２００（図２（ａ））を有する。複数の画素２００の各々は、光電変換に基づく信号を生成する。同じ列の画素群１０９Ａ〜１０９Ｄの中の画素２００は、相互に、画素部１０１の中の同じ列に配置されている。画素群１０９Ａおよび１０９Ｂは、接続部１０３ａに接続される。画素群１０９Ｃおよび１０９Ｄは、接続部１０３ｂに接続される。画素群１０９と列回路１０５の詳細については、後述する。
【００１４】
垂直走査回路部１０２は、画素部１０１の各画素２００に行単位で駆動信号パルスを順次出力する。各画素２００は、この駆動信号パルスに応じて、各画素２００の入射光量に応じた電圧信号を出力する。この各画素２００の電圧信号は、画素部１０１の列に沿って配線された列信号線に出力される。画素群１０９Ａおよび１０９Ｂでは、列信号線は、画素２００から、接続部１０３ａと接続部１０４ａを介して、列回路１０５Ａおよび１０５Ｂまで配線されている。画素群１０９Ｃおよび１０９Ｄでは、列信号線は、画素２００から、接続部１０３ｂと接続部１０４ｂを介して、列回路１０５Ｃおよび１０５Ｄまで配線されている。
【００１５】
複数の列回路１０５は、全列の複数の画素群１０９と同じ数が行列状に配置され、画素２００の信号を入力する入力回路である。複数の列回路１０５の各列は、列回路１０５Ａ〜１０５Ｄに分割される。画素群１０９Ａは、接続部１０３ａと接続部１０４ａを介して、列回路１０５Ａに接続される。画素群１０９Ｂは、接続部１０３ａと接続部１０４ａを介して、列回路１０５Ｂに接続される。
画素群１０９Ｃは、接続部１０３ｂと接続部１０４ｂを介して、列回路１０５Ｃに接続される。画素群１０９Ｄは、接続部１０３ｂと接続部１０４ｂを介して、列回路１０５Ｄに接続される。列回路１０５は、画素２００の電圧信号をアナログからデジタルに変換するアナログデジタル変換回路と、アナログデジタル変換されたデジタル信号値を保持する列メモリを有する。
【００１６】
水平走査回路部１０６ａは、列回路１０５Ａおよび１０５Ｂの中の列メモリに保持されているデジタル信号値を順次選択して、その選択したデジタル信号値をＤＦＥ１０７に順次出力させる。水平走査回路部１０６ｂは、列回路１０５Ｃおよび１０５Ｄの中の列メモリに保持されているデジタル信号値を順次選択して、その選択したデジタル信号値をＤＦＥ１０７に順次出力させる。
【００１７】
ＤＦＥ１０７は、列回路１０５Ａ〜１０５Ｄの中の列メモリから出力された各画素２００のデジタル信号値に対して、ゲイン処理、信号の並べ替えなどのデジタル処理をして、その信号値をさらに出力データ形式に変換して撮像素子１００の外部へと出力する。
【００１８】
図２（ａ）および（ｂ）は、撮像素子１００の画素群１０９から列回路１０５までの配線図であり、画素部１０１における１列分の画素群１０９Ａ〜１０９Ｄから列回路１０５Ａ〜１０５Ｄまでの構造をより詳細に示している。図２（ａ）は、第１の基板１１０の一部の構成例を示す図である。図２（ｂ）は、第２の基板１２０の一部の構成例を示す図である。
図２（ａ）および（ｂ）では、画素部１０１における１列分の画素群１０９Ａ〜１０９Ｄと、これらの画素群１０９Ａ〜１０９Ｄに対応するマイクロバンプ１０８Ａ〜１０８Ｄと、列回路１０５Ａ〜１０５Ｄを示す。実際には、撮像素子１００は、複数の列を有し、数百万以上の画素２００を有する。マイクロバンプ１０８Ａ〜１０８Ｄは、図１のマイクロバンプ１０８に対応する。
【００１９】
図２（ａ）に示すように、画素部１０１の各列は、相互に隣接する４つの画素群１０９Ａ〜１０９Ｄを有する。画素群１０９Ａ〜１０９Ｄの各々は、相互に隣接する４つの画素２００を有する。画素２００ｈ〜２００ｋは、画素群１０９Ａ内の画素２００である。画素２００ｍ〜２００ｐは、画素群１０９Ｂ内の画素２００である。画素群１０９Ａは、相互に隣接する４つの画素２００ｈ〜２００ｋを有する。画素群１０９Ｂは、相互に隣接する４つの画素２００ｍ〜２００ｐを有する。ただし、画素群１０９Ａ〜１０９Ｄの各々に含まれる画素２００の数は４つに限らず、実際には、４つより多い数である。
【００２０】
列信号線２０１Ａは、画素群１０９Ａの中の画素２００と接続部１０３ａのマイクロバンプ１０８Ａとを接続する。列信号線２０１Ｂは、画素群１０９Ｂの中の画素２００と接続部１０３ａのマイクロバンプ１０８Ｂとを接続する。列信号線２０１Ｃは、画素群１０９Ｃの中の画素２００と接続部１０３ｂのマイクロバンプ１０８Ｃとを接続する。列信号線２０１Ｄは、画素群１０９Ｄの中の画素２００と接続部１０３ｂのマイクロバンプ１０８Ｄとを接続する。列信号線２０１Ａ〜２０１Ｄは、それぞれ、全列の複数の画素群１０９Ａ〜１０９Ｄの中の画素２００と、接続部１０３ａ，１０３ｂのマイクロバンプ１０８Ａ〜１０８Ｄとを接続する。
【００２１】
接続部１０３ａは、複数の画素２００の領域の外であって、複数の画素２００のうちの最初の行（最上行）の画素２００の側に位置する接続領域に設けられる。接続部１０３ｂは、複数の画素２００の領域の外であって、複数の画素２００のうちの最後の行（最下行）の画素２００の側に位置する接続領域に設けられる。
【００２２】
マイクロバンプ１０８Ａ〜１０８Ｄは、それぞれ、第１の基板１１０上の列信号線２０１Ａ〜２０１Ｄと第２の基板１２０上の列信号線２０２Ａ〜２０２Ｄとを、電気的に接続している。つまり、各画素２００の信号は、列信号線２０１Ａ〜２０１Ｄと、マイクロバンプ１０８Ａ〜１０８Ｄを介して、第２の基板１２０へと伝達される。
【００２３】
図２（ｂ）に示すように、第２の基板１２０は、行列状に配置された複数の列回路１０５を有する。複数の列回路１０５の各列は、４つの列回路１０５Ａ〜１０５Ｄに分割される。４つの列回路１０５Ａ〜１０５Ｄは、４つの画素群１０９Ａ〜１０９Ｄに対応して設けられる。
【００２４】
列信号線２０２Ａは、列回路１０５Ａと接続部１０４ａのマイクロバンプ１０８Ａとを接続する。列信号線２０２Ｂは、列回路１０５Ｂと接続部１０４ａのマイクロバンプ１０８Ｂとを接続する。列信号線２０２Ｃは、列回路１０５Ｃと接続部１０４ｂのマイクロバンプ１０８Ｃとを接続する。列信号線２０２Ｄは、列回路１０５Ｄと接続部１０４ｂのマイクロバンプ１０８Ｄとを接続する。
【００２５】
接続部１０４ａは、複数の列回路１０５の領域の外であって、複数の列回路１０５のうちの最初の行（最上行）の列回路１０５の側に位置する接続領域に設けられる。接続部１０４ｂは、複数の列回路１０５の領域の外であって、複数の列回路１０５のうちの最後の行（最下行）の列回路１０５の側に位置する接続領域に設けられる。
【００２６】
列回路１０５Ａおよび１０５Ｂにそれぞれ接続される接続部１０４ａは、それぞれ、マイクロバンプ１０８Ａおよび１０８Ｂを介して、画素群１０９Ａおよび１０９Ｂの中の画素２００にそれぞれ接続される接続部１０３ａに接続される。列回路１０５Ｃおよび１０５Ｄにそれぞれ接続される接続部１０４ｂは、それぞれ、マイクロバンプ１０８Ｃおよび１０８Ｄを介して、画素群１０９Ｃおよび１０９Ｄの中の画素２００にそれぞれ接続される接続部１０３ｂに接続される。
【００２７】
画素群１０９Ａの中の画素２００は、接続部１０３ａおよび１０４ａのマイクロバンプ１０８Ａを介して、列回路１０５Ａに接続される。画素群１０９Ｂの中の画素２００は、接続部１０３ａおよび１０４ａのマイクロバンプ１０８Ｂを介して、列回路１０５Ｂに接続される。画素群１０９Ｃの中の画素２００は、接続部１０３ｂおよび１０４ｂのマイクロバンプ１０８Ｃを介して、列回路１０５Ｃに接続される。画素群１０９Ｄの中の画素２００は、接続部１０３ｂおよび１０４ｂのマイクロバンプ１０８Ｄを介して、列回路１０５Ｄに接続される。第１の基板１１０の各画素２００の信号は、マイクロバンプ１０８Ａ〜１０８Ｄと列信号線２０２Ａ〜２０２Ｄを介して、列回路１０５Ａ〜１０５Ｄに伝達される。
【００２８】
スイッチ２０３Ａは、水平走査回路部１０６ａの制御により、列回路１０５ＡとＤＦＥ１０７とを接続する。スイッチ２０３Ｂは、水平走査回路部１０６ａの制御により、列回路１０５ＢとＤＦＥ１０７とを接続する。スイッチ２０３Ｃは、水平走査回路部１０６ｂの制御により、列回路１０５ＣとＤＦＥ１０７とを接続する。スイッチ２０３Ｄは、水平走査回路部１０６ｂの制御により、列回路１０５ＤとＤＦＥ１０７とを接続する。
【００２９】
図２（ａ）および（ｂ）に示すように、第１の基板１１０では、画素群１０９Ｂは、接続部１０３ａに対して、画素群１０９Ａより遠くに配置されている。これに対し、第２の基板１２０では、列回路１０５Ｂは、接続部１０４ａに対して、列回路１０５Ａより近くに配置されている。また、第１の基板１１０では、画素群１０９Ｃは、接続部１０３ｂに対して、画素群１０９Ｄより遠くに配置されている。これに対し、第２の基板１２０では、列回路１０５Ｃは、接続部１０４ｂに対して、列回路１０５Ｄより近くに配置されている。
【００３０】
第１の基板１１０上で接続部１０３ａの「近く」に配置された画素群１０９Ａは、第２の基板１２０上で接続部１０４ａから「遠い」列回路１０５Ａに接続される。一方、第１の基板１１０上で接続部１０３ａの「遠く」に配置された画素群１０９Ｂは、第２の基板１２０上で接続部１０４ａから「近い」列回路１０５Ｂに接続される。
また、第１の基板１１０上で接続部１０３ｂの「近く」に配置された画素群１０９Ｄは、第２の基板１２０上で接続部１０４ｂから「遠い」列回路１０５Ｄに接続される。一方、第１の基板１１０上で接続部１０３ｂの「遠く」に配置された画素群１０９Ｃは、第２の基板１２０上で接続部１０４ｂから「近い」列回路１０５Ｃに接続される。
【００３１】
列信号線２０１Ａは、列信号線２０１Ｂより短く、列信号線２０２Ａは、列信号線２０２Ｂより長い。また、列信号線２０１Ｃは、列信号線２０１Ｄより長く、列信号線２０２Ｃは、列信号線２０２Ｄより短い。
【００３２】
複数の画素群１０９のうちの一の画素群の中の画素２００に接続される列信号線は、複数の画素群１０９のうちの他の画素群の中の画素２００に接続される列信号線より短い。その場合には、上記の一の画素群の中の画素２００に接続される列信号線は、上記の他の画素群の中の画素２００に接続される列信号線より長い。
【００３３】
画素群１０９Ａは、列信号線２０１Ａおよび２０２Ａを介して、列回路１０５Ａに接続される。画素群１０９Ｂは、列信号線２０１Ｂおよび２０２Ｂを介して、列回路１０５Ｂに接続される。画素群１０９Ｃは、列信号線２０１Ｃおよび２０２Ｃを介して、列回路１０５Ｃに接続される。画素群１０９Ｄは、列信号線２０１Ｄおよび２０２Ｄを介して、列回路１０５Ｄに接続される。
【００３４】
列信号線２０１Ａおよび２０２Ａの長さの和と、列信号線２０１Ｂおよび２０２Ｂの長さの和と、列信号線２０１Ｃおよび２０２Ｃの長さの和と、列信号線２０１Ｄおよび２０２Ｄの長さの和とは、相互に、略同じである。
【００３５】
画素群１０９Ａに含まれる４つの画素２００から接続部１０３ａまでのそれぞれの列信号線２０１Ａの長さの差は小さい。同様に、画素群１０９Ｂに含まれる４つの画素２００から接続部１０３ａまでのそれぞれの列信号線２０１Ｂの長さの差は小さい。同様に、画素群１０９Ｃに含まれる４つの画素２００から接続部１０３ｂまでのそれぞれの列信号線２０１Ｃの長さの差は小さい。同様に、画素群１０９Ｄに含まれる４つの画素２００から接続部１０３ｂまでのそれぞれの列信号線２０１Ｄの長さの差は小さい。
【００３６】
ここで、列信号線２０１Ａ〜２０１Ｄおよび２０２Ａ〜２０２Ｄは、長いほど、配線抵抗が大きくなる。列信号線は、長さが異なると、配線抵抗が異なり、配線抵抗に起因する電圧降下が異なる。各画素２００に接続される列信号線の長さが異なると、異なる電圧降下により、各画素２００の信号のオフセット差が大きくなる。このオフセット差は、画像にシェーディングとして表れ、画質を悪化させる。
【００３７】
撮像素子１００は、画素部１０１の全体における各画素２００に接続される列信号線２０１Ａ〜２０１Ｄ，２０２Ａ〜２０２Ｄの長さの差は小さいので、列信号線の配線抵抗に応じた電圧降下の差も小さい。したがって、撮像素子１００は、画素部１０１の各画素２００から各列回路１０５へと入力される画素信号のオフセット差を低減することができる。
【００３８】
なお、１列分の画素群１０９Ａ〜１０９Ｄと、画素群１０９Ａ〜１０９Ｄに対応するマイクロバンプ１０８Ａ〜１０８Ｄと、列回路１０５Ａ〜１０５Ｄの対応関係は、図１および図２で示した関係に限定されない。例えば、画素部１０１の一部の列では、マイクロバンプ１０８Ａとマイクロバンプ１０８Ｂを入れ替えてもよい。すなわち、一部の列では、画素群１０９Ａとマイクロバンプ１０８Ｂと列回路１０５Ａが電気的に接続され、画素群１０９Ｂとマイクロバンプ１０８Ａと列回路１０５Ｂが電気的に接続されてもよい。列回路１０５Ａ〜１０５Ｄの第２の基板１２０上の配置についても、各画素群１０９から対応する各列回路１０５までの第１の基板１１０上の列信号線の長さと第２の基板１２０上の列信号線の長さとの和が略同じである関係を保つ範囲で、変更可能である。
【００３９】
次に、図３と図４を参照して、画素２００と列回路１０５の詳細な構成とその制御方法を説明し、本実施形態によって得られる画素信号のオフセット差の低減効果を説明する。
【００４０】
図３は、撮像素子１００の画素２００と列回路１０５の構成例を示す回路図であり、いずれか１つの画素群に含まれる１つの画素２００と、画素２００に対応する１つの列回路１０５のみを示している。
【００４１】
画素２００は、フォトダイオード３１１、転送トランジスタ３１２、フローティングディフュージョン３１３、リセットトランジスタ３１４、増幅トランジスタ３１５、および選択トランジスタ３１６を有する。
【００４２】
フォトダイオード３１１は、光を電荷に変換して蓄積する光電変換部である。転送トランジスタ３１２は、信号パルスＰＴＸに応じて、フォトダイオード３１１により変換された電荷を、フローティングディフュージョン（以下、ＦＤ）３１３に転送する。垂直走査回路部１０２は、行単位の信号パルスＰＴＸを生成する。
【００４３】
ＦＤ３１３は、フォトダイオード３１１から転送された電荷を蓄積し、電荷を静電容量に応じた電圧に変換する。すなわち、フォトダイオード３１１から転送される電荷量をＱ、ＦＤ３１３の静電容量をＣ、ＦＤ３１３の電圧をＶとすると、Ｖ＝Ｑ／Ｃの関係がある。
【００４４】
リセットトランジスタ３１４は、信号パルスＰＲＥＳに応じて、ＦＤ３１３を電源電圧ＶＤＤにリセットする。垂直走査回路部１０２は、行単位の信号パルスＰＲＥＳを生成する。
【００４５】
増幅トランジスタ３１５は、ＦＤ３１３に蓄積されている電荷に基づく電圧を増幅し、アナログ信号（電圧）を出力する。この増幅トランジスタ３１５は、定電流源３２１と共に、ソースフォロワ回路を構成している。
【００４６】
選択トランジスタ３１６は、信号パルスＰＳＥＬに応じて、増幅トランジスタ３１５が出力する信号を、第１の基板１１０上の列信号線２０１に出力する。列信号線２０１は、図２（ａ）の列信号線２０１Ａ〜２０１Ｄに対応する。列信号線２０１に出力された信号は、マイクロバンプ１０８と第２の基板１２０上の列信号線２０２を介して、列回路１０５に入力される。列信号線２０２は、図２（ｂ）の列信号線２０２Ａ〜２０２Ｄに対応する。垂直走査回路部１０２は、行単位の信号パルスＰＳＥＬを生成する。
【００４７】
列回路１０５は、定電流源３２１、サンプルホールドトランジスタ３２２、サンプルホールド容量３２３、比較部３２４、カウンタ３２５、および列メモリ３２６を有する。定電流源３２１は、列信号線２０２に接続される。
【００４８】
サンプルホールド（以下、Ｓ／Ｈ）トランジスタ３２２は、信号パルスＰＳＨに応じて、列信号線２０２の電圧をＳ／Ｈ容量３２３に転送するためのスイッチである。Ｓ／Ｈ容量３２３は、転送された電圧を保持する。信号パルスＰＳＨがハイレベルの場合、Ｓ／Ｈトランジスタ３２２はオン状態となって、列信号線２０２の電圧がＳ／Ｈ容量３２３に保持される。その後、信号パルスＰＳＨがハイレベルからローレベルに変化したタイミングの列信号線２０２の電圧がＳ／Ｈ容量３２３に保持される。
【００４９】
この場合、撮像素子１００は、列信号線２０２が画素２００の出力電圧に応じた電圧まで十分に静定しているように、Ｓ／Ｈ期間を十分確保する。この静定後のＳ／Ｈ容量３２３の電圧は、列信号線２０１および２０２の長さに応じて、画素２００毎に異なる。本実施形態では、撮像素子１００は、図２で説明した構成によって、画素部１０１の全体における各画素２００に接続される列信号線２０１および２０２上の電圧降下の差を小さくできる。
したがって、比較部３２４に入力される画素信号のオフセット差を低減できる。より詳細には、図４を参照しながら後述する。それ故に、「接続部１０４ａまたは１０４ｂから列回路１０５までの列信号線２０２の長さ」は、特に、接続部１０４ａまたは１０４ｂから列回路１０５中のＳ／Ｈトランジスタ３２２の入力部までの長さやＳ／Ｈ容量３２３までの長さを考慮して決めるとよい。
【００５０】
選択トランジスタ３１６のゲート−ソース間容量は、非選択状態（オフ状態）でも列信号線２０１および２０２の寄生容量となるが、本実施形態では、１組の列信号線２０１および２０２に１列中の４つの画素２００だけが接続されるので、この容量成分が小さい。すると、列信号線２０１および２０２のＣＲ時定数に依存する電圧静定時間が短くなり、Ｓ／Ｈ期間が短くなるため、画素信号読み出しの高速化に寄与する。
【００５１】
比較部３２４とカウンタ３２５は、ランプ信号ＲＡＭＰと共に、スロープ比較型のアナログデジタル変換部を構成している。ランプ信号ＲＡＭＰは、時間に対してレベルが変化する三角波の参照信号である。比較部３２４は、Ｓ／Ｈ容量３２３に保持されている電圧と、ランプ信号ＲＡＭＰを比較し、その比較結果を出力する。
カウンタ３２５は、ランプ信号ＲＡＭＰのレベル変化開始から比較部３２４の出力信号が反転するまでの間、クロック信号をカウントし、そのカウント値をアナログデジタル変換出力値として列メモリ３２６に出力する。このカウント値は、Ｓ／Ｈ容量３２３に保持されている電圧をアナログからデジタルに変換したデジタル値である。列メモリ３２６は、カウンタ３２５のアナログデジタル変換出力値を保持する。水平走査回路部１０６は、各列の列メモリ３２６に、列選択パルス信号を順次出力し、列メモリ３２６のデジタル信号をＤＦＥ１０７へ順次出力する。
【００５２】
なお、列回路１０５は、上記構成の他に、アナログゲインアンプをさらに備えていてもよい。この場合、アナログゲインアンプは、列信号線２０２の電圧を増幅し、Ｓ／Ｈ容量３２３は、このアナログゲインアンプの出力電圧を保持する。
【００５３】
図４は、撮像素子１００の制御方法を示すタイミングチャートである。図４では、１水平期間分のタイミングのみを示しているが、実際には、この様なタイミングを行毎に順次繰り返して、画素部１０１の全体の信号が読み出されることになる。
【００５４】
時刻ｔ４０１では、信号パルスＰＳＥＬがローレベルからハイレベルに変化する。すると、選択トランジスタ３１６がオン状態となり、１水平期間分の読み出し駆動が開始する。信号パルスＰＲＥＳはハイレベルであり、リセットトランジスタ３１４は、ＦＤ３１３を電源電圧ＶＤＤにリセットする。増幅トランジスタ３１５の出力電圧が列信号線２０１および２０２に表れる。
【００５５】
時刻ｔ４０２では、信号パルスＰＲＥＳがハイレベルからローレベルに変化する。すると、リセットトランジスタ３１４は、ＦＤ３１３のリセット状態を解除する。
【００５６】
時刻ｔ４０３では、信号パルスＰＴＸとＰＳＨがローレベルからハイレベルに変化する。すると、転送トランジスタ３１２は、フォトダイオード３１１により変換された電荷をＦＤ３１３に転送する。増幅トランジスタ３１５は、ＦＤ３１３に蓄積されている電荷量に基づく電圧を列信号線２０１および２０２に出力する。Ｓ／Ｈトランジスタ３２２は、オン状態となり、列信号線２０２の電圧をＳ／Ｈ容量３２３に転送する。
【００５７】
時刻ｔ４０４では、信号パルスＰＴＸがハイレベルからローレベルに変化する。すると、転送トランジスタ３１２は、ＯＦＦ状態となり、フォトダイオード３１１からＦＤ３１３への電荷転送を終了する。
【００５８】
時刻ｔ４０５では、信号パルスＰＳＨがハイレベルからローレベルに変化する。Ｓ／Ｈ容量３２３には、画素２００の出力電圧に応じた列信号線２０２の電圧が保持される。撮像素子１００は、列信号線２０２が画素２００の出力電圧に応じた電圧に十分静定するように、Ｓ／Ｈ期間（図４における時刻ｔ４０３から時刻ｔ４０５の期間）を確保する。この静定後のＳ／Ｈ容量３２３の電圧は、列信号線２０１および２０２の長さに応じて、画素２００毎に異なる。
本実施形態では、撮像素子１００は、図４中の列信号線電圧の実線で示すように、画素部１０１の全体における各画素２００に接続される列信号線２０１および２０２上の電圧降下の差を小さくできる。そして、比較部３２４に入力される画素信号のオフセット差を低減できる。
【００５９】
例えば、特許文献１の構成において、同じ列にある上端の画素から下端の画素までの列信号線の配線抵抗が１０ｋΩ、画素の増幅トランジスタを駆動する定電流源の電流値が１０μＡである場合を説明する。その場合、電圧降下に伴う画素信号のオフセット差が最大で１０ｋΩ×１０μＡ＝０．１Ｖである。特許文献１の構成では、このオフセット差がシェーディングとなって画質を悪化させる。
これに対して、本実施形態は、特許文献１のような構成に対して、配線抵抗の差が１／４になるので、オフセット差は最大で（１０ｋΩ÷４）×１０μＡ＝０．０２５Ｖである。つまり、本実施形態は、従来の構成に対して、０．１Ｖ−０．０２５Ｖ＝０．０７５Ｖ（７５％）分に相当するシェーディングを低減することができる。
【００６０】
また、１組の列信号線２０１および２０２には、１列の画素のうちの４つの画素２００だけが接続されるので、選択トランジスタ３１６の寄生容量成分が小さい。すると、列信号線２０１および２０２のＣＲ時定数が小さくなり、Ｓ／Ｈ期間が短くなるため、画素信号読み出しの高速化に寄与できる。
【００６１】
時刻ｔ４０６から時刻ｔ４０７の期間では、列回路１０５は、アナログデジタル変換を行う。時刻ｔ４０６では、ランプ信号ＲＡＭＰのレベル変化が開始し、カウンタ３２５は、カウント値のカウントを開始する。比較部３２４は、Ｓ／Ｈ容量３２３の電圧とランプ信号ＲＡＭＰの大小関係が逆転すると、出力信号を反転させる。カウンタ３２５は、比較部３２４の出力信号が反転すると、カウント値のカウントを停止する。このカウント値は、Ｓ／Ｈ容量３２３の電圧をアナログからデジタルに変換したデジタル値である。列メモリ３２６は、カウンタ３２５が出力するカウント値をデジタル値として保持する。
【００６２】
時刻ｔ４０８では、信号パルスＰＲＥＳがローレベルからハイレベルに変化する。すると、リセットトランジスタ３１４は、ＦＤ３１３を電源電圧ＶＤＤにリセットする。
【００６３】
時刻ｔ４０９では、信号レベルＰＳＥＬがハイレベルからローレベルに変化する。すると、選択トランジスタ３１６は、オフ状態となり、１水平期間分の読み出し駆動が終了する。
【００６４】
本実施形態では、第１の基板１１０上の画素部１０１の各列で４つの画素群１０９Ａ〜１０９Ｄを形成し、これらの画素群１０９Ａ〜１０９Ｄと対応する各列で４つの列回路１０５Ａ〜１０５Ｄを第２の基板１２０上に設ける構成を例に説明した。撮像素子１００は、２〜３または５つ以上の画素群を第１の基板１１０上の画素部１０１の各列で形成し、これらの画素群の数に対応する列回路を第２の基板１２０上に設けてもよい。
各列に５つ以上の列回路を設ける構成では、列回路をさらに複数行で並列に動作させると、画素信号の読み出しをより高速化できる。この場合も、第１の基板１１０上の接続部１０３ａの近くの画素群は、第２の基板１２０上の接続部１０４ａから遠い列回路に接続される。一方、第１の基板１１０上の接続部１０３ａの遠くの画素群は、第２の基板１２０上の接続部１０４ａから近い列回路に接続される。これにより、各画素２００の画素信号のオフセット差を低減できる。特に、列に沿った縦並びで列回路を増やして配置すれば、第２の基板１２０上の列信号線２０２の長さの差が画素信号のオフセット差としてより小さくなり、有効である。
【００６５】
撮像素子１００は、画素部１０１の各列の画素２００をより多くの画素群に分けるほど、画素群１つ当たりの画素２００の数は減少する。故に、１つの画素群に含まれる複数の画素２００から、それらに対応する接続部１０３ａまたは１０３ｂまでの列信号線２０１の長さの差がさらに小さくなるため、各画素２００の画素信号のオフセット差をさらに低減できる。また、列信号線２０１および２０２の選択トランジスタ３１６の寄生容量成分がさらに小さくなるので、ＣＲ時定数が小さくなり、Ｓ／Ｈ期間がさらに短くなり、画素信号の読み出しを高速化できる。
【００６６】
本実施形態によれば、撮像素子１００は、各列に、第１の基板１１０の複数の列信号線２０１Ａ〜２０１Ｄと、第２の基板１２０の複数の列信号線２０２Ａ〜２０２Ｄを有する。撮像素子１００は、シェーディング等の画素信号レベルの不均一性を低減し、画素信号を高速に読み出しつつ良好な画質が得られる。
【００６７】
図５は、本実施形態による撮像システム５００の構成例を示す図である。撮像システム５００は、例えばデジタルカメラであり、レンズ部５０１と、レンズ駆動装置５０２と、シャッタ５０３と、シャッタ駆動装置５０４と、図１の撮像素子１００と、信号処理回路５０６とを有する。さらに、撮像システム５００は、タイミング発生部５０７と、メモリ部５０８と、全体制御部５０９と、記録媒体Ｉ／Ｆ部５１０と、記録媒体５１１と、表示部５１２とを有する。
【００６８】
レンズ部５０１は、被写体の光学像を撮像素子１００に結像させるレンズ部である。レンズ駆動装置５０２は、レンズ部５０１のズーム制御、フォーカス制御、絞り制御などを行う。シャッタ５０３は、メカニカルシャッタである。シャッタ駆動装置５０４は、シャッタ５０３を制御する。撮像素子１００は、例えばＣＭＯＳイメージセンサであり、レンズ部５０１により結像された被写体を画像信号に変換する。信号処理回路５０６は、撮像素子１００より出力される画像信号に対して、各種の補正やデータ圧縮等の信号処理を行う。
【００６９】
タイミング発生部５０７は、撮像素子１００および信号処理回路５０６に対して、各種タイミング信号を出力する。メモリ部５０８は、画像データを一時的に記憶する。全体制御部５０９は、各種演算と撮像システム５００の全体を制御する。記録媒体Ｉ／Ｆ部５１０は、記録媒体５１１に対して、記録または読み出しを行うためのインターフェースである。記録媒体５１１は、画像データの記録または読み出しを行う半導体メモリ等の着脱可能な記録媒体である。表示部５１２は、各種情報や画像を表示する。
【００７０】
次に、撮像システム５００の動作について説明する。撮像システム５００は、メイン電源がオンされると、制御系の電源がオンし、更に信号処理回路５０６などの撮像系回路の電源がオンされる。その後、撮像システム５００は、レリーズボタンが押されると、撮影動作を開始し、撮像素子１００が画像信号を生成する。
撮影動作が終了すると、信号処理回路５０６は、撮像素子１００から出力された画像信号に対して、補正演算や画像処理を行う。全体制御部５０９は、信号処理回路５０６が出力する画像データをメモリ部５０８に書き込む。そして、全体制御部５０９は、メモリ部５０８に書き込まれたデータを、記録媒体Ｉ／Ｆ部５１０を介して、記録媒体５１１に記録する。また、全体制御部５０９が外部のコンピュータ等に出力し、そのコンピュータ等が画像の加工を行うことができる。
【００７１】
以上、本発明の好ましい実施形態について説明したが、本発明はこの実施形態に限定されず、その要旨の範囲内で種々の変形および変更が可能である。撮像素子１００は、デジタルカメラ、ビデオカメラの他、スマートフォン、タブレット、工業用カメラ、医療用カメラ、車載カメラ等に適用可能である。
【符号の説明】
【００７２】
１００  撮像素子、１０１  画素部、１０２  垂直走査回路部、１０３ａ，１０３ｂ  接続部、１０４ａ，１０４ｂ  接続部、１０５，１０５Ａ〜１０５Ｆ  列回路、１０６ａ，１０６ｂ  水平走査回路部、１０７  ＤＦＥ、１０８，１０８Ａ〜１０８Ｄ  マイクロバンプ、１０９，１０９Ａ〜１０９Ｄ  画素群、１１０  第１の基板、１２０  第２の基板、２００，２００ｈ〜２００ｋ，２００ｍ〜２００ｐ  画素、２０１，２０１Ａ〜２０１Ｄ，２０２，２０２Ａ〜２０２Ｄ  列信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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