(57)【要約】【課題】ワードラインカットから発生するノットオープンという不良現象を予防できる垂直型半導体装置を提供する。【解決手段】本発明による半導体装置は、セル領域と、延長領域と、を含む基板と、前記セル領域に配置され、前記基板の上面に対して実質的に垂直な第１方向に延長される複数のチャンネル構造体と、前記チャンネル構造体を囲み、前記第１方向に沿って互いに離隔し、前記第１方向と実質的に直交する第２方向に延長される複数のゲート電極層と、前記ゲート電極層を前記第１方向に切断し、前記第２方向に連続して延長される複数のワードラインカットと、を有し、前記ワードラインカットの内の少なくとも１つは、前記第２方向に延長される第１所定領域において同一のレベルに位置する残りのワードラインカットの各面積と異なる面積を有する拡張部を含む拡張ワードラインカットである。【選択図】  図１Ａ
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【特許請求の範囲】
【請求項１】
セル領域と、延長領域と、を含む基板と、
前記セル領域に配置され、前記基板の上面に対して実質的に垂直な第１方向に延長される複数のチャンネル構造体と、
前記チャンネル構造体を囲み、前記第１方向に沿って互いに離隔し、前記第１方向と実質的に直交する第２方向に延長される複数のゲート電極層と、
前記ゲート電極層を前記第１方向に切断し、前記第２方向に連続して延長される複数のワードラインカットと、を有し、
前記ワードラインカットの内の少なくとも１つは、前記第２方向に延長される第１所定領域において同一のレベルに位置する残りのワードラインカットの各面積と異なる面積を有する拡張部を含む拡張ワードラインカットであることを特徴とする半導体装置。
【請求項２】
前記拡張部は、前記第１所定領域において、前記残りのワードラインカットの各面積よりも広い面積を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記拡張部は、前記セル領域内で、前記延長領域に隣接して配置されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記拡張部は、前記セル領域から前記延長領域まで第２方向に延長されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記拡張ワードラインカットは、平面視で、前記第１、第２方向と実質的に直交する第３方向に離隔した前記ゲート電極層の両側壁に隣接して配置されることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記拡張ワードラインカットは、複数の同一の拡張ワードラインカットの内の１つであり、前記拡張ワードラインカットは、前記残りのワードラインカットと前記第２方向に沿って実質的に平行に交互に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記各々のワードラインカットに配置される絶縁性の共通ソースラインスペーサと、
前記各々のワードラインカットに配置される導電性の共通ソースラインと、をさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記拡張部は、前記ゲート電極層の内の最上位レベルに位置する最上位ゲート電極層と同一のレベルに位置する最上位拡張部と、
前記ゲート電極層の内の最下位レベルに位置する最下位ゲート電極層と同一のレベルに位置し、前記最上位拡張部よりも相対的に狭い面積を有する最下位拡張部と、を含むことを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記最下位拡張部は、前記最下位拡張部と同一のレベルに位置する前記ワードラインカットの第２所定領域以外の領域に配置された部分と同一であるか、又はそれよりも広い幅を有することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
基板と、
前記基板の上面に対して実質的に垂直な第１方向に延長される複数のチャンネル構造体と、
前記チャンネル構造体を囲み、前記第１方向に沿って互いに離隔するように階段状に積層され、前記第１方向と実質的に直交する第２方向に延長される複数のゲート電極層と、
前記ゲート電極層を前記第１方向に切断し、前記第２方向に延長される複数のワードラインカットと、
同一の層に配置されたゲート電極層を接続させ、前記ゲート電極層から突出する接続部と、を有し、
前記ワードラインカットは、前記接続部によって分離される分離ワードラインカットと、
拡張部を含む拡張ワードラインカットと、を含むことを特徴とする半導体装置。
【請求項１１】
前記拡張部は、前記第１、第２方向と実質的に直交する第３方向に延長される所定領域に配置され、前記分離ワードラインカットの前記所定領域に配置された部分よりも広い面積を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記拡張ワードラインカットの少なくとも１つは、前記第１、第２方向と実質的に直交する第３方向に前記分離ワードラインカットの間に配置されることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記基板は、複数のセルチャンネル構造体が配置されるセル領域と、階段状の形状で複数のパッド領域が配置される延長領域と、を含み、
前記拡張部は、前記セル領域に配置され、前記接続部は、前記延長領域に配置されることを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記拡張部は、前記セル領域から前記第２方向に前記延長領域まで延長されることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記ゲート電極層は、基板の上面から前記第１方向に順次積層される接地選択ラインと、ワードラインと、ストリング選択ラインと、を含み、
同一の層に配置されたストリング選択ラインは、互いに分離されて延長され、
同一の層に配置されたワードラインは、前記接続部によって互いに接続されて延長されることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記拡張部は、平面視で、前記ストリング選択ラインの前記パッド領域まで延長されることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記ストリング選択ラインと同一のレベルに位置する拡張部は、前記接地選択ラインと同一のレベルに位置する拡張部よりも相対的に広い面積を有することを特徴とする請求項１５に記載の半導体装置。
【請求項１８】
前記接地選択ラインと同一のレベルに位置する拡張部は、前記分離ワードラインカットにおいて前記ストリング選択ラインと同一のレベルに位置し、前記第１、第２方向と実質的に垂直な第３方向に沿って前記拡張部と対応する部分の面積と同一であるか、又はそれよりも広い面積を有することを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記基板は、セルチャンネル構造体が配置されるセル領域と、前記ゲート電極層に接続されるコンタクトが配置される延長領域と、を含み、
前記分離ワードラインカットは、前記接続部を中心に前記セル領域に向かって前記第２方向に延長される第１分離ワードラインカットと、前記接続部を中心に前記延長領域に向かって前記第２方向に延長される第２分離ワードラインカットと、を含み、
前記拡張部は、前記第２方向に前記第１分離ワードラインカットと対応する位置に配置されることを特徴とする請求項１０に記載の半導体装置。
【請求項２０】
基板と、
前記基板の上面に対して実質的に垂直な第１方向に延長される複数のチャンネル構造体と、
前記チャンネル構造体を囲み、前記第１方向に沿って互いに離隔し、前記第１方向と実質的に垂直な第２方向に延長されるゲート電極層と、
前記ゲート電極層を前記第１方向に切断し、前記第２方向に延長される複数の共通ソースラインと、
同一の層に配置されたゲート電極層を接続させ、前記ゲート電極層から突出する接続部と、を有し、
前記共通ソースラインの内の少なくとも１つは、前記接続部によって分離され、
前記少なくとも１つの共通ソースラインの幅は、前記第２方向に沿って徐々に広くなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、垂直方向にゲート電極層が積層され、ワードラインカットを含む垂直型半導体装置に関する。
【背景技術】
【０００２】
近年、メモリ装置の高集積化のために、基板の表面から垂直にメモリセルが積層される垂直型メモリ装置が開発されている。
垂直型メモリ装置では、基板の上面から垂直に突出した柱又はシリンダ状のチャンネルが備えられ、チャンネルに接する複数のゲートライン及び絶縁膜が積層される。
垂直型メモリ装置の容量をより高めるために、垂直方向にさらに多いゲートライン及び絶縁膜を積層させることが課題として開発が進められている。
【０００３】
しかしながら、垂直方向にさらに多いゲートライン及び絶縁膜を積層させることで、ワードラインカットから発生するノットオープン（ＮＯＴ−ＯＰＥＮ）という不良現象が発生する可能性が存在するという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７，６７９，１３３号明細書
【特許文献２】米国特許第８，５５３，４６６号明細書
【特許文献３】米国特許第８，６５４，５８７号明細書
【特許文献４】米国特許第８，５５９，２３５号明細書
【特許文献５】米国特許出願公開第２０１１／０２３３６４８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は上記従来の垂直型メモリ装置における問題点に鑑みてなされたものであって、本発明の目的は、ワードラインカットから発生するノットオープン（ＮＯＴ−ＯＰＥＮ）という不良現象を予防できる垂直型半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明による半導体装置は、セル領域と、延長領域と、を含む基板と、前記セル領域に配置され、前記基板の上面に対して実質的に垂直な第１方向に延長される複数のチャンネル構造体と、前記チャンネル構造体を囲み、前記第１方向に沿って互いに離隔し、前記第１方向と実質的に直交する第２方向に延長される複数のゲート電極層と、前記ゲート電極層を前記第１方向に切断し、前記第２方向に連続して延長される複数のワードラインカットと、を有し、前記ワードラインカットの内の少なくとも１つは、前記第２方向に延長される第１所定領域において同一のレベルに位置する残りのワードラインカットの各面積と異なる面積を有する拡張部を含む拡張ワードラインカットであることを特徴とする。
【０００７】
また、上記目的を達成するためになされた本発明による半導体装置は、基板と、前記基板の上面に対して実質的に垂直な第１方向に延長される複数のチャンネル構造体と、前記チャンネル構造体を囲み、前記第１方向に沿って互いに離隔するように階段状に積層され、前記第１方向と実質的に直交する第２方向に延長される複数のゲート電極層と、前記ゲート電極層を前記第１方向に切断し、前記第２方向に延長される複数のワードラインカットと、同一の層に配置されたゲート電極層を接続させ、前記ゲート電極層から突出する接続部と、を有し、前記ワードラインカットは、前記接続部によって分離される分離ワードラインカットと、拡張部を含む拡張ワードラインカットと、を含むことを特徴とする。
【０００８】
また、上記目的を達成するためになされた本発明による半導体装置は、基板と、前記基板の上面に対して実質的に垂直な第１方向に延長される複数のチャンネル構造体と、前記チャンネル構造体を囲み、前記第１方向に沿って互いに離隔し、前記第１方向と実質的に垂直な第２方向に延長されるゲート電極層と、前記ゲート電極層を前記第１方向に切断し、前記第２方向に延長される複数の共通ソースラインと、同一の層に配置されたゲート電極層を接続させ、前記ゲート電極層から突出する接続部と、を有し、前記共通ソースラインの内の少なくとも１つは、前記接続部によって分離され、前記少なくとも１つの共通ソースラインの幅は、前記第２方向に沿って徐々に広くなることを特徴とする。
【発明の効果】
【０００９】
本発明に係る半導体装置によれば、同一の層に形成される複数のワードラインが接続部によって互いに接続され、半導体装置はワードラインカットを形成する工程の際、接続部によってローディング（Ｌｏａｄｉｎｇ）の影響を受ける位置に拡張部を含むことで、ノットオープン現象を予防できる。
これにより、接続部を介して半導体装置のコンタクト及び／又は配線構造物を減少させて、半導体装置の容量及び集積度を増加させると共に、半導体装置の信頼度を向上させることができるという効果ある。
また、ワードラインカットの面積全体を増加させることなく、拡張部の面積のみ増加させることで、ワードラインカットとチャンネルとの全体的な離隔距離を確保して、半導体装置の信頼度を確保できるという効果ある。
【図面の簡単な説明】
【００１０】
【図１Ａ】本発明の第１の実施形態による半導体装置の概略レイアウトを示す平面図である。
【図１Ｂ】本発明の第２の実施形態による半導体装置の概略レイアウトを示す平面図である。
【図２】図１ＡのＩ−Ｉ’線に沿った断面図である。
【図３】図１ＡのＩＩ−ＩＩ’線に沿った断面図である。
【図４】図１ＡのＩＩＩ−ＩＩＩ’線に沿った断面図である。
【図５】図３のＥ領域の拡大図である。
【図６】図１Ａに示したゲート電極層の一部を示す平面図である。
【図７】図１Ａに示したゲート電極層の一部を示す平面図である。
【図８Ａ】図１Ａに示したゲート電極層の一部を示す平面図である。
【図８Ｂ】図１Ａに示したゲート電極層の一部を示す平面図である。
【図９Ａ】本発明の第３の実施形態による半導体装置の概略レイアウトを示す平面図である。
【図９Ｂ】図９ＡのＦ領域の斜視図である。
【図１０】図９ＡのＩＶ−ＩＶ’線に沿った断面図である。
【図１１】図９ＡのＶ−Ｖ’線に沿った断面図である。
【図１２】本発明の第４の実施形態による半導体装置の概略レイアウトを示す平面図である。
【発明を実施するための形態】
【００１１】
次に、本発明に係る半導体装置を実施するための形態の具体例を図面を参照しながら説明する。
【００１２】
同一の図面符号は、添付の図面全般にわたって同一の構成要素を指称する。
文脈において明らかに他のものを示さない限り、各々の例示的な実施形態における特徴又は態様に関する説明は、一般に他の例示的な実施形態における他の類似する特徴又は態様に対して利用可能であると考慮すべきである。
本明細書で用いる単数は、文脈上、特に指示しない限り、複数を含む。
本明細書において、「下に」、「下」、「上に」、「上」などの空間的に相対的な用語は、１つの要素又は特徴と、図面に示した他の要素又は特徴との関係を容易に説明するために用いる。
空間的に相対的な用語は、図面に示した方位に加えて、装置の使用又は動作の際に相違する方位を含むように意図していると解釈される。
例えば、図面の装置が向きを変えると、他の構成要素又は特徴の「上に」あると記述していた構成要素は、他の構成要素又は特徴の「下に」あることになる。
従って、「上に」という例示的な用語は、「上」と「下」の方向を全て含む。
領域及び層などの構成要素が他の構成要素の「上に」、「接続される」、「結合される」、又は「隣接する」と言及する場合、それは、他の構成要素に直接接続される、結合される、隣接する、又は介在する。
また、１つの構成要素が２つの構成要素の間にあると言及する場合、１つの構成要素は、２つの構成要素の間の唯一の構成要素であるか、或いは、２つの構成要素の間に１つ以上の介在する構成要素が存在すると解釈できる。
【００１３】
図１Ａ、図１Ｂは、本発明の第１及び第２の実施形態による半導体装置の概略レイアウトを示す平面図であり、図２は、図１ＡのＩ−Ｉ’線に沿った断面図であり、図３は、図１ＡのＩＩ−ＩＩ’線に沿った断面図であり、図４は、図１ＡのＩＩＩ−ＩＩＩ’線に沿った断面図であり、図５は、図３のＥ領域の拡大図である。
【００１４】
図１Ａを参照すると、半導体装置１００は、メモリセルが形成されるセル領域ＣＥＬと、メモリセルを配線と接続するための延長領域ＥＸＴと、を含む。
図１Ａは、セル領域ＣＥＬの一部を示している。
延長領域ＥＸＴは、セル領域ＣＥＬの一側に配置されていることを図に示しているが、本発明はこれに限定されない。
例えば、一実施形態において、延長領域ＥＸＴは、セル領域ＣＥＬの両側に配置される。
一方、周辺の回路領域が延長領域ＥＸＴの外側に配置され、周辺の回路領域には、駆動回路、読取り／書込み回路及び制御回路を構成する複数のトランジスタが配置される。
或いは、周辺の回路領域は、セル領域ＣＥＬと延長領域ＥＸＴの下部にも配置される。
【００１５】
図１Ａ、図１Ｂ、及び図２〜図４を参照すると、半導体装置１００は、基板１０１、ゲート構造体ＧＳ、セルチャンネル構造体ＣＨ、ダミーチャンネル構造体ＤＣＨ、ワードラインカットＷＬＣ、共通ソースライン５０、絶縁スペーサ５３、コンタクトＣＮＴ、分離絶縁パターンＳＳＣ、モールド絶縁層４０、上部絶縁層（４１、４２、４３、４４）、ビットラインＢＬ、及び接続ラインＣＬを含む。
【００１６】
基板１０１は、半導体基板である。
例えば、基板１０１は、シリコンウェハ、エピタキシャル成長したＳｉＧｅウェハ、又はＳＯＩウェハを含む。
ゲート構造体ＧＳが基板１０１上に配置される。
ゲート構造体ＧＳは、ゲート電極層１０（１０ａ〜１０ｌ）と層間絶縁層２０とが基板に実質的に垂直な方向に交互に繰り返して積層され形成される。
ゲート電極層１０は、層間絶縁層２０によって互いに電気的に分離される。
【００１７】
ここで、第１構成要素が第２構成要素又は一方向と実質的に垂直（又は直交する）又は平行な方向に延長されると説明している場合、第１構成要素は、第２構成要素又は一方向と正確に垂直又は平行な方向に延長されるか、或いは、当業者が理解できるように、測定誤差内で第２構成要素又は一方向におおよそ垂直又は平行な方向に延長されると理解できる。
【００１８】
ゲート電極層１０は、層間絶縁層２０と共にペア（ｐａｉｒ）をなし、第１方向に沿って互いに異なる長さに延長され、段差を有するパッド領域ＰＡＤを提供する。
一実施形態において、パッド領域ＰＡＤは、第１方向に沿って階段構造を形成する。
パッド領域ＰＡＤには、コンタクトＣＮＴが接続される。
セルチャンネル構造体ＣＨは、基板１０１の上面に実質的に垂直な第１方向に延長される。
【００１９】
ゲート電極層１０は、基板１０１と最も近い最下位の接地選択ラインＧＳＬ、接地選択ラインＧＳＬ上に配置されるワードラインＷＬ（１０ｂ〜１０ｊ）、ワードラインＷＬ上に配置されるストリング選択ラインＳＳＬを提供する。
接地選択ラインＧＳＬとストリング選択ラインＳＳＬは、各々多層構造である。
ゲート電極層１０は、基板１０１と最も遠い最上位ワードライン１０ｊとストリング選択ラインＳＳＬ（１０ｋ）との間、及び／又は基板１０１と最も近い最下位ワードライン１０ｂと接地選択ラインＧＳＬ（１０ａ）との間にダミーワードラインをさらに含む。
ゲート電極層１０は、例えば、タングステン、銅、又は金属シリサイドなどの金属物質を含む。
層間絶縁層２０は、シリコン酸化物、シリコン酸炭化物、又はシリコン酸窒化物などの酸化物系の物質を含む。
【００２０】
セルチャンネル構造体ＣＨは、セル領域ＣＥＬにおいて、基板１０１上の上面に対して実質的に垂直に延長され、ゲート電極層１０と層間絶縁層２０を貫通する。
セルチャンネル構造体ＣＨは、第２方向に沿って配列されてパッド行が定義され、複数のパッド行が第３方向に沿って配列される。
セルチャンネル構造体ＣＨは、平面上にジグザグ状に配置される。
一実施形態において、セルチャンネル構造体ＣＨと基板１０１の上面との間には、半導体パターンがさらに備えられる。
半導体パターンは、例えば、単結晶シリコン又はポリシリコンを含む。
【００２１】
本明細書において、「第１」、「第２」、「第３」などの用語は、１つの構成要素を他の構成要素と区別するために用い、構成要素は、これらの用語により限定されない。
従って、例示的な実施形態における「第１」の構成は、他の例示的な実施形態における「第２」の構成として説明できる。
【００２２】
ゲート電極層１０は、セルチャンネル構造体ＣＨを囲む。
また、ゲート電極層１０は、第１方向に互いに離隔する。
さらに、ゲート電極層１０は、第１方向と実質的に垂直な第２方向に延長される。
【００２３】
図５を参照すると、セルチャンネル構造体ＣＨは、チャンネル３１と、誘電膜構造物３２と、埋め込み絶縁パターン３３と、を含む。
チャンネル３１は、内部が中空のシリンダ（ｃｙｌｉｎｄｅｒ）状又はカップ状を有する。
例えば、チャンネル３１は、開放された内部空間を形成する外部表面を含む。
チャンネル３１は、ポリシリコン又は単結晶シリコンを含み、一部の領域にホウ素（Ｂ）などのｐ型不純物を含む。
埋め込み絶縁パターン３３は、チャンネルの内部空間にピラー（ｐｉｌｌａｒ）状又は中実の円柱状に配置される。
【００２４】
一実施形態において、埋め込み絶縁パターン３３は、チャンネル３１の内部空間を満たす。
埋め込み絶縁パターン３３は、シリコン酸化物などの絶縁物質を含む。
一実施形態において、チャンネル３１は、ピラー状又は中実の円柱状を有する。
例えば、チャンネル３１は、開放された内部空間を含まない。
この場合、埋め込み絶縁パータン３３は省略される。
誘電膜構造物３２は、チャンネルの外側壁を囲み、実質的にストロー（ｓｔｒａｗ）状又はシリンダシェル（ｓｈｅｌｌ）状を有する。
【００２５】
誘電膜構造物３２は、チャンネル３１の外側壁から順次積層されたトンネル絶縁膜３２Ｔと、電荷保存膜３２Ｅと、ブロッキング膜３２Ｂと、を含む。
ブロッキング膜３２Ｂは、シリコン酸化物、ハフニウム酸化物、又はアルミニウム酸化物などの金属酸化物を含む。
電荷保存膜３２Ｅは、シリコン窒化物などの窒化物又は金属酸化物を含み、トンネル絶縁膜３２Ｔは、シリコン酸化物などの酸化物を含む。
一実施形態において、誘電膜構造物３２は、酸化膜−窒化膜−酸化膜が順次積層されたＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）積層構造を有する。
【００２６】
一実施形態において、ゲート構造体ＧＳは、ゲート電極層１０の外壁を囲むインタフェースパターン３２ＢＫ２をさらに含む。
例えば、インタフェースパターン３２ＢＫ２は、アルミニウム酸化物などの金属酸化物、及び／又はタングステン窒化物、チタン窒化物、タンタル窒化物などの金属窒化物を含む。
【００２７】
図１Ａ、図１Ｂ、及び図２〜図４を再度参照すると、セルチャンネル構造体ＣＨ上には、パッド３４が形成される。
パッド３４は、例えば、ビットラインＢＬと電気的に接続され、チェンネル３１内に電荷を移動させるソース／ドレインとして機能する。
パッド３４は、ポリシリコン又は単結晶シリコンを含み、例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物をさらに含む。
【００２８】
ダミーチャンネル構造体ＤＣＨは、延長領域ＥＸＴにおいて、基板１０１の上面に実質的に垂直な方向に沿って延長され、ゲート電極層１０とモールド絶縁層４０を貫通する。
ダミーチャンネル構造体ＤＣＨは、セルチャンネル構造体ＣＨと類似する構造を有する。
ダミーチャンネル構造体ＤＣＨは、セルチャンネル構造体ＣＨとは異なり、ビットラインＢＬと電気的に絶縁される。
ダミーチャンネル構造体ＤＣＨは、製造工程において構造的安定性を確保するために提供される。
即ち、一実施形態において、セルチャンネル構造体ＣＨは、ビットラインＢＬに電気的に接続され、ダミーチャンネル構造体ＤＣＨは、ビットラインＢＬに電気的に接続されることなく、構造的安定性を提供する。
【００２９】
ワードラインカットＷＬＣは、第３方向に実質的に互いに平行に配置される。
例えば、ワードラインカットＷＬＣは、第３方向に互いに隣接して配置される。
ワードラインカットＷＬＣの内の少なくとも一部は、互いに同一の形状を有し、第３方向に互いに対応する部分同士は、同一の第３方向の幅を有する。
【００３０】
ワードラインカットＷＬＣは、第２方向に延長され、ゲート構造体ＧＳとモールド絶縁層４０を第２方向に切断する。
例えば、ワードラインカットＷＬＣは、長さ方向が第２方向に延長される。
ワードラインカットＷＬＣは、第２方向に連続して延長される。
例えば、ワードラインカットＷＬＣは、内部に隙間や開口なく連続して第２方向に延長される。
ワードラインカットＷＬＣによって、ゲート電極層１０と層間絶縁層２０は、複数のブロック（ＢＫ１、ＢＫ２）に区分される。
各ブロック（ＢＫ１、ＢＫ２）内において、ワードラインを提供するゲート電極層１０は、ワードラインカットＷＬＣによって２つの単位電極（ＵＡ１、ＵＡ２）及び（ＵＡ３、ＵＡ４）に分離される。
例えば、１つの単位電極には、９個のチャンネル行が配置される。
ワードラインカットＷＬＣは、ゲート電極層１０を第１方向に切断する。
【００３１】
一実施形態において、同一の拡張ワードラインカットＷＬＣ１は、第２方向の拡張ワードラインカットＷＬＣ１以外の残りのワードラインカットＷＬＣと実質的に平行に交互に配置される。
ワードラインカットＷＬＣ内に共通ソースライン５０が配置される。
共通ソースライン５０の側壁上には絶縁スペーサ５３が形成され、共通ソースライン５０と共に第２方向に延長される。
共通ソースライン５０は、基板１０１のソース領域と接続される。
ソース領域は、特定の導電型不純物を基板１０１に注入することで形成され、例えば、ｎ型不純物でドーピングされた領域である。
【００３２】
分離絶縁パターンＳＳＣは、ゲート電極層１０の内の上部に配置された一部のゲート電極層１０を第３方向に分離する。
例えば、分離絶縁パターンＳＳＣは、２つの最上位ゲート電極層（１０ｋ、１０ｌ）を第３方向に分離する。
分離絶縁パターンＳＳＣは、１つの単位電極（ＵＡ１、ＵＡ２、ＵＡ３、ＵＡ４）を２つの下部単位電極に分離する。
２つの単位電極（ＵＡ１、ＵＡ２）及び（ＵＡ３、ＵＡ４）を含む各ブロック（ＢＫ１、ＢＫ２）は、４つの下部単位電極を含む。
互いに分離される４つの下部単位電極は、各々のブロック（ＢＫ１、ＢＫ２）に４つのストリング選択ラインＳＳＬを提供する。
【００３３】
コンタクトＣＮＴを延長領域ＥＸＴに配置する。
コンタクトＣＮＴは、モールド絶縁層４０と層間絶縁層２０を貫通してゲート電極層１０のパッド領域ＰＡＤに各々接続される。
図１Ａには、各々のパッド領域ＰＡＤ毎にコンタクトＣＮＴが配置されているが、本発明はこれに限定されることなく、一部のコンタクトＣＮＴを省略できる。
従って、一実施形態において、一部のパッド領域ＰＡＤには、その中にコンタクトＣＮＴを配置し、１つ以上のパッド領域ＰＡＤには、その中にコンタクトＣＮＴを配置しないこともできる。
【００３４】
ワードラインカットＷＬＣは、少なくとも１つの第１ワードラインカットＷＬＣ１を含み、複数の第２ワードラインカットＷＬＣ２を含む。
第１ワードラインカットＷＬＣ１は、一部の領域において第３方向の幅が拡張した拡張部６０を含む。
例えば、第１ワードラインカットＷＬＣ１は、長さ方向が第２方向に延長され、その幅は第３方向に延長される。
第１ワードラインカットＷＬＣ１は、第１ワードラインカットＷＬＣ１の残りの部分と異なる幅を有する拡張部６０を除き、第２方向に実質的に同一の幅を有する。
例えば、拡張部６０の第３方向の幅は、第１ワードラインカットＷＬＣ１の残りの部分における第３方向の幅よりも大きい。
【００３５】
一実施形態において、多数の第１ワードラインカットＷＬＣ１の拡張部６０は、第３方向に互いに整列する（ａｌｉｇｎｅｄ）。
一実施形態において、拡張部６０は、セル領域ＣＥＬ内において、延長領域ＥＸＴに近い領域に配置される。
例えば、拡張部６０は、延長領域ＥＸＴに隣接したセル領域ＣＥＬに配置される。
セル領域ＣＥＬ内で拡張部６０が配置された領域は、延長領域ＥＸＴに直接隣接するか、又は該当領域と延長領域ＥＸＴとの間に空間が存在する。
以下では、第１ワードラインカットＷＬＣ１を拡張ワードラインカットＷＬＣ１とも呼称する。
【００３６】
ここで、２つ以上の要素若しくは値が実質的に同一であるか、又はほぼ同一であると記述する場合、要素若しくは値は、互いに同一であるか、又は互いに区別できない。
或いは、互いに区別可能であるが、当該分野の通常の技術者が理解するように機能的に互いに同一である。
例えば、２つ以上の要素若しくは値が実質的に同一であるか、又はほぼ同一であるが、互いに一致しない場合、２つ以上の要素若しくは値は、当該分野の通常の技術者が測定誤差と理解できる範囲で、ほぼ同一であるか、又は同一である。
【００３７】
一実施形態において、拡張部６０を含む第１ワードラインカットＷＬＣ１は、図１Ａに示すように、ゲート構造体ＧＳの両側壁に隣接して配置される。
ゲート構造体ＧＳの両側壁に隣接して配置されるワードラインカットＷＬＣは、ノットオープン（ＮＯＴ−ＯＰＥＮ）が発生しやすい。
ノットオープン現象は、ワードラインカットＷＬＣが隣接した構造体の間に開口（又は、空間）を提供しようとするが、製造工程の間及び／又は製造工程の後、開口（又は、空間）が形成されなかったり、維持されない現象をいう。
【００３８】
図１Ａには、１つの拡張ワードラインカットＷＬＣ１がゲート構造体ＧＳの両側壁に各々配置されているが、本発明はこれに限定されない。
拡張ワードラインカットＷＬＣ１は、第３方向に沿って一定の規則により配列されてもよく、不規則なパターンにより配置されてもよい。
例えば、図１Ｂを参照すると、半導体装置において、拡張部６０を含む拡張ワードラインカットＷＬＣ１、及び拡張部６０を含んでいない第２ワードラインカットＷＬＣ２は、第３方向に交互に平行に配置される。
一実施形態において、平面視で、拡張ワードラインカットＷＬＣ１は、第２方向と実質的に垂直な第３方向に互いに離隔した各ゲート電極層１０の両側壁に隣接して配置される。
【００３９】
一実施形態において、共通ソースライン５０は、少なくとも１つの第１共通ソースライン５１と、複数の第２共通ソースライン５２と、を含む。
第１共通ソースライン５１は、第１ワードラインカットＷＬＣ１内に配置され、第２共通ソースライン５２は、第２ワードラインカットＷＬＣ２内に配置される。
第１共通ソースライン５１は、所定の位置において、他の共通ソースライン５０と異なる面積（又は、第３方向の幅）を有する拡張パターンを含む。
【００４０】
一実施形態において、第１ワードラインカットＷＬＣ１の拡張部６０と拡張部６０内に配置される第１共通ソースライン５１の拡張パターンは、セル領域ＣＥＬと延長領域ＥＸＴとが接する付近に配置される。
第１ワードラインカットＷＬＣ１の拡張部６０が形成される位置は、ワードラインカットＷＬＣを形成するエッチング工程の過程においてノットオープンが発生しやすい位置である。
【００４１】
図６、図７、図８Ａ、及び図８Ｂは、図１Ａに示したゲート電極層の一部を示す平面図である。
図１Ａ、図１Ｂ、図２〜図７、図８Ａ、及び図８Ｂにおける同一の参照符号は、同一の構成要素を示し、以下では、説明の簡略化のために、これらについて重複した説明は省略する。
【００４２】
図６を参照すると、ワードラインカット（ＷＬＣ１ｌ、ＷＬＣ２ｌ）、ワードラインカット（ＷＬＣ１ｌ、ＷＬＣ２ｌ）内に配置される共通ソースライン５０、及び分離絶縁パターンＳＳＣは、ストリング選択ラインＳＳＬとして提供される最上位ゲート電極層１０ｌを複数の下部単位電極（１１ｌ、１２ｌ、１３ｌ）に区分する。
一実施形態において、拡張ワードラインカットＷＬＣ１は、第３方向の幅が互いに異なる第１部分と第２部分とを含む。
例えば、第１部分は、相対的に狭い第１幅Ｗ１を有し、第２部分は、相対的に広い第２幅Ｗ２を有する。
例えば、第１幅Ｗ１は、第２幅Ｗ２よりも小さい。
第２幅Ｗ２を有する第２部分は、前述の拡張部６０に対応する。
【００４３】
ゲート構造体ＧＳにおいて、第１部分が配置される領域を第１領域、第２部分が配置される領域を第２領域と区分する。
例えば、第２幅Ｗ２を有する拡張ワードラインカットＷＬＣ１の第２部分（例えば、拡張部６０）は、第２領域に配置され、拡張ワードラインカットＷＬＣ１の第１幅Ｗ１を有する残りの部分は、第１領域に配置される。
第１部分の第１幅Ｗ１（又は、第１部分の面積）は、拡張部６０を含んでいない他の（第２）ワードラインカットＷＬＣ２の第１領域に配置された部分の幅Ｗｋｌ（又は、その面積）と実質的に同一である。
第２部分の第２幅Ｗ２（又は、第２部分の面積）は、他の（第２）ワードラインカットＷＬＣ２の第２領域に配置された部分の幅Ｗｋｌ（又は、その面積）と異なる。
例えば、拡張ワードラインカットＷＬＣ１の第２部分の面積は、他の（第２）ワードラインカットＷＬＣ２の第２部分と第３方向に対応する部分の面積よりも相対的に広い。
【００４４】
一実施形態において、最上位の拡張ワードラインカットＷＬＣ１は、ゲート電極層１０のうちの最上位に位置する最上位のゲート電極層１０と同一のレベルに位置する最上位の拡張部６０を含む。
また、最下位の拡張ワードラインカットＷＬＣ１は、ゲート電極層１０の内の最下位レベルに位置する最下位のゲート電極層１０と同一のレベルに位置し、最上位の拡張部６０よりも相対的に小さい領域を有する。
最下位の拡張部６０は、最下位の拡張部６０と同一のレベルに位置するワードラインカットＷＬＣの所定領域を除く領域に配置された部分の幅よりも大きいか、又は同一の幅を有する。
【００４５】
図７を参照すると、ワードラインカット（ＷＬＣ１ｋ、ＷＬＣ２ｋ）、共通ソースライン５０、及び分離絶縁パターンＳＳＣは、ストリング選択ラインＳＳＬとして提供される上部ゲート電極層１０ｋを複数の下部単位電極（１１ｋ、１２ｋ、１３ｋ）に区分する。
図６のように、拡張ワードラインカットＷＬＣ１ｋは、第３方向の幅が互いに異なる第３部分と第４部分とを含む。
第３部分は第１領域に配置され、第４部分は第２領域に配置される。
第４幅を有する第４部分は、前述の拡張部６０に対応する。
第３部分は、相対的に狭い第３幅Ｗ３を有し、第４部分は、相対的に広い第４幅Ｗ４を有する。
例えば、第３幅Ｗ３は、第４幅Ｗ４よりも小さい。
図６及び図７を参照すると、Ｗ４／Ｗ３の値は、Ｗ２／Ｗ１の値と実質的に同一であるか、又はそれよりも小さい。
【００４６】
図１Ａ及び図８Ａを参照すると、ワードラインカット（ＷＬＣ１ａ、ＷＬＣ２ａ）、共通ソースライン５０は、接地選択ラインＧＳＬとして提供される最下位ゲート電極層１０ａを複数の単位電極ＵＡ１（１１ａ）、ＵＡ２に区分する。
一実施形態において、拡張ワードラインカットＷＬＣ１ａは、第３方向の幅が互いに異なる第５部分と第６部分とを含む。
第５部分は第１領域に配置され、第６部分は第２領域に配置される。
例えば、第５部分は、相対的に狭い第５幅Ｗ５を有し、第６部分は、相対的に広い第６幅Ｗ６を有する。
第６幅Ｗ６を有する第６部分は、前述の拡張部６０に対応する。
第５幅Ｗ５は、第６幅Ｗ６よりも小さい。
第５幅Ｗ５は、第１幅Ｗ１（図６参照）及び／又は第３幅Ｗ３（図７参照）と実質的に同一であるか、又はそれよりも狭い。
第６幅Ｗ６は、第２幅Ｗ２（図６参照）及び／又は第４幅Ｗ４（図７参照）よりも狭い。
第５幅Ｗ５は、（第２）ワードラインカットＷＬＣ２ａの幅Ｗｋａと実質的に同一である。
図６及び図８Ａを参照すると、Ｗ６／Ｗ５の値は、Ｗ２／Ｗ１よりも小さい。
【００４７】
図８Ｂを参照すると、一実施形態において、最下位ゲート電極層１１ａと同一のレベルに位置する拡張ワードラインカットＷＬＣ１ａは、第１領域に配置される部分の幅Ｗ７と第２領域に配置される部分の幅Ｗ８が実質的に同一である。
第７幅Ｗ７と第８幅Ｗ８は、（第２）ワードラインカットＷＬＣ２ａの幅Ｗｋａと実質的に同一である。
【００４８】
図９Ａは、本発明の第３の実施形態による半導体装置の概略レイアウトを示す平面図であり、図９Ｂは、図９ＡのＦ領域の斜視図であり、図１０は、図９ＡのＩＶ−ＩＶ’線に沿った断面図であり、図１１は、図９ＡのＶ−Ｖ’線に沿った断面図である。
図９Ｂでは、説明の便宜のために、図９ＡのＦ領域に示した構成要素の一部を省略する。
図１Ａ、図１Ｂ、図２〜図７、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０、及び図１１における同一の参照符号は、同一の構成要素を示し、以下では、説明の簡略化のために、これらについて重複した説明を省略する。
【００４９】
図９Ａ、図９Ｂ、図１０、及び図１１を参照すると、半導体装置は、ゲート構造体ＧＳ、接続部７０、セルチャンネル構造体ＣＨ、ダミーチャンネル構造体ＤＣＨ、拡張ワードラインカットＷＬＣ１、分離ワードラインカットＷＬＣ３、共通ソースライン５０、及びコンタクトＣＮＴを含む。
【００５０】
一実施形態において、ゲート構造体ＧＳは、ゲート電極層１０と層間絶縁層２０とが基板１０１に実質的に垂直な第１方向に交互に積層されて形成される。
ゲート構造体ＧＳは、第２方向に沿って延長されるワードラインカット（ＷＬＣ１、ＷＬＣ３）によって複数のブロック（ＢＫ１、ＢＫ２）に区分される。
ワードラインカット（ＷＬＣ１、ＷＬＣ３）内には、共通ソースライン５０と絶縁スペーサ５３とが配置される。
【００５１】
ゲート電極層１０は、層間絶縁層２０と共にペアをなし、第２方向に沿って互いに異なる長さに延長され、段差を有するパッド領域ＰＡＤ（ＰＡＤ１〜ＰＡＤ４）を提供する。
パッド領域ＰＡＤの内の一部は、第２方向及び第３方向の両方において段差を有する。
パッド領域ＰＡＤは、第２方向に沿って第１階段構造を形成する。
図９Ｂ及び図１１に示すように、第３パッド領域ＰＡＤ３は、隣接した他の第３パッド領域ＰＡＤ３と段差を有し、第３方向に沿って第２階段構造を形成する。
第４パッド領域ＰＡＤ４も、隣接した他の第４パッド領域ＰＡＤ４と段差を有し、第３方向に沿って第２階段構造を形成する。
【００５２】
ゲート構造体ＧＳは、第１ブロックＢＫ１と第２ブロックＢＫ２とを含む。
第１ブロックＢＫ１と第２ブロックＢＫ２は、複数のパッド領域ＰＡＤの構造が互いに鏡対称である。
一実施形態において、第１ブロックＢＫ１と第２ブロックＢＫ２は、パッド領域ＰＡＤの構造が同一である。
【００５３】
分離ワードラインカットＷＬＣ３は、第１分離ワードラインカットＷＬＣ３ａと第２分離ワードラインカットＷＬＣ３ｂとを含む。
第１分離ワードラインカットＷＬＣ３ａと第２分離ワードラインカットＷＬＣ３ｂとの間に接続部７０が配置される。
第１分離ワードラインカットＷＬＣ３ａは、接続部７０から第２方向に沿ってセル領域ＣＥＬに長く延長され、第２分離ワードラインカットＷＬＣ３ｂは、接続部７０から第２方向に沿って延長領域ＥＸＴに長く延長される。
拡張ワードラインカットＷＬＣ１は、第２方向に隣接した２つの分離ワードラインカット（例えば、第１分離ワードラインカットＷＬＣ３ａ及び第２分離ワードラインカットＷＬＣ３ｂ）との間に配置される。
【００５４】
接続部７０は、分離ワードラインカットＷＬＣ３を第１分離ワードラインカットＷＬＣ３ａと第２分離ワードラインカットＷＬＣ３ｂに区分する。
接続部７０は、第２方向に延長されるゲート電極層（１０ａ〜１０ｊ）から第３方向に突出して形成される。
接続部７０は、ゲート電極層（１０ａ〜１０ｊ）の内の同一のレベルに位置する２つの単位電極（ＵＡ１、ＵＡ２）及び（ＵＡ３、ＵＡ４）を互いに接続させる。
一実施形態において、接続部７０は、平面視で、第３方向に沿って第２パッド領域ＰＡＤ２に対応する領域に配置される。
接続部７０は、ゲート構造体ＧＳにおいて、ストリング選択ラインＳＳＬとして提供されるゲート電極層（１０ｌ、１０ｋ）には接続されない。
【００５５】
拡張ワードラインカットＷＬＣ１は、拡張部６０を含む。
拡張部６０は、分離ワードラインカットＷＬＣ３において、拡張部６０と第３方向に対応する部分よりも広い第３方向の幅及び面積を有する。
半導体装置が拡張ワードラインカットＷＬＣ１を含んでいない場合、即ち、拡張部６０がない場合、ワードラインカットの形成工程において接続部７０上に配置されるマスクパターンによってローディング効果（Ｌｏａｄｉｎｇ  Ｅｆｆｅｃｔ）が発生する。
ローディング効果により最下位のゲート電極層（接地選択ラインＧＳＬ）にノットオープン現象が発生する。
従って、本発明の半導体装置は、接続部７０によってローディング効果が発生する位置に広い面積を有する拡張部６０を形成して、ノットオープン現象を防止できる。
【００５６】
図９Ｂに示すように、一実施形態において、拡張ワードラインカットＷＬＣ１の拡張部６０は、第２方向の所定領域において同一のレベルに位置する、拡張ワードラインカットではない残りのワードラインカット（例えば、ＷＬＣ３ｂ）の面積（又は幅）と異なる。
このような構成は、図１Ａ、図１Ｂ、図２〜図７、図８Ａ、及び図８Ｂに示すワードラインカットにも適用できる。
また、図９Ｂに示すように、ゲート電極層１０は、第１方向に離隔して第１方向と実質的に直交する第２方向に延長されるようにカスケード状（階段状）に積層される。
【００５７】
図１２は、本発明の第４の実施形態による半導体装置の概略レイアウトを示す平面図である。
図１Ａ、図１Ｂ、図２〜図７、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、及び図１０〜図１２における同一の参照符号は、同一の構成要素を示し、以下では、説明の簡略化のために、これらについて重複した説明を省略する。
【００５８】
図１２を参照すると、半導体装置は、第３方向の幅が徐々に広くなる拡張分離ワードラインカットＷＬＣ４と、拡張分離ワードラインカットＷＬＣ４内に配置される共通ソースライン５０と、絶縁スペーサ５３と、を含む。
拡張分離ワードラインカットＷＬＣ４は、第１拡張分離ワードラインカットＷＬＣ４ａと第２拡張分離ワードラインカットＷＬＣ４ｂとを含む。
第１拡張分離ワードラインカットＷＬＣ４ａと第２拡張分離ワードラインカットＷＬＣ４ｂとの間に接続部７０が配置される。
第１拡張分離ワードラインカットＷＬＣ４ａは、接続部７０から第２方向に沿ってセル領域ＣＥＬに長く延長され、第２拡張分離ワードラインカットＷＬＣ４ｂは、接続部７０から第２方向に沿って延長領域ＥＸＴに長く延長される。
【００５９】
一実施形態において、第１拡張分離ワードラインカットＷＬＣ４ａ及び第２拡張分離ワードラインカットＷＬＣ４ｂの内の少なくとも１つは、第２方向に接続部７０に近いほど、第３方向の幅が徐々に広くなる。
例えば、第１拡張分離ワードラインカットＷＬＣ４ａ及び第２拡張分離ワードラインカットＷＬＣ４ｂの内の少なくとも１つは、接続部７０に向かって第２方向に長く延長されるので、その幅は、第３方向に行くほど徐々に増加する。
図１２では、第１拡張分離ワードラインカットＷＬＣ４ａのみ第３方向の幅が徐々に広くなっていることを示しているが、本発明はこれに限定されない。
例えば、一実施形態において、第２拡張分離ワードラインカットＷＬＣ４ｂの第３方向の幅も徐々に広くなる。
拡張分離ワードラインカットＷＬＣ４には、段差が形成され、段差を中心に接続部７０に近い部分の第３方向の幅が、接続部７０から遠い部分の第３方向の幅よりも広い。
【００６０】
第３方向の幅が徐々に広くなる拡張分離ワードラインカットＷＬＣ４内に配置される共通ソースライン５０も、第２方向に接続部７０に近いほど、第３方向の幅が徐々に広くなる。
共通ソースライン５０の側壁にも段差が形成され、段差を中心に接続部７０に近い部分の第３方向の幅が、接続部７０から遠い部分の第３方向の幅よりも広い。
【００６１】
本発明の実施形態において、３次元（３Ｄ）メモリアレイを提供する。
３Ｄメモリアレイは、シリコン基板上に配置される活性領域と、メモリセルの動作と関連する回路と、を有する１つ以上の物理的レベルのメモリセルアレイ内に、上記関連する回路が基板上又は基板内にあるかにかかわらず、モノリシックに形成される。
「モノリシック（ｍｏｎｏｌｉｔｈｉｃ）」という用語は、アレイの各レベルの層がアレイの各下部レベルの層に直接蒸着されることを意味する。
【００６２】
本発明の実施形態において、３Ｄメモリアレイは、少なくとも１つのメモリセルが他のメモリセル上に位置するように垂直に配向された垂直ＮＡＮＤストリングを含む。
少なくとも１つのメモリセルは、電荷トラップ層を含む。
本明細書で参考として引用した先行技術文献、特許文献１〜５は、３次元メモリアレイに関する適切な構成を説明しており、ここで説明している３次元メモリアレイは、レベル間で共有されるワードライン及び／又はビットラインを有する複数のレベルとして構成される。
【００６３】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００６４】
１０（１０ａ〜１０ｌ）    ゲート電極層
２０    層間絶縁層
３１    チャンネル
３２    誘電膜構造物
３２Ｂ    ブロッキング膜
３２ＢＫ２    インタフェースパターン
３２Ｅ    電荷保存膜
３２Ｔ    トンネル絶縁膜
３３    埋め込み絶縁パターン
３４    パッド
４０    モールド絶縁層
４１〜４４    上部絶縁層
５０    共通ソースライン
５１    第１共通ソースライン
５２    第２共通ソースライン
５３    絶縁スペーサ
６０    拡張部
７０    接続部
１００    半導体装置
１０１    基板
ＢＫ１、ＢＫ２    ブロック
ＣＨ    セルチャンネル構造体
ＣＮＴ    コンタクト
ＤＣＨ    ダミーチャンネル構造体
ＧＳ    ゲート構造体
ＳＳＣ    分離絶縁パターン
ＵＡ１、ＵＡ２、ＵＡ３、ＵＡ４    単位電極
ＷＬＣ    ワードラインカット
ＷＬＣ１    第１ワードラインカット（拡張ワードラインカット）
ＷＬＣ２    第２ワードラインカット
【図１Ａ】
2020102612.tif 000003
【図１Ｂ】
2020102612.tif 000004
【図２】
2020102612.tif 000005
【図３】
2020102612.tif 000006
【図４】
2020102612.tif 000007
【図５】
2020102612.tif 000008
【図６】
2020102612.tif 000009
【図７】
2020102612.tif 000010
【図８Ａ】
2020102612.tif 000011
【図８Ｂ】
2020102612.tif 000012
【図９Ａ】
2020102612.tif 000013
【図９Ｂ】
2020102612.tif 000014
【図１０】
2020102612.tif 000015
【図１１】
2020102612.tif 000016
【図１２】
2020102612.tif 000017