(57)【要約】【課題】半導体スイッチを過電流から、従来技術に比較して高速に保護することが可能なスイッチング回路及び過電流保護回路を提供する。【解決手段】過電流保護回路は、制御電圧に基づいてオンオフ制御されるスイッチング素子のための過電流保護回路において、ＰＮＰ型バイポーラトランジスタであって、制御電圧と接続されたエミッタを有する第１のトランジスタと、ＮＰＮ型バイポーラトランジスタであって、第１のトランジスタのコレクタに接続されたベースと、第１のトランジスタのベースに接続されかつ所定のプルアップ電圧にプルアップされたコレクタと、接地されたエミッタとを有する第２のトランジスタとを備え、過電流保護回路は、制御電圧が所定の第１のしきい値電圧を超えるとき、第１及び第２のトランジスタがオンされ、プルアップ電圧の低下により前記制御電圧が低下されて、半導体スイッチをオフする保護動作を開始する。【選択図】図２
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【特許請求の範囲】
【請求項１】
制御電圧に基づいてオンオフ制御されるスイッチング素子のための過電流保護回路において、
ＰＮＰ型バイポーラトランジスタであって、前記制御電圧に接続されたエミッタを有する第１のトランジスタと、
ＮＰＮ型バイポーラトランジスタであって、前記第１のトランジスタのコレクタに接続されたベースと、前記第１のトランジスタのベースに接続されかつ所定のプルアップ電圧にプルアップされたコレクタと、接地されたエミッタとを有する第２のトランジスタとを備え、
前記過電流保護回路は、前記制御電圧が所定の第１のしきい値電圧を超えるとき、前記第１及び第２のトランジスタがオンされ、前記プルアップ電圧の低下により前記制御電圧が低下されて、前記スイッチング素子をオフする保護動作を開始する、
過電流保護回路。
【請求項２】
前記第２のトランジスタのコレクタ及びエミッタに接続されたキャパシタであって、前記制御電圧の立ち上がるときの前記プルアップ電圧の変化を軽減させる第１のキャパシタをさらに備える、
請求項１に記載の過電流保護回路。
【請求項３】
前記第２のトランジスタのコレクタ及びエミッタに並列に接続された時定数回路であって、抵抗と、第２のキャパシタを含み、時定数を変化することで、前記保護動作の開始から終了までの時間を調整する時定数回路をさらに備える、
請求項１又は２に記載の過電流保護回路。
【請求項４】
前記抵抗に並列に接続されたダイオードをさらに備える、
請求項３に記載の過電流保護回路。
【請求項５】
前記制御電圧を発生する制御部と、
前記プルアップ電圧を検出して、当該検出した検出電圧を、前記スイッチング素子をオフするための第１の制御信号として前記制御部に出力する電圧検出部とをさらに備える、
請求項１〜４のうちのいずれか１つに記載の過電流保護回路。
【請求項６】
前記過電流保護回路が前記保護動作から復帰するときに、前記制御部からの第２の制御信号に基づいて前記プルアップ電圧をオフからオンする別のスイッチング素子をさらに備える、
請求項５に記載の過電流保護回路。
【請求項７】
請求項１〜６のうちのいずれか１つに記載の過電流保護回路と、
前記スイッチング素子とを備える、
スイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電流保護回路及びスイッチング回路に関する。ここで、スイッチング回路とは、例えば昇圧チョッパ回路、ハーフブリッジインバータ回路、フルブリッジインバータ回路等のスイッチング回路である。
【背景技術】
【０００２】
半導体デバイスは一般に短絡耐量を持ち、短絡耐量を超える電流が流れると破壊に至るおそれがある。短絡により半導体デバイスに過電流が流れるのを高速に検知し、半導体デバイスに流れる電流を停止させることで、半導体デバイスの過電流保護を行うことができる。
【０００３】
例えば特許文献１は、直流電圧が高い場合、低い場合、一定の場合においても任意のタイミングでコレクタ短絡検出の検知電圧の設定レベルを変えることができ、電圧駆動素子を過電流から確実に保護することができる電力変換装置の過電流保護装置を提供する。
【０００４】
特許文献１に係る過電流保護装置は、電圧駆動形の電力用スイッチング素子を有する電力変換装置と、上記電力用スイッチング素子の入力側主端子の電圧を検出し、上記電圧が所定値を超えた時、上記電力用スイッチング素子にオフ信号を与える過電流検知部と、上記過電流検知部に任意のタイミングで並列関係に接続し得るようにされ、上記所定値を変更し得るようにした過電流設定部とを備える。
【０００５】
ＧａＮデバイスは、窒化ガリウムＧａＮを用いた半導体デバイスであり、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）及びＳｉＣデバイス等の従来の半導体デバイスに比較して高周波で駆動され得るという特徴を持つ。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１４４０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＧａＮデバイスは従来の半導体デバイスに比較して過電流に弱く、例えば１００ナノ秒程度の過電流で破壊に至ることもある。従って、ＤＥＳＡＴ、ＣＴ検出又は特許文献１の技術などの従来の過電流保護技術は、ＧａＮデバイスを十分に保護することができない。
【０００８】
本発明の目的は以上の問題点を解決し、半導体スイッチを過電流から、従来技術に比較して高速に保護することが可能なスイッチング回路及び過電流保護回路を提供することにある。
【課題を解決するための手段】
【０００９】
第１の発明に係る過電流保護回路は、
制御電圧に基づいてオンオフ制御されるスイッチング素子のための過電流保護回路において、
ＰＮＰ型バイポーラトランジスタであって、制御電圧に接続されたエミッタを有する第１のトランジスタと、
ＮＰＮ型バイポーラトランジスタであって、第１のトランジスタのコレクタに接続されたベースと、第１のトランジスタのベースに接続されかつ所定のプルアップ電圧にプルアップされたコレクタと、接地されたエミッタとを有する第２のトランジスタとを備え、
過電流保護回路は、制御電圧が所定の第１のしきい値電圧を超えるとき、第１及び第２のトランジスタがオンされ、プルアップ電圧の低下により制御電圧が低下されて、半導体スイッチをオフする保護動作を開始する。
【００１０】
上記過電流保護回路は、第２のトランジスタのコレクタ及びエミッタに接続されたキャパシタであって、制御電圧の立ち上がるときの前記プルアップ電圧の変化を軽減させる第１のキャパシタをさらに備える。
【００１１】
また、上記過電流保護回路は、第２のトランジスタのコレクタ及びエミッタに並列に接続された時定数回路であって、抵抗と、第２のキャパシタを含み、時定数を変化することで、保護動作の開始から終了までの時間を調整する時定数回路をさらに備える。
【００１２】
さらに、上記過電流保護回路において、過電流保護回路は、抵抗に並列に接続されたダイオードをさらに備える。
【００１３】
上記過電流保護回路は、プルアップ電圧を検出して、当該検出した検出電圧を、前記半導体スイッチをオフするための第１の制御信号として前記制御部に出力する電圧検出部をさらに備える。
【００１４】
また、上記過電流保護回路は、過電流保護回路が保護動作から復帰するときに、制御部からの第２の制御信号に基づいてプルアップ電圧をオフからオンする別のスイッチング素子をさらに備える。
【００１５】
第２の発明に係るスイッチング回路は、上記過電流保護回路と、半導体スイッチとを備える。
【発明の効果】
【００１６】
本発明によれば、半導体デバイスを過電流から、従来技術に比較して高速に保護することが可能である。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１に係る昇圧チョッパ回路１の構成例を示すブロック図
【図２】図１の電流駆動型スイッチング回路１０の詳細構成例を示すブロック図
【図３】図１の電流駆動型スイッチング回路１０における信号等の動作波形を示すタイミングチャート
【図４】実施の形態２に係る電流駆動型スイッチング回路１０Ａの構成例を示すブロック図
【図５】図４の電流駆動型スイッチング回路１０Ａにおける信号等の動作波形を示すタイミングチャート
【図６】実施の形態３に係る電流駆動型スイッチング回路１０Ｂの構成例を示すブロック図
【図７】実施の形態４に係る電流駆動型スイッチング回路１０Ｃの構成例を示すブロック図
【図８】実施の形態５に係る電流駆動型スイッチング回路１０Ｄの構成例を示すブロック図
【図９】図８の電流駆動型スイッチング回路１０Ｄにおける信号等の動作波形を示すタイミングチャート
【図１０】実施の形態６に係る電流駆動型スイッチング回路１０Ｅの構成例を示すブロック図
【図１１】変形例１に係るハーフブリッジインバータ回路１Ａの構成例を示すブロック図
【図１２】変形例２に係るフルブリッジインバータ回路１Ｂの構成例を示すブロック図
【発明を実施するための形態】
【００１８】
以下、本発明に係る実施の形態を、図面に基づいて説明する。ただし、以下で説明する各実施の形態は、あらゆる点において本発明の例示に過ぎない。本発明の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。つまり、本発明の実施にあたって、実施の形態に応じた具体的構成が適宜採用されてもよい。
【００１９】
（実施の形態１）
図１は、実施の形態１に係る昇圧チョッパ回路１の構成例を示すブロック図である。図１において、昇圧チョッパ回路１は、スイッチング素子である半導体スイッチ１４を有する電流駆動型スイッチング回路１０と、インダクタＬ１と、ダイオードＤ１と、キャパシタＣ１とを備える。
【００２０】
図１において、入力電圧ＶｉはインダクタＬ１を介してダイオードＤ１のアノード及び半導体スイッチ１４のドレインの接続点に印加される。半導体スイッチ１４のソースは接地される。ダイオードＤ１のカソードは出力電圧Ｖｏを出力するキャパシタＣ１の一端に接続され、その他端は接地される。
【００２１】
以上のように構成された昇圧チョッパ回路１において、インダクタＬ１は電流の変化を妨げる向きに起電力を生じる。従って、半導体スイッチ１４がオンからオフに切り替わるとき、インダクタＬ１はダイオードＤ１の抵抗により電流が低下するのを妨げるように、入力電圧Ｖｉと同じ向きの起電力を生じる。これにより入力電圧Ｖｉよりも高い電圧が生じ、当該電圧はキャパシタＣ１により平滑化され、出力電圧Ｖｏに変換される。従って、半導体スイッチ１４のオンオフを周期的に選択的に切り替えることで、昇圧チョッパ回路１は、入力電圧Ｖｉを、入力電圧Ｖｉよりも高圧の直流出力電圧Ｖｏに変換して出力する。
【００２２】
図２は、図１の電流駆動型スイッチング回路１０の詳細構成例を示すブロック図である。図２において、電流駆動型スイッチング回路１０は、過電流保護回路１１と、制御部１２と、駆動部１３と、半導体スイッチ１４と、抵抗Ｒ１とを備える。過電流保護回路１１は、トランジスタＱ１，Ｑ２と、プルアップ抵抗Ｒ２と、電圧検出回路１５とを備える。
【００２３】
図２において、制御部１２は、パルス信号である駆動信号Ｓｄｒｖで駆動部１３を制御する。また、制御部１２は、過電流保護回路１１の電圧検出回路１５から入力された検出電圧Ｖｏｃｐを示す信号を監視し、検出電圧Ｖｏｃｐが所定のしきい値未満となったとき、異常検出フラグＦｈをハイレベルにし、駆動信号Ｓｄｒｖをローレベルに固定して、駆動部１３を停止させる。
【００２４】
駆動部１３は、制御部１２からの駆動信号Ｓｄｒｖに基づいて、抵抗Ｒ１を介して半導体スイッチ１４のゲートにゲート・ソース間電圧Ｖｇｓを印加し、半導体スイッチ１４をオンオフ制御する。半導体スイッチ１４は例えばＧａＮデバイス等のスイッチング素子であり、駆動部１３によりオンオフ制御されてドレイン電流Ｉｄを導通するか否かを選択的に切り替える。なお、ゲート・ソース間電圧Ｖｇｓは本発明の「制御電圧」の一例である。
【００２５】
過電流保護回路１１において、トランジスタＱ１は、例えばＰＮＰ型バイポーラトランジスタである。また、トランジスタＱ２は、例えばＮＰＮ型バイポーラトランジスタであり、トランジスタＱ１のコレクタに接続されたベースと、トランジスタＱ１のベースに接続されたコレクタと、接地されたエミッタを有する。また、トランジスタＱ２のコレクタは、プルアップ抵抗Ｒ２を介してしきい値電圧ＶＴＨにプルアップされる。しきい値電圧ＶＴＨは、本発明の「プルアップ電圧」の一例である。
【００２６】
ここで、トランジスタＱ１がオフ（絶縁）の間、トランジスタＱ２のベースに電流は流れない。トランジスタＱ１がオンになると、エミッタ・コレクタ間が導通するため、トランジスタＱ２のベース・エミッタ間を電流が流れる。従って、トランジスタＱ１がオンになると、トランジスタＱ２もオンになる。電圧検出回路１５は、トランジスタＱ２のコレクタ・エミッタ間電圧である検出電圧Ｖｏｃｐを検出して、検出電圧Ｖｏｃｐを示す信号を制御部１２に出力する。なお、電圧検出回路１５は本発明の「電圧検出部」の一例であり、検出電圧Ｖｏｃｐを示す信号は本発明の「第１の制御信号」の一例である。
【００２７】
図３は、図１の電流駆動型スイッチング回路１０における信号等の動作波形を示すタイミングチャートである。
【００２８】
図３において、時刻ｔ０において電流駆動型スイッチング回路１０が動作を開始し、時刻ｔ１において半導体スイッチ１４に短絡が発生した後、時刻ｔ２において制御部１２が短絡を検出する。ここで、時刻ｔ０〜ｔ１の期間を定常期間Ｐｎといい、時刻ｔ１〜ｔ２の期間を短絡期間Ｐｓといい、時刻ｔ２以降の期間を停止期間Ｐｈという。
【００２９】
定常期間Ｐｎにおいて、検出電圧Ｖｏｃｐがオーバーシュートする期間（詳細後述）を除いて、プルアップ抵抗Ｒ２に電流は流れないため、検出電圧Ｖｏｃｐはしきい値電圧ＶＴＨである。このしきい値電圧ＶＴＨは、駆動信号Ｓｄｒｖがハイレベルの時に駆動部１３が供給するゲート・ソース間電圧Ｖｇｓよりも高く設定されているため、トランジスタＱ１及びＱ２の両方は定常期間Ｐｎにおいて常にオフである。
【００３０】
一般に半導体デバイスを過電流が流れる場合、半導体デバイスに含まれる半導体スイッチのゲート・ソース間電圧がオーバーシュート（瞬間的に上昇）する。本実施の形態においても、図３の時刻ｔ１において、半導体スイッチ１４に流れるドレイン電流Ｉｄが過剰に上昇するとともに、半導体スイッチ１４のゲート・ソース間電圧Ｖｇｓは急激に上昇し、しきい値電圧ＶＴＨよりも高い値になる。これにより、トランジスタＱ１がオンになり、従ってトランジスタＱ２もオンになる。
【００３１】
ここで、トランジスタＱ１及びＱ２の両方がオンになると、半導体スイッチ１４のゲートはトランジスタＱ１及びＱ２を通じて接地される。従って、ゲート・ソース間電圧Ｖｇｓは急速に低下して０となる。これにより半導体スイッチ１４はオフになるため、半導体スイッチ１４に流れる過電流を停止させ、過電流保護回路１１は保護動作を開始することができる。時刻ｔ１で短絡が発生してから、過電流保護回路１１が保護動作を開始するまでの時間は、トランジスタＱ１，Ｑ２のスイッチングにおける遅延を含み、例えば２０〜１００ナノ秒程度に短い。
【００３２】
また、トランジスタＱ２がオンされているとき、検出電圧Ｖｏｃｐは急速に低下して０となる。ここで、抵抗Ｒ１がプルアップ抵抗Ｒ２よりも小さい場合、ゲート・ソース間電圧Ｖｇｓは検出電圧Ｖｏｃｐよりも速く低下する。従って、ゲート・ソース間電圧Ｖｇｓが低下しても、トランジスタＱ１をオンのままに保つことができる。その後、制御部の駆動信号Ｓｄｒｖがローレベルとなると、駆動部１３は停止され、ゲート・ソース間電圧Ｖｇｓが０に低下する。従ってトランジスタＱ１，Ｑ２は順次オフになるため、検出電圧Ｖｏｃｐは再度しきい値電圧ＶＴＨまで上昇し、保護動作が終了する。
【００３３】
電圧検出回路１５は、検出電圧Ｖｏｃｐを示す信号を制御部１２に出力している。制御部１２は検出電圧Ｖｏｃｐの値を監視し、検出電圧Ｖｏｃｐが所定のしきい値未満になると、保護動作が行われたと判断して異常検出フラグＦｈをハイレベルにし、駆動信号Ｓｄｒｖの出力を停止させる（時刻ｔ２）。停止期間Ｐｈでは、駆動信号Ｓｄｒｖは常にローレベルであり、半導体スイッチ１４は常にオフのままである。
【００３４】
ここで、制御部１２の応答が遅い場合、時刻ｔ２において駆動信号Ｓｄｒｖの出力が停止する前に、再度駆動信号Ｓｄｒｖがハイレベルになり得る。その場合には図３に示すように、半導体スイッチ１４に再度過電流が流れ、過電流保護回路１１は再度保護動作を開始する。
【００３５】
以上のように、本実施の形態に係る過電流保護回路１１は、プルアップ抵抗Ｒ２と、ＰＮＰ型であるトランジスタＱ１と、ＮＰＮ型であるトランジスタＱ２と、電圧検出回路１５とを備える。半導体スイッチ１４のゲート・ソース間電圧Ｖｇｓがしきい値電圧ＶＴＨを上回ると、トランジスタＱ１，Ｑ２は順次オンになる。これにより過電流保護回路１１は、ゲート・ソース間電圧Ｖｇｓを０まで低下させて、半導体スイッチをオフする保護動作を開始する。また、制御部１２は電圧検出回路１５により検出された検出電圧Ｖｏｃｐを監視して、検出電圧Ｖｏｃｐが所定のしきい値電圧未満になると、駆動部１３を停止させて半導体スイッチ１４をオフする。従って本実施の形態によれば、半導体スイッチ１４に流れる過電流を、従来技術に比較して高速に停止させ、半導体スイッチ１４を保護することができる。
【００３６】
（実施の形態２）
実施の形態１では、半導体スイッチ１４のゲート・ソース間電圧Ｖｇｓが立ち上がる時、図３に示したように検出電圧Ｖｏｃｐがオーバーシュートする。これは検出電圧Ｖｏｃｐの低下を遅らせ、保護動作の開始を遅延させる原因となる。また先述の通り、短絡期間Ｐｓにおける過電流保護の後、制御部１２の応答速度が遅い場合、半導体スイッチ１４に繰り返し過電流が流れるため、これは望ましくない。
【００３７】
図４は、実施の形態２に係る電流駆動型スイッチング回路１０Ａの構成例を示すブロック図である。図４において、電流駆動型スイッチング回路１０Ａは、電流駆動型スイッチング回路１０と比較して以下の点で異なる。
（１）過電流保護回路１１Ａはさらに、トランジスタＱ２のコレクタ及びエミッタに接続されたキャパシタＣａを備える。
（２）しきい値電圧ＶＴＨの電源はプルアップ抵抗Ｒ２を介して、キャパシタＣａをしきい値電圧ＶＴＨまで充電する。
【００３８】
図５は、図４の電流駆動型スイッチング回路１０Ａにおける信号等の動作波形を示すタイミングチャートである。時刻ｔ１１は、図３の短絡期間Ｐｓにおいて再度駆動信号Ｓｄｒｖが立ち上がるタイミングを示す。
【００３９】
図５において、時刻ｔ１では半導体スイッチ１４に短絡が発生し、ゲート・ソース間電圧Ｖｇｓが急激に立ち上がる。この時、ゲート・ソース間電圧Ｖｇｓの立ち上がりにより検出電圧Ｖｏｃｐがオーバーシュートするが、この変化はキャパシタＣａにより軽減される。従って、保護動作の開始の遅延を抑えることができる。
【００４０】
また、短絡期間Ｐｓ１においてトランジスタＱ１，Ｑ２がオンになると、キャパシタＣａはトランジスタＱ２を介して接地され、キャパシタＣａはゼロ電位まで放電する。その後、駆動信号Ｓｄｒｖがローレベルとなり、トランジスタＱ１，Ｑ２がオフになって検出電圧Ｖｏｃｐが上昇し始める。ここで、しきい値電圧ＶＴＨはキャパシタＣａを充電する。従って、検出電圧Ｖｏｃｐがしきい値電圧ＶＴＨまで上昇するのにかかる時間は、実施の形態１における当該時間よりも長くなる。キャパシタＣａを適切に選択することで、検出電圧Ｖｏｃｐがしきい値電圧ＶＴＨまで上昇するのにかかる時間を、再度駆動信号Ｓｄｒｖがハイレベルになる（時刻ｔ１１）までの時間よりも長くすることができる。これにより、再度制御信号がハイレベルになっても、ゲート・ソース間電圧Ｖｇｓがしきい値電圧ＶＴＨに達する前にトランジスタＱ１，Ｑ２はオンになり、半導体スイッチ１４は保護される。
【００４１】
以上のように、本実施の形態に係る過電流保護回路１１Ａは、過電流保護回路１１に加えてさらにキャパシタＣａを備える。これにより、過電流保護回路１１Ａが保護動作を行った後、当該保護動作から復帰するまでの時間を、図２の過電流保護回路１１よりも長くし、半導体スイッチ１４に過電流が繰り返し流れる現象を防ぐことができる。また、ゲート・ソース間電圧Ｖｇｓの立ち上がりによる検出電圧Ｖｏｃｐのオーバーシュートを図２の過電流保護回路１１よりも小さくし、保護動作の開始における遅延を過電流保護回路１１よりも低減することができる。
【００４２】
（実施の形態３）
図６は、実施の形態３に係る電流駆動型スイッチング回路１０Ｂの構成例を示すブロック図である。
【００４３】
図６において、電流駆動型スイッチング回路１０Ｂ電流駆動型スイッチング回路１０Ａと比較して以下の点で異なる。
（１）さらに抵抗Ｒ３及びキャパシタＣｂを含む時定数回路１８を備える。
（２）時定数回路１８は、トランジスタＱ２のコレクタ及びエミッタに並列に接続される。
【００４４】
これにより、ゼロ電位まで放電したキャパシタＣａがしきい値電圧ＶＴＨまで充電される時定数は調整され、過電流保護回路１１Ｂが保護動作から復帰するまでの時間は、過電流保護回路１１Ａよりも長くなる。なお、実施の形態１の電流駆動型スイッチング回路１０にも、時定数回路１８を挿入して同様の効果を得られる。
【００４５】
以上のように、実施の形態３に係る電流駆動型スイッチング回路１０Ｂはさらに、抵抗Ｒ３とキャパシタＣｂとを含む時定数回路１８を備える。過電流保護回路１１Ｂが保護動作から復帰するまでの時間は、抵抗Ｒ３及びキャパシタＣｂを適切に選択することで調整される。
【００４６】
（実施の形態４）
図７は、実施の形態４に係る電流駆動型スイッチング回路１０Ｃの構成例を示すブロック図である。図７において、電流駆動型スイッチング回路１０Ｃは図６の電流駆動型スイッチング回路１０Ｂと比較して以下の点で異なる。
（１）過電流保護回路１１Ｃはさらに、アノードが抵抗Ｒ３の低電位側の一端に接続され、カソードが抵抗Ｒ３の他端に接続されたダイオードＤ２を備える。
【００４７】
以上のように、実施の形態４に係る電流駆動型スイッチング回路１０Ｃはさらに、ダイオードＤ２を備える。ゲート・ソース間電圧Ｖｇｓ等におけるノイズが過電流保護回路１１Ｃに与える影響は、過電流保護回路１１Ｂよりも抑えられる。
【００４８】
（実施の形態５）
図８は、実施の形態５に係る電流駆動型スイッチング回路１０Ｄの構成例を示すブロック図である。
【００４９】
図８において、電流駆動型スイッチング回路１０Ｄは、図６の電流駆動型スイッチング回路１０Ｂと比較して以下の点で異なる。
（１）電流駆動型スイッチング回路１０Ｄはさらに、ＭＯＳ駆動部１６を備える。
（２）抵抗Ｒ３をＭＯＳＦＥＴ１７で置き換える。
【００５０】
図８において、ＭＯＳ駆動部１６は、制御部１２により制御されて、ＭＯＳ駆動信号Ｓｍを出力してＭＯＳＦＥＴ１７をオンオフ制御する。ＭＯＳＦＥＴ１７はＭＯＳ駆動信号Ｓｍにより制御され、ＭＯＳ駆動信号Ｓｍがローレベルを有する期間ではしきい値電圧ＶＴＨを遮断（オフ）する。
【００５１】
図９は図８の電流駆動型スイッチング回路１０Ｄにおける信号等の動作波形の例を示すタイミングチャートである。
【００５２】
図９において、電流駆動型スイッチング回路１０Ｄは動作の開始（時刻ｔ０）よりも前に準備期間Ｐｐ１（時刻ｔ２１〜ｔ２２）を有する。時刻ｔ２１において、制御部１２はＭＯＳ駆動部１６を介してＭＯＳＦＥＴ１７をオンにする。キャパシタＣａがしきい値電圧ＶＴＨまで充電された後、制御部１２はＭＯＳ駆動部１６を介してＭＯＳＦＥＴ１７をオフする（時刻ｔ２２）。
【００５３】
その後、時刻ｔ０〜ｔ１の定常期間Ｐｎ１における通常の動作の後、短絡期間Ｐｓ１において保護が開始され、キャパシタＣａはゼロ電位まで放電する。実施の形態１〜４ではこの後、駆動信号ＳｄｒｖがローレベルになってトランジスタＱ１，Ｑ２がオフになり、キャパシタＣａが再度充電された。しかしながら本実施の形態では、ＭＯＳＦＥＴ１７がオフされているため、キャパシタＣａは充電されず、過電流保護回路１１Ｄは保護動作を保持する。その後、制御部１２は検出電圧Ｖｏｃｐが所定のしきい値電圧未満になると、異常検出フラグＦｈをハイレベルにして駆動信号Ｓｄｒｖの出力を停止する（時刻ｔ２）。
【００５４】
時刻ｔ２〜ｔ２３の期間は停止期間Ｐｈである。停止期間Ｐｈにおいて、昇圧チョッパ回路１の使用者は、短絡箇所を修理して、短絡を解消することができる。その後、例えば上位の制御回路が短絡の解消を検出して制御部１２を制御するか、又は使用者が直接制御部１２を操作することで、制御部１２の異常検出フラグＦｈはローレベルになる（時刻ｔ２３）。制御部１２は異常検出フラグＦｈがローレベルになったのを検出して、再度キャパシタＣａを充電するためにＭＯＳＦＥＴ１７をオンする（時刻ｔ２４）。時刻ｔ２４〜ｔ２５は、２回目の準備期間Ｐｐ２である。準備期間Ｐｐ１と同様、準備期間Ｐｐ２においてＭＯＳ駆動信号Ｓｍはハイレベルを有し、キャパシタＣａはしきい値電圧ＶＴＨまで充電される。
【００５５】
準備期間Ｐｐ２におけるキャパシタＣａの十分な充電により、過電流保護回路１１Ｄは保護動作から復帰する。その後、電流駆動型スイッチング回路１０Ｂは定常期間Ｐｎ２において、定常期間Ｐｎ１と同様の正常な動作を再開する（時刻ｔ２５）。
【００５６】
以上のように、実施の形態５に係る電流駆動型スイッチング回路１０Ｄは、ＭＯＳ駆動部１６と、ＭＯＳＦＥＴ１７とを備える。ＭＯＳＦＥＴ１７はＭＯＳ駆動部１６を介して制御部１２により制御され、しきい値電圧ＶＴＨをオンオフ制御する。検出電圧Ｖｏｃｐは、ＭＯＳＦＥＴ１７がオフの期間では上昇しないため、制御部１２の応答の遅延等にかかわらず、保護動作からの復帰を任意のタイミングで行うことができる。なお、ＭＯＳＦＥＴ１７が寄生ダイオードを含む場合、実施の形態４に係る電流駆動型スイッチング回路１０Ｃと同様、ノイズを抑える効果が得られる。なお、本実施の形態に係るＭＯＳＦＥＴ１７は、実施の形態１〜４の電流駆動型スイッチング回路１０，１０Ａ〜１０Ｃのいずれにも同様に挿入可能であり、同様の効果が得られる。また、本実施の形態に係るＭＯＳＦＥＴ１７は、本発明の「別のスイッチング素子」の一例である。
【００５７】
（実施の形態６）
図１０は、実施の形態６に係る電流駆動型スイッチング回路１０Ｅの構成例を示すブロック図である。図１０において、電流駆動型スイッチング回路１０Ｅは図８の電流駆動型スイッチング回路１０Ｄと比較して、以下の点が異なる。
（１）ＭＯＳＦＥＴ１７に代えてトランジスタ１７ａを備える。
（２）ＭＯＳ駆動部１６に代えてトランジスタ駆動部１６ａを備える。
【００５８】
制御部１２は、トランジスタ駆動部１６ａを介してトランジスタ１７ａのベース電流Ｉｔｒを制御することで、トランジスタ１７ａをオンオフ制御する。これにより、実施の形態５と同様の効果が得られる。なお、本実施の形態におけるトランジスタ１７ａは、本発明の「別のスイッチング素子」の一例である。
【００５９】
（変形例）
以上、本発明の実施の形態を詳細に説明してきたが、前述までの説明はあらゆる点において本発明の例示に過ぎない。本発明の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。例えば、以下のような変更が可能である。なお、以下では、上記実施の形態と同様の構成要素に関しては同様の符号を用い、上記実施の形態と同様の点については、適宜説明を省略した。以下の変形例は適宜組み合わせ可能である。
【００６０】
実施の形態１〜３では、本発明に係る電流駆動型スイッチング回路１０，１０Ａ〜１０Ｅを備える半導体デバイスとして、昇圧チョッパ回路１を説明した。しかしながら、本発明はこれに限らず、半導体スイッチで電流をスイッチング制御する回路及び装置等に利用可能である。
【００６１】
例えば、図１１は、変形例１に係るハーフブリッジインバータ回路１Ａの構成例を示すブロック図である。図１１において、ハーフブリッジインバータ回路１Ａは、インダクタＬ２と、２個の電流駆動型スイッチング回路１０と、キャパシタＣ２とを備える。
【００６２】
図１１において、２個の電流駆動型スイッチング回路１０の半導体スイッチ１４は、周期的に交互にオンするよう制御される。これにより入力電圧Ｖｉはスイッチングされ、キャパシタＣ２により平滑化されて、交流出力電圧Ｖｏに変換される。これによりハーフブリッジインバータ回路１Ａは、直流の入力電圧Ｖｉをスイッチングし、交流の出力電圧Ｖｏに変換して出力する。２個の電流駆動型スイッチング回路１０は、それぞれ電流駆動型スイッチング回路１０Ａ〜１０Ｅのいずれか１つで置き換えられてもよい。
【００６３】
また、図１２は、変形例２に係るフルブリッジインバータ回路１Ｂの構成例を示すブロック図である。図１２において、フルブリッジインバータ回路１Ｂは、キャパシタＣ３と、４個の電流駆動型スイッチング回路１０と、インダクタＬ３，Ｌ４とを備える。
【００６４】
図１２において、４個の電流駆動型スイッチング回路１０は、第１及び第４の電流駆動型スイッチング回路１０（図左上及び右下）がオンであり、かつ第２及び第３の電流駆動型スイッチング回路１０（図左下及び右上）がオフである期間と、これらのオンオフを逆転させた期間とが、周期的に交互に現れるよう制御される。これにより入力電圧Ｖｉはスイッチングされ、スイッチングされた入力電圧Ｖｉは、キャパシタＣ３及びインダクタＬ３，Ｌ４により平滑化される。これによりフルブリッジインバータ回路１Ｂは、直流の入力電圧Ｖｉをスイッチングし、交流の出力電圧Ｖｏに変換して出力する。４個の電流駆動型スイッチング回路１０は、それぞれ電流駆動型スイッチング回路１０Ａ〜１０Ｅのいずれか１つで置き換えられてもよい。
【００６５】
このように、本発明に係る電流駆動型スイッチング回路及び過電流保護回路は、半導体デバイスで電流をスイッチング制御する回路及び装置に利用可能である。
【００６６】
また、実施の形態１〜６では、しきい値電圧ＶＴＨの電源からの電流を制限する手段としてプルアップ抵抗Ｒ２を用いた。しかしながら、本発明はこれに限らず、プルアップ抵抗Ｒ２に代えてダイオード等を用いてもよい。さらに、実施の形態１〜６では、スイッチング回路として電流制御型スイッチング回路１０，１０Ａ〜１０Ｅを用いた。しかしながら、本発明はこれに限らず、電流駆動型スイッチング回路に代えて電圧駆動型スイッチング回路を用いてもよい。
【符号の説明】
【００６７】
１  昇圧チョッパ回路
１Ａ  ハーフブリッジインバータ回路
１Ｂ  フルブリッジインバータ回路
１０，１０Ａ〜１０Ｅ  電流駆動型スイッチング回路
１１，１１Ａ〜１１Ｅ  過電流保護回路
１２  制御部
１３  駆動部
１４  半導体スイッチ
１５  電圧検出回路
１６  ＭＯＳ駆動部
１６ａ  トランジスタ駆動部
１７  ＭＯＳＦＥＴ
１７ａ  トランジスタ
１８  時定数回路
Ｑ１，Ｑ２  トランジスタ
Ｒ１，Ｒ２  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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