(57)【要約】【課題】新規な半導体装置の提供、または消費電力の低減が可能な半導体装置の提供。【解決手段】半導体装置は、センサ部、記憶部、制御部を有する。記憶部は、複数の検出データを記憶し、制御部に送信する機能を有する。そのため、センサ部においてセンシングされた検出データを一定量保持し、所望のタイミングで制御部に送信することができる。これにより、情報の検出の度に制御部を駆動させる必要がなく、制御部に供給される電力の全部または一部を遮断することが可能な半導体装置を提供することができる。【選択図】図１
2020102227.tif 000002
【特許請求の範囲】
【請求項１】
第１の回路と、第２の回路と、第３の回路と、バッテリーと、を有し、
前記第１の回路は、外部からの情報を検出する機能を有し、
前記第２の回路は、前記第１の回路で検出された情報に対応するデータを記憶する機能を有し、
前記第３の回路は、前記データの処理を行う機能を有し、
前記第３の回路は、前記第２の回路に記憶された前記データの量が基準値未満である期間の全部又は一部において、休止状態となる機能を有し、
前記第２の回路は、前記第２の回路に記憶された前記データの量が基準値に達したとき、前記第３の回路に前記データを出力する機能を有し、
前記バッテリーは、前記第２の回路から出力される制御信号に従って、前記第３の回路に電力を供給する機能を有する半導体装置。
【請求項２】
請求項１において、
前記第２の回路は、制御回路と、記憶回路と、を有し、
前記制御回路は、前記記憶回路への前記データの書き込み及び前記記憶回路からの前記データの読み出しを制御する機能を有し、
前記記憶回路は、前記データの書き込み及び読み出しが行われない期間の全部又は一部において、休止状態となる機能を有する半導体装置。
【請求項３】
請求項２において、
前記第２の回路は、スイッチ回路を有し、
前記スイッチ回路は、電源線及び前記記憶回路と電気的に接続され、
前記スイッチ回路がオフ状態となることにより、前記記憶回路が休止状態となる半導体装置。
【請求項４】
請求項２または３において、
前記記憶回路は、記憶領域と、カウンタとを有し、
前記カウンタは、前記記憶領域に記憶された前記データの数をカウントする機能を有し、
前記記憶領域は、トランジスタと、容量素子と、を有し、
前記トランジスタのソース又はドレインの一方は、前記容量素子と電気的に接続され、
前記トランジスタは、チャネル形成領域に酸化物半導体を有する半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記第３の回路は、電源管理ユニット及び中央演算処理装置を有する半導体装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の半導体装置を有するセンサ装置。
【請求項７】
請求項１乃至５のいずれか一項に記載の半導体装置、又は請求項６に記載のセンサ装置と、
レンズ、表示部、又は操作キーと、を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、センサ装置及び電子機器に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。または、本発明の一態様は、半導体装置、表示装置
、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関す
る。
【背景技術】
【０００３】
近年、用途に応じて様々なセンサが提供されており、また、多種多様な電子機器にセンサ
が広く用いられている。電子機器の小型化や高性能化などに伴い、センサによって情報の
検出を行う際の消費電力の低減が求められている。
【０００４】
特許文献１には、所定の期間中にセンサ部および無線送信部のパワーダウンを行うことに
より、消費電力を削減するセンサ装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−８４８０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
センサで取得したデータを処理するためには、中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａ
ｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）によってセンサ部からデータを抽出する動作が必
要となる。しかしながら、センシングを行う度にデータの抽出を行うと、その都度ＣＰＵ
を動作させる必要があり、ＣＰＵにおける消費電力が増加してしまう。
【０００７】
また、特許文献１においては、センサ部および無線送信部のパワーダウンによってセンサ
装置の低消費電力化が図られているが、ＣＰＵを含む制御部のパワーダウンは行われない
。ＣＰＵの消費電力は、センサ装置全体における消費電力のうち大きな割合を占めるため
、上記の手段によるセンサ装置の低消費電力化には限界がある。
【０００８】
本発明の一態様は、新規な半導体装置の提供を課題の一つとする。または、本発明の一態
様は、消費電力の低減が可能な半導体装置の提供を課題の一つとする。または、本発明の
一態様は、信頼性の高い半導体装置の提供を課題の一つとする。または、本発明の一態様
は、高精度のセンシングが可能な半導体装置の提供を課題の一つとする。
【０００９】
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも
一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を
妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ず
と明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を
抽出することが可能である。
【課題を解決するための手段】
【００１０】
本発明の一態様にかかる半導体装置は、第１の回路と、第２の回路と、第３の回路と、を
有し、第１の回路は、外部からの情報を検出する機能を有し、第２の回路は、第１の回路
で検出された情報に対応するデータを記憶する機能を有し、第３の回路は、データの処理
を行う機能を有し、第３の回路は、第２の回路に記憶されたデータの量が基準値未満であ
る期間の全部又は一部において、休止状態となる機能を有し、第２の回路は、第２の回路
に記憶されたデータの量が基準値に達したとき、第３の回路にデータを出力する機能を有
する。
【００１１】
さらに、本発明の一態様にかかる半導体装置は、第２の回路が、制御回路と、記憶回路と
、を有し、制御回路が、記憶回路へのデータの書き込み及び記憶回路からのデータの読み
出しを制御する機能を有し、記憶回路が、データの書き込み及び読み出しが行われない期
間の全部又は一部において、休止状態となる機能を有していてもよい。
【００１２】
さらに、本発明の一態様にかかる半導体装置は、記憶回路が、記憶領域と、カウンタとを
有し、カウンタが、記憶領域に記憶されたデータの数をカウントする機能を有し、記憶領
域が、トランジスタと、容量素子と、を有し、トランジスタのソース又はドレインの一方
が、前記容量素子と電気的に接続され、トランジスタが、チャネル形成領域に酸化物半導
体を有していてもよい。
【００１３】
さらに、本発明の一態様にかかる半導体装置は、第３の回路が、電源管理ユニット及び中
央演算処理装置を有していてもよい。
【００１４】
また、本発明の一態様にかかるセンサ装置は、上記半導体装置を有する。
【００１５】
また、本発明の一態様にかかる電子機器は、上記半導体装置又は上記センサ装置と、レン
ズ、表示部、又は操作キーを有する。
【発明の効果】
【００１６】
本発明の一態様により、新規な半導体装置を提供することができる。または、本発明の一
態様により、消費電力の低減が可能な半導体装置を提供することができる。または、本発
明の一態様により、信頼性の高い半導体装置を提供することができる。または、本発明の
一態様により、高精度のセンシングが可能な半導体装置を提供することができる。
【００１７】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００１８】
【図１】本発明の一態様を説明する図。
【図２】本発明の一態様を説明する図。
【図３】本発明の一態様を説明するタイミングチャート。
【図４】本発明の一態様を説明するフローチャート。
【図５】本発明の一態様を説明するフローチャート。
【図６】本発明の一態様を説明する図。
【図７】本発明の一態様を説明する図。
【図８】本発明の一態様を説明するタイミングチャート。
【図９】本発明の一態様を説明する回路図。
【図１０】本発明の一態様を説明する回路図。
【図１１】本発明の一態様を説明する図。
【図１２】本発明の一態様を説明する回路図。
【図１３】本発明の一態様を説明する図。
【図１４】本発明の一態様を説明する図。
【図１５】トランジスタの構成の一例を説明する図。
【図１６】トランジスタの構成の一例を説明する図。
【図１７】トランジスタの構成の一例を説明する図。
【図１８】トランジスタの構成の一例を説明する図。
【図１９】トランジスタの構成の一例を説明する図。
【図２０】トランジスタの構成の一例を説明する図。
【図２１】トランジスタの構成の一例を説明する図。
【図２２】本発明の一態様を説明する図。
【図２３】本発明の一態様を説明する図。
【図２４】本発明の一態様を説明する図。
【図２５】本発明の一態様を説明する図。
【図２６】本発明の一態様を説明する図。
【図２７】本発明の一態様を説明する図。
【図２８】本発明の一態様を説明する図。
【図２９】本発明の一態様を説明する図。
【図３０】トランジスタの構成の一例を説明する図。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下
の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。した
がって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２０】
また、本発明の一態様には、撮像装置の他、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）タ
グ、表示装置、集積回路を含むあらゆる装置が、その範疇に含まれる。また、表示装置に
は、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子
ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ
（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏ
ｎ  Ｄｉｓｐｌａｙ）など、集積回路を有する表示装置が、その範疇に含まれる。
【００２１】
なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間
でも共通して用いることがある。
【００２２】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合
は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合
と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図
又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。こ
こで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、
など）であるとする。
【００２３】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。
【００２４】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流
さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切
り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹと
が直接的に接続されている場合を含むものとする。
【００２５】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回
路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回
路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である
。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号が
Ｙへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹと
が機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹと
が電気的に接続されている場合とを含むものとする。
【００２６】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで
接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの
間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている
場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）と
が、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示
的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合
と同様な内容が、本明細書等に開示されているものとする。
【００２７】
なお、図面上は独立している構成要素同士が電気的に接続しているように図示されている
場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある
。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電
極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気
的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合
も、その範疇に含める。
【００２８】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成例について説明する。
【００２９】
＜半導体装置の構成例＞
図１（Ａ）に、本発明の一態様にかかる半導体装置１０の構成例を示す。半導体装置１０
は、センサ部２０、記憶部３０、制御部４０を有する。記憶部３０は、センサ部２０およ
び制御部４０と接続されている。半導体装置１０は、センサ装置として用いることができ
る。
【００３０】
センサ部２０は、外部からの情報を検出する機能を有する回路である。具体的には、セン
サ部２０には、所定の物理量または化学量を検出する機能を有するセンサを設けることが
できる。
【００３１】
ここで、物理量とは、温度、圧力、流量、光、磁気、音波、速度、加速度、湿度、電流、
電圧、電場、電力、距離、角度などを指し、化学量とは、ガスなどの気体成分の化学物質
や、イオンなどの液体成分の化学物質などの量を指す。化学量には、血液、汗、尿などに
含まれる特定の生体物質の有機化合物の量も含まれる。センサ部２０で化学量を検出しよ
うとする場合には、ある特定の物質を選択的に検出することになるため、あらかじめセン
サ部２０に、検出しようとする物質と反応する物質を設けておくことが好ましい。例えば
、生体物質や薬物の検出を行う場合には、検出しようとする生体物質や薬物と反応する酵
素、抗体分子、微生物細胞などを高分子などに固定化して、センサ部２０に設けておくこ
とが好ましい。
【００３２】
センサ部２０に設けることができるセンサの例としては、温度センサ、湿度センサ、ひず
みセンサ、熱流センサ、光センサ、ガスセンサ、圧力センサ、変位センサ、加速度センサ
、流速センサ、回転センサ、密度センサ、ジャイロセンサ、超音波センサ、光ファイバセ
ンサ、バイオセンサ、においセンサ、味覚センサ、虹彩センサ、指紋認証センサ、掌紋認
証センサ、静脈認証センサなどがあげられる。また、センサ部２０に設けられたセンサに
は、微小電気機械システム（ＭＥＭＳ：Ｍｉｃｒｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ
Ｓｙｓｔｅｍｓ）が用いられていてもよい。
【００３３】
また、センサ部２０は、生体情報を検出する機能を備えていてもよい。生体情報としては
、体温、血圧、脈拍数、発汗量、肺活量、血糖値、血中アルコール濃度、白血球数、赤血
球数、血小板数、ヘモグロビン濃度、ヘマトクリット値、ＧＯＴ（ＡＳＴ）含有量、ＧＰ
Ｔ（ＡＬＴ）含有量、γ−ＧＴＰ含有量、ＬＤＬコレステロール値、ＨＤＬコレステロー
ル値、中性脂肪値などがあげられる。センサ部２０にこれらの生体情報を検出する機能を
備えることにより、半導体装置１０を健康管理システムとして用いることができる。
【００３４】
なお、センサ部には、２種類以上のセンサが設けられていてもよい。
【００３５】
記憶部３０は、センサ部２０で検出した情報に対応するデータ（以下、検出データともい
う）を記憶する機能を有する。具体的には、センサ部２０において情報の検出が行われる
と、センサ部２０から記憶部３０に割り込み信号である信号Ｉｎｔ１が送信される。記憶
部３０が信号Ｉｎｔ１を受信すると、記憶部３０からセンサ部２０に制御信号である信号
Ｃｔｒｌ１が出力される。そして、信号Ｃｔｒｌ１に含まれる命令に従って、センサ部２
０から記憶部３０に検出データＤａｔａが送信され、記憶部３０に記憶される。なお、信
号Ｉｎｔ１、信号Ｃｔｒｌ１、検出データＤａｔａの送受信は、ＳＰＩ（Ｓｅｒｉａｌ  
Ｐｅｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅ）などを介して行うことができる。
【００３６】
ここで、記憶部３０は、複数の検出データを記憶し、制御部４０に送信する機能を有する
。そのため、センサ部２０においてセンシングされた検出データを一定量保持し、所望の
タイミングで制御部４０に送信することができる。具体的には、記憶部３０に記憶された
検出データＤａｔａの量が所定の基準値に達すると、記憶部３０から制御部４０に割り込
み信号である信号Ｉｎｔ２が送信される。制御部４０が信号Ｉｎｔ２を受信すると、制御
部４０から記憶部３０に制御信号である信号Ｃｔｒｌ２が出力される。そして、信号Ｃｔ
ｒｌ２に含まれる命令に従って、記憶部３０から制御部４０に検出データＤａｔａが送信
され、制御部４０において検出データＤａｔａの処理が行われる。このように、記憶部３
０は、一定量の検出データＤａｔａを蓄積して記憶し、制御部４０に一括で送信する機能
を有する。
【００３７】
制御部４０は、センサ部２０において検出され、記憶部３０から入力された検出データを
用いて、演算などの各種処理を行う機能を有する回路である。制御部４０は、ＣＰＵ、電
源管理ユニット（ＰＭＵ：Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  Ｕｎｉｔ）、記憶回路、
クロック信号生成回路などによって構成することができる。
【００３８】
センサ部２０において検出した情報が制御部４０に直接送信される場合、センサ部２０が
情報を検出する度に制御部４０（特に、ＣＰＵなど）を駆動し、検出データを抽出する必
要がある。そのため、制御部４０における消費電力の増大を招く。一方、本発明の一態様
においては、一定量の検出データを記憶部３０に蓄積することができるため、情報の検出
の度に制御部４０を駆動させる必要がなく、制御部４０に供給される電力の全部または一
部を遮断する期間を設けることができる。従って、制御部４０における消費電力を削減す
ることができる。以下、制御部４０に供給される電力の全部または一部が遮断された状態
を、「制御部４０が休止状態である」ともいい、制御部４０が休止状態である期間を、制
御部４０の休止期間ともいう。
【００３９】
なお、記憶部３０に蓄積された検出データの量が一定の基準値未満である全期間を制御部
４０の休止期間としてもよいし、一部の期間を制御部４０の休止期間としてもよい。
【００４０】
また、図１（Ｂ）に示すように、半導体装置１０にはバッテリー５０を設けることもでき
る。バッテリー５０は、記憶部３０から出力される制御信号ＰＣ１に従って、制御部４０
に電力を供給する機能を有する。
【００４１】
＜記憶部の構成例＞
図２（Ａ）に、記憶部３０および制御部４０の具体的な構成例を示す。記憶部３０は、制
御回路３１、記憶回路３２を有する。また、制御部４０は、ＰＭＵ４１、ＣＰＵ４２を有
する。なお、制御回路３１とＰＭＵ４１およびＣＰＵ４２とは、ＢＵＳ５１を介して接続
されている。
【００４２】
制御回路３１は、検出データを読み出す機能を有する。具体的には、制御回路３１は、信
号Ｉｎｔ１を受信した際、センサ部２０に信号Ｃｔｒｌ１を出力し、センサ部２０から検
出データＤａｔａを読み出す機能を有する。
【００４３】
また、制御回路３１は、記憶回路３２の動作を制御する機能を有する。具体的には、制御
回路３１は、センサ部２０から入力された検出データＤａｔａを、記憶回路３２に書き込
む機能を有する。また、記憶回路３２に記憶された検出データＤａｔａを読み出し、ＢＵ
Ｓ５１を介して制御部４０に出力する機能を有する。
【００４４】
ここで、記憶回路３２に記憶された検出データＤａｔａの量が所定の基準値未満の場合、
検出データＤａｔａの読み出しは行われず、検出データＤａｔａは記憶回路３２に蓄積さ
れる。そして、記憶回路３２に記憶された検出データＤａｔａの量が所定の基準値に達す
ると、制御回路３１によって記憶回路３２に記憶された検出データＤａｔａが読み出され
、制御部４０に出力される。
【００４５】
具体的には、記憶回路３２に記憶された検出データＤａｔａが所定の量に達すると、制御
回路３１からＰＭＵ４１に信号Ｉｎｔ２が入力される。割り込み信号Ｉｎｔ２がＰＭＵ４
１に入力されると、ＣＰＵ４２に電力が供給される。そして、記憶回路３２に記憶された
所定の量の検出データＤａｔａが制御回路３１によって読み出され、ＢＵＳ５１を介して
ＣＰＵ４２に出力される。なお、ＢＵＳ５１は、配線やスイッチなどによって構成するこ
とができる。なお、信号Ｉｎｔ２は、制御回路３１からＰＭＵ４１に直接入力されてもよ
いし、ＢＵＳ５１を介して入力されてもよい。
【００４６】
また、制御回路３１は、記憶回路３２に供給される電力を制御する機能を有していてもよ
い。センサ部２０におけるセンシングや制御回路３１による検出データＤａｔａの読み出
しが行われない場合、記憶回路３２における読み書き動作は行われない。このような期間
においては、制御回路３１から記憶回路３２に制御信号ＰＣ２を供給することにより、記
憶回路３２に供給される電力の全部または一部を遮断することが好ましい。これにより、
記憶回路３２における消費電力を削減することができる。以下、記憶回路３２に供給され
る電力の全部または一部が遮断された状態を、「記憶回路３２が休止状態である」ともい
い、記憶回路３２が休止状態である期間を、記憶回路３２の休止期間ともいう。
【００４７】
なお、記憶回路３２における読み書き動作が行われない全期間を記憶回路３２の休止期間
としてもよいし、一部の期間を記憶回路３２の休止期間としてもよい。
【００４８】
図２（Ｂ）に、記憶回路３２に供給される電力の遮断を行うためのスイッチ回路３３が設
けられた構成を示す。制御回路３１は、スイッチ回路３３の動作を制御する機能を有する
。具体的には、制御回路３１は、スイッチ回路３３に制御信号ＰＣ２を出力することによ
り、スイッチ回路３３の導通状態を制御する機能を有する。
【００４９】
制御信号ＰＣ２によってスイッチ回路３３がオン状態に制御されると、電源線ＶＤＤから
スイッチ回路３３を介して記憶回路３２に電源電位が供給される。これにより、記憶回路
３２において検出データの書き込みや読み出しを行うことができる。一方、スイッチ回路
３３がオフ状態に制御されると、記憶回路３２への電源電位の供給が停止する。従って、
記憶回路３２を休止状態とすることができる。
【００５０】
図２（Ｃ）に、スイッチ回路３３をトランジスタ３４によって構成した例を示す。なお、
図２（Ｃ）においては、トランジスタ３４がｐチャネル型であり、電源線が高電位電源線
ＶＤＤである例を示すが、図２（Ｄ）に示すように、トランジスタ３４はｎチャネル型で
あってもよいし、電源線が低電位電源線ＶＳＳであってもよい。
【００５１】
トランジスタ３４のゲートは制御信号ＰＣ２が入力される配線と接続され、ソースまたは
ドレインの一方は電源線と接続され、ソースまたはドレインの他方は記憶回路３２と接続
されている。図２（Ｃ）においてはトランジスタ３４のゲートに制御信号ＰＣ２としてハ
イレベルの電位を供給することにより、トランジスタ３４がオフ状態となる。また、図２
（Ｄ）においてはトランジスタ３４のゲートに制御信号ＰＣ２としてローレベルの電位を
供給することにより、トランジスタ３４がオフ状態となる。これにより、記憶回路３２へ
の電源の供給が停止される。
【００５２】
なお、トランジスタ３４には、チャネル形成領域に酸化物半導体を含むトランジスタ（以
下、ＯＳトランジスタともいう）を用いることができる。ＯＳトランジスタは、チャネル
形成領域にシリコンを含むトランジスタ（以下、Ｓｉトランジスタともいう）などと比べ
て、オフ電流が極めて小さい。そのため、トランジスタ３４にＯＳトランジスタを用いる
ことにより、トランジスタ３４がオフ状態である期間において、記憶回路３２に供給され
る電力を極めて低く抑えることができ、消費電力の低減を図ることができる。なお、ＯＳ
トランジスタの詳細については、実施の形態２乃至４で詳述する。
【００５３】
なお、トランジスタ３４は、ＯＳトランジスタに限られない。例えば、チャネル形成領域
が単結晶半導体を有する基板の一部に形成されるトランジスタを用いることができる。単
結晶半導体を有する基板としては、単結晶シリコン基板や単結晶ゲルマニウム基板などが
挙げられる。
【００５４】
また、トランジスタ３４は、酸化物半導体以外の材料を含む半導体膜にチャネル形成領域
が形成されるトランジスタにより構成することもできる。例えば、チャネル形成領域に酸
化物半導体以外の非単結晶半導体を有するトランジスタによって構成することができる。
このような非単結晶半導体としては、非晶質シリコン、微結晶シリコン、多結晶シリコン
などの非単結晶シリコンや、非晶質ゲルマニウム、微結晶ゲルマニウム、多結晶ゲルマニ
ウムなどの非単結晶ゲルマニウムなどが挙げられる。
【００５５】
なお、上記に列挙されたトランジスタは、以下に説明する各トランジスタにも用いること
ができる。
【００５６】
記憶回路３２は、複数の検出データＤａｔａを記憶する機能を有する。記憶回路３２は、
ＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）方式の記憶回路などによって構成す
ることにより、構成を単純化することができる。記憶回路３２に蓄積された検出データＤ
ａｔａが一定量に達すると、検出データＤａｔａがＢＵＳ５１を介してＣＰＵ４２に出力
される。
【００５７】
ここで、記憶回路３２は、ＯＳトランジスタによって構成することが好ましい。これによ
り、記憶回路３２に記憶されたデータのリークを極めて小さく抑え、長期間にわたってデ
ータを保持することが可能となる。そのため、記憶回路３２の休止期間においても、記憶
回路３２に記憶されたデータを長期間保持することができる。なお、ＯＳトランジスタを
用いた記憶回路３２の具体的な構成例は、実施の形態２で詳述する。
【００５８】
ＰＭＵ４１は、ＣＰＵ４２への電力の供給を制御する機能を有する。記憶回路３２に記憶
された検出データＤａｔａの量が所定の基準値未満である期間には、検出データＤａｔａ
はＣＰＵ４２に送信されず、ＣＰＵ４２による検出データの処理も行われない。そのため
、ＣＰＵ４２に供給される電力の全部または一部を遮断することができる。そして、記憶
回路３２に記憶された検出データの量が所定の基準値に達すると、制御回路３１からＰＭ
Ｕ４１に信号Ｉｎｔ２が出力され、ＣＰＵ４２への電力の供給が再開される。以下、ＣＰ
Ｕ４２に供給される電力の全部または一部が遮断された状態を、「ＣＰＵ４２が休止状態
である」ともいい、ＣＰＵ４２が休止状態である期間を、ＣＰＵ４２の休止期間ともいう
。
【００５９】
なお、ＣＰＵ４２の休止期間は、記憶回路３２の記憶された検出データＤａｔａの量が基
準値未満である全期間であってもよいし、一部の期間であってもよい。
【００６０】
ＣＰＵ４２は、検出データを用いて演算などの各種処理を行う機能を有する。ＰＭＵ４１
およびＣＰＵ４２は、複数のトランジスタを有する集積回路によって構成することができ
る。なお、当該複数のトランジスタには、トランジスタ３４と同様の材料を用いることが
できる。
【００６１】
以上のように、本発明の一態様においては、記憶回路３２に蓄積された検出データが一定
量に達するまでの期間は、記憶回路３２から制御回路３１を介して制御部４０へ検出デー
タを送信する必要がなく、制御部４０内部の回路（特に、ＣＰＵ４２など）を休止状態に
することができる。従って、制御部４０における消費電力を削減することができる。
【００６２】
＜半導体装置の動作例＞
次に、図１、図２（Ａ）に示す半導体装置１０の動作例について、図３乃至５を参照しな
がら説明する。
【００６３】
図３は、センサ部２０と記憶部３０の動作を説明するためのタイミングチャートである。
ここでは一例として、センサ部２０と記憶部３０間の信号の送受信がＳＰＩを介して行わ
れ、センサ部２０にはクロック信号ＣＬＫが入力されている場合の動作を説明する。
【００６４】
まず、期間Ｔ１においては、センサ部２０におけるセンシングは行われず、信号Ｉｎｔ１
は記憶部３０に出力されない。なお、期間Ｔ１においては、記憶回路３２およびＣＰＵ４
２を休止状態とすることができる。
【００６５】
次に、センサ部２０で情報の検出が行われると、信号Ｉｎｔ１が記憶部３０に出力される
（期間Ｔ２）。そして、記憶部３０が信号Ｉｎｔ１を受信すると、記憶部３０からセンサ
部２０に信号Ｃｔｒｌ１が送信される（期間Ｔ３、Ｔ４）。なお、ここでは、期間Ｔ３に
おいて、センサ部２０が検出した複数の情報の中から、読み出しを行う情報を選択するた
めの制御信号Ａが送信され、期間Ｔ４において、センサ部２０から読み出す情報のアドレ
スを指定するための制御信号Ｂが送信される動作例を示している。
【００６６】
そして、制御信号Ａおよび制御信号Ｂを含む信号Ｃｔｒｌ１を受信したセンサ部２０は、
検出データＤａｔａを記憶部３０に送信する（期間Ｔ５）。そして、検出データＤａｔａ
は記憶部３０に記憶される。
【００６７】
上記のような動作により、センサ部２０において検出した情報が記憶部３０に蓄積される
。
【００６８】
次に、図２（Ａ）、（Ｂ）に示す制御回路３１の動作を説明する。図４は、センサ部２０
から受信した検出データを記憶回路３２に書き込む際の、制御回路３１の動作を示すフロ
ーチャートである。
【００６９】
まず、制御回路３１は、割り込みの発生まで待機状態となっている（ステップＳ１１）。
そして、割り込みが発生し、センサ部２０から信号Ｉｎｔ１が出力されると（ステップＳ
１２でＹＥＳ）、制御回路３１はセンサ部２０から検出データＤａｔａの読み出しを行う
（ステップＳ１３）。検出データＤａｔａの読み出しは、図３のタイミングチャートに従
って行われる。なお、割り込みが発生していない待機期間（ステップＳ１１）においては
、記憶回路３２およびＣＰＵ４２を休止状態とすることができる。
【００７０】
次に、制御回路３１は、記憶回路３２が休止状態であるか否かを判別する（ステップＳ１
４）。そして、記憶回路３２が休止状態である場合は、記憶回路３２に電力が供給され、
休止状態が解除される（ステップＳ１５）。
【００７１】
次に、制御回路３１は、記憶回路３２に記憶された検出データの量が所定の基準値に達し
ている状態（以下、Ｆｕｌｌ状態ともいう）であるか否かを判別する（ステップＳ１６）
。そして、記憶回路３２がＦｕｌｌ状態である場合は、Ｆｕｌｌ状態の解除が行われる（
ステップＳ１７）。Ｆｕｌｌ状態の解除は、記憶回路３２に蓄積された検出データＤａｔ
ａを外部に出力する等の方法によって行うことができる。なお、Ｆｕｌｌ状態を解除する
動作の詳細は、図５において説明する。そして、Ｆｕｌｌ状態が解除された後、検出デー
タＤａｔａが記憶回路３２に書き込まれる（ステップＳ１８）。
【００７２】
なお、記憶回路３２に記憶された検出データの数は、カウンタなどによって記録すること
ができる。
【００７３】
以上の動作により、検出データを記憶回路３２に書き込むことができる。
【００７４】
次に、記憶回路３２からＣＰＵ４２への検出データの送信が行われる際の、制御回路３１
の動作を説明する。図５は、当該動作を示すフローチャートである。
【００７５】
まず、制御回路３１は、記憶回路３２がＦｕｌｌ状態となるまでは待機状態となっている
（ステップＳ２１）。そして、記憶回路３２がＦｕｌｌ状態となると（ステップＳ２２で
ＹＥＳ）、制御回路３１はＰＭＵ４１に割り込み信号（信号Ｉｎｔ２）を出力する（ステ
ップＳ２３）。なお、ここでＣＰＵ４２が休止状態である場合は、ＰＭＵ４１からＣＰＵ
４２に電力が供給され、休止状態が解除される。
【００７６】
そして、ＰＭＵ４１にＩｎｔ２が入力されると、ＣＰＵ４２は制御回路３１に対して検出
データＤａｔａの読み出しを要求する（ステップＳ２４）。これを受けて、制御回路３１
は記憶回路３２から検出データＤａｔａの読み出しを行い（ステップＳ２５）、制御回路
３１によって読み出された検出データＤａｔａは、ＢＵＳ５１を介してＣＰＵ４２に送信
される（ステップＳ２６）。そして、検出データＤａｔａがＣＰＵ４２に送信されると、
記憶回路３２のＦｕｌｌ状態が解除される（ステップＳ２７）。
【００７７】
以上の動作により、一定量蓄積された検出データのＣＰＵ４２への送信、Ｆｕｌｌ状態の
解除が行われる。
【００７８】
上記のように、本発明の一態様においては、一定量の検出データを記憶部３０に蓄積する
ことができるため、検出を行う度に制御部４０を駆動させる必要がなく、制御部を休止状
態とすることができる。従って、半導体装置の消費電力を削減することができる。
【００７９】
また、本発明の一態様においては、記憶回路３２における読み書き動作が行われない期間
において、記憶回路３２を休止状態とすることができる。これにより、半導体装置の消費
電力を削減することができる。
【００８０】
なお、本発明の一態様は、上記の構成に限定されない。つまり、本実施の形態には様々な
発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例え
ば、本発明の一態様として、記憶部３０が設けられた半導体装置の例を示したが、場合に
よっては、または、状況に応じて、本発明の一態様は、記憶部３０が設けられていない構
成であってもよい。また、本発明の一態様として、記憶部３０に一定の量のデータが蓄積
された場合に、制御部４０に転送する半導体装置の例を示したが、場合によっては、また
は、状況に応じて、本発明の一態様は、記憶部３０に入力された検出データを逐次、制御
部４０に転送する構成であってもよい。
【００８１】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。よって、本実
施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容
（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容
（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことがで
きる。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を
用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。また
、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その
実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別
の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さ
らに多くの図を構成させることができる。これは、以下の実施の形態においても同様であ
る。
【００８２】
（実施の形態２）
本実施の形態では、本発明の一態様に係る記憶部３０の具体的な構成例について説明する
。
【００８３】
＜制御回路の構成例＞
図６に、制御回路３１の構成例を示す。制御回路３１は、制御ロジック１００と、複数の
インターフェース（ＩＦ１１０、ＩＦ１２０、ＩＦ１３０）を有する。
【００８４】
制御ロジック１００は、センサ部２０、記憶回路３２、または制御部４０との間の信号の
送受信を制御する機能を有する。具体的には、制御ロジック１００は、センサ部２０と信
号の送受信を行う機能を有するＩＦ１１０の動作を制御する機能を有する。また、制御ロ
ジック１００は、記憶回路３２と信号の送受信を行う機能を有するＩＦ１２０の動作を制
御する機能を有する。また、制御ロジック１００は、制御部４０と信号の送受信を行う機
能を有する。
【００８５】
制御ロジック１００は、センサ部２０から信号Ｉｎｔ１を受信した際、ＩＦ１１０に制御
信号である信号Ｃｔｒｌ３を出力することによりＩＦ１１０を制御し、センサ部２０から
の検出データＤａｔａの読み出しを制御する機能を有する。
【００８６】
また、制御ロジック１００は、ＩＦ１２０に信号Ｃｔｒｌ４を出力することによりＩＦ１
２０を制御し、記憶回路３２への検出データＤａｔａの書き込み、および記憶回路３２か
らの検出データＤａｔａの読み出しを制御する機能を有する。また、記憶回路３２に制御
信号ＰＣ２を出力することにより、記憶回路３２への電力の供給を制御する機能を有する
。
【００８７】
また、制御ロジック１００は、制御部４０に信号Ｉｎｔ２を出力することにより、検出デ
ータＤａｔａの制御部４０への出力を制御する機能を有する。
【００８８】
ＩＦ１１０は、制御ロジック１００からの命令に従って、センサ部２０に信号Ｃｔｒｌ１
を出力し、センサ部２０から検出データＤａｔａを読み出す機能を有する。また、読み出
した検出データＤａｔａをＩＦ１２０に出力する機能を有する。
【００８９】
ＩＦ１２０は、制御ロジック１００からの命令に従って、ＩＦ１１０から入力された検出
データＤａｔａを、記憶回路３２に出力する機能を有する。これにより、検出データＤａ
ｔａは記憶回路３２に書き込まれる。また、ＩＦ１２０は、記憶回路３２に記憶された検
出データＤａｔａを読み出す機能を有する。また、読み出した検出データＤａｔａをＩＦ
１３０に出力する機能を有する。
【００９０】
ＩＦ１３０は、ＩＦ１２０から入力された検出データＤａｔａを、ＢＵＳ５１を介して制
御部４０に出力する機能を有する。
【００９１】
＜記憶回路の構成例＞
図７に、記憶回路３２の構成例を示す。記憶回路３２は、記憶領域２００、カウンタ２１
０、カウンタ２２０、比較回路２３０を有する。
【００９２】
記憶領域２００は、複数の検出データＤａｔａを記憶する機能を有する。記憶領域２００
は、フリップフロップ、ＤＲＡＭ、ＳＲＡＭなど、各種の記憶回路によって構成すること
ができる。
【００９３】
記憶領域２００は、信号ＷＥが入力されることにより、制御回路３１から入力された検出
データＤａｔａを、信号ＷＡＤＤＲによって指定されるアドレスに記憶する機能を有する
。また、記憶領域２００は、信号ＲＡＤＤＲによって指定されるアドレスに記憶された検
出データＤａｔａを、制御回路３１に出力する機能を有する。なお、記憶領域２００には
、クロック信号ＣＬＫが入力されていてもよい。
【００９４】
カウンタ２１０は、制御回路３１から入力された検出データＤａｔａの数をカウントする
機能を有する。具体的には、信号ＷＥが入力されている期間において、記憶領域２００に
書き込まれた検出データＤａｔａの数をカウントする機能を有する。カウンタ２１０でカ
ウントされた検出データの数が一定量を超えると、記憶回路３２はＦｕｌｌ状態となり、
比較回路２３０から信号Ｆｕｌｌが出力される。
【００９５】
カウンタ２２０は、制御回路３１に出力された検出データＤａｔａの数をカウントする機
能を有する。具体的には、信号ＲＤが入力されている期間において、記憶領域２００から
読み出された検出データＤａｔａの数をカウントする機能を有する。カウンタ２１０に記
憶されたカウント数と、カウンタ２２０に記憶されたカウント数が、比較回路２３０によ
り比較され、両カウンタのカウント数が一定条件を満たすと、比較回路２３０から信号Ｅ
ｍｐｔｙが出力される。
【００９６】
比較回路２３０は、カウンタ２１０のカウント数とカウンタ２２０のカウント数を比較し
た結果に基づいて、信号Ｆｕｌｌまたは信号Ｅｍｐｔｙを出力する機能を有する。
【００９７】
次に、図７に示す記憶回路３２の動作例について説明する。図８は、記憶回路３２の動作
を示すタイミングチャートである。ここでは一例として、カウンタ２１０およびカウンタ
２２０が２ｂｉｔのカウンタである例を示す。
【００９８】
期間Ｔ１１において、信号ＷＥおよび信号ＲＤはローレベルであり、検出データＤａｔａ
の書き込みおよび読み出しは行われない。従って、カウンタ２１０およびカウンタ２２０
のカウント数は０となっている。
【００９９】
次に、期間Ｔ１２において、信号ＷＥがハイレベルとなり、検出データＤａｔａの書き込
みが行われる。そして、信号ＷＥがハイレベルである期間において、記憶領域２００に書
き込まれた検出データＤａｔａの数が、カウンタ２１０においてカウントされる。そして
、書き込まれた検出データ数が４になると、カウンタ２１０のカウント数が０となり、記
憶領域２００に記憶された検出データが一定量に達したことを示す信号Ｆｕｌｌが比較回
路２３０から出力される。
【０１００】
次に、期間Ｔ１３において、信号ＷＥがローレベルとなり、検出データＤａｔａの書き込
みが終了する。
【０１０１】
次に、期間Ｔ１４において、信号ＲＤがハイレベルとなり、検出データＤａｔａの読み出
しが行われる。そして、信号ＲＤがハイレベルである期間において、記憶領域２００から
読み出された検出データＤａｔａの数が、カウンタ２２０においてカウントされる。そし
て、読み出された検出データ数が４になると、カウンタ２２０のカウント数が０となり、
記憶領域２００に記憶された一定量の検出データＤａｔａが読み出されたことを示す信号
Ｅｍｐｔｙが比較回路２３０から出力される。なお、記憶領域２００から読み出された検
出データＤａｔａは、制御回路３１およびＢＵＳ５１を介して制御部４０に出力される（
図２（Ａ）参照）。
【０１０２】
次に、期間Ｔ１５において、信号ＲＤがローレベルとなり、検出データＤａｔａの読み出
しが終了する。
【０１０３】
以上のように、記憶回路３２は、記憶領域２００に一定量の検出データＤａｔａを蓄積し
た後、一括して制御回路３１に出力することができる。そのため、検出データＤａｔａが
蓄積されている期間においては、記憶領域２００の記憶された検出データＤａｔａの読み
出し動作を省略することができ、制御部４０（図２（Ａ）参照）における検出データＤａ
ｔａの処理を停止することができる。従って、制御部４０の消費電力を低減することがで
きる。
【０１０４】
なお、記憶領域２００の構成は特に限定されないが、ＯＳトランジスタを用いた記憶回路
によって構成することが好ましい。ＯＳトランジスタはオフ電流が低いため、記憶領域２
００をＯＳトランジスタによって構成することにより、電力が供給されない期間にも検出
データを長期間記憶領域２００に保持することが可能となる。従って、記憶回路３２の休
止期間においても、検出データを長期間保持することができる。以下、ＯＳトランジスタ
を用いた記憶領域２００の構成例について説明する。
【０１０５】
［記憶領域の構成例１］
図９に、記憶領域２００の構成例を示す。図９に示す記憶領域２００は、複数のフリップ
フロップ３００、デコーダ３０１、ＡＮＤ回路３０２、マルチプレクサ３０３を有する。
なお、ここでは４行×４列のフリップフロップ３００により４ｂｉｔ×４のデータを記憶
することが可能な構成を示すが、フリップフロップ３００の数はこれに限られず、任意の
数とすることができる。
【０１０６】
デコーダ３０１は、外部から入力される信号ＷＡＤＤＲに基づき、データの書き込みを行
うフリップフロップ３００を選択するための信号を出力する機能を有する。なお、信号Ｗ
ＡＤＤＲがコード化されておらず、信号ＷＡＤＤＲを直接、フリップフロップ３００に入
力することが可能な場合は、デコーダ３０１を省略することができる。
【０１０７】
ＡＮＤ回路３０２の第１の入力端子には信号ＷＥが入力され、第２の入力端子には信号Ｃ
ＬＫが入力される。信号ＷＥがハイレベルとなると、ＡＮＤ回路３０２の出力端子からク
ロック信号が出力される。
【０１０８】
フリップフロップ３００への検出データの書き込みは、以下のような動作によって行われ
る。まず、デコーダ３０１によって信号ＷＡＤＤＲをデコードし、検出データＤａｔａの
書き込みを行うフリップフロップを選択する。その後、信号ＷＥをハイレベルとすること
により、フリップフロップ３００にクロック信号を入力する。これにより、検出データＤ
ａｔａが所定のフリップフロップ３００に記憶される。
【０１０９】
フリップフロップ３００からの検出データＤａｔａの読み出しは、読み出しを行う検出デ
ータＤａｔａのアドレスを指定する信号ＲＡＤＤＲをマルチプレクサ３０３に入力するこ
とにより、所定のフリップフロップ３００を選択し、当該選択されたフリップフロップ３
００からマルチプレクサ３０３を介して検出データを出力することにより行う。
【０１１０】
ここで、フリップフロップ３００とＯＳトランジスタを組み合わせて記憶領域２００を構
成することにより、電力が供給されない期間にも検出データを長期間保持することが可能
となる。フリップフロップ３００にＯＳトランジスタを接続した構成の一例を、図１０に
示す。
【０１１１】
図１０に示す記憶領域２００は、フリップフロップ３００、トランジスタ３０４、トラン
ジスタ３０５、トランジスタ３０６、容量素子３０７、選択回路３０８を有する。ここで
、トランジスタ３０４、トランジスタ３０５、トランジスタ３０６はＯＳトランジスタで
ある。
【０１１２】
トランジスタ３０４のゲートは端子ＢＫと接続され、ソースまたはドレインの一方は端子
ＳＤ＿ＩＮと接続され、ソースまたはドレインの他方はノードＳＤと接続されている。ト
ランジスタ３０５のゲートは端子ＲＥと接続され、ソースまたはドレインの一方はノード
Ｎ１と接続され、ソースまたはドレインの他方はノードＳＤと接続されている。トランジ
スタ３０６のゲートは端子ＢＫと接続され、ソースまたはドレインの一方はノードＮ１と
接続され、ソースまたはドレインの他方は端子Ｑと接続されている。容量素子３０７の一
方の電極はノードＮ１と接続され、他方の電極は所定の電位が供給される端子と接続され
ている。また、選択回路３０８は、ノードＳＤ、端子Ｄ、端子ＳＥ、フリップフロップ３
００と接続されている。以下、図１０に示すフリップフロップ３００の動作例について説
明する。
【０１１３】
〈通常動作〉
フリップフロップ３００の通常動作時には、フリップフロップ３００に電源電位およびク
ロック信号が供給されている。そして、フリップフロップ３００に検出データＤａｔａの
書き込みを行う際は、端子Ｄに検出データＤａｔａが入力される。ここで、端子ＲＥおよ
び端子ＢＫの電位はローレベルであり、トランジスタ３０４乃至３０６はオフ状態となっ
ている。また、端子ＳＥはローレベルであり、端子Ｄは選択回路３０８を介してフリップ
フロップ３００と導通状態となっている。なお、端子ＣＬＫにはクロック信号が入力され
ている。
【０１１４】
また、検出データＤａｔａの読み出しは、フリップフロップ３００に記憶されたデータを
、端子Ｑを介してマルチプレクサ３０３（図９参照）に出力することによって行う。
【０１１５】
このように、フリップフロップ３００においてデータの読み書きが行われている期間にお
いては、フリップフロップ３００には電源電位およびクロック信号が供給され、フリップ
フロップ３００は通常動作を行っている。以下、フリップフロップ３００が通常動作を行
っている状態を、アクティブモードともいう。
【０１１６】
〈データのバックアップ〉
フリップフロップ３００においてデータの読み書きなどを行わず、フリップフロップ３０
０の駆動が必要とされない期間においては、以下のように、電源電位またはクロック信号
の供給が停止される。
【０１１７】
まず、端子ＢＫの電位をハイレベルとすることにより、トランジスタ３０６をオン状態と
する。これにより、フリップフロップ３００の出力端子に相当する端子ＱとノードＮ１が
導通状態となる。すなわち、フリップフロップ３００の出力データがノードＮ１に転送さ
れる。その後、端子ＢＫの電位をローレベルとし、トランジスタ３０６をオフ状態とする
。これにより、ノードＮ１は浮遊状態となり、ノードＮ１にフリップフロップ３００の出
力データが保持される。
【０１１８】
このように、フリップフロップ３００に記憶されたデータをノードＮ１に退避させて保持
することにより、データのバックアップを行うことができる。そして、データをノードＮ
１に退避させている期間においては、フリップフロップ３００への電源電位やクロック信
号の供給を停止することができる。これにより、フリップフロップ３００における消費電
力を低減することができる。以下、フリップフロップ３００への電源電位またはクロック
信号の供給が停止されている状態を、スリープモードともいう。
【０１１９】
また、トランジスタ３０５およびトランジスタ３０６はＯＳトランジスタであるため、オ
フ電流が極めて小さい。そのため、トランジスタ３０５およびトランジスタ３０６のゲー
トの電位がローレベルである期間において、ノードＮ１の電位を長期間にわたって保持す
ることができる。
【０１２０】
〈データの復帰〉
フリップフロップ３００をスリープモードからアクティブモードに復帰する場合は、以下
のように、電源電位の供給、データの復帰、クロック信号の供給が行なわれる。
【０１２１】
まず、フリップフロップ３００に電源電位を供給する。その後、端子ＲＥの電位をハイレ
ベルとし、トランジスタ３０５をオン状態とする。これにより、ノードＮ１とノードＳＤ
が導通状態となり、ノードＮ１に退避されたデータがノードＳＤに転送される。また、端
子ＳＥの電位をハイレベルとすることにより、ノードＳＤが選択回路３０８を介してフリ
ップフロップ３００の入力端子と導通状態となり、ノードＮ１に退避されたデータがフリ
ップフロップ３００の入力端子に入力される。
【０１２２】
その後、端子ＣＬＫからフリップフロップ３００に一定期間クロック信号を供給する。こ
れにより、フリップフロップ３００にデータが書き込まれ、フリップフロップ３００はス
リープモードになる直前の状態に復帰する。その後、端子ＳＥおよび端子ＲＥの電位をロ
ーレベルとする。これにより、端子Ｄがフリップフロップ３００の入力端子と導通状態と
なる。また、トランジスタ３０５がオフとなり、ノードＮ１が浮遊状態となる。
【０１２３】
そして、端子ＳＥおよび端子ＲＥの電位をローレベルとして一定期間が経過した後、クロ
ック信号の入力を再開し、フリップフロップ３００をアクティブモードとする。
【０１２４】
以上のように、フリップフロップ３００にＯＳトランジスタを接続することにより、フリ
ップフロップ３００への電源電位またはクロック信号の供給の停止が可能となる。
【０１２５】
なお、フリップフロップ３００への電源電位の供給の停止によって削減できる電力よりも
、スリープモードからアクティブモードに復帰するのに要する電力の方が大きくなる場合
は、スリープモードにおける電源電位の供給の停止は行わず、クロック信号の供給の停止
のみを行うことが好ましい。
【０１２６】
また、図１０に示す記憶領域２００の回路を複数直列に接続してスキャンチェーンを構成
することにより、スキャンテストを実行することができる。具体的には、端子ＲＥの電位
をローレベル、端子ＢＫの電位をハイレベルとして、トランジスタ３０４およびトランジ
スタ３０６をオン状態とし、トランジスタ３０５をオフにとする。また、端子ＳＥにハイ
レベルの信号を供給し、ノードＳＤとフリップフロップ３００の入力端子を導通状態とす
る。これにより、フリップフロップ３００の出力データが、次段の回路の端子ＳＤ＿ＩＮ
に入力されることになる。
【０１２７】
そして、スキャンチェーンの初段の回路の端子ＳＤ＿ＩＮに、スキャンテストデータＳＣ
ＮＩＮを入力する。クロック信号の入力によってスキャンチェーンのシフト動作を行い、
スキャンチェーンのフリップフロップ３００にＳＣＮＩＮを書き込む。次に、フリップフ
ロップ３００を通常動作させ、論理回路の出力データをフリップフロップ３００に保持さ
せる。再び、スキャンモードにして、スキャンチェーンのシフト動作を行う。最終段のフ
リップフロップ３００から出力されるデータから、論理回路およびフリップフロップ３０
０の故障の有無を判定することができる。
【０１２８】
［記憶領域の構成例２］
図１１に、記憶領域２００の別の構成例を示す。図１１に示す記憶領域２００は、複数の
メモリセル３１１を備えたセルアレイ３１０、駆動回路３２０、駆動回路３３０を有する
。なお、ここでは一例として、４行４列のメモリセル３１１を有し、４ビット×４のデー
タを記憶することが可能なセルアレイ３１０の構成を示すが、メモリセル３１１の行およ
び列の数は自由に設定することができる。
【０１２９】
メモリセル３１１はそれぞれ、配線ＷＬおよび配線ＢＬと接続されている。ここでは、１
行目乃至４行目の配線ＷＬをそれぞれ配線ＷＬ［１］乃至［４］とし、１列目乃至４列目
の配線ＢＬをそれぞれ配線ＢＬ［１］乃至［４］としている。
【０１３０】
配線ＷＬに、所定の行のメモリセル３１１を選択するための信号（以下、選択信号ともい
う）を供給することにより、所定の行のメモリセル３１１を選択する。そして、所定の行
のメモリセル３１１が選択された状態で、メモリセル３１１に書き込むデータに対応する
電位（以下、書き込み電位ともいう）を配線ＢＬに供給することにより、所定の行のメモ
リセル３１１への書き込みを行うことができる。また、メモリセル３１１に記憶されたデ
ータは、配線ＢＬを介して読み出すことができる。このとき配線ＢＬには、メモリセル３
１１に記憶されたデータに対応する電位（以下、読み出し電位ともいう）が供給される。
本発明の一態様においては、駆動回路３３０を介して配線ＢＬに検出データＤａｔａが供
給される。
【０１３１】
駆動回路３２０は、アドレス信号である信号ＷＡＤＤＲまたは信号ＲＡＤＤＲに基づいて
、配線ＷＬに選択信号を出力する機能を有する。駆動回路３２０は、デコーダなどによっ
て構成することができる。
【０１３２】
駆動回路３３０は、駆動回路３２０によって選択されたメモリセル３１１にデータを書き
込む機能を有する。また、駆動回路３２０によって選択されたメモリセル３１１に記憶さ
れたデータを読み出す機能を有する。具体的には、駆動回路３３０は、配線ＢＬに書き込
み電位を供給する機能や、配線ＢＬの電位からメモリセル３１１に記憶されたデータを読
み出す機能を有する。また、駆動回路３３０は、配線ＢＬを所定の電位にプリチャージす
る機能を有していてもよい。
【０１３３】
ここで、メモリセル３１１は、ＯＳトランジスタを用いて構成することが好ましい。これ
により、メモリセル３１１に電源電位が供給されていない期間においても、メモリセル３
１１に記憶されたデータを長期間保持することができる。以下、ＯＳトランジスタを用い
たメモリセル３１１の構成例について説明する。
【０１３４】
〈メモリセルの構成例１〉
図１２（Ａ）に、メモリセル３１１の構成例を示す。メモリセル３１１は、回路３４０、
回路３５０を有する。
【０１３５】
回路３４０は、トランジスタ３４１乃至３４６を有する。トランジスタ３４１、３４２、
３４５、３４６はｎチャネル型であり、トランジスタ３４３、３４４はｐチャネル型であ
る。なお、トランジスタ３４１、３４２はそれぞれ、ｎチャネル型であってもｐチャネル
型であってもよい。
【０１３６】
トランジスタ３４１のゲートは配線ＷＬと接続され、ソースまたはドレインの一方はトラ
ンジスタ３４３のソースまたはドレイン一方、トランジスタ３４５のソースまたはドレイ
ン一方、トランジスタ３４４のゲート、トランジスタ３４６のゲートと接続され、ソース
またはドレインの他方は配線ＢＬと接続されている。トランジスタ３４２のゲートは配線
ＷＬと接続され、ソースまたはドレインの一方はトランジスタ３４４のソースまたはドレ
イン一方、トランジスタ３４６のソースまたはドレイン一方、トランジスタ３４３のゲー
ト、トランジスタ３４５のゲートと接続され、ソースまたはドレインの他方は配線ＢＬＢ
と接続されている。トランジスタ３４３のソースまたはドレインの他方、トランジスタ３
４４のソースまたはドレインの他方は、それぞれ電源線（ここでは高電位電源線ＶＤＤ）
と接続されている。トランジスタ３４５のソースまたはドレインの他方、トランジスタ３
４６のソースまたはドレインの他方は、それぞれ電源線（ここでは低電位電源線ＶＳＳ）
と接続されている。なお、トランジスタ３４３のゲートおよびトランジスタ３４５のゲー
トと接続されたノードをノードＮ３とし、トランジスタ３４４のゲートおよびトランジス
タ３４６のゲートと接続されたノードをノードＮ２とする。
【０１３７】
配線ＷＬは、選択信号を伝える機能を有する配線であり、配線ＢＬは、書き込み電位また
は読み出し電位を伝える機能を有する配線であり、配線ＢＬＢは、配線ＢＬに供給される
信号の反転信号を伝える機能を有する配線である。
【０１３８】
このように、回路３４０は揮発性メモリであるＳＲＡＭセルを構成している。従って、ノ
ードＮ２およびノードＮ３は、メモリセル３１１に書き込まれたデータに対応する電荷を
保持するノードに対応する。
【０１３９】
回路３５０は、トランジスタ３５１、３５２および容量素子３５３、３５４を有する。こ
こで、トランジスタ３５１、３５２はＯＳトランジスタである。
【０１４０】
トランジスタ３５１のゲートは配線ＢＫと接続され、ソースまたはドレインの一方は容量
素子３５３の一方の電極と接続され、ソースまたはドレインの他方はノードＮ３と接続さ
れている。トランジスタ３５２のゲートは配線ＢＫと接続され、ソースまたはドレインの
一方は容量素子３５４の一方の電極と接続され、ソースまたはドレインの他方はノードＮ
２と接続されている。容量素子３５３の他方の電極および容量素子３５４の他方の電極は
それぞれ、所定の電位が供給される配線と接続されている。所定の電位が供給される配線
は、高電位電源線であっても低電位電源線（接地線など）であってもよい。また、電位の
切り替えが可能な配線であってもよい。なお、トランジスタ３５１のソースまたはドレイ
ンの一方および容量素子３５３の一方の電極と接続されたノードをノードＮ４とし、トラ
ンジスタ３５２のソースまたはドレインの一方および容量素子３５４の一方の電極と接続
されたノードをノードＮ５とする。
【０１４１】
配線ＢＫは、データのバックアップを行うメモリセル３１１を選択する機能を有する配線
である。なお、配線ＷＬに供給される信号と配線ＢＫに供給される信号は、一方の信号に
よって他方の信号が決定されるものであってもよいし、各々が独立した信号であってもよ
い。
【０１４２】
メモリセル３１１においてデータが保持されるノードに相当するノードＮ２は、ＯＳトラ
ンジスタであるトランジスタ３５２を介してノードＮ５と接続されている。また、メモリ
セル３１１においてデータが保持されるノードに相当するノードＮ３は、ＯＳトランジス
タであるトランジスタ３５１を介してノードＮ４と接続されている。これにより、ＳＲＡ
Ｍセルを構成する回路３４０に保持されたデータを、ノードＮ４およびノードＮ５に退避
させることができる。また、退避させたデータを再度、回路３４０に復帰させることがで
きる。
【０１４３】
具体的には、回路３４０においてデータの読み書きが行われない期間において、配線ＢＫ
の電位をハイレベルとすることにより、トランジスタ３５１、３５２をオン状態とし、ノ
ードＮ２に保持されたデータをノードＮ５に退避させ、ノードＮ３に保持されたデータを
ノードＮ４に退避させることができる。その後、配線ＢＫの電位をローレベルとすること
により、トランジスタ３５１、３５２をオフ状態とし、ノードＮ４、Ｎ５の電位を保持す
る。また、配線ＢＫの電位を再度ハイレベルとし、トランジスタ３５１、３５２をオン状
態とすることにより、ノードＮ４、Ｎ５に退避させたデータをノードＮ２、Ｎ３に復帰さ
せることができる。
【０１４４】
ここで、トランジスタ３５１、３５２はＯＳトランジスタであり、オフ電流が極めて小さ
い。そのため、トランジスタ３５１、３５２がオフ状態であるとき、ノードＮ４の電位と
ノードＮ５の電位を長期間にわたって保持することができる。従って、メモリセル３１１
への電力の供給が停止される直前に、ノードＮ２、Ｎ３に保持されたデータをノードＮ４
、Ｎ５に退避させることにより、メモリセル３１１への電力の供給が停止した場合であっ
ても、メモリセル３１１に記憶されたデータを保持することが可能となる。そして、メモ
リセル３１１への電力の供給が再開された後、ノードＮ４、Ｎ５に保持されたデータをノ
ードＮ２、Ｎ３に復帰させることができる。
【０１４５】
なお、回路３４０はＳＲＡＭセルを構成するため、トランジスタ３４１乃至３４６には高
速動作が要求される。そのため、トランジスタ３４１乃至３４６にはＳｉトランジスタな
どを用いることが好ましい。ただし、これに限定されず、トランジスタ３４１乃至３４６
にはＯＳトランジスタを用いることもできる。
【０１４６】
また、メモリセル３１１に電力が供給され、回路３４０がＳＲＡＭセルとして動作してい
る期間においては、トランジスタ３５１、３５２はオフ状態とすることが好ましい。これ
により、回路３４０の高速な動作の阻害を防止することができる。
【０１４７】
なお、図１２（Ａ）においては、回路３５０がトランジスタ３５１、３５２、容量素子３
５３、３５４を有する例を示したが、トランジスタ３５１および容量素子３５３を省略し
た構成としてもよいし、トランジスタ３５２および容量素子３５４を省略した構成として
もよい。
【０１４８】
また、図１２（Ａ）においては回路３４０に揮発性のメモリセルである６トランジスタ型
のＳＲＡＭセルを用いたが、これに限定されず、回路３４０として他の揮発性のメモリセ
ルを用いてもよい。他の揮発性メモリセルを用いた場合であっても、図１２（Ａ）に示す
ようにＯＳトランジスタおよび容量素子を接続することにより、データの退避及び復帰が
可能となる。
【０１４９】
以上のように、メモリセル３１１において、回路３４０に格納されたデータを回路３５０
に退避させて保持することにより、メモリセル３１１への電力の供給が行われない期間に
おいてもデータを保持することができる。また、電力の供給が再開された後、回路３５０
に保持されたデータを回路３４０に復帰させることができる。そのため、データの保持期
間においてメモリセル３１１への電力の供給を停止することができ、消費電力を低減する
ことができる。
【０１５０】
また、後述するように、ＯＳトランジスタは、Ｓｉトランジスタ上に積層することができ
る。そのため、回路３５０を回路３４０上に積層することができる。従って、メモリセル
３１１の面積の増加を抑えることができる。
【０１５１】
〈メモリセルの構成例２〉
図１２（Ｂ）に、メモリセル３１１の他の構成例を示す。図１２（Ｂ）に示すメモリセル
３１１は、トランジスタ３６１、トランジスタ３６２、容量素子３６３を有する。なお、
トランジスタ３６１はＯＳトランジスタとする。また、ここではトランジスタ３６１、３
６２をｎチャネル型としているが、トランジスタ３６１、３６２はそれぞれｐチャネル型
であってもよい。
【０１５２】
トランジスタ３６１のゲートは配線ＷＬと接続され、ソースまたはドレインの一方はトラ
ンジスタ３６２のゲートおよび容量素子３６３の一方の電極と接続され、ソースまたはド
レインの他方は配線ＢＬと接続されている。トランジスタ３６２のソースまたはドレイン
の一方は配線ＳＬと接続され、ソースまたはドレインの他方は配線ＢＬと接続されている
。容量素子３６３の他方の電極は、配線ＣＬと接続されている。ここで、トランジスタ３
６１のソースまたはドレインの一方、トランジスタ３６２のゲート、および容量素子３６
３の一方の電極と接続されたノードを、ノードＮ６とする。
【０１５３】
トランジスタ３６１にＯＳトランジスタを用いることにより、トランジスタ３６１をオフ
状態とした際、ノードＮ６の電位を極めて長時間にわたって保持することができる。
【０１５４】
次に、図１２（Ｂ）に示すメモリセル３１１の動作について説明する。まず、配線ＷＬの
電位を、トランジスタ３６１がオン状態となる電位にして、トランジスタ３６１をオン状
態とする。これにより、配線ＢＬの電位がノードＮ６に与えられる。すなわち、トランジ
スタ３６２のゲートには所定の電荷が与えられる（データの書き込み）。
【０１５５】
その後、配線ＷＬの電位をトランジスタ３６１がオフ状態となる電位にして、トランジス
タ３６１をオフ状態とすることにより、ノードＮ６が浮遊状態となり、ノードＮ６の電位
が保持される（データの保持）。
【０１５６】
次に、配線ＳＬの電位を一定の電位に維持した上で、配線ＣＬの電位を所定の電位（読み
出し電位）とすると、ノードＮ６に保持された電荷の量に応じて、配線ＢＬは異なる電位
となる。一般に、トランジスタ３６２をｎチャネル型とすると、トランジスタ３６２のゲ
ートの電位がハイレベルである場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３６
２のゲートの電位がローレベルである場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるた
めである。ここで、見かけのしきい値電圧とは、トランジスタ３６２をオン状態とするた
めに必要な配線ＣＬの電位をいうものとする。したがって、配線ＣＬの電位をＶｔｈ＿Ｈ
とＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＮ６の電位を判別することができ
る。例えば、ノードＮ６の電位がハイレベルである場合には、配線ＣＬの電位がＶ０（＞
Ｖｔｈ＿Ｈ）となれば、トランジスタ３６２はオン状態となる。一方、ノードＮ６の電位
がローレベルである場合には、配線ＣＬの電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トラ
ンジスタ３６２はオフ状態のままとなる。このため、配線ＢＬの電位を読み出すことによ
り、メモリセル３１１に記憶されているデータの読み出しが可能となる。
【０１５７】
データの読み出しを行わない場合には、ノードＮ６の電位に関わらずトランジスタ３６２
がオフ状態となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を配線ＣＬに与えれば
よい。
【０１５８】
なお、ここではノードＮ６に２値の電位（ハイレベルまたはローレベル）を保持する場合
について説明したが、３値以上の電位を保持する構成としてもよい。これにより、メモリ
セル３１１に多値のデータを記憶することができる。
【０１５９】
また、データの書き換えは、上記データの書き込みおよび保持と同様の動作により行うこ
とができる。具体的には、配線ＷＬの電位を、トランジスタ３６１がオン状態となる電位
にして、トランジスタ３６１をオン状態とする。これにより、書き換えるデータに対応す
る配線ＢＬの電位がノードＮ６に与えられる。その後、配線ＷＬの電位を、トランジスタ
３６１がオフ状態となる電位にして、トランジスタ３６１をオフ状態とすることにより、
ノードＮ６が浮遊状態となり、ノードＮ６には書き換えたデータに対応する電位が保持さ
れる。
【０１６０】
トランジスタ３６１はＯＳトランジスタであり、オフ電流が極めて小さいため、保持期間
においてノードＮ６の電位を長時間にわたって維持することができる。そのため、メモリ
セル３１１への電力の供給が停止された期間においても、データを長期間保持することが
できる。
【０１６１】
なお、トランジスタ３６１のソースまたはドレインの一方は、トランジスタ３６２のゲー
トと接続されることにより、不揮発性メモリとして用いられるフローティングゲート型ト
ランジスタのフローティングゲートと同様の機能を有する。このため、図１２（Ｂ）中、
トランジスタ３６１のソースまたはドレインの一方とトランジスタ３６２のゲートが接続
された部位を、フローティングゲート部ＦＧと呼ぶこともできる。トランジスタ３６１が
非導通状態の場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたとみなすこ
とができ、フローティングゲート部ＦＧには電荷が保持される。トランジスタ３６１のオ
フ電流は、Ｓｉトランジスタのオフ電流の１０万分の１以下であるため、トランジスタ３
６１のリークによってフローティングゲート部ＦＧに蓄積された電荷が消失する量は極め
て小さい。或いは、長期間にわたって、フローティングゲート部ＦＧに蓄積された電荷の
消失を無視することが可能である。その結果、ＯＳトランジスタであるトランジスタ３６
１により、不揮発性の記憶装置、或いは、電源の供給なしにデータを非常に長期間保持す
ることができる記憶装置を実現することが可能である。
【０１６２】
また、図１２（Ｂ）のメモリセル３１１は、再度のデータの書き込みによって直接的にデ
ータを書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、半導体装置の高速動作が実現される。
【０１６３】
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲ
ート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされ
ていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解
消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味する
ものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去
の際に必要であった高電圧も不要である。
【０１６４】
なお、図１２（Ｂ）においては、データの書き込みと読み出しを同一の配線ＢＬを用いて
行う構成を示すが、データの書き込みと読み出しはそれぞれ別の配線を用いておこなって
もよい。すなわち、トランジスタ３６１のソースまたはドレインの他方と、トランジスタ
３６２のソースまたはドレインの他方は、別々の配線と接続されていてもよい。また、ト
ランジスタ３６２と配線ＢＬは他のトランジスタを介して接続されていてもよいし、トラ
ンジスタ３６２と配線ＳＬは他のトランジスタを介して接続されていてもよい。
【０１６５】
また、トランジスタ３６１とトランジスタ３６２は積層することができる。例えば、トラ
ンジスタ３６２の上方に絶縁層を設け、当該絶縁層の上方にＯＳトランジスタであるトラ
ンジスタ３６１、および容量素子３６３を設けた構成とすることができる。これにより、
メモリセル３１１の面積を縮小することができる。
【０１６６】
〈メモリセルの構成例３〉
図１２（Ｃ）に、メモリセル３１１の他の構成例を示す。図１２（Ｃ）に示すメモリセル
３１１は、トランジスタ３７１、容量素子３７２を有する。ここでは、トランジスタ３７
１はｎチャネル型のＯＳトランジスタとしている。
【０１６７】
トランジスタ３７１のゲートは配線ＷＬと接続され、ソースまたはドレインの一方は容量
素子３７２の一方の電極と接続され、ソースまたはドレインの他方は配線ＢＬと接続され
ている。容量素子３７２の他方の電極は、所定の電位が供給される配線と接続されている
。ここで、トランジスタ３７１のソースまたはドレインの一方および容量素子３７２の一
方の電極と接続されたノードを、ノードＮ７とする。以下、メモリセル３１１の動作を説
明する。
【０１６８】
まず、容量素子３７２の他方の電極と接続された配線の電位を一定に維持した上で、配線
ＷＬの電位をトランジスタ３７１がオン状態となる電位にして、トランジスタ３７１をオ
ン状態とする。これにより、配線ＢＬの電位がノードＮ７に供給される（データの書き込
み）。
【０１６９】
次に、配線ＷＬの電位をトランジスタ３７１が非導通状態となる電位にして、トランジス
タ３７１を非導通状態とする。これにより、ノードＮ７が浮遊状態となり、ノードＮ７の
電位が保持される（データの保持）。ここで、トランジスタ３７１はＯＳトランジスタで
あり、非導通状態におけるオフ電流が極めて小さいため、ノードＮ７の電位を長時間にわ
たって保持することができる。
【０１７０】
次に、容量素子３７２の他方の電極と接続された配線の電位を一定に維持した上で、配線
ＷＬの電位をトランジスタ３７１がオン状態となる電位にして、トランジスタ３７１をオ
ン状態とする。これにより、ノードＮ７の電位が配線ＢＬに供給される。この時、配線Ｂ
Ｌの電位は、ノードＮ７の電位に応じて異なる電位となる。従って、配線ＢＬの電位を読
み出すことにより、メモリセル３１１に記憶されているデータの読み出しが可能となる。
【０１７１】
また、データの書き換えは、上記データの書き込みおよび保持と同様の動作により行うこ
とができる。具体的には、配線ＷＬの電位をトランジスタ３７１がオン状態となる電位に
して、トランジスタ３７１をオン状態とする。これにより、新たに書き換えるデータに対
応する配線ＢＬの電位がノードＮ７に与えられる。その後、配線ＷＬの電位をトランジス
タ３７１がオフ状態となる電位にして、トランジスタ３７１をオフ状態とすることにより
、ノードＮ７が浮遊状態となり、ノードＮ７には書き換えたデータに対応する電位が保持
される。
【０１７２】
ここで、トランジスタ３７１はＯＳトランジスタであり、オフ電流が極めて小さいため、
保持期間においてノードＮ７の電位を長時間にわたって維持することができる。そのため
、所定の周期で再度書き込みを行う動作（リフレッシュ動作）が不要となるか、または、
リフレッシュ動作の頻度を極めて低くすることができる。また、メモリセル３１１への電
力の供給が停止された期間においてもデータを長期間保持することができる。
【０１７３】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０１７４】
（実施の形態３）
本実施の形態では、本発明の一態様にかかる半導体装置の断面構造の一例を説明する。
【０１７５】
＜構成例１＞
図１３に、トランジスタ４０１、トランジスタ４０２、容量素子４０３の断面図を示す。
なお、トランジスタ４０２は、上記実施の形態で示すＯＳトランジスタに用いることがで
き、トランジスタ４０１は、ＯＳトランジスタ以外のトランジスタに用いることができる
。また、容量素子４０３は、上記実施の形態で示す各容量素子などに用いることができる
。例えば、トランジスタ４０１は、図１２（Ａ）、（Ｂ）におけるトランジスタ３４１乃
至３４６、３６２などに用いることができる。また、トランジスタ４０２は、図１０にお
けるトランジスタ３０４乃至３０６、図１２（Ａ）乃至（Ｃ）におけるトランジスタ３５
１、３５２、３６１、３７１などに用いることができる。また、容量素子４０３は、図１
０における容量素子３０７、図１２（Ａ）乃至（Ｃ）における容量素子３５３、３５４、
３６３、３７２などに用いることができる。
【０１７６】
図１３では、第１の層に単結晶半導体基板にチャネル形成領域を有するトランジスタ４０
１が位置し、第１の層上の第２の層にＯＳトランジスタであるトランジスタ４０２が位置
し、第２の層上の第３の層に容量素子４０３が位置する場合の、半導体装置の断面構造を
例示している。
【０１７７】
トランジスタ４０１は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲル
マニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。シ
リコンの薄膜を用いてトランジスタ４０１を形成する場合、当該薄膜には、プラズマＣＶ
Ｄ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シ
リコンをレーザー照射などの処理により結晶化させた多結晶シリコン、単結晶シリコンウ
ェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができ
る。
【０１７８】
トランジスタ４０１が形成される半導体基板４１０は、例えば、シリコン基板、ゲルマニ
ウム基板、シリコンゲルマニウム基板等を用いることができる。図１３では、単結晶シリ
コン基板を半導体基板４１０として用いる場合を例示している。
【０１７９】
また、トランジスタ４０１は、素子分離法により電気的に分離されている。素子分離法と
して、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃ
ｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉ
ｏｎ）等を用いることができる。図１３では、トレンチ分離法を用いてトランジスタ４０
１を電気的に分離する場合を例示している。具体的に、図１３では、半導体基板４１０に
エッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに
埋め込むことで形成される素子分離領域４１１により、トランジスタ４０１を素子分離さ
せる場合を例示している。
【０１８０】
トランジスタ４０１は、不純物領域４１２ａおよび不純物領域４１２ｂを有する。不純物
領域４１２ａおよび不純物領域４１２ｂは、トランジスタ４０１のソースまたはドレイン
として機能する。
【０１８１】
トランジスタ４０１上には絶縁膜４２１が設けられ、絶縁膜４２１には開口部が形成され
ている。そして、当該開口部には、不純物領域４１２ａと接続された導電層４１３ａ、不
純物領域４１２ｂと接続された導電層４１３ｂが形成されている。また、導電層４１３ａ
は絶縁膜４２１上に形成された導電層４２２ａと接続されており、導電層４１３ｂは、絶
縁膜４２１上に形成された導電層４２２ｂと接続されている。
【０１８２】
導電層４２２ａおよび導電層４２２ｂ上には、絶縁膜４２３が設けられ、絶縁膜４２３に
は開口部が形成されている。そして、当該開口部には、導電層４２２ａと接続された導電
層４２４が形成されている。また、導電層４２４は絶縁膜４２３上に形成された導電層４
２５と接続されている。
【０１８３】
導電層４２５上には、絶縁膜４２６が設けられ、絶縁膜４２６には開口部が形成されてい
る。そして、当該開口部には、導電層４２５と接続された導電層４２７が形成されている
。また、導電層４２７は絶縁膜４２６上に形成された導電層４２８と接続されている。
【０１８４】
そして、絶縁膜４２６上には、ＯＳトランジスタであるトランジスタ４０２が設けられて
いる。トランジスタ４０２は、絶縁膜４３０上の酸化物半導体層４４１と、酸化物半導体
層４４１上の導電層４４３ａおよび導電層４４３ｂと、酸化物半導体層４４１、導電層４
４３ａ、導電層４４３ｂ上の絶縁膜４４４と、絶縁膜４４４上に位置し、酸化物半導体層
４４１と重なる領域を有する導電層４４５と、を有する。なお、導電層４４３ａおよび導
電層４４３ｂはトランジスタ４０２のソース電極またはドレイン電極としての機能を有し
、絶縁膜４４４はトランジスタ４０２のゲート絶縁膜としての機能を有し、導電層４４５
はトランジスタ４０２のゲート電極としての機能を有する。
【０１８５】
また、酸化物半導体層４４１は、導電層４４３ａと重なる領域と、導電層４４５と重なる
領域との間に、領域４４２ａを有する。また、酸化物半導体層４４１は、導電層４４３ｂ
と重なる領域と、導電層４４５と重なる領域との間に、領域４４２ｂを有する。領域４４
２ａおよび領域４４２ｂに、導電層４４３ａ、導電層４４３ｂ、および導電層４４５をマ
スクとしてアルゴン、ｐ型の導電型を酸化物半導体層４４１に付与する不純物、或いは、
ｎ型の導電型を酸化物半導体層４４１に付与する不純物を添加することで、酸化物半導体
層４４１のうち導電層４４５と重なる領域よりも、領域４４２ａおよび領域４４２ｂの抵
抗率を下げることができる。
【０１８６】
絶縁膜４４４および導電層４４５上には、絶縁膜４４６および絶縁膜４５１が設けられて
いる。また、絶縁膜４５１上には導電層４５２および導電層４５３が設けられている。導
電層４５２は、絶縁膜４３０、絶縁膜４４４、絶縁膜４４６、絶縁膜４５１に設けられた
開口部を介して導電層４２８と接続され、絶縁膜４４４、絶縁膜４４６、絶縁膜４５１に
設けられた開口部を介して導電層４４３ａと接続されている。導電層４５３は、絶縁膜４
４４、絶縁膜４４６、絶縁膜４５１に設けられた開口部を介して導電層４４３ｂと接続さ
れている。導電層４５２は、図１２における配線ＢＬ、または配線ＢＬと接続された導電
層としての機能を有する。
【０１８７】
導電層４５２および導電層４５３上には、絶縁膜４５４が設けられている。また、絶縁膜
４５４上には容量素子４０３が設けられている。
【０１８８】
容量素子４０３は、絶縁膜４５４上の導電層４６１と、導電層４６１上の絶縁膜４６２と
、絶縁膜４６２を間に挟んで導電層４６１と重畳する導電層４６３とを有する。また、導
電層４６３上には絶縁膜４６４が設けられている。導電層４６１は、絶縁膜４５４の開口
部に設けられた導電層４５５を介して、導電層４５３と接続されている。導電層４６１お
よび導電層４６３は容量素子４０３の電極としての機能を有し、絶縁膜４６２は容量素子
４０３の誘電体としての機能を有する。
【０１８９】
図１３に示す半導体装置では、トランジスタ４０１のソース電極またはドレイン電極とし
て機能する導電層４１３ａと、トランジスタ４０２のソース電極またはドレイン電極とし
て機能する導電層４４３ａとを接続する導電層４２２ａ、導電層４２４、導電層４２５、
導電層４２７、導電層４２８、導電層４５２が、図１２における配線ＢＬとしての機能を
有する。また、これらの導電層に加えて、導電層４１３ａまたは導電層４４３ａも、配線
ＢＬに含めることもできる。
【０１９０】
なお、図１３において、トランジスタ４０２は、導電層４４５を酸化物半導体層４４１の
片側において少なくとも有していれば良いが、酸化物半導体層４４１を間に挟んで存在す
る一対のゲート電極を有していてもよい。例えば、絶縁膜４２６上に、トランジスタ４０
２のバックゲートとしての機能を有する導電層４２９を形成することにより、トランジス
タ４０２に一対のゲート電極を設けることができる。
【０１９１】
また、図１３では、トランジスタ４０２が、１つの導電層４４５に対応した１つのチャネ
ル形成領域を有する構造である場合を例示している。しかし、トランジスタ４０２は、互
いに接続された複数のゲート電極を有することで、酸化物半導体層４４１にチャネル形成
領域を複数有する、マルチゲート構造であっても良い。
【０１９２】
以上のように、トランジスタ４０１、トランジスタ４０２、容量素子４０３を積層するこ
とにより、半導体装置の面積を縮小することができる。特に、容量素子４０３をトランジ
スタ４０２と重なる位置に設けることにより、図１２におけるメモリセル３１１の容量を
十分に確保しつつ、メモリセル３１１の面積を縮小することができる。
【０１９３】
なお、容量素子４０３は、トランジスタ４０２と重なる領域を有することが好ましい。例
えば、導電層４６１または導電層４６３が、酸化物半導体層４４１や導電層４４５と重な
る領域を有する構成とすることができる。これにより、メモリセルの面積をさらに縮小す
ることができる。
【０１９４】
図１３において、例えばトランジスタ４０１のチャネル長を６５ｎｍ、トランジスタ４０
２のチャネル長を６０ｎｍとし、容量素子４０３をトランジスタ４０２上に積層した構成
を、図１１のメモリセル３１１に適用した場合、メモリセルの面積を０．５４μｍ２以下
とすることが可能となる。
【０１９５】
＜構成例２＞
図１４に、図１３とは異なる半導体装置の断面図を示す。なお、図１４は、以下に説明す
る容量素子４０３の構成のみ図１３と異なり、その他の構成については図１３の構成を適
用することができる。
【０１９６】
図１４に示す容量素子４０３は、導電層４７１と、導電層４７１上の絶縁膜４７２と、絶
縁膜４７２を間に挟んで導電層４７１と重畳する導電層４７３とを有する。また、導電層
４７３上には絶縁膜４７４が設けられている。導電層４７１および導電層４７３は容量素
子４０３の電極としての機能を有し、絶縁膜４７２は容量素子４０３の誘電体としての機
能を有する。ここで、図１３における容量素子４０３がプレーナ型であるのに対して、図
１４における容量素子４０３はシリンダ型である。
【０１９７】
導電層４７１は、絶縁膜４５４上および絶縁膜４５４に設けられた開口部に形成され、導
電層４５３と接続されている。従って、導電層４７１は、導電層４５３と接する第１の領
域と、絶縁膜４５４の上面と接する第２の領域と、絶縁膜４５４の側面と接する第３の領
域を有する。また、絶縁膜４７２は、導電層４７１と接するように設けられている。
【０１９８】
導電層４７３は、絶縁膜４５４上および絶縁膜４５４に設けられた開口部において、絶縁
膜４７２を介して導電層４７１と重なるように設けられている。従って、絶縁膜４５４上
、絶縁膜４５４の開口部の底部に加えて、絶縁膜４５４の開口部の側面部においても容量
が形成される。従って、絶縁膜４５４の膜厚を大きくし、開口部を深く形成することによ
り、容量素子４０３の容量を増加させることができる。
【０１９９】
以上の通り、容量素子４０３をシリンダ型とすることにより、容量素子４０３の容量を維
持したまま面積を縮小することができる。これにより、メモリセルの面積をさらに縮小す
ることができる。
【０２００】
なお、容量素子４０３は、トランジスタ４０２と重なる領域を有することが好ましい。例
えば、導電層４７１または導電層４７３が、酸化物半導体層４４１や導電層４４５と重な
る領域を有する構成とすることができる。これにより、メモリセルの面積をさらに縮小す
ることができる。
【０２０１】
図１４において、例えばトランジスタ４０１のチャネル長を６５ｎｍ、トランジスタ４０
２のチャネル長を６０ｎｍとし、容量素子４０３をトランジスタ４０２上に積層した構成
を、図１１のメモリセル３１１に適用した場合、メモリセル３１１の面積を０．１７μｍ
２以下とすることが可能となる。
【０２０２】
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせる
ことができる。
【０２０３】
（実施の形態４）
本実施の形態では、本発明の一態様に用いることができるＯＳトランジスタの構成例につ
いて説明する。
【０２０４】
＜構成例１＞
図１５にＯＳトランジスタの構成の一例を示す。図１５（Ａ）はＯＳトランジスタの構成
の一例を示す上面図である。図１５（Ｂ）は、ｙ１−ｙ２線断面図であり、図１５（Ｃ）
はｘ１−ｘ２線断面図であり、図１５（Ｄ）はｘ３−ｘ４線断面図である。ここでは、ｙ
１−ｙ２線の方向をチャネル長方向と、ｘ１−ｘ２線方向をチャネル幅方向と呼称する場
合がある。よって、図１５（Ｂ）は、ＯＳトランジスタのチャネル長方向の断面構造を示
す図になり、図１５（Ｃ）および図１５（Ｄ）は、ＯＳトランジスタのチャネル幅方向の
断面構造を示す図になる。なお、デバイス構造を明確にするため、図１５（Ａ）では、一
部の構成要素が省略されている。
【０２０５】
図１５に示すＯＳトランジスタ５０１は、バックゲートを有する。ＯＳトランジスタ５０
１は絶縁表面に形成される。ここでは、絶縁層５１１上に形成されている。絶縁層５１１
は基板５１０表面に形成されている。ＯＳトランジスタ５０１は、絶縁層５１４および絶
縁層５１５に覆われている。なお、絶縁層５１４および５１５をＯＳトランジスタ５０１
の構成要素とみなすこともできる。ＯＳトランジスタ５０１は、絶縁層５１２、絶縁層５
１３、酸化物半導体層５２１、酸化物半導体層５２２、酸化物半導体層５２３、導電層５
３０、導電層５３１、導電層５４１、および導電層５４２を有する。ここでは、酸化物半
導体層５２１、酸化物半導体層５２２および酸化物半導体層５２３をまとめて、酸化物半
導体層５２０と呼称する。
【０２０６】
絶縁層５１３はゲート絶縁層として機能する領域を有する。導電層５３０はゲート電極（
第１のゲート電極）として機能する。導電層５３１はバックゲート電極（第２のゲート電
極）として機能する。導電層５４１および導電層５４２は、それぞれ、ソース電極または
ドレイン電極として機能する。なお、導電層５３１は設けなくてもよい（以下同様）。
【０２０７】
図１５（Ｂ）、（Ｃ）に示すように、酸化物半導体層５２０は、酸化物半導体層５２１、
酸化物半導体層５２２、酸化物半導体層５２３が順に積層された領域を有する。絶縁層５
１３はこの積層部分を覆っている。導電層５３１は絶縁層５１２を介して酸化物半導体層
の積層部分と重なる。導電層５４１および導電層５４２は酸化物半導体層５２１および酸
化物半導体層５２２とでなる積層膜上に設けられており、これらは、この積層膜上面、お
よび積層膜のチャネル長方向の側面に接している。また、図１５の例では、導電層５４１
、５４２は絶縁層５１２とも接している。酸化物半導体層５２３は、酸化物半導体層５２
１、酸化物半導体層５２２、および導電層５４１、導電層５４２を覆うように形成されて
いる。酸化物半導体層５２３の下面は酸化物半導体層５２２の上面と接している。
【０２０８】
酸化物半導体層５２０において、絶縁層５１３を介して、酸化物半導体層５２１乃至５２
３の積層部分のチャネル幅方向を取り囲むように、導電層５３０が形成されている（図１
５（Ｃ）参照）。このため、この積層部分には、垂直方向からのゲート電界に加え、側面
方向からのゲート電界も印加される。ＯＳトランジスタ５０１において、ゲート電界とは
、導電層５３１（ゲート電極層）に印加される電圧により形成される電界のことをいう。
よって、ゲート電界によって、酸化物半導体層５２１乃至５２３の積層部分全体を電気的
に取り囲むことができるので、酸化物半導体層５２２の全体（バルク）にチャネルが形成
される場合がある。そのため、ＯＳトランジスタ５０１は高いオン電流特性を有すること
ができる。
【０２０９】
本明細書では、このようにゲート電界によって半導体を電気的に取り囲むことができるト
ランジスタの構造を”ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）”
構造と呼ぶ。ＯＳトランジスタ５０１は、ｓ−ｃｈａｎｎｅｌ構造である。ｓ−ｃｈａｎ
ｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通状
態でのドレイン電流（オン電流）を高くすることができる。
【０２１０】
ＯＳトランジスタ５０１をｓ−ｃｈａｎｎｅｌ構造とすることで、酸化物半導体層５２２
の側面に対してゲート電界によるチャネル形成領域の制御がしやすくなる。導電層５３０
が酸化物半導体層５２２の下方まで伸び、酸化物半導体層５２１の側面と対向している構
造では、さらに制御性が優れ、好ましい。その結果、ＯＳトランジスタ５０１のサブスレ
ッショルドスイング値（Ｓ値ともいう。）を小さくすることができ、短チャネル効果を抑
制することができる。従って、微細化に適した構造である。
【０２１１】
図１５に示すＯＳトランジスタ５０１のように、ＯＳトランジスタを立体的なデバイス構
造とすることで、チャネル長を１００ｎｍ未満にすることができる。ＯＳトランジスタを
微細化することで、回路面積が小さくできる。ＯＳトランジスタのチャネル長は、６５ｎ
ｍ未満とすることが好ましく、３０ｎｍ以下または２０ｎｍ以下がより好ましい。
【０２１２】
なお、Ｉｎ−Ｇａ−Ｚｎ酸化物などの酸化物半導体は、シリコンと比較して熱伝導が低い
。そのため、酸化物半導体層５２０に酸化物半導体を用いると、特に酸化物半導体層５２
０のチャネル形成領域のドレイン側の端部などにおいて、発熱が生じやすい。しかしなが
ら、図１５（Ｂ）に示すトランジスタ５０１は、導電層５４１、５４２が導電層５３０と
重なる領域を有するため、導電層５４１、５４２が酸化物半導体層５２０のチャネル形成
領域の近傍に配置される。従って、酸化物半導体層５２０のチャネル形成領域で発生した
熱が導電層５４１、５４２に伝導する。すなわち、導電層５４１、５４２を用いてチャネ
ル形成領域の放熱を行うことができる。
【０２１３】
トランジスタのゲートとして機能する導電体をゲート電極、トランジスタのソースとして
機能する導電体をソース電極、トランジスタのドレインとして機能する導電体をドレイン
電極、トランジスタのソースとして機能する領域をソース領域、トランジスタのドレイン
として機能する領域をドレイン領域、と呼ぶ。本明細書では、ゲート電極をゲート、ドレ
イン電極またはドレイン領域をドレイン、ソース電極またはソース領域をソース、と記す
場合がある。
【０２１４】
チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタ
がオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチ
ャネルが形成される領域における、ソースとドレインとの間の距離をいう。なお、一つの
トランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。
【０２１５】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における
、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタ
において、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトラン
ジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チ
ャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値また
は平均値とする。
【０２１６】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図
において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる
場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に
形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示
される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の
方が大きくなる。
【０２１７】
本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合が
ある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅
を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチ
ャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析す
ることなどによって、値を決定することができる。
【０２１８】
＜構成例２＞
図１６に示すＯＳトランジスタ５０２は、ＯＳトランジスタ５０１の変形例である。図１
６（Ａ）はＯＳトランジスタ５０２の上面図である。図１６（Ｂ）は、ｙ１−ｙ２線断面
図であり、図１６（Ｃ）は、ｘ１−ｘ２線断面図であり、図１６（Ｄ）は、ｘ３−ｘ４線
断面図である。なお、デバイス構造を明確にするため、図１６（Ａ）では、一部の構成要
素が省略されている。
【０２１９】
図１６に示すＯＳトランジスタ５０２も、ＯＳトランジスタ５０１と同様に、ｓ−ｃｈａ
ｎｎｅｌ構造である。導電層５４１および導電層５４２の形状がＯＳトランジスタ５０１
と異なる。ＯＳトランジスタ５０２の導電層５４１および導電層５４２は、酸化物半導体
層５２１と酸化物半導体層５２２の積層膜を形成するために使用されるハードマスクから
作製されている。そのため、導電層５４１および導電層５４２は、酸化物半導体層５２１
および酸化物半導体層５２２の側面に接していない（図１６（Ｄ））。
【０２２０】
次のような工程を経て、酸化物半導体層５２１、５２２、導電層５４１、５４２を作製す
ることができる。酸化物半導体層５２１、５２２を構成する２層の酸化物半導体膜を形成
する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチン
グしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエ
ッチングして、酸化物半導体層５２１と酸化物半導体層５２２の積層膜を形成する。次に
、ハードマスクをエッチングして、導電層５４１および導電層５４２を形成する。
【０２２１】
＜構成例３、４＞
図１７に示すＯＳトランジスタ５０３は、ＯＳトランジスタ５０１の変形例であり、図１
８に示すＯＳトランジスタ５０４は、ＯＳトランジスタ５０２の変形例である。ＯＳトラ
ンジスタ５０３およびＯＳトランジスタ５０４では、導電層５３０をマスクに用いて、酸
化物半導体層５２３および絶縁層５１３がエッチングされている。そのため、酸化物半導
体層５２３および絶縁層５１３の端部は導電層５３０の端部とほぼ一致することになる。
【０２２２】
＜構成例５、６＞
図１９に示すＯＳトランジスタ５０５は、ＯＳトランジスタ５０１の変形例であり、図２
０に示すＯＳトランジスタ５０６は、ＯＳトランジスタ５０２の変形例である。ＯＳトラ
ンジスタ５０５およびＯＳトランジスタ５０６は、それぞれ、酸化物半導体層５２２と導
電層５４１の間に層５５１を有し、酸化物半導体層５２２と導電層５４２の間に層５５２
を有する。
【０２２３】
層５５１、５５２は、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化
物半導体でなる層で形成することができる。層５５１、５５２は、ｎ型の酸化物半導体層
で形成することができ、または、導電層５４１、５４２よりも抵抗が高い導電体層で形成
することができる。例えば、層５５１、層５５２として、インジウム、スズおよび酸素を
含む層、インジウムおよび亜鉛を含む層、インジウム、タングステンおよび亜鉛を含む層
、スズおよび亜鉛を含む層、亜鉛およびガリウムを含む層、亜鉛およびアルミニウムを含
む層、亜鉛およびフッ素を含む層、亜鉛およびホウ素を含む層、スズおよびアンチモンを
含む層、スズおよびフッ素を含む層またはチタンおよびニオブを含む層などを用いればよ
い。例示したこれらの層は水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンの
一または複数を含んでも構わない。
【０２２４】
層５５１、５５２は、可視光線を透過する性質を有しても構わない。または、層５５１、
５５２は、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過
させない性質を有しても構わない。このような性質を有することで、迷光によるトランジ
スタの電気特性の変動を抑制できる場合がある。
【０２２５】
また、層５５１、５５２は、酸化物半導体層５２３との間にショットキー障壁を形成しな
い層を用いると好ましい。こうすることで、ＯＳトランジスタ５０５、５０６のオン特性
を向上させることができる。
【０２２６】
層５５１、５５２は、導電層５４１および導電層５４２よりも高抵抗の層とすることが好
ましい。また、層５５１、５５２は、トランジスタのチャネル抵抗よりも低抵抗であるこ
とが好ましい。例えば、層５５１、５５２の抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以
下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい
。層５５１、５５２の抵抗率を上述の範囲とすることにより、チャネルとドレインとの境
界部における電界集中を緩和することができる。そのため、トランジスタの電気特性の変
動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流
を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特
性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であ
れば、層５５１、５５２のいずれか一方のみ（例えば、ドレイン側）を配置するほうが好
ましい場合がある。
【０２２７】
＜構成例７＞
図３０に示すＯＳトランジスタ５０７は、ＯＳトランジスタ５０３の変形例である。図３
０（Ｃ）に示すように、導電層５３０は、絶縁層５１２、５１３に設けられた開口部を介
して、導電層５３１と接続されている。これにより、ＯＳトランジスタ５０７のゲートと
バックゲートを接続することができる。
【０２２８】
次に、ＯＳトランジスタ５０１乃至５０７の構成要素について説明する。
【０２２９】
＜酸化物半導体層＞
酸化物半導体層５２１乃至５２３の半導体材料としては、代表的には、Ｉｎ−Ｇａ酸化物
、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、また
はＮｄ）がある。また、酸化物半導体層５２１乃至５２３は、インジウムを含む酸化物層
に限定されない。酸化物半導体層５２１乃至５２３は、例えば、Ｚｎ−Ｓｎ酸化物層、Ｇ
ａ−Ｓｎ酸化物層、Ｚｎ−Ｍｇ酸化物層等で形成することができる。また、酸化物半導体
層５２２は、Ｉｎ−Ｍ−Ｚｎ酸化物で形成することが好ましい。また、酸化物半導体層５
２１、酸化物半導体層５２３は、それぞれ、Ｇａ酸化物で形成することができる。
【０２３０】
酸化物半導体層５２１乃至５２３をスパッタリング法で成膜されたＩｎ−Ｍ−Ｚｎ酸化物
膜で形成する場合について説明する。酸化物半導体層５２２の形成に用いられるＩｎ−Ｍ
−Ｚｎ酸化物の成膜用のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１
：ｚ１とし、酸化物半導体層５２１、酸化物半導体層５２３の形成に用いられるターゲッ
トの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とする。
【０２３１】
酸化物半導体層５２２の形成には、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６
以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下のＩｎ−Ｍ−Ｚ
ｎ酸化物の多結晶ターゲットを用いることが好ましい。ｚ１／ｙ１を１以上６以下とする
ことで、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏ
ｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜が形成されやすくなる。ターゲットの金属元
素の原子数比の代表例は、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．
２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚ
ｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等があ
る。なお、ＣＡＡＣ−ＯＳとは、ｃ軸に配向する結晶部を有する酸化物半導体のことであ
り、これについては後述する。ＣＡＡＣ−ＯＳ膜は、特にスピネル型の結晶構造が含まれ
ないことが好ましい。これにより、ＣＡＡＣ−ＯＳ膜を用いたトランジスタの電気特性、
信頼性を向上させることができる。
【０２３２】
酸化物半導体層５２１、５２３の形成に用いられるターゲットは、ｘ２／ｙ２＜ｘ１／ｙ
１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ま
しい。ｚ２／ｙ２を１以上６以下とすることで、ＣＡＡＣ−ＯＳ膜が形成されやすくなる
。ターゲットの金属元素の原子数比の代表例は、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ
：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ
：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、
Ｉｎ：Ｍ：Ｚｎ＝１：４：７、Ｉｎ：Ｍ：Ｚｎ＝１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：５：
５、Ｉｎ：Ｍ：Ｚｎ＝１：５：６、Ｉｎ：Ｍ：Ｚｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝１：
５：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：８等がある。
【０２３３】
Ｉｎ−Ｍ−Ｚｎ酸化物膜の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイ
ナス４０％の変動を含む。例えば、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１の酸化物ターゲット
を用いて成膜された酸化物半導体膜に含まれる金属元素の原子数比は、およそＩｎ：Ｍ：
Ｚｎ＝４：２：３である。
【０２３４】
［エネルギーバンド］
次に、酸化物半導体層５２１乃至５２３の積層により構成される酸化物半導体層５２０の
機能およびその効果について、図２１（Ｂ）に示すエネルギーバンド構造図を用いて説明
する。図２１（Ａ）は、ＯＳトランジスタ５０２のチャネル領域を拡大した図であり、図
１６（Ｂ）の部分拡大図である。図２１（Ｂ）に、図２１（Ａ）で一点鎖線ｚ１−ｚ２で
示した部位（ＯＳトランジスタ５０２のチャネル形成領域）のエネルギーバンド構造を示
す。以下、ＯＳトランジスタ５０２を例に説明するが、ＯＳトランジスタ５０１、５０３
乃至５０７でも同様である。
【０２３５】
図２１（Ｂ）中、Ｅｃ５１２、Ｅｃ５２１、Ｅｃ５２２、Ｅｃ５２３、Ｅｃ５１３は、そ
れぞれ、絶縁層５１２、酸化物半導体層５２１、酸化物半導体層５２２、酸化物半導体層
５２３、絶縁層５１３の伝導帯下端のエネルギーを示している。
【０２３６】
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真
空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネ
ルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（
ＨＯＲＩＢＡ  ＪＯＢＩＮ  ＹＶＯＮ社  ＵＴ−３００）を用いて測定できる。また、真
空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖ
ｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社
ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
【０２３７】
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲットを用いて形
成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４
．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のスパッタリングター
ゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、
電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のス
パッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップ
は約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ
＝１：６：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエ
ネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比が
Ｉｎ：Ｇａ：Ｚｎ＝１：６：８のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ
−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。
また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のスパッタリングターゲットを用いて
形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約
４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタリングタ
ーゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ
、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２の
スパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャッ
プは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
【０２３８】
絶縁層５１２と絶縁層５１３は絶縁体であるため、Ｅｃ５１３とＥｃ５１２は、Ｅｃ５２
１、Ｅｃ５２２、およびＥｃ５２３よりも真空準位に近い（電子親和力が小さい）。
【０２３９】
また、Ｅｃ５２１は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２１は、Ｅ
ｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅ
Ｖ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に
近いことが好ましい。
【０２４０】
また、Ｅｃ５２３は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２３は、Ｅ
ｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅ
Ｖ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に
近いことが好ましい。
【０２４１】
また、酸化物半導体層５２１と酸化物半導体層５２２との界面近傍、および、酸化物半導
体層５２２と酸化物半導体層５２３との界面近傍では、混合領域が形成されるため、伝導
帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は存在しな
いか、ほとんどない。
【０２４２】
従って、当該エネルギーバンド構造を有する積層構造において、電子は酸化物半導体層５
２２を主として移動することになる。そのため、酸化物半導体層５２１と絶縁層５１２と
の界面、または、酸化物半導体層５２３と絶縁層５１３との界面に準位が存在したとして
も、当該準位は電子の移動にほとんど影響しない。また、酸化物半導体層５２１と酸化物
半導体層５２２との界面、および酸化物半導体層５２３と酸化物半導体層５２２との界面
に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害すること
もない。従って、上記酸化物半導体の積層構造を有するＯＳトランジスタ５０２は、高い
電界効果移動度を有することができる。
【０２４３】
なお、図２１（Ｂ）に示すように、酸化物半導体層５２１と絶縁層５１２の界面、および
酸化物半導体層５２３と絶縁層５１３の界面近傍には、不純物や欠陥に起因したトラップ
準位Ｅｔ５０２が形成され得るものの、酸化物半導体層５２１、および酸化物半導体層５
２３があることにより、酸化物半導体層５２２と当該トラップ準位とを遠ざけることがで
きる。
【０２４４】
ＯＳトランジスタ５０２は、チャネル幅方向において、酸化物半導体層５２２の上面と側
面が酸化物半導体層５２３と接し、酸化物半導体層５２２の下面が酸化物半導体層５２１
と接して形成されている（図１６（Ｃ）参照）。このように、酸化物半導体層５２２を酸
化物半導体層５２１と酸化物半導体層５２３で覆う構成とすることで、上記トラップ準位
の影響をさらに低減することができる。
【０２４５】
ただし、Ｅｃ５２１またはＥｃ５２３と、Ｅｃ５２２とのエネルギー差が小さい場合、酸
化物半導体層５２２の電子が該エネルギー差を越えてトラップ準位に達することがある。
トラップ準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、ト
ランジスタのしきい値電圧はプラス方向にシフトしてしまう。
【０２４６】
従って、Ｅｃ５２１、およびＥｃ５２３と、Ｅｃ５２２とのエネルギー差を、それぞれ０
．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変
動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい
。
【０２４７】
また、酸化物半導体層５２１、および酸化物半導体層５２３のバンドギャップは、酸化物
半導体層５２２のバンドギャップよりも広いほうが好ましい。
【０２４８】
酸化物半導体層５２１および酸化物半導体層５２３には、例えば、Ｇａ、Ｙ、Ｚｒ、Ｌａ
、Ｃｅ、またはＮｄを酸化物半導体層５２２よりも高い原子数比で含む材料を用いること
ができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ま
しくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体
に生じることを抑制する機能を有する。すなわち、酸化物半導体層５２１および酸化物半
導体層５２３は、酸化物半導体層５２２よりも酸素欠損が生じにくいということができる
。
【０２４９】
酸化物半導体層５２１、酸化物半導体層５２２、酸化物半導体層５２３が、少なくともイ
ンジウム、亜鉛およびＭ（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）を含むＩｎ
−Ｍ−Ｚｎ酸化物である場合、酸化物半導体層５２１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ
１［原子数比］、酸化物半導体層５２２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比
］、酸化物半導体層５２３をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、
ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１
およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好まし
くは３倍以上とする。このとき、酸化物半導体層５２２において、ｙ２がｘ２以上である
とトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上に
なると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満で
あることが好ましい。
【０２５０】
このような条件を満たすＩｎ−Ｍ−Ｚｎ酸化物膜は、上述した金属元素の原子数比を満た
すＩｎ−Ｍ−Ｚｎ酸化物のターゲットを用いることで形成することができる。
【０２５１】
酸化物半導体層５２１および酸化物半導体層５２３のＺｎおよびＯを除いてのＩｎおよび
Ｍの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％
よりも高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％
よりも高くする。また、酸化物半導体層５２２のＺｎおよびＯを除いてのＩｎおよびＭの
原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％よりも高く、Ｍが７５ａｔｏｍｉｃ
％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％よりも高く、Ｍが６６ａｔｏｍｉｃ
％未満とする。
【０２５２】
また、酸化物半導体層５２１および酸化物半導体層５２３の少なくとも一方が、インジウ
ムを含まなくても構わない場合がある。例えば、酸化物半導体層５２１および／または酸
化物半導体層５２３を酸化ガリウム膜で形成することができる。
【０２５３】
酸化物半導体層５２１および酸化物半導体層５２３の厚さは、３ｎｍ以上１００ｎｍ以下
、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層５２２の厚さは、３
ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎ
ｍ以上５０ｎｍ以下とする。また、酸化物半導体層５２３は、酸化物半導体層５２１およ
び酸化物半導体層５２２より薄いが好ましい。
【０２５４】
なお、酸化物半導体をチャネルとするＯＳトランジスタに安定した電気特性を付与するに
は、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にす
ることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、８×
１０１１個／ｃｍ３未満、好ましくは１×１０１１個／ｃｍ３未満、さらに好ましくは１
×１０１０個／ｃｍ３未満であり、且つ、１×１０−９個／ｃｍ３以上であることを指す
。
【０２５５】
また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元
素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度
を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。
当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。し
たがって、酸化物半導体層５２１、酸化物半導体層５２２および酸化物半導体層５２３の
層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
【０２５６】
酸化物半導体を真性または実質的に真性とするためには、ＳＩＭＳ分析において、例えば
、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコ
ン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃ
ｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃
度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域にお
いて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ
３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１
０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、例えば、酸化物半導体のある
深さにおいて、または、酸化物半導体のある領域において、５×１０１９ａｔｏｍｓ／ｃ
ｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１
８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とす
る。
【０２５７】
また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半
導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、
例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、
シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍ
ｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有
していればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導
体のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５
×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３
未満とする部分を有していればよい。
【０２５８】
また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジス
タのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ
、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を
数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。
【０２５９】
［オフ電流］
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導
通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断
りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしき
い値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の
電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトラン
ジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低
いときのドレイン電流を言う場合がある。
【０２６０】
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ
電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在す
ることを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、
所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られる
Ｖｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
【０２６１】
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン
電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３
Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓ
が−０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トラン
ジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、
または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であ
るから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある
。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため
、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
【０２６２】
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを
流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れ
る電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単
位（例えば、Ａ／μｍ）で表される場合がある。
【０２６３】
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は
、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電
流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証
される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例え
ば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トラン
ジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当
該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トランジ
スタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の
温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指
す場合がある。
【０２６４】
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。
本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１
Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または
２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体
装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等
において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電
流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２
．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれ
る半導体装置の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体
装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇ
ｓの値が存在することを指す場合がある。
【０２６５】
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流
は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
【０２６６】
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
【０２６７】
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソー
スとドレインとの間に流れる電流を指す場合がある。
【０２６８】
［酸化物半導体膜の結晶構造］
以下に、酸化物半導体層５２０を構成する酸化物半導体膜の構造について説明する。なお
、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０２６９】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半
導体膜、非晶質酸化物半導体膜などをいう。
【０２７０】
〈ＣＡＡＣ−ＯＳ膜〉
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０２７１】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。
一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０２７２】
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、
結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、
ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した
形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０２７３】
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察す
ると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認で
きる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０２７４】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略
垂直な方向を向いていることが確認できる。
【０２７５】
ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による
解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合
がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さ
ない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピーク
を示し、２θが３６°近傍にピークを示さないことが好ましい。
【０２７６】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
【０２７７】
ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体
膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリ
ア発生源となることがある。
【０２７８】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（
ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。
【０２７９】
ＣＡＡＣ−ＯＳ膜を用いたＯＳトランジスタは、可視光や紫外光の照射による電気特性の
変動が小さい。
【０２８０】
〈微結晶酸化物半導体膜〉
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大き
さであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微
結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ
−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確
認できない場合がある。
【０２８１】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を
行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、
ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが
観測される場合がある。
【０２８２】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０２８３】
〈非晶質酸化物半導体膜〉
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【０２８４】
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐ
ｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
【０２８５】
酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有す
る場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導
体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）膜と呼ぶ。
【０２８６】
ａ−ｌｉｋｅ  ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察され
る場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる
領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ  ＯＳ膜は、
ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見ら
れる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電
子照射による結晶化はほとんど見られない。
【０２８７】
ａ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像
を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−
Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉ
ｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重
なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面
間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求め
られている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．
２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎ
Ｏ４の結晶のａ−ｂ面に対応する。
【０２８８】
酸化物半導体膜は、構造ごとに膜密度が異なる場合がある。例えば、ある酸化物半導体膜
の組成がわかれば、該組成と同じ組成における単結晶酸化物半導体膜の膜密度と比較する
ことにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶酸化物
半導体膜の膜密度に対し、ａ−ｌｉｋｅ  ＯＳ膜の膜密度は７８．６％以上９２．３％未
満となる。また、例えば、単結晶酸化物半導体膜の膜密度に対し、ｎｃ−ＯＳ膜の膜密度
およびＣＡＡＣ−ＯＳ膜の膜密度は９２．３％以上１００％未満となる。なお、単結晶酸
化物半導体膜の膜密度に対し膜密度が７８％未満となる酸化物半導体膜は、成膜すること
自体が困難である。
【０２８９】
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子
数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４
の膜密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：
１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ  ＯＳ膜の膜密度は５．
０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：
１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の膜密度およびＣＡ
ＡＣ−ＯＳ膜の膜密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０２９０】
なお、同じ組成の単結晶酸化物半導体膜が存在しない場合がある。その場合、任意の割合
で組成の異なる単結晶酸化物半導体膜を組み合わせることにより、所望の組成の単結晶酸
化物半導体膜に相当する膜密度を算出することができる。所望の組成の単結晶酸化物半導
体膜の膜密度は、組成の異なる単結晶酸化物半導体膜を組み合わせる割合に対して、加重
平均を用いて算出すればよい。ただし、膜密度は、可能な限り少ない種類の単結晶酸化物
半導体膜を組み合わせて算出することが好ましい。
【０２９１】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ  ＯＳ膜、微結
晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０２９２】
＜基板＞
基板５１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された
基板であってもよい。この場合、ＯＳトランジスタ５０１の導電層５３０、導電層５４１
、および導電層５４２の一つは、上記の他のデバイスと電気的に接続されていてもよい。
【０２９３】
＜下地絶縁膜＞
絶縁層５１１は、基板５１０からの不純物の拡散を防止する役割を有する。絶縁層５１２
は酸化物半導体層５２０に酸素を供給する役割を有することが好ましい。したがって、絶
縁層５１２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含
む絶縁膜であることがより好ましい。例えば、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔ
ｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１
００℃以上７００℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放
出量が１．０×１０１８［分子／ｃｍ３］以上である膜とする。基板５１０が他のデバイ
スが形成された基板である場合、絶縁層５１１は、表面が平坦になるようにＣＭＰ（Ｃｈ
ｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うこ
とが好ましい。
【０２９４】
絶縁層５１１、５１２は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム
、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ゲルマニウ
ム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウ
ムおよび酸化タンタル、窒化シリコン、窒化酸化アルミニウムなどの絶縁材料、またはこ
れらの混合材料を用いて形成することができる。なお、本明細書において、酸化窒化物と
は、窒素よりも酸素の含有量が多い材料であり、窒化酸化物とは、酸素よりも窒素の含有
量が多い材料である。
【０２９５】
＜ゲート電極＞
導電層５３０は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、
アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケ
ル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）
、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）、白金（Ｐｔ）の
低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物で形成する
ことが好ましい。
【０２９６】
また、導電層５３０は、一層構造でも、二層以上の積層構造としてもよい。例えば、シリ
コンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造
、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積
層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層す
る二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチ
タン膜を形成する三層構造、Ｃｕ−Ｍｎ合金膜の単層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜
を積層する二層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層し、さらにその上にＣｕ−Ｍｎ
合金膜を積層する三層構造等がある。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、
酸素を含む絶縁膜との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため
好ましい。
【０２９７】
また、導電層５３０には、インジウム錫酸化物、酸化タングステンを含むインジウム酸化
物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物
、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加し
たインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上
記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０２９８】
ここで、トランジスタ５０１乃至５０７のように、あるトランジスタＴが、半導体膜を間
に挟んで存在する一対のゲートを有している場合、一方のゲートには信号Ａが、他方のゲ
ートには固定電位Ｖｂが与えられてもよい。
【０２９９】
信号Ａは、例えば、導通状態または非導通状態を制御するための信号である。信号Ａは、
電位Ｖ１、または電位Ｖ２（Ｖ１＞Ｖ２とする）の２種類の電位をとるデジタル信号であ
ってもよい。例えば、電位Ｖ１を高電源電位とし、電位Ｖ２を低電源電位とすることがで
きる。信号Ａは、アナログ信号であってもよい。
【０３００】
固定電位Ｖｂは、例えば、トランジスタＴのしきい値電圧ＶｔｈＡを制御するための電位
である。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２であってもよい。この場合、固定電
位Ｖｂを生成するための電位発生回路を別途設ける必要がなく好ましい。固定電位Ｖｂは
、電位Ｖ１、または電位Ｖ２と異なる電位であってもよい。固定電位Ｖｂを低くすること
で、しきい値電圧ＶｔｈＡを高くできる場合がある。その結果、ゲートーソース間電圧Ｖ
ｇｓが０Ｖのときのドレイン電流を低減し、トランジスタＴを有する回路のリーク電流を
低減できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも低くしてもよい。固定
電位Ｖｂを高くすることで、しきい値電圧ＶｔｈＡを低くできる場合がある。その結果、
ゲートーソース間電圧ＶｇｓがＶＤＤのときのドレイン電流を向上させ、トランジスタＴ
を有する回路の動作速度を向上できる場合がある。例えば、固定電位Ｖｂを低電源電位よ
りも高くしてもよい。
【０３０１】
また、トランジスタＴの一方のゲートには信号Ａが、他方のゲートには信号Ｂが与えられ
てもよい。信号Ｂは、例えば、トランジスタＴの導通状態または非導通状態を制御するた
めの信号である。信号Ｂは、電位Ｖ３、または電位Ｖ４（Ｖ３＞Ｖ４とする）の２種類の
電位をとるデジタル信号であってもよい。例えば、電位Ｖ３を高電源電位とし、電位Ｖ４
を低電源電位とすることができる。信号Ｂは、アナログ信号であってもよい。
【０３０２】
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと同じデジタル値を持
つ信号であってもよい。この場合、トランジスタＴのオン電流を向上し、トランジスタＴ
を有する回路の動作速度を向上できる場合がある。このとき、信号Ａの電位Ｖ１は信号Ｂ
の電位Ｖ３と異なっていても良い。また、信号Ａの電位Ｖ２は信号Ｂの電位Ｖ４と異なっ
ていても良い。例えば、信号Ｂが入力されるゲートに対応するゲート絶縁膜が、信号Ａが
入力されるゲートに対応するゲート絶縁膜よりも厚い場合、信号Ｂの電位振幅（Ｖ３−Ｖ
４）を、信号Ａの電位振幅（Ｖ１−Ｖ２）より大きくしても良い。そうすることで、トラ
ンジスタＴの導通状態または非導通状態に対して、信号Ａが与える影響と、信号Ｂが与え
る影響と、を同程度とすることができる場合がある。
【０３０３】
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと異なるデジタル値を
持つ信号であってもよい。この場合、トランジスタＴの制御を信号Ａと信号Ｂによって別
々に行うことができ、より高い機能を実現できる場合がある。例えば、トランジスタＴが
ｎチャネル型である場合、信号Ａが電位Ｖ１であり、かつ、信号Ｂが電位Ｖ３である場合
のみ導通状態となる場合や、信号Ａが電位Ｖ２であり、かつ、信号Ｂが電位Ｖ４である場
合のみ非導通状態となる場合には、一つのトランジスタでＮＡＮＤ回路やＮＯＲ回路等の
機能を実現できる場合がある。また、信号Ｂは、しきい値電圧ＶｔｈＡを制御するための
信号であってもよい。例えば、信号Ｂは、トランジスタＴを有する回路が動作している期
間と、当該回路が動作していない期間と、で電位が異なる信号であっても良い。信号Ｂは
、回路の動作モードに合わせて電位が異なる信号であってもよい。この場合、信号Ｂは信
号Ａほど頻繁には電位が切り替わらない場合がある。
【０３０４】
信号Ａと信号Ｂが共にアナログ信号である場合、信号Ｂは、信号Ａと同じ電位のアナログ
信号、信号Ａの電位を定数倍したアナログ信号、または、信号Ａの電位を定数だけ加算も
しくは減算したアナログ信号等であってもよい。この場合、トランジスタＴのオン電流を
向上し、トランジスタＴを有する回路の動作速度を向上できる場合がある。信号Ｂは、信
号Ａと異なるアナログ信号であってもよい。この場合、トランジスタＴの制御を信号Ａと
信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。
【０３０５】
信号Ａがデジタル信号、信号Ｂがアナログ信号であってもよい。信号Ａがアナログ信号、
信号Ｂがデジタル信号であってもよい。
【０３０６】
また、トランジスタＴの一方のゲートには固定電位Ｖａが、他方のゲートには固定電位Ｖ
ｂが与えられてもよい。トランジスタＴの両方のゲートに固定電位を与える場合、トラン
ジスタＴを、抵抗素子と同等の素子として機能させることができる場合がある。例えば、
トランジスタＴがｎチャネル型である場合、固定電位Ｖａまたは固定電位Ｖｂを高く（低
く）することで、トランジスタの実効抵抗を低く（高く）することができる場合がある。
固定電位Ｖａ及び固定電位Ｖｂを共に高く（低く）することで、一つのゲートしか有さな
いトランジスタによって得られる実効抵抗よりも低い（高い）実効抵抗が得られる場合が
ある。
【０３０７】
＜ゲート絶縁層＞
絶縁層５１３は、単層構造または積層構造の絶縁膜で形成される。絶縁層５１３には、酸
化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニ
ウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む
絶縁膜を用いることができる。また、絶縁層５１３は上記材料の積層であってもよい。な
お、絶縁層５１３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物と
して含んでいてもよい。また、絶縁層５１１も絶縁層５１３と同様に形成することができ
る。絶縁層５１３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的
には、酸化ハフニウム、酸化シリコン、または酸化窒化シリコンを含むと好ましい。
【０３０８】
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがっ
て、酸化シリコンや酸化窒化シリコンを用いた場合と比べて、絶縁層５１３の膜厚を大き
くできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電
流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニ
ウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって
、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用
いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。た
だし、本発明の一態様は、これらに限定されない。
【０３０９】
＜ソース電極、ドレイン電極、バックゲート電極＞
導電層５４１、導電層５４２および導電層５３１は、導電層５３０と同様に作製すること
ができる。Ｃｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸化物半導体層５２０との界面
に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため、導電層５４１、導電層５
４２に用いることが好ましい。
【０３１０】
＜保護絶縁膜＞
絶縁層５１４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングで
きる機能を有することが好ましい。このような絶縁層５１４を設けることで、酸化物半導
体層５２０からの酸素の外部への拡散と、外部から酸化物半導体層５２０への水素、水等
の入り込みを防ぐことができる。絶縁層５１４としては、例えば、窒化物絶縁膜を用いる
ことができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミ
ニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカ
リ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等の
ブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキン
グ効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化
ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウ
ム、酸化窒化ハフニウム等がある。
【０３１１】
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過さ
せない遮断効果が高いので絶縁層５１４に適用するのに好ましい。したがって、酸化アル
ミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特
性の変動要因となる水素、水分などの不純物の酸化物半導体層５２０への混入防止、酸化
物半導体層５２０を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁
層５１２からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適して
いる。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもで
きる。
【０３１２】
＜層間絶縁膜＞
また、絶縁層５１４上には絶縁層５１５が形成されていることが好ましい。絶縁層５１５
は単層構造または積層構造の絶縁膜で形成することができる。当該絶縁膜には、酸化マグ
ネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガ
リウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化
ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができ
る。
【０３１３】
＜成膜方法＞
半導体装置を構成する絶縁膜、導電膜、半導体膜等の成膜方法としては、スパッタ法や、
プラズマＣＶＤ法が代表的である。その他の方法、例えば、熱ＣＶＤ法により形成するこ
と可能である。熱ＣＶＤ法として、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  
Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌ
ａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。
【０３１４】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。熱ＣＶＤ法は、チャンバー内を大気圧または減圧
下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応さ
せて基板上に堆積させることで成膜を行ってもよい。
【０３１５】
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り換えて２種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原
料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第
２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後
、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原
子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単
原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さにな
るまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の
厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調
節が可能であり、微細なＦＥＴを作製する場合に適している。
【０３１６】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜
する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる
ことができる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また
、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学
式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガ
リウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、
ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる
。
【０３１７】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６
ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガス
に代えてＳｉＨ４ガスを用いてもよい。
【０３１８】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ
＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入して
ＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入して
ＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入して
ＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガス
を混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層
などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバ
ブリングして得られたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が
好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよ
い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。ま
た、Ｚｎ（ＣＨ３）２ガスを用いてもよい。
【０３１９】
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせる
ことができる。
【０３２０】
（実施の形態５）
本実施の形態では、本発明の一態様に係る半導体装置を用いたセンサ装置の構成例につい
て説明する。光センサの一例を図２２に、タッチセンサの一例を図２３に示す。
【０３２１】
図２２（Ａ）に示す光センサは、Ｓｉトランジスタおよび光電変換素子１０００を有する
層１１００と、層１１００と接して設けられ、配線層を有する層１２００と、層１２００
と接して設けられ、ＯＳトランジスタを有する層１３００と、層１３００と接して設けら
れ、配線層を有する層１４００を備えている。層１１００に形成される光電変換素子１０
００上には絶縁層１５００が形成される。また、層１４００に接して支持基板１６００が
設けられる。なお層１２００、層１３００、及び層１４００は図２２（Ｂ）に示すように
省略することが可能である。
【０３２２】
絶縁層１５００上には、遮光層１５１０が形成される。絶縁層１５００および遮光層１５
１０上には平坦化膜として有機樹脂層１５２０が形成される。有機樹脂層１５２０上には
、光学変換層１５５０が形成される。光学変換層１５５０上にはマイクロレンズアレイ１
５４０が設けられ、一つのレンズを通る光が直下の光学変換層１５５０を通り、光電変換
素子１０００に照射されるようになる。なお絶縁層１５００上にある、遮光層１５１０、
有機樹脂層１５２０、光学変換層１５５０、及び／またはマイクロレンズアレイ１５４０
は、省略して形成することが可能である。
【０３２３】
なお層１３００が有するＯＳトランジスタは、半導体装置が有する他のトランジスタと同
じ層に設けられていてもよい。この場合、センサ回路と半導体装置を同じ工程で作製する
ことができるため、低コスト化、小型化を図ることができる。
【０３２４】
また図２３（Ａ）は、相互容量方式のタッチセンサの構成を示すブロック図である。図２
３（Ａ）では、パルス電圧出力回路６０１、電流検出回路６０２を示している。なお図２
３（Ａ）では、パルス電圧が与えられる配線６１２、電流の変化を検出する配線６１３を
それぞれ、Ｘ１乃至Ｘ６、Ｙ１乃至Ｙ６の６本の配線として示している。また、図２３（
Ａ）は、配線６１２及び配線６１３が重畳することで形成される容量６１１を図示してい
る。
【０３２５】
パルス電圧出力回路６０１は、Ｘ１乃至Ｘ６の配線に順にパルス電圧を印加するための回
路である。Ｘ１乃至Ｘ６の配線にパルス電圧が印加されることで、容量６１１を形成する
配線６１２及び配線６１３は、電界が生じる。この配線間に生じる電界が遮蔽等により容
量６１１での相互容量に変化を生じさせることを利用して、被検知体の近接、又は接触を
検知することができる。
【０３２６】
電流検出回路６０２は、容量６１１での相互容量に変化による、Ｙ１乃至Ｙ６の配線での
電流の変化を検出するための回路である。Ｙ１乃至Ｙ６の配線では、被検知体の近接、又
は接触がないと検出される電流値に変化はないが、検出する被検知体の近接、又は接触に
より相互容量が減少する場合に電流値が減少する変化を検出する。なお電流の検出は、積
分回路等を用いて行えばよい。
【０３２７】
次いで図２３（Ｂ）は、図２３（Ａ）で示す相互容量方式のタッチセンサにおける入出力
波形のタイミングチャート図である。図２３（Ｂ）では、１フレーム（１Ｆ）期間で各行
列での被検知体の検出を行うものとする。また図２３（Ｂ）では、被検知体を検出する場
合と、被検知体を検出しない場合と、に分けて示している。なおＹ１乃至Ｙ６の配線につ
いては、検出される電流値を電圧値として波形を示している。
【０３２８】
Ｘ１乃至Ｘ６の配線には、順にパルス電圧が与えられ、該パルス電圧に従ってＹ１乃至Ｙ
６の配線での波形が変化する。被検知体の近接、又は接触がない場合には、Ｘ１乃至Ｘ６
の配線の電圧の変化に応じてＹ１乃至Ｙ６の波形が変化する。一方、被検知体の近接、又
は接触がある場合には、被検知体の近接、又は接触する箇所では、電流値が減少するため
、電圧値の波形も変化する。
【０３２９】
このように、相互容量の変化を検出することにより、被検知体の近接、又は接触を検知す
ることができる。なお図２３（Ａ）、（Ｂ）の構成に限らず、別のタッチセンサとしても
よい。
【０３３０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０３３１】
（実施の形態６）
本実施の形態では、半導体装置の一例として、電子部品、及び電子部品を具備する電子機
器等について説明する。
【０３３２】
図２４（Ａ）は、電子部品の作製方法例を示すフローチャートである。電子部品は、半導
体パッケージ、ＩＣ用パッケージ、またはパッケージともいう。この電子部品は、端子取
り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形
態では、その一例について説明することにする。
【０３３３】
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板
に脱着可能な部品が複数合わさることで完成する。後工程については、図２４（Ａ）に示
す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板
が完成（ステップＳ３１）した後、基板を複数のチップに分離するダイシング工程を行う
（ステップＳ３２）。基板を複数に分割する前に、基板を薄膜化して、前工程での基板の
反り等を低減し、部品の小型化を図る。
【０３３４】
チップをピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を
行う（ステップＳ３３）。ダイボンディング工程におけるチップとリードフレームとの接
着は樹脂やテープによって行えばよい。接着方法は製品に適した方法を選択すればよい。
ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤー
ボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤ
ー）で電気的に接続する（ステップＳ３４）。金属の細線には、銀線や金線を用いること
ができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れ
でもよい。
【０３３５】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施
される（ステップＳ３５）。リードフレームのリードをメッキ処理する。そしてリードを
切断及び成形加工する（ステップＳ３６）。めっき処理によりリードの錆を防止し、後に
プリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表
面に印字処理（マーキング）を施す（ステップＳ３７）。検査工程（ステップＳ３８）を
経て、電子部品が完成する（ステップＳ３９）。上掲した実施の形態の半導体装置を組み
込むことで、低消費電力で、小型な電子部品を提供することができる。
【０３３６】
図２４（Ｂ）は完成した電子部品の斜視模式図である。一例として、図２４（Ｂ）はＱＦ
Ｐ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）を示している。図２４（Ｂ）に示す電子部品
７０００は、リード７００１及び回路部７００３を示している。回路部７００３には、例
えば、上記実施の形態に示す半導体装置やセンサ装置、その他の論理回路が含まれている
。電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品
７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続され
ることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の
内部に設けられる。例えば、電子部品７０００は、データを記憶するランダムアクセスメ
モリ、ＣＰＵ、ＭＣＵ、ＦＰＧＡ、無線ＩＣ等の各種の処理を実行するプロセッシングユ
ニットに用いることができる。電子部品７０００を搭載することで、電子機器の消費電力
を削減することができる。または、電子機器を小型化することが容易になる。
【０３３７】
よって、電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通
信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、
ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティ
クス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡
等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。この
ような電子機器としては、表示機器、パーソナルコンピュータ（ＰＣ）、記録媒体を備え
た画像再生装置（ＤＶＤ、ブルーレイディスク、フラッシュメモリ、ＨＤＤ等の記録媒体
を再生する装置、および画像を表示するための表示部を有する装置）に用いることができ
る。その他に、本発明の一形態に係る半導体装置を用いることができる電子機器には、携
帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、カメラ（ビデオカメラ
、デジタルスチルカメラ等）、ウエアラブル型表示装置（ヘッドマウント型、ゴーグル型
、眼鏡型、腕章型、ブレスレッド型、ネックレス型等）ナビゲーションシステム、音響再
生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、
プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げ
られる。これら電子機器の具体例を図２５に示す。
【０３３８】
図２５（Ａ）に示す携帯型ゲーム機９００は、筐体９０１、筐体９０２、表示部９０３、
表示部９０４、マイクロホン９０５、スピーカ９０６、操作キー９０７、およびスタイラ
ス９０８等を有する。
【０３３９】
図２５（Ｂ）に示す携帯情報端末９１０は、筐体９１１、筐体９１２、表示部９１３、表
示部９１４、接続部９１５、および操作キー９１６等を有する。表示部９１３は筐体９１
１に設けられ、表示部９１４は筐体９１２に設けられている。接続部９１５により筐体９
１１と筐体９１２とが接続され、筐体９１１と筐体９１２との間の角度は接続部９１５に
より変更可能となっている。そのため、接続部９１５における筐体９１１と筐体９１２と
の間の角度によって、表示部９１３に表示される画像を切り換える構成としてもよい。ま
た、表示部９１３および／または表示部９１４にタッチパネル付の表示装置を使用しても
よい。
【０３４０】
図２５（Ｃ）に示すノート型ＰＣ９２０は、筐体９２１、表示部９２２、キーボード９２
３、およびポインティングデバイス９２４等を有する。
【０３４１】
図２５（Ｄ）に示す電気冷凍冷蔵庫９３０は、筐体９３１、冷蔵室用扉９３２、および冷
凍室用扉９３３等を有する。
【０３４２】
図２５（Ｅ）に示すビデオカメラ９４０は、筐体９４１、筐体９４２、表示部９４３、操
作キー９４４、レンズ９４５、および接続部９４６等を有する。操作キー９４４およびレ
ンズ９４５は筐体９４１に設けられており、表示部９４３は筐体９４２に設けられている
。そして、筐体９４１と筐体９４２は接続部９４６によって接続されており、かつ接続部
９４６により筐体９４１と筐体９４２の間の角度を変えることが可能な構造となっている
。筐体９４１に対する筐体９４２の角度によって、表示部９４３に表示される画像の向き
の変更、画像の表示／非表示の切り換え等を行えるようにしてもよい。
【０３４３】
図２５（Ｆ）に示す自動車９５０は、車体９５１、車輪９５２、ダッシュボード９５３、
およびライト９５４等を有する。
【０３４４】
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせる
ことができる。
【０３４５】
（実施の形態７）
本実施の形態では、本発明の一態様に係る半導体装置の使用形態の例について説明する。
【０３４６】
本発明の一態様に係る半導体装置は、上記実施の形態で示したように、所定の物理量また
は化学量を検出することができる。そのため、人間や動物などに半導体装置を携帯させる
ことによって、生体情報を時間・場所を問わず継続的に検出することができる。
【０３４７】
半導体装置の携帯の方法としては、人間を例に挙げると、体の表面に貼り付ける方法や人
体に埋め込む方法などがあるが、検出しようとする物理量や化学量に応じて適切な方法を
選択すればよい。本発明の半導体装置の使用形態の具体例を、図２６に示す。
【０３４８】
図２６（Ａ）は、バングル型の電子機器５００１であり、筐体５００２には半導体装置５
００３が設けられている。半導体装置５００３が手首や腕に接するように電子機器５００
１を身に着けることにより、手首や腕から体温、血圧などの生体情報を検出することがで
きる。なお、電子機器５００１は腰や足に装着することもできる。また、筐体５００２の
代わりにベルトなどを用いることもできる。半導体装置５００３において検出した生体情
報は、リーダ／ライタなどを用いて読み取ることができる。
【０３４９】
また、半導体装置は体内に埋め込むこともできる。半導体装置５００４を手首に埋め込ん
だ場合の使用形態を図２６（Ｂ）に示す。この場合、筐体やベルトを用いることなく半導
体装置５００４を身に着けることができ、脱着の煩わしさを避けることができる。なお、
半導体装置５００４は手首に限らず、口内や耳たぶ（図２６（Ｃ））など人体のあらゆる
位置に埋め込むことができる。
【０３５０】
また、図２６（Ｄ）に示すように、半導体装置５００４は動物に貼り付け、または埋め込
むこともできる。そして、半導体装置５００４により検出される動物の生態情報を定期的
に読み取ることにより、動物の健康状態を監視し、管理することができる。この場合、あ
らかじめ、半導体装置５００４に識別番号を記憶させておくことにより複数の動物を同時
に管理することができる。
【０３５１】
また、図２６（Ｅ）に示すように、半導体装置５００４を植物に貼り付け、または埋め込
むこともできる。そして、半導体装置５００４により検出される植物の生態情報を定期的
に読み取ることにより、花の開花時期や出荷時期などの情報を予想することができる。ま
た、半導体装置５００４が光を検出する素子を含む場合、日照時間の情報を得ることがで
きる。また、半導体装置５００４が太陽電池を含む場合、外部からの光を電力に変換して
半導体装置５００４に供給することにより、半導体装置５００４を動作させることが可能
となる。
【０３５２】
また、本発明の一態様に係る半導体装置の別の使用形態の例を、図２７に示す模式図で説
明する。例えば、接着パッド等を用いて人体に無線センサ８００を取り付け、質問器８２
２から無線信号８１１を送信する。無線信号８１１を受信した無線センサ８００は、配線
８３２を介して人体に取り付けられた電極８３１等に信号を与えて生体情報等の情報を取
得し、送信することができる。取得した情報は、質問器８２２の表示部８３３で確認する
ことができる。
【０３５３】
このように、本発明の一態様に係る半導体装置を人間、動物、植物などの生物に貼り付け
、または埋め込むことにより、個々の生物の生体情報を容易に検出することができる。
【０３５４】
また、本発明の使用形態は上記に限られない。本発明に係る半導体装置は、温度計、湿度
計、血圧計、体重計、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装
置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を
再生し、その画像を表示しうるディスプレイを有する装置）、携帯電話、携帯型を含むゲ
ーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ
、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、
音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシ
ミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医
療機器などの様々な電子機器にも応用することができる。
【０３５５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０３５６】
（実施の形態８）
本実施の形態では、上述の実施の形態で説明した半導体装置を適用した無線センサの応用
例について、図２８、図２９を用いて説明する。
【０３５７】
図２８（Ａ）では、無線センサの模式図について示す。図２８（Ａ）に示すように無線セ
ンサ２０００は、アンテナ２００１、集積回路部２００２、センサ回路２００５を有する
。
【０３５８】
アンテナ２００１は、電波法に定められた範囲内で目的に合った大きさ、形状であればよ
い。例えばダイポールアンテナ、パッチアンテナ、ループアンテナ、八木アンテナなどを
用いることができる。
【０３５９】
集積回路部２００２は、Ｓｉトランジスタ及びＯＳトランジスタで構成される回路２００
３、アンテナとの接続をするための端子部２００４を有する。回路２００３は、Ｓｉトラ
ンジスタ及びＯＳトランジスタを形成する前工程を経て形成される。端子部２００４は、
ダイシング工程やボンディング工程を経てチップ化する後工程を経て形成される。集積回
路部２００２は、半導体パッケージ、又はＩＣ用パッケージともいう。なおセンサ回路２
００５は、集積回路部２００２に内蔵あるいは外付けして設けられる。
【０３６０】
センサ回路２００５は、熱的、あるいは電磁気学的等の諸情報をアナログデータとして出
力する機能を有する回路である。センサ回路２００５の大きさによって、無線センサ２０
００の外部に設ける場合もありえる。
【０３６１】
図２８（Ｂ）には、図２８（Ａ）の無線センサ２０００が無線信号２０１１を受信する模
式図を示す。無線センサ２０００は、外部から発信される無線信号２０１１に応答して、
電力を生成する。無線センサ２０００で生成された電力を受けて、センサ回路２００５及
び集積回路部２００２が動作する。
【０３６２】
このような無線センサの応用形態としては、図２８（Ｃ）に示す模式図で説明することが
できる。例えば、無線センサ２０００を物品２０２１に貼付、あるいは内部に設置し、外
部の質問器２０２２から無線信号２０１１を送信する。無線信号２０１１を受信した無線
センサ２０００は、センサによって物品２０２１に触れることなく、温度等の情報を取得
し、質問器２０２２に送信することができる。
【０３６３】
また別の無線センサの応用形態としては、図２９（Ａ）に示す模式図で説明することがで
きる。例えば、トンネル壁面に無線センサ２０００を埋め込み、外部から無線信号２０１
１を送信する。無線信号２０１１を受信した無線センサ２０００は、センサによってトン
ネル壁面の情報を取得し、送信することができる。したがって、無線センサ２０００は、
トンネル壁面の情報をトンネル壁面と直接接触することなく取得することができる。
【０３６４】
また別の無線センサの応用形態としては、図２９（Ｂ）に示す模式図で説明することがで
きる。例えば、橋梁の支柱の壁面に無線センサ２０００を埋め込み、外部から無線信号２
０１１を送信する。無線信号２０１１を受信した無線センサ２０００は、センサによって
橋梁の支柱内から送信される情報を取得し、送信することができる。したがって、無線セ
ンサ２０００は、橋梁の支柱内から送信される情報を支柱と直接接触することなく取得す
ることができる。
【０３６５】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【符号の説明】
【０３６６】
１０    半導体装置
２０    センサ部
３０    記憶部
３１    制御回路
３２    記憶回路
３３    スイッチ回路
３４    トランジスタ
４０    制御部
４１    ＰＭＵ
４２    ＣＰＵ
５０    バッテリー
５１    ＢＵＳ
１００    制御ロジック
１１０    ＩＦ
１２０    ＩＦ
１３０    ＩＦ
２００    記憶領域
２１０    カウンタ
２２０    カウンタ
２３０    比較回路
３００    フリップフロップ
３０１    デコーダ
３０２    ＡＮＤ回路
３０３    マルチプレクサ
３０４    トランジスタ
３０５    トランジスタ
３０６    トランジスタ
３０７    容量素子
３０８    選択回路
３１０    セルアレイ
３１１    メモリセル
３２０    駆動回路
３３０    駆動回路
３４０    回路
３４１    トランジスタ
３４２    トランジスタ
３４３    トランジスタ
３４４    トランジスタ
３４５    トランジスタ
３４６    トランジスタ
３５０    回路
３５１    トランジスタ
３５２    トランジスタ
３５３    容量素子
３５４    容量素子
３６１    トランジスタ
３６２    トランジスタ
３６３    容量素子
３７１    トランジスタ
３７２    容量素子
４０１    トランジスタ
４０２    トランジスタ
４０３    容量素子
４１０    半導体基板
４１１    素子分離領域
４１２ａ    不純物領域
４１２ｂ    不純物領域
４１３ａ    導電層
４１３ｂ    導電層
４２１    絶縁膜
４２２ａ    導電層
４２２ｂ    導電層
４２３    絶縁膜
４２４    導電層
４２５    導電層
４２６    絶縁膜
４２７    導電層
４２８    導電層
４２９    導電層
４３０    絶縁膜
４４１    酸化物半導体層
４４２ａ    領域
４４２ｂ    領域
４４３ａ    導電層
４４３ｂ    導電層
４４４    絶縁膜
４４５    導電層
４４６    絶縁膜
４５１    絶縁膜
４５２    導電層
４５３    導電層
４５４    絶縁膜
４５５    導電層
４６１    導電層
４６２    絶縁膜
４６３    導電層
４６４    絶縁膜
４７１    導電層
４７２    絶縁膜
４７３    導電層
４７４    絶縁膜
５０１    トランジスタ
５０２    トランジスタ
５０３    トランジスタ
５０４    トランジスタ
５０５    トランジスタ
５０６    トランジスタ
５０７    トランジスタ
５１０    基板
５１１    絶縁層
５１２    絶縁層
５１３    絶縁層
５１４    絶縁層
５１５    絶縁層
５２０    酸化物半導体層
５２１    酸化物半導体層
５２２    酸化物半導体層
５２３    酸化物半導体層
５３０    導電層
５３１    導電層
５４１    導電層
５４２    導電層
５５１    層
５５２    層
６０１    パルス電圧出力回路
６０２    電流検出回路
６１１    容量
６１２    配線
６１３    配線
８００    無線センサ
８１１    無線信号
８２２    質問器
８３１    電極
８３２    配線
８３３    表示部
９００    携帯型ゲーム機
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロホン
９０６    スピーカ
９０７    操作キー
９０８    スタイラス
９１０    携帯情報端末
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    接続部
９１６    操作キー
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３０    電気冷凍冷蔵庫
９３１    筐体
９３２    冷蔵室用扉
９３３    冷凍室用扉
９４０    ビデオカメラ
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５０    自動車
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１０００    光電変換素子
１１００    層
１２００    層
１３００    層
１４００    層
１５００    絶縁層
１５１０    遮光層
１５２０    有機樹脂層
１５４０    マイクロレンズアレイ
１５５０    光学変換層
１６００    支持基板
２０００    無線センサ
２００１    アンテナ
２００２    集積回路部
２００３    回路
２００４    端子部
２００５    センサ回路
２０１１    無線信号
２０２１    物品
２０２２    質問器
５００１    電子機器
５００２    筐体
５００３    半導体装置
５００４    半導体装置
７０００    電子部品
７００１    リード
７００２    プリント基板
７００３    回路部
７００４    回路基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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