(57)【要約】【課題】信頼性の低下を防止でき、双方向スイッチとして使用可能な半導体装置を提供する。【解決手段】ｎ型の半導体領域を互いに共通にし、該半導体領域の上部にｐ型のウェル領域を互いに分離して設け、一方のウェル領域の上部にｎ型のソース領域を設けた第１半導体素子２ａ、及び他方のウェル領域の上部にｎ型のソース領域を設けた第２半導体素子２ｂを有する電力回路チップ３と、第１及び第２半導体素子のゲート電極のそれぞれに互いに独立した第１及び第２駆動信号を供給する駆動回路６を有する制御回路チップ５とを備える。【選択図】図１
2020047705.tif 000002
【特許請求の範囲】
【請求項１】
主スイッチ回路を構成するように第１導電型の半導体領域からなる共通領域を有し、該共通領域の上部に第２導電型の第１及び第２のウェル領域を互いに分離して設け、前記第１のウェル領域の上部に第１導電型の第１のソース領域を設けた第１半導体素子、及び前記第２のウェル領域の上部に第１導電型の第２のソース領域を設けた第２半導体素子と、
前記第１及び第２半導体素子の制御電極のそれぞれに互いに独立した第１駆動信号及び第２駆動信号を供給する駆動回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１及び第２半導体素子のそれぞれは、
前記第１及び第２のウェル領域の上部に設けられた第２導電型のコンタクト領域と、
を更に備え、
前記第１半導体素子の前記コンタクト領域が、電源端子に電気的に接続され、前記第２半導体素子の前記コンタクト領域が、出力端子に電気的に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体領域は、
第１半導体領域と、
前記第１半導体領域と接し、前記第１及び第２のウェル領域と距離を有し、前記第１半導体領域よりも不純物濃度が高い第２半導体領域と、を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１半導体領域は、前記第１及び第２のウェル領域を備える第１半導体層であり、
前記第２半導体領域は、前記第１半導体層の下に形成された第２半導体層であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記駆動回路は、前記第１及び第２半導体素子の前記制御電極のそれぞれに互いに独立して電気的に接続した第１及び第２昇圧回路と、前記第１及び第２昇圧回路のそれぞれが互いに独立して電気的に接続された処理回路とを有することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
入力のそれぞれが前記第１及び第２昇圧回路のそれぞれの入力側に電気的に接続された否定論理回路、制御電極のそれぞれが前記否定論理回路のそれぞれの出力に電気的に接続され、前記第１及び第２昇圧回路それぞれと前記出力端子とに、第１主電極領域及び他方の電極領域がそれぞれ電気的に接続された電荷引抜半導体素子を有する出力回路を更に備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１半導体素子の前記制御電極に接続された前記第１及び第２昇圧回路の出力電圧のレベルが、前記第２半導体素子の前記制御電極に接続された前記昇圧回路の出力電圧よりも高いことを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記第１半導体素子の前記制御電極に接続された前記第１及び第２昇圧回路の出力電圧の立ち上がりが、前記第２半導体素子の前記制御電極に接続された前記昇圧回路の出力電圧の立ち上がりよりも早いことを特徴とする請求項５又は６に記載の半導体装置。
【請求項９】
前記第１及び第２半導体チップを同一チップ上に集積化した電力回路チップ、前記駆動回路を同一チップ上に集積化した制御回路チップ、前記電力回路チップ及び前記制御回路チップを内蔵し、前記共通領域を電気的に外部に引き出し、外部電源に接続可能な電源端子、前記第２のソース領域を電気的に外部に引き出し、外部の負荷に接続可能な出力端子を有するパッケージを備えることを特徴とする請求項１〜８に記載の半導体装置。
【請求項１０】
共通領域となる第１導電型の半導体領域を有し、前記共通領域の上部に第２導電型の第１及び第２のウェル領域を互いに分離して設け、前記第１のウェル領域の上部に設けた第１導電型の第２主電極領域の上面に、電源端子に電気的に接続された第１表面電極を設けた絶縁ゲート型の第１半導体素子、及び前記第２のウェル領域の上部に設けた第４主電極領域の上面に、出力端子に電気的に接続された第２表面電極を設けた絶縁ゲート型の第２半導体素子を有する主スイッチ回路を有し、
前記第１半導体素子の制御電極に第１駆動信号を印加し、前記第１半導体素子の導通及び遮断を制御し、
前記第２半導体素子の制御電極に、前記第１駆動信号とは独立して第２駆動信号を印加し、前記第２半導体素子の導通及び遮断を制御する
ことを含み、
前記第１半導体素子が導通状態の間に、前記第２駆動信号の導通及び遮断の切替を行うことを特徴とする半導体装置の制御方法。
【請求項１１】
前記第１及び第２駆動信号のそれぞれが、互いに独立した昇圧回路を介して前記第１及び第２半導体素子のそれぞれの前記制御電極に印加されることを特徴とする請求項１０に記載の半導体装置の制御方法。
【請求項１２】
前記第１半導体素子を導通状態にする前記第１駆動信号の電圧レベルが、前記第２半導体素子を導通状態にする前記第２駆動信号の電圧レベルより高いことを特徴とする請求項１１に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の制御方法に関し、特に、電気回路における保護用主スイッチ回路に用いることが可能な電力用半導体装置及びその制御方法に関する。
【背景技術】
【０００２】
特許文献１には、双方向電力スイッチを電力変換装置等に用いることが提案されている。また、自動車電装用の駆動回路では、電子制御ユニット（ＥＣＵ）等の破壊を防止するため、上流側に半導体スイッチが配置されている。駆動回路等に異常が発生すると、半導体スイッチで回路を遮断し、ＥＣＵを保護する。また、自動車等に使用される電気回路において、バッテリを誤って逆向きに接続することもあるため、ＥＣＵ等の破壊を防止する技術が求められている。
【０００３】
従来、電気回路等の破壊防止のために、単体のｎ型ＭＩＳトランジスタ等の電力用半導体素子を双方向に配置した半導体スイッチが用いられる。従来の双方向半導体スイッチでは、例えば、第１ＭＩＳトランジスタのソース電極と、第２ＭＩＳトランジスタのソース電極とが接続される。半導体スイッチでは、通常使用時には第１及び第２ＭＩＳトランジスタを導通状態にし、第１ＭＩＳトランジスタのドレイン電極から第２ＭＩＳトランジスタのドレイン電極に通電する。負荷等の異常により大電流が流れた場合、第１及び第２ＭＩＳトランジスタを遮断状態にして負荷等の破壊を防止する。しかし、ＭＩＳトランジスタ等のディスクリート製品を平面的に配置して半導体スイッチを実現する場合、実装面積が大きく、電気回路の小型化が困難である。
【０００４】
特許文献２には、ＭＩＳトランジスタのドレイン電極を共通にして双方向半導体スイッチを１チップに設けた構成が提案されている。このような半導体スイッチでは、通常使用時には第１ＭＩＳトランジスタのソース電極から、共通のドレイン電極を介して第２ＭＩＳトランジスタのソース電極へと通電される。この場合、第１ＭＩＳトランジスタは逆方向の接続となるが、ゲート電圧を高くすることで導通状態にすることができる。また、第１ＭＩＳトランジスタのボディダイオードは順方向の接続となるので、ボディダイオードを通しても電流を流すことができる。負荷等の異常時やバッテリ逆接時には、第１及び第２ＭＩＳトランジスタを遮断状態にして、半導体スイッチを通して電源に接続された電気回路及び配線等の破壊を防止する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４１７８３３１号公報
【特許文献２】特許第５９９０４３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ドレイン電極を共通にした双方向半導体スイッチでは、第１及び第２ＭＩＳトランジスタのそれぞれのｐ型ウェル領域をエミッタ領域及びコレクタ領域とし、共通のドレイン領域をベース領域とする寄生バイポーラトランジスタが形成される。第１ＭＩＳトランジスタと第２ＭＩＳトランジスタとを導通状態あるいは遮断状態にする駆動タイミングがずれると、寄生バイポーラトランジスタが動作し、半導体スイッチの信頼性が低下する懸念がある。
【０００７】
本発明は上記課題に着目してなされたものであって、信頼性の低下を防止でき、双方向スイッチ等として使用可能な半導体装置及び半導体装置の制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明に係る半導体装置の一態様は、（ａ）主スイッチ回路を構成するように第１導電型の半導体領域からなる共通領域を有し、共通領域の上部に第２導電型の第１及び第２のウェル領域を互いに分離して設け、第１のウェル領域の上部に第１導電型の第１のソース領域を設けた第１半導体素子、及び第２のウェル領域の上部に第１導電型の第２のソース領域を設けた第２半導体素子と、（ｂ）第１及び第２半導体素子の制御電極のそれぞれに互いに独立した第１駆動信号及び第２駆動信号を供給する駆動回路とを備える半導体装置であることを要旨とする。
【０００９】
本発明の他の態様は、（ａ）共通領域となる第１導電型の半導体層を有し、共通領域の上部に第２導電型の第１及び第２のウェル領域を互いに分離して設け、第１のウェル領域の上部に設けた第１導電型の第２主電極領域の上面に、電源端子に電気的に接続された第１表面電極を設けた絶縁ゲート型の第１半導体素子、及び第２のウェル領域の上部に設けた第４主電極領域の上面に、出力端子に電気的に接続された第２表面電極を設けた絶縁ゲート型の第２半導体素子を有する主スイッチ回路を有し、（ｂ）第１半導体素子の制御電極に第１駆動信号を印加し、第１半導体素子の導通及び遮断を制御し、（ｃ）第２半導体素子の制御電極に、第１駆動信号とは独立して第２駆動信号を印加し、第２半導体素子の導通及び遮断を制御することを含み、第１半導体素子が導通状態の間に、第２駆動信号の導通及び遮断の切替を行う半導体装置の制御方法であることを要旨とする。
【発明の効果】
【００１０】
本発明によれば、信頼性の低下を防止でき、双方向スイッチ等として使用可能な半導体装置及び半導体装置の制御方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る半導体装置の一例を示すブロック図である。
【図２】本発明の第１の実施形態に係る半導体装置の主スイッチ回路の動作の一例を説明する回路図である。
【図３】本発明の第１の実施形態に係る半導体装置の電力回路チップの一例を示す断面概略図である。
【図４】主スイッチ回路の制御方法を説明するタイミングチャートである。
【図５】本発明の第１の実施形態に係る半導体装置の制御方法の一例を説明するタイミングチャートである。
【図６】本発明の第１の実施形態に係る半導体装置の一例を示す上面図である。
【図７】図６のＡ−Ａ線から垂直にきった半導体装置の要部断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の一例を説明する回路図である。
【図９Ａ】本発明の第１の実施形態に係る半導体装置の昇圧回路の構成例を示す回路図である。
【図９Ｂ】図９Ａに示した昇圧回路の出力電圧の立ち上がりを示す図である。
【図１０】本発明の第２の実施形態に係る半導体装置の一例を説明する回路図である。
【図１１Ａ】本発明の第２の実施形態に係る半導体装置の昇圧回路の構成例を示す回路図である。
【図１１Ｂ】図１１Ａに示した昇圧回路の出力電圧の立ち上がりを示す図である。
【図１２】本発明の第２の実施形態に係る半導体装置の制御方法の一例を説明するタイミングチャートである。
【図１３Ａ】本発明の第２の実施形態に係る半導体装置の昇圧回路の他の構成例を示す回路図である。
【図１３Ｂ】図１３Ａに示した昇圧回路の出力電圧の立ち上がりを示す図である。
【図１４Ａ】本発明の第２の実施形態に係る半導体装置の昇圧回路の更に他の構成例を示す回路図である。
【図１４Ｂ】図１４Ａに示した昇圧回路の出力電圧の立ち上がりを示す図である。
【図１５】本発明の第２の実施形態に係る半導体装置の制御方法の他の例を説明するタイミングチャートである。
【発明を実施するための形態】
【００１２】
以下に本発明の第１及び第２の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１３】
また、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」とは交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。また以下の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。またｐやｎに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただし同じｐとｐとが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。
【００１４】
半導体装置の主スイッチ回路に用いられる各半導体素子の「第１又は第３主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。「第２又は第４主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１又は第３主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。このように、主スイッチ回路に用いられる各半導体素子の「第１又は第３主電極領域」がドレイン領域であれば、「第２又は第４主電極領域」はソース領域を意味する。バイアス関係を交換すれば、対称構造のＦＥＴ等では、「第１又は第３主電極領域」の機能と「第２又は第４主電極領域」の機能を交換可能である。また、「制御電極」とは、第１主電極領域と第２主電極領域、又は第３主電極領域と第４主電極領域の間を流れる主電流を制御する電極を意味する。例えば、ＦＥＴやＳＩＴにおいてはソース領域とドレイン領域の間を流れる主電流を制御するゲート電極が該当する。
【００１５】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置は、図１に示すように、電力回路チップ３及び制御回路チップ５を備える。電力回路チップ３は、主スイッチ回路１及び温度センサ４を備える。主スイッチ回路１は、第１半導体素子２ａ及び第２半導体素子２ｂからなる双方向スイッチである。主スイッチ回路１は、第１及び第２半導体素子２ａ、２ｂのドレイン電極（第１及び第３主電極）を共通にして互いに逆向きに接続された双方向スイッチである。第１半導体素子２ａのソース電極（第２主電極）が電源（ＶＣＣ）接続用の電源ノード１２に接続され、第２半導体素子２ｂのソース電極（第４主電極）が出力（ＯＵＴ）用の出力ノード１３に接続される。温度センサ４は、主スイッチ回路１の通電による温度変化を検知する。
【００１６】
制御回路チップ５は、駆動回路６、出力回路７、過熱検出回路８、低電圧検出回路１０、論理回路９及び内部電源１１を備える。駆動回路６は、第１及び第２半導体素子２ａ、２ｂのゲート電極（制御電極）に接続され、第１及び第２半導体素子２ａ、２ｂを駆動する。出力回路７は、出力ノード１３に接続され、主スイッチ回路１の出力を制御する。過熱検出回路８は、温度センサ４で検知された温度を取得し、出力ノード１３に接続された負荷の短絡等による過熱を検出する。低電圧検出回路１０は、電源ノード１２に接続されたバッテリ等の外部電源の電圧低下を検出する。論理回路９は、駆動回路６、出力回路７、過熱検出回路８及び低電圧検出回路１０に接続する。論理回路９には、信号等の入力（ＩＮ）用の入力ノード１５が接続される。論理回路９は、主スイッチ回路１の駆動信号を駆動回路６に送信する。また、過熱検出回路８や低電圧検出回路１０で過熱や電圧低下が検出された場合、論理回路９は、駆動回路６に主スイッチ回路１の遮断信号を送信する。内部電源１１は、論理回路９に電源電圧を供給する。電力回路チップ３及び制御回路チップ５の接地（ＧＮＤ）用の配線が接地ノード１４に接続される。
【００１７】
第１及び第２半導体素子２ａ、２ｂとして、ＭＩＳ電界効果トランジスタ（ＦＥＴ）、ＭＩＳ静電誘導トランジスタ（ＳＩＴ）等の絶縁ゲート構造の半導体素子が好適である。第１及び第２半導体素子２ａ、２ｂは、縦型構造であっても横型構造であってもよいが、以下の説明から理解できるように、第１及び第２半導体素子２ａ、２ｂはチップの深さ方向に主電流が流れる縦型構造が好ましい。以下、第１及び第２半導体素子２ａ、２ｂとして、珪素（Ｓｉ）を用いるトレンチゲート構造のＭＩＳＦＥＴを採用した場合について説明する。しかし、プレーナゲート構造のＭＩＳトランジスタであっても、同様な効果を奏することは、以下の説明から本発明の趣旨を理解すれば当業者には自明な事項であろう。また、第１及び第２半導体素子２ａ、２ｂの半導体材料として、Ｓｉの他にも、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等のＳｉの禁制帯幅１．１ｅＶよりも広い半導体材料がそれぞれ使用可能である。なお、ＭＩＳトランジスタとはＭＩＳＦＥＴ及びＭＩＳＳＩＴを含む概念である。
【００１８】
図１に示すように、第１半導体素子２ａのＭＩＳトランジスタＴｒ１のソースＳ及びドレインＤに、ボディダイオードＤｉ１のアノード及びカソードがそれぞれ逆並列に接続される。また、第２半導体素子２ｂのＭＩＳトランジスタＴｒ２のドレインＤ及びソースＳに、ボディダイオードＤｉ２のカソード及びアノードがそれぞれ逆並列に接続される。ＭＩＳトランジスタＴｒ１のゲートＧ及びＭＩＳトランジスタＴｒ２のゲートＧは、それぞれ駆動回路６に独立して接続される。第２半導体素子２ｂのＭＩＳトランジスタＴｒ２のソースＳに出力ノード１３を介して外部の負荷が接続される。
【００１９】
図２〜図４を用いて、第１の実施形態に係る主スイッチ回路１を制御方法によって駆動する場合の動作を説明する。図２に示すように、第１半導体素子２ａのＭＩＳトランジスタＴｒ１のソースＳに自動車等のバッテリ等の外部電源２２が接続され、第２半導体素子２ｂのＭＩＳトランジスタＴｒ２のソースＳにＥＣＵ等の負荷２０が接続される。ＭＩＳトランジスタＴｒ１、Ｔｒ２のゲートＧのそれぞれに、駆動回路６から閾値以上の電圧信号（Ｈレベル）を印加して、ＭＩＳトランジスタＴｒ１、Ｔｒ２を共に導通状態にする。この場合、電流は、図２の点線で示すように、外部電源２２から主スイッチ回路１を通って負荷２０に流れる。ＭＩＳトランジスタＴｒ１はソースＳとドレインＤが逆方向接続であるが、ゲート電圧を高くすることで導通状態にすることができる。負荷２０に異常が発生し、大電流が流れた場合は、ＭＩＳトランジスタＴｒ１、Ｔｒ２を遮断するために、駆動回路６から閾値より低い電圧信号（Ｌレベル）がそれぞれのゲートＧに送信される。ボディダイオードＤｉ１は導通状態であるが、ＭＩＳトランジスタＴｒ２が遮断状態であるため、電流を遮断することができる。
【００２０】
図３に示すように、第１の実施形態に係る主スイッチ回路１は、第１半導体素子２ａ及び第２半導体素子２ｂを備える。ドリフト領域５０は、共通ドレイン領域５１の上面に、ｎ型の半導体領域５２がエピタキシャル成長されて形成されている。また、半導体領域５２には、第２導電型（ｐ型）のウェル領域５３ａ、５３ｂ、５４ａ、５４ｂ、ｐ型のチャネルストッパ領域５５が設けられる。第１のウェル領域５３ａ及び第２のウェル領域５３ｂは、ベース領域として機能する。第３のウェル領域５４ａ及び第４のウェル領域５４ｂは、リサーフ領域として機能する。第１のウェル領域５３ａ及び第２のウェル領域５３ｂとチャネルストッパ領域５５のそれぞれにおいて、上面からの深さはほぼ同一である。第３のウェル領域５４ａ及び第４のウェル領域５４ｂの上面からの深さは、第１のウェル領域５３ａ及び第２のウェル領域５３ｂの上面からの深さよりも深い。
【００２１】
第１のウェル領域５３ａの上面に、ｎ+型の第１のソース領域（第２主電極領域）５７ａが設けられ、第２のウェル領域５３ｂの上面に、ｎ+型の第２のソース領域（第４主電極領域）５７ｂが設けられる。半導体領域５２の表面から順に、第１のソース領域５７ａ及び第２のソース領域５７ｂ並びに第１のウェル領域５３ａ及び第２のウェル領域５３ｂ半導体領域５２に接するトレンチ５９ａ、５９ｂが設けられる。トレンチ５９ａ、５９ｂの内側となる側壁及び底面に設けられたゲート絶縁膜６０ａ、６０ｂを介してゲート電極（制御電極）６１ａ、６１ｂが埋め込まれ、絶縁ゲート型電極構造（６０ａ，６１ａ）、（６０ｂ,６１ｂ）を構成する。る。ゲート絶縁膜６０ａ、６０ｂには、例えばシリコン酸化（ＳｉＯ2）膜等が用いられ、ゲート電極６１ａ、６１ｂには、例えばポリＳｉ膜が用いられる。第１のウェル領域５３ａ及び第２のウェル領域５３ｂの上部には、半導体領域５２の表面から第１のウェル領域５３ａ及び第２のウェル領域５３ｂに達する溝が設けられている。第１のウェル領域５３ａ及び第２のウェル領域５３ｂの上部には、この溝の底部に接する第１のウェル領域５３ａ及び第２のウェル領域５３ｂよりも高不純物濃度のｐ＋型のコンタクト領域５６ａ、５６ｂが設けられる。溝の内側にはソースコンタクト層６３ａ、６３ｂを介してソース電極６４ａ、６４ｂが埋め込まれる。第３のウェル領域５４ａ及び第４のウェル領域５４ｂの上部には、半導体領域５２の表面から第１のウェル領域５３ａ及び第２のウェル領域５３ｂに達する溝が設けられている。第３のウェル領域５４ａ及び第４のウェル領域５４ｂの上部には、この溝の底部に接する第３のウェル領域５４ａ及び第４のウェル領域５４ｂよりも高不純物濃度のｐ＋型のコンタクト領域５６ａ、５６ｂが設けられる。溝の内側に設けられたソースコンタクト層６３ｃ、６３ｄを介してソース電極６４ｃ、６４ｄが埋め込まれる。ソースコンタクト層６３ａ、６３ｂには、例えばニッケルシリサイド（ＮｉＳｉｘ）膜等が用いられる。ソース電極６４ａ、６４ｂには、例えばアルミニウム（Ａｌ）を主成分とするアルミニウム合金等が用いられる。
【００２２】
第３のウェル領域５４ａ及び第４のウェル領域５４ｂとチャネルストッパ領域５５との間の半導体領域５２の上面には、局所酸化（ＬＯＣＯＳ）等による素子分離膜５８ａ、５８ｂが設けられる。素子分離膜５８ａ、５８ｂの第３のウェル領域５４ａ及び第４のウェル領域５４ｂ側の上面に、ゲート電極６１ａ、６１ｂに電気的に接続されたゲート引出電極６１Ａ、６１Ｂが設けられる。素子分離膜５８ａ、５８ｂのチャネルストッパ領域５５側の上面にフィールドプレート電極６１Ｃが設けられる。ゲート引出電極６１Ａ、６１Ｂ、及びフィールドプレート電極６１Ｃには、例えばポリＳｉ膜等が用いられる。
【００２３】
ゲート電極６１ａ、６１ｂ、ゲート引出電極６１Ａ、６１Ｂ、及びフィールドプレート電極６１Ｃ上には層間絶縁膜６２ａ、６２ｂが設けられる。層間絶縁膜６２ａ、６２ｂそれぞれの間に露出したソース電極６４ａ、６４ｂ、６４ｃ、６４ｄは、Ａｌ等からなるソース電極パッド（表面電極）６５ａ、６５ｂにそれぞれに物理的に接するように設けられる。層間絶縁膜６２ａ、６２ｂそれぞれの間に露出したゲート引出電極６１Ａ、６１Ｂは、Ａｌ等からなるゲート電極パッド６６ａ、６６ｂに物理的に接するように設けられる。共通ドレイン領域５１の下面には、例えばアルミニウム（Ａｌ）を主成分とするアルミニウム合金や金（Ａｕ）等からなる金属膜やこれらの積層膜によりドレイン電極（裏面電極）６７が設けられる。
【００２４】
図３に示すように、ＭＩＳトランジスタＴｒ１、Ｔｒ２は、それぞれ絶縁ゲート型電極構造（６０ａ，６１ａ）、（６０ｂ,６１ｂ）を有するトレンチゲート型のＭＩＳトランジスタである。ボディダイオードＤｉ１、Ｄｉ２は、ｐ+型のコンタクト領域５６ａ、５６ｂ及びｐ型のウェル領域５３ａ、５３ｂ、５４ａ５４ｂとｎ型の半導体領域５２、ｎ+型の共通ドレイン領域５１で構成される。チャネルストッパ領域５５は、第１及び第２半導体素子２ａ、２ｂそれぞれの外周に平面形状が環状に形成されている。第１半導体素子２ａと第２半導体素子２ｂとの間のチャネルストッパ領域５５は、第１及び第２半導体素子２ａ，２ｂに共通に１つの領域が形成されている。
【００２５】
図４における電圧は、ＭＩＳトランジスタＴｒ１、Ｔｒ２のゲートＧの電圧を示す。（ａ）に示すように、通常の通電状態では、ＭＩＳトランジスタＴｒ１、Ｔｒ２のゲートＧには、駆動回路６からほぼ同時に駆動信号としてＨレベルの信号が印加される。この時、電流は、図３の点線で示したように、第１のソース領域５７ａから第１のウェル領域５３ａに形成される反転層、共通ドレイン領域５１及び第２のウェル領域５３ｂに形成される反転層を介して第２のソース領域５７ｂへと流れる。駆動信号がＬレベルになると、ＭＩＳトランジスタＴｒ１、Ｔｒ２は、ほぼ同時に遮断される。
【００２６】
ＭＩＳトランジスタＴｒ１、Ｔｒ２は、図３に示すように、共通ドレイン領域５１及び半導体領域５２が共通になるように設けられている。そのため、ｐ型の第３のウェル領域５４ａをエミッタＥ、ｎ+型の共通ドレイン領域５１又はｎ型の半導体領域５２をベースＢ、ｐ型の第４のウェル領域５４ｂをコレクタＣとする寄生バイポーラトランジスタが構成される。
【００２７】
図４の（ｂ）に示すように、駆動回路６からの駆動信号の印加がずれて、ＭＩＳトランジスタＴｒ２がＭＩＳトランジスタＴｒ１より遅延時間Ｄｒだけ先に立ち上がり通電状態になる場合がある。従来は、駆動回路から１本の信号線を分岐してＭＩＳトランジスタＴｒ１、Ｔｒ２のゲートＧに駆動信号を印加していた。この場合、例えば、駆動回路６の駆動信号の送信タイミングの制御が悪く、駆動タイミングがずれる場合が生じる。また、上流側のＭＩＳトランジスタＴｒ１のソースＳから電源電圧ＶＣＣが印加される。そのため、下流側のＭＩＳトランジスタＴｒ２に印加される電圧が、上流側のＭＩＳトランジスタＴｒ２よりも低下しやすい。そのため、同じ電圧レベルの駆動信号に対して、ＭＩＳトランジスタＴｒ１よりＭＩＳトランジスタＴｒ２の方が早く動作することになる。図４の（ｂ）に示した遅延時間Ｄｒでは、ＭＩＳトランジスタＴｒ１は遮断状態であるが、ボディダイオードＤｉ１が導通状態である。その結果、寄生バイポーラトランジスタのエミッタＥとベースＢの間にベース電位が印加され、寄生バイポーラトランジスタが動作する。
【００２８】
なお、図４の（ｂ）に示すように、ＭＩＳトランジスタＴｒ２の駆動信号が、ＭＩＳトランジスタＴｒ１に対して同程度の信号幅であれば、立下り時の遅延時間Ｄｆでは、寄生バイポーラトランジスタは動作しない。逆に、図４の（ｃ）に示すように、ＭＩＳトランジスタＴｒ２の駆動信号が、ＭＩＳトランジスタＴｒ１に対して遅れて印加される場合、立下り時の遅延時間Ｄｆにおいて、寄生バイポーラトランジスタが動作することになる。この場合、立ち上がり時の遅延時間Ｄｒにおいては、寄生バイポーラトランジスタは動作しない。このように、ＭＩＳトランジスタＴｒ１が遮断状態で、ＭＩＳトランジスタＴｒ２が導通状態のときに寄生バイポーラトランジスタが動作する。寄生バイポーラトランジスタが動作すると、不要な電流が主スイッチ回路１に流れ、信頼性の低下等の問題が発生する可能性がある。
【００２９】
第１の実施形態では、図１に示したように、ＭＩＳトランジスタＴｒ１、Ｔｒ２のそれぞれのゲートＧに、駆動回路６から互いに独立に信号線を接続している。例えば、図５に示すように、ＭＩＳトランジスタＴｒ１に印加する駆動信号の幅を広くして、ＭＩＳトランジスタＴｒ１がＨレベルの信号を印加された状態のときだけにＭＩＳトランジスタＴｒ２にＨレベルの信号を印加するように駆動タイミングを制御する。立ち上がりの遅延時間Ｄｒ、及び立下りの遅延時間Ｄｆのいずれにおいても、寄生バイポーラトランジスタは動作しない。なお、図５において電圧は、ＭＩＳトランジスタＴｒ１、Ｔｒ２のゲートＧの電圧を示す。このように、第１の実施形態によれば、駆動回路６によってＭＩＳトランジスタＴｒ１、Ｔｒ２のそれぞれのゲートＧに互いに独立した駆動信号を印加することができる。その結果、寄生バイポーラトランジスタの動作を防止することができ、信頼性の低下を防止することが可能な双方向スイッチを実現することができる。
【００３０】
＜半導体装置の構成＞
図６は、第１の実施形態に係る半導体装置の構成例を示す平面図である。図６では、半導体装置の内部を示すために、樹脂パッケージ１３０を透視して示している。図６に示すように、第１の実施形態に係る半導体装置は、リードフレーム（１１１，１１２,１１３,１１４,１１５，１１６）、電力回路チップ３、制御回路チップ５、及び樹脂パッケージ１３０を備える。電力回路チップ３は、リードフレーム（１１１〜１１６）に搭載される。制御回路チップ５は、電力回路チップ３に積層される。リードフレーム（１１１〜１１６）は、ダイパッド１１１、及びリード端子１１２、１１３、１１４、１１５、１１６を有する。ダイパッド１１１には、電力回路チップ３のドレイン電極６７が電気的に接続する。リード端子１１２、１１３、１１４、１１５、１１６のそれぞれには、電力回路チップ３や制御回路チップ５の各電極パッドが電気的に接続する。
【００３１】
図７に示すように、電力回路チップ３は、ダイパッド１１１上にはんだ等の導電性接合部材により支持固定される。電力回路チップ３の上面には、ポリイミド膜等の絶縁性の保護膜６９が設けられる。保護膜６９には開口部が設けられる。例えば、図７では、保護膜６９の開口部に第２半導体素子２ｂのソース電極パッド６５ｂが露出している。その他、第１半導体素子２ａのソース電極パッド６５ａ、第１及び第２半導体素子２ａ、２ｂのゲート電極パッド６６ａ、６６ｂ、温度センサ４の電極パッド等も保護膜６９の開口部に露出している。図６に示すように、図１の電源ノード１２に対応する第１半導体素子２ａのソース電極パッド６５ａが、ボンディングワイヤ１２５を介してリード端子（電源端子）１１２に電気的に接続される。図１の出力ノード１３に対応する第２半導体素子２ｂのソース電極パッド６５ｂが、ボンディングワイヤ１２６を介してリード端子（出力端子）１１３に電気的に接続される。
【００３２】
また、図７に示すように、制御回路チップ５は、絶縁性の接着部材を介して電力回路チップ３の上面に設けられた保護膜６９上に搭載される。図６に示すように、制御回路チップ５の上面には、図１の電源ノード１２、接地ノード１４、及び入力ノード１５それぞれに対応する各種の電極パッドが露出している。接地ノード１４に対応する電極パッドが、ボンディングワイヤ１２３を介してリード端子（接地端子）１１４に電気的に接続される。電源ノード１２に対応する電極パッドが、ボンディングワイヤ１２２を介してリード端子（電源端子）１１２に電気的に接続される。入力ノード１５に対応する電極パッドが、ボンディングワイヤ１２４を介してリード端子（入力端子）１１５に電気的に接続される。リード端子１１６は、ダイパッド１１１に電気的に接続する。更に、電力回路チップ３及び制御回路チップ５の間の配線等の複数のパッドが、それぞれボンディングワイヤ１２１を介して電気的に接続される。
【００３３】
上述のように、第１の実施形態に係る半導体装置では、主スイッチ回路１を構成する第１及び第２半導体素子２ａ、２ｂのドリフト領域５０を互いに共通にしている。ドリフト領域５０の上部に設けた第１のウェル領域５３ａ及び第２のウェル領域５３ｂにそれぞれの第１のソース領域５７ａ及び第２のソース領域５７ｂ及び絶縁ゲート電極構造が設けられる。したがって、第１の実施形態によれば、主スイッチ回路１をモノリシックに集積化して１体化することが容易で、半導体装置の小型化が実現できる。また、電力回路チップ３の上に制御回路チップ５を積層した構造（ＣＯＣ）とすることで１パッケージ化している。そのため、半導体装置の実装面積を低減することが可能となる。なお、電力回路チップ３と制御回路チップ５を並列して用いてもよい。また、制御回路チップ５を外付けとして用いてもよい。
【００３４】
本発明の第１の実施形態に係る半導体装置は、図８に示すように、駆動回路６は、駆動信号が入力される処理回路１６と、処理回路１６に互いに独立して電気的に接続された昇圧回路１７ａ、１７ｂを備える。また、出力回路７は、否定論理回路（インバータ）１８ａ、１８ｂ及び電荷引抜半導体素子１９ａ、１９ｂを備える。
【００３５】
図８に示すように、昇圧回路１７ａは、第１半導体素子２ａのＭＩＳトランジスタＴｒ１のゲートＧに電気的に接続される。昇圧回路１７ｂは、第２半導体素子２ｂのＭＩＳトランジスタＴｒ２のゲートＧに電気的に接続される。昇圧回路１７ａ、１７ｂとして、コンデンサを用いたチャージポンプ方式のＤＣ／ＤＣコンバータが好適である。否定論理回路１８ａは、入力が昇圧回路１７ａの入力側に電気的に接続され、出力が電荷引抜半導体素子１９ａのゲートＧに電気的に接続される。電荷引抜半導体素子１９ａのＭＩＳトランジスタＴｒａのソースＳ及びドレインＤに、ボディダイオードＤｉａのカソード及びアノードがそれぞれ逆並列に接続される。また、電荷引抜半導体素子１９ｂのＭＩＳトランジスタＴｒｂのドレインＤ及びソースＳに、ボディダイオードＤｉｂのカソード及びアノードがそれぞれ逆並列に接続される。電荷引抜半導体素子１９ａのドレインＤ及びソースＳは、それぞれ昇圧回路１７ａの出力側及び図１に示した出力ノード１３に接続される。同様に、否定論理回路１８ｂは、入力が昇圧回路１７ｂの入力側に電気的に接続され、出力が電荷引抜半導体素子１９ｂのゲートＧに電気的に接続される。電荷引抜半導体素子１９ｂのドレインＤ及びソースＳは、それぞれ昇圧回路１７ｂの出力側及び図１に示した出力ノード１３に接続される。処理回路１６、昇圧回路１７ａ、昇圧回路１７ｂ、否定論理回路１８ａ及び否定論理回路１８ｂは、全て同じ基準電位ＶＧＮＤ（接地（ＧＮＤ）もしくは内部基準電位）を基準電位とする電源ＶＣＣに接続される。
【００３６】
図９Ａは、本発明の第１の実施形態に係る半導体装置の昇圧回路１７ａの構成例を示す回路図である。図９Ｂは、図９Ａに示した昇圧回路１７ａの出力電圧の立ち上がりを示す図である。昇圧回路１７ａは、処理回路１６から出力される信号に基づいて発振を行う発振回路（発振器）２１と、この発振回路２１が発振した信号を論理反転するインバータ２４と、たとえば２段で構成した多段昇圧部２３ａとを有している。
【００３７】
発振回路２１は、処理回路１６からＭＩＳトランジスタＴｒ１をオンまたはオフする駆動信号を入力し、ＭＩＳトランジスタＴｒ１をオンする駆動信号を入力したときだけ、発振動作を行い、発振信号を出力する。
【００３８】
インバータ２４は、発振回路２１から出力された発振信号を反転して出力する。
多段昇圧部２３ａでは、１段目がインバータ２４と、コンデンサ２５と、２つのダイオード２６，２７とを有し、２段目がインバータ２８と、コンデンサ２９と、２つのダイオード３０，３１とを有している。
【００３９】
１段目のインバータ２４の入力は、発振回路２１の出力に接続され、インバータ２４の出力は、コンデンサ２５の一方の端子に接続され、コンデンサ２５の他方の端子は、ダイオード２６のカソードおよびダイオード２７のアノードに接続されている。ダイオード２６のアノードは、電圧ＶＣＣの電源ラインに接続されている。電圧ＶＣＣの電源ラインは、半導体装置の端子ＶＣＣに接続されている。
【００４０】
２段目のインバータ２８の入力は、インバータ２４の出力に接続され、インバータ２８の出力は、コンデンサ２９の一方の端子に接続され、コンデンサ２９の他方の端子は、ダイオード３０のカソード、ダイオード３１のアノードおよび１段目のダイオード２７のカソードに接続されている。ダイオード３０のアノードは、電圧ＶＣＣの電源ラインに接続されている。ダイオード３１のカソードは、この昇圧回路１７ａの出力を構成している。
【００４１】
以上の構成の昇圧回路１７ａによれば、発振回路２１は、処理回路１６からＭＩＳトランジスタＴｒ１をオンする駆動信号を入力することによって発振動作を開始する。発振回路２１から出力された信号が、たとえばＨ（ハイ）レベルの場合、その信号は、多段昇圧部２３ａの１段目のインバータ２４に入力される。インバータ２４の出力がＬ（ロー）レベルとなりコンデンサ２５の一方の端子がＶＧＮＤに接続され、コンデンサ２５は、ダイオード２６を介して電源ラインの電圧ＶＣＣが充電される。この結果、コンデンサ２５の端子電圧は、ＶＣＣ−Ｖｆ（Ｖｆは、ダイオード２６の順方向電圧）となる。
【００４２】
発振回路２１から出力された信号がＬレベルになると、その信号は、多段昇圧部２３ａの１段目のインバータ２４に入力される。インバータ２４の出力はＨレベルとなりコンデンサ２５の一方の端子には、電源ラインの電圧ＶＣＣが印加され、この結果、コンデンサ２５の他方の端子の電圧は、２（ＶＣＣ−ＶＧＮＤ）−Ｖｆ+ＶＧＮＤとなる。このとき、多段昇圧部２３ａの２段目のインバータ２８には、Ｈレベルの信号が入力されているので、インバータ２８の出力は、Ｌレベルとなる。これにより、コンデンサ２９の一方の端子がＶＧＮＤに接続され、コンデンサ２９の他方の端子には、１段目のダイオード２７を介して２（ＶＣＣ−ＶＧＮＤ）−Ｖｆの電圧が印加される。この結果、コンデンサ２９の端子電圧は、２（ＶＣＣ−ＶＧＮＤ）−２Ｖｆ+ＶＧＮＤ（Ｖｆは、ダイオード２６，２７の順方向電圧で、同じ値を有しているとする）となる。
【００４３】
このようにして昇圧された電圧は、ダイオード３１を介して昇圧回路１７ａの出力ＧＳに出力される。この出力信号は、発振回路２１から出力される信号のＬレベルおよびＨレベルが交互に繰り返されることにより継続して得られ、ＭＩＳトランジスタＴｒ１のゲート電圧となる。昇圧回路１７ｂも同様の構成であり、出力信号はＭＩＳトランジスタＴｒ２のゲート電圧となる。
【００４４】
（第２の実施形態）
図１０は、本発明の第２の実施形態に係る半導体装置の一例を説明する回路図である。図１０に示すように、駆動回路６は、駆動信号が入力される処理回路１６ｂと、処理回路１６ｂに共通に電気的に接続された昇圧回路１７ｃ、１７ｄを備える。また、出力回路７は、否定論理回路（インバータ）１８ｃに共通に電気的に接続された電荷引抜半導体素子１９ｃ、１９ｄを備える。第２の実施形態に係る半導体装置は、処理回路１６ｂに共通に電気的に接続された昇圧回路１７ｃ、１７ｄ、及びインバータ１８ｃに共通に電気的に接続された電荷引抜半導体素子１９ｃ、１９ｄを備える点が第１の実施形態と異なる。他の構成は、第１の実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【００４５】
そして、昇圧回路１７ｃは、昇圧回路１７ｄよりも出力電圧の立ち上がりが早い。また、電荷引抜半導体素子１９ｃは、電荷引抜半導体素子１９ｄよりも電荷引き抜き能力が低い。ここで、電荷引き抜き能力が低いとは、流すことができる電流値が低いことであり、例えば、電荷引抜半導体素子１９ｃのチャネル幅を電荷引抜半導体素子１９ｄのチャネル幅よりも短く形成すればよい。昇圧回路１７ｃの出力電圧の立ち上がりを昇圧回路１７ｄよりも速くする構成としては、以下の３つの例が挙げられる。
【００４６】
（昇圧回路の構成例１）
図１１Ａは、本発明の第２の実施形態に係る半導体装置の昇圧回路の構成例１を示す回路図であり、図１１Ｂは、図１１Ａに示した昇圧回路１７ｃの出力電圧の立ち上がりを示す図である。昇圧回路１７ｄは、図９Ａに示す昇圧回路１７ａと同じである。図１１Ａに示す昇圧回路１７ｃは、昇圧回路１７ｄに比べ多段昇圧部２３ｂの段数が多く３段である。このように、昇圧回路１７ｃの多段昇圧部の段数を昇圧回路１７ｄより多くすることで、出力電圧の立ち上がりを速くすることができる。
【００４７】
発振回路２１からの発振信号がＨレベルになると、２段目のインバータ６８がＨレベルを出力する。これにより、コンデンサ２９の一端には電源電圧ＶＣＣが印加される。この結果、コンデンサ２９の他端の電圧は、２（ＶＣＣ−ＶＧＮＤ）−２Ｖｆ＋ＶＧＮＤの電圧にＶＣＣが重畳されて３（ＶＣＣ−ＶＧＮＤ）−２Ｖｆ＋ＶＧＮＤとなる。このとき、昇圧回路１７ｃの３段目のインバータ３２がＬレベルを出力する。これにより、コンデンサ３３の一端が内部電位ＶＧＮＤに接続され、コンデンサ３３の他端には、２段目のダイオード３１を介して３（ＶＣＣ−ＶＧＮＤ）−２Ｖｆ＋ＶＧＮＤの電圧が印加される。この結果、コンデンサ３３の端子電圧は、３（ＶＣＣ−ＶＧＮＤ）−３Ｖｆ＋ＶＧＮＤとなる。この３（ＶＣＣ−ＶＧＮＤ）−３Ｖｆ＋ＶＧＮＤに昇圧された電圧は、ダイオード３５を介して、ゲート信号ＧＳ１として出力される。
【００４８】
図１２は、本発明の第２の実施形態に係る半導体装置の制御方法を説明するタイミングチャートである。図１２に示すように、駆動回路６に入力された入力信号が、処理回路１６ｂを介して昇圧回路１７ｃ、１７ｄにそれぞれ伝達される。昇圧回路１７ｃからＭＩＳトランジスタＴｒ１のゲートＧには、電圧Ｖｇ１の駆動信号が入力され、立ち上がり時間Ｄｒ１で立ち上がる。昇圧回路１７ｄからＭＩＳトランジスタＴｒ２のゲートＧには、電圧Ｖｇ２の駆動信号が入力され、立ち上がり時間Ｄｒ２で立ち上がる。電圧Ｖｇ１は電圧Ｖｇ２よりも高くなる。また、昇圧回路１７ｃおよび昇圧回路１７ｄの出力電圧の立ち上がり時間の違いによって、立ち上がり時間Ｄｒ１よりも立ち上がり時間Ｄｒ２を大きくしている。その結果、ＭＩＳトランジスタＴｒ１がＭＩＳトランジスタＴｒ２より確実に早く同通状態となり、図３に示した寄生バイポーラトランジスタの動作を防止することができる。
【００４９】
また、入力信号がＨレベルのときは、否定論理回路１８ｃの出力はＬレベルとなるため、電荷引抜半導体素子１９ｃ、１９ｄは遮断状態となる。入力信号がＬレベルとなり、ＭＩＳトランジスタＴｒ１、Ｔｒ２を遮断するときは、否定論理回路１８ｃの出力がＨレベルとなり、電荷引抜半導体素子１９ｃ、１９ｄが導通する。そのため、昇圧回路１７ｃ、１７ｄ及びＭＩＳトランジスタＴｒ１，Ｔｒ２のゲートＧに蓄積された電荷を引き抜くことができる。図１２に示すように、ＭＩＳトランジスタＴｒ１の遮断時の立ち下がり時間Ｄｆ１が、ＭＩＳトランジスタＴｒ２の遮断時の立ち下がり時間Ｄｆ２よりも長くなる。その結果、ＭＩＳトランジスタＴｒ２が導通状態のときは、ＭＩＳトランジスタＴｒ１は必ず導通状態となり、寄生バイポーラトランジスタの動作を防止することができる。
【００５０】
（昇圧回路の構成例２）
図１３Ａは、本発明の第２の実施形態に係る半導体装置の昇圧回路の構成例２を示す回路図であり、図１３Ｂは、図１３Ａに示した昇圧回路の出力電圧の立ち上がりを示す図である。昇圧回路１７ｄは、図９Ａに示す昇圧回路１７ａと同じである。図１３Ａに示す昇圧回路１７ｃは、昇圧回路１７ｄに比べ発振回路２１ａの周波数が高い。このように、昇圧回路１７ｃの発振回路２１ａの周波数を昇圧回路１７ｄの発振回路２１の周波数より高くすることで、図１３Ｂに示すように図９Ａに示す昇圧回路１７ａよりも出力電圧の立ち上がりを速くすることができる。
【００５１】
（昇圧回路の構成例３）
図１４Ａは、本発明の第２の実施形態に係る半導体装置の昇圧回路の構成例３を示す回路図であり、図１４Ｂは、図１４Ａに示した昇圧回路の出力電圧の立ち上がりを示す図である。昇圧回路１７ｄは、図９Ａに示す昇圧回路１７ａと同じである。図１４Ａに示す昇圧回路１７ｃは、昇圧回路１７ｄに比べコンデンサ２５ａの容量が大きい。このように、昇圧回路１７ｃのコンデンサ２５ａの容量を昇圧回路１７ｄのコンデンサ２５の容量より大きくすることで、図１４Ｂに示すように図９Ａに示す昇圧回路１７ａよりも出力電圧の立ち上がりを速くすることができる。
【００５２】
図１５は、昇圧回路の構成例２または昇圧回路の構成例３の場合の制御方法を説明するタイミングチャートである。図１２と同様に、ＭＩＳトランジスタＴｒ１がＭＩＳトランジスタＴｒ２より確実に早く同通状態となり、ＭＩＳトランジスタＴｒ１がＭＩＳトランジスタＴｒ２よりも遅く遮断される。その結果、ＭＩＳトランジスタＴｒ２が導通状態のときは、ＭＩＳトランジスタＴｒ１は必ず導通状態となり、寄生バイポーラトランジスタの動作を防止することができる。
【００５３】
（その他の実施形態）
上記のように、本発明を実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。上記の実施形態の開示の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本発明に含まれ得ることが明らかとなろう。又、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の例示的説明から妥当な、特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００５４】
１・・・主スイッチ回路
２ａ・・・第１半導体素子
２ｂ・・・第２半導体素子
３・・・電力回路チップ
４・・・温度センサ
５・・・制御回路チップ
６・・・駆動回路
７・・・出力回路
８・・・過熱検出回路
９・・・論理回路
１０・・・低電圧検出回路
１１・・・内部電源
１２・・・電源ノード
１３・・・出力ノード
１４・・・接地ノード
１５・・・入力ノード
１６・・・処理回路
１７ａ、１７ｂ、１７ｃ、１７ｄ・・・昇圧回路
１８ａ、１８ｂ、２４、２８、３２・・・否定論理回路（インバータ）
１９ａ、１９ｂ・・・電荷引抜半導体素子
２０・・・負荷
２２・・・外部電源
５０・・・ドリフト領域
５１・・・共通ドレイン領域（第１及び第３主電極領域）
５２・・・半導体領域
５３ａ、５３ｂ、５４ａ、５４ｂ・・・ウェル領域
５３ａ・・・第１のウェル領域
５３ｂ・・・第２のウェル領域
５４ａ・・・第３のウェル領域
５４ｂ・・・第４のウェル領域
５５・・・チャネルストッパ領域
５６ａ、５６ｂ・・・コンタクト領域
５７ａ・・・第１のソース領域（第２主電極領域）
５７ｂ・・・第２のソース領域（第４主電極領域）
５８ａ、５８ｂ・・・素子分離膜
５９ａ、５９ｂ・・・トレンチ
６０ａ、６０ｂ・・・ゲート絶縁膜
６１ａ、６１ｂ・・・ゲート電極（制御電極）
６１Ａ、６１Ｂ・・・ゲート引出電極
６１Ｃ・・・フィールドプレート電極
６２ａ、６２ｂ・・・層間絶縁膜
６３ａ、６３ｂ、６３ｃ、６３ｄ・・・ソースコンタクト層
６４ａ、６４ｂ、６４ｃ、６４ｄ・・・ソース電極
６５ａ、６５ｂ・・・ソース電極パッド
６６ａ、６６ｂ・・・ゲート電極パッド
６７・・・ドレイン電極
６９・・・保護膜
１１２、１１３、１１４、１１５、１１６・・・リード端子
１２１、１２２、１２３、１２４、１２５、１２６・・・ボンディングワイヤ
１３０・・・樹脂パッケージ
【図１】
2020047705.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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