(57)【要約】【課題】ミラー容量比を低減できる半導体装置の製造方法を提供する。【解決手段】ドリフト層１３と、ドリフト層１３上に配置されたチャネル層１４と、チャネル層１４の表層部に形成され、チャネル層１４よりも高不純物濃度とされたソース層１７と、チャネル層１４に、ソース層１７よりも深くまで形成されているゲート層１５と、チャネル層１４に、ソース層１７よりも深くまで形成され、ゲート層１５と離れているボディ層１６と、チャネル層１４のうちのゲート層１５とドリフト層１３との間に位置する部分に、ゲート層１５と離れた状態でゲート層１５と対向するように形成され、ゲート層１５と異なる電位に維持されるシールド層１８と、ドリフト層１３を挟んでチャネル層１４と反対側に配置されるドレイン層１１と、を備える。そして、ボディ層１６の深さＹｂに対するゲート層１５の深さＹｇの深さ比を０．４５以下とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
接合型ＦＥＴが形成された半導体装置であって、
第１導電型のドリフト層（１３）と、
前記ドリフト層上に配置された第１導電型のチャネル層（１４）と、
前記チャネル層の表層部に形成され、前記チャネル層よりも高不純物濃度とされた第１導電型のソース層（１７）と、
前記チャネル層に、前記ソース層よりも深くまで形成されている第２導電型のゲート層（１５）と、
前記チャネル層に、前記ソース層よりも深くまで形成され、前記ゲート層と離れている第２導電型のボディ層（１６）と、
前記チャネル層のうちの前記ゲート層と前記ドリフト層との間に位置する部分に、前記ゲート層と離れた状態で前記ゲート層と対向するように形成され、前記ゲート層と異なる電位に維持されるシールド層（１８）と、
前記ドリフト層を挟んで前記チャネル層と反対側に配置されるドレイン層（１１）と、を備え、
前記ボディ層の深さ（Ｙｂ）に対する前記ゲート層の深さ（Ｙｇ）の深さ比は、０．４５以下とされている半導体装置。
【請求項２】
前記深さ比は、０．２以上とされている請求項１に記載の半導体装置。
【請求項３】
前記シールド層は、前記ボディ層と同電位とされている請求項１または２に記載の半導体装置。
【請求項４】
前記シールド層は、前記ボディ層と接続されることで前記ボディ層と同電位とされている請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型ＦＥＴ（Field Effect Transistor：以下では、ＪＦＥＴともいう）が形成された半導体装置に関するものである。
【背景技術】
【０００２】
従来より、ＪＦＥＴが形成された半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置は、Ｎ＋型のドレイン層、Ｎ−型のドリフト層、Ｎ型のチャネル層が順に積層された半導体基板を有している。そして、チャネル層の表層部には、Ｎ＋型のソース層が形成されている。また、チャネル層には、ソース層を貫通するようにＰ＋型のゲート層が形成されていると共に、ゲート層と離れた位置にＰ＋型のボディが形成されている。
【０００３】
このような半導体装置では、ボディ層が形成されているため、サージ電流が発生した際にボディ層からサージ電流を排出できる。このため、サージ電流がゲート層に集中することを抑制できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−２２０４３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上記のような半導体装置では、ミラー容量比を低減することでスイッチング損失を低減することが望まれている。このため、本発明者らは、鋭意検討を行い、ゲート層とドリフト層との間にゲート層とは別電位に維持されるシールド層を配置することにより、ミラー容量比を低減できることを見出した。そして、本発明らは、さらにミラー容量比を低減できる半導体装置について鋭意検討を行った。
【０００６】
本発明は上記点に鑑み、ミラー容量比を低減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するための請求項１の半導体装置は、第１導電型のドリフト層（１３）と、ドリフト層上に配置された第１導電型のチャネル層（１４）と、チャネル層の表層部に形成され、チャネル層よりも高不純物濃度とされた第１導電型のソース層（１７）と、チャネル層に、ソース層よりも深くまで形成されている第２導電型のゲート層（１５）と、チャネル層に、ソース層よりも深くまで形成され、ゲート層と離れている第２導電型のボディ層（１６）と、チャネル層のうちのゲート層とドリフト層との間に位置する部分に、ゲート層と離れた状態でゲート層と対向するように形成され、ゲート層と異なる電位に維持されるシールド層（１８）と、ドリフト層を挟んでチャネル層と反対側に配置されるドレイン層（１１）と、を備え、ボディ層の深さ（Ｙｂ）に対するゲート層の深さ（Ｙｇ）の深さ比は、０．４５以下とされている。
【０００８】
これによれば、深さ比が０．４５以下となるように形成されているため、ミラー容量比を大きく低減できる。
【０００９】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態における半導体装置の１セル分を示す平面図である。
【図２】図１中のII−II線に沿った断面図である。
【図３】図１中のIII−III線に沿った断面図である。
【図４】深さ比と、ミラー容量比および閾値電圧の大きさとの関係のシミュレーション結果を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１２】
（第１実施形態）
第１実施形態について、図１〜図３を参照しつつ説明する。まず、本実施形態のＪＦＥＴが形成された半導体装置の構造について説明する。なお、図１は本実施形態のＪＦＥＴの１セル分を示す平面図であり、半導体装置は、図１に示すセルが隣合うように複数配置されることで構成されている。また、図１では、後述する層間絶縁膜１９、ゲート電極２０、上部電極２１等を省略して示している。
【００１３】
半導体装置は、Ｎ＋＋型の炭化珪素（以下では、ＳｉＣともいう）基板で構成されるドレイン層１１を有する半導体基板１０を備えている。そして、ドレイン層１１上には、ドレイン層１１よりも低不純物濃度とされたＮ＋型のバッファ層１２が配置され、バッファ層１２上には、バッファ層１２よりも低不純物濃度とされたＮ−型のドリフト層１３が配置されている。なお、バッファ層１２およびドリフト層１３は、例えば、ドレイン層１１を構成するＳｉＣ基板上にＳｉＣのエピタキシャル膜を成長させることで構成される。
【００１４】
ドリフト層１３上には、ドリフト層１３より高不純物濃度とされたＮ型のチャネル層１４が配置されている。なお、チャネル層１４は、ＳｉＣのエピタキシャル膜を成長させることで構成される。また、本実施形態では、半導体基板１０の一面１０ａは、チャネル層１４の表面を含んで構成される。
【００１５】
チャネル層１４には、チャネル層１４よりも高不純物濃度とされたＰ＋型のゲート層１５およびＰ＋型のボディ層１６が形成されている。本実施形態では、ボディ層１６は、１セル領域における平面視において、一方向を長手方向とする四角枠状に形成されている。なお、図１中では、紙面上下方向を長手方向とする四角枠状に形成されている。ゲート層１５は、１セル領域における平面視において、ボディ層１６の長手方向を長手方向とする長方形状とされ、ボディ層１６内に位置しつつ、ボディ層１６と離れるように形成されている。
【００１６】
そして、半導体基板１０の厚さ方向を深さ方向とすると、ゲート層１５およびボディ層１６は、半導体基板１０の一面１０ａ（すなわち、チャネル層１４の表面）から深さ方向に沿って形成され、ボディ層１６の方がゲート層１５よりも深くまで形成されている。なお、半導体基板１０の深さ方向とは、言い換えると、ドレイン層１１、ドリフト層１３、チャネル層１４の積層方向であるともいえる。
【００１７】
チャネル層１４の表層部には、ボディ層１６と接するように、チャネル層１４よりも高不純物濃度とされたＮ＋型のソース層１７が形成されている。なお、特に限定されるものではないが、本実施形態では、ゲート層１５およびボディ層１６は、チャネル層１４よりも不純物濃度が１０倍程度高くされている。
【００１８】
また、チャネル層１４には、ゲート層１５より深い位置に、ゲート層１５と離間しつつ、ゲート層１５と対向するようにシールド層１８が形成されている。つまり、チャネル層１４には、ゲート層１５とドリフト層１３との間に位置する部分に、ゲート層１５と対向するシールド層１８が形成されている。
【００１９】
本実施形態では、シールド層１８は、ボディ層１６と同等の不純物濃度とされたＰ＋型とされており、平面視において、ゲート層１５の長手方向に沿った長方形状に形成されている。そして、シールド層１８は、長手方向の長さがゲート層１５の長手方向の長さよりも長くされており、長手方向における両端部がボディ層１６と接続されることによってボディ層１６と電気的に接続されている。つまり、本実施形態のシールド層１８は、ボディ層１６と同電位とされている。本実施形態では、このようにしてシールド層１８がゲート層１５と異なる電位に維持される。
【００２０】
半導体基板１０の一面１０ａ上には、層間絶縁膜１９が形成されている。層間絶縁膜１９には、ゲート層１５を露出させる第１コンタクトホール１９ａが形成されていると共に、ボディ層１６およびソース層１７を露出させる第２コンタクトホール１９ｂが形成されている。そして、層間絶縁膜１９上には、第１コンタクトホール１９ａを通じてゲート層１５と電気的に接続されるようにゲート電極２０が配置されている。また、層間絶縁膜１９上には、第２コンタクトホール１９ｂを通じてボディ層１６およびソース層１７と電気的に接続されるように上部電極２１が形成されている。
【００２１】
そして、半導体基板１０の他面１０ｂ側には、ドレイン層１１と電気的に接続される下部電極２２が形成されている。
【００２２】
以上が本実施形態における半導体装置の基本的な構成である。なお、本実施形態では、Ｎ−型、Ｎ型、Ｎ＋型、Ｎ＋＋型が第１導電型に相当し、Ｐ＋型が第２導電型に相当している。また、本実施形態では、上記のように、ドレイン層１１、バッファ層１２、ドリフト層１３、チャネル層１４、ゲート層１５、ボディ層１６、ソース層１７およびシールド層１８を含んで半導体基板１０が構成されている。そして、本実施形態では、上記のように、ドレイン層１１は、ＳｉＣ基板で構成されており、バッファ層１２、ドリフト層１３、チャネル層１４等は、ＳｉＣのエピタキシャル膜を成長させることで構成されている。このため、本実施形態の半導体装置は、ＳｉＣ半導体装置であるともいえる。
【００２３】
上記のような半導体装置は、ゲート層１５に所定のゲート電圧が印加されていない場合に上部電極２１と下部電極２２との間に電流が流れるノーマリオン型とされていてもよいし、逆に電流が流れないノーマリオフ型とされていてもよい。
【００２４】
そして、ボディ層１６が形成されているため、サージ電流が発生した際に当該サージ電流がボディ層１６へと流れる。このため、ゲート層１５にサージ電流が集中することを抑制できる。さらに、ゲート層１５の下方には、ボディ層１６と接続されるシールド層１８が形成されている。このため、ミラー容量比の低減を図ることができ、スイッチング損失の低減を図ることができる。
【００２５】
次に、本実施形態の半導体装置におけるゲート層１５とボディ層１６との深さの比について説明する。ここで、図２に示されるように、半導体基板１０の一面１０ａからのゲート層１５の深さをＹｇ、半導体基板１０の一面１０ａからのボディ層１６の深さをＹｂとする。そして、ボディ層１６の深さＹｂに対するゲート層１５の深さＹｇの比（すなわち、Ｙｇ／Ｙｂ）を深さ比とする。また、ゲート−ドレイン間の容量をＣｇｄとし、ゲート−ソース間の容量をＣｇｓとし、Ｃｇｓに対するＣｇｄの比をミラー容量比（すなわち、Ｃｇｄ／Ｃｇｓ）とする。なお、ゲート層１５の深さとは、一面１０ａからゲート層１５の底面までの間の長さであるともいえる。同様に、ボディ層１６の深さとは、一面１０ａからボディ層１６の底面までの間の長さであるともいえる。
【００２６】
そして、本発明者らは、深さ比と、ミラー容量比および電流を遮断するためにゲート層１５に印加される閾値電圧の大きさとの関係について検討を行い、図４に示されるシミュレーション結果を得た。
【００２７】
図４に示されるように、ミラー容量比は、ゲート層１５の深さを深くすることで深さ比を大きくするとドレイン層１１との間隔が狭くなるため、深さ比が大きくなるにつれて大きくなることが確認される。具体的には、ミラー容量比は、深さ比が０．４５以下の範囲では、深さ比が大きくなるにつれて緩やかに大きくなり、深さ比が０．４５より大きい範囲では、深さ比が大きくなるにつれて急峻に大きくなることが確認される。このため、本実施形態では、深さ比が０．４５以下となるように、ゲート層１５およびボディ層１６が形成されている。つまり、本実施形態では、ミラー容量比を十分に低減できるように、ゲート層１５およびボディ層１６が形成されている。
【００２８】
また、閾値電圧の大きさは、ゲート層１５の深さを深くすることで深さ比を大きくするとチャネル制御がし易くなるため、深さ比が大きくなるにつれて小さくなることが確認される。具体的には、閾値電圧の大きさは、深さ比が０．２未満の範囲では、深さ比が大きくなるにつれて急峻に小さくなり、深さ比が０．２以上の範囲では、深さ比が大きくなるにつれて緩やかに小さくなることが確認される。このため、本実施形態では、深さ比が０．２以上となるように、ゲート層１５およびボディ層１６が形成されている。つまり、本実施形態では、閾値電圧の大きさを小さくできるように、ゲート層１５およびボディ層１６が形成されている。
【００２９】
以上説明したように、本実施形態では、ゲート層１５およびボディ層１６は、深さ比が０．４５以下となるように形成されている。このため、ミラー容量比を十分に低減できる。
【００３０】
また、本実施形態では、ゲート層１５およびボディ層１６は、深さ比が０．２以上となるように形成されている。このため、閾値電圧の大きさが大きくなることを抑制できる。
【００３１】
さらに、シールド層１８は、ボディ層１６と接続されることでボディ層１６の電位に維持される。このため、シールド層１８の電位をゲート層１５と異なる電位に容易に維持できる。また、シールド層１８をボディ層１６と接続することによってシールド層１８と電気的に接続される電極を備えなくてもよいため、構造が複雑化することを抑制できる。
【００３２】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００３３】
例えば、上記第１実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
【００３４】
また、上記第１実施形態では、ＳｉＣ半導体装置を例に挙げて説明したが、他の化合物半導体装置、若しくは、シリコン基板にヘテロエピタキシー成長させた半導体装置としてもよい。
【００３５】
さらに、上記第１実施形態では、シールド層１８は、例えば、長手方向と交差する方向においてボディ層１６と接続されるようにしてもよい。また、シールド層１８は、ゲート層１５と別電位に維持されるのであれば、ボディ層１６と接続されていなくてもよい。
【符号の説明】
【００３６】
１１  ドレイン層
１３  ドリフト層
１４  チャネル層
１５  ゲート層
１６  ボディ層
１７  ソース層
１８  シールド層
Ｙｇ  ゲート層の深さ
Ｙｂ  ボディ層の深さ
【図１】
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【図２】
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【図３】
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【図４】
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