(57)【要約】【課題】歪み特性を改善しながら消費電力を抑えるＤＡ変換装置を提供する。【解決手段】ＤＡ変換器と、レベル検出器と、を備えるＤＡ変換装置であって、ＤＡ変換器は、演算増幅器と、複数のコンデンサと、スイッチ部と、制御部と、を有し、レベル検出器は、制御信号のＨｉｇｈ電圧とＬｏｗ電圧とを、ＤＡ変換装置内の信号の大きさに基づいて切り替え、制御部は、第１期間には複数のコンデンサのそれぞれを入力信号に応じて第１参照電圧源又は第２参照電圧源に接続する一方、第２期間には複数のコンデンサを演算増幅器の入力端子と出力端子との間に接続するように前記スイッチ部を制御し、レベル検出器からＤＡ変換器へ入力された制御信号がＨｉｇｈ電圧及びＬｏｗ電圧の一方である場合には、他方である場合と比較して、第２期間に複数のコンデンサを演算増幅器の出力端子に接続する各トランジスタのゲート電圧を高くし又は低くする。【選択図】図５
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【特許請求の範囲】
【請求項１】
デジタル信号である入力信号をアナログ信号である出力信号に変換して出力するＤＡ変換器と、前記ＤＡ変換器へ制御信号を出力するレベル検出器と、を備えるＤＡ変換装置であって、
前記ＤＡ変換器は、演算増幅器と、複数のコンデンサと、前記複数のコンデンサの接続状態を切り替えるスイッチ部と、前記スイッチ部に含まれる各トランジスタのゲート電圧を制御する制御部と、を有し、
前記レベル検出器は、前記制御信号のＨｉｇｈ電圧とＬｏｗ電圧とを、前記ＤＡ変換装置内の信号の大きさに基づいて切り替え、
前記制御部は、
第１期間には前記複数のコンデンサのそれぞれを前記入力信号に応じて第１参照電圧源又は第２参照電圧源に接続する一方、第２期間には前記複数のコンデンサを前記演算増幅器の入力端子と出力端子との間に接続するように前記スイッチ部を制御し、
前記レベル検出器から前記ＤＡ変換器へ入力された前記制御信号がＨｉｇｈ電圧及びＬｏｗ電圧の一方である場合には、他方である場合と比較して、前記第２期間に前記複数のコンデンサを前記演算増幅器の出力端子に接続する各トランジスタのゲート電圧を高くし又は低くする、ＤＡ変換装置。
【請求項２】
請求項１に記載のＤＡ変換装置であって、
前記制御部は、前記レベル検出器から前記ＤＡ変換器へ入力された前記制御信号がＨｉｇｈ電圧及びＬｏｗ電圧の前記一方である場合には、前記他方である場合と比較して、前記第２期間に前記複数のコンデンサを前記演算増幅器の出力端子に接続する各Ｎｃｈトランジスタのゲート電圧を高くする、ＤＡ変換装置。
【請求項３】
請求項１又は２に記載のＤＡ変換装置であって、
前記制御部は、前記レベル検出器から前記ＤＡ変換器へ入力された前記制御信号がＨｉｇｈ電圧及びＬｏｗ電圧の前記一方である場合には、前記他方である場合と比較して、前記第２期間に前記複数のコンデンサを前記演算増幅器の出力端子に接続する各Ｐｃｈトランジスタのゲート電圧を低くする、ＤＡ変換装置。
【請求項４】
請求項１から３のいずれか一項に記載のＤＡ変換装置であって、
前記レベル検出器は、前記制御信号のＨｉｇｈ電圧とＬｏｗ電圧とを、前記ＤＡ変換器の出力信号と相関関係を有する前記ＤＡ変換装置内の前記信号の大きさに基づいて切り替える、ＤＡ変換装置。
【請求項５】
請求項１から４のいずれか一項に記載のＤＡ変換装置であって、
前記レベル検出器は、
前記ＤＡ変換装置内の前記信号の大きさが基準値を超えたときに、前記制御信号をＬｏｗ電圧からＨｉｇｈ電圧に切り替え、
前記ＤＡ変換装置内の前記信号の大きさが前記基準値を超えてから第１基準時間が経過したとき又は前記信号の大きさが前記基準値以下である状態が第２基準時間継続したときのいずれか遅いときに、前記制御信号をＨｉｇｈ電圧からＬｏｗ電圧に切り替える、ＤＡ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＡ変換装置に関する。
【背景技術】
【０００２】
図１は、先行技術におけるＤＡ変換装置１０である。ＤＡ変換装置１０は、インターポレーションフィルタ１１、デルタシグマ変調器１２、ＤＥＭ（Ｄｙｎａｍｉｃ  Ｅｌｅｍｅｎｔ  Ｍａｔｃｈｉｎｇ）１３、ＤＡ変換器１４から構成される。インターポレーションフィルタ１１は、所定のサンプリング周波数でサンプリングされたデジタル信号である入力信号を、そのサンプリング周波数よりも高い周波数のデジタル信号に変換する。デルタシグマ変調器１２は、前述のインターポレーションフィルタ１１が出力したデジタル信号のノイズパワースペクトル密度分布の形状を整形させ、信号帯域となる低周波帯域のノイズパワーを低減する。ＤＥＭ１３は、デジタル信号をランダマイズ化する。デジタル信号がランダマイズ化されたことで、デジタル信号をアナログ信号へ変換する受動素子の製造ばらつきによる線形性を向上させる。ＤＡ変換器１４は、デジタル信号である入力信号をアナログ信号である出力信号に変換して出力する。詳細には、ＤＡ変換器１４は、ＤＥＭ１３が出力したデジタル信号をアナログの電圧信号に変換して出力する。
【０００３】
ＤＡ変換器１４の回路構成を図２に示す。なお、図２に示す回路はシングルエンド構成であるが、全差動構成でも可能である。ＤＡ変換器１４は、演算増幅器１５と、複数のコンデンサＣ１、Ｃ２…Ｃｉと、当該複数のコンデンサＣ１、Ｃ２…Ｃｉの接続状態を切り替えるスイッチ部と、当該スイッチ部に含まれる各トランジスタのゲート電圧を制御する制御部と、を有する。ここでスイッチ部は、図２のＳＵＰ１、ＳＵＰ２…ＳＵＰｉ、ＳＵＮ１、ＳＵＮ２…ＳＵＮｉ、ＳＹ１、ＳＹ２…ＳＹｉ、ＳＵＧ１、ＳＵＧ２…ＳＵＧｉ、ＳＢ、ＳＵのスイッチを含む。また制御部は、クロック生成回路１６及びクロックバッファ１７、１８を含む。
【０００４】
詳細には、図２のＶｒ＋は正極の参照電圧（第１参照電圧）、Ｖｒ−は負極の参照電圧（第２参照電圧）、ＡＧＮＤはアナログ基準電圧、Ｖｏｕｔは演算増幅器１５の出力電圧（すなわち、ＤＡ変換器１４の出力電圧）、Ｃ１、Ｃ２…Ｃｉは入力デジタルデータをサンプリングするコンデンサ、Ｃｆｂはノイズをフィルタリングするコンデンサ、Ｄ１、Ｄ２、…ＤｉはＤＡ変換器１４への入力デジタル信号である。図２のＳＵＰ１、ＳＵＰ２…ＳＵＰｉ、ＳＵＮ１、ＳＵＮ２…ＳＵＮｉ、ＳＹ１、ＳＹ２…ＳＹｉ、ＳＵＧ１、ＳＵＧ２…ＳＵＧｉ、ＳＢ、ＳＵのスイッチは、ＭＯＳトランジスタで構成されている。各スイッチを駆動するΦ１ｐ、Φ１ｎ、Φ２ｐ、Φ２ｎは、基準クロックＣＬＫを元にクロック生成回路１６とクロックバッファ１７、１８を介して生成される。Ｖｒ＋に接続されるスイッチＳＵＰ１、ＳＵＰ２…ＳＵＰｉはＰｃｈトランジスタ、Ｖｒ−に接続されるスイッチＳＵＮ１、ＳＵＮ２…ＳＵＮｉはＮｃｈトランジスタで構成される。ＳＹ１、ＳＹ２…ＳＹｉは、ＰｃｈトランジスタとＮｃｈトランジスタから成る相補型スイッチを想定し、Φ２ｐをＰｃｈトランジスタ、Φ２ｎをＮｃｈトランジスタへ供給する。Φ１ｐはＶｒ＋に接続されるスイッチであるＰｃｈトランジスタ、Φ１ｎはＶｒ−に接続されるスイッチであるＮｃｈトランジスタへ供給される。ＳＵ、ＳＢはそれぞれＮｃｈトランジスタで構成され、それぞれΦ１ｎ、Φ２ｎが供給される。生成されるΦ１ｐ、Φ１ｎ、Φ２ｐ、Φ２ｎは、図３に示す過渡波形である。図３に示すＶＤＤはＤＡ変換装置１０の電源電圧、ＶＳＳはＤＡ変換装置１０のグランド電圧である。図４にΦ２ｐ、Φ２ｎを生成するクロックバッファ１８を示す。クロックバッファ１８の電源電圧はＶＤＤ、グランド電圧はＶＳＳであるため、Φ２ｐ、Φ２ｎのＨｉｇｈ電圧はＶＤＤ、Ｌｏｗ電圧はＶＳＳを出力する。同様に、Φ１ｐ、Φ１ｎを生成するクロックバッファ１７の電源電圧はＶＤＤ、グランド電圧はＶＳＳであるため、Φ１ｐ、Φ１ｎのＨｉｇｈ電圧はＶＤＤ、Ｌｏｗ電圧はＶＳＳを出力する。
【０００５】
ＤＡ変換器１４の動作を以降に説明する。ＤＡ変換器１４は、入力デジタル信号に応じてＣ１、Ｃ２…Ｃｉに電荷を充電するサンプリングフェーズ（第１期間）と、サンプリングフェーズで充電されたＣ１、Ｃ２…Ｃｉの電荷をＣｆｂへ転送するトランスファーフェーズ（第２期間）がある。サンプリングフェーズとトランスファーフェーズは交互に発生する。制御部は、サンプリングフェーズには複数のコンデンサＣ１、Ｃ２…Ｃｉをそれぞれ入力デジタル信号Ｄ１、Ｄ２…Ｄｉに応じて第１参照電圧源Ｖｒ＋又は第２参照電圧源Ｖｒ−に接続するようにスイッチ部を制御する。詳細には、サンプリングフェーズでは、ＤｉがＨｉｇｈ電圧の場合は、ＣｉはＶｒ＋とＡＧＮＤに接続され、プラスの電荷が充電される。ＤｉがＬｏｗ電圧の場合は、ＣｉはＶｒ−とＡＧＮＤに接続され、マイナスの電荷が充電される。一方、制御部は、トランスファーフェーズには複数のコンデンサＣ１、Ｃ２…Ｃｉを演算増幅器１５の入力端子と出力端子との間に接続するようにスイッチ部を制御する。ここで複数のコンデンサＣ１、Ｃ２…Ｃｉは、例えば図２に示すように演算増幅器１５の入力端子と出力端子との間に並列に接続される。したがって、サンプリングフェーズにＣ１、Ｃ２…Ｃｉに蓄えられたプラス電荷、マイナス電荷がトランスファーフェーズで合算されて、Ｃｆｂに転送されてＤＡ変換器１４の出力で電圧出力される。つまり、Ｄ１、Ｄ２、…ＤｉのＨｉｇｈ電圧の数に比例して、ＤＡ変換器１４の出力電圧が大きくなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−５５１２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
先行技術の構成の問題点として、ＤＡ変換器１４の出力信号Ｖｏｕｔが大きい場合、ＤＡ変換器１４の出力で大きい歪みを発生することが挙げられる。図２のトランジスタスイッチＳＹ１、ＳＹ２…ＳＹｉがＶｏｕｔにつながっているため、ＳＹ１、ＳＹ２…ＳＹｉのトランジスタスイッチのゲート・ソース間電圧が出力信号に依存した電圧となり、その抵抗値が信号依存を持つことで、出力信号に歪みを発生させてしまう。一般的に、トランジスタの抵抗値の信号依存性を小さくするためには、Ｎｃｈトランジスタの場合はゲート電圧を高い電圧、Ｐｃｈトランジスタの場合はゲート電圧を低い電圧で駆動する必要がある。しかし、前述の高い電圧と低い電圧を生成するための回路が必要となり、その回路の消費電力増加分が装置の消費電力を増加させる。本発明は、歪み特性を改善しながら消費電力を抑えるＤＡ変換装置を提供する。
【課題を解決するための手段】
【０００８】
デジタル信号である入力信号をアナログ信号である出力信号に変換して出力するＤＡ変換器と、前記ＤＡ変換器へ制御信号を出力するレベル検出器と、を備えるＤＡ変換装置であって、
前記ＤＡ変換器は、演算増幅器と、複数のコンデンサと、前記複数のコンデンサの接続状態を切り替えるスイッチ部と、前記スイッチ部に含まれる各トランジスタのゲート電圧を制御する制御部と、を有し、
前記レベル検出器は、前記制御信号のＨｉｇｈ電圧とＬｏｗ電圧とを、前記ＤＡ変換装置内の信号の大きさに基づいて切り替え、
前記制御部は、
第１期間には前記複数のコンデンサのそれぞれを前記入力信号に応じて第１参照電圧源又は第２参照電圧源に接続する一方、第２期間には前記複数のコンデンサを前記演算増幅器の入力端子と出力端子との間に接続するように前記スイッチ部を制御し、
前記レベル検出器から前記ＤＡ変換器へ入力された前記制御信号がＨｉｇｈ電圧及びＬｏｗ電圧の一方である場合には、他方である場合と比較して、前記第２期間に前記複数のコンデンサを前記演算増幅器の出力端子に接続する各トランジスタのゲート電圧を高くし又は低くする。
【発明の効果】
【０００９】
本発明によれば、歪み特性を改善しながら消費電力を抑えるＤＡ変換装置を提供可能である。
【図面の簡単な説明】
【００１０】
【図１】先行技術のＤＡ変換装置
【図２】先行技術のＤＡ変換器
【図３】先行技術のクロック生成回路の出力電圧の過渡波形
【図４】先行技術のＤＡ変換器のクロックバッファ
【図５】本発明のＤＡ変換装置
【図６】本発明のレベル検出器
【図７】本発明のＤＡ変換装置
【図８】本実施形態１のＤＡ変換器の構成例
【図９】本実施形態１のＤＡ変換器のクロックバッファの構成例
【図１０】レベル検出器から制御信号、ＬＶＤＥＴが生成される条件の過渡波形
【図１１】本実施形態１のＬＶＤＥＴ＝”０”のときのクロックバッファの出力電圧の過渡波形
【図１２】本実施形態１のＬＶＤＥＴ＝”１”のときのクロックバッファ１の出力電圧の過渡波形
【図１３】本実施形態２のＤＡ変換器の構成例
【図１４】本実施形態２のＤＡ変換器のクロックバッファの構成例
【図１５】本実施形態２のＬＶＤＥＴ＝“０”のときのクロックバッファの出力電圧の過渡波形
【図１６】本実施形態２のＬＶＤＥＴ＝“１”のときのクロックバッファの出力電圧の過渡波形
【発明を実施するための形態】
【００１１】
＜実施形態１＞
（構成）
図５に、本実施形態１のＤＡ変換装置１００を示す。インターポレーションフィルタ１１、デルタシグマ変調器１２、ＤＥＭ１３は、先行技術と同様である。ＤＡ変換装置１００は、上述した先行技術に係るＤＡ変換装置１０と比較して、ＤＡ変換器１４０の細部が異なる点、及びレベル検出器１９が追加された点で相違する。
【００１２】
図６に追加したレベル検出器１９の構成図を示す。レベル検出器１９は、入力信号の大きさに応じた検出信号を出力するレベルコンパレータ２０と、レベルコンパレータ２０の出力信号のＬｏｗ電圧の時間をカウントする小信号検出カウンタ２１と、ＤＡ変換器の一部をパワーダウンさせる制御信号ＬＶＤＥＴのＨｉｇｈ電圧を保持する時間をカウントする大信号ホールドカウンタ２２と、上記二つのカウンタの出力信号からＬＶＤＥＴの電圧を制御する出力制御器２３と、を備えている。レベルコンパレータ２０は、入力信号を絶対値へ変換する絶対値変換器２４とその絶対値に変換された入力信号と閾値Ｖｄｅｔの大小を比較する比較器２５から構成される。
【００１３】
レベル検出器１９は、ＤＡ変換装置１００内の信号の大きさに応じて、制御信号ＬＶＤＥＴを生成し、ＤＡ変換器１４０へ入力する。詳細には、レベル検出器１９は、制御信号ＬＶＤＥＴのＨｉｇｈ電圧とＬｏｗ電圧とを、ＤＡ変換装置１００内の信号の大きさに基づいて切り替える。なお、図５ではインターポレーションフィルタ１１の出力信号の大きさを元にＬＶＤＥＴを生成しているが、ＤＡ変換器１４０の出力信号換算での信号の大きさが判断できるなら、ＤＡ変換装置１００内のいかなる信号の大きさを検出しても構わない。換言すると、レベル検出器１９は、ＤＡ変換器１４０の出力信号と相関関係を有する信号であれば、ＤＡ変換装置１００内の任意の信号の大きさに基づいてＬＶＤＥＴを生成してもよい。例として、図７のようにインターポレーションフィルタ１１の入力信号をレベル検出器１９へ入力してもよい。以下、ＬＶＤＥＴの生成に用いられるＤＡ変換装置１００内の当該信号を「対象信号」ともいう。
【００１４】
本実施形態１における、ＤＡ変換器１４０の構成例を図８に示す。図８に示す回路は、シングルエンド構成であるが、全差動構成でも可能である。図９に、ＤＡ変換器１４０に含むクロックバッファ１８０を示す。先行技術に係るクロックバッファ１８と比較して、クロックバッファ１８０には、電源供給のための電圧降下回路２６と電圧昇圧回路２７及びそれらの制御信号であるＬＶＤＥＴが追加される。
【００１５】
（動作）
レベル検出器１９が制御信号ＬＶＤＥＴを生成する動作について説明する。上述のように、レベル検出器１９は、制御信号ＬＶＤＥＴのＨｉｇｈ電圧（例えば、“１”）とＬｏｗ電圧（例えば、“０”）とを、ＤＡ変換装置１００内の対象信号の大きさに基づいて切り替える。本実施形態１では、レベル検出器１９は、ＤＡ変換装置１００内の対象信号の大きさが基準値Ｖｄｅｔを超えたときに、制御信号ＬＶＤＥＴをＬｏｗ電圧からＨｉｇｈ電圧に切り替える。また、レベル検出器１９は、ＤＡ変換装置１００内の対象信号の大きさが基準値Ｖｄｅｔを超えてから第１基準時間Ｔｈｏｌｄが経過したとき又は対象信号の大きさが基準値Ｖｄｅｔ以下である状態が第２基準時間Ｔｄｅｔ継続したときのいずれか遅いときに、制御信号ＬＶＤＥＴをＨｉｇｈ電圧からＬｏｗ電圧に切り替える。なお、他の実施形態として、制御信号ＬＶＤＥＴのＨｉｇｈ電圧とＬｏｗ電圧とを逆にした構成も可能である。
【００１６】
図１０を参照して、具体例を挙げて説明する。ＬＶＤＥＴは、対象信号がＶｄｅｔ未満で“０”、Ｖｄｅｔ以上で“１”となる。ＬＶＤＥＴが“０”の状態で、絶対値変換器２４の出力信号であるＶＩＮＡＢＳがＶｄｅｔを超えたときに、レベルコンパレータ２０の出力ＣＯＭＰが“１”となる。ＣＯＭＰが“１”になるとＤＥＴが“１”となる。ＤＥＴが“１”となると出力制御器２３は、ＬＶＤＥＴを“０”から“１”へ遷移させる。ＬＶＤＥＴが“０”から“１”へ遷移すると、大信号ホールドカウンタ２２がカウントを開始し、ＨＬＤが“１”となる。ＬＶＤＥＴが“１”の状態を保持するため、大信号ホールドカウンタ２２が、第１基準時間Ｔｈｏｌｄまでカウント後、ＨＬＤが“０”となる。このとき、ＤＥＴが“１”の状態で、ＶＩＮＡＢＳがＶｄｅｔ未満の状態、すなわちＣＯＭＰが“０”になると、小信号検出カウンタ２１がカウントを始め、ＣＯＭＰが“０”である状態が第２基準時間Ｔｄｅｔ継続すると、出力制御器２３は、ＬＶＤＥＴを“０”へ遷移させる。また、ＤＥＴが“０”の状態で、ＨＬＤが“１”から“０”に遷移したとき、出力制御器２３は、ＬＶＤＥＴを“１”から“０”へ遷移させる。Ｔｈｏｌｄ、Ｔｄｅｔを設けるのはＬＶＤＥＴ信号の頻繁な切り替わりを抑制するためである。なお、Ｖｄｅｔ、Ｔｈｏｌｄ、Ｔｄｅｔの値は装置外部から制御可能なパラメータとする。ＴｈｏｌｄはＴｄｅｔよりも長くなるように設定される。
【００１７】
制御部は、レベル検出器１９からＤＡ変換器１４０に入力された制御信号ＬＶＤＥＴがＨｉｇｈ電圧及びＬｏｗ電圧の一方（ここでは、Ｈｉｇｈ電圧である“１”）である場合には、他方（ここでは、Ｌｏｗ電圧である“０”）である場合と比較して、トランスファーフェーズに複数のコンデンサＣ１、Ｃ２…Ｃｉを演算増幅器１５の出力端子に接続する各トランジスタ（ここでは、ＳＹ１、ＳＹ２…ＳＹｉ）のゲート電圧を高くし又は低くする。詳細には、Ｎｃｈトランジスタのゲート電圧を高くし、Ｐｃｈトランジスタのゲート電圧を低くする。以下、具体例を挙げて説明する。ＬＶＤＥＴが“０”の場合、図１１に示すバッファ出力を生成する。この場合は、先行技術の図３と同等のバッファ出力である。一方、ＬＶＤＥＴが“１”の場合、図１２に示すように、ＳＹ１、ＳＹ２…ＳＹｉのスイッチへ供給されるΦ２ｐはＶＳＳよりも降圧される電圧ＶＳＳｐ、Φ２ｎはＶＤＤよりも昇圧される電圧ＶＤＤｎの矩形波が生成される。
【００１８】
つまり、Ｖｏｕｔが小さい場合、先行技術通りのバッファ出力、すなわちＤＡ変換器１４と同様の出力信号が得られる。一方、Ｖｏｕｔが大きい場合、Φ２ｐはＬｏｗ電圧がＶＳＳよりも降圧される電圧、Φ２ｎはＨｉｇｈ電圧がＶＤＤよりも昇圧される電圧のバッファ出力である。
【００１９】
上記構成により、Ｖｏｕｔが小さい場合は、図９の電圧降下回路２６と電圧昇圧回路２７はパワーダウンさせるため（すなわち、Ｖｏｕｔが小さい場合には電圧降下回路２６及び電圧昇圧回路２７が駆動しないため）、先行技術通りの消費電力である。また、信号が小さいので、ＳＹ１、ＳＹ２…ＳＹｉのゲート・ソース間電圧の信号依存性は小さいため、歪み特性への影響は小さい。
【００２０】
一方、Ｖｏｕｔが大きい場合は、電圧降下回路２６と電圧昇圧回路２７がパワーアップさせることで（すなわち、Ｖｏｕｔが大きい場合には電圧降下回路２６及び電圧昇圧回路２７が駆動することで）、ＳＹ１、ＳＹ２…ＳＹｉのゲート・ソース間電圧が大きくなるため、ＳＹ１、ＳＹ２…ＳＹｉの抵抗値の信号依存性が小さくなり、歪み特性が小さくなる。
【００２１】
＜実施形態２＞
（構成）
本実施形態２における、ＤＡ変換装置１００の構成は、本実施形態１と同様である。本実施形態２は、ＤＡ変換器１４１及びクロックバッファ１８１の構成が本実施形態１のＤＡ変換器１４０及びクロックバッファ１８０と異なっており、ＤＡ変換器１４１の構成図を図１３に、クロックバッファ１８１の構成図を図１４に、クロックバッファ１８１の入力電圧Φ２及び出力電圧の過渡波形を図１５、１６に示す。図１３は、ＶｏｕｔにつながるＳＹ１、ＳＹ２…ＳＹｉのスイッチを二つ（ＳＹａ１、ＳＹａ２…ＳＹａｉとＳＹｂ１、ＳＹｂ２…ＳＹｂｉ）に分割し、ＳＹａ１、ＳＹａ２…ＳＹａのＰｃｈトランジスタにはΦ２ｐａ、ＮｃｈトランジスタにはΦ２ｎａを供給し、ＳＹｂ１、ＳＹｂ２…ＳＹｂｉのＰｃｈトランジスタにはΦ２ｐｂ、ＮｃｈトランジスタにはΦ２ｎｂを供給する。ＳＢにはΦ２が供給される。図１３に示す回路は、シングルエンド構成であるが、全差動構成でも可能である。図１４に示すように、本実施形態２のクロックバッファ１８１は、図４の先行技術のクロックバッファ１８と図９の本実施形態１のクロックバッファ１８０を合成した構成である。
【００２２】
（動作）
ＬＶＤＥＴの生成手順は、本実施形態１と同様である。図１３、１４の構成では、ＬＶＤＥＴが”０”の場合、電圧降下回路２６と電圧昇圧回路２７がパワーダウンされ、図１５に示すように、クロックΦ２ａが“０”となるため、Φ２ｐａとΦ２ｎａは一定値となり、ＳＹａ１、ＳＹａ２…ＳＹａｉのトランジスタスイッチのスイッチングは行われない。一方、クロックΦ２ｂが、Φ２ｐｂ、Φ２ｎｂを生成するクロックバッファ１８１に供給され、ＳＹｂ１、ＳＹｂ２…ＳＹｂｉのトランジスタスイッチのスイッチングが行われる。スイッチングが行われるＳＹｂ１、ＳＹｂ２…ＳＹｂｉは先行技術と同等の構成であるので、消費電力や歪みは先行技術と同等である。
【００２３】
ＬＶＤＥＴが“１”の場合、電圧降下回路２６と電圧昇圧回路２７がパワーアップする。図１６に示すように、クロックΦ２ａが、Φ２ｐａ、Φ２ｎａを生成するクロックバッファ１８１に供給され、ＳＹａ１、ＳＹａ２…ＳＹａｉ側のスイッチングが行われる。一方、クロックΦ２ｂが“０”となるため、Φ２ｐｂとΦ２ｎｂは一定値となり、ＳＹｂ１、ＳＹｂ２…ＳＹｂｉのトランジスタスイッチのスイッチングは行われない。スイッチングが行われるＳＹａ１、ＳＹａ２…ＳＹａｉのゲート・ソース間電圧が大きくなるので、ＳＹａ１、ＳＹａ２…ＳＹａｉの抵抗値の信号依存性が小さくなり、歪み特性が小さくなる。
【符号の説明】
【００２４】
１０、１００    ＤＡ変換装置
１１    インターポレーションフィルタ
１２    デルタシグマ変調器
１３    ＤＥＭ
１４、１４０、１４１    ＤＡ変換器
１５    演算増幅器
１６    クロック生成回路
１７    クロックバッファ
１８、１８０、１８１    クロックバッファ
１９    レベル検出器
２０    レベルコンパレータ
２１    小信号検出カウンタ
２２    大信号ホールドカウンタ
２３    出力制御器
２４    絶対値変換器
２５    比較器
２６    電圧降下回路
２７    電圧昇圧回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2020174303.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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