(57)【要約】【課題】  高電圧ＭＩＳＦＥＴのゲート電極の膜厚を確実に確保する。【解決手段】  ｐチャンネル型高電圧ＭＩＳＦＥＴのダミーゲート電極のＩＬＤ−ＣＭＰを行う前に、高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴの表面にコンタクトエッチングストップ膜および酸化膜の積層膜を形成する。ＩＬＤ−ＣＭＰを行う際、高電圧ＭＩＳＦＥＴに形成する積層膜の数を低電圧ＭＩＳＦＥＴの積層膜の数よりも多い状態とする。【選択図】図１７
2020174095.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法；
（ａ）半導体基板の表面上に、ｎチャンネル型高電圧半導体素子、ｐチャンネル型高電圧半導体素子、ｎチャンネル型低電圧半導体素子およびｐチャンネル型低電圧半導体素子を構成する要素として、ゲート絶縁膜となる酸化シリコン膜と、高誘電率絶縁膜と、窒化チタン膜と、ポリシリコン膜と、ハードマスク絶縁膜となる窒化シリコン膜とをこの順で成膜する工程、
（ｂ）前記（ａ）工程の後、フォトリソグラフィーおよびドライエッチングにより、前記ポリシリコン膜を加工することによって、ｎチャンネル型高電圧半導体素子、ｐチャンネル型高電圧半導体素子、ｎチャンネル型低電圧半導体素子およびｐチャンネル型低電圧半導体素子の各ゲート電極形成用のダミーゲート電極を形成する工程、
（ｃ）前記ハードマスク絶縁膜を覆うように、第１コンタクトエッチングストップ膜と、第１酸化膜と、第２コンタクトエッチングストップ膜と、第２酸化膜とをこの順で成膜する工程、
（ｄ）前記ｎチャンネル型高電圧半導体素子および前記ｐチャンネル型高電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極上の前記第２酸化膜を残しつつ、前記ｎチャンネル型低電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極上の前記第２酸化膜を除去する工程、
（ｅ）前記ｎチャンネル型高電圧半導体素子および前記ｐチャンネル型高電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極上の前記第２酸化膜を残しつつ、前記ｎチャンネル型低電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極上の前記第２コンタクトエッチングストップ膜を除去する工程、
（ｆ）前記ｎチャンネル型高電圧半導体素子、前記ｐチャンネル型高電圧半導体素子、前記ｎチャンネル型低電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極を覆うように、前記半導体基板の表面上に層間絶縁膜となる酸化シリコン膜を成膜する工程、
（ｇ）前記層間絶縁膜に化学機械研磨を行うことによって、前記ｎチャンネル型高電圧半導体素子、前記ｐチャンネル型高電圧半導体素子、前記ｎチャンネル型低電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極を露出させる工程、
（ｈ）前記ｎチャンネル型高電圧半導体素子および前記ｎチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極の表面上にエッチングストップ膜を選択的に形成し、前記ｐチャンネル型高電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極をエッチングにより除去して第１溝部を形成する工程、
（ｉ）前記第１溝部を埋め込むようにｐ型の金属電極膜を成膜し、前記ｐ型の金属電極膜の表面に対して化学機械研磨を行う工程、
（ｊ）前記ｎチャンネル型高電圧半導体素子および前記ｎチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極をエッチングにより除去して第２溝部を形成する工程、
（ｋ）前記第２溝部を埋め込むようにｎ型の金属電極膜を成膜し、前記ｎ型の金属電極膜の表面に化学機械研磨を行う工程。
【請求項２】
以下の工程を含む半導体装置の製造方法；
（ａ）半導体基板の表面上に、ｎチャンネル型高電圧半導体素子、ｐチャンネル型高電圧半導体素子、ｎチャンネル型低電圧半導体素子およびｐチャンネル型低電圧半導体素子を構成する要素として、ゲート絶縁膜となる酸化シリコン膜と、ポリシリコン膜と、ハードマスク絶縁膜となる窒化シリコン膜とをこの順で成膜する工程、
（ｂ）前記（ａ）工程の後、フォトリソグラフィーおよびドライエッチングにより、前記ポリシリコン膜を加工することによって、ｎチャンネル型高電圧半導体素子、ｐチャンネル型高電圧半導体素子、ｎチャンネル型低電圧半導体素子およびｐチャンネル型低電圧半導体素子の各ゲート電極形成用のダミーゲート電極を形成する工程、
（ｃ）前記ハードマスク絶縁膜を覆うように、第１コンタクトエッチングストップ膜と、第１酸化膜と、第２コンタクトエッチングストップ膜と、第２酸化膜とをこの順で成膜する工程、
（ｄ）前記ｎチャンネル型高電圧半導体素子および前記ｐチャンネル型高電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極上の前記第２酸化膜を残しつつ、前記ｎチャンネル型低電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極上の前記第２酸化膜を除去する工程、
（ｅ）前記ｎチャンネル型高電圧半導体素子および前記ｐチャンネル型高電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極上の前記第２酸化膜を残しつつ、前記ｎチャンネル型低電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極上の前記第２コンタクトエッチングストップ膜を除去する工程、
（ｆ）前記ｎチャンネル型高電圧半導体素子、前記ｐチャンネル型高電圧半導体素子、前記ｎチャンネル型低電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極を覆うように、前記半導体基板の表面に層間絶縁膜となる酸化シリコン膜を成膜する工程、
（ｇ）前記層間絶縁膜に化学研磨を行うことによって、前記ｎチャンネル型高電圧半導体素子、前記ｐチャンネル型高電圧半導体素子、前記ｎチャンネル型低電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極を露出させる工程、
（ｈ）前記ｎチャンネル型高電圧半導体素子および前記ｎチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極の表面上にエッチングストップ膜を選択的に形成し、前記ｐチャンネル型高電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極をエッチングにより除去して第１溝部を形成する工程、
（ｉ）前記第１溝部の表面に、ゲート絶縁膜となる高誘電率絶縁膜およびダミーゲート電極となる第１窒化チタン膜を成膜する工程、
（ｊ）前記第１溝部を埋め込むようにｐ型の金属電極膜を成膜し、前記ｐ型の金属電極膜の表面を化学機械研磨する工程、
（ｋ）前記ｎチャンネル型高電圧半導体素子および前記ｎチャンネル型低電圧半導体素子の前記ダミーゲート電極をエッチングにより除去して第２溝部を形成する工程、
（ｌ）前記第２溝部の表面に、ゲート絶縁膜となる高誘電率絶縁膜およびダミーゲート電極となる第２窒化チタン膜を成膜する工程、
（ｍ）前記第２溝部を埋め込むようにｎ型の金属電極膜を成膜し、前記ｎ型の金属電極膜の表面を化学機械研磨する工程。
【請求項３】
前記第１コンタクトエッチングストップ膜および前記第２コンタクトエッチングストップ膜は、窒化シリコンまたは酸窒化シリコン膜である、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１酸化膜および前記第２酸化膜は、酸化シリコン膜である、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１コンタクトエッチングストップ膜および前記第２コンタクトエッチングストップ膜の膜厚は、１０ｎｍ以上２０ｎｍ以下である、請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第１酸化膜および前記第２酸化膜の膜厚は、２ｎｍ以上４ｎｍ以下である、請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第１コンタクトエッチングストップ膜および前記第２コンタクトエッチングストップ膜は、熱リン酸を用いたウェットエッチングにより除去される、請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第１酸化膜および前記第２酸化膜は、ウェットエッチングにより除去される、請求項１に記載の半導体装置の製造方法。
【請求項９】
前記高誘電率絶縁膜は、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜である、請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記ｎチャンネル型高電圧半導体素子および前記ｐチャンネル型高電圧半導体素子の前記ゲート絶縁膜となる前記酸化シリコン膜は、化学気相成長法によって成膜され、前記ｎチャンネル型低電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の前記ゲート絶縁膜となる前記酸化シリコン膜は、熱酸化法によって形成される、請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記第１コンタクトエッチングストップ膜および前記第２コンタクトエッチングストップ膜は、窒化シリコンまたは酸窒化シリコン膜である、請求項２に記載の半導体装置の製造方法。
【請求項１２】
前記第１酸化膜および前記第２酸化膜は、酸化シリコン膜である、請求項２に記載の半導体装置の製造方法。
【請求項１３】
前記第１コンタクトエッチングストップ膜および前記第２コンタクトエッチングストップ膜の膜厚は、１０ｎｍ以上２０ｎｍ以下である、請求項２に記載の半導体装置の製造方法。
【請求項１４】
前記第１酸化膜および前記第２酸化膜の膜厚は、２ｎｍ以上４ｎｍ以下である、請求項２に記載の半導体装置の製造方法。
【請求項１５】
前記第１コンタクトエッチングストップ膜および前記第２コンタクトエッチングストップ膜は、熱リン酸を用いたウェットエッチングにより除去される、請求項２に記載の半導体装置の製造方法。
【請求項１６】
前記第１酸化膜および前記第２酸化膜は、ウェットエッチングにより除去される、請求項２に記載の半導体装置の製造方法。
【請求項１７】
前記高誘電率絶縁膜は、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜である、請求項２に記載の半導体装置の製造方法。
【請求項１８】
前記ｎチャンネル型高電圧半導体素子および前記ｐチャンネル型高電圧半導体素子の前記ゲート絶縁膜となる前記酸化シリコン膜は、化学気相成長法によって成膜され、前記ｎチャンネル型低電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の前記ゲート絶縁膜となる前記酸化シリコン膜は、熱酸化法によって形成される、請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、半導体基板に形成された半導体素子（不揮発性メモリおよびＭＩＳＦＥＴ等）を備える半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体基板の表面に、メモリセル（不揮発性メモリ等）が形成されたメモリセル領域と、周辺回路（ＣＰＵ回路、制御回路、入出力回路およびアナログ回路等）が形成された周辺回路領域とを有する半導体装置が広く用いられている。不揮発性メモリとして、例えばＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｉｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いたスプリットゲート型セルからなるメモリセルが形成される場合がある。このスプリットゲート型セルからなるメモリセルは、制御ゲート電極を有する制御トランジスタと、メモリゲート電極を有するメモリトランジスタとの２つのＭＩＳＦＥＴにより形成される。メモリゲート電極は、例えば、制御ゲート電極の側面に絶縁膜を介して導電膜をサイドウォールスペーサ状に残すことにより形成される。
【０００３】
特許文献１には、半導体装置の製造方法において、メモリセル領域にメモリセル用の制御ゲート電極およびメモリゲート電極を形成した後、周辺回路領域にＭＩＳＦＥＴ用のゲート電極を形成する技術が開示されている。
【０００４】
特許文献２には、半導体装置の製造方法において、メモリセル領域にメモリセル用の制御ゲート電極およびメモリゲート電極を、周辺回路領域にＭＩＳＦＥＴ用のダミーゲート電極を形成した後、ダミーゲート電極を除去し、ダミーゲート電極が除去された領域にＭＩＳＦＥＴ用のゲート電極を形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−１５４７８９号公報
【特許文献２】特開２０１４−１５４７９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
周辺回路は、フラッシュ制御回路（例えば、センスアンプまたはデコーダ）やＣＰＵ回路で用いられる低電圧ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ，ゲート絶縁膜厚：１−２ｎｍ程度）と、入出力回路やアナログ回路で使用される高電圧ＭＩＳＦＥＴ（ゲート絶縁膜厚：１０−２０ｎｍ程度）とを含む。ＭＩＳＦＥＴは、ゲート絶縁膜として、高誘電率絶縁膜（Ｈｉｇｈ−ｋ；ＨＫ）を用い、ゲート電極に金属材料を用いたいわゆるＨＫＭＧ−ＭＩＳＦＥＴが、スケーリングの進んだ３２ｎｍノード以降のＣＭＯＳ回路に使用される。ＨＫＭＧ−ＭＩＳＦＥＴは、周辺回路のトランジスタ性能を向上させ、高速、低消費電力の要求に応えることができる有用な構成である。
【０００７】
ところで、従来のＨＫＭＧ−ＭＩＳＦＥＴでは、製造の都合上、高電圧ＭＩＳＦＥＴのメタルゲートの膜厚が薄くなる傾向にあった。ＭＩＳＦＥＴ特性の安定性と信頼性を高いレベルで確保するためには、高電圧ＭＩＳＦＥＴのメタルゲートの膜厚を確実に確保することが重要である。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本開示の半導体装置の製造方法の一実施形態によれば、ｐチャンネル型高電圧ＭＩＳＦＥＴのダミーゲート電極のＩＬＤ−ＣＭＰを行う前に、高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴの表面にコンタクトエッチングストップ膜および酸化膜の積層膜を形成する。ＩＬＤ−ＣＭＰを行う際、高電圧ＭＩＳＦＥＴに形成する積層膜の数を低電圧ＭＩＳＦＥＴの積層膜の数よりも多い状態とする。
【００１０】
また、本開示の半導体装置の一実施形態によれば、半導体基板の主面に形成されたメモリセル領域および周辺回路領域を有する。メモリセル領域の不揮発性メモリ素子は、第１サイドウォールスペーサ、第２サイドウォールスペーサおよび第１サイドウォールスペーサおよび第２サイドウォールスペーサに沿って形成された第１コンタクトエッチングストップ膜を有する。周辺回路領域に形成された高電圧半導体素子は、第３サイドウォールスペーサ、第４サイドウォールスペーサおよび第３サイドウォールスペーサおよび第４サイドウォールスペーサに沿って形成された第２コンタクトエッチングストップ膜と第３コンタクトエッチングストップ膜を有する。周辺回路領域に形成された低電圧半導体素子は、第５サイドウォールスペーサ、第６サイドウォールスペーサおよび第５サイドウォールスペーサおよび第６サイドウォールスペーサに沿って形成された第４コンタクトエッチングストップ膜を有する。第１サイドウォールスペーサおよび第２サイドウォールスペーサは、半導体基板の主面に接して半導体基板の表面に形成される。第３サイドウォールスペーサおよび第４サイドウォールスペーサは、ゲート絶縁膜を介して半導体基板の表面に形成される。低電圧半導体素子の第５サイドウォールスペーサおよび第６サイドウォールスペーサは、半導体基板の主面に接して半導体基板の表面に形成されている。
【発明の効果】
【００１１】
上述した一実施の形態によれば、高電圧ＭＩＳＦＥＴのメタルゲートの膜厚を確実に確保し、半導体装置の性能と信頼性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】従来の半導体装置の製造工程中の断面図である。
【図２】図１に続く半導体装置の製造工程中の断面図である。
【図３】図２に続く半導体装置の製造工程中の断面図である。
【図４】図３に続く半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】実施例１の半導体装置のレイアウト構成を示す概略図である。
【図１２】実施例１の半導体装置の要部断面図である。
【図１３】実施例１の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図１４】実施例１の半導体装置の製造工程中の要部断面図である。
【図１５】。図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】図２１に続く半導体装置の製造工程中の断面図である。
【図２３】図２２に続く半導体装置の製造工程中の断面図である。
【図２４】実施例２の半導体装置の製造工程中の断面図である。
【図２５】図２４に続く半導体装置の製造工程中の断面図である。
【図２６】図２５に続く半導体装置の製造工程中の断面図である。
【図２７】図２６に続く半導体装置の製造工程中の断面図である。
【図２８】図２７に続く半導体装置の製造工程中の断面図である。
【図２９】実施例３の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図３０】実施例３の半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の断面図である。
【図３２】図３１に続く半導体装置の製造工程中の断面図である。
【図３３】図３２に続く半導体装置の製造工程中の断面図である。
【図３４】図３３に続く半導体装置の製造工程中の断面図である。
【図３５】図３４に続く半導体装置の製造工程中の断面図である。
【図３６】図３５に続く半導体装置の製造工程中の断面図である。
【図３７】図３６に続く半導体装置の製造工程中の断面図である。
【図３８】図３７に続く半導体装置の製造工程中の断面図である。
【図３９】図３８に続く半導体装置の製造工程中の断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。
【００１８】
＜従来の半導体装置および半導体装置の製造方法＞
実施例の説明に先立ち、まず始めに、従来の半導体装置および半導体装置の製造方法について説明する。図１〜図１０にＨＫＭＧ−高電圧ＭＩＳＦＥＴとＨＫＭＧ−低電圧ＭＩＳＦＥＴの製造プロセスの一部を示す。図１は従来の半導体装置の製造工程中の断面図である。図１に示す構成では、半導体基板ＳＢの表面に、半導体素子として、ｎチャンネル型高電圧ＭＩＳＦＥＴ、ｐチャンネル型高電圧ＭＩＳＦＥＴ）、ｎチャンネル型低電圧ＭＩＳＦＥＴおよびｐチャンネル型低電圧ＭＩＳＦＥＴが形成されている。高電圧ＭＩＳＦＥＴは、半導体基板ＳＢの表面に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）またはＣＶＤと熱酸化で成膜された酸化膜ＯＸ１、ゲート絶縁膜となる高誘電率絶縁膜（Ｈｉｇｈ−ｋ；ＨＫ膜）ＨＫ、ダミーゲート電極ＤＧおよびハードマスク絶縁膜ＨＭがこの順で成膜されている。ダミーゲート電極は、ポリシリコン膜ＰＳからなる。ダミーゲート電極ＤＧは後述する工程で一部が除去されるものであり、そのままではＭＩＳＦＥＴのゲート電極として機能するものではなく、ゲート電極を形成するための擬似的なゲート電極であるため、「ダミー電極」と称されるものである。さらに、ダミーゲート電極ＤＧの側面に側壁絶縁膜（サイドウォールスペーサＳＷ）が形成されている。
【００１９】
酸化膜ＯＸ１の下部の端部には、低濃度不純物ドレイン（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ  Ｄｒａｉｎ）ＬＤＤを介してソース・ドレイン電極ＳＤと、ソース・ドレイン電極ＳＤの表面に形成されたシリサイド層ＳＬが設けられている。
【００２０】
ｎチャンネル型低電圧ＭＩＳＦＥＴおよびｐチャンネル型低電圧ＭＩＳＦＥＴは、半導体基板ＳＢの表面に、熱酸化膜ＯＸ２、高誘電率絶縁膜ＨＫ、ダミーゲート電極ＤＧおよびハードマスク絶縁膜ＨＭがこの順で成膜されている。ダミーゲート電極ＤＧは、ポリシリコン膜ＰＳからなる。さらに、ダミーゲート電極ＤＧの側面に側壁絶縁膜（サイドウォールスペーサＳＷ）が形成されている。
【００２１】
熱酸化膜ＯＸ２の下部の端部には、ＬＤＤを介してソース・ドレイン電極ＳＤと、ソース・ドレイン電極ＳＤの表面に形成されたシリサイド層ＳＬが設けられている。
【００２２】
図２は図１に続く半導体装置の製造工程中の断面図である。図１のｎチャンネル型高電圧ＭＩＳＦＥＴ、ｐチャンネル型高電圧ＭＩＳＦＥＴ、ｎチャンネル型低電圧ＭＩＳＦＥＴおよびｐチャンネル型低電圧ＭＩＳＦＥＴの各表面に、コンタクトエッチングストップ膜ＣＥＳを設けている。
【００２３】
図３は図２に続く半導体装置の製造工程中の断面図である。図２において、ｎチャンネル型高電圧ＭＩＳＦＥＴ、ｐチャンネル型高電圧ＭＩＳＦＥＴ、ｎチャンネル型低電圧ＭＩＳＦＥＴおよびｐチャンネル型低電圧ＭＩＳＦＥＴの表面にコンタクトエッチングストップ膜ＣＥＳを形成する。その後、第１層間絶縁膜ＩＬ１を設け、化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）によってポリシリコン膜ＰＳの上面を露出させる頭出しを行う（ＩＬＤ（Ｉｎｔｅｒ−Ｌａｙｅｒ  Ｄｉｅｌｅｃｔｒｉｃ）−ＣＭＰ，第１のＣＭＰ工程）。
【００２４】
図４は図３に続く半導体装置の製造工程中の断面図である。図４に示すように、図３のｎチャンネル型高電圧ＭＩＳＦＥＴおよびｎチャンネル型低電圧ＭＩＳＦＥＴのポリシリコン膜ＰＳ、サイドウォールＳＷ、コンタクトエッチングストップ膜ＣＥＳおよび第１層間絶縁膜ＩＬ１の表面を覆うように、選択的にエッチングストップ膜ＥＳを設ける。
【００２５】
図５は図４に続く半導体装置の製造工程中の断面図である。図５に示すように、図４においてエッチングストップ膜ＥＳを設けなかったｐチャンネル型高電圧ＭＩＳＦＥＴおよびｐチャンネル型低電圧ＭＩＳＦＥＴのポリシリコンＰＳをエッチングによって除去する。
【００２６】
図６は図５に続く半導体装置の製造工程中の断面図である。図６に示すように、図５においてｐチャンネル型高電圧ＭＩＳＦＥＴおよびｐチャンネル型低電圧ＭＩＳＦＥＴのポリシリコン膜ＰＳを除去した部分（第１溝部）に、この溝部を埋め込むようにｐチャンネル型の金属電極ＰＭを形成する。その後、ｎチャンネル型高電圧ＭＩＳＦＥＴ、ｐチャンネル型高電圧ＭＩＳＦＥＴ、ｎチャンネル型低電圧ＭＩＳＦＥＴおよびｐチャンネル型低電圧ＭＩＳＦＥＴをＣＭＰによって研磨する。以上の工程によって、ｐチャンネル型高電圧ＭＩＳＦＥＴおよびｐチャンネル型低電圧ＭＩＳＦＥＴのポリシリコン膜ＰＳは、ｐチャンネル型の金属電極に置換される（メタルＣＭＰ，第２のＣＭＰ工程）。
【００２７】
図７は図６に続く半導体装置の製造工程中の断面図である。図７に示すように、図６のｎチャンネル型高電圧ＭＩＳＦＥＴおよびｎチャンネル型低電圧ＭＩＳＦＥＴのポリシリコン膜ＰＳをエッチングによって除去する。このときのポリシリコン膜ＰＳのエッチングによっては、ｐチャンネル型高電圧ＭＩＳＦＥＴおよびｐチャンネル型低電圧ＭＩＳＦＥＴのｐチャンネル型の金属電極ＰＭは除去されない。
【００２８】
図８は図７に続く半導体装置の製造工程中の断面図である。図８に示すように、図７においてｎチャンネル型高電圧ＭＩＳＦＥＴおよびｎチャンネル型低電圧ＭＩＳＦＥＴのポリシリコン膜ＰＳを除去した部分（第２溝部）に、この溝部を埋め込むようにｎチャンネル型の金属電極ＮＭを形成する。その後、ｎチャンネル型高電圧ＭＩＳＦＥＴ、ｐチャンネル型高電圧ＭＩＳＦＥＴ、ｎチャンネル型低電圧ＭＩＳＦＥＴおよびｐチャンネル型低電圧ＭＩＳＦＥＴをＣＭＰによって研磨する。以上の工程によって、ｎチャンネル型高電圧ＭＩＳＦＥＴおよびｎチャンネル型低電圧ＭＩＳＦＥＴのポリシリコン膜ＰＳはｎチャンネル型の金属電極に置換される（メタルＣＭＰ，第３のＣＭＰ工程）。
【００２９】
図９は図８に続く半導体装置の製造工程中の断面図である。図９に示すように、ｎチャンネル型高電圧ＭＩＳＦＥＴ、ｐチャンネル型高電圧ＭＩＳＦＥＴ、ｎチャンネル型低電圧ＭＩＳＦＥＴおよびｐチャンネル型低電圧ＭＩＳＦＥＴのそれぞれの表面上に、第２層間絶縁膜ＩＬ２を形成する。
【００３０】
図１０は図９に続く半導体装置の製造工程中の断面図である。図１０に示すように、第２層間絶縁膜ＩＬ２、コンタクトエッチングストップ膜ＣＥＳを貫通し、シリサイド層ＳＬに接触するようにＷ（タングステン）からなるプラグＣＰを形成する。図示されていないが、プラグＣＰはそれぞれのＭＩＳＦＥＴの金属電極上にも接続される。
【００３１】
上述した図１〜図１０に示す通り、ＨＫＭＧ−ＭＩＳＦＥＴ製造プロセスには、２種類のＣＭＰプロセスがある。すなわち、ダミーゲート電極ＤＧを構成するポリシリコン膜ＰＳの上面の露出を目的としたＩＬＤ−ＣＭＰ（図３）と、ダミーゲート電極ＤＧを構成するポリシリコン膜ＰＳを金属電極に置換する際のメタルＣＭＰ（図６および図８）である。
【００３２】
メタルＣＭＰは、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで別々に実施されるので、先にｐチャネル型ＭＩＳＦＥＴゲートをメタルに置換した場合は、ｎチャネル型ＭＩＳＦＥＴゲートをメタルに置換する際に、ｐチャネル型ＭＩＳＦＥＴゲートは２回研磨される。このため、ｐチャネル型ＭＩＳＦＥＴはｎチャネル型ＭＩＳＦＥＴよりもゲート高さが低くなる図９に示すように、ｐチャンネル型高電圧ＭＩＳＦＥＴは、ｎチャンネル型高電圧ＭＩＳＦＥＴよりもｈ１だけ低く、ｐチャンネル型低電圧ＭＩＳＦＥＴは、ｎチャンネル型低電圧ＭＩＳＦＥＴよりもｈ２だけ低くなっている。
【００３３】
電源電圧５Ｖ以上の高電圧ＭＩＳＦＥＴは、ゲート絶縁膜がＣＶＤ酸化膜上、または熱酸化膜とＣＶＤ酸化膜の積層膜上にＨＫ膜が堆積され、トータルで１０−２０ｎｍ程度の膜厚となり、低電圧ＭＩＳＦＥＴのゲート絶縁膜に比べて厚くなる。先に述べたように、先端デバイスの低電圧ＭＩＳＦＥＴはＨＫＭＧ構造を有しており、仕上がりのゲート高さ（ゲート絶縁膜とゲート電極の膜厚）は４０−７０ｎｍ程度である。ＨＫＭＧ−ＭＩＳＦＥＴ製造時のＣＭＰプロセスによって理想的に平坦化されて、高電圧ＭＩＳＦＥＴと低電圧ＭＩＳＦＥＴのゲート高さが等しくなった場合に、高電圧ＭＩＳＦＥＴはゲート絶縁膜が厚いので、正味のメタルゲートの膜厚が薄くなる。
【００３４】
一例として、最終のゲート高さが４０ｎｍのｐチャネル型ＭＩＳＦＥＴで、ゲート絶縁膜が１５ｎｍの場合に、メタルゲートの膜厚は２５ｎｍとなる。メタルゲートはＷＦ（Ｗｏｒｋ  Ｆｕｎｃｔｉｏｎ）を決める金属膜とその上の埋め込みアルミから構成される。金属膜が１５ｎｍ程度だとして、ウェハ面内のバラツキを考慮すると、ウェハ面内で薄い領域ではアルミ膜厚が５ｎｍ以下になる場合もあり得る。埋め込みアルミ膜厚はＭＩＳＦＥＴのしきい値に影響し、ある程度埋め込みアルミ膜厚が薄くなってくると、ＭＩＳＦＥＴ特性のバラツキが大きくなる問題がある。また、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）上ではゲート電極コンタクトが形成されるが、埋め込みアルミ膜厚が薄くなると、Ｗ（Ｔｕｎｇｓｔｅｎ）プラグが埋め込みアルミ上で止まらず、その直下の金属膜まで達したり、場合によっては、メタルゲート電極を突き抜けてしまうリスクが高まる。
【００３５】
以上のことから、高電圧ＭＩＳＦＥＴのメタルゲートの膜厚を確実に確保し、ＭＩＳＦＥＴ特性の安定性と信頼性を高いレベルで確保することが求められている。以下に、高電圧ＭＩＳＦＥＴのメタルゲートの膜厚を十分に確保することが可能な実施形態について説明する。
【実施例１】
【００３６】
（１）半導体装置のレイアウト構成例
初めに、実施例１の半導体装置のレイアウト構成例について説明する。図１１は実施例１の半導体装置のレイアウト構成を示す概略図である。図１１に示すように、実施例１の半導体装置は、メモリセル領域、高電圧ＭＩＳＦＥＴ領域および低電圧ＭＩＳＦＥＴ領域を備えている。
【００３７】
後述する図１２を用いて説明するように、メモリセル領域には不揮発性メモリとしてのメモリセルが形成されている。不揮発性メモリとしてのメモリセルは、書き込み動作および消去動作とも電気的に書き換え可能な半導体素子（不揮発性メモリ）の一種であり、電気的に消去可能なプログラマブル読み出し専用メモリとも呼ばれる。
【００３８】
実施例１では、不揮発性メモリとしてのメモリセルは、ＭＯＮＯＳ型トランジスタから構成される。ＭＯＮＯＳ型トランジスタの書き込み動作には、例えばソースサイド注入（Ｓｏｕｒｃｅ  Ｓｉｄｅ  Ｉｎｊｅｃｔｉｏｎ：ＳＳＩ）、消去動作には、例えばバンド間トンネル（Ｂａｎｄ−Ｔｏ−Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ：ＢＴＢＴ）現象が利用される。
【００３９】
高電圧ＭＩＳＦＥＴ領域には、高電圧の半導体素子（高電圧ＭＩＳＦＥＴ）、言い換えれば高耐圧のＭＩＳＦＥＴが形成され、低電圧ＭＩＳＦＥＴ領域には、低電圧の半導体素子（定電圧ＭＩＳＦＥＴ）、言い換えれば低耐圧のＭＩＳＦＥＴが形成されている。
【００４０】
高電圧ＭＩＳＦＥＴ領域および低電圧ＭＩＳＦＥＴ領域は、周辺回路が形成される周辺回路領域である。ここで、周辺回路とは、メモリセル以外の回路であり、例えばＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等のプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダおよび入出力回路等である。
【００４１】
図１１ではメモリセル領域と高電圧ＭＩＳＦＥＴ領域とが互いに隣り合っているが、互いに隣り合っていなくてもよい。また、メモリセル領域と低電圧ＭＩＳＦＥＴ領域とは、直接隣り合うことはないが、対向する場合がある。高電圧ＭＩＳＦＥＴ領域と低電圧ＭＩＳＦＥＴ領域とは、互いに隣り合っていてもよく、互いに隣り合っていなくてもよい。
【００４２】
（２）半導体装置の構造
次に、実施例１の半導体装置の構造について説明する。図１２は、実施例１の半導体装置の要部断面図である。ここでは、メモリセル、高電圧ＭＩＳＦＥＴ、低電圧ＭＩＳＦＥＴがｎチャネル型の場合について図示している。周辺回路に関しては、導電型を逆にしてｐチャネル型の領域も存在する。
【００４３】
半導体装置は、半導体基板ＳＢを有する。半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウェハである。
【００４４】
半導体基板ＳＢは、半導体基板の主面の一部の領域として、メモリセル領域１Ａと、周辺回路領域として高電圧ＭＩＳＦＥＴ領域１Ｂおよび低電圧ＭＩＳＦＥＴ領域１Ｃを有する。
【００４５】
初めに、メモリセル領域１Ａに形成されたメモリセルの構成を具体的に説明する。メモリセル領域において、半導体装置は、活性領域を有する。活性領域は、素子分離領域としてのＳＴＩ酸化膜に囲まれている。活性領域には、ｐ型ウェルが形成されている。ｐ型ウェルは、ｐ型の導電型を有する。
【００４６】
メモリセル領域のｐ型ウェルには、メモリトランジスタおよび制御トランジスタからなるメモリセルが形成されている。メモリセル領域には、実際には複数のメモリセルがアレイ状に形成されており、図１２には、そのうちの１つのメモリセルの断面が示されている。メモリセルは、半導体装置に備えられた不揮発性メモリに含まれている。
【００４７】
メモリセルは、スプリットゲート型のメモリセルである。すなわち、図１２に示すように、メモリセルは、制御ゲート電極ＣＧを有する制御トランジスタと、制御トランジスタに接続され、メモリゲート電極ＭＧを有するメモリトランジスタとを有する。
【００４８】
メモリセルは、ｎ型の半導体領域ＭＳ（ソース側）と、ｎ型の半導体領域ＭＤ（ドレイン側）と、制御ゲート電極（第１ゲート電極）ＣＧと、メモリゲート電極（第２ゲート電極）ＭＧとを有する。ｎ型の半導体領域ＭＳとｎ型の半導体領域ＭＤとは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。また、メモリセルは、制御ゲート電極ＣＧと半導体基板のｐ型ウェルとの間に形成されたＣＧゲート絶縁膜ＣＧＩ（第１ゲート絶縁膜）と、メモリゲート電極ＭＧと半導体基板のｐ型ウェルとの間およびメモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に形成されたトラップ絶縁膜ＴＩと、を有する。すなわち、ＣＧゲート絶縁膜ＣＧＩと、制御ゲート電極ＣＧと、トラップ絶縁膜ＴＩと、メモリゲート電極ＭＧとにより、不揮発性メモリとしてのメモリセルが形成されている。
【００４９】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの互いに対向する側面、すなわち側壁の間にトラップ絶縁膜ＴＩを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図４の紙面に垂直な方向である。
【００５０】
制御ゲート電極ＣＧは、半導体領域ＭＤと半導体領域ＭＳとの間に位置する部分のｐ型ウェル上に、すなわち半導体基板ＳＢの主面上に、ＣＧゲート絶縁膜ＣＧＩを介して形成されている。また、メモリゲート電極ＭＧは、半導体領域ＭＤと半導体領域ＭＳとの間に位置する部分のｐ型ウェル上に、すなわち半導体基板の主面上に、トラップ絶縁膜ＴＩを介して形成されている。また、半導体領域ＭＳ側にメモリゲート電極ＭＧが配置され、半導体領域ＭＤ側に制御ゲート電極ＣＧが配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、メモリセル、すなわち不揮発性メモリを形成するゲート電極である。
【００５１】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間にトラップ絶縁膜ＴＩを介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面上、すなわち側壁上に、トラップ絶縁膜ＴＩを介してサイドウォールスペーサ状に形成されている。また、トラップ絶縁膜ＴＩは、メモリゲート電極ＭＧと半導体基板のｐ型ウェルとの間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域の、両領域にわたって延在している。
【００５２】
制御ゲート電極ＣＧとｐ型ウェルとの間に形成されたＣＧゲート絶縁膜ＣＧＩは、制御トランジスタのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧとｐ型ウェルの間に形成されたトラップ絶縁膜ＴＩは、メモリトランジスタのゲート絶縁膜として機能する。
【００５３】
ＣＧゲート絶縁膜ＣＧＩは、半導体基板ＳＢ上に形成された絶縁膜を含む。絶縁膜は、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜または窒化シリコン膜よりも高い比誘電率を有する高誘電率絶縁膜、すなわち、いわゆるＨｉｇｈ−ｋ（ＨＫ）膜からなる。なお、本明細書では、ＨＫ膜または高誘電率絶縁膜とは、窒化シリコンの比誘電率（７〜８程度）よりも高い比誘電率（例えば、９以上）を有する膜を意味する。
【００５４】
高誘電率絶縁膜の材料として、例えば、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）または酸化ランタン（Ｌａ２Ｏ３）等の金属酸化物を用いることができる。一方、本明細書では、窒化シリコンの比誘電率以下の比誘電率（例えば、７以下）の比誘電率を有する膜を、低誘電率膜と称する場合がある。
【００５５】
トラップ絶縁膜ＴＩは、酸化シリコン膜ＳＯと、酸化シリコン膜上の電荷蓄積部としての窒化シリコン膜ＳＮと、窒化シリコン膜ＳＮ上の酸化シリコン膜ＳＯとを含む積層膜（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ；ＯＮＯ膜）からなる。なお、メモリゲート電極ＭＧとｐ型ウェルとの間のトラップ絶縁膜ＴＩは、前述したように、メモリトランジスタのゲート絶縁膜として機能する。一方、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のトラップ絶縁膜ＴＩは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁する、すなわち電気的に分離するための絶縁膜として機能する。
【００５６】
トラップ絶縁膜ＴＩのうち、窒化シリコン膜ＳＮは、電荷を蓄積するための絶縁膜であり、電荷蓄積部として機能する。すなわち、窒化シリコン膜ＳＮは、トラップ絶縁膜ＴＩ中に形成された、トラップ準位を有するトラップ性絶縁膜である。このため、トラップ絶縁膜ＴＩは、その内部に電荷蓄積部を有する絶縁膜とみなすことができる。
【００５７】
なお、トラップ準位を有するトラップ性絶縁膜として、窒化シリコンに代え、例えば酸化アルミニウム（アルミナ）、酸化ハフニウムまたは酸化タンタルなど、窒化シリコンよりも高い誘電率を有する高誘電率絶縁膜を用いることもできる。
【００５８】
窒化シリコン膜ＳＮの上下に位置する酸化シリコン膜ＳＯは、電荷を閉じ込める電荷ブロック層として機能することができる。窒化シリコン膜ＳＮを酸化シリコン膜ＳＯで挟んだ構造とすることで、窒化シリコン膜ＳＮへの電荷の蓄積が可能となる。
【００５９】
制御ゲート電極ＣＧは、ＣＧゲート絶縁膜ＣＧＩ上に形成された導電膜を含む。導電膜として、シリコンを含む導電膜を用いることができ、例えばｎ型の不純物が導入された多結晶シリコン膜を含むｎ型ポリシリコン膜などを用いることができる。
【００６０】
メモリゲート電極ＭＧは、シリコンを含む導電膜を用いることができ、例えばｎ型の不純物が導入された多結晶シリコンを含むｎ型ポリシリコン膜などを用いることができる。メモリゲート電極ＭＧは、半導体基板上に制御ゲート電極ＣＧを覆うように形成された導電膜を異方性エッチング、すなわちエッチバックし、制御ゲート電極ＣＧの側壁上にトラップ絶縁膜ＴＩを介してシリコンを含む導電膜を残すことにより形成されている。このため、メモリゲート電極ＭＧは、そのメモリゲート電極ＭＧと隣接する制御ゲート電極ＣＧの側壁上に、トラップ絶縁膜ＴＩを介してサイドウォールスペーサ状に形成されている。
【００６１】
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳは、例えばソース領域として機能する半導体領域であり、半導体領域ＭＤは、例えばドレイン領域として機能する半導体領域である。半導体領域ＭＳおよび半導体領域ＭＤの各々は、ｎ型の不純物が導入された半導体領域からなり、それぞれＬＤＤ構造を備えている。
【００６２】
ソース用の半導体領域ＭＳは、ｎ−型半導体領域と、ｎ−型半導体領域よりも高い不純物濃度を有するｎ＋型半導体領域とを有する。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域と、ｎ−型半導体領域よりも高い不純物濃度を有するｎ＋型半導体領域と、を有する。ｎ＋型半導体領域は、ｎ−型半導体領域よりも接合深さが深く、かつ、不純物濃度が高い。なお、図示は省略するが、短チャネル効果を抑制するため、ｎ−型半導体領域を取り囲むように、ｐ型のポケット領域あるいはハロー領域を形成しても良い。
【００６３】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの互いに隣接していない側の側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサ（第１サイドウォールスペーサおよび第２サイドウォールスペーサ）ＳＷが形成されている。つまり、トラップ絶縁膜ＴＩを介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁上と、トラップ絶縁膜ＴＩを介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁上とに、サイドウォールスペーサＳＷが形成されている。メモリセルのサイドウォールスペーサＳＷは、半導体基板ＳＢの主面に接して半導体基板ＳＢの表面に形成されている。
【００６４】
なお、メモリゲート電極ＭＧとサイドウォールスペーサＳＷとの間、制御ゲート電極ＣＧとサイドウォールスペーサＳＷとの間には、図示しない側壁絶縁膜が介在していてもよい。
【００６５】
ソース側のｎ−型半導体領域は、メモリゲート電極ＭＧの側面に対して自己整合的に形成され、ソース側のｎ＋型半導体領域は、サイドウォールスペーサの側面に対して自己整合的に形成されている。このため、低濃度のソース側のｎ−型半導体領域は、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のソース側のｎ＋型半導体領域は、低濃度のソース側のｎ−型半導体領域の外側に形成されている。したがって、低濃度のソース側のｎ−型半導体領域は、メモリトランジスタのチャネル領域としてのｐ型ウェルに隣接するように形成されている。また、高濃度のソース側のｎ＋型半導体領域は、低濃度のソース側のｎ−型半導体領域に接し、メモリトランジスタのチャネル領域としてのｐ型ウェルからソース側のｎ−型半導体領域の分だけ離間するように形成されている。
【００６６】
ドレイン側のｎ−型半導体領域は、制御ゲート電極ＣＧの側面に対して自己整合的に形成され、ドレイン側のｎ＋型半導体領域は、サイドウォールスペーサＳＷの側面に対して自己整合的に形成されている。このため、低濃度のドレイン側のｎ−型半導体領域は、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のドレイン側のｎ＋型半導体領域は、低濃度のドレイン側のｎ−型半導体領域の外側に形成されている。したがって、低濃度のドレイン側のｎ−型半導体領域は、制御トランジスタのチャネル領域としてのｐ型ウェルに隣接するように形成されている。また、高濃度のドレイン側のｎ＋型半導体領域は、低濃度のドレイン側のｎ−型半導体領域に接し、制御トランジスタのチャネル領域としてのｐ型ウェルからドレイン側のｎ−型半導体領域の分だけ離間するように形成されている。
【００６７】
低濃度のｎ−型半導体領域形成後に、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの互いに隣接していない側のＳＴＩ酸化膜上に埋め込み窒化シリコン膜（図示せず）が形成されている。ＳＴＩ酸化膜上では、この埋め込み窒化シリコン膜上に上述したサイドウォールスペーサＳＷが形成されている。
【００６８】
メモリゲート電極ＭＧの下部にあるトラップ絶縁膜ＴＩの下部には、メモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧの下部にあるＣＧゲート絶縁膜ＣＧＩの下部には、制御トランジスタのチャネル領域が形成されている。
【００６９】
ｎ＋型半導体領域上の上面には、サリサイド（Ｓａｌｉｃｉｄｅ：Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ）技術などにより、金属シリサイド層（第１金属シリサイド層ＳＬ１）が形成されている。金属シリサイド層ＳＬ１は、例えばコバルトシリサイド層、ニッケルシリサイド層またはプラチナ添加ニッケルシリサイド層等からなる。金属シリサイド層により、ｎ＋型半導体領域のコンタクト抵抗を低抵抗化することができる。
【００７０】
制御ゲート電極ＣＧの上面またはメモリゲート電極ＭＧの上面には、サリサイド技術などにより、金属シリサイド層（第２金属サリサイド層ＳＬ２）が形成されている。金属シリサイド層ＳＬ２は、金属シリサイド層ＳＬ１と同様に、例えばコバルトシリサイド層、ニッケルシリサイド層またはプラチナ添加ニッケルシリサイド層等からなる。金属シリサイド層ＳＬ２により、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧのコンタクト抵抗を低抵抗化することができる。
【００７１】
なお、図示は省略するが、メモリセルは、ポケット領域またはハロー領域を有してもよい。ポケット領域またはハロー領域の導電型は、ｎ−型半導体領域とは逆の導電型で、かつｐ型ウェルとは同じ導電型である。ポケット領域またはハロー領域は、短チャネル特性（パンチスルー）抑制のために形成される。ポケット領域またはハロー領域は、ｎ−型半導体領域を包み込むように形成され、ポケット領域またはハロー領域におけるｐ型の不純物濃度は、ｐ型ウェルにおけるｐ型の不純物濃度よりも高い。
【００７２】
次に、周辺回路領域に形成された高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴの構成を具体的に説明する。周辺回路領域において、半導体装置は活性領域を有する。活性領域は、素子分離領域としてのＳＴＩ酸化膜に囲まれている。活性領域には、ｐ型ウェルが形成されている。すなわち、活性領域は、ｐ型ウェルが形成された領域である。ｐ型ウェルは、ｐ型の導電型を有する。
【００７３】
図１２に示すように、周辺回路領域のｐ型ウェルには、高耐圧のＭＩＳＦＥＴと低耐圧のＭＩＳＦＥＴが形成されている。実際には複数のＭＩＳＦＥＴが形成されており、図１２には、そのうちの１つのＭＩＳＦＥＴのゲート幅方向に垂直な断面が示されている。
【００７４】
図１２に示すように、高電圧および低電圧のＭＩＳＦＥＴは、ｎ−型半導体領域およびｎ＋型半導体領域からなる半導体領域と、半導体基板（ｐ型ウェル）ＳＢの表面に形成されたゲート絶縁膜（高電圧ＭＩＳＦＥＴに形成された第２ゲート絶縁膜および低電圧ＭＩＳＦＥＴに形成された第３ゲート絶縁膜）ＧＩと、ゲート絶縁膜ＧＩ上に形成されたゲート電極（高電圧ＭＩＳＦＥＴに形成された第３ゲート電極および低電圧ＭＩＳＦＥＴに形成された第４ゲート電極）ＧＥ１，ＧＥ２とを有する。すなわち、ゲート絶縁膜ＧＩと、ゲート電極ＧＥ１，ＧＥ２とにより、高電圧および低電圧のＭＩＳＦＥＴが形成されている。ｎ−型半導体領域およびｎ＋型半導体領域は、半導体基板ＳＢのｐ型ウェルの上層部に形成されている。ｎ−型半導体領域およびｎ＋型半導体領域は、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。
【００７５】
ゲート絶縁膜ＧＩは、ＭＩＳＦＥＴのゲート絶縁膜として機能する。ゲート絶縁膜ＧＩは、半導体基板ＳＢ上、すなわちｐ型ウェル上に形成された下層の絶縁膜ＯＸ１と、その絶縁膜上に形成された上層の高誘電率絶縁膜ＨＫと、を含む。高電圧ＭＩＳＦＥＴの下層の絶縁膜ＯＸ１は、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）やＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）等どのＣＶＤ酸化膜、あるいは、熱酸化膜とその直上に堆積されたＣＶＤ酸化膜の積層膜であっても良い。低電圧ＭＩＳＦＥＴの下層の絶縁膜ＯＸ２は、熱酸化膜より成る。熱酸化膜およびＣＶＤ酸化膜は、酸化シリコン、窒化シリコンまたは酸窒化シリコンを含む。すなわち、下層の絶縁膜の比誘電率は、窒化シリコンの比誘電率以下である。
【００７６】
一方、ゲート絶縁膜ＧＩに含まれる上層の絶縁膜は、窒化シリコンよりも高い比誘電率を有する高誘電率材料、すなわちいわゆるＨｉｇｈ−ｋ材料を含む高誘電率絶縁膜ＨＫからなる。すなわち、上層の高誘電率絶縁膜ＨＫの比誘電率は、窒化シリコンの比誘電率よりも高い。Ｈｉｇｈ−ｋ材料として、例えば、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化タンタルまたは酸化ランタン等の金属酸化物を用いることができる。
【００７７】
ゲート電極ＧＥ１，ＧＥ２は、ＭＩＳＦＥＴのゲート電極として機能する。ゲート電極は、上層の高誘電率絶縁膜ＨＫ上に形成された第１金属膜ＭＬ１と、第１金属膜ＭＬ１上に形成された第２金属膜（導電膜）ＭＬ２とを含む。第１金属膜ＭＬ１は、ＭIＳＦＥＴのしきい値に影響するＷＦを決定する。ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴでは、それぞれに適したＷＦを得るために、異なる金属膜が使用される。ゲート電極ＧＥ１，ＧＥ２に含まれる第１金属膜ＭＬ１として、窒化チタン、窒化タンタルもしくは窒化タングステン等の金属窒化物、炭化チタン、炭化タンタルまたは炭化タングステン等の金属炭化物、窒化炭化タンタルまたはタングステン等を含む金属膜を用いることができる。また、電気伝導性を高める観点と、半導体装置の製造工程において導電膜を除去する際のエッチングストッパとして機能させる観点から、より好適には、第１金属膜ＭＬ１として、窒化チタン（ＴｉＮ）からなる金属膜ＴＮを用いることができる。一方、第２金属膜ＭＬ２として、アルミニウム（Ａｌ）膜などの金属膜を用いることができる。
【００７８】
ｎ−型半導体領域およびｎ＋型半導体領域からなる半導体領域は、ｎ型の不純物が導入されたソース用およびドレイン用の半導体領域であり、メモリセルの半導体領域ＭＳおよびＭＤと同様に、ＬＤＤ構造を備えている。すなわち、ｎ＋型半導体領域は、ｎ−型半導体領域よりも接合深さが深くかつ不純物濃度が高い。
【００７９】
ゲート電極ＧＥ１およびＧＥ２の側壁には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。すなわち、ゲート電極ＧＥ１の側壁には第３サイドウォールスペーサＳＷおよび第４サイドウォールスペーサＳＷが形成され、ゲート電極ＧＥ２の側壁には第５サイドウォールスペーサＳＷおよび第６サイドウォールスペーサＳＷが形成されている。第３サイドウォールスペーサＳＷおよび第４サイドウォールスペーサＳＷは、ゲート絶縁膜ＧＩを介して半導体基板ＳＢの主面上に形成され、第５サイドウォールスペーサＳＷおよび第６サイドウォールスペーサＳＷは、半導体基板ＳＢの主面に接触して形成されている。
【００８０】
ｎ＋型半導体領域上、すなわちｎ＋型半導体領域の上面には、メモリセルにおけるｎ＋型半導体領域上、または、ｎ＋型半導体領域上と同様に、サリサイド技術などにより、金属シリサイド層ＳＬが形成されている。金属シリサイド層ＳＬにより、ｎ＋型半導体領域のコンタクト抵抗を低抵抗化することができる。
【００８１】
ゲート電極ＧＥ１，ＧＥ２上、すなわち第２の金属膜ＭＬ２の上面には、金属シリサイド層が形成されていない。第２のＭＬ２としてアルミニウム膜等の金属膜を用いる場合には、金属シリサイド層により、ゲート電極ＧＥ１，ＧＥ２のコンタクト抵抗を低抵抗化する必要がないためである。
【００８２】
なお、図示は省略するが、低電圧のＭＩＳＦＥＴは、ポケット領域またはハロー領域を有してもよい。ポケット領域またはハロー領域の導電型は、ｎ−型半導体領域とは逆の導電型で、かつｐ型ウェルとは同じ導電型である。ハロー領域は、ｎ−型半導体領域を包み込むように形成され、ポケット領域またはハロー領域におけるｐ型の不純物濃度は、ｐ型ウェルにおけるｐ型の不純物濃度よりも高い。
【００８３】
次に、メモリセル領域に形成されたメモリセル、高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴの上層の構成を具体的に説明する。半導体基板ＳＢの表面には、メモリセル、高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴの間を埋め込む絶縁膜として、コンタクトエッチングストップ膜ＣＥＳが形成されている。コンタクトエッチングストップ膜ＣＥＳは、例えば窒化シリコン膜などからなる。メモリセル上と低電圧ＭＩＳＦＥＴ上は単層だが、高電圧ＭＩＳＦＥＴでは２層になっており、２重コンタクトエッチングストップ膜ＤＣを形成している。すなわち、メモリセルは第１コンタクトエッチングストップ膜を有し、高電圧ＭＩＳＦＥＴは第２コンタクトエッチングストップ膜および第３コンタクトエッチングストップ膜を有し、低電圧ＭＩＳＦＥＴは第４コンタクトエッチングストップ膜を有している。
【００８４】
メモリセルの第１コンタクトエッチングストップ膜、低電圧ＭＩＳＦＥＴの第４コンタクトエッチングストップ膜、および高電圧ＭＩＳＦＥＴの第２コンタクトエッチングストップ膜および第３コンタクトエッチングストップ膜は、半導体基板ＳＢの主面に接触して形成されている。
【００８５】
制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１，ＧＥ２、サイドウォールスペーサＳＷの各々の上面は、平坦化されている。
【００８６】
制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１，ＧＥ２、サイドウォールスペーサＳＷおよびコンタクトエッチングストップ膜の各々の上には、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、窒化シリコンからなるコンタクトエッチングストップ膜ＣＥＳまたはＤＣとその直上の酸化シリコン膜との積層膜などからなる。層間絶縁膜ＩＬの上面は、平坦化されている。
【００８７】
層間絶縁膜ＩＬには、コンタクトホールが形成されており、コンタクトホール内に、導電体部として導電性のプラグＣＰが埋め込まれている。プラグＣＰは、コンタクトホールの底部、および、側壁上すなわち側面上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールを埋め込むように形成された主導体膜と、により形成されている。図１２では、図面の簡略化のために、プラグを構成するバリア導体膜および主導体膜を一体化して示している。なお、プラグを構成するバリア導体膜は、例えば、チタン（Ｔｉ）膜、窒化チタン膜、またはそれらの積層膜とすることができ、プラグを構成する主導体膜は、タングステン（Ｗ）膜とすることができる。
【００８８】
コンタクトホールおよびそれに埋め込まれたプラグは、ｎ＋型半導体領域の上に形成されている。コンタクトホールの底部では、例えばｎ＋型半導体領域の各々の表面上の金属シリサイド層ＳＬの一部が露出される。そして、その露出部にプラグＣＰが接続される。なお、図示は省略するが、コンタクトホールおよびそれに埋め込まれたプラグＣＰは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧまたはゲート電極ＧＥ１，ＧＥ２の上に形成されていてもよい。
【００８９】
図１２には示していないが、プラグＣＰが埋め込まれた層間絶縁膜ＩＬ上には、例えば銅（Ｃｕ）を主導電材料とする埋込配線としてのダマシン配線として、第１層目の配線Ｍ１が形成されている。なお、第１層目の配線の上には、ダマシン配線として、上層の配線も形成されている。また、第１層目の配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム）配線等とすることもできる。
【００９０】
ＭＩＳＦＥＴ領域の仕上がりの寸法例を記載すると、
ｎチャンネル型高電圧ＭＩＳＦＥＴのゲート高さ（酸化膜ＯＸ１、高誘電率絶縁膜ＨＫ、第１金属膜ＭＬ１および第２金属膜ＭＬ２の積層体の膜厚）：５０−８０ｎｍ、
ｐチャンネル型高電圧ＭＩＳＦＥＴのゲート高さ（酸化膜ＯＸ１、高誘電率絶縁ＨＫ膜、第１金属膜ＭＬ１および第２金属膜ＭＬ２の積層体の膜厚）：４５−７５ｎｍ、
ｎチャンネル型低電圧ＭＩＳＦＥＴのゲート高さ（酸化膜ＯＸ２、高誘電率絶縁ＨＫ膜、第１金属膜ＭＬ１および第２金属膜ＭＬ２の積層体の膜厚）：４０−６０ｎｍ、
ｐチャンネル型低電圧ＭＩＳＦＥＴのゲート高さ（酸化膜ＯＸ１、高誘電率絶縁ＨＫ膜、第１金属膜ＭＬ１および第２金属膜ＭＬ２の積層体の膜厚）：３５−５５ｎｍ、
酸化膜ＯＸ１の膜厚：１０−２０ｎｍ、
酸化膜ＯＸ２の膜厚：１ｎｍ、
ＨＫ膜：１−３ｎｍ、
第１金属膜ＭＬ１：２−４ｎｍである。
【００９１】
次に、メモリセル領域に形成されたメモリセルの動作を説明する。実施例１では、メモリトランジスタのトラップ絶縁膜中の電荷蓄積部である窒化シリコン膜への電子の注入を「書込」と定義し、ホール、すなわち正孔の注入を「消去」と定義する。さらに、電源電圧Ｖｄｄを例えば１．５Ｖとする。
【００９２】
書き込み方式は、いわゆるソースサイド注入（Ｓｏｕｒｃｅ  Ｓｉｄｅ  Ｉｎｊｅｃｔｉｏｎ：ＳＳＩ）方式と呼ばれるホットエレクトロン書き込みを用いることができる。このとき、半導体領域ＭＤに印加される電圧Ｖｄを、例えば０．８Ｖ程度とし、制御ゲート電極ＣＧに印加される電圧Ｖｃｇを、例えば１Ｖ程度とし、メモリゲート電極ＭＧに印加される電圧Ｖｍｇを、例えば１２Ｖ程度とする。また、半導体領域ＭＳに印加される電圧Ｖｓを、例えば６Ｖ程度とし、ｐ型ウェルに印加される電圧Ｖｂを、例えば０Ｖ程度とする。上記した各電圧を、書き込みを行うメモリセルの各部位に印加し、メモリセルのトラップ絶縁膜ＴＩ中の窒化シリコン膜中に電子を注入する。
【００９３】
ホットエレクトロンは、主としてメモリゲート電極ＭＧ下にトラップ絶縁膜ＴＩを介して位置する部分のチャネル領域で発生し、トラップ絶縁膜ＴＩ中の電荷蓄積部である窒化シリコン膜に注入される。注入されたホットエレクトロンは、トラップ絶縁膜ＴＩ中の窒化シリコン膜中のトラップ準位に捕獲され、その結果、メモリトランジスタの閾値電圧（Ｖｔｈ）が上昇する。
【００９４】
消去方法は、バンド間トンネル（Ｂａｎｄ−Ｔｏ−Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ：ＢＴＢＴ）現象によるホットホール注入消去方式を用いることができる。つまり、ＢＴＢＴ現象により発生したホール、すなわち正孔を電荷蓄積部、すなわちトラップ絶縁膜ＴＩ中の窒化シリコン膜に注入することにより消去を行う。このとき、電圧Ｖｄを、例えば０Ｖ程度とし、電圧Ｖｃｇを、例えば０Ｖ程度とし、電圧Ｖｍｇを、例えば−６Ｖ程度とし、電圧Ｖｓを、例えば６Ｖ程度とし、電圧Ｖｂを、例えば０Ｖ程度とする。上記した各電圧を、消去を行うメモリセルの各部位に印加し、ＢＴＢＴ現象によりホールを発生させ電界加速することでメモリセルのゲート絶縁膜中の窒化シリコン膜中にホールを注入し、それによってメモリトランジスタの閾値電圧を低下させる。
【００９５】
消去方法は、ファウラーノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ：ＦＮ）型トンネル現象を利用したホール注入による消去方式も用いることができる。つまり、ＦＮトンネル現象によりホールを電荷蓄積部、すなわちトラップ絶縁膜ＴＩ中の窒化シリコン膜に注入することにより消去を行う。このとき、電圧Ｖｍｇを、例えば１２Ｖ程度とし、電圧Ｖｂを、例えば０Ｖ程度とする。これにより、メモリゲート電極ＭＧ側からホールが、酸化シリコン膜を介してＦＮトンネル現象により電荷蓄積部、すなわち窒化シリコン膜に注入され、窒化シリコン膜中の電子を相殺することにより消去が行われる。あるいは、窒化シリコン膜に注入されたホールが窒化シリコン膜中のトラップ準位に捕獲されることにより消去が行われる。これによりメモリトランジスタの閾値電圧が低下し、消去状態となる。このような消去方法を用いた場合には、ＢＴＢＴ現象による消去方法を用いた場合と比較し、消費電流を低減することができる。
【００９６】
読出し時には、電圧Ｖｄを、例えば電源電圧Ｖｄｄ程度とし、電圧Ｖｃｇを、例えば電源電圧Ｖｄｄ程度とし、電圧Ｖｍｇを、例えば０Ｖ程度とし、電圧Ｖｓを、例えば０程度とし、電圧Ｖｂを、例えば０Ｖ程度とする。上記した各電圧を、読出しを行うメモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書き込み状態におけるメモリトランジスタの閾値電圧と消去状態におけるメモリトランジスタの閾値電圧との間の値にすることで、書き込み状態と消去状態とを判別することができる。
【００９７】
（３）半導体装置の製造方法
次に、実施例１の半導体装置の製造方法について説明する。図１３は、実施例１の半導体装置の製造工程の一部を示すプロセスフロー図である。詳細は、例えば上述した特許文献２に示されている。以下では、従来と異なる周辺回路の製造方法について説明する。
【００９８】
図１４〜図２３は、実施の形態１の半導体装置の製造工程中の要部断面図である。図１４〜図２３の断面図には、高電圧ＭＩＳＦＥＴ領域と低電圧ＭＩＳＦＥＴ領域の要部断面図が示されている。
【００９９】
図１４は、高電圧ＭＩＳＦＥＴと低電圧ＭＩＳＦＥＴ共に、半導体基板ＳＢの表面に、ゲート絶縁膜となる酸化膜ＯＸ１，ＯＸ２と高誘電率絶縁膜ＨＫ、ダミーゲート電極ＤＧが成膜されている。その後にイオン注入などによってＬＤＤが形成されて、続いてサイドウォールスペーサＳＷが形成された後に、ｎ＋型またはｐ＋型のソース・ドレインＳＤがセルフアラインで形成された後に、金属シリサイド層ＳＬが半導体基板ＳＢ上に形成された状態である。ダミーゲート電極ＤＧは、下層から金属膜ＭＬ１として窒化チタン膜とポリシリコン膜ＰＳとが積層された構成を有し、その上にハードマスク絶縁膜ＨＭである窒化シリコンが成膜されている。
【０１００】
次に、図１５に示すように、コンタクトエッチングストップ膜（第１コンタクトエッチングストップ膜ＣＥＳ１，第２コンタクトエッチングストップ膜ＣＥＳ２）と、薄膜酸化膜（第１酸化膜ＴＯＸ１，第２酸化膜ＴＯＸ２）の積層膜を形成する。半導体基板ＳＢ全面に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびサイドウォールスペーサＳＷを覆うように、積層膜を形成する。第１のコンタクトエッチングストップ膜ＣＥＳ１は、例えば窒化シリコンまたは酸窒化シリコン膜からなり、ＣＶＤ法等を用いて形成することができる。膜厚は１０ｎｍ−２０ｎｍ程度である。その直上の第１の薄膜酸化膜ＴＯＸ１は、例えば酸化シリコン膜からなり、ＣＶＤ法等を用いて形成することができる。膜厚は２ｎｍ−４ｎｍ程度である。
【０１０１】
続いて、第２のコンタクトエッチングストップ膜ＣＥＳ２を堆積する。第２のコンタクトエッチングストップ膜ＣＥＳ２は、例えば窒化シリコンあるいは酸窒化シリコン膜からなり、ＣＶＤ法等を用いて形成することができる。膜厚は、高電圧ＭＩＳＦＥＴのゲート絶縁膜の膜厚とほぼ同じ程度が好ましく、こちらも１０ｎｍ−２０ｎｍ程度である。その直上の第２の薄膜酸化膜ＴＯＸ２は、例えば酸化シリコン膜からなり、ＣＶＤ法等を用いて形成することができる。膜厚は２ｎｍ−４ｎｍ程度である。
【０１０２】
次に、図１６に示すように、リソグラフィーと例えばＨＦ（Ｈｙｄｒｏｆｌｕｏｒｉｃ  ａｃｉｄ）を用いたウェットエッチングにより、低電圧ＭＩＳＦＥＴ領域の第２の薄膜酸化膜ＴＯＸ２を除去する。
【０１０３】
続いて、図１７に示すように、熱リン酸（Ｈ３ＰＯ４）を用いたブランケットのウェットエッチングにより、第２の薄膜酸化膜ＴＯＸ２がマスクとなって、低電圧ＭＩＳＦＥＴ領域の第２のコンタクトエッチングストップ膜ＣＥＳ２が除去される。
【０１０４】
次に、図１８に示すように、半導体基板の表面に、ＣＶＤ法により形成される酸化シリコン膜からなる第１層間絶縁膜ＩＬ１を堆積した後に、ＩＬＤ−ＣＭＰを行う。ＩＬＤ−ＣＭＰは、通常、２段階で行われる。第１段階では、コンタクトエッチングストップ膜に対する選択性が高い研磨条件で、第１層間絶縁膜ＩＬ１のＣＭＰが行われる。続いて、第２段階では、比較的選択性の低い研磨条件でコンタクトエッチングストップ膜ＣＥＳのＣＭＰが行われる。
【０１０５】
このとき、高電圧ＭＩＳＦＥＴ領域のポリシリコン膜ＰＳの頭出しが出来るように、研磨時間を予め設定しておく。その場合、低電圧ＭＩＳＦＥＴ領域もポリシリコン膜ＰＳの頭出しがなされるが、頭出し後のダミーゲート電極ＤＧ高さは、高電圧ＭＩＳＦＥＴ領域よりも低くなる。それを考慮して、図１３のｓｔｅｐ１３−５において、予めダミーポリシリコン膜ＰＳの堆積膜厚を決定しておく必要がある。そうすれば、低電圧ＭＩＳＦＥＴ領域のゲート高さが極端に低くなることはない。
【０１０６】
次に、図１９に示すように、酸化シリコンまたは窒化チタンからなるエッチングストップ膜ＥＳを堆積して、フォトリソグラフィーとドライエッチングにより、高電圧ＭＩＳＦＥＴと低電圧ＭＩＳＦＥＴのｐチャネル型領域のエッチングストップ膜ＥＳを除去する。これによって、高電圧ＭＩＳＦＥＴと低電圧ＭＩＳＦＥＴのｎチャネル型領域にエッチングストップ膜ＥＳを選択的に形成した状態となる。そして、一旦フォトレジストを除去した後に、ｐチャネル型領域のダミーゲート電極ＤＧであるポリシリコン膜ＰＳを除去する。このときのエッチング条件は、金属膜、酸化膜や窒化膜に対して選択性を有する条件を選べば良い。また、ポリシリコン膜ＰＳが除去された部分（溝部）においては、第１金属膜ＭＬ１である窒化チタンがエッチングストップ膜となる。
【０１０７】
続いて、図２０に示すように、ｐチャネル型ＭＩＳＦＥＴに好適なＷＦを有する金属膜とアルミニウムを堆積した後、メタルＣＭＰを行って、溝部にｐ型金属電極ＰＭを埋め込む。このとき、高電圧ＭＩＳＦＥＴと低電圧ＭＩＳＦＥＴのｎチャネル型領域のエッチングストップ膜ＥＳも研磨されて消失する。ｐチャネル型ＭＩＳＦＥＴのゲート電極であるｐ型メタル電極ＰＭの高さは、エッチングストップ膜ＥＳの膜厚程度（図２０中のｈ１）、ＮＭＯＳのダミーゲート電極ＤＧ高さより低くなる。
【０１０８】
次に、図２１に示すように、高電圧ＭＩＳＦＥＴと低電圧ＭＩＳＦＥＴのｎチャネル型領域のダミーゲート電極ＤＧであるポリシリコンを除去する。このときのエッチング条件は、金属膜、酸化膜や窒化膜に対して選択性を有する条件を選べば良い。
【０１０９】
続いて、図２２に示すように、ｎチャネル型ＭＩＳＦＥＴに好適なＷＦを有する金属膜とアルミニウムを堆積した後、メタルＣＭＰを行って、溝部にｎ型金属電極ＮＭを埋め込む。
【０１１０】
最後に、図２３に示すように、第２の層間絶縁膜ＩＬ２を堆積した後、フォトリソグラフィーとドライエッチングにより、コンタクトホールを形成する。次に、コンタクトホール内に、導電体部として、タングステン等からなる導電性のプラグＣＰを形成する。プラグＣＰを形成する方法として、例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ２にチタン膜、窒化チタン膜またはそれらの積層膜からなるバリア導体膜を形成する。そして、このバリア導体膜上にタングステン（Ｗ）膜等からなる主導体膜を、コンタクトホールを埋めるように形成し、第２層間絶縁膜ＩＬ２上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、プラグＣＰを形成することができる。コンタクトホールに埋め込まれたプラグＣＰは、ｎ＋型またはｐ＋型半導体領域、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびＭＩＳＦＥＴの金属ゲート電極（ｐ型金属電極ＰＭおよびｎ型金属電極ＮＭ）に形成される。
【０１１１】
次に、図示されないが、プラグＣＰが埋め込まれた第２層間絶縁膜ＩＬ２に、第１層目の配線である配線Ｍ１を形成する。ここでは、配線Ｍ１を、例えばダマシン技術としてシングルダマシン技術を用いて形成する。その後、デュアルダマシン法などにより２層目以降の配線を形成する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線等とすることもできる。
【０１１２】
以上のようにして、実施例１の半導体装置が製造される。上述したように、本実施例では、ｐチャネル型ＭＩＳＦＥＴのダミーゲート電極ＤＧをｐ型金属電極ＰＭに置換する際のＩＬＤ−ＣＭＰを行う前に、高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴの表面にコンタクトエッチングストップ膜および薄膜酸化膜の積層膜を形成する。ＩＬＤ−ＣＭＰを行う際、高電圧ＭＩＳＦＥＴに形成する積層膜の数を低電圧ＭＩＳＦＥＴの積層膜の数よりも多い状態とすることで、ｐチャネル型ＭＩＳＦＥＴのダミーゲート電極ＤＧをｐ型メタル電極に置換する際のＩＬＤ−ＣＭＰによってもｐチャネル型高電圧ＭＩＳＦＥＴのゲート電極厚さを確実に確保することができる。
【０１１３】
本実施例では、高電圧ＭＩＳＦＥＴのコンタクトエッチングストップ膜ＣＥＳおよび薄膜酸化膜ＴＯＸの積層膜の数を２つとし、低電圧ＭＩＳＦＥＴのコンタクトエッチングストップ膜ＣＥＳおよび薄膜酸化膜ＴＯＸの積層膜の数を１つとしているが、これに限られない。高電圧ＭＩＳＦＥＴに形成する積層膜の数を低電圧ＭＩＳＦＥＴの積層膜の数よりも多くすればよい。
【０１１４】
上述した工程によって、本実施例の高電圧ＭＩＳＦＥＴでは、酸化膜ＯＸ１の側面およびサイドウォールスペーサＳＷの側面に接触して、コンタクトエッチングストップ膜ＣＥＳと薄膜酸化膜ＴＯＸの積層膜が形成される。このような構造によって応力に強くなり、トランジスタ特性を向上することができる。
【実施例２】
【０１１５】
実施例２の半導体装置および半導体装置の製造方法について説明する。図２４〜図２８は、実施例２の半導体装置の製造工程中の断面図である。図２４〜図２８の断面図には、高電圧ＭＩＳＦＥＴ領域と低電圧ＭＩＳＦＥＴ領域の要部断面図が示されている。図２４は、実施例１の図１８に続く半導体装置の製造工程中の断面図である。図１８までの工程は、実施例１と同様である。図２４に示すように、エッチングストップ膜ＥＳを堆積して、フォトリソグラフィーとドライエッチングにより、ｐチャンネル型低電圧ＭＩＳＦＥＴのみエッチングストップ膜ＥＳを除去する。一旦フォトレジストを除去した後に、ｐチャンネル型低電圧ＭＩＳＦＥＴのダミーゲート電極ＤＧのポリシリコン膜ＰＳを除去する。このときのエッチング条件は、金属膜、酸化膜や窒化膜に対して選択性を有する条件を選べば良い。また、ポリシリコン膜ＰＳが除去された溝部においては、第１金属膜ＭＬ１がエッチングストップ膜となる。なお、エッチングストップ膜ＥＳは、酸化シリコンおよび窒化チタン等を用いることができる
【０１１６】
続いて、図２５に示すように、ｐチャネル型ＭＩＳＦＥＴに好適なＷＦを有する金属膜と導電膜であるアルミニウムを堆積した後、メタルＣＭＰを行って、ｐチャンネル型低電圧ＭＩＳＦＥＴの溝部にｐ型金属電極ＰＭを埋め込む。このとき、エッチングストップ膜ＥＳも研磨されて消失する。そのときに、ｐチャンネル型低電圧ＭＩＳＦＥＴのゲート電極ＧＥの高さはエッチングストップ膜ＥＳの膜厚程度（図２５のｈ２）、ｎチャンネル型低電圧ＭＩＳＦＥＴのダミーゲート電極ＤＧの高さより低くなる。
【０１１７】
次に、図２６に示すように、ｐチャネル型低電圧ＭＩＳＦＥＴ領域以外のダミーゲート電極ＤＧであるポリシリコン膜ＰＳを除去する。このときのエッチング条件は、金属膜、酸化膜や窒化膜に対して選択性を有する条件を選べば良い。
【０１１８】
続いて、図２７示すように、ｎチャネル型高電圧ＭＩＳＦＥＴ領域、ｐチャネル型高電圧ＭＩＳＦＥＴ領域およびｎチャネル型低電圧ＭＩＳＦＥＴ領域に、ｎチャネル型ＭＩＳＦＥＴに好適なＷＦを有する金属膜とアルミニウムを堆積した後、メタルＣＭＰを行って、溝部にｎ型金属電極ＮＭを埋め込む。この方法によれば、ｐチャネル型高電圧ＭＩＳＦＥＴのゲート電極ＧＥに対するＣＭＰが１回のみとなり、実施例１に比べてゲート電極高さを高くできる。また、高電圧ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴもｐチャネル型ＭＩＳＦＥＴもｎチャネル型ＭＩＳＦＥＴのゲート電極、つまり、ｎ型金属電極ＮＭとなる。こうすると、Ｐチャネル型高電圧ＭＩＳＦＥＴのゲート電極高さ確保がより確実となると同時に、埋め込みチャネルとなるので、ＮＢＴＩ（Ｎｅｇａｔｉｖｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｉｎｓｔａｂｉｌｉｔｙ）信頼性に対しても有利となる。
【０１１９】
最後に、図２８に示すように、第２層間絶縁膜ＩＬ２を堆積した後、フォトリソグラフィーとドライエッチングにより、コンタクトホールを形成する。次に、コンタクトホール内に、導電体部として、タングステンなどからなる導電性のプラグＣＰを形成する。プラグＣＰを形成するには、例えば、コンタクトホールの内部を含む第２層間絶縁膜ＩＬ２に、例えば、チタン膜、窒化チタン膜またはそれらの積層膜等からなるバリア導体膜を形成する。そして、このバリア導体膜上にタングステン膜など等からなる主導体膜を、コンタクトホールを埋めるように形成し、第２層間絶縁膜ＩＬ２上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、プラグＣＰを形成することができる。コンタクトホールに埋め込まれたプラグは、ｎ＋型またはｐ＋型半導体領域、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびＭＩＳＦＥＴの金属ゲート電極に形成される。
【０１２０】
その後の工程は、上述した実施例１における半導体装置の製造工程と同様である。以上のようにして、実施例２における半導体装置を製造することができる。
【０１２１】
なお、本実施例のように、ｐチャネル型高電圧ＭＩＳＦＥＴのゲート電極をｎ型金属電極Ｎとし、メタルＣＭＰ工程を１回とする場合、高電圧ＭＩＳＦＥＴに２重コンタクトエッチングストップ膜ＤＣを設けなくても、ｐチャネル型高電圧ＭＩＳＦＥＴのゲート電極高さを十分に確保することができる。
【実施例３】
【０１２２】
実施例３の半導体装置および半導体装置の製造方法について説明する。図２９は、実施例３の半導体装置の製造工程の一部を示すプロセスフロー図である。詳細は、例えば上述した特許文献２示されている。以下では、従来と異なる周辺回路の製造方法について説明する。
【０１２３】
図３０〜図３９は、実施例３の半導体装置の製造工程中の要部断面図である。図３０〜図３９の断面図には、高電圧ＭＩＳＦＥＴ領域と低電圧ＭＩＳＦＥＴ領域の要部断面図が示されている。
【０１２４】
図３０は、高電圧ＭＩＳＦＥＴと低電圧ＭＩＳＦＥＴ共に、半導体基板ＳＢの表面に、ゲート絶縁膜となる酸化膜ＯＸ１、ＯＸ２と、ダミーゲート電極となるポリシリコン膜ＰＳが形成されている。その後にＬＤＤがイオン注入などによって形成されて、続いてサイドウォールスペーサＳＷが形成された後に、ｎ＋型またはｐ＋型のソース・ドレインＳＤがセルフアラインで形成された後に、金属シリサイド層ＳＬが半導体基板ＳＢ表面に形成された状態である。ポリシリコン膜ＰＳの上部には、ハードマスク絶縁膜ＨＭである窒化シリコンが形成されている。酸化膜ＯＸ１，ＯＸ２は、高電圧ＭＩＳＦＥＴでは、ＣＶＤ酸化膜か、熱酸化膜とＣＶＤ酸化膜の積層膜であり、低電圧ＭＩＳＦＥＴでは、熱酸化膜である。実施例１および実施例２と異なり、この時点でダミーゲート電極となる高誘電率絶縁膜ＨＫおよびダミーゲート電極ＤＧとなる第１金属膜ＭＬ１（窒化チタン膜）は成膜されていない。
【０１２５】
次に、図３１に示すように、コンタクトエッチングストップ膜ＣＥＳ１，ＣＥＳ２と薄膜酸化膜ＴＯＸ１，ＴＯＸ２の積層膜を形成する。半導体基板ＳＢ全面に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびサイドウォールスペーサＳＷを覆うように、積層膜を形成する。第１のコンタクトエッチングストップ膜ＣＥＳ１は、例えば窒化シリコンまたは酸窒化シリコン膜からなり、ＣＶＤ法等を用いて形成することができる。膜厚は１０ｎｍ−２０ｎｍ程度である。その直上の第１の薄膜酸化膜ＴＯＸ１は、例えば酸化シリコン膜からなり、ＣＶＤ法等を用いて形成することができる。膜厚は２ｎｍ−４ｎｍ程度である。
【０１２６】
続いて、第２のコンタクトエッチングストップ膜ＣＥＳ２を堆積する。第２のコンタクトエッチングストップ膜ＣＥＳ２は、例えば窒化シリコンあるいは酸窒化シリコン膜からなり、ＣＶＤ法等を用いて形成することができる。膜厚は、高電圧ＭＩＳＦＥＴのゲート絶縁膜の膜厚とほぼ同じ程度が好ましく、こちらも１０ｎｍ−２０ｎｍ程度である。その直上の第２の薄膜酸化膜ＴＯＸ２は、例えば酸化シリコン膜からなり、ＣＶＤ法等を用いて形成することができる。膜厚は２ｎｍ−４ｎｍ程度である。
【０１２７】
次に、図３２に示すように、リソグラフィーと例えばＨＦ（Ｈｙｄｒｏｆｌｕｏｒｉｃ  ａｃｉｄ）を用いたウェットエッチングにより、低電圧ＭＩＳＦＥＴ領域の第２の薄膜酸化膜ＴＯＸ２を除去する。
【０１２８】
続いて、図３３に示すように、熱リン酸（Ｈ３ＰＯ４）を用いたブランケットのウェットエッチングにより、第２の薄膜酸化膜ＴＯＸ２がマスクとなって、低電圧ＭＩＳＦＥＴ領域の第２のコンタクトエッチングストップ膜ＣＥＳ２が除去される。
【０１２９】
次に、図３４に示すように、ＣＶＤ法により形成される酸化シリコン膜からなる第１層間絶縁膜ＩＬ１を堆積した後に、ＩＬＤ−ＣＭＰを行う。ＩＬＤ−ＣＭＰは、通常、２段階で行われる。第１段階では、コンタクトエッチングストップ膜に対する選択性が高い研磨条件で、第１層間絶縁膜ＩＬ２のＣＭＰが行われる。続いて、第２段階では、比較的選択性の低い研磨条件でコンタクトエッチングストップ膜のＣＭＰが行われる。このとき、高電圧ＭＩＳＦＥＴ領域のポリシリコン膜ＰＳの頭出しが出来るように、研磨時間を予め設定しておく。その場合、低電圧ＭＩＳＦＥＴ領域もポリシリコン膜ＰＳの頭出しが出来るが、頭出し後のダミーゲート電極ＤＧ高さは、高電圧ＭＩＳＦＥＴ領域よりも低くなる。それを考慮して、図２９のｓｔｅｐ２９−３において、予めダミーゲート電極ＤＧであるポリシリコン膜ＰＳの堆積膜厚を決定しておく必要がある。そうすれば、低電圧ＭＩＳＦＥＴ領域のゲート高さが極端に低くなることはない。
【０１３０】
次に、図３５に示すように、酸化シリコンまたは窒化チタンのエッチングストップ膜ＥＳを堆積して、フォトリソグラフィーとドライエッチングにより、高電圧ＭＩＳＦＥＴと低電圧ＭＩＳＦＥＴのｐチャネル型領域のエッチングストップ膜ＥＳを除去する。これによって、ｎチャネル型高電圧ＭＩＳＦＥＴと低電圧ＭＩＳＦＥＴの領域にエッチングストップ膜ＥＳを選択的に形成した状態となる。そして、一旦フォトレジストを除去した後に、ｐチャネル型ＭＩＳＦＥＴ領域のダミーゲート電極ＤＧを構成するポリシリコン膜ＰＳを除去する。このときのエッチング条件は、金属膜、酸化膜や窒化膜に対して選択性を有する条件を選べば良い。また、ポリシリコンが除去された部分（溝部）においては、ダミーゲート電極ＤＧの絶縁膜である酸化膜ＯＸ１，ＯＸ２がエッチングストップ膜となる。
【０１３１】
続いて、図３６に示すように、ｐチャネル型高電圧ＭＩＳＦＥＴとｐチャネル型低電圧ＭＩＳＦＥＴの領域の溝部に高誘電率絶縁膜ＨＫおよび第１金属膜ＭＬ１を堆積し、ｐチャネル型ＭＩＳＦＥＴに好適なＷＦを有する金属膜とアルミニウムを堆積した後、メタルＣＭＰを行って、溝部に金属膜とアルミニウムを埋め込み、ｐ型金属電極ＰＭを形成する。このとき、上述したエッチングストップ膜ＥＳも研磨されて消失する。ｐチャネル型ＭＩＳＦＥＴのゲート電極高さは、エッチングストップ膜の膜厚程度（図３６のｈ１，ｈ２）、ｎチャネル型ＭＩＳＦＥＴのダミーゲート電極ＤＧ高さより低くなる。
【０１３２】
次に、図３７に示すように、高電圧ＭＩＳＦＥＴと低電圧ＭＩＳＦＥＴのｎチャネル型の領域のダミーゲート電極ＤＧであるポリシリコンを除去する。このときのエッチング条件は、ダミーゲート電極ＤＧの絶縁膜である酸化膜ＯＸ１，ＯＸ２（酸化シリコン）に対して選択性を有する条件を選べば良い。
【０１３３】
続いて、図３８に示すように、高電圧ＭＩＳＦＥＴと低電圧ＭＩＳＦＥＴのｎチャネル型の領域の溝部に高誘電率絶縁膜ＨＫと第１金属膜ＭＬ１を堆積後に、ｎチャネル型ＭＩＳＦＥＴに好適なＷＦを有する金属膜とアルミニウムを堆積した後、メタルＣＭＰを行って、溝部に金属膜とアルミニウムを埋め込み、ｎ型金属電極ＮＭを形成する。
【０１３４】
最後に、図３９に示すように、第２層間絶縁膜ＩＬ２を堆積した後、フォトリソグラフィーとドライエッチングにより、コンタクトホールを形成する。次に、コンタクトホール内に、導電体部として、タングステンなどからなる導電性のプラグＣＰを形成する。プラグＣＰを形成するには、例えば、コンタクトホールの内部を含む第２層間絶縁膜ＩＬ２に、例えば、チタン膜、窒化チタン膜、またはそれらの積層膜からなるバリア導体膜を形成する。それから、このバリア導体膜上にタングステン膜等からなる主導体膜を、コンタクトホールを埋めるように形成し、第２層間絶縁膜ＩＬ２上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、プラグＣＰを形成することができる。コンタクトホールに埋め込まれたプラグは、ｎ＋型またはｐ＋型半導体領域、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびＭＩＳＦＥＴの金属ゲート電極に形成される。
【０１３５】
次に、図示しないが、プラグＣＰが埋め込まれた第２層間絶縁膜ＩＬ２に、第１層目の配線である配線Ｍ１を形成する。ここでは、配線Ｍ１を、例えばダマシン技術としてシングルダマシン技術を用いて形成する。その後、デュアルダマシン法などにより２層目以降の配線を形成する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線等とすることもできる。
【０１３６】
以上のようにして、実施例３の半導体装置が製造される。上述したように、実施例３の半導体装置では、高誘電率絶縁膜ＨＫおよび第１の金属膜ＭＬ１を、ダミーゲート電極ＤＧのポリシリコン膜ＰＳを除去した溝部の内面に沿って形成していることから、酸化膜ＯＸ１，ＯＸ２の上面のみならず、サイドウォールスペーサＳＷの側面にも高誘電率絶縁膜ＨＫ膜および第１の金属膜ＭＬ１が形成される。ダミーゲート電極ＤＧを除去するエッチングの際には、ＨＫ膜およびＴＮ膜が形成されていないため、ポリシリコン膜ＰＳを除去する際のエッチングによってＨＫ膜およびＴＮ膜が酸化することを防止し、トランジスタ特性を向上することができる。
【０１３７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３８】
なお、本願は以下の付記１−２０に記載する特徴も有している。
【０１３９】
［付記１］
以下の工程を含む半導体装置の製造方法；
（ａ）半導体基板の表面上に、ｎチャンネル型高電圧半導体素子、ｐチャンネル型高電圧半導体素子、ｎチャンネル型低電圧半導体素子およびｐチャンネル型低電圧半導体素子を構成する要素として、ゲート絶縁膜となる酸化シリコン膜と、高誘電率絶縁膜と、窒化チタン膜と、ポリシリコン膜と、ハードマスク絶縁膜となる窒化シリコン膜とをこの順で成膜する工程、
（ｂ）前記（ａ）工程の後、フォトリソグラフィーおよびドライエッチングにより、前記ポリシリコン膜を加工することによって、ｎチャンネル型高電圧半導体素子、ｐチャンネル型高電圧半導体素子、ｎチャンネル型低電圧半導体素子およびｐチャンネル型低電圧半導体素子の各ゲート電極形成用のダミーゲート電極を形成する工程、
（ｃ）前記ハードマスク絶縁膜を覆うように、第１コンタクトエッチングストップ膜と、第１酸化膜と、第２コンタクトエッチングストップ膜と、第２酸化膜とをこの順で成膜する工程、
（ｄ）前記ｎチャンネル型高電圧半導体素子および前記ｐチャンネル型高電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極上の前記第２酸化膜を残しつつ、前記ｎチャンネル型低電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極上の前記第２酸化膜を除去する工程、
（ｅ）前記ｎチャンネル型高電圧半導体素子および前記ｐチャンネル型高電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極上の前記第２酸化膜を残しつつ、前記ｎチャンネル型低電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極上の前記第２コンタクトエッチングストップ膜を除去する工程、
（ｆ）前記ｎチャンネル型高電圧半導体素子、前記ｐチャンネル型高電圧半導体素子、前記ｎチャンネル型低電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極を覆うように、前記半導体基板の表面上に層間絶縁膜となる酸化シリコン膜を成膜する工程、
（ｇ）前記層間絶縁膜に化学研磨を行うことによって、前記ｎチャンネル型高電圧半導体素子、前記ｐチャンネル型高電圧半導体素子、前記ｎチャンネル型低電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極を露出させる工程、
（ｈ）前記ｎチャンネル型高電圧半導体素子、前記ｐチャンネル型高電圧半導体素子および前記ｎチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極の表面上にエッチングストップ膜を選択的に形成し、前記ｐチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極をエッチングにより除去して第１溝部を形成する工程、
（ｉ）前記第１溝部を埋め込むようにｐ型の金属電極膜を成膜し、前記ｐ型の金属電極膜の表面に対して化学機械研磨を行う工程、
（ｊ）前記ｎチャンネル型高電圧半導体素子、前記ｐチャンネル型高電圧半導体素子および前記ｎチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極をエッチングにより除去して第２溝部を形成する工程、
（ｋ）前記第２溝部を埋め込むようにｎ型の金属電極膜を成膜し、前記ｎ型の金属電極膜の表面に化学機械研磨を行う工程。
【０１４０】
［付記２］
以下の工程を含む半導体装置の製造方法；
（ａ）半導体基板の表面上に、ｎチャンネル型高電圧半導体素子、ｐチャンネル型高電圧半導体素子、ｎチャンネル型低電圧半導体素子およびｐチャンネル型低電圧半導体素子を構成する要素として、ゲート絶縁膜となる酸化シリコン膜と、ポリシリコン膜と、ハードマスク絶縁膜となる窒化シリコン膜とをこの順で成膜する工程、
（ｂ）前記（ａ）工程の後、フォトリソグラフィーおよびドライエッチングにより、前記ポリシリコン膜を加工することによって、ｎチャンネル型高電圧半導体素子、ｐチャンネル型高電圧半導体素子、ｎチャンネル型低電圧半導体素子およびｐチャンネル型低電圧半導体素子の各ゲート電極形成用のダミーゲート電極を形成する工程、
（ｃ）前記ハードマスク絶縁膜を覆うように、第１コンタクトエッチングストップ膜、第１酸化膜、第２コンタクトエッチングストップ膜と、第２酸化膜とをこの順で成膜する工程、
（ｄ）前記ｎチャンネル型高電圧半導体素子および前記ｐチャンネル型高電圧半導体素子の各ゲート電極形成用のダミーゲート電極上の前記第２酸化膜を残しつつ、前記ｎチャンネル型低電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極上の前記第２酸化膜を除去する工程、
（ｅ）前記ｎチャンネル型高電圧半導体素子および前記ｐチャンネル型高電圧半導体素子の各ゲート電極形成用のダミーゲート電極上の前記第２酸化膜を残しつつ、前記ｎチャンネル型低電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の各ゲート電極形成用のダミーゲート電極上の前記第２コンタクトエッチングストップ膜を除去する工程、
（ｆ）前記ｎチャンネル型高電圧半導体素子、前記ｐチャンネル型高電圧半導体素子、前記ｎチャンネル型低電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の各ゲート電極形成用のダミーゲート電極を覆うように、前記半導体基板の表面上に層間絶縁膜となる酸化シリコン膜を成膜する工程、
（ｇ）前記相間絶縁膜に化学研磨を行うことによって、前記ｎチャンネル型高電圧半導体素子、前記ｐチャンネル型高電圧半導体素子、前記ｎチャンネル型低電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極を露出させる工程、
（ｈ）前記ｎチャンネル型高電圧半導体素子、前記ｐチャンネル型高電圧半導体素子および前記ｎチャンネル型低電圧半導体素子の各ゲート電極形成用のダミーゲート電極の表面上にエッチングストップ膜を選択的に形成し、前記ｐチャンネル型低電圧半導体素子の各ゲート電極形成用の前記ダミーゲート電極をエッチングにより除去して第１溝部を形成する工程、
（ｉ）前記第１溝部の表面に、ゲート絶縁膜となる高誘電率絶縁膜およびダミーゲート電極となる第１窒化チタン膜を成膜する工程、
（ｊ）前記第１溝部を埋め込むようにｐ型の金属電極膜を成膜し、前記ｐ型の金属電極膜の表面を化学機械研磨する工程、
（ｋ）前記ｎチャンネル型高電圧半導体素子、前記ｐチャンネル型高電圧半導体素子および前記ｎチャンネル型低電圧半導体素子の前記ダミーゲート電極をエッチングにより除去して第２溝部を形成する工程、
（ｌ）前記第２溝部の表面に、ゲート絶縁膜となる高誘電率絶縁膜およびダミーゲート電極となる第２窒化チタン膜を成膜する工程、
（ｍ）前記第２溝部を埋め込むようにｎ型の金属電極膜を成膜し、前記ｎ型の金属電極膜の表面を化学機械研磨する工程。
【０１４１】
［付記３］
前記第１コンタクトエッチングストップ膜および前記第２コンタクトエッチングストップ膜は、窒化シリコンまたは酸窒化シリコン膜である、付記１に記載の半導体装置の製造方法。
【０１４２】
［付記４］
前記第１酸化膜および前記第２酸化膜は、酸化シリコン膜である付記１に記載の半導体装置の製造方法。
【０１４３】
［付記５］
前記第１コンタクトエッチングストップ膜および前記第２コンタクトエッチングストップ膜の膜厚は、１０ｎｍ以上２０ｎｍ以下である、付記１に記載の半導体装置の製造方法。
【０１４４】
［付記６］
前記第１酸化膜および前記第２酸化膜の膜厚は、２ｎｍ以上４ｎｍ以下である、付記１に記載の半導体装置の製造方法。
【０１４５】
［付記７］
前記第２酸化膜は、ウェットエッチングにより除去される付記１に記載の半導体装置の製造方法。
【０１４６】
［付記８］
前記第２コンタクトエッチングストップ膜は、熱リン酸を用いたウェットエッチングにより除去される付記１に記載の半導体装置の製造方法。
【０１４７】
［付記９］
前記高誘電率絶縁膜は、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜である付記１に記載の半導体装置の製造方法。
【０１４８】
［付記１０］
前記ｎチャンネル型高電圧半導体素子および前記ｐチャンネル型高電圧半導体素子の前記ゲート絶縁膜となる前記酸化シリコン膜は、化学気相成長法によって成膜され、前記ｎチャンネル型低電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の前記ゲート絶縁膜となる前記酸化シリコン膜は、熱酸化によって形成される、付記１に記載の半導体装置の製造方法。
【０１４９】
［付記１１］
前記第１コンタクトエッチングストップ膜および前記第２コンタクトエッチングストップ膜は、窒化シリコンまたは酸窒化シリコン膜である、付記２に記載の半導体装置の製造方法。
【０１５０】
［付記１２］
前記第１酸化膜および前記第２酸化膜は、酸化シリコン膜である付記２に記載の半導体装置の製造方法。
【０１５１】
［付記１３］
前記第１コンタクトエッチングストップ膜および前記第２コンタクトエッチングストップ膜の膜厚は、１０ｎｍ以上２０ｎｍ以下である、付記２に記載の半導体装置の製造方法。
【０１５２】
［付記１４］
前記第１酸化膜および前記第２酸化膜の膜厚は、２ｎｍ以上４ｎｍ以下である、付記２に記載の半導体装置の製造方法。
【０１５３】
［付記１５］
前記第２酸化膜は、ウェットエッチングにより除去される付記２に記載の半導体装置の製造方法。
【０１５４】
［付記１６］
前記第２コンタクトエッチングストップ膜は、熱リン酸を用いたウェットエッチングにより除去される付記２に記載の半導体装置の製造方法。
【０１５５】
［付記１７］
前記高誘電率絶縁膜は、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜である付記２に記載の半導体装置の製造方法。
【０１５６】
［付記１８］
前記ｎチャンネル型高電圧半導体素子および前記ｐチャンネル型高電圧半導体素子の前記ゲート絶縁膜となる前記酸化シリコン膜は、化学気相成長法によって成膜され、前記ｎチャンネル型低電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の前記ゲート絶縁膜となる前記酸化シリコン膜は、熱酸化によって形成される、付記２に記載の半導体装置の製造方法。
【０１５７】
［付記１９］
半導体基板と、前記半導体基板の主面に形成されたメモリセル領域および周辺回路領域とを有し、
前記メモリセル領域は、不揮発性メモリ素子を有し、
前記不揮発性メモリ素子は、前記半導体基板の主面に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜の表面に形成された第１ゲート電極と、ＯＮＯ膜を介して前記第１ゲート電極に隣接し、かつ前記ＯＮＯ膜を介して前記半導体基板の表面に形成された第２ゲート電極と、前記第１ゲート電極の側面に沿って形成された第１サイドウォールスペーサと、前記第２ゲート電極の側面に沿って形成された第２サイドウォールスペーサと、前記第１サイドウォールスペーサおよび前記第２サイドウォールスペーサに沿って形成された第１コンタクトエッチングストップ膜と、を有し、
前記周辺回路領域は、高電圧半導体素子および低電圧半導体素子を有し、
前記高電圧半導体素子は、前記半導体基板の主面に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜の表面に形成された第１高誘電率絶縁膜と、前記第１高誘電率絶縁膜の表面に形成された第３ゲート電極と、前記第３ゲート電極の側面に形成された第３サイドウォールスペーサと、前記第３ゲート電極を挟んで前記第３サイドウォールスペーサとは反対側の前記第３ゲート電極の側面に形成された第４サイドウォールスペーサと、前記第３サイドウォールスペーサおよび前記第４サイドウォールスペーサに沿って形成された２層の第２コンタクトエッチングストップ膜および第３コンタクトエッチングストップ膜と、を有し、
前記低電圧半導体素子は、前記半導体基板の主面に形成された第３ゲート絶縁膜と、前記第３ゲート絶縁膜の上に形成された第２高誘電率絶縁膜と、前記第２高誘電率絶縁膜の上に形成された第４ゲート電極と、前記第４ゲート電極の側面に形成された第５サイドウォールスペーサと、前記第４ゲート電極を挟んで前記第５サイドウォールスペーサとは反対側の前記第４ゲート電極の側面に形成された第６サイドウォールスペーサと、前記第５サイドウォールスペーサおよび前記第６サイドウォールスペーサに沿って形成された第４コンタクトエッチングストップ膜と、を有し、
前記第１サイドウォールスペーサおよび前記第２サイドウォールスペーサは、前記半導体基板の主面に接して前記半導体基板の表面に形成され、
前記高電圧半導体素子の前記第３サイドウォールスペーサおよび前記第４サイドウォールスペーサは、前記第２ゲート絶縁膜を介して前記半導体基板の表面に形成され、
前記低電圧半導体素子の前記第５サイドウォールスペーサおよび前記第６サイドウォールスペーサは、前記半導体基板の主面に接して前記半導体基板の表面に形成される半導体装置。
【０１５８】
［付記２０］
前記２層の第２コンタクトエッチングストップ膜および第３コンタクトエッチングストップ膜は、前記第２ゲート絶縁膜、前記第３サイドウォールスペーサおよび前記第４サイドウォールスペーサの側面に沿って形成されている付記１９に記載の半導体装置。
【０１５９】
［付記２１］
前記第２コンタクトエッチングストップ膜および前記第３コンタクトエッチングストップ膜のそれぞれの表面に酸化膜を有する付記１９または２０に記載の半導体装置。
【０１６０】
［付記２２］
前記第２コンタクトエッチングストップ膜および前記第３コンタクトエッチングストップ膜のそれぞれの表面の前記酸化膜は、酸化シリコン膜である付記２１に記載の半導体装置。
【０１６１】
［付記２３］
前記第２コンタクトエッチングストップ膜および前記第３コンタクトエッチングストップ膜は、窒化シリコンまたは酸窒化シリコン膜である付記１９または２０に記載の半導体装置。
【０１６２】
［付記２４］
前記高電圧半導体素子は、ｎチャンネル型高電圧半導体素子およびｐチャンネル型高電圧半導体素子を有し、前記低電圧半導体素子は、ｎチャンネル型低電圧半導体素子およびｐチャンネル型低電圧半導体素子を有し、
前記ｎチャンネル型高電圧半導体素子の前記第２のゲート絶縁膜、前記第１高誘電率膜および前記第３ゲート電極を合わせた膜厚が５０ｎｍ以上８０ｎｍ以下、
前記ｐチャンネル型高電圧半導体素子の前記第２ゲート絶縁膜、前記第１高誘電率絶縁膜および前記第３ゲート電極を合わせた膜厚が４５ｎｍ以上７５ｎｍ以下、前記ｎチャンネル型低電圧半導体素子の前記第２ゲート絶縁膜、前記第１高誘電率絶縁膜および前記第３ゲート電極を合わせた膜厚が４０ｎｍ以上６０ｎｍ以下、
前記ｐチャンネル型低電圧半導体素子の前記第２ゲート絶縁膜、前記第１高誘電率絶縁膜および前記第３ゲート電極を合わせた膜厚が３５ｎｍ以上５５ｎｍ以下、
前記第２コンタクトエッチングストップ膜および前記第３コンタクトエッチングストップ膜の膜厚が１０ｎｍ以上２０ｎｍ以下、
前記第２コンタクトエッチングストップ膜および前記第３コンタクトエッチングストップ膜の表面の前記酸化膜の膜厚が２ｎｍ以上４ｎｍ以下、
前記ｎチャンネル型低電圧半導体素子および前記ｐチャンネル型低電圧半導体素子の前記第３ゲート絶縁膜の膜厚が１ｎｍおよび
前記第１高誘電率絶縁膜および前記第２高誘電率絶縁膜が１ｎｍ以上３ｎｍ以下である付記２１に記載の半導体装置。
【符号の説明】
【０１６３】
ＳＢ…半導体基板
ＯＸ１，ＯＸ２…酸化膜
ＨＫ…高誘電率絶縁膜（Ｈｉｇｈ−ｋ膜）
ＳＮ…窒化シリコン膜
ＳＯ…酸化シリコン膜
ＭＬ…金属膜
ＭＬ１…第１金属膜
ＭＬ２…第２金属膜
ＰＳ…ポリシリコン膜
ＤＧ…ダミーゲート電極
ＨＭ…ハードマスク絶縁膜
ＳＷ…サイドウォールスペーサ
ＳＤ…ソース・ドレイン電極
ＳＬ…シリサイド層
ＳＬ１…第１シリサイド層
ＳＬ２…第２シリサイド層
ＬＤＤ…低濃度不純物ドレイン
ＧＥ１，ＧＥ２…ゲート電極
ＧＩ…ゲート絶縁膜
ＣＥＳ…コンタクトエッチングストップ膜
ＣＥＳ１…第１コンタクトエッチングストップ膜
ＣＥＳ２…第２コンタクトエッチングストップ膜
ＩＬ１…第１層間絶縁膜
ＩＬ２…第２層間絶縁膜
ＰＭ…ｐ型金属電極
ＮＭ…ｎ型金属電極
ＣＰ…プラグ
ＴＯＸ１…第１薄酸化膜
ＴＯＸ２…第２薄酸化膜
【図１】
2020174095.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2020174095.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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