(57)【要約】【課題】ノイズを低減できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１電極、第１導電形の第１半導体領域、第１導電形の不純物濃度を有する第１導電形の第２半導体領域、第２導電形の第３半導体領域、第１導電形の第４半導体領域、第１導電形の第５半導体領域、第２導電形の第６半導体領域、第１導電形の第７半導体領域、ゲート電極、及び第２電極を有する。第２半導体領域は、第１半導体領域の一部の上に設けられ、第１半導体領域よりも低い第１導電形の不純物濃度を有する。第３半導体領域は、第１半導体領域の別の一部の上に設けられている。第４半導体領域は、第１半導体領域と第３半導体領域との間の少なくとも一部に設けられている。第４半導体領域は、第１半導体領域よりも低く、且つ第２半導体領域よりも高い第１導電形の不純物濃度を有する。第５半導体領域は、第１半導体領域と第４半導体領域との間に設けられ、第４半導体領域よりも低い第１導電形の不純物濃度を有する。【選択図】図１
2020047623.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
前記第１半導体領域の一部の上に設けられ、前記第１半導体領域よりも低い第１導電形の不純物濃度を有する第１導電形の第２半導体領域と、
前記第１半導体領域の別の一部の上に設けられ、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において前記第２半導体領域の少なくとも一部と並ぶ第２導電形の第３半導体領域と、
前記第１半導体領域と前記第３半導体領域との間の少なくとも一部に設けられ、前記第１半導体領域よりも低く、且つ前記第２半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第４半導体領域と、
前記第１半導体領域と前記第４半導体領域との間に設けられ、前記第４半導体領域よりも低い第１導電形の不純物濃度を有する第１導電形の第５半導体領域と、
前記第３半導体領域の上に設けられ、前記第３半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第６半導体領域と、
前記第６半導体領域の上に選択的に設けられた第１導電形の第７半導体領域と、
前記第２半導体領域、前記第６半導体領域、及び前記第７半導体領域とゲート絶縁層を介して対向するゲート電極と、
前記第６半導体領域及び前記第７半導体領域の上に設けられ、前記第６半導体領域及び前記第７半導体領域と電気的に接続された第２電極と、
を備えた半導体装置。
【請求項２】
前記第４半導体領域及び前記第５半導体領域は、さらに前記第１半導体領域と前記第２半導体領域との間に設けられた請求項１記載の半導体装置。
【請求項３】
前記第４半導体領域及び前記第５半導体領域は、前記第２方向において前記第２半導体領域の一部と並ぶ請求項１記載の半導体装置。
【請求項４】
前記第５半導体領域中に設けられ、前記第１半導体領域と前記第３半導体領域との間に位置する第２導電形の第８半導体領域と、
前記第３半導体領域と前記第８半導体領域との間に設けられ、前記第３半導体領域及び前記第８半導体領域と接続された第２導電形の第９半導体領域と、
をさらに備え、
前記第８半導体領域における第２導電形の不純物濃度は、前記第４半導体領域における第１導電形の不純物濃度よりも低く、
前記第９半導体領域における第２導電形の不純物濃度は、前記第８半導体領域における第２導電形の不純物濃度よりも低い請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第９半導体領域の前記第２方向における長さは、前記第８半導体領域の前記第２方向における長さよりも短い請求項４記載の半導体装置。
【請求項６】
前記第５半導体領域における第１導電形の不純物濃度は、前記第２半導体領域における第１導電形の不純物濃度よりも小さい請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第２半導体領域の少なくとも一部及び前記第３半導体領域の少なくとも一部には、重金属が添加又は荷電粒子が照射された請求項１〜６のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置は、電力変換等の用途に用いられる。半導体装置によって生じるノイズは、小さいことが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第６２２１４３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、ノイズを低減できる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第１導電形の不純物濃度を有する第１導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、第１導電形の第５半導体領域と、第２導電形の第６半導体領域と、第１導電形の第７半導体領域と、ゲート電極と、第２電極と、を有する。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記第２半導体領域は、前記第１半導体領域の一部の上に設けられ、前記第１半導体領域よりも低い第１導電形の不純物濃度を有する。前記第３半導体領域は、前記第１半導体領域の別の一部の上に設けられ、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において前記第２半導体領域の少なくとも一部と並ぶ。前記第４半導体領域は、前記第１半導体領域と前記第３半導体領域との間の少なくとも一部に設けられている。前記第４半導体領域は、前記第１半導体領域よりも低く、且つ前記第２半導体領域よりも高い第１導電形の不純物濃度を有する。前記第５半導体領域は、前記第１半導体領域と前記第４半導体領域との間に設けられている。前記第５半導体領域は、前記第４半導体領域よりも低い第１導電形の不純物濃度を有する。前記第６半導体領域は、前記第３半導体領域の上に設けられ、前記第３半導体領域よりも高い第２導電形の不純物濃度を有する。前記第７半導体領域は、前記第６半導体領域の上に選択的に設けられている。前記ゲート電極は、前記第２半導体領域、前記第６半導体領域、及び前記第７半導体領域とゲート絶縁層を介して対向する。前記第２電極は、前記第６半導体領域及び前記第７半導体領域の上に設けられ、前記第６半導体領域及び前記第７半導体領域と電気的に接続されている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置を表す斜視断面図である。
【図２】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図３】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図４】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図５】参考例及び第１実施形態に係る半導体装置の特性を例示するグラフである。
【図６】第２実施形態に係る半導体装置を表す斜視断面図である。
【図７】第２実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図８】第３実施形態に係る半導体装置を表す斜視断面図である。
【図９】第３実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図１０】第３実施形態に係る半導体装置の製造工程を表す工程断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明において、ｎ＋＋、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体装置を表す斜視断面図である。
図１に表した半導体装置１００は、ＭＯＳＦＥＴである。半導体装置１００は、ｎ＋＋形ドレイン領域１、ｎ形ピラー領域２、ｐ形ピラー領域３、ｎ＋形バッファ領域４、ｎ−形蓄積領域５、ｐ＋形ベース領域６、ｎ＋＋形ソース領域７、ゲート電極１０、ドレイン電極２１、及びソース電極２２を有する。なお、図１では、半導体装置１００の上面構造を表すために、ソース電極２２の外縁のみを破線で表している。
【０００９】
実施形態の説明には、ＸＹＺ直交座標系を用いる。ここでは、ドレイン電極２１からｎ＋＋形ドレイン領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向に垂直であり、相互に直交する２方向をＸ方向（第２方向）及びＹ方向とする。また、説明のために、ドレイン電極２１からｎ＋＋形ドレイン領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極２１とｎ＋＋形ドレイン領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
【００１０】
ドレイン電極２１は、半導体装置１００の下面に設けられている。ｎ＋＋形ドレイン領域１は、ドレイン電極２１の上に設けられ、ドレイン電極２１と電気的に接続されている。ｎ形ピラー領域２は、ｎ＋＋形ドレイン領域１の一部の上に設けられている。ｐ形ピラー領域３は、ｎ＋＋形ドレイン領域１の別の一部の上に設けられている。ｐ形ピラー領域３は、Ｘ方向において、ｎ形ピラー領域２と並んでいる。
【００１１】
ｎ＋形バッファ領域４は、ｎ＋＋形ドレイン領域１とｎ形ピラー領域２との間及びｎ＋＋形ドレイン領域１とｐ形ピラー領域３との間に設けられている。ｎ−形蓄積領域５は、ｎ＋＋形ドレイン領域１とｎ＋形バッファ領域４との間に設けられている。
【００１２】
図１に表したように、ｎ＋形バッファ領域４におけるｎ形不純物濃度は、ｎ＋＋形ドレイン領域１におけるｎ形不純物濃度よりも低く、ｎ形ピラー領域２におけるｎ形不純物濃度よりも高い。ｎ−形蓄積領域５におけるｎ形不純物濃度は、ｎ＋形バッファ領域４におけるｎ形不純物濃度よりも低い。ｎ−形蓄積領域５におけるｎ形不純物濃度は、ｎ形ピラー領域２におけるｎ形不純物濃度と同じでも良いし、図１に表したようにｎ形ピラー領域２におけるｎ形不純物濃度よりも低くても良い。
【００１３】
ｐ＋形ベース領域６は、ｐ形ピラー領域３の上に設けられている。ｐ＋形ベース領域６におけるｐ形不純物濃度は、ｐ形ピラー領域３におけるｐ形不純物濃度よりも高い。ｎ＋＋形ソース領域７は、ｐ＋形ベース領域６の上に選択的に設けられている。ゲート電極１０は、ｎ形ピラー領域２、ｐ＋形ベース領域６、及びｎ＋＋形ソース領域７とゲート絶縁層１１を介して対向している。ソース電極２２は、ｐ＋形ベース領域６及びｎ＋＋形ソース領域７の上に設けられ、ｐ＋形ベース領域６及びｎ＋＋形ソース領域７と電気的に接続されている。ゲート電極１０とソース電極２２との間には絶縁層が設けられ、これらの電極は電気的に分離されている。
【００１４】
ｎ形ピラー領域２、ｐ形ピラー領域３、ｐ＋形ベース領域６、ｎ＋＋形ソース領域７、及びゲート電極１０は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。ｎ形ピラー領域２及びｐ形ピラー領域３は、Ｘ方向において交互に設けられている。ｎ＋形バッファ領域４及びｎ−形蓄積領域５は、ｎ＋＋形ドレイン領域１と複数のｎ形ピラー領域２との間及びｎ＋＋形ドレイン領域１と複数のｐ形ピラー領域３との間に設けられている。複数のｐ＋形ベース領域６は、それぞれ、複数のｐ形ピラー領域３の上に設けられている。各ｐ＋形ベース領域６の上には、少なくとも１つのｎ＋＋形ソース領域７が選択的に設けられている。複数のゲート電極１０は、それぞれ、複数のｎ形ピラー領域２の上に設けられている。
【００１５】
ｎ形ピラー領域２の少なくとも一部とｐ形ピラー領域３の少なくとも一部がある方向において交互に設けられ、交互に設けられた部分のｎ形及びｐ形の其々の正味の不純物量が概ね等しく設計されることで、高耐圧を保持することが可能なスーパージャンクション構造（以下、ＳＪ構造という）が形成される。なお、ＳＪ構造を形成できれば、ｎ形ピラー領域２とｐ形ピラー領域３の具体的な配列は適宜変更可能である。例えば、ｎ形ピラー領域２中に、Ｘ方向及びＹ方向に並べられた複数のｐ形ピラー領域３が設けられていても良い。又は、ｐ形ピラー領域３中に、Ｘ方向及びＹ方向に並べられた複数のｎ形ピラー領域２が設けられていても良い。
【００１６】
半導体装置１００の動作について説明する。
ソース電極２２に対してドレイン電極２１に正電圧が印加された状態で、ゲート電極１０に閾値以上の電圧を印加する。これにより、ｐ＋形ベース領域６のゲート絶縁層１１近傍の領域にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、このチャネル及びｎ形ピラー領域２を通ってソース電極２２からドレイン電極２１へ流れる。その後、ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ＋形ベース領域６におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
【００１７】
なお、以降では、「ソース電極２２に対するドレイン電極２１への正電圧の印加」を、簡便に、「ドレイン電極２１への正電圧の印加」という。「ドレイン電極２１に対するソース電極２２への正電圧の印加」を、「ソース電極２２への正電圧の印加」という。
【００１８】
ドレイン電極２１に正電圧が印加された状態で半導体装置１００がオン状態からオフ状態に切り替わると、ｎ形ピラー領域２とｐ形ピラー領域３との間のｐｎ接合面から鉛直方向に向けて空乏層が広がる。この空乏層の広がりにより、半導体装置１００の耐圧を向上させることができる。又は、半導体装置１００の耐圧を維持したまま、ｎ形ピラー領域２におけるｎ形不純物濃度を高め、半導体装置１００のオン抵抗を低減することができる。
【００１９】
また、半導体装置１００は、ｐ形ピラー領域３、ｐ＋形ベース領域６などのｐ形半導体領域と、ｎ形ピラー領域２、ｎ＋形バッファ領域４などのｎ形半導体領域と、により構成されるダイオードを含む。ソース電極２２に正電圧が印加されると、このダイオードの順方向に電流が流れる。その後、ドレイン電極２１に正電圧が印加されると、半導体装置１００内部に蓄積されたキャリアがドレイン電極２１及びソース電極２２から排出される。このとき、ドレイン電極２１からソース電極２２に向けて、半導体装置１００にリカバリー電流が流れる。
【００２０】
各構成要素の材料の一例を説明する。
ｎ＋＋形ドレイン領域１、ｎ形ピラー領域２、ｐ形ピラー領域３、ｎ＋形バッファ領域４、ｎ−形蓄積領域５、ｐ＋形ベース領域６、及びｎ＋＋形ソース領域７は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極１０は、ポリシリコンなどの導電材料を含む。導電材料には、不純物が添加されていても良い。
ゲート絶縁層１１は、酸化シリコンなどの絶縁材料を含む。
ドレイン電極２１及びソース電極２２は、アルミニウムなどの金属を含む。
【００２１】
図２を参照して、第１実施形態に係る半導体装置の製造方法の一例を説明する。
図２は、第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【００２２】
まず、ｎ＋＋形の半導体基板１ａを用意する。図２（ａ）に表したように、半導体基板１ａの上に、ｎ−形半導体層５ａ、ｎ＋形半導体層４ａ、及びｎ形半導体層２ａを順次エピタキシャル成長させる。
【００２３】
エピタキシャル成長させた半導体層に、図２（ｂ）に表したように、Ｙ方向に延びる複数のトレンチＴを形成する。トレンチＴは、ｎ形半導体層２ａを貫通し、ｎ＋形半導体層４ａに達する。複数のトレンチＴにより、ｎ形半導体層２ａがＸ方向において複数に分断され、複数のｎ形半導体層２ｂが形成される。トレンチＴは、例えば、ｎ形半導体層２ａの一部をＲＩＥ(Reactive Ion Etching)により除去することで形成される。
【００２４】
複数のトレンチＴを埋め込むｐ形半導体層をエピタキシャル成長させる。このｐ形半導体層の上面を研磨して平坦化し、上面の位置を後退させる。これにより、図３（ａ）に表したように、ｎ形半導体層２ｂ同士の間にｐ形半導体層３ａが形成される。熱酸化により、ｎ形半導体層２ｂ及びｐ形半導体層３ａの上面に絶縁層１１ａを形成する。
【００２５】
絶縁層１１ａの上に、ＣＶＤ(Chemical Vapor Deposition)により、導電材料（ポリシリコン）を堆積させ、導電層を形成する。この導電層をパターニングし、図３（ｂ）に表したように、複数のｎ形半導体層２ｂの上にそれぞれ位置する複数の導電層１０ａを形成する。
【００２６】
ＣＶＤにより複数の導電層１０ａを覆う絶縁層１２ａを形成する。ＲＩＥにより、導電層１０ａ同士の間において、絶縁層１１ａ及び絶縁層１２ａを貫通する開口ＯＰを形成する。開口ＯＰを通して、ｐ形半導体層３ａの上面に、ｐ形不純物をイオン注入し、続けて選択的にｎ形不純物を順次イオン注入する。これにより、図４（ａ）に表したように、ｐ＋形半導体領域６ａ及びｎ＋＋形半導体領域７ａが形成される。
【００２７】
スパッタリングにより、ｐ＋形半導体領域６ａ及びｎ＋＋形半導体領域７ａに接し、絶縁層１２ａを覆う金属層２２ａを形成する。半導体基板１ａが所定の厚さになるまで、半導体基板１ａの下面を研削する。図４（ｂ）に表したように、研削された半導体基板１ａの下面に、スパッタリングにより金属層２１ａを形成する。以上の工程により、図１に表した半導体装置１００が製造される。
【００２８】
第１実施形態の効果を説明する。
上述したように、ソース電極２２に正電圧が印加され、その後ドレイン電極２１に正電圧が印加されると、半導体装置１００にリカバリー電流が流れる。このとき、リカバリー電流の大きさ（電流値）が急激に変化すると、ドレイン電極２１の電圧が振動し、ノイズが発生する。ノイズが大きいと、半導体装置１００を備えた回路に含まれる他の電子部品の誤作動や故障の原因となる。このため、ノイズは小さいことが望ましい。
【００２９】
電流値の変動を小さくするためには、ドレイン電極２１に正電圧が印加された際、半導体装置１００の内部に蓄積されたキャリアがより長い時間を掛けて排出されることが望ましい。蓄積されたキャリアが排出されるまでの時間は、ドレイン電極２１に正電圧が印加された際の空乏層の広がり方と関係する。すなわち、空乏層がより短時間でより遠くまで広がるほど、より多くのキャリアが短時間で排出され、電流値の変動が大きくなる。
【００３０】
第１実施形態では、空乏層の広がりを抑制するため、半導体装置１００にｎ＋形バッファ領域４が設けられている。ｎ＋形バッファ領域４におけるｎ形不純物濃度は、ｎ形ピラー領域２におけるｎ形不純物濃度よりも高い。これにより、空乏層が、ｐ形ピラー領域３とｎ＋形バッファ領域４との間の界面からｎ＋形バッファ領域４に向けて広がり難くなる。ｎ＋形バッファ領域４におけるｎ形不純物濃度は、通常の半導体装置１００の使用態様において空乏層の広がりがｎ＋形バッファ領域４で停止し、ｎ＋形バッファ領域４が完全には空乏化しないように設定される。ｎ＋形バッファ領域４において空乏層の広がりが抑制されることで、ｎ＋形バッファ領域４に蓄積されたキャリア（正孔）が、より時間を掛けて排出される。
【００３１】
また、半導体装置１００では、ｎ＋＋形ドレイン領域１とｎ＋形バッファ領域４との間にｎ−形蓄積領域５が設けられている。ｎ−形蓄積領域５におけるｎ形不純物濃度は、ｎ＋形バッファ領域４におけるｎ形不純物濃度よりも低い。このため、ｎ−形蓄積領域５には、ｎ＋形バッファ領域４よりも多くの正孔が蓄積される。さらに、ｎ−形蓄積領域５への空乏層の広がりは、ｎ＋形バッファ領域４により抑制される。空乏層の広がりがｎ＋形バッファ領域４により抑制されることで、ｎ＋形バッファ領域４が設けられていない場合に比べて、ｎ−形蓄積領域５に蓄積されたキャリアがより長い時間を掛けて排出されていく。
【００３２】
以上の通り、第１実施形態によれば、ｎ＋形バッファ領域４及びｎ−形蓄積領域５を設けることで、半導体装置１００に蓄積されたキャリアをより長い時間を掛けて排出できる。これにより、リカバリー電流の大きさの時間に対する変化を小さくし、半導体装置１００によって発生するノイズを小さくできる。
【００３３】
図５は、参考例及び第１実施形態に係る半導体装置の特性を例示するグラフである。
図５において、横軸は時間Ｔを表し、縦軸は電流ＩＦの大きさ（電流値）を表す。また、破線は参考例に係る半導体装置１００ｒの特性を表し、実線は第１実施形態に係る半導体装置１００の特性を表す。なお、参考例に係る半導体装置１００ｒでは、ｎ＋形バッファ領域４及びｎ−形蓄積領域５に代えて、ｎ形ピラー領域２と同じ濃度のｎ形半導体領域が設けられている。参考例に係る半導体装置１００ｒのその他の構造は、半導体装置１００と同じとする。
【００３４】
時刻ｔ０〜ｔ１では、半導体装置１００のダイオードの順方向に電流が流れている。その後、時刻ｔ１〜ｔ２で電流値が減少している。ドレイン電極２１に正電圧が印加された状態において時刻ｔ２で順方向の電流が流れ切ると、半導体装置１００の内部に蓄積されたキャリアが排出され始める。これにより、順方向と反対の方向の電流（リカバリー電流）が流れる。
【００３５】
時刻ｔ２以降では、電流値の大きさは、ピークを示した後に減少し、０に近づいていく。このとき、時間に対する電流値の変化が大きいほど、ドレイン電極２１の電圧の振動（ノイズ）が大きくなる。
【００３６】
第１実施形態によれば、上述したように、キャリアがより時間を掛けて排出される。このため、図５に表したように、参考例に係る半導体装置１００ｒに比べて、電流値がピークを示した後、より緩やかに減少していく。従って、参考例に係る半導体装置１００ｒに比べて、発生するノイズを小さくできる。
【００３７】
なお、図５に表した例では、半導体装置１００の電流値のピークは、半導体装置１００ｒの電流値のピークよりも小さい。これは、以下の理由による。半導体装置１００ｒでは、ｎ＋形バッファ領域４が存在しない。このため、通常の半導体装置の使用態様におけるドレイン電極２１への正電圧の印加時において、ｐ形ピラー領域３からｎ＋＋型ドレイン領域１に向けて広がる空乏層の幅が広い（厚い）。これにより、排出されるキャリア量が増大し、ピークが大きくなる。
【００３８】
半導体装置１００の望ましい構成について説明する。
ｎ−形蓄積領域５におけるｎ形不純物濃度は、ｎ形ピラー領域２におけるｎ形不純物濃度と同じでも良いが、それよりも低いことが望ましい。こうすることで、空乏層が広がり難いｎ−形蓄積領域５により多くのキャリアを蓄積させることができ、電流値の変化をさらに小さくできる。
【００３９】
ｎ形ピラー領域２、ｐ形ピラー領域３、ｎ＋形バッファ領域４、及びｎ−形蓄積領域５のそれぞれにおける望ましい不純物濃度は、以下の通りである。なお、これらの半導体領域がｎ形不純物とｐ形不純物を含んでいる場合、それらの不純物が補償しあった後の正味の不純物濃度が以下の範囲であることが望ましい。
ｎ形ピラー領域２におけるｎ形不純物濃度は、１．０×１０１５ａｔｏｍ／ｃｍ３以上、１．０×１０１６ａｔｏｍ／ｃｍ３以下である。
ｐ形ピラー領域３におけるｐ形不純物濃度は、１．０×１０１５ａｔｏｍ／ｃｍ３以上、１．０×１０１６ａｔｏｍ／ｃｍ３以下である。
ｎ＋形バッファ領域４におけるｎ形不純物濃度は、２．０×１０１５ａｔｏｍ／ｃｍ３以上、２．０×１０１６ａｔｏｍ／ｃｍ３以下である。
ｎ−形蓄積領域５におけるｎ形不純物濃度は、５．０×１０１４ａｔｏｍ／ｃｍ３以上、５．０×１０１５ａｔｏｍ／ｃｍ３以下である。
【００４０】
また、ｎ−形蓄積領域５のＺ方向における厚さは、ｎ＋形バッファ領域４のＺ方向における厚さよりも、小さいことが望ましい。低濃度のｎ形半導体領域の厚さが小さい方が、半導体装置１００におけるオン抵抗を低減できるためである。
【００４１】
ｎ形ピラー領域２の少なくとも一部及びｐ形ピラー領域３の少なくとも一部には、重金属が添加されていても良い。又は、ｎ形ピラー領域２及びｐ形ピラー領域３を形成する際、ｎ形ピラー領域２の少なくとも一部及びｐ形ピラー領域３の少なくとも一部に荷電粒子を照射し、結晶欠陥を形成しても良い。これにより、ｎ形ピラー領域２及びｐ形ピラー領域３において、キャリアが消失するまでの時間（キャリアライフタイム）を短くできる。これらの領域におけるキャリアライフタイムが短縮されることで、空乏化され易い領域におけるキャリアの蓄積量を減少させることができる。これにより、リカバリー電流の大きさの変化をより小さくし、半導体装置１００によって発生するノイズをさらに小さくできる。なお、ｎ形ピラー領域２の少なくとも一部及びｐ形ピラー領域３の少なくとも一部に加えて、ｎ＋形バッファ領域４やｎ−形蓄積領域５に重金属の添加又は荷電粒子の照射が行われていても良い。
【００４２】
（第２実施形態）
図６は、第２実施形態に係る半導体装置を表す斜視断面図である。
図６に表した第２実施形態に係る半導体装置２００は、ｎ＋＋形ドレイン領域１とｎ形ピラー領域２との間にｎ＋形バッファ領域４及びｎ−形蓄積領域５が設けられていない点で、半導体装置１００と異なる。すなわち、半導体装置２００では、ｎ＋＋形ドレイン領域１とｐ形ピラー領域３との間にのみｎ＋形バッファ領域４及びｎ−形蓄積領域５が設けられている。ｐ形ピラー領域３、ｎ＋形バッファ領域４、及びｎ−形蓄積領域５は、Ｘ方向においてｎ形ピラー領域２と並んでいる。
【００４３】
ｎ＋＋形ドレイン領域１とｐ形ピラー領域３との間にｎ＋形バッファ領域４及びｎ−形蓄積領域５が設けられることで、空乏層の広がりを抑制し、且つ空乏層が広がり難い領域により多くのキャリアを蓄積させることができる。すなわち、第２実施形態によっても、第１実施形態と同様に、半導体装置２００によって発生するノイズを低減できる。
【００４４】
図７は、第２実施形態に係る半導体装置の製造工程を表す工程断面図である。
まず、ｎ＋＋形の半導体基板１ａを用意し、半導体基板１ａの上にｎ形半導体層２ａをエピタキシャル成長させる。図７（ａ）に表したように、ｎ形半導体層２ａに、Ｙ方向に延びるトレンチＴを複数形成する。トレンチＴは、底部にｎ形半導体層２ａの一部が残るように形成される。
【００４５】
トレンチＴの底部に少量のｐ形不純物をイオン注入する。トレンチＴの底部において、ｎ形半導体層２ａ中のｎ形不純物とｐ形不純物が補償し合い、ｎ−形半導体領域５ｂが形成される。続けて、トレンチＴを通して、ｎ−形半導体領域５ｂの表面にｎ形不純物をイオン注入する。これにより、図７（ｂ）に表したように、ｎ＋形半導体領域４ｂを形成する。ｎ＋形半導体領域４ｂ及びｎ−形半導体領域５ｂは、Ｘ方向において複数形成される。また、複数のｎ＋形半導体領域４ｂ及び複数のｎ−形半導体領域５ｂにより、ｎ形半導体層２ａが複数に分断され、複数のｎ形半導体層２ｂが形成される。
【００４６】
図３（ａ）に表した工程と同様の工程を行い、ｎ形半導体層２ｂ同士の間に、ｐ形半導体層３ａを形成する。その後、図３（ｂ）〜図４（ｂ）に表した工程と同様の工程を行うことで、半導体装置２００が製造される。
【００４７】
（第３実施形態）
図８は、第３実施形態に係る半導体装置を表す斜視断面図である。
図８に表した半導体装置３００は、半導体装置１００に比べて、ｐ形半導体領域８及びｐ−形半導体領域９をさらに有する。
【００４８】
ｐ形半導体領域８は、ｎ−形蓄積領域５中に設けられ、ｎ＋＋形ドレイン領域１とｐ形ピラー領域３との間に位置している。ｐ−形半導体領域９は、ｐ形ピラー領域３とｐ形半導体領域８との間に設けられ、ｐ形半導体領域８及びｐ形ピラー領域３と接続されている。ｐ−形半導体領域９は、ｎ＋形バッファ領域４とＸ方向において並んでいる。また、ｎ＋＋形ドレイン領域１とｐ形ピラー領域３との間には、ｐ−形半導体領域９に加えて、ｎ＋形バッファ領域４の一部が設けられている。
【００４９】
半導体装置３００では、ドレイン電極２１に正電圧が印加された際、ｎ＋形バッファ領域４とｐ−形半導体領域９との間の界面からＸ方向に広がる空乏層により、ｐ−形半導体領域９が空乏化される。また、ｐ形ピラー領域３とｎ＋形バッファ領域４との間の界面からＺ方向に向けた空乏層の広がりは、ｎ＋形バッファ領域４により抑制される。すなわち、第２実施形態によっても、第１実施形態と同様に、半導体装置２００によって発生するノイズを低減できる。
このように、ドレイン電極２１に正電圧が印加された際にその半導体領域が空乏化されれば、ｎ＋＋形ドレイン領域１とｐ形ピラー領域３との間に部分的にｐ形の半導体領域が設けられていても良い。
【００５０】
また、第３実施形態によれば、ｐ形半導体領域８がｎ−形蓄積領域５に突き出して配置されることにより、ソース電極２２に正電圧が印加された際、ｎ−形蓄積領域５により多くのキャリアを蓄積することができる。このため、ｎ−形蓄積領域５をより低濃度化しなくとも、より多くのキャリアを蓄積することができ、半導体装置３００のオン抵抗の上昇を抑制しつつ、ノイズをさらに低減することができる。
【００５１】
図９及び図１０は、第３実施形態に係る半導体装置の製造工程を表す工程断面図である。
まず、ｎ＋＋形の半導体基板１ａを用意する。図９（ａ）に表したように、半導体基板１ａの上にｎ−形半導体層５ａをエピタキシャル成長させる。ｎ−形半導体層５ａの上面に選択的にｐ形不純物をイオン注入し、図９（ｂ）に表したように、複数のｐ形半導体領域８ａを形成する。
【００５２】
ｐ形半導体領域８ａの上部同士の間にｎ形不純物をイオン注入する。これにより、図１０（ａ）に表したように、複数のｎ＋形半導体領域４ｂが形成される。このとき、ｐ形半導体領域８ａの上部同士の間の領域からｐ形半導体領域８ａの上部に向けてｎ形不純物が拡散し、ｐ−形半導体領域９ａが形成される。ｐ−形半導体領域９ａのＸ方向における長さは、ｐ形半導体領域８ａのＸ方向における長さよりも短い。
【００５３】
ｎ＋形半導体領域４ｂ及びｐ−形半導体領域９ａの上にｎ形半導体層をエピタキシャル成長させる。このｎ形半導体層を貫通する複数のトレンチを形成する。図３（ａ）に表した工程と同様の工程を行い、図１０（ｂ）に表したように、ｎ形半導体層２ｂ及びｐ形半導体層３ａを形成する。その後、図３（ｂ）〜図４（ｂ）に表した工程と同様の工程を行うことで、半導体装置３００が製造される。
【００５４】
なお、図８に表した例では、ｎ＋形バッファ領域４は、ｎ＋＋形ドレイン領域１とｎ形ピラー領域２との間及びｎ＋＋形ドレイン領域１とｐ形ピラー領域３の一部との間に設けられている。この例に限らず、ｎ＋形バッファ領域４は、ｎ＋＋形ドレイン領域１とｐ形ピラー領域３の一部との間にのみ設けられていても良い。すなわち、第２実施形態に係る半導体装置２００のように、ｐ形ピラー領域３、ｎ＋形バッファ領域４、及びｎ−形蓄積領域５が、Ｘ方向においてｎ形ピラー領域２と並び、そのｎ＋形バッファ領域４中及びｎ−形蓄積領域５中にそれぞれｐ−形半導体領域９及びｐ形半導体領域８が設けられていても良い。
【００５５】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【００５６】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００５７】
１ ｎ＋＋形ドレイン領域、  １ａ 半導体基板、  ２ ｎ形ピラー領域、  ２ａ、２ｂ ｎ形半導体層、  ３ ｐ形ピラー領域、  ３ａ ｐ形半導体層、  ４ ｎ＋形バッファ領域、  ４ａ ｎ＋形半導体層、  ４ｂ ｎ＋形半導体領域、  ５ ｎ−形蓄積領域、  ５ａ ｎ−形半導体層、  ５ｂ ｎ−形半導体領域、  ６ ｐ＋形ベース領域、  ６ａ ｐ＋形半導体領域、  ７ ｎ＋＋形ソース領域、  ７ａ ｎ＋＋形半導体領域、  ８ ｐ形半導体領域、  ８ａ ｐ形半導体領域、  ９ ｐ−形半導体領域、  ９ａ ｐ−形半導体領域、  １０ ゲート電極、  １０ａ 導電層、  １１ ゲート絶縁層、  １１ａ、１２ａ 絶縁層、  １２ａ 絶縁層、  ２１ ドレイン電極、  ２１ａ 金属層、  ２２ ソース電極、  ２２ａ 金属層、  １００、１００ｒ、２００、３００ 半導体装置、  ＯＰ 開口、  Ｔ トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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