(57)【要約】【課題】アバランシェ耐量を向上させることができる技術を提供する。【解決手段】半導体基板の一方の主面に設けられている第１主面電極と他方の主面に設けられている第２主面電極の間を電流が縦方向に流れる縦型の半導体装置であって、前記半導体基板は、トランジスタ構造が形成されている素子領域と、前記素子領域の周囲に位置する周辺領域と、に区画されており、前記半導体基板の前記素子領域は、前記半導体基板内に設けられているドリフト領域の厚みが薄く形成されている複数のアバランシェ降伏部を有しており、前記複数のアバランシェ降伏部が、前記素子領域内に亘って分散して配置されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板の一方の主面に設けられている第１主面電極と他方の主面に設けられている第２主面電極の間を電流が縦方向に流れる縦型の半導体装置であって、
前記半導体基板は、トランジスタ構造が形成されている素子領域と、前記素子領域の周囲に位置する周辺領域と、に区画されており、
前記半導体基板の前記素子領域は、前記半導体基板内に設けられているドリフト領域の厚みが薄く形成されている複数のアバランシェ降伏部を有しており、
前記複数のアバランシェ降伏部が、前記素子領域内に亘って分散して配置されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、半導体装置に関する。
【背景技術】
【０００２】
半導体基板の一方の主面に設けられている第１主面電極と他方の主面に設けられている第２主面電極の間を電流が縦方向に流れる縦型の半導体装置の開発が進められている。このような半導体装置の半導体基板は、トランジスタ構造が形成されている素子領域と、素子領域の周囲に位置する周辺領域と、に区画されている。半導体基板の素子領域には、トランジスタ構造の構成要素であるトレンチゲート部が設けられている。半導体基板の周辺領域には、例えば周辺耐圧構造が設けられている。
【０００３】
このような半導体装置では、スイッチング動作時のアバランシェ耐圧を向上させる技術の開発が望まれている。特許文献１は、素子領域と周辺領域の境界部分に、ドリフト領域の厚みを薄くしたアバランシェ降伏部（特許文献１では、「弱耐圧領域」という）を形成するとともに、そのアバランシェ降伏部の表面に設けられているトレンチゲート部のゲート絶縁膜の膜厚を厚くする技術を開示する。特許文献１の技術は、半導体基板内においてアバランシェ降伏が発生する領域をアバランシェ降伏部に限定することを特徴としている。これにより、アバランシェ降伏部でアバランシェ降伏が発生したとしても、そのアバランシェ降伏部の表面に設けられているゲート絶縁膜の膜厚が厚く形成されていることから、ゲート絶縁膜の破壊が抑制されるとしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１７−７９２９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術では、アバランシェ降伏部の表面に設けられているゲート絶縁膜の膜厚を厚くする必要がある。このため、このトレンチゲート部の閾値電圧が増加するという問題がある。このような閾値電圧の増加を顕在化しないようにするためには、アバランシェ降伏部の面積を小さくする必要がある。しかしながら、アバランシェ降伏部の面積を小さくすると、小面積のアバランシェ降伏部でアバランシェエネルギーを受け止める必要があり、アバランシェ耐量が低下してしまう。本明細書は、アバランシェ耐量を向上させることができる技術を提供する。
【課題を解決するための手段】
【０００６】
本明細書が開示する技術は、半導体基板の一方の主面に設けられている第１主面電極と他方の主面に設けられている第２主面電極の間を電流が縦方向に流れる縦型の半導体装置に適用され得る。本明細書が開示する半導体装置では、前記半導体基板が、トランジスタ構造が形成されている素子領域と、前記素子領域の周囲に位置する周辺領域と、に区画されている。前記半導体基板の前記素子領域は、前記半導体基板内に設けられているドリフト領域の厚みが薄く形成されている複数のアバランシェ降伏部を有している。前記複数のアバランシェ降伏部が、前記素子領域内に亘って分散して配置されている。
【０００７】
上記半導体装置では、スイッチング動作時にアバランシェ降伏が発生する場合、まずは前記複数のアバランシェ降伏部のいずれか１つでアバランシェ降伏が発生する。アバランシェ降伏が発生すると、そのアバランシェ降伏部の温度が上昇する。半導体は負の温度係数を有していることから、温度が上昇したアバランシェ降伏部の電流が減少する。すると次に、他のアバランシェ降伏部でアバランシェ降伏が発生する。その領域でも、温度が上昇して電流が減少する。すると次に、他のアバランシェ降伏部でアバランシェ降伏が発生する。このように、複数のアバランシェ降伏部でアバランシェ降伏が次々にリレーされる現象（カレントフィラメント）が生じる。上記半導体装置では、前記複数のアバランシェ降伏部が前記素子領域内に亘って分散して配置されているので、前記素子領域の全体でアバランシェエネルギーを受け止めることができる。これにより、上記半導体装置は、高いアバランシェ耐量を有することができる。なお、上記半導体装置では、表面のゲート構造を何ら限定するものではない。したがって、上記半導体装置では、閾値電圧の増加を抑制しながら、アバランシェ耐量を向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】本実施形態の半導体装置の平面図を模式的に示す。
【図２】本実施形態の半導体装置の素子領域の要部断面図の一例を模式的に示しており、図１のＩＩ−ＩＩ線に対応した断面である。
【図３】本実施形態の半導体装置の平面図を模式的に示しており、アバランシェ降伏部の位置を重ねて示している。
【図４】本実施形態の半導体装置の素子領域の要部断面図の他の一例を模式的に示しており、図１のＩＩ−ＩＩ線に対応した断面である。
【図５】本実施形態の半導体装置の素子領域の要部断面図の他の一例を模式的に示しており、図１のＩＩ−ＩＩ線に対応した断面である。
【図６】本実施形態の半導体装置の素子領域の要部断面図の他の一例を模式的に示しており、図１のＩＩ−ＩＩ線に対応した断面である。
【発明を実施するための形態】
【０００９】
図１に、本実施形態に係る半導体装置１の平面図を模式的に示す。半導体装置１は、半導体基板１０を用いて製造されている。半導体基板１０は、素子領域１０Ａと、素子領域１０Ａの周囲に位置する周辺領域１０Ｂに区画されている。この例では、一対の矩形状の素子領域１０Ａが半導体基板１０に区画されている。半導体基板１０の素子領域１０Ａには、後述するように、ＩＧＢＴ（Insulated Gate Bipolar Transistor）構造を構成するトランジスタ構造が形成されている。半導体基板１０のうちの素子領域１０Ａ以外の領域が周辺領域１０Ｂとして区画されている。周辺領域１０Ｂに対応する半導体基板１０内には、ガードリング等の周辺耐圧構造が形成されている。さらに、半導体基板１０の周辺領域１０Ｂ上には、複数の小信号パッド２６が設けられている。小信号パッド２６の種類としては、例えばゲート信号を入力するためのゲートパッド、温度センス信号を出力するための温度センスパッド及び電流センス信号を出力するための電流センスパッドが挙げられる。
【００１０】
図２に、図１のＩＩ−ＩＩ線に対応した断面図を模式的に示す。図２に示されるように、半導体装置１は、シリコン基板である半導体基板１０、半導体基板１０の裏面上に設けられているコレクタ電極２２、半導体基板１０の表面上に設けられているエミッタ電極２４、及び、半導体基板１０の表層部に設けられている複数のトレンチゲート部３０を備えている。なお、半導体基板１０の材料は、シリコンに代えて他の半導体（例えば、炭化珪素、窒化ガリウム）でもよい。
【００１１】
複数のトレンチゲート部３０の各々は、ゲート電極３２及びゲート絶縁膜３４を有している。ゲート電極３２は、ゲート絶縁膜３４によって半導体基板１０から絶縁されている。この例では、複数のトレンチゲート部３０の各々は、半導体基板１０の素子領域１０Ａにおいて、ｘ方向に沿って伸びているとともに、所定間隔を置いてｙ方向に沿って並んでいる。このように、複数のトレンチゲート部３０は、半導体基板１０の表面に対して直交する方向から見たときに（以下、「平面視したときに」という）、ストライプ状のレイアウトを有している。なお、複数のトレンチゲート部３０のレイアウトは特に限定されるものではない。この例に代えて、複数のトレンチゲート部３０は、平面視したときに格子状のレイアウトを有していてもよい。
【００１２】
半導体基板１０は、ｐ+型のコレクタ領域１１、ｎ型のバッファ領域１２、ｎ-型のドリフト領域１３、ｐ型のボディ領域１４、ｐ+型のボディコンタクト領域１５、及び、ｎ+型のエミッタ領域１６を有している。
【００１３】
コレクタ領域１１は、半導体基板１０の裏層部に配置されており、半導体基板１０の裏面に露出するように設けられている。コレクタ領域１１は、半導体基板１０の裏面を被覆するコレクタ電極２２にオーミック接触している。コレクタ領域１１は、イオン注入技術を利用して、半導体基板１０の裏面に向けてボロンをイオン注入し、半導体基板１０の裏層部に形成される。
【００１４】
バッファ領域１２は、コレクタ領域１１上に設けられており、コレクタ領域１１とドリフト領域１３の間に配置されており、ドリフト領域１３よりもｎ型不純物の濃度が濃い領域である。バッファ領域１２は、イオン注入技術を利用して、半導体基板１０の裏面に向けてリンをイオン注入して形成される。
【００１５】
ドリフト領域１３は、バッファ領域１２上に設けられており、バッファ領域１２とボディ領域１４の間に配置されている。ドリフト領域１３は、半導体基板１０内に他の半導体領域を形成した残部である。
【００１６】
ボディ領域１４は、ドリフト領域１３上に設けられており、半導体基板１０の表層部に配置されている。ボディ領域１４は、イオン注入技術を利用して、半導体基板１０の表面に向けてボロンをイオン注入し、半導体基板１０の表層部に形成される。
【００１７】
ボディコンタクト領域１５は、ボディ領域１４上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の表面に露出しており、ボディ領域１４よりもｐ型不純物の濃度が濃い領域である。ボディコンタクト領域１５は、エミッタ電極２４にオーミック接触している。これにより、ボディ領域１４は、ボディコンタクト領域１５を介してエミッタ電極２４に電気的に接続されている。ボディコンタクト領域１５は、イオン注入技術を利用して、半導体基板１０の表面に向けてボロンイオン注入し、半導体基板１０の表層部に形成される。
【００１８】
エミッタ領域１６は、ボディ領域１４上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の表面に露出している。エミッタ領域１６は、ボディ領域１４によってドリフト領域１３から隔てられているとともにトレンチゲート部３０の側面に接している。エミッタ領域１６は、エミッタ電極２４にオーミック接触している。エミッタ領域１６は、イオン注入技術を利用して、半導体基板１０の表面に向けてリンをイオン注入し、半導体基板１０の表層部に形成される。
【００１９】
図２に示されるように、半導体装置１では、半導体基板１０が複数のアバランシェ降伏部１００を有している。アバランシェ降伏部１００は、半導体基板１０に設けられているドリフト領域１３の厚みが、周囲のドリフト領域１３の厚みよりも薄く形成されている領域である。この例では、一部のバッファ領域１２が厚く形成されることにより、対応する位置のドリフト領域１３の厚みが薄く形成されている。このようにドリフト領域１３の厚みが薄く形成されたアバランシェ降伏部１００では、他の領域よりも耐圧が低下し、スイッチング動作時に優先的にアバランシェ降伏が発生するようになる。
【００２０】
図３に、半導体基板１０の素子領域１０Ａ内に配置されている複数のアバランシェ降伏部１００の位置を重ねて示す。ドットが施された領域が、半導体基板１０の素子領域１０Ａに形成されているアバランシェ降伏部１００の位置に対応している。図３に示されるように、複数のアバランシェ降伏部１００は、半導体基板１０の素子領域１０Ａ内に亘って分散して配置されている。この例では、複数のアバランシェ降伏部１００は、ｘ方向とｙ方向の各々に沿って等間隔で繰り返し配置されている。より詳細には、複数のアバランシェ降伏部１００は、半導体基板１０の素子領域１０Ａのうちのｘ方向の一方の端部、半導体基板１０の素子領域１０Ａのうちのｘ方向の他方の端部、さらに、これら両端部の間に複数個が配置されるように、半導体基板１０の素子領域１０Ａ内に分散して配置されている。さらに、複数のアバランシェ降伏部１００は、半導体基板１０の素子領域１０Ａのうちのｙ方向の一方の端部、半導体基板１０の素子領域１０Ａのうちのｙ方向の他方の端部、さらに、これら両端部の間に複数個が配置されるように、半導体基板１０の素子領域１０Ａ内に亘って分散して配置されている。
【００２１】
図２を参照し、アバランシェ降伏部１００をさらに詳細に説明する。ここで、トレンチゲート部３０のピッチを「Ｐ１」とする。トレンチゲート部３０のピッチＰ１は、トレンチゲート部３０の長手方向（ｘ方向）に直交する短手方向（ｙ方向）における単位セルの幅である。
【００２２】
アバランシェ降伏部１００の最小幅Ｗ１は、トレンチゲート部３０のピッチＰ１の２倍以上であり、且つ、１０倍以下である。アバランシェ降伏部１００の最小幅Ｗ１は、突出するバッファ領域１２の幅を用いて特定される。また、この例では、アバランシェ降伏部１００の最小幅Ｗ１として計測される方向が、トレンチゲート部３０の短手方向（ｙ方向）に一致する。なお、ｘ方向におけるアバランシェ降伏部１００の幅も、この最小幅Ｗ１と同一の長さであってもよい。アバランシェ降伏部１００の最小幅Ｗ１がトレンチゲート部３０のピッチＰ１の２倍以上であると、アバランシェ降伏部１００でアバランシェ降伏が発生したときに、トレンチゲート部３０の電界集中を抑えることができる。また、アバランシェ降伏部１００の最小幅Ｗ１がトレンチゲート部３０のピッチＰ１の１０倍以下であると、より多くのアバランシェ降伏部１００を半導体基板１０の素子領域１０Ａ内に分散して配置することができる。
【００２３】
隣り合うアバランシェ降伏部１００の間の最小長さＬ１は、トレンチゲート部３０のピッチＰ１の１０倍以上であり、且つ、２０倍以下である。アバランシェ降伏部１００間の最小長さＬ１は、隣り合って突出しているバッファ領域１２の共通の側面の間の長さを用いて特定される。この例では、アバランシェ降伏部１００間の最小長さＬ１として計測される方向が、トレンチゲート部３０の短手方向（ｙ方向）に一致する。なお、ｘ方向におけるアバランシェ降伏部１００間の長さも、この最小長さＬ１と同一の長さであってもよい。アバランシェ降伏部１００間の最小長さＬ１がトレンチゲート部３０のピッチＰ１の１０倍以上であると、アバランシェ降伏部１００でアバランシェ降伏が発生したときに、そのアバランシェ降伏部１００の発熱が他のアバランシェ降伏部１００に伝わるのを抑えることができる。これにより、後述するカレントフィラメントを効率的に生じさせることができる。また、アバランシェ降伏部１００間の最小長さＬ１がトレンチゲート部３０のピッチＰ１の２０倍以下であると、半導体基板１０の素子領域１０Ａに占めるアバランシェ降伏部１００の面積を十分に確保することができ、アバランシェ降伏時のアバランシェエネルギーを十分に受け止めることができる。
【００２４】
次に、半導体装置１の動作を説明する。トレンチゲート部３０のゲート電極３２の電位をゲート閾値より高い電位まで上昇させると、ドリフト領域１３とエミッタ領域１６を隔てる部分のボディ領域１４にチャネルが形成され、半導体装置１がターンオンする。一方、トレンチゲート部３０のゲート電極３２の電位をゲート閾値より低い電位まで下降させると、ドリフト領域１３とエミッタ領域１６を隔てる部分のボディ領域１４のチャネルが消失し、半導体装置１がターンオフする。このように、半導体装置１は、トレンチゲート部３０のゲート電極３２の電位に基づいて、コレクタ電極２２とエミッタ電極２４の間を縦方向に流れる電流を制御することができる。
【００２５】
半導体装置１がターンオフするときに、半導体基板１０内でアバランシェ降伏が発生する。半導体装置１では、半導体基板１０の素子領域１０Ａ内に複数のアバランシェ降伏部１００が設けられているので、まずこの複数のアバランシェ降伏部１００のいずれか１つでアバランシェ降伏が発生する。アバランシェ降伏が発生すると、そのアバランシェ降伏部１００の温度が上昇する。半導体は負の温度係数を有していることから、温度が上昇したアバランシェ降伏部１００の電流が減少する。すると次に、他のアバランシェ降伏部１００でアバランシェ降伏が発生する。その領域でも、温度が上昇して電流が減少する。すると次に、他のアバランシェ降伏部１００でアバランシェ降伏が発生する。このように、複数のアバランシェ降伏部１００でアバランシェ降伏が次々にリレーされる現象（カレントフィラメント）が生じる。半導体装置１では、複数のアバランシェ降伏部１００が半導体基板１０の素子領域１０Ａ内に亘って分散して配置されているので、素子領域１０Ａの全体でアバランシェエネルギーを受け止めることができる。これにより、半導体装置１は、高いアバランシェ耐量を有することができる。さらに、半導体装置１では、半導体基板１０の素子領域１０Ａ内に設けられている複数のトレンチゲート部３０は共通形状である。半導体装置１では、複数のアバランシェ降伏部１００が素子領域１０Ａ内に設けられていても、表面構造を変更する必要がない。このため、半導体装置１は、閾値電圧の増加を抑制しながら、アバランシェ耐量を向上させることができる。
【００２６】
図４に示す変形例の半導体装置２は、アバランシェ降伏部１００に対応した位置のコレクタ領域１１の膜厚が厚く形成されていることを特徴とする。これにより、バッファ領域１２の厚みが、半導体基板１０の素子領域１０Ａの全体に亘って概ね均一にすることができる。これにより、コレクタ領域１１からの正孔注入量が半導体基板１０の素子領域１０Ａの全体に亘って均一となり、半導体装置２がオンしているときにドリフト領域１３を流れる電流分布を均一とすることができる。
【００２７】
図５に示す変形例の半導体装置３は、アバランシェ降伏部１００に対応した位置のコレクタ電極の膜厚が厚く形成されていることを特徴とする。図４に示す半導体装置２のように、一部のコレクタ領域１１及び一部のバッファ領域１２の厚みを変更しようとすると、イオン注入用のマスクが複数必要となり、製造工数が多くなる。図５に示す半導体装置５では、アバランシェ降伏部１００に対応した位置の半導体基板１０の裏面にトレンチを予め形成しておくことで、コレクタ領域１１とバッファ領域１２をマスクなしで形成することができる。製造工数が大幅に削減される。
【００２８】
図６に示す変形例の半導体装置４は、ドリフト領域１３とボディ領域１４の間に、ドリフト領域１３よりもｎ型不純物の濃度が濃いバリア層１７が設けられていることを特徴とする。本明細書が開示する技術は、このようなバリア層１７を有する半導体装置４にも有用である。
【００２９】
上記実施形態では、半導体基板１０の素子領域１０ＡにＩＧＢＴ構造のみが形成されている例を例示した。この例に代えて、素子領域１０ＡにＩＧＢＴ構造とダイオード構造で構成された逆導通ＩＧＢＴ構造が形成されていてもよい。この場合、アバランシェ降伏部１００は、素子領域１０ＡのうちのＩＧＢＴ構造の範囲に形成される。また、素子領域１０ＡにＭＯＳＦＥＴ構造が形成されていてもよい。
【００３０】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３１】
１      ：半導体装置
１０    ：半導体基板
１１    ：コレクタ領域
１２    ：バッファ領域
１３    ：ドリフト領域
１４    ：ボディ領域
１５    ：ボディコンタクト領域
１６    ：エミッタ領域
２２    ：コレクタ電極
２４    ：エミッタ電極
３０    ：トレンチゲート部
３２    ：ゲート電極
３４    ：ゲート絶縁膜
１００  ：アバランシェ降伏部
【図１】
2020102540.tif 000003
【図２】
2020102540.tif 000004
【図３】
2020102540.tif 000005
【図４】
2020102540.tif 000006
【図５】
2020102540.tif 000007
【図６】
2020102540.tif 000008