(57)【要約】【課題】電源端子のノイズ電圧を十分に低減することができるようにした集積回路を提供する。【解決手段】集積回路１０は、第１〜第３回路ブロック１〜３を備え、それぞれ電流検出回路１ａ〜３ａにより電流が検出される。制御回路７は、電流検出回路１ａ〜３ａにより検出された電流値が、判定回路５により回路ブロック毎に設定された閾値電流値を超えると判定されると、その回路ブロックに対して遅延回路１ｂ〜３ｂにより基準クロックの位相を遅延させる。これにより、各回路ブロックで発生するノイズ電圧を分散して電源端子でのレベルを低減させることができる。【選択図】図１
2020119954.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路ブロックを備え基準クロックに基づいて動作する集積回路であって、
前記複数の回路ブロック（１、２、３）のそれぞれに流れる電流を検出する電流検出回路（１ａ、２ａ、３ａ）と、
前記電流検出回路により検出された前記複数の回路ブロック毎の電流値が前記複数の回路ブロック毎に設定された閾値電流値を超えるか否かを判定する判定回路（５）と、
前記複数の回路ブロックのそれぞれについて前記基準クロックの位相を遅延させる遅延回路（１ｂ、２ｂ、３ｂ）と、
前記複数の回路ブロックのうちで前記判定回路により前記閾値電流値を超えたと判定された回路ブロックについて前記遅延回路により前記基準クロックの位相を遅延させる制御回路（７）とを備えた集積回路。
【請求項２】
前記制御回路（７）は、前記複数の回路ブロックのうち前記遅延回路により前記基準クロックの位相を遅延させた前記回路ブロックについて、前記判定回路により判定が解除された場合には、前記遅延回路による前記基準クロックの位相の遅延を解除する請求項１に記載の集積回路。
【請求項３】
前記遅延回路（７）は、前記複数の回路ブロック毎に異なる長さの遅延時間が設定されている請求項１または２に記載の集積回路。
【請求項４】
前記閾値電流値は前記複数の回路ブロック毎に異なる値に設定され、
前記遅延回路は、前記複数の回路ブロック毎に設定された前記閾値電流値の大きさに応じて前記遅延時間が設定されている請求項３に記載の集積回路。
【請求項５】
前記遅延回路は、前記複数の回路ブロックのうちで前記判定回路により閾値電流値を超えたと判定された回路ブロックが複数存在する場合に、判定された前記回路ブロック毎に異なる遅延時間を設定する集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関する。
【背景技術】
【０００２】
集積回路は、ＣＭＯＳの回路ブロックが設けられるものでは、一般に、入力電圧の立ち上がり時と立ち下がり時のそれぞれで瞬時的にｐチャンネルＭＯＳトランジスタとｎチャンネルＭＯＳトランジスタとが同時にオン状態となるため、電源からグランドに貫通電流が流れることがある。このため、次式（１）で示される電源端子ノイズ電圧Ｖｘにより貫通電流が流れ、これがノイズ電圧の発生原因となっていた。
Ｖｘ＝Ｌ・ｄＩ／ｄｔ    …（１）
【０００３】
近年では、このような集積回路の電源端子に対してもＥＭＣ（Electro-Magnetic Compatibility）仕様として許容ノイズ電圧が規定されているので、これに対応できるようにノイズ電圧の発生を抑制することができる集積回路が要求されている。
【０００４】
この場合、複数個の回路ブロックを備えた集積回路では、回路ブロック毎に分配されるクロック信号の立ち上がりや立ち下がりのタイミングが同期すると、電源端子に同タイミングで大きな貫通電流が流れることがある。このため回路ブロック毎のノイズ電圧が小さい場合でも、結果として電源端子ノイズ電圧が大きくなり、許容ノイズ電圧を超過することがある。
【０００５】
このため、例えば従来では、例えば、デジタル・アナログ混載型集積回路において、アナログ回路用基準クロックとデジタル回路用基準クロックとの間に一定の位相ずらし時間を設定するようにしたものがある。これにより、デジタル処理回路から発生するノイズがアナログ処理回路動作に対して、影響を及ぼさないようにしている。
【０００６】
上記のものでは、位相ずらし回路によってクロック信号の位相をずらすことで、同タイミングで流れる電流量を低減することができるので、電源端子のノイズ電圧を低減することはできる。しかし、デジタル処理回路に対してアナログ処理回路のクロックの位相をずらすだけなので、電源端子のノイズ電圧を十分に低減するには対応できないという課題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−１６２２２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記事情を考慮してなされたもので、その目的は、電源端子のノイズ電圧を十分に低減することができるようにした集積回路を提供することにある。
【課題を解決するための手段】
【０００９】
請求項１に記載の集積回路は、複数の回路ブロックを備え基準クロックに基づいて動作する集積回路であって、前記複数の回路ブロック（１、２、３）のそれぞれに流れる電流を検出する電流検出回路（１ａ、２ａ、３ａ）と、前記電流検出回路により検出された前記複数の回路ブロック毎の電流値が前記複数の回路ブロック毎に設定された閾値電流値を超えるか否かを判定する判定回路（５）と、前記複数の回路ブロックのそれぞれについて前記基準クロックの位相を遅延させる遅延回路（１ｂ、２ｂ、３ｂ）と、前記複数の回路ブロックのうちで前記判定回路により前記閾値電流値を超えたと判定された回路ブロックについて前記遅延回路により前記基準クロックの位相を遅延させる制御回路（７）とを備えている。
【００１０】
上記構成を採用することにより、複数の回路ブロックが基準クロックに基づいて動作される状態では、電流検出回路により各回路ブロックに流れる電流が検出されている。制御回路は、判定回路により閾値電流値を超える電流値が検出された回路ブロックに対して、遅延回路にクロックの位相を遅延させる。これにより、クロックの立ち上がりや立ち下がりのタイミングで発生する急激に増加する電流に起因したノイズ電圧を、時間的に分散させることができるので、電源端子におけるノイズ電圧の大きさを低減することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態を示す電気的構成図
【図２】各回路ブロックの閾値電流値を示す図
【図３】各回路ブロックの位相遅延時間を示す図
【図４】タイムチャート
【図５】第２実施形態を示す各回路ブロックの位相遅延時間を示す図
【図６】タイムチャート
【図７】第３実施形態を示す回路ブロックの位相遅延時間を示す図
【図８】作用説明図
【図９】タイムチャート
【発明を実施するための形態】
【００１２】
（第１実施形態）
以下、本発明の第１実施形態について、図１〜図４を参照して説明する。
図１に示す集積回路１０は、ＣＭＯＳ回路により構成される回路ブロックが複数設けられ、外部から電源端子Ｐを介して内部に給電される。集積回路１０は、主な機能を実施するための複数の回路ブロックとして、例えば３個の回路ブロックが設けられる。これらは第１〜第３回路ブロック１、２、３として設けられる。なお、回路ブロックは３個に限らず、２個でも良いし４個以上設けるものでも良い。
【００１３】
第１〜第３回路ブロック１〜３は、電源端子Ｐから図１中太実線で示す電源ラインＰＬを介してそれぞれ動作電源が供給される。また、第１〜第３回路ブロック１〜３は、基準クロック回路４から出力される所定周波数の基準クロックＣｋ０が図１中実線の矢印で示すように位相遅延回路１ｂ〜３ｂを介して供給される。
【００１４】
上記構成において、第１〜第３回路ブロック１〜３は、電源ラインＰＬからの給電経路に電流検出回路１ａ〜３ａが設けられ、回路内に流れる電流値Ｉ１〜Ｉ３が検出されている。また、位相遅延回路１ｂ〜３ｂは、基準クロック回路４から供給される基準クロックＣｋ０を、制御回路７からの指示信号に応じて予めそれぞれに設定された遅延時間Ｔｄ１〜Ｔｄ３で遅延させることができ、それぞれクロックＣｋ１〜Ｃｋ３として第１〜第３回路ブロック１〜３に与える。
【００１５】
判定回路５は、３個の電流検出回路１ａ〜３ａにより検出される第１〜第３回路ブロック１〜３の電流値Ｉ１〜Ｉ３が入力される。また、判定回路５は、閾値電流設定回路６から、第１〜第３回路ブロック１〜３のそれぞれに対応して設定された閾値電流値Ｉｔｈ１〜Ｉｔｈ３のデータが入力される。
【００１６】
判定回路５は、第１〜第３回路ブロック１〜３のそれぞれの電流値Ｉ１〜Ｉ３を対応する閾値電流値Ｉｔｈ１〜Ｉｔｈ３と比較して、超えている場合には対応する判定信号Ｄ１〜Ｄ３を制御回路７に出力する。制御回路７は、位相遅延対象を選択して設定する機能を備えており、判定回路５から与えられる判定信号Ｄ１〜Ｄ３に応じて各位相遅延回路１ｂ、２ｂ、３ｂに対して位相遅延をさせるか否かを指示する。
【００１７】
なお、上記した閾値電流値Ｉｔｈ１〜Ｉｔｈ３の値は、図２に示すように、第１〜第３回路ブロック１〜３の限界電流値Ｉｍａｘの値に応じて設定される。限界電流値Ｉｍａｘは、回路ブロックを構成するＣＭＯＳ回路の素子数によって決まるもので、例えば、図２の場合では、第１回路ブロック１は、限界電流値Ｉｍａｘが４０ｍＡであり、これに対応して閾値電流値Ｉｔｈ１は３０ｍＡに設定される。同様に、第２回路ブロック２および３では、限界電流値Ｉｍａｘがそれぞれ５０ｍＡ、１０ｍＡであり、これらに対応して閾値電流値Ｉｔｈ１はそれぞれ４０ｍＡ、５ｍＡに設定される。
【００１８】
ここで、各回路ブロック１〜３における限界電流値Ｉｍａｘと閾値電流値Ｉｔｈ１〜Ｉｔｈ３の設定について説明する。各回路ブロック１〜３は、基本となるＣＭＯＳ回路を複数個（ｎ個）設ける構成とする。基本となるＣＭＯＳ回路は対となるｐチャンネル型およびｎチャンネル型のＭＯＳトランジスタであり、スイッチング動作ではいずれか一方がオン、他方がオフする構成である。
【００１９】
まず、電源端子Ｐでのノイズ電圧Ｖｘについて概算する。電源端子Ｐでのノイズ電圧Ｖｘは、前述の式（１）で決まる。
Ｖｘ＝Ｌ・ｄＩ／ｄｔ    …（１）
ここで、Ｖｘ:ノイズ電圧、Ｌ：インダクタンス、Ｉ:貫通電流である。
【００２０】
上記のインダクタンスＬは、集積回路（ＩＣ）のパッケージの寄生インダクタンス成分であり、ｄｔはクロックの立ち上がり時間である。例えば、Ｌ＝１０ｎＨ、ｄｔ＝５ｎｓ、許容電源端子のノイズ電圧Ｖｘが２００ｍＶであるとすると、式（１）から、貫通電流Ｉの変化量ｄＩは１００ｍＡとなる。
【００２１】
この場合、貫通電流Ｉは厳密に計算するのは難しいが、概略的には、次式（２）から推定することができる。
Ｉ＝ｎ（Ｃ・Ｖｃｃ）／ｔ    …（２）
ここで、Ｃ：ＣＭＯＳ回路の電源消費容量、ｎ：スイッチングするＣＭＯＳ回路の個数、Ｖｃｃ：電源電圧、ｔ：クロック信号の立ち上がり時間である。
【００２２】
上式（２）から、各回路ブロック１〜３の回路規模に応じて、貫通電流量が決まるので、それに応じて回路ブロック毎に供給される電流の上限値としてそれぞれに電流限界値Ｉｍａｘを割り振ることができる。
【００２３】
この場合、個別の限界電流値Ｉｍａｘをそれぞれの閾値電流値Ｉｔｈとして設定することもできるが、この実施形態では、限界電流値Ｉｍａｘよりも低めに閾値電流値Ｉｔｈを設定することで、許容された電源端子Ｐのノイズ電圧Ｖｘに到達する前に、クロックＣｋ０の位相遅延を設定することができるようにしている。
【００２４】
図３は、第１〜第３回路ブロック１〜３の位相遅延時間の設定値を示している。第１〜第３回路ブロック１〜３は、それぞれ回路ブロックに流れる電流Ｉが上記した閾値電流値Ｉｔｈ１〜Ｉｔｈ３を超えると、位相遅延時間Ｔｄ１〜Ｔｄ３が設定され、クロックＣｋ１〜Ｃｋ３のタイミングを遅延させる。ここで、各位相遅延時間Ｔｄ１〜Ｔｄ３は、異なる時間に設定されており、具体的には、例えばＴｄ１＜Ｔｄ２＜Ｔｄ３の関係を満たすように設定されている。また、設定する遅延時間Ｔｄ１〜Ｔｄ３は、第１〜第３回路ブロック１〜３において、遅延させた場合でも各回路ブロック１〜３の動作に支障を与えない範囲で動作できるように設定されたものである。
【００２５】
次に、上記構成の作用について図４のタイムチャートも参照して説明する。
まず、図４（ａ）に示すように、基準クロック回路４から出力される基準クロックＣｋ０は、立ち上がりタイミングおよび立ち下がりタイミングｔ０、ｔ１、・・・のように所定周期（ｔ２−ｔ０）でハイレベルとローレベルとが交互に出力される。３つの位相遅延回路１ｂ、２ｂ、３ｂは、基準クロック回路４から与えられる基準クロックＣｋ０を、それぞれクロックＣｋ１、Ｃｋ２、Ｃｋ３として第１回路ブロック１、第２回路ブロック２、第３回路ブロック３に与える。
【００２６】
この場合、位相遅延回路１ｂ、２ｂ、３ｂは、制御回路７から位相遅延の指示信号が与えられていない状態では、基準クロックＣｋ０をそのままクロックＣｋ１、Ｃｋ２、Ｃｋ３としてそれぞれ第１回路ブロック１、第２回路ブロック２、第３回路ブロック３に出力している。
【００２７】
まず、時刻ｔ０では、図４（ｂ）、（ｄ）、（ｆ）に示すように、３つの位相遅延回路１ｂ〜３ｂからは、第１〜第３回路ブロック１〜３に対して、遅延時間が設定されないクロックＣｋ１〜Ｃｋ３が出力される。これにより、図４（ｃ）、（ｅ）、（ｇ）に示すように、第１〜第３回路ブロック１〜３は、各クロックＣｋ１〜Ｃｋ３に同期して動作し、立ち上がりの時刻ｔ０および立ち下がりの時刻ｔ１で貫通電流が流れる。
【００２８】
このとき、第１〜第３回路ブロック１〜３に流れる電流の電流値Ｉ１〜Ｉ３は、それぞれ電流検出回路１ａ〜３ａにより検出され、判定回路５に出力される。この場合、第１〜第３回路ブロック１〜３に流れる電流値Ｉ１〜Ｉ３は、時刻ｔ０およびｔ１で貫通電流が流れ、動作状態では回路の動作態様に応じたレベルの電流が流れる。判定回路５は、各電流値Ｉ１〜Ｉ３をそれぞれの閾値電流値Ｉｔｈ１〜Ｉｔｈ３と比較して、超えている場合には判定信号Ｄ１〜Ｄ３を制御回路７に出力する。
【００２９】
図４（ｃ）、（ｅ）、（ｇ）に示すように、これらの時点ｔ０からｔ１の間では、まだ電流値Ｉ１〜Ｉ３が閾値電流値Ｉｔｈ１〜Ｉｔｈ３以下であるので、制御回路７は、位相遅延回路１ｂ〜３ｂに対して遅延指示の信号を出力しない。これにより、次の基準クロックＣｋ０の立ち上がり時刻ｔ２では、位相遅延回路１ｂ〜３ｂは、遅延させずにクロックＣｋ１〜Ｃｋ３をそれぞれ第１〜第３回路ブロック１〜３に出力する。
【００３０】
次に、時刻ｔ２になって第１回路ブロック１の動作状態が変化して電流Ｉ１が閾値電流値Ｉｔｈ１を超えて流れた場合は、判定回路５から判定信号Ｄ１が制御回路７に出力される。これにより、制御回路７は、次に基準クロックＣｋ０が立ち上がる時刻ｔ４に、第１回路ブロック１のクロックＣｋ１の位相が遅延するように位相遅延回路１ｂに指示信号を与える。
【００３１】
これにより、位相遅延回路１ｂは、第１回路ブロック１へのクロックＣｋ１の位相を、基準クロックＣｋ０から予め設定されている遅延時間Ｔｄ１だけ位相を遅延させたクロック信号として出力する。この結果、第１回路ブロック１は、時刻ｔ４から遅延時間Ｔｄ１だけ遅延させたクロックＣｋ１により駆動され、第２回路ブロック２および第３回路ブロック３は、時刻ｔ４で立ち上がるクロックＣｋ２およびＣｋ３で駆動される。
【００３２】
この結果、時刻ｔ４では、第２回路ブロック２および第３回路ブロック３が動作され、時刻ｔ４から遅延時間Ｔｄ１だけ遅延された時刻ｔ４ａに第１回路ブロック１が動作される。これによって、図４（ｈ）に示すように、電源端子Ｐでのノイズ電圧Ｖｘは、発生タイミングが分散されることで閾値電圧Ｖｘｔｈを超えることなく動作することができるようになる。
【００３３】
次に、図４（ｅ）に示すように、時刻ｔ４で、第２回路ブロック２の電流値Ｉ２も閾値電流値Ｉｔｈ２を超える場合について説明する。時刻ｔ４の時点では第２回路ブロック２および第３回路ブロック３の貫通電流が重なって流れるが、第３回路ブロック３の貫通電流は時刻ｔ４ａであるから、ノイズ電圧Ｖｘは閾値電圧Ｖｘｔｈを超えることはない。
【００３４】
この状態で、制御回路７は、判定回路５から第２回路ブロック２の電流値Ｉ２が閾値電流値Ｉｔｈ２を超えたことを示す検出信号Ｄ２が入力されるので、次に基準クロックＣｋ０が立ち上がる時刻ｔ６に、第２回路ブロック２のクロックＣｋ２の位相が遅延するように位相遅延回路２ｂに指示信号を与える。
【００３５】
これにより、位相遅延回路２ｂは、第２回路ブロック２へのクロックＣｋ２の位相を、基準クロックＣｋ０から予め設定されている遅延時間Ｔｄ２だけ位相を遅延させたクロック信号として出力する。この結果、第１回路ブロック１は、時刻ｔ６から遅延時間Ｔｄ１だけ遅延させたクロックＣｋ１により駆動され、第２回路ブロック２は、時刻ｔ６から遅延時間Ｔｄ２だけ遅延させたクロックＣｋ２により駆動され、第３回路ブロック３は、時刻ｔ６で立ち上がるクロックＣｋ３で駆動される。
【００３６】
この結果、時刻ｔ６では、第３回路ブロック３が動作され、時刻ｔ６から遅延時間Ｔｄ１だけ遅延された時刻ｔ６ａに第１回路ブロック１が動作され、さらに時刻ｔ６から遅延時間Ｔｄ２だけ遅延された時刻ｔ６ｂに第２回路ブロック２が動作される。これによって、図４（ｈ）に示すように、電源端子Ｐでのノイズ電圧Ｖｘは、発生タイミングが分散されることで閾値電圧Ｖｘｔｈを超えることなく動作することができるようになる。
【００３７】
また、時刻ｔ６では、図４（ｃ）に示しているように、第１回路ブロック１の動作状態が変化して電流値Ｉ１が減少し、閾値電流値Ｉｔｈ１以下となっている場合について説明する。
【００３８】
制御回路７は、判定回路５から第１回路ブロック１の電流値Ｉ１が閾値電流値Ｉｔｈ１を超えたことを示す検出信号Ｄ１が停止されるので、次に基準クロックＣｋ０が立ち上がる時刻ｔ８に、第１回路ブロック１のクロックＣｋ１の位相遅延を解除して基準クロックＣｋ０と同位相となるように位相遅延回路１ｂに指示信号を解除する。
【００３９】
これにより、位相遅延回路１ｂは、第１回路ブロック１へのクロックＣｋ１の位相は、遅延を解除して基準クロックＣｋ０と同位相としたクロック信号として出力する。この結果、第１回路ブロック１および第３回路ブロック３は、時刻ｔ８で立ち上がるクロックＣｋ１、Ｃｋ３により駆動され、第２回路ブロック２は、時刻ｔ８から遅延時間Ｔｄ２だけ遅延させたクロックＣｋ２により駆動される。
【００４０】
この結果、時刻ｔ８では、第１回路ブロック１および第３回路ブロック３が動作され、時刻ｔ８から遅延時間Ｔｄ２だけ遅延された時刻ｔ８ｂに第２回路ブロック２が動作される。これによって、図４（ｈ）に示すように、電源端子Ｐでのノイズ電圧Ｖｘは、発生タイミングが分散されることで閾値電圧Ｖｘｔｈを超えることなく動作することができるようになる。
【００４１】
このような第１実施形態では、第１〜第３回路ブロック１〜３のそれぞれに、電流検出回路１ａ〜３ａを設けるとともに、位相遅延回路１ｂ〜３ｂを設けた。そして、判定回路５により電流検出回路１ａ〜３ａにより検出される電流値Ｉ１〜Ｉ３のうち、閾値電流値Ｉｔｈ１〜Ｉｔｈ３を超える回路ブロックに対して、制御回路７により基準クロックＣｋ０を位相遅延させるように対応する遅延時間Ｔｄ１〜Ｔｄ３を設定する構成とした。
【００４２】
これにより、クロックＣｋ１〜Ｃｋ３の立ち上がりあるいは立ち下がりで発生する貫通電流を同時に流れないようにすることができ、電源端子Ｐにおけるノイズ電圧Ｖｘを所定レベルよりも低減させることができる。
【００４３】
また、上記のように構成したので、複数の回路ブロック毎に与えるクロックを常時位相遅延させる従来方式において発生する不具合を回避することができる。すなわち、従来方式では、設定する位相遅延の時間が増え、クロックに合わせて回路が信号処理するためのマージン時間を削ることになり、誤動作に対するロバスト性を低下させる。これに対して、本実施形態では、不要な時は位相遅延を停止することで、ノイズを低減しつつ回路の信号処理に対するロバスト性を確保することができる。
【００４４】
（第２実施形態）
図５および図６は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。第１実施形態では遅延時間の設定を第１回路ブロック１〜３に対して、それぞれＴｄ１〜Ｔｄ３として割り当てるようにしたが、この実施形態では、遅延時間を閾値電流値Ｉｔｈ１〜Ｉｔｈ３の大きさと対応付けるように設定している。
【００４５】
すなわち、図５は第１〜第３回路ブロック１〜３の位相遅延時間の設定値を示している。位相遅延時間Ｔｄ１〜Ｔｄ３の値や大小関係は第１実施形態と同じであるが、各位相遅延回路１ｂ〜３ｂへの割り当てを異なるようにしている。
【００４６】
ここで、各位相遅延時間Ｔｄ１〜Ｔｄ３は、異なる時間に設定されており、具体的には、例えばＴｄ１＜Ｔｄ２＜Ｔｄ３の関係を満たすように設定されている。また、設定する遅延時間Ｔｄ１〜Ｔｄ３は、第１〜第３回路ブロック１〜３において、遅延させた場合でも各回路ブロック１〜３の動作に支障を与えない範囲で動作できるように設定されたものである。
【００４７】
具体的な設定方法としては、閾値電流値Ｉｔｈ１〜Ｉｔｈ３のうち、値が小さい回路ブロックの順に、短い遅延時間を設定している。ここでは、例えば第３回路ブロック３の閾値電流値Ｉｔｈ３が５ｍＡと最も小さく、第２回路ブロック２の閾値電流値Ｉｔｈ２が４０ｍＡと最も大きい。そこで、第３回路ブロック３に対して最も短い位相遅延時間Ｔｄ１を位相遅延回路３ｂに設定し、第２回路ブロック２に対して最も長い位相遅延時間Ｔｄ３を位相遅延回路２ｂに設定し、第１回路ブロック１に対して残りの位相遅延時間Ｔｄ２を位相遅延回路１ｂに設定している。
【００４８】
これにより、大きな電流が流れる可能性が高い第２回路ブロック２の位相を大きくずらすことで、他の回路ブロック１、３が起因となり発生する電源端子ノイズ電圧と重畳する可能性を低減することができる。
【００４９】
次に、上記構成の作用について図６のタイムチャートも参照して説明する。
ここでは、回路ブロック１〜３に流れる電流値Ｉ１〜Ｉ３が閾値電流値Ｉｔｈ１〜Ｉｔｈ３を超えて流れるケースについては、第１実施形態と同様の時刻で発生することを想定している。
【００５０】
前述と同様に時刻ｔ０からの動作が開始した後、図６（ｃ）に示すように、時刻ｔ２で第１回路ブロック１の電流値Ｉ１が閾値電流値Ｉｔｈ１を超えると、判定回路５から判定信号Ｄ１が制御回路７に出力される。制御回路７は、次に基準クロックＣｋ０が立ち上がる時刻ｔ４に、第１回路ブロック１のクロックＣｋ１の位相が遅延時間Ｔｄ２だけ遅延するように位相遅延回路１ｂに指示信号を与える。
【００５１】
これにより、第１回路ブロック１は、時刻ｔ４から遅延時間Ｔｄ２だけ遅延させたクロックＣｋ１により駆動され、第２回路ブロック２および第３回路ブロック３は、時刻ｔ４で立ち上がるクロックＣｋ２およびＣｋ３で駆動される。
【００５２】
この結果、時刻ｔ４では、第２回路ブロック２および第３回路ブロック３が動作され、時刻ｔ４から遅延時間Ｔｄ２だけ遅延された時刻ｔ４ｂに第１回路ブロック１が動作される。これによって、図６（ｈ）に示すように、電源端子Ｐでのノイズ電圧Ｖｘは、発生タイミングが分散されることで閾値電圧Ｖｘｔｈを超えることなく動作することができるようになる。
【００５３】
次に、図６（ｅ）に示すように、時刻ｔ４で、第２回路ブロック２の電流値Ｉ２も閾値電流値Ｉｔｈ２を超える場合には、制御回路７は、判定回路５から第２回路ブロック２の電流値Ｉ２が閾値電流値Ｉｔｈ２を超えたことを示す検出信号Ｄ２が入力される。制御回路７は、次に基準クロックＣｋ０が立ち上がる時刻ｔ６に、第２回路ブロック２のクロックＣｋ２の位相が遅延時間Ｔｄ３だけ遅延するように位相遅延回路２ｂに指示信号を与える。
【００５４】
これにより、位相遅延回路２ｂは、第２回路ブロック２へのクロックＣｋ２の位相を、基準クロックＣｋ０から予め設定されている遅延時間Ｔｄ３だけ位相を遅延させたクロック信号として出力する。この結果、第１回路ブロック１は、時刻ｔ６から遅延時間Ｔｄ２だけ遅延させたクロックＣｋ１により時刻ｔ６ｂで駆動され、第２回路ブロック２は、時刻ｔ６から遅延時間Ｔｄ２だけ遅延させたクロックＣｋ２により時刻ｔ６ｃで駆動され、第３回路ブロック３は、時刻ｔ６で立ち上がるクロックＣｋ３で駆動される。
【００５５】
この結果、時刻ｔ６では、第３回路ブロック３が動作され、時刻ｔ６から遅延時間Ｔｄ２だけ遅延された時刻ｔ６ｂに第１回路ブロック１が動作され、さらに時刻ｔ６から遅延時間Ｔｄ３だけ遅延された時刻ｔ６ｃに第２回路ブロック２が動作される。これによって、図６（ｈ）に示すように、電源端子Ｐでのノイズ電圧Ｖｘは、発生タイミングが分散されることで閾値電圧Ｖｘｔｈを超えることなく動作することができるようになる。
【００５６】
時刻ｔ６では、図６（ｃ）に示しているように、第１回路ブロック１の動作状態が変化して電流値Ｉ１が減少し、閾値電流値Ｉｔｈ１以下となるので、判定回路５からの検出信号Ｄ１の出力が停止される。これにより、制御回路７は、次に基準クロックＣｋ０が立ち上がる時刻ｔ８に、第１回路ブロック１のクロックＣｋ１の位相遅延を解除して基準クロックＣｋ０と同位相となるように位相遅延回路１ｂに指示信号を解除する。
【００５７】
これにより、位相遅延回路１ｂは、第１回路ブロック１へのクロックＣｋ１の位相は、遅延を解除して基準クロックＣｋ０と同位相としたクロック信号として出力する。この結果、第１回路ブロック１および第３回路ブロック３は、時刻ｔ８で立ち上がるクロックＣｋ１、Ｃｋ３により駆動され、第２回路ブロック２は、時刻ｔ８から遅延時間Ｔｄ３だけ遅延させたクロックＣｋ２により時刻ｔ８ｃで駆動される。
【００５８】
これによって、図６（ｈ）に示すように、電源端子Ｐでのノイズ電圧Ｖｘは、発生タイミングが分散されることで閾値電圧Ｖｘｔｈを超えることなく動作することができるようになる。
【００５９】
このような第２実施形態によっても第１実施形態と同様の効果を得ることができる。また、閾値電流値が大きい回路ブロックのクロックを長い位相遅延時間で設定するので、他の回路ブロックが発生する電源端子ノイズ電圧Ｖｘと重畳する可能性をより低減することができる。
【００６０】
（第３実施形態）
図７から図９は第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。第１実施形態では遅延時間の設定を第１回路ブロック１〜３に対して、それぞれＴｄ１〜Ｔｄ３として割り当てるようにしたが、この実施形態では、制御回路７は、遅延時間を回路ブロック毎に個別に設定するのではなく、回路ブロックに設定されている閾値電流値Ｉｔｈを超えたものに対して順次遅延時間Ｔｄ１〜Ｔｄ３を割り当てて設定する構成である。
【００６１】
すなわち、図７は、第１〜第３回路ブロック１〜３のうちで検出された電流値Ｉ１〜Ｉ３が閾値電流値Ｉｔｈ１〜Ｉｔｈ３を超えた個数に対してクロックのうち遅延時間を設定する例を示している。閾値電流値を超過した回路ブロック数がゼロの場合は、クロックの遅延時間の設定はない。なお、位相遅延時間Ｔｄ１〜Ｔｄ３の値は、Ｔｄ１が基準となり、Ｔｄ２はＴｄ１の２倍の時間、Ｔｄ３はＴｄ１の３倍の時間となるように設定する。
【００６２】
制御回路７は、閾値電流値を超過した回路ブロック数が１個の場合に、その回路ブロックに対してクロックの遅延時間をＴｄ１に設定する。また、制御回路７は、閾値電流値を超過した回路ブロック数が１個増加して２個になった場合は、新たに超過した回路ブロックの遅延時間をＴｄ２に設定する。同様に、制御回路７は、閾値電流値を超過した回路ブロック数が３個になった場合には、新たに超過した回路ブロックの遅延時間をＴｄ３に設定する。
【００６３】
また、逆に、制御回路７は、閾値電流値を超過した回路ブロック数が３個から２個になった場合には、設定している回路ブロックにかかわらず遅延時間Ｔｄ３の設定を止めて、残りの回路ブロックについて遅延時間をＴｄ１およびＴｄ２として設定する。そして、制御回路７は、閾値電流値を超過した回路ブロック数が２個から１個になった場合には、設定している回路ブロックにかかわらず遅延時間Ｔｄ２の設定を止めて、残りの回路ブロックについて遅延時間をＴｄ１に設定する。
【００６４】
図８は、上記した回路ブロックのクロックに対する遅延時間の設定の例を示している。第１〜第３回路ブロック１〜３を個別に特定することなく任意の回路ブロックＡ〜Ｃとして説明する。図８（ａ）〜（ｃ）は回路ブロックＡ〜ＣのクロックＣｋａ〜Ｃｋｃを示している。
【００６５】
いま、時刻ｔ０のクロック周期で、２個の回路ブロックＢ、Ｃが閾値電流超過であるとすると、回路ブロックＢに遅延時間Ｔｄ１を設定したクロックＣｋｂが与えられ、回路ブロックＣに遅延時間Ｔｄ２を設定したクロックＣｋｃが与えられる。これにより、回路ブロックＢおよびＣの貫通電流による電流値ＩＢおよびＩＣに起因して発生するノイズ電圧Ｖｘは時間的に分散される。
【００６６】
続いて、時刻ｔ１のクロック周期で、２個の回路ブロックＢ、Ｃのうち、回路ブロックＢが閾値電流よりも低い電流値ＩＢとなり、回路ブロックＣだけが閾値電流超過となった場合を想定する。この時点では、まだ回路ブロックＢに遅延時間Ｔｄ１を設定したクロックＣｋｂが与えられ、回路ブロックＣに遅延時間Ｔｄ２を設定したクロックＣｋｃが与えられる。そして、制御回路７は、次の時刻ｔ２のクロック周期で回路ブロックＢに対する遅延時間の設定を解除させる。
【００６７】
次に、時刻ｔ２のクロック周期で、回路ブロックＢに対する遅延時間Ｔｄ１の設定を解除し、基準クロックと同じクロックＣｋｂで動作させ、回路ブロックＣに遅延時間Ｔｄ２に代えて遅延時間Ｔｄ１を設定したクロックＣｋｃが与えられる。
【００６８】
これにより、回路ブロックＡおよびＢは遅延のないクロックＣｋａ、Ｃｋｂが与えられ、回路ブロックＣに遅延時間Ｔｄ１を設定したクロックＣｋｃが与えられる。これにより、回路ブロックＣの貫通電流による電流値ＩＣに起因して発生するノイズ電圧Ｖｘは時間的に分散される。
【００６９】
図９のタイムチャートは、上記の動作の具体例を示している。
ここでは、回路ブロック１〜３に流れる電流値Ｉ１〜Ｉ３が閾値電流値Ｉｔｈ１〜Ｉｔｈ３を超えて流れるケースについては、第１実施形態と同様の時刻で発生することを想定している。
【００７０】
前述と同様に時刻ｔ０からの動作が開始した後、図９（ｃ）に示すように、時刻ｔ２で第１回路ブロック１の電流値Ｉ１が閾値電流値Ｉｔｈ１を超えると、判定回路５から判定信号Ｄ１が制御回路７に出力される。制御回路７は、この時点で、図９（ｈ）に示すように、閾値電流超過の回路ブロック数が１個であると判断して対象となる第１回路ブロック１に遅延時間Ｔｄ１を割り当てる。そして、制御回路７は、次に基準クロックＣｋ０が立ち上がる時刻ｔ４に、第１回路ブロック１のクロックＣｋ１の位相が遅延時間Ｔｄ１だけ遅延するように位相遅延回路１ｂに指示信号を与える。
【００７１】
これにより、第１回路ブロック１は、時刻ｔ４から遅延時間Ｔｄ１だけ遅延させたクロックＣｋ１により駆動され、第２回路ブロック２および第３回路ブロック３は、時刻ｔ４で立ち上がるクロックＣｋ２およびＣｋ３で駆動される。
【００７２】
この結果、時刻ｔ４では、第２回路ブロック２および第３回路ブロック３が動作され、時刻ｔ４から遅延時間Ｔｄ２だけ遅延された時刻ｔ４ｂに第１回路ブロック１が動作される。これによって、図９（ｉ）に示すように、電源端子Ｐでのノイズ電圧Ｖｘは、発生タイミングが分散されることで閾値電圧Ｖｘｔｈを超えることなく動作することができるようになる。
【００７３】
次に、図９（ｅ）に示すように、時刻ｔ４で、第２回路ブロック２の電流値Ｉ２も閾値電流値Ｉｔｈ２を超える場合には、制御回路７は、判定回路５から第２回路ブロック２の電流値Ｉ２が閾値電流値Ｉｔｈ２を超えたことを示す検出信号Ｄ２が入力される。制御回路７は、この時点で、図９（ｈ）に示すように、閾値電流超過の回路ブロック数が２個に増えたと判断して新たに対象となる第２回路ブロック２に遅延時間Ｔｄ２を割り当てる。制御回路７は、次に基準クロックＣｋ０が立ち上がる時刻ｔ６に、第２回路ブロック２のクロックＣｋ２の位相が遅延時間Ｔｄ２だけ遅延するように位相遅延回路２ｂに指示信号を与える。
【００７４】
これにより、位相遅延回路２ｂは、第２回路ブロック２へのクロックＣｋ２の位相を、基準クロックＣｋ０から予め設定されている遅延時間Ｔｄ２だけ位相を遅延させたクロック信号として出力する。この結果、第１回路ブロック１は、時刻ｔ６から遅延時間Ｔｄ２だけ遅延させたクロックＣｋ１により時刻ｔ６ｂで駆動され、第２回路ブロック２は、時刻ｔ６から遅延時間Ｔｄ２だけ遅延させたクロックＣｋ２により時刻ｔ６ｃで駆動され、第３回路ブロック３は、時刻ｔ６で立ち上がるクロックＣｋ３で駆動される。
【００７５】
この結果、時刻ｔ６では、第３回路ブロック３が動作され、時刻ｔ６から遅延時間Ｔｄ１だけ遅延された時刻ｔ６ａに第１回路ブロック１が動作され、さらに時刻ｔ６から遅延時間Ｔｄ２だけ遅延された時刻ｔ６ｂに第２回路ブロック２が動作される。これによって、図９（ｉ）に示すように、電源端子Ｐでのノイズ電圧Ｖｘは、発生タイミングが分散されることで閾値電圧Ｖｘｔｈを超えることなく動作することができるようになる。
【００７６】
時刻ｔ６から遅延時間Ｔｄ１が経過した時刻ｔ６ａでは、図９（ｃ）に示しているように、第１回路ブロック１の動作状態が変化して電流値Ｉ１が減少し、閾値電流値Ｉｔｈ１以下となるので、判定回路５からの検出信号Ｄ１の出力が停止される。制御回路７は、この時点で、図９（ｈ）に示すように、閾値電流超過の回路ブロック数が１個に減少したと判断し、第１回路ブロック１に対する遅延時間Ｔｄ１の割り当てを停止し、且つ、第２回路ブロック２に割り当てていた遅延時間Ｔｄ２に代えて新たに遅延時間Ｔｄ１を割り当てる。
【００７７】
これにより、制御回路７は、次に基準クロックＣｋ０が立ち上がる時刻ｔ８に、第１回路ブロック１のクロックＣｋ１の位相遅延を解除して基準クロックＣｋ０と同位相となるように位相遅延回路１ｂに対する指示信号を解除する。また、制御回路７は、次に基準クロックＣｋ０が立ち上がる時刻ｔ８に、第２回路ブロック２のクロックＣｋ２の遅延時間Ｔｄ２を解除するとともに、新たにクロックＣｋ２の位相が遅延時間Ｔｄ１だけ遅延するように位相遅延回路２ｂに指示信号を与える。
【００７８】
これにより、位相遅延回路１ｂは、第１回路ブロック１へのクロックＣｋ１の位相は、遅延を解除して基準クロックＣｋ０と同位相としたクロック信号として出力する。また、位相遅延回路２ｂは、第２回路ブロック２へのクロックＣｋ２の位相を遅延時間Ｔｄ１だけ遅延させるクロックに変更設定する。
【００７９】
この結果、第１回路ブロック１および第３回路ブロック３は、時刻ｔ８で立ち上がるクロックＣｋ１、Ｃｋ３により駆動され、第２回路ブロック２は、時刻ｔ８から遅延時間Ｔｄ１だけ遅延させたクロックＣｋ２により時刻ｔ８ａで駆動される。
【００８０】
これによって、図６（ｉ）に示すように、電源端子Ｐでのノイズ電圧Ｖｘは、発生タイミングが分散されることで閾値電圧Ｖｘｔｈを超えることなく動作することができるようになる。
【００８１】
このような第３実施形態によっても第１実施形態と同様の効果を得ることができる。
また、第３実施形態によれば、回路ブロック数が多い場合でも、位相遅延を行う対象となる回路ブロックについて順次遅延時間Ｔｄ１、Ｔｄ２と割り当てるので、遅延時間が大きくずれる回路ブロックの動作を少なくした動作を行わせることができる。
【００８２】
（他の実施形態）
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
【００８３】
上記各実施形態では、複数の回路ブロックとして、３個の回路ブロック１〜３を設ける構成の場合で説明したが、これに限らず、回路ブロックの個数は２個でも良いし４個以上設けるものでも良い。
閾値電流値Ｉｔｈの設定は、限界電流値Ｉｍａｘ以下であれば、適宜のレベルに設定することができる。
【００８４】
遅延時間の設定は、同時に電流値が閾値電流値を超えることが起こりにくい複数の回路ブロックが存在する場合にはこれらに同じ遅延時間を設定することもできる。
集積回路は、実施形態で示したＣＭＯＳ回路による回路ブロック以外に、他の回路あるいは回路ブロックが共存する構成のものでも良い。
電流検出回路は、判定回路と一体的な構成とすることもでき、直接的に電流値そのものを検出するのではなく、直接的に閾値電流値と比較して判定結果を出力する構成としても良い。
【００８５】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【００８６】
図面中、１〜３は第１〜第３回路ブロック（複数の回路ブロック）、１ａ〜３ａは電流検出回路、１ｂ〜３ｂは位相遅延回路（遅延回路）、４は基準クロック回路、５は判定回路、６は閾値電流設定回路、７は制御回路、１０は集積回路である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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