(57)【要約】【課題】容易な方法でミラー容量比を低減した半導体装置を製造できる製造方法を提供する。【解決手段】ドリフト層１３を有する基板１００を用意することと、エピタキシャル成長を行うことにより、ドリフト層１３上にチャネル層１４を構成して半導体基板１０を形成することと、半導体基板１０の厚さ方向を深さ方向とすると、イオン注入を行うことにより、チャネル層１４に、半導体基板１０の一面１０ａから深さ方向に沿って延びるゲート層１５を形成すると共に、チャネル層１４のうちのゲート層１５と離れた位置に、半導体基板１０の一面１０ａから深さ方向に沿って延びるボディ層１６を形成することと、イオン注入を行うことにより、チャネル層１４のうちのゲート層１５とドリフト層１３との間に位置する部分に、ゲート層１５と離れた状態でゲート層１５と対向し、ゲート層１５と異なる電位に維持されるシールド層１８を形成することと、を行う。【選択図】図２
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【特許請求の範囲】
【請求項１】
ドリフト層（１３）上にチャネル層（１４）が配置されると共に前記チャネル層にソース層（１７）、ゲート層（１５）、およびボディ層（１６）が配置され、前記ドリフト層を挟んで前記チャネル層と反対側にドレイン層（１１）が配置された接合型ＦＥＴが形成された半導体装置の製造方法であって、
第１導電型の前記ドリフト層を有する基板（１００）を用意することと、
エピタキシャル成長を行うことにより、前記ドリフト層上に前記ドリフト層よりも高不純物濃度となる第１導電型の前記チャネル層を構成して半導体基板（１０）を形成することと、
イオン注入を行うことにより、前記チャネル層に、前記半導体基板の厚さ方向を深さ方向とすると、前記半導体基板のうちの前記チャネル層側の一面（１０ａ）から前記深さ方向に沿って延びる第２導電型の前記ゲート層を形成することと、
イオン注入を行うことにより、前記チャネル層のうちの前記ゲート層と離れた位置に、前記半導体基板の一面から前記深さ方向に沿って延びる第２導電型の前記ボディ層を形成することと、
イオン注入を行うことにより、前記チャネル層のうちの前記ゲート層と前記ドリフト層との間に位置する部分に、前記ゲート層と離れた状態で前記ゲート層と対向し、前記ゲート層と異なる電位に維持される第２導電型のシールド層（１８）を形成することと、を行う半導体装置の製造方法。
【請求項２】
前記シールド層を形成することでは、前記半導体基板を形成することの後、前記半導体基板の一面からイオン注入を行うことで前記シールド層を形成し、
前記シールド層を形成することの後、イオン注入を行うことにより、前記チャネル層のうちの前記シールド層と前記ゲート層との間となる部分に、前記チャネル層よりも高不純物濃度となる第１導電型の分離層（１９）を形成することを行い、
前記ゲート層を形成することは、前記分離層を形成することの後に行う請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ボディ層を形成することは、前記ボディ層のうちの前記シールド層と同じ深さに位置する下部ボディ層（１６ａ）を形成することを含み、
前記シールド層を形成することおよび前記下部ボディ層を形成することの後、イオン注入を行うことにより、前記チャネル層のうちの、前記シールド層における前記半導体基板の一面側の部分と、前記下部ボディ層における前記半導体基板の一面側の部分との間に位置する部分に、前記チャネル層よりも高不純物濃度となる第１導電型の拡張領域（２０）を形成することを行う請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板を形成することでは、複数回の前記エピタキシャル成長を行い、複数のチャネル層構成層（１４ａ〜１４ｃ）を積層することで前記半導体基板を形成し、
前記ボディ層を形成することでは、前記複数のチャネル層構成層に対してイオン注入を行うことで前記ボディ層を形成する請求項１に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板を形成することでは、前記ドリフト層に接する下層チャネル層（１４ａ）を形成することと、前記下層チャネル層上に位置する上層チャネル層（１４ｂ）を形成することと、を行うことによって前記半導体基板を形成し、
前記シールド層を形成することでは、前記下層チャネル層に前記イオン注入を行うことで前記下層チャネル層に前記シールド層を形成し、
前記ゲート層を形成することでは、前記上層チャネル層に前記イオン注入を行うことで前記上層チャネル層に、前記シールド層と離れる前記ゲート層を形成する請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型ＦＥＴ（Field Effect Transistor：以下では、ＪＦＥＴともいう）が形成された半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、ＪＦＥＴが形成された半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置は、Ｎ＋型のドレイン層、Ｎ−型のドリフト層、Ｎ型のチャネル層が順に積層された半導体基板を有している。そして、チャネル層の表層部には、Ｎ＋型のソース層が形成されている。また、チャネル層には、ソース層を貫通するようにＰ＋型のゲート層が形成されていると共に、ゲート層と離れた位置にＰ＋型のボディが形成されている。
【０００３】
このような半導体装置では、ボディ層が形成されているため、サージ電流が発生した際にボディ層からサージ電流を排出できる。このため、サージ電流がゲート層に集中することを抑制できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−２２０４３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上記のような半導体装置では、ミラー容量比を低減することでスイッチング損失を低減することが望まれている。このため、本発明者らは、鋭意検討を行い、ゲート層とドリフト層との間にゲート層とは別電位に維持されるシールド層を配置することにより、ミラー容量比を低減できることを見出した。そして、本発明者らは、さらに、当該シールド層を配置した半導体装置の容易な製造方法について検討した。
【０００６】
本発明は上記点に鑑み、容易な方法でミラー容量比を低減した半導体装置を製造できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するための請求項１では、ドリフト層（１３）上にチャネル層（１４）が配置されると共にチャネル層にソース層（１７）、ゲート層（１５）、およびボディ層（１６）が配置され、ドリフト層を挟んでチャネル層と反対側にドレイン層（１１）が配置されたＪＦＥＴが形成された半導体装置の製造方法であって、第１導電型のドリフト層を有する基板（１００）を用意することと、エピタキシャル成長を行うことにより、ドリフト層上にドリフト層よりも高不純物濃度となる第１導電型のチャネル層を構成して半導体基板（１０）を形成することと、イオン注入を行うことにより、チャネル層に、半導体基板の厚さ方向を深さ方向とすると、半導体基板のうちのチャネル層側の一面（１０ａ）から深さ方向に沿って延びる第２導電型のゲート層を形成することと、イオン注入を行うことにより、チャネル層のうちのゲート層と離れた位置に、半導体基板の一面から深さ方向に沿って延びる第２導電型のボディ層を形成することと、イオン注入を行うことにより、チャネル層のうちのゲート層とドリフト層との間に位置する部分に、ゲート層と離れた状態でゲート層と対向し、ゲート層と異なる電位に維持される第２導電型のシールド層（１８）を形成することと、を行うようにする。
【０００８】
これによれば、適宜イオン注入を行って各層を形成すればよいため、容易な方法でシールド層を有するＪＦＥＴが形成された半導体装置を製造できる。つまり、容易な方法でミラー容量比を低減できるＪＦＥＴが形成された半導体装置を製造できる。
【０００９】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態における半導体装置の１セル分を示す平面図である。
【図２】図１中のII−II線に沿った断面図である。
【図３】図１中のIII−III線に沿った断面図である。
【図４】図２中の矢印Ａ、矢印Ｂ、矢印Ｃに沿った不純物濃度のプロファイルのシミュレーション結果を示す図である。
【図５Ａ】図２に示す半導体装置の製造工程を示す断面図である。
【図５Ｂ】図５Ａに続く半導体装置の製造工程を示す断面図である。
【図５Ｃ】図５Ｂに続く半導体装置の製造工程を示す断面図である。
【図５Ｄ】図５Ｃに続く半導体装置の製造工程を示す断面図である。
【図５Ｅ】図５Ｄに続く半導体装置の製造工程を示す断面図である。
【図５Ｆ】図５Ｅに続く半導体装置の製造工程を示す断面図である。
【図５Ｇ】図５Ｆに続く半導体装置の製造工程を示す断面図である。
【図６Ａ】図３に示す半導体装置の製造工程を示す断面図である。
【図６Ｂ】図６Ａに続く半導体装置の製造工程を示す断面図である。
【図６Ｃ】図６Ｂに続く半導体装置の製造工程を示す断面図である。
【図６Ｄ】図６Ｃに続く半導体装置の製造工程を示す断面図である。
【図６Ｅ】図６Ｄに続く半導体装置の製造工程を示す断面図である。
【図６Ｆ】図６Ｅに続く半導体装置の製造工程を示す断面図である。
【図６Ｇ】図６Ｆに続く半導体装置の製造工程を示す断面図である。
【図７】第２実施形態における半導体装置の１セル分を示す平面図である。
【図８】図７中のVIII−VIII線に沿った断面図である。
【図９】図７中のIX−IX線に沿った断面図である。
【図１０Ａ】図８に示す半導体装置の製造工程を示す断面図である。
【図１０Ｂ】図１０Ａに続く半導体装置の製造工程を示す断面図である。
【図１０Ｃ】図１０Ｂに続く半導体装置の製造工程を示す断面図である。
【図１０Ｄ】図１０Ｃに続く半導体装置の製造工程を示す断面図である。
【図１０Ｅ】図１０Ｄに続く半導体装置の製造工程を示す断面図である。
【図１１Ａ】図９に示す半導体装置の製造工程を示す断面図である。
【図１１Ｂ】図１１Ａに続く半導体装置の製造工程を示す断面図である。
【図１１Ｃ】図１１Ｂに続く半導体装置の製造工程を示す断面図である。
【図１１Ｄ】図１１Ｃに続く半導体装置の製造工程を示す断面図である。
【図１１Ｅ】図１１Ｄに続く半導体装置の製造工程を示す断面図である。
【図１２Ａ】第３実施形態における半導体装置の製造工程を示す断面図である。
【図１２Ｂ】図１２Ａに続く半導体装置の製造工程を示す断面図である。
【図１２Ｃ】図１２Ｂに続く半導体装置の製造工程を示す断面図である。
【図１３Ａ】第３実施形態における半導体装置の製造工程を示す断面図である。
【図１３Ｂ】図１３Ａに続く半導体装置の製造工程を示す断面図である。
【図１３Ｃ】図１３Ｂに続く半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１２】
（第１実施形態）
第１実施形態について、図１〜図３を参照しつつ説明する。まず、本実施形態のＪＦＥＴが形成された半導体装置の構造について説明する。なお、図１は本実施形態のＪＦＥＴの１セル分を示す平面図であり、半導体装置は、図１に示すセルが隣合うように複数配置されることで構成されている。また、図１では、後述する層間絶縁膜２４、ゲート電極２５、上部電極２６等を省略して示している。
【００１３】
半導体装置は、Ｎ＋＋型の炭化珪素（以下では、ＳｉＣともいう）基板で構成されるドレイン層１１を有する半導体基板１０を備えている。そして、ドレイン層１１上には、ドレイン層１１よりも低不純物濃度とされたＮ＋型のバッファ層１２が配置され、バッファ層１２上には、バッファ層１２よりも低不純物濃度とされたＮ−型のドリフト層１３が配置されている。なお、バッファ層１２およびドリフト層１３は、例えば、ドレイン層１１を構成するＳｉＣ基板上にＳｉＣのエピタキシャル膜を成長させることで構成される。
【００１４】
ドリフト層１３上には、ドリフト層１３より高不純物濃度とされたＮ型のチャネル層１４が配置されている。なお、チャネル層１４は、後述するように、ＳｉＣのエピタキシャル膜を成長させることで構成される。また、本実施形態では、半導体基板１０の一面１０ａは、チャネル層１４の表面を含んで構成される。
【００１５】
チャネル層１４には、チャネル層１４よりも高不純物濃度とされたＰ＋型のゲート層１５およびＰ＋型のボディ層１６が形成されている。本実施形態では、ボディ層１６は、１セル領域における平面視において、一方向を長手方向とする四角枠状に形成されている。なお、図１中では、紙面上下方向を長手方向とする四角枠状に形成されている。ゲート層１５は、１セル領域における平面視において、ボディ層１６の長手方向を長手方向とする長方形状とされ、ボディ層１６内に位置しつつ、ボディ層１６と離れるように形成されている。
【００１６】
そして、半導体基板１０の厚さ方向を深さ方向とすると、ゲート層１５およびボディ層１６は、半導体基板１０の一面１０ａ（すなわち、チャネル層１４の表面）から深さ方向に沿って形成され、ボディ層１６の方がゲート層１５よりも深くまで形成されている。なお、後述するように、本実施形態のボディ層１６は、半導体基板１０の一面１０ａ側から不純物がイオン注入されることで構成される。このため、ボディ層１６は、深さ方向において、途中部分が膨らんだ形状となる。また、半導体基板１０の深さ方向とは、言い換えると、ドレイン層１１、ドリフト層１３、チャネル層１４の積層方向であるともいえる。
【００１７】
チャネル層１４の表層部には、ボディ層１６と接するように、チャネル層１４よりも高不純物濃度とされたＮ＋型のソース層１７が形成されている。なお、特に限定されるものではないが、本実施形態では、図４にも示されるように、ゲート層１５およびボディ層１６は、チャネル層１４よりも不純物濃度が１０倍程度高くされている。
【００１８】
また、チャネル層１４には、ゲート層１５より深い位置に、ゲート層１５から離れつつ、ゲート層１５と対向するようにシールド層１８が形成されている。つまり、チャネル層１４には、ゲート層１５とドリフト層１３との間に位置する部分に、ゲート層１５と対向するシールド層１８が形成されている。
【００１９】
本実施形態では、シールド層１８は、ボディ層１６と同等の不純物濃度とされたＰ＋型とされており、平面視において、ゲート層１５の長手方向に沿った長方形状に形成されている。そして、シールド層１８は、長手方向の長さがゲート層１５の長手方向の長さよりも長くされており、長手方向における両端部がボディ層１６と接続されることによってボディ層１６と電気的に接続されている。つまり、本実施形態のシールド層１８は、ボディ層１６と同電位とされている。本実施形態では、このようにしてシールド層１８がゲート層１５と異なる電位に維持される。
【００２０】
なお、後述するように、本実施形態のシールド層１８は、半導体基板１０の一面１０ａ側から不純物がイオン注入されることで構成される。このため、シールド層１８は、ゲート層１５側の部分がゲート層１５側と反対側の部分よりも膨らんだ形状となる。
【００２１】
また、チャネル層１４には、ゲート層１５とシールド層１８との間の部分に、Ｎ＋型の分離層１９が形成されている。この分離層１９は、ゲート層１５とシールド層１８層とを電気的に分離するものであり、図４に示されるように、チャネル層１４よりも高不純物濃度とされている。そして、図２中の矢印Ａに沿った部分では、不純物濃度は、ゲート層１５と分離層１９との境界および分離層１９とシールド層１８との境界で低くなり、分離層１９の部分でピークを有する形状となる。
【００２２】
さらに、チャネル層１４には、シールド層１８におけるゲート層１５側の部分と、ボディ層１６のうちの当該部分と同じ深さに位置する部分との間に、Ｎ型の拡張領域２０が形成されている。この拡張領域２０は、ボディ層１６とシールド層１８との間隔が狭くなり過ぎることを抑制するものであり、図４に示されるように、分離層１９よりは低不純物濃度とされているものの、チャネル層１４より高不純物濃度とされている。このため、図２中の矢印Ｂに沿った部分では、不純物濃度は、拡張領域２０の部分でピークを有する形状となる。なお、図２中の矢印Ｃはボディ層１６に沿ったものであるため、不純物濃度は、深さが深くなるにつれて徐々に低くなる。
【００２３】
また、本実施形態では、チャネル層１４の表層部には、図１および図３に示されるように、ゲート層１５とボディ層１６とを電気的に分離するＳＴＩ（Shallow Trench Isolationの略）分離部２１が形成されている。具体的には、ＳＴＩ分離部２１は、ゲート層１５における長手方向の両端において、ゲート層１５とボディ層１６との間に形成されている。なお、本実施形態のＳＴＩ分離部２１は、所定深さのトレンチ２２に絶縁膜２３が埋め込まれることで構成されている。
【００２４】
半導体基板１０の一面１０ａ上には、層間絶縁膜２４が形成されている。層間絶縁膜２４には、ゲート層１５を露出させる第１コンタクトホール２４ａが形成されていると共に、ボディ層１６およびソース層１７を露出させる第２コンタクトホール２４ｂが形成されている。そして、層間絶縁膜２４上には、第１コンタクトホール２４ａを通じてゲート層１５と電気的に接続されるようにゲート電極２５が配置されている。また、層間絶縁膜２４上には、第２コンタクトホール２４ｂを通じてボディ層１６およびソース層１７と電気的に接続されるように上部電極２６が形成されている。
【００２５】
そして、半導体基板１０の他面１０ｂ側には、ドレイン層１１と電気的に接続される下部電極２７が形成されている。
【００２６】
以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ−型、Ｎ型、Ｎ＋型、Ｎ＋＋型が第１導電型に相当し、Ｐ＋型が第２導電型に相当している。また、本実施形態では、上記のように、ドレイン層１１、バッファ層１２、ドリフト層１３、チャネル層１４、ゲート層１５、ボディ層１６、ソース層１７、およびシールド層１８を含んで半導体基板１０が構成されている。そして、本実施形態では、上記のように、ドレイン層１１は、ＳｉＣ基板で構成されており、バッファ層１２、ドリフト層１３、チャネル層１４等は、ＳｉＣのエピタキシャル膜を成長させることで構成されている。このため、本実施形態の半導体装置は、ＳｉＣ半導体装置であるともいえる。
【００２７】
上記のような半導体装置は、ゲート層１５に所定のゲート電圧が印加されていない場合に上部電極２６と下部電極２７との間に電流が流れるノーマリオン型とされていてもよいし、逆に電流が流れないノーマリオフ型とされていてもよい。
【００２８】
そして、ボディ層１６が形成されているため、サージ電流が発生した際に当該サージ電流がボディ層１６へと流れる。このため、ゲート層１５にサージ電流が集中することを抑制できる。さらに、ゲート層１５の下方には、ボディ層１６と接続されるシールド層１８が形成されている。このため、ミラー容量比の低減を図ることができ、スイッチング損失の低減を図ることができる。
【００２９】
次に、上記半導体装置の製造方法について、図５Ａ〜図５Ｇ、図６Ａ〜図６Ｇを参照しつつ説明する。なお、図５Ａ〜図５Ｇは、図２に相当する断面図であり、図６Ａ〜図６Ｇは、図３に相当する断面図である。そして、図５Ａ〜図５Ｇと図６Ａ〜図６Ｇとは、それぞれ同じ工程における別断面を示している。
【００３０】
まず、図５Ａおよび図６Ａに示されるように、ドリフト層１３を有する基板１００を用意する。本実施形態では、バッファ層１２およびドリフト層１３がドレイン層１１を構成するＳｉＣ基板上にＳｉＣのエピタキシャル膜を成長させることで構成されるため、基板１００は、ドレイン層１１およびバッファ層１２も有している。そして、ドリフト層１３上に、例えば、ＳｉＣのエピタキシャル膜を成長させることによってチャネル層１４を形成することにより、半導体基板１０を構成する。
【００３１】
なお、図５Ａおよび図６Ａでは、ドリフト層１３の下方に位置するドレイン層１１およびバッファ層１２を省略して示してある。また、後述の図５Ｂ〜図５Ｇおよび図６Ｂ〜図６Ｇにおいても、ドリフト層１３の下方に位置するドレイン層１１およびバッファ層１２を省略して示してある。
【００３２】
次に、図５Ｂおよび図６Ｂに示されるように、チャネル層１４上に、ボディ層１６およびシールド層１８の形成予定領域が開口するようにマスク２０１を形成する。なお、マスク２０１としては、例えば、酸化膜またはレジスト等が用いられる。また、後述する各マスク２０２〜２０５も同様である。
【００３３】
そして、アルミニウム等のＰ型の不純物をイオン注入することにより、ボディ層１６の下部を構成する下部ボディ層１６ａおよびシールド層１８を形成する。その後、マスク２０１を除去する。なお、下部ボディ層１６ａとは、ボディ層１６のうちのシールド層１８と同じ深さに形成されている部分のことである。また、この工程では、シールド層１８は、長手方向の両端において下部ボディ層１６ａと接続されるように形成される。つまり、下部ボディ層１６ａおよびシールド層１８は、一体的に形成される。
【００３４】
また、本実施形態では、半導体基板１０を構成した後にイオン注入によって下部ボディ層１６ａおよびシールド層１８を形成するため、不純物を半導体基板１０の一面１０ａから深い位置に注入することになる。このため、シールド層１８の上方には、Ｐ型の不純物が残存する残存領域３１が形成される。同様に、下部ボディ層１６ａの上方には、Ｐ型の不純物が残存する残存領域３２が形成される。
【００３５】
さらに、この工程では、半導体基板１０の一面１０ａから深い位置まで不純物を注入するため、イオン注入する際の加速電圧が大きくなり易い。このため、半導体基板１０に注入された不純物は、半導体基板１０の面方向にも広がり易くなる。したがって、下部ボディ層１６ａおよびシールド層１８は、半導体基板の一面１０ａ側の部分が半導体基板の他面１０ｂ側の部分よりも膨らんだ構成となる。以下では、下部ボディ層１６ａのうちの半導体基板１０の一面１０ａ側の部分を下部ボディ層１６ａの上部とも称する。同様に、シールド層１８のうちの半導体基板１０の一面１０ａ側の部分をシールド層１８の上部とも称する。
【００３６】
次に、図５Ｃおよび図６Ｃに示されるように、チャネル層１４上に、分離層１９の形成予定領域が開口するようにマスク２０２を形成する。そして、窒素等のＮ型の不純物をイオン注入することにより、シールド層１８の上方に分離層１９を形成する。
【００３７】
続いて、図５Ｄおよび図６Ｄに示されるように、チャネル層１４上に、拡張領域２０の形成予定領域が開口するようにマスク２０３を形成する。そして、窒素等のＮ型の不純物をイオン注入することにより、下部ボディ層１６ａの上部とシールド層１８の上部との間に位置する部分に拡張領域２０を形成する。なお、拡張領域２０は、ボディ層１６よりも不純物濃度が十分に小さいため、マスク２０３を配置せずにイオン注入されることで形成されるようにしてもよい。
【００３８】
すなわち、上記のように図５Ｂおよび図６Ｂの工程を行うことにより、下部ボディ層１６ａおよびシールド層１８は、上部側が下部側よりも膨らんだ構成となる。この際、下部ボディ層１６ａの上部とシールド層１８の上部との間隔が狭くなり過ぎるとピンチオフしてしまう可能性がある。このため、拡張領域２０を形成することにより、下部ボディ層１６ａとシールド層１８の上部との間隔をピンチオフしない間隔となるようにする。
【００３９】
なお、図５Ｃおよび図６Ｃの工程と、図５Ｄおよび図６Ｄの工程とは、いずれを先に行ってもよい。すなわち、拡張領域２０を形成した後に分離層１９を形成するようにしてもよい。
【００４０】
続いて、図５Ｅおよび図６Ｅに示されるように、チャネル層１４上に、ボディ層１６の形成予定領域が開口するようにマスク２０４を形成する。そして、アルミニウム等のＰ型の不純物をイオン注入することにより、ボディ層１６の中間部を構成する中間ボディ層１６ｂを形成し、マスク２０４を除去する。なお、中間ボディ層１６ｂとは、ボディ層１６のうちの分離層１９と同じ深さに形成されている部分のことである。
【００４１】
次に、図５Ｆおよび図６Ｆに示されるように、チャネル層１４上に、ゲート層１５およびボディ層１６の形成予定領域が開口するようにマスク２０５を形成する。そして、アルミニウム等のＰ型の不順物をイオン注入することにより、ボディ層１６の上部を構成する上部ボディ層１６ｃを形成することでボディ層１６を構成すると共に、ゲート層１５を形成する。なお、上部ボディ層１６ｃとは、ボディ層１６のうちのゲート層１５と同じ深さに形成されている部分のことである。また、この工程が終了した後では、図６Ｆに示されるように、残存領域３１によってゲート層１５とボディ層１６とが接続された状態になる。
【００４２】
次に、図６Ｇに示されるように、ゲート層１５とボディ層１６との間であって、シールド層１８を形成する際に構成された残存領域３１が位置する部分にＳＴＩ分離部２１を形成する。本実施形態では、所定深さのトレンチ２２を形成してトレンチ２２内に絶縁膜２３を埋め込み、ＣＭＰ（Chemical Mechanical Polishingの略）法等で平坦化することにより、ＳＴＩ分離部２１を形成する。これにより、ゲート層１５とボディ層１６とが分離された状態となる。なお、ＳＴＩ分離部２１は、ゲート層１５の長手方向の両端側に形成される。このため、図５Ｇと図６Ｇとは同じ工程における断面図であるが、ＳＴＩ分離部２１は、図６Ｇにのみ示される。
【００４３】
その後は特に図示しないが、適宜マスクを形成して窒素またはリン等のＮ型の不純物をイオン注入してソース層１７を形成する。そして、半導体基板１０の一面１０ａ側に層間絶縁膜２４、ゲート電極２５、および上部電極２６を形成すると共に、半導体基板１０の他面１０ｂ側に下部電極２７を形成することにより、図１に示す半導体装置が製造される。
【００４４】
以上説明したように、本実施形態では、チャネル層１４を形成した後は、適宜イオン注入を行うことによって半導体装置が製造される。このため、容易な方法でシールド層１８を有するＪＦＥＴが形成された半導体装置を製造できる。つまり、容易な方法でミラー容量比を低減できるＪＦＥＴが形成された半導体装置を製造できる。
【００４５】
また、本実施形態では、シールド層１８を形成した後に分離層１９を形成し、その後にゲート層１５を形成するようにしている。このため、シールド層１８とゲート層１５とが電気的に接続された状態となることを抑制できる。
【００４６】
さらに、本実施形態では、下部ボディ層１６ａおよびシールド層１８を形成した後に拡張領域２０を形成することにより、下部ボディ層１６ａの上部とシールド層１８の上部とが所定間隔離れるようにしている。このため、ピンチオフが発生することを抑制した半導体装置を製造できる。
【００４７】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して製造方法を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
【００４８】
まず、本実施形態の半導体装置の構成について説明する。本実施形態の半導体装置は、図７〜図９に示されるように、基本的には上記第１実施形態と同様の構成とされているが、分離層１９、拡張領域２０、およびＳＴＩ分離部２１が備えられていない構成とされている。
【００４９】
次に、本実施形態の半導体装置の製造方法について、図１０Ａ〜図１０Ｅおよび図１１Ａ〜図１１Ｅを参照しつつ説明する。なお、図１０Ａ〜図１０Ｅは、図８に相当する断面図である。図１１Ａ〜図１１Ｅは、図９に相当する断面図である。そして、図１０Ａ〜図１０Ｅと図１１Ａ〜図１１Ｅとは、それぞれ同じ工程における別断面を示している。
【００５０】
まず、図１０Ａおよび図１１Ａに示されるように、基板１００を用意した後、ＳｉＣのエピタキシャル膜を成長させることでチャネル層１４のうちのドリフト層１３側の部分を構成する下層チャネル層１４ａを形成する。なお、下層チャネル層１４ａの厚さは、シールド層１８が形成される部分の厚さ以上とされている。
【００５１】
次に、図１０Ｂおよび図１１Ｂに示されるように、下層チャネル層１４ａ上に、ボディ層１６およびシールド層１８の形成予定領域が開口するようにマスク３０１を形成する。そして、アルミニウム等のＰ型の不純物をイオン注入することにより、下部ボディ層１６ａおよびシールド層１８を形成する。その後、マスク３０１を除去する。
【００５２】
なお、この工程では、下層チャネル層１４ａの表面からイオン注入を行って下部ボディ層１６ａおよびシールド層１８を形成する。このため、上記第１実施形態のように、チャネル層１４を全て形成した後にイオン注入を行って下部ボディ層１６ａおよびシールド層１８を形成する場合と比較して、イオン注入を行う際の加速電圧を小さくできる。したがって、下部ボディ層１６ａおよびシールド層１８を形成する際に不純物が半導体基板１０の面方向に拡散することを抑制できる。これにより、本実施形態の下部ボディ層１６ａおよびシールド層１８は、上記第１実施形態の下部ボディ層１６ａおよびシールド層１８と比較すると、上部側の膨らみが抑えられた構成となる。このため、本実施形態では、拡張領域２０を形成する工程を行わない。
【００５３】
続いて、図１０Ｃおよび図１１Ｃに示されるように、下層チャネル層１４ａ上に、再びＳｉＣのエピタキシャル膜を成長させることで上層チャネル層１４ｂを形成する。これにより、チャネル層１４が構成され、半導体基板１０が構成される。なお、本実施形態では、下層チャネル層１４ａおよび上層チャネル層１４ｂがチャネル層構成層に相当する。
【００５４】
次に、図１０Ｄおよび図１１Ｄに示されるように、ボディ層１６の形成予定領域が開口するようにマスク３０２を形成する。そして、Ａｌ等のＰ型の不純物をイオン注入することにより、中間ボディ層１６ｂを形成し、マスク３０２を除去する。なお、本実施形態においても残存領域３２は形成されるが、当該残存領域３２は、後述の上部ボディ層１６ｃに置き換わるため、特に図示していない。
【００５５】
そして、図１０Ｅおよび図１１Ｅに示されるように、ゲート層１５およびボディ層１６の形成予定領域が開口するようにマスク３０３を形成する。そして、アルミニウム等のＰ型の不順物をイオン注入することにより、上部ボディ層１６ｃを形成することでボディ層１６を構成すると共に、ゲート層１５を形成する。
【００５６】
なお、本実施形態では、チャネル層１４を２回に分けて形成しているため、シールド層１８を形成する際にシールド層１８の上方に残存領域３１が形成されない。このため、本実施形態では、分離層１９を形成しなくてもゲート層１５とシールド層１８とが分離された状態となる。また、本実施形態では、ＳＴＩ分離部２１を形成しなくても、ゲート層１５とボディ層１６とが分離した状態となる。
【００５７】
その後は、特に図示しないが、ソース層１７、ゲート電極２５、上部電極２６、下部電極２７を適宜形成することにより、本実施形態の半導体装置が製造される。
【００５８】
以上説明したように、チャネル層１４を２回のエピタキシャル成長で構成するようにしても、シールド層１８を有するＪＦＥＴが形成された半導体装置を容易に製造できる。
【００５９】
また、本実施形態では、下層チャネル層１４ａを形成した後に下部ボディ層１６ａおよびシールド層１８を形成し、その後に上層チャネル層１４ｂを形成する。このため、分離層１９を形成しなくてもシールド層１８とゲート層１５とを分離でき、分離層１９を形成する工程を省略できる。
【００６０】
さらに、本実施形態では、下層チャネル層１４ａを形成した後に下部ボディ層１６ａおよびシールド層１８を形成している。このため、下部ボディ層１６ａおよびシールド層１８を形成する際の加速電圧を小さくでき、不純物が半導体基板１０の面方向に広がることを抑制できる。したがって、拡張領域２０を形成する工程を省略できる。
【００６１】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第２実施形態に対して製造方法を変更したものである。その他に関しては、第２実施形態と同様であるため、ここでは説明を省略する。
【００６２】
以下、本実施形態の半導体装置の製造方法における上記第２実施形態と異なる点について、図１２Ａ〜図１２Ｃおよび図１３Ａ〜図１３Ｃを参照しつつ説明する。なお、図１２Ａ〜図１２Ｃは、図８に相当する断面図である。図１３Ａ〜図１３Ｃは、図９に相当する断面図である。そして、図１２Ａ〜図１２Ｃと図１３Ａ〜図１３Ｃとは、それぞれ同じ工程における別断面を示している。
【００６３】
本実施形態では、図１２Ａおよび図１３Ａに示されるように、図１０Ｂおよび図１１Ｂの工程を行った後、下層チャネル層１４ａ上に、ＳｉＣのエピタキシャル膜を成長させることで中層チャネル層１４ｃを形成する。なお、中層チャネル層１４ｃは、ゲート層１５とシールド層１８との間隔に相当する厚さとされる。また、本実施形態では、中層チャネル層１４ｃは、チャネル層構成層に相当する。
【００６４】
次に、図１２Ｂおよび図１３Ｂに示されるように、ボディ層１６の形成予定領域が開口するようにマスク４０１を形成する。そして、Ａｌ等のＰ型の不純物をイオン注入することにより、中間ボディ層１６ｂを形成し、マスク４０１を除去する。
【００６５】
その後、図１２Ｃおよび図１３Ｃに示されるように、中層チャネル層１４ｃ上に、ＳｉＣのエピタキシャル膜を成長させることで上層チャネル層１４ｂを形成する。これにより、チャネル層１４が構成されて半導体基板１０が構成される。
【００６６】
その後は、上記図１０Ｄおよび図１１Ｄ以降の工程を行うことにより、第２実施形態の半導体装置が製造される。
【００６７】
以上説明したように、チャネル層１４を３回のエピタキシャル成長で構成するようにしても、上記第２実施形態と同様の効果を得ることができる。
【００６８】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００６９】
例えば、上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
【００７０】
また、上記各実施形態では、ＳｉＣ半導体装置を例に挙げて説明したが、他の化合物半導体装置、若しくは、シリコン基板にヘテロエピタキシー成長させた半導体装置としてもよい。
【００７１】
さらに、上記第２、第３実施形態において、チャネル層１４は、さらに複数のエピタキシャル成長を行うことによって構成されるようにしてもよい。つまり、チャネル層１４は、さらに複数のチャネル層構成層が積層されることで構成されるようにしてもよい。
【００７２】
また、上記各実施形態では、シールド層１８は、例えば、長手方向と交差する方向においてボディ層１６と接続されるようにしてもよい。また、シールド層１８は、ゲート層１５と別電位に維持されるのであれば、ボディ層１６と接続されていなくてもよい。
【符号の説明】
【００７３】
１０    半導体基板
１０ａ  一面
１１    ドレイン層
１３    ドリフト層
１５    ゲート層
１６    ボディ層
１７    ソース層
１８    シールド層
１００  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
2020119941.tif 000007
【図５Ｂ】
2020119941.tif 000008
【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
2020119941.tif 000013
【図６Ａ】
2020119941.tif 000014
【図６Ｂ】
2020119941.tif 000015
【図６Ｃ】
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【図６Ｄ】
2020119941.tif 000017
【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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