(57)【要約】【課題】好適に動作する半導体装置を提供する。【解決手段】半導体装置は、基板と、この基板の表面と交差する第１方向において基板の表面から離れて設けられた第１電極と、基板を貫通して第１方向に延伸し、第１方向の一端において第１電極に接続された第２電極と、第２電極の側面を覆う第１構造と、第２電極及び第１構造の間に設けられた絶縁膜と、を備える。また、上記第２電極は第１の原子を含み、上記第１構造は第２の原子を含む。また、第２の原子の上記絶縁膜中における拡散係数は、第１の原子の上記絶縁膜中における拡散係数よりも小さい。【選択図】図３
2020038900.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面と交差する第１方向において前記基板の表面から離れて設けられた第１電極と、
前記基板を貫通して前記第１方向に延伸し、前記第１方向の一端において前記第１電極に接続された第２電極と、
前記第２電極の側面を覆う第１構造と、
前記第２電極及び前記第１構造の間に設けられた絶縁膜と
を備え、
前記第２電極は第１の原子を含み、
前記第１構造は第２の原子を含み、
前記第２の原子の前記絶縁膜中における拡散係数は、前記第１の原子の前記絶縁膜中における拡散係数よりも小さい
半導体装置。
【請求項２】
前記第１構造は前記第１電極の側面を覆う
請求項１記載の半導体装置。
【請求項３】
前記第１方向に配設された複数の第１配線と、
前記複数の第１配線を貫通して前記第１方向に延伸するメモリ構造と、
前記複数の第１配線及び前記基板の間に設けられた第１配線層と
を備え、
前記第１配線層は、
前記メモリ構造の前記第１方向の一端に接続された第２配線と、
前記第１電極と
を備える
請求項１又は２記載の半導体装置。
【請求項４】
前記第１電極よりも前記基板から遠く、前記第１方向に延伸し、前記第１方向の一端において前記第１電極に接続された複数のコンタクトを備える
請求項１〜３のいずれか１項記載の半導体装置。
【請求項５】
前記基板及び前記第１電極の間に設けられた複数の第２配線層を備え、
前記第２配線層は、
複数の第３配線と、
前記第１構造の一部と、
を備え
前記第３配線及び前記第１構造の一部は、前記第２の原子を含む
請求項１〜４のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置の高集積化が進んでいる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−１７１２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
好適に動作する半導体装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体装置は、基板と、この基板の表面と交差する第１方向において基板の表面から離れて設けられた第１電極と、基板を貫通して第１方向に延伸し、第１方向の一端において第１電極に接続された第２電極と、第２電極の側面を覆う第１構造と、第２電極及び第１構造の間に設けられた絶縁膜と、を備える。また、上記第２電極は第１の原子を含み、上記第１構造は第２の原子を含む。また、第２の原子の上記絶縁膜中における拡散係数は、第１の原子の上記絶縁膜中における拡散係数よりも小さい。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置の模式的な断面図である。
【図２】メモリチップＭＣの模式的な平面図である。
【図３】メモリチップＭＣの模式的な断面図である。
【図４】接続部ＣＰの模式的な平面図である。
【図５】第１の実施形態に係る半導体装置の製造方法を示す模式的な断面図である。
【図６】同製造方法を示す模式的な断面図である。
【図７】同製造方法を示す模式的な断面図である。
【図８】同製造方法を示す模式的な断面図である。
【図９】同製造方法を示す模式的な断面図である。
【図１０】同製造方法を示す模式的な断面図である。
【図１１】同製造方法を示す模式的な断面図である。
【図１２】同製造方法を示す模式的な断面図である。
【図１３】同製造方法を示す模式的な断面図である。
【図１４】同製造方法を示す模式的な断面図である。
【図１５】同製造方法を示す模式的な断面図である。
【図１６】同製造方法を示す模式的な断面図である。
【図１７】同製造方法を示す模式的な平面図である。
【図１８】同製造方法を示す模式的な断面図である。
【図１９】同製造方法を示す模式的な断面図である。
【図２０】同製造方法を示す模式的な断面図である。
【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【０００８】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、基板の表面と交差する方向を第１方向とする場合、この第１方向に沿って基板から離れる向きを上と、基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端部と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端部と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、一の構成が「基板の上方」に設けられている、と言った場合には、この一の構成が第１方向において基板から離れて設けられている事を意味する事とする。また、他の構成が一の構成の「下方」に設けられている、と言った場合には、他の構成が一の構成よりも基板に近い事を意味する事とする。また、第１方向と交差する方向を第２方向とした場合、第２方向と交差する面を側面等と呼ぶ。
【０００９】
［第１の実施形態］
［構成］
図１は、第１の実施形態に係る半導体装置の模式的な断面図である。説明の都合上、図１では一部の構成を省略する。
【００１０】
第１の実施形態に係る半導体装置は、実装基板ＭＳと、実装基板ＭＳの上方に設けられた支持基板ＳＳと、支持基板ＳＳに積層された複数のメモリチップＭＣと、これらメモリチップＭＣに接続されたプロセッサチップＰＣと、メモリチップＭＣ及びプロセッサチップＰＣを封止するモールドＭと、を備える。
【００１１】
実装基板ＭＳの表面には複数の突出電極ＰＥ１が設けられている。突出電極ＰＥ１は、実装基板ＭＳに設けられた図示しない配線に接続されている。また、実装基板ＭＳの裏面には、複数の突出電極ＰＥ２が設けられている。突出電極ＰＥ２は、本実施形態に係る半導体装置とホストコンピュータ等との接続に用いられる。
【００１２】
メモリチップＭＣは、例えば、三次元型のＮＡＮＤフラッシュメモリ等を含むチップである。メモリチップＭＣは、接着剤等を介してお互いに接続されている。また、各メモリチップＭＣは、それぞれ、メモリチップＭＣの半導体基板Ｓ（図３）を貫通する電極ＴＳＶ（図３）を備え、この電極ＴＳＶを介してお互いに電気的に接続されている。
【００１３】
プロセッサチップＰＣは、上記電極ＴＳＶを介して各メモリチップＭＣに電気的に接続されている。プロセッサチップＰＣは、例えば、ホストコンピュータとのデータ（ユーザデータ、論理アドレスデータ、外部コマンドデータ等）の送受信、及び、メモリチップＭＣとのデータ（ユーザデータ、物理アドレスデータ、内部コマンドデータ等）の送受信等を行う。また、プロセッサチップＰＣは、例えば、論理アドレスデータ及び物理アドレスデータの変換／割当、誤り検出／訂正、ウェアレベリング等の処理を行う。
【００１４】
次に、図２及び図３を参照して、メモリチップＭＣの模式的な構成について説明する。図２は、メモリチップＭＣの模式的な平面図である。図３は、メモリチップＭＣの模式的な断面図である。説明の都合上、図２及び図３では一部の構成を省略する。
【００１５】
尚、図２及び図３には、座標系Ｘ´，Ｙ´，Ｚ´を図示している。Ｚ´は、例えば、図１のＺと一致又は略一致していても良いし、−Ｚと一致又は略一致していても良い。また、Ｘ´は、図１のＸ，−Ｘ，Ｙ，−Ｙのいずれかと一致又は略一致していても良い。また、Ｙ´は、図１のＹ，−Ｙ，Ｘ，−Ｘのいずれかと一致又は略一致していても良い。
【００１６】
メモリチップＭＣは、図２に示す通り、メモリセルアレイＭＡと、メモリセルアレイＭＡの周辺に設けられた回路ＣＭＯＳと、回路ＣＭＯＳをプロセッサチップＰＣ（図１）に電気的に接続する接続部ＣＰと、接続部ＣＰを取り囲むバリアウォールＢＷと、メモリチップＭＣの外縁に沿って延伸し、メモリセルアレイＭＡ、回路ＣＭＯＳ、接続部ＣＰ及びバリアウォールＢＷを取り囲むエッジシールＥＳと、を備える。図示の例においては、Ｘ方向及びＹ方向に並ぶ４つのメモリセルアレイＭＡが設けられ、これらメモリセルアレイＭＡの中心近傍に複数の接続部ＣＰが設けられている。
【００１７】
メモリセルアレイＭＡは、図３に示す通り、Ｚ´方向に積層された複数のワード線ＷＬと、Ｚ´方向に延伸してこれら複数のワード線ＷＬを貫通する複数のメモリ構造ＭＨと、を備える。ワード線ＷＬは、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）等の配線であり、Ｘ´方向に延伸する略板状の形状を有する。メモリ構造ＭＨは、例えば、略円柱状の形状を有し、酸化シリコン、窒化シリコン（Ｓｉ３Ｎ４）、酸化シリコン、多結晶シリコン等の積層膜を備える。尚、メモリセルアレイＭＡの構成は、適宜変更可能である。例えば、ワード線ＷＬは、不純物を含む多結晶シリコン等の配線であっても良い。また、メモリ構造ＭＨは、上記窒化シリコンでなく、不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【００１８】
回路ＣＭＯＳは、複数の電界効果型のトランジスタＴｒを含むＣＭＯＳ（Complimentary MOS）回路である。トランジスタＴｒは、複数の配線及びコンタクトを介してメモリセルアレイＭＡに接続されている。回路ＣＭＯＳは、例えば、接続部ＣＰから供給された電源電圧から所定の大きさの動作電圧を生成する動作電圧生成回路、及び、この動作電圧をメモリセルアレイＭＡの各構成に供給する動作電圧転送回路を備える。また、例えば、接続部ＣＰを介してプロセッサチップＰＣからデータを受信する入出力回路、及び、これらのデータを保持するレジスタ回路を備える。また、例えば、メモリ構造ＭＨからユーザデータを読み出し、又は、ユーザデータに応じてメモリ構造ＭＨに電圧を印加するセンスアンプ回路、物理アドレスデータをデコードして上記電圧転送回路を制御するアドレスデコード回路、及び、内部コマンドデータをデコードして回路ＣＭＯＳ内の各構成を制御するシーケンサ回路等を備える。
【００１９】
接続部ＣＰは、メモリチップＭＣの裏面から表面にかけてＺ´方向に延伸する。接続部ＣＰは、図示しないコンタクト等を介して回路ＣＭＯＳに電気的に接続され、プロセッサチップＰＣから入力された電源電圧、データ等を回路ＣＭＯＳに供給する。尚、上述の通り、接続部ＣＰは電極ＴＳＶを備える。電極ＴＳＶは、Ｚ´方向に延伸する略円柱状の電極である。電極ＴＳＶは、半導体基板Ｓを貫通し、下端がメモリチップＭＣの裏面に露出している。電極ＴＳＶは、例えば、ニッケル（Ｎｉ）や白金（Ｐｔ）等の電極である。以下、電極ＴＳＶに含まれる原子を「第１の原子」と呼ぶ場合がある。
【００２０】
バリアウォールＢＷは、電極ＴＳＶに含まれる第１の原子の拡散を抑制する。バリアウォールＢＷは、例えば、略多角筒状又は略円筒状の形状を有し、接続部ＣＰのＸ´方向及びＹ´方向の側面を覆っている。尚、バリアウォールＢＷの上端は、電極ＴＳＶの上端より上方に位置していても良いし、下方に位置していても良い。バリアウォールＢＷの上端が電極ＴＳＶよりも上方に位置する場合、第１の原子の拡散をより好適に抑制可能である。バリアウォールＢＷは、例えば、窒化チタン及びタングステンの積層膜等を含む。以下、バリアウォールＢＷに含まれる原子を「第２の原子」と呼ぶ場合がある。
【００２１】
エッジシールＥＳは、メモリチップＭＣの製造工程において、ウェハのダイシングに際して生じる物質がメモリセルアレイＭＡ等に拡散することを抑制する。
【００２２】
次に、図３及び図４を参照して、メモリチップＭＣの配線構造等について説明する。図４は、図３に示す構造をＡ−Ａ´線に沿って切断し、矢印の方向に見た模式的な平面図である。説明の都合上、図３及び図４では一部の構成を省略する。
【００２３】
メモリチップＭＣは、図３に示す通り、半導体基板Ｓ、並びに、半導体基板Ｓ上に順に設けられた電極層ＧＣ、金属配線層Ｄ０，Ｄ１，Ｄ２、半導体配線層ＳＬ、メモリ層ＭＬ、コンタクト層ＣＨ、及び、金属配線層Ｍ０，Ｍ１，Ｍ２を備える。また、これらの構成の間には、酸化シリコン等の絶縁部Ｉが埋め込まれている。絶縁部Ｉは、例えば、上記電極ＴＳＶ及びバリアウォールＢＷの間に設けられた絶縁膜Ｉ１を含む。
【００２４】
半導体基板Ｓは、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むシリコン基板である。半導体基板Ｓの一部の表面には、図示しないＮ型ウェルが設けられている。Ｎ型ウェルは、例えば、リン（Ｐ）等のＮ型の不純物を含む。また、Ｎ型ウェルの一部には、図示しないＰ型ウェルが設けられている。Ｐ型ウェルは、例えば、ホウ素（Ｂ）等のＰ型の不純物を含む。また、半導体基板Ｓの表面には、酸化シリコン（ＳｉＯ２）等の絶縁部ＳＴＩが設けられている。
【００２５】
電極層ＧＣは、複数の電極ｇｃを備える。電極ｇｃは、それぞれ半導体基板Ｓの表面に対向し、トランジスタＴｒのゲート電極として機能する。電極ｇｃは、例えば、多結晶シリコン、窒化チタン及びタングステンの積層膜等を含む。
【００２６】
金属配線層Ｄ０は、複数の配線ｄ０を備える。また、配線ｄ０の少なくとも一部の下面には、Ｚ´方向に延伸する略円柱状のコンタクトｃｓが設けられている。コンタクトｃｓの上端は配線ｄ０の下面に接続され、コンタクトｃｓの下端は半導体基板Ｓの表面又は電極ｇｃの上面に接続されている。
【００２７】
また、金属配線層Ｄ０は、バリアウォールＢＷの一部を構成する環状部ｄ０１，ｃｓ１を備える。環状部ｄ０１，ｃｓ１は、Ｚ´方向から見て、多角環状又は円環状の部材であり、電極ＴＳＶの外周面を取り囲んでいる。環状部ｃｓ１の上面は環状部ｄ０１の下面に接続され、環状部ｃｓ１の下面は半導体基板Ｓの表面に接続されている。
【００２８】
また、金属配線層Ｄ０は、エッジシールＥＳの一部を構成する環状部ｄ０２，ｃｓ２を備える。環状部ｄ０２，ｃｓ２は、Ｚ´方向から見て、メモリチップＭＣの外縁に沿ってＸ´方向及びＹ´方向に延伸する。環状部ｃｓ２の上面は環状部ｄ０２の下面に接続され、環状部ｃｓ２の下面は半導体基板Ｓの表面に接続されている。
【００２９】
尚、金属配線層Ｄ０に含まれる各構成ｄ０，ｃｓ，ｄ０１，ｃｓ１，ｄ０２，ｃｓ２は、例えば、窒化チタン及びタングステンの積層膜等を含む。
【００３０】
金属配線層Ｄ１は、複数の配線ｄ１、複数のコンタクトｃ１、環状部ｄ１１，ｃ１１，ｄ１２，ｃ１２を備える。これらの構成は、それぞれ、複数の配線ｄ０、複数のコンタクトｃｓ、環状部ｄ０１，ｃｓ１，ｄ０２，ｃｓ２とほぼ同様に構成される。ただし、配線ｄ１及びコンタクトｃ１の配置は、配線ｄ０及びコンタクトｃｓの配置とは異なる。また、金属配線層Ｄ１は金属配線層Ｄ０よりも上方に設けられており、コンタクトｃ１、環状部ｃ１１、環状部ｃ１２の下端は、それぞれ、配線ｄ０、環状部ｄ０１、環状部ｄ０２の上面に接続されている。
【００３１】
金属配線層Ｄ２は、複数の配線ｄ２、複数のコンタクトｃ２、環状部ｄ２１，ｃ２１，ｄ２２，ｃ２２を備える。これらの構成は、それぞれ、複数の配線ｄ０、複数のコンタクトｃｓ、環状部ｄ０１，ｃｓ１，ｄ０２，ｃｓ２とほぼ同様に構成される。ただし、配線ｄ２及びコンタクトｃ２の配置は、配線ｄ０及びコンタクトｃｓの配置とは異なる。また、金属配線層Ｄ２は金属配線層Ｄ１よりも上方に設けられており、コンタクトｃ２、環状部ｃ２１、環状部ｃ２２の下端は、それぞれ、配線ｄ１、環状部ｄ１１、環状部ｄ１２の上面に接続されている。
【００３２】
半導体配線層ＳＬは、半導体配線ｓｌ１を備える。半導体配線ｓｌ１は、メモリ構造ＭＨの下端に接続され、メモリセルアレイＭＡのソース線として機能する。また、半導体配線層ＳＬは、接続部ＣＰの一部を構成する半導体電極ｓｌ２と、半導体電極ｓｌ２に近接する近接部ｓｌ３と、を備える。半導体電極ｓｌ２の下面は、電極ＴＳＶの上端に接続されている。図４に示す通り、半導体電極ｓｌ２と近接部ｓｌ３とは溝ｓｌｓによって分断されており、半導体電極ｓｌ２と近接部ｓｌ３とは電気的に絶縁されている。尚、これらの構成は、例えば、リンやホウ素等の不純物を含む半導体膜等を含む。また、これらの構成は、この様な半導体膜等に加え、窒化チタン及びタングステンの積層膜等を含んでいても良い。これにより、より好適に上記第１の原子の拡散を抑制可能である。
【００３３】
メモリ層ＭＬは、図３に示す通り、メモリセルアレイＭＡを備える。また、メモリ層ＭＬは、複数のコンタクトｃｃ，ｃ３を備える。また、メモリ層ＭＬは、バリアウォールＢＷの一部を構成する筒状部ｃ３１と、エッジシールＥＳの一部を構成する筒状部ｃ３２と、を備える。
【００３４】
コンタクトｃｃは、Ｚ´方向に延伸する略円柱状のコンタクトである。コンタクトｃｃの一部は、下端においてワード線ＷＬの上面等に接続され、ワード線ＷＬを回路ＣＭＯＳに電気的に接続する。また、コンタクトｃｃの一部は、下端において半導体電極ｓｌ２の上面に接続され、接続部ＣＰの一部を構成する。尚、図４に示す通り、接続部ＣＰは、Ｘ´方向及びＹ´方向に配設された複数のコンタクトｃｃを備える。
【００３５】
コンタクトｃ３は、図３に示す通り、Ｚ´方向に延伸する略円柱状のコンタクトである。コンタクトｃ３は、下端において金属配線層Ｄ２中の配線ｄ２等の上面に接続されている。
【００３６】
筒状部ｃ３１は、Ｚ´方向に延伸する多角筒状又は円筒状の部材である。例えば図４の例において、筒状部ｃ３１は八角筒状の形状を有し、半導体電極ｓｌ２の外周面を取り囲んでいる。また、筒状部ｃ３２（図３）は、メモリチップＭＣの外縁に沿ってＸ´方向及びＹ´方向に延伸する。これら筒状部ｃ３１，ｃ３２は、下端において環状部ｄ２１，ｄ２２の上面に接続されている。
【００３７】
尚、これらの構成は、例えば、窒化チタン及びタングステンの積層膜等を含む。
【００３８】
コンタクト層ＣＨは、複数のコンタクトｃｈを備える。コンタクトｃｈは、Ｚ´方向に延伸する略円柱状のコンタクトである。コンタクトｃｈの下端は、それぞれ、メモリ構造ＭＨ、コンタクトｃｃ，ｃ３の上端に接続される。また、コンタクト層ＣＨは、エッジシールＥＳの一部を構成する環状部ｃｈ２を備える。環状部ｃｈ２は、環状部ｃｓ２とほぼ同様に構成される。ただし、環状部ｃｈ２は環状部ｃｓ２よりも上方に設けられており、環状部ｃｈ２の下端は、筒状部ｃ３２の上面に接続されている。尚、これらの構成は、例えば、窒化チタン及びタングステンの積層膜等を含む。
【００３９】
金属配線層Ｍ０は、複数の配線ｍ０、複数のコンタクトｖ０、環状部ｍ０２，ｖ０２を備える。これらの構成は、それぞれ、複数の配線ｄ０、複数のコンタクトｃｓ、環状部ｄ０２，ｃｓ２とほぼ同様に構成される。ただし、配線ｍ０及びコンタクトｖ０の配置は、配線ｄ０及びコンタクトｃｓの配置とは異なる。例えば、配線ｍ０の一部はコンタクトｃｈを介してメモリ構造ＭＨに接続され、ビット線ＢＬとして機能する。また、金属配線層Ｍ０はコンタクト層ＣＨよりも上方に設けられており、コンタクトｖ０、環状部ｖ０２の下端は、それぞれ、コンタクトｃｈ、環状部ｃｈ２の上端に接続されている。尚、これらの構成は、例えば、窒化チタン及びタングステンの積層膜等を含む。
【００４０】
金属配線層Ｍ１は、複数の配線ｍ１、複数のコンタクトｖ１、環状部ｍ１２，ｖ１２を備える。これらの構成は、それぞれ、複数の配線ｍ０、複数のコンタクトｖ０、環状部ｍ０２，ｖ０２とほぼ同様に構成される。ただし、配線ｍ１及びコンタクトｖ１の配置は、配線ｍ０及びコンタクトｖ０の配置とは異なる。また、金属配線層Ｍ１は金属配線層Ｍ０よりも上方に設けられており、コンタクトｖ１、環状部ｖ１２の下端は、それぞれ、配線ｍ０、環状部ｍ０２の上面に接続されている。尚、これらの構成は、例えば、窒化チタン及び銅（Ｃｕ）の積層膜等を含む。
【００４１】
金属配線層Ｍ２は、複数の配線ｍ２、複数のコンタクトｖ２、環状部ｍ２２，ｖ２２を備える。これらの構成は、それぞれ、複数の配線ｍ０、複数のコンタクトｖ０、環状部ｍ０２，ｖ０２とほぼ同様に構成される。ただし、配線ｍ２及びコンタクトｖ２の配置は、配線ｍ０及びコンタクトｖ０の配置とは異なる。例えば、図示の例において、配線ｍ２はＸ´方向に延伸している。この配線ｍ２は、図示しないコンタクト等を介して回路ＣＭＯＳに接続される。また、金属配線層Ｍ２は金属配線層Ｍ１よりも上方に設けられており、コンタクトｖ２、環状部ｖ２２の下端は、それぞれ、配線ｍ１、環状部ｍ１２の上面に接続されている。尚、これらの構成は、例えば、窒化チタン及びアルミニウム（Ａｌ）の積層膜等を含む。
【００４２】
［製造方法］
次に、図５〜図２０を参照して、本実施形態に係る半導体装置の製造方法について説明する。説明の都合上、図５〜図２０では一部の構成を省略する。
【００４３】
図５に示す通り、本実施形態に係る製造方法においては、熱酸化処理等によって半導体基板Ｓの表面に絶縁部ＳＴＩを形成する。次に、半導体基板Ｓの上方に電極層ＧＣを形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）及びＲＩＥ（Reactive Ion Etching）等の方法によって行う。また、ＣＶＤ等によってこれらの構成を覆う絶縁部Ｉを形成する。
【００４４】
次に、図６〜図８に示す通り、金属配線層Ｄ０を形成する。この工程は、例えば、ダマシーン法によって行う。即ち、図６に示す通り、まず、ＲＩＥ等の方法によって絶縁部Ｉに開口ｏｐｄ０を形成する。次に、図７に示す通り、ＣＶＤ等の方法によって窒化チタン及びタングステンの積層膜ｄ０ａを形成する。次に、図８に示す通り、ＣＭＰ（Chemical Mechanical Polishing）等の方法によって上記積層膜の一部を除去することにより、金属配線層Ｄ０を形成する。
【００４５】
次に、図９に示す通り、金属配線層Ｄ１，Ｄ２を形成する。この工程は、例えば、ダマシーン法によって行う。
【００４６】
次に、図１０に示す通り、金属配線層Ｄ２の上面に、絶縁部Ｉ、半導体層ＳＬａ、絶縁部Ｉを形成する。また、その上面に、複数の犠牲膜ＷＬａ及び絶縁膜ＷＬｂを交互に形成する。半導体層ＳＬａは、例えば、リンやホウ素等を含むシリコンの層である。犠牲膜ＷＬａは、例えば、窒化シリコン等の犠牲膜である。絶縁膜ＷＬｂは、例えば、酸化シリコン等の絶縁膜である。この工程は、例えば、ＣＶＤ等によって行う。尚、半導体層ＳＬａのパターニングは、ＲＩＥ等の方法によって行う。
【００４７】
次に、図１１に示す通り、犠牲膜ＷＬａ及び絶縁膜ＷＬｂの一部を除去する。この工程は、例えば、ＲＩＥ及びウェットエッチング等によって行う。また、ＣＶＤ等の方法によって絶縁部Ｉを形成する。
【００４８】
次に、図１２に示す通り、メモリ構造ＭＨを形成する。例えば、ＲＩＥ等の方法によって複数の犠牲膜ＷＬａ及び絶縁膜ＷＬｂを貫通する開口を形成し、ＣＶＤ等の方法によってこの開口の内周面に酸化シリコン、窒化シリコン（Ｓｉ３Ｎ４）、酸化シリコン、シリコン等の積層膜を形成する。
【００４９】
次に、図１３に示す通り、ワード線ＷＬを形成する。この工程は、例えば、ＲＩＥ等の方法によって複数の犠牲膜ＷＬａ及び絶縁膜ＷＬｂを分断する図示しない溝を形成し、この溝を介したウェットエッチング等の方法によって犠牲膜ＷＬａを除去し、この溝を介したＣＶＤ等の方法によって窒化チタン及びタングステンの積層膜等を形成することによって行う。
【００５０】
次に、図１４〜図１７に示す通り、コンタクトｃｃを形成する。この方法は、例えば、ダマシーン法によって行う。即ち、図１４に示す通り、まず、ＲＩＥ等の方法によって絶縁部Ｉに開口ｏｐｃｃを形成する。次に、図１５に示す通り、ＣＶＤ等の方法によって窒化チタン及びタングステンの積層膜ｃｃａを形成する。次に、図１６に示す通り、ＣＭＰ等の方法によって上記積層膜ｃｃａの一部を除去することにより、コンタクトｃｃを形成する。
【００５１】
尚、図１４〜図１６に示す工程は、半導体層ＳＬａを除電装置１００に接続した状態で行う。また、図１７に示す通り、これらの工程は、半導体電極ｓｌ２（図４）となる部分ｓｌ２ａが、近接部ｓｌ３（図４）となる部分ｓｌ３ａに接続された状態で行う。図示の例においては、これらの部分ｓｌ２ａ，ｓｌ３ａが接続部ｓｌ４ａを介して接続されている。尚、接続部ｓｌ４ａは、この工程の終了後にＲＩＥ等の方法によって除去される。
【００５２】
次に、図１８に示す通り、コンタクトｃ３、筒状部ｃ３１，ｃ３２を形成する。この方法は、例えば、ダマシーン法によって行う。
【００５３】
次に、図１９に示す通り、コンタクト層ＣＨ、及び、金属配線層Ｍ０，Ｍ１，Ｍ２を形成する。この工程は、例えば、ダマシーン法によって行う。
【００５４】
次に、図２０に示す通り、半導体基板Ｓの裏面側から開口ｏｐＴＳＶを形成する。開口ｏｐＴＳＶは、Ｚ´方向に延伸し、半導体基板Ｓ及び絶縁部Ｉを貫通して、半導体電極ｓｌ２の下面を露出させる貫通孔である。開口ｏｐＴＳＶは、例えば、ＲＩＥ等の方法によって形成される。
【００５５】
その後、開口ｏｐＴＳＶにめっき処理等の方法によって電極ＴＳＶを形成することにより、図３等を参照して説明した構成が形成される。
【００５６】
［効果］
図４等を参照して説明した通り、本実施形態に係る接続部ＣＰは、複数のコンタクトｃｃを備えている。接続部ＣＰの低抵抗化のためには、コンタクトｃｃを高密度に配置することが望ましい。
【００５７】
ここで、図１４を参照して説明した通り、コンタクトｃｃの形成に際しては、絶縁部Ｉに複数の開口ｏｐｃｃを形成する。従って、コンタクトｃｃを高密度に配置する場合、開口ｏｐｃｃを高密度に形成することとなる。
【００５８】
しかしながら、開口ｏｐｃｃは、Ｚ´方向に配設された複数のワード線ＷＬを全て貫通する程度の深さ（Ｚ´方向の長さ）を有しており、高アスペクトな加工を行う必要がある。この様な加工を行う場合、開口ｏｐｃｃの内周面等にＲＩＥのイオン等が大量に堆積してしまう場合がある。また、このイオン等の電荷によって金属配線層Ｄ２内の構成等との間でアーキングが生じ、絶縁部Ｉの絶縁破壊や、ウェハの損傷等を招いてしまう場合がある。
【００５９】
そこで、本実施形態においては、図１４〜図１７を参照して説明した通り、開口ｏｐｃｃの形成に際して、半導体電極ｓｌ２となる部分ｓｌ２ａを除電装置１００に接続している。これにより、ＲＩＥのイオンによる電荷を除電して、上述の様なアーキングの発生を抑制可能である。
【００６０】
ここで、この様な態様においては、半導体電極ｓｌ２の上面にコンタクトｃｃを接続し、下面に電極ＴＳＶ（図３）を接続することとなる。従って、電極ＴＳＶの上端の位置が半導体基板Ｓの表面よりも上方に位置することとなり、電極ＴＳＶの外周面が絶縁部Ｉ（絶縁膜Ｉ１）に接することとなる。ここで、ニッケルや白金等の材料は、タングステン等の材料よりも、絶縁部Ｉ（絶縁膜Ｉ１）等を構成する酸化シリコン等における拡散係数が大きい。もし仮にニッケルや白金等の金属原子が絶縁部Ｉを介して回路ＣＭＯＳまで拡散してしまった場合、動作の不具合等が生じる恐れがある。
【００６１】
そこで、本実施形態においては、接続部ＣＰを取り囲むバリアウォールＢＷを設けている。これにより、電極ＴＳＶに含まれるニッケルや白金等の材料の拡散を抑制可能である。これにより、回路ＣＭＯＳにおける動作の不具合等を抑制し、好適に動作する半導体装置を提供可能である。
【００６２】
また、本実施形態においては、バリアウォールＢＷをシールドとして利用することにより、近接する接続部ＣＰ間の静電容量を削減可能である。これにより、接続部ＣＰを介した通信の高速化を図り、好適に動作する半導体装置を提供可能である。
【００６３】
［その他の実施形態］
第１の実施形態は例として示したものであり、上述の各構成の具体的な態様等は適宜変更可能である。
【００６４】
例えば、第１の実施形態においては、半導体装置の内部回路として、メモリセルアレイＭＡを例示した。しかしながら、内部回路は、例えば演算処理回路等、メモリセルアレイ以外の構成であっても良い。また、メモリセルアレイの構成も適宜変更可能である。例えば、第１の実施形態に係るメモリセルアレイＭＡは、三次元型のＮＡＮＤフラッシュメモリを備えていた。しかしながら、メモリセルアレイは、例えは、二次元型のＮＡＮＤフラッシュメモリを備えていても良いし、ＮＯＲフラッシュメモリを備えていても良い。また、メモリセルアレイは、ＤＲＡＭ、ＲｅＲＡＭ、ＭＲＡＭ、ＰＣＲＡＭ等、フラッシュメモリ以外のメモリを備えていても良い。
【００６５】
また、第１の実施形態においては、電極ＴＳＶの上端が半導体配線層ＳＬ中の構成（半導体電極ｓｌ２）に接続されていた。しかしながら、電極ＴＳＶの上端は、半導体配線層ＳＬ以外の配線層中の構成に接続されていても良い。
【００６６】
また、第１の実施形態においては、電極ＴＳＶに含まれる第１の原子としてニッケル及び白金を例示した。しかしながら、第１の原子は適宜変更可能である。ただし、第１の原子は、第２の原子よりも低抵抗率な金属原子等であることが望ましい。
【００６７】
また、第１の実施形態においては、バリアウォールＢＷに含まれる第２の原子として窒化チタン及びタングステンを例示した。しかしながら、第２の原子は適宜変更可能である。ただし、第２の原子は、第１の原子よりも絶縁部Ｉ（絶縁膜Ｉ１）を構成する酸化シリコン等の絶縁膜における拡散係数が小さいことが望ましい。また、第１の実施形態において例示した通り、バリアウォールＢＷに含まれる第２の原子と、配線ｄ０，ｄ１，ｄ２等に含まれる原子と、を同じ原子とすることにより、製造工程の増大を招くことなくバリアウォールＢＷを実現可能である。
【００６８】
尚、絶縁部Ｉ（絶縁膜Ｉ１）の材料等は、適宜変更可能である。例えば、絶縁部Ｉは酸化シリコン、窒化シリコン及び酸窒化シリコン等、シリコンを主成分の一つとし、酸素及び窒素の少なくとも一つを主成分の一つとする絶縁性の材料であっても良い。また、絶縁部Ｉ（絶縁膜Ｉ１）は、その他の原子を含んでいても良い。また、絶縁部Ｉ（絶縁膜Ｉ１）の材料は、その他の原子を主成分とする絶縁性の材料であっても良い。
【００６９】
また、第１の実施形態においては、接続部ＣＰとバリアウォールＢＷとの間を電気的に絶縁していた。しかしながら、例えば接続部ＣＰとバリアウォールＢＷとを電気的に接続し、バリアウォールＢＷを配線の一部として使用することも可能である。
【００７０】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７１】
ＭＡ…メモリセルアレイ、ＣＭＯＳ…回路、ＣＰ…接続部、ＢＷ…バリアウォール、ＥＳ…エッジシール、ＴＳＶ…電極、Ｓ…半導体基板、ＧＣ…電極層、Ｄ０，Ｄ１，Ｄ２…金属配線層、ＳＬ…半導体配線層、ＭＬ…メモリ層、ＣＨ…コンタクト層、Ｍ０，Ｍ１，Ｍ２…金属配線層、Ｉ…絶縁部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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