(57)【要約】【課題】小型化及び放熱効率の向上が可能な半導体モジュールを提供する。【解決手段】絶縁板１１及びその絶縁板１１上の導電層１３を有する第１回路基板１と、上面側に制御電極及び第１主電極、並びに下面側に導電層１３に接続された第２主電極を有する半導体素子２ａ〜２ｃと、絶縁層７０並びにその絶縁層７０に埋め込まれた主電流配線層７１及びその主電流配線層７１よりも上層の制御配線層７２を有し、半導体素子２ａ〜２ｃの上方に配置された第２回路基板７と、第１主電極と主電流配線層７１を接続する主電流ピン４ａ〜４ｆと、制御電極と制御配線層７２を接続する制御ピン５ａ〜５ｃと、主電流配線層７１に接続された第１リード端子２１ａ，２１ｂと、導電層１３に接続された第２リード端子２２ａ，２２ｂと、制御配線層７２に接続された第３リード端子２４ａ，２４ｂと、半導体素子２ａ〜２ｃの側面及び上面を覆う封止材８とを備える。【選択図】図１
2020047658.tif 000002
【特許請求の範囲】
【請求項１】
絶縁板及び該絶縁板上に配置された導電層を有する第１回路基板と、
上面側に制御電極及び第１主電極、並びに前記上面に対向する下面側に前記導電層に電気的に接続された第２主電極を有する半導体素子と、
絶縁層並びに該絶縁層に埋め込まれた主電流配線層及び該主電流配線層よりも上層の制御配線層を有し、前記半導体素子の上方に配置された第２回路基板と、
前記第１主電極と前記主電流配線層を接続する主電流ピンと、
前記制御電極と前記制御配線層を接続する制御ピンと、
前記主電流配線層に接続された第１リード端子と、
前記導電層に接続された第２リード端子と、
前記制御配線層に接続された第３リード端子と、
前記第１回路基板の上面、前記半導体素子の側面及び上面、並びに前記第２回路基板の下面を少なくとも覆う封止材と、
を備える半導体モジュール。
【請求項２】
前記絶縁板及び前記絶縁層がセラミクスからなる請求項１に記載の半導体モジュール。
【請求項３】
前記絶縁層の上面に配置され、前記制御配線層と前記第３リード端子との間に接続された抵抗素子を更に備える請求項１又は２に記載の半導体モジュール。
【請求項４】
前記制御配線層は、
複数の前記制御ピン間を等長配線するように、前記複数の制御ピンと前記抵抗素子との間を配線する第１配線部と、
前記抵抗素子と前記第３リード端子との間を配線する第２配線部と、
を有する請求項３に記載の半導体モジュール。
【請求項５】
前記第１リード端子が、前記主電流配線層上から上方に延伸し、
前記第２リード端子が、前記導電層上から上方に延伸し、
前記第３リード端子が、前記制御配線層上から上方に延伸する
請求項１〜４のいずれか１項に記載の半導体モジュール。
【請求項６】
前記第１リード端子及び前記第３リード端子が、前記第２主電極に接続されている前記導電層の上方に位置する請求項１〜５のいずれか１項に記載の半導体モジュール。
【請求項７】
前記主電流配線層上から上方に延伸し、前記主電流配線層に接続されたセンスリード端子を更に備える請求項１〜６のいずれか１項に記載の半導体モジュール。
【請求項８】
前記封止材が、前記第１回路基板の下面と、前記第２回路基板の前記絶縁層の上面とを露出する請求項１〜７のいずれか１項に記載の半導体モジュール。
【請求項９】
前記第２回路基板は、
前記絶縁層の前記主電流配線層と前記制御配線層との間に埋め込まれ、前記半導体素子の前記第１主電極に接続されたセンス配線層を更に有する
請求項１〜６のいずれか１項に記載の半導体モジュール。
【請求項１０】
前記センス配線層は、前記絶縁層の一部を挟んで前記制御配線層の少なくとも一部と対向して配置されている請求項９に記載の半導体モジュール。
【請求項１１】
複数の前記半導体素子は、前記半導体モジュールの長手方向に沿って２列に配列されている請求項１〜１０のいずれか１項に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体素子を搭載した半導体モジュールに関する。
【背景技術】
【０００２】
従来、セラミクス板の上下面に導体箔が形成された絶縁基板（第１回路基板）の上面側に、複数のパワー半導体素子を搭載した半導体モジュールが知られている。この半導体モジュールでは、ピンを挿入した回路基板（第２回路基板）を用いて、パワー半導体素子の上面側の第１主電極及び制御電極と、第１回路基板の上面側の導体箔とを電気的に接続する。第１回路基板の上面側の導体箔には、外部と接続するためのリード端子が接続される。パワー半導体素子は封止材により封止される。
【０００３】
第１回路基板の上面側の導体箔には、パワー半導体素子の上面側の第１主電極及び制御電極、並びにパワー半導体素子の下面側の第２主電極のそれぞれに個別に接続される回路パターンを形成し、それらの回路パターンにリード端子を接続している。そのため、第１回路基板の上面側の導体箔にはパワー半導体素子を搭載しない導体箔の回路パターンが存在し、半導体モジュールのサイズが大きくなる。更に、第１回路基板の上面側の導体箔上のパワー半導体素子の配置や向きに制約があるため、パワー半導体素子で発生した熱の放熱効率を向上させることは困難である。
【０００４】
特許文献１には、放熱基板上にパワー半導体素子を搭載し、パワー半導体素子の上方にセラミクス基板部を配置した構成が開示されている。特許文献２には、低温焼成セラミクス（ＬＴＣＣ）基板を用いた半導体装置が開示されている。特許文献３には、ピンがプリント基板に立てて配置された半導体モジュールが開示されている。特許文献４には、プリント基板の上層にセラミクス板が配置された半導体装置が開示されている。特許文献５には、下側のプリント基板の上に固定棒を立設し、セラミクス製ＢＧＡ基板の２つの角部に設けた穴に固定棒を挿通して位置決めし、固定することが開示されている。特許文献６及び７には、多層セラミクス基板が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１７−１５７６９３号公報
【特許文献２】特開２００４−１１１９３８号公報
【特許文献３】特開２０１７−１７０６２７号公報
【特許文献４】国際特開第２０１５／１５１２３５号
【特許文献５】特開平１０−２０９２１３号公報
【特許文献６】特開平１１−２９８１４２号公報
【特許文献７】特許第２６８０４４３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記問題に鑑み、本発明は、小型化及び放熱効率の向上が可能な半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、（ａ）絶縁板及びその絶縁板上に配置された導電層を有する第１回路基板と、（ｂ）上面側に制御電極及び第１主電極、並びに上面に対向する下面側に導電層に電気的に接続された第２主電極を有する半導体素子と、（ｃ）絶縁層並びにその絶縁層に埋め込まれた主電流配線層及びその主電流配線層よりも上層の制御配線層を有し、半導体素子の上方に配置された第２回路基板と、（ｄ）第１主電極と主電流配線層を接続する主電流ピンと、（ｅ）制御電極と制御配線層を接続する制御ピンと、（ｆ）主電流配線層に接続された第１リード端子と、（ｇ）導電層に接続された第２リード端子と、（ｈ）制御配線層に接続された第３リード端子と、（ｉ）第１回路基板の上面、半導体素子の側面及び上面、並びに第２回路基板の下面を少なくとも覆う封止材とを備える半導体モジュールであることを要旨とする。
【発明の効果】
【０００８】
本発明によれば、小型化及び放熱効率の向上が可能な半導体モジュールを提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態に係る半導体モジュールの一例を示す側面図である。
【図２】本発明の第１実施形態に係る半導体モジュールの第１回路基板の一例を示す上面図である。
【図３】本発明の第１実施形態に係る半導体モジュールの主電流配線層の一例を示す上面図である。
【図４】本発明の第１実施形態に係る半導体モジュールの制御配線層の一例を示す上面図である。
【図５】本発明の第１実施形態に係る半導体モジュールの等価回路図である。
【図６】比較例に係る半導体モジュールを示す側面図である。
【図７】比較例に係る半導体モジュールの第１回路基板を示す上面図である。
【図８】本発明の第１実施形態に係る半導体モジュールの製造方法の一例を示す側面図である。
【図９】本発明の第１実施形態に係る半導体モジュールの製造方法の一例を示す図８に引き続く側面図である。
【図１０】本発明の第１実施形態に係る半導体モジュールの製造方法の一例を示す図９に引き続く側面図である。
【図１１】本発明の第１実施形態に係る半導体モジュールの製造方法の一例を示す図１０に引き続く側面図である。
【図１２】本発明の第１実施形態の第１変形例に係る半導体モジュールの一例を示す側面図である。
【図１３】本発明の第１実施形態の第２変形例に係る半導体モジュールの一例を示す側面図である。
【図１４】本発明の第２実施形態に係る半導体モジュールの一例を示す側面図である。
【図１５】本発明の第２実施形態に係る半導体モジュールの第１回路基板の一例を示す上面図である。
【図１６】本発明の第２実施形態に係る半導体モジュールの主電流配線層の一例を示す上面図である。
【図１７】本発明の第２実施形態に係る半導体モジュールのセンス配線層の一例を示す上面図である。
【図１８】本発明の第２実施形態に係る半導体モジュールの制御配線層の一例を示す上面図である。
【図１９】本発明のその他の実施形態に係る半導体モジュールの一例を示す側面図である。
【発明を実施するための形態】
【００１０】
以下において、図面を参照して本発明の第１及び第２実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１１】
本明細書において、半導体素子の「第１主電極」とは、半導体素子が電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）の場合には、ソース電極又はドレイン電極のいずれか一方となる、主電流が流入若しくは流出する電極を意味する。半導体素子の「第１主電極」とは、半導体素子に主電流が流入若しくは流出する電極を意味する。例えば、半導体素子が絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の場合には、「第１主電極」はエミッタ電極又はコレクタ電極のいずれか一方となる電極に対応する。半導体素子が静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）の場合には、「第１主電極」はアノード電極又はカソード電極のいずれか一方となる電極を意味する。
【００１２】
また、半導体素子の「第２主電極」とは、半導体素子がＦＥＴやＳＩＴであれば、上記第１主電極とはならないソース電極又はドレイン電極のいずれか一方となる電極を意味する。ＩＧＢＴにおいては、「第２主電極」は上記第１主電極とはならないエミッタ電極又はコレクタ電極のいずれか一方となる電極を意味する。ＳＩサイリスタやＧＴＯにおいては、「第２主電極」は上記第１主電極とはならないアノード電極又はカソード電極のいずれか一方となる電極を意味する。
【００１３】
このように、半導体素子の「第１主電極」がソース電極であれば、「第２主電極」はドレイン電極を意味する。半導体素子の「第１主電極」がエミッタ電極であれば、「第２主電極」はコレクタ電極を意味する。半導体素子の「第１主電極」がアノード電極であれば、「第２主電極」はカソード電極を意味する。ＭＩＳＦＥＴ等で対称構造の半導体素子となる場合は、バイアス関係を交換すれば「第１主電極」の機能と「第２主電極」の機能を交換可能な場合もある。
【００１４】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【００１５】
（第１実施形態）
＜半導体モジュールの構成＞
本発明の第１実施形態に係る半導体モジュールとして、ハーフブリッジ回路の一部を構成する１ｉｎ１型の半導体モジュールを例示する。図１は、本発明の第１実施形態に係る半導体モジュールの側面図であり、図２は、本発明の第１実施形態に係る半導体モジュールの第２回路基板７及び封止材８を省略し、第１回路基板１及び半導体素子（半導体チップ）２ａ〜２ｆ，３ａ〜３ｆの部分を上から見た上面図である。図２の下側から見た半導体モジュールの側面が図１に対応する。
【００１６】
本発明の第１実施形態に係る半導体モジュールは、図１及び図２に示すように、第１回路基板１と、第１回路基板１上に配置された半導体素子２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆと、半導体素子２ａ〜２ｆ，３ａ〜３ｆの上方に配置された第２回路基板７と、半導体素子２ａ〜２ｆ，３ａ〜３ｆを封止する封止材８とを備える。
【００１７】
第１回路基板１は、例えば直接銅接合（ＤＣＢ）基板や活性ろう付け（ＡＭＢ）基板等であってもよい。第１回路基板１の厚さは、例えば１．０ｍｍ程度以上、２．５ｍｍ程度以下である。第１回路基板１は、絶縁板１１と、絶縁板１１の下面に配置された導電層１２と、絶縁板１１の上面に配置された導電層１３とを有する。絶縁板１１は、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（Ｓｉ３Ｎ４）等の絶縁性セラミクスから構成される板状部材である。導電層１２，１３としては、銅（Ｃｕ）やアルミニウム（Ａｌ）等の導体箔等が使用可能である。
【００１８】
本発明の第１実施形態では、複数（６つ）の半導体素子２ａ〜２ｆと、複数（６つ）の半導体素子３ａ〜３ｆとの２種類の半導体素子が搭載される場合を例示している。このうち、半導体素子２ａ〜２ｆは、図２の右側に示すように、半導体モジュールの長手方向（図２の左右方向）に沿って２列に配列されている。半導体素子２ａ〜２ｆは、例えばＭＯＳＦＥＴやＩＧＢＴ等のトランジスタやサイリスタ等のパワー半導体素子で構成することができる。半導体素子２ａ〜２ｆは、例えばシリコン（Ｓｉ）基板で構成してもよく、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等のワイドバンドギャップ半導体基板で構成してもよい。
【００１９】
半導体素子２ａ〜２ｆは、上面側に制御電極（ゲート電極）及び第１主電極（ソース電極）を有し、下面側に第２主電極（ドレイン電極）を有する。半導体素子２ａ〜２ｆの第１主電極は、主電流ピン（導電ポスト）４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ，４ｊ，４ｋ，４ｌに電気的に接続されている。半導体素子２ａ〜２ｆの制御電極は、制御ピン（導電ポスト）５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆに電気的に接続されている。主電流ピン４ａ〜４ｌ及び制御ピン５ａ〜５ｆは、半導体素子２ａ〜２ｆの上面から上方に延伸するように配置され、主電流ピン４ａ〜４ｌ及び制御ピン５ａ〜５ｆの上部が第２回路基板７に挿入されている。半導体素子２ａ〜２ｆの第２主電極は、第１回路基板１の上面側の導電層１３に電気的に接続されている。
【００２０】
一方、半導体素子３ａ〜３ｆは、図２の左側に示すように、半導体モジュールの長手方向と直交する方向（図２の上下方向）に沿って２列に配列されている。半導体素子３ａ〜３ｆは、例えば還流ダイオード（ＦＷＤ）で構成することができる。
【００２１】
半導体素子３ａ〜３ｆは、上面側に第１主電極（アノード電極）を有し、下面側に第２主電極（カソード電極）を有する。半導体素子３ａ〜３ｆの第１主電極は、主電流ピン（導電ポスト）６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆに電気的に接続されている。主電流ピン６ａ〜６ｆは、半導体素子３ａ〜３ｆの上面から上方に延伸して配置され、主電流ピン６ａ〜６ｆの上部が第２回路基板７に挿入されている。半導体素子３ａ〜３ｆの第２主電極は、第１回路基板１の上面側の導電層１３に電気的に接続されている。
【００２２】
なお、第１回路基板１上に搭載される半導体素子２ａ〜２ｆ，３ａ〜３ｆの種類や個数、配置位置は特に限定されない。例えば、半導体素子２ａ〜２ｆのみ搭載され、半導体素子３ａ〜３ｆが無い構成であってもよい。
【００２３】
主電流ピン４ａ〜４ｌ、制御ピン５ａ〜５ｆ及び主電流ピン６ａ〜６ｆの材料としては、例えばＣｕやＡｌ等の導電性金属が使用可能である。本発明の第１実施形態では、主電流ピン４ａ〜４ｌ、制御ピン５ａ〜５ｆ及び主電流ピン６ａ〜６ｆが円柱状に形成された場合を例示するが、主電流ピン４ａ〜４ｌ、制御ピン５ａ〜５ｆ及び主電流ピン６ａ〜６ｆが角柱状、板状、ブロック状等の他の形状で形成されていてもよい。
【００２４】
第１回路基板１の上面側の導電層１３には、半導体素子２ａ〜２ｆ，３ａ〜３ｆの第２主電極の電位を外部へ取り出すための第２リード端子（第２外部接続端子）２２ａ，２２ｂ，２２ｃ，２２ｄが電気的に接続されている。第２リード端子２２ａ〜２２ｄは、導電層１３上から上方に延伸し、第２回路基板７を貫通して、封止材８の上面から突出するように配置されている。
【００２５】
第２リード端子２２ａ〜２２ｄは、例えばＣｕやＡｌ等の導電性金属で構成することができる。本発明の第１実施形態では、第２リード端子２２ａ〜２２ｄが円柱状に形成された場合を例示するが、第２リード端子２２ａ〜２２ｄが角柱状、板状、ブロック状等の他の形状で形成されていてもよく、封止材８の上面から突出する部分が折れ曲がっていてもよい。第２リード端子２２ａ〜２２ｄの個数や配置位置も特に限定されない。
【００２６】
半導体素子２ａ〜２ｆ，３ａ〜３ｆの上面と、第２回路基板７の下面とは、例えば１．０ｍｍ程度離間する。第２回路基板７は、例えば低温同時焼成セラミクス（ＬＴＣＣ）基板等のセラミクス多層基板が使用可能である。第２回路基板７の厚さは、例えば１．０ｍｍ程度以上、１．５ｍｍ程度以下である。第２回路基板７は、セラミクス等からなる絶縁層７０と、絶縁層７０の内部に埋め込まれた主電流配線層７１と、絶縁層７０の内部に埋め込まれ、主電流配線層７１よりも上層の制御配線層７２とを有する。絶縁層７０の上面にはゲート抵抗として機能する抵抗素子９が配置されている。
【００２７】
絶縁層７０の材料としては、Ａｌ２Ｏ３、ＡｌＮ、Ｓｉ３Ｎ４等を主成分としたセラミクス材料が使用可能である。主電流配線層７１及び制御配線層７２の材料としては、例えば銀（Ａｇ）や銅（Ｃｕ）等の導電性金属が使用可能である。主電流配線層７１及び制御配線層７２の厚さは、例えば０．２ｍｍ程度である。主電流配線層７１の上面側、主電流配線層７１及び制御配線層７２の間、制御配線層７２の下面側にそれぞれ位置する絶縁層７０の厚さは、例えば０．２ｍｍ程度である。
【００２８】
図３は、第２回路基板７の下層側の主電流配線層７１の平面パターンを、第１回路基板１及び半導体素子２ａ〜２ｆ，３ａ〜３ｆと対応させて示す。主電流配線層７１は、主電流ピン４ａ〜４ｌにより半導体素子２ａ〜２ｆ，３ａ〜３ｆの第１主電極と電気的に接続されている。主電流配線層７１は、制御ピン５ａ〜５ｆが貫通する開口部（貫通孔）７１ａ，７１ｂ，７１ｃ，７１ｄ，７１ｅ，７１ｆと、第２リード端子２２ａ〜２２ｄが貫通する開口部（切り欠き部）７１ｇ，７１ｈとを有する。主電流配線層７１と制御ピン５ａ〜５ｆ及び第２リード端子２２ａ〜２２ｄとは絶縁層７０の一部を介して絶縁されている。
【００２９】
主電流配線層７１には、半導体素子２ａ〜２ｆ，３ａ〜３ｆの第１主電極の電位を外部へ取り出すための第１リード端子（第１外部接続端子）２１ａ，２１ｂ，２１ｃ，２１ｄ及び主電流の測定用のセンスリード端子２３ａ，２３ｂが電気的に接続されている。第１リード端子２１ａ〜２１ｄ及びセンスリード端子２３ａ，２３ｂは、主電流配線層７１上から上方に延伸し、図１に示すように主電流配線層７１の上側の絶縁層７０を貫通して、封止材８の上面から突出するように配置されている。第１リード端子２１ａ〜２１ｄ及びセンスリード端子２３ａ，２３ｂは、主電流配線層７１の上面の法線方向で導電層１３と重なるように、導電層１３の上方に位置する。
【００３０】
第１リード端子２１ａ〜２１ｄ及びセンスリード端子２３ａ，２３ｂは、例えばＣｕやＡｌ等の導電性金属で構成することができる。本発明の第１実施形態では、第１リード端子２１ａ〜２１ｄ及びセンスリード端子２３ａ，２３ｂが円柱状に形成された場合を例示するが、第１リード端子２１ａ〜２１ｄ及びセンスリード端子２３ａ，２３ｂが角柱状、板状、ブロック状等の他の形状で形成されていてもよく、封止材８の上面から突出する部分が折れ曲がっていてもよい。第１リード端子２１ａ〜２１ｄ及びセンスリード端子２３ａ，２３ｂの個数や配置位置も特に限定されない。
【００３１】
図４は、第２回路基板７の上層側の制御配線層７２の平面パターンを、第１回路基板１及び半導体素子２ａ〜２ｆ，３ａ〜３ｆと対応させて示す。制御配線層７２は、制御ピン５ａ〜５ｆにより、半導体素子２ａ〜２ｆの制御電極と電気的に接続されている。制御配線層７２には、半導体素子２ａ〜２ｆの制御電極へ外部から所定の電圧を印加するための第３リード端子（第３外部接続端子）２４ａ，２４ｂが電気的に接続されている。
【００３２】
第３リード端子２４ａ，２４ｂは、制御配線層７２上から上方に延伸し、図１に示すように制御配線層７２の上側の絶縁層７０を貫通して、封止材８の上面から突出するように配置されている。第３リード端子２４ａ，２４ｂは、制御配線層７２の上面の法線方向で導電層１３と重なるように、導電層１３の上方に位置する。抵抗素子９は、制御配線層７２と第３リード端子２４ａ，２４ｂとの間に電気的に接続されている。
【００３３】
第３リード端子２４ａ，２４ｂは、例えばＣｕやＡｌ等の導電性金属で構成することができる。本発明の第１実施形態では、第３リード端子２４ａ，２４ｂが円柱状に形成された場合を例示するが、第３リード端子２４ａ，２４ｂが角柱状、板状、ブロック状等の他の形状で形成されていてもよく、封止材８の上面から突出する部分が折れ曲がっていてもよい。第３リード端子２４ａ，２４ｂの個数や配置位置も特に限定されない。
【００３４】
図４に示すように、制御配線層７２は、複数の制御ピン５ａ〜５ｆ間を等長配線するように、複数の制御ピン５ａ〜５ｆと抵抗素子９との間を配線する第１配線部７１ａと、第３リード端子２４ａ，２４ｂと抵抗素子９との間を配線する第２配線部７２ｂとを備える。なお、第１配線部７１ａ及び第２配線部７２ｂの配線パターンは例示であり、これに限定されない。
【００３５】
図１に示した封止材８は略直方体形状を有する場合を例示する。封止材８は、第１回路基板１の上面、半導体素子２ａ〜２ｆ，３ａ〜３ｆの側面及び上面、並びに第２回路基板７の下面を少なくとも覆う。封止材８は、第１回路基板１の導電層１２の下面を露出し、且つ第１リード端子２１ａ〜２１ｄの上端、センスリード端子２３ａ，２３ｂの上端、第２リード端子２２ａ〜２２ｄの上端及び第３リード端子２４ａ，２４ｂの上端を露出するように、半導体素子２ａ〜２ｆ，３ａ〜３ｆを封止する。封止材８としては、例えば耐熱性が高く硬質な熱硬化性樹脂等の樹脂材料が使用可能であり、具体的にはエポキシ樹脂、マレイミド樹脂、シアネート樹脂等が使用可能である。
【００３６】
図５は、本発明の第１実施形態に係る半導体モジュールの等価回路を示す。図５に示すＭＯＳＦＥＴであるトランジスタＴ１が、図１及び図２等に示した半導体素子２ａ〜２ｆに対応する。また、トランジスタＴ１に逆並列に接続されたＦＷＤであるダイオード素子Ｄ１が、図１及び図２等に示した半導体素子３ａ〜３ｆに対応する。
【００３７】
トランジスタＴ１のドレイン側の端子Ｄが、図１及び図２等に示した第２リード端子２２ａ〜２２ｄに対応する。トランジスタＴ１のソース側の端子Ｓが、図１及び図３等に示した第１リード端子２１ａ〜２１ｄに対応する。トランジスタＴ１のソース側の端子Ｓａが、図１及び図３等に示したセンスリード端子２３ａ，２３ｂに対応する。トランジスタＴ１のゲート側の抵抗Ｒ１が、図１に示した抵抗素子９に対応し、トランジスタＴ１のゲート側の抵抗Ｒ１を介した端子Ｇが、図１及び図４等に示した第３リード端子２４ａ，２４ｂに対応する。
【００３８】
＜比較例＞
ここで、図６及び図７を参照して、比較例に係る半導体モジュールを説明する。図６は、比較例に係る半導体モジュールの側面図であり、図２は、比較例に係る半導体モジュールの第２回路基板１０７及び封止材１０８を省略し、第１回路基板１０１及び半導体素子１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ，１０２ｆ，１０３ａ，１０３ｂ，１０３ｃ，１０３ｄ，１０３ｅ，１０３ｆの部分を上から見た上面図である。
【００３９】
比較例に係る半導体モジュールは、図６及び図７に示すように、第１回路基板１０１と、第１回路基板１０１上に搭載された半導体素子１０２ａ〜１０２ｆ，１０３ａ〜１０３ｆと、半導体素子１０２ａ〜１０２ｆ，１０３ａ〜１０３ｆの上方に配置された第２回路基板１０７と、半導体素子１０２ａ〜１０２ｆ，１０３ａ〜１０３ｆを封止する封止材１０８とを備える。
【００４０】
第１回路基板１０１は、絶縁板１１１と、絶縁板１１１の下面に配置された導電層１１２と、絶縁板１１１の上面に配置された導電層１１３ａ，１１３ｂ，１１３ｃ，１１３ｄとを有する。比較例に係る半導体モジュールの第１回路基板１０１は、上面側の導電層１１３ａ〜１１３ｄが４つの回路パターンに分割されている点が、本発明の第１実施形態に係る半導体モジュールの第１回路基板１と異なる。
【００４１】
半導体素子１０２ａ〜１０２ｆはＭＯＳＦＥＴ等のパワー半導体素子である。半導体素子１０２ａ〜１０２ｆの上面側の第１主電極は主電流ピン１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆ，１０４ｇ，１０４ｈ，１０４ｉ，１０４ｊ，１０４ｋ，１０４ｌに電気的に接続されている。半導体素子１０２ａ〜１０２ｆの上面側の制御電極は制御ピン１０５ａ，１０５ｂ，１０５ｃ，１０５ｄ，１０５ｅ，１０５ｆに電気的に接続されている。主電流ピン１０４ａ〜１０４ｌ及び制御ピン１０５ａ〜１０５ｆは、上方に延伸するように配置され、第２回路基板１０７を貫通し、第２回路基板１０７の上面側から突出する。半導体素子１０２ａ〜１０２ｆの下面側の第２主電極は導電層１１３ｂに電気的に接続されている。
【００４２】
一方、半導体素子１０３ａ〜１０３ｆはＦＷＤである。半導体素子１０３ａ〜１０３ｆの上面側のアノード電極は主電流ピン１０６ａ，１０６ｂ，１０６ｃ，１０６ｄ，１０６ｅ，１０６ｆ，１０６ｇ，１０６ｈ，１０６ｉ，１０６ｊ，１０６ｋ，１０６ｌに電気的に接続されている。主電流ピン１０６ａ〜１０６ｌは、上方に延伸するように配置され、第２回路基板１０７を貫通し、第２回路基板１０７の上面側から突出する。半導体素子１０３ａ〜１０３ｆの下面側のカソード電極は導電層１１３ｂに電気的に接続されている。
【００４３】
図６に示した第２回路基板１０７は、絶縁層１７１と、絶縁層１７１の下面に配置された配線層１７２と、絶縁層１７１の上面に配置された配線層１７３とを有するプリント基板で構成される。比較例に係る半導体モジュールの絶縁層１７１は、ガラスエポキシ樹脂やポリイミド樹脂等の樹脂材料で構成される点が、本発明の第１実施形態に係る半導体モジュールの第２回路基板７と異なる。配線層１７２，１７３は、銅等の導電性材料で構成されている。
【００４４】
第１回路基板１０１の上面側の半導体素子１０２ａ〜１０２ｆ，１０３ａ〜１０３ｆを搭載しない導電層１１３ａには、主電流ピン１３１ａ，１３１ｂ，１３１ｃ，１３１ｄが電気的に接続されている。主電流ピン１３１ａ〜１３１ｄは、上方に延伸するように配置され、第２回路基板１０７を貫通し、第２回路基板１０７の上面側から突出する。主電流ピン１３１ａ〜１３１ｄは、第２回路基板１０７の配線層１７２，１７３の回路パターンにより、主電流ピン１０４ａ〜１０４ｌ及び主電流ピン１０６ａ〜１０６ｌに電気的に接続されている。
【００４５】
更に、導電層１１３ａには、第１リード端子１２１ａ，１２１ｂ，１２１ｃ，１２１ｄが電気的に接続されている。第１リード端子１２１ａ〜１２１ｄは、上方に延伸し、第２回路基板１０７の絶縁層１７１を貫通して、封止材１０８の上面側から突出する。
【００４６】
第１回路基板１０１の上面側の半導体素子１０２ａ〜１０２ｆ，１０３ａ〜１０３ｆを搭載する導電層１１３ｂには、第２リード端子１２２ａ，１２２ｂ，１２２ｃ，１２２ｄが電気的に接続されている。第２リード端子１２２ａ〜１２２ｄは、上方に延伸し、第２回路基板１０７の絶縁層１７１を貫通して、封止材１０８の上面側から突出する。
【００４７】
第１回路基板１０１の上面側の半導体素子１０２ａ〜１０２ｆ，１０３ａ〜１０３ｆを搭載しない導電層１１３ｃには、主電流ピン１３２ａ，１３２ｂ，１３２ｃ，１３２ｄが電気的に接続されている。主電流ピン１３２ａ〜１３２ｄは、上方に延伸するように配置され、第２回路基板１０７を貫通し、第２回路基板１０７の上面側から突出する。主電流ピン１３２ａ〜１３２ｄは、第２回路基板１０７の配線層１７２，１７３の回路パターンにより、主電流ピン１０４ａ〜１０４ｌ及び主電流ピン１０６ａ〜１０６ｌに電気的に接続されている。
【００４８】
更に、導電層１１３ｃには、センスリード端子１２３ａ，１２３ｂが電気的に接続されている。センスリード端子１２３ａ，１２３ｂは、上方に延伸し、第２回路基板１０７の絶縁層１７１を貫通して、封止材１０８の上面側から突出する。
【００４９】
第１回路基板１０１の上面側の半導体素子１０２ａ〜１０２ｆ，１０３ａ〜１０３ｆを搭載しない導電層１１３ｄには、抵抗素子１０９が配置されている。抵抗素子１０９には、制御ピン１０９ａが電気的に接続されている。制御ピン１０９ａは、上方に延伸するように配置され、第２回路基板１０７を貫通し、第２回路基板１０７の上面側から突出する。制御ピン１０９ａは、第２回路基板１０７の配線層１７２，１７３の回路パターンにより、制御ピン１０５ａ〜１０５ｆに電気的に接続されている。
【００５０】
更に、導電層１１３ｄには、第３リード端子１２４ａ，１２４ｂが電気的に接続されている。第３リード端子１２４ａ，１２４ｂは、上方に延伸し、第２回路基板１０７の絶縁層１７１を貫通して、封止材１０８の上面側から突出する。
【００５１】
このように、比較例に係る半導体モジュールでは、半導体素子１０２ａ〜１０２ｆ，１０３ａ〜１０３ｆを搭載する導電層１１３ｂと電気的に隔離された導電層１１３ａ，１１３ｃ，１１３ｄを形成し、導電層１１３ａ，１１３ｃ，１１３ｄに第１リード端子１２１ａ〜１２１ｄ、センスリード端子１２３ａ，１２３ｂ及び第３リード端子１２４ａ，１２４ｂをそれぞれ接続して、外部に電極を取り出している。そのため、第１回路基板１０１の上面側の導電層１１３ａ〜１１３ｄとして、半導体素子１０２ａ〜１０２ｆ，１０３ａ〜１０３ｆを搭載しない導電層１１３ａ，１１３ｃ，１１３ｄのパターンが存在し、導電層１１３ａ，１１３ｃ，１１３ｄのパターンの分だけ半導体モジュールのサイズが大きくなる。
【００５２】
半導体モジュールのサイズを小さくするためには、複数の半導体素子１０２ａ〜１０２ｆ，１０３ａ〜１０３ｆの搭載間隔を狭くすることが考えられるが、搭載間隔が狭くなるほど、半導体素子１０２ａ〜１０２ｆ，１０３ａ〜１０３ｆからの発熱による熱干渉により温度が上昇するため、電流容量が下がる。これにより、半導体素子１０２ａ〜１０２ｆ，１０３ａ〜１０３ｆの搭載数が増えるため、半導体モジュールのサイズは小さくならない。
【００５３】
また、複数の半導体素子１０２ａ〜１０２ｆ，１０３ａ〜１０３ｆの制御電極や第１主電極等の制御系の電極は、複数の半導体素子１０２ａ〜１０２ｆ，１０３ａ〜１０３ｆまでの電極経路の距離を出来るだけ揃える必要があるが、複数の半導体素子１０２ａ〜１０２ｆ，１０３ａ〜１０３ｆの搭載位置及び向きに制約が生じる。このため、複数の半導体素子１０２ａ〜１０２ｆ，１０３ａ〜１０３ｆにより発生した熱の放熱効率を向上させることが困難となる。
【００５４】
また、第２回路基板１０７は、一般にガラスエポキシ樹脂やポリイミド樹脂等の樹脂層の上下面に銅箔等の導体箔を積層しており、熱膨張係数が大きい。このため、第２回路基板１０７と、第１回路基板１０１上に搭載された半導体素子１０２ａ〜１０２ｆ，１０３ａ〜１０３ｆとをはんだ等を用いて接合する際に、第１回路基板１０１又は第２回路基板１０７のいずれか、或いは両方に反りが発生する。特に、配線層１７２，１７３が大きくなると、絶縁層１７１の剛性が無いため、反りが大きくなる。
【００５５】
これに対して、本発明の第１実施形態に係る半導体モジュールによれば、図１及び図２に示すように、第２回路基板７が第１リード端子２１ａ〜２１ｄ、センスリード端子２３ａ，２３ｂ及び第３リード端子２４ａ，２４ｂを保持する。これにより、第１回路基板１の上面側の導電層１３としては、半導体素子２ａ〜２ｆ，３ａ〜３ｆを搭載する領域があればよく、半導体素子２ａ〜２ｆ，３ａ〜３ｆを搭載しない回路パターンを形成する必要が無い。このため、比較例に係る半導体モジュールと比較して、半導体素子２ａ〜２ｆ，３ａ〜３ｆを搭載しない回路パターンの分だけ第１回路基板１のサイズを小さくすることができるため、半導体モジュールのサイズを小さくすることができる。また、半導体素子２ａ〜２ｆ，３ａ〜３ｆの制御電極やセンス等の制御系の回路の配置の自由度が向上し、半導体素子２ａ〜２ｆ，３ａ〜３ｆの搭載位置や向きの制約が少なくなる。この結果、放熱効率の良い配置が可能となる。
【００５６】
更に、第１回路基板１の絶縁板１１をセラミクス材料で構成し、且つ第２回路基板７の絶縁層７０をセラミクス材料で構成することにより、第１回路基板１と第２回路基板７の線膨張係数差が小さくなり、第１回路基板１や第２回路基板７の反りを抑制することができる。この結果、半導体モジュールの反りを生じ難くすることができる。
【００５７】
＜半導体モジュールの製造方法＞
次に、図８〜図１１等を参照して、本発明の第１実施形態に係る半導体モジュールの製造方法の一例を説明する。
【００５８】
まず、図８に示すように、主電流ピン４ａ〜４ｌ、制御ピン５ａ〜５ｆ及び主電流ピン６ａ〜６ｆを挿入し、且つ第１リード端子２１ａ〜２１ｄ、第２リード端子２２ａ〜２２ｄ、センスリード端子２３ａ，２３ｂ及び第３リード端子２４ａ，２４ｂを保持した第２回路基板７を用意する（図８の側面図で隠れた主電流ピン４ｇ〜４ｌ、制御ピン５ｄ〜５ｆ、主電流ピン６ｅ〜６ｆ、第１リード端子２１ｃ，２１ｄ、第２リード端子２２ｃ，２２ｄは図２参照）。
【００５９】
具体的には、絶縁層７０、主電流配線層７１及び制御配線層７２からなる第２回路基板７を焼成等により形成する。そして、第２回路基板７の絶縁層７０に、主電流配線層７１及び制御配線層７２まで到達するスルーホールを形成し、第１リード端子２１ａ〜２１ｄ、センスリード端子２３ａ，２３ｂ及び第３リード端子２４ａ，２４ｂをそれぞれ圧入する。第１リード端子２１ａ〜２１ｄ、センスリード端子２３ａ，２３ｂ及び第３リード端子２４ａ，２４ｂの表面にはニッケル（Ｎｉ）−燐（Ｐ）や錫（Ｓｎ）めっきを施しておいてもよい。第１リード端子２１ａ〜２１ｄ、センスリード端子２３ａ，２３ｂ及び第３リード端子２４ａ，２４ｂは、第２回路基板７の主電流配線層７１及び制御配線層７２との接触不良を抑制するため、はんだ等により金属接合させておいてもよい。
【００６０】
一方、第２リード端子２２ａ〜２２ｄは、第２回路基板７の主電流配線層７１及び制御配線層７２が形成されていない位置に絶縁層７０を貫通するスルーホールを形成し、圧入により第２回路基板７に保持させる。なお、第２リード端子２２ａ〜２２ｄは、第２リード端子２２ａ〜２２ｄより一回り大きなスルーホールを第２回路基板７に形成し、第１回路基板１及び半導体素子２ａ〜２ｆ，３ａ〜３ｆと、第２回路基板７をはんだ接合する際に、カーボン治具等で位置を合わせ、第１回路基板１にはんだ接合により保持されていてもよい。
【００６１】
第２回路基板７の主電流ピン４ａ〜４ｌ、制御ピン５ａ〜５ｆ及び主電流ピン６ａ〜６ｆと、第２回路基板７に保持させた場合の第２リード端子２２ａ〜２２ｄは、第２回路基板７からの長さを、半導体素子２ａ〜２ｆ，３ａ〜３ｆの厚み及び使用するはんだの厚みに対応させて予め調整しておく。これにより、第１回路基板１、半導体素子２ａ〜２ｆ，３ａ〜３ｆ及び第２回路基板７をはんだ接合した後も反りの発生が抑制され、封止材８の外部に露出する第２リード端子２２ａ〜２２ｄの位置も精度良く形成される。
【００６２】
一方、図９に示すように、絶縁板１１と、絶縁板１１の下面に配置された導電層１２と、絶縁板１１の上面に配置された導電層１３とを有する第１回路基板１を用意する。そして、第１回路基板１の上面側の導電層１３上の半導体素子の搭載位置に、印刷又はディスペンサー等によりペースト状又は板状のはんだを塗布し、図１０に示すように半導体素子２ａ〜２ｆ，３ａ〜３ｆを搭載する（図１０の側面図で隠れた半導体素子２ｄ〜２ｆ，３ｃ〜３ｆは図２参照）。
【００６３】
次に、半導体素子２ａ〜２ｆ，３ａ〜３ｆ上の主電流ピン４ａ〜４ｌ、制御ピン５ａ〜５ｆ及び主電流ピン６ａ〜６ｆを接合する位置と、導電層１３上の第２リード端子２２ａ〜２２ｄを接合する位置に、ディスペンサーを用いてペースト状のはんだを塗布する。次に、半導体素子２ａ〜２ｆ，３ａ〜３ｆを搭載した第１回路基板１と、図８に示した主電流ピン４ａ〜４ｌ、制御ピン５ａ〜５ｆ及び主電流ピン６ａ〜６ｆを挿入し、且つ第１リード端子２１ａ〜２１ｄ、第２リード端子２２ａ〜２２ｄ、センスリード端子２３ａ，２３ｂ及び第３リード端子２４ａ，２４ｂを保持した第２回路基板７とを、カーボン等の治具を用いて図１１に示すように重ね合わせ、リフロー等を用いて加熱し、はんだ接合を行う。この際、第２回路基板７上の抵抗素子９もはんだ接合を行う。
【００６４】
次に、金型等を用いて、第１回路基板１の下側の導電層１３と、第１リード端子２１ａ〜２１ｄ、第２リード端子２２ａ〜２２ｄ、センスリード端子２３ａ，２３ｂ及び第３リード端子２４ａ，２４ｂの先端とが露出するようにエポキシ樹脂等の熱硬化性樹脂による樹脂モールドを行う。樹脂モールドはトランスファーモールド、コンプレッションモールド或いはポッティングのいずれでもよく、使用する樹脂材料等に応じて適宜選択可能である。この結果、図１に示した半導体モジュールが完成する。
【００６５】
以上の本発明の第１実施形態に係る半導体モジュールの製造方法によれば、小型化した半導体モジュールを作製可能となる。また、外部に取り出した第１リード端子２１ａ〜２１ｄ、第２リード端子２２ａ〜２２ｄ、センスリード端子２３ａ，２３ｂ及び第３リード端子２４ａ，２４ｂには、必要に応じてボルト締めが可能なナット形状の電極をレーザ溶接やはんだ接合により取り付けることができる。
【００６６】
また、半導体モジュールを小型化しない場合、半導体素子２ａ〜２ｆ，３ａ〜３ｆの搭載間隔を広げることができる。これにより、半導体素子２ａ〜２ｆ，３ａ〜３ｆ自身の発熱による熱干渉が抑制されるため、同じ電流容量でもジャンクション温度が低下する。ジャンクション温度を下げる必要が無ければ、電流容量を増加させることができる。
【００６７】
＜第１変形例＞
本発明の第１実施形態の第１変形例に係る半導体モジュールは、図１２に示すように、第２回路基板７の上面側の絶縁層７０上に抵抗素子９が配置されていない点が、本発明の第１実施形態に係る半導体モジュールと異なる。抵抗素子９が配置されていない場合には、図４に示した制御配線層７２の平面パターンとしては、第１配線部７１ａと第２配線部７２ｂとを抵抗素子９を介さずに直接接続すればよい。なお、抵抗素子９が、第２回路基板７の上面側の絶縁層７０上に配置される代わりに、絶縁層７０の内部に埋め込まれていてもよく、絶縁層７０上に配置される場合よりも厚みを抑制することができる。
【００６８】
＜第２変形例＞
本発明の第１実施形態の第２変形例に係る半導体モジュールは、図１３に示すように、封止材８が、第２回路基板７の絶縁層７０の上面を露出するように配置されている点が、本発明の第１実施形態に係る半導体モジュールと異なる。絶縁層７０の露出した上面には、例えば冷却器やその他の部品等を搭載してもよい。本発明の第１実施形態の第２変形例によれば、第２回路基板７の絶縁層７０の上面側からも冷却することができ、放熱効率を向上させることができる。
【００６９】
（第２実施形態）
図１４は、本発明の第２実施形態に係る半導体モジュールの側面図であり、図１５は、本発明の第２実施形態に係る半導体モジュールの第２回路基板７ａ及び封止材８を省略し、第１回路基板１及び半導体素子（半導体チップ）２ａ〜２ｆ，３ａ〜３ｆの部分を上から見た上面図である。
【００７０】
本発明の第２実施形態に係る半導体モジュールは、図１４及び図１５に示すように、第１回路基板１と、第１回路基板１上に配置された半導体素子２ａ〜２ｆ，３ａ〜３ｆと、半導体素子２ａ〜２ｆ，３ａ〜３ｆ上に配置された第２回路基板７ａと、半導体素子２ａ〜２ｆ，３ａ〜３ｆを封止する封止材８とを備える。
【００７１】
本発明の第２実施形態に係る半導体モジュールでは、図１４及び図１５に示すように、半導体素子２ａ〜２ｆ，３ａ〜３ｆが半導体モジュールの長手方向に交互に配置されている点が、本発明の第１実施形態に係る半導体モジュールと異なる。半導体素子２ａ〜２ｆ，３ａ〜３ｆの動作時に発生する熱は、半導体素子３ａ〜３ｆを構成するダイオード素子よりも、半導体素子２ａ〜２ｆを構成するＭＯＳＦＥＴの方が大きい。そこで、半導体素子２ａ〜２ｆ，３ａ〜３ｆを交互に配置することで、半導体素子２ａ〜２ｆを構成するＭＯＳＦＥＴ同士での熱干渉による温度上昇を抑制することができる。但し、半導体素子２ａ〜２ｆを構成するＭＯＳＦＥＴの制御電極までの配線距離が長くなるため、ゲート−ソースセンス間のインダクタンスが大きくなる。
【００７２】
また、本発明の第２実施形態に係る半導体モジュールでは、図１４に示すように、第２回路基板７ａが、絶縁層７０内に３層の配線層を有する点が、本発明の第１実施形態に係る半導体モジュールの２層の配線層を有する第２回路基板７と異なる。即ち、第２回路基板７ａは、絶縁層７０と、絶縁層７０に埋め込まれた主電流配線層７１と、絶縁層７０の主電流配線層７１よりも上層に埋め込まれた制御配線層７２と、絶縁層７０の主電流配線層７１と制御配線層７２との間に埋め込まれセンス配線層７３とを有する。
【００７３】
第２回路基板７ａの主電流配線層７１の厚さは、例えば０．２ｍｍ程度以上、好ましくは０．４ｍｍ程度以上とすることで、大電流を流した際にも発熱を抑制することができる。センス配線層７３と制御配線層７２の間の絶縁層７０の厚さは、例えば０．５ｍｍ程度以下、好ましくは０．１ｍｍ程度以下とする。
【００７４】
図１６は、第２回路基板７ａの下層側の主電流配線層７１の平面パターンを、第１回路基板１及び半導体素子２ａ〜２ｆ，３ａ〜３ｆと対応させて示す。主電流配線層７１は、主電流ピン４ａ〜４ｌにより半導体素子２ａ〜２ｆ，３ａ〜３ｆの第１主電極と電気的に接続されている。主電流配線層７１は、制御ピン５ａ〜５ｆが貫通する開口部（貫通孔）７１ａ〜７１ｆと、第２リード端子２２ａ〜２２ｄが貫通する開口部（切り欠き部）７１ｇ，７１ｈとを有する。主電流配線層７１と制御ピン５ａ〜５ｆ及び第２リード端子２２ａ〜２２ｄとは絶縁層７０の一部を介して絶縁されている。
【００７５】
主電流配線層７１には第１リード端子（第１外部接続端子）２１ａ，２１ｂ，２１ｃ，２１ｄが電気的に接続されている。第１リード端子２１ａ〜２１ｄは、主電流配線層７１上から上方に延伸し、図１４に示すように主電流配線層７１の上側の絶縁層７０を貫通して、封止材８の上面から突出するように配置されている。第１リード端子２１ａ〜２１ｄは、主電流配線層７１の上面の法線方向で導電層１３と重なるように、導電層１３の上方に位置する。
【００７６】
図１７は、第２回路基板７ａの中層であるセンス配線層７３の平面パターンを、第１回路基板１及び半導体素子２ａ〜２ｆ，３ａ〜３ｆと対応させて示す。センス配線層７３は、絶縁層７０の一部を挟んで制御配線層７２の少なくとも一部と対向して配置されている。図１７に示すように、センス配線層７３は、複数の主電流ピン４ｂ，４ｃ，４ｅ，４ｈ，４ｋ間を等長配線するように、複数の主電流ピン４ｂ，４ｃ，４ｅ，４ｈ，４ｋを配線する第１配線部７１ａと、第１配線部７１ａと主電流の測定用のセンスリード端子２３ａ，２３ｂとの間を配線する第２配線部７３ｂとを有する。
【００７７】
即ち、センス配線層７３にはセンスリード端子２３ａ，２３ｂが電気的に接続されている。センスリード端子２３ａ，２３ｂは、センス配線層７３上から上方に延伸し、図１４に示すようにセンス配線層７３の上側の絶縁層７０を貫通して、封止材８の上面から突出するように配置されている。センスリード端子２３ａ，２３ｂは、センス配線層７３の上面の法線方向で導電層１３と重なるように、導電層１３の上方に位置する。
【００７８】
図１８は、第２回路基板７ａの上層側の制御配線層７２の平面パターンを、第１回路基板１及び半導体素子２ａ〜２ｆ，３ａ〜３ｆと対応させて示す。制御配線層７２は、制御ピン５ａ〜５ｆにより、半導体素子２ａ〜２ｆの制御電極と電気的に接続されている。制御配線層７２には第３リード端子（第３外部接続端子）２４ａ，２４ｂが電気的に接続されている。
【００７９】
第３リード端子２４ａ，２４ｂは、制御配線層７２上から上方に延伸し、図１４に示すように制御配線層７２の上側の絶縁層７０を貫通して、封止材８の上面から突出するように配置されている。第３リード端子２４ａ，２４ｂは、制御配線層７２の上面の法線方向で導電層１３と重なるように、導電層１３の上方に位置する。抵抗素子９は、制御配線層７２と第３リード端子２４ａ，２４ｂとの間に電気的に接続されている。
【００８０】
図１８に示すように、制御配線層７２は、複数の制御ピン５ａ〜５ｆ間を等長配線するように、複数の制御ピン５ａ〜５ｆと抵抗素子９との間を配線する第１配線部７１ａと、第３リード端子２４ａ，２４ｂと抵抗素子９との間を配線する第２配線部７２ｂとを備える。
【００８１】
本発明の第２実施形態に係る半導体モジュールの他の構成は、本発明の第１実施形態に係る半導体モジュールと同様であるので、重複した説明を省略する。
【００８２】
本発明の第２実施形態に係る半導体モジュールによれば、本発明の第１実施形態と同様に、第２回路基板７ａが第１リード端子２１ａ〜２１ｄ、センスリード端子２３ａ，２３ｂ及び第３リード端子２４ａ，２４ｂを保持する。これにより、第１回路基板１の上面側の導電層１３としては、半導体素子２ａ〜２ｆ，３ａ〜３ｆを搭載する領域があればよく、半導体素子２ａ〜２ｆ，３ａ〜３ｆを搭載しない回路パターンを形成する必要が無い。このため、第１回路基板１のサイズを小さくすることができるので、半導体モジュールのサイズを小さくすることができる。
【００８３】
更に、半導体素子２ａ〜２ｆ，３ａ〜３ｆの制御電極やソースセンス等の制御系の回路の配置の自由度が向上し、半導体素子２ａ〜２ｆ，３ａ〜３ｆの搭載位置や向きの制約が少なくなる。例えば、発熱量の異なる２種類の半導体素子２ａ〜２ｆと半導体素子３ａ〜３ｆとを交互に配置することにより、放熱効率を向上させることができる。
【００８４】
更に、第１回路基板１の絶縁板１１をセラミクス材料で構成し、且つ第２回路基板７ａの絶縁層７０をセラミクス材料で構成することにより、第１回路基板１と第２回路基板７ａの線膨張係数差が小さくなり、第１回路基板１や第２回路基板７ａの反りを抑制することができる。この結果、半導体モジュールの反りを生じ難くすることができる。
【００８５】
更に、本発明の第２実施形態に係る半導体モジュールの特有の効果として、制御配線層７２と、主電流の測定のためのセンス配線層７３とを、絶縁層７０を介して対向するように配置する。そして、センス配線層７３の配線パターンが、制御配線層７２の配線パターンの少なくとも一部と重なるように配置することにより、インダクタンスを低減することができる。この結果、ゲート電流の立ち上がり時の電流の時間変化量（ｄｉ／ｄｔ）を向上させることができ、高周波数化することができる。
【００８６】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００８７】
例えば、本発明の第１及び第２実施形態では、ハーフブリッジ回路の一部を構成する１ｉｎ１型の半導体モジュールを例示したが、ハーフブリッジ回路を構成する２ｉｎ１型の半導体モジュールであってもよい。２ｉｎ１型の半導体モジュールは、例えば図１９に示すように、２つの第１回路基板１ａ，１ｂと、第１回路基板１ａ，１ｂの上面に搭載された半導体素子２ａ，２ｂと、半導体素子２ａ，２ｂの上方に配置された第２回路基板７ｂと、半導体素子２ａ，２ｂを封止する封止材８を備える。
【００８８】
第１回路基板１ａは、絶縁板１１ａと、絶縁板１１ａの下面に配置された導電層１２ａと、絶縁板１１ａの上面に配置された導電層１３ａとを有する。第１回路基板１ａ上には半導体素子２ａが搭載されている。半導体素子２ａの上面側の第１主電極には主電流ピン４ａ，４ｂが接続され、制御電極には制御ピン５ａが接続されている。第１回路基板１ａの上面側の導電層１３ａには主電流ピン４ｍが接続されている。
【００８９】
第１回路基板１ｂは、絶縁板１１ｂと、絶縁板１１ｂの下面に配置された導電層１２ｂと、絶縁板１１ｂの上面に配置された導電層１３ａとを有する。第１回路基板１ｂ上には半導体素子２ｂが搭載されている。半導体素子２ｂの上面側の第１主電極には主電流ピン４ｃ，４ｄが接続され、制御電極には制御ピン５ａが接続されている。第１回路基板１ｂの上面側の導電層１３ｂには第２リード端子２２ａ，２２ｂが接続されている。
【００９０】
第２回路基板７ｂが、絶縁層７０と、絶縁層７０に埋め込まれた主電流配線層７１ｉ，７１ｊと、絶縁層７０の主電流配線層７１ｉ，７１ｊよりも上層に埋め込まれた制御配線層７２ｃ，７２ｄの２層の配線層を有する。なお、第２回路基板７ｂが、本発明の第２実施形態と同様に、センス配線層７３を更に有する３層の配線層を有していてもよい。
【００９１】
第２回路基板７ｂの主電流配線層７１ｉには、主電流ピン４ａ，４ｂ及び第１リード端子２１ａ，２１ｂが接続されている。第２回路基板７ｂの主電流配線層７１ｊには、主電流ピン４ｃ，４ｄ，４ｍが接続されている。第２回路基板７ｂの制御配線層７２ｃには、制御ピン５ａ及び第３リード端子２５ａ，２５ｂが接続されている。第２回路基板７ｂの制御配線層７２ｄには、制御ピン５ｂ及び第３リード端子２４ａ，２４ｂが接続されている。
【００９２】
或いは、２ｉｎ１型の半導体モジュールは、図１９に示した２つの第１回路基板１ａ，１ｂを用いる代わりに、１つの第１回路基板を用いて、第１回路基板の上面側の導電層を２つの領域に分割して構成してもよい。
【符号の説明】
【００９３】
１，１ａ，１ｂ，１０１…第１回路基板
２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ，１０２ｆ，１０３ａ，１０３ｂ，１０３ｃ，１０３ｄ，１０３ｅ，１０３ｆ…半導体素子
４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ，４ｊ，４ｋ，４ｌ，４ｍ，６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｆ，１０４ｇ，１０４ｈ，１０４ｉ，１０４ｊ，１０４ｋ，１０４ｌ，１０６ａ，１０６ｂ，１０６ｃ，１０６ｄ，１０６ｅ，１０６ｆ，１０６ｇ，１０６ｈ，１０６ｉ，１０６ｊ，１０６ｋ，１０６ｌ，１３１ａ，１３１ｂ，１３１ｃ，１３１ｄ，１３２ａ，１３２ｂ，１３２ｃ，１３２ｄ…主電流ピン
５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ，１０５ａ，１０５ｂ，１０５ｃ，１０５ｄ，１０５ｅ，１０５ｆ，１０９ａ…制御ピン
７，７ａ，７ｂ，１０７…第２回路基板
８，１０８…封止材
９，１０９…抵抗素子
１１，１１ａ，１１ｂ，１１１…絶縁板
１２，１２ａ，１２ｂ，１３，１３ａ，１３ｂ，１１２，１１３ａ，１１３ｂ，１１３ｃ，１１３ｄ…導電層
２１ａ，２１ｂ，２１ｃ，２１ｄ，１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ…第１リード端子
２２ａ，２２ｂ，２２ｃ，２２ｄ，１２２ａ，１２２ｂ，１２２ｃ，１２２ｄ…第２リード端子
２３ａ，２３ｂ，１２３ａ，１２３ｂ…センスリード端子
２４ａ，２４ｂ，２５ａ，２５ｂ，１２４ａ，１２４ｂ…第３リード端子
７０，１７１…絶縁層
７１，７１ｉ，７１ｊ…主電流配線層
７２，７２ｃ，７２ｄ…制御配線層
７１ａ，７３ａ…第１配線部
７２ｂ，７３ｂ…第２配線部
７３…センス配線層
１７２，１７３…配線層
【図１】
2020047658.tif 000003
【図２】
2020047658.tif 000004
【図３】
2020047658.tif 000005
【図４】
2020047658.tif 000006
【図５】
2020047658.tif 000007
【図６】
2020047658.tif 000008
【図７】
2020047658.tif 000009
【図８】
2020047658.tif 000010
【図９】
2020047658.tif 000011
【図１０】
2020047658.tif 000012
【図１１】
2020047658.tif 000013
【図１２】
2020047658.tif 000014
【図１３】
2020047658.tif 000015
【図１４】
2020047658.tif 000016
【図１５】
2020047658.tif 000017
【図１６】
2020047658.tif 000018
【図１７】
2020047658.tif 000019
【図１８】
2020047658.tif 000020
【図１９】
2020047658.tif 000021