(57)【要約】【課題】記憶容量を増加させた半導体記憶装置及びそのデータ読み出し方法を提供する。【解決手段】  第１の状態と前記第１の状態よりも抵抗値が高い第２の状態とに変化可能な第１の抵抗変化素子と、前記第１の抵抗変化素子に対して直列に接続され、第３の状態と前記第３の状態よりも抵抗値が高い第４の状態とに変化可能な第２の抵抗変化素子とを有するメモリセルを備える。前記メモリセルは、第１のしきい値電流及び第１のしきい値電圧で第１のスナップバックが生じ、前記第１のしきい値電流よりも大きい第２のしきい値電流及び前記第１のしきい値電圧よりも大きい第２のしきい値電圧で第２のスナップバックが生じる。【選択図】  図９
2020038950.tif 000002
【特許請求の範囲】
【請求項１】
第１の状態と前記第１の状態よりも抵抗値が高い第２の状態とに変化可能な第１の抵抗変化素子と、
前記第１の抵抗変化素子に対して直列に接続され、第３の状態と前記第３の状態よりも抵抗値が高い第４の状態とに変化可能な第２の抵抗変化素子と
を有するメモリセルを備え、
前記メモリセルは、
第１のしきい値電流及び第１のしきい値電圧で第１のスナップバックが生じ、
前記第１のしきい値電流よりも大きい第２のしきい値電流及び前記第１のしきい値電圧よりも大きい第２のしきい値電圧で第２のスナップバックが生じる
半導体記憶装置。
【請求項２】
前記メモリセルに、前記第１のしきい値電流よりも小さい第１の電流を流したときの前記メモリセルの両端の電圧は、前記第１の抵抗変化素子が前記第１の状態のときに第１の電圧で、前記第１の抵抗変化素子が前記第２の状態のときに前記第１の電圧よりも大きく前記第１のしきい値電圧よりも小さい第２の電圧であり、
前記メモリセルに、前記第１のしきい値電流よりも大きく前記第２のしきい値電流よりも小さい第２の電流を流したときの前記メモリセルの両端の電圧は、前記第２の抵抗変化素子が前記第３の状態のときに第３の電圧で、前記第２の抵抗変化素子が前記第４の状態のときに前記第３の電圧よりも大きく前記第２のしきい値電圧よりも小さい第４の電圧である
請求項１記載の半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置のデータ読み出し方法であって、
前記メモリセルに、前記第１の抵抗変化素子が前記第１の状態であるときに前記第１のしきい値電流が流れたときの前記メモリセルの両端の電圧よりも大きく前記第１のしきい値電圧よりも小さい第１の読み出し電圧を印加したときに、前記メモリセルに流れる第１の読み出し電流を検出し、
前記第１の読み出し電流が第１の参照電流よりも大きい場合、前記第１の抵抗変化素子が前記第１の状態であると判断し、前記メモリセルに前記第１の読み出し電圧を印加したままで、前記第１の読み出し電流と、前記第１の参照電流よりも大きい第２の参照電流とを比較し、前記第１の読み出し電流が前記第２の参照電流よりも大きい場合、前記第２の抵抗変化素子が前記第３の状態であると判断し、前記第１の読み出し電流が前記第２の参照電流以下の場合、前記第２の抵抗変化素子が前記第４の状態であると判断し、
前記第１の読み出し電流が前記第１の参照電流以下である場合、前記第１の抵抗変化素子が前記第２の状態であると判断し、前記メモリセルに前記第１のしきい値電圧よりも大きく前記第２のしきい値電圧よりも小さい第２の読み出し電圧を印加して、前記メモリセルに流れる第２の読み出し電流を検出し、前記第２の読み出し電流が前記第２の参照電流よりも大きい場合、前記第２の抵抗変化素子が前記第３の状態であると判断し、前記第２の読み出し電流が前記第２の参照電流以下の場合、前記第２の抵抗変化素子が前記第４の状態であると判断する
半導体記憶装置のデータ読み出し方法。
【請求項４】
請求項２記載の半導体記憶装置のデータ読み出し方法であって、
前記メモリセルに、前記第１のしきい値電流よりも小さい第１の参照電流を流したときの前記メモリセルの両端に現れる第１の読み出し電圧を検出し、前記第１の読み出し電圧が第５の電圧のとき、前記第１の抵抗変化素子が前記第１の状態と判断し、前記第１の読み出し電圧が前記第５の電圧よりも大きい第６の電圧のとき、前記第１の抵抗変化素子が前記第２の状態と判断し、
前記メモリセルに、前記第１のしきい値電流よりも大きく前記第２のしきい値電流よりも小さい第２の参照電流を流したときの前記メモリセルの両端に現れる第２の読み出し電圧を検出し、前記第２の読み出し電圧が第７の電圧であるとき、前記第２の抵抗変化素子が前記第３の状態であると判断し、前記第２の読み出し電圧が前記第７の電圧よりも大きい第８の電圧であるとき、前記第２の抵抗変化素子が前記第４の状態であると判断する
半導体記憶装置のデータ読み出し方法。
【請求項５】
前記第１及び第２の抵抗変化素子は、積層方向に設けられた第１及び第２の抵抗変化膜を含み、
前記メモリセルは、積層方向に設けられた前記第１及び第２の抵抗変化膜と、セレクタ層とを含む
請求項１又は２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置及びそのデータ読み出し方法に関する。
【背景技術】
【０００２】
大容量データを記憶する半導体記憶装置として、例えば相変化メモリ（ＰＣＭ：Phase Change Memory）等、メモリセルの抵抗値を変化させて情報を記憶する抵抗変化型の半導体記憶装置が知られている。その中でも、記憶容量の更なる向上のため、１つのメモリセルに複数の抵抗変化膜を使用して複数ビットのデータを記憶する半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１０８６４５号公報
【特許文献２】特開２００８−１９８９７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、記憶容量を増加させた半導体記憶装置及びそのデータ読み出し方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１の状態と前記第１の状態よりも抵抗値が高い第２の状態とに変化可能な第１の抵抗変化素子と、前記第１の抵抗変化素子に対して直列に接続され、第３の状態と前記第３の状態よりも抵抗値が高い第４の状態とに変化可能な第２の抵抗変化素子とを有するメモリセルを備える。前記メモリセルは、第１のしきい値電流及び第１のしきい値電圧で第１のスナップバックが生じ、前記第１のしきい値電流よりも大きい第２のしきい値電流及び前記第１のしきい値電圧よりも大きい第２のしきい値電圧で第２のスナップバックが生じる。
【０００６】
実施形態に係る半導体記憶装置のデータ読み出し方法は、前記メモリセルに、前記第１の抵抗変化素子が前記第１の状態であるときに前記第１のしきい値電流が流れたときの前記メモリセルの両端の電圧よりも大きく前記第１のしきい値電圧よりも小さい第１の読み出し電圧を印加したときに、前記メモリセルに流れる第１の読み出し電流を検出する。前記第１の読み出し電流が前記第１のしきい値電流にほぼ等しい第１の参照電流よりも大きい場合、前記第１の抵抗変化素子が前記第１の状態であると判断する。この場合、前記メモリセルに前記第１の読み出し電圧を印加したままで、前記第１の読み出し電流と前記第２のしきい値電流にほぼ等しい第２の参照電流とを比較し、前記第１の読み出し電流が前記第２の参照電流よりも大きい場合、前記第２の抵抗変化素子が前記第３の状態であると判断し、前記第１の読み出し電流が前記第２の参照電流以下の場合、前記第２の抵抗変化素子が前記第４の状態であると判断する。
【０００７】
前記第１の読み出し電流が前記第１の参照電流以下である場合、前記第１の抵抗変化素子が前記第２の状態であると判断する。この場合、前記メモリセルに前記第１のしきい値電圧よりも大きく前記第２のしきい値電圧よりも小さい第２の読み出し電圧を印加して、前記メモリセルに流れる第２の読み出し電流を検出し、前記第２の読み出し電流が前記第２の参照電流よりも大きい場合、前記第２の抵抗変化素子が前記第３の状態であると判断し、前記第２の読み出し電流が前記第２の参照電流以下の場合、前記第２の抵抗変化素子が前記第４の状態であると判断する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体記憶装置のブロック図である。
【図２】同半導体記憶装置のメモリセルアレイの構成を示す回路図である。
【図３】同メモリセルアレイの構成を示す斜視図である。
【図４】同半導体記憶装置のメモリセルの構成を示す断面図である。
【図５】同メモリセルの電流電圧特性を示すグラフである。
【図６】同メモリセルに記憶されるデータと電流電圧特性との関係を示す図である。
【図７】同データの読み出し動作を示すフローチャートである。
【図８】同読み出し動作時にメモリセルに印加する電圧と参照電流を示す波形図である。
【図９】同読み出し動作と電流電圧特性との関係を示す図である。
【図１０】同読み出し動作に使用可能な読み出し回路を示す回路図である。
【図１１Ａ】同半導体記憶装置のデータの書き込み動作を示す電流波形図である。
【図１１Ｂ】同半導体記憶装置のデータの書き込み動作を示す電流波形図である。
【図１２】第２の実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図である。
【図１３】同メモリセルの電流電圧特性を示すグラフである。
【図１４】同メモリセルに記憶されるデータと電流電圧特性との関係を示す図である。
【図１５】第３の実施形態に係る半導体記憶装置のＴＣＡＭセルを示す回路図である。
【図１６】同半導体記憶装置のメモリセルの電流電圧特性を示すグラフである。
【図１７】同メモリセルに記憶されるデータを示す図である。
【図１８】同ＴＣＡＭセルの動作を示す図である。
【図１９】同半導体記憶装置の回路図である。
【発明を実施するための形態】
【０００９】
以下、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。なお、以下の実施形態はあくまで一例であり、本発明を限定する意図で示されるものではない。
【００１０】
［第１の実施形態］
［構成］
図１は、第１の実施形態に係る半導体記憶装置のブロック図である。
本実施形態に係る半導体記憶装置１は、メモリセルアレイ１１と、メモリセルアレイ１１から所望のメモリセルＭＣを選択する行デコーダ１２及び列デコーダ１３と、これらデコーダ１２，１３に行アドレス及び列アドレスを与える上位ブロックデコーダ１４と、半導体記憶装置１の各部に電力を供給する電源１５と、これらを制御する制御回路１６とを備える。
【００１１】
メモリセルアレイ１１は、それぞれ、複数ビットのデータを記憶するメモリセルＭＣを複数備える。メモリセルアレイ１１は、行デコーダ１２及び列デコーダ１３によって選択された所望のビット線ＢＬ及びワード線ＷＬに所定の電圧が印加されることにより、所望のメモリセルＭＣがアクセス（データ書き込み／データ読み出し）可能に構成される。
【００１２】
図２は、メモリセルアレイ１１の一部の構成を示す等価回路図である。
メモリセルアレイ１１は、複数のビット線ＢＬ、複数のワード線ＷＬ１，ＷＬ２、及び、これらビット線ＢＬ及びワード線ＷＬ１，ＷＬ２に接続された複数のメモリセルＭＣ１，ＭＣ２を備える。
これらメモリセルＭＣ１，ＭＣ２は、ワード線ＷＬ１，ＷＬ２を介して行デコーダ１２に接続されると共に、ビット線ＢＬを介して列デコーダ１３に接続される。メモリセルＭＣ１，ＭＣ２は、それぞれ複数ビット、この例では２ビットのデータを記憶する。また、共通のワード線ＷＬ１，ＷＬ２に接続された複数のメモリセルＭＣ１，ＭＣ２は、例えば１ページ分のデータを記憶する。
【００１３】
メモリセルＭＣ１，ＭＣ２は、第１の抵抗変化素子である第１の抵抗変化膜ＰＣＭ１とセレクタＳＥＬと第２の抵抗変化素子である第２の抵抗変化膜ＰＣＭ２の直列回路により構成されている。第１及び第２の抵抗変化膜ＰＣＭ１，ＰＣＭ２は、例えば、供給する電流パターン（加熱パターン）に応じて低抵抗の結晶状態と高抵抗のアモルファス状態の２種類の状態を取り得る相変化膜により形成されている。これら２種類の抵抗値の状態を“０”、“１”の情報に対応させることにより、第１及び第２の抵抗変化膜ＰＣＭ１，ＰＣＭ２をメモリセルとして機能させることができる。また、メモリセルＭＣ１，ＭＣ２のセレクタＳＥＬは、整流素子として機能する。従って、選択されたワード線ＷＬ１，ＷＬ２以外のワード線ＷＬ１，ＷＬ２には、ほぼ電流が流れない。
【００１４】
なお、以下において、メモリセルアレイ１１の第１層に対応する複数のビット線ＢＬ、複数のワード線ＷＬ１、及び、複数のメモリセルＭＣ１を含む構成を、メモリマットＭＭ０と呼ぶ。同様に、メモリセルアレイ１１の第２層に対応する複数のビット線ＢＬ、複数のワード線ＷＬ２、及び、複数のメモリセルＭＣ２を含む構成を、メモリマットＭＭ１と呼ぶ。
【００１５】
図３は、メモリセルアレイ１１の一部の構成を示す概略的な斜視図である。
メモリセルアレイ１１は、この例では、いわゆるクロスポイント型のメモリセルアレイである。即ち、半導体基板ＳＢの上方には、半導体基板ＳＢの上面と平行なＹ方向に所定間隔を空けて配置され、半導体基板ＳＢの上面と平行で且つＹ方向と交差するＸ方向に平行に延びる複数のワード線ＷＬ１が設けられる。また、これら複数のワード線ＷＬ１の上方には、Ｘ方向に所定間隔を空けて配置され、Ｙ方向に平行に延びる複数のビット線ＢＬが設けられる。更に、複数のビット線ＢＬの上方には、Ｙ方向に所定間隔を空けて配置され、Ｘ方向に平行に延びる複数のワード線ＷＬ２が設けられる。また、複数のワード線ＷＬ１及び複数のビット線ＢＬの交差部には、それぞれ、メモリセルＭＣ１が設けられる。同様に、複数のビット線ＢＬ及び複数のワード線ＷＬ２の交差部には、それぞれ、メモリセルＭＣ２が設けられる。なお、この例では、メモリセルＭＣ１，ＭＣ２が角柱状であるが、円柱状でも良い。
【００１６】
図４は、メモリマットＭＭ０の一部の構成を示す断面図である。図４（ａ）はＸ方向と直交する断面、図４（ｂ）はＹ方向と直交する断面を示している。なお、以下の説明では、Ｚ方向に半導体基板ＳＢ（図３）から遠ざかる向きを上、Ｚ方向に半導体基板ＳＢへ近づく向きを下と表現することもある
メモリマットＭＭ０は、半導体基板ＳＢ側に配置されたＸ方向に延びるワード線ＷＬ１と、このワード線ＷＬ１に対して半導体基板ＳＢと反対側に対向配置されたＹ方向に延びるビット線ＢＬと、これらワード線ＷＬ１とビット線ＢＬの間に配置されたメモリセルＭＣ１と、複数のメモリセルＭＣ１のＸＹ方向の側面間に設けられた絶縁層２０とを備える。
【００１７】
メモリセルＭＣ１は、ワード線ＷＬ１側からビット線ＢＬ側に向かって、Ｘ方向及びＹ方向と交差するＺ方向に順に積層された下部電極層２１、バリア金属層２２、第１の抵抗変化膜（ＰＣＭ１）２３、バリア金属層２４、セレクタ層（ＳＥＬ）２５、バリア金属層２６、第２の抵抗変化膜（ＰＣＭ２）２７、バリア金属層２８及び上部電極層２９を備えて構成されている。第１の抵抗変化膜２３と第２の抵抗変化膜２７とは、体積（例えば、Ｚ方向の厚み及び断面積（ＸＹ方向の幅）の少なくとも一方）を異ならせることで、両者の物理的特性を異ならせるようにしている。そのため、バリア金属層２２，２４の間の第１の抵抗変化膜２３が存在しない部分は、絶縁層３０が設けられている。なお、第１及び第２の抵抗変化膜２３，２７の体積を異ならせる代わりに、又はこれに加えて、材質を異ならせることで、両者の物理的特性を異ならせるようにしても良い。 
【００１８】
ワード線ＷＬ１、ビット線ＢＬ、下部電極層２１及び上部電極層２９は、例えばタングステン（Ｗ）、チタン（Ｔｉ）、ポリＳｉ等の導電材料により構成される。バリア金属層２２，２４，２６，２８は、例えば窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）等の導電材料により構成される。また、これら電極層２１，２９及びバリア金属層２２，２４，２６，２８には、第１及び第２の抵抗変化膜２３，２７の加熱のために熱抵抗効果の高い材料を使用するようにしても良い。セレクタ層２５は、例えばｐ型半導体層、真性半導体層、及びｎ型半導体層からなるｐｉｎダイオード等の非オーミック素子により構成される。絶縁層２０，３０は、例えば酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁体により構成される。
【００１９】
第１及び第２の抵抗変化膜２３，２７は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系（ＧＳＴ系）、インジウム（Ｉｎ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含むＩｎ−Ｓｂ−Ｔｅ系（ＩＳＴ系）合金等のカルコゲナイド材料により形成されている。
これらの第１及び第２の抵抗変化膜２３，２７は、溶融温度以上の加熱と急速冷却によりアモルファス状態（リセット状態：高抵抗状態）となる。また、第１及び第２の抵抗変化膜２３，２７は、溶融温度よりも低く、且つ結晶化温度よりも高い温度に加熱し、緩やかに冷却することにより結晶化状態（セット状態：低抵抗状態）となる。なお、この実施形態では、第１の抵抗変化膜２３の抵抗値が第２の抵抗変化膜２７の抵抗値よりも大きく、第１の抵抗変化膜２３の溶融温度及び結晶化温度は、第２の抵抗変化膜２７の溶融温度及び結晶化温度よりも小さいが、これらの関係を逆にしても良い。
【００２０】
［メモリセルの特性］
次に、本実施形態におけるメモリセルＭＣ１の物理的特性について説明する。なお、以下の説明では、第１の抵抗変化膜２３を「ＰＣＭ１」、第２の抵抗変化膜２７を「ＰＣＭ２」、これらＰＣＭ１，ＰＣＭ２が低抵抗状態（第１の状態、第３の状態）である場合を「ＬＲＳ」、高抵抗状態（第２の状態、第４の状態）である場合を「ＨＲＳ」と呼ぶことがある。
【００２１】
図５は、メモリセルＭＣ１の電流電圧特性を示すグラフである。横軸がメモリセルＭＣ１に印加される電圧値、縦軸がメモリセルＭＣ１を流れる電流値を示している。なお、縦軸の電流値は、対数目盛り（logＩ）になっている
【００２２】
図５に示すように、メモリセルＭＣ１に流れる電流を０から第１の電流Ｉ１まで増加させると、メモリセルＭＣ１の両端に表れる電圧は、ＰＣＭ１がＬＲＳのときには０から第１の電圧Ｖ１まで増加し、ＰＣＭ１がＨＲＳのときには０から第１の電圧Ｖ１よりも大きな第２の電圧Ｖ２まで増加する。なお、前述のように、ＰＣＭ１の抵抗値はＰＣＭ２の抵抗値よりも大きいため、メモリセルＭＣ１に流れる電流は、ＰＣＭ１の抵抗値によってほぼ決定される。
【００２３】
ＰＣＭ１がＨＲＳの場合、メモリセルＭＣ１に流れる電流が第１の電流Ｉ１、印加される電圧が第１の電圧Ｖ１に達すると、メモリセルＭＣ１の両端に現れる電圧が急激に減少する。このような現象を「スナップバック」と呼ぶ。ＰＣＭ１がＨＲＳのときに、第１のスナップバックＰ１を起こす電流Ｉ１及び電圧Ｖ１を「第１のしきい値電流Ｉｔｈ１」及び「第１のしきい値電圧Ｖｔｈ１」と呼ぶ。
【００２４】
次に、メモリセルＭＣ１に流れる電流を第１の電流Ｉ１から第２の電流Ｉ２まで増加させると、メモリセルＭＣ１の両端に表れる電圧は、ＰＣＭ２がＬＲＳのときには第２の電圧Ｖ２よりも小さい第３の電圧Ｖ３まで低下し、ＰＣＭ２がＨＲＳのときには第２の電圧Ｖ２よりも大きい第４の電圧Ｖ４まで増加する。なお、このときＰＣＭ１は低抵抗状態になっているため、メモリセルＭＣ１に流れる電流は、ＰＣＭ２の抵抗値によってほぼ決定される。
【００２５】
ＰＣＭ２がＨＲＳの場合、メモリセルＭＣ１に流れる電流が第２の電流値Ｉ２、印加される電圧が第４の電圧Ｖ４に達すると、ＰＣＭ２が第２のスナップバックＰ２を起こし、メモリセルＭＣ１の両端に表れる電圧が急激に減少する。この電流Ｉ２及び電圧Ｖ４を「第２のしきい値電流Ｉｔｈ２」及び「第２のしきい値電圧Ｖｔｈ２」と呼ぶ。
【００２６】
なお、ＰＣＭ１，ＰＣＭ２が共にＬＲＳのときの電流電圧特性は、セレクタ層２５の電流電圧特性にほぼ等しい。換言すると、図５に示したメモリセルＭＣ１の特性は、セレクタ層２５の電流電圧特性と、ＰＣＭ１，ＰＣＭ２の電流電圧特性とを重ね合わせた特性となる。この例のように、セレクタ層２５の電流電圧特性によっては、ＰＣＭ２がＬＲＳのときに負の傾きに沿った挙動を示すこともあり得る。
【００２７】
メモリセルＭＣ１に流れる電流が第２の電流Ｉ２を超えると、所定の領域で所定の電流供給パターンをメモリセルＭＣ１に与えることにより、ＰＣＭ１，ＰＣＭ２がセット又はリセットされる。第１のセット電流Ｉｓｅｔ１〜第１のリセット電流Ｉｒｅｓｅｔ１までが領域Ａ、第１のリセット電流Ｉｒｅｓｅｔ１から第２のセット電流Ｉｓｅｔ２までが領域Ｂ、第２のセット電流Ｉｓｅｔ２から第２のリセット電流Ｉｒｅｓｅｔ２までが領域Ｃ、第２のリセット電流Ｉｒｅｓｅｔ２を超えると領域Ｄとなる。領域Ａでは、所定の電流供給パターンによりＰＣＭ１が結晶化（セット）される。領域Ｂでは、所定の電流供給パターンによりＰＣＭ１が非晶質化（リセット）される。領域Ｃでは、所定の電流供給パターンによりＰＣＭ２が結晶化（セット）される。領域Ｄでは、所定の電流供給パターンによりＰＣＭ２が非晶質化（リセット）される。
【００２８】
図６は、メモリセルＭＣ１に記憶される２ビットのデータと、電流電圧特性曲線との関係を示す図である。各データと特性曲線との関係は下記のようになる。
（１）データ“００”
ＰＣＭ１がＨＲＳ，ＰＣＭ２がＨＲＳである場合、データ“００”に対応する。電流電圧特性は、ＰＣＭ１及びＰＣＭ２が共にスナップバックを経る実線の曲線となる。
（２）データ“０１”
ＰＣＭ１がＨＲＳ，ＰＣＭ２がＬＲＳである場合、データ“０１”に対応する。電流電圧特性は、ＰＣＭ１のみスナップバックを経る実線の曲線となる。
（３）データ“１０”
ＰＣＭ１がＬＲＳ，ＰＣＭ２がＨＲＳである場合、データ“１０”に対応する。電流電圧特性は、ＰＣＭ２のみスナップバックを経る実線の曲線となる。
（４）データ“１１”
ＰＣＭ１がＬＲＳ，ＰＣＭ２がＬＲＳである場合、データ“１１”に対応する。電流電圧特性は、ＰＣＭ１及びＰＣＭ２が共にスナップバックを経ない実線の曲線となる。
【００２９】
［読み出し動作］
次に、上述した電流電圧特性を利用したメモリセルの読み出し動作について説明する。
図７は、制御回路１６（図１）における読み出し動作を示すフローチャートである。図８は、読み出し動作の際に、メモリセルＭＣ１に印加する電圧及びメモリセルＭＣ１に流れる電流と比較する参照電流の波形を示している。図９は、読み出し動作とメモリセルＭＣ１の電流電圧特性との関係を示している。
読み出し動作は、時刻ｔ０から時刻ｔ１までの第１の期間Ｔ１と、時刻ｔ１から時刻ｔ２までの第２の期間Ｔ２の二段階の動作を含む。
【００３０】
第１の期間Ｔ１では、メモリセルＭＣ１に第１の読み出し電圧Ｖｒｅａｄ１を印加して（Ｓ１）、メモリセルＭＣ１に流れる読み出し電流Ｉｒｅａｄと、第１の参照電流Ｉｒｅｆ１とを比較する（Ｓ２）。ここで、第１の読み出し電圧Ｖｒｅａｄ１は、Ｖ１＜Ｖｒｅａｄ１＜Ｖｔｈ１（＝Ｖ２）を満足するように設定される。また、第１の参照電流Ｉｒｅｆ１は、第１の電流Ｉ１（＝Ｉｔｈ１）とほぼ等しく設定される。Ｉｒｅａｄ＞Ｉｒｅｆ１であれば、ＰＣＭ１がＬＲＳと判断し（Ｓ３）、Ｉｒｅａｄ≦Ｉｒｅｆ１であれば、ＰＣＭ１がＨＲＳであると判断する（Ｓ４）。
【００３１】
ＰＣＭ１がＬＲＳであると判断された場合、次の第２の期間Ｔ２では、メモリセルＭＣ１に印加する電圧を第１の読み出し電圧Ｖｒｅａｄ１に維持したままで、読み出し電流Ｉｒｅａｄと第２の参照電流Ｉｒｅｆ２とを比較する（Ｓ５）。ここで、第２の参照電流Ｉｒｅｆ２は、第２の電流Ｉ２（＝Ｉｔｈ２）とほぼ等しく設定される。Ｉｒｅａｄ＞Ｉｒｅｆ２であれば、ＰＣＭ２がＬＲＳと判断し（Ｓ６）、Ｉｒｅａｄ≦Ｉｒｅｆ２であれば、ＰＣＭ２がＨＲＳであると判断する（Ｓ７）。
【００３２】
一方、ＰＣＭ１がＨＲＳであると判断された場合、第２の期間Ｔ２では、メモリセルＭＣ１に印加する電圧を第２の読み出し電圧Ｖｒｅａｄ２に増加させて（Ｓ８）、読み出し電流Ｉｒｅａｄと第２の参照電流Ｉｒｅｆ２とを比較する（Ｓ９）。ここで、第２の読み出し電圧Ｖｒｅａｄ２は、Ｖｔｈ１（＝Ｖ２）＜Ｖｒｅａｄ２＜Ｖｔｈ２（＝Ｖ４）を満足するように設定される。Ｉｒｅａｄ＞Ｉｒｅｆ２であれば、ＰＣＭ２がＬＲＳと判断し（Ｓ１０）、Ｉｒｅａｄ≦Ｉｒｅｆ２であれば、ＰＣＭ２がＨＲＳであると判断する（Ｓ１１）。
【００３３】
図１０は、このような読み出し動作に使用可能な読み出し回路の一例を示している。ワード線ＷＬには、選択スイッチ４１を介して電圧ＶＷＬが印加されている。一方、ビット線ＢＬには、ほぼクランプトランジスタ４３のゲートに印加されたクランプ電圧Ｖｃｌａｍｐが印加されている。クランプ電圧Ｖｃｌａｍｐを変えることで、ワード線ＷＬとビット線ＢＬの間に接続されたメモリセルＭＣ１には、第１の読み出し電圧Ｖｒｅａｄ１又は第２の読み出し電圧Ｖｒｅａｄ２が印加される。メモリセルＭＣ１に流れる読み出し電流Ｉｒｅａｄは、選択スイッチ４２及びクランプトランジスタ４３を介して、ＮＭＯＳトランジスタ４４に流れる。ＮＭＯＳトランジスタ４４は、ＮＭＯＳトランジスタ４５と共にカレントミラー回路を構成している。ＮＭＯＳトランジスタ４５のドレイン側には、定電流源４６が直列に接続されている。ＮＭＯＳトランジスタ４５には、定電流源４６により第１の参照電流Ｉｒｅｆ１又は第２の参照電流Ｉｒｅｆ２が流れるので、ＮＭＯＳトランジスタ４５のドレイン側の電圧ＶＤは、Ｉｒｅａｄ＞Ｉｒｅｆ１又はＩｒｅｆ２のとき低下し、Ｉｒｅａｄ≦Ｉｒｅｆ１又はＩｒｅｆ２のとき増加する。この電圧ＶＤを比較器４７で基準電圧Ｖｒｅｆと比較することで、比較結果Ｖｏｕｔが出力される。
【００３４】
［効果］
抵抗値が異なる２種類の相変化膜のような抵抗変化膜を直列に接続したメモリセルを用いて、データを読み出す場合、一般的には、一定の電圧を印加するか、又は一定の電流を流した状態で観測される４種類の電流又は電圧を判別することがなされる。しかし、この方法であると、電流軸又は電圧軸といった一軸方向における４段階の判定になるため、読み出しエラーが生じやすくなる。
【００３５】
この点、第１の実施形態に係る半導体記憶装置によれば、スナップバックを生じるしきい値電圧及びしきい値電流が異なる２つの抵抗変化膜２３，２７を直列に接続して構成されたメモリセルＭＣ１の電流電圧特性に着目して、電圧軸と電流軸の両方を用いて、各軸２段階のデータの判別を行っている。このため、上述した一般的方法よりも読み出しエラーが生じにくいという効果がある。
【００３６】
［書き込み動作］
図１１Ａ及び図１１Ｂは、第１の実施形態に係る半導体記憶装置の書き込み動作を示す電流供給パターンを示している。
（１）データ“００”の書き込み
データ“００”（ＰＣＭ１：ＨＲＳ，ＰＣＭ２：ＨＲＳ）を書き込む場合には、図１１Ａ（ａ）に示すように、時刻ｔ０にて第２のリセット電流Ｉｒｅｓｅｔ２を超える領域Ｄの書き込み電流Ｉｐｒｏｇを流して、ＰＣＭ２を溶融状態にする。このとき、ＰＣＭ１の融点は、ＰＣＭ２の融点よりも低いので、ＰＣＭ１も同時に溶融状態になる。時刻ｔ１で電流値を急激に立ち下げることにより、ＰＣＭ１，ＰＣＭ２を急冷し、非晶質状態にする。これにより、ＰＣＭ１，ＰＣＭ２共にＨＲＳとなる。
【００３７】
（２）データ“０１”の書き込み
データ“０１”（ＰＣＭ１：ＨＲＳ，ＰＣＭ２：ＬＲＳ）を書き込む場合には、同図（ｂ）に示すように、時刻ｔ０にて第２のセット電流Ｉｓｅｔ２を超える領域Ｃの書き込み電流Ｉｐｒｏｇを流して、ＰＣＭ２を結晶状態にする。このとき、ＰＣＭ１の融点は、ＰＣＭ２の結晶化温度よりも低いので、ＰＣＭ１は溶融状態になる。時刻ｔ２になるまで書き込み電流Ｉｐｒｏｇを初めはゆっくり、後に急峻に立ち下げることにより、ＰＣＭ１を非晶質状態，ＰＣＭ２を結晶状態にする。これにより、ＰＣＭ１はＨＲＳ，ＰＣＭ２はＬＲＳとなる。
【００３８】
（３）データ“１０”の書き込み
データ“１０”（ＰＣＭ１：ＬＲＳ，ＰＣＭ２：ＨＲＳ）を書き込む場合には、同図（ｃ）に示すように、時刻ｔ０にて第２のリセット電流Ｉｒｅｓｅｔ２を超える領域Ｄで書き込み電流Ｉｐｒｏｇを流して、ＰＣＭ２を溶融状態にする。このとき、ＰＣＭ１の融点は、ＰＣＭ２の融点よりも低いので、ＰＣＭ１も同時に溶融状態になる。次に、時刻ｔ１で書き込み電流Ｉｐｒｏｇを第１のリセット電流Ｉｒｅｓｅｔ１以下の領域Ａまで急激に立ち下げる。これにより、ＰＣＭ２を急冷し、非晶質状態にする。この状態で書き込み電流Ｉｐｒｏｇを領域Ａの電流値に保持し時刻ｔ３までゆっくりと電流を立ち下げると、ＰＣＭ１は結晶化する。これにより、ＰＣＭ１がＬＲＳ，ＰＣＭ２がＨＲＳとなる。
【００３９】
（４）データ“１１”の書き込み
データ“１１”（ＰＣＭ１：ＬＲＳ，ＰＣＭ２：ＬＲＳ）を書き込む場合には、同図（ｄ）に示すように、時刻ｔ０にて第２のセット電流Ｉｓｅｔ２を超える領域Ｃで書き込み電流Ｉｐｒｏｇを流して、時刻ｔ２までゆっくりと電流値を下げることによりＰＣＭ２を結晶状態にする。このとき、ＰＣＭ１の融点は、ＰＣＭ２の結晶化温度よりも低いので、ＰＣＭ１は溶融状態になる。時刻ｔ２で書き込み電流Ｉｐｒｏｇの電流値を、第１のセット電流Ｉｓｅｔ１を超える領域Ａの電流値まで立ち下げる。電流値を時刻ｔ３まで更にゆっくりと立ち下げることにより、ＰＣＭ１を結晶化させる。これにより、ＰＣＭ１，ＰＣＭ２共にＬＲＳとなる。
【００４０】
このように、本実施形態に係る半導体記憶装置によれば、ＰＣＭ１，ＰＣＭ２の異なる融点及び結晶化温度を考慮して４種類の電流値を組み合わせた４つの電流パターンを設定し、これらの電流パターンをメモリセルＭＣ１に供給することによって、４つの異なる状態をメモリセルＭＣ１に書き込むことができる。
【００４１】
［第２の実施形態］
図１２は、第２の実施形態に係る半導体記憶装置のメモリセルＭＣ１′の構成を示す断面図である。
第１の実施形態は、２つの抵抗変化膜２３，２７を用いた２ビットのＭＬＣ（Multi Level Cell）であったが、第２の実施形態では、３つの抵抗変化膜を用いた３ビットのＴＬＣ（Triple Level Cell）の例を示す。
【００４２】
本実施形態の半導体記憶装置におけるメモリセルＭＣ１′は、図１２に示すように、ワード線ＷＬ１側からビット線ＢＬ側に向かって、順に積層された下部電極層５１、バリア金属層５２、第１の抵抗変化膜（ＰＣＭ１）５３、バリア金属層５４、セレクタ層（ＳＥＬ）５５、バリア金属層５６、第２の抵抗変化膜（ＰＣＭ２）５７、バリア金属層５８、中間電極層５９、バリア金属層６０、第３の抵抗変化膜（ＰＣＭ３）６１、バリア金属層６２及び上部電極層６３を備えて構成されている。
【００４３】
第１の抵抗変化膜５３、第２の抵抗変化膜５７及び第３の抵抗変化膜６１は、体積（例えば、Ｚ方向の厚み及び断面積（ＸＹ方向の幅）の少なくとも一方）を互いに異ならせることで、三者の物理的特性を異ならせるようにしている。そのため、バリア金属層５２，５４の間の第１の抵抗変化膜５３が存在しない部分、及びバリア金属層５６，５８の間の第２の抵抗変化膜５７が存在しない部分は、それぞれ絶縁層６４，６６が設けられている。なお、第１、第２及び第３の抵抗変化膜５３，５７，６１の体積を異ならせる代わりに、又はこれに加えて、材質を異ならせることで、三者の物理的特性を異ならせるようにしても良い
【００４４】
［メモリセルの物理的特性と読み出し動作］
次に、本実施形態におけるメモリセルＭＣ１′の物理的特性と読み出し動作について説明する。なお、以下の説明では、第１の抵抗変化膜５３を「ＰＣＭ１」、第２の抵抗変化膜５７を「ＰＣＭ２」、第３の抵抗変化膜６１を「ＰＣＭ３」、これらＰＣＭ１，ＰＣＭ２，ＰＣＭ３が低抵抗状態である場合を「ＬＲＳ」、高抵抗状態である場合を「ＨＲＳ」と呼ぶことがある。
【００４５】
図１３は、メモリセルＭＣ１′の電流電圧特性を示すグラフである。第１の実施形態のメモリセルＭＣ１で生じた第１及び第２のスナップバックＰ１，Ｐ２に加えて、本実施形態では、ＰＣＭ３による第３のスナップバックＰ３が生じる。ここで、第３のスナップバックＰ３が生じる電流値及び電圧値を「第３のしきい値電流Ｉｔｈ３」及び「第３のしきい値電圧Ｖｔｈ３」と呼ぶ。第１、第２のしきい値電流Ｉｔｈ１，Ｉｔｈ２及び第１、第２のしきい値電圧Ｖｔｈ１，Ｖｔｈ２との関係は、下記の通りである。
【００４６】
Ｉｔｈ１＜Ｉｔｈ２＜Ｉｔｈ３
Ｖｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３
【００４７】
次に、図１４に基づいて、読み出し動作について説明する。
まず、（ａ）に示すように、メモリセルＭＣ１′に第１の読み出し電圧Ｖｒｅａｄ１を印加して、メモリセルＭＣ１′に流れる読み出し電流Ｉｒｅａｄと第１の参照電流Ｉｒｅｆ１とを比較する。ここで、第１の読み出し電圧Ｖｒｅａｄ１は、Ｖ１＜Ｖｒｅａｄ１＜Ｖｔｈ１を満足するように設定される。また、第１の参照電流Ｉｒｅｆ１は、第１のしきい値電流Ｉｔｈ１とほぼ等しく設定される。Ｉｒｅａｄ＞Ｉｒｅｆ１であれば、ＰＣＭ１がＬＲＳと判断し、Ｉｒｅａｄ≦Ｉｒｅｆ１であれば、ＰＣＭ１がＨＲＳであると判断する。
【００４８】
（ｂ）に示すように、ＰＣＭ１がＬＲＳであると判断された場合、メモリセルＭＣ１′に印加する電圧を第１の読み出し電圧Ｖｒｅａｄ１に維持したままで、読み出し電流Ｉｒｅａｄと第２の参照電流Ｉｒｅｆ２とを比較する。ここで、第２の参照電流Ｉｒｅｆ２は、第２のしきい値電流Ｉｔｈ２とほぼ等しく設定される。Ｉｒｅａｄ＞Ｉｒｅｆ２であれば、ＰＣＭ２がＬＲＳと判断し、Ｉｒｅａｄ≦Ｉｒｅｆ２であれば、ＰＣＭ２がＨＲＳであると判断する。
【００４９】
一方、（ｃ）に示すように、ＰＣＭ１がＨＲＳであると判断された場合、メモリセルＭＣ１′に印加する電圧を第２の読み出し電圧Ｖｒｅａｄ２に増加させて、読み出し電流Ｉｒｅａｄと第２の参照電流Ｉｒｅｆ２とを比較する。ここで、第２の読み出し電圧Ｖｒｅａｄ２は、Ｖｔｈ１＜Ｖｒｅａｄ２＜Ｖｔｈ２を満足するように設定される。Ｉｒｅａｄ＞Ｉｒｅｆ２であれば、ＰＣＭ２がＬＲＳと判断し、Ｉｒｅａｄ≦Ｉｒｅｆ２であれば、ＰＣＭ２がＨＲＳであると判断する。
【００５０】
（ｄ）に示すように、ＰＣＭ１，ＰＣＭ２が共にＬＲＳであると判断された場合、メモリセルＭＣ１′に印加する電圧を第１の読み出し電圧Ｖｒｅａｄ１に維持したままで、読み出し電流Ｉｒｅａｄと第３の参照電流Ｉｒｅｆ３とを比較する。ここで、第３の参照電流Ｉｒｅｆ３は、第３のしきい値電流Ｉｔｈ３とほぼ等しく設定される。Ｉｒｅａｄ＞Ｉｒｅｆ３であれば、ＰＣＭ３がＬＲＳと判断し、Ｉｒｅａｄ≦Ｉｒｅｆ３であれば、ＰＣＭ３がＨＲＳであると判断する。
【００５１】
（ｅ）に示すように、ＰＣＭ１がＬＨＳ、ＰＣＭ２がＨＲＳであると判断された場合、メモリセルＭＣ１′に印加する電圧を第３の読み出し電圧Ｖｒｅａｄ３に増加させて、読み出し電流Ｉｒｅａｄと第３の参照電流Ｉｒｅｆ３とを比較する。ここで、第３の読み出し電圧Ｖｒｅａｄ３は、Ｖｔｈ２＜Ｖｒｅａｄ３＜Ｖｔｈ３を満足するように設定される。Ｉｒｅａｄ＞Ｉｒｅｆ３であれば、ＰＣＭ３がＬＲＳと判断し、Ｉｒｅａｄ≦Ｉｒｅｆ３であれば、ＰＣＭ３がＨＲＳであると判断する。
【００５２】
（ｆ）に示すように、ＰＣＭ１がＨＲＳ、ＰＣＭ２がＬＲＳであると判断された場合、メモリセルＭＣ１′に印加する電圧を第２の読み出し電圧Ｖｒｅａｄ２に維持したままで、読み出し電流Ｉｒｅａｄと第３の参照電流Ｉｒｅｆ３とを比較する。Ｉｒｅａｄ＞Ｉｒｅｆ３であれば、ＰＣＭ３がＬＲＳと判断し、Ｉｒｅａｄ≦Ｉｒｅｆ３であれば、ＰＣＭ３がＨＲＳであると判断する。
【００５３】
（ｇ）に示すように、ＰＣＭ１、ＰＣＭ２が共にＨＲＳであると判断された場合、メモリセルＭＣ１′に印加する電圧を第３の読み出し電圧Ｖｒｅａｄ３に増加させて、読み出し電流Ｉｒｅａｄと第３の参照電流Ｉｒｅｆ３とを比較する。Ｉｒｅａｄ＞Ｉｒｅｆ３であれば、ＰＣＭ３がＬＲＳと判断し、Ｉｒｅａｄ≦Ｉｒｅｆ３であれば、ＰＣＭ３がＨＲＳであると判断する。
【００５４】
［効果］
このように、第２の実施形態に係る半導体記憶装置によれば、スナップバックを生じるしきい値電圧及びしきい値電流が異なる３つの抵抗変化膜５３，５７，６１を直列に接続して構成されたメモリセルＭＣ１′の電流電圧特性に着目して、電圧軸と電流軸の両方を用いて、各軸３段階のデータの判別を行っている。このため、一軸方向での９段階の判別に比べて格段に読み出しエラーが生じにくいという効果がある。
【００５５】
［第３の実施形態］
図１５〜図１９は、第３の実施形態に係る半導体記憶装置を説明するための図である。第３の実施形態は、第１の実施形態のメモリセルＭＣ１をＴＣＡＭ（Ternary Content Addressable Memory：３値連想メモリ）に適用した例である。ＴＣＡＭでは、検索データと記憶データとを並列に探索して、一致したアドレスを出力する。
【００５６】
図１５は、ＴＣＡＭセルの構成を示す回路図である。サーチラインＳＬｐにソースが接続されたＰＭＯＳトランジスタ７１，７３は、ゲートが共通接続されると共に、ＰＭＯＳトランジスタ７１のドレインに接続されてカレントミラー回路を構成している。ＰＭＯＳトランジスタ７１のドレインには、電流源７２が接続されている。ＰＭＯＳトランジスタ７３のドレインは、第１の実施形態と同様のメモリセル７４を介してサーチラインＳＬｒに接続されている。ＰＭＯＳトランジスタ７３のドレインは、ＮＭＯＳトランジスタ７５のゲートに接続されている。ＮＭＯＳトランジスタ７５のドレインは、マッチラインＭＬに接続され、ソースはサーチラインＳＬｎに接続されている。
【００５７】
図１６は、メモリセル７４の電流電圧特性を示している。なお、第１の参照電流Ｉｒｅｆ１は、第１のしきい値電流Ｉｔｈ１よりも小さく、第２の参照電流Ｉｒｅｆ２は、第１の参照電流Ｉｒｅｅｆ１よりも大きく、且つ第２のしきい値電流Ｉｔｈ２よりも小さい電流値に設定されている。電流源７２から第１の参照電流Ｉｒｅｆ１を流したとき、メモリセル７４の両端の電圧は、ＰＣＭ１がＬＲＳのときよりもＰＣＭ１がＨＲＳのときの方が大きくなる。また、電流源７２から第２の参照電流Ｉｒｅｆ２を流したとき、メモリセル７４の両端の電圧は、ＰＣＭ２がＬＲＳのときよりもＰＣＭ２がＨＲＳのときの方が大きくなる。これらの電圧差によってＰＭＯＳトランジスタ７３とメモリセル７４との接続点Ａの電圧が高レベル又は低レベルに切り替えられるので、ＮＭＯＳトランジスタ７５がオン又はオフに切り替えられる。
【００５８】
図１７は、ＰＣＭ１，ＰＣＭ２の状態と記憶データとの対応関係を示す。ＰＣＭ１，ＰＣＭ２が共にＬＲＳは、データ“Ｘ”（Don’t care）に対応する。ＰＣＭ１がＬＲＳ、ＰＣＭ２がＨＲＳは、データ“０”に対応する。ＰＣＭ１がＨＲＳ、ＰＣＭ２がＬＲＳは、データ“１”に対応する。ＰＣＭ１，ＰＣＭ２が共にＨＲＳとなる状態は使用しない（“Ｎ／Ａ”）。
【００５９】
このようなＴＣＡＭセルにおいて、例えば、図１８に示すように、サーチラインＳＬｐ，ＳＬｎに電源電圧ＶＤＤ、接地電圧ＶＳＳをそれぞれ印加し、サーチラインＳＬｒに読み出し電圧Ｖｒｅａｄを印加して、電流源７２にデータ“１”をサーチするサーチ電流Ｉｓｅｒｃｈ１として第２の参照電流Ｉｒｅｆ２を流す。なお、読み出し電圧Ｖｒｅａｄは、例えばＰＣＭ１，ＰＣＭ２が共にＬＲＳのときにメモリセル７４の両端に現れる電圧を相殺し、ＮＭＯＳトランジスタ７５がオンしないレベルの電圧値に設定される。メモリセル７４にデータ“１”が保持されている場合には、ＰＣＭ２がＬＲＳなので、点Ａの電圧は低レベルになり、ＮＭＯＳトランジスタ７５がオフ状態となる。この結果、マッチラインＭＬの電圧がプリチャージ電圧を維持するので、“データ一致”状態となる。
【００６０】
一方、電流源７２にデータ“０”をサーチするサーチ電流Ｉｓｅｒｃｈ０として第１の参照電流Ｉｒｅｆ１を流すと、メモリセル７４にデータ“１”が保持されている場合には、ＰＣＭ１がＨＲＳなので、点Ａの電圧は高レベルになり、ＮＭＯＳトランジスタ７５がオン状態となる。この結果、マッチラインＭＬの電圧が放電されるので、“データ不一致”状態となる。
【００６１】
なお、メモリセル７４にデータ“０”が保持されている場合には、サーチ電流Ｉｓｅｒｃｈ０で“データ一致”、サーチ電流Ｉｓｅｒｃｈ１で“データ不一致”状態となる。また、メモリセル７４にデータ“Ｘ”が保持されている場合には、サーチ電流Ｉｓｅｒｃｈ０，Ｉｓｅｒｃｈ１のいずれを流しても“データ一致”になる。
【００６２】
図１９は、このようなＴＣＡＭの具体的な構成を示す回路図である。
参照データと比較されるデータは、同一のマッチラインＭＬｉ（ｉ＝０，１，…、以下同様）及びサーチラインＳＬｐｉに接続されたＴＣＡＭセルのセットに記憶される。ＴＣＡＭセルのカレントミラー回路を構成するＰＭＯＳトランジスタ７１，７３の間にスイッチ７７が接続されている。マッチラインＭＬｉ及びサーチラインＳＬｉと交差する方向に配列された複数のＴＣＡＭセルは、ＰＭＯＳトランジスタ７３のゲートが共通接続され、メモリセル７４の読み出し電圧Ｖｒｅａｄ付与端が共通接続されている。ＰＭＯＳトランジスタ７３の共通接続点と接地端（ＶＳＳ）との間にはＮＭＯＳトランジスタ７８が接続されている。メモリセル７４の共通接続端は、ＮＭＯＳトランジスタ７６を介して電圧が付与される。また、メモリセル７４の共通接続端は、ＮＭＯＳトランジスタ７９を介してセンスアンプ８０の入力端に接続されている。
【００６３】
［書き込み動作］
メモリセル７４にデータを書き込む際には、ＴＣＡＭセルのセット毎に書き込み動作を行う。選択されたＴＣＡＭセルのセットが接続されたサーチラインＳＬｐｉに電圧ＶＤＤを印加し、非選択のＴＣＡＭセルのセットが接続されたサーチラインＳＬｐｊ（ｊ≠ｉ、以下同様）を電圧ＶＳＳにする。ＮＭＯＳトランジスタ７６をオンさせて、メモリセル７４の一端に書き込み電圧Ｖｗｒｉｔｅを印加する。スイッチ７７をオンにする。そして、選択されたＴＣＡＭセルのメモリセル７４毎に、電流源７２を駆動して、図１１Ａ，Ｂを用いて説明したような、書き込むデータに応じた電流パターンによる書き込みを行う。
【００６４】
［サーチ動作］
サーチ動作を行う場合、全てのマッチラインＭＬを電圧Ｖｐｒｃｈｇにプリチャージする。全てのサーチラインＳＬｐに電圧ＶＤＤを印加する。ＮＭＯＳトランジスタ７６をオンにして、メモリセル７４の一端に読み出し電圧Ｖｒｅａｄを印加する。スイッチ７７をオンにする。そして、メモリセル毎に、電流源７２からサーチデータに対応したサーチ電流Ｉｓｅｒｃｈ０，Ｉｓｅｒｃｈ１を供給する。その結果、全ての参照データと一致したＴＣＡＭセルのセットに接続されたマッチラインＭＬのみが電圧Ｖｐｒｃｈｇを維持し、１つでも一致しないＴＣＡＭセルが存在するセットに接続されたマッチラインＭＬは０レベルとなる。これにより、一致したマッチラインがアドレスデータとして出力されることになる。
【００６５】
［読み出し動作］
データを読み出す場合には、ＴＣＡＭセルのセット毎に読み出し動作を行う。選択されたＴＣＡＭセルのセットが接続されたサーチラインＳＬｐｉに電圧ＶＤＤを印加し、非選択のＴＣＡＭセルのセットが接続されたサーチラインＳＬｐｊを電圧ＶＳＳにする。ＮＭＯＳトランジスタ７８をオンさせて、ＰＭＯＳトランジスタ７３をオンさせる。スイッチ７７はオフにする。ＮＭＯＳトランジスタ７９がオンになって、メモリセル７４の一端が電圧ＶＤＤに接続され、他端がセンスアンプ８０に接続される。メモリセル７４のデータは、センスアンプ８０を介して読み出される。
【００６６】
以上のように、本実施形態によれば、ＳＲＡＭセルを使用した従来のＴＣＡＭよりも簡易な構成のＴＣＡＭを実現することができる。
なお、上記の例では、ＰＣＭ１，ＰＣＭ２が共にＬＲＳはデータ“Ｘ”、ＰＣＭ１がＬＲＳ、ＰＣＭ２がＨＲＳはデータ“０”、ＰＣＭ１がＨＲＳ、ＰＣＭ２がＬＲＳはデータ“１”に対応させた。しかし、図１５に示す回路を変更して、ＰＣＭ１，ＰＣＭ２が共にＨＲＳはデータ“Ｘ”、ＰＣＭ１がＨＲＳ、ＰＣＭ２がＬＲＳはデータ“０”、ＰＣＭ１がＬＲＳ、ＰＣＭ２がＨＲＳはデータ“１”に対応させるようにしても良い。
【００６７】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００６８】
［備考］
本明細書においては、例えば下記の事項について説明した。
［事項１］
低抵抗状態とこの低抵抗状態よりも抵抗値が高い高抵抗状態とに変化可能な第１乃至第ｎ（ｎは２以上の整数）の抵抗変化素子を直列に接続して構成され、
流れる電流値を増加させたときにｎ回のスナップバックが生じ、
各スナップバックが生じるしきい値電圧は、流れる電流値が大きい程大きい
半導体記憶装置。
［事項２］
第１の状態と前記第１の状態よりも抵抗値が高い第２の状態とに変化可能な第１の抵抗変化素子と、
前記第１の抵抗変化素子に対して直列に接続され、第３の状態と前記第３の状態よりも抵抗値が高い第４の状態とに変化可能な第２の抵抗変化素子と
を有するメモリセルを備え、
前記メモリセルは、
第１のしきい値電流及び第１のしきい値電圧で第１のスナップバックが生じ、
前記第１のしきい値電流よりも大きい第２のしきい値電流及び前記第１のしきい値電圧よりも大きい第２のしきい値電圧で第２のスナップバックが生じる
半導体記憶装置。
［事項３］
前記メモリセルに、前記第１のしきい値電流よりも小さい第１の電流を流したときの前記メモリセルの両端の電圧は、前記第１の抵抗変化素子が前記第１の状態のときに第１の電圧で、前記第１の抵抗変化素子が前記第２の状態のときに前記第１の電圧よりも大きく前記第１のしきい値電圧よりも小さい第２の電圧であり、
前記メモリセルに、前記第１のしきい値電流よりも大きく前記第２のしきい値電流よりも小さい第２の電流を流したときの前記メモリセルの両端の電圧は、前記第２の抵抗変化素子が前記第３の状態のときに第３の電圧で、前記第２の抵抗変化素子が前記第４の状態のときに前記第３の電圧よりも大きく前記第２のしきい値電圧よりも小さい第４の電圧である事項２の半導体記憶装置。
［事項４］
事項３の半導体記憶装置のデータ読み出し方法であって、
前記メモリセルに、前記第１の抵抗変化素子が前記第１の状態であるときに前記第１のしきい値電流が流れたときの前記メモリセルの両端の電圧よりも大きく前記第１のしきい値電圧よりも小さい第１の読み出し電圧を印加したときに、前記メモリセルに流れる第１の読み出し電流を検出し、
前記第１の読み出し電流が前記第１のしきい値電流にほぼ等しい第１の参照電流よりも大きい場合、前記第１の抵抗変化素子が前記第１の状態であると判断し、前記メモリセルに前記第１の読み出し電圧を印加したままで、前記第１の読み出し電流と前記第２のしきい値電流にほぼ等しい第２の参照電流とを比較し、前記第１の読み出し電流が前記第２の参照電流よりも大きい場合、前記第２の抵抗変化素子が前記第３の状態であると判断し、前記第１の読み出し電流が前記第２の参照電流以下の場合、前記第２の抵抗変化素子が前記第４の状態であると判断し、
前記第１の読み出し電流が前記第１の参照電流以下である場合、前記第１の抵抗変化素子が前記第２の状態であると判断し、前記メモリセルに前記第１のしきい値電圧よりも大きく前記第２のしきい値電圧よりも小さい第２の読み出し電圧を印加して、前記メモリセルに流れる第２の読み出し電流を検出し、前記第２の読み出し電流が前記第２の参照電流よりも大きい場合、前記第２の抵抗変化素子が前記第３の状態であると判断し、前記第２の読み出し電流が前記第２の参照電流以下の場合、前記第２の抵抗変化素子が前記第４の状態であると判断する
半導体記憶装置のデータ読み出し方法。
［事項５］
事項３の半導体記憶装置のデータ読み出し方法であって、
前記メモリセルに、前記第１のしきい値電流よりも小さい第１の参照電流を流したときの前記メモリセルの両端に現れる第１の読み出し電圧を検出し、前記第１の読み出し電圧が第５の電圧のとき、前記第１の抵抗変化素子が前記第１の状態と判断し、前記第１の読み出し電圧が前記第５の電圧よりも大きい第６の電圧のとき、前記第１の抵抗変化素子が前記第２の状態と判断し、
前記メモリセルに、前記第１のしきい値電流よりも大きく前記第２のしきい値電流よりも小さい第２の参照電流を流したときの前記メモリセルの両端に現れる第２の読み出し電圧を検出し、前記第２の読み出し電圧が第７の電圧であるとき、前記第２の抵抗変化素子が前記第３の状態であると判断し、前記第２の読み出し電圧が前記第７の電圧よりも大きい第８の電圧であるとき、前記第２の抵抗変化素子が前記第４の状態であると判断する
半導体記憶装置のデータ読み出し方法。
［事項６］
事項３の半導体記憶装置のデータ読み出し方法であって、
前記メモリセルは、３値連想メモリ（ＴＣＡＭ）を構成し、
前記第１の状態及び前記第４の状態（又は第２の状態及び第３の状態）を第１のデータ（“０”）に割り当て、前記第２の状態及び前記第３の状態（又は第１の状態及び第４の状態）を第２のデータ（“１”）に割り当て、  前記第１の状態及び前記第３の状態（又は第２の状態及び第４の状態）を第３のデータ（“Ｘ”）に割り当て、
前記第１のデータとの一致・不一致を検出する際に、前記メモリセルに前記第１のしきい値電流よりも小さい第１の参照電流を流したときの前記メモリセルの両端に現れる第１の読み出し電圧を検出し、前記第１の読み出し電圧が第５の電圧であるとき、一致（又は不一致）と判断し、前記第１の読み出し電圧が前記第５の電圧よりも大きい第６の電圧であるとき、不一致（又は一致）と判断し、
前記第２のデータとの一致・不一致を検出する際に、前記メモリセルに前記第１のしきい値電流よりも大きく前記第２のしきい値電流よりも小さい第２の参照電流を流したときの前記メモリセルの両端に現れる第２の読み出し電圧を検出し、前記第２の読み出し電圧が第７の電圧であるとき、一致（又は不一致）と判断し、前記第２の読み出し電圧が前記第７の電圧よりも大きい第８の電圧であるとき、不一致（又は一致）と判断する
半導体記憶装置。
［事項７］
事項３の半導体記憶装置のデータ書き込み方法であって、
前記第１の抵抗変化素子は、第１のセット電流が流れることにより前記第１の状態にセットされ、前記第１のセット電流よりも大きな第１のリセット電流が流れることにより前記第２の状態にリセットされ、
前記第２の抵抗変化素子は、前記第１のリセット電流よりも大きな第２のセット電流が流れることにより前記第３の状態にセットされ、前記第２のセット電流よりも大きな第２のリセット電流が流れることにより前記第４の状態にリセットされる
半導体記憶装置のデータ書き込み方法。
［事項８］
前記メモリセルに、前記第２のリセット電流を流すことにより、前記第１の抵抗変化素子を前記第２の状態、前記第２の抵抗変化素子を前記第４の状態に設定し、
前記メモリセルに、前記第２のセット電流を流すことにより、前記第１の抵抗変化素子を前記第２の状態、前記第２の抵抗変化素子を前記第３の状態に設定し、
前記メモリセルに、前記第２のリセット電流を流した後に前記第１のセット電流を流すことにより、前記第１の抵抗変化素子を前記第１の状態、前記第２の抵抗変化素子を前記第４の状態に設定し、
前記メモリセルに、前記第２のセット電流を流した後に前記第１のセット電流を流すことにより、前記第１の抵抗変化素子を前記第１の状態、前記第２の抵抗変化素子を前記第３の状態に設定する
事項７の半導体記憶装置のデータ書き込み方法。
［事項９］
前記第１及び第２の抵抗変化素子は、積層方向に設けられた第１及び第２の抵抗変化膜を含み、
前記メモリセルは、積層方向に設けられた前記第１及び第２の抵抗変化膜と、セレクタ層とを含む
事項１〜３のいずれかの半導体記憶装置。
［事項１０］
前記第１及び第２の抵抗変化膜は、体積及び材質の少なくとも一方が異なる
事項９の半導体記憶装置。
【符号の説明】
【００６９】
１１…メモリセルアレイ、２０，３０，６４，６５…絶縁層、２１，５１…下部電極層、２５，５５…セレクタ層、５９…中間電極層、２３，５３…第１の抵抗変化膜、２７，５７…第２の抵抗変化膜、６１…第３の抵抗変化膜、２９，６３…上部電極層、ＢＬ…ビット線、ＷＬ１，ＷＬ２…ワード線、ＭＣ１，ＭＣ２，ＭＣ１’…メモリセル。
【図１】
2020038950.tif 000003
【図２】
2020038950.tif 000004
【図３】
2020038950.tif 000005
【図４】
2020038950.tif 000006
【図５】
2020038950.tif 000007
【図６】
2020038950.tif 000008
【図７】
2020038950.tif 000009
【図８】
2020038950.tif 000010
【図９】
2020038950.tif 000011
【図１０】
2020038950.tif 000012
【図１１Ａ】
2020038950.tif 000013
【図１１Ｂ】
2020038950.tif 000014
【図１２】
2020038950.tif 000015
【図１３】
2020038950.tif 000016
【図１４】
2020038950.tif 000017
【図１５】
2020038950.tif 000018
【図１６】
2020038950.tif 000019
【図１７】
2020038950.tif 000020
【図１８】
2020038950.tif 000021
【図１９】
2020038950.tif 000022