(57)【要約】【課題】安定して動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、第１方向に配列された複数の第１配線と、第１方向に延伸する第２配線と、第１配線及び第２配線の間に設けられた抵抗変化膜と、第２配線よりも基板に近く第２方向に延伸する第３配線と、第２配線及び第３配線に接続された第１半導体層と、第１半導体層と対向する第１電極と、第２配線よりも基板から遠く第２配線に接続され第３方向に延伸する第４配線と、第４配線及び基板の間に設けられ第１方向に延伸し第４配線に接続された第５配線と、第５配線及び基板の間に設けられた第６配線と、第５配線及び第６配線の間に設けられ第５配線及び第６配線に接続された第２半導体層と、第２半導体層と対向する第２電極と、を備える。【選択図】図３
2020047710.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面と交差する第１方向に配列された複数の第１配線と、
前記第１方向に延伸する第２配線と、
前記第１配線及び前記第２配線の間に設けられた抵抗変化膜と、
前記第２配線よりも前記基板に近く、前記第１方向と交差する第２方向に延伸する第３配線と、
前記第２配線及び前記第３配線の間に設けられ、前記第２配線及び前記第３配線に接続された第１半導体層と、
前記第１半導体層と対向する第１電極と、
前記第２配線よりも前記基板から遠く、前記第２配線に接続され、前記第１方向と交差する第３方向に延伸する第４配線と、
前記第４配線及び前記基板の間に設けられ、前記第１方向に延伸し、前記第４配線に接続された第５配線と、
前記第５配線及び前記基板の間に設けられた第６配線と、
前記第５配線及び前記第６配線の間に設けられ、前記第５配線及び前記第６配線に接続された第２半導体層と、
前記第２半導体層と対向する第２電極と
を備える半導体記憶装置。
【請求項２】
前記第２配線及び前記第４配線の間に設けられ、前記第２配線及び前記第４配線に接続された非線形素子を更に備える
請求項１記載の半導体記憶装置。
【請求項３】
基板と、
前記基板の表面と交差する第１方向に配列され、前記第１方向と交差する第２方向に延伸する部分を含む複数の第１配線と、
前記第２方向に配列され、前記第１方向に延伸する複数の第２配線と、
前記第１配線の前記第２方向に延伸する部分及び前記第２配線の間に設けられた抵抗変化膜と、
前記複数の第２配線よりも前記基板に近く、前記第２方向に配列された複数の第３配線と、
前記複数の第２配線及び前記複数の第３配線の間に設けられ、前記第２方向に配列され、前記複数の第２配線及び前記複数の第３配線に接続された複数の第１半導体層と、
前記第２方向に延伸し、前記第１半導体層と対向する第１電極と、
前記複数の第２配線よりも前記基板から遠く、前記第２方向に配列された複数の第４配線と、
前記複数の第２配線及び前記複数の第４配線の間に設けられ、前記第２方向に配列され、前記複数の第２配線及び前記複数の第４配線に接続された複数の第２半導体層と、
前記第２方向に延伸し、前記第２半導体層と対向する第２電極と、
前記複数の第１配線、前記複数の第３配線、及び、前記複数の第４配線に接続された制御回路と
を備え、
前記制御回路は、
前記複数の第３配線の少なくとも一つに第１の動作電圧を、それ以外の少なくとも一つの前記第３配線に前記第１の動作電圧と異なる第２の動作電圧を印加可能に構成され、
前記第１の動作電圧が印加される第３配線に対応する前記第４配線に第３の動作電圧を、前記第２の動作電圧が印加される第３配線に対応する前記第４配線に前記第３の動作電圧と異なる第４の動作電圧を印加可能に構成される
半導体記憶装置。
【請求項４】
基板と、
前記基板の表面と交差する第１方向に配列された複数の第１配線と、
前記第１方向と交差する第２方向に配列され、前記第１方向に延伸する複数の第２配線と、
前記第１配線及び前記第２配線の間に設けられた抵抗変化膜と、
前記複数の第２配線よりも前記基板に近く、前記第２方向に延伸する第３配線と、
前記複数の第２配線及び前記第３配線の間に設けられ、前記複数の第２配線及び前記第３配線に接続された複数の第１半導体層と、
前記第２方向に配列され、前記複数の第１半導体層と対向する複数の第１電極と、
前記複数の第２配線に電気的に接続された複数の第２半導体層と、
前記複数の第２半導体層に接続された一又は複数の第４配線と、
前記複数の第２半導体層に対向する複数の第２電極と、
前記複数の第１配線、前記第３配線及び前記一又は複数の第４配線に接続された制御回路と
を備え、
前記複数の第１配線のうちの一つに転送する電圧を第１の書込電圧に設定し、それ以外の複数の第１配線に転送する電圧を非選択電圧に設定し、前記複数の第２配線のうちの一つに転送する電圧を第２の書込電圧に設定し、それ以外の複数の第２配線をフローティング状態とした場合に、前記第１の書込電圧が転送される前記第１配線の電圧、及び、前記第２の書込電圧が転送される前記第２配線の電圧の差分の絶対値が最大となる時の前記非選択電圧を第１電圧とすると、
前記制御回路は、
前記複数の第１配線のうちの少なくとも一つに、前記第１の書込電圧と一致又は略一致する電圧を印加し、
前記複数の第１配線のうちの少なくとも一つに、前記第２の書込電圧及び前記第１電圧の間の大きさを有する電圧を印加する
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の高集積化に伴い、メモリセルを三次元的に配置した半導体記憶装置の開発が進んでいる。この様な半導体記憶装置には、例えば、抵抗値を可逆的に変化させる可変抵抗素子をメモリセルとして利用する、いわゆるＲｅＲＡＭや、ゲート絶縁層中に電荷を蓄積可能な電界効果トランジスタをメモリセルとして利用する、いわゆるフラッシュメモリ等が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１８１９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
安定して動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に配列された複数の第１配線と、第１方向に延伸する第２配線と、第１配線及び第２配線の間に設けられた抵抗変化膜と、を備える。また、この半導体記憶装置は、第２配線よりも基板に近く、第１方向と交差する第２方向に延伸する第３配線と、第２配線及び第３配線の間に設けられ、第２配線及び第３配線に接続された第１半導体層と、第１半導体層と対向する第１電極と、を備える。また、この半導体記憶装置は、第２配線よりも基板から遠く、第２配線に接続され、第１方向と交差する第３方向に延伸する第４配線と、第４配線及び基板の間に設けられ、第１方向に延伸し、第４配線に接続された第５配線と、第５配線及び基板の間に設けられた第６配線と、第５配線及び第６配線の間に設けられ、第５配線及び第６配線に接続された第２半導体層と、第２半導体層と対向する第２電極と、を備える。
【０００６】
本発明の一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に配列され、第１方向と交差する第２方向に延伸する部分を含む複数の第１配線と、第２方向に配列され、第１方向に延伸する複数の第２配線と、第１配線の第２方向に延伸する部分及び第２配線の間に設けられた抵抗変化膜と、を備える。また、この半導体記憶装置は、複数の第２配線よりも基板に近く、第２方向に配列された複数の第３配線と、複数の第２配線及び複数の第３配線の間に設けられ、第２方向に配列され、複数の第２配線及び複数の第３配線に接続された複数の第１半導体層と、第２方向に延伸し、第１半導体層と対向する第１電極と、を備える。また、この半導体記憶装置は、複数の第２配線よりも基板から遠く、第２方向に配列された複数の第４配線と、複数の第２配線及び複数の第４配線の間に設けられ、第２方向に配列され、複数の第２配線及び複数の第４配線に接続された複数の第２半導体層と、第２方向に延伸し、第２半導体層と対向する第２電極と、を備える。また、この半導体記憶装置は、複数の第１配線、複数の第３配線、及び、複数の第４配線に接続された制御回路を備える。また、この制御回路は、複数の第３配線の少なくとも一つに第１の動作電圧を、それ以外の少なくとも一つの第３配線に第１の動作電圧と異なる第２の動作電圧を印加可能に構成される。また、この半導体記憶装置は、第１の動作電圧が印加される第３配線に対応する第４配線に第３の動作電圧を、第２の動作電圧が印加される第３配線に対応する第４配線に第３の動作電圧と異なる第４の動作電圧を印加可能に構成される。
【０００７】
本発明の一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に配列された複数の第１配線と、第１方向と交差する第２方向に配列され、第１方向に延伸する複数の第２配線と、第１配線及び第２配線の間に設けられた抵抗変化膜と、を備える。また、この半導体記憶装置は、複数の第２配線よりも基板に近く、第２方向に延伸する第３配線と、複数の第２配線及び第３配線の間に設けられ、複数の第２配線及び第３配線に接続された複数の第１半導体層と、第２方向に配列され、複数の第１半導体層と対向する複数の第１電極と、を備える。また、この半導体記憶装置は、複数の第２配線に電気的に接続された複数の第２半導体層と、複数の第２半導体層に接続された一又は複数の第４配線と、複数の第２半導体層に対向する複数の第２電極と、を備える。また、この半導体記憶装置は、複数の第１配線、第３配線及び一又は複数の第４配線に接続された制御回路を備える。ここで、複数の第１配線のうちの一つに転送する電圧を第１の書込電圧に設定し、それ以外の複数の第１配線に転送する電圧を非選択電圧に設定し、複数の第２配線のうちの一つに転送する電圧を第２の書込電圧に設定し、それ以外の複数の第２配線をフローティング状態とした場合に、第１の書込電圧が転送される第１配線の電圧、及び、第２の書込電圧が転送される第２配線の電圧の差分の絶対値が最大となる時の非選択電圧を第１電圧とすると、制御回路は、複数の第１配線のうちの少なくとも一つに、第１の書込電圧と一致又は略一致する電圧を印加し、複数の第１配線のうちの少なくとも一つに、第２の書込電圧及び第１電圧の間の大きさを有する電圧を印加する。
【図面の簡単な説明】
【０００８】
【図１】第１のメモリセルアレイＭＡ１を備える半導体記憶装置の構成を示す模式的な回路図である。
【図２】比較例に係る半導体記憶装置の構成を示す模式的な回路図である。
【図３】図１に示した構成の一態様を示す模式的な斜視図である。
【図４】図３に示した構成の製造方法を説明するための模式的な斜視図である。
【図５】同製造方法を説明するための模式的な斜視図である。
【図６】同製造方法を説明するための模式的な斜視図である。
【図７】同製造方法を説明するための模式的な斜視図である。
【図８】同製造方法を説明するための模式的な斜視図である。
【図９】同製造方法を説明するための模式的な斜視図である。
【図１０】同製造方法を説明するための模式的な斜視図である。
【図１１】同製造方法を説明するための模式的な斜視図である。
【図１２】同製造方法を説明するための模式的な斜視図である。
【図１３】同製造方法を説明するための模式的な斜視図である。
【図１４】同製造方法を説明するための模式的な斜視図である。
【図１５】比較例に係る半導体記憶装置の構成を示す模式的な斜視図である。
【図１６】第２のメモリセルアレイＭＡ２を備える半導体記憶装置の構成を示す模式的な回路図である。
【図１７】図１６に示した構成の一態様を示す模式的な斜視図である。
【図１８】図１７に示した構成の製造方法を説明するための模式的な斜視図である。
【図１９】同製造方法を説明するための模式的な斜視図である。
【図２０】同製造方法を説明するための模式的な斜視図である。
【図２１】同製造方法を説明するための模式的な斜視図である。
【図２２】同製造方法を説明するための模式的な斜視図である。
【図２３】同製造方法を説明するための模式的な斜視図である。
【図２４】同製造方法を説明するための模式的な斜視図である。
【図２５】同製造方法を説明するための模式的な斜視図である。
【図２６】レイアウトを説明するための模式的な平面図である。
【図２７】図１６のＡで示した領域の模式的な拡大図である。
【図２８】動作電圧のシミュレーションに用いるモデルについて説明するための模式的な回路図である。
【図２９】動作電圧のシミュレーションに用いるモデルについて説明するための模式的な回路図である。
【図３０】同シミュレーションの結果について説明するための模式的なグラフである。
【図３１】動作電圧について説明するための模式的な回路図である。
【図３２】動作電圧について説明するための模式的なグラフである。
【図３３】動作電圧のシミュレーションに用いるモデルについて説明するための模式的な回路図である。
【図３４】同シミュレーションの結果について説明するための模式的なグラフである。
【図３５】動作電圧について説明するための模式的なグラフである。
【発明を実施するための形態】
【０００９】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【００１０】
また、本明細書においては、基板の表面と交差する方向を第１方向と、第１方向と交差する方向を第２方向と、第１方向及び第２方向と交差する方向を第３方向と呼ぶ。また、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。Ｘ方向、Ｙ方向及びＺ方向は、それぞれ、第１方向、第２方向及び第３方向のいずれかと対応する場合もあるし、対応しない場合もある。
【００１１】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面と呼ぶ。
【００１２】
また、本明細書においては、メモリセルとして、可変抵抗素子を含むバイポーラ型の構成を用いる場合がある。この様な場合、メモリセルは、第１極性のリセット電圧の印加によってリセット状態（高抵抗状態）となり、第１極性と反対の第２極性のセット電圧の印加によってセット状態（低抵抗状態）となる場合がある。以下、前者を「リセット動作」と呼び、後者を「セット動作」と呼ぶ場合がある。また、セット動作及びリセット動作を併せて、「書込動作」と呼ぶ場合がある。
【００１３】
また、本明細書においては、書込動作においてメモリセルの一方の電極に印加される電圧を「第１の書込電圧」と呼び、他方の電極に印加される電圧を「第２の書込電圧」と呼ぶ場合がある。また、書込動作において、第１及び第２の書込電圧が印加されない配線に印加される電圧を、「非選択電圧」と呼ぶ場合がある。また、第１の書込電圧、第２の書込電圧及び非選択電圧を併せて、「動作電圧」と呼ぶ場合がある。
【００１４】
［第１のメモリセルアレイ］
次に、図１を参照して、第１のメモリセルアレイＭＡ１を備える半導体記憶装置の回路構成について説明する。図１は、本実施形態に係る半導体記憶装置の模式的な回路図である。尚、図１においては、一部の構成を省略している。
【００１５】
図１に示す通り、本実施形態に係る半導体記憶装置は、データを記憶するメモリセルアレイＭＡ１と、メモリセルアレイＭＡ１を制御する制御回路ＣＣ１と、を備える。
【００１６】
メモリセルアレイＭＡ１は、複数の回路要素ｍａ１と、回路要素ｍａｔｒと、を備える。回路要素ｍａ１は、制御回路ＣＣ１に接続された複数のワード線ＷＬと、複数のローカルビット線ＬＢＬと、これら複数のワード線ＷＬ及び複数のローカルビット線ＬＢＬに接続された複数のメモリセルＭＣと、を備える。また、回路要素ｍａ１は、制御回路ＣＣ１に接続されたグローバルビット線ＧＢＬと、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬに接続された複数の選択トランジスタＴＲ１と、これら複数の選択トランジスタＴＲ１に接続された選択ゲート線ＳＧ１と、を備える。また、回路要素ｍａ１は、複数のローカルビット線ＬＢＬに接続されたダイオードＤを備える。また、ダイオードＤの他端は、それぞれ、配線Ｌ１に接続される。
【００１７】
ワード線ＷＬは、それぞれ、全ての回路要素ｍａ１に接続される。
【００１８】
メモリセルＭＣは、１ビット以上のデータを記憶する記憶素子である。メモリセルＭＣは、一対の電極及びこれら電極間に設けられた可変抵抗素子ＶＲを含むバイポーラ型のメモリセルである。
【００１９】
選択トランジスタＴＲ１は電界効果型のトランジスタである。選択トランジスタＴＲ１のドレイン電極はグローバルビット線ＧＢＬに接続され、ソース電極はローカルビット線ＬＢＬに接続される。ゲート電極は選択ゲート線ＳＧ１の一部である。
【００２０】
選択ゲート線ＳＧ１は、それぞれ、全ての回路要素ｍａ１に接続される。
【００２１】
ダイオードＤは、例えば、ｐｎ接合等を有するダイオードである。ダイオードＤは、配線Ｌ１からローカルビット線ＬＢＬに電流が流れる方向を順方向とする。
【００２２】
配線Ｌ１は、ダイオードＤを介して、全ての回路要素ｍａ１の一つのローカルビット線ＬＢＬに共通に接続される。
【００２３】
回路要素ｍａｔｒは、配線Ｌ１に接続された複数の配線Ｌ３と、制御回路ＣＣ１に接続された配線Ｌ２と、配線Ｌ２及び配線Ｌ３に接続された複数の選択トランジスタＴＲ２と、これら複数の選択トランジスタＴＲ２のゲート電極に接続された選択ゲート線ＳＧ２と、を備える。
【００２４】
選択トランジスタＴＲ２は電界効果型のトランジスタである。選択トランジスタＴＲ２のドレイン電極は配線Ｌ２に接続され、ソース電極は配線Ｌ３に接続され、ゲート電極は選択ゲート線ＳＧ２に接続されている。
【００２５】
選択ゲート線ＳＧ２は、それぞれ、制御回路ＣＣ１のドライバ回路ＤＲＶに接続される。
【００２６】
制御回路ＣＣ１は、例えば、所望の大きさの動作電圧を生成する電圧生成回路、入力されたアドレスに応じて、所望の配線に所望の動作電圧を生成するデコード回路、グローバルビット線ＧＢＬに流れる電流又は電圧を検知するセンスアンプ回路等を含む。また、制御回路ＣＣ１は、ドライバ回路ＤＲＶを含む。
【００２７】
ドライバ回路ＤＲＶは、選択トランジスタＴＲ１，ＴＲ２に対応して設けられた複数の回路要素ｄｒｖを備える。回路要素ｄｒｖは、対応する選択トランジスタＴＲ１及びＴＲ２の一方をＯＮ状態とし、他方をＯＦＦ状態とする。即ち、回路要素ｄｒｖは、対応するローカルビット線ＬＢＬを、グローバルビット線ＧＢＬ及び配線Ｌ２の一方に接続する。
【００２８】
回路要素ｄｒｖは、選択トランジスタＴＲ１，ＴＲ２のゲート電極に供給されるＯＮ電圧及びＯＦＦ電圧を供給するＯＮ電圧供給線ＶＳＧ、及び、ＯＦＦ電圧供給線ＶＳＧ＿Ｕに接続されている。また、回路要素ｄｒｖは、それぞれ、ローカルビット線ＬＢＬをグローバルビット線ＧＢＬに接続する旨の信号を供給する信号線ＳＧＤと、ローカルビット線ＬＢＬを配線Ｌ２に接続する旨の信号を供給する信号線ＳＧＵと、に接続されている。信号線ＳＧＤ，ＳＧＵの一方がＨ状態である場合、他方はＬ状態である。
【００２９】
選択ゲート線ＳＧ１及びＯＮ電圧供給線ＶＳＧには、トランジスタＴＲｄ１が接続されている。選択ゲート線ＳＧ１及びＯＦＦ電圧供給線ＶＳＧ＿Ｕには、トランジスタＴＲｄ２が接続されている。選択ゲート線ＳＧ２及びＯＮ電圧供給線ＶＳＧには、トランジスタＴＲｄ３が接続されている。選択ゲート線ＳＧ２及びＯＦＦ電圧供給線ＶＳＧ＿Ｕには、トランジスタＴＲｄ４が接続されている。トランジスタＴＲｄ１及びトランジスタＴＲｄ４のゲート電極には、信号線ＳＧＤが接続されている。トランジスタＴＲｄ２及びトランジスタＴＲｄ３のゲート電極には、信号線ＳＧＵが接続されている。
【００３０】
尚、回路要素ｄｒｖの構成は、適宜変更可能である。例えば、図示の例においては４つのＮＭＯＳトランジスタを使用しているが、４つのＰＭＯＳトランジスタを使用しても良いし、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを組み合わせても良い。
【００３１】
ここで、この様な構成を備える半導体記憶装置によれば、安定した動作を実現可能である。以下、この点について説明するために、図２を参照して、比較例に係る半導体記憶装置について説明する。
【００３２】
図２に示す通り、比較例に係る半導体記憶装置は、データを記憶するメモリセルアレイＭＡ０と、メモリセルアレイＭＡ０を制御する制御回路ＣＣ０と、を備える。メモリセルアレイＭＡ０は、基本的にはメモリセルアレイＭＡ１と同様に構成されているが、回路要素ｍａｔｒ（図１）等を備えていない。
【００３３】
例えば、この様な半導体記憶装置において読出動作又は書込動作を行う場合、選択メモリセルＭＣに接続された選択トランジスタＴＲ１をＯＮ状態とし、その他複数の選択トランジスタＴＲ１をＯＦＦ状態とする場合がある。この場合、選択メモリセルＭＣに接続された選択ローカルビット線ＬＢＬはグローバルビット線ＧＢＬに接続されるものの、その他複数の非選択ローカルビット線ＬＢＬは全てフローティング状態になってしまう。その結果、メモリセルアレイＭＡ０におけるリーク電流の制御が困難となり、読出動作等におけるＳＮ比が悪化したり、選択メモリセルＭＣへの印加電圧が減少したりすることがあった。
【００３４】
ここで、図１を参照して説明した通り、本実施形態に係る半導体記憶装置は、ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬに接続された選択トランジスタＴＲ１に加え、ローカルビット線ＬＢＬ及び配線Ｌ２に接続された選択トランジスタＴＲ２を備える。従って、選択ローカルビット線ＬＢＬをグローバルビット線ＧＢＬに接続した場合に、複数の非選択ローカルビット線ＬＢＬを配線Ｌ２に接続し、これらの電圧を制御することが出来る。従って、非選択ローカルビット線ＬＢＬの電圧と非選択ワード線ＷＬの電圧とを独立して制御可能であり、リーク電流の大きさを好適に制御可能であり、安定した動作を実現可能である。
【００３５】
図１に示した構成は、種々の態様によって実現可能である。図３は、この様な態様の一例を示す模式的な斜視図である。図３においては、一部の構成を省略している。
【００３６】
図３には、基板１００と、基板１００の上方に設けられたメモリセルアレイＭＡ１と、を図示している。
【００３７】
基板１００は、例えば、単結晶シリコン（Ｓｉ）等の半導体基板である。基板１００の上面には、上記制御回路ＣＣ１の一部又は全部を構成するトランジスタや配線等が設けられている。
【００３８】
メモリセルアレイＭＡ１は、Ｚ方向に配列された複数の配線１１０と、Ｚ方向に延伸する複数の配線１２０と、これら複数の配線１１０及び配線１２０の間に設けられた複数の抵抗変化膜１３０と、を備える。また、メモリセルアレイＭＡ１は、これらの構成の下方に設けられた複数の配線１４０と、配線１２０の下端及び配線１４０に接続された複数の半導体層１５０と、半導体層１５０と対向する複数の配線１６０と、を備える。また、メモリセルアレイＭＡ１は、配線１２０の上端に接続された複数の半導体層１７０と、半導体層１７０に接続されＸ方向に延伸する複数の配線１７４と、配線１７４に接続されＺ方向に延伸する複数の配線１７６と、配線１７６の下方に設けられＹ方向に延伸する配線１７８と、配線１７６の下端及び配線１７８に接続された複数の半導体層１８０と、半導体層１８０と対向する配線１９０と、を更に備える。
【００３９】
配線１１０は、Ｚ方向に複数配列された櫛状の配線である。配線１１０は、それぞれ、ワード線ＷＬ（図１）、並びに、Ｘ方向及びＹ方向に配列された複数のメモリセルＭＣ（図１）の一方の電極として機能する。配線１１０は、複数の第１部分１１１と、これら複数の第１部分に接続された第２部分１１２と、を備える。複数の第１部分１１１は、Ｙ方向に複数配列され、Ｘ方向に延伸する。第２部分１１２は、Ｙ方向に延伸し、複数の第１部分１１１のＸ方向の一端に共通に接続される。
【００４０】
配線１２０は、Ｘ方向及びＹ方向に複数配列され、Ｚ方向に延伸する。配線１２０は、それぞれ、ローカルビット線ＬＢＬ（図１）、Ｚ方向に配列された複数のメモリセルＭＣ（図１）の他方の電極、及び、選択トランジスタＴＲ１（図１）のソース電極として機能する。
【００４１】
抵抗変化膜１３０は、配線１２０のＹ方向の両側面に設けられ、配線１２０に対応してＸ方向及びＹ方向に複数配列される。また、抵抗変化膜１３０は、配線１２０のＹ方向の側面に沿ってＺ方向に延伸し、Ｚ方向に配列された複数の可変抵抗素子ＶＲ（図１）として機能する。
【００４２】
抵抗変化膜１３０は、例えば、銅（Ｃｕ）や銀（Ａｇ）等の金属層と酸化シリコン（ＳｉＯ２）等の絶縁層との積層膜であっても良い。また、抵抗変化膜１３０は、例えば、ハフニウム酸化物（ＨｆＯｘ）等の遷移金属酸化物であっても良い。また、抵抗変化膜１３０は、結晶構造の変化によって抵抗値を可逆的に変化させるもの等であっても良い。
【００４３】
尚、抵抗変化膜１３０は、例えば、配線１１０の第１部分１１１のＹ方向の両側面に設けられ、この第１部分１１１に対応してＹ方向及びＺ方向に複数配列されても良い。この場合、抵抗変化膜１３０は、第１部分１１１のＹ方向の側面に沿ってＸ方向に延伸し、Ｘ方向に配列された複数の可変抵抗素子ＶＲとして機能しても良い。また、抵抗変化膜１３０は、例えばＸ方向及びＺ方向に延伸し、Ｚ方向及びＸ方向に配列された複数の可変抵抗素子ＶＲとして機能しても良い。
【００４４】
配線１４０は、配線１２０と対応してＸ方向に複数配列され、Ｙ方向に延伸する。配線１４０は、それぞれ、グローバルビット線ＧＢＬ（図１）、及び、Ｙ方向に配列された複数の選択トランジスタＴＲ１（図１）のドレイン電極として機能する。
【００４５】
半導体層１５０は、配線１２０と対応してＸ方向及びＹ方向に複数配列される。半導体層１５０は、例えば、多結晶シリコン（ｐ−Ｓｉ）又は金属酸化物等の酸化物半導体等の半導体層である。半導体層１５０は、第１領域１５１と、第１領域よりも上方に設けられた第２領域１５２と、第２領域よりも上方に設けられた第３領域１５３と、を備える。第１領域１５１は、例えばリン（Ｐ）等のｎ型の不純物を含み、選択トランジスタＴＲ１（図１）のドレイン領域として機能する。第２領域１５２は、例えばホウ素（Ｂ）等のｐ型の不純物を含み、選択トランジスタＴＲ１（図１）のチャネル領域として機能する。第３領域１５３は、例えばリン（Ｐ）等のｎ型の不純物を含み、選択トランジスタＴＲ１（図１）のソース領域として機能する。
【００４６】
半導体層１５０及び配線１６０の間には、ＳｉＯ２等の絶縁層１５４が設けられている。絶縁層１５４は、選択トランジスタＴＲ１（図１）のゲート絶縁膜として機能する。
【００４７】
配線１６０は、半導体層１５０のＹ方向の両側面に設けられ、半導体層１５０と対応してＹ方向に複数配列される。配線１６０はＸ方向に延伸し、Ｘ方向に配列された複数の半導体層１５０の第２領域１５２のＹ方向の側面に対向する。配線１６０は、それぞれ、選択ゲート線ＳＧ１（図１）、及び、Ｘ方向に配列された複数の選択トランジスタＴＲ１（図１）のゲート電極として機能する。
【００４８】
半導体層１７０は、配線１２０と対応してＸ方向及びＹ方向に複数配列される。半導体層１７０は、ダイオードＤ（図１）として機能する。半導体層１７０は、例えば、多結晶シリコン（ｐ−Ｓｉ）又は金属酸化物等の酸化物半導体等の半導体層である。半導体層１７０は、第１領域１７１と、第１領域よりも上方に設けられた第２領域１７２と、を備える。第１領域１７１は、例えばリン（Ｐ）等のｎ型の不純物を含む。第２領域１７２は、例えばホウ素（Ｂ）等のｐ型の不純物を含む。
【００４９】
配線１７４は、配線１２０と対応してＹ方向に複数配列され、Ｘ方向に延伸する。配線１７４は、配線Ｌ１（図１）として機能する。
【００５０】
配線１７６は、配線１７４及び基板１００の間に設けられる。配線１７６は、配線Ｌ３（図１）及び選択トランジスタＴＲ２（図１）のソース電極として機能する。配線１７６は、配線１７４と対応してＹ方向に複数配列され、Ｚ方向に延伸する。
【００５１】
配線１７８は、配線１７６及び基板１００の間に設けられる。配線１７８は、配線Ｌ２（図１）及びＹ方向に配列された複数の選択トランジスタＴＲ２（図１）のドレイン電極として機能する。
【００５２】
半導体層１８０は、配線１７６と対応してＹ方向に複数配列される。半導体層１８０は、例えば、多結晶シリコン（ｐ−Ｓｉ）又は金属酸化物等の酸化物半導体等の半導体層である。半導体層１８０は、第１領域１８１と、第１領域よりも上方に設けられた第２領域１８２と、第２領域よりも上方に設けられた第３領域１８３と、を備える。第１領域１８１は、例えばリン（Ｐ）等のｎ型の不純物を含み、選択トランジスタＴＲ２（図１）のドレイン領域として機能する。第２領域１８２は、例えばホウ素（Ｂ）等のｐ型の不純物を含み、選択トランジスタＴＲ２（図１）のチャネル領域として機能する。第３領域１８３は、例えばリン（Ｐ）等のｎ型の不純物を含み、選択トランジスタＴＲ２（図１）のソース領域として機能する。
【００５３】
半導体層１８０及び配線１９０の間には、ＳｉＯ２等からなる絶縁層１８４が設けられている。絶縁層１８４は、選択トランジスタＴＲ２（図１）のゲート絶縁膜として機能する。
【００５４】
配線１９０は、半導体層１８０のＹ方向の両側面に設けられ、半導体層１８０と対応してＹ方向に複数配列される。配線１９０は、半導体層１８０の第２領域１８２のＹ方向の側面に対向する。配線１９０は、それぞれ、選択ゲート線ＳＧ２、及び、選択トランジスタＴＲ２（図１）のゲート電極として機能する。
【００５５】
尚、配線１１０、配線１２０、配線１４０、配線１６０、配線１７４、配線１７６、配線１７８、及び、配線１９０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜、不純物が注入された多結晶シリコン（ｐ−Ｓｉ）又はその他の導電層である。また、これら配線間には、ＳｉＯ２等の図示しない絶縁層が設けられても良い。
【００５６】
また、図示の例では、Ｙ方向に隣接する２つの半導体層１５０の間に２つの配線１６０が設けられる。しかしながら、Ｙ方向に隣接する半導体層１５０の間には、１つの配線１６０を設けても良い。また、配線１６０は、ＸＹ断面において半導体層１５０の第２領域１５２の外周面を囲う、所謂サラウンドゲート型の構造でも良い。半導体層１８０と配線１９０との関係についても同様である。
【００５７】
次に、図４〜図１４を参照して、図３に示した構成の製造方法について説明する。図４〜図１４においては、一部の構成を省略している。
【００５８】
この製造方法においては、例えば、基板１００の上面に、制御回路ＣＣ１の一部又は全部を構成するトランジスタや配線等を形成する。
【００５９】
次に、図４に示す通り、基板１００の上方に、配線１４０，１７８に対応する導電層１４０Ａと、半導体層１５０，１８０に対応する半導体層１５０Ａと、を形成する。例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって、導電層１４０Ａ及びアモルファスシリコン層を成膜する。また、ＲＴＡ（Rapid Thermal Anneal）等の方法によってこのアモルファスシリコン層をポリシリコン層として、半導体層１５０Ａを形成する。
【００６０】
次に、図５に示す通り、導電層１４０Ａ及び半導体層１５０ＡをＸ方向に分断する。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行う。この工程において、配線１４０，１７８が形成される。
【００６１】
次に、図６に示す通り、半導体層１５０ＡをＹ方向に分断する。この工程は、例えば、ＲＩＥ等の方法によって行う。この工程において、半導体層１５０，１８０が形成される。
【００６２】
次に、図７に示す通り、絶縁層１５４，１８４、及び、配線１６０，１９０を形成する。例えば、ＣＶＤ等の方法によって半導体層１５０，１８０のＹ方向の側面に絶縁層１５４，１８４と、配線１６０，１９０に対応する導電層と、を成膜する。また、ＲＩＥ等の方法によって導電層をＹ方向に分断して、配線１６０，１９０を形成する。
【００６３】
次に、図８に示す通り、図７に示す構成の上方に、複数のワード線層１１０Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、ワード線層１１０Ａは、ＳｉＮ等の犠牲層であっても良いし、不純物が注入されたアモルファスシリコン層又は多結晶シリコン層であっても良い。
【００６４】
次に、図９に示す通り、複数のワード線層１１０Ａを櫛状に加工して、半導体層１５０の上面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
【００６５】
次に、図１０に示す通り、これら複数のワード線層１１０ＡのＹ方向の側面に、抵抗変化膜１３０を成膜する。この工程は、例えば、ＣＶＤ等の方法によって行う。また、抵抗変化膜１３０のうち、半導体層１５０の上面に成膜された部分は、ＲＩＥ等の方法によって除去する。
【００６６】
次に、図１１に示す通り、配線１２０に対応する導電層１２０Ａ、及び、配線１７６を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【００６７】
次に、図１２に示す通り、導電層１２０Ａの上面に、半導体層１７０に対応する半導体層１７０Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【００６８】
次に、図１３に示す通り、導電層１２０Ａ及び半導体層１７０ＡをＸ方向に分断する。この工程は、例えば、ＲＩＥ等の方法によって行う。この工程において、配線１２０が形成される。
【００６９】
次に、図１４に示す通り、半導体層１７０Ａ及び配線１７６の上面に、配線１７４に対応する導電層１７４Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【００７０】
次に、ＲＩＥ等の方法によって導電層１７４Ａ及び半導体層１７０ＡをＹ方向に分断することにより、図３に示す構成が形成される。
【００７１】
ここで、図４〜図７を参照して説明した通り、図３に示す構成を形成する場合、選択トランジスタＴＲ１の各構成（１５０，１５４，１６０）と、選択トランジスタＴＲ２の各構成（１８０，１８４，１９０）とを、一括して形成することが可能である。更に、図１１を参照して説明した通り、配線１２０，１７６も一括して形成することが可能である。従って、例えば図１５に示す様な、選択トランジスタＴＲ２等を有しない構成と比較しても、製造工程数はほぼ増加しない。
【００７２】
また、この様な方法によれば、半導体層１５０，１８０を形成する際の熱工程を、一度で終了させることが可能である。従って、熱工程数の増大に伴う基板１００上面のトランジスタ等の特性の劣化を抑制可能である。
【００７３】
また、この様な方法によれば、半導体層１５０，１８０を形成する際の熱工程を、抵抗変化膜１３０の成膜よりも前に行うことが可能である。従って、熱工程に伴う抵抗変化膜１３０の特性の劣化を抑制可能である。
【００７４】
［第２のメモリセルアレイ］
次に、図１６を参照して、第２のメモリセルアレイＭＡ２を備える半導体記憶装置の回路構成について説明する。図１６は、本実施形態に係る半導体記憶装置の模式的な回路図である。尚、図１６においては、一部の構成を省略している。また、以下の説明において、メモリセルアレイＭＡ１と同様の部分には同一の符号を付し、説明を省略する。
【００７５】
図１６に示す通り、本実施形態に係る半導体記憶装置は、データを記憶するメモリセルアレイＭＡ２と、メモリセルアレイＭＡ２を制御する制御回路ＣＣ２と、を備える。
【００７６】
メモリセルアレイＭＡ２は、複数の回路要素ｍａ２を備える。回路要素ｍａ２は、基本的には回路要素ｍａ１（図１）と同様に構成されているが、ダイオードＤを有していない。また、回路要素ｍａ２は、制御回路ＣＣ２に接続された上層ビット線ＵＢＬと、上層ビット線ＵＢＬ及びローカルビット線ＬＢＬに接続された複数の選択トランジスタＴＲ２´と、これら複数の選択トランジスタＴＲ２´のゲート電極に接続された選択ゲート線ＳＧ２´と、を備える。
【００７７】
選択トランジスタＴＲ２´は電界効果型のトランジスタである。選択トランジスタＴＲ２´のドレイン電極は上層ビット線ＵＢＬに接続され、ソース電極はローカルビット線ＬＢＬに接続され、ゲート電極は選択ゲート線ＳＧ２´に接続されている。
【００７８】
選択ゲート線ＳＧ２´は、それぞれ、全ての回路要素ｍａ２の１つの選択トランジスタＴＲ２´のゲート電極に共通に接続される。
【００７９】
制御回路ＣＣ２は、基本的には制御回路ＣＣ１（図１）と同様に構成されている。しかしながら、ドライバ回路ＤＲＶの回路要素ｄｒｖは、対応する選択トランジスタＴＲ１及びＴＲ２´の一方をＯＮ状態とし、他方をＯＦＦ状態とする。
【００８０】
この様な構成によれば、メモリセルアレイＭＡ１と同様に、非選択ローカルビット線ＬＢＬの電圧と非選択ワード線ＷＬの電圧とを独立して制御可能であり、リーク電流の大きさを好適に制御可能であり、安定した動作を実現可能である。
【００８１】
また、本実施形態においては、書込動作等において、選択グローバルビット線ＧＢＬに対応する上層ビット線ＵＢＬに印加する電圧と、非選択グローバルビット線ＧＢＬに対応する上層ビット線ＵＢＬに印加する電圧とを異なる大きさに設定することが可能である。例えば、選択グローバルビット線ＧＢＬに印加される動作電圧が非選択グローバルビット線ＧＢＬに印加される動作電圧よりも大きい場合、前者に対応する上層ビット線ＵＢＬには、後者に対応する上層ビット線ＵＢＬよりも大きい動作電圧を印加することが可能である。逆の関係の電圧についても同様である。
【００８２】
この様な方法によれば、例えば全ての上層ビット線ＵＢＬに同じ電圧を印加する場合と比較して、選択トランジスタＴＲ１，ＴＲ２´に印加される電圧が小さくなる。これにより、選択トランジスタＴＲ１，ＴＲ２´の長寿命化を図ることが可能である。
【００８３】
尚、制御回路ＣＣ２は、この様な方法を実現可能な構成を備える。例えば、第１〜第４の動作電圧を供給する第１〜第４の電圧供給線と、第１及び第２の電圧供給線を複数の選択グローバルビット線ＧＢＬに接続可能な複数の第１の電圧転送トランジスタと、第３及び第４の電圧供給線を複数の上層ビット線ＵＢＬに接続可能な複数の第２の電圧転送トランジスタと、を備える。対応する第１の電圧転送トランジスタ及び第２の電圧転送トランジスタのゲート電極には、それぞれ、共通の信号を転送する信号線が接続されていても良い。また、第２の電圧供給線は、第３の電圧供給線又は第４の電圧供給線と同じ電圧を供給しても良いし、第３の電圧供給線又は第４の電圧供給線に接続されても良い。
【００８４】
図１６に示した構成は、種々の態様によって実現可能である。図１７は、この様な態様の一例を示す模式的な斜視図である。尚、図１７においては、一部の構成を省略している。また、以下の説明において、図３等と同様の部分には同一の符号を付し、説明を省略する。
【００８５】
図１７には、基板１００と、基板１００の上方に設けられたメモリセルアレイＭＡ２と、を図示している。
【００８６】
メモリセルアレイＭＡ２は、基本的にはメモリセルアレイＭＡ１（図３）と同様に構成されているが、メモリセルアレイＭＡ２は、半導体層１７０、配線１７４、配線１７６、配線１７８、半導体層１８０、及び、配線１９０を備えていない。また、メモリセルアレイＭＡ２は、複数の配線１１０等の上方に設けられた複数の配線２４０と、配線１２０の上端及び配線２４０に接続された半導体層２５０と、半導体層２５０に対向する配線２６０と、を備える。
【００８７】
配線２４０は、配線１２０と対応してＸ方向に複数配列され、Ｙ方向に延伸する。配線２４０は、それぞれ、上層ビット線ＵＢＬ（図１６）、及び、Ｙ方向に配列された複数の選択トランジスタＴＲ２´（図１６）のドレイン電極として機能する。
【００８８】
半導体層２５０は、配線１２０と対応してＸ方向及びＹ方向に複数配列される。半導体層２５０は、例えば、多結晶シリコン（ｐ−Ｓｉ）又は金属酸化物等の酸化物半導体等の半導体層である。半導体層２５０は、第１領域２５１と、第１領域よりも下方に設けられた第２領域２５２と、第２領域よりも下方に設けられた第３領域２５３と、を備える。第１領域２５１は、例えばリン（Ｐ）等のｎ型の不純物を含み、選択トランジスタＴＲ２´（図１６）のドレイン領域として機能する。第２領域２５２は、例えばホウ素（Ｂ）等のｐ型の不純物を含み、選択トランジスタＴＲ２´（図１６）のチャネル領域として機能する。第３領域２５３は、例えばリン（Ｐ）等のｎ型の不純物を含み、選択トランジスタＴＲ２´（図１６）のソース領域として機能する。
【００８９】
半導体層２５０及び配線２６０の間には、ＳｉＯ２等の絶縁層２５４が設けられている。絶縁層２５４は、選択トランジスタＴＲ１（図１６）のゲート絶縁膜として機能する。また、半導体層２５０及び配線１２０の間には、ＴｉＮ等の導電層２５５が設けられている。導電層２５５は、半導体層２５０の結晶化温度よりも低い融点を有する材料を含む。
【００９０】
配線２６０は、半導体層２５０のＹ方向の両側面に設けられ、半導体層２５０と対応してＹ方向に複数配列される。配線２６０はＸ方向に延伸し、Ｘ方向に配列された複数の半導体層２５０の第２領域２５２のＹ方向の側面に対向する。配線２６０は、それぞれ、選択ゲート線ＳＧ２´（図１６）、及び、Ｘ方向に配列された複数の選択トランジスタＴＲ２´（図１６）のゲート電極として機能する。
【００９１】
尚、配線２４０及び配線２６０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜、不純物が注入された多結晶シリコン（ｐ−Ｓｉ）又はその他の導電層である。また、これら配線間には、ＳｉＯ２等の図示しない絶縁層が設けられても良い。
【００９２】
また、図示の例では、Ｙ方向に隣接する２つの半導体層２５０の間に２つの配線２６０が設けられる。しかしながら、Ｙ方向に隣接する半導体層２５０の間には、１つの配線２６０を設けても良い。また、配線２６０は、ＸＹ断面において半導体層２５０の第２領域２５２の外周面を囲う、所謂サラウンドゲート型の構造でも良い。
【００９３】
次に、図１８〜図２５を参照して、図１７に示した構成の製造方法について説明する。図１８〜図２５においては、一部の構成を省略している。
【００９４】
この製造方法においては、例えば、基板１００の上面に、制御回路ＣＣ２の一部又は全部を構成するトランジスタや配線等を形成する。
【００９５】
次に、図４〜図１１を参照して説明した工程、及び、図１３を参照して説明した工程を行う。
【００９６】
次に、図１８に示す通り、配線１２０の上面に、導電層２５５に対応する導電層２５５Ａを成膜する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【００９７】
次に、図１９に示す通り、基板１００とは異なる基板２００に、半導体層２５０に対応する半導体層２５０Ａと、導電層２５５に対応する導電層２５５Ｂと、を形成する。例えば、ＣＶＤ等の方法によってアモルファスシリコン層を成膜し、ＲＴＡ等の方法によってこのアモルファスシリコン層をポリシリコン層として、半導体層２５０Ａを形成する。また、ＣＶＤ等の方法によって、半導体層２５０Ａの上面に導電層２５５Ｂを成膜する。
【００９８】
次に、図２０に示す通り、基板１００の上面と基板２００の上面とを対向させ、導電層２５５Ａと導電層２５５Ｂとを接触させる。
【００９９】
次に、図２１に示す通り、導電層２５５Ａと導電層２５５Ｂとを一体化させて、導電層２５５Ｃを形成する。この工程は、例えば、熱処理等の方法によって行う。
【０１００】
次に、図２２に示す通り、基板２００を除去する。この工程は、例えば、ＲＩＥによるエッチバック等の方法によって行う。
【０１０１】
次に、図２３に示す通り、半導体層２５０ＡをＹ方向に分断する。この工程は、例えば、ＲＩＥ等の方法によって行う。
【０１０２】
次に、図２４に示す通り、絶縁層２５４、及び、配線２６０を形成する。例えば、ＣＶＤ等の方法によって半導体層２５０ＡのＹ方向の側面に絶縁層２５４と、配線２６０に対応する導電層と、を成膜する。また、ＲＩＥ等の方法によって導電層をＹ方向に分断して、配線２６０を形成する。
【０１０３】
次に、図２５に示す通り、半導体層２５０Ａの上面に、配線２４０に対応する導電層２４０Ａを成膜する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【０１０４】
次に、ＲＩＥ等の方法によって半導体層２５０Ａ及び導電層２４０ＡをＸ方向に分断することにより、図１７に示す構成が形成される。
【０１０５】
以上の通り、図１７に示す構成を形成する場合、半導体層２５０を形成する際の熱工程は、基板１００でなく、基板２００に対して行われる。従って、熱工程数の増大に伴う基板１００上面のトランジスタ等の特性の劣化を抑制可能である。また、熱工程に伴う抵抗変化膜１３０の特性の劣化を抑制可能である。
【０１０６】
［レイアウト］
次に、図２６及び図２７を参照して、基板１００上のレイアウトについて説明する。
【０１０７】
基板１００上のレイアウトは、種々の態様によって実現可能である。図２６は、図３に例示した構成の基板１００上のレイアウトについて説明するための模式的な平面図である。図２６においては、一部の構成を省略している。
【０１０８】
図２６に示す通り、基板１００には、素子領域ＤＡ１，ＤＡ２，ＤＡ３が設けられる。
【０１０９】
素子領域ＤＡ１には、メモリセルアレイＭＡ１の一部の構成が設けられる。例えば、素子領域ＤＡ１には、グローバルビット線ＧＢＬ、選択トランジスタＴＲ１、ローカルビット線ＬＢＬ、メモリセルＭＣ、ワード線ＷＬ、及び、選択ゲート線ＳＧ１が設けられる。また、基板１００の上面には、動作電圧の転送等に用いられる複数のトランジスタ、及び、これら複数のトランジスタを制御するコンタクトや配線等が設けられる。
【０１１０】
素子領域ＤＡ２には、メモリセルアレイＭＡ１の一部の構成が設けられる。例えば、素子領域ＤＡ２には、配線Ｌ２、選択トランジスタＴＲ２、配線Ｌ３、及び、選択ゲート線ＳＧ２（図１）が設けられる。また、素子領域ＤＡ２には、動作電圧の転送等に用いられる複数のトランジスタ等が設けられる。
【０１１１】
素子領域ＤＡ３には、制御信号等の生成や転送等に用いられる複数のトランジスタ、及び、これら複数のトランジスタを制御するコンタクトや配線等が設けられる。
【０１１２】
尚、制御回路ＣＣ１ではなく制御回路ＣＣ２（図１６）を実現する場合、素子領域ＤＡ２は不要である。また、制御信号等の生成等に使用するトランジスタ等を素子領域ＤＡ１に設ける場合、素子領域ＤＡ３も不要である。
【０１１３】
図２７は、図２６のＡで示した領域の模式的な拡大図である。図２７においては、ダイオードＤ（図１）として機能する半導体層１７０（図２）、配線Ｌ１として機能する配線１７４（図２）等、一部の構成を省略している。
【０１１４】
図２７には、ワード線ＷＬに対応する複数の配線１１０ａ〜１１０ｆの一部の構成を図示している。
【０１１５】
配線１１０ａの第１部分１１１ａは、Ｙ方向に複数配列されている。また、これら第１部分１１１ａのＸ方向の端部は、Ｙ方向に延伸する第２部分１１２ａに共通に接続されている。
【０１１６】
配線１１０ｂの第１部分１１１ｂは、それぞれ、Ｙ方向に隣接する配線１１０ａの第１部分１１１ａの間に設けられている。また、これら第１部分１１１ｂのＸ方向の端部は、Ｙ方向に延伸する第２部分１１２ｂに共通に接続されている。また、第２部分１１２ｂは、Ｘ方向に延伸する第３部分１１３ｂに接続されている。第３部分１１３ｂは、図示しないコンタクト及び配線等を介して、基板１００の上面に設けられた制御回路ＣＣ１に接続される。
【０１１７】
配線１１０ｃは配線１１０ｂとほぼ同様の構成を有しており、配線１１０ｃの第１部分１１１及び第２部分１１２は、Ｚ方向から見て、配線１１０ｂの第１部分１１１ｂ及び第２部分１１２ｂと重なるように下側に位置する。一方、配線１１０ｃは、Ｚ方向から見て配線１１０ｂと重ならない第４部分１１４ｃを備える。第４部分１１４ｃは、コンタクト１１５及び配線１１６等を介して、基板１００の上面に設けられた制御回路ＣＣ１に接続される。
【０１１８】
配線１１０ｄ，１１０ｅ，１１０ｆも、配線１１０ｃとほぼ同様に構成されており、それぞれの第４部分１１４ｄ，１１４ｅ，１１４ｆ、コンタクト１１５及び配線１１６等を介して、基板１００の上面に設けられた制御回路ＣＣ１に接続される。
【０１１９】
［動作電圧］
次に、メモリセルアレイＭＡ１，ＭＡ２における好適な動作電圧について説明する。
【０１２０】
［リセット動作における動作電圧］
リセット動作においては、選択メモリセルＭＣにリセット電圧を印加し、選択メモリセルＭＣをセット状態からリセット状態に遷移させる。しかしながら、メモリセルアレイＭＡ１，ＭＡ２におけるリーク電流が大きくなると、制御回路ＣＣ１，ＣＣ２の内部抵抗や配線抵抗等における電圧降下を無視できなくなり、選択メモリセルＭＣに印加される電圧が小さくなってしまう。この点について検討する場合、例えば、下記の様なシミュレーションを行うことが可能である。
【０１２１】
図２８及び図２９は、動作電圧のシミュレーションに使用するモデルの例を示す模式的な等価回路図である。図２８及び図２９においては、一部の構成を省略している。
【０１２２】
図２８に例示する通り、このモデルは、図２に示した比較例に係る構成に対応しており、メモリセルアレイＭＡ０に対応するモデルと、制御回路ＣＣ０に対応するモデルと、を含む。
【０１２３】
メモリセルアレイＭＡ０に対応するモデルは、配線の数、素子の数及び種類、これらの接続関係、並びに、それぞれの素子の電流−電圧特性及びそのばらつき等を考慮して生成する。素子の電流−電圧特性は、例えば、素子の構成要素、並びに、これら構成要素の材料や膜厚等から算出しても良い。
【０１２４】
制御回路ＣＣ０に対応するモデルは、図２９に示す通り、ノードｎ１及びメモリセルアレイＭＡ０の間に接続された回路要素ｃｃａと、ノードｎ２及びメモリセルアレイＭＡ０の間に接続された回路要素ｃｃｂと、を備える。
【０１２５】
ノードｎ１は、例えば、電圧がリセット電圧ＶＷＲ（第２の書込電圧）に設定される端子であり、電源電圧の高電位側に接続されても良いし、チャージポンプ回路、昇圧回路又は降圧回路の出力端子に接続されても良い。回路要素ｃｃａは、ノードｎ１の電圧をグローバルビット線ＧＢＬに転送する回路要素であり、ノードｎ１及びメモリセルアレイＭＡ０の間に接続される複数の抵抗及びトランジスタを含む。これら抵抗及びトランジスタは、例えば、センスアンプ回路やマルチプレクサ等の一部を構成する。図中のＲ１，ｔｒ１は、これら複数の抵抗及びトランジスタを模式的に示している。
【０１２６】
ノードｎ２は、例えば、電圧が０Ｖ（第１の書込電圧）に設定される端子であり、電源電圧の低電位側に接続されても良いし、チャージポンプ回路、昇圧回路又は降圧回路の出力端子に接続されても良い。回路要素ｃｃｂは、ノードｎ２の電圧をワード線ＷＬに転送する回路要素であり、ノードｎ２及びメモリセルアレイＭＡ０の間に接続される複数の抵抗及びトランジスタを含む。これら抵抗及びトランジスタは、例えば、ワード線スイッチやワード線ドライバ等の一部を構成する。図中のＲ２，ｔｒ２は、これら複数の抵抗及びトランジスタを模式的に示している。
【０１２７】
尚、図２８に例示する通り、以下において、第１の書込電圧が印加されるワード線ＷＬを「選択ワード線ＷＬａ」と、非選択電圧が印加されるワード線ＷＬを「非選択ワード線ＷＬｂ」と呼ぶことがある。
【０１２８】
また、第２の書込電圧が印加されるグローバルビット線ＧＢＬを「選択グローバルビット線ＧＢＬａ」と、非選択電圧が印加されるグローバルビット線ＧＢＬを「非選択グローバルビット線ＧＢＬｂ」と呼ぶことがある。
【０１２９】
また、選択グローバルビット線ＧＢＬａに接続されるローカルビット線ＬＢＬを「選択ローカルビット線ＬＢＬａ」と、非選択グローバルビット線ＧＢＬｂに接続されるローカルビット線ＬＢＬを「半選択ローカルビット線ＬＢＬｂ」と、いずれのグローバルビット線ＧＢＬにも接続されないローカルビット線ＬＢＬを「非選択ローカルビット線ＬＢＬｃ」と、呼ぶことがある。
【０１３０】
また、選択ローカルビット線ＬＢＬａに接続されたメモリセルＭＣのうち、選択ワード線ＷＬａに接続されたものを「選択メモリセルＳ」と、非選択ワード線ＷＬｂに接続されたものを「半選択メモリセルＦ」と呼ぶことがある。また、半選択ローカルビット線ＬＢＬｂに接続されたメモリセルＭＣのうち、選択ワード線ＷＬａに接続されたものを「半選択メモリセルＨｂ」と、非選択ワード線ＷＬｂに接続されたものを「非選択メモリセルＵｂ」と呼ぶことがある。また、非選択ローカルビット線ＬＢＬｃに接続されたメモリセルＭＣのうち、選択ワード線ＷＬａに接続されたものを「半選択メモリセルＨｆ」と、非選択ワード線ＷＬｂに接続されたものを「非選択メモリセルＵｆ」と呼ぶことがある。
【０１３１】
シミュレーションにおいては、図２８及び図２９に示すモデルに対してリセット動作を行った場合のリーク電流、及び、選択メモリセルＳに印加されるセル電圧Ｖｃｅｌｌを算出する。また、これに基づき、非選択ワード線電圧ＶＵＸとセル電圧Ｖｃｅｌｌとの関係等を算出する。
【０１３２】
例えば、選択メモリセルＳに対応する選択ゲート線ＳＧ１ａにＯＮ電圧を印加し、選択ゲート線ＳＧ１ａに接続された複数の選択トランジスタＴＲ１をＯＮ状態にする。これにより、選択ローカルビット線ＬＢＬａ及び半選択ローカルビット線ＬＢＬｂがグローバルビット線ＧＢＬに接続される。また、それ以外の選択ゲート線ＳＧ１ｂにはＯＦＦ電圧を印加し、それ以外の選択トランジスタＴＲ１をＯＦＦ状態にする。これにより、非選択ローカルビット線ＬＢＬｃはフローティング状態となる。
【０１３３】
また、例えば、選択グローバルビット線ＧＢＬａに回路要素ｃｃａを介してリセット電圧ＶＷＲを転送し、非選択グローバルビット線ＧＢＬｂには非選択ビット線電圧ＶＵＢを転送する。また、選択ワード線ＷＬａに回路要素ｃｃｂを介して０Ｖを転送し、それ以外の非選択ワード線ＷＬｂに所定の非選択ワード線電圧ＶＵＸを転送する。これにより、選択メモリセルＳにセル電圧Ｖｃｅｌｌが印加される。
【０１３４】
ここで、リセット電圧ＶＷＲは、非選択ワード線電圧ＶＵＸよりも大きい。従って、図２９に示す通り、選択ローカルビット線ＬＢＬａと非選択ワード線ＷＬｂとの間には、半選択メモリセルＦを介したリーク電流Ｉ１が流れる。リーク電流Ｉ１は、回路要素ｃｃａにおける電圧降下Ｖｃｃａに影響する場合がある。
【０１３５】
また、非選択ワード線電圧ＶＵＸは、０Ｖよりも大きい。従って、非選択ワード線ＷＬｂと選択ワード線ＷＬａとの間には、非選択メモリセルＵｆ、非選択ローカルビット線ＬＢＬｃ、及び、半選択メモリセルＨｆを介したリーク電流Ｉ２が流れる。リーク電流Ｉ２は、回路要素ｃｃｂにおける電圧降下Ｖｃｃｂに影響する場合がある。
【０１３６】
また、非選択ワード線電圧ＶＵＸは、非選択ビット線電圧ＶＵＢよりも大きい。従って、非選択ワード線ＷＬｂと半選択ローカルビット線ＬＢＬｂとの間には、非選択メモリセルＵｂを介したリーク電流Ｉ３が流れる。
【０１３７】
また、非選択ビット線電圧ＶＵＢは、０Ｖよりも大きい。従って、半選択ローカルビット線ＬＢＬｂと選択ワード線ＷＬａとの間には、半選択メモリセルＨｂを介したリーク電流Ｉ４が流れる。リーク電流Ｉ４は、電圧降下Ｖｃｃｂに影響する場合がある。ただし、半選択ローカルビット線ＬＢＬｂは非選択ローカルビット線ＬＢＬｃよりも少数であるため、この影響は限定的である。
【０１３８】
図３０は、シミュレーションの結果を例示する模式的なグラフである。シミュレーションにおいては、セル電圧Ｖｃｅｌｌが最大となる様な非選択ワード線電圧ＶＵＸが算出される。以下、この様な非選択ワード線電圧ＶＵＸを「第１電圧Ｖ１」と呼ぶ。また、非選択ワード線電圧ＶＵＸが第１電圧Ｖ１である場合の非選択ローカルビット線ＬＢＬｃの電圧を「第２電圧Ｖ２」と呼ぶ。
【０１３９】
図３０に示す通り、非選択ワード線電圧ＶＵＸが第１電圧Ｖ１よりも小さい場合、セル電圧Ｖｃｅｌｌも最大値より小さい。これは、例えば、回路要素ｃｃａにおける電圧降下Ｖｃｃａ等が一因と考えられる（図２９参照）。また、非選択ワード線電圧ＶＵＸが第１電圧Ｖ１よりも大きい場合にも、セル電圧Ｖｃｅｌｌは最大値より小さい。これは、例えば、回路要素ｃｃｂにおける電圧降下Ｖｃｃｂ等が一因と考えられる（図２９参照）。
【０１４０】
以上より、図２８及び図２９に例示したモデルにおいては、非選択ワード線電圧ＶＵＸを第１電圧Ｖ１に設定した場合に、セル電圧Ｖｃｅｌｌが最大値となることが分かった。ある構成例において、上記第１電圧Ｖ１はリセット電圧ＶＷＲの２／３倍程度であり、上記第２電圧Ｖ２はリセット電圧ＶＷＲの１／３倍程度である。
【０１４１】
次に、この様なシミュレーションの結果に基づき、メモリセルアレイＭＡ１，ＭＡ２を備える半導体記憶装置のリセット動作における好適な動作電圧について説明する。
【０１４２】
図３１は、図１、図１６に示した構成を単純化して示す模式的な等価回路図であり、図２９に対応している。図３１においては、一部の構成を省略している。
【０１４３】
図３１に例示する通り、メモリセルアレイＭＡ１，ＭＡ２においては、非選択ローカルビット線ＬＢＬｃに非選択ビット線電圧ＶＵＢを印加することが可能である。
【０１４４】
この場合、非選択ワード線ＷＬｂと半選択ローカルビット線ＬＢＬｂとの間には、非選択メモリセルＵｆを介したリーク電流Ｉ５が流れる。しかしながら、リーク電流Ｉ５は、回路要素ｃｃａにおける電圧降下Ｖｃｃａにも、回路要素ｃｃｂにおける電圧降下Ｖｃｃｂにも、ほぼ影響しないと考えられる。
【０１４５】
また、非選択ローカルビット線ＬＢＬｃと選択ワード線ＷＬａとの間には、半選択メモリセルＨｆを介したリーク電流Ｉ２´が流れる。リーク電流Ｉ２´は、回路要素ｃｃｂにおける電圧降下Ｖｃｃｂに影響する場合がある。
【０１４６】
ここで、上述の通り、メモリセルアレイＭＡ１，ＭＡ２においては、非選択ローカルビット線ＬＢＬｃの電圧と非選択ワード線ＷＬｂの電圧とを独立して制御可能である。従って、非選択ワード線電圧ＶＵＸを増大させて回路要素ｃｃａにおける電圧降下Ｖｃｃａを減少させ、同時に、非選択ローカルビット線ＬＢＬｃの電圧を減少させて回路要素ｃｃｂにおける電圧降下Ｖｃｃｂを減少させることが可能である。これにより、図２８、図２９に示したモデルと比較して、セル電圧Ｖｃｅｌｌを大きくすることが可能である。これにより、高速に動作する半導体記憶装置を提供することが可能である。
【０１４７】
次に、図３２を参照して、非選択ワード線電圧ＶＵＸ及び非選択ビット線電圧ＶＵＢの好適な大きさについて説明する。図３２は、非選択ワード線電圧ＶＵＸ及び非選択ビット線電圧ＶＵＢについて説明するための模式的なグラフである。図３２の横軸は、非選択ワード線電圧ＶＵＸの大きさを示している。図３２の縦軸は、非選択ビット線電圧ＶＵＢの大きさを示している。
【０１４８】
図３２中の領域Ａは、非選択ワード線電圧ＶＵＸが上記第１電圧Ｖ１よりも大きく、且つ、非選択ビット線電圧ＶＵＢが上記第２電圧Ｖ２よりも小さい領域を示している。第１の実施形態においては、例えば、非選択ワード線電圧ＶＵＸ及び非選択ビット線電圧ＶＵＢの大きさを、この領域Ａの範囲内に設定しても良い。例えば、第１電圧Ｖ１が２／３ＶＷＲ程度、第２電圧Ｖ２が１／３ＶＷＲ程度である場合、非選択ワード線電圧ＶＵＸを３／４ＶＷＲ程度、非選択ビット線電圧ＶＵＢを１／４ＶＷＲ程度に設定しても良い。
【０１４９】
図３２中の領域Ｂは、非選択メモリセルＵｆ，Ｕｂに印加される電圧の絶対値、即ち、非選択ワード線電圧ＶＵＸ及び非選択ビット線電圧ＶＵＢの差分の絶対値が、第３の電圧Ｖ３以上となる領域を示している。第３の電圧Ｖ３は、例えば、読出動作において選択メモリセルＭＣに印加される読出電圧と同一又は同程度の電圧であっても良い。非選択ワード線電圧ＶＵＸ及び非選択ビット線電圧ＶＵＢの大きさが領域Ｂ内である場合、非選択メモリセルＵｆ，Ｕｂにディスターブが生じてしまう場合がある。即ち、セット状態の非選択メモリセルＵｆがリセット状態になってしまったり、リセット状態の非選択メモリセルＵｂがセット状態になってしまったりする場合がある。そこで、非選択ワード線電圧ＶＵＸ及び非選択ビット線電圧ＶＵＢの大きさは、この領域Ｂの範囲外に設定しても良い。また、非選択ワード線電圧ＶＵＸ及び非選択ビット線電圧ＶＵＢの大きさを、この領域Ｂを規定する直線上に設定しても良い。
【０１５０】
［セット動作における動作電圧］
セット動作においては、選択メモリセルＭＣにセット電圧を印加し、選択メモリセルＭＣをリセット状態からセット状態に遷移させる。セット動作における動作電圧の設定に際しても、上述の様なシミュレーションを行うことが可能である。
【０１５１】
図３３は、動作電圧のシミュレーションに使用するモデルの例を示す模式的な等価回路図である。図３３においては、一部の構成を省略している。
【０１５２】
セット動作についてのシミュレーションには、リセット動作についてのシミュレーションとほぼ同様のモデルが用いられる。ただし、セット動作についてのシミュレーションでは、ノードｎ１の電圧が０Ｖ（第２の書込電圧）に設定され、ノードｎ２の電圧がセット電圧ＶＷＳ（第１の書込電圧）に設定される。従って、制御回路ＣＣ０内における接続の関係から、回路要素ｃｃａ´及び回路要素ｃｃｂ´は、回路要素ｃｃａ及び回路要素ｃｃｂと異なる構成を有する場合もある。
【０１５３】
セット動作についてのシミュレーションは、リセット動作についてのシミュレーションとほぼ同様に行われる。ただし、セット動作とリセット動作とでは選択メモリセルＳに対する電圧の印加方向が逆になる。図示の例では、選択グローバルビット線ＧＢＬａに回路要素ｃｃａ´を介して０Ｖを転送し、選択ワード線ＷＬａに回路要素ｃｃｂ´を介してセット電圧ＶＷＳを転送している。
【０１５４】
尚、図示の例において、セット電圧ＶＷＳは非選択ビット線電圧ＶＵＢ´よりも大きく、非選択ビット線電圧ＶＵＢ´は非選択ワード線電圧ＶＵＸ´よりも大きく、非選択ワード線電圧ＶＵＸ´は０Ｖよりも大きい。
【０１５５】
また、図示の例において、回路要素ｃｃａ´における電圧降下Ｖｃｃａ´は、選択ローカルビット線ＬＢＬａと非選択ワード線ＷＬｂとの間に、半選択メモリセルＦを介して流れるリーク電流Ｉ１´´等の影響を受ける場合がある。また、回路要素ｃｃｂ´における電圧降下Ｖｃｃｂ´は、非選択メモリセルＵｆ、非選択ローカルビット線ＬＢＬｃ、及び、半選択メモリセルＨｆを介して流れるリーク電流Ｉ２´´等の影響を受ける場合がある。
【０１５６】
図３４は、シミュレーションの結果を例示する模式的なグラフである。シミュレーションにおいては、セル電圧Ｖｃｅｌｌ´が最大となる様な非選択ワード線電圧ＶＵＸ´が算出される。以下、この様な非選択ワード線電圧ＶＵＸ´を「第１電圧Ｖ１´」と呼ぶ。また、非選択ワード線電圧ＶＵＸ´が第１電圧Ｖ１´である場合の非選択ローカルビット線ＬＢＬｃの電圧を「第２電圧Ｖ２´」と呼ぶ。
【０１５７】
次に、図３５を参照して、非選択ワード線電圧ＶＵＸ´及び非選択ビット線電圧ＶＵＢ´の好適な大きさについて説明する。図３５は、非選択ワード線電圧ＶＵＸ´及び非選択ビット線電圧ＶＵＢ´について説明するための模式的なグラフである。図３５の横軸は、非選択ビット線電圧ＶＵＢ´の大きさを示している。図３５の縦軸は、非選択ワード線電圧ＶＵＸ´の大きさを示している。
【０１５８】
図３５中の領域Ａ´は、非選択ワード線電圧ＶＵＸ´が上記第１電圧Ｖ１´よりも小さく、且つ、非選択ビット線電圧ＶＵＢ´が上記第２電圧Ｖ２´よりも大きい領域を示している。第１の実施形態においては、非選択ワード線電圧ＶＵＸ´及び非選択ビット線電圧ＶＵＢ´の大きさを、この領域Ａ´の範囲内に設定しても良い。例えば、第１電圧Ｖ１´が１／３ＶＷＳ程度、第２電圧Ｖ２´が２／３ＶＷＳ程度である場合、非選択ワード線電圧ＶＵＸ´を１／４ＶＷＲ程度、非選択ビット線電圧ＶＵＢを３／４ＶＷＲ´程度に設定しても良い。
【０１５９】
図３５中の領域Ｂ´は、非選択メモリセルＵｆ，Ｕｂに印加される電圧の絶対値、即ち、非選択ワード線電圧ＶＵＸ´及び非選択ビット線電圧ＶＵＢ´の差分の絶対値が、第３の電圧Ｖ３以上となる領域を示している。非選択ワード線電圧ＶＵＸ´及び非選択ビット線電圧ＶＵＢ´の大きさが領域Ｂ´内である場合、非選択メモリセルＵｆ，Ｕｂにディスターブが生じてしまう場合がある。そこで、第１の実施形態においては、非選択ワード線電圧ＶＵＸ´及び非選択ビット線電圧ＶＵＢ´の大きさを、この領域Ｂ´の範囲外に設定しても良い。また、非選択ワード線電圧ＶＵＸ´及び非選択ビット線電圧ＶＵＢ´の大きさを、この領域Ｂ´を規定する直線上に設定しても良い。
【０１６０】
［その他の実施形態］
上述の構成は、例として提示したものであり、具体的な構成は適宜変更可能である。例えば、図１を参照して説明した通り、第１のメモリセルアレイＭＡ１は、ローカルビット線ＬＢＬに接続されたダイオードＤを備える。しかしながら、ダイオードＤの代わりに、他の非線形素子を用いても良い。この様な非線形素子は、例えば、金属層及び半導体層の組み合わせ等からなるショットキー接合であっても良い。また、例えば、カルコゲンを含むカルコゲナイド等の性質を利用した非線形素子であっても良い。また、例えば、伝導帯のエネルギーバンドが異なる２種類の導電層（金属又は半導体）、及び、これら導電層の間に設けられた絶縁層（トンネル絶縁層）を含むものであっても良い。
【０１６１】
また、上述の例においては、リセット動作に際し、選択メモリセルＳに対して、選択ローカルビット線ＬＢＬａの電圧が選択ワード線ＷＬａの電圧よりも大きくなる第１極性の電圧を印加していた。また、セット動作に際し、第１極性と反対の第２極性の電圧を印加していた。しかしながら、リセット動作に際して選択メモリセルＳに第２極性の電圧を印加し、セット動作に際して選択メモリセルＳに第１極性の電圧を印加する場合もある。
【０１６２】
また、リセット動作時の動作電圧、及び、セット動作時の動作電圧は、適宜調整可能である。例えば、抵抗変化膜１３０がディスターブに強い特性を有する場合等には、非選択ワード線電圧ＶＵＸ及び非選択ビット線電圧ＶＵＢ、並びに、非選択ワード線電圧ＶＵＸ´及び非選択ビット線電圧ＶＵＢ´を、上記領域Ｂ（図３２）又は領域Ｂ´（図３５）内に設定しても良い。
【０１６３】
［備考］
本明細書においては、例えば、下記の事項について説明した。
【０１６４】
［事項１］
基板と、
前記基板の表面と交差する第１方向に配列された複数の第１配線と、
前記第１方向に延伸する第２配線と、
前記第１配線及び前記第２配線の間に設けられた抵抗変化膜と、
前記第２配線よりも前記基板に近く、前記第１方向と交差する第２方向に延伸する第３配線と、
前記第２配線及び前記第３配線の間に設けられ、前記第２配線及び前記第３配線に接続された第１半導体層と、
前記第１半導体層と対向する第１電極と、
前記第２配線よりも前記基板から遠く、前記第２配線に接続され、前記第１方向と交差する第３方向に延伸する第４配線と、
前記第４配線及び前記基板の間に設けられ、前記第１方向に延伸し、前記第４配線に接続された第５配線と、
前記第５配線及び前記基板の間に設けられた第６配線と、
前記第５配線及び前記第６配線の間に設けられ、前記第５配線及び前記第６配線に接続された第２半導体層と、
前記第２半導体層と対向する第２電極と
を備える半導体記憶装置。
【０１６５】
［事項２］
前記第２配線及び前記第４配線の間に設けられ、前記第２配線及び前記第４配線に接続された非線形素子を更に備える
事項１記載の半導体記憶装置。
【０１６６】
［事項３］
前記第２方向に配列された複数の前記第２配線と、
前記第２方向に配列され、前記複数の第２配線及び前記第３配線に接続された複数の前記第１半導体層と、
前記第２方向に配列され、前記複数の第１半導体層と対向する複数の前記第１電極と、
前記第２方向に配列され、前記複数の第２配線に接続された複数の前記第４配線と、
前記第２方向に配列され、前記複数の第４配線に接続された複数の前記第５配線と、
前記第２方向に配列され、前記複数の第５配線及び前記第６配線に接続された複数の前記第２半導体層と
を備える事項１記載の半導体記憶装置。
【０１６７】
［事項４］
前記第３方向に配列され、前記第４配線に接続された複数の前記第２配線と、
前記第３方向に配列され、前記複数の第２配線に接続された複数の前記第１半導体層と、
前記第３方向に配列され、前記複数の第１半導体層に接続された複数の前記第３配線と
を備える事項１記載の半導体記憶装置。
【０１６８】
［事項５］
前記複数の第１配線、前記第３配線及び前記第６配線に接続された制御回路を更に備え、
前記複数の第１配線のうちの一つに転送する電圧を第１の書込電圧に設定し、それ以外の複数の第１配線に転送する電圧を非選択電圧に設定し、前記複数の第２配線のうちの一つに転送する電圧を第２の書込電圧に設定し、それ以外の複数の第２配線をフローティング状態とした場合に、前記第１の書込電圧が転送される前記第１配線の電圧、及び、前記第２の書込電圧が転送される前記第２配線の電圧の差分の絶対値が最大となる時の前記非選択電圧を第１電圧とすると、
前記制御回路は、
前記複数の第１配線のうちの少なくとも一つに、前記第１の書込電圧と一致又は略一致する電圧を印加し、
前記複数の第１配線のうちの少なくとも一つに、前記第２の書込電圧及び前記第１電圧の間の大きさを有する第１の動作電圧を印加する
事項３記載の半導体記憶装置。
【０１６９】
［事項６］
前記制御回路は、前記複数の第１配線のうちの少なくとも二つに、前記第１の動作電圧を印加する
事項５記載の半導体記憶装置。
【０１７０】
［事項７］
前記複数の第１配線のうちの一つに転送する電圧を前記第１の書込電圧に設定し、それ以外の複数の第１配線に転送する電圧を前記第１電圧に設定し、前記複数の第２配線のうちの一つに転送する電圧を前記第２の書込電圧に設定し、それ以外の複数の第２配線をフローティング状態とした場合の前記第２配線の電圧を第２電圧とすると、
前記制御回路は、前記第６配線に、前記第１の書込電圧及び前記第２電圧の間の大きさを有する第２の動作電圧を印加する
事項５記載の半導体記憶装置。
【０１７１】
［事項８］
前記制御回路は、読出動作に際して、前記複数の第１配線の少なくとも一つ、及び、前記第３配線の間に読出電圧を印加し、
前記第１及び第２の動作電圧の差分の絶対値は、前記読出電圧よりも小さい
事項７記載の半導体記憶装置。
【０１７２】
［事項９］
基板と、
前記基板の表面と交差する第１方向に配列され、前記第１方向と交差する第２方向に延伸する部分を含む複数の第１配線と、
前記第２方向に配列され、前記第１方向に延伸する複数の第２配線と、
前記第１配線及び前記第２配線の前記第２方向に延伸する部分の間に設けられた抵抗変化膜と、
前記複数の第２配線よりも前記基板に近く、前記第２方向に配列された複数の第３配線と、
前記複数の第２配線及び前記複数の第３配線の間に設けられ、前記第２方向に配列され、前記複数の第２配線及び前記複数の第３配線に接続された複数の第１半導体層と、
前記第２方向に延伸し、前記第１半導体層と対向する第１電極と、
前記複数の第２配線よりも前記基板から遠く、前記第２方向に配列された複数の第４配線と、
前記複数の第２配線及び前記複数の第４配線の間に設けられ、前記第２方向に配列され、前記複数の第２配線及び前記複数の第４配線に接続された複数の第２半導体層と、
前記第２方向に延伸し、前記第２半導体層と対向する第２電極と、
前記複数の第１配線、前記複数の第３配線、及び、前記複数の第４配線に接続された制御回路と
を備え、
前記制御回路は、
前記複数の第３配線の少なくとも一つに第１の動作電圧を、それ以外の少なくとも一つの前記第３配線に前記第１の動作電圧と異なる第２の動作電圧を印加可能に構成され、
前記第１の動作電圧が印加される第３配線に対応する前記第４配線に第３の動作電圧を、前記第２の動作電圧が印加される第３配線に対応する前記第４配線に前記第３の動作電圧と異なる第４の動作電圧を印加可能に構成される
半導体記憶装置。
【０１７３】
［事項１０］
前記制御回路は、書込動作に際して、
前記複数の第４配線のうちの一つに前記第３の動作電圧を印加し、
それ以外の一つの前記第４配線に前記第４の動作電圧を印加し、
前記第３の動作電圧が印加される前記第４配線に対応する前記第３配線に前記第１の動作電圧を印加し、
前記第４の動作電圧が印加される前記第４配線に対応する前記第３配線に前記第２の動作電圧を印加し、
前記第３の動作電圧は前記第４の動作電圧よりも大きく、
前記第１の動作電圧は前記第２の動作電圧よりも大きい
事項９記載の半導体記憶装置。
【０１７４】
［事項１１］
前記第１方向及び前記第２方向と交差する第３方向に配列された複数の前記第２配線と、
前記第３方向に配列され、複数の前記第２配線及び前記第３配線に接続された複数の前記第１半導体層と、
前記第３方向に配列され、複数の前記第１半導体層と対向する複数の前記第１電極と、
前記第３方向に配列され、複数の前記第２配線及び前記第４配線に接続された複数の前記第２半導体層と、
前記第３方向に配列され、複数の前記第２半導体層と対向する複数の前記第２電極と
を備える事項１１記載の半導体記憶装置。
【０１７５】
［事項１２］
前記複数の第１配線、前記第３配線及び前記第４配線に接続された制御回路を更に備え、
前記複数の第１配線のうちの一つに転送する電圧を第１の書込電圧に設定し、それ以外の複数の第１配線に転送する電圧を非選択電圧に設定し、前記複数の第２配線のうちの一つに転送する電圧を第２の書込電圧に設定し、それ以外の複数の第２配線をフローティング状態とした場合に、前記第１の書込電圧が転送される前記第１配線の電圧、及び、前記第２の書込電圧が転送される前記第２配線の電圧の差分の絶対値が最大となる時の前記非選択電圧を第１電圧とすると、
前記制御回路は、
前記複数の第１配線のうちの少なくとも一つに、前記第１の書込電圧と一致又は略一致する電圧を印加し、
前記複数の第１配線のうちの少なくとも一つに、前記第２の書込電圧及び前記第１電圧の間の大きさを有する第５の動作電圧を印加する
事項１１記載の半導体記憶装置。
【０１７６】
［事項１３］
前記制御回路は、前記複数の第１配線のうちの少なくとも二つに、前記第５の動作電圧を印加する
事項１２記載の半導体記憶装置。
【０１７７】
［事項１４］
前記複数の第１配線のうちの一つに転送する電圧を前記第１の書込電圧に設定し、それ以外の複数の第１配線に転送する電圧を前記第１電圧に設定し、前記複数の第２配線のうちの一つに転送する電圧を前記第２の書込電圧に設定し、それ以外の複数の第２配線をフローティング状態とした場合の前記第２配線の電圧を第２電圧とすると、
前記制御回路は、前記複数の第４配線のうちの少なくとも一つに、前記第１の書込電圧及び前記第２電圧の間の大きさを有する第６の動作電圧を印加する
事項１２記載の半導体記憶装置。
【０１７８】
［事項１５］
前記制御回路は、読出動作に際して、前記複数の第１配線の少なくとも一つ、及び、前記複数の第３配線の少なくとも一つの間に読出電圧を印加し、
前記第５及び第６の動作電圧の差分の絶対値は、前記読出電圧よりも小さい
事項１４記載の半導体記憶装置。
【０１７９】
［事項１６］
基板と、
前記基板の表面と交差する第１方向に配列された複数の第１配線と、
前記第１方向と交差する第２方向に配列され、前記第１方向に延伸する複数の第２配線と、
前記第１配線及び前記第２配線の間に設けられた抵抗変化膜と、
前記複数の第２配線よりも前記基板に近く、前記第２方向に延伸する第３配線と、
前記複数の第２配線及び前記第３配線の間に設けられ、前記複数の第２配線及び前記第３配線に接続された複数の第１半導体層と、
前記第２方向に配列され、前記複数の第１半導体層と対向する複数の第１電極と、
前記複数の第２配線に電気的に接続された複数の第２半導体層と、
前記複数の第２半導体層に接続された一又は複数の第４配線と、
前記複数の第２半導体層に対向する複数の第２電極と、
前記複数の第１配線、前記第３配線及び前記一又は複数の第４配線に接続された制御回路と
を備え、
前記複数の第１配線のうちの一つに転送する電圧を第１の書込電圧に設定し、それ以外の複数の第１配線に転送する電圧を非選択電圧に設定し、前記複数の第２配線のうちの一つに転送する電圧を第２の書込電圧に設定し、それ以外の複数の第２配線をフローティング状態とした場合に、前記第１の書込電圧が転送される前記第１配線の電圧、及び、前記第２の書込電圧が転送される前記第２配線の電圧の差分の絶対値が最大となる時の前記非選択電圧を第１電圧とすると、
前記制御回路は、
前記複数の第１配線のうちの少なくとも一つに、前記第１の書込電圧と一致又は略一致する電圧を印加し、
前記複数の第１配線のうちの少なくとも一つに、前記第２の書込電圧及び前記第１電圧の間の大きさを有する第１の動作電圧を印加する
半導体記憶装置。
【０１８０】
［事項１７］
前記制御回路は、前記複数の第１配線のうちの少なくとも二つに、前記第１の動作電圧を印加する
事項１６記載の半導体記憶装置。
【０１８１】
［事項１８］
前記複数の第１配線のうちの一つに転送する電圧を前記第１の書込電圧に設定し、それ以外の複数の第１配線に転送する電圧を前記第１電圧に設定し、前記複数の第２配線のうちの一つに転送する電圧を前記第２の書込電圧に設定し、それ以外の複数の第２配線をフローティング状態とした場合の前記第２配線の電圧を第２電圧とすると、
前記制御回路は、前記第４配線に、前記第１の書込電圧及び前記第２電圧の間の大きさを有する第２の動作電圧を印加する
事項１６記載の半導体記憶装置。
【０１８２】
［事項１９］
前記制御回路は、読出動作に際して、前記複数の第１配線の少なくとも一つ、及び、前記第３配線の間に読出電圧を印加し、
前記第１及び第２の動作電圧の差分の絶対値は、前記読出電圧よりも小さい
事項１８記載の半導体記憶装置。
【０１８３】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１８４】
ＭＡ１…メモリセルアレイ、ＣＣ１…制御回路、ＧＢＬ…グローバルビット線、ＴＲ１…選択トランジスタ、ＬＢＬ…ローカルビット線、ＭＣ…メモリセル、ＷＬ…ワード線、ＳＧ１…選択ゲート線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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