(57)【要約】【課題】バリアメタルのクラックを防止することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供すること。【解決手段】ゲート電極９の上面には、ゲート電極９を形成するためのポリシリコンのエッチバックによって凹み９ａが生じている。層間絶縁膜１１の上面１１ｃには、ゲート電極９の上面の凹み９ａに深さ方向に対向する部分に凹み１１ａが生じている。バリアメタル１３は、第１〜４金属膜３１〜３４を順に積層してなる。第１金属膜３１は、層間絶縁膜１１の表面を覆う窒化チタン膜である。第１金属膜３１には、層間絶縁膜１１の上面１１ｃの凹み１１ａを露出する開口部３５が設けられている。第２金属膜３２は、第１金属膜３１およびソース電極１４を覆い、第１金属膜３１の開口部３５において層間絶縁膜１１に接するチタン膜である。第３，４金属膜３３，３４は、それぞれ窒化チタン膜およびチタン膜である。【選択図】図１
2020047676.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素からなる半導体基板と、
前記半導体基板の裏面を構成する第１導電型の第１半導体領域と、
前記半導体基板の前記第１半導体領域を除く部分であり、かつ前記半導体基板のおもて面を構成する第２導電型の第２半導体領域と、
前記第２半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、
前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極を覆う層間絶縁膜と、
前記層間絶縁膜を深さ方向に貫通して前記半導体基板に達し、前記第２半導体領域および前記第３半導体領域が露出されたコンタクトホールと、
前記層間絶縁膜を覆うバリアメタルと、
前記コンタクトホールの内部において前記第２半導体領域および前記第３半導体領域に接する第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
を備え、
前記ゲート電極の、前記トレンチの開口側の表面は、前記半導体基板のおもて面よりも前記半導体基板の裏面側へ凹んでおり、
前記層間絶縁膜の表面は、前記ゲート電極の表面の凹みに深さ方向に対向する部分で当該ゲート電極の表面の凹みに応じて凹んでおり、
前記バリアメタルは、前記層間絶縁膜の表面の凹みに深さ方向に対向する部分に所定深さの溝を有することを特徴とする炭化珪素半導体装置。
【請求項２】
前記バリアメタルには、前記バリアメタルを深さ方向に貫通する前記溝により前記層間絶縁膜の表面の凹みを露出する開口部が設けられていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記バリアメタルは、前記層間絶縁膜の表面の凹みに深さ方向に対向し、かつ前記溝により部分的に厚さが薄くなった第１部分を有することを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項４】
前記バリアメタルの前記第１部分の厚さは、前記バリアメタルの、前記第１部分を除く第２部分の厚さの１／５以下であることを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記溝の幅は、０．５μｍ以上１．５μｍ以下であることを特徴とする請求項１〜４のいずれか一つに記載の炭化珪素半導体装置。
【請求項６】
前記溝の幅は、０．８μｍ以上１．２μｍ以下であることを特徴とする請求項５に記載の炭化珪素半導体装置。
【請求項７】
前記ゲート電極の表面の凹みは、前記トレンチの中央部で前記半導体基板の裏面側へ最も深いＶ字状の断面形状を有し、
前記層間絶縁膜の表面の凹みは、前記ゲート電極の表面の凹みに応じたＶ字状の断面形状を有し、
前記溝は、前記層間絶縁膜の表面の凹みの少なくとも最深部に深さ方向に対向することを特徴とする請求項１〜６のいずれか一つに記載の炭化珪素半導体装置。
【請求項８】
前記バリアメタルは、窒化チタン膜であることを特徴とする請求項１〜７のいずれか一つに記載の炭化珪素半導体装置。
【請求項９】
前記バリアメタルは、
前記層間絶縁膜を覆い、かつ前記溝を有する第１窒化チタン膜と、
前記第１窒化チタン膜および前記第１電極を覆う第１チタン膜と、
前記第１チタン膜を覆う第２窒化チタン膜と、
前記第２窒化チタン膜を覆う第２チタン膜と、の４層構造であることを特徴とする請求項１〜７のいずれか一つに記載の炭化珪素半導体装置。
【請求項１０】
炭化珪素からなる半導体基板と、
前記半導体基板の裏面を構成する第１導電型の第１半導体領域と、
前記半導体基板の前記第１半導体領域を除く部分であり、かつ前記半導体基板のおもて面を構成する第２導電型の第２半導体領域と、
前記第２半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、
前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極を覆う層間絶縁膜と、
前記層間絶縁膜を深さ方向に貫通して前記半導体基板に達し、前記第２半導体領域および前記第３半導体領域が露出されたコンタクトホールと、
前記層間絶縁膜を覆うバリアメタルと、
前記コンタクトホールの内部において前記第２半導体領域および前記第３半導体領域に接する第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
を備え、
前記バリアメタルは、
前記層間絶縁膜を覆い、かつ前記層間絶縁膜の一部を露出する開口部を有する第１窒化チタン膜と、
前記第１窒化チタン膜および前記第１電極を覆い、前記第１窒化チタン膜の前記開口部で前記層間絶縁膜に接する第１チタン膜と、
前記第１チタン膜を覆う第２窒化チタン膜と、
前記第２窒化チタン膜を覆う第２チタン膜と、の４層構造であることを特徴とする炭化珪素半導体装置。
【請求項１１】
裏面が第１導電型の第１半導体領域で構成され、おもて面が前記第１半導体領域を除く部分である第２導電型の第２半導体領域で構成された炭化珪素からなる半導体基板を作製する第１工程と、
前記第２半導体領域の内部に、第１導電型の第３半導体領域を選択的に形成する第２工程と、
前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチを形成する第３工程と、
前記トレンチの内壁に沿ってゲート絶縁膜を形成する第４工程と、
ポリシリコン層を堆積して、前記ポリシリコン層で前記トレンチの内部における前記ゲート絶縁膜の内側を埋める第５工程と、
前記第５工程により前記半導体基板のおもて面に堆積した前記ポリシリコン層をエッチバックして除去し、前記トレンチの内部にのみゲート電極として前記ポリシリコン層を残す第６工程と、
層間絶縁膜で前記ゲート電極を覆う第７工程と、
前記層間絶縁膜を深さ方向に貫通して前記半導体基板に達するコンタクトホールを形成し、当該コンタクトホールに前記第２半導体領域および前記第３半導体領域を露出させる第８工程と、
前記層間絶縁膜を覆うバリアメタルを形成する第９工程と、
前記コンタクトホールの内部において前記第２半導体領域および前記第３半導体領域に接する第１電極を形成する第１０工程と、
前記半導体基板の裏面に第２電極を形成する第１１工程と、
を備え、
前記第６工程では、前記エッチバックにより、前記ゲート電極の表面に、前記半導体基板のおもて面よりも前記半導体基板の裏面側へ深い凹みが形成され、
前記第７工程では、前記層間絶縁膜の表面に、前記ゲート電極の表面の凹みに深さ方向に対向する部分で当該ゲート電極の表面の凹みに応じた凹みが形成され、
前記第９工程では、前記バリアメタルの、前記層間絶縁膜の表面の凹みに深さ方向に対向する部分に所定深さの溝を形成することを特徴とする炭化珪素半導体装置の製造方法。
【請求項１２】
前記第９工程では、前記バリアメタルを深さ方向に貫通する前記溝により、前記バリアメタルに、前記層間絶縁膜の表面の凹みを露出する開口部を形成することを特徴とする請求項１１に記載の炭化珪素半導体装置の製造方法。
【請求項１３】
前記第９工程では、前記バリアメタルに、前記層間絶縁膜の表面の凹みに深さ方向に対向し、かつ前記溝により部分的に厚さを薄くした第１部分を形成することを特徴とする請求項１１に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に代わる次世代の半導体材料として期待されている。炭化珪素を半導体材料に用いた半導体素子（以下、炭化珪素半導体装置とする）は、シリコンを半導体材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。
【０００３】
炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）、プレーナゲート構造やトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：金属−酸化膜−半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）が製品化されている。
【０００４】
トレンチゲート構造は、炭化珪素からなる半導体基板に形成したトレンチ内にＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）を埋め込んで、トレンチ側壁に沿った部分をチャネル（反転層）として利用した３次元構造である。このため、同じオン抵抗（Ｒｏｎ）の素子同士で比べた場合、トレンチゲート構造は、半導体基板上に平板状にＭＯＳゲートを設けたプレーナゲート構造よりも素子面積（チップ面積）を圧倒的に小さくすることができ、将来有望なデバイス構造といえる。
【０００５】
従来の炭化珪素半導体装置の構造について、トレンチゲート構造の縦型ＭＯＳＦＥＴを例に説明する。図１３は、従来の炭化珪素半導体装置の構造を示す断面図である。図１３に示す従来の炭化珪素半導体装置は、炭化珪素からなる半導体基板（半導体チップ）１１０のおもて面側に一般的なトレンチゲート構造のＭＯＳゲートを備える。ＭＯＳゲートは、ｐ型ベース領域１０４、ｎ+型ソース領域１０５、ｐ++型コンタクト領域１０６、トレンチ１０７、ゲート絶縁膜１０８、ゲート電極１０９で構成される。
【０００６】
層間絶縁膜１１１は、ゲート電極１０９を覆うように、半導体基板１１０のおもて面の全面に設けられている。層間絶縁膜１１１のコンタクトホール１１２には、ｎ+型ソース領域１０５およびｐ++型コンタクト領域１０６が露出されている。バリアメタル１１３は、層間絶縁膜１１１の表面のみを覆う。ソース電極１１４は、層間絶縁膜１１１のコンタクトホール１１２内においてｎ+型ソース領域１０５およびｐ++型コンタクト領域１０６とオーミック接触する。
【０００７】
ソースパッド１１５は、層間絶縁膜１１１のコンタクトホール１１２に埋め込まれ、半導体基板１１０の、当該コンタクトホール１１２に露出する部分から、バリアメタル１１３の表面までを覆う。符号１０１，１０３，１１６は、それぞれ、ｎ+型ドレイン領域、ｎ型電流拡散層（Ｃｕｒｒｅｎｔ  Ｓｐｒｅａｄｉｎｇ  Ｌａｙｅｒ：ＣＳＬ）およびドレイン電極である。符号１２１，１２２は、ＭＯＳＦＥＴのオフ時にゲート絶縁膜１０８にかかる電界を抑制するｐ+型領域である。
【０００８】
このような従来のトレンチゲート構造の縦型ＭＯＳＦＥＴとして、ニッケル（Ｎｉ）などからなるソース電極の少なくともｎ+型ソース領域に接する部分をシリサイド化して当該ｎ+型ソース領域とオーミック接触させた装置が提案されている（例えば、下記特許文献１（第００２５段落、第１図）および下記特許文献２（第００２５段落、第１図）参照。）。
【０００９】
また、従来のトレンチゲート構造の縦型ＭＯＳＦＥＴとして、チタン（Ｔｉ）を含む金属膜からなるバリアメタルがｎ+型ソース領域およびｐ型ベース領域とのコンタクト（電気的接触部）を形成し、かつ層間絶縁膜の表面を覆うように延在し、当該層間絶縁膜の表面を覆う部分でその一部に開口部を有する装置が提案されている（例えば、下記特許文献３（第００４５段落、第１図）参照。）。
【００１０】
また、従来のトレンチゲート構造の縦型ＭＯＳＦＥＴとして、バリアメタルの厚さや、層間絶縁膜の積層構造、材料組成および厚さの条件を設定することで、リフローのための熱処理時、ワイヤボンディング時、製品としての使用時にバリアメタルおよび層間絶縁膜にクラックが発生することを防止した装置が提案されている（例えば、下記特許文献４（第００４６〜００４９段落、第１図）参照。）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１２−０９９６０１号公報
【特許文献２】特開２０１５−０７２９９９号公報
【特許文献３】特開２００５−３２７７９９号公報
【特許文献４】特開２０１８−０８２０５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、発明者の鋭意研究により、上述した従来の炭化珪素半導体装置（図１３参照）の作製（製造）時に次の問題が生じることが判明した。上述した従来の炭化珪素半導体装置では、半導体基板１１０のおもて面側にＭＯＳゲートを形成するにあたって、ゲート電極１０９は、トレンチ１０７を埋め込むように半導体基板１１０のおもて面に堆積したポリシリコン（ｐｏｌｙ−Ｓｉ）をエッチバックし、当該ポリシリコンをトレンチ１０７の内部にのみ残すことで形成される。このため、ゲート電極１０９の上面には、ポリシリコンのエッチバックによる凹み１０９ａが生じる。
【００１３】
次に、ゲート電極１０９を覆うように、半導体基板１１０のおもて面の全面に層間絶縁膜１１１を形成する。層間絶縁膜１１１の表面には、下層のゲート電極１０９の上面の凹み１０９ａによる凹み１１１ａが生じる。次に、層間絶縁膜１１１およびゲート絶縁膜１０８を選択的に除去してコンタクトホール１１２を形成し、当該コンタクトホール１１２にｎ+型ソース領域１０５およびｐ++型コンタクト領域１０６を露出させる。コンタクトホール１１２の形成により、層間絶縁膜１１１は、ゲート電極１０９およびトレンチ１０７の上のみに設けられた状態となる。
【００１４】
次に、熱処理（リフロー）により層間絶縁膜１１１を平坦化する。このリフロー後においても、層間絶縁膜１１１の上面に、層間絶縁膜１１１の堆積時に下層のゲート電極１０９の上面の凹み１０９ａによって生じた凹み１１１ａが残る。次に、層間絶縁膜１１１を覆うようにバリアメタル１１３を形成した後、バリアメタル１１３を選択的に除去して、層間絶縁膜１１１の表面の全面を覆うように残し、コンタクトホール１１２にｎ+型ソース領域１０５およびｐ++型コンタクト領域１０６を再度露出させる。バリアメタル１１３は、下層の層間絶縁膜１１１に沿って湾曲した状態となる。
【００１５】
次に、コンタクトホール１１２内に露出されたｎ+型ソース領域１０５およびｐ++型コンタクト領域１０６の表面に、ソース電極１１４を形成する。次に、アニールによりソース電極１１４をシリサイド化して、ｎ+型ソース領域１０５およびｐ++型コンタクト領域１０６とオーミック接触させる。このソース電極１１４をシリサイド化するためのアニールにより、ソース電極１１４中の金属原子が層間絶縁膜１１１中に侵入して、ゲート−ソース間で耐圧低下やリーク電流発生等の不良を引き起こす虞がある。このため、ソース電極１１４の形成前に、層間絶縁膜１１１の表面の全面をバリアメタル１１３で覆っている。
【００１６】
しかしながら、層間絶縁膜１１１は平坦化しやすく９００℃程度の温度でリフロー可能であるため、バリアメタル１１３の形成後に行うアニール処理によって伸縮しやすい。一方、バリアメタル１１３は硬く、かつ層間絶縁膜１１１の上面の凹み１１１ａに沿って湾曲していることで、応力に対する強度が低い。このため、層間絶縁膜１１１の伸縮による応力がかかることでバリアメタル１１３にクラック（ひびや割れ）が生じる虞がある。このバリアメタル１１３のクラックから層間絶縁膜１１１側へ不純物原子が移動することがゲート−ソース間不良を引き起こす要因の一つとなっていると推測される。
【００１７】
この発明は、上述した従来技術による問題点を解消するため、バリアメタルのクラックを防止することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体領域は、炭化珪素からなる半導体基板の裏面に露出されている。第２導電型の第２半導体領域は、前記半導体基板の前記第１半導体領域を除く部分である。前記第２半導体領域は、前記半導体基板のおもて面を構成する。前記第２半導体領域の内部に、第１導電型の第３半導体領域が選択的に設けられている。トレンチは、前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。層間絶縁膜は、前記ゲート電極を覆う。コンタクトホールは、前記層間絶縁膜を深さ方向に貫通して前記半導体基板に達する。
【００１９】
前記コンタクトホールには、前記第２半導体領域および前記第３半導体領域が露出されている。バリアメタルは、前記層間絶縁膜を覆う。第１電極は、前記コンタクトホールの内部において前記第２半導体領域および前記第３半導体領域に接する。第２電極は、前記半導体基板の裏面に設けられている。前記ゲート電極の、前記トレンチの開口側の表面は、前記半導体基板のおもて面よりも前記半導体基板の裏面側へ凹んでいる。前記層間絶縁膜の表面は、前記ゲート電極の表面の凹みに深さ方向に対向する部分で当該ゲート電極の表面の凹みに応じて凹んでいる。前記バリアメタルは、前記層間絶縁膜の表面の凹みに深さ方向に対向する部分に所定深さの溝を有する。
【００２０】
また、この発明にかかる半導体装置は、上述した発明において、前記バリアメタルには、前記バリアメタルを深さ方向に貫通する前記溝により前記層間絶縁膜の表面の凹みを露出する開口部が設けられていることを特徴とする。
【００２１】
また、この発明にかかる半導体装置は、上述した発明において、前記バリアメタルは、前記層間絶縁膜の表面の凹みに深さ方向に対向し、かつ前記溝により部分的に厚さが薄くなった第１部分を有することを特徴とする。
【００２２】
また、この発明にかかる半導体装置は、上述した発明において、前記バリアメタルの前記第１部分の厚さは、前記バリアメタルの、前記第１部分を除く第２部分の厚さの１／５以下であることを特徴とする。
【００２３】
また、この発明にかかる半導体装置は、上述した発明において、前記溝の幅は、０．５μｍ以上１．５μｍ以下であることを特徴とする。
【００２４】
また、この発明にかかる半導体装置は、上述した発明において、前記溝の幅は、０．８μｍ以上１．２μｍ以下であることを特徴とする。
【００２５】
また、この発明にかかる半導体装置は、上述した発明において、前記ゲート電極の表面の凹みは、前記トレンチの中央部で前記半導体基板の裏面側へ最も深いＶ字状の断面形状を有する。前記層間絶縁膜の表面の凹みは、前記ゲート電極の表面の凹みに応じたＶ字状の断面形状を有する。前記溝は、前記層間絶縁膜の表面の凹みの少なくとも最深部に深さ方向に対向することを特徴とする。
【００２６】
また、この発明にかかる半導体装置は、上述した発明において、前記バリアメタルは、窒化チタン膜であることを特徴とする。
【００２７】
また、この発明にかかる半導体装置は、上述した発明において、前記バリアメタルは、第１窒化チタン膜、第１チタン膜、第２窒化チタン膜および第２チタン膜の４層構造である。前記第１窒化チタン膜は、前記層間絶縁膜を覆い、かつ前記溝を有する。前記第１チタン膜は、前記第１窒化チタン膜および前記第１電極を覆う。前記第２窒化チタン膜は、前記第１チタン膜を覆う。前記第２チタン膜は、前記第２窒化チタン膜を覆うことを特徴とする。
【００２８】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体領域は、炭化珪素からなる半導体基板の裏面に露出されている。第２導電型の第２半導体領域は、前記半導体基板の前記第１半導体領域を除く部分である。前記第２半導体領域は、前記半導体基板のおもて面を構成する。前記第２半導体領域の内部に、第１導電型の第３半導体領域が選択的に設けられている。トレンチは、前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。層間絶縁膜は、前記ゲート電極を覆う。コンタクトホールは、前記層間絶縁膜を深さ方向に貫通して前記半導体基板に達する。
【００２９】
前記コンタクトホールには、前記第２半導体領域および前記第３半導体領域が露出されている。バリアメタルは、前記層間絶縁膜を覆う。第１電極は、前記コンタクトホールの内部において前記第２半導体領域および前記第３半導体領域に接する。第２電極は、前記半導体基板の裏面に設けられている。前記バリアメタルは、第１窒化チタン膜、第１チタン膜、第２窒化チタン膜および第２チタン膜の４層構造である。前記第１窒化チタン膜は、前記層間絶縁膜を覆い、かつ前記層間絶縁膜の一部を露出する開口部を有する。前記第１チタン膜は、前記第１窒化チタン膜および前記第１電極を覆い、前記第１窒化チタン膜の前記開口部で前記層間絶縁膜に接する。前記第２窒化チタン膜は、前記第１チタン膜を覆う。前記第２チタン膜は、前記第２窒化チタン膜を覆う。
【００３０】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、裏面が第１導電型の第１半導体領域で構成され、おもて面が前記第１半導体領域を除く部分である第２導電型の第２半導体領域で構成された炭化珪素からなる半導体基板を作製する第１工程を行う。次に、前記第２半導体領域の内部に、第１導電型の第３半導体領域を選択的に形成する第２工程を行う。次に、前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチを形成する第３工程を行う。次に、前記トレンチの内壁に沿ってゲート絶縁膜を形成する第４工程を行う。
【００３１】
次に、ポリシリコン層を堆積して、前記ポリシリコン層で前記トレンチの内部における前記ゲート絶縁膜の内側を埋める第５工程を行う。次に、前記第５工程により前記半導体基板のおもて面に堆積した前記ポリシリコン層をエッチバックして除去し、前記トレンチの内部にのみゲート電極として前記ポリシリコン層を残す第６工程を行う。次に、層間絶縁膜で前記ゲート電極を覆う第７工程を行う。次に、前記層間絶縁膜を深さ方向に貫通して前記半導体基板に達するコンタクトホールを形成し、当該コンタクトホールに前記第２半導体領域および前記第３半導体領域を露出させる第８工程を行う。次に、前記層間絶縁膜を覆うバリアメタルを形成する第９工程を行う。
【００３２】
次に、前記コンタクトホールの内部において前記第２半導体領域および前記第３半導体領域に接する第１電極を形成する第１０工程を行う。次に、前記半導体基板の裏面に第２電極を形成する第１１工程を行う。前記第６工程では、前記エッチバックにより、前記ゲート電極の表面に、前記半導体基板のおもて面よりも前記半導体基板の裏面側へ深い凹みが形成される。前記第７工程では、前記層間絶縁膜の表面に、前記ゲート電極の表面の凹みに深さ方向に対向する部分で当該ゲート電極の表面の凹みに応じた凹みが形成される。前記第９工程では、前記バリアメタルの、前記層間絶縁膜の表面の凹みに深さ方向に対向する部分に所定深さの溝を形成する。
【００３３】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第９工程では、前記バリアメタルを深さ方向に貫通する前記溝により、前記バリアメタルに、前記層間絶縁膜の表面の凹みを露出する開口部を形成することを特徴とする。
【００３４】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第９工程では、前記バリアメタルに、前記層間絶縁膜の表面の凹みに深さ方向に対向し、かつ前記溝により部分的に厚さを薄くした第１部分を形成することを特徴とする。
【００３５】
上述した発明によれば、バリアメタルの形成後に行うアニール処理時に層間絶縁膜が伸縮することによりバリアメタルの最下層の第１窒化チタン膜にかかる応力を緩和させることができる。
【発明の効果】
【００３６】
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、層間絶縁膜を覆うバリアメタルのクラックを防止することができるため、ゲート−ソース間不良を低減させることができるという効果を奏する。
【図面の簡単な説明】
【００３７】
【図１】実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。
【図２】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図３】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図４】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図５】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図６】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図７】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図８】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図９】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図１０】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図１１】実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。
【図１２】実施例１，２にかかる炭化珪素半導体装置のゲート−ソース間不良率を示す図表である。
【図１３】従来の炭化珪素半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００３８】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００３９】
（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図１に示す実施の形態１にかかる炭化珪素半導体装置は、炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）１０のおもて面側にトレンチゲート構造のＭＯＳゲートを備えたＭＯＳＦＥＴであり、当該ＭＯＳゲートを構成するゲート電極９を覆う層間絶縁膜１１上にバリアメタル１３を有する。
【００４０】
半導体基板１０は、例えば、炭化珪素からなるｎ+型出発基板４１のおもて面にｎ-型ドリフト領域（第１半導体領域）２およびｐ型ベース領域（第２半導体領域）４となる各炭化珪素層４２，４３を順にエピタキシャル成長させた炭化珪素エピタキシャル基板である。ｎ+型出発基板４１は、ｎ+型ドレイン領域１である。半導体基板１０の、ｐ型炭化珪素層４３側の主面をおもて面とし、ｎ+型出発基板４１側の主面（ｎ+型出発基板４１の裏面）を裏面とする。
【００４１】
ＭＯＳゲートは、ｐ型ベース領域４、ｎ+型ソース領域（第３半導体領域）５、ｐ++型コンタクト領域６、トレンチ７、ゲート絶縁膜８およびゲート電極９からなる。具体的には、ｎ-型炭化珪素層４２の内部に、ｎ型電流拡散領域３および第１，２ｐ+型領域２１，２２が設けられていてもよい。ｎ-型炭化珪素層４２の、ｎ型電流拡散領域３および第１，２ｐ+型領域２１，２２を除く部分がｎ-型ドリフト領域２である。
【００４２】
ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ）である。ｎ型電流拡散領域３は、隣り合うトレンチ７間（メサ領域）に設けられ、当該メサ領域を挟んで隣り合うトレンチ７の両側壁に達する。ｎ型電流拡散領域３は、ｐ型ベース領域４に接し、ｐ型ベース領域４とｎ型電流拡散領域３の界面から、トレンチ７の底面よりもドレイン側（ｎ+型出発基板４１側）に深い位置に達する。
【００４３】
第１ｐ+型領域２１は、ｐ型ベース領域４よりもドレイン側に深い位置に、ｐ型ベース領域４と離して設けられ、トレンチ７の底面に深さ方向（縦方向）に対向する。第２ｐ+型領域２２は、メサ領域においてｐ型ベース領域４に接し、かつ第１ｐ+型領域２１およびトレンチ７と離して設けられている。第１，２ｐ+型領域２１，２２は、ＭＯＳＦＥＴのオフ時にゲート絶縁膜８にかかる電界を抑制する機能を有する。
【００４４】
ｐ型炭化珪素層４３の内部に、ｎ+型ソース領域５およびｐ++型コンタクト領域６がそれぞれ選択的に設けられている。ｐ型炭化珪素層４３の、ｎ+型ソース領域５およびｐ++型コンタクト領域６を除く部分がｐ型ベース領域４である。トレンチ７は、半導体基板１０のおもて面からｎ+型ソース領域５およびｐ型ベース領域４を深さ方向に貫通してｎ-型炭化珪素層４２の内部で終端している。トレンチ７の幅は、例えば０．５μｍ以上１μｍ以下程度である。
【００４５】
トレンチ７の内部には、ゲート絶縁膜８を介してゲート電極９が設けられている。ゲート電極９の上面には、後述するゲート電極９を形成するためのポリシリコンのエッチバックによって、トレンチ７の略中央部でドレイン側へ最も深い略Ｖ字状の断面形状の凹み９ａが生じている。ゲート電極９の上面とは、ゲート電極９の、トレンチ７の開口側の表面であり、層間絶縁膜１１との接触面である。半導体基板１０のおもて面上には、層間絶縁膜１１が設けられている。
【００４６】
層間絶縁膜１１を深さ方向に貫通してｎ+型ソース領域５およびｐ++型コンタクト領域６を露出するコンタクトホール１２が設けられている。層間絶縁膜１１は、例えば、ＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ：ノンドープシリケートガラス）、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）、あるいはそれらの組み合わせで形成される。
【００４７】
層間絶縁膜１１にコンタクトホール１２が設けられていることで、層間絶縁膜１１は、活性領域においてゲート電極９およびトレンチ７を覆うように、ゲート電極９およびトレンチ７の上のみに設けられた状態となっている。活性領域とは、ＭＯＳＦＥＴがオン状態のときに電流が流れる領域である。層間絶縁膜１１の上面１１ｃには、下層のゲート電極９の上面の凹み９ａに深さ方向に対向する部分で当該ゲート電極９の上面の凹み９ａに応じた凹み１１ａが生じている。層間絶縁膜１１の上面１１ｃの凹み１１ａは、ゲート電極９の上面の凹み９ａと略同じ幅および略同じ断面形状を有する。
【００４８】
層間絶縁膜１１の上面１１ｃとは、層間絶縁膜１１の、バリアメタル１３側の表面のうち、コンタクトホール１２の側壁となる表面（層間絶縁膜１１の側面）を除く部分である。具体的には、層間絶縁膜１１の上面１１ｃとは、層間絶縁膜１１の、バリアメタル１３側の表面のうち、下層のゲート電極９の上面の凹み９ａによって生じた凹み１１ａと、層間絶縁膜１１の側面と、を連結する頂点部１１ｂ間の表面である。層間絶縁膜１１の頂点部１１ｂは、トレンチ７の、ゲート電極９の上面の凹み９ａによって角部をなす上側コーナー部に深さ方向に対向する。
【００４９】
トレンチ７の上側コーナー部とは、半導体基板１０のおもて面とトレンチ７の側壁との境界である。トレンチ７の上側コーナー部は、半導体基板１０のおもて面とゲート電極９の上面との間に露出し、半導体基板１０のおもて面とゲート電極９の上面とを連結する頂点部をなす。トレンチ７の上側コーナー部は、半導体基板１０のおもて面からゲート電極９の上面にわたる連続した表面において山状に隆起した状態となっている。
【００５０】
バリアメタル１３は、第１〜４金属膜３１〜３４を順に積層してなる。第１金属膜３１は、層間絶縁膜１１の表面を覆う。第１金属膜３１は、例えば窒化チタン（ＴｉＮ）膜（第１窒化チタン膜）である。第１金属膜３１の厚さは、例えばバリアメタル１３の厚さの１／５以下である。第１金属膜３１は、後述するソース電極１４のシリサイド化のためのアニール時に、ソース電極１４中の金属原子が層間絶縁膜１１に侵入することを防止する機能を有する。
【００５１】
ソース電極（第１電極）１４は、層間絶縁膜１１のコンタクトホール１２内においてｎ+型ソース領域５およびｐ++型コンタクト領域６とオーミック接触する。ソース電極１４は、コンタクトホール１２内において半導体基板１０のおもて面上に堆積した例えばニッケル（Ｎｉ）膜５３（図８参照）中のニッケル原子と、半導体基板１０中のシリコン原子と、を反応させてなるニッケルシリサイド（ＮｉＳｉ）を含む金属膜である。
【００５２】
第１金属膜３１には、層間絶縁膜１１の上面１１ｃの凹み１１ａを露出する開口部３５が設けられている。第１金属膜３１の開口部３５は、バリアメタル１３の形成後に行うアニール処理時に層間絶縁膜１１の伸縮により第１金属膜３１にかかる応力を緩和させる機能を有する。好ましくは、第１金属膜３１の開口部３５に、層間絶縁膜１１の上面１１ｃの凹み１１ａの少なくとも最深部が露出されることがよい。
【００５３】
第１金属膜３１の開口部３５内にソース電極１４となるニッケル膜５３が付着しないようにソース電極１４を形成することができればよく、第１金属膜３１の開口部３５に層間絶縁膜１１の上面１１ｃの全面が露出されていてもよい。すなわち、第１金属膜３１の一方の端部は、層間絶縁膜１１の頂点部１１ｂで終端するか、層間絶縁膜１１の頂点部１１ｂよりも層間絶縁膜１１の上面１１ｃの凹み１１ａ側で終端している。
【００５４】
第１金属膜３１の開口部３５の幅は、層間絶縁膜１１の頂点部１１ｂ間の幅以下であり、好ましくは層間絶縁膜１１の頂点部１１ｂ間の幅未満であることがよい。第１金属膜３１の開口部３５の幅を狭くするほど、第１金属膜３１を設けたことによる効果が得られる。具体的には、第１金属膜３１の開口部３５の幅は、例えば、第１金属膜３１のエッチングの加工限界である０．３μｍ以上程度で、かつトレンチ７と同じ幅以下程度である。
【００５５】
より具体的には、第１金属膜３１の開口部３５の幅は、例えば０．５μｍ以上１．５μｍ以下程度であってもよく、好ましくは例えば０．８μｍ以上１．２μｍ以下程度であってもよい。また、第１金属膜３１の開口部３５は、半導体基板１０のおもて面に平行な方向において、層間絶縁膜１１の上面１１ｃの凹み１１ａの最深部に対して対称となるように形成されることがよい。
【００５６】
第１金属膜３１の他方の端部は、層間絶縁膜１１のコンタクトホール１２内における半導体基板１０のおもて面上で終端していてもよい。すなわち、層間絶縁膜１１のコンタクトホール１２に層間絶縁膜１１およびゲート絶縁膜８が露出されないように、第１金属膜３１によって層間絶縁膜１１およびゲート絶縁膜８が覆われていればよい。
【００５７】
また、例えば、半導体基板１０のおもて面に平行に延在する直線状にトレンチ７が配置されている場合、第１金属膜３１の開口部３５は、トレンチ７が半導体基板１０のおもて面に平行に延在する長手方向に全体的に形成されていることが好ましい。第１金属膜３１の開口部３５は、トレンチ７の長手方向に沿って規則的なパターンで形成されていることが好ましく、その平面パターンは種々変更可能である。
【００５８】
具体的には、第１金属膜３１の開口部３５は、例えば、トレンチ７の長手方向に沿って延在する直線状に形成されていてもよい。また、第１金属膜３１の開口部３５は、例えば、半導体基板１０のおもて面に平行で、かつトレンチ７の長手方向と直交する短手方向に入れられた切れ込みを、トレンチ７の長手方向に櫛歯状に連続して配置したパターンで形成されていてもよい。
【００５９】
第１金属膜３１の開口部３５は、後述するバリアメタル１３の形成後に行うアニール処理時に層間絶縁膜１１が伸縮することでバリアメタル１３にかかる応力を吸収し、バリアメタル１３（特に第１金属膜３１）が歪むことを防止する機能を有する。第１金属膜３１の開口部３５は、バリアメタル１３にかかる応力の流れをバリアメタル１３の上層側（第４金属膜３４側）へ逃がす逃げ道となっている。
【００６０】
第１金属膜３１およびソース電極１４の表面の全面に、第１金属膜３１の開口部３５に埋め込むように、バリアメタル１３の第２金属膜３２が設けられている。第２金属膜３２は、下層の層間絶縁膜１１および第１金属膜３１に沿って湾曲している。また、第２金属膜３２は、第１金属膜３１の開口部３５において層間絶縁膜１１に接する。第２金属膜３２は、例えばチタン（Ｔｉ）膜（第１チタン膜）である。
【００６１】
第２金属膜３２は、一般的な方法により堆積されるアルミニウム（Ａｌ）からなるソースパッド１５中に含まれる水素（Ｈ）原子（または水素イオン）を吸蔵する機能を有する。第２金属膜３２を設けることで、ソースパッド１５に含まれる水素原子が層間絶縁膜１１側へ移動してゲート絶縁膜８付近に拡散することを抑制することができる。このため、ゲート閾値電圧や他の特性が設定値から変動することを抑制することができる。
【００６２】
また、第１金属膜３１の開口部３５において接する第２金属膜３２および層間絶縁膜１１は、それぞれに含まれるチタンおよびボロンにより密着性に劣る。この密着性に劣る第２金属膜３２と層間絶縁膜１１とが第１金属膜３１の開口部３５で接触していることも、バリアメタル１３の形成後に行うアニール処理時に層間絶縁膜１１が伸縮することでバリアメタル１３にかかる応力を緩和させる効果がある。
【００６３】
第２金属膜３２の表面の全面にバリアメタル１３の第３，４金属膜３３，３４が順に設けられ、第４金属膜３４の表面の全面にソースパッド１５が設けられている。第３金属膜３３は、例えば、窒化チタン膜（第２窒化チタン膜）である。第３金属膜３３は、上層の第４金属膜３４がソースパッド１５との反応によってなくなってしまった場合に、ソースパッド１５と下層の第２金属膜３２とが接触することを防止する機能を有する。
【００６４】
第３金属膜３３を設けることで、下層の第２金属膜３２がソースパッド１５と反応して合金化されることを防止することができる。このため、第２金属膜３２の水素原子の吸蔵効果が低下することを防止することができる。第４金属膜３４は、チタン膜（第２チタン膜）である。第４金属膜３４は、ソースパッド１５と反応して合金化されていてもよい。第４金属膜３４は、バリアメタル１３とソースパッド１５との密着性を向上させる機能を有する。
【００６５】
ソースパッド１５は、アルミニウム膜、または、アルミニウム−シリコン（ＡｌＳｉ）膜やアルミニウム−シリコン−銅（ＡｌＳｉＣｕ）膜等のアルミニウム合金膜である。半導体基板１０の裏面の全面に、ドレイン電極１６が設けられている。ドレイン電極１６は、ｎ+型出発基板４１で構成されるｎ+型ドレイン領域１とオーミック接触する。
【００６６】
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図２〜１０は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、図２に示すように、ｎ+型ドレイン領域１となるｎ+型出発基板４１を用意する。次に、ｎ+型出発基板４１のおもて面に、ｎ-型ドリフト領域２となるｎ-型炭化珪素層４２をエピタキシャル成長させる。
【００６７】
次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型炭化珪素層４２の表面層に、第１ｐ+型領域２１およびｐ+型領域２２ａをそれぞれ選択的に形成する。このｐ+型領域２２ａは、第２ｐ+型領域２２の一部である。次に、ｎ型不純物をイオン注入して、ｎ-型炭化珪素層４２の表面層全体にｎ型領域３ａを形成する。このｎ型領域３ａは、ｎ型電流拡散領域３の一部である。これらの領域の形成順序を入れ替えてもよい。
【００６８】
イオン注入時の温度は、室温（２００℃未満）であって、高温（２００℃から５００℃程度）であってもよい。例えば、室温でイオン注入する場合にはレジスト膜をマスクとして用い、高温でイオン注入する場合には酸化膜（ＳｉＯ2）をマスクとして用いる（後述のイオン注入は全て同様とする）。ｎ-型炭化珪素層４２の、第１ｐ+型領域２１、ｐ+型領域２２ａおよびｎ型領域３ａを除く部分がｎ-型ドリフト領域２となる。
【００６９】
次に、図３に示すように、ｎ-型炭化珪素層４２上にｎ-型炭化珪素層４２’をエピタキシャル成長させて、ｎ-型炭化珪素層４２を厚くする。
【００７０】
次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型炭化珪素層４２の厚さを増した部分４２’の、ｐ+型領域２２ａに深さ方向に対向する部分に、ｐ+型領域２２ａに達する深さでｐ+型領域２２ｂを選択的に形成する。ｐ+型領域２２ｂの幅および不純物濃度は、例えばｐ+型領域２２ａと略同じである。ｐ+型領域２２ａ，２２ｂが深さ方向に連結されることで、第２ｐ+型領域２２が形成される。
【００７１】
次に、ｎ型不純物をイオン注入して、ｎ-型炭化珪素層４２の厚さを増した部分４２’全体に、ｎ型領域３ａに達する深さでｎ型領域３ｂを形成する。ｎ型領域３ｂの不純物濃度は、ｎ型領域３ａと略同じであってもよい。ｎ型領域３ａ，３ｂが深さ方向に連結されることで、ｎ型電流拡散領域３が形成される。ｐ+型領域２２ｂとｎ型領域３ｂとの形成順序を入れ替えてもよい。
【００７２】
次に、図４に示すように、ｎ-型炭化珪素層４２上に、例えばアルミニウムなどのｐ型不純物をドープした、ｐ型ベース領域４となるｐ型炭化珪素層４３をエピタキシャル成長させる。ｐ型炭化珪素層４３の厚さおよび不純物濃度は、例えば１．３μｍおよび４×１０17／ｃｍ3程度である。ここまでの工程により、ｎ+型出発基板４１上にｎ-型炭化珪素層４２およびｐ型炭化珪素層４３を順に堆積してなる半導体基板（半導体ウエハ）１０が作製される。
【００７３】
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｐ型炭化珪素層４３の内部において半導体基板１０のおもて面の表面層に、ｎ+型ソース領域５を選択的に形成する。また、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｐ型炭化珪素層４３の内部において半導体基板１０のおもて面の表面層に、ｐ++型コンタクト領域６を選択的に形成する。ｎ+型ソース領域５とｐ++型コンタクト領域６との形成順序を入れ替えてもよい。
【００７４】
次に、イオン注入により形成される領域をすべて形成した後、イオン注入で形成したすべての領域の活性化のためのアニール（熱処理）を行う。この活性化のためのアニール温度は、例えば１５００℃以上１９００℃以下程度の範囲内であることがよい。また、この活性化のためのアニールを、半導体基板１０の両面にそれぞれスパッタリング法などにより例えばカーボン（Ｃ）膜を形成した後に行うことで、半導体基板１０の表面荒れを抑制することができる。
【００７５】
次に、フォトリソグラフィおよびエッチングにより、ｎ+型ソース領域５、ｐ型ベース領域４を貫通して、ｎ型電流拡散領域３の内部の第１ｐ+型領域２１に達するトレンチ７を形成する。トレンチ７を形成するためのエッチングマスクには、例えば酸化膜を用いてもよい。トレンチ７の形成後に、トレンチ７の内壁に生じたエッチングダメージを除去するための等方性エッチングを行ってもよい。
【００７６】
また、トレンチ７の形成後に、トレンチ７の底面コーナー部および上側コーナー部を丸めるための水素アニールを行ってもよい。トレンチ７の底面コーナー部とは、トレンチ７の底面と側壁との境界である。トレンチ７の内壁のエッチングダメージを除去するための等方性エッチングと、トレンチ７の底面および上側コーナー部を丸めるための水素アニールと、を両方とも行う場合、等方性エッチングの後に、水素アニールを行ってもよい。
【００７７】
次に、半導体基板１０のおもて面およびトレンチ７の内壁に沿ってゲート絶縁膜８を形成する。次に、トレンチ７の内部のゲート絶縁膜８の内側にポリシリコン層５１を堆積して、トレンチ７の内部のゲート絶縁膜８の内側をポリシリコン層５１で完全に埋め込む。このとき、半導体基板１０のおもて面のゲート絶縁膜８上にも、トレンチ７の幅の略半分以上の厚さでポリシリコン層５１が堆積される。
【００７８】
次に、図５に示すように、ポリシリコン層５１をエッチバックして、半導体基板１０のおもて面上のポリシリコン層５１を除去し、ゲート電極９となるポリシリコン層５１をトレンチ７の内部にのみ残す。このエッチバックにより、ゲート電極９の上面が半導体基板１０のおもて面よりも深く下方（半導体基板１０の裏面側）へ下がり、ゲート電極９の上面にトレンチ７の略中央部で下方へ最も深い最深部を有する略Ｖ字状の断面形状に凹み９ａが生じる。
【００７９】
次に、図６に示すように、ゲート電極９を覆うように、半導体基板１０のおもて面の全面に層間絶縁膜１１を堆積する。このとき、層間絶縁膜１１の上面には、下層のゲート電極９の上面の凹み９ａによって、ゲート電極９の上面の凹み９ａと略同じ幅および略同じ断面形状の凹み１１ａが生じる。次に、熱処理（リフロー）により層間絶縁膜１１を平坦化する。このリフロー後においても、層間絶縁膜１１の上面に、層間絶縁膜１１の堆積時に下層のゲート電極９の上面の凹み９ａによって生じた凹み１１ａが残る。
【００８０】
次に、フォトリソグラフィおよびエッチングにより層間絶縁膜１１およびゲート絶縁膜８を選択的に除去して、層間絶縁膜１１およびゲート絶縁膜８を深さ方向に貫通して半導体基板１０に達するコンタクトホール１２を形成する。このコンタクトホール１２にｎ+型ソース領域５およびｐ++型コンタクト領域６を露出させる。次に、層間絶縁膜１１を覆うようにバリアメタル１３の第１金属膜３１となる例えば窒化チタン膜５２を形成する。
【００８１】
次に、図７に示すように、フォトリソグラフィおよびエッチングにより窒化チタン膜５２を選択的に除去して、コンタクトホール１２にｎ+型ソース領域５およびｐ++型コンタクト領域６を再度露出させる。かつ、窒化チタン膜５２のうち、第１金属膜３１となる部分を層間絶縁膜１１の表面上に残す。さらに、このエッチングにより、第１金属膜３１を深さ方向に貫通する溝を形成して、第１金属膜３１に、層間絶縁膜１１の上面１１ｃの凹み１１ａを露出する開口部３５を形成する。
【００８２】
次に、図８に示すように、例えばスパッタリングにより、コンタクトホール１２の内部における半導体基板１０のおもて面上に、ゲート電極９となる例えばニッケル膜５３を堆積する。このとき、ニッケル膜５３は、第１金属膜３１の表面上および第１金属膜３１の開口部３５内にわたって形成されるが、コンタクトホール１２の内部における半導体基板１０のおもて面の全面のみを覆っていれば足りる。
【００８３】
次に、図９に示すように、フォトリソグラフィおよびエッチングによりニッケル膜５３を選択的に除去して、ニッケル膜５３の、コンタクトホール１２の内部における半導体基板１０のおもて面上の部分を残し、かつ少なくとも第１金属膜３１の開口部３５内の部分を除去する。第１金属膜３１の開口部３５内において層間絶縁膜１１に接触したニッケル膜５３によりゲート−ソース間不良が生じる虞があるからである。
【００８４】
次に、熱処理（シンタリング）により、ニッケル膜５３中のニッケル原子と、コンタクトホール１２の内部における半導体基板１０中のシリコン原子と、を反応させてニッケルシリサイドを形成する。これによって、当該ニッケルシリサイドを含むソース電極１４は半導体基板１０とオーミック接触する。このとき、ニッケル膜５３の、第１金属膜３１上の部分は、半導体基板１０中のシリコン原子と反応しない。
【００８５】
次に、図１０に示すように、エッチングにより、ニッケル膜５３の、第１金属膜３１上の部分を除去して、コンタクトホール１２の内部における半導体基板１０との反応によりシリサイド化されたゲート電極９となる部分のみを残す。次に、例えばスパッタリングにより、第１金属膜３１およびソース電極１４の表面の全面に、第１金属膜３１の開口部３５に埋め込むように、バリアメタル１３の第２金属膜３２を形成する。
【００８６】
次に、例えばスパッタリングにより、第２金属膜３２の表面の全面に、バリアメタル１３の第３，４金属膜３３，３４を順に堆積する。次に、例えばスパッタリングにより、コンタクトホール１２の内部を埋め込むように、ソースパッド１５を形成する。ソースパッド１５を形成するために堆積した金属膜の一部をゲートパッドとしてもよい。例えばスパッタリングにより、半導体基板１０の裏面の全面に例えばニッケル膜やチタン膜等の金属膜を堆積する。
【００８７】
半導体基板１０の裏面に堆積する金属膜は、ニッケル膜やチタン膜を複数組み合わせて堆積した積層膜であってもよい。次に、高速熱処理（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）などの熱処理（アニール）により、半導体基板１０の裏面上の金属膜中の金属原子と半導体基板１０中のシリコン原子とを反応させてシリサイド化する。これによって、当該金属膜は半導体基板１０とオーミック接触する。
【００８８】
次に、例えば、電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）蒸着により、半導体基板１０の裏面のシリサイド化された金属膜上に、例えばチタン膜、ニッケル膜および金（Ａｕ）膜を順に積層した積層膜などの厚い膜をドレイン電極１６として形成する。その後、半導体基板１０を切断（ダイシング）して個々のチップ状に個片化することで、図１に示すトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴが完成する。
【００８９】
上述した炭化珪素半導体装置の製造方法においては、エピタキシャル成長およびイオン注入に用いるｎ型不純物（ｎ型ドーパント）として、炭化珪素に対してｎ型となる例えば窒素（Ｎ）やリン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。エピタキシャル成長およびイオン注入に用いるｐ型不純物（ｐ型ドーパント）として、炭化珪素に対してｐ型となる例えばホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。
【００９０】
以上、説明したように、実施の形態１によれば、バリアメタルの最下層の、層間絶縁膜を覆う第１金属膜に、層間絶縁膜の上面の凹みを露出する開口部を設けることで、バリアメタルの形成後に行うアニール処理時に層間絶縁膜の伸縮により第１金属膜にかかる応力を緩和させることができる。これによって、第１金属膜にクラックが生じることを防止することができるため、ゲート−ソース間不良を低減させることができる。実施の形態１によれば、セルピッチが広い場合に、層間絶縁膜の上面の幅が広くなり、バリアメタルの形成後に行うアニール処理時に層間絶縁膜の伸縮によりバリアメタルにかかる応力が大きくなるため、特に有効である。
【００９１】
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図１１は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、層間絶縁膜１１を覆う第１金属膜６１の、層間絶縁膜１１の上面１１ｃの凹み１１ａを覆う部分（以下、第１部分とする）６１ａを開口せずに薄い厚さｔ１で残した点である。
【００９２】
バリアメタル１３の最下層の第１金属膜６１は、層間絶縁膜１１の上面１１ｃの凹み１１ａを覆う第１部分６１ａと、第１部分６１ａを除く部分（以下、第２部分とする）６１ｂと、からなる。第２部分６１ｂは、第１部分６１ａに連続して第１部分６１ａとともに１層の第１金属膜６１を構成する。第１金属膜６１の第２部分６１ｂは、層間絶縁膜１１の、コンタクトホール１２の側壁となる表面を覆う。
【００９３】
すなわち、実施の形態２の第１金属膜６１には、実施の形態１の第１金属膜の開口部に代えて、第１部分６１ａが設けられている。連続した厚さｔ１，ｔ２の異なる第１，２部分６１ａ，６１ｂからなる第１金属膜６１によって層間絶縁膜１１の表面の全面が完全に覆われている。第１金属膜６１の第１部分６１ａは、層間絶縁膜１１の上面１１ｃの凹み１１ａの少なくとも最深部を覆うことが好ましい。
【００９４】
また、第１金属膜６１の第１部分６１ａは、半導体基板１０のおもて面に平行な方向において層間絶縁膜１１の上面１１ｃの凹み１１ａの最深部を覆う、かつ当該最深部に対して対称となるように設けられていることが好ましい。第１金属膜６１の第１部分６１ａによって、層間絶縁膜１１の上面１１ｃの全面が覆われていてもよい。
【００９５】
第１金属膜６１の第１部分６１ａの幅は、実施の形態１のバリアメタル１３の第１金属膜３１の開口部３５（図１参照）と同様に、層間絶縁膜１１の頂点部１１ｂ間の幅以下であり、好ましくは層間絶縁膜１１の頂点部１１ｂ間の幅未満であることがよい。第１金属膜６１の第１部分６１ａの幅の具体的な数値範囲も、実施の形態１のバリアメタル１３の第１金属膜３１の開口部３５の幅と同様である。第１金属膜６１の端部は、層間絶縁膜１１のコンタクトホール１２内における半導体基板１０のおもて面上で終端していてもよい。
【００９６】
第１金属膜６１の第１部分６１ａの厚さｔ１は、ソース電極１４のシリサイド化のためのアニール時にソース電極１４中の金属原子が層間絶縁膜１１に侵入することを防止することが可能な厚さであればよく、例えば第１金属膜６１の第２部分６１ｂの厚さｔ２の１／５以下程度であってもよい。好ましくは、第１金属膜６１の第１部分６１ａの厚さｔ１は、例えば、１０ｎｍ以上２０ｎｍ以下程度であることがよい。第１金属膜６１の材料は、実施の形態１のバリアメタル１３の第１金属膜と同様である。
【００９７】
実施の形態２にかかる炭化珪素半導体装置の製造方法は、例えば、実施の形態１にかかる炭化珪素半導体装置の製造方法において、バリアメタル１３の第１金属膜６１となる例えば窒化チタン膜（図６の符号５２に相当）の第１部分６１ａの形成領域に対応する部分に、当該窒化チタン膜を厚さｔ１で残す深さで溝６２を形成するエッチングを行えばよい。この溝６２を形成するエッチングとは別に、第１金属膜６１となる窒化チタン膜にコンタクトホール１２を形成するためのエッチングが行われる。
【００９８】
以上、説明したように、実施の形態２によれば、バリアメタルの最下層のバリアメタルの第１金属膜に開口部を形成することに代えて、第１金属膜の一部に当該第１金属膜を貫通しない深さで溝を形成して厚さを薄くした場合においても、実施の形態１と同様の効果を得ることができる。
【００９９】
また、実施の形態２によれば、バリアメタルの第１金属膜によって層間絶縁膜の表面の全面が完全に覆われているため、ソース電極の形成時に当該第１金属膜の表面に堆積される例えばニッケル膜が層間絶縁膜に接触しない。このため、ニッケル膜をシリサイド化してソース電極を形成するためのアニール前に当該ニッケル膜が層間絶縁膜に接触する部分を除去するためのエッチング工程を削減することができる。
【０１００】
（実施例）
次に、上述した実施の形態１，２にかかる炭化珪素半導体装置のゲート−ソース間不良率について検証した。図１２は、実施例１，２にかかる炭化珪素半導体装置のゲート−ソース間不良率を示す図表である。まず、上述した実施の形態１，２にかかる炭化珪素半導体装置の製造方法にしたがい、図１，１１に示すＳｉＣ−ＭＯＳＦＥＴを作製（製造）した（以下、実施例１，２とする）。また、比較として、図１３に示す従来のＳｉＣ−ＭＯＳＦＥＴを作製した（以下、従来例とする）。これら実施例１，２および従来例について、それぞれ同数の半導体チップ（試料）を用意した。
【０１０１】
そして、実施例１，２の各試料について、ゲート電極９に２５Ｖのゲート電圧を印加し、ゲート−ソース間不良が生じた試料の破損箇所を集束イオンビーム（ＦＩＢ：Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ）により切り出した。実施例１，２のソースパッド１５およびドレイン電極１６への印加電圧はともに０Ｖである。従来例の各試料についても、実施例１，２と同様の条件でゲート電極１０９、ソースパッド１１５およびドレイン電極１１６に電圧を印加し、ゲート−ソース間不良が生じた試料の破損箇所を集束イオンビームにより切り出した。
【０１０２】
これら実施例１，２および従来例の各試料から切り出した破損個所を走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）により観察した結果を図１２に示す。ゲート−ソース間不良とは、ゲート−ソース間のリーク電流または絶縁破壊もしくはその両方が生じていることである。ゲート−ソース間不良率とは、実施例１，２および従来例でそれぞれ用意した全チップ数（全試料数）に対する不良チップ数（不良試料数）の割合である（＝不良チップ数／全チップ数）。不良チップ数とは、ゲート−ソース間不良が生じた試料数である。
【０１０３】
図１２に示す結果より、従来例では、絶縁破壊が生じた試料でバリアメタル１１３にクラック（ひびや割れ）が確認された。それに対して、実施例１，２においては、従来例と比べて、ゲート−ソース間不良が生じた試料が減少し、かつバリアメタル１３にクラックが生じないことが確認された。したがって、上述した実施の形態１，２にかかる炭化珪素半導体装置の構造とすることで、バリアメタルのクラックを防止することができ、これによって従来構造（図１３参照）よりもゲート−ソース間不良を低減させることができることが確認された。
【０１０４】
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、本発明は、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などのＭＯＳ型半導体装置にも適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
【産業上の利用可能性】
【０１０５】
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の炭化珪素半導体装置に適している。
【符号の説明】
【０１０６】
１  ｎ+型ドレイン領域
２  ｎ-型ドリフト領域
３  ｎ型電流拡散領域
３ａ，３ｂ  ｎ型領域（ｎ型電流拡散領域）
４  ｐ型ベース領域
５  ｎ+型ソース領域
６  ｐ++型コンタクト領域
７  トレンチ
８  ゲート絶縁膜
９  ゲート電極
９ａ  ゲート電極の上面の凹み
１０  半導体基板
１１  層間絶縁膜
１１ａ  層間絶縁膜の上面の凹み
１１ｂ  層間絶縁膜の頂点部
１１ｃ  層間絶縁膜の上面
１２  コンタクトホール
１３  バリアメタル
１４  ソース電極
１５  ソースパッド
１６  ドレイン電極
２１  トレンチ７の底面に深さ方向に対向するｐ+型領域（第１ｐ+型領域）
２２  メサ領域のｐ+型領域（第２ｐ+型領域）
２２ａ，２２ｂ  ｐ+型領域（第２ｐ+型領域）
３１，６１  バリアメタルの第１金属膜
３２〜３４  バリアメタルの第２〜４金属膜
３５  バリアメタルの第１金属膜の開口部
４１  ｎ+型出発基板
４２  ｎ-型炭化珪素層
４２'  ｎ-型炭化珪素層の厚さを増した部分
４３  ｐ型炭化珪素層
５１  ポリシリコン層
５２  バリアメタルの第１金属膜となる金属膜（窒化チタン膜）
５３  ソース電極となる金属膜（ニッケル膜）
６１ａ  バリアメタルの第１金属膜の厚さの薄い部分（第１部分）
６１ｂ  バリアメタルの第１金属膜の、第１部分を除く部分（第２部分）
６２  第１金属膜の溝
ｔ１  バリアメタルの第１金属膜の第１部分の厚さ
ｔ２  バリアメタルの第１金属膜の第２部分の厚さ
【図１】
2020047676.tif 000003
【図２】
2020047676.tif 000004
【図３】
2020047676.tif 000005
【図４】
2020047676.tif 000006
【図５】
2020047676.tif 000007
【図６】
2020047676.tif 000008
【図７】
2020047676.tif 000009
【図８】
2020047676.tif 000010
【図９】
2020047676.tif 000011
【図１０】
2020047676.tif 000012
【図１１】
2020047676.tif 000013
【図１２】
2020047676.tif 000014
【図１３】
2020047676.tif 000015