(57)【要約】【課題】ＴｉＮ膜による応力を緩和して、ゲート電極とソース電極との間に電圧を印加した際の低電流領域での電圧を安定化できる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供する。【解決手段】炭化珪素半導体装置は、第１導電型の半導体基板１のおもて面に設けられた第１導電型の第１半導体層２と、第２導電型の第２半導体層３と、第１導電型の第１半導体領域７と、ゲート絶縁膜９を介して設けられたゲート電極１０と、ゲート電極１０上に設けられた層間絶縁膜１１とを備える。また、第２半導体層３と第１半導体領域７の表面に設けられた第１電極１３と、第１電極１３上に、選択的に設けられためっき膜１６と、めっき膜１６上に、設けられたはんだ１７と、を備える。めっき膜１６が設けられる領域では、層間絶縁膜１１と第１電極１３との間に層間絶縁膜１１を覆うＴｉＮ膜２０が設けられ、めっき膜１６が設けられない領域ではＴｉＮ膜２０が設けられない。【選択図】図１
2020047672.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に設けられた第２導電型の第２半導体層と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
前記第２半導体層に接触するゲート絶縁膜と、
前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられたゲート電極と、
前記ゲート電極上に設けられた層間絶縁膜と、
前記第２半導体層および前記第１半導体領域の表面に設けられた第１電極と、
前記第１電極上に、選択的に設けられためっき膜と、
前記めっき膜上に、設けられたはんだと、
前記半導体基板の裏面に設けられた第２電極と、
を備え、
前記めっき膜が設けられる領域では、前記層間絶縁膜と前記第１電極との間に前記層間絶縁膜を覆うＴｉＮ膜が設けられ、前記めっき膜が設けられない領域では前記ＴｉＮ膜が設けられないことを特徴とする炭化珪素半導体装置。
【請求項２】
前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチをさらに備え、
前記ゲート電極は、前記トレンチの内部に前記ゲート絶縁膜を介して設けられることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第１電極の電位を外部に取り出す、前記はんだにより接合された外部端子電極をさらに備え、
前記めっき膜は、前記外部端子電極を接合する領域に設けられることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に第２導電型の第２半導体層を形成する第２工程と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程と、
前記第２半導体層に接触するゲート絶縁膜を形成する第４工程と、
前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面にゲート電極を形成する第５工程と、
前記ゲート電極上に層間絶縁膜を形成する第６工程と、
ＴｉＮ膜を形成する第７工程と、
前記第２半導体層および前記第１半導体領域の表面に第１電極を形成する第８工程と、
前記第１電極上に、選択的にめっき膜を形成する第９工程と、
前記めっき膜上に、はんだを形成する第１０工程と、
前記半導体基板の裏面に第２電極を形成する第１１工程と、
を含み、
前記第７工程では、前記めっき膜が設けられる領域で、前記層間絶縁膜と前記第１電極との間に前記層間絶縁膜を覆う前記ＴｉＮ膜を形成し、前記めっき膜が設けられない領域で、前記ＴｉＮ膜を形成しないことを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
【０００３】
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
【０００４】
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
【０００５】
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりバンドギャップが広いワイドバンドギャップ半導体である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる。
【０００６】
このような炭化珪素を用いた高耐圧半導体装置では発生損失が少なくなった分、インバータで使われる際、キャリア周波数を従来のシリコンを用いた半導体装置よりも１桁高い周波数で適用される。半導体装置を高い周波数で適用するとチップへの発熱温度が高くなり、半導体装置への信頼性に影響する。特に、基板おもて面側のおもて面電極には、おもて面電極の電位を外部に取り出す配線材としてボンディングワイヤが接合されており、半導体装置を例えば、２００℃以上の高温度で使用すると、おもて面電極とボンディングワイヤとの密着が低下し信頼性に影響を及ぼす。
【０００７】
炭化珪素半導体装置は、２３０℃以上の高温度で使用することがあるため、ボンディングワイヤの代わりにピン状の外部端子電極をおもて面電極にはんだで接合する場合がある。これにより、おもて面電極と外部端子電極との密着性が低下することを防止できる。
【０００８】
図１４は、従来の炭化珪素半導体装置の構造を示す断面図である。図１４に示すように、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）のおもて面（ｐ型炭化珪素エピタキシャル層１０３側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素基体（半導体チップ）は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）１０１上にｎ型炭化珪素エピタキシャル層１０２、電流拡散領域であるｎ型高濃度領域１０６およびｐ型炭化珪素エピタキシャル層１０３となる各炭化珪素層を順にエピタキシャル成長させてなる。
【０００９】
ｎ型高濃度領域１０６には、隣り合うトレンチ１１８間（メサ部）に、第１ｐ+型ベース領域１０４が選択的に設けられている。また、ｎ型高濃度領域１０６には、トレンチ１１８の底面を部分的に覆う第２ｐ+型ベース領域１０５が選択的に設けられている。第２ｐ+型ベース領域１０５は、ｎ型炭化珪素エピタキシャル層１０２に達しない深さで設けられている。第２ｐ+型ベース領域１０５と第１ｐ+型ベース領域１０４は同時に形成されてもかまわない。第１ｐ+型ベース領域１０４は、ｐ型炭化珪素エピタキシャル層１０３に接するように設けられている。
【００１０】
符号１０７〜１１１、１１３、１１５は、それぞれｎ+型ソース領域、ｐ++型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極およびソース電極パッド（おもて面電極）である。ここで、ソース電極パッド１１５は、アルミニウム（Ａｌ）またはアルミニウム・シリコン合金（Ａｌ−Ｓｉ）等のはんだと接合しにくい材料から構成されている。このため、ソース電極パッド１１５上にめっき膜１１６を設け、めっき膜１１６部分にはんだ１１７を介して外部端子電極１１９が設けられる。また、ｎ+型炭化珪素基板１０１の裏面側には裏面電極１１４が設けられる。
【００１１】
ここで、炭化珪素半導体装置の冷却効率を上げるため、両面冷却構造が採用されている。両面冷却構造にすると、はんだ１１７で固定された外部端子電極１１９に炭化珪素半導体チップを封止している樹脂からの応力が強くかかる。この結果、ゲート電極１１０への応力も強くなる。この応力を緩和するため、層間絶縁膜１１１とソース電極１１３との間に窒化チタン（ＴｉＮ）膜１２０が設けられている。
【００１２】
層間絶縁膜上および層間絶縁膜のソースコンタクトホール内にＴｉ膜（またはＴｉＮ膜）とＡｌ膜とを含む金属電極を設け、バリアメタルであるＴｉ膜またはＴｉＮ膜により、Ａｌ膜が不要に拡散すること抑制して、閾値電圧を安定化させる技術が公知である（例えば、下記特許文献１参照）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１６−１１５７３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、炭化珪素基体のおもて面全体にＴｉＮ膜１２０を設けるとＴｉＮ膜１２０自体の応力により、炭化珪素半導体装置が劣化する場合がある。この場合、ゲート電極１１０とソース電極１１３との間に電圧を印加した場合、炭化珪素半導体装置に電圧を印加すると、特に低電流領域で電圧が変動する。
【００１５】
図１５は、従来の炭化珪素半導体装置の劣化した特性を示すグラフである。図１５において、横軸はゲート電極とソース電極間の電圧ＶGSを示し、縦軸はドレイン電極に流れる電流ＩDを示す。図１５に示すように特性が劣化した炭化珪素半導体装置では、電流ＩDが低い領域で電圧ＶGSが変動している部分（図１５のＳ）がある。
【００１６】
この発明は、上述した従来技術による問題点を解消するため、ＴｉＮ膜による応力を緩和して、ゲート電極とソース電極との間に電圧を印加した際の低電流領域での電圧を安定化できる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２半導体層に接触するゲート絶縁膜が設けられる。前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面にゲート電極が設けられる。前記ゲート電極上に層間絶縁膜が設けられる。前記第２半導体層および前記第１半導体領域の表面に第１電極が設けられる。前記第１電極上に、選択的にめっき膜が設けられる。前記めっき膜上に、はんだが設けられる。前記半導体基板の裏面に第２電極が設けられる。前記めっき膜が設けられる領域では、前記層間絶縁膜と前記第１電極との間に前記層間絶縁膜を覆うＴｉＮ膜が設けられ、前記めっき膜が設けられない領域では前記ＴｉＮ膜が設けられない。
【００１８】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチをさらに備え、前記ゲート電極は、前記トレンチの内部に前記ゲート絶縁膜を介して設けられることを特徴とする。
【００１９】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１電極の電位を外部に取り出す、前記はんだにより接合された外部端子電極をさらに備え、前記めっき膜は、前記外部端子電極を接合する領域に設けられることを特徴とする。
【００２０】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第２半導体層に接触するゲート絶縁膜を形成する第４工程を行う。次に、前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面にゲート電極を形成する第５工程を行う。次に、前記ゲート電極上に層間絶縁膜を形成する第６工程を行う。次に、ＴｉＮ膜を形成する第７工程を行う。次に、前記第２半導体層および前記第１半導体領域の表面に第１電極を形成する第８工程を行う。次に、前記第１電極上に、選択的にめっき膜を形成する第９工程を行う。次に、前記めっき膜上に、はんだを形成する第１０工程を行う。次に、前記半導体基板の裏面に第２電極を形成する第１１工程を行う。前記第７工程では、前記めっき膜が設けられる領域で、前記層間絶縁膜と前記第１電極との間に前記層間絶縁膜を覆う前記ＴｉＮ膜を形成し、前記めっき膜が設けられない領域で、前記ＴｉＮ膜を形成しない。
【００２１】
上述した発明によれば、めっき膜が設けられていない部分では、層間絶縁膜と接触するＴｉＮ膜を設けないため、ＴｉＮ膜からの応力がなくなり、ゲート電極に印加される応力を緩和することができる。このため、ゲート電極の品質が維持でき、ゲート電極とソース電極との間に電圧を印加した場合、炭化珪素半導体装置に流れる電流の低電流領域での特性を安定化することができる。
【発明の効果】
【００２２】
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、ＴｉＮ膜による応力を緩和して、ゲート電極とソース電極との間に電圧を印加した際、低電流領域で電圧を安定化できるという効果を奏する。
【図面の簡単な説明】
【００２３】
【図１】実施の形態にかかる炭化珪素半導体装置の図３のＡ−Ａ’部分の構造を示す断面図である。
【図２】実施の形態にかかる炭化珪素半導体装置の図３のＢ−Ｂ’部分の構造を示す断面図である。
【図３】実施の形態にかかる炭化珪素半導体装置の構造を示す上面図である。
【図４】実施の形態にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置にかかる応力の相対値を示す図である。
【図５】実施の形態にかかる炭化珪素半導体装置の特性を示すグラフである。
【図６】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。
【図７】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。
【図８】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。
【図９】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。
【図１０】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その５）。
【図１１】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その６）。
【図１２】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その７）。
【図１３】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その８）。
【図１４】従来の炭化珪素半導体装置の構造を示す断面図である。
【図１５】従来の炭化珪素半導体装置の劣化した特性を示すグラフである。
【発明を実施するための形態】
【００２４】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
【００２５】
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の図３のＡ−Ａ’部分の構造を示す断面図である。図２は、実施の形態にかかる炭化珪素半導体装置の図３のＢ−Ｂ’部分の構造を示す断面図である。
【００２６】
図１、図２に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。
【００２７】
ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面は、ｎ型高濃度領域６が形成されている。ｎ型高濃度領域６は、ｎ+型炭化珪素基板１よりも低くｎ型炭化珪素エピタキシャル層２よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ型ドリフト層である。以下、ｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２と後述するｐ型炭化珪素エピタキシャル層（第２導電型の第２半導体層）３とを併せて炭化珪素半導体基体とする。
【００２８】
図１、図２に示すように、ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極１４が設けられている。裏面電極１４は、ドレイン電極を構成する。裏面電極１４の表面には、ドレイン電極パッド（不図示）が設けられている。
【００２９】
炭化珪素半導体基体の第１主面側（ｐ型炭化珪素エピタキシャル層３側）には、ストライプ状のトレンチ構造が形成されている。具体的には、トレンチ１８は、ｐ型炭化珪素エピタキシャル層３のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型炭化珪素エピタキシャル層３を貫通してｎ型高濃度領域６に達する。トレンチ１８の内壁に沿って、トレンチ１８の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１８内のゲート絶縁膜９の内側にストライプ状のゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型高濃度領域６およびｐ型炭化珪素エピタキシャル層３と絶縁されている。ゲート電極１０の一部は、トレンチ１８の上方（ソース電極パッド１５側）からソース電極パッド１５側に突出している。
【００３０】
ｎ型高濃度領域６のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、第１ｐ+型ベース領域４と第２ｐ+型ベース領域５が選択的に設けられている。第２ｐ+型ベース領域５はトレンチ１８の下に形成されており、第２ｐ+型ベース領域５の幅はトレンチ１８の幅よりも広い。第１ｐ+型ベース領域４と第２ｐ+型ベース領域５は、例えばアルミニウムがドーピングされている。
【００３１】
第１ｐ+型ベース領域４の一部をトレンチ１８側に延在させることで第２ｐ+型ベース領域５に接続した構造となっていてもよい。この場合、第１ｐ+型ベース領域４の一部は、第１ｐ+型ベース領域４と第２ｐ+型ベース領域５とが並ぶ方向（以下、第１方向とする）ｘと直交する方向（以下、第２方向とする）ｙに、ｎ型高濃度領域６と交互に繰り返し配置された平面レイアウトを有していてもよい。例えば、第１ｐ+型ベース領域４の一部を第１方向ｘの両側のトレンチ１８側に延在し、第２ｐ+型ベース領域５の一部と接続する構造を第２方向ｙに周期的に配置してもよい。その理由は、第２ｐ+型ベース領域５とｎ型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極１３に退避させることでゲート絶縁膜９への負担を軽減し信頼性をあげるためである。
【００３２】
ｎ型炭化珪素エピタキシャル層２の基体第１主面側には、ｐ型炭化珪素エピタキシャル層３が設けられている。ｐ型炭化珪素エピタキシャル層３の内部には、基体第１主面側にｎ+型ソース領域（第１導電型の第１半導体領域）７およびｐ++型コンタクト領域８が選択的に設けられている。ｎ+型ソース領域７はトレンチ１８に接している。また、ｎ+型ソース領域７およびｐ++型コンタクト領域８は互いに接する。また、ｎ型炭化珪素エピタキシャル層２の基体第１主面側の表面層の第１ｐ+型ベース領域４と第２ｐ+型ベース領域５に挟まれた領域と、ｐ型炭化珪素エピタキシャル層３と第２ｐ+型ベース領域５に挟まれた領域にｎ型高濃度領域６が設けられている。
【００３３】
図１、図２では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
【００３４】
層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１８に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１３は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ++型コンタクト領域８に接する。層間絶縁膜１１に開口されるコンタクトホールは、ゲート電極１０の形状に対応してストライプ状となっている。ソース電極１３は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１３上には、ソース電極パッド１５が設けられている。ソース電極１３と層間絶縁膜１１との間に、例えばソース電極１３からゲート電極１０側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。
【００３５】
ソース電極パッド１５の上部には、めっき膜１６が選択的に設けられ、めっき膜１６の表面側にはんだ１７が選択的に設けられる。はんだ１７には、ソース電極１３の電位を外部に取り出す配線材である外部端子電極１９が設けられる。外部端子電極１９は、針状のピン形状を有し、ソース電極パッド１５に直立した状態で接合される。
【００３６】
図３は、実施の形態にかかる炭化珪素半導体装置の構造を示す上面図である。図３に示すように、炭化珪素半導体素子は、主電流が流れる活性領域４０の外周部に、活性領域の周囲を囲んで耐圧を保持するエッジ終端領域４１が設けられている。活性領域４０には、ゲート電極１０と電気的に接続するゲートパッド領域３１とソース電極パッド１５が露出するソースパッド領域３２が設けられている。
【００３７】
ソースパッド領域３２のめっき膜１６が設けられためっき領域３３上で、はんだ１７を介して外部端子電極１９が設けられる。めっき領域３３以外の部分が、めっき膜１６が設けられていないめっきなし領域３４である。
【００３８】
図３に示すように、図１のＡ−Ａ’部分の構造は、めっき領域３３の構造であり、図２のＢ−Ｂ’部分の構造は、めっきなし領域３４の構造である。図１、図２から、実施の形態にかかる炭化珪素半導体装置では、めっき膜１６が設けられためっき領域３３では、層間絶縁膜１１とソース電極１３との間に層間絶縁膜１１を覆うＴｉＮ膜２０が設けられている（図１参照）。一方、めっき膜１６が設けられていないめっき領域なし３４では、層間絶縁膜１１とソース電極１３との間に層間絶縁膜１１を覆うＴｉＮ膜２０が設けられていない（図２参照）。なお、めっき領域３３以外のソースパッド領域３２には、ＴｉＮ膜２０は設けない構造としているが、位置合わせ精度を考慮してめっき領域３３よりも若干大きめにＴｉＮ膜２０を形成してもよい。
【００３９】
このように、実施の形態にかかる炭化珪素半導体装置では、めっき膜１６が設けられている部分、つまり、外部端子電極１９が設けられ、外部端子電極１９からゲート電極１０に印加される外部応力が高くなる部分には、層間絶縁膜１１とソース電極１３との間にＴｉＮ膜２０が設けられている。このＴｉＮ膜２０により、外部応力を緩和することができる。一方、めっき膜１６が設けられていない部分では、層間絶縁膜１１と接触するＴｉＮ膜２０を設けないため、ＴｉＮ膜２０からの応力がなくなり、ゲート電極１０に印加される応力を緩和することができる。このため、ゲート電極１０の品質が維持でき、ゲート電極１０とソース電極１３との間に電圧を印加した場合、炭化珪素半導体装置に流れる電流の低電流領域で特性を安定化することができる。
【００４０】
図４は、実施の形態にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置にかかる応力の相対値を示す図である。図４は、ゲート電極１０に印加される応力の相対値を示しており、実施の形態にかかる炭化珪素半導体装置では、従来の炭化珪素半導体装置に比べて、応力が緩和されていることがわかる。
【００４１】
図５は、実施の形態にかかる炭化珪素半導体装置の特性を示すグラフである。図５において、横軸はゲート電極とソース電極間の電圧ＶGSを示し、縦軸はドレイン電極に流れる電流ＩDを示す。図５に示すように実施の形態にかかる炭化珪素半導体装置では、電流ＩDが低い領域で電圧ＶGSが変動している部分がなく、特性が劣化していないことがわかる。
【００４２】
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図６〜図１３は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
【００４３】
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。この第１ｎ型炭化珪素エピタキシャル層２ａは、ｎ型炭化珪素エピタキシャル層２となる。ここまでの状態が図６に示されている。
【００４４】
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ+型ベース領域４ａを形成する。下部第１ｐ+型ベース領域４ａと同時に、トレンチ１８の底部となる第２ｐ+型ベース領域５を形成してもよい。隣り合う下部第１ｐ+型ベース領域４ａと第２ｐ+型ベース領域５との距離が１．５μｍ程度となるよう形成する。下部第１ｐ+型ベース領域４ａおよび第２ｐ+型ベース領域５の不純物濃度を例えば５×１０18／ｃｍ3程度に設定する。ここまでの状態が図７に示されている。
【００４５】
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域６ａを設ける。下部ｎ型高濃度領域６ａの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。
【００４６】
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定する。以降、第１ｎ型炭化珪素エピタキシャル層２ａと第２ｎ型炭化珪素エピタキシャル層２ｂを合わせて、ｎ型炭化珪素エピタキシャル層２となる。
【００４７】
次に、第２ｎ型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ+型ベース領域４ｂを、下部第１ｐ+型ベース領域４ａに重なるように形成する。下部第１ｐ+型ベース領域４ａと上部第１ｐ+型ベース領域４ｂは連続した領域を形成し、第１ｐ+型ベース領域４となる。上部第１ｐ+型ベース領域４ｂの不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
【００４８】
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域６ｂを設ける。上部ｎ型高濃度領域６ｂの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域６ｂと下部ｎ型高濃度領域６ａは少なくとも一部が接するように形成され、ｎ型高濃度領域６を形成する。ただし、このｎ型高濃度領域６が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図８に示されている。
【００４９】
次に、ｎ型炭化珪素エピタキシャル層２の表面上に、アルミニウム等のｐ型不純物をドーピングしたｐ型炭化珪素エピタキシャル層３を１．３μｍ程度の厚さで形成する。ｐ型炭化珪素エピタキシャル層３の不純物濃度は４×１０17／ｃｍ3程度に設定する。ここまでの状態が図９に示されている。
【００５０】
次に、ｐ型炭化珪素エピタキシャル層３および露出したｎ型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部にリン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型炭化珪素エピタキシャル層３の表面の一部にｎ+型ソース領域７を形成する。ｎ+型ソース領域７の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型炭化珪素エピタキシャル層３の表面の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ++型コンタクト領域８を設ける。ｐ++型コンタクト領域８の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。ここまでの状態が図１０に示されている。
【００５１】
次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域４、第２ｐ+型ベース領域５、ｎ+型ソース領域７、ｐ++型コンタクト領域８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
【００５２】
次に、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型炭化珪素エピタキシャル層３を貫通し、ｎ型高濃度領域６に達するトレンチ１８を形成する。トレンチ１８の底部はｎ型高濃度領域６に形成された第１ｐ+型ベース領域４に達してもよい。次に、トレンチ形成用マスクを除去する。ここまでの状態が図１１に示されている。
【００５３】
次に、ｎ+型ソース領域７およびｐ++型コンタクト領域８の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
【００５４】
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を形成する。このパターニングの際、はんだ１７およびめっき膜１６が設けられるソース電極パッド１５と対向する領域において、ゲート電極１０をストライプ形状と交わる方向に延在させ、ゲート電極１０同士が接続されるように形成する。
【００５５】
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図１２に示されている。
【００５６】
次に、コンタクトホール内および層間絶縁膜１１の上に、例えばスパッタ法によってＴｉＮ膜２０を成膜する。このＴｉＮ膜２０をフォトリソグラフィによりパターニングし、めっき膜１６が設けられている部分にのみＴｉＮ膜２０を残す。ここまでの状態が図１３に示されている。なお、図１３では、図３のＡ−Ａ’部分の構造の状態を示す。
【００５７】
次に、例えば、スパッタ法によりＴｉ膜、ＴｉＮ膜、Ｔｉ膜を積層し、さらにＡｌ膜を、厚さが例えば、５μｍ程度になるように形成する。Ａｌ膜の代わりに、Ａｌ−Ｓｉ膜またはＡｌ−Ｓｉ−Ｃｕ膜を形成してもよい。この導電性の膜をフォトリソグラフィによりパターニングし、素子全体の活性領域４０に残すことによってソース電極１３を形成する。次に、炭化珪素半導体基体のおもて面側の、ソース電極１３上に選択的に保護膜（不図示）を形成する。
【００５８】
次に、ｎ+型炭化珪素半導体基板１の第２主面上に、ニッケル等の裏面電極１４を設ける。この後、１０００℃程度の不活性ガス雰囲気で熱処理を行って、ｎ+型ソース領域７、ｐ++型コンタクト領域８およびｎ+型炭化珪素半導体基板１とオーミック接合するソース電極１３および裏面電極１４を形成する。
【００５９】
次に、ｎ+炭化珪素半導体基板１の第１主面上に、スパッタ法によって５μｍ程度の厚さのアルミニウム膜を堆積し、フォトリソグラフィによりソース電極１３および層間絶縁膜１１を覆うようにアルミニウムを除去し、ソース電極パッド１５を形成する。
【００６０】
次に、裏面電極１４の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド（不図示）を形成する。次に、ソース電極１５の上部に、めっき膜１６を選択的に形成し、めっき膜１６にはんだ１７を介して外部端子電極１９を形成する。以上のようにして、図１、図２に示す炭化珪素半導体装置が完成する。
【００６１】
以上、説明したように、実施の形態にかかる炭化珪素半導体装置によれば、めっき膜が設けられていない部分では、層間絶縁膜と接触するＴｉＮ膜を設けないため、ＴｉＮ膜からの応力がなくなり、ゲート電極に印加される応力を緩和することができる。このため、ゲート電極の品質が維持でき、ゲート電極とソース電極との間に電圧を印加した場合、炭化珪素半導体装置に流れる電流の低電流領域での特性を安定化することができる。
【００６２】
以上において本発明では、炭化珪素でできた炭化珪素基板の主面を（０００１）面とし当該（０００１）面上にＭＯＳを構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体、基板主面の面方位などを種々変更可能である。
【００６３】
また、本発明の実施の形態では、トレンチ型ＭＯＳＦＥＴを例に説明したが、これに限らず、プレーナ型ＭＯＳＦＥＴ、ＩＧＢＴなどのＭＯＳ型半導体装置など様々な構成の半導体装置に適用可能である。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明したが、窒化ガリウム（ＧａＮ）など炭化珪素以外のワイドバンドギャップ半導体を用いた場合においても同様の効果が得られる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００６４】
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
【符号の説明】
【００６５】
１、１０１  ｎ+型炭化珪素基板
２、１０２  ｎ型炭化珪素エピタキシャル層
２ａ  第１ｎ型炭化珪素エピタキシャル層
２ｂ  第２ｎ型炭化珪素エピタキシャル層
３、１０３  ｐ型炭化珪素エピタキシャル層（ベース層）
４、１０４  第１ｐ+型ベース領域
４ａ  下部第１ｐ+型ベース領域
４ｂ  上部第１ｐ+型ベース領域
５、１０５  第２ｐ+型ベース領域
６、１０６  ｎ型高濃度領域
６ａ  下部ｎ型高濃度領域
６ｂ  上部ｎ型高濃度領域
７、１０７  ｎ+型ソース領域
８、１０８  ｐ++型コンタクト領域
９、１０９  ゲート絶縁膜
１０、１１０  ゲート電極
１１、１１１  層間絶縁膜
１３、１１３  ソース電極
１４、１１４  裏面電極
１５、１１５  ソース電極パッド
１６、１１６  めっき膜
１７、１１７  はんだ
１８、１１８  トレンチ
１９、１１９  外部端子電極
２０、１２０  ＴｉＮ膜
３１  ゲートパッド領域
３２  ソースパッド領域
３３  めっき領域
３４  めっきなし領域
４０  活性領域
４１  エッジ終端領域
【図１】
2020047672.tif 000003
【図２】
2020047672.tif 000004
【図３】
2020047672.tif 000005
【図４】
2020047672.tif 000006
【図５】
2020047672.tif 000007
【図６】
2020047672.tif 000008
【図７】
2020047672.tif 000009
【図８】
2020047672.tif 000010
【図９】
2020047672.tif 000011
【図１０】
2020047672.tif 000012
【図１１】
2020047672.tif 000013
【図１２】
2020047672.tif 000014
【図１３】
2020047672.tif 000015
【図１４】
2020047672.tif 000016
【図１５】
2020047672.tif 000017