(57)【要約】      （修正有）【課題】電源制御機能を効率的に実行できるメモリシステムを提供する。【解決手段】メモリシステム１は、不揮発性メモリ１０とコントローラ２０とを有する。コントローラは、不揮発性メモリを制御する。コントローラは、プロセッサ２１と記憶回路２４と電源制御回路２５とを有する。記憶回路は、複数のタイミング情報群を格納する。複数のタイミング情報群は、プロセッサが設定可能な第１のタイミング情報群を含む。電源制御回路は、記憶回路から読み出されるタイミング情報群に応じて、複数の電源制御機能を並行して実行する。【選択図】図１
2020038541.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリと、
前記不揮発性メモリを制御するコントローラと、
を備え、
前記コントローラは、
プロセッサと、
前記プロセッサが設定可能な第１のタイミング情報群を含む複数のタイミング情報群を格納する記憶回路と、
前記記憶回路から読み出されるタイミング情報群に応じて、複数の電源制御機能を並行して実行可能である電源制御回路と、
を有する
メモリシステム。
【請求項２】
前記記憶回路は、
前記第１のタイミング情報群を書き換え可能に保持する第１の回路と、
第２のタイミング情報群を固定的に保持する第２の回路と、
を有する
請求項１に記載のメモリシステム。
【請求項３】
前記第１の回路は、前記第１のタイミング情報群を格納するレジスタを含み、
前記第２の回路は、前記第２のタイミング情報群に対応する固定電位に接続されたライン群を含む
請求項２に記載のメモリシステム。
【請求項４】
前記記憶回路は、前記第１の回路と前記第２の回路とが電気的に接続された選択回路をさらに有する
請求項２に記載のメモリシステム。
【請求項５】
前記記憶回路は、複数のパワーセーブモードに対応した複数の前記第１の回路及び複数の前記第２の回路を有し、
前記選択回路は、前記複数のパワーセーブモードのうちパワーセーブモードを指定する信号に応じて、前記複数の第１の回路及び前記複数の第２の回路のうち使用する回路を選択する
請求項４に記載のメモリシステム。
【請求項６】
前記電源制御回路は、
タイミングカウンタと、
前記タイミングカウンタのカウント値と前記タイミング情報群を比較する複数の比較回路と、
前記複数の比較回路の比較結果に応じて、前記複数の電源制御機能に対応する複数の電源制御信号を生成する生成回路と、
を有する
請求項１に記載のメモリシステム。
【請求項７】
前記記憶回路から読み出されるタイミング情報群は、第１のビット群と第２のビット群とを含み、
前記電源制御回路は、前記メモリシステムが第１の電源状態から第２の電源状態に遷移したことに応じて、前記第１のビット群に応じて複数の第１の電源制御機能を実行し、前記メモリシステムが第３の電源状態から第４の電源状態に遷移したことに応じて、前記第２のビット群に応じて複数の第２の電源制御機能を実行する
請求項１に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、メモリシステムに関する。
【背景技術】
【０００２】
複数の電源状態を有するメモリシステムは、電源状態を切り替える際に電源制御機能を実行する。このとき、電源制御機能に関する仕様変更に対して柔軟に対応できることが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５６５５３２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、電源制御機能に関する仕様変更に対して柔軟に対応できるメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、不揮発性メモリとコントローラとを有するメモリシステムが提供される。コントローラは、不揮発性メモリを制御する。コントローラは、プロセッサと記憶回路と電源制御回路とを有する。記憶回路は、複数のタイミング情報群を格納する。複数のタイミング情報群は、プロセッサが設定可能な第１のタイミング情報群を含む。電源制御回路は、記憶回路から読み出されるタイミング情報群に応じて、複数の電源制御機能を並行して実行可能である。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態にかかるメモリシステムの構成を示す図である。
【図２】図２は、実施形態における記憶回路及び電源制御回路の構成を示す図である。
【図３】図３は、実施形態におけるタイミング情報群のデータ構造を示す図である。
【図４】図４は、実施形態における比較回路群の構成を示す図である。
【図５】図５は、実施形態における比較回路群の動作を示す波形図である。
【図６】図６は、実施形態における比較回路群の動作を示す波形図である。
【図７】図７は、実施形態にかかるメモリシステムの動作を示す状態遷移図である。
【図８】図８は、実施形態におけるパワーダウン処理に対するタイミング情報の例を示す図である。
【図９】図９は、実施形態にかかるメモリシステムの動作（パワーセーブモード「ＰＭ＿ＲＹ２」が指定された場合のパワーダウン処理）を示す波形図である。
【図１０】図１０は、実施形態にかかるメモリシステムの動作（パワーセーブモード「ＰＭ＿ＰＲＧ０」が指定された場合のパワーダウン処理）を示す波形図である。
【図１１】図１１は、実施形態におけるウェイクアップ処理に対するタイミング情報の例を示す図である。
【図１２】図１２は、実施形態にかかるメモリシステムの動作（パワーセーブモード「ＰＭ＿ＲＹ２」が指定された場合のウェイクアップ処理）を示す波形図である。
【図１３】図１３は、実施形態にかかるメモリシステムの動作（パワーセーブモード「ＰＭ＿ＰＲＧ０」が指定された場合のウェイクアップ処理）を示す波形図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
実施形態にかかるメモリシステムは、その電源状態を複数の電源状態の間で遷移させることができる。また、メモリシステムは、複数のパワーセーブモードを持つ。複数のパワーセーブモードは、要求される仕様に応じて、複数の電源状態間の遷移自体が異なることもあり、遷移後の状態が異なることもある。メモリシステムの多機能化に伴い、メモリシステムは、電源状態間の遷移を制御する際に、複数の電源制御機能を実行する。
【０００９】
複数の電源状態には、パワーアップした状態（すなわち、アクティブ状態）だけでなくパワーオフした状態（すなわち、シャットダウン状態）やパワーダウンした状態（すなわち、パワーダウン状態）も含まれる。そのため、使用可能な電源やクロックが限られた状態で複数の電源制御機能を高速且つ低消費電力で実行することが望まれる。そのような要望に応じて、メモリシステムは、複数の電源状態間の遷移をハードウェアのステートマシンで制御する。
【００１０】
例えば、複数の電源制御機能をステートマシンで制御する場合、複数の電源制御機能に対応する複数のステートを設け、各ステート間の遷移をステートマシンで制御することが考えられる。この場合、ステートマシンは、各電源制御機能をステートマシンに対応づけて、パワーセーブモードに応じた処理すべき機能を実現する遷移ルートを通るように構成され得る。例えば、第１の電源状態（例えば、アクティブ状態）から第２の電源状態（例えば、パワーダウン状態）に遷移するまでに機能ごとに分けた複数のステートを持ち、各ステートで機能ごとの処理をしていく。
【００１１】
この構成では、ステートの数やステート遷移のルートが多くなるため、ステートマシンの構成及び動作が複雑になりやすく、メモリシステムの動作の検証時間が長くなりやすい。また、仕様変更があるたびにステートの数を追加したりルートを変更したりするため、メモリシステムのハードウェアを修正する工数も大きくなりやすい。また、ハードウェアを製造した後に問題や仕様変更があると、ハードウェアの製造し直しを行うことになるなど、製造コストが増大しやすい。
【００１２】
そこで、本実施形態では、メモリシステムにおいて、ステートは電源状態に対応するように簡略化し、複数の電源制御機能に対応するタイミング情報群を設け、タイミング情報群をファームウェアから設定可能にする。また、タイミング情報群を適宜変更することができるようにして、タイミング情報群に柔軟性を持たせる。
【００１３】
ここで、タイミング情報群とは、電源状態間を遷移する際における複数の電源制御機能に関する情報である。ステートが電源状態に対応するように簡略化されることに伴い、各電源制御機能に関する情報は、タイミング情報と制御内容情報とに分割される。タイミング情報は、その電源制御機能を動作させるタイミングを規定している。制御内容情報は、その電源制御機能の動作内容（例えば、生成される信号名、Ｈレベル→Ｌレベルなどの信号の動作など）を規定している。タイミング情報を変更することで、各電源制御機能は、その動作するタイミングが変更され得る。
【００１４】
具体的には、メモリシステム１は、図１に示すように構成され得る。図１は、メモリシステム１の構成を示す図である。
【００１５】
メモリシステム１は、通信バスを介してホストＨＡに接続され、ホストＨＡに対する外部記憶装置として機能する。メモリシステム１は、例えば、組み込み用途のフラッシュメモリや、ＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）などである。ホストＨＡは、例えば、パーソナルコンピュータ、ＣＰＵコア、携帯電話、撮像装置などである。
【００１６】
メモリシステム１は、不揮発性メモリ１０及びコントローラ２０を有する。コントローラ２０は、例えばＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ）を含むコントローラパッケージとして実装され得る。
【００１７】
不揮発性メモリ１０は、コントローラ２０外に配され、不揮発性メモリパッケージとして実装され得る。不揮発性メモリ１０は、例えばＮＡＮＤ型フラッシュメモリとすることができるがこれに限定されない。不揮発性メモリ４は、例えばＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、又は、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であってもよい。
【００１８】
不揮発性メモリ１０がＮＡＮＤ型フラッシュメモリである場合、不揮発性メモリ１０は、複数のメモリセルがマトリクス状に配列されたメモリセルアレイを有する。個々のメモリセルは多値記憶が可能であり、これにより複数のページが構成される。不揮発性メモリ１０は、データ消去の単位であるブロックを複数配列して構成される。複数のブロックのうち一部のブロックが管理情報格納領域１１に割り当てられ、残りのブロックがストレージ領域１２に割り当てられる。管理情報格納領域１１には、パワーセーブモードを指定する情報と設定されるタイミング情報群に関する情報とを含む管理情報１１ａが工場出荷時に書き込まれる。ストレージ領域１２には、ユーザデータが書き込まれ得る。各ブロックは、複数のページで構成されている。各ページは、データの書き込み及び読み出しの単位である。不揮発性メモリ１０は、例えば、複数のメモリチップによって構成される。
【００１９】
コントローラ２０は、プロセッサ２１、ホストインターフェース２２、メモリインターフェース２３、記憶回路２４、電源制御回路２５、電源関連回路２６、及び低周波発振器２７を有する。
【００２０】
プロセッサ２１は、例えばＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）であり、コントローラ２０における各部を統括的に制御する。プロセッサ２１は、ファームウェアＦＷを実行し、ファームウェアＦＷに従った制御動作を行う。例えば、プロセッサ２１は、ホストＨＡからのリード要求に応じて、不揮発性メモリ１０からのデータの読み出し制御を行う。プロセッサ２１は、ホストＨＡからのライト要求に応じて、不揮発性メモリ１０へのデータの書き込み制御を行う。
【００２１】
ホストインターフェース２２は、ホストＨＡと接続するためのインターフェースである。ホストインターフェース２２は、ホストＨＡから要求（例えば、リード要求、ライト要求）を受信すると、受信された要求をプロセッサ２１及び／又はメモリインターフェース２３へ転送する。
【００２２】
メモリインターフェース２３は、不揮発性メモリ１０と接続するためのインターフェースである。メモリインターフェース２３は、ホストＨＡまたはプロセッサ２１からの要求に応じてコマンドを発行して不揮発性メモリ１０へ供給し、不揮発性メモリ１０へのアクセス制御を行うことができる。
【００２３】
記憶回路２４は、例えばレジスタ（フリップフロップ）及びハードワイアード回路を含み、複数のタイミング情報群を格納する。複数のタイミング情報群は、複数のパワーセーブモードに対応している。各タイミング情報群は、複数のタイミング情報のセットである。各タイミング情報群は、複数のタイミング情報のうち少なくとも一部のタイミング情報の内容が互いに異なり得る。複数のタイミング情報群は、複数のタイミング情報群ＩＮＦ１と複数のタイミング情報群ＩＮＦ２とを含む。
【００２４】
各タイミング情報群ＩＮＦ１は、設定可能な複数のタイミング情報のセットである。タイミング情報群ＩＮＦ１に含まれる複数のタイミング情報のそれぞれは、プロセッサ２１がファームウェアＦＷによって書き換えることが可能となっている。
【００２５】
各タイミング情報群ＩＮＦ２は、固定的な複数のタイミング情報のセットである。タイミング情報群ＩＮＦ２に含まれる複数のタイミング情報のそれぞれは、プロセッサ２１がファームウェアＦＷによって書き換えることが不可能となっている。
【００２６】
例えば、図２に示すように、記憶回路２４は、複数のタイミング情報群ＩＮＦ１に対応した複数の第１の回路２４１−１，２４１−２、複数のタイミング情報群ＩＮＦ２に対応した複数の第２の回路２４２−１〜２４２−５、及び選択回路２４３を有する。図２は、記憶回路２４及び電源制御回路２５の構成を示す図である。各回路２４１は、タイミング情報群ＩＮＦ１を書き換え可能に保持する。各回路２４２は、タイミング情報群ＩＮＦ２を固定的に保持する。
【００２７】
複数のタイミング情報群ＩＮＦ１は、ビット数が互いに均等である。複数のタイミング情報群ＩＮＦ２は、ビット数が互いに均等である。タイミング情報群ＩＮＦ１とタイミング情報群ＩＮＦ２とは、ビット数が互いに均等である。これに応じて、各回路２４１と選択回路２４３とを接続するラインのビット幅は、タイミング情報群ＩＮＦ１のビット数と均等である。各回路２４２と選択回路２４３とを接続するラインのビット幅は、タイミング情報群ＩＮＦ２のビット数と均等である。選択回路２４３と電源制御回路２５とを接続するラインのビット幅は、タイミング情報群ＩＮＦ１のビット数と均等であり、タイミング情報群ＩＮＦ２のビット数と均等である。
【００２８】
第１の回路２４１−１は、タイミング情報群ＩＮＦ１＿ＰＲＧ０を格納するレジスタＰＲＧ０を含む。第１の回路２４１−２は、タイミング情報群ＩＮＦ１＿ＰＲＧ１を格納するレジスタＰＲＧ１を含む。プロセッサ２１は、レジスタＰＲＧ０及びレジスタＰＲＧ１のそれぞれにアクセスしてタイミング情報群ＩＮＦ１を格納可能又は書き換え可能である。レジスタＰＲＧ０及びレジスタＰＲＧ１のそれぞれに格納可能な情報のビット数は、タイミング情報群ＩＮＦ１のビット数に対応している。
【００２９】
タイミング情報群ＩＮＦ１は、メモリシステム１の複数の電源状態に対応した複数のビット群を含む。例えば、図３に示すように、タイミング情報群ＩＮＦ１は、ビット群ＢＧ１１及びビット群ＢＧ１２を含む。図３は、タイミング情報群ＩＮＦ１，ＩＮＦ２のデータ構造を示す図である。ビット群ＢＧ１１及びビット群ＢＧ１２は、タイミング情報群ＩＮＦ１におけるビット位置に応じて互いに区別され得る。ビット群ＢＧ１１における各タイミング情報のビット列が表す値（例えば、８ビットが表す値）は、対応する第１の電源制御機能が動作するタイミングを示す。ビット群ＢＧ１２における各タイミング情報のビット列が表す値（例えば、８ビットが表す値）は、対応する第２の電源制御機能が動作するタイミングを示す。
【００３０】
ビット群ＢＧ１１は、第１の電源状態（例えば、アクティブ状態）から第２の電源状態（例えば、パワーダウン状態）に遷移するパワーダウン処理で実行される複数の第１の電源制御機能に対応した複数のタイミング情報を含む。複数の第１の電源制御機能に対応した複数のタイミング情報は、ビット群ＢＧ１１におけるビット位置に応じて互いに区別され得る。例えば、図３に示すように、８ビット＝１ワードのビット列が１つの第１の電源制御機能に対応している。 ｉ番目（１≦ｉ≦ｉｍａｘ）のタイミング情報のビット列がタイミング情報群ＩＮＦ１における上位（ｉ−１）×８ビット目〜（ｉ−１）×８＋７ビット目に格納される。ビット群ＢＧ１１のビット数はｉｍａｘ×８である。前述のように、各タイミング情報のビット列が表す値（例えば、８ビットが表す値）は、対応する第１の電源制御機能が動作するタイミングを示す。
【００３１】
ビット群ＢＧ１２は、第２の電源状態（例えば、パワーダウン状態）から第１の電源状態（例えば、アクティブ状態）に遷移するウェイクアップ処理で実行される複数の第２の電源制御機能に対応した複数のタイミング情報を含む。複数の第２の電源制御機能に対応した複数のタイミング情報は、ビット群ＢＧ１２におけるビット位置に応じて互いに区別され得る。例えば、図３に示すように、８ビット＝１ワードのビット列が１つの第２の電源制御機能に対応している。ｊ番目（１≦ｊ≦ｊｍａｘ）のタイミング情報のビット列がタイミング情報群ＩＮＦ１における上位（ｊ−１）×８ビット目〜（ｊ−１）×８＋７ビット目に格納される。ビット群ＢＧ１２のビット数はｊｍａｘ×８である。前述のように、各タイミング情報のビット列が表す値（例えば、８ビットが表す値）は、対応する第２の電源制御機能が動作するタイミングを示す。なお、ビット群ＢＧ１２に含まれる複数のビット列の一部は、ビット群ＢＧ１１と共通している。
【００３２】
第２の回路２４２−１は、ハードワイアード回路であり、タイミング情報群ＩＮＦ２＿ＲＹ２に対応する固定電位に接続されたライン群ＲＹ２を含む。固定電位は、ビット値「１」に対応する場合に電源電位とすることができ、ビット値「０」に対応する場合にグランド電位とすることができる。第２の回路２４２−２は、ハードワイアード回路であり、タイミング情報群ＩＮＦ２＿ＲＹ１に対応する固定電位に接続されたライン群ＲＹ１を含む。第２の回路２４２−３は、ハードワイアード回路であり、タイミング情報群ＩＮＦ２＿ＲＹ１Ａに対応する固定電位に接続されたライン群ＲＹ１Ａを含む。第２の回路２４２−４は、ハードワイアード回路であり、タイミング情報群ＩＮＦ２＿ＳＴＢに対応する固定電位に接続されたライン群ＳＴＢを含む。第２の回路２４２−５は、ハードワイアード回路であり、タイミング情報群ＩＮＦ２＿ＦＲＥＱに対応する固定電位に接続されたライン群ＦＲＥＱを含む。各ライン群ＲＹ２，ＲＹ１，ＲＹ１Ａ，ＳＴＢ，ＦＲＥＱのビット幅は、タイミング情報群ＩＮＦ２のビット数に対応している。
【００３３】
タイミング情報群ＩＮＦ２は、メモリシステム１の複数の電源状態に対応した複数のビット群を含む。タイミング情報群ＩＮＦ２は、タイミング情報群ＩＮＦ１と同様のデータ構造を有する。例えば、図３に示すように、タイミング情報群ＩＮＦ２は、ビット群ＢＧ２１及びビット群ＢＧ２２を含む。ビット群ＢＧ２１及びビット群ＢＧ２２は、タイミング情報群ＩＮＦ２におけるビット位置に応じて互いに区別され得る。ビット群ＢＧ２１における各タイミング情報のビット列が表す値（例えば、８ビットが表す値）は、対応する第１の電源制御機能が動作するタイミングを示す。ビット群ＢＧ２２における各タイミング情報のビット列が表す値（例えば、８ビットが表す値）は、対応する第２の電源制御機能が動作するタイミングを示す。
【００３４】
ビット群ＢＧ２１は、第１の電源状態（例えば、アクティブ状態）から第２の電源状態（例えば、パワーダウン状態）に遷移するパワーダウン処理で実行される複数の第１の電源制御機能に対応した複数のタイミング情報を含む。複数の第１の電源制御機能に対応した複数のタイミング情報は、ビット群ＢＧ２１におけるビット位置に応じて互いに区別され得る。例えば、図３に示すように、８ビット＝１ワードのビット列が１つの第１の電源制御機能に対応している。ｉ番目（１≦ｉ≦ｉｍａｘ）のタイミング情報のビット列がタイミング情報群ＩＮＦ１における上位（ｉ−１）×８ビット目〜（ｉ−１）×８＋７ビット目に格納される。ビット群ＢＧ２１のビット数はｉｍａｘ×８である。前述のように、各タイミング情報のビット列が表す値（例えば、８ビットが表す値）は、対応する第１の電源制御機能が動作するタイミングを示す。
【００３５】
ビット群ＢＧ２２は、第２の電源状態（例えば、パワーダウン状態）から第１の電源状態（例えば、アクティブ状態）に遷移するウェイクアップ処理で実行される複数の第２の電源制御機能に対応した複数のタイミング情報を含む。複数の第２の電源制御機能に対応した複数のタイミング情報は、ビット群ＢＧ２２におけるビット位置に応じて互いに区別され得る。例えば、図３に示すように、８ビット＝１ワードのビット列が１つの第２の電源制御機能に対応している。ｊ番目（１≦ｊ≦ｊｍａｘ）のタイミング情報のビット列がタイミング情報群ＩＮＦ１における上位（ｊ−１）×８ビット目〜（ｊ−１）×８＋７ビット目に格納される。ビット群ＢＧ２２のビット数はｊｍａｘ×８である。前述のように、各タイミング情報のビット列が表す値（例えば、８ビットが表す値）は、対応する第２の電源制御機能が動作するタイミングを示す。なお、ビット群ＢＧ２２に含まれる複数のビット列の一部は、ビット群ＢＧ１１と共通している。
【００３６】
選択回路２４３は、タイミング情報群ＩＮＦ１に対応した各回路２４１−１，２４１−２の出力ノードとタイミング情報群ＩＮＦ２に対応した各回路２４２−１〜２４２−５の出力ノードとが入力側に電気的に接続され、電源制御回路２５が出力側に電気的に接続されている。プロセッサ２１は、ホスト要求、又は所定の条件が成立したことに応じて、パワーセーブモード指定信号を生成して選択回路２４３へ供給できる。パワーセーブモード指定信号は、メモリシステム１が有する複数のパワーセーブモードのうち使用すべきパワーセーブモードを指定する信号である。選択回路２４３は、プロセッサ２１から受けるパワーセーブモード指定信号に応じて、複数の第１の回路２４１−１，２４１−２及び複数の第２の回路２４２−１〜２４２−５のうち使用する回路を選択して電源制御回路２５に接続する。
【００３７】
パワーセーブモード指定信号＝ＰＭ＿ＲＹ２である場合、選択回路２４３は、ライン群ＲＹ２を選択して電源制御回路２５に接続する。これにより、ライン群ＲＹ２における各ラインの電位が電源制御回路２５へ並行して供給される。すなわち、タイミング情報群ＩＮＦ２＿ＲＹ２における各ビットの値が電源制御回路２５へ並行して供給される。
【００３８】
パワーセーブモード指定信号＝ＰＭ＿ＲＹ１である場合、選択回路２４３は、ライン群ＲＹ１を選択して電源制御回路２５に接続する。これにより、ライン群ＲＹ１における各ラインの電位が電源制御回路２５へ並行して供給される。すなわち、タイミング情報群ＩＮＦ２＿ＲＹ１における各ビットの値が電源制御回路２５へ並行して供給される。
【００３９】
パワーセーブモード指定信号＝ＰＭ＿ＲＹ１Ａである場合、選択回路２４３は、ライン群ＲＹ１Ａを選択して電源制御回路２５に接続する。これにより、ライン群ＲＹ１Ａにおける各ラインの電位が電源制御回路２５へ並行して供給される。すなわち、タイミング情報群ＩＮＦ２＿ＲＹ１Ａにおける各ビットの値が電源制御回路２５へ並行して供給される。
【００４０】
パワーセーブモード指定信号＝ＰＭ＿ＳＴＢである場合、選択回路２４３は、ライン群ＳＴＢを選択して電源制御回路２５に接続する。これにより、ライン群ＳＴＢにおける各ラインの電位が電源制御回路２５へ並行して供給される。すなわち、タイミング情報群ＩＮＦ２＿ＳＴＢにおける各ビットの値が電源制御回路２５へ並行して供給される。
【００４１】
パワーセーブモード指定信号＝ＰＭ＿ＦＲＥＱである場合、選択回路２４３は、ライン群ＦＲＥＱを選択して電源制御回路２５に接続する。これにより、ライン群ＦＲＥＱにおける各ラインの電位が電源制御回路２５へ並行して供給される。すなわち、タイミング情報群ＩＮＦ２＿ＦＲＥＱにおける各ビットの値が電源制御回路２５へ並行して供給される。
【００４２】
パワーセーブモード指定信号＝ＰＭ＿ＰＲＧ０である場合、選択回路２４３は、レジスタＰＲＧ０を選択して電源制御回路２５に接続する。これにより、レジスタＰＲＧ０に保持された各ビットの値が電源制御回路２５へ並行して供給される。すなわち、タイミング情報群ＩＮＦ１＿ＰＲＧ０における各ビットの値が電源制御回路２５へ並行して供給される。
【００４３】
パワーセーブモード指定信号＝ＰＭ＿ＰＲＧ１である場合、選択回路２４３は、レジスタＰＲＧ１を選択して電源制御回路２５に接続する。これにより、レジスタＰＲＧ１に保持された各ビットの値が電源制御回路２５へ並行して供給される。すなわち、タイミング情報群ＩＮＦ１＿ＰＲＧ１における各ビットの値が電源制御回路２５へ並行して供給される。
【００４４】
図１に示す電源制御回路２５は、記憶回路２４から読み出されるタイミング情報群に応じて、複数の電源制御機能を並行して実行可能である。電源制御回路２５は、ステートマシン２５１、デコード回路２５２、及び生成回路２５３を有する。
【００４５】
ステートマシン２５１は、メモリシステム１の複数の電源状態を制御する。ステートマシン２５１は、ホスト要求、又は所定の条件が成立したことに応じて、ステート信号ＳＴＡＴＥを生成してデコード回路２５２へ供給可能である。ステートマシン２５１は、タイミングカウンタ２５１ａを有する。タイミングカウンタ２５１ａは、複数の電源状態（例えば、電源状態のステートＡＣＴ及びＰＤ）間の状態遷移の完了（例えば、ステートＡＣＴからＰＤ＿ＩＮへの遷移の完了又はＰＤからＰＤ＿ＯＵＴへの遷移の完了）に応じてカウント動作を開始することができる。タイミングカウンタ２５１ａは、カウント動作を行って、タイミングカウント値ＴＣＯＵＮＴを生成してデコード回路２５２へ供給可能である。
【００４６】
デコード回路２５２は、複数のタイミング情報を記憶回路２４から互いに並行して受け、複数のタイミング情報に対するデコード処理を並行して行い、デコード結果を生成回路２５３へ並行して供給できる。
【００４７】
例えば、図２に示すように、電源制御回路２５において、デコード回路２５２は、ビット群ＢＧ１１，ＢＧ２１に対応した比較回路群２５２ａ、ビット群ＢＧ１２，ＢＧ２２に対応した比較回路群２５２ｂ、ステートデコーダ（Ｓｔａｔｅ  ＤＥＣ）２５２ｃ、選択回路２５２ｄ、及び回路２５２ｅを有する。
【００４８】
回路２５２ｅは、タイミング情報群ＩＮＦ３を固定的に保持する。回路２５２ｅは、ハードワイアード回路であり、タイミング情報群ＩＮＦ３に対応する固定電位に接続されたライン群ＰＷＯＮを含む。ライン群ＰＷＯＮのビット幅は、タイミング情報群ＩＮＦ３のビット数に対応している。タイミング情報群ＩＮＦ３は、第３の電源状態（例えば、シャットダウン状態）から第１の電源状態（例えば、アクティブ状態）への遷移で動作する複数のパワーセーブモードに共通した複数の電源制御機能に対応した複数のタイミング情報を含む。各タイミング情報は、各電源制御機能に対応したパルスを出力すべきタイミングカウント値を示している。
【００４９】
ステートデコーダ２５２ｃは、ステートマシン２５１から受けたステート信号ＳＴＡＴＥをデコードして、パワーアップ信号φＰＵ、パワーダウン信号φＰＤ＿ＩＮ、及びウェイクアップ信号φＰＤ＿ＯＵＴを生成する。ステートデコーダ２５２ｃは、パワーアップ信号φＰＵを選択回路２５２ｄへ供給し、パワーダウン信号φＰＤ＿ＩＮを比較回路群２５２ａへ供給し、ウェイクアップ信号φＰＤ＿ＯＵＴを比較回路群２５２ｂへ供給する。
図４に示すように、比較回路群２５２ａは、複数の比較回路２５２ａ１−７，２５２ａ１−１５，・・・，２５２ａ１−ｎ及び複数の論理積演算回路２５２ａ２−７，２５２ａ２−１５，・・・，２５２ａ２−ｎを有する。
例えば、図５に示すように、タイミングカウンタ２５１ａは、ステート信号ＳＴＡＴＥがＡＣＴ（すなわち、アクティブ状態）からＰＤ＿ＩＮ（すなわち、パワーダウン状態への遷移であるパワーダウン処理）に遷移したらカウント動作を開始し、タイミングカウント値ＴＣＯＵＮＴが０から定期的に（所定のクロック周期で）カウントアップされていく。
ステート信号ＳＴＡＴＥがＡＣＴからＰＤ＿ＩＮに遷移すると、ステートデコーダ２５２ｃは、パワーダウン信号φＰＤ＿ＩＮをノンアクティブレベル（すなわち、「０」）からアクティブレベル（すなわち、「１」）に遷移させる。これに応じて、各論理積演算回路２５２ａ２−７，２５２ａ２−１５，・・・，２５２ａ２−ｎは、各比較回路２５２ａ１−７，２５２ａ１−１５，・・・，２５２ａ１−ｎの比較結果を生成回路２５３へ出力可能な状態にする。なお、パワーダウン信号φＰＤ＿ＩＮがノンアクティブレベル（すなわち、「０」）になると、各論理積演算回路２５２ａ２−７，２５２ａ２−１５，・・・，２５２ａ２−ｎは出力を「０」に固定する。
各タイミング情報がパルスを出力すべきタイミングカウント値を示しているので、各比較回路２５２ａ１は、タイミング情報とタイミングカウント値ＴＣＯＵＮＴとを比較し、タイミング情報とタイミングカウント値ＴＣＯＵＮＴとが一致した場合に比較結果のパルスをノンアクティブレベル（すなわち、「０」）からアクティブレベル（すなわち、「１」）へ遷移させ、タイミング情報とタイミングカウント値ＴＣＯＵＮＴとが不一致になると、比較結果のパルスをアクティブレベルからノンアクティブレベルへ遷移させる。
比較回路２５２ａ１−７は、電源制御機能ＣＬＲ＿ＢＥ＿ＣＬＫ＿ＥＮのタイミング情報ｗ＿ｃｏｄｅ＿ｉｎ［７：０］とタイミングカウント値ＴＣＯＵＮＴ［７：０］とを比較する。タイミング情報ｗ＿ｃｏｄｅ＿ｉｎ［７：０］が「０」である場合、比較回路２５２ａ１−７は、タイミングカウント値ＴＣＯＵＮＴ＝０の期間に比較結果として「１」を出力し、この出力は論理積演算回路２５２ａ２−７でパワーダウン信号φＰＤ＿ＩＮとの論理積が取られ、クリアパルスＣＬＲ＿ＢＥ＿ＣＬＫ＿ＥＮ（図８参照）として生成回路２５３へ供給される。
比較回路２５２ａ１−１５は、電源制御機能ＣＬＲ＿ＦＥ＿ＣＬＫ＿ＥＮのタイミング情報ｗ＿ｃｏｄｅ＿ｉｎ［１５：８］とタイミングカウント値ＴＣＯＵＮＴ［７：０］とを比較する。タイミング情報ｗ＿ｃｏｄｅ＿ｉｎ［１５：８］が「０」である場合、比較回路２５２ａ１−１５は、タイミングカウント値ＴＣＯＵＮＴ＝０の期間に比較結果として「１」を出力し、この出力は論理積演算回路２５２ａ２−１５でパワーダウン信号φＰＤ＿ＩＮとの論理積が取られ、クリアパルスＣＬＲ＿ＦＥ＿ＣＬＫ＿ＥＮ（図８参照）として生成回路２５３へ供給される。
比較回路２５２ａ１−２３は、電源制御機能ＳＥＴ＿ＶＡ２＿ＳＲＡＭ＿ＲＥＴのタイミング情報ｗ＿ｃｏｄｅ＿ｉｎ［２３：１６］とタイミングカウント値ＴＣＯＵＮＴ［７：０］とを比較する。タイミング情報ｗ＿ｃｏｄｅ＿ｉｎ［２３：１６］が「２」である場合、比較回路２５２ａ１−２３は、タイミングカウント値ＴＣＯＵＮＴ＝２の期間に比較結果として「１」を出力し、この出力は論理積演算回路２５２ａ２−２３との論理積が取られ、セットパルスＳＥＴ＿ＶＡ２＿ＳＲＡＭ＿ＲＥＴ（図８参照）として生成回路２５３へ供給される。
また、図４に示すように、比較回路群２５２ｂは、複数の比較回路２５２ｂ１−７，２５２ｂ１−１５，・・・，２５２ｂ１−ｍ及び複数の論理積演算回路２５２ｂ２−７，２５２ｂ２−１５，・・・，２５２ｂ２−ｍを有する。
例えば、図６に示すように、タイミングカウンタ２５１ａは、ステート信号ＳＴＡＴＥがＰＤ（すなわち、パワーダウン状態）からＰＤ＿ＯＵＴ（すなわち、アクティブ状態への遷移であるウェイクアップ処理）に遷移したらカウント動作を開始し、タイミングカウント値ＴＣＯＵＮＴが０から定期的に（所定のクロック周期で）カウントアップされていく。
ステート信号ＳＴＡＴＥがＰＤからＰＤ＿ＯＵＴに遷移すると、ステートデコーダ２５２ｃは、ウェイクアップ信号φＰＤ＿ＯＵＴをノンアクティブレベル（すなわち、「０」）からアクティブレベル（すなわち、「１」）に遷移させる。これに応じて、各論理積演算回路２５２ｂ２−７，２５２ｂ２−１５，・・・，２５２ｂ２−ｍは、各比較回路２５２ｂ１−７，２５２ｂ１−１５，・・・，２５２ｂ１−ｍの比較結果を生成回路２５３へ出力可能な状態にする。なお、ウェイクアップ信号φＰＤ＿ＯＵＴがノンアクティブレベル（すなわち、「０」）になると、各論理積演算回路２５２ｂ２−７，２５２ｂ２−１５，・・・，２５２ｂ２−ｍは出力を「０」に固定する。
各タイミング情報がパルスを出力すべきタイミングカウント値を示しているので、各比較回路２５２ｂ１は、タイミング情報とタイミングカウント値ＴＣＯＵＮＴとを比較し、タイミング情報とタイミングカウント値ＴＣＯＵＮＴとが一致した場合に比較結果のパルスをノンアクティブレベル（すなわち、「０」）からアクティブレベル（すなわち、「１」）へ遷移させ、タイミング情報とタイミングカウント値ＴＣＯＵＮＴとが不一致になると、比較結果のパルスをアクティブレベルからノンアクティブレベルへ遷移させる。
比較回路２５２ｂ１−７は、電源制御機能ＳＥＴ＿ＮＡＮＤ＿ＰＭＯＤＥのタイミング情報ｗ＿ｃｏｄｅ＿ｏｕｔ［７：０］とタイミングカウント値ＴＣＯＵＮＴ［７：０］とを比較する。タイミング情報ｗ＿ｃｏｄｅ＿ｏｕｔ［７：０］が「０」である場合、比較回路２５２ｂ１−７は、タイミングカウント値ＴＣＯＵＮＴ＝０の期間に比較結果として「１」を出力し、この出力は論理積演算回路２５２ｂ２−７でパワーダウン信号φＰＤ＿ＩＮとの論理積が取られ、セットパルスＳＥＴ＿ＮＡＮＤ＿ＰＭＯＤＥ（図１１参照）として生成回路２５３へ供給される。
比較回路２５２ｂ１−１５は、電源制御機能ＳＥＴ＿ＳＲＡＭ１Ａ＿ＰＵＰ＿ＥＮのタイミング情報ｗ＿ｃｏｄｅ＿ｏｕｔ［１５：８］とタイミングカウント値ＴＣＯＵＮＴ［７：０］とを比較する。タイミング情報ｗ＿ｃｏｄｅ＿ｏｕｔ［１５：８］が「０」である場合、比較回路２５２ｂ１−１５は、タイミングカウント値ＴＣＯＵＮＴ＝０の期間に比較結果として「１」を出力し、この出力は論理積演算回路２５２ｂ２−１５でパワーダウン信号φＰＤ＿ＩＮとの論理積が取られ、セットパルスＳＥＴ＿ＳＲＡＭ１Ａ＿ＰＵＰ＿ＥＮ（図１１参照）として生成回路２５３へ供給される。
比較回路２５２ｂ１−２３は、電源制御機能ＣＬＲ＿ＣＲＯＳＣ＿ＡＳＹＮＣ＿ＣＬＲのタイミング情報ｗ＿ｃｏｄｅ＿ｏｕｔ［２３：１６］とタイミングカウント値ＴＣＯＵＮＴ［７：０］とを比較する。タイミング情報ｗ＿ｃｏｄｅ＿ｏｕｔ［２３：１６］が「１」である場合、比較回路２５２ｂ１−２３は、タイミングカウント値ＴＣＯＵＮＴ＝１の期間に比較結果として「１」を出力し、この出力は論理積演算回路２５２ｂ２−２３との論理積が取られ、クリアパルスＣＬＲ＿ＣＲＯＳＣ＿ＡＳＹＮＣ＿ＣＬＲ（図１１参照）として生成回路２５３へ供給される。
【００５０】
図２に戻って、選択回路２５２ｄは、パワーアップ信号φＰＵをステートデコーダ２５２ｃから受ける。選択回路２５２ｄは、パワーアップ信号φＰＵがアクティブレベルである期間に、回路２５２ｅを選択して比較回路群２５２ｂへ接続し、パワーアップ信号φＰＵがノンアクティブレベルである期間に、記憶回路２４を選択して比較回路群２５２ｂへ接続する。
【００５１】
比較回路群２５２ａは、タイミングカウント値ＴＣＯＵＮＴをステートマシン２５１から受け、パワーダウン信号φＰＤ＿ＩＮをステートデコーダ２５２ｃから受け、タイミング情報群を記憶回路２４から受ける。比較回路群２５２ａは、タイミングカウント値ＴＣＯＵＮＴとタイミング情報群とを比較する。比較回路群２５２ａは、パワーダウン信号φＰＤ＿ＩＮがアクティブレベルである期間に、比較結果を生成回路２５３へ供給し、パワーダウン信号φＰＤ＿ＩＮがノンアクティブレベルである期間に、比較結果を生成回路２５３へ供給しない。
【００５２】
複数の比較回路２５２ａ１−７〜２５２ａ１−ｎは、ビット群ＢＧ１１及びビット群ＢＧ２１における複数のタイミング情報に対応している。各比較回路２５２ａ１は、タイミング情報に対応するビット数（例えば、８ビット）の比較回路である。各比較回路２５２ａ１は、タイミングカウント値ＴＣＯＵＮＴをステートマシン２５１から受け、対応するタイミング情報を記憶回路２４から受け、タイミング情報がタイミングカウント値ＴＣＯＵＮＴに一致したタイミングでパルス（論理値「１」）を比較結果として出力する。
【００５３】
複数の論理積演算回路２５２ａ２−７〜２５２ａ２−ｎは、複数の比較回路２５２ａ１−７〜２５２ａ１−ｎにそれぞれ対応している。各論理積演算回路２５２ａ２は、比較結果を対応する比較回路２５２ａ１から受け、パワーダウン信号φＰＤ＿ＩＮをステートデコーダ２５２ｃから受け、比較結果とパワーダウン信号φＰＤ＿ＩＮとの論理積を演算し、演算結果を生成回路２５３へ供給する。すなわち、各論理積演算回路２５２ａ２は、パワーダウン信号φＰＤ＿ＩＮがアクティブレベルの期間に対応する比較回路２５２ａ１の比較結果を通過させ、パワーダウン信号φＰＤ＿ＩＮがノンアクティブレベルの期間に対応する比較回路２５２ａ１の比較結果を通過させないゲートとして機能する。複数の論理積演算回路２５２ａ２−７〜２５２ａ２−ｎの出力は、クリアパルスＣＬＲ又はセットパルスＳＥＴを含む。
【００５４】
図２に示す比較回路群２５２ｂは、タイミングカウント値ＴＣＯＵＮＴをステートマシン２５１から受け、ウェイクアップ信号φＰＤ＿ＯＵＴをステートデコーダ２５２ｃから受け、タイミング情報群を選択回路２５２ｄから受ける。比較回路群２５２ｂは、タイミングカウント値ＴＣＯＵＮＴとタイミング情報群とを比較する。比較回路群２５２ｂは、ウェイクアップ信号φＰＤ＿ＯＵＴがアクティブレベルである期間に、比較結果を生成回路２５３へ供給し、ウェイクアップ信号φＰＤ＿ＯＵＴがノンアクティブレベルである期間に、比較結果を生成回路２５３へ供給しない。
【００５５】
例えば、図４に示すように、比較回路群２５２ｂは、複数の比較回路２５２ｂ１−７，２５２ｂ１−１５，・・・，２５２ｂ１−ｍ及び複数の論理積演算回路２５２ｂ２−７，２５２ｂ２−１５，・・・，２５２ｂ２−ｍを有する。
【００５６】
複数の比較回路２５２ｂ１−７〜２５２ｂ１−ｍは、ビット群ＢＧ１２及びビット群ＢＧ２２における複数のタイミング情報に対応している。各比較回路２５２ｂ１は、タイミング情報に対応するビット数（例えば、８ビット）の比較回路である。各比較回路２５２ｂ１は、タイミングカウント値ＴＣＯＵＮＴをステートマシン２５１から受け、対応するタイミング情報を選択回路２５２ｄから受け、タイミング情報がタイミングカウント値ＴＣＯＵＮＴに一致したタイミングでパルス（論理値「１」）を比較結果として出力する。
【００５７】
複数の論理積演算回路２５２ｂ２−７〜２５２ｂ２−ｍは、複数の比較回路２５２ｂ１−７〜２５２ｂ１−ｍにそれぞれ対応している。各論理積演算回路２５２ｂ２は、比較結果を対応する比較回路２５２ｂ１から受け、ウェイクアップ信号φＰＤ＿ＯＵＴをステートデコーダ２５２ｃから受け、比較結果とウェイクアップ信号φＰＤ＿ＯＵＴとの論理積を演算し、演算結果を生成回路２５３へ供給する。すなわち、各論理積演算回路２５２ｂ２は、ウェイクアップ信号φＰＤ＿ＯＵＴがアクティブレベルの期間に対応する比較回路２５２ｂ１の比較結果を通過させ、ウェイクアップ信号φＰＤ＿ＯＵＴがノンアクティブレベルの期間に対応する比較回路２５２ｂ１の比較結果を通過させないゲートとして機能する。複数の論理積演算回路２５２ｂ２−７〜２５２ｂ２−ｍの出力は、クリアパルスＣＬＲ又はセットパルスＳＥＴを含む。
【００５８】
図１に示す生成回路２５３は、比較回路群２５２ａ及び比較回路群２５２ｂの比較結果に応じて、複数の電源制御機能に対応する複数の電源制御信号を生成する。生成回路２５３は、複数の電源制御信号を電源関連回路２６へ供給する。
【００５９】
電源関連回路２６は、電源制御に関する回路を含み、例えば、リセット回路２６１、クロック生成回路２６２、アナログＩＰ回路２６３、及び電源スイッチ２６４を有する。複数の電源制御信号は、リセット回路２６１、クロック生成回路２６２、アナログＩＰ回路２６３、及び電源スイッチ２６４に対する制御信号を含み得る。
【００６０】
例えば、図２に示すように、生成回路２５３は、リセット回路２６１に対応したフリップフロップ２５３ａ、クロック生成回路２６２に対応したフリップフロップ２５３ｂ、アナログＩＰ回路２６３に対応したフリップフロップ２５３ｃ、電源スイッチ２６４に対応したフリップフロップ２５３ｄを有する。
【００６１】
フリップフロップ２５３ａは、比較回路群２５２ａ又は比較回路群２５２ｂからクリアパルスＣＬＲを受けたことに応じて、電源制御信号をアクティブレベルからノンアクティブレベルへ遷移させ、比較回路群２５２ａ又は比較回路群２５２ｂからセットパルスＳＥＴを受けたことに応じて、電源制御信号をノンアクティブレベルからアクティブレベルへ遷移させる。フリップフロップ２５３ａは、電源制御信号をリセット回路２６１へ供給する。
【００６２】
フリップフロップ２５３ｂは、比較回路群２５２ａ又は比較回路群２５２ｂからクリアパルスＣＬＲを受けたことに応じて、電源制御信号をアクティブレベルからノンアクティブレベルへ遷移させ、比較回路群２５２ａ又は比較回路群２５２ｂからセットパルスＳＥＴを受けたことに応じて、電源制御信号をノンアクティブレベルからアクティブレベルへ遷移させる。フリップフロップ２５３ｂは、電源制御信号をクロック生成回路２６２へ供給する。
【００６３】
フリップフロップ２５３ｃは、比較回路群２５２ａ又は比較回路群２５２ｂからクリアパルスＣＬＲを受けたことに応じて、電源制御信号をアクティブレベルからノンアクティブレベルへ遷移させ、比較回路群２５２ａ又は比較回路群２５２ｂからセットパルスＳＥＴを受けたことに応じて、電源制御信号をノンアクティブレベルからアクティブレベルへ遷移させる。フリップフロップ２５３ｃは、電源制御信号をアナログＩＰ回路２６３へ供給する。
【００６４】
フリップフロップ２５３ｄは、比較回路群２５２ａ又は比較回路群２５２ｂからクリアパルスＣＬＲを受けたことに応じて、電源制御信号をアクティブレベルからノンアクティブレベルへ遷移させ、比較回路群２５２ａ又は比較回路群２５２ｂからセットパルスＳＥＴを受けたことに応じて、電源制御信号をノンアクティブレベルからアクティブレベルへ遷移させる。フリップフロップ２５３ｄは、電源制御信号を電源スイッチ２６４へ供給する。
【００６５】
なお、リセット回路２６１、クロック生成回路２６２、アナログＩＰ回路２６３、及び電源スイッチ２６４が複数のフリップフロップにより制御される場合、生成回路２５３は、複数のフリップフロップ２５３ａ、複数のフリップフロップ２５３ｂ、複数のフリップフロップ２５３ｃ、複数のフリップフロップ２５３ｄを含む。
【００６６】
次に、メモリシステム１の動作について図７を用いて説明する。図７は、メモリシステム１の動作を示す状態遷移図である。
【００６７】
メモリシステム１は、シャットダウン状態にある場合、ホストＨＡから起動要求を受けるまで待機する（Ｓ１）。メモリシステム１は、ホストＨＡから起動要求を受けると（Ｓ２）、プロセッサ２１を起動させる。プロセッサ２１が起動すると、フューズ処理が開始（ＦＵＳＥ  Ｄｏｗｎ）すべきタイミングになったとして、メモリシステム１は、プロセッサ２１に、管理情報格納領域（フューズ領域とも呼ぶ）１１から管理情報１１ａを読み出して初期設定を行うフューズ処理を開始させ、フューズ処理が完了するまで待機する（Ｓ３）。すなわち、プロセッサ２１は、起動用の低周波発振器２７を動作させて低速クロックを発生させ、低速クロックでメモリインターフェース２３を動作させ、不揮発性メモリ１０の管理情報格納領域１１からメモリインターフェース２３を介して管理情報１１ａを読み出す。プロセッサ２１は、管理情報１１ａを用いて、種々の初期設定動作を行う。例えば、プロセッサ２１は、記憶回路２４における回路２４１にアクセスして、管理情報１１ａに含まれたタイミング情報群を回路２４１に格納することができる。また、プロセッサ２１は、管理情報１１ａに応じて、パワーセーブモード指定信号を生成して記憶回路２４における選択回路２４３へ供給することができる。
【００６８】
メモリシステム１は、プロセッサ２１によるフューズ処理が完了し（Ｓ４）、パワーダウンされている所定の電源領域に電源が供給される（電源ＯＫになる）と、電源制御回路２５にパワーアップ処理を開始させ、パワーアップ処理が完了するまで待機する（Ｓ５）。パワーアップ処理は、シャットダウン状態からアクティブ状態へ状態遷移させるための処理であり、シャットダウン状態からアクティブ状態への状態遷移と同義である。パワーアップ処理が開始すると、ステートマシン２５１は、シャットダウン状態からアクティブ状態への状態遷移を示すステート信号ＳＴＡＴＥを生成してデコード回路２５２へ供給する。デコード回路２５２は、ステート信号ＳＴＡＴＥをデコードしてパワーアップ信号φＰＵ及びウェイクアップ信号φＰＤ＿ＯＵＴをそれぞれアクティブレベルにする。これにより、所定のクリアパルスＣＬＲ及び／又はセットパルスＳＥＴがデコード回路２５２から生成回路２５３へ供給され、パワーアップ処理に対応した複数の電源制御信号が生成回路２５３から電源関連回路２６へ供給される。
【００６９】
メモリシステム１は、電源制御回路２５によるパワーアップ処理が完了し（Ｓ６）、起動処理時間が経過する（すなわち、ＥＮＤ  Ｔｉｍｅになる）と、アクティブ状態になったことをステートマシン２５１に通知し、ホストＨＡからパワーダウン要求を受けるまで待機する（Ｓ７）。
【００７０】
メモリシステム１は、ホストＨＡからパワーダウン要求を受けると（Ｓ８）、所定の電源領域に対してパワーダウン処理を行う（Ｓ９）。
【００７１】
図８は、パワーダウン処理に対するタイミング情報の例を示す図であり、例えば、パワーセーブモード「ＰＭ＿ＲＹ２」に対するタイミング情報群ＩＮＦ２＿ＲＹ２における各タイミング情報とパワーセーブモード「ＰＭ＿ＰＲＧ０」に対するタイミング情報群ＩＮＦ１＿ＰＲＧ０における各タイミング情報とが例示されている。例えば、パワーセーブモード指定信号＝ＰＭ＿ＲＹ２である場合、デコード回路２５２は、図８に示すようなタイミング情報群ＩＮＦ２＿ＲＹ２における複数のタイミング情報を記憶回路２４から互いに並行して受け、複数のタイミング情報に対するデコード処理を並行して行い、デコード結果を生成回路２５３へ並行して供給できる。生成回路２５３は、比較回路群２５２ａの比較結果に応じて、複数の電源制御機能に対応する複数の電源制御信号を生成する。生成回路２５３は、複数の電源制御信号を電源関連回路２６へ供給する。
【００７２】
すなわち、電源制御機能ＣＬＲ＿ＢＥ＿ＣＬＫ＿ＥＮのタイミング情報と電源制御機能ＣＬＲ＿ＦＥ＿ＣＬＫ＿ＥＮのタイミング情報とがそれぞれ「０」である（図８参照）ので、図９に示すＳＴＡＴＥ＝ＰＤ＿ＩＮであり且つＴＣＯＵＮＴ＝０である期間ＴＰ１に、クリアパルスＣＬＲ＿ＢＥ＿ＣＬＫ＿ＥＮとクリアパルスＣＬＲ＿ＦＥ＿ＣＬＫ＿ＥＮとが立ち上がり、それに応じて、電源制御信号ＢＥ＿ＣＬＫ＿ＥＮと電源制御信号ＦＥ＿ＣＬＫ＿ＥＮとがアクティブレベルからノンアクティブレベルへ遷移され電源関連回路２６へ供給される。図９は、パワーセーブモード「ＲＹ２」が指定された場合のパワーダウン処理を示す波形図である。なお、クロック生成回路２６２は、電源制御信号ＢＥ＿ＣＬＫ＿ＥＮがアクティブレベルにある期間にクロックＢＥ＿ＣＬＫを生成し、電源制御信号ＢＥ＿ＣＬＫ＿ＥＮがノンアクティブレベルにある期間にクロックＢＥ＿ＣＬＫの生成を停止する。クロック生成回路２６２は、電源制御信号ＦＥ＿ＣＬＫ＿ＥＮがアクティブレベルにある期間にクロックＦＥ＿ＣＬＫを生成し、電源制御信号ＦＥ＿ＣＬＫ＿ＥＮがノンアクティブレベルにある期間にクロックＦＥ＿ＣＬＫの生成を停止する。
【００７３】
電源制御機能ＳＥＴ＿ＶＡ２＿ＳＲＡＭ＿ＲＥＴのタイミング情報が「２」である（図８参照）ので、ＳＴＡＴＥ＝ＰＤ＿ＩＮであり且つＴＣＯＵＮＴ＝２である期間ＴＰ２に、セットパルスＳＥＴ＿ＶＡ２＿ＳＲＡＭ＿ＲＥＴが立ち上がり、それに応じて、電源制御信号ＶＡ２＿ＳＲＡＭ＿ＲＥＴがノンアクティブレベルからアクティブレベルへ遷移され電源関連回路２６へ供給される。なお、アナログＩＰ２６３は、電源制御信号ＶＡ２＿ＳＲＡＭ＿ＲＥＴがアクティブレベルにある期間にＳＲＡＭ用のＲＥＴ信号ＶＡ２＿ＳＲＡＭを生成し、電源制御信号ＶＡ２＿ＳＲＡＭ＿ＲＥＴがノンアクティブレベルにある期間にＳＲＡＭ用のＲＥＴ信号ＶＡ２＿ＳＲＡＭの生成を停止する。
【００７４】
電源制御機能ＳＥＴ＿ＶＡ２＿ＩＳＯのタイミング情報と電源制御機能ＳＥＴ＿ＯＥＺ＿ＣＴＬのタイミング情報とがそれぞれ「３」である（図８参照）ので、ＳＴＡＴＥ＝ＰＤ＿ＩＮであり且つＴＣＯＵＮＴ＝３である期間ＴＰ３に、セットパルスＳＥＴ＿ＶＡ２＿ＩＳＯとセットパルスＳＥＴ＿ＯＥＺ＿ＣＴＬとが立ち上がり、それに応じて、電源制御信号ＶＡ２＿ＩＳＯと電源制御信号ＯＥＺ＿ＣＴＬとがノンアクティブレベルからアクティブレベルへ遷移され電源関連回路２６へ供給される。なお、アナログＩＰ２６３は、電源制御信号ＶＡ２＿ＩＳＯがアクティブレベルにある期間にアイソレーション信号ＶＡ２を生成し、電源制御信号ＶＡ２＿ＩＳＯがノンアクティブレベルにある期間にアイソレーション信号ＶＡ２の生成を停止する。アナログＩＰ２６３は、電源制御信号ＯＥＺ＿ＣＴＬがアクティブレベルにある期間にコントロール信号ＯＥＺを生成し、電源制御信号ＯＥＺ＿ＣＴＬがノンアクティブレベルにある期間にコントロール信号ＯＥＺの生成を停止する。
【００７５】
電源制御機能ＣＬＲ＿ＶＡ２＿ＲＳＴ＿Ｘのタイミング情報と電源制御機能ＣＬＲ＿ＥＸＰＡＮＤ＿ＶＡ２＿ＲＳＴ＿Ｘのタイミング情報と電源制御機能ＣＬＲ＿ＶＡ２＿ＲＥＴＦＦ＿ＲＳＴ＿Ｘのタイミング情報と電源制御機能ＣＬＲ＿ＶＲＥＦ＿ＥＮのタイミング情報と電源制御機能ＣＬＲ＿ＮＯＳ＿ＥＮのタイミング情報と電源制御機能ＣＬＲ＿ＤＣＣ＿ＩＰ＿ＥＮのタイミング情報とが「４」である（図８参照）ので、ＳＴＡＴＥ＝ＰＤ＿ＩＮであり且つＴＣＯＵＮＴ＝４である期間ＴＰ４に、クリアパルスＣＬＲ＿ＶＡ２＿ＲＳＴ＿ＸとクリアパルスＣＬＲ＿ＥＸＰＡＮＤ＿ＶＡ２＿ＲＳＴ＿ＸとクリアパルスＣＬＲ＿ＶＡ２＿ＲＥＴＦＦ＿ＲＳＴ＿ＸとクリアパルスＣＬＲ＿ＶＲＥＦ＿ＥＮとクリアパルスＣＬＲ＿ＮＯＳ＿ＥＮとクリアパルスＣＬＲ＿ＤＣＣ＿ＩＰ＿ＥＮとが立ち上がり、それに応じて、電源制御信号ＶＡ２＿ＲＳＴ＿Ｘと電源制御信号ＥＸＰＡＮＤ＿ＶＡ２＿ＲＳＴ＿Ｘと電源制御信号ＶＡ２＿ＲＥＴＦＦ＿ＲＳＴ＿Ｘと電源制御信号ＶＲＥＦ＿ＥＮと電源制御信号ＮＯＳ＿ＥＮと電源制御信号ＤＣＣ＿ＩＰ＿ＥＮとがアクティブレベルからノンアクティブレベルへ遷移され電源関連回路２６へ供給される。
【００７６】
なお、リセット回路２６１は、電源制御信号ＶＡ２＿ＲＳＴ＿Ｘ，ＥＸＰＡＮＤ＿ＶＡ２＿ＲＳＴ＿Ｘ，ＶＡ２＿ＲＥＴＦＦ＿ＲＳＴ＿Ｘがアクティブレベルにある期間にリセット信号ＶＡ２＿ＲＳＴ，ＥＸＰＡＮＤ＿ＶＡ２＿ＲＳＴ，ＶＡ２＿ＲＥＴＦＦ＿ＲＳＴを生成し、電源制御信号ＶＡ２＿ＲＳＴ＿Ｘ，ＥＸＰＡＮＤ＿ＶＡ２＿ＲＳＴ＿Ｘ，ＶＡ２＿ＲＥＴＦＦ＿ＲＳＴ＿Ｘがノンアクティブレベルにある期間にリセット信号ＶＡ２＿ＲＳＴ，ＥＸＰＡＮＤ＿ＶＡ２＿ＲＳＴ，ＶＡ２＿ＲＥＴＦＦ＿ＲＳＴの生成を停止する。
【００７７】
電源制御機能ＳＥＴ＿ＶＡ２＿ＰＤＮ＿ＥＮのタイミング情報が「５」である（図８参照）ので、ＳＴＡＴＥ＝ＰＤ＿ＩＮであり且つＴＣＯＵＮＴ＝５である期間ＴＰ５に、セットパルスＳＥＴ＿ＶＡ２＿ＰＤＮ＿ＥＮが立ち上がり、それに応じて、電源制御信号ＶＡ２＿ＰＤＮ＿ＥＮがノンアクティブレベルからアクティブレベルへ遷移され電源関連回路２６へ供給される。なお、アナログＩＰ２６３は、電源制御信号ＶＡ２＿ＰＤＮ＿ＥＮがアクティブレベルにある期間にイネーブル信号ＶＡ２＿ＰＤＮ＿ＥＮを生成し、電源制御信号ＶＡ２＿ＰＤＮ＿ＥＮがノンアクティブレベルにある期間にイネーブル信号ＶＡ２＿ＰＤＮ＿ＥＮの生成を停止する。
【００７８】
電源制御機能ＣＬＲ＿ＶＡ２＿ＰＤＮ＿ＥＮのタイミング情報が「２２」である（図８参照）ので、ＳＴＡＴＥ＝ＰＤ＿ＩＮであり且つＴＣＯＵＮＴ＝２２である期間ＴＰ６に、クリアパルスＣＬＲ＿ＶＡ２＿ＰＤＮ＿ＥＮが立ち上がり、それに応じて、電源制御信号ＶＡ２＿ＰＤＮ＿ＥＮがアクティブレベルからノンアクティブレベルへ遷移され電源関連回路２６へ供給される。
【００７９】
なお、アイソレーション信号ＶＡ２、リセット信号ＶＡ２＿ＲＳＴ、電源制御信号ＶＡ２＿ＰＤＮ＿ＥＮの関係について、アイソレーション信号ＶＡ２がアクティブ(ＯＮ)にされてからリセット信号ＶＡ２＿ＲＳＴとリセット信号ＥＸＰＡＮＤ＿ＶＡ２＿ＲＳＴとがアサート(Ｌｏｗ)されて、最後に電源制御信号ＶＡ２＿ＰＤＮ＿ＥＮによりＶＡ２領域の電源が遮断される。
【００８０】
図９に示されるように、破線で囲ったパルスが並行して立ち上がり複数の電源制御機能が互いに並行して実行され得るので、パワーダウン処理が高速に実行され得る。
【００８１】
あるいは、例えば、パワーセーブモード指定信号＝ＰＭ＿ＰＲＧ０である場合、デコード回路２５２は、図８に示すようなタイミング情報群ＩＮＦ１＿ＰＲＧ０における複数のタイミング情報を記憶回路２４から互いに並行して受け、複数のタイミング情報に対するデコード処理を並行して行い、デコード結果を生成回路２５３へ並行して供給できる。生成回路２５３は、比較回路群２５２ａの比較結果に応じて、複数の電源制御機能に対応する複数の電源制御信号を生成する。生成回路２５３は、複数の電源制御信号を電源関連回路２６へ供給する。
【００８２】
すなわち、電源制御機能ＣＬＲ＿ＢＥ＿ＣＬＫ＿ＥＮのタイミング情報と電源制御機能ＣＬＲ＿ＦＥ＿ＣＬＫ＿ＥＮのタイミング情報とが「０」である（図８参照）ので、図１０に示すＳＴＡＴＥ＝ＰＤ＿ＩＮであり且つＴＣＯＵＮＴ＝０である期間ＴＰ１１に、クリアパルスＣＬＲ＿ＢＥ＿ＣＬＫ＿ＥＮとクリアパルスＣＬＲ＿ＦＥ＿ＣＬＫ＿ＥＮとが立ち上がり、それに応じて、電源制御信号ＢＥ＿ＣＬＫ＿ＥＮと電源制御信号ＦＥ＿ＣＬＫ＿ＥＮとがアクティブレベルからノンアクティブレベルへ遷移され電源関連回路２６へ供給される。図１０は、パワーセーブモード「ＰＭ＿ＰＲＧ０」が指定された場合のパワーダウン処理を示す波形図である。
【００８３】
電源制御機能ＣＬＲ＿ＶＡ２＿ＲＳＴ＿Ｘのタイミング情報が「１」である（図８参照）ので、ＳＴＡＴＥ＝ＰＤ＿ＩＮであり且つＴＣＯＵＮＴ＝１である期間ＴＰ１２に、クリアパルスＣＬＲ＿ＶＡ２＿ＲＳＴ＿Ｘが立ち上がり、それに応じて、電源制御信号ＶＡ２＿ＲＳＴ＿Ｘがアクティブレベルからノンアクティブレベルへ遷移され電源関連回路２６へ供給される。
【００８４】
電源制御機能ＣＬＲ＿ＮＯＳ＿ＥＮのタイミング情報が「２」である（図８参照）ので、ＳＴＡＴＥ＝ＰＤ＿ＩＮであり且つＴＣＯＵＮＴ＝２である期間ＴＰ１３に、クリアパルスＣＬＲ＿ＮＯＳ＿ＥＮが立ち上がり、それに応じて、電源制御信号ＮＯＳ＿ＥＮがアクティブレベルからノンアクティブレベルへ遷移され電源関連回路２６へ供給される。
【００８５】
電源制御機能ＣＬＲ＿ＶＲＥＦ＿ＥＮのタイミング情報が「４」である（図８参照）ので、ＳＴＡＴＥ＝ＰＤ＿ＩＮであり且つＴＣＯＵＮＴ＝４である期間ＴＰ１４に、クリアパルスＣＬＲ＿ＶＲＥＦ＿ＥＮが立ち上がり、それに応じて、電源制御信号ＶＲＥＦ＿ＥＮがアクティブレベルからノンアクティブレベルへ遷移され電源関連回路２６へ供給される。
【００８６】
電源制御機能ＳＥＴ＿ＶＡ２＿ＰＤＮ＿ＥＮのタイミング情報が「５」である（図８参照）ので、ＳＴＡＴＥ＝ＰＤ＿ＩＮであり且つＴＣＯＵＮＴ＝５である期間ＴＰ１５に、セットパルスＳＥＴ＿ＶＡ２＿ＰＤＮ＿ＥＮが立ち上がり、それに応じて、電源制御信号ＶＡ２＿ＰＤＮ＿ＥＮがノンアクティブレベルからアクティブレベルへ遷移され電源関連回路２６へ供給される。
【００８７】
電源制御機能ＳＥＴ＿ＶＡ２＿ＳＲＡＭ＿ＲＥＴのタイミング情報と電源制御機能ＰＬＳ＿ＶＡ２＿ＲＥＴＦＦ＿ＳＡＶＥのタイミング情報と電源制御機能ＳＥＴ＿ＶＡ２＿ＩＳＯのタイミング情報と電源制御機能ＳＥＴ＿ＯＥＺ＿ＣＴＬのタイミング情報と電源制御機能ＣＬＲ＿ＥＸＰＡＮＤ＿ＶＡ２＿ＲＳＴ＿Ｘのタイミング情報と電源制御機能ＣＬＲ＿ＶＡ２＿ＲＥＴＦＦ＿ＲＳＴ＿Ｘのタイミング情報と電源制御機能ＣＬＲ＿ＤＯＣ＿ＩＰ＿ＥＮのタイミング情報と電源制御機能ＣＬＲ＿ＶＡ２＿ＰＤＮ＿ＥＮのタイミング情報とが「５５」である（図８参照）ので、ＳＴＡＴＥ＝ＰＤ＿ＩＮであり且つＴＣＯＵＮＴ＝５５である期間ＴＰ１６に、セットパルスＳＥＴ＿ＶＡ２＿ＳＲＡＭ＿ＲＥＴとパルスＰＬＳ＿ＶＡ２＿ＲＥＴＦＦ＿ＳＡＶＥとセットパルスＳＥＴ＿ＶＡ２＿ＩＳＯとセットパルスＳＥＴ＿ＯＥＺ＿ＣＴＬとが立ち上がるとともに、クリアパルスＣＬＲ＿ＥＸＰＡＮＤ＿ＶＡ２＿ＲＳＴ＿ＸとクリアパルスＣＬＲ＿ＶＡ２＿ＲＥＴＦＦ＿ＲＳＴ＿ＸとクリアパルスＣＬＲ＿ＤＯＣ＿ＩＰ＿ＥＮとクリアパルスＣＬＲ＿ＶＡ２＿ＰＤＮ＿ＥＮとが立ち上がる。それに応じて、電源制御信号ＶＡ２＿ＳＲＡＭ＿ＲＥＴと電源制御信号ＶＡ２＿ＩＳＯと電源制御信号ＯＥＺ＿ＣＴＬとがノンアクティブレベルからアクティブレベルへ遷移され電源関連回路２６へ供給されるとともに、電源制御信号ＥＸＰＡＮＤ＿ＶＡ２＿ＲＳＴ＿Ｘと電源制御信号ＶＡ２＿ＲＥＴＦＦ＿ＲＳＴ＿Ｘと電源制御信号ＤＯＣ＿ＩＰ＿ＥＮと電源制御信号ＶＡ２＿ＰＤＮ＿ＥＮとがアクティブレベルからノンアクティブレベルへ遷移され電源関連回路２６へ供給される。
【００８８】
図１０に示されるように、破線で囲ったパルスが並行して立ち上がり複数の電源制御機能が互いに並行して実行され得るので、パワーダウン処理が高速に実行され得る。また、書き換え可能に設定されたタイミング情報群に応じて、図９と異なるパワーダウン処理が実行され得る。
【００８９】
図７に戻って、メモリシステム１は、記憶回路２４及び電源制御回路２５によるパワーダウン処理が完了すると（Ｓ１０）、パワーダウン状態になったことをステートマシン２５１に通知し、ホストＨＡからウェイクアップ要求を受けるまで待機する（Ｓ１１）。
【００９０】
メモリシステム１は、ホストＨＡからウェイクアップ要求を受けると（Ｓ１２）、ウェイクアップ処理を行う（Ｓ１３）。
【００９１】
図１１は、ウェイクアップ処理に対するタイミング情報の例を示す図であり、例えば、パワーセーブモード「ＰＭ＿ＲＹ２」に対するタイミング情報群ＩＮＦ２＿ＲＹ２における各タイミング情報とパワーセーブモード「ＰＭ＿ＰＲＧ０」に対するタイミング情報群ＩＮＦ２＿ＰＲＧ０における各タイミング情報とが例示されている。例えば、パワーセーブモード指定信号＝ＰＭ＿ＲＹ２である場合、デコード回路２５２は、図１１に示すようなタイミング情報群ＩＮＦ２＿ＲＹ２における複数のタイミング情報を記憶回路２４から互いに並行して受け、複数のタイミング情報に対するデコード処理を並行して行い、デコード結果を生成回路２５３へ並行して供給できる。生成回路２５３は、比較回路群２５２ａの比較結果に応じて、複数の電源制御機能に対応する複数の電源制御信号を生成する。生成回路２５３は、複数の電源制御信号を電源関連回路２６へ供給する。
【００９２】
すなわち、電源制御機能ＳＥＴ＿ＮＡＮＤ＿ＰＭＯＤＥのタイミング情報と電源制御機能ＳＥＴ＿ＳＲＡＭ１Ａ＿ＰＵＰ＿ＥＮのタイミング情報とが「０」である（図１１参照）ので、図１２に示すＳＴＡＴＥ＝ＰＤ＿ＯＵＴであり且つＴＣＯＵＮＴ＝０である期間ＴＰ２１に、セットパルスＳＥＴ＿ＮＡＮＤ＿ＰＭＯＤＥとセットパルスＳＥＴ＿ＳＲＡＭ１Ａ＿ＰＵＰ＿ＥＮとが立ち上がり、それに応じて、電源制御信号ＮＡＮＤ＿ＰＭＯＤＥと電源制御信号ＳＲＡＭ１Ａ＿ＰＵＰ＿ＥＮとがノンアクティブレベルからアクティブレベルへ遷移され電源関連回路２６へ供給される。図１２は、パワーセーブモード「ＰＭ＿ＲＹ２」が指定された場合のウェイクアップ処理を示す波形図である。なお、アナログＩＰ２６３は、電源制御信号ＮＡＮＤ＿ＰＭＯＤＥがアクティブレベルにある期間に制御信号ＮＡＮＤ＿ＰＭＯＤＥを生成し、電源制御信号ＮＡＮＤ＿ＰＭＯＤＥがノンアクティブレベルにある期間に制御信号ＮＡＮＤ＿ＰＭＯＤＥの生成を停止する。アナログＩＰ２６３は、電源制御信号ＳＲＡＭ１Ａ＿ＰＵＰ＿ＥＮがアクティブレベルにある期間にイネーブル信号ＳＲＡＭ１Ａ＿ＰＵＰを生成し、電源制御信号ＳＲＡＭ１Ａ＿ＰＵＰ＿ＥＮがノンアクティブレベルにある期間にイネーブル信号ＳＲＡＭ１Ａ＿ＰＵＰの生成を停止する。
【００９３】
電源制御機能ＣＬＲ＿ＣＲＯＳＣ＿ＡＳＹＮＣ＿ＣＬＲのタイミング情報が「１」である（図１１参照）ので、ＳＴＡＴＥ＝ＰＤ＿ＯＵＴであり且つＴＣＯＵＮＴ＝１である期間ＴＰ２２に、クリアパルスＣＬＲ＿ＣＲＯＳＣ＿ＡＳＹＮＣ＿ＣＬＲが立ち上がり、それに応じて、電源制御信号ＣＲＯＳＣ＿ＡＳＹＮＣ＿ＣＬＲがアクティブレベルからノンアクティブレベルへ遷移され電源関連回路２６へ供給される。なお、アナログＩＰ２６３は、電源制御信号ＣＲＯＳＣ＿ＡＳＹＮＣ＿ＣＬＲがアクティブレベルにある期間にクリア信号ＣＲＯＳＣ＿ＡＳＹＮＣを生成し、電源制御信号ＣＲＯＳＣ＿ＡＳＹＮＣ＿ＣＬＲがノンアクティブレベルにある期間にクリア信号ＣＲＯＳＣ＿ＡＳＹＮＣの生成を停止する。
【００９４】
電源制御機能ＳＥＴ＿ＤＯＳＣ＿ＥＮのタイミング情報と電源制御機能ＣＬＲ＿ＳＲＡＭ１Ａ＿ＰＵＰ＿ＥＮのタイミング情報とが「１３」である（図１１参照）ので、ＳＴＡＴＥ＝ＰＤ＿ＯＵＴであり且つＴＣＯＵＮＴ＝１３である期間ＴＰ２３に、セットパルスＳＥＴ＿ＤＯＳＣ＿ＥＮが立ち上がるとともに、クリアパルスＣＬＲ＿ＳＲＡＭ１Ａ＿ＰＵＰ＿ＥＮが立ち上がる。それに応じて、電源制御信号ＤＯＳＣ＿ＥＮがノンアクティブレベルからアクティブレベルへ遷移され電源関連回路２６へ供給されるとともに、電源制御信号ＳＲＡＭ１Ａ＿ＰＵＰ＿ＥＮがアクティブレベルからノンアクティブレベルへ遷移され電源関連回路２６へ供給される。なお、アナログＩＰ２６３は、電源制御信号ＤＯＳＣ＿ＥＮがアクティブレベルにある期間にイネーブル信号ＤＯＳＣを生成し、電源制御信号ＤＯＳＣ＿ＥＮがノンアクティブレベルにある期間にイネーブル信号ＤＯＳＣの生成を停止する。
【００９５】
電源制御機能ＣＬＲ＿ＳＲＡＭ１Ｂ＿ＰＵＰ＿ＥＮのタイミング情報が「１８」である（図１１参照）ので、ＳＴＡＴＥ＝ＰＤ＿ＯＵＴであり且つＴＣＯＵＮＴ＝１８である期間ＴＰ２４に、セットパルスＣＬＲ＿ＳＲＡＭ１Ｂ＿ＰＵＰ＿ＥＮが立ち上がり、それに応じて、電源制御信号ＳＲＡＭ１Ｂ＿ＰＵＰ＿ＥＮがノンアクティブレベルからアクティブレベルへ遷移され電源関連回路２６へ供給される。なお、アナログＩＰ２６３は、電源制御信号ＳＲＡＭ１Ｂ＿ＰＵＰ＿ＥＮがアクティブレベルにある期間にイネーブル信号ＳＲＡＭ１Ｂ＿ＰＵＰ＿ＥＮを生成し、電源制御信号ＳＲＡＭ１Ｂ＿ＰＵＰ＿ＥＮがノンアクティブレベルにある期間にイネーブル信号ＳＲＡＭ１Ｂ＿ＰＵＰ＿ＥＮの生成を停止する。
【００９６】
電源制御機能ＣＬＲ＿ＳＲＡＭ１Ｂ＿ＰＵＰ＿ＥＮのタイミング情報と電源制御機能ＳＥＴ＿ＳＲＡＭ２＿ＰＵＰ＿ＥＮのタイミング情報とが「３９」である（図１１参照）ので、ＳＴＡＴＥ＝ＰＤ＿ＯＵＴであり且つＴＣＯＵＮＴ＝３９である期間ＴＰ２５に、クリアパルスＣＬＲ＿ＳＲＡＭ１Ｂ＿ＰＵＰ＿ＥＮが立ち上がるとともに、セットパルスＳＥＴ＿ＳＲＡＭ２＿ＰＵＰ＿ＥＮが立ち上がる。それに応じて、電源制御信号ＳＲＡＭ１Ｂ＿ＰＵＰ＿ＥＮがアクティブレベルからノンアクティブレベルへ遷移され電源関連回路２６へ供給されるとともに、電源制御信号ＳＲＡＭ２＿ＰＵＰ＿ＥＮがノンアクティブレベルからアクティブレベルへ遷移され電源関連回路２６へ供給される。なお、アナログＩＰ２６３は、電源制御信号ＳＲＡＭ２＿ＰＵＰ＿ＥＮがアクティブレベルにある期間にイネーブル信号ＳＲＡＭ２＿ＰＵＰ＿ＥＮを生成し、電源制御信号ＳＲＡＭ２＿ＰＵＰ＿ＥＮがノンアクティブレベルにある期間にイネーブル信号ＳＲＡＭ２＿ＰＵＰ＿ＥＮの生成を停止する。
【００９７】
電源制御機能ＣＬＲ＿ＳＲＡＭ２＿ＰＵＰ＿ＥＮのタイミング情報が「６５」である（図１１参照）ので、ＳＴＡＴＥ＝ＰＤ＿ＯＵＴであり且つＴＣＯＵＮＴ＝６５である期間ＴＰ２６に、クリアパルスＣＬＲ＿ＳＲＡＭ２＿ＰＵＰ＿ＥＮが立ち上がり、それに応じて、電源制御信号ＳＲＡＭ２＿ＰＵＰ＿ＥＮがアクティブレベルからノンアクティブレベルへ遷移され電源関連回路２６へ供給される。
【００９８】
図９に示されるように、破線で囲ったパルスが並行して立ち上がり複数の電源制御機能が互いに並行して実行され得るので、ウェイクアップ処理が高速に実行され得る。
あるいは、例えば、パワーセーブモード指定信号＝ＰＭ＿ＰＲＧ０である場合、デコード回路２５２は、図１１に示すようなタイミング情報群ＩＮＦ１＿ＰＲＧ０における複数のタイミング情報を記憶回路２４から互いに並行して受け、複数のタイミング情報に対するデコード処理を並行して行い、デコード結果を生成回路２５３へ並行して供給できる。生成回路２５３は、比較回路群２５２ａの比較結果に応じて、複数の電源制御機能に対応する複数の電源制御信号を生成する。生成回路２５３は、複数の電源制御信号を電源関連回路２６へ供給する。
【００９９】
すなわち、電源制御機能ＳＥＴ＿ＮＡＮＤ＿ＰＭＯＤＥのタイミング情報と電源制御機能ＳＥＴ＿ＳＲＡＭ１Ａ＿ＰＵＰ＿ＥＮのタイミング情報とが「０」である（図１１参照）ので、図１３に示すＳＴＡＴＥ＝ＰＤ＿ＯＵＴであり且つＴＣＯＵＮＴ＝０である期間ＴＰ３１に、セットパルスＳＥＴ＿ＮＡＮＤ＿ＰＭＯＤＥとセットパルスＳＥＴ＿ＳＲＡＭ１Ａ＿ＰＵＰ＿ＥＮとが立ち上がり、それに応じて、電源制御信号ＮＡＮＤ＿ＰＭＯＤＥと電源制御信号ＳＲＡＭ１Ａ＿ＰＵＰ＿ＥＮとがノンアクティブレベルからアクティブレベルへ遷移され電源関連回路２６へ供給される。図１３は、パワーセーブモード「ＰＭ＿ＰＲＧ０」が指定された場合のウェイクアップ処理を示す波形図である。
【０１００】
電源制御機能ＣＬＲ＿ＣＲＯＳＣ＿ＡＳＹＮＣ＿ＣＬＲのタイミング情報が「１」である（図１１参照）ので、ＳＴＡＴＥ＝ＰＤ＿ＯＵＴであり且つＴＣＯＵＮＴ＝１である期間ＴＰ３２に、クリアパルスＣＬＲ＿ＣＲＯＳＣ＿ＡＳＹＮＣ＿ＣＬＲが立ち上がり、それに応じて、電源制御信号ＣＲＯＳＣ＿ＡＳＹＮＣ＿ＣＬＲがアクティブレベルからノンアクティブレベルへ遷移され電源関連回路２６へ供給される。
【０１０１】
電源制御機能ＣＬＲ＿ＳＲＡＭ１Ａ＿ＰＵＰ＿ＥＮのタイミング情報が「１３」である（図１１参照）ので、ＳＴＡＴＥ＝ＰＤ＿ＯＵＴであり且つＴＣＯＵＮＴ＝１３である期間ＴＰ３３に、クリアパルスＣＬＲ＿ＳＲＡＭ１Ａ＿ＰＵＰ＿ＥＮが立ち上がる。それに応じて、電源制御信号ＳＲＡＭ１Ａ＿ＰＵＰ＿ＥＮがアクティブレベルからノンアクティブレベルへ遷移され電源関連回路２６へ供給される。
【０１０２】
電源制御機能ＳＥＴ＿ＤＯＳＣ＿ＥＮのタイミング情報が「４４」である（図１１参照）ので、ＳＴＡＴＥ＝ＰＤ＿ＯＵＴであり且つＴＣＯＵＮＴ＝４４である期間ＴＰ３４に、セットパルスＳＥＴ＿ＤＯＳＣ＿ＥＮが立ち上がる。それに応じて、電源制御信号ＤＯＳＣ＿ＥＮがノンアクティブレベルからアクティブレベルへ遷移され電源関連回路２６へ供給される。
【０１０３】
電源制御機能ＣＬＲ＿ＳＲＡＭ１Ｂ＿ＰＵＰ＿ＥＮのタイミング情報が「５８」である（図１１参照）ので、ＳＴＡＴＥ＝ＰＤ＿ＯＵＴであり且つＴＣＯＵＮＴ＝５８である期間ＴＰ３５に、セットパルスＣＬＲ＿ＳＲＡＭ１Ｂ＿ＰＵＰ＿ＥＮが立ち上がり、それに応じて、電源制御信号ＳＲＡＭ１Ｂ＿ＰＵＰ＿ＥＮがノンアクティブレベルからアクティブレベルへ遷移され電源関連回路２６へ供給される。
【０１０４】
電源制御機能ＣＬＲ＿ＳＲＡＭ１Ｂ＿ＰＵＰ＿ＥＮのタイミング情報と電源制御機能ＳＥＴ＿ＳＲＡＭ２＿ＰＵＰ＿ＥＮのタイミング情報とが「７９」である（図１１参照）ので、ＳＴＡＴＥ＝ＰＤ＿ＯＵＴであり且つＴＣＯＵＮＴ＝７９である期間ＴＰ３６に、クリアパルスＣＬＲ＿ＳＲＡＭ１Ｂ＿ＰＵＰ＿ＥＮが立ち上がるとともに、セットパルスＳＥＴ＿ＳＲＡＭ２＿ＰＵＰ＿ＥＮが立ち上がる。それに応じて、電源制御信号ＳＲＡＭ１Ｂ＿ＰＵＰ＿ＥＮがアクティブレベルからノンアクティブレベルへ遷移され電源関連回路２６へ供給されるとともに、電源制御信号ＳＲＡＭ２＿ＰＵＰ＿ＥＮがノンアクティブレベルからアクティブレベルへ遷移され電源関連回路２６へ供給される。
【０１０５】
電源制御機能ＣＬＲ＿ＳＲＡＭ２＿ＰＵＰ＿ＥＮのタイミング情報が「１０５」であるので、ＳＴＡＴＥ＝ＰＤ＿ＯＵＴであり且つＴＣＯＵＮＴ＝１０５である期間ＴＰ３７に、クリアパルスＣＬＲ＿ＳＲＡＭ２＿ＰＵＰ＿ＥＮが立ち上がり、それに応じて、電源制御信号ＳＲＡＭ２＿ＰＵＰ＿ＥＮがアクティブレベルからノンアクティブレベルへ遷移され電源関連回路２６へ供給される。
【０１０６】
図１３に示されるように、破線で囲ったパルスが並行して立ち上がり複数の電源制御機能が互いに並行して実行され得るので、ウェイクアップ処理が高速に実行され得る。また、書き換え可能に設定されたタイミング情報群に応じて、図１２と異なるウェイクアップ処理が実行され得る。
【０１０７】
図７に戻って、メモリシステム１は、記憶回路２４及び電源制御回路２５によるウェイクアップ処理が完了すると（Ｓ１４）、アクティブ状態になったことをステートマシン２５１に通知し、ホストＨＡからパワーダウン要求を受けるまで待機する（Ｓ７）。
【０１０８】
以上のように、実施形態では、メモリシステム１において、ステートは電源状態に対応するように簡略化し、複数の電源制御機能に対応するタイミング情報群を設け、タイミング情報群を設定可能にする。これにより、ステートマシンの構成及び動作を簡略化でき、メモリシステムの動作の検証時間を容易に短縮できる。
【０１０９】
また、実施形態では、仕様変更によって電源制御機能の動作タイミングを変更する必要が生じた場合に、タイミング情報による設定で対応が可能なためハードウェアの変更を不要にすることができる。その結果、さまざまな仕様変更に対して柔軟にかつハードウェアを変更することなく対応でき、メモリシステム１の開発コストの増大を抑制できる。
【０１１０】
また、実施形態では、メモリシステム１において、記憶回路２４から並行して読み出される複数のタイミング情報に応じて、電源制御回路２５で複数の電源制御機能を並行して実行可能である。これにより、複数の電源制御機能を並行させることが困難なプロセッサによるソフトウェア的な実行に比べて、複数の電源制御機能の並行度を容易に向上でき、例えばパワーダウン処理やウェイクアップ処理を高速に実行できる。また、複数の電源制御機能をＲＯＭ及びＲＡＭを用いて行う必要があるプロセッサによるソフトウェア的な実行に比べて、動作させる回路の規模を限定できるので、消費電力を容易に低減できる。
【０１１１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１２】
１  メモリシステム、１０  不揮発性メモリ、２０  コントローラ、２４  記憶回路、２５  電源制御回路。
【図１】
2020038541.tif 000003
【図２】
2020038541.tif 000004
【図３】
2020038541.tif 000005
【図４】
2020038541.tif 000006
【図５】
2020038541.tif 000007
【図６】
2020038541.tif 000008
【図７】
2020038541.tif 000009
【図８】
2020038541.tif 000010
【図９】
2020038541.tif 000011
【図１０】
2020038541.tif 000012
【図１１】
2020038541.tif 000013
【図１２】
2020038541.tif 000014
【図１３】
2020038541.tif 000015