(57)【要約】      （修正有）【課題】低電力化が可能になる集積回路を提供する。【解決手段】集積回路１０において、アナログ信号をデジタル信号に変換するＡＤＣ１００（ａｎａｌｏｇ  ｔｏ  ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ）と、デジタル信号を処理するＤＳＰ２００（ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒ）とを備える。ＡＤＣ１００は、アナログ信号をデジタル信号に変換する過程において、電源キャパシタに電圧を充電し、電源を生成し、電源を介して、ＤＳＰ２００に電力を供給する。【選択図】図１
2020102832.tif 000002
【特許請求の範囲】
【請求項１】
集積回路において、
アナログ信号をデジタル信号に変換するＡＤＣ（ａｎａｌｏｇ  ｔｏ  ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ）と、
前記デジタル信号を処理するＤＳＰ（ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒ）と、を含み、
前記ＡＤＣは、
前記アナログ信号を前記デジタル信号に変換する過程において、電源を生成し、前記電源を介して、前記ＤＳＰに電力を供給する集積回路。
【請求項２】
前記ＡＤＣは、
前記過程において、電源キャパシタに電圧を充電し、前記電源を生成することを特徴とする請求項１に記載の集積回路。
【請求項３】
前記ＡＤＣは、
複数のキャパシタに連結される電圧をスイッチングし、前記デジタル信号のビットを決定し、
前記複数のキャパシタのうち少なくとも１つのキャパシタに連結される電圧を、第１基準電圧から第２基準電圧にスイッチングするとき、前記第１基準電圧から電源キャパシタを経て前記第２基準電圧にスイッチングするマルチレベルスイッチングを行い、
前記マルチレベルスイッチングを介して、前記電源キャパシタに電圧を充電し、前記電源を生成することを特徴とする請求項１に記載の集積回路。
【請求項４】
前記少なくとも１つのキャパシタは、
前記複数のキャパシタのうち最上位キャパシタ以外の少なくとも１つのキャパシタであることを特徴とする請求項３に記載の集積回路。
【請求項５】
前記ＡＤＣは、
前記電源キャパシタの電圧の大きさにより、前記マルチレベルスイッチングを制御し、前記ＤＳＰに供給される電力量を調節することを特徴とする請求項３に記載の集積回路。
【請求項６】
前記ＡＤＣは、外部電源から供給された電力に基づき、前記アナログ信号を前記デジタル信号に変換し、
前記ＤＳＰは、前記外部電源から電力を供給されず、前記ＡＤＣから供給された電力に基づき、前記デジタル信号を処理することを特徴とする請求項１に記載の集積回路。
【請求項７】
アナログ信号をデジタル信号に変換するＡＤＣ（ａｎａｌｏｇ  ｔｏ  ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ）において、
複数のキャパシタと、
複数のスイッチと、
前記複数のスイッチを介して、前記複数のキャパシタに連結される電圧をスイッチングし、前記デジタル信号のビットを決定するＳＡＲロジック（ｓｕｃｃｅｓｓｉｖｅ  ａｐｐｒｏｘｉｍａｔｉｏｎ  ｒｅｇｉｓｔｅｒ  ｌｏｇｉｃ）と、を含み、
前記ＳＡＲロジックは、
前記複数のキャパシタに前記アナログ信号を連結するサンプリングを行い、前記複数のキャパシタのうち最上位キャパシタを含む少なくとも１つのキャパシタをフローティングさせ、前記デジタル信号のＭＳＢ（ｍｏｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ）を決定するＡＤＣ。
【請求項８】
前記ＳＡＲロジックは、
前記少なくとも１つのキャパシタをフローティングさせ、前記複数のキャパシタのうち前記少なくとも１つのキャパシタ以外の他のキャパシタについては、第１基準電圧または第２基準電圧を連結し、前記デジタル信号のＭＳＢ（ｍｏｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ）を決定することを特徴とする請求項７に記載のＡＤＣ。
【請求項９】
前記ＳＡＲロジックは、
前記少なくとも１つのキャパシタをフローティングさせ、前記複数のキャパシタのうち前記少なくとも１つのキャパシタ以外の他のキャパシタについては、第１基準電圧及び第２基準電圧の中間電圧を連結し、前記デジタル信号のＭＳＢを決定することを特徴とする請求項７に記載のＡＤＣ。
【請求項１０】
電源キャパシタをさらに含み、
前記ＳＡＲロジックは、
前記複数のキャパシタのうち少なくとも１つのキャパシタに連結される電圧を、第１基準電圧から第２基準電圧にスイッチングするとき、前記第１基準電圧から前記電源キャパシタを経て前記第２基準電圧にスイッチングするマルチレベルスイッチングを行うことを特徴とする請求項７に記載のＡＤＣ。
【請求項１１】
前記ＳＡＲロジックは、
前記マルチレベルスイッチングを介して、前記電源キャパシタに電圧を充電し、電源を生成し、前記電源を介して、ＤＳＰ（ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒ）に電力を供給することを特徴とする請求項１０に記載のＡＤＣ。
【請求項１２】
前記電源キャパシタの電圧が、既設定の臨界値以上であるか否かということ、あるいは既設定の臨界値以下であるか否かということを判断する電源状態検出部をさらに含み、
前記ＳＡＲロジックは、
前記判断の結果により、前記マルチレベルスイッチングを制御し、前記ＤＳＰに供給される電力量を調節することを特徴とする請求項１１に記載のＡＤＣ。
【請求項１３】
前記ＳＡＲロジックは、
動作可能な時間領域を指定するクロック信号により、比較器の出力信号の変化を感知し、前記複数のスイッチを制御するための制御信号を生成することを特徴とする請求項７に記載のＡＤＣ。
【請求項１４】
センサシステムにおいて、
センサと、
外部電源と、
前記外部電源から供給された電力に基づき、前記センサによってセンシングされたアナログ信号をデジタル信号に変換するＡＤＣ（ａｎａｌｏｇ  ｔｏ  ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ）と、
前記デジタル信号を処理するＤＳＰ（ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒ）と、を含み、
前記ＡＤＣは、
前記アナログ信号を前記デジタル信号に変換する過程において、内部電源を生成し、前記内部電源を介して、前記ＤＳＰに電力を供給するセンサシステム。
【請求項１５】
前記ＡＤＣは、前記外部電源から電力を供給され、
前記ＤＳＰは、前記外部電源から電力を供給されず、前記ＡＤＣから供給された電力に基づき、前記デジタル信号を処理することを特徴とする請求項１４に記載のセンサシステム。
【請求項１６】
前記ＤＳＰは、
前記外部電源から電力を供給され、前記ＡＤＣ及び前記外部電源それぞれから供給された電力に基づき、前記デジタル信号を処理することを特徴とする請求項１４に記載のセンサシステム。
【請求項１７】
前記ＡＤＣは、
前記センサから電力を供給され、前記センサ及び前記外部電源それぞれから供給された電力に基づき、前記アナログ信号を前記デジタル信号に変換することを特徴とする請求項１４に記載のセンサシステム。
【請求項１８】
前記ＤＳＰは、
前記センサから電力を供給され、前記ＡＤＣ及び前記センサそれぞれから供給された電力に基づき、前記デジタル信号を処理することを特徴とする請求項１４に記載のセンサシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤＣ、集積回路及びセンサシステムに関する。
【背景技術】
【０００２】
集積回路（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）内ＡＤＣ（ａｎａｌｏｇ  ｔｏ  ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ）のようなアナログ回路においては、ノイズ強健性（ＳＮＲ：ｓｉｇｎａｌ  ｔｏ  ｎｏｉｓｅ  ｒａｔｉｏ（信号対雑音比））を高めるために、相対的に大きい供給電力が要求される。ＤＳＰ（ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒ）のようなデジタル回路においては、消費電力を減らすために、相対的に低い供給電力が要求される。ただし、集積回路内のアナログ回路及びデジタル回路それぞれに、互いに異なる大きさの電力を供給するためには、ＰＭＩＣ（ｐｏｗｅｒ  ｍａｎａｇｅｍｅｎｔ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）のような電源装置が必要であり、それにより、ＰＭＩＣにおいて、電圧変換による電力損失問題、またはＰＭＩＣが利用する外部インダクタやキャパシタによる面積増大問題が存在する。従って、集積回路内のアナログ回路及びデジタル回路それぞれに適する電力を、さらに効果的に供給するための方法が要求される。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、ＡＤＣ、集積回路及びセンサシステムを提供することである。本実施形態が解決しようとする技術的課題は、前述のような技術的課題に限定されるものではなく、以下の実施形態から、他の技術的課題が類推されるのである。
【課題を解決するための手段】
【０００４】
一側面により、集積回路は、アナログ信号をデジタル信号に変換するＡＤＣ（ａｎａｌｏｇ  ｔｏ  ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ）と、前記デジタル信号を処理するＤＳＰ（ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒ）と、を含み、前記ＡＤＣは、前記アナログ信号を前記デジタル信号に変換する過程において、電源（ｐｏｗｅｒ  ｓｏｕｒｃｅ）を生成し、前記電源を介して、前記ＤＳＰに電力（ｐｏｗｅｒ）を供給できる。
【０００５】
他の側面により、アナログ信号をデジタル信号に変換するＡＤＣは、複数のキャパシタと、複数のスイッチと、前記複数のスイッチを介して、前記複数のキャパシタに連結される電圧をスイッチングし、前記デジタル信号のビットを決定するＳＡＲロジック（ｓｕｃｃｅｓｓｉｖｅ  ａｐｐｒｏｘｉｍａｔｉｏｎ  ｒｅｇｉｓｔｅｒ  ｌｏｇｉｃ）と、を含み、前記ＳＡＲロジックは、前記複数のキャパシタに前記アナログ信号を連結するサンプリングを行い、前記複数のキャパシタのうち最上位キャパシタを含む少なくとも１つのキャパシタをフローティングさせ、前記デジタル信号のＭＳＢ（ｍｏｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ）を決定できる。
【０００６】
さらに他の側面により、センサシステムは、センサと、外部電源（ｅｘｔｅｒｎａｌ  ｐｏｗｅｒ  ｓｏｕｒｃｅ）と、前記外部電源から供給された電力に基づき、前記センサによってセンシングされたアナログ信号をデジタル信号に変換するＡＤＣと、及び前記デジタル信号を処理するＤＳＰと、を含み、前記ＡＤＣは、前記アナログ信号を前記デジタル信号に変換する過程において、内部電源（ｉｎｔｅｒｎａｌ  ｐｏｗｅｒ  ｓｏｕｒｃｅ）を生成し、前記内部電源を介して、前記ＤＳＰに電力を供給できる。
【発明の効果】
【０００７】
本実施形態によれば、ＡＤＣがアナログ信号をデジタル信号に変換する過程において、電源を生成し、該電源を介して、ＤＳＰに電力を供給する実施形態を開示しており、集積回路またはセンサシステムの低電力化が可能になる。また、該ＤＳＰは、該ＡＤＣによって供給された電力だけでも動作が可能であり、ＤＳＰに電力を供給するためのＰＭＩＣのような外部電源が必要ではないので、集積回路及びセンサシステムは、超小型機器に採用可能である。
【０００８】
また、本実施形態によれば、ＡＤＣは、マルチレベルスイッチングを具現し、スイッチングによる損失エネルギーを節減でき、ＳＡＲ（ｓｕｃｃｅｓｓｉｖｅ  ａｐｐｒｏｘｉｍａｔｉｏｎ  ｒｅｇｉｓｔｅｒ）ロジック内レジスタ構造を介して、ＳＡＲ具現時、トランジスタが占める面積及び電力消耗を低減させることができる。
【図面の簡単な説明】
【０００９】
【図１】一実施形態による集積回路を示す図である。
【図２】一実施形態によるＡＤＣを示す図である。
【図３】ＡＤＣがマルチレベルスイッチングを制御する実施形態を示す図である。
【図４Ａ】マルチレベルスイッチングによる損失エネルギー及びエネルギー伝達過程を示す図である。
【図４Ｂ】マルチレベルスイッチングによる損失エネルギー及びエネルギー伝達過程を示す図である。
【図５】一実施形態によるＳＡＲロジック内レジスタを示す図である。
【図６】他の実施形態によるＡＤＣを示す図である。
【図７】ＡＤＣがアナログ信号をデジタル信号に変換する方法を示す図である。
【図８】ＡＤＣが少なくとも１つのキャパシタをフローティングさせてデジタル信号のＭＳＢを決定する実施形態を示す図である。
【図９】ＡＤＣがマルチレベルスイッチングを介して、デジタル信号のビットを決定する実施形態を示す図である。
【図１０】一実施形態によるセンサシステムを示す図である。
【図１１】他の実施形態によるセンサシステムを示す図である。
【図１２】さらに他の実施形態によるセンサシステムを示す図である。
【発明を実施するための形態】
【００１０】
以下、添付された図面を参照しながら、例示のための実施形態について詳細に説明する。下記実施形態は、技術的内容を具体化させるためのものであり、権利範囲を制限したり限定したりするものではないということは言うまでもない。詳細な説明、及び実施形態から、当該技術分野の当業者が容易に類推できることは、権利範囲に属すると解釈される。
【００１１】
本明細書で使用される「構成される」または「含む」というような用語は、明細書上に記載された多くの構成要素、または多くの段階を必ずしもいずれも含むと解釈されるものではなく、そのうち、一部構成要素または一部段階は、含まれなかったり、追加的な構成要素または段階をさらに含んだりもすると解釈されなければならない。また、明細書に記載された「…部」、「モジュール」というような用語は、少なくとも１つの機能や動作を処理する単位を意味し、それは、ハードウェアまたはソフトウェアによって具現されるか、あるいはハードウェアとソフトウェアとの結合によっても具現される。
【００１２】
また、本明細書で使用される「第１」または「第２」というように、序数を含む用語は、多様な構成要素についての説明に使用できるが、そのような用語は、１つの構成要素を他の構成要素から区別する目的のみに使用される。
【００１３】
図１は、一実施形態による集積回路を示す図である。
【００１４】
集積回路（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）１０は、ＡＤＣ（ａｎａｌｏｇ  ｔｏ  ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ）１００及びＤＳＰ（ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒ）２００を含んでもよい。図１に図示された集積回路１０は、本実施形態と係わる構成要素だけが図示されている。従って、図１に図示された構成要素以外に、他の汎用的な構成要素がさらに含まれてもよいということは、本実施形態と係わる技術分野において当業者であるならば、理解できるであろう。例えば、集積回路１０は、ＰＬＬ（ｐｈａｓｅ  ｌｏｃｋ  ｌｏｏｐ）、ＭＣＵ（ｍｉｃｒｏ  ｃｏｎｔｒｏｌｌｅｒ  ｕｎｉｔ）、ＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）、ＡＰ（ａｐｐｌｉｃａｔｉｏｎ  ｐｒｏｃｅｓｓｏｒ）及びメモリを含んでもよいが、それらに制限されるものではない。
【００１５】
ＡＤＣ１００は、アナログ信号をデジタル信号に変換できる。例えば、ＡＤＣ１００は、逐次比較型ＡＤＣ（ｓｕｃｃｅｓｓｉｖｅ  ａｐｐｒｏｘｉｍａｔｉｏｎ  ＡＤＣ）であり、二進探索方式を介して入力されるアナログ信号に対する量子化を行い、デジタル信号を出力できる。
【００１６】
ＡＤＣ１００は、アナログ信号をデジタル信号に変換する過程において、電源（ｐｏｗｅｒ  ｓｏｕｒｃｅ）を生成でき、生成された電源を介して、ＤＳＰ２００に電力（ｐｏｗｅｒ）を供給できる。ＡＤＣ１００は、外部電源から供給される電力を介して、アナログ信号をデジタル信号に変換でき、そのような変換過程において、ＤＳＰ２００に電力を供給するための電源を生成できる。具体的には、ＡＤＣ１００は、アナログ信号をデジタル信号に変換する過程において、キャパシタに電圧を充電し、電源を生成できる。
【００１７】
ＤＳＰ２００は、ＡＤＣ１００から出力されるデジタル信号を処理できる。ＤＳＰ２００は、ＡＤＣ１００から供給される電力を利用し、デジタル信号を処理できる。ＤＳＰ２００は、外部電源から別途に電力を供給されず、ＡＤＣ１００から供給される電力のみを利用し、デジタル信号を処理できる。
【００１８】
集積回路１０内において、ＡＤＣ１００のようなアナログ回路においては、ノイズ強健性（ＳＮＲ：ｓｉｇｎａｌ  ｔｏ  ｎｏｉｓｅ  ｒａｔｉｏ）を高めるために、相対的に大きい供給電力が要求され、ＤＳＰ２００のようなデジタル回路においては、消費電力を減らすために、相対的に低い供給電力が要求される。特に、ＤＳＰ２００は、低電力動作のために、低電圧が必要であり、電圧の変動（ｆｌｕｃｔｕａｔｉｏｎ）に性能が影響を受けないデジタル信号体系の動作回路である、ＤＳＰ２００は、ＡＤＣ１００によって供給された電力でも動作が可能である。従って、外部電源からＤＳＰ２００に供給するための電力を生成しなくてもよいので、集積回路１０は、低電力化が可能であり、低発熱効果または期待寿命増進効果も示すことができる。
【００１９】
また、ＤＳＰ２００は、ＡＤＣ１００によって供給された電力だけでも動作が可能である。このため、ＤＳＰ２００に電力を供給するためのＰＭＩＣ（ｐｏｗｅｒ  ｍａｎａｇｅｍｅｎｔ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）のような外部電源が必要ではないく、集積回路１０は、超小型機器に採用される。例えば、集積回路１０は、超小型の温度センサ、湿度センサまたは距離探知センサのようなＩｏＴ（ｉｎｔｅｒｎｅｔ  ｏｆ  ｔｈｉｎｇｓ）型超小型機器にも採用され、集積回路１０は、補聴器、角膜ディスプレイのような超小型ウェアラブルデバイスにも採用され、集積回路１０は、脳波または生体信号を感知する挿入可能センサ（ｉｍｐｌａｎｔａｂｌｅ  ｓｅｎｓｏｒ）にも採用されるが、それに制限されるものではない。
【００２０】
図２は、一実施形態によるＡＤＣを示す。
【００２１】
ＡＤＣ１００は、逐次比較型ＡＤＣ（ｓｕｃｃｅｓｓｉｖｅ  ａｐｐｒｏｘｉｍａｔｉｏｎ  ＡＤＣ）であり、入力信号であるアナログ信号を、細分化された基準電圧と比較し、ＭＳＢ（ｍｏｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ）からＬＳＢ（ｌｅａｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ）まで、順次にデジタル信号のビットを決定できる。ＡＤＣ１００は、複数のキャパシタ１１０、複数のスイッチ１２０、比較器１３０、ＳＡＲロジック（ｓｕｃｃｅｓｓｉｖｅ  ａｐｐｒｏｘｉｍａｔｉｏｎ  ｒｅｇｉｓｔｅｒ  ｌｏｇｉｃ）１４０及び電源キャパシタ１５０を含んでもよい。
【００２２】
ＳＡＲロジック１４０は、ＡＤＣ１００内の回路全般を制御でき、複数のスイッチ１２０を介して、複数のキャパシタ１１０に連結される電圧をスイッチングし、デジタル信号のビットを決定できる。具体的には、ＳＡＲロジック１４０は、複数のキャパシタ１１０に連結される電圧を順次にスイッチングし、デジタル信号のＭＳＢからＬＳＢまで順次に決定できる。
【００２３】
ＳＡＲロジック１４０は、複数のスイッチ１２０のうち少なくとも１つのスイッチを介して、複数のキャパシタ１１０のうち少なくとも１つのキャパシタに連結される電圧をスイッチングするとき、電源キャパシタ１５０を経るように電圧をスイッチングするマルチレベルスイッチングを行うことができる。具体的には、ＳＡＲロジック１４０は、複数のキャパシタ１１０のうち少なくとも１つのキャパシタに連結される電圧を、第１基準電圧から第２基準電圧にスイッチングするとき、第１基準電圧から電源キャパシタ１５０を経て、第２基準電圧にスイッチングするマルチレベルスイッチングを行うことができる。
【００２４】
図２で、説明の便宜上、電源キャパシタ１５０が１つのキャパシタを含むように図示されているが、電源キャパシタ１５０は、２以上のキャパシタでも構成される。例えば、電源キャパシタ１５０が２個のキャパシタで構成される場合、ＳＡＲロジック１４０は、少なくとも１つのキャパシタに連結される電圧をスイッチングするとき、電源キャパシタ１５０内の第１キャパシタ及び第２キャパシタを連続的に経るように電圧をスイッチングするマルチレベルスイッチングを行うことができる。
【００２５】
図３は、ＡＤＣがマルチレベルスイッチングを制御する実施形態を示す。
【００２６】
ＡＤＣ１００は、デジタル信号のｎ番目ビットを決定するために、複数のスイッチ１２０のうち第１スイッチ１２２を制御し、複数のキャパシタ１１０のうち第１キャパシタ１１２に連結された電圧を、第１基準電圧から第２基準電圧にスイッチングできる。例えば、ＡＤＣ１００は、第１キャパシタ１１２に連結された電圧を０［ｖ］から１［ｖ］にスイッチングするか、あるいは０［ｖ］から１［ｖ］にスイッチングできる。その場合、ＡＤＣ１００は、図３に図示されているように、第１キャパシタ１１２に連結された電圧が、第１基準電圧から第２基準電圧に直にスイッチングされるように制御せず、中間に、電源キャパシタ１５０を経てスイッチングされるように制御できる。言い換えれば、ＡＤＣ１００は、第１キャパシタ１１２の一端が、第１基準電圧、電源キャパシタ１５０の一端、及び第２基準電圧に順次に連結されるように、第１スイッチ１２２を制御できる。
【００２７】
反対に、ＡＤＣ１００は、第１キャパシタ１１２に連結された電圧を、第２基準電圧から第１基準電圧にスイッチングする場合、第２基準電圧から電源キャパシタ１５０を経て、第２基準電圧にスイッチングできる。
【００２８】
図３においては、説明の便宜上、電源キャパシタ１５０が１つのキャパシタを含むように図示されているが、それに制限されるものではない。例えば、電源キャパシタ１５０が、第１キャパシタ及び第２キャパシタによって構成される場合、ＡＤＣ１００は、第１キャパシタ１１２の一端が、第１基準電圧、第１キャパシタの一端、第２キャパシタ一端、及び第２基準電圧に順次に連結されるようにスイッチを制御できる。
【００２９】
再び図２を参照すれば、ＳＡＲロジック１４０は、複数のスイッチ１２０のうち少なくとも１つのスイッチを介して、マルチレベルスイッチングを行うことができ、該マルチレベルスイッチングを介して、電源キャパシタ１５０に電圧を充電し、外部に電力供給が可能な電源を生成できる。具体的には、マルチレベルスイッチング過程において、複数のキャパシタ１１０のうち少なくとも１つのキャパシタが、電源キャパシタ１５０と連結され、複数のキャパシタ１１０のうち少なくとも１つのキャパシタの一部エネルギーまたは一部電圧が、電源キャパシタ１５０にも保存される。
【００３０】
また、マルチレベルスイッチングの結果、スイッチングによる損失エネルギーが節減される。言い換えれば、複数のキャパシタ１１０に連結された電圧が、第１基準電圧から第２基準電圧に直にスイッチングされることによる損失エネルギーよりも、電源キャパシタ１５０を経るマルチレベルスイッチングによる損失エネルギーの方がさらに少ない。
【００３１】
図４Ａ及び図４Ｂは、マルチレベルスイッチングによる損失エネルギー及びエネルギー伝達過程を示す。
【００３２】
図４Ａ及び図４Ｂでは、説明の便宜のために、複数のキャパシタ１１０は、キャパシタンスＣ１値を有するＣ１キャパシタにもモデリングされ、電源キャパシタ１５０は、キャパシタンスＣ２値を有するＣ２キャパシタにもモデリングされる。また、図４Ａ及び図４Ｂにおいては、第１基準電圧は、０［ｖ］であり、第２基準電圧は、Ｖ［ｖ］であると仮定し、Ｃ１値よりＣ２値が大きいと仮定する。また、Ｃ２キャパシタは、あらかじめ０．５Ｖ［ｖ］が充電されていると仮定する。言い換えれば、Ｃ２キャパシタには、０．２５ＣＶ２のエネルギーが保存されていると仮定する。
【００３３】
まず、図４Ａのリセット（ｒｅｓｅｔ）段階において、Ｃ１キャパシタは、第１基準電圧である０にも連結される。
【００３４】
次に、図４Ａの送信（ｔｒａｎｓｆｅｒ）段階において、Ｃ１キャパシタは、Ｃ２キャパシタにも連結される。このとき、既保存のＣ２キャパシタのエネルギーである０．２５ＣＶ２のうち半分である０．１２５ＣＶ２は、Ｃ１キャパシタにも保存され、残り０．１２５ＣＶ２は、スイッチングによる損失エネルギーとして消耗される。
【００３５】
次に、図４Ｂの充電（ｃｈａｒｇｅ）段階において、Ｃ１キャパシタは、第２基準電圧であるＶにも連結される。このとき、第２基準電圧から供給される０．５ＣＶ２のエネルギーのうち０．３７５ＣＶ２は、Ｃ１キャパシタに保存され、残り０．１２５ＣＶ２は、スイッチングによる損失エネルギーとして消耗される。
【００３６】
次に、図４Ｂの保存（ｓｔｏｒｅ）段階において、Ｃ１キャパシタは、Ｃ２キャパシタにも連結される。このとき、既保存のＣ２キャパシタのエネルギーである０．３７５ＣＶ２のうち０．２５ＣＶ２は、Ｃ２キャパシタに保存され、残り０．１２５ＣＶ２は、スイッチングによる損失エネルギーとして消耗される。
【００３７】
最後に、図４Ｂの放電（ｄｉｓｃｈａｒｇｅ）段階において、Ｃ１キャパシタは、第１基準電圧である０にも連結される。このとき、既保存のＣ１キャパシタのエネルギーである０．１２５ＣＶ２がスイッチングによる損失エネルギーとして消耗される。
【００３８】
従って、複数のキャパシタ１１０がモデリングされたＣ１キャパシタに連結される電圧を、第１基準電圧からＣ２キャパシタを経て第２基準電圧にマルチレベルスイッチングする結果による損失エネルギーは、０．２５ＣＶ２であるので、既存の第１基準電圧から第２基準電圧に直にスイッチングする結果による損失エネルギーである０．５ＣＶ２に比べ、損失エネルギーを半分に低減させることができる。また、マルチレベルスイッチング結果、電源キャパシタ１５０がモデリングされたＣ２キャパシタには、０．２５ＣＶ２のエネルギーが保存されるので、Ｃ２キャパシタ内に保存されたエネルギーを介して、外部に電力を供給できる。
【００３９】
再び図２を参照すれば、ＳＡＲロジック１４０は、比較器１３０の出力信号に基づき、デジタル信号のビットを決定できる。また、ＳＡＲロジック１４０は、比較器１３０の出力信号に基づき、デジタル信号の他の下位ビットを決定するために、複数のスイッチ１２０を制御できる。具体的には、ＳＡＲロジック１４０は、動作可能な時間領域を指定するクロック信号（ｃｌｏｃｋ  ｓｉｇｎａｌ）により、比較器１３０の出力信号の変化を感知し、複数のスイッチ１２０を制御するための制御信号を生成できる。
【００４０】
図５は、一実施形態によるＳＡＲロジック内レジスタを示す。
【００４１】
ＳＡＲロジック１４０は、図５のレジスタ１４５を含んでもよい。
【００４２】
レジスタ１４５は、動作可能な時間領域を指定するクロック信号ＵＰＤ＿ＣＬＫにより、比較器１３０の出力信号ＣＯＭＰ＿ＯＵＴＰ及びＣＯＭＰ＿ＯＵＴＮの変化を感知し、複数のスイッチ１２０を制御するための制御信号ＣＴＲＮＰ及びＣＴＲＰＰを生成できる。例えば、レジスタ１４５は、クロック信号ＵＰＤ＿ＣＬＫが指定する動作可能な時間領域内において、出力信号ＣＯＭＰ＿ＯＵＴＰが０から１に変化し、出力信号ＣＯＭＰ＿ＯＵＴＮが０に維持されることを検出でき、結果として、制御信号ＣＴＲＮＰ及びＣＴＲＰＰを生成できる。
【００４３】
レジスタ１４５は、既存のＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ−ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デジタルロジックを利用するレジスタに比べ、相対的に少ないトランジスタ個数で構成され、ＳＡＲ具現時、トランジスタが占める面積及び電力消耗を節減できる。
【００４４】
図６は、他の実施形態によるＡＤＣを示す。
【００４５】
ＡＤＣ１００は、図２の複数のキャパシタ１１０、複数のスイッチ１２０、比較器１３０、ＳＡＲロジック１４０及び電源キャパシタ１５０を含み、電源状態検出部１６０をさらに含んでもよい。
【００４６】
電源状態検出部１６０は、電源キャパシタ１５０の状態を検出できる。具体的には、電源状態検出部１６０は、電源キャパシタ１５０の電圧が、既設定の臨界値以上であるか否かということを判断できる。または、電源状態検出部１６０は、電源キャパシタ１５０の電圧が、既設定の臨界値以下であるか否かということを判断できる。
【００４７】
ＳＡＲロジック１４０は、電源状態検出部１６０による検出結果により、電源キャパシタ１５０が外部に供給する電力量を調節できる。具体的には、ＳＡＲロジック１４０は、電源キャパシタ１５０の電圧の大きさにより、マルチレベルスイッチングを制御し、電源キャパシタ１５０が外部に供給する電力量を調節できる。
【００４８】
一例により、電源キャパシタ１５０の電圧が既設定の臨界値以上である場合、ＳＡＲロジック１４０は、マルチレベルスイッチングを行うスイッチのうち一部のスイッチについてのみ、マルチレベルスイッチングを行うように制御できる。例えば、ＳＡＲロジック１４０は、図４Ａ及び図４Ｂのように、マルチレベルスイッチングを行うスイッチのうち一部のスイッチについては、図４Ｂの保存（ｓｔｏｒｅ）段階を省略するように制御できる。それにより、電源キャパシタ１５０の電圧は、低下し、外部に供給される電力量が減る。他の例により、電源キャパシタ１５０の電圧が既設定の臨界値以下である場合、ＳＡＲロジック１４０は、マルチレベルスイッチングを行うスイッチのうち一部スイッチについてのみマルチレベルスイッチングを行うように制御できる。例えば、ＳＡＲロジック１４０は、図４Ａ及び図４Ｂのように、マルチレベルスイッチングを行うスイッチのうち一部のスイッチについては、図４Ａの送信（ｔｒａｎｓｆｅｒ）段階を省略するように制御できる。それにより、電源キャパシタ１５０の電圧は、上昇し、外部に供給される電力量が増える。
【００４９】
例えば、電源状態検出部１６０は、図６の回路１６５によっても構成される。回路１６５は、Ｄフリップフロップ（Ｄ−ｆｌｉｐ  ｆｌｏｐ）及びインバータなどによっても構成され、クロック信号ＣＬＫ、周期的に発生する駆動信号ＣＨＫ、及び電源キャパシタ１５０の電圧ＶＤＤＭに基づき、電源キャパシタ１５０の電圧ＶＤＤＭと、既設定の臨界値との比較結果である信号Ｆｌａｇを生成できる。
【００５０】
図７は、ＡＤＣがアナログ信号をデジタル信号に変換する方法を示す。
【００５１】
図７に図示された方法は、図２ないし図６のＡＤＣ１００の各構成要素によっても遂行され、重複する説明については、省略する。
【００５２】
段階Ｓ７１０において、ＡＤＣ１００は、入力信号に対するサンプリングを行う。具体的には、ＡＤＣ１００は、複数のキャパシタ１１０それぞれに対して、アナログ信号である入力信号を連結し、複数のキャパシタ１１０それぞれに対して、入力信号を印加できる。
【００５３】
段階Ｓ７２０において、ＡＤＣ１００は、複数のキャパシタ１１０において最上位キャパシタを含む少なくとも１つのキャパシタをフローティングさせ、デジタル信号のＭＳＢを決定できる。一例により、Ｓ７１０において、複数のキャパシタ１１０それぞれは、入力信号にも連結される、次に、ＡＤＣ１００は、最上位キャパシタを含む少なくとも１つのキャパシタをフローティングさせ、残りキャパシタについては、第１基準電圧または第２基準電圧に連結し、デジタル信号のＭＳＢを決定できる。他の例により、Ｓ７１０において、複数のキャパシタ１１０それぞれは、入力信号にも連結される、次に、ＡＤＣ１００は、最上位キャパシタを含む少なくとも１つのキャパシタをフローティングさせ、残りキャパシタについては、第１基準電圧及び第２基準電圧の中間電圧に連結し、デジタル信号のＭＳＢを決定できる。
【００５４】
従って、ＡＤＣ１００は、デジタル信号のＭＳＢを決定する過程において、最上位キャパシタを含む少なくとも１つのキャパシタについては、スイッチングを行わないので、少なくとも１つのキャパシタに対するスイッチングによる損失エネルギーを節減できる。
【００５５】
図８は、ＡＤＣが少なくとも１つのキャパシタをフローティングさせ、デジタル信号のＭＳＢを決定する実施形態を示す。
【００５６】
図８においては、説明の便宜のために、ＡＤＣ１０１の複数のキャパシタ１１５が、キャパシタンス値８Ｃを有する８Ｃキャパシタ、キャパシタンス値４Ｃを有する４Ｃキャパシタ、キャパシタンス値２Ｃを有する２Ｃキャパシタ、キャパシタンス値Ｃを有する２個のＣキャパシタを含むように図示されているが、これらに制限されるものではない。
【００５７】
まず、図８の上段実施形態について述べれば、ＡＤＣ１０１は、複数のキャパシタ１１５それぞれに対して入力信号を連結し、入力信号に対するサンプリングを行うことができる。
【００５８】
次に、図８の下段実施形態について述べれば、ＡＤＣ１０１は、複数のキャパシタ１１５のうち最上位キャパシタを含む少なくとも１つのキャパシタをフローティングさせ、デジタル信号のＭＳＢを決定できる。具体的には、ＡＤＣ１０１は、総５個のキャパシタのうち、８Ｃキャパシタ、４Ｃキャパシタ及び２Ｃキャパシタをフローティングさせ、残り２個のＣキャパシタに、第１基準電圧及び第２基準電圧のそれぞれを連結できる。その結果、ＡＤＣ１０１は、比較器１３２を介して、第１基準電圧の１／２と、入力信号との比較を行い、デジタル信号のＭＳＢを決定できる。
【００５９】
他の実施形態により、ＡＤＣ１０１は、総５個のキャパシタのうち、８Ｃキャパシタ、４Ｃキャパシタ及び２Ｃキャパシタをフローティングさせ、残り２個のＣキャパシタに、第１基準電圧及び第２基準電圧の中間電圧を連結できる。例えば、ＡＤＣ１０１は、残り２個のＣキャパシタに、１［ｖ］である第１基準電圧、及び０［ｖ］である第２基準電圧の中間電圧である０．５［ｖ］を連結できる。その結果、ＡＤＣ１０１は、比較器１３２を介して、第１基準電圧の１／２と、入力信号との比較を行い、デジタル信号のＭＳＢを決定できる。
【００６０】
再び図７を参照すれば、段階Ｓ７３０において、ＡＤＣ１００は、マルチレベルスイッチングを介して、デジタル信号の残りビットを順次に決定できる。言い換えれば、Ｓ７２０において、デジタル信号のＭＳＢを決定した後、ＡＤＣ１００は、デジタル信号の残りビットを決定するスイッチング過程において、マルチレベルスイッチングを行うことができる。例えば、ＡＤＣ１００は、デジタル信号の残りビットを決定する過程において、複数のキャパシタのうち少なくとも１つのキャパシタに連結される電圧を、第１基準電圧から第２基準電圧にスイッチングする場合、第１基準電圧から電源キャパシタを経て第２基準電圧にスイッチングするマルチレベルスイッチングを行うことができる。
【００６１】
従って、ＡＤＣ１００は、デジタル信号のビットを決定する過程において、マルチレベルスイッチングを介して、電源キャパシタの電圧を充電し、電源を生成でき、スイッチングによる損失エネルギーを節減できる。また、Ｓ７３０において、ＡＤＣ１００は、Ｓ７２０でフローティングされたキャパシタに対し、第１基準電圧または第２基準電圧を連結するスイッチングを行うが、従来の電圧を変更するスイッチングに比べ、スイッチングによる損失エネルギーを節減させることができる。例えば、ＭＳＢを決定するキャパシタに連結される電圧が、第１基準電圧から第２基準電圧に変更するスイッチングに比べ、ＭＳＢを決定するキャパシタがフローティングされた状態で、第２基準電圧を連結するスイッチングの方がエネルギー消耗はさらに少ない。
【００６２】
図９は、ＡＤＣがマルチレベルスイッチングを介して、デジタル信号のビットを決定する実施形態を示す。
【００６３】
図９においては、説明の便宜のために、ＡＤＣ１０２の複数のキャパシタ１１７が、キャパシタンス値８Ｃを有する８Ｃキャパシタ、キャパシタンス値４Ｃを有する４Ｃキャパシタ、キャパシタンス値２Ｃを有する２Ｃキャパシタ、キャパシタンス値Ｃを有する２個のＣキャパシタを含むように図示されているが、これらに制限されるものではない。
【００６４】
まず、図９の上段に示す実施形態について述べれば、ＡＤＣ１０２は、図８のように、複数のキャパシタ１１７のうち、最上位キャパシタを含む少なくとも１つのキャパシタをフローティングさせ、デジタル信号のＭＳＢを決定できる。具体的には、ＡＤＣ１０２は、総５個のキャパシタのうち、８Ｃキャパシタ、４Ｃキャパシタ及び２Ｃキャパシタをフローティングさせ、残り２個のＣキャパシタに、第１基準電圧及び第２基準電圧それぞれを連結できる。
【００６５】
ＡＤＣ１０２は、デジタル信号のＭＳＢを決定した後、ＡＤＣ１０２は、ＭＳＢ以下のビットを順次に決定できる。言い換えれば、ＡＤＣ１０２は、５個のキャパシタに対応する５個の複数のスイッチを制御し、デジタル信号のＭＳＢ以下のビットを順次に決定できる。
【００６６】
図９の下段実施形態を参照すれば、ＡＤＣ１０２は、ＭＳＢの次のビットを決定するために、フローティングされた８Ｃキャパシタに、第２基準電圧を連結させ、フローティングされた４Ｃキャパシタに、第１基準電圧を連結させることができ、フローティングされた２Ｃキャパシタに、第２基準電圧を連結させることができ、Ｃキャパシタに連結された電圧を、第１基準電圧から第２基準電圧にスイッチングでき、Ｃキャパシタに連結された第２基準電圧を維持させることができる。このとき、ＡＤＣ１０２は、Ｃキャパシタに連結された電圧を、第１基準電圧から第２基準電圧にスイッチングする過程において、電源キャパシタ１５２を経るように、マルチレベルスイッチングを行うことができる。言い換えれば、ＡＤＣ１０２は、Ｃキャパシタの一端が、第１基準電圧、電源キャパシタ１５２の一端、及び第２基準電圧に順次に連結されるように、スイッチを制御できる。その結果、ＡＤＣ１０２は、比較器１３４を介して、第１基準電圧の１／４と、入力信号との比較を行い、デジタル信号のＭＳＢの次のビットを決定できる。
【００６７】
従って、ＡＤＣ１０２は、ＬＳＢを決定するまで、複数のスイッチを制御でき、マルチレベルスイッチングを行うことができる。また、ＡＤＣ１０２は、マルチレベルスイッチングを行うスイッチの個数を調節し、スイッチングによる損失エネルギーを調節できる。図９においては、マルチレベルスイッチングを行うスイッチが下位３ビットに該当するキャパシタに係わるスイッチとして図示されているが、それに制限されて解釈されるものではない。例えば、ＡＤＣ１０２内の複数のキャパシタが、１２個のキャパシタによって構成された場合、ＭＳＢに対応する最上位キャパシタの次の３個のキャパシタについてのみ、マルチレベルスイッチングを制御できる。
【００６８】
図１０は、一実施形態によるセンサシステムを示す。
【００６９】
センサシステム１は、センサ３０５、ＡＤＣ１０５、ＤＳＰ２０５及び外部電源４０５を含んでもよい。図１０に図示されたセンサシステム１は、本実施形態と係わる構成要素だけが図示されている。従って、図１０に図示された構成要素以外に、他の汎用的な構成要素がさらに含まれてもよいということは、本実施形態と係わる技術分野において当業者であるならば、理解できるであろう。
【００７０】
図１０のＡＤＣ１０５は、図１ないし図７のＡＤＣ１００、図８及び図９のＡＤＣ１０１，１０２に係わる内容を含むが、重複する内容については、説明を省略する。また、図１０のＤＳＰ２０５は、図１のＤＳＰ２００に係わる内容を含むが、重複する内容については、説明を省略する。
【００７１】
センサ３０５は、センシング結果により、アナログ信号を出力できる。具体的には、センサ３０５は、周辺の熱、光、温度、圧力、音などの物理的な量や、その変化を感知し、アナログ信号を出力できる。
【００７２】
外部電源４０５は、電力をＡＤＣ１０５に供給でき、ＡＤＣ１０５は、供給された電力に基づいて、アナログ信号をデジタル信号に変換できる。外部電源４０５は、バッテリまたはＰＭＩＣのうち少なくとも一つにもなる。
【００７３】
ＡＤＣ１０５は、アナログ信号をデジタル信号に変換する過程において、内部電源（ｉｎｔｅｒｎａｌ  ｐｏｗｅｒ  ｓｏｕｒｃｅ）を生成でき、生成された電源を介して、ＤＳＰ２０５に電力を供給できる。具体的には、ＡＤＣ１０５は、アナログ信号をデジタル信号に変換する過程において、キャパシタに電圧を充電し、内部電源を生成できる。
【００７４】
ＤＳＰ２０５は、ＡＤＣ１０５から出力されるデジタル信号を処理できる。ＤＳＰ２０５は、ＡＤＣ１０５から供給される電力を利用し、デジタル信号を処理できる。ＤＳＰ２０５は、外部電源４０５から別途に電力を供給されず、ＡＤＣ１０５の内部電源から供給される電力のみを利用し、デジタル信号を処理できる。従って、外部電源４０５からＤＳＰ２０５に供給するための電力を生成しなくてもよいので、センサシステム１は、低電力化が可能であり、低発熱効果または期待寿命増進効果も示すことができる。
【００７５】
また、ＤＳＰ２０５は、ＡＤＣ１０５によって供給された電力だけでも動作が可能であり、ＤＳＰ２０５に電力を供給するためのＰＭＩＣのような外部電源が必要ではないので、センサシステム１の面積または体積を減らすことができる。従って、センサシステム１は、小型化が可能であるため、超小型機器に採用可能である。例えば、センサシステム１は、超小型の温度センサ、湿度センサまたは距離探知センサのようなＩｏＴ（ｉｎｔｅｒｎｅｔ  ｏｆ  ｔｈｉｎｇｓ）型超小型機器にも採用され、センサシステム１は、補聴器、角膜ディスプレイのような超小型ウェアラブルデバイスにも採用され、センサシステム１は、脳波または生体信号を感知する挿入可能センサ（ｉｍｐｌａｎｔａｂｌｅ  ｓｅｎｓｏｒ）にも採用されるが、それらに制限されるものではない。
【００７６】
図１０のセンサシステム１内のセンサ３０５、ＡＤＣ１０５、ＤＳＰ２０５及び外部電源４０５のそれぞれは、複数個存在できる。例えば、センサシステム１が、多チャンネルの高品質音響センサシステム、または多チャンネル高品質視覚センサシステムである場合、センサシステム１は、多チャンネルのためのセンサ、ＡＤＣ、ＤＳＰまたは外部電源を含んでもよい。
【００７７】
図１１は、他の実施形態によるセンサシステムを示す。
【００７８】
センサシステム２は、センサ３０５、ＡＤＣ１０５、ＤＳＰ２０５及び外部電源４０５を含んでもよい。図１１に図示されたセンサシステム２は、本実施形態と係わる構成要素だけが図示されている。従って、図１１に図示された構成要素以外に、他の汎用的な構成要素がさらに含まれてもよいということは、本実施形態と係わる技術分野において当業者であるならば、理解できるであろう。
【００７９】
図１１のセンサ３０５、ＡＤＣ１０５、ＤＳＰ２０５及び外部電源４０５は、図１０のセンサ３０５、ＡＤＣ１０５、ＤＳＰ２０５及び外部電源４０５に係わる内容を含むが、重複する内容については、説明を省略する。
【００８０】
ＤＳＰ２０５は、外部電源４０５から電力を供給され、また、ＡＤＣ１０５から電力を供給される。ＤＳＰ２０５は、ＡＤＣ１０５及び外部電源４０５のそれぞれから供給される電力を利用し、デジタル信号を処理できる。
【００８１】
一例により、ＤＳＰ２０５は、ＡＤＣ１０５から供給される電力を利用し、低電力の一定（ａｌｗａｙｓ−ｏｎ）モードで動作でき、外部電源４０５から供給される電力を利用し、さらなる演算及び作業を遂行できる。他の例により、ＤＳＰ２０５は、ＡＤＣ１０５から供給される電力を利用し、ＡＤＣ１０５から出力されるデジタル信号に対するデータサプレッション（ｄａｔａ  ｓｕｐｐｒｅｓｓｉｏｎ）を行うことができ、外部電源４０５から供給される電力を利用し、さらなる演算及び作業を遂行できる。
【００８２】
図１２は、さらに他の実施形態によるセンサシステムを示す。
【００８３】
センサシステム３は、センサ３０５、ＡＤＣ１０５、ＤＳＰ２０５及び外部電源４０５を含んでもよい。図１２に図示されたセンサシステム３は、本実施形態と係わる構成要素だけが図示されている。従って、図１２に図示された構成要素以外に、他の汎用的な構成要素がさらに含まれてもよいということは、本実施形態と係わる技術分野において当業者であるならば、理解できるであろう。
【００８４】
図１２のセンサ３０５、ＡＤＣ１０５、ＤＳＰ２０５及び外部電源４０５は、図１０のセンサ３０５、ＡＤＣ１０５、ＤＳＰ２０５及び外部電源４０５に係わる内容を含むが、重複する内容については、説明を省略する。
【００８５】
センサ３０５は、ＡＤＣ１０５に電力を供給できる。また、センサ３０５は、ＤＳＰ２０５に電力を供給できる。一例により、センサ３０５がピエゾセンサ（ｐｉｅｚｏｅｌｅｃｔｒｉｃ  ｓｅｎｓｏｒ）である場合、振動による電力を生成でき、ＡＤＣ１０５またはＤＳＰ２０５に電力を供給できる。他の例により、センサ３０５が人体に挿入可能なセンサである場合、熱伝導によって電力を生成でき、ＡＤＣ１０５またはＤＳＰ２０５に電力を供給できる。さらに他の例により、センサ３０５が風力を感知するセンサである場合、風力によって電力を生成でき、ＡＤＣ１０５またはＤＳＰ２０５に電力を供給できる。
【００８６】
従って、ＡＤＣ１０５は、外部電源４０５及びセンサ３０５それぞれから供給された電力に基づき、アナログ信号をデジタル信号に変換できる。また、ＤＳＰ２０５は、ＡＤＣ  １０５及びセンサ３０５それぞれから供給された電力に基づき、デジタル信号を処理できる。
【００８７】
前述の本実施形態による集積回路またはセンサシステムは、プロセッサ、プログラムデータを保存して実行するメモリ、ディスクドライブのような永久保存部（ｐｅｒｍａｎｅｎｔ  ｓｔｏｒａｇｅ）；外部装置と通信する通信ポート；タッチパネル、キー（ｋｅｙ）、ボタンのようなユーザインターフェース装置などを含んでもよい。ソフトウェアモジュールまたはアルゴリズムによって具現される方法は、前記プロセッサ上で実行可能なコンピュータで読み取り可能なコードまたはプログラム命令として、コンピュータで読み取り可能な記録媒体上にも保存される。ここで、該コンピュータで読み取り可能な記録媒体として、マグネチック記録媒体（例えば、ＲＯＭ（ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ）、ＲＡＭ（ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、フロッピー（登録商標）ディスク、ハードディスクなど）及び光学的判読媒体（例えば、ＣＤ−ＲＯＭ（ｃｏｍｐａｃｔ  ｄｉｓｃ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）、ＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ））などがある。コンピュータで読み取り可能な記録媒体は、ネットワークに連結されたコンピュータシステムに分散され、分散方式で、コンピュータで読み取り可能なコードが保存されて実行される。該媒体は、コンピュータで読み取り可能であり、メモリに保存され、プロセッサによっても実行される。
【００８８】
本実施形態は、機能的なブロック構成、及び多様な処理段階によっても示される。そのような機能ブロックは、特定機能を実行する多様な個数のハードウェアまたは／及びソフトウェア構成によっても具現される。例えば、本実施形態は、１以上のマイクロプロセッサの制御、または他の制御装置によって多様な機能を実行できる、メモリ、プロセッシング、ロジック、ルックアップテーブル（ｌｏｏｋ−ｕｐ  ｔａｂｌｅ）のような直接回路構成を採用できる。構成要素が、ソフトウェアプログラミングまたはソフトウェア要素によっても実行されるのと類似し、本実施形態は、データ構造、プロセス、ルーチン、または他のプログラミング構成の組み合わせによっても具現される多様なアルゴリズムを含み、Ｃ、Ｃ＋＋、ジャバ（Ｊａｖａ（登録商標））、アセンブラ（ａｓｓｅｍｂｌｅｒ）のようなプログラミング言語またはスクリプティング言語によっても具現される。機能的な側面は、１以上のプロセッサで実行されるアルゴリズムによっても具現される。また、本実施形態は、電子的な環境設定、信号処理、及び／またはデータ処理などのために、従来技術を採用できる。「メカニズム」、「要素」、「手段」、「構成」のような用語は、汎用され、機械的であって物理的な構成として限定されるものではない。前記用語は、プロセッサなどと連繋され、ソフトウェアの一連の処理（ｒｏｕｔｉｎｅｓ）の意味を含んでもよい。
【００８９】
本実施形態で説明する特定の実行は例示であり、いかなる方法によっても、技術的範囲を限定するものではない。明細書の簡潔さのために、従来の電子的な構成、制御システム、ソフトウェア、前述のシステムの他の機能的な側面の記載は、省略される。また、図面に図示された構成要素間の線連結または連結部材は、機能的な連結、及び／または物理的または回路的な連結を例示的に示したものであり、実際の装置においては、代替可能であったり、追加されたりする多様な機能的な連結、物理的な連結、または回路連結としても示される。
【００９０】
本明細書（特に、特許請求の範囲）において、「前記」の用語、及びそれと類似した指示用語の使用は、単数及び複数のいずれにも該当するものである。また、範囲（ｒａｎｇｅ）を記載した場合、前記範囲に属する個別的な値を含むものであり（それに反する記載がなければ）、詳細な説明に、前記範囲を構成する各個別的な値を記載した通りである。最後に、方法を構成する段階について、明白に順序を言及する記載がなければ、そのような段階は、適する順序によっても行われる。全ての例、または例示的な用語（例えば、など）の使用は、単に技術的思想について詳細に説明するためのものであり、特許請求の範囲によって限定されない以上、それらによって範囲が限定されるものではない。また、当業者であるならば、多様な修正、組み合わせ、及び変更が付加された特許請求の範囲、またはその均等物の範疇内において、設計条件及びファクタによっても構成されるということを理解できるであろう。
【産業上の利用可能性】
【００９１】
本発明の、ＡＤＣ、集積回路及びセンサシステムは、例えば、電子機器関連の技術分野に効果的に適用可能である。
【符号の説明】
【００９２】
１，２，３        センサシステム
１０        集積回路
１００，１０５        ＡＤＣ
１１０        キャパシタ
１２０        スイッチ
１３０        比較器
１４０        ＳＡＲロジック
１４５        レジスタ
１５０        電源キャパシタ
１６０        電源状態検出部
１６５        回路
２００，２０５        ＤＳＰ
３０５        センサ
４０５        外部電源
【図１】
2020102832.tif 000003
【図２】
2020102832.tif 000004
【図３】
2020102832.tif 000005
【図４Ａ】
2020102832.tif 000006
【図４Ｂ】
2020102832.tif 000007
【図５】
2020102832.tif 000008
【図６】
2020102832.tif 000009
【図７】
2020102832.tif 000010
【図８】
2020102832.tif 000011
【図９】
2020102832.tif 000012
【図１０】
2020102832.tif 000013
【図１１】
2020102832.tif 000014
【図１２】
2020102832.tif 000015