(57)【要約】【課題】  高性能の記憶装置を提供する。【解決手段】  記憶装置は、第１導電体と、第１抵抗変化素子と、第２導電体と、第２抵抗変化素子と、第３導電体と、第１スイッチ素子と、第２スイッチ素子と、を含む。第１スイッチ素子は複数の第１抵抗変化素子のうちの２つおよび第２導電体と接続されているともに第２スイッチ素子は複数の第２抵抗変化素子のうちの２つおよび第３導電体と接続されている。または、第１スイッチ素子は複数の第１抵抗変化素子のうちの２つおよび第２導電体と接続されているとともに第２スイッチ素子は複数の第２抵抗変化素子のうちの２つおよび第２導電体と接続されている。または、記第１スイッチ素子は複数の第１抵抗変化素子のうちの２つおよび第１導電体と接続されているとともに第２スイッチ素子は複数の第２抵抗変化素子のうちの２つおよび第３導電体と接続されている。【選択図】      図５
2020047663.tif 000002
【特許請求の範囲】
【請求項１】
第１軸に沿って延びる第１導電体と、
前記第１導電体の上方の複数の第１抵抗変化素子と、
前記複数の第１抵抗変化素子の上方で第２軸に沿って延びる第２導電体と、
前記第２導電体の上方の複数の第２抵抗変化素子と、
前記複数の第２抵抗変化素子の上方で前記第１軸に沿って延びる第３導電体と、
第１スイッチ素子と、
第２スイッチ素子と、
を備え、
前記第１スイッチ素子は前記複数の第１抵抗変化素子のうちの２つおよび前記第２導電体と接続されているとともに前記第２スイッチ素子は前記複数の第２抵抗変化素子のうちの２つおよび前記第３導電体と接続されているか、
前記第１スイッチ素子は前記複数の第１抵抗変化素子のうちの２つおよび前記第２導電体と接続されているとともに前記第２スイッチ素子は前記複数の第２抵抗変化素子のうちの２つおよび前記第２導電体と接続されているか、
前記第１スイッチ素子は前記複数の第１抵抗変化素子のうちの２つおよび前記第１導電体と接続されているとともに前記第２スイッチ素子は前記複数の第２抵抗変化素子のうちの２つおよび前記第３導電体と接続されている、
記憶装置。
【請求項２】
前記複数の第１抵抗変化素子は、前記第１軸および前記第２軸を含む第１面に亘って配列され、
前記複数の第２抵抗変化素子は、前記第１面に亘って配列され、
前記第１スイッチ素子は、前記複数の第１抵抗変化素子と接続されており、
前記第２スイッチ素子は、前記複数の第２抵抗変化素子と接続されている、
請求項１の記憶装置。
【請求項３】
前記第１スイッチ素子は、前記複数の第１抵抗変化素子のうちの前記２つのそれぞれの上面と前記第２導電体の底面と接続されており、
前記第２スイッチ素子は、前記複数の第２抵抗変化素子のうちの前記２つのそれぞれの上面と前記第３導電体の底面と接続されている、
請求項１または請求項２の記憶装置。
【請求項４】
前記第１スイッチ素子は、前記複数の第１抵抗変化素子のうちの前記２つのそれぞれの上面と前記第２導電体の底面と接続されており、
前記第２スイッチ素子は、前記第２導電体の上面と前記複数の第２抵抗変化素子のうちの前記２つのそれぞれの底面と接続されている、
請求項１または請求項２の記憶装置。
【請求項５】
前記第１スイッチ素子は、前記第１導電体の上面と前記複数の第１抵抗変化素子のうちの前記２つのそれぞれの底面と接続されており、
前記第２スイッチ素子は、前記複数の第２抵抗変化素子のうちの前記２つのそれぞれの上面と前記第３導電体の底面と接続されている、
請求項１または請求項２の記憶装置。
【請求項６】
前記複数の第１抵抗変化素子は、前記第１軸および前記第２軸に沿って行列状に配列されており、
前記複数の第２抵抗変化素子は、前記第１軸および前記第２軸に沿って行列状に配列されている、
請求項１乃至請求項５のいずれか１項の記憶装置。
【請求項７】
第１軸に沿って延びる第１導電体と、
前記第１導電体の上方で千鳥状に配列された複数の第１抵抗変化素子と、
前記複数の第１抵抗変化素子の上方で第２軸に沿って延びる第２導電体と、
前記第２導電体の上方で千鳥状に配列された複数の第２抵抗変化素子と、
前記複数の第２抵抗変化素子の上方で前記第１軸に沿って延びる第３導電体と、
前記複数の第１抵抗変化素子のうちの２つと接続された第１スイッチ素子と、
前記複数の第２抵抗変化素子のうちの２つと接続された第２スイッチ素子と、
を備える記憶装置。
【請求項８】
前記複数の第１抵抗変化素子は、前記第１軸に沿って並ぶ第１抵抗変化素子の第１行と、前記第１軸に沿って並ぶ第１抵抗変化素子の第２行とを含み、
前記第１抵抗変化素子の前記第１行中の１つの前記第１軸上の座標は、前記第１抵抗変化素子の前記第２行中の１つの前記第１軸上の座標と異なる、
請求項７の記憶装置。
【請求項９】
前記複数の第１抵抗変化素子は、前記第１軸および前記第２軸を含む第１面に亘って配列され、
前記複数の第２抵抗変化素子は、前記第１面に亘って配列され、
前記第１スイッチ素子は、前記複数の第１抵抗変化素子と接続されており、
前記第２スイッチ素子は、前記複数の第２抵抗変化素子と接続されている、
請求項７の記憶装置。
【請求項１０】
前記第１スイッチ素子は、前記複数の第１抵抗変化素子のうちの前記２つのそれぞれの上面と前記第２導電体の底面と接続されており、
前記第２スイッチ素子は、前記複数の第２抵抗変化素子のうちの前記２つのそれぞれの上面と前記第３導電体の底面と接続されている、
請求項７乃至請求項９のいずれか１項の記憶装置。
【請求項１１】
前記第１スイッチ素子は、前記複数の第１抵抗変化素子のうちの前記２つのそれぞれの上面と前記第２導電体の底面と接続されており、
前記第２スイッチ素子は、前記第２導電体の上面と前記複数の第２抵抗変化素子のうちの前記２つのそれぞれの底面と接続されている、
請求項７乃至請求項９のいずれか１項の記憶装置。
【請求項１２】
前記第１スイッチ素子は、前記第１導電体の上面と前記複数の第１抵抗変化素子のうちの前記２つのそれぞれの底面と接続されており、
前記第２スイッチ素子は、前記複数の第２抵抗変化素子のうちの前記２つのそれぞれの上面と前記第３導電体の底面と接続されている、
請求項７乃至請求項９のいずれか１項の記憶装置。
【請求項１３】
前記第１スイッチ素子は、前記第１導電体の上面と前記複数の第１抵抗変化素子のうちの前記２つのそれぞれの底面と接続されており、
前記第２スイッチ素子は、前記第２導電体の上面と前記複数の第２抵抗変化素子のうちの前記２つのそれぞれの底面と接続されている、
請求項７乃至請求項９のいずれか１項の記憶装置。
【請求項１４】
前記第１スイッチ素子は、第１方向に第１値以上の大きさの電圧を受け取っていると前記第１方向に電流を流し、第２方向に第２値以上の大きさの電圧を受け取っていると前記第２方向に電流を流し、
前記第２スイッチ素子は、前記第１方向に第３値以上の大きさの電圧を受け取っていると前記第１方向に電流を流し、前記第２方向に第４値以上の大きさの電圧を受け取っていると前記第２方向に電流を流す、
請求項１乃至請求項１３のいずれか１項の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、概して記憶装置に関する。
【背景技術】
【０００２】
素子の切り替わり可能な抵抗を用いてデータを記憶する記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−６７９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高性能な記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による記憶装置は、第１導電体と、複数の第１抵抗変化素子と、第２導電体と、複数の第２抵抗変化素子と、第３導電体と、第１スイッチ素子と、第２スイッチ素子と、を含む。上記第１導電体は、第１軸に沿って延びる。上記複数の第１抵抗変化素子は、上記第１導電体の上方に位置する。上記第２導電体は、上記複数の第１抵抗変化素子の上方で第２軸に沿って延びる。上記複数の第２抵抗変化素子は、上記第２導電体の上方に位置する。上記第３導電体は、上記複数の第２抵抗変化素子の上方で上記第１軸に沿って延びる。上記第１スイッチ素子は上記複数の第１抵抗変化素子のうちの２つおよび上記第２導電体と接続されているともに上記第２スイッチ素子は上記複数の第２抵抗変化素子のうちの２つおよび上記第３導電体と接続されている。または、上記第１スイッチ素子は上記複数の第１抵抗変化素子のうちの２つおよび上記第２導電体と接続されているとともに上記第２スイッチ素子は上記複数の第２抵抗変化素子のうちの２つおよび上記第２導電体と接続されている。または、上記第１スイッチ素子は上記複数の第１抵抗変化素子のうちの２つおよび上記第１導電体と接続されているとともに上記第２スイッチ素子は上記複数の第２抵抗変化素子のうちの２つおよび上記第３導電体と接続されている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の記憶装置の機能ブロックを示す。
【図２】第１実施形態のメモリセルアレイの回路図。
【図３】第１実施形態のメモリセルアレイの一部の平面構造を示す。
【図４】第１実施形態のメモリセルアレイの別の一部の平面構造を示す。
【図５】第１実施形態のメモリセルアレイの一部の断面構造を示す。
【図６】第１実施形態のスイッチ素子の動作の原理を示す。
【図７】第１実施形態の抵抗変化素子の構造の例を示す。
【図８】第１実施形態の抵抗変化素子の構造の別の例を示す。
【図９】第１実施形態の記憶装置の一部の製造工程の一ステップを示す。
【図１０】第１実施形態の記憶装置の一部の製造工程の図９に続くステップを示す。
【図１１】第１実施形態の記憶装置の一部の製造工程の図１０に続くステップを示す。
【図１２】第１実施形態の記憶装置の一部の製造工程の図１１に続くステップを示す。
【図１３】第１実施形態の記憶装置の一部の製造工程の図１２に続くステップを示す。
【図１４】第１実施形態の記憶装置の一部の製造工程の図１３に続くステップを示す。
【図１５】比較用の記憶装置のメモリセルアレイの一部の断面構造を示す。
【図１６】比較用記憶装置の一部の製造工程の一ステップを示す。
【図１７】第２実施形態のメモリセルアレイの一部の断面構造を示す。
【図１８】第２実施形態の記憶装置の一部の製造工程の一ステップを示す。
【図１９】第３実施形態のメモリセルアレイの一部の断面構造を示す。
【図２０】第３実施形態の記憶装置の一部の製造工程の一ステップを示す。
【図２１】第４実施形態のメモリセルアレイの一部の断面構造を示す。
【図２２】第４実施形態の記憶装置の一部の製造工程の一ステップを示す。
【図２３】第４実施形態の記憶装置の一部の製造工程の図２２に続くステップを示す。
【図２４】第５実施形態のメモリセルアレイの一部の断面構造を示す。
【図２５】第５実施形態の記憶装置の一部の製造工程の一ステップを示す。
【図２６】第６実施形態のメモリセルアレイの一部の断面構造を示す。
【図２７】第６実施形態の記憶装置の一部の製造工程の一ステップを示す。
【図２８】第７実施形態のメモリセルアレイの一部の平面構造を示す。
【図２９】第７実施形態のメモリセルアレイの別の一部の平面構造を示す。
【図３０】第７実施形態のメモリセルアレイの一部の断面構造を示す。
【図３１】第８実施形態のメモリセルアレイの一部の断面構造を示す。
【図３２】第９実施形態のメモリセルアレイの一部の断面構造を示す。
【図３３】第１０実施形態のメモリセルアレイの一部の断面構造を示す。
【図３４】第１１実施形態のメモリセルアレイの一部の断面構造を示す。
【図３５】第１２実施形態のメモリセルアレイの一部の断面構造を示す。
【図３６】第１３実施形態のメモリセルアレイの一部の断面構造を示す。
【図３７】第１４実施形態のメモリセルアレイの一部の断面構造を示す。
【発明を実施するための形態】
【０００７】
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。また、ある実施形態についての記述は全て、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【０００８】
本明細書および特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的または常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
【０００９】
（第１実施形態）
図１は、第１実施形態の記憶装置の機能ブロックを示す。図１に示されるように、記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、ロウ選択回路１４、カラム選択回路１５、書き込み回路１６、および読み出し回路１７を含む。
【００１０】
メモリセルアレイ１１は、複数のメモリセルＭＣ、複数のワード線ＷＬ、および複数のビット線ＢＬを含む。メモリセルＭＣは、データを不揮発に記憶することができる。各メモリセルＭＣは、１つのワード線ＷＬと１つのビット線ＢＬと接続されている。ワード線ＷＬは、行（ロウ）と関連付けられている。ビット線ＢＬは列（カラム）と関連付けられている。１つのロウの選択、および１つまたは複数のカラムの選択により、１つまたは複数のメモリセルＭＣが特定される。
【００１１】
入出力回路１２は、例えばメモリコントローラ（図示せず）から、種々の複数の制御信号ＣＮＴ、種々のコマンドＣＭＤ、アドレス信号ＡＤＤ、データ（書き込みデータ）ＤＡＴを受け取り、例えばメモリコントローラにデータ（読み出しデータ）ＤＡＴを送信する。
【００１２】
ロウ選択回路１４は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤに基づいた行に対応する１つのワード線ＷＬを選択された状態にする。
【００１３】
カラム選択回路１５は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤに基づいた列に対応する複数のビット線ＢＬを選択された状態にする。
【００１４】
制御回路１３は、入出力回路１２から制御信号ＣＮＴおよびコマンドＣＭＤを受け取る。制御回路１３は、制御信号ＣＮＴによって指示される制御の詳細、およびコマンドＣＭＤの詳細に基づいて、記憶装置１の他の要素、特に書き込み回路１６および読み出し回路１７を制御する。具体的には、制御回路１３は、メモリセルアレイ１１へのデータの書き込みの間に書き込み回路１６を制御する。データ書き込みの間の制御は、データ書き込みに使用される電圧を書き込み回路１６に供給することを含む。また、制御回路１３は、データのメモリセルアレイ１１からの読み出しの間に、読み出し回路１７を制御する。データ読み出しの間の制御は、データ読み出しに使用される電圧を読み出し回路１７に供給することを含む。
【００１５】
書き込み回路１６は、入出力回路１２から書き込みデータＤＡＴを受け取り、制御回路１３の制御および書き込みデータＤＡＴに基づいて、データ書き込みに使用される電圧をカラム選択回路１５に供給する。
【００１６】
読み出し回路１７は、センスアンプを含み、制御回路１３の制御に基づいて、データ読み出しに使用される電圧を使用して、メモリセルＭＣに保持されているデータを割り出す。割り出されたデータは、読み出しデータＤＡＴとして、入出力回路１２に供給される。
【００１７】
図２は、第１実施形態のメモリセルアレイ１１の回路図である。図２に示されるように、メモリセルアレイ１１は、Ｍ＋１（Ｍは自然数）本のワード線ＷＬａ（ＷＬａ＜０＞、ＷＬａ＜１＞、…、ＷＬａ＜Ｍ＞）およびＭ＋１本のワード線ＷＬｂ（ＷＬｂ＜０＞、ＷＬｂ＜１＞、…、ＷＬｂ＜Ｍ＞）を含む。メモリセルアレイ１１はまた、Ｎ＋１（Ｎは自然数）本のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞）を含む。
【００１８】
各メモリセルＭＣ（ＭＣａおよびＭＣｂ）は、ノードＮ１およびノードＮ２を有し、ノードＮ１において１本のワード線ＷＬと接続され、ノードＮ２において１本のビット線ＢＬとに接続される。より具体的には、メモリセルＭＣａは、βが０以上Ｍ以下の全てのケース、γが０以上Ｎ以下の全てのケースの全ての組合せについて、メモリセルＭＣａ＜β，γ＞を含み、メモリセルＭＣａ＜β，γ＞は、ワード線ＷＬａ＜β＞とビット線ＢＬ＜γ＞との間に接続される。同様に、メモリセルＭＣｂは、βが０以上Ｍ以下の全てのケース、γが０以上Ｎ以下の全てのケースの全ての組合せについて、メモリセルＭＣｂ＜β，γ＞を含み、メモリセルＭＣｂ＜β，γ＞は、ワード線ＷＬｂ＜β＞とビット線ＢＬ＜γ＞との間に接続される。
【００１９】
各メモリセルＭＣは、１つの抵抗変化素子ＶＲ（ＶＲａまたはＶＲｂ）および１つのスイッチ素子ＳＥＬ（ＳＥＬａまたはＳＥＬｂ）を含む。より具体的には、βが０以上Ｍ以下の全てのケース、γが０以上Ｎ以下の全てのケースの全ての組合せについて、メモリセルＭＣａ＜β，γ＞は、抵抗変化素子ＶＲａ＜β，γ＞およびスイッチ素子ＳＥＬａ＜β，γ＞を含む。βが０以上Ｍ以下の全てのケース、γが０以上Ｎ以下の全てのケースの全ての組合せについて、メモリセルＭＣｂ＜β，γ＞は、抵抗変化素子＜β，γ＞およびスイッチ素子ＳＥＬｂ＜β，γ＞を含む。各メモリセルＭＣにおいて、抵抗変化素子ＶＲとスイッチ素子ＳＥＬとは直列に接続されている。各メモリセルＭＣにおいて、抵抗変化素子ＶＲがノードＮ１と接続されるとともにスイッチ素子ＳＥＬがノードＮ２と接続されていてもよいし（タイプＡ）、スイッチ素子ＳＥＬがノードＮ１と接続されるとともに抵抗変化素子ＶＲがノードＮ２と接続されていてもよい（タイプＢ）。ただし、実施形態ごとに、メモリセルＭＣａおよびＭＣｂの各々がいずれのタイプであるかは決まっている。
【００２０】
抵抗変化素子ＶＲは、低抵抗の状態と高抵抗の状態との間を切り替わることができる。抵抗変化素子ＶＲは、この２つの抵抗状態の違いを利用して、１ビットのデータを保持することができる。
【００２１】
スイッチ素子ＳＥＬは、２つの端子を有し、２端子間に第１閾値未満の電圧が第１方向に印加されている場合、そのスイッチ素子ＳＥＬは高抵抗状態、例えば電気的に非導通状態である（オフ状態である）。一方、２端子間に第１閾値以上の電圧が第１方向に印加されている場合、そのスイッチ素子ＳＥＬは低抵抗状態、例えば電気的に導通状態である（オン状態である）。スイッチ素子ＳＥＬは、さらに、このような第１方向に印加される電圧の大きさに基づく高抵抗状態および低抵抗状態の間の切り替わりの機能と同じ機能を、第１方向と反対の第２方向についても有する。スイッチ素子ＳＥＬのオンまたはオフにより、当該スイッチ素子ＳＥＬと接続された抵抗変化素子ＶＲへの電流の供給の有無、すなわち当該抵抗変化素子ＶＲの選択または非選択が制御されることができる。
【００２２】
図３は、第１実施形態のメモリセルアレイ１１の一部の平面構造、すなわちｘｙ面に沿った構造を示す。ｘｙ面は、ｘ軸およびｙ軸からなり、ｘ軸とｙ軸は直交する。さらに、ｘｙ面にはｚ軸が直交する。
【００２３】
図３に示されるように、複数の導電体２１が設けられている。導電体２１は、ｙ軸に沿って延び、ｘ軸に沿って並び、例えばｘ軸に沿って等間隔に並ぶ。各導電体２１は、１つのビット線ＢＬとして機能する。
【００２４】
導電体２１のｚ軸に沿った上方に、複数の導電体２２が設けられている。導電体２２は、ｘ軸に沿って延び、ｙ軸に沿って並び、例えばｙ軸に沿って等間隔に並ぶ。各導電体２２は、１つのワード線ＷＬｂとして機能する。導電体２２の間隔は、例えば導電体２１の間隔と等しい。
【００２５】
各導電体２１と１つの各導電体２２との間には、１つの抵抗変化素子２３が設けられている。各抵抗変化素子２３は、当該抵抗変化素子２３に固有の１つの導電体２１と１つの導電体２２のみと電気的に接続されることが可能になっている。このような抵抗変化素子２３の配置により、抵抗変化素子２３はｘ軸およびｙ軸に沿って行列状に配列し、ｘ軸に沿って並ぶ抵抗変化素子２３は等間隔に並び、ｙ軸に沿って並ぶ抵抗変化素子２３は等間隔に並ぶ。例えば、抵抗変化素子２３の間隔（２つの中心の間の距離）はＤである。Ｄは、例えば、記憶装置１の製造プロセスでの制限に基づいて定まる抵抗変化素子２３を配置可能な最小の大きさであることができる。
【００２６】
各抵抗変化素子２３は、ｘｙ面おいて（平面において）、実質的な円の形状を有する。抵抗変化素子２３は、抵抗変化素子ＶＲｂとして機能することができ、ｚ軸に沿って積層された複数の層を含む。複数の層の各々は、導電体、絶縁体、および強磁性体のいずれかである。抵抗変化素子２３のさらなる詳細については後述される。
【００２７】
図４は、第１実施形態のメモリセルアレイ１１の別の一部の平面構造を示し、図３の構造のｚ軸に沿った下方の構造を示す。
【００２８】
導電体２１のｚ軸に沿った下方に、複数の導電体３２が設けられている。導電体３２は、ｘ軸に沿って延び、ｙ軸に沿って並び、例えばｙ軸に沿って等間隔に並ぶ。各導電体３２は、１つのワード線ＷＬａとして機能する。導電体３２の間隔は、例えば導電体２１の間隔と等しい。各導電体３２は、例えば、１つの導電体２２と実質的に同じ平面形状（ｘｙ面に沿った形状）を有し、対応する導電体２２のｚ軸に沿って真下に位置する。
【００２９】
各導電体２１と１つの導電体３２との間には、１つの抵抗変化素子３３が設けられている。各抵抗変化素子３３は、当該抵抗変化素子３３に固有の１つの導電体２１と１つの導電体３２のみと電気的に接続されることが可能になっている。各抵抗変化素子３３は、１つの抵抗変化素子２３と実質的に同じ形状を有し、対応する抵抗変化素子２３のｚ軸に沿って真下に位置し、抵抗変化素子ＶＲａとして機能することができ、ｚ軸に沿って積層された複数の層を含む。複数の層の各々は、導電体、絶縁体、および強磁性体のいずれかである。抵抗変化素子３３のさらなる詳細については後述される。
【００３０】
図５は、第１実施形態のメモリセルアレイ１１の一部の断面構造を示す。図５は、部分（ａ）において図３および図４のＶＡ−ＶＡ線に沿った構造を示し、部分（ｂ）において図３および図４のＶＢ−ＶＢ線に沿った構造を示す。
【００３１】
図５に示されるように、シリコン等の半導体の基板３１の上面上に、複数の導電体３２が設けられている。導電体３２が位置する層の１つ上の層に、抵抗変化素子３３が設けられている。
【００３２】
抵抗変化素子３３が位置する層の１つ上の層に、複数のスイッチ素子３４が設けられている。スイッチ素子３４は、ｙ軸に沿って延び、ｘ軸に沿って並ぶ。各スイッチ素子３４は、底面において、ｙ軸に沿って並ぶ複数の抵抗変化素子３３のそれぞれの上面と接続されている。スイッチ素子３４は、スイッチ素子ＳＥＬａとして機能する。
【００３３】
スイッチ素子３４は、例えば２端子間スイッチ素子であり、２端子のうちの第１端子はスイッチ素子３４の上面および底面の一方に相当し、２端子のうちの第２端子はスイッチ素子３４の上面および底面の他方である。スイッチ素子３４の２端子間に第１閾値未満の電圧が印加されている場合、スイッチ素子３４は“高抵抗”状態であり、例えば電気的に非導通状態である。スイッチ素子３４の２端子間に第１閾値以上の電圧が印加されている場合、スイッチ素子３４は“低抵抗”状態であり、例えば電気的に導通状態である。スイッチ素子３４は、電圧がどちらの極性でもこの機能を有していてもよい。スイッチ素子３４は、Ｔｅ、Ｓｅ、およびＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含んでもよい。または、スイッチ素子３４は、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。スイッチ素子３４は、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、およびＳｂからなる群より選択された少なくとも１種以上の元素をさらに含んでもよい。第２実施形態およびそれ以降のいずれの実施形態においても、スイッチ素子３４は、ここで記述されるような２端子間スイッチ素子であってよい。
【００３４】
スイッチ素子３４は、その上面および底面の一方または両方においてさらなる層、例えば導電体を含んでいてもよい。
【００３５】
各抵抗変化素子３３とスイッチ素子３４の当該抵抗変化素子３３の上方の部分は、１つのメモリセルＭＣａを構成する。すなわち、図６に示されるように、或る選択対象の抵抗変化素子３３と電気的に接続される１つの導電体３２および１つの導電体２１への電圧の印加により、スイッチ素子３４の選択抵抗変化素子３３の上方の部分にのみ第１電圧Ｖ１が印加される。第１電圧Ｖ１の印加により、スイッチ素子３４の当該抵抗変化素子３３の上方の部分を第１電流Ｉ１が流れる。一方、スイッチ素子３４の他の部分には第１電圧Ｖ１より低い第２電圧Ｖ２しか印加されず、よって、第１電流Ｉ１よりも小さい電流Ｉ２しか流れない。このことが利用されて、選択対象の抵抗変化素子３３のみに第１閾値以上の大きさの電流が流れるように第１電圧Ｖ１が選択されることにより、各スイッチ素子３４を、選択対象の抵抗変化素子３３の上方の部分でのみオンさせることができる。すなわち、１つの抵抗変化素子３３のみを対応する１つの導電体３２および１つの導電体２１に電気的に接続することができる。
【００３６】
図５に戻る。スイッチ素子３４が位置する層の１つの上の層に、複数の導電体２１が設けられている。各導電体２１は、１つのスイッチ素子３４の上面上に位置し、例えば１つのスイッチ素子３４の平面形状と実質的に同じ平面形状を有する。
【００３７】
導電体２１が位置する層の１つの上の層に、複数の抵抗変化素子２３が設けられている。ｙ軸に沿って並ぶ複数の抵抗変化素子２３は、１つの導電体２１の上面上に位置する。
【００３８】
抵抗変化素子２３が位置する層の１つ上の層に、複数のスイッチ素子２４が設けられている。スイッチ素子２４は、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。各スイッチ素子２４は、底面において、ｘ軸に沿って並ぶ複数の抵抗変化素子２３のそれぞれの上面と接続されている。スイッチ素子２４は、スイッチ素子ＳＥＬｂとして機能する。スイッチ素子２４は、例えば２端子間スイッチ素子であり、２端子のうちの第１端子はスイッチ素子２４の上面および底面の一方に相当し、２端子のうちの第２端子はスイッチ素子２４の上面および底面の他方である。スイッチ素子２４の２端子間に第２閾値未満の電圧が印加されている場合、スイッチ素子２４は“高抵抗”状態であり、例えば電気的に非導通状態である。スイッチ素子２４の２端子間に第２閾値以上の電圧が印加されている場合、スイッチ素子２４は“低抵抗”状態であり、例えば電気的に導通状態である。スイッチ素子２４は、電圧がどちらの極性でもこの機能を有していてもよい。スイッチ素子２４は、Ｔｅ、Ｓｅ、およびＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含んでもよい。または、スイッチ素子２４は、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。スイッチ素子２４は、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、およびＳｂからなる群より選択された少なくとも１種以上の元素をさらに含んでもよい。第２実施形態およびそれ以降のいずれの実施形態においても、スイッチ素子２４は、ここで記述されるような２端子間スイッチ素子であってよい。
【００３９】
スイッチ素子２４は、その上面および底面の一方または両方においてさらなる層、例えば導電体を含んでいてもよい。
【００４０】
各抵抗変化素子２３とスイッチ素子２４の当該抵抗変化素子２３の上方の部分とは、１つのメモリセルＭＣｂを構成する。すなわち、図６を参照してスイッチ素子３４について記述されたのと同じ原理に基づいて、選択対象の抵抗変化素子２３のみに第２閾値以上の大きさの電流が流れるように選択対象の抵抗変化素子２３の上方の部分のみに電圧を印加することにより、各スイッチ素子２４を、選択対象の抵抗変化素子２３の上方の部分でのみオンさせることができる。
【００４１】
スイッチ素子２４が位置する層の１つ上の層に、複数の導電体２２が設けられている。各導電体２２は、１つのスイッチ素子２４の上面上に位置し、例えば１つのスイッチ素子２４の平面形状と実質的に同じ平面形状を有する。
【００４２】
基板３１の上方の領域のうち、導電体３２、抵抗変化素子３３、スイッチ素子３４、導電体２１、抵抗変化素子２３、スイッチ素子２４、および導電体２２が位置する領域以外の領域には、絶縁体３７が設けられている。
【００４３】
第１実施形態のメモリセルアレイ１１の構造によると、メモリセルＭＣａはタイプＡ（図２を参照）であり、メモリセルＭＣｂはタイプＢである。
【００４４】
図７は、第１実施形態の抵抗変化素子２３および３３の構造の例を示す。抵抗変化素子２３および３３は、２つの強磁性体を含んだＭＴＪを含む。
【００４５】
抵抗変化素子２３および３３がＭＴＪを含む例に基づいて、抵抗変化素子２３および３３は、強磁性体４１、絶縁性の非磁性体４２、および強磁性体４３を含む。強磁性体４１は、抵抗変化素子２３の最下に位置し、非磁性体４２は強磁性体４１の上面上に位置し、強磁性体４３は非磁性体４２の上面上に位置する。強磁性体４１は、記憶装置１による通常の動作の中では、その磁化の向きが不変であり、一方、強磁性体４３は、その磁化の向きが可変である。強磁性体４１および４３は、例えば、強磁性体４１、非磁性体４２、および強磁性体４３の界面を貫く方向に沿った磁化容易軸を有する。強磁性体４１、非磁性体４２、および強磁性体４３の組は、磁気抵抗効果を示す。具体的には、強磁性体４１および４３の磁化の向きが平行であると、抵抗変化素子２３および３３は、最小の抵抗値を示す。一方、強磁性体４１および４３の磁化の向きが反平行であると、抵抗変化素子２３および３３は、最大の抵抗値を示す。２つの相違する抵抗値を示す状態が、２値のデータにそれぞれ割り当てられることが可能である。
【００４６】
強磁性体４３から強磁性体４１に向かって或る大きさの書き込み電流ＩＷＡＰが流れると、強磁性体４１の磁化の向きは強磁性体４３の磁化の向きと反平行になる。一方、強磁性体４１から強磁性体４３に向かって或る大きさの書き込み電流ＩＷＰが流れると、強磁性体４１の磁化の向きは強磁性体４３の磁化の向きと平行になる。
【００４７】
抵抗変化素子２３および３３の各々は、さらなる強磁性体および（または）さらなる導電体を含んでいてもよい。
【００４８】
抵抗変化素子２３および３３は、図８の構造を有していてもよい。図８に示されるように、強磁性体４３が、強磁性体４１の下方に位置する。
【００４９】
図９〜図１４は、第１実施形態の記憶装置１の一部の製造工程のステップを順に示す。図９〜図１４の各々は、部分（ａ）において図５の部分（ａ）と同じ位置の断面を示し、部分（ｂ）において図５の部分（ｂ）と同じ位置の断面を示す。
【００５０】
図９に示されるように、基板３１上に、導電体３２Ａ（図示せず）が堆積される。導電体３２Ａは、導電体３２と同じ材料を含む。導電体３２Ａが、リソグラフィー工程およびおＲＩＥ（reactive ion etching）等によってパターニングされることにより、導電体３２が形成される。
【００５１】
導電体３２の間の領域が絶縁体３７の部分により埋め込まれる。導電体３２およびその間の絶縁体３７の上面上に、積層体３３Ａ（図示せず）が堆積される。積層体３３Ａは、抵抗変化素子３３に含まれる複数の層のそれぞれの材料と同じ材料の複数の層を含み、抵抗変化素子３３に含まれる層と同じ順序で積層された複数の層を含む。図７の例に基づくと、積層体３３Ａは、下から順に、強磁性体、絶縁体、および強磁性体を含む。
【００５２】
積層体３３Ａの上面上に、マスク材５０が堆積される。マスク材５０は、抵抗変化素子３３が形成される予定の領域の上方において残存し、その他の部分において開口している。マスク材５０を用いたＩＢＥ（ion beam etching）によって積層体３３Ａがエッチングされることにより、抵抗変化素子３３が形成される。
【００５３】
図１０に示されるように、マスク材５０が除去され、抵抗変化素子３３の間の領域が、絶縁体３７の部分により埋め込まれる。
【００５４】
図１１に示されるように、抵抗変化素子３３およびその間の絶縁体３７の上面上に層３４Ａが堆積され、層３４Ａの上面上に導電体２１Ａが堆積される。層３４Ａはスイッチ素子３４と同じ材料を含み、導電体２１Ａは導電体２１と同じ材料を含む。導電体２１Ａの上面上に、マスク材５１が形成される。マスク材５１は、スイッチ素子３４および導電体２１が形成される予定の領域の上方において残存し、その他の部分において開口している。
【００５５】
図１２に示されるように、マスク材５１を介したＲＩＥ等のエッチングにより、層３４Ａおよび導電体２１Ａが連続して部分的に除去される。エッチングの結果、層３４Ａからスイッチ素子３４が形成され、導電体２１Ａから導電体２１が形成される。
【００５６】
図１３に示されるように、マスク材５１が除去され、スイッチ素子３４と導電体２１の積層体の間の領域が絶縁体３７の部分に埋め込まれる。導電体２１とその間の絶縁体３７の上面上に、積層体２３Ａ（図示せず）が堆積される。積層体２３Ａは、抵抗変化素子２３に含まれる複数の層のそれぞれ材料と同じ材料の複数の層を含み、抵抗変化素子２３に含まれる層と同じ順序で積層された複数の層を含む。図７の例に基づくと、積層体２３Ａは、下から順に、強磁性体、絶縁体、および強磁性体を含む。積層体２３Ａの上面上に、マスク材（図示せず）が堆積される。マスク材は、抵抗変化素子２３が形成される予定の領域の上方において残存し、その他の部分において開口している。マスク材を用いたＩＢＥ（ion beam etching）によって積層体２３Ａがエッチングされることにより、抵抗変化素子３３が形成される。
【００５７】
次に、抵抗変化素子２３の間の領域が、絶縁体３７の部分により埋め込まれる。抵抗変化素子２３およびその間の絶縁体３７の上面上に層２４Ａが堆積され、層２４Ａの上面上に導電体２２Ａが堆積される。層２４Ａはスイッチ素子２４と同じ材料を含み、導電体２２Ａは導電体２２と同じ材料を含む。導電体２２Ａの上面上にマスク材５２が形成される。マスク材５２は、スイッチ素子２４および導電体２２が形成される予定の領域の上方において残存し、その他の部分において開口している。
【００５８】
図１４に示されるように、マスク材５２を介したＲＩＥ等のエッチングにより、導電体２２Ａおよび層２４Ａが連続して部分的に除去される。エッチングの結果、層２４Ａからスイッチ素子２４が形成され、導電体２２Ａから導電体２２が形成される。
【００５９】
図５に示されるように、マスク材５２が除去され、スイッチ素子２４と導電体２２の積層体の間の領域が絶縁体３７の部分により埋め込まれる。この結果、図５の構造が得られる。
【００６０】
第１実施形態によれば、以下に記述されるように、パターニングに起因する特性の劣化が抑制されるとともに容易にパターニングされることが可能なスイッチ素子３４およびスイッチ素子２４を有する記憶装置１が実現されることができる。
【００６１】
図２に示される回路のメモリセルアレイ１１が、図１５の構造によって実現されることが考えられる。図１５に示されるように、スイッチ素子ＳＥＬａは、スイッチ素子１３４によって実現され、各スイッチ素子１３４は１つの導電体３２と１つの抵抗変化素子３３の間に位置する。相違する複数の抵抗変化素子３３とそれぞれ接続される複数のスイッチ素子１３４は互いに独立している。同様に、スイッチ素子ＳＥＬｂは、スイッチ素子１２４によって実現され、各スイッチ素子１２４は１つの導電体２１と１つの抵抗変化素子２３の間に位置する。相違するメモリセルＭＣのそれぞれの複数のスイッチ素子１２４は互いに独立している。
【００６２】
スイッチ素子１３４は、図１６に示されるように、積層体３３Ａの抵抗変化素子３３へのパターニングのためのマスク材５４を介したエッチングに続けて、層１３４Ａのスイッチ素子１３４へのパターニングのためのエッチングにより形成され得る。積層体３３ＡのパターニングはＩＢＥにより行われる。積層体３３ＡのＲＩＥは、抵抗変化素子３３の磁気特性を劣化させ得るからである。積層体３３ＡのパターニングがＩＢＥにより行われるため、続く層１３４ＡのエッチングもＩＢＥで行われることが想定される。
【００６３】
しかしながら、層１３４ＡのＩＢＥは、スイッチ素子１３４の特性を劣化させ得る。さらに、図１６のステップでのＩＢＥは高いアスペクト比の構造を形成することを要求される。すなわち、狭いピッチを目指してマスク材５４のパターンの間隔は狭く、一方で、エッチングされる層１３４Ａおよび積層体３３Ａは厚い。このような高アスペクト比の構造の形成はＩＢＥにとって困難な工程であり、スイッチ素子１３４および抵抗変化素子３３の形成は困難である。同様に、スイッチ素子１２４は抵抗変化素子２３に続くエッチングにより形成され得、スイッチ素子１３４と抵抗変化素子３３の形成のときと同じ課題が、スイッチ素子１２４および抵抗変化素子２３の形成のときに生じ得る。
【００６４】
第１実施形態によれば、スイッチ素子３４はｙ軸に沿って並ぶ複数の抵抗変化素子３３と接続されるようにｙ軸に沿って延びており、図１５の構造と異なり、ｙ軸に沿って並ぶ複数のメモリセルＭＣａごとに独立していない。このため、スイッチ素子３４の形成が、高アスペクト比の構造の形成を目指すＩＢＥを通じて行われることが回避され、スイッチ素子３４は図１５の構造の形成よりも容易に形成されることができる。また、スイッチ素子３４は導電体２１が位置する層と抵抗変化素子３３が位置する層の間に位置し、例えば導電体２１が位置する層の１つ下の層に位置している。このため、導電体２１のパターニングに続くパターニングにより形成されることができる。よって、導電体２１のパターニングがＩＢＥで行われる必要が無いことに起因して、スイッチ素子３４のパターニングもＩＢＥで行われる必要が無い。このため、スイッチ素子３４をＩＢＥでパターニングする際に生じ得るスイッチ素子３４の特性の劣化が抑制されることができる。
【００６５】
一方で、スイッチ素子３４は、図１５の構造のようにメモリセルＭＣａごとに独立していなくても１つのメモリセルＭＣａを選択するように動作することが可能である。よって、図３の回路が実現されつつ、上記のようにスイッチ素子３４が容易に形成されるとともにスイッチ素子３４の特性の劣化が抑制されることができる。
【００６６】
同様に、スイッチ素子２４はｘ軸に沿って並ぶ複数の抵抗変化素子２３と接続されるようにｘ軸に沿って延びており、図１５の構造と異なり、ｘ軸に沿って並ぶ複数のメモリセルＭＣｂごとに独立していない。このため、スイッチ素子３４の形成と同じ理由により、スイッチ素子２４は図１５の構造の形成よりも容易に形成されることができる。また、スイッチ素子２４は導電体２２が位置する層と抵抗変化素子２３が位置する層の間に位置し、例えば導電体２２が位置する層の１つ下の層に位置している。このため、導電体２２のパターニングに続くパターニングにより形成されることができる。よって、導電体２２のパターニングがＩＢＥ行われる必要が無いことに起因して、スイッチ素子２４のパターニングもＩＢＥで行われる必要が無い。このため、スイッチ素子２４をＩＢＥでパターニングする際に生じ得るスイッチ素子２４の特性の劣化が抑制されることができる。よって、スイッチ素子３４と同様に、図３の回路が実現されつつ、スイッチ素子２４が容易に形成されるとともにスイッチ素子２４の特性の劣化が抑制されることができる。
【００６７】
（第２実施形態）
第２実施形態は、メモリセルアレイ１１の構造において、第１実施形態と異なる。より具体的には、第２実施形態は、スイッチ素子２４のｚ軸上の位置および形状において、第１実施形態と異なる。以下、第１実施形態と異なる点が主に記述される。
【００６８】
図１７は、第２実施形態のメモリセルアレイ１１の一部の断面構造を示す。図１７は、部分（ａ）において図３および図４のＶＡ−ＶＡ線に沿った構造を示し、部分（ｂ）において図３および図４のＶＢ−ＶＢ線に沿った構造を示す。
【００６９】
図１７に示されるように、基板３１から離れる方向に、導電体３２の層、抵抗変化素子３３の層、スイッチ素子３４の層、導電体２１の層、スイッチ素子２４の層、抵抗変化素子２３の層、および導電体２２の層が、この順に並ぶ。
【００７０】
スイッチ素子２４は、ｙ軸に沿って延び、ｘ軸に沿って並ぶ。各スイッチ素子２４は、１つの導電体２１の上面上に位置する。ｙ軸に沿って並ぶ複数の抵抗変化素子２３のそれぞれの底面は、１つのスイッチ素子２４の上面と接続されている。
【００７１】
第２実施形態のメモリセルアレイ１１の構造によると、メモリセルＭＣａおよびＭＣｂは両方ともタイプＡ（図２を参照）である。
【００７２】
図１８は、第２実施形態の記憶装置１の一部の製造工程の一ステップを示す。図１８のステップは、第１実施形態の図９のステップに後続する。図１８に示されるように、マスク材５０が除去された後、抵抗変化素子３３およびその間の絶縁体３７の上面上に層３４Ａ（図示せず）が堆積され、層３４Ａの上面上に導電体２１Ａ（図示せず）が堆積され、導電体２１Ａの上面上に層２４Ａ（図示せず）が堆積される。
【００７３】
層２４Ａの上面上にマスク材５６が形成される。マスク材５６は、スイッチ素子３４、導電体２１、およびスイッチ素子２４の積層体が形成される予定の領域の上方において残存し、その他の部分において開口している。マスク材５６を介したＲＩＥ等のエッチングにより、層３４Ａ、導電体２１Ａ、および層２４Ａが連続して部分的に除去される。エッチングの結果、層３４Ａからスイッチ素子３４が形成され、導電体２１Ａから導電体２１が形成され、層２４Ａからスイッチ素子２４が形成される。
【００７４】
図１７に示されるように、マスク材５６が除去され、スイッチ素子３４、導電体２１、およびスイッチ素子２４の積層体の間の領域が、絶縁体３７の部分により埋め込まれる。抵抗変化素子３３の形成と同様の工程によって、各スイッチ素子２４の上面上に抵抗変化素子２３が形成される。抵抗変化素子２３の間の領域が、絶縁体３７の部分により埋め込まれる。図１３および図１４のステップと同様のステップによって、各抵抗変化素子２３の上面上に導電体２２が形成される。導電体２２の間の領域が絶縁体３７の部分により埋め込まれる。この結果、図１７の構造が得られる。
【００７５】
第２実施形態によれば、第１実施形態と同じく、スイッチ素子３４はｙ軸に沿って延びるとともに導電体２１が位置する層と抵抗変化素子３３が位置する層の間に位置している。よって、第１実施形態と同じく、スイッチ素子３４をＩＢＥでパターニングする際に生じ得るスイッチ素子３４の特性の劣化が抑制されることができる。
【００７６】
また、第２実施形態によれば、スイッチ素子２４は、ｙ軸に沿って並ぶ複数の抵抗変化素子２３と接続されるようにｙ軸に沿って延び、図１５の構造と異なり、ｙ軸に沿って並ぶ複数のメモリセルＭＣｂごとに独立していない。また、スイッチ素子２４は、抵抗変化素子２３が位置する層と導電体２１が位置する層の間に位置しており、よって、導電体２１のパターニングに続くパターニングにより形成されることができる。よって、第１実施形態と同じく、スイッチ素子２４をＩＢＥでパターニングする際に生じ得るスイッチ素子２４の特性の劣化が抑制されることができる。このため、図３の回路が実現されつつ、スイッチ素子２４および３４が容易に形成されるとともにスイッチ素子２４および３４の特性の劣化が抑制されることができる。
【００７７】
（第３実施形態）
第３実施形態は、メモリセルアレイ１１の構造において、第１実施形態と異なる。より具体的には、第３実施形態は、スイッチ素子３４のｚ軸上の位置および形状において、第１実施形態と異なる。以下、第１実施形態と異なる点が主に記述される。
【００７８】
図１９は、第３実施形態のメモリセルアレイ１１の一部の断面構造を示す。図１９は、部分（ａ）において図３および図４のＶＡ−ＶＡ線に沿った構造を示し、部分（ｂ）において図３および図４のＶＢ−ＶＢ線に沿った構造を示す。
【００７９】
図１９に示されるように、基板３１から離れる方向に、導電体３２の層、スイッチ素子３４の層、抵抗変化素子３３の層、導電体２１の層、抵抗変化素子２３の層、スイッチ素子２４の層、および導電体２２の層が、この順に並ぶ。
【００８０】
スイッチ素子３４は、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。各スイッチ素子３４は、１つの導電体３２の上面上に位置する。ｘ軸に沿って並ぶ複数の抵抗変化素子３３のそれぞれの底面は、１つのスイッチ素子３４の上面と接続されている。
【００８１】
第３実施形態のメモリセルアレイ１１の構造によると、メモリセルＭＣａおよびＭＣｂは両方ともタイプＢ（図２を参照）である。
【００８２】
図２０は、第３実施形態の記憶装置１の一部の製造工程の一ステップを示す。図２０に示されるように、基板３１上に、導電体３２Ａ（図示せず）および層３４Ａ（図示せず）が堆積される。層３４Ａの上面上にマスク材５７が形成される。マスク材５７は、導電体３２およびスイッチ素子３４が形成される予定の領域の上方において残存し、その他の部分において開口している。マスク材５７を介したＲＩＥ等のエッチングにより、層３４Ａおよび導電体３２Ａが連続して部分的に除去される。エッチングの結果、層３４Ａからスイッチ素子３４が形成され、導電体３２Ａから導電体３２が形成される。
【００８３】
次に、マスク材５７が除去され、導電体３２およびスイッチ素子３４の積層体の間の領域が絶縁体３７の部分により埋め込まれる。
【００８４】
次に、図１９に示されるように、図９を参照して記述されたのと同じステップにより、各スイッチ素子３４の上面上に抵抗変化素子３３が形成される。次いで、抵抗変化素子３３の間の領域が絶縁体３７の部分により埋め込まれる。この後のステップは、図１１〜図１４を参照して記述されたのと同じである。図１１〜図１４と同様のステップの結果、図１９の構造が得られる。
【００８５】
第３実施形態によれば、第１実施形態と同じく、スイッチ素子２４はｘ軸に沿って延びるとともに導電体２２が位置する層と抵抗変化素子２３が位置する層の間に位置している。よって、第１実施形態と同じく、スイッチ素子２４をＩＢＥでパターニングする際に生じ得るスイッチ素子２４の特性の劣化が抑制されることができる。
【００８６】
また、第３実施形態によれば、スイッチ素子３４は、ｘ軸に沿って並ぶ複数の抵抗変化素子３３と接続されるようにｘ軸に沿って延び、図１５の構造と異なり、ｘ軸に沿って並ぶ複数のメモリセルＭＣａごとに独立していない。また、スイッチ素子３４は、抵抗変化素子３３が位置する層と導電体３２が位置する層との間に位置している。よって、導電体３２のパターニングに続くパターニングにより形成されることができる。よって、第１実施形態と同じく、スイッチ素子３４をＩＢＥでパターニングする際に生じ得るスイッチ素子３４の特性の劣化が抑制されることができる。このため、図３の回路が実現されつつ、スイッチ素子２４および３４が容易に形成されるとともにスイッチ素子２４および３４の特性の劣化が抑制されることができる。
【００８７】
（第４実施形態）
第４実施形態は、メモリセルアレイ１１の構造において、第１実施形態と異なる。より具体的には、第４実施形態は、スイッチ素子２４の形状において、第１実施形態と異なる。以下、第１実施形態と異なる点が主に記述される。
【００８８】
図２１は、第４実施形態のメモリセルアレイ１１の一部の断面構造を示す。図２１は、部分（ａ）において図３および図４のＶＡ−ＶＡ線に沿った構造を示し、部分（ｂ）において図３および図４のＶＢ−ＶＢ線に沿った構造を示す。
【００８９】
図２１に示されるように、第１実施形態の図５と同じく、基板３１から離れる方向に、導電体３２の層、抵抗変化素子３３の層、スイッチ素子３４の層、導電体２１の層、抵抗変化素子２３の層、スイッチ素子２４の層、および導電体２２の層が、この順に並ぶ。
【００９０】
スイッチ素子３４は、ｘｙ面に沿って広がり、少なくともｘ軸に沿って並ぶ２以上の抵抗変化素子３３およびｙ軸に沿って並ぶ２以上の抵抗変化素子３３の組の領域を超えて広がり、ｘｙ面に沿って配列された複数の抵抗変化素子３３のそれぞれの上面と接続されている。同様に、スイッチ素子２４は、ｘｙ面に沿って広がり、少なくともｘ軸に沿って並ぶ２以上の抵抗変化素子２３およびｙ軸に沿って並ぶ２以上の抵抗変化素子２３の組の領域を超えて広がり、ｘｙ面に沿って配列された複数の抵抗変化素子２３のそれぞれの上面と接続されている。
【００９１】
第４実施形態のメモリセルアレイ１１の構造によると、メモリセルＭＣａはタイプＡ（図２を参照）であり、メモリセルＭＣｂはタイプＢである。
【００９２】
図２２および図２３は、第４実施形態の記憶装置１の一部の製造工程のステップを示す。図２２のステップは、第１実施形態の図１１の途中のステップに後続する。図２２に示されるように、マスク材５１を介したエッチングは、導電体２１がパターニングされると停止される。
【００９３】
図２３に示されるように、マスク材５１が除去され、導電体２１の間の領域が絶縁体３７の部分により埋め込まれる。導電体２１およびその間の絶縁体３７の上面上に、層２４Ａが堆積され、層２４Ａの上面上に導電体２２Ａが堆積され、導電体２２Ａの上面上にマスク材５２が形成される。マスク材５２を介するＲＩＥ等のエッチングにより、導電体２２Ａが部分的に除去され、導電体２２Ａから導電体２２が形成される。このエッチングは、図２２と同様に、導電体２２がパターニングされると停止される。この後、マスク材５２が除去され、導電体２２の間の領域が絶縁体３７の部分により埋め込まれる。この結果、図２１の構造が得られる。
【００９４】
第４実施形態によれば、スイッチ素子２４は、ｘｙ面に沿って広がるとともにｘｙ面に沿って配列された複数の抵抗変化素子２３のそれぞれの上面と接続され、スイッチ素子３４は、ｘｙ面に沿って広がるとともにｘｙ面に沿って配列された複数の抵抗変化素子３３のそれぞれの上面と接続されている。すなわち、スイッチ素子２４および３４は、スイッチ素子２４および３４を相互に分離する工程を経ず、よって、分離のためのエッチング（例えばＩＢＥ）でパターニングする際に生じ得るスイッチ素子２４および３４の特性の劣化が抑制されることができる。
【００９５】
一方で、スイッチ素子２４および３４は、図６を参照して記述されたように、図１５の構造のようにメモリセルＭＣごとに独立していなくても１つのメモリセルＭＣを選択するように動作することが可能である。よって、図３の回路が実現されつつ、上記のようにスイッチ素子２４および３４が容易に形成されるとともにスイッチ素子２４および３４の特性の劣化が抑制されることができる。
【００９６】
（第５実施形態）
第５実施形態は、メモリセルアレイ１１の構造において、第１実施形態と異なる。より具体的には、第５実施形態は、スイッチ素子３４の形状、およびスイッチ素子２４のｚ軸上の位置および形状において、第１実施形態と異なる。以下、第１実施形態と異なる点が主に記述される。
【００９７】
図２４は、第５実施形態のメモリセルアレイ１１の一部の断面構造を示す。図２４は、部分（ａ）において図３および図４のＶＡ−ＶＡ線に沿った構造を示し、部分（ｂ）において図３および図４のＶＢ−ＶＢ線に沿った構造を示す。
【００９８】
図２４に示されるように、第２実施形態の図１７と同じく、基板３１から離れる方向に、導電体３２の層、抵抗変化素子３３の層、スイッチ素子３４の層、導電体２１の層、スイッチ素子２４の層、抵抗変化素子２３の層、および導電体２２の層が、この順に並ぶ。
【００９９】
スイッチ素子３４は、第４実施形態と同じくｘｙ面に沿って広がり、また、ｘｙ面に沿って配列された複数の抵抗変化素子３３のそれぞれの上面と接続されている。また、スイッチ素子２４は、第４実施形態と同じくｘｙ面に沿って広がり、また、ｘｙ面に沿って配列された複数の抵抗変化素子２３のそれぞれの底面と接続されている。
【０１００】
第５実施形態のメモリセルアレイ１１の構造によると、メモリセルＭＣａおよびＭＣｂは両方ともタイプＡ（図２を参照）である。
【０１０１】
第５実施形態のメモリセルアレイ１１は、以下の工程によって形成されることができる。第４実施形態と同じく、まず、第１実施形態の図９〜図１１のステップが行われ、次いで、第４実施形態の図２２のステップが行われる。第５実施形態では、図２２のステップは図２５のステップに継続する。図２５は、第５実施形態の記憶装置１の一部の製造工程の一ステップを示す。図２５に示されるように、マスク材５１が除去され、導電体２１の間の領域が絶縁体３７の部分により埋め込まれる。導電体２１およびその間の絶縁体３７の上面上に、層２４Ａ（図示せず）が堆積され、層２４Ａの上面上に積層体２３Ａ（図示せず）が堆積される。次に、積層体２３Ａの上面上に、マスク材５９が堆積される。マスク材５９は、抵抗変化素子２３が形成される予定の領域の上方において残存し、その他の部分において開口している。マスク材５９を用いたＩＢＥによって積層体２３Ａがエッチングされることにより、抵抗変化素子２３が形成される。マスク材５９を介したエッチングは、抵抗変化素子２３がパターニングされると停止される。
【０１０２】
マスク材５９が除去され、抵抗変化素子２３の間の領域が絶縁体３７の部分により埋め込まれ、抵抗変化素子２３の上面上に導電体２２が形成され、導電体２２の間の領域が絶縁体３７の部分により埋め込まれる。この結果、図２４の構造が得られる。
【０１０３】
第５実施形態によれば、スイッチ素子２４は、第４実施形態と同じくｘｙ面に沿って広がり、またｘｙ面に沿って配列された複数の抵抗変化素子２３のそれぞれの底面と接続され、スイッチ素子３４は、第４実施形態と同じくｘｙ面に沿って広がり、またｘｙ面に沿って配列された複数の抵抗変化素子３３のそれぞれの上面と接続されている。よって、図３の回路が実現されつつ、上記のようにスイッチ素子２４および３４が容易に形成されるとともにスイッチ素子２４および３４の特性の劣化が抑制されることができる。
【０１０４】
（第６実施形態）
第６実施形態は、メモリセルアレイ１１の構造において、第１実施形態と異なる。より具体的には、第６実施形態は、スイッチ素子３４のｚ軸上の位置および形状、ならびにスイッチ素子２４の形状において、第１実施形態と異なる。以下、第１実施形態と異なる点が主に記述される。
【０１０５】
図２６は、第６実施形態のメモリセルアレイ１１の一部の断面構造を示す。図２６は、部分（ａ）において図３および図４のＶＡ−ＶＡ線に沿った構造を示し、部分（ｂ）において図３および図４のＶＢ−ＶＢ線に沿った構造を示す。
【０１０６】
図２６に示されるように、第３実施形態の図１９と同じく、基板３１から離れる方向に、導電体３２の層、スイッチ素子３４の層、抵抗変化素子３３の層、導電体２１の層、抵抗変化素子２３の層、スイッチ素子２４の層、および導電体２２の層が、この順に並ぶ。
【０１０７】
スイッチ素子３４は、第４実施形態と同じくｘｙ面に沿って広がり、また、ｘｙ面に沿って配列された複数の抵抗変化素子３３のそれぞれの底面と接続されている。また、スイッチ素子２４は、第４実施形態と同じくｘｙ面に沿って広がり、また、ｘｙ面に沿って配列された複数の抵抗変化素子２３のそれぞれの上面と接続されている。
【０１０８】
第３実施形態のメモリセルアレイ１１の構造によると、メモリセルＭＣａおよびＭＣｂは両方ともタイプＢ（図２を参照）である。
【０１０９】
図２７は、第６実施形態の記憶装置１の一部の製造工程のステップを示す。図２７に示されるように、図９を参照して記述されたのと同じステップにより、導電体３２が形成されるとともに導電体３２の間の領域が絶縁体３７の部分により埋め込まれる。導電体３２およびその間の絶縁体３７の上面上に、積層体３３Ａ（図示せず）が形成され、積層体３３Ａの上面上に、マスク材５０が堆積される。マスク材５０を用いたＩＢＥ（ion beam etching）によって積層体３３Ａがエッチングされることにより、抵抗変化素子３３が形成される。マスク材５０を介したエッチングは、抵抗変化素子３３がパターニングされると停止される。
【０１１０】
マスク材５０が除去され、抵抗変化素子３３の間の領域が絶縁体３７の部分により埋め込まれる。次に、第４実施形態の図２２および図２３を参照して記述されたのと同様のステップにより、導電体２１、抵抗変化素子２３、スイッチ素子２４、および導電体２２が形成される。この結果、図２６の構造が得られる。
【０１１１】
第６実施形態によれば、スイッチ素子２４は、第４実施形態と同じくｘｙ面に沿って広がり、ｘｙ面に沿って配列された複数の抵抗変化素子２３のそれぞれの上面と接続され、スイッチ素子３４は、第４実施形態と同じくｘｙ面に沿って広がり、またｘｙ面に沿って配列された複数の抵抗変化素子３３のそれぞれの底面と接続されている。よって、図３の回路が実現されつつ、上記のようにスイッチ素子２４および３４が容易に形成されるとともにスイッチ素子２４および３４の特性の劣化が抑制されることができる。
【０１１２】
（第７実施形態）
第７実施形態は、メモリセルアレイ１１の構造において、第１実施形態と異なる。より具体的には、第７実施形態は、抵抗変化素子２３および３３のｘｙ面での配置、導電体２２および導電体３２の形状およびｘｙ面での配置、ならびにスイッチ素子２４および３４のｘｙ面での配置において、第１実施形態と異なる。以下、第１実施形態と異なる点が主に記述される。
【０１１３】
図２８は、第７実施形態のメモリセルアレイ１１の一部の平面構造を示す。図２８に示されるように、抵抗変化素子２３は、千鳥状に配列されている。すなわち、ｘ軸に沿って並ぶ抵抗変化素子２３は１つの行を構成し、ｙ軸に沿って並ぶ２つの行は第１行と第２行を含み、第１行中の各抵抗変化素子２３のｘ軸上の座標は、第２行中のいずれの抵抗変化素子２３のｘ軸上の座標とも異なる。よって、ｙ軸に沿って並ぶ２つの行において、抵抗変化素子２３は、ｙ軸に沿って並ばない。一方、ｙ軸に沿って並ぶ３つの行は順に、第１行、第２行、および第３行を含み、第１行中の或る抵抗変化素子２３は、第３行中の別の抵抗変化素子２３とｙ軸に沿って並ぶ。
【０１１４】
各抵抗変化素子２３と、当該抵抗変化素子２３が属する行の隣の行の最も近くの抵抗変化素子２３との距離は、例えばＤである。よって、ｙ軸に沿って並ぶ抵抗変化素子２３のピッチおよびｘ軸に沿って並ぶ抵抗変化素子２３のピッチはともに√２×Ｄである。
【０１１５】
各導電体２１は、ｙ軸に沿って並ぶ複数の抵抗変化素子２３とｘｙ面において重なり、後に詳述されるように、ｙ軸に沿って並ぶ複数の抵抗変化素子２３に沿って延びる。
【０１１６】
各導電体２２は、ｙ軸に沿って並ぶ抵抗変化素子２３の２つの行とｘｙ面において重なり、ｙ軸に沿って並ぶ抵抗変化素子２３の２つの行に沿って延びる。
【０１１７】
図２９は、第７実施形態のメモリセルアレイ１１の別の一部の平面構造を示し、図２８の構造のｚ軸に沿った下方の構造を示す。図２９に示されるように、抵抗変化素子３３は、千鳥状に配列されている。各抵抗変化素子３３は、１つの抵抗変化素子２３と実質的に同じ形状を有し、対応する抵抗変化素子２３のｚ軸に沿って真下に位置する。
【０１１８】
各導電体３２は、ｙ軸に沿って並ぶ複数の抵抗変化素子２３とｘｙ面において重なり、後に詳述されるように、ｙ軸に沿って並ぶ複数の抵抗変化素子２３に沿って延びる。各導電体３２は、例えば、１つの導電体２２と実質的に同じ平面形状を有し、対応する導電体２２のｚ軸に沿って真下に位置する。
【０１１９】
図３０は、第７実施形態のメモリセルアレイ１１の一部の断面構造を示す。図３０は、部分（ａ）において図２８のＸＸＸＡ−ＸＸＸＡ線に沿った構造を示し、部分（ｂ）において図２８のＸＸＸＢ−ＸＸＸＢ線に沿った構造を示す。
【０１２０】
図３０に示されるように、第１実施形態の図５と同じく、基板３１から離れる方向に、導電体３２の層、抵抗変化素子３３の層、スイッチ素子３４の層、導電体２１の層、抵抗変化素子２３の層、スイッチ素子２４の層、および導電体２２の層が、この順に並ぶ。
【０１２１】
各導電体３２の上面にｙ軸に沿って並ぶ２行の抵抗変化素子３３が接続されている。各スイッチ素子３４は、ｙ軸に沿って並ぶ１列の抵抗変化素子３３のそれぞれの上面と接続されており、１つの導電体２１のｚ軸上の下方に位置し、例えば対応する１つの導電体２１の平面形状と実質的に同じ平面形状を有する。各導電体２１は、上面において、ｙ軸に沿って並ぶ１列の抵抗変化素子２３と接続されている。各スイッチ素子２４は、ｙ軸に沿って並ぶ２行の抵抗変化素子２３のそれぞれの上面と接続されており、１つの導電体２２のｚ軸上の下方に位置し、例えば対応する１つの導電体２２の平面形状と実質的に同じ平面形状を有する。
【０１２２】
第７実施形態のメモリセルアレイ１１の構造によると、メモリセルＭＣａはタイプＡ（図２を参照）であり、メモリセルＭＣｂはタイプＢである。
【０１２３】
図３０の構造は、第１実施形態の製造工程と同様の工程によって形成されることが可能であり、第１実施形態の製造工程でのいくつかの材料のパターニングの変更によって形成されることができる。具体的には、導電体３２、抵抗変化素子３３、スイッチ素子３４、導電体２１、抵抗変化素子２３、スイッチ素子２４、および導電体２２の形状ならびに（または）配置が、図３０に示されるものになるようにパターニングが変更される。
【０１２４】
第７実施形態によれば、第１実施形態と同じく、スイッチ素子３４はｙ軸に沿って延びるとともに導電体２１が位置する層と抵抗変化素子３３が位置する層の間に位置し、スイッチ素子２４はｘ軸に沿って延びるとともに導電体２２が位置する層と抵抗変化素子２３が位置する層の間に位置している。よって、第１実施形態と同じ利点を得られる。
【０１２５】
また、第７実施形態によれば、抵抗変化素子２３および３３は、平面において千鳥状に配列される。このため、第７実施形態は、或る単位面積において第１実施形態での抵抗変化素子２３および３３よりも多くの抵抗変化素子２３および３３を含むことが可能であり、第１実施形態の集積度よりも高い集積度を有することができる。さらに、千鳥状の配列により、各導電体２２はｙ軸に沿って並ぶ２行の抵抗変化素子２３の上方に亘って広い平面形状を有することが可能であり、各導電体３２はｙ軸に沿って並ぶ２行の抵抗変化素子３３の下方に亘って広い平面形状を有することが可能である。よって、導電体２２および導電体３２の平面での幅は、抵抗変化素子２３および３３の最小ピッチＤより大きいことが可能である。このため、導電体２２および導電体３２が、抵抗変化素子２３および３３のｘ軸およびｙ軸でのピッチがＤの場合よりも、容易に形成されることができる。
【０１２６】
（第８実施形態）
第８実施形態は、メモリセルアレイ１１の構造において、第７実施形態および第２実施形態に類似し、第７実施形態および第２実施形態の組合せに関する。以下、第７実施形態と異なる点が主に記述される。
【０１２７】
図３１は、第８実施形態のメモリセルアレイ１１の一部の断面構造を示す。図３１は、部分（ａ）において図２８および図２９のＸＸＸＡ−ＸＸＸＡ線に沿った構造を示し、部分（ｂ）において図２８および図２９のＸＸＸＢ−ＸＸＸＢ線に沿った構造を示す。
【０１２８】
図３１に示されるように、第２実施形態の図１７と同じく、基板３１から離れる方向に、導電体３２の層、抵抗変化素子３３の層、スイッチ素子３４の層、導電体２１の層、スイッチ素子２４の層、抵抗変化素子２３の層、および導電体２２の層が、この順に並ぶ。
【０１２９】
各スイッチ素子２４は、１つの導電体２１の上面上に位置し、例えば、対応する１つの導電体２１の平面形状と実質的に同じ平面形状を有し、ｙ軸に沿って並ぶ１列の抵抗変化素子３３のそれぞれの底面と接続されている。
【０１３０】
第８実施形態のメモリセルアレイ１１の構造によると、メモリセルＭＣａおよびＭＣｂは両方ともタイプＡ（図２を参照）である。
【０１３１】
図３１の構造は、第２実施形態の製造工程と同様の工程によって形成されることが可能であり、第２実施形態の製造工程でのいくつかの材料のパターニングの変更によって形成されることができる。具体的には、導電体３２、抵抗変化素子３３、スイッチ素子３４、導電体２１、スイッチ素子２４、抵抗変化素子２３、および導電体２２の形状ならびに（または）配置が、図３１に示されるものになるようにパターニングが変更される。
【０１３２】
第８実施形態によれば、第２実施形態と同じく、スイッチ素子２４はｙ軸に沿って延びるとともに抵抗変化素子２３が位置する層と導電体２１が位置する層の間に位置し、スイッチ素子３４はｙ軸に沿って延びるとともに導電体２１が位置する層と抵抗変化素子３３が位置する層の間に位置している。よって、第２実施形態と同じ利点、すなわち第１実施形態と同じ利点を得られる。また、第８実施形態によれば、第７実施形態と同じく、抵抗変化素子２３および３３は、平面において千鳥状に配列される。このため、第７実施形態と同じ利点を得られる。
【０１３３】
（第９実施形態）
第９実施形態は、メモリセルアレイ１１の構造において、第７実施形態および第３実施形態に類似し、第７実施形態および第３実施形態の組合せに関する。以下、第７実施形態と異なる点が主に記述される。
【０１３４】
図３２は、第９実施形態のメモリセルアレイ１１の一部の断面構造を示す。図３２は、部分（ａ）において図２８および図２９のＸＸＸＡ−ＸＸＸＡ線に沿った構造を示し、部分（ｂ）において図２８および図２９のＸＸＸＢ−ＸＸＸＢ線に沿った構造を示す。
【０１３５】
図３２に示されるように、第３実施形態の図１９と同じく、基板３１から離れる方向に、導電体３２の層、スイッチ素子３４の層、抵抗変化素子３３の層、導電体２１の層、抵抗変化素子２３の層、スイッチ素子２４の層、および導電体２２の層が、この順に並ぶ。
【０１３６】
各スイッチ素子３４は、１つの導電体３２の上面上に位置し、例えば、対応する１つの導電体３２の平面形状と実質的に同じ平面形状を有し、ｙ軸に沿って並ぶ２行の抵抗変化素子３３のそれぞれの底面と接続されている。
【０１３７】
第９実施形態のメモリセルアレイ１１の構造によると、メモリセルＭＣａおよびＭＣｂは両方ともタイプＢ（図２を参照）である。
【０１３８】
図３２の構造は、第３実施形態の製造工程と同様の工程によって形成されることが可能であり、第３実施形態の製造工程でのいくつかの材料のパターニングの変更によって形成されることができる。具体的には、導電体３２、スイッチ素子３４、抵抗変化素子３３、導電体２１、抵抗変化素子２３、スイッチ素子２４、および導電体２２の形状ならびに（または）配置が、図３２に示されるものになるようにパターニングが変更される。
【０１３９】
第９実施形態によれば、第３実施形態と同じく、スイッチ素子２４はｘ軸に沿って延びるとともに導電体２２が位置する層と抵抗変化素子２３が位置する層の間に位置し、スイッチ素子３４はｘ軸に沿って延びるとともに抵抗変化素子３３が位置する層と導電体３２が位置する層との間に位置している。よって、第３実施形態と同じ利点、すなわち第１実施形態と同じ利点を得られる。また、第９実施形態によれば、第７実施形態と同じく、抵抗変化素子２３および３３は、平面において千鳥状に配列される。このため、第７実施形態と同じ利点を得られる。
【０１４０】
（第１０実施形態）
第１０実施形態は、メモリセルアレイ１１の構造において、第７実施形態に類似する。
【０１４１】
図３３は、第１０実施形態のメモリセルアレイ１１の一部の断面構造を示す。図３３は、部分（ａ）において図２８および図２９のＸＸＸＡ−ＸＸＸＡ線に沿った構造を示し、部分（ｂ）において図２８および図２９のＸＸＸＢ−ＸＸＸＢ線に沿った構造を示す。
【０１４２】
図３３に示されるように、基板３１から離れる方向に、導電体３２の層、スイッチ素子３４の層、抵抗変化素子３３の層、導電体２１の層、スイッチ素子２４の層、抵抗変化素子２３の層、および導電体２２の層が、この順に並ぶ。
【０１４３】
各スイッチ素子３４は、１つの導電体３２の上面上に位置し、例えば、対応する１つの導電体３２の平面形状と実質的に同じ平面形状を有し、ｙ軸に沿って並ぶ２行の抵抗変化素子３３のそれぞれの底面と接続されている。
【０１４４】
各スイッチ素子２４は、１つの導電体２１の上面上に位置し、例えば、対応する１つの導電体２１の平面形状と実質的に同じ平面形状を有し、ｙ軸に沿って並ぶ１列の抵抗変化素子３３のそれぞれの底面と接続されている。
【０１４５】
第１０実施形態のメモリセルアレイ１１の構造によると、メモリセルＭＣａはタイプＢ（図２を参照）であり、メモリセルＭＣｂはタイプＡである。
【０１４６】
図３３の構造は、第３実施形態の製造工程の一部および第２実施形態の製造工程の一部と同様の工程によって形成されることが可能であり、第３実施形態の製造工程の一部でのいくつかの材料のパターニングの変更および第２実施形態の製造工程の一部でのいくつかの材料のパターニングの変更によって形成されることができる。具体的には、導電体３２、スイッチ素子３４、抵抗変化素子３３、導電体２１、抵抗変化素子２３、スイッチ素子２４、および導電体２２の形状ならびに（または）配置が、図３３に示されるものになるようにパターニングが変更される。より具体的には、図３３に示される構造および配置のスイッチ素子３４および導電体３２が得られるように第３実施形態の製造工程の層３４Ａおよび導電体３２Ａをパターニングする工程が行われる。図３３に示される配置の抵抗変化素子３３が得られるように第３実施形態の製造工程の積層体３３Ａをパターニングする工程が行われる。図３３に示される配置の抵抗変化素子２３が得られるように第２実施形態の製造工程の積層体２３Ａをパターニングする工程が行われる。図３３に示される構造のスイッチ素子２４および導電体２１が得られるように第２実施形態の層２４Ａおよび導電体２１Ａをパターニングする工程が行われる。
【０１４７】
第１０実施形態によれば、第２実施形態等と同じくスイッチ素子２４はｙ軸に沿って延びるとともに抵抗変化素子２３が位置する層と導電体２１が位置する層の間に位置し、第３実施形態等と同じくスイッチ素子３４はｘ軸に沿って延びるとともに抵抗変化素子３３が位置する層と導電体３２が位置する層との間に位置している。よって、第１実施形態と同じ利点を得られる。また、第１０実施形態によれば、第７実施形態と同じく、抵抗変化素子２３および３３は、平面において千鳥状に配列される。このため、第７実施形態と同じ利点を得られる。
【０１４８】
（第１１実施形態）
第１１実施形態は、メモリセルアレイ１１の構造において、第７実施形態と異なる。より具体的には、第１１実施形態は、スイッチ素子２４の形状およびスイッチ素子３４の形状において、第７実施形態と異なる。以下、第７実施形態と異なる点が主に記述される。
【０１４９】
図３４は、第１１実施形態のメモリセルアレイ１１の一部の断面構造を示す。図３４は、図２８および図２９のＸＸＸＡ−ＸＸＸＡ線に沿った構造を示し、部分（ｂ）において図２８および図２９のＸＸＸＢ−ＸＸＸＢ線に沿った構造を示す。
【０１５０】
図３４に示されるように、第１実施形態の図５と同じく、基板３１から離れる方向に、導電体３２の層、抵抗変化素子３３の層、スイッチ素子３４の層、導電体２１の層、抵抗変化素子２３の層、スイッチ素子２４の層、および導電体２２の層が、この順に並ぶ。
【０１５１】
また、スイッチ素子２４は、第４実施形態と同じくｘｙ面に沿って広がり、また、ｘｙ面に沿って配列された複数の抵抗変化素子２３のそれぞれの上面と接続されている。また、スイッチ素子３４は、第４実施形態と同じくｘｙ面に沿って広がり、また、ｘｙ面に沿って配列された複数の抵抗変化素子３３のそれぞれの上面と接続されている。
【０１５２】
第１１実施形態のメモリセルアレイ１１の構造によると、メモリセルＭＣａはタイプＡ（図２を参照）であり、メモリセルＭＣｂはタイプＢである。
【０１５３】
図３４の構造は、第４実施形態の製造工程と同様の工程によって形成されることが可能であり、第４実施形態の製造工程でのいくつかの材料のパターニングの変更によって形成されることができる。具体的には、導電体３２、抵抗変化素子３３、導電体２１、抵抗変化素子２３、および導電体２２の形状ならびに（または）配置が、図３４に示されるものになるようにパターニングが変更される。
【０１５４】
第１１実施形態によれば、第４実施形態と同じく、スイッチ素子２４および３４はｘｙ面に沿って広がる。このため、第４実施形態と同じ利点を得られる。また、第１１実施形態によれば、第７実施形態と同じく、抵抗変化素子２３および３３は、平面において千鳥状に配列される。このため、第７実施形態と同じ利点を得られる。
【０１５５】
（第１２実施形態）
第１２実施形態は、メモリセルアレイ１１の構造において、第７実施形態と異なる。より具体的には、第１２実施形態は、スイッチ素子３４の形状、およびスイッチ素子２４のｚ軸上の位置ならびに形状において、第７実施形態と異なる。以下、第７実施形態と異なる点が主に記述される。
【０１５６】
図３５は、第１２実施形態のメモリセルアレイ１１の一部の断面構造を示す。図３５は、図２８および図２９のＸＸＸＡ−ＸＸＸＡ線に沿った構造を示し、部分（ｂ）において図２８および図２９のＸＸＸＢ−ＸＸＸＢ線に沿った構造を示す。
【０１５７】
図３５に示されるように、第２実施形態の図１７と同じく、基板３１から離れる方向に、導電体３２の層、抵抗変化素子３３の層、スイッチ素子３４の層、導電体２１の層、スイッチ素子２４の層、抵抗変化素子２３の層、および導電体２２の層が、この順に並ぶ。
【０１５８】
スイッチ素子２４は、第４実施形態と同じくｘｙ面に沿って広がり、また、ｘｙ面に沿って配列された複数の抵抗変化素子２３のそれぞれの上面と接続されている。また、スイッチ素子３４は、第４実施形態と同じくｘｙ面に沿って広がり、また、ｘｙ面に沿って配列された複数の抵抗変化素子３３のそれぞれの上面と接続されている。
【０１５９】
第１２実施形態のメモリセルアレイ１１の構造によると、メモリセルＭＣａおよびＭＣｂは両方ともタイプＡ（図２を参照）である。
【０１６０】
図３５の構造は、第５実施形態の製造工程と同様の工程によって形成されることが可能であり、第５実施形態の製造工程でのいくつかの材料のパターニングの変更によって形成されることができる。具体的には、導電体３２、抵抗変化素子３３、導電体２１、抵抗変化素子２３、および導電体２２の形状ならびに（または）配置が、図３５に示されるものになるようにパターニングが変更される。
【０１６１】
第１２実施形態によれば、第４実施形態と同じく、スイッチ素子２４および３４はｘｙ面に沿って広がる。このため、第４実施形態と同じ利点を得られる。また、第１２実施形態によれば、第７実施形態と同じく、抵抗変化素子２３および３３は、平面において千鳥状に配列される。このため、第７実施形態と同じ利点を得られる。
【０１６２】
（第１３実施形態）
第１３実施形態は、メモリセルアレイ１１の構造において、第７実施形態と異なる。より具体的には、第１３実施形態は、スイッチ素子２４のｚ軸上の位置および形状、ならびにスイッチ素子３４のｚ軸上の位置および形状において、第７実施形態と異なる。以下、第７実施形態と異なる点が主に記述される。
【０１６３】
図３６は、第１３実施形態のメモリセルアレイ１１の一部の断面構造を示す。図３６は、図２８および図２９のＸＸＸＡ−ＸＸＸＡ線に沿った構造を示し、部分（ｂ）において図２８および図２９のＸＸＸＢ−ＸＸＸＢ線に沿った構造を示す。
【０１６４】
図３６に示されるように、第３実施形態の図１９と同じく、基板３１から離れる方向に、導電体３２の層、スイッチ素子３４の層、抵抗変化素子３３の層、導電体２１の層、抵抗変化素子２３の層、スイッチ素子２４の層、および導電体２２の層が、この順に並ぶ。
【０１６５】
スイッチ素子２４は、第４実施形態と同じくｘｙ面に沿って広がり、また、ｘｙ面に沿って配列された複数の抵抗変化素子２３のそれぞれの上面と接続されている。また、スイッチ素子３４は、第４実施形態と同じくｘｙ面に沿って広がり、また、ｘｙ面に沿って配列された複数の抵抗変化素子３３のそれぞれの底面と接続されている。
【０１６６】
第１３実施形態のメモリセルアレイ１１の構造によると、メモリセルＭＣａおよびＭＣｂは両方ともタイプＢ（図２を参照）である。
【０１６７】
図３６の構造は、第６実施形態の製造工程と同様の工程によって形成されることが可能であり、第６実施形態の製造工程でのいくつかの材料のパターニングの変更によって形成されることができる。具体的には、導電体３２、抵抗変化素子３３、導電体２１、抵抗変化素子２３、および導電体２２の形状ならびに（または）配置が、図３６に示されるものになるようにパターニングが変更される。
【０１６８】
第１３実施形態によれば、第４実施形態と同じく、スイッチ素子２４および３４はｘｙ面に沿って広がる。このため、第４実施形態と同じ利点を得られる。また、第１３実施形態によれば、第７実施形態と同じく、抵抗変化素子２３および３３は、平面において千鳥状に配列される。このため、第７実施形態と同じ利点を得られる。
【０１６９】
（第１４実施形態）
第１４実施形態は、メモリセルアレイ１１の構造において、第７実施形態に類似する。
【０１７０】
図３７は、第１４実施形態のメモリセルアレイ１１の一部の断面構造を示す。図３７は、図２８および図２９のＸＸＸＡ−ＸＸＸＡ線に沿った構造を示し、部分（ｂ）において図２８および図２９のＸＸＸＢ−ＸＸＸＢ線に沿った構造を示す。
【０１７１】
図３７に示されるように、基板３１から離れる方向に、導電体３２の層、スイッチ素子３４の層、抵抗変化素子３３の層、導電体２１の層、スイッチ素子２４の層、抵抗変化素子２３の層、および導電体２２の層が、この順に並ぶ。
【０１７２】
スイッチ素子２４は、第４実施形態と同じくｘｙ面に沿って広がり、また、ｘｙ面に沿って配列された複数の抵抗変化素子２３のそれぞれの底面と接続されている。また、スイッチ素子３４は、第４実施形態と同じくｘｙ面に沿って広がり、また、ｘｙ面に沿って配列された複数の抵抗変化素子３３のそれぞれの底面と接続されている。
【０１７３】
第１４実施形態のメモリセルアレイ１１の構造によると、メモリセルＭＣａはタイプＢ（図２を参照）であり、メモリセルＭＣｂはタイプＡである。
【０１７４】
図３７の構造は、第３実施形態の製造工程の一部および第２実施形態の製造工程の一部と同様の工程によって形成されることが可能であり、第３実施形態の製造工程の一部でのいくつかの材料のパターニングの変更および第２実施形態の製造工程の一部でのいくつかの材料のパターニングの変更によって形成されることができる。または、第１０実施形態の製造工程の一部でのいくつかの材料のパターニングの変更によって形成されることができる。具体的には、導電体３２、スイッチ素子３４、抵抗変化素子３３、導電体２１、抵抗変化素子２３、スイッチ素子２４、および導電体２２の形状ならびに（または）配置が、図３７に示されるものになるようにパターニングが変更される。
【０１７５】
第１４実施形態によれば、第４実施形態と同じく、スイッチ素子２４および３４はｘｙ面に沿って広がる。このため、第４実施形態と同じ利点を得られる。また、第１４実施形態によれば、第７実施形態と同じく、抵抗変化素子２３および３３は、平面において千鳥状に配列される。このため、第７実施形態と同じ利点を得られる。
【０１７６】
（変形例）
第７〜第１２実施形態では、導電体２２がｙ軸に沿って並ぶ２行の抵抗変化素子２３の上方に亘って延び、導電体３２がｙ軸に沿って並ぶ２行の抵抗変化素子３３の下方に亘って延び、導電体２１はｙ軸に沿って並ぶ１列の抵抗変化素子２３および３３に沿って延びる。代わりに、導電体２１がｘ軸に沿って並ぶ２列の抵抗変化素子２３の下方かつｘ軸に沿って並ぶ２列の抵抗変化素子３３の上方に亘って延び、導電体２２がｘ軸に沿って並ぶ１行の抵抗変化素子２３の上方に亘って延び、導電体３２がｘ軸に沿って並ぶ１行の抵抗変化素子３３の下方に亘って延びていてもよい。
【０１７７】
抵抗変化素子ＶＲは、相変化素子、強誘電体素子、またはその他の素子を含んでいてもよい。相変化素子は、ＰＣＲＡＭ（phase change random access memory）に用いられ、カルコゲナイドなどを含み、書き込み電流によって生じる熱によって結晶状態または非晶質状態になり、それによって相違する抵抗値を示す。抵抗変化素子ＶＲは、金属酸化物やペロブスカイト酸化物を含み、ＲｅＲＡＭ（resistive RAM）に用いられる素子を含んでいてもよい。このような抵抗変化素子ＶＲの場合、抵抗変化素子ＶＲの抵抗値は、書き込みパルスの相違する幅（パルスの印加期間）や相違する振幅（電流値／電圧値）、書き込みパルスの相違する極性（印加方向）の印加によって変化する。
【０１７８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１７９】
１…記憶装置、１１…メモリセルアレイ、１２…入出力回路、１３…制御回路、１４…ロウ選択回路、１５…カラム選択回路、１６…書き込み回路、１７…読み出し回路、ＭＣ…メモリセル、ＶＲ…抵抗変化素子、ＳＥＬ…スイッチ素子、ＷＬ…ワード線、ＢＬ…ビット線、２１…導電体（ＢＬ）、２２…第２導電体（ＷＬｂ）、２３…抵抗変化素子（ＶＲｂ）、２４…スイッチ素子、ＭＣｂ…メモリセル、３２…第３導電体（ＷＬａ）、３３…抵抗変化素子（ＶＲｂ）、３４…スイッチ素子、ＭＣａ…メモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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