(57)【要約】【課題】メモリセルのゲート絶縁層の薄膜化を可能とする半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、絶縁層とゲート電極層とが第１の方向に交互に積層された積層体と、第１の方向に延びる半導体層と、半導体層とゲート電極層との間に設けられ、第１の層と、第２の層と、第１の層と第２の層との間の第３の層とを有し、第１の層は第１の絶縁体を含み、第２の層は、酸化アルミニウム、酸化イットリウム、酸化ランタン、酸化ガドリニウム、酸化イッテルビウム、酸化ハフニウム、及び、酸化ジルコニウムから成る群から選ばれる少なくとも一つの酸化物を含み、第３の層は、シリコン、ゲルマニウム、シリコンゲルマニウム、及び、炭化珪素から成る群から選ばれる少なくとも一つの材料を含み、第３の層は半導体層と絶縁層との間に位置するゲート絶縁層と、を備える。【選択図】図３
2020047681.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層とゲート電極層とが第１の方向に交互に積層された積層体と、
前記第１の方向に延びる半導体層と、
前記半導体層と前記ゲート電極層との間に設けられ、第１の層と、第２の層と、前記第１の層と前記第２の層との間の第３の層とを有し、前記第１の層は第１の絶縁体を含み、前記第２の層は、酸化アルミニウム、酸化イットリウム、酸化ランタン、酸化ガドリニウム、酸化イッテルビウム、酸化ハフニウム、及び、酸化ジルコニウムから成る群から選ばれる少なくとも一つの酸化物を含み、前記第３の層は、シリコン、ゲルマニウム、シリコンゲルマニウム、及び、炭化珪素から成る群から選ばれる少なくとも一つの材料を含み、前記第３の層は前記半導体層と前記絶縁層との間に位置するゲート絶縁層と、
を備える半導体記憶装置。
【請求項２】
前記第２の層は、前記半導体層と前記絶縁層との間で分断されている請求項１記載の半導体記憶装置。
【請求項３】
前記ゲート絶縁層は、前記第２の層と前記第３の層との間に設けられ、第２の絶縁体を含む第４の層を有する請求項１又は請求項２記載の半導体記憶装置。
【請求項４】
前記第２の絶縁体は酸化アルミニウムである請求項３記載の半導体記憶装置。
【請求項５】
前記第１の絶縁体は酸化シリコン又は酸化アルミニウムである請求項１ないし請求項４いずれか一項記載の半導体記憶装置。
【請求項６】
前記少なくとも一つの酸化物はエレクトライドである請求項１ないし請求項５いずれか一項記載の半導体記憶装置。
【請求項７】
前記半導体層の一端に電気的に接続された第１の導電層と、前記半導体層の他端に電気的に接続された第２の導電層と、を更に備える請求項１ないし請求項６いずれか一項記載の半導体記憶装置。
【請求項８】
前記第３の層はアモルファスである請求項１ないし請求項７いずれか一項記載の半導体記憶装置。
【請求項９】
絶縁層とゲート電極層とが第１の方向に交互に積層された積層体と、
前記第１の方向に延びる半導体層と、
前記半導体層と前記ゲート電極層との間に設けられ、第１の層と、第２の層と、前記第１の層と前記第２の層との間の第３の層とを有し、前記第１の層は第１の絶縁体を含み、前記第２の層は、酸化アルミニウム、酸化イットリウム、酸化ランタン、酸化ガドリニウム、酸化イッテルビウム、酸化ハフニウム、及び、酸化ジルコニウムから成る群から選ばれる少なくとも一つの酸化物を含み、前記第３の層は、シリコン、ゲルマニウム、シリコンゲルマニウム、及び、炭化珪素から成る群から選ばれる少なくとも一つの材料を含み、前記第３の層はアモルファスであるゲート絶縁層と、
を備える半導体記憶装置。
【請求項１０】
前記第２の層は、前記半導体層と前記絶縁層との間で分断されている請求項９記載の半導体記憶装置。
【請求項１１】
前記ゲート絶縁層は、前記第２の層と前記第３の層との間に設けられ、第２の絶縁体を含む第４の層を有する請求項９又は請求項１０記載の半導体記憶装置。
【請求項１２】
前記第２の絶縁体は酸化アルミニウムである請求項１１記載の半導体記憶装置。
【請求項１３】
前記第１の絶縁体は酸化シリコン又は酸化アルミニウムである請求項９ないし請求項１２いずれか一項記載の半導体記憶装置。
【請求項１４】
前記少なくとも一つの酸化物はエレクトライドである請求項９ないし請求項１３いずれか一項記載の半導体記憶装置。
【請求項１５】
前記半導体層の一端に電気的に接続された第１の導電層と、前記半導体層の他端に電気的に接続された第２の導電層と、を更に備える請求項９ないし請求項１４いずれか一項記載の半導体記憶装置。
【請求項１６】
互いに離間して第１の方向に積層された複数のゲート電極層と、
前記第１の方向に延びる半導体層と、
前記半導体層と前記複数のゲート電極層との間に設けられ、第１の層と、第２の層と、前記第１の層と前記第２の層との間の第３の層とを有し、前記第１の層は第１の絶縁体を含み、前記第２の層は、酸化アルミニウム、酸化イットリウム、酸化ランタン、酸化ガドリニウム、酸化イッテルビウム、酸化ハフニウム、及び、酸化ジルコニウムから成る群から選ばれる少なくとも一つの酸化物を含み、前記第３の層は、シリコン、ゲルマニウム、シリコンゲルマニウム、及び、炭化珪素から成る群から選ばれる少なくとも一つの材料を含み、前記第３の層は前記複数のゲート電極層の間の部分と前記半導体層との間に位置するゲート絶縁層と、
を備える半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリの大容量化のために、複数のメモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリが実現されている。３次元ＮＡＮＤフラッシュメモリの更なる大容量化を実現するために、メモリセルのサイズを縮小することが望まれる。例えば、半導体層とゲート電極との間に設けられるメモリセルのゲート絶縁層を薄膜化することで、メモリセルのサイズを縮小することが可能となる。
【０００３】
ＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のメモリセルでは、ゲート絶縁層に、例えば、酸化物のトンネル絶縁膜、窒化物の電荷蓄積膜、及び、酸化物のブロック絶縁膜の積層構造が用いられる。電荷蓄積膜は所望の電荷を蓄積する観点から、一定以上の膜厚が必要である。また、トンネル絶縁膜及びブロック絶縁膜は、電荷蓄積膜から電荷が抜けることを抑制する観点から、一定以上の膜厚が必要である。したがって、ＭＯＮＯＳ型のメモリセルでは、ゲート絶縁層の薄膜化が困難である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２１８２６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、メモリセルのゲート絶縁層の薄膜化を可能とする半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体記憶装置は、絶縁層とゲート電極層とが第１の方向に交互に積層された積層体と、前記第１の方向に延びる半導体層と、前記半導体層と前記ゲート電極層との間に設けられ、第１の層と、第２の層と、前記第１の層と前記第２の層との間の第３の層とを有し、前記第１の層は第１の絶縁体を含み、前記第２の層は、酸化アルミニウム、酸化イットリウム、酸化ランタン、酸化ガドリニウム、酸化イッテルビウム、酸化ハフニウム、及び、酸化ジルコニウムから成る群から選ばれる少なくとも一つの酸化物を含み、前記第３の層は、シリコン、ゲルマニウム、シリコンゲルマニウム、及び、炭化珪素から成る群から選ばれる少なくとも一つの材料を含み、前記第３の層は前記半導体層と前記絶縁層との間に位置するゲート絶縁層と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体記憶装置のブロック図。
【図２】第１の実施形態の半導体記憶装置のメモリセルアレイの回路図。
【図３】第１の実施形態の半導体記憶装置のメモリストリングの模式断面図。
【図４】第１の実施形態の半導体記憶装置のエネルギーバンド図。
【図５】第１の実施形態の半導体記憶装置のメモリセルの作用の説明図。
【図６】第２の実施形態の半導体記憶装置のメモリストリングの模式断面図。
【図７】第３の実施形態の半導体記憶装置のメモリストリングの模式断面図。
【図８】第４の実施形態の半導体記憶装置のメモリストリングの模式断面図。
【発明を実施するための形態】
【０００８】
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
【０００９】
本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、半導体記憶装置を構成する部材の結晶構造の同定には、例えば、上記ＴＥＭの他、収束電子線回折法（ｃｏｎｖｅｒｇｅｎｔ−ｂｅａｍ  ｅｌｅｃｔｒｏｎ  ｄｉｆｆｒａｃｔｉｏｎ：ＣＢＥＤ）、放射光やＳＡＣＬＡ（ＳＰｒｉｎｇ−８  Ａｎｇｓｔｒｏｍ  Ｃｏｍｐａｃｔ  Ｆｒｅｅ  Ｅｌｅｃｔｒｏｎ  Ｌａｓｅｒ）などの自由電子レーザーを使ったＸ線回折法や、フーリエ変換赤外分光法（Ｆｏｕｒｉｅｒ  ｔｒａｎｓｆｏｒｍ  ｉｎｆｒａｒｅｄ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＦＴ−ＩＲ）、Ｘ線光電分光分析（Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）を用いることが可能である。
【００１０】
以下、図面を参照しつつ本発明の実施形態を説明する。
【００１１】
（第１の実施形態）
第１の実施形態の半導体記憶装置は、絶縁層とゲート電極層とが第１の方向に交互に積層された積層体と、第１の方向に延びる半導体層と、半導体層とゲート電極層との間に設けられ、第１の層と、第２の層と、第１の層と第２の層との間の第３の層とを有し、第１の層は第１の絶縁体を含み、第２の層は、酸化アルミニウム、酸化イットリウム、酸化ランタン、酸化ガドリニウム、酸化イッテルビウム、酸化ハフニウム、及び、酸化ジルコニウムから成る群から選ばれる少なくとも一つの酸化物を含み、第３の層は、シリコン、ゲルマニウム、シリコンゲルマニウム、及び、炭化珪素から成る群から選ばれる少なくとも一つの半導体を含み、第３の層は半導体層と絶縁層との間に位置するゲート絶縁層と、を備える。
【００１２】
また、互いに離間して第１の方向に積層された複数のゲート電極層と、第１の方向に延びる半導体層と、半導体層と複数のゲート電極層との間に設けられ、第１の層と、第２の層と、第１の層と第２の層との間の第３の層とを有し、第１の層は第１の絶縁体を含み、第２の層は、酸化アルミニウム、酸化イットリウム、酸化ランタン、酸化ガドリニウム、酸化イッテルビウム、酸化ハフニウム、及び、酸化ジルコニウムから成る群から選ばれる少なくとも一つの酸化物を含み、第３の層は、シリコン、ゲルマニウム、シリコンゲルマニウム、及び、炭化珪素から成る群から選ばれる少なくとも一つの材料を含み、第３の層は複数のゲート電極層の間の部分と半導体層との間に位置するゲート絶縁層と、を備える。
【００１３】
第１の実施形態の半導体記憶装置は、複数のメモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。
【００１４】
図１は、第１の実施形態の半導体記憶装置のブロック図である。図２は、第１の実施形態の半導体記憶装置のメモリセルアレイの回路図である。図３は、第１の実施形態の半導体記憶装置のメモリストリングの模式断面図である。図３は、図２のメモリセルアレイ１００の中の、例えば点線で囲まれる一個のメモリストリングＭＳの中の複数のメモリセルトランジスタＭＴの断面を示す。図３中、点線で囲まれる領域が１個のメモリセルＭＣに相当し、１個のメモリセルトランジスタＭＴを含む。
【００１５】
３次元ＮＡＮＤフラッシュメモリは、メモリセルアレイ１００、第１の周辺回路１０１、第２の周辺回路１０２、制御回路１１０を備える。
【００１６】
第１の実施形態の３次元ＮＡＮＤフラッシュメモリのメモリセルアレイ１００は、図２に示すように複数のワード線ＷＬ、共通ソース線ＣＳＬ（第１の導電層）、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ（第２の導電層）、複数のメモリストリングＭＳを備える。
【００１７】
図２において、ｘ方向、ｙ方向、及び、ｚ方向（第１の方向）は、それぞれ直交する方向である。第１の実施形態の３次元ＮＡＮＤフラッシュメモリは、いわゆる、ＢｉＣＳ構造を備える。
【００１８】
図２に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬ（第１の導電層）とビット線ＢＬ（第２の導電層）との間に直列接続されたソース選択トランジスタＳＳＴ、複数のメモリセルトランジスタＭＴ、及び、ドレイン選択トランジスタＳＤＴで構成される。ビット線ＢＬとドレイン選択ゲート線ＳＧＤにより１本のメモリストリングＭＳが選択され、ワード線ＷＬにより１個のメモリセルトランジスタＭＴが選択可能となる。
【００１９】
メモリセルアレイ１００は、図３に示すように、複数のワード線ＷＬ（ゲート電極層）、半導体層１０、複数の層間絶縁層１２（絶縁層、部分）、コア絶縁層１５、及び、ゲート絶縁層２０を備える。複数のワード線ＷＬと複数の層間絶縁層１２が積層体５０を構成する。ゲート絶縁層２０は、界面絶縁層２０ａ（第１の層）、電荷蓄積層２０ｂ（第２の層）、酸素吸収層２０ｃ（第３の層）を有する。
【００２０】
ワード線ＷＬ及び層間絶縁層１２は、図示しない半導体基板上に設けられる。
【００２１】
ワード線ＷＬと層間絶縁層１２は、半導体基板の上に、ｚ方向（第１の方向）に交互に積層される。複数のワード線ＷＬと複数の層間絶縁層１２が積層体５０を構成する。
【００２２】
ワード線ＷＬは、例えば、板状の導電体である。ワード線ＷＬは、例えば、金属又は半導体である。ワード線ＷＬは、例えば、タングステン（Ｗ）である。ワード線ＷＬは、メモリセルトランジスタＭＴのゲート電極として機能する。ワード線ＷＬは、ゲート電極層の一例である。
【００２３】
層間絶縁層１２は、ワード線ＷＬとワード線ＷＬを分離する。層間絶縁層１２は、例えば、酸化シリコンである。
【００２４】
コア絶縁層１５は、積層体５０の中に設けられる。コア絶縁層１５は、ｚ方向に延びる。コア絶縁層１５は、積層体５０を貫通して設けられる。コア絶縁層１５は、半導体層１０に囲まれる。コア絶縁層１５は、例えば、酸化シリコンである。
【００２５】
半導体層１０は、積層体５０の中に設けられる。半導体層１０は、ｚ方向に延びる。半導体層１０は、積層体５０を貫通して設けられる。半導体層１０は、コア絶縁層１５の周囲に設けられる。半導体層１０は、例えば、円筒形状である。
【００２６】
半導体層１０は、例えば、多結晶シリコンや、多結晶シリコンゲルマニウムである。半導体層１０は、例えば、ｐ型不純物、又は、ｎ型不純物を含む。半導体層１０は、メモリセルトランジスタＭＴのチャネルとして機能する。
【００２７】
ゲート絶縁層２０は、半導体層１０とワード線ＷＬとの間に設けられる。ゲート絶縁層２０は、界面絶縁層２０ａ、電荷蓄積層２０ｂ、酸素吸収層２０ｃを有する。半導体層１０からワード線ＷＬに向けて、界面絶縁層２０ａ、酸素吸収層２０ｃ、電荷蓄積層２０ｂの順で設けられる。
【００２８】
界面絶縁層２０ａは、半導体層１０と層間絶縁層１２との間にも設けられる。界面絶縁層２０ａは、第１の方向に連続した層である。
【００２９】
界面絶縁層２０ａは、第１の絶縁体を含む。第１の絶縁体は、例えば、酸化物、窒化物、又は、酸窒化物である。第１の絶縁体は、例えば、酸化シリコン、又は、酸化アルミニウムである。
【００３０】
界面絶縁層２０ａは、半導体層１０と酸素吸収層２０ｃ及び電荷蓄積層２０ｂとの間を電気的に絶縁する機能を有する。界面絶縁層２０ａの厚さは、例えば、１ｎｍ以上５ｎｍ以下である。
【００３１】
電荷蓄積層２０ｂは、半導体層１０と層間絶縁層１２との間にも設けられる。電荷蓄積層２０ｂは、第１の方向に連続した層である。
【００３２】
電荷蓄積層２０ｂは、酸化アルミニウム、酸化イットリウム、酸化ランタン、酸化ガドリニウム、酸化イッテルビウム、酸化ハフニウム、及び、酸化ジルコニウムから成る群から選ばれる少なくとも一つの酸化物を含む。
【００３３】
電荷蓄積層２０ｂに含まれる酸化物は、例えば、酸素空孔の量で比抵抗の変化する空孔変調伝導性酸化物である。
【００３４】
電荷蓄積層２０ｂに含まれる酸化物は、例えば、エレクトライドである。酸化物は、例えば、酸化カルシウムと酸化アルミニウムを含むエレクトライドである。酸化物は、例えば、１２ＣａＯ・７Ａｌ２Ｏ３の化学組成を有するエレクトライドである。
【００３５】
電荷蓄積層２０ｂは、印加される電界に応じて酸素イオンを放出し、正の電荷を有する酸素空孔を生成し蓄積する機能を有する。電荷蓄積層２０ｂは、例えば、５×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下の酸素空孔を蓄積することが可能である。
【００３６】
電荷蓄積層２０ｂの厚さは、例えば、１ｎｍ以上１０ｎｍ以下である。
【００３７】
酸素吸収層２０ｃは、界面絶縁層２０ａと電荷蓄積層２０ｂとの間に設けられる。酸素吸収層２０ｃは、半導体層１０と層間絶縁層１２との間にも設けられる。酸素吸収層２０ｃは、第１の方向に連続した層である。
【００３８】
酸素吸収層２０ｃは、シリコン、ゲルマニウム、シリコンゲルマニウム、及び、炭化珪素から成る群から選ばれる少なくとも一つの半導体を含む。酸素吸収層２０ｃは、例えば、アモルファスである。
【００３９】
酸素吸収層２０ｃがアモルファスであるか否かは、例えば、酸素吸収層２０ｃのＴＥＭによる観察で明瞭な結晶グレインの存在が確認されるか否かで判断することが可能である。
【００４０】
酸素吸収層２０ｃは、電荷蓄積層２０ｂから放出された酸素イオンを格子間酸素として吸収し保持する機能を有する。酸素吸収層２０ｃは、吸収した酸素イオンを電気的に中性にする機能を有する。酸素吸収層２０ｃの厚さは、例えば、１ｎｍ以上５ｎｍ以下である。
【００４１】
図４は、第１の実施形態の半導体記憶装置のエネルギーバンド図である。図４には、ワード線ＷＬ、電荷蓄積層２０ｂ、酸素吸収層２０ｃ、界面絶縁層２０ａ、及び、半導体層１０のエネルギー状態を示す。
【００４２】
図４は、ワード線ＷＬの仕事関数（図４中のＷＦ）と半導体層１０のフェルミレベル（図４中のＥｆ）が一致する場合を例に図示している。図４は、半導体層１０とワード線との間に電圧が印加されていない状態を示す。
【００４３】
半導体層１０の電子親和力と電荷蓄積層２０ｂの電子親和力との差（図４中のΔＥｃ）は、例えば、０．８ｅＶ以上である。
【００４４】
メモリセルトランジスタＭＴは、ワード線ＷＬ、ゲート絶縁層２０、及び、半導体層１０で構成される。メモリセルＭＣは、メモリセルトランジスタＭＴの電荷蓄積層２０ｂに蓄積された電荷量のレベルに基づくデータを保持する機能を備える。
【００４５】
メモリセルＭＣに保持されるデータは、電荷蓄積層２０ｂに蓄積された電荷量のレベルに応じたメモリセルトランジスタＭＴの閾値電圧である。メモリセルＭＣは、例えば、異なる閾値電圧を用いて２値以上のデータを記憶することが可能である。
【００４６】
半導体層１０の一端は、共通ソース線ＣＳＬ（第１の導電層）に電気的に接続される。共通ソース線ＣＳＬには、例えば、グラウンド電位が印加される。共通ソース線ＣＳＬは、例えば、半導体基板に設けられたｎ型不純物領域で形成される。
【００４７】
半導体層１０の他端はビット線ＢＬ（第２の導電層）に電気的に接続される。ビット線ＢＬは、メモリセルＭＣから読み出されたデータを伝達する機能を有する。また、ビット線ＢＬは、メモリセルＭＣに書き込むデータを伝達する機能を有する。ビット線ＢＬは、例えば、金属である。
【００４８】
ソース選択トランジスタＳＳＴは、ソース選択ゲート線ＳＧＳに与えられる信号に基づきメモリストリングＭＳを選択する機能を有する。ドレイン選択トランジスタＳＤＴは、ドレイン選択ゲート線ＳＧＤに印加される信号に基づきメモリストリングＭＳを選択する機能を有する。
【００４９】
第１の周辺回路１０１は、複数のワード線ＷＬに接続される。第１の周辺回路１０１は、所望のワード線ＷＬを選択する機能を有する。第１の周辺回路１０１は、選択されたワード線ＷＬに、指令された電圧を印加する機能を有する。
【００５０】
第２の周辺回路１０２は、複数のビット線ＢＬに接続される。第２の周辺回路１０２は、所望のビット線ＢＬを選択する機能を有する。また、第２の周辺回路１０２は、選択されたビット線ＢＬから読み出されたメモリセルＭＣのデータをセンスする機能を有する。また、第２の周辺回路１０２は、選択されたビット線ＢＬに、メモリセルＭＣに書き込むデータを転送する機能を有する。第２の周辺回路１０２は、例えば、センスアンプ回路を含む。
【００５１】
制御回路１１０は、第１の周辺回路１０１の動作、及び、第２の周辺回路１０２の動作を制御する。制御回路１１０は、メモリセルＭＣに対する、書き込みシークエンス、読み出しシークエンス、及び、消去シークエンスを、第１の周辺回路１０１及び第２の周辺回路１０２に実行させる機能を有する。
【００５２】
以下、第１の実施形態の半導体記憶装置の作用及び効果について説明する。
【００５３】
図５は、第１の実施形態の半導体記憶装置のメモリセルの作用の説明図である。
【００５４】
図５（ａ）は、電荷蓄積層２０ｂに電荷が蓄積されていない状態を示す。この場合、メモリセルトランジスタＭＴの閾値電圧（Ｖｔｈ）は相対的に高い。
【００５５】
図５（ｂ）は、電荷蓄積層２０ｂに電荷が蓄積されている状態を示す。電荷蓄積層２０ｂに、正の電荷を有する酸素空孔（図５（ｂ）中のＶｏ＋）が存在することで、電荷蓄積層２０ｂに正の電荷が蓄積される。なお、図５では、Ｖｏ＋と記載しているが、酸素空孔の価数は１価に限定されるものではない。
【００５６】
例えば、図５（ａ）に示す状態から、ワード線ＷＬに半導体層１０に対して相対的に低い電圧を印加する。そうすると、電荷蓄積層２０ｂから酸素イオンが放出され酸素吸収層２０ｃに移動する。酸素イオンは、酸素吸収層２０ｃで吸収されて格子間酸素（図５（ｂ）中のＯｉ）となる。格子間酸素Ｏｉは、酸素吸収層２０ｃでは電気的に中性となる。
【００５７】
ゲート絶縁層２０中に蓄積されるトータルの電荷は、正電荷となり、メモリセルトランジスタＭＴの閾値電圧（Ｖｔｈ）は、図５（ａ）の状態に対して相対的に低くなる。
【００５８】
以上、メモリセルトランジスタＭＴは、高低２つのレベルの閾値電圧を有することが可能となる。よって、メモリセルＭＣは２値、すなわち、１ビットの情報を記憶することが可能となる。
【００５９】
ゲート絶縁層２０に、界面絶縁層２０ａ、酸素吸収層２０ｃ、及び、電荷蓄積層２０ｂの積層構造が用いることで、例えば、ＳＩＬＣを防ぐために、最低６ｎｍ以上のトンネル絶縁膜とブロック絶縁膜を有することが望まれるＭＯＮＯＳ型のメモリセルのゲート絶縁層よりもゲート絶縁層を薄膜化することが可能となる。したがって、メモリセルのサイズの縮小が可能となる。よって、大容量のフラッシュメモリが実現できる。
【００６０】
半導体層１０の電子親和力と電荷蓄積層２０ｂの電子親和力との差（図４中のΔＥｃ）は、例えば、０．８ｅＶ以上であることが好ましく、１．０ｅＶ以上であることがより好ましい。
【００６１】
電子親和力の差ΔＥｃを上記範囲とすることで、半導体層１０と電荷蓄積層２０ｂとの間に、界面絶縁層２０ａを通って流れるトンネル電流が抑制される。また、ワード線ＷＬから、電荷蓄積層２０ｂの障壁を超えて電子が電荷蓄積層２０ｂに供給されることが抑制される。したがって、電荷蓄積層２０ｂの電荷保持特性が向上し、閾値電圧の変化幅を大きくすることが可能となる。また、メモリセルＭＣの信頼性が向上する。
【００６２】
例えば、半導体層１０がシリコンである場合、電荷蓄積層２０ｂが酸化アルミニウム、酸化イットリウム、酸化ランタン、酸化ガドリニウム、酸化イッテルビウム、酸化ハフニウム、又は、酸化ジルコニウムである場合、電子親和力の差ΔＥｃが０．８ｅＶ以上となる。また、半導体層１０がシリコンである場合、電荷蓄積層２０ｂが酸化アルミニウム、酸化イットリウム、酸化ランタン、酸化ガドリニウム、酸化イッテルビウム、又は、酸化ハフニウムである場合、電子親和力の差ΔＥｃが１．０ｅＶ以上となる。
【００６３】
なお、隣り合うワード線ＷＬの間に、層間絶縁層１２を設けず、隣り合うワード線ＷＬの間の部分を空隙とすることも可能である。
【００６４】
また、電荷蓄積層２０ｂが正の電荷を有する酸素空孔を蓄積する場合を例に説明したが、例えば、電荷蓄積層２０ｂが負の電荷を有する酸素イオンを格子間酸素として蓄積する場合もあり得る。この場合、酸素イオンは、例えば、酸素吸収層２０ｃと電荷蓄積層２０ｂとの間の界面に形成された亜酸化物を含む酸化膜から供給される。
【００６５】
以上、第１の実施形態の半導体記憶装置によれば、メモリセルのゲート絶縁層の薄膜化が可能となる。したがって、半導体記憶装置の大容量化が可能となる。
【００６６】
（第２の実施形態）
第２の実施形態の半導体記憶装置は、第２の層が、半導体層と絶縁層との間で分断されている点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００６７】
第２の実施形態の半導体記憶装置は、複数のメモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。
【００６８】
図６は、第２の実施形態の半導体記憶装置のメモリストリングの模式断面図である。図６中、点線で囲まれる領域が１個のメモリセルＭＣに相当し、１個のメモリセルトランジスタＭＴを含む。
【００６９】
メモリセルアレイは、図６に示すように、複数のワード線ＷＬ（ゲート電極層）、半導体層１０、複数の層間絶縁層１２（絶縁層）、コア絶縁層１５、及び、ゲート絶縁層２０を備える。複数のワード線ＷＬと複数の層間絶縁層１２が積層体５０を構成する。ゲート絶縁層２０は、界面絶縁層２０ａ（第１の層）、電荷蓄積層２０ｂ（第２の層）、酸素吸収層２０ｃ（第３の層）を有する。
【００７０】
電荷蓄積層２０ｂは、半導体層１０と層間絶縁層１２との間で分断されている。電荷蓄積層２０ｂは、半導体層１０と層間絶縁層１２との間には存在しない。電荷蓄積層２０ｂは、第１の方向に連続しない。電荷蓄積層２０ｂは、隣接するメモリセルＭＣの間で分断されている。
【００７１】
電荷蓄積層２０ｂは、隣接するメモリセルＭＣの間で分断されていることにより、蓄積された格子欠陥による電荷が隣接セルへ移動することが防がれ、データ保持特性が改善する。また、半導体層１０と層間絶縁層１２との間の電荷蓄積層２０ｂに蓄積される電荷が、メモリセルＭＣのデータに与える影響がなくなることで、選択メモリセルＭＣに隣接するメモリセルＭＣへの誤書き込みや誤読み出しが抑制される。よって、３次元ＮＡＮＤフラッシュメモリの信頼性が向上する。
【００７２】
以上、第１の実施形態の半導体記憶装置によれば、第１の実施形態同様、半導体記憶装置の大容量化が可能となる。更に、半導体記憶装置の信頼性が向上する。
【００７３】
（第３の実施形態）
第３の実施形態の半導体記憶装置は、ゲート絶縁層が、第２の層と第３の層との間に設けられ、第２の絶縁体を含む第４の層を有する点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００７４】
第３の実施形態の半導体記憶装置は、複数のメモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。
【００７５】
図７は、第３の実施形態の半導体記憶装置のメモリストリングの模式断面図である。図７中、点線で囲まれる領域が１個のメモリセルＭＣに相当し、１個のメモリセルトランジスタＭＴを含む。
【００７６】
メモリセルアレイは、図７に示すように、複数のワード線ＷＬ（ゲート電極層）、半導体層１０、複数の層間絶縁層１２（絶縁層）、コア絶縁層１５、及び、ゲート絶縁層２０を備える。複数のワード線ＷＬと複数の層間絶縁層１２が積層体５０を構成する。ゲート絶縁層２０は、界面絶縁層２０ａ（第１の層）、電荷蓄積層２０ｂ（第２の層）、酸素吸収層２０ｃ（第３の層）、中間絶縁層２０ｄ（第４の層）を有する。
【００７７】
中間絶縁層２０ｄは、電荷蓄積層２０ｂと酸素吸収層２０ｃとの間に設けられる。中間絶縁層２０ｄは、半導体層１０と層間絶縁層１２との間にも設けられる。中間絶縁層２０ｄは、第１の方向に連続した層である。
【００７８】
中間絶縁層２０ｄは、第２の絶縁体を含む。第２の絶縁体は、例えば、酸化物、窒化物、又は、酸窒化物である。第２の絶縁体は、例えば、酸化アルミニウムである。
【００７９】
中間絶縁層２０ｄは、電荷蓄積層２０ｂと酸素吸収層２０ｃとの間の元素の移動を抑制する機能を有する。中間絶縁層２０ｄは、例えば、電荷蓄積層２０ｂを構成する元素が、酸素吸収層２０ｃに移動することを抑制する。中間絶縁層２０ｄは、例えば、酸素吸収層２０ｃを構成する元素が、電荷蓄積層２０ｂに移動することを抑制する。
【００８０】
中間絶縁層２０ｄの厚さは、例えば、０．５ｎｍ以上５ｎｍ以下である。
【００８１】
中間絶縁層２０ｄが、電荷蓄積層２０ｂと酸素吸収層２０ｃとの間の元素の移動を抑制することで、メモリセルＭＣの電荷保持特性の劣化が抑制される。よって、３次元ＮＡＮＤフラッシュメモリの信頼性が向上する。
【００８２】
以上、第３の実施形態の半導体記憶装置によれば、第１の実施形態同様、半導体記憶装置の大容量化が可能となる。更に、半導体記憶装置の信頼性が向上する。
【００８３】
（第４の実施形態）
第４の実施形態の半導体記憶装置は、ゲート絶縁層を構成する層の配置が異なる点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００８４】
第４の実施形態の半導体記憶装置は、複数のメモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。
【００８５】
図８は、第４の実施形態の半導体記憶装置のメモリストリングの模式断面図である。図８中、点線で囲まれる領域が１個のメモリセルＭＣに相当し、１個のメモリセルトランジスタＭＴを含む。
【００８６】
メモリセルアレイは、図８に示すように、複数のワード線ＷＬ（ゲート電極層）、半導体層１０、複数の層間絶縁層１２（絶縁層）、コア絶縁層１５、及び、ゲート絶縁層２０を備える。複数のワード線ＷＬと複数の層間絶縁層１２が積層体５０を構成する。ゲート絶縁層２０は、界面絶縁層２０ａ（第１の層）、電荷蓄積層２０ｂ（第２の層）、酸素吸収層２０ｃ（第３の層）を有する。
【００８７】
ゲート絶縁層２０は、半導体層１０とワード線ＷＬとの間に設けられる。ゲート絶縁層２０は、界面絶縁層２０ａ、電荷蓄積層２０ｂ、酸素吸収層２０ｃを有する。半導体層１０からワード線ＷＬに向けて、電荷蓄積層２０ｂ、酸素吸収層２０ｃ、界面絶縁層２０ａの順で設けられる。
【００８８】
以上、第４の実施形態の半導体記憶装置によれば、第１の実施形態同様、半導体記憶装置の大容量化が可能となる。
【００８９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９０】
１０      半導体層（第１の導電層）
１２      層間絶縁層（絶縁層、部分）
２０      ゲート絶縁層
２０ａ    界面絶縁層（第１の層）
２０ｂ    電荷蓄積層（第２の層）
２０ｃ    酸素吸収層（第３の層）
２０ｄ    中間絶縁層（第４の層）
５０      積層体
ＢＬ      ビット線（第２の導電層）
ＣＳＬ    共通ソース線（第１の導電層）
ＷＬ      ワード線（ゲート電極層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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