(57)【要約】【課題】新規な半導体装置、または消費電力の低い半導体装置、または面積の縮小が可能な半導体装置の提供する。【解決手段】内部回路と、入出力端子と、信号線と、電源線と、抵抗部と、第１のトランジスタと、制御信号生成回路と、を有し、内部回路は、信号線を介して入出力端子と電気的に接続され、第１のトランジスタの第１の端子は、電源線と電気的に接続され、第１のトランジスタの第２の端子は、抵抗部の第１の端子と電気的に接続され、抵抗部の第２の端子は、信号線と電気的に接続され、制御信号生成回路は、第１のトランジスタのゲートと電気的に接続され、抵抗部および第１のトランジスタは、酸化物半導体を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導電層と、第２の導電層と、絶縁層と、酸化物半導体層と、を有し、
前記第１の導電層は、前記酸化物半導体層の上方に配置され、前記絶縁層を介して前記酸化物半導体層と重なる領域を有し、トランジスタのゲートとして機能し、
前記第２の導電層は、前記酸化物半導体層の上方に配置され、前記トランジスタのソース電極又はドレイン電極として機能し、
前記酸化物半導体層は、前記トランジスタのチャネル形成領域と、抵抗領域と、を有し、
前記チャネル形成領域と前記抵抗領域との電気的接続は、前記酸化物半導体層のみを介して行われる、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、回路基板および電子機器に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャまたは組成物（コンポジション・オブ・マター）に関するものである。または、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法またはそれらの製造方法に関する。
【背景技術】
【０００３】
集積回路（ＩＣ）や表示装置のような半導体装置において、回路の入出力端子が不定になるのを防ぐためにプルアップ（またはプルダウン）抵抗が使用される。例えば、ゲートポリシリコンをＣＭＯＳインバータのプルアップ（またはプルダウン）抵抗として用いる技術が開示されている（特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−２７４４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えばＣＭＯＳ回路において、プルアップ（またはプルダウン）抵抗の抵抗値は数キロΩから数メガΩと、非常に大きいものが必要とされることがある。上述の特許文献１に示されているように、ゲートアレイ半導体回路装置において抵抗としてポリシリコンを用いる場合、ポリシリコンが占める面積が大きくなってしまうため、セルの寸法が増大するという問題がある。
【０００６】
また、プルアップ（またはプルダウン）抵抗を有するＩＣは、入出力端子に信号が入出力されている間は常に数μＡ程度の電流が流れ続けてしまうため、消費電力が大きくなるという問題がある。
【０００７】
また、上記のようにプルアップ（またはプルダウン）抵抗を有するＩＣは、消費電力が大きくなってしまう。そのため、この電力消費を抑え、より低消費電力なＩＣとするために、ＩＣが安定動作を始めた後、プルアップ（またはプルダウン）抵抗を切断するためのスイッチを設けることがある。該スイッチは、主にトランジスタにより形成することができるが、トランジスタをオフ状態にしてスイッチを切断した場合でも、オフリーク電流が流れてしまうため、それによる消費電力の増加はみられてしまう。
【０００８】
そこで、本発明の一態様は、新規な半導体装置、回路基板または電子機器を提供することを課題の一とする。または、本発明の一態様は、レイアウト面積を小さくすることまたはそれを実現可能な構成を提供することを課題の一とする。または、本発明の一態様は、定常的に電流が生じることを防止することまたはそれを実現可能な構成を提供することを課題の一とする。または、本発明の一態様は、消費電力を削減することまたはそれを実現可能な構成を提供することを課題の一とする。または、本発明の一態様は、貫通電流が生じる時間を短くすることまたはそれを実現可能な構成を提供することを課題の一とする。
【０００９】
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１０】
本発明の一態様は、内部回路と、入出力端子と、信号線と、電源線と、抵抗部と、第１のトランジスタと、制御信号生成回路と、を有し、内部回路は、信号線を介して入出力端子と電気的に接続され、第１のトランジスタの第１の端子は、電源線と電気的に接続され、第１のトランジスタの第２の端子は、抵抗部の第１の端子と電気的に接続され、抵抗部の第２の端子は、信号線と電気的に接続され、制御信号生成回路は、第１のトランジスタのゲートと電気的に接続され、抵抗部および第１のトランジスタは、酸化物半導体を有する半導体装置である。
【００１１】
本発明の一態様は、内部回路と、入出力端子と、信号線と、電源線と、抵抗部と、第１のトランジスタと、制御信号生成回路と、を有し、内部回路は、信号線を介して入出力端子と電気的に接続され、第１のトランジスタの第１の端子は、抵抗部の第２の端子と電気的に接続され、第１のトランジスタの第２の端子は、信号線と電気的に接続され、抵抗部の第１の端子は、電源線と電気的に接続され、制御信号生成回路は、第１のトランジスタのゲートと電気的に接続され、抵抗部および第１のトランジスタは、酸化物半導体を有する半導体装置である。
【００１２】
本発明の一態様は、内部回路と、入出力端子と、信号線と、電源線と、第１のトランジスタと、制御信号生成回路と、を有し、内部回路は、信号線を介して入出力端子と電気的に接続され、第１のトランジスタの第１の端子は、電源線と電気的に接続され、第１のトランジスタの第２の端子は、信号線と電気的に接続され、制御信号生成回路は、第１のトランジスタのゲートと電気的に接続され、第１のトランジスタは、酸化物半導体を有する半導体装置である。
【００１３】
また、本発明の一態様は、上記記載の半導体装置と、第２のトランジスタと、を有し、制御信号生成回路は、第２のトランジスタの第１の端子と電気的に接続され、第２のトランジスタの第２の端子は、第１のトランジスタのゲートと電気的に接続され、第２のトランジスタは、酸化物半導体を有する半導体装置である。
【００１４】
また、本発明の一態様は、上記記載の半導体装置と、容量素子と、を有し、容量素子は、第２のトランジスタの第２の端子および第１のトランジスタのゲートと、電気的に接続されている半導体装置である。
【００１５】
また、上記制御信号生成回路と、第２のトランジスタのゲートは、電気的に接続されていてもよい。また、第２のトランジスタのゲートは、別の配線と接続されていてもよい。
【００１６】
また、本発明の一態様は、上記記載の半導体装置と、プリント基板と、を有する回路基板である。
【００１７】
また、本発明の一態様は、上記記載の半導体装置または上記記載の回路基板と、表示部、マイクロホン、スピーカーまたは操作キーと、を有する電子機器である。
【００１８】
なお、本明細書などにおいて、抵抗部とは酸化物半導体を有する層を抵抗として用いると好ましい。
【発明の効果】
【００１９】
本発明の一態様は、新規な半導体装置、回路基板または電子機器を提供することができる。または、本発明の一態様は、レイアウト面積を小さくすることまたはそれを実現可能な構成を提供することができる。または、本発明の一態様は、定常的に電流が生じることを防止することまたはそれを実現可能な構成を提供することができる。または、本発明の一態様は、消費電力を削減することまたはそれを実現可能な構成を提供することができる。または、本発明の一態様は、貫通電流が生じる時間を短くすることまたはそれを実現可能な構成を提供することができる。
【００２０】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２１】
【図１】半導体装置の一例を説明する図。
【図２】半導体装置の一例を説明する図。
【図３】半導体装置の一例を説明する図。
【図４】半導体装置の一例を説明する図。
【図５】タイミングチャート。
【図６】半導体装置の一例を説明する図。
【図７】半導体装置の一例を説明する図。
【図８】半導体装置の一例を説明する図。
【図９】半導体装置の一例を説明する図。
【図１０】トランジスタの構成の一例を説明する図。
【図１１】トランジスタの構成の一例を説明する図。
【図１２】トランジスタの構成の一例を説明する図。
【図１３】トランジスタの構成の一例を説明する図。
【図１４】トランジスタの構成の一例を説明する図。
【図１５】トランジスタの構成の一例を説明する図。
【図１６】トランジスタの構成の一例を説明する図。
【図１７】トランジスタのエネルギーバンド図を説明する図。
【図１８】半導体装置の一例を説明する図。
【図１９】電子部品の作製工程を示すフローチャート図及び斜視模式図。
【図２０】電子機器を説明する図。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２３】
なお、図面において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
【００２４】
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。
【００２５】
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって決定される。したがって、「接地電位」などと記載されている場合であっても、電位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定される。
【００２６】
また、本明細書等において、高電源電位ＶＤＤ（以下、単に「ＶＤＤ」または「Ｈ電位」ともいう。）とは、低電源電位ＶＳＳ（以下、単に「ＶＳＳ」または「Ｌ電位」ともいう。）よりも高い電位の電源電位を示す。また、低電源電位ＶＳＳとは、高電源電位ＶＤＤよりも低い電位の電源電位を示す。また、接地電位をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
【００２７】
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００２８】
また、本発明の一態様は、集積回路の他、表示装置、ＲＦタグ、撮像装置を含むあらゆる装置が、その範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）など、集積回路を有する表示装置が、その範疇に含まれる。
【００２９】
なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いることがある。
【００３０】
また、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そして、その発明の一態様は明確であると言える。そのため、例えば、能動素子（トランジスタなど）、配線、受動素子（容量素子など）、導電層、絶縁層、半導体層、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、ＥまたはＦを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可能である。
【００３１】
また、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。
【００３２】
また、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。
【００３３】
また、明細書の中の文章や図面において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。
【００３４】
また、本明細書等においては、能動素子（トランジスタなど）、受動素子（容量素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先の候補が複数存在する場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタなど）、受動素子（容量素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
【００３５】
また、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
【００３６】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
【００３７】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００３８】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されてい4る場合である。
【００３９】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【００４０】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【００４１】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
【００４２】
なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（または介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合、以下のように表現することが出来る。
【００４３】
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００４４】
または、別の表現方法として、例えば、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、第１の接続経路は、第２の接続経路を有しておらず、第２の接続経路は、トランジスタを介した、トランジスタのソース（または第１の端子など）とトランジスタのドレイン（または第２の端子など）との間の経路であり、第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、第３の接続経路は、第２の接続経路を有しておらず、第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、第１の接続経路は、第２の接続経路を有しておらず、第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、第３の接続経路は、第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、第１の電気的パスは、第２の電気的パスを有しておらず、第２の電気的パスは、トランジスタのソース（または第１の端子など）からトランジスタのドレイン（または第２の端子など）への電気的パスであり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、第３の電気的パスは、第４の電気的パスを有しておらず、第４の電気的パスは、トランジスタのドレイン（または第２の端子など）からトランジスタのソース（または第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００４５】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００４６】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００４７】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の一例について説明する。本発明の一態様に係る半導体装置は、内部回路と、該内部回路へ信号を入出力する入出力端子と、を有する回路において、回路の入出力端子が不定状態になるのを防ぐためのプルアップ（またはプルダウン）抵抗を備えた回路である。
【００４８】
＜半導体装置の構成例＞
図１（Ａ）は、本発明の一態様に係る半導体装置１０の回路図である。図１（Ａ）に示す半導体装置１０は、トランジスタ１１と、抵抗部１２と、入出力端子１３と、内部回路１４と、電源線１５と、信号線１６と、制御信号生成回路１７と、を有する。
【００４９】
半導体装置１０において、トランジスタ１１の第１の端子は電源線１５と接続され、トランジスタ１１の第２の端子は抵抗部１２の第１の端子と接続される。また、トランジスタ１１のゲートは、制御信号生成回路１７と接続される。抵抗部１２の第２の端子は、信号線１６と接続され、入出力端子１３は、信号線１６を介して内部回路１４と接続される。
【００５０】
入出力端子１３は、内部回路１４に信号（ハイレベル信号、ロウレベル信号またはアナログ信号）を入力、または内部回路１４からの信号（ハイレベル信号、ロウレベル信号またはアナログ信号）を出力するための端子である。制御信号生成回路１７は、トランジスタ１１のゲートに信号を送り、トランジスタ１１のオンオフ状態を制御するための回路である。
【００５１】
電源線１５は、ハイレベル（Ｈ）の電位を与える高電位電源線ＶＤＤ、またはロウレベル（Ｌ）の電位を与える低電位電源線ＶＳＳ（ＶＳＳ＜ＶＤＤ）、とすることができる。電源線１５をＶＤＤとした場合、半導体装置１０における抵抗部１２は、プルアップ抵抗として機能する。電源線１５をＶＳＳとした場合、半導体装置１０における抵抗部１２は、プルダウン抵抗として機能する。
【００５２】
プルアップ（またはプルダウン）抵抗が無いと、入出力端子１３に外部から回路または負荷となるデバイス、が接続されていない場合、または入出力端子１３に何も信号が入出力されていないときに、入出力端子１３は不定状態（ＨでもＬでもない状態。またはＨかＬか不明の状態。）となってしまう。入出力端子１３が不定状態になると、内部回路１４が誤動作を起こす可能性がでてくる。
【００５３】
そのため、プルアップ（またはプルダウン）抵抗を図１（Ａ）のように設けることによって、入出力端子１３をＨまたはＬに固定し、それにより内部回路の誤動作を防ぐことができる。
【００５４】
トランジスタ１１は、入出力端子１３に信号（ハイレベル信号、ロウレベル信号またはアナログ信号）が入出力されていないとき、オンとなっている。そのため、電源線１５がＶＤＤである場合、入出力端子１３に信号が入力されていないときは、入出力端子はハイレベルに保持されることになる。また、電源線１５がＶＳＳである場合、入出力端子１３に信号が入出力されていないときは、入出力端子はロウレベルに保持されることになる。
【００５５】
トランジスタ１１は、入出力端子１３に信号（ハイレベル信号、ロウレベル信号またはアナログ信号）が入力され、内部回路１４が正常に起動した後、オフとなる。それによって、電源線１５と信号線１６との間において、電流が流れるのを止めることができる。そのため、抵抗部１２において定常的に電流が消費されるのを防ぎ、半導体装置１０の消費電力を低減することができる。
【００５６】
トランジスタ１１および抵抗部１２は、酸化物半導体を有する。酸化物半導体は、ワイドギャップ半導体であり、さらにホールの有効質量も非常に大きい。また、酸化物半導体に含まれる不純物をできるだけ少なくし、さらに酸素欠損を低減させることによって、酸化物半導体のキャリア濃度を小さくすることができる。このように高純度真性化させた酸化物半導体をトランジスタに用いることによって、非常にオフ電流の小さいトランジスタを形成することができる。それにより、トランジスタ１１に酸化物半導体を用いることで、半導体装置１０の消費電力を下げることができる。また抵抗部１２に用いた場合、上記示したような酸化物半導体は非常に高抵抗であるため、抵抗部として用いることによって、必要とする抵抗値にするための面積が小さくなる。つまり、抵抗部１２に酸化物半導体を用いることによって、抵抗部１２のレイアウト面積を小さくすることができる。
【００５７】
また、酸化物半導体を用いたトランジスタおよび抵抗部は、容易に積層させた構造を形成することができる。例えば、シリコンを用いたトランジスタなどと、積層させて形成することができる。そのため、例えば本発明の一態様に係る半導体装置１０のように、トランジスタ１１および抵抗部１２を、酸化物半導体を用いて形成し、内部回路１４を、シリコンを用いたトランジスタなどにより形成することによって、トランジスタ１１および抵抗部１２と、内部回路１４を積層させて形成することができるため、レイアウト面積を小さくすることができる。また、トランジスタ１１と、抵抗部１２と、を積層させて形成させてもよい。
【００５８】
また、抵抗層として機能する酸化物半導体と、該酸化物半導体と接触する導電層と、を有する抵抗部は、非線形な抵抗となることがある。
【００５９】
図１（Ｂ）は、本発明の一態様に係る半導体装置２０の回路図である。半導体装置２０は、図１（Ａ）に示す半導体装置１０におけるトランジスタ１１および抵抗部１２の接続を逆にした構成となっている。半導体装置２０は、トランジスタ２１と、抵抗部２２と、入出力端子２３と、内部回路２４と、電源線２５と、信号線２６と、制御信号生成回路２７と、を有する。
【００６０】
半導体装置２０において、トランジスタ２１の第１の端子は抵抗部２２の第２の端子と接続され、トランジスタ２１の第２の端子は信号線２６と接続される。また、トランジスタ２１のゲートは、制御信号生成回路２７と接続される。抵抗部２２の第１の端子は電源線２５と接続され、入出力端子２３は、信号線２６を介して内部回路２４と接続される。
【００６１】
図１（Ｃ）は、本発明の一態様に係る半導体装置３０の回路図である。半導体装置３０は、トランジスタ３１と、入出力端子３３と、内部回路３４と、電源線３５と、信号線３６と、制御信号生成回路３７と、を有する。
【００６２】
半導体装置３０は、図１（Ａ）の半導体装置１０において、抵抗部１２が無い構成である。つまり、図１（Ｃ）の半導体装置３０は、電源線３５と信号線３６との間には、トランジスタ３１のみの構成となっている。
【００６３】
半導体装置３０において、トランジスタ３１の第１の端子は電源線３５と接続され、トランジスタ３１の第２の端子は信号線３６と接続される。また、トランジスタ３１のゲートは、制御信号生成回路３７と接続される。入出力端子３３は、信号線３６を介して内部回路３４と接続される。
【００６４】
半導体装置３０は、電源線３５と信号線３６との間に抵抗部が無い構成となっているが、トランジスタ３１のオン状態のチャネル抵抗を、抵抗部の代わりとして用いることができ、プルアップ（またはプルダウン）抵抗としても機能する。特に、トランジスタ３１に酸化物半導体を用いると、高いチャネル抵抗を形成しやすく、またオフ電流が非常に小さいため好ましい。
【００６５】
図１（Ｄ）は、本発明の一態様に係る半導体装置４０の回路図である。半導体装置４０は、抵抗部４２と、入出力端子４３と、内部回路４４と、電源線４５と、信号線４６と、を有する。
【００６６】
半導体装置４０は、図１（Ａ）の半導体装置１０において、トランジスタ１１および制御信号生成回路１７が無い構成である。つまり、図１（Ｄ）の半導体装置４０は、電源線４５と信号線４６との間には、抵抗部４２のみの構成となっている。
【００６７】
半導体装置４０において、抵抗部４２の第１の端子は電源線４５と接続され、抵抗部４２の第２の端子は、信号線４６と接続される。入出力端子４３は、信号線４６を介して内部回路４４と接続される。
【００６８】
半導体装置４０は、電源線４５と信号線４６との間にトランジスタが無い構成となっている。このように、電源線４５と信号線４６の間にトランジスタが形成されていなくとも、抵抗部４２があるため、信号線４６が不定状態となることを抑制することができる。ただし、その場合、半導体装置４０が起動している間は、定常的に電流が流れてしまうため、半導体装置４０の消費電力は増加してしまうが、トランジスタを形成する面積が不要となるため、レイアウトは小さくすることができる。
【００６９】
また、図１（Ａ）に示す半導体装置１０において、トランジスタ１１および抵抗部１２は、それぞれ複数用いることができる。たとえば、図２（Ａ）に示す半導体装置７０のように、抵抗部１２を２つ用いた構成としてもよい。なお、抵抗部１２を３つ以上用いた構成としてもよい。また、図２（Ｂ）に示す半導体装置８０のように、トランジスタ１１を２つ用いた構成としてもよい。なお、トランジスタ１１を３つ以上用いた構成としてもよい。また、トランジスタ１１および抵抗部１２は、交互に接続する必要はなく、同じものを連続して接続させた構成としてもよい。
【００７０】
また、図１（Ａ）に示す半導体装置１０における内部回路１４の例として、図３（Ａ）に示すようにゲートドライバ回路を、図３（Ｂ）に示すようにクロックジェネレータなどを用いることができる。また、これらに限らず、種々の回路を用いることができる。
【００７１】
図４（Ａ）は、本発明の一態様に係る半導体装置５０の回路図である。半導体装置５０は、図１（Ａ）の半導体装置１０の構成において、トランジスタ１１のゲートと制御信号生成回路１７との間に、さらにトランジスタを設けた構成となっている。
【００７２】
半導体装置５０は、トランジスタ５１と、抵抗部５２と、入出力端子５３と、内部回路５４と、電源線５５と、信号線５６と、制御信号生成回路５７と、トランジスタ５８と、を有する。
【００７３】
半導体装置５０において、トランジスタ５１の第１の端子は電源線５５と接続され、トランジスタ５１の第２の端子は抵抗部５２の第１の端子と接続され、抵抗部５２の第２の端子は信号線５６と接続される。また、トランジスタ５１のゲートは、トランジスタ５８の第１の端子と接続され、トランジスタ５８の第２の端子は制御信号生成回路５７と接続される。また、トランジスタ５８のゲートは、制御信号生成回路５７と接続される。入出力端子５３は、信号線５６を介して内部回路５４と接続される。また、トランジスタ５１のゲートとトランジスタ５８の第１の端子との接続箇所に、フローティングノード（ＦＮ）が形成される。
【００７４】
トランジスタ５８は、トランジスタ５１および抵抗部５２と同様に、酸化物半導体を有する。酸化物半導体を有するトランジスタは、オフ電流が非常に小さい。そのため、半導体装置５０において、トランジスタ５８のオンオフを切り替えることによって、トランジスタ５１を動作させるための電圧を、ＦＮに保持することができる。そのため、トランジスタ５１のオン状態またはオフ状態を保持する期間は、制御信号生成回路５７を止めることができる。本構成により、半導体装置５０の消費電力を下げることができる。
【００７５】
図４（Ａ）に示す半導体装置５０において、トランジスタ５８のゲートは、制御信号生成回路５７と接続される構成を示したが、トランジスタ５８のゲートが、制御信号生成回路５７と接続しない構成としてもよい。つまり、トランジスタ５８のゲートは、他の配線または回路などと接続される構成とすることができる。
【００７６】
図４（Ｂ）は、本発明の一態様に係る半導体装置６０の回路図である。半導体装置６０は、図４（Ａ）の半導体装置５０の構成において、トランジスタ５１のゲートとトランジスタ５８との接続箇所に形成されるフローティングノードに、さらに容量素子が接続された構成となっている。
【００７７】
半導体装置６０は、トランジスタ６１と、抵抗部６２と、入出力端子６３と、内部回路６４と、電源線６５と、信号線６６と、制御信号生成回路６７と、トランジスタ６８と、容量素子６９と、を有する。
【００７８】
半導体装置６０において、トランジスタ６１の第１の端子は電源線６５と接続され、トランジスタ６１の第２の端子は抵抗部６２の第１の端子と接続され、抵抗部６２の第２の端子は信号線６６と接続される。また、トランジスタ６１のゲートは、トランジスタ６８の第１の端子および容量素子６９と接続され、トランジスタ６８の第２の端子は制御信号生成回路６７と接続される。また、トランジスタ６８のゲートは、制御信号生成回路６７と接続される。入出力端子６３は、信号線６６を介して内部回路６４と接続される。また、トランジスタ６１のゲートと、トランジスタ６８の第１の端子と、容量素子６９と、の接続箇所に、フローティングノード（ＦＮ）が形成される。
【００７９】
半導体装置６０は、半導体装置５０と同様に、トランジスタ６８のオンオフを切り替えることによって、トランジスタ６１を動作させるための電圧を、ＦＮに保持することができる。さらに、半導体装置６０はＦＮに容量素子６９が接続されていることにより、よりＦＮに電圧を保持しやすい構成となっている。そのため、トランジスタ６１のオン状態またはオフ状態を保持することがより容易となり、制御信号生成回路６７を止めることができるため、半導体装置６０の消費電力を下げることができる。
【００８０】
図４（Ｂ）に示す半導体装置６０において、トランジスタ６８のゲートは、制御信号生成回路６７と接続される構成を示したが、トランジスタ６８のゲートが、制御信号生成回路６７と接続しない構成としてもよい。つまり、トランジスタ６８のゲートは、他の配線または回路などと接続される構成とすることができる。
【００８１】
＜半導体装置の動作例＞
次に、図１（Ａ）に示す半導体装置１０が、図５（Ａ）および図５（Ｂ）に示すタイミングチャートに基づいて制御される場合の動作について説明する。ただし、図１（Ａ）に示す半導体装置１０は、各配線の電位を適宜制御することによって、他にも様々な動作を行うことが可能である。
【００８２】
図５（Ａ）は、図１（Ａ）における半導体装置１０の電源線１５が、高電位電源線ＶＤＤとして機能する場合について説明したタイミングチャートである。つまり、抵抗部１２は、プルアップ抵抗として機能する。
【００８３】
図５（Ａ）には、電源線１５の電位Ｖ１５、制御信号生成回路１７の電位Ｖ１７、入出力端子１３の電位Ｖ１３を示す。
【００８４】
図５（Ａ）に示す期間Ｔ１１において、電源線１５および制御信号生成回路１７の電位が徐々に増加し、トランジスタ１１の閾値電圧（Ｖｔｈ）まで昇圧される。また、入出力端子１３の電位は、トランジスタ１１がオフ状態でありフローティングとなっているため、不定状態となる。
【００８５】
期間Ｔ１２において、電源線１５および制御信号生成回路１７の電位はさらに増加し、ＶＤＤ（Ｈ）まで昇圧される。その後、電源線１５および制御信号生成回路１７の電位はＶＤＤ（Ｈ）に保持される。また、入出力端子１３の電位は、トランジスタ１１がオン状態となるため、電源線１５と同じ電位（ＶＤＤ）となる。
【００８６】
期間Ｔ１３において、電源線１５および制御信号生成回路１７の電位はＶＤＤ（Ｈ）に保持される。入出力端子１３には、ロウレベル（Ｌ）信号（ＶＳＳ）が入力される。つまり、期間Ｔ１３において、トランジスタ１１および抵抗部１２に電流が流れるため、半導体装置１０の消費電力が増加する。そのため期間Ｔ１３は短いほうが好ましい。
【００８７】
期間Ｔ１４において、電源線１５の電位はＶＤＤに保持される。制御信号生成回路１７には、ロウレベル（Ｌ）信号（ＶＳＳ）が入力され、トランジスタ１１はオフ状態となる。入出力端子１３の電位は、ＶＳＳ（Ｌ）に保持される。
【００８８】
期間Ｔ１５において、電源線１５の電位はＶＤＤ（Ｈ）に保持される。制御信号生成回路１７には、ハイレベル信号（ＶＤＤ）が入力され、トランジスタ１１はオン状態となる。入出力端子１３の電位は、ＶＳＳ（Ｌ）に保持される。つまり、期間Ｔ１５において、トランジスタ１１および抵抗部１２に電流が流れるため、半導体装置１０の消費電力が増加する。そのため期間Ｔ１５は短いほうが好ましい。
【００８９】
期間Ｔ１６において、電源線１５および制御信号生成回路１７の電位はＶＤＤに保持される。入出力端子１３の電位は、ロウレベル（Ｌ）信号の入力が停止するため、ＶＤＤ（Ｈ）となる。
【００９０】
図５（Ｂ）は、図１（Ａ）における半導体装置１０の電源線１５が、低電位電源線ＶＳＳとして機能する場合について説明したタイミングチャートである。つまり、抵抗部１２は、プルダウン抵抗として機能する。
【００９１】
図５（Ｂ）には、電源線１５の電位Ｖ１５、制御信号生成回路１７の電位Ｖ１７、入出力端子１３の電位Ｖ１３を示す。
【００９２】
図５（Ｂ）に示す期間Ｔ２１において、電源線１５はＶＳＳ（Ｌ）に保持される。制御信号生成回路１７の電位は徐々に増加し、トランジスタ１１の閾値電圧（Ｖｔｈ）まで昇圧される。また、入出力端子１３の電位は、トランジスタ１１がオフ状態のためフローティングとなっており、不定状態となる。
【００９３】
期間Ｔ２２において、電源線１５はＶＳＳ（Ｌ）に保持される。制御信号生成回路１７の電位はさらに増加し、ＶＤＤ（Ｈ）まで昇圧される。その後、制御信号生成回路１７の電位はＶＤＤ（Ｈ）に保持される。また、入出力端子１３の電位は、トランジスタ１１がオン状態となるため、電源線１５と同じ電位（ＶＳＳ）となる。
【００９４】
期間Ｔ２３において、電源線１５はＶＳＳ（Ｌ）に保持される。制御信号生成回路１７の電位はＶＤＤに保持される。入出力端子１３には、ハイレベル信号（ＶＤＤ）が入力される。つまり、期間Ｔ２３において、トランジスタ１１および抵抗部１２に電流が流れるため、半導体装置１０の消費電力が増加する。そのため期間Ｔ２３は短いほうが好ましい。
【００９５】
期間Ｔ２４において、電源線１５はＶＳＳ（Ｌ）に保持される。制御信号生成回路１７には、ロウレベル（Ｌ）信号（ＶＳＳ）が入力され、トランジスタ１１はオフ状態となる。入出力端子１３の電位は、ＶＤＤ（Ｈ）に保持される。
【００９６】
期間Ｔ２５において、電源線１５はＶＳＳ（Ｌ）に保持される。制御信号生成回路１７には、ハイレベル信号（ＶＤＤ）が入力され、トランジスタ１１はオン状態となる。入出力端子１３の電位は、ＶＤＤ（Ｈ）に保持される。つまり、期間Ｔ２５において、トランジスタ１１および抵抗部１２に電流が流れるため、半導体装置１０の消費電力が増加する。そのため期間Ｔ２５は短いほうが好ましい。
【００９７】
期間Ｔ２６において、電源線１５の電位はＶＳＳ（Ｌ）に保持される。制御信号生成回路１７の電位はＶＤＤに保持される。入出力端子１３の電位は、ハイレベル（Ｈ）信号の入力が停止するため、ＶＳＳ（Ｌ）となる。
【００９８】
以上のとおり、図１に示す半導体装置１０は、ＩＣなどのプルアップ（またはプルダウン）抵抗を有する半導体装置として機能することができる。
【００９９】
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、プルアップ（またはプルダウン）抵抗を適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、他の回路に適用してもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様は、プルアップ（またはプルダウン）抵抗を適用しなくてもよい。例えば、本発明の一態様として、トランジスタに酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様では、トランジスタは、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などのように、様々な半導体材料を有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様では、トランジスタは、酸化物半導体を有していなくてもよい。
【０１００】
なお、本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。よって、本実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、および／または、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことができる。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。また、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、および／または、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることができる。これは、以下の実施の形態においても同様である。
【０１０１】
（実施の形態２）
本実施の形態では、実施の形態１に示した半導体装置１０における、トランジスタ１１および抵抗部１２の構成例について説明する。
【０１０２】
＜構成例１＞
図６に、トランジスタ１００および抵抗部２００の回路図、上面図および断面図を示す。なお、トランジスタ１００は、図１（Ａ）におけるトランジスタ１１に用いることができる。また、抵抗部２００は、図１（Ａ）における抵抗部１２に用いることができる。また、本実施の形成におけるトランジスタ１００および抵抗部２００は、酸化物半導体を有する構成について説明する。
【０１０３】
図６（Ａ）は、トランジスタ１００および抵抗部２００が接続された回路図が示されている。図６（Ａ）に示すトランジスタ１００および抵抗部２００について、図６（Ｂ）に構成の一例を示す上面図を示す。図６（Ｃ）は、図６（Ａ）における一点鎖線Ａ１−Ａ２における断面図を、図６（Ｄ）は、一点鎖線Ａ３−Ａ４における断面図を、図６（Ｅ）は、一点鎖線Ａ５−Ａ６における断面図を示す。ここでは、一点鎖線Ａ１−Ａ２の方向をチャネル長方向と、一点鎖線Ａ３−Ａ４の方向をチャネル幅方向と呼称する場合がある。よって、図６（Ｃ）は、トランジスタ１００のチャネル長方向の断面構造を示す図になり、図６（Ｄ）は、トランジスタ１００のチャネル幅方向の断面構造を示す図になる。なお、デバイス構造を明確にするため、図６（Ｂ）では、一部の構成要素が省略されている。
【０１０４】
図６に示すトランジスタ１００は、基板１１０上の絶縁層１１２と、絶縁層１１２上の酸化物半導体層１２０と、酸化物半導体層１２０と一部接して形成される、導電層１４１および導電層１４２と、酸化物半導体層１２０、導電層１４１および導電層１４２上の絶縁層１１３と、酸化物半導体層１２０と重畳し、絶縁層１１３上の導電層１３０と、導電層１３０および絶縁層１１３上の絶縁層１１５と、を有する。
【０１０５】
図６に示す抵抗部２００は、基板１１０上の絶縁層１１２と、絶縁層１１２上の、酸化物半導体層１２１と、酸化物半導体層１２１と一部接して形成される、導電層１４２および導電層１４３と、酸化物半導体層１２１、導電層１４２および導電層１４３上の絶縁層１１３と、絶縁層１１３上の絶縁層１１５と、を有する。
【０１０６】
トランジスタ１００において、絶縁層１１２は、下地絶縁層として機能することができる。酸化物半導体層１２０は、トランジスタ１００の活性層として機能することができる。導電層１４１および導電層１４２は、ソース電極およびドレイン電極として機能することができる。絶縁層１１３は、ゲート絶縁層として機能する領域を有する。導電層１３０は、ゲート電極として機能することができる。絶縁層１１５は、層間絶縁層として機能することができる。
【０１０７】
また、抵抗部２００において、酸化物半導体層１２１は、抵抗層として機能することができる。
【０１０８】
＜構成例２＞
図７に、トランジスタおよび抵抗部１０１の回路図、上面図および断面図を示す。なお、トランジスタおよび抵抗部１０１は、図１（Ａ）におけるトランジスタ１１および抵抗部１２に用いることができる。また、本実施の形成におけるトランジスタおよび抵抗部１０１は、酸化物半導体を有する構成について説明する。
【０１０９】
図７に示すトランジスタおよび抵抗部１０１は、図６におけるトランジスタ１００および抵抗部２００を、１つに組み合わせたような構成となっている。特に、酸化物半導体を有するトランジスタおよび抵抗部１０１とすることによって、オフ電流の小さいトランジスタの活性層と、抵抗値の高い抵抗層を、直接接続した構造で形成できる。このようにトランジスタと抵抗部を合わせた構成とすることによって、レイアウト面積を縮小することができる。
【０１１０】
図７（Ａ）は、トランジスタおよび抵抗部１０１の回路図が示されている。図７（Ａ）に示すランジスタおよび抵抗部１０１について、図７（Ｂ）に構成の一例を示す上面図を示す。図７（Ｃ）は、図７（Ａ）における一点鎖線Ａ１−Ａ２における断面図を、図７（Ｄ）は、一点鎖線Ａ３−Ａ４における断面図を、図７（Ｅ）は、一点鎖線Ａ５−Ａ６における断面図を示す。なお、デバイス構造を明確にするため、図７（Ｂ）では、一部の構成要素が省略されている。
【０１１１】
図７に示すトランジスタおよび抵抗部１０１は、基板１１０上の絶縁層１１２と、絶縁層１１２上の、酸化物半導体層１２２と、酸化物半導体層１２２と一部接して形成される、導電層１４１および導電層１４３と、酸化物半導体層１２２、導電層１４１および導電層１４３上の絶縁層１１４と、酸化物半導体層１２２と一部重畳し、絶縁層１１４上の導電層１３１と、導電層１３１および絶縁層１１４上の絶縁層１１５と、を有する。
【０１１２】
トランジスタおよび抵抗部１０１において、絶縁層１１２は、下地絶縁層として機能することができる。酸化物半導体層１２２は、トランジスタおよび抵抗部１０１において、導電層１３１と重畳する領域は、トランジスタの活性層として機能することができる。導電層１４１および導電層１４３は、ソース電極およびドレイン電極として機能することができる。絶縁層１１４は、ゲート絶縁層として機能する領域を有する。導電層１３１は、ゲート電極として機能することができる。絶縁層１１５は、層間絶縁層として機能することができる。
【０１１３】
また、酸化物半導体層１２２は、トランジスタおよび抵抗部１０１において、導電層１３１と導電層１４３との間の領域は、抵抗部の抵抗層として機能することができる。
【０１１４】
＜構成例３＞
図８に、トランジスタ４００および抵抗部４０１の回路図、上面図および断面図を示す。なお、トランジスタ４００および抵抗部４０１は、図１（Ａ）におけるトランジスタ１１および抵抗部１２に用いることができる。また、本実施の形成におけるトランジスタ４００および抵抗部４０１は、酸化物半導体を有する構成について説明する。
【０１１５】
図８に示すトランジスタ４００は、図６および図７に示したようなトップゲート型のトランジスタではなく、ボトムゲート型のトランジスタである。
【０１１６】
図８（Ａ）は、トランジスタ４００および抵抗部４０１の回路図が示されている。図８（Ａ）に示すトランジスタ４００および抵抗部４０１について、図８（Ｂ）に構成の一例を示す上面図を示す。図８（Ｃ）は、図８（Ａ）における一点鎖線Ａ１−Ａ２における断面図を示す。なお、デバイス構造を明確にするため、図８（Ｂ）では、一部の構成要素が省略されている。
【０１１７】
図８に示すトランジスタ４００は、基板１１０上の絶縁層１１２と、絶縁層１１２上の導電層４１０と、導電層４１０上の絶縁層４１２と、絶縁層４１２上の酸化物半導体層４１４と、酸化物半導体層４１４と一部接して形成される、導電層４１８および導電層４２０と、酸化物半導体層４１４、導電層４１８および導電層４２０上の絶縁層４２４と、を有する。
【０１１８】
図８に示す抵抗部４０１は、基板１１０上の絶縁層１１２と、絶縁層１１２上の絶縁層４１２と、絶縁層４１２上の酸化物半導体層４１６と、酸化物半導体層４１６と一部接して形成される、導電層４２０および導電層４２２と、酸化物半導体層４１６、導電層４２０および導電層４２２上の絶縁層４２４と、を有する。
【０１１９】
トランジスタ４００において、絶縁層１１２は、下地絶縁層として機能することができる。酸化物半導体層４１４は、トランジスタ４００の活性層として機能することができる。導電層４１８および導電層４２０は、ソース電極およびドレイン電極として機能することができる。絶縁層４１２は、ゲート絶縁層として機能する領域を有する。導電層４１０は、ゲート電極として機能することができる。絶縁層４２４は、層間絶縁層として機能することができる。
【０１２０】
また、抵抗部４０１において、酸化物半導体層４１６は、抵抗層として機能することができる。
【０１２１】
また、図８に示したボトムゲート型のトランジスタ４００は、チャネルエッチ型の構造であるが、図９（Ａ）に示すように、チャネル保護型のトランジスタ４０２としてもよい。
【０１２２】
図９（Ａ）に示すトランジスタ４０２は、基板１１０上の絶縁層１１２と、絶縁層１１２上の導電層４１０と、導電層４１０上の絶縁層４１２と、絶縁層４１２上の酸化物半導体層４１４と、酸化物半導体層４１４上の絶縁層４２８と、酸化物半導体層４１４および絶縁層４２８と一部接して形成される、導電層４３０および導電層４３２と、酸化物半導体層４１４、絶縁層４２８、導電層４３０および導電層４３２上の絶縁層４３４と、を有する。
【０１２３】
トランジスタ４０２において、絶縁層１１２は、下地絶縁層として機能することができる。酸化物半導体層４１４は、トランジスタ４００の活性層として機能することができる。導電層４３０および導電層４３２は、ソース電極およびドレイン電極として機能することができる。絶縁層４１２は、ゲート絶縁層として機能する領域を有する。導電層４１０は、ゲート電極として機能することができる。絶縁層４３４は、層間絶縁層として機能することができる。絶縁層４２８は、チャネル保護層として機能することができる。
【０１２４】
また、図９（Ｂ）に示すトランジスタ４０３は、図８のトランジスタ４００に、導電層４１１を有する構造である。トランジスタ４０３において、導電層４１１はバックゲート電極として機能することができる。
【０１２５】
また、図８に示した抵抗部４０１において、さらに導電層を有する構造としてもよい。抵抗部４０１に、さらに導電層４３５を有する抵抗部４０４を、図９（Ｃ）に示す。
【０１２６】
図９（Ｃ）に示す抵抗部４０４は、基板１１０上の絶縁層１１２と、絶縁層１１２上の導電層４３５と、導電層４３５上の絶縁層４３８と、絶縁層４３８上の、酸化物半導体層４４４と、酸化物半導体層４４４と一部接して形成される、導電層４４０および導電層４４２と、酸化物半導体層４４４、導電層４４０および導電層４４２上の絶縁層４４６と、を有する。
【０１２７】
また、抵抗部４０４において、酸化物半導体層４４４は、抵抗層として機能することができる。
【０１２８】
また、図９（Ｄ）に示す抵抗部４０５は、図９（Ｃ）の抵抗部４０４に、導電層４４８を有する構造である。
【０１２９】
また、図９（Ｅ）に示す抵抗部４０６は、図８の抵抗部４０１に、絶縁層４５０を有する構造である。
【０１３０】
絶縁層４５０に、水素を多く含む膜、たとえば窒化シリコンを有する膜などを用いた場合、酸化物半導体層４１６の抵抗値を下げることができる場合がある。
【０１３１】
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
【０１３２】
（実施の形態３）
本実施の形態では、本発明の一態様に用いることができる酸化物半導体を有するトランジスタ（ＯＳトランジスタともいう。）の構成例について説明する。本実施の形態にて説明するＯＳトランジスタは、たとえば図１（Ａ）のトランジスタ１１および図４（Ａ）のトランジスタ５８などに適用することができる。
【０１３３】
＜構成例１＞
図１０にＯＳトランジスタの構成の一例を示す。図１０（Ａ）はＯＳトランジスタの構成の一例を示す上面図である。図１０（Ｂ）は、ｙ１−ｙ２線断面図であり、図１０（Ｃ）はｘ１−ｘ２線断面図であり、図１０（Ｄ）はｘ３−ｘ４線断面図である。ここでは、ｙ１−ｙ２線の方向をチャネル長方向と、ｘ１−ｘ２線方向をチャネル幅方向と呼称する場合がある。よって、図１０（Ｂ）は、ＯＳトランジスタのチャネル長方向の断面構造を示す図になり、図１０（Ｃ）および図１０（Ｄ）は、ＯＳトランジスタのチャネル幅方向の断面構造を示す図になる。なお、デバイス構造を明確にするため、図１０（Ａ）では、一部の構成要素が省略されている。
【０１３４】
図１０に示すＯＳトランジスタ５０１は、バックゲートを有する。ＯＳトランジスタ５０１は絶縁表面に形成される。ここでは、絶縁層５１１上に形成されている。絶縁層５１１は基板５１０表面に形成されている。ＯＳトランジスタ５０１は、絶縁層５１４および絶縁層５１５に覆われている。なお、絶縁層５１４および５１５をＯＳトランジスタ５０１の構成要素とみなすこともできる。ＯＳトランジスタ５０１は、絶縁層５１２、絶縁層５１３、酸化物半導体層５２１、酸化物半導体層５２２、酸化物半導体層５２３、導電層５３０、導電層５３１、導電層５４１、および導電層５４２を有する。ここでは、酸化物半導体層５２１、酸化物半導体層５２２および酸化物半導体層５２３をまとめて、酸化物半導体層５２０と呼称する。なお、ここではバックゲートを有する構造を示したが、バックゲートの無い構造としてもよい。
【０１３５】
絶縁層５１３はゲート絶縁層として機能する領域を有する。導電層５３０はゲート電極（第１のゲート電極）として機能する。導電層５３１はバックゲート電極（第２のゲート電極）として機能する。導電層５４１および導電層５４２は、それぞれ、ソース電極またはドレイン電極として機能する。なお、導電層５３１は設けなくてもよい（以下同様）。
【０１３６】
図１０（Ｂ）、（Ｃ）に示すように、酸化物半導体層５２０は、酸化物半導体層５２１、酸化物半導体層５２２、酸化物半導体層５２３が順に積層された領域を有する。絶縁層５１３はこの積層部分を覆っている。導電層５３１は絶縁層５１３を介して酸化物半導体層の積層部分と重なる。導電層５４１および導電層５４２は酸化物半導体層５２１および酸化物半導体層５２３とでなる積層膜上に設けられており、これらは、この積層膜上面、および積層膜のチャネル長方向の側面に接している。また、図１０の例では、導電層５４１、５４２は絶縁層５１２とも接している。酸化物半導体層５２３は、酸化物半導体層５２１、酸化物半導体層５２２、および導電層５４１、導電層５４２を覆うように形成されている。酸化物半導体層５２３の下面は酸化物半導体層５２２の上面と接している。
【０１３７】
酸化物半導体層５２０において、絶縁層５１３を介して、酸化物半導体層５２１乃至５２３の積層部分のチャネル幅方向を取り囲むように、導電層５３０が形成されている（図１０（Ｃ）参照）。このため、この積層部分には、垂直方向からのゲート電界に加え、側面方向からのゲート電界も印加される。ＯＳトランジスタ５０１において、ゲート電界とは、導電層５３１（ゲート電極層）に印加される電圧により形成される電界のことをいう。よって、ゲート電界によって、酸化物半導体層５２１乃至５２３の積層部分全体を電気的に取り囲むことができるので、酸化物半導体層５２２の全体（バルク）にチャネルが形成される場合がある。そのため、ＯＳトランジスタ５０１は高いオン電流特性を有することができる。
【０１３８】
本明細書では、このようにゲート電界によって半導体を電気的に取り囲むことができるトランジスタの構造を”ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）”構造と呼ぶ。ＯＳトランジスタ５０１は、ｓ−ｃｈａｎｎｅｌ構造である。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通状態でのドレイン電流（オン電流）を高くすることができる。
【０１３９】
ＯＳトランジスタ５０１をｓ−ｃｈａｎｎｅｌ構造とすることで、酸化物半導体層５２２の側面に対してゲート電界によるチャネル形成領域の制御がしやすくなる。導電層５３０が酸化物半導体層５２２の下方まで伸び、酸化物半導体層５２１の側面と対向している構造では、さらに制御性が優れ、好ましい。その結果、ＯＳトランジスタ５０１のサブスレッショルドスイング値（Ｓ値ともいう。）を小さくすることができ、短チャネル効果を抑制することができる。従って、微細化に適した構造である。
【０１４０】
図１０に示すＯＳトランジスタ５０１のように、ＯＳトランジスタを立体的なデバイス構造とすることで、チャネル長を１００ｎｍ未満にすることができる。ＯＳトランジスタを微細化することで、回路面積が小さくできる。ＯＳトランジスタのチャネル長は、６５ｎｍ未満とすることが好ましく、３０ｎｍ以下または２０ｎｍ以下がより好ましい。
【０１４１】
トランジスタのゲートとして機能する導電体をゲート電極、トランジスタのソースとして機能する導電体をソース電極、トランジスタのドレインとして機能する導電体をドレイン電極、トランジスタのソースとして機能する領域をソース領域、トランジスタのドレインとして機能する領域をドレイン領域、と呼ぶ。本明細書では、ゲート電極をゲート、ドレイン電極またはドレイン領域をドレイン、ソース電極またはソース領域をソース、と記す場合がある。
【０１４２】
チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０１４３】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０１４４】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【０１４５】
本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【０１４６】
＜構成例２＞
図１１に示すＯＳトランジスタ５０２は、ＯＳトランジスタ５０１の変形例である。図１１（Ａ）はＯＳトランジスタ５０２の上面図である。図１１（Ｂ）は、ｙ１−ｙ２線断面図であり、図１１（Ｃ）は、ｘ１−ｘ２線断面図であり、図１１（Ｄ）は、ｘ３−ｘ４線断面図である。なお、デバイス構造を明確にするため、図１１（Ａ）では、一部の構成要素が省略されている。
【０１４７】
図１１に示すＯＳトランジスタ５０２も、ＯＳトランジスタ５０１と同様に、ｓ−ｃｈａｎｎｅｌ構造である。導電層５４１および導電層５４２の形状がＯＳトランジスタ５０１と異なる。ＯＳトランジスタ５０２の導電層５４１および導電層５４２は、酸化物半導体層５２１と酸化物半導体層５２２の積層膜を形成するために使用されるハードマスクから作製されている。そのため、導電層５４１および導電層５４２は、酸化物半導体層５２１および酸化物半導体層５２２の側面に接していない（図１１（Ｄ））。
【０１４８】
次のような工程を経て、酸化物半導体層５２１、５２２、導電層５４１、５４２を作製することができる。酸化物半導体層５２１、５２２を構成する２層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエッチングして、酸化物半導体層５２１と酸化物半導体層５２２の積層膜を形成する。次に、ハードマスクをエッチングして、導電層５４１および導電層５４２を形成する。
【０１４９】
＜構成例３、４＞
図１２に示すＯＳトランジスタ５０３は、ＯＳトランジスタ５０１の変形例であり、図１３に示すＯＳトランジスタ５０４は、ＯＳトランジスタ５０２の変形例である。ＯＳトランジスタ５０３およびＯＳトランジスタ５０４では、導電層５３０をマスクに用いて、酸化物半導体層５２３および絶縁層５１３がエッチングされている。そのため、酸化物半導体層５３２および絶縁層５１３の端部は導電層５３０の端部とほぼ一致することになる。
【０１５０】
＜構成例５、６＞
図１４に示すＯＳトランジスタ５０５は、ＯＳトランジスタ５０１の変形例であり、図１５に示すＯＳトランジスタ５０６は、ＯＳトランジスタ５０２の変形例である。ＯＳトランジスタ５０５およびＯＳトランジスタ５０６は、それぞれ、酸化物半導体層５２３と導電層５４１の間に層５５１を有し、酸化物半導体層５２３と導電層５４２の間に層５５２を有する。
【０１５１】
層５５１、５５２は、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体でなる層で形成することができる。層５５１、５５２は、ｎ型の酸化物半導体層で形成することができ、または、導電層５４１、５４２よりも抵抗が高い導電体層で形成することができる。例えば、層５５１、層５５２として、インジウム、スズおよび酸素を含む層、インジウムおよび亜鉛を含む層、インジウム、タングステンおよび亜鉛を含む層、スズおよび亜鉛を含む層、亜鉛およびガリウムを含む層、亜鉛およびアルミニウムを含む層、亜鉛およびフッ素を含む層、亜鉛およびホウ素を含む層、スズおよびアンチモンを含む層、スズおよびフッ素を含む層またはチタンおよびニオブを含む層などを用いればよい。例示したこれらの層は水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンの一または複数を含んでも構わない。
【０１５２】
層５５１、５５２は、可視光線を透過する性質を有しても構わない。または、層５５１、５５２は、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。
【０１５３】
また、層５５１、５５２は、酸化物半導体層５３２との間にショットキー障壁を形成しない層を用いると好ましい。こうすることで、ＯＳトランジスタ５０５、５０６のオン特性を向上させることができる。
【０１５４】
層５５１、５５２は、導電体５１６ａおよび導電体５１６ｂよりも高抵抗の層とすることが好ましい。また、層５５１、５５２は、トランジスタのチャネル抵抗よりも低抵抗であることが好ましい。例えば、層５５１、５５２の抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。層５５１、５５２の抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、層５５１、５５２のいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。
【０１５５】
＜構成例７＞
図１０乃至図１５において、第１のゲート電極として機能する導電層５３０と、第２のゲート電極として機能する導電層５３１は接続されていてもよい。一例として、図１０における導電層５３０と導電層５３１とが接続された構成を、図１６に示す。
【０１５６】
図１６（Ｃ）に示すように、絶縁層５１２、絶縁層５１３に開口部が設けられ、当該開口部には導電層５６０が設けられている。そして、導電層５３０は、導電層５６０を介して導電層５３１と接続されている。これにより、ＯＳトランジスタ５０１の第１のゲート電極と第２のゲート電極を接続することができる。なお、図１１乃至図１５においても同様に、第１のゲート電極と第２のゲート電極が接続された構成を適用することができる。
【０１５７】
以下、ＯＳトランジスタ５０１乃至５０６の構成要素について説明する。
【０１５８】
＜酸化物半導体層＞
酸化物半導体層５２１乃至５２３の半導体材料としては、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）がある。また、酸化物半導体層５２１乃至５２３は、インジウムを含む酸化物層に限定されない。酸化物半導体層５２１乃至５２３は、例えば、Ｚｎ−Ｓｎ酸化物層、Ｇａ−Ｓｎ層、Ｚｎ−Ｍｇ酸化物等で形成することができる。また、酸化物半導体層５２２は、Ｉｎ−Ｍ−Ｚｎ酸化物で形成することが好ましい。また、酸化物半導体層５２１、酸化物半導体層５２３は、それぞれ、Ｇａ酸化物で形成することができる。
【０１５９】
酸化物半導体層５２１乃至５２３をスパッタリング法で成膜されたＩｎ−Ｍ−Ｚｎ酸化物膜で形成する場合について説明する。酸化物半導体層５２２の形成に用いられるＩｎ−Ｍ−Ｚｎ酸化物の成膜用のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とし、酸化物半導体層５２１、酸化物半導体層５２３の形成に用いられるターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とする。
【０１６０】
酸化物半導体層５２２の形成には、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下のＩｎ−Ｍ−Ｚｎ酸化物の多結晶ターゲットを用いることが好ましい。ｚ１／ｙ１を１以上６以下とすることで、ＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例は、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等がある。なお、ＣＡＡＣ−ＯＳとは、ｃ軸に配向する結晶部を有する酸化物半導体のことであり、これについては後述する。ＣＡＡＣ−ＯＳ膜は、特にスピネル型の結晶構造が含まれないことが好ましい。これにより、ＣＡＡＣ−ＯＳ膜を用いたトランジスタの電気特性、信頼性を向上させることができる。
【０１６１】
酸化物半導体層５２１、５２３の形成に用いられるターゲットは、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。ｚ２／ｙ２を１以上６以下とすることで、ＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例は、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：７、Ｉｎ：Ｍ：Ｚｎ＝１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：５：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：６、Ｉｎ：Ｍ：Ｚｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝１：５：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：８等がある。
【０１６２】
Ｉｎ−Ｍ−Ｚｎ酸化物膜の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。例えば、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１の酸化物ターゲットを用いて成膜された酸化物半導体膜に含まれる金属元素の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。
【０１６３】
［エネルギーバンド］次に、酸化物半導体層５２１乃至５２３の積層により構成される酸化物半導体層５２０の機能およびその効果について、図１７（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図１７（Ａ）は、ＯＳトランジスタ５０２のチャネル領域を拡大した図であり、図１１（Ｂ）の部分拡大図である。図１７（Ｂ）に、図１７（Ａ）で点線ｚ１−ｚ２で示した部位（ＯＳトランジスタ５０２のチャネル形成領域）のエネルギーバンド構造を示す。以下、ＯＳトランジスタ５０２を例に説明するが、ＯＳトランジスタ５０１、５０３乃至５０６でも同様である。
【０１６４】
図１７（Ｂ）中、Ｅｃ５１２、Ｅｃ５２１、Ｅｃ５２２、Ｅｃ５２３、Ｅｃ５１３は、それぞれ、絶縁層５１２、酸化物半導体層５２１、酸化物半導体層５２２、酸化物半導体層５２３、絶縁層５１３の伝導帯下端のエネルギーを示している。
【０１６５】
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ  ＪＯＢＩＮ  ＹＶＯＮ社  ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社  ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
【０１６６】
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
【０１６７】
絶縁層５１２と絶縁層５１３は絶縁体であるため、Ｅｃ５１３とＥｃ５１２は、Ｅｃ５２１、Ｅｃ５２２、およびＥｃ５２３よりも真空準位に近い（電子親和力が小さい）。
【０１６８】
また、Ｅｃ５２１は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２１は、Ｅｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
【０１６９】
また、Ｅｃ５２３は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２３は、Ｅｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
【０１７０】
また、酸化物半導体層５２１と酸化物半導体層５２２との界面近傍、および、酸化物半導体層５２２と酸化物半導体層５２３との界面近傍では、混合領域が形成されるため、伝導帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は存在しないか、ほとんどない。
【０１７１】
従って、当該エネルギーバンド構造を有する積層構造において、電子は酸化物半導体層５２２を主として移動することになる。そのため、酸化物半導体層５２１と絶縁層５１２との界面、または、酸化物半導体層５２３と絶縁層５１３との界面に準位が存在したとしても、当該準位は電子の移動にほとんど影響しない。また、酸化物半導体層５２１と酸化物半導体層５２２との界面、および酸化物半導体層５２３と酸化物半導体層５２２との界面に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害することもない。従って、上記酸化物半導体の積層構造を有するＯＳトランジスタ５０２は、高い電界効果移動度を有することができる。
【０１７２】
なお、図１７（Ｂ）に示すように、酸化物半導体層５２１と絶縁層５１２の界面、および酸化物半導体層５２３と絶縁層５１３の界面近傍には、不純物や欠陥に起因したトラップ準位Ｅｔ５０２が形成され得るものの、酸化物半導体層５２１、および酸化物半導体層５２３があることにより、酸化物半導体層５２２と当該トラップ準位とを遠ざけることができる。
【０１７３】
ＯＳトランジスタ５０２は、チャネル幅方向において、酸化物半導体層５２２の上面と側面が酸化物半導体層５２３と接し、酸化物半導体層５２２の下面が酸化物半導体層５２１と接して形成されている（図１１（Ｃ）参照）。このように、酸化物半導体層５２２を酸化物半導体層５２１と酸化物半導体層５２３で覆う構成とすることで、上記トラップ準位の影響をさらに低減することができる。
【０１７４】
ただし、Ｅｃ５２１またはＥｃ５２３と、Ｅｃ５２２とのエネルギー差が小さい場合、酸化物半導体層５２２の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
【０１７５】
従って、Ｅｃ５２１、およびＥｃ５２３と、Ｅｃ５２２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい。
【０１７６】
また、酸化物半導体層５２１、および酸化物半導体層５２３のバンドギャップは、酸化物半導体層５２２のバンドギャップよりも広いほうが好ましい。
【０１７７】
酸化物半導体層５２１および酸化物半導体層５２３には、例えば、（Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄを酸化物半導体層５２２よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体に生じることを抑制する機能を有する。すなわち、酸化物半導体層５２１および酸化物半導体層５２３は、酸化物半導体層５２２よりも酸素欠損が生じにくいということができる。
【０１７８】
酸化物半導体層５２１、酸化物半導体層５２２、酸化物半導体層５２３が、少なくともインジウム、亜鉛およびＭ（Ｍは、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）を含むＩｎ−Ｍ−Ｚｎ酸化物である場合、酸化物半導体層５２１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層５２２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体層５２３をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層５２２において、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
【０１７９】
このような条件を満たすＩｎ−Ｍ−Ｚｎ酸化物膜は、上述した金属元素の原子数比を満たすＩｎ−Ｍ−Ｚｎ酸化物のターゲットを用いることで形成することができる。
【０１８０】
酸化物半導体層５２１および酸化物半導体層５２３のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％よりも高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％よりも高くする。また、酸化物半導体層５２２のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％よりも高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％よりも高く、Ｍが６６ａｔｏｍｉｃ％未満とする。
【０１８１】
また、酸化物半導体層５２１および酸化物半導体層５２３の少なくとも一方が、インジウムを含まなくても構わない場合がある。例えば、酸化物半導体層５２１および／または酸化物半導体層５２３を酸化ガリウム膜で形成することができる。
【０１８２】
酸化物半導体層５２１および酸化物半導体層５２３の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層５２２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層５２３は、酸化物半導体層５２１および酸化物半導体層５２３より薄いが好ましい。
【０１８３】
なお、酸化物半導体をチャネルとするＯＳトランジスタに安定した電気特性を付与するには、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
【０１８４】
また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層５２１、酸化物半導体層５２２および酸化物半導体層５２３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
【０１８５】
酸化物半導体を真性または実質的に真性とするためには、ＳＩＭＳ分析において、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１８６】
また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。
【０１８７】
また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。
【０１８８】
［オフ電流］本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
【０１８９】
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
【０１９０】
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓがー０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓがー０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
【０１９１】
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
【０１９２】
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
【０１９３】
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
【０１９４】
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
【０１９５】
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
【０１９６】
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
【０１９７】
［酸化物半導体膜の結晶構造］以下に、酸化物半導体層５２０を構成する酸化物半導体膜の構造について説明する。なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０１９８】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【０１９９】
〈ＣＡＡＣ−ＯＳ膜〉ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０２００】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０２０１】
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０２０２】
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０２０３】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０２０４】
ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０２０５】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０２０６】
ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０２０７】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０２０８】
ＣＡＡＣ−ＯＳ膜を用いたＯＳトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０２０９】
〈微結晶酸化物半導体膜〉微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
【０２１０】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０２１１】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０２１２】
〈非晶質酸化物半導体膜〉非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【０２１３】
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
【０２１４】
酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【０２１５】
ａ−ｌｉｋｅ  ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ  ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
【０２１６】
ａ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０２１７】
酸化物半導体膜は、構造ごとに膜密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶酸化物半導体膜の膜密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶酸化物半導体膜の膜密度に対し、ａ−ｌｉｋｅ  ＯＳ膜の膜密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶酸化物半導体膜の膜密度に対し、ｎｃ−ＯＳ膜の膜密度およびＣＡＡＣ−ＯＳ膜の膜密度は９２．３％以上１００％未満となる。なお、単結晶酸化物半導体膜の膜密度に対し膜密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
【０２１８】
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の膜密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ  ＯＳ膜の膜密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の膜密度およびＣＡＡＣ−ＯＳ膜の膜密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０２１９】
なお、同じ組成の単結晶酸化物半導体膜が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶酸化物半導体膜を組み合わせることにより、所望の組成の単結晶酸化物半導体膜に相当する膜密度を算出することができる。所望の組成の単結晶酸化物半導体膜の膜密度は、組成の異なる単結晶酸化物半導体膜を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、膜密度は、可能な限り少ない種類の単結晶酸化物半導体膜を組み合わせて算出することが好ましい。
【０２２０】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ  ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０２２１】
＜基板＞
基板５１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、ＯＳトランジスタ５０１の導電層５３０、導電層５４１、および導電層５４２の一つは、上記の他のデバイスと電気的に接続されていてもよい。
【０２２２】
＜下地絶縁層＞
絶縁層５１１は、基板５１０からの不純物の拡散を防止する役割を有する。絶縁層５１２は酸化物半導体層５２０に酸素を供給する役割を有することが好ましい。担うことができる。したがって、絶縁層５１２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１０１８［分子／ｃｍ３］以上である膜とする。基板５１０が他のデバイスが形成された基板である場合、絶縁層５１１は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
【０２２３】
絶縁層５１１、５１２は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、窒化シリコン、窒化酸化シリコン、窒化酸化アルミニウムなどの絶縁材料、またはこれらの混合材料を用いて形成することができる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い材料であり、窒化酸化物とは、酸素よりも窒素の含有量が多い材料である。
【０２２４】
＜ゲート電極＞
導電層５３０は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）、白金（Ｐｔ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物で形成することが好ましい。
【０２２５】
また、導電層５３０は、一層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造、Ｃｕ−Ｍｎ合金膜の単層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層する二層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層し、さらにその上にＣｕ−Ｍｎ合金膜を積層する三層構造等がある。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸素を含む絶縁膜との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため好ましい。
【０２２６】
また、導電層５３０には、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０２２７】
ここで、ＯＳトランジスタ５０１乃至５０６のように、あるトランジスタＴが、半導体膜を間に挟んで存在する一対のゲートを有している場合、一方のゲートには信号Ａが、他方のゲートには固定電位Ｖｂが与えられてもよい。
【０２２８】
信号Ａは、例えば、導通状態または非導通状態を制御するための信号である。信号Ａは、電位Ｖ１、または電位Ｖ２（Ｖ１＞Ｖ２とする）の２種類の電位をとるデジタル信号であってもよい。例えば、電位Ｖ１を高電源電位とし、電位Ｖ２を低電源電位とすることができる。信号Ａは、アナログ信号であってもよい。
【０２２９】
固定電位Ｖｂは、例えば、トランジスタＴのしきい値電圧ＶｔｈＡを制御するための電位である。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２であってもよい。この場合、固定電位Ｖｂを生成するための電位発生回路を別途設ける必要がなく好ましい。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２と異なる電位であってもよい。固定電位Ｖｂを低くすることで、しきい値電圧ＶｔｈＡを高くできる場合がある。その結果、ゲートーソース間電圧Ｖｇｓが０Ｖのときのドレイン電流を低減し、トランジスタＴを有する回路のリーク電流を低減できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも低くしてもよい。固定電位Ｖｂを高くすることで、しきい値電圧ＶｔｈＡを低くできる場合がある。その結果、ゲートーソース間電圧ＶｇｓがＶＤＤのときのドレイン電流を向上させ、トランジスタＴを有する回路の動作速度を向上できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも高くしてもよい。
【０２３０】
また、トランジスタＴの一方のゲートには信号Ａが、他方のゲートには信号Ｂが与えられてもよい。信号Ｂは、例えば、トランジスタＴの導通状態または非導通状態を制御するための信号である。信号Ｂは、電位Ｖ３、または電位Ｖ４（Ｖ３＞Ｖ４とする）の２種類の電位をとるデジタル信号であってもよい。例えば、電位Ｖ３を高電源電位とし、電位Ｖ４を低電源電位とすることができる。信号Ｂは、アナログ信号であってもよい。
【０２３１】
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと同じデジタル値を持つ信号であってもよい。この場合、トランジスタＴのオン電流を向上し、トランジスタＴを有する回路の動作速度を向上できる場合がある。このとき、信号Ａの電位Ｖ１は信号Ｂの電位Ｖ３と異なっていてもよい。また、信号Ａの電位Ｖ２は信号Ｂの電位Ｖ４と異なっていてもよい。例えば、信号Ｂが入力されるゲートに対応するゲート絶縁膜が、信号Ａが入力されるゲートに対応するゲート絶縁膜よりも厚い場合、信号Ｂの電位振幅（Ｖ３−Ｖ４）を、信号Ａの電位振幅（Ｖ１−Ｖ２）より大きくしても良い。そうすることで、トランジスタＴの導通状態または非導通状態に対して、信号Ａが与える影響と、信号Ｂが与える影響と、を同程度とすることができる場合がある。
【０２３２】
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと異なるデジタル値を持つ信号であってもよい。この場合、トランジスタＴの制御を信号Ａと信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。例えば、トランジスタＴがｎチャネル型である場合、信号Ａが電位Ｖ１であり、かつ、信号Ｂが電位Ｖ３である場合のみ導通状態となる場合や、信号Ａが電位Ｖ２であり、かつ、信号Ｂが電位Ｖ４である場合のみ非導通状態となる場合には、一つのトランジスタでＮＡＮＤ回路やＮＯＲ回路等の機能を実現できる場合がある。また、信号Ｂは、しきい値電圧ＶｔｈＡを制御するための信号であってもよい。例えば、信号Ｂは、トランジスタＴを有する回路が動作している期間と、当該回路が動作していない期間と、で電位が異なる信号であっても良い。信号Ｂは、回路の動作モードに合わせて電位が異なる信号であってもよい。この場合、信号Ｂは信号Ａほど頻繁には電位が切り替わらない場合がある。
【０２３３】
信号Ａと信号Ｂが共にアナログ信号である場合、信号Ｂは、信号Ａと同じ電位のアナログ信号、信号Ａの電位を定数倍したアナログ信号、または、信号Ａの電位を定数だけ加算もしくは減算したアナログ信号等であってもよい。この場合、トランジスタＴのオン電流を向上し、トランジスタＴを有する回路の動作速度を向上できる場合がある。信号Ｂは、信号Ａと異なるアナログ信号であってもよい。この場合、トランジスタＴの制御を信号Ａと信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。
【０２３４】
信号Ａがデジタル信号、信号Ｂがアナログ信号であってもよい。信号Ａがアナログ信号、信号Ｂがデジタル信号であってもよい。
【０２３５】
また、トランジスタＴの一方のゲートには固定電位Ｖａが、他方のゲートには固定電位Ｖｂが与えられてもよい。トランジスタＴの両方のゲートに固定電位を与える場合、トランジスタＴを、抵抗素子と同等の素子として機能させることができる場合がある。例えば、トランジスタＴがｎチャネル型である場合、固定電位Ｖａまたは固定電位Ｖｂを高く（低く）することで、トランジスタの実効抵抗を低く（高く）することができる場合がある。固定電位Ｖａ及び固定電位Ｖｂを共に高く（低く）することで、一つのゲートしか有さないトランジスタによって得られる実効抵抗よりも低い（高い）実効抵抗が得られる場合がある。
【０２３６】
＜ゲート絶縁層＞
絶縁層５１３は、単層構造または積層構造の絶縁膜で形成される。絶縁層５１３には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層５１３は上記材料の積層であってもよい。なお、絶縁層５１３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。また、絶縁層５１１も絶縁層５１３と同様に形成することができる。絶縁層５１３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
【０２３７】
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層５１３の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
【０２３８】
＜ソース電極、ドレイン電極、バックゲート電極＞
導電層５４１、導電層５４２および導電層５３１は、導電層５３０と同様に作製することができる。Ｃｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸化物半導体層５２０との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため、導電層５４１、導電層５４２に用いることが好ましい。
【０２３９】
＜保護絶縁層＞
絶縁層５１４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有することが好ましい。このような絶縁層５１４を設けることで、酸化物半導体層５２０からの酸素の外部への拡散と、外部から酸化物半導体層５２０への水素、水等の入り込みを防ぐことができる。絶縁層５１４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０２４０】
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁層５１４に適用するのに好ましい。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の酸化物半導体層５２０への混入防止、酸化物半導体層５２０を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁層５１２からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる。
【０２４１】
＜層間絶縁層＞
また、絶縁層５１４上には絶縁層５１５が形成されていることが好ましい。絶縁層５１５は単層構造または積層構造の絶縁膜で形成することができる。当該絶縁膜には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。
【０２４２】
＜成膜方法＞
半導体装置を構成する絶縁膜、導電膜、半導体膜等の成膜方法としては、スパッタ法や、プラズマＣＶＤ法が代表的である。その他の方法、例えば、熱ＣＶＤ法により形成すること可能である。熱ＣＶＤ法として、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。また、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使用してもよい。
【０２４３】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０２４４】
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り換えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
【０２４５】
ＭＯＣＶＤ法やＡＬＤ法などの成膜方法によって、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができる。例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、（ＣＨ３）３Ｉｎである。また、トリメチルガリウムの化学式は、（ＣＨ３）３Ｇａである。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式（Ｃ２Ｈ５）３Ｇａ）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０２４６】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０２４７】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚｎ（ＣＨ３）２ガスを用いてもよい。
【０２４８】
また、本実施の形態では、トップゲート型のトランジスタ構造について示したが、これに限られない。例えば、ボトムゲート型トランジスタまたはプレーナー型トランジスタなどを適用することができる。
【０２４９】
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
【０２５０】
（実施の形態４）
本実施の形態では、本発明の一態様にかかる半導体装置の断面構造の一例を説明する。
【０２５１】
＜構成例１＞
図１８に、トランジスタ３０１、トランジスタ３０２、抵抗部３０３の断面図を示す。なお、トランジスタ３０２は図１（Ａ）におけるトランジスタ１１に、抵抗部３０３は図１（Ａ）における抵抗部１２に用いることができる。また、トランジスタ３０２と接続されたトランジスタ３０１は、図１（Ａ）における内部回路１４を構成するトランジスタなどに用いることができる。また、図１８では、第１の層に単結晶半導体基板にチャネル形成領域を有するトランジスタ３０１が位置し、第１の層上の第２の層にＯＳトランジスタであるトランジスタ３０２および抵抗部３０３が位置する場合の、半導体装置の断面構造を例示している。
【０２５２】
トランジスタ３０１は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。シリコンの薄膜を用いてトランジスタ３０１を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０２５３】
トランジスタ３０１が形成される半導体基板３１０は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１８では、単結晶シリコン基板を半導体基板３１０として用いる場合を例示している。
【０２５４】
また、トランジスタ３０１は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１８では、トレンチ分離法を用いてトランジスタ３０１を電気的に分離する場合を例示している。具体的に、図１８では、半導体基板３１０にエッチング等によりトレンチを形成した後、酸化シリコンなどを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域３１１により、トランジスタ３０１を素子分離させる場合を例示している。
【０２５５】
トランジスタ３０１は、不純物領域３１２ａおよび不純物領域３１２ｂを有する。不純物領域３１２ａおよび不純物領域３１２ｂは、トランジスタ３０１のソースまたはドレインとして機能する。
【０２５６】
トランジスタ３０１上には絶縁膜３２１が設けられ、絶縁膜３２１には開口部が形成されている。そして、当該開口部には、不純物領域３１２ａと接続された導電層３１３ａ、不純物領域３１２ｂと接続された導電層３１３ｂが形成されている。また、導電層３１３ａは絶縁膜３２１上に形成された導電層３２２ａと接続されており、導電層３１３ｂは、絶縁膜３２１上に形成された導電層３２２ｂと接続されている。
【０２５７】
導電層３２２ａおよび導電層３２２ｂ上には、絶縁膜３２３が設けられ、絶縁膜３２３には開口部が形成されている。そして、当該開口部には、導電層３２２ａと接続された導電層３２４が形成されている。また、導電層３２４は絶縁膜３２３上に形成された導電層３２５と接続されている。
【０２５８】
導電層３２５上には、絶縁膜３２６が設けられている。
【０２５９】
そして、絶縁膜３２６上には、ＯＳトランジスタであるトランジスタ３０２が設けられている。トランジスタ３０２は、絶縁膜３２６上の酸化物半導体層３４１と、酸化物半導体層３４１上の導電層３４３ａおよび導電層３４３ｂと、酸化物半導体層３４１、導電層３４３ａ、導電層３４３ｂ上の絶縁膜３４４と、絶縁膜３４４上に位置し、酸化物半導体層３４１と重なる領域を有する導電層３４５と、を有する。なお、導電層３４３ａおよび導電層３４３ｂはトランジスタ３０２のソース電極またはドレイン電極としての機能を有し、絶縁膜３４４はトランジスタ３０２のゲート絶縁膜としての機能を有し、導電層３４５はトランジスタ３０２のゲート電極としての機能を有する。
【０２６０】
また、絶縁膜３２６上には、抵抗部３０３が設けられている。抵抗部３０３は、絶縁膜３２６上の、酸化物半導体層３４２と、酸化物半導体層３４２上の導電層３４３ｂおよび３４３ｃと、酸化物半導体層３４２、導電層３４３ｂ、導電層３４３ｃ上の絶縁膜３４４と、を有する。なお、酸化物半導体層３４２は、抵抗部３０３において抵抗層として機能する。
【０２６１】
絶縁膜３４４および導電層３４５上には、絶縁膜３４６が設けられている。また、絶縁膜３４６上には導電層３５２および導電層３５３が設けられている。導電層３５２は、絶縁膜３２６、絶縁膜３４４、絶縁膜３４６に設けられた開口部を介して導電層３２５と接続され、絶縁膜３４４、絶縁膜３４６、絶縁膜３５１に設けられた開口部を介して導電層３４３ｃと接続されている。導電層３５３は、絶縁膜３４４、絶縁膜３４６に設けられた開口部を介して導電層３４３ａと接続されている。
【０２６２】
また、図１８では、トランジスタ３０２が、１つの導電層３４５に対応した１つのチャネル形成領域を有するシングルゲート構造である場合を例示している。しかし、トランジスタ３０２は、互いに接続された複数のゲート電極を有することで、酸化物半導体層３４１にチャネル形成領域を複数有する、マルチゲート構造であっても良い。また、バックゲートを有する構造であってもよい。
【０２６３】
以上のように、トランジスタ３０１と、トランジスタ３０２および抵抗部３０３と、を積層させて形成させることにより、半導体装置の面積を縮小することができる。また、トランジスタ３０２と、抵抗部３０３を、積層させて形成させてもよい。
【０２６４】
なお、トランジスタ３０２および抵抗部３０３は、図７に示すトランジスタおよび抵抗部１０１のように形成してもよい。また、トランジスタ３０２は、図１０乃至図１６に示すトランジスタのように形成してもよい。
【０２６５】
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
【０２６６】
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１９および図２０を用いて説明する。
【０２６７】
図１９（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０２６８】
上記実施の形態に示すようなトランジスタで構成される回路部は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０２６９】
後工程については、図１９（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０２７０】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０２７１】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０２７２】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
【０２７３】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０２７４】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
【０２７５】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、消費電力の低減が図られた電子部品を実現することができる。
【０２７６】
また、完成した電子部品の斜視模式図を図１９（Ｂ）に示す。また、図１９（Ｂ）に示す回路基板１７０４における電子部品１７００を図１９（Ｃ）に示す。図１９（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図１９（Ｂ）および図１９（Ｃ）に示す電子部品１７００は、リード１７０１及び回路部１７０３を示している。図１９（Ｂ）に示す電子部品１７００は、例えばプリント基板１７０２に実装される。このような電子部品１７００が複数組み合わされて、それぞれがプリント基板１７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板１７０４は、電子機器等の内部に設けられる。
【０２７７】
また、本発明の一態様に係る半導体装置または電子部品は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図２０に示す。
【０２７８】
図２０（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図２０（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２７９】
図２０（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０２８０】
図２０（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
【０２８１】
図２０（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
【０２８２】
図２０（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
【０２８３】
図２０（Ｆ）は自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、自動車の各種集積回路に用いることができる。
【０２８４】
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
【符号の説明】
【０２８５】
１０    半導体装置
１１    トランジスタ
１２    抵抗部
１３    入出力端子
１４    内部回路
１５    電源線
１６    信号線
１７    制御信号生成回路
２０    半導体装置
２１    トランジスタ
２２    抵抗部
２３    入出力端子
２４    内部回路
２５    電源線
２６    信号線
２７    制御信号生成回路
３０    半導体装置
３１    トランジスタ
３３    入出力端子
３４    内部回路
３５    電源線
３６    信号線
３７    制御信号生成回路
４０    半導体装置
４２    抵抗部
４３    入出力端子
４４    内部回路
４５    電源線
４６    信号線
５０    半導体装置
５１    トランジスタ
５２    抵抗部
５３    入出力端子
５４    内部回路
５５    電源線
５６    信号線
５７    制御信号生成回路
５８    トランジスタ
６０    半導体装置
６１    トランジスタ
６２    抵抗部
６３    入出力端子
６４    内部回路
６５    電源線
６６    信号線
６７    制御信号生成回路
６８    トランジスタ
６９    容量素子
７０    半導体装置
８０    半導体装置
１００    トランジスタ
１０１    抵抗部
１１０    基板
１１２    絶縁層
１１３    絶縁層
１１４    絶縁層
１１５    絶縁層
１２０    酸化物半導体層
１２１    酸化物半導体層
１２２    酸化物半導体層
１３０    導電層
１３１    導電層
１４１    導電層
１４２    導電層
１４３    導電層
２００    抵抗部
３０１    トランジスタ
３０２    トランジスタ
３０３    抵抗部
３１０    半導体基板
３１１    素子分離領域
３１２ａ    不純物領域
３１２ｂ    不純物領域
３１３ａ    導電層
３１３ｂ    導電層
３２１    絶縁膜
３２２ａ    導電層
３２２ｂ    導電層
３２３    絶縁膜
３２４    導電層
３２５    導電層
３２６    絶縁膜
３４１    酸化物半導体層
３４２    酸化物半導体層
３４３ａ    導電層
３４３ｂ    導電層
３４３ｃ    導電層
３４４    絶縁膜
３４５    導電層
３４６    絶縁膜
３５１    絶縁膜
３５２    導電層
３５３    導電層
４００    トランジスタ
４０１    抵抗部
４０２    トランジスタ
４０３    トランジスタ
４０４    抵抗部
４０５    抵抗部
４０６    抵抗部
４１０    導電層
４１１    導電層
４１２    絶縁層
４１４    酸化物半導体層
４１６    酸化物半導体層
４１８    導電層
４２０    導電層
４２２    導電層
４２４    絶縁層
４２８    絶縁層
４３０    導電層
４３２    導電層
４３４    絶縁層
４３５    導電層
４３８    絶縁層
４４０    導電層
４４２    導電層
４４４    酸化物半導体層
４４６    絶縁層
４４８    導電層
４５０    絶縁層
５０１    ＯＳトランジスタ
５０２    ＯＳトランジスタ
５０３    ＯＳトランジスタ
５０４    ＯＳトランジスタ
５０５    ＯＳトランジスタ
５０６    ＯＳトランジスタ
５１０    基板
５１１    絶縁層
５１２    絶縁層
５１３    絶縁層
５１４    絶縁層
５１５    絶縁層
５１６ａ    導電体
５１６ｂ    導電体
５２０    酸化物半導体層
５２１    酸化物半導体層
５２２    酸化物半導体層
５２３    酸化物半導体層
５３０    導電層
５３１    導電層
５３２    酸化物半導体層
５４１    導電層
５４２    導電層
５５１    層
５５２    層
５６０    導電層
１７００    電子部品
１７０１    リード
１７０２    プリント基板
１７０３    回路部
１７０４    回路基板
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロホン
５００６    スピーカー
５００７    操作キー
５００８    スタイラス
５１０１    車体
５１０２    車輪
５１０３    ダッシュボード
５１０４    ライト
５３０１    筐体
５３０２    冷蔵室用扉
５３０３    冷凍室用扉
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５６０１    筐体
５６０２    筐体
５６０３    表示部
５６０４    表示部
５６０５    接続部
５６０６    操作キー
５８０１    筐体
５８０２    筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
【図１】
2020127028.tif 000003
【図２】
2020127028.tif 000004
【図３】
2020127028.tif 000005
【図４】
2020127028.tif 000006
【図５】
2020127028.tif 000007
【図６】
2020127028.tif 000008
【図７】
2020127028.tif 000009
【図８】
2020127028.tif 000010
【図９】
2020127028.tif 000011
【図１０】
2020127028.tif 000012
【図１１】
2020127028.tif 000013
【図１２】
2020127028.tif 000014
【図１３】
2020127028.tif 000015
【図１４】
2020127028.tif 000016
【図１５】
2020127028.tif 000017
【図１６】
2020127028.tif 000018
【図１７】
2020127028.tif 000019
【図１８】
2020127028.tif 000020
【図１９】
2020127028.tif 000021
【図２０】
2020127028.tif 000022