(57)【要約】【課題】一つの実施形態は、容易に高集積化できる半導体装置を提供することを目的とする。【解決手段】一つの実施形態によれば、積層体１０と半導体柱２０と絶縁膜３０とパターン５０とを有する半導体装置が提供される。積層体１０は、導電膜１１，１５と絶縁層１２，１６とが繰り返し積層方向に配置されている。半導体柱２０は、積層方向に積層体１０を貫通する。絶縁膜３０は、半導体柱２０を囲う。絶縁膜３０は、積層体１０を積層方向に貫通する。パターン５０は、貫通プラグ４０を含む領域ＰＰＲに隣接又は近接した位置に配される。貫通プラグ４０は、積層方向における積層体１０の上端と同じ高さの位置又は上端より高い位置から積層体１０の下端より低い位置まで延びたプラグである。パターン５０は、四角形又は四角形が分断された形状を有する。【選択図】図７
2020047787.tif 000002
【特許請求の範囲】
【請求項１】
基板の上方に配され、導電膜と絶縁層とが繰り返し積層方向に配置された積層体と、
前記積層方向に前記積層体を貫通する半導体柱と、
前記半導体柱を囲い、前記積層体を前記積層方向に貫通する絶縁膜と、
前記積層方向における前記積層体の上端と同じ高さの位置又は上端より高い位置から前記積層体の下端より低い位置まで延びる貫通プラグを含む領域に隣接又は近接した位置に配され、四角形又は四角形が分断された形状を有するパターンと、
を備えた半導体装置。
【請求項２】
前記四角形は、略ライン形状を含む
請求項１に記載の半導体装置。
【請求項３】
前記四角形は、略矩形状を含む
請求項１に記載の半導体装置。
【請求項４】
前記積層体は、階段構造を有し、
前記パターンは、前記階段構造の段差面に対応した高さに配されている
請求項１に記載の半導体装置。
【請求項５】
前記パターンは、
前記基板から第１の高さを有する第１のパターンと、
前記基板から前記第１の高さと異なる第２の高さを有する第２のパターンと、
を含む
請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、導電膜と絶縁膜とが交互に積層された積層体が半導体柱で貫通されて構成されることがある。このとき、積層体における積層数を多くして半導体装置を高集積化することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１５１１６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、容易に高集積化できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、積層体と半導体柱と絶縁膜とパターンとを有する半導体装置が提供される。積層体は、導電膜と絶縁層とが繰り返し積層方向に配置されている。半導体柱は、積層方向に積層体を貫通する。絶縁膜は、半導体柱を囲う。絶縁膜は、積層体を積層方向に貫通する。パターンは、貫通プラグを含む領域に隣接又は近接した位置に配される。貫通プラグは、積層方向における積層体の上端と同じ高さの位置又は上端より高い位置から積層体の下端より低い位置まで延びたプラグである。パターンは、四角形又は四角形が分断された形状を有する。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態にかかる基板、ショット領域、チップ領域の構成を示す平面図である。
【図２】図２は、実施形態にかかる半導体装置の構成を示す断面図である。
【図３】図３は、実施形態にかかる半導体装置の製造方法を示す平面図及び断面図である。
【図４】図４は、実施形態にかかる半導体装置の製造方法を示す平面図及び断面図である。
【図５】図５は、実施形態にかかる半導体装置の製造方法を示す平面図及び断面図である。
【図６】図６は、実施形態にかかる半導体装置の製造方法を示す平面図及び断面図である。
【図７】図７は、実施形態にかかる半導体装置の製造方法を示す平面図及び断面図である。
【図８】図８は、実施形態の第１の変形例にかかる半導体装置の構成を示す断面図である。
【図９】図９は、実施形態の第１の変形例にかかる半導体装置の製造方法を示す平面図及び断面図である。
【図１０】図１０は、実施形態の第２の変形例にかかる半導体装置の製造方法を示す平面図及び断面図である。
【図１１】図１１は、実施形態の第３の変形例にかかる半導体装置の製造方法を示す平面図及び断面図である。
【図１２】図１２は、実施形態の第３の変形例にかかる半導体装置の製造方法を示す平面図及び断面図である。
【図１３】図１３は、実施形態の第３の変形例にかかる半導体装置の製造方法を示す平面図及び断面図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
半導体装置の製造工程では、基板（例えば、半導体基板）の上方に複数のレイヤーが積層される。各レイヤーには、ショット領域ごとにデバイスパターンと合わせマークとが形成される。各レイヤーのデバイスパターンが積層されることで、基板に半導体回路等が形成される。半導体装置の露光工程では、パターン形成前の上側レイヤーへのパターン転写位置を決定するために、下側レイヤーの合わせマークを用いて、転写位置に対する基準位置が計測される位置合わせ検査が行われる。半導体装置の検査工程では、上下のレイヤーが適正に重ね合わされているか検査するために、上下のレイヤーの合わせマークを用いて、上下のレイヤー間の合わせずれ量が計測される重ね合わせ検査が行われる。適切な工程管理のためには、基準位置を正確に計測することと上下のレイヤー間の合わせずれ量を正確に計測することとが望まれる。
【０００９】
一方、半導体装置では、導電膜と絶縁層とが交互に積層された積層体が半導体柱と半導体柱の側面を覆う絶縁膜とで貫通されて３次元メモリが構成されることがある。この半導体装置は、積層数を増やすことによって記憶容量の増加が可能なため、より高度なパターニング技術を利用する必要性を低減でき、ビット当たりのコストを容易に削減できる。この３次元メモリでは、導電層と半導体柱とが交差する部分がメモリセルとして機能するように構成され、複数のメモリセルが３次元的に配列されたメモリセルアレイ領域が構成される。さらに、半導体装置を高集積化するために、半導体装置は、メモリセルアレイ領域の下方に周辺回路領域が設けられるＣＵＡ（ＣＭＯＳ  Ｕｎｄｅｒ  Ａｒｒａｙ）構造が採用されることがある。
【００１０】
記憶容量の増加のために積層体における導電層の積層数を増加させることに起因して積層体を含む領域に膜応力が発生しやすく、膜応力によりデバイスパターンの位置ずれが起きてレイヤー間の合わせずれ量が異なり得る。
【００１１】
例えば、積層体とその周辺領域とで膜構成が異なることに起因して、ショット領域内におけるチップ領域ごとの応力差が大きくなることがあり、また、チップ領域内における積層体とその周辺領域とでパターンの位置ずれ量やレイヤー間の合わせずれ量が異なり得る。この状況で合わせマークを積層体に対して周辺領域よりさらに離れたダイシング領域に配置すると、合わせマークの位置ずれが積層体におけるデバイスパターンの位置ずれから乖離しやすい。また、基準位置及び合わせずれ量の計測精度は合わせマークに含まれるパターンの数を増やすほど上げやすいが、ダイシング領域では、合わせマークを配置可能な面積が制限されているため、合わせマークに含まれるパターンの数を増やしにくい。これにより、合わせマークをダイシング領域に配置した場合には、上側レイヤーへのパターン転写に対する基準位置の計測精度が劣化する可能性があり、上下のレイヤーの合わせずれ量の計測精度が劣化する可能性がある。
【００１２】
一方、チップ領域内において積層体の周辺に合わせマークを配置する専用の領域を設けると、チップ領域の面積が増大し、半導体装置のコストが増大する可能性がある。
【００１３】
そこで、実施形態では、ＣＵＡ構造の半導体装置において、チップ領域内で積層体の上端と同じ高さの位置又は上端より高い位置から積層体の下端より低い位置まで延びる貫通プラグを形成すべき領域に上下のレイヤーの各合わせマークの大部分を配置し、貫通プラグ形成時に各合わせマークの大部分が除去されるようにする。これにより、合わせマークの専用の領域を設けずに合わせマーク及びメモリセルアレイ領域の距離を短縮しながら、基準位置及び合わせずれ量の計測精度向上とコスト低減との両立化を図る。
【００１４】
具体的には、半導体装置の製造工程において、図１に示す基板１の上方に複数のレイヤーＬ１，Ｌ２が積層される。図１は、実施形態における基板、ショット領域、及びチップ領域の構成を示す平面図である。なお、以下において、基板１の表面に略垂直な方向をＺ方向とし、Ｚ方向に垂直な面内で互いに直交する２方向をＸ方向およびＹ方向とする。また、基板２に対し＋Ｚ側に、半導体装置の主要部を構成する積層体等が形成されるものとする。
【００１５】
図１に示すショット領域２は、複数のチップ領域３を含む。各チップ領域３は、デバイス領域３ａとダイシング領域３ｄとを含む。デバイス領域３ａは、主要領域３ａ１及び周辺領域３ａ２を含む。周辺領域３ａ２は、周辺回路の少なくとも一部が配置される領域である。なお、ＣＵＡ構造の半導体装置では、周辺領域３ａ２が省略されてもよい。主要領域３ａ１は、積層体、半導体柱、絶縁膜等の半導体装置における主要な構成が配置される領域である。主要領域３ａ１は、プラグ配置領域ＰＰＲを含む。プラグ配置領域ＰＰＲは、貫通プラグが配置される領域である。主要領域３ａ１は、複数のプラグ配置領域ＰＰＲを含んでもよい。
【００１６】
半導体装置の製造工程において、貫通プラグの形成工程は、積層体、半導体柱、絶縁膜等のデバイスパターンの形成工程より後である。具体的には、半導体装置の製造工程において、レイヤーＬ１のデバイスパターンとレイヤーＬ１の合わせマークとが同時に形成され、その後、レイヤーＬ２のデバイスパターンとレイヤーＬ２の合わせマークとが同時に形成される。このとき、複数のレイヤーＬ１，Ｌ２の合わせマークは、それぞれ、少なくとも一部がプラグ配置領域ＰＰＲに配置される。そして、貫通プラグ形成のためのプラグ配置領域ＰＰＲが開口される際に、レイヤーＬ１の合わせマークと、レイヤーＬ２の合わせマークの副産物として形成されたパターン（以下、レイヤーＬ２の合わせマークに対応したパターン、又は、単に、対応パターンと呼ぶ）とは、その一部が除去され得る。そのため、半導体装置は、プラグ配置領域ＰＰＲに隣接又は近接した位置に合わせマーク又はその対応パターンの残骸（加工残りパターン）を有している。
【００１７】
例えば、半導体装置１００は、図２に示すように構成される。図２は、半導体装置１００の構成を示す断面図である。なお、半導体装置１００は、図１に示す１つのチップ領域３を含む装置であってもよいし、図１に示す複数のチップ領域３を含む装置であってもよい。
【００１８】
半導体装置１００は、積層体１０、複数の半導体柱２０−１〜２０−ｎ、複数の絶縁膜３０−１〜３０−ｎ、貫通プラグ４０−１〜４０−６、及び加工残りパターン群５０−１，５０−２，５０−４，５０−５，５０−６を有する。なお、半導体装置１００は、＋Ｘ側に隣接する位置に他の積層体を有していてもよい。
【００１９】
積層体１０は、基板１の上方（＋Ｚ側）に配されている。複数の半導体柱２０−１〜２０−ｎは、積層方向（Ｚ方向）に積層体１０を貫通している。複数の絶縁膜３０−１〜３０−ｎは、複数の半導体柱２０−１〜２０−ｎに対応している。各絶縁膜３０は、ＸＹ平面視において、対応する半導体柱２０を囲っており、例えば、対応する半導体柱２０の側面を覆っている。複数の絶縁膜３０−１〜３０−ｎは、積層方向（Ｚ方向）に延びている。積層体１０の周囲には、層間絶縁膜６０−１〜６０−３が配されている。層間絶縁膜６０−３は、積層体１０の＋Ｚ側の端部１０ａより＋Ｚ側の位置に配され、層間絶縁膜６０−２は、積層体１０の＋Ｚ側の端部１０ａと−Ｚ側の端部１０ｂとの間の位置に配され、層間絶縁膜６０−１は、積層体１０の−Ｚ側の端部１０ｂより−Ｚ側の位置に配されている。
【００２０】
各半導体柱２０は、半導体柱２１及び半導体柱２２を有し、Ｚ方向に半導体柱２１及び半導体柱２２が順に積層され互いに電気的に接続され得る。半導体柱２１は、半導体（例えば、ポリシリコン）を主成分とする材料で形成され、メモリセルに対するチャネル領域として機能し得る。半導体柱２２は、半導体（例えば、ポリシリコン）を主成分とする材料で形成され、選択トランジスタに対するチャネル領域として機能し得る。半導体柱２１及び半導体柱２２は、それぞれ、Ｚ方向に延びた例えば略円筒状に形成され、その内側にコア絶縁膜が配され得る。半導体柱２２の直径は、半導体柱２１の直径より小さくされ得る。
【００２１】
各絶縁膜３０は、絶縁膜３１及び絶縁膜３２を有し、Ｚ方向に絶縁膜３１及び絶縁膜３２が順に積層されている。絶縁膜３１は、半導体柱２１の側面を覆い、多層膜（例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）で形成され、メモリセルに対する絶縁膜として機能し得る。絶縁膜３２は、半導体柱２２の側面を覆い、単層膜（例えば、シリコン酸化膜）で形成され、選択トランジスタに対する絶縁膜として機能し得る。なお、絶縁膜３２は、多層膜（例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）で形成されてもよい。
【００２２】
積層体１０は、メモリセルアレイ領域ＭＡＲ及び階段領域ＳＴＲ−１，ＳＴＲ−２を有する。階段領域ＳＴＲ−１は、メモリセルアレイ領域ＭＡＲに対して＋Ｘ側に配され、階段領域ＳＴＲ−２は、メモリセルアレイ領域ＭＡＲに対して−Ｘ側に配されている。
【００２３】
プラグ配置領域ＰＰＲ−１，ＰＰＲ−２は、メモリセルアレイ領域ＭＡＲの周辺に位置している。プラグ配置領域ＰＰＲ−１は、積層体１０のメモリセルアレイ領域ＭＡＲと階段領域ＳＴＲ−１との間に配されている。プラグ配置領域ＰＰＲ−１には、貫通プラグ４０−１〜４０−３が配されている。プラグ配置領域ＰＰＲ−２は、積層体１０のメモリセルアレイ領域ＭＡＲ及び階段領域ＳＴＲ−２の−Ｘ側に配され、階段領域ＳＴＲ−２に隣接して配されている。プラグ配置領域ＰＰＲ−２には、貫通プラグ４０−４〜４０−６が配されている。
【００２４】
積層体１０は、メモリセルアレイ領域ＭＡＲにおいて、導電膜１１と絶縁層１２とが繰り返し積層方向（Ｚ方向）に配置されており、導電膜１１と半導体柱２１とが交差する部分がメモリセルとして機能するように構成され、複数のメモリセルが３次元的に配列されている。導電膜１１における半導体柱２１と交差する部分がメモリセルにおけるコントロールゲートとして機能し、導電膜１１における残りの部分がコントロールゲートへ信号を伝達するワードラインとして機能し得る。なお、複数の導電膜１１のうちの最下層の導電膜１１を含む少なくとも１層と半導体柱２１とが交差する部分が、ソース側の選択トランジスタとして機能するように構成されてもよい。
【００２５】
積層体１０では、さらに、少なくとも１層の導電膜１５と絶縁層１６とが繰り返し積層方向（Ｚ方向）に配置されており、導電膜１５と半導体柱２２とが交差する部分がドレイン側の選択トランジスタとして機能するように構成され、メモリセルへの選択アクセス性が確保され得る。導電膜１５における半導体柱２２と交差する部分が選択トランジスタにおける選択ゲートとして機能し、導電膜１５における残りの部分が選択ゲートへ信号を伝達する選択制御ラインとして機能し得る。
【００２６】
積層体１０は、階段領域ＳＴＲにおいて階段構造が配されている。階段構造は、メモリセルアレイ領域ＭＡＲに対して、３次元的な配列へのアクセス性を向上させるため、メモリアレイ領域ＭＡＲからその外側へ階段状に複数の導電膜１１及び導電膜１５が階段状に引き出されて構成された構造である。そして、積層体１０は、階段領域ＳＴＲ−２において、所定の配線層から異なる深さで深さ方向に延びた複数のコンタクトプラグＣＰ２が、階段状に引き出された複数の導電膜１１及び導電膜１５へ接続するように構成される。各コンタクトプラグＣＰ２は、ビアプラグＶ２を介して上層配線（図示せず）に接続されている。
【００２７】
また、メモリセルアレイ領域ＭＡＲに対しては、上記した階段状の複数の導電膜１１及び導電膜１５から＋Ｚ方向に引き出された配線構造とともに、各半導体柱２０から＋Ｚ方向に引き出された配線（すなわち、コンタクトプラグＣＰ１、ビアプラグＶ１、及び上層配線（図示せず））を介して各メモリセルへのアクセスがなされ得るが、各メモリセルを制御する制御回路は、積層体１０の下方（−Ｚ側）の周辺回路領域ＰＣＲに配される。そのため、積層体１０の上端１０ａと同じ高さの位置又は上端１０ａより高い位置から積層体１０の下端１０ｂより低い位置まで延びる貫通プラグ４０−１〜４０−６及び貫通コンタクトＣＰ３が設けられる。
【００２８】
例えば、貫通プラグ４０−１〜４０−３のそれぞれは、積層体１０の＋Ｚ側の端部１０ａと同じＺ方向位置又は＋Ｚ側の端部１０ａより＋Ｚ側の位置から−Ｚ側の端部１０ｂより−Ｚ側の位置まで延びて、絶縁膜６１−１及び積層体１０を貫通している（図２では、貫通プラグ４０−１〜４０−３が積層体１０の＋Ｚ側の端部１０ａと同じＺ方向位置から−Ｚ側の端部１０ｂより−Ｚ側の位置まで延びている場合を例示している）。絶縁膜６１−１は、層間絶縁膜６０−１〜６０−３とは別に、プラグ配置領域ＰＰＲ−１に選択的に埋め込まれた絶縁膜である。さらに、貫通プラグ４０−１〜４０−３のそれぞれは、積層体１０の下方の導電層ＳＬを貫通し、周辺回路領域ＰＣＲ内の導電膜ＣＦ４にまで達している。導電層ＳＬは、３次元メモリにおけるソース線として機能し、積層体１０をＺ方向に貫通する半導体柱２０の下端に接続されている。貫通プラグ４０−１〜４０−３のそれぞれと積層体１０及び導電層ＳＬとの間は、ＸＹ断面視において貫通プラグ４０−１〜４０−３の周囲を囲むように配された絶縁膜６１−１により、相互に絶縁されている。図２に示すように、上層配線（図示せず）及び制御回路の間の信号の送受信は、プラグＶ４、コンタクトＣＰ５、貫通プラグ４０−１（又は、４０−２，４０−３）、導電膜ＣＦ４、プラグＶ９、導電膜ＣＦ３、プラグＶ８を介して行われ得る。なお、上層配線（図示せず）と制御回路の間に配されるプラグやコンタクトの数はこれに限定されず、例えばコンタクトＣＰ５と貫通プラグ４０−１（又は、４０−２，４０−３）が一体化され、積層体１０の＋Ｚ側の端部１０ａより＋Ｚ側の位置から−Ｚ側の端部１０ｂより−Ｚ側の位置まで延びるプラグが設けられてもよい。
【００２９】
また、貫通プラグ４０−４〜４０−６のそれぞれは、積層体１０の＋Ｚ側の端部１０ａと同じＺ方向位置又は＋Ｚ側の端部１０ａより＋Ｚ側の位置から−Ｚ側の端部１０ｂより−Ｚ側の位置まで延びて、絶縁膜６１−２を貫通している（図２では、貫通プラグ４０−４〜４０−６が積層体１０の＋Ｚ側の端部１０ａと同じＺ方向位置から−Ｚ側の端部１０ｂより−Ｚ側の位置まで延びている場合を例示している）。絶縁膜６１−２は、層間絶縁膜６０−１〜６０−３とは別に、プラグ配置領域ＰＰＲ−２に選択的に埋め込まれた絶縁膜である。さらに、貫通プラグ４０−４〜４０−６のそれぞれは、周辺回路領域ＰＣＲ内の導電膜ＣＦ６にまで達している。貫通プラグ４０−４〜４０−６のそれぞれの間は、ＸＹ断面視において貫通プラグ４０−４〜４０−６の周囲を囲むように配された絶縁膜６１−２により、相互に絶縁されている。図２に示すように、上層配線（図示せず）及び制御回路の間の信号の送受信は、プラグＶ５、コンタクトＣＰ６、貫通プラグ４０−４（又は、４０−５，４０−６）、導電膜ＣＦ６、プラグＶ１１、導電膜ＣＦ５、プラグＶ１０を介して行われ得る。また、ここでも上層配線（図示せず）と制御回路の間に配されるプラグやコンタクトの数はこれには限定されない点で、上記したプラグ配置領域ＰＰＲ−１の場合と同様である。
【００３０】
また、貫通コンタクトＣＰ３は、積層体１０の＋Ｚ側の端部１０ａと同じＺ方向位置又は＋Ｚ側の端部１０ａより＋Ｚ側の位置から−Ｚ側の端部１０ｂより−Ｚ側の位置まで延びて、積層体１０を貫通している（図２では、貫通コンタクトＣＰ３が積層体１０の＋Ｚ側の端部１０ａと同じＺ方向位置から−Ｚ側の端部１０ｂより−Ｚ側の位置まで延びている場合を例示している）。さらに、貫通コンタクトＣＰ３は積層体１０の下方の導電層ＳＬを貫通し、周辺回路領域ＰＣＲ内の導電膜ＣＦ２にまで達している。貫通コンタクトＣＰ３と積層体１０及び導電層ＳＬとの間は、ＸＹ断面視において貫通コンタクトＣＰ３の周囲を囲むように配された絶縁膜（図示せず）により、相互に絶縁されている。図２に示すように、上層配線（図示せず）から制御回路への信号の送受信は、プラグＶ３、コンタクトＣＰ４、貫通コンタクトＣＰ３、導電膜ＣＦ２、プラグＶ７、導電膜ＣＦ１、プラグＶ６を介して行われ得る。また、ここでも上層配線（図示せず）と制御回路の間に配されるプラグやコンタクトの数はこれには限定されない点で、上記したプラグ配置領域ＰＰＲ−１，ＰＰＲ−２の場合と同様である。なお、貫通コンタクトＣＰ３と同様の貫通コンタクトＣＰ３’（図示せず）が階段領域ＳＴＲ−１に配されていてもよい。この場合、貫通コンタクトＣＰ３’は、積層体１０の＋Ｚ側の端部１０ａより＋Ｚ側の位置から−Ｚ側の端部１０ｂより−Ｚ側の位置まで延びて、階段領域ＳＴＲ−１の階段構造を貫通する。さらに、貫通コンタクトＣＰ３’は、積層体１０の下方の導電層ＳＬを貫通し、周辺回路領域ＰＣＲ内の導電膜（図示せず）にまで達する。
【００３１】
また、上層配線（図示せず）から導電膜１１への信号の送受信は、プラグＶ２、コンタクトＣＰ２を介して行われ、３次元メモリにおけるビット線としての上層配線（図示せず）から半導体柱２０への信号の送受信は、プラグＶ１、コンタクトＣＰ１を介して行われる。なお、ＸＹ断面視において半導体柱２０の周囲は、電荷蓄積能力を有する略円筒形状の絶縁膜３０により囲まれている。半導体柱２０は、半導体部材の内側にコア絶縁膜が配された構造を有していてもよい。
【００３２】
加工残りパターン群５０−１，５０−２は、プラグ配置領域ＰＰＲ−１に隣接又は近接した位置に配されている。
【００３３】
例えば、加工残りパターン群５０−１は、プラグ配置領域ＰＰＲ−１に対して−Ｘ側に隣接又は近接した位置に配されている。加工残りパターン群５０−１は、半導体柱２１（又は、２２）形成時に同時に形成される合わせマークの残骸（加工残りパターン）を複数含む。各加工残りパターンは、ＸＹ平面視において、四角形又は四角形が分断された形状を有する（図７（ａ）参照）。各加工残りパターンは、＋Ｚ側の端部が半導体柱２１（又は、２２）の＋Ｚ側の端部に対応したＺ高さを有している。
【００３４】
なお、本明細書において、四角形とは、数学的な四角形に加えて、プロセス的な要因で角に多少丸みや面取りを有し概ね四角形と認識される形状を含む。
【００３５】
加工残りパターン群５０−２は、プラグ配置領域ＰＰＲ−１に対して＋Ｘ側に隣接又は近接した位置に配されている。加工残りパターン群５０−２は、半導体柱２２（又は、２１）形成時に同時に形成される合わせマークに対応するパターンの残骸（加工残りパターン）を複数含む。各加工残りパターンは、ＸＹ平面視において、四角形又は四角形が分断された形状を有する。各加工残りパターンは、＋Ｚ側の端部が半導体柱２２（又は、２１）の＋Ｚ側の端部に対応したＺ高さを有している。
【００３６】
例えば、プラグ配置領域ＰＰＲ−１に隣接又は近接した位置に配される加工残りパターン群５０−１，５０−２は、図３〜図７及び図２に示すように半導体装置１００が製造されることで形成され得る。図３（ａ）、図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）は、半導体装置１００の製造方法を示す平面図である。図３（ｂ）、図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）は、半導体装置１００の製造方法を示す断面図である。図３（ｂ）では、図３（ａ）の構成をＢ−Ｂ’で切った場合の拡大断面が左側に示され、Ｃ−Ｃ’で切った場合の拡大断面が右側に示されている。図４（ｂ）では、図４（ａ）の構成をＤ−Ｄ’で切った場合の拡大断面が左側に示され、Ｅ−Ｅ’で切った場合の拡大断面が右側に示されている。図５（ｂ）では、図５（ａ）の構成をＦ−Ｆ’で切った場合の拡大断面が左側に示され、Ｇ−Ｇ’で切った場合の拡大断面が右側に示されている。図６（ｂ）では、図６（ａ）の構成をＨ−Ｈ’で切った場合の拡大断面が左側に示され、Ｉ−Ｉ’で切った場合の拡大断面が右側に示されている。図７（ｂ）では、図７（ａ）の構成をＪ−Ｊ’で切った場合の拡大断面が左側に示され、Ｋ−Ｋ’で切った場合の拡大断面が右側に示されている。図３（ｂ）、図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）では、図示の簡略化のため、積層体より下方の周辺回路領域ＰＣＲの図示が省略されている。図２は、半導体装置１００の構成を示す断面図であるが、半導体装置１００の製造方法を示す断面図として流用する。
【００３７】
図３（ａ）、図３（ｂ）に示す工程では、基板１の表面にトランジスタを形成し、基板１上に、コンタクトプラグ、配線膜及びビアプラグ等を形成するとともにそれらの周囲に層間絶縁膜を形成する。これにより、周辺回路領域ＰＣＲ（図２参照）に集積回路が形成される。
【００３８】
次に、ソースラインとしての導電層を形成する。導電層は、下層及び上層が順に堆積されパターニングされて形成され得る。下層は、金属（例えば、タングステン）を主成分とする材料で形成され得る。上層は、導電性が付与された半導体（例えば、不純物を含むアモルファスシリコン）を主成分とする材料で形成され得る。パターニングされたソースラインとしての導電層の周囲に絶縁膜を形成し、周辺回路領域ＰＣＲ内の層間絶縁膜とともに層間絶縁膜６０−１（図２参照）を形成する。
【００３９】
絶縁層（例えば、シリコン酸化膜）１２と犠牲膜（例えば、シリコン窒化膜）１４とを交互に複数回堆積して積層構造ＳＳＴ１を形成する。図３（ａ）に示されるようなメモリセルアレイ領域ＭＡＲにおける柱状体ＣＭ１の形成位置とプラグ配置領域ＰＰＲ−１における合わせマークＭＸ１，ＭＹ１の形成位置とが開口されたレジストパターンを積層構造の上に形成する。レジストパターンをマスクとしてＲＩＥ（Reactive  Ion  Etching）法などの異方性エッチングを行い、メモリセルアレイ領域ＭＡＲにメモリホールを形成し、プラグ配置領域ＰＰＲ−１に合わせマークＭＸ１，ＭＹ１用のホールを形成する。
【００４０】
このとき、合わせマークＭＸ１用のホールは、ＸＹ平面視において、Ｙ方向に延びた略ライン形状を有し、合わせマークＭＹ１用のホールは、ＸＹ平面視において、Ｘ方向に延びた略ライン形状を有するように、それぞれ、形成され得る。
【００４１】
そして、メモリホールの側面及び底面に酸化膜（例えば、シリコン酸化膜や酸化アルミニウム膜）、窒化膜（例えば、シリコン窒化膜）、酸化膜（例えば、シリコン酸化膜）が順に堆積されて絶縁膜３１が形成され、絶縁膜３１における底面の部分が選択的に除去された後、半導体膜（例えば、ポリシリコン膜）が堆積されて半導体柱２１が形成される。それとともに、合わせマークＭＸ１，ＭＹ１用のホールの側面及び底面に酸化膜（例えば、アルミナ）、窒化膜（例えば、シリコン窒化膜）、酸化膜（例えば、シリコン酸化膜）が順に堆積されて絶縁層１３１が形成され、絶縁層１３１における底面の部分が選択的に除去された後、半導体膜（例えば、ポリシリコン膜）が堆積されて半導体層１２１が形成される。さらに、メモリホール内にコア絶縁層ＣＩが埋め込まれてもよく、合わせマークＭＸ１，ＭＹ１用のホール内にコア絶縁層ＣＩ１００が埋め込まれてもよい。
【００４２】
これにより、メモリセルアレイ領域ＭＡＲに複数の柱状体ＣＭ１が形成されるとともに、プラグ配置領域ＰＰＲ−１に複数の合わせマークＭＸ１，ＭＹ１が形成される。
【００４３】
このとき、合わせマークＭＸ１は、ＸＹ平面視において、Ｙ方向に延びた略ライン形状を有し、合わせマークＭＹ１は、ＸＹ平面視において、Ｘ方向に延びた略ライン形状を有するように、それぞれ、形成され得る。なお、図３では、合わせマークＭＸ１の−Ｚ側の端部が柱状体ＣＭ１の−Ｚ側の端部よりＺ高さが高くなる場合を例示しているが、合わせマークＭＸ１の−Ｚ側の端部は、柱状体ＣＭ１の−Ｚ側の端部と均等なＺ高さを有していてもよい。
【００４４】
図４（ａ）、図４（ｂ）に示す工程では、積層構造ＳＳＴ１の上に、絶縁層１６と犠牲膜１７とを交互に複数回積層して積層構造ＳＳＴ２を形成する。そして、積層構造ＳＳＴ２の＋Ｚ側の面を覆うレジスト膜ＲＦを形成する。
【００４５】
このとき、露光装置の位置計測ユニットにより、複数の合わせマークＭＸ１，ＭＹ１を用いて、パターン形成前のレジスト膜ＲＦへのパターン転写位置を決定するための基準位置を計測（検出）する位置合わせ検査を行う。例えば、複数の合わせマークＭＸ１を用いて、Ｘ方向における複数の合わせマークＭＸ１の中心位置を求め、複数の合わせマークＭＹ１を用いて、Ｙ方向における複数の合わせマークＭＹ１の中心位置を求める。複数の合わせマークＭＸ１，ＭＹ１の中心位置を用いて、露光装置のステージ上における基板の基準位置を検出する。検出された基準位置により、図４（ｂ）に一点鎖線で示すように、レジスト膜ＲＦに転写すべきメモリセルアレイ領域ＭＡＲの柱状体ＣＭ２に対応したホールＣＨ２の形成位置ＦＰＣＨ２とプラグ配置領域ＰＰＲ−１の合わせマークＭＸ２，ＭＹ２の形成位置ＦＰＭＸ２，ＦＰＭＹ２（図４（ｂ）では、ＦＰＭＸ２の図示を省略）とを決定する。そして、露光装置の露光ユニットにより、レジスト膜ＲＦが露光され、決定された形成位置にパターンの潜像が形成される。
【００４６】
図５（ａ）、図５（ｂ）に示す工程では、現像装置により、レジスト膜ＲＦに形成された潜像が現像される。これにより、メモリセルアレイ領域ＭＡＲにおける柱状体ＣＭ２の形成位置に対応したホールＣＨ２とプラグ配置領域ＰＰＲ−１における合わせマークＭＸ２，ＭＹ２とを含むレジストパターンＲＰが積層構造ＳＳＴ２の上に形成される。
【００４７】
このとき、ホールＣＨ２は、ＸＹ平面視においてメモリホールと重なりメモリホールより直径が小さい形状を有するように形成される。合わせマークＭＸ２は、ＸＹ平面視において、Ｙ方向に延びたライン形状を有し、合わせマークＭＹ２は、ＸＹ平面視において、Ｘ方向に延びたライン形状を有するように、それぞれ、形成され得る。
【００４８】
次に、複数の合わせマークＭＸ１，ＭＹ１と複数の合わせマークＭＸ２，ＭＹ２とを用いて、複数の柱状体ＣＭ１の形成位置と複数のホールＣＨ２の形成位置との重ね合わせずれ量が計測される重ね合わせ検査が行われる。例えば、合わせマークＭＸ１と合わせマークＭＸ２とを用いて、柱状体ＣＭ１の形成位置とホールＣＨ２の形成位置とにおけるＸ方向の合わせずれ量が評価される。合わせマークＭＹ１と合わせマークＭＹ２とを用いて、柱状体ＣＭ１の形成位置とホールＣＨ２の形成位置とにおけるＹ方向の合わせずれ量が評価される。なお、重ね合わせずれ量の評価は、露光装置における重ね合わせ検査機能を用いて行われてもよいし、重ね合わせ検査装置で行われてもよい。
【００４９】
複数の柱状体ＣＭ１の形成位置と複数のホールＣＨ２の形成位置との重ね合わせずれ量が許容範囲に収まっていなければ、レジストパターンＲＰが剥離され、再度、図４（ａ）、図４（ｂ）に示す工程と図５（ａ）、図５（ｂ）に示す工程とが行われる。
【００５０】
一方、複数の柱状体ＣＭ１の形成位置と複数のホールＣＨ２の形成位置との重ね合わせずれ量が許容範囲に収まっていれば、図６（ａ）、図６（ｂ）に示す工程が行われる。
【００５１】
図６（ａ）、図６（ｂ）に示す工程では、レジストパターンＲＰをマスクとしてＲＩＥ（Reactive  Ion  Etching）法などの異方性エッチングが行われる。これにより、レジストパターンＲＰにおけるホールＣＨ２及び合わせマークＭＸ２，ＭＹ２が積層構造ＳＳＴ２に転写される。すなわち、メモリセルアレイ領域ＭＡＲに柱状体ＣＭ２に対応したホールが形成され、プラグ配置領域ＰＰＲ−１に合わせマークＭＸ２，ＭＹ２に対応したホールが形成される。
【００５２】
このとき、柱状体ＣＭ２に対応したホールは、ＸＹ平面視においてメモリホールと重なりメモリホールより直径が小さい形状を有するように形成される。合わせマークＭＸ２に対応したホールは、ＸＹ平面視において、Ｙ方向に延びたライン形状を有し、合わせマークＭＹ２に対応したホールは、ＸＹ平面視において、Ｘ方向に延びたライン形状を有するように、それぞれ、形成され得る。
【００５３】
そして、柱状体ＣＭ２に対応したホールの側面及び底面に酸化膜（例えば、シリコン酸化膜）が堆積されて絶縁膜３２が形成され、絶縁膜３２における底面の部分が選択的に除去された後、半導体膜（例えば、ポリシリコン膜）が堆積されて半導体柱２２が形成される。それとともに、合わせマークＭＸ２，ＭＹ２に対応したホールの側面及び底面に酸化膜（例えば、シリコン酸化膜）が堆積されて絶縁層１３２が形成され、絶縁層１３２における底面の部分が選択的に除去された後、半導体膜（例えば、ポリシリコン膜）が堆積されて半導体層１２２が形成される。なお、図示しないが、柱状体ＣＭ２に対応したホール内にコア絶縁層が埋め込まれてもよく、合わせマークＭＸ２，ＭＹ２に対応したホール内にコア絶縁層が埋め込まれてもよい。また、絶縁膜３２及び絶縁層１３２は、それぞれ、ホールの側面及び底面に酸化膜（例えば、アルミナ）、窒化膜（例えば、シリコン窒化膜）、酸化膜（例えば、シリコン酸化膜）が順に堆積されて、多層膜として形成されてもよい。
【００５４】
これにより、メモリセルアレイ領域ＭＡＲに複数の柱状体ＣＭ２が形成されるとともに、プラグ配置領域ＰＰＲ−１に複数の合わせマークに対応したパターンＭＸ２，ＭＹ２が形成される。このとき、パターンＭＸ２’は、ＸＹ平面視において、Ｙ方向に延びた略ライン形状を有し、パターンＭＹ２’は、ＸＹ平面視において、Ｘ方向に延びた略ライン形状を有するように、それぞれ、形成され得る。
【００５５】
図７（ａ）、図７（ｂ）に示す工程では、積層構造ＳＳＴ１，ＳＳＴ２ｉ（図６（ｂ）参照）における階段領域ＳＴＲ−１，ＳＴＲ−２（図２参照）において、積層構造ＳＳＴ２ｉ上に所定の領域が開口した厚いレジストパターン（図示せず）を形成する。ついで、ＲＩＥ（Reactive  Ion  Etching）法によってレジストパターンの開口に対応する領域の一組の絶縁層１２と犠牲膜１４とをエッチングする。その後、スリミングによってレジストパターンのサイズを縮小させる。ついで、レジストパターンをマスクとして、ＲＩＥ法によって、一組の絶縁層１２と犠牲膜１４とをエッチングする。そして、上記したレジストパターンのスリミングから一組の絶縁層１６と犠牲膜１７のエッチングまでの処理を繰り返す。これにより、階段領域ＳＴＲ−１に階段構造が形成される。このとき、ＺＸ断面視において、階段領域ＳＴＲ−１の階段構造に対して線対称な構造を有する第２の階段構造が、積層体１０の＋Ｘ側に隣接する他の積層体に形成され得る。その後、階段構造が形成された積層構造ＳＳＴ１，ＳＳＴ２ｊの周囲に層間絶縁膜６０−２を形成する。
【００５６】
そして、プラグ配置領域ＰＰＲ−１において、図７（ａ）に示すような開口４１の形成位置が開口したレジストパターン（図示せず）を積層構造ＳＳＴ２ｊ及び層間絶縁膜６０−２の上に形成する。レジストパターンをマスクとしてＲＩＥ（Reactive  Ion  Etching）法などの異方性エッチングを行い、開口４１が形成される。なお、開口４１は、積層構造ＳＳＴ２ｊ，ＳＳＴ１を貫通しさらに少なくともその下方の導電層ＳＬをも貫通するように形成され得る（図２参照）。
【００５７】
このとき、複数の合わせマークＭＸ１，ＭＹ１と複数のパターンＭＸ２’，ＭＹ２’とは、その大部分が除去されるが、一部が加工残りパターン群５０−１，５０−２として残る。例えば、加工残りパターン群５０−１は、合わせマークＭＸ１の加工残りパターンＭＸ１’と、合わせマークＭＹ１の加工残りパターンＭＹ１’と、パターンＭＹ２’の加工残りパターンＭＹ２”とを含む。加工残りパターン群５０−２も、合わせマークＭＸ１の加工残りパターンＭＸ１’と、合わせマークＭＹ１の加工残りパターンＭＹ１’と、パターンＭＹ２’の加工残りパターンＭＹ２”とを含む。
【００５８】
図２に示す工程では、メモリセルアレイ領域ＭＡＲにおいて、貫通コンタクトＣＰ３用のホールが形成され、そのホールの側面に絶縁膜が堆積された後に導電物質が埋め込まれて貫通コンタクトＣＰ３が形成される。このとき、同様にして、階段領域ＳＴＲ−１に、貫通コンタクトＣＰ３と同様の貫通コンタクトが形成されてもよい。そして、プラグ配置領域ＰＰＲ−１において、開口４１に絶縁膜６１−１が埋め込まれ、貫通プラグ４０−１〜４０−３の形成位置が開口したレジストパターンを絶縁膜６１−１の上に形成する。同様に、プラグ配置領域ＰＰＲ−２に形成した開口に絶縁膜６１−２が埋め込まれ、貫通プラグ４０−４〜４０−６の形成位置が開口したレジストパターンを絶縁膜６１−２の上に形成する。レジストパターンをマスクとしてＲＩＥ（Reactive  Ion  Etching）法などの異方性エッチングを行い、積層体１０の＋Ｚ側の端部１０ａと同じＺ方向位置又は＋Ｚ側の端部１０ａより＋Ｚ側の位置から積層体１０の−Ｚ側の端部１０ｂより−Ｚ側の位置まで達するホールを絶縁膜６１−１，６１−２に形成する。そして、ホールに導電物質（例えば、タングステン）を埋め込んで貫通プラグ４０−１〜４０−３，４０−４〜４０−６を形成する（図２では、貫通プラグ４０−１〜４０−３，４０−４〜４０−６が積層体１０の＋Ｚ側の端部１０ａと同じＺ方向位置から−Ｚ側の端部１０ｂより−Ｚ側の位置まで達するホールを形成する場合を例示している）。
【００５９】
そして、積層構造ＳＳＴ２ｊ及び貫通プラグ４０−１〜４０−３に対する＋Ｙ側（又は−Ｙ側）の位置をＸ方向に延びるスリット（分離部）の形成位置が開口したレジストパターンを積層構造ＳＳＴ２ｊ及び貫通プラグ４０−１〜４０−３の上に形成する。レジストパターンをマスクとしてＲＩＥ（Reactive  Ion  Etching）法などの異方性エッチングを行い、積層構造ＳＳＴ２ｊ，ＳＳＴ１がスリットで分割され複数の積層体が形成される。その後、絶縁層１２，１６と犠牲膜１４，１７とが交互に積層された各積層体における犠牲膜１４，１７がウェットエッチングなどの等方性エッチングによって除去される。そして、スリットを介して空隙に導電物質が埋め込まれ、絶縁層１２と導電膜１１とが交互に積層され絶縁層１６と導電膜１５とがさらに積層された積層体１０が形成される。そして、スリットに絶縁物が埋め込まれ、複数の積層体１０を電気的に分離する分離部が形成される。その後、層間絶縁膜６０−３が堆積され、コンタクトＣＰ１，ＣＰ２，ＣＰ４〜ＣＰ６、プラグＶ１〜Ｖ５、上層配線（図示せず）等が順に形成され得る。
【００６０】
なお、スリットを介した犠牲膜のエッチング及び空隙への導電物質の埋め込みの工程は、開口４１に絶縁膜６１−１が埋め込まれた後であれば良く、貫通コンタクトＣＰ３及び貫通プラグ４０−１〜４０−３用のホールが形成される工程より前であってもよい。
【００６１】
以上のように、実施形態では、ＣＵＡ構造の半導体装置１００において、貫通プラグ４０−１〜４０−３を形成すべきプラグ配置領域ＰＰＲ−１に上下のレイヤーＬ１，Ｌ２の各合わせマークＭＸ１，ＭＹ１，ＭＸ２，ＭＹ２を配置し、貫通プラグ４０−１〜４０−３形成時に各合わせマークＭＸ１，ＭＹ１，ＭＸ２，ＭＹ２が部分的に除去されるようにする。これにより、合わせマークＭＸ１，ＭＹ１，ＭＸ２，ＭＹ２の専用の領域を設けずに合わせマークＭＸ１，ＭＹ１，ＭＸ２，ＭＹ２及びメモリセルアレイ領域ＭＡＲの距離を短縮できるので、パターン転写の基準位置の計測精度及び合わせずれ量の計測精度を向上できるとともに、コストを低減できる。
【００６２】
なお、実施形態では、レイヤーＬ１の合わせマークＭＸ１，ＭＹ１がレイヤーＬ２の転写位置決定のための位置合わせ検査用のマークとレイヤーＬ１，Ｌ２間の重ね合わせ検査用のマークとに兼用される場合について例示しているが、位置合わせ検査用のマークと重ね合わせ検査用のマークとは、別々のマークとして形成されてもよい。
【００６３】
あるいは、プラグ配置領域ＰＰＲに配置される合わせマークは、半導体柱２１形成時に同時に形成される合わせマークＭＸ１，ＭＹ１と半導体柱２２形成時に同時に形成される合わせマークＭＸ２，ＭＹ２以外の合わせマークであってもよい。例えば、メモリホールの側面及び底面に絶縁膜３１を形成した後に底面に開口を形成することがあり、この開口の形成時にプラグ配置領域ＰＰＲにこの開口に対応した合わせマークを形成してもよい。あるいは、積層構造を複数の積層体に分割するスリット（分離部）の形成時にプラグ配置領域ＰＰＲにこのスリット（分離部）に対応した合わせマークを形成してもよい。あるいは、図６に示す複数の柱状体ＣＭ２の間における導電膜１５及び絶縁層１６の積層構造がＺ方向に切断されることがあり、切断溝の形成時にプラグ配置領域ＰＰＲにこの切断溝に対応した合わせマークを形成してもよい。あるいは、メモリホールの形成が下部メモリホールの形成と上部メモリホール形成との２段階で行われることがあり、下部メモリホールの形成時にプラグ配置領域ＰＰＲに下部メモリホールに対応した合わせマークを形成してもよく、上部メモリホールの形成時にプラグ配置領域ＰＰＲに上部メモリホールに対応した合わせマークを形成してもよい。
【００６４】
あるいは、実施形態の第１の変形例として、半導体装置１００は、図８に示すように、加工残りパターン群５０−１，５０−２に代えて、図８に示すような加工残りパターン群５０−３を有していてもよい。図８は、実施形態の第１の変形例にかかる半導体装置の構成を示す断面図である。半導体装置１００は、積層体１０（図２参照）に代えて積層体１０ｉを有する。積層体１０ｉは、階段領域ＳＴＲ−１を有しないか、実施形態における階段領域ＳＴＲ−１の階段構造に相当する階段構造の大部分が除去され実質的に階段領域ＳＴＲ−１を有しない点で積層体１０と異なる。すなわち、実施形態の第１の変形例では、積層体１０ｉにおける階段領域ＳＴＲ−１の階段構造に相当する部分がプラグ配置領域ＰＰＲ−３に置き換えられている。なお、図８では、プラグ配置領域ＰＰＲ−３の＋Ｘ側に階段構造の一部の構造が除去されずに残っている場合が例示されているが、この一部の構造は除去されていてもよい。
【００６５】
プラグ配置領域ＰＰＲ−３は、積層体１０ｉのメモリセルアレイ領域ＭＡＲの＋Ｘ側に配されている。プラグ配置領域ＰＰＲ−３には、貫通プラグ４０−７〜４０−９が配されている。
【００６６】
例えば、貫通プラグ４０−７〜４０−９のそれぞれは、積層体１０ｉの＋Ｚ側の端部１０ａと同じＺ方向位置又は＋Ｚ側の端部１０ａより＋Ｚ側の位置から−Ｚ側の端部１０ｂより−Ｚ側の位置まで延びて、絶縁膜６１−３及び積層体１０ｉを貫通している（図８では、貫通プラグ４０−７〜４０−９が積層体１０ｉの＋Ｚ側の端部１０ａと同じＺ方向位置から−Ｚ側の端部１０ｂより−Ｚ側の位置まで延びている場合を例示している）。絶縁膜６１−３は、層間絶縁膜６０−１〜６０−３とは別に、プラグ配置領域ＰＰＲ−３に選択的に埋め込まれた絶縁膜である。さらに、貫通プラグ４０−７〜４０−９のそれぞれは、積層体１０ｉの下方の導電層ＳＬを貫通し、周辺回路領域ＰＣＲ内の導電膜ＣＦ８にまで達している。貫通プラグ４０−７〜４０−９のそれぞれと積層体１０ｉ及び導電層ＳＬとの間は、ＸＹ断面視において貫通プラグ４０−７〜４０−９の周囲を囲むように配された絶縁膜６１−３により、相互に絶縁されている。図８に示すように、上層配線（図示せず）及び制御回路の間の信号の送受信は、プラグＶ１２、コンタクトＣＰ７、貫通プラグ４０−７（又は、４０−８，４０−９）、導電膜ＣＦ８、プラグＶ１４、導電膜ＣＦ７、プラグＶ１３を介して行われ得る。なお、上層配線（図示せず）と制御回路の間に配されるプラグやコンタクトの数はこれに限定されず、例えばコンタクトＣＰ７と貫通プラグ４０−７（又は、４０−８，４０−９）が一体化され、積層体１０ｉの＋Ｚ側の端部１０ａより＋Ｚ側の位置から−Ｚ側の端部１０ｂより−Ｚ側の位置まで延びるプラグが設けられてもよい。
【００６７】
加工残りパターン群５０−３は、プラグ配置領域ＰＰＲ−３に隣接又は近接した位置に配されている。加工残りパターン群５０−３は、プラグ配置領域ＰＰＲ−３に対して−Ｘ側に隣接又は近接した位置に配されている。加工残りパターン群５０−３は、半導体柱２２形成時に同時に形成される合わせマークの残骸（加工残りパターン）を複数含む。各加工残りパターンは、ＸＹ平面視において、四角形又は四角形が分断された形状を有する（図９（ａ）参照）。各加工残りパターンは、＋Ｚ側の端部が半導体柱２２の＋Ｚ側の端部に対応したＺ高さを有している。
【００６８】
例えば、プラグ配置領域ＰＰＲ−３に隣接又は近接した位置に配される加工残りパターン群５０−３は、次のように半導体装置１００が製造されることで形成され得る。
【００６９】
図３（ａ）、図３（ｂ）に示す工程と同様にして、メモリセルアレイ領域ＭＡＲに複数の柱状体ＣＭ１が形成されるとともに、プラグ配置領域ＰＰＲ−３に複数の合わせマークＭＸ１，ＭＹ１が形成される。
【００７０】
このとき、合わせマークＭＸ１は、ＸＹ平面視において、Ｙ方向に延びたライン形状を有し、合わせマークＭＹ１は、ＸＹ平面視において、Ｘ方向に延びたライン形状を有するように、それぞれ、形成され得る。なお、図９では、合わせマークＭＸ１の−Ｚ側の端部が柱状体ＣＭ１の−Ｚ側の端部よりＺ高さが高い場合について例示されているが、合わせマークＭＸ１の−Ｚ側の端部は、柱状体ＣＭ１の−Ｚ側の端部と均等なＺ高さを有していてもよい。
【００７１】
図４（ａ）、図４（ｂ）に示す工程と同様にして、積層構造ＳＳＴ１の上に、絶縁層１６と犠牲膜１７とを交互に複数回積層して積層構造ＳＳＴ２を形成する。そして、積層構造ＳＳＴ２の＋Ｚ側の面を覆うレジスト膜ＲＦを形成する。
【００７２】
このとき、露光装置の位置計測ユニットにより、複数の合わせマークＭＸ１，ＭＹ１を用いて、パターン形成前のレジスト膜ＲＦへのパターン転写位置を決定するための基準位置を計測（検出）する位置合わせ検査を行う。検出された基準位置により、図４（ｂ）に一点鎖線で示すように、レジスト膜ＲＦに転写すべきメモリセルアレイ領域ＭＡＲの柱状体ＣＭ２に対応したホールＣＨ２の形成位置ＦＰＣＨ２とプラグ配置領域ＰＰＲ−３の合わせマークＭＸ２，ＭＹ２の形成位置ＦＰＭＸ２，ＦＰＭＹ２（図４（ｂ）では、ＦＰＭＸ２の図示を省略）とを決定する。そして、露光装置の露光ユニットにより、レジスト膜ＲＦが露光され、決定された形成位置にパターンの潜像が形成される。
【００７３】
図５（ａ）、図５（ｂ）に示す工程と同様にして、現像装置により、レジスト膜ＲＦに形成された潜像が現像される。これにより、メモリセルアレイ領域ＭＡＲにおける柱状体ＣＭ２の形成位置に対応したホールＣＨ２とプラグ配置領域ＰＰＲ−３における合わせマークＭＸ２，ＭＹ２とを含むレジストパターンＲＰが積層構造ＳＳＴ２の上に形成される。
【００７４】
そして、複数の合わせマークＭＸ１，ＭＹ１と複数の合わせマークＭＸ２，ＭＹ２とを用いて、複数の柱状体ＣＭ１の形成位置と複数のホールＣＨ２の形成位置との重ね合わせずれ量が検査される。
【００７５】
複数の柱状体ＣＭ１の形成位置と複数のホールＣＨ２の形成位置との重ね合わせずれ量が許容範囲に収まっていなければ、レジストパターンＲＰが剥離され、再度、図４（ａ）、図４（ｂ）に示す工程と図５（ａ）、図５（ｂ）に示す工程とが行われる。
【００７６】
一方、複数の柱状体ＣＭ１の形成位置と複数のホールＣＨ２の形成位置との重ね合わせずれ量が許容範囲に収まっていれば、図６（ａ）、図６（ｂ）に示す工程が行われる。
【００７７】
図６（ａ）、図６（ｂ）に示す工程と同様にして、メモリセルアレイ領域ＭＡＲに複数の柱状体ＣＭ２が形成されるとともに、プラグ配置領域ＰＰＲ−３に複数の合わせマークＭＸ２，ＭＹ２に対応したパターンＭＸ２’，ＭＹ２’が形成される。このとき、パターンＭＸ２’は、ＸＹ平面視において、Ｙ方向に延びたライン形状を有し、パターンＭＸ２’は、ＸＹ平面視において、Ｘ方向に延びたライン形状を有するように、それぞれ、形成され得る。
【００７８】
次に、図９（ａ）、図９（ｂ）に示す工程では、図７（ａ）、図７（ｂ）に示す工程と同様にして、実施形態の階段領域ＳＴＲ−１，ＳＴＲ−２（図８参照）に対応する領域に階段構造（図９（ｂ）の波線参照）が形成される。このとき、ＺＸ断面視において、図９（ｂ）に波線で示す階段構造に対して線対称な構造を有する第２の階段構造（図９（ｂ）の左側の階段構造）も形成され得る。その後、階段構造が形成された積層構造ＳＳＴ１，ＳＳＴ２ｋの周囲に層間絶縁膜６０−２を形成する。図９（ａ）は、実施形態の第１の変形例にかかる半導体装置の製造方法を示す平面図である。図９（ｂ）は、実施形態の第１の変形例にかかる半導体装置の製造方法を示す断面図である。図９（ｂ）では、図９（ａ）の構成をＬ−Ｌ’で切った場合の拡大断面が左側に示され、Ｍ−Ｍ’で切った場合の拡大断面が真ん中に示され、Ｎ−Ｎ’で切った場合の拡大断面が右側に示されている。
【００７９】
次に、プラグ配置領域ＰＰＲ−３において、図９（ａ）に示すような実施形態の階段領域ＳＴＲ−１に対応する領域の階段構造の大部分と重なる開口４２の形成位置が開口したレジストパターン（図示せず）を積層構造ＳＳＴ２ｋ及び層間絶縁膜６０−２の上に形成する。レジストパターンをマスクとしてＲＩＥ（Reactive  Ion  Etching）法などの異方性エッチングを行い、開口４２が形成され、実施形態の階段領域ＳＴＲ−１に対応する領域の階段構造の大部分が除去される。
【００８０】
このとき、複数の合わせマークＭＸ１，ＭＹ１と複数の合わせマークＭＸ２，ＭＹ２に対応したパターンＭＸ２’，ＭＹ２’とは、その大部分が除去されるが、一部が加工残りパターン群５０−３として残る。例えば、加工残りパターン群５０−３は、合わせマークＭＸ１の加工残りパターンＭＸ１’と、合わせマークＭＹ１の加工残りパターンＭＹ１’と、パターンＭＹ２’の加工残りパターンＭＹ２”とを含む。階段構造の大部分を除去するように開口４２が形成された場合、開口４２に対して−Ｘ側に隣接する領域には、加工残りパターンは残らない場合がある。
【００８１】
このように、実施形態の第１の変形例によっても、合わせマークの専用の領域を設けずに合わせマーク及びメモリセルアレイ領域の距離を短縮できるので、パターン転写の基準位置の計測精度及び合わせずれ量の計測精度を向上できるとともに、コストを低減できる。
【００８２】
あるいは、実施形態の第２の変形例として、半導体装置１００は、加工残りパターン群５０−１〜５０−３に代えて、又は、加工残りパターン群５０−１〜５０−３に加えて、図２に示すような加工残りパターン群５０−４，５０−５を有していてもよい。加工残りパターン群５０−４，５０−５は、プラグ配置領域ＰＰＲ−２に隣接又は近接した位置に配されている。加工残りパターン群５０−４は、プラグ配置領域ＰＰＲ−２に対して＋Ｘ側に隣接又は近接した位置に配され、加工残りパターン群５０−５は、プラグ配置領域ＰＰＲ−２に対して−Ｘ側に隣接又は近接した位置に配されている。
【００８３】
加工残りパターン群５０−４は、半導体柱２１（又は、２２）に対する合わせマークの残骸（加工残りパターン）を複数含む。各加工残りパターンは、ＸＹ平面視において、四角形又は四角形が分断された形状を有する（図１０（ａ）参照）。各加工残りパターンは、＋Ｚ側の端部が半導体柱２１（又は、２２）の＋Ｚ側の端部に対応したＺ高さを有している。
【００８４】
加工残りパターン群５０−５は、半導体柱２２（又は、２１）に対する合わせマークの残骸（加工残りパターン）を複数含む。各加工残りパターンは、ＸＹ平面視において、四角形又は四角形が分断された形状を有する（図１０（ａ）参照）。各加工残りパターンは、＋Ｚ側の端部が半導体柱２２（又は、２１）の＋Ｚ側の端部に対応したＺ高さを有している。
【００８５】
例えば、プラグ配置領域ＰＰＲ−２に隣接又は近接した位置に配される加工残りパターン群５０−４，５０−５は、次のように半導体装置１００が製造されることで形成され得る。
【００８６】
図３（ａ）、図３（ｂ）に示す工程と同様にして、絶縁層１２と犠牲膜１４とを交互に複数回堆積して積層構造ＳＳＴ１を形成した後、階段領域ＳＴＲ−１，ＳＴＲ−２（図２参照）において、積層構造ＳＳＴ１上に所定の領域が開口した厚いレジストパターンを形成する。ついで、ＲＩＥ（Reactive  Ion  Etching）法によってレジストパターンの開口に対応する領域の一組の絶縁層１２と犠牲膜１４とをエッチングする。その後、スリミングによってレジストパターンのサイズを縮小させる。ついで、レジストパターンをマスクとして、ＲＩＥ法によって、一組の絶縁層１２と犠牲膜１４とをエッチングする。そして、上記したレジストパターンのスリミングと一組の絶縁層１２と犠牲膜１４のエッチングを繰り返す。これにより、積層構造ＳＳＴ１における階段領域ＳＴＲ−１，ＳＴＲ−２の部分に階段構造が形成される。積層構造ＳＳＴ１の周囲に層間絶縁膜を形成する。それ以降は、図３（ａ）、図３（ｂ）に示す工程と同様にして、メモリセルアレイ領域ＭＡＲに複数の柱状体ＣＭ１が形成されるとともに、プラグ配置領域ＰＰＲ−２に複数の合わせマークＭＸ１，ＭＹ１が形成される。
【００８７】
このとき、合わせマークＭＸ１は、ＸＹ平面視において、Ｙ方向に延びた略ライン形状を有し、合わせマークＭＹ１は、ＸＹ平面視において、Ｘ方向に延びた略ライン形状を有するように、それぞれ、形成され得る。また、複数の合わせマークＭＸ１，ＭＹ１は、図１０（ａ）、図１０（ｂ）に示すように、積層構造ＳＳＴ１の周囲の層間絶縁膜６０−２内に形成される。図１０（ａ）は、実施形態の第２の変形例にかかる半導体装置の製造方法を示す平面図である。図１０（ｂ）は、実施形態の第２の変形例にかかる半導体装置の製造方法を示す断面図である。図１０（ｂ）では、図１０（ａ）の構成をＯ−Ｏ’で切った場合の拡大断面が左側に示され、Ｐ−Ｐ’で切った場合の拡大断面が真ん中に示され、Ｑ−Ｑ’で切った場合の拡大断面が右側に示されている。なお、図１０（ｂ）では、合わせマークＭＸ１の加工残りパターンＭＸ１’の−Ｚ側の端部が柱状体ＣＭ１の−Ｚ側の端部よりＺ高さが高い場合について例示されているが、合わせマークＭＸ１の加工残りパターンＭＸ１’の−Ｚ側の端部は、柱状体ＣＭ１の−Ｚ側の端部と均等なＺ高さを有していてもよい。
【００８８】
次に、図１０（ａ）、図１０（ｂ）に示す工程では、積層構造ＳＳＴ１の上に、絶縁層１６と犠牲膜１７とを交互に複数回積層して積層構造ＳＳＴ２を形成した後、図７（ａ）、図７（ｂ）に示す工程と同様にして、階段領域ＳＴＲ−１，ＳＴＲ−２に階段構造が形成される。そして、階段構造が形成された積層構造ＳＳＴ２の周囲に層間絶縁膜６０−２を形成した後、積層構造ＳＳＴ２及び層間絶縁膜６０−２の＋Ｚ側の面を覆うレジスト膜ＲＦ（図４（ｂ）参照）を形成する。
【００８９】
このとき、露光装置の位置計測ユニットにより、複数の合わせマークＭＸ１，ＭＹ１を用いて、パターン形成前のレジスト膜ＲＦへのパターン転写位置を決定するための基準位置を計測（検出）する位置合わせ検査を行う。検出された基準位置により、図４（ｂ）に一点鎖線で示すように、レジスト膜ＲＦに転写すべきメモリセルアレイ領域ＭＡＲ−２の柱状体ＣＭ２に対応したホールＣＨ２の形成位置ＦＰＣＨ２とプラグ配置領域ＰＰＲ−１の合わせマークＭＸ２，ＭＹ２の形成位置ＦＰＭＸ２，ＦＰＭＹ２（図４（ｂ）では、ＦＰＭＸ２の図示を省略）とを決定する。そして、露光装置の露光ユニットにより、レジスト膜ＲＦが露光され、決定された形成位置にパターンの潜像が形成される。
【００９０】
図５（ａ）、図５（ｂ）に示す工程と同様にして、現像装置により、レジスト膜ＲＦに形成された潜像が現像される。これにより、メモリセルアレイ領域ＭＡＲ−２における柱状体ＣＭ２の形成位置に対応したホールＣＨ２とプラグ配置領域ＰＰＲ−２における合わせマークＭＸ２，ＭＹ２とを含むレジストパターンＲＰが積層構造ＳＳＴ２及び層間絶縁膜６０−２の上に形成される。
【００９１】
そして、複数の合わせマークＭＸ１，ＭＹ１と複数の合わせマークＭＸ２，ＭＹ２とを用いて、複数の柱状体ＣＭ１の形成位置と複数のホールＣＨ２の形成位置との重ね合わせずれ量が検査される。
【００９２】
複数の柱状体ＣＭ１の形成位置と複数のホールＣＨ２の形成位置との重ね合わせずれ量が許容範囲に収まっていなければ、レジストパターンＲＰが剥離され、再度、図４（ａ）、図４（ｂ）に示す工程と同様のレジスト膜ＲＦの形成と図５（ａ）、図５（ｂ）に示す工程と同様のレジストパターンＲＰの形成とが行われる。
【００９３】
一方、複数の柱状体ＣＭ１の形成位置と複数のホールＣＨ２の形成位置との重ね合わせずれ量が許容範囲に収まっていれば、図６（ａ）、図６（ｂ）に示す工程と同様にして、メモリセルアレイ領域ＭＡＲに複数の柱状体ＣＭ２が形成されるとともに、プラグ配置領域ＰＰＲ−２に複数の合わせマークＭＸ２，ＭＹ２に対応したパターンＭＸ２’，ＭＹ２’が形成される。このとき、パターンＭＸ２’は、ＸＹ平面視において、Ｙ方向に延びた略ライン形状を有し、パターンＭＹ２’は、ＸＹ平面視において、Ｘ方向に延びた略ライン形状を有するように、それぞれ、形成され得る。また、パターンＭＸ２’，ＭＹ２’は、図１０（ａ）、図１０（ｂ）に示すように、積層構造ＳＳＴ２の周囲の層間絶縁膜６０−２内に形成される。
【００９４】
次に、プラグ配置領域ＰＰＲ−２において、図１０（ａ）に示すような開口４３の形成位置が開口したレジストパターン（図示せず）を積層構造ＳＳＴ２及び層間絶縁膜６０−２の上に形成する。レジストパターンをマスクとしてＲＩＥ（Reactive  Ion  Etching）法などの異方性エッチングを行い、開口４３が形成される。なお、開口４３は、例えば層間絶縁膜６０−２を貫通するように形成され得る（図２参照）。
【００９５】
このとき、複数の合わせマークＭＸ１，ＭＹ１と複数の合わせマークＭＸ２，ＭＹ２に対応したパターンＭＸ２’，ＭＹ２’とは、その大部分が除去されるが、一部が加工残りパターン群５０−４，５０−５として層間絶縁膜６０−２中に残る。例えば、加工残りパターン群５０−４，５０−５は、合わせマークＭＸ１の加工残りパターンＭＸ１’と、合わせマークＭＹ１の加工残りパターンＭＹ１’と、パターンＭＹ２’の加工残りパターンＭＹ２”とを含む。
【００９６】
なお、その後に、開口４３に絶縁膜６１−２が埋め込まれ、積層体１０の＋Ｚ側の端部１０ａと同じＺ方向位置又は＋Ｚ側の端部１０ａより＋Ｚ側の位置から積層体１０の−Ｚ側の端部１０ｂより−Ｚ側の位置まで達するホールが絶縁膜６１−２に形成され、ホールに導電物質（例えば、タングステン）が埋め込まれて貫通プラグ４０−４〜４０−６が形成される点は、実施形態と同様である。
【００９７】
このように、実施形態の第２の変形例によっても、合わせマークの専用の領域を設けずに合わせマーク及びメモリセルアレイ領域の距離を短縮できるので、合わせずれ量の計測精度を向上できるとともに、コストを低減できる。
【００９８】
あるいは、プラグ配置領域ＰＰＲには、合わせマーク以外の検査マークが配置されてもよい。例えば、プラグ配置領域ＰＰＲには、階段領域ＳＴＲに階段構造を形成する際のレジストのスリミング量を計測する階段目盛が配置されてもよい。
【００９９】
すなわち、実施形態の第３の変形例として、半導体装置１００は、加工残りパターン群５０−１〜５０−３に代えて、又は、加工残りパターン群５０−１〜５０−３に加えて、図２に示すような加工残りパターン群５０−６を有していてもよい。加工残りパターン群５０−６は、プラグ配置領域ＰＰＲ−２に隣接又は近接した位置に配されている。加工残りパターン群５０−６は、プラグ配置領域ＰＰＲ−２に対して＋Ｘ側に隣接又は近接した位置に配されている。加工残りパターン群５０−６は、階段領域ＳＴＲ−２における階段構造の段差部に対応した位置（Ｚ高さ）に配されている。加工残りパターン群５０−６における各加工残りパターンは、ＸＹ平面視において、四角形（例えば、略矩形状）、又は四角形（例えば、略矩形状）が分断された形状を有する。
【０１００】
例えば、プラグ配置領域ＰＰＲ−２に隣接又は近接した位置に配される加工残りパターン群５０−６は、次のように半導体装置１００が製造されることで形成され得る。なお、実施形態の第３の変形例では、絶縁層１２と導電膜１１が積層されて積層体１０が形成される場合であってスリットを介した犠牲膜のエッチング及び空隙への導電物質の埋め込みが行われない場合について例示する。
【０１０１】
すなわち、図３（ａ）、図３（ｂ）に示す工程では、絶縁層（例えば、シリコン酸化膜）１２と導電膜（例えば、アルミニウムなどの金属を主成分とする膜、又は不純物を含むポリシリコンなどの導電性を付与された半導体膜）１１とを交互に複数回堆積して積層構造ＳＳＴ１’を形成する。
【０１０２】
そして、図４（ａ）、図４（ｂ）に示す工程と図５（ａ）、図５（ｂ）に示す工程と図６（ａ）、図６（ｂ）に示す工程とが実施形態と同様に行われた後、図１１（ａ）、図１１（ｂ）に示す工程では、階段構造の一部と階段目盛とが形成される。図１１（ａ）は、実施形態の第３の変形例にかかる半導体装置の製造方法を示す平面図であり、図１１（ｂ）は、実施形態の第３の変形例にかかる半導体装置の製造方法を示す断面図である。図１１（ｂ）では、図１１（ａ）の構成をＲ−Ｒ’で切った場合の拡大断面が示されている。
【０１０３】
すなわち、階段構造に対応したパターンＰＴ１２と階段目盛ＭＳ１〜ＭＳ８に対応したパターンＰＴ１〜ＰＴ８とを含むレジストパターンＲＰ１が積層体の上に形成される。パターンＰＴ１２は、メモリセルアレイ領域ＭＡＲ及び階段領域ＳＴＲ−２を選択的に覆っており、ＸＹ平面視において略矩形状を有する。パターンＰＴ１〜ＰＴ８は、それぞれ、ＸＹ平面視において略矩形状を有する。パターンＰＴ１，ＰＴ３，ＰＴ６，ＰＴ８は、それぞれ、パターンＰＴ１２よりＹ方向長さが短く、パターンＰＴ１２の−Ｘ側の端部からの距離が互いに略均等である。パターンＰＴ２，ＰＴ４，ＰＴ５，ＰＴ７は、それぞれ、パターンＰＴ１２よりＹ方向長さが短く、パターンＰＴ１２の−Ｘ側の端部からの距離が互いに略均等である。パターンＰＴ２，ＰＴ４，ＰＴ５，ＰＴ７のそれぞれは、パターンＰＴ１２の−Ｘ側の端部からの距離が、パターンＰＴ１，ＰＴ３，ＰＴ６，ＰＴ８のそれぞれより長い。
【０１０４】
ＲＩＥ（Reactive  Ion  Etching）法によってレジストパターンＲＰ１のパターンＰＴ１２とパターンＰＴ１〜ＰＴ８とをマスクとして一組の絶縁層１２と導電膜１１とをエッチングする。これにより、階段構造の−Ｘ側の端部が形成されるとともに階段目盛ＭＳ１〜ＭＳ８が形成される。
【０１０５】
そして、階段目盛ＭＳ１〜ＭＳ８を用いて、スリミング量の基準となる長さが計測される。例えば、図１１（ｂ）に示すように、階段目盛ＭＳ１の中心から階段構造の−Ｘ側の端部までの距離ＳＡ１が計測される。
【０１０６】
図１２（ａ）、図１２（ｂ）に示す工程では、階段構造の他の一部が形成される。すなわち、スリミングによってレジストパターンＲＰ１ａのサイズが縮小され、パターンＰＴ１２ａのサイズとパターンＰＴ１ａ〜ＰＴ８ａのサイズとが縮小される。図１２（ａ）は、実施形態の第３の変形例にかかる半導体装置の製造方法を示す平面図であり、図１２（ｂ）は、実施形態の第３の変形例にかかる半導体装置の製造方法を示す断面図である。図１２（ｂ）では、図１２（ａ）の構成をＳ−Ｓ’で切った場合の拡大断面が示されている。ＲＩＥ（Reactive  Ion  Etching）法によってスリミング後のレジストパターンＲＰ１ａのパターンＰＴ１２ａとパターンＰＴ１ａ〜ＰＴ８ａとをマスクとして一組の絶縁層１２と導電膜１１とをエッチングする。これにより、階段構造の１段目の階段が形成されるとともに階段目盛ＭＳ１ａ〜ＭＳ８ａにも対応する階段が形成される。
【０１０７】
そして、階段目盛ＭＳ１ａ〜ＭＳ８ａを用いて、スリミング量を示す長さが計測される。例えば、図１２（ｂ）に示すように、階段目盛ＭＳ１ａの中心から階段構造の１段目の階段の段差部までの距離ＳＡ２が計測される。このとき、スリミング量を示す長さは、ΔＳＡ＝ＳＡ２−ＳＡ１で求められ得る。
【０１０８】
同様にして、スリミング量を計測しながら、階段構造の加工を行うことができる。そして、図１３（ａ）、図１３（ｂ）に示す工程では、階段構造の加工の際のレジストパターンを剥離したうえで階段構造の周囲に層間絶縁膜６０−２が形成された後、図１３（ａ）に示すような開口４４の形成位置がプラグ配置領域ＰＰＲ−２において開口したレジストパターンを、新たに加工後の積層体の上に形成する。図１３（ａ）は、実施形態の第３の変形例にかかる半導体装置の製造方法を示す平面図であり、図１３（ｂ）は、実施形態の第３の変形例にかかる半導体装置の製造方法を示す断面図である。図１３（ｂ）では、図１３（ａ）の構成をＴ−Ｔ’で切った場合の拡大断面が示されている。レジストパターン（図示せず）をマスクとしてＲＩＥ（Reactive  Ion  Etching）法などの異方性エッチングを行い、開口４４が形成される。なお、開口４４は、例えば層間絶縁膜６０−２を貫通するように形成され得る（図２参照）。
【０１０９】
このとき、複数の階段目盛ＭＳ１ａ〜ＭＳ８ａは、その大部分が除去されるが、一部が加工残りパターン群５０−６として残る。例えば、加工残りパターン群５０−６は、階段目盛ＭＳ１ａの加工残りパターンＭＳ１ａ’と、階段目盛ＭＳ３ａの加工残りパターンＭＳ３ａ’と、階段目盛ＭＳ６ａの加工残りパターンＭＳ６ａ’と、階段目盛ＭＳ８ａの加工残りパターンＭＳ８ａ’を含む。
【０１１０】
なお、その後に、開口４４に絶縁膜６１−２が埋め込まれ、積層体１０の＋Ｚ側の端部１０ａと同じＺ方向位置又は＋Ｚ側の端部１０ａより＋Ｚ側の位置から積層体１０の−Ｚ側の端部１０ｂより−Ｚ側の位置まで達するホールが絶縁膜６１−２に形成され、ホールに導電物質（例えば、タングステン）が埋め込まれて貫通プラグ４０−４〜４０−６が形成される点は、実施形態と同様である。
【０１１１】
このように、実施形態の第３の変形例においては、階段目盛の専用の領域を設けずに階段目盛及び階段構造の距離を短縮できるので、階段構造の加工量の計測精度を向上できるとともに、コストを低減できる。
【０１１２】
なお、以上ではＸＹ平面視において、プラグ配置領域を形成するための開口が各種マークや各種マークに対応したパターンと交差して形成され、各加工残りパターンとしては、各種マークや各種マークに対応したパターンの一部分が残されて四角形が分断された形状となる場合を示した。また、これにより加工残りパターンは、ＸＹ平面視においてプラグ配置領域に隣接した位置に形成されていたが、実施形態及び各変形例はこれらに限定されない。例えば、プラグ配置領域を形成するための開口を、ＸＹ平面視において各種マークや各種マークに対応したパターンの少なくとも一部と離れた位置に形成し、各種マークや各種マークに対応したパターンがそのまま加工残りパターンとして、四角形のパターン形状でプラグ配置領域と近接して配されるようにしてもよい。
【０１１３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１４】
１  基板、１０，１０ｉ  積層体、５０−１〜５０−６  加工残りパターン、１００  半導体装置。
【図１】
2020047787.tif 000003
【図２】
2020047787.tif 000004
【図３】
2020047787.tif 000005
【図４】
2020047787.tif 000006
【図５】
2020047787.tif 000007
【図６】
2020047787.tif 000008
【図７】
2020047787.tif 000009
【図８】
2020047787.tif 000010
【図９】
2020047787.tif 000011
【図１０】
2020047787.tif 000012
【図１１】
2020047787.tif 000013
【図１２】
2020047787.tif 000014
【図１３】
2020047787.tif 000015