(57)【要約】【課題】部分的に曲線形状を有する表示領域に対して、イオン性の不純物を表示領域外に留めるためのイオントラップ電極を有する表示装置を提供する。【解決手段】表示装置は、複数の画素が基板に設けられ、かつ第１の辺、第２の辺、第３の辺、第４の辺及び複数の曲線部を有する表示領域と、基板の端部と表示領域との間に位置する周辺領域と、を備える。周辺領域には、複数の信号線と接続される信号線接続回路と、周辺領域に配列される複数の端子と、複数の端子と信号線接続回路とを接続する複数の配線と、を備える。少なくとも１つの曲線部の周囲において、ゲートドライバと複数の配線が配置された配線領域との間には、一定の電位が印加されるイオントラップ電極がある。【選択図】図５
2020038305.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
複数の画素が前記基板に設けられ、かつ第１の辺、第２の辺、第３の辺、第４の辺及び複数の曲線部を有する表示領域と、
前記基板の端部と前記表示領域との間に位置する周辺領域と、
第１方向に延在する複数の走査線と、
第２方向に延在する複数の信号線と、
前記周辺領域に配置され、複数の前記走査線と接続される少なくとも１つのゲートドライバと、
前記周辺領域に配置され、複数の前記信号線と接続される信号線接続回路と、
前記周辺領域に配列される複数の端子と、
複数の前記端子と前記信号線接続回路とを接続する複数の配線と、を備え、
少なくとも１つの前記曲線部の周囲において、前記ゲートドライバと複数の前記配線が配置された配線領域との間には、一定の電位が印加されるイオントラップ電極がある、
表示装置。
【請求項２】
前記第３の辺が前記第４の辺に対向し、前記第２の辺が前記第１の辺に対向し、
前記イオントラップ電極は、前記第３の辺、前記第２の辺及び前記第４の辺に沿うように延在して連続して繋がっている、
請求項１に記載の表示装置。
【請求項３】
前記ゲートドライバは、複数あり、各前記ゲートドライバは、前記第３の辺及び前記第４の辺に沿うように配置されており、
前記イオントラップ電極は、一方の前記ゲートドライバと前記第３の辺との間及び他方の前記ゲートドライバと前記第４の辺との間に配置されている、
請求項２に記載の表示装置。
【請求項４】
前記ゲートドライバと前記配線領域との間において、前記イオントラップ電極が平面視でＵ字状である、
請求項１から請求項３のいずれか１項に記載の表示装置。
【請求項５】
前記イオントラップ電極は、前記信号線と同層に設けられた第１導電層と、前記第１導電層と電気的に接続され、絶縁膜を介して前記第１導電層よりも上に設けられた第２導電層とを備え、
前記ゲートドライバと前記配線領域との間が大きくなるほど、前記ゲートドライバと前記第２導電層との第１方向の距離は、大きくなる、
請求項１から請求項４のいずれか１項に記載の表示装置。
【請求項６】
前記表示領域には、複数の前記走査線、複数の前記信号線、複数のセンサ配線、複数の第１電極、複数の第２電極がそれぞれ絶縁膜を介して、順に積層されており、
前記センサ配線は、前記端子と前記第１電極とを電気的に接続し、
前記第２電極は、各前記画素で区画され、
前記第２導電層は前記第２電極と同層である、
請求項５に記載の表示装置。
【請求項７】
基板と、
複数の画素が前記基板に設けられ、かつ第１の辺、第２の辺、第３の辺及び第４の辺を有する表示領域と、
前記基板の端部と前記表示領域との間に位置する周辺領域と、
第１方向に延在する複数の走査線と、
第２方向に延在する複数の信号線と、
前記周辺領域に配置され、複数の前記信号線と接続される信号線接続回路と、
前記周辺領域に配列される複数の端子と、を備え、
前記複数の端子に隣接する前記第１の辺には、前記表示領域のノッチ部が設けられ、
前記信号線接続回路は、前記第１の辺及び前記ノッチ部に沿って配置され、
前記ノッチ部において、前記表示領域と、前記信号線接続回路との間には、一定の電位が印加されるイオントラップ電極がある、
表示装置。
【請求項８】
前記イオントラップ電極は、前記信号線と同層に設けられた第１導電層と、前記第１導電層と電気的に接続され、絶縁膜を介して前記第１導電層よりも上に設けられた第２導電層とを備え、
前記第２導電層は、前記第１導電層と重畳する、
請求項７に記載の表示装置。
【請求項９】
前記第１導電層の幅は、前記第２導電層の幅よりも大きい、
請求項８に記載の表示装置。
【請求項１０】
前記基板の前記表示領域には、複数の前記走査線、複数の前記信号線、複数の第１電極、複数の第２電極がそれぞれ絶縁膜を介して、順に積層されており、
前記第１導電層は、前記信号線と同層に設けられ、
前記第２導電層は、前記第２電極と同層に設けられる、
請求項８又は９に記載の表示装置。
【請求項１１】
前記表示領域には、複数の前記走査線、複数の前記信号線、複数のセンサ配線、複数の第１電極、複数の第２電極がそれぞれ絶縁膜を介して、順に積層されており、
前記センサ配線は、前記端子と前記第１電極とを電気的に接続し、
前記第２電極は、各前記画素で区画され、
前記周辺領域に引き出された前記センサ配線が配置される配線領域と、前記イオントラップ電極とは平面視で重ならない、
請求項７から９のいずれか１項に記載の表示装置。
【請求項１２】
前記第１電極と同層に設けられ、前記配線領域を含む周辺領域を覆うシールド層を備え、前記イオントラップ電極は、平面視で前記シールド層とは重ならない、
請求項１１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
特許文献１の表示装置において、表示領域は矩形形状以外の曲面形状を有する。特許文献１の表示装置は、異形ディスプレイとも呼ばれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１３／０３２８０５１号明細書
【特許文献２】特開２０１８−０３６４６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献２には、イオン性の不純物を表示領域外に留めるためのイオントラップ電極について記載されている。
【０００５】
本発明は、部分的に曲線形状を有する表示領域に対して、イオン性の不純物を表示領域外に留めるためのイオントラップ電極を有する表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の表示装置は、基板と、複数の画素が前記基板に設けられ、かつ第１の辺、第２の辺、第３の辺、第４の辺及び複数の曲線部を有する表示領域と、前記基板の端部と前記表示領域との間に位置する周辺領域と、第１方向に延在する複数の走査線と、第２方向に延在する複数の信号線と、前記周辺領域に配置され、複数の前記走査線と接続される少なくとも１つのゲートドライバと、前記周辺領域に配置され、複数の前記信号線と接続される信号線接続回路と、前記周辺領域に配列される複数の端子と、複数の前記端子と前記信号線接続回路とを接続する複数の配線と、を備え、少なくとも１つの前記曲線部の周囲において、前記ゲートドライバと複数の前記配線が配置された配線領域との間には、一定の電位が印加されるイオントラップ電極がある。
【０００７】
本発明の他の態様の表示装置は、基板と、複数の画素が前記基板に設けられ、かつ第１の辺、第２の辺、第３の辺及び第４の辺を有する表示領域と、前記基板の端部と前記表示領域との間に位置する周辺領域と、第１方向に延在する複数の走査線と、第２方向に延在する複数の信号線と、前記周辺領域に配置され、複数の前記信号線と接続される信号線接続回路と、前記周辺領域に配列される複数の端子と、を備え、前記複数の端子に隣接する前記第１の辺には、前記表示領域のノッチ部が設けられ、前記信号線接続回路は、前記第１の辺及び前記ノッチ部に沿って配置され、前記ノッチ部において、前記表示領域と、前記信号線接続回路との間には、一定の電位が印加されるイオントラップ電極がある。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態１に係る表示装置を模式的に示す平面図である。
【図２】図２は、図１のＩＩ−ＩＩ’断面図である。
【図３】図３は、図２の領域Ａを拡大して示す断面図である。
【図４】図４は、表示領域の画素配列を表す回路図である。
【図５】図５は、実施形態１のアレイ基板を模式的に示す平面図である。
【図６】図６は、図５のＶＩ−ＶＩ’断面図である。
【図７】図７は、実施形態１の遮光層の例を示す平面図である。
【図８】図８は、曲線状角部の表示領域に隣接して配置されるイオントラップ電極を示す平面図である。
【図９】図９は、図８のＩＸ−ＩＸ’断面図である。
【図１０】図１０は、図８のＸ−Ｘ’断面図である。
【図１１】図１１は、図８のＱ１１部分の部分拡大図である。
【図１２】図１２は、図８のＱ１２部分の部分拡大図である。
【図１３】図１３は、実施形態２のアレイ基板を模式的に示す平面図である。
【図１４】図１４は、切りかかれた表示領域のノッチ部に隣接して配置されるイオントラップ電極を示す平面図である。
【図１５】図１５は、図１４のＱ２１部分の部分拡大図である。
【図１６】図１６は、図１４のＱ２２部分の部分拡大図である。
【図１７】図１７は、図１４のＸＶＩＩ−ＸＶＩＩ’断面図である。
【図１８】図１８は、実施形態２のイオントラップ電極を示す平面図である。
【発明を実施するための形態】
【０００９】
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１０】
（実施形態１）
図１は、実施形態１に係る表示装置を模式的に示す平面図である。図２は、図１のＩＩ−ＩＩ’断面図である。図３は、図２の領域Ａを拡大して示す断面図である。図１に示すように、表示装置１は、アレイ基板ＳＵＢ１と、対向基板ＳＵＢ２とを備えている。表示装置１において、表示領域ＤＡの外側に周辺領域ＢＥが設けられている。表示領域ＤＡの角部が曲線状に設けられた略四角形状に形成されているが、表示領域ＤＡの外形の形状は限定されない。例えば、表示領域ＤＡには、切り欠きがあってもよく、あるいは表示領域ＤＡが他の多角形状に形成されてもよいし、表示領域ＤＡが円形状あるいは楕円形状などの他の形状に形成されてもよい。
【００１１】
本実施形態において、第１方向Ｄｘは、表示領域ＤＡの短辺に沿った方向である。第２方向Ｄｙは、第１方向Ｄｘと交差（又は直交）する方向である。これに限定されず、第２方向Ｄｙは第１方向Ｄｘに対して９０°以外の角度で交差していてもよい。第１方向Ｄｘと第２方向Ｄｙとで規定される平面は、アレイ基板ＳＵＢ１の面と平行となる。また、第１方向Ｄｘ及び第２方向Ｄｙに直交する第３方向Ｄｚは、アレイ基板ＳＵＢ１の厚み方向である。
【００１２】
表示領域ＤＡは、画像を表示させるための領域であり、複数の画素ＰＸと重なる領域である。周辺領域ＢＥは、アレイ基板ＳＵＢ１の外周よりも内側で、かつ、表示領域ＤＡよりも外側の領域を示す。なお、周辺領域ＢＥは表示領域ＤＡを囲う枠状であってもよく、その場合、周辺領域ＢＥは額縁領域ともいえる。
【００１３】
アレイ基板ＳＵＢ１が有する第１絶縁基板１０は、第１辺１０ｓ１と、第２辺１０ｓ２と、第３辺１０ｓ３と、第４辺１０ｓ４と、を有する。第１辺１０ｓ１は、平面視において、第１方向Ｄｘに沿って延びる。第２辺１０ｓ２は、第１辺１０ｓ１と対向する。第３辺１０ｓ３は、第２方向Ｄｙに沿って延びる。第４辺１０ｓ４は、第３辺１０ｓ３と対向する。
【００１４】
周辺領域ＢＥは、第１部分周辺領域ｓＢＥ１、第２部分周辺領域ｓＢＥ２、第３部分周辺領域ｓＢＥ３及び第４部分周辺領域ｓＢＥ４を含む。本実施形態では、第１部分周辺領域ｓＢＥ１は、第１辺１０ｓ１と、表示領域ＤＡの短辺の直線部分を延長した仮想線（二点鎖線で示す）との間の領域である。第２部分周辺領域ｓＢＥ２は、第２辺１０ｓ２と、表示領域ＤＡの短辺の直線部分を延長した仮想線との間の領域である。第３部分周辺領域ｓＢＥ３及び第４部分周辺領域ｓＢＥ４は、第１部分周辺領域ｓＢＥ１と第２部分周辺領域ｓＢＥ２との間の領域であり、それぞれ、第３辺１０ｓ３及び第４辺１０ｓ４に沿って設けられる。
【００１５】
図１及び図２に示すように、アレイ基板ＳＵＢ１の第２方向Ｄｙの長さは、対向基板ＳＵＢ２の第２方向Ｄｙの長さよりも長い。図１に示すように、第１絶縁基板１０は、第１張出部１０Ａを有する。第１張出部１０Ａは、平面視で、第２絶縁基板２０の第１辺２０ｓ１よりも外側に張り出した部分である。
【００１６】
複数の端子Ｔ１は、第１張出部１０Ａに設けられる。複数の端子Ｔ１は、第１部分周辺領域ｓＢＥ１において、第１辺１０ｓ１に沿って第１方向Ｄｘに配列される。また、第１張出部１０Ａには配線基板１０１が設けられている。配線基板１０１は、例えばフレキシブル配線基板（ＦＰＣ：Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔｓ）によって構成される。配線基板１０１は、例えば異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）を用いたＦＯＧ（Ｆｉｌｍ  Ｏｎ  Ｇｌａｓｓ）によって第１絶縁基板１０の複数の端子Ｔ１と接続される（以下、「ＦＯＧ実装」と称する）。これにより、第１絶縁基板１０の各配線と、配線基板１０１の各配線とがそれぞれ電気的に接続される。
【００１７】
ドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）１１０は、配線基板１０１に設けられている。ドライバＩＣ１１０は、表示装置１の表示を制御する制御回路、検出回路、アナログフロントエンド等を含む。ドライバＩＣ１１０は、例えばＡＣＦを用いたＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）によって配線基板１０１に実装される（以下、「ＣＯＦ実装」と称する）。また、この例に限らず、ドライバＩＣ１１０は、第１絶縁基板１０にＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｒｌａｓｓ）実装されたものであってもよい。この場合、ドライバＩＣ１１０は、配線基板１０１が接続される端子Ｔ１と、信号線接続回路３０（図５参照）との間に設けられる。ドライバＩＣ１１０の配置は、これに限定されず、例えばモジュール外部の制御基板やフレキシブル基板上に備えられていてもよい。
【００１８】
図２及び図３に示すように、対向基板ＳＵＢ２は、アレイ基板ＳＵＢ１の表面に垂直な方向に対向して配置される。また、液晶層ＬＣはアレイ基板ＳＵＢ１と対向基板ＳＵＢ２との間に設けられる。
【００１９】
図３において、アレイ基板ＳＵＢ１は、ガラス基板や樹脂基板などの透光性を有する第１絶縁基板１０を基体としている。アレイ基板ＳＵＢ１は、第１絶縁基板１０の対向基板ＳＵＢ２と対向する側に、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第５絶縁膜１５、第６絶縁膜１６、信号線ＳＬ、画素電極ＰＥ、検出電極ＤＥ、第１配向膜ＡＬ１などを備えている。
【００２０】
なお、本明細書において、第１絶縁基板１０に垂直な方向において、第１絶縁基板１０から第２絶縁基板２０に向かう方向を「上側」又は単に「上」とする。また、第２絶縁基板２０から第１絶縁基板１０に向かう方向を「下側」又は単に「下」とする。また、「平面視」とは、第１絶縁基板１０に垂直な方向からみた場合をいう。検出電極ＤＥは、第１電極とも呼ばれ、画素電極ＰＥは、第２電極とも呼ばれる。
【００２１】
第１絶縁膜１１は、第１絶縁基板１０の上に位置している。第２絶縁膜１２は、第１絶縁膜１１の上に位置している。第３絶縁膜１３は、第２絶縁膜１２の上に位置している。信号線ＳＬは、第３絶縁膜１３の上に位置している。第４絶縁膜１４は、第３絶縁膜１３の上に位置し、信号線ＳＬを覆っている。
【００２２】
センサ配線５１は、第４絶縁膜１４の上に位置している。また、センサ配線５１は、第４絶縁膜１４を介して信号線ＳＬと対向している。つまり、センサ配線５１は、信号線ＳＬの上に重畳している。センサ配線５１は、第５絶縁膜１５によって覆われている。第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、及び、第６絶縁膜１６は、例えば、シリコン酸化物やシリコン窒化物などの透光性を有する無機系材料によって形成されている。第４絶縁膜１４及び第５絶縁膜１５は、透光性を有する樹脂材料によって形成され、無機系材料によって形成された他の絶縁膜と比べて厚い膜厚を有している。ただし、第５絶縁膜１５については無機系材料によって形成されたものであってもよい。
【００２３】
検出電極ＤＥは、第５絶縁膜１５の上に位置している。また、検出電極ＤＥは、第５絶縁膜１５を介してセンサ配線５１と対向している。検出電極ＤＥのスリットＳＰＡは、センサ配線５１の直上に位置している。検出電極ＤＥは、第６絶縁膜１６によって覆われている。第６絶縁膜１６は、例えば、シリコン酸化物やシリコン窒化物などの透光性を有する無機系材料によって形成されている。
【００２４】
画素電極ＰＥは、第６絶縁膜１６の上に位置し、第６絶縁膜１６を介して検出電極ＤＥと対向している。画素電極ＰＥ及び検出電極ＤＥは、例えば、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）やＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）などの透光性を有する導電材料によって形成されている。画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。第１配向膜ＡＬ１は、第６絶縁膜１６も覆っている。
【００２５】
対向基板ＳＵＢ２は、ガラス基板や樹脂基板などの透光性を有する第２絶縁基板２０を基体としている。対向基板ＳＵＢ２は、第２絶縁基板２０のアレイ基板ＳＵＢ１と対向する側に、遮光層ＢＭ、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢ、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。対向基板ＳＵＢ２は、第２絶縁基板２０のアレイ基板ＳＵＢ１と反対側に導電層２１を備えている。
【００２６】
遮光層ＢＭは、第２絶縁基板２０のアレイ基板ＳＵＢ１と対向する側に位置している。そして、遮光層ＢＭは、画素電極ＰＥとそれぞれ対向する開口部を規定している。画素電極ＰＥは、画素の開口部毎に区画されている。遮光層ＢＭは、黒色の樹脂材料や、遮光性の金属材料によって形成されている。
【００２７】
カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢのそれぞれは、第２絶縁基板２０のアレイ基板ＳＵＢ１と対向する側に位置し、それぞれの端部が遮光層ＢＭに重なっている。一例では、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢは、それぞれ青色、赤色、緑色に着色された樹脂材料によって形成されている。
【００２８】
オーバーコート層ＯＣは、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢを覆っている。オーバーコート層ＯＣは、透光性を有する樹脂材料によって形成されている。第２配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、例えば、水平配向性を示す材料によって形成されている。
【００２９】
アレイ基板ＳＵＢ１及び対向基板ＳＵＢ２は、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。液晶層ＬＣは、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に封入されている。液晶層ＬＣは、誘電率異方性が負のネガ型液晶材料、あるいは、誘電率異方性が正のポジ型液晶材料によって構成されている。
【００３０】
アレイ基板ＳＵＢ１がバックライトユニットＩＬと対向し、対向基板ＳＵＢ２が表示面側に位置する。バックライトユニットＩＬとしては、種々の形態のものが適用可能であるが、その詳細な構造については説明を省略する。
【００３１】
導電層２１は、第２絶縁基板２０の上に設けられる。導電層２１は、例えばＩＴＯ等の透光性の導電性材料である。外部から印加される静電気や、偏光板ＰＬ２に帯電した静電気は、導電層２１を流れる。表示装置１は、静電気を短時間に除去することができ、表示層である液晶層ＬＣに加えられる静電気を低減することができる。これにより、表示装置１は、ＥＳＤ耐性を向上させることができる。
【００３２】
偏光板ＰＬ１を含む光学素子は、第１絶縁基板１０の外面、あるいは、バックライトユニットＩＬと対向する面に配置される。偏光板ＰＬ２を含む光学素子は、第２絶縁基板２０の外面、あるいは、観察位置側の面に配置される。偏光板ＰＬ１の第１偏光軸及び偏光板ＰＬ２の第２偏光軸は、例えばＸ−Ｙ平面においてクロスニコルの位置関係にある。なお、偏光板ＰＬ２及び偏光板ＰＬ２を含む光学素子は、位相差板などの他の光学機能素子を含んでいてもよい。
【００３３】
例えば、液晶層ＬＣがネガ型液晶材料である場合であって、液晶層ＬＣに電圧が印加されていない状態では、液晶分子ＬＭは、Ｘ−Ｙ平面内において、その長軸が第１方向Ｄｘに沿う方向に初期配向している。一方、液晶層ＬＣに電圧が印加された状態、つまり、画素電極ＰＥと検出電極ＤＥとの間に電界が形成されたオン時において、液晶分子ＬＭは、電界の影響を受けてその配向状態が変化する。オン時において、入射した直線偏光は、その偏光状態が液晶層ＬＣを通過する際に液晶分子ＬＭの配向状態に応じて変化する。
【００３４】
図４は、表示領域の画素配列を表す回路図である。アレイ基板ＳＵＢ１には、図４に示す各副画素ＳＰＸのスイッチング素子Ｔｒ、信号線ＳＬ、走査線ＧＬ等が形成されている。複数の信号線ＳＬは、第２方向Ｄｙに延在する。信号線ＳＬは、各画素電極ＰＥ（図３参照）に画素信号を供給するための配線である。複数の走査線ＧＬは、第１方向Ｄｘに延在する。走査線ＧＬは、各スイッチング素子Ｔｒを駆動するゲート信号（走査信号）を供給するための配線である。
【００３５】
画素ＰＸは、複数の副画素ＳＰＸが含まれる。副画素ＳＰＸは、それぞれスイッチング素子Ｔｒ及び液晶層ＬＣの容量を備えている。スイッチング素子Ｔｒは、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＴＦＴで構成されている。図３に示す画素電極ＰＥと検出電極ＤＥとの間に第６絶縁膜１６が設けられ、これらによって図４に示す保持容量Ｃｓが形成される。
【００３６】
図３に示すカラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢは、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に着色された色領域が周期的に配列されている。各副画素ＳＰＸに、Ｒ、Ｇ、Ｂの３色の色領域が１組として対応付けられる。そして、３色の色領域に対応する副画素ＳＰＸを１組として画素ＰＸが構成される。なお、カラーフィルタは、４色以上の色領域を含んでいてもよい。この場合、画素ＰＸは、４つ以上の副画素ＳＰＸを含んでいてもよい。
【００３７】
図５は、アレイ基板を模式的に示す平面図である。図６は、図５のＶＩ−ＶＩ’断面図である。なお、図６は、副画素ＳＰＸが有するスイッチング素子Ｔｒの積層構造を模式的に併せて示している。画像を表示する表示領域ＤＡは、静電容量を検出する検出装置に含まれるセンサ領域を含む。図５に示すように、検出電極ＤＥは、表示領域ＤＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに行列状に配列される。複数の検出電極ＤＥは、スリットＳＰＡにより第１方向Ｄｘ及び第２方向Ｄｙに分けられる。それぞれの検出電極ＤＥは、平面視で矩形状、又は正方形状で模式的に示すが、これに限定されず、多角形状や、平行四辺形状や、切り欠き等が設けられた異形状であってもよい。検出電極ＤＥは、例えば、ＩＴＯ等の透光性を有する導電性材料で構成されている。
【００３８】
表示装置１は、さらに信号線接続回路３０と、複数の配線５３を含む配線領域ＬＡと、ゲートドライバ１８とを有する。信号線接続回路３０は、複数のアナログスイッチ素子を含み、マルチプレクサとも呼ばれる。信号線接続回路３０及び配線領域ＬＡは、第１絶縁基板１０の第１部分周辺領域ｓＢＥ１に設けられる。第１辺１０ｓ１から表示領域ＤＡに向かって複数の端子Ｔ１、配線領域ＬＡ（配線５３）、信号線接続回路３０、信号線ＳＬの順に接続される。２つのゲートドライバ１８は、第３部分周辺領域ｓＢＥ３及び第４部分周辺領域ｓＢＥ４にそれぞれ設けられる。言い換えると、２つのゲートドライバ１８は、表示領域ＤＡの第３の辺ｓＤＡ３及び第４の辺ｓＤＡ４に沿うようにそれぞれ配置されている。なお、ゲートドライバ１８は、第３部分周辺領域ｓＢＥ３及び第４部分周辺領域ｓＢＥ４のいずれか一方のみに設けられていてもよい。
【００３９】
複数のセンサ配線５１はそれぞれ、複数の検出電極ＤＥのそれぞれに電気的に接続され、周辺領域ＢＥまで引き出されている。複数のセンサ配線５１のそれぞれは第２方向Ｄｙに沿って延出し、複数のセンサ配線５１は第１方向Ｄｘに亘って並んで配置されている。複数のセンサ配線５１はそれぞれ、一端側が検出電極ＤＥに接続され、他端側が信号線接続回路３０に電気的に接続される。複数のセンサ配線５１の他端側は、配線５３を介して端子Ｔ１に接続される。このように、検出電極ＤＥは、ドライバＩＣ１１０（図１参照）と電気的に接続される。
【００４０】
表示の際には、ドライバＩＣ１１０は、配線５３を介して表示駆動信号をセンサ配線５１に供給する。検出電極ＤＥは、表示の際に表示駆動信号が供給され、複数の画素電極ＰＥに対する共通電極として機能する。表示期間においては、全部の検出電極ＤＥが共通電位となる。また、タッチ検出の際に、ドライバＩＣ１１０は、センサ配線５１を介して、検出用のタッチ駆動信号を検出電極ＤＥに供給する。これにより、検出電極ＤＥの容量変化に応じた検出信号が、配線５３を介してドライバＩＣ１１０の検出回路に供給される。これにより、表示装置１は、複数の検出電極ＤＥ毎に接触状態あるいは近接状態の被検出体を検出することができる。
【００４１】
また、画素電極ＰＥ（図３参照）は、信号線ＳＬ及び信号線接続回路３０を介して、ドライバＩＣ１１０と電気的に接続される。複数の信号線ＳＬはそれぞれ、第１方向Ｄｘに並ぶ複数の画素電極ＰＥのそれぞれに電気的に接続され、周辺領域ＢＥまで引き出されている。複数の信号線ＳＬのそれぞれは第２方向Ｄｙに沿って延出し、複数の信号線ＳＬは第１方向Ｄｘに亘って並んで配置されている。なお、図５では、図面をみやすくするために、複数の信号線ＳＬ及び複数のセンサ配線５１のうち、一部のみ示している。
【００４２】
図５に示すように、表示領域ＤＡは、第１の辺ｓＤＡ１、第２の辺ｓＤＡ２、第３の辺ｓＤＡ３、第４の辺ｓＤＡ４を有する長方形である。第１の辺ｓＤＡ１、第２の辺ｓＤＡ２、第３の辺ｓＤＡ３、第４の辺ｓＤＡ４のそれぞれは、曲線部ＤＡｃで連続的に接続されている。ここで、第３の辺ｓＤＡ３は第４の辺ｓＤＡ４に対向し、第２の辺ｓＤＡ２は第１の辺ｓＤＡ１に対向している。
【００４３】
イオントラップ電極ＩＴＬ１は、第２の辺ｓＤＡ２、第３の辺ｓＤＡ３及び第４の辺ｓＤＡ４に沿うように、第２部分周辺領域ｓＢＥ２、第３部分周辺領域ｓＢＥ３及び第４部分周辺領域ｓＢＥ４に配置されている。そして、イオントラップ電極ＩＴＬ１は、第２の辺ｓＤＡ２、第３の辺ｓＤＡ３及び第４の辺ｓＤＡ４に沿うように延在して連続して繋がっている。これにより、イオントラップ電極ＩＴＬ１の内側には、表示領域ＤＡがある。
【００４４】
イオントラップ電極ＩＴＬ１は、第３部分周辺領域ｓＢＥ３において、一方のゲートドライバ１８と、第３の辺ｓＤＡ３の間に配置される。また、イオントラップ電極ＩＴＬ１は、第４部分周辺領域ｓＢＥ４において、他方のゲートドライバ１８と、第４の辺ｓＤＡ４の間に配置される。
【００４５】
信号線接続回路３０は、表示領域ＤＡと第１部分周辺領域ｓＢＥ１との境界に沿って設けられ、かつ、表示領域ＤＡの曲線部ＤＡｃに沿って設けられる。ゲートドライバ１８の第１部分周辺領域ｓＢＥ１側の端部は、曲線部ＤＡｃと第１方向Ｄｘに隣り合って設けられる。信号線接続回路３０の曲線部ＤＡｃに沿った部分は、第１方向Ｄｘにおいて、ゲートドライバ１８と曲線部ＤＡｃとの間に設けられる。複数の信号線ＳＬは、信号線接続回路３０に接続される。また、信号線接続回路３０は、配線領域ＬＡに設けられた複数の配線５３及び端子Ｔ１を介して配線基板１０１（図１参照）と電気的に接続される。信号線接続回路３０は、信号線ＳＬと配線５３との接続と遮断とを切り替える回路である。
【００４６】
液晶層ＬＣは通常シールによって、アレイ基板ＳＵＢ１と対向基板ＳＵＢ２との間に封止される。外部から金属イオンや無機陰イオン、あるいは有機酸などの不純物が表示領域ＤＡにある液晶層ＬＣ内へ侵入すると、これらの不純物によって適切な電場が維持できず、表示斑や焼き付きなどの表示不良の原因となる可能性がある。表示不良を抑制するため、イオントラップ電極ＩＴＬ１には、制御信号に使われる電圧の低い、一定のＶＧＬ電位に固定される。これにより、イオントラップ電極ＩＴＬ１は、表示領域ＤＡにある液晶層ＬＣに侵入しないように、イオン性不純物を周辺領域ＢＥに留める。
【００４７】
本発明者らは、イオン性不純物が曲線部ＤＡｃの周囲に集まる性質があることを発見した。
【００４８】
そこで、曲線部ＤＡｃに隣接する図５の領域Ｑ１において、イオントラップ電極ＩＴＬ１は、ゲートドライバ１８と、配線領域ＬＡに設けられた複数の配線５３との間に配置されている。これにより、イオントラップ電極ＩＴＬ１は、曲線部ＤＡｃの周囲に集まるイオン性不純物が表示領域ＤＡの液晶層ＬＣ内に侵入することを抑制できる。
【００４９】
図６に示すように、スイッチング素子Ｔｒは、半導体６１、ソース電極６２、ドレイン電極６３及びゲート電極６４を含む。半導体６１は、第１絶縁膜１１を介して第１絶縁基板１０の上に設けられる。遮光層６７は、第１絶縁基板１０に垂直な方向において、第１絶縁基板１０と半導体６１との間に設けられる。
【００５０】
第２絶縁膜１２は、半導体６１を覆って第１絶縁膜１１の上に設けられる。ゲート電極６４は、第２絶縁膜１２の上に設けられる。ゲート電極６４は、走査線ＧＬのうち、半導体６１と重なる部分である。第３絶縁膜１３は、半導体６１を覆って第２絶縁膜１２の上に設けられる。半導体６１のゲート電極６４と重なる部分にチャネル領域が形成される。
【００５１】
図６に示す例では、スイッチング素子Ｔｒは、いわゆるトップゲート構造である。ただし、スイッチング素子Ｔｒは、半導体６１の下側にゲート電極６４が設けられたボトムゲート構造でもよい。また、スイッチング素子Ｔｒは、第１絶縁基板１０に垂直な方向において、半導体６１を挟んでゲート電極６４が設けられたデュアルゲート構造でもよい。
【００５２】
ソース電極６２及びドレイン電極６３は、第３絶縁膜１３の上に設けられる。本実施形態では、ソース電極６２は、コンタクトホールＨ２を介して半導体６１と電気的に接続される。ドレイン電極６３は、コンタクトホールＨ３を介して半導体６１と電気的に接続される。ソース電極６２は、信号線ＳＬのうち、半導体６１と重なる部分である。
【００５３】
第４絶縁膜１４及び第５絶縁膜１５は、ソース電極６２及びドレイン電極６３を覆って、第３絶縁膜１３の上に設けられる。第４絶縁膜１４の上に、中継電極６５及びセンサ配線５１が設けられる。中継電極６５は、コンタクトホールＨ４を介してドレイン電極６３と電気的に接続される。センサ配線５１は、信号線ＳＬの上側に設けられる。センサ配線５１は、平面視において、それぞれ信号線ＳＬと重畳し、信号線ＳＬと平行に延出している。また、第５絶縁膜１５の上に検出電極ＤＥが設けられる。検出電極ＤＥは、コンタクトホールＨ１を介してセンサ配線５１と電気的に接続される。
【００５４】
画素電極ＰＥは、第６絶縁膜１６及び第５絶縁膜１５に設けられたコンタクトホールＨ５を介して中継電極６５と電気的に接続される。コンタクトホールＨ５は、検出電極ＤＥの開口ＤＥａに重なる位置に形成される。このような構成により、画素電極ＰＥは、スイッチング素子Ｔｒと接続される。
【００５５】
図７は、実施形態１の遮光層の例を示す平面図である。実施形態１では遮光層ＢＭの単位面積当たりの開口率に差を設けることによって、表示領域ＤＡと周辺領域ＢＥとの間に曲線部ＤＡｃの境界線ＢＬが形成されている。
【００５６】
例えば、表示領域ＤＡは、画素ＰＸとして、第１画素ＰＸ１、第２画素ＰＸ２、第３画素ＰＸ３、第４画素ＰＸ４及び第５画素ＰＸ５を有する。第１画素ＰＸ１、第２画素ＰＸ２、第３画素ＰＸ３、第４画素ＰＸ４及び第５画素ＰＸ５では、遮光層ＢＭの単位面積当たりの開口率がそれぞれ異なる。
【００５７】
第１画素ＰＸ１と重なる位置の遮光層ＢＭは、３つの第１開口部ＡＰ１を有する。第２画素ＰＸ２と重なる位置の遮光層ＢＭは、３つの第２開口部ＡＰ２を有する。第３画素ＰＸ３と重なる位置の遮光層ＢＭは、３つの第３開口部ＡＰ３を有する。第４画素ＰＸ４と重なる位置の遮光層ＢＭは、３つの第４開口部ＡＰ４を有する。第５画素ＰＸ５と重なる位置の遮光層ＢＭは、３つの第５開口部ＡＰ５を有する。
【００５８】
各開口部の面積（つまり、開口率）は、第１開口部ＡＰ１、第２開口部ＡＰ２、第３開口部ＡＰ３、第４開口部ＡＰ４、第５開口部ＡＰ５の順に小さくなっている。第１開口部ＡＰ１の開口面積が最も大きく、第５開口部ＡＰ５の開口面積が最も小さい。これにより、第１画素ＰＸ１、第２画素ＰＸ２、第３画素ＰＸ３、第４画素ＰＸ４及び第５画素ＰＸ５の順に、光の透過率が小さくなっている。
【００５９】
実施形態１では、第１方向Ｄｘ及び第２方向Ｄｙにおいて、表示領域ＤＡから周辺領域ＢＥに近づくほど、光の透過率が小さくなるように、第１開口部ＡＰ１、第２開口部ＡＰ２、第３開口部ＡＰ３、第４開口部ＡＰ４、第５開口部ＡＰ５が配置されている。これにより、遮光層ＢＭは、曲線部ＤＡｃの境界線ＢＬを画定している。
【００６０】
次に、実施形態１のイオントラップ電極ＩＴＬ１の構成について詳細に説明する。図８は、曲線状角部の表示領域に隣接して配置されるイオントラップ電極を示す平面図である。図５において、図示を省略したが、図８に示すように、領域Ｑ１において、曲線部ＤＡｃの境界線ＢＬの外側には、複数のセンサ配線５１（図５参照）を含む配線領域ＴＡがある。
【００６１】
配線領域ＴＡの外側には、信号線接続回路３０の配置領域がある。信号線接続回路３０の配置領域の外側には、配線領域ＬＡがある。
【００６２】
ゲートドライバ１８と、配線領域ＬＡとの間の距離は、第２方向Ｄｙの一方向に進むにつれて広がる。イオントラップ電極ＩＴＬ１は、第１導電層７１と、第２導電層７２Ａ、第２導電層７２Ｂとを備える。第２導電層７２Ａ、第２導電層７２Ｂは、第１導電層７１よりも液晶層ＬＣ側（図３参照）に配置されている。
【００６３】
図９は、図８のＩＸ−ＩＸ’断面図である。図９に示す第１導電層７１は、図６に示す信号線ＳＬ、ソース電極６２、ドレイン電極６３と同層で、同一の材料で形成されている。第１導電層７１は、センサ配線５１とは平面視で重ならない位置に配置されている。第１導電層７１には、低電圧（ＶＧＬ）が供給されている。さらに、第１導電層７１に第４絶縁膜１４、第５絶縁膜１５を介して重なるように、第２導電層７２Ａが位置している。第２導電層７２Ａは、第６絶縁膜１６の上に設けられている。第２導電層７２Ａは、画素電極ＰＥ（図３参照）と同層で、同一の材料で形成されている。
【００６４】
後述するように、第２導電層７２Ａは、第１導電層７１と電気的に接続されている。より具体的には、第１導電層７１はゲートドライバ１８に接続され、制御信号に使われる電圧の低い低電圧（ＶＧＬ）配線であり、第４絶縁膜１４、第５絶縁膜１５、第６絶縁膜１６に形成されたコンタクトホールを介して、第２導電層７２Ａは、第１導電層７１に電気的に接続されている。図８において図示を省略したが、走査線ＧＬは、図９に示すように第１導電層７１と第３絶縁膜１３を介して交差する。
【００６５】
図９に示すように、センサ配線５１の配線群である配線領域ＴＡの上側には、シールド層ＣＥＳがある。シールド層ＣＥＳは、第５絶縁膜１５の上に設けられており、第６絶縁膜１６に覆われている。シールド層ＣＥＳには、表示の際に検出電極ＤＥに印加される共通電位が印加されている。また、シールド層ＣＥＳは検出電極ＤＥが拡張されこの領域迄延在されたものであってもよい。
【００６６】
図１０は、図８のＸ−Ｘ’断面図である。第１導電層７１は、第３絶縁膜１３の上に設けられる。第１導電層７１は、ＶＧＬ電位を供給する導電層である。第１導電層７１は、信号線ＳＬと同層で同一の材料で形成されている。第１導電層７１Ｂは、ゲートドライバ１８内に配置され、第２方向Ｄｙに沿うように延びている。
【００６７】
第１導電層７１は、第４絶縁膜１４に覆われている。ゲートドライバ１８の終端部近傍において、第１導電層７１は、第３絶縁膜１３に形成されたコンタクトホールＨ１１Ａを介して、走査線ＧＬと同層で同一の材料で形成されるブリッジ部７０に接続される。
【００６８】
中継導電層７１Ｃは、第１導電層７１及び信号線ＳＬと同層で同一の材料で形成されている。中継導電層７１Ｃは、第３絶縁膜１３の上に設けられる。中継導電層７１Ｃは、第３絶縁膜１３に形成されたコンタクトホールＨ１１Ａを介して、ブリッジ部７０に接続される。中継導電層７１Ｃは、第４絶縁膜１４に覆われている。
【００６９】
中継導電層７３は、第４絶縁膜１４の上に設けられる。中継導電層７３は、図６に示す中継電極６５及びセンサ配線ＴＬと同層で、同一の材料で形成されている。中継導電層７３は、第４絶縁膜１４のコンタクトホールＨ１２を介して中継導電層７１Ｃと電気的に接続される。中継導電層７１Ｃは、第５絶縁膜１５に覆われている。
【００７０】
第２導電層７２Ａ、第２導電層７２Ｂは、第６絶縁膜１６の上に設けられる。第２導電層７２Ａ、第２導電層７２Ｂは、画素電極ＰＥと同層で、同一の材料で形成されている。第２導電層７２Ｂは、第５絶縁膜１５及び第６絶縁膜１６に開けられたコンタクトホールＨ１３を介して中継導電層７３と電気的に接続される。以上により、第２導電層７２Ａ、第２導電層７２Ｂには、制御信号に使われる電圧の低いＶＧＬ電位が供給される。
【００７１】
図８に示す例では、第２導電層７２は、ゲートドライバ１８に接続されるＶＧＬ配線である第１導電層７１に沿ってその直上に線状に形成される第２導電層７２Ａと、第２導電層７２Ａから表示領域ＤＡ側に引き出される第２導電層７２Ｂとを備えるものである。また、第２導電層７２Ａを第２導電層７２の第１部分７２Ａと第２部分７２Ｂと言い換えてもよい。
【００７２】
また、第２導電層７２Ａ（第１部分）と第２導電層７２Ｂ（第２部分）は一体的に形成されるものであってもよく、また図１０に示すように複数の中継導電層を用いて電気的には接続されているものの互いに離隔されたものであってもよい。
【００７３】
図１１は、図８のＱ１１部分の部分拡大図である。図１１に示すように、第１導電層７１及び第２導電層７２Ａの延びる方向には、静電気保護回路ＥＳＣが配置されている。このため、図８に示すように、イオントラップ電極ＩＴＬ１には、静電気保護回路ＥＳＣの手前で折り返しがあり、イオントラップ電極ＩＴＬ１が平面視でＵ字状になっている。より具体的には、イオントラップ電極ＩＴＬ１の第２導電層７２Ａが第１導電層７１に沿って曲線部ＤＡｃ近傍に配置された静電気保護回路ＥＰＣに向かって線状に延出している。そして、静電気保護回路ＥＰＣ手前で第２導電層７２Ｂが表示領域ＤＡ側に向かって線状に延出している。さらに第２導電層７２Ｂは配線領域ＬＡ手前で、第２方向Ｄｙへさらに折り返し、平面視でＵ字状もしくはＪ字状になっている。
【００７４】
複数の信号線ＳＬの配線群である配線領域ＬＡの上側には、上述したシールド層ＣＥＳがある。シールド層ＣＥＳは、第５絶縁膜１５の上に設けられており、第６絶縁膜１６に覆われている。図１１に示すように、第２導電層７２Ｂは、平面視で、シールド層ＣＥＳに重ならない。
【００７５】
シールド層ＣＥＳは、ＶＧＬ電位とは異なる共通電位となっている。ゲートドライバ１８と配線領域ＬＡもしくは信号線接続回路３０との間が広がる大きくなるほど、ゲートドライバ１８と第２導電層７２Ｂとの第１方向Ｄｘの距離は、大きくなる。言い換えると、ゲートドライバ１８と配線領域ＬＡもしくは信号線接続回路３０との間が広がる大きくなるほど、第２導電層７２Ａと第２導電層７２Ｂとの第１方向Ｄｘの距離は、大きくなる。一方で第２導電層７２Ｂがシールド層ＣＥＳの縁に沿って延在しているので、第２導電層７２Ｂとシールド層ＣＥＳとの間で、イオン性不純物が滞留しやすくなる。
【００７６】
ゲートドライバ１８と、配線領域ＬＡとの間には、イオントラップ電極ＩＴＬ１に３方が囲まれた領域ができる。この領域には、島状のシールド層ＣＥＳ１がある。シールド層ＣＥＳ１は、シールド層ＣＥＳと同層であり、第５絶縁膜１５の上に設けられており、第６絶縁膜１６に覆われている。シールド層ＣＥＳ１には、表示の際に検出電極ＤＥに印加される共通電位が印加されている。
【００７７】
図１１に示すように、第２導電層７２は、平面視で、シールド層ＣＥＳ１に重ならない。シールド層ＣＥＳ１の幅は、第１導電層７１もしくは第２導電層７２Ａと、第２導電層７２Ｂとの距離が広がると大きくなる。これにより、シールド層ＣＥＳ１の１辺は、第２導電層７２に沿う。シールド層ＣＥＳ１は、ＶＧＬ電位とは異なる共通電位となっており、第２導電層７２がシールド層ＣＥＳ１の縁に沿って、延在しているので、第２導電層７２とシールド層ＣＥＳ１との間で、イオン性不純物が滞留しやすくなる。
【００７８】
シールド層ＣＥＳ１の第１導電層７１もしくは第２導電層７２Ａ側には、シールド層ＣＥＳ２がある。シールド層ＣＥＳ２は、イオントラップ電極ＩＴＬ１に３方が囲まれた領域であって、第１導電層７１及び第２導電層７２に重ならない位置に設けられている。シールド層ＣＥＳ２の１辺は、第１導電層７１もしくは第２導電層７２Ａに沿う。シールド層ＣＥＳ２は、画素電極ＰＥ（図３参照）と同層で、同一の材料で形成されている。シールド層ＣＥＳ２は第２導電層７２と同層で、同一の材料で形成されるともいえる。シールド層ＣＥＳ２は、シールド層ＣＥＳ１と一部が第６絶縁膜１６に形成されたスルーホールを介して電気的に接続されている。このため、シールド層ＣＥＳ２は、共通電位となっている。
【００７９】
シールド層ＣＥＳ２は、ＶＧＬ電位とは異なる共通電位となっており、第１導電層７１がシールド層ＣＥＳ２の縁に沿って延在しているので、第１導電層７１とシールド層ＣＥＳ２との間で、イオン性不純物が滞留しやすくなる。さらにシールド層ＣＥＳ２が第１配向膜ＡＬ１に接触することで曲線部ＤＡｃにおける第１配向膜ＡＬ１と第６絶縁膜１６との接着を強化させ配向膜剥がれを抑制することもできる。
【００８０】
第２導電層７２Ｂとシールド層ＣＥＳとの間、第２導電層７２Ａとシールド層ＣＥＳ１及びシールド層ＣＥＳ２との間において、イオン性不純物が滞留しやすくなる。その結果、ゲートドライバ１８と、配線領域ＬＡとの距離が大きくなっても、曲線部ＤＡｃの周囲に集まるイオン性不純物が表示領域ＤＡの液晶層ＬＣ内に侵入することを抑制できる。
【００８１】
図１２は、図８のＱ１２部分の部分拡大図である。図８のＱ１２部分は、図８のＱ１１部分と比較して、ゲートドライバ１８と、配線領域ＬＡとの間の距離が狭い。このため、図８のＱ１１部分から図８のＱ１２部分に延びてきた第２導電層７２Ｂは、図１２に示すように、途切れている。
【００８２】
ゲートドライバ１８と、配線領域ＬＡとの間で、第２導電層７２Ｂがない領域では、第２導電層７２Ｂがある領域に比べて、シールド層ＣＥＳ２の幅が広くなる。そして、第２導電層７２Ｂがない領域では、ゲートドライバ１８と、配線領域ＬＡとの距離に応じて、シールド層ＣＥＳ２の幅が変わる。つまり、ゲートドライバ１８と、配線領域ＬＡとの距離が小さくなると、シールド層ＣＥＳ２の幅が小さくなる。
【００８３】
シールド層ＣＥＳ１は、ゲートドライバ１８と、配線領域ＬＡとの距離が小さくなると無くなり、シールド層ＣＥＳ２のみが、第１導電層７１に沿って延在する。ゲートドライバ１８と、配線領域ＬＡとの間で、第２導電層７２がない領域では、第２導電層７２とシールド層ＣＥＳ２との間で、イオン性不純物が滞留しやすくなる。
【００８４】
シールド層ＣＥＳ１及びシールド層ＣＥＳ２は曲線部ＤＡｃ近傍におけるイオントラップ電極ＩＴＬ１で囲われた領域を埋めるように幅が広くなったり狭くなったりしている特徴を有している。
【００８５】
実施形態１の表示装置１は、複数の画素ＰＸ又は副画素ＳＰＸがアレイ基板ＳＵＢ１に設けられ、かつ第１の辺ｓＤＡ１、第２の辺ｓＤＡ２、第３の辺ｓＤＡ３、第４の辺ｓＤＡ４及び複数の曲線部ＤＡｃを有する表示領域ＤＡと、アレイ基板ＳＵＢ１の第１辺１０ｓ１と表示領域ＤＡとの間に位置する周辺領域ＢＥと、を備える。周辺領域ＢＥには、複数の信号線ＳＬと接続される信号線接続回路３０と、周辺領域ＢＥに配列される複数の端子Ｔ１と、複数の端子Ｔ１と信号線接続回路３０とを接続する複数の配線５３と、を備える。少なくとも１つの曲線部ＤＡｃの周囲において、ゲートドライバ１８と複数の配線５３が配置された配線領域ＬＡとの間には、一定のＶＧＬ電位が印加されるイオントラップ電極ＩＴＬ１がある。
【００８６】
これにより、部分的に曲線形状を有する表示領域ＤＡの曲線部ＤＡｃに対して、イオン性の不純物を表示領域外である周辺領域ＢＥに留めることができる。
【００８７】
また、図１２に示すように、曲線部ＤＡｃの端にある信号線接続回路３０Ｕは、他の信号線接続回路３０とは、占有する矩形の面積の長辺方向を異ならせる。信号線接続回路３０Ｕにおいて、占有する矩形の面積の長辺方向が第２方向Ｄｙに沿うようにする。これにより、曲線部ＤＡｃの大きさを抑制することができる。
【００８８】
（実施形態２）
図１３は、実施形態２のアレイ基板を模式的に示す平面図である。図１４は、切りかかれた表示領域のノッチ部に隣接して配置されるイオントラップ電極を示す平面図である。図１５は、図１４のＱ２１部分の部分拡大図である。図１６は、図１４のＱ２２部分の部分拡大図である。図１７は、図１４のＸＶＩＩ−ＸＶＩＩ’断面図である。図１８は、実施形態２のイオントラップ電極を示す平面図である。なお、実施形態１で説明した構成要素については、同じ符号を付して、説明を省略する。実施形態２の表示装置１Ａは、実施形態１の領域Ｑ１に加え、ノッチ部５の領域Ｑ２にも、イオントラップ電極ＩＴＬ２を有する。以下、イオントラップ電極ＩＴＬ２について、詳細に説明する。
【００８９】
実施形態２の表示装置１Ａにおいて、第１絶縁基板１０は、第１辺１０ｓ１から表示領域ＤＡに向かって切り欠くノッチ部５を有する。ノッチ部５は、凹部ともいう。ノッチ部５は、第５辺５ａと、第６辺５ｂと、隅部５ｃとを有する。第５辺５ａは、第１方向Ｄｘに平行な辺である。第６辺５ｂは、第２方向Ｄｙに平行な辺であり、２つの第６辺５ｂが第１方向Ｄｘに並ぶ。隅部５ｃは、第５辺５ａと第６辺５ｂとを接続する部分である。隅部５ｃは、曲線となっている。
【００９０】
また、ノッチ部５を設ける位置は、第１辺１０ｓ１に限定されず、第２辺１０ｓ２にノッチ部５が形成されていてもよい。
【００９１】
また、ノッチ部５の形状は、２つの隅部５ｃが連続して、第５辺５ａ及び第６辺５ｂがない形状であってもよい。あるいは、２つの隅部５ｃが連続して、第６辺５ｂがあり、第５辺５ａがない形状であってもよい。
【００９２】
ノッチ部５と隣接する検出電極ＤＥは、矩形状の検出電極ＤＥとは、形状及び大きさ（面積）が異なっている。なお、図１３では図示を省略するが、対向基板ＳＵＢ２（図２参照）も、平面視で矩形ではなく、異形状となっている。例えば、対向基板ＳＵＢ２の外周は、曲線を含む角部と、ノッチ部５に対応して設けられた凹部とを有する。
【００９３】
第１端子Ｔ１１、第２端子Ｔ１２、配線領域ＬＡ及び信号線接続回路３０は、第１部分周辺領域ｓＢＥ１に設けられる。第１端子Ｔ１１と、第２端子Ｔ１２との間には、ノッチ部５がある。実施形態２では、第１端子Ｔ１１と、第２端子Ｔ１２にはドライバＩＣ１１０が実装され、いわゆるＣＯＧ構造である。
【００９４】
次に、実施形態２のイオントラップ電極ＩＴＬ２の構成について詳細に説明する。図１４に示すように、領域Ｑ２において、表示領域ＤＡの外側には、複数のセンサ配線５１（図５参照）を含む配線領域ＴＡがある。
【００９５】
配線領域ＴＡの外側には、信号線接続回路３０の配置領域がある。信号線接続回路３０の配置領域の外側には、配線領域ＬＡがある。
【００９６】
イオントラップ電極ＩＴＬ２は、表示領域ＤＡと信号線接続回路３０の配置領域との間に、配置される。イオントラップ電極ＩＴＬ２は、第１導電層７１と、第２導電層７２とを備える。
【００９７】
図１４及び図１６に示すように、ＶＧＬ配線７０Ａには、制御線７５を介して、ドライバＩＣ１１０からＶＧＬ電位が供給されている。
【００９８】
図１４に示すように、第１導電層７１は、センサ配線５１が配置されている配線領域ＴＡとは平面視で重ならない位置に配置されている。これにより、第１導電層７１のＶＧＬ電位がセンサ配線５１に影響を与えにくくなる。
【００９９】
図１４及び図１５に示すように、配線領域ＴＡの上側には、シールド層ＣＥＳがある。図１７に示すように、シールド層ＣＥＳは、第５絶縁膜１５の上に設けられており、第６絶縁膜１６に覆われている。第２導電層２は、平面視で、シールド層ＣＥＳに重ならない。シールド層ＣＥＳには、表示の際に検出電極ＤＥに印加される共通電位が印加されている。また、シールド層ＣＥＳは検出電極ＤＥが拡張されこの領域迄延在されたものであってもよい。
【０１００】
図１６に示すように、配線７６は、走査線ＧＬと同層で同一の材料で形成されている。配線７６は、検出電極ＤＥに接続され、配線７６には、表示期間において共通電位となる。タッチ検出の期間において、配線７６には、検出用のタッチ駆動信号が供給される。
【０１０１】
図１７に示すように、ＶＧＬ配線７０Ａは、第２絶縁膜１２の上に設けられる。ＶＧＬ配線７０Ａは、制御信号に使われる電圧の低いＶＧＬ電位を供給する導電層である。ＶＧＬ配線７０Ａは、走査線ＧＬと同層で同一の材料で形成されている。
【０１０２】
ＶＧＬ配線７０Ａは、第３絶縁膜１３に覆われている。図１７に示すように、第１導電層７１は、第３絶縁膜１３のコンタクトホールＨ２１（図１６参照）を介してＶＧＬ配線７０Ａと電気的に接続されている。
【０１０３】
第１導電層７１は、第３絶縁膜１３の上に設けられる。中継導電層７３は、第４絶縁膜１４の上に設けられる。中継導電層７３は、図６に示す中継電極６５及びセンサ配線ＴＬと同層で、同一の材料で形成されている。
【０１０４】
図１７に示すように、第１導電層７１は、第４絶縁膜１４に覆われている。中継導電層７３は、第４絶縁膜１４のコンタクトホールＨ２２（図１６参照）を介して第１導電層７１と電気的に接続される。
【０１０５】
図１７に示すように、第２導電層７２は、第６絶縁膜１６の上に設けられる。第２導電層７２は、画素電極ＰＥと同層で、同一の材料で形成されている。図１７に示すように、第２導電層７２は、第５絶縁膜１５及び第６絶縁膜１６に開けられたコンタクトホールＨ２３（図１６参照）を介して中継導電層７３と電気的に接続される。以上により、第２導電層７２には、制御信号に使われる電圧の低いＶＧＬ電位が供給される。
【０１０６】
実施形態２の表示装置１Ａは、複数の画素ＰＸ又は副画素ＳＰＸがアレイ基板ＳＵＢ１に設けられ、かつ第１の辺ｓＤＡ１、第２の辺ｓＤＡ２、第３の辺ｓＤＡ３、第４の辺ｓＤＡ４及び複数の曲線部ＤＡｃを有する表示領域ＤＡと、アレイ基板ＳＵＢ１の第１辺１０ｓ１と表示領域ＤＡとの間に位置する周辺領域ＢＥと、を備える。周辺領域ＢＥには、複数の信号線ＳＬと接続される信号線接続回路３０と、周辺領域ＢＥに配列される第１端子Ｔ１１、第２端子Ｔ１２（複数の端子）と、を備える。第１端子Ｔ１１、第２端子Ｔ１２（複数の端子）に隣接する第１の辺ｓＤＡ１には、表示領域ＤＡのノッチ部５が設けられている。信号線接続回路３０は、第１の辺ｓＤＡ１及びノッチ部５に沿って配置されている。領域Ｑ２のノッチ部５において、表示領域ＤＡと、信号線接続回路３０との間には、一定のＶＧＬ電位が印加されるイオントラップ電極ＩＴＬ２がある。
【０１０７】
これにより、部分的に曲線形状を有する表示領域ＤＡのノッチ部５に対して、イオン性の不純物を表示領域外である周辺領域ＢＥに留めることができる。
【０１０８】
ノッチ部５において、配線領域ＴＡと、信号線接続回路３０との間に、イオントラップ電極ＩＴＬ２が配置される。図１７に示すように、ＩＴＬ２に第３絶縁膜１３を介して交差する層間制御線７９が配置される。層間制御線７９は、例えば、図１３に示す信号線ＳＬに電気的に接続される。図１８に示すように、平面視において複数の層間制御線７９がイオントラップ電極ＩＴＬ２に交差することになる。
【０１０９】
第２導電層７２は、ＩＴＯやＩＺＯなどの透光性を有する導電材料で形成されている。第２導電層７２は、ＶＧＬ電位に固定されているので、図１４に示すように電位が異なる層間制御線７９と交差すると、第２導電層７２の縁が電触する可能性がある。電触が進み、第２導電層７２が断線してしまうと、ノッチ部５の周囲に集まるイオン性不純物が表示領域ＤＡの液晶層ＬＣ内に侵入する可能性がある。
【０１１０】
そこで、シールド層ＣＥＳは、ＶＧＬ電位とは異なる共通電位となっている。イオントラップ電極ＩＴＬ２がシールド層ＣＥＳの縁に沿って延在しているので、イオントラップ電極ＩＴＬ２とシールド層ＣＥＳとの間で、イオン性不純物が滞留しやすくなる。
【０１１１】
また、イオントラップ電極ＩＴＬ２は、信号線ＳＬと同層に設けられた第１導電層７１と、第１導電層と電気的に接続され、第４絶縁膜１４、第５絶縁膜１５及び第６絶縁膜１６を介して第１導電層７１よりも上に設けられた第２導電層７２とを備える。第２導電層７２は、第１導電層７１と重畳する。実施形態２においては、図１８に示すように、平面視で、第２導電層７２と、第１導電層７１とが重畳している。第１導電層７１の第２方向Ｄｙの幅Ｗ１１は、第２導電層７２の第２方向Ｄｙの幅Ｗ１２よりも大きい。第１導電層７１は、アルミニウムなどの金属層で形成されている。これにより、第２導電層７２の縁が電触する可能性が小さくなる。これにより、第２導電層７２の断線の可能性が低減する。その結果、ノッチ部５の周囲に集まるイオン性不純物が表示領域ＤＡの液晶層ＬＣ内に侵入する可能性が抑制される。
【０１１２】
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
【０１１３】
例えば、以上説明した第１の辺ｓＤＡ１において、配線領域ＬＡに、特許文献２のイオントラップ電極を備えてもよい。上述した実施形態１又は実施形態２には、特許文献２のイオントラップ電極を含み、これにより、第１の辺ｓＤＡ１、第２の辺ｓＤＡ２、第３の辺ｓＤＡ３、第４の辺ｓＤＡ４、曲線部ＤＡｃ及びノッチ部５に、イオントラップ電極が配置される態様を含む。
【０１１４】
第１方向Ｄｘと第２方向Ｄｙとで規定される平面は、アレイ基板ＳＵＢ１の面と平行としたが、アレイ基板ＳＵＢ１の面が湾曲していてもよい。この場合、表示装置１、１Ａが最大面積でみる方向からみて、所定の方向が第１方向となり、その第１方向と交差する方向が第２方向となる。表示装置１が最大面積でみる方向は、第１方向及び第２方向に直交する第３方向が規定されればよい。
【符号の説明】
【０１１５】
１、１Ａ  表示装置
１０  第１絶縁基板
１８  ゲートドライバ
２０  第２絶縁基板
３０  信号線接続回路
６１  半導体
６２  ソース電極
６３  ドレイン電極
６４  ゲート電極
５３  配線
５１  センサ配線
１０１  配線基板
７１  第１導電層
７２、７２Ａ、７２Ｂ  第２導電層
１１０  ドライバＩＣ
ＢＥ  周辺領域
ＤＡ  表示領域
ＤＥ  検出電極
ＩＴＬ１、ＩＴＬ２  イオントラップ電極
ＬＡ  配線領域
ＳＵＢ１  アレイ基板
ＳＵＢ２  対向基板
Ｔ１  端子、
Ｔ１１  第１端子
Ｔ１２  第２端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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