(57)【要約】      （修正有）【課題】光子検出デバイス、及び光子検出デバイスを製作する方法を提供する。【解決手段】光子検出デバイスは、ＤＣ入力電圧を受け取るための第１の入力端子ＤＣ＿Ｉｎと、ＡＣ入力電圧を受け取るための第２の入力端子ＡＣ＿Ｉｎと、第１の入力端子と第２の入力端子とに接続され、バイアスティーの出力において合成電圧を形成するためにＡＣ入力電圧とＤＣ入力電圧を組み合わせるように構成されたバイアスティーとを備える。第１の単一光子検出器１０２２は、バイアスティーの出力に接続され、バイアスティーから合成電圧を受け取り、第１の単一光子検出器上に入射する単一光子のみに基づいて検出信号を記録し、検出された光子を表す検出信号を出力するように構成されている。検出信号を出力するために、第１の単一光子検出器の出力には第１の出力端子Ｏｕｔ１が接続されている。光子検出デバイスは単一の集積回路に形成される。【選択図】図１０
2020003498.tif 000002
【特許請求の範囲】
【請求項１】
ＤＣ入力電圧を受け取るための第１の入力端子と、
ＡＣ入力電圧を受け取るための第２の入力端子と、
前記第１の入力端子および前記第２の入力端子に接続され、バイアスティーの出力上に合成電圧を形成するために前記ＡＣ入力電圧と前記ＤＣ入力電圧を組み合わせるように構成された前記バイアスティーと、
前記バイアスティーの出力に接続され、前記バイアスティーから前記合成電圧を受け取り、ガイガーモードで動作する第１の単一光子検出器上に入射する単一光子のみに基づいて検出信号を記録し、検出された光子を表す前記検出信号を出力するように構成された、前記バイアスティーと同一の単一チップ上に形成される第１の単一光子検出器と、
前記検出信号を出力するために前記第１の単一光子検出器の出力に接続された第１の出力端子と、
前記バイアスティーの前記出力に対して前記第１の単一光子検出器と並列に接続され、前記バイアスティーから前記合成電圧を受け取って出力信号を出力するように構成され、前記第１の単一光子検出器と同一の構成を含む、前記バイアスティーと同一の単一チップ上に形成される、ガイガーモードで動作する第２の単一光子検出器と、
前記出力信号を出力するために、前記第２の単一光子検出器の出力に接続されている第２の出力端子とを備え、
単一の集積回路に形成されていて、
前記第２の単一光子検出器は、光子が入射可能な面にわたって堆積されたキャッピング層または取り外し可能なキャップを備える、
光子検出デバイス。
【請求項２】
前記バイアスティーが、
前記第１の入力端子に接続され、低域通過フィルタを備える第１の入力ラインと、
前記第２の入力端子に接続され、高域通過フィルタを備える第２の入力ラインとを備える、請求項１に記載の光子検出デバイス。
【請求項３】
前記低域通過フィルタがインダクタと抵抗とを備え、および／または前記高域通過フィルタがキャパシタを備える、請求項２に記載の光子検出デバイス。
【請求項４】
前記低域通過フィルタが、インダクタと抵抗とに対して並列に接続された第２のキャパシタをさらに備える、請求項３に記載の光子検出デバイス。
【請求項５】
前記バイアスティーの前記出力と接地の間で、前記第１の単一光子検出器に対して並列に接続されている、インピーダンス整合のための容量性ラインをさらに備える、請求項１から４のいずれか一項に記載の光子検出デバイス。
【請求項６】
前記第１の単一光子検出器が単一光子なだれ検出器である、請求項１から５のいずれか一項に記載の光子検出デバイス。
【請求項７】
前記第２の単一光子検出器の容量性応答が前記第１の単一光子検出器の容量性応答と同一である、請求項１に記載の光子検出デバイス。
【請求項８】
前記第１の単一光子検出器と前記第２の単一光子検出器が同時に形成されたものである、請求項７に記載の光子検出デバイス。
【請求項９】
前記第２の単一光子検出器上に入射する光子を阻止するようにさらに構成されている、請求項１から８のいずれか一項に記載の光子検出デバイス。
【請求項１０】
前記第１の単一光子検出器と前記第２の単一光子検出器が互いに１５０μｍ以内に配置されている、請求項１から９のいずれか一項に記載の光子検出デバイス。
【請求項１１】
請求項１から１０のいずれか一項に記載の光子検出デバイスと、
前記検出信号からノイズを除去するために前記検出信号から前記出力信号を差し引くように構成されたノイズキャンセル回路とを備える、光子検出システム。
【請求項１２】
請求項１から１０のいずれか一項に記載の光子検出デバイスまたは請求項１１に記載の光子検出システムと、
前記第１の単一光子検出器に対して一度に１つだけ光子を向けるように構成された単一光子源とを備え、
前記第２の単一光子検出器には光を向けないように構成されている、単一光子検出システム。
【請求項１３】
基板上に光子検出デバイスを製作するための方法であって、
第１の単一光子検出器上に入射する単一光子のみに基づく検出信号を記録し、検出された光子を表す前記検出信号を出力するように構成された、ガイガーモードで動作する第１の単一光子検出器を基板上の単一チップ上に形成することと、
バイアスティーの出力に合成電圧を形成するためにＡＣ入力電圧とＤＣ入力電圧を組み合わせるように構成された前記バイアスティーを前記チップ上に形成し、前記第１の単一光子検出器に前記合成電圧を供給するために、前記バイアスティーの前記出力が前記第１の単一光子検出器に接続されることと、
前記ＤＣ入力電圧を受け取るための第１の入力端子を前記チップ上に形成し、前記第１の入力端子が、前記バイアスティーに対して前記ＤＣ入力電圧を供給するために前記バイアスティーに接続されることと、
前記ＡＣ入力電圧を受け取るための第２の入力端子を前記チップ上に形成し、前記第２の入力端子が、前記バイアスティーに対して前記ＡＣ入力電圧を供給するために前記バイアスティーに接続されることと、
前記検出信号を出力するために前記第１の単一光子検出器の出力に接続された第１の出力端子を前記チップ上に形成することと、
前記バイアスティーの前記出力に対して前記第１の単一光子検出器と並列に接続され、前記バイアスティーから前記合成電圧を受け取って出力信号を出力するように構成され、前記第１の単一光子検出器と同一の構成を含む、ガイガーモードで動作する第２の単一光子検出器を前記チップ上に形成することと、
前記出力信号を出力するために前記第２の単一光子検出器の出力に接続された第２の出力端子を前記チップ上に形成することとを備え、
前記光子検出デバイスが単一の集積回路に形成されて、
前記第２の単一光子検出器は、光子が入射可能な面にわたって堆積されたキャッピング層または取り外し可能なキャップを形成する、方法。
【請求項１４】
前記第１の単一光子検出器の容量性応答と前記第２の単一光子検出器の容量性応答が同一である、請求項１３に記載の方法。
【請求項１５】
前記第１の単一光子検出器と前記第２の単一光子検出器が同時に形成される、請求項１４に記載の方法。
【請求項１６】
前記第１の単一光子検出器と前記第２の単一光子検出器が互いに１５０μｍ以内に形成される、請求項１３から１５のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、光子検出デバイスと、光子検出デバイスの製造方法とに関するものである。
【背景技術】
【０００２】
光子検出器は、工業検査、環境モニタリング、光ファイバのケーブルおよび構成要素の試験、医療画像、化学分析、ならびに科学的調査を含む、複数の用途において使用されている。
【０００３】
光子検出器は、線形光学量子計算、量子リレーおよび量子リピータ、量子暗号、光子数確定状態の生成および調整、ならびに光源の光子放出統計学の特性記述などの量子情報技術における多くの用途にも重要である。
【０００４】
これらの用途に使用される光子検出器の改善に対する継続的なニーズがある。
【発明の概要】
【０００５】
本発明の実施形態は、例としてのみなされた以下の詳細な説明を図面と併せ読めば、より十分に理解される（ｕｎｄｅｒｓｔｏｏｄ  ａｎｄ  ａｐｐｒｅｃｉａｔｅｄ）であろう。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態による単一光子検出器の集積回路図。
【図２】一実施形態による、容量性応答をキャンセルするための差動出力を伴う単一光子検出器の集積回路図。
【図３】図１の回路の電圧出力のシミュレーションを示す図。
【図４】各ＡＰＤにおいて出力される電圧と、図２の減算器の出力電圧のシミュレーションとを示す図。
【図５】図２の減算器の出力電圧のシミュレーションをピコボルト（ｐＶ）目盛で示す図。
【図６Ａ】オンチップ抵抗を示す図。
【図６Ｂ】２つのタイプのオンチップ拡散抵抗を示す図。
【図７Ａ】オンチップキャパシタを示す図。
【図７Ｂ】代替のオンチップキャパシタを示す図。
【図７Ｃ】オンチップ実装形態に適する金属のスパイラルインダクタを示す図。
【図８】オンチップ実装形態に適する別のインダクタを示す図。
【図９】一実施形態による物理的オンチップレイアウトの一例を示す図。
【図１０】図９に対する代替の実施形態を示す図。
【図１１】単一光子検出器を生産するための製作手順における初期のステップを示す図。
【図１２】図１１の製作手順における第３のステップと第４のステップとを示す図。
【図１３】図１１および図１２の製作手順における第５のステップを示す図。
【図１４】図１１〜図１３の製作手順における第６のステップを示す図。
【図１５】図１１〜図１４の製作手順の最後の２つのステップを示す図。
【図１６】キャパシタおよびインダクタの断面図。
【図１７】一実施形態による単一光子検出器を形成するための方法を示す図。
【発明を実施するための形態】
【０００７】
第１の実施形態によれば、ＤＣ入力電圧を受け取るための第１の入力端子と、ＡＣ入力電圧を受け取るための第２の入力端子と、第１の入力端子と第２の入力端子とに接続され、バイアスティーの出力において合成電圧（ｃｏｍｂｉｎｅｄ  ｖｏｌｔａｇｅ）を形成するためにＡＣ入力電圧とＤＣ入力電圧を組み合わせるように構成されたバイアスティーとを備える光子検出デバイスが提供される。第１の単一光子検出器は、バイアスティーの出力に接続され、バイアスティーから合成電圧を受け取り、第１の単一光子検出器上に入射する単一光子のみに基づいて検出信号を記録し、検出された光子を表す検出信号を出力するように構成されている。検出信号を出力するために、第１の単一光子検出器の出力には第１の出力端子が接続されている。光子検出デバイスは単一の集積回路に形成される。
【０００８】
単一チップ上に光子検出デバイスを形成することにより、単一の集積回路において、光子検出デバイスのサイズが、外部のバイアスティーを有するシステムと比較して大幅に縮小され得る。加えて、デバイスを単一の集積回路で実施することにより、システムのノイズを低減するとともに速度を増加するために素子間の距離および素子のサイズが縮小され得る。これは、単一光子検出器の容量性応答と比較して検出信号がかなり小さいものであり得るＧＨｚの周波数で動作可能な単一光子検出システムでは特に重要である。
【０００９】
単一光子検出デバイスは、たった１つの光子に基づいて光を検出することができる。これは、たとえば量子暗号において有益である。
【００１０】
単一光子検出器の出力は抵抗にわたって測定されてよい。第１の単一光子検出器は、バイアスティーの出力と接地の間の第１のライン上に接続されてよく、第１のラインは抵抗に対して直列に接続された第１の単一光子検出器を備え、第１の単一光子検出器と抵抗の間に出力端子が接続されている。接地への接続は、接地に接続されるように構成された端子への接続、または接地への直接接続を含み得る。
【００１１】
有利には、バイアスティーは、第１の入力端子に接続され、低域通過フィルタを備える第１の入力ラインと、第２の入力端子に接続され、高域通過フィルタを備える第２の入力ラインとを備える。
【００１２】
バイアスティーは、望ましくないＤＣ／ＡＣ成分をフィルタリングするために、ＤＣ入力電圧に対して低域通過フィルタを適用するとともにＡＣ入力電圧に対して高域通過フィルタを適用することができる。したがって、バイアスティーは、第１の単一光子検出器に供給される合成電圧を形成するために、クリーンなＡＣ信号とＤＣ信号を組み合わせることができる。単一光子検出器を有する集積回路において高域通過フィルタと低域通過フィルタとを実施することにより、フィルタリングされた信号が進むべき距離が短縮され、それによって、第１の単一光子検出器に供給されるバイアス電圧に導入される可能性があるノイズを低減する。加えて、距離を短縮するとともに素子のサイズを縮小すると回路の容量性応答を低減し、したがって回路が高速で駆動され得、システムの最大ゲート速度が増加する。
【００１３】
有利には、第１の入力ラインと第２の入力ラインはノードにおいて組み合わせてよく、ノードと第１の単一光子検出器の間の接続は２００μｍよりも短い。
【００１４】
一実施形態では、低域通過フィルタがインダクタと抵抗とを備え、および／または高域通過フィルタがキャパシタを備える。インダクタと抵抗は直列に接続されてよい。
【００１５】
有利には、低域通過フィルタは、インダクタと抵抗とに対して並列に接続された第２のキャパシタをさらに備え得る。第２のキャパシタは、第１の入力端子を接地に接続し得る。これは追加の低域通過フィルタリングに使用され得る。
【００１６】
一実施形態によれば、バイアスティーの出力と接地の間で、インピーダンス整合のための容量性ラインが、第１の単一光子検出器に対して並列に接続されている。これによって、システムの内部のインピーダンスが、電力伝達を最大化するかまたは負荷からの信号反射を最小化するようにバランスをとることができる。容量性ラインは、第２の抵抗に対して直列に接続された第３のキャパシタを備え得る。
【００１７】
第１の単一光子検出器は単一光子なだれ検出器でよい。
【００１８】
さらなる実施形態によれば、光子検出デバイスは、バイアスティーの出力に対して第１の単一光子検出器と並列に接続され、バイアスティーから合成電圧を受け取って出力信号を出力するように構成された第２の単一光子検出器と、出力信号を出力するように第２の単一光子検出器の出力に接続された第２の出力端子とをさらに備える。
【００１９】
これによって、単一光子の検出からの信号を、より効果的に分離するのを支援するために、第２の単一光子検出器のうち１つの容量性応答が、第１の単一光子検出器の容量性応答をキャンセルするように使用することができる。有利には、第１の単一光子検出器と第２の単一光子検出器は、互いにたとえば１５０μｍ以内に隣接して配置されてよく、それにより、類似の電界を経験する。これは、第２の単一光子検出器が第１の単一光子検出器と類似の容量性応答を得るのを保証するのに役立つ。
【００２０】
上記の議論は、第２の単一光子検出器を使用して第１の単一光子検出器の信号をキャンセルすることに関するものであるが、第２の単一光子検出器の信号から第１の単一光子検出器の信号が減算されるという逆のことも当てはまり得る。
【００２１】
第２の単一光子検出器は単一光子なだれ検出器でよい。
【００２２】
有利には、第２の単一光子検出器は第１の単一光子検出器と同一のものでよい。これは２つの単一光子検出器の容量性応答を一致させるのに役立ち、それにより、一方がノイズキャンセルのためのダミーの単一光子検出器として働き得る。
【００２３】
第１の単一光子検出器と第２の単一光子検出器は、どちらも単一光子なだれ検出器でよい。２つの単一光子検出器は同一の層構造およびドーピングを有し得る。しかしながら、第２の単一光子検出器の上には、光子を阻止するためのキャッピング層が形成されてよい。これは、容量性応答のみが出力され、光子によって生じる信号が出力されないことを保証し、それにより、第２の単一光子検出器は常にダミーの単一光子検出器として働く。
【００２４】
第１の単一光子検出器と第２の単一光子検出器は同時に形成されたものでよい。たとえば、２つの単一光子検出器は、同一の堆積ステップおよび／またはドーピングステップを共用して形成されたものでよい。これは、２つの単一光子検出器の間の製造差を低減することによって２つの単一光子検出器の容量性応答を一致させるのに役立ち得る。
【００２５】
有利には、光子検出デバイスは、第２の単一光子検出器上に入射する光子を阻止するようにさらに構成され得る。これは、容量性応答のみが出力されるように、第２の光子検出器の出力信号が検出信号を含まないことを保証する。これは、光子を阻止するために単一光子検出器にわたって堆積されたキャッピング層の形態でよい。あるいは、取外し可能なキャップ（たとえば第２の単一光子検出器の上に設置され得るスライダまたはキャップ）が使用されてよい。第１の単一光子検出器は、何らかのキャッピング層／キャップの下の第２の単一光子検出器と同一のものでよい。
【００２６】
第１の単一光子検出器と第２の単一光子検出器は互いに１５０μｍ以内に配置されてよい。これは、製造差を低減して２つの単一光子検出器に対して類似の局所電界（ノイズに影響を及し得る）が印加されることを保証するのに役立ち得る。任意選択で、第１の単一光子検出器と第２の単一光子検出器は互いに５０μｍまたは２０μｍ以内に配置されてよい。
【００２７】
一実施形態によれば、本明細書で説明されたような光子検出デバイスと、検出信号からノイズを除去するために検出信号から出力信号を差し引くように構成されたノイズキャンセル回路とを備える光子検出システムが提供される。ノイズキャンセル回路は、集積回路（光子検出デバイス）の外部にあって、集積回路の端子を介して接続されてよい。ノイズキャンセル回路は、（１つの単一光子検出器が使用される）自律分化回路または（２つの単一光子検出回路が使用される）引き算回路でよい。
【００２８】
一実施形態によれば、単一光子検出システムは、本明細書で説明されたような光子検出デバイスまたは上記で説明されたような光子検出システムと、光子を一度に１つだけ第１の単一光子検出器へ向けるように構成された単一光子源とを備え、単一光子検出システムは、第２の単一光子検出器へは光を向けないように構成されている。それゆえに、このシステムまたはデバイスは、単一光子検出器のうちの１つへの光を阻止するように構成され得るが、代替の実施形態では、両方の検出器が露光されて光子を検出することができるものの、一度に１つだけが光を検出するのに利用され、それにより、他方は容量性応答をキャンセルするために使用され得る。
【００２９】
さらなる実施形態によれば、基板上に光子検出デバイスを製作するための方法が提供され、この方法は、第１の単一光子検出器上に入射する単一光子のみに基づく検出信号を記録し、検出された光子を表す検出信号を出力するように構成された第１の単一光子検出器を基板上に形成することと、バイアスティーの出力に合成電圧を形成するためにＡＣ入力電圧とＤＣ入力電圧を組み合わせるように構成されたバイアスティーを基板上に形成し、第１の単一光子検出器に合成電圧を供給するために、バイアスティーの出力が第１の単一光子検出器に接続されることと、ＤＣ入力電圧を受け取るための第１の入力端子を基板上に形成し、第１の入力端子が、バイアスティーに対してＤＣ入力電圧を供給するためにバイアスティーに接続されることと、ＡＣ入力電圧を受け取るための第２の入力端子を基板上に形成し、第２の入力端子が、バイアスティーに対してＡＣ入力電圧を供給するためにバイアスティーに接続されることと、検出信号を出力するために第１の単一光子検出器の出力に接続された第１の出力端子を基板上に形成することとを備え、光子検出デバイスは単一の集積回路に形成される。
【００３０】
単一基板上に光子検出デバイスを単一集積回路で形成すると、システムのサイズを縮小し、システムのノイズを低減し、システムがより高速で動作することを可能にする。
【００３１】
この方法は、バイアスティーの出力に対して第１の単一光子検出器と並列に接続され、バイアスティーからの合成電圧を受け取って出力信号を出力するように構成された第２の単一光子検出器を基板上に形成することと、出力信号を出力するために第２の単一光子検出器の出力に接続された第２の出力端子を基板上に形成することと、をさらに備え得る。
【００３２】
第２の単一光子検出器は、第１の単一光子検出器からの容量性応答をキャンセルするためのダミーの単一光子検出器として働き得る。
【００３３】
第１の単一光子検出器と第２の単一光子検出器は同一のものでよい。一実施形態では、第１の単一光子検出器と第２の単一光子検出器は同時に形成される。これによって、同一の材料およびドーパントが利用され得て、２つの検出器間の製造差を低減する。
【００３４】
さらなる実施形態によれば、第１の単一光子検出器と第２の単一光子検出器は互いに１５０μｍ以内に形成される。
【００３５】
単一光子なだれ検出器（ＳＰＡＤ：ｓｉｎｇｌｅ  ｐｈｏｔｏｎ  ａｖａｌａｎｃｈｅ
ｄｅｔｅｃｔｏｒ）は個々の光子を検出することができる高感度の光検出器である。ＳＰＡＤは、検出器に衝突する個々の光子によって生じる電流を増幅するのに、なだれ降伏を利用する。
【００３６】
ＳＰＡＤは非常に小さい信号を検出する必要があるので、高精度およびノイズキャンセルが必要とされる。測定誤差は、光子が受け取られると期待されるときのみＳＰＡＤがオンになるＳＰＡＤのゲート制御によって低減され得る。しかしながら、ゲート制御の速度は、システムを通って移動する信号の速度および精度によって制限される可能性がある。加えて、ＳＰＡＤシステムはかなり大きい可能性がある。
【００３７】
したがって、より小さいシステムで実施され得る、より高速でより正確な単一光子検出器のニーズがある。
【００３８】
本明細書で説明される実施形態は、単一光子検出器として同一のチップ上に駆動回路を組み込むものである。これは、信号が進む必要のある距離を短縮し、それによって誤差を低減するとともにシステムの速度を増加する。
【００３９】
図１は第１の実施形態による単一光子検出器の集積回路図を示す。示された素子は単一チップ上の集積回路として実施される。
【００４０】
２つの入力信号が受け取られる。ＤＣ入力１０２において直流（ＤＣ）信号が受け取られ、ＡＣ入力１０４において交流（ＡＣ）信号が受け取られる。２つの信号はバイアスティー１０６において組み合わされ、バイアスティー１０６は、組合せ信号をなだれ光子検出器（ＡＰＤ：ａｖａｌａｎｃｈｅ  ｐｈｏｔｏｎ  ｄｅｔｅｃｔｏｒ）１０８の入力に供給する。したがって、ＡＰＤに印加されるバイアス電圧はＤＣ成分とＡＣ成分の両方を備える。
【００４１】
ＡＰＤに印加されるバイアス電圧は、最高値において降伏電圧を上回り、最低値において降伏電圧を下回る。バイアス電圧が降伏電圧を超えるとき、検出器は「オン」にゲート制御され、ＡＰＤ  １０８の検出領域上に入射する個々の光子を検出することができる。電圧が降伏電圧未満であるとき、検出器は「オフ」にゲート制御され、検出器は光子に感応しない。したがって、ＡＣ電圧成分の周波数はゲート周波数である。ゲート周波数は、たとえばＱＫＤシステムの光子源の駆動周波数と同期されてよい。
【００４２】
ＡＰＤの降伏電圧は、動作温度およびデバイス構造に応じて２０から３００Ｖまで変化し得る。
【００４３】
ＡＣ信号はデバイスのゲート周波数で振動する電圧である。ＤＣ信号は、ＡＰＤ  １０８の降伏電圧よりも低く、または高く調節可能な安定したバイアス電圧である。
【００４４】
ＤＣ入力１０２はバイアスティー１０６の第１のアームに接続されており、ＡＣ入力１０４はバイアスティー１０６の第２のアームに接続されている。バイアスティー回路１０６はＡＰＤ  １０８のカソード接点に接続されている（しかしながらＡＰＤは逆にされてよく、バイアス電圧が逆にされる場合にはバイアスティー回路１０６はアノードに接続される）。バイアスティー１０６は、ＤＣ入力１０２に対して直列に接続されたインダクタＬ１と抵抗Ｒ１とをティーの第１のアーム上に備え、ＡＣ入力１０４に接続された第１のキャパシタＣ１をティーの第２のアーム上に備える。インダクタＬ１および第１の抵抗Ｒ１はＤＣ信号に対する低域通過フィルタとして働く。
【００４５】
第１のアームは、ＤＣ入力１０２を接地に接続する第２のキャパシタＣ２をさらに備える。第２のキャパシタは、バイアスティー１０６の第１のアームに対して追加の低域通過フィルタリングをもたらすように働く。
【００４６】
代替の実施形態では、第２のキャパシタＣ２は利用されない。代わりに、インダクタＬ１および第１の抵抗Ｒ１は、第２のキャパシタＣ２に対して並列に接続されることなく、低域通過フィルタとして働き得る。
【００４７】
バイアスティーの第２のアームは第１のキャパシタＣ１を備える。第１のキャパシタＣ１は、ＡＣ信号に対する高域通過フィルタとして働く。第１のアームと第２のアームは、（フィルタリングされたＡＣ入力とＤＣ入力とを組み合わせるために）ノード１０７において合流し、バイアスティー１０６の出力ラインを通じてたどり続ける。
【００４８】
第３のキャパシタＣ３は、バイアスティー１０６の出力に対して、ＡＰＤ  １０８と並列に接続されている。第３のキャパシタＣ３は第２の抵抗Ｒ２を介して接地に接続されている。これにより、回路を、インピーダンス整合のために調整することができる。
【００４９】
ＡＰＤ  １０８の出力は、第３の抵抗Ｒ３を介して接地にも接続されている。ＡＰＤ  １０８の出力は回路の出力端子１１０に接続されている。これは、個々の光子からの信号が検出され得るように、ノイズを除去するためにフィルタリングされ得る出力電圧（Ｖout）をもたらす。たとえば、出力電圧Ｖoutは、ＡＰＤ  １０８の容量性応答をキャンセルして光子検出からのなだれ信号のみを残すように、自律分化回路に入力されてよい。自律分化モードの動作では、信号の一部分を、１８０度位相シフトされた信号の早期の部分と比較することによって、出力信号のバックグラウンドが除去される。
【００５０】
さらなる実施形態では、（フィルタリングされた）出力電圧が、なだれイベントの測定値を所定レベルと比較するように構成された弁別器に入力される。これは、なだれイベントが検出されたときデジタル出力をもたらす。
【００５１】
図１の回路は単一チップ上に（単一の集積回路で）実施される。これは、一般に検出システムのサイズを縮小し、ＡＰＤ  １０８を駆動するために入力信号が進む必要のある距離を短縮する。したがって、これは、外部の駆動回路を有するシステムと比較して、（たとえば駆動回路における誘導結合および容量結合を低減することにより）システムのノイズの量を低減する。これは、比較的大量のノイズを被る可能性がある長配線（たとえば１ｍを超える長さ）を介してＡＰＤに接続されなければならないはずの外部の駆動回路と対照的である。
【００５２】
加えて、信号が進む必要のある距離を短縮すると、システムの内部の寄生インダクタンスおよび寄生キャパシタンスの量が低減することにより、回路はより急速に機能することができる。したがって、ＡＰＤはより高いクロック周波数で駆動され得る。これは、システムが２ＧＨｚを超える周波数のゲート制御を達成し得ることを意味する。
【００５３】
回路の様々な素子のキャパシタンス、抵抗値およびインダクタンスは、システムを調整するように適合され得る。たとえば、図１は第２の抵抗Ｒ２および第３の抵抗Ｒ３がそれぞれ５０Ωの抵抗値を有すると明示しているが、Ｒ２とＲ３がインピーダンス整合のために等しい抵抗値を有するならば、手近のシステムに基づいて代替抵抗値が使用され得る。
【００５４】
バックグラウンド応答をさらに短縮するのを支援するために、第２の（「ダミー」）ＡＰＤが使用され得る。ダミーＡＰＤは、光を検出するためではなく、単に第１のＡＰＤ  １０８の出力信号からノイズをキャンセルするための基準として働くように使用される。
【００５５】
図２は、一実施形態による、容量性応答をキャンセルするための差動出力を伴う単一光子検出器の集積回路図を示す。
【００５６】
この回路は図１のものに類似しているが、第１のＡＰＤ（ＡＰＤ）２０８に対して並列のダミーＡＰＤ（ＡＰＤ１）２１８が利用されている。第１のＡＰＤ  ２０８は、ＡＰＤ
１０８と同様に、光子を検出するように働く。ダミーＡＰＤ  ２１８は光子を検出しない。これは、ダミーＡＰＤ  ２１８上で光る光子がないため、またはダミーＡＰＤ  ２１８の検出領域が光の到達を防止するように覆われているためであり得る。
【００５７】
ダミーＡＰＤ  ２１８の入力は、第１のＡＰＤ  ２０８と並列に、（バイアスティー１０６に類似して）バイアスティーの出力に接続されている。ダミーＡＰＤ  ２１８の出力は、第１のＡＰＤ  ２０８および第３の抵抗Ｒ３に類似した配置で、第４の抵抗Ｒ４を介して接地に接続されている。
【００５８】
ダミーＡＰＤ  ２１８の出力および第１のＡＰＤ  ２０８の出力は、差動増幅器２２０に接続され得る。差動増幅器２２０は、第１のＡＰＤ  ２０８の信号からバックグラウンド応答を除去して、検出された光子によって生じたなだれパルスを分離するために、第１のＡＰＤ  ２０８の信号からダミーＡＰＤ  ２１８の信号を差し引く。
【００５９】
差動増幅器２２０は演算増幅器２３０を備える。演算増幅器２３０は、（「−」のラベルを付けられた）反転入力と、（「＋」のラベルを付けられた）非反転入力とを備える。演算増幅器２３０の出力は、第５の抵抗Ｒ５を介して反転入力に接続されている。ダミーＡＰＤ  ２１８の出力は、第６の抵抗Ｒ６を介して反転入力に接続されている。第１のＡＰＤ  ２０８の出力は、第７の抵抗Ｒ７を介して非反転入力に接続されている。非反転入力は第８の抵抗Ｒ８を介して接地に接続されている。演算増幅器２３０の出力は、第９の抵抗Ｒ９を介して接地に接続されている。演算増幅器の出力は、（たとえばデジタル出力をもたらすための比較器へ）ノイズキャンセル信号を出力するために、出力ノードＰＲ２にも接続されている。
【００６０】
図２の配置の各抵抗値は表１に詳述されている。しかしながら、システムの特性に応じて代替抵抗値が使用され得る。
【００６１】
【表１】
2020003498.tif 000003
【００６２】
第１のＡＰＤ  ２０８とダミーＡＰＤ  ２１８は実質的に同一である。これは、ダミーＡＰＤ  ２１８の容量性応答が、第１のＡＰＤ  ２０８の容量性応答と実質的に同一とみなされ得ることを意味する。これは、特に、ダミーＡＰＤ  ２１８が第１のＡＰＤ  ２０８に近接近して（たとえば２０μｍ以内に）配置されている場合のことである。これは、ダミーＡＰＤ  ２１８と第１のＡＰＤ  ２０８が類似した電界を受けることになり、それによって類似した容量性応答を有することを意味する。
【００６３】
ダミーＡＰＤ  ２１８は、第１のＡＰＤ  ２０８と同一の構成である（たとえば同一のドーピングレベルおよび層厚さを有する）という点で第１のＡＰＤ  ２０８と同一である。これは、ダミーＡＰＤ  ２１８と第１のＡＰＤ  ２０８が同一の降伏電圧を有することを意味する。第３の抵抗Ｒ３の抵抗値と第４の抵抗Ｒ４の抵抗値は同一（この場合５０Ω）であり、第１のＡＰＤ  ２０８とダミーＡＰＤ  ２１８は、バイアスティーから同一のバイアス電圧を受け取る。これは、２つのＡＰＤが実質的に同一の電気的応答を有し、第１のＡＰＤ  ２０８の出力が個々の光子の検出によって生じた電圧スパイクを含んでいることを除けば、実質的に同一の信号を出力するはずであることを意味する。
【００６４】
ダミーＡＰＤ  ２１８と第１のＡＰＤ  ２０８が同一のチップ上に近接近して配置されているので、ＡＰＤが別個に製作されている場合よりも製造差が少ないはずである。これは、ＡＰＤを同一のチップ上に近接近して製作することにより、２つのＡＰＤの層の結晶構造が同一になることが見込まれるためである。加えて、２つのＡＰＤは、同一のドーピングおよび堆積ステップを共用して同時に製作され得る。したがって、層のドーピングも同一になることが見込まれる。それゆえに、２つのＡＰＤを、同一のチップ上に近接近して同時に製作することにより、ダミーＡＰＤ  ２１８は第１のＡＰＤ  ２０８に対するより優れた代用になり、したがって、改善されたバックグラウンドキャンセルをもたらすことになる。
【００６５】
加えて、ＡＰＤを同一のチップ上に保つことにより、ＡＰＤの間の距離が短縮され得、それによって、長い距離を進む信号によって生じるノイズを低減し、２つのＡＰＤから出力される信号間の位相差を低減する（それによって、２つの信号が減算されるときのバックグラウンドキャンセルを改善する）。
【００６６】
差動増幅器２２０は減算器として働く。差動増幅器２２０をチップ上で実施する必要性はない。代わりに、差動増幅器２２０はチップ上の回路の外部の回路でよい。差動増幅器２２０は、２つのＡＰＤの出力に接続された、図１の出力端子１１０に類似の出力端子を介してオンチップ回路に接続されてよい。同様に、図１および図２における「ＧＮＤ」とラベルを付けられた部分は、常に接地に接続されていなければならないわけではなく、単に、デバイスが使用されているとき接地に接続され得る端子を表し得る。
【００６７】
図３は、図１の回路の電圧出力のシミュレーションを示す。システムの容量性応答によって生じるノイズは、自律分化回路を使用して除去され得る。
【００６８】
図４は、それぞれのＡＰＤにおける電圧出力および図２の減算器の出力電圧のシミュレーションを示す。第１のＡＰＤ  ２０８の出力は滑らかなラインによって表されており、ダミーＡＰＤ  ２１８の出力は一連の三角形によって表されており、差動増幅器２２０（減算器）の出力は中空の三角形を伴う点線によって表されている。本実施形態では、どのＡＰＤも光子を検出しない。それゆえに、信号は、もっぱらシステムのバックグラウンドノイズに関するものである。
【００６９】
図５は、図２の減算器の出力電圧のシミュレーションをピコボルト（ｐＶ）目盛で示す。２つのＡＰＤの出力は実質的に同一である。それゆえに、ダミーＡＰＤ  ２１８の出力が第１のＡＰＤ  ２０８の出力から差し引かれるとき、ほとんどの電圧変動が除去される。これは、第１のＡＰＤの容量性応答を効果的にキャンセルして、バックグラウンドノイズを数ピコボルトの範囲まで下げる。ノイズが低減されると、光子検出信号がより効果的に検出できる。これは、特に、検出された光子によって生成されたなだれ信号がＡＰＤの容量性出力よりも概して実質的に小さい場合のことである。
【００７０】
図６Ａはオンチップ抵抗を示す。抵抗は、２つの金属接点６０２と６０４の間に堆積された薄膜導体６０６（たとえばＮｉＣｒまたはＴａＮ）を備える。抵抗の抵抗値は、長さ（ｌ）、幅（ｗ）、厚さ（ｔ）、および薄膜に使用された金属のタイプによって次式で決定され、
【００７１】
【数１】
2020003498.tif 000004
【００７２】
ここにおいて、Ｒshは所与の導体のシート抵抗である。シート抵抗は、導体のバルク抵抗率（ρ）およびフィルムの厚さ（ｔ）によって次式で決定される。
【００７３】
【数２】
2020003498.tif 000005
【００７４】
たとえば、３４ｎｍのＮｉＣｒフィルムのシート抵抗は５０Ω／ｓｑである。
【００７５】
薄膜の長さとともに抵抗値が増加するので、デバイスの断面積を小さく保つ一方で長さを増加するために、薄膜は、蛇行する「ジグザグ」パターンに形成されてよい。
【００７６】
図６Ｂは２つのタイプのオンチップ拡散抵抗を示す図である。ｐ型拡散抵抗の上にｎ型拡散抵抗が示されている。
【００７７】
ｎ型拡散抵抗は、ｎ型にドープされたＩｎＰキャップ層（Ｎ−Ｃａｐ）のｎ＋ドープ領域６１６上に堆積された２つの金属接点６１２と６１４とを備える。２つの金属接点６１２および６１４は、ｎ＋ドープ領域６１６の表面上で互いから間隔を置いている。ｎ＋ドープ領域６１６の上で金属接点６１２と６１４の間に、絶縁体（たとえばＳｉＮ）が堆積される。拡散抵抗の抵抗値は、ｎ＋ドープ領域のシート抵抗（Ｒs）と、長さ（ｌ）と、幅（ｗ）とを利用して、薄膜抵抗体と同様に計算され得る。
【００７８】
ｐ型ウェル抵抗は、同様にｎ型拡散抵抗として形成されるが、ｎ＋ドープ領域ではなくｐ型ウェルが使用され、金属接点の下にｐ＋ドープ領域が配置される。ｐ＋ドープ領域はｐ型ウェルよりも大きいドーピング濃度を有する。
【００７９】
図７Ａはオンチップキャパシタを示す。このオンチップキャパシタは、絶縁体（誘電体）７０６によってｎ＋またはｐ＋にドープされた半導体領域７０４から分離された金属板７０２を利用する。絶縁体は窒化物でよい。
【００８０】
図７Ｂは代替のオンチップキャパシタを示す。このキャパシタは図５Ａのキャパシタに類似しているが、ドープされた半導体領域が、絶縁体の内部に組み込まれた第２の金属板で置換されている。
【００８１】
図５Ｂの配置では、キャパシタンス（Ｃ）は次式で表され、
【００８２】
【数３】
2020003498.tif 000006
【００８３】
ここにおいて、ｌは金属板の長さであり、ｗは金属板の幅であり、ｄは金属板の離隔距離であり、ε0は真空の誘電率であり、εsは金属板間の誘電体の相対的な静的誘電率である。
【００８４】
２つの４０μｍｘ４０μｍの正方形金属板を分離する５０ｎｍの窒化物層を伴うキャパシタに関しては、キャパシタンスは１ｐＦである。
【００８５】
図７Ｃは、オンチップ実装形態に適する金属のスパイラルインダクタを示す。このインダクタは、基板の表面上でそれ自体の内方へ螺旋状になっている金属のコイルを備える。中心では、バイアにより、短絡を形成することなく、インダクタの内側端を、スパイラルから出してスパイラルより下の第２のレベルへ通すことができる。インダクタンスは、スパイラルの幅と、間隔と、内径と、外径と、巻数とに依存する。
【００８６】
図８は、オンチップ実装形態に適する別のインダクタを示す。この配置では、２つの導体経路が、２つの接触ポイントから内側へ螺旋状になっている。経路は、各半回転で互いに交差して１ステップだけ内側へ移る。経路は、２つの経路を分離する絶縁体を伴って一方が他方の上を通過するのであれば、交差することができる。スパイラルの中心において、２つの経路が合流する。インダクタは、内向きの６ステップ（Ｎ＝６）と、２６６μｍの直径（Ｄ）とを有するスパイラルである。これは８ｎＨのインダクタンスをもたらす。
【００８７】
図９は、一実施形態による物理的オンチップレイアウトの一例を示す。このオンチップレイアウトは図２の配置に類似している。
【００８８】
この回路は、ＤＣ入力端子９０２とＡＣ入力端子９０４とを備える。ＤＣ入力端子９０２はバイアスティーの第１のアームに接続されている。ＡＣ入力端子９０４はバイアスティーの第２のアームに接続されている。第１のアームと第２のアームは、バイアスティーの出力に接続されたノード９１０において合流する。
【００８９】
バイアスティーの第１のアームは、第１の抵抗９０８に対して直列に接続されたインダクタ９０６を備える。第１の抵抗９０８はＤＣ入力端子９０２に接続されており、インダクタ９０６はノード９１０に接続されている。バイアスティー９１０の第２のアームは、ＡＣ入力端子９０４とノード９１０の間に接続された第１のキャパシタ９０５を備える。
【００９０】
バイアスティーの出力は３つの平行な経路に接続されている。第１の平行な経路は、第２のキャパシタ９１４を介して第１の接地端子９１６（ＧＮＤ）に接続された第２の抵抗９１２を備える。第２の経路は、第３の抵抗９２４を介して第２の接地端子９２６（ＧＮＤ）に接続された第１のＡＰＤ  ９２２を備える。第３の平行な経路は、第４の抵抗９３４を介して第３の接地端子９３６（ＧＮＤ）に接続された第２のＡＰＤ  ９３２を備える。
【００９１】
ＡＰＤ  ９２２と第３の抵抗９２４の間の接続の部分およびＡＰＤ  ９３２と第４の抵抗９３４の間の接続の部分は、下層によって生じるので、図９では隠されている。各ＡＰＤ  ９２２、９３２が、それぞれのＡＰＤのカソードに対する接続をもたらす下層へ通るそれぞれのバイア９２３、９３３を有する。この配置では、バイアスティーによって各ＡＰＤ  ９２２、９３２のアノードに対してバイアス電圧が供給され、各ＡＰＤ  ９２２、９３２の出力は各ＡＰＤ  ９２２、９３２のカソードから得られる。バイアス電圧が逆にされると、この配置は逆にされ得ることが理解されよう。それゆえに、後に論じられるように、バイアス電圧がカソードに印加されてアノードから出力が得られてよい。
【００９２】
第２のＡＰＤ  ９３２の出力は第１の出力端子９４０（Ｏｕｔ１）にも接続されている。第１のＡＰＤ  ９２２の出力は第２の出力端子９４２（Ｏｕｔ２）にも接続されている。
【００９３】
２つのＡＰＤのうちの１つは、他のＡＰＤで検出された信号からノイズをキャンセルするためのダミーＡＰＤとして機能し得る。一実施形態では、両方のＡＰＤが光子を検出することができ、ＡＰＤのうちの１つは、単に検出領域が照光されないことにより、ダミーＡＰＤとして使用される。代替の実施形態では、ＡＰＤのうち一方だけが光を検出するように構成され、他方は光を検出するようには構成されていない。たとえば、ダミーＡＰＤは、光子が検出領域に到達するのを防止するために、検出領域の上に遮光層が設置されてよい。これ以外は、２つのＡＰＤは同一である。
【００９４】
図９のすべての素子が、単一の集積回路の単一チップ上に堆積される。ＤＣ入力９０２はＤＣ入力電圧を受け取るように構成されている。ＡＣ入力９０４はＡＣ入力電圧を受け取るように構成されている。３つの接地端子９１６、９２６、９３６は接地に接続されるように構成されている。第１の出力端子９４０および第２の出力端子９４２は、図２に示されたものなどの減算器回路に接続されるように構成されている。
【００９５】
図９のキャパシタ、抵抗およびインダクタは、図６Ａ〜図８に示されたもののいずれかでよく、または任意の代替の実施形態でもよい。
【００９６】
図１０は図９に対する代替の実施形態を示す。この実施形態は図９のものに類似しているが、ＡＰＤ  １０２２、１０３２は、図９の配置に対して逆にバイアスをかけられる。各ＡＰＤ  １０２２、１０３２の出力は、各ＡＰＤ  １０２２、１０３２のアノードから得られる。各ＡＰＤ  １０２２、１０３２のカソードは、バイアスティーの出力に接続されている。カソードが下位レベルに配置されているので、ＡＰＤ  １０２２とＡＰＤ  １０３２とにバイアスティーを接続するためにバイア１０３５が設けられている。
【００９７】
図９および図１０の配置は原寸に比例している。同一のチップ上に２つのＡＰＤを製作することにより、２つのＡＰＤは、同一のドーピングおよび堆積ステップを同時に使用して形成され得る。
【００９８】
バイアスティーとＡＰＤとを同一のチップ上に形成することは、光子検出器のサイズを大幅に縮小するのに役立ち得て、システムのノイズを低減するのに役立ち得る。
【００９９】
図１０において、第１のＡＰＤ  ９２２は、バイアスティーのノード９１０から約８０μｍ離れている。これは、組み合わされてフィルタリングされたバイアス電圧が遠いＡＰＤまで伝わるわけではないことを意味し、したがって、バイアス電圧に導入されるノイズの量を低減する。
【０１００】
図１０の配置では、ＡＰＤは、互いから約３５μｍ離れて配置されている。ＡＰＤを互いに近接させて形成すると、２つのＡＰＤ間の製造差を低減する。
【０１０１】
図１１は、単一光子検出器を生産するための製作手順における初期のステップを示す。図１０のＡＰＤを生産するための初期層の概略断面図が示されている。この光子検出デバイスは、集積回路処理を使用して製作され得る。
【０１０２】
２つのＡＰＤが並んで形成されている。この断面図は、バイア１０３５に合わせて図１０を水平に横切って通る面に沿って得られたものである。
【０１０３】
ヘテロ構造のベースは基板１であり、基板１上に後の層構造が製作される。基板はたとえばＩｎＰ基板でよい。
【０１０４】
前記基板１上に、第２の層２である均一なヘテロ層が堆積される。第２の層２は、たとえば非ドープのＩｎＧａＡｓ層またはｎ型に低濃度ドープされたＩｎＧａＡｓ層でよい。
【０１０５】
前記第２の層２上に、高濃度ドープされた均一なｎ＋型ヘテロ層４が堆積される。この層は、たとえば高濃度ドープされたｎ型ＩｎＰ層でよい。
【０１０６】
前記高濃度ドープされた層４上に、均一な第１の層３が堆積される。第１の層３は、たとえば非ドープのＩｎＰ層またはｎ型に低濃度ドープされたＩｎＰ層でよい。
【０１０７】
製作のこの段階におけるデバイスの断面図がｉに示されている。
【０１０８】
第１の層３には、高濃度ドープされたｐ型材料５の各領域が組み込まれている。これらの領域は、たとえばＺｎ拡散によって、あるいはガス浸漬レーザドーピングまたはイオン注入によって組み込まれ得る。
【０１０９】
一実施形態では、第１の層３には、保護リング領域６を形成する高濃度ドープされた材料のさらなる領域も組み込まれる。保護リング領域は、高濃度ドープされた領域５と同一のステップで形成されても別のステップで形成されてもよく、同一の方法で形成されても別の方法で形成されてもよい。
【０１１０】
製作のこの段階におけるデバイスの断面図がｉｉに示されている。
【０１１１】
代替の実施形態では、第１の層３および第２の層２はシリコンでよく、これらの層では、ｐ型ドーピングはホウ素不純物を使用して達成され得、ｎ型ドーピングは亜リン酸不純物を使用して達成され得る。あるいは、このデバイスは、シリコン−ゲルマニウムヘテロ構造に基づくもの、または任意のＩＩＩ−Ｖ族の半導体に基づくものでよい。
【０１１２】
代替の実施形態では、このデバイスが備えるｎ型に高濃度ドープされた領域５が、たとえばガス浸漬レーザドーピング、注入または拡散によって、中程度にドープされたｎ型ヘテロ層３に組み込まれている。
【０１１３】
一般に、各ＡＰＤは、第１の導電型の第１の層３と第１の導電型の第２の層２とを備える。これらは、低濃度ドープされたドープ層または非ドープ層でさえある。ＡＰＤは、第１の導電型の高濃度ドープされた層４をさらに備える。高濃度ドープされた層４は、第２の層２に対して上に重なって接触している。第１の層３は、高濃度ドープされた層４に対して上に重なって接触している。
【０１１４】
第１の導電型はｎ型であり、第２の導電型はｐ型である。しかしながら、代替構造を使用すると、第１の導電型がｐ型で第２の導電型がｎ型であり得ることが理解される。
【０１１５】
第２の層２は、基板１に対して上に重なって接触している。あるいは、緩衝層など１つまたは複数の中間層が設けられてよい。
【０１１６】
第１の層３は、各ＡＰＤ向けに高濃度ドープされた第２の導電型の領域５を備える。高濃度ドープされた領域５は、第１の層３の残りの部分よりも高いドーパント濃度を有する。これらの領域は「アイランド」であり、すなわち、それぞれが他の高ドーパント濃度領域５から水平方向に分離されている。
【０１１７】
疑問を回避するために、「高ドーパント濃度領域」という用語は、ドーパントによって提供されたキャリヤの集中を指す。
【０１１８】
高濃度ドープされた領域５は、第１の層３の表面に配置されている。高濃度ドープされた領域の深さは、第１の半導体層３の深さよりも浅い。
【０１１９】
高濃度ドープされた領域５は、平面図で見ると円形であり、言い換えれば筒状形状を有する。しかしながら、高濃度ドープされた領域は、原理的には、丸められた多角形を含めて任意の形状であり得る。この場合、高濃度ドープされた領域は、構造の表面において、小さい直径を有する部分と、より大きい直径を有する部分とを有する。これはエッジ破損を低減する。
【０１２０】
この構造は保護リング６も備え得る。保護リング６は、高濃度ドープされた領域５の外側のまわりに用意される。しかしながら、この場合保護リング６は円形であるが、原理的には、丸められた多角形を含めて任意の形状であり得、全体の形状寸法は、高濃度ドープされた領域５の形状と一致されている。保護リング６は、第１の層３の高濃度ドープされた領域であり、第２の導電型の高濃度ドープされた領域でもある。保護リング６は、高濃度ドープされた領域５と同一の導電型を有する。保護リング６は、第１の層３の表面に配置されている。保護リング６の深さは、第１の半導体層３の深さよりも浅い。
【０１２１】
後に論じられるように、各金属接点領域が、したがって各検出領域が、分離されたアノードに接続されるように、各金属接点領域８には分離されたアノード接点が接続されている。基板１の反対側に単一の第２の金属接点領域１０が形成されて、カソードに接続されている。
【０１２２】
使用において、高濃度ドープされたｐ型領域５からｐｉｎ接合が形成され、ｎ型層３および高濃度ドープされたｎ型層４がなだれ領域を形成する。
【０１２３】
各アノードとカソードの間に電圧が印加される。高濃度ドープされたｎ型層４とそれぞれの高濃度ドープされたｐ型層５の間の接触面にわたって高電界が生成される。接合にわたって適切なバイアスが印加されたとき、この領域においてなだれ増倍が生じ得る。
【０１２４】
高濃度ドープされた層４の深さは、浅い空乏領域を伴う薄い接合が達成されて、ＡＰＤが、対応する低い降伏電圧を得るように、０．１μｍ未満であり得る。降伏電圧は、層４のドーピングレベルと、領域５のドーピングレベルおよび深さとにも依存することになる。
【０１２５】
一実施形態では、高濃度ドープされたｐ型領域５は少なくとも１０16ｃｍ-3のドーピング濃度を有することになり、さらなる実施形態では少なくとも１０17ｃｍ-3または１０18ｃｍ-3のドーピング濃度を有することになる。一実施形態では、第１の層３の残りの部分のドーピング濃度は、高電界領域５のドーピング濃度の高々１／１０未満であり、さらなる実施形態では１／１００未満である。領域３のドーピングレベルは、たとえば１０16ｃｍ-3未満でよい。
【０１２６】
図１２は、図１１の製作手順における第３のステップと第４のステップとを示す。この実施形態では、２つのＡＰＤは同時に形成されており、高濃度ドープされた（ｎ＋＋）ＩｎＰ層上にＩｎＰキャップが堆積されている。図１１に関して論じられたように、ＩｎＰ基板上に堆積されたＩｎＧａＡｓ層上に、高濃度ドープされたＩｎＰ層が形成されている。図１１に関して論じられたように、２つの検出領域と、それぞれが各検出領域を囲む２つの保護リングとが、ｐ＋＋ドーピングによって形成されている。ＩｎＰキャップ層は、各検出領域の下のなだれ領域を含む。
【０１２７】
ＡＰＤのカソードとバイアスティーの間の接続を生成するために、ＡＰＤのうちの１つに隣接した領域がＩｎＰ基板までエッチングされる（またはマスクを使用して空けておかれる）。バイアスティーとＡＰＤの間の接続を形成するために、ＩｎＰ基板上に金属接点が堆積される。この金属接点は、２つのＡＰＤのための金属接点（アノード）がｐ＋＋ドープ領域の表面上に堆積されるのと同時に堆積されてよい。次いで、全体の領域にわたって誘電体が堆積され、金属接点を含むＡＰＤを覆う。
【０１２８】
金属接点はクロム／金の二重層でよく、高濃度ドープされたｐ型領域はＩｎＰである。
【０１２９】
図１３は、図１１および図１２の製作手順における第５のステップを示す。次いで、誘電体の内部に、各金属接点の上でバイアが形成される。各バイアは、各金属接点の上の誘電体に（エッチングまたはマスキングによって）穴を空けて、穴の中に金属を堆積することによって形成され得る。
【０１３０】
同時に、ＡＰＤの出力に接続された抵抗を形成するために、各ＡＰＤに隣接して抵抗薄膜が堆積され得る。このとき、抵抗、キャパシタおよびインダクタのための下層がすべて堆積されてよい。次いで、全領域（バイアおよび抵抗を含む）の上に誘電体の上層が堆積される。
【０１３１】
図１４は、図１１〜図１３の製作手順における第６のステップを示す。各バイアの上の誘電体の上層にバイアが形成される。同時に、抵抗薄膜の各終端の上、ならびに回路のキャパシタおよびインダクタにも、バイアが形成されてよい。バイアは、以前に論じられたのと同一のやり方で形成されてよい。ＡＰＤのバイアの上に金属接点が堆積され、次いで、各ＡＰＤの出力を形成するためにそれぞれの抵抗に接続される。ＡＰＤのカソードが駆動され得るように、ＩｎＰ基板に接続されたバイアとバイアスティーの間に接続が形成される。
【０１３２】
抵抗の金属接点の上のバイアと抵抗薄膜の上の隣接したバイアの間に、金属接続が形成される。薄膜の反対端の上のバイアとの間にも金属接続が形成され得、接地に通じる。回路素子間の接続は、すべてこの時点において堆積され得る。これらのバイア、金属接点および金属接続は同時に堆積され得る。
【０１３３】
図１５は、図１１〜図１４の製作手順の最後の２つのステップを示す。ＡＰＤの各活性領域を露光するために、各ＡＰＤの金属接点との間の誘電体がエッチングで除去される。最後に、活性領域の上に反射防止コーティングが堆積される。反射防止コーティングは、接触パッドを覆わなければ、誘電体を含む全領域の上に堆積されてよい。
【０１３４】
反射防止コーティングの材料は、検出器に関して意図された光の波長に依存し得る。たとえばＩｎＰベースの検出器については、表面の反射が最小になるように、厚さを選択された窒化ケイ素が使用され得る。
【０１３５】
各ＡＰＤの、金属接点と反射防止コーティングで覆われた領域の間の領域は検出領域である。
【０１３６】
各ＡＰＤはガイガーモードで動作され得る。ガイガーモード動作では、ＡＰＤに対して降伏電圧を超える逆電圧が印加される。デバイスの反射防止コーティング９がコーティングされている表面、すなわち層が製作されている基板の面に入射する光が吸収されてキャリヤを生成する。領域２において光が吸収され、領域３へドリフトするキャリヤを生成し、高電界領域において衝突イオン化によって増加する。高濃度ドープされたｎ型層４と高濃度ドープされたｐ型領域５の間の接触面にわたって高電界がかかることは、接合にわたって降伏電圧を超える電圧が印加されたとき、これらの領域においてなだれ増倍が起こることを意味する。したがって、生成されたキャリヤは、なだれ増倍領域において増倍される。結果として生じる、各検出領域向けの出力信号ＶOUTが、対応するアノード接点８において測定される。検出領域は、金属接点８の間の、高濃度ドープされた領域５から下の高濃度ドープされた層４までの、反射防止コーティング９で覆われた領域を備える。
【０１３７】
バイアスティー回路を通じて時変電圧が印加される。ＡＣ電圧成分ＶACとＤＣ電圧成分ＶDCが、バイアスティー回路を使用して組み合わされる。バイアスティー回路は、ＡＰＤのカソード接点（すなわち金属接点１０）に接続されている。したがって、ＡＰＤに印加されるバイアス電圧はＤＣ成分とＡＣ成分の両方を備える。ＡＰＤに印加されるバイアス電圧は、最高値において降伏電圧を上回り、最低値において降伏電圧を下回る。バイアス電圧が降伏電圧を超えるとき検出器は「オン」にゲート制御され、降伏電圧未満であるとき検出器は「オフ」にゲート制御される。
【０１３８】
一実施形態では、各検出領域向けのＡＰＤの出力は、接地に接続された抵抗において測定される。各アノード接点８は抵抗に接続されている。光子が検出領域上に入射するとき、なだれ光電流が誘起されて、出力電圧Ｖoutに対応する電圧を抵抗の両端にもたらす。検出領域の電気的出力を測定するために他の回路が使用され得る。
【０１３９】
反対に、図９に関して論じられたようにバイアス電圧が逆にされてアノード接点に印加され得、出力電圧は基板１によって各ＡＰＤから別個に得られる。これは、基板１において２つのＡＰＤの間に絶縁体が形成されることを必要とすることになる。
【０１４０】
図１６はキャパシタおよびインダクタの断面図を示す。
【０１４１】
キャパシタを形成するために、第１の誘電体層上に下部の金属電極が堆積される。下部の金属電極の上に第２の誘電体層が堆積され、第２の誘電体層には、下部の電極に接続するバイアが形成される。下部の電極の上に、第２の誘電体層上に上部の電極が形成される。バイアの金属と上部の電極の金属は同時に堆積されてよい。
【０１４２】
インダクタを形成するために、下部の誘電体層上に下部の金属のスパイラルが形成され得る。下部のスパイラルの上に上部の誘電体層が形成され得る。下部の誘電体層の上の上部の誘電体層の上に、上部の金属のスパイラルが形成され得る。上部のスパイラルと下部のスパイラルを接続するためにバイアが形成され得る。バイアの金属と上部のスパイラルの金属は同時に堆積されてよい。
【０１４３】
図１７は、一実施形態による単一光子検出器を形成するための方法を示す。この方法は、図１１〜図１６に関して論じられたステップを詳述するものである。
【０１４４】
当初は、ステップ１１０２において、図１１の上部に示された構造を生産するためにＡＰＤの層が形成される。両方のＡＰＤに対応する層が同時に形成され得る。次いで、ステップ１１０４において、図１１の下部に示された構造を生産するために、高濃度ドープされた領域と、各ＡＰＤのための保護リングとが形成される。
【０１４５】
図１２の上部に示された構造を形成するために、ステップ１１０６において、ＡＰＤに隣接した領域が基板までエッチングされる。次いで、ステップ１１０８において、アノードおよびカソードが堆積される。これは同一の堆積ステップにおいて遂行され得る。ＡＰＤの高濃度ドープされた領域上に各ＡＰＤ用のアノードが堆積される。図１２の下部に示された構造を形成するために、エッチングされた領域において基板上に単一の共通のカソードが堆積される。
【０１４６】
次いで、ステップ１１１０において、ＡＰＤおよびアノードおよびカソードの上に第１の誘電体層が堆積される。ステップ１１１２において、第１の誘電体層において、穴が、下方へ、アノードおよびカソードまでエッチングされる。
【０１４７】
次いで、ステップ１１１４において、バイアのための、また下部レベルの抵抗、キャパシタおよびインダクタ（図１０に示された素子）のための金属が堆積される。やはり、これも同一の堆積ステップにおいて堆積され得る。これは、図１０の回路において、各抵抗のための抵抗薄膜と、インダクタの下部のスパイラルと、各キャパシタの下部の電極とを形成するばかりでなく、アノードおよびカソードまでエッチングされた穴を塞ぐ。
【０１４８】
次いで、ステップ１１１６において、回路の上に（第１の誘電体層およびインダクタ、抵抗、キャパシタ、バイアおよびＡＰＤの上に）第２の誘電体層が堆積される。ステップ１１１８において、第２の誘電体層にバイアのための穴がエッチングされる。これは、第１の誘電体層におけるバイアまでの穴ばかりでなく、抵抗の下部層までのバイアのための穴と、キャパシタまでのバイアのための穴と、インダクタまでのバイアのための穴とを含む。
【０１４９】
次いで、ステップ１１２０において、バイアのための金属と、図１０に示された回路接続と、抵抗の上部層と、キャパシタと、インダクタとが堆積される。これは同一の堆積ステップにおいて遂行され得る。これは、キャパシタの上部電極と、インダクタの上部スパイラルとを形成する。これは、アノード、カソードおよび抵抗までの接続を完成する。これは素子間の電気的接続も形成する。
【０１５０】
最後に、ステップ１１１２において、活性領域（図１５の上部構造）を露光するために各ＡＰＤのアノード間の誘電体がエッチングで除去され、活性領域（図１５の下部構造）の上に反射防止材料が堆積される。
【０１５１】
ＡＰＤのうちの１つが光を検出するのを防止するために、その上にキャッピング層が与えられてよい。これは、このＡＰＤがダミーＡＰＤであることを保証する。あるいは、両方のＡＰＤが光を検出することができるが一度に１つだけ使用されるのでもよく、それにより、もう１つがダミーＡＰＤとして働き得る。
【０１５２】
バイアスティーとＡＰＤとを同一の基板上に実施することにより、検出器のサイズが大幅に縮小され得て、検出器の速度および精度が改善され得る。加えて、１つがダミーＡＰＤとして働く２つのＡＰＤを実施して同一のチップ上に形成することにより、２つのＡＰＤ間のあらゆる製造差が最小化され得る。これは、ダミーＡＰＤが活性ＡＰＤの容量性応答をより効果的にキャンセルすることを可能にする。
【０１５３】
図９〜図１７は、素子の様々な実施形態と、前記素子を形成する方法とを論じているが、各素子は、所望の機能を達成するのであれば、代替手段によって形成されて、別の形態に構成されてよいことが理解されよう。たとえば、それぞれのＡＰＤが同一であって、その活性領域上に入射する単一光子を（ダミーＡＰＤの上に設置され得る何らかの遮断層に従って）検出し得るのであれば、各ＡＰＤ向けに、代替のドープ特性または反対のドープ特性を有する代替材料が使用され得る。加えて、図１７の方法は、別々の素子のためにいくつかの層を同時に堆積することについて論じているが、別の堆積シーケンスが利用され得ることが理解されよう。
【０１５４】
特定の実施形態が説明されてきたが、これらの実施形態は例としてのみ示されており、本発明の範囲を限定するようには意図されていない。実際、本明細書で説明された斬新な方法およびデバイスは、様々な他の形態で具現されてよく、さらに、本明細書で説明された方法およびシステムの形態において様々な省略、置換および変更がなされ得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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