(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】半導体装置は、ＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲおよびＳｉＣ−ＳＢＤ形成領域ＤＲを有する。ｎ型の半導体基板１１上には、ｎ-型のエピタキシャル層１２が形成されている。ｎ-型のエピタキシャル層１２内には、ｐ+型のボディ領域１４が形成され、ｐ+型のボディ領域１４内には、ｎ++型のソース領域１９およびｎ+型の電流拡散領域１８が形成されている。ｎ++型のソース領域１９を貫通し、ｐ+型のボディ領域１４に達するトレンチＴＲ内には、ゲート電極２１が形成されている。層間絶縁膜２２上には、ソース配線用電極２が形成され、ソース配線用電極２は、バリアメタル膜２３を介して、ＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲにおいて、ｎ++型のソース領域１９に電気的に接続し、ＳｉＣ−ＳＢＤ形成領域ＤＲにおいて、ｎ-型のエピタキシャル層１２に電気的に接続している。【選択図】図３
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【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴが形成される第１領域、および、ショットキーバリアダイオードが形成される第２領域を有する半導体装置であって、
第１導電型の半導体基板と、
前記第１領域および前記第２領域において、前記半導体基板の裏面側に形成されている第１電極と、
前記第１領域および前記第２領域において、前記半導体基板上に形成された前記第１導電型の第１半導体層と、
前記第１領域において、前記第１半導体層内に形成され、且つ、前記第１導電型と反対の第２導電型の第１不純物領域と、
前記第１領域において、前記第１不純物領域内に形成され、且つ、前記第１半導体層よりも高い不純物濃度を有する前記第１導電型の第２不純物領域および前記第１導電型の第３不純物領域と、
前記第１不純物領域内に位置する底面、前記第２不純物領域に接する第１側面、および、前記第３不純物領域に接し、前記第１側面と対向する第２側面を有し、且つ、前記第１領域において前記第２不純物領域を貫通するトレンチと、
前記トレンチ内に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記第１領域において前記第２不純物領域に電気的に接続され、且つ、前記第２領域において前記第１半導体層に電気的に接続された第２電極と、
を有する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記層間絶縁膜には、前記第１領域の前記第２不純物領域および前記第２領域の前記第１半導体層を開口する第１開口部が形成され、
前記第２電極は、前記層間絶縁膜上および前記第１開口部内に形成されている、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記層間絶縁膜には、前記第１領域の前記第２不純物領域を開口する第２開口部、および、前記第２領域の前記第１半導体層を開口する第３開口部が形成され、
前記第２電極は、前記層間絶縁膜上、前記第２開口部内および前記第３開口部内に形成されている、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第２電極は、バリアメタル膜および前記バリアメタル膜上に形成された導電性膜を含み、
前記第２開口部内において、前記バリアメタル膜と前記第２不純物領域との間に、前記バリアメタル膜とは異なる材料からなるシリサイド層が形成され、
前記第３開口部内において、前記バリアメタル膜は、前記第１半導体層に直接接している、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第２領域の前記第１半導体層内には、前記第２導電型の複数の第４不純物領域が形成されている、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第１不純物領域内に、前記第１不純物領域よりも高い不純物濃度を有する前記第２導電型の第５不純物領域が形成され、
前記第５不純物領域は、前記第１領域の前記第２不純物領域と前記第２領域の前記第１半導体層との間に位置している、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記トレンチは、平面視において第１方向に延在し、
前記第１側面および前記第２側面は、それぞれ前記第１方向に垂直な側面であり、
複数の前記トレンチが、前記第１方向と直交する第２方向において互いに隣接するように形成されている、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記トレンチの深さをＨとし、前記トレンチの前記第２方向における幅をＬ２とし、互いに隣接する２つの前記トレンチの前記第２方向における間隔をＬ３とした時、Ｈ／（Ｌ２＋Ｌ３）の値は、０．２５以上、５．００以下である、半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第１方向における前記第１領域の寸法と前記第２領域の寸法との合計寸法に依存することなく、前記Ｈ／（Ｌ２＋Ｌ３）の値を調整することで、前記ＭＩＳＦＥＴのチャネル抵抗を調整することが可能である、半導体装置。
【請求項１０】
請求項１に記載の半導体装置をスイッチング素子として有する電力変換装置。
【請求項１１】
請求項１０に記載の電力変換装置で直流電力を交流電力に変換し、３相モータを駆動する３相モータシステム。
【請求項１２】
請求項１１に記載の３相モータシステムで車輪を駆動する自動車。
【請求項１３】
請求項１１に記載の３相モータシステムで車輪を駆動する鉄道車両。
【請求項１４】
ＭＩＳＦＥＴが形成される第１領域、および、ショットキーバリアダイオードが形成される第２領域を有する半導体装置の製造方法であって、
（ａ）第１導電型のエピタキシャル層が形成された前記第１導電型の半導体基板を用意する工程、
（ｂ）前記第１領域において、前記エピタキシャル層内に、前記第１導電型と反対の第２導電型の第１不純物領域を形成する工程、
（ｃ）前記第１領域において、前記第１不純物領域内に、前記エピタキシャル層よりも高い不純物濃度を有する前記第１導電型の第２不純物領域および前記第１導電型の第３不純物領域を形成する工程、
（ｄ）前記第１不純物領域内に位置する底面、前記第２不純物領域に接する第１側面、および、前記第３不純物領域に接し、前記第１側面と対向する第２側面を有し、且つ、前記第１領域において前記第２不純物領域を貫通するトレンチを形成する工程、
（ｅ）トレンチ内に、ゲート絶縁膜を形成する工程、
（ｆ）前記トレンチ内を埋め込むように、前記ゲート絶縁膜上に、ゲート電極を形成する工程、
（ｇ）前記ゲート電極上に、層間絶縁膜を形成する工程、
（ｈ）前記層間絶縁膜上に、前記第１領域において前記第２不純物領域に電気的に接続し、且つ、前記第２領域において前記第１半導体層に電気的に接続する第２電極を形成する工程、
（ｉ）前記第１領域および前記第２領域において、前記半導体基板の裏面側に、第１電極を形成する工程、
を有する半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
（ｊ）前記（ｇ）工程と前記（ｈ）工程との間に、前記第１領域において、前記層間絶縁膜に、ドライエッチング処理によって、前記第２不純物領域に達する第１開口部を形成する工程、
（ｋ）前記（ｊ）工程後、前記第１開口部内において、前記第２不純物領域上に、シリサイド層を形成する工程、
（ｌ）前記（ｋ）工程後、前記第２領域において、前記層間絶縁膜に、ウェットエッチング処理によって、前記エピタキシャル層に達する第２開口部を形成する工程、
を更に有し、
前記（ｈ）工程において、前記第２電極は、前記第１開口部内において、前記シリサイド層に直接接するように形成され、前記第２開口部内において、前記エピタキシャル層に直接接するように形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法、並びに、半導体装置を用いた電力変換装置、３相モータシステム、自動車および鉄道車両に関し、特に、炭化珪素を用いた半導体装置に関する。
【背景技術】
【０００２】
パワー半導体デバイスの一つである金属絶縁膜半導体電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）において、従来は、珪素（Ｓｉ）基板を用いたパワーＭＩＳＦＥＴ（以下、ＳｉパワーＭＩＳＦＥＴと記す）が主流であった。
【０００３】
しかし、炭化珪素（ＳｉＣ）基板を用いたパワーＭＩＳＦＥＴ（以下、ＳｉＣパワーＭＩＳＦＥＴと記す）は、ＳｉパワーＭＩＳＦＥＴと比較して、高耐圧化および低損失化が可能である。このため、ＳｉＣパワーＭＩＳＦＥＴは、低電力または環境配慮型のインバータ技術の分野において、特に注目されている。
【０００４】
ＳｉＣパワーＭＩＳＦＥＴは、ＳｉパワーＭＩＳＦＥＴと同じ耐圧下である場合、オン抵抗の低抵抗化を図れる。ＳｉＣは、Ｓｉと比較して、約７倍の絶縁破壊に対する電界強度を有するので、ＳｉＣ基板では、ドリフト層となるエピタキシャル層を薄くすることができる。
【０００５】
特許文献１には、ＳｉＣパワーＭＩＳＦＥＴをインバータなどで用いる技術が開示されている。インバータでは、チャネルに双方向に電流を流すことができるので、外付けのＳｉＣ−ＳＢＤ（Schottky Barrier Diode）を用いない同期整流動作が期待される。同期整流動作を行う際には、インバータの上アームおよび下アームの各々のＳｉＣパワーＭＩＳＦＥＴが同時にオンした際に、電流が短絡することを防止するため、上アームおよび下アームの各々のＳｉＣパワーＭＩＳＦＥＴの切り替え時に、ゲート信号を止めるデットタイムが存在する。このデットタイム時には、還流電流は、ＳｉＣパワーＭＩＳＦＥＴのボディダイオードを介して流れる。しかし、ＳｉＣパワーＭＩＳＦＥＴのボディダイオードに順方向電流を流すと、正孔電流によってＳｉＣのドリフト層が劣化し、ＳｉＣパワーＭＩＳＦＥＴのオン抵抗が高くなる順方向劣化現象が知られている。
【０００６】
特許文献２には、上記のような順方向劣化現象を抑制しながら、同期整流動作を実現する方法として、同じチップ内にＳｉＣパワーＭＩＳＦＥＴと、ＳｉＣ−ＳＢＤとを混載する方法が開示されている。これにより、混載されたＳｉＣ−ＳＢＤの順方向電圧（Ｖf）は、ｐｎダイオードであるボディダイオードのＶfよりも電圧が低くなるため、ボディダイオードを流れる正孔電流を抑制し、順方向劣化を抑制することができる。
【０００７】
特許文献３には、チャネル領域にトレンチが形成され、このトレンチ内にゲート電極を埋め込まれたＳｉＣパワーＭＩＳＦＥＴが開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】国際公開第２０１５／１８９９２９号
【特許文献２】特願２０１６−１８４６２７号公報
【特許文献３】国際公開第２０１６／１２９０６８号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、ＳｉＣパワーＭＩＳＦＥＴと共に混載されたＳｉＣ−ＳＢＤの面積が十分ではない場合には、ｐｎダイオードであるボディダイオードのＶfよりも、ＳｉＣ−ＳＢＤのＶfを十分に低くすることができない。その結果、順方向劣化が生じてしまう。そこで、チップ当たりのＳｉＣ−ＳＢＤの面積を大きくすることで、順方向劣化を抑制することができるが、チップ当たりのＳｉＣ−ＳＢＤの面積が大きいと、チップ当たりのＳｉＣパワーＭＩＳＦＥＴの面積が相対的に小さくなる。そうすると、チップ当たりのチャネル抵抗成分が高くなり、オン抵抗が高くなるという問題が発生する。特に、自動車および産業向けの低耐圧ＳｉＣパワーＭＩＳＦＥＴでは、オン抵抗の上昇の原因は、チャネル抵抗成分の上昇であるため、上記の問題が顕著である。
【００１０】
従って、上記の問題を解決するために、チップ当たりのＳｉＣパワーＭＩＳＦＥＴの面積とは独立してＳｉＣパワーＭＩＳＦＥＴのチャネル幅を増やすことで、チップ当たりのＳｉＣ−ＳＢＤの面積が大きくなったとしても、オン抵抗の上昇を抑制できる構造を検討する必要がある。そして、そのような検討により、ＳｉＣパワーＭＩＳＦＥＴとＳｉＣ−ＳＢＤとが混載された半導体装置の性能を向上することが望まれる。
【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
一実施の形態である半導体装置は、ＭＩＳＦＥＴが形成される第１領域、および、ショットキーバリアダイオードが形成される第２領域を有する半導体装置であって、第１導電型の半導体基板と、半導体基板の裏面側に形成されている第１電極と、半導体基板上に形成された第１導電型の第１半導体層と、を有する。また、半導体装置は、第１領域において、第１半導体層内に形成された第２導電型の第１不純物領域と、第１領域において、第１不純物領域内に形成され、且つ、第１半導体層よりも高い不純物濃度を有する第１導電型の第２不純物領域および第１導電型の第３不純物領域と、を有する。また、半導体装置は、第１領域において、第２不純物領域を貫通するように形成され、且つ、第１不純物領域内に位置する底面、第２不純物領域に接する第１側面、および、第３不純物領域に接し、第１側面と対向する第２側面を有するトレンチと、トレンチ内に、ゲート絶縁膜を介して形成されたゲート電極と、を有する。また、半導体装置は、ゲート電極上に形成された層間絶縁膜と、層間絶縁膜上に形成され、第１領域において第２不純物領域に電気的に接続され、且つ、第２領域において第１半導体層に電気的に接続された第２電極と、を有する。
【発明の効果】
【００１４】
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１の半導体装置である半導体チップの平面図である。
【図２】実施の形態１の半導体装置の要部斜視図である。
【図３】実施の形態１の半導体装置の断面図である。
【図４】実施の形態１の半導体装置の断面図である。
【図５】本願発明者らによる実験結果を示すグラフである。
【図６】本願発明者らによる実験結果を示すグラフである。
【図７】実施の形態１の半導体装置の製造工程の概略を説明する大工程図である。
【図８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図９】図８に続く製造工程を示す断面図である。
【図１０】図９に続く製造工程を示す断面図である。
【図１１】図１０に続く製造工程を示す断面図である。
【図１２】図１１に続く製造工程を示す断面図である。
【図１３】図１２に続く製造工程を示す断面図である。
【図１４】図１３に続く製造工程を示す断面図である。
【図１５】図１４に続く製造工程を示す断面図である。
【図１６】図１５に続く製造工程を示す断面図である。
【図１７】図１６に続く製造工程を示す断面図である。
【図１８】図１７に続く製造工程を示す断面図である。
【図１９】図１８に続く製造工程を示す断面図である。
【図２０】図１９に続く製造工程を示す断面図である。
【図２１】実施の形態２の半導体装置の要部斜視図である。
【図２２】実施の形態２の半導体装置の断面図である。
【図２３】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く製造工程を示す断面図である。
【図２５】図２４に続く製造工程を示す断面図である。
【図２６】実施の形態３の半導体装置の要部斜視図である。
【図２７】実施の形態３の半導体装置の断面図である。
【図２８】実施の形態４の半導体装置の要部斜視図である。
【図２９】実施の形態４の半導体装置の断面図である。
【図３０】実施の形態５の電力変換装置を示す回路図である。
【図３１】実施の形態６の自動車である電気自動車の構成を示す概略図である。
【図３２】実施の形態６の昇圧コンバータを示す回路図である。
【図３３】実施の形態７の鉄道車両の構成を示す概略図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００１７】
（実施の形態１）
＜本実施の形態の半導体装置の構造＞
図１は、本実施の形態の半導体装置である半導体チップ１の平面図である。図１は平面図であるが、図面を見易くするため、ソース配線用電極２、ゲート配線用電極３、ｎ++型のガードリング４およびｐ型のフローティング・フィールド・リミッティング・リング（ＦＬＲ：Floating Field Limiting Ring）５にハッチングを付している。また、図１には、半導体チップ１の主要な半導体素子が形成されるアクティブ領域６の一部を拡大した平面図も示されている。
【００１８】
図１に示すように、半導体チップ１の中央部には、ソース配線用電極２およびゲート配線用電極３が形成されている。ソース配線用電極２の下方は、アクティブ領域６となっており、アクティブ領域６には、ｎ型のＳｉＣパワーＭＩＳＦＥＴおよびＳｉＣ−ＳＢＤのような主要な半導体素子が形成されている。アクティブ領域６には、平面視においてストライプ状に形成された複数のトレンチＴＲが形成され、これらのトレンチＴＲを利用して、ＳｉＣパワーＭＩＳＦＥＴが形成される。このような各半導体素子の構造については、後で詳細に説明する。
【００１９】
ソース配線用電極２において破線で囲まれた領域は、ソースパッド２ａであり、ゲート配線用電極３において破線で囲まれた領域は、ゲートパッド３ａである。ここでは図示していないが、半導体チップ１は保護膜によって覆われており、この保護膜に形成された開口部から露出する領域が、ソースパッド２ａおよびゲートパッド３ａである。ソースパッド２ａおよびゲートパッド３ａの各々の上面に、ワイヤボンディングまたはクリップ（銅板）などの外部接続用端子が接続されることで、半導体チップ１を、他のチップまたは配線基板などに電気的に接続させることが可能となる。
【００２０】
ソース配線用電極２およびゲート配線用電極３の外周には、３重のｐ型のＦＬＲ５が形成され、ｐ型のＦＬＲ５の外周には、ｎ++型のガードリング４が形成されている。複数のｐ型のＦＬＲ５をアクティブ領域６の周辺に形成することにより、ＳｉＣパワーＭＩＳＦＥＴのオフ動作時において、最大電界部分がｐ型のＦＬＲ５へ移り、最外周のｐ型のＦＬＲ５で降伏するようになるので、ＳｉＣパワーＭＩＳＦＥＴの耐圧を高くすることが可能となる。図１には、３個のｐ型のＦＬＲ５が示されているが、ｐ型のＦＬＲ５の数は、３個に限定されず、３個より多くても少なくてもよい。また、ｎ++型のガードリング４は、アクティブ領域６に形成されたＳｉＣパワーＭＩＳＦＥＴを保護する機能を有する。
【００２１】
以下に、図２〜図４を用いて、ＳｉＣパワーＭＩＳＦＥＴおよびＳｉＣ−ＳＢＤの構造を説明する。
【００２２】
図２は、本実施の形態の半導体装置の要部斜視図であり、アクティブ領域６に形成された半導体素子であるＳｉＣパワーＭＩＳＦＥＴおよびＳｉＣ−ＳＢＤが示されている。なお、図２では、ｎ-型のエピタキシャル層１２の表面付近に形成された各不純物領域を主に示すため、ｎ型の半導体基板１１、ゲート電極２１およびソース配線用電極２などが省略されている。図３は、図２に示されるＡ−Ａ線に沿った断面図であり、図４は、図２に示されるＢ−Ｂ線に沿った断面図である。
【００２３】
なお、本実施の形態の説明では、「ｎ型」の表記に「-」または「+」などを付しているが、これらは、相対的な不純物濃度を表記した符号である。例えば、ｎ型の場合には、「ｎ-」、「ｎ」、「ｎ+」および「ｎ++」の順番で、ｎ型不純物の不純物濃度が高いことを意味する。また、「ｐ型」の表記についても、「ｎ型」の場合と同様である。
【００２４】
本実施の形態で使用される半導体基板（基板）１１は、炭素および珪素を含む化合物半導体基板であり、具体的には、ｎ+型の炭化珪素（ＳｉＣ）基板である。ｎ型の半導体基板１１は、表面と、表面と反対側の面である裏面とを有する。
【００２５】
ｎ型の半導体基板１１の裏面側には、ｎ+型のドレイン領域１３が形成されている。ｎ+型のドレイン領域１３下には、シリサイド層２４が形成され、シリサイド層２４下には、ドレイン配線用電極２５が形成されている。シリサイド層２４は、例えばニッケルシリサイド（ＮｉＳｉ）からなる。ドレイン配線用電極２５は、例えば、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜の積層膜であり、ドレイン配線用電極２５の厚さは、例えば０．５〜１．０μｍである。なお、ドレイン配線用電極２５は、これらの積層膜ではなく、これらのうちの１つからなる単層膜であってもよいし、これらとは別の導電性膜であってもよい。
【００２６】
ドレイン配線用電極２５は、ＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲにおいては、ＳｉＣパワーＭＩＳＦＥＴのドレイン電極として機能し、ＳｉＣ−ＳＢＤ形成領域ＤＲにおいては、ＳｉＣ−ＳＢＤのカソード電極として機能する。図示はしないが、ドレイン配線用電極２５は、半田ボールまたはバンプ電極などの外部接続用の導電性膜を介して、半導体チップ１の外部のデバイスに電気的に接続される。
【００２７】
ｎ型の半導体基板１１上には、ｎ型の半導体基板１１よりも低い不純物濃度を有し、炭化珪素（ＳｉＣ）からなるｎ-型のエピタキシャル層（半導体層）１２が形成されている。ｎ-型のエピタキシャル層１２は、本実施の形態においてドリフト層として機能する。
【００２８】
ｎ-型のエピタキシャル層１２内には、ｐ+型のボディ領域（不純物領域）１４が形成されている。ｐ+型のボディ領域は、主に、ＳｉＣパワーＭＩＳＦＥＴのチャネル領域として機能する。
【００２９】
図２のＹ方向において、互いに隣接するｐ+型のボディ領域１４の間には、ｎ-型のエピタキシャル層１２よりも高い不純物濃度を有するｎ型のＪＦＥＴ領域（不純物領域）１６が形成されている。
【００３０】
ｐ+型のボディ領域１４内には、ｐ+型のボディ領域１４よりも高い不純物濃度を有するｐ++型のボディ電位固定領域（不純物領域）１５と、ｎ型のＪＦＥＴ領域１６よりも高い不純物濃度を有するｎ++型のソース領域（不純物領域）１９が形成されている。また、ｐ+型のボディ領域１４内には、ｎ型のＪＦＥＴ領域１６よりも高い不純物濃度を有するｎ+型の電流拡散領域（不純物領域）１８が形成されている。ｎ+型の電流拡散領域１８の一部は、ｐ+型のボディ領域１４に隣接するｎ型のＪＦＥＴ領域１６へ延在している。ｎ+型の電流拡散領域１８上およびｎ型のＪＦＥＴ領域１６上には、ｐ+型の電界緩和領域（不純物領域）１７が形成されている。
【００３１】
ｎ++型のソース領域１９およびｐ++型のボディ電位固定領域１５には、ソース配線用電極２が電気的に接続され、ＳｉＣパワーＭＩＳＦＥＴの動作時に、ソース電位が印加される。ｎ+型の電流拡散領域１８には、ｎ型のＪＦＥＴ領域１６、ｎ-型のエピタキシャル層１２、ｎ+型のドレイン領域１３およびシリサイド層２４を介して、ドレイン配線用電極２５が電気的に接続され、ＳｉＣパワーＭＩＳＦＥＴの動作時に、ドレイン電位が印加される。
【００３２】
また、ｐ++型のボディ電位固定領域１５を境界として、ｎ++型のソース領域１９と反対側のｎ-型のエピタキシャル層１２は、ＳｉＣ−ＳＢＤ形成領域ＤＲとなっている。言い換えれば、ｐ++型のボディ電位固定領域１５は、ＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲのｎ++型のソース領域１９と、ＳｉＣ−ＳＢＤ形成領域ＤＲのｎ-型のエピタキシャル層１２との間に位置している。後述のように、ＳｉＣ−ＳＢＤ形成領域ＤＲのｎ-型のエピタキシャル層１２には、ソース配線用電極２が電気的に接続される。
【００３３】
ＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲのｎ-型のエピタキシャル層１２には、ｎ++型のソース領域１９を貫通し、ｐ+型のボディ領域１４に達するように、複数のトレンチＴＲが形成されている。図２および図３に示されるように、複数のトレンチＴＲの各々は、Ｙ方向に延在している。そして、図２および図４に示されるように、Ｘ方向において、複数のトレンチＴＲが互いに隣接するように形成されている。
【００３４】
複数のトレンチＴＲの各々の内部には、ゲート絶縁膜２０を介して、ゲート電極２１が埋め込まれている。ゲート絶縁膜２０は、例えば酸化シリコン膜のような絶縁膜であり、ゲート絶縁膜２０の厚さは、例えば５〜１５０ｎｍである。ゲート電極２１は、例えば多結晶シリコン膜のような導電性膜であり、ゲート電極２１の厚さは、例えば０．０１〜４μｍである。
【００３５】
ゲート電極２１の一部は、トレンチＴＲの外部にも形成され、複数のトレンチＴＲの各々の内部に形成されているゲート電極２１は、互いに一体化されている。なお、図３に示されるように、トレンチＴＲの外部に形成されているゲート電極２１の端部は、ｎ++型のソース領域１９上に位置している。
【００３６】
図示はしないが、ゲート電極２１には、図１に示されるゲート配線用電極３が電気的に接続され、ＳｉＣパワーＭＩＳＦＥＴの動作時にゲート電位が印加される。
【００３７】
図３に示されるように、Ｙ方向において、トレンチＴＲの第１側面Ｓ１は、ｎ++型のソース領域１９に接し、第１側面Ｓ１と対向する側面であるトレンチＴＲの第２側面Ｓ２は、ｎ+型の電流拡散領域１８に接している。また、図４に示されるように、Ｘ方向において、トレンチＴＲの第３側面Ｓ３、および、第３側面Ｓ３と対向する側面であるトレンチＴＲの第４側面Ｓ４は、ｐ+型のボディ領域に接している。また、トレンチＴＲの底面は、ｐ+型のボディ領域に接している。
【００３８】
このように、ｎ+型の電流拡散領域１８からｐ+型のボディ領域１４を介してｎ++型のソース領域１９に至る経路が、ＳｉＣパワーＭＩＳＦＥＴの電流経路となる。すなわち、トレンチＴＲの第３側面Ｓ３、第４側面Ｓ４および底面に接するｐ+型のボディ領域に、ＳｉＣパワーＭＩＳＦＥＴのチャネル領域が形成され、特に、第３側面Ｓ３および第４側面Ｓ４に接するｐ+型のボディ領域が、チャネル領域の主要部となる。
【００３９】
ＳｉＣパワーＭＩＳＦＥＴのゲート電極２１は、層間絶縁膜２２によって覆われている。層間絶縁膜２２は、例えば酸化シリコン膜のような絶縁膜である。層間絶縁膜２２には、ｎ++型のソース領域１９の一部上、ｐ++型のボディ電位固定領域１５上、および、ＳｉＣ−ＳＢＤ形成領域ＤＲのｎ-型のエピタキシャル層１２上を開口する開口部ＯＰ１が形成されている。
【００４０】
開口部ＯＰ１の内部および層間絶縁膜２２上には、バリアメタル膜２３が形成され、バリアメタル膜２３上には、ソース配線用電極２が形成されている。バリアメタル膜２３は、例えばチタン（Ｔｉ）膜のような導電性膜であり、ソース配線用電極２は、例えばアルミニウム（Ａｌ）膜のような導電性膜である。
【００４１】
開口部ＯＰ１内に埋め込まれたソース配線用電極２は、バリアメタル膜２３を介して、ｎ++型のソース領域１９、ｐ++型のボディ電位固定領域１５、および、ＳｉＣ−ＳＢＤ形成領域ＤＲのｎ-型のエピタキシャル層１２に接続している。これらの領域には、ソース配線用電極２からソース電位が印加される。すなわち、ＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲにおいて、バリアメタル膜２３およびソース配線用電極２は、ソース電極として機能し、オーミックコンタクト部を構成している。また、ＳｉＣ−ＳＢＤ形成領域ＤＲにおいて、バリアメタル膜２３は、アノード電極として機能し、ショットキーコンタクト部を構成している。
【００４２】
また、図１に示されるゲート配線用電極３は、ソース配線用電極２と同様な導電性膜によって構成され、バリアメタル膜２３を介して、ゲート電極２１の一部に接続している。すなわち、ＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲのゲート電極２１の一部に接続しているバリアメタル膜２３およびゲート配線用電極３は、オーミックコンタクト部を構成している。
【００４３】
また、図示はしないが、ソース配線用電極２上およびゲート配線用電極３上には、例えば酸化シリコン膜またはポリイミド膜のような保護膜が形成され、この保護膜に形成されている開口部から露出した領域が、図１に示されるソースパッド２ａおよびゲートパッド３ａである。
【００４４】
以下に、本実施の形態における各構成の深さおよび不純物濃度などのパラメータを記載する。なお、以下に示される各々の深さ（第１深さ〜第６深さ）は、それぞれ、ｎ-型のエピタキシャル層１２の表面からの深さである。言い換えれば、これらの深さは、各不純物領域の厚さである。
【００４５】
ｎ型の半導体基板１１は、例えば１×１０18〜１×１０21ｃｍ-3の不純物濃度を有する。
【００４６】
ｎ-型のエピタキシャル層１２は、例えば５〜５０μｍの厚さを有し、例えば１×１０14〜１×１０17ｃｍ-3の不純物濃度を有する。
【００４７】
ｎ+型のドレイン領域１３は、例えば１×１０19〜１×１０21ｃｍ-3の不純物濃度を有する。
【００４８】
ｐ+型のボディ領域１４は、例えば０．５〜２．０μｍの深さ（第１深さ）を有し、例えば１×１０16〜１×１０19ｃｍ-3の不純物濃度を有する。また、ｐ+型のボディ領域１４の最大不純物濃度は、例えば１×１０17〜１×１０19ｃｍ-3の範囲である。
【００４９】
ｐ++型のボディ電位固定領域１５は、例えば０．１〜１．０μｍの深さ（第２深さ）を有し、例えば１×１０19〜１×１０21ｃｍ-3の不純物濃度を有する。
【００５０】
ｎ++型のソース領域１９は、例えば０．１〜１．０μｍの深さ（第３深さ）を有し、例えば１×１０19〜１×１０21ｃｍ-3の不純物濃度を有する。
【００５１】
ｎ+型の電流拡散領域１８は、例えば０．１〜１．０μｍの深さ（第４深さ）を有し、例えば５×１０17〜５×１０18ｃｍ-3の不純物濃度を有する。
【００５２】
ｐ+型の電界緩和領域１７は、例えば０．０１〜０．５μｍの深さ（第５深さ）を有し、例えば１×１０17〜１×１０19ｃｍ-3の不純物濃度を有する。
【００５３】
ｎ型のＪＦＥＴ領域１６は、例えば、０．３〜２．５μｍの深さ（第６深さ）を有し、例えば１×１０14〜１×１０17ｃｍ-3の不純物濃度を有する。
【００５４】
以下に、図３および図４に示されるトレンチＴＲに関するパラメータを記載する。トレンチＴＲのｎ-型のエピタキシャル層１２の表面からの深さＨは、ｐ+型のボディ領域１４の深さ（第１深さ）よりも浅く、例えば０．１〜１．５μｍである。また、トレンチＴＲにおいて、チャネル長に並行な方向（Ｙ方向）の長さＬ１は例えば１．０〜３．０μｍであり、チャネル幅に並行な方向（Ｘ方向）の長さＬ２は、例えば０．１〜２．０μｍ程度である。チャネル幅に並行な方向（Ｘ方向）の各トレンチＴＲの間隔である長さＬ３は、例えば０．１〜２．０μｍ程度である。
【００５５】
本実施の形態の半導体装置である半導体チップ１には、このようなＳｉＣパワーＭＩＳＦＥＴと、ＳｉＣ−ＳＢＤとが混載されている。
【００５６】
＜本実施の形態の半導体装置の主な特徴＞
本実施の形態の半導体装置では、ＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲにおいて、複数のトレンチＴＲが形成され、各トレンチＴＲ内には、ゲート絶縁膜２０を介してゲート電極２１が埋め込まれている。このため、トレンチＴＲの底面、および、Ｙ方向に沿うトレンチＴＲの両側面（第３側面Ｓ３、第４側面Ｓ４）が、ＳｉＣパワーＭＩＳＦＥＴのチャネル領域を構成している。従って、本実施の形態のトレンチゲートを用いたＳｉＣパワーＭＩＳＦＥＴは、ｎ-型のエピタキシャル層１２にトレンチＴＲを形成しないようなプレーナ型のＭＩＳＦＥＴと比較して、高いチャネル移動度を期待できる。
【００５７】
また、Ｘ方向において、トレンチＴＲの幅である長さＬ２と、各トレンチＴＲ間の間隔である長さＬ３との和（Ｌ２＋Ｌ３）を短くし、更に、トレンチＴＲの深さＨを深くすることで、半導体チップ１内におけるチャネル幅を大きくすることができるので、チャネル抵抗を低減することができる。
【００５８】
また、図２に示される構造は、本実施の形態の半導体装置のうちの一部であるアクティブ領域６を示しており、本実施の形態の半導体装置は、このアクティブ領域６が繰り返し配置されることで、複数のＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲおよび複数のＳｉＣ−ＳＢＤ形成領域ＤＲを有している。
【００５９】
以下の説明では、Ｙ方向における１つのアクティブ領域６（１つのＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲおよび１つのＳｉＣ−ＳＢＤ形成領域ＤＲ）の寸法を素子寸法と称する。また、Ｘ方向において、トレンチＴＲの幅である長さＬ２と、各トレンチＴＲ間の間隔である長さＬ３との和（Ｌ２＋Ｌ３）をトレンチ寸法と称する。また、本実施の形態では、ＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲに２つのＳｉＣパワーＭＩＳＦＥＴが形成され、これら２つのＳｉＣパワーＭＩＳＦＥＴが並列接続されているが、ここでは、このような並列接続された２つのＳｉＣパワーＭＩＳＦＥＴを、実質的に１つのＳｉＣパワーＭＩＳＦＥＴ群として扱う。
【００６０】
この素子寸法において、ＳｉＣ−ＳＢＤ形成領域ＤＲの割合を大きくすることで、ＳｉＣパワーＭＩＳＦＥＴ内のｐｎダイオードであるボディダイオードのＶfより、ＳｉＣ−ＳＢＤのＶfを十分小さくすることができるため、順方向劣化を抑制することができる。
【００６１】
ここで、素子寸法に占めるＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲの割合が小さくなると、チャネル幅が狭くなり、チャネル抵抗が上昇する。すなわち、ＳｉＣ−ＳＢＤ形成領域ＤＲの割合を大きくした分、素子寸法が大きくなり、チャネル抵抗が上昇する。しかしながら、本実施の形態では、トレンチ寸法（Ｌ２＋Ｌ３）に対するトレンチＴＲの深さＨの比率を大きくすることで、チャネル抵抗の上昇を抑制することができる。
【００６２】
従って、本実施の形態の半導体チップ１を用いれば、外付けのＳｉＣ−ＳＢＤを付けずに同期整流動作を行っても、順方向劣化が生じることがなく、また導通損失が増加する問題も抑制することができる。
【００６３】
図５および図６は、本願発明者らによる実験結果を示すグラフであり、本実施の形態におけるトレンチ寸法（Ｌ２＋Ｌ３）に対するトレンチＴＲの深さＨの比率と、チャネル抵抗との関係を示している。なお、図５および図６の図中に記載している実用範囲は、本願発明者らが、実製品に適用できると判断した領域である。
【００６４】
図５は、Ｙ方向におけるＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲの寸法が７μｍであり、Ｙ方向におけるＳｉＣ−ＳＢＤ形成領域ＤＲの寸法が３μｍであり、素子寸法が１０μｍの場合である。グラフから判るように、Ｈ／（Ｌ２＋Ｌ３）の値が大きくなる程、チャネル抵抗が低くなっている。
【００６５】
例えば、Ｈ／（Ｌ２＋Ｌ３）の値が０．２５の時、チャネル抵抗は４ｍΩ・ｃｍ2程度である。一方、トレンチＴＲの深さＨを深くする、または、トレンチ寸法（Ｌ２＋Ｌ３）を微細化すれば、Ｈ／（Ｌ２＋Ｌ３）の値は５．００となり、この時のチャネル抵抗は、０．２ｍΩ・ｃｍ2程度であり、無視できる程に小さい。
【００６６】
図６は、順方向劣化抑制のために、図５の状態から更にＳｉＣ−ＳＢＤ形成領域ＤＲの寸法を大きくした場合である。すなわち、図６は、Ｙ方向におけるＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲの寸法が７μｍであり、Ｙ方向におけるＳｉＣ−ＳＢＤ形成領域ＤＲの寸法が１３μｍであり、素子寸法が２０μｍの場合である。
【００６７】
例えば、Ｈ／（Ｌ２＋Ｌ３）の値が０．２５の時、チャネル抵抗は、８ｍΩ・ｃｍ2程度であり、図５と比較して高抵抗化している。一方、トレンチＴＲの深さＨを深くする、または、トレンチ寸法（Ｌ２＋Ｌ３）を微細化すれば、Ｈ／（Ｌ２＋Ｌ３）の値は０．５０となり、この時のチャネル抵抗は４ｍΩ・ｃｍ2程度である。また、Ｈ／（Ｌ２＋Ｌ３）の値が５．００の時、チャネル抵抗は、０．４ｍΩ・ｃｍ2程度であり、無視できる程に小さい。
【００６８】
以上の図５および図６の結果から、トレンチ寸法（Ｌ２＋Ｌ３）に対するトレンチＴＲの深さＨの比率、すなわちＨ／（Ｌ２＋Ｌ３）の値が０．２５以上、５．００以下であることが好ましく、Ｈ／（Ｌ２＋Ｌ３）の値が０．５０以上、５．００以下であることが、より好ましい。そして、更なる半導体装置の微細化のためには、トレンチＴＲの深さＨが、トレンチ寸法（Ｌ２＋Ｌ３）よりも大きいことが、より好ましい。すなわち、Ｈ／（Ｌ２＋Ｌ３）の値が１．００より大きいことが、より好ましい。
【００６９】
このように、本実施の形態では、素子寸法（ＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲの寸法とＳｉＣ−ＳＢＤ形成領域ＤＲの寸法との合計寸法）に依存することなく、トレンチ寸法（Ｌ２＋Ｌ３）に対するトレンチＴＲの深さＨの比率、すなわちＨ／（Ｌ２＋Ｌ３）の値を調整することで、チャネル抵抗を変更でき、チャネル抵抗の高抵抗化を抑制することができる。
【００７０】
以上のように、本実施の形態では、同一の半導体チップ１内にＳｉＣパワーＭＩＳＦＥＴとＳｉＣ−ＳＢＤとを混載させたことで、ｐｎダイオードであるボディダイオードのＶfよりも、ＳｉＣ−ＳＢＤのＶfを十分に低くすることが可能となり、かつ、チャネル抵抗の高抵抗化を抑制することができる。その結果、オン抵抗の高抵抗化を抑制することができ、半導体装置の性能を向上させることができる。
【００７１】
＜本実施の形態の半導体装置の製造方法＞
以下に、図７〜図２０を用いて、本実施の形態の半導体装置の製造方法を説明する。図７は、半導体装置の製造方法の概略を説明する大工程図である。図８〜図２０は、半導体装置の製造方法を示す断面図であり、図４と同様にＡ−Ａ断面を示している。
【００７２】
なお、本実施の形態における各構成の深さおよび不純物濃度などのパラメータは、上述した内容と同じであるので、以降の説明では、これらの説明を省略する。
【００７３】
＜大工程Ｐ１＞
図７の大工程Ｐ１について説明する。大工程Ｐ１は、主に、ｎ-型のエピタキシャル層１２の形成工程である。
【００７４】
まず、図８に示されるように、ｎ型の半導体基板１１を用意する。半導体基板１１は、例えば窒素（Ｎ）のようなｎ型不純物が導入された４Ｈ−ＳｉＣ基板である。また、ｎ型の半導体基板１１は、Ｓｉ面およびＣ面の両面を有するが、ｎ型の半導体基板１１の表面はＳｉ面またはＣ面のどちらでもよい。
【００７５】
次に、ｎ型の半導体基板１１の表面上に、エピタキシャル成長法により、炭化珪素（ＳｉＣ）からなるｎ-型のエピタキシャル層１２を形成する。ｎ-型のエピタキシャル層１２の不純物濃度は、ＳｉＣ半導体素子の素子定格に依存するが、例えば１×１０14〜１×１０17ｃｍ-3の範囲である。
【００７６】
なお、上述のように、まずｎ型の半導体基板１１を用意し、その後、ｎ型の半導体基板１１上にｎ-型のエピタキシャル層１２を形成してもよいが、予め、ｎ型の半導体基板１１上にｎ-型のエピタキシャル層１２が形成されたＳｉＣエピタキシャル基板を購入してもよい。すなわち、本実施の形態では、ｎ-型のエピタキシャル層１２が形成されたｎ型の半導体基板１１が、何れかの手段によって用意されていればよい。
【００７７】
＜大工程Ｐ２＞
図７の大工程Ｐ２について説明する。大工程Ｐ２は、主に、イオン注入による各不純物領域の形成工程である。
【００７８】
まず、図８に示されるように、ｎ型の半導体基板１１の裏面に、イオン注入法によって、例えば窒素を導入することで、ｎ+型のドレイン領域１３を形成する。
【００７９】
次に、図９に示されるように、ｎ-型のエピタキシャル層１２の表面を選択的に覆うマスクパターンＭＰ１を形成する。マスクパターンＭＰ１を構成する材料としては、無機材料であるＳｉＯ2膜、Ｓｉ膜若しくはＳｉＮ膜、または、有機材料であるレジスト膜若しくはポリイミド膜を用いることができる。また、マスクパターンＭＰ１の厚さは、例えば１．０〜３．０μｍである。また、後の工程において、ｎ型のＪＦＥＴ領域１６となる部分を覆うマスクパターンＭＰ１の幅は、１．０〜５．０μｍ程度であり、ＳＢＤ領域となる部分を覆うマスクパターンＭＰ１の幅は１．０〜１０μｍ程度である。
【００８０】
次に、マスクパターンＭＰ１をマスクとして、例えばアルミニウムをイオン注入することで、ｎ-型のエピタキシャル層１２内に、ｐ+型のボディ領域１４を形成する。その後、マスクパターンＭＰ１は除去される。
【００８１】
なお、図示は省略するが、マスクパターンＭＰ１には図１に示されるｐ+型のＦＬＲ５を開口するパターンも形成されている。従って、ｐ+型のボディ領域１４の形成工程と同じ工程によって、ｐ+型のＦＬＲ５も形成される。また、終端部の構造は、ｐ+型のＦＬＲ５に限定されるものではなく、例えばジャンクション・ターミネーション・エクステンション（ＪＴＥ：Junction Termination Extension）構造であってもよい。
【００８２】
次に、図１０に示されるように、ｎ-型のエピタキシャル層１２の表面を選択的に覆うマスクパターンＭＰ２を形成する。マスクパターンＭＰ２の材料は、マスクパターンＭＰ１と同じであり、マスクパターンＭＰ２の厚さは、例えば０．５〜３．０μｍである。
【００８３】
次に、マスクパターンＭＰ２をマスクとして、例えばアルミニウムをイオン注入することで、ｐ+型のボディ領域１４内に、ｐ++型のボディ電位固定領域１５を形成する。その後、マスクパターンＭＰ２は除去される。
【００８４】
次に、図１１に示されるように、ｎ-型のエピタキシャル層１２の表面を選択的に覆うマスクパターンＭＰ３を形成する。マスクパターンＭＰ３の材料は、マスクパターンＭＰ１と同じであり、マスクパターンＭＰ３の厚さは、例えば１．０〜５．０μｍである。
【００８５】
次に、マスクパターンＭＰ３をマスクとして、例えば窒素をイオン注入することで、ｎ-型のエピタキシャル層１２内に、ｎ型のＪＦＥＴ領域１６を形成する。次に、マスクパターンＭＰ３をマスクとして、例えばアルミニウムをイオン注入することで、ｎ型のＪＦＥＴ領域１６の表面に、ｐ+型の電界緩和領域１７を形成する。その後、マスクパターンＭＰ３は除去される。
【００８６】
次に、図１２に示されるように、ｎ-型のエピタキシャル層１２の表面を選択的に覆うマスクパターンＭＰ４を形成する。マスクパターンＭＰ４の材料は、マスクパターンＭＰ１と同じであり、マスクパターンＭＰ４の厚さは、例えば０．５〜３．０μｍである。
【００８７】
次に、マスクパターンＭＰ４をマスクとして、例えば窒素をイオン注入することで、ｐ+型のボディ領域１４内と、ｎ型のＪＦＥＴ領域１６内とに跨る位置に、ｎ+型の電流拡散領域１８を形成する。次に、マスクパターンＭＰ４をマスクとして、例えばアルミニウムをイオン注入することで、ｎ型のＪＦＥＴ領域１６の表面に形成されたｐ+型の電界緩和領域１７に接続するように、ｎ+型の電流拡散領域１８の表面に、ｐ+型の電界緩和領域１７を形成する。これにより、ｐ+型の電界緩和領域１７は、ｎ+型の電流拡散領域１８内およびｎ型のＪＦＥＴ領域１６内に跨るように形成される。その後、マスクパターンＭＰ４は除去される。
【００８８】
次に、図１３に示されるように、ｎ-型のエピタキシャル層１２の表面を選択的に覆うマスクパターンＭＰ５を形成する。マスクパターンＭＰ５の材料は、マスクパターンＭＰ１と同じであり、マスクパターンＭＰ５の厚さは、例えば１．０〜４．０μｍである。
【００８９】
次に、マスクパターンＭＰ５をマスクとして、例えば窒素をイオン注入することで、ｐ+型のボディ領域１４内に、ｎ++型のソース領域１９を形成する。なお、図示は省略するが、マスクパターンＭＰ５には図１に示されるｎ++型のガードリング４を開口するパターンも形成されている。従って、ｎ++型のソース領域１９の形成工程と同じ工程によって、ｎ++型のガードリング４も形成される。その後、マスクパターンＭＰ５は除去される。
【００９０】
＜大工程Ｐ３＞
図７の大工程Ｐ３について説明する。大工程Ｐ３は、主に、各不純物領域に含まれる不純物を活性化させるためのアニール（熱処理）工程である。
【００９１】
図１４に示されるように、ｎ-型のエピタキシャル層１２の表面上、および、半導体基板１１の裏面上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法によって、炭素（Ｃ）膜ＣＦを堆積する。炭素膜ＣＦの厚さは、例えば０．０３μｍである。ｎ-型のエピタキシャル層１２の表面および半導体基板１１の裏面が、炭素膜ＣＦによって覆われた状態で、アニール工程を実施する。このアニール工程は、１５００℃以上、２〜３分間程度の条件で実施される。このアニール工程によって、各不純物領域に含まれる不純物が活性化される。その後、炭素膜ＣＦは、例えば酸素プラズマ処理によって除去される。
【００９２】
＜大工程Ｐ４＞
図７の大工程Ｐ４について説明する。大工程Ｐ４は、主に、トレンチＴＲおよびゲート電極２１の形成工程である。
【００９３】
まず、図１５に示されるように、ｎ-型のエピタキシャル層１２の表面を選択的に覆うマスクパターンＭＰ６を形成する。マスクパターンＭＰ６の材料は、マスクパターンＭＰ１と同じであり、マスクパターンＭＰ６の厚さは、例えば０．５〜２．０μｍである。
【００９４】
次に、マスクパターンＭＰ６をマスクとしてドライエッチング処理を行うことで、ｎ++型のソース領域１９を貫通し、ｐ+型のボディ領域１４に達するトレンチＴＲを形成する。また、トレンチＴＲは、ｐ+型の電界緩和領域１７およびｎ+型の電流拡散領域１８も貫通するように形成されている。トレンチＴＲの底面は、ｐ+型のボディ領域１４内に位置している。その後、マスクパターンＭＰ６は除去される。
【００９５】
次に、図１６に示されるように、トレンチＴＲの各側面上および底面上、並びに、ｎ-型のエピタキシャル層１２の表面上に、例えばＣＶＤ法によって、例えば酸化シリコン膜のような絶縁膜であるゲート絶縁膜２０を形成する。
【００９６】
次に、ゲート絶縁膜２０上に、例えばＣＶＤ法によって、例えばｎ型またはｐ型の不純物が導入された多結晶シリコン膜のような導電性膜２１ａを形成する。
【００９７】
次に、図１７に示されるように、導電性膜２１ａの表面を選択的に覆うマスクパターンＭＰ７を形成する。マスクパターンＭＰ７の材料は、マスクパターンＭＰ１と同じであり、マスクパターンＭＰ７の厚さは、例えば０．５〜２．０μｍである。
【００９８】
次に、マスクパターンＭＰ７をマスクとしてドライエッチング処理を行うことで、マスクパターンＭＰ７から露出している導電性膜２１ａを除去し、導電性膜２１ａが加工されたゲート電極２１を形成する。その後、マスクパターンＭＰ７は除去される。
【００９９】
＜大工程Ｐ５＞
図７の大工程Ｐ５について説明する。大工程Ｐ５は、主に、ソース配線用電極（ＳＢＤ電極）２の形成工程である。
【０１００】
まず、図１８に示されるように、ゲート電極２１を覆うように、ｎ-型のエピタキシャル層１２上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる層間絶縁膜２２を形成する。この後、必要に応じて、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて層間絶縁膜２２を研磨し、層間絶縁膜２２の表面を平坦化してもよい。
【０１０１】
次に、図１９に示されるように、ゲート電極２１を覆い、且つ、ｎ-型のエピタキシャル層１２の一部を選択的に覆うマスクパターンＭＰ８を形成する。マスクパターンＭＰ８の材料は、マスクパターンＭＰ１と同じであり、マスクパターンＭＰ８の厚さは、例えば１．０〜３．０μｍである。
【０１０２】
次に、マスクパターンＭＰ８をマスクとして、ドライエッチング処理またはウェットエッチング処理を行うことで、マスクパターンＭＰ８から露出している層間絶縁膜２２およびゲート絶縁膜２０を除去し、層間絶縁膜２２に開口部ＯＰ１を形成する。ここで、ゲート電極２１は層間絶縁膜２２によって覆われており、開口部ＯＰ１の底部において、ｎ++型のソース領域１９の一部、ｐ++型のボディ電位固定領域１５、および、ＳｉＣ−ＳＢＤ形成領域ＤＲのｎ-型のエピタキシャル層１２が露出している。なお、図示は省略するが、ゲート電極２１の一部上に形成されるマスクパターンＭＰ８には、図１に示されるゲート配線用電極３を埋め込むための開口パターンも形成されている。従って、開口部ＯＰ１の形成工程と同じ工程によって、層間絶縁膜２２にはゲート電極２１の一部を開口する開口部も形成される。その後、マスクパターンＭＰ８は除去される。
【０１０３】
次に、図２０に示されるように、開口部ＯＰ１の内部および層間絶縁膜２２上に、例えばスパッタリング法によって、例えばチタン膜のような導電性膜からなるバリアメタル膜２３を形成する。次に、バリアメタル膜２３上に、例えばスパッタリング法によって、例えばアルミニウム膜のような導電性膜からなるソース配線用電極２を形成する。
【０１０４】
開口部ＯＰ１内に埋め込まれたソース配線用電極２は、バリアメタル膜２３を介して、ｎ++型のソース領域１９の一部、ｐ++型のボディ電位固定領域１５、および、ＳｉＣ−ＳＢＤ形成領域ＤＲのｎ-型のエピタキシャル層１２に接続している。ＳｉＣ−ＳＢＤ形成領域ＤＲのｎ-型のエピタキシャル層１２に接続しているバリアメタル膜２３は、ショットキーコンタクト部を構成する。
【０１０５】
また、図示はしないが、上述のように、層間絶縁膜２２にはゲート電極２１の一部を開口する開口部も形成されている。図１に示されるゲート配線用電極３は、ソース配線用電極２と同じ工程で形成され、この開口部内に形成される。ＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲのゲート電極２１の一部に接続しているバリアメタル膜２３およびゲート配線用電極３は、オーミックコンタクト部を構成している。
【０１０６】
その後、図示はしないが、ソース配線用電極２上およびゲート配線用電極３上に、例えば酸化シリコン膜またはポリイミド膜のような保護膜を形成し、この保護膜にソース配線用電極２の一部およびゲート配線用電極３の一部を開口する開口部を形成する。この開口部から露出した領域が、ソースパッド２ａおよびゲートパッド３ａとなる。
【０１０７】
以上の工程を経た後、半導体基板１１の裏面にシリサイド層２４およびドレイン配線用電極２５を形成することで、図３に示される構造を得られる。
【０１０８】
まず、ｎ+型のドレイン領域１３に、例えばスパッタリング法によって、例えばニッケル（Ｎｉ）膜のような金属膜を形成する。この金属膜の厚さは、例えば０．１μｍである。次に、この金属膜に対してレーザーを用いた熱処理を施す。この熱処理によって、金属膜とｎ+型のドレイン領域１３を反応させ、ｎ+型のドレイン領域１３の下面全体に、金属膜に含まれる材料と、ｎ+型のドレイン領域１３に含まれる材料との化合物であるシリサイド層２４が形成される。シリサイド層２４は、例えばニッケルシリサイド（ＮｉＳｉ）からなる。その後、シリサイド化しなかった未反応の上記金属膜を、例えばウェットエッチング処理によって除去する。
【０１０９】
次に、シリサイド層２４の下面に、ドレイン配線用電極２５を形成する。ドレイン配線用電極２５は、例えばスパッタリング法によって、チタン膜、ニッケル膜および金膜を順次積層させることで得られる。なお、ドレイン配線用電極２５は、これらの積層膜ではなく、これらのうちの１つからなる単層膜であってもよいし、これらとは別の導電性膜であってもよい。
【０１１０】
以上により、本実施の形態の半導体装置が製造される。
【０１１１】
（実施の形態２）
以下に、図２１および図２２を用いて、実施の形態２の半導体装置を説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
【０１１２】
図２１は、実施の形態２の半導体装置の要部斜視図であり、実施の形態１と同様に、アクティブ領域６に形成された半導体素子であるＳｉＣパワーＭＩＳＦＥＴおよびＳｉＣ−ＳＢＤが示されている。図２２は、図２１に示されるＡ−Ａ線に沿った断面図である。なお、Ｂ−Ｂ線に沿った断面図は、実施の形態１の図４と同様である。
【０１１３】
図２２に示されるように、実施の形態２と実施の形態１との相違点は、ＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲの層間絶縁膜２２に、開口部ＯＰ２が形成され、ＳｉＣ−ＳＢＤ形成領域ＤＲの層間絶縁膜２２に、開口部ＯＰ３が形成されていることである。そして、ＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲの開口部ＯＰ２の底部では、より確実なオーミックコンタクトを実現するため、シリサイド層２６が形成されている。
【０１１４】
ＳｉＣ−ＳＢＤ形成領域ＤＲにおいて、層間絶縁膜２２には、ｎ-型のエピタキシャル層１２およびｐ++型のボディ電位固定領域１５の一部を開口する開口部ＯＰ３が形成されている。開口部ＯＰ３内には、バリアメタル膜２３およびソース配線用電極２が形成され、バリアメタル膜２３は、ｎ-型のエピタキシャル層１２に直接接続し、ショットキーコンタクト部を構成している。
【０１１５】
ＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲにおいて、層間絶縁膜２２には、ｎ++型のソース領域１９の一部およびｐ++型のボディ電位固定領域１５の一部を開口する開口部ＯＰ２が形成されている。開口部ＯＰ２内には、シリサイド層２６が形成され、シリサイド層２６上にバリアメタル膜２３およびソース配線用電極２が形成されている。シリサイド層２６は、バリアメタル膜２３を構成する材料よりも低い抵抗値を有し、バリアメタル膜２３とは異なる材料からなり、例えばニッケルシリサイド（ＮｉＳｉ）からなる。ソース配線用電極２は、シリサイド層２６およびバリアメタル膜２３を介して、ｎ++型のソース領域１９の一部およびｐ++型のボディ電位固定領域１５の一部に接続し、オーミックコンタクト部を構成している。
【０１１６】
すなわち、実施の形態２では、ＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲにおいて、ｎ++型のソース領域１９の一部およびｐ++型のボディ電位固定領域１５に、シリサイド層２６が直接接することで、より確実なオーミックコンタクトを実現している。従って、半導体装置の性能を更に向上させることができる。
【０１１７】
また、ＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲにおいて、オーミックコンタクト部をより適切な構造とするために、シリサイド層２６を構成する材料は、ニッケルシリサイドに限られず、例えばコバルトシリサイド（ＣｏＳｉ2）のような他の材料であってもよい。
【０１１８】
なお、開口部ＯＰ２の形成位置が、開口部ＯＰ３の形成位置に接近しすぎないようにするため、図２２に示されるように、ＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲとＳｉＣ−ＳＢＤ形成領域ＤＲとの境界に位置するｐ++型のボディ電位固定領域１５のＹ方向における幅を、実施の形態１よりも広げてもよい。
【０１１９】
＜実施の形態２の半導体装置の製造方法＞
以下に、図２３〜図２５を用いて、実施の形態２の半導体装置の製造方法を説明する。実施の形態２の製造方法は、図１８までは実施の形態１と同様であり、図２３は、図１８に続く製造工程を示している。
【０１２０】
まず、図２３に示されるように、ゲート電極２１およびＳｉＣ−ＳＢＤ形成領域ＤＲのｎ-型のエピタキシャル層１２を覆い、且つ、ｎ++型のソース領域１９の一部およびｐ++型のボディ電位固定領域１５の一部を開口するマスクパターンＭＰ９を形成する。マスクパターンＭＰ９の材料は、マスクパターンＭＰ１と同じであり、マスクパターンＭＰ９の厚さは、例えば１．０〜３．０μｍである。
【０１２１】
次に、マスクパターンＭＰ９をマスクとして、ドライエッチング処理を行うことで、マスクパターンＭＰ９から露出している層間絶縁膜２２およびゲート絶縁膜２０を除去し、層間絶縁膜２２に開口部ＯＰ２を形成する。ここで、ゲート電極２１およびＳｉＣ−ＳＢＤ形成領域ＤＲのｎ-型のエピタキシャル層１２は層間絶縁膜２２によって覆われており、開口部ＯＰ２の底面において、ｎ++型のソース領域１９の一部およびｐ++型のボディ電位固定領域１５の一部が露出している。また、図示はしないが、開口部ＯＰ２の形成工程時に、層間絶縁膜２２にはゲート電極２１の一部を開口する開口部も形成される。その後、マスクパターンＭＰ９は除去される。
【０１２２】
次に、図２４に示されるように、開口部ＯＰ２内において、ｎ++型のソース領域１９の一部およびｐ++型のボディ電位固定領域１５の一部の各々の表面上に、シリサイド層２６を形成する。このシリサイド層２６を形成するには、まず、開口部ＯＰ２内を含む層間絶縁膜２２上に、例えばスパッタリング法によって、例えばニッケル（Ｎｉ）膜のような金属膜を堆積する。この金属膜の厚さは、例えば０．０５μｍ程度である。
【０１２３】
次に、金属膜に対して、６００〜１０００℃の熱処理を施すことにより、金属膜に含まれる材料と、ｎ++型のソース領域１９およびｐ++型のボディ電位固定領域１５に含まれる材料とが反応し、これらの化合物として、ニッケルシリサイド（ＮｉＳｉ）からなるシリサイド層２６が形成される。また、図示はしないが、ゲート電極２１の一部上に開口された開口部の底面においても、シリサイド層２６が形成される。その後、未反応の金属膜を、例えば硫酸および過酸化水素水を含む溶液を用いたウェットエッチング処理によって、除去する。
【０１２４】
次に、図２５に示されるように、ＳｉＣ−ＳＢＤ形成領域ＤＲのｎ-型のエピタキシャル層１２を開口するマスクパターンＭＰ１０を形成する。マスクパターンＭＰ１０の材料は、マスクパターンＭＰ１と同じであり、マスクパターンＭＰ１０の厚さは、例えば１．０〜３．０μｍである。
【０１２５】
次に、マスクパターンＭＰ１０をマスクとして、ウェットエッチング処理を行うことで、マスクパターンＭＰ１０から露出している層間絶縁膜２２およびゲート絶縁膜２０を除去し、層間絶縁膜２２に開口部ＯＰ３を形成する。これにより、開口部ＯＰ３の底面において、ＳｉＣ−ＳＢＤ形成領域ＤＲのｎ-型のエピタキシャル層１２が露出する。その後、マスクパターンＭＰ１０は除去される。
【０１２６】
その後、実施の形態１の図２０の工程が実施され、開口部ＯＰ２内および開口部ＯＰ３内に、バリアメタル膜２３およびソース配線用電極２が埋め込まれる。以降の工程は、実施の形態１と同様である。
【０１２７】
実施の形態２では、開口部ＯＰ２の形成工程にドライエッチング処理を実施し、開口部ＯＰ３の形成工程にウェットエッチング処理を実施している。ＳｉＣ−ＳＢＤ形成領域ＤＲの開口部ＯＰ３の底面では、ショットキーコンタクト部を形成するため、ｎ-型のエピタキシャル層１２の表面がエッチングによるダメージを受けると、ショットキー特性が劣化する恐れがある。従って、開口部ＯＰ３の形成工程には、エッチングダメージの少ないウェットエッチング処理を適用することが好ましい。
【０１２８】
また、ＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲの開口部ＯＰ２の底面では、オーミックコンタクト部を形成するため、ショットキーコンタクト部よりもエッチングダメージを考慮する必要性が低い。更に、開口部ＯＰ３の底面では、シリサイド層２６が形成される。このため、ｎ++型のソース領域１９の表面およびｐ++型のボディ電位固定領域１５の表面にエッチングダメージが残っていたとしても、これらの表面は、シリサイド層２６用の金属膜と反応し、シリサイド化される。従って、開口部ＯＰ２の底面では、エッチングダメージによる影響が少ない。そして、開口部ＯＰ２の口径は、開口部ＯＰ３の口径と比較して微細である。ドライエッチング処理は異方性エッチング処理であるため、等方性エッチング処理であるウェットエッチング処理よりも、微細なパターンを形成することに適している。以上の理由から、開口部ＯＰ２の形成工程には、ドライエッチング処理を適用することが好ましい。
【０１２９】
（実施の形態３）
以下に、図２６および図２７を用いて、実施の形態３の半導体装置を説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
【０１３０】
図２６は、実施の形態３の半導体装置の要部斜視図であり、実施の形態１と同様に、アクティブ領域６に形成された半導体素子であるＳｉＣパワーＭＩＳＦＥＴおよびＳｉＣ−ＳＢＤが示されている。図２７は、図２６に示されるＡ−Ａ線に沿った断面図である。なお、Ｂ−Ｂ線に沿った断面図は、実施の形態１の図４と同様である。
【０１３１】
図２６および図２７に示されるように、実施の形態３と実施の形態１との相違点は、ＳｉＣ−ＳＢＤ形成領域ＤＲには、ショットキーバリアダイオードの一種であるジャンクション・バリア・ショットキー・ダイオード（ＪＢＳ：Junction Barrier Schottky）が形成されている。
【０１３２】
実施の形態３では、ＳｉＣ−ＳＢＤ形成領域ＤＲのｎ-型のエピタキシャル層１２に、複数のｐ++型の狭窄領域（不純物領域）２７が形成されている。ｎ-型のエピタキシャル層１２と同様に、これらのｐ++型の狭窄領域２７は、開口部ＯＰ１から露出しており、バリアメタル膜２３を介してソース配線用電極２に電気的に接続している。
【０１３３】
ＪＢＳのＶfは、実施の形態１のショットキーバリアダイオード（ＳｉＣ−ＳＢＤ）のＶfよりも高くなるが、ＪＢＳはブロッキング時のリーク電流を低く抑えることができる。すなわち、ＪＢＳの動作時には、各ｐ++型の狭窄領域２７から空乏層が広がり、互いに隣接するｐ++型の狭窄領域２７の間の電流経路を狭めることができるので、上記リーク電流を抑制することができる。
【０１３４】
また、ｐ++型の狭窄領域２７は、実施の形態１の図１０で説明したマスクパターンＭＰ２の開口パターンを変更することで、ｐ++型のボディ電位固定領域１５と同じ工程で形成することができる。このため、製造工程を新しく追加する必要がなく、製造コストの上昇を抑制することができる。また、ｐ++型の狭窄領域２７の深さ（厚さ）および不純物濃度などのパラメータは、ｐ++型のボディ電位固定領域１５と同様である。
【０１３５】
なお、実施の形態３に開示した技術を、実施の形態２の半導体装置に適用してもよい。その場合、ｐ++型の狭窄領域２７は、実施の形態２の開口部ＯＰ３内に位置することになる。
【０１３６】
（実施の形態４）
以下に、図２８および図２９を用いて、実施の形態４の半導体装置を説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
【０１３７】
図２８は、実施の形態４の半導体装置の要部斜視図であり、実施の形態１と同様に、アクティブ領域６に形成された半導体素子であるＳｉＣパワーＭＩＳＦＥＴおよびＳｉＣ−ＳＢＤが示されている。図２９は、図２８に示されるＡ−Ａ線に沿った断面図である。なお、Ｂ−Ｂ線に沿った断面図は、実施の形態１の図４と同様である。
【０１３８】
図２８および図２９に示されるように、実施の形態４と実施の形態１との相違点は、Ｙ方向におけるＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲの寸法を広げ、ＳｉＣパワーＭＩＳＦＥＴが複数搭載されている点である。実施の形態１では、２つのＳｉＣパワーＭＩＳＦＥＴが並列接続されていたが、実施の形態４では、４つのＳｉＣパワーＭＩＳＦＥＴが並列接続され、これら４つのＳｉＣパワーＭＩＳＦＥＴが１つのＳｉＣパワーＭＩＳＦＥＴ群を構成している。
【０１３９】
このように、ＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲに複数のＳｉＣパワーＭＩＳＦＥＴを設けることで、アクティブ領域６に一対のＳｉＣパワーＭＩＳＦＥＴとＳｉＣ−ＳＢＤとを形成するよりも、ＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲの寸法をシュリンクすることができる。すなわち、ＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲとＳｉＣ−ＳＢＤ形成領域ＤＲとの境界に位置するｐ++型のボディ電位固定領域１５の総面積を小さくすることができるため、半導体チップ１当たりに占めるＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲの割合を小さくすることができる。この結果、オン抵抗を下げること、および、ＳＢＤのＶfを下げることが可能となる。
【０１４０】
また、実施の形態４のようにＳｉＣパワーＭＩＳＦＥＴ形成領域ＭＲに複数のＳｉＣパワーＭＩＳＦＥＴを設けた場合でも、実施の形態１と同様に、素子寸法に依存することなく、トレンチ寸法（Ｌ２＋Ｌ３）に対するトレンチＴＲの深さＨの比率、すなわちＨ／（Ｌ２＋Ｌ３）の値を調整することで、チャネル抵抗を変更でき、チャネル抵抗の高抵抗化を抑制することができる。
【０１４１】
なお、実施の形態４に開示した技術を、実施の形態２および実施の形態３の半導体装置に適用することもできる。
【０１４２】
（実施の形態５）
上述の各実施の形態で説明した半導体装置を、インバータのような、直流電力を交流電力に変換する電力変換装置に用いることができる。以下に、図３０を用いて、実施の形態５における電力変換装置について説明する。図３０は、電力変換装置を示す回路図である。
【０１４３】
図３０に示されるように、インバータ１０２は、スイッチング素子であるＳｉＣパワーＭＩＳＦＥＴ１０４およびＳｉＣ−ＳＢＤ１０５を有する。ＳｉＣパワーＭＩＳＦＥＴ１０４およびＳｉＣ−ＳＢＤ１０５は、同一の半導体チップ内に形成されており、ＳｉＣパワーＭＩＳＦＥＴ１０４は、上述の各実施の形態で説明したＳｉＣパワーＭＩＳＦＥＴであり、ＳｉＣ−ＳＢＤ１０５は、上述の各実施の形態で説明したＳｉＣ−ＳＢＤである。なお、図中では、ＳｉＣパワーＭＩＳＦＥＴ１０４内のボディダイオードも図示している。
【０１４４】
各単相において、電源電圧Ｖｃｃと負荷（モータ）１０１の入力電位との間に、ＳｉＣパワーＭＩＳＦＥＴ１０４とＳｉＣ−ＳＢＤ１０５とが逆並列に接続されており（上アーム）、負荷１０１の入力電位と接地電位ＧＮＤとの間にも、ＳｉＣパワーＭＩＳＦＥＴ１０４とＳｉＣ−ＳＢＤ１０５とが逆並列に接続されている（下アーム）。つまり、負荷１０１では各単相に２つのＳｉＣパワーＭＩＳＦＥＴ１０４および２つのＳｉＣ−ＳＢＤ１０５が設けられており、３相で６つのＳｉＣパワーＭＩＳＦＥＴ１０４および６つのＳｉＣ−ＳＢＤ１０５が設けられている。そして、ＳｉＣパワーＭＩＳＦＥＴ１０４の各々のゲート電極には、制御回路１０３が接続されており、この制御回路１０３によって、ＳｉＣパワーＭＩＳＦＥＴ１０４が制御されている。従って、制御回路１０３によって、インバータ１０２を構成するＳｉＣパワーＭＩＳＦＥＴ１０４を流れる電流を制御することにより、直流電力を交流電力に変換し、負荷１０１を駆動することができる。
【０１４５】
インバータ１０２を構成するＳｉＣパワーＭＩＳＦＥＴ１０４の機能について、以下に説明する。負荷１０１を制御駆動させるためには、所望の電圧の正弦波を負荷１０１に入力する必要がある。制御回路１０３は、ＳｉＣパワーＭＩＳＦＥＴ１０４を制御し、矩形波のパルス幅を動的に変化させるパルス幅変調動作を行っている。出力された矩形波は、インダクタを経ることで平滑化され、擬似的な所望の正弦波となる。ＳｉＣパワーＭＩＳＦＥＴ１０４は、このパルス幅変調動作を行うための矩形波を作り出す機能を有している。
【０１４６】
このように、実施の形態５によれば、ＳｉＣパワーＭＩＳＦＥＴ１０４に、上述の各実施の形態において説明した半導体装置を用いることにより、ＳｉＣパワーＭＩＳＦＥＴ１０４が高性能な分、インバータ１０２のような電力変換装置を高性能化することができる。また、ＳｉＣパワーＭＩＳＦＥＴ１０４は長期信頼性を有するので、電力変換装置の使用年数を長期化することができる。
【０１４７】
また、この電力変換装置を、３相モータシステムに用いることができる。図３０で示した負荷１０１は３相モータであり、インバータ１０２に、上述の各実施の形態で説明した半導体装置を用いることにより、３相モータシステムの高性能化、および、使用年数の長期化を実現することができる。
【０１４８】
（実施の形態６）
実施の形態５で説明した３相モータシステムを、ハイブリット自動車、電気自動車または燃料電池自動車のような自動車に用いることができる。以下に、図３１および図３２を用いて、実施の形態６における３相モータシステムを用いた自動車の一例として、電気自動車について説明する。図３１は、実施の形態６における電気自動車の構成を示す概略図であり、図３２は、実施の形態６における昇圧コンバータを示す回路図である。
【０１４９】
図３１に示されるように、電気自動車は、駆動輪２０１ａおよび駆動輪２０１ｂに接続された駆動軸２０２へ動力を入出力可能とする３相モータ２０３と、３相モータ２０３を駆動するためのインバータ２０４と、バッテリ２０５と、を備える。さらに、この電気自動車は、昇圧コンバータ２０８と、リレー２０９と、電子制御ユニット２１０と、を備える。昇圧コンバータ２０８は、インバータ２０４に接続された電力ライン２０６と、バッテリ２０５に接続された電力ライン２０７と、に接続されている。
【０１５０】
３相モータ２０３は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータとを備えた同期発電電動機である。実施の形態６のインバータ２０４には、実施の形態５で説明したインバータ１０２を用いることができる。
【０１５１】
図３２に示されるように、昇圧コンバータ２０８は、インバータ２１３に、リアクトル２１１および平滑用コンデンサ２１２が接続された構成からなる。インバータ２１３は、実施の形態５において説明したインバータ１０２と同様である。
【０１５２】
図３１の電子制御ユニット２１０は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、３相モータ２０３のロータ位置を検出するセンサからの信号、または、バッテリ２０５の充放電値などを受信する。また、電子制御ユニット２１０は、インバータ２０４、昇圧コンバータ２０８およびリレー２０９を制御するための信号を出力する。
【０１５３】
このように、実施の形態６によれば、電力変換装置であるインバータ２０４および昇圧コンバータ２０８に、実施の形態５で説明した電力変換装置を用いることができる。また、３相モータ２０３およびインバータ２０４などからなる３相モータシステムに、実施の形態５で説明した３相モータシステムを用いることができる。これにより、電気自動車において、低エネルギー化、小型化、軽量化および車内スペースの効率化を図ることができる。
【０１５４】
なお、実施の形態５では、電気自動車について説明したが、エンジンも併用するハイブリット自動車、および、バッテリ２０５が燃料電池スタックとなった燃料電池自動車にも上述の各実施の形態の３相モータシステムを適用することができる。
【０１５５】
（実施の形態７）
実施の形態５で説明した３相モータシステムを、鉄道車両に用いることができる。以下に、図３３を用いて、実施の形態７における３相モータシステムを用いた鉄道車両について説明する。図３３は、実施の形態７における鉄道車両の構成を示す概略図である。
【０１５６】
図３３に示されるように、鉄道車両には、架線ＯＷ（例えば２５ｋＶ）からパンタグラフＰＧを介して電力が供給される。また、図３３において、符号ＲＴは線路を示し、符号ＷＨは車輪を示している。
【０１５７】
電圧は、トランス３０５を介して１．５ｋＶまで降圧され、コンバータ３０３において、電力が交流から直流に変換される。さらに、インバータ３０２において、電力は、キャパシタ３０４を介して直流から交流に変換され、３相モータである負荷３０１が駆動される。負荷３０１によって、車輪ＷＨが線路ＲＴ上を回転駆動することで、鉄道列車が加速される。
【０１５８】
インバータ３０２は、実施の形態５において説明したインバータ１０２と同様である。また、コンバータ３０３内の素子構成には、上述の各実施の形態で説明したＳｉＣパワーＭＩＳＦＥＴおよびＳｉＣ−ＳＢＤが適用されている。また、負荷３０１に、実施の形態５で説明した負荷１０１を用いることができる。なお、図３３では、実施の形態５で説明した制御回路１０３は省略されている。このように、実施の形態７の３相モータシステムに、実施の形態５で説明した３相モータシステムを用いることができる。これにより、鉄道車両において、低エネルギー化、床下部品の小型化および軽量化を図ることができる。
【０１５９】
以上、本願発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【０１６０】
１    半導体チップ
２    ソース配線用電極
２ａ    ソースパッド
３    ゲート配線用電極
３ａ    ゲートパッド
４    ｎ++型のガードリング
５    ｐ-型のフローティング・フィールド・リミッティング・リング（ＦＬＲ）
６    アクティブ領域
１１    ｎ型の半導体基板
１２    ｎ-型のエピタキシャル層
１３    ｎ+型のドレイン領域
１４    ｐ+型のボディ領域
１５    ｐ++型のボディ電位固定領域
１６    ｎ型のＪＦＥＴ領域
１７    ｐ+型の電界緩和領域
１８    ｎ+型の電流拡散領域
１９    ｎ++型のソース領域
２０    ゲート絶縁膜
２１    ゲート電極
２１ａ    導電性膜
２２    層間絶縁膜
２３    バリアメタル膜
２４    シリサイド層
２５    ドレイン配線用電極
２６    シリサイド層
２７    ｐ++型の狭窄領域
１０１    負荷
１０２    インバータ
１０３    制御回路
１０４    ＳｉＣパワーＭＩＳＦＥＴ
１０５    ＳｉＣ−ＳＢＤ
２０１ａ、２０１ｂ    駆動輪
２０２    駆動軸
２０３    ３相モータ
２０４    インバータ
２０５    バッテリ
２０６    電力ライン
２０７    電力ライン
２０８    昇圧コンバータ
２０９    リレー
２１０    電子制御ユニット
２１１    リアクトル
２１２    平滑用コンデンサ
２１３    インバータ
３０１    負荷
３０２    インバータ
３０３    コンバータ
３０４    キャパシタ
３０５    トランス
ＣＦ    炭素膜
ＤＲ    ＳｉＣ−ＳＢＤ形成領域
ＭＰ１〜ＭＰ１０    マスクパターン
ＭＲ    ＳｉＣパワーＭＩＳＦＥＴ形成領域
ＯＰ１、ＯＰ２    開口部
ＯＷ    架線
Ｐ１〜Ｐ５    大工程
ＰＧ    パンタグラフ
ＲＴ    線路
Ｓ１〜Ｓ４    第１側面〜第４側面
ＴＲ    トレンチ
ＷＨ    車輪
【図１】
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【図２】
2020038944.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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