(57)【要約】【課題】ディスプレイ用非同期制御を有する高効率のデバイス、ピースワイズ線形カラムドライバー回路、ディスプレイドライバー回路、それらに関するシステムおよび駆動方法を提供する。【解決手段】本発明の一実施形態によるデバイスは、デバイスの出力に接続されている負荷にプルアップ電流を供給するように構成されたセグメント型プルアップ電流源回路と、デバイスの出力に接続されている前記負荷にプルダウン電流を供給するように構成されたセグメント型プルダウン電流源回路と、デバイスの出力での出力電圧レベルを目標電圧レベルと比較し、二つの出力端子のうちの一つで比較器出力を生成するように構成された比較器回路と、比較器回路の少なくとも一つの出力端子に接続され、比較器出力に基づいて前記セグメント型プルアップ電流源回路および前記セグメント型プルダウン電流源回路の動作を制御するように構成された論理回路を含む。【選択図】図７
2020101796.tif 000002
【特許請求の範囲】
【請求項１】
デバイスであって、
前記デバイスの出力に接続されている負荷にプルアップ電流を供給するように構成されたセグメント型プルアップ電流源回路と、
前記デバイスの出力に接続されている前記負荷にプルダウン電流を供給するように構成されたセグメント型プルダウン電流源回路と、
前記デバイスの出力での出力電圧レベルを目標電圧レベルと比較し、二つの出力端子のうちの一つで比較器出力を生成するように構成された比較器回路と
前記比較器回路の少なくとも一つの出力端子に接続されており、前記比較器出力に基づいて前記セグメント型プルアップ電流源回路および前記セグメント型プルダウン電流源回路の動作を制御するように構成された論理回路と、
を含み、
前記セグメント型プルアップ電流源回路は、ｍ（ｍは正の整数）セットのトランジスターを含む第１の複数のトランジスターを含み、
前記第１の複数のトランジスターのｍセットのトランジスターの各トランジスターセットは、互いに直列に接続されているｐ−型ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）およびｎ−型ＭＯＳＦＥＴを含み、
前記セグメント型プルダウン電流源回路は、ｍセットのトランジスターを含む第２の複数のトランジスターを含み、
前記第２の複数のトランジスターのｍセットのトランジスターの各トランジスターセットは、互いに直列に接続されている二つのｎ−型ＭＯＳＦＥＴを含み、
前記セグメント型プルアップ電流源回路および前記セグメント型プルダウン電流源回路は、
第１の複数のＡＮＤゲート回路および第２の複数のＡＮＤゲート回路を通じて互いに接続され、
一つ以上のマルチプレクサー、前記第１の複数のＡＮＤゲート回路、および前記第２の複数のＡＮＤゲート回路を通じて前記比較器回路の二つの出力端子に接続されている
デバイス。
【請求項２】
前記デバイスは、有機発光ダイオード（ＯＬＥＤ）ディスプレイ用カラム（ｃｏｌｕｍｎ）ドライバーであり、前記デバイスの出力に接続されている前記負荷はＯＬＥＤである、
請求項１に記載のデバイス。
【請求項３】
前記第１の複数のトランジスターの前記ｍセットのトランジスターの各トランジスターセットにおいて、前記ｐ−型ＭＯＳＦＥＴのソース端子はＶＤＤに接続されており、前記ｐ−型ＭＯＳＦＥＴのドレイン端子はｎ−型ＭＯＳＦＥＴのドレイン端子に接続されており、前記ｐ−型ＭＯＳＦＥＴのゲート端子はバイアス電圧（Ｖｂｉａｓｐ）に接続されている、
請求項１に記載のデバイス。
【請求項４】
前記第１の複数のトランジスターの前記ｍセットのトランジスターにおいて、
前記ｎ−型ＭＯＳＦＥＴのソース端子は、
互いに接続され、かつ、前記デバイスの出力に接続されており、
前記ｎ−型ＭＯＳＦＥＴのゲート端子は「ｍ」個の個別ＡＮＤゲート回路を含む第１の複数のＡＮＤゲート回路の対応する一つの出力端子に接続されている、
請求項３に記載のデバイス。
【請求項５】
前記第２の複数のトランジスターの前記ｍセットのトランジスターにおいて、
第１のｎ−型ＭＯＳＦＥＴのドレイン端子は、
互いに接続されており、かつ、前記デバイスの出力に接続されており、
前記第１のｎ−型ＭＯＳＦＥＴのゲート端子は「ｍ」個の個別ＡＮＤゲート回路を含む第２の複数のＡＮＤゲート回路の対応する一つの出力端子に接続されている、
請求項１に記載のデバイス。
【請求項６】
前記第２の複数のトランジスターの前記ｍセットのトランジスターの各トランジスターセットにおいて、
前記第１のｎ−型ＭＯＳＦＥＴのソース端子は第２のｎ−型ＭＯＳＦＥＴのドレイン端子に接続されており、
前記第２のｎ−型ＭＯＳＦＥＴのソース端子は接地されており、
前記第２のｎ−型ＭＯＳＦＥＴのゲート端子はバイアス電圧（Ｖｂｉａｓｎ）に接続されている、
請求項５に記載のデバイス。
【請求項７】
前記比較器回路は、演算増幅器（ｏｐ−ａｍｐ）である、
請求項１に記載のデバイス。
【請求項８】
前記論理回路は、ｎ（ｎは正の整数）−ビットシフトレジスターであり、比較器出力に基づいて前記第１の複数のトランジスターまたは前記第２の複数のトランジスターからの一つ以上のトランジスターセットをターンオンまたはターンオフするように構成された「ｎ」個の個別シフトレジスターを含む、
請求項１に記載のデバイス。
【請求項９】
前記「ｎ」個の個別シフトレジスターの第１出力端子は、ｎ−１個のマルチプレクサーのうちの一つのマルチプレクサーを通じて前記「ｎ」個の個別シフトレジスターうちの次のシフトレジスターの入力端子に接続されている、
請求項８に記載のデバイス。
【請求項１０】
新しいピクセルグレーレベルと古いピクセルグレーレベルとの間の差異の大きさを決定することにデジタルロジックが使用される、
請求項９に記載のデバイス。
【請求項１１】
前記論理回路は、前記比較器出力の全ての出力遷移時にパルスを生成するように構成されたパルス発生器を通じて前記比較器回路の少なくとも一つの出力端子に接続されており、前記パルス発生器は、エクスクルーシブＯＲゲート回路である、
請求項１に記載のデバイス。
【請求項１２】
デバイスであって、
前記デバイスの出力に接続されている負荷にプルアップ電流を供給するように構成されたセグメント型プルアップ電流源回路と、
前記デバイスの出力に接続されている前記負荷にプルダウン電流を供給するように構成されたセグメント型プルダウン電流源回路と、
前記デバイスの出力での出力電圧レベルを目標電圧レベルと比較し、比較器回路の二つの出力端子のうちの一つで比較器出力を生成するように構成された比較器回路と、
前記比較器回路の少なくとも一つの出力端子に接続されており、前記比較器出力に基づいて前記セグメント型プルアップ電流源回路および前記セグメント型プルダウン電流源回路の動作を制御するように構成された論理回路と、
を含むデバイス。
【請求項１３】
前記セグメント型プルアップ電流源回路は、ｍ（ｍは正の整数）セットのトランジスターを含む第１の複数のトランジスターを含み、前記第１の複数のトランジスターのｍセットのトランジスターの各トランジスターセットは、互いに直列に接続されているｐ−型ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）およびｎ−型ＭＯＳＦＥＴを含み、
前記セグメント型プルダウン電流源回路は、ｍセットのトランジスターを含む第２の複数のトランジスターを含み、第２の複数のトランジスターのｍセットのトランジスターの各トランジスターセットは、互いに直列に接続されている二つのｎ−型ＭＯＳＦＥＴを含み、前記セグメント型プルアップ電流源回路および前記セグメント型プルダウン電流源回路は、第１の複数のＡＮＤゲート回路および第２の複数のＡＮＤゲート回路を通じて互いに接続されており、
前記セグメント型プルアップ電流源回路および前記セグメント型プルダウン電流源回路は、一つ以上のマルチプレクサー、前記第１の複数のＡＮＤゲート回路、および前記第２の複数のＡＮＤゲート回路を通じて前記比較器回路の二つの出力端子に接続されている、
請求項１２に記載のデバイス。
【請求項１４】
前記デバイスは、有機発光ダイオード（ＯＬＥＤ）ディスプレイ用カラム（ｃｏｌｕｍｎ）ドライバーであり、前記デバイスの出力に接続されている前記負荷はＯＬＥＤである、
請求項１３に記載のデバイス。
【請求項１５】
前記第１の複数のトランジスターの前記ｍセットのトランジスターの各トランジスターセットで、前記ｐ−型ＭＯＳＦＥＴのソース端子はＶＤＤに接続されており、前記ｐ−型ＭＯＳＦＥＴのドレイン端子はｎ−型ＭＯＳＦＥＴのドレイン端子に接続されており、前記ｐ−型ＭＯＳＦＥＴのゲート端子はバイアス電圧（Ｖｂｉａｓｐ）に接続されている、
請求項１３に記載のデバイス。
【請求項１６】
前記第１の複数のトランジスターの前記ｍセットのトランジスターで、前記ｎ−型ＭＯＳＦＥＴのソース端子は互いに接続されており、前記デバイスの出力にさらに接続されており、前記ｎ−型ＭＯＳＦＥＴのゲート端子は「ｍ」個の個別ＡＮＤゲート回路を含む第１の複数のＡＮＤゲート回路の対応する一つの出力端子に接続されている、
請求項１５に記載のデバイス。
【請求項１７】
前記第２の複数のトランジスターの前記ｍセットのトランジスターで、第１のｎ−型ＭＯＳＦＥＴのドレイン端子は互いに接続されており、前記デバイスの出力にさらに接続されており、前記第１のｎ−型ＭＯＳＦＥＴのゲート端子は「ｍ」個の個別ＡＮＤゲート回路を含む第２の複数のＡＮＤゲート回路の対応する一つの出力端子に接続されており、前記第２の複数のトランジスターの前記ｍセットのトランジスターの各トランジスターセットで、前記第１のｎ−型ＭＯＳＦＥＴのソース端子は第２のｎ−型ＭＯＳＦＥＴのドレイン端子に接続されており、前記第２のｎ−型ＭＯＳＦＥＴのソース端子は接地されており、前記第２のｎ−型ＭＯＳＦＥＴのゲート端子はバイアス電圧（Ｖｂｉａｓｎ）に接続されている、
請求項１３に記載のデバイス。
【請求項１８】
前記論理回路は、ｎ（ｎは正の整数）−ビットシフトレジスターであり、比較器出力に基づいて前記第１の複数のトランジスターまたは前記第２の複数のトランジスターからの一つ以上のトランジスターセットをターンオンまたはターンオフするように構成された「ｎ」個の個別シフトレジスターを含み、前記「ｎ」個の個別シフトレジスターの第１出力端子はｎ−１個のマルチプレクサーのうちの一つのマルチプレクサーを通じて前記「ｎ」個の個別シフトレジスターのうちの次のシフトレジスターの入力端子に接続されており、デジタルロジックは新しいピクセルグレーレベルと古いピクセルグレーレベルとの間の差異の大きさを決定することに使用される、
請求項１３に記載のデバイス。
【請求項１９】
ディスプレイドライバー回路の出力に接続されている負荷にプルアップ電流を供給するように構成されたセグメント型プルアップ電流源回路と、
前記ディスプレイドライバー回路の出力に接続されている前記負荷にプルダウン電流を供給するように構成されたセグメント型プルダウン電流源回路と、
前記ディスプレイドライバー回路の出力での出力電圧レベルを目標電圧レベルと比較し、二つの出力端子のうちの一つで比較器出力を生成するように構成された比較器回路と、
前記比較器回路の少なくとも一つの出力端子に接続されており、前記比較器出力に基づいて前記セグメント型プルアップ電流源回路および前記セグメント型プルダウン電流源回路の動作を制御するように構成された論理回路と、
を含み、
前記セグメント型プルアップ電流源回路は、ｍ（ｍは正の整数）セットのトランジスターを含む第１の複数のトランジスターを含み、
前記第１の複数のトランジスターのｍセットのトランジスターの各トランジスターセットは、互いに直列に接続されているｐ−型ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）およびｎ−型ＭＯＳＦＥＴを含み、
前記セグメント型プルダウン電流源回路は、ｍセットのトランジスターを含む第２の複数のトランジスターを含み、
前記第２の複数のトランジスターのｍセットのトランジスターの各トランジスターセットは、互いに直列に接続されている二つのｎ−型ＭＯＳＦＥＴを含み、
前記セグメント型プルアップ電流源回路および前記セグメント型プルダウン電流源回路は、
第１の複数のＡＮＤゲート回路および第２の複数のＡＮＤゲート回路を通じて互いに接続され、
一つ以上のマルチプレクサー、前記第１の複数のＡＮＤゲート回路、および前記第２の複数のＡＮＤゲート回路を通じて前記比較器回路の二つの出力端子に接続されている、
ディスプレイドライバー回路を駆動する方法であって、
前記方法は、
前記論理回路の入力端子でパルス発生器から開始パルスを受信することに基づいてｍセットのトランジスターを含む前記第１の複数のトランジスターをターンオンすることを含み、
前記ディスプレイドライバー回路の出力での前記出力電圧レベルを前記目標電圧レベルと比較して前記比較器出力を前記比較器で生成することを含み、
前記比較器出力に基づいて前記第１の複数のトランジスターまたは前記第２の複数のトランジスターのうちの一つ以上をターンオンまたはターンオフすること、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２０１８年１２月２１日に出願された、「ＨＩＧＨ−ＥＦＦＩＣＩＥＮＣＹＰＩＥＣＥ−ＷＩＳＥ  ＬＩＮＥＡＲ  ＣＯＬＵＭＮ−ＤＲＩＶＥＲＳ  ＷＩＴＨ  ＡＳＹＮＣＨＲＯＮＯＵＳ  ＣＯＮＴＲＯＬ  ＦＯＲ  ＤＩＳＰＬＡＹＳ」との名称の米国特許仮出願第６２／７８４，３３７号の優先権を主張し、米国特許仮出願第６２／７８４，３３７号は本出願に参照として引用される。
【０００２】
本発明の一実施形態は、ディスプレイドライバー回路に関するシステムおよび駆動方法に関し、特に、ディスプレイ用非同期制御を有する高効率のデバイス、ピースワイズ（ｐｉｅｃｅｗｉｓｅ）線形カラムドライバー回路、ディスプレイドライバー回路、それらに関するシステムおよび駆動方法に関する。
【背景技術】
【０００３】
有機発光表示装置および液晶表示装置のような表示装置は、行方向に伸びる複数のスキャン線と列方向に伸びる複数のデータ線が交差する領域に設けられた複数のピクセルを含む。スキャンドライバーはスキャン線に順次にスキャン信号を供給し、データドライバー（カラムドライバー）は複数のデータ線にデータ信号を供給し、複数のピクセルが映像を表示するように制御するデータを書き込む。
【０００４】
データドライバーは、デジタルデータをアナログ信号に変換する一つ以上のデジタル−アナログコンバータ（ＤＡＣ）およびアナログデータ信号を増幅し、増幅されたアナログ信号をデータラインに供給するための一つ以上の増幅器ステージを含むことができる。
【０００５】
背景技術は、技術の背景に関する理解を高めるためのものに過ぎず、先行技術の存在または先行技術との関連性を認定するものとして解釈されてはならない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第７５１４９８９号明細書
【特許文献２】米国特許第８２１２７０３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
この概要は、以下において詳細に説明される本発明の一実施形態の特徴および概念の選択を紹介するために提供される。この概要は、特許請求の範囲に記載された事項の核心または必須の特徴を特定するように意図されず、特許請求の範囲に記載された範囲を制限することに使用されるように意図されることもない。説明された特徴のうちの一つ以上は、他の説明された特徴のうちの一つ以上と組み合わせて、作動可能なデバイスを提供してもよい。
【０００８】
本発明の一実施形態は、ディスプレイドライバー回路に関するシステムおよび駆動方法に関し、特に、ディスプレイ用非同期制御を有する高効率のデバイス、ピースワイズ線形カラムドライバー回路、ディスプレイドライバー回路、それらに関するシステムおよび駆動方法を提供することを目的の一つとする。
【課題を解決するための手段】
【０００９】
本発明の一実施形態において、デバイスは、前記デバイスの出力に接続されている負荷にプルアップ電流を供給するように構成されたセグメント型プルアップ電流源回路と、前記デバイスの出力に接続されている前記負荷にプルダウン電流を供給するように構成されたセグメント型プルダウン電流源回路と、前記デバイスの出力での出力電圧レベルを目標電圧レベルと比較し、二つの出力端子のうちの一つで比較器出力を生成するように構成された比較器回路と、前記比較器回路の少なくとも一つの出力端子に接続され、前記比較器出力に基づいて前記セグメント型プルアップ電流源回路および前記セグメント型プルダウン電流源回路の動作を制御するように構成された論理回路と、を含み、前記セグメント型プルアップ電流源回路は、ｍ（ｍは正の整数）セットのトランジスターを含む第１の複数のトランジスターを含み、前記第１の複数のトランジスターのｍセットのトランジスターの各トランジスターセットは、互いに直列に接続されているｐ−型ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）およびｎ−型ＭＯＳＦＥＴを含み、前記セグメント型プルダウン電流源回路は、ｍセットのトランジスターを含む第２の複数のトランジスターを含み、第２の複数のトランジスターのｍセットのトランジスターの各トランジスターセットは、互いに直列に接続されている二つのｎ−型ＭＯＳＦＥＴを含み、前記セグメント型プルアップ電流源回路および前記セグメント型プルダウン電流源回路は、第１の複数のＡＮＤゲート回路および第２の複数のＡＮＤゲート回路を通じて互いに接続され、一つ以上のマルチプレクサー、前記第１の複数のＡＮＤゲート回路、および前記第２の複数のＡＮＤゲート回路を通じて前記比較器回路の二つの出力端子に接続されている。
【００１０】
本発明の一実施形態において、前記デバイスは、有機発光ダイオード（ＯＬＥＤ）ディスプレイ用カラム（ｃｏｌｕｍｎ）ドライバーであり、前記デバイスの出力に接続されている前記負荷はＯＬＥＤである。
【００１１】
本発明の一実施形態において、前記第１の複数のトランジスターの前記ｍセットのトランジスターの各トランジスターセットで、前記ｐ−型ＭＯＳＦＥＴのソース端子はＶＤＤに接続されており、前記ｐ−型ＭＯＳＦＥＴのドレイン端子はｎ−型ＭＯＳＦＥＴのドレイン端子に接続されており、前記ｐ−型ＭＯＳＦＥＴのゲート端子はバイアス電圧（Ｖｂｉａｓｐ）に接続されている。
【００１２】
本発明の一実施形態において、前記第１の複数のトランジスターの前記ｍセットのトランジスターで、前記ｎ−型ＭＯＳＦＥＴのソース端子は互いに接続されており、前記デバイスの出力にさらに接続されており、前記ｎ−型ＭＯＳＦＥＴのゲート端子は「ｍ」個の個別ＡＮＤゲート回路を含む第１の複数のＡＮＤゲート回路の対応する一つの出力端子に接続されている。
【００１３】
本発明の一実施形態において、前記第２の複数のトランジスターの前記ｍセットのトランジスターで、第１のｎ−型ＭＯＳＦＥＴのドレイン端子は互いに接続されており、前記デバイスの出力にさらに接続されており、前記第１のｎ−型ＭＯＳＦＥＴのゲート端子は「ｍ」個の個別ＡＮＤゲート回路を含む第２の複数のＡＮＤゲート回路の対応する一つの出力端子に接続されている。
【００１４】
本発明の一実施形態において、前記第２の複数のトランジスターの前記ｍセットのトランジスターの各トランジスターセットで、前記第１のｎ−型ＭＯＳＦＥＴのソース端子は第２のｎ−型ＭＯＳＦＥＴのドレイン端子に接続されており、前記第２のｎ−型ＭＯＳＦＥＴのソース端子は接地されており、前記第２のｎ−型ＭＯＳＦＥＴのゲート端子はバイアス電圧（Ｖｂｉａｓｎ）に接続されている。
【００１５】
本発明の一実施形態において、前記比較器回路は、演算増幅器（ｏｐ−ａｍｐ）である。
【００１６】
本発明の一実施形態において、前記論理回路は、ｎ（ｎは正の整数）−ビットシフトレジスターであり、比較器出力に基づいて前記第１の複数のトランジスターまたは前記第２の複数のトランジスターからの一つ以上のトランジスターセットをターンオンまたはターンオフするように構成された「ｎ」個の個別シフトレジスターを含む。
【００１７】
本発明の一実施形態において、前記「ｎ」個の個別シフトレジスターの第１出力端子は、ｎ−１個のマルチプレクサーのうちの一つのマルチプレクサーを通じて前記「ｎ」個の個別シフトレジスターうちの次のシフトレジスターの入力端子に接続されている。
【００１８】
本発明の一実施形態において、新しいピクセルグレーレベルと古いピクセルグレーレベルとの間の差異の大きさを決定することにデジタルロジックが使用される。
【００１９】
本発明の一実施形態において、前記論理回路は、前記比較器出力の全ての転移時にパルスを生成するように構成されたパルス発生器を通じて前記比較器回路の少なくとも一つの出力端子に接続されており、前記パルス発生器は、エクスクルーシブＯＲゲート回路である。
【００２０】
本発明の一実施形態によるデバイスは、前記デバイスの出力に接続されている負荷にプルアップ電流を供給するように構成されたセグメント型プルアップ電流源回路と、前記デバイスの出力に接続されている前記負荷にプルダウン電流を供給するように構成されたセグメント型プルダウン電流源回路と、前記デバイスの出力での出力電圧レベルを目標電圧レベルと比較し、前記比較器回路の二つの出力端子のうちの一つで比較器出力を生成するように構成された比較器回路と、前記比較器回路の少なくとも一つの出力端子に接続されており、前記比較器出力に基づいて前記セグメント型プルアップ電流源回路および前記セグメント型プルダウン電流源回路の動作を制御するように構成された論理回路を含む。
【００２１】
本発明の一実施形態において、前記セグメント型プルアップ電流源回路は、ｍセットのトランジスターを含む第１の複数のトランジスターを含み、前記第１の複数のトランジスターのｍ（ｍは正の整数）セットのトランジスターの各トランジスターセットは、互いに直列に接続されているｐ−型ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）およびｎ−型ＭＯＳＦＥＴを含み、前記セグメント型プルダウン電流源回路は、ｍセットのトランジスターを含む第２の複数のトランジスターを含み、第２の複数のトランジスターのｍセットのトランジスターの各トランジスターセットは、互いに直列に接続されている二つのｎ−型ＭＯＳＦＥＴを含み、前記セグメント型プルアップ電流源回路および前記セグメント型プルダウン電流源回路は、第１の複数のＡＮＤゲート回路および第２の複数のＡＮＤゲート回路を通じて互いに接続されており、前記セグメント型プルアップ電流源回路および前記セグメント型プルダウン電流源回路は、一つ以上のマルチプレクサー、前記第１の複数のＡＮＤゲート回路、および前記第２の複数のＡＮＤゲート回路を通じて前記比較器回路の二つの出力端子に接続されている。
【００２２】
本発明の一実施形態において、前記デバイスは、有機発光ダイオード（ＯＬＥＤ）ディスプレイ用カラム（ｃｏｌｕｍｎ）ドライバーであり、前記デバイスの出力に接続されている前記負荷はＯＬＥＤである。
【００２３】
本発明の一実施形態において、前記第１の複数のトランジスターの前記ｍセットのトランジスターの各トランジスターセットで、前記ｐ−型ＭＯＳＦＥＴのソース端子はＶＤＤに接続されており、前記ｐ−型ＭＯＳＦＥＴのドレイン端子はｎ−型ＭＯＳＦＥＴのドレイン端子に接続されており、前記ｐ−型ＭＯＳＦＥＴのゲート端子はバイアス電圧（Ｖｂｉａｓｐ）に接続されている。
【００２４】
本発明の一実施形態において、前記第１の複数のトランジスターの前記ｍセットのトランジスターで、前記ｎ−型ＭＯＳＦＥＴのソース端子は互いに接続されており、前記デバイスの出力にさらに接続されており、前記ｎ−型ＭＯＳＦＥＴのゲート端子は「ｍ」個の個別ＡＮＤゲート回路を含む第１の複数のＡＮＤゲート回路の対応する一つの出力端子に接続されている。
【００２５】
本発明の一実施形態において、前記第２の複数のトランジスターの前記ｍセットのトランジスターで、第１のｎ−型ＭＯＳＦＥＴのドレイン端子は互いに接続されており、前記デバイスの出力にさらに接続されており、前記第１のｎ−型ＭＯＳＦＥＴのゲート端子は「ｍ」個の個別ＡＮＤゲート回路を含む第２の複数のＡＮＤゲート回路の対応する一つの出力端子に接続されており、前記第２の複数のトランジスターの前記ｍセットのトランジスターの各トランジスターセットで、前記第１のｎ−型ＭＯＳＦＥＴのソース端子は第２のｎ−型ＭＯＳＦＥＴのドレイン端子に接続されており、前記第２のｎ−型ＭＯＳＦＥＴのソース端子は接地されており、前記第２のｎ−型ＭＯＳＦＥＴのゲート端子はバイアス電圧（Ｖｂｉａｓｎ）に接続されている。
【００２６】
本発明の一実施形態において、前記論理回路は、ｎ（ｎは正の整数）−ビットシフトレジスターであり、比較器出力に基づいて前記第１の複数のトランジスターまたは前記第２の複数のトランジスターからの一つ以上のトランジスターセットをターンオンまたはターンオフするように構成された「ｎ」個の個別シフトレジスターを含み、前記「ｎ」個の個別シフトレジスターの第１出力端子はｎ−１個のマルチプレクサーのうちの一つのマルチプレクサーを通じて前記「ｎ」個の個別シフトレジスターうちの次のシフトレジスターの入力端子に接続されており、デジタルロジックは新しいピクセルグレーレベルと古いピクセルグレーレベルとの間の差異の大きさを決定することに使用される。
【００２７】
本発明の一実施形態において、ディスプレイドライバー回路の出力に接続されている負荷にプルアップ電流を供給するように構成されたセグメント型プルアップ電流源回路と、前記ディスプレイドライバー回路の出力に接続されている前記負荷にプルダウン電流を供給するように構成されたセグメント型プルダウン電流源回路と、前記ディスプレイドライバー回路の出力での出力電圧レベルを目標電圧レベルと比較し、二つの出力端子のうちの一つで比較器出力を生成するように構成された比較器回路と、前記比較器回路の少なくとも一つの出力端子に接続されており、前記比較器出力に基づいて前記セグメント型プルアップ電流源回路および前記セグメント型プルダウン電流源回路の動作を制御するように構成された論理回路と、を含み、前記セグメント型プルアップ電流源回路は、ｍ（ｍは正の整数）セットのトランジスターを含む第１の複数のトランジスターを含み、前記第１の複数のトランジスターのｍセットのトランジスターの各トランジスターセットは、互いに直列に接続されているｐ−型ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）およびｎ−型ＭＯＳＦＥＴを含み、前記セグメント型プルダウン電流源回路は、ｍセットのトランジスターを含む第２の複数のトランジスターを含み、第２の複数のトランジスターのｍセットのトランジスターの各トランジスターセットは、互いに直列に接続されている二つのｎ−型ＭＯＳＦＥＴを含み、前記セグメント型プルアップ電流源回路および前記セグメント型プルダウン電流源回路は、第１の複数のＡＮＤゲート回路および第２の複数のＡＮＤゲート回路を通じて互いに接続され、一つ以上のマルチプレクサー、前記第１の複数のＡＮＤゲート回路、および前記第２の複数のＡＮＤゲート回路を通じて前記比較器回路の二つの出力端子に接続されている、ディスプレイドライバー回路を駆動する方法であって、前記方法は、前記論理回路の入力端子でパルス発生器から開始パルスを受信することに基づいてｍセットのトランジスターを含む前記第１の複数のトランジスターをターンオンすることを含み、前記ディスプレイドライバー回路の出力での前記出力電圧レベルを前記目標電圧レベルと比較して前記比較器出力を前記比較器で生成することを含み、前記比較器出力に基づいて前記第１の複数のトランジスターまたは前記第２の複数のトランジスターのうちの一つ以上をターンオンまたはターンオフすることを含む。
【図面の簡単な説明】
【００２８】
本発明の一実施のこれらおよび他の特徴は、本明細書、特許請求の範囲および添付図面を参照して理解され、認識されるだろう。
【図１】本発明の一実施形態によるディスプレイデバイスのブロック図である。
【図２】本発明の一実施形態によるデータドライバーのブロック図である。
【図３】関連技術のディスプレイカラムドライバーアーキテクチャーを示す。
【図４】図３の関連技術のディスプレイカラムドライバーアーキテクチャーのＤＦＦＣ（ｄｉｒｅｃｔ−ｔｙｐｅ  ｆａｓｔ  ｆｅｅｄｂａｃｋ  ｃｕｒｒｅｎｔ）ドライバー、ピクセル回路、および制御信号を示す。
【図５】ＯＬＥＤディスプレイ用関連技術の奇数カラム電圧ドライバー（の一部）のブロック図を示す。
【図６】関連技術のクラス−Ｂバッファーのブロック図を示す。
【図７】本発明の一実施形態によるディスプレイドライバー回路の例示的な実施例を示す。
【図８】本発明の一実施形態による図７のディスプレイドライバー回路の例示的なタイミング図を示す。
【図９】本発明の一実施形態によるロジック回路およびＮ−ビットシフトレジスターを含む例示的な回路を示す。
【発明を実施するための形態】
【００２９】
添付図面を参照し、以下で説明される詳細な説明は、本発明により提供されるディスプレイ用非同期制御を有する高効率のピースワイズ線形カラムドライバーに関するシステムおよび駆動方法の一実施形態を説明することを意図するものであり、本発明が構成され得る、または、本発明が利用され得る唯一の形態を説明することを意図するものではない。また、以下で説明される詳細な説明は例示された実施形態と関連付けて本発明の特徴を説明する。しかし、本発明と同一または同等の機能および構造は、本発明の範囲に含まれる本発明以外の実施形態により達成され得ることを理解しなければならない。本明細書等において、同一、同等、または類似する要素は、同一の番号（符号）を付され、同一、同等、または類似する要素または特徴を有するものとする。
【００３０】
本明細書等において、ディスプレイ用非同期制御機能を有する高効率のピースワイズ線形カラムドライバー回路、ディスプレイカラムドライバー、ＤＦＦＣドライバー、又はディスプレイドライバー回路は、デバイスと呼ばれることがある。また、ディスプレイ用非同期制御機能を有する高効率のピースワイズ線形カラムドライバー回路、ディスプレイドライバー回路、それらに関するシステムおよび駆動方法は、デバイスのシステムおよび駆動方法と呼ばれることがある。
【００３１】
図１は、本発明の一実施形態によるディスプレイデバイスのブロック図である。図１を参照すると、ディスプレイデバイスは、ディスプレイユニット１００、ディスプレイユニット１００に接続されているスキャンドライバー２００およびデータドライバー３００、および、スキャンドライバー２００およびデータドライバー３００を制御するための信号コントローラー４００を含む。
【００３２】
本発明の一実施形態において、ディスプレイユニット１００は、多数のディスプレイ信号線Ｓ１−Ｓｎ、Ｄ１−Ｄｍと、多数のディスプレイ信号線に接続されており、マトリックス形態で配列されている複数のピクセルＰＸを含む。
【００３３】
ディスプレイ信号線Ｓ１−Ｓｎ、Ｄ１−Ｄｍは、スキャン信号（ゲート信号とも称される）を伝達するための複数のスキャン線Ｓ１−Ｓｎおよびデータ信号を伝達するためのデータ線Ｄ１−Ｄｍを含む。スキャン線Ｓ１−Ｓｎは行方向に沿って伸びて互いに平行または略平行であり、データ線Ｄ１−Ｄｍは列方向に伸びて互いに平行または略平行である。ピクセルＰＸはスキャン線Ｓ１−Ｓｎとデータ線Ｄ１−Ｄｍの交差する領域に設けられる。
【００３４】
スキャンドライバー２００は、スキャン線Ｓ１−Ｓｎに接続されており、スキャン線Ｓ１−Ｓｎにゲートオン電圧およびゲートオフ電圧の組み合わせにより形成されたスキャン信号を供給する。ゲートオン電圧はトランジスターをターンオンするためにトランジスターのゲートに印加される電圧を示し、ゲートオフ電圧はトランジスターをターンオフするためにトランジスターのゲートに印加される電圧を示す。データドライバー３００は、データ線Ｄ１−Ｄｍに接続されており、ピクセルＰＸのグレースケール（ｇｒａｙｓｃａｌｅ）値を示すデータ信号を生成し、これをデータ線Ｄ１−Ｄｍに供給する。
【００３５】
信号コントローラー４００は、スキャンドライバー２００およびデータドライバー３００を制御する。例えば、信号コントローラー４００は、データドライバー３００にデータ（例えば、デジタルデータ）を供給し、スキャンドライバー２００および／またはデータドライバー３００に同期信号（ＶＳＹＮＣ、ＨＳＹＮＣ）を供給し、ピクセルＰＸへデータを書き込むことを、ピクセルＰＸを書き込み可能状態に設定するためのスキャン信号と、同期化する。データドライバー３００に供給されるデータは、ピクセルＰＸにより放出される光の輝度またはグレーレベル（ｇｒａｙ  ｌｅｖｅｌ）を示すデジタルデータ（例えば、各データラインに供給されるデータが８ビット値でエンコードされる場合）であってもよい。
【００３６】
各ピクセルＰＸは、スキャン線に接続されているゲート電極、データ線のうちの対応する一つ（例えば、ピクセルＰＸが位置するカラムに対応するデータ線）に接続されているソース電極、およびドレイン電極を含むトランジスターを含むことができる。トランジスターは、スキャン線により提供されたゲートオン電圧に応じてデータ線により提供されたデータ信号を伝達する。ここで、データ信号はピクセルＰＸにより放出される光のグレーレベルを制御する。ディスプレイデバイスが液晶ディスプレイデバイスである場合、発光領域はデータ信号を保存するキャパシタを含み、液晶層はキャパシタに保存されているデータ信号に応じて発光する光の明るさを制御することができる。ディスプレイデバイスが有機発光デバイス（例えば、アクティブ有機発光デバイス）である場合、発光領域はデータ信号を保存するキャパシタ、キャパシタに保存されているデータ信号に応じて電流を伝達する駆動トランジスター、駆動トランジスターにより提供される電流に応じてグレーレベルを有する光を放出する有機発光ダイオードを含む。
【００３７】
スキャンドライバー２００、データドライバー３００、信号コントローラー４００は、少なくとも一つの集積回路チップとして、ディスプレイユニット１００にそれぞれ実装されてもよく、テープキャリアパッケージ（ＴＣＰ）として、可撓性印刷回路フィルム（図示せず）に実装され、ディスプレイユニット１００に付着されてもよく、または別途設けられる印刷回路基板（図示せず）に実装されてもよい。また、スキャンドライバー２００、データドライバー３００、信号コントローラー４００は、信号線Ｓ１−Ｓｎ、Ｄ１−Ｄｍおよびトランジスターと共にディスプレイユニット１００と共に形成されてもよい。また、スキャンドライバー２００、データドライバー３００、信号コントローラー４００は、単一チップに集積されてもよく、この場合、これらのうちの少なくとも一つまたはこれらを形成する少なくとも一つの回路素子が単一チップ外部に設けられてもよい。
【００３８】
図２は、本発明の一実施形態によるデータドライバー３００のブロック図である。図２を参照すると、信号コントローラー４００は、デジタルデータ信号（ＤＡＴＡ）をデジタルデマルチプレクサー３１０に供給するためにデータドライバー３００に接続されている。デジタルデマルチプレクサー３１０は、デジタルデータをデマルチプレクシングしてディスプレイユニット１００のカラムごとに一つずつ、ｍ個の分離されたデジタルデータ信号を生成する。データドライバー３００は、増幅器またはカラムドライバー３５０を含む。ここで、増幅器またはカラムドライバー３５にアナログデータ信号を出力するように構成されたデジタル−アナログコンバータ３２に、ｍ個のデジタルデータ信号が供給される。増幅器またはカラムドライバー３５０は、アナログ信号をピクセルＰＸの動作電圧および電流の仕様に基づき増幅し、増幅された信号をデータラインＤ１−Ｄｍに出力する。
【００３９】
電流または電圧駆動方式は、ＯＬＥＤディスプレイで振幅変調（例えば、パルス振幅変調（ＰＡＭ））のために利用されてもよい。電流駆動方法は、ＯＬＥＤディスプレイパネルでの輝度均一性を向上させることができ、ピクセルＰＸでの薄膜トランジスター（ＴＦＴ：ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ）特性の補償を提供することができる。しかし、電流駆動方式で、データ線の寄生容量が増加する時、駆動速度が実質的に低下する。例示的な実施形態において、電流−フィードバック駆動方法は、データ電流をピクセルＰＸに正確に伝達し、データをピクセル電流と比較する。しかし、ピクセル電流が検出されるフィードバック動作は、ピクセルまたはデータ電流にフィードバック経路の寄生キャパシタンスを充電および放電するために時間遅延を誘発することがある。
【００４０】
図３および図４は、データをピクセル電流と直接に比較して正確な安定化（ｓｅｔｔｌｉｎｇ）時間を提供する従来技術のＤＦＦＣドライバーを示す。
【００４１】
図３は、従来技術の電流駆動方法のディスプレイカラムドライバー構造およびＡＭＯＬＥＤピクセルを示す。図３の電流デジタル−アナログコンバータ（ＤＡＣ）は、図２のＤＡＣ３２であってもよい。図３のＤＦＦＣドライバーは、データラインおよびフィードバックラインを通じてピクセル回路とフィードバックループを形成し、ＤＡＣの出力電流をピクセルＰＸに伝達する。
【００４２】
図４は、図３の従来技術のディスプレイカラムドライバーアーキテクチャーのＤＦＦＣドライバー、ピクセル回路、および制御信号を示す。例示的な実施形態において、プログラミング期間の間、ＤＦＦＣドライバーおよびピクセル回路はＯＬＥＤがオフされたフィードバックループから構成される。データ電流ＩＤＡＴＡは、ノードＸでのＩＰＩＸＥＬと比較され、二つの電流間の誤差は全体フィードバックループを考慮して積分され、補償される。駆動速度は寄生キャパシタンスの影響を減少させて向上することができる。増幅器Ａ１が低い出力インピーダンスを有するため、データラインで寄生キャパシタンスＣＰＤの影響が減少して、差動入力の誤差信号がＣＰＤの電圧を迅速に変化させることができる。フィードバックラインでＣＰＦの影響はその電圧が増幅器Ａ２およびＭＤ１のサブループにより一定に維持されるため抑制される。フィードバックループはノードＸのドミナント−ポール（ｄｏｍｉｎａｎｔ−ｐｏｌｅ）により安定化される。例示的な実施形態において、ＭＰ１のコンダクタンスが電流により変わるため、ループの特性はＩＤＡＴＡにより変わる。したがって、それに応じて、補償キャパシタＣＣも変わり得る。
【００４３】
図４のＤＦＦＣが良好な正確度で速い安定化時間を提供するが、異なる出力電流範囲は異なる補償キャパシタＣＣを要求することがあるため、図３および図４の回路に対して面積オーバーヘッドが問題になり得る。また、図４の増幅器Ａ１およびＡ２は出力（表示カラム）を充電するために使用される電流以外に静的電流を消費する可能性があるため、電力オーバーヘッドが図２および図３の回路と関連して問題になり得る。
【００４４】
ディスプレイ（例えば、ＯＬＥＤディスプレイ）用の典型的な電圧−モードドライバーは、クラス−Ｂまたはクラス−ＡＢアーキテクチャーを使用する。ディスプレイ用電圧−モードドライバーの例示的な実施形態において、単一増幅器は相対的に低い（例えば、約数μＡの）静的電流を引き出す。
【００４５】
図５は、従来技術のＯＬＥＤディスプレイ用の奇数カラム電圧ドライバーのブロック図（の一部分）を示す。図５の奇数カラム電圧ドライバーは、１０ビットＶＤＡＣと二つの電流感知抵抗ＲＳ１およびＲＳ２を有するクラス−ＡＢバッファーアンプを含む。ＲＳ１はプーリング電流（ｐｕｌｌｉｎｇ−ｃｕｒｒｅｎｔ）を感知し、ＲＳ２はプッシング電流（ｐｕｓｈｉｎｇ−ｃｕｒｒｅｎｔ）を感知することができる。例示的な実施形態において、図５の奇数カラム電圧ドライバー内の一つ以上のバイアス電流源はどの電流が感知されるのかにより一定の電流（ＩＢＩＡＳ）を供給またはシンクしてノイズ電流スイングの余裕分（ｌｅｇｒｏｏｍ）を保障する。
【００４６】
図６は、二つの電流比較器Ｃ１およびＣ２、出力相補性デバイスＭＯ１およびＭＯ２、および位相補償を提供する直列抵抗（ＲＣ）を実現する入力レールツーレール（ｒａｉｌ−ｔｏ−ｒａｉｌ）差動増幅器を含む従来のクラス−Ｂバッファーのブロック図を示す。図６のクラス−Ｂバッファー増幅器は、電流比較器の全てが入力ステージに自由に統合されているため、電力効率での改善を提供する。
【００４７】
たとえ、ディスプレイ（例えば、ＯＬＥＤディスプレイ）用電圧−モードドライバーが、比較的低い静的電流（例えば、約数μＡ）を消費するが、例示的な実施形態において、静的電流消費は比較的大きいディスプレイで重要になり得る（例えば、約２０００個以上のカラムドライバーを追加する）。また、例示的な実施形態において、安定化（例えば、ディスプレイカラムを充電または放電）中に、ディスプレイ用電圧−モードドライバーは、大きい電流スパイクを招くことがあり、安定化（例えば、約２０００個のカラムドライバーが同時にスイッチング）中に電流スパイクに対する制御メカニズムがない。
【００４８】
したがって、高い電力効率を有し、かつ、動的電流スパイクの小さいディスプレイドライバー回路が必要である。本発明の一実施形態は、高い電力効率を有し、かつ、動的電流スパイクをプログラム可能なディスプレイドライバー回路を提供する。例えば、本発明の一実施形態によるディスプレイドライバー回路においては、ディスプレイドライバー回路により引き出される電流は全てカラムラインを充電または放電するように流れるため、静的電流により浪費されるエネルギーは完全に除去され得る。本発明の一実施形態によるディスプレイドライバー回路においては、動的電流スパイクは電流源バンクを使用して制御され得る。クラス−Ｂまたはクラス−ＡＢ増幅器とは異なり、このことは電源から引き出されたピーク電流を制限する。例えば、ディスプレイドライバー回路の速度が遅くなり、水平ライン時間が長くなり、その結果、カラムライン電圧が最終値に収束するために使用可能な時間が長くなるほど、減少された電流スパイクのためにディスプレイドライバー回路の速度が折衝され得る。以前のグレーレベル（つまり、カラムライン電圧）が現在のグレーレベルに近い場合、初期充電電流を減少させることによってディスプレイドライバー回路で動的電流スパイクを制御することもできる。さらに、追加のクロック分配ネットワークを防止するために、ディスプレイドライバー回路内の集積チップ（ＩＣ）が大きいこともあり、追加のクロック分配電力がドライバーＩＣで重要になり得るため、本発明の一実施形態によるディスプレイドライバー回路は様々なステージ間で非同期シグナリングを使用することができる。
【００４９】
図７は、ディスプレイドライバー回路７００の本発明の一実施形態を示す。本発明の一実施形態において、ディスプレイドライバー回路７００は、カラムドライバー（例えば、カラムドライバー３５０）であってもよい。図７のディスプレイドライバー回路７００は、比較器７０１、パルス生成器７０２、複数のマルチプレクサー７０３ａ、７０３ｂ、および７０３ｃ、および「ｎ」個の個別のシフトレジスター７０４ａ、７０４ｂ、７０４ｃ、７０４ｄ…、７０４ｎを含むｎビットシフトレジスターを含む。比較器７０１は演算増幅器（ｏｐ−ａｍｐ）であってもよく、パルス生成器７０２は排他的ＯＲゲート回路であってもよい。図７のディスプレイドライバー回路７００は、また、「ｍ」個の個別のＡＮＤゲート回路７０５ａ１、７０５ｂ１、７０５ｃ１、…、７０５ｍ１を含む第１の複数のＡＮＤゲート回路および「ｍ」個の個別のＡＮＤゲート回路７０５ａ２、７０５ｂ２、７０５ｃ２、…、７０５ｍ２を含む第２の複数のＡＮＤゲート回路を含む。図７の一実施形態において、「ｎ」および「ｍ」は正の整数であってもよく、「ｎ」は「ｍ」とは異なる。
【００５０】
図７のディスプレイドライバー回路７００は、また、ｍセットのトランジスター７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１を含む第１の複数のトランジスター（例えば、プルアップトランジスター）を含む。
【００５１】
第１の複数のトランジスター７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１は、セグメント型（ｓｅｇｍｅｎｔｅｄ）プルアップ電流源と呼ばれてもよい。
【００５２】
トランジスターセット７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１のそれぞれは、プルアップトランジスターセットまたはプルアップ電流レグと呼ばれてもよい。
【００５３】
第１の複数のトランジスター７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１は、ディスプレイドライバー回路７００の出力７０８に接続されている負荷（例えば、ＯＬＥＤ）にプルアップ電流を供給するように構成されてもよい。
【００５４】
ｍセットのトランジスター７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１の各トランジスターセットは、互いに直列に接続されたｐ−型ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）およびｎ−型ＭＯＳＦＥＴを含む。
【００５５】
例えば、それぞれのトランジスターセット７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１で、ｐ−型ＭＯＳＦＥＴのソース端子はＶＤＤに接続されており、ｐ−型ＭＯＳＦＥＴのゲート端子はバイアス電圧（Ｖｂｉａｓｐ）に接続されている。
【００５６】
それぞれのトランジスターセット７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１において、ｐ−型ＭＯＳＦＥＴは電流源として作動することができる。
【００５７】
それぞれのトランジスターセット７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１で、ｐ−型ＭＯＳＦＥＴのドレイン端子はｎ−型ＭＯＳＦＥＴのドレイン端子に接続されている。
【００５８】
また、それぞれのトランジスターセット７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１内のｎ−型ＭＯＳＦＥＴのソース端子は互いに接続されており、ディスプレイドライバー回路７００の出力７０８に接続されている。
【００５９】
このように、それぞれのトランジスターセット７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１は、プルアップトランジスターセットまたはプルアップ電流レグと呼ばれてもよい。
【００６０】
それぞれのトランジスターセット７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１内のｎ−型ＭＯＳＦＥＴは、単純に特定の電流レグ（例えば、７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１）をイネーブルまたはディスエーブルするためのスイッチである。
【００６１】
それぞれのトランジスターセット７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１内のそれぞれのｎ−型ＭＯＳＦＥＴのゲート端子は、第１の複数のＡＮＤゲート回路７０５ａ１、７０５ｂ１、７０５ｃ１、７０５ｄ１、７０５ｅ１、…、７０５ｍ１の対応する一つの出力端子に接続されている。
【００６２】
例えば、トランジスターセット７０７ａ１のｎ−型ＭＯＳＦＥＴのゲート端子は、ＡＮＤゲート回路７０５ａ１の出力端子に接続されており、トランジスターセット７０７ｂ１のｎ−型ＭＯＳＦＥＴのゲート端子はＡＮＤゲート回路７０５ｂ１の出力端子に接続されており、トランジスターセット７０７ｃ１のｎ−型ＭＯＳＦＥＴのゲート端子はＡＮＤゲート回路７０５ｃ１の出力端子に接続されている。
【００６３】
ディスプレイドライバー回路７００は、ｍセットのトランジスター７０７ａ２、７０７ｂ２、７０７ｃ２、…、７０７ｍ２を含む第２の複数のトランジスター（例えば、プルダウントランジスター）をさらに含む。
【００６４】
第２の複数のトランジスター７０７ａ２、７０７ｂ２、７０７ｃ２、…、７０７ｍ２は、セグメント型プルダウン電流源と呼ばれてもよい。
【００６５】
それぞれのトランジスターセット７０７ａ２、７０７ｂ２、７０７ｃ２、…、７０７ｍ２は、プルダウントランジスターセットまたはプルダウン電流レグと呼ばれてもよい。
【００６６】
第２の複数のトランジスター７０７ａ２、７０７ｂ２、７０７ｃ２、…、７０７ｍ２は、プルダウン電流をディスプレイドライバー回路７００の出力７０８に接続された負荷（例えば、ＯＬＥＤ）に供給するように構成されてもよい。
【００６７】
ｍセットのトランジスター７０７ａ２、７０７ｂ２、７０７ｃ２、…、７０７ｍ２の各トランジスターセットは、互いに直列に接続された２個のｎ−型ＭＯＳＦＥＴを含む。
【００６８】
例えば、それぞれのトランジスターセット７０７ａ２、７０７ｂ２、７０７ｃ２、…、７０７ｍ２の第１のｎ−型ＭＯＳＦＥＴ（例えば、７０７ａ２ｎ１、７０７ｂ２ｎ１、７０７ｃ２ｎ１、…、７０７ｍ２ｎ１）のドレイン端子は互いに接続されており、ディスプレイドライバー回路７００の出力７０８に接続されている。
【００６９】
それぞれのトランジスターセット７０７ａ２、７０７ｂ２、７０７ｃ２、…、７０７ｍ２の第１のｎ−型ＭＯＳＦＥＴ（例えば、７０７ａ２ｎ１、７０７ｂ２ｎ１、７０７ｃ２ｎ１、…、７０７ｍ２ｎ１）のそれぞれのゲート端子は、第２の複数のＡＮＤゲート回路７０５ａ２、７０５ｂ２、７０５ｃ２、…、７０５ｍ２のうちの対応する一つの出力端子に接続されている。
【００７０】
例えば、トランジスターセット７０７ａ２の第１のｎ−型ＭＯＳＦＥＴ７０７ａ２ｎ１のゲート端子はＡＮＤゲート回路７０５ａ２の出力端子に接続されており、トランジスターセット７０７ｂ２の第１のｎ−型ＭＯＳＦＥＴ７０７ｂ２ｎ１のゲート端子はＡＮＤゲート回路７０５ｂ２の出力端子に接続されており、トランジスターセット７０７ｃ２の第１のｎ−型ＭＯＳＦＥＴ７０７ｃ２ｎ１のゲート端子はＡＮＤゲート回路７０５ｃ２の出力端子に接続されている。
【００７１】
それぞれのトランジスターセット７０７ａ２、７０７ｂ２、７０７ｃ２、…、７０７ｍ２において、第１のｎ−型ＭＯＳＦＥＴ（例えば、７０７ａ２ｎ１、７０７ｂ２ｎ１、７０７ｃ２ｎ１、…７０７ｍ２ｎ１）のソース端子は、そのトランジスターセットの二番目のｎ−型ＭＯＳＦＥＴ（例えば、７０７ａ２ｎ２、７０７ｂ２ｎ２、７０７ｃ２ｎ２、…７０７ｍ２ｎ２）のドレイン端子に接続されている。
【００７２】
例えば、トランジスターセット７０７ａ２において、第１のｎ−型ＭＯＳＦＥＴ７０７ａ２ｎ１のソース端子は第２のｎ−型ＭＯＳＦＥＴ７０７ａ２ｎ２のドレイン端子に接続されている。
【００７３】
それぞれのトランジスターセット７０７ａ２、７０７ｂ２、７０７ｃ２、…、７０７ｍ２で、第２のｎ−型ＭＯＳＦＥＴ（例えば、７０７ａ２ｎ２、７０７ｂ２ｎ２、７０７ｃ２ｎ２、…、７０７ｍ２ｎ２）のソース端子は接地されており、第２のｎ−型ＭＯＳＦＥＴ（例えば、７０７ａ２ｎ２、７０７ｂ２ｎ２、７０７ｃ２ｎ２、…、７０７ｍ２ｎ２）のゲート端子はバイアス電圧（Ｖｂｉａｓｎ）に接続されている。
【００７４】
トランジスター７０７ａ２ｎ２、７０７ｂ２ｎ２、７０７ｃ２ｎ２、…、７０７ｍ２ｎ２（ゲートがＶｂｉａｓｎに接続されている）は電流源であり、それぞれのトランジスター７０７ａ２ｎ１、７０７ｂ２ｎ１、７０７ｃ２ｎ１、…、７０７ｍ２ｎ１は、特定の電流源レグ（例えば、７０７ａ２、７０７ｂ２、７０７ｃ２、…、７０７ｍ２）をイネーブルまたはディスエーブルするためのスイッチである。
【００７５】
比較器（Ｃｏｍｐａｒａｔｏｒ）７０１は、ディスプレイドライバー回路７００の出力７０８での出力電圧Ｖｏｕｔを基準電圧Ｖｄａｔａと比較する。基準電圧Ｖｄａｔａは、ディスプレイドライバー回路７００が出力電圧Ｖｏｕｔになることを好む（または所望する）電圧であってもよい。比較器７０１で比較された電圧が負の電圧であるか、または、比較器７０１が出力電圧Ｖｏｕｔが基準電圧Ｖｄａｔａよりも小さいと判断すると、２入力１出力マルチプレクサー７０３ａの第１入力に接続されている比較器７０１の第１出力７０１ａがターンオンされる。２入力１出力マルチプレクサー７０３ａの第２入力は接地されている。
【００７６】
マルチプレクサー７０３ａの出力端子７０３ａ２は、第１の複数のＡＮＤゲート回路７０５ａ１、７０５ｂ１、７０５ｃ１、…、７０５ｍ１のそれぞれの第１入力端子（例えば、ｉｎ１）に接続されている。
【００７７】
しかし、比較器７０１が電圧Ｖｏｕｔが基準電圧Ｖｄａｔａよりも大きいと判断すると、２入力１出力マルチプレクサー７０３ｂの第１入力に接続されている比較器７０１の第２出力７０１ｂがターンオンされる。２入力１出力マルチプレクサー７０３ｂの第２入力は接地されている。
【００７８】
マルチプレクサー７０３ｂの出力端子７０３ｂ２は、複数の第２ＡＮＤゲート回路７０５ａ２、７０５ｂ２、７０５ｃ２、…、７０５ｍ２のそれぞれの第１入力端子（例えば、ｉｎ１）に接続されている。
【００７９】
マルチプレクサー７０３ｂの選択器（ｓｅｌｅｃｔｏｒ）ピンまたは開始（ｓｔａｒｔ）ピンは、マルチプレクサー７０３ａの選択器ピンまたは開始ピンに接続されている。
【００８０】
比較器７０１の第２出力７０１ｂは、パルス生成器７０２に接続されている。パルス生成器７０２は、パルス生成器７０２の第１入力端子７０２ａ１で遅延回路７０９を通じて比較器７０１の第２出力７０１ｂを受信し、パルス生成器７０２の第２入力端子７０２ａ２で比較器７０１の第２出力７０１ｂを直接受信する。パルス生成器７０２は、比較器７０１出力（例えば、７０１ａ、７０１ｂ）で全ての出力遷移でパルスを生成する。例えば、パルス生成器７０２は比較器７０１出力がポジティブ電圧からネガティブ電圧に、またはその反対に変わる時ごとにパルスを生成する。パルス生成器７０２出力は２入力１出力マルチプレクサー７０３ｃの第１入力に接続されている。２入力１出力マルチプレクサー７０３ｃの第２入力は接地されている。
【００８１】
マルチプレクサー７０３ｃの出力端子７０３ｃ２は、ｎ−ビットシフトレジスター７０４の個別シフトレジスター７０４ａ、７０４ｂ、７０４ｃ、７０４ｄ、…、７０４ｎのそれぞれのクロック端子に接続されている。
【００８２】
したがって、ｎ−ビットシフトレジスター７０４は、パルス生成器７０２出力によってクロックキングされて（ｃｌｏｃｋｅｄ）所望する個数のプルアップトランジスターセット７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１またはプルダウントランジスターセット７０７ａ２、７０７ｂ２、７０７ｃ２、…、７０７ｍ２をターンオンまたはターンオフさせて、ディスプレイドライバー回路７００の出力７０８での出力電圧Ｖｏｕｔを基準電圧Ｖｄａｔａに近い所望の電圧値に近づける。
【００８３】
ｎ−ビットシフトレジスター７０４の個別シフトレジスター７０４ａ、７０４ｂ、７０４ｃ、７０４ｄ、…、７０４ｎのそれぞれの第１出力端子（例えば、ｑ）は、シフトレジスター７０４ａ、７０４ｂ、７０４ｃ、７０４ｄ、…、７０４ｎの次のシフトレジスターの入力端子（例えば、ｄ）に接続されている。
【００８４】
例えば、シフトレジスター７０４ａの第１出力端子（例えば、ｑ）は次のシフトレジスター７０４ｂの入力端子（例えば、ｄ）に接続されており、シフトレジスター７０４ｂの第１出力端子（例えば、ｑ）は次のシフトレジスター７０４ｃの入力端子（例えば、ｄ）に接続されており、シフトレジスター７０４ｃの第１出力端子（例えば、ｑ）は次のシフトレジスター７０４ｄの入力端子（例えば、ｄ）に接続されている。シフトレジスター７０４ａの第１出力端子（例えば、ｑ）はまた、シフトレジスター７０６のクロック端子に接続されている。シフトレジスター７０６の出力端子（例えば、ｑ）はマルチプレクサー７０３ｃの選択器ピンまたは開始ピンに接続されている。
【００８５】
ｎ−ビットシフトレジスター７０４の個別シフトレジスター７０４ｂ、７０４ｃ、７０４ｄ、…、７０４ｎのそれぞれの第２出力端子（例えば、ｑｂ）は、第１の複数のＡＮＤゲート回路７０５ａ１、７０５ｂ１、７０５ｃ１、７０５ｄ１、７０５ｅ１、…、７０５ｍ１および第２の複数のＡＮＤゲート回路７０５ａ２、７０５ｂ２、７０５ｃ２、…、７０５ｍ２のうちの対応する一つの第２入力端子（例えば、ｉｎ２）に接続されている。
【００８６】
例えば、シフトレジスター７０４ｂの第２出力端子（例えば、ｑｂ）はＡＮＤゲート回路７０５ａ１および７０５ａの第２入力端子（例えば、ｉｎ２）に接続されており、シフトレジスター７０４ｃの第２出力端子（例えば、ｑｂ）はＡＮＤゲート回路７０５ｂ１および７０５ｂ２の第２入力端子（例えば、ｉｎ２）に接続されており、シフトレジスター７０４ｄの第２出力端子（例えば、ｑｂ）はＡＮＤゲート回路７０５ｃ１および７０５ｃ２の第２入力端子（例えば、ｉｎ２）に接続されており、シフトレジスター７０４ｎの第２出力端子（例えば、ｑｂ）はＡＮＤゲート回路７０５ｍ１および７０５ｍ２の第２入力端子（例えば、ｉｎ２）に接続されている。
【００８７】
図８は、図７のディスプレイドライバー回路７００の例示的なタイミング図を示す。
【００８８】
例えば、開始パルスの開始で、ディスプレイドライバー回路７００が動作を開始する時、ｎ個のプルアップトランジスター７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１の全てがターンオンされ、出力端子７０８には出力電圧Ｖｏｕｔの第１正の傾き（Ｖｏｕｔ１）が出力される。開始信号はカラム駆動開始をトリガリングする（ｔｒｉｇｇｅｒ）。ディスプレイドライバー回路７００が開始する時、または開始パルスの開始の時に、シフトパルスが生成される（例えば、パルス生成器７０２から）。
【００８９】
全てのプルアップ電流レグ７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１がターンオンされるため、出力電圧Ｖｏｕｔがオーバーシューティングして基準電圧Ｖｄａｔａを超えることがある。この時点で、出力での電流はＩｔｏｔ＝（Ｉｍｓｂ＋Ｉｍｓｂ−１＋Ｉｍｓｂ−２＋…＋Ｉｌｓｂ）であってもよい。
【００９０】
開始電流（Ｉｔｏｔ）は全てのプルアップ電流レグ７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１の電流の合計である。
【００９１】
ｘ１で出力電圧Ｖｏｕｔが基準電圧Ｖｄａｔａをオーバーシューティングすると、比較器７０１はディスプレイドライバー回路７００の出力７０８での出力電圧Ｖｏｕｔを基準電圧Ｖｄａｔａと比較し、オーバシュートにより出力電圧Ｖｏｕｔが基準電圧Ｖｄａｔａよりも大きいと決定する。
【００９２】
比較器７０１での比較された電圧に基づき、プルダウン電流レグ７０７ａ２、７０７ｂ２、７０７ｃ２、…、７０７ｍ２からの特定の複数のプルダウン電流レグがターンオンされて、出力電圧Ｖｏｕｔをプルダウンさせることができる。その結果、出力端子７０８には、出力電圧Ｖｏｕｔの第１負の傾き（Ｖｏｕｔ２）が出力される。
【００９３】
開始信号がシフトレジスター７０４ａ、７０４ｂ、７０４ｃ、７０４ｄ、…、７０４ｎを通じて伝播されるため、プルアップ（例えば、プルアップ電流レグ７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１)またはプルダウン（例えば、プルダウン電流レグ７０７ａ２、７０７ｂ２、７０７ｃ２、…、７０７ｍ２）電流レグが連続してターンオフされる。任意の与えられた瞬間に、２セットの電流レグ（例えば、プルアップ電流レグ７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１またはプルダウン電流レグ７０７ａ２、７０７ｂ２、７０７ｃ２、…、７０７ｍ２）のうちの一つのみがターンオンされる。最終誤差（例えば、ｘ３地点以降、Ｖｏｕｔ４の間）または基準電圧Ｖｄａｔａと出力電圧Ｖｏｕｔとの間の差異は最も小さい電流レグ（例えば、電流Ｉｌｓｂを有する７０７ｍ１または７０７ｍ２）および比較器７０１遅延の関数である。ｘ１、ｘ２、またはｘ３で、出力電圧Ｖｏｕｔが正の傾き（Ｖｏｕｔ１の間）から負の傾きに、または、その反対に遷移することによって、シフトパルスが生成される（例えば、パルス生成器７０２から）。本発明の一実施形態において、シフトパルスは比較器７０１出力（例えば、７０１ａ、７０１ｂ）での全ての出力遷移で生成される。
【００９４】
図９は、論理回路（ｌｏｇｉｃ  ｃｉｒｃｕｉｔ）９０２およびＮ−ビットシフトレジスター９０４を含む例示的な回路９００を示す。本発明の一実施形態において、図７のｎ−ビットシフトレジスター７０４は図９のＮ−ビットシフトレジスター９０４に代替されてもよく、図７のシフトレジスター７０６は図９の論理回路９０２に代替されてもよい。
【００９５】
Ｎ−ビットシフトレジスター９０４は、「ｎ」個の個別シフトレジスター９０４ａ、９０４ｂ、９０４ｃ、９０４ｄ、…、９０４ｎを含む。
【００９６】
Ｎ−ビットシフトレジスター９０４は、パルス生成器（例えば、７０２）から生成されたシフトパルスによりクロッキングされる。
【００９７】
Ｎ−ビットシフトレジスター９０４の「ｎ」個の個別シフトレジスター９０４ａ、９０４ｂ、９０４ｃ、９０４ｄ、…、９０４ｎのそれぞれの第１出力端子（例えば、ｑ）は、複数の（ｎ−１個の）マルチプレクサー９０６ａ、９０６ｂ、９０６ｃ、９０６ｄ、…、９０６（ｎ−１）のマルチプレクサーを通じてシフトレジスター９０４ａ、９０４ｂ、９０４ｃ、９０４ｄ、…、９０４ｎの次のシフトレジスターの入力端子（例えば、ｄ）に接続されている。例えば、シフトレジスター９０４ａの第１出力端子（例えば、ｑ）はマルチプレクサー９０６ａの第１入力端子に接続されており、マルチプレクサー９０６ａの出力端子は次のシフトレジスター９０４ｂの入力端子（例えば、ｄ）に接続されており、シフトレジスター９０４ｂの第１出力端子（例えば、ｑ）はマルチプレクサー９０６ｂの第１入力端子に接続されており、マルチプレクサー９０６ｂの出力端子は次のシフトレジスター９０４ｃの入力端子（例えば、ｄ）に接続されており、シフトレジスター９０４ｃの第１出力端子（例えば、ｑ）はマルチプレクサー９０６ｃの第１入力端子に接続されており、マルチプレクサー９０６ｃの出力端子は次のシフトレジスター９０４ｄの入力端子（例えば、ｄ）に接続されている。
【００９８】
（ｎ−１）個のマルチプレクサー９０６ａ、９０６ｂ、９０６ｃ、９０６ｄ、…、９０６（ｎ−１）のそれぞれの第２入力端子は互いに接続されており、シフトレジスター９０４ａの入力端子（例えば、ｄ）に接続されている。
【００９９】
本発明の一実施形態による回路９００は、ピクセルグレーレベルのより小さい差異が増加された充電時間を許容することができ、および、これによるディスプレイドライバー回路（例えば、７００）に対するより小さい開始電流を許容することができるため、論理回路９０２は新しいピクセルグレーレベルと前のピクセルグレーレベルとの間の差異の大きさを決定することに使用される。新しいグレーレベルは従来のドライバーと同一の値であって、コントローラー（いずれの図にも示されていない）から出力される。「前の」値は単純に次の書き込み動作のためにこの値を保存するレジスター（図示せず）であってもよい。
【０１００】
Ｎ−ビットワン−ホット（ｏｎｅ−ｈｏｔ）制御バス９０８は、要求されたシフトレジスター（例えば、９０４ａ、９０４ｂ、９０４ｃ、９０４ｄ、…、９０４ｎ）位置で開始信号を入力することに使用される。論理回路９０２を有するシフトレジスター９０４の例示的な回路９００は、約２０００個のカラムラインドライバーがターンオンされる時、初期電流スパイクを小さく抑えることができる。また、ワン−ホット制御バス９０８は、より低い開始電流（Ｉｔｏｔ）を使用するためにディスプレイ類型に基づいて構成されてもよい。本発明の一実施形態による回路９００は、例えば、増加されたライン時間はより大きい充電時間を許容し、および、これによるより小さい開始電流（Ｉｔｏｔ）を許容することができる。
【０１０１】
本発明のシフトレジスター（例えば、７０４、９０４）を有するディスプレイドライバー回路（例えば、７００）の一実施形態は、現在市販されるカラムドライバーに比べて高い効率を提供することができ、ディスプレイドライバー回路７００で例示されたように、ディスプレイドライバー回路により引き出される電流は全てカラムラインを充電または放電するためのものである。また、例えば、ディスプレイドライバー回路７００で示されたように、クラス−Ｂまたはクラス−ＡＢ増幅器の代わりに電流源を使用してドライバーＩＣにより引き起こされた電流スパイクを減少させることができる。
【０１０２】
また、本発明のカラムドライバーまたはディスプレイドライバー回路（例えば、７００）の他の一実施形態は、この電流スパイクを小さく抑えるために、１）新しいピクセルグレーレベル設定と古いピクセルグレーレベル設定との差異（ピクセルグレーレベルでのより小さい差異は増加された充電時間およびこれによるディスプレイドライバー回路（例えば、７００）に対するより小さい開始電流を許容することができる）、および、２）リフレッシュレート（例えば、水平ライン時間）（図９の回路９００と関連して議論されたとおり、増加されたライン時間はより長い充電時間およびこれによるより小さい開始電流（Ｉｔｏｔ）を許容することができる）にさらに基づいてプログラミング可能な開始信号入力（例えば、図９のＮ−ビットを使用する論理回路９０２、ワン−ホット制御バス９０８）を使用することができる。
【０１０３】
また、本発明の一実施形態によるカラムドライバーまたはディスプレイドライバー回路（例えば、７００）において、より低い解像度のディスプレイの場合（例えば、基準電圧Ｖｄａｔａと出力電圧Ｖｏｕｔとの間のより大きいエラーが許容される場合）、電流は、多数の電流レグ、例えば、カラムドライバーまたはディスプレイドライバー回路（例えば、７００）のプルアップ電流レグ７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１またはプルダウン電流レグ７０７ａ２、７０７ｂ２、７０７ｃ２、…、７０７ｍ２をディスエーブル（例えば、永久的にディスエーブル）することによって、最適化され得る。本発明の一実施形態によるカラムドライバーまたはディスプレイドライバー回路（例えば、７００）において、電流ＤＡＣ（例えば、図２の３２）はピクセル当りの較正のための電流を感知するために再使用され得る。
【０１０４】
図７のディスプレイドライバー回路７００は、カラムライン充電電流がディスプレイドライバー回路７００の出力７０８での電圧レベル（例えば、出力電圧Ｖｏｕｔ）に応じて調整されるピース−ワイス（ｐｉｅｃｅ−ｗｉｓｅ）線形電流−モードディスプレイドライバー回路であってもよい。ディスプレイドライバー回路７００において、出力電圧Ｖｏｕｔが、所望するレベル（例えば、Ｖｄａｔａ）に収束することによってセグメント（例えば、プルアップ電流レグ７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１またはプルダウン電流レグ７０７ａ２、７０７ｂ２、７０７ｃ２、…、７０７ｍ２）がイネーブルおよびディスエーブルされる時、プルアップおよびプルダウン電流源（例えば、プルアップ電流レグ７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１またはプルダウン電流レグ７０７ａ２、７０７ｂ２、７０７ｃ２、…、７０７ｍ２）がセグメント化され、電流調整が行われる。
【０１０５】
また、ディスプレイドライバー回路７００において、セグメント（例えば、プルアップ電流レグ７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１またはプルダウン電流レグ７０７ａ２、７０７ｂ２、７０７ｃ２、…、７０７ｍ２）のディスエーブリングおよびイネーブリングは、ドライバー出力電圧Ｖｏｕｔが目標電圧レベル（Ｖｄａｔａ）と交差する時（例えば、図８と関連して説明されたとおり）、セグメント化された電流源（例えば、プルアップ電流レグ７０７ａ１、７０７ｂ１、７０７ｃ１、…、７０７ｍ１またはプルダウン電流レグ７０７ａ２、７０７ｂ２、７０７ｃ２、…、７０７ｍ２）に対するワン−ホットイネーブルコード（例えば、図９の回路９００に図示されたとおり）を非同期式でシフトするシフトレジスター（例えば、７０４）で行われる。また、ディスプレイドライバー回路７００で、ワン−ホットコード（例えば、図９と関連して説明したバス９０８での）の初期設定は、既存レベルの出力電圧Ｖｏｕｔおよび目標出力電圧（Ｖｄａｔａ）の関数である。
【０１０６】
本明細書等において、「第１」、「第２」、「第３」などの用語は、様々な要素、構成要素、領域、層、および／またはセクションを説明するために用いられ得るが、これらの要素、構成要素、領域、層、および／またはセクションは、これらの用語により制限されてはならない。これらの用語は、一つの要素、構成要素、領域、層、またはセクションを他の要素、構成要素、領域、層、またはセクションと区別するために使用される。したがって、ここで議論された第１要素、構成要素、領域、層、またはセクションは、本発明の概念および範囲を逸脱することなく第２要素、構成要素、領域、階層、またはセクションと呼ばれてもよい。
【０１０７】
本明細書等において、「直下に」、「下に」、「下部に」、「下に」、「上に」、「上部に」などの空間的に相対的な用語は、図示されているように他の要素等または特徴等に対する一つの要素または特徴を簡易的に説明するために用いられ得る。このような空間的に相対的な用語は、図面に示された方向に追加して、使用または作動時に装置の異なる方向を含むように意図されたものと理解される。例えば、図面に示された装置の上下が反転されると、他の要素または特徴の「下部に」または「直下に」または「下に」のように記載された要素は、他の要素または特徴の「上に」向かうことになる。したがって、「下部に」および「下に」の例示的な用語は、上との下の方向の全てを含むことができる。また、本明細書等において、例えば、装置は、他の方向に向いていてもよく（例えば、９０度または他の方向に回転され得る）、ここで使用された空間的に相対的な説明はそれに基づいて解釈されなければならない。また、一つの層が二つの層の「間に」ある時、当該一つの層は二つの層の間の唯一の層であってもよく、または、当該一つの層の他に一つまたはそれ以上の層が存在することができることも理解されるだろう。
【０１０８】
本明細書等において使用される用語は、特定の実施形態を説明するためのものであり、本発明の概念を制限しようとするものではない。また、「実質的に」、「約」、および類似する用語は近似という用語として使用され、程度という用語として使用されず、当業者が認識できる測定された値または計算された値の固有の偏差を説明するためのものである。
【０１０９】
本明細書等において使用された単数の形態「一つ」および「一」は、文脈上異なって指示しない限り、複数の形態を含むものと解釈される。「含む」および／または「含んでいる」という用語は、明示された特徴、整数、段階、動作、要素、および／または構成要素の存在を示し、一つ以上の他の特徴、整数、段階、動作、要素、構成要素、および／またはこれらのグループの存在または追加を排除しない。ここで使用されたとおり、「および／または」という用語は関連して列挙された一つ以上の項目の任意の組み合わせ、および、全ての組み合わせを含む。「少なくとも一つ」のような表現が、要素等の前に記載される時、要素等の全体を修正し、個別要素を修正しない。また、本発明の概念の一実施形態を記載する時、「してもよい」を使用することは「本発明の一つ以上の実施形態」を意味する。また、「例示的な」という用語は、例示することまたは説明することを意図して使用される。本明細書等において、「使用する」、「使用している」および「使用された」という用語は、それぞれ「利用する」、「利用している」、および「利用された」という用語と同意語と見なされ得る。
【０１１０】
本明細書等において、要素または層が、他の要素または層の「上に」、「に接続された」、「に結合された」、または「に隣接した」と言及される時、これは他の要素または層に直接的に上に設けられること、接続されること、結合されること、または隣接することが可能であるか、または一つ以上の介在する要素または層が設けられてもよいと理解されるだろう。対照的に、要素または層が他の要素または層に「直接的に上に」、「直接的に接続された」、「直接的に結合された」、または「直ぐ隣接した」と言及される時、介在する要素または層は存在しない。
【０１１１】
本明細書等において、任意の数値範囲が列挙された場合、列挙された範囲内に含まれる同一の数値精密度の全ての下位範囲を含むように意図される。例えば、「１．０ないし１０．０」までの範囲は、列挙された１．０という最小値と列挙された１０．０という最大値との間の（およびこれを含む）、つまり、１．０以上の最小値と１０．０以下の最大値を有する、例えば、２．４ないし７．６のような、全ての下位範囲を含む。ここで列挙された最大数値制限はここで含まれるより低い全ての数値制限を含むように意図され、ここで引用された任意の最小数値制限はここで含まれる全てのより高い数値制限を含むように意図される。
【０１１２】
本明細書等において説明された本発明の一実施形態による電子または電気装置および／または任意の他の関連装置または構成要素は、任意の適したハードウェア、ファームウェア（例えば、注文型集積回路）、ソフトウェア、またはソフトウェアの組み合わせを使用して実現可能であり、ファームウェアおよびハードウェア、例えば、これら装置の多様な構成要素は、一つの集積回路（ＩＣ）チップ上にまたは個別ＩＣチップ上に形成され得る。また、これら装置の多様な構成要素は、可撓性印刷回路フィルム、テープキャリアパッケージ（ＴＣＰ）、印刷回路基板（ＰＣＢ）または一つの基板上に実現され得る。また、これら装置の多様な構成要素は、一つ以上のプロセッサーで実行され、一つ以上のコンピューティング装置で実行され、コンピュータプログラム命令を実行し、ここに説明された多様な機能を遂行するように他のシステム構成要素と相互作用するプロセスまたはスレッドであってもよい。コンピュータプログラム命令は、例えばランダムアクセスメモリ（ＲＡＭ）のような標準メモリ装置を使用するコンピューティング装置に実現可能なメモリに保存される。コンピュータプログラム命令はまた、例えばＣＤ−ＲＯＭ、フラッシュドライブなどのような他の一時的でないコンピュータ読取可能媒体に保存され得る。また、当業者は多様なコンピューティング装置の機能が単一のコンピューティング装置に結合されたり統合されたりまたは特定のコンピューティング装置の機能が一つ以上の他のコンピューティング装置にかけて分散せずに本開示の例示的な実施例の思想および範囲を理解するだろう。
【０１１３】
ディスプレイのための非同期制御を有する高効率のピースワイズ線形カラムドライバーに対するシステムおよび駆動方法の一実施形態が本明細書に具体的に説明され、例示されたが、多くの修正および変更が可能であることは当業者に明白であろう。したがって、本発明の原理により構成されたディスプレイ用非同期制御を有する高効率のピースワイズ線形カラムドライバーに対するシステムおよび駆動方法はここで具体的に説明されたもの以外に実現可能であることを理解しなければならない。本発明の概念は、また、特許請求の範囲およびその等価物で定義される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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