(57)【要約】【課題】チップ面積の増加を抑制することができる半導体記憶装置を提供する。【解決手段】メモリセルアレイ２１と、メモリセルアレイ２１に書き込むデータを入力する複数のパッド３３と、パッド３３の各々に接続される複数のＯＤＴ回路６０と、ＯＤＴ回路６０を駆動するＯＤＴドライバ６２と、複数のＯＤＴ回路６０を制御する制御信号をデコードするデコーダ６８を備えている。複数のパッド３３は、チップの第１端辺に沿って配列され、パッド３３の各々に接続されるＯＤＴ回路６０は、パッド３３と第１端辺との間に配置され、ＯＤＴ回路６０に近接してＯＤＴドライバが配置され、ＯＤＴドライバと第１端辺との間に、制御信号を伝達する制御信号線７４と、ＯＤＴ回路６０のオン・オフを切り替える駆動信号を伝達するイネーブル信号線７３とが敷設されている。【選択図】図６
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【特許請求の範囲】
【請求項１】
複数のメモリセルを配列してなるメモリセルアレイと、
前記メモリセルアレイに書き込むデータを入力する複数のパッドと、
前記パッドの各々に接続される複数の終端抵抗回路と、
前記終端抵抗回路を駆動する駆動回路と、
前記複数の終端抵抗回路を制御する制御信号をデコードするデコード回路と、
を備えた半導体記憶装置において、
前記複数のパッドは、前記半導体記憶装置が形成されたチップの第１端辺に沿って配列され、前記パッドの各々に接続される前記終端抵抗回路は、前記パッドと前記第１端辺との間に配置され、前記終端抵抗回路に近接して前記駆動回路が配置され、前記駆動回路と前記第１端辺との間に、前記制御信号を伝達する制御信号線と、前記終端抵抗回路のオン・オフを切り替える駆動信号を伝達する駆動信号線とが敷設されていることを特徴とする、半導体記憶装置。
【請求項２】
前記制御信号線が敷設されている配線領域には複数の配線層が層状に形成されており、前記制御信号線は、前記配線領域に敷設された電源電圧線の下層に敷設されていることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記デコード回路は、複数の前記駆動回路に対して前記制御信号を出力しており、前記チップの前記第１端辺方向において、前記複数のパッドと離間して配置されていることを特徴とする、請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
前記終端抵抗回路は、前記パッドに接続された第１及び第２抵抗素子と、前記第１抵抗素子と前記電源電圧線を電気的に接続する第１スイッチ素子と、前記第２抵抗素子と接地電圧線とを電気的に接続する第２スイッチ素子とを含み、前記第1スイッチ素子と前記第１抵抗素子とからなる第１の抵抗回路と、前記第２スイッチ素子と前記第２抵抗素子とからなる第２の抵抗回路とは、前記第１端辺に沿って配置され、前記駆動回路は、前記第１の抵抗回路を駆動する第１駆動回路と、前記第２の抵抗回路を駆動する第２駆動回路とを含み、異なる前記パッドに接続される複数の前記第１抵抗回路が、一の前記第１駆動回路で駆動され、異なる前記パッドに接続される複数の前記第２抵抗回路が、一の前記第２駆動回路で駆動されることを特徴とする、請求項２又は請求項３に記載の半導体記憶装置。
【請求項５】
前記駆動信号線には、前記駆動信号を遅延させる遅延回路が挿入されており、前記遅延回路は、前記駆動信号線と一の前記終端抵抗回路との第１接続点と、前記駆動信号線と他の前記終端抵抗回路との第２接続点との間に配置されていることを特徴とする、請求項２又は請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤフラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−７４５６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、チップ面積の増加を抑制することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本実施形態の半導体記憶装置は、複数のメモリセルを配列してなるメモリセルアレイと、前記メモリセルアレイに書き込むデータを入力する複数のパッドと、前記パッドの各々に接続される複数の終端抵抗回路と、前記終端抵抗回路を駆動する駆動回路と、前記複数の終端抵抗回路を制御する制御信号をデコードするデコード回路と、を備えている。前記複数のパッドは、前記半導体記憶装置が形成されたチップの第１端辺に沿って配列され、前記パッドの各々に接続される前記終端抵抗回路は、前記パッドと前記第１端辺との間に配置され、前記終端抵抗回路に近接して前記駆動回路が配置され、前記駆動回路と前記第１端辺との間に、前記制御信号を伝達する制御信号線と、前記終端抵抗回路のオン・オフを切り替える駆動信号を伝達する駆動信号線とが敷設されている。
【図面の簡単な説明】
【０００６】
【図１】本発明の実施形態にかかる記憶装置の構成例を示すブロック図。
【図２】本発明の実施形態の不揮発性メモリの構成例を示すブロック図。
【図３】入出力端子及び入出力回路の接続を模式的に示す回路図。
【図４】チップ上における不揮発性メモリの概略レイアウト図。
【図５】比較例の不揮発性メモリにおけるパッド部のレイアウト図。
【図６】第１の実施形態に係わるパッド部のレイアウト図。
【図７】Ｉ／Ｏ部のレイアウト図。
【図８】図７のＡ−Ａ´線に沿った断面図。
【図９】第２の実施形態に係わるパッド部のレイアウト図。
【図１０】第３の実施形態に係わるパッド部のレイアウト図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態を説明する。
（第１の実施形態）
（１．構成）
（１−１．メモリシステムの構成）
図１は、本発明の実施形態にかかるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と、半導体記憶装置としての不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
【０００８】
不揮発性メモリ２は、データを不揮発に記憶するメモリであり、例えば、ＮＡＮＤメモリ（ＮＡＮＤフラッシュメモリ）を備えている。不揮発性メモリ２は、例えば、メモリセルあたり３ｂｉｔを記憶可能なメモリセルを有するＮＡＮＤメモリ、すなわち３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ：Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリである。なお、不揮発性メモリ２は、１ｂｉｔ／Ｃｅｌｌ、２ｂｉｔ／Ｃｅｌｌ、または４ｂｉｔ／ＣｅｌｌのＮＡＮＤメモリであっても構わない。
【０００９】
メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１と不揮発性メモリ２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。
【００１０】
例えば、不揮発性メモリ２とメモリコントローラ１は、それぞれが、半導体チップ（以下、単に“チップ”ともいう）として形成される。
【００１１】
チップイネーブル信号／ＣＥは、不揮発性メモリ２をイネーブルにするための信号である。レディービジー信号／ＲＢは、不揮発性メモリ２がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示すための信号である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を不揮発性メモリ２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むよう不揮発性メモリ２に指示する。
【００１２】
リードイネーブル信号ＲＥ、／ＲＥは、メモリコントローラ１が、不揮発性メモリ２からデータを読み出すための信号である。例えば、信号ＤＱ＜７：０＞を出力する際の不揮発性メモリ２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を不揮発性メモリ２に指示するための信号である。信号ＤＱ＜７：０＞は、不揮発性メモリ２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳ、／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。
【００１３】
メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６で接続される。
【００１４】
ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）などを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。
【００１５】
メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。
【００１６】
プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータおよびパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス１５へ指示する。
【００１７】
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、一般的には符号化されて符号語として不揮発性メモリ２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
【００１８】
プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
【００１９】
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。
【００２０】
ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。
【００２１】
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。
【００２２】
ホストから書き込みリクエストを受信した場合、メモリシステムは次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１に格納されたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ２に書き込む。
【００２３】
ホストから読み出しリクエストを受信した場合、メモリシステムは次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１に格納する。プロセッサ１２は、ＲＡＭ１１に格納されたデータを、ホストインターフェイス１３を介してホストに送信する。
（１−２．不揮発性メモリの構成）
図２は、本実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ２は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２４、レジスタ２６、シーケンサ２７、電圧生成回路２８、ロウデコーダ３０、センスアンプ３１、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用端子群３５を備えている。
【００２４】
メモリセルアレイ２１は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセル（図示せず）を含む。
【００２５】
入出力回路２２は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。また、入出力回路２２は、書き込みデータ、及び読み出しデータをセンスアンプ３１との間で送受信する。
【００２６】
ロジック制御回路２４は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２４は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、不揮発性メモリ２の状態を外部に通知する。
【００２７】
電圧生成回路２８は、シーケンサ２７からの指示に基づき、データの書き込み、読み出し、及び、消去等の動作に必要な電圧を生成する。
【００２８】
ロウデコーダ３０は、レジスタ２６からアドレス内のブロックアドレスおよびロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックを選択するとともに、当該ロウアドレスに基づいて対応するワード線を選択する。
【００２９】
センスアンプ３１は、データの読み出し時には、メモリセルからビット線に読み出された読み出しデータをセンスし、センスした読み出しデータを入出力回路２２に転送する。センスアンプ３１は、データの書き込み時には、ビット線を介して書き込まれる書き込みデータをメモリセルに転送する。
【００３０】
入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。
【００３１】
ロジック制御用パッド群３４は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰに対応する複数の端子（パッド）を備えている。
【００３２】
電源入力用端子群３５は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐと、接地電圧Ｖｓｓを入力する複数の端子を備えている。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧が入力される。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧が入力される。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。メモリセルアレイ２１へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧が必要となる。この際に、約３．３Ｖの電源電圧Ｖｃｃを電圧生成回路２８の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧Ｖｐｐを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。一方で、例えば、高電圧を供給することができない環境において不揮発性メモリ２が用いられる場合、電源電圧Ｖｐｐには電圧が供給されなくともよい。電源電圧Ｖｐｐが供給されない場合であっても、不揮発性メモリ２は、電源電圧Ｖｃｃが供給されていれば、各種の動作を実行することができる。すなわち、電源電圧Ｖｃｃは、不揮発性メモリ２に標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。
（１−３．ＯＤＴ回路の構成）
図３は、入出力端子及び入出力回路の接続を模式的に示す回路図である。図３に示すように、入出力回路２２には、対応する端子（パッド）毎に、ＯＤＴ（ｏｎ ｄｉｅ ｔｅｒｍｉｎａｔｉｏｎ）回路６０と、ＯＤＴドライバ６２と、入力レシーバ６４とから構成される入力回路と、出力ドライバ６５から構成される出力回路とを備えている。
【００３３】
入力レシーバ６４は、例えばバッファとして機能し、メモリコントローラ１からの入力信号を、例えば不揮発性メモリ２内で処理するための適正な電圧レベルに変換して、メモリセルアレイ２１を含む、不揮発性メモリ２内の他の回路に転送する。
【００３４】
出力ドライバ６５は、例えばバッファとして機能し、メモリセルアレイ２１から転送された信号を、適正な電圧レベルに変換し、メモリコントローラ１に出力する。なお、出力ドライバ６５は、ＯＣＤ（ｏｆｆ ｃｈｉｐ ｄｒｉｖｅｒ）とも呼ばれ、例えば、電源電圧ＶｃｃＱを入力する端子と接地電圧Ｖｓｓを入力する端子との間に、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを直列に配置して構成される。
【００３５】
ＯＤＴ回路６０は終端抵抗回路として機能する。ＯＤＴ回路６０は、入出力用パッド群３２の各パッド３３と、入力レシーバ６４との間に設けられる。ＯＤＴ回路６０は、ｐ側ＯＤＴ回路６７ａとｎ側ＯＤＴ回路６７ｂを含む。ｐ側ＯＤＴ回路６７ａは、ｐチャネルＭＯＳトランジスタ６１ａと可変抵抗素子６３ａとから構成される。ｎ側ＯＤＴ回路６７ｂは、ｎチャネルＭＯＳトランジスタ６１ｂと可変抵抗素子６３ｂとから構成される。
【００３６】
ＯＤＴドライバ６２は、駆動回路として機能する。ＯＤＴドライバ６２は、ＯＤＴ回路６０のオン・オフや、終端抵抗値を指示するための制御信号をＯＤＴ回路６０に入力する。ＯＤＴドライバ６２は、ｐ側ドライバ６６ａとｎ側ドライバ６６ｂとから構成される。
【００３７】
ＯＤＴ回路６０のｐ側ＯＤＴ回路６７ａには、ＯＤＴドライバ６２のｐ側ドライバ６６ａが接続されている。ｐ側ＯＤＴ回路６７ａは、ｐ側ドライバ６６ａから入力される制御信号に従って動作する。また、ＯＤＴ回路６０のｎ側ＯＤＴ回路６７ｂには、ＯＤＴドライバ６２のｎ側ドライバ６６ｂが接続されている。ｎ側ＯＤＴ回路６７ｂは、ｎ側ドライバ６６ｂから入力される制御信号に従って動作する。
【００３８】
ｐチャネルＭＯＳトランジスタ６１ａは、ゲートにｐ側ドライバ６６ａから駆動信号が入力され、ソースに電源電圧ＶｃｃＱが印可され、ドレインが可変抵抗素子６３ａの一端に接続される。ｐチャネルＭＯＳトランジスタ６１ａは、電源電圧ＶｃｃＱが印可されている電圧線（電源電圧線）と可変抵抗素子６３ａとを接続するための第１スイッチ素子として機能する。
【００３９】
可変抵抗素子６３ａの他端は、パッド３３と入力レシーバ６４とを接続する配線、及び、可変抵抗素子６３ｂの一端に接続される。可変抵抗素子６３ａの抵抗値は、ｐ側ドライバ６６ａから入力される信号に従って設定される。また、可変抵抗素子６３ｂの抵抗値は、ｎ側ドライバ６６ｂから入力される信号に従って設定される。
【００４０】
ｎチャネルＭＯＳトランジスタ６１ｂは、ゲートにｎ側ドライバ６６ｂから駆動信号が入力され、ドレインが可変抵抗素子６３ｂの他端に接続され、ソースに接地電圧Ｖｓｓが印可される。ｎチャネルＭＯＳトランジスタ６１ｂは、接地電圧Ｖｓｓが印可されている電圧線（接地電圧線）と可変抵抗素子６３ｂとを接続するための第２スイッチ素子として機能する。
【００４１】
各パッドに対応して設けられたＯＤＴドライバ６２は、デコード回路としてのデコーダ６８に接続されている。デコーダ６８には、図示しないＯＤＴ制御回路から、ＯＤＴ抵抗値設定信号線７１と、プロセストリミング信号線７２とが接続されている。デコーダ６８は、ＯＤＴ抵抗値設定信号線７１とプロセストリミング信号線７２から入力される信号に基づき、ＯＤＴ制御信号を生成して各ドライバ６２に出力する。また、各ドライバ６２には、対応するＯＤＴ回路６０のオン・オフの制御信号を伝達するＯＤＴイネーブル信号線７３が接続されている。
（２．レイアウト）
（２−１．チップにおけるパッドレイアウト）
図４は、チップ上における不揮発性メモリの概略レイアウト図である。すなわち、図４は、Ｚ方向から見た、不揮発性メモリのＸＹ平面における、概略レイアウト図である。
【００４２】
図４に示すように、本実施形態の不揮発性メモリ２は、略矩形形状を有するチップ上において、Ｙ方向に大きく２つの領域（メモリ回路１００、周辺回路２００）に区画されている。また、周辺回路２００には、パッド部３００が設けられている。２つの領域（メモリ回路１００、周辺回路２００）は、それぞれのＹ方向上の位置において、Ｘ方向におけるほぼ全域に亘って、設けられている。なお、以下の説明において、不揮発性メモリ２の各構成要素がチップ上で占める領域に関し、当該領域のＸ方向の長さを「幅」と示し、Ｙ方向の長さを「高さ」と示す場合がある。また、当該領域のＺ方向の長さを「深さ」と示す。
【００４３】
チップの高さ方向上方側（Ｙ方向の一端側）に配置されたメモリ回路１００内には、主に、メモリセルアレイ２１と、ロウデコーダ３０と、センスアンプ３１とが配置されている。
【００４４】
チップの高さ方向下方側（Ｙ方向の他端側）に配置された周辺回路２００内には、パッド部３００の他に、入出力回路２２（ただし、Ｉ／Ｏ部３０１に含まれる構成要素は除く）や、レジスタ２６、シーケンサ２７、電圧生成回路２８、ロジック制御回路２４などが配置されている。
【００４５】
チップの高さ方向下方側（Ｙ方向の他端側）の端部に配置されたパッド部３００内には、複数のＩ／Ｏ部３０１が、チップ端部に沿って一次元に所定の間隔で配列されて形成されている。それぞれのＩ／Ｏ部３０１には、入出力用パッド群３２、及び、ロジック制御用パッド群３４に含まれるパッドが一つずつ配置されている。また、それぞれのＩ／Ｏ部３０１には、それぞれのパッドに対応するＯＤＴ回路６０、ＯＤＴドライバ６２、出力ドライバ６５も配置されている。
（２−２．パッド部のレイアウト）
本実施形態のパッド部３００のレイアウトの説明にあたり、まず、比較例のパッド部３００のレイアウトについて、図５を用いて説明する。図５は、比較例の不揮発性メモリにおけるパッド部のレイアウト図である。パッド部３００には、複数のＩ／Ｏ部３０１と、デコーダ６８とが配置されている。また、Ｉ／Ｏ部３０１に設けられているＯＤＴ回路６０に対し、図示しないＯＤＴ制御回路から制御信号を伝達する、ＯＤＴ抵抗値設定信号線７１と、プロセストリミング信号線７２と、ＯＤＴイネーブル信号線７３が敷設されている。
【００４６】
Ｉ／Ｏ部３０１ａ〜３０１ｊは、高さ方向（Ｙ方向）におけるチップ端部の一辺に沿って、幅方向（Ｘ方向）に所定の間隔で配列されている。略矩形のＩ／Ｏ部３０１ａ〜３０１ｊのそれぞれにおいて、対応するパッド（図５においては非図示）が中央部に配置されている。例えば、Ｉ／Ｏ部３０１ａには、信号ＤＱ＜０＞を入力するためのパッドが配置され、Ｉ／Ｏ部３０１ｈには、信号ＤＱ＜７＞を入力するためのパッドが配置されている。また、Ｉ／Ｏ部３０１ｉには、データストローブ信号ＤＱＳを入力するためのパッドが配置され、Ｉ／Ｏ部３０１ｈには、データストローブ信号／ＤＱＳを入力するためのパッドが配置されている。
【００４７】
ＯＤＴ回路６０は、Ｉ／Ｏ部３０１ａ〜３０１ｊにおいて、高さ方向（Ｙ方向）のチップ端部側に配置されている。例えば、図５に示すように、略矩形のＩ／Ｏ部３０１において、チップ端部側の二つの隅部に、ｐ側ＯＤＴ回路６７ａとｎ側ＯＤＴ回路６７ｂとが配置されている。
【００４８】
ＯＤＴドライバ６２は、各Ｉ／Ｏ部３０１ａ〜３０１ｊにおいて、高さ方向（Ｙ方向）のチップ上方側の一辺の中央付近に配置されている。このため、ＯＤＴドライバ６２とＯＤＴ回路６０（ｐ側ＯＤＴ回路６７ａ、及び、ｎ側ＯＤＴ回路６７ｂ）を接続するために、パッドの幅方向（Ｘ方向）の両側に、信号線が敷設されている。また、各Ｉ／Ｏ部３０１ａ〜３０１ｊのＯＤＴドライバ６２に近接するように、デコーダ６８が配置されている。図５に示すように、デコーダ６８は各ＯＤＴドライバ６２に対応するように、ＯＤＴドライバ６２の個数と同数設けられている。
【００４９】
デコーダ６８の高さ方向（Ｙ方向）のチップ上方側には、ＯＤＴ抵抗値設定信号線７１と、プロセストリミング信号線７２と、ＯＤＴイネーブル信号線７３とが敷設されている。
【００５０】
以上のようにレイアウトされた比較例のパッド部３００において、Ｉ／Ｏ部３０１ａ〜３０１ｊの幅（Ｘ方向の長さ）は、パッドの幅（Ｘ方向の長さ）と、ＯＤＴドライバ６２とＯＤＴ回路６０とを接続する信号線の敷設領域の幅（Ｘ方向の長さ）とを足したサイズになる。また、Ｉ／Ｏ部３０１ａ〜３０１ｊの高さ（Ｙ方向の長さ）は、ＯＤＴドライバ６２の高さ（Ｙ方向の長さ）と、パッドの高さ（Ｙ方向の長さ）と、ＯＤＴ回路６０の高さ（Ｙ方向の長さ）とを足したサイズになる。更に、パッド部３００の高さ（Ｙ方向の長さ）は、Ｉ／Ｏ部３０１ａ〜３０１ｊの高さ（Ｙ方向の長さ）と、デコーダ６８の高さ（Ｙ方向の長さ）と、信号線７１〜７３の敷設領域の高さ（Ｙ方向の長さ）を足したサイズになる。
【００５１】
次に、本実施形態におけるパッド部３００のレイアウトについて、図６を用いて説明する。図６は、第１の実施形態に係わるパッド部のレイアウト図である。本実施形態のパッド部３００に配置される要素は、比較例の不揮発性メモリのパッド部と同様である。すなわち、複数のＩ／Ｏ部３０１と、デコーダ６８とが配置され、また、図示しないＯＤＴ制御回路から制御信号を伝達する、ＯＤＴ抵抗値設定信号線７１と、プロセストリミング信号線７２と、ＯＤＴイネーブル信号線７３とが敷設されている。
【００５２】
また、各Ｉ／Ｏ部３０１ａ〜３０１ｊの高さ方向上端側（Ｙ方向の他端側）の一辺の中央付近には、対応するパッド（図６においては非図示）が配置されている。更に、チップ端部側の二つの隅部に、ｐ側ＯＤＴ回路６７ａとｎ側ＯＤＴ回路６７ｂとが配置されている。
【００５３】
ＯＤＴドライバ６２は、各Ｉ／Ｏ部３０１ａ〜３０１ｊにおいて、チップの高さ方向下方側（Ｙ方向の他端側またはチップ端部側）の一辺の中央付近に配置されている。従って、ＯＤＴドライバ６２とＯＤＴ回路６０（ｐ側ＯＤＴ回路６７ａ、及び、ｎ側ＯＤＴ回路６７ｂ）とは隣接配置されている。
【００５４】
また、Ｉ／Ｏ部３０１ａ〜３０１ｊの高さ方向下方側（Ｙ方向の他端側またはチップ端部側）には、ＯＤＴイネーブル信号線７３と、デコーダ６８から各ＯＤＴドライバ６２にＯＤＴ制御信号を入力するためのＯＤＴ制御信号線７４とが敷設されている。更に、これらの信号線７３、７４が敷設されている領域において、幅方向（Ｘ方向）においてＩ／Ｏ部３０１ａ〜３０１ｊと重ならない領域に、デコーダ６８が配置されている。デコーダ６８の高さ方向上方側（Ｙ方向の一端側）、すなわち、Ｉ／Ｏ部３０１ｊの右側の領域には、周辺回路２００に設けられた図示しないＯＤＴ制御回路から制御信号を伝達する、ＯＤＴ抵抗値設定信号線７１と、プロセストリミング信号線７２と、ＯＤＴイネーブル信号線７３とが敷設されている。
【００５５】
すなわち、パッド部３００には、チップ端部側（Ｙ方向の他端側）に、信号線７３、７４及びデコーダ６８が配置されており、これらの高さ方向上方側（Ｙ方向の一端側）に、Ｉ／Ｏ部３０１ａ〜３０１ｊ及び信号線７１〜７３が配置されている。デコーダ６８をＩ／Ｏ部３０１ａ〜３０１ｊで共通化し、Ｉ／Ｏ部３０１ａ〜３０１ｊと幅方向（Ｘ方向）において重ならない位置に配置しているので、図５に示す比較例のパッド部３００に比べ、パッド部３００の高さ（Ｙ方向の長さ）を削減することができる。
【００５６】
次に、Ｉ／Ｏ部３０１及びＩ／Ｏ部３０１に入力される信号線７１〜７３の配置例について、図７を用いて説明する。図７は、Ｉ／Ｏ部のレイアウト図である。図７には、信号ＤＱ＜０＞を入力するためのパッド３３ａが配置されているＩ／Ｏ部３０１ａを、一例として示しているが、他のＩ／Ｏ部３０１も同様の構成である。
【００５７】
略矩形領域であるＩ／Ｏ部３０１ａの幅方向（Ｘ方向）の中央付近には、高さ方向上方側（Ｙ方向の一端側）の端部の一辺に沿って、パッド３３ａが配置されている。また、パッド３３ａの幅方向（Ｘ方向）の両側には、出力ドライバ６５が配置されている。出力ドライバ６５が、例えば、電源電圧ＶｃｃＱを入力する端子と接地電圧Ｖｓｓを入力する端子との間に、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを直列に配置して構成されている場合、例えば、ｐチャネルＭＯＳトランジスタをパッド３３ａの幅方向右側（Ｘ方向の一端側）に配置し、ｎチャネルＭＯＳトランジスタをパッド３３ａの幅方向左側（Ｘ方向の他端側）に配置する。
【００５８】
パッド３３ａの高さ方向下方側（Ｙ方向の他端側）には、ＯＤＴ回路６０が配置されている。具体的には、ｐ側ＯＤＴ回路６７ａが幅方向右側（Ｘ方向の一端側）に配置され、ｎ側ＯＤＴ回路６７ｂが幅方向左側（Ｘ方向の他端側）に配置されている。
【００５９】
ｐ側ＯＤＴ回路６７ａの高さ方向下方側（Ｙ方向の他端側）には、ＯＤＴドライバ６２を構成するｐ側ドライバ６６ａが配置されている。また、ｎ側ＯＤＴ回路６７ｂの高さ方向下方側（Ｙ方向の他端側）には、ＯＤＴドライバ６２を構成するｎ側ドライバ６６ｂが配置されている。
【００６０】
図５に示す比較例のパッド部３００では、ＯＤＴ回路６０とＯＤＴドライバ６２とがＩ／Ｏ部３０１ａの高さ方向上方側（Ｙ方向の一端側）の端辺近傍と高さ方向下方側（Ｙ方向の他端側）の端辺近傍とにそれぞれ配置されているので、ＯＤＴドライバ６２からＯＤＴ回路６０に制御信号を入力するために、パッド３３ａの幅方向（Ｘ方向）の両側に信号線が敷設されていた。これに対し、本実施形態では、ＯＤＴ回路６０とＯＤＴドライバ６２とが、共に、Ｉ／Ｏ部３０１ａの高さ方向下方側（Ｙ方向の他端側）の端辺に近接して配置されているので、ＯＤＴドライバ６２からＯＤＴ回路６０への制御信号を伝達するための信号線を短くすることができる。従って、配線遅延を削減することができるので、ＯＤＴ回路６０のセットアップ時間を短縮することができる。
【００６１】
また、ＯＤＴ回路６０とＯＤＴドライバ６２とを近接して配置することで、配線遅延を補償するためのバッファのサイズを削減することができるため、ＯＤＴドライバ６２の面積を削減することができる。更に、ｐ側ＯＤＴ回路６７ａとｎ側ＯＤＴ回路６７ｂを同時にオン・オフさせるタイミング制御の精度が向上するため、グリッジの発生を抑制することができる。また、パッド３３ａの幅方向（Ｘ方向）の両側における高さ方向（Ｙ方向）への信号線の敷設が不要となるので、Ｉ／Ｏ部３０１ａの幅（Ｘ方向の長さ）を狭くすることができる。
【００６２】
ＯＤＴドライバ６２の高さ方向下方側（Ｙ方向の他端側）、すなわち、高さ方向下方側（Ｙ方向の他端側）のチップ端部の一辺に沿って、配線領域３６が設けられている。配線領域３６には、ＯＤＴイネーブル信号線７３や、ＯＤＴ制御信号線７４の他に、電源電圧Ｖｐｐや接地電圧Ｖｓｓを伝達する信号線も敷設される。配線領域３６は、深さ方向（Ｚ方向）に複数の配線層を有しており、これらの信号線は、複数の配線層のいずれかに割り当てられる。
【００６３】
配線領域３６の断面構造について、図８を用いて説明する。図８は、図７のＡ−Ａ´線に沿った断面図である。また、図８の例は、４層の配線層が設けられる場合を示している。
【００６４】
図８に示すように、半導体基板上には、４層の配線層が、絶縁層を挟んで形成されている。絶縁層は、例えば、シリコン酸化膜を用いて形成される。一般的に、配線層は下層になるほど高抵抗である。従って、高速に伝達する必要がある信号線は、上層に割り当てる。
【００６５】
４層の配線層のうち、最下層、及び、下から二層目の配線層には、ＯＤＴ制御信号線７４が割り当てられている。また、最下層、及び、下から二層目の配線層の一部には、接地電圧Ｖｓｓを伝達する信号線も割り当てられている。下から三層目の配線層には、接地電圧Ｖｓｓを伝達する信号線が割り当てられている。この配線層は、接地電圧Ｖｓｓを伝達すると共に、最上層の配線層と、ＯＤＴ制御信号線７４とをシールドする役割も有する。
【００６６】
最上層の配線層には、電源電圧Ｖｐｐや接地電圧Ｖｓｓを伝達する信号線と、ＯＤＴイネーブル信号線７３とが割り当てられている。特に、ＯＤＴイネーブル信号線７３は、ＯＤＴ回路６０のオン・オフを制御する信号を伝達するため、高速に伝達する必要がある。従って、最上層の配線層に配置することで、ＯＤＴ回路６０のセットアップ時間を短縮することができる。なお、最上層の接地電圧Ｖｓｓを伝達する信号線と上から二層目の配線層とは、コンタクト配線により接続されている。また、上から二層目の配線層と半導体基板とは、最下層、及び、下から二層目の配線層に割り当てられた接地電圧Ｖｓｓを伝達する信号線、及び、これらの配線層を接続するコンタクト配線層により接続されている。すなわち、最上層の信号線に、外部から接地電圧Ｖｓｓを外部から入力すると、半導体基板の電圧もＶｓｓに制御することができるように構成されている。
【００６７】
以上のように、配線領域３６は複数層の配線層を有しているので、電源電圧Ｖｐｐや接地電圧Ｖｓｓを伝達する信号線の下層にＯＤＴ制御信号線７４を配置することができる。従って、配線領域３６の面積増大を抑制することができる。
【００６８】
以上のように、本実施形態によれば、パッド部３００の各Ｉ／Ｏ部３０１において、ＯＤＴ回路６０とＯＤＴドライバ６２とをチップ端部側に近接して配置している。また、複数のＩ／Ｏ部３０１で、１つのデコーダ６８を共有するよう構成している。更に、ＯＤＴドライバ６２の高さ方向下方側（Ｙ方向の他端側）、すなわち、高さ方向下方側（Ｙ方向の他端側）のチップ端部の一辺に沿って配線領域３６を設け、当該配線領域３６に深さ方向（Ｚ方向）に複数の配線層を形成し、ＯＤＴ制御信号線７４を電源電圧Ｖｐｐや接地電圧Ｖｓｓを伝達する信号線の下層に形成している。従って、パッド部３００の面積を削減することができ、チップ面積の増加を抑制することができる。
【００６９】
また、ＯＤＴ回路６０とＯＤＴドライバ６２とを近接して配置することで、配線遅延を削減し、セットアップ時間を短縮することができる。また、ｐ側ＯＤＴ回路６７ａとｎ側ＯＤＴ回路６７ｂを同時にオン・オフさせるタイミング制御の精度が向上するため、グリッジの発生を抑制することができる。
（第２の実施形態）
次に、本発明の第２の実施形態にかかる半導体記憶装置について説明する。本実施形態の半導体記憶装置は、Ｉ／Ｏ部３０１を構成するＯＤＴ回路６０とＯＤＴドライバ６２のレイアウトが、上述した第１の実施形態の半導体記憶装置と異なる。本実施形態の半導体記憶装置の構成や、Ｉ／Ｏ部３０１以外のレイアウトは、上述した第１の実施形態の半導体記憶装置と同様であるので説明を省略し、以下、第１の実施形態と異なる点についてのみ説明する。
【００７０】
図９は、第２の実施形態に係わるパッド部のレイアウト図である。チップの高さ方向下方側（Ｙ方向の他端側）の端部に配置されたパッド部３００内には、複数のＩ／Ｏ部３０１が、チップ端部に沿って幅方向（Ｘ方向）に所定の間隔で配列されて形成されている。各Ｉ／Ｏ部３０１ａ〜３０１ｊの高さ方向上方端側（Ｙ方向の一端側）の一辺の中央付近には、対応するパッドが配置されている。更に、チップ端部側（Ｙ方向の他端側）の二つの隅部に、ｐ側ＯＤＴ回路６７ａとｎ側ＯＤＴ回路６７ｂとが配置されている。
【００７１】
各Ｉ／Ｏ部３０１のＯＤＴ回路６０は、互いに隣り合うＩ／Ｏ部３０１間で、ｐ側ＯＤＴ回路６７ａと、ｎ側ＯＤＴ回路６７ｂの左右の配置が逆になるように配置されている。具体的には、幅方向左側（Ｘ方向の他端側）から数えて奇数番目のＩ／Ｏ部３０１ａ、…３０１ｉは、高さ方向（Ｙ方向）においてチップ端部側の左隅部にｎ側ＯＤＴ回路６７ｂが配置され、高さ方向（Ｙ方向）においてチップ端部側の右隅部にｐ側ＯＤＴ回路６７ａが配置されている。また、幅方向左側（Ｘ方向の他端側）から数えて偶数番目のＩ／Ｏ部３０１ｂ、…、３０１ｈ、３０１ｊは、高さ方向（Ｙ方向）においてチップ端部側の左隅部にｐ側ＯＤＴ回路６７ａが配置され、高さ方向（Ｙ方向）においてチップ端部側の右隅部にｎ側ＯＤＴ回路６７ｂが配置されている。
【００７２】
すなわち、隣のＩ／Ｏ部３０１同士で、近接して配置されているＯＤＴ回路６０を構成するＭＯＳトランジスタが同型になるように、ｐ側ＯＤＴ回路６７ａとｎ側ＯＤＴ回路６７ｂとが配置されている。
【００７３】
また、ＯＤＴドライバ６２は、各Ｉ／Ｏ部３０１ａ〜３０１ｊにおいて、チップの高さ方向チップ下方側（Ｙ方向の他端側またはチップ端部側）の一辺に配置されている。ただし、幅方向（Ｘ方向）の位置は、隣り合うＩ／Ｏ部３０１の略中央付近に配置されている。更に、近接して配置されているＯＤＴ回路６０がｐ側ＯＤＴ回路６７ａである場合、ＯＤＴドライバ６２としてｐ側ドライバ６６ａが配置される。近接して配置されているＯＤＴ回路６０がｎ側ＯＤＴ回路６７ｂである場合、ＯＤＴドライバ６２としてｎ側ドライバ６６ｂが配置される。すなわち、隣り合うＩ／Ｏ部３０１同士で、ＯＤＴドライバ６２を共有するように配置されている。
【００７４】
以上のように、本実施形態によれば、隣り合うＩ／Ｏ部３０１で、同一の制御が行われるｐ側ＯＤＴ回路６７ａ同士、または、ｎ側ＯＤＴ回路６７ｂを近接して配置している。そして、近接配置された２つのｐ側ＯＤＴ回路６７ａ、またはｎ側ＯＤＴ回路６７ｂ同士で、一つのＯＤＴドライバ６２を共有化している。従って、パッド部３００の面積を更に削減することができる。
（第３の実施形態）
次に、本発明の第３の実施形態にかかる半導体記憶装置について説明する。本実施形態の半導体記憶装置は、ＯＤＴイネーブル信号線７３の途中にディレイ回路６９を設けている点が、上述した第１の実施形態の半導体記憶装置と異なる。本実施形態の半導体記憶装置の構成や、ディレイ回路６９以外のＩ／Ｏ部３０１のレイアウトは、上述した第１の実施形態の半導体記憶装置と同様であるので説明を省略し、以下、第１の実施形態と異なる点についてのみ説明する。
【００７５】
図１０は、第３の実施形態に係わるパッド部のレイアウト図である。配線領域３６に敷設された、ＯＤＴイネーブル信号線７３には、複数のディレイ回路６９が直列に配置されている。個々のディレイ回路６９は、例えば２段のインバータで構成されており、ＯＤＴイネーブルの伝達を所定時間遅延させる。各ディレイ回路６９は、ＯＤＴイネーブル信号線７３から、各Ｉ／Ｏ部３０１のＯＤＴドライバ６２への信号線分岐点の前に設けられる。
【００７６】
このように、ＯＤＴイネーブル信号線７３の途中にディレイ回路６９を設けることで、各Ｉ／Ｏ部３０１のＯＤＴ回路６０を異なるタイミングでオン・オフを切り替えることができる。従って、複数のＯＤＴ回路６０が一斉にオンに切り替わることで、大電流が流れることを防止することができ、ピーク電流を削減することができる。
【００７７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７８】
１…メモリコントローラ、２…不揮発性メモリ、１２…プロセッサ、１３…ホストインターフェイス、４…ＥＣＣ回路、１５…メモリインターフェイス、１６…内部バス、２１…メモリセルアレイ、２２…入出力回路、２４…ロジック制御回路、２６…レジスタ、２７…シーケンサ、２８…電圧生成回路、３０…ロウデコーダ、３１…センスアンプ、３２…入出力用パッド群、３３…パッド、３４…ロジック制御用パッド群、３５…電源入力用端子群、３６…配線領域、６０…ＯＤＴ回路、６１ａ…ｐチャネルＭＯＳトランジスタ、６１ｂ…         ｎチャネルＭＯＳトランジスタ、６２…ＯＤＴドライバ、６３ａ…可変抵抗素子、６３ｂ…可変抵抗素子、６４…入力レシーバ、６５…出力ドライバ、６６ａ…ｐ側ドライバ、６６ｂ…ｎ側ドライバ、６７ａ…ｐ側ＯＤＴ回路、６７ｂ…ｎ側ＯＤＴ回路、６８…デコーダ、６９…ディレイ回路、７１…抵抗値設定信号線、７２…プロセストリミング信号線、７３…イネーブル信号線、７４…制御信号線、１００…メモリ回路、２００…周辺回路、３００…パッド部、３０１…Ｉ／Ｏ部、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2020102286.tif 000010
【図９】
2020102286.tif 000011
【図１０】
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