(57)【要約】【課題】信号線の寄生抵抗による画素の信号の電圧降下を低減し、入力回路を低電圧化することができる撮像装置を提供することである。【解決手段】撮像装置は、信号線（３０６）と、各々が光電変換に基づく信号を選択的に信号線に出力する複数の画素（２０１）と、信号線に接続される第１の電流源（４０４ａ）と、信号線に対して、第１の電流源とは異なる位置に接続される第２の電流源（４０４ｂ）と、信号線に接続され、画素の信号が入力される入力回路（２０２）とを有し、第１の電流源と第２の電流源は、信号線に信号を出力する画素に応じて、信号線に対して電流を流す。【選択図】図４
2020102816.tif 000002
【特許請求の範囲】
【請求項１】
信号線と、
各々が光電変換に基づく信号を選択的に前記信号線に出力する複数の画素と、
前記信号線に接続される第１の電流源と、
前記信号線に対して、前記第１の電流源とは異なる位置に接続される第２の電流源と、
前記信号線に接続され、前記画素の信号が入力される入力回路とを有し、
前記第１の電流源と前記第２の電流源は、前記信号線に信号を出力する画素に応じて、前記信号線に対して電流を流すことを特徴とする撮像装置。
【請求項２】
前記画素と前記入力回路との間の前記信号線で前記画素の信号が転送される経路と、前記画素と前記第１の電流源または前記第２の電流源との間の前記信号線で電流が流れる経路とは、相互に重なっていないことを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記入力回路は、前記複数の画素のうちの一の画素が前記信号線に接続される位置と、前記複数の画素のうちの他の画素が前記信号線に接続される位置との間の前記信号線に接続されることを特徴とする請求項１または２に記載の撮像装置。
【請求項４】
前記第１の電流源と前記第２の電流源は、前記信号線に信号を出力する画素に応じて、いずれか１つが前記信号線に対して電流を流すことを特徴とする請求項１〜３のいずれか１項に記載の撮像装置。
【請求項５】
前記信号線に信号を出力する画素は、前記第１の電流源と前記第２の電流源のうちの電流が流れる電流源と前記入力回路との間の前記信号線に接続されていることを特徴とする請求項１〜４のいずれか１項に記載の撮像装置。
【請求項６】
第１の基板は、前記複数の画素を有し、
第２の基板は、前記入力回路を有することを特徴とする請求項１〜５のいずれか１項に記載の撮像装置。
【請求項７】
前記第１の基板は、前記第１の電流源と前記第２の電流源を有することを特徴とする請求項６に記載の撮像装置。
【請求項８】
前記第２の基板は、前記第１の電流源と前記第２の電流源を有することを特徴とする請求項６に記載の撮像装置。
【請求項９】
前記第１の電流源と前記第２の電流源は、前記信号線の両端に接続されることを特徴とする請求項１〜８のいずれか１項に記載の撮像装置。
【請求項１０】
前記第１の電流源と前記第２の電流源は、それぞれ、直接、前記信号線に接続されていることを特徴とする請求項１〜９のいずれか１項に記載の撮像装置。
【請求項１１】
前記第１の電流源と前記信号線との間に設けられる第１のスイッチと、
前記第２の電流源と前記信号線との間に設けられる第２のスイッチとをさらに有することを特徴とする請求項１〜９のいずれか１項に記載の撮像装置。
【請求項１２】
第１の期間では、前記第１のスイッチは、前記信号線を前記第１の電流源に接続し、前記第２のスイッチは、前記信号線を前記第２の電流源から切断し、前記第１の電流源は、駆動状態であり、前記第２の電流源は、駆動状態ではなく、
前記第１の期間の後の第２の期間では、前記第１のスイッチは、前記信号線を前記第１の電流源に接続し、前記第２のスイッチは、前記信号線を前記第２の電流源から切断し、前記第１の電流源は、駆動状態であり、前記第２の電流源は、駆動状態であり、
前記第２の期間の後の第３の期間では、前記第１のスイッチは、前記信号線を前記第１の電流源から切断し、前記第２のスイッチは、前記信号線を前記第２の電流源に接続し、前記第１の電流源は、駆動状態ではなく、前記第２の電流源は、駆動状態であることを特徴とする請求項１１に記載の撮像装置。
【請求項１３】
前記第２の電流源は、前記第３の期間の開始時に、前記第３の期間の安定時よりも大きな電流を流すことを特徴とする請求項１２に記載の撮像装置。
【請求項１４】
前記第１の電流源は、前記第１の電流源と前記入力回路との間の前記信号線が前記第２の電流源と前記入力回路との間の前記信号線より長い場合には、前記第２の電流源より大きな電流を流し、
前記第２の電流源は、前記第２の電流源と前記入力回路との間の前記信号線が前記第１の電流源と前記入力回路との間の前記信号線より長い場合には、前記第１の電流源より大きな電流を流すことを特徴とする請求項１〜１３のいずれか１項に記載の撮像装置。
【請求項１５】
複数の信号線と、
行列状に配置され、各々が光電変換に基づく信号を列毎に選択的に前記複数の信号線にそれぞれ出力する複数の画素と、
前記複数の信号線にそれぞれ接続される複数の第１の電流源と、
前記複数の信号線に対して、前記複数の第１の電流源とはそれぞれ異なる位置に接続される複数の第２の電流源と、
前記複数の信号線にそれぞれ接続され、前記画素の信号が入力される複数の入力回路とを有し、
前記第１の電流源と前記第２の電流源は、前記信号線に信号を出力する画素に応じて、前記信号線に対して電流を流すことを特徴とする撮像装置。
【請求項１６】
前記複数の入力回路の一部または全部は、前記複数の信号線にそれぞれ接続される行方向位置が異なることを特徴とする請求項１５に記載の撮像装置。
【請求項１７】
前記複数の入力回路が前記複数の信号線にそれぞれ接続される行方向位置は、列方向に対して周期的に変わることを特徴とする請求項１５または１６に記載の撮像装置。
【請求項１８】
前記複数の入力回路は、行列状に配置されることを特徴とする請求項１５〜１７のいずれか１項に記載の撮像装置。
【請求項１９】
信号線と、
各々が光電変換に基づく信号を選択的に前記信号線に出力する複数の画素と、
前記信号線に接続される第１の電流源と、
前記信号線に対して、前記第１の電流源とは異なる位置に接続される第２の電流源と、
前記信号線に接続され、前記画素の信号が入力される入力回路とを有する撮像装置の制御方法であって、
前記第１の電流源と前記第２の電流源が、前記信号線に信号を出力する画素に応じて、前記信号線に対して電流を流すことを特徴とする撮像装置の制御方法。
【請求項２０】
複数の信号線と、
行列状に配置され、各々が光電変換に基づく信号を列毎に選択的に前記複数の信号線にそれぞれ出力する複数の画素と、
前記複数の信号線にそれぞれ接続される複数の第１の電流源と、
前記複数の信号線に対して、前記複数の第１の電流源とはそれぞれ異なる位置に接続される複数の第２の電流源と、
前記複数の信号線にそれぞれ接続され、前記画素の信号が入力される複数の入力回路とを有する撮像装置の制御方法であって、
前記第１の電流源と前記第２の電流源が、前記信号線に信号を出力する画素に応じて、前記信号線に対して電流を流すことを特徴とする撮像装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置および撮像装置の制御方法に関する。
【背景技術】
【０００２】
デジタルスチルカメラやデジタルビデオカメラの撮像素子として、ＣＭＯＳイメージセンサが用いられている。ＣＭＯＳイメージセンサは、行列状の画素と、ＣＤＳ（相関２重サンプリング）やＡＤ（アナログデジタル）変換を行う列回路とを有する。近年では、画素と列回路を異なる半導体チップに形成し、それらの半導体チップを積層する積層型ＣＭＯＳイメージセンサが知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１０４６８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＣＭＯＳイメージセンサは、画素列毎に列回路を有する。その場合、画素の信号は、長い列信号線を介して、列回路に入力されるため、列信号線の持つ寄生抵抗の影響を無視できない。例えば、列回路側の列信号線に定電流源を接続した場合、画素が出力する電圧に対して、駆動電流と寄生抵抗による電圧降下が発生してしまう。また、電圧降下の量は、列回路との距離が遠い画素ほど大きくなるため、電圧降下分を加味して列回路の入力レンジを設計する必要があり、列回路の低電圧化の妨げ、すなわち低電力化の妨げとなる。
【０００５】
画素を構成する半導体チップ（第１の基板）と列回路を構成する半導体チップ（第２の基板）とを積層した積層型ＣＭＯＳイメージセンサでは、第２の基板の列回路を一方向に列数分並べてしまうと、アスペクト比が極端に大きくなる。そのため、マトリクス状に並べる構成が好ましいと考えられるが、この場合、列信号線と列回路との電気接続点は、列毎に端部であったり、中央であったり、と異なることになる。すなわち、列に対して、一つの定電流源をどこに配置しても、読み出す画素と列の組み合わせによって電圧降下の影響を受けてしまい、低電圧化の妨げとなってしまう。
【０００６】
本発明の目的は、信号線の寄生抵抗による画素の信号の電圧降下を低減し、入力回路を低電圧化することができる撮像装置および撮像装置の制御方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の撮像装置は、信号線と、各々が光電変換に基づく信号を選択的に前記信号線に出力する複数の画素と、前記信号線に接続される第１の電流源と、前記信号線に対して、前記第１の電流源とは異なる位置に接続される第２の電流源と、前記信号線に接続され、前記画素の信号が入力される入力回路とを有し、前記第１の電流源と前記第２の電流源は、前記信号線に信号を出力する画素に応じて、前記信号線に対して電流を流す。
【発明の効果】
【０００８】
本発明によれば、信号線の寄生抵抗による画素の信号の電圧降下を低減し、入力回路を低電圧化することができる。
【図面の簡単な説明】
【０００９】
【図１】撮像装置の構成例を示す図である。
【図２】撮像素子の構成例を示す図である。
【図３】画素の構成例を示す回路図である。
【図４】撮像素子の構成例を示す回路図である。
【図５】電圧降下の説明図である。
【図６】撮像素子の動作例を示す図である。
【図７】撮像素子の構成例を示す回路図である。
【図８】撮像素子の構成例を示す回路図である。
【図９】撮像素子の制御方法を示すタイミングチャートである。
【発明を実施するための形態】
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態による撮像装置１００の構成例を示す図である。撮像装置１００は、例えばデジタルカメラであり、レンズ部１０１と、レンズ駆動装置１０２と、シャッタ１０３と、シャッタ駆動装置１０４と、撮像素子１０５と、信号処理回路１０６とを有する。さらに、撮像装置１００は、タイミング発生部１０７と、メモリ部１０８と、全体制御部１０９と、記録媒体Ｉ／Ｆ部１１０と、記録媒体１１１と、表示部１１２とを有する。
【００１１】
レンズ部１０１は、被写体の光学像を撮像素子１０５に結像させるレンズ部である。レンズ駆動装置１０２は、レンズ部１０１のズーム制御、フォーカス制御、絞り制御などを行う。シャッタ１０３は、メカニカルシャッタである。シャッタ駆動装置１０４は、シャッタ１０３を制御する。撮像素子１０５は、例えばＣＭＯＳイメージセンサであり、レンズ部１０１により結像された被写体を画像信号に変換する。信号処理回路１０６は、撮像素子１０５より出力される画像信号に対して、各種の補正やデータ圧縮等の信号処理を行う。
【００１２】
タイミング発生部１０７は、撮像素子１０５および信号処理回路１０６に対して、各種タイミング信号を出力する。メモリ部１０８は、画像データを一時的に記憶する。全体制御部１０９は、各種演算と撮像装置１００の全体を制御する。記録媒体１１１は、画像データの記録または読み出しを行う半導体メモリ等の着脱可能な記録媒体である。記録媒体インターフェース（Ｉ／Ｆ）部１１０は、記録媒体１１１に対する画像データの記録または読み出しを行う。表示部１１２は、各種情報や画像を表示する。
【００１３】
次に、撮像装置１００の動作について説明する。撮像装置１００は、メイン電源がオンされると、制御系の電源がオンし、更に信号処理回路１０６などの撮像系回路の電源がオンされる。その後、撮像装置１００は、レリーズボタンが押されると、撮影動作を開始し、撮像素子１０５が画像信号を出力する。撮影動作が終了すると、信号処理回路１０６は、撮像素子１０５から出力された画像信号に対して、補正演算や画像処理を行う。全体制御部１０９は、信号処理回路１０６が出力する画像データをメモリ部１０８に書き込む。そして、全体制御部１０９は、メモリ部１０８に書き込まれたデータを、記録媒体Ｉ／Ｆ部１１０を介して、記録媒体１１１に記録する。また、全体制御部１０９が外部のコンピュータ等に出力し、そのコンピュータ等が画像の加工を行うことができる。
【００１４】
図２は、図１の撮像素子１０５の構成例を示す図である。撮像素子１０５は、複数の画素２０１が行列状に配置された第１の基板２１１と、複数の列回路２０２が行列状に配置された第２の基板２１２とを有する。列回路２０２は、画素２０１の列毎に設けられる。例えば、ｎ列目の列回路２０２は、ｎ列目の画素２０１に接続される。列回路２０２は、ＣＤＳ（相関２重サンプリング）やＡＤ（アナログデジタル）変換を行う回路を有し、画素２０１の出力信号をアナログからデジタルに変換し、デジタル信号を出力する。第２の基板２１２の各列の列回路２０２は、基板接続点２０３および後述する列信号線３０６を介して、第１の基板２１１の各列の画素２０１に接続される。各列の列回路２０２に接続される基板接続点２０３の行方向位置は、同一ではない。例えば、ｎ列目の列回路２０２の基板接続点２０３の行方向位置は、画素２００のｍ行目である。ｎ＋１列目の列回路２０２の基板接続点２０３の行方向位置は、画素２００のｍ＋３行目である。
【００１５】
図３は、図２の画素２０１の構成例を示す回路図である。画素２０１は、１つのフォトダイオード３０１と、１つのフローティングデフュージョン（ＦＤ）３０３と、４つのトランジスタ３０２，３０４〜３０５，３０７とを有し、列信号線３０６に接続される。画素２０１の各々には、１つのマイクロレンズが設けられる。撮像素子１０５は、各列の列信号線３０６を有する。各列の列信号線３０６には、それぞれ、各列の画素２０１が接続される。
【００１６】
フォトダイオード３０１は、光電変換素子であり、光を電荷に変換する。トランジスタ３０２は、転送スイッチであり、信号ＰＴＸに応じて、フォトダイオード３０１により変換された電荷をＦＤ３０３に転送する。ＦＤ３０３は、フォトダイオード３０１から転送された電荷を蓄積する。トランジスタ３０４は、列信号線３０６に接続される定電流源と共にソースフォロワアンプを形成し、ＦＤ３０３に蓄積されている電荷量に応じた電圧を出力する。トランジスタ３０５は、選択スイッチであり、信号ＰＳＥＬに応じて、トランジスタ３０４の出力ノードを列信号線３０６に接続する。トランジスタ３０７は、リセットスイッチであり、信号ＰＲＥＳに応じて、ＦＤ３０３を電源電圧ＶＤＤにリセットする。複数の画素２０１は、行列状に配置され、各々が光電変換に基づく信号を列毎に選択的に複数の列信号線３０６にそれぞれ出力する。
【００１７】
図４（ａ）は、ｎ列目の画素２０１とｎ列目の列回路２０２の接続を示す図である。ｎ＋３列目の画素２０１とｎ＋３列目の列回路２０２の接続も、ｎ列目の画素２０１とｎ列目の列回路２０２の接続と同様である。図４（ｂ）は、ｎ＋１列目の画素２０１とｎ＋１列目の列回路２０２の接続を示す図である。ｎ＋４列目の画素２０１とｎ＋４列目の列回路２０２の接続も、ｎ＋１列目の画素２０１とｎ＋１列目の列回路２０２の接続と同様である。図４（ｃ）は、ｎ＋２列目の画素２０１とｎ＋２列目の列回路２０２の接続を示す図である。ｎ＋５列目の画素２０１とｎ＋５列目の列回路２０２の接続も、ｎ＋２列目の画素２０１とｎ＋２列目の列回路２０２の接続と同様である。
【００１８】
撮像素子１０５は、行列状に配置された複数の画素２０１と、各列の列回路２０２と、各列の基板接続点２０３と、各列の列信号線３０６と、各列の第１の定電流源４０４ａと、各列の第２の定電流源４０４ｂと、各列のインバータ４０５とを有する。第１の基板２１１は、複数の画素２０１と、列信号線３０６と、第１の定電流源４０４ａと、第２の定電流源４０４ｂと、インバータ４０５とを有する。第２の基板２１２は、列回路２０２を有する。
各列の画素２０１は、それぞれ、各列の列信号線３０６に接続される。各列の第１の定電流源４０４ａは、それぞれ、各列の最上部の画素２０１の上の列信号線３０６とグランド電位ノードとの間に接続される。各列の第２の定電流源４０４ｂは、それぞれ、各列の最下部の画素２０１の下の列信号線３０６とグランド電位ノードとの間に接続される。各列の第２の定電流源４０４ｂは、それぞれ、各列の列信号線３０６に対して、各列の第１の定電流源４０４ａとは異なる位置に接続される。各列の列回路２０２は、それぞれ、各列の基板接続点２０３を介して各列の列信号線３０６に接続され、画素２０１の信号が入力される。図１のタイミング発生部１０７は、パワーセーブ信号Ａ〜Ｃを生成する。
【００１９】
図４（ａ）では、列回路２０２は、基板接続点２０３を介して、最上部の画素２０１の上の列信号線３０６に接続される。インバータ４０５は、パワーセーブ信号Ａの反転信号を第２の定電流源４０４ｂに出力する。ｎ列目とｎ＋３列目では、パワーセーブ信号Ａがローレベルである場合には、第１の定電流源４０４ａは、列信号線３０６に電流を流し、駆動状態になり、第２の定電流源４０４ｂは、列信号線３０６に電流を流さず、パワーセーブ状態になる。逆に、パワーセーブ信号Ａがハイレベルである場合には、第１の定電流源４０４ａは、列信号線３０６に電流を流さず、パワーセーブ状態になり、第２の定電流源４０４ｂは、列信号線３０６に電流を流し、駆動状態になる。第１の定電流源４０４ａと第２の定電流源４０４ｂは、相互に排他動作となる。
【００２０】
図４（ｂ）では、列回路２０２は、基板接続点２０３を介して、ｎ＋２列目の画素２０１とｎ＋３列目の画素２０１との間の列信号線３０６に接続される。インバータ４０５は、パワーセーブ信号Ｂの反転信号を第２の定電流源４０４ｂに出力する。ｎ＋１列目とｎ＋４列目では、パワーセーブ信号Ｂがローレベルである場合には、第１の定電流源４０４ａは、列信号線３０６に電流を流し、駆動状態になり、第２の定電流源４０４ｂは、列信号線３０６に電流を流さず、パワーセーブ状態になる。逆に、パワーセーブ信号Ｂがハイレベルである場合には、第１の定電流源４０４ａは、列信号線３０６に電流を流さず、パワーセーブ状態になり、第２の定電流源４０４ｂは、列信号線３０６に電流を流し、駆動状態になる。第１の定電流源４０４ａと第２の定電流源４０４ｂは、相互に排他動作となる。
【００２１】
図４（ｃ）では、列回路２０２は、基板接続点２０３を介して、ｎ＋５列目の画素２０１とｎ＋６列目の画素２０１との間の列信号線３０６に接続される。インバータ４０５は、パワーセーブ信号Ｃの反転信号を第２の定電流源４０４ｂに出力する。ｎ＋２列目とｎ＋５列目では、パワーセーブ信号Ｃがローレベルである場合には、第１の定電流源４０４ａは、列信号線３０６に電流を流し、駆動状態になり、第２の定電流源４０４ｂは、列信号線３０６に電流を流さず、パワーセーブ状態になる。逆に、パワーセーブ信号Ｃがハイレベルである場合には、第１の定電流源４０４ａは、列信号線３０６に電流を流さず、パワーセーブ状態になり、第２の定電流源４０４ｂは、列信号線３０６に電流を流し、駆動状態になる。第１の定電流源４０４ａと第２の定電流源４０４ｂは、相互に排他動作となる。
【００２２】
タイミング発生部１０７は、パワーセーブ信号Ａ〜Ｃを独立に制御する。すなわち、タイミング発生部１０７は、ｎおよびｎ＋３列目の定電流源４０４ａおよび４０４ｂと、ｎ＋１およびｎ＋４列目の定電流源４０４ａおよび４０４ｂと、ｎ＋２およびｎ＋５列目の定電流源４０４ａおよび４０４ｂを独立に制御し、画素信号を読み出す。
【００２３】
複数の列回路２０２の一部または全部は、複数の列信号線３０６にそれぞれ接続される行方向位置が異なる。複数の列回路２０２が複数の列信号線３０６にそれぞれ接続される行方向位置は、列方向に対して周期的に変わる。図２に示すように、複数の列回路２０２は、行列状に配置される。
【００２４】
図５（ａ）および（ｂ）は、列信号線３０６の寄生抵抗５０１による電圧降下を説明するための図である。図５（ａ）は、ｍ＋１行目の画素２０１の信号を読み出す場合の電圧降下を示す図である。図５（ｂ）は、ｍ＋８行目の画素２０１の信号を読み出す場合の電圧降下を示す図である。図５（ａ）および（ｂ）では、一つの定電流源４０４ａが最上部の画素２０１の上の列信号線３０６に接続され、基板接続点２０３がｍ＋２行目の画素２０１とｍ＋３行目の画素２０１との間の列信号線３０６に接続されている。列信号線３０６は、長い金属配線であり、無視できない寄生抵抗５０１を有する。列信号線３０６は、各画素２０１間の寄生抵抗５０１を有する。図５（ａ）および（ｂ）では、経路５０２は、列回路２０２が画素２０１の信号を読み出す経路を示し、経路５０３は、電流が画素２０１から定電流源４０４ａに流れる経路を示す。
【００２５】
図５（ａ）は、ｍ＋１行目の画素２０１の信号を読み出す場合の信号を読み出す経路５０２と電流が流れる経路５０３を示す。ｍ＋１行目の画素２０１の図３のトランジスタ３０５がオンになると、電流は、ｍ＋１行目の画素２０１の電源電圧ＶＤＤのノードから、トランジスタ３０４，３０５および列信号線３０６の経路５０３を介して、定電流源４０４ａに流れる。ｍ＋１行目の画素２０１の信号は、列信号線３０６の経路５０２を介して、列回路２０２に出力される。経路５０２と経路５０３は、列信号線３０６上で重ならないため、列回路２０２が画素２０１から読み出す信号の電圧降下が発生しない。ｍ行目〜ｍ＋２行目の画素２０１を読み出す場合も同様である。
【００２６】
図５（ｂ）は、ｍ＋８行目の画素２０１の信号を読み出す場合の信号を読み出す経路５０２と電流が流れる経路５０３を示す。ｍ＋８行目の画素２０１の図３のトランジスタ３０５がオンになると、電流は、ｍ＋８行目の画素２０１の電源電圧ＶＤＤのノードから、トランジスタ３０４，３０５および列信号線３０６の経路５０３を介して、定電流源４０４ａに流れる。ｍ＋８行目の画素２０１の信号は、列信号線３０６の経路５０２を介して、列回路２０２に出力される。経路５０２と経路５０３は、列信号線３０６上で重なるため、列回路２０２が画素２０１から読み出す信号の電圧降下が発生する。電圧降下は、経路５０２および５０３が重なる経路に存在する列信号線３０６の寄生抵抗５０１と定電流源４０４ａで流す電流で決まる。ｍ＋３行目〜ｍ＋８行目の画素２０１を読み出す場合も同様である。
【００２７】
電圧降下は、信号を読み出す画素２０１の行方向位置によって異なる。そのため、列回路２０２の入力レンジは、電圧降下分を見越して設計しなければならず、列回路２０２の低電力化の妨げとなる。この電圧降下は、列回路２０２の近傍に定電流源を配置した場合も同様に発生する。
【００２８】
図６は、撮像装置１００の制御方法を示す図であり、パワーセーブ信号Ａ〜Ｃに応じた撮像素子１０５の動作を示す。撮像素子１０５は、パワーセーブ信号Ａ〜Ｃに応じて、画素２０１の信号の電圧降下を防止することができる。図６では、横軸は画素２０１の列方向位置（列番号）を示し、縦軸は読み出す画素２０１の行方向位置（行番号）を示す。
【００２９】
パワーセーブ信号Ａは、図４（ａ）のｎおよびｎ＋３列目の第１の定電流源４０４ａおよびインバータ４０５に入力される。パワーセーブ信号Ａは、読み出す画素２０１の行方向位置にかかわらず、常にハイレベルになり、第１の定電流源４０４ａがオフになり、第２の定電流源４０４ｂがオンになる。すなわち、図４（ａ）では、信号を読み出す画素２０１の行方向位置にかかわらず、常に、信号を読み出す画素２０１から列信号線３０６を介して第１の定電流源４０４ａに電流が流れず、信号を読み出す画素２０１から列信号線３０６を介して第２の定電流源４０４ｂに電流が流れる。これにより、画素信号の経路５０２と電流の経路５０３は、相互に重ならないので、画素信号の電圧降下を防止することができる。
【００３０】
パワーセーブ信号Ｂは、図４（ｂ）のｎ＋１およびｎ＋４列目の第１の定電流源４０４ａおよびインバータ４０５に入力される。パワーセーブ信号Ｂは、ｍ行目〜ｍ＋２行目の中のいずれかの行の画素２０１の信号が読み出される場合には、ローレベルになり、第１の定電流源４０４ａがオンになり、第２の定電流源４０４ｂがオフになる。その場合、図４（ｂ）では、信号を読み出す画素２０１から列信号線３０６を介して第１の定電流源４０４ａに電流が流れ、信号を読み出す画素２０１から列信号線３０６を介して第２の定電流源４０４ｂに電流が流れない。これにより、画素信号の経路５０２と電流の経路５０３は、相互に重ならないので、画素信号の電圧降下を防止することができる。
【００３１】
また、パワーセーブ信号Ｂは、ｍ＋３行目〜ｍ＋８行目の中のいずれかの行の画素２０１の信号が読み出される場合には、ハイレベルになり、第１の定電流源４０４ａがオフになり、第２の定電流源４０４ｂがオンになる。その場合、図４（ｂ）では、信号を読み出す画素２０１から列信号線３０６を介して第１の定電流源４０４ａに電流が流れず、信号を読み出す画素２０１から列信号線３０６を介して第２の定電流源４０４ｂに電流が流れる。これにより、画素信号の経路５０２と電流の経路５０３は、相互に重ならないので、画素信号の電圧降下を防止することができる。
【００３２】
パワーセーブ信号Ｃは、図４（ｃ）のｎ＋２およびｎ＋５列目の第１の定電流源４０４ａおよびインバータ４０５に入力される。パワーセーブ信号Ｃは、ｍ行目〜ｍ＋５行目の中のいずれかの行の画素２０１の信号が読み出される場合には、ローレベルになり、第１の定電流源４０４ａがオンになり、第２の定電流源４０４ｂがオフになる。その場合、図４（ｃ）では、信号を読み出す画素２０１から列信号線３０６を介して第１の定電流源４０４ａに電流が流れ、信号を読み出す画素２０１から列信号線３０６を介して第２の定電流源４０４ｂに電流が流れない。これにより、画素信号の経路５０２と電流の経路５０３は、相互に重ならないので、画素信号の電圧降下を防止することができる。
【００３３】
また、パワーセーブ信号Ｃは、ｍ＋６行目〜ｍ＋８行目の中のいずれかの行の画素２０１の信号が読み出される場合には、ハイレベルになり、第１の定電流源４０４ａがオフになり、第２の定電流源４０４ｂがオンになる。その場合、図４（ｃ）では、信号を読み出す画素２０１から列信号線３０６を介して第１の定電流源４０４ａに電流が流れず、信号を読み出す画素２０１から列信号線３０６を介して第２の定電流源４０４ｂに電流が流れる。これにより、画素信号の経路５０２と電流の経路５０３は、相互に重ならないので、画素信号の電圧降下を防止することができる。
【００３４】
第１の定電流源４０４ａと第２の定電流源４０４ｂは、列信号線３０６に信号を出力する画素２０１の位置に応じて、列信号線３０６に対して電流を流す。画素２０１と列回路２０２との間の列信号線３０６で画素２０１の信号が転送される経路５０２と、画素２０１と第１の定電流源４０４ａまたは第２の定電流源４０４ｂとの間の列信号線３０６で電流が流れる経路５０３とは、相互に重なっていない。
図４（ｂ）および（ｃ）では、列回路２０２は、複数の画素２０１のうちの一の画素２０１が列信号線３０６に接続される位置と、複数の画素のうちの他の画素２０１が列信号線３０６に接続される位置との間の列信号線３０６に接続される。第１の定電流源４０４ａと第２の定電流源４０４ｂは、列信号線３０６に信号を出力する画素の位置に応じて、いずれか１つが列信号線３０６に対して電流を流す。列信号線３０６に信号を出力する画素２０１は、第１の定電流源４０４ａと第２の定電流源４０４ｂのうちの電流が流れる電流源と列回路２０２との間の列信号線３０６に接続されている。第１の定電流源４０４ａと第２の定電流源４０４ｂは、列信号線３０６の両端に接続される。第１の定電流源４０４ａと第２の定電流源４０４ｂは、それぞれ、直接、列信号線３０６に接続されている。
【００３５】
信号を読み出す画素２０１から列回路２０２までの列信号線３０６上の経路５０２と、信号を読み出す画素２０１からオン状態の定電流源４０４ａまたは４０４ｂまでの列信号線３０６上の経路５０３が相互に重ならないように、パワーセーブ信号Ａ〜Ｃが制御される。これにより、いずれの画素２０１の信号を読み出す際にも、画素信号の電圧降下は発生しない。列回路２０２の入力レンジは、画素信号のレンジのみの最小限を確保すればよく、列回路２０２の電源電圧も最小限でよいことから、低電力化が可能となる。
【００３６】
画素信号の電圧降下は防止されるが、列信号線３０６の寄生抵抗５０１による画素信号の静定時間の遅延は、発生する。静定時間の遅延は、信号を読み出す画素２０１から列回路２０２までの距離が長いほど大きくなるが、高速読み出しを実現したい場合は、駆動電流を増やすことで遅延を小さくすることができる。一方で、駆動電流を増やしてしまうと、消費電力の増大につながる。静定時間を早めて、かつ消費電力の増大を最小限に抑える場合は、静定時間のボトルネックである列回路２０２から遠い画素２０１を読み出す際の駆動電流を大きくし、列回路２０２から近い画素２０１の信号を読み出す際の駆動電流を小さくすればよい。
【００３７】
そこで、第１の定電流源４０４ａと第２の定電流源４０４ｂの内、列回路２０２との距離が遠い側の定電流源の電流を、列回路２０２との距離が近い側の定電流源の電流より大きく設定することができる。第１の定電流源４０４ａは、第１の定電流源４０４ａと列回路２０２との間の列信号線３０６が第２の定電流源４０４ｂと列回路２０２との間の列信号線３０６より長い場合には、第２の定電流源４０４ｂより大きな電流を流す。第２の定電流源４０４ｂは、第２の定電流源４０４ｂと列回路２０２との間の列信号線３０６が第１の定電流源４０４ａと列回路２０２との間の列信号線３０６より長い場合には、第１の定電流源４０４ａより大きな電流を流す。
【００３８】
第１の定電流源４０４ａと列回路２０２との間の距離と、第２の定電流源４０４ｂと列回路２０２との間の距離の組み合わせは、複数列周期で繰り返される。そのため、複数列周期毎に第１の定電流源４０４ａと第２の定電流源４０４ｂの内、列回路２０２との距離が遠い側の定電流源の電流を、列回路２０２との距離が近い側の定電流源の電流より大きく設定する。このようにすることで、高速読み出しと低電力駆動の両立が可能となる。
【００３９】
この駆動を行う場合、例えば、固定的に複数列周期毎に第１の定電流源４０４ａと第２の定電流源４０４ｂが流す電流を異ならせるように定電流源を構成することができる。また、第１の定電流源４０４ａと第２の定電流源４０４ｂのそれぞれの電流値を可変できる構成とし、タイミング発生部１０７が、電流制御信号により、複数列周期毎に第１の定電流源４０４ａと第２の定電流源４０４ｂが流す電流を異ならせるように制御してもよい。
【００４０】
なお、本実施形態では、画素２０１の列に対して１つの列信号線３０６と列回路２０２を設ける構成を示したが、これに限定されない。例えば、画素２０１の列に対して、複数の列信号線３０６と複数の列回路２０２設けてもよい。
【００４１】
また、本実施形態では、撮像素子１０５は、第１の基板２１１および第２の基板２１２の積層構造のＣＭＯＳイメージセンサの例を示したが、これに限定されない。撮像素子１０５は、１つの基板で構成するＣＭＯＳイメージセンサでもよい。
【００４２】
（第２の実施形態）
図７は、本発明の第２の実施形態による撮像素子１０５の構成例を示す図である。図４（ａ）〜（ｃ）では、第１の基板２１１に第１の定電流源４０４ａおよび第２の定電流源４０４ｂを設ける例を示した。本実施形態では、図７に示すように、第２の基板２１２に第１の定電流源４０４ａおよび第２の定電流源４０４ｂを設ける。第１の基板２１１は、複数の画素２０１と、列信号線３０６を有する。第２の基板２１２は、列回路２０２と、第１の定電流源４０４ａと、第２の定電流源４０４ｂを有する。第２の基板２１２の第１の定電流源４０４ａは、基板接続点７０１ａを介して、第１の基板２１１の最上部の画素２０１の上の列信号線３０６に接続される。第２の基板２１２の第２の定電流源４０４ｂは、基板接続点７０１ｂを介して、第１の基板２１１の最下部の画素２０１の下の列信号線３０６に接続される。
【００４３】
（第３の実施形態）
第１の実施形態では、撮像素子１０５は、第１の定電流源４０４ａと第２の定電流源４０４ｂで排他的にパワーセーブを行い、画素２０１を駆動する定電流源の切り替えを行う。ここで、第１の定電流源４０４ａと第２の定電流源４０４ｂを切り替える際に、定電流源のパワーセーブ解除から安定動作までに有限な時間（復帰時間）が必要となる。撮像素子１０５は、復帰時間を待って、読み出しを行う場合、読み出し時間が延びてしまう。本発明の第３の実施形態では、復帰時間が読み出し時間に影響を与えないような撮像素子１０５を示す。
【００４４】
図８は、本発明の第３の実施形態による撮像素子１０５の構成例を示す図である。図８の撮像素子１０５は、図４（ａ）〜（ｃ）の撮像素子１０５に対して、インバータ４０５を削除し、スイッチ８０１ａ，８０１ｂおよびインバータ８０２を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
タイミング発生部１０７は、パワーセーブ信号αを第１の定電流源４０４ａに出力し、パワーセーブ信号βを第２の定電流源４０４ｂに出力し、接続信号をスイッチ８０１ａおよびインバータ８０２に出力する。スイッチ８０１ａは、第１の定電流源４０４ａと列信号線３０６との間に設けられる。スイッチ８０１ｂは、第２の定電流源４０４ｂと列信号線３０６との間に設けられる。インバータ８０２は、その接続信号の論理反転信号をスイッチ８０１ｂに出力する。
スイッチ８０１ａは、トランジスタであり、接続信号がハイレベルである場合に、列信号線３０６を第１の定電流源４０４ａに接続し、接続信号がローレベルである場合に、列信号線３０６を第１の定電流源４０４ａから切断する。スイッチ８０１ｂは、トランジスタであり、接続信号がローレベルである場合に、列信号線３０６を第２の定電流源４０４ｂに接続し、接続信号がハイレベルである場合に、列信号線３０６を第２の定電流源４０４ｂから切断する。
定電流源４０４ａと４０４ｂは、それぞれ、パワーセーブ信号αおよびβにより、パワーセーブを独立で制御可能である。第１の定電流源４０４ａは、パワーセーブ信号αがローレベルである場合には、駆動状態であり、パワーセーブ信号αがハイレベルである場合には、駆動状態ではなくなる。第２の定電流源４０４ｂは、パワーセーブ信号βがローレベルである場合には、駆動状態であり、パワーセーブ信号βがハイレベルである場合には、駆動状態ではなくなる。
【００４５】
図９は、撮像装置１００の制御方法を示すタイミングチャートであり、図８のパワーセーブ信号α、パワーセーブ信号βおよび接続信号を示す。時刻ｔ９０１の前の期間では、パワーセーブ信号αがローレベルであり、パワーセーブ信号βがハイレベルであり、接続信号がハイレベルであり、撮像素子１０５は、現在の行の画素２０１の信号を読み出す。接続信号がハイレベルであるので、スイッチ８０１ａは、列信号線３０６を第１の定電流源４０４ａに接続し、スイッチ８０１ｂは、列信号線３０６を第２の定電流源４０４ｂから切断する。パワーセーブ信号αがローレベルであるので、第１の定電流源４０４ａは、駆動状態であり、列信号線３０６の電流が流れる。第２の定電流源４０４ｂは、駆動状態ではなく、列信号線３０６の電流が流れない。
【００４６】
時刻ｔ９０１〜ｔ９０２の期間では、撮像素子１０５が現在の行の画素２０１の信号の読み出しを終了し、タイミング発生部１０７は、パワーセーブ信号βをハイレベルからローレベルに変化させる。第２の定電流源４０４ｂは、駆動状態になる。接続信号がハイレベルであり、スイッチ８０１ａは、列信号線３０６を第１の定電流源４０４ａに接続する。スイッチ８０１ｂは、列信号線３０６を第２の定電流源４０４ｂから切断しているので、第２の定電流源４０４ｂには列信号線３０６の電流が流れず、パワーセーブが行われる。パワーセーブ信号αがローレベルである。第１の定電流源４０４ａは、駆動状態であり、列信号線３０６に接続され、列信号線３０６の電流が流れる。
【００４７】
時刻ｔ９０２以降の期間では、タイミング発生部１０７は、パワーセーブ信号αをローレベルからハイレベルに変化させ、接続信号をハイレベルからローレベルに変化させ、撮像素子１０５は、次の行の画素２０１の信号の読み出しを開始する。接続信号がローレベルであるので、スイッチ８０１ｂは、列信号線３０６を第２の定電流源４０４ｂに接続し、スイッチ８０１ａは、列信号線３０６を第１の定電流源４０４ａから切断する。パワーセーブ信号βがローレベルであるので、第２の定電流源４０４ｂは、駆動状態であり、列信号線３０６の電流を流す。第１の定電流源４０４ａは、駆動状態ではなく、列信号線３０６の電流を流さず、パワーセーブが行われる。
【００４８】
以上のように、時刻ｔ９０１の前では、撮像素子１０５は、現在の行の画素２０１の信号を第１の定電流源４０４ａを用いて読み出す。その後、時刻ｔ９０２では、撮像素子１０５は、次の行の画素２０１の信号を第２の定電流源４０４ｂを用いて読み出す。
【００４９】
時刻ｔ９０１〜ｔ９０２は、第２の定電流源４０４ｂのパワーセーブ解除から安定動作になるまでの復帰時間である。タイミング発生部１０７は、次の行の画素２０１の信号読み出しを開始する時刻ｔ９０２より復帰時間だけ早い時刻ｔ９０１でパワーセーブ信号βを立ち下げ、第２の定電流源４０４ｂのパワーセーブを解除する。
次に、時刻ｔ９０２では、タイミング発生部１０７は、接続信号を立ち下げ、列信号線３０６に接続する定電流源を第１の定電流源４０４ａから第２の定電流源４０４ｂに切り替える。また、タイミング発生部１０７は、パワーセーブ信号αを立ち上げ、第１の定電流源４０４ａのパワーセーブを行う。なお、第２の定電流源４０４ｂの復帰を例に説明したが、第１の定電流源４０４ａの復帰の場合も同様である。
【００５０】
本実施形態によれば、定電流源４０４ａおよび４０４ｂのパワーセーブ復帰時間による読み出し時間の遅延を解消することができる。また、定電流源４０４ａおよび４０４ｂの切り替え直後の画素２０１に供給する電流をより早く安定させるために、切り替え直後のみ大きな電流を流してもよい。その場合、第２の定電流源４０４ｂは、時刻ｔ９０２以降の期間の開始時に、時刻ｔ９０２以降の期間の安定時よりも大きな電流を流す。
【００５１】
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。撮像素子１０５は、デジタルカメラ、ビデオカメラの他、スマートフォン、タブレット、工業用カメラ、医療用カメラ、車載カメラ等に適用可能である。
【符号の説明】
【００５２】
１０５  撮像素子、１０７  タイミング発生部、２０１  画素、２０２  列回路、３０１  フォトダイオード、３０６  列信号線、４０４ａ  第１の定電流源、４０４ｂ  第２の定電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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