(57)【要約】      （修正有）【課題】新たな構造の半導体装置を提供する。【解決手段】半導体装置は、第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のゲート電極、第１のソース電極および第１のドレイン電極を有する第１のトランジスタ１６０と、第２のゲート電極、第２のソース電極および第２のドレイン電極を有する第２のトランジスタ１６２と、を有する。第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含み、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方とは、電気的に接続され、第１の配線と、第１のソース電極とは電気的に接続され、第２の配線と、第１のドレイン電極とは電気的に接続され、第３の配線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、第４の配線と、第２のゲート電極とは電気的に接続される。【選択図】図１
2020127049.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタ及び第２のトランジスタを有し、
前記第１のトランジスタは、第１のチャネル形成領域を有し、
前記第２のトランジスタは、第２のチャネル形成領域を有し、
前記第１のチャネル形成領域は、シリコンを有し、
前記第２のチャネル形成領域は、酸化物半導体を有し、
前記第１のチャネル形成領域の上方に、第１の絶縁層が配置され、
前記第１の絶縁層の上方に、前記第２のチャネル形成領域が配置され、
前記第２のチャネル形成領域の上方に、第２の絶縁層が配置され、
前記第２の絶縁層の上方に、導電層が配置され、
前記第２のトランジスタのソース又はドレインの一方は、前記導電層を介して、前記第１のトランジスタのゲートと電気的に接続され、
平面視において、前記第１のチャネル形成領域は、前記第２のチャネル形成領域と重なる領域を有さない、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものであ
る。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性記
憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別さ
れる。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃ
ｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われることにな
るため、データの読み込みの度に、再度の書き込み動作が必要となる。また、記憶素子を
構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況で
も電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で
再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減すること
は困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の
保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、書き込みを何度も繰り返すことで、記憶素子が機能しなくなるという問題
が生じる。この問題を回避するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を注入し、または、その電荷を除去するためには、高
い電圧が必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し
、書き込み、消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。
【課題を解決するための手段】
【００１１】
本発明の一態様は、酸化物半導体を用いて形成されるトランジスタと、それ以外の材料を
用いて形成されるトランジスタとの積層構造に係る半導体装置である。例えば、次のよう
な構成を採用することができる。
【００１２】
本発明の一態様は、第１の配線（ソース線）と、第２の配線（ビット線）と、第３の配線
（第１信号線）と、第４の配線（第２信号線）と、第１のゲート電極、第１のソース電極
、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２の
ソース電極、および第２のドレイン電極を有する第２のトランジスタと、を有し、第１の
トランジスタは、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体
層を含んで構成され、第１のゲート電極と、第２のソース電極または第２のドレイン電極
の一方とは、電気的に接続され、第１の配線（ソース線）と、第１のソース電極とは、電
気的に接続され、第２の配線（ビット線）と、第１のドレイン電極とは、電気的に接続さ
れ、第３の配線（第１信号線）と、第２のソース電極または第２のドレイン電極の他方と
は、電気的に接続され、第４の配線（第２信号線）と、第２のゲート電極とは、電気的に
接続された半導体装置である。
【００１３】
上記において、第１のトランジスタは、半導体材料を含む基板に設けられたチャネル形成
領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の
第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、不純物領域と電気
的に接続する第１のソース電極および第１のドレイン電極と、を有する。
【００１４】
また、上記において、第２のトランジスタは、半導体材料を含む基板上の第２のゲート電
極と、第２のゲート電極上の第２のゲート絶縁層と、第２のゲート絶縁層上の酸化物半導
体層と、酸化物半導体層と電気的に接続する第２のソース電極および第２のドレイン電極
と、を有する。
【００１５】
また、上記において、半導体材料を含む基板としては、単結晶半導体基板またはＳＯＩ基
板を採用するのが好適である。特に、半導体材料はシリコンとするのが好適である。
【００１６】
また、上記において、酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を
含むことが好適である。特に、酸化物半導体層は、Ｉｎ２Ｇａ２ＺｎＯ７の結晶を含むこ
とが好適である。さらに、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３
以下とすることが好適である。また、第２のトランジスタのオフ電流は１×１０−１３Ａ
以下とすることが好適である。また、第２のトランジスタのオフ電流は１×１０−２０Ａ
以下とするとより好適である。
【００１７】
また、上記において、第２のトランジスタは、第１のトランジスタと重畳する領域に設け
られた構成とすることができる。
【００１８】
なお、本明細書において「上」や「下」という用語は、構成要素の位置関係が「直上」ま
たは「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電
極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外
しない。また、「上」「下」という用語は説明の便宜のために用いる表現に過ぎず、特に
言及する場合を除き、その上下を入れ替えたものも含む。
【００１９】
また、本明細書において「電極」や「配線」という用語は、これらの構成要素を機能的に
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」
や「配線」が一体となって形成されている場合などをも含む。
【００２０】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。
【００２１】
なお、本明細書において、「電気的に接続」には、「何らかの電気的作用を有するもの」
を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」
は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２２】
例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トラ
ンジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機
能を有する素子などが含まれる。
【００２３】
また、一般に「ＳＯＩ基板」は絶縁表面上にシリコン半導体層が設けられた構成の基板を
いうが、本明細書においては、絶縁表面上にシリコン以外の材料からなる半導体層が設け
られた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層
は、シリコン半導体層に限定されない。また、「ＳＯＩ基板」における基板は、シリコン
ウェハなどの半導体基板に限らず、ガラス基板や石英基板、サファイア基板、金属基板な
どの非半導体基板をも含む。つまり、絶縁表面を有する導体基板や絶縁体基板上に半導体
材料からなる層を有するものも、広く「ＳＯＩ基板」に含まれる。さらに、本明細書にお
いて、「半導体基板」は、半導体材料のみからなる基板を指すに留まらず、半導体材料を
含む基板全般を示すものとする。つまり、本明細書においては「ＳＯＩ基板」も広く「半
導体基板」に含まれる。
【発明の効果】
【００２４】
本発明の一態様では、下部に酸化物半導体以外の材料を用いたトランジスタを有し、上部
に酸化物半導体を用いたトランジスタを有する半導体装置が提供される。
【００２５】
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。
【００２６】
また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。さらに、トラ
ンジスタのオン状態、オフ状態の切り替えによって、情報の書き込みが行われるため、高
速動作も容易に実現しうる。また、トランジスタに入力する電位を制御することで情報の
書き換えが可能であるため、情報を消去するための動作が不要であるというメリットもあ
る。
【００２７】
また、酸化物半導体以外の材料を用いたトランジスタは、酸化物半導体を用いたトランジ
スタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の
読み出しを高速に行うことが可能である。
【００２８】
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたト
ランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現する
ことができる。
【図面の簡単な説明】
【００２９】
【図１】半導体装置を説明するための回路図
【図２】半導体装置を説明するための断面図および平面図
【図３】半導体装置の作製工程を説明するための断面図
【図４】半導体装置の作製工程を説明するための断面図
【図５】半導体装置の作製工程を説明するための断面図
【図６】半導体装置を説明するための断面図
【図７】半導体装置を説明するための断面図
【図８】半導体装置を説明するための断面図
【図９】半導体装置を説明するための断面図
【図１０】半導体装置を用いた電子機器を説明するための図
【図１１】酸化物半導体を用いた逆スタガー型のトランジスタの縦断面図
【図１２】図１１のＡ−Ａ’断面におけるエネルギーバンド図（模式図）
【図１３】（Ａ）ゲート（ＧＥ１）に正の電位（＋ＶＧ）が与えられた状態を示し、（Ｂ）ゲート（ＧＥ１）に負の電位（−ＶＧ）が与えられた状態を示す図
【図１４】真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図
【図１５】半導体装置を説明するための回路図
【図１６】半導体装置を説明するための回路図
【図１７】半導体装置を説明するための回路図
【図１８】半導体装置を説明するための回路図
【図１９】半導体装置を説明するための回路図
【図２０】電位の関係を示すタイミングチャート
【図２１】半導体装置を説明するための回路図
【図２２】半導体装置を説明するための断面図および平面図
【図２３】半導体装置を説明するための断面図
【図２４】半導体装置を説明するための断面図
【図２５】酸化物半導体を用いたトランジスタの特性を示す図
【図２６】酸化物半導体を用いたトランジスタの特性評価用回路図
【図２７】酸化物半導体を用いたトランジスタの特性評価用タイミングチャート
【図２８】酸化物半導体を用いたトランジスタの特性を示す図
【図２９】酸化物半導体を用いたトランジスタの特性を示す図
【図３０】酸化物半導体を用いたトランジスタの特性を示す図
【図３１】メモリウィンドウ幅の調査結果を示す図
【発明を実施するための形態】
【００３０】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３１】
なお、図面において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、
実際の位置、大きさ、範囲などを表していない場合がある。よって、必ずしも、図面に開
示された位置、大きさ、範囲などに限定されない。
【００３２】
なお、本明細書における「第１」、「第２」、「第３」などの序数は、構成要素の混同を
避けるために付すものであり、数的に限定するものではないことを付記する。
【００３３】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法につい
て、図１乃至図９を参照して説明する。
【００３４】
＜半導体装置の回路構成＞
図１には、半導体装置の回路構成の一例を示す。当該半導体装置は、酸化物半導体以外の
材料（例えばシリコン）を用いたトランジスタ１６０と酸化物半導体を用いたトランジス
タ１６２によって構成される。なお、以下において、図１に示す半導体装置をメモリセル
と呼ぶ場合がある。
【００３５】
ここで、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはド
レイン電極の一方とは、電気的に接続されている。また、第１の配線（１ｓｔ  Ｌｉｎｅ
：ソース線ＳＬとも呼ぶ）とトランジスタ１６０のソース電極とは、電気的に接続され、
第２の配線（２ｎｄ  Ｌｉｎｅ：ビット線ＢＬとも呼ぶ）とトランジスタ１６０のドレイ
ン電極とは、電気的に接続されている。そして、第３の配線（３ｒｄ  Ｌｉｎｅ：第１信
号線Ｓ１とも呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、
電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ：第２信号線Ｓ２とも呼ぶ）と、トラ
ンジスタ１６２のゲート電極とは、電気的に接続されている。
【００３６】
酸化物半導体以外の材料を用いたトランジスタ１６０は、酸化物半導体を用いたトランジ
スタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の
読み出しなどを高速に行うことが可能である。また、酸化物半導体を用いたトランジスタ
１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１
６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間に
わたって保持することが可能である。また、酸化物半導体を用いたトランジスタ１６２で
は、短チャネル効果が現れにくいというメリットもある。
【００３７】
ゲート電極の電位を保持することができるという特徴を生かすことで、次のように、情報
の書き込み、保持、読み出しが可能である。
【００３８】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。
これにより、第３の配線の電位が、トランジスタ１６０のゲート電極に与えられる（書き
込み）。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として
、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極の
電位が保持される（保持）。
【００３９】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の
電位は長時間にわたって保持される。例えば、トランジスタ１６０のゲート電極の電位が
トランジスタ１６０をオン状態とする電位であれば、トランジスタ１６０のオン状態が長
時間にわたって保持されることになる。また、トランジスタ１６０のゲート電極の電位が
トランジスタ１６０をオフ状態とする電位であれば、トランジスタ１６０のオフ状態が長
時間にわたって保持される。
【００４０】
次に、情報の読み出しについて説明する。上述のように、トランジスタ１６０のオン状態
またはオフ状態が保持された状態において、第１の配線に所定の電位（低電位）が与えら
れると、トランジスタ１６０のオン状態またはオフ状態に応じて、第２の配線の電位は異
なる値をとる。例えば、トランジスタ１６０がオン状態の場合には、第１の配線の電位の
影響を受けて、第２の配線の電位が低下することになる。逆に、トランジスタ１６０がオ
フ状態の場合には、第２の配線の電位は変化しない。
【００４１】
このように、情報が保持された状態において、第２の配線の電位を所定の電位と比較する
ことで、情報を読み出すことができる。
【００４２】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態と
なる電位として、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ１６０のゲート電極に与えられる。その後、
第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１
６２をオフ状態とすることにより、新たな情報が保持された状態となる。
【００４３】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、半導体装置の高速動作が実現される。
【００４４】
酸化物半導体を用いた書き込み用トランジスタ１６２のオフ電流は極めて小さく、トラン
ジスタ１６０のゲート電極の電位は長時間にわたって保持される。このため、例えば、従
来のＤＲＡＭで必要とされたリフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低く（例えば、一ヶ月〜一年に一回程度）することが可能である。この
ように、開示する発明の半導体装置は、実質的な不揮発性記憶装置としての特徴を備えて
いる。
【００４５】
また、開示する発明の半導体装置は従来のＤＲＡＭとは異なり、読み出しによって情報が
失われることがないため、読み出しの度に再び情報を書き込む必要もない。このように、
ＤＲＡＭと比較して情報の書き込みの頻度を著しく低減することができるため、消費電力
を十分に抑制することが可能である。
【００４６】
また、開示する発明の半導体装置は、半導体装置への再度の情報の書き込みによって直接
的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要と
される消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができ
る。つまり、半導体装置の高速動作が実現される。また、従来のフローティングゲート型
トランジスタで書き込みや消去の際に必要とされた高い電圧を必要としないため、半導体
装置の消費電力をさらに低減することができる。
【００４７】
また、開示する発明に係る半導体装置は、書き込み用トランジスタと読み出し用トランジ
スタと、を少なくとも含んでいればよく、１メモリセルあたり６つのトランジスタを必要
とするＳＲＡＭなどと比較して、メモリセルあたりの面積を十分に小さくすることが可能
である。このため、半導体装置を高密度に配置することができる。
【００４８】
また、従来のフローティングゲート型トランジスタでは、書き込み時にゲート絶縁膜（ト
ンネル絶縁膜）中を電荷が移動するために、当該ゲート絶縁膜（トンネル絶縁膜）の劣化
が不可避であった。しかしながら、本発明の一態様に係るメモリセルにおいては、書き込
み用トランジスタのスイッチング動作により情報の書き込みがなされるため、従来問題と
されていたゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回数
の制限が存在せず、書き換え耐性が極めて高いことを意味するものである。例えば、１×
１０９回（１０億回）以上の書き込み後であっても、電流−電圧特性に劣化が見られない
。
【００４９】
なお、酸化物半導体を用いた書き込み用トランジスタ１６２の電界効果移動度は、オン状
態において、３ｃｍ２／Ｖｓ以上２５０ｃｍ２／Ｖｓ以下、好ましくは５ｃｍ２／Ｖｓ以
上２００ｃｍ２／Ｖｓ以下、より好ましくは１０ｃｍ２／Ｖｓ以上１５０ｃｍ２／Ｖｓ以
下とする。また、酸化物半導体を用いたトランジスタは、サブスレッショルドスイング値
（Ｓ値）が０．１Ｖ／ｄｅｃ．以下となるようにする。このようなトランジスタを用いる
ことにより、情報の書き込みに要する時間を十分に短くすることができる。
【００５０】
また、酸化物半導体を用いた書き込み用トランジスタ１６２のチャネル長Ｌは１０ｎｍ以
上４００ｎｍ以下とするのが好ましい。このようなチャネルサイズとすることで、トラン
ジスタの動作の高速化、低消費電力化、高集積化など、様々な効果を得ることができる。
【００５１】
なお、読み出し用トランジスタ１６０には、結晶性のシリコンを用いたトランジスタを適
用するのが好ましい。特に、読み出し動作の高速化の観点からは、単結晶シリコンを用い
たｎチャネル型のトランジスタを用いるのがよい。このような単結晶シリコントランジス
タは、例えば、バルクシリコン（いわゆるシリコンウェハ）を用いて形成することができ
る。
【００５２】
なお、上記説明は、ｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合につい
てのものであるが、ｎ型トランジスタに代えて、ｐ型トランジスタを用いることができる
のはいうまでもない。
【００５３】
＜半導体装置の平面構成および断面構成＞
図２は、上記半導体装置の構成の一例である。図２（Ａ）には、半導体装置の断面を、図
２（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図２（Ａ）は、図２（Ｂ）
の線Ａ１−Ａ２および線Ｂ１−Ｂ２における断面に相当する。図２（Ａ）および図２（Ｂ
）に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ１６０
を有し、上部に酸化物半導体を用いたトランジスタ１６２を有するものである。なお、ト
ランジスタ１６０およびトランジスタ１６２は、いずれもｎ型トランジスタとして説明す
るが、ｐ型トランジスタを採用しても良い。特に、トランジスタ１６０は、ｐ型とするこ
とが容易である。
【００５４】
トランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル形成領域１１
６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１４および高濃度不
純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１
６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極
１１０と、不純物領域１１４と電気的に接続するソース電極またはドレイン電極１３０ａ
、ソース電極またはドレイン電極１３０ｂを有する。
【００５５】
ここで、ゲート電極１１０の側面にはサイドウォール絶縁層１１８が設けられている。ま
た、基板１００の、断面図に示すように、サイドウォール絶縁層１１８と重ならない領域
には、高濃度不純物領域１２０を有し、高濃度不純物領域１２０上には金属化合物領域１
２４が存在する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁
層１０６が設けられており、トランジスタ１６０を覆うように、層間絶縁層１２６および
層間絶縁層１２８が設けられている。ソース電極またはドレイン電極１３０ａ、ソース電
極またはドレイン電極１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成され
た開口を通じて、金属化合物領域１２４と電気的に接続されている。つまり、ソース電極
またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、金属化合物領
域１２４を介して高濃度不純物領域１２０および不純物領域１１４と電気的に接続されて
いる。また、ゲート電極１１０には、ソース電極またはドレイン電極１３０ａやソース電
極またはドレイン電極１３０ｂと同様に設けられた電極１３０ｃが電気的に接続されてい
る。
【００５６】
トランジスタ１６２は、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート
電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた
酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と
電気的に接続されているソース電極またはドレイン電極１４２ａ、ソース電極またはドレ
イン電極１４２ｂと、を有する。
【００５７】
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め
込まれるように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極または
ドレイン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂ
に接して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されてい
る。
【００５８】
また、トランジスタ１６２の上には、酸化物半導体層１４０の一部と接するように、保護
絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられて
いる。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられて
おり、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電
極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電
極１５０ｄ、電極１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁
層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接す
る電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。
【００５９】
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されてい
るものであることが望ましい。具体的には、酸化物半導体層１４０の水素濃度は５×１０
１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望
ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。これにより、一般的なシリコンウ
ェハ（リンやボロンなどの不純物元素が微量に添加されたシリコンウェハ）におけるキャ
リア濃度（１×１０１４／ｃｍ３程度）と比較して、十分に小さいキャリア濃度の値（例
えば、１×１０１２／ｃｍ３未満、あるいは、１．４５×１０１０／ｃｍ３未満）となる
。このように、水素濃度が十分に低減されて高純度化され、真性化（ｉ型化）または実質
的に真性化（ｉ型化）された酸化物半導体を用いることで、極めて優れたオフ電流特性の
トランジスタ１６２を得ることができる。例えば、トランジスタ１６２の室温（２５℃）
でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１０ｚＡ／μｍ（
１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１ｚＡ／μｍ以下と
なる。また、８５℃では、１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、好ましく
は１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下となる。このように、水素濃度が十分
に低減され、真性化または実質的に真性化された酸化物半導体層１４０を適用し、トラン
ジスタ１６２のオフ電流を低減することにより、新たな構成の半導体装置を実現すること
ができる。なお、上述の酸化物半導体層１４０中の水素濃度は、二次イオン質量分析法（
ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定
したものである。
【００６０】
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め
込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられ
ている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０
ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１
５４ｄは電極１５０ｅと接している。
【００６１】
つまり、図２に示される半導体装置では、トランジスタ１６０のゲート電極１１０と、ト
ランジスタ１６２のソース電極またはドレイン電極１４２ａとが、電極１３０ｃ、電極１
３６ｃ、電極１５０ｃ、電極１５４ｃおよび電極１５０ｄを介して電気的に接続されてい
る。
【００６２】
＜半導体装置の作製方法＞
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ１６０の作製方法について図３を参照して説明し、その後、上部のトランジス
タ１６２の作製方法について図４および図５を参照して説明する。
【００６３】
＜下部のトランジスタの作製方法＞
まず、半導体材料を含む基板１００を用意する（図３（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。
【００６４】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図３（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、
窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後
において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純
物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシ
リコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用い
ることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミ
ニウム、ガリウムなどを用いることができる。
【００６５】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半
導体領域１０４が形成される（図３（Ｂ）参照）。当該エッチングには、ドライエッチン
グを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエ
ッチング液については被エッチング材料に応じて適宜選択することができる。
【００６６】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図３（Ｂ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチング処理などがあるが
、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁
層１０６の形成後には、上記保護層１０２を除去する。
【００６７】
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。
【００６８】
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得
られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニ
ウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プ
ラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化させることによ
り、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、
Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて
行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１０
０ｎｍ以下とすることができる。
【００６９】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料
を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、Ｃ
ＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例に
ついて示すものとする。
【００７０】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
、ゲート電極１１０を形成する（図３（Ｃ）参照）。
【００７１】
次に、ゲート電極１１０を覆う絶縁層１１２を形成する（図３（Ｃ）参照）。そして、半
導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、基板１００との浅い接合深
さの不純物領域１１４を形成する（図３（Ｃ）参照）。なお、ここではｎ型トランジスタ
を形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、
硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。なお、不純物領
域１１４の形成により、半導体領域１０４のゲート絶縁層１０８下部には、チャネル形成
領域１１６が形成される（図３（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定
することができるが、半導体素子が高度に微細化される場合には、その濃度を高くするこ
とが望ましい。また、ここでは、絶縁層１１２を形成した後に不純物領域１１４を形成す
る工程を採用しているが、不純物領域１１４を形成した後に絶縁層１１２を形成する工程
としても良い。
【００７２】
次に、サイドウォール絶縁層１１８を形成する（図３（Ｄ）参照）。サイドウォール絶縁
層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高
いエッチング処理を適用することで、自己整合的に形成することができる。また、この際
に、絶縁層１１２を部分的にエッチングして、ゲート電極１１０の上面と、不純物領域１
１４の上面を露出させると良い。
【００７３】
次に、ゲート電極１１０、不純物領域１１４、サイドウォール絶縁層１１８等を覆うよう
に、絶縁層を形成する。そして、当該絶縁層が不純物領域１１４と接する領域に、リン（
Ｐ）やヒ素（Ａｓ）などを添加して、高濃度不純物領域１２０を形成する（図３（Ｅ）参
照）。その後、上記絶縁層を除去し、ゲート電極１１０、サイドウォール絶縁層１１８、
高濃度不純物領域１２０等を覆うように金属層１２２を形成する（図３（Ｅ）参照）。当
該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法
を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材
料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。この
ような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバル
ト、白金等がある。
【００７４】
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高
濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図３（Ｆ）参照）。
なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０
の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【００７５】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層１２２は除去する。
【００７６】
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層
１２８を形成する（図３（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
ンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、
アクリル樹脂等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層
間絶縁層１２６と層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに
限定されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理な
どによって平坦化しておくことが望ましい。
【００７７】
その後、上記層間絶縁層１２６、１２８に、金属化合物領域１２４にまで達する開口を形
成し、当該開口に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン
電極１３０ｂを形成する（図３（Ｈ）参照）。ソース電極またはドレイン電極１３０ａや
ソース電極またはドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ
法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上
記導電層の一部を除去することにより形成することができる。
【００７８】
なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａやソース電極
またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不
要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性
を向上させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソー
ス電極またはドレイン電極１３０ｂを含む表面を平坦化することにより、後の工程におい
て、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【００７９】
なお、ここでは、金属化合物領域１２４と接触するソース電極またはドレイン電極１３０
ａやソース電極またはドレイン電極１３０ｂのみを示しているが、この工程において、ゲ
ート電極１１０と接触する電極（例えば、図２における電極１３０ｃ）などをあわせて形
成することができる。ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイ
ン電極１３０ｂとして用いることができる材料について特に限定はなく、各種導電材料を
用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、
アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。
【００８０】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される。な
お、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造と
して、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高
度に集積化した半導体装置を提供することができる。
【００８１】
＜上部のトランジスタの作製方法＞
次に、図４および図５を用いて、層間絶縁層１２８上にトランジスタ１６２を作製する工
程について説明する。なお、図４および図５は、層間絶縁層１２８上の各種電極や、トラ
ンジスタ１６２などの作製工程を示すものであるから、トランジスタ１６２の下部に存在
するトランジスタ１６０等については省略している。
【００８２】
まず、層間絶縁層１２８、ソース電極またはドレイン電極１３０ａ、ソース電極またはド
レイン電極１３０ｂ、電極１３０ｃ上に絶縁層１３２を形成する（図４（Ａ）参照）。絶
縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を含む材料を用いて形成することができる。
【００８３】
次に、絶縁層１３２に対し、ソース電極またはドレイン電極１３０ａ、ソース電極または
ドレイン電極１３０ｂ、および、電極１３０ｃにまで達する開口を形成する。この際、後
にゲート電極１３６ｄが形成される領域にも併せて開口を形成する。そして、上記開口に
埋め込むように、導電層１３４を形成する（図４（Ｂ）参照）。上記開口はマスクを用い
たエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた
露光などの方法によって形成することが可能である。エッチングとしては、ウェットエッ
チング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエ
ッチングを用いることが好適である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの
成膜法を用いて行うことができる。導電層１３４の形成に用いることができる材料として
は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジ
ム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙
げられる。
【００８４】
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、下
部電極（ここではソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電
極１３０ｂ、電極１３０ｃなど）の表面の酸化膜を還元し、下部電極との接触抵抗を低減
させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑
制するバリア機能を備える。また、チタンや、窒化チタンなどによるバリア膜を形成した
後に、メッキ法により銅膜を形成してもよい。
【００８５】
導電層１３４を形成した後には、エッチング処理やＣＭＰといった方法を用いて導電層１
３４の一部を除去し、絶縁層１３２を露出させて、電極１３６ａ、電極１３６ｂ、電極１
３６ｃ、ゲート電極１３６ｄを形成する（図４（Ｃ）参照）。なお、上記導電層１３４の
一部を除去して電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを形成
する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１３
２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄの表面を平坦化す
ることにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成する
ことが可能となる。
【００８６】
次に、絶縁層１３２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄ
を覆うように、ゲート絶縁層１３８を形成する（図４（Ｄ）参照）。ゲート絶縁層１３８
は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層
１３８は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化
ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁
層１３８は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして
、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化窒化珪素でな
るゲート絶縁層１３８を形成することができる。ゲート絶縁層１３８の厚さは特に限定さ
れないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の場合は
、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁
層上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とすると好適である。
【００８７】
なお、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高
純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、こ
のような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要
である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層１３８には、高品
質化が要求されることになる。
【００８８】
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の
高い高品質なゲート絶縁層１３８を形成できる点で好適である。高純度化された酸化物半
導体層と高品質ゲート絶縁層とが接することにより、界面準位を低減して界面特性を良好
なものとすることができるからである。
【００８９】
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された
酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法など他の
方法を適用することができる。また、形成後の熱処理によって、膜質や酸化物半導体層と
の界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁層１３８
としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界
面を形成できるものを形成すれば良い。
【００９０】
不純物が酸化物半導体に含まれている場合、強い電界や高い温度などのストレスにより、
不純物と酸化物半導体の主成分との結合が切断され、生成された未結合手はしきい値電圧
（Ｖｔｈ）のシフトを誘発する。
【００９１】
酸化物半導体の不純物、特に水素や水などの不純物を極力除去し、かつ、上記のようにゲ
ート絶縁層との界面特性を良好にすることにより、強電界や高温などのストレスに対して
も安定なトランジスタを得ることが可能である。
【００９２】
次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチング
などの方法によって当該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成
する（図４（Ｅ）参照）。
【００９３】
酸化物半導体層としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａ
ｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ
−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−
Ｏ系、Ｚｎ−Ｏ系の酸化物半導体層、特に非晶質酸化物半導体層を用いるのが好適である
。本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜
用ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする
。なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制する
ことができるから、例えば、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用
いて酸化物半導体層を形成しても良い。
【００９４】
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化
亜鉛を主成分とする酸化物半導体成膜用ターゲットを用いることができる。また、Ｉｎ、
Ｇａ、およびＺｎを含む酸化物半導体成膜用ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇ
ａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］）などを用いることもできる。また、Ｉｎ、
Ｇａ、およびＺｎを含む酸化物半導体成膜用ターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３
：ＺｎＯ＝１：１：２［ｍｏｌ比］、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：
４［ｍｏｌ比］の組成比を有するターゲットなどを用いても良い。酸化物半導体成膜用タ
ーゲットの充填率は９０％以上１００％以下、好ましくは９５％以上（例えば９９．９％
）である。充填率の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な酸化
物半導体層が形成される。
【００９５】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、ま
たは、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基を有する化合物、または水素化物などの不純物の濃度
が数ｐｐｍ程度（望ましくは数ｐｐｂ程度）にまで除去された高純度ガスを用いるのが好
適である。
【００９６】
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温
度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱
しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を
低減することができる。また、スパッタリングによる酸化物半導体層の損傷が軽減される
。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導
入し、金属酸化物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を
除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポン
プ、イオンポンプ、チタンサブリメーションポンプを用いることができる。また、排気手
段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポ
ンプを用いて排気した成膜室は、例えば、炭素原子を含む化合物に加え、水素原子、水（
Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で形成した酸化物半
導体層に含まれる不純物の濃度を低減できる。
【００９７】
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６
Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、
といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜
時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も小さくな
るため、好ましい。酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５
ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚さは異な
るから、その厚さは用いる材料に応じて適宜選択すればよい。
【００９８】
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着しているゴミを除
去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタ
ターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによ
ってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては
、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成す
る方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲気、ヘリウム雰囲気、酸素雰
囲気などを用いても良い。
【００９９】
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれ
を用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッ
チングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エ
ッチング時間、温度等）を適宜設定する。
【０１００】
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、
例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（
ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭
素（ＣＦ４）、弗化硫黄（ＳＦ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ
３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やア
ルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
【０１０１】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等）は適宜設定する。
【０１０２】
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液など
を用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などを用いてもよい。
【０１０３】
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によっ
て酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、
３００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば、
抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲
気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に
触れないようにし、水や水素の再混入が行われないようにする。
【０１０４】
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または
熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ  
Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  
Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、ア
ルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性
気体が用いられる。
【０１０５】
例えば、第１の熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板
を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行っ
てもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の
熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。
【０１０６】
なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分
とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば
、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、
６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち
、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１０７】
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化
し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０
％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、または
酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場
合もある。
【０１０８】
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に微結晶（粒径１ｎｍ以
上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる
場合もある。
【０１０９】
また、非晶質の領域中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化
させることも可能である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲ
ットを用いて酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２Ｚ
ｎＯ７の結晶粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変
化させることができる。
【０１１０】
より具体的には、例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直な
方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上
させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、こ
のような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能
を有する。
【０１１１】
なお、上述の微結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層の
加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有量より
小さいスパッタターゲットを用いることで、より好適に形成することが可能である。
【０１１２】
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する
前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置か
ら基板を取り出し、フォトリソグラフィ工程を行うことになる。
【０１１３】
なお、上記第１の熱処理は、酸化物半導体層１４０に対する脱水化、脱水素化の効果があ
るから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱
水素化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース電極またはド
レイン電極を積層させた後、ソース電極またはドレイン電極上に保護絶縁層を形成した後
、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水
素化処理は、一回に限らず複数回行っても良い。
【０１１４】
次に、酸化物半導体層１４０に接するように、ソース電極またはドレイン電極１４２ａ、
ソース電極またはドレイン電極１４２ｂを形成する（図４（Ｆ）参照）。ソース電極また
はドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂは、酸化物半導体層１
４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより
形成することができる。
【０１１５】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分
とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウ
ム、トリウムから選択されたいずれか一または複数の材料を用いてもよい。また、アルミ
ニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジ
ウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、
単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリコンを含む
アルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、チタン
膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
【０１１６】
ここで、エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦ
レーザ光を用いるのが好適である。
【０１１７】
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａの下端部と
、ソース電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。なお、
チャネル長（Ｌ）が２５ｎｍ未満において露光を行う場合には、数ｎｍ〜数１０ｎｍと極
めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形
成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に
形成されるトランジスタのチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下とすること
も可能であり、回路の動作速度を高速化できる。さらにオフ電流値が極めて小さいため、
消費電力が大きくならずに済む。
【０１１８】
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、それ
ぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によ
っては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部
）を有する酸化物半導体層となることもある。
【０１１９】
また、酸化物半導体層１４０とソース電極またはドレイン電極１４２ａの間や、酸化物半
導体層１４０とソース電極またはドレイン電極１４２ｂの間には、酸化物導電層を形成し
てもよい。酸化物導電層と、ソース電極またはドレイン電極１４２ａやソース電極または
ドレイン電極１４２ｂを形成するための金属層は、連続して形成すること（連続成膜）が
可能である。酸化物導電層はソース領域またはドレイン領域として機能しうる。このよう
な酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることが
できるため、トランジスタの高速動作が実現される。
【０１２０】
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光
マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工
程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有す
る形状（階段状）となり、アッシングによりさらに形状を変形させることができるため、
異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の
多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマス
クを形成することができる。よって、露光マスク数を削減することができ、対応するフォ
トリソグラフィ工程も削減できるため、工程の簡略化が図れる。
【０１２１】
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理
を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に
付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を
行ってもよい。
【０１２２】
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４
４を形成する（図４（Ｇ）参照）。
【０１２３】
保護絶縁層１４４は、スパッタ法など、保護絶縁層１４４に水、水素等の不純物を混入さ
せない方法を適宜用いて形成することができる。また、その厚さは、１ｎｍ以上とする。
保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪
素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造と
しても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００℃以下とする
のが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または希
ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。
【０１２４】
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層への侵入や、水素によ
る酸化物半導体層中の酸素の引き抜き、などが生じ、酸化物半導体層のバックチャネル側
が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１
４４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要
である。
【０１２５】
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成することが好ましい。酸
化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水が含まれないように
するためである。
【０１２６】
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁
層１４４に含まれる不純物の濃度を低減できる。
【０１２７】
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基を含む
化合物、または水素化物などの不純物の濃度が数ｐｐｍ程度（望ましくは数ｐｐｂ程度）
にまで除去された高純度ガスを用いることが好ましい。
【０１２８】
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２０
０℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば
、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トラ
ンジスタの電気的特性のばらつきを低減することができる。
【０１２９】
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行っても
よい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以
上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえし
て行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。
減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該減圧下での熱処
理は、上記第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良
い。
【０１３０】
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図５（Ａ）参照）。層間絶
縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成
後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ま
しい。
【０１３１】
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極１
３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン電極１４２ａ、ソース
電極またはドレイン電極１４２ｂにまで達する開口を形成し、当該開口に埋め込むように
導電層１４８を形成する（図５（Ｂ）参照）。上記開口はマスクを用いたエッチングなど
の方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法に
よって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッ
チングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いるこ
とが好適である。導電層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行う
ことができる。導電層１４８の形成に用いることができる材料としては、モリブデン、チ
タン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムな
どの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
【０１３２】
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法
により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成す
る方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、下部電
極（ここでは、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン
電極１４２ａ、ソース電極またはドレイン電極１４２ｂ）の表面に生じる酸化膜を還元し
、下部電極との接触抵抗を低減させる機能を有する。また、その後の形成される窒化チタ
ン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや、窒化チタン
などによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１３３】
導電層１４８を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１４８
の一部を除去し、層間絶縁層１４６を露出させて、電極１５０ａ、電極１５０ｂ、電極１
５０ｃ、電極１５０ｄ、電極１５０ｅを形成する（図５（Ｃ）参照）。なお、上記導電層
１４８の一部を除去して電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電
極１５０ｅを形成する際には、表面が平坦になるように加工することが望ましい。このよ
うに、層間絶縁層１４６、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、
電極１５０ｅの表面を平坦化することにより、後の工程において、良好な電極、配線、絶
縁層などを形成することが可能となる。
【０１３４】
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極１５０ａ、電極１５０ｂ、電極１
５０ｃ、電極１５０ｄ、電極１５０ｅにまで達する開口を形成し、当該開口に埋め込むよ
うに導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し
、絶縁層１５２を露出させて、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４
ｄを形成する（図５（Ｄ）参照）。当該工程は、電極１５０ａ等を形成する場合と同様で
あるから、詳細は省略する。
【０１３５】
上述のような方法でトランジスタ１６２を作製した場合、酸化物半導体層１４０の水素濃
度は５×１０１９ａｔｏｍｓ／ｃｍ３以下となり、また、トランジスタ１６２のオフ電流
は１００ｚＡ／μｍ以下となる。このような、水素濃度が十分に低減されて高純度化され
た酸化物半導体層１４０を適用することで、優れた特性のトランジスタ１６２を得ること
ができる。また、下部に酸化物半導体以外の材料を用いたトランジスタ１６０を有し、上
部に酸化物半導体を用いたトランジスタ１６２を有する優れた特性の半導体装置を作製す
ることができる。
【０１３６】
なお、酸化物半導体との比較対象たり得る半導体材料としては、炭化珪素（例えば、４Ｈ
−ＳｉＣ）がある。酸化物半導体と４Ｈ−ＳｉＣはいくつかの共通点を有している。キャ
リア密度はその一例である。常温での酸化物半導体の真性キャリアは１０−７／ｃｍ３程
度と見積もられるが、これは、４Ｈ−ＳｉＣにおける６．７×１０−１１／ｃｍ３と同様
、極めて低い値である。シリコンの真性キャリア密度（１．４×１０１０／ｃｍ３程度）
と比較すれば、その程度が並はずれていることが良く理解できる。
【０１３７】
また、酸化物半導体のエネルギーバンドギャップは３．０〜３．５ｅＶであり、４Ｈ−Ｓ
ｉＣのエネルギーバンドギャップは３．２６ｅＶであるから、ワイドギャップ半導体とい
う点においても、酸化物半導体と炭化珪素とは共通している。
【０１３８】
一方で、酸化物半導体と炭化珪素との間には極めて大きな相違点が存在する。それは、プ
ロセス温度である。炭化珪素は一般に１５００℃〜２０００℃の熱処理を必要とするから
、他の半導体材料を用いた半導体素子との積層構造は困難である。このような高い温度で
は、半導体基板や半導体素子などが破壊されてしまうためである。他方、酸化物半導体は
、３００℃〜５００℃（ガラス転移温度以下、最大でも７００℃程度）の熱処理で作製す
ることが可能であり、他の半導体材料を用いて集積回路を形成した上で、酸化物半導体に
よる半導体素子を形成することが可能となる。
【０１３９】
また、炭化珪素の場合と異なり、ガラス基板など、耐熱性の低い基板を用いることが可能
であるという利点を有する。さらに、高温での熱処理が不要という点で、炭化珪素と比較
してエネルギーコストを十分に低くすることができるという利点を有する。
【０１４０】
なお、酸化物半導体において、物性研究は多くなされているが、エネルギーギャップ中の
局在準位そのものを十分に減らすという思想を含まない。開示する発明の一態様では、局
在準位の原因たり得る水や水素を酸化物半導体中より除去することで、高純度化した酸化
物半導体を作製する。これは、エネルギーギャップ中の局在準位そのものを十分に減らす
という思想に立脚するものである。そして、これによって極めて優れた工業製品の製造を
可能とするものである。
【０１４１】
さらに、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥による
局在準位を減少させることにより、いっそう高純度化された（ｉ型の）酸化物半導体とす
ることも可能である。たとえば、チャネル形成領域に接して酸素過剰の酸化膜を形成し、
当該酸化膜から酸素を供給して、酸素欠陥による局在準位を減少させることが可能である
。
【０１４２】
酸化物半導体の欠陥は、過剰な水素による伝導帯下の浅い準位や、酸素の不足による深い
準位、などに起因するものとされている。これらの欠陥を無くすために、水素を徹底的に
除去し、酸素を十分に供給する。
【０１４３】
〈酸化物半導体を用いたトランジスタの電導機構〉
次に、酸化物半導体を用いたトランジスタの電導機構につき、図１１乃至図１４を用いて
説明する。なお、以下の説明では、理解の容易にするため理想的な状況を仮定している。
【０１４４】
図１１は、酸化物半導体を用いた逆スタガー型のトランジスタの断面図である。ゲート電
極層（ＧＥ１）上にゲート絶縁層（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ、
その上にソース電極（Ｓ）及びドレイン電極（Ｄ）が設けられている。
【０１４５】
図１２（Ａ）、図１２（Ｂ）には、図１１のＡ−Ａ’上におけるエネルギーバンド構造の
模式図を示す。図１２（Ａ）は、ゲート電極層に電圧が印加されず（ＶＧ＝０）、かつ、
ドレイン電極、ソース電極のいずれにも電圧を印加しない、または、同じ電圧が印加され
る場合である（ＶＳ＝ＶＤ＝０、またはＶＳ＝ＶＤ）。図１２（Ｂ）は、ドレイン電極に
正の電圧（ＶＤ＞０）を印加した上で、破線はゲート電極層に電圧を印加しない場合（Ｖ
Ｇ＝０）、実線はゲート電極層に正の電圧（ＶＧ＞０）を印加した場合を示す。ゲート電
極層に電圧を印加しない場合は高いポテンシャル障壁のためにソース電極から酸化物半導
体側へキャリア（電子）が注入されず、電流を流さないオフ状態を示す。一方、ゲート電
極層に正の電圧を印加するとポテンシャル障壁が低下し、電流を流すオン状態を示す。
【０１４６】
図１３（Ａ）、図１３（Ｂ）には、図１１のＢ−Ｂ’の断面におけるエネルギーバンド図
（模式図）を示す。図１３（Ａ）は、ゲート電極層（ＧＥ１）に正の電位（ＶＧ＞０）が
与えられた状態であり、ソース電極とドレイン電極との間にキャリア（電子）が流れるオ
ン状態を示している。また、図１３（Ｂ）は、ゲート電極層（ＧＥ１）に負の電位（ＶＧ
＜０）が印加された状態であり、オフ状態（少数キャリアは流れない状態）である場合を
示す。
【０１４７】
図１４は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係
を示す。
【０１４８】
金属は縮退しており、フェルミ準位は伝導帯内に位置する。一方、従来の酸化物半導体は
ｎ型であり、そのフェルミ準位（Ｅｆ）は、バンドギャップ中央に位置する真性フェルミ
準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半導体において水素
の一部はドナーとなり、ｎ型化する要因の一つであることが知られている。また、酸素欠
損もｎ型化する一つの要因であることが知られている。
【０１４９】
これに対して開示する発明の一態様に係る酸化物半導体は、ｎ型化の要因である水素を酸
化物半導体から除去し、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれな
いように高純度化し、かつ、酸素欠損を除去することにより真性（ｉ型）とし、または真
性に近づけた酸化物半導体である。すなわち、不純物元素を添加してｉ型化するのでなく
、水素や水等の不純物や酸素欠損を極力除去することにより、高純度化されたｉ型（真性
半導体）またはそれに近づけることを特徴としている。これにより、フェルミ準位（Ｅｆ
）は真性フェルミ準位（Ｅｉ）と同程度とすることができる。
【０１５０】
酸化物半導体のバンドギャップ（Ｅｇ）は３．１５ｅＶで、電子親和力（χ）は４．３ｅ
Ｖと言われている。ソース電極やドレイン電極を構成するチタン（Ｔｉ）の仕事関数は、
酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面にお
いて、電子に対してショットキー型の障壁は形成されない。
【０１５１】
金属の仕事関数（φＭ）と酸化物半導体の電子親和力（χ）が等しい場合、両者が接触す
ると図１２（Ａ）で示すようなエネルギーバンド図（模式図）が得られる。
【０１５２】
図１２（Ｂ）において黒丸（●）は電子を示す。ドレイン電極に正の電位が与えられると
、電子はバリア（ｈ）をこえて酸化物半導体に注入され、ドレイン電極に向かって流れる
。バリア（ｈ）の高さは、ゲート電圧（ＶＧ）に依存して変化するが、正のドレイン電圧
がドレイン電極に印加される場合には、電圧印加のない図１２（Ａ）のバリアの高さ、す
なわちバンドギャップ（Ｅｇ）の１／２、より低くなる。
【０１５３】
このとき電子は、図１３（Ａ）で示すように、ゲート絶縁層と高純度化された酸化物半導
体との界面付近（酸化物半導体のエネルギー的に安定な最低部）を移動する。
【０１５４】
また、図１３（Ｂ）に示すように、ゲート電極（ＧＥ１）に負の電位が与えられると、少
数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる
。
【０１５５】
例えば、室温（２５℃）におけるオフ電流が、１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ
）以下、あるいは１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下であり、このため、サブ
スレッショルドスイング値（Ｓ値）が０．１Ｖ／ｄｅｃ．のトランジスタが得られる。
【０１５６】
このように、酸化物半導体の主成分以外の不純物が極力含まれないように酸化物半導体を
高純度化させることにより、トランジスタの動作を良好なものとすることができる。
【０１５７】
＜変形例＞
図６乃至図９には、半導体装置の構成の変形例を示す。なお、以下では、変形例として、
トランジスタ１６２の構成が上記とは異なるものについて説明する。つまり、トランジス
タ１６０の構成は上記と同様である。
【０１５８】
図６には、酸化物半導体層１４０の下にゲート電極１３６ｄを有し、ソース電極またはド
レイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４
０の下側表面において酸化物半導体層１４０と接する構成のトランジスタ１６２を有する
例を示す。なお、平面の構造は、断面に対応して適宜変更すればよいから、ここでは、断
面についてのみ示すこととする。
【０１５９】
図６に示す構成と図２に示す構成の大きな相違点として、ソース電極またはドレイン電極
１４２ａや、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４０との接続
の位置がある。つまり、図２に示す構成では、酸化物半導体層１４０の上側表面において
、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと
接するのに対して、図６に示す構成では、酸化物半導体層１４０の下側表面において、ソ
ース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと接す
る。そして、この接触の相違に起因して、その他の電極、絶縁層などの配置が異なるもの
となっている。各構成要素の詳細は、図２と同様である。
【０１６０】
具体的には、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート電極１３６
ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた、ソース電
極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極
またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接す
る酸化物半導体層１４０と、を有する。
【０１６１】
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め
込まれるように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極または
ドレイン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂ
に接して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されてい
る。
【０１６２】
また、トランジスタ１６２の上には、酸化物半導体層１４０の一部と接するように、保護
絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられて
いる。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられて
おり、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電
極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電
極１５０ｄ、電極１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁
層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接す
る電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。
【０１６３】
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め
込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられ
ている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０
ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１
５４ｄは電極１５０ｅと接している。
【０１６４】
図７は、酸化物半導体層１４０の上にゲート電極１３６ｄを有する構成の例である。ここ
で、図７（Ａ）は、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイ
ン電極１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０と接
する構成の例であり、図７（Ｂ）は、ソース電極またはドレイン電極１４２ａや、ソース
電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の上側表面において酸化物半
導体層１４０と接する構成の例である。
【０１６５】
図２や図６に示す構成と図７に示す構成の大きな相違点は、酸化物半導体層１４０の上に
ゲート電極１３６ｄを有する点である。また、図７（Ａ）に示す構成と図７（Ｂ）に示す
構成の大きな相違点は、ソース電極またはドレイン電極１４２ａや、ソース電極またはド
レイン電極１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおい
て接触するか、という点である。そして、これらの相違に起因して、その他の電極、絶縁
層などの配置が異なるものとなっている。各構成要素の詳細は、図２などと同様である。
【０１６６】
具体的には、図７（Ａ）では、層間絶縁層１２８上に設けられたソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン
電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接する酸化物半導体
層１４０と、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層
１３８上の酸化物半導体層１４０と重畳する領域のゲート電極１３６ｄと、を有する。
【０１６７】
また、図７（Ｂ）では、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化
物半導体層１４０の上側表面に接するように設けられたソース電極またはドレイン電極１
４２ａ、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４０、ソース電極
またはドレイン電極１４２ａ、および、ソース電極またはドレイン電極１４２ｂ上に設け
られたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する
領域のゲート電極１３６ｄと、を有する。
【０１６８】
なお、図７に示す構成では、図２に示す構成などと比較して、構成要素が省略できる場合
がある（例えば、電極１５０ａや、電極１５４ａなど）。この場合、作製工程の簡略化と
いう副次的な効果も得られる。もちろん、図２などに示す構成においても、必須ではない
構成要素を省略できることはいうまでもない。
【０１６９】
図８は、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の下にゲート
電極１３６ｄを有する構成の例である。この場合、表面の平坦性やカバレッジに対する要
求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成す
る必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極１３６
ｄなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ１６０
についても、同様に作製することが可能である。
【０１７０】
図８（Ａ）に示す構成と図８（Ｂ）に示す構成の大きな相違点は、ソース電極またはドレ
イン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０
の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、これ
らの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構
成要素の詳細は、図２などと同様である。
【０１７１】
具体的には、図８（Ａ）では、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、
ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設け
られた、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２
ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ
の上側表面に接する酸化物半導体層１４０と、を有する。
【０１７２】
また、図８（Ｂ）では、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート
電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上のゲート電極
１３６ｄと重畳する領域に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の
上側表面に接するように設けられたソース電極またはドレイン電極１４２ａ、ソース電極
またはドレイン電極１４２ｂと、を有する。
【０１７３】
なお、図８に示す構成においても、図２に示す構成などと比較して、構成要素が省略でき
る場合がある。この場合も、作製工程の簡略化という効果が得られる。
【０１７４】
図９は、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の上にゲート
電極１３６ｄを有する構成の例である。この場合にも、表面の平坦性やカバレッジに対す
る要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形
成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極１
３６ｄなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ１
６０についても、同様に作製することが可能である。
【０１７５】
図９（Ａ）に示す構成と図９（Ｂ）に示す構成の大きな相違点は、ソース電極またはドレ
イン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０
の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、これ
らの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構
成要素の詳細は、図２などと同様である。
【０１７６】
具体的には、図９（Ａ）では、層間絶縁層１２８上に設けられたソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン
電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接する酸化物半導体
層１４０と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１
４２ｂ、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３
８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極１３６ｄと、を有す
る。
【０１７７】
また、図９（Ｂ）では、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化
物半導体層１４０の上側表面に接するように設けられたソース電極またはドレイン電極１
４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４
２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４０上に設けられたゲ
ート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設
けられたゲート電極１３６ｄと、を有する。
【０１７８】
なお、図９に示す構成においても、図２に示す構成などと比較して、構成要素が省略でき
る場合がある。この場合も、作製工程の簡略化という効果が得られる。
【０１７９】
以上に示したように、開示する発明の一態様によって、新たな構成の半導体装置が実現さ
れる。本実施の形態では、トランジスタ１６０とトランジスタ１６２を積層して形成する
例について説明したが、半導体装置の構成はこれに限られるものではない。また、本実施
の形態では、トランジスタ１６０とトランジスタ１６２のチャネル長方向が互いに垂直と
なる例を説明したが、トランジスタ１６０とトランジスタ１６２の位置関係などはこれに
限られるものではない。さらに、トランジスタ１６０とトランジスタ１６２とを重畳して
設けても良い。
【０１８０】
また、本実施の形態では理解の簡単のため、最小記憶単位（１ビット）の半導体装置につ
いて説明したが、半導体装置の構成はこれに限られるものではない。複数の半導体装置を
適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記半導体装
置を複数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線
の構成も図１に限定されず、適宜変更することができる。
【０１８１】
本実施の形態に係る半導体装置は、トランジスタ１６２の低オフ電流特性により、極めて
長時間にわたり情報を保持することが可能である。つまり、ＤＲＡＭなどで必要とされる
リフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮
発性の半導体装置として用いることが可能である。
【０１８２】
また、トランジスタ１６２のスイッチング動作によって情報の書き込みなどを行うため、
高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフに
よって、情報の書き込みや消去が行われるため、高速動作も容易に実現しうる。また、ト
ランジスタに入力する電位を制御することで直接情報を書き換えることが可能であるため
、情報を消去するための動作が不要であるというメリットもある。
【０１８３】
また、酸化物半導体以外の材料を用いたトランジスタは、酸化物半導体を用いたトランジ
スタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の
読み出しを高速に行うことが可能である。
【０１８４】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
【０１８５】
（実施の形態２）
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成および作製方法に
ついて、図１５を参照して説明する。
【０１８６】
図１５（Ａ）には、半導体装置の回路構成の一例を示す。図１との相違は、容量素子１６
４の有無である。すなわち、図１５（Ａ）において、トランジスタ１６２のソース電極ま
たはドレイン電極の一方と、容量素子１６４の電極の一方と、トランジスタ１６０のゲー
ト電極と、は電気的に接続されている。また、第１の配線（１ｓｔ  Ｌｉｎｅ：ソース線
ＢＬとも呼ぶ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線
（２ｎｄ  Ｌｉｎｅ：ビット線ＢＬとも呼ぶ）とトランジスタ１６０のドレイン電極とは
、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ：第１の信号線Ｓ１と
も呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接
続され、第４の配線（４ｔｈ  Ｌｉｎｅ：第２の信号線Ｓ２とも呼ぶ）と、トランジスタ
１６２のゲート電極とは、電気的に接続されている。そして、第５の配線（５ｔｈ  Ｌｉ
ｎｅ：ワード線ＷＬとも呼ぶ）と、容量素子１６４の電極の他方は電気的に接続されてい
る。なお、図１５においては、酸化物半導体を用いたトランジスタであることを示すため
に、ＯＳの符号を併せて付している。
【０１８７】
ここで、トランジスタ１６２には、上述の酸化物半導体を用いたトランジスタが適用され
る。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有して
いる。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲ
ート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子
１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が
容易になり、また、保持された情報の読み出しが容易になる。
【０１８８】
なお、トランジスタ１６０については特に限定されない。情報の読み出し速度を向上させ
るという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング
速度の高いトランジスタを適用するのが好適である。
【０１８９】
図１５（Ａ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能
という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である
。
【０１９０】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。
これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１
６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与え
られる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える
電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかがトランジスタ１６
０のゲート電極に与えられるものとする。なお、異なる三つまたはそれ以上の電位を与え
る電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トラン
ジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることに
より、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
【０１９１】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の
電荷は長時間にわたって保持される。
【０１９２】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲー
ト電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられ
ている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが
与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見
かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の
配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌ
の中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷
を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には、第５の配線
の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｑ
Ｌが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、ト
ランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ること
で、保持されている情報を読み出すことができる。
【０１９３】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを
読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以
外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第
５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」と
なるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート電
極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖ
ｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１９４】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態と
なる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に
与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位に
して、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電
極は、新たな情報に係る電荷が与えられた状態となる。
【０１９５】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作
に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実
現される。
【０１９６】
なお、トランジスタ１６２のソース電極またはドレイン電極は、トランジスタ１６０のゲ
ート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフロー
ティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため
、図中、トランジスタ１６２のソース電極またはドレイン電極とトランジスタ１６０のゲ
ート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。ト
ランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設され
たと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体
を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジス
タの１０万分の１以下であるため、トランジスタ１６２のリークによる、フローティング
ゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導
体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発
性の記憶装置を実現することが可能である。
【０１９７】
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプト
アンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度で
ある場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間
が、トランジスタ特性や容量値によって変動することはいうまでもない。
【０１９８】
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲ
ート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされ
ていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化を解消すること
ができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである
。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要
であった高電圧も不要である。
【０１９９】
図１５（Ａ）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が
抵抗および容量を含むものとして、図１５（Ｂ）のように考えることが可能である。つま
り、図１５（Ｂ）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗お
よび容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容
量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶
縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０
の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート
絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース
電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域
との間に形成される容量）の容量値に相当する。
【０２００】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実
効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリークが十分に小さい
条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷
の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオ
フ電流によって決定されることになる。
【０２０１】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくと
も、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外の
リーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大き
いためである。このことから、本実施の形態において開示する半導体装置は、上述の関係
を満たすものであることが望ましいといえる。
【０２０２】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくするこ
とで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際（例えば、読
み出しの際）に、第５の配線の電位の変動を低く抑えることができるためである。
【０２０３】
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、
Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によっ
て制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚
さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【０２０４】
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュ
メモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用
をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフロー
ティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲ
ートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲ
ートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。この
ことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電
界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因する
ものである。
【０２０５】
また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限
界（１０４〜１０５回程度）という別の問題も生じる。
【０２０６】
開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングに
よって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、
フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣
接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高
集積化が容易になる。
【０２０７】
また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在し
ない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる
。
【０２０８】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッ
シュメモリに対するアドバンテージである。
【０２０９】
なお、Ｃ１を構成する絶縁層の比誘電率εｒ１と、Ｃ２を構成する絶縁層の比誘電率εｒ
２とを異ならせる場合には、Ｃ１の面積Ｓ１と、Ｃ２の面積Ｓ２とが、２・Ｓ２≧Ｓ１（
望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的
には、例えば、Ｃ１においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、また
は酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造
を採用してεｒ１を１０以上、好ましくは１５以上とし、Ｃ２においては、酸化シリコン
を採用して、εｒ２＝３〜４とすることができる。このような構成を併せて用いることで
、開示する発明に係る半導体装置の高集積化が可能である。
【０２１０】
なお、上記説明は、ｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合につい
てのものであるが、ｎ型トランジスタに代えて、ｐ型トランジスタを用いることができる
のはいうまでもない。
【０２１１】
以上示したように、開示する発明の一態様の半導体装置は、オフ状態でのソースとドレイ
ン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、当該書き込み用トラン
ジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性
のメモリセルを有している。
【０２１２】
書き込み用トランジスタのオフ電流は、室温（例えば、２５℃）で１００ｚＡ（１×１０
−１９Ａ）以下、好ましくは１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくは、１
ｚＡ（１×１０−２１Ａ）以下である。通常のシリコン半導体では、上述のように低いオ
フ電流を得ることは困難であるが、酸化物半導体を適切な条件で加工して得られたトラン
ジスタにおいては達成しうる。このため、書き込み用トランジスタとして、酸化物半導体
を含むトランジスタを用いることが好ましい。
【０２１３】
さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値（Ｓ値）が小
さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である
。よって、当該トランジスタを書き込み用トランジスタとして用いることで、フローティ
ングゲート部ＦＧに与えられる書き込みパルスの立ち上がりを極めて急峻にすることがで
きる。また、オフ電流が小さいため、フローティングゲート部ＦＧに保持させる電荷量を
少なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用
トランジスタとして用いることで、情報の書き換えを高速に行うことができる。
【０２１４】
読み出し用トランジスタとしては、読み出しの速度を高くするために、高速で動作するト
ランジスタを用いるのが望ましい。例えば、読み出し用トランジスタとしてスイッチング
速度が１ナノ秒以下のトランジスタを用いるのが好ましい。
【０２１５】
メモリセルへの情報の書き込みは、書き込み用トランジスタをオン状態とすることにより
、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の
一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたフローティングゲ
ート部ＦＧに電位を供給し、その後、書き込み用トランジスタをオフ状態とすることによ
り、フローティングゲート部ＦＧに所定量の電荷を保持させることで行う。ここで、書き
込み用トランジスタのオフ電流は極めて小さいため、フローティングゲート部ＦＧに供給
された電荷は長時間にわたって保持される。オフ電流が例えば実質的に０であれば、従来
のＤＲＡＭで必要とされたリフレッシュ動作が不要となるか、または、リフレッシュ動作
の頻度を極めて低く（例えば、一ヶ月乃至一年に一度程度）することが可能となり、半導
体装置の消費電力を十分に低減することができる。
【０２１６】
また、メモリセルへの再度の情報の書き込みによって直接的に情報を書き換えることが可
能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、
消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速
動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消去
の際に必要とされた高い電圧を必要としないため、半導体装置の消費電力をさらに低減す
ることができる。本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子
に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット
）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、あるいは３Ｖ以下にす
ることができる。
【０２１７】
開示する発明に係る半導体装置に配置されるメモリセルは、書き込み用トランジスタと、
読み出し用トランジスタと、を少なくとも含んでいればよいため、例えば、１メモリセル
あたり６つのトランジスタを必要とするＳＲＡＭと比較して、メモリセルあたりの面積を
十分に小さくすることが可能である。つまり、半導体装置においてメモリセルを高密度に
配置することができる。
【０２１８】
また、従来のフローティングゲート型トランジスタでは、書き込み時にゲート絶縁膜（ト
ンネル絶縁膜）中を電荷が移動するために、当該ゲート絶縁膜（トンネル絶縁膜）の劣化
が不可避であった。しかしながら、本発明の一態様に係るメモリセルにおいては、書き込
み用トランジスタのスイッチング動作により情報の書き込みがなされるため、ゲート絶縁
膜の劣化の問題がない。これは、原理的な書き込み回数の制限が存在せず、書き換え耐性
が極めて高いことを意味するものである。例えば、本発明の一態様に係るメモリセルは、
１×１０９回（１０億回）以上の書き込み後であっても、電流−電圧特性に劣化が見られ
ない。
【０２１９】
さらに、メモリセルの書き込み用トランジスタとして酸化物半導体を用いたトランジスタ
を用いる場合、酸化物半導体は一般にエネルギーギャップが大きく（例えば、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ系の場合３．０〜３．５ｅＶ）熱励起キャリアが極めて少ないこともあり、例
えば、１５０℃もの高温環境下でもメモリセルの電流−電圧特性に劣化が見られない。
【０２２０】
上述のような優れた特性を有するトランジスタをメモリセルの書き込み用トランジスタと
して適用することで、従来にない特徴を有する半導体装置を提供することができる。
【０２２１】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０２２２】
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図１６乃
至図２１を用いて説明する。
【０２２３】
図１６には、本実施の形態にかかる半導体装置の概略を示す。
【０２２４】
図１６は、図１または図１５（Ａ）に示す半導体装置（以下、メモリセル１２００とも記
載する。）を複数用いて形成される半導体装置の回路図の例である。
【０２２５】
図１６に示す半導体装置は、複数のメモリセル１２００がマトリクス状に配置されたメモ
リセルアレイと、第１の駆動回路１２１１と、第２の駆動回路１２１２と、第３の駆動回
路１２１３と、第４の駆動回路１２１４と、第１の駆動回路１２１１と電気的に接続され
た、複数の配線Ｌ１と、第２の駆動回路１２１２と電気的に接続された、複数の配線Ｌ２
と、第３の駆動回路１２１３と電気的に接続された、複数の配線Ｌ３と、第４の駆動回路
１２１４と電気的に接続された、複数の配線Ｌ４と、を有する。
【０２２６】
図１６に示すように、各メモリセル１２００には、配線Ｌ１、配線Ｌ２、配線Ｌ３および
配線Ｌ４が電気的に接続される。これにより、各メモリセル１２００を第１の駆動回路１
２１１、第２の駆動回路１２１２、第３の駆動回路１２１３および第４の駆動回路１２１
４を用いて、メモリセルの動作を制御することができる。また、各メモリセル１２００を
マトリクス状に配置し、各配線Ｌ１、Ｌ２、Ｌ３、Ｌ４を行方向または列方向の格子状に
設けることにより、半導体装置の書き込み動作および読み出し動作を、メモリセル１２０
０の行ごとまたは列ごとに行うこともできる。
【０２２７】
なお、図１６に示すメモリセル１２００は、第１の駆動回路１２１１乃至第４の駆動回路
１２１４からそれぞれ一本ずつ配線が電気的に接続されているが、開示する発明はこれに
限定されない。いずれか一、または複数の駆動回路から複数本の配線がメモリセル１２０
０に電気的に接続されていても良い。また、いずれか一、または複数のメモリセル１２０
０に、いずれか一、または複数の駆動回路の配線が電気的に接続されないような構成とし
ても良い。
【０２２８】
また、図１６に示す半導体装置では、第１の駆動回路１２１１、第２の駆動回路１２１２
、第３の駆動回路１２１３、第４の駆動回路１２１４は、それぞれ独立に設けているが、
開示する発明はこれに限定されない。いずれか一、または複数の機能を有する駆動回路を
用いても良い。なお、駆動回路は、十分な動作速度を確保するために、単結晶系の半導体
材料を用いて形成されることが望ましい。例えば、バルクシリコン（いわゆるシリコンウ
ェハ）を用いたものにすると良い。
【０２２９】
次に、より具体的な構成例について説明する。
【０２３０】
図１７（Ａ）および図１７（Ｂ）は、図１５（Ａ）に示す半導体装置（以下、メモリセル
４００とも記載する。）を複数用いて形成される半導体装置の回路図の例である。図１７
（Ａ）は、メモリセル４００が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回
路図であり、図１７（Ｂ）は、メモリセル４００が並列に接続された、いわゆるＮＯＲ型
の半導体装置の回路図である。
【０２３１】
図１７（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数
本の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル４００を有する。図１７
（Ａ）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、こ
れに限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよ
い。
【０２３２】
各メモリセル４００において、トランジスタ１６０のゲート電極と、トランジスタ１６２
のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に
接続されている。また、第１信号線Ｓ１とトランジスタ１６２のソース電極またはドレイ
ン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１６２のゲート
電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１６４の電極の
他方は電気的に接続されている。
【０２３３】
また、メモリセル４００が有するトランジスタ１６０のソース電極は、隣接するメモリセ
ル４００のトランジスタ１６０のドレイン電極と電気的に接続され、メモリセル４００が
有するトランジスタ１６０のドレイン電極は、隣接するメモリセル４００のトランジスタ
１６０のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセル
のうち、一方の端に設けられたメモリセル４００が有するトランジスタ１６０のドレイン
電極は、ビット線ＢＬと電気的に接続される。また、直列に接続された複数のメモリセル
のうち、他方の端に設けられたメモリセル４００が有するトランジスタ１６０のソース電
極は、ソース線ＳＬと電気的に接続される。
【０２３４】
図１７（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。
書き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジス
タ１６２がオン状態となる電位を与え、書き込みを行う行のトランジスタ１６２をオン状
態にする。これにより、指定した行のトランジスタ１６０のゲート電極に第１の信号線Ｓ
１の電位が与えられ、当該ゲート電極に所定の電荷が与えられる。このようにして、指定
した行のメモリセルにデータを書き込むことができる。
【０２３５】
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬ
に、トランジスタ１６０のゲート電極に与えられた電荷によらず、トランジスタ１６０が
オン状態となるような電位を与え、読み出しを行う行以外のトランジスタ１６０をオン状
態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ１６０のゲート
電極が有する電荷によって、トランジスタ１６０のオン状態またはオフ状態が選択される
ような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線
ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線
ＳＬ−ビット線ＢＬ間の複数のトランジスタ１６０は、読み出しを行う行を除いてオン状
態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行
う行のトランジスタ１６０の状態（オン状態またはオフ状態）によって決定される。読み
出しを行う行のトランジスタ１６０のゲート電極が有する電荷によって、トランジスタの
コンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとること
になる。ビット線ＢＬの電位を読み出し回路によって読み出すことで、指定した行のメモ
リセルから情報を読み出すことができる。
【０２３６】
図１７（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２
信号線Ｓ２、およびワード線ＷＬをそれぞれ複数本有し、複数のメモリセル４００を有す
る。各トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレ
イン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続されている。また、
ソース線ＳＬとトランジスタ１６０のソース電極とは、電気的に接続され、ビット線ＢＬ
とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第１信号線
Ｓ１とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続さ
れ、第２信号線Ｓ２と、トランジスタ１６２のゲート電極とは、電気的に接続されている
。そして、ワード線ＷＬと、容量素子１６４の電極の他方は電気的に接続されている。
【０２３７】
図１７（Ｂ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。
書き込み動作は、上述の図１７（Ａ）に示す半導体装置と同様の方法で行われる。読み出
し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジ
スタ１６０のゲート電極に与えられた電荷によらず、トランジスタ１６０がオフ状態とな
るような電位を与え、読み出しを行う行以外のトランジスタ１６０をオフ状態とする。そ
れから、読み出しを行う行のワード線ＷＬに、トランジスタ１６０のゲート電極が有する
電荷によって、トランジスタ１６０のオン状態またはオフ状態が選択されるような電位（
読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続さ
れている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット
線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１６０の状態（オン状態
またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ１６０
のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとることになる。
ビット線ＢＬの電位を読み出し回路によって読み出すことで、指定した行のメモリセルか
ら情報を読み出すことができる。
【０２３８】
なお、上記においては、各メモリセル４００に保持させる情報量を１ビットとしたが、本
実施の形態に示す記憶装置の構成はこれに限られない。トランジスタ１６０のゲート電極
に与える電位を３以上用意して、各メモリセル４００が保持する情報量を増加させても良
い。例えば、トランジスタ１６０のゲート電極にあたえる電位を４種類とする場合には、
各メモリセルに２ビットの情報を保持させることができる。
【０２３９】
次に、図１７に示す半導体装置などに用いることができる読み出し回路の一例について図
１８を用いて説明する。
【０２４０】
図１８（Ａ）には、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセ
ンスアンプ回路を有する。
【０２４１】
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線ＢＬに接続さ
れる。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａ
の電位が制御される。
【０２４２】
メモリセル４００は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選
択したメモリセル４００のトランジスタ１６０がオン状態の場合には低抵抗状態となり、
選択したメモリセル４００のトランジスタ１６０がオフ状態の場合には高抵抗状態となる
。
【０２４３】
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センス
アンプは端子Ａの電位に対応する電位を出力する。一方、メモリセルが低抵抗状態の場合
、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回路は端子Ａの電位に対
応する電位を出力する。
【０２４４】
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができ
る。なお、本実施の形態の読み出し回路は一例である。他の回路を用いても良い。また、
読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに参照用
のビット線ＢＬが接続される構成としても良い。
【０２４５】
図１８（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型セン
スアンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（
＋）とＶｉｎ（−）の電位の差を増幅する。Ｖｉｎ（＋）の電位がＶｉｎ（−）の電位よ
りも高ければＶｏｕｔは、Ｈｉｇｈ信号を出力し、Ｖｉｎ（＋）の電位がＶｉｎ（−）よ
りも低ければＶｏｕｔは、Ｌｏｗ信号を出力する。当該差動型センスアンプを読み出し回
路に用いる場合、Ｖｉｎ（＋）とＶｉｎ（−）の一方は端子Ａと接続し、Ｖｉｎ（＋）と
Ｖｉｎ（−）の他方には参照電位Ｖｒｅｆを与える。
【０２４６】
図１８（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型
センスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有す
る。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断す
る。そして、比較を行う電位Ｖ１ｉｎとＶ２ｉｎをＶ１とＶ２にそれぞれ与える。その後
、信号ＳｐをＬｏｗ、信号ＳｎをＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、比
較を行う電位Ｖ１ｉｎとＶ２ｉｎがＶ１ｉｎ＞Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＨ
ｉｇｈ、Ｖ２の出力はＬｏｗとなり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、Ｖ１の出力は
Ｌｏｗ、Ｖ２の出力はＨｉｇｈとなる。このような関係を利用して、Ｖ１ｉｎとＶ２ｉｎ
の差を増幅することができる。当該ラッチ型センスアンプを読み出し回路に用いる場合、
Ｖ１とＶ２の一方は、スイッチを介して端子Ａおよび出力端子と接続し、Ｖ１とＶ２の他
方には参照電位Ｖｒｅｆを与える。
【０２４７】
図１９は、図１５（Ａ）に示す半導体装置を複数用いて形成される半導体装置の回路図の
例である。図１９に示す半導体装置は、ｍ×ｎビットの記憶容量を有している。
【０２４８】
図１９に係る半導体装置は、ｍ本のワード線ＷＬ、及びｍ本の第２の信号線Ｓ２と、ｎ本
のビット線ＢＬ、ｎ本のソース線ＳＬ、及びｎ本の第１の信号線Ｓ１と、複数のメモリセ
ル１１００が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置され
たメモリセルアレイと、第１の駆動回路１１１１、第２の駆動回路１１１２、第３の駆動
回路１１１３、第４の駆動回路１１１４、といった周辺回路によって構成されている。こ
こで、メモリセル１１００としては、先の実施の形態において説明した構成（例えば、図
１５（Ａ）に示される構成）が適用される。
【０２４９】
つまり、各メモリセル１１００は、第１のトランジスタ１６０、第２のトランジスタ１６
２、容量素子１６４をそれぞれ有している。第１のトランジスタ１６０のゲート電極と、
第２のトランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の
電極の一方とは、接続され、ソース線ＳＬと、第１のトランジスタ１６０のソース電極と
は、接続され、ビット線ＢＬと、第１のトランジスタ１６０のドレイン電極とは、接続さ
れ、第１の信号線Ｓ１と、第２のトランジスタ１６２のソース電極またはドレイン電極の
他方とは、接続され、第２の信号線Ｓ２と、第２のトランジスタ１６２のゲート電極とは
、接続され、ワード線ＷＬと、容量素子１６４の電極の他方とは、接続されている。
【０２５０】
また、メモリセル１１００は、ソース線ＳＬとビット線ＢＬとの間に、並列に接続されて
いる。例えば、ｉ行ｊ列のメモリセル１１００（ｉ，ｊ）（ｉは１以上ｍ以下の整数、ｊ
は１以上ｎ以下の整数）は、ソース線ＳＬ（ｊ）、ビット線ＢＬ（ｊ）、第１の信号線Ｓ
１（ｊ）、ワード線ＷＬ（ｉ）、第２の信号線Ｓ２（ｉ）、にそれぞれ接続されている。
【０２５１】
ソース線ＳＬ及びビット線ＢＬは、第１の駆動回路１１１１と接続されており、第１の信
号線Ｓ１は、第２の駆動回路１１１２と接続されており、第２の信号線Ｓ２は、第３の駆
動回路１１１３と接続されており、ワード線ＷＬは、第４の駆動回路１１１４と接続され
ている。なお、ここでは、第１の駆動回路１１１１、第２の駆動回路１１１２、第３の駆
動回路１１１３、第４の駆動回路１１１４は、それぞれ独立に設けているが、開示する発
明はこれに限定されない。いずれか一、または複数の機能を有するデコーダを用いても良
い。
【０２５２】
次に、図２０に示すタイミングチャートを用いて、図１９に示す半導体装置の書き込み動
作および読み出し動作について説明する。
【０２５３】
ここでは、簡単のため、２行×２列の半導体装置の動作について説明することとするが、
開示する発明はこれに限定されない。
【０２５４】
図２０は、図１９に示す半導体装置の動作を説明するための図である。図２０において、
Ｓ１（１）およびＳ１（２）は、それぞれ第１の信号線Ｓ１の電位、Ｓ２（１）およびＳ
２（２）は、それぞれ第２の信号線Ｓ２の電位、ＢＬ（１）およびＢＬ（２）は、それぞ
れビット線ＢＬの電位、ＷＬ（１）およびＷＬ（２）は、ワード線ＷＬの電位、ＳＬ（１
）およびＳＬ（２）は、それぞれソース線ＳＬの電位に相当する。
【０２５５】
まず、１行目のメモリセル（１，１）、およびメモリセル（１，２）への書き込み、１行
目のメモリセル（１，１）、およびメモリセル（１，２）からの読み出しを行う場合につ
いて説明する。なお、以下では、メモリセル（１，１）へ書き込むデータを”１”とし、
メモリセル（１，２）へ書き込むデータを”０”とする場合について説明する。
【０２５６】
はじめに、書き込みについて説明する。１行目書き込み期間において、１行目の第２の信
号線Ｓ２（１）に電位ＶＨを与え、１行目の第２のトランジスタ１６２をオン状態とする
。また、２行目の第２の信号線Ｓ２（２）に０Ｖを与え、２行目の第２のトランジスタ１
６２をオフ状態とする。
【０２５７】
次に、１列目の第１の信号線Ｓ１（１）に電位Ｖ２、２列目の第１の信号線Ｓ１（２）に
電位０Ｖを与える。
【０２５８】
その結果、メモリセル（１，１）のフローティングゲート部ＦＧには電位Ｖ２が、メモリ
セル（１，２）のフローティングゲート部ＦＧには０Ｖが与えられる。ここでは、電位Ｖ
２は第１のトランジスタ１６０のしきい値電圧より高い電位とする。そして、１行目の第
２の信号線Ｓ２（１）の電位を０Ｖとして、１行目の第２のトランジスタ１６２をオフ状
態とすることで、書き込みを終了する。
【０２５９】
なお、ワード線ＷＬ（１）、ＷＬ（２）は０Ｖとしておく。また、１列目の第１の信号線
Ｓ１（１）の電位を変化させる前に１行目の第２の信号線Ｓ２（１）を０Ｖとする。書き
込み後の、ワード線ＷＬに接続される端子を制御ゲート電極、第１のトランジスタ１６０
のソース電極をソース電極、第２のトランジスタ１６２のドレイン電極をドレイン電極、
とそれぞれ見なした記憶素子のしきい値は、データ”０”ではＶｗ０、データ”１”では
Ｖｗ１となる。ここで、メモリセルのしきい値とは、第１のトランジスタ１６０のソース
電極とドレイン電極の間の抵抗が変化する、ワード線ＷＬに接続される端子の電圧をいう
ものとする。なお、Ｖｗ０＞０＞Ｖｗ１とする。
【０２６０】
次に、読み出しについて説明する。１行目の読み出し期間において、１行目のワード線Ｗ
Ｌ（１）に０Ｖを与え、２行目のワード線ＷＬ（２）には電位ＶＬを与える。電位ＶＬは
しきい値Ｖｗ１より低い電位とする。ＷＬ（１）を０Ｖとすると、１行目において、デー
タ”０”が保持されているメモリセル（１，２）の第１のトランジスタ１６０はオフ状態
、データ”１”が保持されているメモリセル（１，１）の第１のトランジスタ１６０はオ
ン状態となる。ＷＬ（２）を電位ＶＬとすると、２行目において、データ”０”、”１”
のいずれが保持されているメモリセルであっても、第１のトランジスタ１６０はオフ状態
となる。
【０２６１】
次に、１列目のソース線ＳＬ（１）、２列目のソース線ＳＬ（２）に電位０Ｖを与える。
【０２６２】
その結果、ビット線ＢＬ（１）−ソース線ＳＬ（１）間はメモリセル（１，１）の第１の
トランジスタがオン状態であるため低抵抗となり、ビット線ＢＬ（２）−ソース線ＳＬ（
２）間はメモリセル（１，２）の第１のトランジスタ１６０がオフ状態であるため、高抵
抗となる。ビット線ＢＬ（１）、ビット線ＢＬ（２）に接続される読み出し回路は、ビッ
ト線の抵抗の違いから、データを読み出すことができる。
【０２６３】
また、第２の信号線Ｓ２（１）には０Ｖを、第２の信号線Ｓ２（２）には電位ＶＬを与え
、第２のトランジスタ１６２を全てオフ状態としておく。１行目のフローティングゲート
部ＦＧの電位は０ＶまたはＶ２であるから、第２の信号線Ｓ２（１）を０Ｖとすることで
１行目の第２のトランジスタ１６２を全てオフ状態とすることができる。一方、２行目の
フローティングゲート部ＦＧの電位は、ワード線ＷＬ（２）に電位ＶＬが与えられると、
書き込み直後の電位より低い電位となってしまう。これにより、第２のトランジスタ１６
２がオン状態となることを防止するために、第２の信号線Ｓ２（２）をワード線ＷＬ（２
）と同じ低電位とする。以上により、第２のトランジスタ１６２を全てオフ状態とするこ
とができる。
【０２６４】
次に、読み出し回路として、図２１に示す回路を用いる場合の出力電位について説明する
。ビット線ＢＬ（１）−ソース線ＳＬ（１）間は低抵抗であるため、クロックドインバー
タには低電位が入力され、出力Ｄ（１）はＨｉｇｈとなる。ビット線ＢＬ（２）−ソース
線ＳＬ（２）間は高抵抗であるため、クロックドインバータには高電位が入力され、出力
Ｄ（２）はＬｏｗとなる。
【０２６５】
動作電圧は、例えば、ＶＤＤ＝２Ｖ、Ｖ２＝１．５Ｖ、ＶＨ＝２Ｖ、ＶＬ＝−２Ｖとする
ことができる。
【０２６６】
以上、本実施の形態において示すように、メモリセルを複数設けることで、半導体装置の
記憶容量を増加させることができる。なお、メモリセルの数や配置、配線の数や配置、駆
動回路の数や配置、などは適宜設計することができるから、上述の構成に限定されるもの
ではない。
【０２６７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０２６８】
（実施の形態４）
本実施の形態では、実施の形態１および実施の形態２とは異なる、開示する発明の一態様
に係る半導体装置の構成およびその作製方法について、図２２乃至図２４を参照して説明
する。なお、本実施の形態において説明するトランジスタ２６０は、先の実施の形態にお
ける回路図中のトランジスタ１６０として、トランジスタ２６２は、先の実施の形態にお
ける回路図中のトランジスタ１６２として、容量素子２６４は、先の実施の形態における
回路図中の容量素子１６４として用いることが可能である。
【０２６９】
〈半導体装置の断面構成および平面構成〉
図２２は、上記半導体装置の構成の一例である。図２２（Ａ）には、半導体装置の断面を
、図２２（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図２２（Ａ）は、図
２２（Ｂ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面に相当する。図２２（Ｂ）の平面
図においては、煩雑になることを避けるため、ソース電極またはドレイン電極２５４や、
配線２５６など、構成要素の一部を省略している。図２２（Ａ）および図２２（Ｂ）に示
される半導体装置は、下部に酸化物半導体以外の半導体材料を用いたトランジスタ２６０
を有し、上部に酸化物半導体を用いたトランジスタ２６２を有するものである。酸化物半
導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物
半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０２７０】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ２６２に
用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない
。
【０２７１】
図２２に示される半導体装置は、トランジスタ２６２および容量素子２６４が、トランジ
スタ２６０と重畳するように設けられている。図２２（Ｂ）に示すような、平面レイアウ
トを採用することにより、高集積化が可能である。例えば、最小加工寸法をＦとして、メ
モリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
【０２７２】
図２２に示される半導体装置と、先の実施の形態に示される半導体装置の相違の一は、ト
ランジスタ２６０におけるサイドウォール絶縁層の有無である。つまり、図２２に示され
る半導体装置は、サイドウォール絶縁層を有しない。また、サイドウォール絶縁層を形成
しないことにより、不純物領域１１４（例えば、図２参照）が形成されていない。このよ
うに、サイドウォール絶縁層を設けない場合は、サイドウォール絶縁層を設ける場合と比
較して集積化が容易である。また、サイドウォール絶縁層を設ける場合と比較して、作製
工程を簡略化することが可能である。
【０２７３】
図２２に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は
、トランジスタ２６０における層間絶縁層である。つまり、図２２に示される半導体装置
では、水素を含む層間絶縁層２２５がトランジスタ２６０の金属化合物領域２２４と接す
る。水素を含む層間絶縁層２２５を金属化合物領域２２４と接するように設けることで、
トランジスタ２６０に対して水素を供給しトランジスタ２６０の特性を向上させることが
可能である。このような層間絶縁層２２５としては、例えば、プラズマＣＶＤ法により形
成された水素を含む窒化シリコン層などがある。さらに、層間絶縁層２２６として、水素
濃度が低い絶縁層を適用することで、トランジスタ２６２の特性を悪化させるおそれがあ
る水素の、トランジスタ２６２への混入を防ぐことが可能である。このような層間絶縁層
２２６としては、例えば、水素の非存在下でのスパッタ法により形成された窒化シリコン
層などがある。このような構成を採用することにより、トランジスタ２６０とトランジス
タ２６２の特性を十分に高めることが可能できる。なお、図２２において、基板２００は
実施の形態１の基板１００に、素子分離絶縁層２０６は実施の形態１の素子分離絶縁層１
０６に、ゲート絶縁層２０８は実施の形態１のゲート絶縁層１０８に、ゲート電極２１０
は実施の形態１のゲート電極１１０に、チャネル形成領域２１６は実施の形態１のチャネ
ル形成領域１１６に、高濃度不純物領域２２０は実施の形態１の高濃度不純物領域１２０
に、金属化合物領域２２４は実施の形態１の金属化合物領域１２４に、それぞれ対応する
。
【０２７４】
図２２に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は
、トランジスタ２６２において、絶縁層２４３ａおよび絶縁層２４３ｂが酸化物半導体層
２４４とソース電極またはドレイン電極２４２ａの間、および酸化物半導体層２４４とソ
ース電極またはドレイン電極２４２ｂの間に設けられている点である。このように、絶縁
層２４３ａおよび絶縁層２４３ｂを設けることにより、ゲート電極２４８ａと、ソース電
極またはドレイン電極２４２ａ（または、ゲート電極２４８ａと、ソース電極またはドレ
イン電極２４２ｂ）が形成するいわゆるゲート容量を低減し、トランジスタ２６２の動作
速度を向上させることができる。
【０２７５】
なお、実施の形態１と同様、下部のトランジスタ２６０と上部のトランジスタ２６２は、
ゲート電極２１０上にソース電極またはドレイン電極２４２ａが直接形成されることで電
気的に接続されている。このような構成とすることで、電極や配線を別途設ける場合と比
較して、集積度が向上する。また、作製工程が簡略化される。
【０２７６】
なお、本実施の形態では、上述の相違点を一体に有する構成を示しているが、当該相違点
のいずれか一のみを有する構成を採用しても良い。
【０２７７】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、下部のトランジス
タ２６０を形成した後の工程、上部のトランジスタ２６２の作製方法について図２３およ
び図２４を参照して説明する。下部のトランジスタ２６０については、実施の形態１で示
した方法と同様の方法で作製することができる。詳細については、実施の形態１の記載を
参酌できる。なお、本実施の形態では、容量素子２６４が、設けられているものとする。
また、本実施の形態では、トランジスタ２６０を覆うように層間絶縁層２２５、層間絶縁
層２２６、層間絶縁層２２８、の三種類の層間絶縁層が形成されるものとする。また、本
実施の形態では、トランジスタ２６０の作製工程において、実施の形態１におけるソース
電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを形成しない
が、ソース電極またはドレイン電極１３０ａおよびソース電極またはドレイン電極１３０
ｂが形成されていない状態であっても、便宜上、トランジスタ２６０と呼ぶことにする。
【０２７８】
まず、実施の形態１に示す方法で下部のトランジスタ２６０を形成した後、トランジスタ
２６０のゲート電極２１０の上面より上部を除去する。当該除去工程には、ＣＭＰ（化学
的機械的研磨）などの研磨処理を適用すればよい。これにより、ゲート電極２１０上面よ
り上の、層間絶縁層２２５、層間絶縁層２２６、層間絶縁層２２８は除去される。なお、
研磨処理に係る表面を十分に平坦化することにより、後の工程において、良好な電極、配
線、絶縁層、半導体層などを形成することが可能となる。
【０２７９】
次に、ゲート電極２１０、層間絶縁層２２５、層間絶縁層２２６、層間絶縁層２２８上に
導電層を形成し、当該導電層を選択的にエッチングして、ソース電極またはドレイン電極
２４２ａ、ソース電極またはドレイン電極２４２ｂを形成する（図２３（Ａ）参照）。こ
こで、ソース電極またはドレイン電極２４２ａは、ゲート電極２１０と直接接続されるよ
うに形成する。
【０２８０】
ソース電極またはドレイン電極２４２ａ、ソース電極またはドレイン電極２４２ｂを形成
するための導電層は、実施の形態１で示したソース電極またはドレイン電極１４２ａ、ソ
ース電極またはドレイン電極１４２ｂの材料と同様の材料を用いて形成することができる
。また、導電層のエッチングについても、実施の形態１で示した方法と同様の方法を用い
て行うことができる。詳細については、実施の形態１の記載を参酌することができる。
【０２８１】
次に、ソース電極またはドレイン電極２４２ａ、ソース電極またはドレイン電極２４２ｂ
を覆うように絶縁層を形成し、当該絶縁層を選択的にエッチングして、ソース電極または
ドレイン電極２４２ａ上に絶縁層２４３ａを、ソース電極またはドレイン電極２４２ｂ上
に絶縁層２４３ｂを、それぞれ形成する（図２３（Ｂ）参照）。
【０２８２】
当該絶縁層２４３ａ、絶縁層２４３ｂを設けることにより、後に形成されるゲート電極２
４８ａと、ソース電極またはドレイン電極２４２ａ、および、ソース電極またはドレイン
電極２４２ｂとの間の寄生容量を低減することが可能である。
【０２８３】
次に、ソース電極またはドレイン電極２４２ａ、ソース電極またはドレイン電極２４２ｂ
を覆うように酸化物半導体層２４４を形成し、酸化物半導体層２４４上にゲート絶縁層２
４６を形成する（図２３（Ｃ）参照）。
【０２８４】
酸化物半導体層２４４は、実施の形態１で示した酸化物半導体層１４０の材料、方法によ
り形成することができる。また、酸化物半導体層２４４に対しては、熱処理（第１の熱処
理）を行うことが望ましい。詳細については、実施の形態１の記載を参酌することができ
る。
【０２８５】
ゲート絶縁層２４６は、実施の形態１で示したゲート絶縁層１３８の材料、方法により形
成することができる。また、ゲート絶縁層２４６の形成後には、不活性ガス雰囲気下、ま
たは酸素雰囲気下で熱処理（第２の熱処理）を行うのが望ましい。詳細については、実施
の形態１の記載を参酌することができる。
【０２８６】
次に、ゲート絶縁層２４６上において、トランジスタ２６２のチャネル形成領域となる領
域と重畳する領域にゲート電極２４８ａを形成し、ソース電極またはドレイン電極２４２
ａと重畳する領域に電極２４８ｂを形成する（図２３（Ｄ）参照）。
【０２８７】
ゲート電極２４８ａおよび電極２４８ｂは、ゲート絶縁層２４６上に導電層を形成した後
に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電
極２４８ａおよび電極２４８ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、
プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極ま
たはドレイン電極２４２ａなどの場合と同様であり、これらの記載を参酌できる。
【０２８８】
次に、ゲート絶縁層２４６、ゲート電極２４８ａ、および電極２４８ｂ上に、層間絶縁層
２５０および層間絶縁層２５２を形成する（図２４（Ａ）参照）。層間絶縁層２５０およ
び層間絶縁層２５２は、実施の形態１で示した保護絶縁層１４４および層間絶縁層１４６
の材料、方法により形成することができる。詳細については、実施の形態１の記載を参酌
することができる。
【０２８９】
なお、上記層間絶縁層２５２は、その表面が平坦になるように形成することが望ましい。
表面が平坦になるように層間絶縁層２５２を形成することで、半導体装置を微細化した場
合などにおいても、層間絶縁層２５２上に、電極や配線などを好適に形成することができ
るためである。なお、層間絶縁層２５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの
方法を用いて行うことができる。
【０２９０】
次に、層間絶縁層２２５、層間絶縁層２２６、層間絶縁層２２８、酸化物半導体層２４４
、ゲート絶縁層２４６、層間絶縁層２５０、層間絶縁層２５２を選択的にエッチングして
、トランジスタ２６０の金属化合物領域２２４にまで達する開口を形成する（図２４（Ｂ
）参照）。エッチングとしては、ドライエッチング、ウェットエッチングのいずれを用い
ても良いが、微細化の観点からは、ドライエッチングを用いるのが望ましい。
【０２９１】
そして、上記開口に埋め込むように、ソース電極またはドレイン電極２５４を形成する。
そして、ソース電極またはドレイン電極２５４と接続する配線２５６を形成する（図２４
（Ｃ）参照）。
【０２９２】
ソース電極またはドレイン電極２５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法
などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記
導電層の一部を除去することにより形成することができる。より具体的には、例えば、開
口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄
く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することが
できる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜
など）を還元し、下部電極など（ここでは金属化合物領域２２４）との接触抵抗を低減さ
せる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制
するバリア機能を備える。また、チタンや、窒化チタンなどによるバリア膜を形成した後
に、メッキ法により銅膜を形成してもよい。
【０２９３】
配線２５６は、ソース電極またはドレイン電極２５４に接する導電層を形成した後に、当
該導電層を選択的にエッチングすることによって形成することができる。当該導電層は、
スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成す
ることができる。詳細は、ソース電極またはドレイン電極２４２ａなどの場合と同様であ
る。
【０２９４】
以上により、トランジスタ２６０、トランジスタ２６２および容量素子２６４を有する半
導体装置が完成する。
【０２９５】
本実施の形態で示す半導体装置は、トランジスタ２６２および容量素子２６４が、トラン
ジスタ２６０と重畳する構成を備えていること、トランジスタ２６０がサイドウォール絶
縁層を有しないこと、ゲート電極２１０上にソース電極またはドレイン電極２４２ａが直
接形成さていること、などにより高集積化が可能になっている。また、作製工程が簡略化
されている。
【０２９６】
また、本実施の形態で示す半導体装置は、層間絶縁層２２５として、水素を含む絶縁層を
適用し、層間絶縁層２２６として、水素濃度の低い絶縁層を適用することで、トランジス
タ２６０およびトランジスタ２６２の特性が高められている。また、絶縁層２４３ａおよ
び絶縁層２４３ｂを有することで、いわゆるゲート容量が低減され、トランジスタ２６２
の動作速度が向上している。
【０２９７】
本実施の形態に示す上述の特徴により、きわめて優れた特性の半導体装置を提供すること
が可能である。
【０２９８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０２９９】
（実施の形態５）
本実施の形態では、先の実施の形態で得られる半導体装置を搭載した電子機器の例につい
て図１０を用いて説明する。先の実施の形態で得られる半導体装置は、電力の供給がない
場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じな
い。さらに、その動作も高速である。このため、当該半導体装置を用いて新たな構成の電
子機器を提供することが可能である。なお、先の実施の形態に係る半導体装置は、集積化
されて回路基板などに実装され、各電子機器の内部に搭載されることになる。
【０３００】
図１０（Ａ）は、先の実施の形態に係る半導体装置を含むノート型のパーソナルコンピュ
ータであり、本体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構
成されている。
【０３０１】
図１０（Ｂ）は、先の実施の形態に係る半導体装置を含む携帯情報端末（ＰＤＡ）であり
、本体３１１には表示部３１３と、外部インターフェイス３１５と、操作ボタン３１４等
が設けられている。また操作用の付属品としてスタイラス３１２がある。
【０３０２】
図１０（Ｃ）には、先の実施の形態に係る半導体装置を含む電子ペーパーの一例として、
電子書籍３２０を示す。電子書籍３２０は、筐体３２１および筐体３２３の２つの筐体で
構成されている。筐体３２１および筐体３２３は、軸部３３７により一体とされており、
当該軸部３３７を軸として開閉動作を行うことができる。このような構成により、電子書
籍３２０は、紙の書籍のように用いることが可能である。
【０３０３】
筐体３２１には表示部３２５が組み込まれ、筐体３２３には表示部３２７が組み込まれて
いる。表示部３２５および表示部３２７は、続き画面を表示する構成としてもよいし、異
なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば
右側の表示部（図１０（Ｃ）では表示部３２５）に文章を表示し、左側の表示部（図１０
（Ｃ）では表示部３２７）に画像を表示することができる。
【０３０４】
また、図１０（Ｃ）では、筐体３２１に操作部などを備えた例を示している。例えば、筐
体３２１は、電源３３１、操作キー３３３、スピーカー３３５などを備えている。操作キ
ー３３３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポ
インティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部
接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなど
の各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい
。さらに、電子書籍３２０は、電子辞書としての機能を持たせた構成としてもよい。
【０３０５】
また、電子書籍３２０は、無線で情報を送受信できる構成としてもよい。無線により、電
子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも
可能である。
【０３０６】
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可能
である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジッ
トカード等の各種カードにおける表示などに適用することができる。
【０３０７】
図１０（Ｄ）は、先の実施の形態に係る半導体装置を含む携帯電話機である。当該携帯電
話機は、筐体３４０および筐体３４１の二つの筐体で構成されている。筐体３４１は、表
示パネル３４２、スピーカー３４３、マイクロフォン３４４、ポインティングデバイス３
４６、カメラ用レンズ３４７、外部接続端子３４８などを備えている。また、筐体３４０
は、当該携帯電話機の充電を行う太陽電池セル３４９、外部メモリスロット３５０などを
備えている。また、アンテナは筐体３４１内部に内蔵されている。
【０３０８】
表示パネル３４２はタッチパネル機能を備えており、図１０（Ｄ）には映像表示されてい
る複数の操作キー３４５を点線で示している。なお、当該携帯電話は、太陽電池セル３４
９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装している。ま
た、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成とすること
もできる。
【０３０９】
表示パネル３４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル３
４２と同一面上にカメラ用レンズ３４７を備えているため、テレビ電話が可能である。ス
ピーカー３４３およびマイクロフォン３４４は音声通話に限らず、テレビ電話、録音、再
生などが可能である。さらに、筐体３４０と筐体３４１はスライドし、図１０（Ｄ）のよ
うに展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可
能である。
【０３１０】
外部接続端子３４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能であ
り、充電やデータ通信が可能になっている。また、外部メモリスロット３５０に記録媒体
を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加えて、
赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
【０３１１】
図１０（Ｅ）は、先の実施の形態に係る半導体装置を含むデジタルカメラである。当該デ
ジタルカメラは、本体３６１、表示部（Ａ）３６７、接眼部３６３、操作スイッチ３６４
、表示部（Ｂ）３６５、バッテリー３６６などによって構成されている。
【０３１２】
図１０（Ｆ）は、先の実施の形態に係る半導体装置を含むテレビジョン装置である。テレ
ビジョン装置３７０では、筐体３７１に表示部３７３が組み込まれている。表示部３７３
により、映像を表示することが可能である。なお、ここでは、スタンド３７５により筐体
３７１を支持した構成を示している。
【０３１３】
テレビジョン装置３７０の操作は、筐体３７１が備える操作スイッチや、別体のリモコン
操作機３８０により行うことができる。リモコン操作機３８０が備える操作キー３７９に
より、チャンネルや音量の操作を行うことができ、表示部３７３に表示される映像を操作
することができる。また、リモコン操作機３８０に、当該リモコン操作機３８０から出力
する情報を表示する表示部３７７を設ける構成としてもよい。
【０３１４】
なお、テレビジョン装置３７０は、受信機やモデムなどを備えた構成とするのが好適であ
る。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介して
有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信
者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うこ
とが可能である。
【０３１５】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる
【実施例１】
【０３１６】
本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結
果について説明する。
【０３１７】
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいこと
を考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定
を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図２５に示す
。図２５において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電
圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では
、薄膜トランジスタのオフ電流は、検出限界である１×１０−１３Ａ以下であることがわ
かった。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの
値）は１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下となることがわかった。
【０３１８】
次に、高純度化された酸化物半導体を用いた薄膜トランジスタのオフ電流をさらに正確に
求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたト
ランジスタのオフ電流は、測定器の検出限界である１×１０−１３Ａ以下であることがわ
かった。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における
測定器の検出限界以下の値）を求めた結果について説明する。
【０３１９】
はじめに、電流測定方法に用いた特性評価用素子について、図２６を参照して説明する。
【０３２０】
図２６に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８０
０は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６
、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０５、トランジス
タ８０６には、高純度化された酸化物半導体を用いたトランジスタを適用した。
【０３２１】
測定系８００において、トランジスタ８０４のソース端子およびドレイン端子の一方と、
容量素子８０２の端子の一方と、トランジスタ８０５のソース端子およびドレイン端子の
一方は、電源（Ｖ２を与える電源）に接続されている。また、トランジスタ８０４のソー
ス端子およびドレイン端子の他方と、トランジスタ８０８のソース端子およびドレイン端
子の一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲート端子とは、接
続されている。また、トランジスタ８０８のソース端子およびドレイン端子の他方と、ト
ランジスタ８０６のソース端子およびドレイン端子の一方と、トランジスタ８０６のゲー
ト端子は、電源（Ｖ１を与える電源）に接続されている。また、トランジスタ８０５のソ
ース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン
端子の他方とは、接続され、出力端子となっている。
【０３２２】
なお、トランジスタ８０４のゲート端子には、トランジスタ８０４のオン状態と、オフ状
態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲート端子には、ト
ランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。
また、出力端子からは電位Ｖｏｕｔが出力される。
【０３２３】
次に、上記の特性評価用素子を用いた電流測定方法について説明する。
【０３２４】
まず、オフ電流を測定するために電位差を付与する初期期間の概略について説明する。初
期期間においては、トランジスタ８０８のゲート端子に、トランジスタ８０８をオン状態
とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソース端子またはドレイン
端子の他方と接続されるノード（つまり、トランジスタ８０８のソース端子およびドレイ
ン端子の一方、容量素子８０２の端子の他方、およびトランジスタ８０５のゲート端子に
接続されるノード）であるノードＡに電位Ｖ１を与える。ここで、電位Ｖ１は、例えば高
電位とする。また、トランジスタ８０４はオフ状態としておく。
【０３２５】
その後、トランジスタ８０８のゲート端子に、トランジスタ８０８をオフ状態とする電位
Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８
をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ
状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期期間が
終了する。初期期間が終了した状態では、ノードＡとトランジスタ８０４のソース端子及
びドレイン端子の一方との間に電位差が生じ、また、ノードＡとトランジスタ８０８のソ
ース端子及びドレイン端子の他方との間に電位差が生じることになるため、トランジスタ
８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生する
。
【０３２６】
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ
８０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、ト
ランジスタ８０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は
低電位に固定しておく。一方、測定期間中は、上記ノードＡの電位は固定しない（フロー
ティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と共
にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変動
に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動する
。
【０３２７】
上記電位差を付与する初期期間、および、その後の測定期間における各電位の関係の詳細
（タイミングチャート）を図２７に示す。
【０３２８】
初期期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態となる
ような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（Ｖ
ＳＳ）となる。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となるよ
うな電位（低電位）として、トランジスタ８０４をオフ状態とする。そして、次に、電位
Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオン状態となるような電位（高電位）とする。
これによって、ノードＡの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖｅ
ｘｔ＿ｂ１を、トランジスタ８０８がオフ状態となるような電位とする。これによって、
ノードＡがフローティング状態となり、初期期間が終了する。
【０３２９】
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込む、
またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ
２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいて
は、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とするこ
とがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短
期間とする。
【０３３０】
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに
保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジ
スタ８０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力
端子の出力電位Ｖｏｕｔの電位も変化することとなる。
【０３３１】
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
【０３３２】
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めて
おく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上
述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表す
ことができる。
【０３３３】
【数１】
2020127049.tif 000003
【０３３４】
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定
数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量
ＣＡは、容量素子８０２の容量と他の容量の和である。
【０３３５】
【数２】
2020127049.tif 000004
【０３３６】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の
時間微分であるから、ノードＡの電流ＩＡは次式のように表される。
【０３３７】
【数３】
2020127049.tif 000005
【０３３８】
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノー
ドＡの電流ＩＡを求めることができる。
【０３３９】
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリ
ーク電流（オフ電流）を測定することができる。
【０３４０】
本実施例では、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの高純度化した酸化物
半導体を用いてトランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トラン
ジスタ８０８を作製した。また、並列された各測定系８００において、容量素子８０２ａ
〜８０２ｃの容量値をそれぞれ、容量素子８０２ａを１００ｆＦ、容量素子８０２ｂを１
ｐＦ、容量素子８０２ｃを３ｐＦとした。
【０３４１】
なお、本実施例に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間に
おいては、電位Ｖ１を原則としてＶＳＳとし、１０〜３００ｓｅｃごとに、１００ｍｓｅ
ｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用い
られるΔｔは、約３００００ｓｅｃとした。
【０３４２】
図２８に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。
図２８より、時間の経過にしたがって、電位が変化している様子が確認できる。
【０３４３】
図２９には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す。
なお、図２９は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図
２９から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍで
あることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流
は１０ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１０−２１Ａを表す。
【０３４４】
さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流について
図３０に示す。図３０は、８５℃の温度環境下におけるソース−ドレイン電圧Ｖと、オフ
電流Ｉとの関係を表すものである。図３０から、ソース−ドレイン電圧が３．１Ｖの条件
において、オフ電流は１００ｚＡ／μｍ以下であることが分かった。
【０３４５】
以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電
流が十分に小さくなることが確認された。
【実施例２】
【０３４６】
開示する発明の一態様にかかる半導体装置の書き換え可能回数につき調査した。本実施例
では、当該調査結果につき、図３１を参照して説明する。
【０３４７】
調査に用いた半導体装置は、図１５（Ａ）に示す回路構成の半導体装置である。ここで、
トランジスタ１６２に相当するトランジスタには酸化物半導体を用い、容量素子１６４に
相当する容量素子としては、０．３３ｐＦの容量値のものを用いた。
【０３４８】
調査は、初期のメモリウィンドウ幅と、情報の保持および情報の書き込みを所定回数繰り
返した後のメモリウィンドウ幅とを比較することにより行った。情報の保持および情報の
書き込みは、図１５（Ａ）における第３の配線に相当する配線に０Ｖ、または５Ｖのいず
れかを与え、第４の配線に相当する配線に、０Ｖ、または５Ｖのいずれかを与えることに
より行った。第４の配線に相当する配線の電位が０Ｖの場合には、トランジスタ１６２に
相当するトランジスタ（書き込み用トランジスタ）はオフ状態であるから、ノードＦＧに
与えられた電位が保持される。第４の配線に相当する配線の電位が５Ｖの場合には、トラ
ンジスタ１６２に相当するトランジスタはオン状態であるから、第３の配線に相当する配
線の電位がノードＦＧに与えられる。
【０３４９】
メモリウィンドウ幅とは、記憶装置の特性を示す指標の一つである。ここでは、異なる記
憶状態の間での、第５の配線に相当する配線の電位Ｖｃｇと、トランジスタ１６０に相当
するトランジスタ（読み出し用トランジスタ）のドレイン電流Ｉｄとの関係を示す曲線（
Ｖｃｇ−Ｉｄ曲線）の、シフト量ΔＶｃｇをいうものとする。異なる記憶状態とは、ノー
ドＦＧに０Ｖが与えられた状態（以下、Ｌｏｗ状態という）と、ノードＦＧに５Ｖが与え
られた状態（以下、Ｈｉｇｈ状態という）をいう。つまり、メモリウィンドウ幅は、Ｌｏ
ｗ状態とＨｉｇｈ状態において、電位Ｖｃｇの掃引を行うことで確認できる。
【０３５０】
図３１に、初期状態におけるメモリウィンドウ幅と、１×１０９回の書き込みを行った後
のメモリウィンドウ幅の調査結果を示す。なお、図３１において、横軸はＶｃｇ（Ｖ）を
示し、縦軸はＩｄ（Ａ）を示す。図３１から、１×１０９回の書き込み前後において、メ
モリウィンドウ幅が変化していないことが確認できる。１×１０９回の書き込み前後にお
いてメモリウィンドウ幅が変化しないということは、少なくともこの間は、半導体装置が
劣化しないことを示すものである。
【０３５１】
上述のように、開示する発明の一態様に係る半導体装置は、保持および書き込みを１×１
０９回もの多数回繰り返しても特性が変化せず、書き換え耐性が極めて高い。つまり、開
示する発明の一態様によって、極めて信頼性の高い半導体装置が実現されるといえる。
【符号の説明】
【０３５２】
１００    基板
１０２    保護層
１０４    半導体領域
１０６    素子分離絶縁層
１０８    ゲート絶縁層
１１０    ゲート電極
１１２    絶縁層
１１４    不純物領域
１１６    チャネル形成領域
１１８    サイドウォール絶縁層
１２０    高濃度不純物領域
１２２    金属層
１２４    金属化合物領域
１２６    層間絶縁層
１２８    層間絶縁層
１３０ａ    ソース電極またはドレイン電極
１３０ｂ    ソース電極またはドレイン電極
１３０ｃ    電極
１３２    絶縁層
１３４    導電層
１３６ａ    電極
１３６ｂ    電極
１３６ｃ    電極
１３６ｄ    ゲート電極
１３８    ゲート絶縁層
１４０    酸化物半導体層
１４２ａ    ソース電極またはドレイン電極
１４２ｂ    ソース電極またはドレイン電極
１４４    保護絶縁層
１４６    層間絶縁層
１４８    導電層
１５０ａ    電極
１５０ｂ    電極
１５０ｃ    電極
１５０ｄ    電極
１５０ｅ    電極
１５２    絶縁層
１５４ａ    電極
１５４ｂ    電極
１５４ｃ    電極
１５４ｄ    電極
１６０    トランジスタ
１６２    トランジスタ
１６４    容量素子
２００    基板
２０６    素子分離絶縁層
２０８    ゲート絶縁層
２１０    ゲート電極
２１６    チャネル形成領域
２２０    高濃度不純物領域
２２４    金属化合物領域
２２５    層間絶縁層
２２６    層間絶縁層
２２８    層間絶縁層
２４２ａ    ソース電極またはドレイン電極
２４２ｂ    ソース電極またはドレイン電極
２４３ａ    絶縁層
２４３ｂ    絶縁層
２４４    酸化物半導体層
２４６    ゲート絶縁層
２４８ａ    ゲート電極
２４８ｂ    電極
２５０    層間絶縁層
２５２    層間絶縁層
２５４    ソース電極またはドレイン電極
２５６    配線
２６０    トランジスタ
２６２    トランジスタ
２６４    容量素子
３０１    本体
３０２    筐体
３０３    表示部
３０４    キーボード
３１１    本体
３１２    スタイラス
３１３    表示部
３１４    操作ボタン
３１５    外部インターフェイス
３２０    電子書籍
３２１    筐体
３２３    筐体
３２５    表示部
３２７    表示部
３３１    電源
３３３    操作キー
３３５    スピーカー
３３７    軸部
３４０    筐体
３４１    筐体
３４２    表示パネル
３４３    スピーカー
３４４    マイクロフォン
３４５    操作キー
３４６    ポインティングデバイス
３４７    カメラ用レンズ
３４８    外部接続端子
３４９    太陽電池セル
３５０    外部メモリスロット
３６１    本体
３６３    接眼部
３６４    操作スイッチ
３６５    表示部（Ｂ）
３６６    バッテリー
３６７    表示部（Ａ）
３７０    テレビジョン装置
３７１    筐体
３７３    表示部
３７５    スタンド
３７７    表示部
３７９    操作キー
３８０    リモコン操作機
４００    メモリセル
８００    測定系
８０２    容量素子
８０２ａ    容量素子
８０２ｂ    容量素子
８０２ｃ    容量素子
８０４    トランジスタ
８０５    トランジスタ
８０６    トランジスタ
８０８    トランジスタ
１１００    メモリセル
１１１１    駆動回路
１１１２    駆動回路
１１１３    駆動回路
１１１４    駆動回路
１２００    メモリセル
１２１１    駆動回路
１２１２    駆動回路
１２１３    駆動回路
１２１４    駆動回路
【図１】
2020127049.tif 000006
【図２】
2020127049.tif 000007
【図３】
2020127049.tif 000008
【図４】
2020127049.tif 000009
【図５】
2020127049.tif 000010
【図６】
2020127049.tif 000011
【図７】
2020127049.tif 000012
【図８】
2020127049.tif 000013
【図９】
2020127049.tif 000014
【図１０】
2020127049.tif 000015
【図１１】
2020127049.tif 000016
【図１２】
2020127049.tif 000017
【図１３】
2020127049.tif 000018
【図１４】
2020127049.tif 000019
【図１５】
2020127049.tif 000020
【図１６】
2020127049.tif 000021
【図１７】
2020127049.tif 000022
【図１８】
2020127049.tif 000023
【図１９】
2020127049.tif 000024
【図２０】
2020127049.tif 000025
【図２１】
2020127049.tif 000026
【図２２】
2020127049.tif 000027
【図２３】
2020127049.tif 000028
【図２４】
2020127049.tif 000029
【図２５】
2020127049.tif 000030
【図２６】
2020127049.tif 000031
【図２７】
2020127049.tif 000032
【図２８】
2020127049.tif 000033
【図２９】
2020127049.tif 000034
【図３０】
2020127049.tif 000035
【図３１】
2020127049.tif 000036