(57)【要約】【課題】チップ面積の増大を抑制可能な撮像素子を提供する。【解決手段】撮像素子は、光を光電変換して電荷を生成する第１の光電変換部を有し、前記第１の光電変換部で生成された電荷に基づく第１信号を生成する画素と、前記画素を制御する又は前記画素の前記第１信号を処理する回路部と、光を光電変換して電荷を生成する第２の光電変換部を有し、前記第２の光電変換部で生成された電荷に基づく第２信号を生成する生成部と、前記第２の光電変換部への光の一部を遮光する遮光部と、前記生成部の前記第２信号に基づいて、前記回路部におけるラッチアップの発生を検出する検出部と、を備える。【選択図】図５
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【特許請求の範囲】
【請求項１】
光を光電変換して電荷を生成する第１の光電変換部を有し、前記第１の光電変換部で生成された電荷に基づく第１信号を生成する画素と、
前記画素を制御する又は前記画素の前記第１信号を処理する回路部と、
光を光電変換して電荷を生成する第２の光電変換部を有し、前記第２の光電変換部で生成された電荷に基づく第２信号を生成する生成部と、
前記第２の光電変換部への光の一部を遮光する遮光部と、
前記生成部の前記第２信号に基づいて、前記回路部におけるラッチアップの発生を検出する検出部と、
を備える撮像素子。
【請求項２】
請求項１に記載の撮像素子において、
前記回路部は、前記画素を制御して、第１の期間において、前記第１の光電変換部に入射した光を光電変換して生成された電荷に基づく前記第１信号を生成させ、
前記回路部は、前記生成部を制御して、前記第１の期間とは異なる第２の期間において、前記第２の光電変換部に入射した光を光電変換して生成された電荷に基づく前記第２信号を生成させる撮像素子。
【請求項３】
請求項１または請求項２に記載の撮像素子において、
前記検出部は、前記第２信号と基準レベルとを比較し、比較結果に基づいて前記ラッチアップの発生を検出する撮像素子。
【請求項４】
請求項１から請求項３までのいずれか一項に記載の撮像素子において、
前記生成部は、複数の前記第２の光電変換部を有し、
前記回路部は、前記生成部を制御して、第３の期間において、複数の前記第２の光電変換部のうちの一部の前記第２の光電変換部で生成された電荷に基づく第３信号を生成させ、前記第３の期間とは異なる第４の期間において、前記複数の前記第２の光電変換部のうちの他の前記第２の光電変換部で生成された電荷に基づく第４信号を生成させ、
前記検出部は、前記第３信号及び前記第４信号に基づいて、前記ラッチアップの発生を検出する撮像素子。
【請求項５】
請求項２に記載の撮像素子において、
前記生成部は、複数の前記第２の光電変換部を有し、
前記回路部は、前記生成部を制御して、前記第２の期間において、複数の前記第２の光電変換部のうちの一部の前記第２の光電変換部で生成された電荷に基づく前記第２信号を生成するとともに、前記第１の期間において、複数の前記第２の光電変換部のうちの他の前記第２の光電変換部で生成された電荷に基づく第５信号を生成させる撮像素子。
【請求項６】
請求項１から請求項５までのいずれか一項に記載の撮像素子において、
複数の前記画素が配置される第１の領域と、前記第１の領域と前記回路部との間に設けられ、複数の前記第２の光電変換部と前記遮光部とが配置される第２の領域とを有する撮像素子。
【請求項７】
請求項６に記載の撮像素子において、
前記第２の領域の少なくとも一部が、前記第１の領域に囲まれて配置されている撮像素子。
【請求項８】
請求項１から請求項７までのいずれか一項に記載の撮像素子において、
前記画素が設けられる第１の基板と、
前記第１の基板に積層され、前記検出部が設けられる第２の基板と、を有する撮像素子。
【請求項９】
請求項８に記載の撮像素子において、
前記生成部のうち、少なくとも前記第２の光電変換部は、前記第２の基板に設けられる撮像素子。
【請求項１０】
請求項１から請求項９までのいずれか一項に記載の撮像素子において、
前記回路部と前記第２の光電変換部との間隔は、２ｍｍ以下である撮像素子。
【請求項１１】
請求項１から請求項９までのいずれか一項に記載の撮像素子において、
前記第２の光電変換部は、２ｍｍ以下の間隔で複数配置される撮像素子。
【請求項１２】
請求項１から請求項１１までのいずれか一項に記載の撮像素子と、
前記画素の前記第１信号に基づいて画像データを生成する画像生成部と、
を備える撮像装置。
【請求項１３】
光を光電変換して電荷を生成する第１の光電変換部を有する画素と、前記画素を制御する又は前記画素の信号を処理する回路部と、光を光電変換して電荷を生成する第２の光電変換部と、前記第２の光電変換部への光の一部を遮光する遮光部とを有する撮像部と、
前記第２の光電変換部で生成された電荷に基づく信号に基づいて、前記回路部におけるラッチアップの発生を検出する検出部と、
前記検出部による検出結果に基づいて、前記回路部への電力の供給を制御する制御部と、
を備える撮像装置。
【請求項１４】
複数のトランジスタを有する回路部と、
光を光電変換して電荷を生成する光電変換部と、
前記光電変換部への光の一部を遮光する遮光部と、
前記光電変換部で生成された電荷に基づく信号に基づいて、前記回路部におけるラッチアップの発生を検出する検出部と、
を備える半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子、撮像装置、及び半導体素子に関する。
【背景技術】
【０００２】
ラッチアップ現象で発光した光を光電変換素子に導くための導波路を有し、ラッチアップ現象の発生を検知する半導体デバイスが知られている（特許文献１）。しかし、特許文献１の半導体デバイスでは、ＣＭＯＳ構造による回路から光電変換素子まで導波路が引き回されるため、チップ面積が増大するおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−１６０３５８号公報
【発明の概要】
【０００４】
本発明の第１の態様によると、撮像素子は、光を光電変換して電荷を生成する第１の光電変換部を有し、前記第１の光電変換部で生成された電荷に基づく第１信号を生成する画素と、前記画素を制御する又は前記画素の前記第１信号を処理する回路部と、光を光電変換して電荷を生成する第２の光電変換部を有し、前記第２の光電変換部で生成された電荷に基づく第２信号を生成する生成部と、前記第２の光電変換部への光の一部を遮光する遮光部と、前記生成部の前記第２信号に基づいて、前記回路部におけるラッチアップの発生を検出する検出部と、を備える。
本発明の第２の態様によると、撮像装置は、光を光電変換して電荷を生成する第１の光電変換部を有する画素と、前記画素を制御する又は前記画素の信号を処理する回路部と、光を光電変換して電荷を生成する第２の光電変換部と、前記第２の光電変換部への光の一部を遮光する遮光部とを有する撮像部と、前記第２の光電変換部で生成された電荷に基づく信号に基づいて、前記回路部におけるラッチアップの発生を検出する検出部と、前記検出部による検出結果に基づいて、前記回路部への電力の供給を制御する制御部と、を備える。
本発明の第３の態様によると、半導体素子は、複数のトランジスタを有する回路部と、光を光電変換して電荷を生成する光電変換部と、前記光電変換部への光の一部を遮光する遮光部と、前記光電変換部で生成された電荷に基づく信号に基づいて、前記回路部におけるラッチアップの発生を検出する検出部と、を備える。
【図面の簡単な説明】
【０００５】
【図１】第１の実施の形態に係る撮像装置の構成例を示す図である。
【図２】第１の実施の形態に係る撮像素子の構成例を示す図である。
【図３】第１の実施の形態に係る撮像素子の一部の構成例を示す図である。
【図４】第１の実施の形態に係る画素の動作の一例を示す図である。
【図５】第１の実施の形態に係る撮像素子の一部の構成例を示す図である。
【図６】第１の実施の形態に係る撮像素子の一部の断面構造の一例を示す図である。
【図７】第１の実施の形態に係る生成部の動作の一例を示す図である。
【図８】変形例に係る撮像素子の一部の構成例を示す図である。
【図９】変形例に係る撮像素子の一部の構成例を示す図である。
【図１０】変形例に係る生成部の動作の一例を示す図である。
【図１１】変形例に係る撮像素子の一部の構成例を示す図である。
【図１２】変形例に係る撮像素子の構成例を示す図である。
【発明を実施するための形態】
【０００６】
（第１の実施の形態）
図１は、第１の実施の形態に係る撮像装置の一例であるカメラ１の構成例を示す図である。カメラ１は、撮影光学系（結像光学系）２、撮像素子３、制御部４、メモリ５、表示部６、及び操作部７を備える。撮影光学系２は、焦点調節レンズ（フォーカスレンズ）を含む複数のレンズ及び開口絞りを有し、撮像素子３に被写体像を結像する。なお、撮影光学系２は、カメラ１から着脱可能にしてもよい。
【０００７】
撮像素子３は、ＣＭＯＳイメージセンサやＣＣＤイメージセンサである。撮像素子３は、撮影光学系２を通過した光束を受光して、被写体像を撮像する。撮像素子３には、光電変換部を有する複数の画素が二次元状（行方向及び列方向）に配置される。光電変換部は、フォトダイオード（ＰＤ）によって構成される。撮像素子３は、受光した光を光電変換して信号を生成し、生成した信号を制御部４に出力する。
【０００８】
メモリ５は、メモリカード等の記録媒体である。メモリ５には、画像データや制御プログラム等が記録される。メモリ５へのデータの書き込みや、メモリ５からのデータの読み出しは、制御部４によって制御される。表示部６は、画像データに基づく画像、シャッター速度や絞り値等の撮影に関する情報、及びメニュー画面等を表示する。操作部７は、レリーズボタン、電源スイッチなどの各種設定スイッチ等を含み、それぞれの操作に応じた信号を制御部４へ出力する。
【０００９】
制御部４は、ＣＰＵやＦＰＧＡ、ＡＳＩＣ等のプロセッサ、及びＲＯＭやＲＡＭ等によって構成され、制御プログラムに基づいてカメラ１の各部を制御する。制御部４は、撮像制御部４ａと、画像データ生成部４ｂとを有する。
【００１０】
撮像制御部４ａは、撮像素子３を制御する信号を撮像素子３に供給して、撮像素子３の動作を制御する。撮像制御部４ａは、静止画撮影や動画撮影を行う場合、表示部６に被写体のスルー画像（ライブビュー画像）を表示する場合に、撮像素子３に被写体像を撮像させて、画像生成に用いる信号（撮像信号）を出力させる。
【００１１】
画像データ生成部４ｂは、撮像素子３から出力される撮像信号に各種の画像処理を行って画像データを生成する。画像処理には、例えば、階調変換処理、色補間処理、輪郭強調処理等の公知の画像処理が含まれる。
【００１２】
撮像素子３では、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのレイアウトによっては、寄生サイリスタが形成される場合がある。この場合、放射線が撮像素子３に入射すると、電流が流れ続けてしまう現象（ラッチアップ）が生じ得る。放射線が寄生サイリスタに入射することに起因して寄生サイリスタがオン状態となり、電源線から寄生サイリスタを介して接地線に過大な電流が流れ、画素の信号へのノイズの混入や撮像素子３の誤動作が生じてしまう。ラッチアップが発生して撮像素子３内のＰＮ接合を電流が流れる際、赤外光が生じる。このラッチアップに起因する光（赤外線）や、大電流に伴う撮像素子３の発熱によって、撮像信号にノイズが混入して、撮像信号を用いて生成される画像の画質が低下することになる。また、ラッチアップが発生すると、撮像素子３の特性劣化（信頼性低下）が生じる場合や、撮像素子３の破壊に至る場合もある。
【００１３】
そこで、本実施の形態に係る撮像素子３は、ラッチアップに起因して生じる光（赤外光）を受光するための光電変換部を有し、その光電変換部で変換された電荷に基づく信号（検出信号）を生成する。ラッチアップに伴う発光現象が生じると、検出信号の信号レベルが変化する。このため、撮像素子３は、生成された検出信号に基づいて、撮像素子３におけるラッチアップの発生の有無を推定することができる。以下に、撮像素子３の構成及びカメラ１が行う処理について説明する。
【００１４】
図２は、第１の実施の形態に係る撮像素子の構成例を示す図である。撮像素子３は、複数の画素が二次元状（行方向及び列方向）に配置される画素部５０を有する。画素部５０は、有効画素領域５５と、有効画素領域５５の周囲に設けられるオプティカルブラック（ＯＢ）領域６０とを有する。有効画素領域５５には、被写体からの光を受光する画素が配置される。有効画素領域５５の画素から出力される信号は、アナログ／デジタル変換部（ＡＤ変換部）によってデジタル信号に変換された後に、撮像信号として制御部４に出力される。
【００１５】
画素部５０外には、画素を制御する垂直制御部や画素の信号を処理するカラム回路部などの周辺回路が配置される周辺回路領域８０が設けられる。この周辺回路には、画素の動作を制御する垂直制御部、及び、画素から出力される信号をデジタル信号に変換するＡＤ変換部を有するカラム回路部が含まれる。
【００１６】
ＯＢ領域６０には、ＯＢ領域６０の全体を覆うように遮光膜６５が設けられる。ＯＢ領域６０に配置される画素は、外から光が入射しないように遮光された状態の画素（ＯＢ画素）となる。ＯＢ領域６０では、有効画素領域５５を囲むようにＯＢ画素が設けられる。ＯＢ画素から出力される信号は、ＡＤ変換部によってデジタル信号に変換された後に、撮像信号の補正に用いる信号（補正信号）として制御部４に出力される。
【００１７】
制御部４の画像データ生成部４ｂは、撮像素子３から出力される補正信号を用いて、暗電流に起因する信号成分（暗電流成分）を検出する。画像データ生成部４ｂは、撮像信号から暗電流成分を減算することによって、撮像信号から暗電流によるノイズ成分を除去する。画像データ生成部４ｂは、補正後の撮像信号に基づいて画像データを生成する。
【００１８】
ＯＢ領域６０は、有効画素領域５５と周辺回路領域８０との間に設けられる複数の検出領域７０（図２においては４つの検出領域７０）を有する。後述するが、各検出領域７０には、それぞれ、ラッチアップに起因する光を受光する光電変換部を有する複数の生成部と、生成部により生成された信号を用いてラッチアップの発生を検出する検出部とが配置される。上述したようにＯＢ領域６０には遮光膜６５が設けられるため、撮像素子３の外部から生成部及び検出部への光が遮光される。
【００１９】
図３は、撮像素子３の有効画素領域５５に設けられた複数の画素１０のうちの一部の画素１０と、周辺回路領域８０に設けられた複数のカラム回路部２２のうちの１つのカラム回路部２２及び垂直制御部２５とを示している。また、図３では、列方向（垂直方向）及び列方向に交差する行方向（水平方向）に配置される複数の画素１０のうち、列方向に配置された複数の画素列の一つの画素列の一部を示している。撮像素子３には、列方向、即ち垂直方向に並んだ複数の画素の列である画素列に対して、垂直信号線２０が設けられる。垂直信号線２０に対して電流源２１及びカラム回路部２２が設けられる。なお、他の画素列の構成も、図３の画素列の構成と同様である。垂直制御部２５は、複数の画素列に対して共通に設けられる。
【００２０】
画素１０は、光電変換部１１と、転送部１２と、フローティングディフュージョン（ＦＤ）１３と、リセット部１４と、増幅部１５と、選択部１６とを有する。光電変換部１１は、フォトダイオードＰＤであり、入射した光を電荷に変換し、光電変換された電荷を蓄積する。転送部１２は、信号ΦＴＧ１により制御されるトランジスタＭ１から構成され、光電変換部１１で光電変換された電荷をＦＤ１３に転送する。トランジスタＭ１は、転送トランジスタである。ＦＤ１３は、ＦＤ１３に転送された電荷を蓄積（保持）する。
【００２１】
増幅部１５は、ＦＤ１３に蓄積された電荷による信号を増幅して出力する。増幅部１５は、ドレイン（端子）、ゲート（端子）、及びソース（端子）がそれぞれ、電源ＶＤＤ１、ＦＤ１３、及び選択部１６に接続されるトランジスタＭ３により構成される。増幅部１５のソースは、選択部１６を介して垂直信号線２０に接続される。増幅部１５は、電流源２１を負荷電流源としてソースフォロワ回路の一部として機能する。トランジスタＭ３は、増幅トランジスタである。
【００２２】
リセット部１４は、信号ΦＲＳＴ１により制御されるトランジスタＭ２から構成され、ＦＤ１３に蓄積された電荷を排出し、ＦＤ１３の電圧（電位）をリセットする。トランジスタＭ２は、リセットトランジスタである。選択部１６は、信号ΦＳＥＬ１により制御されるトランジスタＭ４から構成され、増幅部１５と垂直信号線２０とを電気的に接続又は切断する。選択部１６のトランジスタＭ４は、オン状態の場合に、増幅部１５からの信号を垂直信号線２０に出力する。トランジスタＭ４は、選択トランジスタである。
【００２３】
上述のように、光電変換部１１で光電変換された電荷は、転送部１２によってＦＤ１３に転送される。ＦＤ１３に転送された電荷に応じた信号（画素信号）が、垂直信号線２０に出力される。画素１０から出力される画素信号は、光電変換部１１によって光電変換された電荷に基づいて生成されるアナログ信号である。
【００２４】
垂直制御部２５は、複数の画素列に対して共通に設けられる。垂直制御部２５は、信号ΦＴＧ１、信号ΦＲＳＴ１、信号ΦＳＥＬ１を各画素に供給して、各画素の動作を制御する。垂直制御部２５は、画素の各トランジスタのゲートに信号を供給して、トランジスタをオン状態（接続状態、導通状態、短絡状態）又はオフ状態（切断状態、非導通状態、開放状態、遮断状態）とする。
【００２５】
カラム回路部２２は、ＡＤ変換部を含んで構成され、各画素から垂直信号線２０を介して入力されるアナログ信号をデジタル信号に変換し、変換後のデジタル信号を出力する。デジタル信号に変換された画素信号は、不図示の信号処理部に入力されて、相関二重サンプリングや信号量を補正する処理等の信号処理が施された後に、撮像信号としてカメラ１の制御部４に出力される。
【００２６】
図４は、第１の実施の形態に係る画素の動作の一例を示す図である。図４に示すタイミングチャートにおいて、横軸は時刻を示しており、撮像素子３の画素に入力される制御信号を示している。また、図４において、制御信号がハイレベル（例えば電源電圧ＶＤＤ１）の場合に制御信号が入力されるトランジスタがオン状態となり、制御信号がローレベル（例えば接地電圧ＧＮＤ）の場合に制御信号が入力されるトランジスタがオフ状態となる。
【００２７】
図４に示す時刻ｔ１では、信号ΦＲＳＴ１がハイレベルになることで、リセット部１４のトランジスタＭ２がオンになる。また、時刻ｔ１では、信号ΦＴＧ１がハイレベルになることで、転送部１２のトランジスタＭ１がオンになる。信号ΦＲＳＴ１及び信号ΦＴＧ１が共にハイレベルであるため、電源線（電源電圧ＶＤＤ１）とＦＤ１３と光電変換部１１とが電気的に接続される。これにより、光電変換部１１の電荷が排出され、光電変換部１１の電圧がリセットされる。また、ＦＤ１３の電荷が排出され、ＦＤ１３の電圧がリセット電圧になる。また、時刻ｔ１では、信号ΦＳＥＬ１がハイレベルになり、画素１０は、リセット電圧に基づく信号を垂直信号線２０に出力する。
【００２８】
時刻ｔ２において、信号ΦＴＧ１がローレベルになることで、転送部１２のトランジスタＭ１がオフになり、光電変換部１１とＦＤ１３とが電気的に切り離される。光電変換部１１は、被写体からの光を光電変換して生成された電荷を蓄積する。
【００２９】
時刻ｔ３において、信号ΦＲＳＴ１がローレベルになることで、リセット部１４のトランジスタＭ２がオフになる。時刻ｔ３から時刻ｔ４までの期間において、カラム回路部２２は、画素１０から出力される信号を、ＦＤ１３の電圧をリセット電圧にリセットしたときの信号（ダーク信号）としてサンプリングする。カラム回路部２２は、ダーク信号をデジタル信号に変換する。
【００３０】
時刻ｔ４では、信号ΦＴＧ１がハイレベルになることで、転送部１２のトランジスタＭ１がオンになり、光電変換部１１で光電変換された電荷が、ＦＤ１３に転送される。時刻ｔ２から時刻ｔ４までの期間Ｔ１は、電荷の蓄積動作が行われる期間（電荷蓄積期間）となる。また、時刻ｔ４では、信号ΦＳＥＬ１がハイレベルであるため、光電変換部１１で生成された電荷に基づく画素信号が、増幅部１５及び選択部１６によって垂直信号線２０に出力される。画素１０は、電荷蓄積期間Ｔ１の間に蓄積された電荷量に基づいて画素信号を生成して、垂直信号線２０に出力する。カラム回路部２２は、入力される画素信号をサンプリングし、デジタル信号に変換する。
【００３１】
デジタル信号に変換されたダーク信号と画素信号とは、不図示の信号処理部に入力される。信号処理部は、ダーク信号と画素信号との差分処理を行う相関二重サンプリング等の信号処理を行った後に、処理後の画素信号を制御部４に出力する。
【００３２】
なお、本実施の形態にあっては、ＯＢ画素の回路構成は、画素１０の回路構成と同一である。また、ＯＢ画素の電荷蓄積期間は、上述した画素１０の電荷蓄積期間Ｔ１と同じ長さとなる。ＯＢ画素から出力される信号は、デジタル信号に変換された後に、補正信号として制御部４に出力される。
【００３３】
図５は、撮像素子３に設けられた複数の検出領域７０のうちの１つの検出領域７０と、制御回路部４５とを示している。上述したように、検出領域７０には、複数の生成部３０と、検出部４０とが設けられる。生成部３０は、光電変換部３１と、転送部３２と、ＦＤ３３と、リセット部３４と、増幅部３５と、電流源３６とを有する。光電変換部３１は、フォトダイオードＰＤであり、入射した光を電荷に変換し、光電変換された電荷を蓄積する。
【００３４】
転送部３２は、信号ΦＴＧ２により制御されるトランジスタＭ１１から構成され、光電変換部３１で光電変換された電荷をＦＤ３３に転送する。ＦＤ３３は、ＦＤ３３に転送された電荷を蓄積する。増幅部３５は、ＦＤ３３に蓄積された電荷による信号を増幅して出力する。増幅部３５は、ドレイン、ゲート、及びソースがそれぞれ、電源ＶＤＤ１、ＦＤ３３、及び電流源３６に接続されるトランジスタＭ１３により構成される。リセット部３４は、信号ΦＲＳＴ２により制御されるトランジスタＭ１２から構成され、ＦＤ３３に蓄積された電荷を排出し、ＦＤ３３の電圧をリセットする。
【００３５】
上述のように、光電変換部３１で光電変換された電荷は、転送部３２によってＦＤ３３に転送される。ＦＤ３３に転送された電荷に応じた信号（検出信号）が、検出部４０に出力される。検出信号は、光電変換部３１によって光電変換された電荷に基づいて生成されるアナログ信号である。検出領域７０の複数の生成部３０において生成された検出信号は、それぞれ検出部４０に入力される。
【００３６】
制御回路部４５は、複数の生成部３０に対して共通に設けられる。制御回路部４５は、信号ΦＴＧ２、信号ΦＲＳＴ２を各生成部３０に供給して、各生成部３０の動作を制御する。制御回路部４５は、生成部３０の各トランジスタのゲートに信号を供給して、トランジスタをオン状態又はオフ状態とする。なお、制御回路部４５と垂直制御部２５（図３参照）とは、複数の生成部３０及び画素１０を制御する制御部として一体的に構成されてもよい。
【００３７】
図６は、第１の実施の形態に係る撮像素子の一部の断面構造の一例を示す図である。図６では、周辺回路領域８０の一部と、検出領域７０に設けられた複数の生成部３０のうちの１つの生成部３０とが示されている。周辺回路領域８０に配置される垂直制御部２５やＡＤ変換部は、複数のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを用いて構成される。周辺回路領域８０は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが配置される領域（ＣＭＯＳ領域）となる。
【００３８】
図６に示す例では、撮像素子３は、ｐ型の半導体基板であるｐ基板１００を有する。ｐ基板１００にはｎウェル１０１が設けられ、ｎウェル１０１にはｐウェル１０２が設けられる。また、ｎウェル１０１には、ＰＭＯＳトランジスタ１０３が配置され、ｐウェル１０２には、ＮＭＯＳトランジスタ１０４が配置される。ｎウェル１０１に形成されるｐ＋領域８３およびｐ＋領域８４は、それぞれｐ型の不純物を用いて形成され、ＰＭＯＳトランジスタ１０３のソース・ドレイン領域として機能する。また、ｐウェル１０２に形成されるｎ＋領域８５およびｎ＋領域８６は、それぞれｎ型の不純物を用いて形成され、ＮＭＯＳトランジスタ１０４のソース・ドレイン領域として機能する。
【００３９】
ＰＭＯＳトランジスタ１０３のソース（ｐ＋領域８３）及びｎ＋領域８２には、電源線を介して電源電圧ＶＤＤ２が供給される。ＮＭＯＳトランジスタ１０４のソース（ｎ＋領域８６）及びｐ＋領域８７には、接地線を介して接地電圧ＧＮＤが供給される。ｐ基板１００のｐ＋領域８１には、接地線を介して接地電圧ＧＮＤが供給される。
【００４０】
ｎウェル１０１に設けられたｎ＋領域７１は、電源線を介して電源電圧ＶＤＤ２が与えられる。また、ｐ基板１００に設けられたｐ＋領域７２及びｐ＋領域７３は、それぞれ接地線を介して接地電圧ＧＮＤが与えられる。ｎ＋領域７１及びｐ＋領域７２は、周辺回路領域８０と生成部３０との間に設けられ、ガードリングとして機能し、隣接する領域に電荷が漏れることを抑制する。また、ｐ＋領域７３も、ガードリングとして機能する。
【００４１】
生成部３０は、上述したように、光電変換部３１と、転送部３２と、ＦＤ３３と、リセット部３４と、増幅部３５と、電流源３６とを有する。遮光部（遮光膜）６５は、検出領域７０を含むＯＢ領域６０の全体を覆うように形成される。遮光部６５は、導体膜等により構成され、例えばアルミニウム、銅、タングステン、又はこれらの膜の多層膜である。
【００４２】
周辺回路領域８０には、図６に示すように、複数の寄生素子が形成される。ＰＭＯＳトランジスタ１０３のソース（ｐ＋領域８３）をエミッタ（端子）とし、ｎウェル１０１をベース（端子）とし、ｐ基板１００をコレクタ（端子）とする寄生ＰＮＰトランジスタ９１が形成される。ＰＭＯＳトランジスタ１０３のソース（ｐ＋領域８３）をエミッタとし、ｎウェル１０１をベースとし、ｐウェル１０２をコレクタとする寄生ＰＮＰトランジスタ９２が形成される。また、ＮＭＯＳトランジスタ１０４のソース（ｎ＋領域８６）をエミッタとし、ｐウェル１０２をベースとし、ｎウェル１０１をコレクタとする寄生ＮＰＮトランジスタ９３が形成される。
【００４３】
周辺回路領域８０において、ｐ＋領域８１と寄生ＰＮＰトランジスタ９１との間には、寄生抵抗９４が形成される。また、ｎ＋領域８２と寄生ＰＮＰトランジスタ９１との間には、寄生抵抗９５が形成され、ｐ＋領域８７と寄生ＮＰＮトランジスタ９３との間には、寄生抵抗９６が形成される。このように、周辺回路領域８０には、複数の寄生トランジスタ及び寄生抵抗が形成されてしまう。
【００４４】
寄生ＰＮＰトランジスタ９２及び寄生ＮＰＮトランジスタ９３は、寄生サイリスタを構成する。この寄生サイリスタに例えば自然界の放射線が入射すると、寄生ＰＮＰトランジスタ９２及び寄生ＮＰＮトランジスタ９３がオン状態となり、電源電圧ＶＤＤ２が与えられる電源線と接地電圧ＧＮＤが与えられる接地線との間に大電流が流れうる。なお、寄生サイリスタに高電圧または大電流が入力されることによっても、寄生サイリスタがオン状態となってラッチアップが発生し得る。
【００４５】
周辺回路領域８０においてラッチアップが発生して、寄生サイリスタのＰＮ接合部に大電流が流れる場合、赤外光が生じる。生成部３０の光電変換部３１は、ラッチアップに起因する光（赤外光）を受光し、受光した光を電荷に変換する。生成部３０は、光電変換部３１で変換された電荷に基づく検出信号を生成して、検出部４０に出力する。
【００４６】
検出部４０は、生成部３０から出力される検出信号に基づいて、撮像素子３におけるラッチアップの発生の有無を検出する。検出部４０は、例えば検出信号の信号レベルが所定の基準レベル（閾値）を超えている場合に、ラッチアップが発生したと判断する。撮像素子３は、検出部４０による判定結果を示す信号（判定信号）を、カメラ１の制御部４に出力する。
制御部４は、撮像素子３から出力される判定信号に基づきラッチアップが発生したことを把握すると、撮像素子３に対する電力の供給を停止させる。これにより、カメラ１は、寄生サイリスタの動作を停止させて、ラッチアップを解消することができる。
【００４７】
上述したラッチアップに起因する光（赤外光）は、一般的に、約７５０ｎｍから約９００ｎｍまでの波長域の微弱光となる。この波長域の赤外光に対しては基板材料（シリコン）による吸収は少ないので、ラッチアップを発生し得る回路部（例えば垂直制御部２５やＡＤ変換部等）と生成部３０との間隔を、２ｍｍ程度まで広げることができる。ラッチアップを発生し得る回路部と生成部３０との間隔を、２ｍｍ以下とすることで、生成部３０の光電変換部３１の受光量を確保して、ラッチアップの発生の検出精度が低下することを抑えることができる。ラッチアップを発生し得る回路部と生成部３０との間隔を、１ｍｍ〜２ｍｍの範囲にしてもよい。また、光電変換部３１を、２ｍｍ以下の間隔で離散的に配置するようにしてもよい。
以下では、本実施の形態に係る生成部の制御例について、図面を参照して説明する。
【００４８】
図７は、第１の実施の形態に係る生成部の動作の一例を示す図である。図７に示すタイミングチャートにおいて、横軸は時刻を示しており、撮像素子３の生成部３０に入力される制御信号を示している。
【００４９】
時刻ｔ１１では、信号ΦＲＳＴ２がハイレベルになることで、リセット部３４のトランジスタＭ１２がオンになる。また、時刻ｔ１１では、信号ΦＴＧ２がハイレベルになることで、転送部３２のトランジスタＭ１１がオンになる。これにより、光電変換部３１の電荷が排出され、光電変換部３１の電圧がリセットされる。また、ＦＤ３３の電荷が排出され、ＦＤ３３の電圧がリセット電圧になる。生成部３０は、リセット電圧に基づく信号を検出部４０に出力する。
【００５０】
時刻ｔ１２において、信号ΦＴＧ２がローレベルになることで、転送部３２のトランジスタＭ１１がオフになり、光電変換部３１とＦＤ３３とが電気的に切り離される。光電変換部３１は、ラッチアップに起因する光を光電変換して生成された電荷を蓄積する。
【００５１】
時刻ｔ１３において、信号ΦＲＳＴ２がローレベルになることで、リセット部３４のトランジスタＭ１２がオフになる。時刻ｔ１３から時刻ｔ１４までの期間において、検出部４０は、生成部３０から出力される信号を、ＦＤ３３の電圧をリセット電圧にリセットしたときの信号（ダーク信号）としてサンプリングする。
【００５２】
時刻ｔ１４では、信号ΦＴＧ２がハイレベルになることで、転送部３２のトランジスタＭ１１がオンになり、光電変換部３１で光電変換された電荷が、ＦＤ３３に転送される。時刻ｔ１２から時刻ｔ１４までの期間Ｔ２は、電荷蓄積期間となる。生成部３０は、電荷蓄積期間Ｔ２の間に蓄積された電荷量に基づいて検出信号を生成して、検出部４０に出力する。この場合、制御回路部４５は、生成部３０に供給する信号ΦＴＧ２のタイミングを制御して、画素１０の電荷蓄積期間Ｔ１よりも時間が長い電荷蓄積時間Ｔ２を設定する。これにより、生成部３０の光電変換部３１の受光量を確保することができ、ラッチアップに起因する光が微弱光の場合にラッチアップの検出精度が低下することを防ぐことができる。
【００５３】
検出部４０は、生成部３０から出力される検出信号をサンプリングする。検出部４０は、生成部３０の検出信号から生成部３０のダーク信号を減算する処理を行う。検出部４０は、減算処理後の検出信号を用いて、撮像素子３におけるラッチアップの発生の有無を検出する。例えば、検出部４０は、検出信号の信号レベルが所定の基準レベル以上であるか否かを判定する。検出部４０は、検出信号の信号レベルが所定の基準レベル以内であればラッチアップは発生していないと判断し、検出信号の信号レベルが所定の基準レベルを超えている場合にはラッチアップが発生したと判断する。検出部４０は、判定結果を示す判定信号を、制御部４に出力する。
【００５４】
上述のように、検出部４０は、検出信号からダーク信号を減算し、減算後の検出信号を用いてラッチアップの発生の検出を行う。このため、生成部３０から出力された検出信号のみを用いてラッチアップの判定処理を行う場合よりも、Ｓ／Ｎ比を向上させることができ、ラッチアップの検出精度を向上させることができる。なお、検出部４０は、複数の異なる期間において生成部３０から出力された検出信号を積算（加算）し、積算された検出信号を用いてラッチアップの判定処理を行うようにしてもよい。積算処理を行うことによって検出信号のＳ／Ｎ比を向上させ、ラッチアップの検出精度を向上させることができる。
【００５５】
制御部４は、ラッチアップの発生が検出された場合、撮像素子３に対する電力の供給を停止させて、寄生サイリスタの動作を停止させる。これにより、ラッチアップを解消することができ、撮像素子３の誤動作や撮像素子３の破壊が生じることを防ぐことができる。また、制御部４は、撮像素子３への電力の供給を停止させてから所定時間後に、撮像素子３への電力の供給を再開させることで、撮像素子３を通常の状態に復帰（回復）させることが可能となる。
【００５６】
また、本実施の形態に係る撮像素子３には、複数の検出領域７０が設けられ、検出領域７０毎に検出部４０が設けられる。撮像素子３は、各検出部４０の各々の判定結果を示す判定信号を制御部４に出力するようにしてもよい。この場合、制御部４は、判定信号に基づいて、撮像素子３においてラッチアップが発生した領域を推定することができる。この場合、制御部４は、ラッチアップが生じた撮像素子３の一部分への電力の供給を停止するようにしてもよい。
【００５７】
なお、撮像素子３は、生成部３０から出力される検出信号及びダーク信号を、制御部４に送信するようにしてもよい。この場合、制御部４が、検出信号及びダーク信号に基づいて、撮像素子３におけるラッチアップの発生の有無を検出するようにしてもよい。
【００５８】
上述した実施の形態によれば、次の作用効果が得られる。
（１）撮像素子３は、光を光電変換して電荷を生成する第１の光電変換部を有し、第１の光電変換部で生成された電荷に基づく第１信号（撮像信号）を生成する画素１０と、画素を制御する又は画素の第１信号を処理する回路部と、光を光電変換して電荷を生成する第２の光電変換部を有し、第２の光電変換部で生成された電荷に基づく第２信号（検出信号）を生成する生成部３０と、第２の光電変換部への光の一部を遮光する遮光部６５と、生成部の第２信号に基づいて、回路部におけるラッチアップの発生を検出する検出部４０と、を備える。ラッチアップにより発生した赤外光は、基板（シリコン基板）中を透過して生成部３０の光電変換部３１に達する。このため、生成部３０から出力される検出信号を用いて撮像素子３におけるラッチアップの発生を検出することができる。また、特許文献１に記載のような導波路は配置されないため、チップ面積が増大することを抑制することができる。
【００５９】
（２）撮像装置（カメラ１）は、光を光電変換して電荷を生成する第１の光電変換部を有する画素１０と、画素を制御する又は画素の信号を処理する回路部と、光を光電変換して電荷を生成する第２の光電変換部と、第２の光電変換部への光の一部を遮光する遮光部６５とを有する撮像部（撮像素子３）と、第２の光電変換部で生成された電荷に基づく信号に基づいて、回路部におけるラッチアップの発生を検出する検出部と、検出部による検出結果に基づいて、回路部への電力の供給を制御する制御部４と、を備える。本実施の形態では、制御部４は、検出部４０による検出結果に基づき撮像素子３への電力の供給を制御する。これにより、撮像素子３におけるラッチアップを解消させることができる。また、撮像素子３の特性劣化や撮像素子３の破壊が生じることを防ぐことができる。
【００６０】
次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。
【００６１】
（変形例１）
上述した実施の形態では、生成部３０に１つの光電変換部が配置される例について説明したが、生成部３０の構成を、２つ以上の光電変換部を有する構成にしてもよい。図８は、変形例１に係る生成部３０の構成例を示す図である。本変形例では、信号ΦＴＧ２がハイレベルとなることで、第１の光電変換部３１ａ及び第２の光電変換部３１ｂでそれぞれ生成された電荷が、それぞれ第１の転送部３２ａ、第２の転送部３２ｂを介してＦＤ３３に転送されて加算される。生成部３０は、加算された電荷に基づく検出信号を検出部４０に出力する。検出部４０は、加算された電荷に基づく検出信号を用いて、ラッチアップの発生の検出を行う。このため、１つの光電変換部で変換された電荷に基づく検出信号のみを用いてラッチアップの検出を行う場合よりも、Ｓ／Ｎ比を向上させることができ、ラッチアップの検出精度を向上させることができる。
【００６２】
（変形例２）
図９は、変形例２に係る生成部の構成例を示す図であり、図１０は、変形例に係る生成部の動作の一例を示す図である。図９に示すように、本変形に係る制御回路部４５は、第１の転送部３２ａと第２の転送部３２ｂとを、互いに異なる制御信号（ΦＴＧ２、ΦＴＧ３）を用いてオンオフ制御する。図１０に示す例の場合、時刻ｔ１６において信号ΦＴＧ２がハイレベルとなることで、生成部３０は、電荷蓄積期間Ｔ３の間に第１の光電変換部３１ａで蓄積された電荷に基づく第１の検出信号を、検出部４０に出力する。また、時刻ｔ１９において信号ΦＴＧ３がハイレベルとなることで、生成部３０は、電荷蓄積期間Ｔ４の間に第２の光電変換部３１ｂで蓄積された電荷に基づく第２の検出信号を、検出部４０に出力する。
【００６３】
検出部４０は、互いに異なる電荷蓄積期間の間に蓄積された電荷に基づく第１及び第２の検出信号を用いて、ラッチアップの発生の検出を行う。例えば、検出部４０は、第１の検出信号の信号レベル及び第２の検出信号の信号レベルのうちの少なくとも一方が所定の基準レベル以内であればラッチアップは発生していないと判断する。一方、検出部４０は、第１の検出信号の信号レベル及び第２の検出信号の信号レベルの両方が所定の基準レベルを超えている場合にはラッチアップが発生したと判断する。これにより、ラッチアップの誤検出が生じることを抑制することができる。
【００６４】
（変形例３）
上述した実施の形態では、複数の生成部３０の検出信号を、互いに異なる信号線に出力させる例について説明した。しかし、図１１に示すように、複数の生成部３０の検出信号を１つの信号線３８に出力させるようにしてもよい。この場合、複数の生成部３０の各々の増幅部３５のソース端子が、信号線３８に電気的に接続される。信号線３８に接続された電流源３７の電流は、複数の生成部３０に分流（分配）される。信号線３８では、複数の生成部３０の検出信号が加算（混合）され、加算検出信号となる。検出部４０は、信号線３８を介して入力される加算検出信号を用いて、ラッチアップの発生の検出を行う。このように、本変形例では、複数の生成部３０の検出信号を加算して読み出すため、複数の生成部３０と検出部４０とに接続される信号線を削減することができ、チップ面積を低減させることができる。
【００６５】
（変形例４）
上述した実施の形態および変形例で説明した撮像素子を、複数の基板（例えば、複数の半導体基板）を積層して構成される積層センサ（積層型の撮像素子）に適用してもよい。例えば、図１２（ａ）、（ｂ）に示すように、複数の画素１０を第１の基板１１０に配置し、生成部３０を第２の基板１２０に離散的に配置してもよい。また、複数の生成部３０を覆うように遮光部６５を配置してもよいし、図１２（ｂ）に示すように生成部３０毎に遮光部６５を配置してもよい。また、積層センサは３つ以上の基板を用いて構成してもよい。
【００６６】
（変形例５）
ＯＢ領域６０に配置された複数のＯＢ画素のうちの一部のＯＢ画素を、生成部３０として用いるようにしてもよい。この場合、一部のＯＢ画素は、ＯＢ画素として機能すると共に生成部としても機能する。この場合、ＯＢ画素としても機能する生成部の電荷蓄積期間は、ＯＢ画素の電荷蓄積期間Ｔ１と同じ長さとなる。なお、有効画素領域５５に設けられた複数の画素１０の一部に置換して、生成部３０を配置するようにしてもよい。
【００６７】
（変形例６）
上記の実施の形態および変形例では、撮像素子３に含まれる生成部３０及び検出部４０として示したが、これに限られない。上述の実施の形態及び変形例で説明した生成部及び検出部は、ラッチアップを発生し得る他の半導体素子にも適用可能である。
【００６８】
（変形例７）
上述の実施の形態及び変形例で説明した撮像素子及び撮像装置は、カメラ、スマートフォン、タブレット、ＰＣに内蔵のカメラ、車載カメラ、無人航空機（ドローン、ラジコン機等）に搭載されるカメラ等に適用されてもよい。
【００６９】
上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
【符号の説明】
【００７０】
１…撮像装置、３…撮像素子、４…制御部、１０…画素、３０…生成部、４０…検出部、６５…遮光部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2020127167.tif 000012
【図１１】
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【図１２】
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