(57)【要約】【課題】高速に動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１メモリトランジスタを含むメモリストリングと、第１メモリトランジスタのゲート電極に接続された第１ワード線と、メモリストリングの一端に接続されたソース線と、第１ワード線及びソース線に接続された第１接続トランジスタと、を備える。【選択図】図２
2020102282.tif 000002
【特許請求の範囲】
【請求項１】
第１メモリトランジスタを含むメモリストリングと、
前記第１メモリトランジスタのゲート電極に接続された第１ワード線と、
前記メモリストリングの一端に接続されたソース線と、
前記第１ワード線及び前記ソース線に接続された第１接続トランジスタと
を備える半導体記憶装置。
【請求項２】
前記メモリストリングに含まれる第１選択トランジスタと、
前記第１選択トランジスタのゲート電極に接続された第１選択ゲート線と、
前記第１選択ゲート線及び前記ソース線に接続された第２接続トランジスタと
を備える請求項１記載の半導体記憶装置。
【請求項３】
前記第１接続トランジスタ及び前記ソース線の間に接続された第３接続トランジスタを備え、
前記第１接続トランジスタはエンハンスメント型のトランジスタであり、
前記第３接続トランジスタはデプレッション型のトランジスタである
請求項１又は２記載の半導体記憶装置。
【請求項４】
基板と、
前記基板に設けられ、お互いに交差する第１方向及び第２方向に並ぶ複数のメモリセルアレイと、
前記複数のメモリセルアレイに対応して前記基板の表面に設けられた複数の第１回路と
を備え、
前記複数のメモリセルアレイは、それぞれ、前記メモリストリングを含み、
前記複数の第１回路は、それぞれ、前記第１接続トランジスタを含む
請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項５】
第１メモリトランジスタ及び第１選択トランジスタを含むメモリストリングと、
前記第１メモリトランジスタのゲート電極に接続された第１ワード線と、
前記第１選択トランジスタのゲート電極に接続された第１選択ゲート線と、
前記メモリストリングの一端に接続されたソース線と
を備え、
前記第１メモリトランジスタのデータを消去する消去動作の
第１のタイミングで、前記第１ワード線の電圧が第１電圧、前記第１選択ゲート線の電圧が前記第１電圧より大きい第２電圧、前記ソース線の電圧が前記第２電圧より大きい第３電圧となり、
前記第１のタイミングより後の第２のタイミングで、前記第１ワード線の電圧が前記第１電圧より大きく前記第３電圧より小さい第４電圧、前記第１選択ゲート線の電圧が前記第３電圧より小さい第５電圧となり、
前記第２のタイミングより後の第３のタイミングで、前記ソース線の電圧が前記第３電圧より小さい第６電圧となる
半導体記憶装置。
【請求項６】
前記第３のタイミングで、前記第１ワード線の電圧が前記第４電圧より小さい第７電圧、前記第１選択ゲート線の電圧が前記第５電圧より小さい第８電圧となる
請求項５記載の半導体記憶装置。
【請求項７】
前記第２のタイミングで、前記ソース線の電圧が前記第６電圧より大きい第９電圧となる
請求項６記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
第１メモリトランジスタを含むメモリストリングと、第１メモリトランジスタのゲート電極に接続された第１ワード線と、メモリストリングの一端に接続されたソース線と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１７６３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高速に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、第１メモリトランジスタを含むメモリストリングと、第１メモリトランジスタのゲート電極に接続された第１ワード線と、メモリストリングの一端に接続されたソース線と、第１ワード線及びソース線に接続された第１接続トランジスタと、を備える。
【０００６】
一の実施形態に係る半導体記憶装置は、第１メモリトランジスタ及び第１選択トランジスタを含むメモリストリングと、第１メモリトランジスタのゲート電極に接続された第１ワード線と、第１選択トランジスタのゲート電極に接続された第１選択ゲート線と、メモリストリングの一端に接続されたソース線と、を備える。第１メモリトランジスタのデータを消去する消去動作の第１のタイミングで、第１ワード線の電圧が第１電圧、第１選択ゲート線の電圧が第１電圧より大きい第２電圧、ソース線の電圧が第２電圧より大きい第３電圧となる。第１のタイミングより後の第２のタイミングで、第１ワード線の電圧が第１電圧より大きく第３電圧より小さい第４電圧、第１選択ゲート線の電圧が第３電圧より小さい第５電圧となる。第２のタイミングより後の第３のタイミングで、ソース線の電圧が第３電圧より小さい第６電圧となる。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な等価回路図である。
【図２】第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な等価回路図である。
【図３】第１実施形態に係る半導体記憶装置の構成例を示す模式的な平面図である。
【図４】図３の一部の拡大図である。
【図５】図４の一部の拡大図である。
【図６】図５に示す構造をＡ−Ａ´線に沿って切断し、矢印の方向に見た断面図である。
【図７】第１実施形態に係る半導体記憶装置の消去動作について説明するための波形図である。
【図８】同消去動作について説明するための回路図である。
【図９】同消去動作について説明するための回路図である。
【図１０】第２実施形態に係る半導体記憶装置の消去動作について説明するための波形図である。
【図１１】同消去動作について説明するための回路図である。
【図１２】第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な等価回路図である。
【図１３】第３実施形態に係る半導体記憶装置の消去動作について説明するための波形図である。
【図１４】同消去動作について説明するための回路図である。
【図１５】同消去動作について説明するための回路図である。
【図１６】他の実施形態について説明するための回路図である。
【発明を実施するための形態】
【０００８】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【０００９】
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
【００１０】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【００１１】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向が基板の表面と交差する場合、この第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
【００１２】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１３】
また、本明細書において、第１の構成が第２の構成から「電気的に絶縁されている」と言った場合には、例えば、第１の構成と第２の構成との間に絶縁膜等が設けられており、第１の構成と第２の構成とを接続するコンタクトや配線等が設けられていない状態を意味することとする。
【００１４】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【００１５】
以下、図面を参照して、実施形態に係る半導体記憶装置の回路構成について説明する。尚、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。
【００１６】
［第１実施形態］
［回路構成］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な等価回路図である。
【００１７】
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡを制御する周辺回路ＰＣと、を備える。
【００１８】
メモリセルアレイＭＣＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【００１９】
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤ、一又は複数のダミーセルＤＣ、複数のメモリセルＭＣ、一又は複数のダミーセルＤＣ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
【００２０】
メモリセルＭＣは、本実施形態において、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
【００２１】
ダミーセルＤＣは、メモリセルＭＣと同様の構造を備える電界効果型のトランジスタである。ただし、ダミーセルＤＣは、メモリとして利用されず、この点においてメモリセルＭＣと異なる。尚、１のメモリストリングＭＳに対応する複数のダミーセルＤＣのゲート電極には、それぞれ、ダミーワード線ＤＷＬが接続される。これらダミーワード線ＤＷＬは、それぞれ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
【００２２】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
【００２３】
周辺回路ＰＣは、動作電圧を生成する動作電圧生成回路２１と、アドレスデータをデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、ビット線ＢＬに接続されたセンスアンプ２５と、これらを制御するシーケンサ２６と、を備える。
【００２４】
動作電圧生成回路２１は、複数の動作電圧出力端子３１を備える。例えば、動作電圧生成回路２１は、シーケンサ２６からの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を順次生成し、複数の動作電圧出力端子３１に出力する。
【００２５】
アドレスデコーダ２２は、複数のブロック選択線３２及び複数の電圧選択線３３を備える。例えば、アドレスデコーダ２２は、シーケンサ２６からの制御信号に従って順次アドレスレジスタのアドレスデータを参照し、このアドレスデータをデコードして、アドレスデータに対応する所定のブロック選択線３２及び電圧選択線３３を“Ｈ”状態とし、それ以外のブロック選択線３２及び電圧選択線３３を“Ｌ”状態とする。
【００２６】
ブロック選択回路２３は、メモリブロックＭＢに対応する複数のブロック選択部３４を備える。これら複数のブロック選択部３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数のブロック選択トランジスタ３５を備える。ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５の一端は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。他端は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して動作電圧出力端子３１に電気的に接続される。ゲート電極は、対応するブロック選択線３２に共通に接続される。
【００２７】
電圧選択回路２４は、ワード線ＷＬ、ダミーワード線ＤＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７の一端は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。他端は、それぞれ、対応する動作電圧出力端子３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。
【００２８】
センスアンプ２５は、複数のビット線ＢＬに接続される。センスアンプ２５は、例えば、ビット線ＢＬに対応する複数のセンスアンプユニットを備える。センスアンプユニットは、それぞれ、動作電圧生成回路２１において生成された電圧に基づいてビット線ＢＬを充電するクランプトランジスタと、クランプトランジスタに接続されたセンスノードと、データラッチと、センスノードの電圧又は電流に応じてデータラッチに“Ｈ”又は“Ｌ”のデータを保持させるセンス回路と、を備える。また、センスアンプユニットは、複数の他のデータラッチと、論理回路と、を備える。論理回路は、例えば読出動作に際して、データラッチに保持されたデータを参照してメモリセルＭＣに保持されたデータを特定する。また、例えば書込動作に際して、データラッチに保持されたデータを参照して、ビット線ＢＬの電圧を制御する。
【００２９】
シーケンサ２６は、入力された命令及び半導体記憶装置の状態に応じて、動作電圧生成回路２１、アドレスデコーダ２２及びセンスアンプ２５に制御信号を出力する。例えば、シーケンサ２６は、クロック信号に従って順次コマンドレジスタのコマンドデータを参照し、このコマンドデータをデコードして、動作電圧生成回路２１、アドレスデコーダ２２及びセンスアンプ２５を構成する複数のトランジスタのゲート電極等に出力する。
【００３０】
図２は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な等価回路図である。
【００３１】
本実施形態に係る半導体記憶装置は、図１を参照して説明した構成に加え、イコライズ回路ＥＱ１を備える。イコライズ回路ＥＱ１は、例えば、メモリセルＭＣに記憶されたユーザデータを消去するための消去動作からのリカバリ動作に用いられる。より具体的には、例えば、消去動作においてソース線ＳＬ等に印加された電圧を放電する動作に用いられる。
【００３２】
イコライズ回路ＥＱ１は、複数の配線ＣＧにそれぞれ接続された複数のトランジスタ４１と、複数のトランジスタ４１にそれぞれ接続された複数のトランジスタ４２と、これら複数のトランジスタ４２に共通に接続された配線ｎ１と、を備える。また、図２の例において、これら複数のトランジスタ４１及び複数のトランジスタ４２のゲート電極には、共通の配線ＧＥＱが接続されている。
【００３３】
配線ｎ１は、ソース線ＳＬに接続されている。ソース線ＳＬは耐圧トランジスタ４３を介してソース線ドライバＳＤに接続されている。
【００３４】
トランジスタ４１及びトランジスタ４２は、例えば、電界効果型の耐圧トランジスタである。また、トランジスタ４１及びトランジスタ４２は、例えば、Ｎチャネル型のトランジスタである。ただし、トランジスタ４１及びトランジスタ４２は、Ｐチャネル型のトランジスタでも良い。また、例えば、トランジスタ４１はエンハンスメント型のトランジスタ、トランジスタ４２はデプレッション型のトランジスタである。この場合、トランジスタ４１のしきい値電圧は、トランジスタ４２のしきい値電圧よりも大きい。また、トランジスタ４２の耐圧は、トランジスタ４１の耐圧よりも大きい。
【００３５】
［構成例］
図３は、第１実施形態に係る半導体記憶装置の構成例を示す模式的な平面図である。図３には、基板Ｓと、基板Ｓ上に設けられた各構成の配置を例示している。基板Ｓの表面には、メモリ領域ＭＡと、周辺領域ＰＡが設けられている。
【００３６】
メモリ領域ＭＡは、Ｙ方向及びＸ方向に４つずつ並ぶ計１６個の小領域に区画されている。これら１６個の小領域には、それぞれ、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡのＹ方向の両端に設けられたブロック選択回路２３（図１）と、各メモリセルアレイＭＣＡのＸ方向の一端に設けられたセンスアンプ２５（図１）と、が設けられている。
【００３７】
また、メモリ領域ＭＡには、Ｙ方向に４つ、Ｘ方向に２つずつ並ぶ計８個の小領域が更に設けられている。これら８個の小領域には、それぞれ、イコライズ回路ＥＱ１（図２）及び複数のソース線ドライバＳＤ（図２）が設けられている。これらイコライズ回路ＥＱ１及びソース線ドライバＳＤは、それぞれ、Ｘ方向に並ぶ２つのメモリセルアレイＭＣＡに対応して設けられている。尚、この小領域は、イコライズ回路ＥＱ１及び複数のソース線ドライバＳＤに加え、シーケンサ２６の一部を含んでいても良い。
【００３８】
周辺領域ＰＡには、電圧選択回路２４、シーケンサ２６及びパッド電極部２７がＸ方向に並ぶように設けられている。パッド電極部２７は、ユーザデータ、アドレスデータ及びコマンドデータの入出力に用いられる複数のパッド電極ＰＩＯ、及び、電力の供給に用いられるパッド電極ＰＶＣＣ，ＰＶＤＤ（不図示），ＰＶＳＳを備える。パッド電極ＰＶＣＣには電源電圧として電圧ＶＣＣが供給される。パッド電極ＰＶＤＤには、電源電圧として電圧ＶＣＣよりも小さい電圧ＶＤＤが供給される。パッド電極ＰＶＳＳには、電源電圧として電圧ＶＤＤよりも小さい電圧ＶＳＳが供給される。尚、パッド電極ＰＶＳＳには、例えば、接地電圧として０Ｖ程度の電圧が供給される。
【００３９】
また、メモリ領域ＭＡ及び周辺領域ＰＡに設けられた各構成は、複数の配線Ｗ１、複数の配線Ｗ２等を介して接続されている。複数の配線Ｗ１は、例えば、周辺領域ＰＡに設けられ、Ｘ方向に延伸する。一部の配線Ｗ１は、例えば、パッド電極ＰＶＣＣ，パッド電極ＰＶＤＤ又はパッド電極ＰＶＳＳ、電圧選択回路２４及びシーケンサ２６に接続され、パッド電極ＰＶＣＣ，パッド電極ＰＶＤＤ又はパッド電極ＰＶＳＳから供給された電力を転送する。一部の配線Ｗ１は、上記配線ＣＧ（図１）の一部として用いられる。複数の配線Ｗ２は、例えば、メモリ領域ＭＡに設けられ、Ｙ方向に延伸する。一部の配線Ｗ２は、例えば、配線Ｗ１に接続され、電力の転送に用いられる。一部の配線Ｗ２は、上記配線ＣＧ（図１）の一部として用いられる。尚、配線Ｗ２の電気抵抗値は、配線Ｗ１の電気抵抗値よりも小さい。
【００４０】
図４は、図３の一部の拡大図である。図４に示す通り、各メモリセルアレイＭＣＡは、Ｘ方向に並ぶ複数のメモリブロックＭＢを備えている。また、各メモリブロックＭＢは、Ｘ方向に並ぶ４つのストリングユニットＳＵを備えている。
【００４１】
また、図４に示す通り、基板Ｓの表面には、Ｎ型ウェル１０６が設けられている。また、Ｎ型ウェル１０６が設けられた領域のうち、メモリセルアレイＭＣＡに対応する領域には、Ｐ型ウェル１０５が設けられている。図３の様に、メモリ領域ＭＡに１６個のメモリセルアレイＭＣＡが設けられる場合、メモリ領域ＭＡには、例えば、１６個のＰ型ウェル１０５が設けられる。
【００４２】
図５は、図４の一部の拡大図である。図５に示す通り、各ストリングユニットＳＵは、千鳥状に配置された複数のメモリストリングＭＳを備えている。また、Ｘ方向に隣り合う２つのストリングユニットＳＵの間には、ソース線ＳＬが設けられている。また、ソース線ＳＬとストリングユニットＳＵとの間には、絶縁層ＳＷが設けられている。
【００４３】
図６は、図５に示す構造をＡ−Ａ´線に沿って切断し、矢印の方向に見た断面図である。図６には、基板Ｓと、基板Ｓの上方に設けられたメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡの上方に設けられた金属配線層Ｍ１と、金属配線層Ｍ１の上方に設けられた金属配線層Ｍ２と、を図示している。
【００４４】
基板Ｓは、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。上述の通り、基板Ｓの表面にはＮ型ウェル１０６が設けられている。また、Ｎ型ウェル１０６の一部には、Ｐ型ウェル１０５が設けられている。
【００４５】
メモリセルアレイＭＣＡは、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、導電層１１０及び半導体層１２０の間に設けられたゲート絶縁膜１３０と、を備える。
【００４６】
導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）を含む導電性の積層膜である。また、Ｚ方向において隣り合う２つの導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁膜１０１が設けられている。
【００４７】
複数の導電層１１０のうち、最も下層に設けられた一又は複数の導電層１１０は、ソース選択線ＳＧＳ（図１）及びソース選択トランジスタＳＴＳ（図１）のゲート電極として機能する。また、複数の導電層１１０のうち、これよりも上方に位置する一又は複数の導電層１１０は、ダミーワード線ＤＷＬ（図１）及びダミーセルＤＣ（図１）のゲート電極として機能する。また、複数の導電層１１０のうち、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図１）及びメモリセルＭＣ（図１）のゲート電極として機能する。また、複数の導電層１１０のうち、これよりも上方に位置する一又は複数の導電層１１０は、ダミーワード線ＤＷＬ（図１）及びダミーセルＤＣ（図１）のゲート電極として機能する。また、複数の導電層１１０のうち、最も上層に設けられた一又は複数の導電層１１０は、ドレイン選択線ＳＧＤ（図１）及びドレイン選択トランジスタＳＴＤ（図１）のゲート電極として機能する。
【００４８】
半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）を含む円筒状の半導体層である。半導体層１２０は、ドレイン選択トランジスタＳＴＤ、ダミーセルＤＣ、メモリセルＭＣ及びソース選択トランジスタＳＴＳのチャネル領域として機能する。半導体層１２０の中心部分には、酸化シリコン等のコア絶縁層１２１が設けられている。半導体層１２０の上端には、多結晶シリコン及びリン（Ｐ）等のＮ型の不純物を含むキャップ半導体層１２２が設けられている。キャップ半導体層１２２には、Ｚ方向に延伸するコンタクト電極１２３が設けられている。半導体層１２０の下端には、単結晶シリコン等の半導体層１２４が設けられている。半導体層１２４は、ソース選択トランジスタＳＴＳのチャネル領域の一部として機能する。半導体層１２４の下端は、基板ＳのＰ型ウェル１０５に接続されている。尚、基板ＳのＰ型ウェル１０５には、ソース線ＳＬも接続されている。
【００４９】
ゲート絶縁膜１３０は、例えば、酸化シリコン等のトンネル絶縁膜、窒化シリコン（Ｓｉ３Ｎ４）等の電荷蓄積膜及び酸化シリコン等のブロック絶縁膜を含む絶縁性の積層膜である。ただし、ゲート絶縁膜１３０は、例えば、電荷蓄積膜でなく、多結晶シリコン等を含むフローティングゲートを含んでいても良い。尚、半導体層１２４と最下層の導電層１１０との間には、酸化シリコン等のゲート絶縁膜１３１が設けられている。
【００５０】
金属配線層Ｍ１は、複数の配線部材を含む。これら複数の配線部材は、例えば、窒化チタン及び銅（Ｃｕ）を含む導電性の積層膜である。金属配線層Ｍ１に含まれる複数の配線部材は、例えば、ビット線ＢＬ（図１）及び配線Ｗ１（図３）の一部として利用される。ビット線ＢＬは、コンタクト電極Ｃｂを介してコンタクト電極１２３に接続される。
【００５１】
金属配線層Ｍ２は、複数の配線部材を含む。これら複数の配線部材は、例えば、窒化チタン及びアルミニウム（Ａｌ）を含む導電性の積層膜である。金属配線層Ｍ２に含まれる複数の配線部材は、例えば、パッド電極ＰＶＣＣ，ＰＶＤＤ，ＰＶＳＳ、配線Ｗ１の一部及び配線Ｗ２として利用される。尚、金属配線層Ｍ２に含まれる配線部材の電気抵抗値は、金属配線層Ｍ１に含まれる配線部材の電気抵抗値よりも小さい。
【００５２】
［消去動作］
次に、図７〜図９を参照して、第１実施形態に係る半導体記憶装置の消去動作について説明する。図７は、消去動作におけるワード線ＷＬ等の電圧を示す波形図である。図８，図９は、消去動作においてワード線ＷＬ等に印加される電圧を示す回路図である。尚、図８及び図９は、それぞれ、図７に示すタイミングｔ１０１〜ｔ１０２、及び、タイミングｔ１０２〜ｔ１０３に対応している。
【００５３】
図７のタイミングｔ１０１〜ｔ１０２では、メモリセルアレイＭＣＡに電圧を供給して、メモリセルＭＣに記憶されたユーザデータを消去する。
【００５４】
例えば、タイミングｔ１０１〜ｔ１０２においては、ワード線ＷＬに電圧ＶＳＳを、ソース線ＳＬに電圧ＶＥＲＡを、ダミーワード線ＤＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）に電圧ＶＥＲＡ´を印加する。電圧ＶＳＳは、例えば、０Ｖ程度の電圧である。電圧ＶＥＲＡは、電圧ＶＳＳよりも大きい電圧であり、例えば、２０Ｖ程度の電圧である。電圧ＶＥＲＡ´は、電圧ＶＳＳと電圧ＶＥＲＡとの間の大きさの電圧であり、例えば、１５Ｖ程度の電圧である。
【００５５】
この様な電圧が印加されることにより、半導体層１２０（図６）の外周面に正孔のチャネルが形成され、メモリストリングＭＳ中の各トランジスタのチャネルが基板Ｓ表面のＰ型ウェル１０５と電気的に接続される。また、ゲート絶縁膜１３０中の電荷蓄積膜に含まれる電子がチャネルに引き抜かれる。
【００５６】
尚、図８に示す通り、ワード線ＷＬ、ダミーワード線ＤＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）に対する電圧の印加は、電圧選択回路２４を介して行う。即ち、動作電圧生成回路２１（図１）の複数の動作電圧出力端子３１のうちの第１の動作電圧出力端子３１に電圧ＶＳＳを出力する。また、動作電圧生成回路２１によって電圧ＶＥＲＡ´を生成し、第２の動作電圧出力端子３１に出力する。また、選択されたブロック選択線３２及び電圧選択線３３を“Ｈ”状態とし、ブロック選択回路２３中のブロック選択トランジスタ３５及び電圧選択回路２４中の電圧選択トランジスタ３７をＯＮ状態とし、ワード線ＷＬに対応する配線ＣＧを上記第１の動作電圧出力端子３１と導通させ、ダミーワード線ＤＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）に対応する配線ＣＧを上記第２の動作電圧出力端子３１と導通させる。
【００５７】
また、図８に示す様に、ソース線ＳＬに対する電圧の印加は、ソース線ドライバＳＤを介して行う。即ち、ソース線ドライバＳＤから電圧ＶＥＲＡを出力し、耐圧トランジスタ４３のゲート電極に電圧ＶＯＮを印加して耐圧トランジスタ４３をＯＮ状態として、ソース線ＳＬに電圧ＶＥＲＡを転送する。
【００５８】
尚、この際、配線ＧＥＱには電圧ＶＯＦＦを印加する。これにより、イコライズ回路ＥＱ１に含まれる複数のトランジスタ４１及び複数のトランジスタ４２はＯＦＦ状態となる。
【００５９】
図７のタイミングｔ１０２〜ｔ１０３では、ソース線ＳＬ等の放電を行うリカバリ動作を実行する。
【００６０】
例えば、タイミングｔ１０２〜ｔ１０３においては、図７及び図９に示す通り、電圧選択線３３を“Ｌ”状態として電圧選択回路２４中の電圧選択トランジスタ３７を全てＯＦＦ状態とし、配線ＣＧを動作電圧生成回路２１の動作電圧出力端子３１から切り離す。また、ソース線ドライバＳＤから電圧ＶＳＳを出力し、耐圧トランジスタ４３のゲート電極に電圧ＶＯＮを印加して耐圧トランジスタ４３をＯＮ状態として、ソース線ＳＬに電圧ＶＳＳを転送する。また、配線ＧＥＱに電圧ＶＯＮを印加する。これにより、イコライズ回路ＥＱ１に含まれる複数のトランジスタ４１及び複数のトランジスタ４２はＯＮ状態となり、複数の配線ＣＧがソース線ＳＬと導通する。尚、配線ＧＥＱには、電圧ＶＥＲＡが印加されても良い。また、耐圧トランジスタ４３のゲート電極に印加される電圧は、電圧ＶＥＲＡより十分小さくても良い。また、ソース線ドライバＳＤから出力される電圧は、電圧ＶＳＳでなく、電圧ＶＤＤ又は電圧ＶＣＣであっても良い。
【００６１】
この様な電圧が印加されると、図７に示す通り、ソース線ＳＬの電圧が徐々に減少する。これは、ソース線ＳＬ中の電荷が耐圧トランジスタ４３及びソース線ドライバＳＤを介して放出されるためである。
【００６２】
また、ワード線ＷＬ、ダミーワード線ＤＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）の電圧が徐々に増大する。これは、ソース線ＳＬ中の電荷がイコライズ回路ＥＱ１を介してワード線ＷＬ、ダミーワード線ＤＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）に流れ込むためである。ワード線ＷＬはソース線ＳＬとの電圧差が大きいため、ワード線ＷＬの電圧は比較的急激に増大する。一方、ダミーワード線ＤＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）はソース線ＳＬとの電圧差が比較的小さいため、これら配線の電圧は比較的なだらかに増大する。
【００６３】
一定の時間が経過すると、ワード線ＷＬ、ダミーワード線ＤＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）の電圧は徐々に減少を始める。これは、ワード線ＷＬ、ダミーワード線ＤＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）のソース線ＳＬとの電圧差が比較的小さくなり、ワード線ＷＬ、ダミーワード線ＤＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）中の電荷も、耐圧トランジスタ４３及びソース線ドライバＳＤを介して放出されるためである。
【００６４】
尚、ワード線ＷＬの電圧は、基本的にはダミーワード線ＤＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）の電圧以下である。また、ダミーワード線ＤＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）の電圧は、基本的にはソース線ＳＬの電圧以下である。
【００６５】
また、ワード線ＷＬ、ダミーワード線ＤＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）の電圧がどの程度の時間増大し続けるかは、配線によって異なっていても良い。また、各配線において、電圧が増大する時間は、電圧が減少する時間よりも短い傾向がある。
【００６６】
［効果］
次に、第１実施形態に係る半導体記憶装置の効果について説明する。
【００６７】
高速に動作する半導体記憶装置を実現するためには、図７にタイミングｔ１０２〜ｔ１０３として例示したリカバリ動作に要する時間を短縮することが望ましい。そのためには、ソース線ＳＬの電荷を高速に放出して、ソース線ＳＬの電圧を高速に減少させることが望ましい。しかしながら、ソース線ＳＬの電圧を高速に減少させると、容量結合によってワード線ＷＬ等の電圧も減少してしまう場合がある。ここで、図７に例示した通り、タイミングｔ１０１〜ｔ１０２において、ワード線ＷＬには０Ｖ程度の電圧が印加されているため、ワード線ＷＬの電圧が減少してしまうと、ワード線ＷＬの電圧が負の電圧となってしまう場合がある。この様な場合、ブロック選択トランジスタ３５等に不具合等が生じてしまう場合がある。
【００６８】
ここで、本実施形態に係る半導体記憶装置は、図２を参照して説明した通り、イコライズ回路ＥＱ１を備える。また、イコライズ回路ＥＱ１は、ワード線ＷＬ及びソース線ＳＬに接続されたトランジスタ４１及びトランジスタ４２を備える。この様な構成によれば、図７を参照して説明した通り、ソース線ＳＬの電荷によってワード線ＷＬ等を充電することが可能である。これにより、ソース線ＳＬの電圧を高速に減少させた場合のワード線ＷＬの電圧の減少を抑制可能である。これにより、ブロック選択トランジスタ３５等に不具合等を生じさせることなく、リカバリ動作に要する時間を短縮することが可能となる。
【００６９】
また、本実施形態においては、図２を参照して説明した通り、イコライズ回路ＥＱ１が、配線ＣＧ及びソース線ＳＬの間に接続されたエンハンスメント型のトランジスタ４１と、デプレッション型のトランジスタ４２と、を備える。ここで、上述の通り、トランジスタ４１のしきい値電圧は、トランジスタ４２のしきい値電圧よりも大きい。従って、トランジスタ４１により、ワード線ＷＬ及びソース線ＳＬの間のリーク電流を好適に抑制可能である。また、トランジスタ４２の耐圧は、トランジスタ４１の耐圧よりも大きい。従って、トランジスタ４２により、耐圧を向上させることが可能となる。
【００７０】
また、本実施形態においては、図３を参照して説明した通り、メモリ領域ＭＡが複数の小領域に区画されている。また、メモリ領域ＭＡには、これら複数の小領域に対応して設けられた複数のイコライズ回路ＥＱ１が設けられている。この様な構成によれば、例えばイコライズ回路ＥＱ１を周辺領域ＰＡに設ける場合と比較して、ワード線ＷＬ等を好適に充電することが可能である。これは、イコライズ回路ＥＱ１を介してワード線ＷＬ等とソース線ＳＬ等とを接続する電流経路を短くすることが可能であり、この様な電流経路の電気抵抗値を低くすることが可能だからである。
【００７１】
［第２実施形態］
次に、図１０及び図１１を参照して、第２実施形態に係る半導体記憶装置について説明する。以下の説明において、第１実施形態と同様の部分には第１実施形態と同様の符号を付し、説明を省略する。
【００７２】
第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。
【００７３】
第２実施形態に係る消去動作のタイミングｔ２０１〜ｔ２０２における動作は、第１実施形態に係る消去動作のタイミングｔ１０１〜ｔ１０２における動作（図７、図８）と同様に行われる。
【００７４】
タイミングｔ２０２〜ｔ２０３における動作は、第１実施形態に係る消去動作のタイミングｔ１０２〜ｔ１０３における動作（図７、図９）とほぼ同様に行われる。ただし、タイミングｔ２０２〜ｔ２０３においては、図１０及び図１１に示す様に、ソース線ドライバＳＤから供給される電圧をＶＥＲＡに維持している。そして、この電圧ＶＥＲＡを、耐圧トランジスタ４３を介してソース線ＳＬに供給し続けている。これにより、図１０に示す様に、ワード線ＷＬ、ダミーワード線ＤＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）の充電が開始される一方で、ソース線ＳＬの放電は、まだ行われない。
【００７５】
タイミングｔ２０３〜ｔ２０４における動作は、第１実施形態に係る消去動作のタイミングｔ１０１〜ｔ１０２における動作（図７、図９）と同様に行われる。これにより、ソース線ＳＬの放電が行われる。
【００７６】
この様な方法によれば、ソース線ＳＬの放電が開始される前にワード線ＷＬ等を予め充電しておくことが可能である。従って、第１実施形態と比較して、更に好適にブロック選択トランジスタ３５等の不具合を抑制可能である。
【００７７】
また、図１０においては、ワード線ＷＬ、ダミーワード線ＤＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）の電圧が飽和する前に、タイミングｔ２０３においてソース線ＳＬの放電が開始されている。この様な態様によれば、リカバリ動作に要する時間を比較的短くすることが可能となる。
【００７８】
しかしながら、例えば、タイミングｔ２０２〜ｔ２０３の間に、ワード線ＷＬ、ダミーワード線ＤＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）の電圧を飽和させることも可能である。この様な場合、ワード線ＷＬ、ダミーワード線ＤＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）の電圧はＶＥＲＡ程度まで増大する。この様な場合、タイミングｔ２０３及びタイミングｔ２０４において、ワード線ＷＬ、ダミーワード線ＤＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）の電圧がソース線ＳＬの電圧を上回ることも考えられる。
【００７９】
［第３実施形態］
次に、図１２〜図１５を参照して、第３実施形態に係る半導体記憶装置について説明する。以下の説明において、第１実施形態と同様の部分には第１実施形態と同様の符号を付し、説明を省略する。
【００８０】
第３実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。しかしながら、図１２に示す通り、第２実施形態に係る半導体記憶装置は、イコライズ回路ＥＱ１（図２）ではなく、イコライズ回路ＥＱ２を備える。イコライズ回路ＥＱ２は、イコライズ回路ＥＱ１と同様に配置される。即ち、図３を参照して例示した様に、Ｘ方向に並ぶ２つのメモリセルアレイＭＣＡに対応して、メモリ領域ＭＡに複数配置される。尚、図１２においては、ダミーワード線ＤＷＬのうち、ドレイン選択線ＳＧＤ及びワード線ＷＬの間に位置するものに「ＤＷＬｄ」との符号を付している。同様に、ソース選択線ＳＧＳ及びワード線ＷＬの間に位置するものに「ＤＷＬｓ」との符号を付している。
【００８１】
イコライズ回路ＥＱ２は、複数の配線ＣＧにそれぞれ接続された複数のトランジスタ４４と、これら複数のトランジスタ４４に共通に接続された配線ｎ２と、を備える。トランジスタ４４は、例えば、電界効果型の耐圧トランジスタであり、エンハンスメント型のトランジスタである。また、ワード線ＷＬに対応する複数のトランジスタ４４のゲート電極には、共通の配線ＧＥＱ１が接続されている。また、ダミーワード線ＤＷＬｄ，ＤＷＬｓに対応する複数のトランジスタ４４のゲート電極には、共通の配線ＧＥＱ２が接続されている。また、選択ゲート線（ＳＧＤ，ＳＧＳ）に対応する複数のトランジスタ４４のゲート電極には、共通の配線ＧＥＱ３が接続されている。
【００８２】
配線ｎ２は、トランジスタ４５，４６を介してパッド電極ＰＶＣＣに接続されている。トランジスタ４５及びトランジスタ４６は、例えば、電界効果型の耐圧トランジスタである。また、トランジスタ４５及びトランジスタ４６は、例えば、Ｎチャネル型のトランジスタである。また、例えば、トランジスタ４５はデプレッション型のトランジスタ、トランジスタ４６はエンハンスメント型のトランジスタである。
【００８３】
［消去動作］
次に、図１３〜図１５を参照して、第３実施形態に係る半導体記憶装置の消去動作について説明する。図１３は、消去動作におけるワード線ＷＬ等の電圧を示す波形図である。図１４，図１５は、消去動作においてワード線ＷＬ等に印加される電圧を示す回路図である。尚、図１４及び図１５は、それぞれ、図１３に示すタイミングｔ３０１〜ｔ３０２、及び、タイミングｔ３０２〜ｔ３０３に対応している。
【００８４】
図１３のタイミングｔ３０１〜ｔ３０２では、メモリセルアレイＭＣＡに電圧を供給して、メモリセルＭＣに記憶されたユーザデータを消去する。
【００８５】
例えば、タイミングｔ３０１〜ｔ３０２においては、ワード線ＷＬに電圧ＶＳＳを、ソース線ＳＬに電圧ＶＥＲＡを、ソース選択線ＳＧＳ及びダミーワード線ＤＷＬｓに電圧ＶＥＲＡ´を、ドレイン選択線ＳＧＤ及びダミーワード線ＤＷＬｄに電圧ＶＣＧＲＶを印加する。電圧ＶＣＧＲＶは、電圧ＶＳＳと電圧ＶＣＣとの間の大きさの電圧である。
【００８６】
図１４に示す通り、ワード線ＷＬ、ダミーワード線ＤＷＬｄ，ＤＷＬｓ及び選択ゲート線（ＳＧＤ，ＳＧＳ）に対する電圧の印加は、電圧選択回路２４を介して行う。また、図示は省略するものの、ソース線ＳＬに対する電圧の印加は、ソース線ドライバＳＤを介して行う。尚、この際、配線ＧＥＱ１，ＧＥＱ２，ＧＥＱ３、及び、トランジスタ４５，４６のゲート電極には、電圧ＶＯＦＦを印加する。
【００８７】
図１３のタイミングｔ３０２〜ｔ３０３では、ソース線ＳＬ等の放電を行うリカバリ動作を実行する。
【００８８】
例えば、タイミングｔ３０２〜ｔ３０３においては、図１５に示す通り、電圧選択回路２４を介して、ワード線ＷＬ、ドレイン選択線ＳＧＤ及びダミーワード線ＤＷＬｄに電圧ＶＣＣを、ソース選択線ＳＧＳ及びダミーワード線ＤＷＬｓに電圧ＶＥＲＡ´を印加する。また、図示は省略するものの、ソース線ドライバＳＤを介してソース線ＳＬに電圧ＶＣＣを印加する。また、配線ＧＥＱ１及びトランジスタ４５，４６のゲート電極に電圧ＶＯＮを、配線ＧＥＱ２，ＧＥＱ３に電圧ＶＯＦＦを印加する。
【００８９】
この様な電圧が印加されると、図１３に示す通り、ソース線ＳＬの電圧が徐々に減少する。これは、ソース線ＳＬ中の電荷が耐圧トランジスタ４３及びソース線ドライバＳＤを介して放出されるためである。
【００９０】
また、ワード線ＷＬ、ドレイン選択線ＳＧＤ及びダミーワード線ＤＷＬｄの電圧が増大し、電圧ＶＣＣ程度の大きさに飽和する。これは、イコライズ回路ＥＱ２及び電圧選択回路２４を介してこれらの配線が充電されるためである。
【００９１】
ソース選択線ＳＧＳ及びダミーワード線ＤＷＬｓの電圧は、一定時間の間、電圧ＶＥＲＡ´に維持される。ソース線ＳＬの放電が進み、ソース線ＳＬの電圧が電圧ＶＥＲＡ´より小さくなると、ソース線ＳＬの電圧と共に、ソース選択線ＳＧＳ及びダミーワード線ＤＷＬｓの電圧も減少し始める。
【００９２】
尚、図１３には、第１実施形態と同様に、ソース線ＳＬの放電とワード線ＷＬ等の充電とを同時に開始する例を示した。しかしながら、第３実施形態においても第２実施形態と同様に、ワード線ＷＬ等の充電を開始した後でソース線ＳＬの放電を開始しても良い。
【００９３】
［効果］
次に、第３実施形態に係る半導体記憶装置の効果について説明する。
【００９４】
上述の通り、高速に動作する半導体記憶装置を実現するためには、ソース線ＳＬの電圧を高速に減少させることが望ましい。しかしながら、ソース線ＳＬの電圧を高速に減少させると、容量結合によってワード線ＷＬ等の電圧も減少してしまい、ワード線ＷＬの電圧が負の電圧となってしまう場合がある。
【００９５】
ここで、ワード線ＷＬの電圧が負の電圧となってしまうことを抑制するためには、例えば、電圧選択回路２４を介してワード線ＷＬ等に電圧を供給することが考えられる。しかしながら、電圧選択回路２４及びワード線ＷＬ等の間の電流経路の電気抵抗値は、比較的大きい場合がある。例えば、図３を参照して説明した様に、複数のメモリセルアレイＭＣＡ及び電圧選択回路２４を、配線Ｗ１及び配線Ｗ２を介して接続する場合、メモリセルアレイＭＣＡから電圧選択回路２４までの配線長が比較的長くなってしまう場合がある。また、上述の通り、配線Ｗ１の電気抵抗値は、配線Ｗ２の電気抵抗値よりも大きい。
【００９６】
この様な場合、ソース線ＳＬの放電と共に電圧選択回路２４を介したワード線ＷＬ等の充電を行っても、ソース線ＳＬの放電の速度がワード線ＷＬ等の充電の速度を大きく上回ってしまい、容量結合の影響によってワード線ＷＬの電圧が負の電圧となってしまう場合がある。
【００９７】
そこで、本実施形態においては、図１５を参照して説明した様に、イコライズ回路ＥＱ２を用いてワード線ＷＬの充電を行っている。上述の様に、イコライズ回路ＥＱ２はメモリセルアレイＭＣＡの近傍に配置されるため、イコライズ回路ＥＱ２を介した充電は、電圧選択回路２４を介した充電よりも高速に行うことが可能である。
【００９８】
また、本実施形態においては、図１３を参照して説明した様に、タイミングｔ３０１〜ｔ３０２において、ドレイン選択線ＳＧＤ及びダミーワード線ＤＷＬｄにも比較的小さい電圧が印加される。従って、ワード線ＷＬだけでなく、ドレイン選択線ＳＧＤ及びダミーワード線ＤＷＬｄにも充電を行うことが望ましい。
【００９９】
そこで、本実施形態においては、図１５を参照して説明した様に、イコライズ回路ＥＱ２を用いたワード線ＷＬの充電に加え、電圧選択回路２４を用いたドレイン選択線ＳＧＤ及びダミーワード線ＤＷＬｄの充電を行う。
【０１００】
ここで、上述の様に、電圧選択回路２４及びワード線ＷＬ等の間の電流経路の電気抵抗値は、比較的大きい場合がある。しかしながら、本実施形態においては、イコライズ回路ＥＱ２を用いてワード線ＷＬの充電を行っているため、ワード線ＷＬに対応する配線ＣＧが比較的高速に充電される。これにより、電圧選択回路２４を介してドレイン選択線ＳＧＤ及びダミーワード線ＤＷＬｄに流れる電流の比率を大きくして、ドレイン選択線ＳＧＤ及びダミーワード線ＤＷＬｄの充電を高速化することが可能である。
【０１０１】
［その他の実施形態］
以上の実施形態は、あくまでも例示であり、具体的な態様等は適宜変更可能である。
【０１０２】
例えば、図３を参照して説明した構成においては、メモリ領域ＭＡが、Ｙ方向及びＸ方向に４つずつ並ぶ計１６個の小領域に区画され、各小領域にメモリセルアレイＭＣＡが設けられていた。しかしながら、メモリ領域ＭＡは、２つの小領域に区画されていても良いし、４つの小領域に区画されていても良いし、それ以外の数の小領域に区画されていても良い。また、図３の例においては、周辺領域ＰＡが基板Ｓの端部に設けられていたが、周辺領域ＰＡは基板Ｓの中心近傍に設けられていても良い。また、図３の例においては、イコライズ回路ＥＱ１及びソース線ドライバＳＤが２つの小領域に対応して設けられていたが、１つの小領域に対応して設けられていても良いし、４つの小領域に対応して設けられていても良いし、それ以外の数の小領域に対応して設けられていても良い。
【０１０３】
また、図６を参照して説明した構成においては、半導体層１２０の下端が、基板Ｓの表面を介してソース線ＳＬに接続されていた。しかしながら、ソース線ＳＬは、半導体層１２０の下端に直接接続されていても良い。この場合、ソース線ＳＬは、Ｘ方向及びＹ方向の少なくとも一方に延伸する様に構成されていても良い。また、この様な場合には、基板Ｓとソース線ＳＬとの間に、ブロック選択回路２３やセンスアンプ２５等、周辺回路を構成する複数のトランジスタ、コンタクト電極及び配線が設けられていても良い。
【０１０４】
また、図７等を参照して説明した様に、第１実施形態のタイミングｔ１０１〜ｔ１０２及び第２実施形態のタイミングｔ２０１〜ｔ２０２においては、全てのダミーワード線ＤＷＬ及び全ての選択ゲート線（ＳＧＤ，ＳＧＳ）に電圧ＶＥＲＡ´が印加されている。これに対し、図１０等を参照して説明した様に、第３実施形態のタイミングｔ３０１〜ｔ３０２においては、ドレイン選択線ＳＧＤ及びダミーワード線ＤＷＬｄに電圧ＶＣＧＲＶが印加されている。しかしながら、第１実施形態のタイミングｔ１０１〜ｔ１０２及び第２実施形態のタイミングｔ２０１〜ｔ２０２においてドレイン選択線ＳＧＤ及びダミーワード線ＤＷＬｄに電圧ＶＣＧＲＶを印加しても良いし、第３実施形態のタイミングｔ３０１〜ｔ３０２において全てのダミーワード線ＤＷＬ及び全ての選択ゲート線（ＳＧＤ，ＳＧＳ）に電圧ＶＥＲＡ´を印加しても良い。
【０１０５】
また、図１６に示す様に、メモリストリングＭＳは、複数のダミーセルＤＣ０，ＤＣ１，ＤＣ２、及び、複数の選択トランジスタＳＴＳ０，ＳＴＳ１，ＳＴＳ２を含んでいても良い。この場合、複数のダミーセルＤＣ０，ＤＣ１，ＤＣ２のゲート電極に接続された複数のダミーワード線ＤＷＬｓ０，ＤＷＬｓ１，ＤＷＬｓ２は、独立して制御可能であっても良いし、一括して制御されても良い。同様に、複数の選択トランジスタＳＴＳ０，ＳＴＳ１，ＳＴＳ２のゲート電極に接続された複数のソース選択線ＳＧＳ０，ＳＧＳ１，ＳＧＳ２は、独立して制御可能であっても良いし、一括して制御されても良い。図１６には、第１実施形態のタイミングｔ１０１〜ｔ１０２において、複数のワード線に電圧ＶＳＳを、複数のソース選択線ＳＧＳ０，ＳＧＳ１，ＳＧＳ２及び複数のダミーワード線ＤＷＬｓ０，ＤＷＬｓ１に電圧ＶＥＲＡ´を、ダミーワード線ＤＷＬｓに電圧ＶＥＲＡ´´を印加する様子を例示している。電圧ＶＥＲＡ´´は、電圧ＶＳＳと電圧ＶＥＲＡとの間の大きさの電圧である。尚、図１６はソース側の構成について例示しているが、ドレイン側の構成についても同様である。
【０１０６】
また、図１２を参照して説明した様に、第３実施形態に係るイコライズ回路ＥＱ２においては、ダミーワード線ＤＷＬｄ，ＤＷＬｓに対応する複数のトランジスタ４４のゲート電極に共通の配線ＧＥＱ２が接続されている。また、選択ゲート線（ＳＧＤ，ＳＧＳ）に対応する複数のトランジスタ４４のゲート電極に共通の配線ＧＥＱ３が接続されている。しかしながら、例えば、ダミーワード線ＤＷＬｄ，ＤＷＬｓに対応する複数のトランジスタ４４のゲート電極に、それぞれ、電気的に独立な配線を接続しても良い。同様に、選択ゲート線（ＳＧＤ，ＳＧＳ）に対応する複数のトランジスタ４４のゲート電極に、それぞれ、電気的に独立な配線を接続しても良い。
【０１０７】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０８】
ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＭＳ…メモリストリング、ＥＱ１，ＥＱ２…イコライズ回路。
【図１】
2020102282.tif 000003
【図２】
2020102282.tif 000004
【図３】
2020102282.tif 000005
【図４】
2020102282.tif 000006
【図５】
2020102282.tif 000007
【図６】
2020102282.tif 000008
【図７】
2020102282.tif 000009
【図８】
2020102282.tif 000010
【図９】
2020102282.tif 000011
【図１０】
2020102282.tif 000012
【図１１】
2020102282.tif 000013
【図１２】
2020102282.tif 000014
【図１３】
2020102282.tif 000015
【図１４】
2020102282.tif 000016
【図１５】
2020102282.tif 000017
【図１６】
2020102282.tif 000018