(57)【要約】【課題】メモリデバイスの特性を向上する。【解決手段】実施形態のメモリデバイスは、メモリセルアレイと、メモリセルアレイに供給される電圧を生成する電圧生成回路と、メモリセルアレイ内の領域を示すアドレスを受信する入出力回路と、メモリセルアレイの動作を制御する制御回路と、含み、電圧生成回路は、アドレスの受信中に、電圧を生成する。【選択図】      図８
2020102292.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
前記メモリセルアレイに供給される1以上の電圧を生成する電圧生成回路と、
前記メモリセルアレイ内の領域を示すアドレスを受信する入出力回路と、
前記メモリセルアレイの動作を制御する制御回路と、
を具備し、
前記電圧生成回路は、前記アドレスの受信中に、前記電圧を生成する、
メモリデバイス。
【請求項２】
前記メモリセルアレイ内に設けられた複数のブロックを、さらに具備し、
前記アドレスは、ワード線アドレスと、前記ワード線アドレスの後に受信されるブロックアドレスと、を含み、
前記ワード線アドレスの受信時において、前記複数のブロックに前記電圧を供給し、
前記ブロックアドレスの受信時において、前記ブロックアドレスに基づいて、前記複数のブロックのうち前記ブロックアドレスに対応する選択ブロック以外の１以上の非選択ブロックに対する前記電圧の供給を、停止する、
請求項１に記載のメモリデバイス。
【請求項３】
第１の信号によって活性化され、前記メモリセルアレイのロウを制御するロウ制御回路をさらに具備し、
前記第１の信号の信号レベルは、レディ／ビジー信号がレディ状態を示している期間中に、第１のレベルから第２のレベルに遷移される、
請求項１又は２に記載のメモリデバイス。
【請求項４】
前記ロウ制御回路は、前記第１の信号と前記アドレスとを用いた計算処理を実行し、前記計算処理の結果に基づいて、前記メモリセルアレイの複数のブロックのうち前記アドレスに対応する１つを選択する第２の信号の信号レベルを制御する、
請求項３に記載のメモリデバイス。
【請求項５】
前記メモリセルアレイを含むチップの温度を測定する温度センサをさらに具備し、
前記制御回路は、前記アドレスの受信の前に測定された前記温度を用いて、前記電圧生成回路が生成する前記電圧の電圧値を、設定する、
請求項１乃至４のうちいずれか１項に記載のメモリデバイス。
【請求項６】
前記制御回路からの第３の信号に基づいて、前記電圧を前記メモリセルアレイに転送するドライバ回路を、
さらに具備し、
前記第３の信号は、前記アドレスの受信中に活性化される、
請求項１乃至５のうちいずれか１項に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリデバイスに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリのようなメモリデバイスにおいて、動作の高速化及び信頼性の向上などの特性の向上が、推進されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−２１６０２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスの特性の向上を図る。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、メモリセルアレイと、前記メモリセルアレイに供給される1以上の電圧を生成する電圧生成回路と、前記メモリセルアレイ内の領域を示すアドレスを受信する入出力回路と、前記メモリセルアレイの動作を制御する制御回路と、を備え、前記電圧生成回路は、前記アドレスの受信中に、前記電圧を生成する。
【図面の簡単な説明】
【０００６】
【図１】実施形態のメモリシステムの一例を示す図。
【図２】第１の実施形態のメモリデバイスの構成例を示す図。
【図３】第１の実施形態のメモリデバイスの構成例を示す図。
【図４】第１の実施形態のメモリデバイスの構成例を示す図。
【図５】第１の実施形態のメモリデバイスの構成例を示す図。
【図６】第１の実施形態のメモリデバイスの構成例を示す図。
【図７】第１の実施形態のメモリデバイスの動作例を示す図。
【図８】第１の実施形態のメモリデバイスの動作例を示す図。
【図９】第１の実施形態のメモリデバイスの動作例を示す図。
【図１０】第１の実施形態のメモリデバイスの動作例を示す図。
【図１１】第１の実施形態のメモリデバイスの動作例を示す図。
【図１２】第１の実施形態のメモリデバイスの動作例を示す図。
【図１３】第１の実施形態のメモリデバイスの動作例を示す図。
【図１４】第１の実施形態のメモリデバイスの動作例を示す図。
【図１５】第１の実施形態のメモリデバイスの動作例を示す図。
【図１６】第２の実施形態のメモリデバイスの構成例を示す図。
【図１７】第２の実施形態のメモリデバイスの構成例を示す図。
【図１８】第２の実施形態のメモリデバイスの動作例を示す図。
【図１９】第３の実施形態のメモリデバイスの構成例を示す図。
【図２０】第３の実施形態のメモリデバイスの動作例を示す図。
【図２１】第３の実施形態のメモリデバイスの動作例を示す図。
【発明を実施するための形態】
【０００７】
図１乃至図２１を参照して、実施形態のメモリデバイスについて、説明する。
【０００８】
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。  
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【０００９】
（１）  第１の実施形態  
図１乃至図１５を参照して、第１の実施形態のメモリデバイス、メモリシステム、及び、メモリデバイス（又はメモリシステム）の制御方法について、説明する。
【００１０】
（ａ）  構成例  
図１乃至図７を用いて、第１の実施形態のメモリデバイス及びメモリシステムについて、説明する。
【００１１】
（ａ１）メモリシステム  
図１を用いて、本実施形態のメモリデバイスを含むシステムについて、説明する。
【００１２】
図１は、実施形態のメモリデバイスを含むシステムのブロック図である。
【００１３】
図１に示されるように、システム（例えば、メモリシステム）９００は、ホストデバイス９、コントローラ８及びメモリデバイス１を含む。
【００１４】
ホストデバイス９は、無線通信又は有線通信などを介して、コントローラ８に電気的に結合されている。これによって、ホストデバイス９は、コントローラ８と通信可能となる。ホストデバイス９は、メモリデバイス１に対するデータの書き込み／消去、メモリデバイス１からのデータの読み出しなどの各種の動作を、コントローラ８に対して要求する。
【００１５】
コントローラ８は、ホストデバイス９からの要求に基づいて、コマンドＣＭＤを生成及び発行する。コントローラ８は、データの読み出し時において、読み出しコマンドＣＭＤ、動作の対象のアドレス（以下では、選択アドレスともよばれる）ＡＤＤを、配線ＩＯを介してメモリデバイス１に送信する。コントローラ８は、データの書き込み時において、書き込みコマンドＣＭＤ、動作の対象のアドレスＡＤＤ、及び、書き込むべきデータＤＴを、信号ＩＯとして、メモリデバイス１に送信する。コントローラ８は、各種の制御信号ＣＮＴを、メモリデバイス１に送信する。
【００１６】
本実施形態のメモリデバイス１は、配線及び端子（パッド、コネクタ又はピン）を介してコントローラ８に電気的に結合されている。
【００１７】
本実施形態のメモリデバイス１は、例えば、ＮＡＮＤ型フラッシュメモリである。  
例えば、ＮＡＮＤ型フラッシュメモリ１は、複数のチップ２０を含む。複数のチップ２０の各々は、複数のメモリセル（図示せず）を含む。メモリセルは、データを実質的に不揮発に記憶する。
【００１８】
例えば、ＮＡＮＤ型フラッシュメモリ１及びコントローラ８は、ストレージデバイス８０を構成する。ストレージデバイス８０の一例は、ＳＳＤ（Solid State Drive）、メモリカード、又は、ＵＳＢメモリなどである。
【００１９】
（ａ２）フラッシュメモリ  
図２は、本実施形態のＮＡＮＤ型フラッシュメモリの内部構成を説明するためのブロック図である。
【００２０】
図２に示されるように、ＮＡＮＤ型フラッシュメモリ１は、コア回路１１と周辺回路１２とを含む。
【００２１】
コア回路１１は、複数（例えば、１６）のプレーンＰＬＮ（ＰＬＮ０，ＰＬＮ１，・・・，ＰＬＮ１５）を含む。各プレーンＰＬＮは、メモリセルアレイを含む。メモリセルアレイは、複数のブロックを含む。各ブロックは、複数のメモリセル（図示せず）を含む。
【００２２】
各プレーンＰＬＮは、ブロック（図示せず）を単位として、所定の動作を行う。例えば、各プレーンＰＬＮは、あるブロック内の一部のメモリセルに対してデータの書き込み動作、データの読み出し動作を行う。各プレーンＰＬＮは、ブロック内の全てのメモリセル又はブロック内の一部のメモリセルに対して、データの消去動作を行う。プレーンＰＬＮ０〜ＰＬＮ１５は、互いに独立して動作可能であり、同時（並行）に動作することも可能である。各プレーンＰＬＮ０〜ＰＬＮ１５の構成は、同じである。
【００２３】
周辺回路１２は、入出力回路１２０、ロジック制御回路１２１、レジスタ回路１２３、シーケンサ１２４、電圧生成回路１２５、及び、ドライバ回路１２６を含む。
【００２４】
入出力回路１２０は、信号ＩＯ（ＩＯ＜７：０＞）をコントローラ８と送受信する。入出力回路１２０は、信号ＩＯ内のコマンドＣＭＤ及びアドレスＡＤＤを、レジスタ回路１２３に転送する。入出力回路１２０は、書き込みデータ及び読み出しデータ（データＤＡＴ）をコア回路１１と送受信する。
【００２５】
ロジック制御回路１２１は、コントローラ８から信号／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥｎ，／ＷＰを受信する。ロジック制御回路１２１は、信号／ＲＢをコントローラ８に送信する。信号／ＲＢによって、ＮＡＮＤ型フラッシュメモリ１の状態がコントローラ８に通知される。
【００２６】
チップイネーブル信号／ＣＥは、フラッシュメモリ１をイネーブルにするための信号である。コマンドラッチイネーブル信号ＣＬＥは、信号ＩＯがコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＩＯがアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号をフラッシュメモリ１内へ取り込むための信号である。リードイネーブル信号／ＲＥは、コントローラ８が、フラッシュメモリ１からデータを読み出すための信号である。これよって、フラッシュメモリ１は、トグルされるリードイネーブル信号／ＲＥに基づいて、コントローラ８に信号ＩＯを出力する。ライトプロテクト信号／ＷＰは、データの書き込み及びデータの消去の禁止をＮＡＮＤ型フラッシュメモリ１０に指示する。
【００２７】
レディ／ビジー信号／ＲＢは、ＮＡＮＤ型フラッシュメモリ１がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。
【００２８】
信号ＩＯは、例えば８ビットの信号（ＩＯ＜７：０＞）の集合である。信号ＩＯは、ＮＡＮＤ型フラッシュメモリ１とコントローラ８との間で送受信されるデータの実体である。信号ＩＯは、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを含む。データＤＡＴは、書き込みデータ及び読み出しデータを含む。
【００２９】
レジスタ回路１２３は、コマンドＣＭＤ及びアドレスＡＤＤを保持する。レジスタ回路１２３は、例えば、アドレスＡＤＤ及びコマンドＣＭＤを、シーケンサ１２４に転送する。
【００３０】
シーケンサ１２４は、コマンドＣＭＤ及びアドレスＡＤＤを含むコマンドセットを受け取る。シーケンサ１２４は、受け取ったコマンドセットに基づくシーケンスに従って、ＮＡＮＤ型フラッシュメモリ１の全体を制御する。シーケンサ１２４は、例えば、制御信号の出力によって、コア回路１１内の複数のプレーンＰＬＮを同期させて、データの読み出し動作、書き込み動作、又は消去動作等を各プレーンに実行させることができる。
【００３１】
例えば、シーケンサ１２４は、デコード回路４０、及び、温度センサ４１などを含む。デコード回路４０は、コマンドＣＭＤ及びアドレスＡＤＤをデコードする。温度センサ４１は、ＮＡＮＤ型フラッシュメモリ１のチップ２０の温度を測定できる。
【００３２】
電圧生成回路１２５は、シーケンサ１２４からの指示に基づき、データの書き込み動作、データの読み出し動作、及びデータの消去動作等に用いられる複数の電圧を生成する。電圧生成回路１２５は、生成した電圧をドライバ回路１２６に供給する。
【００３３】
ドライバ回路１２６は、電圧生成回路１２５からの種々の電圧を、コア回路１１に供給する。ドライバ回路１２６は、複数のドライバ７０を含む。各ドライバ７０は、複数の電圧のうち対応する１つを出力する。
【００３４】
（ａ３）  プレーン  
図３を用いて、本実施形態のＮＡＮＤ型フラッシュメモリのプレーンの構成例について、説明する。図３の例は、プレーンＰＬＮ０の構成例を示している。尚、他のプレーンＰＬＮも、図３の構成と実質的に同じ構成を有する。
【００３５】
図３は、ＮＡＮＤ型フラッシュメモリのプレーンの内部構成の一例を示す図である。
【００３６】
図３に示されるように、プレーンＰＬＮ０は、メモリセルアレイ１１１、ロウデコーダ１１２、及びセンスアンプモジュール１１３を少なくとも含む。
【００３７】
メモリセルアレイ１１１は、複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，・・・）を有する。各ブロックＢＬＫは、例えば、互いに識別可能なブロックアドレスによって区別される。なお、プレーンＰＬＮ０以外のプレーンＰＬＮについても、プレーンＰＬＮ０と同じブロックアドレスに対応するブロックＢＬＫが含まれる。異なるプレーンＰＬＮ間で同じブロックアドレスが割り当てられたブロックＢＬＫ同士は、互いに識別可能なプレーンアドレスによって区別される。ブロックＢＬＫは、ワード線及びビット線に関連付けられた複数のメモリセル（図示せず）を含む。ブロックＢＬＫは、例えば、データの消去単位である。同一のブロックＢＬＫ内のデータは、一括して消去される。
【００３８】
但し、データの消去は、ブロックＢＬＫよりも小さい単位で行うことができる。データの消去方法は、例えば、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、データの消去方法は、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、データの消去方法は、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００３９】
各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０，ＳＵ１，・・・）を有している。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを有している。なお、１つのメモリセルアレイ１１１内のブロックの数、１つのブロックＢＬＫ内のストリングユニットの数、１つのストリングユニットＳＵ内のＮＡＮＤストリングＮＳの数は、任意の数に設定できる。
【００４０】
ロウデコーダ１１２は、レジスタ回路１２３からのアドレスＡＤＤのロウアドレスを受ける。ロウデコーダ１１２は、ロウアドレスに基づいて、ブロックＢＬＫ、ストリングユニットＳＵ及びワード線（図示せず）を選択する。ドライバ回路１２６からの電圧は、ロウデコーダ１１２を介して、選択されたブロックＢＬＫに転送される。
【００４１】
センスアンプモジュール１１３は、レジスタ回路１２３からアドレスＡＤＤのカラムアドレスを受ける。センスアンプモジュール１１３は、アドレスＡＤＤに示される動作対象に対して、シーケンサ１２４に指示された動作を実行する。センスアンプモジュール１１３は、データの読み出し時に、ビット線（図示せず）におけるメモリセルのオン／オフに応じた電流の発生の有無（又は、ビット線の電位の変動）を、センスする。これによって、センスアンプモジュール１１３は、データを読み出す。センスアンプモジュール１１３は、読み出したデータを、入出力回路１２０に転送する。センスアンプモジュール１１３は、データの書き込み時に、ビット線を介してメモリセルに書き込まれるデータ（書き込みデータ）を、メモリセルに転送する。
【００４２】
（ａ４）  メモリセルアレイ  
図４及び図５を用いて、本実施形態のＮＡＮＤ型フラッシュメモリにおける、メモリセルアレイの内部構成について、説明する。
【００４３】
図４は、プレーンＰＬＮ０におけるメモリセルアレイ１１１の回路構成を示す図である。図４において、１つのブロックの回路図が、示されている。なお、他のプレーンＰＬＮも、図４の回路構成と実質的に同じ構成のメモリセルアレイを有する。
【００４４】
図４に示されるように、各ストリングユニットＳＵは、ＮＡＮＤストリングＮＳの集合である。ＮＡＮＤストリングＮＳの各々は、複数のメモリセルＭＣと、セレクトトランジスタＳＴ１と、セレクトトランジスタＳＴ２とを含む。
【００４５】
なお、１つのＮＡＮＤストリングＮＳのメモリセルＭＣの数は、８個、１６個、３２個、６４個、９６個、１２８個等である。但し、ＮＡＮＤストリングＮＳのメモリセルＭＣの数、は限定されない。
【００４６】
各メモリセルＭＣは、制御ゲートと電荷蓄積層とを含む積層ゲートを有する。複数のメモリセルＭＣは、セレクトトランジスタＳＴ１，ＳＴ２の間に、直列に接続される。
【００４７】
セレクトゲート線ＳＧＤ０〜ＳＧＤ３のそれぞれは、あるブロックＢＬＫ内において、対応するストリングユニットＳＵ０〜ＳＵ３のセレクトトランジスタＳＴ１のゲートに接続される。セレクトゲート線ＳＧＤは、同一のブロックＢＬＫ内の複数のストリングユニットＳＵの１つのみに接続される。
【００４８】
セレクトゲート線ＳＧＳは、ブロックＢＬＫ内の全てのストリングユニットＳＵのセレクトトランジスタＳＴ２のゲートに共通接続される。セレクトゲート線ＳＧＳは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されている。
【００４９】
複数のワード線ＷＬ０〜ＷＬｍ−１のそれぞれは、同一のブロックＢＬＫ内の対応するメモリセルＭＣ０〜ＭＣｍ−１の制御ゲートに接続される。同じアドレスのワード線ＷＬは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されている。
【００５０】
メモリセルアレイ１１１のマトリクス状に配置されたＮＡＮＤストリングＮＳにおいて、同一行にあるＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１の端子は、ｎ本のビット線ＢＬ（ＢＬ０〜ＢＬｎ−１）のうち対応する１つに接続される。ビット線ＢＬは、複数のブロックＢＬＫにわたって、同一列（同じアドレス）の複数のＮＡＮＤストリングＮＳに接続される。
【００５１】
セレクトトランジスタＳＴ２の端子は、ソース線ＳＬに接続される。ソース線ＳＬは、複数のブロックＢＬＫにわたって、複数のＮＡＮＤストリングＮＳに接続される。
【００５２】
データの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルＭＣに対して、一括して行われ得る。このような、１つのストリングユニットＳＵ内でワード線ＷＬを共有するメモリセルＭＣの組は、例えば、セルユニットとよばれる。セルユニットは、一括して書き込み動作又は読み出し動作が実行され得るメモリセルＭＣの組である。  
上述のように、データの消去は、例えば、同一のブロックＢＬＫ内のメモリセルＭＣに対して一括して行われる。
【００５３】
１つのメモリセルＭＣは、例えば、１又は複数のビットのデータを保持可能である。以下において、説明の簡単化のため、１つのメモリセルＭＣに１ビットのデータが保持可能な場合について説明する。同一のセルユニット内において、メモリセルＭＣの各々が同位（桁）のビットにおいて保持する１ビットの集合は、「ページ」とよばれる。「ページ」とは、同一のセルユニット内のメモリセルＭＣの組に形成されるメモリ空間の一部、と定義され得る。
【００５４】
図５を用いて、本実施形態のフラッシュメモリのメモリセルアレイの断面構造について説明する。図５は、メモリセルアレイの一部の断面図を示している。
【００５５】
図５において、１つのブロックＢＬＫ内の２つのストリングユニットＳＵに関する部分が、模式的に図示されている。図５は、２つのストリングユニットＳＵのそれぞれのＮＡＮＤストリングＮＳと、その周辺の部分と、を示している。
【００５６】
図５に示される構成が、Ｘ方向に複数配列されている。例えば、Ｘ方向に並ぶ複数の図５のＮＡＮＤストリングＮＳの集合が、１つのストリングユニットＳＵに相当する。
【００５７】
メモリセルアレイ１１１は、半導体基板３０上に設けられている。以下の説明において、半導体基板３０の表面と平行な面がＸ−Ｙ平面とされる。Ｘ−Ｙ平面に垂直な方向がＺ方向とされる。本実施形態において、Ｘ方向とＹ方向は、互いに直交する。
【００５８】
半導体基板３０の上部（表面領域）において、ｐ型ウェル領域３０ｐが設けられる。ｐ型ウェル領域３０ｐ上に、複数のＮＡＮＤストリングＮＳが設けられる。
【００５９】
ｐ型ウェル領域３０ｐ上に、例えば、セレクトゲート線ＳＧＳとして機能する導電層３１、ワード線ＷＬ０〜ＷＬｍ−１として機能する複数の導電層３２、及び、セレクトゲート線ＳＧＤとして機能する導電層３３が、半導体基板側から順次積層される。複数の導電層３１及び複数の導電層３３が、半導体基板３０上に積層されてもよい。積層された導電層３１〜３３間に、絶縁層（図示せず）が設けられる。このように、複数の導電層３１〜３３及び複数の絶縁層を含む積層体が、半導体基板３０上に形成される。
【００６０】
導電層３１は、例えば、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々のセレクトトランジスタＳＴ２のゲートに共通接続される。導電層３２は、各層（配線レベル）毎に、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々のメモリセルＭＣの制御ゲートに共通接続される。導電層３３は、１つのストリングユニットＳＵ内の複数のＮＡＮＤストリングＮＳの各々のセレクトトランジスタＳＴ１のゲートに共通接続される。
【００６１】
メモリホールＭＨは、導電層３３、３２、３１を通過してｐ型ウェル領域３０ｐに達するように設けられる。メモリホールＭＨの側面上に、ブロック絶縁層３４、電荷蓄積層（絶縁膜）３５、及びゲート絶縁層（トンネル絶縁層）３６が、順に設けられる。メモリホールＭＨ内には、半導体ピラー（導電層）３７が埋め込まれる。半導体ピラー３７は、例えばノンドープのポリシリコンである。半導体ピラー３７は、ＮＡＮＤストリングＮＳ（メモリセルＭＣ）の電流経路として機能する。半導体ピラー３７の上方に、ビット線ＢＬとして機能する導電層３８ａが設けられる。半導体ピラー３７は、コンタクトプラグＶＰを介して導電層３８ａに接続されている。
【００６２】
ｐ型ウェル領域３０ｐの上部（半導体基板３０の表面領域）内に、ｎ＋型不純物拡散層３９ｎ及びｐ＋型不純物拡散層３９ｐが設けられる。ｎ＋型不純物拡散層３９ｎの上面上に、コンタクトプラグＣＰａが設けられる。コンタクトプラグＣＰａの上面上に、ソース線ＳＬとして機能する導電層（配線）３８ｂが設けられる。ｐ＋型不純物拡散層３９ｐの上面上に、コンタクトプラグＣＰｂが設けられる。コンタクトプラグＣＰｂの上面上に、ウェル線ＣＰＷＥＬＬとして機能する導電層３８ｃが設けられる。
【００６３】
以上のように、ｐ型ウェル領域３０ｐの上方に、セレクトトランジスタＳＴ２、複数のメモリセルＭＣ、及び、セレクトトランジスタＳＴ１が、半導体基板側から順に積層されている。１つのメモリホールＭＨが、１つのＮＡＮＤストリングＮＳに対応している。
【００６４】
尚、メモリセルアレイ１１１（ブロックＢＬＫ）の構成は、図４及び図５の構成に限定されない。メモリセルアレイ１１１の構成は、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、メモリセルアレイ１８の構成は、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００６５】
また、メモリセルアレイ１１１が設けられる層（第１層）を含むチップと、ロウデコーダ１１２及び／又はセンスアンプモジュール１１３が設けられる層(第２層)を含むチップとが別に形成されても良い。この場合、メモリセルアレイ１１１を含むチップと、ロウデコーダ１１２及び／又はセンスアンプモジュール１１３を含むチップとが、貼り合わされ（bondされ）、貼り合わされたチップの組が上述の実施形態におけるＮＡＮＤ型フラッシュメモリ１として使用される。貼り合わせ型のＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１１１が設けられる領域においてビット線ＢＬとして機能する導電層３８がある側が上方、半導体基板３０がある側が下方とすると、下方のチップに、ロウデコーダ１１２及び／又はセンスアンプモジュール１１３が設けられる層が配置される。
【００６６】
本実施形態のＮＡＮＤ型フラッシュメモリ１において、メモリセルアレイ１１１の下方の半導体基板上に、ロウデコーダ１１２及び／又はセンスアンプモジュール１１３が設けられた層が、設けられてもよい。この場合、メモリセルアレイ１１１が、Ｚ方向においてロウデコーダ１１２及び／又はセンスアンプモジュール１１３が設けられた層上に積層される。メモリセルアレイ１１は、ロウデコーダ１１２及び／又はセンスアンプモジュール１１３が設けられた層を覆う層間絶縁膜上に配置される。
【００６７】
（ａ５）コマンドセット  
図６及び図７を用いて、本実施形態のメモリシステム及びフラッシュメモリのコマンドセットについて、説明する。
【００６８】
図６は、コマンドセットの構成例を模式的に示す図である。  
図６の（ａ）は、ＮＡＮＤ型フラッシュメモリのコマンドセットの一例を示す図である。
【００６９】
図６の（ａ）に示されるように、ＮＡＮＤ型フラッシュメモリを含むメモリシステムにおいて、コマンドセットは、コマンドＣＭＤａ，ＣＭＤｂとアドレスＡＤＤとを含む。
【００７０】
コマンドセットの転送シーケンス（以下では、コマンドシーケンスとよばれる）において、コマンドセットは、第１のコマンドＣＭＤａ、アドレスＡＤＤ、及び第２のコマンドＣＭＤｂの順に、コントローラ８からフラッシュメモリ１に送信される。コマンドＣＭＤ（ＣＭＤａ，ＣＭＤｂ）及びアドレスＡＤＤは、８ビット単位で、コントローラ８からフラッシュメモリ１へ送信される。
【００７１】
コマンドＣＭＤは、ある動作をフラッシュメモリに命令する信号である。  
コマンドＣＭＤａは、アドレスＡＤＲの送信の前に、コントローラ８からデータ線を介してフラッシュメモリ１に送信される。コマンドＣＭＤａは、ある動作の対象のアドレスの入力前に送信されるコマンドである。コマンドＣＭＤｂは、アドレスＡＤＲの送信の後に、コントローラ８からデータ線ＩＯを介してフラッシュメモリ１に送信される。コマンドＣＭＤｂは、入力されたアドレスに対してある動作を命令するコマンドである。
【００７２】
アドレスＡＤＤは、コマンドＣＭＤによって実行される動作の対象の領域を示す信号である。アドレスＡＤＤは、コマンドＣＭＤａの送信の後、コマンドＣＭＤｂの送信の前に、コントローラ８からデータ線を介してフラッシュメモリ１に送信される。アドレスＡＤＤは、５サイクル又は６サイクルに渡って、送信される。
【００７３】
図６の（ｂ）は、コマンドセットの変形例を示す図である。
【００７４】
図６の（ｂ）に示されるように、コマンドセットは、追加コマンドを含む場合がある。
【００７５】
追加コマンド（以下において、プリフィックスコマンド又はファンクションコマンドともよばれる）は、コマンドＣＭＤａの送信の前に、コントローラ８からデータ線を介してフラッシュメモリ１に送信される。
【００７６】
追加コマンドは、後続のコマンドによって実行される動作に対して、条件の設定、及び、特定の処理などを、追加で宣言（命令）するためのコマンドである。
【００７７】
図７は、コマンドセットにおけるアドレスの転送サイクルの一例を示す図である。
【００７８】
１サイクル目の８ビットのデータは、カラムアドレスの一部が示す。２サイクル目の８ビットのデータにおいて、５ビットのデータがカラムアドレスの残りの部分を示し、３ビットのデータは、ドントケア（Don’t Care）の値を示す。３サイクル目の８ビットのデータにおいて、２ビットのデータはストリングユニットＳＵのアドレスを示し、残りの６ビットのデータはワード線ＷＬのアドレスの一部を示す。４サイクル目の８ビットのデータにおいて、１ビットのデータはワード線ＷＬのアドレスの残りの部分を示し、４ビットのデータはプレーンＰＬＮのアドレスを示し、３ビットのデータはブロックＢＬＫのアドレスの一部を示す。５サイクル目の８ビットのデータＤＴにおいて、７ビットのデータは、ブロックＢＬＫのアドレスの残りの部分を示す。
【００７９】
例えば、ＮＡＮＤ型フラッシュメモリ１が複数のメモリチップを含む場合、５サイクル目のデータの一部及び６サイクル目のデータＩＯを用いて、メモリチップのアドレスが、コントローラ８からフラッシュメモリ１に送信される。例えば、５サイクル目の８ビットのデータＩＯにおいて、残りの１ビットは、チップのアドレスの一部を示す。６サイクル目の８ビットのデータＩＯにおいて、２ビットのデータは、チップのアドレスの残りの部分を示す。６サイクル目の８ビットのデータＩＯにおいて、残りの６ビットは、ドントケアのデータである。
【００８０】
このように、ＮＡＮＤ型フラッシュメモリを含むメモリシステムにおいて、コマンドセット（コマンドシーケンス）に基づいて、メモリセルアレイ内のメモリ空間が選択され、選択されたメモリ空間に対する動作が、実行される。
【００８１】
（ｂ）  動作  
図８乃至図１５を用いて、本実施形態のメモリデバイス（例えば、ＮＡＮＤ型フラッシュメモリ）及びメモリシステムについて、説明する。
【００８２】
（ｂ１）  基本例  
図８を用いて、本実施形態のフラッシュメモリ及びメモリシステムの動作（制御方法）の基本例について、説明する。
【００８３】
図８は、本実施形態のメモリシステム及びメモリデバイス（フラッシュメモリ）の動作の基本例を説明するための模式図である。
【００８４】
図８に示されるように、ホストデバイス９は、ある時刻ｔａにおいて、フラッシュメモリ１に対するある動作を、コントローラ８に要求する（ステップＳａ）。
【００８５】
コントローラ８は、ホストデバイス９の要求に対応するように、動作に対応するコマンド及び動作対象のアドレスを設定する。時刻ｔｂにおいて、コントローラ８は、コマンド及びアドレスを、フラッシュメモリ１に送信する（ステップＳｂ）。
【００８６】
フラッシュメモリ１は、時刻ｔｃにおいて、コマンド及びアドレスを受信する（ステップＳｃ１）。フラッシュメモリ１は、受信したコマンド及びアドレスをデコードする。  
本実施形態において、フラッシュメモリ１は、コマンドのデコード及び／又はアドレスのデコードと並行して、メモリセルアレイ（メモリセル）の動作に用いられる電圧の生成を、開始及び実行する（ステップＳｃ２）。それゆえ、実行すべき動作に用いられる電圧は、コマンドのデコード及び／又はアドレスのデコード期間中に、生成される。メモリセルアレイ１１１とドライバ回路１２６との間の配線、及び、メモリセルアレイ１１１内の配線（ワード線、ビット線、及びセレクトゲート線）は、コマンドのデコード及び／又はアドレスのデコード期間中に充電される。
【００８７】
コマンド及びアドレスのデコードの後、時刻ｔｄにおいて、フラッシュメモリ１は、生成された電圧を用いて、コマンドに対応する動作を、アドレスに対応するメモリ空間（１以上のメモリセル）に対して実行する（ステップＳｄ）。
【００８８】
例えば、実行すべき動作が書き込み動作である場合、フラッシュメモリ１は、コマンド及びアドレスと共に受信したデータを、メモリセルアレイ１１１内のアドレスが示すメモリ空間（例えば、１以上のページ）に書き込む。例えば、実行すべき動作が読み出し動作である場合、フラッシュメモリ１は、アドレスが示すメモリ空間からデータを読み出す。フラッシュメモリ１は、読み出したデータを、コントローラ８に送信する。コントローラ８は、データをホストデバイス９に送信する。また、実行すべき動作が消去動作である場合、フラッシュメモリ１は、メモリセルアレイ１１１内のアドレスが示すメモリ空間のデータを、消去する。
【００８９】
時刻ｔｅにおいて、フラッシュメモリ１は、実行すべき動作を完了する（ステップＳｅ）。
【００９０】
一般的なフラッシュメモリは、コマンド及びアドレスのデコードの後（例えば、時刻ｔｘ）において、電圧の生成を開始及び実行する。動作の用いられた電圧の生成が完了した後、コマンドに対応する動作が、実行される。
【００９１】
これに対して、本実施形態のフラッシュメモリ１は、コマンド／アドレスのデコード後に電圧が生成される場合に比較して、実行すべき動作の開始を早くできる。この結果として、本実施形態のフラッシュメモリは、コマンドの受信から実行すべき動作の開始までの期間を短縮できる。
【００９２】
したがって、本実施形態のメモリシステム及びフラッシュメモリは、動作を高速化できる。
【００９３】
（ｂ２）  動作例  
図９及び図１０を用いて、本実施形態のフラッシュメモリ及びメモリシステムの動作例について、説明する。
【００９４】
図９は、本実施形態のフラッシュメモリ（及びメモリシステム）の動作例を説明するためのフローチャートである。図１０は、本実施形態のフラッシュメモリ（及びメモリシステム）の動作例を説明するためのタイミングチャートである。
【００９５】
図９及び図１０に示されるように、フラッシュメモリ１は、あるタイミング（例えば、動作の完了時）において、レディ／ビジー信号／ＲＢの信号レベルを、“Ｌ”レベルに設定する（図９のステップＳＸ）。フラッシュメモリ１は、レディ状態である。
【００９６】
コントローラ８は、レディ／ビジー信号／ＲＢの信号レベルを確認する。コントローラ８は、レディ／ビジー信号／ＲＢが“Ｈ”レベルであることを、検知する。“Ｈ”レベルのレディ／ビジー信号／ＲＢに基づいて、コントローラ８は、コマンドＣＭＤａ、アドレスＡＤＤ及びコマンドＣＭＤｂを、ＮＡＮＤインターフェイスのコマンドシーケンスに基づいて、信号ＩＯとしてフラッシュメモリ１に順次送信する（ステップＳ０）。例えば、コントローラ８は、データの読み出しのためのコマンド（“００ｈ”及び“３０ｈ”）を、フラッシュメモリ１に送信する（図９のステップＳ０）。
【００９７】
時刻ｔ０において、フラッシュメモリ１は、コマンドＣＭＤａ、アドレスＡＤＤ及びコマンドＣＭＤｂを順次受信する（ステップＳ１）。フラッシュメモリ１は、コマンドＣＭＤ及びアドレスＡＤＤのデコードを開始する。上述のように、アドレスＡＤＤは、カラムアドレス、ロウアドレスの順に、フラッシュメモリ１に受信される。ここで、コマンドＣＭＤａは、“００ｈ”のコマンドである。コマンドＣＭＤｂは、“３０ｈ”のコマンドである。これによって、フラッシュメモリ１は、実行すべき動作が、１つページ（１ビットのデータを保持するメモリセル）に対する読み出し動作であると認識する。
【００９８】
例えば、時刻ｔｐから時刻ｔｑまでの期間（ｔｐ≦ｔ０≦ｔｑ）において、フラッシュメモリ１は、温度センサ４１によって、フラッシュメモリ内部の温度（フラッシュメモリ１のチップの温度）を取得する（図１０のステップＳ１０）。
【００９９】
時刻ｔ１において、フラッシュメモリ１は、フラッシュメモリのレディ期間中（信号／ＲＢの信号レベルが“Ｈ”レベルである期間中）に、コマンドＣＭＤ及びアドレスＡＤＤの受信（及びデコード）と並行して、電圧の生成を実行する（図９のステップＳ２）。電圧生成回路１２５は、信号／ＷＥのトグルの開始に同期して、チャージポンプ５０を起動する。これによって、コマンドに対応する動作（例えば、読み出し動作）に用いられる電圧の生成が、開始される（図１０のステップＳ１１）。チャージポンプ５０の起動に伴って、フラッシュメモリ１の電流Ｉｃの電流値が、ある値ｉ１程度に上昇する。例えば、電流値ｉ１は、コマンドセットに対応する動作時における電流Ｉｃのピーク値である。
【０１００】
時刻ｔ２において、シーケンサ１２４は、実行すべき動作の各種の動作パラメータ（例えば、電圧値）を設定する（図１０のステップＳ１２）。
【０１０１】
時刻ｔ３において、電圧の生成及びパラメータの設定に並行して、シーケンサ１２４のデコード回路４０は、ロウアドレスのデコードを開始する。これによって、ワード線アドレスのデコード（図１０のステップＳ１３ａ）及びブロックアドレスのデコード（図１０のステップＳ１３ｂ）が、実行される。時刻ｔ４において、ロウアドレスのデコードと並行して、センスアンプモジュール１１３は、ビット線ＢＬの活性化を制御する（図１０のステップＳ１４）。
【０１０２】
時刻ｔ５において、ワード線アドレス及びブロックアドレスのデコードが完了する。これによって、シーケンサ１２４は、ロウアドレスのデコード結果に基づいて、選択ブロック、選択ストリングユニット及び選択ワード線の活性化を制御する（図１０のステップＳ１５）。例えば、デコード結果に基づくワード線のアドレス情報（以下では、ワード線アドレス情報とよばれる）は、パラレル転送（例えば、８ビット単位のパラレル転送）で、シーケンサ１２４から各プレーンＰＬＮへ転送される。但し、ワード線アドレス情報は、シリアル転送で、シーケンサ１２４から各プレーンＰＬＮへ転送されてもよい。
【０１０３】
これによって、フラッシュメモリ１は、レディ期間中において、生成された電圧をワード線に印加する（図９のステップＳ３）。例えば、ワード線及びビット線に対する電圧の印加のタイミングで、電流Ｉｃの電流値は、ある値ｉ２を有する。
【０１０４】
時刻ｔ６において、コマンドセット（コマンドＣＭＤｂ）の受信が、完了する。
【０１０５】
例えば、選択ワード線ＷＬの活性化に並行して、コマンドＣＭＤｂがデコードされる。
【０１０６】
コマンドセットの受信から期間ｔＷＢが経過した後、時刻ｔ７において、シーケンサ１２４は、レディ／ビジー信号／ＲＢの信号レベルを、“Ｈ”レベルから“Ｌ”レベルへ変える（図９のステップＳ４）。これによって、フラッシュメモリ１は、ビジー状態に設定される。フラッシュメモリ１は、“０Ｘｈ”コマンド及び“３０ｈ”コマンドに対応するように、アドレスに対応するメモリ空間（例えば、１つページ）に対して、読み出し動作を実行する（図１０のステップＳ１６）。例えば、ビジー期間中において、電流Ｉｃの電流値は、ビット線の電流のセンス（電流の発生）のタイミングで、値ｉ３を有する。
【０１０７】
時刻ｔ８において、ＮＡＮＤ型フラッシュメモリ１は、ビット線ＢＬ及びワード線ＷＬを非活性化する。これによって、フラッシュメモリ１の読み出し動作は、完了する。
【０１０８】
フラッシュメモリ１は、読み出されたデータを、コントローラ８に送信する（図９のステップＳ５）。
【０１０９】
この後、時刻ｔ９において、シーケンサ１２４は、レディ／ビジー信号／ＲＢの信号レベルを、“Ｌ”レベルから“Ｈ”レベルへ変える。フラッシュメモリ１は、レディ状態に設定される。
【０１１０】
コントローラ８は、フラッシュメモリ１からの読み出しデータを受信する（図９のステップＳ６）。
【０１１１】
以上のように、本実施形態において、ＮＡＮＤ型フラッシュメモリ１は、コマンド及びアドレスの受信期間（及びデコード期間）Ｔ１中において、電圧生成回路１２５を動作させる。
【０１１２】
本実施形態のフラッシュメモリにおいて、ロウアドレス（例えば、ワード線）のセットアップ動作中に、電圧の生成及び／又は印加が開始される。
【０１１３】
これによって、本実施形態のフラッシュメモリ１は、期間Ｔ１中において、コマンドに対応した動作に用いられる電圧（例えば、読み出し電圧及び非選択電圧）を、生成する。
【０１１４】
この結果として、本実施形態のフラッシュメモリ１は、コマンドセットの受信からメモリセルアレイからデータを読み出されるまでの期間を、短縮できる。
【０１１５】
（ｂ３）具体例及び変形例  
以下において、上述の本実施形態のＮＡＮＤ型フラッシュメモリの動作の具体例及び変形例について、説明する。
【０１１６】
＜チップの確定＞  
図１１を用いて、本実施形態のフラッシュメモリの動作の具体例／変形例を説明する。
【０１１７】
図１１は、本実施形態のフラッシュメモリの具体例の１つを示す図である。  
図１１の（ａ）において、本実施形態のフラッシュメモリの具体例における、コマンドセットが示されている。
【０１１８】
例えば、上述の図７に示されるように、２サイクル目のデータ内に、don’t careのビットが３ビット分存在する。
【０１１９】
それゆえ、図１１の（ａ）に示されるように、チップアドレスＣＨＰＡＤＤが、アドレスＡＤＤの２サイクル目のデータＡＤＤ２内に含めることができる。
【０１２０】
このように、フラッシュメモリ１が複数のメモリチップ２０を含む場合において、チップアドレスＣＨＰＡＤＤが、２サイクル目より後のサイクル（例えば、５サイクル目又は６サイクル目のデータ）でチップアドレスが送信される場合に比較して早い段階で、フラッシュメモリ１に通知される。
【０１２１】
本実施形態のフラッシュメモリ１は、コマンドシーケンスの比較的早い段階で、動作対象のチップアドレスＣＨＰＡＤＤを認識できる。これによって、本実施形態のフラッシュメモリ１は、比較的早い段階で、動作対象のメモリチップを確定でき、動作対象以外のメモリチップを非選択状態に設定できる。
【０１２２】
この結果として、本実施形態のフラッシュメモリ１は、動作対象以外のメモリチップにおける電流（電力）の発生を、抑制できる。
【０１２３】
図１１の（ｂ）は、図１１の（ａ）のコマンドセットとは異なる例を示している。
【０１２４】
図１１の（ｂ）に示されるように、追加コマンド（プリフィックスコマンド）ＣＭＤｘの送信によって、複数のメモリチップ２０のうち動作対象のメモリチップを示すコード（例えば、識別番号又はチップアドレス）ＣＨＰＣＤが、コントローラ８からフラッシュメモリ１に通知されてもよい。
【０１２５】
プリフィックスコマンドＣＭＤｘは、コントローラ８によって、発行される。コントローラ８は、発行したプリフィックスコマンドＣＭＤｘを、コマンドＣＭＤａより前のタイミング（時刻）に、ＮＡＮＤ型フラッシュメモリ１に送信する。
【０１２６】
図１１の（ｂ）の例のコマンドセットの送信及び受信によって、本実施形態のフラッシュメモリ１は、アドレスＡＤＤの受信及びデコードの前に、複数のメモリチップ２０のうちどのメモリチップが動作の対象であるか、認識できる。
【０１２７】
これによって、図１１の（ｂ）のコマンドセットの例が用いられたメモリシステムにおいて、フラッシュメモリ１は、動作対象のメモリ以外のメモリチップにおける電流の発生を、抑制できる。
【０１２８】
以上のように、本実施形態のＮＡＮＤ型フラッシュメモリ１は、複数の非選択のメモリチップで電流が発生する期間を短縮（及び削減）できる。それゆえ、本実施形態のフラッシュメモリ１は、動作の準備中（例えば、アドレスのセットアップ中）に発生する電流を低減できる。
【０１２９】
この結果として、本実施形態のフラッシュメモリ１の消費電力を、削減できる。
【０１３０】
＜温度の計測＞  
図１２を用いて、本実施形態のフラッシュメモリの動作の具体例／変形例を説明する。
【０１３１】
本実施形態のフラッシュメモリは、あるコマンドセットの受信期間中（レディ期間中）に取得された温度の測定値（以下では、温度コードとよばれる）、又は、あるコマンドセットの前のコマンドセットに対応する動作中（ビジー期間中）に取得された温度の測定値を用いて、受信されたコマンドセットに対応する動作のパラメータ（設定条件）を、決定する。
【０１３２】
温度コードに基づいて、コマンドに対応する動作を実行するための各種の電圧などが、設定される。これによって、メモリチップの温度に応じて、動作に用いられる電圧の電圧値が、補正され得る。
【０１３３】
図１２は、本実施形態のフラッシュメモリの具体例／変形例の１つを示す図である。  
図１２において、本実施形態のフラッシュメモリの具体例／変形例における、タイミングチャートが模式的に示されている。
【０１３４】
図１２に示されるように、コマンドＣＭＤａ、アドレスＡＤＤ及びコマンドＣＭＤｂが、コントローラ８からフラッシュメモリ１に順次転送される。コマンドＣＭＤ（ＣＭＤａ，ＣＭＤｂ）及びアドレスＡＤＤを含むコマンドセットＳＥＴ０の転送期間中において、信号／ＲＢは、“Ｈ”レベルに設定されている。フラッシュメモリ１は、レディ状態である。
【０１３５】
フラッシュメモリ１がレディ状態である期間中に、フラッシュメモリ１の各メモリチップ２０において、温度センサ４１が、メモリチップ２０の温度を測定する。これによって、各メモリチップ２０の温度を示す値ＴＭＰＳＯＵＴが、取得される。この取得された値に基づいて、温度コードＴＥＭＰＣＯＤＥが、設定される。
【０１３６】
レディ状態の温度値ＲＥＡＤＹＴＭＰＳ−１に対応する温度コードＴＥＭＰＣＯＤＥに基づいて、動作パラメータ（例えば、電圧値）が選択される。
【０１３７】
コマンドＣＭＤ及びアドレスＡＤＲのデコードの後、フラッシュメモリ１は、そのコマンドセットＳＥＴ０に対応する読み出し動作を開始する。シーケンサ１２４は、レディ／ビジー信号／ＲＢの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。フラッシュメモリ１は、ビジー状態となる。
【０１３８】
値ＲＥＡＤＹＴＭＰＳ−１に対応する温度コードＴＥＭＰＣＯＤＥに基づいて設定された動作パラメータが、読み出し動作に用いられる各種の電圧に反映される。これによって、読み出し動作が、実行される。
【０１３９】
ビジー状態中（信号／ＲＢが“Ｌ”レベルの期間中）において、動作時のメモリチップの温度が、測定されてもよい。この場合において、ビジー状態中（コマンドセットＳＥＴ０に対応する動作中）に測定された温度値ＢＵＳＹＴＭＰＳ−１に基づいて、次に受信されたコマンドセットＳＥＴ１の動作に用いられる温度コードＴＥＭＰＣＯＤＥが、設定され得る。
【０１４０】
尚、温度の測定がレディ期間中及びビジー期間中に実行される場合、フラッシュメモリ内部のタイマーによる定期巡回によって、温度の測定及び温度コードの設定が、実行されてもよい。また、フラッシュメモリ（及びメモリシステム）の動作モードに応じて、温度コードがビジー期間の開始時に取得され、温度コードに基づく動作パラメータが実行される動作に反映されることが可能なように、温度の測定のタイミングに関する複数の選択オプションがフラッシュメモリ１に設定されてもよい。
【０１４１】
以上のように、本実施形態のフラッシュメモリ１は、レディ状態時及び／又はビジー状態時のチップの温度値の取得によって、温度コード及び動作パラメータの設定に起因する動作の長期化を、抑制できる。
【０１４２】
＜アドレスの転送＞  
図１３を用いて、本実施形態のフラッシュメモリの動作の具体例／変形例を説明する。
【０１４３】
図１３は、本実施形態のフラッシュメモリの動作の具体例／変形例の１つを示す図である。  
図１３において、本実施形態のフラッシュメモリの具体例／変形例における、フラッシュメモリの動作のタイミングチャートが示されている。
【０１４４】
上述のように、レディ期間中のある期間ＴＡにおいて、アドレスＡＤＤが、５サイクル（又は６サイクル）分のデータとして、コントローラ８からフラッシュメモリ１に転送される。
【０１４５】
アドレスＡＤＤの１サイクル目及び２サイクル目のデータにおいて、フラッシュメモリ１は、カラムアドレスＣＡ１，ＣＡ２を受信する。フラッシュメモリ１は、受信されたカラムアドレスＣＡ１，ＣＡ２を、デコードする。
【０１４６】
アドレスの３サイクル目、４サイクル目、５サイクル目及び６サイクル目のデータにおいて、フラッシュメモリ１は、ロウアドレスＲＡ１，ＲＡ２，ＲＡ３，ＲＡ４を受信する。フラッシュメモリ１は、受信されたロウアドレスＲＡ１，ＲＡ２，ＲＡ３，ＲＡ４を、デコードする。例えば、４サイクル目のデータＲＡ２は、プレーンアドレスＰＬＮＡＤＤを含む。例えば、５サイクル目のデータＲＡ３は、ブロックアドレスＢＬＫＡＤＤを含む。
【０１４７】
図１３に示されるように、本例において、アドレスＡＤＤにおけるプレーンアドレス（４サイクル目のデータ）ＰＬＮＡＤＤの受信のタイミングに同期して、本実施形態のフラッシュメモリ１は、信号ＰＬＮｅｎを、活性化する。シーケンサ１２４は、時刻ｔ２１において、信号（以下では、プレーンイネーブル信号ともよばれる）ＰＬＮｅｎを、イネーブル状態に設定する。
【０１４８】
これによって、レディ期間中において、アドレスＰＬＮＡＤＤに対応するプレーンが、プレーンアドレスＰＬＮＡＤＤの取得（受信及び／又はデコード）のタイミングに基づいて、イネーブル状態に設定され得る。
【０１４９】
アドレスＡＤＤにおけるブロックアドレス（５サイクル目のデータ）ＢＬＫＡＤＤの取得のタイミングに同期して、本実施形態のフラッシュメモリ１は、制御信号ＢＬＫＬＡＴｅｎを活性化する。シーケンサ１２４は、レディ期間中の時刻ｔ２２において、制御信号ＢＬＫＬＡＴｅｎの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。  
これによって、レディ期間中において、ブロックアドレスＢＬＫＡＤＤのデコード結果が、シーケンサ１２４からプレーンＰＬＮに転送可能になる。プレーンＰＬＮ内のラッチ回路（アドレスラッチ）が、転送されたブロックアドレスＢＬＫＡＤＤを保持可能な状態に設定され得る。
【０１５０】
“３０ｈ”のコマンドＣＭＤａが、コントローラ８からフラッシュメモリ１に転送される。このコマンドＣＭＤａの取得（受信及び／又はデコード）のタイミングに同期して、本実施形態のフラッシュメモリ１は、信号ＲＤＥＣを活性化する。レディ期間中の時刻ｔ２４において、シーケンサ１２４は、信号ＲＤＥＣの信号レベルを、“Ｌ”レベルから“Ｈ”レベルへ変える。
【０１５１】
“Ｈ”レベルの信号ＲＤＥＣによって、ロウデコーダ１１２が、フラッシュメモリ１のレディ期間中に、活性化される。ロウデコーダ１１２は、動作を開始可能になる。
【０１５２】
このように、本実施形態のフラッシュメモリ１は、ロウアドレスの取得（受信及び／又はデコード）に同期した内部制御信号の制御によって、レディ期間ＴＲＹ中においてロウデコーダ１１２を活性化できる。
【０１５３】
＜メモリセルアレイの内部動作＞  
図１４及び図１５を用いて、本実施形態のメモリデバイスの動作の具体例について、説明する。
【０１５４】
図１４は、本実施形態のメモリデバイスにおける、コア回路（プレーン）の動作の具体例の１つを説明するためのタイミングチャートである。  
以下のように、メモリセルアレイ内のワード線、ビット線及びセレクトゲート線に、電圧が印加されてもよい。
【０１５５】
＜時刻ｔ３０＞  
図１４に示されるように、フラッシュメモリ１は、プリフィックスコマンドＣＭＤｘ、コマンドＣＭＤａ、アドレスＡＤＤ、及び、コマンドＣＭＤｂを順次受信する。
【０１５６】
時刻ｔ３０において、シーケンサ１２４は、受信したプリフィックスコマンドＣＭＤｘに基づいて、信号ＰＢの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。これによって、１以上のプレーンＰＬＮが活性化される。信号ＰＢは、プレーンＰＬＮに対する制御信号である。例えば、信号ＰＢは、上述のプレーンイネーブル信号ＰＬＮｅｎに対応する。信号ＰＢは、プレーンイネーブル信号ＰＬＮｅｎを含む信号セットでもよい。
【０１５７】
シーケンサ１２４は、チャージポンプ５０に対する制御信号ＰＵＭＰの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。これによって、電圧生成回路１２５のチャージポンプ５０が、コマンドに対応する動作に用いられる電圧を生成する。
【０１５８】
この後、フラッシュメモリ１は、アドレスＡＤＤを順次受信及びデコードする。
【０１５９】
＜時刻ｔ３１＞  
時刻ｔ３１において、フラッシュメモリ１は、アドレスＡＤＤの５サイクル目のデータを受信する。５サイクル目のデータは、ブロックアドレスを含む。
【０１６０】
プレーンのアドレスは、４サイクル目のデータで確定する。それゆえ、シーケンサ１２４は、信号ＰＢの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。これによって、非選択のプレーンは、非選択状態に設定される。
【０１６１】
＜時刻ｔ３２＞  
フラッシュメモリ１は、アドレスＡＤＤの５サイクル目のデータの受信の後、“３０ｈ”のコマンドＣＭＤｂを受信する。
【０１６２】
時刻ｔ３２において、選択プレーン内のロウデコーダ１１２は、アドレスに基づいて選択セレクトゲート線ＳＧＤ，ＳＧＳ、選択ワード線ＷＬ−ｓ及び非選択ワード線ＷＬ−ｕを活性化する。
【０１６３】
選択プレーン内のセンスアンプモジュール１１３は、制御信号ＢＬＣの電位（信号レベル）を、電圧値Ｖｓｓから電圧値ＶＢＬＣに変える。センスアンプモジュールのクランプトランジスタは、オン状態に設定される。これによって、ビット線ＢＬは、活性化される。
【０１６４】
電圧ＶＳＲＣが、ソース線ＳＬに印加される。
【０１６５】
ロウデコーダ１１２は、読み出し動作時において、電圧ＶＳＧを選択セレクトゲート線ＳＧＤ，ＳＧＳに転送する。電圧ＶＳＧの印加によって、セレクトトランジスタＳＴ１，ＳＴ２は、オン状態に設定される。ロウデコーダ１１２は、読み出し動作時において、非選択電圧ＶＲＥＡＤを選択ワード線ＷＬ−ｓ及び非選択ワード線ＷＬ−ｕに転送する。これによって、電圧ＶＲＥＡＤが、ワード線ＷＬ−ｓ，ＷＬ−ｕに印加される。非選択電圧ＶＲＥＡＤによって、メモリセルＭＣは、データの保持状態に依存せずに、オン状態に設定される。
【０１６６】
尚、時刻ｔ３２において、非選択電圧ＶＲＥＡＤより低い電圧ＶＸが印加された後、非選択電圧ＶＲＥＡＤが、ワード線ＷＬ−ｓ，ＷＬ−ｕに印加されてもよい。
【０１６７】
＜時刻ｔ３３＞  
時刻ｔ３３において、シーケンサ１２４は、レディ／ビジー信号／ＲＢの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。これによって、フラッシュメモリ１は、ビジー状態に設定される。
【０１６８】
選択ワード線ＷＬ−ｓの電位が電圧ＶＲＥＡＤからグランド電圧Ｖｓｓに変化された後、ロウデコーダ１１２は、読み出し電圧ＶＣＧＲＶを選択ワード線ＷＬ−ｓに転送する。これによって、読み出し電圧ＶＣＧＲＶが、選択ワード線ＷＬ−ｓに印加される。例えば、読み出し電圧ＶＣＧＲＶは、２以上の読み出しレベルを含む電圧でもよい。
【０１６９】
選択ワード線ＷＬ−ｓに接続された選択セルは、選択セル内のデータ（選択セルのしきい値電圧）に応じて、オン状態に設定される、又は、オフ状態を維持する。選択セルがオン状態である場合、電流が、対応するビット線に発生する（又は、ビット線の電位が変わる）。選択セルがオフ状態である場合、電流は、対応するビット線に発生しない（又は、ビット線の電位が実質的に変わらない）。
【０１７０】
センスアンプモジュール１１３は、各ビット線ＢＬにおける電流の発生の有無（又はビット線の電位の変動）をセンスする。センス結果に応じて、対応する選択セルの保持データが判別される。  
このように、本実施形態のフラッシュメモリ１において、データが、選択されたアドレスから読み出される。
【０１７１】
データは、フラッシュメモリからコントローラ８へ転送される。  
これによって、本実施形態のフラッシュメモリは、読み出し動作が完了する。
【０１７２】
図１５は、本実施形態のフラッシュメモリの読み出し動作における、図１４の例とは異なる例を説明するためのタイミングチャートである。
【０１７３】
上述のように、選択アドレスは、ワード線アドレス、ブロックアドレス、プレーンアドレス、チップアドレスの順に、フラッシュメモリ１内で確定する。図１４の例において、選択ワード線のアドレス値が確定した時点で、プレーンＰＬＮのアドレスに関わらず、確定したワード線アドレスのアドレス値に対応した複数のワード線が、複数のプレーン、複数のブロック及び複数のチップで、活性化される。
【０１７４】
＜時刻ｔ４０＞  
図１５に示されるように、時刻ｔ４０において、コマンドＣＭＤｘの受信に応じて、信号ＰＢの信号レベル及び信号ＰＵＭＰの信号レベルが、“Ｈ”レベルに設定される。
【０１７５】
本例において、ロウアドレスの確定の前に、非選択電圧ＶＲＥＡＤが、フラッシュメモリ１の複数のチップ２０及び複数のプレーンＰＬＮの複数のワード線ＷＬ−ｓ，ＷＬ−ｕに印加される。電圧ＶＳＧが、複数のチップ２０及び複数のプレーンＰＬＮの複数のセレクトゲート線ＳＧＤ，ＳＧＳに印加される。
【０１７６】
信号ＢＬＣの電位が、電圧ＶＢＬＣ（＞Ｖｓｓ）に設定される。ソース線ＳＬの電位が、ＶＳＲＣ（＞Ｖｓｓ）に設定される。
【０１７７】
＜時刻ｔ４１＞  
４サイクル目のアドレスＡＤＤのデータの受信によって動作対象のプレーンＰＬＮのアドレスが確定した後、時刻ｔ４１において、プレーンアドレスに基づいて、シーケンサ１２４は、非選択プレーンにおけるワード線ＷＬ−ｕの電位は、電圧ＶＲＥＡＤからグランド電圧Ｖｓｓに変える。シーケンサ１２４は、非選択プレーンにおけるセレクトゲート線ＳＧＤ，ＳＧＳの電位を、電圧ＶＳＧからグランド電圧Ｖｓｓに変える。
【０１７８】
シーケンサ１２４は、非選択プレーンの信号ＢＬＣの電位を、電圧ＶＢＬＣからグランド電圧Ｖｓｓに変える。シーケンサ１２４は、非選択プレーンにおけるソース線ＳＬの電位を、電圧ＶＳＲＣからグランド電圧Ｖｓｓに変える。
【０１７９】
このように、プレーンアドレスの取得時に、非選択プレーンにおいて、グランド電圧Ｖｓｓが、ワード線ＷＬ、セレクトゲート線ＳＧＤ，ＳＧＳ及びソース線ＳＬに、印加される。非選択プレーンにおいて、信号ＢＬＣの信号レベルが、グランド電圧Ｖｓｓに設定される。
【０１８０】
確定したプレーンアドレスの値と同じ値を有する１以上のプレーンにおいて、ワード線ＷＬ−ｕに対する電圧ＶＲＥＡＤの印加、セレクトゲート線ＳＧＤ，ＳＧＳに対する電圧ＶＳＧの印加、及び、ソース線ＣＥＬＳＲＣに対する電圧ＶＳＬの印加が、継続される。信号ＢＬＣの電位は、電圧ＶＢＬＣに維持される。
【０１８１】
＜時刻ｔ４２＞  
時刻ｔ４２において、シーケンサ１２４は、信号ＰＢの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。
【０１８２】
尚、時刻ｔ４２において、受信されたブロックアドレスを含むアドレスＡＤＤの５サイクル目のデータに基づいて、非選択ブロックの配線に対する電圧の供給が、停止されてもよい。
【０１８３】
＜時刻ｔ４３＞  
ブロックアドレスを含むアドレスＡＤＤの５サイクル目のデータの受信の後、時刻ｔ４３において、フラッシュメモリ１は、アドレスＡＤＤの６サイクル目のデータを受信する。５サイクル目のデータは、チップアドレスを含む。
【０１８４】
これによって、動作対象のチップのアドレスが確定した後、チップアドレスに基づいて、シーケンサ１２４は、非選択チップのワード線ＷＬ−ｕの電位を、電圧ＶＲＥＡＤからグランド電圧Ｖｓｓに、遷移する。シーケンサ１２４は、非選択チップのセレクトゲート線ＳＧＤ，ＳＧＳの電位を、電圧ＶＳＧからグランド電圧Ｖｓｓに変える。シーケンサ１２４は、非選択チップの信号ＢＬＣの電位を、電圧ＶＢＬＣからグランド電圧Ｖｓｓに変える。シーケンサ１２４は、非選択チップのソース線ＳＬの電位を、電圧ＶＳＲＣからグランド電圧Ｖｓｓに変える。
【０１８５】
このように、チップアドレスが確定した時に、非選択チップにおいて、グランド電圧Ｖｓｓが、ワード線ＷＬ、セレクトゲート線ＳＧＤ，ＳＧＳ及びソース線ＳＬに、印加される。非選択チップにおいて、信号ＢＬＣの信号レベルが、グランド電圧Ｖｓｓに設定される。
【０１８６】
確定したチップアドレスに対応するチップ（選択チップ）において、ワード線ＷＬ−ｕに対する電圧ＶＲＥＡＤの印加、セレクトゲート線ＳＧＤ，ＳＧＳに対する電圧ＶＳＧの印加、及び、ソース線ＣＥＬＳＲＣに対する電圧ＶＳＬの印加は、継続される。信号ＢＬＣの電位は、電圧ＶＢＬＣに維持される。  
この結果として、読み出し動作のための各電圧ＶＲＥＡＤ，ＶＳＧ，ＶＳＬが、選択チップ内の選択プレーンに対応する各配線ＷＬ−ｓ，ＷＬ−ｕ，ＳＧＤ，ＳＧＳ，ＳＬに、それぞれ印加される。また、信号ＢＬＣの電位は、電圧ＶＢＬＣに設定される。
【０１８７】
＜時刻ｔ４４＞  
アドレスＡＤＤの受信の後、時刻ｔ４４において、フラッシュメモリ１は、コマンドＣＭＤｂを受信する。フラッシュメモリ１は、コマンドＣＭＤｂをデコードする。コマンドのデコード結果に基づいて、実行すべき動作が、確定する。
【０１８８】
本例において、図１４の例と実質的に同様に、レディ／ビジー信号／ＲＢが“Ｌ”レベルに設定された後（時刻ｔ４５）、“３０ｈ”のコマンドのデコード結果に基づいて、読み出し動作が実行される。読み出し電圧ＶＣＧＲＶが、選択ワード線ＷＬ−ｓに、印加される。これによって、データが、読み出される。
【０１８９】
この一方で、コマンドのデコード結果に基づいて、実行すべき動作が読み出し動作以外の動作であると判定された場合、各配線ＷＬ−ｓ，ＷＬ−ｕ，ＳＧＤ，ＳＧＳ，ＳＬの電位は、電圧ＶＲＥＡＤからグランド電圧Ｖｓｓに遷移される。この後、コマンドのデコード結果に対応する動作に用いられる各種の電圧が、ワード線、セレクトゲート線及びソース線ＳＬにそれぞれ印加される。これによって、コマンドのデコード結果に対応する動作が、実行される。
【０１９０】
以上のように、図１５の例に対応する動作が、完了する。
【０１９１】
図１５に示されるように、本実施形態のフラッシュメモリにおいて、選択アドレスが確定する前に、ある電圧が複数のプレーン（メモリセルアレイ）に対して投機的に供給し、フラッシュメモリの動作（例えば、読み出し動作）の高速化が図られてもよい。
【０１９２】
図１４及び図１５に示されるように、本実施形態のフラッシュメモリにおいて、アドレスの確定前に、動作に用いられる電圧が、メモリセルアレイ（ブロック）内に供給される。
【０１９３】
これによって、本実施形態のＮＡＮＤ型フラッシュメモリは、動作を高速化できる。
【０１９４】
（ｃ）  まとめ  
本実施形態のメモリデバイス（例えば、ＮＡＮＤ型フラッシュメモリ）において、コマンドに対応する動作に用いられる電圧を、コマンド及びアドレスの受信（及びデコード）に並行して、生成する。例えば、本実施形態のメモリデバイスは、生成された電圧を、コマンド及びアドレスの受信（及びデコード）に並行して、メモリセルアレイ内の配線に、投機的に印加できる。
【０１９５】
本実施形態のメモリデバイスは、アドレス及びコマンドのデコードの完了後に電圧の生成が開始される場合に比較して、実行すべき動作を早期化できる。
【０１９６】
これによって、本実施形態のメモリデバイスは、コマンドセットの受信からコマンドに対応する動作が開始されるまでの期間を短縮できる。  
この結果として、本実施形態のメモリデバイスは、動作速度を向上できる。
【０１９７】
したがって、本実施形態のメモリデバイスは、特性を向上できる。
【０１９８】
（２）  第２の実施形態  
図１６乃至図１８を参照して、第２の実施形態のメモリデバイス及びその制御方法について、説明する。
【０１９９】
（ａ）  構成例  
図１６及び図１７を用いて、本実施形態のメモリデバイスの構成例について、説明する。
【０２００】
図１６は、本実施形態のメモリデバイス（例えば、ＮＡＮＤ型フラッシュメモリ）の構成例を示す回路図である。
【０２０１】
本実施形態のＮＡＮＤ型フラッシュメモリ１は、第１の実施形態のフラッシュメモリと同様に、アドレスの受信及びデコードに並行して、実行すべき動作に用いられる電圧を生成する。
【０２０２】
図１６に示されるように、入出力回路１２０は、コントローラ８からのワード線アドレス（ページアドレス）、ブロックアドレスを、シーケンサ１２４に順次転送する。
【０２０３】
シーケンサ１２４は、制御信号ＦＩＶＥＯＮＶを用いて、電圧生成回路１２５を起動する。
【０２０４】
電圧生成回路１２５は、複数のチャージポンプ５０、及び、転送回路５５、を含む。
【０２０５】
チャージポンプ５０は、制御信号ＦＩＶＥＯＮＶに基づいて、動作する。チャージポンプ５０は、複数の電圧を生成する。例えば、チャージポンプ５０は、電圧（電圧値）ＶＵＳＥＬを生成する。チャージポンプ５０は、電圧ＶＵＳＥＬを転送回路５１に供給する。
【０２０６】
転送回路５１は、転送トランジスタ（転送ゲート、スイッチ）ＴＲを含む。転送回路５１は、転送トランジスタＴＲを介して、電圧ＶＵＳＥＬをロウデコーダ１１２に転送する。転送トランジスタＴＲは、電圧ＶＵＳＥＬを配線ＣＧＮに供給する。配線ＣＧＮは、転送トランジスタＳＷを介して、ロウデコーダ１１２内の配線ＣＧＩに接続される。
【０２０７】
転送トランジスタＴＲのオン／オフは、制御信号ＧＵＳＥＬよって、制御される。転送トランジスタＳＷのオン／オフは、制御信号ＣＧＳＷによって、制御される。
【０２０８】
ドライバ回路１２６は、複数のドライバ７０１，７０２を含む。
【０２０９】
ドライバ７０１は、制御信号ＦＩＶＥＯＮＶに基づいて、動作する。ドライバ７０１は、電圧ＶＤＤ又は電圧ＶＸ２を用いて、電圧（電圧値）ＶＲＤを生成する。ドライバ７０１は、電圧ＶＲＤを、ロウデコーダ１１２に転送する。
【０２１０】
ドライバ７０２は、電圧ＶＰＧＭＨ、電圧ＶＧＢＳＴ及び電圧ＶＲＤを受ける。ドライバ７０２は、電圧ＶＰＧＭＨ、電圧ＶＧＢＳＴ及び電圧ＶＲＤの中から選択された１つを電圧ＶＲＤＥＣとして、ロウデコーダ１１２に出力する。
【０２１１】
ロウデコーダ１１２は、デコード回路６０及び転送回路（スイッチ回路）６１を含む。
【０２１２】
デコード回路６０は、レベルシフタ６０１を含む。レベルシフタ６０１は、電圧ＶＲＤＥＣと電圧ＶＲＤとを受ける。レベルシフタ６０１は、電圧ＶＲＤＥＣ及び電圧ＶＲＤに応じて、信号ＢＬＫＳＥＬの信号レベルを制御する。
【０２１３】
転送回路６１は、動作に応じた電圧を、アドレスに基づいて選択状態／非選択状態に設定されるワード線ＷＬに供給する。転送回路６１は、複数のワード線のそれぞれに対応するように、複数の転送トランジスタ（転送ゲート）ＴＧを含む。
【０２１４】
転送トランジスタＴＧは、配線ＣＧＩに供給された電圧（例えば、電圧ＶＵＳＥＬ）を、ワード線ＷＬに転送する。転送トランジスタＴＧは、転送トランジスタＴＧのゲートに供給された信号（選択信号又は制御信号）ＢＬＫＳＥＬに応じて、オン／オフする。
【０２１５】
図１７は、本実施形態のフラッシュメモリにおける、ロウデコーダの回路構成の一例を示す図である。
【０２１６】
図１７に示されるように、ロウデコーダ１１２は、レベルシフタ６０１、転送回路６１、ブロックアドレスデコード回路６０９を含む。
【０２１７】
ブロックアドレスデコード回路６０９は、複数のバッファＢＦ１，ＢＦ２、及び、ＡＮＤゲートＡ１を含む。
【０２１８】
ＡＮＤゲートＡ１は、複数の入力端子を有する。複数の信号ＡＲＯＷ（ＡＲＯＷａ，ＡＲＯＷｂ，・・・，ＡＲＯＷｘ）は、バッファＢＦ１を介して、ＡＮＤゲートＡ１に供給される。１つの信号ＡＲＯＷが、ＡＮＤゲートＡ１複数の入力端子のうち対応する１つの入力端子に供給される。信号ＲＤＥＣは、ＡＮＤゲートＡ１の対応する１つの入力端子に供給される。ＡＮＤゲートＡ１は、供給された複数の信号ＡＲＯＷ，ＲＤＥＣを用いたＡＮＤ演算（論理積演算）を実行する。ＡＮＤゲートＡ１は、ＡＮＤ演算の結果を、信号ＲＤＥＣｚとして、出力する。
【０２１９】
複数の信号ＡＲＯＷは、１以上のバッファＢＦ１を介して、レベルシフタ６０１に供給される。信号ＲＤＥＣｚは、１以上のバッファＢＦ２を介して、レベルシフタ６０１に供給される。
【０２２０】
レベルシフタ６０１は、ＡＮＤゲートＡ２、１以上のインバータＩＶ、及び、トランジスタＴＲａ，ＴＲｂ，ＴＲｃ，ＴＲｄを含む。
【０２２１】
ＡＮＤゲートＡ２は、複数の入力端子を有する。１つの信号ＡＲＯＷは、１以上のバッファＢＦ１を介して、ＡＮＤゲートＡ２の複数の入力端子のうち対応する１つの入力端子に供給される。信号ＲＤＥＣｚは、１以上のバッファＢＦ２を介して、ＡＮＤゲートＡ２の複数の入力端子のうち対応する１つの入力端子に供給される。  
ＡＮＤゲートＡ２の出力端子は、１つのインバータＩＶを介して、ノードＮＤ１に接続される。
【０２２２】
ＡＮＤゲートＡ２は、供給された複数の信号ＡＲＯＷ，ＲＤＥＣｚのＡＮＤ演算を実行する。ＡＮＤゲートＡ２は、ＡＮＤ演算の結果としての出力信号を、インバータＩＶを介してノードＮＤ１に出力する。
【０２２３】
トランジスタＴＲａの一方の端子（一方のソース／ドレイン）は、１つのインバータＩＶを介して、ノードＮＤ１に接続される。トランジスタＴＲａの他方の端子（他方のソース／ドレイン）は、トランジスタＴＲｂの一方の端子に接続されている。トランジスタＴＲａのゲートは、ノードＮＤ２に接続されている。電圧ＶＤＤＸが、ノードＮＤ２に印加されている。電圧ＶＤＤＸは、例えば、電圧ＶＲＤ（例えば、２Ｖ〜３Ｖ）と等しい。
【０２２４】
トランジスタＴＲｂの他方の端子は、ノードＮＤ３に接続される。トランジスタＴＲｂのゲートは、ノードＮＤ２に接続される。トランジスタＴＲｂは、高耐圧トランジスタである。トランジスタＴＲｂの絶縁耐圧は、トランジスタＴＲａの絶縁耐圧より高い。
【０２２５】
トランジスタＴＲｃの一方の端子は、ノードＮＤ３に接続される。トランジスタＴＲｃの他方の端子は、トランジスタＴＲｄの一方の端子に接続される。トランジスタＴＲｃのゲートは、ノードＮＤ１に接続される。
【０２２６】
トランジスタＴＲｄの他方の端子は、ノードＮＤ４に接続される。トランジスタＴＲｄのゲートは、ノードＮＤ３に接続される。電圧ＶＲＤＥＣが、ノードＮＤ４に印加される。
【０２２７】
ノードＮＤ３は、信号ＢＬＫＳＥＬの出力ノードである。ノードＮＤ３の電位は、信号ＢＬＫＳＥＬの信号レベルに対応する。
【０２２８】
転送回路６１は、複数のトランジスタＴＧ（ＴＧＤ，ＴＧ０，ＴＧｍ−１，ＴＧＳ）を含む。
【０２２９】
各トランジスタＴＧＤ，ＴＧ０，ＴＧｍ−１，ＴＧＳのゲートは、ノードＮＤ２に接続される。
【０２３０】
トランジスタＴＧＤの一方の端子は、セレクトゲート線ＳＧＤに接続される。トランジスタＴＧＤの他方の端子は、複数の配線ＣＧＩのうち対応する１つに接続される。
【０２３１】
複数のトランジスタＴＧ０，・・・，ＴＧｍ−１は、対応するワード線に接続される。トランジスタＴＧ０の一方の端子は、複数のワード線のうち対応するワード線ＷＬ０に接続される。トランジスタＴＧ０の他方の端子は、複数の配線ＣＧＩのうち対応する１つに接続される。トランジスタＴＧｍ−１の一方の端子は、複数のワード線のうち対応するワード線ＷＬｍ−１に接続されている。トランジスタＴＧｍ−１の他方の端子は、複数の配線ＣＧＩのうち対応する１つに接続される。
【０２３２】
トランジスタＴＧＳの一方の端子は、セレクトゲート線ＳＧＳに接続される。トランジスタＴＧＳの他方の端子は、複数の配線ＣＧＩのうち対応する１つに接続される。
【０２３３】
ノードＮＤ２の電位（信号ＢＬＫＳＥＬの信号レベル）に応じて、複数のトランジスタＴＧは、オン状態又はオフ状態に設定される。これによって、ブロックＢＬＫが、選択状態、又は、非選択状態に設定される。
【０２３４】
本実施形態のＮＡＮＤ型フラッシュメモリ１において、ブロックＢＬＫを活性化状態（選択状態）に設定するための信号ＢＬＫＳＥＬは、信号ＲＤＥＣとロウアドレス（ブロックアドレス）に対応する信号ＡＲＯＷをトリガにして、活性化される。
【０２３５】
この場合において、信号ＢＬＫＳＥＬが決定されるまでの待ち時間は、ロウアドレスの信号レベルが収束するまでの時間に対して自己整合的になる。
【０２３６】
それゆえ、本実施形態のＮＡＮＤ型フラッシュメモリは、レディ／ビジー信号／ＲＢが“Ｈ”レベルである期間中において、信号ＢＬＫＳＥＬを、活性化できる。
【０２３７】
これによって、本実施形態のＮＡＮＤ型フラッシュメモリは、動作を高速化できる。
【０２３８】
（ｂ）  動作例  
図１８を用いて、本実施形態のＮＡＮＤ型フラッシュメモリの動作例について、説明する。
【０２３９】
図１８は、本実施形態のＮＡＮＤ型フラッシュメモリの動作例の一例を示すタイミングチャートである。
【０２４０】
＜時刻ｔ９０＞  
上述のように、コントローラ８は、ホストデバイス９の要求に応じて、コマンド及びアドレスを含むコマンドセットを、フラッシュメモリ１に送信する。コマンドセットの送信に伴って、信号／ＷＥが、トグルされる。
【０２４１】
図１８に示されるように、時刻ｔ９０において、フラッシュメモリ１は、トグルされた信号／ＷＥに同期して、コマンドＣＭＤａを受信する。
【０２４２】
シーケンサ１２４は、コマンドＣＭＤａの受信に同期して、信号ＦＩＶＥＯＮＶを活性化する。信号ＦＩＶＥＯＮＶの信号レベルは、“Ｌ”レベルから“Ｈ”レベルに遷移される。“Ｈ”レベルの信号ＦＩＶＥＯＮＶによって、電圧生成回路１２５は、チャージポンプ５０を起動し、電圧を昇圧する。
【０２４３】
コマンドの受信前において、ドライバ７０２は、電圧値ＶＤＤの電圧ＶＲＤＥＣを出力する。
【０２４４】
“Ｈ”レベルの信号ＦＩＶＥＯＮＶによって、チャージポンプ５０は、電圧値ＶＲＤの電圧を出力する。ドライバ７０１は、ある電圧値の電圧ＶＲＤを出力する。これに応じて、ドライバ７０２は、電圧値ＶＲＤの電圧ＶＲＤＥＣを出力する。  
それゆえ、時刻ｔ９０において、電圧ＶＲＤＥＣの値が、電圧値ＶＤＤから電圧値ＶＲＤに変わる。例えば、ノードＮＤ２に対する電圧値ＶＲＤの電圧の印加によって、インバータ及びトランジスタＴＲａ，ＴＲｂは、オン状態に設定される。
【０２４５】
コマンドの受信時において、アドレスＡＤＤは、受信されていない。それゆえ、ワード線アドレス情報コードＳＩＮは、不定状態である。各信号ＡＲＯＷ＜０＞・・・ＡＲＯＷ＜ｘ＞は、“Ｌ”レベルに設定されている。また、信号ＲＤＥＣの“Ｌ”レベルに設定されている。
【０２４６】
＜時刻ｔ９１＞
コマンドＣＭＤａの受信の後、本実施形態のフラッシュメモリ１は、アドレスＡＤＤ１，ＡＤＤ２，ＡＤＤ３を順次受信する。
【０２４７】
例えば、３サイクル目のアドレスＡＤＤ３のタイミングで、選択ワード線ＷＬ−Ｓのアドレスが、確定する。それゆえ、ワード線アドレス情報コードＳＩＮが、ワード線アドレスに対応した値に設定される。
【０２４８】
ワード線アドレス情報コードに応じて、例えば、電圧ＶＣＧＲＶが、選択ワード線に対応する配線ＣＧＮに印加される。非選択電圧ＶＲＥＡＤが、非選択ワード線に対応するＣＧＮに印加される。例えば、電圧ＶＧＢＳＴが、複数の配線ＣＧＮのうち１つに印加されてもよい。
【０２４９】
＜時刻ｔ９２＞  
時刻ｔ９１の後に、本実施形態のフラッシュメモリ１は、アドレスＡＤＤ４，ＡＤＤ５，ＡＤＤ６を順次受信する。シーケンサ１２４は、受信したアドレスＡＤＤ４，ＡＤＤ５，ＡＤＤ６をデコードする。
【０２５０】
これによって、時刻ｔ９２において、受信したアドレスに応じて、各デコード信号ＡＲＯＷの信号レベルが、“Ｌ”レベルから“Ｈ”レベルに遷移される。
【０２５１】
信号ＡＲＯＷが、図１７のロウデコーダ内のＡＮＤゲートＡ１，Ａ２に供給される。この時、信号ＲＤＥＣの信号レベルは、“Ｌ”レベルに設定されている。
【０２５２】
それゆえ、全ての信号ＡＲＯＷが、“Ｈ”レベルの信号レベルを有していても、ＡＮＤゲートＡ１，Ａ２の出力信号は、“Ｌ”レベルである。
【０２５３】
＜時刻ｔ９３＞  
時刻ｔ９３において、シーケンサ１２４は、信号ＲＤＥＣの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。
【０２５４】
“Ｈ”レベルの信号ＲＤＥＣが、ＡＮＤゲートＡ１，Ａ２に供給される。ＡＮＤゲートＡ１，Ａ２へ供給される信号ＡＲＯＷ，ＲＤＥＣの全てが、“Ｈ”レベルである場合において、ＡＮＤゲートＡ１，Ａ２は、“Ｈ”レベルの信号を出力する。  
これによって、信号ＢＬＫＳＥＬの信号レベル（電位）は、グランド電圧Ｖｓｓより高い電圧値ＶＲＤに、上昇する。
【０２５５】
また、ＡＮＤゲートＡ２が“Ｈ”レベルの信号を出力する場合、ノードＮＤ１の電位（インバータＩＶの信号レベル）は、“Ｈ”レベルから“Ｌ”レベルに遷移する。これによって、トランジスタＴＲｃは、オン状態に設定される。
【０２５６】
＜時刻ｔ９４＞  
コマンドＣＭＤｂの受信の後、時刻ｔ９４において、シーケンサ１２４は、信号ＶＲＤＥＣ−ＣＮＴの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。“Ｈ”レベルの信号ＶＲＤＥＣ−ＣＮＴがドライバ回路１２６に供給される。尚、コマンドＣＭＤｂの受信（送信）後において、信号／ＷＥのトグルは、停止される。
【０２５７】
“Ｈ”レベルの信号ＶＲＤＥＣ−ＣＮＴに応じて、ドライバ回路１２６のドライバ７０２は、電圧値ＶＧＢＳＴを出力する。電圧ＶＲＤＥＣの電圧値が、電圧値ＶＲＤから電圧値ＶＧＢＳＴに増加する。ノードＮＤ４の電圧値が、オン状態のトランジスタＴＲｃ，ＴＲｄを介して、ノードＮＤ３に転送される。  
それゆえ、信号ＢＬＫＳＥＬの信号レベルが、電圧値ＶＲＤから電圧値ＶＧＢＳＴに上昇する。これによって、転送トランジスタＴＧのゲートに、電圧値ＶＲＤより高い電圧値ＶＧＢＳＴが、印加される。
【０２５８】
選択ブロックにおいて、電圧値ＶＧＢＳＴの電圧が、転送トランジスタＴＧのゲートに、印加される。これによって、転送トランジスタＴＧが、オン状態に設定される。
【０２５９】
読み出し電圧ＶＣＧＲＶ及び非選択電圧ＶＲＥＡＤが、ワード線アドレスに対応する配線ＣＧＩ及びワード線ＷＬに、印加される。読み出し電圧ＶＣＧＲＶが、選択ワード線に対応する配線ＣＧＩ及びワード線ＷＬに印加される。非選択電圧ＶＲＥＡＤが、非選択ワード線に対応する配線ＣＧＩ及びワード線ＷＬに、印加される。また、電圧ＶＧＢＳＴが、所定の配線ＣＧＩ及びワード線ＷＬに印加される。
【０２６０】
本実施形態において、配線ＣＧＩ及びワード線ＷＬに対する電圧の印加が開始された時、レディ／ビジー信号の信号レベルは、“Ｈ”レベルに設定されている。この時において、本実施形態のフラッシュメモリ１は、レディ状態である。
【０２６１】
＜時刻ｔ９５＞  
時刻ｔ９５において、シーケンサ１２４は、レディ／ビジー信号／ＲＢの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。この後、フラッシュメモリ１の内部において、データが、選択ブロック内の選択アドレスから読み出される。
【０２６２】
この後、シーケンサ１２４は、チャージポンプを停止する。フラッシュメモリ１の各配線ＣＧＮ，ＣＧＩ，ＷＬ，ＢＬの電位は、グランド電圧Ｖｓｓに設定される。  
データは、フラッシュメモリ１からコントローラ８へ転送される。シーケンサ１２４は、レディ／ビジー信号／ＲＢの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。
【０２６３】
以上のように、本実施形態のフラシュメモリの読み出し動作が、完了する。
【０２６４】
（ｃ）  まとめ  
本実施形態のメモリデバイス（例えば、ＮＡＮＤ型フラッシュメモリ）は、アドレスのデコード信号とロウデコーダの制御信号を用いて、選択ブロックを活性化するための信号を、制御する。  
これによって、本実施形態において、選択ブロックは、アドレスの決定のタイミングに対して、自己整合的に活性化される。
【０２６５】
本実施形態において、メモリデバイスがレディ状態である期間（レディ／ビジー信号が“Ｈ”レベルである期間）中において、選択ブロックが、活性化される。
【０２６６】
これらの結果として、本実施形態のメモリデバイスは、動作を高速化できる。
【０２６７】
以上のように、本実施形態のメモリデバイスは、特性を向上できる。
【０２６８】
（３）  第３の実施形態  
図１９乃至図２１を参照して、第３の実施形態のメモリデバイス及びその制御方法について、説明する。
【０２６９】
図１９は、本実施形態のフラッシュメモリ１の構成例を示す模式図である。
【０２７０】
本実施形態のフラッシュメモリ１は、フラッシュメモリの内部の制御信号として、信号ＡＳＴを含む。
【０２７１】
シーケンサ１２４は、信号ＡＳＴを、ドライバ回路１２６に出力する。信号ＡＳＴは、ドライバ回路１２６を活性化するための信号である。例えば、信号ＡＳＴの信号レベルは、ワード線アドレス情報のコードＳＩＮのデコードのタイミングに同期して、制御される。
【０２７２】
図２０は、本実施形態のＮＡＮＤ型フラッシュメモリの動作例を説明するためのタイミングチャートである。
【０２７３】
上述のように、レディ／ビジー信号が“Ｈ”レベルである期間中において、本実施形態のフラッシュメモリ１は、コマンド／アドレスのデコードに並行して、実行すべき動作に用いられる電圧を、電圧生成回路１２５によって生成する。
【０２７４】
シーケンサ１２４は、ワード線アドレス情報のデコードの期間中（コードＳＩＮの設定前）に、信号ＡＳＴの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。
【０２７５】
“Ｈ”レベルの信号ＡＳＴに応じて、ドライバ回路１２６は、活性化される。信号ＡＳＴが“Ｌ”レベルから“Ｈ”レベルに設定されるタイミングで、ドライバ回路１２６は、電圧ＶＺをワード線に転送する。
【０２７６】
これによって、ワード線ＷＬの電位は、グランド電圧Ｖｓｓから電圧ＶＸに上昇する。
【０２７７】
シーケンサ１２４は、ワード線アドレス情報のコードＳＩＮのデコードの終了に同期して、信号ＡＳＴの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。
【０２７８】
“Ｈ”レベルから“Ｌ”レベルへの信号ＡＳＴの変位に応じて、電圧生成回路１２５は、電圧ＶＲＥＡＤを出力する。電圧生成回路１２５は、生成した電圧ＶＲＥＡＤをワード線ＷＬ（配線ＣＧＩ）に供給する。これによって、ワード線ＷＬの電位は、電圧ＶＸから非選択電圧ＶＲＥＡＤに上昇する。
【０２７９】
このように、ワード線ＷＬの電位は、グランド電圧Ｖｓｓから所定の電圧に設定される。
【０２８０】
レディ／ビジー信号／ＲＢが“Ｈ”レベルから“Ｌ”レベルに遷移された後、読み出し電圧ＶＣＧＲＶが、選択ワード線ＷＬに印加される。これによって、データが、選択セルから読み出される。
【０２８１】
図２１は、図１９の動作例の変形例を示すタイミングチャートである。
【０２８２】
図２１に示されるように、ワード線ＷＬ（配線ＣＧＩ）の電位は、信号ＡＳＴの遷移のタイミングを用いて、複数のステップにわたる電位の変化なしに、非選択電圧ＶＲＥＡＤに設定されてもよい。
【０２８３】
図２１に示されるように、電圧ＶＲＥＡＤが、信号ＡＳＴの信号レベルが“Ｈ”レベルに遷移されるタイミングで、ドライバ回路１２６が活性化される。
【０２８４】
ドライバ回路１２６は、電圧ＶＲＥＡＤをワード線ＷＬに供給する。これによって、ワード線ＷＬの電位は、電圧Ｖｓｓから非選択電圧ＶＲＥＡＤに上昇する。
【０２８５】
コードＳＩＮのデコードの終了に同期して、信号ＡＳＴの信号レベルが、“Ｈ”レベルから“Ｌ”レベルに遷移される。ワード線ＷＬの電位は、非選択電圧ＶＲＥＡＤに維持される。
【０２８６】
レディ／ビジー信号／ＲＢが“Ｌ”レベルに遷移された後、読み出し電圧ＶＣＧＲＶの印加によって、選択セルからデータが読み出される。
【０２８７】
図１９乃至図２１に示されるように、本実施形態のフラッシュメモリは、ワード線のアドレス情報のデコード期間中に、ある電圧をワード線に供給できる。
【０２８８】
この結果として、本実施形態のフラッシュメモリは、コマンドの受信からデータの読み出しが開始されるまでの期間を短縮できる。
【０２８９】
したがって、本実施形態のメモリデバイスは、メモリの特性を向上できる。
【０２９０】
（４）  その他  
上述の実施形態において、ＮＡＮＤ型フラッシュメモリが、実施形態のメモリデバイスの例として、示されている。但し、本実施形態のメモリデバイスは、ＮＡＮＤ型フラッシュメモリ以外のメモリデバイスでよい。例えば、本実施形態のメモリデバイスは、ＮＯＲ型フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、磁気抵抗メモリ（例えば、ＭＲＡＭ及び／又はＳＴＴ−ＭＲＡＭ）、抵抗変化メモリ（例えば、ＲｅＲＡＭ）、相変化メモリ（例えば、ＰＣＲＡＭ及び／又はＰＣＭ）などでもよい。
【０２９１】
上述の実施形態において、『接続』は、複数の構成要素が直接接続される場合に限らずに、複数の構成要素間に別の導電可能な要素が介在する場合も含む。
【０２９２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２９３】
１：フラッシュメモリ、１２４：シーケンサ、１２５：電圧生成回路、１２６：ドライバ回路、１１：コア回路、１１１：メモリセルアレイ、１１２：ロウデコーダ、１１３：センスアンプモジュール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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