(57)【要約】【課題】基体と基体との接合面の平坦性を高め、接合強度を高めることが可能な電子デバイスの製造方法を提供する。【解決手段】Ｓｉを含む第１基体と、第１基体と接合されるＳｉを含む第２基体と、Ｓｉを含む第３基体と、を用意する工程と、第１基体をエッチングする工程と、第１基体の第２基体が接合される接合領域に第１の保護層を形成する工程と、第１基体のエッチングされた領域に導電パターンを形成する工程と、第１の保護層を除去する工程と、第１基体に第３基体が接合される接合領域に第２の保護層を形成する工程と、第１基体に第２基体を接合する工程と、接合された第２基体をエッチングする工程と、第２の保護層を除去する工程と、第１基体に第３基体を接合する工程と、を含む電子デバイスの製造方法。【選択図】図３
2020003304.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉを含む第１基体と、前記第１基体と接合される、Ｓｉを含む第２基体と、Ｓｉを含む第３基体と、を用意する準備工程と、
前記第１基体をエッチングする第１エッチング工程と、
前記第１基体の前記第２基体が接合される接合領域に第１の保護層を形成する第１保護層形成工程と、
前記第１基体の前記第１エッチング工程でエッチングされた領域に導電パターンを形成する導電パターン形成工程と、
前記第１の保護層を除去する第１保護層除去工程と、
前記第１基体の前記第３基体が接合される接合領域に第２の保護層を形成する第２保護層形成工程と、
前記第１基体に前記第２基体を接合する第１接合工程と、
前記第１接合工程で接合された前記第２基体をエッチングする第２エッチング工程と、
前記第２の保護層を除去する第２保護層除去工程と、
前記第１基体に前記第３基体を接合する第２接合工程と、
を含むことを特徴とする電子デバイスの製造方法。
【請求項２】
請求項１において、
前記第１の保護層の材料は、前記第２の保護層の材料と異なることを特徴とする電子デバイスの製造方法。
【請求項３】
請求項１又は請求項２において、
前記第１保護層除去工程では、ウェットエッチングにより前記第１の保護層を除去することを特徴とする電子デバイスの製造方法。
【請求項４】
請求項１乃至請求項３の何れか一項において、
前記第１の保護層の材料は、ＩＴＯ、ＴｉＷ、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、及びＷの何れかであることを特徴とする電子デバイスの製造方法。
【請求項５】
請求項１乃至請求項４の何れか一項において、
前記第２の保護層の材料は、ダイヤモンドライクカーボンであることを特徴とする電子デバイスの製造方法。
【請求項６】
請求項１乃至請求項５の何れか一項において、
前記第１接合工程では、陽極接合によって前記第１基体に前記第２基体を接合することを特徴とする電子デバイスの製造方法。
【請求項７】
請求項１乃至請求項６の何れか一項において、
前記第２接合工程では、低融点ガラスを用いて前記第１基体に前記第３基体を接着することを特徴とする電子デバイスの製造方法。
【請求項８】
Ｓｉを含む第１基体と、前記第１基体と接合される、Ｓｉを含む第２基体と、前記第２基体と接合される、Ｓｉを含む第３基体と、を用意する準備工程と、
前記第１基体の前記第２基体が接合される接合領域に第１の保護層を形成する第１保護層形成工程と、
前記第３基体の前記第２基体が接合される接合領域に第２の保護層を形成する第２保護層形成工程と、
前記第１基体及び前記第３基体に導電パターンを形成する導電パターン形成工程と、
前記第１の保護層及び前記第２の保護層を除去する保護層除去工程と、
前記第２基体をエッチングする第２基体エッチング工程と、
前記第２基体に前記第１基体及び前記第３基体を接合する接合工程と、
を含むことを特徴とする電子デバイスの製造方法。
【請求項９】
請求項８において、
前記保護層除去工程は、ウェットエッチングにより前記第１の保護層及び前記第２の保護層を除去することを特徴とする電子デバイスの製造方法。
【請求項１０】
請求項８又は請求項９において、
前記第２の保護層の材料は、ＩＴＯ、ＴｉＷ、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、及びＷの何れかであることを特徴とする電子デバイスの製造方法。
【請求項１１】
請求項８乃至請求項１０の何れか一項において、
前記第１の保護層の材料は、ＩＴＯ、ＴｉＷ、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、及びＷの何れかであることを特徴とする電子デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイスの製造方法に関する。
【背景技術】
【０００２】
従来、シリコンＭＥＭＳ（Micro Electro Mechanical Systems）技術を用いて形成された物理量を検出する機能素子を備えている電子デバイスとして、半導体基板あるいはガラス基板などのパッケージ基板上に、シリコン基板などから形成された機能素子が設けられた加速度センサーやジャイロセンサーなどが提案されている。
例えば、特許文献１には、基体（上述のパッケージ基板に相当する）の第１面側に接合されている蓋体と、基体及び蓋体に囲まれるキャビティーに収容されている機能素子（センサー素子）と、を備えた電子デバイスおよびその製造方法が開示されている。
【０００３】
この電子デバイスの製造方法では、基体に溝を形成し、溝内に配線や外部接続端子を形成した後に、基体と蓋体とが陽極接合（２回目）される領域に、保護層を形成している。その後、基体とシリコン基板とを陽極接合（１回目）し、シリコン基板をエッチング加工して機能素子を形成している。この保護層を形成することで、機能素子を形成するためのエッチング加工によって、２回目の陽極接合が行われる基体の表面が荒れて凹凸が大きくなり、平坦性が損なわれてしまうのを防ぐことができ、基体と蓋体とで構成されるキャビティーの気密性を確保することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１７−５３７４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載された電子デバイスの製造方法では、基体に設けられた溝内の配線や外部接続端子を、導電層をスパッタ法やＣＶＤ（Chemical Vapor Deposition）法などで成膜した後、導電層をエッチングすることによりパターニングしているので、１回目の陽極接合が行われる前に、基体の表面が荒れて、平坦性が損なわれてしまう課題があった。
【課題を解決するための手段】
【０００６】
本願の電子デバイスの製造方法は、Ｓｉを含む第１基体と、前記第１基体と接合される、Ｓｉを含む第２基体と、Ｓｉを含む第３基体と、を用意する準備工程と、前記第１基体をエッチングする第１エッチング工程と、前記第１基体の前記第２基体が接合される接合領域に第１の保護層を形成する第１保護層形成工程と、前記第１基体の前記第１エッチング工程でエッチングされた領域に導電パターンを形成する導電パターン形成工程と、前記第１の保護層を除去する第１保護層除去工程と、前記第１基体の前記第３基体が接合される接合領域に第２の保護層を形成する第２保護層形成工程と、前記第１基体に前記第２基体を接合する第１接合工程と、前記第１接合工程で接合された前記第２基体をエッチングする第２エッチング工程と、前記第２の保護層を除去する第２保護層除去工程と、前記第１基体に前記第３基体を接合する第２接合工程と、を含むことを特徴とする。
【０００７】
上述の電子デバイスの製造方法において、前記第１の保護層の材料は、前記第２の保護層の材料と異なることが好ましい。
【０００８】
上述の電子デバイスの製造方法において、前記第１保護層除去工程では、ウェットエッチングにより前記第１の保護層を除去することが好ましい。
【０００９】
上述の電子デバイスの製造方法において、前記第１の保護層の材料は、ＩＴＯ、ＴｉＷ、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、及びＷの何れかであることが好ましい。
【００１０】
上述の電子デバイスの製造方法において、前記第２の保護層の材料は、ダイヤモンドライクカーボンであることが好ましい。
【００１１】
上述の電子デバイスの製造方法において、前記第１接合工程では、陽極接合によって前記第１基体に前記第２基体を接合することが好ましい。
【００１２】
上述の電子デバイスの製造方法において、前記第２接合工程では、低融点ガラスを用いて前記第１基体に前記第３基体を接着することが好ましい。
【００１３】
本願の電子デバイスの製造方法は、Ｓｉを含む第１基体と、前記第１基体と接合される、Ｓｉを含む第２基体と、前記第２基体と接合される、Ｓｉを含む第３基体と、を用意する準備工程と、前記第１基体の前記第２基体が接合される接合領域に第１の保護層を形成する第１保護層形成工程と、前記第３基体の前記第２基体が接合される接合領域に第２の保護層を形成する第２保護層形成工程と、前記第１基体及び前記第３基体に導電パターンを形成する導電パターン形成工程と、前記第１の保護層及び前記第２の保護層を除去する保護層除去工程と、前記第２基体をエッチングする第２基体エッチング工程と、前記第２基体に前記第１基体及び前記第３基体を接合する接合工程と、を含むことを特徴とする。
【００１４】
上述の電子デバイスの製造方法において、前記保護層除去工程は、ウェットエッチングにより前記第１の保護層及び前記第２の保護層を除去することが好ましい。
【００１５】
上述の電子デバイスの製造方法において、前記第１の保護層の材料は、ＩＴＯ、ＴｉＷ、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、及びＷの何れかであることが好ましい。
【００１６】
上述の電子デバイスの製造方法において、前記第２の保護層の材料は、ＩＴＯ、ＴｉＷ、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、及びＷの何れかであることが好ましい。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態に係る電子デバイスの概略構造を示す平面図。
【図２】図１中のＡ−Ａ線における断面図。
【図３】第１実施形態に係る電子デバイスの製造方法の概略を示すフローチャート。
【図４Ａ】第１実施形態に係る電子デバイスの製造方法を示す工程フロー（断面図）。
【図４Ｂ】電子デバイスの製造方法を示す工程フロー（断面図）。
【図４Ｃ】電子デバイスの製造方法を示す工程フロー（断面図）。
【図４Ｄ】電子デバイスの製造方法を示す工程フロー（断面図）。
【図４Ｅ】電子デバイスの製造方法を示す工程フロー（断面図）。
【図４Ｆ】電子デバイスの製造方法を示す工程フロー（断面図）。
【図４Ｇ】電子デバイスの製造方法を示す工程フロー（断面図）。
【図４Ｈ】電子デバイスの製造方法を示す工程フロー（断面図）。
【図４Ｉ】電子デバイスの製造方法を示す工程フロー（断面図）。
【図５】本発明の第２実施形態に係る電子デバイスの概略構造を示す平面図。
【図６】図５中のＣ−Ｃ線における断面図。
【図７】図５中のＤ−Ｄ線における断面図。
【図８Ａ】図５に示す電子デバイスの駆動を説明するための概略図。
【図８Ｂ】図５に示す電子デバイスの駆動を説明するための概略図。
【図８Ｃ】図５に示す電子デバイスの駆動を説明するための概略図。
【図９】第２実施形態に係る電子デバイスの製造方法の概略を示すフローチャート。
【図１０Ａ】第２実施形態に係る電子デバイスの製造方法を示す工程フロー（断面図）。
【図１０Ｂ】電子デバイスの製造方法を示す工程フロー（断面図）。
【図１０Ｃ】電子デバイスの製造方法を示す工程フロー（断面図）。
【図１０Ｄ】電子デバイスの製造方法を示す工程フロー（断面図）。
【図１０Ｅ】電子デバイスの製造方法を示す工程フロー（断面図）。
【図１０Ｆ】電子デバイスの製造方法を示す工程フロー（断面図）。
【図１０Ｇ】電子デバイスの製造方法を示す工程フロー（断面図）。
【発明を実施するための形態】
【００１８】
以下、本発明の電子デバイスの製造方法を添付図面に示す実施形態に基づいて詳細に説明する。なお、以下で説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、本実施形態で説明される構成の全てが、本発明の必須構成要件であるとは限らない。
【００１９】
＜第１実施形態＞
［電子デバイス］
先ず、本発明の第１実施形態に係る電子デバイスについて、Ｘ軸方向（機能素子８の面内方向）の加速度を測定する加速度センサー１を一例として挙げて、図１及び図２を参照して説明する。
図１は、本発明の第１実施形態に係る電子デバイスの概略構造を示す平面図である。図２は、図１中のＡ−Ａ線における断面図である。なお、図１において、加速度センサー１の内部の構成を説明する便宜上、蓋体３を取り外した状態を図示している。
【００２０】
また、説明の便宜上、各図には互いに直交する３つの軸として、Ｘ軸、Ｙ軸、及びＺ軸を図示している。また、Ｘ軸に平行な方向を「Ｘ軸方向」、Ｙ軸に平行な方向を「Ｙ軸方向」、Ｚ軸に平行な方向を「Ｚ軸方向」とも言う。また、Ｚ軸方向は、鉛直方向に沿い、ＸＹ平面は、水平面に沿っている。また、各軸方向の矢印先端側を「プラス側」、基端側を「マイナス側」とも言う。また、Ｚ軸方向プラス側を「上」、Ｚ軸方向マイナス側を「下」とも言う。
【００２１】
図１及び図２に示す加速度センサー１は、Ｘ軸方向（機能素子８の面内方向）の加速度を測定することができる。このような加速度センサー１は、第１基体としてのベース基板２と、第３基体としての蓋体３と、ベース基板２と蓋体３とで構成された内部空間Ｓに収容された機能素子８と、ベース基板２に配置された導電パターン６と、を有する。以下、これらについて順に説明する。
【００２２】
≪ベース基板≫
第１基体としてのベース基板２には、上面２１ｆ側に開口する凹部２１が形成されている。この凹部２１は、機能素子８とベース基板２との接触を防止するための逃げ部として機能する。また、ベース基板２には、上面２１ｆ側に開口し、凹部２１と接続された３つの溝部２２，２３，２４が形成されている。そして、これら溝部２２，２３，２４内には、それぞれ配線６２と端子６３が配置されている。このようなベース基板２は、例えば、ガラス基板で構成され、エッチング等によってその外形が形成されている。ただし、ベース基板２としては、ガラス基板に限定されず、例えば、シリコン基板等を用いてもよい。
【００２３】
≪機能素子≫
機能素子８は、ベース基板２の上面２１ｆに設けられている。この機能素子８は、支持部８１，８２、可動部８３、及び連結部８４，８５を備える可動構造体８０と、複数の第１固定電極指８８と、複数の第２固定電極指８９と、を有している。また、可動部８３は、基部８３１と、基部８３１からＹ軸方向両側に突出している複数の可動電極指８３２と、を有している。このような機能素子８は、例えば、リン、ボロン等の不純物がドープされた第２基体としてのシリコン基板８ａ（図４Ｆ参照）から形成されている。
【００２４】
支持部８１，８２は、ベース基板２の上面２１ｆに接合されており、支持部８１において、導電性のバンプＢ３を介して配線６２３と電気的に接続されている。そして、これら支持部８１，８２の間に可動部８３が設けられ、可動部８３は、連結部８４を介して支持部８１に連結されると共に、連結部８５を介して支持部８２に連結されている。これにより、可動部８３は、連結部８４，８５を弾性変形させつつ、支持部８１，８２に対して矢印ａで示すようにＸ軸方向に変位可能となる。また、可動部８３の下面には、導電膜（図示せず）が設けられており、この導電膜は、可動部８３と電気的に接続されて同電位となっている。
【００２５】
また、複数の第１固定電極指８８は、各可動電極指８３２のＸ軸方向一方側に配置され、対応する可動電極指８３２に対して間隔を隔てて噛み合う櫛歯状をなすように並んでいる。また、各第１固定電極指８８は、その基端部にて、ベース基板２の上面２１ｆに接合されている。また、各第１固定電極指８８は、導電性のバンプＢ１を介して配線６２１に電気的に接続されている。
【００２６】
これに対して、複数の第２固定電極指８９は、各可動電極指８３２のＸ軸方向他方側に配置され、対応する可動電極指８３２に対して間隔を隔てて噛み合う櫛歯状をなすように並んでいる。また、各第２固定電極指８９は、その基端部にて、ベース基板２の上面２１ｆに接合されている。また、各第２固定電極指８９は、導電性のバンプＢ２を介して配線６２２に電気的に接続されている。
【００２７】
また、凹部２１の底面（可動部８３と対向する部分）には、ダミー電極６１３が配置されている。このダミー電極６１３は、可動部８３の下面に設けられた導電膜と同じ材料で構成されている。また、ダミー電極６１３は、配線６２３と電気的に接続されており、可動構造体８０と同電位となっている。
【００２８】
このような加速度センサー１は、次のようにして加速度を検出する。すなわち、Ｘ軸方向の加速度が加速度センサー１に加わると、その加速度の大きさに基づいて、可動部８３がＸ軸方向に変位する。このような変位に伴って、可動電極指８３２と第１固定電極指８８との隙間及び可動電極指８３２と第２固定電極指８９との隙間がそれぞれ変化する。このような変位に伴って、可動電極指８３２と第１固定電極指８８との間の静電容量及び可動電極指８３２と第２固定電極指８９との間の静電容量がそれぞれ変化する。そのため、これら静電容量の差に基づいて（差動検出方式により）、加速度の大きさや向きを検出することができる。
【００２９】
このような機能素子８は、シリコン基板８ａから形成されている。これにより、エッチングによる高精度な加工が可能となるため、優れた外形形状を有する機能素子８が得られる。また、機能素子８（支持部８１，８２）を陽極接合によってベース基板２に接合することができるため、機械的強度の高い加速度センサー１が得られる。また、第２基体としてのシリコン基板８ａには、リン、ボロン等の不純物がドープされており、機能素子８に導電性が付与されている。
【００３０】
ただし、機能素子８の材料としては、シリコンに限定されず、例えば、他の半導体基板を用いることができる。また、機能素子８に導電性を付与する方法も、ドーピングに限定されず、例えば、可動部８３の表面に金属等の導体層を形成してもよい。
【００３１】
≪導電パターン≫
導電パターン６は、電極６１と、配線６２と、端子６３と、を有する。なお、電極６１は、凹部２１の底面に設けられているダミー電極６１３である。ダミー電極６１３は、後述するように可動部８３と同電位となっており、これにより、機能素子８となるシリコン基板８ａとベース基板２とを陽極接合する時に発生する静電力を小さくすることができ、シリコン基板８ａ（機能素子８）のベース基板２への貼り付き（スティッキング）を効果的に抑制することができる。
【００３２】
配線６２は、溝部２２に配置され、各第１固定電極指８８と導電性のバンプＢ１を介して電気的に接続された配線６２１と、溝部２３に配置され、各第２固定電極指８９と導電性のバンプＢ２を介して電気的に接続された配線６２２と、溝部２４に配置され、ダミー電極６１３と電気的に接続されると共に導電性のバンプＢ３を介して機能素子８と電気的に接続された配線６２３と、を有する。
【００３３】
また、端子６３は、溝部２２の基端部に配置され、配線６２１と電気的に接続された端子６３１と、溝部２３の基端部に配置され、配線６２２と電気的に接続された端子６３２と、溝部２４の基端部に配置され、配線６２３と電気的に接続された端子６３３と、を有する。また、これら端子６３１，６３２，６３３は、それぞれ、蓋体３外に露出しており、外部機器との電気的な接続が可能となっている。
【００３４】
本実施形態では、導電パターン６は、Ｐｔ（白金）で構成されている。これにより、導電パターン６の電気抵抗率を低くすることができ、ノイズの低減や応答特性の向上を図ることができる。また、温度特性（温度に対する信頼性）の高い導電パターン６となる。なお、必要に応じて、導電パターン６とベース基板２との密着性を向上させるために、これらの間に下地層（例えばＴｉ層）を配置してもよい。
【００３５】
ただし、導電パターン６の構成材料としては、導電性を有していれば、Ｐｔに限定されず、例えば、Ａｕ、Ａｇ、Ｃｕ、Ａｌ等、Ｐｔ以外の金属材料（合金も含む）や、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）、Ｉｎ3Ｏ3、ＳｎＯ2、Ｓｂ含有ＳｎＯ2、Ａｌ含有ＺｎＯ等の酸化物系導電材料等が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。また、例えば、電極６１と、配線６２と、端子６３と、で構成材料を変えてもよい。
【００３６】
≪蓋体≫
第３基体としての蓋体３は、下面３１ｆ側に開口する凹部３１を有し、凹部３１とベース基板２に設けられた凹部２１とで内部空間Ｓを形成するように、ベース基板２に接合されている。このような蓋体３は、シリコンで形成されている。これにより、蓋体３とベース基板２とを陽極接合によって接合することができる。ただし、蓋体３は、例えば、ガラス基板で形成されていてもよい。
【００３７】
また、溝部２２，２３，２４を介して内部空間Ｓの内外が連通しているため、本実施形態では、充填部材７によって溝部２２，２３，２４を塞いでいる。充填部材７としては、例えば、ＳｉＯ2（酸化シリコン）膜（より具体的には、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜）やＳｉＮ（窒化シリコン）膜などの絶縁膜が用いられ、ＣＶＤ法などによって成膜される。また、蓋体３は、内部空間Ｓの内外を連通する連通孔３２を有する。この連通孔３２は、内部空間Ｓを所望の環境とするための孔であり、内部空間Ｓを所望の環境とした後に、封止部材９によって封止される。
【００３８】
［電子デバイスの製造方法］
次に、第１実施形態に係る電子デバイスの製造方法について、図３及び図４Ａ〜図４Ｉを参照しながら説明する。
図３は、第１実施形態に係る電子デバイスの製造方法の概略を示すフローチャートである。図４Ａ〜図４Ｉは、第１実施形態に係る電子デバイスの製造方法を示す工程フローである。なお、図４Ａ〜図４Ｉの各図における断面位置は、図２と同様である。また、上述と同様に、電子デバイスとして加速度センサー１を適用した例を用い、図１及び図２も併せて参照しながら説明する。
【００３９】
図３に示すように、加速度センサー１の製造方法は、準備工程として、第１基体としてのベース基板２を用意する第１基体準備工程（ステップＳ１０１）と、機能素子８を形成する第２基体としてのシリコン基板８ａを用意する第２基体準備工程（ステップＳ１０２）と、第３基体としての蓋体３を用意する第３基体準備工程（ステップＳ１０３）とを含んでいる。加えて、加速度センサー１の製造方法は、ベース基板２に凹部２１や溝部２２，２３，２４を形成する第１エッチング工程（ステップＳ１０４）と、ベース基板２に第１の保護層Ｒ１を形成する第１保護層形成工程（ステップＳ１０６）と、凹部２１や溝部２２，２３，２４内に導電パターン６を形成する導電パターン形成工程（ステップＳ１０８）と、第１の保護層Ｒ１を除去する第１保護層除去工程（ステップＳ１１０）と、ベース基板２に第２の保護層Ｒ２を形成する第２保護層形成工程（ステップＳ１１２）と、ベース基板２とシリコン基板８ａとを陽極接合する第１接合工程（ステップＳ１１４）と、シリコン基板８ａをエッチングして機能素子８を形成する第２エッチング工程（ステップＳ１１６）と、第２の保護層Ｒ２を除去する第２保護層除去工程（ステップＳ１１８）と、ベース基板２と蓋体３とを陽極接合する第２接合工程（ステップＳ１２０）と、を含んでいる。さらに、加速度センサー１の製造方法は、機能素子８の収容された内部空間Ｓを気密封止する封止工程（ステップＳ１２２）を含んでいてもよい。
【００４０】
［第１基体準備工程（ステップＳ１０１）］
先ず、第１基体としてのベース基板２を用意する。ベース基板２は、例えば、アルカリ金属イオンを有するホウ珪酸ガラスなどのガラス基板である。なお、第１基体としてのベース基板２は、ガラスのように、Ｓｉを含んでいる材料であればよい。
【００４１】
［第２基体準備工程（ステップＳ１０２）］
併せて、機能素子８を形成する第２基体としてのシリコン基板８ａを用意する。なお、第２基体としてのシリコン基板８ａは、シリコンのように、Ｓｉを含んでいる材料であればよい。この第２基体準備工程（ステップＳ１０２）では、ベース基板２に載置される側のシリコン基板８ａに、後述する第２の保護層Ｒ２の逃げ溝部としての逃げ凹部８６をパターニングして形成する。逃げ凹部８６のパターニングは、フォトリソグラフィー技術およびエッチング技術によって行われる。逃げ凹部８６を設けることで、第２の保護層Ｒ２に邪魔されることなく、シリコン基板８ａをベース基板２に確実に接合することができる。
【００４２】
［第３基体準備工程（ステップＳ１０３）］
併せて、第３基体としての蓋体３を用意する。蓋体３の材質は、例えば、シリコン、ガラスなどを適用することができる。なお、第３基体としての蓋体３は、シリコンやガラスのように、Ｓｉを含んでいる材料であればよい。この第３基体準備工程（ステップＳ１０３）では、ベース基板２の凹部２１との間に内部空間Ｓを形成する凹部３１や、蓋体３の外面から凹部３１側に連通する連通孔３２を形成する。なお、凹部３１や連通孔３２の形成には、フォトリソグラフィー技術およびエッチング技術を適用することができる。
【００４３】
［第１エッチング工程（ステップＳ１０４）］
次に、第１エッチング工程（ステップＳ１０４）では、図４Ａに示すように、ベース基板２の上面２１ｆに、凹部２１及び溝部２２，２３，２４を形成する。凹部２１及び溝部２２，２３，２４は、例えば、フォトリソグラフィー技術およびエッチング技術により形成される。
【００４４】
［第１保護層形成工程（ステップＳ１０６）］
次に、第１の保護層Ｒ１を形成する第１保護層形成工程（ステップＳ１０６）では、図４Ｂに示すように、ベース基板２の凹部２１及び溝部２２，２３，２４が設けられていない上面２１ｆのシリコン基板８ａが接合される接合領域に、第１の保護層Ｒ１を形成する。第１の保護層Ｒ１は、フォトリソグラフィー技術およびエッチング技術を使う方法や、リフトオフ法を用いて形成することができる。第１の保護層Ｒ１は、ＩＴＯ、ＴｉＷ、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、及びＷの何れかで形成することが好ましい。これらは、半導体基板の加工などでは一般的に用いられており、特別な工程とすることなく第１の保護層Ｒ１を形成することができる。第１の保護層Ｒ１を形成することにより、次工程の導電パターン形成工程（ステップＳ１０８）において、導電パターン６の成膜やパターニングによるベース基板２のシリコン基板８ａが接合される接合領域の浸食等による荒れが抑えられ、平坦性を保つことができる。
【００４５】
［導電パターン形成工程（ステップＳ１０８）］
次に、導電パターン６を形成する導電パターン形成工程（ステップＳ１０８）では、図４Ｃに示すように、凹部２１及び溝部２２，２３，２４内に導電パターン６を形成する。
導電パターン６は、Ｐｔ（白金）などをスパッタ法やＣＶＤ（Chemical Vapor Deposition）法などによって成膜した後、Ｐｔ膜をパターニングすることにより形成される。パターニングは、フォトリソグラフィー技術およびエッチング技術によって行われる。なお、凹部２１内の底面にダミー電極６１３を、溝部２２，２３，２４内に、配線６２１，６２２，６２３及び端子６３１，６３２，６３３を、それぞれ形成する。また、ダミー電極６１３は、凹部２１内で配線６２３と電気的に接続されている。
【００４６】
次に、配線６２１上（ベース基板２の上面２１ｆ側）に、配線６２１と各第１固定電極指８８とが電気的に接続されるように導電性のバンプＢ１を形成する（図１参照）。同様に、配線６２２上に、配線６２２と各第２固定電極指８９とが電気的に接続されるように導電性のバンプＢ２を形成する（図１参照）。また、配線６２３上に、配線６２３と機能素子８とが電気的に接続されるように導電性のバンプＢ３を形成する。
【００４７】
［第１保護層除去工程（ステップＳ１１０）］
次に、第１の保護層Ｒ１を除去する第１保護層除去工程（ステップＳ１１０）では、図４Ｄに示すように、ベース基板２の上面２１ｆに設けられた第１の保護層Ｒ１をウェットエッチングにより除去する。第１の保護層Ｒ１をウェットエッチングにより除去することによって、ドライエッチングによる除去に比べ、ベース基板２や導電パターン６の表面にダメージを与えることなく、ベース基板２から第１の保護層Ｒ１を容易に除去することができる。したがって、ベース基板２のシリコン基板８ａと接合される接合領域の平坦性を保つことができる。
【００４８】
［第２保護層形成工程（ステップＳ１１２）］
次に、第２の保護層Ｒ２を形成する第２保護層形成工程（ステップＳ１１２）では、図４Ｅに示すように、ベース基板２の上面２１ｆで、後述する第２接合工程（ステップＳ１２０）において蓋体３が接合される接合領域に、第２の保護層Ｒ２を形成する。第２の保護層Ｒ２は、前述のフォトリソグラフィー技術およびエッチング技術を使う方法や、リフトオフ法を用いて形成することができる。第２の保護層Ｒ２は、ダイヤモンドライクカーボン（ＤＬＣ）膜によって形成することが好ましい。ＤＬＣ膜は、半導体基板の加工などでは一般的に用いられており、特別な工程とすることなく第２の保護層Ｒ２を形成することができる。したがって、第２の保護層Ｒ２の材料は、第１の保護層Ｒ１の材料とは異なっている。
【００４９】
第２の保護層Ｒ２にＤＬＣ膜を用いる場合、好適にはリフトオフ法を用いて形成する。具体的には、ベース基板２上にパターニングされたレジスト膜を設ける。そして、レジスト膜を含めたベース基板２にＤＬＣ膜を形成すると、レジスト膜上、および露出したベース基板２の上面２１ｆ上に、ＤＬＣ膜が形成される。その後、レジスト膜を剥離液などにより除去すると、レジスト膜上のＤＬＣ膜も含めて除去され、ベース基板２のＤＬＣ膜が残存することなり、パターニングされた第２の保護層Ｒ２を形成することができる。なお、ＤＬＣ膜は、硬く且つ基材との密着性が良好であり、後述の第２エッチング工程Ｓ１１６で用いられるドライエッチングガスなどに対する耐性を有している。そして除去に関しても、例えば酸素プラズマなどで容易に行うことができる。
【００５０】
第２の保護層Ｒ２は、ベース基板２に接合される蓋体３の下面３１ｆに対向する領域を含む形状に形成する。したがって、第２の保護層Ｒ２は、ベース基板２の上面２１ｆ上に周状に形成される。
【００５１】
［第１接合工程（ステップＳ１１４）］
次に、第１接合工程（ステップＳ１１４）では、図４Ｆに示すように、前述の第２基体準備工程（ステップＳ１０２）で用意したシリコン基板８ａを、ベース基板２に接合する。シリコン基板８ａは、ベース基板２に設けられている第２の保護層Ｒ２を逃げ溝部としての逃げ凹部８６の内側に位置させてベース基板２上に載置し、陽極接合（１回目の陽極接合）によって接合する。この１回目の陽極接合の条件としては、例えば３００℃程度の加熱を行いながら、８００Ｖから１ｋＶ程度の直流電圧を印加することが好ましい。なお、陽極接合における加熱温度は、２５０℃から５００℃程度の範囲を適用することができる。なお、逃げ溝部としての逃げ凹部８６は、有底であってもよいし、貫通している孔であってもよい。そして、この陽極接合では、ベース基板２とシリコン基板８ａの接する部分、即ちシリコン基板８ａの逃げ凹部８６、およびベース基板２の凹部２１の設けられている部分を除く領域が接合される。
【００５２】
［第２エッチング工程（ステップＳ１１６）］
次に、第２エッチング工程（ステップＳ１１６）では、図４Ｇに示すように、前述の第１接合工程（ステップＳ１１４）において、ベース基板２に陽極接合されたシリコン基板８ａにパターニングして、機能素子８（図１及び図２参照）を形成する。このパターニングは、フォトリソグラフィー技術およびエッチング技術によって行うことができる。なお、パターニング前にシリコン基板を所望の厚さに薄くしても良い。
【００５３】
第２エッチング工程（ステップＳ１１６）では、ドライエッチングもしくはウェットエッチングを用いることができる。好適には誘電結合プラズマ（ＩＣＰ（Inductively Coupled Plasma））技術を使ったドライエッチング法を用いる。例えばＳＦ6（六フッ化硫黄）を主たるエッチングガスとして用いた場合の、シリコン基板８ａに対するＳＦ6のエッチングレートは、ベース基板２に対するＳＦ6のエッチングレートに比べ、１０倍以上速い。また、ＳＦ6のベース基板２に対するエッチングレートは、ＤＬＣ膜によって形成された第２の保護層Ｒ２に対するＳＦ6のエッチングレートよりも速い。したがって、シリコン基板８ａをエッチング加工しても、第２の保護層Ｒ２がベース基板２をエッチングガスから保護することができ、ベース基板２の蓋体３と接合される接合領域の平坦性を保つことができる。
【００５４】
このように、第２エッチング工程（ステップＳ１１６）において、ベース基板２に接合されたシリコン基板８ａを加工するエッチングでは、ベース基板２および第２の保護層Ｒ２よりもシリコン基板８ａの方が、エッチングレートが速いため、エッチングによるベース基板２および第２の保護層Ｒ２へのダメージを抑制することができる。また、第２の保護層Ｒ２の方が、ベース基板２よりもエッチングレートが遅いため、ベース基板２において第２の保護層Ｒ２の設けられている領域では、エッチングにおける表面の浸食が起こらず、初期の表面状態を保つことができる。しかしながら、ベース基板２において、第２の保護層Ｒ２が設けられておらず、且つ機能素子８の設けられていない領域では、僅かながら第２エッチングにおける表面の浸食が発生することになる。つまり、第２の保護層Ｒ２の両側に、僅かな表面の浸食によって生じる粗い面状態、もしくは粗面状態である粗面が形成される。なお、粗い面状態、もしくは粗面状態とは、面の凹凸による面高さのバラツキが大きく、所謂表面粗さの大きな（粗い）状態の面状態のことを指しており、所謂梨地状態、もしくは鏡面ではない白濁状態（所謂、曇りガラス状態）として視認することができる。
【００５５】
［第２保護層除去工程（ステップＳ１１８）］
次に、第２保護層除去工程（ステップＳ１１８）では、図４Ｈに示すように、ベース基板２の上面２１ｆに設けられているＤＬＣ膜によって形成された第２の保護層Ｒ２をエッチングにより除去する。第２の保護層Ｒ２の除去されたベース基板２の上面２１ｆは、ベース基板２の元々の表面状態（面粗度の小さな表面状態）が維持された接合領域となる。なお、第２の保護層Ｒ２であるＤＬＣ膜のエッチングは、例えば酸素プラズマなどを用いたドライエッチング法を適用することができる。
【００５６】
ＤＬＣ膜によって形成された第２の保護層Ｒ２は、保護層除去エッチングにおけるエッチングレートが、ベース基板２及び機能素子８（シリコン基板８ａ）よりも速い。また、保護層除去エッチングでは、ベース基板２及び機能素子８（シリコン基板８ａ）よりも第２の保護層Ｒ２の方が、エッチングレートが速いため、第２の保護層Ｒ２を集中的に除去することができる。
【００５７】
［第２接合工程（ステップＳ１２０）］
次に、第２接合工程（ステップＳ１２０）では、図４Ｉに示すように、前述の第３基体準備工程（ステップＳ１０３）で用意した蓋体３を、ベース基板２に接合する。蓋体３は、前述の第２エッチング工程（ステップＳ１１６）で形成された機能素子８を内部空間Ｓ内に収納し、ベース基板２の上面２１ｆで第２の保護層Ｒ２の除去された接合領域に、蓋体３の下面３１ｆが当接するように載置された後、陽極接合（２回目の陽極接合）によってベース基板２に接合する。
【００５８】
このように、蓋体３は、ベース基板２の上面２１ｆ上の第２の保護層Ｒ２の除去された接合領域に接合される。接合領域は、第２エッチング工程（ステップＳ１１６）における浸食が起こらず、ベース基板２の上面２１ｆの平坦な（平坦性の高い）表面状態が保たれているため、ベース基板２と蓋体３との接触面積が大きくなり、接合の安定性を高め、加えて接合強度も高くすることができる。
【００５９】
また、接合領域は、第２の保護層Ｒ２の設けられていた領域であり、第１接合工程（ステップＳ１１４）における陽極接合（１回目）において、シリコン基板８ａに第２の保護層Ｒ２の逃げ凹部８６が設けられているため、直流電圧の印加がなされない。したがって、直流電圧が印加されることによって、ベース基板２中に存在するアルカリ金属イオンが、シリコン基板８ａとの接合部分に移動してしまい、アルカリ金属イオンが欠乏状態となっている空乏層を生じることがない。このように、陽極接合に必要である十分なアルカリ金属イオンが存在しているため、２回目の陽極接合である蓋体３とベース基板２との接合強度を高めるとともに、安定的に接合することができる。２回目の陽極接合の条件は、例えば４００℃程度の加熱を行いながら、８００Ｖから１ｋＶ程度の直流電圧を印加することが可能となる。
【００６０】
なお、本実施形態では、第２接合工程（ステップＳ１２０）において、陽極接合により蓋体３をベース基板２に接合しているが、これに限定されることはなく、低融点ガラスを用いてベース基板２に蓋体３を接着する方法でも構わない。低融点ガラスを用いることにより、安定した接合を容易に行うことができる。この方法によっても、ベース基板２と蓋体３とで構成される内部空間Ｓの気密封止を確実に行うことができる。
【００６１】
［封止工程（ステップＳ１２２）］
先ず、封止工程（ステップＳ１２２）では、図４Ｉに示すように、内部空間Ｓの内外が溝部２２，２３，２４によって連通しているため、溝部２２，２３，２４を埋めるように充填部材７を形成し、溝部２２，２３，２４を塞ぐ。より具体的には、充填部材７をＣＶＤ法などによって溝部２２，２３，２４内に成膜することで、溝部２２，２３，２４を塞ぐ。なお、充填部材７としては、例えば、ＳｉＯ2（酸化シリコン）膜（より具体的には、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜）、ＳｉＮ（窒化シリコン）膜などの絶縁膜が好ましい。
【００６２】
次に、連通孔３２を封止部材９で塞ぐことによって内部空間Ｓを密封するが、これに先立ち、連通孔３２によって、内部空間Ｓの雰囲気を調整する。例えば、連通孔３２を通して、内部空間Ｓを不活性ガス（窒素ガス）雰囲気にしてもよいし、減圧状態にしてもよい。
【００６３】
そして、連通孔３２内に封止部材９を形成し、連通孔３２を塞ぐ。より具体的には、封止部材９は、連通孔３２内に球状の半田ボール（図示せず）を配置し、該半田ボールをレーザー光の照射によって溶融させることにより形成される。封止部材９によって、内部空間Ｓを密閉することができる。
【００６４】
以上の工程により、加速度センサー１を製造することができる。
【００６５】
上述の加速度センサー１の製造方法によれば、ベース基板２のシリコン基板８ａが接合される接合領域に第１の保護層Ｒ１が形成されているため、導電パターン６を形成する際に、ベース基板２のシリコン基板８ａが接合される接合領域が保護され、ベース基板２の上面２１ｆの荒れによる平坦性が損なわれるのを低減することができる。そのため、ベース基板２のシリコン基板８ａとの接合が十分に行われ、ベース基板２とシリコン基板８ａとの接合強度が十分確保され、シリコン基板８ａをエッチング加工することで形成された機能素子８とベース基板２との接合状態が不安定となり、機能素子８がベース基板２から剥がれるのを低減することができる。
また、ベース基板２の蓋体３が接合される接合領域に第２の保護層Ｒ２が形成されているため、ベース基板２に接合されたシリコン基板８ａをエッチングする際に、ベース基板２の蓋体３が接合される接合領域が保護され、ベース基板２の上面２１ｆの荒れによる平坦性が損なわれるのを低減することができる。そのため、ベース基板２と蓋体３との接合が十分に行われ、ベース基板２と蓋体３との接合強度が十分確保され、ベース基板２と蓋体３とで構成される内部空間Ｓの気密性を十分確保することができる。
【００６６】
また、第１の保護層Ｒ１の材料が、第２の保護層Ｒ２の材料と異なっているので、第１の保護層Ｒ１に導電パターン６のパターニング加工に対する耐性を有する保護層を、また、第２の保護層Ｒ２の材料に第２基体としてのシリコン基板８ａのエッチング加工に対する耐性を有する保護層を、それぞれ適用することができる。
【００６７】
また、第１の保護層Ｒ１をウェットエッチングにより除去することにより、ベース基板２や導電パターン６の表面にダメージを与えることなく、ベース基板２から第１の保護層Ｒ１を容易に除去することができる。
【００６８】
また、第１の保護層Ｒ１として用いるＩＴＯ、ＴｉＷ、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、及びＷの何れかは、特別な工程とすることなく保護層を形成することができ、ベース基板２との密着性が良好で、導電パターン６のパターニング加工に対する耐性を有している。そして除去に関しても、ウェットエッチングにより容易に行うことができる。
【００６９】
また、第２の保護層Ｒ２として用いるダイヤモンドライクカーボン（ＤＬＣ）膜は、シリコン基板８ａの加工などでは一般的に用いられており、特別な工程とすることなく保護層を形成することができる。なお、ＤＬＣ膜は、硬く且つシリコン基板８ａやベース基板２との密着性が良好であり、ドライエッチングガスなどに対する耐性を有している。そして除去に関しても、例えば酸素プラズマなどで容易に行うことができる。
【００７０】
また、ベース基板２にシリコン基板８ａを陽極接合することにより、接合強度を高め、安定した接合を行うことができる。これにより、シリコン基板８ａに対してエッチング加工を行うことが可能となり、シリコン基板８ａをエッチング加工することで形成した機能素子８がベース基板２との接合状態が不安定となり、ベース基板２から剥がれるのを低減することができる。
【００７１】
また、低融点ガラスを用いてベース基板２に蓋体３を接着することにより、安定した接合を容易に行うことができる。これにより、蓋体３による気密封止を確実に行うことができる。
【００７２】
＜第２実施形態＞
［電子デバイス］
次に、本発明の第２実施形態に係る電子デバイスについて、Ｚ軸方向（鉛直方向）の加速度を測定する加速度センサー１ａを一例として挙げて、図５、図６、及び図７を参照して説明する。
【００７３】
図５は、本発明の第２実施形態に係る電子デバイスの概略構造を示す平面図である。図６は、図５中のＣ−Ｃ線における断面図である。図７は、図５中のＤ−Ｄ線における断面図である。なお、図５において、加速度センサー１ａの内部の構成を説明する便宜上、蓋体３を取り外した状態を図示している。
【００７４】
本実施形態に係る加速度センサー１ａでは、主に、機能素子５、導電パターン６、及び蓋体３の構成が異なっていること以外は、前述した第１実施形態に係る加速度センサー１と同様である。
【００７５】
なお、以下の説明では、第２実施形態の加速度センサー１ａに関し、前述した実施形態との相違点を中心に説明し、同様の事項に関してはその説明を省略する。また、図５、図６、及び図７では、前述した実施形態と同様の構成について、同一符号を付している。
【００７６】
≪機能素子≫
図５、図６、及び図７に示す機能素子５は、Ｚ軸方向（鉛直方向）の加速度を測定することのできる素子である。このような機能素子５は、可動部５３と、可動部５３を揺動可能に支持する連結部５４，５５と、連結部５４，５５を支持する支持部５１，５２と、支持部５１，５２及び可動部５３とを周状に囲む枠部５７と、支持部５１，５２と枠部５７とを連結する連結部５８と、を有する。そして、可動部５３が、連結部５４，５５を回動軸Ｊとして、連結部５４，５５を捩り変形させつつ、支持部５１，５２に対してシーソー揺動可能となっている。
【００７７】
可動部５３は、Ｘ軸方向に延びる長手形状をなし、回動軸Ｊよりも−Ｘ軸方向（一方）側が第１可動部５３１となっており、回動軸Ｊよりも＋Ｘ軸方向（他方）側が第２可動部５３２となっている。また、第２可動部５３２は、第１可動部５３１よりもＸ軸方向に長く、Ｚ軸方向（鉛直方向）の加速度が加わったときの回転モーメントが第１可動部５３１よりも大きくなっている。この回転モーメントの差によって、Ｚ軸方向（鉛直方向）の加速度が加わると、可動部５３が回動軸Ｊまわりにシーソー揺動する。
【００７８】
なお、第１、第２可動部５３１，５３２の形状としては、互いに異なる回転モーメントを有していれば、特に限定されず、例えば、平面視での形状が同じであって、厚みが異なっていてもよい。また、同じ形状であって、いずれか一方に錘部が配置されていてもよい。また、シーソー揺動時の抵抗を低減するために、第１、第２可動部５３１，５３２にスリット（厚さ方向に貫通する貫通孔）を形成してもよい。
【００７９】
また、可動部５３の上面及び下面（凹部３１の底面と対向する面及び凹部２１の底面と対向する面）には、導電膜（図示せず）が設けられている。導電膜は、可動部５３と電気的に接続されており、可動部５３と同電位となっている。本実施形態では、この導電膜は、Ｐｔで構成されている。ただし、導電膜の構成材料としては、導電性を有していれば、Ｐｔに限定されず、例えば、Ａｕ、Ａｇ、Ｃｕ、Ａｌ等、Ｐｔ以外の金属材料（合金も含む）や、ＩＴＯ、ＩＺＯ、Ｉｎ3Ｏ3、ＳｎＯ2、Ｓｂ含有ＳｎＯ2、Ａｌ含有ＺｎＯ等の酸化物系導電材料等が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。
【００８０】
また、支持部５１，５２は、可動部５３を挟んだ両側に配置されており、ベース基板２の上面２１ｆに接合されている。また、連結部５４，５５は、Ｙ軸に沿って延在し、連結部５４が支持部５１と可動部５３とを連結し、連結部５５が支持部５２と可動部５３とを連結している。なお、支持部５１，５２や連結部５４，５５の構成としては、可動部５３をシーソー揺動させることができれば、特に限定されない。
【００８１】
また、機能素子５は、支持部５１，５２及び可動部５３が周状の枠部５７と連結部５８を介して一体型に形成されている。そのため、第１実施形態のようにベース基板２に接合してから形成する必要がなく、シリコン基板５ａにエッチング加工を施すことで機能素子５を形成することができる。したがって、機能素子５の支持部５１，５２及び枠部５７がベース基板２及び蓋体３と接合し、周状の枠部５７がベース基板２の凹部２１と蓋体３の凹部３１とを囲んで接合しているので、機能素子５が収納された内部空間Ｓを気密封止することができる。
【００８２】
このような機能素子５は、シリコン基板５ａから形成されている。これにより、エッチングによる高精度な加工が可能となるため、優れた外形形状を有する機能素子５が得られる。また、機能素子５の支持部５１，５２及び枠部５７を陽極接合によってベース基板２及び蓋体３に接合することができるため、機械的強度の高い加速度センサー１ａが得られる。また、シリコン基板５ａには、リン、ボロン等の不純物がドープされており、機能素子５に導電性が付与されている。
【００８３】
≪導電パターン≫
導電パターン６は、検出電極（電極）６１，７１と、配線６２，７２と、端子６３と、を有する。また、検出電極６１は、凹部２１の底面に設けられており、第１検出電極６１１と、第２検出電極６１２と、ダミー電極６１３と、を有する。第１検出電極６１１は、第１可動部５３１と対向して配置されており、これにより、第１検出電極６１１と第１可動部５３１との間に静電容量Ｃ１が形成される。また、第２検出電極６１２は、第２可動部５３２と対向して配置されており、これにより、第２検出電極６１２と第２可動部５３２との間に静電容量Ｃ２が形成される。
【００８４】
また、検出電極７１は、凹部３１の底面に設けられており、第３検出電極７１１と、第４検出電極７１２と、ダミー電極７１３と、を有する。第３検出電極７１１は、第１可動部５３１と対向して配置されており、これにより、第３検出電極７１１と第１可動部５３１との間に静電容量Ｃ３が形成される。また、第４検出電極７１２は、第２可動部５３２と対向して配置されており、これにより、第４検出電極７１２と第２可動部５３２との間に静電容量Ｃ４が形成される。
【００８５】
これら第１、第２検出電極６１１，６１２は、Ｚ軸方向から見た平面視にて、回動軸Ｊに対して対称的に配置され、加速度が加わらない状態での静電容量Ｃ１，Ｃ２が互いにほぼ等しくなっている。また、第３、第４検出電極７１１，７１２は、Ｚ軸方向から見た平面視にて、回動軸Ｊに対して対称的に配置され、加速度が加わらない状態での静電容量Ｃ３，Ｃ４が互いにほぼ等しくなっている。
【００８６】
また、ダミー電極６１３は、凹部２１の底面のうち、第１、第２検出電極６１１，６１２が配置されていない領域に広がって配置されており、ダミー電極７１３は、凹部３１の底面のうち、第３、第４検出電極７１１，７１２が配置されていない領域に広がって配置されている。ダミー電極６１３，７１３は、後述するように可動部５３と同電位となっており、これにより、機能素子５となるシリコン基板５ａとベース基板２及び蓋体３とを陽極接合する時に発生する静電力を小さくすることができ、シリコン基板５ａのベース基板２及び蓋体３への貼り付き（スティッキング）を効果的に抑制することができる。
【００８７】
ベース基板２に設けられた配線６２は、溝部２２に配置され、第１検出電極６１１と電気的に接続された配線６２１と、溝部２３に配置され、第２検出電極６１２と電気的に接続された配線６２２と、溝部２４に配置され、ダミー電極６１３と電気的に接続されると共に導電性のバンプＢ４を介して機能素子５と電気的に接続された配線６２３と、を有する。また、端子６３は、溝部２２に配置され、配線６２１と電気的に接続された端子６３１と、溝部２３に配置され、配線６２２と電気的に接続された端子６３２と、溝部２４に配置され、配線６２３と電気的に接続された端子６３３と、を有する。また、これら端子６３１，６３２，６３３は、それぞれ、蓋体３外に露出しており、外部機器との電気的な接続が可能となっている。
【００８８】
また、蓋体３に設けられた配線７２は、溝部３３に配置され、第３検出電極７１１と電気的に接続された配線７２１と、溝部３４に配置され、第４検出電極７１２と電気的に接続された配線７２２と、溝部３５に配置され、ダミー電極７１３と電気的に接続されると共に導電性のバンプＢ５を介して機能素子５と電気的に接続された配線７２３と、を有する。また、配線７２１は、図示しない配線により配線６２２と電気的に接続され、配線７２２は、図示しない配線により配線６２１と電気的に接続され、配線７２３は、機能素子５を介して配線６２３と電気的に接続されている。したがって、第１検出電極６１１と第４検出電極７１２とが電気的に接続され、第２検出電極６１２と第３検出電極７１１とが電気的に接続されている。
【００８９】
≪蓋体≫
第３基体としての蓋体３は、下面に開口する凹部３１を有し、凹部３１と凹部２１とで内部空間Ｓを形成するように、シリコン基板に接合されている。このような蓋体３は、ガラス基板で形成されている。これにより、蓋体３とシリコン基板とを陽極接合によって接合することができる。ただし、第３基体としての蓋体３は、Ｓｉを含んでいる材料であればよい。
【００９０】
また、溝部２２，２３，２４，３３，３４，３５を介して内部空間Ｓの内外が連通しているため、本実施形態では、充填部材７によって溝部２２，２３，２４，３３，３４，３５を塞いでいる。充填部材７としては、例えば、ＳｉＯ2（酸化シリコン）膜（より具体的には、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜）やＳｉＮ（窒化シリコン）膜などの絶縁膜が用いられ、ＣＶＤ法などによって成膜される。また、蓋体３は、内部空間Ｓの内外を連通する連通孔３２を有する。この連通孔３２は、内部空間Ｓを所望の環境とするための孔であり、内部空間Ｓを所望の環境とした後に、封止部材９によって封止される。
【００９１】
次に、加速度センサー１ａのＺ軸方向（鉛直方向）の加速度を検知する方法について、図８Ａ〜図８Ｃを参照して説明する。
図８Ａ〜図８Ｃは、図５に示す電子デバイスの駆動を説明するための概略図である。
図８Ａ〜図８Ｃに示すように、加速度センサー１ａにＺ軸方向の加速度が加わっていない場合、可動部５３は、水平状態を維持している。そして、加速度センサー１ａに＋Ｚ軸方向（鉛直方向上向き）の加速度Ｇ１が加わると、可動部５３は、回動軸Ｊを中心して時計回りにシーソー揺動する。反対に、加速度センサー１ａに−Ｚ軸方向（鉛直方向下向き）の加速度Ｇ２が加わると、可動部５３は、回動軸Ｊを中心にして反時計回りにシーソー揺動する。このような可動部５３のシーソー揺動によって、第１可動部５３１と第１検出電極６１１及び第３検出電極７１１の離間距離、また、第２可動部５３２と第２検出電極６１２及び第４検出電極７１２の離間距離が変化し、これに応じて静電容量Ｃ１，Ｃ２，Ｃ３，Ｃ４が変化する。そのため、静電容量Ｃ１，Ｃ２，Ｃ３，Ｃ４との差に基づいて（差動検出方式により）、加速度の大きさや向きを検出することができる。特に、差動検出方式を用いることで、より精度よく加速度を検出することができる。
【００９２】
また、本実施形態では、第１検出電極６１１と第４検出電極７１２とが電気的に接続され、第２検出電極６１２と第３検出電極７１１とが電気的に接続されているので、静電容量（Ｃ１＋Ｃ４）と静電容量（Ｃ２＋Ｃ３）との差となり、第１検出電極６１１と第２検出電極６１２（静電容量Ｃ１，Ｃ２）の構成の場合に比べ、検出感度を倍増させることができる。
【００９３】
［電子デバイスの製造方法］
次に、第２実施形態に係る電子デバイスの製造方法について、図９及び図１０Ａ〜図１０Ｇを参照しながら説明する。
図９は、第２実施形態に係る電子デバイスの製造方法の概略を示すフローチャートである。図１０Ａ〜図１０Ｇは、第２実施形態に係る電子デバイスの製造方法を示す工程フローである。なお、図１０Ａ〜図１０Ｇの各図における断面位置は、図７と同様である。また、上述と同様に、電子デバイスとして加速度センサー１ａを適用した例を用い、図５、図６、及び図７も併せて参照しながら説明する。
【００９４】
本実施形態に係る電子デバイスの製造方法では、主に、機能素子５の製造方法及び蓋体３の製造方法が異なっていること以外は、前述した第１実施形態に係る電子デバイスの製造方法と同様である。
【００９５】
なお、以下の説明では、第２実施形態の電子デバイスの製造方法に関し、前述した実施形態との相違点を中心に説明し、同様の事項に関してはその説明を省略する。また、図１０Ａ〜図１０Ｇでは、前述した実施形態と同様の構成について、同一符号を付している。
【００９６】
図９に示すように、加速度センサー１ａの製造方法は、準備工程として、第１基体としてのベース基板２を用意する第１基体準備工程（ステップＳ２０１）と、第２基体としての機能素子５を形成するシリコン基板５ａを用意する第２基体準備工程（ステップＳ２０２）と、第３基体としての蓋体３を用意する第３基体準備工程（ステップＳ２０３）とを含んでいる。加えて、加速度センサー１ａの製造方法は、ベース基板２に凹部２１や溝部２２，２３，２４を形成する第１基体エッチング工程（ステップＳ２０４）と、ベース基板２に第１の保護層Ｒ３を形成する第１保護層形成工程（ステップＳ２０６）と、凹部２１や溝部２２，２３，２４内に導電パターン６を形成する導電パターン形成工程（ステップＳ２０８）と、第１の保護層Ｒ３を除去する第１保護層除去工程（ステップＳ２１０）と、蓋体３に凹部３１や溝部３３，３４，３５を形成する第３基体エッチング工程（ステップＳ２１２）と、蓋体３に第２の保護層Ｒ４を形成する第２保護層形成工程（ステップＳ２１４）と、凹部３１や溝部３３，３４，３５内に導電パターン６を形成する導電パターン形成工程（ステップＳ２１６）と、第２の保護層Ｒ４を除去する第２保護層除去工程（ステップＳ２１８）と、シリコン基板５ａに機能素子５を形成する第２基体エッチング工程（ステップＳ２２０）と、機能素子５にベース基板２及び蓋体３を陽極接合する接合工程（ステップＳ２２２）と、を含んでいる。さらに、加速度センサー１ａの製造方法は、機能素子５の収容された内部空間Ｓを気密封止する封止工程（ステップＳ２２４）を含んでいてもよい。
【００９７】
［第１基体準備工程（ステップＳ２０１）］
本工程は、第１実施形態の第１基体準備工程（ステップＳ１０１）と同じなので説明を省略する。
【００９８】
［第２基体準備工程（ステップＳ２０２）］
本工程は、第１実施形態の第２基体準備工程（ステップＳ１０２）と同じなので説明を省略する。
【００９９】
［第３基体準備工程（ステップＳ２０３）］
第３基体としての蓋体３を用意する。蓋体３は、例えば、アルカリ金属イオンを有するホウ珪酸ガラスなどのガラス基板である。なお、第３基体としての蓋体３は、Ｓｉを含んでいる材料であればよい。つまり、第１基体のベース基板２と同じ材料である。
【０１００】
［第１基体エッチング工程（ステップＳ２０４）］
本工程は、図１０Ａに示すように、第１実施形態の第１エッチング工程（ステップＳ１０４）と同じなので説明を省略する。
【０１０１】
［第１保護層形成工程（ステップＳ２０６）］
本工程は、図１０Ｂに示すように、第１実施形態の第１保護層形成工程（ステップＳ１０６）と同じなので説明を省略する。なお、第１の保護層Ｒ３の材料は、ＩＴＯ、ＴｉＷ、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、及びＷの何れかである。
【０１０２】
［導電パターン形成工程（ステップＳ２０８）］
本工程は、図１０Ｃに示すように、第１実施形態の導電パターン形成工程（ステップＳ１０８）と同じなので説明を省略する。なお、凹部２１及び溝部２２，２３，２４内に導電パターン６を形成する際、凹部２１内の底面に第１検出電極６１１、第２検出電極６１２、及びダミー電極６１３を、溝部２２，２３，２４内に、配線６２１，６２２，６２３を、それぞれ形成する。
次に、配線６２３上に、配線６２３と機能素子５とが電気的に接続されるように導電性のバンプＢ４を形成する。
【０１０３】
［第１保護層除去工程（ステップＳ２１０）］
本工程は、図１０Ｄに示すように、第１実施形態の第１保護層除去工程（ステップＳ１１０）と同じなので説明を省略する。なお、ベース基板２の上面２１ｆに設けられた第１の保護層Ｒ３は、ウェットエッチングにより除去する。
【０１０４】
［第３基体エッチング工程（ステップＳ２１２）］
次に、第３基体エッチング工程（ステップＳ２１２）では、第１基体エッチング工程（ステップＳ２０４）と同様に、蓋体３の下面３１ｆに、凹部３１及び溝部３３，３４，３５を形成する。凹部３１及び溝部３３，３４，３５は、例えば、フォトリソグラフィー技術およびエッチング技術により形成される。
【０１０５】
［第２保護層形成工程（ステップＳ２１４）］
次に、第２の保護層Ｒ４を形成する第２保護層形成工程（ステップＳ２１４）では、第１保護層形成工程（ステップＳ２０６）と同様に、蓋体３の凹部３１及び溝部３３，３４，３５が設けられていない下面３１ｆのシリコン基板５ａ（図１０Ｅ参照）が接合される接合領域に、第２の保護層Ｒ４を形成する。第２の保護層Ｒ４は、フォトリソグラフィー技術およびエッチング技術を使う方法や、リフトオフ法を用いて形成することができる。第２の保護層Ｒ４は、ＩＴＯ、ＴｉＷ、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、及びＷの何れかで形成することが好ましい。第２の保護層Ｒ４を形成することにより、次工程の導電パターン形成工程（ステップＳ２１６）において、導電パターン６の成膜やパターニングによる蓋体３のシリコン基板５ａが接合される接合領域の浸食等による荒れが抑えられ、平坦性を保つことができる。
【０１０６】
［導電パターン形成工程（ステップＳ２１６）］
次に、導電パターン６を形成する導電パターン形成工程（ステップＳ２１６）では、導電パターン形成工程（ステップＳ２０８）と同様に、凹部３１及び溝部３３，３４，３５内に導電パターン６を形成する。なお、凹部３１内の底面に第３検出電極７１１、第４検出電極７１２、及びダミー電極７１３を、溝部３３，３４，３５内に、配線７２１，７２２，７２３を、それぞれ形成する。
次に、配線７２３上に、配線７２３と機能素子５とが電気的に接続されるように導電性のバンプＢ５を形成する。
【０１０７】
［第２保護層除去工程（ステップＳ２１８）］
次に、第２の保護層Ｒ４を除去する第２保護層除去工程（ステップＳ２１８）では、第１保護層除去工程（ステップＳ２１０）と同様に、蓋体３の下面３１ｆに設けられた第２の保護層Ｒ４をウェットエッチングにより除去する。第２の保護層Ｒ４をウェットエッチングにより除去することによって、ドライエッチングによる除去に比べ、蓋体３や導電パターン６の表面にダメージを与えることなく、蓋体３から第２の保護層Ｒ４を容易に除去することができる。したがって、蓋体３のシリコン基板５ａと接合される接合領域の平坦性を保つことができる。
【０１０８】
［第２基体エッチング工程（ステップＳ２２０）］
次に、第２基体エッチング工程（ステップＳ２２０）では、前述の第２基体準備工程（ステップＳ２０２）で用意した、図１０Ｅに示すシリコン基板５ａにパターニングして、図１０Ｆに示すように、機能素子５を形成する。このパターニングは、フォトリソグラフィー技術およびエッチング技術によって行うことができる。
【０１０９】
なお、第２基体エッチング工程（ステップＳ２２０）では、ドライエッチングもしくはウェットエッチングを用いることができる。好適には誘電結合プラズマ（ＩＣＰ（Inductively Coupled Plasma））技術を使ったドライエッチング法を用いる。また、機能素子５は、支持部５１，５２及び可動部５３が周状の枠部５７と連結部５８を介して一体型（図５参照）となっているため、第１実施形態のようにベース基板２に接合してから形成する必要がない。そのため、シリコン基板５ａにエッチング加工を施すことで機能素子５を形成することができる。
【０１１０】
［接合工程（ステップＳ２２２）］
次に、接合工程（ステップＳ２２２）では、図１０Ｇに示すように、第２基体エッチング工程（ステップＳ２２０）で作成した機能素子５にベース基板２及び蓋体３を接合する。ベース基板２上にベース基板２の凹部２１と機能素子５の可動部５３とが重なるように、機能素子５を載置した後、機能素子５上に蓋体３の凹部３１が機能素子５の可動部５３とが重なるように、蓋体３を載置する。その後、陽極接合によって、ベース基板２、機能素子５、及び蓋体３を接合する。陽極接合の条件としては、例えば３００℃程度の加熱を行いながら、８００Ｖから１ｋＶ程度の直流電圧を印加することが好ましい。なお、陽極接合における加熱温度は、２５０℃から５００℃程度の範囲を適用することができる。そして、この陽極接合によって、機能素子５の支持部５１，５２及び枠部５７と、ベース基板２及び蓋体３と、を接合する。なお、周状の枠部５７がベース基板２の凹部２１と蓋体３の凹部３１とを囲んで接合されるので、機能素子５が収納された内部空間Ｓを気密封止することができる。
【０１１１】
［封止工程（ステップＳ２２４）］
先ず、封止工程（ステップＳ２２４）では、図６に示すように、内部空間Ｓの内外が溝部２２，２３，２４，３３，３４，３５によって連通しているため、溝部２２，２３，２４，３３，３４，３５を埋めるようにＣＶＤ法など充填部材７を成膜し、溝部２２，２３，２４，３３，３４，３５を塞ぐ。なお、充填部材７としては、例えば、ＳｉＯ2（酸化シリコン）膜（より具体的には、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜）、ＳｉＮ（窒化シリコン）膜などの絶縁膜が好ましい。
次に、連通孔３２を封止部材９で塞ぐことによって内部空間Ｓを密封する。
【０１１２】
以上の工程により、加速度センサー１ａを製造することができる。
【０１１３】
上述の加速度センサー１ａの製造方法によれば、ベース基板２のシリコン基板５ａが接合される接合領域に第１の保護層Ｒ３が形成されているため、ベース基板２に導電パターン６を形成する際に、ベース基板２のシリコン基板５ａが接合される接合領域が保護され、ベース基板２の表面の荒れによる平坦性が損なわれるのを低減することができる。また、蓋体３のシリコン基板５ａが接合される接合領域に第２の保護層Ｒ４が形成されているため、蓋体３に導電パターン６を形成する際に、蓋体３のシリコン基板５ａが接合される接合領域が保護され、蓋体３の表面の荒れによる平坦性が損なわれるのを低減することができる。そのため、シリコン基板５ａとベース基板２及び蓋体３との接合が十分に行われ、シリコン基板５ａとベース基板２及び蓋体３との接合強度が十分確保され、シリコン基板５ａをエッチング加工して形成した機能素子５を安定して保持することができる。また、ベース基板２、シリコン基板５ａ、及び蓋体３により構成される内部空間Ｓ内に機能素子５を気密封止することができる。
【０１１４】
また、第１の保護層Ｒ３及び第２の保護層Ｒ４をウェットエッチングにより除去することにより、ベース基板２、蓋体３、及び導電パターン６の表面にダメージを与えることなく、ベース基板２から第１の保護層Ｒ３を、蓋体３から第２の保護層Ｒ４を、それぞれ容易に除去することができる。
【０１１５】
また、第１の保護層Ｒ３及び第２の保護層Ｒ４として用いるＩＴＯ、ＴｉＷ、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、及びＷの何れかは、特別な工程とすることなく保護層を形成することができ、ベース基板２及び蓋体３との密着性が良好で、導電パターン６のパターニング加工に対する耐性を有している。そして除去に関しても、ウェットエッチングにより容易に行うことができる。
【０１１６】
以下に、上述した実施形態から導き出される内容を、各態様として記載する。
【０１１７】
［態様１］本態様に係る電子デバイスの製造方法は、Ｓｉを含む第１基体と、前記第１基体と接合される、Ｓｉを含む第２基体と、Ｓｉを含む第３基体と、を用意する準備工程と、前記第１基体をエッチングする第１エッチング工程と、前記第１基体の前記第２基体が接合される接合領域に第１の保護層を形成する第１保護層形成工程と、前記第１基体の前記第１エッチング工程でエッチングされた領域に導電パターンを形成する導電パターン形成工程と、前記第１の保護層を除去する第１保護層除去工程と、前記第１基体の前記第３基体が接合される接合領域に第２の保護層を形成する第２保護層形成工程と、前記第１基体に前記第２基体を接合する第１接合工程と、前記第１接合工程で接合された前記第２基体をエッチングする第２エッチング工程と、前記第２の保護層を除去する第２保護層除去工程と、前記第１基体に前記第３基体を接合する第２接合工程と、を含むことを特徴とする。
【０１１８】
本態様によれば、第１基体の第２基体が接合される接合領域に第１の保護層が形成されているため、導電パターンを形成する際に、第１基体の第２基体が接合される接合領域が保護され、第１基体の表面の荒れによる平坦性が損なわれるのを低減することができる。そのため、第２基体と第１基体との接合が十分に行われ、第２基体と第１基体との接合強度が十分確保され、第２基体をエッチング加工することで形成された機能素子と第１基体との接合状態が不安定となり、機能素子が第１基体から剥がれるのを低減することができる。
【０１１９】
また、第１基体の第３基体が接合される接合領域に第２の保護層が形成されているため、第１基体に接合された第２基体をエッチングする際に、第１基体の第３基体が接合される接合領域が保護され、第１基体の表面の荒れによる平坦性が損なわれるのを低減することができる。そのため、第３基体と第１基体との接合が十分に行われ、第３基体と第１基体との接合強度が十分確保され、第３基体と第１基体とで構成される内部空間の気密性を十分確保することができる。
【０１２０】
［態様２］上記態様に記載の電子デバイスの製造方法において、前記第１の保護層の材料は、前記第２の保護層の材料と異なることが好ましい。
【０１２１】
本態様によれば、第１の保護層の材料が、第２の保護層の材料と異なっているので、第１の保護層に導電パターンのパターニング加工に対する耐性を有する保護層を、また、第２の保護層の材料に第２基体としてのシリコン基板のエッチング加工に対する耐性を有する保護層を、それぞれ適用することができる。
【０１２２】
［態様３］上記態様に記載の電子デバイスの製造方法において、前記第１保護層除去工程では、ウェットエッチングにより前記第１の保護層を除去することが好ましい。
【０１２３】
本態様によれば、第１の保護層をウェットエッチングにより除去することにより、第１基体や導電パターンの表面にダメージを与えることなく、第１基体から第１の保護層を容易に除去することができる。
【０１２４】
［態様４］上記態様に記載の電子デバイスの製造方法において、前記第１の保護層の材料は、ＩＴＯ、ＴｉＷ、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、及びＷの何れかであることが好ましい。
【０１２５】
本態様によれば、ＩＴＯ、ＴｉＷ、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、及びＷは、特別な工程とすることなく保護層を形成することができ、第１基体との密着性が良好で、導電パターンのパターニング加工に対する耐性を有している。そして除去に関しても、ウェットエッチングにより容易に行うことができる。
【０１２６】
［態様５］上記態様に記載の電子デバイスの製造方法において、前記第２の保護層の材料は、ダイヤモンドライクカーボンであることが好ましい。
【０１２７】
本態様によれば、ダイヤモンドライクカーボン（ＤＬＣ）は、シリコン基板の加工などでは一般的に用いられており、特別な工程とすることなく保護層を形成することができる。なお、ＤＬＣは、硬く且つシリコン基板との密着性が良好であり、シリコン基板のエッチング加工に対する耐性を有している。そして除去に関しても、例えば酸素プラズマなどで容易に行うことができる。
【０１２８】
［態様６］上記態様に記載の電子デバイスの製造方法において、前記第１接合工程では、陽極接合によって前記第１基体に前記第２基体を接合することが好ましい。
【０１２９】
本態様によれば、第１基体に第２基体を陽極接合することにより、接合強度を高め、安定した接合を行うことができる。これにより、第２基体に対してエッチング加工を行うことが可能となり、第２基体をエッチング加工することで形成した機能素子が第１基体から剥がれるのを低減することができる。
【０１３０】
［態様７］上記態様に記載の電子デバイスの製造方法において、前記第２接合工程では、低融点ガラスを用いて前記第１基体に前記第３基体を接着することが好ましい。
【０１３１】
本態様によれば、低融点ガラスを用いて第１基体に第３基体を接着することにより、安定した接合を容易に行うことができる。これにより、第３基体による気密封止を確実に行うことができる。
【０１３２】
［態様８］本態様に係る電子デバイスの製造方法は、Ｓｉを含む第１基体と、前記第１基体と接合される、Ｓｉを含む第２基体と、前記第２基体と接合される、Ｓｉを含む第３基体と、を用意する準備工程と、前記第１基体の前記第２基体が接合される接合領域に第１の保護層を形成する第１保護層形成工程と、前記第３基体の前記第２基体が接合される接合領域に第２の保護層を形成する第２保護層形成工程と、前記第１基体及び前記第３基体に導電パターンを形成する導電パターン形成工程と、前記第１の保護層及び前記第２の保護層を除去する保護層除去工程と、前記第２基体をエッチングする第２基体エッチング工程と、前記第２基体に前記第１基体及び前記第３基体を接合する接合工程と、を含むことを特徴とする。
【０１３３】
本態様によれば、第１基体の第２基体が接合される接合領域に第１の保護層が形成されているため、第１基体に導電パターンを形成する際に、第１基体の第２基体が接合される接合領域が保護され、第１基体の表面の荒れによる平坦性が損なわれるのを低減することができる。また、第３基体の第２基体が接合される接合領域に第２の保護層が形成されているため、第３基体に導電パターンを形成する際に、第３基体の第２基体が接合される接合領域が保護され、第３基体の表面の荒れによる平坦性が損なわれるのを低減することができる。そのため、第２基体と第１基体及び第３基体との接合が十分に行われ、第２基体と第１基体及び第３基体との接合強度が十分確保され、第２基体をエッチング加工して形成した機能素子を安定して保持することができる。また、第１基体、第２基体、及び第３基体により構成される内部空間内に機能素子を気密封止することができる。
【０１３４】
［態様９］上記態様に記載の電子デバイスの製造方法において、前記保護層除去工程は、ウェットエッチングにより前記第１の保護層及び前記第２の保護層を除去することが好ましい。
【０１３５】
本態様によれば、第１の保護層及び第２の保護層をウェットエッチングにより除去することにより、第１基体及び第３基体や第１基体及び第３基体に設けられた導電パターンの表面にダメージを与えることなく、第１基体及び第３基体から第１の保護層及び第２の保護層を容易に除去することができる。
【０１３６】
［態様１０］上記態様に記載の電子デバイスの製造方法において、前記第１の保護層の材料は、ＩＴＯ、ＴｉＷ、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、及びＷの何れかであることが好ましい。
【０１３７】
本態様によれば、ＩＴＯ、ＴｉＷ、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、及びＷは、特別な工程とすることなく保護層を形成することができ、第１基体との密着性が良好で、導電パターンの形成に対する耐性を有している。そして除去に関しても、ウェットエッチングにより容易に行うことができる。
【０１３８】
［態様１１］上記態様に記載の電子デバイスの製造方法において、前記第２の保護層の材料は、ＩＴＯ、ＴｉＷ、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、及びＷの何れかであることが好ましい。
【０１３９】
本態様によれば、ＩＴＯ、ＴｉＷ、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、及びＷは、特別な工程とすることなく保護層を形成することができ、第３基体との密着性が良好で、導電パターンの形成に対する耐性を有している。そして除去に関しても、ウェットエッチングにより容易に行うことができる。
【符号の説明】
【０１４０】
１，１ａ…電子デバイスとしての加速度センサー、２…第１基体としてのベース基板、２１…凹部、２１ｆ…上面、２２，２３，２４…溝部、３…第３基体としての蓋体、３１…凹部、３２…連通孔、６…導電パターン、６１…電極、６２…配線、６３…端子、６１３…ダミー電極、６２１，６２２，６２３…配線、６３１，６３２，６３３…端子、８…機能素子、８ａ…第２基体としてのシリコン基板、８０…可動構造体、８１，８２…支持部、８３…可動部、８４，８５…連結部、８６…逃げ凹部、８８…第１固定電極指、８９…第２固定電極指、８３２…可動電極指、ａ…矢印、Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５…バンプ、Ｃ１，Ｃ２，Ｃ３，Ｃ４…静電容量、Ｇ１，Ｇ２…加速度、Ｊ…回動軸、Ｒ１，Ｒ３…第１の保護層、Ｒ２，Ｒ４…第２の保護層、Ｓ…内部空間。
【図１】
2020003304.tif 000003
【図２】
2020003304.tif 000004
【図３】
2020003304.tif 000005
【図４Ａ】
2020003304.tif 000006
【図４Ｂ】
2020003304.tif 000007
【図４Ｃ】
2020003304.tif 000008
【図４Ｄ】
2020003304.tif 000009
【図４Ｅ】
2020003304.tif 000010
【図４Ｆ】
2020003304.tif 000011
【図４Ｇ】
2020003304.tif 000012
【図４Ｈ】
2020003304.tif 000013
【図４Ｉ】
2020003304.tif 000014
【図５】
2020003304.tif 000015
【図６】
2020003304.tif 000016
【図７】
2020003304.tif 000017
【図８Ａ】
2020003304.tif 000018
【図８Ｂ】
2020003304.tif 000019
【図８Ｃ】
2020003304.tif 000020
【図９】
2020003304.tif 000021
【図１０Ａ】
2020003304.tif 000022
【図１０Ｂ】
2020003304.tif 000023
【図１０Ｃ】
2020003304.tif 000024
【図１０Ｄ】
2020003304.tif 000025
【図１０Ｅ】
2020003304.tif 000026
【図１０Ｆ】
2020003304.tif 000027
【図１０Ｇ】
2020003304.tif 000028