(57)【要約】【課題】優れた磁気記憶装置を提供する。【解決手段】実施形態によれば、磁気記憶装置は、下部構造と、前記下部構造上に設けられた積層構造とを含む。前記積層構造は、磁化方向が可変である磁性層を含む記憶層と、磁化方向が固定されている磁性層を含む参照層と、前記記憶層と前記参照層との間に設けられた非磁性層とを含む。前記積層構造の側壁には、前記積層構造に沿って設けられた第１の側壁絶縁層と、前記第１の側壁絶縁層に積層された第１のスペーサ層と、前記第１のスペーサ層に積層された第２の側壁絶縁層と、前記第２の側壁絶縁層に積層された第２のスペーサ層と、前記第２のスペーサ層に積層された第３の側壁絶縁層とが設けられている。【選択図】図３
2020047732.tif 000002
【特許請求の範囲】
【請求項１】
下部構造と、
前記下部構造の上に設けられ、磁化方向が可変である磁性層を含む記憶層と、磁化方向が固定されている磁性層を含む参照層と、前記記憶層と前記参照層との間に設けられた非磁性層とを含む積層構造と、
前記積層構造の側壁に沿って設けられた第１の側壁絶縁層と、
前記第１の側壁絶縁層に積層された第１のスペーサ層と、
前記第１のスペーサ層に積層された第２の側壁絶縁層と、
前記第２の側壁絶縁層に積層された第２のスペーサ層と、
前記第２のスペーサ層に積層された第３の側壁絶縁層と、
を備える磁気記憶装置。
【請求項２】
前記第１の側壁絶縁層と前記第２の側壁絶縁層と前記第３の側壁絶縁層とは、酸化金属を含む、請求項１に記載の磁気記憶装置。
【請求項３】
前記第１のスペーサ層と前記第２のスペーサ層とは、窒化シリコン又は酸化シリコンを含む、請求項１又は２に記載の磁気記憶装置。
【請求項４】
前記第２の側壁絶縁層は、酸化困難金属を含む、請求項１乃至３のうち何れか１項に記載の磁気記憶装置。
【請求項５】
前記下部構造は、前記積層構造側から順に配置された酸化容易金属を含む層と酸化困難金属を含む層とを含み、
前記第１の側壁絶縁層の下端は、前記酸化容易金属を含む層の下面よりも高い、
請求項１乃至４のうち何れか１項に記載の磁気記憶装置。
【請求項６】
前記第２の側壁絶縁層の下端は、前記酸化困難金属を含む層の上面よりも低い、請求項５に記載の磁気記憶装置。
【請求項７】
前記第１のスペーサ層の厚さと前記第２のスペーサ層の厚さとは、それぞれ１乃至５ｎｍである、請求項１乃至６のうち何れか１項に記載の磁気記憶装置。
【請求項８】
前記第３の側壁絶縁層に積層された第３のスペーサ層と、
前記第３のスペーサ層に積層された第４の側壁絶縁層と、
をさらに備える請求項１乃至７のうち何れか１項に記載の磁気記憶装置。
【請求項９】
前記記憶層は、前記参照層よりも前記下部構造の側に設けられている、請求項１乃至８のうち何れか１項に記載の磁気記憶装置。
【請求項１０】
前記参照層は、前記記憶層よりも前記下部構造の側に設けられている、請求項１乃至８のうち何れか１項に記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気記憶装置に関する。
【背景技術】
【０００２】
Magnetoresistive Random Access Memory（ＭＲＡＭ）は、情報を記憶するメモリセルとして磁気抵抗効果を有する記憶素子を用いたメモリ装置である。ＭＲＡＭは、高速動作、大容量、不揮発性を特徴とする次世代メモリ装置として注目されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９８９３１２１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
優れた磁気記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態による磁気記憶装置は、下部構造と、前記下部構造上に設けられた積層構造とを含む。前記積層構造は、磁化方向が可変である磁性層を含む記憶層と、磁化方向が固定されている磁性層を含む参照層と、前記記憶層と前記参照層との間に設けられた非磁性層とを含む。前記積層構造の側壁には、前記積層構造に沿って設けられた第１の側壁絶縁層と、前記第１の側壁絶縁層に積層された第１のスペーサ層と、前記第１のスペーサ層に積層された第２の側壁絶縁層と、前記第２の側壁絶縁層に積層された第２のスペーサ層と、前記第２のスペーサ層に積層された第３の側壁絶縁層とが設けられている。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態に係る磁気記憶装置の全体構成例の概略を示すブロック図である。
【図２】図２は、実施形態に係る磁気記憶装置のメモリセルアレイの構成例の概略を示す図である。
【図３】図３は、実施形態に係る磁気記憶装置の抵抗変化素子の構成例の概略を示す断面図である。
【図４Ａ】図４Ａは、実施形態に係る磁気記憶装置における磁気抵抗効果素子の書き込みを説明するための図であり、平行状態（Ｐ状態）における磁気抵抗効果素子の断面を示す模式図である。
【図４Ｂ】図４Ｂは、実施形態に係る磁気記憶装置における磁気抵抗効果素子の書き込みを説明するための図であり、反平行状態（ＡＰ状態）における磁気抵抗効果素子の断面を示す模式図である。
【図５】図５は、実施形態に係る抵抗変化素子の製造工程例の概略を説明するための断面図である。
【図６】図６は、実施形態に係る抵抗変化素子の製造工程例の概略を説明するための断面図である。
【図７】図７は、実施形態に係る抵抗変化素子の製造工程例の概略を説明するための断面図である。
【図８】図８は、実施形態に係る抵抗変化素子の製造工程例の概略を説明するための断面図である。
【図９】図９は、実施形態に係る抵抗変化素子の製造工程例の概略を説明するための断面図である。
【図１０】図１０は、実施形態に係る抵抗変化素子の製造工程例の概略を説明するための断面図である。
【図１１】図１１は、実施形態に係る抵抗変化素子の製造工程例の概略を説明するための断面図である。
【図１２】図１２は、実施形態に係る抵抗変化素子の製造工程例の概略を説明するための断面図である。
【図１３】図１３は、比較例に係る抵抗変化素子の構造の概略を説明するための断面図である。
【発明を実施するための形態】
【０００７】
図面を参照して一実施形態について説明する。図面において、同一部分には同一の参照符号を付す。なお、以下の説明において、特に限定しない限り、「接続」は直接接続することだけではなく、任意の素子を介して接続することも含む。また、トランジスタの第１端子はソース又はドレインの一方を示し、トランジスタの第２端子はソース又はドレインの他方を示す。また、トランジスタの制御端子は、ゲートを示す。
【０００８】
実施形態に係る磁気記憶装置は、例えば磁気抵抗効果（Magnetic Tunnel Junction（MTJ））素子を記憶素子として用いた磁気記憶装置（Magnetoresistive Random Access Memory（MRAM））である。以下、この例に基づいて説明する。
【０００９】
［構成例］
図１は、実施形態に係る磁気記憶装置の全体構成を示すブロック図である。
【００１０】
図１に示すように、磁気記憶装置は、コントローラ１１、コマンド／アドレス回路１２、データ回路１３、メモリセルアレイ１４、ロウデコーダ１５、リード／ライト回路１６、及びカラムデコーダ１７を含む。
【００１１】
コントローラ１１は、ホストデバイス等の磁気記憶装置の外部からクロック信号ＣＬＫ，ＣＬＫｂ及び外部制御信号を受け取る。コントローラ１１は、電圧生成回路等の要素を含んでおり、外部からの制御信号に基づいてコマンド／アドレス回路１２及びデータ回路１３を制御する。
【００１２】
コマンド／アドレス回路１２は、外部からコマンド／アドレス信号ＣＡを受け取る。コマンド／アドレス回路１２は、これらに基づく信号をロウデコーダ１５、リード／ライト回路１６、及びカラムデコーダ１７に供給する。
【００１３】
データ回路１３は、外部とリード／ライト回路１６との間でデータＤＱの送受信を行う。より具体的には、データ回路１３は、外部からの書き込みデータをリード／ライト回路１６に転送する。また、データ回路１３は、リード／ライト回路１６からの読み出しデータを外部に転送する。
【００１４】
ロウデコーダ１５は、コマンド／アドレス回路１２からロウアドレスを受け取り、受け取ったロウアドレスに応じてワード線ＷＬを選択する。カラムデコーダ１７は、コマンド／アドレス回路１２からカラムアドレスを受け取り、受け取ったカラムアドレスに応じてビット線ＢＬ及びソース線ＳＬを選択する。リード／ライト回路１６は、センスアンプ等を含み、メモリセルアレイ１４への書き込み及びメモリセルアレイ１４からの読み出しを制御する。
【００１５】
図２は、本実施形態に係る磁気記憶装置のメモリセルアレイ１４を示す図である。図２に示すように、メモリセルアレイ１４には、ビット線ＢＬ（ＢＬ０−ＢＬ７）、ソース線ＳＬ（ＳＬ０−ＳＬ７）、及びワード線ＷＬ（ＷＬ０−ＷＬ３）が設けられている。ビット線ＢＬ及びソース線ＳＬは、第１方向に延在している。第１方向に直交する方向を第２方向としたときに、ビット線ＢＬ及びソース線ＳＬは、第２方向において交互に設けられている。ワード線ＷＬは、第２方向に延在している。メモリセルアレイ１４は、複数のメモリセルＭＣ（ＭＣ００−ＭＣ０７，ＭＣ１０−ＭＣ１７，ＭＣ２０−ＭＣ２７，ＭＣ３０−ＭＣ３７）を有する。各メモリセルＭＣは、ビット線ＢＬ及びソース線ＳＬと、ワード線ＷＬとの交差位置に設けられている。すなわち、複数のメモリセルＭＣは、第１方向及び第２方向において行列状に配列される。
【００１６】
より具体的には、メモリセルＭＣ００−ＭＣ０７は、ビット線ＢＬ０−ＢＬ７及びソース線ＳＬ０−ＳＬ７と、ワード線ＷＬ０と交差位置に設けられている。メモリセルＭＣ１０−ＭＣ１７は、ビット線ＢＬ０−ＢＬ７及びソース線ＳＬ０−ＳＬ７と、ワード線ＷＬ１との交差位置に設けられている。メモリセルＭＣ２０−ＭＣ２７は、ビット線ＢＬ０−ＢＬ７及びソース線ＳＬ０−ＳＬ７と、ワード線ＷＬ２との交差位置に設けられている。メモリセルＭＣ３０−ＭＣ３７は、ビット線ＢＬ０−ＢＬ７及びソース線ＳＬ０−ＳＬ７と、ワード線ＷＬ３との交差位置に設けられている。このように、メモリセルＭＣは、交差位置において、ビット線ＢＬ、ソース線ＳＬ、及びワード線ＷＬに電気的に接続されている。
【００１７】
なお、メモリセルアレイ１４のビット線ＢＬ、ソース線ＳＬ、及びワード線ＷＬの数は一例であって、限定されるものではない。
【００１８】
メモリセルＭＣは、例えば、抵抗変化素子ＲＣ及び選択トランジスタＳＴを含む。抵抗変化素子ＲＣの第１端子は、対応するビット線ＢＬに電気的に接続されている。抵抗変化素子ＲＣの第２端子は、選択トランジスタＳＴの第１端子に電気的に接続されている。選択トランジスタＳＴの第２端子は、対応するソース線ＳＬに電気的に接続されている。選択トランジスタＳＴの制御端子は、ワード線ＷＬに電気的に接続されている。メモリセルＭＣは、選択トランジスタＳＴがワード線ＷＬによってオンされることにより選択される。抵抗変化素子ＲＣは、電流又は電圧が加えられることにより、抵抗が変化する。抵抗変化素子ＲＣは、例えば、ＭＴＪ素子を含む。以下、抵抗変化素子ＲＣがＭＴＪ素子である例について説明する。
【００１９】
図３は、実施形態に係る抵抗変化素子ＲＣの断面を示す図である。以下、本明細書においては、説明の便宜上、積層方向（図３の上下方向）のうち、下部電極５２から上部電極６４に向かう方向を「上」とし、反対方向を「下」とするが、この表記は便宜的なのであり、重力の方向とは無関係である。
【００２０】
下部電極５２は、下部絶縁層５１のコンタクトホール内に設けられている。下部電極５２は、下部絶縁層５１内を積層方向（図３の上下方向）に延びる。下部電極５２の下端は、選択トランジスタＳＴのドレイン電極に接続されている。下部電極５２は、酸化されにくい酸化困難金属を含む。下部電極５２は、例えばＴａを含む。下部電極５２は、例えばＷ、Ｔａ、Ｒｕ、Ｔｉ、ＴａＮ、及びＴｉＮ等のうち少なくとも１つを含んでもよい。
【００２１】
下部電極５２の上端の一部に、バッファ層５３が設けられている。バッファ層５３は、金属層であり、下部電極５２よりも酸化されやすい酸化容易金属である。バッファ層５３は、例えばＡｌ、Ｂｅ、Ｍｇ、Ｃａ、Ｈｆ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、及びＺｒ等の少なくとも１つを含み得る。また、バッファ層５３は、ＨｆＢ、ＭｇＡｌＢ、ＨｆＡｌＢ、ＳｃＡｌＢ、ＳｃＨｆＢ、及びＨｆＭｇＢ等の化合物の少なくとも１つを含んでもよい。
【００２２】
酸化困難金属及び酸化容易金属は、例えば標準電極電位により決められ得る。すなわち、バッファ層５３に含まれる第１の金属の標準電極電位が、下部電極５２に含まれる第２の金属の標準電極電位よりも低いとき、バッファ層５３の第１の金属は酸化容易金属であり、下部電極５２の第２の金属は酸化困難金属であると定義され得る。
【００２３】
バッファ層５３の上には、下地層５４が設けられている。下地層５４上には、後述のようにＭＴＪ素子６０が設けられ、下地層５４は、例えばＭＴＪ素子６０の結晶化を促進するために設けられる。下地層５４は、バッファ層５３内の金属化合物、例えば、ＨｆＢ、ＭｇＡｌＢ、ＨｆＡｌＢ、ＳｃＡｌＢ、ＳｃＨｆＢ、及びＨｆＭｇＢ等の化合物の少なくとも１つを含み得る。下地層５４が無くてもＭＴＪ素子６０の十分に良好な結晶が得られる場合には、下地層５４は省略されてもよい。
【００２４】
上記のように、ＭＴＪ素子６０は下地層５４の上に設けられる。ＭＴＪ素子６０は、下地層５４側から順に配置された、記憶層５５、トンネルバリア層５６、及び参照層５７を含む。記憶層５５は、強磁性の磁化自由層であり、例えばＣｏＦｅＢ、ＦｅＢ、又はＭｇＦｅＯ等を含む。トンネルバリア層５６は、非磁性層であり、例えばＭｇＯ又はＡｌＯを含む。また、トンネルバリア層５６は、Ａｌ、Ｓｉ、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、Ｚｒ、又はＨｆ等の元素の窒化物を含んでもよい。参照層５７は、強磁性の磁化固定層であり、例えばＣｏＦｅＢ、ＦｅＢ、又はＭｇＦｅＯ等を含む。すなわち、ＭＴＪ素子６０は、非磁性層（トンネルバリア層５６）を２つの強磁性層（記憶層５５及び参照層５７）で挟んだ構成を有する。
【００２５】
ＭＴＪ素子６０の上には、シフトキャンセル層５８が設けられている。シフトキャンセル層５８は、例えばＰｔ、Ｎｉ、及びＰｄのうちから選択された少なくとも１つの元素と、Ｃｏとを含む。
【００２６】
シフトキャンセル層５８の上には、キャップ層５９が設けられている。キャップ層５９は、金属層であり、例えばＴａ、Ｒｕ、Ｐｔ、及びＷ等のうち少なくとも１つを含む。
【００２７】
キャップ層５９の上には、金属層であるハードマスク６２が設けられている。ハードマスク６２は、抵抗変化素子ＲＣをパターニングするときのマスクとして機能する。
【００２８】
バッファ層５３、下地層５４、ＭＴＪ素子６０、シフトキャンセル層５８、キャップ層５９、及びハードマスク６２からなる抵抗変化素子ＲＣの側壁（側面）には、第１の再付着層７２、第１のスペーサ層７４、第２の再付着層７６、第２のスペーサ層７８、側壁絶縁層８０が設けられている。第１の再付着層７２及び第２の再付着層７６も、側壁絶縁層として機能する。
【００２９】
下部絶縁層５１及び抵抗変化素子ＲＣを覆うように、絶縁層６６が設けられる。絶縁層６６は、例えばシリコン窒化物層又はシリコン酸化物層である。
【００３０】
上部電極６４は、絶縁層６６のコンタクトホール内に設けられる。上部電極６４は、絶縁層６６内を積層方向に延びる。上部電極６４の下端は、ハードマスク６２に接続されている。上部電極６４は、金属を含む金属層であり、例えばＷ、Ｔａ、Ｒｕ、Ｔｉ、ＴａＮ、及びＴｉＮ等のうち少なくとも１つを含む。
【００３１】
図４Ａ及び図４Ｂは、実施形態に係る磁気記憶装置におけるＭＴＪ素子６０の断面を模式的に示す図である。図４Ａは、実施形態に係る磁気記憶装置におけるＭＴＪ素子６０の書き込みを説明するための図であり、平行状態（Ｐ状態）におけるＭＴＪ素子６０の断面を模式的に示す図である。図４Ｂは、実施形態に係る磁気記憶装置におけるＭＴＪ素子６０の書き込みを説明するための図であり、反平行状態（ＡＰ状態）におけるＭＴＪ素子６０の断面を模式的に示す図である。
【００３２】
図４Ａ及び図４Ｂに示すように、記憶層５５は、磁化方向が可変の強磁性層であり、例えば、膜面（上面／下面）に対して垂直又はほぼ垂直となる垂直磁気異方性を有する。ここで、磁化方向が可変とは、所定の書き込み電流に対して磁化方向が変わることを示す。また、ほぼ垂直とは、残留磁化の方向が膜面に対して、４５°＜θ≦９０°の範囲内にあることを意味する。
【００３３】
参照層５７は、磁化方向が不変の強磁性層であり、膜面に対して垂直又はほぼ垂直となる垂直磁気異方性を有する。ここで、磁化方向が不変とは、所定の書き込み電流に対して磁化方向が変わらないことを示す。すなわち、参照層５７は、記憶層５５よりも磁化方向の反転エネルギーバリアが大きい。
【００３４】
本例において、ＭＴＪ素子６０は、例えばスピン注入型の抵抗変化素子である。したがって、ＭＴＪ素子６０にデータを書き込む場合、又はＭＴＪ素子６０からデータを読み出す場合、ＭＴＪ素子６０は、膜面に垂直な方向において、双方向に電流が流れる。ＭＴＪ素子６０へのデータの書き込みは、より具体的には、以下のように行われる。
【００３５】
図４Ａに示すように、記憶層５５から参照層５７へ電流が流れる場合、すなわち、参照層５７から記憶層５５へ向かう電子が供給される場合、参照層５７の磁化方向と同じ方向にスピン偏極された電子が記憶層５５に注入される。この場合、記憶層５５の磁化方向は、参照層５７の磁化方向と同じ方向に揃えられる。これにより、参照層５７の磁化方向と記憶層５５の磁化方向とが、平行配列となる。この平行状態のとき、ＭＴＪ素子６０の抵抗値は最も低くなる。この場合を例えば「０」データと規定する。
【００３６】
一方、図４Ｂに示すように、参照層５７から記憶層５５へ電流が流れる場合、すなわち、記憶層５５から参照層５７へ向かう電子が供給される場合、参照層５７により反射されることで参照層５７の磁化方向と反対方向にスピン偏極された電子が記憶層５５に注入される。この場合、記憶層５５の磁化方向は、参照層５７の磁化方向と反対方向に揃えられる。これにより、参照層５７の磁化方向と記憶層５５磁化方向とが、反平行配列となる。この反平行状態のとき、ＭＴＪ素子６０の抵抗値は最も高くなる。この場合を例えば「１」データと規定する。
【００３７】
また、ＭＴＪ素子６０からのデータの読み出しは、以下のように行われる。ＭＴＪ素子６０に、読み出し電流が供給される。この読み出し電流は、記憶層５５の磁化方向が反転しない値（書き込み電流よりも小さい値）に設定される。このときのＭＴＪ素子６０の抵抗値を検出することにより、上記「０」データ及び「１」データを読み出すことができる。
【００３８】
［製造方法の例］
図５乃至図１２は、実施形態に係る磁気記憶装置の抵抗変化素子ＲＣの製造工程の一例を示す断面図である。
【００３９】
図５に示すように、下部電極５２及び下部絶縁層５１の上に、例えばスパッタ法又はＣＶＤ（Chemical Vapor Deposition）法などにより、バッファ層５３、及び下地層５４が順に形成される。次に、下地層５４上に、例えばスパッタ法により、記憶層５５、トンネルバリア層５６、参照層５７、シフトキャンセル層５８、キャップ層５９が順に形成される。続いて、キャップ層５９上に、リソグラフィ及びエッチングプロセスによって、ハードマスク６２が形成される。ハードマスク６２は、抵抗変化素子ＲＣのパターンに対応するようにパターニングされる。すなわち、ハードマスク６２は、下部電極５２の上方に対応するように形成される。ハードマスク６２は、金属層である。
【００４０】
次に、図６に示すように、第１のエッチングプロセスが実行される。第１のエッチングプロセスは、例えば、ＩＢＥ（Ion Beam Etching）等の物理エッチングにより行われる。ＩＢＥのイオンビームに使用される不活性ガスは、例えば、Ａｒ、Ｘｅ、Ｋｒ、又はＮｅ等などである。第１のエッチングプロセスでは、ハードマスク６２を用いて、キャップ層５９からバッファ層５３の途中まで、すなわち、キャップ層５９、シフトキャンセル層５８、ＭＴＪ素子６０、及び下地層５４と、バッファ層５３の途中までとがエッチングされる。
【００４１】
第１のエッチングプロセスにおいて、バッファ層５３の途中でエッチングが終えられる理由は以下の通りである。一般に、ＩＢＥによるエッチングプロセスでは、エッチングされる対象の層の中の物質が抵抗変化素子ＲＣの側壁に再付着する。エッチングプロセスは、再付着によって形成される再付着層を除去しながら行われるが、最後にエッチングする最下層の金属層に由来する再付着物を完全に除去することは困難である。このため、仮に第１のエッチングプロセスにおいて、例えば酸化困難金属を含む下部電極５２までエッチングすると、抵抗変化素子ＲＣの側壁に酸化困難金属が再付着する。酸化困難金属を含む再付着層を酸化により完全に絶縁化することは困難である。このため、再付着した参加困難金属によって、記憶層５５及び参照層５７が電気的に短絡して不良が発生し得る。そこで、本実施形態では、酸化容易金属を含むバッファ層５３で第１のエッチングプロセスが終えられる。このため、第１のエッチングプロセスでは、抵抗変化素子ＲＣの側壁には、バッファ層５３に含まれる酸化容易金属の再付着層７１が形成され、下部電極５２に含まれる酸化困難金属の再付着層は形成されない。
【００４２】
第１のエッチングプロセス後、例えば熱酸化などを用いた酸化処理により、酸化容易金属の再付着層７１を酸化物に変換する。その結果、図７に示すように、抵抗変化素子ＲＣの側壁には、酸化容易金属の酸化物を含む第１の再付着層７２が形成されることになる。第１の再付着層７２は、参加容易金属を含む再付着層７１から完全に絶縁化することができる。このため、第１の再付着層７２によって記憶層５５及び参照層５７が電気的に短絡することが抑制又は防止される。なお、第１の再付着層７２の厚さは、例えば１ｎｍ程度である。
【００４３】
次に図８に示すように、ＣＶＤ等により、絶縁層７３が形成される。この絶縁層７３は、窒化シリコン又は酸化シリコンなどを含み、その一部が第１のスペーサ層７４となる層である。
【００４４】
次に図９に示すように、第２のエッチングプロセスが実行される。第２のエッチングプロセスは、第１のエッチングプロセスと同様に、ＩＢＥ等の物理エッチングにより行われる。第２のエッチングプロセスでは、ハードマスク６２を用いて、絶縁層７３、第１の再付着層７２、バッファ層５３、下部電極５２、及び下部絶縁層５１がエッチングされる。第２のエッチング処理は、抵抗変化素子ＲＣを互いに電気的に分離するために行われる。すなわち、第１の再付着層７２及びバッファ層５３がエッチングされることにより、メモリセルアレイ１４内の抵抗変化素子ＲＣは互いに電気的に分離される。
【００４５】
第２のエッチングプロセスによって、第１の再付着層７２を覆う第１のスペーサ層７４が形成される。このとき、抵抗変化素子ＲＣの側壁には、最後にエッチングされる下部電極５２に由来する再付着層が形成される。その後、酸化処理が行われることで、第２の再付着層７６が形成される。第２の再付着層７６は、ＭＴＪ素子６０の側壁に直接接触しないため、記憶層５５及び参照層５７が第２の再付着層７６に起因して電気的に短絡することは抑制又は防止される。なお、第１のスペーサ層７４の厚さは、例えば１乃至５ｎｍ程度であり、例えば３ｎｍ程度である。また、第２の再付着層７６の厚さは、例えば１ｎｍ程度である。
【００４６】
次に図１０に示すように、ＣＶＤ等により、第２の再付着層７６を覆う第２のスペーサ層７８が形成される。第２のスペーサ層７８は、窒化シリコン又は酸化シリコンなどを含む。第２のスペーサ層７８の厚さは、例えば１乃至５ｎｍ程度であり、例えば３ｎｍ程度である。
【００４７】
次に図１１に示すように、ＣＶＤ等により、第２のスペーサ層７８を覆う薄膜７９が形成される。薄膜７９は、バッファ層５３と同じ金属であってもよい。すなわち、薄膜７９は、例えばＡｌ、Ｂｅ、Ｍｇ、Ｃａ、Ｈｆ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、及びＺｒ等の少なくとも１つを含んでもよい。また、薄膜７９は、ＨｆＢ、ＭｇＡｌＢ、ＨｆＡｌＢ、ＳｃＡｌＢ、ＳｃＨｆＢ、及びＨｆＭｇＢ等の化合物の少なくとも１つを含んでもよい。
【００４８】
次に図１２に示すように、第３のエッチングプロセスが実行される。第３のエッチングプロセスは、第１及び第２のエッチングプロセスと同様に、ＩＢＥ等の物理エッチングにより行われる。第３のエッチングプロセスでは、薄膜７９がエッチングされる。このとき、抵抗変化素子ＲＣの側壁の特に下部には、エッチングされた薄膜７９に由来する再付着層が形成され、側壁絶縁層８０が形成される。薄膜７９が金属膜の場合には、その後に酸化処理が行われることで、酸化金属の側壁絶縁層８０が形成される。側壁絶縁層８０の厚さは、例えば１ｎｍ程度である。
【００４９】
その後、抵抗変化素子ＲＣの全体を覆うように絶縁層６６が形成され、絶縁層６６内に上部電極６４が設けられるコンタクトホールが形成され、当該コンタクトホール内に上部電極６４が設けられる。以上のプロセスによって、図３に示すような抵抗変化素子ＲＣが形成される。
【００５０】
なお、第３のエッチングプロセスは、省略してもよい。ただし、上部電極６４用のコンタクトホールを形成するためにＲＩＥ（Reactive Ion Etching）を用いる場合、薄膜７９の第２のスペーサ層７８の上方の部分がなく窒化シリコンの第２のスペーサ層７８が露出している必要がある。このため、コンタクトホールの形成のためにＲＩＥを用いる場合、ＩＢＥによる第３のエッチングプロセスが行われることが特に好ましい。
【００５１】
［他の構造との比較］
本実施形態に係る構造と他の構造とを比較する。他の構造として、図１３に示すような構造を考える。この構造は、本実施形態において図９に示した第２の再付着層７６の形成後に、シリコン窒化膜９２が形成されているものである。
【００５２】
シリコン窒化膜９２は、後に形成される、絶縁層６６のような絶縁膜をＨＤＰ（High Density Plasma）ＣＶＤで形成する際の保護膜として働く。
【００５３】
以上のような検討に基づくと、本実施形態に係る抵抗変化素子ＲＣの側壁に、第１の再付着層７２、第２の再付着層７６、及び側壁絶縁層８０という３層の絶縁層が設けられている構造は、図１３に示す構造におけるシリコン窒化膜９２の代わりになると考えられる。ここで、図１３に示すシリコン窒化膜９２の厚さは、例えば２０ｎｍ程度となるが、本実施形態に係る各スペーサ層の厚さは例えば３乃至５ｎｍ程度でよく、複数のスペーサ層を設けても図１３のシリコン窒化膜９２よりも薄くすることができる。抵抗変化素子ＲＣの側壁を薄くすることは、抵抗変化素子ＲＣの高密度化にも貢献する。
【００５４】
［変形例］
上述の実施形態では、第２のスペーサ層７８の外側に１層の側壁絶縁層８０が設けられているが、さらに、側壁絶縁層８０の上に、第３のスペーサ層及び第２の側壁絶縁層などのように、さらに多くのスペーサ層と側壁絶縁層との繰り返しが設けられてもよい。このような構成によって、側壁絶縁膜の保護機能に由来するＭＴＪ磁気的デバイス特性の低下の更なる抑制が期待される。
【００５５】
上述の実施形態では、トンネルバリア層５６の下側に記憶層５５が設けられており、トンネルバリア層５６の上側に参照層５７が設けられている、いわゆるトップピン型のＭＴＪ素子６０を含む抵抗変化素子ＲＣを例示した。しかしながら、実施形態はこれに限らない。抵抗変化素子ＲＣは、トンネルバリア層の上側に記憶層が設けられ、トンネルバリア層の下側に参照層が設けられる、いわゆるボトムピン型のＭＴＪ素子を含んでいてもよい。
【００５６】
上述の実施形態では、垂直磁化型のＭＴＪ素子６０の例を示したが、これに限らない。ＭＴＪは、面内磁化型であってもよい。
【００５７】
また、上述の実施形態では、メモリセルＭＣのスイッチ素子の例として、図２において３端子のスイッチ素子（選択素子）の例の選択トランジスタＳＴが示されている。しかしながら、以下の２端子スイッチ素子を用いた回路構成が上述の実施形態に適用されてもよい。
【００５８】
すなわち、選択トランジスタＳＴは、例えば２端子間スイッチ素子であってもよい。例として、２端子間に印加される電圧が或る閾値以下の場合、そのスイッチ素子は“高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加される電圧が或る閾値以上の場合、スイッチ素子は“低抵抗”状態、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。
【００５９】
この例では、スイッチ素子は、テルル（Ｔｅ）、セレン（Ｓｅ）、及び硫黄（Ｓ）からなる群より選択された少なくとも１種以上のカルコゲン元素を含んでもよい。又は、スイッチ素子は、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子は他にも、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）からなる群より選択された少なくとも１種以上の元素を含んでもよい。
【００６０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を実行することができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６１】
１１…コントローラ、１２…アドレス回路、１３…データ回路、１４…メモリセルアレイ、１５…ロウデコーダ、１６…ライト回路、１７…カラムデコーダ、５１…下部絶縁層、５２…下部電極、５３…バッファ層、５４…下地層、５５…記憶層、５６…トンネルバリア層、５７…参照層、５８…シフトキャンセル層、５９…キャップ層、６０…ＭＴＪ素子、６２…ハードマスク、６４…上部電極、６６…絶縁層、７１…再付着層、７２…第１の再付着層、７３…絶縁層、７４…第１のスペーサ層、７６…第２の再付着層、７８…第２のスペーサ層、７９…薄膜、８０…側壁絶縁層。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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