(57)【要約】【課題】  高集積化が可能な半導体記憶装置を提供する。【解決手段】  実施形態の半導体記憶装置は、基板２０の上方に、複数の絶縁層２３を介して積層され、基板に垂直な方向に延びる開口部を有し、前記基板の表面と平行な第１方向に窪んだ第１面と、前記基板の表面と平行かつ前記第１方向と異なる第２方向に窪んだ第２面と、前記基板の表面と平行かつ前記第１及び第２方向と異なる第３方向に窪んだ第３面と、前記基板の表面と平行かつ前記第１乃至第３方向と異なる第４方向に窪んだ第４面とをそれぞれが有する複数の配線層２４と、第１乃至第４面の各々に接するように設けられたブロック絶縁膜２５と、ブロック絶縁膜２５の側面に設けられた電荷蓄積膜２６と、電荷蓄積膜２６の側面に設けられたトンネル絶縁膜２８と、トンネル絶縁膜２８の側面に設けられた半導体膜２９とを含む。【選択図】  図４
2020047819.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に、複数の絶縁層を介して積層され、前記基板に垂直な方向に延びる開口部を有し、前記基板の表面と平行な第１方向に窪んだ第１面と、前記基板の表面と平行かつ前記第１方向と異なる第２方向に窪んだ第２面と、前記基板の表面と平行かつ前記第１及び第２方向と異なる第３方向に窪んだ第３面と、前記基板の表面と平行かつ前記第１乃至第３方向と異なる第４方向に窪んだ第４面とをそれぞれが有する複数の配線層と、
前記第１乃至第４面の各々に接するように設けられたブロック絶縁膜と、
前記ブロック絶縁膜の側面に設けられた電荷蓄積膜と、
前記電荷蓄積膜の側面に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜の側面に設けられた半導体膜と、
を具備する半導体記憶装置。
【請求項２】
前記電荷蓄積膜と前記トンネル絶縁膜との間に設けられた浮遊ゲート電極をさらに具備する
請求項１に記載の半導体記憶装置。
【請求項３】
前記開口部は、十字形状を有する
請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記半導体膜の側面に設けられ、絶縁材料で構成されたカバー膜をさらに具備する
請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記開口部を埋め込むように設けられた絶縁層をさらに具備する
請求項１乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
前記半導体膜の一端に接続されたソース線と、
前記半導体膜の他端に接続されたビット線と、
をさらに具備する
請求項１乃至５のいずれかに記載の半導体記憶装置。
【請求項７】
基板と、
第１面と、
前記第１面と第１方向に対向した第２面と、
前記第１方向において、前記第１面と前記第２面との間に設けられ、前記第１方向に交差する第２方向において異なる位置に設けられた第３面と、
前記第３面と前記第２方向において対向した第４面と、
前記第１面と前記第３面との間にあって連続的に接続し、前記第１方向と前記第２方向との間に向かう第３方向に位置する第５面と、
前記第５面と前記第３方向に対向し、前記第２面と前記第４面との間にあって連続的に接続した第６面と、
前記第１面と前記第４面との間にあって連続的に接続し、前記第１方向と前記第２方向との間に向かい、前記第３方向とは異なる第４方向に位置する第７面と、
前記第７面と前記第４方向に対向し、前記第２面と前記第３面との間にあって連続的に接続した第８面とを有する配線層と、
前記第１乃至第８面の間に設けられた第１絶縁層と、
前記第１面と前記第１絶縁層との間に設けられ、前記基板と垂直方向に延伸する第１信号線と、
前記第２面と前記第１絶縁層との間に設けられ、前記基板と垂直方向に延伸する第２信号線と、
前記第３面と前記第１絶縁層との間に設けられ、前記基板と垂直方向に延伸する第３信号線と、
前記第４面と前記第１絶縁層との間に設けられ、前記基板と垂直方向に延伸する第４信号線と、
前記第１信号線と前記配線層との間に設けられ、第１の情報を格納する第１メモリセルと、
前記第２信号線と前記配線層との間に設けられ、第２の情報を格納する第２メモリセルと、
前記第３信号線と前記配線層との間に設けられ、第３の情報を格納する第３メモリセルと、
前記第４信号線と前記配線層との間に設けられ、第４の情報を格納する第４メモリセルと、
を具備する半導体記憶装置。
【請求項８】
前記第１メモリセルは、前記第１面と前記第１信号線との間に設けられた第２絶縁層と、前記第２絶縁層と前記第１信号線との間に設けられた電荷蓄積膜と、前記電荷蓄積膜と前記第１信号線との間に設けられた第３絶縁層とを含む
請求項７に記載の半導体記憶装置。
【請求項９】
前記第１メモリセル乃至前記第４メモリセルを貫通する断面において、
前記第１面と前記第２面との距離は、前記第５面と前記第６面との距離並びに前記第７面と前記第８面との距離より大きく、
前記第３面と前記第４面との距離は、前記第５面と前記第６面との距離並びに前記第７面と前記第８面との距離より大きい
請求項７に記載の半導体記憶装置。
【請求項１０】
前記第１面乃至前記第８面は、同一平面を通過するように設けられている
請求項７に記載の半導体記憶装置。
【請求項１１】
前記第１面乃至前記第８面を通過する平面において、前記第１面、前記第５面及び前記第３面の曲率は、前記第１面から前記第５面に向かって増加する部分と、前記第５面から前記第３面に向かって減少する部分とを有するように変動する
請求項７に記載の半導体記憶装置。
【請求項１２】
第１点と、
前記第１点と第１方向に対向した第２点と、
前記第１方向において、前記第１点と前記第２点との間に設けられ、前記第１方向と交差する第２方向において異なる位置に設けられた第３点と、
前記第３点と前記第２方向に対向する第４点と、
前記１点、前記２点、前記３点及び前記４点を通る円を描くとき、前記１点から前記第３点に向かうにつれて、前記円との距離が大きくなるように前記円の内部に存在する第５点とを表面に有する配線層と、
絶縁層と、
前記絶縁層と前記第１点との間に設けられ、前記第１方向と前記第２方向と交差する第３方向に延伸する第１信号線と、
前記絶縁層と前記第２点との間に設けられ、前記第３方向に延伸する第２信号線と、
前記絶縁層と前記第３点との間に設けられ、前記第３方向に延伸する第３信号線と、
前記絶縁層と前記第４点との間に設けられ、前記第３方向に延伸する第４信号線と、
前記第１信号線と前記配線層との間に設けられ、第１の情報を格納する第１メモリセルと、
前記第２信号線と前記配線層との間に設けられ、第２の情報を格納する第２メモリセルと、
前記第３信号線と前記配線層との間に設けられ、第３の情報を格納する第３メモリセルと、
前記第４信号線と前記配線層との間に設けられ、第４の情報を格納する第４メモリセルと、
を具備する半導体記憶装置。
【請求項１３】
前記配線層の表面において、前記第１点と前記第３点との中点で前記円との距離が最大となる
請求項１２に記載の半導体記憶装置。
【請求項１４】
第１方向及び第２方向に交差する第３方向に延伸する第１信号線と、
前記第３方向に延伸する第２信号線と、
前記第３方向に延伸する第３信号線と、
前記第３方向に延伸する第４信号線と、
前記第１信号線、前記第２信号線、前記第３信号線及び前記第４信号線を電気的に絶縁する絶縁層と、
前記第１方向及び前記第２方向に広がる配線層であって、前記第３方向に垂直な断面において、
前記第１信号線に対向する第１面は、凹となる曲率を有する第１部分を含み、
前記第２信号線に対向する第２面は、凹となる曲率を有する第２部分を含み、
前記第３信号線に対向する第３面は、凹となる曲率を有する第３部分を含み、
前記第４信号線に対向する第４面は、凹となる曲率を有する第４部分を含み、
前記第１面と前記第２面との間の面は、凸となる曲率を有する第５部分を含み、
前記第２面と前記第３面との間の面は、凸となる曲率を有する第６部分を含み、
前記第３面と前記第４面との間の面は、凸となる曲率を有する第７部分を含み、
前記第４面と前記第１面との間の面は、凸となる曲率を有する第８部分を含むように形成される前記配線層と、
前記第１信号線と前記第１面との間に形成され、第１情報に相当する電荷を蓄積する第１メモリセルと、
前記第２信号線と前記第２面との間に形成され、第２情報に相当する電荷を蓄積する第２メモリセルと、
前記第３信号線と前記第３面との間に形成され、第３情報に相当する電荷を蓄積する第３メモリセルと、
前記第４信号線と前記第４面との間に形成され、第４情報に相当する電荷を蓄積する第４メモリセルと、
を具備する半導体記憶装置。
【請求項１５】
基板の上方に設けられた配線層と、
前記基板に垂直な第１方向に延伸し、前記配線層に囲まれる領域を通過するように設けられた第１絶縁層と、
前記第１方向に延伸し、前記配線層と前記第１絶縁層との間に設けられた第１信号線と、
前記第１方向に延伸し、前記配線層と前記第１絶縁層との間に設けられた第２信号線と、
前記第１方向に延伸し、前記配線層と前記第１絶縁層との間に設けられた第３信号線と、
前記第１方向に延伸し、前記配線層と前記第１絶縁層との間に設けられた第４信号線と、
前記第１信号線と前記配線層との間に設けられ、第１の情報を格納する第１メモリセルと、
前記第２信号線と前記配線層との間に設けられ、第２の情報を格納する第２メモリセルと、
前記第３信号線と前記配線層との間に設けられ、第３の情報を格納する第３メモリセルと、
前記第４信号線と前記配線層との間に設けられ、第４の情報を格納する第４メモリセルと、
を具備する半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の一種として、ＮＡＮＤ型フラッシュメモリが知られている。また、３次元に積層された複数のメモリセルを備えたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１６／００９９２５４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、高集積化が可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、基板と、前記基板の上方に、複数の絶縁層を介して積層され、前記基板に垂直な方向に延びる開口部を有し、前記基板の表面と平行な第１方向に窪んだ第１面と、前記基板の表面と平行かつ前記第１方向と異なる第２方向に窪んだ第２面と、前記基板の表面と平行かつ前記第１及び第２方向と異なる第３方向に窪んだ第３面と、前記基板の表面と平行かつ前記第１乃至第３方向と異なる第４方向に窪んだ第４面とをそれぞれが有する複数の配線層と、前記第１乃至第４面の各々に接するように設けられたブロック絶縁膜と、前記ブロック絶縁膜の側面に設けられた電荷蓄積膜と、前記電荷蓄積膜の側面に設けられたトンネル絶縁膜と、前記トンネル絶縁膜の側面に設けられた半導体膜とを具備する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体記憶装置のブロック図。
【図２】メモリセルアレイに含まれる１つのブロックＢＬＫの回路図。
【図３】メモリセルアレイの断面図。
【図４】図３の位置Ｐ１におけるメモリセルアレイの平面図。
【図５】図３の位置Ｐ２におけるメモリセルアレイの平面図。
【図６】図４に示した配線層２４を抽出した平面図。
【図７】半導体膜とビット線との接続関係の一例を説明する図。
【図８】メモリセルアレイの製造方法を説明する断面図。
【図９】図８に続くメモリセルアレイの製造方法を説明する平面図。
【図１０】図８に続くメモリセルアレイの製造方法を説明する断面図。
【図１１】図１０に続くメモリセルアレイの製造方法を説明する図。
【図１２】図１１に続くメモリセルアレイの製造方法を説明する図。
【図１３】図１２に続くメモリセルアレイの製造方法を説明する図。
【図１４】図１３に続くメモリセルアレイの製造方法を説明する図。
【図１５】図１４に続くメモリセルアレイの製造方法を説明する図。
【図１６】図１５に続くメモリセルアレイの製造方法を説明する図。
【図１７】図１６に続くメモリセルアレイの製造方法を説明する図。
【図１８】図１７に続くメモリセルアレイの製造方法を説明する図。
【図１９】図１８に続くメモリセルアレイの製造方法を説明する図。
【図２０】図１９に続くメモリセルアレイの製造方法を説明する図。
【図２１】図２０に続くメモリセルアレイの製造方法を説明する図。
【図２２】図２１に続くメモリセルアレイの製造方法を説明する図。
【図２３】図２２に続くメモリセルアレイの製造方法を説明する図。
【図２４】図２３に続くメモリセルアレイの製造方法を説明する図。
【図２５】図２４に続くメモリセルアレイの製造方法を説明する図。
【図２６】図２５に続くメモリセルアレイの製造方法を説明する図。
【図２７】図２６に続くメモリセルアレイの製造方法を説明する断面図。
【図２８】他の実施形態に係るメモリセルアレイの平面図。
【図２９】他の実施形態に係るメモリセルアレイの開口部を説明する平面図。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。以下の説明において、同一の機能及び構成を有する要素については同一符号を付してその詳しい説明は適宜省略し、異なる部分について説明する。
【０００８】
［１］  半導体記憶装置１の構成
［１−１］  半導体記憶装置１の全体構成
半導体記憶装置１の全体構成について説明する。本実施形態に係る半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。図１は、本実施形態に係る半導体記憶装置１のブロック図である。
【０００９】
半導体記憶装置１は、メモリセルアレイ１０、ロウデコーダ１１、カラムデコーダ１２、センスアンプ１３、入出力回路１４、コマンドレジスタ１５、アドレスレジスタ１６、及びシーケンサ（制御回路）１７などを備える。
【００１０】
メモリセルアレイ１０は、ｊ個のブロックＢＬＫ０〜ＢＬＫ（ｊ−１）を備える。ｊは、１以上の整数である。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタを備える。メモリセルトランジスタは、電気的に書き換え可能なメモリセルから構成される。メモリセルアレイ１０には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。ブロックＢＬＫの具体的な構成については後述する。
【００１１】
ロウデコーダ１１は、アドレスレジスタ１６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ１１は、デコードされたロウアドレスに基づいて、ワード線などの選択動作を行う。そして、ロウデコーダ１１は、メモリセルアレイ１０に、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
【００１２】
カラムデコーダ１２は、アドレスレジスタ１６からカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ１２は、デコードされたカラムアドレスに基づいて、ビット線の選択動作を行う。
【００１３】
センスアンプ１３は、読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプ１３は、書き込み動作時には、書き込みデータをビット線に転送する。
【００１４】
入出力回路１４は、複数の入出力線（ＤＱ線）を介して外部装置（ホスト装置）と接続される。入出力回路１４は、外部装置からコマンドＣＭＤ、及びアドレスＡＤＤを受信する。入出力回路１４によって受信されたコマンドＣＭＤは、コマンドレジスタ１５に送られる。入出力回路１４によって受信されたアドレスＡＤＤは、アドレスレジスタ１６に送られる。また、入出力回路１４は、外部装置との間で、データＤＡＴの送受信を行う。
【００１５】
シーケンサ１７は、外部装置から制御信号ＣＮＴを受信する。制御信号ＣＮＴには、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、及び読み出しイネーブル信号ＲＥｎなどが含まれる。信号名に付記された“ｎ”は、アクティブ・ローを示す。シーケンサ１７は、コマンドレジスタ１５に保持されたコマンドＣＭＤ、及び制御信号ＣＮＴに基づいて、半導体記憶装置１全体の動作を制御する。
【００１６】
［１−２］  メモリセルアレイ１０の回路構成
次に、メモリセルアレイ１０の回路構成について説明する。図２は、メモリセルアレイ１０に含まれる１つのブロックＢＬＫの回路図である。
【００１７】
複数のブロックＢＬＫの各々は、複数のストリングユニットＳＵを備える。図２には、４個のストリングユニットＳＵ０〜ＳＵ３を例示している。１個のブロックＢＬＫに含まれるストリングユニットＳＵの数は、任意に設定可能である。
【００１８】
複数のストリングユニットＳＵの各々は、複数のＮＡＮＤストリング（メモリストリング）ＮＳを備える。１個のストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数は、任意に設定可能である。
【００１９】
複数のＮＡＮＤストリングＮＳの各々は、複数のメモリセルトランジスタＭＴ、及び２個の選択トランジスタＳＴ１、ＳＴ２を備える。複数のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。本明細書では、メモリセルトランジスタを、メモリセル又はセルと呼ぶ場合もある。図２は、簡略化のために、ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）を備える構成例を示しているが、ＮＡＮＤストリングＮＳが備えるメモリセルトランジスタＭＴの数は、実際にはこれよりも多く、また、任意に設定可能である。メモリセルトランジスタＭＴは、制御ゲート電極と電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴは、１ビットのデータ、又は２ビット以上のデータを記憶することが可能である。
【００２０】
ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＤ１〜ＳＧＤ３が接続される。ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＳ１〜ＳＧＳ３が接続される。なお、各ブロックＢＬＫに含まれるストリングユニットＳＵ０〜ＳＵ３には、共通の選択ゲート線ＳＧＳが接続されていてもよい。各ブロックＢＬＫに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に接続される。
【００２１】
各ブロックＢＬＫ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬ（ｍ−１）のいずれかに共通接続される。“ｍ”は１以上の整数である。さらに、各ビット線ＢＬは、複数のブロックＢＬＫに共通接続され、複数のブロックＢＬＫの各々に含まれる各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳに接続される。各ブロックＢＬＫに含まれる複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。ソース線ＳＬは、例えば複数のブロックＢＬＫに共通接続される。
【００２２】
各ブロックＢＬＫに含まれる複数のメモリセルトランジスタＭＴのデータは、例えば一括して消去される。読み出し及び書き込みは、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。１つのストリングユニットＳＵ内でワード線ＷＬを共有するメモリセルトランジスタＭＴの組を、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。すなわち、セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として行われる。
【００２３】
なお、ＮＡＮＤストリングＮＳは、ダミーセルトランジスタを備えていてもよい。具体的には、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間には、例えば２個のダミーセルトランジスタ（図示せず）が直列接続される。メモリセルトランジスタＭＴ７と選択トランジスタＳＴ１との間には、例えば２個のダミーセルトランジスタ（図示せず）が直列接続される。複数のダミーセルトランジスタのゲートにはそれぞれ、複数のダミーワード線が接続される。ダミーセルトランジスタの構造は、メモリセルトランジスタと同じである。ダミーセルトランジスタは、データを記憶するためのものではなく、書き込み動作や消去動作中に、メモリセルトランジスタや選択トランジスタが受けるディスターブを緩和する機能を有する。
【００２４】
［１−３］  メモリセルアレイ１０の構成
次に、メモリセルアレイ１０の構成について説明する。図３は、メモリセルアレイ１０の断面図である。図４は、図３の位置Ｐ１におけるメモリセルアレイ１０の平面図である。図５は、図３の位置Ｐ２におけるメモリセルアレイ１０の平面図である。なお、図３の断面図は、図４及び図５のＡ−Ａ´線を切断した図に相当する。本明細書において、Ｘ方向及びＹ方向は、水平面内において直交し、Ｚ方向は、積層方向である。
【００２５】
基板（例えば、シリコン基板）２０上には、例えばシリコン酸化物（ＳｉＯ２）からなる絶縁層２１、及び例えば多結晶シリコンからなる導電層２２がこの順に積層される。導電層２２は、ソース線ＳＬとして機能する。ソース線ＳＬは、例えば、ＸＹ平面に広がるように形成される。ソース線ＳＬは、多結晶シリコンからなる導電層、例えばタングステン（Ｗ）からなる金属層、及び多結晶シリコンからなる導電層がこの順に積層された積層膜で構成してもよい。
【００２６】
導電層２２の上方には、選択ゲート線ＳＧＳとして機能する例えば１層の配線層２４と、ワード線ＷＬとして機能する複数の配線層２４と、選択ゲート線ＳＧＤとして機能する例えば１層の配線層２４とが、それぞれ複数の層間絶縁層２３を介在させて、この順に積層される。層間絶縁層２３としては、例えばシリコン酸化物が用いられる。配線層２４としては、例えばタングステン（Ｗ）が用いられる。配線層２４は、タングステン（Ｗ）からなる本体部の上面、側面、及び底面を覆うバリアメタル膜（例えばチタン窒化物（ＴｉＮ））を備えていてもよい。図３に示したワード線ＷＬの積層数は一例であり、実際には、これより多くのワード線ＷＬが積層される。選択ゲート線ＳＧＳは、１層に限定されず、例えば３層の配線層２４で構成してもよい。選択ゲート線ＳＧＤは、１層に限定されず、例えば３層の配線層２４で構成してもよい。
【００２７】
図４に示すように、複数の配線層２４の各々には、十字形の開口部（メモリホール）ＡＨ１が設けられる。すなわち、配線層２４は、第１乃至第４面（曲面）ＳＦ１〜ＳＦ４を有する。図４において、４つの方向を規定するために、Ｘ軸の右側に向かう方向を＋Ｘ方向、Ｘ軸の左側に向かう方向を−Ｘ方向、Ｙ軸の上側に向かう方向を＋Ｙ方向、Ｙ軸の下側に向かう方向を−Ｙ方向と呼ぶ。第１面ＳＦ１は、＋Ｘ方向に窪んだ曲面からなる。第２面ＳＦ２は、−Ｙ方向に窪んだ曲面からなる。第３面ＳＦ３は、−Ｘ方向に窪んだ曲面からなる。第４面ＳＦ４は、＋Ｙ方向に窪んだ曲面からなる。これら４個の曲面（第１乃至第４面ＳＦ１〜ＳＦ４）によって、十字形の開口部ＡＨ１が形成される。
【００２８】
図６は、図４に示した配線層２４を抽出した平面図である。
【００２９】
第１面ＳＦ１と第３面ＳＦ３とは、Ｘ方向に対向している。第２面ＳＦ２と第４面ＳＦ４とは、Ｙ方向に対向している。第４面ＳＦ４は、Ｘ方向において第１面ＳＦ１と第３面ＳＦ３との間に位置し、＋Ｙ方向において第１面ＳＦ１と第３面ＳＦ３とは異なる。第２面ＳＦ２は、Ｘ方向において第１面ＳＦ１と第３面ＳＦ３との間に位置し、−Ｙ方向において第１面ＳＦ１と第３面ＳＦ３とは異なる。
【００３０】
第５面ＳＦ５は、第１面ＳＦ１と第４面ＳＦ４との間に位置する。第５面ＳＦ５は、第１面ＳＦ１と第４面ＳＦ４と連続的に接続し、＋Ｘ方向と＋Ｙ方向との間の方向に位置する。
【００３１】
第６面ＳＦ６は、第２面ＳＦ２と第３面ＳＦ３との間に位置する。第６面ＳＦ６は、第２面ＳＦ２と第３面ＳＦ３と連続的に接続し、−Ｘ方向と−Ｙ方向との間の方向に位置する。
【００３２】
第７面ＳＦ７は、第１面ＳＦ１と第２面ＳＦ２との間に位置する。第７面ＳＦ７は、第１面ＳＦ１と第２面ＳＦ２と連続的に接続し、＋Ｘ方向と−Ｙ方向との間の方向に位置する。
【００３３】
第８面ＳＦ８は、第３面ＳＦ３と第４面ＳＦ４との間に位置する。第８面ＳＦ８は、第３面ＳＦ３と第４面ＳＦ４と連続的に接続し、−Ｘ方向と＋Ｙ方向との間の方向に位置する。
【００３４】
第１面ＳＦ１乃至第８面ＳＦ８は、同一平面を通過するように設けられている。また、第１面ＳＦ１乃至第８面ＳＦ８は、同一層である。
【００３５】
第１面ＳＦ１から第５面ＳＦ５に向かって曲率が変わる。さらに第５面ＳＦ５から第４面ＳＦ４に向かって曲率が変わる。第１面ＳＦ１と第４面ＳＦ４と第５面ＳＦ５との曲率は、第１面ＳＦ１から第５面ＳＦ５に向かって増加する部分と、第５面ＳＦ５から第４面ＳＦ４に向かって減少する部分とを有する。曲率が増加するとは曲率半径が小さいことであり、曲率が減少するとは曲率半径が大きいことである。
【００３６】
第２面ＳＦ２から第６面ＳＦ６に向かって曲率が変わる。さらに第６面ＳＦ６から第３面ＳＦ３に向かって曲率が変わる。第２面ＳＦ２と第６面ＳＦ６と第３面ＳＦ３との曲率は、第２面ＳＦ２から第６面ＳＦ６に向かって増加する部分と、第６面ＳＦ６から第３面ＳＦ３に向かって減少する部分とを有する。
【００３７】
第１面ＳＦ１から第７面ＳＦ７に向かって曲率が変わる。さらに第７面ＳＦ７から第２面ＳＦ２に向かって曲率が変わる。第１面ＳＦ１と第７面ＳＦ７と第２面ＳＦ２との曲率は、第１面ＳＦ１から第７面ＳＦ７に向かって増加する部分と、第７面ＳＦ７から第２面ＳＦ２に向かって減少する部分とを有する。
【００３８】
第３面ＳＦ３から第８面ＳＦ８に向かって曲率が変わる。さらに第８面ＳＦ８から第４面ＳＦ４に向かって曲率が変わる。第３面ＳＦ３と第８面ＳＦ８と第４面ＳＦ４との曲率は、第３面ＳＦ３から第８面ＳＦ８に向かって増加する部分と、第８面ＳＦ８から第４面ＳＦ４に向かって減少する部分とを有する。
【００３９】
第１面ＳＦ１と第３面ＳＦ３との距離Ｄ１は、第５面ＳＦ５と第６面ＳＦ６との距離Ｄ２、並びに、第７面ＳＦ７と第８面ＳＦ８との距離より大きい。同様に、第２面ＳＦ２と第４面ＳＦ４との距離は、第５面ＳＦ５と第６面ＳＦ６との距離Ｄ２、並びに、第７面ＳＦ７と第８面ＳＦ８との距離より大きい。
【００４０】
第１面ＳＦ１は、第１信号線２９−１と対向する。第２面ＳＦ２は、第２信号線２９−２と対向する。第３面ＳＦ３は、第３信号線２９−３と対向する。第４面ＳＦ４は、第４信号線２９−４と対向する。なお、第１乃至第４信号線については後述する。
【００４１】
第１面ＳＦ１は、凹となる曲率を有する第１部分を含む。第２面ＳＦ２は、凹となる曲率を有する第２部分を含む。第３面ＳＦ３は、凹となる曲率を有する第３部分を含む。第４面ＳＦ４は、凹となる曲率を有する第４部分を含む。
【００４２】
第５面ＳＦ５は、凸となる曲率を有する第５部分を含む。第６面ＳＦ６は、凸となる曲率を有する第６部分を含む。第７面ＳＦ７は、凸となる曲率を有する第７部分を含む。第８面ＳＦ８は、凸となる曲率を有する第８部分を含む。
【００４３】
また表現を変えると、配線層２４は、第１点ＳＦ１と、第１点ＳＦ１と第Ｘ方向に対向した第３点ＳＦ３と、Ｘ方向において、第１点ＳＦ１と第３点ＳＦ３との間に設けられ、−Ｙ方向において異なる位置に設けられた第２点ＳＦ２と、第２点ＳＦ２と＋Ｙ方向に対向する第４点ＳＦ４とを含む。
【００４４】
配線層２４は、第１点ＳＦ１、第２点ＳＦ２、第３点ＳＦ３及び第４点ＳＦ４を通る円を描くとき、第１点ＳＦ１から第２点ＳＦ２に向かうにつれて、円との距離が大きくなるように円の内部に存在する第７点ＳＦ７と、第２点ＳＦ２から第３点ＳＦ３に向かうにつれて、円との距離が大きくなるように円の内部に存在する第６点ＳＦ６と、３点ＳＦ３から第４点ＳＦ４に向かうにつれて、円との距離が大きくなるように円の内部に存在する第８点ＳＦ８と、第４点ＳＦ４から第１点ＳＦ１に向かうにつれて、円との距離が大きくなるように円の内部に存在する第５点ＳＦ５と、を表面に有する。
【００４５】
配線層２４の表面において、第１点ＳＦ１と第２点ＳＦ２との中点（第７点ＳＦ７）、第２点ＳＦ２と第３点ＳＦ３との中点（第６点ＳＦ）、第３点ＳＦ３と第４点ＳＦ４との中点（第８点ＳＦ８）、及び第４点ＳＦ４第１点ＳＦ１との中点（第５点ＳＦ５）で、円との距離が最大となる。
【００４６】
配線層２４の開口部ＡＨ１内には、４個のメモリセルトランジスタＭＴａ、ＭＴｂ、ＭＴｃ、ＭＴｄが設けられる。
【００４７】
メモリセルトランジスタＭＴａは、ブロック絶縁膜２５−１、電荷蓄積膜（チャージトラップ膜）２６−１、浮遊ゲート電極２７−１、トンネル絶縁膜２８−１、半導体膜（チャネル膜）２９−１、及びカバー膜３０−１を備える。配線層２４の第１面ＳＦ１には、ブロック絶縁膜２５−１が設けられる。ブロック絶縁膜２５−１の側面には、電荷蓄積膜２６−１が設けられる。電荷蓄積膜２６−１の側面には、浮遊ゲート電極２７−１が設けられる。浮遊ゲート電極２７−１の側面には、トンネル絶縁膜２８−１が設けられる。トンネル絶縁膜２８−１の側面には、半導体膜２９−１が設けられる。半導体膜２９−１の側面には、カバー膜３０−１が設けられる。本明細書では、半導体膜２９を信号線とも呼ぶ。
【００４８】
電荷蓄積膜２６−１及び浮遊ゲート電極２７−１はそれぞれ、電荷を蓄積する機能を有する。電荷蓄積膜２６−１及び浮遊ゲート電極２７−１を纏めて、電荷蓄積膜と呼ぶ場合もある。半導体膜２９−１は、メモリセルトランジスタＭＴａのチャネルが形成される領域である。カバー膜３０−１は、後述する製造工程において必要となる部材である。
【００４９】
ブロック絶縁膜２５−１としては、例えばシリコン酸化物が用いられる。電荷蓄積膜２６−１としては、絶縁膜が用いられ、例えば、シリコン窒化物（ＳｉＮ）、又は金属酸化物（ハフニウム酸化物など）が用いられる。浮遊ゲート電極２７−１としては、例えば多結晶シリコンが用いられる。トンネル絶縁膜２８−１としては、例えばシリコン酸化物が用いられる。半導体膜２９−１としては、例えば多結晶シリコンが用いられる。カバー膜３０−１としては、例えばシリコン窒化物（ＳｉＮ）、又はシリコン酸化物が用いられる。
【００５０】
メモリセルトランジスタＭＴｂは、配線層２４の第２面ＳＦ２に設けられ、ブロック絶縁膜２５−２、電荷蓄積膜２６−２、浮遊ゲート電極２７−２、トンネル絶縁膜２８−２、半導体膜２９−２、及びカバー膜３０−２を備える。メモリセルトランジスタＭＴｃは、配線層２４の第３面ＳＦ３に設けられ、ブロック絶縁膜２５−３、電荷蓄積膜２６−３、浮遊ゲート電極２７−３、トンネル絶縁膜２８−３、半導体膜２９−３、及びカバー膜３０−３を備える。メモリセルトランジスタＭＴｄは、配線層２４の第４面ＳＦ４に設けられ、ブロック絶縁膜２５−４、電荷蓄積膜２６−４、浮遊ゲート電極２７−４、トンネル絶縁膜２８−４、半導体膜２９−４、及びカバー膜３０−４を備える。メモリセルトランジスタＭＴｂ〜ＭＴｄの構成は、メモリセルトランジスタＭＴａと同じである。また、選択トランジスタＳＴ１、ＳＴ２の構成も、メモリセルトランジスタＭＴａと同じである。
【００５１】
本明細書では、枝番が付された参照符号（“２５−１〜２５−４”など）の部材同士を区別する必要がない場合は、枝番を省略した参照符号で表記し、この枝番を省略した参照符号に関する説明は、枝番が付された参照符号に共通する。
【００５２】
ブロック絶縁膜２５−１〜２５−４は、例えば、ＸＹ平面において連続膜で構成される。電荷蓄積膜２６及び浮遊ゲート電極２７は、メモリセルトランジスタＭＴごとに設けられる。すなわち、電荷蓄積膜２６及び浮遊ゲート電極２７は、Ｚ方向において、メモリセルトランジスタＭＴごとに分離される。トンネル絶縁膜２８は、Ｚ方向に延在し、ＮＡＮＤストリングＮＳに共通に設けられる。半導体膜２９は、Ｚ方向に延在し、ＮＡＮＤストリングＮＳに共通に設けられる。カバー膜３０は、Ｚ方向に延在し、ＮＡＮＤストリングＮＳに共通に設けられる。
【００５３】
図５に示すように、複数の層間絶縁層２３の各々には、十字形の開口部ＡＨ２が設けられる。開口部ＡＨ２のサイズは、開口部ＡＨ１のサイズより小さい。
【００５４】
層間絶縁層２３の＋Ｘ方向に窪んだ凹部には、トンネル絶縁膜２８−１が設けられる。トンネル絶縁膜２８−１の側面には、半導体膜２９−１が設けられる。半導体膜２９−１の側面には、カバー膜３０−１が設けられる。
【００５５】
層間絶縁層２３の−Ｙ方向に窪んだ凹部には、トンネル絶縁膜２８−２が設けられる。トンネル絶縁膜２８−２の側面には、半導体膜２９−２が設けられる。半導体膜２９−２の側面には、カバー膜３０−２が設けられる。
【００５６】
層間絶縁層２３の−Ｘ方向に窪んだ凹部には、トンネル絶縁膜２８−３が設けられる。トンネル絶縁膜２８−３の側面には、半導体膜２９−３が設けられる。半導体膜２９−３の側面には、カバー膜３０−３が設けられる。
【００５７】
層間絶縁層２３の＋Ｙ方向に窪んだ凹部には、トンネル絶縁膜２８−４が設けられる。トンネル絶縁膜２８−４の側面には、半導体膜２９−４が設けられる。半導体膜２９−４の側面には、カバー膜３０−４が設けられる。
【００５８】
図３に示すように、半導体膜２９−１〜２９−４は、それらの下端部で繋がっており、また、ソース線ＳＬとしての導電層２２に接しかつ電気的に接続されている。開口部ＡＨ１、ＡＨ２の隙間は、コア層３１で埋め込まれる。コア層３１としては、例えばシリコン酸化物が用いられる。
【００５９】
最上層の層間絶縁層２３及びコア層３１上には、絶縁層３２が設けられる。絶縁層３２としては、例えばシリコン酸化物が用いられる。
【００６０】
絶縁層３２上には、複数のビット線ＢＬが設けられる。ビット線ＢＬは、コンタクトプラグ３３を用いて、半導体膜２９に電気的に接続される。ビット線ＢＬとしては、例えばタングステン（Ｗ）が用いられる。
【００６１】
図７は、半導体膜２９とビット線ＢＬとの接続関係の一例を説明する図である。半導体膜２９−１〜２９−４はそれぞれ、ビット線ＢＬ０〜ＢＬ３に電気的に接続される。複数の半導体膜２９と複数のビットＢＬとの接続関係は、任意に設計することが可能である。また、ビット線ＢＬの物理的な配置なども任意に設計することが可能である。
【００６２】
以上のようにして、積層膜に形成された開口部ＡＨ１（及びＡＨ２）内に配置された４個のＮＡＮＤストリングＮＳが構成される。そして、開口部ＡＨ１が格子状、或いは千鳥状（ジグザグ状）に配置されることで、複数のＮＡＮＤストリングＮＳが配置される。
【００６３】
［２］  メモリセルアレイ１０の製造方法
次に、メモリセルアレイ１０の製造方法について説明する。図８乃至図２７は、メモリセルアレイ１０の製造方法を説明する平面図及び断面図である。図８、図１０、及び図２７は、図４のＡ−Ａ´線の位置に対応する断面図である。
【００６４】
まず、シリコン基板２０を準備する。続いて、図８に示すように、シリコン基板２０上に、絶縁層２１、及び導電層２２（ソース線ＳＬ）をこの順に形成する。導電層２２は、複数の導電層が積層された積層膜で構成してもよい。例えば、導電層２２は、多結晶シリコンからなる導電層、例えばタングステン（Ｗ）からなる金属層、及び多結晶シリコンからなる導電層がこの順に積層された積層膜で構成してもよい。
【００６５】
続いて、例えばＣＶＤ（chemical vapor deposition）法により、導電層２２上に、複数の層間絶縁層２３と複数の犠牲層４０とを、１層ずつ交互に積層して、積層膜を形成する。積層膜の最下層と最上層とには、層間絶縁層２３が配置される。層間絶縁層２３としては、例えばシリコン酸化物が用いられる。犠牲層４０としては、例えばシリコン窒化物（ＳｉＮ）が用いられる。犠牲層４０は、層間絶縁層２３に対してウェットエッチングの選択比が十分に得られる材料であればよく、シリコン酸窒化物（ＳｉＯＮ）などを用いてもよい。
【００６６】
続いて、図９及び図１０に示すように、リソグラフィーにより、積層膜上に、十字状の開口部（メモリホール）ＡＨが形成される領域を露出するマスク層４１を形成する。続いて、マスク層４１をマスクとして、ＲＩＥ（reactive ion etching）などの異方性エッチングにより、積層膜に、十字状の開口部ＡＨを形成する。開口部ＡＨは、導電層２２を露出する。
【００６７】
以後、図１０の領域ＡＲの断面図を中心に製造方法を説明する。図１１（ａ）は、図１０に示した領域ＡＲの断面図である。図１１（ｂ）は、図１１（ａ）の位置Ｐ１におけるメモリセルアレイ１０の平面図である。図１１（ｃ）は、図１１（ａ）の位置Ｐ２におけるメモリセルアレイ１０の平面図である。すなわち、図１１（ａ）は、図１１（ｂ）及び図１１（ｃ）のＢ−Ｂ´線に対応する断面図である。
【００６８】
続いて、図１２に示すように、開口部ＡＨを介して、犠牲層４０に等方性エッチングを施す。等方性エッチングとしては、例えば、エッチャントとしてリン酸（Ｈ３ＰＯ４）を用いたウェットエッチングが用いられる。これにより、開口部ＡＨに面した犠牲層４０の露出面が後退し（犠牲層４０がリセスされ）、開口部ＡＨの側面に、凹部が形成される。
【００６９】
続いて、図１３に示すように、犠牲層４０の側面に、シリコン酸化膜２５を形成する。シリコン酸化膜は、例えば、犠牲層４０の側面を酸化させることで形成される。これにより、犠牲層４０の側面に、ブロック絶縁膜２５が形成される。
【００７０】
続いて、図１４に示すように、例えばＣＶＤ法により、開口部ＡＨの側面に電荷蓄積膜２６を形成する。電荷蓄積膜２６としては、例えば、シリコン窒化物、又は金属酸化物（ハフニウム酸化物など）が用いられる。続いて、例えばＣＶＤ法により、電荷蓄積膜２６の側面に、多結晶シリコン膜２７ａを形成する。これにより、犠牲層４０に形成された凹部は、電荷蓄積膜２６及び多結晶シリコン膜２７ａにより埋め込まれる。
【００７１】
続いて、図１５に示すように、多結晶シリコン膜２７ａを、等方性エッチングによりエッチバックする。これにより、多結晶シリコン膜２７ａが犠牲層４０ごとに分断される。すなわち、位置Ｐ２に対応する平面図（図１５（ｃ））には、多結晶シリコン膜２７ａが設けられていない。
【００７２】
続いて、図１６に示すように、電荷蓄積膜２６を、等方性エッチングによりエッチバックする。これにより、電荷蓄積膜２６が犠牲層４０ごとに分断される。すなわち、位置Ｐ２に対応する平面図（図１６（ｃ））には、電荷蓄積膜２６が設けられていない。
【００７３】
続いて、図１７に示すように、例えばＣＶＤ法により、開口部ＡＨの側面に、再度、多結晶シリコン膜２７ｂを形成する。これにより、多結晶シリコン膜２７ａの上下の隙間が多結晶シリコン膜２７ｂで埋め込まれる。
【００７４】
続いて、図１８に示すように、例えばＣＶＤ法により、開口部ＡＨの側面に、カバー膜４２を形成する。カバー膜４２としては、絶縁膜が用いられ、例えばシリコン窒化物、又はシリコン酸化物が用いられる。
【００７５】
続いて、図１９に示すように、カバー膜４２を等方性エッチングによりエッチバックし、十字形の開口部ＡＨの凸部ごとにカバー膜４２を分断する。これにより、十字形の開口部ＡＨの４つの凸部にそれぞれ、カバー膜４２が残存する。また、隣接する２つの凸部の間の凹部では、多結晶シリコン膜２７ｂが露出する。
【００７６】
続いて、図２０に示すように、多結晶シリコン膜２７ｂを等方性エッチングによりエッチバックし、開口部ＡＨの凸部ごとに多結晶シリコン膜２７ｂを分断する。図２０のエッチバック工程において、開口部ＡＨの凸部には、カバー膜４２が存在するため、開口部ＡＨの凸部に形成された多結晶シリコン膜２７ｂは、エッチングされずに残存する。
【００７７】
続いて、図２１に示すように、カバー膜４２を除去する。続いて、多結晶シリコン膜２７ｂを、等方性エッチングによりエッチバックする。これにより、多結晶シリコン膜２７ｂが犠牲層４０ごとに分断される。すなわち、開口部ＡＨにおいて、層間絶縁層２３が露出される。また、多結晶シリコン膜２７ａ、２７ｂによって浮遊ゲート電極２７が形成される。
【００７８】
続いて、図２２に示すように、例えばＣＶＤ法により、開口部ＡＨの側面に、例えばシリコン酸化膜を形成する。これにより、浮遊ゲート電極２７に接するトンネル絶縁膜２８が形成される。続いて、図示は省略するが、導電層２２上に形成されたシリコン酸化膜を除去する。
【００７９】
続いて、例えばＣＶＤ法により、トンネル絶縁膜２８の側面に、半導体膜２９を形成する。半導体膜２９としては、多結晶シリコン膜が用いられる。また、導電層２２上にも、半導体膜２９が形成される。
【００８０】
続いて、図２３に示すように、例えばＣＶＤ法により、半導体膜２９の側面に、カバー膜３０を形成する。カバー膜３０としては、絶縁膜が用いられ、例えばシリコン窒化物、又はシリコン酸化物が用いられる。
【００８１】
続いて、図２４に示すように、カバー膜３０を等方性エッチングによりエッチバックし、開口部ＡＨの凸部ごとにカバー膜３０を分断する。これにより、開口部ＡＨの４つの凸部にそれぞれ、カバー膜３０が残存する。また、隣接する２つの凸部の間の凹部では、半導体膜２９が露出する。
【００８２】
続いて、図２５に示すように、半導体膜２９を等方性エッチングによりエッチバックし、開口部ＡＨの凸部ごとに半導体膜２９を分断する。図２５のエッチバック工程において、開口部ＡＨの凸部には、カバー膜３０が存在するため、開口部ＡＨの凸部に形成された半導体膜２９は、エッチングされずに残存する。
【００８３】
続いて、図２６に示すように、トンネル絶縁膜２８を等方性エッチングによりエッチバックし、開口部ＡＨの凸部ごとにトンネル絶縁膜２８を分断する。開口部ＡＨの凸部には、カバー膜３０が存在するため、開口部ＡＨの凸部に形成されたトンネル絶縁膜２８は、エッチングされずに残存する。
【００８４】
続いて、電荷蓄積膜２６を等方性エッチングによりエッチバックし、開口部ＡＨの凸部ごとに電荷蓄積膜２６を分断する。開口部ＡＨの凸部には、カバー膜３０が存在するため、開口部ＡＨの凸部に形成された電荷蓄積膜２６は、エッチングされずに残存する。
【００８５】
続いて、図２７に示すように、例えばＣＶＤ法により、開口部ＡＨ（ＡＨ１、ＡＨ２）の隙間を、例えばシリコン酸化物で埋め込む。これにより、開口部ＡＨの中央にコア層３１が形成される。続いて、例えばＣＭＰ（Chemical mechanical polishing）により、最上層の層間絶縁層２３上に形成された余分な膜を除去するとともに、最上層の層間絶縁層２３及びコア層３１を平坦化する。
【００８６】
続いて、複数の犠牲層４０と複数の配線層２４（ワード線ＷＬ、選択ゲート線ＳＧＳ、ＳＧＤ）とのリプレイスを行う。具体的には、複数の犠牲層４０の側面が露出した領域又は開口部を介して、エッチャントとしてリン酸（Ｈ３ＰＯ４）を用いたウェットエッチングを施すことにより、複数の犠牲層４０を除去する。これにより、複数の犠牲層４０が形成されていたリセスに、ブロック絶縁膜２５が露出する。
【００８７】
続いて、例えばＣＶＤ法により、複数の犠牲層４０が形成されていたリセスを埋め込むようにして、ブロック絶縁膜２５の側面に、配線層２４を形成する。例えば、配線層２４は、本体部（タングステン（Ｗ）など）と、本体部の上面、側面、及び底面を覆うバリアメタル膜（チタン窒化物（ＴｉＮ）など）とで構成される。
【００８８】
続いて、図３乃至図５に示すように、例えばＣＶＤ法により、最上層の層間絶縁層２３及びコア層３１上に、例えばシリコン酸化物からなる絶縁層３２を形成する。続いて、半導体膜２９上かつ絶縁層３２内に、半導体膜２９に電気的に接続されるコンタクトプラグ３３を形成する。続いて、コンタクトプラグ３３及び絶縁層３２上に、コンタクトプラグ３３に電気的に接続されるビット線ＢＬを形成する。
【００８９】
以上のようにして、本実施形態に係るメモリセルアレイ１０が形成される。
【００９０】
［３］  実施形態の効果
以上詳述したように、本実施形態に半導体記憶装置１は、基板２０の上方に、複数の層間絶縁層２３を介して積層された複数の配線層２４（ワード線ＷＬ、選択ゲート線ＳＧＤ、及び選択ゲート線ＳＧＳを含む）を備える。複数の配線層２４の各々は、十字形の開口部ＡＨを有する。すなわち、配線層２４は、基板２０の表面と平行な第１方向に窪んだ第１面ＳＦ１と、基板２０の表面と平行かつ第１方向と異なる第２方向に窪んだ第２面ＳＦ２と、基板２０の表面と平行かつ第１及び第２方向と異なる第３方向に窪んだ第３面ＳＦ３と、基板２０の表面と平行かつ第１乃至第３方向と異なる第４方向に窪んだ第４面ＳＦ４とを有する。配線層２４の第１乃至第４面ＳＦ１〜ＳＦ４にはそれぞれ、メモリセルトランジスタＭＴａ、ＭＴｂ、ＭＴｃ、ＭＴｄが設けられる。各メモリセルトランジスタＭＴは、ブロック絶縁膜２５と、ブロック絶縁膜の側面に設けられた電荷蓄積膜２６と、電荷蓄積膜２６の側面に設けられた浮遊ゲート電極２７と、浮遊ゲート電極２７の側面に設けられたトンネル絶縁膜２８と、トンネル絶縁膜２８の側面に設けられた半導体膜２９とを備える。
【００９１】
従って本実施形態によれば、同一平面における１個の開口部ＡＨに、４個のメモリセルトランジスタＭＴを配置することができる。これにより、高集積化が可能な半導体記憶装置１を実現することができる。
【００９２】
また、等方成膜、及び等方性エッチング（ウェットエッチング、又はＣＤＥ（chemical dry etching））を組み合わせることで、高アスペクト加工を用いずにセル分割を実現できる。
【００９３】
また、本実施形態によれば、信頼性が高い半導体記憶装置及びその製造方法を実現することができる。
【００９４】
［４］  他の実施形態
図２８は、他の実施形態に係るメモリセルアレイ１０の平面図である。メモリセルアレイ１０の断面図は、図３と同じである。また、図２８は、図３の位置Ｐ１における平面図に相当する。
【００９５】
複数の配線層２４の各々には、開口部ＡＨ１が設けられる。開口部ＡＨ１は、６個の凸部を有する六つ目形状（６個の花弁形状）である。すなわち、配線層２４は、開口部ＡＨ１の中心から外側に向かって窪んだ６個の曲面ＳＦを有する。配線層２４の６個の曲面ＳＦにはそれぞれ、６個のメモリセルトランジスタＭＴａ〜ＭＴｆが設けられる。各メモリセルトランジスタＭＴは、ブロック絶縁膜２５、電荷蓄積膜２６、浮遊ゲート電極２７、トンネル絶縁膜２８、半導体膜（チャネル膜）２９、及びカバー膜３０を備える。
【００９６】
このように、同じレベル層において、六つ目形状の開口部ＡＨ１に６個のメモリセルトランジスタＭＴを設けるようにしてもよい。
【００９７】
また、図２９に示すように、配線層２４に形成された開口部ＡＨ１は、８個の凸部を有する八つ目形状（８個の花弁形状）であってもよい。すなわち、配線層２４は、開口部ＡＨ１の中心から外側に向かって窪んだ８個の曲面ＳＦを有する。この実施例では、開口部ＡＨ１には、８個のメモリセルトランジスタＭＴが設けられる。
【００９８】
さらに、開口部が有する凸部の個数は、４個、６個、又は８個に限定されず、３個以上であれば任意に設定可能である。同様に、同じレベル層に配置されるメモリセルトランジスタの数は、４個、６個、又は８個に限定されず、３個以上であれば任意に設定可能である。
【００９９】
［５］  変形例
上記実施形態では、電荷蓄積層に導電層を用いたＦＧ（floating gate）型のメモリセルトランジスタを例に挙げて説明したが、電荷蓄積層が絶縁層で構成されたＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型であってもよい。ＭＯＮＯＳ型のメモリセルトランジスタは、ブロック絶縁膜２５とトンネル絶縁膜２８との間に、絶縁材料からなる電荷蓄積膜２６が設けられ、浮遊ゲート電極２７が省略された構造を有する。
【０１００】
また、ＦＧ型のメモリセルトランジスタは、ブロック絶縁膜２５とトンネル絶縁膜２８との間に、浮遊ゲート電極２７が設けられ、電荷蓄積膜２６が省略された構造でもよい。
【０１０１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０２】
１…半導体記憶装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…カラムデコーダ、１３…センスアンプ、１４…入出力回路、１５…コマンドレジスタ、１６…アドレスレジスタ、１７…シーケンサ、２０…基板、２１…絶縁層、２２…導電層、２３…層間絶縁層、２４…配線層、２５…ブロック絶縁膜、２６…電荷蓄積膜、２７…浮遊ゲート電極、２８…トンネル絶縁膜、２９…半導体膜、３０…カバー膜、３１…コア層、３２…絶縁層、３３…コンタクトプラグ、４０…犠牲層、４１…マスク層、４２…カバー膜、ＡＨ…開口部
【図１】
2020047819.tif 000003
【図２】
2020047819.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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