(57)【要約】      （修正有）【課題】再配線パッドを含む半導体装置を提供する。【解決手段】半導体装置はチップ領域１０及びチップ領域周辺のエッジ領域を含む半導体基板１００と、半導体基板上に配置された下部絶縁膜１１０と、チップ領域の下部絶縁膜上に配置されたチップパッド１２３ａと、下部絶縁膜と異なる絶縁物質を含み、下部絶縁膜上でチップパッドを覆う上部絶縁膜１３０と、チップ領域で上部絶縁膜を貫通してチップパッドと連結される再配線チップパッドと、を含む。上部絶縁膜はチップ領域で第１厚さＴａを有する第１部分と、第１部分から延長されてエッジ領域に配置され、第１厚さより小さい第２厚さＴｂを有する第２部分と、第１部分と離隔され、第２部分から延長された第３部分と、を含み、第３部分の厚さは第２部分から遠くなるほど、減少する。【選択図】図５Ｃ
2020047917.tif 000002
【特許請求の範囲】
【請求項１】
チップ領域及び前記チップ領域周辺のエッジ領域を含む半導体基板と、
前記半導体基板上に配置された下部絶縁膜と、
前記チップ領域の前記下部絶縁膜上に配置されたチップパッドと、
前記下部絶縁膜と異なる絶縁物質を含み、前記下部絶縁膜上で前記チップパッドを覆う上部絶縁膜と、
前記チップ領域で前記上部絶縁膜を貫通してチップパッドと連結される再配線チップパッドと、を含み、
前記上部絶縁膜は、
前記チップ領域で第１厚さを有する第１部分と、
前記第１部分から延長されて前記エッジ領域に配置され、前記第１厚さより小さい第２厚さを有する第２部分と、
前記第１部分と離隔され、前記第２部分から延長された第３部分と、を含み、前記第３部分の厚さは、前記第２部分から遠くなるほど、減少する半導体装置。
【請求項２】
前記上部絶縁膜は、前記第１部分と前記第２部分との間に第１傾斜面を有し、前記第２部分と前記第３部分との間に第２傾斜面を有し、
前記第１傾斜面の傾斜度は、前記第２傾斜面の傾斜度と異なる請求項１に記載の半導体装置。
【請求項３】
前記下部絶縁膜は、前記上部絶縁膜より低い誘電常数を有する誘電物質を含む請求項１又は２に記載の半導体装置。
【請求項４】
前記エッジ領域で、前記下部絶縁膜は、第１下部厚さを有する第１部分及び前記第１下部厚さより小さい第２下部厚さを有する第２部分を含む請求項１又は２に記載の半導体装置。
【請求項５】
前記エッジ領域の前記下部絶縁膜内に提供されたダム構造体をさらに含み、
前記ダム構造体は、前記上部絶縁膜の前記第２部分の下に配置される請求項１−４のうち何れか１項に記載の半導体装置。
【請求項６】
前記エッジ領域の前記半導体基板上に配置されたテスト構造体をさらに含み、
前記テスト構造体は、前記上部絶縁膜の前記第３部分と重畳される請求項１−４のうち何れか１項に記載の半導体装置。
【請求項７】
前記エッジ領域で前記下部絶縁膜上に配置されたダミー金属パターンをさらに含み、
前記上部絶縁膜は、前記エッジ領域で前記ダミー金属パターンの一部を露出させる請求項１−４のうち何れか１項に記載の半導体装置。
【請求項８】
前記ダミー金属パターンと重畳されるように前記下部絶縁膜内に提供されたダミー金属構造体をさらに含み、
前記ダミー金属構造体は、前記ダミー金属パターンと異なる金属物質を含む請求項７に記載の半導体装置。
【請求項９】
前記エッジ領域の前記下部絶縁膜上に配置された工程モニターリングパターンをさらに含み、
前記上部絶縁膜は、前記エッジ領域で前記第１厚さと実質的に同一な第４厚さを有し、前記工程モニターリングパターンを覆う第４部分をさらに含む請求項１−４のうち何れか１項に記載の半導体装置。
【請求項１０】
前記上部絶縁膜の前記第１部分を覆い、前記第２及び第３部分を露出させるパッシベーション層さらに含む請求項１−９のうち何れか１項に記載の半導体装置。
【請求項１１】
チップ領域及び前記チップ領域周辺のエッジ領域を含む半導体基板と、
前記半導体基板上に配置された下部絶縁膜と、
前記チップ領域の前記下部絶縁膜上に配置されたチップパッドと、
前記下部絶縁膜上に配置され、前記チップ領域で前記チップパッドを露出させる第１オープニング及び前記エッジ領域で前記下部絶縁膜の一部を露出させる第２オープニングを有する上部絶縁膜と、
前記第１オープニング内で前記チップパッドと連結される再配線チップパッドと、を含み、
前記第２オープニングの少なくとも一部は、丸味を帯びた側壁を有する半導体装置。
【請求項１２】
前記エッジ領域で、前記上部絶縁膜は、第１厚さを有する第１部分、前記チップ領域から遠くなるほど、減少する厚さを有する第２部分を含み、
前記チップ領域で前記上部絶縁膜は、前記第１厚さより大きい第２厚さを有する請求項１１に記載の半導体装置。
【請求項１３】
前記エッジ領域で、前記下部絶縁膜は、第１厚さを有する第１部分及び前記第１厚さより小さい第２厚さを有する第２部分を含む請求項１１又は１２に記載の半導体装置。
【請求項１４】
前記上部絶縁膜の前記第２オープニングは、前記下部絶縁膜の前記第２部分を露出させる請求項１３に記載の半導体装置。
【請求項１５】
前記上部絶縁膜は、順に積層された第１、第２、及び第３絶縁膜を含み、前記第２絶縁膜は、前記第１及び第３絶縁膜と異なる絶縁物質を含み、
前記エッジ領域で前記第３絶縁膜は、段差を有する請求項１１−１４のうち何れか１項に記載の半導体装置。
【請求項１６】
前記下部絶縁膜は、前記上部絶縁膜より低い誘電常数を有する誘電物質を含む請求項１１−１４のうち何れか１項に記載の半導体装置。
【請求項１７】
前記エッジ領域の前記半導体基板上に提供されたテスト構造体をさらに含み、
前記上部絶縁膜の前記第２オープニングは、前記テスト構造体とオーバーラップされる請求項１１−１４のうち何れか１項に記載の半導体装置。
【請求項１８】
前記エッジ領域で前記下部絶縁膜上に配置されるダミー金属パターンをさらに含み、
前記上部絶縁膜の前記第２オープニングは、前記ダミー金属パターンを露出させる請求項１１−１４のうち何れか１項に記載の半導体装置。
【請求項１９】
前記ダミー金属パターンは、前記チップパッドと同一なレベルに位置する請求項１８に記載の半導体装置。
【請求項２０】
前記エッジ領域の前記半導体基板上に配置されたテスト構造体と、
前記エッジ領域の前記下部絶縁膜上に配置され、前記テスト構造体と連結される再配線テストパッドと、をさらに含み、
前記第２オープニングは、前記再配線テストパッドの一部を露出させる請求項１１−１４のうち何れか１項に記載の半導体装置。
【請求項２１】
前記チップ領域の前記上部絶縁膜上に配置されて、前記再配線チップパッドの一部及び前記上部絶縁膜の前記丸味を帯びた側壁を露出させるパッシベーション層をさらに含む請求項１１−１４のうち何れか１項に記載の半導体装置。
【請求項２２】
前記エッジ領域の一部に提供される工程モニターリング構造体をさらに含み、
前記上部絶縁膜は、前記エッジ領域に延長されて前記工程モニターリング構造体を覆う請求項１１−１４のうち何れか１項に記載の半導体装置。
【請求項２３】
チップ領域及び前記チップ領域周辺のエッジ領域を含む半導体基板と、
前記半導体基板上に配置された下部絶縁膜と、
前記チップ領域の前記下部絶縁膜上に配置されたチップパッドと、
前記下部絶縁膜と異なる絶縁物質を含み、前記下部絶縁膜上で前記チップパッドを覆う上部絶縁膜と、
前記チップ領域で前記上部絶縁膜を貫通してチップパッドと連結される再配線チップパッドと、を含み、
前記上部絶縁膜は、
前記エッジ領域の一部で第１厚さを有する第１部分と、
前記エッジ領域の他の一部で前記第１厚さより小さい第２厚さを有する第２部分と、を含む半導体装置。
【請求項２４】
前記エッジ領域の半導体基板上に配置された工程モニターリング構造体をさらに含み、
前記上部絶縁膜の第１部分は、前記工程モニターリング構造体を覆う請求項２３に記載の半導体装置。
【請求項２５】
前記上部絶縁膜は、前記エッジ領域で丸味を帯びた側壁を有する請求項２３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、より詳細には再配線パッドを含む半導体装置に係る。
【背景技術】
【０００２】
半導体パッケージは膨大なデータを格納し、格納された膨大なデータを短い時間内に処理することが可能である半導体チップを含む。半導体チップはデータを格納及び／又は処理するための内部集積回路及び外部から内部集積回路にデータを入力又は内部集積回路から外部へデータを出力するためのチップパッドを含む。
【０００３】
電子産業の発展につれて半導体素子の高速化に対する要求も段々増加されている。このような半導体素子の高集積化及び／又は高速化に対する要求を充足させるために多様な研究が遂行されている。その１つとして、半導体チップの一部は、半導体チップの指定された位置に配置されたパッドの位置を変更するために、チップパッドと連結される再配線層を含む。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第８５１３８０８号明細書
【特許文献２】米国特許第９９１７０１１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明が解決しようとする課題は再配線パッドを含む半導体装置を提供することにある。
【０００６】
本発明が解決しようとする課題は以上のように言及された課題に制限されなく、言及されない他の課題は下の記載から当業者に明確に理解されるべきである。
【課題を解決するための手段】
【０００７】
前記解決しようとする課題を達成するために本発明の実施形態に係る半導体装置は、チップ領域及び前記チップ領域周辺のエッジ領域を含む半導体基板と、前記半導体基板上に配置された下部絶縁膜と、前記チップ領域の前記下部絶縁膜上に配置されたチップパッドと、前記下部絶縁膜と異なる絶縁物質を含み、前記下部絶縁膜上で前記チップパッドを覆う上部絶縁膜と、前記チップ領域で前記上部絶縁膜を貫通してチップパッドと連結される再配線チップパッドと、を含み、前記上部絶縁膜は前記チップ領域で第１厚さを有する第１部分と、前記第１部分から延長されて前記エッジ領域に配置され、前記第１厚さより小さい第２厚さを有する第２部分と、前記第１部分と離隔され前記第２部分から延長された第３部分と、を含み、前記第３部分の厚さは前記第２部分から遠くなるほど、減少することができる。
【０００８】
前記解決しようとする課題を達成するために本発明の実施形態に係る半導体装置は、チップ領域及び前記チップ領域周辺のエッジ領域を含む半導体基板と、前記半導体基板上に配置された下部絶縁膜と、前記チップ領域の前記下部絶縁膜上に配置されたチップパッドと、前記下部絶縁膜上に配置され、前記チップ領域で前記チップパッドを露出させる第１オープニング及び前記エッジ領域で前記下部絶縁膜の一部を露出させる第２オープニングを有する上部絶縁膜と、前記第１オープニング内で前記チップパッドと連結される再配線チップパッドと、を含み、前記第２オープニングの少なくとも一部は丸味を帯びた側壁を有することができる。
【０００９】
その他の実施形態の具体的な事項は詳細な説明及び図面に含まれている。
【発明の効果】
【００１０】
本発明の実施形態によれば、スクライブライン領域で膜質特性差異を有する下部及び上部絶縁膜の一部を蝕刻（又はエッチング）することによって、半導体基板に対するカッティング工程の時に半導体基板が完全にカッティングされないか、下部及び上部絶縁膜が剥離される（ｐｅｅｌｉｎｇ）か、或いはチップ領域に向かってクラック（ｃｒａｃｋ）が発生することを防止することができる。したがって、半導体チップの信頼性及び収率が向上されることができる。
【００１１】
これに加えて、スクライブライン領域で丸味を帯びた側壁を有する第２オープニングを形成した後に再配線チップパッドを形成することによって、スクライブライン領域で再配線層の金属物質が残留することを防止することができる。したがって、個別的に分離された半導体チップをパッケージングする時、不良が発生することを減少させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る半導体装置が集積された基板を示す図面である。
【図２】図１のＡ部分を拡大した図面である。
【図３】図２に図示されたテスト素子グループの概略的な平面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す順序図である。
【図５Ａ】本発明の実施形態に係る半導体装置の製造方法を示す断面図であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【図５Ｂ】本発明の実施形態に係る半導体装置の製造方法を示す断面図であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【図５Ｃ】本発明の実施形態に係る半導体装置の製造方法を示す断面図であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【図５Ｄ】本発明の実施形態に係る半導体装置の製造方法を示す断面図であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【図５Ｅ】本発明の実施形態に係る半導体装置の製造方法を示す断面図であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【図５Ｆ】本発明の実施形態に係る半導体装置の製造方法を示す断面図であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【図５Ｇ】本発明の実施形態に係る半導体装置の製造方法を示す断面図であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【図５Ｈ】本発明の実施形態に係る半導体装置の製造方法を示す断面図であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【図５Ｉ】本発明の実施形態に係る半導体装置の製造方法を示す断面図であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【図５Ｊ】図５Ｉで半導体装置のエッジ領域の一部を拡大した図面である。
【図６】本発明の実施形態に係る半導体装置の一部分を示す断面図であって、図２のＩＩ−ＩＩ’線に沿って切断した断面を示す。
【図７】本発明の多様な実施形態に係る半導体装置の一部分を示す断面図である。
【図８】本発明の多様な実施形態に係る半導体装置の一部分を示す断面図である。
【図９】本発明の多様な実施形態に係る半導体装置の一部分を示す断面図である。
【図１０Ａ】本発明の実施形態に係る半導体装置の断面図であって、半導体チップを分離する前を示す。
【図１０Ｂ】本発明の実施形態に係る半導体装置の断面図であって、半導体チップを分離する後を示す。
【図１１】本発明の多様な実施形態に係る半導体装置の一部分を示す断面図である。
【図１２】本発明の多様な実施形態に係る半導体装置の一部分を拡大した平面図である。
【図１３Ａ】本発明の実施形態に係る半導体装置の断面図であって、図１２のＩＩＩ−ＩＩＩ’線に沿って切断した断面を示し、半導体チップを分離する前を示す。
【図１３Ｂ】本発明の実施形態に係る半導体装置の断面図であって、図１２のＩＩＩ−ＩＩＩ’線に沿って切断した断面を示し、半導体チップを分離する後を示す。
【図１４】本発明の実施形態に係る半導体装置の一部分を示す断面図であって、図１２のＩＶ−ＩＶ’線に沿って切断した断面を示す。
【図１５】本発明の実施形態に係る半導体装置の一部分を示す断面図であって、図１２のＶ−Ｖ’線に沿って切断した断面を示す。
【図１６】本発明の多様な実施形態に係る半導体装置の一部分を拡大した平面図である。
【図１７Ａ】本発明の実施形態に係る半導体装置の断面図であって、図１６のＶＩ−ＶＩ’線に沿って切断した断面を示し、半導体チップを分離する前を示す。
【図１７Ｂ】本発明の実施形態に係る半導体装置の断面図であって、図１６のＶＩ−ＶＩ’線に沿って切断した断面を示し、半導体チップを分離する後を示す。
【図１８Ａ】本発明の多様な実施形態に係る半導体装置の製造方法を説明するための断面図であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【図１８Ｂ】本発明の多様な実施形態に係る半導体装置の製造方法を説明するための断面図であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【図１８Ｃ】本発明の多様な実施形態に係る半導体装置の製造方法を説明するための断面図であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【図１８Ｄ】本発明の多様な実施形態に係る半導体装置の製造方法を説明するための断面図であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【図１９Ａ】本発明の実施形態に係る半導体装置で個別的に分離された半導体チップの平面図を示す。
【図１９Ｂ】本発明の実施形態に係る半導体チップを含む半導体パッケージの断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施形態に係る半導体装置及びその製造方法に対して説明する。
【００１４】
図１は本発明の実施形態に係る半導体装置が集積された半導体基板を示す図面である。図２は図１のＡ部分を拡大した図面である。
【００１５】
図１及び図２を参照すれば、半導体基板１００は半導体集積回路が形成されるチップ領域１０及びチップ領域１０の間のスクライブライン（ｓｃｒｉｂｅ  ｌｉｎｅ）領域２０を含む。
【００１６】
基板１００は半導体特性を有する物質（例えば、シリコンウエハー）、絶縁性物質（例えば、ガラス）、絶縁性物質によって覆われた半導体又は導電体の中の１つである。例えば、半導体基板１００は第１導電形を有するシリコンウエハーである。
【００１７】
チップ領域１０は第１方向Ｄ１及び第１方向Ｄ１と垂直である第２方向Ｄ２に沿って２次元的に配列される。各々のチップ領域１０はスクライブライン領域２０によって囲まれる。
【００１８】
スクライブライン領域２０は第１方向Ｄ１に延長される複数の第１スクライブライン領域及び第１スクライブライン領域と交差し、第２方向Ｄ２に延長される複数の第２スクライブライン領域を含む。スクライブライン領域２０はソーイング又はダイシングマシン（ｓａｗｉｎｇ  ｏｒ  ｃｕｔｔｉｎｇ  ｍａｃｈｉｎｅ）によって切断されるカッティング領域２１（ｃｕｔｔｉｎｇ  ｒｅｇｉｏｎ）と、カッティング領域２１とチップ領域１０との間のエッジ領域２３を含む。エッジ領域２３はチップ領域１０を各々囲む。
【００１９】
半導体基板１００のチップ領域１０にＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＮＡＮＤフラッシュメモリ（Ｆｌａｓｈ  Ｍｅｍｏｒｙ）、及びＲＲＡＭ（登録商標（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））等のような半導体メモリ素子が提供される。これとは異なり、チップ領域１０にＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）素子、光電子（ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ）素子、ＣＰＵ、又はＤＳＰ等のプロセッサが提供されてもよい。その他の例として、半導体基板１００のチップ領域１０に論理和ゲート又は論理積ゲート等のような半導体素子を含む標準セルが形成されることができる。これに加えて、半導体集積回路にデータ又は信号を入出力するためのチップパッド１２３ａ及び再配線チップパッド１４１ａが半導体基板１００のチップ領域１０に配置される。チップパッド１２３ａはチップ領域１０の各々の縁に配置されるか、或いは中心に配置され、再配線チップパッド１４１ａはチップパッド１２３ａと異なる位置に配置される。
【００２０】
半導体基板１００のスクライブライン領域２０にテスト素子グループ３０、及び工程モニターリング構造体４０が配置される。
【００２１】
テスト素子グループ３０は、チップ領域１０に形成された半導体集積回路の電気的特性を評価するために半導体集積回路と実質的に同一な構造を有するテスト素子グループ（ＴＥＧ）を含む。テスト素子グループ３０は、例えばＮＭＯＳ  ＦＥＴ、ＰＭＯＳ  ＦＥＴ、又は抵抗（ｒｅｓｉｓｔｏｒ）等を含むことができる。
【００２２】
工程モニターリング構造体４０は、多様な半導体素子製造工程を遂行する時、整列基準として使用される多様な形態の整列パターン、上下部パターンの間の重畳状態を確認するためのオーバーレイ（ｏｖｅｒｌａｙ）パターン、及びパターンの厚さ及び線幅を測定する測定用パターンのように半導体素子製造工程をモニターリングするための工程モニターリングパターンである。工程モニターリング構造体４０は位置に応じて多様な形態の工程モニターリングパターンを含むことができる。
【００２３】
実施形態によれば、スクライブライン領域２０の絶縁膜の一部にオープニングＯＰが提供される。オープニングＯＰは、平面視でテスト素子グループ３０と重畳され、工程モニターリング構造体４０と重畳されない。
【００２４】
図３は図２に図示されたテスト素子グループの概略的な平面図である。
【００２５】
図３を参照すれば、各々のテスト素子グループ３０は複数のテスト構造体１０１Ｔ及び複数のテストパッド１４３を含む。テストパッド１４３は導電ラインを通じてテスト構造体１０１Ｔに連結される。テスト構造体１０１Ｔはチップ領域１０に形成される半導体集積回路と実質的に同一な構造を有するテスト素子を含む。テスト構造体１０１Ｔは、例えばＮＭＯＳ  ＦＥＴ、ＰＭＯＳ  ＦＥＴ、又は抵抗（ｒｅｓｉｓｔｏｒ）等を含むことができる。
【００２６】
図４は本発明の実施形態に係る半導体装置の製造方法を示す順序図である。
【００２７】
図４を参照すれば、先に図１及び図２を参照して説明したように、複数のチップ領域及びスクライブライン領域を含む半導体基板を準備する（Ｓ１０）。
【００２８】
半導体基板上に多様な半導体素子の製造工程を遂行して半導体集積回路、工程モニターリング構造体、及びテスト素子グループが形成される（Ｓ２０）。実施形態で、工程モニターリング構造体は半導体素子製造工程の基準として提供するために形成されるので、工程モニターリング構造体が先に形成された後に半導体集積回路及びテスト素子グループが形成されることができる。即ち、スクライブライン領域でテスト素子グループは工程モニターリング構造体が形成された後、残りの空間に形成される。
【００２９】
半導体集積回路及びテスト素子グループを形成した後、テスト素子グループに対するテスト工程が遂行される（Ｓ３０）。テスト工程の時に、テストパッドを通じてテスト素子グループに電気信号が提供され、テスト素子グループを通じて半導体集積回路の電気的特性を評価することができる。
【００３０】
テスト工程を遂行した後、スクライブライン領域のカッティング領域に沿ってソーイング（ｓａｗｉｎｇ）又はダイシング（ｄｉｃｉｎｇ）工程が遂行される。したがって、半導体集積回路が形成された半導体基板のチップ領域が個別的に分離される（Ｓ４０）。
【００３１】
続いて、個別的に分離された半導体チップの各々に対するパッケージング工程が遂行される（Ｓ５０）。パッケージング工程は半導体チップをモールディングすること及び半導体チップ外部接続端子（例えば、バンプ）を形成することを含む。
【００３２】
図５Ａ乃至図５Ｉは本発明の実施形態に係る半導体装置の製造方法を示す断面図であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。図５Ｊは図５Ｉで半導体装置のエッジ領域の一部を拡大した図面である。図６は本発明の実施形態に係る半導体装置の一部分を示す断面図であって、図２のＩＩ−ＩＩ’線に沿って切断した断面を示す。
【００３３】
図２及び図５Ａを参照すれば、半導体基板１００は複数のチップ領域１０及びスクライブライン領域２０を含み、スクライブライン領域２０は中心部分にカッティング領域２１及びカッティング領域２１とチップ領域１０との間のエッジ領域２３を含む。スクライブライン領域２０は第１方向Ｄ１又は第２方向Ｄ２に延長される。
【００３４】
半導体集積回路１０１がチップ領域１０の半導体基板１００上に形成される。半導体集積回路１０１はスイッチング素子及びデータ格納要素を含むメモリセルアレイとＭＯＳ  ＦＥＴ、キャパシター、及び抵抗を含むロジック素子を含む。半導体集積回路１０１は層間絶縁膜１０３によってカバーされ、層間絶縁膜１０３は半導体基板１００の全体を覆う。層間絶縁膜１０３はシリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜を含む。層間絶縁膜１０３は半導体集積回路１０１と連結される下部配線１０５ａを含む。層間絶縁膜１０３はスクライブライン領域２０でダミー下部配線１０５ｂを含む。下部配線１０５ａ及びダミー下部配線１０５ｂはＷ、Ｔｉ、Ｔａ、ＴｉＮ、ＷＮ、及びＴａＮのような金属物質を含む。
【００３５】
下部絶縁膜１１０が層間絶縁膜１０３上で半導体基板１００の全体を覆うように形成され、積層された複数の絶縁膜を含む。実施形態によれば、下部絶縁膜１１０はシリコン酸化膜より誘電常数が低い低誘電物質で形成される。下部絶縁膜１１０は約１．０乃至３．０の誘電常数を有し、有機、無機、及び有機−無機ハイブリッド物質の中で少なくとも１つを含む。他の例として、下部絶縁膜１１０は多孔性（ｐｏｒｏｕｓ）又は非多孔性であってもよい。下部絶縁膜１１０は、例えば不純物がドープされたシリコン酸化膜系物質又は低誘電率（Ｌｏｗ−ｋ）を有する有機ポリマーで形成される。不純物がドープされたシリコン酸化膜系列物質は、例えば弗素がドーピングされた酸化膜（ｆｌｕｏｒｉｎｅ−ｄｏｐｅｄ  ｏｘｉｄｅ又はＦＳＧ）、炭素がドーピングされた酸化膜、シリコン酸化膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ；ＳｉＯ：Ｈ）、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ；ＳｉＯ：ＣＨ３）又はａ−ＳｉＯＣ（ＳｉＯＣ：Ｈ）等である。低誘電率を有する有機ポリマーは、例えばポリアリルエーテル系樹脂、環状弗素樹脂、シロキサン共重合体、ブッ化ポリアリルエーテル系樹脂、ポリペンタフルオロスチレン（ｐｏｌｙｐｅｎｔａｆｌｕｏｒｏｓｔｙｌｅｎｅ）、ポリテトラフルオロスチレン系樹脂、ブッ化ポリイミド樹脂、ブッ化ポリナフタレン（ｐｏｌｙｎａｐｈｔｈａｌｅｎｅ  ｆｌｕｒｉｄｅ）、又はポリサイド（ｐｏｌｙｃｉｄｅ）樹脂等である。これに加えて、下部絶縁膜１１０は垂直に積層された絶縁膜の間に各々バリアー膜（図示せず）が形成されることができ、バリアー膜はＳｉＮ、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ膜、ＳｉＯＣＨ膜、ＳｉＯＣ膜、及びＳｉＯＦ膜のような絶縁物質を含むことができる。
【００３６】
内部配線構造体１２１ａ、１２２ａがチップ領域１０の下部絶縁膜１１０内に形成される。内部配線構造体１２１ａ、１２２ａは半導体集積回路１０１と電気的に連結される。内部配線構造体１２１ａ、１２２ａは金属配線１２１ａ及び下部絶縁膜１１０を貫通して互いに異なるレベルの金属配線１２１ａを連結する金属ビア１２２ａを含む。金属配線１２１ａ及び金属ビア１２２ａは第１金属物質を含むことができ、例えばＷ、Ａｌ、Ｔｉ、Ｔａ、Ｃｏ、及びＣｕの中から選択されることができる。一例として、金属配線１２１ａ及び金属ビア１２２ａは銅（Ｃｕ）である。金属配線１２１ａ及び金属ビア１２２ａはバリアー金属膜としてＴｉＮ、ＷＮ、ＴａＮ、又はＴａＳｉＮのような金属窒化物を含む。
【００３７】
チップパッド１２３ａが最上層の下部絶縁膜１１０上に配置され、チップパッド１２３ａは内部配線構造体１２１ａ、１２２ａを通じて半導体集積回路１０１と電気的に連結される。チップパッド１２３ａはデータ信号を送受信するデータパッド、コマンド／アドレス信号を送受信するコマンド／アドレスパッド、接地又は電源電圧が印加される電源パッド、又は半導体集積回路１０１をテストするためのテストパッドである。このような、チップパッド１２３ａは第１金属物質と異なる第２金属物質を含むことができ、例えばＷ、Ａｌ、Ｔｉ、Ｔａ、Ｃｏ、及びＣｕの中から選択されることができる。一例として、チップパッド１２３ａはアルミニウム（Ａｌ）を含むことができる。チップパッド１２３ａはバリアー金属膜としてＴｉＮ、ＷＮ、ＴａＮ、又はＴａＳｉＮのような金属窒化物を含むことができる。
【００３８】
エッジ領域２３の半導体基板１００上にダム（ｄａｍ）構造体１２０が形成される。ダム構造体１２０は、平面視で各々のチップ領域１０を囲むように形成される。ダム構造体１２０は、平面視でリング形状又は閉曲線形状を有する。ダム構造体１２０はチップ領域１０の内部配線構造体１２１ａ、１２２ａと共に形成され、下部絶縁膜１１０を貫通する金属ビア及び金属ビア上の金属配線を含む。
【００３９】
実施形態によれば、スクライブライン領域２０の一部で図２及び図６に図示されたように、工程モニターリング構造体４０が形成される。工程モニターリング構造体４０はエッジ領域２３の下部絶縁膜１１０に提供される工程モニターリングパターンを含む。一例として、工程モニターリングパターンはチップパッド１２３ａを形成する時に共に形成されることができ、チップパッド１２３ａと同一なレベルに位置することができる。他の例として、工程モニターリングパターンはチップ領域１０の内部配線構造体１２１ａ、１２２ａを形成する時に共に形成されてもよい。
【００４０】
上部絶縁膜１３０が半導体基板１００の全面に形成され、最上層下部絶縁膜１１０上でチップパッド１２３ａ及びダム構造体１２０を覆う。実施形態で、上部絶縁膜１３０は下部絶縁膜１１０に比べて強度が大きい絶縁物質を含む。上部絶縁膜１３０は下部絶縁膜１１０より誘電常数が大きい絶縁物質を含む。上部絶縁膜１３０はシリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜を含む。上部絶縁膜１３０は、例えばシリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）、ＳｉＣＮ、高密度プラズマ（ＨＤＰ）酸化膜、ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）、Ｏ３−ＴＥＯＳ（Ｏ３−Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）、ＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）、ＴＯＳＺ（Ｔｏｎｅｎ  ＳｉｌａＺｅｎｅ）、又はこれらの組合により構成されてもよい。
【００４１】
実施形態によれば、上部絶縁膜１３０は複数の絶縁膜を含む。一例として、下部絶縁膜１１０上に順に積層された第１上部絶縁膜１３１、第２上部絶縁膜１３３、及び第３上部絶縁膜１３５を含む。ここで、第２上部絶縁膜１３３は第１及び第３上部絶縁膜１３１、１３５に対して蝕刻選択性を有する絶縁物質により構成され、第１及び第３上部絶縁膜１３１、１３５より薄い。第１及び第３上部絶縁膜１３１、１３５は互いに異なる絶縁物質で形成され、第３上部絶縁膜１３５が第１上部絶縁膜１３１より厚い。一例として、第１上部絶縁膜１３１は高密度プラズマ（ＨＤＰ）酸化膜であり、第２上部絶縁膜１３３はシリコン窒化膜であり、第３上部絶縁膜１３５はＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）膜である。
【００４２】
図２及び図５Ｂを参照すれば、チップパッド１２３ａに対応する開口部及びスクライブライン領域２０に対応するリセス部分を有する第１マスクパターンＭＰ１が上部絶縁膜１３０上に形成される。
【００４３】
第１マスクパターンＭＰ１を形成することは、フォトレジスト層を上部絶縁膜１３０上にコーティングすること、スキャタリングバー（ｓｃａｔｔｅｒｉｎｇ  ｂａｒ；ＳＢ）を有するレチクルＲを利用して露光工程を遂行すること、及びフォトレジスト層を現像することを含む。
【００４４】
フォトレジスト層に対する露光工程は電子ビーム（ｅｌｅｃｔｒｏｎ  ｂｅａｍ）又は光（ｌｉｇｈｔ）をレチクルＲを通じてフォトレジスト層に照射することによって遂行されることができる。露光工程で利用されるレチクルＲは半導体基板１００のスクライブライン領域２０に対応してスキャタリングバーＳＢを有する。レチクルＲに形成されたスキャタリングバーＳＢはラインアンドスペースパターン（ｌｉｎｅ  ａｎｄ  ｓｐａｃｅ  ｐａｔｔｅｒｎ）又はアイランドパターン（ｉｓｌａｎｄ  ｐａｔｔｅｒｎ）、又はこれらの組合で形成される。実施形態で、レチクルのスキャタリングバーＳＢは、平面視で四角リング形状を有する。
【００４５】
露光工程の時、スクライブライン領域２０でレチクルＲのスキャタリングバーＳＢを通じてフォトレジスト層に照射される光のエネルギーがチップ領域１０でレチクルＲの開口ＲＯを通じて照射される光のエネルギーに比べて小さい。
【００４６】
レチクルＲでスキャタリングバーＳＢの密度はエッジ領域２３に対応される部分でよりカッティング領域２１に対応する部分で高い。したがって、カッティング領域２１のフォトレジスト層に照射される光のエネルギーがエッジ領域２３のフォトレジスト層に照射される光のエネルギーに比べて大きい。
【００４７】
より詳細に、第１マスクパターンＭＰ１で第１露光領域Ｅ１はチップ露光領域Ｅ０に比べてエネルギー又は強さ（ｉｎｔｅｎｓｉｔｙ）が低い電子ビーム又は光で露光される領域である。第２露光領域Ｅ２は第１露光領域Ｅ１に比べてエネルギーが低い電子ビーム又は光で露光される領域である。第３露光領域Ｅ３は第２露光領域Ｅ２に比べてエネルギーが低い電子ビーム又は光で露光される領域である。第４露光領域Ｅ４は第３露光領域Ｅ３に比べてエネルギーが低い電子ビーム又は光で露光される領域である。
【００４８】
第１マスクパターンＭＰ１はエッジ領域２３でカッティング領域２１の中心に行くほど、厚さが減少する。第１露光領域Ｅ１で第１マスクパターンＭＰ１の厚さは非露光領域で厚さの約２５〜４０％である。第１マスクパターンＭＰ１は第１乃至第４露光領域Ｅ１、Ｅ２、Ｅ３、Ｅ４の間に各々段差が形成される。これに加えて、第１露光領域Ｅ１でスキャタリングバーＳＢの密度が連続的に変化することができ、これにしたがって、第１露光領域Ｅ１で第１マスクパターンＭＰ１は曲面（ｒｏｕｎｄｅｄ  ｓｕｒｆａｃｅ）を有する。スキャタリングバーＳＢの密度がチップ領域１０に隣接するほど、減少されることによって第３及び第４露光領域Ｅ３、Ｅ４で第１マスクパターンＭＰ１の上面にリセス領域が形成される。
【００４９】
図２及び図５Ｃを参照すれば、チップ領域１０の上部絶縁膜１３０に第１オープニングＯＰ１が形成され、スクライブライン領域２０の上部絶縁膜１３０に第２オープニングＯＰ２が形成される。第１オープニングＯＰ１はチップパッド１２３ａを各々露出させ、第２オープニングＯＰ２は下部絶縁膜１１０の一部を露出させる。
【００５０】
第１及び第２オープニングＯＰ１、ＯＰ２を形成することは、第１マスクパターンＭＰ１を蝕刻マスクとして利用して上部絶縁膜１３０の一部分を異方性蝕刻することを含む。第１及び第２オープニングＯＰ１、ＯＰ２を形成した後、第１マスクパターンＭＰ１は除去される。
【００５１】
第１オープニングＯＰ１は各チップ領域１０で実質的に同一なサイズ及び均一な間隔に形成される。第１オープニングＯＰ１は四角形、円形、又は多角形状を有することができる。第２オープニングＯＰ２は第１方向Ｄ１又は第２方向Ｄ２に延長されるライン形状を有する。
【００５２】
第１マスクパターン（図５ＢのＭＰ１）のリセス部を通じて蝕刻工程を遂行することによってスクライブライン領域２０で局所的に下部及び上部絶縁膜１１０、１３０の一部分が除去されて第２オープニングＯＰ２が形成される。
【００５３】
スクライブライン領域２０で下部及び上部絶縁膜１１０、１３０はエッジ領域２３からカッティング領域２１に行くほど、だんだん減少する厚さを有する。第２オープニングＯＰ２の少なくとも一部は丸味を帯びた内側壁ＲＳを有する。
【００５４】
第２オープニングＯＰ２に露出される上部絶縁膜１３０の厚さはチップ領域１０から遠くなるほど、減少する。同様に、第２オープニングＯＰ２に露出される下部絶縁膜１１０の厚さもまたチップ領域１０から遠くなるほど、減少する。
【００５５】
スクライブライン領域２０で下部絶縁膜１１０は第１下部厚さＴ１を有する第１部分と第１下部厚さＴ１より小さい第２下部厚さＴ２を有する第２部分を含む。ここで、第１部分の第１下部厚さＴ１はチップ領域１０で下部絶縁膜１１０の厚さと実質的に同一である。そして、第２部分は上部絶縁膜１３０の第２オープニングＯＰ２によって露出される。
【００５６】
より詳細に、図５Ｊを参照すれば、上部絶縁膜１３０はチップ領域１０で実質的に均一な第１厚さＴａを有する第１部分、第１部分からエッジ領域２３に延長され、第１厚さＴａより小さい第２厚さＴｂを有する第２部分、及び第１部分と離隔され、第２部分から延長され、第２厚さＴｂより小さい厚さを有する第３部分ＲＰを含む。ここで、第３部分ＲＰの厚さは第２部分から遠くなるほど、減少する。即ち、第３部分ＲＰは丸味を帯びた内側壁ＲＳを有する。一例として、上部絶縁膜１３０の第２部分はダム構造体１２０を覆う。上部絶縁膜１３０は第１部分と第２部分との間に第１傾斜面Ｓ１を有し、第２部分と第３部分との間に第２傾斜面を有する。ここで、第１傾斜面Ｓ１の傾斜度は第２傾斜面Ｓ２の傾斜度と異なる。言い換えれば、上部絶縁膜１３０は第１部分と第２部分との間に第１段差又は第１変曲点を有し、第２部分と第３部分との間に第２段差又は第２変曲点を有する。
【００５７】
これに加えて、上部絶縁膜１３０は図６に図示されたように、スクライブライン領域２０で第１厚さＴａと実質的に同一な厚さを有する第４部分を含み、第４部分は工程モニターリング構造体４０を覆う。
【００５８】
上部絶縁膜１３０に形成された第２オープニングＯＰ２は６に図示されたように、工程モニターリング構造体４０と離隔され、工程モニターリング構造体４０と隣接する側壁もまた丸くなる。
【００５９】
図２及び図５Ｄを参照すれば、再配線層１４０が第１及び第２オープニングＯＰ１、ＯＰ２が形成された上部絶縁膜１３０上に形成される。再配線層１４０を形成することは、第１及び第２オープニングＯＰ１、ＯＰ２を有する上部絶縁膜１３０をコンフォーマルに（又は均質に）覆う金属シード膜を形成すること及び金属シード膜上に金属膜を形成することを含む。金属シード膜及び金属膜は電解鍍金法、無電解鍍金法、スパッタリング法のような薄膜蒸着方法で形成されることができる。再配線層１４０は、例えば銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、は（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、錫（Ｓｎ）、鉛（Ｐｂ）、チタニウム（Ｔｉ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、インジウム（Ｉｎ）、亜鉛（Ｚｎ）及び炭素（Ｃ）に構成されたグループから選択された少なくとも１つの金属又は金属合金により構成されてもよい。一例として、再配線層１４０はアルミニウム（Ａｌ）を含むことができる。
【００６０】
再配線層１４０は第１及び第２オープニングＯＰ１、ＯＰ２の一部分を満たし、第１オープニングＯＰ１内でチップパッド１２３ａと接触する。
【００６１】
図２及び図５Ｅを参照すれば、再配線層１４０を形成した後、再配線層１４０上に第２マスクパターンＭＰ２が形成される。第２マスクパターンＭＰ２はチップ領域１０でチップパッド１２３ａの上部を覆う。スクライブライン領域２０で再配線層１４０は第２マスクパターンＭＰ２によって露出される。
【００６２】
続いて、第２マスクパターンＭＰ２を蝕刻マスクとして利用して再配線層１４０が蝕刻される。したがって、図２及び図５Ｆに図示されたように、チップ領域１０の第１オープニングＯＰ１内に再配線チップパッド１４１ａが形成される。再配線チップパッド１４１ａを形成する間に、スクライブライン領域２０で再配線層が除去されて第２オープニングＯＰ２の内壁が露出される。
【００６３】
第２オープニングＯＰ２は丸味を帯びた内壁ＲＳを有するので、再配線層１４０を蝕刻する工程で再配線層１４０はスクライブライン領域２０に残留せず、完全に蝕刻されることができる。
【００６４】
続いて、図５Ｆを参照すれば、再配線チップパッド１４１ａを形成した後、上部絶縁膜１３０上に再配線チップパッド１４１ａの一部及びスクライブライン領域を露出させるパッシベーション層１５３が形成される。パッシベーション層１５３を形成する前に、半導体基板１００の全面に均一な厚さに保護膜１５１が形成される。
【００６５】
保護膜１５１は、例えばシリコン窒化膜又はシリコン酸窒化物である。パッシベーション層１５３は、例えば感光性ポリイミド（ｐｈｏｔｏ  ｓｅｎｓｉｔｉｖｅ  ｐｏｌｙｉｍｉｄｅ、ＰＳＰＩ）のようなポリイミド系物質である。このようなパッシベーション層１５３はスピンコーティング（ｓｐｉｎ  ｃｏａｔｉｎｇ）工程によって保護膜１５１上に蒸着されることができ、別のフォトレジスト層の形成無しで、露光工程によって再配線チップパッド１４１ａ上の保護膜１５１の一部及びスクライブライン領域２０の保護膜１５１を露出させるパターニング工程が遂行されることができる。
【００６６】
続いて、図２及び図５Ｇを参照すれば、パッシベーション層１５３に露出された保護膜１５１を蝕刻して再配線チップパッド１４１ａを露出させる。また、スクライブライン領域２０で第２オープニングＯＰ２の内壁で保護膜１５１が除去される。したがって、スクライブライン領域２０で下部絶縁膜１１０の一部が露出される。
【００６７】
再配線チップパッド１４１ａを露出された後、先に図４を参照して説明したように、テスト工程が遂行される。テスト工程を遂行した後、スクライブライン領域２０に沿って半導体基板１００をカッティングするカッティング工程が遂行される。
【００６８】
詳細に、図２及び図５Ｈを参照すれば、レーザー（ｌａｓｅｒ）が半導体基板１００の後面にスクライブライン領域２０のカッティング領域２１に照射される。したがって、レーザーが照射されたレーザースポット（ｓｐｏｔ）領域ＳＰで半導体基板１００の一部の物理的特性を変化させることができる。一例として、レーザーが照射されたレーザースポット（ｓｐｏｔ）領域で半導体基板１００の物理的強度が弱化される。
【００６９】
続いて、図２及び図５Ｉを参照すれば、半導体基板１００を薄膜テープ（図示せず）上に位置させた後、薄膜テープを水平に引き延ばすように力を提供することによって、半導体基板１００がスクライブライン領域２０のカッティング領域２１に沿ってカッティングされる。これは異なり、スクライブライン領域２０のカッティング領域２１に沿ってソーイング（ｓａｗｉｎｇ）工程を遂行してチップ領域１０を個別的に分離させることもできる。ここで、ソーイング工程はソーイングホィール（ｓａｗｉｎｇ  ｗｈｅｅｌ）又はレーザーが利用されることができる。
【００７０】
半導体基板１００に対するカッティング工程を遂行することによって、個別的に分離された半導体チップが形成される。半導体チップの各々はチップ領域１０及びチップ領域１０周辺のエッジ領域２３を有する。半導体基板１００に対するカッティング工程を遂行した後、エッジ領域２３で上部絶縁膜１３０は第１厚さを有する第１部分と第１厚さより小さい第２厚さを有する第２部分によって定義された段差部分を有する。さらに、下部絶縁膜１１０はエッジ領域２３で第１下部厚さＴ１を有する第１部分と１下部厚さＴ１より小さい第２下部厚さＴ２を有する第２部分を含む。カッティング工程の後、半導体基板１００及び下部絶縁膜１１０に切断面ＳＳが定義される。
【００７１】
実施形態によれば、半導体基板１００のチップ領域１０を個別的に分離する時、工程モニターリング構造体４０が配置される部分を除外し、下部絶縁膜１１０より強度が大きい上部絶縁膜１３０がカッティング領域２１に存在しなくてもよい。したがって、カッティング工程の時、下部絶縁膜１１０と上部絶縁膜１３０との間の特性差によって半導体基板１００が完全にカッティングされないか、或いは薄膜が剥離される現象（ｐｅｅｌｉｎｇ）は防止されることができる。言い換えれば、下部絶縁膜１１０と上部絶縁膜１３０との間の界面に沿って水平に剥離される現象は防止されることができる。また、カッティング領域２１での下部絶縁膜１１０の厚さがエッジ領域２３での下部絶縁膜１１０の厚さより薄いので、半導体基板１００に対するカッティング工程が容易である。
【００７２】
実施形態によれば、カッティング工程を遂行した後、エッジ領域２３で再配線層の金属物質が残留しないので、後続的に遂行される半導体チップに対するパッケージング工程で不良を減少させることができる。
【００７３】
以下、本発明の多様な実施形態に係る半導体装置に対して説明し、先に図４及び図５Ａ乃至図５Ｊを参照して説明された実施形態と同一な技術的特徴に対する説明は省略される。
【００７４】
図７、図８、及び図９は本発明の多様な実施形態に係る半導体装置の一部分を示す断面図である。
【００７５】
図７を参照すれば、先に図５Ｈ及び図５Ｊを参照して説明したように、半導体基板１００の後面にレーザーを照射した後、スクライブライン領域２０に沿って半導体基板１００がカッティングされる。この時、下部絶縁膜１１０が剥離される現象が発生することが懸念され、例えば、半導体装置の切断された側壁で下部絶縁膜１１０の一部分が横に（ｌａｔｅｒａｌｌｙ）突出される突出部分１１０Ｐが形成され得る。下部絶縁膜１１０の突出部分１１０Ｐは不均一な形状を有する。
【００７６】
図８を参照すれば、上部絶縁膜１３０は、先に図５Ｊを参照して説明したように、第１厚さＴａを有する第１部分、第２厚さＴｂを有する第２部分、及び第２部分から遠くなるほど、厚さが減少する第３部分を含む。第２部分は均一な第２厚さを有し、第１部分と第２部分との間に傾斜面Ｓ１を有する。第３部分は第２厚さから連続的に減少する厚さを有し、上部絶縁膜１３０は第２部分と第３部分との間に滑らかに丸味を帯びた内側壁ＲＳを有する。
【００７７】
図９を参照すれば、上部絶縁膜１３０はエッジ領域で、段差無しで連続的に厚さが減少することもあり得る。上部絶縁膜１３０の上面から下部絶縁膜１１０の上面に連続的に丸味を帯びた内側壁ＲＳを有する。
【００７８】
図１０Ａ及び図１０Ｂは本発明の実施形態に係る半導体装置の断面図であって、半導体チップを分離する前後を示す。図１１は本発明の多様な実施形態に係る半導体装置の一部分を示す断面図である。
【００７９】
図１０Ａを参照すれば、スクライブライン領域２０の下部絶縁膜１１０上にダミー金属パターン１２３ｂが配置される。ダミー金属パターン１２３ｂはチップ領域１０のチップパッド１２３ａと同時に形成されることができ、例えばアルミニウム（Ａｌ）を含むことができる。
【００８０】
スクライブライン領域２０の下部絶縁膜１１０内にダミー金属構造体１２０ｄが提供される。ダミー金属構造体１２０ｄは、平面視でダミー金属パターン１２３ｂと重畳される。
【００８１】
ダミー金属構造体１２０ｄは交互に積層されたダミー金属配線１２１ｂ及びダミー金属ビア１２２ｂを含む。ダミー金属ビア１２２ｂは互いに異なるレベルのダミー金属配線１２１ｂを連結する。ダミー金属構造体１２０ｄはチップ領域１０の内部配線構造体１２１ａ、１２２ａと同時に形成されることができ、例えば銅（Ｃｕ）を含むことができる。
【００８２】
先に説明したように、上部絶縁膜１３０はスクライブライン領域２０で第２オープニングＯＰ２を有し、第２オープニングＯＰ２はダミー金属パターン１２３ｂの一部を露出させる。
【００８３】
図１０Ｂを参照すれば、先に図５Ｈ及び図５Ｉを参照して説明したように、半導体基板１００の後面にレーザーを照射した後、スクライブライン領域２０に沿って半導体基板１００をカッティングすることによって、半導体基板１００が複数の半導体チップに分離される。この時、エッジ領域２３でダミー金属構造体１２０ｄの一部及びダミー金属パターン１２３ｂの一部が残留し得る。
【００８４】
半導体基板１００に対するカッティング工程を遂行した後、エッジ領域２３で上部絶縁膜１３０は第１部分と第２部分によって定義された段差部分を有する。
【００８５】
これに加えて、上部絶縁膜１３０の第２オープニングＯＰ２がダミー金属パターン１２３ｂの一部を露出させる場合、半導体基板１００に対するカッティング工程の後、図１１に図示されたように、ダミー金属パターン１２３ｂが不規則にカッティングされることが懸念される。したがって、エッジ領域２３に残留するダミー金属パターン１２３ｂは半導体装置の切断された切断面ＳＳより横に突出される突出部分１２３ｐが形成されることもあり得る。
【００８６】
図１２は本発明の多様な実施形態に係る半導体装置の一部分を拡大した平面図である。図１３Ａ及び図１３Ｂは本発明の実施形態に係る半導体装置の断面図であって、図１２のＩＩＩ−ＩＩＩ’線に沿って切断した断面を示し、半導体チップを分離する前後を示す。図１４及び図１５は本発明の実施形態に係る半導体装置の一部分を示す断面図であって、図１２のＩＶ−ＩＶ’線及びＶ−Ｖ’線に沿って切断した断面を示す。
【００８７】
図１２及び図１３Ａを参照すれば、半導体基板１００はチップ領域１０及びチップ領域１０の間のスクライブライン領域２０を含み、スクライブライン領域２０は先に説明したように、カッティング領域２１及びエッジ領域２３を含む。
【００８８】
チップ領域１０に半導体集積回路１０１を形成する時、スクライブライン領域２０の一部に複数のテスト素子グループ（図２の３０参照）が同時に形成されることができる。テスト素子グループ（図２の３０参照）は半導体集積回路１０１をテストするために多様なテスト構造体１０１Ｔを含む。
【００８９】
具体的に、テスト構造体１０１Ｔはカッティング領域２１で第２方向Ｄ２に沿って互いに離隔されて提供される。テスト構造体１０１Ｔはチップ領域１０の半導体集積回路１０１と同時に形成される。テスト構造体１０１Ｔは半導体集積回路１０１と実質的に同一な構造を含むテスト回路を含む。
【００９０】
下部絶縁膜１１０が半導体集積回路１０１及びテスト構造体１０１Ｔが提供された半導体基板１００の全面に形成される。
【００９１】
先に説明したように、スクライブライン領域２０の上部絶縁膜１３０に下部絶縁膜１１０の一部を露出させる第２オープニングＯＰ２が形成され、第２オープニングＯＰ２は丸味を帯びた内側壁ＲＳを有し、平面視でテスト素子グループ３０と重畳される。第２オープニングＯＰ２に露出された下部絶縁膜１１０の一部分はチップ領域１０で下部絶縁膜１１０の第１下部厚さより小さい第２下部厚さを有する。
【００９２】
図１３Ｂを参照すれば、先に図５Ｈ及び図５Ｉを参照して説明したように、半導体基板１００の後面にレーザーを照射した後、スクライブライン領域２０に沿って半導体基板１００をカッティングすることによって、半導体基板１００が複数の半導体チップに分離される。この時、エッジ領域２３でテスト構造体１０１Ｔの一部が残留する。
【００９３】
図１２、図１４、及び図１５を参照すれば、テスト構造体１０１Ｔと連結される連結構造体１２０ｃがスクライブライン領域２０の下部絶縁膜１１０内に提供される。連結構造体１２０ｃは内部配線構造体１２１ａ、１２２ａと同一な金属物質を含む金属配線及び金属ビアを含む。連結構造体１２０ｃの最上層金属配線はテストパッドとして提供される。
【００９４】
エッジ領域２３で再配線テストパッド１４１ｂが上部絶縁膜１３０を貫通して連結構造体１２０ｃに接続される。再配線テストパッド１４１ｂは上部絶縁膜１３０の上面に延長される再配線ライン１４１ｃ及びチップ領域１０でパッシベーション層１５３によって露出されるパッド部分を含む。
【００９５】
上部絶縁膜１３０はスクライブライン領域２０で下部絶縁膜１１０の一部を露出させる第２オープニングＯＰ２を有する。第２オープニングＯＰ２は再配線テストパッド１４１ｂの一部分を露出させる。
【００９６】
一例として、再配線テストパッド１４１ｂの一部は上部絶縁膜１３０に第２オープニングＯＰ２を形成する間に蝕刻されることができる。即ち、再配線テストパッド１４１ｂは非対称的な構造を有する。さらに、図１５に図示されたように、再配線ライン１４１ｃの一部分が第２オープニングＯＰ２に露出されてもよい。
【００９７】
図１６は本発明の多様な実施形態に係る半導体装置の一部分を拡大した平面図である。図１７Ａ及び図１７Ｂは本発明の実施形態に係る半導体装置の断面図であって、図１６のＶＩ−ＶＩ’線に沿って切断した断面を示し、半導体チップを分離する前後を示す。
【００９８】
図１６及び図１７Ａを参照すれば、スクライブライン領域２０の一部に工程モニターリング構造体４０が提供される。
【００９９】
工程モニターリング構造体４０はスクライブライン領域２０の下部絶縁膜１１１０上に提供される工程モニターリングパターンを含む。一例として、工程モニターリングパターンはチップパッド１２３ａを形成する時に共に形成されることができ、チップパッド１２３ａと同一なレベルに位置することができる。他の例として、工程モニターリングパターンはチップ領域１０の内部配線構造体１２１ａ、１２２ａを形成する時に共に形成されてもよい。
【０１００】
上部絶縁膜１３０はスクライブライン領域２０で工程モニターリング構造体４０を覆い、均一な厚さを有する。工程モニターリング構造体４０上で上部絶縁膜１３０の厚さはチップ領域１０上で厚さと実質的に同一である。
【０１０１】
図１７Ｂを参照すれば、先に図５Ｈ及び図５Ｉを参照して説明したように、半導体基板１００の後面にレーザーを照射した後、スクライブライン領域２０に沿って半導体基板１００をカッティングすることによって、半導体基板１００が複数の半導体チップに分離される。この時、エッジ領域２３で工程モニターリング構造体の一部分４０Ｒが残留する。上部絶縁膜１３０はエッジ領域２３で均一な厚さに工程モニターリング構造体の一部分４０Ｒを覆う。
【０１０２】
図１８Ａ乃至図１８Ｄは本発明の多様な実施形態に係る半導体装置の製造方法を説明するための断面図であって、図２のＩ−Ｉ’線に沿って切断した断面を示す。
【０１０３】
図１８Ａを参照すれば、図２及び図５Ａを参照して説明したように、チップ領域１０の半導体基板１００上に半導体集積回路１０１が形成され、スクライブライン領域２０にテスト素子グループ及び工程モニターリング構造体が形成される。
【０１０４】
層間絶縁膜１０３上に下部絶縁膜１１０が積層され、下部絶縁膜１１０内に内部配線構造体１２１ａ、１２２ａ及びダム構造体１２０が形成される。これに加えて、スクライブライン領域２０の下部絶縁膜１１０内にダミー配線構造体が形成されてもよい。
【０１０５】
上部絶縁膜１３０が半導体基板１００の全面に形成され、最上層下部絶縁膜１１０上でチップパッド１２３ａを覆う。
【０１０６】
続いて、チップ領域１０の上部絶縁膜１３０に第１オープニングＯＰ１が形成される。第１オープニングＯＰ１は上部絶縁膜１３０上に第１マスクパターンＭＰａを形成した後、チップパッド１２３ａが露出されるように上部絶縁膜１３０を異方性蝕刻して形成される。第１オープニングＯＰ１を形成する時、第１マスクパターンＭＰａがスクライブライン領域２０を覆う。第１オープニングＯＰ１を形成した後、第１マスクパターンＭＰａは除去される。
【０１０７】
図１８Ｂを参照すれば、第１オープニングＯＰ１を有する上部絶縁膜１３０上に再配線層１４０が形成される。再配線層１４０は第１オープニングＯＰ１の一部分を満たし、第１オープニングＯＰ１内で再配線層１４０はチップパッド１２３ａと接触する。再配線層１４０は上部絶縁膜１３０上面で均一な厚さを有する。
【０１０８】
再配線層１４０を形成した後、再配線層１４０上に第２マスクパターンＭＰ２が形成される。第２マスクパターンＭＰ２はチップパッド１２３ａの上部を覆う。
【０１０９】
続いて、第２マスクパターンＭＰ２を蝕刻マスクとして利用して再配線層１４０をパターニングする。即ち、第２マスクパターンＭＰ２によって露出された再配線層１４０が蝕刻されて上部絶縁膜１３０が露出される。再配線層１４０をパターニングすることによって、図１８Ｃに図示されたように、チップ領域１０の第１オープニングＯＰ１内に再配線チップパッド１４１ａが形成される。チップ領域１０に再配線チップパッド１４１ａを形成する間に、スクライブライン領域２０で再配線層が完全に除去される。
【０１１０】
続いて、図１８Ｃを参照すれば、チップ領域１０の上部絶縁膜１３０上に再配線チップパッド１４１ａの一部とスクライブライン領域２０の上部絶縁膜１３０の一部を露出させるパッシベーション層１５３が形成される。パッシベーション層１５３を形成する前に、半導体基板１００の全面に均一な厚さに保護膜１５１が形成される。
【０１１１】
パッシベーション層１５３を全面にコーティングした後、別のフォトレジスト層の形成無しで、露光工程によって再配線チップパッド１４１ａ上の保護膜１５１の一部及びスクライブライン領域２０の保護膜１５１の一部を露出させるパターニング工程が遂行される。
【０１１２】
図１８Ｄを参照すれば、パッシベーション層１５３に露出された保護膜１５１を蝕刻して再配線チップパッド１４１ａを露出させる。これと同時にスクライブライン領域２０の上部絶縁膜１３０上面で保護膜１５１が除去される。したがって、スクライブライン領域２０で上部絶縁膜１３０の一部が露出される。
【０１１３】
続いて、パッシベーション層１５３上にチップ領域１０を覆い、スクライブライン領域２０の一部を露出させる第３マスクパターンＭＰｃが形成される。第３マスクパターンＭＰｃは再配線チップパッド１４１ａを覆い、エッジ領域２３でリセスされた上部絶縁膜１３０の一部を覆う。
【０１１４】
第３マスクパターンＭＰｃを蝕刻マスクとして利用して上部絶縁膜１３０及び下部絶縁膜１１０の一部分を異方性蝕刻することによってスクライブライン領域２０に第２オープニングＯＰ２が形成される。第２オープニングＯＰ２は実質的に均一な幅を有し、層間絶縁膜１０３を露出させる。
【０１１５】
第２オープニングＯＰ２を形成することによって、スクライブライン領域２０で局所的に下部絶縁膜１１０が除去される。第２オープニングＯＰ２を形成した後、第３マスクパターンＭＰ３は除去される。
【０１１６】
以後、図５Ｈ及び図５Ｉを参照して説明したように、カッティング領域２１に沿って半導体基板１００に対するカッティング工程が遂行される。カッティング工程の前に、スクライブライン領域２０で下部及び上部絶縁膜１１０、１３０が部分的に除去されているので、半導体基板１００に対するカッティング工程の時、半導体基板１００が完全にカッティングされないか、薄膜が剥離されるか、或いはチップ領域に向かってクラック（ｃｒａｃｋ）が発生することを防止することができる。さらに、スクライブライン領域２０で下部及び上部絶縁膜１１０、１３０を部分的に蝕刻する前に再配線層がスクライブライン領域２０で全て除去されるので、カッティング工程の後にエッジ領域２３に再配線層の金属物質が残留することは防止されることができる。
【０１１７】
図１９Ａは本発明の実施形態に係る半導体装置で個別的に分離された半導体チップの平面図を示す。図１９Ｂは本発明の実施形態に係る半導体チップを含む半導体パッケージの断面図である。
【０１１８】
図１９Ａを参照すれば、個別的に分離された半導体チップ２００はチップ領域１０及びチップ領域１０の周辺のエッジ領域２３を含む。エッジ領域２３の一部で残余テスト構造体３０Ｒ及び残余工程モニターリング構造体４０Ｒが残留する。先に説明された上部絶縁膜の第２オープニングの一部がエッジ領域２３に残留する。即ち、半導体チップ２００のエッジ領域２３で上部絶縁膜は段差を有する。残余工程モニターリング構造体４０Ｒは先に説明したように、上部絶縁膜の第２オープニングと重畳されなくともよい。
【０１１９】
図１９Ｂを参照すれば、半導体パッケージ１０００は半導体装置２００、パッケージ基板５００、外部接続端子５５０、及びモールディング膜５７０を含む。実施形態によれば、先に説明された製造方法によって形成された半導体チップ２００がパッケージ基板５００上に実装されることができる。
【０１２０】
半導体装置２００は、先に説明したようにパッシベーション層１５３によって露出された再配線チップパッド１４１ａを含む。再配線チップパッド１４１はデータ信号を入出力するデータパッド、コマンド信号、及びアドレス信号を入出力するコマンド／アドレスパッド、及び接地及び電源電圧が印加される電源パッド及び接地パッドを含む。
【０１２１】
パッケージ基板５００は、例えば印刷回路基板、フレキシブル基板、又はテープ基板等である。パッケージ基板５００はその内部に内部配線が形成された軟性印刷回路基板（ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）、硬性印刷回路基板（ｒｉｇｉｄ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）、又はこれらの組合である。
【０１２２】
パッケージ基板５００は互いに対向する上面及び下面を有し、ボンディングパッド５１０、内部配線ＩＣＬ、及び外部接続パッド５２０を含む。ボンディングパッド５１０はパッケージ基板５００の上面に配列され、外部接続パッド５２０はパッケージ基板５００の下面に配列される。パッケージ基板５００の上面中心に半導体チップ２００が配置され、半導体チップ２００とパッケージ基板５００との間に接着層５１５が提供される。
【０１２３】
ボンディングパッド５１０はワイヤＷを通じて半導体装置２００の再配線チップパッド１４１ａと連結される。外部接続パッド５２０は内部配線ＩＣＬを通じてボンディングパッド５１０と連結される。
【０１２４】
モールディング膜５７０はパッケージ基板５００の上面で半導体チップ２００を覆う。モールディング膜５７０はエポキシモールディングコンパウンド（Ｅｐｏｘｙ  ｍｏｌｄｉｎｇ  ｃｏｍｐｏｕｎｄ）を含む。
【０１２５】
外部接続端子５５０はパッケージ基板５００の下面の外部接続パッド５２０に付着される。このような半導体パッケージ１０００は外部接続端子５５０を通じて外部電子装置と連結される。
【０１２６】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須的な特徴を変形することなく他の具体的な形態に実施できることは理解するべきである。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないものとして理解しなければならない。
【符号の説明】
【０１２７】
１０      チップ領域
２０      スクライブライン領域
２１      カッティング領域
２３      エッジ領域
４０      工程モニターリング構造体
１００    半導体基板
１０１    半導体集積回路
１０３    層間絶縁膜
１０５ａ  下部配線
１０５ｂ  ダミー下部配線
１１０    下部絶縁膜
１２０    ダム構造体
１２１ａ  金属配線
１２２ａ  金属ビア
１２３ａ  チップパッド
１３０    上部絶縁膜
１４０    再配線層
１４１ａ  再配線チップパッド
１５１    保護膜
１５３    パッシベーション層
【図１】
2020047917.tif 000003
【図２】
2020047917.tif 000004
【図３】
2020047917.tif 000005
【図４】
2020047917.tif 000006
【図５Ａ】
2020047917.tif 000007
【図５Ｂ】
2020047917.tif 000008
【図５Ｃ】
2020047917.tif 000009
【図５Ｄ】
2020047917.tif 000010
【図５Ｅ】
2020047917.tif 000011
【図５Ｆ】
2020047917.tif 000012
【図５Ｇ】
2020047917.tif 000013
【図５Ｈ】
2020047917.tif 000014
【図５Ｉ】
2020047917.tif 000015
【図５Ｊ】
2020047917.tif 000016
【図６】
2020047917.tif 000017
【図７】
2020047917.tif 000018
【図８】
2020047917.tif 000019
【図９】
2020047917.tif 000020
【図１０Ａ】
2020047917.tif 000021
【図１０Ｂ】
2020047917.tif 000022
【図１１】
2020047917.tif 000023
【図１２】
2020047917.tif 000024
【図１３Ａ】
2020047917.tif 000025
【図１３Ｂ】
2020047917.tif 000026
【図１４】
2020047917.tif 000027
【図１５】
2020047917.tif 000028
【図１６】
2020047917.tif 000029
【図１７Ａ】
2020047917.tif 000030
【図１７Ｂ】
2020047917.tif 000031
【図１８Ａ】
2020047917.tif 000032
【図１８Ｂ】
2020047917.tif 000033
【図１８Ｃ】
2020047917.tif 000034
【図１８Ｄ】
2020047917.tif 000035
【図１９Ａ】
2020047917.tif 000036
【図１９Ｂ】
2020047917.tif 000037