(57)【要約】【課題】一つの実施形態は、容量回路の回路面積を低減することに適した半導体装置を提供することを目的とする。【解決手段】一つの実施形態によれば、半導体装置において、第１の領域は、複数の第１の導電ラインと複数の第２の導電ラインと複数のメモリセルとを有する。第２の領域は、複数の第３の導電ラインと複数の第４の導電ラインと複数の第１のメモリラインとを有する。複数の第３の導電ラインは、第１の方向に延び、第２の方向に配列されている。複数の第４の導電ラインは、第１の方向に延び、第２の方向に配列されている。複数の第１のメモリラインは、第３の方向における第３の導電ラインと第４の導電ラインとの間にそれぞれ配置されている。複数の第１のメモリラインは、それぞれ、メモリセルと同じ材料を含む。【選択図】図４
2020047736.tif 000002
【特許請求の範囲】
【請求項１】
第１の領域及び第２の領域を備え、
前記第１の領域は、
第１の方向に延び、前記第１の方向に交差する第２の方向に配列された複数の第１の導電ラインと、
前記第２の方向に延び、前記第１の方向に配列された複数の第２の導電ラインと、
前記第１の方向及び前記第２の方向に交差する第３の方向における前記第１の導電ラインと前記第２の導電ラインとの間にそれぞれ配置された複数のメモリセルと、
を有し、
前記第２の領域は、
前記第１の方向に延び、前記第２の方向に配列された複数の第３の導電ラインと、
前記第１の方向に延び、前記第２の方向に配列された複数の第４の導電ラインと、
前記第３の方向における前記第３の導電ラインと前記第４の導電ラインとの間にそれぞれ配置され、前記メモリセルと同じ材料をそれぞれ含む複数の第１のメモリラインと、
を有する
半導体装置。
【請求項２】
前記第２の領域は、
前記複数の第３の導電ラインのうち偶数番目の前記第３の導電ラインを互いに接続する、あるいは、前記複数の第４の導電ラインのうち偶数番目の前記第４の導電ラインを互いに接続する第１の接続ラインと、
前記複数の第３の導電ラインのうち奇数番目の前記第３の導電ラインを互いに接続する、あるいは、前記複数の第４の導電ラインのうち奇数番目の前記第４の導電ラインを互いに接続する第２の接続ラインと、
をさらに有する
請求項１に記載の半導体装置。
【請求項３】
前記第１のメモリラインの抵抗率は、前記第１のメモリラインの周囲に配された絶縁膜の抵抗率より低い
請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の領域は、前記第３の導電ラインに電気的に接続可能である第１のノードと前記第４の導電ラインに電気的に接続可能である第２のノードとを有する書き込み回路をさらに有する
請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記書き込み回路は、第１の抵抗状態と前記第１の抵抗状態より抵抗率の低い第２の抵抗状態とに遷移可能である前記第１のメモリラインに前記第２の抵抗状態を書き込む
請求項４に記載の半導体装置。
【請求項６】
前記第２の領域は、
偶数番目の前記第３の導電ライン、偶数番目の前記第４の導電ライン、又は前記第１の接続ラインに電気的に接続する第１のノードと、奇数番目の前記第３の導電ライン、奇数番目の前記第４の導電ライン、又は前記第２の接続ラインに電気的に接続する第２のノードとを有するテスト回路をさらに有する
請求項２に記載の半導体装置。
【請求項７】
前記第２の領域は、
前記第１の方向に延び、前記第２の方向に配列された複数の第５の導電ラインと、
前記第３の方向における前記第４の導電ラインと前記第５の導電ラインとの間にそれぞれ配置され、前記メモリセルと同じ材料をそれぞれ含む複数の第２のメモリラインと、
をさらに備えた
請求項１に記載の半導体装置。
【請求項８】
前記第２の領域は、
前記複数の第３の導電ラインのうち偶数番目の前記第３の導電ラインを互いに接続する、あるいは、前記複数の第４の導電ラインのうち偶数番目の前記第４の導電ラインを互いに接続する、あるいは、前記複数の第５の導電ラインのうち偶数番目の前記第５の導電ラインを互いに接続する第１の接続ラインと、
前記複数の第３の導電ラインのうち奇数番目の前記第３の導電ラインを互いに接続する、あるいは、前記複数の第４の導電ラインのうち奇数番目の前記第４の導電ラインを互いに接続する、あるいは、前記複数の第５の導電ラインのうち奇数番目の前記第５の導電ラインを互いに接続する第２の接続ラインと、
をさらに有する
請求項７に記載の半導体装置。
【請求項９】
前記第２の領域は、
前記第１の方向に延び、前記第２の方向に配列された複数の第５の導電ラインと、
前記第１の方向に延び、前記第２の方向に配列された複数の第６の導電ラインと、
前記第３の方向における前記第５の導電ラインと前記第６の導電ラインとの間に配置された複数の第２のメモリラインと、
をさらに備えた
請求項１に記載の半導体装置。
【請求項１０】
前記第２の領域は、
前記複数の第３の導電ラインのうち偶数番目の前記第３の導電ラインを互いに接続する、あるいは、前記複数の第４の導電ラインのうち偶数番目の前記第４の導電ラインを互いに接続する第１の接続ラインと、
前記複数の第３の導電ラインのうち奇数番目の前記第３の導電ラインを互いに接続する、あるいは、前記複数の第４の導電ラインのうち奇数番目の前記第４の導電ラインを互いに接続する第２の接続ラインと、
前記複数の第５の導電ラインのうち奇数番目の前記第５の導電ラインを互いに接続する、あるいは、前記複数の第６の導電ラインのうち奇数番目の前記第６の導電ラインを互いに接続する第３の接続ラインと、
前記複数の第５の導電ラインのうち偶数番目の前記第５の導電ラインを互いに接続する、あるいは、前記複数の第６の導電ラインのうち偶数番目の前記第６の導電ラインを互いに接続する第４の接続ラインと、
前記第１の接続ラインと前記第３の接続ラインとを電気的に接続する第１の接続プラグと、
前記第２の接続ラインと前記第４の接続ラインとを電気的に接続する第２の接続プラグと、
をさらに有する
請求項９に記載の半導体装置。
【請求項１１】
前記第３の導電ラインと前記第１の導電ラインとは、第１の配線層に含まれ、
前記第４の導電ラインと前記第２の導電ラインとは、前記第１の配線層の上方に配される第２の配線層に含まれ、
前記第１のメモリラインと前記メモリセルとは、前記第１の配線層と前記第２の配線層との間に配されるメモリ層に含まれる
請求項１から１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記第１のメモリラインの線幅は、前記メモリセルの平面幅と均等であり
前記第１のメモリラインの配置間隔は、前記メモリセルの配置間隔より広い
請求項１から１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第１のメモリラインの線幅は、前記メモリセルの平面幅より細い
前記第１のメモリラインの配置ピッチは、前記メモリセルの配置ピッチと均等である
請求項１から１２のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置では、容量回路が搭載されることがある。このとき、容量回路の回路面積を抑制することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５７８３９６１号公報
【特許文献２】特許第５６６１１２７号公報
【特許文献３】米国特許第９１２３４１０号明細書
【特許文献４】特許第５８４６７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、容量回路の回路面積を低減することに適した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、第１の領域及び第２の領域を有する半導体装置が提供される。第１の領域は、複数の第１の導電ラインと複数の第２の導電ラインと複数のメモリセルとを有する。複数の第１の導電ラインは、第１の方向に延び、第２の方向に配列されている。第２の方向は、第１の方向に交差する方向である。複数の第２の導電ラインは、第２の方向に延び、第１の方向に配列されている。複数のメモリセルは、第３の方向における第１の導電ラインと第２の導電ラインとの間にそれぞれ配置されている。第３の方向は、第１の方向及び第２の方向に交差する方向である。第２の領域は、複数の第３の導電ラインと複数の第４の導電ラインと複数の第１のメモリラインとを有する。複数の第３の導電ラインは、第１の方向に延び、第２の方向に配列されている。複数の第４の導電ラインは、第１の方向に延び、第２の方向に配列されている。複数の第１のメモリラインは、第３の方向における第３の導電ラインと第４の導電ラインとの間にそれぞれ配置されている。複数の第１のメモリラインは、それぞれ、メモリセルと同じ材料を含む。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態にかかる半導体装置の構成を示すブロック図である。
【図２】図２は、第１の実施形態におけるメモリセルアレイ及び容量回路の構成を示す回路図である。
【図３】図３は、第１の実施形態におけるメモリセルアレイの構成を示す斜視図である。
【図４】図４は、第１の実施形態における容量回路の構成を示す斜視図である。
【図５】図５は、第１の実施形態におけるメモリセルアレイ及び容量回路の構成を示す断面図である。
【図６】図６は、第２の実施形態におけるメモリセルアレイ及び容量回路の構成を示す回路図である。
【図７】図７は、第２の実施形態におけるメモリセルアレイの構成を示す斜視図である。
【図８】図８は、第２の実施形態における容量回路の構成を示す斜視図である。
【図９】図９は、第２の実施形態におけるメモリセルアレイ及び容量回路の構成を示す断面図である。
【図１０】図１０は、第３の実施形態におけるメモリセルアレイ及び容量回路の構成を示す回路図である。
【図１１】図１１は、第３の実施形態におけるメモリセルアレイの構成を示す斜視図である。
【図１２】図１２は、第３の実施形態における容量回路の構成を示す斜視図である。
【図１３】図１３は、第３の実施形態におけるメモリセルアレイ及び容量回路の構成を示す断面図である。
【図１４】図１４は、第１の実施形態〜第３の実施形態の第１の変形例におけるメモリセルアレイ及び容量回路の構成を示す平面図である。
【図１５】図１５は、第１の実施形態〜第３の実施形態の第２の変形例におけるメモリセルアレイ及び容量回路の構成を示す平面図である。
【図１６】図１６は、第１の実施形態〜第３の実施形態の第３の変形例における容量回路に低抵抗状態を書き込むための構成を示す回路図である。
【図１７】図１７は、第１の実施形態〜第３の実施形態の第４の変形例における容量回路をテストするための構成を示す回路図である。
【図１８】図１８は、第１の実施形態〜第３の実施形態の第５の変形例における容量回路、容量使用回路、及びテスト回路を含む構成を示す回路図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
第１の実施形態にかかる半導体装置について説明する。半導体装置は、１以上の半導体チップで構成され得る。半導体装置には、容量回路が搭載されることがあり、例えば、電源におけるノイズを除去するためにデカップリングを行う容量回路が搭載される。容量回路は、ＭＯＭ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｍｅｔａｌ）構造の容量回路として構成され得る。ＭＯＭ構造は、配線を櫛状に並べた２組のパターンを互いに離間させながら櫛歯がかみ合うように配置させ容量を構成させる構造である。このとき、半導体装置のチップ面積を抑制することが望まれる。
【０００９】
一方、半導体装置には、クロスポイント型のメモリセルアレイが搭載され得る。クロスポイント型のメモリセルアレイでは、複数のビットライン及び複数のワードラインのそれぞれが微細線幅で且つファインピッチで配されている。そのため、複数のビットライン及び複数のワードラインを形成する微細加工プロセスを適用することで、単位面積当たりの容量の大きい容量回路を容易に構成でき、メモリセルアレイと容量回路とでプロセスを共通化できる。これにより、ＭＯＭ構造の容量回路を低コストで高密度化及び高容量化でき、要求される容量を有する容量回路の回路面積を低減できることが期待される。
【００１０】
しかし、クロスポイント型のメモリセルアレイでは、互いに交差するビットライン及びワードラインがメモリセルを介して導通され得る構造になっている。このため、クロスポイント型のメモリセルアレイの構造をそのまま適用してＭＯＭ構造の容量回路を実現することが困難である。
【００１１】
そこで、本実施形態では、半導体装置における容量回路をビットライン、メモリライン、ワードラインがそれぞれライン状に重なるように構成しつつＭＯＭ構造に従ってレイアウトすることで、容量回路の高密度化及び高容量化し容量回路の回路面積の低減を図る。
【００１２】
具体的には、容量回路を構成する際に、メモリセルアレイの構造をベースとして次のような構成の変更を行う。基板に垂直な方向から透視した場合にワードラインとビットラインとが互いに重なるようにレイアウト変更し、ワードラインとビットラインとの間に配されるメモリセルをワードライン及びビットラインに合うようにライン状に延ばしてメモリラインに形状変更する。そして、ワードライン、メモリライン、ビットラインが基板に垂直な方向に積層された板状の積層構造をＭＯＭ構造における電極の一部とする。すなわち、容量回路において、ワードライン、メモリライン、ビットラインの板状の積層構造を基板の表面に沿った方向に複数本配列させ、複数本のうち偶数番目の積層構造を互いに電気的に接続し第１の電極とするとともに、複数本のうち奇数番目の積層構造を互いに電気的に接続し第２の電極とする。これにより、第１の電極と第２の電極とで、ＭＯＭ構造（配線を櫛状に並べた２組のパターンを互いに離間させながら櫛歯がかみ合うように配置させる構造）の容量回路が実現可能である。
【００１３】
より具体的には、半導体装置１は、図１に示すように構成され得る。図１は、半導体装置１の構成を示すブロック図である。半導体装置１は、メモリセルアレイ領域２及び周辺領域３を有する。
【００１４】
メモリセルアレイ領域２には、メモリセルアレイ４が配される。メモリセルアレイ４は、クロスポイント型のメモリセルアレイであり、複数のビットライン及び複数のワードラインの構成する位置に複数のメモリセルが配されている。周辺領域３には、容量回路５、書き込み回路６、テスト回路７、電源回路８、及び制御回路９が配される。書き込み回路６は、容量回路５に対して書き込み動作を行う。テスト回路７は、容量回路５に対するテストを行う。電源回路８は、半導体装置１の各部に電源を供給する。制御回路９は、メモリセルアレイ４におけるメモリセルに対して書き込み動作及び／又は読み出し動作を行う。
【００１５】
なお、容量回路５は、例えば、電源回路８から半導体装置１の各部へ至る配線の途中に電気的に挿入されてもよく、電源回路８から半導体装置１の各部へ供給される電源におけるノイズを除去するためにデカップリングを行うことができる。あるいは、容量回路５は、例えば、制御回路９から半導体装置１の各部へ至る配線の途中に電気的に挿入されてもよく、制御回路９から半導体装置１の各部へ供給される制御信号におけるノイズを除去するためにデカップリングを行うことができる。
【００１６】
図１に示すメモリセルアレイ４は、例えば図２（ａ）に示すように構成され得る。図２（ａ）は、メモリセルアレイ４の構成を示す回路図である。以下では、基板の表面に垂直な方向をＺ方向とし、Ｚ方向に垂直な平面内で互いに直交する２方向をＸ方向及びＹ方向とする。メモリセルアレイ４は、複数のビットラインＢＬ−１〜ＢＬ−３、複数のメモリセルＭＣ（１，１）〜ＭＣ（３，３）、及び複数のワードラインＷＬ−１〜ＷＬ−３を有する。
【００１７】
図２（ａ）に一点鎖線で示す複数のビットラインＢＬ−１〜ＢＬ−３は、図２（ａ）に実線で示す複数のワードラインＷＬ−１〜ＷＬ−３に交差する。複数のビットラインＢＬ−１〜ＢＬ−３は、層間絶縁膜２１（図５（ａ）参照）を介して配列されている。各ビットラインＢＬは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成されている。図２（ａ）にはビットラインＢＬが３本配された場合が例示されているが、ビットラインＢＬの本数は図２（ａ）のものに限定されない。
【００１８】
複数のワードラインＷＬ−１〜ＷＬ−３は、複数のビットラインＢＬ−１〜ＢＬ−３に交差する。複数のワードラインＷＬ−１〜ＷＬ−３は、複数のビットラインＢＬ−１〜ＢＬ−３の上方で層間絶縁膜２１（図５（ａ）参照）を介して配列されている。各ワードラインＷＬは、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に延びるように形成されている。図２（ａ）にはワードラインＷＬが３本配された場合が例示されているが、ワードラインＷＬの本数は図２（ａ）のものに限定されない。
【００１９】
図２（ａ）に波線で示す複数のメモリセルＭＣ（１，１）〜ＭＣ（３，３）は、複数のビットラインＢＬ−１〜ＢＬ−３と複数のワードラインＷＬ−１〜ＷＬ−３との交差する位置に配置されている。複数のメモリセルＭＣ（１，１）〜ＭＣ（３，３）は、Ｘ方向及びＹ方向にて形成される面上にマトリクス状に配列されている。図２（ａ）にはメモリセルＭＣが３行×３列で配列された場合が例示されているが、メモリセルＭＣの配列は図２（ａ）のものに限定されない。
【００２０】
各メモリセルＭＣでは、図示しないが、可変抵抗素子Ｒとダイオード（整流素子）Ｄとが直列に接続されている。可変抵抗素子Ｒは、電気的に書き換え可能で抵抗値に基づいてデータを不揮発に記憶する。ダイオードＤは、選択セルへ電気的にアクセス（フォーミング／書き込み／消去／読出し）するために配置されているとともに、そのアクセスの際に回り込み電流（ｓｎｅａｋ  ｃｕｒｒｅｎｔ）を防止するために配置されている。
【００２１】
可変抵抗素子Ｒは、少なくとも２つの抵抗値の状態、例えば、低抵抗状態と高抵抗状態との２つの抵抗値の状態間で遷移する素子である。可変抵抗素子Ｒは、例えばダイオードＤが順方向となるようにメモリセルＭＣの両端にある一定のセット電圧が印加されると、高抵抗状態から低抵抗状態へ遷移する（書き込み、セット）。また、可変抵抗素子Ｒは、例えばダイオードＤが順方向となるようにメモリセルＭＣの両端にある一定のリセット電圧が印加されると、低抵抗状態から高抵抗状態へ遷移する（消去、リセット）。また、可変抵抗素子Ｒは絶縁材料で形成されているため、セット動作やリセット動作を行える状態、すなわち電気的に抵抗値を制御できる状態にするためにはフォーミングと呼ばれる工程が必要になる。フォーミングは、可変抵抗素子Ｒに所定の大きさと時間幅を持つ電圧パルスを印加することで行われる。
【００２２】
図２（ａ）に示す回路構成は、例えば、図３に示すように実装され得る。図３は、メモリセルアレイ４の実装構成を示す斜視図である。
【００２３】
メモリセルアレイ４は、下層から上層へと、第１導電層１１、メモリ層１２、第２導電層１３が順に積層されている。第１導電層１１は、複数のビットラインＢＬ−１〜ＢＬ−３を含む。メモリ層１２は、複数のメモリセルＭＣ（１，１）〜ＭＣ（３，３）を含む。第２導電層１３は、複数のワードラインＷＬ−１〜ＷＬ−３を含む。各ビットラインＢＬがＸ方向に延び、各ワードラインＷＬがＹ方向に延び、各メモリセルＭＣがＺ方向におけるビットラインＢＬとワードラインＷＬとの間に配され、クロスポイント型のメモリセルアレイ４が構成されている。
【００２４】
図３に示す構成における層構成は、例えば、図５（ａ）に示すようになる。図５（ａ）は、メモリセルアレイ４の層構成を示す断面図である。
【００２５】
第１導電層１１は、ビットラインＢＬとして機能する導電膜１１ａを含む。導電膜１１ａは、基板１０の上に配されている。基板１０は、シリコンなどの半導体を主成分とする材料で形成され得る。基板１０と導電膜１１ａとの間には他の膜（例えば、絶縁膜）が配されていてもよい。導電膜１１ａは、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、及びこれらの窒化物を主成分とする材料で形成され得る。
【００２６】
メモリ層１２は、下層から上層へと、ダイオード層１２ａ、第１電極層１２ｂ、可変抵抗層１２ｃ、第２電極層１２ｄを有する。
【００２７】
ダイオード層１２ａは、導電膜１１ａの上面に形成されている。ダイオード層１２ａは、ダイオードＤとして機能する。ダイオード層１２ａは、例えば、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造、ＰＩＮ構造（Ｐ＋ｐｏｌｙ−Ｓｉｌｉｃｏｎ−Ｉｎｔｒｉｎｓｉｃ−Ｎ＋ｐｏｌｙ−Ｓｉｌｉｃｏｎ）等にて構成されている。ダイオード層６１ｂは、ＰＩＮ構造である場合、例えば、Ｎ型層、Ｉ型層、及びＰ型層が積層された構成を有している。Ｎ型層は、砒素やリンなどのＮ型の不純物を含む半導体（例えば、シリコン）で形成されている。Ｉ型層は、不純物を含まない、いわゆる真性(イントリンシック)半導体（例えば、シリコン）で形成されている。Ｐ型層は、ボロンなどのＰ型の不純物を含む半導体（例えば、シリコン）で形成されている。
【００２８】
第１電極層１２ｂは、ダイオード層１２ａの上面に形成されている。第１電極層１２ｂは、ＴｉＮ又はＴａＮを主成分とする材料で形成されてもよいし、Ｐｔ、Ｗ、ＷＮ、ＮｂがドープされたＴｉＯ２を主成分とする材料で形成されてもよい。
【００２９】
可変抵抗層１２ｃは、第１電極層１２ｂの上面に形成されている。可変抵抗層１２ｃは、可変抵抗素子Ｒとして機能する。可変抵抗層１２ｃは、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＨｆＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、ＳｒＴｉ１−ｘＮｂｘＯ３、Ｓｍ０．７Ｃａ０．３ＭｎＯ３、ＧｄＯｘ、Ｆｅ３Ｏ４、γ−Ｆｅ２Ｏ３、ＧｅＳｅ、Ｃｕ２Ｓのグループから選択される１つを主成分とする材料（例えば、ＨｆＯｘ）で形成され得る。
【００３０】
第２電極層１２ｄは、可変抵抗層１２ｃの上面に形成されている。第２電極層１２ｄは、ＴｉＮ又はＴａＮを主成分とする材料で形成されてもよいし、Ｐｔ、Ｗ、ＷＮ、ＮｂがドープされたＴｉＯ２を主成分とする材料で形成されてもよい。
【００３１】
第２導電層１３は、ワードラインＷＬとして機能する導電膜１３ａを含む。導電膜１３ａは、第２電極層１２ｄの上に配されている。導電膜１３ａは、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、及びこれらの窒化物を主成分とする材料で形成され得る。
【００３２】
なお、メモリ層１２は可変抵抗層１２ｃ等に絶縁物を含み得るが、フォーミングが行われることなどにより、メモリセルアレイ４において、メモリ層１２の抵抗率は、層間絶縁膜２１（図５（ａ）参照）の抵抗率より低くすることができる。
【００３３】
一方、図１に示す容量回路５は、例えば図２（ｂ）に示すように構成され得る。図２（ｂ）は、容量回路５の構成を示す回路図である。容量回路５は、複数のビットラインＢＬａ−１〜ＢＬａ−５、複数のメモリラインＭＬ−１〜ＭＬ−５、複数のワードラインＷＬａ−１〜ＷＬａ−５、及び複数の接続ラインＣＬ−１〜ＣＬ−２を有する。
【００３４】
図２（ｂ）に一点鎖線で示す各ビットラインＢＬａは、図２（ｂ）に実線で示すワードラインＷＬａに沿って延びている。各ビットラインＢＬａは、Ｚ方向から透視した場合に、ワードラインＷＬａに重なる。複数のビットラインＢＬａ−１〜ＢＬａ−５は、層間絶縁膜２１（図５（ａ）参照）を介して配列されている。各ビットラインＢＬａは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向（行方向）に延びるように形成されている。図２（ｂ）にはビットラインＢＬａが５本配された場合が例示されているが、ビットラインＢＬａの本数は図２（ｂ）のものに限定されない。
【００３５】
各ワードラインＷＬａは、ビットラインＢＬａに沿って延びている。各ワードラインＷＬａは、Ｚ方向から透視した場合に、ビットラインＢＬａに重なる。複数のワードラインＷＬａ−１〜ＷＬａ−５は、複数のビットラインＢＬａ−１〜ＢＬａ−５の上方で層間絶縁膜２１（図５（ａ）参照）を介して配列されている。各ワードラインＷＬａは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向（行方向）に延びるように形成されている。図２（ｂ）にはワードラインＷＬａが５本配された場合が例示されているが、ワードラインＷＬａの本数は図２（ｂ）のものに限定されない。
【００３６】
図２（ｂ）に波線で示す各メモリラインＭＬは、ビットラインＢＬａとワードラインＷＬａとに挟まれており、−Ｚ側でビットラインＢＬａに接触し＋Ｚ側でワードラインＷＬａに接触している。各メモリラインＭＬは、ビットラインＢＬａに沿って延びており、ワードラインＷＬａに沿って延びている。各メモリラインＭＬは、Ｚ方向から透視した場合に、ビットラインＢＬａに重なるとともにワードラインＷＬａに重なる。各メモリラインＭＬは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向（行方向）に延びるように形成されている。図２（ｂ）にはメモリラインＭＬが５本配された場合が例示されているが、メモリラインＭＬの本数は図２（ｂ）のものに限定されない。
【００３７】
図２（ｂ）に実線で示す各接続ラインＣＬ−１〜ＣＬ−２は、ＸＹ平面に沿いながら、ワードラインＷＬａ及びビットラインＢＬａに交差する方向（Ｙ方向）に延びている。
【００３８】
接続ラインＣＬ−１は、複数のワードラインＷＬａ−１〜ＷＬａ−５に対して＋Ｘ側に配され、複数のワードラインＷＬａ−１〜ＷＬａ−５のうち偶数番目のワードラインＷＬａ−２，ＷＬａ−４を互いに接続する。これにより、電極ＥＬ−１が構成され得る。すなわち、ワードラインＷＬａ−２及びビットラインＢＬａ−２がメモリラインＭＬ−２を介して導通され得、ビットラインＢＬａ−２、メモリラインＭＬ−２、及びワードラインＷＬａ−２を含む構成が電極ＥＬ−１の一部を構成することができる。ワードラインＷＬａ−４及びビットラインＢＬａ−４がメモリラインＭＬ−４を介して導通され得、ビットラインＢＬａ−４、メモリラインＭＬ−４、及びワードラインＷＬａ−４を含む構成が電極ＥＬ−１の一部を構成することができる。そして、接続ラインＣＬ−１は、電極ＥＬ−１の一部を構成することができる。
【００３９】
なお、接続ラインＣＬ−１は、偶数番目のワードラインＷＬａ−２，ＷＬａ−４を互いに接続することに代えて、又は偶数番目のワードラインＷＬａ−２，ＷＬａ−４を互いに接続することに加えて、複数のビットラインＢＬａ−１〜ＢＬａ−５のうち偶数番目のビットラインＢＬａ−２，ＢＬａ−４を互いに接続してもよい。
【００４０】
接続ラインＣＬ−２は、複数のワードラインＷＬａ−１〜ＷＬａ−５に対して−Ｘ側に配され、複数のワードラインＷＬａ−１〜ＷＬａ−５のうち奇数番目のワードラインＷＬａ−１，ＷＬａ−３，ＷＬａ−５を互いに接続する。これにより、電極ＥＬ−２が構成され得る。すなわち、ワードラインＷＬａ−１及びビットラインＢＬａ−１がメモリラインＭＬ−１を介して導通され得、ビットラインＢＬａ−１、メモリラインＭＬ−１、及びワードラインＷＬａ−１を含む構成が電極ＥＬ−２の一部を構成することができる。ワードラインＷＬａ−３及びビットラインＢＬａ−３がメモリラインＭＬ−３を介して導通され得、ビットラインＢＬａ−３、メモリラインＭＬ−３、及びワードラインＷＬａ−３を含む構成が電極ＥＬ−２の一部を構成することができる。ワードラインＷＬａ−５及びビットラインＢＬａ−５がメモリラインＭＬ−５を介して導通され得、ビットラインＢＬａ−５、メモリラインＭＬ−５、及びワードラインＷＬａ−５を含む構成が電極ＥＬ−２の一部を構成することができる。そして、接続ラインＣＬ−２は、電極ＥＬ−２の一部を構成することができる。
【００４１】
なお、接続ラインＣＬ−２は、奇数番目のワードラインＷＬａ−１，ＷＬａ−３，ＷＬａ−５を互いに接続することに代えて、又は奇数番目のワードラインＷＬａ−１，ＷＬａ−３，ＷＬａ−５を互いに接続することに加えて、複数のビットラインＢＬａ−１〜ＢＬａ−５のうち奇数番目のビットラインＢＬａ−１，ＢＬａ−３，ＢＬａ−５を互いに接続してもよい。
【００４２】
図２（ｂ）に示す容量回路５では、櫛歯状の電極ＥＬ−１及び櫛歯状の電極ＥＬ−２がそれぞれ構成され、電極ＥＬ−１及び電極ＥＬ−２が層間絶縁膜２１（図５（ａ）参照）を介して互いにＸＹ方向に離間しながら互いにかみ合うように配置されている。すなわち、電極ＥＬ−１及び電極ＥＬ−２により、ＭＯＭ構造（配線を櫛状に並べた２組のパターンを互いに離間させながら櫛歯がかみ合うように配置させる構造）を構成することができる。
【００４３】
図２（ｂ）に示す回路構成は、例えば、図４に示すように実装され得る。図４は、容量回路５の実装構成を示す斜視図である。
【００４４】
容量回路５は、下層から上層へと、第１導電層１１、メモリ層１２、第２導電層１３が順に積層されている。第１導電層１１、メモリ層１２、第２導電層１３は、それぞれ、メモリセルアレイ４における第１導電層１１、メモリ層１２、第２導電層１３と共通の層である。
【００４５】
第１導電層１１は、複数のビットラインＢＬａ−１〜ＢＬａ−５を含む。メモリ層１２は、複数のメモリラインＭＬ−１〜ＭＬ−５を含む。第２導電層１３は、複数のワードラインＷＬａ−１〜ＷＬａ−５及び複数の接続ラインＣＬ−１，ＣＬ−２を含む。各ビットラインＢＬａ、各メモリラインＭＬ、各ワードラインＷＬａがＸ方向に延び、接続ラインＣＬ−１が＋Ｘ側で偶数番目のワードラインＷＬａ−２，ＷＬａ−４を互いに接続し、接続ラインＣＬ−２が−Ｘ側で奇数番目のワードラインＷＬａ−１，ＷＬａ−３，ＷＬａ−５を互いに接続し、ＭＯＭ構造型の容量回路５が構成されている。
【００４６】
図４に示す構成における層構成は、例えば、図５（ｂ）に示すようになる。図５（ｂ）は、容量回路５の層構成を示す断面図である。
【００４７】
第１導電層１１は、ビットラインＢＬａとして機能する導電膜１１ａ１を含む。導電膜１１ａ１は、基板１０の上に配されている。基板１０は、シリコンなどの半導体を主成分とする材料で形成され得る。基板１０と導電膜１１ａ１との間には他の膜（例えば、層間絶縁膜）が配されていてもよい。導電膜１１ａ１は、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、及びこれらの窒化物を主成分とする材料で形成され得る。導電膜１１ａ１は、メモリセルアレイ４における導電膜１１ａ（図５（ａ）参照）に対応している。
【００４８】
メモリ層１２は、下層から上層へと、ダイオード層１２ａ１、第１電極層１２ｂ１、可変抵抗層１２ｃ１、第２電極層１２ｄ１を有する。
【００４９】
ダイオード層１２ａ１は、導電膜１１ａ１の上面に形成されている。ダイオード層１２ａは、例えば、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造、ＰＩＮ構造（Ｐ＋ｐｏｌｙ−Ｓｉｌｉｃｏｎ−Ｉｎｔｒｉｎｓｉｃ−Ｎ＋ｐｏｌｙ−Ｓｉｌｉｃｏｎ）等にて構成されている。ダイオード層６１ｂ１は、ＰＩＮ構造である場合、例えば、Ｎ型層、Ｉ型層、及びＰ型層が積層された構成を有している。Ｎ型層は、砒素やリンなどのＮ型の不純物を含む半導体（例えば、シリコン）で形成されている。Ｉ型層は、不純物を含まない、いわゆる真性(イントリンシック)半導体（例えば、シリコン）で形成されている。Ｐ型層は、ボロンなどのＰ型の不純物を含む半導体（例えば、シリコン）で形成されている。ダイオード層１２ａ１は、メモリセルアレイ４におけるダイオード層１２ａ（図５（ａ）参照）に対応している。
【００５０】
第１電極層１２ｂ１は、ダイオード層１２ａ１の上面に形成されている。第１電極層１２ｂ１は、ＴｉＮ又はＴａＮを主成分とする材料で形成されてもよいし、Ｐｔ、Ｗ、ＷＮ、ＮｂがドープされたＴｉＯ２を主成分とする材料で形成されてもよい。第１電極層１２ｂ１は、メモリセルアレイ４における第１電極層１２ｂ（図５（ａ）参照）に対応している。
【００５１】
可変抵抗層１２ｃ１は、第１電極層１２ｂ１の上面に形成されている。可変抵抗層１２ｃは、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＨｆＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、ＳｒＴｉ１−ｘＮｂｘＯ３、Ｓｍ０．７Ｃａ０．３ＭｎＯ３、ＧｄＯｘ、Ｆｅ３Ｏ４、γ−Ｆｅ２Ｏ３、ＧｅＳｅ、Ｃｕ２Ｓのグループから選択される１つを主成分とする材料（例えば、ＨｆＯｘ）で形成され得る。可変抵抗層１２ｃ１は、メモリセルアレイ４における可変抵抗層１２ｃ（図５（ａ）参照）に対応している。
【００５２】
第２電極層１２ｄ１は、可変抵抗層１２ｃ１の上面に形成されている。第２電極層１２ｄ１は、ＴｉＮ又はＴａＮを主成分とする材料で形成されてもよいし、Ｐｔ、Ｗ、ＷＮ、ＮｂがドープされたＴｉＯ２を主成分とする材料で形成されてもよい。第２電極層１２ｄ１は、メモリセルアレイ４における第２電極層１２ｄ（図５（ａ）参照）に対応している。
【００５３】
第２導電層１３は、ワードラインＷＬａとして機能する導電膜１３ａ１と接続ラインＣＬとして機能する導電膜１３ａ２とを含む。導電膜１３ａ１は、第２電極層１２ｄ１の上に配されている。導電膜１３ａ１，１３ａ２は、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、及びこれらの窒化物を主成分とする材料で形成され得る。導電膜１３ａ１は、メモリセルアレイ４における導電膜１３ａ（図５（ａ）参照）に対応している。
【００５４】
なお、メモリ層１２は可変抵抗層１２ｃ１等に絶縁物を含み得るが、フォーミングが行われることなどにより、容量回路５において、メモリ層１２の抵抗率は、層間絶縁膜２１の抵抗率より低くすることができる。
【００５５】
以上のように、第１の実施形態では、半導体装置１の容量回路５において、ビットラインＢＬａ、メモリラインＭＬ、ワードラインＷＬａがそれぞれライン状に重なるように構成されつつＭＯＭ構造に従ってレイアウトされている。この構成により、複数のビットライン及び複数のワードラインを形成する微細加工プロセスを適用することで、単位面積当たりの容量の大きい容量回路５を容易に構成できるので、容量回路５を容易に高密度化及び高容量化でき、要求される容量を有する容量回路５の回路面積を低減できる。
【００５６】
また、第１の実施形態では、半導体装置１において、メモリセルアレイ４と容量回路５とが互いに対向した構成を有するので、共通の工程で形成できる。したがって、半導体装置１の低コスト化と容量回路５の高密度化とを容易に両立できる。
【００５７】
なお、メモリセルアレイ４は、クロスポイント型のメモリセルアレイであればよく、抵抗変化メモリ（ＲｅＲＡＭ）用のメモリセルアレイ４に限定されない。例えば、メモリセルアレイ４が相変化メモリ（ＰＣＭ）用のメモリセルアレイ４である場合、図５（ａ）、図５（ｂ）に示す層構成において、可変抵抗層１２ｃ，１２ｃ１に代えて相変化層を含むことができる。相変化層は、例えば、カルコゲナイド系の材料（Ｇｅ、Ｓｂ、Ｔｅ）で形成され得る。あるいは、メモリセルアレイ４が磁気抵抗メモリ（ＭＲＡＭ）用のメモリセルアレイ４である場合、図５（ａ）、図５（ｂ）に示す層構成において、可変抵抗層１２ｃ，１２ｃ１に代えて磁性層を含むことができる。あるいは、メモリセルアレイ４が強誘電体メモリ（ＦｅＲＡＭ）用のメモリセルアレイ４である場合、図５（ａ）、図５（ｂ）に示す層構成において、可変抵抗層１２ｃ，１２ｃ１に代えて強誘電体層を含むことができる。
【００５８】
あるいは、容量回路５の層構成は、メモリセルアレイ４の層構成の一部が省略又は変更された層構成であってもよい。例えば、メモリセルアレイ４におけるダイオード層１２ａがＰＩＮ構造（Ｐ＋ｐｏｌｙ−Ｓｉｌｉｃｏｎ−Ｉｎｔｒｉｎｓｉｃ−Ｎ＋ｐｏｌｙ−Ｓｉｌｉｃｏｎ）である場合、容量回路５におけるダイオード層１２ａ１は、Ｉ型層が省略され、Ｎ型層及びＰ型層が積層された構成を有していてもよい。メモリセルアレイ４における可変抵抗層１２ｃの膜厚に比べて、容量回路５における可変抵抗層１２ｃ１の膜厚は、薄くなっていてもよい。
【００５９】
あるいは、整流素子Ｄは、ダイオードなどの整流素子のほか、例えば２端子間スイッチ素子であってもよい。２端子間に印加する電圧が閾値以上の場合、スイッチ素子は“高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチ素子は“低抵抗状態”、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。このスイッチ素子には、Ｔｅ、Ｓｅ及びＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、上記カルコゲン元素をふくむ化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子はほかにも、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種以上の元素を含んでいてもよい。
【００６０】
（第２の実施形態）
第２の実施形態にかかる半導体装置１ｉについて説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【００６１】
第１の実施形態では、複数のメモリセルが２次元的に配列される場合について例示しているが、第２の実施形態では、複数のメモリセルが３次元的に配列される場合について例示する。
【００６２】
具体的には、半導体装置１ｉは、メモリセルアレイ４及び容量回路５（図１参照）に代えてメモリセルアレイ４ｉ及び容量回路５ｉを有する。
【００６３】
メモリセルアレイ４ｉは、例えば図６（ａ）に示すように構成され得る。図６（ａ）は、メモリセルアレイ４ｉの構成を示す回路図である。メモリセルアレイ４ｉは、複数のメモリセルＭＣ’（１，１）〜ＭＣ’（３，３）及び複数のビットラインＢＬ’−１〜ＢＬ’−３をさらに有する。
【００６４】
図６（ａ）に一点鎖線で示す複数のビットラインＢＬ’−１〜ＢＬ’−３は、図６（ａ）に実線で示す複数のワードラインＷＬ−１〜ＷＬ−３に交差する。複数のビットラインＢＬ’−１〜ＢＬ’−３は、複数のワードラインＷＬ−１〜ＷＬ−３の上方で層間絶縁膜２２（図９（ａ）参照）を介して配列されている。各ビットラインＢＬ’は、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成されている。図６（ａ）にはビットラインＢＬ’が３本配された場合が例示されているが、ビットラインＢＬ’の本数は図６（ａ）のものに限定されない。
【００６５】
図６（ａ）に波線で示す複数のメモリセルＭＣ’（１，１）〜ＭＣ’（３，３）は、複数のビットラインＢＬ’−１〜ＢＬ’−３と複数のワードラインＷＬ−１〜ＷＬ−３との交差する位置に配置されている。複数のメモリセルＭＣ’（１，１）〜ＭＣ’（３，３）は、Ｘ方向及びＹ方向にて形成される面上にマトリクス状に配列されている。図６（ａ）にはメモリセルＭＣ’が３行×３列で配列された場合が例示されているが、メモリセルＭＣ’の配列は図６（ａ）のものに限定されない。
【００６６】
なお、複数のメモリセルＭＣ’（１，１）〜ＭＣ’（３，３）は、複数のメモリセルＭＣ（１，１）〜ＭＣ（３，３）に対応している。各メモリセルＭＣ’は、対応するメモリセルＭＣとワードラインＷＬを共有している。
【００６７】
図６（ａ）に示す回路構成は、例えば、図７に示すように実装され得る。図７は、メモリセルアレイ４ｉの実装構成を示す斜視図である。
【００６８】
メモリセルアレイ４ｉは、第２メモリ層１４、及び第３導電層１５がさらに積層されている。第２メモリ層１４は、複数のメモリセルＭＣ’（１，１）〜ＭＣ’（３，３）を含む。第３導電層１５は、複数のビットラインＢＬ’−１〜ＢＬ’−３を含む。各ビットラインＢＬ，ＢＬ’がＸ方向に延び、各ワードラインＷＬがＹ方向に延び、各メモリセルＭＣがＺ方向におけるビットラインＢＬとワードラインＷＬとの間に配され、各メモリセルＭＣ’がＺ方向におけるビットラインＢＬ’とワードラインＷＬとの間に配され、３次元的なクロスポイント型のメモリセルアレイ４ｉが構成されている。
【００６９】
図７に示す構成における層構成は、例えば、図９（ａ）に示すようになる。図９（ａ）は、メモリセルアレイ４ｉの層構成を示す断面図である。
【００７０】
第２メモリ層１４は、下層から上層へと、ダイオード層１４ａ、第１電極層１４ｂ、可変抵抗層１４ｃ、第２電極層１４ｄを有する。
【００７１】
ダイオード層１４ａは、導電膜１１ａの上面に形成されている。ダイオード層１４ａは、ダイオードＤとして機能する。ダイオード層１４ａは、例えば、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造、ＰＩＮ構造（Ｐ＋ｐｏｌｙ−Ｓｉｌｉｃｏｎ−Ｉｎｔｒｉｎｓｉｃ−Ｎ＋ｐｏｌｙ−Ｓｉｌｉｃｏｎ）等にて構成されている。ダイオード層６１ｂは、ＰＩＮ構造である場合、例えば、Ｎ型層、Ｉ型層、及びＰ型層が積層された構成を有している。Ｎ型層は、砒素やリンなどのＮ型の不純物を含む半導体（例えば、シリコン）で形成されている。Ｉ型層は、不純物を含まない、いわゆる真性(イントリンシック)半導体（例えば、シリコン）で形成されている。Ｐ型層は、ボロンなどのＰ型の不純物を含む半導体（例えば、シリコン）で形成されている。
【００７２】
第１電極層１４ｂは、ダイオード層１４ａの上面に形成されている。第１電極層１４ｂは、ＴｉＮ又はＴａＮを主成分とする材料で形成されてもよいし、Ｐｔ、Ｗ、ＷＮ、ＮｂがドープされたＴｉＯ２を主成分とする材料で形成されてもよい。
【００７３】
可変抵抗層１４ｃは、第１電極層１４ｂの上面に形成されている。可変抵抗層１４ｃは、可変抵抗素子Ｒとして機能する。可変抵抗層１４ｃは、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＨｆＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、ＳｒＴｉ１−ｘＮｂｘＯ３、Ｓｍ０．７Ｃａ０．３ＭｎＯ３、ＧｄＯｘ、Ｆｅ３Ｏ４、γ−Ｆｅ２Ｏ３、ＧｅＳｅ、Ｃｕ２Ｓのグループから選択される１つを主成分とする材料（例えば、ＨｆＯｘ）で形成され得る。
【００７４】
第２電極層１４ｄは、可変抵抗層１４ｃの上面に形成されている。第２電極層１４ｄは、ＴｉＮ又はＴａＮを主成分とする材料で形成されてもよいし、Ｐｔ、Ｗ、ＷＮ、ＮｂがドープされたＴｉＯ２を主成分とする材料で形成されてもよい。
【００７５】
第３導電層１５は、ビットラインＢＬ’として機能する導電膜１５ａを含む。導電膜１５ａは、第２電極層１４ｄの上に配されている。導電膜１５ａは、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、及びこれらの窒化物を主成分とする材料で形成され得る。
【００７６】
なお、第２メモリ層１４は可変抵抗層１４ｃ等に絶縁物を含み得るが、フォーミングが行われることなどにより、メモリセルアレイ４ｉにおいて、第２メモリ層１４の抵抗率は、層間絶縁膜２２（図９（ａ）参照）の抵抗率より低くすることができる。
【００７７】
一方、容量回路５ｉは、例えば図６（ｂ）に示すように構成され得る。図６（ｂ）は、容量回路５ｉの構成を示す回路図である。容量回路５ｉは、複数の接続ラインＣＬ−１〜ＣＬ−２（図２（ｂ）参照）に代えて複数の接続ラインＣＬ’−１〜ＣＬ’−２を有し、複数のメモリラインＭＬ’−１〜ＭＬ’−５及び複数のビットラインＢＬａ’−１〜ＢＬａ’−５をさらに有する。
【００７８】
図６（ｂ）に一点鎖線で示す各ビットラインＢＬａ’は、図６（ｂ）に実線で示すワードラインＷＬａに沿って延びている。各ビットラインＢＬａ’は、Ｚ方向から透視した場合に、ワードラインＷＬａに重なる。複数のビットラインＢＬａ’−１〜ＢＬａ’−５は、層間絶縁膜２２（図９（ａ）参照）を介して配列されている。各ビットラインＢＬａ’は、Ｙ方向に所定ピッチをもって配列され、Ｘ方向（行方向）に延びるように形成されている。図６（ｂ）にはビットラインＢＬａ’が５本配された場合が例示されているが、ビットラインＢＬａ’の本数は図６（ｂ）のものに限定されない。
【００７９】
図６（ｂ）に波線で示す各メモリラインＭＬ’は、ワードラインＷＬａとビットラインＢＬａ’とに挟まれており、−Ｚ側でワードラインＷＬａに接触し＋Ｚ側でビットラインＢＬａ’に接触している。各メモリラインＭＬ’は、ビットラインＢＬａ’に沿って延びており、ワードラインＷＬａに沿って延びている。各メモリラインＭＬ’は、Ｚ方向から透視した場合に、ビットラインＢＬａ’に重なるとともにワードラインＷＬａに重なる。各メモリラインＭＬ’は、Ｙ方向に所定ピッチをもって配列され、Ｘ方向（行方向）に延びるように形成されている。図６（ｂ）にはメモリラインＭＬ’が５本配された場合が例示されているが、メモリラインＭＬ’の本数は図６（ｂ）のものに限定されない。
【００８０】
図６（ｂ）に実線で示す各接続ラインＣＬ’−１〜ＣＬ’−２は、ＸＹ平面に沿いながら、ワードラインＷＬａ及びビットラインＢＬａ，ＢＬａ’に交差する方向（Ｙ方向）に延びている。
【００８１】
接続ラインＣＬ’−１は、複数のビットラインＢＬａ’−１〜ＢＬａ’−５に対して＋Ｘ側に配され、複数のビットラインＢＬａ’−１〜ＢＬａ’−５のうち偶数番目のビットラインＢＬａ’−２，ＢＬａ’−４を互いに接続する。これにより、電極ＥＬｉ−１が構成され得る。すなわち、ビットラインＢＬａ−２、メモリラインＭＬ−２、ワードラインＷＬａ−２、メモリラインＭＬ’−２、及びビットラインＢＬａ’−２を含む構成が電極ＥＬｉ−１の一部を構成することができる。ビットラインＢＬａ−４、メモリラインＭＬ−４、ワードラインＷＬａ−４、メモリラインＭＬ’−４、及びビットラインＢＬａ’−４を含む構成が電極ＥＬｉ−１の一部を構成することができる。そして、接続ラインＣＬ’−１は、電極ＥＬｉ−１の一部を構成することができる。
【００８２】
なお、接続ラインＣＬ’−１は、偶数番目のビットラインＢＬａ’−２，ＢＬａ’−４を互いに接続することに代えて、又は偶数番目のビットラインＢＬａ’−２，ＢＬａ’−４を互いに接続することに加えて、偶数番目のビットラインＢＬａ−２，ＢＬａ−４又は偶数番目のワードラインＷＬａ−２，ＷＬａ−４を互いに接続してもよい。
【００８３】
接続ラインＣＬ’−２は、複数のビットラインＢＬａ’−１〜ＢＬａ’−５に対して−Ｘ側に配され、複数のビットラインＢＬａ’−１〜ＢＬａ’−５のうち奇数番目のビットラインＢＬａ’−１，ＢＬａ’−３，ＢＬａ’−５を互いに接続する。これにより、電極ＥＬｉ−２が構成され得る。すなわち、ビットラインＢＬａ−１、メモリラインＭＬ−１、ワードラインＷＬａ−１、メモリラインＭＬ’−１、及びビットラインＢＬａ’−１を含む構成が電極ＥＬｉ−２の一部を構成することができる。ビットラインＢＬａ−３、メモリラインＭＬ−３、ワードラインＷＬａ−３、メモリラインＭＬ’−３、及びビットラインＢＬａ’−３を含む構成が電極ＥＬｉ−２の一部を構成することができる。ビットラインＢＬａ−５、メモリラインＭＬ−５、ワードラインＷＬａ−５、メモリラインＭＬ’−５、及びビットラインＢＬａ’−５を含む構成が電極ＥＬｉ−２の一部を構成することができる。そして、接続ラインＣＬ’−２は、電極ＥＬｉ−２の一部を構成することができる。
【００８４】
なお、接続ラインＣＬ’−２は、奇数番目のビットラインＢＬａ’−１，ＢＬａ’−３，ＢＬａ’−５を互いに接続することに代えて、又は奇数番目のビットラインＢＬａ’−１，ＢＬａ’−３，ＢＬａ’−５を互いに接続することに加えて、奇数番目のビットラインＢＬａ−１，ＢＬａ−３，ＢＬａ−５又は奇数番目のワードラインＷＬａ−１，ＷＬａ−３，ＷＬａ−５を互いに接続してもよい。
【００８５】
図６（ｂ）に示す容量回路５ｉでは、櫛歯状の電極ＥＬｉ−１及び櫛歯状の電極ＥＬｉ−２がそれぞれ構成され、電極ＥＬｉ−１及び電極ＥＬｉ−２が層間絶縁膜２１及び層間絶縁膜２２（図９（ａ）参照）を介して互いにＸＹ方向に離間しながら互いにかみ合うように配置されている。すなわち、電極ＥＬｉ−１及び電極ＥＬｉ−２により、ＭＯＭ構造（配線を櫛状に並べた２組のパターンを互いに離間させながら櫛歯がかみ合うように配置させる構造）を構成することができる。
【００８６】
図６（ｂ）に示す回路構成は、例えば、図８に示すように実装され得る。図８は、容量回路５ｉの実装構成を示す斜視図である。
【００８７】
容量回路５ｉは、第２メモリ層１４、第３導電層１５がさらに積層されている。第２メモリ層１４、第３導電層１５は、それぞれ、メモリセルアレイ４ｉにおける第２メモリ層１４、第３導電層１５と共通の層である。
【００８８】
第２メモリ層１４は、複数のメモリラインＭＬ’−１〜ＭＬ’−５を含む。第３導電層１５は、複数のビットラインＢＬａ’−１〜ＢＬａ’−５及び複数の接続ラインＣＬ’−１，ＣＬ’−２を含む。各ビットラインＢＬａ，ＢＬａ’、各メモリラインＭＬ，ＭＬ’、各ワードラインＷＬａがＸ方向に延び、接続ラインＣＬ’−１が＋Ｘ側で偶数番目のビットラインＢＬａ’−２，ＢＬａ’−４を互いに接続し、接続ラインＣＬ’−２が−Ｘ側で奇数番目のビットラインＢＬａ’−１，ＢＬａ’−３，ＢＬａ’−５を互いに接続し、ＭＯＭ構造型の容量回路５ｉが構成されている。
【００８９】
図８に示す構成における層構成は、例えば、図９（ｂ）に示すようになる。図９（ｂ）は、容量回路５ｉの層構成を示す断面図である。
【００９０】
第２メモリ層１４は、下層から上層へと、ダイオード層１４ａ１、第１電極層１４ｂ１、可変抵抗層１４ｃ１、第２電極層１４ｄ１を有する。
【００９１】
ダイオード層１４ａ１は、導電膜１３ａ１の上面に形成されている。ダイオード層１４ａ１は、ダイオードＤとして機能する。ダイオード層１４ａ１は、例えば、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造、ＰＩＮ構造（Ｐ＋ｐｏｌｙ−Ｓｉｌｉｃｏｎ−Ｉｎｔｒｉｎｓｉｃ−Ｎ＋ｐｏｌｙ−Ｓｉｌｉｃｏｎ）等にて構成されている。ダイオード層６１ｂは、ＰＩＮ構造である場合、例えば、Ｎ型層、Ｉ型層、及びＰ型層が積層された構成を有している。Ｎ型層は、砒素やリンなどのＮ型の不純物を含む半導体（例えば、シリコン）で形成されている。Ｉ型層は、不純物を含まない、いわゆる真性(イントリンシック)半導体（例えば、シリコン）で形成されている。Ｐ型層は、ボロンなどのＰ型の不純物を含む半導体（例えば、シリコン）で形成されている。ダイオード層１４ａ１は、メモリセルアレイ４ｉにおけるダイオード層１４ａ（図９（ａ）参照）に対応している。
【００９２】
第１電極層１４ｂ１は、ダイオード層１４ａ１の上面に形成されている。第１電極層１４ｂ１は、ＴｉＮ又はＴａＮを主成分とする材料で形成されてもよいし、Ｐｔ、Ｗ、ＷＮ、ＮｂがドープされたＴｉＯ２を主成分とする材料で形成されてもよい。第１電極層１４ｂ１は、メモリセルアレイ４ｉにおける第１電極層１４ｂ（図９（ａ）参照）に対応している。
【００９３】
可変抵抗層１４ｃ１は、第１電極層１４ｂ１の上面に形成されている。可変抵抗層１４ｃ１は、可変抵抗素子Ｒとして機能する。可変抵抗層１４ｃ１は、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＨｆＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、ＳｒＴｉ１−ｘＮｂｘＯ３、Ｓｍ０．７Ｃａ０．３ＭｎＯ３、ＧｄＯｘ、Ｆｅ３Ｏ４、γ−Ｆｅ２Ｏ３、ＧｅＳｅ、Ｃｕ２Ｓのグループから選択される１つを主成分とする材料（例えば、ＨｆＯｘ）で形成され得る。可変抵抗層１４ｃ１は、メモリセルアレイ４ｉにおける可変抵抗層１４ｃ（図９（ａ）参照）に対応している。
【００９４】
第２電極層１４ｄ１は、可変抵抗層１４ｃ１の上面に形成されている。第２電極層１４ｄ１は、ＴｉＮ又はＴａＮを主成分とする材料で形成されてもよいし、Ｐｔ、Ｗ、ＷＮ、ＮｂがドープされたＴｉＯ２を主成分とする材料で形成されてもよい。第２電極層１４ｄ１は、メモリセルアレイ４ｉにおける第２電極層１４ｄ（図９（ａ）参照）に対応している。
【００９５】
第３導電層１５は、ビットラインＢＬ’として機能する導電膜１５ａ１と接続ラインＣＬ’として機能する導電膜１５ａ２とを含む。導電膜１５ａ１は、第２電極層１４ｄ１の上に配されている。導電膜１５ａ１，１５ａ２は、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、及びこれらの窒化物を主成分とする材料で形成され得る。導電膜１５ａ１は、メモリセルアレイ４ｉにおける導電膜１５ａ（図９（ａ）参照）に対応している。
【００９６】
なお、第２メモリ層１４は可変抵抗層１４ｃ１等に絶縁物を含み得るが、フォーミングが行われることなどにより、メモリセルアレイ４ｉにおいて、第２メモリ層１４の抵抗率は、層間絶縁膜２２（図９（ａ）参照）の抵抗率より低くすることができる。
【００９７】
以上のように、第２の実施形態では、半導体装置１ｉの容量回路５ｉにおいて、ビットラインＢＬａ、メモリラインＭＬ、ワードラインＷＬａ、メモリラインＭＬ’、ビットラインＢＬａ’がそれぞれライン状に重なるように構成されつつＭＯＭ構造に従ってレイアウトされている。このような構成によっても、複数のビットライン及び複数のワードラインを形成する微細加工プロセスを適用することで、単位面積当たりの容量の大きい容量回路５ｉを容易に構成でき、容量回路５ｉを容易に高密度化及び高容量化でき、要求される容量を有する容量回路５ｉの回路面積を低減できる。
【００９８】
また、第２の実施形態では、半導体装置１ｉにおいて、メモリセルアレイ４ｉと容量回路５ｉとが互いに対向した構成を有するので、共通の工程で形成できる。したがって、半導体装置１ｉの低コスト化と容量回路５ｉの高密度化とを容易に両立できる。
【００９９】
（第３の実施形態）
第３の実施形態にかかる半導体装置１ｊについて説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
【０１００】
第１の実施形態では、複数のメモリセルが２次元的に配列される場合について例示しており、第２の実施形態では、複数のメモリセルが３次元的に配列される場合について上下のメモリセルがワードラインを共有する形態を例示している。第３の実施形態では、複数のメモリセルが３次元的に配列される場合について第２の実施形態の形態と異なる形態（上下のメモリセルがワードラインを共有しない形態）を例示する。
【０１０１】
具体的には、半導体装置１ｊは、メモリセルアレイ４及び容量回路５（図１参照）に代えてメモリセルアレイ４ｊ及び容量回路５ｊを有する。
【０１０２】
メモリセルアレイ４ｊは、例えば図１０（ａ）に示すように構成され得る。図１０（ａ）は、メモリセルアレイ４ｊの構成を示す回路図である。メモリセルアレイ４ｊは、複数のビットラインＢＬ”−１〜ＢＬ”−３、複数のメモリセルＭＣ”（１，１）〜ＭＣ”（３，３）及び複数のワードラインＷＬ”−１〜ＷＬ”−３をさらに有する。
【０１０３】
図１０（ａ）に一点鎖線で示す複数のビットラインＢＬ”−１〜ＢＬ”−３は、図１０（ａ）に実線で示す複数のワードラインＷＬ”−１〜ＷＬ”−３に交差する。複数のビットラインＢＬ”−１〜ＢＬ”−３は、層間絶縁膜２３（図１３（ａ）参照）を介して複数のワードラインＷＬ−１〜ＷＬ−３の上方に配されている。複数のビットラインＢＬ”−１〜ＢＬ”−３は、層間絶縁膜２２（図１３（ａ）参照）を介して配列されている。各ビットラインＢＬ”は、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成されている。図１０（ａ）にはビットラインＢＬ”が３本配された場合が例示されているが、ビットラインＢＬ”の本数は図１３（ａ）のものに限定されない。
【０１０４】
複数のワードラインＷＬ”−１〜ＷＬ”−３は、複数のビットラインＢＬ”−１〜ＢＬ”−３に交差する。複数のワードラインＷＬ”−１〜ＷＬ”−３は、複数のビットラインＢＬ”−１〜ＢＬ”−３の上方で層間絶縁膜２２（図１３（ａ）参照）を介して配列されている。各ワードラインＷＬ”は、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に延びるように形成されている。図１０（ａ）にはワードラインＷＬ”が３本配された場合が例示されているが、ワードラインＷＬ”の本数は図１０（ａ）のものに限定されない。
【０１０５】
図１０（ａ）に波線で示す複数のメモリセルＭＣ”（１，１）〜ＭＣ”（３，３）は、複数のビットラインＢＬ”−１〜ＢＬ”−３と複数のワードラインＷＬ”−１〜ＷＬ”−３との交差する位置に配置されている。複数のメモリセルＭＣ”（１，１）〜ＭＣ”（３，３）は、Ｘ方向及びＹ方向にて形成される面上にマトリクス状に配列されている。図１０（ａ）にはメモリセルＭＣ”が３行×３列で配列された場合が例示されているが、メモリセルＭＣ”の配列は図１０（ａ）のものに限定されない。
【０１０６】
なお、複数のメモリセルＭＣ”（１，１）〜ＭＣ”（３，３）は、複数のメモリセルＭＣ（１，１）〜ＭＣ（３，３）に対応している。各メモリセルＭＣ”が有するワードラインＷＬ”は、対応するメモリセルＭＣが有するワードラインＷＬと別に設けられている。これにより、各メモリセルＭＣ”は、対応するメモリセルＭＣと独立してアクセス可能に構成されている。
【０１０７】
図１０（ａ）に示す回路構成は、例えば、図１１に示すように実装され得る。図１１は、メモリセルアレイ４ｊの実装構成を示す斜視図である。
【０１０８】
メモリセルアレイ４ｊは、第３導電層１６、第２メモリ層１７、及び第４導電層１８がさらに積層されている。第３導電層１６は、複数のビットラインＢＬ”−１〜ＢＬ”−３を含む。第２メモリ層１７は、複数のメモリセルＭＣ”（１，１）〜ＭＣ”（３，３）を含む。第４導電層１８は、複数のワードラインＷＬ”−１〜ＷＬ”−３を含む。各ビットラインＢＬ，ＢＬ”がＸ方向に延び、各ワードラインＷＬ，ＷＬ”がＹ方向に延び、各メモリセルＭＣがＺ方向におけるビットラインＢＬとワードラインＷＬとの間に配され、各メモリセルＭＣ”がＺ方向におけるビットラインＢＬ”とワードラインＷＬ”との間に配され、３次元的なクロスポイント型のメモリセルアレイ４ｊが構成されている。
【０１０９】
図１１に示す構成における層構成は、例えば、図１３（ａ）に示すようになる。図１３（ａ）は、メモリセルアレイ４ｊの層構成を示す断面図である。
【０１１０】
第３導電層１６は、ビットラインＢＬ”として機能する導電膜１６ａを含む。導電膜１６ａは、基板１０の上に配されている。基板１０は、シリコンなどの半導体を主成分とする材料で形成され得る。導電膜１６ａは、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、及びこれらの窒化物を主成分とする材料で形成され得る。
【０１１１】
第２メモリ層１７は、下層から上層へと、ダイオード層１７ａ、第１電極層１７ｂ、可変抵抗層１７ｃ、第２電極層１７ｄを有する。
【０１１２】
ダイオード層１７ａは、導電膜１１ａの上面に形成されている。ダイオード層１７ａは、ダイオードＤとして機能する。ダイオード層１７ａは、例えば、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造、ＰＩＮ構造（Ｐ＋ｐｏｌｙ−Ｓｉｌｉｃｏｎ−Ｉｎｔｒｉｎｓｉｃ−Ｎ＋ｐｏｌｙ−Ｓｉｌｉｃｏｎ）等にて構成されている。ダイオード層６１ｂは、ＰＩＮ構造である場合、例えば、Ｎ型層、Ｉ型層、及びＰ型層が積層された構成を有している。Ｎ型層は、砒素やリンなどのＮ型の不純物を含む半導体（例えば、シリコン）で形成されている。Ｉ型層は、不純物を含まない、いわゆる真性(イントリンシック)半導体（例えば、シリコン）で形成されている。Ｐ型層は、ボロンなどのＰ型の不純物を含む半導体（例えば、シリコン）で形成されている。
【０１１３】
第１電極層１７ｂは、ダイオード層１７ａの上面に形成されている。第１電極層１７ｂは、ＴｉＮ又はＴａＮを主成分とする材料で形成されてもよいし、Ｐｔ、Ｗ、ＷＮ、ＮｂがドープされたＴｉＯ２を主成分とする材料で形成されてもよい。
【０１１４】
可変抵抗層１７ｃは、第１電極層１７ｂの上面に形成されている。可変抵抗層１７ｃは、可変抵抗素子Ｒとして機能する。可変抵抗層１７ｃは、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＨｆＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、ＳｒＴｉ１−ｘＮｂｘＯ３、Ｓｍ０．７Ｃａ０．３ＭｎＯ３、ＧｄＯｘ、Ｆｅ３Ｏ４、γ−Ｆｅ２Ｏ３、ＧｅＳｅ、Ｃｕ２Ｓのグループから選択される１つを主成分とする材料（例えば、ＨｆＯｘ）で形成され得る。
【０１１５】
第２電極層１７ｄは、可変抵抗層１７ｃの上面に形成されている。第２電極層１７ｄは、ＴｉＮ又はＴａＮを主成分とする材料で形成されてもよいし、Ｐｔ、Ｗ、ＷＮ、ＮｂがドープされたＴｉＯ２を主成分とする材料で形成されてもよい。
【０１１６】
第４導電層１８は、ビットラインＢＬ”として機能する導電膜１８ａを含む。導電膜１８ａは、第２電極層１７ｄの上に配されている。導電膜１８ａは、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、及びこれらの窒化物を主成分とする材料で形成され得る。
【０１１７】
なお、第２メモリ層１７は可変抵抗層１７ｃ等に絶縁物を含み得るが、フォーミングが行われることなどにより、メモリセルアレイ４ｊにおいて、第２メモリ層１７の抵抗率は、層間絶縁膜２２（図１３（ａ）参照）の抵抗率より低くすることができる。
【０１１８】
一方、容量回路５ｊは、例えば図１０（ｂ）に示すように構成され得る。図１０（ｂ）は、容量回路５ｊの構成を示す回路図である。容量回路５ｊは、複数の接続ラインＣＬ−１〜ＣＬ−２（図２（ｂ）参照）に代えて複数の接続ラインＣＬ’−１〜ＣＬ’−２，ＣＬ”−１〜ＣＬ”−２及び複数の接続プラグＣＰ−１〜ＣＰ−２を有し、複数のビットラインＢＬａ”−１〜ＢＬａ”−５、複数のメモリラインＭＬ”−１〜ＭＬ”−５及び複数のワードラインＷＬａ”−１〜ＷＬａ”−５をさらに有する。
【０１１９】
図１０（ｂ）に一点鎖線で示す各ビットラインＢＬａ”は、図１０（ｂ）に実線で示すワードラインＷＬａ”に沿って延びている。各ビットラインＢＬａ”は、Ｚ方向から透視した場合に、ワードラインＷＬａ”に重なる。複数のビットラインＢＬａ”−１〜ＢＬａ”−５は、層間絶縁膜２２（図１３（ａ）参照）を介して配列されている。各ビットラインＢＬａ”は、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成されている。図１０（ｂ）にはビットラインＢＬａ”が５本配された場合が例示されているが、ビットラインＢＬａ”の本数は図１０（ｂ）のものに限定されない。
【０１２０】
各ワードラインＷＬａ”は、ビットラインＢＬａ”に沿って延びている。各ワードラインＷＬａ”は、Ｚ方向から透視した場合に、ビットラインＢＬａ”に重なる。複数のワードラインＷＬａ”−１〜ＷＬａ”−５は、複数のビットラインＢＬａ”−１〜ＢＬａ”−５の上方で層間絶縁膜２２（図１３（ａ）参照）を介して配列されている。各ワードラインＷＬａ”は、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成されている。図１０（ｂ）にはワードラインＷＬａ”が５本配された場合が例示されているが、ワードラインＷＬａ”の本数は図１０（ｂ）のものに限定されない。
【０１２１】
図１０（ｂ）に波線で示す各メモリラインＭＬ”は、ワードラインＷＬａ”とビットラインＢＬａ”とに挟まれており、−Ｚ側でビットラインＢＬａ”に接触し＋Ｚ側でワードラインＷＬａ”に接触している。各メモリラインＭＬ”は、ビットラインＢＬａ”に沿って延びており、ワードラインＷＬａ”に沿って延びている。各メモリラインＭＬ”は、Ｚ方向から透視した場合に、ビットラインＢＬａ”に重なるとともにワードラインＷＬａ”に重なる。各メモリラインＭＬ”は、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成されている。図１０（ｂ）にはメモリラインＭＬ”が５本配された場合が例示されているが、メモリラインＭＬ”の本数は図１０（ｂ）のものに限定されない。
【０１２２】
図１０（ｂ）に実線で示す各接続ラインＣＬ”−１〜ＣＬ”−２は、ＸＹ平面に沿いながら、ワードラインＷＬａ”及びビットラインＢＬａ”に交差する方向（Ｙ方向）に延びている。図１０（ｂ）に波線で示す各接続プラグＣＰ−１〜ＣＰ−２は、複数の接続ラインＣＬ−１〜ＣＬ−２と接続ラインＣＬ”−１〜ＣＬ”−２との間に配され、Ｚ方向に延びている。複数の接続ラインＣＬ”−１〜ＣＬ”−２は、複数の接続プラグＣＰ−１〜ＣＰ−２に対応し、複数の接続ラインＣＬ−１〜ＣＬ−２に対応している。各接続ラインＣＬ”−１〜ＣＬ”−２は、Ｚ方向から透視した場合に、対応する接続ラインＣＬに重なる。各接続ラインＣＬ”−１〜ＣＬ”−２は、対応する接続プラグＣＰを介して、対応する接続ラインＣＬに接続されている。
【０１２３】
接続ラインＣＬ”−１は、複数のワードラインＷＬａ”−１〜ＷＬａ”−５に対して＋Ｘ側に配され、複数のワードラインＷＬａ”−１〜ＷＬａ”−５のうち奇数番目のワードラインＷＬａ”−１，ＷＬａ”−３，ＷＬａ”−５を互いに接続し、接続プラグＣＰ−１は、接続ラインＣＬ”−１と接続ラインＣＬ−１とを互いに接続する。これにより、電極ＥＬｊ−１が構成され得る。すなわち、ビットラインＢＬａ”−１、メモリラインＭＬ”−１、ワードラインＷＬａ”−１を含む構成が電極ＥＬｊ−１の一部を構成することができる。ビットラインＢＬａ”−３、メモリラインＭＬ”−３、ワードラインＷＬａ”−３を含む構成が電極ＥＬｊ−１の一部を構成することができる。ビットラインＢＬａ”−５、メモリラインＭＬ”−５、ワードラインＷＬａ”−５を含む構成が電極ＥＬｊ−１の一部を構成することができる。接続ラインＣＬ”−１及び接続プラグＣＰ−１は、電極ＥＬｊ−１の一部を構成することができる。第１の実施形態の電極ＥＬ−１（図２（ｂ）参照）は、電極ＥＬｊ−１の一部を構成することができる。
【０１２４】
なお、接続ラインＣＬ”−１は、奇数番目のワードラインＷＬａ”−１，ＷＬａ”−３，ＷＬａ”−５を互いに接続することに代えて、又は奇数番目のワードラインＷＬａ”−１，ＷＬａ”−３，ＷＬａ”−５を互いに接続することに加えて、奇数番目のビットラインＢＬａ”−１，ＢＬａ”−３，ＢＬａ”−５を互いに接続してもよい。
【０１２５】
接続ラインＣＬ”−２は、複数のワードラインＷＬａ”−１〜ＷＬａ”−５に対して−Ｘ側に配され、複数のワードラインＷＬａ”−１〜ＷＬａ”−５のうち偶数番目のワードラインＷＬａ”−２，ＷＬａ”−４を互いに接続し、接続プラグＣＰ−２は、接続ラインＣＬ”−２と接続ラインＣＬ−２とを互いに接続する。これにより、電極ＥＬｊ−２が構成され得る。すなわち、ビットラインＢＬａ”−２、メモリラインＭＬ”−２、ワードラインＷＬａ”−２を含む構成が電極ＥＬｊ−２の一部を構成することができる。ビットラインＢＬａ”−４、メモリラインＭＬ”−４、ワードラインＷＬａ”−４を含む構成が電極ＥＬｊ−２の一部を構成することができる。接続ラインＣＬ”−２及び接続プラグＣＰ−２は、電極ＥＬｊ−２の一部を構成することができる。第１の実施形態の電極ＥＬ−２（図２（ｂ）参照）は、電極ＥＬｊ−２の一部を構成することができる。
【０１２６】
なお、接続ラインＣＬ”−２は、偶数番目のワードラインＷＬａ”−２，ＷＬａ”−４を互いに接続することに代えて、又は偶数番目のワードラインＷＬａ”−２，ＷＬａ”−４を互いに接続することに加えて、偶数番目のビットラインＢＬａ”−２，ＢＬａ”−４を互いに接続してもよい。
【０１２７】
図１０（ｂ）に示す容量回路５ｊでは、櫛歯状の電極ＥＬｊ−１及び櫛歯状の電極ＥＬｊ−２がそれぞれ構成される。電極ＥＬｊ−１の−Ｚ側の部分及び電極ＥＬｊ−２の−Ｚ側の部分が層間絶縁膜２１（図１３（ａ）参照）互いにＸＹ方向に離間しながら互いにかみ合うように配置されている。電極ＥＬｊ−１の＋Ｚ側の部分及び電極ＥＬｊ−２の＋Ｚ側の部分が層間絶縁膜２２（図１３（ａ）参照）互いにＸＹ方向に離間しながら互いにかみ合うように配置されている。電極ＥＬｊ−１の−Ｚ側の部分及び電極ＥＬｊ−２の＋Ｚ側の部分が層間絶縁膜２３（図１３（ａ）参照）互いにＺ方向に離間して配置されている。電極ＥＬｊ−１の＋Ｚ側の部分及び電極ＥＬｊ−２の−Ｚ側の部分が層間絶縁膜２３（図１３（ａ）参照）互いにＺ方向に離間して配置されている。すなわち、電極ＥＬｊ−１及び電極ＥＬｊ−２により、２組のＭＯＭ構造（配線を櫛状に並べた２組のパターンを互いに離間させながら櫛歯がかみ合うように配置させ容量を構成させる構造）のＭＩＭ構造（導電層／絶縁層／導電層で容量を構成させる構造）を構成することができる。
【０１２８】
図１０（ｂ）に示す回路構成は、例えば、図１２に示すように実装され得る。図１２は、容量回路５ｊの実装構成を示す斜視図である。
【０１２９】
容量回路５ｊは、第３導電層１６、第２メモリ層１７、第４導電層１８がさらに積層されるとともに、第２導電層１３及び第４導電層１８の間にプラグ層１９が配されている。第３導電層１６、第２メモリ層１７、第４導電層１８は、それぞれ、メモリセルアレイ４ｊにおける第３導電層１６、第２メモリ層１７、第４導電層１８と共通の層である。
【０１３０】
第３導電層１６は、複数のビットラインＢＬａ”−１〜ＢＬａ”−５を含む。第２メモリ層１７は、複数のメモリラインＭＬ”−１〜ＭＬ”−５を含む。第４導電層１８は、複数のワードラインＷＬａ”−１〜ＷＬａ”−５及び複数の接続ラインＣＬ”−１，ＣＬ”−２を含む。プラグ層１９は、複数の接続プラグＣＰ−１〜ＣＰ−２を含む。各ビットラインＢＬａ，ＢＬａ”、各メモリラインＭＬ，ＭＬ”、各ワードラインＷＬａ，ＷＬａ”がＸ方向に延び、接続ラインＣＬ−１が＋Ｘ側で偶数番目のワードラインＷＬａ−２，ＷＬａ−４を互いに接続し、接続ラインＣＬ−２が−Ｘ側で奇数番目のワードラインＷＬａ−１，ＷＬａ−３，ＷＬａ’−５を互いに接続し、接続ラインＣＬ”−１が＋Ｘ側で奇数番目のワードラインＷＬａ”−１，ＷＬａ”−３，ＷＬａ”−５を互いに接続し、接続ラインＣＬ”−２が−Ｘ側で偶数番目のワードラインＷＬａ”−２，ＷＬａ”−４を互いに接続し、接続プラグＣＰ−１が接続ラインＣＬ−１及び接続ラインＣＬ”−１を接続し、接続プラグＣＰ−２が接続ラインＣＬ−２及び接続ラインＣＬ”−２を接続し、２組のＭＯＭ構造のＭＩＭ構造型の容量回路５ｊが構成されている。
【０１３１】
図１２に示す構成における層構成は、例えば、図１３（ｂ）に示すようになる。図１３（ｂ）は、容量回路５ｊの層構成を示す断面図である。
【０１３２】
第３導電層１６は、ビットラインＢＬａ”として機能する導電膜１６ａ１を含む。導電膜１６ａ１は、基板１０の上に配されている。基板１０は、シリコンなどの半導体を主成分とする材料で形成され得る。導電膜１６ａ１は、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、及びこれらの窒化物を主成分とする材料で形成され得る。
【０１３３】
第２メモリ層１７は、下層から上層へと、ダイオード層１７ａ１、第１電極層１７ｂ１、可変抵抗層１７ｃ１、第２電極層１７ｄ１を有する。
【０１３４】
ダイオード層１７ａ１は、導電膜１３ａ１の上面に形成されている。ダイオード層１７ａ１は、ダイオードＤとして機能する。ダイオード層１７ａ１は、例えば、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造、ＰＩＮ構造（Ｐ＋ｐｏｌｙ−Ｓｉｌｉｃｏｎ−Ｉｎｔｒｉｎｓｉｃ−Ｎ＋ｐｏｌｙ−Ｓｉｌｉｃｏｎ）等にて構成されている。ダイオード層６１ｂは、ＰＩＮ構造である場合、例えば、Ｎ型層、Ｉ型層、及びＰ型層が積層された構成を有している。Ｎ型層は、砒素やリンなどのＮ型の不純物を含む半導体（例えば、シリコン）で形成されている。Ｉ型層は、不純物を含まない、いわゆる真性(イントリンシック)半導体（例えば、シリコン）で形成されている。Ｐ型層は、ボロンなどのＰ型の不純物を含む半導体（例えば、シリコン）で形成されている。ダイオード層１７ａ１は、メモリセルアレイ４ｊにおけるダイオード層１７ａ（図９（ａ）参照）に対応している。
【０１３５】
第１電極層１７ｂ１は、ダイオード層１７ａ１の上面に形成されている。第１電極層１７ｂ１は、ＴｉＮ又はＴａＮを主成分とする材料で形成されてもよいし、Ｐｔ、Ｗ、ＷＮ、ＮｂがドープされたＴｉＯ２を主成分とする材料で形成されてもよい。第１電極層１７ｂ１は、メモリセルアレイ４ｊにおける第１電極層１７ｂ（図９（ａ）参照）に対応している。
【０１３６】
可変抵抗層１７ｃ１は、第１電極層１７ｂ１の上面に形成されている。可変抵抗層１７ｃ１は、可変抵抗素子Ｒとして機能する。可変抵抗層１７ｃ１は、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＨｆＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、ＳｒＴｉ１−ｘＮｂｘＯ３、Ｓｍ０．７Ｃａ０．３ＭｎＯ３、ＧｄＯｘ、Ｆｅ３Ｏ４、γ−Ｆｅ２Ｏ３、ＧｅＳｅ、Ｃｕ２Ｓのグループから選択される１つを主成分とする材料（例えば、ＨｆＯｘ）で形成され得る。可変抵抗層１７ｃ１は、メモリセルアレイ４ｊにおける可変抵抗層１７ｃ（図１３（ａ）参照）に対応している。
【０１３７】
第２電極層１７ｄ１は、可変抵抗層１７ｃ１の上面に形成されている。第２電極層１７ｄ１は、ＴｉＮ又はＴａＮを主成分とする材料で形成されてもよいし、Ｐｔ、Ｗ、ＷＮ、ＮｂがドープされたＴｉＯ２を主成分とする材料で形成されてもよい。第２電極層１７ｄ１は、メモリセルアレイ４ｊにおける第２電極層１７ｄ（図１３（ａ）参照）に対応している。
【０１３８】
第４導電層１８は、ビットラインＢＬ’として機能する導電膜１８ａ１と接続ラインＣＬ’として機能する導電膜１８ａ２とを含む。導電膜１８ａ１は、第２電極層１７ｄ１の上に配されている。導電膜１８ａ１，１８ａ２は、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、及びこれらの窒化物を主成分とする材料で形成され得る。導電膜１８ａ１は、メモリセルアレイ４ｊにおける導電膜１８ａ（図１３（ａ）参照）に対応している。
【０１３９】
なお、第２メモリ層１７は可変抵抗層１７ｃ１等に絶縁物を含み得るが、フォーミングが行われることなどにより、メモリセルアレイ４ｊにおいて、第２メモリ層１７の抵抗率は、層間絶縁膜２２（図１３（ａ）参照）の抵抗率より低くすることができる。
【０１４０】
以上のように、第３の実施形態では、半導体装置１ｊの容量回路５ｊにおいて、ビットラインＢＬａ、メモリラインＭＬ、ワードラインＷＬａがそれぞれライン状に重なるように構成されたＭＯＭ構造とビットラインＢＬａ”、メモリラインＭＬ”、ワードラインＷＬａ”がそれぞれライン状に重なるように構成されたＭＯＭ構造とがＭＩＭ構造を構成している。このような構成によっても、複数のビットライン及び複数のワードラインを形成する微細加工プロセスを適用することで、単位面積当たりの容量の大きい容量回路５ｊを容易に構成でき、容量回路５ｊを容易に高密度化及び高容量化でき、要求される容量を有する容量回路５ｊの回路面積を低減できる。
【０１４１】
また、第３の実施形態では、半導体装置１ｊにおいて、メモリセルアレイ４ｊと容量回路５ｊとが互いに対向した構成を有するので、共通の工程で形成できる。したがって、半導体装置１ｊの低コスト化と容量回路５ｊの高密度化とを容易に両立できる。
【０１４２】
なお、第１〜第３の実施形態において、メモリ層のパターンの形状をメモリセルアレイと容量回路とで変更したことに伴い、メモリ層のパターンのレイアウト密度がメモリセルアレイと容量回路とで均等になるような工夫が行われてもよい。
【０１４３】
例えば、配置間隔（レイアウト間隔）の工夫でレイアウト密度の均等化を図ってもよい。すなわち、図１４に示すように、メモリ層１２において、容量回路５ｋのメモリラインＭＬの線幅Ｌ２がメモリセルアレイ４ｋのメモリセルＭＣの平面幅Ｌ１と均等である場合、容量回路５ｋのメモリラインＭＬの配置間隔Ｇ２は、メモリセルアレイ４ｋのメモリセルＭＣの配置間隔Ｇ１より広くなっていてもよい。図１４は、第１の実施形態〜第３の実施形態の第１の変形例におけるメモリセルアレイ４ｋ及び容量回路５ｋの構成を示す平面図である。図１４に示すメモリセルアレイ４ｋにおいて、メモリセルＭＣのＸ方向のレイアウト幅及びＹ方向のレイアウト幅がともにＬ１であり、Ｘ方向のレイアウト間隔及びＹ方向のレイアウト間隔がともにＧ１（≒Ｌ１）である場合、メモリ層１２におけるメモリセルＭＣのレイアウト密度が約２５％になる。一方、容量回路５ｋにおいて、メモリラインＭＬのＹ方向のレイアウト幅がＬ２（≒Ｌ１）である場合、Ｙ方向のレイアウト間隔がＧ２（≒Ｌ２×３）とすれば、メモリ層１２におけるメモリラインＭＬのレイアウト密度を約２５％にすることができる。すなわち、メモリ層１２のパターンのレイアウト密度をメモリセルアレイ４ｋと容量回路５ｋとで均等化できる。
【０１４４】
あるいは、例えば、線幅（レイアウト幅）の工夫でレイアウト密度の均等化を図ってもよい。すなわち、メモリ層１２において、図１５に示すように、容量回路５ｎのメモリラインＭＬの配置ピッチＰ２がメモリセルアレイ４ｎのメモリセルＭＣの配置ピッチＰ１と均等である場合、容量回路５ｎのメモリラインＭＬの線幅Ｌ３は、メモリセルアレイ４ｎのメモリセルＭＣの平面幅Ｌ１より細くなっていてもよい。図１５は、第１の実施形態〜第３の実施形態の第１の変形例におけるメモリセルアレイ４ｎ及び容量回路５ｎの構成を示す平面図である。図１５に示すメモリセルアレイ４ｎにおいて、メモリセルＭＣのＸ方向のレイアウト幅及びＹ方向のレイアウト幅がともにＬ１（≒Ｐ１×１／２）であり、Ｘ方向のレイアウト間隔及びＹ方向のレイアウト間隔がともにＧ１（≒Ｌ１≒Ｐ１×１／２）である場合、メモリ層１２におけるメモリセルＭＣのレイアウト密度が約２５％になる。一方、容量回路５ｎにおいて、メモリラインＭＬのＹ方向のレイアウト幅がＬ３（≒Ｐ２×１／４＜Ｌ１≒Ｐ１×１／２）である場合、Ｙ方向のレイアウト間隔がＧ３（≒Ｌ３×３≒Ｐ２×３／４）とすれば、メモリ層１２におけるメモリラインＭＬのレイアウト密度を約２５％にすることができる。すなわち、メモリ層１２のパターンのレイアウト密度をメモリセルアレイ４ｎと容量回路５ｎとで均等化できる。
【０１４５】
また、第１〜第３の実施形態において、書き込み回路６（図１参照）は、容量回路５における各メモリラインＭＬに低抵抗状態を書き込んでもよい。この場合、例えば、図１６に示すように、容量回路５及び書き込み回路６の間に切替回路３１が配されてもよい。図１６は、容量回路５に低抵抗状態を書き込むための構成を示す回路図である。
【０１４６】
切替回路３１は、例えば制御回路９（図１参照）による制御に従い、又は、外部から供給される制御信号に従い、容量回路５及び書き込み回路６の電気的な接続構成を切り替えることができる。書き込み回路６は、ノード６ａ及びノード６ｂを有する。切替回路３１は、各メモリラインＭＬの上下のワードラインＷＬａ及びビットラインＢＬａに対して、互いに独立して書き込み回路６のノード６ａ及びノード６ｂへ接続させることができる。
【０１４７】
切替回路３１は、複数のスイッチＳＷｗ１，ＳＷｂ１，ＳＷｗ２，ＳＷｂ２，ＳＷｗ３，ＳＷｂ３，ＳＷｗ４，ＳＷｂ４，ＳＷｗ５，ＳＷｂ５を有する。スイッチＳＷｗ１は、ワードラインＷＬａ−１と書き込み回路６のノード６ａとの間に電気的に接続されている。スイッチＳＷｂ１は、ビットラインＢＬａ−１と書き込み回路６のノード６ｂとの間に電気的に接続されている。スイッチＳＷｗ２は、ワードラインＷＬａ−２と書き込み回路６のノード６ａとの間に電気的に接続されている。スイッチＳＷｂ２は、ビットラインＢＬａ−２と書き込み回路６のノード６ｂとの間に電気的に接続されている。スイッチＳＷｗ３は、ワードラインＷＬａ−３と書き込み回路６のノード６ａとの間に電気的に接続されている。スイッチＳＷｂ３は、ビットラインＢＬａ−３と書き込み回路６のノード６ｂとの間に電気的に接続されている。スイッチＳＷｗ４は、ワードラインＷＬａ−４と書き込み回路６のノード６ａとの間に電気的に接続されている。スイッチＳＷｂ４は、ビットラインＢＬａ−４と書き込み回路６のノード６ｂとの間に電気的に接続されている。スイッチＳＷｗ５は、ワードラインＷＬａ−５と書き込み回路６のノード６ａとの間に電気的に接続されている。スイッチＳＷｂ５は、ビットラインＢＬａ−５と書き込み回路６のノード６ｂとの間に電気的に接続されている。
【０１４８】
例えば、切替回路３１においてスイッチＳＷｗ１，ＳＷｂ１が選択的にオンされた場合、書き込み回路６がワードラインＷＬａ−１及びビットラインＢＬａ−１にある一定のリセット電圧を印加することで、メモリラインＭＬ−１に低抵抗状態を書き込むことができる。切替回路３１においてスイッチＳＷｗ２，ＳＷｂ２が選択的にオンされた場合、書き込み回路６がワードラインＷＬａ−２及びビットラインＢＬａ−２にある一定のリセット電圧を印加することで、メモリラインＭＬ−２に低抵抗状態を書き込むことができる。切替回路３１においてスイッチＳＷｗ３，ＳＷｂ３が選択的にオンされた場合、書き込み回路６がワードラインＷＬａ−３及びビットラインＢＬａ−３にある一定のリセット電圧を印加することで、メモリラインＭＬ−３に低抵抗状態を書き込むことができる。切替回路３１においてスイッチＳＷｗ４，ＳＷｂ４が選択的にオンされた場合、書き込み回路６がワードラインＷＬａ−４及びビットラインＢＬａ−４にある一定のリセット電圧を印加することで、メモリラインＭＬ−４に低抵抗状態を書き込むことができる。切替回路３１においてスイッチＳＷｗ５，ＳＷｂ５が選択的にオンされた場合、書き込み回路６がワードラインＷＬａ−５及びビットラインＢＬａ−５にある一定のリセット電圧を印加することで、メモリラインＭＬ−５に低抵抗状態を書き込むことができる。
【０１４９】
また、第１〜第３の実施形態において、テスト回路７（図１参照）は、容量回路５における電極ＥＬ間の絶縁性が確保されているかのテスト（ショート不良のテスト）を行ってもよい。この場合、例えば、図１７に示すように、容量回路５及びテスト回路７の間に切替回路３２が配されてもよい。図１７は、容量回路５をテストするための構成を示す回路図である。
【０１５０】
切替回路３２は、例えば制御回路９（図１参照）による制御に従い、又は、外部から供給される制御信号に従い、容量回路５及びテスト回路７の電気的な接続構成を切り替えることができる。テスト回路７は、ノード７ａ及びノード７ｂを有する。切替回路３２は、電極ＥＬ−１，ＥＬ−２に対してテスト回路７のノード７ａ及びノード７ｂへ接続させることができる。
【０１５１】
なお、テスト回路７及び切替回路３２により容量回路５のテストを行うタイミングとしては、容量回路５の使用前であってもよく、例えば、半導体装置の製造後であってもよいし、半導体装置の使用前であってもよいし、半導体装置の電源投入時であってもよい。
【０１５２】
切替回路３２は、複数のスイッチＳＷｗ１，ＳＷｂ１，ＳＷｗ２，ＳＷｂ２，ＳＷｗ３，ＳＷｂ３，ＳＷｗ４，ＳＷｂ４，ＳＷｗ５，ＳＷｂ５，ＳＷｃ１，ＳＷｃ２を有する。スイッチＳＷｗ１は、ワードラインＷＬａ−１とテスト回路７のノード７ｂとの間に電気的に接続されている。スイッチＳＷｂ１は、ビットラインＢＬａ−１とテスト回路７のノード７ａとの間に電気的に接続されている。スイッチＳＷｗ２は、ワードラインＷＬａ−２とテスト回路７のノード７ｂとの間に電気的に接続されている。スイッチＳＷｂ２は、ビットラインＢＬａ−２とテスト回路７のノード７ａとの間に電気的に接続されている。スイッチＳＷｗ３は、ワードラインＷＬａ−３とテスト回路７のノード７ｂとの間に電気的に接続されている。スイッチＳＷｂ３は、ビットラインＢＬａ−３とテスト回路７のノード７ａとの間に電気的に接続されている。スイッチＳＷｗ４は、ワードラインＷＬａ−４とテスト回路７のノード７ｂとの間に電気的に接続されている。スイッチＳＷｂ４は、ビットラインＢＬａ−４とテスト回路７のノード７ａとの間に電気的に接続されている。スイッチＳＷｗ５は、ワードラインＷＬａ−５とテスト回路７のノード７ｂとの間に電気的に接続されている。スイッチＳＷｂ５は、ビットラインＢＬａ−５とテスト回路７のノード７ａとの間に電気的に接続されている。スイッチＳＷｃ１は、接続ラインＣＬ−１とテスト回路７のノード７ａとの間に電気的に接続されている。スイッチＳＷｃ２は、接続ラインＣＬ−２とテスト回路７のノード７ｂとの間に電気的に接続されている。
【０１５３】
例えば、切替回路３１においてスイッチＳＷｗ２，ＳＷｂ２，ＳＷｗ４，ＳＷｂ４，ＳＷｃ１の少なくとも１つとスイッチＳＷｗ１，ＳＷｂ１，ＳＷｗ３，ＳＷｂ３，ＳＷｗ５，ＳＷｂ５，ＳＷｃ２の少なくとも１つとがともにオンされた場合、テスト回路７が電極ＥＬ−１と電極ＥＬ−２との間が電気的にショートしていないかテストを行うことができる。テスト回路７は、電極ＥＬ−１と電極ＥＬ−２との間の抵抗率が閾値以下である場合に、ショート不良が発生しているとして不良ありを示すエラー信号を制御回路９又は外部に出力することができる。
【０１５４】
例えば、半導体装置の製造条件がメモリセルアレイに合せて適切化されている場合、容量回路５の歩留まりが高いとは限らない。例えば、容量回路５のショート不良が発生すると、容量回路５が接続されている回路が使用できなくなることなどにより半導体装置自体が使用不能（不良）となる可能性がある。その点を考慮し、容量回路５と容量回路５を使用する回路（例えば、図１に示す電源回路８及び／又は制御回路９）との間に、図１７に示すような切替回路３２を設けておき、容量回路５がテストによりショート不良と判断された場合、切替回路３２が容量回路５と容量回路５を使用する回路との電気的に接続を遮断するようにすることができる。この結果、容量回路５のショート不良により、半導体装置自体が使用不能（不良）となることを避けることができる。
【０１５５】
あるいは、図１８に示すように、容量回路５−１，５−２と容量使用回路３５−１，３５−２とを２組用意しておいてもよい。図１８は、第１の実施形態〜第３の実施形態の第５の変形例における容量回路５−１，５−２、容量使用回路３５−１，３５−２、及びテスト回路７を含む構成を示す回路図である。容量使用回路３５−１，３５−２は、例えば、図１に示す電源回路８及び／又は制御回路９などである。図１８に示すテスト回路７は、容量回路５−１及び容量回路５−２のテストをそれぞれ行い、容量回路５−１，５−２のうち、不良となった容量回路５の動作を停止し、正常である容量回路５を動作させるようにしてもよい。また、テスト回路７は、テスト結果に応じて、セレクト信号をセレクタ３４に供給し、正常である容量回路５に対応する容量使用回路３５の出力が半導体装置内部や外部に出力されるようにすることができる。
【０１５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１５７】
１  半導体装置、４，４ｉ，４ｊ，４ｋ，４ｎ  メモリセルアレイ、５，５ｉ，５ｊ，５ｋ，５ｎ  容量回路。
【図１】
2020047736.tif 000003
【図２】
2020047736.tif 000004
【図３】
2020047736.tif 000005
【図４】
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【図５】
2020047736.tif 000007
【図６】
2020047736.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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