(57)【要約】【課題】画素回路間での薄膜トランジスタの特性差を、小さくする。【解決手段】表示装置は、基板と、前記基板上の、複数の発光素子と、前記基板上の、前記複数の発光素子をそれぞれ制御する複数の画素回路と、を含む。前記複数の画素回路は、それぞれ、薄膜トランジスタを含み、前記薄膜トランジスタは、それぞれ、チャネルを含み、前記複数の画素回路は、前記チャネルのアニールのためのパルスレーザ光のスキャン方向において、異なる位置に配置されており、前記チャネルのうちで少なくとも同一色のチャネルは、前記スキャン方向において、前記パルスレーザ光の照射周期における同一位相の位置に配置されている。【選択図】図７
2020003670.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上の、複数の発光素子と、
前記基板上の、前記複数の発光素子をそれぞれ制御する複数の画素回路と、
を含み、
前記複数の画素回路は、それぞれ、薄膜トランジスタを含み、
前記薄膜トランジスタは、それぞれ、チャネルを含み、
前記複数の画素回路は、前記チャネルのアニールのためのパルスレーザ光のスキャン方向において、異なる位置に配置されており、
前記チャネルのうちで少なくとも同一色のチャネルは、前記スキャン方向において、前記パルスレーザ光の照射周期における同一位相の位置に配置されている、
表示装置。
【請求項２】
請求項１に記載の表示装置であって、
前記チャネルはポリシリコンで形成されており、
前記チャネルは、前記アニールにより多結晶化される、
表示装置。
【請求項３】
請求項１に記載の表示装置であって、
前記薄膜トランジスタは、前記発光素子へ供給される電流を制御して前記発光素子の発光を制御する駆動薄膜トランジスタである、
表示装置。
【請求項４】
請求項１に記載の表示装置であって、
前記複数の画素回路を含み、前記スキャン方向に連続して配列された画素回路を含み、
前記配列された画素回路の前記スキャン方向における画素回路ピッチのＮ倍が、前記パルスレーザ光のスキャンピッチのＭ倍と一致し、
前記Ｎは１より大きい自然数であり、前記Ｍは前記Ｎより大きい自然数であり、
前記配列された画素回路は、それぞれ、チャネルを含むトランジスタを含み
前記配列された画素回路の前記チャネルは、前記スキャン方向において、前記パルスレーザ光の照射周期における同一位相の位置に配置されており、
前記配列された画素回路において、Ｎ個の連続する画素回路からなる画素回路ユニットのチャネル位置のパターンが、前記配列されている画素回路において繰り返されている、
表示装置。
【請求項５】
請求項４に記載の表示装置であって、
前記画素回路ユニットにおいて、隣接するチャネルの間隔は、それぞれ、前記パルスレーザ光のスキャンピッチの整数倍であり、
前記画素回路ユニットにおける前記間隔の差分の最大値は、前記スキャンピッチと一致する、
表示装置。
【請求項６】
請求項１に記載の表示装置であって、
前記チャネルは、前記スキャン方向に平行な第１方向に沿って延びる第１方向延在部と、前記スキャン方向に垂直な第２方向に沿って延びる第２方向延在部とで構成され、前記第１方向延在部と前記第２方向延在部とが交互に連結されており、
前記第２方向延在部のそれぞれは、その両端の少なくとも一方において、第１方向延在部の前記第１方向における端部の前記第１方向に沿った側に連結され、
前記第２方向延在部それぞれにおいて、中央を前記第２方向において端から端まで延びる直線状の第１仮想線が定義され
前記第１方向における前記第１仮想線の位置で、前記第２方向における前記第１方向延在部の数とチャネル幅の積及び前記第１仮想線の長さの和が、同一の値であり、
前記第２方向に延びる直線状の第２仮想線が前記第２方向延在部と重ならない前記第１方向における位置において、前記第２仮想線と重なる前記第１方向延在部の数とチャネル幅との積が、前記同一の値である、
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、表示装置に関する。
【背景技術】
【０００２】
ＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）素子は電流駆動型の自発光素子であるため、バックライトが不要となる上に、低消費電力、広視野角、高コントラスト比が得られるなどのメリットがあり、フラットパネルディスプレイの開発において期待されている。
【０００３】
アクティブマトリクスタイプのＯＬＥＤ表示装置は、表示領域には画素がマトリクス状に縦横に配置されている。この画素は、１又は複数の副画素を備える。画素が、複数の副画素を備える場合、複数の副画素は、例えば異なる色の光を発光する。副画素は、その副画素を選択するトランジスタと、その副画素の表示をつかさどるＯＬＥＤ素子に電流を供給する駆動ＴＦＴ等から構成される画素回路とを含む。ＯＬＥＤ表示装置におけるトランジスタは、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）であり、一般に、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）ＴＦＴが使用される。
単色表示のＯＬＥＤ表示装置では、単色の画素のみが配置されるが、フルカラー表示のＯＬＥＤ表示装置では、三原色の赤（Ｒ）、緑（Ｇ）、青（Ｂ）の副画素を組み合わせて配置していたり、白（Ｗ）の副画素を配置して、Ｒ，Ｇ，Ｂのカラーフィルターの配列を組み合わせてフルカラーの表示が実現される。
【０００４】
低温ポリシリコンのプロセスは、ＴＦＴの能動層を含むポリシリコン（Ｐｏｌｙ−Ｓｉ）を生成するため、アモルファスシリコン（ａ−Ｓｉ）膜をエキシマレーザアニール（ＥＬＡ）装置によって結晶化（多結晶化）させる。ＥＬＡ装置は細長い照射領域を持つパルスレーザ装置である。ＥＬＡ装置はその細長い照射領域で、基板全体のシリコン膜を結晶化させる。そのため、連続して照射するパルスレーザ光が部分的に重なるように、照射位置を少しずつずらしながら基板上を一方向にスキャンする。そのため、ポリシリコン膜は、パルスの周波数とスキャン速度で決まるスキャンピッチに対応した周期的な特性変動を持っている。
【０００５】
各副画素は表示領域に縦横等間隔に配置されるため、通常、副画素ピッチは画面サイズと解像度とから決定される。一方、ＥＬＡスキャンピッチは、ＴＦＴの基本特性を基にプロセスの観点から決定される。したがって、ＴＦＴ（のチャネル）位置とパルスレーザ光の繰り返し照射位置との間の位置関係は、スキャン方向において異なる位置に物理的に配置された副画素の間で異なる。このため、異なる画素回路間で、ＴＦＴが異なる特性を有し得る。
【０００６】
例えば、表示画面に対して細長い形状をしたＥＬＡのパルスレーザ光の長軸を表示領域の横方向と一致させ、縦方向に表示領域をパルスレーザ光でスキャンした場合、表示画像には一定の周期をもった濃淡による横スジが現れることがある。このような横スジは表示ムラとも呼ばれる。すなわち、ＴＦＴ特性の不均一性に起因して、表示画像に周期的な縞状のムラが現れることがある。ＴＦＴ特性の不均一性に起因する表示ムラは、例えば米国特許第５９８１９７４に開示されているように、液晶表示装置においても現れることがある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第５９８１９７４号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
したがって、パルスレーザ光を照射して、薄膜トランジスタのチャネルをアニールする場合、このパルスレーザ光の照射に起因して生じる薄膜トランジスタの特性差を小さくできる技術が望まれる。この特性差とは、第１画素回路に含まれる薄膜トランジスタの特性と第１画素回路と異なる第２画素回路に含まれる薄膜トランジスタの特性との差である。
【課題を解決するための手段】
【０００９】
本開示の一態様は、基板と、前記基板上の、複数の発光素子と、前記基板上の、前記複数の発光素子をそれぞれ制御する複数の画素回路とを含む表示装置である。前記複数の画素回路は、それぞれ、薄膜トランジスタを含む。前記薄膜トランジスタは、それぞれ、チャネルを含む。前記複数の画素回路は、前記チャネルのアニールのためのパルスレーザ光のスキャン方向において、異なる位置に配置されている。前記チャネルのうちで少なくとも同一色のチャネルは、前記スキャン方向において、前記パルスレーザ光の照射周期における同一位相の位置に配置されている。
【発明の効果】
【００１０】
本開示の一態様によれば、薄膜トランジスタの特性差を小さくすることができる。
【図面の簡単な説明】
【００１１】
【図１Ａ】ＥＬＡ装置からのパルスレーザ光によるレーザアニールの様子を模式的に示している。
【図１Ｂ】線状パルスビームの短軸方向のエネルギ分布を示すグラフである。
【図１Ｃ】パルスレーザ光のスキャン方向前方端を拡大して模式的に示す第１の図である。
【図１Ｄ】パルスレーザ光のスキャン方向前方端を拡大して模式的に示す第２の図である。
【図１Ｅ】パルスレーザ光の照射周期に応じた特性変動を有するポリシリコン膜と、ＴＦＴのチャネルとの位置関係の例を、模式的に示している。
【図２】ＯＬＥＤ表示装置の構成例を模式的に示す。
【図３Ａ】画素回路の構成例を示す。
【図３Ｂ】画素回路の他の構成例を示す。
【図４】ＯＬＥＤ表示装置の駆動ＴＦＴを含む部分の断面構造を模式的に示す。
【図５】画素回路の他の構成例を示す。
【図６】図５に示す回路構成を有する画素回路の要素レイアウト例の平面図である。
【図７】パルスレーザ光のスキャン方向に配列されている画素、画素内の駆動ＴＦＴのチャネル、及び、パルスレーザ光の連続する照射位置、の位置関係を模式的に示している。
【図８】Ｎ×ＰＥＬＡ＝ｎ×ＰＰＩＸの関係を満たす、Ｎ、ｎ及びＰＥＬＡの組の例を示している。
【図９】画素ピッチＰＰＩＸが１０３．５μｍ、スキャンピッチＰＥＬＡが１８μｍ、画素ユニットの画素数ｎが４、ＥＬＡ周期数Ｎが２３の、レイアウトを示す。
【図１０】図９に示すレイアウトを規定する数値を示す。
【図１１】図９に示すレイアウトにおける、チャネルの画素回路内位置を示す。
【図１２】画素ピッチＰＰＩＸが１０３．５μｍ、スキャンピッチＰＥＬＡが２３μｍ、画素ユニットの画素数ｎが２、ＥＬＡ周期数Ｎが９の、レイアウトを示す。
【図１３】図１２に示すレイアウトを規定する数値を示す。
【図１４】図１２に示すレイアウトにおける、チャネルの画素回路内位置を示す。
【図１５】画素ピッチＰＰＩＸが１０３．５μｍ、スキャンピッチＰＥＬＡが２１μｍ、画素ユニットの画素数ｎが１４、ＥＬＡ周期数Ｎが６９の、レイアウトを示す。
【図１６】図１５に示すレイアウトを規定する数値を示す。
【図１７】図１５に示すレイアウトにおける、チャネルの画素回路内位置を示す。
【図１８】屈曲形状を有するチャネルと、パルスレーザ光の照射位置との、位置関係の例を模式的に示す。
【図１９】屈曲形状を有するチャネル、及び、スキャン方向における位置に対するチャネルの占有面積の分布を示す。
【図２０】他の屈曲形状を有するチャネル、及び、スキャン方向における位置に対するチャネルの占有面積の分布を示す。
【図２１】図２０に示すチャネルの形状の詳細を説明するための図である。
【図２２】他のチャネル形状の例を示す。
【図２３】Ｒコーナを有するチャネルと直角コーナを有するチャネルとの関係を示す。
【図２４】他のチャネル形状の例を示す。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照して本発明の実施形態を説明する。本実施形態は本発明を実現するための一例に過ぎず、本発明の技術的範囲を限定するものではないことに注意すべきである。
【００１３】
［概要］
以下に開示するＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）表示装置において、副画素の画素回路は、この副画素を選択する薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）と、この副画素に電流を供給する駆動ＴＦＴとを含む。画素回路内のＴＦＴは、ポリシリコン（Ｐｏｌｙ−Ｓｉ）のチャネルを含む、ポリシリコンＴＦＴである。
【００１４】
ＴＦＴのポリシリコンは、いわゆる低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）で構成されている。ポリシリコンからなるＴＦＴの能動層は、アモルファスシリコン（ａ−Ｓｉ）膜を細長い線状のパルスレーザ光でスキャンすることで結晶化（多結晶化）し、さらに、フォトリソグラフィやエッチングなどの処理を行うことで形成される。
【００１５】
結晶化のためのパルスレーザ装置は、一般に、エキシマレーザ装置であり、エキシマレーザアニール（ＥＬＡ）装置とも呼ばれる。図１Ａは、ＥＬＡ装置からのパルスレーザ光５０によるレーザアニールの様子を模式的に示している。パルスレーザ光５０は、細長い線状であり、長手方向を長軸、短か手方向を短軸としたとき、短軸方向がスキャン方向に平行であり、長軸方向はスキャン方向に垂直である。図１Ａにおける短軸幅５３は、パルスレーザ光５０の照射領域の短軸方向における寸法であり、長軸長さ５５は、パルスレーザ光５０の照射領域の長軸方向における寸法である。
【００１６】
ＥＬＡ装置は、連続するパルスレーザ光が部分的に重なるように、照射位置を少しずつずらして、パルスレーザ光を繰り返しアモルファスシリコン膜４７に照射する。ＥＬＡ装置は、一般に、基板４９をスライドすることで、照射位置を変化させる。アモルファスシリコン膜４７が、パルスレーザ光により瞬間的に融解し、その後固化することで、結晶化される。細長いパルスレーザ光５０をスキャンすることで、アモルファスシリコン膜４７全体を結晶化できるが、微視的に見た場合、パルスレーザ光５０の短軸方向の端部が照射された痕跡が結晶化されたポリシリコン膜４０上に残る。そのため、ポリシリコン膜４０は、パルスレーザ光のスキャンピッチ（照射ピッチ）に対応した周期的な特性変動を持つ。
【００１７】
さらに結晶化の過程を、図１Ｂ〜図１Ｅを参照して説明する。図１Ｂは、線状パルスレーザ光の短軸方向のエネルギ分布を示すグラフである。図１Ｂにおいて、横軸は短軸方向の座標を示し、縦軸はエネルギ密度を示す。線状パルスレーザ光の短軸方向のエネルギ分布は、図１Ｂのように模式的には理想的な矩形（図中の破線５０１）で表現されるが、実際にはその端部では有限の傾斜を持っている（図中の実線５０２）。
【００１８】
パルスレーザ光５０によるポリシリコン膜４０の結晶化の過程を、図１Ｃ、図１Ｄにより説明する。図１Ｃ、図１Ｄでは基板４９を固定し、パルスレーザ光５０の照射位置が左方向（図面矢印方向）へ移動するように表現している。まず図１Ｃは、任意のｓショット目が照射された状態である。ｓ−１ショット目以前の痕跡については記載を省略している。スキャン方向前方（図の左側）のシリコン膜はアモルファス状態（符号４７ｒ参照）であり、ｓショット目のパルスレーザ光５０が照射された範囲Ｃｒｓ＿Ｓが結晶化される。パルスレーザ光５０の第１領域が照射される領域Ｃｒｓ４１では均等な結晶化が行われる。パルスレーザ光５０の第１領域は、図１Ｂにおいて、パルスレーザ光における中央のエネルギ密度が平坦な領域（すなわち、エネルギ密度が最も大きい領域）に相当する。
【００１９】
一方、パルスレーザ光５０の第２領域が照射される領域Ｃｒｓ４２では、領域Ｃｒｓ４１と異なった結晶化状態となる。パルスレーザ光５０の第２領域は、図１Ｂにおいて、パルスレーザ光における、前方端のエネルギ密度が傾斜を持って減少している領域に相当する。また、パルスレーザ光５０の第３領域が照射される領域Ｃｒｓ４３では、ポリシリコン膜４０は十分に結晶化されない。パルスレーザ光５０の第３領域は、図１Ｂにおいて、最前方で結晶化のしきい値以下のエネルギに低下していく領域に相当する。そのさらに前方（図の左側）ではポリシリコン膜４０はアモルファス状態（符号４７ｒ参照）のままとなる。このようにして、ポリシリコン膜４０上にｓショット目前縁にパルスレーザ光を照射した痕跡が残る。
【００２０】
次に、図１Ｄで同位置のｓ＋１ショット目の状態を説明する。ＥＬＡはパルスレーザ光５０を一部重ねながらずらして照射していく。すなわち、図１Ｄでは、ｓ＋１ショット目のパルスレーザ光５０が照射された範囲Ｃｒｓ＿Ｓ＋１が結晶化される。スキャン方向前縁ではｓショット目と同様な現象が起きる。ｓショット目で形成された照射痕の端部は、ｓ＋１ショット目のパルスレーザ光５０の第１領域が照射される。しかし、レーザビーム光によるプロセスは、被加工物で光のエネルギが吸収されて熱となることで生じる現象である。照射エネルギは均一であったとしても、被加工物の側の光学的な特性が異なると、結果的に生じる熱エネルギに差が生じる。
【００２１】
図１Ｄの場合、ポリシリコン膜４０の結晶状態によって光学的特性に差がある。一般にＥＬＡで用いるパルスレーザ光の波長の吸収率は、アモルファス状態の方が多結晶状態（ポリシリコン）に比べて高い。したがって、ｓショット目でスキャン方向前縁に形成された痕跡、すなわち結晶化状態の違う領域はｓ＋１ショット目で均質化しきれず残存する。ｓ＋２ショット目以降でも同様にこの結晶化状態の差は均質化しきれず、結果的にポリシリコン膜４０には周期的に結晶化状態の異なる領域が形成される。このようなポリシリコン膜４０上にＴＦＴを形成した場合、どの領域にＴＦＴが形成されるかにより、ポリシリコン膜４０の結晶化状態の差によって、トランジスタ特性に差異を生じる可能性がある。
【００２２】
パルスレーザ光の照射位置はパルスの周波数とスキャン速度で決まる等しい間隔で周期的に存在する。その照射位置をたとえば、パルスレーザ光のスキャンの進行方向の短軸端と定義した場合、画素回路内のＴＦＴは、その照射位置を基準とする相対的な位置に応じて、ＴＦＴ特性の微妙な差を持ち得る。
【００２３】
図１Ｅは、パルスレーザ光の照射周期（空間的な周期）に応じた特性変動を有するポリシリコン膜４０と、ＴＦＴのチャネル４５との位置関係の例を、模式的に示している。図１Ｅの例において、照射パルスレーザ光のスキャン方向５１と、ＴＦＴのチャネル４５のチャネル長Ｌの方向とが、平行となるように、ＴＦＴが配置されている。線状パルスレーザ光の短軸方向が、スキャン方向５１と平行であり、長軸方向はスキャン方向５１と垂直である。
【００２４】
例えば、パルスレーザ光の照射領域のスキャン方向５１における寸法（線状パルスレーザ光の短軸幅５３）は数百μｍであり、スキャンピッチ５２は、数十μｍである。スキャンピッチ５２は、繰り返し照射されるパルスレーザ光の１ステップの移動距離（照射間隔）を示す。線状パルスレーザ光の長軸の寸法（長軸長さ５５）は、一般に、表示領域の当該長軸に平行な方向の寸法よりも大きい。
【００２５】
図１Ｅの例においては、特性変動の１周期に対応するポリシリコン膜４０の領域は、説明のため、便宜的に三つの領域４１、４２、４３に区分して表現されている。領域４１は前述の結晶化過程の説明において、パルスレーザ光のエネルギが平坦な領域のみが照射された領域。領域４２と領域４３がパルスレーザ光のスキャン方向前縁が照射された近傍であり、領域４２がエネルギが低下している領域、領域４３が結晶化のしきい値の境界領域をイメージしている。ただし、実際には、図のような明確な境界線で区分できるものではなく、ポリシリコン膜４０の特性は領域４１から領域４２、領域４３の領域で連続的に変化する。
【００２６】
領域４１、４２、及び４３は、この順序で、パルスレーザ光の照射位置（スキャンピッチ５２で決まる位置）と同期して、スキャン方向５１において周期的に配列されている。連続する三つの領域４１、４２及び４３のスキャン方向５１における合計寸法が、スキャンピッチ５２に一致する。
【００２７】
ＴＦＴのチャネル４５の特性は、ポリシリコン膜４０からチャネル長Ｌに相当する範囲の特性を抽出し平均化した特性と略一致する、と考えられる。図１Ｅの例においては、チャネル４５を構成する三つの領域４１、４２、４３の面積比が同一のチャネル４５は、略同一の特性を有すると考えられる。
【００２８】
ＯＬＥＤ素子は自発光であり、電流駆動される点が液晶素子との大きな違いである。液晶表示装置では、スイッチとして動作する画素選択ＴＦＴにより画素に所定の電圧を充電したのちにスイッチ（選択ＴＦＴ）をＯＦＦにして電圧を保持すればよい。すなわち、表示は、画素外部から与えられ、充電された電圧で決まる。
【００２９】
一方で、ＯＬＥＤ表示装置では、液晶表示装置と同様に画素の外部から与えられた電圧を保持するが、その電圧で画素駆動ＴＦＴを動作させて、ＯＬＥＤ素子に流れる電流を制御する。同じ電圧でＴＦＴを動作させても、ＴＦＴのトランジスタ特性に違いがあると、流れる電流は異なってしまう。すなわち、画素回路のうちで駆動ＴＦＴのトランジスタ特性がＯＬＥＤ素子の発光に対する影響が最も大きい。
【００３０】
そのため、ＯＬＥＤ表示装置の画素回路は、一般に、輝度制御のため駆動ＴＦＴを飽和領域で動作するように設計される。また、ポリシリコンＴＦＴに存在するｋｉｎｋ効果を回避して、飽和特性を安定化させるために、駆動ＴＦＴは、長いチャネル長を有するように設計される。長いチャネル長を前述のパルスレーザ光のスキャン方向と平行に配置することで、ポリシリコン膜の周期的特性変動を平均化する。この平均化により、駆動ＴＦＴは、ポリシリコン膜４０の周期的特性変動の影響を受けにくくなる。
【００３１】
したがって、画素回路間での、駆動ＴＦＴのチャネルの特性差を小さくすることが重要である。特に、同一色の副画素の画素回路の間で、駆動ＴＦＴのチャネルの特性差を小さくすることが重要である。
【００３２】
本開示の一態様において、同一色又は全色の複数の画素回路に含まれる駆動ＴＦＴのチャネルは、パルスレーザ光のスキャン方向において、パルスレーザ光の照射周期（空間的周期）における実質的に同一の位相の位置に配置されている。この状態を実空間の座標で説明すると、ポリシリコン膜には前述のようにパルスレーザ光によって周期的な特性分布が形成されている。パルスレーザ光の照射位置を仮に短軸方向（スキャン方向と同じ）の前縁で定義すると、各照射位置を基準にして同じ特性分布のパターンが等間隔（スキャンピッチ）で形成されていることになる。
【００３３】
一方ＴＦＴのチャネルの位置を、仮にパルスレーザ光のスキャン方向前方のチャネル端で定義する。「チャネルをパルスレーザ光の照射周期の同一位相の位置に配置する」ということは、チャネルの位置とその最近傍のパルスレーザ光の照射位置の距離が、どの駆動ＴＦＴのチャネルにおいても同一になるということである。これら駆動ＴＦＴのチャネルは、同一形状及び同一の向きを有するからチャネルを構成するポリシリコンの特性のパターンは一致する。このため、同一色の画素の駆動ＴＦＴの特性を一致させることができる。
【００３４】
上述のように、画素回路において、パルスレーザ光の照射位置を基準にして、駆動ＴＦＴを同じ位置に配置する、言い換えれば、パルスレーザ光のスキャンピッチに対して等価な位置（同一位相の位置）に駆動ＴＦＴを配置する。これにより、シリコン膜の結晶化のためのレーザアニールにより発生し得る表示ムラを効果的に低減することができる。
【００３５】
駆動ＴＦＴのチャネルを照射周期における同一位相の位置に配置することは、チャネルが屈曲形状を有している場合に特に効果的である。チャネルが、スキャン方向において直線状であり、さらに、その長さ（スキャン方向における寸法）がスキャンピッチの整数倍である場合、チャネルを構成するポリシリコンの平均特性は実質的に同一である。図１Ｅの例において、チャネルの長さＬをスキャンピッチ５２の整数倍にすると、チャネルが異なる位相の位置にあってもチャネルを構成する三つの領域４１、４２、４３の面積比は同じになる。
【００３６】
しかし、チャネルが屈曲している場合、パルスレーザ光の照射周期における異なる位相の位置に配置されているチャネルは、三つの領域４１、４２、４３の異なる面積比を持ち得る。三つの領域４１、４２、４３の面積比が異なるチャネルは、上述のように、異なる特性を有する。上述のように、駆動ＴＦＴのチャネルを、パルスレーザ光のスキャン方向において、パルスレーザ光の照射周期における同一位相の位置に配置することで、任意のチャネル形状のチャネルに同一の特性パターンを持たせることができる。
【００３７】
本開示の他の態様において、同一色又は全色の複数の画素回路に含まれる駆動ＴＦＴのチャネルは、チャネルの配置位置の違いによるチャネル特性の相違を小さくするため、特定の形状を有する。より具体的には、チャネルは、特定の屈曲形状を有し、さらに、パルスレーザ光のスキャン方向に沿ったその寸法が、パルスレーザ光のスキャンピッチの整数倍である。チャネルは、パルスレーザ光の照射周期における異なる位相の領域の割合の差が小さくなるように、特定の屈曲形状を有している。特定の屈曲形状の詳細は後述する。
【００３８】
チャネルが上記特定の屈曲形状及び寸法を有することで、異なる位置に配置されたチャネル間のチャネル特性の差異を小さくすることができる。当該チャネルは、パルスレーザ光の照射周期における同一位相の位置に配置されている必要はない。
【００３９】
当該チャネルは、パルスレーザ光の照射周期における同一位相の位置に配置されてもよい。これにより、異なる位置に配置されているチャネル間の特性の違いをさらに小さくすることができる。または、上記特定の屈曲形状を有し、パルスレーザ光のスキャン方向に沿ったその寸法がパルスレーザ光のスキャンピッチの整数倍と異なるチャネルを、パルスレーザ光の照射周期における同一位相の位置に配置してもよい。これにより、チャネル位置のゆらぎによるチャネル特性の違いを小さくすることができる。
【００４０】
以下において、図面を参照して実施形態を具体的に説明する。各図において共通の構成については同一の参照符号が付されている。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。
【００４１】
＜実施形態１＞
［全体構成］
図２は、ＯＬＥＤ表示装置１０の構成例を模式的に示す。ＯＬＥＤ表示装置１０は、ＯＬＥＤ素子が形成されるＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）基板１００と、有機発光素子を封止する封止基板２００と、ＴＦＴ基板１００と封止基板２００とを接合する接合部（ガラスフリットシール部）３００を含んで構成されている。ＴＦＴ基板１００と封止基板２００との間には、例えば、乾燥空気が封入されており、接合部３００により封止されている。
【００４２】
ＴＦＴ基板１００の表示領域１２５の外側のカソード電極形成領域１１４の周囲に、走査ドライバ１３１、エミッションドライバ１３２、保護回路１３３、ドライバＩＣ１３４、デマルチプレクサ１３６が配置されている。ドライバＩＣ１３４は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）１３５を介して外部の機器と接続される。
【００４３】
走査ドライバ１３１はＴＦＴ基板１００の走査線を駆動する。エミッションドライバ１３２は、エミッション制御線を駆動して、各画素の発光期間を制御する。ドライバＩＣ１３４は、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）を用いて実装される。
【００４４】
ドライバＩＣ１３４は、走査ドライバ１３１及びエミッションドライバ１３２に電源及びタイミング信号（制御信号）を与える。さらに、ドライバＩＣ１３４は、デマルチプレクサ１３６に、電源及びデータ信号を与える。
【００４５】
デマルチプレクサ１３６は、ドライバＩＣ１３４の一つのピンの出力を、ｄ本（ｄは２以上の整数）のデータ線に順次出力する。デマルチプレクサ１３６は、ドライバＩＣ１３４からのデータ信号の出力先データ線を、走査期間内にｄ回切り替えることで、ドライバＩＣ１３４の出力ピン数のｄ倍のデータ線を駆動する。
【００４６】
［回路構成］
基板１００上には、複数の副画素のアノード電極にそれぞれ供給する電流を制御する複数の画素回路が形成されている。図３Ａは、画素回路の構成例を示す。各画素回路は、駆動トランジスタＴ１と、選択トランジスタＴ２と、エミッショントランジスタＴ３と、保持容量Ｃ１とを含む。画素回路は、ＯＬＥＤ素子Ｅ１の発光を制御する。トランジスタは、ＴＦＴである。
【００４７】
選択トランジスタＴ２は副画素を選択するスイッチである。選択トランジスタＴ２はｐチャネル型ＴＦＴであり、ゲート端子は、走査線１０６に接続されている。ソース端子は、データ線１０５に接続されている。ドレイン端子は、駆動トランジスタＴ１のゲート端子に接続されている。
【００４８】
駆動トランジスタＴ１はＯＬＥＤ素子Ｅ１の駆動用のトランジスタ（駆動ＴＦＴ）である。駆動トランジスタＴ１はｐチャネル型ＴＦＴであり、そのゲート端子は選択トランジスタＴ２のドレイン端子に接続されている。駆動トランジスタＴ１のソース端子は電源線１０８（Ｖｄｄ）に接続されている。ドレイン端子は、エミッショントランジスタＴ３のソース端子に接続されている。駆動トランジスタＴ１のゲート端子とソース端子との間に保持容量Ｃ１が形成されている。
【００４９】
エミッショントランジスタＴ３は、ＯＬＥＤ素子Ｅ１への駆動電流の供給と停止を制御するスイッチである。エミッショントランジスタＴ３はｐチャネル型ＴＦＴであり、ゲート端子はエミッション制御線１０７に接続されている。エミッショントランジスタＴ３のソース端子は駆動トランジスタＴ１のドレイン端子に接続されている。エミッショントランジスタＴ３のドレイン端子は、ＯＬＥＤ素子Ｅ１に接続されている。
【００５０】
次に、画素回路の動作を説明する。走査ドライバ１３１が走査線１０６に選択パルスを出力し、選択トランジスタＴ２をオン状態にする。データ線１０５を介してドライバＩＣ１３４から供給されたデータ電圧は、保持容量Ｃ１に格納される。保持容量Ｃ１は、格納された電圧を、１フレーム期間を通じて保持する。保持電圧によって、駆動トランジスタＴ１のコンダクタンスがアナログ的に変化し、駆動トランジスタＴ１は、発光階調に対応した順バイアス電流をＯＬＥＤ素子Ｅ１に供給する。
【００５１】
エミッショントランジスタＴ３は、駆動電流の供給経路上に位置する。エミッションドライバ１３２は、エミッション制御線１０７に制御信号を出力して、エミッショントランジスタＴ３のオンオフを制御する。エミッショントランジスタＴ３がオン状態のとき、駆動電流がＯＬＥＤ素子Ｅ１に供給される。エミッショントランジスタＴ３がオフ状態のとき、この供給が停止される。エミッショントランジスタＴ３のオンオフを制御することにより、１フィールド周期内の点灯期間（デューティ比）を制御することができる。
【００５２】
図３Ｂは、画素回路の他の構成例を示す。当該画素回路は、図３ＡのエミッショントランジスタＴ３に代えて、リセットトランジスタＴ４を有する。リセットトランジスタＴ４は、基準電圧供給線１１０とＯＬＥＤ素子Ｅ１のアノードとの電気的接続を制御する。リセットトランジスタＴ４のゲートにリセット制御線１０９からリセット制御信号が供給されることによりこの制御が行われる。
【００５３】
リセットトランジスタＴ４は、様々な目的で使用することができる。リセットトランジスタＴ４は、例えば、ＯＬＥＤ素子Ｅ１間のリーク電流によるクロストークを抑制するために、一旦、ＯＬＥＤ素子Ｅ１のアノード電極を黒信号レベル以下の十分低い電圧にリセットする目的で使用しても良い。
【００５４】
他にも、リセットトランジスタＴ４は、駆動トランジスタＴ１の特性を測定する目的で使用してもよい。例えば、駆動トランジスタＴ１を飽和領域、リセットトランジスタＴ４を線形領域で動作するようにバイアス条件を選んで、電源線１０８（Ｖｄｄ）から基準電圧供給線１１０（Ｖｒｅｆ）に流れる電流を測定すれば、駆動トランジスタＴ１の電圧・電流変換特性を正確に測定することができる。副画素間の駆動トランジスタＴ１の電圧・電流変換特性の違いを補償するデータ信号を外部回路で生成すれば、均一性の高い表示画像を実現できる。
【００５５】
一方、駆動トランジスタＴ１をオフ状態にしてリセットトランジスタＴ４をリニア領域で動作させ、ＯＬＥＤ素子Ｅ１を発光させる電圧を基準電圧供給線１１０から印加すれば、ＯＬＥＤ素子Ｅ１の電圧・電流特性を正確に測定することができる。例えば、長時間の使用によってＯＬＥＤ素子Ｅ１が劣化した場合にも、その劣化量を補償するデータ信号を外部回路で生成すれば、長寿命化を実現できる。
【００５６】
図３Ａ及び３Ｂの画素回路は例であって、画素回路は他の回路構成を有してよい。図３Ａ及び３Ｂの画素回路はｐチャネル型ＴＦＴを使用しているが、画素回路はｎチャネル型ＴＦＴを使用してもよい。以上説明した画素回路は、例えば駆動トランジスタの閾値のばらつきを補償して画質劣化を抑制するために設けられている。本明細書で説明するトランジスタの特性差を抑制する技術的手段により、画素回路により十分抑制されなかった表示ムラを抑制することができる。
【００５７】
［画素構造］
次に、画素回路及び発光素子の構造の概略を説明する。図４は、ＯＬＥＤ表示装置１０の駆動ＴＦＴを含む部分の断面構造を模式的に示す。ＯＬＥＤ表示装置１０は、ＴＦＴ基板１００と、ＴＦＴ基板１００に対向する封止基板２００とを含む。また、以下の説明において、上下は、図面における上下を示す。
【００５８】
ＯＬＥＤ表示装置１０は、絶縁基板１５１と、絶縁基板１５１と対向する封止構造部とを含む。封止構造部の一例は、可撓性又は不撓性の封止基板２００である。封止構造部は、例えば、薄膜封止（ＴＦＥ：Ｔｈｉｎ  Ｆｉｌｍ  Ｅｎｃａｐｓｕｌａｔｉｏｎ）構造であってもよい。
【００５９】
ＯＬＥＤ表示装置１０は、絶縁基板１５１と封止構造部との間に配置された、下部電極（例えば、アノード電極１６２）と、上部電極（例えば、カソード電極１６６）と、複数の有機発光膜１６５とを含む。
【００６０】
カソード電極１６６とアノード電極１６２との間に、有機発光膜１６５が配置されている。複数のアノード電極１６２は、同一面上（例えば、平坦化膜１６１の上）に配置され、１つのアノード電極１６２の上に１つの有機発光膜１６５が配置されている。図４の例において、一つの副画素のカソード電極１６６は、連続する導体膜の一部である。
【００６１】
ＯＬＥＤ表示装置１０は、封止構造部に向かって立ち上がる複数のスペーサ（Ｐｏｓｔ  Ｓｐａｃｅｒ：ＰＳ）１６４と、それぞれが複数のスイッチを含む複数の画素回路とを有する。複数の画素回路の各々は、絶縁基板１５１とアノード電極１６２との間に形成され、複数のアノード電極１６２の各々に供給する電流を制御する。
【００６２】
図４は、トップエミッション型（ＯＬＥＤ素子）の画素構造の例である。トップエミッション型の画素構造は、光が出射する側（図面上側）に、複数の画素に共通のカソード電極１６６が配置される。カソード電極１６６は、表示領域１２５の全面を完全に覆う形状を有する。トップエミッション型の画素構造の特徴は、アノード電極１６２は光を反射し、カソード電極１６６は光透過性をもっていることである。これにより、有機発光膜１６５からの光を封止構造部に向けて出射させる構成となっている。
トップエミッション型では、光を絶縁基板１５１側に取り出すボトムエミッション型と比べて、光取出しのための透過領域を画素領域内に設ける必要がないため、発光部を画素回路や配線の上にも形成することができるといった、画素回路のレイアウトにおいて高い自由度を有する。
【００６３】
トップエミッション型の画素構造により、後述するように、駆動ＴＦＴ（のチャネル）を、シリコンのレーザアニールのためのパルスレーザ光の照射位置に応じた所望の位置に容易に配置することができる。なお、ボトムエミッション型の画素構造は、透明アノード電極と反射カソード電極を有し、絶縁基板１５１を介して外部に光を出射する。本開示のＴＦＴレイアウトは、ボトムエミッション型の画素構造にも適用できる。
【００６４】
副画素は、フルカラーＯＬＥＤ表示装置において一般に、赤、緑、又は青のいずれかの色を表示する。赤、緑、及び青の副画素により一つの主画素が構成される。複数の薄膜トランジスタを含む画素回路は、対応するＯＬＥＤ素子の発光を制御する。ＯＬＥＤ素子は、下部電極であるアノード電極、有機発光層、及び上部電極であるカソード電極で構成される。
【００６５】
絶縁基板１５１は、例えばガラス又は樹脂で形成されており、不撓性又は可撓性基板である。絶縁基板の上には第１絶縁膜１５２を介して、ポリシリコン層が存在し、ポリシリコン層にはＴＦＴのトランジスタ特性をもたらすチャネル１５５が、のちにゲート電極１５７が形成される位置に存在する。その両端には上部の配線層と電気的に接続をとるために高濃度不純物がドープされたソース・ドレイン領域１６８，１６９が存在する。
【００６６】
チャネル１５５とソース・ドレイン領域１６８，１６９の間には、低濃度の不純物をドープされたＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）を形成する場合もある。なお、ＬＤＤについては、煩雑になるため図示を省略している。ポリシリコン層の上には、ゲート絶縁膜１５６を介して、ゲート電極１５７が形成されている。ゲート電極１５７の層上に層間絶縁膜１５８が形成されている。
【００６７】
表示領域１２５内において、層間絶縁膜１５８上にソース電極１５９、ドレイン電極１６０が形成されている。ソース電極１５９、ドレイン電極１６０は、例えば、高融点金属又はその合金で形成される。ソース電極１５９、ドレイン電極１６０は、層間絶縁膜１５８およびゲート絶縁膜１５６に形成されたコンタクトホール１７０，１７１を介してポリシリコン層のソース・ドレイン領域１６８，１６９に接続されている。
【００６８】
ソース電極１５９、ドレイン電極１６０の上に、絶縁性の平坦化膜１６１が形成される。絶縁性の平坦化膜１６１の上に、アノード電極１６２が形成されている。アノード電極１６２は、平坦化膜１６１のコンタクトホールに形成されたコンタクト部によってドレイン電極１６０に接続されている。画素回路のＴＦＴは、アノード電極１６２の下側に形成されている。
【００６９】
アノード電極１６２の上に、ＯＬＥＤ素子を分離する絶縁性の画素定義層（Ｐｉｘｅｌ  Ｄｅｆｉｎｉｎｇ  Ｌａｙｅｒ：ＰＤＬ）１６３が形成されている。ＯＬＥＤ素子は、画素定義層１６３の開口１６７に形成されている。絶縁性のスペーサ１６４は、２つのアノード電極１６２の間における、画素定義層１６３の面上に形成され、ＯＬＥＤ素子と封止基板２００との間隔を維持する。
【００７０】
アノード電極１６２の上に、有機発光膜１６５が形成されている。有機発光膜１６５は、画素定義層１６３の開口１６７及びその周囲において、画素定義層１６３に付着している。有機発光膜１６５の上にカソード電極１６６が形成されている。カソード電極１６６は、光透過性を有する電極である。カソード電極１６６は、有機発光膜１６５からの可視光の一部を透過させる。画素定義層１６３の開口１６７に形成された、アノード電極１６２、有機発光膜１６５及びカソード電極１６６の積層膜が、ＯＬＥＤ素子を構成する。なお、カソード電極１６６の上には、不図示のキャップ層が形成されてもよい。
【００７１】
［製造方法］
次に、ＯＬＥＤ表示装置１０の製造方法の一例を説明する。ＯＬＥＤ表示装置１０の製造は、まず、絶縁基板１５１上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等によって例えばシリコン窒化物を堆積して、第１絶縁膜１５２を形成する。次に、公知の低温ポリシリコンＴＦＴ製造技術を用いて、チャネル１５５を含む層（ポリシシリコン層）を形成する。具体的には、例えばＣＶＤ法によってアモルファスシリコンを堆積し、図１Ａを参照して説明したＥＬＡにより結晶化して、ポリシリコン膜を形成する。ポリシリコン膜は島状に加工され、ソース電極１５９、ドレイン電極１６０と接続するためのソース・ドレイン領域１６８、１６９には高濃度に不純物をドープして低抵抗化する。同様に低抵抗化したポリシリコン層は表示領域１２５内において要素間の接続にも利用できる。
【００７２】
次に、チャネル１５５を含むポリシリコン層上に、ＣＶＤ法等によって、例えばシリコン酸化膜を付着してゲート絶縁膜１５６を形成する。更に、スパッタ法等により金属材料を堆積し、パターニングを行って、ゲート電極１５７を含む金属層を形成する。
【００７３】
金属層は、ゲート電極１５７の他、例えば、保持容量電極、走査線１０６、エミッション制御線を含む。金属層として、例えばＭｏ、Ｗ、Ｎｂ、ＭｏＷ、ＭｏＮｂ、Ａｌ、Ｎｄ、Ｔｉ、Ｃｕ、Ｃｕ合金、Ａｌ合金、Ａｇ、Ａｇ合金からなる群より選択される一つの物質で単一層を形成する、又は、配線抵抗を減少させるために低抵抗物質であるＭｏ、Ｃｕ、ＡｌまたはＡｇから選択された１又は複数材料の２層構造またはそれ以上の多重構造を形成してもよい。
【００７４】
次に、ゲート電極１５７の形成前に高濃度不純物をドーピングしておいたソース・ドレイン領域１６８、１６９には、ゲート電極１５７との間にオフセット領域をもうけておく。このポリシリコン膜に、ゲート電極１５７をマスクとして追加不純物ドーピングを施してソース・ドレイン領域１６８、１６９とゲート電極直下のチャネル１５５の間に低濃度不純物層を形成する。その結果、ＴＦＴがＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造となる。次に、ＣＶＤ法等によって、例えばシリコン酸化膜等を堆積して層間絶縁膜１５８を形成する。
【００７５】
層間絶縁膜１５８及びゲート絶縁膜１５６に、異方性エッチングを行い、コンタクトホールを開口する。ソース電極１５９、ドレイン電極１６０とソース・ドレイン領域１６８、１６９とを接続するコンタクトホール１７０，１７１が、層間絶縁膜１５８及びゲート絶縁膜１５６に形成される。
【００７６】
次に、スパッタ法等によって、例えば、Ｔｉ／Ａｌ／Ｔｉ等の導電膜を堆積し、パターニングを行って、金属層を形成する。金属層は、ソース電極１５９、ドレイン電極１６０及びコンタクトホール１７０，１７１の内側を含む。この他に同じ層で、データ線１０５や電源線１０８等も形成される。
【００７７】
次に、感光性の有機材料を堆積し、平坦化膜１６１を形成する。露光、現像によってＴＦＴのソース電極１５９、ドレイン電極１６０に接続するためのコンタクトホールを開口する。コンタクトホール１７２を形成した平坦化膜１６１上に、アノード電極１６２を形成する。アノード電極１６２は、ＩＴＯ、ＩＺＯ、ＺｎＯ、Ｉｎ２Ｏ３等の透明膜、Ａｇ、Ｍｇ、Ａｌ、Ｐｔ、Ｐｄ、Ａｕ、Ｎｉ、Ｎｄ、Ｉｒ、Ｃｒ等の金属又はこれらの金属を含む合金の反射膜、前記した透明膜の３層を含む。なお、アノード電極１６２の３層構成は、一例であり２層でもよい。アノード電極１６２は、コンタクトホール１７２を介して、ドレイン電極１６０と接続される。
【００７８】
次に、スピンコート法等によって、例えば感光性の有機樹脂膜を堆積し、パターニングを行って画素定義層１６３を形成する。パターニングにより画素定義層１６３には開口１６７が形成され、各副画素のアノード電極１６２が形成された開口１６７の底で露出する。画素定義層１６３の開口１６７の側面は順テーパである。画素定義層１６３により、各副画素の発光領域が分離される。さらに、スピンコート法等によって、例えば感光性の有機樹脂膜を堆積し、パターニングを行って、画素定義層１６３上にスペーサ１６４を形成する。
【００７９】
次に、画素定義層１６３を形成した絶縁基板１５１に対して有機発光材料を付着して有機発光膜１６５を成膜する。ＲＧＢの色毎に、有機発光材料を成膜して、アノード電極１６２上に、有機発光膜１６５を形成する。有機発光膜１６５の成膜は、メタルマスクを使用して、画素に対応する位置に有機発光材料を蒸着させる。有機発光膜１６５は、下層側から、例えば、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層によって構成される。有機発光膜１６５の積層構造は設計により決められる。
【００８０】
次に、画素定義層１６３、スペーサ１６４及び有機発光膜１６５（画素定義層１６３の開口における）が露出したＴＦＴ基板１００に対して、カソード電極１６６のための金属材料を付着する。一つの副画素の有機発光膜１６５上に付着した金属材料部は、画素定義層１６３の開口領域においてこの副画素のカソード電極１６６として機能する。
【００８１】
カソード電極１６６の層は、例えば、Ａｌ、Ｍｇ等の金属又はこれらの金属を含む合金を蒸着して、形成する。カソード電極１６６の抵抗が高く発光輝度の均一性が損なわれる場合には、さらに、ＩＴＯ、ＩＺＯ、ＺｎＯまたはＩｎ２Ｏ３などの透明電極形成用の材料で補助電極層を追加する。
【００８２】
［駆動ＴＦＴレイアウト］
以下において、複数の画素回路の駆動トランジスタＴ１の表示領域内でのレイアウトの例を説明する。特に、駆動ＴＦＴのチャネルの位置と、ポリシリコン生成のためのＥＬＡパルスレーザ光の照射位置との間の、関係を詳細に説明する。説明の容易のため、図５に示す画素回路構成を有する画素の例を説明する。図５の画素回路は、図３Ａに示す画素回路から、エミッショントランジスタＴ３及びエミッション制御線を省略した構成を有する。以下の説明は、図３Ａ又は図３Ｂに示すような、他の画素回路構成にも適用することができる。
【００８３】
図６は、図５に示す回路構成を有する画素回路の要素レイアウト例の平面図である。画素回路は、駆動トランジスタＴ１、選択トランジスタＴ２、及び、駆動トランジスタＴ１のための保持容量Ｃ１を含む。各ＴＦＴの能動層はポリシリコン膜である。ゲート電極１５７と重なる領域がチャネル１５５である。
【００８４】
チャネル１５５の両端は（場合によっては低濃度不純物のＬＤＤ領域を挟んで）ソース電極１５９およびドレイン電極１６０と電気的接続をするために、高濃度の不純物がドープされた、ソース・ドレイン領域１６８，１６９となっている。走査線１０６及び保持容量Ｃ１の下部電極は、ゲート電極１５７と同じ金属層（下部金属層）に形成されている。データ線１０５、電源線１０８、及び保持容量Ｃ１の上部電極は、ソース電極１５９及びドレイン電極１６０と同じ金属層（上部金属層）に形成されている。
【００８５】
駆動トランジスタＴ１のソース電極１５９は、コンタクトホール１７０を介して、電源線１０８とポリシリコン層のソース領域１６８を相互接続する。ドレイン電極１６０は、コンタクトホール１７１を介して、アノード電極１６２（図５において不図示）とポリシリコン層のドレイン領域１６９とを相互接続する。
【００８６】
チャネル１５５は、駆動トランジスタＴ１のポリシリコン膜の、平面視においてゲート電極１５７と重なる部分である。図６の例において、チャネル１５５は直線状であって、データ線１０５又は電源線１０８が延びる方向（図６における上下方向）に平行に延びている。
【００８７】
図６に示す例において、駆動トランジスタＴ１のチャネル長は４０μｍ、チャネル幅は４μｍである。データ線１０５又は電源線１０８が延びる方向（図６における上下方向）にける画素ピッチＰＰＩＸは、１０３．５μｍである。後述するように、ＥＬＡ装置のパルスレーザ光のスキャン方向は、当該画素ピッチの方向に平行である。なお、図６に示す画素要素のレイアウト及び数値は単なる一例であり、他の構成及びサイズの画素に対して、本開示の特徴を適用することができる。
【００８８】
以下の説明において、全ての副画素の駆動トランジスタＴ１のチャネル１５５は、設計上、同一の形状（サイズを含む）及び同一の向きを有しており、同一のチャネル長及びチャネル幅を有する。他の例において、異なる色の画素の駆動トランジスタＴ１のチャネル１５５は、異なる形状を有していてもよい。なお、製造上のばらつきにより、わずかながら、各副画素のチャネル１５５の形状、向きは、長さ、幅が異なる場合がある。
【００８９】
図７は、パルスレーザ光５０のスキャン方向５１に配列されている画素１４０、画素内の駆動トランジスタＴ１のチャネル１５５、及び、パルスレーザ光５０の連続する照射位置５６、の位置関係を模式的に示している。画素１４０の示す１、２・・・ｎの矩形は、それぞれが画素ピッチＰＰＩＸで配置された個々の画素の専有面積を模式的に示している。例えば、隣接する発光領域の中間となる境界線を画定する矩形が対応する。なお、図７〜図１７において、特に断りがなければ、副画素を画素と略記している。
【００９０】
照射位置５６は、各パルスレーザ光の照射領域の短軸方向における特定の位置、例えば、パルスレーザ光のスキャンの進行方向の短軸端である。照射位置５６は、パルスレーザ光５０のスキャンピッチＰＥＬＡを定義することができる任意の位置でよい。
【００９１】
画素１４０それぞれの画素回路に含まれる駆動トランジスタＴ１のチャネル１５５は、パルスレーザ光のスキャン方向５１において、パルスレーザ光の照射周期（位置的周期）における同一位相の位置に配置されている。図７の例において、各チャネル１５５の図における上側端が、照射位置５６と一致している。隣接する画素のチャネル間距離は、スキャンピッチＰＥＬＡの整数倍である。
【００９２】
スキャン方向５１において異なる位置にあるチャネル１５５を照射周期における同一位相の位置に配置することで、チャネル１５５それぞれを構成するポリシリコンの特性の変動パターンは一致し、駆動トランジスタＴ１の特性を一致させることができる。
【００９３】
上述のように、パルスレーザ光の照射位置を基準にして、チャネル１５５を同じ位置に配置する、言い換えれば、パルスレーザ光のスキャンピッチに対して等価な位置にチャネル１５５を配置する。これにより、ポリシリコン膜生成のためのレーザアニールにより発生し得る表示ムラを効果的に低減することができる。
【００９４】
通常、スキャンピッチは、画素ピッチより小さい。異なる画素回路において駆動ＴＦＴがその画素の専有面積に対して相対的に同一位置に配置されている場合、スキャン方向に隣接する画素の駆動ＴＦＴの位置は、スキャンピッチで画素ピッチを割った剰余の分だけずれた位置にある。チャネル１５５の位置をパルスレーザ光の周期的照射位置５６に合わせて決定する。この配置の決定は、表示領域全体で条件が満たされる必要があるが、一部の画素ユニットを定義して、その範囲内で条件が満たされるようにすれば、表示領域全体に簡単に展開が可能となる。
【００９５】
図７では、連続するｎ個の画素１４０が、パルスレーザ光５０のスキャン方向５１に一列に配列されている。ｎは、自然数である。ｎ個の画素１４０は、一つの画素ユニットを構成し、画素ユニットのスキャン方向５１におけるサイズは、ＰＵＮＩＴである。ＰＵＮＩＴ＝ｎ×ＰＰＩＸ＝Ｎ×ＰＥＬＡの関係が成立している。Ｎは自然数であり、ＰＵＮＩＴ内のパルスレーザ光の照射回数（ＥＬＡ周期数）を示す。図７の例においては、スキャンピッチＰＥＬＡは、画素ピッチＰＰＩＸよりも小さく、Ｎがｎよりも大きい。
【００９６】
複数の画素ユニットが、マトリクス状に配列されて、表示領域１２５を構成する。したがって、画素ユニットにおける駆動トランジスタＴ１のチャネル位置のパターンが、スキャン方向において繰り返される。また、ＰＵＮＩＴ＝ｎ×ＰＰＩＸ＝Ｎ×ＰＥＬＡの関係が成立しているため、画素ユニットを構成する画素１４０と照射位置５６と関係が、スキャン方向５１において、繰り返される。このように、画素ユニットの画素回路レイアウトを決定することで、表示領域１２５全体の画素回路レイアウトを効率的に設計できる。
【００９７】
スキャンピッチＰＥＬＡは、ＥＬＡ装置において設定可能な値である必要がある。一般のＥＬＡ装置は、μｍ単位における整数値を設定可能である。また、小数点以下の数字を含むスキャンピッチＰＥＬＡを設定可能なＥＬＡ装置においても、スキャンピッチＰＥＬＡを整数値、あるいは小数点以下の桁数を不用意に増やさない単純な値に設定することで、ハードウエア精度による誤動作の蓋然性を低減できる。
【００９８】
ＯＬＥＤ表示装置１０の設計及び製造においては、例えば、与えられた画素ピッチＰＰＩＸに対して、Ｎ×ＰＥＬＡ＝ｎ×ＰＰＩＸの関係を満たす、Ｎ、ｎ及びＰＥＬＡを決定する。これらが決まると、画素ユニットにおける画素１４０それぞれにおいて、駆動トランジスタＴ１（のチャネル１５５）の位置を、照射周期における同一位相となるように決定する。
【００９９】
本例において、画素ピッチＰＰＩＸは、１０３．５μｍである。図８は、Ｎ×ＰＥＬＡ＝ｎ×ＰＰＩＸの関係を満たす、Ｎ、ｎ及びＰＥＬＡの組の例を示している。例えば、異なるｎにおいてｎ×ＰＰＩＸ＝ＰＵＮＩＴを計算し、それぞれの値を例えばいわゆる素因数分解することで、所望の整数のＰＥＬＡを効率的に見つけることができる。
【０１００】
例えば画素ユニットの画素数ｎ＝２の場合、ＰＵＮＩＴ＝ｎ×ＰＰＩＸは２０７である。この値を素因数分解は、３２×２３と表わされる。したがって、設定可能なＰＥＬＡは、３、９、２３、６９、２０７である。たとえば、ＰＥＬＡが２０μｍ近傍の値であることが好ましい場合、ＰＥＬＡとして２３μｍが選択される。このときのＥＬＡ周期数Ｎは、９である。同様に、画素数ｎ＝４の場合、２０μｍ近傍のＰＥＬＡの値は１８μｍであり、画素数ｎ＝１４の場合、２０μｍ近傍のＰＥＬＡの値は２１μｍである。それぞれのＥＬＡ周期数Ｎは、２３と６９である。
【０１０１】
以下において、上記数値に従う三つのレイアウト例を説明する。図９は、画素ピッチＰＰＩＸが１０３．５μｍ、スキャンピッチＰＥＬＡが１８μｍ、画素ユニットの画素数ｎが４、ＥＬＡ周期数Ｎが２３の、レイアウトを示す。図１０は、当該レイアウトを規定する数値を示す。
【０１０２】
画素ユニットは、四つの画素１４０Ａ〜１４０Ｄで構成されている。画素１４０Ａと画素１４０Ｂの駆動トランジスタＴ１のチャネル１５５間の距離（ＴＦＴ間距離）は、スキャンピッチＰＥＬＡの６倍（６×ＰＥＬＡ）である。画素１４０Ｂと画素１４０Ｃの駆動トランジスタＴ１のチャネル１５５間の距離は、スキャンピッチＰＥＬＡの６倍である。画素１４０Ｃと画素１４０Ｄの駆動トランジスタＴ１のチャネル１５５間の距離はスキャンピッチＰＥＬＡの６倍である。画素１４０Ｄと次の画素ユニットの画素の駆動トランジスタＴ１のチャネル１５５間の距離は、スキャンピッチＰＥＬＡの５倍（５×ＰＥＬＡ）である。
【０１０３】
図１０における累積距離は、画素１４０Ａから該当画素までの画素ピッチＰＰＩＸの総和を示す。また、図１０における相対位置は、画素１４０Ａ〜１４０Ｄにおけるチャネル１５５（駆動トランジスタＴ１）の画素回路内相対位置を示す。図１１に示すように、画素１４０Ａにおけるチャネル１５５の画素回路内位置を基準位置と定義する。また、ある画素のＥＬＡ周期数及びＴＦＴ間距離は  この画素からスキャン方向に隣接する他の画素までの値である。なお、図１１は、実際に横に並んだ画素アレイを示すのではなく、図９に示した縦に並んだ画素アレイに含まれる複数の画素を個別に横に並べた状態を示している。
【０１０４】
画素１４０Ｂのチャネル１５５の相対位置は、基準位置から、スキャン方向５１において、４．５μｍだけずれている。画素１４０Ｃ及び１４０Ｄのチャネル１５５の相対位置は、それぞれ、基準位置から、スキャン方向５１において、９．０μｍ及び１３．５μｍだけずれている。
【０１０５】
図１２は、画素ピッチＰＰＩＸが１０３．５μｍ、スキャンピッチＰＥＬＡが２３μｍ、画素ユニットの画素数ｎが２、ＥＬＡ周期数Ｎが９の、レイアウトを示す。図１３は、当該レイアウトを規定する数値を示す。
【０１０６】
画素ユニットは、二つの画素２４０Ａ及び２４０Ｂで構成されている。画素２４０Ａと画素２４０Ｂの駆動トランジスタＴ１のチャネル１５５間の距離（ＴＦＴ間距離）は、スキャンピッチＰＥＬＡの５倍である。画素２４０Ｂと次の画素ユニットの画素の駆動トランジスタＴ１のチャネル１５５間の距離は、スキャンピッチＰＥＬＡの４倍である。隣接する画素のチャネル間距離は、スキャンピッチＰＥＬＡの整数倍であり、その差の最大値はスキャンピッチＰＥＬＡの１倍である。
【０１０７】
図１３における累積距離は、画素２４０Ａから該当画素までの画素ピッチＰＰＩＸの総和を示す。また、図１３における相対位置は、画素２４０Ａ及び２４０Ｂにおけるチャネル１５５（駆動トランジスタＴ１）の画素回路内相対位置を示す。図１４に示すように、画素２４０Ａにおけるチャネル１５５の画素回路内位置を基準位置と定義する。また、ある画素のＥＬＡ周期数及びＴＦＴ間距離は、この画素からスキャン方向に隣接する他の画素までの値である。画素２４０Ｂのチャネル１５５の相対位置は、基準位置から、スキャン方向５１において、１１．５μｍだけずれている。なお、図１４は、実際に横に並んだ画素アレイを示すのではなく、図１２に示した縦に並んだ画素アレイに含まれる複数の画素を個別に横に並べた状態を示している。
【０１０８】
図１５は、画素ピッチＰＰＩＸが１０３．５μｍ、スキャンピッチＰＥＬＡが２１μｍ、画素ユニットの画素数ｎが１４、ＥＬＡ周期数Ｎが６９の、レイアウトを示す。図１６は、当該レイアウトを規定する数値を示す。
【０１０９】
画素ユニットは、１４画素３４０Ａ〜３４０Ｎで構成されている。隣接画素の駆動トランジスタＴ１のチャネル１５５間の距離（ＴＦＴ間距離）は、画素３４０Ｎと次の画素ユニットの画素と間のみスキャンピッチＰＥＬＡの４倍であり、他の隣接画素間においてスキャンピッチＰＥＬＡの５倍である。
【０１１０】
図１６における累積距離は、画素３４０Ａから該当画素までの画素ピッチＰＰＩＸの総和を示す。また、図１６における相対位置は、画素３４０Ａ〜３４０Ｎにおけるチャネル１５５（駆動トランジスタＴ１）の画素回路内相対位置を示す。図１７に示すように、画素３４０Ａにおけるチャネル１５５の画素回路内位置を基準位置と定義する。画素３４０Ｂ〜画素３４０Ｎのチャネル１５５の相対位置は、図１６に示す通りである。図１７は、画素３４０Ａ〜３４０Ｎから画素３４０Ａと画素３４０Ｎとを選択して、それらのチャネル１５５の相対位置を示す。また、ある画素のＥＬＡ周期数及びＴＦＴ間距離は  この画素からスキャン方向に隣接する他の画素までの値である。
【０１１１】
上述のように、画素回路内での駆動トランジスタＴ１の位置を決定することで、異なる画素回路のチャネル１５５の位置の照射位置に対する位相を同一にすることができる。また、隣接する画素のチャネル間距離は、スキャンピッチＰＥＬＡの整数倍であり、上述の説明においては、その差の最大値は１スキャンピッチＰＥＬＡである。チャネル間距離の差を小さくすることで、画素回路構造の設計をより容易にすることができる。
ただし、本発明による作用・効果は、隣接する画素のチャネル間距離が、スキャンピッチＰＥＬＡの整数倍であれば得られる。その最大差がスキャンピッチＰＥＬＡの１倍を越えていても、画素回路構造の設計が可能であれば同様の効果が得られる。
なお、上述の説明においては、図１０、図１３、図１６の相対位置の値が０及び正の数値となるような画素の配置順で表示してある。同じ画素配置であっても、基準となる画素を変えると、相対位置の値に負の数値が現れるが、これらはすべて同じ画素配置である。
【０１１２】
チャネル位置がＥＬＡ照射周期における同一位相であれば、チャネルの形状によらず、チャネルの特性を同一にすることができる。しかし、実際の製造においては、チャネル位置が設計位置からわずかにずれることがある。チャネルが直線形状であって、スキャン方向の寸法がスキャンピッチの整数倍であれば、チャネル位置が設計位置からわずかにずれても、チャネル間の特性の変化を小さくすることができる。
【０１１３】
上記例において、画素回路は、平面視において、その画素回路が駆動する副画素の区画内に配置されている。しかし、画素回路の占める区画は、該当する副画素の発光領域の占める区画と平面視において重なっていなくてもよい。特にトップエミッション型では画素回路と副画素の発光領域の配置の自由度は高く、隣接する副画素間で、画素回路の区画と画素の発光領域の区画がまたがるように配置されていても構わない。副画素の発光領域の占める区画内に、この副画素と異なる副画素の画素回路が配置されていても構わない。異なる表示色の副画素が異なる要素レイアウトの画素回路を有してもよく、同一表示色の副画素が異なる要素レイアウトの画素回路を有してもよい。例えば、仮想軸に対して対称な構造を有する画素回路が存在してもよい。
【０１１４】
表示領域１２５において、すべての画素の駆動ＴＦＴのチャネル位置はＥＬＡの照射周期に対して位相が一致している必要はない。例えば、同一色の画素の駆動ＴＦＴでチャネル位置のＥＬＡの照射周期に対する位相が一致していれば、異なる色の画素の駆動ＴＦＴでチャネル位置のＥＬＡの照射周期に対する位相が異なっていてもよい。
【０１１５】
駆動ＴＦＴのチャネルの上記レイアウトは、駆動ＴＦＴと異なるトランジスタに対して適用してもよく、ＯＬＥＤ表示装置と異なる種類の表示装置のトランジスタに適用してもよい。他にも、上記レイアウトを、イメージセンサ等の、マトリクス状にＴＦＴが配置された装置のトランジスタに適用してもよい。また、ポリシリコントランジスタと異なる種類のトランジスタであって、パルスレーザ光によりアニールされるトランジスタに適用してもよい。例えばパルスレーザ光でアニールされる酸化物半導体トランジスタに適用してもよい。
【０１１６】
＜実施形態２＞
［屈曲チャネル］
以下において、屈曲形状を有するチャネルを含む駆動ＴＦＴを説明する。以下において実施形態１との相違点を主に説明する。実施形態１において説明したチャネル形状及びチャネル位置を除く説明は、実施形態２に適用することができる。
【０１１７】
表示装置の高精細化に伴い、チャネル長Ｌの長い駆動ＴＦＴを小さい領域に配置するため、屈曲形状を有するチャネルが使用されている。図１８は、屈曲形状を有するチャネル５５１と、パルスレーザ光の照射位置５６との、位置関係の例を模式的に示す。指示の容易のため、図１８において、チャネルを囲む破線矩形が符号５５１で指示されている。このチャネルの指示方法は、以下の他の図においても使用されている。
【０１１８】
屈曲形状を有するチャネル５５１は、スキャン方向５１に延びる部分と、スキャン方向５１に垂直な方向に延びる部分とが交互に連結されて構成されている。チャネル５５１はチャネル長さＬ及びチャネル幅Ｗを有する。
【０１１９】
後述するように、チャネルが屈曲形状を有している場合、スキャン方向５１におけるチャネルサイズＬＢがスキャンピッチＰＥＬＡの整数倍であったとしても、チャネル位置の照射周期に対する位相が異なっている場合、チャネル内の異なる特性の領域の割合が異なり得る。そのため、個々の駆動ＴＦＴが異なる特性を示し得る。
【０１２０】
以下において、いくつかの屈曲チャネル形状の例を説明する。図１９は、屈曲形状を有するチャネル５５１Ａ、及び、スキャン方向５１における位置に対するチャネル５５１Ａの占有面積の分布５５９Ａを示す。チャネル５５１Ａはチャネル長さＬ、チャネル幅Ｗ、及びスキャン方向５１におけるチャネルサイズＬＢ１を有する。
【０１２１】
分布５５９Ａは、スキャン方向５１における各位置における、スキャン方向５１に垂直な方向での、チャネル５５１Ａ（の占有領域）の長さの和を示す。言い換えれば、スキャン方向５１の各位置においてスキャン方向５１に垂直に延びる仮想線が、チャネル５５１Ａと重なる部分の長さの和を示す。
【０１２２】
図１９のチャネル５５１Ａは、分布５５９Ａの形状を見てわかるように、スキャン方向５１における位置によって、長さの和（又は面積）が大きく変化する。図１９では分布５５９Ａのピーク５６０はちょうど照射位置５６を示す線を含む位置に２箇所存在する。ＥＬＡの照射周期に対する位相の異なるチャネルでは、このピーク５６０の位置も変化する。つまり、各副画素のチャネルにおいて異なる特性を有する領域の割合が大きく異なる。異なるチャネルのチャネル位置のＥＬＡの照射周期に対する位相が一致している場合、上述のように、それらは同一のチャネル特性を示すことができる。しかし、位相がずれると、それらのチャネル特性が大きな違いを見せ得る。
【０１２３】
図２０は、他の屈曲形状を有するチャネル５５１Ｂ、及び、スキャン方向５１における位置に対するチャネル５５１Ｂの占有面積の分布５５９Ｂを示す。チャネル５５１Ｂはチャネル長さＬ、チャネル幅Ｗ、及びスキャン方向５１におけるチャネルサイズＬＢ２を有する。
【０１２４】
分布５５９Ｂが示すように、チャネル５５１Ｂは、スキャン方向５１における位置に対して、長さの和（又は面積）が一定である。つまり、スキャン方向５１における全ての位置の長さ和が同一の値である。したがって、チャネルサイズＬＢがスキャンピッチＰＥＬＡの整数倍であれば、異なるＴＦＴでのチャネル内で異なる特性を有する領域の割合の差が小さくなる、又は、実質的に差がなくなる。
なお、図２０では、屈曲した形状のチャネルを持つトランジスタの特性は電流の向きにかかわらず、チャネル素片の位相に対応した個々の特性を総合したものとして、記述している。かかる記述が可能な理由については、実施形態２の最後に説明する。
【０１２５】
図２１は、図２０に示すチャネル５５１Ｂの形状の詳細を説明するための図である。チャネル５５１Ｂは複数の矩形を組み合わせた形状であり、電流パスに沿った直線部分で一定のチャネル幅Ｗを有する。チャネル長Ｌ（図２０参照）は、電流パスの中心線に沿ってチャネル端５５６及び５５７の間で定義される。チャネル５５１Ｂは、スキャン方向５１に沿った第１方向に延びる第１方向延在部５５３Ａ、５５３Ｂ及び５５３Ｃと、スキャン方向５１に垂直な第２方向に延びる第２方向延在部５５４Ａ及び５５４Ｂとで構成されている。
【０１２６】
図２１において、スキャン方向５１は図面の上から下に向かう方向である。以下において、第１方向をスキャン方向と同じ符号５１で示す。第２方向は図面の右から左又は左から右に向かう方向である。以下において、第２方向は図面の左から右に向かう方向５４とする。
【０１２７】
チャネル５５１Ｂにおいて、第１方向延在部と第２方向延在部とが交互に連結されている。具体的には、第１方向延在部５５３Ａ、第２方向延在部５５４Ａ、第１方向延在部５５３Ｂ、第２方向延在部５５４Ｂ、及び第１方向延在部５５３Ｃの順で、これらは連結されている。
【０１２８】
第２方向延在部のそれぞれは、その両端の少なくとも一方において、第１方向延在部の第１方向における端部の第１方向に沿った側に連結されている。具体的には、第２方向延在部５５４Ａは、その両端それぞれにおいて、第１方向延在部５５３Ａ及び５５３Ｂに連結されている。
【０１２９】
第２方向延在部５５４Ａの左側端及び右側端は、それぞれ、図２１における第１方向延在部５５３Ａ及び５５３Ｂの下側端部に連結されている。さらに、第２方向延在部５５４Ａは、第１方向延在部５５３Ａ及び５５３Ｂの、第１方向５１に沿った側、つまり、図２１における第１方向延在部５５３Ａの右側及び第１方向延在部５５３Ｂの左側に連結されている。
【０１３０】
第２方向延在部５５４Ｂは、その両端それぞれにおいて、第１方向延在部５５３Ｂ及び５５３Ｃに連結されている。第２方向延在部５５４Ｂの左側端及び右側端は、それぞれ、第１方向延在部５５３Ｂ及び５５３Ｃの上側端部に連結されている。さらに、第２方向延在部５５４Ｂは、第１方向延在部５５３Ｂ右側及び第１方向延在部５５３Ｃの左側に連結されている。
【０１３１】
第２方向延在部５５４Ａ及び５５４Ｂそれぞれにおいて、中央を第２方向５４に端から端まで延びる直線状の仮想線を定義することができる。第１方向５１における位置Ｐ１は、第２方向延在部５５４Ａの仮想線ＶＬＡの位置である。第２方向延在部５５４Ａの仮想線ＶＬＡは、長さＬＨＡを有する。第１方向５１における位置Ｐ２は、第２方向延在部５５４Ｂの仮想線ＶＬＢの位置である。第２方向延在部５５４Ｂの仮想線ＶＬＢは、長さＬＨＢを有する。
【０１３２】
第１方向における第２方向延在部の仮想線の位置で、第２方向における第１方向延在部の本数とそのチャネル幅Ｗの積及び仮想線の長さＬＨ＊の和ＴＬが、各仮想線の位置で同一の値である。なお、ＬＨ＊のアスタリスク＊は、いわゆるワイルドカードであり、何も無いこと又は１以上の文字列を示す。具体的には、第２方向延在部５５４Ａの仮想線ＶＬＡの位置Ｐ１において、二つの第１方向延在部５５３Ａ及び５５３Ｂが存在する。また、仮想線ＶＬＡの長さはＬＨＡである。したがって、長さの和ＴＬは、２Ｗ＋ＬＨＡである。
【０１３３】
さらに、第２方向延在部５５４Ｂの仮想線ＶＬＢの位置Ｐ２において、二つの第１方向延在部５５３Ｂ及び５５３Ｃが存在する。また、仮想線ＶＬＢの長さはＬＨＢである。したがって、長さの和ＴＬは、２Ｗ＋ＬＨＢである。ここで、長さＬＨＡと長さＬＨＢとは等しい。すなわち、位置Ｐ１、Ｐ２において長さの和ＴＬは同じ値である。
【０１３４】
第２方向に延びる直線状の仮想線が第２方向延在部と重ならない第１方向における任意位置において、上記仮想線が重なる第１方向延在部の本数とそのチャネル幅Ｗの積が、一定になる。例えば、第１方向５１における位置Ｐ３において、第２方向延在部は存在しない。この位置Ｐ３に、第１方向延在部５５３Ａ、５５３Ｂ、及び５５３Ｃが存在する。したがって、第１方向延在部の本数とそのチャネル幅Ｗとの積は３Ｗである。図２１の例において、ＬＨＡ、ＬＨＢ及びＷの値は同一である。すなわち、位置Ｐ１，Ｐ２，Ｐ３のいずれにおいてもその長さの和ＴＬは３Ｗとなり同じ値である。
【０１３５】
チャネル長Ｌを画定するチャネル端５５６及び５５７は、第１方向におけるチャネルサイズＬＢ２を画定するチャネル５５１Ｂの上下端の内側に位置している。より具体的には、チャネル端５５６の第１方向５１における位置は、第２方向延在部５５４Ｂの下端の位置に一致している。また、チャネル端５５７の第１方向５１における位置は、第２方向延在部５５４Ａの上端の位置に一致している。第１方向延在部５５３Ａ及び５５３Ｃの第１方向における長さは等しい。第１方向延在部５５３Ｂの長さは、チャネル幅Ｗの分だけ第１方向延在部５５３Ａ及び５５３Ｃより長い。
【０１３６】
図２２は、他のチャネル形状の例を示す。チャネル５５１Ｃは、電流パスに沿った直線部分で一定のチャネル幅Ｗを有する。チャネル長Ｌは、電流パスの中央部に沿ってチャネル端５６６及び５６７の間で定義される。なお、電流パスの中央部は、電流パスの中心及びその中心から一定の幅も含む。チャネル５５１Ｃは、スキャン方向５１に沿った第１方向５１に延びる第１方向延在部５６３Ａ、５６３Ｂ及び５６３Ｃと、スキャン方向５１に垂直な第２方向５４に延びる第２方向延在部５６４Ａ及び５６４Ｂとで構成されている。
【０１３７】
図２１を参照して説明したチャネル５６１Ｂの全てのコーナは直角である。一方、チャネル５６１Ｃは、コーナに平面視において曲線部（Ｒ）を有する。Ｒを有するコーナを具体的に挙げると、第１方向延在部５６３Ａの左下、第１方向延在部５６３Ｂの右下と左上、及び第１方向延在部５６３Ｃの右上、これらのコーナは、それぞれ外Ｒである。また、第２方向延在部５６４Ａの左上及び右上、並びに、第２方向延在部５６４Ｂの左下及び右下、これらは、それぞれ内Ｒである。
【０１３８】
このため、チャネル５５１Ｃは、スキャン方向５１における位置に対して、長さの和（又は面積）が完全に一定ではない。しかし、チャネル５５１Ｂと同様に、下記の構成を有することで、チャネル内で特性が異なる領域の割合の差を小さくし、スキャン方向５１における位置に対して、長さの和（又は面積）が実質的一定と見做すことができる。
【０１３９】
チャネル５５１Ｃにおいて、第１方向延在部５６３Ａ、第２方向延在部５６４Ａ、第１方向延在部５６３Ｂ、第２方向延在部５６４Ｂ、及び第１方向延在部５６３Ｃの順で、これらは連結されている。
【０１４０】
第２方向延在部５６４Ａは、その両端それぞれにおいて、第１方向延在部５６３Ａ及び５６３Ｂに連結されている。第２方向延在部５６４Ａの左側端及び右側端は、それぞれ、第１方向延在部５６３Ａ及び５６３Ｂの下側端部に連結されている。さらに、第２方向延在部５６４Ａは、第１方向延在部５６３Ａ及び５６３Ｂの、第１方向５１に沿った側、つまり、第１方向延在部５６３Ａの右側及び第１方向延在部５６３Ｂの左側に連結されている。
【０１４１】
第２方向延在部５６４Ｂは、その両端それぞれにおいて、第１方向延在部５６３Ｂ及び５６３Ｃに連結されている。第２方向延在部５６４Ｂの左側端及び右側端は、それぞれ、第１方向延在部５６３Ｂ及び５６３Ｃの上側端部に連結されている。さらに、第２方向延在部５６４Ｂは、第１方向延在部５６３Ｂ右側及び第１方向延在部５６３Ｃの左側に連結されている。
【０１４２】
第２方向延在部５６４Ａ及び５６４Ｂそれぞれにおいて、中央を第２方向５４に端から端まで延びる直線状の仮想線を定義することができる。第１方向５１における位置Ｐ１は、第２方向延在部５６４Ａの仮想線ＶＬＡの位置である。第２方向延在部５６４Ａの仮想線ＶＬＡは、長さＬＨＡを有する。第１方向５１における位置Ｐ２は、第２方向延在部５６４Ｂの仮想線ＶＬＢの位置である。第２方向延在部５６４Ｂの仮想線ＶＬＢは、長さＬＨＢを有する。
【０１４３】
第２方向延在部５６４Ａの仮想線ＶＬＡの位置Ｐ１において、二つの第１方向延在部５６３Ａ及び５６３Ｂが存在する。また、仮想線ＶＬＡの長さはＬＨＡである。したがって、長さの和ＴＬは、２Ｗ＋ＬＨＡである。また、第２方向延在部５６４Ｂの仮想線ＶＬＢの位置Ｐ２において、二つの第１方向延在部５６３Ｂ及び５６３Ｃが存在する。また、仮想線ＶＬＢの長さはＬＨＢである。したがって、長さの和ＴＬは、２Ｗ＋ＬＨＢである。ここで、長さＬＨＡと長さＬＨＢとは等しい。すなわち、位置Ｐ１、Ｐ２において長さの和ＴＬは同じ値である。
【０１４４】
第１方向５１における位置Ｐ３において、第２方向延在部は存在しない。この位置Ｐ３に、第１方向延在部５６３Ａ、５６３Ｂ、及び５６３Ｃが存在する。したがって、第１方向延在部の本数とそのチャネル幅との積は３Ｗである。ＬＨＡ、ＬＨＢ及びＷの値は同一である。すなわち、位置Ｐ１，Ｐ２，Ｐ３のいずれにおいてもその長さの和ＴＬは３Ｗとなり同じ値である。第２方向に延びる直線状の仮想線が第２方向延在部と重ならない第１方向における他の位置においても、仮想線が重なる第１方向延在部の本数とそのチャネル幅の積が、３Ｗである。
【０１４５】
チャネル長Ｌを画定するチャネル端５６６及び５６７は、第１方向におけるチャネルサイズＬＢ３を画定するチャネル５５１Ｃの上下端の内側に位置している。より具体的には、チャネル端５６６の第１方向５１における位置は、第２方向延在部５６４Ｂの直線部の下端の位置に一致している。第２方向延在部５６４Ｂの直線部の下端の位置は、第２方向延在部５６４Ｂのチャネル幅Ｗを画定する位置である。
【０１４６】
また、チャネル端５６７の第１方向５１における位置は、第２方向延在部５６４Ａの直線部の上端の位置に一致している。第２方向延在部５６４Ａの直線部の上端の位置は、第２方向延在部５６４Ａのチャネル幅Ｗを画定する位置である。第１方向延在部５６３Ａ及び５６３Ｃの第１方向における長さは等しい。第１方向延在部５６３Ｂの長さは、チャネル幅Ｗだけ第１方向延在部５６３Ａ及び５６３Ｃより長い。
【０１４７】
図２３は、コーナに平面視において曲線部（Ｒ）を有するチャネル５５１Ｃとすべてのコーナが直角であるチャネル５５１Ｂとの関係を示す。図２３は、チャネル５５１Ｃを実線で示し、チャネル５５１Ｂを破線で示し、それらを重ねて示している。図２３において、チャネル幅Ｗ及びチャネル長Ｌは共通である。
【０１４８】
図２３から理解されるように、チャネル５５１Ｃのチャネル幅Ｗを画定する端面（端辺）を直線的に延長した仮想端面を想定して得られる形状は、チャネル５５１Ｂの形状に一致する。具体的には、第１方向５１に沿って延びる端面５７１及び５７２は、下側に延ばされる。第２方向５４に沿って延びる端面５７３、５７４及び５７７、５７８は、左右両側に延ばされる。第１方向５１に沿って延びる端面５７５及び５７６は、上下両側に延ばされる。第１方向５１に沿って延びる端面５７９及び５８０は、上側に延ばされる。
【０１４９】
このように形成された仮想端面で囲まれる形状は、チャネル５５１Ｂのチャネル形状と一致する。つまり、当該仮想形状は、スキャン方向（第１方向）５１における位置に対して、長さの和（又は面積）が完全に一定である。つまり、当該仮想形状において、スキャン方向（第１方向）５１において区分した部分の面積が完全に均等である。このような形状を有するチャネル５５１Ｃは、チャネル内の異なる特性を有する領域の割合の差異を効果的に小さくすることができる。
【０１５０】
図２４は、他のチャネル形状の例を示す。チャネル５５１Ｄは、上記チャネル５５１Ｂ及び５５１Ｃよりも多くの、第１方向延在部及び第２方向延在部を含む。チャネル５５１Ｄは、チャネル５５１Ｂと同様に、全てのコーナは直角であり、スキャン方向（第１方向）５１における位置に対して、長さの和（又は面積）が完全に一定である。
【０１５１】
チャネル５５１Ｄは、一定のチャネル幅Ｗを有する。チャネル長Ｌは、チャネル端５８６及び５８７の間で定義される。チャネル５５１Ｄは、スキャン方向５１に沿った第１方向５１に延びる第１方向延在部５８３Ａ〜５８３Ｄと、スキャン方向５１に垂直な第２方向５４に延びる第２方向延在部５８４Ａ〜５８４Ｅとで構成されている。
【０１５２】
チャネル５５１Ｄにおいて、第２方向延在部５８４Ａ、第１方向延在部５８３Ａ、第２方向延在部５８４Ｂ、第１方向延在部５８３Ｂ、第２方向延在部５８４Ｃ、第１方向延在部５８３Ｃ、第２方向延在部５８４Ｄ、第１方向延在部５８３Ｄ、及び第２方向延在部５８４Ｅの順で、これらは連結されている。
【０１５３】
第２方向延在部５８４Ａは、一端のみにおいて、第１方向延在部に連結されている。具体的には、第２方向延在部５８４Ａの右側端は、第１方向延在部５８３Ａの下側端部に連結されている。さらに、第２方向延在部５８４Ａは、第１方向延在部５８３Ａの、第１方向５１に沿った側、つまり、第１方向延在部５８３Ａの左側に連結されている。
【０１５４】
第２方向延在部５８４Ｂは、その両端それぞれにおいて、第１方向延在部５８３Ａ及び５８３Ｂに連結されている。第２方向延在部５８４Ｂの左側端及び右側端は、それぞれ、第１方向延在部５８３Ａ及び５８３Ｂの上側端部に連結されている。さらに、第２方向延在部５８４Ｂは、第１方向延在部５８３Ａの右側及び第１方向延在部５８３Ｂの左側に連結されている。
【０１５５】
第２方向延在部５８４Ｃは、その両端それぞれにおいて、第１方向延在部５８３Ｂ及び５８３Ｃに連結されている。第２方向延在部５８４Ｃの左側端及び右側端は、それぞれ、第１方向延在部５８３Ｂ及び５８３Ｃの下側端部に連結されている。さらに、第２方向延在部５８４Ｃは、第１方向延在部５８３Ｂの右側及び第１方向延在部５８３Ｃの左側に連結されている。
【０１５６】
第２方向延在部５８４Ｄは、その両端それぞれにおいて、第１方向延在部５８３Ｃ及び５８３Ｄに連結されている。第２方向延在部５８４Ｄの左側端及び右側端は、それぞれ、第１方向延在部５８３Ｃ及び５８３Ｄの上側端部に連結されている。さらに、第２方向延在部５８４Ｄは、第１方向延在部５８３Ｃの右側及び第１方向延在部５８３Ｄの左側に連結されている。
【０１５７】
第２方向延在部５８４Ｅは、一端のみにおいて、第１方向延在部に連結されている。具体的には、第２方向延在部５８４Ｅの左側端は、第１方向延在部５８３Ｄの下側端部に連結されている。さらに、第２方向延在部５８４Ｅは、第１方向延在部５８３Ｄの、第１方向５１に沿った側、つまり、第１方向延在部５８３Ｄの右側に連結されている。
【０１５８】
第２方向延在部５８４Ａ〜５８４Ｅそれぞれにおいて、中央を第２方向５４に端から端まで延びる直線状の仮想線を定義することができる。第１方向５１における位置Ｐ１は、第２方向延在部５８４Ａの仮想線ＶＬＡの位置である。第２方向延在部５８４Ａの仮想線ＶＬＡは、長さＬＨＡを有する。
【０１５９】
第１方向５１における位置Ｐ２は、第２方向延在部５８４Ｂの仮想線ＶＬＢの位置である。第２方向延在部５８４Ｂの仮想線ＶＬＢは、長さＬＨＢを有する。第１方向５１における位置Ｐ３は、第２方向延在部５８４Ｃの仮想線ＶＬＣの位置である。第２方向延在部５８４Ｃの仮想線ＶＬＣは、長さＬＨＣを有する。第１方向５１における位置Ｐ４は、第２方向延在部５８４Ｄの仮想線ＶＬＤの位置である。第２方向延在部５８４Ｄの仮想線ＶＬＤは、長さＬＨＤを有する。第２方向延在部５８４Ｅの仮想線ＶＬＥの位置は、仮想線ＶＬＣと同じく位置Ｐ３である。第２方向延在部５８４Ｅの仮想線ＶＬＥは、長さＬＨＥを有する。
【０１６０】
第２方向延在部５８４Ａの仮想線ＶＬＡの位置Ｐ１において、四つの第１方向延在部５８３Ａ〜５８３Ｄが存在する。また、仮想線ＶＬＡの長さはＬＨＡである。したがって、長さの和ＴＬは、４Ｗ＋ＬＨＡである。第２方向延在部５８４Ｂの仮想線ＶＬＢの位置Ｐ２において、四つの第１方向延在部５８３Ａ〜５８３Ｄが存在する。また、仮想線ＶＬＢの長さはＬＨＢである。したがって、長さの和ＴＬは、４Ｗ＋ＬＨＢである。
【０１６１】
位置Ｐ３において、二つの第２方向延在部５８４Ｃ及び５８４Ｅ、並びに、三つの第１方向延在部５８３Ｂ、５８３Ｃ及び５８３Ｄが存在する。第２方向延在部５８４Ｃ及び５８４Ｅの仮想線ＶＬＣ及ＶＬＥの長さは、それぞれ、ＬＨＣ及びＬＨＥである。したがって、長さの和ＴＬは、３Ｗ＋ＬＨＣ＋ＬＨＥである。第２方向延在部５８４Ｄの仮想線ＶＬＤの位置Ｐ４において、二つの第１方向延在部５８３Ｃ及び５８３Ｄが存在する。また、仮想線ＶＬＤの長さはＬＨＤである。したがって、長さの和ＴＬは、２Ｗ＋ＬＨＤである。
【０１６２】
図２４のチャネル５５１Ｄにおいて、長さＬＨＡ、ＬＨＢ、ＬＨＣ及びＬＨＥは、チャネル幅Ｗに等しい。また、長さＬＨＤは、チャネル幅Ｗの３倍である。したがって、全ての位置Ｐ１〜Ｐ４における長さの和ＴＬは５Ｗであり同一である。なお、第２方向５４に延びる仮想線は、第１方向５１におけるいずれの位置においても、チャネル５５１Ｄの第２方向延在部に重なる。つまり、第２方向５４にチャネル５５１Ｄを見た場合、第１方向５１におけるいずれの位置においても第２方向延在部が存在する。
【０１６３】
図２０を参照して、チャネル５５１Ｂのスキャン方向５１におけるチャネルサイズＬＢ２は、パルスレーザ光５０のスキャンピッチＰＥＬＡの整数倍である。この構成により、チャネル５５１Ｂがスキャン方向５１においていずれの位相位置に存在していても、同一のチャネル特性を示すことができる。
【０１６４】
上述のように、チャネル５５１Ｂは、スキャン方向５１における位置に対して一定の長さの和ＴＬを有している。したがって、チャネル５５１Ｂのスキャン方向５１におけるチャネルサイズＬＢ２がスキャンピッチＰＥＬＡの整数倍である場合、チャネル５５１Ｂが含む全ての位相の面積は同一である。このため、全てのチャネル５５１Ｂの間で、特性が異なる領域の割合は同一である。したがって、チャネルサイズＬＢ２がスキャンピッチＰＥＬＡの整数倍である場合、チャネル５５１Ｂの位置に関わらず、チャネル特性を一定に維持することができる。
【０１６５】
同様の説明が、図２４を参照して説明した屈曲形状を有するチャネル５５１Ｄに対しても適用することができる。図２２を参照して説明したチャネル５５１Ｃは、コーナに平面視において曲線部（Ｒ）を有しているため、上述のように、スキャン方向５１における位置での長さの和（面積）が完全に均等ではない。しかし、上記構成を有するチャネル５５１Ｄは、スキャン方向５１におけるチャネルサイズＬＢ４がスキャンピッチＰＥＬＡの整数倍である場合、配置位置に拠らず、同様のチャネル特性を示すことができる。
【０１６６】
他の構成例は、上記屈曲形状を有するチャネル５５１Ｂ、５５１Ｃ又は５５１Ｄに、スキャンピッチＰＥＬＡの整数倍のチャネルサイズＬＢを持たせると共に、チャネル位置のＥＬＡの照射周期に対する位相が一致するように配置する。これにより、チャネル間の特性をより均等にすることができる。
【０１６７】
他の構成例は、上記屈曲形状を有するチャネル５５１Ｂ、５５１Ｃ又は５５１Ｄに、スキャンピッチＰＥＬＡの整数倍と異なるチャネルサイズＬＢを持たせると共に、チャネル位置のＥＬＡの照射周期に対する位相が一致するように配置する。
【０１６８】
実施形態２において、同一色画素の駆動ＴＦＴのチャネル位置は、ＥＬＡ照射周期における同一位相である。そのため、任意の屈曲形状を有するチャネルのチャネル特性を、配置位置に係わらず、一定に維持することができる。しかし、実際のチャネル位置は、設計位置に対するゆらぎ（ずれ）を有し得る。上述のように、チャネルが異なる特性を有する領域の割合の差が小さい屈曲形状を有する場合、チャネル位置が設計位置からわずかにずれても、チャネル間の特性の変化を小さくすることができる。このような屈曲チャネルは、スキャンピッチＰＥＬＡの整数倍とは異なるチャネルサイズを有していてよい。
【０１６９】
ここで、図２０で説明したように、屈曲した形状のチャネルを持つトランジスタの特性は電流の向きにかかわらず、チャネル素片の位相に対応した個々の特性を総合したものとして、記述できる理由を説明する。
【０１７０】
チャネル幅とチャネル長がいずれもＷであるテスト用トランジスタを密集して配置して実験を行った。このＷは、図２０で説明したＷに相当する。テスト用トランジスタは、平行型のテスト用トランジスタ（以下、平行型と略記する）と、垂直型のテスト用トランジスタ（以下、垂直型と略記する）の２種類である。平行型は、トランジスタのチャネル長さの方向すなわち電流の流れる方向をスキャン方向に対して平行に配置したトランジスタである。一方、垂直型は、トランジスタのチャネル長さの方向すなわち電流の流れる方向をスキャン方向に対して垂直に配置したトランジスタである。
【０１７１】
平行型と垂直型とを例えば一つの組として、複数の組を基板上に配置した。一つの組において、平行型と垂直型とは近接した位置に配置されている。そして、この複数の組の各々において、平行型と垂直型とは、少しずつ異なる位置に配置され、さらに、パルスレーザ光の照射周期における異なる位相に配置されている。
【０１７２】
このように配置されたテスト用トランジスタの特性を測定して、そのトランジスタが配置された位相に対応して測定した特性を整理して、平行型と垂直型とを比較した。この比較により、特性そのものが同等でありかつ、特性が位相に対して変化する様子も同等であることが確認された。すなわち、画素回路を形成するトランジスタ相当のチャネル幅をもつトランジスタでは、チャネル長さをチャネル幅相当に分割した個々のチャネル素片（言い換えれば、チャネルの断片）はその電流方向がＥＬＡのスキャン方向に対して平行でも垂直でも同様（言い換えれば、実質的に同等）な特性を持っているといえる。
【０１７３】
したがって、図２０で説明したように、屈曲した形状のチャネルを持つトランジスタの特性は電流の向きにかかわらず、チャネル素片の位相に対応した個々の特性を総合したものとして、記述することができるのである。
【０１７４】
以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。
【符号の説明】
【０１７５】
１０  ＯＬＥＤ表示装置、４０  ポリシリコン膜、４１−４３  領域、４５  チャネル、４７  アモルファスシリコン膜、４９  基板、５０  パルスレーザ光、５１  スキャン方向、５２  スキャンピッチ、５３  短軸幅、５６  照射位置、１００  ＴＦＴ基板、１０５  データ線、１０６  走査線、１０７  エミッション制御線、１０８  電源線、１０９  リセット制御線、１１０  基準電圧供給線、１１４  カソード電極形成領域、１２５  表示領域、１３１  走査ドライバ、１３２  エミッションドライバ、１３３  保護回路、１３６  デマルチプレクサ、１４０、１４０Ａ−１４０Ｄ、２４０Ａ、２４０Ｂ、３４０Ａ−３４０Ｎ  画素、１５１  絶縁基板、１５２  第１絶縁膜、１５５  チャネル、１５６  ゲート絶縁膜、１５７  ゲート電極、１５８  層間絶縁膜、１５９  ソース電極、１６０  ドレイン電極、１６１  平坦化膜、１６２  アノード電極、１６３  画素定義層、１６４  スペーサ、１６５  有機発光膜、１６６  カソード電極、１６７  開口、１６８、１６９  ソース・ドレイン領域、１７０、１７１  コンタクトホール、２００  封止基板、３００  接合部、Ｔ１  駆動ＴＦＴ、Ｔ２  選択トランジスタ、Ｔ３  エミッショントランジスタ、Ｔ４  リセットトランジスタ、ＰＥＬＡ  スキャンピッチ、ＰＰＩＸ  画素ピッチ
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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