(57)【要約】【課題】信頼性を向上できる。【解決手段】実施形態によれば、半導体記憶装置は、複数のメモリセルを有するメモリセルアレイとシリアル／パラレル変換回路１２との間でそれぞれ並列にデータ信号を伝達可能な第１及び第２データ線２００を含むメインデータバスＭＤＢと、第１データ線に設けられた第１及び第２のリピータバッファ回路１９と、第２データ線２００に設けられた第３のリピータバッファ回路１９とを備える。メインデータバスは第１配線部を含み、該第１配線部は第１方向に沿って設けられ、第１及び第２バッファは第１配線部における第１データ線に互いに離隔して設けられ、第３バッファは第１配線部における第２データ線に設けられ、第１乃至第３バッファの第１方向に沿った位置は互いに異なる。【選択図】図５
2020102289.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルアレイと、
パラレルデータからシリアルデータへの変換、及びシリアルデータからパラレルデータへの変換が可能な変換回路と、
前記メモリセルアレイと前記変換回路との間でそれぞれ並列にデータ信号を伝達可能な第１データ線及び第２データ線を含むデータバスと、
前記第１データ線に設けられた第１バッファ及び第２バッファと、
前記第２データ線に設けられた第３バッファと
を具備し、
前記データバスは、第１配線部を含み、該第１配線部は第１方向に沿って設けられ、
前記第１バッファ及び前記第２バッファは、前記第１配線部における前記第１データ線に、互いに離隔して設けられ、
前記第３バッファは、前記第１配線部における前記第２データ線に設けられ、
前記第１乃至第３バッファの前記第１方向に沿った位置は、互いに異なる、半導体記憶装置。
【請求項２】
前記第３バッファは、前記第１方向において、前記第１バッファと前記第２バッファとの間に位置し、
前記第１バッファと前記第３バッファとの間の物理的な距離は、前記第２バッファと前記第３バッファとの間の物理的な距離と略等しい、請求項１記載の半導体記憶装置。
【請求項３】
前記第１配線部における前記第１データ線に設けられた第４バッファと、
前記第１配線部における前記第２データ線に設けられた第５バッファと
を更に備え、
前記第１バッファ、前記第２バッファ、及び前記第３バッファは、入力信号を反転させて得られた信号を出力し、
前記第４バッファ及び前記第５バッファは、入力信号を反転させずに出力し、
前記第４バッファの前記第１方向に沿った位置は、前記第３バッファの前記第１方向に沿った位置と略等しく、
前記第５バッファの前記第１方向に沿った位置は、前記第１又は第２バッファの前記第１方向に沿った位置と略等しい、請求項１または２記載の半導体記憶装置。
【請求項４】
前記第１配線部における前記第１データ線に設けられた第４バッファと、
前記第１配線部における前記第２データ線に設けられた第５バッファと
を更に備え、
前記第１バッファ、前記第２バッファ、及び前記第３バッファは、入力信号を反転させて得られた信号を出力し、
前記第４バッファ及び前記第５バッファは、入力信号を反転させずに出力し、
前記第１乃至第５バッファの内の少なくとも２つの前記第１方向に沿った位置は、互いに異なる、請求項１または２記載の半導体記憶装置。
【請求項５】
前記第１データ線に設けられ、前記第１データ線に信号を出力可能な第１トランジスタを含む第６バッファと、
前記第２データ線に設けられ、前記第２データ線に信号を出力可能な第２トランジスタを含む第７バッファと
を更に備え、
前記第１トランジスタのサイズは前記第２トランジスタのサイズと異なる、請求項１乃至４いずれか１項記載の半導体記憶装置。
【請求項６】
前記メモリセルアレイは、第１プレーンに含まれる第１メモリセルアレイと、第２プレーンに含まれる第２メモリセルアレイとを含み、
前記第６バッファは、前記第１メモリセルアレイから読み出されたデータ信号を前記第１データ線に出力し、
前記第７バッファは、前記第１メモリセルアレイから読み出されたデータ信号を前記第２データ線に出力し、
前記半導体記憶装置は、前記第２メモリセルアレイから読み出されたデータ信号を前記第１データ線に出力する第８バッファと、前記第２メモリセルアレイから読み出されたデータ信号を前記第２データ線に出力する第９バッファとを更に備え、
前記第６バッファから前記変換回路に達する前記第１データ線の配線距離は、前記第８バッファから前記変換回路に達する前記第１データ線の配線距離よりも長く、
前記第７バッファから前記変換回路に達する前記第２データ線の配線距離は、前記第９バッファから前記変換回路に達する前記第２データ線の配線距離よりも長い、請求項５記載の半導体記憶装置。
【請求項７】
前記第８バッファは、前記第１データ線に信号を出力可能な第３トランジスタを含み、
前記第９バッファは、前記第２データ線に信号を出力可能な第４トランジスタを含み、
前記第３トランジスタのサイズは前記第４トランジスタのサイズと異なる、請求項６記載の半導体記憶装置。
【請求項８】
前記第１バッファ及び前記第２バッファはそれぞれ、前記第１データ線に信号を出力可能な第３トランジスタを含み、
前記第３バッファは、前記第２データ線に信号を出力可能な第４トランジスタを含み、
前記第１バッファ又は前記第２バッファの前記第３トランジスタのサイズは、前記第２バッファ又は前記第１バッファの前記第３トランジスタのサイズ及び前記第４トランジスタのサイズと異なる、請求項５記載の半導体記憶装置。
【請求項９】
前記メモリセルアレイは、第１プレーン群と第２プレーン群とを有し、
前記半導体記憶装置は、前記第１プレーン群と接続される第1ラッチ回路と、前記第２プレーン群と接続される第２ラッチ回路とをさらに備え、
前記第１データ線及び前記第２データ線のうち少なくとも一方は、前記変換回路と前記第１ラッチ回路とを結ぶ第１経路の長さよりも、前記変換回路と前記第２ラッチ回路とを結ぶ第２経路の長さのほうが長く構成され、
前記第１バッファ、前記第２バッファ、及び前記第３バッファは、前記第２経路に設けられている、請求項１記載の半導体記憶装置。
【請求項１０】
複数のメモリセルを有するメモリセルアレイと、
パラレルデータからシリアルデータへの変換、及びシリアルデータからパラレルデータへの変換が可能な変換回路と、
前記メモリセルアレイと前記変換回路との間でそれぞれ並列にデータ信号を伝達可能な第１データ線、第２データ線、及び第３データ線を含むデータバスと、
前記第１データ線に設けられた第１バッファ及び第２バッファと、
前記第２データ線に設けられた第３バッファ及び第４バッファと、
前記第３データ線に設けられた第５バッファ及び第６バッファと、
を備え、
前記第１バッファ、前記第３バッファ、及び前記第５バッファの、前記第１乃至第３データ線の並び方向と直交する方向に沿った位置は、互いに略等しく、
前記第２バッファ、前記第４バッファ、及び前記第６バッファの、前記第１乃至第３データ線の並び方向と直交する方向に沿った位置は、互いに略等しく、
前記第１乃至第３データ線は、前記メモリセルアレイ及び前記変換回路への接続の順番は同じとなるが、前記メモリセルアレイと前記変換回路との間で他のデータ線と交差する、半導体記憶装置。
【請求項１１】
前記第１乃至第６バッファは、入力データ信号の論理レベルを反転して再送信する、請求項１０記載の半導体記憶装置。
【請求項１２】
前記第１バッファ、前記第４バッファ、及び前記第５バッファは、入力データ信号の論理レベルを反転して再送信し、
前記第２バッファ、前記第３バッファ、及び前記第６バッファは、入力データ信号の論理レベルを反転せずに再送信する、請求項１０記載の半導体記憶装置。
【請求項１３】
前記第１データ線に設けられ、前記第１データ線に信号を出力可能な第１トランジスタを含む第７バッファと、
前記第２データ線に設けられ、前記第２データ線に信号を出力可能な第２トランジスタを含む第８バッファと、
前記第３データ線に設けられ、前記第３データ線に信号を出力可能な第３トランジスタを含む第９バッファと
を更に備え、
前記第１トランジスタのサイズは、前記第２トランジスタ及び前記第３トランジスタの少なくとも一方のサイズと異なる、請求項１０乃至１２いずれか１項記載の半導体記憶装置。
【請求項１４】
前記メモリセルアレイは、第１プレーンに含まれる第１メモリセルアレイと、第２プレーンに含まれる第２メモリセルアレイとを含み、
前記第７バッファは、前記第１メモリセルアレイから読み出されたデータ信号を前記第１データ線に出力し、
前記第８バッファは、前記第１メモリセルアレイから読み出されたデータ信号を前記第２データ線に出力し、
前記第９バッファは、前記第１メモリセルアレイから読み出されたデータ信号を前記第３データ線に出力し、
前記半導体記憶装置は、前記第２メモリセルアレイから読み出されたデータ信号を前記第１データ線に出力する第１０バッファと、前記第２メモリセルアレイから読み出されたデータ信号を前記第２データ線に出力する第１１バッファと、前記第２メモリセルアレイから読み出されたデータ信号を前記第３データ線に出力する第１２バッファとを更に備え、
前記第１０バッファから前記変換回路に達する前記第１データ線の配線距離は、前記第７バッファから前記変換回路に達する前記第１データ線の配線距離よりも長く、
前記第１１バッファから前記変換回路に達する前記第２データ線の配線距離は、前記第８バッファから前記変換回路に達する前記第２データ線の配線距離よりも長く、
前記第１２バッファから前記変換回路に達する前記第３データ線の配線距離は、前記第９バッファから前記変換回路に達する前記第３データ線の配線距離よりも長い、請求項１３記載の半導体記憶装置。
【請求項１５】
前記第１０バッファは、前記第１データ線に信号を出力可能な第４トランジスタを含み、
前記第１１バッファは、前記第２データ線に信号を出力可能な第５トランジスタを含み、
前記第１２バッファは、前記第３データ線に信号を出力可能な第６トランジスタを含み、
前記第４トランジスタのサイズは、前記第５トランジスタ及び前記第６トランジスタの少なくとも一方のサイズと異なる、請求項１４記載の半導体記憶装置。
【請求項１６】
前記第１バッファ及び前記第２バッファはそれぞれ、前記第１データ線に信号を出力可能な第４トランジスタを含み、
前記第３バッファ及び前記第４バッファはそれぞれ、前記第２データ線に信号を出力可能な第５トランジスタを含み、
前記第５バッファ及び前記第６バッファはそれぞれ、前記第３データ線に信号を出力可能な第６トランジスタを含み、
前記第１バッファ又は前記第２バッファの前記第４トランジスタのサイズは、前記第２バッファ又は前記第１バッファの前記第４トランジスタのサイズ、前記第５トランジスタのサイズ、及び前記第６トランジスタのサイズ、の少なくとも一つと異なる、請求項１３記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３７３０３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信頼性を向上できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、パラレルデータからシリアルデータへの変換、及びシリアルデータからパラレルデータへの変換が可能な変換回路と、メモリセルアレイと変換回路との間でそれぞれ並列にデータ信号を伝達可能な第１データ線及び第２データ線を含むデータバスと、第１データ線に設けられた第１バッファ及び第２バッファと、第２データ線に設けられた第３バッファとを備える。データバスは、第１配線部を含み、該第１配線部は第１方向に沿って設けられ、第１バッファ及び第２バッファは、第１配線部における第１データ線に、互いに離隔して設けられ、第３バッファは、第１配線部における第２データ線に設けられ、第１乃至第３バッファの第１方向に沿った位置は、互いに異なる。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置のブロック図である。
【図２】図２は、第１実施形態に係る半導体記憶装置の備えるプレーンのブロック図である。
【図３】図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
【図４】図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図５】図５は、第１実施形態に係る半導体記憶装置の備えるメインデータバスの途中に形成されるリピータバッファ回路の配置関係を示す図である。
【図６】図６は、図５のリピータバッファ回路の回路図である。
【図７】図７は、第１実施形態に係る半導体記憶装置においてメインデータバスの端部に形成されるフリップフロップ回路の備えるフリップフロップ付き双方向リピータバッファ回路の回路図である。
【図８】図８は、図７のフリップフロップ付き双方向リピータバッファ回路における読み出し側のリピータバッファの最終段トランジスタの平面図と回路図である。
【図９Ａ】図９Ａは、図８の９Ａ−９Ａ線に沿った断面図である。
【図９Ｂ】図９Ｂは、図８の９Ｂ−９Ｂ線に沿った断面図である。
【図１０Ａ】図１０Ａは、図７のフリップフロップ付き双方向リピータバッファ回路における読み出し側のリピータバッファの最終段トランジスタの平面図と回路図である。
【図１０Ｂ】図１０Ｂは、図７のフリップフロップ付き双方向リピータバッファ回路における読み出し側のリピータバッファの最終段トランジスタの平面図と回路図である。
【図１１Ａ】図１１Ａは、第１実施形態に係る半導体記憶装置のメインデータバスのリピータバッファ回路配置において各配線で同一レベルのデータ信号を伝達する際に発生する配線間容量のクロストークを示す図である。
【図１１Ｂ】図１１Ｂは、第１実施形態に係る半導体記憶装置のメインデータバスのリピータバッファ回路配置において隣接配線毎に異なるレベルのデータ信号を伝達する際に発生する配線間容量のクロストークを示す図である。
【図１２Ａ】図１２Ａは、比較例における読み出し動作時のデータキャプチャウィンドウを示す図である。
【図１２Ｂ】図１２Ｂは、第１実施形態に係る半導体記憶装置における読み出し動作時のデータキャプチャウィンドウを示す図である。
【図１２Ｃ】図１２Ｃは、第１実施形態に係る半導体記憶装置における読み出し動作時のデータキャプチャウィンドウを示す図である。
【図１３Ａ】図１３Ａは、第１実施形態の変形例に係る半導体記憶装置のメインデータバスのリピータバッファ回路配置において各配線で同一レベルのデータ信号を伝達する際に発生する配線間容量のクロストークを示す図である。
【図１３Ｂ】図１３Ｂは、第１実施形態の変形例に係る半導体記憶装置のメインデータバスのリピータバッファ回路配置において隣接配線毎に異なるレベルのデータ信号を伝達する際に発生する配線間容量のクロストークを示す図である。
【図１４Ａ】図１４Ａは、第２実施形態に係る半導体記憶装置のメインデータバスのリピータバッファ回路配置において各配線で同一レベルのデータ信号を伝達する際に発生する配線間容量のクロストークを示す図である。
【図１４Ｂ】図１４Ｂは、第２実施形態に係る半導体記憶装置のメインデータバスのリピータバッファ回路配置において隣接配線毎に異なるレベルのデータ信号を伝達する際に発生する配線間容量のクロストークを示す図である。
【図１５Ａ】図１５Ａは、第２実施形態の第１変形例に係る半導体記憶装置のメインデータバスのリピータバッファ回路配置において各配線で同一レベルのデータ信号を伝達する際に発生する配線間容量のクロストークを示す図である。
【図１５Ｂ】図１５Ｂは、第２実施形態の第１変形例に係る半導体記憶装置のメインデータバスのリピータバッファ回路配置において隣接配線毎に異なるレベルのデータ信号を伝達する際に発生する配線間容量のクロストークを示す図である。
【図１６Ａ】図１６Ａは、第２実施形態の第２変形例に係る半導体記憶装置のメインデータバスのリピータバッファ回路配置において各配線で同一レベルのデータ信号を伝達する際に発生する配線間容量のクロストークを示す図である。
【図１６Ｂ】図１６Ｂは、第２実施形態の第２変形例に係る半導体記憶装置のメインデータバスのリピータバッファ回路配置において隣接配線毎に異なるレベルのデータ信号を伝達する際に発生する配線間容量のクロストークを示す図である。
【図１７Ａ】図１７Ａは、第２実施形態の第３変形例に係る半導体記憶装置のメインデータバスのリピータバッファ回路配置において各配線で同一レベルのデータ信号を伝達する際に発生する配線間容量のクロストークを示す図である。
【図１７Ｂ】図１７Ｂは、第２実施形態の第３変形例に係る半導体記憶装置のメインデータバスのリピータバッファ回路配置において隣接配線毎に異なるレベルのデータ信号を伝達する際に発生する配線間容量のクロストークを示す図である。
【図１８Ａ】図１８Ａは、第３実施形態に係る半導体記憶装置のメインデータバスのリピータバッファ回路配置において各配線で同一レベルのデータ信号を伝達する際に発生する配線間容量のクロストークを示す図である。
【図１８Ｂ】図１８Ｂは、第３実施形態に係る半導体記憶装置のメインデータバスのリピータバッファ回路配置において隣接配線毎に異なるレベルのデータ信号を伝達する際に発生する配線間容量のクロストークを示す図である。
【図１９Ａ】図１９Ａは、第４実施形態に係る半導体記憶装置のメインデータバスのリピータバッファ回路配置において各配線で同一レベルのデータ信号を伝達する際に発生する配線間容量のクロストークを示す図である。
【図１９Ｂ】図１９Ｂは、第４実施形態に係る半導体記憶装置のメインデータバスのリピータバッファ回路配置において隣接配線毎に異なるレベルのデータ信号を伝達する際に発生する配線間容量のクロストークを示す図である。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１  半導体記憶装置の全体構成
まず、半導体記憶装置の全体構成について、図１を用いて説明する。なお、図１の例では、各ブロックの接続の一部を矢印線により示しているが、接続は、これに限定されない。
【００１０】
図１に示すように、半導体記憶装置１は、大まかにコア部２と周辺回路部３とを含む。
【００１１】
コア部２は、例えば１６個のプレーンＰＬＮ（ＰＬＮ０〜ＰＬＮ１５）を含む。プレーンＰＬＮは、メモリセルトランジスタへのデータの書き込み動作及びメモリセルトランジスタからのデータの読み出し動作を行うユニットである。プレーンＰＬＮの各々は、後述するように、複数のブロックと、これらのブロック内のメモリセルを選択するロウデコーダ及びセンスアンプを備える。従って、プレーンＰＬＮ０〜ＰＬＮ１５は、互いに独立して動作可能であり、複数プレーンを有する構成であると、複数プレーンが並列して、つまり同時に動作することも可能である。例えば、一方のプレーンに対する書き込み動作と、他方のプレーンに対する消去動作とを時間的に並列に実行可能である。
【００１２】
本実施形態におけるプレーンＰＬＮ０〜ＰＬＮ１５は、同じ構成である。例えば、プレーンＰＬＮ０〜ＰＬＮ１５は、４行×４列のマトリクス状に配置される。図１の例では、プレーンＰＬＮ０、ＰＬＮ４、ＰＬＮ８、及びＰＬＮ１２が同じ列に順に配置され、プレーンＰＬＮ１、ＰＬＮ５、ＰＬＮ９、及びＰＬＮ１３が同じ列に順に配置され、これらのプレーンＰＬＮが第１データパスＤＰ１に共通に接続される。同様に、プレーンＰＬＮ２、ＰＬＮ６、ＰＬＮ１０、及びＰＬＮ１４が同じ列に順に配置され、プレーンＰＬＮ３、ＰＬＮ７、ＰＬＮ１１、及びＰＬＮ１５が同じ列に順に配置され、これらのプレーンＰＬＮが第２データパスＤＰ２に共通に接続される。第１データパスＤＰ１及び第２データパスＤＰ２は、例えば、８０ビットのバスである。なお、第１データパスＤＰ１及び第２データパスＤＰ２のビット幅、すなわちデータ線の本数は、８０ビット（８０本）に限定されない。
【００１３】
次に、周辺回路部３について説明する。周辺回路部３は、第１ラッチ回路１１ａ、第２ラッチ回路１１ｂ、シリアル／パラレル変換回路１２、チップ制御回路１３、入出力回路１５、ロジック制御回路１８、メインデータバスＭＤＢ、及びリピータバッファ回路１９を含む。
【００１４】
メインデータバスＭＤＢは、例えば第１データパスＤＰ１及び第２データパスＤＰ２と同様に８０ビット幅のバスであり、その具体例は例えば８０本のデータ線の集合である。そしてメインデータバスＭＤＢは、データの読み出し時には、コア部から第１データパスＤＰ１または第２データパスＤＰ２に読み出されたデータを、シリアル／パラレル変換回路１２に転送する。またメインデータバスＭＤＢは、データの書き込み時には、シリアル／パラレル変換回路１２からのデータを、コア部の第１データパスＤＰ１または第２データパスＤＰ２に転送する。
【００１５】
第１ラッチ回路１１ａは、第１データパスＤＰ１とメインデータバスＭＤＢとを接続する。そして第１ラッチ回路１１ａは、チップ制御回路１３から送信されるクロック信号に基づいて、データの読み出し時には、第１データパスＤＰ１からのデータをラッチして、これをメインデータバスＭＤＢに転送する。またデータの書き込み時には、メインデータバスＭＤＢからのデータを第１データパスＤＰ１に転送する。よって第１ラッチ回路１１ａは、８０ビットのバス、すなわち、８０本のデータ線に対応する８０個のフリップフロップ（図１では不図示）を含む。
【００１６】
第２ラッチ回路１１ｂは、第１ラッチ回路１１ａと同様に、第２データパスＤＰ２とメインデータバスＭＤＢとを接続する。そして第１ラッチ回路１１ａは、クロック生成回路１４から送信されるクロック信号に基づいて、データの読み出し時には、第２データパスＤＰ２からのデータをラッチして、これをメインデータバスＭＤＢに転送する。またデータの書き込み時には、メインデータバスＭＤＢからのデータを第２データパスＤＰ２に転送する。よって第２ラッチ回路１１ｂは、８０ビットのバス、すなわち、８０本のデータ線に対応する８０個のフリップフロップ（図１では不図示）を含む。
【００１７】
シリアル／パラレル変換回路１２は、シリアルデータをパラレルデータへ変換し、またパラレルデータをシリアルデータへ変換する。より具体的には、シリアル／パラレル変換回路１２は、チップ制御回路からの命令に基づいて、データの読み出し時には、メインデータバスＭＤＢから受信した８０ビット×１サイクルのパラレルデータを、８ビット×１０サイクルのシリアルデータに変換する。そして、得られたシリアルデータを出力回路１６に送信する。またデータの書き込み時には、シリアル／パラレル変換回路１２は、入力回路１７から受信した８ビット×１０サイクルのシリアルデータを、８０ビット×１サイクルのパラレルデータに変換する。そして、得られたパラレルデータをメインデータバスＭＤＢに出力する。
【００１８】
なお、シリアル／パラレル変換回路１２がメインデータバスＭＤＢと接続される位置は、メインデータバスＭＤＢの中央部ではなく、例えば図１の例であると、第２ラッチ回路１１ｂよりも第１ラッチ回路１１ａに近い位置である。つまり、シリアル／パラレル変換回路１２と第１ラッチ回路１１ａとの間の距離（すなわち、データを第１ラッチ回路１１ａに転送するための配線長）は、シリアル／パラレル変換回路１２と第２ラッチ回路１１ｂとの間の距離（すなわち、データを第２ラッチ回路１１ｂに転送するための配線長）よりも小さい。もちろん、逆に第２ラッチ回路１１ｂに近い場合であってもよい。以下では、第１ラッチ回路１１ａに近い場合を例に説明する。
【００１９】
リピータバッファ回路１９は、メインデータバスＭＤＢ上に設けられる。より具体的には、８０本のデータ線のそれぞれに、リピータバッファ回路１９が設けられる。リピータバッファ回路１９は、伝送途中で劣化したデータ信号を正規の状態に再生することにより中継する回路である。より具体的には、例えばリピータバッファ回路１９は、受信した信号の波形を整形し、場合によっては振幅を調整する等も行い、受信信号からノイズを除去し、これにより得られた信号を出力する回路である。そしてリピータバッファ回路１９は、例えば本例では、遅延の改善を図るために設けられる。本例であると、第２ラッチ回路１１ｂとシリアル／パラレル変換回路１２との間の距離（この配線を長配線側と呼ぶことがある）が、第１ラッチ回路１１ａとシリアル／パラレル変換回路１２との間の距離（この配線を短配線側と呼ぶことがある）よりも長い。従って、リピータバッファ回路１９は、メインデータバスＭＤＢにおいて、長配線側に設けられ、短配線側には設けられない。リピータバッファ回路１９の詳細については後述する。なお、図１の構成とは逆に、第１ラッチ回路１１ａとシリアル／パラレル変換回路１２との間が長配線側となり、第２ラッチ回路１１ｂとシリアル／パラレル変換回路１２との間が短配線側となる場合には、リピータバッファ回路１９は、第１ラッチ回路１１ａとシリアル／パラレル変換回路１２との間に配置されれば良い。
【００２０】
チップ制御回路１３は、半導体記憶装置１全体の動作を制御する。より具体的には、チップ制御回路１３は、ロジック制御回路１８から送信される各種制御信号、及び入出力回路１５から送信される各種コマンドに基づいて、各プレーンＰＬＮにおける書き込み動作、読み出し動作、及び消去動作を制御する。また、チップ制御回路１３は、コア部２、第１ラッチ回路１１ａ、第２ラッチ回路１１ｂ、シリアル／パラレル変換回路１２、及び入出力回路１５、リピータバッファ回路１９等を制御する。チップ制御回路１３は、クロック生成回路１４を含む。
【００２１】
クロック生成回路１４は、各プレーンＰＬＮ、第１ラッチ回路１１ａ、第２ラッチ回路１１ｂ、シリアル／パラレル変換回路１２、及び入出力回路１５に送信される各種クロック信号を生成する。より具体的には、例えば、クロック生成回路１４は、プレーンＰＬＮに送信される第１クロック信号、並びに第１ラッチ回路１１ａ及び第２ラッチ回路１１ｂに送信される第２クロック信号を生成する。各プレーンＰＬＮは、受信した第１クロック信号に基づいて、対応する第１データパスＤＰ１及び第２データパスＤＰ２とのデータの入出力を行う。第１ラッチ回路１１ａ及び第２ラッチ回路１１ｂは、受信した第２クロック信号に基づいてデータをラッチする。例えば、クロック生成回路１４は、読み出し動作の際、外部コントローラ（不図示）から受信したリードイネーブル信号ＲＥｎ等に基づいて、クロック信号を生成する。
【００２２】
入出力回路１５は、外部コントローラとの間の信号ＤＱの入出力を制御する。信号ＤＱは、例えば、データ、アドレス、及びコマンドを含む。入出力回路１５は、入力回路１７と出力回路１６とを含む。入力回路１７は、外部コントローラから受信したデータ（書き込みデータ）をシリアル／パラレル変換回路１２に送信し、アドレスを図示せぬアドレスレジスタを介して各プレーンＰＬＮに送信し、コマンドを図示せぬコマンドレジスタを介してチップ制御回路１３に送信する。出力回路１６は、シリアル／パラレル変換回路１２から受信したデータ（読み出しデータ）を、チップ制御回路１３から送信されるクロック信号に基づいて一旦ラッチした後、クロック信号ＤＱＳ及び相補クロック信号ＤＱＳｎと共に外部コントローラに送信する。
【００２３】
ロジック制御回路１８は、外部コントローラから、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、並びにクロック信号ＤＱＳ及び相補クロック信号ＤＱＳｎを受信する。ロジック制御回路１８は、受信した信号に応じて、入出力回路１５及びチップ制御回路１３を制御する。
【００２４】
チップイネーブル信号ＣＥｎは、半導体記憶装置１をイネーブルにするための信号である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱがコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱがアドレスであることを示す信号である。ライトイネーブル信号ＷＥｎは、受信した信号を半導体記憶装置１内へ取り込ませるための信号であり、外部コントローラよりコマンド、アドレス、及びデータ等を受信する度に、アサートされる。半導体記憶装置１は、ライトイネーブル信号ＷＥｎに同期して、信号ＤＱが半導体記憶装置１に取り込む。リードイネーブル信号ＲＥｎは、外部コントローラが、半導体記憶装置１からデータを読み出すための信号であり、データを読み出す際に信号ＲＥｎをトグルさせる。半導体記憶装置１は、リードイネーブル信号ＲＥｎに基づいて、外部コントローラに信号ＤＱを出力する。クロック信号ＤＱＳ及び相補クロック信号ＤＱＳｎは、信号ＤＱの入出力のタイミングを制御するための信号である。
【００２５】
１．２  プレーンの構成
次に、プレーンＰＬＮの構成について、図２を用いて説明する。図２の例は、プレーンＰＬＮ０を示しているが、他のプレーンＰＬＮも同じ構成である。
【００２６】
図２に示すように、プレーンＰＬＮは、メモリセルアレイ３０、ロウデコーダ３１ａ及び３１ｂ、カラムデコーダ３２ａ及び３２ｂ、５個のセンスアンプ３３、５個のページバッファ３４、並びに５個の入出力バッファ３５を含む。
【００２７】
メモリセルアレイ３０は、ロウ及びカラムに対応付けられた不揮発性のメモリセルトランジスタ（以下、「メモリセル」とも表記する）を含む５個の分割ブロックＤｉｖ（Ｄｉｖ０〜Ｄｉｖ４）を含む。各々の分割ブロックＤｉｖは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３）を含む。そして各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。なお、図２の例では、説明を簡略化するため、ストリングユニットＳＵ１〜ＳＵ３におけるＮＡＮＤストリングＮＳは省略されている。
【００２８】
メモリセルアレイ３０内の分割ブロックＤｉｖ数、分割ブロックＤｉｖ内のストリングユニットＳＵ数、及びＮＡＮＤストリングＮＳの個数は、任意である。
【００２９】
ロウデコーダ３１ａ及び３１ｂは、ロウアドレスをデコードし、デコード結果に応じて対応するストリングユニットＳＵを選択する。そして、ロウデコーダ３１ａ及び３１ｂは、必要な電圧をストリングユニットＳＵに印加する。
【００３０】
カラムデコーダ３２ａ及び３２ｂは、カラムアドレスをデコードし、デコード結果に応じて、対応するセンスアンプ３３及びページバッファ３４内のラッチ回路を選択する。
【００３１】
５個のセンスアンプ３３は、５個の分割ブロックＤｉｖ０〜Ｄｉｖ４に対応して設けられる。センスアンプ３３は、読み出し動作のときには、対応する分割ブロックＤｉｖから読み出されたデータをセンスする。そして、センスアンプ３３は、読み出しデータをページバッファ３４に送信する。また、センスアンプ３３は、書き込み動作のときには、書き込みデータを対応する分割ブロックＤｉｖに送信する。
【００３２】
５個のページバッファ３４は、５個の分割ブロックＤｉｖ０〜Ｄｉｖ４に対応して設けられる。ページバッファ３４は、図示せぬ複数のラッチ回路を含み、書き込みデータ及び読み出しデータを保持する。例えば、書き込み動作において、ページバッファ３４は、入出力バッファ３５から受信した書き込みデータを一時的に保持し、センスアンプ３３に送信する。また、例えば、読み出し動作において、ページバッファ３４は、センスアンプ３３から受信した読み出しデータを一時的に保持し、入出力バッファ３５に送信する。本実施形態では、ページバッファ３４と入出力バッファ３５との間のデータ転送は、１６ビット単位でなされる。
【００３３】
５個の入出力バッファ３５は、５個の分割ブロックＤｉｖ０〜Ｄｉｖ４に対応して設けられ、各々、第１データパスＤＰ１と１６ビットのデータＤＡＴの入出力を行う。以下、分割ブロックＤｉｖ０に対応する入出力バッファ３５における入出力データをデータＤＡＴ＜１５：０＞と表記する。同様に、分割ブロックＤｉｖ１に対応する入出力バッファ３５における入出力データをデータＤＡＴ＜３１：１６＞と表記する。分割ブロックＤｉｖ２に対応する入出力バッファ３５における入出力データをデータＤＡＴ＜４７：３２＞と表記する。分割ブロックＤｉｖ３に対応する入出力バッファ３５における入出力データをデータＤＡＴ＜６３：４８＞と表記する。分割ブロックＤｉｖ４に対応する入出力バッファ３５における入出力データをデータＤＡＴ＜７９：６４＞と表記する。従って、１つのプレーンＰＬＮにおいてデータパスと８０ビットのデータＤＡＴ＜７９：０＞の入出力が行われる。
【００３４】
入出力バッファ３５の各々は、１６個のデータ入出力回路３６を含む。データ入出力回路３６は、クロック生成回路１４から受信した第１クロック信号ＣＬＫ１に基づいて、１ビットのデータＤＡＴの入出力を行う。以下、分割ブロックＤｉｖ０において、データＤＡＴ＜０＞〜データＤＡＴ＜１５＞に対応する１６個のデータ入出力回路を３６＿０〜３６＿１５とそれぞれ表記とする。同様に、分割ブロックＤｉｖ１において、データＤＡＴ＜１６＞〜データＤＡＴ＜３１＞に対応する１６個のデータ入出力回路を３６＿１６〜３６＿３１とそれぞれ表記とする。分割ブロックＤｉｖ２において、データＤＡＴ＜３２＞〜データＤＡＴ＜４７＞に対応する１６個のデータ入出力回路を３６＿３２〜３６＿４７とそれぞれ表記とする。分割ブロックＤｉｖ３において、データＤＡＴ＜４８＞〜データＤＡＴ＜６３＞に対応する１６個のデータ入出力回路を３６＿４８〜３６＿６３とそれぞれ表記とする。分割ブロックＤｉｖ４において、データＤＡＴ＜６４＞〜データＤＡＴ＜７９＞に対応する１６個のデータ入出力回路を３６＿６４〜３６＿７９とそれぞれ表記とする。
【００３５】
データ入出力回路３６は、図示せぬフリップフロップを含み、第１クロック信号ＣＬＫ１に基づいてデータをラッチする。データ入出力回路３６は、書き込み動作のときには、第１データパスＤＰ１を介して入力されたデータＤＡＴ（書き込みデータ）をページバッファ３４に送信する。また、データ入出力回路３６は、読み出し動作のときには、ページバッファ３４から受信したデータを第１データパスＤＰ１に出力する。データ入出力回路３６は、第１データパスＤＰ１に、第１クロック信号ＣＬＫ１に応じてＤＤＲ（double data rate）方式でデータを出力してもよく、ＳＤＲ（single data rate）方式でデータを出力してもよい。以下では、データ入出力回路３６がＤＤＲ方式でデータを出力する場合について説明する。
【００３６】
なお、ここでは、プレーンＰＬＮ０の例について説明したが、他のプレーンＰＬＮも同様の構成を有する。プレーンＰＬＮ１、ＰＬＮ４、ＰＬＮ５、ＰＬＮ８、ＰＬＮ９、ＰＬＮ１２、ＰＬＮ１３の入出力バッファ３５は、第１データパスＤＰ１とのデータの入出力に用いられ、プレーンＰＬＮ２、ＰＬＮ３、ＰＬＮ６、ＰＬＮ７、ＰＬＮ１０、ＰＬＮ１１、ＰＬＮ１４、ＰＬＮ１５の入出力バッファ２５は、第２データパスＤＰ２とのデータの入出力に用いられる。
【００３７】
１．３  メモリセルアレイの構成
次に、メモリセルアレイの構成について、図３及び図４を用いて説明する。図３は、プレーンＰＬＮ０におけるメモリセルアレイ３０の回路図を示しており、図４は、メモリセルアレイ３０の断面図を示している。なお、他のプレーンＰＬＮも同じ構成である。図面の簡略化のため、図４では、層間絶縁膜を省略して示している。
【００３８】
図３に示すように、ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。以下、メモリセルトランジスタＭＴ０〜ＭＴ７を限定しない場合は、メモリセルトランジスタＭＴと表記する。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。メモリセルトランジスタＭＴは、電荷蓄積層に蓄えられた電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じた情報を記憶する。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であっても良いし、電荷蓄積層に導電層を用いたＦＧ型であっても良い。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。さらに、選択トランジスタＳＴ１及びＳＴ２の個数は、任意であり、それぞれ１個以上あれば良い。
【００３９】
メモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。より具体的には、メモリセルトランジスタＭＴ０〜ＭＴ７は、その電流経路が直列に接続される。そしてメモリセルトランジスタＭＴ７のドレインは、選択トランジスタＳＴ１のソースに接続され、メモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。
【００４０】
分割ブロックＤｉｖ０〜Ｄｉｖ４のストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０〜ＳＧＤ３にそれぞれ共通に接続される。換言すれば、各選択ゲート線ＳＧＤ０〜ＳＧＤ３は、複数の分割ブロックＤｉｖ間で各ストリングユニットＳＵ内にあるＮＡＮＤストリングＮＳを共通に接続する。選択ゲート線ＳＧＤ０〜ＳＧＤ３は、ロウデコーダ３１ａ及び３１ｂのいずれかに接続される。以下、選択ゲート線ＳＧＤ０〜ＳＧＤ３を限定しない場合は、選択ゲート線ＳＧＤと表記する。
【００４１】
分割ブロックＤｉｖ０〜Ｄｉｖ４のストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。
【００４２】
メモリセルアレイ３０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。すなわち、各ワード線ＷＬ０〜ＷＬ７は、複数の分割ブロックＤｉｖ間でメモリセルトランジスタＭＴ０〜ＭＴ７をそれぞれ共通に接続する。ワード線ＷＬ０〜ＷＬ７は、ロウデコーダ３１ａ及び３１ｂのいずれかに接続される。以下、ワード線ＷＬ０〜ＷＬ７を限定しない場合は、ワード線ＷＬと表記する。
【００４３】
分割ブロックＤｉｖ０〜Ｄｉｖ４のストリングユニットＳＵ内にある各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ０〜ＢＬ（Ｎ−１、但しＮは任意の整数）に接続される。ビット線ＢＬ０〜ＢＬ（Ｎ−１）は、それぞれ対応する分割ブロックＤｉｖのセンスアンプ３３に接続される。以下、ビット線ＢＬ０〜ＢＬ（Ｎ−１）を限定しない場合は、ビット線ＢＬと表記する。さらに、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
【００４４】
書き込み動作及び読み出し動作は、いずれかのストリングユニットＳＵにおけるいずれかのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して一括して行われる。
【００４５】
次に、メモリセルアレイ３０の断面構成について説明する。図４の例は、ストリングユニットＳＵ０及びＳＵ１の断面を示しており、ストリングユニットＳＵ２及びＳＵ３の構成も同様である。なお、図４において、層間絶縁膜は省略されている。
【００４６】
図４に示すように、半導体基板１００に平行な第１方向Ｄ１に沿って、半導体基板１００に平行で第１方向Ｄ１に垂直な第２方向Ｄ２に延びるソース線コンタクトＬＩと複数のストリングユニットＳＵが設けられている。
【００４７】
各ストリングユニットＳＵにおいて、ＮＡＮＤストリングＮＳは、半導体基板１００に垂直な第３方向Ｄ３に沿って形成されている。より具体的には、半導体基板１００の表面領域には、ｎ型ウェル１０１が設けられている。そして、ｎ型ウェル１０１の表面領域には、ｐ型ウェル１０２が設けられている。また、ｐ型ウェル１０２の表面領域の一部には、ｎ＋型拡散層１０３が設けられている。そしてｐ型ウェル１０２の上方には、選択ゲート線ＳＧＳ、メモリセルトランジスタＭＴ０〜ＭＴ７に接続されるワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤとして機能する１０層の配線層１０４が、それぞれ図示せぬ層間絶縁膜を介して順次積層されている。選択ゲート線ＳＧＤとして機能する配線層１０４は、ストリングユニットＳＵ毎に分離されており、図４の例では、同じレイヤに設けられた選択ゲート線ＳＧＤ０として機能する配線層１０４と選択ゲート線ＳＧＤ１として機能する配線層１０４が、それぞれ第２方向Ｄ２に延びるように分離されている。他の配線層１０４は、ブロックＢＬＫ内で共通である。
【００４８】
そして、１０層の配線層１０４を貫通してｐ型ウェル１０２に達するピラー状の半導体層１０５が形成されている。半導体層１０５の側面には、トンネル絶縁膜１０６、電荷蓄積層１０７、及びブロック絶縁膜１０８が順次形成される。半導体層１０５には、例えば多結晶シリコンが用いられる。トンネル絶縁膜１０６及びブロック絶縁膜１０８には、例えばシリコン酸化膜が用いられる。電荷蓄積層１０７には、例えばシリコン窒化膜が用いられる。半導体層１０５は、ＮＡＮＤストリングＮＳの電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして半導体層１０５の上端は、コンタクトプラグ１０９を介して、第１方向Ｄ１に延びる配線層１１０に接続される。配線層１１０は、ビット線ＢＬとして機能する。なお、図４の例では、選択ゲート線ＳＧＤ及びＳＧＳとして機能する配線層１０４は、それぞれ１層設けられているが、複数層設けられても良い。
【００４９】
ソース線コンタクトＬＩは、第２方向Ｄ２に沿ってライン形状を有する。ソース線コンタクトＬＩには、例えば多結晶シリコンが用いられる。そしてソース線コンタクトＬＩの底面は、ｎ＋型拡散層１０３に接続され、上面は、半導体基板１００とＮＡＮＤストリングＮＳよりも上方に設けられるソース線ＳＬとして機能する配線層１１１に接続される。ソース線ＳＬとして機能する配線層１１１は、ビット線ＢＬとして機能する配線層１１０よりも上にも形成されている。すなわち、半導体記憶装置１には、金属配線層の最下層をＭ０層、Ｍ０層の１層上の金属配線層をＭ１層、Ｍ１層の１層上の金属配線層をＭ２層とする３層の金属配線層が形成されている。
【００５０】
なお、ソース線コンタクトＬＩ及びＮＡＮＤストリングＮＳの配置は任意に設定可能である。例えばストリングユニットＳＵ１及びＳＵ２の間にソース線コンタクトＬＩが設けられても良い。さらに図４の例では、説明を簡略化するために１つのストリングユニットＳＵにおいて、複数のＮＡＮＤストリングＮＳが、第２方向Ｄ２に沿って１列に配列されている場合を示しているが、１つのストリングユニットＳＵにおけるＮＡＮＤストリングＮＳの配列は任意に設定可能である。例えば、第２方向Ｄ２に沿って、２列並行に配置されても良く、４列の千鳥配置に配列されても良い。
【００５１】
１．４  メインデータバスの構成
次に、メインデータバスＭＤＢの構成について、図５を用いて説明する。図５はメインデータバスＭＤＢ及びリピータバッファ回路１９の回路図である。図５では簡略化のため、メインデータバスＭＤＢに含まれる例えば８０本のデータ線のうち、６本のみを図示しており、特に各データ線に設けられるリピータバッファ回路１９の位置関係に着目したものである。図示を省略した他の７４本のデータ線２００に設けられたリピータバッファ回路１９も、同様のレイアウトを有する。
【００５２】
図５に示すように、８０本のデータ線２００は、互いに並行に設けられている。そして、前述の通り一端は第１ラッチ回路１１ａに接続され、他端は第２ラッチ回路１１ｂに接続される。そして２つのリピータバッファ回路１９が、各データ線２００に設けられている。この２つのリピータバッファ回路１９は、データ線とシリアル／パラレル変換回路１２との接続部と、第２ラッチ回路１１ｂとの間に設けられる。各データ線に設けられた２つのリピータバッファ回路１９は、隣接するデータ線２００間において、互い違いの位置に配置されるように設けられる。
【００５３】
例えば図５の例では、奇数番目（１本目、３本目、５本目、…）のデータ線２００に設けられた２つのリピータバッファ回路１９のうちの一方は、対応するデータ線２００の略中央部に設けられ、他方のリピータバッファ回路１９は、対応するデータ線２００において第２フリップフロップ側に設けられる。そして、上記一方のリピータバッファ回路１９は、データ線に沿った方向に直交する方向に一列に並ぶように設けられ、また上記他方のリピータバッファ回路１９も、データ線に沿った方向に直交する方向に一列に並ぶように設けられる。つまり、一方のリピータバッファ回路１９の集合は、他方のリピータバッファ回路１９の集合と、データ線に沿った方向に直交する方向に共に並列に並ぶように設けられる。
【００５４】
他方で、偶数番目（２本目、４本目、６本目、…）のデータ線２００に設けられた２つのリピータバッファ回路１９のうちの一方は、データ線２００に沿った方向において、奇数番目のデータ線２００に設けられた一方のリピータバッファ回路１９とシリアル／パラレル変換回路１２との間に位置するように設けられる。また、他方のリピータバッファ回路１９は、データ線２００に沿った方向において、奇数番目のデータ線２００に設けられた一方のリピータバッファ回路１９と他方のリピータバッファ回路１９との間に位置するように設けられる。例えば、他方のリピータバッファ回路１９は、奇数番目のデータ線２００に設けられた一方のリピータバッファ回路１９と他方のリピータバッファ回路１９との間の配線長に対し半分程度の位置に設けられる。別の言い方をすれば、奇数番目のデータ線２００における一方のリピータバッファ回路１９は、偶数番目のデータ線２００に設けられた一方のリピータバッファ回路１９と他方のリピータバッファ回路１９との間の配線長に対し半分程度の位置に設けられる。そして奇数番目のデータ線２００と同様、一方のリピータバッファ回路１９の集合は、他方のリピータバッファ回路１９の集合と、データ線に沿った方向に直交する方向に共に並列に並ぶように設けられる。
【００５５】
本例に係るリピータバッファ回路１９は、例えばインバータタイプ双方向リピータバッファである。図６は、インバータタイプ双方向リピータバッファの回路図である。
【００５６】
図６に示すように、インバータタイプ双方向リピータバッファ２０１は、２つのインバータタイプリピータバッファ２０２−１及び２０２−２を含む。
【００５７】
リピータバッファ２０２−１は、例えばデータ書き込み動作時に使用される。そしてリピータバッファ２０２−１は、インバータ２０３と、ＮＡＮＤ回路２０４と、ＮＯＲ回路２０５と、ｐチャネルＭＯＳトランジスタ２０６と、ｎチャネルＭＯＳトランジスタ２０７とを含む。インバータ２０３の入力端子は、第１入出力端子ＩＯＰＤに接続される。第１入出力端子ＩＯＰＤは、シリアル／パラレル変換回路１２側のデータ線２００に接続される。すなわちインバータ２０３は、データ線２００によって転送された書き込みデータを反転する。ＮＡＮＤ回路２０４は、インバータ２０３の出力信号と、書き込み信号ＷＲＩＴＥとの否定論理積（ＮＡＮＤ）演算を行う。信号ＷＲＩＴＥは、データ書き込み時に“Ｈ”レベルとなる、チップ制御回路１３から与えられる制御信号である。ＮＯＲ回路２０５は、インバータ２０３の出力信号と、書き込み信号ＷＲＩＴＥの反転信号ＷＲＩＴＥｎとの否定論理和（ＮＯＲ）演算を行う。ｐチャネルＭＯＳトランジスタ２０６は、ゲートにＮＡＮＤ回路２０４の演算結果が与えられ、ソースに電源ＶＤＤが印加され、ドレインは、第２入出力端子ＩＯＣＲに接続される。第２入出力端子ＩＯＣＲは、第２ラッチ回路１１ｂ側のデータ線２００である。ｎチャネルＭＯＳトランジスタ２０７は、ゲートにＮＯＲ回路２０５の演算結果が与えられ、ソースに電源ＶＳＳ（ＶＤＤより小さく、例えば０Ｖ）が印加され、ドレインは第２入出力端子ＩＯＣＲに接続される。このように接続されたＮＡＮＤ回路２０４とＮＯＲ回路２０５はインバータ２０８として機能し、同様に、ｐチャネルＭＯＳトランジスタ２０６とｎチャネルＭＯＳトランジスタ２０７もインバータ２０９として機能する。従って、このデータ書き込み動作時に使用されるインバータタイプリピータバッファ２０２−１は、３段のインバータ２０３、２０８及び２０９を有することとなる。よって、インバータタイプリピータバッファ２０２−１は、第１入出力端子ＩＯＰＤからＨｉｇｈ（“Ｈ”）レベルの信号が入力されると、第２入出力端子ＩＯＣＲにＬｏｗ（“Ｌ”）レベルの信号を出力し、第１入出力端子ＩＯＰＤから“Ｌ”レベルの信号が入力されると、第２入出力端子ＩＯＣＲに“Ｈ”レベルの信号を出力することができる。
【００５８】
リピータバッファ２０２−２は、例えばデータ読み出し動作時に使用される。このリピータバッファ２０２−２も、リピータバッファ２０２−１と同様の構成を有している。但し、ＮＡＮＤ回路２０４は、インバータ２０３の出力信号と、読み出し信号ＲＥＡＤとのＮＡＮＤ演算を行い、ＮＯＲ回路２０５は、インバータ２０３の出力信号と、読み出し信号ＲＥＡＤの反転信号ＲＥＡＤｎとのＮＯＲ演算を行う。なお、信号ＲＥＡＤは、データ読み出し時に“Ｈ”レベルとなる、チップ制御回路１３から与えられる制御信号である。従って、このデータ読み出し動作時に使用されるインバータタイプリピータバッファ２０２−２は、第２入出力端子ＩＯＣＲから“Ｈ”レベルの信号が入力されると、第１入出力端子ＩＯＰＤに“Ｌ”レベルの信号を出力し、第２入出力端子ＩＯＣＲから“Ｌ”レベルの信号が入力されると、第１入出力端子ＩＯＰＤに“Ｈ”レベルの信号を出力することができる。
【００５９】
１．５  ラッチ回路１１ａ及び１１ｂの構成について
次に、第１ラッチ回路１１ａ及び第２ラッチ回路１１ｂの構成について説明する。前述のように、第１及び第２ラッチ回路１１ａ、１１ｂは、８０本のデータ線２００のそれぞれについて設けられた、フリップフロップを有している。例えば、本例に係る第１及び第２ラッチ回路１１ａ、１１ｂは、それぞれ、各データ線２００について、図７に示すようなフリップフロップ付き双方向リピータバッファ回路２１１を有する。
【００６０】
図７に示すように、フリップフロップ付き双方向リピータバッファ回路２１１は、２つのリピータバッファ２１２−１及び２１２−２とフリップフロップ２１３とを含む。
【００６１】
リピータバッファ２１２−１は、例えばデータ書き込み動作時に使用される。そして、リピータバッファ２１２−１は、ＮＡＮＤ回路２１４と、ＮＯＲ回路２１５と、ｐチャネルＭＯＳトランジスタ２１６と、ｎチャネルＭＯＳトランジスタ２１７とを含む。第１入出力端子ＩＯＰＤは、データ線２００に接続される。ＮＡＮＤ回路２１４は、データ線２００によって転送された書き込みデータと、チップ制御回路１３からの書き込み信号ＷＲＩＴＥとのＮＡＮＤ演算を行う。ＮＯＲ回路２１５は、データ線２００によって転送された書き込みデータと、チップ制御回路１３からの書き込み信号ＷＲＩＴＥの反転信号ＷＲＩＴＥｎとのＮＯＲ演算を行う。ｐチャネルＭＯＳトランジスタ２１６は、ゲートにＮＡＮＤ回路２１４の演算結果が与えられ、ソースに電源ＶＤＤが印加され、ドレインは、第２入出力端子ＩＯＣＲに接続される。第２入出力端子ＩＯＣＲは、第１ラッチ回路１１ａであれば第１データパスＤＰ１のデータ線であり、第２ラッチ回路１１ｂであれば第２データパスＤＰ２のデータ線である。ｎチャネルＭＯＳトランジスタ２１７は、ゲートにＮＯＲ回路２１５の演算結果が与えられ、ソースに電源ＶＳＳが印加され、ドレインは第２入出力端子ＩＯＣＲに接続される。このように接続されたＮＡＮＤ回路２１４とＮＯＲ回路２１５はインバータとして機能し、同様に、ｐチャネルＭＯＳトランジスタ２１６とｎチャネルＭＯＳトランジスタ２１７もインバータとして機能する。従って、このデータ書き込み動作時に使用されるリピータバッファ２１２−１は、２段のインバータを有することとなる。よって、リピータバッファ２１２−１は、第１入出力端子ＩＯＰＤから“Ｈ”レベルの信号が入力されると、第２入出力端子ＩＯＣＲに“Ｈ”レベルの信号を出力し、第１入出力端子ＩＯＰＤから“Ｌ”レベルの信号が入力されると、第２入出力端子ＩＯＣＲに“Ｌ”レベルの信号を出力することができる。
【００６２】
リピータバッファ２１２−２は、例えばデータ読み出し動作時に使用される。このリピータバッファ２１２−２も、リピータバッファ２１２−１と同様の構成を有している。但し、リピータバッファ２１２−２の前段に、フリップフロップ２１３が配置されている。フリップフロップ２１３は、チップ制御回路１３からの第２クロック信号ＣＬＫ２に応じて、第２入出力端子ＩＯＣＲからの入力信号、つまり、第１データパスＤＰ１または第２データパスＤＰ２のデータ線によって伝送された読み出しデータ信号を保持する。リピータバッファ２１２−２のＮＡＮＤ回路２１４は、フリップフロップ２１３に保持されたデータ信号と、チップ制御回路１３からの読み出し信号ＲＥＡＤとのＮＡＮＤ演算を行い、ＮＯＲ回路２１５は、フリップフロップ２１３に保持されたデータ信号と、チップ制御回路１３からの読み出し信号ＲＥＡＤの反転信号ＲＥＡＤｎとのＮＯＲ演算を行う。従って、このデータ読み出し動作時に使用されるリピータバッファ２１２−２は、第２入出力端子ＩＯＣＲから入力された“Ｈ”レベルの信号をフリップフロップ２１３が保持すると、第１入出力端子ＩＯＰＤに“Ｈ”レベルの信号を出力し、第２入出力端子ＩＯＣＲから入力された“Ｌ”レベルの信号をフリップフロップ２１３が保持すると、第１入出力端子ＩＯＰＤに“Ｌ”レベルの信号を出力することができる。
【００６３】
図８は、トランジスタ２１６及び２１７の平面図と回路図である。また、図９Ａ及び図９Ｂは、図８の９Ａ−９Ａ線及び９Ｂ−９Ｂ線に沿った断面図である。
【００６４】
トランジスタ２１６及び２１７は、メインデータバスＭＤＢのデータ線２００上の次のリピータバッファ回路１９までの配線長が長距離にわたるため、高いドライブ能力を要求される。そのため、ｐチャネルＭＯＳトランジスタ２１６及びｎチャネルＭＯＳトランジスタ２１７は、複数のゲート電極を備える。図８は、トランジスタ２１６及び２１７のゲート電極数が８の場合を示している。言い換えれば、トランジスタ２１６及び２１７の各々は、並列接続された８個のトランジスタの集合である、と言うことができる。なお、図面の簡略化のため、図８はソース配線を省略して示し、また、図９Ａ及び図９Ｂは、層間絶縁膜を省略して示している。
【００６５】
図８、図９Ａ及び図９Ｂに示すように、ｐ型半導体基板１００の表面領域内には、ｎ型ウェル１０１とｐ型ウェル１０２とが、第１方向に沿って、且つ互いに離隔して形成される。ウェル１０１及び１０２の周囲には、素子分離領域１１２が設けられる。これらウェル１０１及び１０２上に、トランジスタ２１６、２１７のゲート電極として機能する８本の導電層（例えば多結晶シリコン層）１１３がそれぞれ配置される。これら８本の導電層１１３は、図示しないゲート絶縁膜を介在して半導体基板１００上に形成され、ｎ型ウェル１０１及びｐ型ウェル１０２を横切って第１方向Ｄ１に沿って形成される。この第１方向Ｄ１及び半導体基板１００に平行で第１方向Ｄ１に垂直な第２方向Ｄ２は、図４に示した第１方向Ｄ１及び第２方向Ｄ２と同じであるが、図４に示した第１方向Ｄ１及び第２方向Ｄ２と反対であっても構わない。
【００６６】
８本の導電層１１３それぞれに対して第２方向Ｄ２両側のｎ型ウェル１０１内に、ｐチャネルＭＯＳトランジスタ２１６のソース及びドレイン領域となるｐ＋型不純物拡散層１１４が形成される。また、８本の導電層１１３それぞれに対して第２方向Ｄ２両側のｐ型ウェル１０２内にｎチャネルＭＯＳトランジスタ２１７のソース及びドレイン不純物領域となるｎ＋型拡散層１０３が形成される。これらｐチャネルＭＯＳトランジスタ２１６のソース不純物領域となるｐ＋型拡散層１１４とｎチャネルＭＯＳトランジスタ２１７のソース不純物領域となるｎ＋型拡散層１０３とが形成された半導体基板１００上に、トランジスタ２１６、２１７のドレインを共通に接続する接続線となる４本の配線層１１５が、第２方向Ｄ２に離間されて配置される。これら４本の配線層１１５は、図示しない層間絶縁膜を介在して半導体基板１００上に、前述した３層の金属配線層Ｍ０、Ｍ１、Ｍ２よりも下層の金属配線層ＭＸとして形成される。配線層１１５は、隣接する２本の導電層１１３毎に、それら２本の導電層１１３の間に、導電層１１３に並行して第１方向Ｄ１に沿って形成される。つまり、配線層１１５は、８本の導電層１１３の間一つおきに形成される。
【００６７】
配線層１１５は、第１コンタクトプラグ１１６を通じてｐチャネルＭＯＳトランジスタ２１６のドレイン不純物領域となるｐ＋型拡散層１１４と電気的に接続される。さらに、配線層１１５は、第２コンタクトプラグ１１７を通じてｎチャネルＭＯＳトランジスタ２１７のドレイン不純物領域となるｎ＋型拡散層１０３と電気的に接続される。
【００６８】
図示しない層間絶縁膜を介して、配線層１１５の内のｎ型ウェル１０１とｐ型ウェル１０２の間に相当する位置の、金属配線層Ｍ０となる層に、配線層１１５と並行に配線層１１８が形成される。配線層１１８は、ｎ型ウェル１０１とｐ型ウェル１０２の間の寸法よりも短い長さを有している。配線層１１８は、第３コンタクトプラグ１１９を通じて配線層１１５と電気的に接続される。
【００６９】
また、図示しない層間絶縁膜を介して、上記ｎ型ウェル１０１とｐ型ウェル１０２の間に相当する位置の、金属配線層Ｍ１となる層に、出力信号線となる１本の配線層１２０が形成される。配線層１２０は、第４コンタクトプラグ１２１を通じて配線層１１８と電気的に接続される。この配線層１２０は、第２方向に沿って形成されて、データ線２００と接続されることができる。なお、データ線２００は、金属配線層Ｍ２に形成されるため、配線層１２０は、金属配線層Ｍ１ではなくて金属配線層Ｍ２に形成しても構わない。
【００７０】
また、図８では図示を省略したが、ｐチャネルＭＯＳトランジスタ２１６のソース不純物領域となるｐ＋型拡散層１１４が形成された半導体基板１００上には、ｐチャネルＭＯＳトランジスタ２１６のソースへの電源線ＶＤＤとなる電源配線層が、第２方向Ｄ２に離間されて配置される。これら電源配線層は、配線層１１５と同様に金属配線層ＭＸに形成しても良いし、金属配線層Ｍ０など他の金属配線層に形成しても良い。
【００７１】
更に、同様に図８では図示を省略したが、ウェル領域１０１上の８本のゲート電極１１３は、例えば素子分離領域上の領域において、同一の金属配線層に接続され、この金属配線層によって、ＮＡＮＤゲート２１４からの信号を受信する。同様に、ウェル領域１０２上の８本のゲート電極１１３も、例えば素子分離領域上の領域において、同一の金属配線層に接続され、この金属配線層によって、ＮＯＲゲート２１５からの信号を受信する。
【００７２】
同様に、図８では図示を省略したが、ｎチャネルＭＯＳトランジスタ２１７のソース不純物領域となるｎ＋型拡散層１０３が形成された半導体基板１００上には、ｎチャネルＭＯＳトランジスタ２１７のソースへの電源線ＶＳＳとなる電源配線層が、第２方向Ｄ２に離間されて配置される。これら電源配線層についても、配線層１１５と同様に金属配線層ＭＸに形成しても良いし、金属配線層Ｍ０など他の金属配線層に形成しても良い。
【００７３】
図８の構成では、第４コンタクトプラグ１２１が、４本の配線層１１５それぞれに対応して形成される。これにより、同図に回路図として示すように、８個のｐチャネルＭＯＳトランジスタ２１６及びｎチャネルＭＯＳトランジスタ２１７の全てが配線層１２０つまりデータ線２００に接続されることができる。
【００７４】
また、図１０Ａに示すように、第４コンタクトプラグ１２１は、２本の配線層１１５が配線層１２０に接続されるように、４本の配線層１１５の内、２本にのみ対応して形成されることができる。これにより、同図に回路図として示すように、並列接続された８個のｐチャネルＭＯＳトランジスタ２１６及びｎチャネルＭＯＳトランジスタ２１７の内、４個が有効化され、残りの４個は実質的にトランジスタとして機能しないようにすることができる。すなわち、８個のｐチャネルＭＯＳトランジスタ２１６及びｎチャネルＭＯＳトランジスタ２１７の内、４個のみが配線層１２０つまりデータ線２００に接続される構成とすることができる。
【００７５】
さらに、図１０Ｂに示すように、第４コンタクトプラグ１２１は、３本の配線層１１５が配線層１２０に接続されるように、４本の配線層１１５の内、３本にのみ対応して形成されることができる。これにより、同図に回路図として示すように、並列接続された８個のｐチャネルＭＯＳトランジスタ２１６及びｎチャネルＭＯＳトランジスタ２１７の内、６個が有効化され、残りの２個は実質的にトランジスタとして機能しないようにすることができる。すなわち、８個のｐチャネルＭＯＳトランジスタ２１６及びｎチャネルＭＯＳトランジスタ２１７の内、６個のみが配線層１２０つまりデータ線２００に接続される構成とすることができる。
【００７６】
また、図示はしていないが、第４コンタクトプラグ１２１は、４本の配線層１１５の内、１本にのみ対応して形成されることもできる。これにより、並列接続された８個のｐチャネルＭＯＳトランジスタ２１６及びｎチャネルＭＯＳトランジスタ２１７の内、２個のみが配線層１２０つまりデータ線２００に接続される構成とすることができる。
【００７７】
なお、ｐチャネルＭＯＳトランジスタ２１６及びｎチャネルＭＯＳトランジスタ２１７の並列接続する数は８に限定されるものではなく、それよりも少なくても良いし、多くても良い。
【００７８】
１．６  データ信号送信の具体例
以下、このような構成における、データ信号送信の具体例について説明する。
【００７９】
図１１Ａ及び図１１Ｂは、第２ラッチ回路１１ｂからシリアル／パラレル変換回路（図ではＳＥＲＤＥＳと略記している）１２への読み出しデータ信号の送信を説明するための図である。ここでは、説明及び図面の簡略化のために、メインデータバスＭＤＢが４本のデータ線２００を含み、リピータバッファ回路１９の内、データ読み出し動作時に使用されるインバータタイプリピータバッファ２０２−２のみが図示されている。実際の８０本のデータ線２００からなるメインデータバスＭＤＢによるデータ信号送信は、この４本のデータ線２００の場合の拡張であり、同様に考えることができる。
【００８０】
図１１Ａは、第２ラッチ回路１１ｂを介してメインデータバスＭＤＢに送出される読み出しデータ信号が全て同じレベル（同相）である場合を示している。この場合、各インバータタイプリピータバッファ２０２−２においてデータ信号のレベルが反転されることで、隣接するデータ線２００の間で、互いに異なるレベルのデータ信号が送信される区間が発生する。
【００８１】
すなわち、第２ラッチ回路１１ｂから偶数番目のデータ線２００の一方のインバータタイプリピータバッファ２０２−２が配置された位置までの区間Ｐ１、奇数番目のデータ線２００の一方のインバータタイプリピータバッファ２０２−２が配置された位置から偶数番目のデータ線２００の他方のインバータタイプリピータバッファ２０２−２が配置された位置までの区間Ｐ３、及び奇数番目のデータ線２００の他方のインバータタイプリピータバッファ２０２−２が配置された位置からシリアル／パラレル変換回路１２までの区間Ｐ５では、同じレベルのデータ信号が送信される。
【００８２】
これに対して、偶数番目のデータ線２００の一方のインバータタイプリピータバッファ２０２−２が配置された位置から奇数番目のデータ線２００の一方のインバータタイプリピータバッファ２０２−２が配置された位置までの区間Ｐ２と、偶数番目のデータ線２００の他方のインバータタイプリピータバッファ２０２−２が配置された位置から奇数番目のデータ線２００の他方のインバータタイプリピータバッファ２０２−２が配置された位置までの区間Ｐ４では、互いに異なるレベルのデータ信号が送信される。この区間Ｐ２及びＰ４において、同図に示すように、配線間容量による信号のクロストークが発生する。このような全て同相の読み出しデータ信号を送信する場合、４本のデータ線２００全体で配線間容量による影響は４０％となる。
【００８３】
図１１Ｂは、第２ラッチ回路１１ｂを介してメインデータバスＭＤＢに送出される読み出しデータ信号が、データ線２００毎に異なるレベル（逆相）である場合を示している。この場合も、各インバータタイプリピータバッファ２０２−２においてデータ信号のレベルが反転されることで、隣接するデータ線２００の間で、互いに異なるレベルのデータ信号が送信され、配線間容量による信号のクロストークが発生する区間Ｐ１、Ｐ３及びＰ５が発生する。このようなビット毎に逆相の読み出しデータ信号を送信する場合、４本のデータ線２００全体で配線間容量による影響は６０％となる。
【００８４】
第２ラッチ回路１１ｂを介してメインデータバスＭＤＢに送出される読み出しデータ信号が、１本または２本のデータ線２００のみ異なるレベルである場合は、４本のデータ線２００全体で配線間容量による影響は、これら４０％と６０％の間である。
【００８５】
１．７  本実施形態に係る効果
本実施形態に係る構成であれば、半導体記憶装置の信頼性を向上できる。以下、本効果につき詳述する。
【００８６】
まず、リピータバッファ回路１９（インバータタイプ双方向リピータバッファ２０１）の千鳥配置による効果を説明する。
【００８７】
半導体記憶装置１の高集積化に伴って、メインデータバスＭＤＢにおいて長距離にわたって並走する複数のデータ線２００の配線間距離が狭まってきている。しかしながら、メインデータバスＭＤＢのバス幅が大きいことから、面積及びコスト的に、データ線２００の配線間にシールド配線を入れることが困難である。そのため、隣接するデータ線２００において、互いに異なるレベルのデータ信号を送信すると、配線間容量によって信号のクロストークが発生し、これがノイズとなって、送信されるデータ信号の鈍りや遅延が発生し得る。これにより、互いに異なるレベルのデータ信号を送信するデータ線２００と、互いに同じレベルのデータ信号を送信するデータ線２００との間には、受け側にデータ信号が達するまでに大きな遅延差が発生し、データのインバリッド（ＩＮＶＡＬＩＤ）期間の増大やバスデータ信号のデューティ悪化が発生する可能性がある。そのため、受け側でのデータキャプチャウィンドウが狭められ、正確なデータの受け渡しに支障が発生し、高速なデータバス動作の妨げになるかもしれない。
【００８８】
シリアル／パラレル変換回路１２において読み出しデータを取り込むためのデータキャプチャウィンドウの広さは、配線間容量による影響を最大に受けた場合と最小の受けの場合とに基づく。図１２Ａは、比較例として、隣接するデータ線２００で同じ位置にリピータバッファ回路１９を形成した構成でのデータキャプチャウィンドウを示している。図１２Ａにおいて、横軸は時間を示し、縦軸は電圧を示す。同図において、破線は配線間容量の影響を最大に受けた場合（この比較例では１００％）を示し、実線は最小の配線間容量の影響を受けた場合（この比較例では０％）を示している。本例では、配線間容量の影響を受けることで、送信されるデータ信号の鈍りや遅延が発生し、データキャプチャウィンドウのサイズがＷ１である場合について示している。
【００８９】
これに対して、図１２Ｂは、本実施形態のように隣接するデータ線２００でリピータバッファ回路１９を千鳥配置した構成でのシリアル／パラレル変換回路１２におけるデータキャプチャウィンドウを示している。同図において、破線は配線間容量の影響を最大に受けた場合（本実施形態では６０％）を示し、実線は最小の配線間容量の影響を受けた場合（本実施形態では４０％）を示している。本実施形態では、上記１．５のデータ信号送信の具体例で説明したように、注目データ線２００全体で配線間容量による影響は、４０％〜６０％と均一化され、影響差は２０％となる。このように配線間容量の影響度が減少することにより、送信されるデータ信号の鈍りや遅延の差が減少し、逆相のデータ信号を送信するデータ線２００と同相のデータ信号を送信するデータ線２００との間で発生する、受け側にデータ信号が達するまでの遅延差を小さくすることができる。この結果、データキャプチャウィンドウのサイズは、Ｗ１よりも広いＷ２となる。
【００９０】
このように、本実施形態では、隣接するデータ線２００それぞれの２箇所に、隣接するデータ線２００において互い違いの位置に、リピータバッファ回路１９を形成することで、つまり、リピータバッファ回路１９を千鳥配置することで、信号のクロストークによる悪影響を最小限に抑えることができる。そのため、本実施形態では、高速での読み書きを実現するために、従来のプレーンサイズを小さくし、プレーンへのアクセススピードを高速化し、また複数のプレーンを搭載することでトータル容量を大きく犠牲にすることなく、高速及び大容量を実現させた半導体記憶装置の構成であっても、信号の劣化を抑制できる。これにより、シリアル／パラレル変換回路１２におけるデータキャプチャウィンドウを十分に確保することができ、誤読み出しを抑制できる。よって、半導体記憶装置の信頼性を向上できる。
【００９１】
さらに、データキャプチャウィンドウが狭くなるのを抑制できるため、より高い周波数の出力信号（クロック信号）に対応でき、半導体記憶装置の処理能力を向上できる。
【００９２】
次に、第２ラッチ回路１１ｂが備える各フリップフロップ付き双方向リピータバッファ回路２１１のデータ読み出し側のリピータバッファ２１２−２におけるｐチャネルＭＯＳトランジスタ２１６及びｎチャネルＭＯＳトランジスタ２１７の、データバス配線の配線負荷に応じたトランジスタサイズによる効果を説明する。
【００９３】
図１及び図５に示すように、第２ラッチ回路１１ｂとシリアル／パラレル変換回路１２との間の、メインデータバスＭＤＢのデータ線２００を含むデータバス配線長は一様ではなく、配線寄生抵抗及び容量にバラツキが発生し得る。一方、図８に示したような第２ラッチ回路１１ｂの各フリップフロップ付き双方向リピータバッファ回路２１１のリピータバッファ２１２−２におけるｐチャネルＭＯＳトランジスタ２１６及びｎチャネルＭＯＳトランジスタ２１７のトランジスタ個数つまりトランジスタサイズは、最長のデータバス配線の長さつまり最大の配線負荷を基準に設計されている。そして、第４コンタクトプラグ１２１を形成する個数を変更することで、有効トランジスタの個数を変更、つまりｐチャネルＭＯＳトランジスタ２１６及びｎチャネルＭＯＳトランジスタ２１７のトランジスタサイズを変更することができる。
【００９４】
そこで、本実施形態では、メインデータバスＭＤＢの各データ線２００におけるデータ信号のスロープを揃えるように、リピータバッファ２１２−２におけるｐチャネルＭＯＳトランジスタ２１６及びｎチャネルＭＯＳトランジスタ２１７のトランジスタサイズを、データバス配線の配線負荷に応じたサイズに形成する。例えば、接続されたデータバス配線の配線負荷が大きいデータ線２００におけるトランジスタ２１６、２１７では、８個のトランジスタ全てを使用した大きなトランジスタサイズとすることで、図１２Ｃに破線で示すように、遅れが少なくなると共にスロープが立った信号となる。逆に、例えば、接続されたデータバス配線の配線負荷が小さいデータ線２００におけるトランジスタ２１６、２１７では、８個のトランジスタの内の４個を使用した小さなトランジスタサイズとすることで、図１２Ｃに実線で示すように、遅れが生じると共にスロープが寝た信号となる。この結果、データキャプチャウィンドウのサイズは、Ｗ２よりも広いＷ３となる。従って、シリアル／パラレル変換回路１２におけるデータキャプチャウィンドウを十分に確保することができ、誤読み出しを抑制できる。よって、半導体記憶装置の信頼性を向上できる。
【００９５】
なお、第１ラッチ回路１１ａとシリアル／パラレル変換回路１２との間の、メインデータバスＭＤＢのデータ線２００を含むデータバス配線に関しても、同様にデータバス配線の配線負荷にバラツキがある。よって、第１ラッチ回路１１ａが備える各フリップフロップ付き双方向リピータバッファ回路２１１のデータ読み出し側のリピータバッファ２１２−２におけるｐチャネルＭＯＳトランジスタ２１６及びｎチャネルＭＯＳトランジスタ２１７についても、データバス配線の配線負荷に応じたトランジスタサイズとすることで、同様の効果を奏することができる。
【００９６】
また、メインデータバスＭＤＢのデータ線２００に配置されたリピータバッファ回路１９（インバータタイプ双方向リピータバッファ２０１）の内、最もシリアル／パラレル変換回路１２に近いもの、つまり、データ読み出し時の最終段についても、それらとシリアル／パラレル変換回路１２との間のデータバス配線にはバラツキが生じ得る。よって、それらが備える読み出し側のインバータタイプリピータバッファ２０２−２のｐチャネルＭＯＳトランジスタ２０６及びｎチャネルＭＯＳトランジスタ２０７についても、第２ラッチ回路１１ｂにおけるｐチャネルＭＯＳトランジスタ２１６及びｎチャネルＭＯＳトランジスタ２１７と同様の構成とし、それらを配線負荷に応じたトランジスタサイズで形成することで、より一層の効果が期待できる。
【００９７】
さらに、これらリピータバッファ回路１９（インバータタイプ双方向リピータバッファ２０１）に関しては、最も第２ラッチ回路１１ｂに近いもの、つまり、データ書き込み時の最終段についても、それらと第２ラッチ回路１１ｂとの間のデータバス配線にはバラツキが生じ得る。よって、それらが備える書き込み側のインバータタイプリピータバッファ２０２−１のｐチャネルＭＯＳトランジスタ２０６及びｎチャネルＭＯＳトランジスタ２０７についても、同様のトランジスタ構成として、配線負荷に応じたトランジスタサイズで形成することで、各データバス配線におけるデータ信号のスロープを揃えるようにしても良い。
【００９８】
１．８  変形例
第１実施形態では、隣接する２本のデータ線２００を単位として、２本のデータ線２００の間でリピータバッファ回路１９（インバータタイプ双方向リピータバッファ２０１）を千鳥配置するものとしたが、２本単位ではなく３本単位としても良い。
【００９９】
図１３Ａ及び図１３Ｂは、その一例を示す図である。なお、これらの図では、簡略化のため、リピータバッファ回路１９におけるインバータタイプ双方向リピータバッファ２０１の読み出し側のインバータタイプリピータバッファ２０２−２のみを示している。この例では、１本目、４本目、７本目、…のデータ線２００に設けられた一方のリピータバッファ回路１９は、第２ラッチ回路１１ｂからシリアル／パラレル変換回路１２側に対応するデータ線２００の全長の約１／４の位置に設けられる。他方のリピータバッファ回路１９は、シリアル／パラレル変換回路１２か第２ラッチ回路１１ｂ側に対応するデータ線２００の全長の約１／４の位置に設けられる。そして、上記一方のリピータバッファ回路１９は、データ線に沿った方向に直交する方向に一列に並ぶように設けられ、また上記他方のリピータバッファ回路１９も、データ線に沿った方向に直交する方向に一列に並ぶように設けられる。つまり、一方のリピータバッファ回路１９の集合は、他方のリピータバッファ回路１９の集合と、データ線に沿った方向に直交する方向に共に並列に並ぶように設けられる。
【０１００】
２本目、５本目、８本目、…のデータ線２００に設けられた２つのリピータバッファ回路１９のうちの一方は、データ線２００に沿った方向において、１本目、４本目、７本目、…のデータ線２００に設けられた一方のリピータバッファ回路１９と第２ラッチ回路１１ｂとの間に位置するように設けられる。より具体的には、１本目、４本目、７本目、…のデータ線２００に設けられた一方のリピータバッファ回路１９から第２ラッチ回路１１ｂ側に、１本目、４本目、７本目、…のデータ線２００に設けられた２つのリピータバッファ回路１９間の配線長の１／３に相当する位置に設けられる。また、他方のリピータバッファ回路１９は、データ線２００に沿った方向において、１本目、４本目、７本目、…のデータ線２００に設けられた他方のリピータバッファ回路１９から第２ラッチ回路１１ｂ側に、１本目、４本目、７本目、…のデータ線２００に設けられた２つのリピータバッファ回路１９間の配線長の１／３に相当する位置に設けられる。そして１本目、４本目、７本目、…のデータ線２００と同様、一方のリピータバッファ回路１９の集合は、他方のリピータバッファ回路１９の集合と、データ線に沿った方向に直交する方向に共に並列に並ぶように設けられる。
【０１０１】
３本目、６本目、９本目、…のデータ線２００に設けられた２つのリピータバッファ回路１９のうちの一方は、データ線２００に沿った方向において、１本目、４本目、７本目、…のデータ線２００に設けられた一方のリピータバッファ回路１９からシリアル／パラレル変換回路１２側に、１本目、４本目、７本目、…のデータ線２００に設けられた２つのリピータバッファ回路１９間の配線長の１／３に相当する位置に設けられる。また、他方のリピータバッファ回路１９は、データ線２００に沿った方向において、１本目、４本目、７本目、…のデータ線２００に設けられた他方のリピータバッファ回路１９からシリアル／パラレル変換回路１２側に、１本目、４本目、７本目、…のデータ線２００に設けられた２つのリピータバッファ回路１９間の配線長の１／３に相当する位置に設けられる。そして１本目、４本目、７本目、…のデータ線２００と同様、一方のリピータバッファ回路１９の集合は、他方のリピータバッファ回路１９の集合と、データ線に沿った方向に直交する方向に共に並列に並ぶように設けられる。
【０１０２】
このような構成では、図１３Ａに示すような、第２ラッチ回路１１ｂを介してメインデータバスＭＤＢに送出される読み出しデータ信号が全て同じレベル（同相）である場合には、４本のデータ線２００全体で配線間容量による影響は３１％となる。また、図１３Ｂに示すような、第２ラッチ回路１１ｂを介してメインデータバスＭＤＢに送出される読み出しデータ信号が、データ線２００毎に異なるレベル（逆相）である場合には、４本のデータ線２００全体で配線間容量による影響は４４％となる。
【０１０３】
このように、本変形例においても、配線間容量の影響度が減少するので、送信されるデータ信号の鈍りや遅延の差が減少し、逆相のデータ信号を送信するデータ線２００と同相のデータ信号を送信するデータ線２００との間で発生する、受け側にデータ信号が達するまでの遅延差を小さくすることができる。この結果、第１実施形態と同様、シリアル／パラレル変換回路１２におけるデータキャプチャウィンドウを十分に確保することができ、誤読み出しを抑制できる。よって、半導体記憶装置の信頼性を向上できる。
【０１０４】
２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、追加のリピータバッファ回路を隣接するデータ線２００において互い違いの位置に配置したものである。その他の構成は第１実施形態と同様であるので、以下では第１実施形態と異なる点についてのみ説明する。
【０１０５】
２．１  メインデータバスの構成
図１４Ａ及び図１４Ｂは、本実施形態における追加のリピータバッファ回路とインバータタイプ双方向リピータバッファ２０１で構成したリピータバッファ回路１９の配置関係を示す図である。これらの図は、説明及び図面の簡略化のために、メインデータバスＭＤＢは４本のデータ線２００からなるとし、リピータバッファ回路１９は、データ読み出し動作時に使用されるインバータタイプリピータバッファ２０２−２のみが図示されている。実際の８０本のデータ線２００からなるメインデータバスＭＤＢによるデータ信号送信は、この４本のデータ線２００の場合の拡張であり、同様に考えることができる。
【０１０６】
また、追加のリピータバッファ回路は、例えば、図６に示したリピータバッファ回路１９の構成において、インバータ２０３を省略した、双方向リピータバッファで構成することができる。すなわち、双方向リピータバッファは、書き込み動作時に使用されるリピータバッファと読み出し動作時に使用されるリピータバッファとを含む。各リピータバッファは、ＮＡＮＤ回路及びＮＯＲ回路から構成されるインバータと、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタから構成されるインバータと、を有する。図１４Ａ及び図１４Ｂでは、簡略化のため、追加のリピータバッファ回路は、その双方向リピータバッファの内の、データ読み出し動作時に使用されるリピータバッファ２２１のみを示している。
【０１０７】
本実施形態では、追加のリピータバッファ回路（リピータバッファ２２１）は、データ線２００に沿った方向において、隣接するデータ線２００の２つのリピータバッファ回路１９それぞれに対応する位置に配置される。即ち、奇数番目のデータ線２００の２つの追加のリピータバッファ回路は、偶数番目のデータ線２００の２つのリピータバッファ回路とデータ線２００に沿った方向と直交する方向に共に並列に並ぶように設けられる。同様に、偶数番目のデータ線２００の２つの追加のリピータバッファ回路は、奇数番目のデータ線２００の２つのリピータバッファ回路とデータ線２００に沿った方向と直交する方向に共に並列に並ぶように設けられる。つまり、メインデータバスＭＤＢは、インバータタイプ双方向リピータバッファ２０１で構成したリピータバッファ回路１９と双方向リピータバッファで構成した追加のリピータバッファ回路との組が２組配置されたデータ線２００と、双方向リピータバッファで構成した追加のリピータバッファ回路とインバータタイプ双方向リピータバッファ２０１で構成したリピータバッファ回路１９との組が２組配置されたデータ線２００とを、それぞれ交互に４０本ずつ形成した８０本のデータ線２００を含む。
【０１０８】
２．２  データ信号送信の具体例
図１４Ａは、第２ラッチ回路１１ｂからメインデータバスＭＤＢを介してシリアル／パラレル変換回路１２へ送出される読み出しデータ信号が全て同じレベル（同相）である場合を示している。この場合、各リピータバッファ２２１ではデータ信号のレベルは反転されないが、各インバータタイプリピータバッファ２０２−２においてのみデータ信号のレベルが反転される。よって、第１実施形態と同様に、隣接するデータ線２００の間で、互いに異なるレベルのデータ信号が送信される区間Ｐ２及びＰ４が発生する。この区間Ｐ２及びＰ４において、同図に示すように、配線間容量による信号のクロストークが発生する。このような全て同相の読み出しデータ信号を送信する場合、４本のデータ線２００全体で配線間容量による影響は、第１実施形態と同様、４０％となる。
【０１０９】
図１４Ｂは、メインデータバスＭＤＢに送出される読み出しデータ信号が、データ線２００毎に異なるレベル（逆相）である場合を示している。この場合も、各リピータバッファ２２１ではデータ信号のレベルは反転されず、各インバータタイプリピータバッファ２０２−２においてデータ信号のレベルが反転されることで、隣接するデータ線２００の間で、互いに異なるレベルのデータ信号が送信され、配線間容量による信号のクロストークが発生する区間Ｐ１、Ｐ３及びＰ５が発生する。このようなビット毎に逆相の読み出しデータ信号を送信する場合、４本のデータ線２００全体で配線間容量による影響は、第１実施形態と同様、６０％となる。
【０１１０】
第２ラッチ回路１１ｂを介してメインデータバスＭＤＢに送出される読み出しデータ信号が、１本または２本のデータ線２００のみ異なるレベルである場合は、４本のデータ線２００全体で配線間容量による影響は、これら４０％と６０％の間である。
【０１１１】
２．３  本実施形態に係る効果
従って、本実施形態においても、第１実施形態と同様に、配線間容量の影響度が減少する。これにより、送信されるデータ信号の鈍りや遅延の差が減少し、逆相のデータ信号を送信するデータ線２００と同相のデータ信号を送信するデータ線２００との間で発生する、受け側にデータ信号が達するまでの遅延差を小さくすることができる。この結果、第１実施形態と同様、シリアル／パラレル変換回路１２におけるデータキャプチャウィンドウを十分に確保することができ、誤読み出しを抑制できる。よって、半導体記憶装置の信頼性を向上できる。
【０１１２】
また、本実施形態では、奇数番目のデータ線２００と偶数番目のデータ線２００とで、リピータバッファ回路間（リピータバッファ２０２−２、２２１間）のデータ線２００の配線長つまり配線負荷を揃えることができる。
【０１１３】
なお、配線負荷に応じて各トランジスタサイズを第１実施形態と同様に変更することで、第１実施形態と同様の効果が得られることは言うまでも無い。
【０１１４】
また、リピータバッファ回路１９のインバータタイプ双方向リピータバッファ２０１における書き込み側、読み出し側それぞれのインバータタイプリピータバッファ２０２−１、２０２−２は、図６に示したように、３個のインバータで構成されることができる。追加のリピータバッファ回路の双方向リピータバッファにおいては、書き込み側、読み出し側それぞれのリピータバッファ２２１は、上述の通り、２個のインバータで構成されることができる。このように、データ線２００に沿った方向と直交する方向において隣接するデータ線２００のほぼ同じ位置に配置されたインバータタイプリピータバッファ２０２−２とリピータバッファ２２１とでインバータの段数が異なると、隣接するデータ線２００間で位相ずれが発生する恐れがある。そこで、このインバータの段数の違いを吸収するように、インバータタイプリピータバッファ２０２−２またはリピータバッファ２２１の最終段のインバータを構成するトランジスタのトランジスタサイズを変更することで、隣接するデータ線２００間で発生する位相ずれを抑制することができる。
【０１１５】
２．４  変形例
２．４．１  第１変形例
まず、図１５Ａ及び図１５Ｂを参照して、第２実施形態の第１変形例を説明する。
【０１１６】
本実施形態においても、第１実施形態の変形例と同様、図１５Ａ及び図１５Ｂに示すように、隣接する３本のデータ線２００を単位として、リピータバッファ回路１９（インバータタイプ双方向リピータバッファ２０１）及び追加のリピータバッファ回路（双方向リピータバッファ）を配置することができる。なお、図１５Ａ及び図１５Ｂでは、リピータバッファ回路１９（インバータタイプ双方向リピータバッファ２０１）は、読み出し側のインバータタイプリピータバッファ２０２−２として示され、追加のリピータバッファ回路（双方向リピータバッファ）は、読み出し側のリピータバッファ２２１として示されている。
【０１１７】
このような構成では、図１５Ａに示すような、第２ラッチ回路１１ｂを介してメインデータバスＭＤＢに送出される読み出しデータ信号が全て同じレベル（同相）である場合には、４本のデータ線２００全体で配線間容量による影響は４１％となる。また、図１５Ｂに示すような、第２ラッチ回路１１ｂを介してメインデータバスＭＤＢに送出される読み出しデータ信号が、データ線２００毎に異なるレベル（逆相）である場合には、４本のデータ線２００全体で配線間容量による影響は５９％となる。
【０１１８】
このように、本第１変形例においても、配線間容量の影響度が減少するので、送信されるデータ信号の鈍りや遅延の差が減少し、逆相のデータ信号を送信するデータ線２００と同相のデータ信号を送信するデータ線２００との間で発生する、受け側にデータ信号が達するまでの遅延差を小さくすることができる。この結果、シリアル／パラレル変換回路１２におけるデータキャプチャウィンドウを十分に確保することができ、誤読み出しを抑制できる。よって、半導体記憶装置の信頼性を向上できる。
【０１１９】
２．４．２  第２変形例
次に、図１６Ａ及び図１６Ｂを参照して、第２実施形態の第２変形例を説明する。
【０１２０】
第２実施形態では、メインデータバスＭＤＢの各データ線２００において、インバータタイプ双方向リピータバッファ２０１で構成したリピータバッファ回路１９と双方向リピータバッファで構成した追加のリピータバッファ回路とのインバータの段数の違いを、ドライバサイズにより吸収している。このようにドライバサイズを変更する代わりに、追加のリピータバッファ回路にトランスミッションゲートを追加することで、インバータの段数の違いを吸収するようにしても良い。
【０１２１】
図１６Ａ及び図１６Ｂに示すように、インバータタイプリピータバッファ２０２−２は、インバータ２０３と、ＮＡＮＤ回路２０４及びＮＯＲ回路２０５から構成されるインバータ２０８と、ｐチャネルＭＯＳトランジスタ２０６及びｎチャネルＭＯＳトランジスタ２０７から構成されるインバータ２０９と、を有する。これに対して、第２実施形態における追加のリピータバッファ回路のリピータバッファ２２１は、ＮＡＮＤ回路及びＮＯＲ回路から構成されるインバータ２２２と、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタから構成されるインバータ２２３と、を有する。本第２変形例では、リピータバッファ２２１において、インバータ２２２の前段に、さらに、トランスミッションゲート２２４を形成する。あるいは、インバータ２２３の後段に、トランスミッションゲート２２４を形成しても良い。
【０１２２】
このような構成では、図１６Ａに示すような、第２ラッチ回路１１ｂを介してメインデータバスＭＤＢに送出される読み出しデータ信号が全て同じレベル（同相）である場合には、４本のデータ線２００全体で配線間容量による影響は、第１及び第２実施形態と同様、４０％となる。また、図１６Ｂに示すような、第２ラッチ回路１１ｂを介してメインデータバスＭＤＢに送出される読み出しデータ信号が、データ線２００毎に異なるレベル（逆相）である場合には、４本のデータ線２００全体で配線間容量による影響は、第１及び第２実施形態と同様、６０％となる。
【０１２３】
このように、本第２変形例においても、配線間容量の影響度が減少するので、送信されるデータ信号の鈍りや遅延の差が減少し、逆相のデータ信号を送信するデータ線２００と同相のデータ信号を送信するデータ線２００との間で発生する、受け側にデータ信号が達するまでの遅延差を小さくすることができる。この結果、シリアル／パラレル変換回路１２におけるデータキャプチャウィンドウを十分に確保することができ、誤読み出しを抑制できる。よって、半導体記憶装置の信頼性を向上できる。
【０１２４】
２．４．３  第３変形例
次に、図１７Ａ及び図１７Ｂを参照して、第２実施形態の第３変形例を説明する。
【０１２５】
本変形例は、インバータタイプ双方向リピータバッファ２０１で構成したリピータバッファ回路１９と双方向リピータバッファで構成した追加のリピータバッファ回路とのインバータの段数の違いを、ドライバサイズにより吸収する代わりに、リピータバッファ回路１９と追加のリピータバッファ回路との間の配線の長さを調整することで、吸収するようにしている。
【０１２６】
具体的には、図１７Ａ及び図１７Ｂに示すように、リピータバッファ回路１９のインバータタイプ双方向リピータバッファ２０１における各インバータタイプリピータバッファ２０２−２と追加の双方向リピータバッファにおける各リピータバッファ２２１との間の配線が短く、逆に、各リピータバッファ２２１と各インバータタイプリピータバッファ２０２−２との間の配線は長くなるように、リピータバッファ回路１９と追加のリピータバッファとを形成する位置を変更する。
【０１２７】
このような構成では、図１７Ａに示すような、第２ラッチ回路１１ｂを介してメインデータバスＭＤＢに送出される読み出しデータ信号が全て同じレベル（同相）である場合には、４本のデータ線２００全体で配線間容量による影響は、５８％となる。また、図１７Ｂに示すような、第２ラッチ回路１１ｂを介してメインデータバスＭＤＢに送出される読み出しデータ信号が、データ線２００毎に異なるレベル（逆相）である場合には、４本のデータ線２００全体で配線間容量による影響は、４３％となる。
【０１２８】
このように、本第３変形例においても、配線間容量の影響度が減少するので、送信されるデータ信号の鈍りや遅延の差が減少し、逆相のデータ信号を送信するデータ線２００と同相のデータ信号を送信するデータ線２００との間で発生する、受け側にデータ信号が達するまでの遅延差を小さくすることができる。この結果、シリアル／パラレル変換回路１２におけるデータキャプチャウィンドウを十分に確保することができ、誤読み出しを抑制できる。よって、半導体記憶装置の信頼性を向上できる。
【０１２９】
３．第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態のようにインバータタイプ双方向リピータバッファ２０１で構成したリピータバッファ回路１９をデータ線２００に沿った方向と直交する方向に共に並列に並ぶように設け、メインデータバスＭＤＢの各データ線２００が他のデータ線２００と交差するように形成することで、リピータバッファ回路１９同士の隣接関係が物理的な配置位置関係とは異なるようにしたものである。その他の構成は第１実施形態と同様であるので、以下では第１実施形態と異なる点についてのみ説明する。
【０１３０】
３．１  メインデータバスの構成
図１８Ａ及び図１８Ｂは、説明及び図面の簡略化のために、メインデータバスＭＤＢは４本のデータ線２００からなるとし、リピータバッファ回路１９の内、データ読み出し動作時に使用されるインバータタイプリピータバッファ２０２−２のみが図示されている。実際の８０本のデータ線２００からなるメインデータバスＭＤＢによるデータ信号送信は、この４本のデータ線２００の場合の拡張であり、同様に考えることができる。
【０１３１】
本実施形態においては、図１８Ａ及び図１８Ｂに示すように、メインデータバスＭＤＢの各データ線２００における一方（１段目）のリピータバッファ回路１９及び他方（２段目）のリピータバッファ回路１９は、他のデータ線２００における１段目のリピータバッファ回路１９及び２段目のリピータバッファ回路１９と、データ線２００に沿った方向と直交する方向に共に並列に並ぶように設けられる。そして、第２ラッチ回路１１ｂと各１段目のリピータバッファ回路１９との間と、各１段目のリピータバッファ回路１９と各２段目のリピータバッファ回路１９との間とにおいて、各データ線２００が他のデータ線２００と交差して形成されることができる。
【０１３２】
一般に、データ線２００は、例えば、半導体基板１００上の金属配線層Ｍ２に形成される。この金属配線層Ｍ２には、例えば、コア部２のプレーンＰＬＮにおけるソース線ＳＬとして機能する配線層１１１など、チップ制御回路１３からコア部２へ制御信号及びクロック信号などの各種信号配線、及び電源配線が形成される。図１では、制御信号及びクロック信号の信号配線が、メインデータバスＭＤＢと第１及び第２ラッチ回路１１ａ、１１ｂを避けて記載しているが、実際には、図１８Ａ及び図１８Ｂに破線で示す配線２３１として、メインデータバスＭＤＢのデータ線２００と交差する。そのため、この交差位置において、データ線２００は、金属配線層Ｍ２よりも下方の金属配線層Ｍ１またはＭ０に潜り込む形で形成されている。
【０１３３】
本実施形態では、データ線２００と配線２３１とが交差する位置で各データ線２００の他のデータ線２００との交差を行うことで、データ線２００の特別な潜り込み構造を新たな位置に形成することなく、データ線２００同士の交差を実現することができる。
【０１３４】
３．２  データ信号送信の具体例
図１８Ａは、第２ラッチ回路１１ｂからメインデータバスＭＤＢを介してシリアル／パラレル変換回路１２へ送出される読み出しデータ信号が全て同じレベル（同相）である場合を示している。この場合、各リピータバッファ回路１９（インバータタイプリピータバッファ２０２−２）においてデータ信号のレベルが反転される。しかしながら、隣接するデータ線２００の間で、互いに異なるレベルのデータ信号が送信される区間は発生しない。
【０１３５】
すなわち、第２ラッチ回路１１ｂから第２ラッチ回路１１ｂと各１段目のリピータバッファ回路１９が配置された位置との間のデータ線２００の一方の交差位置までの区間Ｐ１１、一方の交差位置から各１段目のリピータバッファ回路１９が配置された位置までの区間Ｐ１２、各１段目のリピータバッファ回路１９が配置された位置から各１段目のリピータバッファ回路１９が配置された位置と各２段目のリピータバッファ回路１９が配置された位置との間のデータ線２００の他方の交差位置までの区間Ｐ１３、他方の交差位置から各２段目のリピータバッファ回路１９が配置された位置までの区間Ｐ１４、各２段目のリピータバッファ回路１９が配置された位置からシリアル／パラレル変換回路１２までの区間Ｐ１５、の何れにおいても、隣接するデータ線２００の間で同じレベルのデータ信号が送信される。よって、このような全て同相の読み出しデータ信号を送信する場合、４本のデータ線２００全体で配線間容量による影響は、０％となる。
【０１３６】
図１８Ｂは、メインデータバスＭＤＢに送出される読み出しデータ信号が、データ線２００毎に異なるレベル（逆相）である場合を示している。この場合には、各リピータバッファ回路１９においてデータ信号のレベルが反転されることで、隣接するデータ線２００の間で、互いに異なるレベルのデータ信号が送信され、配線間容量による信号のクロストークが発生する区間Ｐ１１〜Ｐ１５が発生する。この場合、区間Ｐ１１、Ｐ１４及びＰ１５では、全ての隣接データ線２００の間で信号のクロストークが発生するが、区間Ｐ１２及びＰ１３では、一部の隣接データ線２００の間だけ信号のクロストークが発生する。このようなビット毎に逆相の読み出しデータ信号を送信する場合、４本のデータ線２００全体で配線間容量による影響は、７３％となる。
【０１３７】
第２ラッチ回路１１ｂを介してメインデータバスＭＤＢに送出される読み出しデータ信号が、１本または２本のデータ線２００のみ異なるレベルである場合は、４本のデータ線２００全体で配線間容量による影響は、これら０％と７３％の間である。
【０１３８】
データ線２００同士の交差を行わない場合は、注目データ線２００全体で配線間容量による影響は、０％〜１００％と、大きな影響差が生じてしまう。これに対して、本実施形態のように、データ線２００同士の交差を行うことで、注目データ線２００全体で配線間容量による影響は、０％〜７３％と均一化され、影響差はデータ線２００同士の交差を行わない場合の１００％に対して７３％と減少させることができる。
【０１３９】
３．３  本実施形態に係る効果
従って、本実施形態においても、第１実施形態と同様に、配線間容量の影響度が減少する。これにより、送信されるデータ信号の鈍りや遅延の差が減少し、逆相のデータ信号を送信するデータ線２００と同相のデータ信号を送信するデータ線２００との間で発生する、受け側にデータ信号が達するまでの遅延差を小さくすることができる。この結果、第１実施形態と同様、シリアル／パラレル変換回路１２におけるデータキャプチャウィンドウを十分に確保することができ、誤読み出しを抑制できる。よって、半導体記憶装置の信頼性を向上できる。但し、本実施形態は、３本以上のデータ線２００同士を交差させる必要がある。
【０１４０】
なお、配線負荷に応じて各トランジスタサイズを第１実施形態と同様に変更することで、第１実施形態と同様の効果が得られることは言うまでも無い。
【０１４１】
４．第４実施形態
次に、第４実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第３実施形態のメインデータバスＭＤＢのデータ線２００同士の交差を上記第１又は第２実施形態に適用したものである。その他の構成は第３実施形態と同様であるので、以下では第３実施形態と異なる点についてのみ説明する。
【０１４２】
４．１  メインデータバスの構成
第３実施形態のようなデータ線２００同士の交差は、上記第１及び第２実施形態にも適用することができる。第１実施形態と第２実施形態の違いは追加のリピータバッファ回路の有無である。よって、以下では、データ線２００同士の交差を上記第２実施形態に適用した場合を例に説明する。
【０１４３】
図１９Ａ及び図１９Ｂは、説明及び図面の簡略化のために、メインデータバスＭＤＢは４本のデータ線２００からなるとし、リピータバッファ回路１９及び追加のリピータバッファ回路の内、データ読み出し動作時に使用されるインバータタイプリピータバッファ２０２−２及びリピータバッファ２２１のみが図示されている。実際の８０本のデータ線２００からなるメインデータバスＭＤＢによるデータ信号送信は、この４本のデータ線２００の場合の拡張であり、同様に考えることができる。
【０１４４】
本実施形態においては、図１９Ａ及び図１９Ｂに示すように、第２実施形態のようなリピータバッファ回路１９（インバータタイプリピータバッファ２０２−２）と追加のリピータバッファ回路（リピータバッファ２２１）との配置において、各段のインバータタイプリピータバッファ２０２−２及びリピータバッファ２２１の前、及び、２本目と３本目のデータ線２００における最終段のインバータタイプリピータバッファ２０２−２及びリピータバッファ２２１の後ろにおいて、データ線２００同士が交差されることができる。
【０１４５】
４．２  データ信号送信の具体例
図１９Ａは、第２ラッチ回路１１ｂからメインデータバスＭＤＢを介してシリアル／パラレル変換回路１２へ送出される読み出しデータ信号が全て同じレベル（同相）である場合を示している。この場合、各リピータバッファ２２１においてはデータ信号のレベルは反転されないが、各インバータタイプリピータバッファ２０２−２においてデータ信号のレベルが反転される。隣接するデータ線２００の間で、互いに異なるレベルのデータ信号が送信され、配線間容量による信号のクロストークが発生する区間が発生する。
【０１４６】
ここで、第２ラッチ回路１１ｂとシリアル／パラレル変換回路１２の間には、区間Ｐ２１〜Ｐ３０が存在する。区間Ｐ２１は、第２ラッチ回路１１ｂから第２ラッチ回路１１ｂと各１段目の追加のリピータバッファ回路又はリピータバッファ回路１９が配置された位置との間のデータ線２００の第１の交差位置までの区間である。区間Ｐ２２は、第１の交差位置から各１段目の追加のリピータバッファ回路又はリピータバッファ回路１９が配置された位置までの区間である。区間Ｐ２３は、各１段目の追加のリピータバッファ回路又はリピータバッファ回路１９が配置された位置から各１段目の追加のリピータバッファ回路又はリピータバッファ回路１９が配置された位置と各１段目のリピータバッファ回路１９又は追加のリピータバッファ回路が配置された位置との間のデータ線２００の第２の交差位置までの区間である。区間Ｐ２４は、第２の交差位置から各１段目のリピータバッファ回路１９又は追加のリピータバッファ回路が配置された位置までの区間である。区間Ｐ２５は、各１段目のリピータバッファ回路１９又は追加のリピータバッファ回路が配置された位置から各１段目のリピータバッファ回路１９又は追加のリピータバッファ回路が配置された位置と各２段目の追加のリピータバッファ回路又はリピータバッファ回路１９が配置された位置との間のデータ線２００の第３の交差位置までの区間である。区間Ｐ２６は、第３の交差位置から各２段目の追加のリピータバッファ回路又はリピータバッファ回路１９が配置された位置までの区間である。区間Ｐ２７は、各２段目の追加のリピータバッファ回路又はリピータバッファ回路１９が配置された位置から各２段目の追加のリピータバッファ回路又はリピータバッファ回路１９が配置された位置と各２段目のリピータバッファ回路１９又は追加のリピータバッファ回路が配置された位置との間のデータ線２００の第４の交差位置までの区間である。区間Ｐ２８は、第４の交差位置から各２段目のリピータバッファ回路１９又は追加のリピータバッファ回路が配置された位置までの区間である。区間Ｐ２９は、各２段目のリピータバッファ回路１９又は追加のリピータバッファ回路が配置された位置から各２段目のリピータバッファ回路１９又は追加のリピータバッファ回路が配置された位置とシリアル／パラレル変換回路１２との間のデータ線２００の第５の交差位置までの区間である。区間Ｐ３０は、第５の交差位置からシリアル／パラレル変換回路１２までの区間である。
【０１４７】
第２ラッチ回路１１ｂからメインデータバスＭＤＢを介してシリアル／パラレル変換回路１２へ送出される読み出しデータ信号が全て同じレベル（同相）である場合には、図１９Ａに示すように、区間Ｐ２３、Ｐ２４、Ｐ２７及びＰ２８において、全ての隣接データ線２００間で信号のクロストークが発生する。このような全て同相の読み出しデータ信号を送信する場合、４本のデータ線２００全体で配線間容量による影響は、３０％となる。
【０１４８】
図１９Ｂは、メインデータバスＭＤＢに送出される読み出しデータ信号が、データ線２００毎に異なるレベル（逆相）である場合を示している。この場合も、各リピータバッファ２２１においてはデータ信号のレベルは反転されないが、各インバータタイプリピータバッファ２０２−２においてデータ信号のレベルが反転されることで、隣接するデータ線２００の間で、互いに異なるレベルのデータ信号が送信され、配線間容量による信号のクロストークが区間Ｐ２１〜Ｐ３０の全てで発生する。この場合、区間Ｐ２１及びＰ３０では、全ての隣接データ線２００の間で信号のクロストークが発生するが、区間Ｐ２２〜Ｐ２９では、一部の隣接データ線２００の間だけ信号のクロストークが発生する。このようなビット毎に逆相の読み出しデータ信号を送信する場合、４本のデータ線２００全体で配線間容量による影響は、６０％となる。
【０１４９】
なお、第１実施形態のようなリピータバッファ回路１９を千鳥配置した構成において、データ線２００同士を交差した場合も、同様である。
【０１５０】
４．３  本実施形態に係る効果
従って、本実施形態においても、第３実施形態と同様に、配線間容量の影響度が減少する。これにより、送信されるデータ信号の鈍りや遅延の差が減少し、逆相のデータ信号を送信するデータ線２００と同相のデータ信号を送信するデータ線２００との間で発生する、受け側にデータ信号が達するまでの遅延差を小さくすることができる。この結果、第１実施形態と同様、シリアル／パラレル変換回路１２におけるデータキャプチャウィンドウを十分に確保することができ、誤読み出しを抑制できる。よって、半導体記憶装置の信頼性を向上できる。
【０１５１】
なお、配線負荷に応じて各トランジスタサイズを第１実施形態と同様に変更することで、第１実施形態と同様の効果が得られることは言うまでも無い。
【０１５２】
上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置を提供できる。
【０１５３】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【０１５４】
さらに、上記実施形態において、半導体記憶装置は、メモリセルトランジスタが半導体基板上に二次元に配置された平面ＮＡＮＤ型フラッシュメモリであってもよく、他のメモリを有する半導体記憶装置であってもよい。
【０１５５】
さらに、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【０１５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１５７】
１…半導体記憶装置、  ２…コア部、  ３…周辺回路部、  １１ａ…第１ラッチ回路、  １１ｂ…第２ラッチ回路、  １２…シリアル／パラレル変換回路、  １３…チップ制御回路、  １４…クロック生成回路、  １５…入出力回路、  １６…出力回路、  １７…入力回路、  １８…ロジック制御回路、  １９…リピータバッファ回路、  １００…半導体基板、  １０１…ｎ型ウェル、  １０２…ｐ型ウェル、  １０３…ｎ＋型拡散層、  １０９…コンタクトプラグ、  １１２…素子分離領域、  １１３…導電層、  １１５，１１８，１２０…配線層、  １１４…ｐ＋型拡散層、  １１６，１１７，１１９，１２１…コンタクトプラグ、  ２００…データ線、  ２０１…インバータタイプ双方向リピータバッファ、  ２０２−１，２０２−２…インバータタイプリピータバッファ、  ２０３，２０８，２０９…インバータ、  ２０４，２１４…ＮＡＮＤ回路、  ２０５，２１５…ＮＯＲ回路、  ２０６，２１６…ｐチャネルＭＯＳトランジスタ、  ２０７，２１７…ｎチャネルＭＯＳトランジスタ、  ２１１…フリップフロップ付き双方向リピータバッファ回路、  ２１２−１，２１２−２…リピータバッファ、  ２１３…フリップフロップ、  ２２１…リピータバッファ、  ２２２，２２３…インバータ、  ２２４…トランスミッションゲート、  ２３１…配線、  ＭＤＢ…メインデータバス、  ＤＰ１…第１データパス、  ＤＰ２…第２データパス、  ＰＬＮ０〜ＰＬＮ１５…プレーン、  Ｍ０，Ｍ１，Ｍ２，ＭＸ…金属配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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