(57)【要約】【課題】オン抵抗が低く、スイッチング損失が低減された半導体装置を提供する。【解決手段】半導体装置は、第１導電形の第１半導体層、前記第１半導体層上に設けられた第２導電形の第２半導体層、前記第２半導体層上に並べて配置された第１導電形の第３半導体層および第２導電形の第４半導体層を含む半導体部を備える。さらに、前記半導体部中に設けられ、前記第１半導体層と前記第２半導体層の境界に沿った第１方向に交互に配置された第１制御電極および第２制御電極を備える。前記第１制御電極は、前記第２半導体層と第１絶縁膜を介して向き合い、前記第２制御電極は、前記第２半導体層と第２絶縁膜を介して向き合う。前記第１制御電極および第２制御電極は、前記第１半導体層中に位置する下端を有し、前記第１制御電極と前記第２制御電極を電気的に絶縁する第３絶縁膜に接するように配置される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電形の第１半導体層と、
前記第１半導体層上に設けられた第２導電形の第２半導体層と、
前記第２半導体層上に選択的に設けられた第１導電形の第３半導体層と、
前記第２半導体層上に選択的に設けられ、前記第２半導体層上に前記第３半導体層と並べて配置された第２導電形の第４半導体層と、
を含む半導体部と、
前記半導体部中に設けられ、前記第２半導体層と第１絶縁膜を介して向き合い、前記第１半導体層中に位置する下端を有する第１制御電極と、
前記半導体部中に設けられ、前記第２半導体層と第２絶縁膜を介して向き合い、前記第１半導体層中に位置する下端を有する第２制御電極と、
を備え、
前記第１制御電極および第２制御電極は、前記第１半導体層と前記第２半導体層の境界に沿った第１方向に交互に配置され、前記第１制御電極と前記第２制御電極を電気的に絶縁する第３絶縁膜に接するように配置された半導体装置。  
【請求項２】
前記第３半導体層および前記第４半導体層は、前記第１方向に交互に配置される請求項１記載の半導体装置。
【請求項３】
前記第１制御電極は、前記第１絶縁膜を介して前記第３半導体層に向き合い、
前記第２制御電極は、前記第２絶縁膜を介して前記第４半導体層に向き合うように配置される請求項２記載の半導体装置。
【請求項４】
前記半導体部に電気的に接続された第１電極および第２電極をさらに備え、
前記半導体部は、前記第１電極と前記第２電極との間に位置し、
前記第２電極は、前記第３半導体層および前記第４半導体層に接する請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記半導体部は、前記第１電極と前記第１半導体層との間に位置し、前記第１電極に接する第２導電形の第５半導体層をさらに含む請求項４記載の半導体装置。
【請求項６】
前記半導体部は、前記第１半導体層と前記第５半導体層との間に設けられた第１導電形の第６半導体層をさらに備え、
前記第６半導体層は、前記第１半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含む請求項５記載の半導体装置。
【請求項７】
前記第１電極から前記第２電極へ向かう第２方向における前記第５半導体層の層厚は、前記第２方向における前記第６半導体層の層厚よりも薄い請求項６記載の半導体装置。
【請求項８】
前記半導体部は、前記第１半導体層と前記第２半導体層との間にもうけられた第１導電形の第７半導体層をさらに含み、
前記第７半導体層は、前記第１半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含む請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
第１導電形の第１半導体層と、
前記第１半導体層上に設けられた第２導電形の第２半導体層と、
前記第２半導体層上に選択的に設けられた第１導電形の第３半導体層と、
前記第２半導体層上に選択的に設けられ、前記第２半導体層上に前記第３半導体層と並べて配置された第２導電形の第４半導体層と、
を含む半導体部と、
前記半導体部中に設けられ、前記第２半導体層と第１絶縁膜を介して向き合い、前記第１半導体層中に位置する下端を有する第１制御電極と、
前記半導体部中に設けられ、前記第２半導体層と第２絶縁膜を介して向き合い、前記第１半導体層中に位置する下端を有する第２制御電極と、
前記半導体部中に設けられ、前記第２半導体層と第３絶縁膜を介して向き合い、前記第１半導体層中に位置する下端を有し、前記第１制御電極および前記第２制御電極から離れた位置に設けられた第３制御電極と、
を備え、
前記第１制御電極および第２制御電極は、前記第１半導体層と前記第２半導体層の境界に沿った第１方向に交互に配置され、前記第１制御電極と前記第２制御電極を電気的に絶縁する第３絶縁膜に接するように配置され、
前記第１制御電極は、前記第１絶縁膜を介して前記第３半導体層および前記第４半導体層の少なくともいずれか一方に向き合うように配置され、
前記第２制御電極は、前記第２絶縁膜を介して前記第３半導体層および前記第４半導体層の少なくともいずれか一方に向き合うように配置され、
前記第３制御電極は、前記第３絶縁膜を介して前記第３半導体層および前記第４半導体層のいずれにも向き合うことのない位置に配置された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
６００Ｖ以上の耐圧を有する半導体装置として、例えば、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）が用いられる。このような半導体装置は、例えば、電力変換器に用いられるため、低い定常損失および低いスイッチング損失、言い換えれば、低オン抵抗および速いスイッチング速度の双方を有することが望まれている。
【０００３】
例えば、トレンチゲートを有するＩＧＢＴでは、オン抵抗の低減のために、トレンチゲートをチャネル領域からｎ−形ベース層中に深く延伸させた構造が用いられる。これにより、ｎ−形ベース層おけるキャリアの蓄積量を、隣り合うトレンチゲート間において効果的に増加させ、オン抵抗を低減することができる。しかしながら、キャリアの蓄積量を増やして低オン抵抗を実現するということは、ターンオフ時のキャリア排出時間を長くすることでもあり、スイッチング速度を遅くする。つまり、定常損失の低減とスイッチング損失の低減は、トレードオフの関係にある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開２０１７／０２５０２６０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、オン抵抗が低く、スイッチング損失が低減された半導体装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２半導体層と、前記第２半導体層上に選択的に設けられた第１導電形の第３半導体層と、前記第２半導体層上に選択的に設けられ、前記第２半導体層上に前記第３半導体層と並べて配置された第２導電形の第４半導体層と、を含む半導体部を備える。さらに、前記半導体部中に設けられ、前記第２半導体層と第１絶縁膜を介して向き合う第１制御電極と、前記半導体部中に設けられ、前記第２半導体層と第２絶縁膜を介して向き合う第２制御電極と、を備える。前記第１制御電極および前記第２制御電極は、前記第１半導体層中に位置する下端を有し、前記第１半導体層と前記第２半導体層の境界に沿った第１方向に交互に配置される。また、前記第１制御電極および前記第２制御電極は、前記第１制御電極と前記第２制御電極を電気的に絶縁する第３絶縁膜に接するように配置される。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る半導体装置を模式的に示す斜視図である。
【図２】実施形態に係る半導体装置を模式的に示す平面図である。
【図３】実施形態に係る半導体装置を模式的に示す断面図である。
【図４】実施形態に係る半導体装置の動作を示す模式図である。
【図５】実施形態に係る半導体装置の製造過程を示す模式図である。
【図６】図５に続く製造過程を示す模式図である。
【図７】図６に続く製造過程を示す模式図である。
【図８】図７に続く製造過程を示す模式図である。
【図９】図８に続く製造過程を示す模式図である。
【図１０】図９に続く製造過程を示す模式図である。
【図１１】図１０に続く製造過程を示す模式図である。
【図１２】図１１に続く製造過程を示す模式図である。
【図１３】図１２に続く製造過程を示す模式図である。
【図１４】実施形態の変形例に係る半導体装置を模式的に示す平面図である。
【図１５】実施形態の変形例に係る半導体装置を模式的に示す断面図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００９】
各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【００１０】
さらに、ｎ＋、ｎ、及びｎ−は、ｎ形半導体であることを示し、そのｎ形不純物濃度はこの順に低く設定される。ｐ＋、ｐ、及びｐ−は、ｐ形半導体であることを示し、そのｐ形不純物濃度はこの順に低く設定される。
【００１１】
図１〜図３は、実施形態に係る半導体装置１を表す模式図である。半導体装置１は、例えば、ＩＧＢＴである。
【００１２】
図１に示すように、半導体装置１は、例えば、ｎ−形ベース層１０（第１半導体層）、ｎ形バリア層１５、ｐ形ベース層２０（第２半導体層）、ｎ形エミッタ層３０（第３半導体層）、ｐ+形コンタクト層４０（第４半導体層）、第１ゲート電極ＭＧおよび第２ゲート電極ＣＧを備える。半導体装置１は、ｎ形バリア層１５を有しない構造、すなわち、ｎ−形ベース層１０上にｐ形ベース層２０を直接設けた構造でも良い。
【００１３】
ｎ−形ベース層１０、ｎ形バリア層１５、ｐ形ベース層２０、ｎ形エミッタ層３０およびｐ+形コンタクト層４０は、例えば、シリコン層であるが、これに限定される訳ではない。
【００１４】
ｎ形バリア層１５は、ｎ−形ベース層１０の上に設けられる。Ｐ形ベース層２０は、ｎ形バリア層１５の上に設けられる。ｎ形エミッタ層３０およびｐ+形コンタクト層４０は、Ｐ形ベース層２０の上に、例えば、Ｙ方向に並べて配置される。
【００１５】
第１ゲート電極ＭＧおよび第２ゲート電極ＣＧは、例えば、ｎ形エミッタ層３０の上面のレベルからｎ−形ベース層１０に至る深さのゲートトレンチＧＴの内部に設けられる。ゲートトレンチＧＴは、ｎ形バリア層１５とｐ形ベース層２０の境界に沿った方向、例えば、Ｙ方向に延びる。
【００１６】
第１ゲート電極ＭＧおよび第２ゲート電極ＣＧは、ゲートトレンチＧＴ内において、例えば、Ｙ方向に交互に配置される。第１ゲート電極ＭＧは、例えば、ゲート絶縁膜２３を介して、ｎ−形ベース層１０、ｎ形バリア層１５、ｐ形ベース層２０およびｎ形エミッタ層３０に向き合う位置に配置される。第２ゲート電極ＭＧは、例えば、ゲート絶縁膜２５を介して、ｎ−形ベース層１０、ｎ形バリア層１５、ｐ形ベース層２０およびｐ+形コンタクト層４０に向き合う位置に配置される。
【００１７】
図２は、ｎ形エミッタ層３０、ｐ+形コンタクト層４０、第１ゲート電極ＭＧおよび第２ゲート電極ＣＧの配置を示す平面図である。第１ゲート電極ＭＧおよび第２ゲート電極ＣＧを含むゲートトレンチＧＴは、Ｙ方向に延び、Ｘ方向に並べて配置される。ｎ形エミッタ層３０およびｐ+形コンタクト層４０は、隣り合うゲートトレンチＧＴの間に設けられ、例えば、Ｙ方向に交互に配置される。ｎ形エミッタ層３０の両側には、第１ゲート電極ＭＧが配置され、ｐ+形コンタクト層４０の両側には、第２ゲート電極ＣＧが配置される。第１ゲート電極ＭＧおよび第２ゲート電極ＣＧは、絶縁膜２７を介してＹ方向に交互に配置される。
【００１８】
ｎ形エミッタ層３０およびｐ＋形コンタクト層４０は、ゲートトレンチＧＴの長手方向に交互に配置される。ｎ形エミッタ層３０およびｐ＋形コンタクト層４０の長手方向（Ｙ方向）の幅は、所望の特性が得られるように設定される。言い換えれば、ｎ形エミッタ層３０およびｐ+形コンタクト層４０のエミッタ電極６０に接する面積の比は、所望の特性を得るように設定できる。
【００１９】
第１ゲート電極ＭＧおよび第２ゲート電極ＣＧは、ｎ形エミッタ層３０のＹ方向の長さおよびｐ＋形コンタクト層４０のＹ方向の長さに対応したＹ方向の長さをそれぞれ有する。第１ゲート電極ＭＧおよび第２ゲート電極ＣＧは、絶縁膜２７を挟んで隣接して配置される。
【００２０】
図３（ａ）〜（ｅ）は、半導体装置１を示す模式図である。  
図３（ａ）は、図３（ｂ）中に示すＡ−Ａ線に沿った断面を示す模式図である。  
図３（ｂ）は、半導体装置１の上面を示す模式平面図である。  
図３（ｃ）は、図３（ｂ）中に示すＢ−Ｂ線に沿った断面図であり、第１ゲート電極ＭＧの断面を表している。  
図３（ｄ）は、図３（ｂ）中に示すＣ−Ｃ線に沿った断面図であり、第２ゲート電極ＣＧの断面を表している。
【００２１】
図３（ｅ）は、ゲート配線を表す模式平面図である。
【００２２】
図３（ａ）、図３（ｃ）および図３（ｄ）に示すように、半導体装置１は、コレクタ電極５０、エミッタ電極６０およびｐ＋形コレクタ層７０をさらに備える。コレクタ電極５０およびエミッタ電極６０は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、から選ばれる少なくとも１つを含む金属層である。コレクタ電極５０およびエミッタ電極６０は、半導体部５に電気的に接続される。
【００２３】
半導体部５は、ｎ−形ベース層１０、ｎ形バリア層１５、ｐ形ベース層２０、ｎ形エミッタ層３０、ｐ＋形コンタクト層４０およびｐ＋形コレクタ層７０を含み、コレクタ電極５０とエミッタ電極６０との間に配置される。ｐ＋形コレクタ層７０は、コレクタ電極５０とｎ−形ベース層１０との間に設けられる。ｐ＋形コレクタ層７０は、例えば、１×１０１３〜１×１０１５ｃｍ−２のｐ形不純物を含む。ｐ＋形コレクタ層７０の層厚は、例えば、０．１〜１０μｍである。
【００２４】
ｎ−形ベース層１０は、エミッタ電極６０とｐ＋形コレクタ層７０との間に設けられる。ｎ−形ベース層１０のｎ形不純物濃度は、例えば、１×１０１２〜１×１０１５ｃｍ−３である。ｎ−形ベース層の層厚は、例えば、１０〜１０００μｍである。ｎ−形ベース層１０の不純物濃度および層厚は、逆バイアス時の耐圧により設定される。
【００２５】
さらに、ｎ−形ベース層１０とｐ＋形コレクタ層７０との間にｎ形バッファ層１７を配置した構造でも良い。ｎ形バッファ層１７は、例えば、ｎ−形ベース層１０のｎ形不純物よりも高濃度のｎ形不純物を含む。ｎ形バッファ層１７は、例えば、ｐ＋形コレクタ層７０の層厚よりも厚い層厚を有するように設けられる。
【００２６】
ｎ形バリア層１５は、ｎ−形ベース層１０のｎ形不純物よりも高濃度のｎ形不純物を含む。ｎ形バリア層１５に含まれるｎ形不純物量は、例えば、１×１０１２〜１×１０１４ｃｍ−２である。ｎ形バリア層１５の層厚は、例えば、０．１〜数μｍである。
【００２７】
ｐ形ベース層２０は、エミッタ電極６０とｎ−形ベース層１０との間に設けられる。ｐ形ベース層２０のｐ形不純物量は、例えば、１×１０１２〜１×１０１４ｃｍ−２である。ｐ形ベース層の層厚は、例えば、１〜数μｍである。ｐ形ベース層２０は、ｐ+形コンタクト層４０を介してエミッタ電極６０に電気的に接続される。
【００２８】
ゲートトレンチＧＴは、ｎ形バリア層１５とｐ形ベース層２０との境界に沿った方向に延びる。ゲートトレンチＧＴは、例えば、その長手方向（Ｙ方向）と交差する方向（Ｘ方向）に周期的に配置される。ゲートトレンチＧＴの深さは、例えば、１〜１０μｍである。ゲートトレンチＧＴの配置周期は、例えば、０．１〜数μｍである。
【００２９】
ゲートトレンチＧＴの内壁には、ｎ−形ベース層１０、ｎ形バリア層１５、ｐ形ベース層２０、ｎ形エミッタ層３０およびｐ＋形コンタクト層４０が露出される。第１ゲート電極ＭＧは、例えば、ゲート絶縁膜２３を介してｎ−形ベース層１０、ｎ形バリア層１５、ｐ形ベース層２０およびｎ形エミッタ層３０に向き合う。第２ゲート電極ＣＧは、例えば、ゲート絶縁膜２５を介してｎ−形ベース層１０、ｎ形バリア層１５、ｐ形ベース層２０およびｐ＋形コンタクト層４０に向き合う。
【００３０】
第１ゲート電極ＭＧおよび第２ゲート電極ＣＧは、例えば、ｎ形不純物またはｐ形不純物を含むポリシリコンを材料とするが、これに限定されない。第１ゲート電極ＭＧおよび第２ゲート電極ＣＧは、異なる材料を含んでも良い。ゲート絶縁膜２３、２５および絶縁膜２７は、例えば、シリコン酸化膜（ＳｉＯ２）である。ゲート絶縁膜２３、２５および絶縁膜２７は、これに限定される訳ではない。また、各絶縁膜は、異なる材料を用いて形成されても良い。
【００３１】
図３（ａ）に示すように、半導体部５は、ｐ形拡散層１６をさらに含む。ｐ形拡散層１６は、ｎ−形ベース層１０の上に設けられる。ｎ−形ベース層１０とｐ形拡散層１６との境界は、例えば、ゲートトレンチＧＴの底面と同じレベルに位置する。
【００３２】
半導体部５の上方には、エミッタ電極６０およびゲートパッド８０が設けられる。半導体部５とエミッタ電極６０との間、半導体部５とゲートパッド８０との間には、層間絶縁膜６５が設けられる。ｐ形拡散層１６は、ｎ−形ベース層１０とゲートパッド８０の間に位置する。
【００３３】
ｎ形エミッタ層３０は、隣合う第１ゲート電極ＭＧ間において、ｐ形ベース層２０の上に選択的に設けられる。エミッタ電極６０は、層間絶縁膜６５に設けられたコンタクトホール６３を介してｎ形エミッタ層３０に電気的に接続される。ｎ形エミッタ層３０は、ｎ−形ベース層１０のｎ形不純物よりも高濃度のｎ形不純物を含む。ｎ形エミッタ層３０のｎ形不純物量は、例えば、１×１０１４〜１×１０１６ｃｍ−２である。ｎ形エミッタ層３０の層厚は、０．１〜数μｍである。
【００３４】
図３（ｂ）に示すように、半導体装置１の上面には、エミッタ電極６０、ゲートパッド８０およびゲートパッド９０が配置される。ゲートパッド８０は、第１ゲート電極ＭＧに電気的に接続され、ゲートパッド９０は、第２ゲート電極ＣＧに電気的に接続される。ゲートパッド９０は、ｐ形拡散層１６の上方に設けられる（図３（ｄ）参照）。
【００３５】
図３（ｃ）に示すように、半導体装置１は、エミッタ電極６０と第１ゲート電極ＭＧとの間に位置するゲート配線８１を含む。ゲート配線８１は、層間絶縁膜６５によりエミッタ電極６０および半導体部５から電気的に絶縁されている。ゲート配線８１は、コンタクトホール８３を介して第１ゲート電極ＭＧに電気的に接続される。また、ゲート配線８１は、ゲートパッド８０に電気的に接続される。すなわち、ゲートパッド８０は、ゲート配線８１を介して第１ゲート電極ＭＧに電気的に接続される。
【００３６】
図３（ｄ）に示すように、ｐ+形コンタクト層４０は、隣合う第２ゲート電極ＣＧ間において、ｐ形ベース層２０の上に選択的に設けられる。ｐ+形コンタクト層４０は、エミッタ電極６０に接続される。ｐ+形コンタクト層４０は、ｐ形ベース層２０のｐ形不純物よりも高濃度のｐ形不純物を含む。ｐ+形コンタクト層４０のｐ形不純物量は、例えば、１×１０１４〜１×１０１６ｃｍ−２である。ｐ+形コンタクト層４０の層厚は、例えば、０．１〜数μｍである。
【００３７】
また、図３（ｄ）に示すように、半導体装置１は、エミッタ電極６０と第２ゲート電極ＣＧとの間に位置するゲート配線９１を含む。ゲート配線９１は、層間絶縁膜６５によりエミッタ電極６０および半導体部５から電気的に絶縁されている。ゲート配線９１は、コンタクトホール９３を介して第２ゲート電極ＣＧに電気的に接続される。また、ゲート配線９１は、ゲートパッド９０に電気的に接続される。すなわち、ゲートパッド９０は、ゲート配線９１を介して第２ゲート電極ＣＧに電気的に接続される。
【００３８】
図３（ｅ）に示すように、ゲート配線８１は、ｎ形エミッタ層３０および第１ゲート電極ＭＧの上を、例えば、Ｘ方向に延びる。コンタクトホール８３は、例えば、ゲート配線８１の直下に向けられる。一方、ゲート配線９１は、ｐ＋形コンタクト層４０および第２ゲート電極ＣＧの上を、例えば、Ｘ方向に延びる。コンタクトホール９３は、ゲート配線９１の直下に設けられる。
【００３９】
コンタクトホール６３は、ゲート配線８１とゲート配線９１との間に設けられる。コンタクトホール６３は、例えば、ｎ形エミッタ層３０およびｐ＋形コンタクト層４０の両方に連通するように設けられる。これにより、エミッタ電極６０は、ｎ形エミッタ層３０およびｐ＋形コンタクト層４０の両方に電気的に接続される。
【００４０】
次に、図３（ａ）〜（ｄ）および図４を参照して、本実施形態に係る半導体装置１の動作を説明する。図４は、第１ゲート電極ＭＧおよび第２ゲート電極ＣＧに供給されるゲート電圧ＶＭＧおよびＶＣＧを模式的に示すタイムチャートである。
【００４１】
例えば、半導体装置１をターンオンさせる場合、ゲート配線８１および９１を介して第１ゲート電極ＭＧおよび第２ゲート電極ＣＧに正の駆動信号（ゲート電圧ＶＭＧおよびＶＣＧ）が与えられる。これにより、ゲートトレンチＧＴの内壁に露出されたｐ形ベース層２０とゲート絶縁膜２３との界面近傍には、ｎ形チャネル層（反転層）が形成され、ｎ形バリア層１５およびｎ−形ベース層１０とｎ形エミッタ層３０との間が導通し、電子がｎ−形ベース層１０中に注入される。このため、ｐ＋形コレクタ層７０がｎ−形ベース層１０に対して、正バイアスされてｐ＋形コレクタ層７０から正孔がｎ−形ベース層１０に注入されるオン状態になる。このときに注入された正孔は、ｎ−形ベース層１０を走行しｐ形ベース層２０に流れ込む。
【００４２】
さらに、ゲートトレンチＧＴの内面に露出されたｎ−形ベース層１０とゲート絶縁膜２３との界面近傍、および、ｎ−形ベース層１０とゲート絶縁膜２５との界面近傍には、ｎ形蓄積層が形成される。このｎ形蓄積層の負電荷とバランスさせるために、ｐ＋形コレクタ層７０からｎ−形ベース層１０への正孔注入が促進され、ｎ−形ベース層中のキャリア量が増加する。この結果、半導体装置１のターンオン状態におけるオン抵抗が低減される。
【００４３】
次に、半導体装置１をターンオフさせる場合には、第１ゲート電極ＭＧおよび第２ゲート電極ＣＧに印加されるゲート電圧ＶＭＧおよびＶＣＧをしきい値以下に下げる。この際、図４に示すように、第２ゲート電極ＣＧのゲート電圧ＶＣＧをしきい値以下に下げた後、第１ゲート電極ＭＧのゲート電圧ＶＭＧをしきい値以下に下げる。第２ゲート電極ＣＧのゲート電圧ＶＣＧをしきい値以下に下げることにより、ｎ−形ベース層１０とゲート絶縁膜２５の界面近傍におけるｎ形蓄積層を消失させる。これにより、ｐ＋形コレクタ層７０からｎ−形ベース層１０への正孔注入量を減少させることができる。続いて、第１ゲート電極ＭＧへのゲート電圧ＶＭＧをしきい値以下に下げる。これにより、ｐ形ベース層２０とゲート絶縁膜２３の界面近傍におけるｎ形チャネル層が消失し、ｎ形エミッタ層３０からの電子の注入が止まる。その結果、半導体装置１は、ターンオフされる。
【００４４】
図４に示すように、半導体装置１では、第１ゲート電極ＭＧへのゲート電圧ＶＭＧをしきい値以下に下げるタイミングｔ０よりも前の時間ｔ１において第２ゲート電極ＣＧのゲート電圧ＶＣＧをしきい値以下に下げる。これにより、時間ｔ１からｔ０の間において、ｎ−形ベース層１０中のキャリア量を低減させることができる。すなわち、ｎ−形ベース層１０中のキャリア濃度を定常状態（ＯＮ状態）より低減させた後で、第１ゲート電極ＭＧへのゲート電圧ＶＭＧをしきい値以下に下げる。これにより、ｎ−形ベース層１０からのキャリアの排出時間を短くし、ターンオフ速度を速くすることができる。例えば、第１ゲート電極ＭＧおよび第２ゲート電極ＣＧのゲート電圧ＶＭＧおよびＶＣＧを同時にしきい値以下に下げる場合（図４中の破線）に比べて、ターンオフ時間を短縮することができる。
【００４５】
さらに、半導体装置１のターンオフ時に、第２ゲート電極ＣＧに負電位を供給することもできる。これにより、ｎ−形ベース層１０とゲート絶縁膜２５との界面近傍にｐ形反転層が発生し、ｎ−形ベース層１０からエミッタ電極６０へのｐ形ベース層２０およびｐ＋形コンタクト層４０を介した正孔の排出を促進することができる。このため、ｎ−形ベース層１０中のキャリア量をさらに減少させることが可能となり、ターンオフ速度を加速することができる。
【００４６】
このように、本実施形態では、ゲートトレンチの長手方向に第１ゲート電極ＭＧと第２ゲート電極ＣＧとを交互に隣接して配置し、それぞれに供給されるゲート電圧ＶＭＧおよびＶＣＧの立下りのタイミングを制御することにより、ターンオフ速度を速くすることができる。また、所望の特性に応じて、ｎ形エミッタ層３０およびｐ＋形コンタクト層４０の長手方向の幅を変化させた場合も、これに対応して第１ゲート電極ＭＧおよび第２ゲート電極ＣＧの長手方向の幅を変化させることが可能であり、ターンオフ時におけるｎ−形ベース層中のキャリア量を適宜制御することができる。これにより、例えば、デバイスサイズを変化させずに、オン抵抗を維持しつつ、ターンオフ速度を早くすることが可能となる。
【００４７】
次に、図５〜図１４を参照して、半導体装置１の製造方法を説明する。図５〜図１４は、半導体装置１の製造過程を順に示す模式図である。各図の（ａ）は、半導体基板ＳＳの表面を模式的に示す平面図であり、（ｂ）は、半導体基板ＳＳの断面を示す模式図である。
【００４８】
図５（ａ）および（ｂ）に示すように、半導体基板ＳＳの表面にゲートトレンチＧＴを形成する。半導体基板ＳＳは、例えば、ｎ形シリコン基板であり、ｎ−形ベース層１０と同じ濃度のｎ形不純物を含む。ゲートトレンチＧＴは、半導体基板ＳＳの表面に沿ったＹ方向に延在し、Ｘ方向に並ぶように形成される。ゲートトレンチＧＴは、Ｘ方向に一定の周期で並ぶように形成してもよい。
【００４９】
図６（ａ）および（ｂ）に示すように、半導体基板ＳＳの表面上およびゲートトレンチＧＴの内面上にゲート絶縁膜２３を形成する。ゲート絶縁膜２３は、例えば、シリコン酸化膜であり、半導体基板ＳＳを熱酸化することにより形成してもよく、あるいは、ＣＶＤ（Chemical Vapor Deposition）を用いて形成されるシリコン酸化膜でもよく、熱酸化膜とＣＶＤ膜の双方で構成してもよい。
【００５０】
図７（ａ）および（ｂ）に示すように、ゲートトレンチＧＴの内部に導電層１０３を形成する。導電層１０３は、例えば、ｐ形もしくはｎ形不純物を含む導電性のポリシリコン層である。導電層１０３は、例えば、半導体基板ＳＳの上面を覆い、ゲートトレンチＧＴの内部を埋め込んだポリシリコン層を形成した後、ゲートトレンチＧＴの内部を埋め込んだ部分を残して、ポリシリコン層をエッチバックすることにより形成される。
【００５１】
図８（ａ）および（ｂ）に示すように、エッチングマスク１０５を用いて導電層１０３を選択的に除去し、サブトレンチＳＴを形成する。エッチングマスク１０５は、例えば、ゲートトレンチＧＴに沿ってＹ方向に並んだ開口１０５ａを有する。導電層１０３を選択的に除去した後、サブトレンチＳＴの内面には、ゲート絶縁膜２３および導電層１０３が露出される。
【００５２】
図９（ａ）および（ｂ）に示すように、サブトレンチＳＴの内面に露出されたゲート絶縁膜２３を選択的に除去した後、エッチングマスク１０５を除去する。ゲートトレンチＧＴの内部には、導電層１０３の一部が、第１ゲート電極ＭＧとして残る。サブトレンチＳＴの内面には、第１ゲート電極ＭＧの側面および半導体基板ＳＳが露出される。
【００５３】
図１０（ａ）および（ｂ）に示すように、サブトレンチＳＴの内面を覆うように絶縁膜３３を形成する。絶縁膜３３は、例えば、半導体基板ＳＳの上面に形成されたゲート絶縁膜２３および第１ゲート電極ＭＧの上面を覆うように形成される。絶縁膜３３は、例えば、熱酸化することにより形成してもよく、あるいは、ＣＶＤ（Chemical Vapor Deposition）を用いて形成されるシリコン酸化膜でもよく、熱酸化膜とＣＶＤ膜の双方で構成してもよい。
【００５４】
図１１（ａ）および（ｂ）に示すように、第２ゲート電極ＣＧをサブトレンチＳＴの内部に形成する。第２ゲート電極ＣＧは、例えば、サブトレンチＳＴの内部を埋め込み、半導体基板ＳＳの上面を覆う導電性のポリシリコン層を形成した後、サブトレンチＳＴの内部を埋め込んだ部分を残して、ポリシリコン層をエッチバックすることにより形成される。第２ゲート電極ＣＧは、例えば、第１ゲート電極ＭＧとは異なる材料の導電層をサブトレンチＳＴの内部に埋め込むことにより形成しても良い。
【００５５】
半導体基板ＳＳと第２ゲート電極ＣＧとの間に位置する絶縁膜３３の一部は、ゲート絶縁膜２５となる。また、第１ゲート電極ＭＧと第２ゲート電極ＣＧとの間に位置する別の一部は絶縁膜２７となり、第１ゲート電極ＭＧと第２ゲート電極ＣＧとを電気的に絶縁する。
【００５６】
図１２（ａ）および（ｂ）に示すように、第１ゲート電極ＭＧの上面および第２ゲート電極ＣＧの上面を覆う絶縁膜３５を形成した後、ゲート絶縁膜２３および３５を選択的に除去し、半導体基板ＳＳの上面を露出させる。
【００５７】
図１３（ａ）および（ｂ）に示すように、ｎ形バリア層１５、ｐ形ベース層２０を半導体基板ＳＳの表面側に形成する。ｎ形バリア層１５およびｐ形ベース層２０は、例えば、半導体基板ＳＳの表面を通してｎ形不純物およびｐ形不純物をイオン注入することにより形成される。
【００５８】
さらに、ｎ形エミッタ層３０、ｐ＋形コンタクト層４０をｐ形ベース層２０の上に選択的に形成する。ｎ形エミッタ層３０、ｐ＋形コンタクト層４０は、例えば、ｎ形不純物およびｐ形不純物をイオン注入することにより形成される。ここで、ｎ形バリア層１５、ｐ形ベース層２０、ｎ形エミッタ層３０、ｐ＋形コンタクト層４０は、いずれか、もしくは全て、第１ゲート電極ＭＧ、第２ゲート電極ＣＧより前に形成してもよい。
【００５９】
続いて、第１ゲート電極ＭＧおよび第２ゲート電極ＣＧに接続されるゲート配線８１および９１を形成する（図３（ｃ）および（ｄ）参照）。続いて、ｎ形エミッタ層３０およびｐ＋形コンタクト層４０に接するエミッタ電極６０を形成する。さらに、半導体基板ＳＳの裏面側を研磨もしくは研削し、半導体基板ＳＳを所定の厚さに薄層化した後、イオン注入法によりｎ形バッファ層１７およびｐ形コレクタ層７０を形成する。半導体基板ＳＳの一部は、ｎ−形ベース層１０となる。
【００６０】
図１４は、実施形態の変形例に係る半導体装置２を模式的に示す平面図である。図１４は、ｎ形エミッタ層３０、ｐ+形コンタクト層４０、第１ゲート電極ＭＧおよび第２ゲート電極ＣＧの配置を示す平面図である。
【００６１】
この例でも、第１ゲート電極ＭＧおよび第２ゲート電極ＣＧを含むゲートトレンチＧＴが、Ｘ方向に並べて配置される。ｎ形エミッタ層３０およびｐ+形コンタクト層４０は、隣り合うゲートトレンチＧＴの間に設けられ、例えば、Ｙ方向に交互に配置される。
【００６２】
第１ゲート電極ＭＧおよび第２ゲート電極ＣＧは、Ｙ方向に交互に配置される。また、第１ゲート電極ＭＧおよび第２ゲート電極ＣＧは、それぞれ、ゲート絶縁膜２３および２５を介してｎ形エミッタ層３０およびｐ+形コンタクト層４０の両方に向き合うように配置される。
【００６３】
半導体装置２では、ターンオン時に、ｐ形ベース層２０の第１ゲート電極ＭＧおよび第２ゲート電極ＣＧに向き合う部分にそれぞれｎチャネルが形成され、ｎ形エミッタ層３０からｎ形バリア層１５を介してｎ−形ベース層１０に電子が注入される。
【００６４】
そして、半導体装置２をターンオフさせる前に、第２ゲート電極ＣＧのゲート電圧をしきい値以下に下げる。これにより、ｐ形ベース層２０の第２ゲート電極ＣＧに向き合う部分のｎチャネルが消失し、ｎ−形ベース層１０への電子注入が抑制される。また、ｎ−形ベース層１０の第２ゲート電極ＣＧに向き合う部分のｎ形蓄積層も消失する。これに対応して、ｐ形コレクタ層７０からｎ−形ベース層１０への正孔注入が減少し、ｎ−形ベース層１０中のキャリア量が減少する。その後、第１ゲート電極ＭＧのゲート電圧をしきい値以下に下げ、ターンオフ動作に入る。
【００６５】
このように、第１ゲート電極ＭＧのゲート電圧をしきい値以下に下げる前に、第２ゲート電極ＣＧのゲート電圧をしきい値以下に下げることにより、ターンオン時よりもｎ−形ベース層１０中のキャリア量を低減した状態からターンオフ動作に入ることができる。このため、半導体装置２のターンオフ速度を向上させ、ターンオフ損失を低減することができる。
【００６６】
さらに、第２ゲート電極ＣＧに負電位を供給することにより、第２ゲート電極ＣＧに向き合うｎ−形ベース層１０にｐ形反転層を発生させ、エミッタ電極へのホール放出を加速することが出来る。
【００６７】
本実施例においても、ｎ形エミッタ層３０およびｐ＋形コンタクト層４０のＹ方向における長さを変化させ、エミッタ電極６０に接するそれぞれの割合を変化させることができる。これに対応して、第１ゲート電極ＭＧおよび第２ゲート電極ＣＧのＹ方向の長さをそれぞれ変化させることにより、半導体装置２のオン抵抗およびスイッチング速度を好適に制御することができる。
【００６８】
図１５は、実施形態の別の変形例に係る半導体装置３を模式的に示す断面図である。半導体装置３は、例えば、ダイオードを内蔵したＩＧＢＴであり、バイポーラトランジスタ領域ＢＴＲとダイオード領域ＤＲとを含む。
【００６９】
半導体装置３は、ｎ−形ベース層１０と、ｎ形バリア層１５と、ｐ形ベース層２０と、を備える。ｎ−形ベース層１０、ｎ形バリア層１５およびｐ形ベース層２０は、バイポーラトランジスタ領域ＢＴＲおよびダイオード領域ＤＲに共通に設けられる。
【００７０】
バイポーラトランジスタ領域ＢＴＲには、ｎ形エミッタ層３０およびｐ形コレクタ層７０が配置される。バイポーラトランジスタ領域ＢＴＲのゲートトレンチＧＴ内には、第１ゲート電極ＭＧおよび第２ゲート電極ＣＧが交互に配置される。
【００７１】
ダイオード領域ＤＲのゲートトレンチＧＴ内には、例えば、エミッタ電極６０に接続されたトレンチ電極ＴＥが配置される。ダイオード領域ＤＲには、ｎ形エミッタ層３０が設けられない。また、ダイオード領域ＤＲには、ｐ形コレクタ層７０が設けられず、例えば、ｎ形バッファ層１７がコレクタ電極５０に接続される。
【００７２】
バイポーラトランジスタ領域ＢＴＲとダイオード領域ＤＲとの間には、ｎ形エミッタ層３０が設けられず、ｐ形コレクタ層７０が設けられる境界領域ＩＲが配置される。
【００７３】
この例でも、バイポーラトランジスタ領域ＢＴＲに配置された第１ゲート電極ＭＧおよび第２ゲート電極ＣＧにより、オン抵抗を増加させることなく、スイッチング速度を速くすることができる。
【００７４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７５】
１、２、３…半導体装置、  ５…半導体部、  １０…ｎ−形ベース層、  １５…ｎ形バリア層、  １６…ｐ形拡散層、  １７…ｎ形バッファ層、  ２０…ｐ形ベース層、  ２３、２５…ゲート絶縁膜、  ２７、３３、３５…絶縁膜、  ３０…ｎ形エミッタ層、  ４０…ｐ＋形コンタクト層、  ５０…コレクタ電極、  ６０…エミッタ電極、  ６３、８３、９３…コンタクトホール、  ６５…層間絶縁膜、  ７０…ｐ形コレクタ層、  ８０、９０…ゲートパッド、  ８１、９１…ゲート配線、  １０３…導電層、  １０５…エッチングマスク、  １０５ａ…開口、  ＭＧ…第１ゲート電極、  ＣＧ…第２ゲート電極、  ＧＴ…ゲートトレンチ、  ＳＴ…サブトレンチ、  ＳＳ…半導体基板、  ＢＴＲ…バイポーラトランジスタ領域、  ＤＲ…ダイオード領域、  ＩＲ…境界領域、  ＴＥ…トレンチ電極
【図１】
2020047756.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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