(57)【要約】【課題】信頼性の向上した半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は半導体層と、ゲート電極と、半導体層とゲート電極との間に設けられた第１の絶縁層と、第１の絶縁層とゲート電極との間に設けられた第２の絶縁層と、第１の絶縁層と第２の絶縁層との間に設けられた金属又は半導体を含む領域と、領域を囲み、シリコン、及び、窒素を含む被覆層と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体層と、
ゲート電極と、
前記半導体層と前記ゲート電極との間に設けられた第１の絶縁層と、
前記第１の絶縁層と前記ゲート電極との間に設けられた第２の絶縁層と、
前記第１の絶縁層と前記第２の絶縁層との間に設けられた金属又は半導体を含む領域と、
前記領域を囲み、シリコン、及び、窒素を含む被覆層と、
を備える半導体記憶装置。
【請求項２】
前記領域は、金属、金属窒化物、及び、金属酸化物からなる群から選ばれる少なくとも一つの材料を含む請求項１記載の半導体記憶装置。
【請求項３】
前記領域は、前記被覆層よりも電子親和力又は仕事関数の大きい材料を含む請求項１又は請求項２記載の半導体記憶装置。
【請求項４】
前記領域は、酸化チタン、窒化チタン、及び、ルテニウムからなる群から選ばれる少なくとも一つの材料を含む請求項１ないし請求項３いずれか一項記載の半導体記憶装置。
【請求項５】
前記被覆層は、略均一な化学組成を有する請求項１ないし請求項４いずれか一項記載の半導体記憶装置。
【請求項６】
前記領域は、第１の領域、第２の領域、及び、前記第１の領域及び前記第２の領域との間に位置する第３の領域を備え、前記第１の領域と前記第１の絶縁層との間の第１の距離、及び、前記第２の領域と前記第１の絶縁層との間の第２の距離は、前記第３の領域と前記第１の絶縁層との間の第３の距離よりも小さい請求項１ないし請求項５いずれか一項記載の半導体記憶装置。
【請求項７】
前記被覆層の一部は前記領域と前記第１の絶縁層との間に設けられ、前記被覆層の別の一部は前記領域と前記第２の絶縁層との間に設けられ、前記被覆層の更に別の一部は前記領域を含む平面内に設けられる請求項１ないし請求項６いずれか一項記載の半導体記憶装置。
【請求項８】
層間絶縁層と導電層とが第１の方向に交互に積層された積層体と、
前記積層体の中に設けられ、前記第１の方向に延びる半導体層と、
前記半導体層と前記導電層との間に設けられた第１の絶縁層と、
前記第１の絶縁層と前記導電層との間に設けられた第２の絶縁層と
前記第１の絶縁層と前記第２の絶縁層との間に設けられた金属又は半導体を含む領域と、
前記領域を囲み、シリコン、及び、窒素を含む被覆層と、
を備える半導体記憶装置。
【請求項９】
前記領域は、金属、金属窒化物、及び、金属酸化物からなる群から選ばれる少なくとも一つの材料を含む請求項８記載の半導体記憶装置。
【請求項１０】
前記領域は、前記被覆層よりも電子親和力又は仕事関数の大きい材料を含む請求項８又は請求項９記載の半導体記憶装置。
【請求項１１】
前記領域は、酸化チタン、窒化チタン、及び、ルテニウムからなる群から選ばれる少なくとも一つの材料を含む請求項８ないし請求項１０いずれか一項記載の半導体記憶装置。
【請求項１２】
前記被覆層は、略均一な化学組成を有する請求項８ないし請求項１１いずれか一項記載の半導体記憶装置。
【請求項１３】
前記領域は、第１の領域、第２の領域、及び、前記第１の領域及び前記第２の領域との間に位置する第３の領域を備え、前記第１の領域と前記第１の絶縁層との間の第１の距離、及び、前記第２の領域と前記第１の絶縁層との間の第２の距離は、前記第３の領域と前記第１の絶縁層との間の第３の距離よりも小さい請求項８ないし請求項１２いずれか一項記載の半導体記憶装置。
【請求項１４】
前記被覆層の一部は前記領域と前記第１の絶縁層との間に設けられ、前記被覆層の別の一部は前記領域と前記第２の絶縁層との間に設けられ、前記被覆層の更に別の一部は前記領域と前記層間絶縁層との間に設けられる請求項８ないし請求項１３いずれか一項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリのメモリセルタイプの一つに、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型メモリセルがある。ＭＯＮＯＳ型メモリセルでは、例えば、酸化シリコン層に挟まれた窒化シリコン層を電荷蓄積層として機能させる。窒化シリコン層に電荷を蓄積させることで、データの書き込みを行う。また、窒化シリコン層に蓄積された電荷を引き抜くことで、データの消去を行う。
【０００３】
ＭＯＮＯＳ型メモリセルに、窒化シリコン層に加えて、電荷蓄積層として金属層を設ける場合がある。金属層を設けることで、電荷蓄積層の電荷蓄積量が増加しメモリ特性が向上する。しかし、金属層中の金属が電荷蓄積層の周囲の絶縁層に拡散し、メモリ特性を劣化させることで信頼性が低下するおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２０１６−５１４３７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、信頼性の向上した半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体記憶装置は、半導体層と、ゲート電極と、半導体層とゲート電極との間に設けられた第１の絶縁層と、第１の絶縁層とゲート電極との間に設けられた第２の絶縁層と、第１の絶縁層と第２の絶縁層との間に設けられた金属又は半導体を含む領域と、領域を囲み、シリコン、及び、窒素を含む被覆層と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体記憶装置のメモリセルアレイの回路図。
【図２】第１の実施形態の半導体記憶装置のメモリストリングの一部の模式断面図。
【図３】第１の実施形態の半導体記憶装置のメモリストリングの一部の拡大模式断面図。
【図４】第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図５】第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図６】第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図７】第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図８】第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図９】第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図１０】第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図１１】第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図１２】第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図１３】第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図１４】第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図１５】第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
【図１６】第１の比較例の半導体記憶装置のメモリストリングの一部の拡大模式断面図。
【図１７】第２の比較例の半導体記憶装置のメモリストリングの一部の拡大模式断面図。
【図１８】第３の比較例の半導体記憶装置のメモリストリングの一部の拡大模式断面図。
【図１９】第２の実施形態の半導体記憶装置のメモリストリングの一部の拡大模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【０００９】
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
【００１０】
本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、部材の導電型の判定及び部材間の不純物濃度の大小関係の判定は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）により行うことが可能である。  
【００１１】
（第１の実施形態）
第１の実施形態の半導体記憶装置は、半導体層と、ゲート電極と、半導体層とゲート電極との間に設けられた第１の絶縁層と、第１の絶縁層とゲート電極との間に設けられた第２の絶縁層と、第１の絶縁層と第２の絶縁層との間に設けられた金属又は半導体を含む領域と、領域を囲み、シリコン、及び、窒素を含む被覆層と、を備える。
【００１２】
第１の実施形態の半導体記憶装置は、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。
【００１３】
図１は、第１の実施形態の半導体記憶装置のメモリセルアレイの回路図である。図２は、第１の実施形態の半導体記憶装置のメモリストリングの一部の模式断面図である。図２は、図１のメモリセルアレイ１００の中の、例えば、点線で囲まれる一個のメモリストリングＭＳの中の複数のメモリセルＭＣのｙｚ断面を示す。
【００１４】
第１の実施形態の３次元ＮＡＮＤフラッシュメモリのメモリセルアレイ１００は、図１に示すように複数のワード線ＷＬ、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、複数のメモリストリングＭＳを備える。
【００１５】
図１に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴ、複数のメモリセルＭＣ、及び、ドレイン選択トランジスタＳＤＴで構成される。ビット線ＢＬとドレイン選択ゲート線ＳＧＤにより１本のメモリストリングＭＳが選択され、ワード線ＷＬにより１個のメモリセルＭＣが選択可能となる。
【００１６】
メモリセルアレイ１００は、図２に示すように、複数のワード線ＷＬ（導電層、ゲート電極）、半導体層１０、複数の層間絶縁層１２、トンネル絶縁層１４（第１の絶縁層）、ブロック絶縁層１６（第２の絶縁層）、電荷蓄積領域１８（金属又は半導体を含む領域）、被覆層２０、コア絶縁層２２を備える。複数のワード線ＷＬと複数の層間絶縁層１２が積層体５０を構成する。電荷蓄積領域１８は、金属又は半導体を含む領域の一例である。
【００１７】
ワード線ＷＬ及び層間絶縁層１２は、例えば、図示しない半導体基板上に設けられる。
【００１８】
ワード線ＷＬと層間絶縁層１２は、半導体基板の上に、ｚ方向（第１の方向）に交互に積層される。複数のワード線ＷＬと複数の層間絶縁層１２が積層体５０を構成する。
【００１９】
ワード線ＷＬは、板状の導電体である。ワード線ＷＬは、例えば、金属又は半導体である。ワード線ＷＬは、例えば、タングステン（Ｗ）である。ワード線ＷＬは、メモリセルＭＣの制御電極として機能する。ワード線ＷＬは、ゲート電極層である。ワード線ＷＬのｚ方向の厚さは、例えば、２０ｎｍ以上４０ｎｍ以下である。
【００２０】
ワード線ＷＬは導電層の一例である。ワード線ＷＬはゲート電極の一例である。
【００２１】
層間絶縁層１２は、ワード線ＷＬとワード線ＷＬを分離する。層間絶縁層１２は、例えば、酸化シリコンである。層間絶縁層１２のｚ方向の厚さは、例えば、２０ｎｍ以上４０ｎｍ以下である。
【００２２】
コア絶縁層２２は、積層体５０の中に設けられる。コア絶縁層２２は、ｚ方向に延びる。コア絶縁層２２は、積層体５０を貫通して設けられる。コア絶縁層２２は、半導体層１０に囲まれる。コア絶縁層２２は、例えば、酸化シリコンである。
【００２３】
半導体層１０は、積層体５０の中に設けられる。半導体層１０は、ｚ方向に延びる。半導体層１０は、積層体５０を貫通して設けられる。半導体層１０は、コア絶縁層２２の周囲に設けられる。半導体層１０は、例えば、円筒形状である。
【００２４】
半導体層１０は、例えば、ｎ型半導体である。半導体層１０は、例えば、多結晶シリコンである。
【００２５】
半導体層１０は、メモリセルＭＣのトランジスタのチャネルとして機能する。
【００２６】
電荷蓄積領域１８は、半導体層１０とワード線ＷＬとの間に設けられる。電荷蓄積領域１８は、トンネル絶縁層１４とブロック絶縁層１６との間に設けられる。電荷蓄積領域１８は、半導体層１０の周囲に設けられる。
【００２７】
電荷蓄積領域１８は、電荷蓄積領域１８に印加される電界により、電荷蓄積領域１８の内部に電荷を蓄積する機能を有する。電荷蓄積領域１８の内部に蓄積された電荷を、電荷蓄積領域１８に電界を印加し、消去することも可能である。
【００２８】
電荷蓄積領域１８は、金属、金属窒化物、金属酸化物、半導体、及び、金属半導体化合物からなる群から選ばれる少なくとも一つの材料を含む。
【００２９】
電荷蓄積領域１８は、例えば、被覆層２０よりも電子親和力又は仕事関数の大きい材料を含む。
【００３０】
電荷蓄積領域１８は、例えば、金属を含む。電荷蓄積領域１８は、例えば、ルテニウム、又は、チタンを含む。
【００３１】
電荷蓄積領域１８は、例えば、金属窒化物を含む。電荷蓄積領域１８は、例えば、窒化チタン、又は、窒化タングステンを含む。
【００３２】
電荷蓄積領域１８は、例えば、金属酸化物を含む。電荷蓄積領域１８は、例えば、酸化チタン、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、又は、酸化ランタンを含む。
【００３３】
電荷蓄積領域１８は、例えば、半導体を含む。電荷蓄積領域１８は、例えば、シリコンを含む。電荷蓄積領域１８は、例えば、ｎ型不純物又はｐ型不純物を含むシリコンを含む。
【００３４】
電荷蓄積領域１８は、例えば、金属半導体化合物を含む。電荷蓄積領域１８は、例えば、シリサイドを含む。電荷蓄積領域１８は、例えば、チタンシリサイド、ニッケルシリサイド、又は、タングステンシリサイドを含む。
【００３５】
被覆層２０は、電荷蓄積領域１８を囲む。被覆層２０の一部は、電荷蓄積領域１８と層間絶縁層１２との間に設けられる。被覆層２０の一部は、電荷蓄積領域１８とトンネル絶縁層１４との間に設けられる。被覆層２０の一部は、電荷蓄積領域１８とブロック絶縁層１６との間に設けられる。
【００３６】
被覆層２０の一部は、電荷蓄積領域１８の側面の側にも設けられる。言い換えれば、被覆層２０の一部は、電荷蓄積領域１８を含む平面内にも設けられる。
【００３７】
被覆層２０によって囲まれることにより、電荷蓄積領域１８は、層間絶縁層１２、トンネル絶縁層１４、及び、ブロック絶縁層１６と直接接触しない。電荷蓄積領域１８は、被覆層２０以外の絶縁層と直接接触しない。
【００３８】
被覆層２０は、電荷蓄積領域１８を構成する元素、例えば、金属元素が周囲の絶縁層に拡散することを抑制する機能を有する。また、被覆層２０の少なくとも一部は、被覆層２０に印加される電界により、被覆層２０の内部に電荷を蓄積する機能を有する。
【００３９】
被覆層２０は、シリコン、及び、窒素を含む。被覆層２０は、シリコン、及び、窒素を含む絶縁層である。被覆層２０は、例えば、窒化シリコン、酸窒化シリコン、又は、炭素を含有する酸窒化シリコンである。被覆層２０は、例えば、被覆層２０の中のトラップ準位に電荷をトラップすることで、電荷を蓄積する機能を有する。
【００４０】
被覆層２０は、例えば、略均一な化学組成を有する。被覆層２０は、例えば、窒化シリコンのみで形成される。また、被覆層２０は、例えば、酸窒化シリコンのみで形成される。
【００４１】
電荷蓄積領域１８及び被覆層２０は、隣接する上下のメモリセルＭＣの間では、層間絶縁層１２を間に挟んで分断された構造となっている。
【００４２】
トンネル絶縁層１４は、半導体層１０とワード線ＷＬとの間に設けられる。トンネル絶縁層１４は、半導体層１０と被覆層２０との間に設けられる。
【００４３】
トンネル絶縁層１４は、電荷蓄積領域１８と半導体層１０との間の電荷の移動を抑制する機能を有する。また、トンネル絶縁層１４は、電荷蓄積領域１８への電荷の書き込み、電荷蓄積領域１８の電荷の消去の際に、電荷をトンネル電流として通過させる機能を有する。
【００４４】
トンネル絶縁層１４は、例えば、酸化シリコンである。
【００４５】
ブロック絶縁層１６は、トンネル絶縁層１４とワード線ＷＬとの間に設けられる。ブロック絶縁層１６は、被覆層２０とワード線ＷＬとの間に設けられる。
【００４６】
ブロック絶縁層１６は、電荷蓄積領域１８からワード線ＷＬとの間の電荷の移動を抑制する機能を有する。
【００４７】
ブロック絶縁層１６は、例えば、酸化シリコン、又は、酸化アルミニウムである。ブロック絶縁層１６は、例えば、酸化シリコンと酸化アルミニウムの積層構造を有する。
【００４８】
メモリセルＭＣは、半導体層１０、トンネル絶縁層１４、電荷蓄積領域１８、被覆層２０、ブロック絶縁層１６、ワード線ＷＬで構成される。メモリセルＭＣは、電荷蓄積領域１８及び被覆層２０の中の電荷量に基づくデータを保持する機能を備える。
【００４９】
第１の実施形態の半導体記憶装置のメモリセルＭＣは、いわゆる、ＭＯＮＯＳ構造の電荷トラップ型の電荷蓄積層に、浮遊型の電荷蓄積領域１８が加わった構造である。
【００５０】
図３は、第１の実施形態の半導体記憶装置のメモリストリングの一部の拡大模式断面図である。図３は、図２において、点線で囲まれる領域を示す。なお、図３では、コア絶縁層２２の図示は省略している。図３は、１個のメモリセルＭＣのｙｚ断面を示す。
【００５１】
電荷蓄積領域１８は、第１の領域１８ａ、第２の領域１８ｂ、及び、第３の領域１８ｃを有する。第３の領域１８ｃは、第１の領域１８ａと第２の領域１８ｂとの間に位置する。
【００５２】
第１の領域１８ａとトンネル絶縁層１４との間の第１の距離ｄ１、及び、第２の領域１８ｂとトンネル絶縁層１４との間の第２の距離ｄ２は、第３の領域１８ｃとトンネル絶縁層１４との間の第３の距離ｄ３よりも小さい。第１の距離ｄ１、及び、第２の距離ｄ２は、例えば、第３の距離ｄ３の２分の１以下である。
【００５３】
電荷蓄積領域１８は、ｙｚ断面において、馬蹄形状を有する。電荷蓄積領域１８は、ｙｚ断面において、両端部が、トンネル絶縁層１４に向かって延びる形状を有する。
【００５４】
第１の距離ｄ１及び第２の距離ｄ２は、例えば、２ｎｍ以上５ｎｍ以下である。第３の距離ｄ３は、例えば、４ｎｍ以上１０ｎｍ以下である。電荷蓄積領域１８のｙ方向の厚さｔは、例えば、０．３ｎｍ以上１ｎｍ以下である。
【００５５】
電荷蓄積領域１８とブロック絶縁層１６との間の第４の距離ｄ４は、例えば、２ｎｍ以上５ｎｍ以下である。また、電荷蓄積領域１８と層間絶縁層１２との間の第５の距離ｄ５は、例えば、２ｎｍ以上５ｎｍ以下である。
【００５６】
トンネル絶縁層１４のｙ方向の厚さは、例えば、３ｎｍ以上８ｎｍ以下である。ブロック絶縁層１６のｙ方向の厚さは、例えば、５ｎｍ以上１０ｎｍ以下である。
【００５７】
次に、第１の実施形態の半導体記憶装置の製造方法の一例について説明する。特に、メモリセルＭＣを含むメモリストリングＭＳの製造方法について説明する。
【００５８】
図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５は、第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図である。
【００５９】
最初に、図示しない半導体基板の上に、層間絶縁層１２と犠牲層３１とを交互に堆積する（図４）。層間絶縁層１２と犠牲層３１とは、例えば、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法）により形成する。層間絶縁層１２は、例えば、酸化シリコンである。犠牲層３１は、例えば、窒化シリコンである。
【００６０】
次に、層間絶縁層１２と犠牲層３１を貫通する開口部４０を形成する（図５）。開口部４０は、例えば、リソグラフィ法及びＲＩＥ法（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ法）を用いて形成される。
【００６１】
次に、開口部４０の中の犠牲層３１を層間絶縁層１２に対して、選択的に後退させるリセスエッチングを行う（図６）。リセスエッチングには、等方性エッチングを用いる。等方性エッチングは、例えば、ウェットエッチング又はドライエッチングである。
【００６２】
次に、犠牲層３１の一部を酸化してブロック絶縁層１６を形成する（図７）。ブロック絶縁層１６は、酸化シリコンである。
【００６３】
次に、開口部４０の中に、例えば、第１の窒化シリコン膜３２、窒化チタン膜３３、第２の窒化シリコン膜３４を堆積し、犠牲層３１のリセス部分を埋め込む（図８）。第１の窒化シリコン膜３２、窒化チタン膜３３、第２の窒化シリコン膜３４は、例えば、ＡＬＤ法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ法）により形成する。第１の窒化シリコン膜３２の一部、第２の窒化シリコン膜３４の一部は、後に、被覆層２０の一部となる。窒化チタン膜３３の一部は、後に、電荷蓄積領域１８となる。
【００６４】
次に、開口部４０の側面の第２の窒化シリコン膜３４の一部を、エッチングする（図９）。エッチングは、例えば、熱リン酸によるウェットエッチングで行う。
【００６５】
次に、窒化チタン膜３３の一部を、エッチングする（図１０）。エッチングは、例えば、希釈フッ酸溶液によるウェットエッチングで行う。窒化チタン膜３３により電荷蓄積領域１８が形成される。
【００６６】
次に、開口部４０の中に、第３の窒化シリコン膜３５を堆積する（図１１）。第３の窒化シリコン膜３５は、例えば、ＡＬＤ法により形成する。電荷蓄積領域１８が窒化シリコン膜により囲まれる。
【００６７】
次に、開口部４０の側面の、第３の窒化シリコン膜３５をエッチングにより除去する（図１２）。被覆層２０が形成される。
【００６８】
次に、開口部４０の中に、トンネル絶縁層１４を形成する（図１３）。トンネル絶縁層１４は、例えば、ＡＬＤ法により形成される酸化シリコン膜である。
【００６９】
次に、開口部４０の中に半導体層１０及びコア絶縁層２２を堆積する（図１４）。半導体層１０及びコア絶縁層２２の形成は、例えば、ＣＶＤ法により行う。
【００７０】
半導体層１０は、例えば、ｎ型不純物がドーピングされた多結晶シリコンである。ｎ型不純物は、例えば、リン又はヒ素である。コア絶縁層２２は、例えば、酸化シリコンである。
【００７１】
次に、犠牲層３１を選択的にエッチングし除去する（図１５）。犠牲層３１のエッチングは、例えば、熱リン酸によるウェットエッチングにより行う。
【００７２】
次に、犠牲層３１が除去された空間に、ワード線ＷＬの材料を埋め込む。ワード線ＷＬの材料は、例えば、ＣＶＤ法により埋め込む。ワード線ＷＬの材料は、例えば、タングステン（Ｗ）である。
【００７３】
以上の製造方法により、図２に示す第１の実施形態の半導体記憶装置が製造される。
【００７４】
次に、第１の実施形態の半導体記憶装置の作用及び効果について説明する。
【００７５】
第１の実施形態の３次元ＮＡＮＤフラッシュメモリのメモリセルＭＣは、ＭＯＮＯＳ構造の電荷トラップ型の電荷蓄積層に、浮遊型の電荷蓄積領域１８が加わった構造である。被覆層２０が、電荷トラップ型の電荷蓄積層に対応する。浮遊型の電荷蓄積領域１８が加わることで、メモリセルの電荷蓄積量が増加しメモリ特性が向上する。
【００７６】
例えば、電荷蓄積領域１８が、隣接するブロック絶縁層１６、トンネル絶縁層１４、又は、層間絶縁層１２に直接接触する場合を考える。この場合、メモリセルに書き込み消去を繰り返す動作（サイクルストレス）を行うと、電荷蓄積領域１８から構成元素、例えば、金属元素が接触する絶縁層に拡散し、メモリ特性が劣化するおそれがある。したがって、半導体記憶装置の信頼性が低下するおそれがある。
【００７７】
図１６は、第１の比較例の半導体記憶装置のメモリストリングの一部の拡大模式断面図である。図１７は、第２の比較例の半導体記憶装置のメモリストリングの一部の拡大模式断面図である。図１８は、第３の比較例の半導体記憶装置のメモリストリングの一部の拡大模式断面図である。図１６、図１７、図１８は、第１の実施形態の半導体記憶装置の図３に対応する図である。
【００７８】
図１６に示す第１の比較例の半導体記憶装置は、電荷蓄積領域１８が、直接、ブロック絶縁層１６に接する点で、第１の実施形態の半導体記憶装置と異なる。
【００７９】
第１の比較例の場合、サイクルストレスによる金属元素のブロック絶縁層１６への拡散で、電荷蓄積領域１８とワード線ＷＬの間のリーク電流が増加するおそれがある。電荷蓄積領域１８とワード線ＷＬの間のリーク電流が増加すると、メモリセルの書き込み・消去特性やデータ保持特性が劣化する。したがって、半導体記憶装置の信頼性が低下する。
【００８０】
図１７に示す第２の比較例の半導体記憶装置は、電荷蓄積領域１８が、直接、トンネル絶縁層１４に接する点で、第１の実施形態の半導体記憶装置と異なる。
【００８１】
第２の比較例の場合、サイクルストレスによる金属元素の拡散で、トンネル絶縁層１４に低電界でのリーク電流、いわゆるＳＩＬＣ（Ｓｔｒｅｓｓ  Ｉｎｄｕｃｅｄ  Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔ）が流れるようになる。このため、メモリセルのデータ保持特性が劣化する。したがって、半導体記憶装置の信頼性が低下する。
【００８２】
図１８に示す第３の比較例の半導体記憶装置は、電荷蓄積領域１８が、直接、層間絶縁層１２に接する点で、第１の実施形態の半導体記憶装置と異なる。
【００８３】
第３の比較例の場合、サイクルストレスによる金属元素の拡散で、層間絶縁層１２を介して、ワード線ＷＬや半導体層１０に電荷が抜けるおそれがある。このため、メモリセルの書き込み・消去特性やデータ保持特性が劣化する。したがって、半導体記憶装置の信頼性が低下する。
【００８４】
第１の実施形態の半導体記憶装置は、電荷蓄積領域１８が、シリコン、及び、窒素を含む被覆層２０で囲まれる。言い換えれば、電荷蓄積領域１８は、ブロック絶縁層１６、トンネル絶縁層１４、及び、層間絶縁層１２と、直接接触しない。
【００８５】
シリコン、及び、窒素を含む被覆層２０は、電荷蓄積領域１８の構成元素、例えば、金属元素の拡散を抑制する機能を有する。このため、電荷蓄積領域１８から、電荷蓄積領域１８の構成元素、例えば、金属元素がブロック絶縁層１６、トンネル絶縁層１４、又は、層間絶縁層１２に拡散することが抑制される。したがって、メモリセルの特性劣化が抑制される。よって、信頼性の向上した半導体記憶装置が実現できる。
【００８６】
第１の実施形態の半導体記憶装置の電荷蓄積領域１８は、図３に示すように、第１の領域１８ａ、第２の領域１８ｂ、及び、第３の領域１８ｃを有する。そして、第１の領域１８ａとトンネル絶縁層１４との間の第１の距離ｄ１、及び、第２の領域１８ｂとトンネル絶縁層１４との間の第２の距離ｄ２は、第３の領域１８ｃとトンネル絶縁層１４との間の第３の距離ｄ３よりも小さい。
【００８７】
トンネル絶縁層１４に近く電界の集中しやすい、第１の領域１８ａ及び第２の領域１８ｂを備えることで、メモリセルの書き込み・消去特性が向上する。一方、第３の領域１８ｃとトンネル絶縁層１４との間の第３の距離ｄ３を大きくとることで、メモリセルのデータ保持特性が向上する。
【００８８】
また、電荷蓄積領域１８が馬蹄形状となり、電荷蓄積領域１８の体積及び表面積が大きくなる。このため、電荷保持量が大きくなり、書き込み・消去時の閾値範囲が広がり、半導体記憶装置の書き込み・消去特性が向上する。また、メモリセルのデータ保持特性が向上する。
【００８９】
また、電荷蓄積領域１８を馬蹄形状とすることで、第３の領域１８ｃとトンネル絶縁層１４との間の第３の距離ｄ３を大きくとることができる。したがって、電荷蓄積領域１８の構成元素、例えば、金属元素がトンネル絶縁層１４に拡散することが抑制される。また、電荷蓄積領域１８の体積が、電荷蓄積領域１８とトンネル絶縁層１４との間の距離を第１の距離ｄ１で一定とする場合に比べ、小さくなる。したがって、電荷蓄積領域１８の構成元素の総量が少なくなり、構成元素のトンネル絶縁層１４への拡散が抑制される。
【００９０】
電荷蓄積領域１８は、被覆層２０よりも電子親和力又は仕事関数の大きい材料を含むことが好ましい。被覆層２０、ブロック絶縁層１６、トンネル絶縁層１４、及び、層間絶縁層１２の、電荷蓄積領域１８から見た電子に対する障壁が高くなり、半導体記憶装置のデータ保持特性が向上する。
【００９１】
例えば、被覆層２０が窒化シリコンの場合、酸化チタン、窒化チタン、及び、ルテニウムは、窒化シリコンよりも、電子親和力又は仕事関数が大きい材料である。
【００９２】
電荷蓄積領域１８は、金属、又は、金属窒化物であることが好ましい。電荷保持量が更に大きくなることで、書き込み・消去時の閾値範囲が広がり、半導体記憶装置の書き込み・消去特性が向上する。また、メモリセルのデータ保持特性が向上する。
【００９３】
また、第１の実施形態の半導体記憶装置では、電荷蓄積領域１８及び被覆層２０は、隣接する上下のメモリセルＭＣの間では、層間絶縁層１２を間に挟んで分断された構造となっている。したがって、隣接するメモリセルへの電荷の抜けが抑制される。よって、半導体記憶装置のデータ保持特性が向上する。
【００９４】
また、隣接するメモリセルへの電荷の抜けが抑制されるため、層間絶縁層１２の薄化が可能となる。したがって、積層体５０の高さが一定とした場合のメモリセルの集積度が向上する。
【００９５】
また、第１の実施形態の半導体記憶装置では、図１３に示すように、トンネル絶縁層１４を形成する際に、例えば、金属元素を含む電荷蓄積領域１８が直接露出しない。したがって、トンネル絶縁層１４への金属汚染が抑制され、品質の高いトンネル絶縁層１４の形成が可能となる。したがって、信頼性の向上した半導体記憶装置が実現できる。
【００９６】
以上、第１の実施形態の半導体記憶装置では、電荷蓄積領域を被覆層で囲むことにより、電荷蓄積領域の構成元素の絶縁層への拡散が抑制される。したがって、信頼性の向上した半導体記憶装置が実現できる。
【００９７】
（第２の実施形態）
第２の実施形態の半導体記憶装置は、電荷蓄積領域が第１の領域、第２の領域、及び、第３の領域を備えない点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００９８】
図１９は、第２の実施形態の半導体記憶装置のメモリストリングの一部の拡大模式断面図である。図１９は、第１の実施形態の半導体記憶装置の図３に対応する図である。
【００９９】
第２の実施形態の半導体記憶装置の電荷蓄積領域１８は、ｙｚ断面において、矩形形状を有する。電荷蓄積領域１８は、第１の領域１８ａ、第２の領域１８ｂ、及び、第３の領域１８ｃを有しない。
【０１００】
以上、第２の実施形態の半導体記憶装置では、第１の実施形態同様、電荷蓄積領域を被覆層で囲むことにより、電荷蓄積領域の構成元素の絶縁層への拡散が抑制される。したがって、信頼性の向上した半導体記憶装置が実現できる。
【０１０１】
第１及び第２の実施形態では、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリを例に説明したが、本発明を、２次元ＮＡＮＤフラッシュメモリに適用することも可能である。
【０１０２】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０３】
１０        半導体層
１２        層間絶縁層
１４        トンネル絶縁層（第１の絶縁層）
１６        ブロック絶縁層（第２の絶縁層）
１８        電荷蓄積領域（金属又は半導体を含む領域）
１８ａ      第１の領域
１８ｂ      第２の領域
１８ｃ      第３の領域
２０        被覆層
５０        積層体
ＷＬ        ワード線（導電層、ゲート電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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