(57)【要約】【課題】  積層された各磁気抵抗効果素子の最適化がはかられた磁気記憶装置を提供する。【解決手段】  実施形態に係る磁気記憶装置は、磁性層を含む第１の積層構造２１ａを含む第１のメモリセル２１と、第１のメモリセル上に設けられ且つ磁性層を含む第２の積層構造２２ａを含む第２のメモリセル２２とを備え、第１の積層構造及び第２の積層構造はそれぞれ、所定の層を含む複数の層が積層された構造を有し、第１の積層構造に含まれる所定の層と第２の積層構造に含まれる所定の層とは、互いに異なる厚さを有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
磁性層を含む第１の積層構造を含む第１のメモリセルと、前記第１のメモリセル上に設けられ且つ磁性層を含む第２の積層構造を含む第２のメモリセルとを備える磁気記憶装置であって、
前記第１の積層構造及び前記第２の積層構造はそれぞれ、所定の層を含む複数の層が積層された構造を有し、
前記第１の積層構造に含まれる所定の層と前記第２の積層構造に含まれる所定の層とは、互いに異なる厚さを有する
ことを特徴とする磁気記憶装置。
【請求項２】
前記第１の積層構造及び前記第２の積層構造はそれぞれ、可変の磁化方向を有する第１の磁性層と、固定された磁化方向を有する第２の磁性層と、前記第１の磁性層と前記第２の磁性層との間に設けられた非磁性層とを含み、
前記所定の層は、前記第１の磁性層であり、
前記第２の積層構造に含まれる第１の磁性層の厚さは、前記第１の積層構造に含まれる第１の磁性層の厚さよりも薄い
ことを特徴とする請求項１に記載の磁気記憶装置。
【請求項３】
前記第１の積層構造及び前記第２の積層構造はそれぞれ、可変の磁化方向を有する第１の磁性層と、固定された磁化方向を有する第２の磁性層と、前記第１の磁性層と前記第２の磁性層との間に設けられた非磁性層とを含む第１のサブ積層部と、前記第１のサブ積層部の下地層を含む第２のサブ積層部とを含み、
前記所定の層は、前記下地層であり、
前記第２の積層構造に含まれる下地層の厚さは、前記第１の積層構造に含まれる下地層の厚さよりも厚い
ことを特徴とする請求項１に記載の磁気記憶装置。
【請求項４】
前記第１の積層構造及び前記第２の積層構造はそれぞれ、可変の磁化方向を有する第１の磁性層と、固定された磁化方向を有する第２の磁性層と、前記第１の磁性層と前記第２の磁性層との間に設けられた非磁性層とを含み、
前記第２の磁性層は、第１のサブ磁性層と、前記非磁性層と前記第１のサブ磁性層との間に設けられた第２のサブ磁性層とを含み、
前記所定の層は、前記第１のサブ磁性層であり、
前記第２の積層構造に含まれる第１のサブ磁性層の厚さは、前記第１の積層構造に含まれる第１のサブ磁性層の厚さよりも薄い
ことを特徴とする請求項１に記載の磁気記憶装置。
【請求項５】
前記第１の積層構造及び前記第２の積層構造はそれぞれ、可変の磁化方向を有する第１の磁性層と、固定された磁化方向を有する第２の磁性層と、前記第１の磁性層と前記第２の磁性層との間に設けられた非磁性層とを含み、
前記第２の磁性層は、第１のサブ磁性層と、前記非磁性層と前記第１のサブ磁性層との間に設けられた第２のサブ磁性層とを含み、
前記所定の層は、前記第２のサブ磁性層であり、
前記第２の積層構造に含まれる第２のサブ磁性層の厚さは、前記第１の積層構造に含まれる第２のサブ磁性層の厚さよりも厚い
ことを特徴とする請求項１に記載の磁気記憶装置。
【請求項６】
前記第１の積層構造及び前記第２の積層構造はそれぞれ、可変の磁化方向を有する第１の磁性層と、固定された磁化方向を有する第２の磁性層と、前記第１の磁性層と前記第２の磁性層との間に設けられた非磁性層と、前記第２の磁性層から前記第１の磁性層に印加される磁界をキャンセルする第３の磁性層とを含み、
前記所定の層は、前記第３の磁性層であり、
前記第２の積層構造に含まれる第３の磁性層の厚さは、前記第１の積層構造に含まれる第３の磁性層の厚さよりも厚い
ことを特徴とする請求項１に記載の磁気記憶装置。
【請求項７】
磁性層を含む第１の積層構造を含む第１のメモリセルと、前記第１のメモリセル上に設けられ且つ磁性層を含む第２の積層構造を含む第２のメモリセルとを備える磁気記憶装置であって、
前記第１の積層構造及び前記第２の積層構造はそれぞれ、可変の磁化方向を有する第１の磁性層と、固定された磁化方向を有する第２の磁性層と、前記第１の磁性層と前記第２の磁性層との間に設けられた非磁性層と、を含み、
前記第１の積層構造及び前記第２の積層構造の少なくとも一方は、前記第２の積層構造の抵抗を調整する抵抗調整層をさらに含む
ことを特徴とする磁気記憶装置。
【請求項８】
前記第２の積層構造に含まれる抵抗調整層の厚さは、前記第１の積層構造に含まれる抵抗調整層の厚さよりも厚い
ことを特徴とする請求項７に記載の磁気記憶装置。
【請求項９】
前記第２の積層構造に含まれる抵抗調整層の厚さは、前記第１の積層構造に含まれる抵抗調整層の厚さよりも薄い
ことを特徴とする請求項７に記載の磁気記憶装置。
【請求項１０】
磁性層を含む第１の積層構造を含む第１のメモリセルと、前記第１のメモリセル上に設けられ且つ磁性層を含む第２の積層構造を含む第２のメモリセルとを備える磁気記憶装置であって、
前記第１の積層構造及び前記第２の積層構造はそれぞれ、可変の磁化方向を有する第１の磁性層と、固定された磁化方向を有する第２の磁性層と、前記第１の磁性層と前記第２の磁性層との間に設けられた非磁性層とを含み、
前記第１の積層構造に含まれる第１の磁性層に含有される鉄（Ｆｅ）の濃度と、前記第２の積層構造に含まれる第１の磁性層に含有される鉄（Ｆｅ）の濃度とは、互いに異なる
ことを特徴とする磁気記憶装置。
【請求項１１】
前記第１の積層構造に含まれる第１の磁性層に含有される鉄（Ｆｅ）の濃度及び前記第２の積層構造に含まれる第１の磁性層に含有される鉄（Ｆｅ）の濃度はいずれも９０％よりも高く、
前記第２の積層構造に含まれる第１の磁性層に含有される鉄（Ｆｅ）の濃度は、前記第１の積層構造に含まれる第１の磁性層に含有される鉄（Ｆｅ）の濃度よりも低い
ことを特徴とする請求項１０に記載の磁気記憶装置。
【請求項１２】
前記第１の積層構造に含まれる第１の磁性層に含有される鉄（Ｆｅ）の濃度及び前記第２の積層構造に含まれる第１の磁性層に含有される鉄（Ｆｅ）の濃度はいずれも５０％から７５％の範囲であり、
前記第２の積層構造に含まれる第１の磁性層に含有される鉄（Ｆｅ）の濃度は、前記第１の積層構造に含まれる第１の磁性層に含有される鉄（Ｆｅ）の濃度よりも低い
ことを特徴とする請求項１０に記載の磁気記憶装置。
【請求項１３】
前記第１の積層構造に含まれる第１の磁性層に含有される鉄（Ｆｅ）の濃度及び前記第２の積層構造に含まれる第１の磁性層に含有される鉄（Ｆｅ）の濃度はいずれも７５％から９０％の範囲であり、
前記第２の積層構造に含まれる第１の磁性層に含有される鉄（Ｆｅ）の濃度は、前記第１の積層構造に含まれる第１の磁性層に含有される鉄（Ｆｅ）の濃度よりも高い
ことを特徴とする請求項１０に記載の磁気記憶装置。
【請求項１４】
前記第１のメモリセルは、前記第１の積層構造に接続された第１のセレクタをさらに含み、
前記第２のメモリセルは、前記第２の積層構造に接続された第２のセレクタをさらに含む
ことを特徴とする請求項１、７又は１０に記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気記憶装置に関する。
【背景技術】
【０００２】
半導体基板上に磁気抵抗効果素子及び磁気抵抗効果素子を選択するセレクタが設けられた磁気記憶装置（半導体集積回路装置）が提案されている。
【０００３】
上述した磁気記憶装置において、集積度を高めるために、磁気抵抗効果素子及びセレクタを含むメモリセルを積層することも提案されている。
【０００４】
しかしながら、従来は、積層された各磁気抵抗効果素子の最適化が十分にはかられているとは言えなかった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６１６９６８９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
積層された各磁気抵抗効果素子の最適化がはかられた磁気記憶装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る磁気記憶装置は、磁性層を含む第１の積層構造を含む第１のメモリセルと、前記第１のメモリセル上に設けられ且つ磁性層を含む第２の積層構造を含む第２のメモリセルとを備える磁気記憶装置であって、前記第１の積層構造及び前記第２の積層構造はそれぞれ、所定の層を含む複数の層が積層された構造を有し、前記第１の積層構造に含まれる所定の層と前記第２の積層構造に含まれる所定の層とは、互いに異なる厚さを有する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る磁気記憶装置の概略構成を模式的に示した鳥瞰図である。
【図２】第１の実施形態に係る磁気記憶装置の概略構成を模式的に示した断面図である。
【図３】第１の実施形態に係る積層構造の基本的な構成を模式的に示した断面図である。
【図４】第１の実施形態に係り、磁気抵抗効果素子のアニール時間と磁気抵抗効果素子のＭＲとの関係を示した図である。
【図５】第１の実施形態に係り、記憶層の厚さと磁気抵抗効果素子のＭＲとの関係を示した図である。
【図６】第１の実施形態に係り、磁気抵抗効果素子のアニール時間と磁気抵抗効果素子のＨｋとの関係を示した図である。
【図７】第１の実施形態に係り、記憶層の厚さと磁気抵抗効果素子のＨｋとの関係を示した図である。
【図８】第１の実施形態に係り、４層のメモリセルを積層したときのアニール前の特性とアニール後の特性を示した図である。
【図９】第２の実施形態に係る磁気記憶装置の概略構成を模式的に示した断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して実施形態を説明する。
【００１０】
（実施形態１）
図１は、本実施形態に係る磁気記憶装置（半導体集積回路装置）の概略構成を模式的に示した鳥瞰図である。図２は、本実施形態に係る磁気記憶装置（半導体集積回路装置）の概略構成を模式的に示した断面図である。
【００１１】
図１及び図２に示すように、半導体基板（図示せず）及び周辺回路（図示せず）等を含む下部構造（図示せず）上に、第１の配線１１と、第２の配線１２と、第３の配線１３と、第１のメモリセル２１と、第２のメモリセル２２とが設けられている。なお、図１及び図２では図示していないが、第１の配線１１、第２の配線１２、第３の配線１３、第１のメモリセル２１及び第２のメモリセル２２が設けられていない領域には、絶縁領域が設けられている。
【００１２】
第２の配線１２は第１の配線１１の上層側に設けられ、第３の配線１３は第２の配線１２の上層側に設けられている。第１の配線１１及び第３の配線１３は第１の方向に延伸しており、第２の配線１２は第１の方向に直交する第２の方向に延伸している。第１のメモリセル２１は第１の配線１１と第２の配線１２との間に設けられ、第２のメモリセル２２は第２の配線１２と第３の配線１３との間に設けられている。
【００１３】
第１のメモリセル２１は、磁性層を含む第１の積層構造２１ａと、第１の積層構造２１ａに対して直列に接続された第１のセレクタ２１ｂとを含んでいる。同様に、第２のメモリセル２２は、磁性層を含む第２の積層構造２２ａと、第２の積層構造２２ａに対して直列に接続された第２のセレクタ２２ｂとを含んでいる。なお、図１及び図２では、第１の積層構造２１ａが第１のセレクタ２１ｂに対して下層側に設けられているが、第１の積層構造２１ａが第１のセレクタ２１ｂに対して上層側に設けられていてもよい。同様に、図１及び図２では、第２の積層構造２２ａが第２のセレクタ２２ｂに対して下層側に設けられているが、第２の積層構造２２ａが第２のセレクタ２２ｂに対して上層側に設けられていてもよい。
【００１４】
なお、本実施形態では、第１のメモリセル２１及び第２のメモリセル２２の２つのメモリセルを積層した構造を採用しているが、３つ以上のメモリセルを積層した構造を採用してもよい。
【００１５】
図３は、第１の積層構造２１ａ及び第２の積層構造２２ａの基本的な構成を模式的に示した断面図である。
【００１６】
第１の積層構造２１ａ及び第２の積層構造２２ａはいずれも、垂直磁化を有するＳＴＴ（spin transfer torque）型の磁気抵抗効果素子として機能し、第１の磁性層２０１と、第２の磁性層２０２と、非磁性層２０３と、第３の磁性層２０４と、中間層２０５と、下地層２０６と、バッファ層２０７と、キャップ層２０８とを含んでいる。
【００１７】
第１の磁性層２０１は、可変の磁化方向を有し、磁気抵抗効果素子の記憶層として機能する。磁化方向が可変とは、所定の書き込み電流に対して磁化方向が変わることを意味する。第１の磁性層２０１は、垂直磁化の特性を有する磁性材料で構成される。例えば、少なくとも鉄（Ｆｅ）もしくはコバルト（Ｃｏ）を含有する。第１の磁性層２０１は、鉄（Ｆｅ）もしくはコバルト（Ｃｏ）に加えて、ボロン（Ｂ）を含有していてもよい。
【００１８】
第２の磁性層２０２は、垂直磁化の特性を有する磁性材料で構成され、固定された磁化方向を有し、磁気抵抗効果素子の参照層として機能する。磁化方向が固定されているとは、所定の書き込み電流に対して磁化方向が変わらないことを意味する。第２の磁性層２０２は、第１のサブ磁性層２０２ａと、第２のサブ磁性層２０２ｂと、中間層２０２ｃとを含んでいる。第１のサブ磁性層２０２ａは、コバルト（Ｃｏ）と、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）及びパラジウム（Ｐｄ）から選択された少なくとも１つの元素とを含有している。第２のサブ磁性層２０２ｂは、少なくとも鉄（Ｆｅ）もしくはコバルト（Ｃｏ）を含有する。第２のサブ磁性層２０２ｂは、鉄（Ｆｅ）もしくはコバルト（Ｃｏ）に加えて、ボロン（Ｂ）を含有していてもよい。中間層２０２ｃは、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、ハフニウム（Ｈｆ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、チタン（Ｔｉ）、バナジウム（Ｖ）、或いはクロム（Ｖｒ）で形成されている。
【００１９】
非磁性層２１３は、第１の磁性層２０１と第２の磁性層２０２との間に介在し、磁気抵抗効果素子のトンネルバリア層として機能する。非磁性層２１３は、マグネシウム（Ｍｇ）及び酸素（Ｏ）を含有している。
【００２０】
第３の磁性層２０４は、第２の磁性層２０２の磁化方向に対して反平行の固定された磁化方向を有する。第３の磁性層は、第２の磁性層２０２から第１の磁性層２０１に印加される磁界をキャンセルするものであり、磁気抵抗効果素子のシフトキャンセリング層として機能する。第３の磁性層は、コバルト（Ｃｏ）と、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）及びパラジウム（Ｐｄ）から選択された少なくとも１つの元素とを含有している。
【００２１】
中間層２０５は、第２の磁性層２０２と第３の磁性層２０４との間に介在し、ルテニウム（Ｒｕ）またはイリジウム（Ｉｒ）等で形成されている。
【００２２】
下地層２０６は、第１の磁性層２０１の下に設けられている。下地層２０６は、酸化マグネシウム、窒化マグネシウム、窒化ジルコニウム、窒化ニオブ、窒化シリコン、窒化アルミニウム、窒化ハフニウム、窒化タンタル、窒化タングステン、窒化クロム、窒化モリブデン、窒化チタン、窒化バナジウム、等で形成されている。また、下地層２０６は、２種類の元素からなる二元化合物に限らず、三元化合物（例えば、窒化チタンアルミニウム等）で形成されていてもよい。
【００２３】
バッファ層２０７は、下地層２０６の下に設けられている。バッファ層２０７は、Ａｌ、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、Ｓｉ、Ｚｒ、Ｈｆ、Ｗ、Ｃｒ、Ｍｏ、Ｎｂ、Ｔｉ、Ｔａ、Ｖ、等を含んでいる。或いは、バッファ層２０７は、これらの元素のホウ化物でもよい。例えば、ＨｆＢ、ＭｇＡｌＢ、ＨｆＡｌＢ、ＳｃＡｌＢ、ＳｃＨｆＢ、ＨｆＭｇＢ、等を用いてもよい。
【００２４】
キャップ層２０８は、第３の磁性層（シフトキャンセリング層）２０４上に設けられている。キャップ層２０８は、プラチナ、タングステン、タンタル、ルテニウム、等で形成されている。
【００２５】
なお、上述した第１の磁性層２０１、第２の磁性層２０２、非磁性層２０３、第３の磁性層２０４、中間層２０５及びキャップ層２０８によって第１のサブ積層部が構成され、下地層２０６及びバッファ層２０７によって第２のサブ積層部が構成される。
【００２６】
また、図３に示した例では、第１の磁性層２０１、第２の磁性層２０２及び非磁性層２０３の積層順序は、下層側から、第１の磁性層２０１、非磁性層２０３及び第２の磁性層２０２の順序であるが、逆に、第２の磁性層２０２、非磁性層２０３及び第１の磁性層２０１の順序であってもよい。
【００２７】
図１及び図２に示した第１のセレクタ２１ｂは第１の積層構造２１ａを選択するために用いられ、第２のセレクタ２２ｂは第２の積層構造２２ａを選択するために用いられる。第１のセレクタ２１ｂ及び第２のセレクタ２２ｂはいずれも、２端子間スイッチとして機能する。２端子間に印加される電圧が閾電圧よりも小さい場合には、２端子間スイッチ素子は高抵抗状態（例えば、電気的に非導通状態）である。２端子間に印加される電圧が閾電圧よりも大きい場合には、２端子間スイッチ素子は低抵抗状態（例えば、電気的に導通状態）である。２端子間スイッチ素子は、双方向において、上述した機能を有していてもよい。
【００２８】
上述したスイッチ素子は、Ｔｅ、Ｓｅ及びＳからなる群から選択された少なくとも１つのカルコゲン元素を含む。或いは、これらのカルコゲン元素を含有する化合物であるカルコゲナイドを含んでいてもよい。また、上述したスイッチ素子は、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ及びＳｂからなる群から選択された少なくとも１つの元素を含んでいてもよい。
【００２９】
上述したような構成を有する磁気記憶装置の製造において、下層側の第１のメモリセル２１は、上層側の第２のメモリセル２２に比べてより多くの熱処理を経ることになる。すなわち、第１の積層構造２１ａは第２の積層構造２２ａに比べてより多くの熱処理を経ることになる。そのため、第１のメモリセル２１（第１の積層構造２１ａ）の特性が悪化する、或いは、第１のメモリセル２１（第１の積層構造２１ａ）と第２のメモリセル２２（第２の積層構造２２ａ）との間で特性差が生じる場合がある。このような特性の悪化や特性差が生じると、所望の性能を有する磁気記憶装置を得ることが困難になる。
【００３０】
本実施形態では、上述したような問題を低減するために、以下に示すような構成例を提案している。
【００３１】
まず、第１の構成例について説明する。
【００３２】
第１の構成例では、第２の積層構造２２ａに含まれる第１の磁性層（記憶層）２０１の厚さが、第１の積層構造２１ａに含まれる第１の磁性層（記憶層）２０１の厚さよりも薄い。一般的に言えば、複数のメモリセルを積層した場合に、下層側のメモリセルに含まれる記憶層の厚さに比べて、上層側のメモリセルに含まれる記憶層の厚さを薄くすることが好ましい。すなわち、ｎ層目のメモリセルに含まれる記憶層の厚さをＴn とし、ｎ＋１層目のメモリセルに含まれる記憶層の厚さをＴn+1 とすると、Ｔn ＞ Ｔn+1 であることが好ましい。ただし、全ての記憶層についてＴn ＞ Ｔn+1 の関係が満たされていなくてもよく、Ｔn ＝ Ｔn+1 の関係を満たす部分があってもよい。
【００３３】
図４は、磁気抵抗効果素子のアニール時間と、磁気抵抗効果素子のＭＲとの関係を示した図である。図４に示すように、アニール時間が増加すると、ＭＲが減少する。すでに述べたように、複数のメモリセルを積層した場合、上層側のメモリセルに比べて下層側のメモリセルほど、トータルの熱処理時間（アニール時間）が長くなる。その結果、図４からわかるように、複数のメモリセルを積層した場合、下層側の磁気抵抗効果素子ほどＭＲが小さくなる。
【００３４】
図５は、記憶層の厚さと磁気抵抗効果素子のＭＲとの関係を示した図である。図５に示すように、記憶層の厚さが増加すると、ＭＲも増加する。
【００３５】
図４及び図５から、下層側の記憶層の厚さよりも上層側の記憶層の厚さを薄くすることで、下層側の磁気抵抗効果素子のＭＲと上層側の磁気抵抗効果素子のＭＲとの均一化がはかれることがわかる。
【００３６】
図６は、磁気抵抗効果素子のアニール時間と、磁気抵抗効果素子の異方性磁界（Ｈｋ）との関係を示した図である。図６に示すように、アニール時間が増加すると、Ｈｋも増加する。すでに述べたように、複数のメモリセルを積層した場合、上層側のメモリセルに比べて下層側のメモリセルほど、トータルの熱処理時間（アニール時間）が長くなる。したがって、図６からわかるように、複数のメモリセルを積層した場合、下層側の磁気抵抗効果素子ほどＨｋが大きくなる。
【００３７】
図７は、記憶層の厚さと磁気抵抗効果素子のＨｋとの関係を示した図である。図７に示すように、記憶層の厚さが増加すると、Ｈｋは減少する。
【００３８】
図６及び図７から、下層側の記憶層の厚さよりも上層側の記憶層の厚さを薄くすることで、下層側の磁気抵抗効果素子のＨｋと上層側の磁気抵抗効果素子のＨｋとの均一化がはかれることがわかる。
【００３９】
また、一般に、アニール時間が増加すると保持力（Ｈｃ）も増加する。そのため、複数のメモリセルを積層した場合、下層側の磁気抵抗効果素子ほどＨｃが大きくなる。一方、記憶層の厚さが増加すると、Ｈｃは減少する。したがって、下層側の記憶層の厚さよりも上層側の記憶層の厚さを薄くすることで、下層側の磁気抵抗効果素子のＨｃと上層側の磁気抵抗効果素子のＨｃとの均一化をはかることができる。
【００４０】
図８は、４層のメモリセルを積層したときの、アニール前の特性とアニール後の特性を示した図である。各層の上段は磁気抵抗効果素子のＨｋの値であり、各層の下段は磁気抵抗効果素子の書き込み電流の値である。記憶層の厚さは、１層目が２．４０ｎｍ、２層目が２．３５ｎｍ、３層目が２．３０ｎｍ、４層目が２．２５ｎｍである。図８に示すように、各層の記憶層の厚さを調整することで、アニール後にＨｋ及び書き込み電流が均一化されている。
【００４１】
次に、第２の構成例について説明する。
【００４２】
第２の構成例では、第２の積層構造２２ａに含まれる下地層２０６の厚さが、第１の積層構造２１ａに含まれる下地層２０６の厚さよりも厚い。一般的に言えば、複数のメモリセルを積層した場合に、下層側のメモリセルに含まれる下地層の厚さに比べて、上層側のメモリセルに含まれる下地層の厚さを厚くすることが好ましい。すなわち、ｎ層目のメモリセルに含まれる下地層の厚さをＴn とし、ｎ＋１層目のメモリセルに含まれる下地層の厚さをＴn+1 とすると、Ｔn ＜ Ｔn+1 であることが好ましい。ただし、全ての下地層についてＴn ＜ Ｔn+1 の関係が満たされていなくてもよく、Ｔn ＝ Ｔn+1 の関係を満たす部分があってもよい。
【００４３】
すでに述べたように、アニール時間が増加すると保持力（Ｈｃ）も増加する。そのため、複数のメモリセルを積層した場合、下層側の磁気抵抗効果素子ほどＨｃが大きくなる。一方、下地層の厚さが減少すると、Ｈｃも減少する。したがって、下層側の下地層の厚さよりも上層側の下地層の厚さを厚くすることで、下層側の磁気抵抗効果素子のＨｃと上層側の磁気抵抗効果素子のＨｃとの均一化をはかることができる。
【００４４】
例えば、４層のメモリセルを積層した場合、下地層の厚さを、１層目が０．２６ｎｍ、２層目が０．２８ｎｍ、３層目が０．３０ｎｍ、４層目が０．３２ｎｍにすることで、アニール後のＨｃを均一化することが可能である。
【００４５】
次に、第３の構成例について説明する。
【００４６】
第３の構成例では、第２の積層構造２２ａに含まれる第１のサブ磁性層２０２ａの厚さが、第１の積層構造２１ａに含まれる第１のサブ磁性層２０２ａの厚さよりも薄い。一般的に言えば、複数のメモリセルを積層した場合に、下層側のメモリセルに含まれる第１のサブ磁性層の厚さに比べて、上層側のメモリセルに含まれる第１のサブ磁性層の厚さを薄くすることが好ましい。すなわち、ｎ層目のメモリセルに含まれる第１のサブ磁性層の厚さをＴn とし、ｎ＋１層目のメモリセルに含まれる第１のサブ磁性層の厚さをＴn+1 とすると、Ｔn ＞ Ｔn+1 であることが好ましい。ただし、全ての第１のサブ磁性層についてＴn ＞ Ｔn+1 の関係が満たされていなくてもよく、Ｔn ＝ Ｔn+1 の関係を満たす部分があってもよい。
【００４７】
すでに述べたように、アニール時間が増加するとＭＲが減少するため、複数のメモリセルを積層した場合、下層側の磁気抵抗効果素子ほどＭＲが小さくなる。一方、第１のサブ磁性層の厚さが増加すると、ＭＲも増加する。したがって、下層側の第１のサブ磁性層の厚さよりも上層側の第１のサブ磁性層の厚さを薄くすることで、下層側の磁気抵抗効果素子のＭＲと上層側の磁気抵抗効果素子のＭＲとの均一化をはかることができる。
【００４８】
次に、第４の構成例について説明する。
【００４９】
第４の構成例では、第２の積層構造２２ａに含まれる第２のサブ磁性層２０２ｂの厚さが、第１の積層構造２１ａに含まれる第２のサブ磁性層２０２ｂの厚さよりも厚い。一般的に言えば、複数のメモリセルを積層した場合に、下層側のメモリセルに含まれる第２のサブ磁性層の厚さに比べて、上層側のメモリセルに含まれる第２のサブ磁性層の厚さを厚くすることが好ましい。すなわち、ｎ層目のメモリセルに含まれる第２のサブ磁性層の厚さをＴn とし、ｎ＋１層目のメモリセルに含まれる第２のサブ磁性層の厚さをＴn+1 とすると、Ｔn ＜ Ｔn+1 であることが好ましい。ただし、全ての第２のサブ磁性層についてＴn ＜ Ｔn+1 の関係が満たされていなくてもよく、Ｔn ＝ Ｔn+1 の関係を満たす部分があってもよい。
【００５０】
すでに述べたように、アニール時間が増加するとＭＲが減少するため、複数のメモリセルを積層した場合、下層側の磁気抵抗効果素子ほどＭＲが小さくなる。一方、第２のサブ磁性層の厚さが増加すると、ＭＲは減少する。したがって、下層側の第２のサブ磁性層の厚さよりも上層側の第２のサブ磁性層の厚さを厚くすることで、下層側の磁気抵抗効果素子のＭＲと上層側の磁気抵抗効果素子のＭＲとの均一化をはかることができる。
【００５１】
次に、第５の構成例について説明する。
【００５２】
第５の構成例では、第２の積層構造２２ａに含まれる第３の磁性層（シフトキャンセリング層）２０４の厚さが、第１の積層構造２１ａに含まれる第３の磁性層（シフトキャンセリング層）２０４の厚さよりも厚い。一般的に言えば、複数のメモリセルを積層した場合に、下層側のメモリセルに含まれる第３の磁性層の厚さに比べて、上層側のメモリセルに含まれる第３の磁性層の厚さを厚くすることが好ましい。すなわち、ｎ層目のメモリセルに含まれる第３の磁性層の厚さをＴn とし、ｎ＋１層目のメモリセルに含まれる第３の磁性層の厚さをＴn+1 とすると、Ｔn ＜ Ｔn+1 であることが好ましい。ただし、全ての第３の磁性層についてＴn ＜ Ｔn+1 の関係が満たされていなくてもよく、Ｔn ＝ Ｔn+1 の関係を満たす部分があってもよい。
【００５３】
すでに述べたように、アニール時間が増加するとＭＲが減少するため、複数のメモリセルを積層した場合、下層側の磁気抵抗効果素子ほどＭＲが小さくなる。一方、第３の磁性層の厚さが増加すると、ＭＲは減少する。したがって、下層側の第３の磁性層の厚さよりも上層側の第３の磁性層の厚さを厚くすることで、下層側の磁気抵抗効果素子のＭＲと上層側の磁気抵抗効果素子のＭＲとの均一化をはかることができる。
【００５４】
なお、上述した第１〜第５の構成例を一般化すると、以下のように規定することができる。第１の積層構造２１ａ及び第２の積層構造２２ａはそれぞれ、所定の層を含む複数の層が積層された構造を有し、第１の積層構造２１ａに含まれる所定の層と第２の積層構造２２ａに含まれる所定の層とは、互いに異なる厚さを有する。
【００５５】
第１の構成例では、所定の層は第１の磁性層（記憶層）２０１に対応する。第２の構成例では、所定の層は下地層２０６に対応する。第３の構成例では、所定の層は第１のサブ磁性層２０２ａに対応する。第４の構成例では、所定の層は第２のサブ磁性層２０２ｂに対応する。第５の構成例では、所定の層は第３の磁性層（シフトキャンセリング層）２０４に対応する。
【００５６】
（実施形態２）
次に、第２の実施形態について説明する。なお、基本的な事項は第１の実施形態と同様であるため、第１の実施形態で説明した事項の説明は省略する。
【００５７】
図９は、本実施形態に係る磁気記憶装置（半導体集積回路装置）の概略構成を模式的に示した断面図である。
【００５８】
図９に示すように、本実施形態では、第１の積層構造２１ａ及び第２の積層構造２２ａが、図３に示したような積層構造部分（図９では、積層構造部分２１０）に加えてさらに、抵抗調整層２０９を含んでいる。第１の積層構造２１ａに含まれる抵抗調整層２０９は、第１の積層構造２１ａの抵抗（積層方向の抵抗）を調整するために設けられており、第２の積層構造２２ａに含まれる抵抗調整層２０９は、第２の積層構造２２ａの抵抗（積層方向の抵抗）を調整するために設けられている。
【００５９】
抵抗調整層２０９の材料には、金属酸化物を用いることができる。例えば、抵抗調整層２０９の材料には、マグネシウム酸化物（ＭｇＯ）やアルミニウム酸化物（ＡｌＯ）等を用いることが可能である。
【００６０】
第１の積層構造２１ａに含まれる抵抗調整層２０９の厚さは、第２の積層構造２２ａに含まれる抵抗調整層２０９の厚さとは異なる。すなわち、第２の積層構造２２ａに含まれる抵抗調整層２０９の厚さは、第１の積層構造２１ａに含まれる抵抗調整層２０９の厚さよりも厚くてもよいし薄くてもよい。
【００６１】
図４では、アニール時間が増加すると、ある時間ｔまではＭＲが増加し、ある時間ｔを過ぎるとＭＲが減少している。したがって、複数のメモリセル（積層構造）を積層した場合に、ｎ層目のメモリセルに含まれる抵抗調整層の厚さをＴn とし、ｎ＋１層目のメモリセルに含まれる抵抗調整層の厚さをＴn+1 とすると、下層側のメモリセル（積層構造）に含まれる抵抗調整層の厚さに比べて、上層側のメモリセル（積層構造）に含まれる抵抗調整層の厚さを厚くしてもよいし（Ｔn ＜ Ｔn+1）、下層側のメモリセル（積層構造）に含まれる抵抗調整層の厚さに比べて、上層側のメモリセル（積層構造）に含まれる抵抗調整層の厚さを薄くしてもよい（Ｔn ＞ Ｔn+1）。また、ある時間ｔまでは、下層側のメモリセル（積層構造）に含まれる抵抗調整層の厚さに比べて、上層側のメモリセル（積層構造）に含まれる抵抗調整層の厚さを薄くし（Ｔn ＞ Ｔn+1）、ある時間ｔを過ぎた後は、下層側のメモリセル（積層構造）に含まれる抵抗調整層の厚さに比べて、上層側のメモリセル（積層構造）に含まれる抵抗調整層の厚さを厚くしてもよい（Ｔn ＜ Ｔn+1）。また、Ｔn ＝ Ｔn+1 となる部分があってもよい。
【００６２】
なお、第１の積層構造２１ａ及び第２の積層構造２２ａの一方には、抵抗調整層２０９が設けられていなくてもよい。例えば、複数のメモリセルを積層した場合、最下層のメモリセルの積層構造或いは最上層のメモリセルの積層構造には、抵抗調整層２０９が設けられていなくてもよい。
【００６３】
（実施形態３）
次に、第３の実施形態について説明する。なお、基本的な事項は第１の実施形態と同様であるため、第１の実施形態で説明した事項の説明は省略する。また、磁気記憶装置の基本的な構成は図１及び図２と同様であり、積層構造（第１の積層構造２１ａ及び第２の積層構造２２ａ）の基本的な構成は図３と同様である。
【００６４】
本実施形態では、第１の積層構造２１ａに含まれる第１の磁性層（記憶層）２０１に含有される鉄（Ｆｅ）の濃度と、第２の積層構造２２ａに含まれる第１の磁性層（記憶層）２０１に含有される鉄（Ｆｅ）の濃度とは、互いに異なっている。具体的には、本実施形態では、第２の積層構造２２ａに含まれる第１の磁性層２０１に含有される鉄（Ｆｅ）の濃度が、第１の積層構造２１ａに含まれる第１の磁性層２０１に含有される鉄（Ｆｅ）の濃度よりも低い場合と高い場合とがある。
【００６５】
鉄（Ｆｅ）の濃度が９０〜１００％の範囲或いは５０〜７５％の範囲にある場合、複数のメモリセル（積層構造）を積層した場合に、下層側のメモリセル（積層構造）に含まれる第１の磁性層２０１に含有される鉄（Ｆｅ）の濃度に比べて、上層側のメモリセル（積層構造）に含まれる第１の磁性層２０１に含有される鉄（Ｆｅ）の濃度を低くすることが好ましい。すなわち、ｎ層目のメモリセル（積層構造）に含まれる第１の磁性層２０１に含有される鉄（Ｆｅ）の濃度をＣn とし、ｎ＋１層目のメモリセル（積層構造）に含まれる第１の磁性層２０１に含有される鉄（Ｆｅ）の濃度をＣn+1 とすると、Ｃn ＞ Ｃn+1 であることが好ましい。
【００６６】
すでに述べたように、アニール時間が増加すると保持力（Ｈｃ）も増加する。したがって、書き込み電流Ｉｃも増加する。そのため、複数のメモリセルを積層した場合、下層側の磁気抵抗効果素子ほどＨｃが大きくなり、Ｉｃも大きくなる。一方、第１の磁性層２０１に含有される鉄（Ｆｅ）の濃度が高くなると、減衰定数が小さくなり、Ｉｃが小さくなる。したがって、下層側のメモリセル（積層構造）に含まれる第１の磁性層に含有される鉄（Ｆｅ）の濃度に比べて、上層側のメモリセル（積層構造）に含まれる第１の磁性層に含有される鉄（Ｆｅ）の濃度を低くすることが好ましい。
【００６７】
例えば、４層のメモリセルを積層した場合、（Ｆｅ＋Ｃｏ）の濃度に対するＦｅの濃度の割合を、１層目が９８％、２層目が９６％、３層目が９４％、４層目が９２％にすることで、アニール後のＩｃを均一化することが可能である。或いは、（Ｆｅ＋Ｃｏ）の濃度に対するＦｅの濃度の割合を、１層目が７５％、２層目が７０％、３層目が６０％、４層目が５０％にすることで、アニール後のＩｃを均一化することが可能である。
【００６８】
鉄（Ｆｅ）の濃度が７５〜９０％の範囲である場合には、鉄（Ｆｅ）濃度が増加すると、減衰定数が小さくなり、Ｉｃが小さくなる。この場合には、例えば、４層のメモリセルを積層した場合、（Ｆｅ＋Ｃｏ）の濃度に対するＦｅの濃度の割合を、１層目が７５％、２層目が８０％、３層目が８５％、４層目が９０％にすることで、アニール後のＩｃを均一化することが可能である。
【００６９】
なお、上述した各実施形態では、セレクタとして２端子スイッチ素子が適用される場合について説明したが、セレクタとして３端子スイッチ素子であるＭＯＳ（metal oxide semiconductor）トランジスタやＦＩＮ型トランジスタ等の電界効果型トランジスタが適用されてもよい。また、セレクタとしてダイオード機能を有する素子が適用されてもよい。メモリセルアレイは、クロスポイント型の構造に限らず、任意のアレイ構造が適用可能である。
【００７０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７１】
１１…第１の配線    １２…第２の配線    １３…第３の配線
２１…第１のメモリセル    ２１ａ…第１の積層構造    ２１ｂ…第１のセレクタ
２２…第２のメモリセル    ２２ａ…第２の積層構造    ２２ｂ…第２のセレクタ
２０１…第１の磁性層    ２０２…第２の磁性層
２０２ａ…第１のサブ磁性層    ２０２ｂ…第２のサブ磁性層    ２０２ｃ…中間層
２０３…非磁性層    ２０４…第３の磁性層    ２０５…中間層
２０６…下地層    ２０７…バッファ層    ２０８…キャップ層
２０９…抵抗調整層    ２１０…積層構造部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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