(57)【要約】【課題】小型化された記憶装置を提供する。【解決手段】  実施形態の記憶装置は、基板と、基板上に設けられ、基板面に平行な第１方向に延びる第１の導電層と、基板上に設けられ、第１の導電層と第１方向と交差する第２方向に隣り合い、第１方向に延びる第２の導電層と、第１の導電層上に設けられ、第１及び第２方向に交差する第３方向に延びる第３の導電層と、第２方向に延びる第４の導電層と、第２の導電層上に設けられ、第３方向に延び、第４の導電層と電気的に接続された第５の導電層と、第３の導電層と第４の導電層との間に設けられた第１の記憶層と、第１の導電層と第３の導電層との間に設けられた第１の半導体層と、第２の導電層と第５の導電層との間に設けられた第２の半導体層と、第２方向に延び、第１の半導体層及び第２の半導体層の側面で共有する第１ゲート電極を有する。【選択図】図２
2020047834.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、基板面に平行な第１方向に延びる第１の導電層と、
前記基板上に設けられ、前記第１の導電層と前記第１方向と交差する第２方向に隣り合い、前記第１方向に延びる第２の導電層と、
前記第１の導電層上に設けられ、前記第１及び第２方向に交差する第３方向に延びる第３の導電層と、
前記第２方向に延びる第４の導電層と、
前記第２の導電層上に設けられ、前記第３方向に延び、前記第４の導電層と電気的に接続された第５の導電層と、
前記第３の導電層と前記第４の導電層との間に設けられた第１の記憶層と、
前記第１の導電層と前記第３の導電層との間に設けられた第１の半導体層と、
前記第２の導電層と前記第５の導電層との間に設けられた第２の半導体層と、
前記第２方向に延び、前記第１の半導体層及び前記第２の半導体層の側面で共有する第１ゲート電極を有する記憶装置。
【請求項２】
前記基板上に設けられ、前記第１方向に延びる第６の導電層であって、前記第１の導電層は前記第２の導電層と前記第６の導電層の間に設けられている第６の導電層と、
前記第４の導電層と前記第１方向に隣り合い、前記第２方向に延びる第７の導電層と、
前記第６の導電層上に設けられ、前記第３方向に延び、前記第７の導電層と電気的に接続された第８の導電層と、
前記第３の導電層と前記第７の導電層との間に設けられた第２の記憶層と、
前記第６の導電層と前記第８の導電層との間に設けられ、側面に第１ゲート電極が設けられた第３の半導体層と、
をさらに備える請求項１記載の記憶装置。
【請求項３】
前記第３の導電層は前記第４の導電層と前記第７の導電層の間に設けられる請求項２記載の記憶装置。
【請求項４】
前記第２の導電層と前記第２方向に隣り合い、前記第１方向に延びる第９の導電層と、
前記基板と前記第４の導電層の間に設けられ、前記第２方向に延びる第１０の導電層と、
前記第９の導電層上に設けられ、前記第３方向に延び、前記第１０の導電層と電気的に接続された第１１の導電層と、
前記第３の導電層と前記第１０の導電層との間に設けられた第３の記憶層と、
前記第９の導電層と前記第１１の導電層の間に設けられ、側面に前記第１ゲート電極が設けられた第４の半導体層と、
をさらに備える請求項２に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【０００２】
大容量の不揮発性メモリとして、従来のフローティングゲート型ＮＡＮＤフラッシュメモリに代わる、２端子の抵抗変化型メモリの開発が盛んに行われている。このタイプのメモリは、低電圧・低電流動作、高速スイッチング、メモリセルの微細化・高集積化が可能である。
【０００３】
大容量メモリアレイでは、ビット線及びワード線と呼ばれる金属配線が多数交差配列されており、ビット線とワード線の交点にメモリセルが形成される。１つのメモリセルの書き込みは、そのセルに接続されたビット線ＢＬとワード線ＷＬに電圧を印加することで行う。
【０００４】
上述の大容量メモリセルアレイにおいて、チップ面積削減のためには、出来るだけ多くのワード線を、出来るだけ少ないワード線ドライバ回路と出来るだけ少ないデコーダ回路を用いて駆動することが好ましい。しかし、一つのワード線ドライバ回路に多くのワード線を接続すると、非選択メモリセルにも非選択電流が流れてしまう。そのため、結果的に、大きな電流を流すことが出来る、チップ面積の大きなワード線ドライバ回路が求められるため、チップ面積がかえって大きくなってしまうという問題があった。
【０００５】
また、一つのワード線ドライバ回路に多くのワード線を接続する場合、例えば、どのレイヤ（層）に属するワード線を選択するかを決定するデコーダ回路と、同一のレイヤ内のどのワード線を選択するかを決定するデコーダ回路を設けることが好ましい。しかしこの場合、デコーダ回路の数と、デコーダ回路を駆動するための配線の数が多くなりすぎて、かえってチップ面積が大きくなってしまうという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２０１７／０２００６７６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
実施形態の目的は、小型化された記憶装置を提供することである。
【課題を解決するための手段】
【０００８】
実施形態の記憶装置は、基板と、基板上に設けられ、基板面に平行な第１方向に延びる第１の導電層と、基板上に設けられ、第１の導電層と第１方向と交差する第２方向に隣り合い、第１方向に延びる第２の導電層と、第１の導電層上に設けられ、第１及び第２方向に交差する第３方向に延びる第３の導電層と、第２方向に延びる第４の導電層と、第２の導電層上に設けられ、第３方向に延び、第４の導電層と電気的に接続された第５の導電層と、第３の導電層と第４の導電層との間に設けられた第１の記憶層と、第１の導電層と第３の導電層との間に設けられた第１の半導体層と、第２の導電層と第５の導電層との間に設けられた第２の半導体層と、第２方向に延び、第１の半導体層及び第２の半導体層の側面で共有する第１ゲート電極を有する。
【図面の簡単な説明】
【０００９】
【図１】実施形態の記憶装置のブロック図である。
【図２】実施形態の記憶装置の斜視模式図である。
【図３】実施形態の記憶装置の等価回路図である。
【図４】実施形態の記憶装置の要部の模式断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
【００１１】
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【００１２】
（実施形態）
実施形態の記憶装置は、基板と、基板上に設けられ、基板面に平行な第１方向に延びる第１の導電層と、基板上に設けられ、第１の導電層と第１方向と交差する第２方向に隣り合い、第１方向に延びる第２の導電層と、第１の導電層上に設けられ、第１及び第２方向に交差する第３方向に延びる第３の導電層と、第２方向に延びる第４の導電層と、第２の導電層上に設けられ、第３方向に延び、第４の導電層と電気的に接続された第５の導電層と、第３の導電層と第４の導電層との間に設けられた第１の記憶層と、第１の導電層と第３の導電層との間に設けられた第１の半導体層と、第２の導電層と第５の導電層との間に設けられた第２の半導体層と、第２方向に延び、第１の半導体層及び第２の半導体層の側面で共有する第１ゲート電極を有する。
【００１３】
図１は、実施形態の記憶装置１００のブロック図である。図２は、実施形態の記憶装置の斜視模式図である。図３は、実施形態の記憶装置の等価回路図である。
【００１４】
実施形態の記憶装置１００は、抵抗変化型メモリ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。抵抗変化型メモリは、電圧の印加に伴う記録部の抵抗変化を利用してデータを記憶する。
【００１５】
また、本実施形態のメモリセルアレイ１０１は、メモリセルが立体的に配置された三次元構造を備える。三次元構造を備えることにより、記憶装置１００の集積度が向上する。
【００１６】
図１に示すように、記憶装置１００は、メモリセルアレイ１０１、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、制御回路１０６を備える。
【００１７】
図３には、グローバルビット線ＧＢＬとしての、グローバルビット線ＧＢＬ１、ＧＢＬ２、ＧＢＬ３及びＧＢＬ４が設けられている。グローバルビット線ＧＢＬは、例えば、ｘｙ面に平行に設けられた基板１０上に設けられ、ｙ方向に延びている。なお、ｙ方向は第１の方向、ｙ方向に垂直なｚ方向は第２の方向、ｙ方向及びｚ方向に垂直に交差するｘ方向は第３の方向の具体例である。また、ｘｙ面に平行に設けられた基板１０は、図１〜図３においては図示していない。
【００１８】
図３には、グローバルワード線ＧＷＬとしての、グローバルワード線ＧＷＬ１、ＧＷＬ２、ＧＷＬ３及びＧＷＬ４が設けられている。グローバルワード線ＧＷＬは、例えば、ｘｙ面に平行に設けられた基板１０上に設けられ、ｙ方向に延びている。図３では、グローバルビット線ＧＢＬ１、ＧＢＬ２、ＧＢＬ３及びＧＢＬ４は、グローバルワード線ＧＷＬ１及びＧＷＬ２とグローバルワード線ＧＷＬ３及びグローバルワード線ＧＷＬ４の間に設けられている。また、ｘｙ面に平行に設けられた基板１０は、図３においては図示していない。
【００１９】
図３には、選択トランジスタＳＴとしての、選択トランジスタＳＴ１１、ＳＴ２１、ＳＴ３１、ＳＴ４１、ＳＴ５１、ＳＴ６１、ＳＴ７１、ＳＴ８１、ＳＴ１２、ＳＴ２２、ＳＴ３２、ＳＴ４２、ＳＴ５２、ＳＴ６２、ＳＴ７２、ＳＴ８２、ＳＴ１３、ＳＴ２３、ＳＴ３３、ＳＴ４３、ＳＴ５３、ＳＴ６３、ＳＴ７３及びＳＴ８３が設けられている。選択トランジスタＳＴは、例えば、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）である。それぞれの選択トランジスタＳＴは、接続部１２ａと、接続部１２ｂと、制御電極１２ｃを有する。制御電極１２ｃは、ＴＦＴのゲート電極である。ここで、ＴＦＴは、半導体層と、半導体層の側面に設けられたゲート電極を有する。
【００２０】
選択トランジスタＳＴ１１、ＳＴ１２及びＳＴ１３の接続部１２ａは、グローバルワード線ＧＷＬ１に接続されている。選択トランジスタＳＴ２１、ＳＴ２２及びＳＴ２３の接続部１２ａは、グローバルワード線ＧＷＬ２に接続されている。選択トランジスタＳＴ３１、ＳＴ３２及びＳＴ３３の接続部１２ａは、グローバルビット線ＧＢＬ１に接続されている。選択トランジスタＳＴ４１、ＳＴ４２及びＳＴ４３の接続部１２ａは、グローバルビット線ＧＢＬ２に接続されている。選択トランジスタＳＴ５１、ＳＴ５２及びＳＴ５３の接続部１２ａは、グローバルビット線ＧＢＬ３に接続されている。選択トランジスタＳＴ６１、ＳＴ６２及びＳＴ６３の接続部１２ａは、グローバルビット線ＧＢＬ４に接続されている。選択トランジスタＳＴ７１、ＳＴ７２及びＳＴ７３の接続部１２ａは、グローバルワード線ＧＷＬ３に接続されている。選択トランジスタＳＴ８１、ＳＴ８２及びＳＴ８３の接続部１２ａは、グローバルワード線ＧＷＬ４に接続されている。
【００２１】
選択トランジスタＳＴ１１、ＳＴ２１、ＳＴ３１、ＳＴ４１、ＳＴ５１、ＳＴ６１、ＳＴ７１及びＳＴ８１の制御電極１２ｃは、選択ゲート線ＳＧ１１により接続されている。選択トランジスタＳＴ１２、ＳＴ２２、ＳＴ３２、ＳＴ４２、ＳＴ５２、ＳＴ６２、ＳＴ７２及びＳＴ８２の制御電極１２ｃは、選択ゲート線ＳＧ１２により接続されている。ＳＴ１３、ＳＴ２３、ＳＴ３３、ＳＴ４３、ＳＴ５３、ＳＴ６３、ＳＴ７３及びＳＴ８３の制御電極１２ｃは、選択ゲート線ＳＧ１３により接続されている。
【００２２】
図３には、ビット線ＬＢＬとしての、ビット線ＬＢＬ１１、ＬＢＬ１２、ＬＢＬ１３、ＬＢＬ２１、ＬＢＬ２２、ＬＢＬ２３、ＬＢＬ３１、ＬＢＬ３２、ＬＢＬ３３、ＬＢＬ４１、ＬＢＬ４２及びＬＢＬ４３が示されている。ビット線ＬＢＬ１１、ＬＢＬ１２及びＬＢＬ１３は、それぞれ、選択トランジスタＳＴ３１、ＳＴ３２及びＳＴ３３の接続部１２ｂに接続されている。ビット線ＬＢＬ２１、ＬＢＬ２２及びＬＢＬ２３は、それぞれ、選択トランジスタＳＴ４１、ＳＴ４２及びＳＴ４３の接続部１２ｂに接続されている。ビット線ＬＢＬ３１、ＬＢＬ３２及びＬＢＬ３３は、それぞれ、選択トランジスタＳＴ５１、ＳＴ５２及びＳＴ５３の接続部１２ｂに接続されている。ビット線ＬＢＬ４１、ＬＢＬ４２及びＬＢＬ４３は、それぞれ、選択トランジスタＳＴ６１、ＳＴ６２及びＳＴ６３の接続部１２ｂに接続されている。ビット線ＬＢＬは、ｚ方向に延びている。
【００２３】
図３には、ワード線接続線としての、ワード線接続線ＬＣＬ１１、ＬＣＬ１２、ＬＣＬ１３、ＬＣＬ２１、ＬＣＬ２２、ＬＣＬ２３、ＬＣＬ３１、ＬＣＬ３２、ＬＣＬ３３、ＬＣＬ４１、ＬＣＬ４２及びＬＣＬ４３が設けられている。ワード線接続線ＬＣＬ１１、ＬＣＬ１２及びＬＣＬ１３は、それぞれ、選択トランジスタＳＴ１１、ＳＴ１２及びＳＴ１３の接続部１２ｂに接続されている。ワード線接続線ＬＣＬ２１、ＬＣＬ２２及びＬＣＬ２３は、それぞれ、選択トランジスタＳＴ２１、ＳＴ２２及びＳＴ２３の接続部１２ｂに接続されている。ワード線接続線ＬＣＬ３１、ＬＣＬ３２及びＬＣＬ３３は、それぞれ、選択トランジスタＳＴ７１、ＳＴ７２及びＳＴ７３の接続部１２ｂに接続されている。ワード線接続線ＬＣＬ４１、ＬＣＬ４２及びＬＣＬ４３は、それぞれ、選択トランジスタＳＴ８１、ＳＴ８２及びＳＴ８３の接続部１２ｂに接続されている。ワード線接続線ＬＣＬは、例えば、ｚ方向に延びている。
【００２４】
ワード線ＬＷＬは、選択トランジスタＳＴ上に設けられている。ワード線ＬＷＬ１２は、ビット線ＬＢＬ１１、ＬＢＬ２１、ＬＢＬ３１及びＬＢＬ４１、ワード線接続線ＬＣＬ１１、ＬＣＬ２１、ＬＣＬ３１及びＬＣＬ４１と、ビット線ＬＢＬ１２、ＬＢＬ２２、ＬＢＬ３２及びＬＢＬ４２、ワード線接続線ＬＣＬ１２、ＬＣＬ２２、ＬＣＬ３２及びＬＣＬ４２の間に設けられる。ワード線ＬＷＬ１２は、ｘ方向に延び、ワード線接続線ＬＣＬ１２及びワード線ＬＣＬ４１に接続されている。ワード線ＬＷＬ１１は、ビット線ＬＢＬ１１、ＬＢＬ２１、ＬＢＬ３１及びＬＢＬ４１、ワード線接続線ＬＣＬ１１、ＬＣＬ２１、ＬＣＬ３１及びＬＣＬ４１が、ワード線ＬＷＬ１１とワード線ＬＷＬ１２の間に設けられるように設けられ、ｘ方向に延び、ワード線接続線ＬＣＬ１１に接続されている。ワード線ＬＷＬ１３は、ビット線ＬＢＬ１２、ＬＢＬ２２、ＬＢＬ３２及びＬＢＬ４２、ワード線接続線ＬＣＬ１２、ＬＣＬ２２、ＬＣＬ３２及びＬＣＬ４２と、ビット線ＬＢＬ１３、ＬＢＬ２３、ＬＢＬ３３及びＬＢＬ４３、ワード線接続線ＬＣＬ１３、ＬＣＬ２３、ＬＣＬ３３及びＬＣＬ４３の間に設けられ、ｘ方向に延び、ワード線接続線ＬＣＬ１３及びワード線接続線ＬＣＬ４２に接続されている。
【００２５】
ワード線ＬＷＬ２１、ワード線ＬＷＬ２２及びワード線ＬＷＬ２３は、それぞれ、ワード線ＬＷＬ１１、ワード線ＬＷＬ１２及びワード線ＬＷＬ１３の上に設けられて、ｘ方向に延びている。ワード線ＬＷＬ２１は、ワード線接続線ＬＣＬ２１に接続されている。ワード線ＬＷＬ２２は、ワード線接続線ＬＣＬ２２及びワード線接続線ＬＣＬ３１に接続されている。ワード線ＬＷＬ２３は、ワード線接続線ＬＣＬ２３及びワード線接続線ＬＣＬ３２に接続されている。
【００２６】
カラムデコーダ回路１０５は、入力されたカラムアドレス信号に従ってグローバルビット線ＧＢＬを選択する機能を備える。センスアンプ回路１０４は、カラムデコーダ回路１０５によって選択されたグローバルビット線ＧＢＬに所定の電圧を印加する機能を備える。また、センスアンプ回路１０４は、選択されたグローバルビット線ＧＢＬと選択されたグローバルワード線ＧＷＬの間に流れる電流を検知して増幅する機能を備える。
【００２７】
選択ゲート線ＳＧ１１、ＳＧ１２及びＳＧ１３は、カラムデコーダ回路１０５に接続されている。カラムデコーダ回路１０５を用いて選択ゲート線ＳＧ１１に信号を入力することにより、ＳＴ１１、ＳＴ２１、ＳＴ３１、ＳＴ４１、ＳＴ５１、ＳＴ６１、ＳＴ７１及びＳＴ８１を一括してオンオフすることが可能である。カラムデコーダ回路１０５を用いて選択ゲート線ＳＧ１２に信号を入力することにより、ＳＴ１２、ＳＴ２２、ＳＴ３２、ＳＴ４２、ＳＴ５２、ＳＴ６２、ＳＴ７２及びＳＴ８２を一括してオンオフすることが可能である。カラムデコーダ回路１０５を用いて選択ゲート線ＳＧ１３に信号を入力することにより、ＳＴ１３、ＳＴ２３、ＳＴ３３、ＳＴ４３、ＳＴ５３、ＳＴ６３、ＳＴ７３及びＳＴ８３を一括してオンオフすることが可能である。
【００２８】
ローデコーダ回路１０３は、入力されたローアドレス信号に従ってグローバルワード線ＧＷＬを選択する機能を備える。ワード線ドライバ回路１０２は、ローデコーダ回路１０３によって選択されたグローバルワード線ＧＷＬに所定の電圧を印加する機能を備える。
【００２９】
なお、カラムデコーダ回路１０５、ローデコーダ回路１０３、グローバルワード線ＧＷＬ、グローバルビット線ＧＢＬ、選択ゲート線ＳＧの接続のされ方は、上記に限定されない。
【００３０】
制御回路１０６は、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、図示しないその他の回路を制御する機能を備える。
【００３１】
ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、制御回路１０６などの回路は、電子回路であり、例えば図示しない半導体層を用いたトランジスタや配線層によって構成される。
【００３２】
メモリセルアレイ１０１は、例えば、ワード線接続線ＬＣＬと、ビット線ＬＢＬと、ワード線ＬＷＬを備える。ビット線ＬＢＬとワード線ＬＷＬの間に、メモリセルＭＣが配置される。
【００３３】
グローバルワード線ＧＷＬ、グローバルビット線ＧＢＬ、ビット線ＬＢＬ、ワード線接続線ＬＣＬ及びワード線ＬＷＬは、導電層である。グローバルワード線ＧＷＬ、グローバルビット線ＧＢＬ、ビット線ＬＢＬ、ワード線接続線ＬＣＬ及びワード線ＬＷＬは、例えば、金属層である。グローバルワード線ＧＷＬ、グローバルビット線ＧＢＬ、ビット線ＬＢＬ、ワード線接続線ＬＣＬ及びワード線ＬＷＬは、例えば、タングステン、窒化チタン、又は、銅を含む。なお、グローバルワード線ＧＷＬ、グローバルビット線ＧＢＬ、ビット線ＬＢＬ、ワード線接続線ＬＣＬ及びワード線ＬＷＬは、他のその他の金属、金属半導体化合物、又は、半導体などの導電性材料で形成されても良い。
【００３４】
グローバルワード線ＧＷＬ、グローバルビット線ＧＢＬ、ビット線ＬＢＬ、ワード線接続線ＬＣＬ及びワード線ＬＷＬの間には、図示しない絶縁体及びバリアメタルが適宜配置されている。
【００３５】
なお、第１の導電層の一例はＧＢＬ２であり、第２の導電層の一例はＧＷＬ１であり、第１のトランジスタの一例はＳＴ４２であり、第２のトランジスタの一例はＳＴ１２であり、第３のトランジスタの一例はＳＴ８２であり、第３の導電層の一例はＬＢＬ２２であり、第４の導電層の一例はＬＷＬ１２であり、第５の導電層の一例はＬＣＬ１２であり、第６の導電層の一例はＧＷＬ４であり、第７の導電層の一例はＬＷＬ１３であり、第８の導電層の一例はＬＣＬ４２である。
【００３６】
図４は、実施形態の記憶装置１００の要部の模式図である。図４は、ｘｙ面に平行な面内における、メモリセルＭＣ周辺の模式図である。
【００３７】
図４では、基板１０の上に形成された、グローバルビット線ＧＢＬとしての、ＧＢＬ１、ＧＢＬ２、ＧＢＬ３及びＧＢＬ４が示されている。図４では、ビット線ＬＢＬ１１、ＬＢＬ１３、ＬＢＬ２２、ＬＢＬ３１、ＬＢＬ３３及びＬＢＬ４２が記載されている。図４では、ビット線ＬＢＬ１２、ＬＢＬ２１、ＬＢＬ２３、ＬＢＬ３２、ＬＢＬ４１及びＬＢＬ４３の記載を省略している。また、選択トランジスタＳＴ３２、ＳＴ４１、ＳＴ４３、ＳＴ５２、ＳＴ６１、ＳＴ６３の記載を省略している。
【００３８】
抵抗変化層２０は、ビット線ＬＢＬの周囲に設けられている。抵抗変化層２０の形状は、例えば内部にビット線ＬＢＬが設けられ、ｚ方向に延びる円柱状の形状である。抵抗変化層２０は、図示しない配線により、ビット線ＬＢＬとワード線ＬＷＬに接続されている。例えば、ビット線ＬＢＬ２２の周囲に設けられた抵抗変化層２０の場合、ビット線ＬＢＬ２２とワード線ＬＷＬ１２の間に設けられた抵抗変化層２０の一部（記録部又は記憶層）と、ビット線ＬＢＬ２２とワード線ＬＷＬ１３の間に設けられた抵抗変化層２０の一部（記録部又は記録層）により、それぞれメモリセルＭＣが形成されている。
【００３９】
抵抗変化層２０は、電圧の印加により抵抗が変化する材料を含む。抵抗変化層２０は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を含むカルコゲナイド、ＮｉＯ、ＴｉＯ２等の二元系遷移金属酸化物、ＧｅＳ、ＣｕＳ等の固体電解質、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、ＳｒＴｉＯ３等のペロブスカイト型酸化物を含む。
【００４０】
なお、図４では、絶縁体及びバリアメタルの記載は省略している。
【００４１】
次に、記憶装置１００の動作の一例について述べる。例えば、ビット線ＬＢＬ２２とワード線ＬＷＬ１２の間に設けられたメモリセルＭＣに書き込みを行う場合には、選択ゲート線ＳＧ１２に所定の電圧を印加し、選択トランジスタＳＴ１２、ＳＴ２２、ＳＴ３２、ＳＴ４２、ＳＴ５２、ＳＴ６２、ＳＴ７２及びＳＴ８２をオンにする。ＧＢＬ２に書き込み電圧Ｖ０を印加する。そして、ＧＷＬ１に０Ｖを印加する。他のグローバルビット線ＧＢＬ及び他のグローバルワード線ＧＷＬには、例えば書き込み電圧Ｖ０の半分の電圧（Ｖ０／２）を印加する。これにより、ビット線ＬＢＬ２２とワード線ＬＷＬ１２の間に設けられたメモリセルＭＣに書き込みが行われる。
【００４２】
次に、本実施形態の作用効果について記載する。
【００４３】
本実施形態の記憶装置においては、ワード線ＬＷＬが、ワード線接続線ＬＣＬ及び選択トランジスタＳＴを介して、グローバルワード線ＧＷＬに接続されている。従って、選択トランジスタＳＴにより、どのワード線ＬＷＬに接続されたメモリセルＭＣの書き込みを行うか、を選択することが出来るため、非選択電流が流れる非選択メモリセルの数を減少させることが出来る。そのため、チップ面積の小さなワード線ドライバ回路を用いることができるため、小型化された記憶装置の提供が可能となる。
【００４４】
例えば、ビット線ＬＢＬ２２とワード線ＬＷＬ１２の間に設けられたメモリセルＭＣに書き込みを行う場合で、ＳＴ１２とＳＴ４２を共通の選択ゲートＳＧ１２を用いてオンオフさせると、選択ゲートＳＧの数を減らして１本の選択ゲートで動作をさせることが出来る。そのため、小型化された記憶装置の提供が可能となる。
【００４５】
グローバルワード線ＧＷＬは、図３に示したように、ｘ方向においてグローバルビット線ＧＢＬの左右に、言い換えるとグローバルビット線ＧＢＬを挟むように設けることが出来る。この場合、ワード線ＬＷＬ及びグローバルワード線ＧＷＬの配置が容易になるため、さらに小型化された記憶装置の提供が可能となる。
【００４６】
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４７】
１０        基板
２０        抵抗変化層
１００      記憶装置
１０１        メモリセルアレイ
１０２        ワード線ドライバ回路
１０３        ローデコーダ回路
１０４        センスアンプ回路
１０５        カラムデコーダ回路
１０６        制御回路
ＧＷＬ        グローバルワード線
ＧＢＬ        グローバルビット線
ＬＢＬ        ビット線
ＬＣＬ        ワード線接続線
ＬＷＬ        ワード線
ＭＣ          メモリセル
ＳＴ          選択トランジスタ
【図１】
2020047834.tif 000003
【図２】
2020047834.tif 000004
【図３】
2020047834.tif 000005
【図４】
2020047834.tif 000006