(57)【要約】      （修正有）【課題】最大印加電圧の緩和された半導体装置を提供する。【解決手段】半導体装置１００は、Ｗｅｌｌスイッチ６０（第１のＷｅｌｌスイッチ部６１、第２のＷｅｌｌスイッチ部６２）と、Ｉｎｐｕｔスイッチ６４と、ＮＯＴ部６６と、Ｏｕｔｐｕｔスイッチ６７と、マルチプレクサ６８と、を備える。Ｗｅｌｌスイッチ６０は、選択信号ＳＥＬ１及びＳＥＬ２を用いて、電圧ＶＨ１及びＶＬ１と、ＶＨ２及びＶＬ２と、のいずれか一方を選択する。Ｉｎｐｕｔスイッチ６４は、選択信号供給線６４ｃから供給される選択信号ＳＥＬ３を用いて、第１の入力信号供給線６４ａから供給される入力信号ＩＮＨと、入力信号供給線６４ｂから供給される入力信号ＩＮＬと、から、Ｉｎｐｕｔスイッチ用スイッチ６４ｄにより、入力信号ＩＮＨ又はＩＮＬを選択する。Ｏｕｔｐｕｔスイッチ６７は、選択信号供給線６７ａと、Ｏｕｔｐｕｔスイッチ用スイッチ６７ｂと、を有する。【選択図】図７
2020047334.tif 000002
【特許請求の範囲】
【請求項１】
第１の選択信号及び第２の選択信号を用いて、第１の電圧と、前記第１の電圧より低い第２の電圧と、前記第１の電圧より低い第３の電圧と、前記第３の電圧より低い第４の電圧と、から、前記第１の電圧及び前記第３の電圧と、前記第２の電圧及び前記第４の電圧と、のいずれか一方を選択する第１のスイッチと、
前記第１の電圧又は前記第３の電圧のいずれかである第１の入力信号と、前記第２の電圧又は前記第４の電圧のいずれかである第２の入力信号と、から、前記第１の入力信号と、前記第２の入力信号と、のいずれか一方を選択する第２のスイッチと、
前記第１のスイッチにより前記第１の電圧及び前記第３の電圧が選択され前記第２のスイッチにより前記第１の電圧である第１入力信号が選択された場合には前記第１の電圧を出力し、前記第１のスイッチにより前記第１の電圧及び前記第３の電圧が選択され前記第２のスイッチにより前記第３の電圧である第１入力信号が選択された場合には、前記第３の電圧を出力し、前記第１のスイッチにより前記第２の電圧及び前記第４の電圧が選択され、前記第２のスイッチにより前記第２の電圧である第２入力信号が選択された場合には、前記第４の電圧を出力し、前記第１のスイッチにより前記第２の電圧及び前記第４の電圧が選択され、前記第２のスイッチにより前記第４の電圧である第２入力信号が選択された場合には、前記第２の電圧を出力する第３のスイッチと、
前記第１のスイッチ、前記第２のスイッチ及び前記第３のスイッチを制御する制御回路と、
を備える半導体装置。
【請求項２】
前記第２の電圧より前記第３の電圧が高い請求項１記載の半導体装置。
【請求項３】
前記第１の選択信号は前記第１の電圧又は前記第３の電圧と等しく、前記第２の選択信号は前記第２の電圧又は前記第４の電圧と等しい請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第３のスイッチは、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタが直列に接続された構成を有する請求項１乃至請求項３いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
メモリセルアレイとして可変抵抗素子を用いるクロスポイント型メモリ装置は、従来に比べて容易に大容量の記憶装置を実現できるものとして注目されている。
【０００３】
クロスポイント型メモリ装置においては、ビット線及びワード線と呼ばれる配線が多数交差配列されており、ビット線とワード線の交点にメモリセルが形成される。１つのメモリセルの書き込みは、そのセルに接続されたビット線とワード線に電圧もしくは電流を印加することで行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１７−０５５０８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態の目的は、最大印加電圧の緩和された半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１の選択信号及び第２の選択信号を用いて、第１の電圧と、第１の電圧より低い第２の電圧と、第１の電圧より低い第３の電圧と、第３の電圧より低い第４の電圧と、から、第１の電圧及び第３の電圧と、第２の電圧及び第４の電圧と、のいずれか一方を選択する第１のスイッチと、第１の電圧又は第３の電圧のいずれかである第１の入力信号と、第２の電圧又は第４の電圧のいずれかである第２の入力信号と、から、第１の入力信号と、第２の入力信号と、のいずれか一方を選択する第２のスイッチと、第１のスイッチにより第１の電圧及び第３の電圧が選択され第２のスイッチにより第１の電圧である第１入力信号が選択された場合には第１の電圧を出力し、第１のスイッチにより第１の電圧及び第３の電圧が選択され第２のスイッチにより第３の電圧である第１入力信号が選択された場合には、第３の電圧を出力し、第１のスイッチにより第２の電圧及び第４の電圧が選択され、第２のスイッチにより第２の電圧である第２入力信号が選択された場合には、第４の電圧を出力し、第１のスイッチにより第２の電圧及び第４の電圧が選択され、第２のスイッチにより第４の電圧である第２入力信号が選択された場合には、第２の電圧を出力する第３のスイッチと、第１のスイッチ、第２のスイッチ及び第３のスイッチを制御する制御回路と、を備える。
【図面の簡単な説明】
【０００７】
【図１】実施形態のメモリシステムの構成を示す模式図である。
【図２】実施形態のメモリチップの構成を示す模式図である。
【図３】実施形態のメモリセルアレイの模式断面図である。
【図４】実施形態のメモリセルアレイの模式斜視図である。
【図５】実施形態のメモリセルの模式断面図である。
【図６】実施形態のメモリセルの要部における回路図である。
【図７】実施形態の一態様の半導体装置の回路図である。
【図８】実施形態の一態様の半導体装置の回路図の動作の一例である。
【図９】実施形態の一態様の半導体装置の回路図の動作の一例である。
【図１０】実施形態の一態様の半導体装置の回路図の動作の一例である。
【図１１】実施形態の一態様の半導体装置の回路図の動作の一例である。
【図１２】実施形態の他の態様の半導体装置の回路図である。
【図１３】実施形態の半導体装置に使用される各スイッチの回路図である。
【図１４】実施形態の比較形態となる半導体装置の回路図である。
【図１５】実施形態の半導体装置（電源回路）の適用例を示す模式図である。
【発明を実施するための形態】
【０００８】
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
【０００９】
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【００１０】
（実施形態）
実施形態の半導体装置は、第１の選択信号及び第２の選択信号を用いて、第１の電圧と、第１の電圧より低い第２の電圧と、第１の電圧より低い第３の電圧と、第３の電圧より低い第４の電圧と、から、第１の電圧及び第３の電圧と、第２の電圧及び第４の電圧と、のいずれか一方を選択する第１のスイッチと、第１の電圧又は第３の電圧のいずれかである第１の入力信号と、第２の電圧又は第４の電圧のいずれかである第２の入力信号と、から、第１の入力信号と、第２の入力信号と、のいずれか一方を選択する第２のスイッチと、第１のスイッチにより第１の電圧及び第３の電圧が選択され第２のスイッチにより第１の電圧である第１入力信号が選択された場合には第１の電圧を出力し、第１のスイッチにより第１の電圧及び第３の電圧が選択され第２のスイッチにより第３の電圧である第１入力信号が選択された場合には、第３の電圧を出力し、第１のスイッチにより第２の電圧及び第４の電圧が選択され、第２のスイッチにより第２の電圧である第２入力信号が選択された場合には、第４の電圧を出力し、第１のスイッチにより第２の電圧及び第４の電圧が選択され、第２のスイッチにより第４の電圧である第２入力信号が選択された場合には、第２の電圧を出力する第３のスイッチと、第１のスイッチ、第２のスイッチ及び第３のスイッチを制御する制御回路と、を備える。
【００１１】
図１は、実施形態のメモリシステム２００の構成を示す模式図である。メモリシステム２００は、ホスト３００と通信可能に接続され、ホスト３００に対して外部記憶媒体として機能する。ホスト３００は、例えば、サーバ、パーソナルコンピュータ、又はモバイル型の情報処理装置などが該当する。
【００１２】
メモリシステム２００は、メモリチップ１５０及びメモリコントローラ２１０を有する。メモリコントローラ２１０は、ホスト３００からの要求に応じて、又は、自律的に、メモリチップ１５０の制御を行う。
【００１３】
メモリコントローラ２１０は、制御部２１１、ホストＩ／Ｆ（インターフェース）２１２、メモリＩ／Ｆ（インターフェース）２１３、ＥＣＣ（誤り訂正回路）２１４、バッファメモリ２１５、及びバス２１６を有する。制御部２１１、ホストＩ／Ｆ２１２、メモリＩ／Ｆ２１３、ＥＣＣ２１４、バッファメモリ２１５は、バス２１６を介して互いに通信可能に接続されている。制御部２１１は、例えばＣＰＵ（中央処理演算ユニット）であり、メモリコントローラ２１０における各部を統括的に制御する。ホストＩ／Ｆ２１２は、ホスト３００との通信を媒介する。メモリＩ／Ｆ２１３は、メモリチップ１５０とのデータ・指示の受け渡しを媒介する。ＥＣＣ２１４は、メモリチップ１５０から読み出されたデータの誤り訂正処理を行う。バッファメモリ２１５は、メモリチップ１５０との間で受け渡されるデータ・指示をバッファリングする。また、バッファメモリ２１５は、制御部２１１によるワークエリアとして使用される。
【００１４】
図２は、実施形態のメモリチップ１５０の構成を示す模式図である。
【００１５】
メモリチップ１５０は、メモリセルアレイ１、Ｒｏｗ系回路２，Ｃｏｌｕｍｎ系回路３，アドレスレシーバー４、アドレスレジスタ５、電源生成回路６、電源ドライブ回路７、制御回路８３、データ入力回路８１、及びデータ出力回路８２を有する。
【００１６】
図３は、実施形態のメモリセルアレイ１の模式断面図である。図４は実施形態のメモリセルアレイ１の模式斜視図である。
【００１７】
メモリセルアレイ１は、抵抗変化型のメモリセルＭＣを有する、クロスポイント型メモリ装置である。メモリセルアレイ１は、例えば、図示しないシリコン基板上に、図示しない層間絶縁膜を介して配置されている。
【００１８】
ワード線ＷＬ及びビット線ＢＬは、例えばタングステンを用いて形成されている。ワード線ＷＬとビット線ＢＬは、上下方向（Ｚ方向）に所定間隔で交互に配置されている。ワード線ＷＬは、例えばＸ方向に延びる。各ワード線ＷＬはＹ方向に所定間隔で配置されている。ビット線ＢＬは、例えばＹ方向に延びる。各ビット線ＢＬは、Ｘ方向に所定間隔で配置されている。図４に示されるように、ワード線ＷＬとビット線ＢＬは、互いに交差する方向に配置されている。
【００１９】
Ｚ方向において隣接するワード線ＷＬとビット線ＢＬの各交差位置には、メモリセルＭＣが配置されている。図３は、図３中央のビット線ＢＬと、その上下に３本ずつ設けられているワード線ＷＬの間に、３個のメモリセルＭＣが配置されている例を示している。
【００２０】
なお、メモリセルＭＣの層数、ワード線ＷＬの本数、ビット線ＢＬの本数は、上述のものに限定されない。
【００２１】
図５は、実施形態のメモリセルＭＣの模式断面図である。メモリセルＭＣは、例えばＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ  Ｂｒｉｄｇｉｎｇ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と呼ばれる、不揮発性の抵抗変化型メモリセルである。図５（ａ）は、ビット線ＢＬとビット線ＢＬの下に配置されたワード線ＷＬの間に配置されるメモリセルＭＣの断面構造を示した模式断面図である。図５（ｂ）は、ビット線ＢＬとビット線ＢＬの上に配置されたワード線ＷＬの間に配置されるメモリセルＭＣの断面構造を示した模式断面図である。
【００２２】
図５（ａ）のメモリセルＭＣは、ビット線ＢＬとワード線ＷＬの間に、ビット線ＢＬ側から順に、ビット線コンタクトメタル層１１と、バリアメタル層１２と、イオンソース電極１３と、イオン拡散層１４と、対向電極１５と、バリアメタル層１６と、を積層した構造を有する。
【００２３】
図５（ｂ）のメモリセルＭＣは、ビット線ＢＬとワード線ＷＬの間に、ワード線ＷＬ側から順に、ワード線コンタクトメタル層１７と、バリアメタル層１６と、対向電極１５と、イオン拡散層１４と、イオンソース電極１３と、バリアメタル層１２と、を積層した構造を有する。
【００２４】
イオンソース電極１３は、例えば、Ｃｕ（銅）、Ａｇ（銀）、Ａｌ（アルミニウム）、Ｃｏ（コバルト）又はＮｉ（ニッケル）等の金属元素を含む。
【００２５】
イオン拡散層１４は、イオンソース電極１３におけるイオン化した金属元素が電界拡散可能な構造を有する。イオン拡散層１４は、例えば、非結晶シリコン、シリコン酸化膜、シリコン窒化膜又は遷移金属酸化物を含む。
【００２６】
メモリセルＭＣの初期状態においては、イオンソース電極１３からイオン拡散層１４に金属イオンが移動していないため、イオンソース電極１３と対向電極１５の間は高抵抗状態（ＯＦＦ）である。
【００２７】
次に、イオンソース電極１３と対向電極１５の間に、比較的高い電圧であるセット電圧（書き込み電圧）を印加する。すなわち、イオンソース電極１３に正の電圧、対向電極１５に負の電圧を印加する。このとき、イオンソース電極１３からイオン拡散層１４に金属イオンが移動する。これにより、イオンソース電極１３と対向電極１５の間が低抵抗化した低抵抗状態（ＯＮ）となる。
【００２８】
一方、セット電圧とは逆方向の比較的高い電圧（リセット電圧）を印加すると、金属イオンが逆方向に移動し、元の高抵抗状態（ＯＦＦ）に戻る。
【００２９】
さらに、上述の低抵抗状態において、セット電圧とは逆方向の比較的低い電圧を印加すると、金属イオンがイオンソース電極１３の方向に移動して高抵抗状態（ＯＦＦ）となる。ここでセット方向と同じ方向に電圧を印加すると、金属イオンが対向電極１５の方向に移動して低抵抗状態（ＯＮ）に戻る。
【００３０】
このように、メモリセルＭＣは、整流特性を有するスイッチング素子として機能する。さらに、対向電極１５にｎ型半導体を用いた場合、セット方向とは逆に電圧を印加した状態において、対向電極１５のイオン拡散層１４に接する部分が空乏化する。このため、強い整流特性が得られる。
【００３１】
図６は、実施形態のメモリセルの要部における回路図である。
【００３２】
ワード線ＷＬはＲｏｗ系回路２に接続され、ビット線ＢＬはＣｏｌｕｍｎ系回路３に接続されている。そして、メモリセルＭＣは、ワード線ＷＬとビット線ＢＬの交差部にそれぞれ配置される。
【００３３】
図７は、実施形態の一態様の半導体装置１００の回路図である。
【００３４】
半導体装置１００は、例えば、図２におけるカラムデコーダー３１およびビットラインセレクタ３３に対応しており、図７では、半導体装置１００を用いてビット線ＢＬに電圧を供給する例を示している。
【００３５】
半導体装置１００は、Ｗｅｌｌスイッチ（第１のスイッチ）６０と、動作回路９５と、を有する。動作回路９５は、Ｉｎｐｕｔスイッチ（第２のスイッチ）６４と、ＮＯＴ部６６と、Ｏｕｔｐｕｔスイッチ（第３のスイッチ）６７と、マルチプレクサ（第４のスイッチ）６８と、を備える。
【００３６】
Ｗｅｌｌスイッチ６０は、第１のＷｅｌｌスイッチ部６１と、第２のＷｅｌｌスイッチ部６２と、を有する。第１のＷｅｌｌスイッチ部６１は、第１の電圧供給線６１ａと、第２の電圧供給線６１ｂと、第１の選択信号供給線６１ｃと、第１のＷｅｌｌスイッチ用スイッチ６１ｄと、を有する。第２のＷｅｌｌスイッチ部６２は、第３の電圧供給線６２ａと、第４の電圧供給線６２ｂと、第２の選択信号供給線６２ｃと、第２のＷｅｌｌスイッチ用スイッチ６２ｄと、を有する。
【００３７】
Ｗｅｌｌスイッチ６０は、第１の選択信号（ＳＥＬ１）及び第２の選択信号（ＳＥＬ２）を用いて、第１の電圧及び第３の電圧と、第２の電圧及び第４の電圧と、のいずれか一方を選択する。なお、第２の電圧は第１の電圧より低く、第４の電圧は第３の電圧より低い。一例として、第１のＷｅｌｌスイッチ部６１及び第２のＷｅｌｌスイッチ部６２は、次のような動作をする。
【００３８】
第１のＷｅｌｌスイッチ部（ＳＷ１）６１は、第１の選択信号供給線６１ｃから供給される第１の選択信号（ＳＥＬ１）を用いて、第１の電圧供給線６１ａから供給される第１の電圧（ＶＨ１）と、第２の電圧供給線６１ｂから供給される第２の電圧（ＶＨ２）と、から、第１のＷｅｌｌスイッチ用スイッチ６１ｄにより、第１の電圧（ＶＨ１）又は第２の電圧（ＶＨ２）を選択する。第１の選択信号（ＳＥＬ１）は、第１のＷｅｌｌスイッチ用スイッチ６１ｄの制御に用いられる。
【００３９】
第２のＷｅｌｌスイッチ部（ＳＷ２）６２は、第２の選択信号供給線６２ｃから供給される第２の選択信号（ＳＥＬ２）を用いて、第３の電圧供給線６２ａから供給される第３の電圧（ＶＬ１）と、第４の電圧供給線６２ｂから供給される第４の電圧（ＶＬ２）と、から、第２のＷｅｌｌスイッチ用スイッチ６２ｄにより、第３の電圧（ＶＬ１）又は第４の電圧（ＶＬ２）を選択する。第２の選択信号（ＳＥＬ２）は、第２のＷｅｌｌスイッチ用スイッチ６２ｄの制御に用いられる。
【００４０】
Ｗｅｌｌスイッチ６０は、いわば、動作回路９５を動作させるための電源を供給するためのスイッチである。
【００４１】
Ｉｎｐｕｔスイッチ６４は、第１の入力信号供給線６４ａと、第２の入力信号供給線６４ｂと、第３の選択信号供給線６４ｃと、Ｉｎｐｕｔスイッチ用スイッチ６４ｄと、有する。
【００４２】
Ｉｎｐｕｔスイッチ６４は、第３の選択信号供給線６４ｃから供給される第３の選択信号（ＳＥＬ３）を用いて、第１の入力信号供給線６４ａから供給される第１の入力信号（ＩＮＨ）と、第２の入力信号供給線６４ｂから供給される第２の入力信号（ＩＮＬ）と、から、Ｉｎｐｕｔスイッチ用スイッチ（ＳＷ３）６４ｄにより、第１の入力信号（ＩＮＨ）又は第２の入力信号（ＩＮＬ）を選択する。第３の選択信号は、Ｉｎｐｕｔスイッチ用スイッチ６４ｄの制御に用いられる。
【００４３】
第１の入力信号（ＩＮＨ）は、例えば、第１の電圧又は第３の電圧であることが、電源ドメインの分離が不要となり、回路構成が単純化されるため好ましい。また、第２の入力信号（ＩＮＬ）は、例えば、第２の電圧又は第４の電圧であることが、電源ドメインの分離が不要となり、回路構成が単純化されるため好ましい。ただし、第１の入力信号（ＩＮＨ）及び第２の入力信号（ＩＮＬ）は、これに限定されるものではない。
【００４４】
ＮＯＴ部６６は、第１のＮＯＴ部配線６６ａと、ＩＮＶ回路６６ｂと、第２のＮＯＴ部配線６６ｃと、を有する。
【００４５】
第１のＮＯＴ部配線６６ａ及び第２のＮＯＴ部配線６６ｃは、Ｉｎｐｕｔスイッチ用スイッチ６４ｄに接続されている。これにより、第１の入力信号（ＩＮＨ）又は第２の入力信号（ＩＮＬ）が、第１のＮＯＴ部配線６６ａ及び第２のＮＯＴ部配線６６ｃに供給される。第１のＮＯＴ部配線６６ａにはＩＮＶ回路６６ｂが接続されているため、第１の入力信号（ＩＮＨ）又は第２の入力信号（ＩＮＬ）が有する論理値が逆転されて、図７の「ＩＮＮ」で示した箇所に出力される。一方、第２のＮＯＴ部配線６６ｃにはＩＮＶ回路が接続されていないため、第１の入力信号又は第２の入力信号が有する論理値がそのまま図７の「ＩＮＰ」で示した箇所に出力される。
【００４６】
Ｏｕｔｐｕｔスイッチ６７は、第４の選択信号供給線６７ａと、Ｏｕｔｐｕｔスイッチ用スイッチ（ＳＷ４）６７ｂと、を有する。
【００４７】
第４の選択信号供給線６７ａは、第３の選択信号（ＳＥＬ３）を供給する。そして、第３の選択信号を用いて、Ｏｕｔｐｕｔスイッチ用スイッチ６７ｂにより、「ＩＮＮ」に出力される信号と「ＩＮＰ」に出力される信号のいずれか一方が選択される。
【００４８】
マルチプレクサ６８は、例えば論理値において「１」の信号が供給された場合には図７紙面で下側に記載されたＢＬＤＲＶ線６８ｂを選択し、論理値において「０」の信号が供給された場合には図７紙面で上側に記載されたＢＬＤＲＶＵ線６８ａを選択する、という役割を有するスイッチである。マルチプレクサ６８により適宜選択された、ＢＬＤＲＶＵ線６８ａ又はＢＬＤＲＶ線６８ｂに供給される信号が、ビット線ＢＬに供給されることになる。
【００４９】
図８乃至図１１は、実施形態の一態様の半導体装置１００の動作の一例である。
【００５０】
図８を用いて説明をする。第１の選択信号（ＳＥＬ１）は、＋６Ｖ又は−２Ｖである。図８では、第１の選択信号（ＳＥＬ１）として＋６Ｖを選択している。そのため、第１の選択信号供給線６１ｃによって＋６Ｖが供給される。
【００５１】
第１の選択信号供給線６１ｃによって供給された＋６Ｖの信号により、ＶＨ１（第１の電圧、＋６Ｖ）とＶＨ２（第２の電圧、＋２Ｖ）から、第１のＷｅｌｌスイッチ用スイッチ６１ｄはＶＨ２（第２の電圧、＋２Ｖ）を選択する。これにより、動作回路９５の一方の動作電圧（ＶＨ３）として＋２Ｖが供給される。
【００５２】
第１の選択信号（ＳＥＬ１）は、第１の電圧又は第３の電圧と等しいことが、回路構成の簡単化のため好ましい。
【００５３】
第２の選択信号（ＳＥＬ２）は、＋２Ｖ又は−６Ｖである。図８では、第２の選択信号（ＳＥＬ２）として＋２Ｖを選択している。第２の選択信号供給線６２ｃによって＋２Ｖの信号が供給される。
【００５４】
第２の選択信号供給線６２ｃによって供給された＋２Ｖの信号により、ＶＬ１（第３の電圧、−２Ｖ）とＶＬ２（第４の電圧、−６Ｖ）から、第２のＷｅｌｌスイッチ用スイッチ６２ｄはＶＬ２（第４の電圧、−６Ｖ）を選択する。これにより、動作回路９５の一方の動作電圧（ＶＬ３）として−６Ｖが供給される。
【００５５】
第２の選択信号（ＳＥＬ２）は、第２の電圧又は第４の電圧と等しいことが、回路構成の簡単化のため好ましい。
【００５６】
第１の入力信号供給線６４ａは、第１の入力信号（ＩＮＨ）として、第１の電圧（＋６Ｖ）又は第３の電圧（−２Ｖ）を供給する。第２の入力信号供給線６４ｂは、第２の入力信号（ＩＮＬ）として、第２の電圧（＋２Ｖ）又は第４の電圧（−６Ｖ）を供給する。図８では、第２の入力信号（ＩＮＬ）として第２の電圧（＋２Ｖ）が供給される。
【００５７】
第３の選択信号供給線６４ｃにより供給される第３の選択信号（ＳＥＬ３）は、第１の電圧（＋６Ｖ）又は第３の電圧（−２Ｖ）、及び第２の電圧（＋２Ｖ）又は第４の電圧（−６Ｖ）である。図８では、第３の選択信号（ＳＥＬ３）として、第３の電圧（−２Ｖ）及び第２の電圧（＋２Ｖ）が供給される。これにより、Ｉｎｐｕｔスイッチ用スイッチ６４ｄは第２の入力信号（ＩＮＬ）を選択する。
【００５８】
ＮＯＴ部６６の、第１のＮＯＴ部配線６６ａ及びＩＮＶ回路６６ｂを通過した、第２の入力信号（ＩＮＬ）である第２の電圧（＋２Ｖ）は、第４の電圧（−６Ｖ）となり、図８の「ＩＮＮ」の箇所に供給される。一方、第２のＮＯＴ部配線６６ｃを通過した、第２の入力信号（ＩＮＬ）である第２の電圧（＋２Ｖ）は、そのまま第２の電圧（＋２Ｖ）として、図８の「ＩＮＰ」の箇所に出力される。
【００５９】
Ｏｕｔｐｕｔスイッチ６７の第４の選択信号供給線６７ａは、第３の選択信号（ＳＥＬ３）である、第３の電圧（−２Ｖ）及び第２の電圧（＋２Ｖ）を供給する。これにより、Ｏｕｔｐｕｔ用スイッチ（ＳＷ４）６７ｂは、「ＩＮＰ」を選択する。「ＩＮＰ」に供給された第２の電圧（＋２Ｖ）は、マルチプレクサ６８に供給される。
【００６０】
マルチプレクサ６８のＢＬＤＲＶＵ線６８ａには、例えば第２の電圧（＋２Ｖ）が供給されている。一方、ＢＬＤＲＶ線６８ｂには、例えば第４の電圧（−６Ｖ）が供給されている。
【００６１】
マルチプレクサ用スイッチ６８ｃは、「論理値が１の場合は、図８の紙面で下側」「論理値が０の場合は、図８の紙面で上側」をそれぞれ選択するスイッチである。図８では、ＩＮＰに供給される「＋２Ｖ」の信号（第２の電圧）が「論理値が１の信号」、ＩＮＮに供給される「−６Ｖ」の信号（第４の電圧）が「論理値が０の信号」と理解される。よって、図８では、論理値が１の場合と理解されるため、ＢＬＤＲＶ線６８ｂに供給される第４の電圧（−６Ｖ）が、ビット線ＢＬに供給され、メモリセルＭＣの動作に用いられる。
【００６２】
次に、図９を用いて説明をする。図８の場合と異なり、第２の入力信号（ＩＮＬ）として、第４の電圧（−６Ｖ）が用いられている。このため、第１のＮＯＴ部配線６６ａ及びＩＮＶ回路６６ｂを通過した、第２の入力信号（ＩＮＬ）である第４の電圧（−６Ｖ）は、第２の電圧（＋２Ｖ）となり、図９の「ＩＮＮ」の箇所に供給される。一方、第２のＮＯＴ部配線６６ｃを通過した、第２の入力信号（ＩＮＬ）である第４の電圧（−６Ｖ）は、そのまま第４の電圧（−６Ｖ）として、図９の「ＩＮＰ」の箇所に出力される。そのため、マルチプレクサ６８には、第４の電圧（−６Ｖ）が供給される。第４の電圧（−６Ｖ）は「論理値が０の信号」と理解されるため、ＢＬＤＲＶＵ線６８ａに供給される第２の電圧（＋２Ｖ）がビット線ＢＬに供給され、メモリセルＭＣの動作に用いられる。
【００６３】
図１０を用いて説明をする。図１０では、第１の選択信号（ＳＥＬ１）として−２Ｖを選択している。そのため、第１の選択信号供給線６１ｃによって−２Ｖが供給される。
【００６４】
第１の選択信号供給線６１ｃによって供給された−２Ｖの信号により、ＶＨ１（第１の電圧、＋６Ｖ）とＶＨ２（第２の電圧、＋２Ｖ）から、第１のＷｅｌｌスイッチ用スイッチ６１ｄはＶＨ１（第１の電圧、＋６Ｖ）を選択する。これにより、動作回路９５の一方の動作電圧（ＶＨ３）として＋６Ｖが供給される。
【００６５】
また、図１０では、第２の選択信号（ＳＥＬ２）として−６Ｖを選択している。第２の選択信号供給線６２ｃによって−６Ｖの信号が供給される。
【００６６】
第２の選択信号供給線６２ｃによって供給された−６Ｖの信号により、ＶＬ１（第３の電圧、−２Ｖ）とＶＬ２（第４の電圧、−６Ｖ）から、第２のＷｅｌｌスイッチ用スイッチ６２ｄはＶＬ１（第３の電圧、−２Ｖ）を選択する。これにより、動作回路９５の一方の動作電圧（ＶＬ３）として−２Ｖが供給される。
【００６７】
第１の入力信号（ＩＮＨ）として＋６Ｖが供給される。また、第３の選択信号（ＳＥＬ３）として、第１の電圧（＋６Ｖ）及び第４の電圧（−６Ｖ）が供給される。これにより、Ｉｎｐｕｔスイッチ用スイッチ６４ｄは第１の入力信号（ＩＮＨ）を選択する。
【００６８】
ＮＯＴ部６６の、第１のＮＯＴ部配線６６ａ及びＩＮＶ回路６６ｂを通過した、第１の入力信号（ＩＮＨ）である第１の電圧（＋６Ｖ）は、第３の電圧（−２Ｖ）となり、図１０の「ＩＮＮ」の箇所に供給される。一方、第２のＮＯＴ部配線６６ｃを通過した、第１の入力信号（ＩＮＨ）である第１の電圧（＋６Ｖ）は、そのまま第１の電圧（＋６Ｖ）として、図１０の「ＩＮＰ」の箇所に出力される。
【００６９】
Ｏｕｔｐｕｔスイッチ６７の第４の選択信号供給線６７ａは、第３の選択信号（ＳＥＬ３）である、第１の電圧（＋６Ｖ）及び第４の電圧（−６Ｖ）を供給する。これにより、Ｏｕｔｐｕｔ用スイッチ（ＳＷ４）６７ｂは、「ＩＮＮ」を選択する。「ＩＮＮ」に供給された第３の電圧（−２Ｖ）は、マルチプレクサ６８に供給される。
【００７０】
マルチプレクサ６８のＢＬＤＲＶＵ線６８ａには、例えば第１の電圧（＋６Ｖ）が供給されている。一方、ＢＬＤＲＶ線６８ｂには、例えば第３の電圧（−２Ｖ）が供給されている。
【００７１】
図１０では、ＩＮＰに供給される「＋６Ｖ」の信号（第１の電圧）が「論理値が０の信号」、ＩＮＮに供給される「−２Ｖ」の信号（第３の電圧）が「論理値が１の信号」と理解される。よって、図１０では、論理値が１の場合と理解されるため、ＢＬＤＲＶＵ線６８ａに供給される第１の電圧（＋６Ｖ）が、ビット線ＢＬに供給され、メモリセルＭＣの動作に用いられる。
【００７２】
次に、図１１を用いて説明をする。図１０の場合と異なり、第１の入力信号（ＩＮＨ）として、第３の電圧（−２Ｖ）が用いられている。このため、第１のＮＯＴ部配線６６ａ及びＩＮＶ回路６６ｂを通過した、第１の入力信号（ＩＮＨ）である第３の電圧（−２Ｖ）は、第１の電圧（＋６Ｖ）となり、図１１の「ＩＮＮ」の箇所に供給される。一方、第２のＮＯＴ部配線６６ｃを通過した、第１の入力信号（ＩＮＨ）である第３の電圧（−２Ｖ）は、そのまま第３の電圧（−２Ｖ）として、図１１の「ＩＮＰ」の箇所に出力される。そのため、マルチプレクサ６８には、第１の電圧（＋６Ｖ）が供給される。第１の電圧（＋６Ｖ）は「論理値が０の信号」と理解されるため、ＢＬＤＲＶ線６８ｂに供給される第３の電圧（−２Ｖ）がビット線ＢＬに供給され、メモリセルＭＣの動作に用いられる。
【００７３】
図１２は、実施形態の他の態様の半導体装置１１０の回路図である。半導体装置１１０は、ビット線ＢＬが複数存在する場合を想定したものである。
【００７４】
図１３は、実施形態の半導体装置に使用される各スイッチの回路図である。
【００７５】
半導体装置１１０は、Ｗｅｌｌスイッチ（第１のスイッチ）７０と、Ｉｎｐｕｔスイッチ（第２のスイッチ）７４と、デコーダ部７６と、Ｏｕｔｐｕｔスイッチ（第３のスイッチ）７７と、マルチプレクサ（第４のスイッチ）７８と、を備える。
【００７６】
Ｗｅｌｌスイッチ７０は、第１の選択信号（ＳＥＬ１）及び第２の選択信号（ＳＥＬ２）を用いて、第１の電圧（＋６Ｖ）と、第２の電圧（＋２Ｖ）と、第３の電圧（−２Ｖ）と、第４の電圧（−６Ｖ）と、から、第１の電圧（＋６Ｖ）及び第３の電圧（−２Ｖ）と、第２の電圧（＋２Ｖ）及び第４の電圧（−６Ｖ）と、のいずれか一方を選択し、動作回路９５に供給する。そして、第１の選択信号（ＳＥＬ１）は、例えば第１の電圧（＋６Ｖ）又は第３の電圧（−２Ｖ）と等しく、第２の選択信号（ＳＥＬ２）は、例えば第２の電圧（＋２Ｖ）又は第４の電圧（−６Ｖ）と等しい。
【００７７】
図１３（ａ）に示した、第１のＷｅｌｌスイッチ部７１と第２のＷｅｌｌスイッチ部７２の回路図では、第１の選択信号（図１３（ａ）のＦｏｒｗａｒｄ／Ｒｅｖｅｒｓｅ）を第１のＷｅｌｌスイッチ部７１に供給し、第１の電圧（＋６Ｖ）と第２の電圧（＋２Ｖ）のいずれか一方を選択する。そして、第２の選択信号（図１３（ａ）のＦｏｒｗａｒｄ／Ｒｅｖｅｒｓｅ）を第２のＷｅｌｌスイッチ部７２に供給し、第３の電圧（−２Ｖ）と第４の電圧（−６Ｖ）のいずれか一方を選択する。なお、図１３（ａ）の第１のＷｅｌｌスイッチ部７１と第２のＷｅｌｌスイッチ部７２は、図８ないし図１１において示した半導体装置１００においても、好ましく用いることができる。
【００７８】
Ｉｎｐｕｔスイッチ７４は、第１の入力信号供給線７４ａから供給される第１の入力信号（ＩＮ＿Ｈ）と、第２の入力信号供給線７４ｂから供給される第２の入力信号（ＩＮ＿Ｌ）と、から、第１の入力信号と、第２の入力信号と、のいずれか一方を選択する。そして、第１の入力信号（ＩＮ＿Ｈ）は第１の電圧又は第３の電圧であり、第２の入力信号（ＩＮ＿Ｌ）は第２の電圧又は第４の電圧である。
【００７９】
Ｉｎｐｕｔスイッチ７４は、例えば、図１３（ｂ）に示した回路図により実現可能である。なお、図１３（ｂ）のＩｎｐｕｔスイッチ７４は、図８ないし図１１において示した半導体装置１００においても、好ましく用いることができる。
【００８０】
デコーダ部７６は、デコーダ７６ａと、ＩＮＶ部７６ｂと、を有する。図１２記載のデコーダ７６は一入力二出力の汎用的なデコーダである。Ｉｎｐｕｔスイッチから第１の電圧（＋６Ｖ）がデコーダ７６ａに入力された場合、デコーダ７６ａは、第１の電圧（＋６Ｖ）と第３の電圧（−２Ｖ）を出力する。一方、Ｉｎｐｕｔスイッチから第３の電圧（−２Ｖ）がデコーダ７６ａに入力された場合は、第３の電圧（−２Ｖ）と第１の電圧（＋６Ｖ）が出力される。
【００８１】
デコーダ７６ａから出力された電圧はＩＮＶ部７６ｂを経由してＯｕｔｐｕｔスイッチ７７に入力される。図１３（ｃ）にＯｕｔｐｕｔスイッチ７７の回路図を示す。
【００８２】
Ｏｕｔｐｕｔスイッチ７７により出力された信号は、マルチプレクサ７８に入力される。マルチプレクサ７８は、例えば図１２に示されるような、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを直列に接続したものである。これにより、ＷＤＲＶ線７９ａ、ＶＵＢ線７９ｂ、ＢＤＲＶ線７９ｃ及びＶＵＸ線７９ｄにより供給される、第１の電圧（＋６Ｖ）、第２の電圧（＋２Ｖ）、第３の電圧（−２Ｖ）及び第４の電圧（−６Ｖ）を、適宜ビット線ＢＬに出力することができる。なお、図１３（ｃ）に示したＯｕｔｐｕｔスイッチ７７は、図８ないし図１１において示した半導体装置１００においても、好ましく用いることができる。
【００８３】
次に、実施形態の半導体装置の作用効果を記載する。
【００８４】
動作によってメモリセルＭＣに加える電圧の方向を変化させるＢｉｐｏｌａｒ型メモリでは、ビット線ＢＬやワード線ＷＬに、広範囲の電圧を加えることができることが好ましい。
【００８５】
また、メモリセルＭＣに加える電圧の方向が変化しないＵｎｉｐｏｌａｒ型メモリであっても、隣接するビット線ＢＬに挟まれたワード線ＷＬ又は隣接するワード線ＷＬに挟まれたビット線ＢＬに対しては、広範囲の電圧を加えることができることが好ましい。
【００８６】
そのため、ビット線ＢＬ又はワード線ＷＬに最も近い部分に設けられているマルチプレクサＭＵＸは、最大印加電圧が高くても対応できるように設計する必要がある。かかる設計の方法として、例えば、複数のトランジスタを直列に接続する、又はゲート長を長くしてソース電極―ドレイン電極間に印加される電圧を緩和する、等の手段が考えられる。しかし、その場合には、トランジスタの個数が増加するため回路面積が大きくなってしまうという問題がある。また、ビット線ＢＬ又はワード線ＷＬに最も近い部分に設けられているマルチプレクサＭＵＸに用いられているトランジスタのボディー―ドレイン間の電圧又はゲート電極―ドレイン電極間については、印加電圧の緩和が難しいという問題がある。
【００８７】
図１４に、実施形態の比較形態となる半導体装置８００の回路図を示す。半導体装置８００は、ＶＤＤＨ（第１の電圧の一例、＋６Ｖ）、ＶＳＳＨ（第３の電圧の一例、−２Ｖ）、ＶＤＤＬ（第２の電圧の一例、＋２Ｖ）、ＶＳＳＬ（第４の電圧の一例、−６Ｖ）を出力するものである。この場合、デコーダとして、ＶＤＤＨ（第１の電圧の一例、＋６Ｖ）及びＶＳＳＨ（第３の電圧の一例、−２Ｖ）用のデコーダ８７６ａと、ＶＤＤＬ（第２の電圧の一例、＋２Ｖ）及びＶＳＳＬ（第４の電圧の一例、−６Ｖ）用のデコーダ８７６ｂをそれぞれ用いている。そのため、専有面積が増加してしまう。また、マルチプレクサＭＵＸとしてトランジスタを合計８個用いている。そのため、さらに専有面積が増加する。また、接続されているトランジスタのボディー―ドレイン電極間やゲート電極―ドレイン電極間に、最大で、第１の電圧（＋６Ｖ）と第４の電圧（−６Ｖ）の差分である１２Ｖが加わるおそれがある。そのため、トランジスタがそのような高い電圧の印加に耐えうるか、という懸念が生じる。
【００８８】
実施形態の半導体装置は、Ｗｅｌｌスイッチを用いて、第１の電圧（＋６Ｖ）及び第３の電圧（−２Ｖ）と、第２の電圧（＋２Ｖ）及び第４の電圧（−６Ｖ）と、のいずれか一方を選択する。
【００８９】
これにより、トランジスタが動作する電圧の領域（ドメイン）を、第１の電圧（＋６Ｖ）及び第３の電圧（−２Ｖ）の間、又は第２の電圧（＋２Ｖ）及び第４の電圧（−６Ｖ）の間に限定することができる。そのため、例えば、電圧の差分が８Ｖとなるため、マルチプレクサＭＵＸを構成するトランジスタに印加される電圧を低くすることができる。
【００９０】
また、トランジスタの数及びデコーダの数を減らすことができるため、回路面積を削減することができる。
【００９１】
実施形態の半導体装置は、半導体装置全体に対してＷｅｌｌスイッチを用いて電圧を切り替えている。そのため、多くのメモリセルに対して一括でセット又はリセットを行う際に、特に適している。
【００９２】
図１５に、実施形態の半導体装置の適用例を示す模式図である。図１５は、電源３００を示している。メモリセルＭＣのセット・リセットに限らず、例えば、ＶＤＤＨとＶＳＳＨの間、もしくはＶＤＤＬとＶＳＳＬの間の電圧（ＶＯＵＴ）を供給するために、実施形態の電源回路は好ましく用いられる。
【００９３】
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９４】
６０  Ｗｅｌｌスイッチ（第１のスイッチ）    ６４  Ｉｎｐｕｔスイッチ（第２のスイッチ）    ６６  ＮＯＴ部    ６７  Ｏｕｔｐｕｔスイッチ（第３のスイッチ）    ６８  マルチプレクサ（第４のスイッチ）    ７０  Ｗｅｌｌスイッチ（第１のスイッチ）    ７４  Ｉｎｐｕｔスイッチ（第２のスイッチ）    ７６  デコーダ部    ７７  Ｏｕｔｐｕｔスイッチ（第３のスイッチ）    ８３  制御回路
【図１】
2020047334.tif 000003
【図２】
2020047334.tif 000004
【図３】
2020047334.tif 000005
【図４】
2020047334.tif 000006
【図５】
2020047334.tif 000007
【図６】
2020047334.tif 000008
【図７】
2020047334.tif 000009
【図８】
2020047334.tif 000010
【図９】
2020047334.tif 000011
【図１０】
2020047334.tif 000012
【図１１】
2020047334.tif 000013
【図１２】
2020047334.tif 000014
【図１３】
2020047334.tif 000015
【図１４】
2020047334.tif 000016
【図１５】
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