(57)【要約】【課題】隣接ワードライン干渉を抑制する。【解決手段】複数のメモリセルにそれぞれ接続された複数のワード線のうち選択ワード線に、データの書き込みが終了するまで、プログラム電圧の電圧値をステップアップしながら印加することで、選択ワード線に接続されたメモリセルにデータの書き込みを行う。この際、選択ワード線に印加するプログラム電圧の値に応じて、複数のワード線のうち、選択ワード線以外の所定のワード線に、異なるパス電圧を印加する。【選択図】図１
2020047346.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
前記複数のメモリセルにそれぞれ接続された複数のワード線と、
前記複数のワード線のうち選択ワード線に、データの書き込みが終了するまで電圧値をステップアップしながらプログラム電圧を印加することで、前記選択ワード線に接続されたメモリセルに前記データの書き込みを行うロウ制御回路と、を備え、
前記ロウ制御回路は、前記データの書き込みにおいて、前記選択ワード線に印加するプログラム電圧の値に応じて、前記複数のワード線のうちの選択ワード線以外の所定のワード線に、異なるパス電圧を印加すること
を特徴とする半導体記憶装置。
【請求項２】
前記ロウ制御回路は、データの書き込みにおいて、
前記選択ワード線に所定電圧値以上のプログラム電圧を印加する際には、前記選択ワード線以外の所定のワード線に第１のパス電圧を印加し、
前記選択ワード線に、所定電圧値未満のプログラム電圧を印加する際には、前記選択ワード線以外の所定のワード線に前記第１のパス電圧よりも高い電圧値の第２のパス電圧を印加すること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ロウ制御回路は、
前記メモリセルに対してデータが理想的に書き込まれた際に形成されるデータ電圧の遷移の直線に、前記第１のパス電圧及び前記第２のパス電圧の印加制御を行って前記メモリセルに書き込むデータのデータ電圧の遷移線を近似させるように、前記第１のパス電圧及び前記第２のパス電圧の印加制御に応じて、前記プログラム電圧のステップアップ幅に相当する電圧値を可変制御すること
を特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記ロウ制御回路は、
前記メモリセルに対してデータが理想的に書き込まれた際に形成されるデータ電圧の遷移の直線に、前記第１のパス電圧及び前記第２のパス電圧の印加制御を行って前記メモリセルに書き込むデータのデータ電圧の遷移線を近似させるように、前記第１のパス電圧及び前記第２のパス電圧の印加制御に応じて、前記プログラム電圧のパルス幅を可変制御すること
を特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記ロウ制御回路は、前記第２のパス電圧の印加制御を行っている間は、前記プログラム電圧のパルス幅を所定時間分狭くし、前記第１のパス電圧の印加制御を行っている間は、前記プログラム電圧のパルス幅を所定時間分広くすること
を特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記ロウ制御回路は、前記選択ワード線に接続されたメモリセルに対して多値のデータの書き込みを行うこと
を特徴とする請求項１から請求項５のうち、いずれか一項に記載の半導体記憶装置。
【請求項７】
複数のメモリセルと、複数の前記メモリセルにそれぞれ接続された複数のワード線とを有する半導体記憶装置に対してデータの書き込みを行うデータ書き込み方法であって、
複数の前記ワード線のうち、データの書き込みを行うメモリセルに接続されたワード線を選択するワード線選択ステップと、
前記ワード線選択ステップで選択された選択ワード線に、データの書き込みが終了するまで、プログラム電圧の電圧値をステップアップしながら印加することで、前記選択ワード線に接続されたメモリセルに前記データの書き込みを行う書き込みステップと、を備え、
前記書き込みステップにおいて、前記選択ワード線に印加するプログラム電圧の値に応じて、前記複数のワード線のうちの選択ワード線以外の所定のワード線に、異なるパス電圧を印加すること
を特徴とするデータ書き込み方法。
【請求項８】
前記書き込みステップは、データの書き込みにおいて、
前記選択ワード線に所定電圧値以上のプログラム電圧を印加する際には、前記選択ワード線以外の所定のワード線に第１のパス電圧を印加する第１の印加制御ステップと、
前記選択ワード線に、所定電圧値未満のプログラム電圧を印加する際には、前記選択ワード線以外の所定のワード線に前記第１のパス電圧よりも高い電圧値の第２のパス電圧を印加する第２の印加制御ステップと、を備えること
を特徴とする請求項７に記載のデータ書き込み方法。
【請求項９】
前記メモリセルに対してデータが理想的に書き込まれた際に形成されるデータ電圧の遷移の直線に、前記第１のパス電圧及び前記第２のパス電圧の印加制御を行って前記メモリセルに書き込むデータのデータ電圧の遷移線を近似させるように、前記第１のパス電圧及び前記第２のパス電圧の印加制御に応じて、前記プログラム電圧のステップアップ幅に相当する電圧値を可変制御する電圧幅可変ステップを有すること
を特徴とする請求項８に記載のデータ書き込み方法。
【請求項１０】
前記メモリセルに対してデータが理想的に書き込まれた際に形成されるデータ電圧の遷移の直線に、前記第１のパス電圧及び前記第２のパス電圧の印加制御を行って前記メモリセルに書き込むデータのデータ電圧の遷移線を近似させるように、前記第１のパス電圧及び前記第２のパス電圧の印加制御に応じて、前記プログラム電圧のパルス幅を可変制御するパルス幅可変ステップを有すること
を特徴とする請求項８に記載のデータ書き込み方法。
【請求項１１】
前記パルス幅可変ステップでは、前記第２のパス電圧の印加制御を行っている間は、前記プログラム電圧のパルス幅を所定時間分狭くし、前記第１のパス電圧の印加制御を行っている間は、前記プログラム電圧のパルス幅を所定時間分広くすること
を特徴とする請求項１０に記載のデータ書き込み方法。
【請求項１２】
前記書き込みステップでは、前記選択ワード線に接続されたメモリセルに対して多値のデータの書き込みを行うこと
を特徴とする請求項７から請求項１１のうち、いずれか一項に記載のデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、半導体記憶装置及びデータ書き込み方法に関する。
【背景技術】
【０００２】
今日において、３次元積層構造のフラッシュメモリ（３次元メモリ）が知られている。この３次元メモリは、シリコン平面から垂直方向にフラッシュメモリ素子を積み上げた構造を有している。このため、単位面積当たりのメモリ容量を増加させることができ、書き込み速度の向上も図ることができる。
【０００３】
ここで、３次元メモリに対してデータの書き込みを行う場合、ワードライン１本毎に、いわゆるステップアップ書き込み方式で、徐々に書き込み電圧を上昇させて、各セルのチャージトラップ膜（電荷保持層）に多値のデータ（電荷）の書き込みを行う。
【０００４】
しかし、第１のワードラインに書き込みを行い、次に、第１のワードラインに隣接する第２のワードラインの書き込みを行った際に、既に書き込みが完了している第１のワードラインの各セルの閾値電圧（Ｖｔｈ）が上昇する、隣接ワードライン干渉（ＮＷＩ：Neighbor  Word  line  Interference）を生じてしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第９８０６０９１号公報
【特許文献２】米国特許出願公開第２０１０／０３２９０２６号公報
【特許文献３】米国特許出願公開第２０１７／０１４８５１７号公報
【特許文献４】米国特許第９７５４９５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、ステップアップ書き込み方式でチャージトラップ膜にデータを書き込む際に、隣接ワードライン干渉を抑制できるような半導体記憶装置及びデータ書き込み方法の提供を目的とする。
【課題を解決するための手段】
【０００７】
実施の形態によれば、複数のメモリセルと、複数のメモリセルにそれぞれ接続された複数のワード線と、複数のワード線のうち選択ワード線に、データの書き込みが終了するまで電圧値をステップアップしながらプログラム電圧を印加することで、選択ワード線に接続されたメモリセルにデータの書き込みを行うロウ制御回路と、を備える。そして、ロウ制御回路は、データの書き込みにおいて、選択ワード線に印加するプログラム電圧の値に応じて、複数のワード線のうち、選択ワード線以外の所定のワード線に、異なるパス電圧を印加する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態の半導体記憶装置のブロック図。
【図２】半導体記憶装置の要部の回路構成を示す図。
【図３】半導体記憶装置のメモリセルアレイの斜視図。
【図４】半導体記憶装置の柱状部の断面図。
【図５】最上層ワード線及び最下層ワード線の斜視図。
【図６】図４中の破線枠内を拡大した断面図。
【図７】隣接ワード線干渉を説明するための図。
【図８】隣接ワード線干渉による閾値電圧の変動を説明するための図。
【図９】書き込み時におけるパス電圧制御を模式的に示す図。
【図１０】隣接するメモリセル間の電荷によるシールド効果を説明するための図。
【図１１】隣接ワード線干渉の発生率を示す特性図。
【図１２】パス電圧制御による閾値電圧の傾斜の変動を示す図。
【図１３】閾値電圧の傾斜が大きくなり、又は、ステップ電圧の値が大きくなることで、閾値電圧の分布が広がる様子を説明するための図。
【図１４】書き込みステップ電圧の可変制御の流れを示すフローチャート。
【図１５】書き込みステップ電圧を可変制御しながら書き込まれる閾値電圧の遷移を示す図。
【図１６】パルス幅の変更前後におけるプログラム電圧を示す図。
【図１７】隣接ワード線干渉による閾値電圧の変動を説明するための図。
【図１８】パルス幅の変更することで得られる閾値電圧の傾斜を示す図。
【図１９】パルス幅の変更することで閾値電圧の傾斜が改善されることを説明するための図。
【図２０】パス電圧の切り替えと共にパルス幅の変更制御を行った場合の閾値電圧の傾斜の大きさを示す図。
【図２１】ステップ電圧と閾値電圧の傾斜角との関係を示す特性図。
【発明を実施するための形態】
【０００９】
以下、実施の形態の半導体記憶装置を、図面を参照して詳細に説明する。なお、実施の形態の半導体記憶装置は、メモリセルアレイを有する半導体記憶装置である。
【００１０】
［第１の実施の形態］
（半導体記憶装置のブロック構成）
図１は、第１の実施の形態の半導体記憶装置のブロック図である。図１に示すように、半導体記憶装置は、メモリセルアレイ１を含む。メモリセルアレイ１には、例えばビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬ、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ、ソース側選択トランジスタＳＴＳが設けられる。
【００１１】
メモリセルアレイ１の周囲には、カラム制御回路２０１及びロウ制御回路２０２が設けられている。カラム制御回路２０１は、ビット線ＢＬ及びソース線ＳＬの電位を制御し、メモリセルＭＣからのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しを行う。
【００１２】
ロウ制御回路２０２は、ワード線ＷＬを選択し、メモリセルＭＣからのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出し（ベリファイ）のために必要な電位を、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ、及びソース側選択トランジスタＳＴＳのゲート電極に与える。
【００１３】
データ入出力バッファ２０３は、外部のホスト２０４から、外部Ｉ／Ｏデータを受け取る。データ入出力バッファ２０３は、書き込みデータの受け取り、コマンドデータの受け取り、アドレスデータの受け取り、及び読み出しデータの外部への出力を行う。
【００１４】
データ入出力バッファ２０３は、受けた書き込みデータを、カラム制御回路２０１に送る。カラム制御回路２０１は、メモリセルアレイ１からの読み出しデータを、データ入出力バッファ２０３に送る。データ入出力バッファ２０３は、受けた読み出しデータを、外部へと出力する。
【００１５】
データ入出力バッファ２０３は、受けたアドレスデータを、アドレスレジスタ２０５に送る。アドレスレジスタ２０５は、受けたアドレスデータを、カラム制御回路２０１及びロウ制御回路２０２に送る。
【００１６】
コマンドインターフェース（コマンドＩ／Ｆ）２０６は、ホスト２０４からの外部制御信号を受ける。コマンドインターフェース（コマンドＩ／Ｆ）２０６は、受けた外部制御信号に基づいて、データ入出力バッファ２０３が受けたデータが、書き込みデータなのか、コマンドデータなのか、アドレスデータなのかを判断する。コマンドインターフェース２０６は、データ入出力バッファ２０３が受けたデータが、コマンドデータであれば、コマンド信号として、ステートマシン２０７へと送る。
【００１７】
ステートマシン２０７は、半導体記憶装置の全体の動作を制御する。ステートマシン２０７は、ホスト２０４からのコマンドデータを、コマンドインターフェース２０６を介して受け付け、内部制御信号を出力する。これにより、例えば、書き込み、読み出し、消去、及びデータの入出力の管理などを行う。電圧生成回路２０８は、内部制御信号に基づいて、書き込み動作、読み出し動作、及び消去動作に必要な内部電圧を生成する。ステートマシン２０７は、ステータス情報を管理する。ステータス情報は、ホスト２０４へ送ることもできる。ホスト２０４は、ステータス情報を受け取ることにより、半導体記憶装置の動作状況や、動作結果を判断することができる。
【００１８】
（半導体記憶装置の回路構成）
図２は、実施の形態の半導体記憶装置の要部の回路構成を示す図である。すなわち、図２は、メモリセルアレイ１の一部の等価回路、カラム制御回路２０１の一部、ロウ制御回路２０２の一部、及び電圧生成回路２０８を示す図である。
【００１９】
この図２に示すように、メモリセルアレイ１は、複数のメモリストリングＭＳを含む。メモリストリングＭＳは、直列に接続されたメモリセルＭＣを含む。直列に接続された一方の端部のメモリセルＭＣとソース線ＳＬとの間には、ソース側選択トランジスタＳＴＳが接続されている。直列に接続された他方の端部のメモリセルＭＣとビット線ＢＬ（ｉ）との間には、ドレイン側選択トランジスタＳＴＤが接続されている。
【００２０】
ソース側選択トランジスタＳＴＳ、各メモリセルＭＣ及びドレイン側選択トランジスタＳＴＤは、後に詳述するように、半導体ボディに形成されるチャネルによって電気的に直列接続される。ビット線ＢＬ（ｉ）は、半導体ボディに形成されるチャネルに電気的に接続される。
【００２１】
この例では、ビット線ＢＬ（ｉ）は、ｍ本設けられている。ｉは、０〜ｍ−１の整数である。各ビット線ＢＬ（ｉ）は、カラム制御回路２０１の出力に接続されている。
【００２２】
メモリセルアレイ１では、例えば１つのメモリストリングＭＳ（ｉ＋１）は、隣接するメモリストリングＭＳ（ｉ）が接続されているワード線ＷＬ（ｊ）に接続されている。つまり、ｊ＋１番目のワード線ＷＬ（ｊ）は、異なるメモリストリングＭＳ（ｉ）において共用されている。ワード線ＷＬ（ｊ）は、この例では、ｎ本設けられている。ｊは、０〜ｎ−１の整数である。
【００２３】
ワード線ＷＬ（ｊ）は、ロウ制御回路２０２の出力に接続されている。ロウ制御回路２０２は、ワード線ＷＬ（ｊ）ごとに電圧を印加する。
【００２４】
カラム制御回路２０１及びロウ制御回路２０２は、メモリセルアレイ１の周辺部に配置される。この例では、１つ目のメモリストリングＭＳ（０）に隣接する位置に、ロウ制御回路２０２が設けられている。２つ目のメモリストリングＭＳ（１）は、１つ目のメモリストリングＭＳ（０）に隣接して設けられている。つまり、１つ目のメモリストリングＭＳ（０）は、２つ目のメモリストリングＭＳ（１）とロウ制御回路２０２との間に設けられている。
【００２５】
ロウ制御回路２０２から最も離れた位置に、ｍ個目のメモリストリングＭＳ（ｍ−１）が設けられている。ｍ−１個目のメモリストリングＭＳ（ｍ−２）は、ｍ個目のメモリストリングＭＳ（ｍ−１）に隣接して配置されている。図示しないが、ｍ−２個目のメモリストリングＭＳ（ｍ−３）は、ｍ−１個目のメモリストリングＭＳ（ｍ−２）に隣接して配置されており、ｍ−１個目のメモリストリングＭＳ（ｍ−２）は、ｍ個目のメモリストリングＭＳ（ｍ−１）と、ｍ−２個目のメモリストリングＭＳ（ｍ−３）との間に設けられている。
【００２６】
換言すれば、ロウ制御回路２０２から１つ目のメモリストリングＭＳ（０）までの距離Ｌ０は、ロウ制御回路２０２からメモリストリングＭＳ（ｉ）までの距離Ｌ（ｉ）よりも短い。ここで、ｉは１よりも大きい整数である。
【００２７】
各メモリストリングＭＳ（ｉ）のメモリセルＭＣ（ｉ，ｊ）は、ゲート電極によってワード線ＷＬ（ｊ）に接続されている。つまり、メモリセルＭＣ（０，ｊ）〜ＭＣ（ｍ−１，ｊ）は、同じワード線ＷＬ（ｊ）に電気的に接続されている。ロウ制御回路２０２とメモリストリングＭＳ（ｉ）との間の距離は、ロウ制御回路２０２とメモリセルＭＣ（ｉ，ｊ）との間に設けられたワード線ＷＬ（ｊ）の長さに略々等しい。例えば、ロウ制御回路２０２からメモリセルＭＣ（０，０）までのワード線ＷＬ（０）の長さは、ロウ制御回路２０２からメモリセルＭＣ（ｉ，０）までのワード線ＷＬ（０）の長さよりも短い。
【００２８】
そのため、ワード線ＷＬ（０）の幅及び厚さが一定の場合には、ロウ制御回路２０２からメモリセルＭＣ（０，０）までのワード線ＷＬ（０）の抵抗値は、ロウ制御回路２０２からメモリセルＭＣ（ｉ，０）までのワード線ＷＬ（０）の抵抗値よりも小さい。
【００２９】
第１の実施の形態の半導体記憶装置では、メモリセルアレイ１は、２つのメモリストリングＭＳのグループＢ０，Ｂ１を含む。２つのグループＢ０，Ｂ１は、メモリストリングＭＳのロウ制御回路２０２からの離間距離によって設定される。グループＢ０は、グループＢ１よりも、ロウ制御回路２０２からの距離が近い位置に配置されたメモリストリングＭＳ（０）〜ＭＳ（ｉ−１）を含む。グループＢ０のメモリセルＭＣ（０，ｊ）〜ＭＣ（ｉ−１，ｊ）に接続されるワード線の長さは、グループＢ１のメモリセルＭＣ（ｉ，ｊ）〜ＭＣ（ｍ−１，ｊ）に接続されるワード線の長さよりも短く設定される。
【００３０】
それぞれのグループＢ０，Ｂ１は、隣接するメモリストリングＭＳ（ｉ−１），ＭＳ（ｉ）を含む。グループＢ０，Ｂ１の境界は、任意に設定される。例えば、メモリセルアレイ１がｍ個のメモリストリングを含む場合に、ロウ制御回路２０２からの距離が近い１つ目からｍ／２個目までをグループＢ０とし、ｍ／２＋１個目からｍ個目までをグループＢ１としてもよい。
【００３１】
第１の実施の形態の半導体記憶装置のカラム制御回路２０１は、ビット線ＢＬ（０）〜ＢＬ（ｍ−１）に接続されたカラムドライバ２２０、２２１を含む。カラムドライバ２２０の出力は、グループＢ０のビット線ＢＬ（０）〜ＢＬ（ｉ−１）に接続されている。カラムドライバ２２１の出力は、グループＢ１のビット線ＢＬ（ｉ）〜ＢＬ（ｍ−１）に接続されている。
【００３２】
カラムドライバ２２０は、ドライバ２２０ａと補償電圧生成回路２２０ｂとを含む。ドライバ２２０ａ及び補償電圧生成回路２２０ｂは、直列に接続されている。この例では、ドライバ２２０ａ及び補償電圧生成回路２２０ｂの直列回路は、電源電圧Ｖｃｃと接地電位ＧＮＤとの間に接続されている。接地電位ＧＮＤは、例えば半導体記憶装置の最低電位である。電源電圧Ｖｃｃ及び接地電位ＧＮＤは、外部電源装置等（図示せず）から供給される。
【００３３】
補償電圧生成回路２２０ｂは、予め設定された補償電圧Ｖｃｍｐを出力する。補償電圧Ｖｃｍｐは、接地電位ＧＮＤから電源電圧Ｖｃｃの範囲で設定される。例えば、補償電圧Ｖｃｍｐは、メモリセルＭＣ（ｉ，ｊ）のゲート電極に印加するプログラム電圧Ｖｐｇｍの０．１％程度から数％程度に設定される。例えば、プログラム電圧Ｖｐｇｍが２０Ｖの場合には、Ｖｃｍｐは０．２Ｖ等である。
【００３４】
補償電圧生成回路２２０ｂが出力する補償電圧Ｖｃｍｐは、外部信号等によって任意に設定されるようにしてもよい。後述するように、補償電圧Ｖｃｍｐは、ワード線ＷＬ（ｊ）の長さによる抵抗値に応じて、適切な値に設定することができる。
【００３５】
さらに、第１の実施の形態の半導体記憶装置では、同一のメモリストリングＭＳにおいて、補償電圧ＶｃｍｐをメモリセルＭＣに応じて設定することもできる。例えば、ワード線ＷＬ（ｊ）のメモリセルＭＣ（ｉ，ｊ）に書き込む場合の補償電圧Ｖｃｍｐを、１つ下層のワード線ＷＬ（ｊ−１）のメモリセルＭＣ（ｉ，ｊ−１）に書き込む場合の補償電圧Ｖｃｍｐよりも高い電圧とすることができる。同様に、より上層のワード線ＷＬのメモリセルＭＣに書き込む場合の補償電圧Ｖｃｍｐをより高く設定することができる。つまり、１つのビット線ＢＬに関する補償電圧Ｖｃｍｐは、データを書き込むワード線ＷＬごとに設定する値を変更することができる。
【００３６】
カラムドライバ２２０は、入力されたデータに応じてビット線ＢＬ（０）〜ＢＬ（ｉ−１）を駆動する。ビット線ＢＬ（０）〜ＢＬ（ｉ−１）の駆動電圧は、例えば、ハイレベルが電源電圧Ｖｃｃであり、ローレベルが補償電圧Ｖｃｍｐである。
【００３７】
カラムドライバ２２１は、ドライバ２２０ａと同じものでよい。カラムドライバ２２１は、ビット線ＢＬ（ｉ）〜ＢＬ（ｍ−１）を駆動する。ビット線ＢＬ（ｉ）〜ＢＬ（ｍ−１）の駆動電圧は、例えば、ハイレベルが電源電圧Ｖｃｃであり、ローレベルが接地電位ＧＮＤである。
【００３８】
カラムドライバ２２０，２２１は、データの書き込み時、選択されたビット線を、ローレベルに設定する（書き込み選択）。カラムドライバ２２０，２２１は、非選択のビット線を、ハイレベルに設定する（書き込み抑制）。
【００３９】
メモリセルＭＣ（ｉ，ｊ）は、後述するように、ワード線ＷＬ（ｊ）とともに積層されて形成されている。ワード線ＷＬ（ｊ）は、同一の層で、異なるメモリストリングＭＳ（ｉ）のメモリセルＭＣ（ｉ，ｊ）に接続されている。メモリセルアレイ１は、グループＧ０，Ｇ１を含む。２つのグループＧ０，Ｇ１は、下層のグループＧ０及び上層のグループＧ１である。
【００４０】
ロウ制御回路２０２は、ワード線ＷＬ（ｊ）ごとに接続されたロウドライバ２１１を含む。ロウドライバ２１１には、電圧生成回路２０８から電源が供給される。電圧生成回路２０８は、第１ポンプ回路２１０ａと第２ポンプ回路２１０ｂとを含む。第１ポンプ回路２１０ａ及び第２ポンプ回路２１０ｂは、例えば電源電圧Ｖｃｃから電力の供給を受けて、所定の電圧を出力する。
【００４１】
下層のグループＧ０のロウドライバ２１１には、第１ポンプ回路２１０ａからポンプ電圧Ｖｐ０が供給される。上層のグループＧ１のロウドライバ２１１には、第２ポンプ回路２１０ｂからポンプ電圧Ｖｐ１が供給される。
【００４２】
データ書き込み時、選択された１つのワード線ＷＬには、プログラム電圧Ｖｐｇｍが印加される。残りの非選択のワード線ＷＬには、パス電圧Ｖｐａｓｓが印加される。パス電圧Ｖｐａｓｓは、メモリセルＭＣを、その閾値電圧に関わらず導通させる電圧である。電圧Ｖｐａｓｓは、例えば、プログラム電圧Ｖｐｇｍと接地電位ＧＮＤとの間の電圧である。
【００４３】
プログラム電圧Ｖｐｇｍは、実施の形態では、下層のグループＧ０のメモリセルＭＣに接続されるワード線ＷＬ（０）〜ＷＬ（ｊ−１）と、上層のグループＧ１のメモリセルＭＣに接続されるワード線ＷＬ（ｊ）〜ＷＬ（ｎ−１）とで値が変わる例を示している。下層のグループＧ０のメモリセルＭＣには、プログラム電圧Ｖｐｇｍとして、電圧Ｖｐｇｍ０が印加される。下層のグループＧ０のメモリセルＭＣには、プログラム電圧Ｖｐｇｍとして、電圧Ｖｐｇｍ１が印加される。電圧Ｖｐｇｍ０は、例えば、電圧Ｖｐｇｍ１よりも低い。電圧Ｖｐｇｍ０は、例えば、第１ポンプ回路２１０ａが出力する電圧Ｖｐ０に基づいて得られる。電圧Ｖｐｇｍ１は、例えば、第２ポンプ回路２０１ｂが出力する電圧Ｖｐ１に基づいて得られる。
【００４４】
また、データ書き込み時、ステップアップ書き込みを用いることも可能である。ステップアップ書き込みは、例えば、閾値電圧がシフトし難いセルに対しても、書き込みが行えるように工夫された書き込み方式の１つである。ステップアップ書き込みでは、「書き込み〜ベリファイ読み出し」のサイクルを繰り返すごとに、最大プログラム電圧まで所定のステップ電圧ΔＶｐｇｍで昇圧していく。
【００４５】
実施の形態では、ワード線ＷＬ（０）〜ＷＬ（ｊ−１）に印加するプログラム電圧Ｖｐｇｍ０を、例えば、「Ｖｐｇｍ０＋ΔＶ」〜「Ｖｐｇｍ０＋２・ΔＶ」〜「Ｖｐｇｍ０＋３・ΔＶ」…のように、サイクル毎に上げる。同様に、ワード線ＷＬ（ｊ）〜ＷＬ（ｎ−１）に印加するプログラム電圧Ｖｐｇｍ１を、例えば「Ｖｐｇｍ１＋ΔＶ」〜「Ｖｐｇｍ１＋２・ΔＶ」〜「Ｖｐｇｍ１＋３・ΔＶ」…のように、サイクル毎に上げる。実施の形態では、ステップアップ書き込みを用いることも可能である。
【００４６】
さらに、第１の実施の形態の半導体記憶装置では、例えばロウ制御回路２０２に近い位置に配置されたメモリストリングＭＳのグループＢ０と、ロウ制御回路２０２から遠い位置に配置されたメモリストリングＭＳのグループＢ１とで、書き込み選択されたビット線ＢＬに、異なった電圧を供給する。
【００４７】
実施の形態において、データ書き込み時、ビット線ＢＬの電圧は、例えば、以下のように制御される。
【００４８】
＜グループＢ０＞
・書き込み選択：Ｖｃｍｐ
・書き込み抑制：Ｖｃｃ
＜グループＢ１＞
・書き込み選択：ＧＮＤ
・書き込み抑制：Ｖｃｃ
【００４９】
このように、グループＢ０のメモリセルＭＣのゲート電極（ワード線）と半導体ボディとの間に印加される電圧は、グループＢ１のメモリセルのゲート電極と半導体ボディとの間に印加される電圧よりも、補償電圧Ｖｃｍｐの分、低くされる。
【００５０】
メモリセルＭＣに注入される電子の量は、一般的に、実効的なプログラム電圧Ｖｐｇｍが印加されている時間（実効的な書き込みパルス幅）が長いほど、多くなる傾向を示す。
【００５１】
通常、実効的な書き込みパルス幅は、ワード線ＷＬの時定数ＲＣによって変わる。例えば、ロウ制御回路２０２に近いグループＢ０の実効的な書き込みパルス幅は、ロウ制御回路２０２から遠いグループＢ１の実効的な書き込みパルス幅に比較して、広くなる。このため、グループＢ０のメモリセルセルＭＣに注入される電子の量は、グループＢ１のメモリセルＭＣに注入される電子の量よりも多くなる。
【００５２】
このような事情に対し、第１の実施の形態の半導体記憶装置は、グループＢ０のビット線ＢＬには、例えば、接地電位ＧＮＤよりも高い補償電圧Ｖｃｍｐを供給し、グループＢ０のビット線ＢＬには、例えば、接地電位ＧＮＤを供給する。これにより、実施の形態では、書き込み選択されたメモリセルＭＣのチャネルの電圧は、以下のようになる。
【００５３】
＜グループＢ０＞
・書き込み選択：略々Ｖｃｍｐ
・書き込み抑制：Ｖｂｏｏｓｔ
＜グループＢ１＞
・書き込み選択：略々ＧＮＤ
・書き込み抑制：Ｖｂｏｏｓｔ
【００５４】
書き込み抑制の場合、ビット線ＢＬの電圧は、例えば電源電圧Ｖｃｃとされる。この場合、ドレイン側選択トランジスタＳＴＤは、カットオフする。このため、メモリセルＭＣのチャネルは、電気的にフローティングとなる。電気的にフローティングとなったチャネルは、パス電圧Ｖｐａｓｓや、プログラム電圧Ｖｐｇｍが印加されるワード線ＷＬとカップリングし、チャネルの電圧は、ブースト電圧Ｖｂｏｏｓｔに上昇する。ブースト電圧Ｖｂｏｏｓｔは、例えば、電源電圧Ｖｃｃよりも高い。
【００５５】
書き込み選択の場合、ビット線ＢＬの電圧は、補償電圧Ｖｃｍｐ、または接地電位ＧＮＤとされる。この場合、ドレイン側選択トランジスタＳＴＤは、オンする。これにより、チャネルには、略々補償電圧Ｖｃｍｐの電圧、または略々接地電位ＧＮＤの電圧が転送される。
【００５６】
メモリセルＭＣに注入される電子の量は、「チャネルとゲート電極（ワード線）との間の電位差が大きい」ほど、多くなる傾向を示す。この傾向から、チャネルの電圧が、略々補償電圧ＶｃｍｐとなるグループＢ０のメモリセルＭＣについては、注入される電子の量が減る。
【００５７】
このように、グループＢ０のメモリセルセルＭＣに注入される電子の量を減らすことが可能な実施の形態によれば、グループＢ０のメモリセルＭＣに注入される電子の量を、グループＢ１のメモリセルＭＣに注入される電子の量に、近づけることが可能となる。従って、グループＢ０のメモリセルＭＣの閾値電圧と、グループＢ１のメモリセルＭＣの閾値電圧とのばらつきを小さくでき、データ書き込み後のメモリセルＭＣの閾値電圧ばらつきの拡大を抑制できる。
【００５８】
また、第１の実施の形態の半導体記憶装置では、下層に形成されたメモリセルのグループＧ０のゲート電極に印加するプログラム電圧Ｖｐｇｍ０は、上層のグループＧ１のゲート電極に印加するプログラム電圧Ｖｐｇｍ１よりも低い値に設定されている。従って、下層のグループＧ０のメモリセルの閾値電圧が正側に大きくシフトすることを抑えて、上層のグループＧ１のメモリセルの閾値電圧のシフト量程度とすることもできる。
【００５９】
上述では、グループＢ０，Ｂ１に分割して、書き込み選択されたビット線の電圧を補償電圧Ｖｃｍｐ又は接地電位ＧＮＤに設定した。グループＢ０，Ｂ１の境界は任意である。分割する数も、グループＢ０，Ｂ１の２つに限らず、３つ以上に分割することも可能である。３つ以上に分割する場合、補償電圧Ｖｃｍｐの値は、例えば、ロウ制御回路２０２に近づくにつれて、高めていけばよい。
【００６０】
また、補償電圧Ｖｃｍｐの値は、グループＢ０のメモリセルＭＣに印加される実効的な書き込みパルス幅と、グループＢ１のメモリセルＭＣに印加される実効的な書き込みパルス幅との差に応じて、ワード線ＷＬ毎に設定することも可能である。例えば、差が大きいときには、補償電圧Ｖｃｍｐの値を大きくし、差が小さいときには、補償電圧Ｖｃｍｐの値を小さくすればよい。
【００６１】
（半導体記憶装置のメモリセルアレイの構成）
図３は、第１の実施の形態の半導体記憶装置のメモリセルアレイ１の斜視図である。この図３に示すように、メモリセルアレイ１は、積層体１００と、複数の柱状部ＣＬと、複数のスリットＳＴとを有する。積層体１００は、ドレイン側選択ゲートＳＧＤ、複数のワード線ＷＬ、及びソース側選択ゲートＳＧＳを含む。
【００６２】
ソース側選択ゲートＳＧＳは、基板１０上に設けられている。基板１０は、例えば、半導体基板である。半導体基板は、例えば、シリコンを含む。複数のワード線ＷＬは、ソース側選択ゲートＳＧＳ上に設けられている。ドレイン側選択ゲートＳＧＤは、複数のワード線ＷＬ上に設けられている。ドレイン側選択ゲートＳＧＤ、複数のワード線ＷＬ、及びソース側選択ゲートＳＧＳは電極層である。電極層の積層数は、任意である。
【００６３】
電極層（ＳＧＤ、ＷＬ、ＳＧＳ）は、離間して積層されている。電極層（ＳＧＤ、ＷＬ、ＳＧＳ）の間には、絶縁体４０が配置されている。絶縁体４０は、シリコン酸化物膜等の絶縁物であってもよく、エアギャップであってもよい。積層体１００は、絶縁体４０と、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）とを交互に含む。
【００６４】
ドレイン側選択トランジスタＳＴＤは、ドレイン側選択ゲートＳＧＤの少なくとも１つをゲート電極とする。ソース側選択トランジスタＳＴＳは、ソース側選択ゲートＳＧＳの少なくとも１つをゲート電極とする。ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間には、複数のメモリセルＭＣが直列に接続されている。メモリセルＭＣは、ワード線ＷＬの１つをゲート電極とする。
【００６５】
スリットＳＴは、積層体１００内に設けられている。スリットＳＴは、積層体１００内を、積層方向（Ｚ方向）及びＸ方向に延びる。スリットＳＴは、積層体１００を、Ｙ方向に複数に分離する。スリットＳＴによって分離された領域は、「ブロック」と呼ばれる。
【００６６】
スリットＳＴ内には、ソース線ＳＬが配置される。ソース線ＳＬは、導電体である。ソース線ＳＬは、積層体１００から絶縁されており、例えば、Ｚ方向及びＸ方向に、板状に延びる。ソース線ＳＬの上方には、上層配線８０が配置されている。上層配線８０はＹ方向に延びる。上層配線８０は、Ｙ方向に沿って並ぶ複数のソース線ＳＬと電気的に接続される。
【００６７】
柱状部ＣＬは、スリットＳＴによって分離された積層体１００内に設けられている。柱状部ＣＬは、積層方向（Ｚ方向）に延びる。柱状部ＣＬは、例えば円柱状又は楕円柱状に形成される。柱状部ＣＬは、メモリセルアレイ１内に、例えば、千鳥格子状又は正方格子状に配置される。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及びソース側選択トランジスタＳＴＳは、柱状部ＣＬに配置される。
【００６８】
柱状部ＣＬの上端部の上方には、複数のビット線ＢＬが配置されている。複数のビット線ＢＬは、Ｙ方向に延びる。柱状部ＣＬの上端部は、コンタクト部Ｃｂを介して、ビット線ＢＬの１つに電気的に接続されている。１つのビット線ＢＬは、各ブロックから１つずつ選ばれた柱状部ＣＬに電気的に接続される。
【００６９】
（柱状部の構成）
図４は、半導体記憶装置の柱状部ＣＬの断面図である。図５は、最上層ワード線ＷＬ（ｎ−１）及び最下層ワード線ＷＬ（０）の斜視図である。図６は、図４中の破線枠６内を拡大した断面図である。図４は、図２におけるＹ−Ｚ面に対して平行な断面に対応する。
【００７０】
これら図４〜図６に示すように、柱状部ＣＬは、メモリホール（開孔）ＭＨ内に設けられている。メモリホールＭＨは、積層体１００のメモリセルアレイ１内に設けられる。メモリホールＭＨは、積層体１００内において、積層体１００の積層方向（Ｚ方向）に沿って延びる。柱状部ＣＬは、メモリ膜３０、半導体ボディ２０、及びコア層５０を含む。
【００７１】
メモリ膜３０は、メモリホールＭＨの内壁上に設けられている。メモリ膜３０の形状は、例えば筒状である。メモリ膜３０は、ブロック絶縁膜３１、電荷蓄積膜３２及びトンネル絶縁膜３３を含む。
【００７２】
ブロック絶縁膜３１は、メモリホールＭＨの内壁上に設けられている。ブロック絶縁膜３１は、例えばシリコン酸化物を含む。
【００７３】
電荷蓄積膜３２は、ブロック絶縁膜３１上に設けられている。電荷蓄積膜３２は、例えば、シリコン窒化物を含む。電荷蓄積膜３２は、膜中に、電荷をトラップするトラップサイトを有し、電荷をトラップする。メモリセルＭＣの閾値電圧は、トラップした電荷の有無、及びトラップした電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。
【００７４】
トンネル絶縁膜３３は、電荷蓄積膜３２上に設けられている。トンネル絶縁膜３３は、例えば、シリコン酸化物、またはシリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜３３は、電荷蓄積膜３２と半導体ボディ２０との間の電位障壁である。トンネル絶縁膜３３は、半導体ボディ２０から電荷蓄積膜３２に電荷を注入するとき（書き込み動作）、及び電荷蓄積膜３２から半導体ボディ２０に電荷を放出させるとき（消去動作）、電荷がトンネリングする。
【００７５】
積層体１００内において、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）は、メモリ膜３０上に設けられている。電極層（ＳＧＤ、ＷＬ、ＳＧＳ）は、例えば、タングステンを含む。
【００７６】
半導体ボディ２０は、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）とは反対側のメモリ膜３０上に設けられている。半導体ボディ２０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。シリコンの導電型は、例えば、Ｐ型である。半導体ボディ２０の形状は、例えば、底を有する筒状である。半導体ボディ２０は、例えば、基板１０に電気的に接続される。
【００７７】
半導体ボディ２０上には、コア層５０が設けられている。コア層５０は、絶縁性である。コア層５０は、例えば、シリコン酸化物を含む。コア層５０の形状は、例えば、柱状である。コア層５０の上面上には、キャップ層５１が設けられている。キャップ層５１は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。シリコンの導電型は、例えば、Ｎ型である。キャップ層５１は、メモリホールＭＨの上部において、半導体ボディ２０と電気的に接続される。
【００７８】
メモリホールＭＨは、メモリ膜３０、半導体ボディ２０、コア層５０、及びキャップ層５１によって埋め込まれる。
【００７９】
積層体１００の上面上には、第１絶縁膜８１、及び第２絶縁膜８２が設けられている。第１絶縁膜８１は、積層体１００上に設けられる。第２絶縁膜８２は、第１絶縁膜８１上に設けられる。第２絶縁膜８２内には、コンタクト部Ｃｂが設けられる。コンタクト部Ｃｂは、例えば、半導体ボディ２０及びキャップ層５１と電気的に接続される。
【００８０】
このように、実施の形態の半導体記憶装置のメモリセルアレイ１では、同一のワード線ＷＬ内に複数のメモリホールＭＨが形成され、メモリセルＭＣが形成される。メモリセルＭＣは、Ｚ方向に延びる柱状ＣＬを共通にして積層されてメモリストリングＭＳを形成する。つまり、積層されたワード線ＷＬを共有する複数のメモリストリングＭＳは、基板１０上にマトリックス状に形成される。
【００８１】
（第１の実施の形態の基本動作）
次に、第１の実施の形態の半導体記憶装置の基本動作について説明する。書き込み動作は、ワード線（ページ）単位で行われる。１つのページには、例えば、閾値電圧をシフトさせるメモリセルＭＣ（書き込み選択）と、閾値電圧をシフトさせないメモリセルＭＣ（書き込み抑制）とが、混在する。
【００８２】
（書き込み選択）
書き込み選択されたメモリセルＭＣは、その閾値電圧を、例えば、データ「１（例えば、消去状態）」から、データ「０」にシフトさせる。この場合、ビット線ＢＬの電圧を、例えば、グループＢ０では補償電圧Ｖｃｍｐ、グループＢ１では接地電位ＧＮＤとする。書き込み選択メモリセルＭＣでは、電荷（電子）が電荷蓄積膜３２に注入され、閾値電圧が正の方向にシフトする。これにより、書き込み選択メモリセルＭＣには、例えば、データ「０」が書き込まれる。
【００８３】
（書き込み抑制）
書き込み抑制されたメモリセルＭＣは、その閾値電圧を、例えば、データ「１（例えば、消去状態）」で維持する。この場合、グループＢ０及びＢ１の双方で、ビット線ＢＬの電圧を、例えば、電源電圧Ｖｃｃとする。書き込み抑制されたメモリセルＭＣでは、電荷（電子）が電荷蓄積膜３２に注入されない。このため、閾値電圧は、元の状態を維持する。これにより、書き込み抑制されたメモリセルＭＣは、例えばデータ「１」を維持する。
【００８４】
書き込み選択されたメモリセルＭＣにおいては、過剰に電荷（電子）が電荷蓄積膜３２に注入されてはならない。過剰に電荷蓄積膜３２に電荷が注入された場合には、メモリセルの閾値電圧はより高い方向にシフトする。同一ワード線ＷＬ内において、ゲート電極に印加される電圧波形が異なるため、ロウ制御回路２０２からの距離、すなわち、ワード線ＷＬの抵抗値に応じて閾値電圧のシフト量が異なることがある。
【００８５】
選択されたワード線ＷＬがグループＧ０の場合には、ロウドライバ２１１は、プログラム電圧Ｖｐｇｍ０を出力する。
【００８６】
グループＢ０、グループＧ０において、書き込み選択されたメモリセルＭＣのゲート電極と半導体ボディとの間に印加される電圧Ｖ００は、「Ｖｐｇｍ０−Ｖｃｍｐ」となる。書き込み抑制されたメモリセルＭＣのゲート電極と半導体ボディとの間に印加される電圧は、「Ｖｐｇｍ０−Ｖｂｏｏｓｔ」となる。
【００８７】
グループＢ１、グループＧ０において、書き込み選択されたメモリセルＭＣのゲート電極と半導体ボディとの間に印加される電圧Ｖ１０は、「Ｖｐｇｍ０−ＧＮＤ」となる。書き込み抑制されたメモリセルＭＣのゲート電極と半導体ボディとの間に印加される電圧は、「Ｖｐｇｍ０−Ｖｂｏｏｓｔ」となる。
【００８８】
選択されたワード線ＷＬがグループＧ１の場合には、ロウドライバ２１１は、プログラム電圧Ｖｐｇｍ１を出力する。
【００８９】
グループＢ０、グループＧ１において、書き込み選択されたメモリセルＭＣのゲート電極と半導体ボディとの間に印加される電圧Ｖ０１は、「Ｖｐｇｍ１−Ｖｃｍｐ」となる。書き込み抑制されたメモリセルＭＣのゲート電極と半導体ボディとの間に印加される電圧は、「Ｖｐｇｍ１−Ｖｂｏｏｓｔ」となる。
【００９０】
グループＢ１、グループＧ１において、書き込み選択されたメモリセルＭＣのゲート電極と半導体ボディとの間に印加される電圧Ｖ１１は、「Ｖｐｇｍ１−ＧＮＤ」となる。書き込み抑制されたメモリセルＭＣのゲート電極と半導体ボディとの間に印加される電圧は、「Ｖｐｇｍ１−Ｖｂｏｏｓｔ」となる。
【００９１】
上述より、Ｖ００＜Ｖ１０，Ｖ０１＜Ｖ１１とすることができる。Ｖｐｇｍ０，Ｖｐｇｍ１を適切な値に選定することによって、Ｖ１０＝Ｖ０１とすることもでき、Ｖ１０＜Ｖ０１とすることもできる。これらの電圧の関係は、メモリセルアレイ１の構造、サイズ等によって適切に設定することができる。
【００９２】
メモリセルＭＣのゲート電極とチャネルを形成する半導体ボディ２０との間に印加される電圧Ｖ００〜Ｖ１１は、ロウ制御回路２０２からの距離に基づく印加電圧波形の相違を吸収し、選択されたメモリセルごとの閾値電圧のシフト量を同程度にすることができる。
【００９３】
同一のメモリストリングＭＳにおいて、ワード線ＷＬごとに補償電圧Ｖｃｍｐを設定する場合には、次のようにする。
【００９４】
例えば、メモリストリングＭＳ（ｉ−１）のメモリセルＭＣ（ｉ−１，０）〜ＭＣメモリセルＭＣ（ｉ−１，ｎ−１）を順次選択して、データを書き込む。
【００９５】
例えば、メモリセルＭＣ（ｉ−１，ｊ−１）を選択して、データを書き込む。この場合に、カラムドライバ２２０の補償電圧生成回路２２０ｂは、メモリセルＭＣ（ｉ−１，ｊ−１）のために予め設定された補償電圧Ｖｃｍｐを出力するように設定される。
【００９６】
メモリセルＭＣ（ｉ−１，ｊ−１）の書き込み終了後、次のメモリセルＭＣ（ｉ−１，ｊ）を選択して、データを書き込む。この場合には、カラムドライバ２２０の補償電圧生成回路２２０ｂは、メモリセル（ｉ−１，ｊ）のために予め設定された補償電圧Ｖｃｍｐを出力するように設定される。
【００９７】
このようにして、異なるワード線に接続されたメモリセルＭＣごとに、予め設定された補償電圧Ｖｃｍｐがビット線に供給される。
【００９８】
（隣接ワード線干渉）
次に、データの書き込み時に、隣接する各ワード線のメモリセル間で発生する隣接ワード線干渉（ＮＷＩ：Neighbor  WL  Interference）が知られている。図７は、この隣接ワード線干渉を説明するための図である。この図７において、「ＣＴ」の符号を付して示す膜が、上述の電荷蓄積膜３２（Charge  Trap膜）である。
【００９９】
例えば、第１のメモリセル３０１にデータを書き込んだ後、隣接する第２のメモリセル３０２にデータを書き込む場合、図７に示すように第１のメモリセル３０１にパス電圧Ｖｐａｓｓを印加し、第２のメモリセル３０２にプログラム電圧Ｖｐｇｍを印加する。この際、書き込みを行っている第２のメモリセル３０２の電圧が上昇するに連れ、図７に示すように第２のメモリセル３０２の電荷蓄積膜３２に蓄積される電荷の分布が横に広がり、書き込み済みの第１のメモリセル３０１の電荷と干渉する（隣接ワード線干渉）。このような隣接ワード線干渉が発生すると、第１のメモリセル３０１の閾値電圧が上昇する方向に変動する不都合を生ずる。
【０１００】
このような閾値電圧の変動を詳しく説明する。図８は、横軸が閾値電圧で、縦軸がセルの数である。図８に実線で示す閾値電圧は、第１のワード線のメモリセル３０１に書き込まれた８値の閾値電圧（ＥＲ、Ａ、Ｂ、Ｃ、Ｄ，Ｅ、Ｆ、Ｇ）を示している。また、図８に点線で示す閾値電圧は、第２のワード線のメモリセル３０２の書き込み時における、第１のワード線のメモリセル３０１の閾値電圧を示している。この第１のワード線のメモリセル３０１の書き込み後に、隣接する第２のワード線のメモリセル３０２の書き込みを行うことで、隣接ワード線干渉により、書き込みが終了している第１のワード線のメモリセル３０１の閾値電圧が、図８に矢印で示すように上昇する方向に変動する。この閾値電圧の変動は、閾値電圧Ａ及び閾値電圧Ｂのように、低い電圧において顕著に現れる。換言すれば、隣接ワード線干渉の影響は、閾値電圧Ａ及び閾値電圧Ｂのように、低い電圧の書き込み時において顕著に現れる。
【０１０１】
このような閾値電圧の変動の要因となる隣接ワード線干渉（ＮＷＩ）は、メモリセル間のピッチが狭くなると、発生する確率が高くなる。また、隣接ワード線干渉（ＮＷＩ）は、書き込みを行っているメモリセルの閾値電圧が上昇するに連れ、発生する確率が高くなる。なお、メモリセル３０１に印加するパス電圧Ｖｐａｓｓを下げた状態で、メモリセル３０２に対して書き込みを行うことで、多少、電荷の干渉を抑制できるが、この場合、メモリセル３０１のデータの保持特性が悪くなる不都合を生ずる。
【０１０２】
（実施の形態の書き込み制御）
このようなことから、第１の実施の形態の半導体記憶装置は、書き込み時において、ロウ制御回路２０２が、電圧値が低い閾値電圧Ａ及び閾値電圧Ｂを書き込む際に、隣接するメモリセルのパス電圧Ｖｐａｓｓを通常よりも高い電圧値（第２のパス電圧の一例）とする。閾値電圧はデータの一例である。また、書き込み時において、ロウ制御回路２０２は、電圧値が中程度又は高くなる閾値電圧Ｃ〜閾値電圧Ｇを書き込む際は、隣接するメモリセルのパス電圧Ｖｐａｓｓを通常の電圧値（第１のパス電圧の一例）に戻す。閾値電圧Ａ及び閾値電圧Ｂは、所定電圧値未満のデータの一例である。閾値電圧Ｃ〜閾値電圧Ｇは、所定電圧以上のデータの一例である。
【０１０３】
図９は、このような書き込み時におけるパス電圧Ｖｐａｓｓ制御を模式的に示す図である。この図９に示すように、ロウ制御回路２０２は、電圧値が低い閾値電圧Ａ及び閾値電圧Ｂを書き込む際に、書き込みを行うメモリセルに隣接するメモリセルのパス電圧Ｖｐａｓｓを高くする。
【０１０４】
図１０は、隣接するメモリセル間の電荷によるシールド効果を説明するための図である。この図１０において、「Ｖｉｃｔｉｍ」のメモリセルが先にデータを書き込んだメモリセルである。「Ａｔｔａｃｋｅｒ」のメモリセルが現在、閾値電圧Ａ又は閾値電圧Ｂのプログラム電圧Ｖｐｇｍの書き込みを行うメモリセルである。この図１０からわかるように、閾値電圧Ａ又は閾値電圧Ｂのプログラム電圧Ｖｐｇｍの書き込み時に、「Ｖｉｃｔｉｍ」のメモリセルに対して高いパス電圧Ｖｐａｓｓを印加すると、点線の楕円で示すように電荷蓄積膜３２において、このパス電圧Ｖｐａｓｓの電荷の分布が横に広がる。そして、シールド効果により、実線の楕円で示す閾値電圧Ａ又は閾値電圧Ｂの電荷の拡がりを抑制する。
【０１０５】
すなわち、図１０に実線の楕円で示す閾値電圧Ａ又は閾値電圧Ｂのプログラム電圧Ｖｐｇｍは、低い電圧であるため、電荷蓄積膜３２における電荷の拡がりが少ない。これに対して、隣接するメモリセルのパス電圧Ｖｐａｓｓを高くすると、図１０に点線の楕円で示すように、電荷の拡がりが大きくなり、シールド効果により、「Ｖｉｃｔｉｍ」のメモリセルと「Ａｔｔａｃｋｅｒ」のメモリセルにおける隣接ワード線干渉を抑制できる。
【０１０６】
なお、ロウ制御回路２０２は、電圧値が中程度又は高くなる閾値電圧Ｃ〜閾値電圧Ｇの書き込み時には、書き込みを行うメモリセルに隣接するメモリセルのパス電圧Ｖｐａｓｓを通常の電圧値に戻す。
【０１０７】
図１１は、隣接ワード線干渉（ＮＷＩ）の発生率を示す特性図である。この図１１は、横軸がパス電圧Ｖｐａｓｓで左方向が電圧小、右方向が電圧大となっている。また、図１１は、縦軸が隣接ワード線干渉（ＮＷＩ）の発生率となっている。また、実線のグラフは、メモリセル間のピッチがＡｎｍのグラフ、点線のグラフは、メモリセル間のピッチがＢｎｍのグラフである（Ａ＞Ｂ：Ａ及びＢは任意のピッチ）この図１１からわかるように、メモリセル間のピッチが広い場合（＝ピッチＡ：実線のグラフ）及び、メモリセル間のピッチが狭い場合（＝ピッチＢ：点線のグラフ）、いずれの場合も、パス電圧Ｖｐａｓｓを高い電圧とすることで、隣接ワード線干渉の発生率が低下し、抑制できていることがわかる。
【０１０８】
（第１の実施の形態の効果）
以上の説明から明らかなように、第１の実施の形態の半導体記憶装置のロウ制御回路２０２は、隣接ワード線干渉の影響が大きい、閾値電圧Ａ及び閾値電圧Ｂのように、低電圧書き込み時において、隣接するメモリセルのパス電圧Ｖｐａｓｓを高い電圧とする。また、閾値電圧Ｃ〜閾値電圧Ｇのような中電圧又は高電圧の書き込み時には、通常のパス電圧Ｖｐａｓｓに戻す。すなわち、低電圧の閾値電圧書き込み用の高電圧のパス電圧Ｖｐａｓｓ、及び、中電圧及び高電圧の閾値電圧書き込み用の通常電圧のパス電圧Ｖｐａｓｓ（高電圧のパス電圧Ｖｐａｓｓ＞通常電圧のパス電圧Ｖｐａｓｓ）を、ロウ制御回路２０２が、適宜切り替えて用いる。
【０１０９】
これにより、低電圧の閾値電圧の書き込みを行うメモリセルに隣接するメモリセルに対して印加した高電圧のパス電圧Ｖｐａｓｓの電荷の分布が大きくなり、シールド効果により、隣接ワード線干渉を抑制できる。このため、パス電圧Ｖｐａｓｓが印加されているメモリセルに書き込み済みの閾値電圧Ｖｔｈの変動を抑制できると共に、データ保持特性の向上を図ることができる。
【０１１０】
（第２の実施の形態）
次に、第２の実施の形態の半導体記憶装置の説明をする。図１２は、横軸がプログラム電圧Ｖｐｇｍ、縦軸が書き込まれる閾値電圧Ｖｔｈで、一つのメモリセルに書き込まれる多値の閾値電圧Ｖｔｈを示している。ステップアップ書き込みを行う場合、例えば０．５Ｖ刻み等のように徐々にプログラム電圧Ｖｐｇｍの電圧値を上げて多値の閾値電圧Ｖｔｈの書き込みを行う。そして、図１２に一点鎖線で示すように、低い電圧の閾値電圧Ｖｔｈから高い電圧の閾値電圧Ｖｔｈまで、閾値電圧Ｖｔｈが直線的に遷移して書き込みが行われるのが理想である。
【０１１１】
しかし、第１の実施の形態で説明したように、書き込み時において、隣接するメモリセルのパス電圧Ｖｐａｓｓを高くすると、書き込みを行っているメモリセルの書き込み効率が高くなる。書き込み効率が高くなると、書き込み時における閾値電圧Ｖｔｈの遷移を示すラインが、図１２に実線で示すように、理想とする遷移を示す点線のラインよりも立ち上がり気味となる（ラインの傾斜が大きくなる）。書き込み時における閾値電圧Ｖｔｈの遷移を示すラインの傾斜が大きくなると、図１３に点線で示すように、閾値電圧Ｖｔｈの分布が広がる。
【０１１２】
すなわち、この分布の広がる範囲は、ラインの傾斜の大きさを「Ｓｌｏｐｅ」、書き込み時のステップ電圧幅となる書き込みステップ電圧を「ΔＶｐｇｍ」として、「Ｓｌｏｐｅ×ΔＶｐｇｍ」の演算で算出される。このため、ラインの傾斜（Ｓｌｏｐｅの値）が大きくなると、分布の広がる範囲が大きくなってしまう。換言すると、上述の隣接ワード線干渉の影響を受ける前に、分布の広い電荷の書き込みが行われる不都合を生ずる。
【０１１３】
なお、書き込みステップ電圧（ΔＶｐｇｍの値）を小さくすることも考えられる。しかし、書き込みステップ電圧（ΔＶｐｇｍの値）を小さくすると、書き込み時間が長時間となる不都合を生ずる。
【０１１４】
また、図１２に実線で示すタイミングでパス電圧Ｖｐａｓｓを高い電圧から通常の電圧に切り替えると、パスライト効果により、閾値電圧Ｖｔｈの遷移を示すライン（実線のライン）の傾斜は、徐々に理想のライン（点線のライン）の傾斜に収束する。
【０１１５】
（書き込みステップ電圧の可変制御）
このようなことから第２の実施の形態では、書き込み時において、隣接するメモリセルのパス電圧Ｖｐａｓｓを高くすると共に、書き込みステップ電圧（ΔＶｐｇｍ）を変更しながら書き込みを行う。
【０１１６】
図１４は、このような書き込みステップ電圧（ΔＶｐｇｍ）の可変制御の流れを示すフローチャートである。この図１４のフローチャートは、書き込みが開始されることでスタートとなり、ロウ制御回路２０２が、ステップＳ１から処理を実行する。ステップＳ１では、ロウ制御回路２０２が、所望のワード線を選択し、最初の書き込みステップ電圧（ΔＶｐｇｍ）を印加する。また、これと共に、ロウ制御回路２０２は、選択したワード線以外のワード線（非選択のワード線）に、パス電圧Ｖｐａｓｓを印加する。図９に示した閾値電圧Ａ及び閾値電圧Ｂのように低い閾値電圧の書き込み時には、ロウ制御回路２０２は、パス電圧Ｖｐａｓｓを高い電圧に制御し、閾値電圧Ｃ〜閾値電圧Ｇのように高い閾値電圧の書き込み時には、ロウ制御回路２０２は、パス電圧Ｖｐａｓｓを通常の電圧に切り替えて制御する。
【０１１７】
ステップＳ２では、ロウ制御回路２０２は、書き込みを行ったメモリセルにベリファイ電圧を印加してベリファイを行う。そして、ロウ制御回路２０２は、ステップＳ３において、ベリファイをパスしたメモリセルのセル数は、書き込み終了条件を満足しているか否かを判別する。書き込み終了条件を満足していると判別した場合（ステップＳ３：Ｙｅｓ）、ロウ制御回路２０２は、そのまま図１４のフローチャートの処理を終了する。これに対して、書き込み終了条件を満足していないと判別した場合（ステップＳ３：Ｎｏ）、ロウ制御回路２０２は、ステップＳ４に処理を進める。
【０１１８】
ステップＳ４では、ロウ制御回路２０２は、ベリファイをパスしたメモリセルのセル数は、書き込みステップ電圧（ΔＶｐｇｍ）の変更条件を満足したか否かを判別する。変更条件を満足していないと判別した場合、ロウ制御回路２０２は、ステップＳ５において、ステップ電圧（ΔＶｐｇｍ）を１段階ステップアップさせて、ステップＳ１から処理を繰り返す。
【０１１９】
これに対して、変更条件を満足したと判別した場合、ロウ制御回路２０２は、ステップＳ６において、ステップ電圧（ΔＶｐｇｍ）を変更する。そして、変更したステップ電圧（ΔＶｐｇｍ）の状態で、ステップＳ５を介して処理をステップＳ１に戻し、変更したステップ電圧（ΔＶｐｇｍ）に基づいて、ステップＳ１から処理を繰り返す。
【０１２０】
このようなステップ電圧（ΔＶｐｇｍ）の変更制御動作を、具体例を用いて説明する。図１５は、書き込みステップ電圧（ΔＶｐｇｍ）を可変制御しながら書き込まれる閾値電圧Ｖｔｈの遷移を示す図である。この図１５は、横軸が累積ステップ数（整数値）を示し、縦軸が書き込まれた閾値電圧Ｖｔｈの大きさ（電圧値）を示している。また、点線の縦線は、黒丸の印を繋いで示すグラフにおいて、高い電圧のパス電圧Ｖｐａｓｓから通常電圧のパス電圧Ｖｐａｓｓに切り替える切り替えタイミングを示している。また、実線の縦線は、黒丸の印を繋いで示すグラフにおいて点線の縦線以降、パスライト効果により書込まれる閾値電圧の変化量ΔＶｔｈが安定するまでのタイミングを示している。
【０１２１】
また、図１５において、点線のグラフは、理想的な書き込みが行われた場合の、閾値電圧Ｖｔｈの電圧値の遷移を示すグラフである。点線のグラフは、メモリセルに対して多値のデータ（閾値電圧Ｖｔｈ）が理想的に書き込まれた際に形成されるデータ電圧の遷移の直線の一例である。
【０１２２】
また、黒丸の印を繋いで示すグラフは、ステップ電圧（ΔＶｐｇｍ）を「Ｂ（Ｖ）」毎に、固定的にステップアップして書き込みを行った場合の、閾値電圧Ｖｔｈの電圧値の遷移を示すグラフである。黒丸の印を繋いで示すグラフは、第１のパス電圧及び第２のパス電圧の印加制御を行ってメモリセルに書き込むデータのデータ電圧の遷移線の一例である。
【０１２３】
さらに、四角の印を繋いで示すグラフは、可変制御したステップ電圧（ΔＶｐｇｍ）でステップアップして書き込みを行った場合の、閾値電圧Ｖｔｈの電圧値の遷移を示すグラフである。
【０１２４】
ステップ電圧（ΔＶｐｇｍ）を「Ｂ（Ｖ）」に固定した場合、閾値電圧Ｖｔｈの電圧値の遷移は、低い電圧の閾値電圧Ｖｔｈの書き込み時に高い電圧としたパス電圧Ｖｐａｓｓが印加されている間は、黒丸の印を繋いで示すグラフに示すように、閾値電圧Ｖｔｈは、点線の理想的なグラフの傾斜よりも、大きな傾斜を示すようになる。点線の縦線で示すタイミングで、パス電圧Ｖｐａｓｓを高い電圧から通常の電圧に切り替えると、閾値電圧Ｖｔｈは、パスライト効果で、徐々に理想的な傾斜に収束する。
【０１２５】
すなわち、ステップ電圧（ΔＶｐｇｍ）を「Ｂ（Ｖ）」の固定電圧でステップアップしながら閾値電圧Ｖｔｈの書き込みを行うと、高い電圧値のパス電圧Ｖｐａｓｓを印加している間、閾値電圧Ｖｔｈのグラフの傾斜が、理想的な傾斜よりも大きくなる。また、パス電圧Ｖｐａｓｓを高い電圧値から通常の電圧値に戻しても、閾値電圧Ｖｔｈのグラフの傾斜が理想的な傾斜に戻るまでに多少の時間を要する。
【０１２６】
このようなことから第２の実施の形態では、ロウ制御回路２０２が、傾斜が大きくなっている部分を、理想的な傾斜に補正するために、ステップ電圧（ΔＶｐｇｍ）のステップ幅となる電圧値を可変制御する。具体的には、図１５に示すように、高い電圧値のパス電圧Ｖｐａｓｓが印加されている間、及び、パスライト効果で通常の傾斜に戻るまでの間は、通常電圧値のステップ電圧（ΔＶｐｇｍ）である、「Ｂ（Ｖ）」のステップ電圧（ΔＶｐｇｍ）」よりも低い、「Ａ（Ｖ）」のステップ電圧（ΔＶｐｇｍ）で閾値電圧Ｖｔｈの書き込みを行う（Ａ（Ｖ）＜Ｂ（Ｖ））。これにより、高い電圧値のパス電圧Ｖｐａｓｓで大きくなった閾値電圧Ｖｔｈの傾斜を、理想的な傾斜に近づけることができる。
【０１２７】
次に、このようにステップ電圧（ΔＶｐｇｍ）を通常よりも低い電圧（Ａ（Ｖ））に変更すると、閾値電圧Ｖｔｈの傾斜が理想的な傾斜に戻った後は、閾値電圧Ｖｔｈの傾斜が理想的な傾斜よりも小さな傾斜となるおそれがある。このため、ロウ制御回路２０２は、閾値電圧Ｖｔｈの傾斜が理想的な傾斜に戻ったタイミングで、ステップ電圧（ΔＶｐｇｍ）のステップ幅となる電圧値を、通常よりも高い電圧値となる「Ｃ（Ｖ）」に可変制御する。これにより、理想的な傾斜よりも小さくなろうとする傾斜を、理想的な傾斜まで押し戻すことができる。なお、「Ａ（Ｖ）」、「Ｂ（Ｖ）」、「Ｃ（Ｖ）」のステップ電圧（ΔＶｐｇｍ）の大きさは、「Ａ（Ｖ）＜Ｂ（Ｖ）＜Ｃ（Ｖ）」となっている。これらの電圧値は、設計等に応じて任意の電圧値を設定すればよい。
【０１２８】
次に、ロウ制御回路２０２は、閾値電圧Ｖｔｈの傾斜が理想的な傾斜となったタイミングで、ステップ電圧（ΔＶｐｇｍ）の電圧値を、通常の電圧値である「Ｂ（Ｖ）」に変更する。これにより、閾値電圧Ｖｔｈの傾斜を理想的な傾斜に維持できる。
【０１２９】
（第２の実施の形態効果）
以上の説明から明らかなように、第２の実施の形態の半導体記憶装置は、書き込み時において、隣接するメモリセルのパス電圧Ｖｐａｓｓの切り替え制御に応じて、閾値電圧Ｖｔｈを書き込むためのステップ電圧（ΔＶｐｇｍ）を可変制御する。これにより、書き込まれる閾値電圧Ｖｔｈの傾斜を理想的な傾斜に近づけることができ、理想的なデータの書き込みを可能とすることができる他、上述の第１の実施の形態と同じ効果を得ることができる。
【０１３０】
（第３の実施の形態）
次に、第３の実施の形態の半導体記憶装置の説明をする。上述の第２の実施の形態は、ステップ電圧（ΔＶｐｇｍ）を可変制御することで、パス電圧Ｖｐａｓｓを高い電圧にすることで変化する閾値電圧Ｖｔｈの傾斜の補正を行う例であった。これに対して、第３の実施の形態は、閾値電圧Ｖｔｈの書き込みを行うためのプログラム電圧Ｖｐｇｍのパルス幅を変更する例である。換言すると、プログラム電圧Ｖｐｇｍの印加時間を変更する例である。
【０１３１】
図１６は、パルス幅の変更前後におけるプログラム電圧Ｖｐｇｍを示す図である。このうち、図１６（ａ）は、図９に示した低い電圧値の閾値電圧Ａ及び閾値電圧Ｂを書き込む際に用いるプログラム電圧Ｖｐｇｍの信号波形である。また、図１６（ｂ）は、図９に示した高い電圧値の閾値電圧Ｃ〜閾値電圧Ｇを書き込む際に用いるプログラム電圧Ｖｐｇｍの信号波形である。
【０１３２】
図１７に示し、また、上述したように、パス電圧Ｖｐａｓｓを高い電圧とすることで、図１７中点線のグラフで示す閾値電圧Ｖｔｈの理想的な傾斜に対して、図１７中実線のグラフで示すように、閾値電圧Ｖｔｈの傾斜が大きくなる。このため、第３の実施の形態の半導体記憶装置のロウ制御回路２０２は、パス電圧Ｖｐａｓｓを高い電圧としている間、図１６（ａ）に示すように、通常よりも狭いパルス幅として印加時間を短くしたプログラム電圧Ｖｐｇｍで、図９に示す閾値電圧Ａ及び閾値電圧Ｂの書き込みを行う。なお、図１６（ａ）に点線で示す波形が通常のパルス幅のプログラム電圧Ｖｐｇｍであり、実線で示す波形がパルス幅を狭めたプログラム電圧Ｖｐｇｍである。
【０１３３】
これにより、プログラム電圧Ｖｐｇｍの印加時間が短くなるため、閾値電圧の傾斜を、図１８に示すように、実線で示す理想的な傾斜よりも小さな傾斜とすることができる。このため、パス電圧Ｖｐａｓｓを高い電圧としている間における閾値電圧Ｖｔｈの大きな傾斜が、パルス幅を狭めたことによる閾値電圧Ｖｔｈの小さな傾斜で相殺され、閾値電圧Ｖｔｈの傾斜を理想的な傾斜に近づけることができる。
【０１３４】
また、ロウ制御回路２０２は、パス電圧Ｖｐａｓｓを高い電圧から通常の電圧に切り替えた後は、図１６（ｂ）に示すように、通常よりも広いパルス幅として印加時間を長くしたプログラム電圧Ｖｐｇｍで、図９に示す閾値電圧Ｃ〜閾値電圧Ｇの書き込みを行う。なお、図１６（ｂ）に点線で示す波形が通常のパルス幅のプログラム電圧Ｖｐｇｍであり、実線で示す波形がパルス幅を広くしたプログラム電圧Ｖｐｇｍである。
【０１３５】
これにより、プログラム電圧Ｖｐｇｍの印加時間が長くなるため、閾値電圧の傾斜を、図１８に示すように、実線で示す理想的な傾斜に近づけることができる。このため、パス電圧Ｖｐａｓｓを高い電圧から通常の電圧に切り替えた際のパスライト効果による変動分を抑制して閾値電圧Ｖｔｈの傾斜を理想的な傾斜に近づけることができる。
【０１３６】
図１９は、閾値電圧Ｖｔｈの傾斜を示す図である。この図１９は、横軸が閾値電圧、縦軸が閾値電圧の傾斜（ΔＶｔｈ/ΔＶｐｇｍ）である。また、点線のグラフ（Ｄｅｆ）が通常動作時のパルス幅でプログラム電圧Ｖｐｇｍを印加した場合であり、実線のグラフ（Ｍａｘ）が通常よりもパルス幅を長くした場合である。この点線及び実線の各グラフを見比べて分かるように、プログラム電圧Ｖｐｇｍのパルス幅を広くすることで、閾値電圧の傾斜を増大させることができる。
【０１３７】
図２０は、パス電圧Ｖｐａｓｓの切り替えのみを行った場合の閾値電圧の傾斜（点線のグラフ）、及び、パス電圧Ｖｐａｓｓの切り替えと共にパルス幅の変更制御を行った場合の閾値電圧の傾斜（実線のグラフ）を示す図である。この図２０は、横軸がステップ電圧（ΔＶｐｇｍ）で、縦軸が閾値電圧Ｖｔｈの電圧値である。
【０１３８】
この図２０の点線のグラフと実線のグラフを見比べてわかるように、パス電圧Ｖｐａｓｓの切り替えと共にパルス幅の変更制御を行うことで、閾値電圧の傾斜を、より理想の傾斜に近づけることができる。
【０１３９】
図２１は、ステップ電圧と閾値電圧の傾斜（ΔＶｔｈ/ΔＶｐｇｍ）との関係を示す特性図である。図２１の横軸がステップ電圧、縦軸が閾値電圧の傾斜角である。また、図２１における点線のグラフは、パス電圧Ｖｐａｓｓの切り替えのみを行った場合のグラフであり、実線のグラフは、パス電圧Ｖｐａｓｓの切り替えと共にパルス幅の変更制御を行った場合のグラフである。
【０１４０】
この図２１の点線のグラフと実線のグラフを見比べてわかるように、パス電圧Ｖｐａｓｓの切り替えと共にパルス幅の変更制御を行うことで、ステップアップ書込み途中の閾値電圧の傾斜の変動を抑制して、閾値電圧Ｖｔｈの傾斜を理想的な傾斜に近づけることができる。
【０１４１】
（第３の実施の形態の効果）
以上の説明から明らかなように、第３の実施の形態の半導体記憶装置は、書き込み時において、隣接するメモリセルのパス電圧Ｖｐａｓｓの切り替え制御に応じて、プログラム電圧Ｖｐｇｍのパルス幅を可変制御する。これにより、書き込まれる閾値電圧Ｖｔｈの傾斜を理想的な傾斜に近づけることができ、理想的なデータの書き込みを可能とすることができる他、上述の各実施の形態と同じ効果を得ることができる。
【０１４２】
本発明の実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。
【０１４３】
例えば、本発明は、図３に示したようにいわゆる３次元メモリに適用されることとしたが、本発明は、２次元メモリにも適用可能である。この場合でも、上述と同じ効果を得ることができる。
【０１４４】
また、上述の実施の形態では、ロウ制御回路２０２は、メモリセルに対してプログラム電圧Ｖｐｇｍに対応する多値のデータの書き込みを行うこととしたが、ロウ制御回路２０２は、メモリセルに対して一つの値のデータの書き込みを行ってもよい。
【０１４５】
これら実施の形態及びその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１４６】
ＢＬ  ビット線、ＷＬ  ワード線、ＳＬ  ソース線、ＳＴＤ  ドレイン側選択トランジスタ、ＳＧＤ  ドレイン側選択ゲート、ＭＣ  メモリセル、ＳＴＳ  ソース側選択トランジスタ、ＳＧＳ  ソース側選択ゲート、ＭＳ  メモリストリング、ＣＬ  柱状部、Ｃｂ  コンタクト部、ＭＨ  メモリホール、ＳＴ  スリット、１  メモリセルアレイ、１０  基板、２０  半導体ボディ、３０  メモリ膜、３１  ブロック絶縁膜、３２  電荷蓄積膜、３３  トンネル絶縁膜、４０  絶縁体、５０  コア層、５１  キャップ層、８０  上層配線、１００  積層体、２０１  カラム制御回路、２０２  ロウ制御回路、２０３  データ入出力バッファ、２０４  ホスト、２０５  アドレスレジスタ、２０６  コマンドインターフェース、２０７  ステートマシン、２０８  電圧生成回路、２１０ａ  第１ポンプ回路、２１０ｂ  第２ポンプ回路、２１１  ロウドライバ、２２０，２２１  カラムドライバ、２２０ａ  ドライバ、２２０ｂ  補償電圧生成回路、３０１  第１のメモリセル、３０２  第２のメモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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