(57)【要約】【課題】メモリセルの高集積化が可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、第１方向に積層された複数の第１導電層ＷＬａ０〜７と、第１方向に積層され、第１方向と交差する第２方向において少なくとも複数の第１導電層と離間する複数の第２導電層ＷＬｂ０〜７と、第２方向において複数の第１導電層と複数の第２導電層との間に設けられ、第１方向に延伸し、第２方向に第１長さを有するメモリピラーＭＰ１と、第２方向において複数の第１導電層と複数の第２導電層との間に設けられ、メモリピラーＭＰ１の隣りに位置し、第１方向に延伸し、第２方向に第１長さより大きい第２長さを有するメモリピラーＭＰ２とを備える。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１方向に積層された複数の第１導電層と、
前記第１方向に積層され、前記第１方向と交差する第２方向において少なくとも前記複数の第１導電層と離間する複数の第２導電層と、
前記第２方向において前記複数の第１導電層と前記複数の第２導電層との間に設けられ、前記第１方向に延伸し、前記第２方向に第１長さを有する第１メモリピラーと、
前記第２方向において前記複数の第１導電層と前記複数の第２導電層との間に設けられ、前記第１メモリピラーの隣りに位置し、前記第１方向に延伸し、前記第２方向に前記第１長さより大きい第２長さを有する第２メモリピラーと、
を具備する半導体記憶装置。
【請求項２】
前記複数の第１導電層は第１直線状部分を含み、前記複数の第２導電層は第２直線状部分を含み、前記第１メモリピラーは前記第１直線状部分と前記第２直線状部分との間に配置される請求項１に記載の半導体記憶装置。
【請求項３】
前記第１直線状部分と前記第２直線状部分は、前記第１方向及び第２方向と交差する第３方向に延伸し、互いに対向している請求項２に記載の半導体記憶装置。
【請求項４】
前記複数の第１導電層は第１曲線部分を含み、前記複数の第２導電層は第２曲線部分を含み、前記第２メモリピラーは前記第１曲線部分と前記第２曲線部分との間に配置される請求項１に記載の半導体記憶装置。
【請求項５】
前記第１曲線部分及び前記第２曲線部分の外周は円弧形状を含む請求項４に記載の半導体記憶装置。
【請求項６】
前記第１方向に直交する断面において、前記第１メモリピラーの断面の外周は矩形形状を有し、前記第２メモリピラーの断面の外周は円形形状を有する請求項１に記載の半導体記憶装置。
【請求項７】
前記第１メモリピラーは第１半導体層を含み、前記第２メモリピラーは第２半導体層を含み、前記第１方向に直交する断面において、前記第１半導体層の断面の外周は矩形形状を有し、前記第２半導体層の断面の外周は円形形状または楕円形状のいずれかを有する請求項１に記載の半導体記憶装置。
【請求項８】
前記第１メモリピラー及び前記第２メモリピラーは、前記複数の第１導電層側から順に設けられたシリコン酸化膜、シリコン窒化膜、シリコン酸化膜、及び半導体層をそれぞれ含む請求項１に記載の半導体記憶装置。
【請求項９】
前記第１メモリピラー及び前記第２メモリピラーは、ブロック絶縁膜、電荷蓄積膜、トンネル絶縁膜、及び半導体層をそれぞれ有する請求項１に記載の半導体記憶装置。
【請求項１０】
前記第１メモリピラーと前記第２メモリピラーは交互に配列されている請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが三次元に配列された半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９６９８１５６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルの高集積化が可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１方向に積層された複数の第１導電層と、前記第１方向に積層され、前記第１方向と交差する第２方向において少なくとも前記複数の第１導電層と離間する複数の第２導電層と、前記第２方向において前記複数の第１導電層と前記複数の第２導電層との間に設けられ、前記第１方向に延伸し、前記第２方向に第１長さを有する第１メモリピラーと、前記第２方向において前記複数の第１導電層と前記複数の第２導電層との間に設けられ、前記第１メモリピラーの隣りに位置し、前記第１方向に延伸し、前記第２方向に前記第１長さより大きい第２長さを有する第２メモリピラーと、を具備する。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態の半導体記憶装置の構成を示すブロック図である。
【図２】図２は、実施形態におけるメモリセルアレイが有するブロックの回路図である。
【図３】図３は、実施形態におけるメモリセルアレイの一例を示す平面図である。
【図４】図４は、図３におけるＡ−Ａ’線に沿った断面図である。
【図５】図５は、図３におけるＢ−Ｂ’線に沿った断面図である。
【図６】図６は、実施形態におけるメモリピラーの平面構成を示す図である。
【図７】図７は、図６におけるＣ−Ｃ’線に沿ったメモリピラーの断面図である。
【図８】図８は、図６におけるＤ−Ｄ’線に沿ったメモリピラーの断面図である。
【図９】図９は、図６におけるＥ−Ｅ’線に沿ったメモリピラーの断面図である。
【図１０Ａ】図１０Ａは、実施形態の半導体記憶装置の各製造工程における構造の平面図である。
【図１０Ｂ】図１０Ｂは、実施形態の半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。
【図１０Ｃ】図１０Ｃは、実施形態の半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【図１１Ａ】図１１Ａは、実施形態の半導体記憶装置の各製造工程における構造の平面図である。
【図１１Ｂ】図１１Ｂは、実施形態の半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。
【図１１Ｃ】図１１Ｃは、実施形態の半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【図１２Ａ】図１２Ａは、実施形態の半導体記憶装置の各製造工程における構造の平面図である。
【図１２Ｂ】図１２Ｂは、実施形態の半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。
【図１２Ｃ】図１２Ｃは、実施形態の半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【図１３Ａ】図１３Ａは、実施形態の半導体記憶装置の各製造工程における構造の平面図である。
【図１３Ｂ】図１３Ｂは、実施形態の半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。
【図１３Ｃ】図１３Ｃは、実施形態の半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【図１４Ａ】図１４Ａは、実施形態の半導体記憶装置の各製造工程における構造の平面図である。
【図１４Ｂ】図１４Ｂは、実施形態の半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。
【図１４Ｃ】図１４Ｃは、実施形態の半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【図１５Ａ】図１５Ａは、実施形態の半導体記憶装置の各製造工程における構造の平面図である。
【図１５Ｂ】図１５Ｂは、実施形態の半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。
【図１５Ｃ】図１５Ｃは、実施形態の半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【図１６Ａ】図１６Ａは、実施形態の半導体記憶装置の各製造工程における構造の平面図である。
【図１６Ｂ】図１６Ｂは、実施形態の半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。
【図１６Ｃ】図１６Ｃは、実施形態の半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【図１７Ａ】図１７Ａは、実施形態の半導体記憶装置の各製造工程における構造の平面図である。
【図１７Ｂ】図１７Ｂは、実施形態の半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。
【図１７Ｃ】図１７Ｃは、実施形態の半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【図１８Ａ】図１８Ａは、実施形態の半導体記憶装置の各製造工程における構造の平面図である。
【図１８Ｂ】図１８Ｂは、実施形態の半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。
【図１８Ｃ】図１８Ｃは、実施形態の半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【図１９】図１９は、実施形態における第１メモリピラーの形成方法を示す各工程の構造の断面図である。
【図２０】図２０は、実施形態における第１メモリピラーの形成方法を示す各工程の構造の断面図である。
【図２１】図２１は、実施形態における第１メモリピラーの形成方法を示す各工程の構造の断面図である。
【図２２】図２２は、実施形態における第２メモリピラーの形成方法を示す各工程の構造の断面図である。
【図２３】図２３は、実施形態における第２メモリピラーの形成方法を示す各工程の構造の断面図である。
【図２４】図２４は、実施形態における第２メモリピラーの形成方法を示す各工程の構造の断面図である。
【図２５】図２５は、実施形態におけるフラットセルの書き込み特性を示す図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
【０００８】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。ここでは、不揮発性半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に三次元に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
［実施形態］
以下に、実施形態の半導体記憶装置について説明する。
【００１０】
１．半導体記憶装置の構成
まず、実施形態の半導体記憶装置のブロック構成について説明する。図１は、実施形態の半導体記憶装置の構成を示すブロック図である。なお、図１では、各ブロック間の接続の一部を矢印線により示しているが、ブロック間の接続はこれらに限定されない。
【００１１】
図１に示すように、半導体記憶装置１は、メモリセルアレイ１１、ロウデコーダ１２、センスアンプ１３、電圧発生回路１４、及びシーケンサ１５を備える。
【００１２】
１．１  各ブロックの構成
以下に、各ブロックの構成について説明する。
【００１３】
メモリセルアレイ１１は、複数のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…ＢＬＫｎ（ｎは０以上の整数）を備える。以降、ブロックＢＬＫと記した場合、ブロックＢＬＫ０〜ＢＬＫｎの各々を示すものとする。ブロックＢＬＫは、ロウ方向及びカラム方向にそれぞれ延伸する配線に関連付けられ、三次元に配置された複数のメモリセルトランジスタを含む。メモリセルアレイ１１及びブロックＢＬＫの詳細については後述する。
【００１４】
ロウデコーダ１２は、外部コントローラ（不図示）から受信したロウアドレスをデコードする。ロウデコーダ１２は、ロウアドレスのデコード結果に基づいて、ブロックＢＬＫのいずれかを選択し、更に選択したブロックＢＬＫにおけるワード線を選択する。具体的には、ワード線を選択するための種々の配線に電圧を与える。
【００１５】
センスアンプ１３は、データの読み出し時には、いずれかのブロックＢＬＫから読み出されたデータをセンスし、必要な演算を行う。センスアンプ１３は、またデータの書き込み時には、書き込みデータに応じた電圧をメモリセルアレイ１１に転送する。
【００１６】
電圧発生回路１４は、書き込み動作、読み出し動作、及び消去動作に必要な各種電圧を発生し、ロウデコーダ１２及びセンスアンプ１３等に供給する。
【００１７】
シーケンサ１５は、半導体記憶装置１全体の動作を制御する。具体的には、シーケンサ１５は、外部コントローラからの命令に基づいて書き込み動作、読み出し動作、及び消去動作を実行する際に、電圧発生回路１４、ロウデコーダ１２、及びセンスアンプ１３等を制御する。
【００１８】
１．２  メモリセルアレイ１１の回路構成
前述したように、メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎを備える。ブロックＢＬＫ０〜ＢＬＫｎの各々は、同じ構成を有する。以下に、１つのブロックＢＬＫの回路構成を説明する。
【００１９】
図２は、メモリセルアレイ１１が有するブロックＢＬＫの回路図である。ブロックＢＬＫは、複数のストリングユニットＳＵ０、ＳＵ１、…を含む。以降、ストリングユニットＳＵと記した場合、複数のストリングユニットの各々を示すものとする。また、ストリングユニットＳＵは、複数のメモリグループＭＧを含む。各々のメモリグループＭＧは、並列に接続された２つのメモリストリングＭＳａ及びＭＳｂを含む。以下、メモリストリングＭＳａ及びＭＳｂを限定しない場合は、メモリストリングＭＳと表記する。
【００２０】
メモリストリングＭＳａは、例えば８個のメモリセルトランジスタ（以下、メモリセルとも記す）ＭＣａ０〜ＭＣａ７、並びに選択トランジスタＳＴａ１及びＳＴａ２を含む。同様に、メモリストリングＭＳｂは、例えば８個のメモリセルトランジスタ（以下、メモリセルとも記す）ＭＣｂ０〜ＭＣｂ７、並びに選択トランジスタＳＴｂ１及びＳＴｂ２を含む。以下、メモリセルトランジスタＭＣａ０〜ＭＣａ７及びＭＣｂ０〜ＭＣｂ７を限定しない場合は、メモリセルトランジスタＭＣと表記する。また、選択トランジスタＳＴａ１及びＳＴｂ１を限定しない場合は、選択トランジスタＳＴ１と表記し、選択トランジスタＳＴａ２及びＳＴｂ２を限定しない場合は、選択トランジスタＳＴ２と表記する。
【００２１】
メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積層とを含み、データを不揮発に保持する。なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁層を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。
【００２２】
また、メモリストリングＭＳの各々に含まれるメモリセルトランジスタＭＣの個数は、１６個や３２個、４８個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。更に、メモリストリングＭＳの各々に含まれる選択トランジスタＳＴ１及びＳＴ２の個数は任意であり、それぞれ１個以上あればよい。
【００２３】
メモリストリングＭＳに含まれるメモリセルトランジスタＭＣ及び選択トランジスタＳＴ１及びＳＴ２は、それぞれが直列に接続されている。具体的には、メモリストリングＭＳａにおいて、選択トランジスタＳＴａ２、メモリセルトランジスタＭＣａ０〜ＭＣａ７、及び選択トランジスタＳＴａ１の順に各々の電流経路が直列に接続される。メモリストリングＭＳｂも同様に、選択トランジスタＳＴｂ２、メモリセルトランジスタＭＣｂ０〜ＭＣｂ７、及び選択トランジスタＳＴｂ１の順に各々の電流経路が直列に接続される。
【００２４】
１つのメモリグループＭＧに含まれる選択トランジスタＳＴａ１のドレインと選択トランジスタＳＴｂ１のドレインとは、複数のビット線ＢＬ０、…、ＢＬ（ｍ−１）、但し（ｍ−１）は２以上の整数）のいずれか１つに接続される。以降、ビット線ＢＬと記した場合、複数のビット線ＢＬ０〜ＢＬ（ｍ−１）の各々を示すものとする。ビット線ＢＬは、センスアンプ１３によって独立に制御される。また、１つのメモリグループＭＧに含まれる選択トランジスタＳＴａ２のソースと選択トランジスタＳＴｂ２のソースとは、ソース線ＳＬに接続される。
【００２５】
ストリングユニットＳＵ内の複数の選択トランジスタＳＴａ１のゲートは、選択ゲート線ＳＧＤａ（ＳＧＤａ０またはＳＧＤａ１、…）に接続される。複数の選択トランジスタＳＴｂ１のゲートは、選択ゲート線ＳＧＤｂ（ＳＧＤｂ０またはＳＧＤｂ１、…）に接続される。具体的には、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴａ１のゲートは、選択ゲート線ＳＧＤａ０に接続され、複数の選択トランジスタＳＴｂ１のゲートは、選択ゲート線ＳＧＤｂ０に接続される。同様に、ストリングユニットＳＵ１内の複数の選択トランジスタＳＴａ１のゲートは、選択ゲート線ＳＧＤａ１に接続され、複数の選択トランジスタＳＴｂ１のゲートは、選択ゲート線ＳＧＤｂ１に接続される。以下、選択ゲート線ＳＧＤａ及びＳＧＤｂを限定しない場合は、選択ゲート線ＳＧＤと表記する。各選択ゲート線ＳＧＤは、ロウデコーダ１２によって独立に制御される。
【００２６】
同一のブロックＢＬＫ内の複数の選択トランジスタＳＴａ２のゲートは、選択ゲート線ＳＧＳａに接続され、複数の選択トランジスタＳＴｂ２のゲートは、選択ゲート線ＳＧＳｂに共通に接続される。選択ゲート線ＳＧＳａ及びＳＧＳｂは、例えばロウデコーダ１２によって同様に制御されてもよいし、ロウデコーダ１２によって独立に制御されてもよい。以下、選択ゲート線ＳＧＳａ及びＳＧＳｂを限定しない場合は、選択ゲート線ＳＧＳと表記する。
【００２７】
同一のブロックＢＬＫ内の複数のメモリセルトランジスタＭＣａ０〜ＭＣａ７の制御ゲートは、ブロックＢＬＫ毎に設けられたワード線ＷＬａ０〜ＷＬａ７にそれぞれ共通に接続され、複数のメモリセルトランジスタＭＣｂ０〜ＭＣｂ７の制御ゲートは、ブロックＢＬＫ毎に設けられたワード線ＷＬｂ０〜ＷＬｂ７にそれぞれ共通に接続される。ワード線ＷＬａ０〜ＷＬａ７及びＷＬｂ０〜ＷＬｂ７は、ロウデコーダ１２によって独立に制御される。以降、ワード線ＷＬａと記した場合、ワード線ＷＬａ０〜ＷＬａ７の各々を示し、ワード線ＷＬｂと記した場合、ワード線ＷＬｂ０〜ＷＬｂ７の各々を示すものとする。さらに、ワード線ＷＬａ及びＷＬｂを限定しない場合は、ワード線ＷＬと表記する。
【００２８】
ブロックＢＬＫは、例えば、データの消去単位であり、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＣの保持するデータは、一括して消去される。また、書き込み動作及び読み出し動作は、１つのストリングユニットＳＵの１つのワード線ＷＬに接続された複数のメモリセルトランジスタＭＣに対して一括して行われる。
【００２９】
メモリセルアレイ１１内において、同一列に配置にされた複数のメモリグループＭＧの選択トランジスタＳＴａ１のドレイン及びＳＴｂ１のドレインは、いずれかのビット線ＢＬに接続される。すなわち、ビット線ＢＬは、複数のストリングユニットＳＵ間で各ストリングユニットＳＵの１つのメモリグループＭＧを共通に接続する。ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続された複数のメモリグループＭＧを含む。
【００３０】
また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。そして、メモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。メモリセルアレイ１１内において、選択ゲート線ＳＧＳ、ワード線ＷＬ、及び選択ゲート線ＳＧＤが半導体基板の上方に積層されることで、メモリセルトランジスタＭＣが三次元に積層されている。
【００３１】
１．３  メモリセルアレイ１１の平面構成
次に、図３を用いて、メモリセルアレイ１１の平面構成について説明する。図３は、メモリセルアレイ１１の一例を示す平面図であり、ストリングユニットＳＵ０の一部を示している。図３を含む以降の図面において、相互に直交（または交差）し、半導体基板面に平行な２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向（ＸＹ面）に対して直交（または交差）する方向をＺ方向とする。
【００３２】
図３に示すように、ストリングユニットＳＵ０は、セル領域１００、フックアップ領域（または引き出し領域）２００、及びコンタクト領域３００を含む。具体的には、半導体基板に平行なＸ方向に沿って、ストリングユニットＳＵ０の一端から他端に向かってフックアップ領域２００、セル領域１００、及びコンタクト領域３００が順に設けられる。なお、フックアップ領域２００は、ストリングユニットＳＵ０の両端に設けられていてもよい。また、セル領域１００及びコンタクト領域３００は、Ｘ方向に沿って複数設けられていてもよい。
【００３３】
メモリセルアレイ１１では、導電層３３、導電層３４−０〜３４−７、及び導電層３５が、半導体基板面に直交するＺ方向に積層されている。導電層３３は、選択ゲート線ＳＧＳとして機能する。導電層３４−０〜３４−７は、ワード線ＷＬ０〜ＷＬ７としてそれぞれ機能する。導電層３５は、選択ゲート線ＳＧＤとして機能する。
【００３４】
導電層３３、導電層３４−０〜３４−７、及び導電層３５は、メモリトレンチＭＴにより２つに分離されている。メモリトレンチＭＴに沿って複数のメモリピラーＭＰ１及びＭＰ２が設けられる。メモリピラーＭＰ１及びＭＰ２については後述する。具体的には、例えば、導電層３５はメモリトレンチＭＴにより２つに分離され、それぞれが選択ゲート線ＳＧＤａ０及びＳＧＤｂ０として機能する。同様に、導電層３４−０〜３４−７は、メモリトレンチＭＴにより２つに分離され、それぞれがワード線ＷＬａ０〜ＷＬａ７及びＷＬｂ０〜ＷＬｂ７として機能する。導電層３３は、メモリトレンチＭＴにより２つに分離され、それぞれが選択ゲート線ＳＧＳａ及びＳＧＳｂとして機能する。
【００３５】
選択ゲート線ＳＧＤａ０に対応する導電層３５と、選択ゲート線ＳＧＤｂ０に対応する導電層３５とが、Ｘ方向に沿って、メモリトレンチＭＴを介して交互に配置されている。換言すれば、セル領域１００において、選択ゲート線ＳＧＤａ０及びＳＧＤｂ０は櫛型形状をそれぞれ有している。そして、Ｘ方向に沿って、選択ゲート線ＳＧＤａ０の櫛歯（導電層３５）と選択ゲート線ＳＧＤｂ０の櫛歯（導電層３５）とが交互に噛み合うように向かい合わせに配置されている。導電層３３及び３４−０〜３４−７、すなわち選択ゲート線ＳＧＳ及びワード線ＷＬ０〜ＷＬ７も同様である。従って、メモリトレンチＭＴは、セル領域１００において、Ｘ方向に延伸する矩形の波形形状を有している。
【００３６】
セル領域１００には、メモリグループＭＧに対応するメモリピラーＭＰ１及びＭＰ２が、前述したように、メモリトレンチＭＴに沿って交互に設けられる。メモリピラーＭＰ２のＸ方向の長さはメモリピラーＭＰ１のＸ方向の長さよりも大きい。メモリピラーＭＰ１は、メモリトレンチＭＴの直線部分に配置され、メモリピラーＭＰ２は円形部分（または曲線部分）に配置される。以降、メモリピラーＭＰ１に設けられるメモリセルをフラットセルＦＣと称し、メモリピラーＭＰ２に設けられるメモリセルを円形セルＣＣと称する。
【００３７】
ここでは、例えば図３に示すように、選択ゲート線ＳＧＤａ０の導電層３５と、隣接する選択ゲート線ＳＧＤｂ０の導電層３５との間に、Ｙ方向に沿って６個のメモリピラーＭＰ１と６個のメモリピラーＭＰ２とが交互に配列されている。そして、１２個のメモリピラーＭＰ１及びＭＰ２が、Ｘ方向に沿って４列の千鳥状に配置されている。メモリピラーＭＰ１及びＭＰ２の詳細については後述する。なお、ここでは、メモリトレンチＭＴの矩形の波形形状に沿ってメモリピラーＭＰ１及びＭＰ２を配列したが、セル領域１００におけるメモリピラーＭＰ１及びＭＰ２の配列の形状は任意に設定可能である。
【００３８】
フックアップ領域２００では、導電層３３、３４−０〜３４−７、及び３５の端部がＸ方向に沿って階段状に引き出されている。以降、階段状に引き出された領域を、「引き出し領域」と記す。ＦＩＧ．３の例は、ストリングユニットＳＵ０の一方の端部に、選択ゲート線ＳＧＳａ、ワード線ＷＬａ０〜ＷＬａ７、及び選択ゲート線ＳＧＤａ０に対応する引き出し領域が設けられ、他方の端部（不図示）に、選択ゲート線ＳＧＳｂ、ワード線ＷＬｂ０〜ＷＬｂ７、及び選択ゲート線ＳＧＤｂ０に対応する引き出し領域が設けられる場合を示している。
【００３９】
各引き出し領域上には、コンタクトプラグＣＰ１が設けられ、コンタクトプラグＣＰ１が引き出し領域に接続される。すなわち、引き出し領域は、コンタクトプラグＣＰ１との接続部として機能する。コンタクトプラグＣＰ１は、引き出し領域と、メモリセルアレイ１１の上方に設けられた上層配線（不図示）とを電気的に接続する。
【００４０】
コンタクト領域３００では、メモリトレンチＭＴに囲まれた領域に複数のコンタクトプラグＣＰ２が設けられる。コンタクトプラグＣＰ２は、メモリセルアレイ１１を貫通し、メモリセルアレイ１１の上方に設けられた上層配線（不図示）とメモリセルアレイ１１の下方に設けられた回路、例えば、ロウデコーダ１２またはセンスアンプ１３等（不図示）とを電気的に接続する。
【００４１】
メモリトレンチＭＴに囲まれた領域は、コンタクトプラグＣＰ２と、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳとが接しないように絶縁層により形成されている。なお、メモリトレンチＭＴに囲まれた領域内に配置されるコンタクトプラグＣＰ２の個数は任意である。
【００４２】
また、Ｘ方向に延伸するストリングユニットＳＵ０の２つ側面にそれぞれ接するように、Ｘ方向に延伸する２つのスリットＳＬＴが設けられる。スリットＳＬＴは、絶縁材料、例えばシリコン酸化物で埋め込まれている。スリットＳＬＴの側面は、導電層３３、３４−０〜３４−７、及び３５の側面に接している。
【００４３】
１．４  メモリセルアレイの断面構成
次に、メモリセルアレイ１１の断面構造について説明する。図４は、図３におけるＡ−Ａ’線に沿った断面図である。図５は、図３におけるＢ−Ｂ’線に沿った断面図である。なお、説明を簡略化するために、図４及び図５では、ビット線ＢＬを省略している。
【００４４】
図４に示すように、半導体基板３０上には、絶縁層３１が設けられる。半導体基板３０は、例えば、シリコン半導体基板を含む。絶縁層３１は、例えば、シリコン酸化層を含む。
【００４５】
絶縁層３１上には、メモリセルアレイが設けられる。具体的には、セル領域１００及びフックアップ領域２００において、絶縁層３１上に導電層３２が設けられる。導電層３２は、ソース線ＳＬとして機能する。導電層３２は、例えば、タングステン（Ｗ）またはチタンナイトライド（ＴｉＮ）等の金属材料、あるいは多結晶シリコンまたは単結晶シリコン等の半導体を含む。
【００４６】
導電層３２上には、絶縁層３１と、導電層（ＳＧＳ）３３、ワード線導電層３４−０〜３４〜７（ＷＬ０〜ＷＬ７）、及び導電層３５（ＳＧＤ）とが交互に積層された積層体が設けられる。すなわち、導電層３３、３４−０〜３４〜７、及び３５は、それぞれの層間に絶縁層３１を介在させてＺ方向に配置されている。導電層３３、３４−０〜３４−７、及び３５は、例えば、ＷまたはＴｉＮ等の金属材料、あるいは多結晶シリコンまたは単結晶シリコン等の半導体を含む。以下、本実施形態では、導電層３３、３４−０〜３４−７、及び３５に、Ｗ及びＴｉＮを用いた場合について説明する。ＴｉＮは、Ｗを形成する際のバリア層または密着層として機能する。
【００４７】
図４に示した断面において、セル領域１００には、メモリピラーＭＰ１、ＭＰ２がＸ方向に沿って交互に設けられている。メモリピラーＭＰ１、ＭＰ２は、導電層３３、３４−０〜３４−７、及び３５を貫通して延伸し、その底面が導電層３２に接する。各メモリピラーＭＰ１及びＭＰ２は、セル絶縁膜４０及び半導体層４１を有する。なお、半導体層４１の内部には、コア絶縁膜が設けられるが、ここでは省略している。
【００４８】
各メモリピラーＭＰ１、ＭＰ２上には、半導体層４１と電気的に接続されたコンタクトプラグＣＰ３が設けられる。さらに、コンタクトプラグＣＰ３上には、Ｙ方向に延伸するビット線ＢＬ（不図示）が設けられる。すなわち、各メモリピラーＭＰ１、ＭＰ２は、コンタクトプラグＣＰ３を介してビット線ＢＬに電気的に接続される。コンタクトプラグＣＰ３は、導電材料、例えば、Ｗ、チタン（Ｔｉ）を含む。例えば、チタンは、半導体層３９との界面においてシリサイド層を形成し、半導体層との界面における抵抗値を低減するために用いられる。
【００４９】
コンタクト領域３００には、コンタクトプラグＣＰ２が絶縁層３１内に設けられる。コンタクトプラグＣＰ２の底面は、導電層３２の下層に配置された導電層３６に接しており、コンタクトプラグＣＰ２の側面は絶縁層３１に接している。導電層３６は、回路、例えばロウデコーダ１２またはセンスアンプ１３等（不図示）に接続される。コンタクトプラグＣＰ２の底面の位置は、導電層３２の底面より低く、コンタクトプラグＣＰ２の上面の位置は、導電層３５の上面よりも高い。コンタクトプラグＣＰ２は、例えば、Ｗ、Ｔｉ、またはＴｉＮ等の金属材料を含む。コンタクトプラグＣＰ２上には、上層配線（不図示）と接続するためのコンタクトプラグＣＰ４が設けられる。コンタクトプラグＣＰ４は、例えば、Ｗ、Ｔｉ、またはＴｉＮ等の金属材料を含む。コンタクト領域３００とセル領域１００との間には、絶縁層３８が設けられる。
【００５０】
フックアップ領域２００では、導電層３３、３４−０〜３４−７、及び３５がＸ方向に沿って階段状に引き出された領域が設けられる。各引き出し領域上には、コンタクトプラグＣＰ１が設けられる。例えば、コンタクトプラグＣＰ１の上端は、メモリセルアレイ１１の上方に設けられた上層配線及びコンタクトプラグ（ＣＰ２等）を介して、メモリセルアレイ１１の下方に設けられているロウデコーダ１２に接続される。コンタクトプラグＣＰ１は、例えば、Ｗ、Ｔｉ、またはＴｉＮ等の金属材料を含む。
【００５１】
また、図５を用いて、メモリセルアレイの断面構造を説明する。セル領域１００では、Ｙ方向に延伸するメモリトレンチＭＴに沿って、メモリピラーＭＰ１、ＭＰ２が交互に設けられる。図５に示す例では、メモリトレンチＭＴに対して断面のＢ側に配置された導電層３３、３４−０〜３４−７、及び３５（以下、ａ側導電層３７ａと記す）が、選択ゲート線ＳＧＳａ、ワード線ＷＬａ０〜ＷＬａ７、及び選択ゲート線ＳＧＤａ０としてそれぞれ機能する。他方、メモリトレンチＭＴに対して断面のＢ’側に配置された導電層３３、３４−０〜３４−７、及び３５（以下、ｂ側導電層３７ｂと記す）が、選択ゲート線ＳＧＳｂ、ワード線ＷＬｂ０〜ＷＬｂ７、及び選択ゲート線ＳＧＤｂ０としてそれぞれ機能する。
【００５２】
ストリングユニットＳＵのＹ方向における両側面には、Ｘ方向に延伸するスリットＳＬＴが設けられる。スリットＳＬＴの底面は導電層３２の上面に達する。スリットＳＬＴの側面は、導電層３３、３４−０〜３４−７、及び３５の側面にそれぞれ接している。スリットＳＬＴは、絶縁材料、例えば、シリコン酸化物が埋め込まれた絶縁層を含む。
【００５３】
１．５  メモリピラーの構成
次に、実施形態の半導体記憶装置におけるメモリピラーＭＰ１及びＭＰ２の構成について説明する。
【００５４】
以下に、図６を用いて、メモリピラーＭＰ１及びＭＰ２の平面構成を述べる。図６は、図３における領域Ｒを拡大した平面図であり、メモリピラーＭＰ１及びＭＰ２の平面構成を示す。
【００５５】
図６に示すように、導電層３３、３４−０〜３４−７、及び３５のａ側導電層３７ａの端部は、Ｙ方向に直線状に形成された直線部分、及び円形状に形成された円形部分を有する。これら直線部分及び円形部分は、交互に配列されている。同様に、導電層３３、３４−０〜３４−７、及び３５のｂ側導電層３７ｂの端部は、Ｙ方向に直線状に形成された直線部分、及び円形状に形成された円形部分を有し、直線部分及び円形部分は、交互に配列されている。そして、ａ側導電層３７ａの直線部分とｂ側導電層３７ｂの直線部分が対向するように配置され、ａ側導電層３７ａの円形部分とｂ側導電層３７ｂの円形部分が対向するように配置される。
【００５６】
メモリピラーＭＰ１（またはフラットセルＦＣ）は、対向するａ側導電層３７ａの直線部分とｂ側導電層３７ｂの直線部分との間に設けられる。メモリピラーＭＰ１は、例えば、ａ側導電層３７ａ及びｂ側導電層３７ｂの両側から順に設けられたセル絶縁膜４０、半導体層４１、及びコア絶縁膜４２を有する。セル絶縁膜４０は、ブロック絶縁膜４０Ａ、電荷蓄積膜（または電荷蓄積層とも称する）４０Ｂ、及びトンネル絶縁膜（またはトンネル酸化膜）４０Ｃを有する。ブロック絶縁膜４０Ａは、例えば、ａ側導電層３７ａ及びｂ側導電層３７ｂの両側から順に配置されたアルミニウム酸化膜４０Ａａ及びシリコン酸化膜４０Ａｂを有する。なお、詳細図以外では、コア絶縁膜４２は省略している。
【００５７】
メモリピラーＭＰ２（または円形セルＣＣ）は、対向するａ側導電層３７ａの円形部分とｂ側導電層３７ｂの円形部分との間に設けられる。メモリピラーＭＰ２も、メモリピラーＭＰ１と同様に、例えば、ａ側導電層３７ａ及びｂ側導電層３７ｂの両側から順に設けられたセル絶縁膜４０、半導体層４１、及びコア絶縁膜４２を有する。セル絶縁膜４０は、ブロック絶縁膜４０Ａ、電荷蓄積膜４０Ｂ、及びトンネル絶縁膜４０Ｃを有する。ブロック絶縁膜４０Ａは、例えば、ａ側導電層３７ａ及びｂ側導電層３７ｂの両側から順に配置されたアルミニウム酸化膜４０Ａａ及びシリコン酸化膜４０Ａｂを有する。
【００５８】
次に、図７〜図９を用いて、メモリピラーＭＰ１及びＭＰ２の断面構成を述べる。図７は、図６におけるＣ−Ｃ’線に沿ったメモリピラーＭＰ１の断面図である。図８は、図６におけるＤ−Ｄ’線に沿ったメモリピラーＭＰ２の断面図である。図９は、図６におけるＥ−Ｅ’線に沿ったメモリピラーＭＰ１及びＭＰ２の断面図である。ここでは、絶縁層３１を省略している。
【００５９】
以下に、メモリピラーＭＰ１の断面構成を述べる。
【００６０】
図７に示すように、導電層３２上には、離隔して積層された導電層（選択ゲート線ＳＧＳａ、ＳＧＳｂ）３３、導電層（ワード線ＷＬａ０〜ＷＬａ７、ＷＬｂ０〜ＷＬｂ７）３４−０〜３４−７、及び導電層（選択ゲート線ＳＧＤａ０、ＳＧＤｂ０）３５が設けられる。導電層３３、３４−０〜３４−７、３５には、これら導電層を貫くメモリピラーＭＰ１が設けられる。選択ゲート線ＳＧＳａとしての導電層３３と、選択ゲート線ＳＧＳｂとしての導電層３３とは、メモリピラーＭＰ１により分離される。同様に、ワード線ＷＬａ０〜ＷＬａ７としての導電層３４−０〜３４−７と、ワード線ＷＬｂ０〜ＷＬｂ７としての導電層３４−０〜３４−７とは、メモリピラーＭＰ１により分離される。選択ゲート線ＳＧＤａ０としての導電層３５と、選択ゲート線ＳＧＤｂ０としての導電層３５とは、メモリピラーＭＰ１により分離される。
【００６１】
メモリストリングＭＳａは、導電層（選択ゲート線ＳＧＳａ）３３、導電層（ワード線ＷＬａ０〜ＷＬａ７）３４−０〜３４−７、及び導電層（選択ゲート線ＳＧＤａ０）３５と、メモリピラーＭＰ１との交差部に形成される。メモリストリングＭＳｂは、導電層（選択ゲート線ＳＧＳｂ）３３、導電層（ワード線ＷＬｂ０〜ＷＬｂ７）３４−０〜３４−７、及び導電層（選択ゲート線ＳＧＤｂ０）３５と、メモリピラーＭＰ１との交差部に形成される。
【００６２】
メモリピラーＭＰ１は、前述したように、例えばセル絶縁膜４０、半導体層４１、及びコア絶縁層４２を有する。セル絶縁膜４０は、ブロック絶縁膜４０Ａ、電荷蓄積膜４０Ｂ、及びトンネル絶縁膜４０Ｃを有する。ブロック絶縁膜４０Ａは、例えば、アルミニウム酸化膜４０Ａａ及びシリコン酸化膜４０Ａｂを有する。具体的には、ａ側導電層３７ａ及びｂ側導電層３７ｂの内壁に、ブロック絶縁膜４０Ａとしてのアルミニウム酸化膜４０Ａａ及びシリコン酸化膜４０Ａｂが順に設けられる。シリコン酸化膜４０Ａｂの内壁に、電荷蓄積膜４０Ｂが設けられる。電荷蓄積膜４０Ｂの内壁に、トンネル絶縁膜４０Ｃが設けられる。トンネル絶縁膜４０Ｃの内壁に、半導体層４１が設けられる。さらに、半導体層４１の内側に、コア絶縁層４２が設けられる。
【００６３】
メモリピラーＭＰ１と選択ゲート線ＳＧＳａとしての導電層３３とが交差する部分が、選択トランジスタＳＴａ２として機能する。メモリピラーＭＰ１とワード線ＷＬａ０〜ＷＬａ７としての導電層３４−０〜３４−７とが交差する部分が、それぞれメモリセルトランジスタＭＣａ０〜ＭＣａ７として機能する。メモリピラーＭＰ１と選択ゲート線ＳＧＤａ０としての導電層３５とが交差する部分が、選択トランジスタＳＴａ１として機能する。
【００６４】
同様に、メモリピラーＭＰ１と選択ゲート線ＳＧＳｂとしての導電層３３とが交差する部分が、選択トランジスタＳＴｂ２として機能する。メモリピラーＭＰ１とワード線ＷＬｂ０〜ＷＬｂ７としての導電層３４−０〜３４−７とが交差する部分が、それぞれメモリセルトランジスタＭＣｂ０〜ＭＣｂ７として機能する。メモリピラーＭＰ１と選択ゲート線ＳＧＤｂ０としての導電層３５とが交差する部分が、選択トランジスタＳＴｂ１として機能する。
【００６５】
半導体層４１は、メモリセルトランジスタＭＣａ、ＭＣｂ、選択トランジスタＳＴａ１、ＳＴａ２、ＳＴｂ１、ＳＴｂ２のチャネル層として機能する。半導体層４１は、例えば、多結晶シリコン層を含む。
【００６６】
電荷蓄積膜４０Ｂは、メモリセルトランジスタＭＣａ、ＭＣｂにおいて、半導体層４１から注入される電荷を蓄積する電荷蓄積膜として機能する。電荷蓄積膜４０Ｂは、例えば、シリコン窒化膜を含む。
【００６７】
トンネル絶縁膜４０Ｃは、半導体層４１から電荷蓄積膜４０Ｂに電荷が注入される際、または電荷蓄積膜４０Ｂに蓄積された電荷が半導体層４１へ放出される際に電位障壁として機能する。トンネル絶縁膜４０Ｃは、例えば、シリコン酸化膜を含む。
【００６８】
ブロック絶縁膜４０Ａは、電荷蓄積膜４０Ｂに蓄積された電荷が導電層（ワード線ＷＬ）３４−０〜３４−７へ拡散するのを防止する。ブロック絶縁膜４０Ａは、前述したように、例えば、アルミニウム酸化膜４０Ａａ及びシリコン酸化膜４０Ａｂを含む。
【００６９】
以下に、メモリピラーＭＰ２の断面構成を述べる。
【００７０】
図８に示すように、導電層３２上には、離隔して積層された導電層（選択ゲート線ＳＧＳａ、ＳＧＳｂ）３３、導電層（ワード線ＷＬａ０〜ＷＬａ７、ＷＬｂ０〜ＷＬｂ７）３４−０〜３４−７、及び導電層（選択ゲート線ＳＧＤａ０、ＳＧＤｂ０）３５が設けられる。導電層３３、３４−０〜３４−７、３５には、これら導電層を貫くメモリピラーＭＰ２が設けられる。選択ゲート線ＳＧＳａとしての導電層３３と、選択ゲート線ＳＧＳｂとしての導電層３３とは、メモリピラーＭＰ２により分離される。同様に、ワード線ＷＬａ０〜ＷＬａ７としての導電層３４−０〜３４−７と、ワード線ＷＬｂ０〜ＷＬｂ７としての導電層３４−０〜３４−７とは、メモリピラーＭＰ２により分離される。選択ゲート線ＳＧＤａ０としての導電層３５と、選択ゲート線ＳＧＤｂ０としての導電層３５とは、メモリピラーＭＰ２により分離される。
【００７１】
メモリストリングＭＳａは、導電層（選択ゲート線ＳＧＳａ）３３、導電層（ワード線ＷＬａ０〜ＷＬａ７）３４−０〜３４−７、及び導電層（選択ゲート線ＳＧＤａ０）３５と、メモリピラーＭＰ２との交差部に形成される。メモリストリングＭＳｂは、導電層（選択ゲート線ＳＧＳｂ）３３、導電層（ワード線ＷＬｂ０〜ＷＬｂ７）３４−０〜３４−７、及び導電層（選択ゲート線ＳＧＤｂ０）３５と、メモリピラーＭＰ２との交差部に形成される。
【００７２】
メモリピラーＭＰ２は、メモリピラーＭＰ１と同様に、セル絶縁膜４０、半導体層４１、及びコア絶縁層４２を有する。セル絶縁膜４０は、ブロック絶縁膜４０Ａ、電荷蓄積膜４０Ｂ、及びトンネル絶縁膜４０Ｃを含む。ブロック絶縁膜４０Ａは、例えば、アルミニウム酸化膜４０Ａａ及びシリコン酸化膜４０Ａｂを含む。
【００７３】
メモリピラーＭＰ２と選択ゲート線ＳＧＳａとしての導電層３３とが交差する部分が、選択トランジスタＳＴａ２として機能する。メモリピラーＭＰ２とワード線ＷＬａ０〜ＷＬａ７としての導電層３４−０〜３４−７とが交差する部分が、それぞれメモリセルトランジスタＭＣａ０〜ＭＣａ７として機能する。メモリピラーＭＰ２と選択ゲート線ＳＧＤａ０としての導電層３５とが交差する部分が、選択トランジスタＳＴａ１として機能する。
【００７４】
同様に、メモリピラーＭＰ２と選択ゲート線ＳＧＳｂとしての導電層３３とが交差する部分が、選択トランジスタＳＴｂ２として機能する。メモリピラーＭＰ２とワード線ＷＬｂ０〜ＷＬｂ７としての導電層３４−０〜３４−７とが交差する部分が、それぞれメモリセルトランジスタＭＣｂ０〜ＭＣｂ７として機能する。メモリピラーＭＰ２と選択ゲート線ＳＧＤｂ０としての導電層３５とが交差する部分が、選択トランジスタＳＴｂ１として機能する。
【００７５】
図６に示すように、メモリピラーＭＰ１に設けられるメモリセルトランジスタＭＣａ、ＭＣｂ（フラットセルＦＣ）は、ＸＹ面に沿った断面において矩形形状を有する。メモリピラーＭＰ２に設けられるメモリセルトランジスタＭＣａ、ＭＣｂ（円形セルＣＣ）は、ＸＹ面に沿った断面において円形形状あるいは楕円形状を有する。
【００７６】
図６及び図９に示すように、Ｙ方向において、フラットセルＦＣは、円形セルＣＣに接している。具体的には、フラットセルＦＣのシリコン酸化膜４０Ａｂ、電荷蓄積膜４０Ｂ、トンネル絶縁膜４０Ｃ、半導体層４１、及びコア絶縁層４２は、円形セルＣＣのブロック絶縁膜４０Ａとしてのシリコン酸化膜４０Ａｂに接している。さらに、フラットセルＦＣのアルミニウム酸化膜４０Ａａは、円形セルＣＣのアルミニウム酸化膜４０Ａａに接している。フラットセルＦＣと円形セルＣＣとが接する部分に近接するフラットセルＦＣの端部領域を、以降、フリンジ領域と称す。
【００７７】
２．半導体記憶装置の製造方法
次に、実施形態の半導体記憶装置の製造方法について説明する。図１０Ａ〜図１８Ａは、実施形態の半導体記憶装置の各製造工程における構造の平面図である。図１０Ｂ〜図１８Ｂは、半導体記憶装置の各製造工程におけるＡ−Ａ’線に沿った構造の断面図である。図１０Ｃ〜図１８Ｃは、半導体記憶装置の各製造工程におけるＢ−Ｂ’線に沿った構造の断面図である。
【００７８】
まず、図１０Ａ〜図１０Ｃに示すように、半導体基板３０の上方に絶縁層３１、導電層３２、及び複数の絶縁層３１と複数の絶縁層５０との積層体を形成し、さらに、絶縁層５０に階段状に引き出された領域を形成する。具体的には、例えば、ＣＶＤ（Chemical vapor deposition）法（あるいはＡＬＤ（Atomic layer deposition）法）により、図１０Ｂ及び図１０Ｃに示すように、半導体基板３０上に絶縁層３１を形成する。絶縁層３１内に導電層３６を形成する。さらに、絶縁層３１上に導電層３２を形成する。続いて、例えば、ＣＶＤ（あるいはＡＬＤ）法により、導電層３２上に、複数の絶縁層３１と複数の絶縁層５０とが交互に積層された積層体を形成する。次に、フォトリソグラフィ法により、絶縁層５０がＸ方向に順に階段状に引き出された領域（引き出し領域）を形成する。絶縁層５０は、例えば、シリコン窒化層を含む。なお、導電層３６上のコンタクト領域３００に形成された積層体を除去し、除去部分にシリコン酸化層等の絶縁層を形成しておいても良い。
【００７９】
次に、図１１Ａ〜図１１Ｃに示すように、積層体の絶縁層５０を分離するためのトレンチ５１を形成する。具体的には、例えば、ＲＩＥ（Reactive ion etching）法により、図１１Ａ〜図１１Ｃに示すように、積層体の絶縁層５０を分離するトレンチ５１を形成する。
【００８０】
次に、図１２Ａ〜図１２Ｃに示すように、絶縁層５０を分離するトレンチ５１内にメモリピラーＭＰ１を形成する。具体的には、トレンチ５１の側壁に、セル絶縁膜４０及び半導体層４１を順に形成して、メモリピラーＭＰ１を形成する。メモリピラーＭＰ１の詳細な形成方法は後述する。なお、コンタクト領域３００とセル領域１００間のトレンチ５１には、図１２Ｂに示すように、絶縁層３８を形成してもよいし、メモリピラーＭＰ１と同じ層を形成してもよい。
【００８１】
次に、図１３Ａ〜図１３Ｃに示すように、トレンチ５１内に形成されたメモリピラーＭＰ１を分離するホール５２を形成する。具体的には、例えば、ＲＩＥ法により、図１３Ａ〜図１３Ｃに示すように、トレンチ５１内に形成されたメモリピラーＭＰ１を所定間隔で分離するホール５２を形成する。ホール５２の形状は、例えば、楕円形、あるいは円形、矩形等であり、ここでは楕円形の場合を示す。
【００８２】
次に、図１４Ａ〜図１４Ｃに示すように、メモリピラーＭＰ１を分離するホール５２内にメモリピラーＭＰ２を形成する。具体的には、ホール５２の側壁に、セル絶縁膜４０及び半導体層４１を順に形成して、メモリピラーＭＰ１を形成する。メモリピラーＭＰ１の詳細な形成方法は後述する。
【００８３】
次に、図１５Ａ〜図１５Ｃに示すように、コンタクト領域３００にコンタクトプラグＣＰ２を形成する。
【００８４】
次に、図１６Ａ〜図１６Ｃ、及び図１７Ａ〜図１７Ｃに示すように、絶縁層（シリコン窒化層）５０を導電層３３、３４−０〜３４−７、３５に置き換え、さらに、導電層３３、３４−０〜３４−７、３５を分離するスリットＳＬＴを形成する。具体的には、図１６Ａ〜図１６Ｃに示すように、絶縁層３１を全面に形成した後、この絶縁層３１並びに複数の絶縁層３１と複数の絶縁層５０とが積層された積層体に、例えば、ＲＩＥ法により、スリットＳＬＴ用の溝５３を形成する。溝５３は、積層体のＹ方向における両側面にＸ方向に延伸するように形成され、絶縁層３１の表面から導電層３２まで達する。続いて、例えば、燐酸溶液を用いたウェットエッチングにより、溝５３を介して絶縁層（シリコン窒化層）５０を除去する。このウェットエッチングにより絶縁層（シリコン酸化層）３１は除去されず、残存する。これにより、絶縁層３１間に空隙が形成される。さらに、ＣＶＤ（あるいはＡＬＤ）法により、図１７Ａ〜図１７Ｃに示すように、絶縁層３１間の空隙を導電材料、例えばタングステンで埋め込み、導電層３３、３４−０〜３４−７、３５を形成する。続いて、溝５３の内面に残った導電材料を除去した後、例えば、ＣＶＤ（あるいはＡＬＤ）法により、溝５３内に、絶縁材料、例えばシリコン酸化層を埋め込む。これにより、スリットＳＬＴを形成する。
【００８５】
次に、図１８Ａ〜図１８Ｃ、及び図３〜図５に示すように、コンタクトプラグＣＰ１、ＣＰ３を形成する。具体的には、例えば、ＲＩＥ法により、図１８Ａ〜図１８Ｃに示すように、導電層３３、３４−０〜３４−７、３５の引き出し領域上の絶縁層３１にコンタクトプラグＣＰ１用のホール５４を、メモリピラーＭＰ１、ＭＰ２上の絶縁層３１にビアＣＰ３用のホール５５を、さらに、コンタクトプラグＣＰ２上の絶縁層３１にビアＣＰ４用のホール５６をそれぞれ形成する。続いて、例えば、ＣＶＤ（あるいはＡＬＤ）法により、図３〜図５に示すように、ホール５４〜５６内に導電材料、例えば、タングステンを埋め込む。これにより、導電層３３、３４−０〜３４−７、３５の引き出し領域上にコンタクトプラグＣＰ１を、メモリピラーＭＰ１、ＭＰ２上にビアＣＰ３を、コンタクトプラグＣＰ２上にビアＣＰ４をそれぞれ形成する。
【００８６】
その後、ビット線ＢＬ、その他の配線、ビア、及び絶縁層等を形成し、半導体記憶装置の製造が終了する。
【００８７】
２．１  メモリピラーＭＰ１、ＭＰ２の形成方法
次に、図１９〜図２４を用いて、メモリピラーＭＰ１及びＭＰ２の形成方法を説明する。
【００８８】
以下に、メモリピラーＭＰ１の形成方法を述べる。図１９〜図２１は、メモリピラーＭＰ１の形成方法を示す各工程の構造の断面図である。
【００８９】
図１１Ａ〜図１１Ｃを用いて説明したように、ＲＩＥ法により、図１９に示すように、絶縁層３１と絶縁層５０との積層体にトレンチ５１を形成する。
【００９０】
次に、図２０に示すように、例えば、ＣＶＤ法（あるいはＡＬＤ法）により、トレンチ５１の内壁に、アルミニウム酸化膜４０Ａａ、シリコン酸化膜４０Ａｂ、電荷蓄積膜４０Ｂ、及びトンネル絶縁膜４０Ｃを順に形成する。アルミニウム酸化膜４０Ａａとシリコン酸化膜４０Ａｂは、ブロック絶縁膜４０Ａを構成する。
【００９１】
次に、図２１に示すように、例えば、ＣＶＤ法（あるいはＡＬＤ法）により、トンネル絶縁膜４０Ｃの内壁に半導体層４１を形成し、さらに、半導体層４１の内壁にコア絶縁層４２を形成する。以上により、メモリピラーＭＰ１の形成が終了する。
【００９２】
なお、ブロック絶縁膜４０Ａを構成するアルミニウム酸化膜４０Ａａとシリコン酸化膜４０Ａｂの形成は、上述と異なる方法を用いることも可能である。まず、図１９に示したように、積層体にトレンチ５１を形成した後、トレンチ５１の内壁に露出した絶縁層（シリコン窒化層）５０を酸化する。これにより、絶縁層５０のトレンチ５１に露出した部分にシリコン酸化膜４０Ａｂが形成される。ここで、酸化により形成されたシリコン酸化膜４０Ａｂの膜厚が足りないときは、ＣＶＤ（あるいはＡＬＤ）法により、このシリコン酸化膜４０Ａｂの側面に、さらにシリコン酸化膜を堆積する。続いて、同様に、シリコン酸化膜４０Ａｂの内壁に、電荷蓄積膜４０Ｂ、トンネル絶縁膜４０Ｃ、半導体層４１、及びコア絶縁膜４２を順に形成する。その後、積層体内の絶縁層５０を導電層に置き換える工程が行われる。この工程において、絶縁層５０を除去して空隙を形成すると、メモリピラーＭＰ１へ伸びる空隙の先端にシリコン酸化膜４０Ａｂが露出する。続いて、露出したシリコン酸化膜４０Ａｂの側面にアルミニウム酸化膜４０Ａａを形成する。以上により、シリコン酸化膜４０Ａｂと導電層との間に、ブロック絶縁膜４０Ａとしてのアルミニウム酸化膜４０Ａａが形成できる。このように、絶縁層５０を酸化してシリコン酸化膜４０Ａｂを形成することにより、メモリセルトランジスタの特性を向上できる。
【００９３】
次に、メモリピラーＭＰ２の形成方法を述べる。図２２〜図２４は、メモリピラーＭＰ２の形成方法を示す各工程の構造の断面図である。
【００９４】
図１２Ａ〜図１２Ｃを用いて説明したようにトレンチ５１内にメモリピラーＭＰ１を形成した後、ＲＩＥ法により、図２２に示すように、トレンチ５１内に形成されたメモリピラーＭＰ１を分離するホール５２を形成する。その後は、メモリピラーと同様に、図２３に示すように、ＣＶＤ（あるいはＡＬＤ）法により、ホール５２の内壁に、アルミニウム酸化膜４０Ａａ、シリコン酸化膜４０Ａｂ、電荷蓄積膜４０Ｂ、及びトンネル絶縁膜４０Ｃを順に形成する。続いて、図２４に示すように、ＣＶＤ（あるいはＡＬＤ）法により、ホール５２内のトンネル絶縁膜４０Ｃの内壁に、半導体層４１及びコア絶縁層４２を順に形成する。以上により、メモリピラーＭＰ２の形成が終了する。
【００９５】
なお、メモリピラーＭＰ２のアルミニウム酸化膜４０Ａａやシリコン酸化膜４０Ａｂの形成方法においても、前述したメモリピラーＭＰ１におけるアルミニウム酸化膜４０Ａａやシリコン酸化膜４０Ａｂの他の形成方法を用いることができる。
【００９６】
３．実施形態の効果
本実施形態によれば、メモリセルの高集積化が可能な半導体記憶装置を提供できる。さらに、メモリセルの特性を向上させることができる。
【００９７】
以下に、実施形態の効果について詳述する。例えば、複数のワード線及び選択ゲート線を分離するためのメモリトレンチを形成し、メモリトレンチ内にメモリ機能膜を堆積する。その後、メモリトレンチを分離する絶縁領域を形成して、メモリセルを含む個々のメモリピラーを形成する（比較例）。これにより、メモリピラーの半導体層を絶縁領域で分離する構造を得る。このような構造では、積層された複数のワード線及び選択ゲート線を絶縁領域で分離する必要があるため、絶縁領域は比較的大きな面積を必要とする。このため、メモリセル（あるいはメモリピラー）の高集積化が困難な場合が生じる。
【００９８】
そこで、本実施形態では、メモリピラーＭＰ１が設けられるメモリトレンチＭＴを分離する絶縁領域を、単なる絶縁領域とするのではなく、その絶縁領域にメモリピラーＭＰ２を形成する。これにより、前記絶縁領域を、配列されるメモリピラーＭＰ１間を絶縁する領域として利用すると共に、新たなメモリセルトランジスタとしても利用する。この結果、メモリピラー（あるいはメモリセル）を高密度に配置することができ、メモリセルの高集積化が可能となる。
【００９９】
また、上述した比較例では、メモリセルに書き込み電圧を印加すると、メモリセルの端部に存在する絶縁領域に電界が生じる。以下、メモリセルの端部に生じる電界をフリンジ電界と称する。このため、メモリセルと絶縁領域とが接する部分に近接するメモリセルの端部には、メモリセルの中央部よりもフリンジ電界によって電界が集中し、メモリセルの閾値電圧の上昇が抑制される場合がある。
【０１００】
しかし、本実施形態では、フラットセルＦＣに接するように円形セルＣＣが配置されている。このため、フラットセルＦＣ端部におけるフリンジ電界の影響は、円形セルＣＣのチャネルによる遮蔽効果で軽減される。これにより、図２５に示すように、書き込み電圧Ｖpgmによる閾値電圧の上昇の傾きを増大させることができる。これにより、フラットセルＦＣにおける書き込み特性を向上させることができる。
【０１０１】
フラットセルＦＣは、書き込み電圧Ｖpgmによる閾値電圧上昇の傾きが大きいため、例えば、ＳＬＣ、ＭＬＣ、ＴＬＣ、あるいはこれ以上のビット数が記憶可能なメモリセルとして使用可能である。
【０１０２】
以上述べたように、本実施形態の半導体記憶装置によれば、メモリセルの高集積化が可能で、記憶容量の大容量化を図ることができる。さらに、メモリセルの書き込み特性を向上させることができる。
【０１０３】
４．その他変形例等
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１０４】
１…半導体記憶装置、１１…メモリセルアレイ、１２…ロウデコーダ、１３…センスアンプ、１４…電圧発生回路、１５…シーケンサ、３０…半導体基板、３１…絶縁層、３２…導電層、３３…導電層、３４−０〜３４−７，３５…導電層、３６…導電層、４０…セル絶縁膜、４０Ａ…ブロック絶縁膜、４０Ａａ…アルミニウム酸化膜、４０Ａｂ…シリコン酸化膜、４０Ｂ…電荷蓄積膜、４０Ｃ…トンネル絶縁膜、４１…半導体層、４２…コア絶縁膜、１００…セル領域、２００…フックアップ領域、３００…コンタクト領域、ＣＰ１，ＣＰ２…コンタクトプラグ、ＭＰ１，ＭＰ２…メモリピラー、ＳＬＴ…スリット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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