(57)【要約】      （修正有）【課題】半導体素子に追加センサを設けることなく、半導体素子が故障に至る前に劣化や異常を検出する。【解決手段】電圧駆動型の半導体素子１０１を駆動するゲート駆動回路１０４において、電力変換装置の各アームにある半導体素子のセンスエミッタ端子（ＳＳ）とエミッタ主端子（ＭＳ）との間の端子間電圧を測定し、これに基づいて当該素子に流れる電流を計算し、各素子に流れる電流の相対的変化から故障可能性のある素子を推定する。【効果】半導体素子に追加センサを設けることなく、当該半導体素子にかかる電流や電圧を他の半導体素子のそれと相対比較することにより、半導体素子間の温度差が予め設定した許容範囲を超えたか否か等を検知できるため、半導体素子が故障に至る前に劣化や異常を検出できる。従って、電力変換装置の稼動中における故障発生を防止し、高信頼な電力変換装置やゲート駆動回路を提供できる。また、状態監視保全にも役立つ。【選択図】図２
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【特許請求の範囲】
【請求項１】
電力変換装置の各アームを構成する複数の半導体素子の状態監視方法であって、
電力変換装置の故障予測部が、前記半導体素子のセンスエミッタ端子とエミッタ主端子との間のＶｅ電圧を測定し、前記複数の半導体素子に流れる電流および／または前記Ｖｅ電圧の相対的変化から劣化または異常が発生した前記半導体素子を検出する状態監視方法。
【請求項２】
請求項１に記載の状態監視方法において、
前記故障予測部、または電力変換装置のゲート駆動回路にある電流検出部が、前記Ｖｅ電圧に基づいて前記半導体素子に流れる電流を計算することを特徴とする状態監視方法。
【請求項３】
請求項１に記載の状態監視方法において、
前記故障予測部が、測定されたＶｅ電圧をそのまま相対比較することを特徴とする状態監視方法。
【請求項４】
請求項１乃至３のいずれかに記載の状態監視方法において、
前記複数の半導体素子間の許容温度差に相当する前記複数の半導体素子間の電流差ΔＩまたはＶｅ電圧差ΔＶｅに基づいて、各半導体素子に流れる電流値が各半導体素子の平均電流値±ΔＩもしくは初期電流値±ΔＩを逸脱した半導体素子、または各半導体素子のＶｅ電圧値が各半導体素子の平均Ｖｅ値±ΔＶｅもしくは各半導体素子の初期Ｖｅ値±ΔＶｅを逸脱した半導体素子を、劣化または異常が発生した半導体素子として検出することを特徴とする状態監視方法。
【請求項５】
請求項１乃至４のいずれかに記載の状態監視方法おいて、
前記故障予測部が、一定の時間間隔ごとに前記複数の半導体素子に流れる電流値またはＶｅ電圧値の最大値を相対比較することを特徴とする状態監視方法。
【請求項６】
請求項５に記載の状態監視方法おいて、
前記一定の時間間隔は、電力変換装置が駆動する三相交流モータの交流電流の１周期分以上の時間間隔であることを特徴とする状態監視方法。
【請求項７】
請求項１乃至６のいずれかに記載状態監視方法において、
前記電力変換装置の同一アームにおいて複数の半導体素子が並列接続されていることを特徴とする状態監視方法。
【請求項８】
請求項７に記載の状態監視方法において、
並列接続された半導体素子間の電流差ΔＩまたはＶｅ電圧差ΔＶに基づいて、並列接続された当該半導体素子それぞれのスイッチング時のゲート駆動電流を調整し、並列素子間の電流差またはＶｅ電圧差を低減することを特徴とする状態監視方法。
【請求項９】
請求項１乃至８のいずれかに記載の状態監視方法において、
前記半導体素子がＳｉＣ−ＭＯＳＦＥＴであることを特徴とする状態監視方法。
【請求項１０】
請求項１乃至９のいずれかに記載の状態監視方法において、
前記半導体素子を駆動するゲート駆動回路が、短絡検知部およびゲート遮断部を有し、前記短絡検知部が、各半導体素子に流れる電流が規定値を超えた場合に、前記故障予測部および前記ゲート駆動回路の上位にある指令論理部を介さずに、前記ゲート遮蔽部により前記半導体素子のゲートを遮断することを特徴とする状態監視方法。
【請求項１１】
請求項１０に記載の状態監視方法において、
前記規定値が、前記半導体素子の定格電流を超える電流値であることを特徴とする状態監視方法。
【請求項１２】
複数の半導体素子により各アームを構成する電力変換装置であって、
前記半導体素子のセンスエミッタ端子とエミッタ主端子との間のＶｅ電圧を測定し、前記複数の半導体素子に流れる電流および／または前記Ｖｅ電圧の相対的変化から劣化または異常が発生した前記半導体素子を検出する故障予測部を備える電力変換装置。
【請求項１３】
請求項１２に記載の電力変換装置において、
前記故障予測部、または電力変換装置のゲート駆動回路上にある電流検出部が、前記Ｖｅ電圧に基づいて前記半導体素子に流れる電流を計算することを特徴とする電力変換装置。
【請求項１４】
請求項１２に記載の電力変換装置において、
前記故障予測部が、測定されたＶｅ電圧をそのまま相対比較することを特徴とする電力変換装置。
【請求項１５】
請求項１２乃至１４のいずれかに記載の電力変換装置において、
前記複数の半導体素子間の許容温度差に相当する前記複数の半導体素子間の電流差ΔＩまたはＶｅ電圧差ΔＶｅに基づいて、各半導体素子に流れる電流値が各半導体素子の平均電流値±ΔＩもしくは初期電流値±ΔＩを逸脱した半導体素子、または各半導体素子のＶｅ電圧値が各半導体素子の平均Ｖｅ値±ΔＶｅもしくは各半導体素子の初期Ｖｅ値±ΔＶｅを逸脱した半導体素子を、劣化または異常が発生した半導体素子として検出することを特徴とする電力変換装置。
【請求項１６】
請求項１２乃至１５のいずれかに記載の電力変換装置において、
前記故障予測部が、一定の時間間隔ごとに前記複数の半導体素子に流れる電流値またはＶｅ電圧値の最大値を相対比較することを特徴とする電力変換装置。
【請求項１７】
請求項１６に記載の電力変換装置において、
前記一定の時間間隔は、電力変換装置が駆動する三相交流モータの交流電流の１周期分以上の時間間隔であることを特徴とする電力変換装置。
【請求項１８】
請求項１２乃至１７のいずれかに記載の電力変換装置において、
同一アームにおいて複数の半導体素子が並列接続されていることを特徴とする電力変換装置。
【請求項１９】
請求項１８に記載の電力変換装置において、
ゲート駆動回路が、並列接続された半導体素子間の電流差ΔＩまたはＶｅ電圧差ΔＶに基づいて、並列素子間の電流差またはＶｅ電圧差を低減するように、並列接続された当該半導体素子それぞれのスイッチング時のゲート駆動電流を調整することを特徴とする電力変換装置。
【請求項２０】
請求項１２乃至１９のいずれかに記載の電力変換装置において、
前記半導体素子がＳｉＣ−ＭＯＳＦＥＴであることを特徴とする電力変換装置。
【請求項２１】
請求項１２乃至２０のいずれかに記載の電力変換装置において、
ゲート駆動回路が、各半導体素子に流れる電流が規定値を超えた場合に、前記故障予測部および前記ゲート駆動回路の上位にある指令論理部を介さずに、前記半導体素子のゲートを遮断することを特徴とする電力変換装置。
【請求項２２】
請求項２１に記載の電力変換装置において、
前記規定値が、前記半導体素子の定格電流を超える電流値であることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧駆動型の半導体素子のゲート駆動回路および素子故障の予測方法に関する。
【背景技術】
【０００２】
高速にスイッチングが可能で、かつ大電力を制御できるＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）が、家庭用の小容量インバータから鉄道などで用いられる大容量インバータまで、幅広く利用されている。ＩＧＢＴなど電圧駆動型の半導体素子を駆動する回路として、ゲートに印可する電圧を制御することにより半導体素子のオン・オフを制御するゲートドライバなどのゲート駆動回路が使われている。近年では、Ｓｉ（シリコン）のＩＧＢＴに代わって、低損失なＳｉＣ（炭化ケイ素）のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor：金属−絶縁体−半導体電界効果トランジスタ）を適用したインバータが普及しつつあり、鉄道用インバータでも、ＳｉＣ−ＭＯＳＦＥＴの駆動に適したゲート駆動回路が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１６／２０７９５４号
【特許文献２】特開２０００‐３２４８４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明者がインバータの故障について鋭意検討した結果、次の知見を得るに至った。
【０００５】
インバータ稼動中に故障が発生すると、システムの損傷や計画外のシステム停止が生じ、大きな経済的損失が発生する可能性がある。こうした状況を防止するには、半導体素子が故障に至る前に、半導体素子の劣化や異常を検出することが求められる。
【０００６】
鉄道用３相交流インバータ（電力変換装置）では、ＵＶＷの各相は、直列に接続された半導体素子から構成される。架線電圧に近い高圧側の半導体素子は上アームの素子、グラウンド電位（レール）に近い低圧側の半導体素子は下アームの素子などと呼ばれる。
【０００７】
電力変換装置を構成する素子としてＳｉＣ−ＭＯＳＦＥＴを適用する場合、鉄道用途では複数の素子を並列接続して駆動することが一般的である。すなわち、同一アーム内に複数の素子が並列に接続された状態で、ゲート駆動回路からの指令に従って個々の素子がオン・オフする。したがって、素子の特性ばらつきや主回路のインピーダンスばらつきに起因して、並列に接続された各素子を流れる電流が互いにアンバランスする可能性がある。並列素子間の電流が不均一になると、電流が多く流れる素子に発生するスイッチング損失（発熱）が大きくなるため、並列素子間で温度差が発生する。このため、電流が多く流れる素子では温度変化が大きくなって他の素子よりも寿命が低下し、インバータシステムの信頼性を低下させる懸念がある。
【０００８】
そこで、各素子に流れる電流を計測・比較できれば、インバータ内の個々の素子を流れる電流の不均一性を評価できる。他の素子に比べて有意に電流値が異なる素子を検出することにより、素子が故障に至る前に劣化や異常を検出し、素子交換などの対策を素子の故障前に講じることにより、インバータシステムの寿命の低下を防ぐことができる。ここで、素子の故障とは、電圧駆動型の半導体素子の場合、ゲートに印可する電圧を制御することにより半導体素子のオン・オフを制御できなくなる状態などを言う。
【０００９】
また、温度や電圧ではなく、電流を計測することの利点として、（１）素子自体の特性の変化（劣化）を検出できること、（２）同一アーム内に並列接続された素子にも適用できること、が挙げられる。（１）は、素子間の温度差は、素子の特性の変化だけではなく、インバータ内での各素子の設置場所による熱伝達率の違いや熱抵抗の経時変化など、素子自体の特性変化以外の要因によっても引き起こされるため、温度センサ等で素子直近の温度を計測するよりも、素子の電流や電圧を計測する方が、故障に至る前に素子の劣化や異常を検出する目的に適しているためである。（２）は、互いに並列接続された素子は同一の電圧値を示すため、各素子の電流を計測するほうが、並列素子間のアンバランスを検出する目的に適しているためである。
【００１０】
素子の劣化や異常を検出する先行技術として、特許文献１がある。特許文献１では、素子（ＩＧＢＴ）の「電流波形の導通、遮断時の時間当たりの電流変化率は、電力用半導体の温度に依存する」ことを利用して、電流変化率の変動からＩＧＢＴの温度の検出を行う例が開示されている。しかしながら、発明者らの調査から、ＳｉＣ−ＭＯＳＦＥＴの場合、特に電流の導通時（スイッチングのターンオン時）においては、温度によって電流変化率が変化しないことが確認された。したがって、特許文献１の手法をそのままＳｉＣ−ＭＯＳＦＥＴに適用することは困難である。
【００１１】
また、特許文献２には、短絡状態を判断するための半導体素子に流れる電流を計測するひとつの手段として、半導体素子の内部の寄生のインダクタンスの両端にスイッチング時に発生する電圧を積分することにより電流を計算する技術が開示されている。しかし、半導体素子が故障に至る前に、半導体素子の劣化や異常を検出することや、インバータ内の各素子に流れる電流を比較する手段は開示されていない。
【００１２】
本発明の目的は、半導体素子に追加センサを設けることなく、半導体素子が故障に至る前に劣化や異常を検出することに関する。
【課題を解決するための手段】
【００１３】
本発明は、電圧駆動型の半導体素子を駆動するゲート駆動回路において、電力変換装置の各アームにある半導体素子のセンスエミッタ端子（ＳＳ）とエミッタ主端子（ＭＳ）との間の端子間電圧を測定し、これに基づいて当該素子に流れる電流を計算し、各素子に流れる電流の相対的変化から故障可能性のある素子を推定する構成に関する。
【発明の効果】
【００１４】
本発明によれば、半導体素子に追加センサを設けることなく、当該半導体素子にかかる電流や電圧を他の半導体素子のそれと相対比較することにより、半導体素子間の温度差が予め設定した許容範囲を超えたか否か等を検知できるため、半導体素子が故障に至る前に劣化や異常を検出できる。したがって、電力変換装置の稼動中における故障発生を防止し、高信頼な電力変換装置やゲート駆動回路を提供できる。また、状態監視保全にも役立つ。
【図面の簡単な説明】
【００１５】
【図１】実施例１にかかる鉄道用インバータシステムの構成図
【図２】実施例１にかかる半導体素子の故障予測装置の構成図
【図３】実施例１にかかる半導体素子の故障予測装置の詳細構成図
【図４】実施例１にかかる半導体素子の故障判定値を決める手順
【図５】半導体素子の閾値電圧の大小とスイッチング波形との関係の説明図
【図６】半導体素子の閾値電圧の差とスイッチング損失の差の関係の説明図
【図７】電力変換装置の各相各アームにある半導体素子を流れる電流の相対比較により、故障が予測される素子を検出する方法の説明図
【図８】個々の半導体素子を流れる電流の時間変化の追跡により、故障が予測される素子を検出する方法の説明図
【図９】実施例２にかかる半導体素子の故障予測装置の構成図
【図１０】実施例３にかかる半導体素子の故障予測装置の構成図
【図１１】実施例４にかかる半導体素子の故障予測装置の構成図
【発明を実施するための形態】
【００１６】
実施例では、電力変換装置の各アームを構成する複数の半導体素子の状態監視方法であって、電力変換装置の故障予測部が、半導体素子のセンスエミッタ端子とエミッタ主端子との間のＶｅ電圧を測定し、複数の半導体素子に流れる電流および／またはＶｅ電圧の相対的変化から劣化または異常が発生した半導体素子を検出するものを開示する。
【００１７】
また、実施例では、複数の半導体素子により各アームを構成する電力変換装置であって、半導体素子のセンスエミッタ端子とエミッタ主端子との間のＶｅ電圧を測定し、複数の半導体素子に流れる電流および／またはＶｅ電圧の相対的変化から劣化または異常が発生した半導体素子を検出する故障予測部を備えるものを開示する。
【００１８】
また、実施例では、故障予測部または電力変換装置のゲート駆動回路上にある電流検出部が、Ｖｅ電圧に基づいて半導体素子に流れる電流を計算することを開示する。
【００１９】
また、実施例では、故障予測部が、測定されたＶｅ電圧をそのまま相対比較することを開示する。
【００２０】
また、実施例では、複数の半導体素子間の許容温度差に相当する複数の半導体素子間の電流差ΔＩに基づいて、各半導体素子に流れる電流値が各半導体素子の平均電流値±ΔＩを逸脱した半導体素子を劣化または異常が発生した半導体素子として検出することを開示する。
【００２１】
また、実施例では、複数の半導体素子間の許容温度差に相当する複数の半導体素子間のＶｅ電圧差ΔＶｅに基づいて、各半導体素子のＶｅ電圧値が各半導体素子の平均Ｖｅ値±ΔＶｅを逸脱した半導体素子を劣化または異常が発生した半導体素子として検出することを開示する。
【００２２】
また、実施例では、複数の半導体素子間の許容温度差に相当する複数の半導体素子間の電流差ΔＩに基づいて、各半導体素子に流れる電流値が各半導体素子の初期電流値±ΔＩを逸脱した半導体素子を劣化または異常が発生した半導体素子として検出することを開示する。
【００２３】
また、実施例では、複数の半導体素子間の許容温度差に相当する複数の半導体素子間のＶｅ電圧差ΔＶｅに基づいて、各半導体素子のＶｅ電圧値が各半導体素子の初期Ｖｅ値±ΔＶｅを逸脱した半導体素子を劣化または異常が発生した半導体素子として検出することを開示する。
【００２４】
また、実施例では、故障予測部が、一定の時間間隔ごとに複数の半導体素子に流れる電流値またはＶｅ電圧値の最大値を相対比較することを開示する。また、一定の時間間隔は、電力変換装置が駆動する三相交流モータの交流電流の１周期分以上の時間間隔であることを開示する。
【００２５】
また、実施例では、電力変換装置の同一アームにおいて複数の半導体素子が並列接続されていることを開示する。また、並列接続された半導体素子間の電流差ΔＩまたはＶｅ電圧差ΔＶに基づいて、並列接続された当該半導体素子それぞれのスイッチング時のゲート駆動電流を調整し、並列素子間の電流差またはＶｅ電圧差を低減することを開示する。また、ゲート駆動回路が、並列接続された半導体素子間の電流差ΔＩまたはＶｅ電圧差ΔＶに基づいて、並列素子間の電流差またはＶｅ電圧差を低減するように、並列接続された当該半導体素子それぞれのスイッチング時のゲート駆動電流を調整することを開示する。
【００２６】
また、実施例では、半導体素子がＳｉＣ−ＭＯＳＦＥＴであることを開示する。
【００２７】
また、実施例では、半導体素子を駆動するゲート駆動回路が、短絡検知部およびゲート遮断部を有し、短絡検知部が、各半導体素子に流れる電流が規定値を超えた場合に、故障予測部およびゲート駆動回路の上位にある指令論理部を介さずに、ゲート遮蔽部により半導体素子のゲートを遮断することを開示する。また、ゲート駆動回路が、各半導体素子に流れる電流が規定値を超えた場合に、故障予測部およびゲート駆動回路の上位にある指令論理部を介さずに、半導体素子のゲートを遮断することを開示する。また、規定値が、半導体素子の定格電流を超える電流値であることを開示する。
【００２８】
以下、上記およびその他の本発明の新規な特徴と効果について図面を参酌して説明する。なお、図面は専ら発明理解のために用いるものであり、権利範囲を減縮するものではない。
【実施例１】
【００２９】
図１は、本実施例にかかる鉄道用インバータシステムの構成図である。
【００３０】
本実施例にかかる鉄道用インバータシステムでは、ＭＯＳＦＥＴ（電圧駆動型の半導体素子）１０１とフィルタコンデンサ１０３によりパワーユニット１００を構成する。ＵＶＷ相それぞれにおいて、ＭＯＳＦＥＴ１０１が直列に接続されており、各ＭＯＳＦＥＴ１０１には、通流方向が逆方向となるように還流ダイオード１０２が並列接続されている。また、各ＭＯＳＦＥＴ１０１には、指令論理部１０５からの指令に従い、ＭＯＳＦＥＴを駆動させるゲート駆動回路１０４が配置されている。ＵＶＷ相それぞれの上アームＭＯＳＦＥＴと下アームＭＯＳＦＥＴとの接続点は、パワーユニット１００の出力としてモータ１０６と接続されている。また、各ＭＯＳＦＥＴ１０１は、ゲート駆動回路１０４を介して故障予測部１１３に接続されている。指令論理部１０５は、故障予測部１１３に含まれている。故障予測部１１３は、各ＭＯＳＦＥＴ１０１の電流を計測・比較し、故障可能性のある素子を予測する。
【００３１】
架線１０７からの直流電力は、集電装置１０８、複数の遮断機１０９およびフィルタリアクトル１１０を介して、平滑化され、ノイズを除去するためのフィルタコンデンサ１０３の高圧側に入力される。なお、フィルタコンデンサ１０３の低圧側は、車輪１１１を介して、電気的なグラウンドであるレール１１２に接続されている。そして、鉄道用インバータシステムは、パワーユニット内のＵＶＷ相のＭＯＳＦＥＴを交互にスイッチングすることにより３相交流を生成してモータ１０６に送る。ＭＯＳＦＥＴ１０１やフィルタコンデンサ１０３とともにパワーユニット１００内に配置されているゲート駆動回路１０４は、指令論理部１０５からの指令に従い、ＭＯＳＦＥＴ１０１を駆動する。指令論理部１０５は、演算装置、メモリおよび入出力手段を備え、所定のプログラムに従ってＭＯＳＦＥＴを駆動する指令を出力する。なお、本実施例にかかるゲート駆動回路では、半導体素子としてＭＯＳＦＥＴを駆動する例を説明するが、半導体素子はＭＯＳＦＥＴに限らず、例えばＩＧＢＴでも良い。
【００３２】
図２は、本実施例にかかる半導体素子の故障予測装置の構成図である。図１に示す鉄道用インバータシステムの構成図のうち、Ｕ相の上下アームのみ詳細に図示し、Ｖ相およびＷ相は同様の構成であるため、略記している。以降の説明においても同様である。電源電圧１１４（図１のフィルタコンデンサ１０３の印加電圧）とグラウンド電位１１５との間に、ＭＯＳＦＥＴ１０１が直列に接続されており、各ＭＯＳＦＥＴ１０１には、通流方向が逆方向となるように還流ダイオード１０２が並列接続されている。各ＭＯＳＦＥＴ１０１には、センスエミッタ端子（ＳＳ）とエミッタ主端子（ＭＳ）が元来備わっており、ゲート駆動回路１０４には、ＭＯＳＦＥＴ１０１のゲート端子（Ｇ）、ＳＳ端子、ＭＳ端子がそれぞれ接続されている。Ｇ端子、ＳＳ端子、ＭＳ端子は、インバータシステムに搭載できるよう半導体素子や還流ダイオードを一体化したパワー半導体モジュールにもともと備え付けられているため、故障予測のためだけの新たな端子をパワー半導体モジュールに取り付ける必要はない。各素子を駆動するゲート駆動回路１０４は、それぞれ上位の故障予測部１１３に接続されている。故障予測部１１３は、インターフェイス部１、指令論理部１０５、電流検出部２、相対比較部３、許容変動量指定部４、出力部５から構成される。
【００３３】
指令論理部１０５からインターフェイス部１を介して駆動指令が各素子のゲート駆動回路１０４に入力される。ゲート駆動回路１０４は、駆動指令が入力されている間、ＭＯＳＦＥＴ１０１のＧ−ＳＳ端子間にＭＯＳＦＥＴ１０１の閾値電圧を超える電圧を印加し（たとえば＋１５Ｖ）、ＭＯＳＦＥＴ１０１をオンさせて電流を流す（ターンオン）。また、ゲート駆動回路１０４は、指令論理部１０５から駆動指令が入力されていない間は、ＭＯＳＦＥＴ１０１のＧ−ＳＳ端子間に閾値電圧を下回る電圧を印加し（たとえば−１０Ｖ）、ＭＯＳＦＥＴ１０１をオフさせて電流を遮断する（ターンオフ）。
【００３４】
また、ゲート駆動回路１０４は、ＭＳ−ＳＳ端子間の電圧（図２のＶｅ電圧）を測定しており、ＭＯＳＦＥＴ１０１に流れる電流を測定する。Ｖｅ電圧とＭＳ−ＳＳ端子間を流れる電流（Ｉ）との間には（式１）の関係がある。
Ｖｅ＝−Ｌｅ*ｄＩ／ｄｔ・・・（式１）
ここで、ＬｅはＭＳ−ＳＳ端子間の寄生インダクタンス、ｄＩ／ｄｔはＭＳ−ＳＳ端子間を流れる電流（Ｉ）の時間変化率である。負号は、電流の変化を妨げる向きに逆起電力Ｖｅが発生することを意味する。また、ＭＳ−ＳＳ端子間を流れる電流は、ＭＯＳＦＥＴ１０１を流れる電流と等しい。したがって、（式１）より、Ｌｅの値を予め測定しておけば、ゲート駆動回路１０４に入力されたＶｅ電圧を用いてＭＯＳＦＥＴ１０１のｄＩ／ｄｔを検出することができ、さらにそれを時間積分すれば、ＭＯＳＦＥＴ１０１を流れる電流（Ｉ）を検出することができる。
【００３５】
電力変換装置の各相各アームにあるすべての素子のＶｅ電圧は、ゲート駆動回路１０４を介して、上位の故障予測部１１３に集約される。図１では、Ｕ相上アームのＶｅ電圧をＵ１、Ｕ相下アームのＶｅ電圧をＵ２で示した（Ｖ相およびＷ相も同様である）。故障予測部１１３の中の電流検出部２では、上述のようにＶｅ電圧を積分して、各素子を流れる電流を計算する。Ｖｅ電圧の積分は、アナログ回路で構成してもよいし、デジタル積分器等で計算しても良い。なお、図２では、上位の故障予測部１１３に各素子のＶｅ電圧を集約させた後に、故障予測部１１３の内部の電流検知部２で電流計算する例を示したが、各素子のゲート駆動回路１０４の内部に電流検知部２を設け、各素子においてＶｅ電圧から電流値を計算した後に、上位の故障予測部１１３に各素子の電流値を集約する構成であっても良い。
【００３６】
電流検出部２で計算された各アームにあるすべての素子の電流値は、故障予測部１１３の内部の相対比較部３で互いに比較され、他の素子に対して相対的に有意な差で電流値が逸脱した素子については、故障可能性のある素子として検出し、出力部５に表示する。他の素子に対して相対的に有意な差で電流値が逸脱したか否かは、許容変動量指定部４が指定する変動幅を逸脱するか否かで判定する。
【００３７】
図３は、本実施例にかかる半導体素子の故障予測装置の詳細構成図を示す。相対比較部３は、記憶部６、比較部７から構成される。記憶部６は、電流検出部２で計算された各相各アームの電流値を保持する。許容変動量指定部４は、他の素子に対して相対的に有意な差で電流値が逸脱したか否かを判定するために、許容される変動範囲（上限値：ＵＬ、下限値：ＬＬ）を比較部７に指定する。比較部７では、各相各アームごとに、記憶部６で保持されている電流値（Ｉｃａｌ）と、許容変動量指定部４から指定された許容変動範囲とを比較し、ＬＬ≦Ｉｃａｌ≦ＵＬの場合は正常とし、Ｉｃａｌ＜ＬＬまたはＵＬ＜Ｉｃａｌの場合は故障が予測される素子として検出する。出力部５は、比較部７で故障が予測された素子が検出された場合、その情報を外部に出力してユーザに明示する。本構成により、故障の可能性のある素子を故障前に検出できるため、保守や部品（素子）交換のタイミングを適正化でき、インバータシステムの長寿命化と保守コストの低減につながる。
【００３８】
時間と共に素子が劣化していく原因としては、特定の素子に電流が集中して過熱を引き起こし、当該素子の特性が変化することが考えられる。そこで、記憶部６で各相各アームの素子に流れる電流を保持する手段としては、電流のピーク値（最大値）を保持しても良い。その場合、各素子間で電流値を相対比較する際は、相またはアームが異なる素子ではピーク電流が流れるタイミングが時間的にずれるため、故障検知部１１３に時々刻々と入力される各素子の電流情報を同時刻で比較する方法は必ずしも適切ではない。そこで、図３に示すように、比較タイミングを指定する構成（比較タイミング指定部８）を設けても良い。比較タイミング指定部８は、比較部７に接続され、電流値の比較タイミングを指定する。ＰＷＭ制御の３相交流インバータの場合では、モータ１０６を流れる交流電流の１周期の時間内に、インバータを構成する各素子に原理的に少なくとも１回はピーク電流が流れることを利用する。たとえば、電鉄用のモータ電流の周波数は概ね０〜２００Ｈｚの範囲内にあるため、１００Ｈｚでは１０ｍｓの間に電力変換装置内の各素子に少なくとも１回はピーク電流が流れる。そこで、比較タイミング指定部８は１０ｍｓ以上の時間間隔を空けて比較タイミングを比較部７に指示することにより、各素子のピーク電流を相対比較することが可能になる。
【００３９】
図４は、許容変動量指定部４が比較部７に与える許容変動範囲（上限値：ＵＬ、下限値：ＬＬ）の導出手順を示す。インバータシステムを構成する半導体素子の寿命に影響する主な要因としては、素子（ＭＯＳＦＥＴ）の特性劣化やはんだ接合部の熱疲労などが挙げられる。ＭＯＳＦＥＴの閾値電圧の変動やばらつきに伴って電流アンバランスが発生することで特定の素子のスイッチング損失（発熱）が増大し、素子間の温度差が拡大する。素子間の温度差が大きくなると、温度変化が相対的に大きい素子の方がはんだ接合部の熱疲労が進展するため、他の素子に対して寿命が低下し、結果インバータシステム全体の信頼性を損なう要因となる。特に、ＳｉＣ−ＭＯＳＦＥＴを適用した鉄道用インバータの場合、同一のアーム内に複数の素子を並列接続して使用することが一般的であるため、アーム間だけでなく、同一アーム内に並列接続された素子間の温度差を低減することも重要である。以下では、同一アーム内に並列接続された２つの素子（ＭＯＳＦＥＴ）の場合を例に、故障素子を予測するための許容変動範囲の導出手順を説明するが、別のアーム間で比較する場合や、ＩＧＢＴなど他の電圧駆動型の半導体素子を対象とした場合でも同様の手法が適用できる。
【００４０】
ＭＯＳＦＥＴのスイッチング中の電流変化率（ｄＩ／ｄｔ）は、（式２）で表せる。ここで、ｇｍは相互コンダクタンス、ｄＶｇｓ／ｄｔはゲート‐ソース間電圧（Ｖｇｓ）の時間変化率である。スイッチング時のｄＩ／ｄｔが発生するタイミングでは、ＭＯＳＦＥＴは飽和領域で動作しているため、ｇｍは（式３）で表せる。ここで、βは利得係数、ＶｔｈはＭＯＳＦＥＴの閾値電圧である。
ｄＩ／ｄｔ＝ｇｍ*ｄＶｇｓ／ｄｔ・・・（式２）
ｇｍ＝β*（Ｖｇｓ−Ｖｔｈ）・・・（式３）
並列接続された２素子間では、同一のＶｇｓが印加するため、（式２）（式３）より、２素子間におけるスイッチング時のｄＩ／ｄｔのアンバランス（したがって電流のアンバランス）は、Ｖｔｈの差に大きく依存する。
【００４１】
図５に、半導体素子の閾値電圧の大小とスイッチング波形との関係の説明図を示す。また、図６に、半導体素子の閾値電圧の差とスイッチング損失の差の関係の説明図を示す。図５に示すように、２素子のうちＶｔｈが小さい方の素子（素子1）が他方（素子２）よりも早くターンオンし、逆にオフ時はＶｔｈの大きい方の素子（素子２）が他方（素子１）よりも早くターンオフするため、オン時、オフ時ともにＶｔｈの小さい方の素子１に電流が集中する。したがって、Ｖｔｈの小さい方の素子１のスイッチング損失が相対的に大きくなり、並列接続された２素子間で温度差が発生する。したがって、図６に示すように、並列素子間でＶｔｈの平均からの差分（ΔＶｔｈ）を横軸に、スイッチング損失の平均からの差分（ΔＥ）を縦軸にとってグラフ化すると、原点を通る右肩下がりの関係性が得られる。
【００４２】
以上の原理を基に、許容変動量指定部４が比較部７に与える許容変動範囲（上限値：ＵＬ、下限値：ＬＬ）の導出手順を示す。
【００４３】
[手順１]許容温度差の指定
素子間の許容温度差（ΔＴ）をユーザ側が指定する。並列接続される素子間の温度差（ΔＴ）は、素子の熱抵抗（Ｒｔｈ）と素子間のスイッチング損失の差（ΔＥ）の積として（式４）で推定でき、ΔＴに対応するΔＥを導出する。
ΔＴ＝Ｒｔｈ*ΔＥ・・・（式４）
【００４４】
[手順２]閾値電圧差とスイッチング損失差との関係の導出
前述のようにΔＥは、２素子間のＶｔｈの差（ΔＶｔｈ）に大きく依存するため、図６に示すようなΔＥとΔＶｔｈの相関関係を導出する。ΔＥとΔＶｔｈの関係は、半導体素子の種類や主回路条件（電源電圧、駆動電流）、ゲート駆動条件（駆動周波数）、温度に依存するため、実験的・統計的に導出してもよいし、素子を解析モデル化（回路モデル、物理モデル）して回路シミュレーションで予め算出することも可能である。
【００４５】
[手順３]許容される閾値電圧差の導出（許容ΔＶｔｈの導出）
（式４）と手順２で導出したΔＥ−ΔＶｔｈ関係より、ΔＴを許容温度差以下に抑制するために許容される閾値電圧差（ΔＶｔｈ＿ｃｌｉｔ）が推定できる。
【００４６】
[手順４]許容される電流変化率の差の導出（許容ΔｄＩ／ｄｔの導出）
ΔＶｔｈ＿ｃｌｉｔに対応する並列接続された２素子間のスイッチング時のｄＩ／ｄｔの差（ΔｄＩ／ｄｔ）を導出する。実験的・統計的に導出してもよいし、（式２）（式３）から解析的に算出してもよい。
【００４７】
[手順５]許容される電流差の導出（許容ΔＩの導出）
手順４のΔｄＩ／ｄｔに半導体素子のスイッチング時間を乗じることで、ΔＴを許容温度差以下に抑制するために許容される電流差（ΔＩ）を導出できる。
【００４８】
[手順６]許容変動量指定部への入力
手順５で導出したΔＩに基づいて、許容変動量指定部４に許容変動範囲（上限値：ＵＬ、下限値：ＬＬ）を入力する。
【００４９】
図７は、電力変換装置の各相各アームにある半導体素子を流れる電流の相対比較により、故障が予測される素子を検出する方法の説明図である。許容温度差（ΔＴ）に相当する各素子間の電流差（ΔＩ）に基づいて、各素子に流れる電流値が、各素子の電流平均値（Ｉａｖｅ）±ΔＩから逸脱した素子を故障が予測される素子として検出する。すなわち、許容変動量指定部４に与える許容変動範囲として、上限値をＵＬ＝Ｉａｖｅ＋ΔＩとし、下限値をＬＬ＝Ｉａｖｅ−ΔＩとする。
【００５０】
以上の方法により、並列接続される素子間の温度差を許容値以下（例えばΔＴ≦５Ｋ）に抑制するためのΔＩを導出でき、各相各アームの素子に流れる電流値を相対比較することで、素子間の温度差が予め指定した許容量を逸脱するか否かを判定し、故障可能性のある素子を検出することが可能となる。なお、許容温度差（ΔＴ）は素子が故障する温度よりも十分に低く設定することにより、故障可能性のある素子を故障前の段階で検出することができる。本手法では、温度センサや電流センサを素子自体に追加で設ける必要がないため、低コストであるとともにインバータ装置の小型化に寄与する。さらに、各素子の電流を測定・比較することで、同一アーム内に複数の素子が並列接続される場合にも適用できる利点がある。
【００５１】
図８は、個々の半導体素子を流れる電流の時間変化の追跡により、故障が予測される素子を検出する方法の説明図である。許容温度差（ΔＴ）に相当する各素子間の電流差（ΔＩ）に基づいて、各素子に流れる電流値が、初期値（Ｉ０）±ΔＩを逸脱した素子を故障が予測される素子として検出する。すなわち、許容変動量指定部４に与える許容変動範囲として、上限値をＵＬ＝Ｉ０＋ΔＩとし、下限値をＬＬ＝Ｉ０−ΔＩとする。図７の場合は、各素子の相対的な電流の変化を検出するため、仮にすべての素子の電流が同様に変動した場合はほとんど変化を検出できないが、本手法では各素子の電流の時間変化を追跡できるため、検出が可能になる利点がある。
【実施例２】
【００５２】
図９は、本実施例にかかる半導体素子の故障予測装置の構成図を示す。本実施例では、実施例１と異なり、インターフェイス部１と相対比較部３との間に電流検出部２が介在せず、半導体素子のＭＳ−ＳＳ端子間の電圧（Ｖｅ電圧）を各相各アーム間で相対比較する。つまり、Ｖｅ電圧を積分せずに、Ｖｅ電圧のまま相対比較する。
【００５３】
実施例１に比較して、電流検出部２を設けない分、故障予測部１１３の構成が簡易化できるのに加え、前述のように、Ｖｅ電圧は、素子の電流変化率（ｄＩ／ｄｔ）や閾値電圧の変動（ΔＶｔｈ）を大きく反映した物理パラメータであるため、上記の素子特性の変化を計測・比較する目的に適した手法である。
【００５４】
許容変動量指定部４が指定する許容変動範囲（上限値：ＵＬ、下限値：ＬＬ）の導出手順としては、実施例１で示した手順５、手順６を手順５´、手順６´に置き換えれば、許容温度差（ΔＴ）に対応するＶｅ電圧の差（ΔＶｅ）が導出できる。
【００５５】
[手順１〜手順４]
実施例１と同じである。
【００５６】
[手順５´]許容されるＶｅ電圧差の導出
Ｖｅ電圧は、ＭＳ−ＳＳ間の寄生インダクタンス（Ｌｅ）と電流変化率（ｄＩ／ｄｔ）の積で表されるため、手順４のΔｄＩ／ｄｔにＬｅを乗じることで、ΔＴを許容温度差以下に抑制するために許容されるＶｅ電圧差（ΔＶｅ）を導出できる。
【００５７】
[手順６´]
手順５´で導出したΔＶｅに基づいて、許容変動量指定部４に許容変動範囲（上限値：ＵＬ、下限値：ＬＬ）を入力する。すなわち、許容変動量指定部４に与える許容変動範囲として、上限値をＵＬ＝Ｖｅａｖｅ（平均値）＋ΔＶｅとし、下限値をＬＬ＝Ｖｅａｖｅ（平均値）−ΔＶｅとする。
【実施例３】
【００５８】
図１０は、本実施例にかかる半導体素子の故障予測装置の構成図を示す。本実施例では、同一アーム内に複数の素子が並列接続され、各素子に流れる電流を均一化するように、各素子を駆動するゲート電流を補正する。以下、実施例１および２との相違点を中心に説明する。
【００５９】
ＭＯＳＦＥＴ１０１ａおよび１０１ｂは同一アーム内に２並列に接続され、各素子のＶｅ電圧（Ｖｅ１、Ｖｅ２）がゲート駆動回路１０４ａに入力されている。Ｕ相下アームおよび他相のアームについても、同様の接続様態であり、全相全アームのＶｅ電圧は、上位の故障検知部１１３に集約される。
【００６０】
差動増幅部１２が、故障予測部１１３内の相対比較部３と指令論理部１０５との間に接続される。ゲート駆動回路１０４ａ内には、駆動制御部９、第１のゲート電流制御部１０、第２のゲート電流制御部１１が設けられている。駆動制御部９はインターフェイス部１を介して指令論理部１０５に接続されている。第１のゲート電流制御部１０は第１のＭＯＳＦＥＴ１０１ａのゲート端子と駆動制御部９との間に、第２のゲート電流制御部１１は第２のＭＯＳＦＥＴ１０１ｂのゲート端子と駆動制御部９との間に接続されている。Ｕ相下アームおよび他相のアームのゲート駆動回路においても、同様の接続様態である。
【００６１】
各相各アームのＭＯＳＦＥＴ１０１ａおよび１０１ｂを流れる電流は電流検出部２でそれぞれ計算され、相対比較部３で比較される。相対比較部３で検出されたＭＯＳＦＥＴ１０１ａと１０１ｂを流れる電流の差分は、差動増幅部１２で増幅され、指令論理部１０５に送られる。このとき、指令論理部１０５は、ＭＯＳＦＥＴ１０１ａと１０１ｂの駆動指令に加えて、ゲート電流制御信号をゲート駆動回路１０４ａ内の駆動制御部９に送信する。駆動制御部９は、ゲート電流制御信号の値に応じて、ＭＯＳＦＥＴ１０１ａと１０１ｂを流れる電流の差を減少させるように、第２のゲート電流制御部１１を調整し、第２のゲート電流（Ｉｇ２）を制御する。たとえば、ＭＯＳＦＥＴ１０１ａを流れる電流が１０１ｂを流れる電流よりも大きい場合には、Ｉｇ２を増大させてＭＯＳＦＥＴ１０１ｂを流れる電流を増加させ、並列素子間の電流を均一化させる。本実施例では、第２のゲート電流制御部１１のみを調整し、第１のゲート電流１０は固定したが、もちろん、両方を調整して電流アンバランスを低減させる方式でも良い。ゲート電流（Ｉｇ１、Ｉｇ２）を調整する手段としては、定電圧源とＭＯＳＦＥＴ１０１のゲート端子との間のゲート抵抗（Ｒｇ１、Ｒｇ２）を可変させる方式でも良いし、可変電流源とＭＯＳＦＥＴ１０１のゲート端子を接続してゲート電流を制御しても良い。
【００６２】
本実施例では、各素子の電流差を検出するのみならず、電流アンバランスを抑制するような駆動制御が可能となる利点がある。
【実施例４】
【００６３】
図１１は、本実施例にかかる半導体素子の故障予測装置の構成図を示す。本実施例では、短絡が発生した際に、上位の指令論理部を介することなく、各アームにあるゲート駆動回路において当該素子のゲートを遮断する。以下、実施例１乃至３との相違点を中心に説明する。
【００６４】
ゲート駆動回路１０４ｃ内には、短絡検知部１３、ゲート遮断部１４が設けられている。その他の接続様態は、実施例３と同様である。短絡検知部１３の入力部は、電圧駆動型の半導体素子１０１のＭＳ−ＳＳ端子間に接続され、短絡検知部１３の出力部はゲート遮断部１４を介して、電圧駆動型の半導体素子１０１のゲート端子（Ｇ）に接続される。Ｕ相下アームおよび他相のアームについても、同様の接続様態である。
【００６５】
短絡検知部１３は、ＭＳ−ＳＳ端子間電圧（Ｖｅ電圧）に基づいて素子に流れる電流を計算し、所定の電流値を超えた場合にはアーム短絡が発生したと判断する。このとき、実施例３のように、上位の指令論理部１０５や故障予測部１１３を介さずに、ゲート遮断部１４が電圧駆動型の半導体素子１０１のゲートをオフ状態にし、アーム短絡によって半導体素子が破壊される前に素子に流れる電流を遮断し、インバータシステムの破壊規模を最小化し、システムの復旧コストを低減できる。
【００６６】
特に、ＳｉＣ−ＭＯＳＦＥＴは飽和電流がＳｉ−ＩＧＢＴよりも大きいため、ＳｉＣ−ＭＯＳＦＥＴを適用したインバータでは、アーム短絡を高速検知し、素子を破壊から保護する必要があるため、本実施例の構成は有効である。
【００６７】
アーム短絡が起きたか否かを判断するためには、短絡検知部１３の内部に検知レベルを設定しておき、Ｖｅ電圧から計算される電流値が上記検知レベルを超えるか否かで判断できる。たとえば、ＳｉＣ−ＭＯＳＦＥＴの短絡電流（飽和電流）は定格時の駆動電流よりも十分に大きいため（例えば１５倍）、定格の２〜３倍に検知レベルを設定しておけば、通常駆動時は誤検知することなく、アーム短絡の発生時のみ高速検知できる。また、図１１ではＵ相上アームのみ短絡検知部１３とゲート遮断部１４を図示したが、全相全アームの素子に同様の構成を設けるため、たとえば、下アームの素子がオン中に、上アームの素子が突然破壊した場合などは、下アームの素子のゲート駆動回路１０４ｄがアーム短絡を検知・遮断可能であり、あらゆるモードでのアーム短絡に対応できる利点がある。
【００６８】
なお、実施例１乃至４を組み合わせて、故障予測精度、駆動制御、短絡保護機能を向上させてもよい。
【符号の説明】
【００６９】
１：インターフェイス部
２：電流検出部
３：相対比較部
４：許容変動量指定部
５：出力部
６：記憶部
７：比較部
８：比較タイミング指定部
９：駆動制御部
１０： 第１のゲート電流制御部
１１： 第２のゲート電流制御部
１２：差動増幅部
１３：短絡検知部
１４：ゲート遮断部
１００：パワーユニット
１０１：電圧駆動型の半導体素子（IGBT、MOSFETなど）
１０２：還流ダイオード
１０３：フィルタコンデンサ
１０４：ゲート駆動回路
１０５：指令論理部
１０６：モータ
１０７：架線
１０８：集電装置
１０９：遮断機
１１０：フィルタリアクトル
１１１：車輪
１１２：レール
１１３：故障予測部
１１４：電源電圧
１１５：グラウンド電位
Ｇ：半導体素子のゲート端子
ＳＳ：半導体素子のセンスエミッタ端子
ＭＳ：半導体素子のエミッタ主端子
Ｌｅ：ＳＳとＭＳとの間の寄生インダクタンス
Ｖｅ：ＳＳとＭＳとの間の端子間電圧
Ｖｔｈ：半導体素子の閾値電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2020102973.tif 000009
【図８】
2020102973.tif 000010
【図９】
2020102973.tif 000011
【図１０】
2020102973.tif 000012
【図１１】
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