(57)【要約】【課題】半導体スイッチング素子のゲート抵抗を高精度に算出する。【解決手段】本発明の実施形態としての電子回路は、複数の第１トランジスタと、前記複数の第１トランジスタを用いて半導体スイッチング素子のゲート端子に駆動用の制御信号を供給する第１動作と、前記複数の第１トランジスタの一部を用いて前記ゲート端子に測定用のパルス電流を供給する第２動作とを選択的に実行する、制御回路と、前記第２動作により前記ゲート端子に前記パルス電流が供給されている期間内に、前記ゲート端子の電圧をサンプリングするサンプルホールド回路と、前記サンプリングした電圧に基づき、前記半導体スイッチング素子のゲート抵抗を計算する計算回路と、を備える。【選択図】図１
2020047990.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１トランジスタと、
前記複数の第１トランジスタを用いて半導体スイッチング素子のゲート端子に駆動用の制御信号を供給する第１動作と、前記複数の第１トランジスタの一部を用いて前記ゲート端子に測定用のパルス電流を供給する第２動作とを選択的に実行する、制御回路と、
前記第２動作により前記ゲート端子に前記パルス電流が供給されている期間内に、前記ゲート端子の電圧をサンプリングするサンプルホールド回路と、
前記サンプリングした電圧に基づき、前記半導体スイッチング素子のゲート抵抗を計算する計算回路と、
を備えた電子回路。
【請求項２】
前記制御回路は、第１の前記第２動作と、第２の前記第２動作とを行い、
前記サンプルホールド回路は、第１の前記第２動作で供給された前記パルス電流の供給開始から第１時間後の第１時刻で前記ゲート端子の電圧をサンプリングし、第２の前記第２動作で供給された前記パルス電流の供給開始から第２時間後の第２時刻で前記ゲート端子の電圧をサンプリングし、前記第２時間は、前記第１時間と異なり、
前記計算回路は、前記第１時刻及び前記第２時刻でサンプリングした前記電圧に基づき、前記ゲート抵抗を計算する
請求項１に記載の電子回路。
【請求項３】
前記計算回路は、前記第１時刻及び前記第２時刻でサンプリングした前記電圧に基づき、前記パルス電流の値を計算する
請求項２に記載の電子回路。
【請求項４】
前記電子回路の温度を検出する温度センサを備え、
前記計算回路は、前記温度センサで検出した温度と、前記サンプリングした電圧とに基づき、前記ゲート抵抗を計算する
請求項１に記載の電子回路。
【請求項５】
前記計算回路は、前記電子回路内の温度と前記ゲート端子に供給されるパルス電流値とを対応づけた情報を用いて前記検出した温度に対応するパルス電流値を特定し、特定したパルス電流値と、前記サンプリングした電圧とに基づき、前記ゲート抵抗を計算する
請求項４に記載の電子回路。
【請求項６】
前記サンプリングした電圧をデジタル値に変換するアナログデジタル変換器を備え、
前記計算回路は、前記デジタル値により前記サンプリングした電圧の値を特定する
請求項１〜５のいずれか一項に記載の電子回路。
【請求項７】
前記サンプルホールド回路と前記アナログデジタル変換器との間に、前記サンプリングした電圧を増幅する増幅器
を備えた請求項６に記載の電子回路。
【請求項８】
前記計算回路は、前記ゲート抵抗に基づき、前記半導体スイッチング素子の温度を計算する
請求項１〜７のいずれか一項に記載の電子回路。
【請求項９】
複数の第１トランジスタと、
前記複数の第１トランジスタとの接続ノードが半導体スイッチング素子のゲート端子に電気的に接続され、前記複数の第１トランジスタに直列に接続された複数の第２トランジスタと、
前記半導体スイッチング素子のゲート端子に前記複数の第１トランジスタの少なくとも１つを介して測定用のパルス電流を供給し、前記パルス電流の供給後、前記パルス電流により前記半導体スイッチング素子の寄生キャパシタに蓄積された電荷を前記複数の第２トランジスタの少なくとも１つを介して放電するように前記第１トランジスタ及び第２トランジスタを制御する制御回路と、
前記電荷の放電期間の間、前記ゲート端子の電圧をサンプリングするサンプルホールド回路と、
前記サンプリングした電圧に基づき、前記半導体スイッチング素子のゲート抵抗を計算する計算回路と、
を備えた電子回路。
【請求項１０】
前記制御回路は、第１個数の前記第１トランジスタを介して前記パルス電流を供給し、前記第１個数の前記第２トランジスタを介して前記電荷を放電するよう制御し、
前記サンプルホールド回路は、前記電荷の放電開始から第１時間後の第１時刻に前記電圧をサンプリングして、
前記制御回路は、前記第１個数の前記第１トランジスタを介して前記パルス電流を供給し、前記第１個数の前記第２トランジスタを介して前記電荷を放電するよう制御し、
前記サンプルホールド回路は、前記電荷の放電開始から前記第１時間と異なる第２時間後の第２時刻に前記電圧をサンプリングし、
前記制御回路は、前記第１個数と異なる第２個数の前記第１トランジスタを介して前記パルス電流を供給し、前記第２個数の前記第２トランジスタを介して前記電荷を放電するよう制御し、
前記サンプルホールド回路は、前記電荷の放電開始から第３時間の経過後の第３時刻に前記電圧をサンプリングし、
前記制御回路は、前記第２個数の前記第１トランジスタを介して前記パルス電流を供給し、前記第２個数の前記第２トランジスタを介して前記電荷を放電するよう制御し、
前記サンプルホールド回路は、前記電荷の放電開始から前記第３時間と異なる第４時間の経過後の第４時刻に前記電圧をサンプリングし、
前記計算回路は、４つの前記サンプリングした電圧に基づき、前記ゲート抵抗を計算する
請求項９に記載の電子回路。
【請求項１１】
前記第２個数は、前記第１個数の２倍もしくは半分である
請求項１０に記載の電子回路。
【請求項１２】
前記第３時間は前記第１時間と同じであり、
前記第４時間は前記第２時間と同じである
請求項１０又は１１に記載の電子回路。
【請求項１３】
前記制御回路は、前記半導体スイッチング素子の駆動期間において前記ゲート端子に駆動用の制御信号を供給するよう前記第１トランジスタ及び前記第２トランジスタを制御する
請求項９〜１２のいずれか一項に記載の電子回路。
【請求項１４】
前記半導体スイッチング素子の非駆動期間において前記パルス電流の供給と前記電荷の放電とを行うよう前記前記第１トランジスタ及び第２トランジスタを制御する
請求項１３に記載の電子回路。
【請求項１５】
前記サンプリングした電圧をデジタル値に変換するアナログデジタル変換器を備え、
前記計算回路は、前記デジタル値により前記サンプリングした電圧の値を特定する
請求項９〜１４のいずれか一項に記載の電子回路。
【請求項１６】
前記サンプルホールド回路と前記アナログデジタル変換器との間に、前記サンプリングした電圧を増幅する増幅器
を備えた請求項１５に記載の電子回路。
【請求項１７】
前記計算回路は、前記ゲート抵抗に基づき、前記半導体スイッチング素子の温度を計算する
請求項９〜１６のいずれか一項に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電子回路に関する。
【背景技術】
【０００２】
高耐圧の半導体スイッチング素子のジャンクション温度を検知することで、半導体スイッチング素子の寿命を予測することができる。半導体スイッチング素子のゲート抵抗は、温度の上昇にともない増加する特性がある。したがって、ゲート抵抗を検出することで、半導体スイッチング素子の温度を推定し、寿命を予測できる。
【０００３】
正弦波電流を半導体スイッチング素子のゲート端子に入力して、ゲート電圧を検知し、検知したゲート電圧からゲート抵抗を算出する手法がある。ゲート電極の寄生インダクタと寄生キャパシタにより決まる共振周波数と同じ周波数の正弦波電流を入力することで、当該寄生インダクタと寄生キャパシタの影響を無視できる。ゲート抵抗の両端の電圧を増幅して検波回路でＤＣ（Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ）電圧に変換し、さらに増幅することで、ゲート抵抗の両端の電圧を読み取る。読み取った電圧からゲート抵抗の値を算出することができる。
【０００４】
しかしながら、この手法では、ゲート寄生インダクタンスを事前に調べておく必要があり、煩雑であった。また、正弦波電流を入力する回路が別途必要であり、回路面積が増大した。
【０００５】
また、高耐圧の半導体スイッチング素子のゲート端子にパルス電流を入力する手法もある。この手法では、寄生キャパシタと寄生抵抗とに起因して発生した台形波であるゲート電圧を２つの時刻で測定し、ＡＤ変換する。ＡＤ変換した電圧に基づき、ゲート抵抗と入力電流との両方を算出する。この手法では、半導体スイッチング素子の寄生キャパシタが既知であれば、パルス電流の電流値が未知であっても、ゲート抵抗を算出することができる。
【０００６】
しかしながら、この手法では、２つの時刻で検知したゲート電圧を直接、ＡＤ変換する必要があるため、ゲート抵抗値の算出精度を上げるためには、高い実行分解能を有するＡＤＣ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）が必要であった。また、電流を入力する回路が別途必要であり、面積が増大化する問題があった。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】An IGBT Driver Concept with Integrated Real-Time Junction Temperature MeasurementPCIM 2014
【非特許文献２】On-line Virtual Junction Temperature Measurement via DC Gate Current InjectionCIPS2018
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の実施形態は、半導体スイッチング素子のゲート抵抗を高精度に算出することを可能とする電子回路を提供する。
【課題を解決するための手段】
【０００９】
本発明の実施形態としての電子回路は、複数の第１トランジスタと、前記複数の第１トランジスタを用いて半導体スイッチング素子のゲート端子に駆動用の制御信号を供給する第１動作と、前記複数の第１トランジスタの一部を用いて前記ゲート端子に測定用のパルス電流を供給する第２動作とを選択的に実行する、制御回路と、前記第２動作により前記ゲート端子に前記パルス電流が供給されている期間内に、前記ゲート端子の電圧をサンプリングするサンプルホールド回路と、前記サンプリングした電圧に基づき、前記半導体スイッチング素子のゲート抵抗を計算する計算回路と、を備える。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る電子回路を示す図。
【図２】トランジスタに供給する制御電圧の例と、半導体スイッチング素子のオン期間及びオフ期間の例を示す図。
【図３】半導体スイッチング素子のゲート電圧の例を示す図。
【図４】電流源及び寄生成分（ゲート抵抗及び寄生キャパシタ）を含む等価回路の例を示す図。
【図５】第１の実施形態に係る動作の説明図。
【図６】第２の実施形態に係る電子回路を示す図。
【図７】第３の実施形態に係る電子回路を示す図。
【図８】第３の実施形態の概要を説明するための図。
【図９】パルス電流源、出力抵抗、寄生成分（ゲート抵抗及び寄生キャパシタ）を含む等価回路図。
【図１０】放電時の出力抵抗、寄生成分（ゲート抵抗及び寄生キャパシタ）を含む等価回路図。
【図１１】ゲート抵抗を求める処理の具体例を説明する図。
【図１２】ゲート抵抗を求める処理の具体例を説明する図。
【図１３】ゲート抵抗を求める処理の具体例を説明する図。
【図１４】ゲート抵抗を求める処理の具体例を説明する図。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら、本発明の実施形態について説明する。
【００１２】
（第１の実施形態）
図１に、本実施形態に係る電子回路を含む駆動システムを示す。駆動システムは、電子回路１と、半導体スイッチング素子２とを備えている。
【００１３】
半導体スイッチング素子２は、電子回路１から供給される制御信号（例えば制御電圧）により、オンの状態とオフの状態とが切り替わる高耐圧の半導体素子である。本実施形態では半導体スイッチング素子２は、高耐圧パワーＭＯＳトランジスタである。半導体スイッチング素子２は、寄生成分として、寄生抵抗Ｒｇ、寄生キャパシタＣｇ、及び寄生インダクタＬｇを含む。図では、寄生抵抗Ｒｇと寄生キャパシタＣｇのみ示している。高耐圧パワーＭＯＳトランジスタは例示であり、半導体スイッチング素子２は、他の種類の素子でもよい。例えば、半導体スイッチング素子２は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、サイリスタなどでもよいし、ＳｉＣ（炭化ケイ素）、ＧａＮ（窒化ガリウム）などの化合物半導体を用いた素子でもよい。電子回路１は、半導体スイッチング素子のオン及びオフを制御することで、半導体スイッチング素子２に接続されている図示しない負荷を駆動する。半導体スイッチング素子２がオンすると、負荷に電流が供給される。負荷の例として、エアコンや冷蔵庫、電車、ロボット等のモーター、サーバー電源用のＰＦＣ（Ｐｗｅｒ  Ｆａｃｔｏｒ）回路等がある。
【００１４】
電子回路１は、ｎ＋１個のＰＭＯＳトランジスタＭｐｘ（ｘは０からｎであり、ｎは１以上の整数）と、ｎ＋１個のＮＭＯＳトランジスタＭｎｘ（ｘは０からｎであり、ｎは１以上の整数）とを備える。図ではｎ＝５として、６個のＰＭＯＳトランジスタＭｐ０〜Ｍｐ５と、６個のＮＭＯＳトランジスタＭｎ０〜Ｍｎ５とが示される。ＰＭＯＳトランジスタＭｐｘとＮＭＯＳトランジスタＭｎｘとが直列に接続されており、ＰＭＯＳトランジスタＭｐｘのソース端子（以下、ソース）は、電源電圧ＶＤＤに接続され、ＮＭＯＳトランジスタＭｎｘのソース端子は、基準電圧（グランド）に接続されている。ｘ＝０〜ｎについて、ＰＭＯＳトランジスタＭｐｘのドレイン端子とＮＭＯＳトランジスタＭｎｘのドレイン端子（以下、ドレイン）は互いに接続されている。ＰＭＯＳトランジスタＭｐｘは第１トランジスタ、ＮＭＯＳトランジスタＭｎｘは第２トランジスタに対応する。
【００１５】
また、電子回路１は、制御回路１１と、サンプルホールド回路１２と、ＮＭＯＳトランジスタＭｂと、増幅回路１３と、ＡＤＣ（Ａｎａｌｏｇｏ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）１４と、計算回路１５とを備えている。電子回路１は、例えば１チップとして構成され、当該チップの端子に、半導体スイッチング素子２のゲート端子（以下、単にゲート）が接続されている。
【００１６】
制御回路１１、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５及びＮＭＯＳトランジスタＭｎ０〜Ｍｎ５は、半導体スイッチング素子２の駆動回路（ゲート駆動回路）に対応する。制御回路１１、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５のうちの一部、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ５のうちの一部、ＰＭＯＳトランジスタＭｐｂ、サンプルホールド回路１２、ＮＭＯＳトランジスタＭｂ、増幅回路１３、ＡＤＣ１４及び計算回路１５は、半導体スイッチング素子２のゲート抵抗及び温度（ジャンクション温度）を測定する測定回路に対応する。上記のＰＭＯＳトランジスタＭｐ０〜Ｍｐ５のうちの一部及び上記のＮＭＯＳトランジスタＭｎ０〜Ｍｎ５のうちの一部は、駆動回路と測定回路との両方で共通に用いられる。
【００１７】
制御回路１１は、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５を用いて半導体スイッチング素子２のゲート端子に駆動用の制御信号を供給する第１動作と、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５の一部を用いてゲート端子に測定用のパルス電流を供給する第２動作とを選択的に実行する。
【００１８】
制御回路１１は、上記第１の動作として、半導体スイッチング素子２の駆動期間において、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５及びＮＭＯＳトランジスタＭｎ０〜Ｍｎ５を制御することにより、半導体スイッチング素子２を駆動する。制御回路１１は、ＰＭＯＳトランジスタＭｐ０及びＮＭＯＳトランジスタＭｎ０の制御を、それぞれのゲートに供給する制御電圧により行う。
【００１９】
図２に、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５及びＮＭＯＳトランジスタＭｎ０〜Ｍｎ５に供給する制御電圧の例を示す。これらのトランジスタには同じ制御電圧が供給される。半導体スイッチング素子２の駆動期間（図の“ＯＮ”の期間）では、これらのトランジスタにローレベルの電圧が供給され、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５はオン、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ５はオフになる。これにより、半導体スイッチング素子２のゲートに、当該素子２を駆動する制御電圧（ゲート電圧）が供給される。このゲート電圧は半導体スイッチング素子２の閾値電圧よりも大きいため、半導体スイッチング素子２がオンになる。半導体スイッチング素子２の非駆動期間（図の“ＯＦＦ”の期間）では、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５及びＮＭＯＳトランジスタＭｎ０〜Ｍｎ５にハイレベルの電圧が供給されるため、ＰＭＯＳトランジスタＭｐ０はオフ、ＮＭＯＳトランジスタＭｎ０はオンになる。これにより、半導体スイッチング素子２のゲート電圧が閾値未満になり、半導体スイッチング素子２はオフになる。制御回路１１は、一例として、駆動期間と非駆動期間とが一定のスイッチング周期で交互に繰り返されるように、半導体スイッチング素子２の駆動を制御する。
【００２０】
本実施形態では、半導体スイッチング素子２の非駆動期間（オフ期間）を利用して、半導体スイッチング素子２のゲート抵抗及び温度（ジャンクション温度）を測定する測定処理を行う。上記第２の動作（ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５の一部を用いてゲート端子に測定用のパルス電流を供給する）として、第１のオフ期間において、測定用のパルス電流を半導体スイッチング素子２のゲートに入力する。入力した時刻（０）から第１時間後の時刻（時刻ｔ１）でゲート電圧を測定する。また、第１のオフ期間の次の第２のオフ期間でも、上記第２の動作として、同様に測定用のパルス電流を半導体スイッチング素子２のゲートに入力する。入力した時刻（０）から第２時間後の時刻（時刻ｔ２）でゲート電圧を測定する。時刻ｔ１、ｔ２で測定したゲート電圧に基づきゲート抵抗を算出し、ゲート抵抗から半導体スイッチング素子２の温度を算出する。
【００２１】
制御回路１１は、第１のオフ期間及び第２のオフ期間において測定処理の開始タイミング（時刻０）になると、測定期間の間、パルス電流を生成するように、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５及びＮＭＯＳトランジスタＭｎ０〜Ｍｎ５を制御する。測定処理の開始タイミングは、例えばオフ期間の開始から一定時間後の時刻である。オフ期間においては通常、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５はオフ状態であり、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ５はオン状態である。測定処理では、パルス電流を生成する測定期間の間、このうち、少なくとも１つのＰＭＯＳトランジスタＭｐｘ（ｘは０〜ｎのいずれか）をオンにし、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ５をオフにする。ここでは説明のため、１つのＰＭＯＳトランジスタＭｐ０がオンにされ、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ５がオフにされたとする。これより、オンにされた１つのＰＭＯＳトランジスタＭｐ０はパルス電流源として機能し、当該オンにされている期間の間、パルス電流が生成される。生成されたパルス電流は、ＰＭＯＳトランジスタＭｐ０から出力される。このパルス電流は、ＰＭＯＳトランジスタＭｐ０とＮＭＯＳトランジスタＭｎ０との接続ノードから半導体スイッチング素子２のゲートの方向に、ゲート電流Ｉｇとして流れる。なお、測定期間が終了したら、ＰＯＳトランジスタＭｐ０をオフに戻し、すべてのＮＭＯＳトランジスタをオンにしてもよい。
【００２２】
パルス電流の大きさは、オンにするＰＭＯＳトランジスタＭｐｘの個数で制御することができる。したがって、半導体スイッチング素子の特性に応じて、オンにするＰＭＯＳトランジスタＭｐｘの個数を調整してもよい。ただし、ＰＯＭトランジスタのオン数を必要以上に多くしすぎると、ゲートに閾値電圧以上の電圧が供給され、半導体スイッチング素子２がオンしてしまうため、オンにする個数は、ゲートに供給される電圧が半導体スイッチング素子２の閾値電圧を超えないとの条件を満たすものとする。これにより、半導体スイッチング素子の閾値電圧やゲート抵抗の値に関わらず、ゲート抵抗を高精度に検知することができる。
【００２３】
図３に、第１のオフ期間（例えば図２の１番目のオフ期間）と、第２のオフ期間（例えば図２の２番目のオフ期間）とでパルス電流を入力したときのゲート電圧の信号の例を示す。通常であれば、ゲート電圧がローレベルである区間内に、パルス電流の入力により、台形状のゲート電圧Ｇ１、Ｇ２が発生している。台形状となるのは、寄生抵抗及び寄生キャパシタに起因している。これらの電圧Ｇ１、Ｇ２は、半導体スイッチング素子２の閾値電圧未満のため、電圧Ｇ１、Ｇ２がゲートに印加されても、半導体スイッチング素子２はオフのままである。
【００２４】
図４に、パルス電流源１９、ゲート抵抗Ｒｇ及び寄生キャパシタＣｇを含む等価回路図を示す。パルス電流源１９は、電流源としてオンにされたＰＭＯＳトランジスタに対応する。ゲート電圧Ｖｇは、ゲート抵抗Ｒｇ及び寄生キャパシタＣｇの両方に係る電圧に対応する。
【００２５】
本実施形態においてＰＭＯＳトランジスタＭｐ０は、半導体スイッチング素子２の駆動回路（半導体スイッチング素子の駆動動作）の一部として用いられるとともに、測定回路（ゲート抵抗及び温度の測定処理）の一部である電流源としても用いられる。すなわち、ＰＭＯＳトランジスタＭｐ０は駆動回路と測定回路とで共用される。よって、パルス電流を入力する経路を別途設ける必要はなく、チップ面積の低減化が可能となる。
【００２６】
ＰＭＯＳトランジスタＭｐ０とＮＭＯＳトランジスタＭｎ０間の接続ノードと、半導体スイッチング素子２のゲートとの間の経路（配線）には、ＮＭＯＳトランジスタＭｂのドレインが接続されている。ＮＭＯＳトランジスタＭｂのソースにはサンプルホールド回路１２が接続されている。ＮＭＯＳトランジスタＭｂは、半導体スイッチング素子２の駆動時（すなわち通常動作時）に、サンプルホールド回路１２を半導体スイッチング素子２の駆動系から遮断する。ＰＭＯＳトランジスタＭｐ０は、半導体スイッチング素子２のオン期間の間は、オフにされ、測定処理の間（少なくともパルス電流が入力される間）、オンにされる。ＰＭＯＳトランジスタＭｂの制御は制御回路１１が行うが、図示しない別の回路が行ってもよい。
【００２７】
サンプルホールド回路１２は、ＮＭＯＳトランジスタＭｓｗとキャパシタＣ０とを含む。ＮＭＯＳトランジスタＭｓｗのドレインが、ＮＭＯＳトランジスタＭｂのソースに接続されている。ＮＭＯＳトランジスタＭｓｗのソースはキャパシタＣ０の一端に接続されている。キャパシタＣ０の他端は基準電圧の端子（グランド端子）に接続されている。ＮＭＯＳトランジスタＭｓｗのゲートは、制御回路１１に接続されており、制御回路１１からサンプリング（標本化）のトリガ信号が印加されるようになっている。トリガ信号はＮＭＯＳトランジスタＭｓｗの閾値電圧以上の電圧を有する。サンプルホールド回路１２には、ＮＭＯＳトランジスタＭｂがオンの間、パルス電流に応じてゲートに発生するゲート電圧（図３のＧ１、Ｇ２参照）が入力される。サンプルホールド回路１２は、制御回路１１からトリガ信号が入力されたタイミングでゲート電圧を測定（サンプリング）する。ここではＮＭＯＳトランジスタＭｓｗの制御は制御回路１１が行うが、図示しない別の回路が行ってもよい。
【００２８】
図５に、サンプルホールド回路１２の動作の具体例を示す。図の左において、第１のオフ期間に入力されたパルス電流の波形と、対応するゲート電圧の波形とが示されている。このゲート電圧の波形は図３のゲート電圧Ｇ１に対応する。サンプルホールド回路１２は、パルスの開始時刻（０）から第１時間後の時刻ｔ１で、ゲート電圧を測定する（１回目のサンプリング）。
【００２９】
図５の右において、第１のオフ期間の次のオフ期間である第２のオフ期間に入力されたパルス電流の波形と、対応するゲート電圧の波形とが示されている。このゲート電圧の波形は図３のゲート電圧Ｇ２に対応する。サンプルホールド回路１２は、パルスの開始時刻（０）から第２時間後の時刻ｔ２で、ゲート電圧を測定する（２回目のサンプリング）。第２時間は第１時間よりも長い。但し、１回目と２回目のサンプリングの時刻が異なればよく、第２時間が第１時間よりも短くてもよい。制御回路１１は、第１のオフ期間におけるサンプリング（１回目のサンプリング）では前述した時刻ｔ１で、第２のオフ期間におけるサンプリング（２回目のサンプリング）では前述した時刻ｔ２で、それぞれトリガ信号を出力する。
【００３０】
増幅回路１３は、サンプルホールド回路１２の出力端子に接続されており、サンプルホールド回路１２でサンプリングされた電圧を、増幅器Ａ１により増幅する。
【００３１】
ＡＤＣ１４は、増幅された電圧を、ＡＤ変換により、デジタル値に変換し、デジタル値を計算回路１５に出力する。したがって、計算回路１５には、第１のオフ期間でサンプリングした電圧を増幅した値を示すデジタル値（第１デジタル値）と、第２のオフ期間でサンプリングした電圧を増幅した値を示すデジタル値（第２デジタル値）とが入力される
【００３２】
計算回路１５は、ＡＤＣ１４から入力された第１デジタル値及び第２デジタル値に基づき、ゲート抵抗Ｒｇを計算し、ゲート抵抗Ｒｇから半導体スイッチング素子２の温度Ｔｓを計算する。ゲート電圧Ｖｇ、ゲート抵抗Ｒｇ、ゲートの入力電流（パルス電流）Ｉには、以下の式（１）の関係がある。Ｃは寄生キャパシタンスである。ｔはパルスの開始時刻（０）からの経過時間である。式（１）は図５の左右においてゲート電圧を表すグラフの時刻０から右上に上昇する直線に対応する。
【００３３】
Ｖｇ＝Ｉ・Ｒｇ＋Ｉ・ｔ／Ｃ  ・・・（１）
【００３４】
ＩとＲｇは未知の変数である。ゲート電圧Ｖｇ（サンプリングしたゲート電圧）とｔは既知の値。したがって、第１デジタル値をＶｇ、時刻ｔ１をｔに入れることで１つの式を作成する。同様に、第２デジタル値をＶｇ、時刻ｔ２をｔに入れることで、もう１つの式を作成する。これら２つの式による連立方程式を解くことで、ＩとＲｇとを算出することができる。
【００３５】
半導体スイッチング素子２の温度Ｔｓは、ゲート抵抗Ｒｇと一定の関係がある。ゲート抵抗Ｒｇが分かれば、半導体スイッチング素子２の温度Ｔｓを計算できる。半導体スイッチング素子２の温度と、ゲート抵抗との関係を表す情報（温度−抵抗情報）は事前に与えられている。この温度−抵抗情報は、数式の形式でも、ルックアップテーブルの形式でもよい。計算回路１５は、算出したゲート抵抗Ｒｇと、この温度−抵抗情報とから、半導体スイッチング素子２の温度Ｔｓを計算する。計算回路１５は、一例として、汎用目的プロセッサ、中央処理装置（ＣＰＵ）、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、コントローラ、マイクロコントローラ、特定用途向け集積回路、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、又はプログラム可能論理回路（ＰＬＤ）などで構成できる。
【００３６】
計算回路１５は、計算した半導体スイッチング素子２の温度Ｔｓを用いて、任意の動作を行うことができる。例えば半導体スイッチング素子２、及び半導体スイッチング素子２を搭載したシステムの寿命予測を行う。また温度Ｔｓを表す情報を、図示しない外部の機器に出力してもよい。
【００３７】
以上、本実施形態によれば、複数のオフ期間のそれぞれでパルス電流を入力し、ゲート電圧をサンプルホールド回路によりそれぞれ異なるタイミングでサンプリングし、サンプリングした電圧を増幅回路で増幅した後、ＡＤ変換する。よって、ゲート電圧を直接ＡＤ変換する必要はないため、ＡＤＣの要求分解能を低くできる。
【００３８】
また、本実施形態によれば、トランジスタＭｐｘ、Ｍｎｘを駆動用と測定用とで共用できるため、パルス電流入力用の経路を別途設ける必要がない。よって、回路面積を低減できる。
【００３９】
また、本実施形態によれば、半導体スイッチング素子２の非駆動期間を利用して測定処理を行うため、半導体スイッチング素子２の動作を止める必要はない。
【００４０】
（第２の実施形態）
図６に、第２の実施形態に係る電子回路を示す。図１と同一又は同等の要素についての説明は、拡張又は変更された動作を除き、適宜省略する。
【００４１】
制御回路２１の動作が図１の制御回路１１から一部変更され、温度センサ２０が追加され、計算回路２５の動作が図１の計算回路１５から一部拡張されている。また第１の実施形態では図示を省略していた、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５の出力抵抗Ｒｐ０〜Ｒｐ５が示されている。出力抵抗Ｒｐ０〜Ｒｐ５は温度に依存して変化し得る。出力抵抗は、一例としてＰＭＯＳトランジスタのドレインからみた出力抵抗である。
【００４２】
第１の実施形態では、２つのオフ期間においてパルス電流の生成及びゲート電圧の測定を行った。これに対して、第２の実施形態では、１つのオフ期間でのみ、パルス電流の生成及びゲート電圧の測定を行う。すなわち、制御回路１１は、１つのオフ期間でのみ、パルス電流を生成するよう、トランジスタＭｐｘ、Ｍｎｘを制御する。そして、当該パルス電流の期間内において、サンプルホールド回路１２が所定の時刻でゲート電圧を測定（サンプリング）する。すなわち制御回路１１は、所定の時刻にサンプルホールド回路１２へトリガ信号を出力する。増幅回路１３は、サンプルホールド回路１２で測定された電圧を増幅し、ＡＤＣ１４はこの電圧をＡＤ変換したデジタル値を得る。デジタル値は計算回路１５に入力される。
【００４３】
温度センサ２０は、電子回路１内の温度Ｔｃ（チップ温度）を測定し、測定した温度Ｔｃの値を計算回路１５に出力する。温度センサ２０の具体例は、ダイオードを含む。なお、電子回路１内の温度Ｔｃは、半導体スイッチング素子２の温度Ｔｓと異なっている場合もあれば、同じ場合もあり得る。したがって、半導体スイッチング素子２の温度Ｔｓは、電子回路１内の温度Ｔｃとは別に算出する必要がある。
【００４４】
計算回路２５はルックアップテーブル（ＬＵＴ）２６を含む。ＬＵＴ２６は、チップ温度Ｔｃと、パルス電流（ゲート電流）の値とを対応付けて保持している。上述したように出力抵抗は温度に依存して変化し、ゲートに流れるパルス電流は温度に応じて変化する。そこで、同じ振幅及び時間長のパルス電流を生成しつつチップ温度を複数通り変更することで、事前にチップ温度と、パルス電流の値との関係を実験又はシミュレーション等により求める。求めたチップ温度とゲート電流との対応関係を表す情報（温度−電流情報）をＬＵＴ２６に保存しておく。
【００４５】
計算回路２５は、温度センサ２０で測定された温度ＴｃとＬＵＴ２６から、パルス電流の値を特定する。特定した電流の値と、ＡＤＣ１４から入力されたデジタル値（ゲート電圧Ｖｇ）とから、式（１）によりＲｇを求める。この後は第１の実施形態と同様に、求めたＲｇと、上述の温度−抵抗情報とから、半導体スイッチング素子２の温度Ｔｓを計算する。
【００４６】
本実施形態によれば、ゲート電流（パルス電流）をチップ温度から算出するため、未知の変数は１つのみとなり、１回のゲート電圧のサンプリングのみで、ゲート抵抗及び半導体スイッチング素子の温度を算出できる。また、チップ温度を用いてゲート電流を算出することで、温度に依存する出力抵抗が存在する場合も、ゲート電流を高精度に算出できる。
【００４７】
また、本実施形態によれば、半導体スイッチング素子２の非駆動期間を利用して測定処理を行うため、半導体スイッチング素子２の動作を止める必要はない。
【００４８】
（第３の実施形態）
図７に、第３の実施形態に係る電子回路を示す。図１と同一又は同等の要素についての説明は、拡張又は変更された動作を除き、適宜省略する。
【００４９】
制御回路３１の動作が図１の制御回路１１から一部変更され、計算回路３５の動作が図１の計算回路１５から一部拡張されている。
【００５０】
本実施形態では、ゲート抵抗を算出するに当たり、電流源として用いるＰＭＯＳトランジスタＭｐｘのドレインから見た出力抵抗（以下、ドレイン抵抗）（図６参照）の存在を考慮する。第１の実施形態では、未知の変数がＲｇとＩの２つであり、これらの変数を含む式（１）が一次関数であたったため、連立方程式を解くことで、これらの変数を算出できた。これに対して、ドレイン抵抗を未知の変数として考慮する場合、未知の変数がＲｇ、Ｉ及びＲｐ０の３つになるため、第１の実施形態の手法では、これらの未知の変数を算出できない。本実施形態ではこの問題を解決する手法を提供する。
【００５１】
図８は、本実施形態の概要を説明するための図である。図の下に示すように、第１の実施形態と同様にパルス電流を入力する。このときゲート電圧が図の上の区間［１］に示される。ドレイン抵抗Ｒｄが存在するため、未知数が３つになり、区間［１］のグラフは一次関数で表されない。
【００５２】
図９に、パルス電流源１９、ドレイン抵抗Ｒｄ、ゲート抵抗Ｒｇ及び寄生キャパシタＣｇを含む等価回路図を示す。パルス電流源１９が、電流源としてオンにされたＰＭＯＳトランジスタに対応する。ゲート抵抗Ｒｇ及び寄生キャパシタＣｇが直列接続されており、これらの組にドレイン抵抗Ｒｄが並列に接続されている。パルス電流源１９がパルス電流を入力すると、図８の区間［１］のようにゲート電圧が変化する。未知の変数がＲｇ、Ｉ及びＲｐ０の３つになるため、これらの変数のすべてを求めることができない。そこで本実施形態では、以下の手法により、未知数をＲｄとＲｇの２つに減らし、これら２つの変数を求める。
【００５３】
図８の区間［１］で、パルス電流を入力する間、寄生キャパシタにゲート電圧が充電される。図７の経路３３はこの充電を表している。パルス電流の入力終了後（例えば電流源として用いたＰＭＯＳトランジスタＭｐ０をオフにした後）、例えばこれに対応するＮＭＯＳトランジスタＭｎ０を線形領域で動作させる（ＮＭＯＳトランジスタＭｎ０はオン抵抗となる）。線形領域で動作させるＮＭＯＳトランジスタ以外のＮＭＯＳトランジスタはオフにする。これにより、寄生キャパシタに蓄積された電荷を、グランドに放電する。図８の区間［２］の電圧のグラフ、及び図７の経路３４はこの放電を表している。区間［２］の電圧は、放電時の電圧の過渡応答を表す。なお、線形領域で動作させる（オンさせる）ＮＭＯＳトランジスタは、必ずしもパルス電流の入力に用いたＰＭＯＳトランジスタに接続されているＮＭＯＳトランジスタに限定されない。線形領域で動作させるＮＭＯＳトランジスタＭｎｘの個数を調整することで、放電の際の抵抗値を制御できる。パルス電流に用いるＰＭＯＳトランジスタの個数と、放電時に線形領域で動作させるＮＭＯＳトランジスタの個数が異なってもよい。
【００５４】
図１０に、放電時のＮＭＯＳトランジスタのドレインから見たオン抵抗（以下、出力抵抗）Ｒｄ、ゲート抵抗Ｒｇ及び寄生キャパシタＣｇを含む等価回路図を示す。図９と比較して、電流源が存在しない。未知の変数はＲｇ、Ｒｄの２つのみとなる。よって、区間［２］の過渡応答時のゲート電圧を測定することで、Ｒｇ、Ｒｄを求めることができる。より詳細な説明を、図１１〜図１４を用いて行う。
【００５５】
図１１〜図１４は、ゲート抵抗Ｒｇ及びドレイン抵抗Ｒｄを求める処理の具体例を説明する図である。
【００５６】
図１１の上に示すように、半導体スイッチング素子２の第１のオフ期間において２つＰＭＯＳトランジスタ（ここではＭｐ０とＭｐ１）をオンしてパルス電流を入力し、パルス電流の入力終了後、対応するＮＭＯＳトランジスタ（ここではＭｎ０とＭｎ１）を線形領域で動作させ、電荷の放電を行う。Ｍｎ０とＭｎ１以外のＮＭＯＳトランジスタはオフにする。放電の開始時刻（０）から第１時間後の第１時刻（ｔ１）で電圧Ｖｍ１を測定する（１回目のサンプリング）。図１２の下には放電時の等価回路が示される。このときのＮＭＯＳトランジスタのドレイン抵抗はＲｄである。
【００５７】
図１２の上に示すように、第２のオフ期間でも同様に、第１のオフ期間と同じ２つのＰＭＯＳトランジスタ（ここではＭｐ０とＭｐ１）をオンしてパルス電流を入力し、パルス電流の入力終了後、対応するＮＭＯＳトランジスタ（ここではＭｎ０とＭｎ１）を線形領域で動作させ、電荷の放電を行う。Ｍｎ０とＭｎ１以外のＮＭＯＳトランジスタはオフにする。放電開始（時刻０）から第２時間後の第２時刻（ｔ２）で電圧Ｖｍ２を測定する（２回目のサンプリング）。第２時間は、第１時間より大きい。但し、第１時間と第２時間が異なれば良く、第２時間が第１時間より小さくてもよい。図１２の下には放電時の等価回路が示される。１回目のサンプリングと同じＰＭＯＳトランジスタを用いているため、このときのドレイン抵抗もＲｄである。
【００５８】
図１３の上に示すように、第３のオフ期間では、１つのＰＭＯＳトランジスタ（ここではＭｐ０）をオンしてパルス電流を入力し、パルス電流の入力終了後、対応する１つＮＭＯＳトランジスタ（ここではＭｎ０）を線形領域で動作させて、電荷の放電を行う。Ｍｎ０以外のＮＭＯＳトランジスタはオフにする。放電開始（時刻０）から第３時間後の第３時刻（ｔ３）で電圧Ｖｍ３を測定する（３回目のサンプリング）。第３時間は、第１時間と同じとするが、第１時間と異なる時間でもよい。図１３の下には放電時の等価回路が示される。オンするＰＭＯＳトランジスタを第１及び第２の期間の半数にしたため、ドレイン抵抗（オン抵抗）は、１回目及び２回目のサンプリングの２倍の２Ｒｄである。
【００５９】
図１４の上に示すように、第４のオフ期間では、第３のオフ期間と同じ１つのＰＭＯＳトランジスタ（ここではＭｐ０）をオンしてパルス電流を入力し、パルス電流の入力終了後、対応する１つＮＭＯＳトランジスタ（ここではＭｎ０）を線形領域で動作させて、電荷の放電を行う。Ｍｎ０以外のＮＭＯＳトランジスタはオフにする。放電開始（時刻０）から第４時間後の第４時刻（ｔ４）で電圧Ｖｍ４を測定する（４回目のサンプリング）。第４時間は、第２時間と同じとするが、第２時間と異なる時間でもよい。第４時間は、第３時間と異なる。図１４の下には放電時の等価回路が示される。３回目のサンプリングと同じトランジスタを用いているため、このときのドレイン抵抗も２Ｒｄである。
【００６０】
第１〜第４のオフ期間で測定した電圧Ｖｍ１〜Ｖｍ４は、以下の式で表される。Ｑｉｎｔは、放電開始時の寄生キャパシタに蓄積されている電荷量である。
【数１】
2020047990.tif 000003
【００６１】
式（２Ａ）〜（２Ｄ）から、以下の式（３Ａ）〜（３）の順に、式変形、演算及び変数定義等を行うことで、ＲｇとＲｄを算出する。
【数２】
2020047990.tif 000004
【００６２】
算出したゲート抵抗Ｒｇを用いることで、第１及び第２の実施形態と同様にして、抵抗−温度情報に基づき、半導体スイッチング素子の温度を算出できる。なおＲｄの算出を省略してもよい。
【００６３】
以下、本実施形態に係る電子回路の動作例について説明する。
【００６４】
図７の制御回路３１は、半導体スイッチング素子２の第１のオフ期間において測定開始時刻になったら２つＰＭＯＳトランジスタ（ここではＭｐ０とＭｐ１）をオンにし、対応する２つのＮＭＯＳトランジスタ（ここではＭｎ０とＭｎ１）と他のすべてのＮＭＯＳトランジスタＭｎ２〜Ｍｎ５をオフにし、パルス電流を生成する。また制御回路３１は、ＮＭＯＳトランジスタＭｂをオンにする。パルス電流の入力が完了したら、上記２つのＰＭＯＳトランジスタをオフにし、対応するＮＭＯＳトランジスタを線形領域で動作させるよう制御する。他のすべてのＮＭＯＳトランジスタＭｎ２〜Ｍｎ５はオフのままである。パルス電流の入力で寄生キャパシタに充電された電荷が、ＮＭＯＳトランジスタ（ここではＭｎ０とＭｎ１）を介して放電される。制御回路１１は、放電の開始時刻（０）から第１時間後の第１時刻（ｔ１）でトリガ信号をサンプルホールド回路１２に出力する。サンプルホールド回路１２はトリガ信号に応じてゲート電圧を測定し、時刻ｔ１の電圧Ｖｍ１を取得する。増幅回路１３は、電圧Ｖｍ１を増幅し、ＡＤＣ１４は、増幅された電圧Ｖｍ１をＡＤ変換によりデジタル値（第１デジタル値）に変換する。第１デジタル値は計算回路１５に入力される。制御回路３１は、第１のオフ期間において測定終了時刻になったら、すべてのＮＭＯＳトランジスタＭｎ０〜Ｍｎ５をオンさせる通常の状態に遷移させてもよい。制御回路３１は、第１のオフ期間が終了したら、第１のオフ期間に続くオン期間で、半導体スイッチング素子２を駆動する。すなわち、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５をオンにし、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ５をオフにする。また、ＮＭＯＳトランジスタＭｂをオフにする。オン期間が終了したら、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５をオフにし、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ５をオンにすることで、第２のオフ期間に入る。
【００６５】
制御回路３１は、当該第２のオフ期間において測定開始時刻になったら、２つＰＭＯＳトランジスタ（ここではＭｐ０とＭｐ１）をオンにし、対応する２つのＮＭＯＳトランジスタ（ここではＭｎ０とＭｎ１）および他のすべてのＮＭＯＳトランジスタＭｎ２〜Ｍｎ５をオフにし、パルス電流を生成する。また制御回路３１は、ＮＭＯＳトランジスタＭｂをオンにする。パルス電流の入力が完了したら、上記２つのＰＭＯＳトランジスタをオフにし、対応するＮＭＯＳトランジスタを線形領域で動作させるよう制御する。他のすべてのＮＭＯＳトランジスタＭｎ２〜Ｍｎ５はオフのままである。パルス電流の入力で寄生キャパシタに充電された電荷が、ＮＭＯＳトランジスタ（ここではＭｎ０とＭｎ１）を介して放電される。制御回路３１は、放電の開始時刻（０）から第２時間後の第２時刻（ｔ２）でトリガ信号をサンプルホールド回路１２に出力する。サンプルホールド回路１２はトリガ信号に応じてゲート電圧を測定し、時刻ｔ２の電圧Ｖｍ２を取得する。増幅回路１３は、電圧Ｖｍ２を増幅し、ＡＤＣ１４は、増幅された電圧Ｖｍ２をＡＤ変換によりデジタル値（第２デジタル値）に変換する。第２デジタル値は計算回路３５に入力される。制御回路３１は、第２のオフ期間において測定終了時刻になったら、すべてのＮＭＯＳトランジスタＭｎ０〜Ｍｎ５をオンさせる状態に遷移させてもよい。制御回路３１は、第２のオフ期間が終了したら、第２のオフ期間に続くオン期間で、半導体スイッチング素子２を駆動する。すなわち、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５をオンにし、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ５をオフにする。また、ＮＭＯＳトランジスタＭｂをオフにする。オン期間が終了したら、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５をオフにし、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ５をオンにすることで、第３のオフ期間に入る。
【００６６】
制御回路３１は、当該第３のオフ期間において測定開始時刻になったら、１つＰＭＯＳトランジスタ（ここではＭｐ０）をオンにし、対応する１つのＮＭＯＳトランジスタ（ここではＭｎ０）及び他のすべてのＮＭＯＳトランジスタＭｎ１〜Ｍｎ５をオフにし、パルス電流を生成する。また制御回路１１は、ＮＭＯＳトランジスタＭｂをオンにする。パルス電流の入力が完了したら、上記１つのＰＭＯＳトランジスタをオフにし、対応する１つのＮＭＯＳトランジスタを線形領域で動作させるよう制御する。他のすべてのＮＭＯＳトランジスタＭｎ１〜Ｍｎ５はオフのままである。パルス電流の入力で寄生キャパシタに充電された電荷が、ＮＭＯＳトランジスタ（ここではＭｎ０）を介して放電される。制御回路３１は、放電の開始時刻（０）から第３時間後の第３時刻（ｔ３）でトリガ信号をサンプルホールド回路１２に出力する。サンプルホールド回路１２はトリガ信号に応じてゲート電圧を測定し、時刻ｔ３の電圧Ｖｍ３を取得する。増幅回路１３は、電圧Ｖｍ３を増幅し、ＡＤＣ１４は、増幅された電圧Ｖｍ３をＡＤ変換によりデジタル値（第３デジタル値）に変換する。第３デジタル値は計算回路３５に入力される。制御回路１１は、第３のオフ期間において測定終了時刻になったら、すべてのＮＭＯＳトランジスタＭｎ０〜Ｍｎ５をオンさせる通常の状態に遷移させてもよい。制御回路３１は、第３のオフ期間が終了したら、第３のオフ期間に続くオン期間で、半導体スイッチング素子２を駆動する。すなわち、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５をオンにし、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ５をオフにする。また、ＮＭＯＳトランジスタＭｂをオフにする。オン期間が終了したら、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５をオフにし、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ５をオンにすることで、第４のオフ期間に入る。
【００６７】
制御回路３１は、当該第４のオフ期間において測定開始時刻になったら、１つＰＭＯＳトランジスタ（ここではＭｐ０）をオンにし、対応する１つのＮＭＯＳトランジスタ（ここではＭｎ０）及び他のすべてのＮＭＯＳトランジスタＭｎ１〜Ｍｎ５をオフにし、パルス電流を生成する。また制御回路３１は、ＮＭＯＳトランジスタＭｂをオンにする。パルス電流の入力が完了したら、上記１つのＰＭＯＳトランジスタをオフにし、対応する１つのＮＭＯＳトランジスタを線形領域で動作させるよう制御する。他のすべてのＮＭＯＳトランジスタＭｎ１〜Ｍｎ５はオフのままである。パルス電流の入力で寄生キャパシタに充電された電荷が、ＮＭＯＳトランジスタ（ここではＭｎ０）を介して放電される。制御回路３１は、放電の開始時刻（０）から第４時間後の第４時刻（ｔ４）でトリガ信号をサンプルホールド回路１２に出力する。サンプルホールド回路１２はトリガ信号に応じてゲート電圧を測定し、時刻ｔ４の電圧Ｖｍ４を取得する。増幅回路１３は、電圧Ｖｍ４を増幅し、ＡＤＣ１４は、増幅された電圧Ｖｍ４をＡＤ変換によりデジタル値（第４デジタル値）に変換する。第４デジタル値は計算回路３５に入力される。制御回路１１は、第４のオフ期間において測定終了時刻になったら、すべてのＮＭＯＳトランジスタＭｎ０〜Ｍｎ５をオンさせる通常の状態に遷移させてもよい。制御回路３１は、第４のオフ期間が終了したら、第４のオフ期間に続くオン期間で、半導体スイッチング素子２を駆動する。すなわち、ＰＭＯＳトランジスタＭｐ０〜Ｍｐ５をオンにし、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ５をオフにする。また、ＮＭＯＳトランジスタＭｂをオフにする。
【００６８】
計算回路３５は、電圧Ｖｍ１〜Ｖｍ４を表す第１〜第４デジタル値を用いて、式（３Ｋ）及び式（３Ｌ）により、ゲート抵抗Ｒｇ及びドレイン抵抗Ｒｄを計算する。計算回路３５は、式（３Ｋ）の計算に必要な時刻ｔ１〜ｔ４の値、寄生キャパシタのキャパシタンス等を表す情報を内部のバッファに保持している。または、当該情報が、計算回路３５からアクセス可能な外部の記憶に保持されていてもよい。計算回路３５は、計算したゲート抵抗Ｒｇと、抵抗−温度情報に基づき、半導体スイッチング素子２の温度Ｔｓを算出する。計算回路３５は、計算した半導体スイッチング素子２の温度Ｔｓを用いて、任意の動作を行うことができる。例えば半導体スイッチング素子２、及び半導体スイッチング素子２を搭載したシステムの寿命予測を行う。また温度Ｔｓを表す情報を、図示しない外部の機器に出力してもよい。なお、計算回路３５は計算したＲｄを表す情報を、当該外部の機器に出力してもよい。ここではゲート抵抗Ｒｇと出力抵抗Ｒｄの両方を算出したが、ゲート抵抗Ｒｇのみを算出してもよい。
【００６９】
本第３の実施形態を、第１の実施形態又は第２の実施形態と組み合わせてもよい。この場合、第１又は第２の実施形態におけるパルス電流を入力している期間における電圧のサンプリングを用いて算出したゲート抵抗又は温度と、第３の実施形態の過渡応答時の電圧のサンプリングを用いて算出したゲート抵抗又は温度との統計値（例えば平均値）を計算し、計算した値を、半導体スイッチング素子２のゲート抵抗又は温度として算出してもよい。
【００７０】
以上、本実施形態によれば、ドレイン抵抗Ｒｄも未知の変数として扱う場合においても、ゲート抵抗を高精度に算出できる。
【００７１】
また、本実施形態によれば、半導体スイッチング素子２の非駆動期間を利用して測定処理を行うため、半導体スイッチング素子２の動作を止める必要はない。
【００７２】
本実施形態では、各ＰＭＯＳトランジスタＭｐｘと各ＮＭＯＳトランジスタＭｎｘは同じ出力抵抗を有するとしたが、各ＰＭＯＳトランジスタＭｐｘの出力抵抗の関係が明確であれば、必ずしも同じである必要はない。
【００７３】
本実施形態では１つのオフ期間あたり１回のサンプリングを行ったが、１つのオフ期間で２回のサンプリングを行ってもよい。例えば第１のオフ期間の時刻ｔ１と時刻ｔ２でサンプリングを行い、第２のオフ期間の時刻ｔ３と時刻ｔ４でサンプリングを行ってもよい。
【００７４】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００７５】
１：電子回路
２：半導体スイッチング素子
１１：制御回路
１２：サンプルホールド回路
１３：増幅回路
１４：ＡＤＣ
１５、２５、３５：計算回路
２０：温度センサ
２６：ルックアップテーブル（ＬＵＴ）
３３、３４：経路
Ｍｐ０〜Ｍｐ５：ＰＭＯＳトランジスタ
Ｍｎ０〜Ｍｎ５、Ｍｂ：ＮＭＯＳトランジスタ
Ｒａ、Ｒｎｂ０、Ｒｎｂ１：抵抗
Ｉｇ：ゲート電流（パルス電流）
Ｖｇ：ゲート電圧
Ｌｇ：寄生インダクタ
Ｃｇ：寄生キャパシタ
Ｒｇ：寄生抵抗（ゲート抵抗）
【図１】
2020047990.tif 000005
【図２】
2020047990.tif 000006
【図３】
2020047990.tif 000007
【図４】
2020047990.tif 000008
【図５】
2020047990.tif 000009
【図６】
2020047990.tif 000010
【図７】
2020047990.tif 000011
【図８】
2020047990.tif 000012
【図９】
2020047990.tif 000013
【図１０】
2020047990.tif 000014
【図１１】
2020047990.tif 000015
【図１２】
2020047990.tif 000016
【図１３】
2020047990.tif 000017
【図１４】
2020047990.tif 000018