(57)【要約】【課題】半導体装置の開口率を向上することを課題の一とする。【解決手段】同一基板上に第１の薄膜トランジスタを有する画素部と第２の薄膜トランジスタを有する駆動回路を有し、画素部の薄膜トランジスタは、ゲート電極層、ゲート絶縁層、膜厚の薄い領域を周縁に有する酸化物半導体層、酸化物半導体層の一部と接する酸化物絶縁層、ソース電極層及びドレイン電極層、及び画素電極層とを有し、第１の薄膜トランジスタのゲート電極層、ゲート絶縁層、酸化物半導体層、ソース電極層、ドレイン電極層、酸化物絶縁層、及び画素電極層は透光性を有し、駆動回路部の薄膜トランジスタのソース電極層及びドレイン電極層は、保護絶縁層で覆われ、画素部のソース電極層及びドレイン電極層よりも低抵抗の導電材料である半導体装置を提供する。【選択図】図１
2020102636.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電層と、第２の導電層と、第３の導電層と、半導体層と、第１の電極と、第２の電極と、液晶層、を有し、
前記第１の導電層は、トランジスタのゲート電極として機能する領域と、ゲート配線として機能する領域と、を有し、
前記第２の導電層は、前記第１の導電層と同層に配置され、前記第２の電極と電気的に接続され、配線として機能し、
前記第３の導電層は、前記半導体層と電気的に接続され、前記トランジスタのソース電極又はドレイン電極として機能し、
前記半導体層は、前記トランジスタのチャネルが形成される領域を有し、
前記第１の電極は、前記第３の導電層と電気的に接続され、複数のスリットを有し、画素電極として機能し、
前記第２の電極は、前記第１の電極の下方の平坦な面上に接して配置され、
前記液晶層は、前記第１の電極と前記第２の電極との間の電界によって配向が制御され、
平面視において、前記第１の導電層は第１の方向に延びて配置され、
平面視において、前記第２の導電層は前記第１の方向に延びて配置され、
平面視において、前記第１の導電層は、第１の領域と、第２の領域と、を有し、
平面視において、前記第１の導電層は、前記第１の領域における前記第１の方向と交差する第２の方向の幅が、前記第２の領域における前記第２の方向の幅よりも大きく、
平面視において、前記半導体層の全体は、前記第１の領域上に配置され、
平面視において、前記半導体層は、第３の領域と、第４の領域と、を有し
平面視において、前記第４の領域は、前記半導体層の端部を含み、
前記半導体層は、前記第４の領域における膜厚が、前記第３の領域における膜厚よりも小さい、表示装置。
【請求項２】
請求項１において、
平面視において、前記第２の方向の前記半導体層の幅は、前記第１の方向の前記半導体層の幅よりも大きい、表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
酸化物半導体を用いる半導体装置及びその作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、表示装置などの電気光学装置、半導体回路及び電子機器は全て半導体装置で
ある。
【背景技術】
【０００３】
透光性を有する金属酸化物が半導体装置において利用されている。例えば、酸化インジウ
ム錫（ＩＴＯ）などの導電性を備える金属酸化物（以下、酸化物導電体という）は、液晶
ディスプレイなどの表示装置で必要とされる透明電極材料として適用されている。
【０００４】
加えて、半導体特性を示す材料としても透光性を有する金属酸化物が注目されている。例
えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物などは、液晶ディスプレイなどの表示装置で必要と
される半導体材料に適用することが期待されている。特に、薄膜トランジスタ（以下、Ｔ
ＦＴともいう）のチャネル層に適用することが期待されている。
【０００５】
半導体特性を備えた金属酸化物（以下、酸化物半導体という）を適用したＴＦＴは、低温
プロセスによって作製することが可能である。そのため、表示装置などで用いられるアモ
ルファスシリコンを代替又は凌駕する材料としての期待が高まっている。
【０００６】
また、透光性を有する酸化物導電体及び酸化物半導体を用いてＴＦＴを構成することによ
って、透光性を有するＴＦＴを作製することができる（例えば、非特許文献１参照。）。
【０００７】
また、酸化物半導体をチャネル層に適用したＴＦＴは、電界効果移動度が高い。そのため
、当該ＴＦＴを用いて、表示装置などの駆動回路を構成することもできる（例えば、非特
許文献２参照。）。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】野澤哲生、「透明回路」『日経エレクトロニクス』２００７．８．２７（ｎｏ．９５９）ｐｐ．３９−５２
【非特許文献２】Ｔ．Ｏｓａｄａ，他８名，ＳＩＤ  ０９  ＤＩＧＥＳＴ，ｐｐ．１８４−１８７（２００９）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の一態様は、半導体装置の製造コストを低減することを課題の一とする。
【００１０】
本発明の一態様は、半導体装置の開口率を向上することを課題の一とする。
【００１１】
本発明の一態様は、半導体装置の表示部で表示する画像を高精細化することを課題の一と
する。
【００１２】
本発明の一態様は、高速駆動が可能な半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１３】
本発明の一態様は、同一基板上に駆動回路部と、表示部（画素部ともいう）とを有し、当
該駆動回路部は、ソース電極（ソース電極層ともいう）及びドレイン電極（ドレイン電極
層ともいう）が金属によって構成され且つ半導体層が酸化物半導体によって構成された駆
動回路用薄膜トランジスタと、金属によって構成された駆動回路用配線とを有し、当該表
示部は、ソース電極層及びドレイン電極層が酸化物導電体によって構成され且つ半導体層
が酸化物半導体によって構成された画素用薄膜トランジスタと、酸化物導電体によって構
成された表示部用配線とを有する半導体装置である。
【００１４】
画素用薄膜トランジスタ及び駆動回路用薄膜トランジスタとして、ボトムゲート構造の逆
スタガ型薄膜トランジスタを用いる。画素用薄膜トランジスタは半導体層のチャネル形成
領域上にチャネル保護層が設けられたチャネル保護型（チャネルストップ型）薄膜トラン
ジスタであり、一方駆動回路用薄膜トランジスタはソース電極層及びドレイン電極層との
間の領域で半導体層に接する酸化物絶縁膜が設けられたチャネルエッチ型薄膜トランジス
タである。
【００１５】
なお、非特許文献１には、具体的なＴＦＴの作製工程及び半導体装置を構成する他の素子
（例えば、容量素子など）の構造などは開示されていない。また、同一基板上に駆動回路
と、透光性を有するＴＦＴとを作製する記載などもない。
【００１６】
本発明の一態様の半導体装置は、同一基板上において、駆動回路用ＴＦＴを有する駆動回
路部、及び画素用ＴＦＴを有する表示部が作製される。そのため、当該半導体装置の製造
コストを低減することができる。
【００１７】
また、本発明の一態様の半導体装置は、表示部に、ソース電極及びドレイン電極が酸化物
導電体によって構成され且つ半導体層が酸化物半導体によって構成された画素用ＴＦＴと
、酸化物導電体によって構成された表示部用配線とを有する。つまり、当該半導体装置は
、画素用ＴＦＴ及び表示部用配線が形成された領域を画素部の表示領域としてとすること
ができる。そのため、当該半導体装置の開口率を向上させることができる。
【００１８】
また、本発明の一態様の半導体装置は、表示部に、ソース電極及びドレイン電極が酸化物
導電体によって構成され且つ半導体層が酸化物半導体によって構成された画素用ＴＦＴと
、酸化物導電体によって構成された表示部用配線とを有する。つまり、当該半導体装置は
、画素用ＴＦＴのサイズに制限されることなく画素サイズを設計することができる。その
ため、当該半導体装置の表示部で表示する画像を高精細化することができる。
【００１９】
また、本発明の一態様の半導体装置は、駆動回路部に、ソース電極及びドレイン電極が金
属によって構成され且つチャネル層が酸化物半導体によって構成された駆動回路用ＴＦＴ
と、金属によって構成された駆動回路用配線とを有する。つまり、当該半導体装置は、高
い電界効果移動度を示すＴＦＴと、抵抗の低い配線とによって駆動回路が構成される。そ
のため、当該半導体装置を高速駆動が可能な半導体装置とすることができる。
【００２０】
また、本明細書中で用いる酸化物半導体は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記さ
れる薄膜を形成し、その薄膜を酸化物半導体層として用いた薄膜トランジスタを作製する
。なお、Ｍは、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の
金属元素を示す。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉまたはＧａと
Ｆｅなど、Ｇａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体にお
いて、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属
元素、または該遷移金属の酸化物が含まれているものがある。本明細書においては、Ｉｎ
ＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体層のうち、ＭとしてＧａ
を含む構造の酸化物半導体をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とよび、その薄膜をＩ
ｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜とも呼ぶ。
【００２１】
また、酸化物半導体層に適用する金属酸化物として上記の他にも、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ
系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ
−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−
Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することができる。また上記金属酸化
物からなる酸化物半導体層に酸化珪素を含ませてもよい。酸化物半導体層に結晶化を阻害
する酸化珪素（ＳｉＯｘ（Ｘ＞０））を含ませることで、製造プロセス中において酸化物
半導体層の形成後に加熱処理した場合に、結晶化してしまうのを抑制することができる。
なお、酸化物半導体層は非晶質な状態であることが好ましく、一部結晶化していてもよい
。
【００２２】
酸化物半導体は、好ましくはＩｎを含有する酸化物半導体、さらに好ましくは、Ｉｎ、及
びＧａを含有する酸化物半導体である。酸化物半導体層をＩ型（真性）とするため、脱水
化または脱水素化は有効である。
【００２３】
窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下、或いは減圧下で
酸化物半導体層の加熱処理を行うことで、酸化物半導体層を酸素欠乏型として低抵抗化、
即ちＮ型化（Ｎ−化など）し、その後、酸化物半導体層に接するように酸化物絶縁膜の形
成を行うことにより、酸化物半導体層を酸素過剰な状態とすることで高抵抗化、即ちＩ型
化させることが好ましい。これにより、電気特性が良好で信頼性のよい薄膜トランジスタ
を有する半導体装置を作製し、提供することが可能となる。
【００２４】
脱水化または脱水素化のための加熱処理としては、たとえば、窒素、または希ガス（アル
ゴン、ヘリウムなど）の不活性気体雰囲気下、或いは減圧下での３５０℃以上、好ましく
は４００℃以上基板の歪み点未満の加熱処理を行う。この加熱処理によって、酸化物半導
体層は脱水化または脱水素化され酸化物半導体層の含有水分などの水素を含む不純物を低
減させる。
【００２５】
上記脱水化または脱水素化のための加熱処理は、脱水化または脱水素化後の酸化物半導体
層に対して昇温脱離ガス分光法（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒ
ｏｓｃｏｐｙ、以下ＴＤＳ）で４５０℃まで測定を行っても水の２つのピーク、少なくと
も３００℃付近に現れる１つのピークが検出されない程度の熱処理条件とするのが好まし
い。この条件下で脱水化または脱水素化のための加熱処理が行われた酸化物半導体層を用
いた薄膜トランジスタに対してＴＤＳで４５０℃まで測定を行っても、少なくとも３００
℃付近に現れる水のピークは検出されない。
【００２６】
加熱後の冷却は、脱水化または脱水素化を行った同じ炉を用いて大気に触れさせないよう
に冷却し、酸化物半導体層が水または水素に接触することを防ぐ。脱水化または脱水素化
のための加熱処理を行い、酸化物半導体層を低抵抗化、即ちＮ型化（Ｎ−化など）させた
後、高抵抗化させてＩ型とした酸化物半導体層を用いて薄膜トランジスタを作製すると、
薄膜トランジスタのしきい値電圧値をプラスとすることができ、所謂ノーマリーオフのス
イッチング素子を実現できる。薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い正
のしきい値電圧でチャネルが形成されることが表示装置には望ましい。なお、薄膜トラン
ジスタのしきい値電圧値がマイナスであると、ゲート電圧が０Ｖでもソース電極とドレイ
ン電極の間に電流が流れる、所謂ノーマリーオンとなりやすい。アクティブマトリクス型
の表示装置においては、回路を構成する薄膜トランジスタの電気特性が重要であり、この
電気特性が表示装置の性能を左右する。特に、薄膜トランジスタの電気特性のうち、しき
い値電圧（Ｖｔｈ）が重要である。電界効果移動度が高くともしきい値電圧値が高い、或
いはしきい値電圧値がマイナスであると、回路として制御することが困難である。しきい
値電圧値が高く、しきい値電圧の絶対値が大きい薄膜トランジスタの場合には、駆動電圧
が低い状態ではＴＦＴとしてのスイッチング機能を果たすことができず、負荷となる恐れ
がある。ｎチャネル型の薄膜トランジスタの場合、ゲート電圧に正の電圧を印加してはじ
めてチャネルが形成されて、ドレイン電流が流れ出すトランジスタが望ましい。駆動電圧
を高くしないとチャネルが形成されないトランジスタや、負の電圧状態でもチャネルが形
成されてドレイン電流が流れるトランジスタは、回路に用いる薄膜トランジスタとしては
不向きである。
【００２７】
また、加熱後の冷却は、昇温ガス雰囲気を異なるガスに切り替えてから行ってもよい。例
えば、脱水化または脱水素化のための加熱処理を行った同じ炉で大気に触れさせることな
く、炉の中を高純度の酸素ガスまたはＮ２Ｏガス、超乾燥エア（露点が−４０℃以下、好
ましくは−６０℃以下）で満たして冷却を行ってもよい。
【００２８】
脱水化または脱水素化のための加熱処理によって膜中の含有水分などの水素を含む不純物
を低減させた後、水分を含まない雰囲気（露点が−４０℃以下、好ましくは−６０℃以下
）下で徐冷（または冷却）した酸化物半導体膜を用いて、薄膜トランジスタの電気特性を
向上させるとともに、量産性と高性能の両方を備えた薄膜トランジスタを実現する。
【００２９】
本明細書では、窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下、
或いは減圧下での加熱処理を脱水化または脱水素化のための加熱処理と呼ぶ。本明細書で
は、この加熱処理によってＨ２として脱離させることのみではなく、Ｈ、ＯＨなどを脱離
させることを含めて脱水化または脱水素化と便宜上呼ぶこととする。
【００３０】
窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下、或いは減圧下で
の加熱処理を行った場合、酸化物半導体層は加熱処理により酸素欠乏型となって低抵抗化
、即ちＮ型化（Ｎ−化など）する。その結果、ドレイン電極層と重なる領域に酸素欠乏型
である高抵抗ドレイン領域（ＨＲＤ領域とも呼ぶ）が形成される。
【００３１】
具体的には、高抵抗ドレイン領域のキャリア濃度は、１×１０１７／ｃｍ３以上の範囲内
であり、少なくともチャネル形成領域のキャリア濃度（１×１０１７／ｃｍ３未満）より
も高い領域である。なお、本明細書のキャリア濃度は、室温にてＨａｌｌ効果測定から求
めたキャリア濃度の値を指す。
【００３２】
また、酸化物半導体層と金属材料からなるドレイン電極層の間に低抵抗ドレイン領域（Ｌ
ＲＮ領域とも呼ぶ）を形成してもよい。具体的には、低抵抗ドレイン領域のキャリア濃度
は、高抵抗ドレイン領域（ＨＲＤ領域）よりも大きく、例えば１×１０２０／ｃｍ３以上
１×１０２１／ｃｍ３以下の範囲内である。
【００３３】
そして、脱水化または脱水素化のための加熱処理をした酸化物半導体層の少なくとも一部
を酸素過剰な状態とすることで、高抵抗化、即ちＩ型化させてチャネル形成領域を形成す
る。なお、脱水化または脱水素化のための加熱処理をした酸化物半導体層を酸素過剰な状
態とする処理としては、脱水化または脱水素化のための加熱処理をした酸化物半導体層に
接する酸化物絶縁膜をスパッタ法で成膜する、または脱水化または脱水素化のための加熱
処理をした酸化物半導体層に接するように酸化物絶縁膜を成膜し、さらに加熱処理を行う
、または脱水化または脱水素化のための加熱処理をした酸化物半導体層に対して酸素を含
む雰囲気で加熱処理を行う、または脱水化または脱水素化のための加熱処理をした酸化物
半導体層を不活性ガス雰囲気下で加熱し、その後、酸素雰囲気下で冷却処理を行う、また
は脱水化または脱水素化のための加熱処理をした酸化物半導体層を不活性ガス雰囲気下で
加熱し、その後、超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）で冷却す
る処理を行う、などが挙げられる。
【００３４】
また、脱水化または脱水素化のための加熱処理をした酸化物半導体層の少なくとも一部（
ゲート電極（ゲート電極層ともいう）と重なる部分）をチャネル形成領域とするため、選
択的に酸素過剰な状態とすることで、高抵抗化、即ちＩ型化させることもできる。脱水化
または脱水素化のための加熱処理をした酸化物半導体層上に接してＴｉなどの金属電極か
らなるソース電極層やドレイン電極層を形成し、ソース電極層やドレイン電極層に重なら
ない領域を選択的に酸素過剰な状態としてチャネル形成領域を形成することができる。選
択的に酸素過剰な状態とする場合、ソース電極層に重なる第１の高抵抗ドレイン領域と、
ドレイン電極層に重なる第２の高抵抗ドレイン領域とが形成され、第１の高抵抗ドレイン
領域と第２の高抵抗ドレイン領域との間の領域がチャネル形成領域となる。即ち、チャネ
ル形成領域がソース電極層及びドレイン電極層の間にと自己整合的に形成される。
【００３５】
これにより、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置を作製
し、提供することが可能となる。
【００３６】
なお、ドレイン電極層（及びソース電極層）と重畳した酸化物半導体層において高抵抗ド
レイン領域を形成することにより、駆動回路を形成した際の信頼性の向上を図ることがで
きる。具体的には、高抵抗ドレイン領域を形成することで、ドレイン電極層から高抵抗ド
レイン領域、チャネル形成領域にかけて、導電性を段階的に変化させうるような構造とす
ることができる。そのため、ドレイン電極層を高電源電位ＶＤＤを供給する配線に接続し
て動作させる場合、ゲート電極層とドレイン電極層との間に高電界が印加されても高抵抗
ドレイン領域がバッファとなり局所的な高電界が印加されず、トランジスタの耐圧を向上
させた構成とすることができる。
【００３７】
また、金属材料からなるドレイン電極層（及びソース電極層）と酸化物半導体層との間に
低抵抗ドレイン領域（ＬＲＮ領域とも呼ぶ）を形成してもよく、低抵抗ドレイン領域（Ｌ
ＲＮ領域とも呼ぶ）を形成することによって、よりトランジスタの耐圧を向上させた構成
とすることができる。
【００３８】
また、ドレイン電極層（及びソース電極層）と重畳した酸化物半導体層において高抵抗ド
レイン領域を形成することにより、駆動回路を形成した際のチャネル形成領域でのリーク
電流の低減を図ることができる。具体的には、高抵抗ドレイン領域を形成することで、ド
レイン電極層とソース電極層との間に流れるトランジスタのリーク電流の経路として、ド
レイン電極層、ドレイン電極層側の高抵抗ドレイン領域、チャネル形成領域、ソース電極
層側の高抵抗ドレイン領域、ソース電極層の順となる。このときチャネル形成領域では、
ドレイン電極層側の高抵抗ドレイン領域よりチャネル形成領域に流れるリーク電流を、ト
ランジスタがオフ時に高抵抗となるゲート絶縁層とチャネル形成領域の界面近傍に集中さ
せることができ、バックチャネル部（ゲート電極層から離れているチャネル形成領域の表
面の一部）でのリーク電流を低減することができる。
【００３９】
また、ソース電極層に重なる第１の高抵抗ドレイン領域と、ドレイン電極層に重なる第２
の高抵抗ドレイン領域をゲート電極層の一部とゲート絶縁層を介して重なるように形成す
ることで、より効果的にドレイン電極層の端部近傍の電界強度を緩和させることができる
。
【００４０】
また、ソース電極層及びドレイン電極層と酸化物半導体層との間に低抵抗ドレイン領域を
有する構成とすることで、ショットキー接合と比べて熱的にも安定動作を有せしめる。低
抵抗ドレイン領域は、酸化物半導体層よりも抵抗が低く、且つソース電極層及びドレイン
電極層よりも抵抗が高い酸化物導電層を用いるため、酸化物半導体層とソース電極層又は
ドレイン電極層とのコンタクト抵抗を低減させることができる。
【００４１】
本明細書で開示する発明の構成の一形態は、同一基板上に第１の薄膜トランジスタを有す
る画素部と第２の薄膜トランジスタを有する駆動回路を有し、第１の薄膜トランジスタは
、基板上にゲート電極層と、ゲート電極層上にゲート絶縁層と、ゲート絶縁層上に膜厚の
薄い領域を周縁に有する酸化物半導体層と、酸化物半導体層の一部と接する酸化物絶縁層
と、酸化物絶縁層及び酸化物半導体層上にソース電極層及びドレイン電極層と、ソース電
極層又はドレイン電極層と電気的に接続する画素電極層とを有し、第１の薄膜トランジス
タのゲート電極層、ゲート絶縁層、酸化物半導体層、ソース電極層、ドレイン電極層、酸
化物絶縁層、及び画素電極層は透光性を有し、第２の薄膜トランジスタのソース電極層及
びドレイン電極層は、保護絶縁層で覆われ、第１の薄膜トランジスタのソース電極層及び
ドレイン電極層と材料が異なり、第１の薄膜トランジスタのソース電極層及びドレイン電
極層よりも低抵抗の導電材料からなる半導体装置である。
【００４２】
また、上記の半導体装置において、第２の薄膜トランジスタの酸化物半導体層と、ソース
電極層及びドレイン電極層との間には、第１の薄膜トランジスタのソース電極層、ドレイ
ン電極層と同じ材料からなる低抵抗ドレイン領域を有していても良い。
【００４３】
また、上記の半導体装置において、第２の薄膜トランジスタの酸化物半導体層と、ソース
電極層及びドレイン電極層との間には、低抵抗ドレイン領域を有し、酸化物半導体層の端
部は、低抵抗ドレイン領域の端面よりも突出し、第２の薄膜トランジスタのチャネル形成
領域の膜厚と同じ厚さであってもよい。
【００４４】
また、上記の半導体装置において、第１又は第２の薄膜トランジスタの酸化物半導体層少
なくとも一が、ソース電極層またはドレイン電極層と重なる位置に、チャネル形成領域よ
りも低抵抗である高抵抗ドレイン領域を有していても良い。
【００４５】
また、上記の半導体装置において、第２の薄膜トランジスタのソース電極層及びドレイン
電極層は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする膜
、若しくはそれらを組み合わせた積層膜からなることが好ましい。
【００４６】
また、上記の半導体装置において、第１の薄膜トランジスタのソース電極層、ドレイン電
極層、及び画素電極層は、酸化インジウム、酸化インジウム酸化スズ合金、酸化インジウ
ム酸化亜鉛合金、または酸化亜鉛からなることが好ましい。
【００４７】
また、上記の半導体装置において、さらに同一基板上に容量部を有し、容量部は、容量配
線及び該容量配線と重なる容量電極を有し、容量配線及び容量電極は透光性をしていても
良い。
【００４８】
また、上記の半導体装置において、第２の薄膜トランジスタの酸化物半導体層は、ソース
電極層またはドレイン電極層と重なる領域よりも膜厚の薄いチャネル形成領域を有し、チ
ャネル形成領域上に保護絶縁層を介して導電層を有していても良い。
【００４９】
本明細書で開示する発明の構成の一形態は、同一基板上に第１のゲート電極層及び第２の
ゲート電極層を形成し、第１のゲート電極層及び第２のゲート電極層上にゲート絶縁層を
形成し、ゲート絶縁層上に酸化物半導体膜を形成し、酸化物半導体膜を脱水化または脱水
素化のための加熱処理をした後、酸化物半導体膜が水や水素に接触することを防ぐために
大気に触れることなく、第１の酸化物半導体層、第２の酸化物半導体層、第２の酸化物半
導体層上に第１及び第２の低抵抗ドレイン領域を形成し、該第１及び第２の低抵抗ドレイ
ン領域上に第２のソース電極層及び第２のドレイン電極層をそれぞれ形成し、第２の酸化
物半導体層の一部と接し、且つ、第２のソース電極層及び前記第２のドレイン電極層の上
面及び側面と接する第２の酸化物絶縁層と、第１の酸化物半導体層の第１のゲート電極層
と重なる領域に第１の酸化物絶縁層を形成し、第１の酸化物半導体層及び第１の酸化物絶
縁層上に第１のソース電極層及び第１のドレイン電極層を形成し、第１の酸化物絶縁層、
第１のソース電極層、第１のドレイン電極層、及び第２の酸化物絶縁層上に保護絶縁層を
形成し、保護絶縁層上に第１のドレイン電極層または第１のソース電極層と電気的に接続
する画素電極層と、第２の酸化物半導体層と重なる導電層とを形成する半導体装置の作製
方法である。
【００５０】
上記構成において、第２の薄膜トランジスタの酸化物半導体層は、ソース電極層またはド
レイン電極層と重なる領域よりも膜厚の薄い領域を有してもよい。また、第２の薄膜トラ
ンジスタの酸化物半導体層は、ソース電極層またはドレイン電極層と重なる領域よりも膜
厚の薄いチャネル形成領域を有し、該チャネル形成領域上に第２の酸化物絶縁層を介して
導電層を有する構造でもよい。
【００５１】
第１の酸化物絶縁層と第２の酸化物絶縁層は、同じ工程で形成できるため、同じ透光性を
有する絶縁材料を用いることができる。
【００５２】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
【００５３】
また、駆動回路を有する表示装置としては、液晶表示装置の他に、発光素子を用いた発光
表示装置や、電気泳動表示素子を用いた電子ペーパーとも称される表示装置が挙げられる
。
【００５４】
発光素子を用いた発光表示装置においては、画素部に複数の薄膜トランジスタを有し、画
素部においてもある薄膜トランジスタのゲート電極と他のトランジスタのソース配線（ソ
ース配線層ともいう）、或いはドレイン配線（ドレイン配線層ともいう）を接続させる箇
所を有している。また、発光素子を用いた発光表示装置の駆動回路においては、薄膜トラ
ンジスタのゲート電極とその薄膜トランジスタのソース配線、或いはドレイン配線を接続
させる箇所を有している。
【発明の効果】
【００５５】
本発明の一形態により、安定した電気特性を有する薄膜トランジスタを作製し、提供する
ことができる。よって、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体
装置を提供することができる。
【図面の簡単な説明】
【００５６】
【図１】半導体装置を説明する図。
【図２】半導体装置の作製方法を説明する図。
【図３】半導体装置の作製方法を説明する図。
【図４】半導体装置の作製方法を説明する図。
【図５】半導体装置の作製方法を説明する図。
【図６】半導体装置の作製方法を説明する図。
【図７】半導体装置を説明する図。
【図８】半導体装置を説明する図。
【図９】半導体装置を説明する図。
【図１０】半導体装置を説明する図。
【図１１】半導体装置を説明する図。
【図１２】半導体装置の画素等価回路を説明する図。
【図１３】半導体装置を説明する図。
【図１４】半導体装置のブロック図を説明する図。
【図１５】信号線駆動回路の回路図およびタイミングチャートを説明する図。
【図１６】シフトレジスタの構成を示す回路図。
【図１７】シフトレジスタの動作を説明するタイミングチャート及び回路図。
【図１８】半導体装置を説明する図。
【図１９】半導体装置を説明する図。
【図２０】電子書籍の一例を示す外観図。
【図２１】テレビジョン装置およびデジタルフォトフレームの例を示す外観図。
【図２２】遊技機の例を示す外観図。
【図２３】携帯型のコンピュータ及び携帯電話機の一例を示す外観図。
【図２４】半導体装置を説明する図。
【図２５】半導体装置を説明する図。
【図２６】半導体装置を説明する図。
【図２７】半導体装置の回路図を説明する図。
【図２８】半導体装置を説明する図。
【図２９】半導体装置を説明する図。
【図３０】半導体装置を説明する図。
【図３１】半導体装置の回路図を説明する図。
【図３２】半導体装置を説明する図。
【図３３】半導体装置を説明する図。
【図３４】半導体装置を説明する図。
【図３５】半導体装置を説明する図。
【図３６】半導体装置を説明する図。
【図３７】半導体装置を説明する図。
【図３８】半導体装置を説明する図。
【発明を実施するための形態】
【００５７】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。
【００５８】
（実施の形態１）
半導体装置及び半導体装置の作製方法を図１乃至図３を用いて説明する。図１（Ｂ）及び
（Ｃ）には同一基板上に作製された異なる構造の２つの薄膜トランジスタの断面構造の一
例を示す。図１に示す薄膜トランジスタ４６０は、チャネルエッチ型と呼ばれるボトムゲ
ート構造の一つであり、薄膜トランジスタ４７０はチャネル保護型（チャネルストップ型
ともいう）と呼ばれるボトムゲート構造の一つである。薄膜トランジスタ４６０及び薄膜
トランジスタ４７０は逆スタガ型薄膜トランジスタともいう。
【００５９】
図１（Ａ１）は駆動回路に配置される薄膜トランジスタ４６０の平面図であり、図１（Ａ
２）は画素部に配置される薄膜トランジスタ４７０の平面図である。また、図１（Ｂ）は
図１（Ａ１）の線Ｇ１−Ｇ２及び図１（Ａ２）の線Ｈ１−Ｈ２における断面図である。ま
た、図１（Ｃ）は、図１（Ａ１）の線Ｇ３−Ｇ４及び図１（Ａ２）の線Ｈ３−Ｈ４におけ
る断面図である。
【００６０】
駆動回路に配置される薄膜トランジスタ４６０はチャネルエッチ型の薄膜トランジスタで
あり、絶縁表面を有する基板４５０上に、ゲート電極層４６１、第１のゲート絶縁層４５
２ａ、第２のゲート絶縁層４５２ｂ、少なくともチャネル形成領域４６３、第１の高抵抗
ドレイン領域４６４ａ、及び第２の高抵抗ドレイン領域４６４ｂを有する酸化物半導体層
４６２、第１の低抵抗ドレイン領域４０８ａ、第２の低抵抗ドレイン領域４０８ｂ、ソー
ス電極層４６５ａ、及びドレイン電極層４６５ｂを含む。また、薄膜トランジスタ４６０
を覆い、チャネル形成領域４６３に接する酸化物絶縁層４６６が設けられている。
【００６１】
第１の低抵抗ドレイン領域４０８ａの下面に接して第１の高抵抗ドレイン領域４６４ａが
自己整合的に形成されている。また、第２の低抵抗ドレイン領域４０８ｂの下面に接して
第２の高抵抗ドレイン領域４６４ｂが自己整合的に形成されている。また、チャネル形成
領域４６３は、酸化物絶縁層４６６と接し、且つ第１の高抵抗ドレイン領域４６４ａ及び
第２の高抵抗ドレイン領域４６４ｂに比べ膜厚が薄くなっており、第１の高抵抗ドレイン
領域４６４ａ、及び第２の高抵抗ドレイン領域４６４ｂよりも高抵抗の領域（Ｉ型領域）
とする。
【００６２】
また、薄膜トランジスタ４６０は配線を低抵抗化するためにソース電極層４６５ａ、及び
ドレイン電極層４６５ｂに金属材料を用いることが好ましい。
【００６３】
また、液晶表示装置において、同一基板上に画素部と駆動回路を形成する場合、駆動回路
において、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲート
を構成する薄膜トランジスタや、センスアンプ、定電圧発生回路、電圧制御発振器（ＶＣ
Ｏ）といったアナログ回路を構成する薄膜トランジスタは、ソース電極とドレイン電極間
に正極性のみ、もしくは負極性のみが印加される。従って、耐圧が要求される第２の高抵
抗ドレイン領域４６４ｂの幅を第１の高抵抗ドレイン領域４６４ａの幅よりも広く設計し
てもよい。また、第１の高抵抗ドレイン領域４６４ａ、及び第２の高抵抗ドレイン領域４
６４ｂがゲート電極層と重なる幅を広くしてもよい。
【００６４】
また、駆動回路に配置される薄膜トランジスタ４６０はシングルゲート構造の薄膜トラン
ジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート
構造の薄膜トランジスタも形成することができる。
【００６５】
また、チャネル形成領域４６３上方に重なる導電層４６７を設ける。導電層４６７をゲー
ト電極層４６１と電気的に接続し、同電位とすることで、ゲート電極層４６１と導電層４
６７の間に配置された酸化物半導体層４６２に上下からゲート電圧を印加することができ
る。また、ゲート電極層４６１と導電層４６７を異なる電位、例えば固定電位、ＧＮＤ、
０Ｖとする場合には、ＴＦＴの電気特性、例えばしきい値電圧などを制御することができ
る。すなわち、ゲート電極層４６１を第１のゲート電極層として機能させ、導電層４６７
を第２のゲート電極層として機能させることで、薄膜トランジスタ４６０を４端子の薄膜
トランジスタとして用いることができる。
【００６６】
また、導電層４６７と酸化物絶縁層４６６の間には保護絶縁層４５３と、平坦化絶縁層４
５４とを積層する。
【００６７】
また、保護絶縁層４５３は、保護絶縁層４５３の下方に設ける第１のゲート絶縁層４５２
ａまたは下地となる絶縁膜と接する構成とすることが好ましく、基板の側面からの水分や
、水素イオンや、ＯＨ−などの不純物が侵入することをブロックする。特に、保護絶縁層
４５３と接する第１のゲート絶縁層４５２ａまたは下地となる絶縁膜を窒化珪素膜とする
と有効である。
【００６８】
また、画素に配置される薄膜トランジスタ４７０はチャネルストップ型の薄膜トランジス
タであり、絶縁表面を有する基板４５０上に、ゲート電極層４７１、第１のゲート絶縁層
４５２ａ、第２のゲート絶縁層４５２ｂ、チャネル形成領域を含む酸化物半導体層４７２
、ソース電極層４７５ａ、及びドレイン電極層４７５ｂを含む。また、薄膜トランジスタ
４７０を覆い、チャネル保護層４７６、ソース電極層４７５ａ、及びドレイン電極層４７
５ｂに接して保護絶縁層４５３、及び平坦化絶縁層４５４が積層して設けられている。平
坦化絶縁層４５４上にはドレイン電極層４７５ｂと接する画素電極層４７７が設けられて
おり、薄膜トランジスタ４７０と電気的に接続している。なお、駆動回路用の薄膜トラン
ジスタ４６０の第１の低抵抗ドレイン領域４０８ａ、第２の低抵抗ドレイン領域４０８ｂ
の材料と、画素用の薄膜トランジスタのソース電極層４７５ａ、及びドレイン電極層４７
５ｂの材料は同じであるのが好ましい。
【００６９】
ただし、液晶表示装置は、液晶の劣化を防ぐため、交流駆動が行われている。この交流駆
動により、一定の期間毎に画素電極層に印加する信号電位の極性が正極性或いは負極性に
反転する。画素電極層に接続するＴＦＴは、一対の電極が交互にソース電極層とドレイン
電極層の役割を果たす。本明細書では、便宜上、画素の薄膜トランジスタの一方の電極を
ソース電極層と呼び、もう一方の電極をドレイン電極層と呼ぶが、実際には、交流駆動の
際に一方の電極が交互にソース電極層とドレイン電極層として機能する。また、リーク電
流の低減を図るため、画素に配置する薄膜トランジスタ４７０のゲート電極層４７１の幅
を駆動回路の薄膜トランジスタ４６０のゲート電極層４６１の幅よりも狭くしてもよい。
また、リーク電流の低減を図るため、画素に配置する薄膜トランジスタ４７０のゲート電
極層４７１がソース電極層４７５ａまたはドレイン電極層４７５ｂと重ならないように設
計してもよい。
【００７０】
また、画素に配置される薄膜トランジスタ４７０はシングルゲート構造の薄膜トランジス
タを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造
の薄膜トランジスタも形成することができる。
【００７１】
また、酸化物半導体膜の成膜以後に、不純物である水分などを低減する加熱処理（脱水化
または脱水素化のための加熱処理）が行われる。脱水化または脱水素化のための加熱処理
及び徐冷を行った後、酸化物半導体層に接して酸化物絶縁膜の形成などを行って酸化物半
導体層のキャリア濃度を低減することが、薄膜トランジスタ４７０の電気特性の向上及び
信頼性の向上に繋がる。
【００７２】
なお、酸化物半導体層４７２は、ソース電極層４７５ａ、及びドレイン電極層４７５ｂの
下方に形成し、一部重なっている。また、酸化物半導体層４７２は、ゲート電極層４７１
と第１のゲート絶縁層４５２ａ及び第２のゲート絶縁層４５２ｂを介して重なっている。
画素に配置される薄膜トランジスタ４７０のチャネル形成領域は、酸化物半導体層４７２
のうち、ソース電極層４７５ａの側面と、該側面と向かい合うドレイン電極層４７５ｂの
側面とで挟まれる領域、即ち、第２のゲート絶縁層４５２ｂと接し、且つゲート電極層４
７１と重なる領域である。
【００７３】
また、薄膜トランジスタ４７０は透光性を有する薄膜トランジスタとして高開口率を有す
る表示装置を実現するためにソース電極層４７５ａ、及びドレイン電極層４７５ｂは、透
光性を有する導電膜を用いる。
【００７４】
また、薄膜トランジスタ４７０のゲート電極層４７１も透光性を有する導電膜を用いる。
【００７５】
また、薄膜トランジスタ４７０が配置される画素には、画素電極層４７７、またはその他
の電極層（容量電極など）や、その他の配線層（容量配線層など）に可視光に対して透光
性を有する導電膜を用い、高開口率を有する表示装置を実現する。勿論、第１のゲート絶
縁層４５２ａ、第２のゲート絶縁層４５２ｂ、チャネル保護層４７６も可視光に対して透
光性を有する膜を用いることが好ましい。
【００７６】
本明細書において、透光性を有する膜とは可視光の透過率が７５〜１００％である膜を指
し、その膜が導電性を有する場合は透明の導電膜とも呼ぶ。また、ゲート電極層、ソース
電極層、ドレイン電極層、画素電極層、またはその他の電極層や、その他の配線層に適用
する金属酸化物として、可視光に対して半透明の導電膜を用いてもよい。可視光に対して
半透明とは可視光の透過率が５０〜７５％であることを指す。
【００７７】
以下、図２（Ａ）乃至（Ｅ）、及び図３（Ａ）乃至（Ｅ）を用い、同一基板上に薄膜トラ
ンジスタ４６０及び薄膜トランジスタ４７０の作製工程を説明する。
【００７８】
まず、絶縁表面を有する基板４５０上に透光性を有する導電膜を形成した後、第１のフォ
トリソグラフィ工程によりゲート電極層４６１、４７１を形成する。また、画素部にはゲ
ート電極層４６１、４７１と同じ材料、同じ第１のフォトリソグラフィ工程により容量配
線を形成する。また、画素部だけでなく駆動回路に容量が必要な場合には、駆動回路にも
容量配線（容量配線層ともいう）を形成する。なお、レジストマスクをインクジェット法
で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用
しないため、製造コストを低減できる。
【００７９】
絶縁表面を有する基板４５０に使用することができる基板に大きな制限はないが、少なく
とも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。絶縁表面を
有する基板４５０にはバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラ
ス基板を用いることができる。
【００８０】
また、基板４５０としてガラス基板を用いる場合は、後の加熱処理の温度が高い場合には
、歪み点が７３０℃以上のものを用いると良い。また、基板４５０としてガラス基板を用
いる場合には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウ
ムホウケイ酸ガラスなどのガラス材料が用いられている。なお、ホウ酸と比較して酸化バ
リウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため
、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい。
【００８１】
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を基板４５０として用いても良い。他にも、結晶化ガラスなどを用いるこ
とができる。
【００８２】
また、下地膜となる絶縁膜を基板４５０とゲート電極層４６１、４７１の間に設けてもよ
い。下地膜は、基板４５０からの不純物元素の拡散を防止する機能があり、窒化珪素膜、
酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜による積
層構造により形成することができる。
【００８３】
ゲート電極層４６１、４７１の材料は、可視光に対して透光性を有する導電材料、例えば
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇ
ａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ
−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することができ
、膜厚は５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。ゲート電極層４６１、４
７１に用いる金属酸化物の成膜方法は、スパッタ法や真空蒸着法（電子ビーム蒸着法など
）や、アーク放電イオンプレーティング法や、スプレー法を用いる。また、スパッタ法を
用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い
、透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行
う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制することが好
ましい。
【００８４】
次いで、ゲート電極層４６１、４７１上にゲート絶縁層を形成する。
【００８５】
ゲート絶縁層は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層、窒化
珪素層、酸化窒化珪素層又は窒化酸化珪素層を単層で又は積層して形成することができる
。例えば、成膜ガスとして、ＳｉＨ４、酸素及び窒素を用いてプラズマＣＶＤ法により酸
化窒化珪素層を形成すればよい。
【００８６】
本実施の形態では、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層４５２ａと、
膜厚５０ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層４５２ｂの積層のゲート絶縁層と
する。第１のゲート絶縁層４５２ａとしては膜厚１００ｎｍの窒化珪素膜または窒化酸化
珪素膜を用いる。また、第２のゲート絶縁層４５２ｂとしては、膜厚１００ｎｍの酸化珪
素膜を用いる。
【００８７】
次いで、第２のゲート絶縁層４５２ｂ上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導
体膜４８０を形成する（図２（Ａ））。酸化物半導体膜の形成後に脱水化または脱水素化
のための加熱処理を行っても酸化物半導体層を非晶質な状態とするため、膜厚を５０ｎｍ
以下と薄くすることが好ましい。酸化物半導体層の膜厚を薄くすることで酸化物半導体層
の形成後に加熱処理した場合に、結晶化してしまうのを抑制することができる。
【００８８】
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、第２のゲート絶縁層４５２ｂの表面に付着しているゴ
ミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アル
ゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して
表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを
用いてもよい。
【００８９】
酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ
−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−
Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓ
ｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ
−Ｏ系酸化物半導体ターゲットを用いてスパッタ法により成膜する。また、酸化物半導体
膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的には
アルゴン）及び酸素雰囲気下においてスパッタ法により形成することができる。また、ス
パッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて
成膜を行い、酸化物半導体膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程
で行う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制すること
が好ましい。
【００９０】
次いで、酸化物半導体膜４８０の脱水化または脱水素化を行う。脱水化または脱水素化を
行う第１の加熱処理の温度は、３５０℃以上基板の歪み点未満、好ましくは４００℃以上
基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、
酸化物半導体層に対して窒素雰囲気下において加熱処理を行った後、大気に触れることな
く、酸化物半導体層への水や水素の再混入を防ぐため、大気に触れることなく徐冷し、酸
化物半導体層４８１を得る（図２（Ｂ））。本実施の形態では、酸化物半導体層の脱水化
または脱水素化を行う加熱温度Ｔから、再び水が入らないような十分な温度まで同じ炉を
用い、具体的には加熱温度Ｔよりも１００℃以上下がるまで窒素雰囲気下で徐冷する。ま
た、窒素雰囲気に限定されず、ヘリウム、ネオン、アルゴン等の希ガス雰囲気下或いは減
圧下において脱水化または脱水素化のための加熱処理を行う。
【００９１】
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上
、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下）とすることが好ましい。
【００９２】
また、第１の加熱処理の条件、または酸化物半導体膜の材料によっては、結晶化し、微結
晶膜または多結晶膜となる場合もある。
【００９３】
なお、酸化物半導体膜４８０の第１の加熱処理は、酸化物半導体層を島状に加工した後に
行うこともできる。
【００９４】
また、酸化物半導体膜の成膜前に、不活性ガス雰囲気（窒素、またはヘリウム、ネオン、
アルゴン等）下、酸素雰囲気、或いは減圧下において加熱処理（４００℃以上基板の歪み
点未満）を行い、ゲート絶縁層内に含まれる水素及び水などの不純物を除去してもよい。
【００９５】
次いで、酸化物半導体層４８１上に、低抵抗ドレイン領域として用いるための酸化物導電
層、及び導電層を形成する。
【００９６】
酸化物導電層の成膜方法は、スパッタ法や真空蒸着法（電子ビーム蒸着法など）や、アー
ク放電イオンプレーティング法や、スプレー法を用いる。低抵抗ドレイン領域の材料とし
ては、酸化物導電材料を用いることができ、例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ
−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−
Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ
系、Ｚｎ−Ｏ系の金属酸化物を適用することができる。なお、低抵抗ドレイン領域として
用いる酸化物導電材料は、酸化物半導体層４８３よりも抵抗が低く、導電層４８４よりも
抵抗が高い材料を適宜選択して用いることができる。また、スパッタ法を用いる場合、Ｓ
ｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、透光性を有す
る導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う脱水化または
脱水素化のための加熱処理の際に結晶化してしまうのを抑制することが好ましい。
【００９７】
また、導電層の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元
素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等がある
。
【００９８】
導電層としては、チタン層上にアルミニウム層と、該アルミニウム層上にチタン層が積層
された三層の積層構造、またはモリブデン層上にアルミニウム層と、該アルミニウム層上
にモリブデン層を積層した三層の積層構造とすることが好ましい。勿論、導電層として単
層、または２層構造、または４層以上の積層構造としてもよい。
【００９９】
酸化物導電層及び導電層を形成した後、第２のフォトリソグラフィ工程に用いるレジスト
マスク４８２ａ及び４８２ｂを形成する。なお、レジストマスク４８２ａおよびレジスト
マスク４８２ｂをインクジェット法で形成してもよい。レジストマスクをインクジェット
法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１００】
本実施の形態におけるレジストマスク４８２ａは凹部又は凸部を有するレジストマスクで
ある。換言すると、厚さの異なる複数の領域（ここでは、２つの領域）からなるレジスト
マスクともいうことができる。レジストマスク４８２ａにおいて、厚い領域をレジストマ
スク４８２ａの凸部と呼び、薄い領域をレジストマスク４８２ａの凹部と呼ぶこととする
。
【０１０１】
レジストマスク４８２ａにおいて、後にソース電極層及びドレイン電極層が形成される部
分には凸部が形成され、ソース電極層及びドレイン電極層に挟まれ、後のチャネル形成領
域となる部分には凹部が形成される。
【０１０２】
レジストマスク４８２ａは、多階調マスクを用いることで形成することができる。多階調
マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領
域、半露光領域及び未露光領域の３段階の光量で露光を行うものをいう。多階調マスクを
用いることで、一度の露光及び現像工程によって、複数（代表的には２種類）の厚さを有
するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、
フォトマスクの枚数を削減することができる。
【０１０３】
多階調マスクを用いて露光して現像を行うことで、厚さの異なる領域を有するレジストマ
スク４８２ａを形成することができる。ただし、これに限定されず、多階調マスクを用い
ることなくレジストマスク４８２ａを形成してもよい。
【０１０４】
次いで、レジストマスク４８２ａ及びレジストマスク４８２ｂを用いて、導電層、低抵抗
ドレイン領域、及び酸化物半導体層４８１を選択的かつ同時にエッチングを行い、島状の
酸化物半導体層である酸化物半導体層４８３、４８５と、低抵抗ドレイン領域４０６、４
０７と、導電層４８４、４８６を形成する（図２（Ｃ））。導電層として、チタン膜、ア
ルミニウム膜及びチタン膜の積層導電膜を用いた場合は、塩素ガスを用いたドライエッチ
ング法でエッチングすることが出来る。
【０１０５】
次いで、レジストマスク４８２ａ及び４８２ｂを後退（縮小）させることで、レジストマ
スク４８７ａ、４８７ｂ及び４８７ｃを形成する。レジストマスクを後退（縮小）させる
には、酸素プラズマによるアッシング等を行えばよい。レジストマスクを後退（縮小）さ
せることにより、レジストマスク４８７ａとレジストマスク４８７ｂに挟まれた部分の導
電層４８４が露出する。
【０１０６】
次いで、レジストマスク４８７ａとレジストマスク４８７ｂに挟まれた部分の導電層４８
４及び当該領域と接する低抵抗ドレイン領域４０６を、レジストマスク４８７ａ及びレジ
ストマスク４８７ｂを用いて選択的にエッチングすることにより、ソース電極層４６５ａ
及びドレイン電極層４６５ｂ、第１の低抵抗ドレイン領域４０８ａ及び第２の低抵抗ドレ
イン領域４０８ｂを形成する（図２（Ｄ））。なお、この時、酸化物半導体層は一部のみ
がエッチングされ、溝部（凹部）を有する酸化物半導体層４８８となる。
【０１０７】
なお、図２（Ｄ）に示すように、レジストマスク４８２ａ、４８２ｂを後退（縮小）させ
たレジストマスク４８７ａ及びレジストマスク４８７ｂを用いたエッチングにより、酸化
物半導体層４８３、４８５の周縁に膜厚の薄い領域が形成される。すなわち、酸化物半導
体層４８８の端部は、第１及び第２の低抵抗ドレイン領域４０８ａ、４０８ｂの端部より
も突出し、酸化物半導体層４８９の端部は、低抵抗ドレイン領域４０９の端部よりも突出
している。なお、酸化物半導体層４８３の周縁部と、後にチャネル形成領域となる酸化物
半導体層４８８の溝部（凹部）とは、同じ膜厚を有している。
【０１０８】
次いで、レジストマスク４８７ａ、４８７ｂ、４８７ｃを除去し、第３のフォトリソグラ
フィ工程によりレジストマスク４９１を形成し、選択的にエッチングを行って画素部の酸
化物半導体層４８９上に形成された低抵抗ドレイン領域４０９及び導電層４９０を除去す
る（図２（Ｅ））。
【０１０９】
なお、第３のフォトリソグラフィ工程で酸化物半導体層４８９と重なる低抵抗ドレイン領
域４０９及び導電層４９０を選択的に除去するため、エッチングの際に、酸化物半導体層
４８９も除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。また、
レジストマスク４９１をインクジェット法で形成してもよい。レジストマスクをインクジ
ェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１１０】
次いで、レジストマスク４９１を除去し、酸化物半導体層４８８の溝部（凹部）に接し、
酸化物半導体層４８９の上面及び側面に接する保護絶縁膜となる酸化物絶縁膜４９２を形
成する。
【０１１１】
酸化物絶縁膜４９２は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化
物絶縁膜４９２に水、水素等の不純物を混入させない方法を適宜用いて形成することがで
きる。本実施の形態では、酸化物絶縁膜４９２として膜厚３００ｎｍの酸化珪素膜をスパ
ッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよ
く、本実施の形態では１００℃とする。酸化珪素膜のスパッタリング法による成膜は、希
ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴ
ン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ター
ゲットまたは珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、
酸素、及び窒素雰囲気下でスパッタリング法により酸化珪素膜を形成することができる。
低抵抗化した酸化物半導体層に接して形成する酸化物絶縁膜４９２は、水分や、水素イオ
ンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機
絶縁膜を用い、代表的には酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、または酸
化窒化アルミニウム膜などを用いる。
【０１１２】
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う（図３（Ａ））。例
えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行う
と、酸化物半導体層４８８の溝部、酸化物半導体層４８９の上面及び側面が酸化物絶縁膜
４９２と接した状態で加熱される。
【０１１３】
以上の工程を経ることによって、成膜後の酸化物半導体膜に対して脱水化または脱水素化
のための加熱処理を行って低抵抗化した後、酸化物半導体膜の一部を選択的に酸素過剰な
状態とする。その結果、ゲート電極層４６１と重なるチャネル形成領域４６３は、Ｉ型と
なり、ソース電極層４６５ａに重なる第１の高抵抗ドレイン領域４６４ａと、ドレイン電
極層４６５ｂに重なる第２の高抵抗ドレイン領域４６４ｂとが自己整合的に形成される。
また、ゲート電極層４７１と重なる酸化物半導体層４７２は、全体がＩ型となる。
【０１１４】
なお、ドレイン電極層４６５ｂ（及びソース電極層４６５ａ）と重畳した酸化物半導体層
において第２の高抵抗ドレイン領域４６４ｂ（または第１の高抵抗ドレイン領域４６４ａ
）を形成することにより、駆動回路を形成した際の信頼性の向上を図ることができる。具
体的には、第２の高抵抗ドレイン領域４６４ｂを形成することで、ドレイン電極層から第
２の高抵抗ドレイン領域４６４ｂ、チャネル形成領域にかけて、導電性を段階的に変化さ
せうるような構造とすることができる。そのため、ドレイン電極層４６５ｂに高電源電位
ＶＤＤを供給する配線に接続して動作させる場合、ゲート電極層４６１とドレイン電極層
４６５ｂとの間に高電界が印加されても高抵抗ドレイン領域がバッファとなり局所的な高
電界が印加されず、トランジスタの耐圧を向上させた構成とすることができる。
【０１１５】
また、ドレイン電極層４６５ｂ（及びソース電極層４６５ａ）と重畳した酸化物半導体層
において第２の高抵抗ドレイン領域４６４ｂ（または第１の高抵抗ドレイン領域４６４ａ
）を形成することにより、駆動回路を形成した際のチャネル形成領域４６３でのリーク電
流の低減を図ることができる。
【０１１６】
また、ドレイン電極層４６５ｂ（及びソース電極層４６５ａ）と酸化物半導体層との間に
第２の低抵抗ドレイン領域４０８ｂ（及び第１の低抵抗ドレイン領域４０８ａ）を有する
構成とすることで、ショットキー接合と比べて熱的にも安定動作を有せしめる。第１の低
抵抗ドレイン領域４０８ａ及び第２の低抵抗ドレイン領域４０８ｂは、酸化物半導体層よ
りも抵抗が低く、且つドレイン電極層４６５ｂ（及びソース電極層４６５ａ）よりも抵抗
が高いため、酸化物半導体層とドレイン又はソース電極層とのコンタクト抵抗を低減させ
ることができる。
【０１１７】
次いで、第４のフォトリソグラフィ工程によりレジストマスク４９３ａ、４９３ｂを形成
し、酸化物絶縁膜４９２を選択的にエッチングして画素部の酸化物半導体層４７２のチャ
ネル形成領域上に酸化物絶縁層（チャネル保護層）４７６を形成する（図３（Ｂ））。チ
ャネル保護層４７６を設けることによって、酸化物半導体層４７２のチャネル形成領域に
対する工程時におけるダメージ（エッチング時のプラズマやエッチング剤による膜減りな
ど）を防ぐことができる。従って薄膜トランジスタの信頼性を向上させることができる。
なお、本実施の形態のように、ゲート絶縁層４５２ｂとして酸化物絶縁層を用いる場合、
酸化物絶縁膜４９２のエッチング工程により、ゲート絶縁層４５２ｂの一部もエッチング
されて膜厚が薄くなる（膜減りする）場合がある。ゲート絶縁層４５２ｂとして酸化物絶
縁膜４９２よりエッチングレートの小さい窒化絶縁膜を用いる場合は、ゲート絶縁層４５
２ｂが一部エッチングされるのを防ぐことができる。
【０１１８】
また、脱水化または脱水素化の後、大気に触れることなく連続的にチャネル保護層４７６
を形成することもできる。大気に触れさせることなく連続的に処理することで、界面が、
水やハイドロカーボンなどの、大気成分や大気中に浮遊する不純物元素に汚染されること
なく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減す
ることができる。
【０１１９】
なお、レジストマスク４９３ａ、４９３ｂをインクジェット法で形成してもよい。レジス
トマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを
低減できる。
【０１２０】
次いで、画素部の第２のゲート絶縁層４５２ｂ、酸化物半導体層４７２、及びチャネル保
護層４７６上に、透光性を有する導電膜を形成した後、第５のフォトリソグラフィ工程に
よりソース電極層４７５ａ、及びドレイン電極層４７５ｂを形成する（図３（Ｃ））。透
光性を有する導電膜の成膜方法は、スパッタ法や真空蒸着法（電子ビーム蒸着法など）や
、アーク放電イオンプレーティング法や、スプレー法を用いる。導電膜の材料としては、
可視光に対して透光性を有する導電材料、例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−
Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ
系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系
、Ｚｎ−Ｏ系の金属酸化物を適用することができ、膜厚は５０ｎｍ以上３００ｎｍ以下の
範囲内で適宜選択する。また、スパッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重
量％以下含むターゲットを用いて成膜を行い、透光性を有する導電膜に結晶化を阻害する
ＳｉＯｘ（Ｘ＞０）を含ませることが好ましい。
【０１２１】
なお、ソース電極層４７５ａ、及びドレイン電極層４７５ｂを形成するためのレジストマ
スクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成す
るとフォトマスクを使用しないため、製造コストを低減できる
【０１２２】
次いで、酸化物絶縁層４６６、チャネル保護層４７６、ソース電極層４７５ａ、及びドレ
イン電極層４７５ｂ上に保護絶縁層４５３を形成する（図３（Ｄ））。本実施の形態では
、ＲＦスパッタ法を用いて窒化珪素膜を形成する。ＲＦスパッタ法は、量産性がよいため
、保護絶縁層４５３の成膜方法として好ましい。保護絶縁層４５３は、水分や、水素イオ
ンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機
絶縁膜を用い、窒化珪素膜、窒化アルミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウ
ムなどを用いる。勿論、保護絶縁層４５３は透光性を有する絶縁膜である。
【０１２３】
また、保護絶縁層４５３は、保護絶縁層４５３の下方に設ける第１のゲート絶縁層４５２
ａまたは下地となる絶縁膜と接する構成とすることが好ましく、基板の側面近傍からの水
分や、水素イオンや、ＯＨ−などの不純物が侵入することをブロックする。特に、保護絶
縁層４５３と接する第１のゲート絶縁層４５２ａまたは下地となる絶縁膜を窒化珪素膜と
すると有効である。即ち、酸化物半導体層の下面、上面、及び側面を囲むように窒化珪素
膜を設けると、表示装置の信頼性が向上する。
【０１２４】
次いで、保護絶縁層４５３上に平坦化絶縁層４５４を形成する。平坦化絶縁層４５４とし
ては、アクリル樹脂、ポリイミド、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂
等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電
率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リン
ボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数
積層させることで、平坦化絶縁層４５４を形成してもよい。
【０１２５】
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
【０１２６】
平坦化絶縁層４５４の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯ
Ｇ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリ
ーン印刷、オフセット印刷等）などの方法や、ドクターナイフ、ロールコーター、カーテ
ンコーター、ナイフコーター等の器具を用いることができる。
【０１２７】
次に、第６のフォトリソグラフィ工程を行い、レジストマスクを形成し、平坦化絶縁層４
５４及び保護絶縁層４５３のエッチングによりドレイン電極層４７５ｂに達するコンタク
トホール４９４を形成する。また、ここでのエッチングによりゲート電極層４６１、４７
１に達するコンタクトホールも形成する。また、ドレイン電極層４７５ｂに達するコンタ
クトホールを形成するためのレジストマスクをインクジェット法で形成してもよい。レジ
ストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コスト
を低減できる。
【０１２８】
次いで、レジストマスクを除去した後、透光性を有する導電膜を成膜する。透光性を有す
る導電膜の材料としては、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金
（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）などをスパッタ法や真空蒸着法などを用い
て形成する。透光性を有する導電膜の他の材料として、窒素を含ませたＡｌ−Ｚｎ−Ｏ系
非単結晶膜、即ちＡｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜や、窒素を含ませたＺｎ−Ｏ系非単結
晶膜、即ちＺｎ−Ｏ−Ｎ系非単結晶膜や、窒素を含ませたＳｎ−Ｚｎ−Ｏ系非単結晶膜、
即ちＳｎ−Ｚｎ−Ｏ−Ｎ系非単結晶膜を用いてもよい。なお、Ａｌ−Ｚｎ−Ｏ−Ｎ系非単
結晶膜の亜鉛の組成比（原子％）は、４７原子％以下とし、非単結晶膜中のアルミニウム
の組成比（原子％）より大きく、非単結晶膜中のアルミニウムの組成比（原子％）は、非
単結晶膜中の窒素の組成比（原子％）より大きい。このような材料のエッチング処理は塩
酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エ
ッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を
用いても良い。
【０１２９】
なお、透光性を有する導電膜の組成比の単位は原子％とし、電子線マイクロアナライザー
（ＥＰＭＡ：Ｅｌｅｃｔｒｏｎ  Ｐｒｏｂｅ  Ｘ−ｒａｙ  ＭｉｃｒｏＡｎａｌｙｚｅｒ
）を用いた分析により評価するものとする。
【０１３０】
次に、第７のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングによ
り不要な部分を除去して画素電極層４７７及び導電層４６７を形成する（図３（Ｅ）参照
。）。
【０１３１】
以上の工程により、７枚のマスクを用いて、同一基板上に薄膜トランジスタ４６０及び薄
膜トランジスタ４７０をそれぞれ駆動回路または画素部に作り分けて作製することができ
る。駆動回路用の薄膜トランジスタ４６０は、第１の高抵抗ドレイン領域４６４ａ、第２
の高抵抗ドレイン領域４６４ｂ、及びチャネル形成領域４６３を含む酸化物半導体層を含
むチャネルエッチ型薄膜トランジスタであり、画素用の薄膜トランジスタ４７０は、全体
がＩ型化した酸化物半導体層４７２を含むチャネル保護型薄膜トランジスタを含むチャネ
ル保護（チャネルストップ）型薄膜トランジスタである。
【０１３２】
また、第１のゲート絶縁層４５２ａ、第２のゲート絶縁層４５２ｂを誘電体とし容量配線
と容量電極とで形成される保持容量も同一基板上に形成することができる。薄膜トランジ
スタ４７０と保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成し、
画素部の周辺に薄膜トランジスタ４６０を有する駆動回路を配置することによりアクティ
ブマトリクス型の表示装置を作製するための一方の基板とすることができる。本明細書で
は便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【０１３３】
なお、画素電極層４７７は、平坦化絶縁層４５４及び保護絶縁層４５３に形成されたコン
タクトホールを介して容量電極と電気的に接続する。なお、容量電極は、ソース電極４７
５ａ及びドレイン電極層４７５ｂと同じ材料、同じ工程で形成することができる。
【０１３４】
導電層４６７を酸化物半導体層のチャネル形成領域４６３と重なる位置に設けることによ
って、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ
試験という）において、ＢＴ試験前後における薄膜トランジスタ４６０のしきい値電圧の
変化量を低減することができる。また、導電層４６７は、電位がゲート電極層４６１と同
じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる
。また、導電層４６７の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい
。
【０１３５】
また、画素電極層４７７を形成するためのレジストマスクをインクジェット法で形成して
もよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため
、製造コストを低減できる。
【０１３６】
本実施の形態は他の実施の形態と自由に組み合わせることができる。
【０１３７】
（実施の形態２）
本実施の形態では、実施の形態１と異なる半導体装置及び半導体装置の作製方法を図４を
用いて説明する。具体的には、図１で示した半導体装置において、駆動回路に配置される
薄膜トランジスタ及び画素部に配置される薄膜トランジスタの双方が、少なくともチャネ
ル形成領域、第１の高抵抗ドレイン領域及び第２の高抵抗ドレイン領域を有する酸化物半
導体層を活性層とする構造である半導体装置に関して説明する。なお、本実施の形態にお
いて駆動回路に配置される薄膜トランジスタは、実施の形態１で示した薄膜トランジスタ
４６０と同様の構造であり、同様の工程によって作製することが可能である。本実施の形
態において実施の形態１と同一部分または同様な機能を有する部分、及び工程は、実施の
形態１と同様に行うことができ、繰り返しの説明は省略する。
【０１３８】
絶縁表面を有する基板４５０上に、ゲート電極層４６１、４７１、第１のゲート絶縁層４
５２ａ、第２のゲート絶縁層４５２ｂが形成され、駆動回路部においてはチャネル形成領
域４６３、第１の高抵抗ドレイン領域４６４ａ、第２の高抵抗ドレイン領域４６４ｂを含
む酸化物半導体層、第１の低抵抗ドレイン領域４０８ａ、第２の低抵抗ドレイン領域４０
８ｂ、ソース電極層４６５ａ、ドレイン電極層４６５ｂ、酸化物絶縁層４６６が形成され
、画素部においては酸化物半導体層４７２、チャネル保護層４７６が形成されている（図
４（Ａ））。酸化物半導体層４７２は高抵抗化されたＩ型である。
【０１３９】
なお、駆動回路部に設けられた薄膜トランジスタ４６０の酸化物半導体層、及び酸化物半
導体層４７２の周縁には膜厚の薄い領域が形成される。すなわち、薄膜トランジスタ４６
０の酸化物半導体層の端部は、第１の低抵抗ドレイン領域４０８ａ、第２の低抵抗ドレイ
ン領域４０８ｂの端部よりも突出している。なお、薄膜トランジスタ４６０の酸化物半導
体層の周縁部と、後にチャネル形成領域となる該酸化物半導体層の溝部（凹部）とは、同
じ膜厚を有している。
【０１４０】
本実施の形態では、少なくとも酸化物半導体層４７２の一部が露出している状態で、窒素
などの不活性ガス雰囲気下、又は減圧下で加熱処理を行う。高抵抗化された（Ｉ型化され
た）酸化物半導体層４７２の一部が露出している状態で、窒素などの不活性ガス雰囲気下
、又は減圧下で加熱処理を行うと、酸化物半導体層４７２において露出している高抵抗化
された（Ｉ型化された）領域が低抵抗化して高抵抗ドレイン領域とすることができる。
【０１４１】
酸化物半導体層４７２において、高抵抗化された（Ｉ型化された）領域を低抵抗化する加
熱処理は、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行
えばよい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
【０１４２】
本実施の形態では、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層４
７２に対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく、加熱温
度Ｔから、加熱温度Ｔよりも１００℃以上下がるまで窒素雰囲気下で徐冷する。また、窒
素雰囲気に限定されず、ヘリウム、ネオン、アルゴン等雰囲気下或いは減圧下において脱
水化または脱水素化を行う。なお、加熱処理においては、窒素、またはヘリウム、ネオン
、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理
装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９
９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度
を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１４３】
酸化物半導体層４７２に対する窒素などの不活性ガス雰囲気下、又は減圧下での加熱処理
によって、酸化物半導体層４７２の露出領域は低抵抗化し、第１の高抵抗ドレイン領域４
７４ａ、第２の高抵抗ドレイン領域４７４ｂが形成される。なお、酸化物半導体層４７２
においてチャネル保護層４７６によって覆われている領域は高抵抗化された領域のままで
あり、Ｉ型のチャネル形成領域４７３となる。よって、第１の高抵抗ドレイン領域４７４
ａ、第２の高抵抗ドレイン領域４７４ｂ、及びチャネル形成領域４７３を含む酸化物半導
体層４９５が形成される（図４（Ｂ）参照。）
【０１４４】
次いで、酸化物半導体層４９５及びチャネル保護層４７６上に、透光性を有する導電膜を
形成した後、第５のフォトリソグラフィ工程によりソース電極層４７５ａ、及びドレイン
電極層４７５ｂを形成する（図４（Ｃ））。
【０１４５】
次いで、酸化物絶縁層４６６、ソース電極層４７５ａ、ドレイン電極層４７５ｂ及びチャ
ネル保護層４７６上に保護絶縁層４５３、平坦化絶縁層４５４を積層して形成する。
【０１４６】
次に、第６のフォトリソグラフィ工程を行い、レジストマスクを形成し、平坦化絶縁層４
５４、及び保護絶縁層４５３のエッチングによりドレイン電極層４７５ｂに達するコンタ
クトホール４９４を形成する（図４（Ｄ））。
【０１４７】
次いで、レジストマスクを除去した後、透光性を有する導電膜を成膜する。
【０１４８】
次に、第７のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングによ
り不要な部分を除去して画素電極層４７７及び導電層４６７を形成する（図４（Ｅ））。
【０１４９】
以上の工程により、７枚のマスクを用いて、同一基板上に薄膜トランジスタ４６０及び薄
膜トランジスタ４９８をそれぞれ駆動回路または画素部に作り分けて作製することができ
る。駆動回路に配置された薄膜トランジスタ４６０は、第１の高抵抗ドレイン領域４６４
ａ、第２の高抵抗ドレイン領域４６４ｂ、及びチャネル形成領域４６３を含む酸化物半導
体層を含むチャネルエッチ型薄膜トランジスタであり、画素部に配置された薄膜トランジ
スタ４９８も、第１の高抵抗ドレイン領域４７４ａ、第２の高抵抗ドレイン領域４７４ｂ
、及びチャネル形成領域４７３を含む酸化物半導体層４９５を含むチャネル保護型薄膜ト
ランジスタである。よって、薄膜トランジスタ４６０、４９８は、高電界が印加されても
高抵抗ドレイン領域がバッファとなり局所的な高電界が印加されず、トランジスタの耐圧
を向上させた構成となっている。
【０１５０】
なお、薄膜トランジスタ４６０においてドレイン電極層４６５ｂ（及びソース電極層４６
５ａ）と酸化物半導体層との間に第２の低抵抗ドレイン領域４０８ｂ（及び第１の低抵抗
ドレイン領域４０８ａ）を有する構成とすることで、ショットキー接合と比べて熱的にも
安定動作を有せしめる。第１の低抵抗ドレイン領域４０８ａ及び第２の低抵抗ドレイン領
域４０８ｂは、酸化物半導体層よりも抵抗が低く、且つドレイン電極層４６５ｂ（及びソ
ース電極層４６５ａ）よりも抵抗が高いため、酸化物半導体層とドレイン又はソース電極
層とのコンタクト抵抗を低減させることができる。
【０１５１】
また、第１のゲート絶縁層４５２ａ、第２のゲート絶縁層４５２ｂを誘電体とし容量配線
層と容量電極とで形成される保持容量も同一基板上に形成することができる。薄膜トラン
ジスタ４９８と保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成し
、画素部の周辺に薄膜トランジスタ４６０を有する駆動回路を配置することによりアクテ
ィブマトリクス型の表示装置を作製するための一方の基板とすることができる。
【０１５２】
導電層４６７を酸化物半導体層のチャネル形成領域４６３と重なる位置に設けることによ
って、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ
試験という）において、ＢＴ試験前後における薄膜トランジスタ４６０のしきい値電圧の
変化量を低減することができる。また、導電層４６７は、電位がゲート電極層４６１と同
じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる
。また、導電層４６７の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい
。
【０１５３】
なお、本実施の形態は他の実施の形態と自由に組み合わせることができる。
【０１５４】
（実施の形態３）
本実施の形態では、実施の形態１、２と異なる半導体装置及び半導体装置の作製方法を図
５を用いて説明する。具体的には、図１で示した半導体装置において、駆動回路に配置さ
れる薄膜トランジスタ及び画素部に配置される薄膜トランジスタの双方が、ゲート電極層
と重なるチャネル形成領域の全体がＩ型である酸化物半導体層を活性層とする構造である
半導体装置に関して説明する。なお、本実施の形態において実施の形態１と同一部分また
は同様な機能を有する部分、及び工程は、実施の形態１と同様に行うことができ、繰り返
しの説明は省略する。
【０１５５】
図５（Ａ）乃至（Ｃ）に薄膜トランジスタ４９８の作製工程の断面図を示す。まず、実施
の形態１に従って、絶縁表面を有する基板４５０上に透光性を有する導電膜を形成した後
、第１のフォトリソグラフィ工程によりゲート電極層４６１、４７１を形成する。
【０１５６】
次いで、ゲート電極層４６１、４７１上に第１のゲート絶縁層４５２ａと第２のゲート絶
縁層４５２ｂの積層を形成する。次いで、第２のゲート絶縁層４５２ｂ上に、膜厚２ｎｍ
以上２００ｎｍ以下の酸化物半導体膜４８０を形成する（図５（Ａ））。なお、ここまで
の工程は、実施の形態１と同一であり、図５（Ａ）は図２（Ａ）と対応している。
【０１５７】
次いで、不活性ガス雰囲気下または減圧下において、酸化物半導体膜４８０の脱水化また
は脱水素化を行う。脱水化または脱水素化を行う第１の加熱処理の温度は、３５０℃以上
基板の歪み点未満、好ましくは４００℃以上とする。ここでは、加熱処理装置の一つであ
る電気炉に基板を導入し、酸化物半導体膜に対して窒素雰囲気下において加熱処理を行っ
た後、大気に触れることなく、酸化物半導体膜への水や水素の再混入を防ぎ、酸化物半導
体膜を酸素欠乏型として低抵抗化、即ちＮ型化（Ｎ−化など）させる。その後、同じ炉に
高純度の酸素ガスまたは高純度のＮ２Ｏガス、または、超乾燥エア（露点が−４０℃以下
、好ましくは−６０℃以下）を導入して冷却を行う。酸素ガスまたはＮ２Ｏガスに、水、
水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスまたは
Ｎ２Ｏガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９
９％）以上、（即ち酸素ガスまたはＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましく
は０．１ｐｐｍ以下）とすることが好ましい。
【０１５８】
また、脱水化または脱水素化を行う第１の加熱処理後に２００℃以上４００℃以下、好ま
しくは２００℃以上３００℃以下の温度で酸素ガス雰囲気下、またはＮ２Ｏガス雰囲気下
、または超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）雰囲気下での加熱
処理を行ってもよい。
【０１５９】
以上の工程を経ることによって酸化物半導体膜４９６全体を酸素過剰な状態とすることで
、高抵抗化、即ちＩ型化させる（図５（Ｂ））。
【０１６０】
この結果、後に形成される薄膜トランジスタの信頼性を高めることができる。
【０１６１】
次いで、酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体層である酸
化物半導体層４９７、４７２に加工する。
【０１６２】
なお、不活性ガス雰囲気下または減圧下において、酸化物半導体膜の脱水化または脱水素
化を行い、不活性ガス雰囲気下で冷却した後、フォトリソグラフィ工程により島状の酸化
物半導体層である酸化物半導体層４９７、４７２に加工し、その後で２００℃以上４００
℃以下、好ましくは２００℃以上３００℃以下の温度で酸素ガス雰囲気下、又はＮ２Ｏガ
ス雰囲気下または超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）雰囲気下
での加熱処理を行ってもよい。
【０１６３】
また、酸化物半導体膜の成膜前に、不活性ガス雰囲気（窒素、またはヘリウム、ネオン、
アルゴン等）下、酸素雰囲気、或いは減圧下において加熱処理（４００℃以上基板の歪み
点未満）を行い、層内に含まれる水素及び水などの不純物を除去したゲート絶縁層として
もよい。
【０１６４】
しかし、高抵抗化された（Ｉ型化された）酸化物半導体層４９７、４７２が露出している
状態で、窒素、不活性ガス雰囲気下、又は減圧下で加熱処理を行うと、高抵抗化された（
Ｉ型化された）酸化物半導体層４９７、４７２が低抵抗化して高抵抗ドレイン領域となっ
てしまうため、酸化物半導体層４９７、４７２が露出している状態で行う加熱処理は酸素
ガス、Ｎ２Ｏガス雰囲気下、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃
以下）で行う。
【０１６５】
なお、本実施の形態では、酸化物半導体膜の成膜後に、脱水化または脱水素化を行う例を
示したが、特に限定されず、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層
に加工した後の酸化物半導体膜に行うこともできる。
【０１６６】
次いで、実施の形態１における図２（Ｃ）乃至（Ｅ）及び図３（Ａ）乃至（Ｅ）と同様に
、周辺駆動回路部においては、酸化物半導体層４９７の一部のみをエッチングして、溝部
（凹部）を有する酸化物半導体層４９７を形成し、第１の低抵抗ドレイン領域４０８ａ、
第２の低抵抗ドレイン領域４０８ｂ、導電層であるソース電極層４６５ａ、ドレイン電極
層４６５ｂ、酸化物半導体層４９７に接する酸化物絶縁層４６６を形成して、駆動回路用
の薄膜トランジスタ４９９を作製する。一方、画素部においては、酸化物半導体層４７２
のチャネル形成領域上にチャネル保護層４７６を形成し、透光性を有する導電層であるソ
ース電極層４７５ａ、ドレイン電極層４７５ｂを形成し、画素用の薄膜トランジスタ４７
０を作製する。
【０１６７】
なお、酸化物半導体層４９７、４７２の周縁には膜厚の薄い領域が形成される。すなわち
、酸化物半導体層４８３の端部は、第１の低抵抗ドレイン領域４０８ａ、第２の低抵抗ド
レイン領域４０８ｂの端部よりも突出している。なお、酸化物半導体層４８３の周縁部と
、後にチャネル形成領域となる酸化物半導体層４８３の溝部（凹部）とは、同じ膜厚を有
している。
【０１６８】
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲
気下で２５０℃、１時間の第２の加熱処理を行う。
【０１６９】
次いで、薄膜トランジスタ４９９、４７０を覆い、酸化物絶縁層４６６、チャネル保護層
４７６及びソース電極層４７５ａ、ドレイン電極層４７５ｂに接して保護絶縁層４５３、
及び平坦化絶縁層４５４を積層して形成する。保護絶縁層４５３、及び平坦化絶縁層４５
４にドレイン電極層４７５ｂに達するコンタクトホールを形成し、コンタクトホール及び
平坦化絶縁層４５４上に透光性を有する導電膜を成膜する。透光性を有する導電膜を選択
的にエッチングして薄膜トランジスタ４７０と電気的に接続する画素電極層４７７、及び
導電層４６７を形成する（図５（Ｃ））。
【０１７０】
以上の工程により、７枚のマスクを用いて、同一基板上に薄膜トランジスタ４９９及び薄
膜トランジスタ４７０をそれぞれ駆動回路または画素部に作り分けて作製することができ
る。駆動回路用の薄膜トランジスタ４９９は、全体がＩ型化した酸化物半導体層４９７を
含むチャネルエッチ型薄膜トランジスタであり、画素用の薄膜トランジスタ４７０も、全
体がＩ型化した酸化物半導体層４７２を含むチャネル保護型薄膜トランジスタである。
【０１７１】
なお、薄膜トランジスタ４９９においてドレイン電極層４６５ｂ（及びソース電極層４６
５ａ）と酸化物半導体層との間に第２の低抵抗ドレイン領域４０８ｂ（及び第１の低抵抗
ドレイン領域４０８ａ）を有する構成とすることで、ショットキー接合と比べて熱的にも
安定動作を有せしめる。第１の低抵抗ドレイン領域４０８ａ及び第２の低抵抗ドレイン領
域４０８ｂは、酸化物半導体層よりも抵抗が低く、且つドレイン電極層４６５ｂ（及びソ
ース電極層４６５ａ）よりも抵抗が高いため、酸化物半導体層とドレイン又はソース電極
層とのコンタクト抵抗を低減させることができる。
【０１７２】
また、第１のゲート絶縁層４５２ａ、第２のゲート絶縁層４５２ｂを誘電体とし容量配線
層と容量電極とで形成される保持容量も同一基板上に形成することができる。薄膜トラン
ジスタ４７０と保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成し
、画素部の周辺に薄膜トランジスタ４９９を有する駆動回路を配置することによりアクテ
ィブマトリクス型の表示装置を作製するための一方の基板とすることができる。
【０１７３】
導電層４６７を酸化物半導体層４９７のチャネル形成領域と重なる位置に設けることによ
って、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ
試験という）において、ＢＴ試験前後における薄膜トランジスタ４９９のしきい値電圧の
変化量を低減することができる。また、導電層４６７は、電位がゲート電極層４６１と同
じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる
。また、導電層４６７の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい
。
【０１７４】
なお、本実施の形態は他の実施の形態と自由に組み合わせることができる。
【０１７５】
（実施の形態４）
本実施の形態では、実施の形態１乃至３と異なる半導体装置及び半導体装置の作製方法を
図６を用いて説明する。具体的には、図１で示した半導体装置において、駆動回路に配置
される薄膜トランジスタは、ゲート電極層と重なるチャネル形成領域の全体がＩ型である
酸化物半導体層を活性層とし、画素部に配置される薄膜トランジスタは、少なくともチャ
ネル形成領域、第１の高抵抗ドレイン領域及び第２の高抵抗ドレイン領域を有する酸化物
半導体層を活性層とする構造である半導体装置に関して説明する。なお、本実施の形態に
おいて、実施の形態１と同一部分または同様な機能を有する部分、及び工程は、実施の形
態１と同様に行うことができ、繰り返しの説明は省略する。
【０１７６】
図６（Ａ）乃至（Ｄ）に薄膜トランジスタ４９９及び４９８の作製工程の断面図を示す。
【０１７７】
まず、実施の形態３に従って、実施の形態３における図５（Ｂ）の工程まで行う。図６（
Ａ）は、図５（Ｂ）の工程と同一である。
【０１７８】
絶縁表面を有する基板４５０上に、ゲート電極層４６１、４７１、第１のゲート絶縁層４
５２ａ、第２のゲート絶縁層４５２ｂが形成され、第２のゲート絶縁層４５２ｂ上に酸化
物半導体膜４９６が形成されている（図６（Ａ））。酸化物半導体膜４９６は高抵抗化さ
れたＩ型である。
【０１７９】
次いで、酸化物半導体膜４９６をフォトリソグラフィ工程により島状の酸化物半導体層で
ある酸化物半導体層４９７、４７２に加工する。
【０１８０】
次いで、実施の形態１における図２（Ｃ）乃至（Ｅ）及び図３（Ａ）乃至（Ｅ）と同様に
、周辺駆動回路部においては、酸化物半導体層４９７の一部のみをエッチングして、溝部
（凹部）を有する酸化物半導体層４９７を形成し、第１の低抵抗ドレイン領域４０８ａ、
第２の低抵抗ドレイン領域４０８ｂ、導電層であるソース電極層４６５ａ、ドレイン電極
層４６５ｂ、酸化物半導体層４９７に接する酸化物絶縁層４６６を形成して、駆動回路用
の薄膜トランジスタ４９９を作製する。一方、画素部においては、酸化物半導体層４７２
のチャネル形成領域上にチャネル保護層４７６を形成する（図６（Ｂ））。
【０１８１】
なお、酸化物半導体層４９７、４７２の周縁には膜厚の薄い領域が形成される。すなわち
、酸化物半導体層４８３の端部は、第１の低抵抗ドレイン領域４０８ａ、第２の低抵抗ド
レイン領域４０８ｂの端部よりも突出している。なお、酸化物半導体層４８３の周縁部と
、後にチャネル形成領域となる酸化物半導体層４８３の溝部（凹部）とは、同じ膜厚を有
している。
【０１８２】
本実施の形態でも実施の形態２と同様に、少なくとも酸化物半導体層４７２の一部が露出
している状態で、窒素などの不活性ガス雰囲気下、又は減圧下で加熱処理を行う。高抵抗
化された（Ｉ型化された）酸化物半導体層４７２が露出している状態で、窒素などの不活
性ガス雰囲気下、又は減圧下で加熱処理を行うと、酸化物半導体層４７２において露出し
ている高抵抗化された（Ｉ型化された）領域が低抵抗化して高抵抗ドレイン領域とするこ
とができる。
【０１８３】
酸化物半導体層４７２において、高抵抗化された（Ｉ型化された）領域を低抵抗化する加
熱処理は、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行
えばよい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
【０１８４】
本実施の形態では、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層４
７２に対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく、加熱温
度Ｔから、加熱温度Ｔよりも１００℃以上下がるまで窒素雰囲気下で徐冷する。また、窒
素雰囲気に限定されず、ヘリウム、ネオン、アルゴン等）下或いは減圧下において脱水化
または脱水素化を行う。なお、加熱処理においては、窒素、またはヘリウム、ネオン、ア
ルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置
に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．
９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１
ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１８５】
酸化物半導体層４７２に対する窒素などの不活性ガス雰囲気下、又は減圧下で加熱処理の
加熱処理によって、酸化物半導体層４７２の露出領域は低抵抗化し、第１の高抵抗ドレイ
ン領域４７４ａ、第２の高抵抗ドレイン領域４７４ｂが形成される。なお、酸化物半導体
層４７２においてチャネル保護層４７６によって覆われている領域は高抵抗化された領域
のままであり、Ｉ型のチャネル形成領域４７３となる。よって、第１の高抵抗ドレイン領
域４７４ａ、第２の高抵抗ドレイン領域４７４ｂ、及びチャネル形成領域４７３を含む酸
化物半導体層４９５が形成される（図６（Ｃ））。
【０１８６】
次いで、酸化物半導体層４９５及びチャネル保護層４７６上に、透光性を有する導電膜を
形成した後、第５のフォトリソグラフィ工程によりソース電極層４７５ａ、及びドレイン
電極層４７５ｂを形成する。
【０１８７】
次いで、酸化物絶縁層４６６、ソース電極層４７５ａ、ドレイン電極層４７５ｂ及びチャ
ネル保護層４７６上に保護絶縁層４５３、平坦化絶縁層４５４を積層して形成する。
【０１８８】
次に、第６のフォトリソグラフィ工程を行い、レジストマスクを形成し、平坦化絶縁層４
５４、及び保護絶縁層４５３のエッチングによりドレイン電極層４７５ｂに達するコンタ
クトホール４９４を形成する。
【０１８９】
次いで、レジストマスクを除去した後、透光性を有する導電膜を成膜する。
【０１９０】
次に、第７のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングによ
り不要な部分を除去して画素電極層４７７及び導電層４６７を形成する（図６（Ｄ））。
【０１９１】
以上の工程により、７枚のマスクを用いて、同一基板上に薄膜トランジスタ４９９及び薄
膜トランジスタ４９８をそれぞれ駆動回路または画素部に作り分けて作製することができ
る。駆動回路用の薄膜トランジスタ４９９は、全体がＩ型化した酸化物半導体層４９７を
含むチャネルエッチ型薄膜トランジスタであり、画素用の薄膜トランジスタ４９８は、第
１の高抵抗ドレイン領域４７４ａ、第２の高抵抗ドレイン領域４７４ｂ、及びチャネル形
成領域４７３を含む酸化物半導体層４７２を含むチャネル保護型薄膜トランジスタである
。薄膜トランジスタ４９８は、高電界が印加されても高抵抗ドレイン領域がバッファとな
り局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成となっている。
【０１９２】
なお、薄膜トランジスタ４９９においてドレイン電極層４６５ｂ（及びソース電極層４６
５ａ）と酸化物半導体層との間に第２の低抵抗ドレイン領域４０８ｂ（及び第１の低抵抗
ドレイン領域４０８ａ）を有する構成とすることで、ショットキー接合と比べて熱的にも
安定動作を有せしめる。第１の低抵抗ドレイン領域４０８ａ及び第２の低抵抗ドレイン領
域４０８ｂは、酸化物半導体層よりも抵抗が低く、且つドレイン電極層４６５ｂ（及びソ
ース電極層４６５ａ）よりも抵抗が高いため、酸化物半導体層とドレイン又はソース電極
層とのコンタクト抵抗を低減させることができる。
【０１９３】
また、第１のゲート絶縁層４５２ａ、第２のゲート絶縁層４５２ｂを誘電体とし容量配線
層と容量電極とで形成される保持容量も同一基板上に形成することができる。薄膜トラン
ジスタ４９８と保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成し
、画素部の周辺に薄膜トランジスタ４９９を有する駆動回路を配置することによりアクテ
ィブマトリクス型の表示装置を作製するための一方の基板とすることができる。
【０１９４】
導電層４６７を酸化物半導体層４９７のチャネル形成領域と重なる位置に設けることによ
って、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ
試験という）において、ＢＴ試験前後における薄膜トランジスタ４９９のしきい値電圧の
変化量を低減することができる。また、導電層４６７は、電位がゲート電極層４６１と同
じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる
。また、導電層４６７の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい
。
【０１９５】
なお、本実施の形態は他の実施の形態と自由に組み合わせることができる。
【０１９６】
（実施の形態５）
本実施の形態では、実施の形態１に示したアクティブマトリクス基板を用いて、アクティ
ブマトリクス型の液晶表示装置を作製する一例を示す。なお、本実施の形態は実施の形態
２乃至４で示したアクティブマトリクス基板にも適用することができる。
【０１９７】
アクティブマトリクス基板の断面構造の一例を図７（Ａ）に示す。
【０１９８】
実施の形態１では、同一基板上に駆動回路の薄膜トランジスタと画素部の薄膜トランジス
タを図示したが、本実施の形態では、それら薄膜トランジスタに加え、保持容量、ゲート
配線、ソース配線の端子部も図示して説明する。容量、ゲート配線、ソース配線の端子部
は、実施の形態１に示す作製工程と同じ工程で形成することができ、フォトマスク枚数の
増加や、工程数の増加することなく作製することができる。また、画素部の表示領域とな
る部分においては、ゲート配線、ソース配線、及び容量配線層は全て透光性を有する導電
膜で形成されており、高い開口率を実現している。また、表示領域でない部分のソース配
線層は、配線抵抗を低抵抗とするため金属配線を用いることができる。
【０１９９】
図７（Ａ）において、薄膜トランジスタ２１０は、駆動回路に設けられるチャネルエッチ
型の薄膜トランジスタであり、画素電極層２２７と電気的に接続する薄膜トランジスタ２
２０は、画素部に設けられるチャネル保護型の薄膜トランジスタである。
【０２００】
基板２００上方に形成される薄膜トランジスタ２２０として、本実施の形態では、実施の
形態１の薄膜トランジスタ４７０と同じ構造を用いる。
【０２０１】
薄膜トランジスタ２２０のゲート電極層と同じ透光性を有する材料、及び同じ工程で形成
される容量配線層２３０は、誘電体となる第１のゲート絶縁層２０２ａ、第２のゲート絶
縁層２０２ｂを介して容量電極２３１と重なり、保持容量を形成する。なお、容量電極２
３１は、薄膜トランジスタ２２０のソース電極層またはドレイン電極層と同じ透光性を有
する材料、及び同じ工程で形成される。従って、薄膜トランジスタ２２０が透光性を有し
ていることに加え、それぞれの保持容量も透光性を有するため、開口率を向上させること
ができる。
【０２０２】
保持容量が透光性を有することは、開口率を向上させる上で重要である。特に１０インチ
以下の小型の液晶表示パネルにおいて、ゲート配線の本数を増やすなどして表示画像の高
精細化を図るため、画素寸法を微細化しても、高い開口率を実現することができる。また
、薄膜トランジスタ２２０及び保持容量の構成部材に透光性を有する膜を用いることで、
広視野角を実現するため、１画素を複数のサブピクセルに分割しても高い開口率を実現す
ることができる。即ち、高密度の薄膜トランジスタ群を配置しても開口率を大きくとるこ
とができ、表示領域の面積を十分に確保することができる。例えば、一つの画素内に２〜
４個のサブピクセル及び保持容量を有する場合、薄膜トランジスタが透光性を有している
ことに加え、それぞれの保持容量も透光性を有するため、開口率を向上させることができ
る。
【０２０３】
なお、保持容量は、画素電極層２２７の下方に設けられ、容量電極２３１が画素電極層２
２７と電気的に接続される。
【０２０４】
本実施の形態では、容量電極２３１、及び容量配線層２３０を用いて保持容量を形成する
例を示したが、保持容量を形成する構造については特に限定されない。例えば、容量配線
層を設けず、画素電極層を隣り合う画素のゲート配線と平坦化絶縁層、保護絶縁層、及び
第１のゲート絶縁層及び第２のゲート絶縁層を介して重ねて保持容量を形成してもよい。
【０２０５】
また、ゲート配線、ソース配線、及び容量配線層は画素密度に応じて複数本設けられるも
のである。また、端子部においては、ゲート配線と同電位の第１の端子電極、ソース配線
と同電位の第２の端子電極、容量配線層と同電位の第３の端子電極などが複数並べられて
配置される。それぞれの端子電極の数は、それぞれ任意な数で設ければ良いものとし、実
施者が適宣決定すれば良い。
【０２０６】
端子部において、ゲート配線と同電位の第１の端子電極は、画素電極層２２７と同じ透光
性を有する材料で形成することができる。第１の端子電極は、ゲート配線に達するコンタ
クトホールを介してゲート配線と電気的に接続される。ゲート配線に達するコンタクトホ
ールは、薄膜トランジスタ２２０のドレイン電極層と、画素電極層２２７とを電気的に接
続するためのコンタクトホールと同じフォトマスクを用い、平坦化絶縁層２０４、保護絶
縁層２０３、酸化物絶縁層２１６、第２のゲート絶縁層２０２ｂ、及び第１のゲート絶縁
層２０２ａを選択的にエッチングして形成する。
【０２０７】
また、駆動回路の薄膜トランジスタ２１０のゲート電極層は、酸化物半導体層の上方に設
けられた導電層２１７と電気的に接続させる構造としてもよい。その場合には、薄膜トラ
ンジスタ２２０のドレイン電極層と、画素電極層２２７とを電気的に接続するためのコン
タクトホールと同じフォトマスクを用い、平坦化絶縁層２０４、保護絶縁層２０３、酸化
物絶縁層２１６、第２のゲート絶縁層２０２ｂ、及び第１のゲート絶縁層２０２ａを選択
的にエッチングしてコンタクトホールを形成する。このコンタクトホールを介して導電層
２１７と駆動回路の薄膜トランジスタ２１０のゲート電極層とを電気的に接続する。
【０２０８】
また、駆動回路のソース配線２３４ｃと同電位の第２の端子電極２３５は、画素電極層２
２７と同じ透光性を有する材料で形成することができる。ソース配線２３４ｃは薄膜トラ
ンジスタ２１０のソース電極又ドレイン電極層と同一の工程で作製することができ、ソー
ス配線２３４ｃと基板との間には、酸化物半導体層２３４ａと低抵抗ドレイン領域２３４
ｂが積層されている。また、第２の端子電極２３５は、ソース配線２３４ｃに達するコン
タクトホールを介してソース配線と電気的に接続される。ソース配線は金属配線であり、
薄膜トランジスタ２１０のソース電極層と同じ材料、同じ工程で形成され、同電位である
。
【０２０９】
また、容量配線層２３０と同電位の第３の端子電極は、画素電極層２２７と同じ透光性を
有する材料で形成することができる。また、容量配線層２３０に達するコンタクトホール
は、容量電極２３１が画素電極層２２７と電気的に接続するためのコンタクトホールと同
じフォトマスク、同じ工程で形成することができる。
【０２１０】
また、アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリク
ス基板と、対向電極（対向電極層ともいう）が設けられた対向基板との間に液晶層を設け
、アクティブマトリクス基板と対向基板とを固定する。なお、対向基板に設けられた対向
電極と電気的に接続する共通電極をアクティブマトリクス基板上に設け、共通電極と電気
的に接続する第４の端子電極を端子部に設ける。この第４の端子電極は、共通電極を固定
電位、例えばＧＮＤ、０Ｖなどに設定するための端子である。第４の端子電極は、画素電
極層２２７と同じ透光性を有する材料で形成することができる。
【０２１１】
また、薄膜トランジスタ２２０のソース電極層と薄膜トランジスタ２１０のソース電極層
とを電気的に接続する構成は特に限定されず、例えば、薄膜トランジスタ２２０のソース
電極層と薄膜トランジスタ２１０のソース電極層を接続する接続電極を画素電極層２２７
と同じ工程で形成してもよい。また、表示領域でない部分において、薄膜トランジスタ２
２０のソース電極層と薄膜トランジスタ２１０のソース電極層を接触して重ねる構成とし
てもよい。
【０２１２】
なお、駆動回路のゲート配線層２３２の断面構造を図７（Ａ）に示している。本実施の形
態は、１０インチ以下の小型の液晶表示パネルの例であるため、駆動回路のゲート配線層
２３２は、薄膜トランジスタ２２０のゲート電極層と同じ透光性を有する材料を用いてい
る。
【０２１３】
また、ゲート電極層、ソース電極層、ドレイン電極層、画素電極層、またはその他の電極
層や、その他の配線層に同じ材料を用いれば共通のスパッタターゲットや共通の製造装置
を用いることができ、その材料コスト及びエッチング時に使用するエッチャント（または
エッチングガス）に要するコストを低減することができ、結果として製造コストを削減す
ることができる。
【０２１４】
また、図７（Ａ）の構造において、平坦化絶縁層２０４として感光性の樹脂材料を用いる
場合、レジストマスクを形成する工程を省略することができる。
【０２１５】
また、図７（Ｂ）に、図７（Ａ）とは一部異なる断面構造を示す。図７（Ｂ）は、図７（
Ａ）と平坦化絶縁層２０４が存在しない点以外は同じであるため、同じ箇所には同じ符号
を用い、同じ箇所の詳細な説明は省略する。図７（Ｂ）では、保護絶縁層２０３上に接し
て画素電極層２２７、導電層２１７、及び第２の端子電極２３５を形成する。
【０２１６】
図７（Ｂ）の構造とすると、平坦化絶縁層２０４の工程を省略することができる。
【０２１７】
本実施の形態は他の実施の形態と自由に組み合わせることができる。
【０２１８】
（実施の形態６）
本実施の形態では、液晶表示パネルのサイズが１０インチを超え、６０インチ、さらには
１２０インチとする場合には透光性を有する配線の配線抵抗が問題となる恐れがあるため
、ゲート配線の一部を金属配線として配線抵抗を低減する例を示す。
【０２１９】
なお、図８（Ａ）は図７（Ａ）と同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は
省略する。
【０２２０】
図８（Ａ）は、駆動回路のゲート配線の一部を金属配線とし、薄膜トランジスタ２１０の
ゲート電極層と同じ透光性を有する配線と接して形成する例である。なお、金属配線を形
成するため、実施の形態１に比べ、フォトマスクの数は増える。
【０２２１】
まず、基板２００上に脱水化または脱水素化のための第１の加熱処理に耐えることのでき
る耐熱性導電性材料膜（膜厚１００ｎｍ以上５００ｎｍ以下）を形成する。
【０２２２】
本実施の形態では、膜厚３７０ｎｍのタングステン膜と膜厚５０ｎｍの窒化タンタル膜を
形成する。ここでは導電膜を窒化タンタル膜とタングステン膜との積層としたが、特に限
定されず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または上述した元素を
成分とする合金か、上述した元素を組み合わせた合金、または上述した元素を成分とする
窒化物で形成する。耐熱性導電性材料膜は、上述した元素を含む単層に限定されず、二層
以上の積層を用いることができる。
【０２２３】
第１のフォトリソグラフィ工程により金属配線を形成し、第１の金属配線層２３６と第２
の金属配線層２３７を形成する。タングステン膜及び窒化タンタル膜のエッチングにはＩ
ＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）
エッチング法を用いると良い。ＩＣＰエッチング法を用い、エッチング条件（コイル型の
電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適
宜調節することによって所望のテーパー形状に膜をエッチングすることができる。第１の
金属配線層２３６と第２の金属配線層２３７をテーパー形状とすることで上に接して形成
する透光性を有する導電膜の成膜不良を低減することができる。
【０２２４】
次いで、透光性を有する導電膜を形成した後、第２のフォトリソグラフィ工程によりゲー
ト配線層２３８、薄膜トランジスタ２１０のゲート電極層、薄膜トランジスタ２２０のゲ
ート電極層を形成する。透光性を有する導電膜は、実施の形態１に記載の可視光に対して
透光性を有する導電材料を用いる。
【０２２５】
なお、透光性を有する導電膜の材料によっては、例えば、ゲート配線層２３８が第１の金
属配線層２３６または第２の金属配線層２３７に接する界面で、後の熱処理などによって
酸化膜が形成され、接触抵抗が高くなる恐れがあるため、第２の金属配線層２３７は第１
の金属配線層２３６の酸化を防ぐ窒化金属膜を用いることが好ましい。
【０２２６】
次いで、実施の形態１と同じ工程でゲート絶縁層、酸化物半導体層などを形成する。以降
の工程は、実施の形態１に従ってアクティブマトリクス基板を作製する。
【０２２７】
また、本実施の形態では、平坦化絶縁層２０４を形成した後、フォトマスクを用いて端子
部の平坦化絶縁層を選択的に除去する例を示す。端子部においては、平坦化絶縁層が存在
しないほうが、ＦＰＣとの良好な接続を行う上で好ましい。
【０２２８】
図８（Ａ）では、第２の端子電極２３５は、保護絶縁層２０３上に形成される。また、図
８（Ａ）では、第２の金属配線層２３７の一部と重なるゲート配線層２３８を示したが、
第１の金属配線層２３６及び第２の金属配線層２３７の全部を覆うゲート配線層としても
よい。即ち、第１の金属配線層２３６及び第２の金属配線層２３７は、ゲート配線層２３
８を低抵抗化するための補助配線と呼ぶことができる。
【０２２９】
また、端子部において、ゲート配線と同電位の第１の端子電極は、保護絶縁層２０３上に
形成され、第２の金属配線層２３７と電気的に接続する。端子部から引き回す配線も金属
配線で形成する。
【０２３０】
また、表示領域でない部分のゲート配線層、容量配線層は、配線抵抗を低抵抗とするため
金属配線、即ち、第１の金属配線層２３６及び第２の金属配線層２３７を補助配線として
用いることもできる。
【０２３１】
また、図８（Ｂ）に、図８（Ａ）とは一部異なる断面構造を示す。図８（Ｂ）は、図８（
Ａ）と駆動回路の薄膜トランジスタのゲート電極層の材料が異なる点以外は同じであるた
め、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。
【０２３２】
図８（Ｂ）は、駆動回路の薄膜トランジスタのゲート電極層を金属配線とする例である。
駆動回路においては、ゲート電極層は透光性を有する材料に限定されない。
【０２３３】
図８（Ｂ）において、駆動回路の薄膜トランジスタ２４０は第１の金属配線層２４２上に
第２の金属配線層２４１が積層されたゲート電極層とする。なお、第１の金属配線層２４
２は、第１の金属配線層２３６と同じ材料、同じ工程で形成することができる。また、第
２の金属配線層２４１は、第２の金属配線層２３７と同じ材料、同じ工程で形成すること
ができる。
【０２３４】
また、第１の金属配線層２４２を導電層２１７と電気的に接続する場合、第１の金属配線
層２４２の酸化を防ぐための第２の金属配線層２４１が窒化金属膜であることが好ましい
。
【０２３５】
本実施の形態では、金属配線を一部用いて配線抵抗を低減し、液晶表示パネルのサイズが
１０インチを超え、６０インチ、さらには１２０インチとする場合であっても表示画像の
高精細化を図り、高い開口率を実現することができる。
【０２３６】
本実施の形態は他の実施の形態と自由に組み合わせることができる。
【０２３７】
（実施の形態７）
本実施の形態では、保持容量の構成について、実施の形態５と異なる例を図９（Ａ）及び
図９（Ｂ）に示す。図９（Ａ）は、図７（Ａ）と保持容量の構成が異なる点以外は同じで
あるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。なお、図９
（Ａ）では画素に配置される薄膜トランジスタ２２０と保持容量の断面構造を示す。
【０２３８】
図９（Ａ）は、誘電体を酸化物絶縁層２１６、保護絶縁層２０３、及び平坦化絶縁層２０
４とし、画素電極層２２７と、該画素電極層２２７と重なる容量配線層２５０とで保持容
量を形成する例である。容量配線層２５０は、画素に配置される薄膜トランジスタ２２０
のソース電極層と同じ透光性を有する材料、及び同じ工程で形成されるため、薄膜トラン
ジスタ２２０のソース配線層と重ならないようにレイアウトされる。
【０２３９】
図９（Ａ）に示す保持容量は、一対の電極及び誘電体が透光性を有しており、保持容量全
体として透光性を有する。
【０２４０】
また、図９（Ｂ）は、図９（Ａ）と異なる保持容量の構成の例である。図９（Ｂ）も、図
７（Ａ）と保持容量の構成が異なる点以外は同じであるため、同じ箇所には同じ符号を用
い、同じ箇所の詳細な説明は省略する。
【０２４１】
図９（Ｂ）は、誘電体を第１のゲート絶縁層２０２ａ及び第２のゲート絶縁層２０２ｂと
し、容量配線層２３０と、該容量配線層２３０と重なる、酸化物半導体層２５１と容量電
極２３１との積層で保持容量を形成する例である。また、容量電極２３１は酸化物半導体
層２５１上に接して積層されており、保持容量の一方の電極として機能する。なお、容量
電極２３１は、薄膜トランジスタ２２０のソース電極層またはドレイン電極層と同じ透光
性を有する材料、同じ工程で形成する。また、容量配線層２３０は、薄膜トランジスタ２
２０のゲート電極層と同じ透光性を有する材料、同じ工程で形成されるため、薄膜トラン
ジスタ２２０のゲート配線層と重ならないようにレイアウトされる。
【０２４２】
また、容量電極２３１は画素電極層２２７と電気的に接続されている。
【０２４３】
図９（Ｂ）に示す保持容量も、一対の電極及び誘電体が透光性を有しており、保持容量全
体として透光性を有する。
【０２４４】
図９（Ａ）及び図９（Ｂ）に示す保持容量は、透光性を有しており、ゲート配線の本数を
増やすなどして表示画像の高精細化を図るため、画素寸法を微細化しても、十分な容量を
得ることができ、且つ、高い開口率を実現することができる。
【０２４５】
本実施の形態は他の実施の形態と自由に組み合わせることができる。
【０２４６】
（実施の形態８）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜ト
ランジスタを作製する例について以下に説明する。
【０２４７】
画素部に配置する薄膜トランジスタは、実施の形態１乃至４に従って形成する。また、実
施の形態１乃至４に示す薄膜トランジスタはｎチャネル型ＴＦＴであるため、駆動回路の
うち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部の薄膜トラン
ジスタと同一基板上に形成する。
【０２４８】
アクティブマトリクス型表示装置のブロック図の一例を図１４（Ａ）に示す。表示装置の
基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆
動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線
が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路
５３０２、及び第２の走査線駆動回路５３０３から延伸して配置されている。なお走査線
と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されてい
る。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉ
ｒｃｕｉｔ）等の接続部を介して、タイミング制御回路５３０５（コントローラ、制御Ｉ
Ｃともいう）に接続されている。
【０２４９】
図１４（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信
号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため
、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。ま
た、基板５３００外部に駆動回路を設けた場合の配線を延伸させることによる接続部での
接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
【０２５０】
なお、タイミング制御回路５３０５は、第１の走査線駆動回路５３０２に対し、一例とし
て、第１の走査線駆動回路用スタート信号（ＧＳＰ１）（スタート信号はスタートパルス
ともいう）、走査線駆動回路用クロック信号（ＧＣＫ１）を供給する。また、タイミング
制御回路５３０５は、第２の走査線駆動回路５３０３に対し、一例として、第２の走査線
駆動回路用スタート信号（ＧＳＰ２）、走査線駆動回路用クロック信号（ＧＣＫ２）を供
給する。信号線駆動回路５３０４に、信号線駆動回路用スタート信号（ＳＳＰ）、信号線
駆動回路用クロック信号（ＳＣＫ）、ビデオ信号用データ（ＤＡＴＡ）（単にビデオ信号
ともいう）、ラッチ信号（ＬＡＴ）を供給するものとする。なお各クロック信号は、周期
のずれた複数のクロック信号でもよいし、クロック信号を反転させた信号（ＣＫＢ）とと
もに供給されるものであってもよい。なお、第１の走査線駆動回路５３０２と第２の走査
線駆動回路５３０３との一方を省略することが可能である。
【０２５１】
図１４（Ｂ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３を画
素部５３０１と同じ基板５３００に形成し、信号線駆動回路５３０４を画素部５３０１と
は別の基板に形成する構成について示している。
【０２５２】
また、実施の形態１乃至４に示す薄膜トランジスタは、ｎチャネル型ＴＦＴである。図１
５（Ａ）、図１５（Ｂ）ではｎチャネル型ＴＦＴで構成する信号線駆動回路の構成、動作
について一例を示し説明する。
【０２５３】
信号線駆動回路は、シフトレジスタ５６０１、及びスイッチング回路５６０２を有する。
スイッチング回路５６０２は、スイッチング回路５６０２＿１〜５６０２＿Ｎ（Ｎは自然
数）という複数の回路を有する。スイッチング回路５６０２＿１〜５６０２＿Ｎは、各々
、薄膜トランジスタ５６０３＿１〜５６０３＿ｋ（ｋは自然数）という複数のトランジス
タを有する。薄膜トランジスタ５６０３＿１〜５６０３＿ｋが、Ｎチャネル型ＴＦＴであ
る例を説明する。
【０２５４】
信号線駆動回路の接続関係について、スイッチング回路５６０２＿１を例にして説明する
。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第１端子は、各々、配線５６０４＿１
〜５６０４＿ｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第２端子
は、各々、信号線Ｓ１〜Ｓｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿
ｋのゲートは、配線５６０５＿１と接続される。
【０２５５】
シフトレジスタ５６０１は、配線５６０５＿１〜５６０５＿Ｎに順番にＨレベル（Ｈ信号
、高電源電位レベル、ともいう）の信号を出力し、スイッチング回路５６０２＿１〜５６
０２＿Ｎを順番に選択する機能を有する。
【０２５６】
スイッチング回路５６０２＿１は、配線５６０４＿１〜５６０４＿ｋと信号線Ｓ１〜Ｓｋ
との導通状態（第１端子と第２端子との間の導通）を制御する機能、即ち配線５６０４＿
１〜５６０４＿ｋの電位を信号線Ｓ１〜Ｓｋに供給するか否かを制御する機能を有する。
このように、スイッチング回路５６０２＿１は、セレクタとしての機能を有する。また薄
膜トランジスタ５６０３＿１〜５６０３＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋ
と信号線Ｓ１〜Ｓｋとの導通状態を制御する機能、即ち配線５６０４＿１〜５６０４＿ｋ
の電位を信号線Ｓ１〜Ｓｋに供給する機能を有する。このように、薄膜トランジスタ５６
０３＿１〜５６０３＿ｋは、各々、スイッチとしての機能を有する。
【０２５７】
なお、配線５６０４＿１〜５６０４＿ｋには、各々、ビデオ信号用データ（ＤＡＴＡ）が
入力される。ビデオ信号用データ（ＤＡＴＡ）は、画像情報又は画像信号に応じたアナロ
グ信号である場合が多い。
【０２５８】
次に、図１５（Ａ）の信号線駆動回路の動作について、図１５（Ｂ）のタイミングチャー
トを参照して説明する。図１５（Ｂ）には、信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎ、及び信号
Ｖｄａｔａ＿１〜Ｖｄａｔａ＿ｋの一例を示す。信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎは、各
々、シフトレジスタ５６０１の出力信号の一例であり、信号Ｖｄａｔａ＿１〜Ｖｄａｔａ
＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋに入力される信号の一例である。なお、
信号線駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。１ゲー
ト選択期間は、一例として、期間Ｔ１〜期間ＴＮに分割される。期間Ｔ１〜ＴＮは、各々
、選択された行に属する画素にビデオ信号用データ（ＤＡＴＡ）を書き込むための期間で
ある。
【０２５９】
なお、本実施の形態の図面等において示す各構成の、信号波形のなまり等は、明瞭化のた
めに誇張して表記している場合がある。よって、必ずしもそのスケールに限定されないも
のであることを付記する。
【０２６０】
期間Ｔ１〜期間ＴＮにおいて、シフトレジスタ５６０１は、Ｈレベルの信号を配線５６０
５＿１〜５６０５＿Ｎに順番に出力する。例えば、期間Ｔ１において、シフトレジスタ５
６０１は、ハイレベルの信号を配線５６０５＿１に出力する。すると、薄膜トランジスタ
５６０３＿１〜５６０３＿ｋはオンになるので、配線５６０４＿１〜５６０４＿ｋと、信
号線Ｓ１〜Ｓｋとが導通状態になる。このとき、配線５６０４＿１〜５６０４＿ｋには、
Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）が入力される。Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ
）は、各々、薄膜トランジスタ５６０３＿１〜５６０３＿ｋを介して、選択される行に属
する画素のうち、１列目〜ｋ列目の画素に書き込まれる。こうして、期間Ｔ１〜ＴＮにお
いて、選択された行に属する画素に、ｋ列ずつ順番にビデオ信号用データ（ＤＡＴＡ）が
書き込まれる。
【０２６１】
以上のように、ビデオ信号用データ（ＤＡＴＡ）が複数の列ずつ画素に書き込まれること
によって、ビデオ信号用データ（ＤＡＴＡ）の数、又は配線の数を減らすことができる。
よって、外部回路との接続数を減らすことができる。また、ビデオ信号が複数の列ずつ画
素に書き込まれることによって、書き込み時間を長くすることができ、ビデオ信号の書き
込み不足を防止することができる。
【０２６２】
なお、シフトレジスタ５６０１及びスイッチング回路５６０２としては、実施の形態１乃
至４に示す薄膜トランジスタで構成される回路を用いることが可能である。
【０２６３】
走査線駆動回路及び／または信号線駆動回路の一部に用いるシフトレジスタの一形態につ
いて図１６及び図１７を用いて説明する。
【０２６４】
走査線駆動回路は、シフトレジスタを有している。また場合によってはレベルシフタやバ
ッファ等を有していても良い。走査線駆動回路において、シフトレジスタにクロック信号
（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成
される。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給さ
れる。走査線には、１ライン分の画素のトランジスタのゲート電極が接続されている。そ
して、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッフ
ァは大きな電流を流すことが可能なものが用いられる。
【０２６５】
シフトレジスタは、第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎ（
Ｎは３以上の自然数）を有している（図１６（Ａ）参照）。図１６（Ａ）に示すシフトレ
ジスタの第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎには、第１の
配線１１より第１のクロック信号ＣＫ１、第２の配線１２より第２のクロック信号ＣＫ２
、第３の配線１３より第３のクロック信号ＣＫ３、第４の配線１４より第４のクロック信
号ＣＫ４が供給される。また第１のパルス出力回路１０＿１では、第５の配線１５からの
スタートパルスＳＰ１（第１のスタートパルス）が入力される。また２段目以降の第ｎの
パルス出力回路１０＿ｎ（ｎは、２以上Ｎ以下の自然数）では、一段前段のパルス出力回
路からの信号（前段信号ＯＵＴ（ｎ−１）という）が入力される。また第１のパルス出力
回路１０＿１では、２段後段の第３のパルス出力回路１０＿３からの信号が入力される。
同様に、２段目以降の第ｎのパルス出力回路１０＿ｎでは、２段後段の第（ｎ＋２）のパ
ルス出力回路１０＿（ｎ＋２）からの信号（後段信号ＯＵＴ（ｎ＋２）という）が入力さ
れる。従って、各段のパルス出力回路からは、後段及び／または前段のパルス出力回路に
入力するための第１の出力信号（ＯＵＴ（１）（ＳＲ）〜ＯＵＴ（Ｎ）（ＳＲ））、別の
回路等に入力される第２の出力信号（ＯＵＴ（１）〜ＯＵＴ（Ｎ））が出力される。なお
、図１６（Ａ）に示すように、シフトレジスタの最終段の２つの段には、後段信号ＯＵＴ
（ｎ＋２）が入力されないため、一例としては、別途第２のスタートパルスＳＰ２、第３
のスタートパルスＳＰ３をそれぞれ入力する構成とすればよい。
【０２６６】
なお、クロック信号（ＣＫ）は、一定の間隔でＨレベルとＬレベル（Ｌ信号、低電源電位
レベル、ともいう）を繰り返す信号である。ここで、第１のクロック信号（ＣＫ１）〜第
４のクロック信号（ＣＫ４）は、順に１／４周期分遅延している。本実施の形態では、第
１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）を利用して、パルス出力回
路の駆動の制御等を行う。なお、クロック信号は、入力される駆動回路に応じて、ＧＣＫ
、ＳＣＫということもあるが、ここではＣＫとして説明を行う。
【０２６７】
図１６（Ｂ）に図１６（Ａ）で示したパルス出力回路１０＿Ｎの一つを示す。第１の入力
端子２１、第２の入力端子２２及び第３の入力端子２３は、第１の配線１１〜第４の配線
１４のいずれかと電気的に接続されている。例えば、図１６（Ａ）において、第１のパル
ス出力回路１０＿１は、第１の入力端子２１が第１の配線１１と電気的に接続され、第２
の入力端子２２が第２の配線１２と電気的に接続され、第３の入力端子２３が第３の配線
１３と電気的に接続されている。また、第２のパルス出力回路１０＿２は、第１の入力端
子２１が第２の配線１２と電気的に接続され、第２の入力端子２２が第３の配線１３と電
気的に接続され、第３の入力端子２３が第４の配線１４と電気的に接続されている。
【０２６８】
第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎの各々は、第１の入力端
子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第５の入力端
子２５、第１の出力端子２６、第２の出力端子２７を有しているとする（図１６（Ｂ）参
照）。第１のパルス出力回路１０＿１において、第１の入力端子２１に第１のクロック信
号ＣＫ１が入力され、第２の入力端子２２に第２のクロック信号ＣＫ２が入力され、第３
の入力端子２３に第３のクロック信号ＣＫ３が入力され、第４の入力端子２４にスタート
パルスが入力され、第５の入力端子２５に後段信号ＯＵＴ（３）が入力され、第１の出力
端子２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力端子２７より
第２の出力信号ＯＵＴ（１）が出力されていることとなる。
【０２６９】
なお第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎは、３端子の薄膜ト
ランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒともいう）の他に、上
記実施の形態で説明した４端子の薄膜トランジスタを用いることができる。なお、本明細
書において、薄膜トランジスタが半導体層を介して二つのゲート電極を有する場合、半導
体層より下方のゲート電極を下方のゲート電極、半導体層に対して上方のゲート電極を上
方のゲート電極とも呼ぶ。
【０２７０】
酸化物半導体を薄膜トランジスタのチャネル形成領域を含む半導体層に用いた場合、製造
工程により、しきい値電圧がマイナス側、或いはプラス側にシフトすることがある。その
ため、チャネル形成領域を含む半導体層に酸化物半導体を用いた薄膜トランジスタでは、
しきい値電圧の制御を行うことのできる構成が好適である。４端子の薄膜トランジスタの
しきい値電圧は、薄膜トランジスタのチャネル形成領域の上下にゲート絶縁膜を介してゲ
ート電極を設け、上方及び／または下方のゲート電極の電位を制御することにより所望の
値に制御することができる。
【０２７１】
次に、図１６（Ｂ）に示したパルス出力回路の具体的な回路構成の一例について、図１６
（Ｃ）で説明する。
【０２７２】
図１６（Ｃ）に示すパルス出力回路は、第１のトランジスタ３１〜第１３のトランジスタ
４３を有している（図１６（Ｄ）参照）。また、上述した第１の入力端子２１〜第５の入
力端子２５、及び第１の出力端子２６、第２の出力端子２７に加え、第１の高電源電位Ｖ
ＤＤが供給される電源線５１、第２の高電源電位ＶＣＣが供給される電源線５２、低電源
電位ＶＳＳが供給される電源線５３から、第１のトランジスタ３１〜第１３のトランジス
タ４３に信号、または電源電位が供給される。ここで図１６（Ｃ）における各電源線の電
源電位の大小関係は、第１の電源電位ＶＤＤは第２の電源電位ＶＣＣ以上の電位とし、第
２の電源電位ＶＣＣは第３の電源電位ＶＳＳより大きい電位とする。なお、第１のクロッ
ク信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、一定の間隔でＨレベルとＬレベル
を繰り返す信号であるが、ＨレベルのときＶＤＤ、ＬレベルのときＶＳＳであるとする。
なお電源線５１の電位ＶＤＤを、電源線５２の電位ＶＣＣより高くすることにより、動作
に影響を与えることなく、トランジスタのゲート電極に印加される電位を低く抑えること
ができ、トランジスタのしきい値のシフトを低減し、劣化を抑制することができる。なお
、第１のトランジスタ３１〜第１３のトランジスタ４３のうち、第１のトランジスタ３１
、第６のトランジスタ３６乃至第９のトランジスタ３９には、４端子の薄膜トランジスタ
を用いることが好ましい。第１のトランジスタ３１、第６のトランジスタ３６乃至第９の
トランジスタ３９の動作は、ソースまたはドレインとなる電極の一方が接続されたノード
の電位を、ゲート電極の制御信号によって切り替えることが求められるトランジスタであ
り、ゲート電極に入力される制御信号に対する応答が速い（オン電流の立ち上がりが急峻
）ことでよりパルス出力回路の誤動作を低減することができるトランジスタである。その
ため、４端子の薄膜トランジスタを用いることによりしきい値電圧を制御することができ
、誤動作がより低減できるパルス出力回路とすることができる。
【０２７３】
図１６（Ｃ）において、第１のトランジスタ３１は、第１端子が電源線５１に電気的に接
続され、第２端子が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極
（下方のゲート電極及び上方のゲート電極）が第４の入力端子２４に電気的に接続されて
いる。第２のトランジスタ３２は、第１端子が電源線５３に電気的に接続され、第２端子
が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極が第４のトランジ
スタ３４のゲート電極に電気的に接続されている。第３のトランジスタ３３は、第１端子
が第１の入力端子２１に電気的に接続され、第２端子が第１の出力端子２６に電気的に接
続されている。第４のトランジスタ３４は、第１端子が電源線５３に電気的に接続され、
第２端子が第１の出力端子２６に電気的に接続されている。第５のトランジスタ３５は、
第１端子が電源線５３に電気的に接続され、第２端子が第２のトランジスタ３２のゲート
電極及び第４のトランジスタ３４のゲート電極に電気的に接続され、ゲート電極が第４の
入力端子２４に電気的に接続されている。第６のトランジスタ３６は、第１端子が電源線
５２に電気的に接続され、第２端子が第２のトランジスタ３２のゲート電極及び第４のト
ランジスタ３４のゲート電極に電気的に接続され、ゲート電極（下方のゲート電極及び上
方のゲート電極）が第５の入力端子２５に電気的に接続されている。第７のトランジスタ
３７は、第１端子が電源線５２に電気的に接続され、第２端子が第８のトランジスタ３８
の第２端子に電気的に接続され、ゲート電極（下方のゲート電極及び上方のゲート電極）
が第３の入力端子２３に電気的に接続されている。第８のトランジスタ３８は、第１端子
が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気
的に接続され、ゲート電極（下方のゲート電極及び上方のゲート電極）が第２の入力端子
２２に電気的に接続されている。第９のトランジスタ３９は、第１端子が第１のトランジ
スタ３１の第２端子及び第２のトランジスタ３２の第２端子に電気的に接続され、第２端
子が第３のトランジスタ３３のゲート電極及び第１０のトランジスタ４０のゲート電極に
電気的に接続され、ゲート電極（下方のゲート電極及び上方のゲート電極）が電源線５１
に電気的に接続されている。第１０のトランジスタ４０は、第１端子が第１の入力端子２
１に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続され、ゲート電極
が第９のトランジスタ３９の第２端子に電気的に接続されている。第１１のトランジスタ
４１は、第１端子が電源線５３に電気的に接続され、第２端子が第２の出力端子２７に電
気的に接続され、ゲート電極が第２のトランジスタ３２のゲート電極及び第４のトランジ
スタ３４のゲート電極に電気的に接続されている。第１２のトランジスタ４２は、第１端
子が電源線５３に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続され
、ゲート電極が第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方のゲー
ト電極）に電気的に接続されている。第１３のトランジスタ４３は、第１端子が電源線５
３に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続され、ゲート電極
が第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方のゲート電極）に電
気的に接続されている。
【０２７４】
図１６（Ｃ）において、第３のトランジスタ３３のゲート電極、第１０のトランジスタ４
０のゲート電極、及び第９のトランジスタ３９の第２端子の接続箇所をノードＡとする。
また、第２のトランジスタ３２のゲート電極、第４のトランジスタ３４のゲート電極、第
５のトランジスタ３５の第２端子、第６のトランジスタ３６の第２端子、第８のトランジ
スタ３８の第１端子、及び第１１のトランジスタ４１のゲート電極の接続箇所をノードＢ
とする。
【０２７５】
図１７（Ａ）に、図１６（Ｃ）で説明したパルス出力回路を第１のパルス出力回路１０＿
１に適用した場合に、第１の入力端子２１乃至第５の入力端子２５と第１の出力端子２６
及び第２の出力端子２７に入力または出力される信号を示している。
【０２７６】
具体的には、第１の入力端子２１に第１のクロック信号ＣＫ１が入力され、第２の入力端
子２２に第２のクロック信号ＣＫ２が入力され、第３の入力端子２３に第３のクロック信
号ＣＫ３が入力され、第４の入力端子２４にスタートパルス（ＳＰ１）が入力され、第５
の入力端子２５に後段信号ＯＵＴ（３）が入力され、第１の出力端子２６より第１の出力
信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力端子２７より第２の出力信号ＯＵＴ（
１）が出力される。
【０２７７】
なお、薄膜トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの
端子を有する素子である。また、ゲートと重畳した領域にチャネル領域が形成される半導
体を有しており、ゲートの電位を制御することで、チャネル領域を介してドレインとソー
スの間に流れる電流を制御することが出来る。ここで、ソースとドレインとは、薄膜トラ
ンジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインである
かを限定することが困難である。そこで、ソース及びドレインとして機能する領域を、ソ
ースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１
端子、第２端子と表記する場合がある。
【０２７８】
なお図１６（Ｃ）、図１７（Ａ）において、ノードＡを浮遊状態とすることによりブート
ストラップ動作を行うための、容量素子を別途設けても良い。またノードＢの電位を保持
するため、一方の電極をノードＢに電気的に接続した容量素子を別途設けてもよい。
【０２７９】
ここで、図１７（Ａ）に示したパルス出力回路を複数具備するシフトレジスタのタイミン
グチャートについて図１７（Ｂ）に示す。なおシフトレジスタが走査線駆動回路である場
合、図１７（Ｂ）中の期間６１は垂直帰線期間であり、期間６２はゲート選択期間に相当
する。
【０２８０】
なお、図１７（Ａ）に示すように、ゲート電極に第２の電源電位ＶＣＣが印加される第９
のトランジスタ３９を設けておくことにより、ブートストラップ動作の前後において、以
下のような利点がある。
【０２８１】
ゲート電極に第２の電源電位ＶＣＣが印加される第９のトランジスタ３９がない場合、ブ
ートストラップ動作によりノードＡの電位が上昇すると、第１のトランジスタ３１の第２
端子であるソースの電位が上昇していき、第１の電源電位ＶＤＤより大きくなる。そして
、第１のトランジスタ３１のソースが第１端子側、即ち電源線５１側に切り替わる。その
ため、第１のトランジスタ３１においては、ゲートとソースの間、ゲートとドレインの間
ともに、大きなバイアス電圧が印加されるために大きなストレスがかかり、トランジスタ
の劣化の要因となりうる。そこで、ゲート電極に第２の電源電位ＶＣＣが印加される第９
のトランジスタ３９を設けておくことにより、ブートストラップ動作によりノードＡの電
位は上昇するものの、第１のトランジスタ３１の第２端子の電位の上昇を生じないように
することができる。つまり、第９のトランジスタ３９を設けることにより、第１のトラン
ジスタ３１のゲートとソースの間に印加される負のバイアス電圧の値を小さくすることが
できる。よって、本実施の形態の回路構成とすることにより、第１のトランジスタ３１の
ゲートとソースの間に印加される負のバイアス電圧も小さくできるため、ストレスによる
第１のトランジスタ３１の劣化を抑制することができる。
【０２８２】
なお、第９のトランジスタ３９を設ける箇所については、第１のトランジスタ３１の第２
端子と第３のトランジスタ３３のゲートとの間に第１端子と第２端子を介して接続される
ように設ける構成であればよい。なお、本実施形態でのパルス出力回路を複数具備するシ
フトレジスタの場合、走査線駆動回路より段数の多い信号線駆動回路では、第９のトラン
ジスタ３９を省略してもよく、トランジスタ数を削減することが利点がある。
【０２８３】
なお第１のトランジスタ３１乃至第１３のトランジスタ４３の半導体層として、酸化物半
導体を用いることにより、薄膜トランジスタのオフ電流を低減すると共に、オン電流及び
電界効果移動度を高めることが出来ると共に、劣化の度合いを低減することが出来るため
、回路内の誤動作を低減することができる。また酸化物半導体を用いたトランジスタは、
アモルファスシリコンを用いたトランジスタに比べ、ゲート電極に高電位が印加されるこ
とによるトランジスタの劣化の程度が小さい。そのため、第２の電源電位ＶＣＣを供給す
る電源線に、第１の電源電位ＶＤＤを供給しても同様の動作が得られ、且つ回路間を引き
回す電源線の数を低減することができるため、回路の小型化を図ることが出来る。
【０２８４】
なお、第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方のゲート電極）
に第３の入力端子２３によって供給されるクロック信号ＣＫ３、第８のトランジスタ３８
のゲート電極（下方のゲート電極及び上方のゲート電極）に第２の入力端子２２によって
供給されるクロック信号ＣＫ２は、第７のトランジスタ３７のゲート電極（下方のゲート
電極及び上方のゲート電極）に第２の入力端子２２によって供給されるクロック信号ＣＫ
２、第８のトランジスタ３８のゲート電極（下方のゲート電極及び上方のゲート電極）に
第３の入力端子２３によって供給されるクロック信号ＣＫ３となるように、結線関係を入
れ替えても同様の作用を奏する。この時、図１７（Ａ）に示すシフトレジスタにおいて、
第７のトランジスタ３７及び第８のトランジスタ３８が共にオンの状態から、第７のトラ
ンジスタ３７がオフ、第８のトランジスタ３８がオンの状態、次いで第７のトランジスタ
３７がオフ、第８のトランジスタ３８がオフの状態とすることによって、第２の入力端子
２２及び第３の入力端子２３の電位が低下することで生じる、ノードＢの電位の低下が第
７のトランジスタ３７のゲート電極の電位の低下、及び第８のトランジスタ３８のゲート
電極の電位の低下に起因して２回生じることとなる。一方、図１７（Ａ）に示すシフトレ
ジスタを図１７（Ｂ）の期間のように、第７のトランジスタ３７及び第８のトランジスタ
３８が共にオンの状態から、第７のトランジスタ３７がオン、第８のトランジスタ３８が
オフの状態、次いで、第７のトランジスタ３７がオフ、第８のトランジスタ３８がオフの
状態とすることによって、第２の入力端子２２及び第３の入力端子２３の電位が低下する
ことで生じるノードＢの電位の低下を、第８のトランジスタ３８のゲート電極の電位の低
下による一回に低減することができる。そのため、第７のトランジスタ３７のゲート電極
（下方のゲート電極及び上方のゲート電極）に第３の入力端子２３からクロック信号ＣＫ
３が供給され、第８のトランジスタ３８のゲート電極（下方のゲート電極及び上方のゲー
ト電極）に第２の入力端子２２からクロック信号ＣＫ２が供給される結線関係とすること
が好適である。なぜなら、ノードＢの電位の変動回数が低減され、またノイズを低減する
ことが出来るからである。
【０２８５】
このように、第１の出力端子２６及び第２の出力端子２７の電位をＬレベルに保持する期
間に、ノードＢに定期的にＨレベルの信号が供給される構成とすることにより、パルス出
力回路の誤動作を抑制することができる。
【０２８６】
（実施の形態９）
本発明の一態様によって薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さら
には駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製すること
ができる。また、薄膜トランジスタを用いた駆動回路の一部または全体を、画素部と同じ
基板上に一体形成し、システムオンパネルを形成することができる。
【０２８７】
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光
素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒ
ｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。また、電子インクな
ど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
【０２８８】
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する
過程における、表示素子が完成する前の一形態に相当する素子基板は、電流を表示素子に
供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素
電極（画素電極層ともいう）のみが形成された状態であっても良いし、画素電極となる導
電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良い
し、あらゆる形態があてはまる。
【０２８９】
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒ
ｉｎｔｅｄ  ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
【０２９０】
半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図１０を用いて
説明する。図１０（Ａ１）（Ａ２）は、薄膜トランジスタ４０１０、４０１１、及び液晶
素子４０１３を、第１の基板４００１と第２の基板４００６との間にシール材４００５に
よって封止した、パネルの平面図であり、図１０（Ｂ）は、図１０（Ａ１）（Ａ２）のＭ
−Ｎにおける断面図に相当する。
【０２９１】
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
【０２９２】
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１０（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１０（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
【０２９３】
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
薄膜トランジスタを複数有しており、図１０（Ｂ）では、画素部４００２に含まれる薄膜
トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１
とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０４１、保護絶
縁層４０２０、絶縁層４０２１が設けられている。また、薄膜トランジスタ４０１０は、
チャネル保護層４０４２を有している。
【０２９４】
薄膜トランジスタ４０１０、４０１１は、実施の形態１乃至４で示した酸化物半導体層を
含む信頼性の高い薄膜トランジスタを適用することができる。駆動回路用の薄膜トランジ
スタ４０１１としては、実施の形態１乃至４で示した薄膜トランジスタ４６０、４９９、
画素用の薄膜トランジスタ４０１０としては、薄膜トランジスタ４７０、４９８を組み合
わせて用いることができる。本実施の形態において、薄膜トランジスタ４０１０、４０１
１はｎチャネル型薄膜トランジスタである。
【０２９５】
絶縁層４０２１上において、駆動回路用の薄膜トランジスタ４０１１の酸化物半導体層の
チャネル形成領域と重なる位置に導電層４０４０が設けられている。導電層４０４０を酸
化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後にお
ける薄膜トランジスタ４０１１のしきい値電圧の変化量を低減することができる。また、
導電層４０４０は、電位が薄膜トランジスタ４０１１のゲート電極層と同じでもよいし、
異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層
４０４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
【０２９６】
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電
気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４０
０６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８と
が重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向
電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、
絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
【０２９７】
なお、第１の基板４００１、第２の基板４００６としては、透光性基板を用いることがで
き、ガラス、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィ
ルムを用いることができる。
【０２９８】
またスペーサ４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサ
であり、画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御
するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極層
４０３１は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に
接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電
極層４０３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシー
ル材４００５に含有させる。
【０２９９】
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は比較的狭い温度範囲内で発現するため、温度範囲を改
善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８
に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅ
ｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
【０３００】
なお透過型液晶表示装置の他に、半透過型液晶表示装置でも適用できる。
【０３０１】
また、液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層（カラー
フィルタ）、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側
に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板
及び着色層の材料や作製工程条件によって適宜設定すればよい。また、表示部以外にブラ
ックマトリクスとして機能する遮光膜を設けてもよい。
【０３０２】
また、薄膜トランジスタ４０１０、４０１１上には保護絶縁層４０２０が形成されている
。ここでは、保護絶縁層４０２０として、ＲＦスパッタ法により窒化珪素膜を形成する。
なお、保護絶縁層４０２０は、実施の形態１で示した保護絶縁層４５３と同様な材料及び
方法で形成してもよい。
【０３０３】
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、実施の
形態１で示した平坦化絶縁層４５４と同様な材料及び方法で形成すればよく、アクリル樹
脂、ポリイミド、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を
有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ
−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）
等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させること
で、絶縁層４０２１を形成してもよい。
【０３０４】
本実施の形態では、画素部の複数の薄膜トランジスタをまとめて窒化物絶縁膜で囲む構成
としてもよい。保護絶縁層４０２０とゲート絶縁層とに窒化物絶縁膜を用いて、図１０に
示すように少なくともアクティブマトリクス基板の画素部の周縁を囲むように保護絶縁層
４０２０とゲート絶縁層とが接する領域を設ける構成とすればよい。この製造プロセスで
は、外部からの水分の侵入を防ぐことができる。また、半導体装置、例えば表示装置とし
てデバイスが完成した後にも長期的に、外部からの水分の侵入を防ぐことができデバイス
の長期信頼性を向上することができる。
【０３０５】
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
【０３０６】
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法
、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン
印刷、オフセット印刷等）などの方法や、ドクターナイフ、ロールコーター、カーテンコ
ーター、ナイフコーター等の器具を用いることができる。絶縁層４０２１の焼成工程と半
導体層のアニールを兼ねることで効率よく半導体装置を作製することが可能となる。
【０３０７】
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
導電性材料を用いることができる。
【０３０８】
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率
が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗
率が０．１Ω・ｃｍ以下であることが好ましい。
【０３０９】
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
【０３１０】
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
【０３１１】
接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜か
ら形成され、端子電極４０１６は、薄膜トランジスタ４０１１のソース電極層及びドレイ
ン電極層と同じ導電膜で形成されている。
【０３１２】
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
【０３１３】
また図１０においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実
装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して実
装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して
実装しても良い。
【０３１４】
図１９は、本明細書に開示する作製方法により作製されるＴＦＴ基板２６００を用いて半
導体装置として液晶表示モジュールを構成する一例を示している。
【０３１５】
図１９は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、着色層２６０５が設けられ表示領域を形成している。着色層２６０５
はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応し
た着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の
外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷
陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配
線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロー
ル回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位
相差板を有した状態で積層してもよい。
【０３１６】
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇ
ｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ  
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ
Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑ
ｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌ
ｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モードなどを用いることができる。
【０３１７】
以上の工程により、半導体装置として信頼性の高い液晶表示パネルを作製することができ
る。
【０３１８】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０３１９】
（実施の形態１０）
半導体装置の一形態として電子ペーパーの例を示す。
【０３２０】
スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパ
ーに用いてもよい。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼
ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とす
ることが可能という利点を有している。
【０３２１】
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒
子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に
複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロ
カプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示す
るものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合におい
て移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を
含む）とする。
【０３２２】
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、
いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶
表示装置には必要な偏光板が必要ない。
【０３２３】
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
【０３２４】
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイク
ロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプ
セルに電界を印加すれば表示を行うことができる。例えば、実施の形態１乃至４の薄膜ト
ランジスタによって得られるアクティブマトリクス基板を用いることができる。
【０３２５】
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、
半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレク
トロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を
用いればよい。
【０３２６】
図１８は、半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体
装置に用いられる薄膜トランジスタ５８１としては、実施の形態１で示す薄膜トランジス
タと同様に作製でき、酸化物半導体層を含む信頼性の高い薄膜トランジスタである。また
、実施の形態２乃至４で示す薄膜トランジスタも本実施の薄膜トランジスタ５８１として
適用することもできる。
【０３２７】
図１８の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイス
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層であ
る第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差
を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
【０３２８】
基板５８０上に形成された薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジス
タであり、半導体層と接する絶縁膜５８３に覆われている。薄膜トランジスタ５８１のソ
ース電極層又はドレイン電極層は第１の電極層５８７と、絶縁膜５８３及び絶縁層５８５
に形成する開口で接しており電気的に接続している。第１の電極層５８７と、基板５９６
上に形成された第２の電極層５８８との間には、黒色領域５９０ａ及び白色領域５９０ｂ
を有し、周りに液体で満たされているキャビティ５９４を含む球形粒子５８９が設けられ
ており、球形粒子５８９の周囲は樹脂等の充填材５９５で充填されている。第１の電極層
５８７が画素電極に相当し、第２の電極層５８８が共通電極に相当する。第２の電極層５
８８は、薄膜トランジスタ５８１と同一基板上に設けられる共通電位線と電気的に接続さ
れる。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して第２の電極層
５８８と共通電位線とを電気的に接続することができる。
【０３２９】
また、ツイストボールを用いた素子の代わりに、電気泳動素子を用いることも可能である
。透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１
０μｍ〜２００μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との
間に設けられるマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与え
られると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することが
できる。この原理を応用した表示素子が電気泳動表示素子であり、電気泳動表示素子を用
いたデバイスは一般的に電子ペーパーとよばれている。電気泳動表示素子は、液晶表示素
子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い
場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合で
あっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付
き半導体装置（単に表示装置、又は表示装置を具備する半導体装置ともいう）を遠ざけた
場合であっても、表示された像を保存しておくことが可能となる。
【０３３０】
以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる
。
【０３３１】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０３３２】
（実施の形態１１）
半導体装置として発光表示装置の例を示す。表示装置の有する表示素子としては、ここで
はエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセン
スを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって
区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
【０３３３】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
【０３３４】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
【０３３５】
図１２は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示
す図である。
【０３３６】
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素
に２つ用いる例を示す。
【０３３７】
画素６４００は、スイッチング用トランジスタ６４０１、発光素子駆動用トランジスタ６
４０２、発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジ
スタ６４０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン
電極の一方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他
方）が発光素子駆動用トランジスタ６４０２のゲートに接続されている。発光素子駆動用
トランジスタ６４０２は、ゲートが容量素子６４０３を介して電源線６４０７に接続され
、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素
電極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。
共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続される。
【０３３８】
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
【０３３９】
なお、容量素子６４０３は発光素子駆動用トランジスタ６４０２のゲート容量を代用して
省略することも可能である。発光素子駆動用トランジスタ６４０２のゲート容量について
は、チャネル領域とゲート電極との間で容量が形成されていてもよい。
【０３４０】
ここで、電圧入力電圧駆動方式の場合には、発光素子駆動用トランジスタ６４０２のゲー
トには、発光素子駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの
状態となるようなビデオ信号を入力する。つまり、発光素子駆動用トランジスタ６４０２
は線形領域で動作させる。発光素子駆動用トランジスタ６４０２は線形領域で動作させる
ため、電源線６４０７の電圧よりも高い電圧を発光素子駆動用トランジスタ６４０２のゲ
ートにかける。なお、信号線６４０５には、（電源線電圧＋発光素子駆動用トランジスタ
６４０２のＶｔｈ）以上の電圧をかける。
【０３４１】
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図１２と同じ画素構成を用いることができる。
【０３４２】
アナログ階調駆動を行う場合、発光素子駆動用トランジスタ６４０２のゲートに発光素子
６４０４の順方向電圧＋発光素子駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかけ
る。発光素子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少
なくとも順方向しきい値電圧よりも大きい。なお、発光素子駆動用トランジスタ６４０２
が飽和領域で動作するようなビデオ信号を入力することで、発光素子６４０４に電流を流
すことができる。発光素子駆動用トランジスタ６４０２を飽和領域で動作させるため、電
源線６４０７の電位は、発光素子駆動用トランジスタ６４０２のゲート電位よりも高くす
る。ビデオ信号をアナログとすることで、発光素子６４０４にビデオ信号に応じた電流を
流し、アナログ階調駆動を行うことができる。
【０３４３】
なお、図１２に示す画素構成は、これに限定されない。例えば、図１２に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
【０３４４】
次に、発光素子の構成について、図１３を用いて説明する。ここでは、発光素子駆動用Ｔ
ＦＴがｎ型の場合を例に挙げて、画素の断面構造について説明する。図１３（Ａ）（Ｂ）
（Ｃ）の半導体装置に用いられる発光素子駆動用ＴＦＴであるＴＦＴ７００１、７０１１
、７０２１は、実施の形態１で示す画素に配置される薄膜トランジスタと同様に作製でき
、酸化物半導体層を含む信頼性の高い薄膜トランジスタである。また、実施の形態２乃至
４で示す画素に配置される薄膜トランジスタをＴＦＴ７００１、７０１１、７０２１とし
て適用することもできる。
【０３４５】
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対
側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出構造の発
光素子にも適用することができる。
【０３４６】
上面射出構造の発光素子について図１３（Ａ）を用いて説明する。
【０３４７】
図１３（Ａ）に、発光素子駆動用ＴＦＴであるＴＦＴ７００１がｎ型で、発光素子７００
２から発せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図１３（Ａ
）では、発光素子７００２の陰極７００３と発光素子駆動用ＴＦＴであるＴＦＴ７００１
が電気的に接続されており、陰極７００３上に発光層７００４、陽極７００５が順に積層
されている。陰極７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば様
々の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が望ましい
。そして発光層７００４は、単数の層で構成されていても、複数の層が積層されるように
構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電
子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれ
らの層を全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料
を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを
含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むイン
ジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物
、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いても良い
。
【０３４８】
また、陰極７００３と隣り合う画素の陰極７００８の間に、それぞれの端部を覆って隔壁
７００９を設ける。隔壁７００９は、ポリイミド、アクリル樹脂、ポリアミド、エポキシ
樹脂等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。隔壁７０
０９は、特に感光性の樹脂材料を用い、隔壁７００９の側面が連続した曲率を持って形成
される傾斜面となるように形成することが好ましい。隔壁７００９として感光性の樹脂材
料を用いる場合、レジストマスクを形成する工程を省略することができる。
【０３４９】
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に
相当する。図１３（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢
印で示すように陽極７００５側に射出する。
【０３５０】
次に、下面射出構造の発光素子について図１３（Ｂ）を用いて説明する。発光素子駆動用
ＴＦＴ７０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出す
る場合の、画素の断面図を示す。図１３（Ｂ）では、発光素子駆動用ＴＦＴ７０１１と電
気的に接続された透光性を有する導電膜７０１７上に、発光素子７０１２の陰極７０１３
が成膜されており、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されてい
る。なお、陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮
蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０１３は、図１３（Ａ）の
場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。
ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例
えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３として用いることができる
。そして発光層７０１４は、図１３（Ａ）と同様に、単数の層で構成されていても、複数
の層が積層されるように構成されていてもどちらでも良い。陽極７０１５は光を透過する
必要はないが、図１３（Ａ）と同様に、透光性を有する導電性材料を用いて形成すること
ができる。そして遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが
、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。
【０３５１】
また、導電膜７０１７と隣り合う画素の導電膜７０１８の間に、それぞれの端部を覆って
隔壁７０１９を設ける。隔壁７０１９は、ポリイミド、アクリル樹脂、ポリアミド、エポ
キシ樹脂等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。隔壁
７０１９は、特に感光性の樹脂材料を用い、隔壁７０１９の側面が連続した曲率を持って
形成される傾斜面となるように形成することが好ましい。隔壁７０１９として感光性の樹
脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。
【０３５２】
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２
に相当する。図１３（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、
矢印で示すように陰極７０１３側に射出する。
【０３５３】
次に、両面射出構造の発光素子について、図１３（Ｃ）を用いて説明する。図１３（Ｃ）
では、発光素子駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２
７上に、発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７
０２４、陽極７０２５が順に積層されている。陰極７０２３は、図１３（Ａ）の場合と同
様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしそ
の膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２
３として用いることができる。そして発光層７０２４は、図１３（Ａ）と同様に、単数の
層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
陽極７０２５は、図１３（Ａ）と同様に、光を透過する透光性を有する導電性材料を用い
て形成することができる。
【０３５４】
また、導電膜７０２７と隣り合う画素の導電膜７０２８の間に、それぞれの端部を覆って
隔壁７０２９を設ける。隔壁７０２９は、ポリイミド、アクリル樹脂、ポリアミド、エポ
キシ樹脂等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。隔壁
７０２９は、特に感光性の樹脂材料を用い、隔壁７０２９の側面が連続した曲率を持って
形成される傾斜面となるように形成することが好ましい。隔壁７０２９として感光性の樹
脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。
【０３５５】
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０
２２に相当する。図１３（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
【０３５６】
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
【０３５７】
なお、発光素子の駆動を制御する薄膜トランジスタ（発光素子駆動用ＴＦＴ）と発光素子
が電気的に接続されている例を示したが、発光素子駆動用ＴＦＴと発光素子との間に電流
制御用ＴＦＴが接続されている構成であってもよい。
【０３５８】
なお半導体装置は、図１３に示した構成に限定されるものではなく、本明細書に開示する
技術的思想に基づく各種の変形が可能である。
【０３５９】
次に、半導体装置の一形態に相当する発光表示パネル（発光パネルともいう）の外観及び
断面について、図１１を用いて説明する。図１１（Ａ）は、第１の基板上に形成された薄
膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネル
の平面図であり、図１１（Ｂ）は、図１１（Ａ）のＨ−Ｉにおける断面図に相当する。
【０３６０】
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィル
ム等）やカバー材でパッケージング（封入）することが好ましい。
【０３６１】
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図１１（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
【０３６２】
薄膜トランジスタ４５０９、４５１０は、実施の形態１乃至４で示した酸化物半導体層を
含む信頼性の高い薄膜トランジスタを適用することができる。駆動回路に配置される薄膜
トランジスタ４５０９としては、実施の形態１乃至４で示した薄膜トランジスタ４６０、
４９９、画素に配置される薄膜トランジスタ４５１０としては、薄膜トランジスタ４７０
、４９８を組み合わせて用いることができる。本実施の形態において、薄膜トランジスタ
４５０９、４５１０はｎチャネル型薄膜トランジスタである。
【０３６３】
絶縁層４５４４上において駆動回路用の薄膜トランジスタ４５０９の酸化物半導体層のチ
ャネル形成領域と重なる位置に導電層４５４０が設けられている。導電層４５４０を酸化
物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後におけ
る薄膜トランジスタ４５０９のしきい値電圧の変化量を低減することができる。また、導
電層４５４０は、電位が薄膜トランジスタ４５０９のゲート電極層と同じでもよいし、異
なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層４
５４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
【０３６４】
また、薄膜トランジスタ４５０９、４５１０上には、絶縁層４５４３が形成されている。
ここでは、絶縁層４５４３として、ＲＦスパッタ法により窒化珪素膜を形成する。なお、
絶縁層４５４３は実施の形態１で示した保護絶縁層４５３と同様な材料及び方法で形成し
てもよい。
【０３６５】
また、平坦化絶縁膜として絶縁層４５４４を形成する。絶縁層４５４４としては、実施の
形態１で示した平坦化絶縁層４５４と同様な材料及び方法で形成すればよい。ここでは、
絶縁層４５４４としてアクリルを用いる。
【０３６６】
本実施の形態では、画素部の複数の薄膜トランジスタをまとめて窒化物絶縁膜で囲む構成
としてもよい。絶縁層４５４３とゲート絶縁層とに窒化物絶縁膜を用いて、図１１に示す
ように少なくともアクティブマトリクス基板の画素部の周縁を囲むように絶縁層４５４３
とゲート絶縁層とが接する領域を設ける構成とすればよい。この製造プロセスでは、外部
からの水分の侵入を防ぐことができる。また、半導体装置、例えば表示装置としてデバイ
スが完成した後にも長期的に、外部からの水分の侵入を防ぐことができデバイスの長期信
頼性を向上することができる。
【０３６７】
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極
層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層
４５１２、第２の電極層４５１３の積層構造であるが、示した構成に限定されない。発光
素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成は適宜変え
ることができる。
【０３６８】
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【０３６９】
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
【０３７０】
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
【０３７１】
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
【０３７２】
接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４５１７と同じ導電膜
から形成され、端子電極４５１６は、薄膜トランジスタ４５０９が有するソース電極層及
びドレイン電極層と同じ導電膜から形成されている。
【０３７３】
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
【０３７４】
発光素子４５１１からの光の取り出し方向に位置する基板には、第２の基板は透光性でな
ければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまた
はアクリルフィルムのような透光性を有する材料を用いる。
【０３７５】
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹
脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）または
ＥＶＡ（エチレンとビニルアセテートとの共重合体）を用いることができる。例えば充填
材として窒素を用いればよい。
【０３７６】
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【０３７７】
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、図１１の構成に限定されない。
【０３７８】
以上の工程により、半導体装置として信頼性の高い発光表示装置（表示パネル）を作製す
ることができる。
【０３７９】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０３８０】
（実施の形態１２）
本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。電子ペー
パーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である
。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り
物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる
。電子機器の一例を図２０に示す。
【０３８１】
図２０は、電子書籍２７００を示している。例えば、電子書籍２７００は、筐体２７０１
および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は
、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うこと
ができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【０３８２】
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図２０では表示部２７０５）に文章を表示し、左側の表示部
（図２０では表示部２７０７）に画像を表示することができる。
【０３８３】
また、図２０では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている
。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキー
ボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や
側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢ
ケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成
としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成とし
てもよい。
【０３８４】
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
【０３８５】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０３８６】
（実施の形態１３）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン
受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメ
ラなどのカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともい
う）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機な
どが挙げられる。
【０３８７】
図２１（Ａ）は、テレビジョン装置９６００を示している。テレビジョン装置９６００は
、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表
示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持
した構成を示している。
【０３８８】
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
【０３８９】
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０３９０】
図２１（Ｂ）は、デジタルフォトフレーム９７００を示している。例えば、デジタルフォ
トフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７
０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画
像データを表示させることで、通常の写真立てと同様に機能させることができる。
【０３９１】
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレーム９７００
の記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して
画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができ
る。
【０３９２】
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
【０３９３】
図２２（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成さ
れており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部
９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図
２２（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８
６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９
８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備え
ている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明細書
に開示する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成
とすることができる。図２２（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプ
ログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信
を行って情報を共有する機能を有する。なお、図２２（Ａ）に示す携帯型遊技機が有する
機能はこれに限定されず、様々な機能を有することができる。
【０３９４】
図２２（Ｂ）は大型遊技機であるスロットマシン９９００を示している。スロットマシン
９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロットマシン
９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口
、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述のものに
限定されず、少なくとも本明細書に開示する半導体装置を備えた構成であればよく、その
他付属設備が適宜設けられた構成とすることができる。
【０３９５】
図２３（Ａ）は携帯型のコンピュータの一例を示す斜視図である。
【０３９６】
図２３（Ａ）の携帯型のコンピュータは、上部筐体９３０１と下部筐体９３０２とを接続
するヒンジユニットを閉状態として表示部９３０３を有する上部筐体９３０１と、キーボ
ード９３０４を有する下部筐体９３０２とを重ねた状態とすることができ、持ち運ぶこと
が便利であるとともに、使用者がキーボード入力する場合には、ヒンジユニットを開状態
として、表示部９３０３を見て入力操作を行うことができる。
【０３９７】
また、下部筐体９３０２はキーボード９３０４の他に入力操作を行うポインティングデバ
イス９３０６を有する。また、表示部９３０３をタッチ入力パネルとすれば、表示部の一
部に触れることで入力操作を行うこともできる。また、下部筐体９３０２はＣＰＵやハー
ドディスク等の演算機能部を有している。また、下部筐体９３０２は他の機器、例えばＵ
ＳＢの通信規格に準拠した通信ケーブルが差し込まれる外部接続ポート９３０５を有して
いる。
【０３９８】
上部筐体９３０１には更に上部筐体９３０１内部にスライドさせて収納可能な表示部９３
０７を有しており、広い表示画面を実現することができる。また、収納可能な表示部９３
０７の画面の向きを使用者は調節できる。また、収納可能な表示部９３０７をタッチ入力
パネルとすれば、収納可能な表示部の一部に触れることで入力操作を行うこともできる。
【０３９９】
表示部９３０３または収納可能な表示部９３０７は、液晶表示パネル、有機発光素子また
は無機発光素子などの発光表示パネルなどの映像表示装置を用いる。
【０４００】
また、図２３（Ａ）の携帯型のコンピュータは、受信機などを備えた構成として、テレビ
放送を受信して映像を表示部または表示部に表示することができる。また、上部筐体９３
０１と下部筐体９３０２とを接続するヒンジユニットを閉状態としたまま、表示部９３０
７をスライドさせて画面全面を露出させ、画面角度を調節して使用者がテレビ放送を見る
こともできる。この場合には、ヒンジユニットを開状態として表示部９３０３を表示させ
ず、さらにテレビ放送を表示するだけの回路の起動のみを行うため、最小限の消費電力と
することができ、バッテリー容量の限られている携帯型のコンピュータにおいて有用であ
る。
【０４０１】
また、図２３（Ｂ）は、腕時計のように使用者の腕に装着可能な形態を有している携帯電
話の一例を示す斜視図である。
【０４０２】
この携帯電話は、少なくとも電話機能を有する通信装置及びバッテリーを有する本体、本
体を腕に装着するためのバンド部９２０４、腕に対するバンド部９２０４の固定状態を調
節する調節部９２０５、表示部９２０１、スピーカ９２０７、及びマイク９２０８から構
成されている。
【０４０３】
また、本体は、操作スイッチ９２０３を有し、電源入力スイッチや、表示切り替えスイッ
チや、撮像開始指示スイッチの他、例えばボタンを押すとインタネット用のプログラムが
起動されるなど、各ファンクションを対応づけることができる。
【０４０４】
この携帯電話の入力操作は、表示部９２０１に指や入力ペンなどで触れること、又は操作
スイッチ９２０３の操作、またはマイク９２０８への音声入力により行われる。なお、図
２３（Ｂ）では、表示部９２０１に表示された表示ボタン９２０２を図示しており、指な
どで触れることにより入力を行うことができる。
【０４０５】
また、本体は、撮影レンズを通して結像される被写体像を電子画像信号に変換する撮像手
段を有するカメラ部９２０６を有する。なお、特にカメラ部は設けなくともよい。
【０４０６】
また、図２３（Ｂ）に示す携帯電話は、テレビ放送の受信機などを備えた構成として、テ
レビ放送を受信して映像を表示部９２０１に表示することができ、さらにメモリーなどの
記憶装置などを備えた構成として、テレビ放送をメモリーに録画できる。また、図２３（
Ｂ）に示す携帯電話は、ＧＰＳなどの位置情報を収集できる機能を有していてもよい。
【０４０７】
表示部９２０１は、液晶表示パネル、有機発光素子または無機発光素子などの発光表示パ
ネルなどの映像表示装置を用いる。図２３（Ｂ）に示す携帯電話は、小型、且つ、軽量で
あるため、バッテリー容量が限られており、表示部９２０１に用いる表示装置は低消費電
力で駆動できるパネルを用いることが好ましい。
【０４０８】
なお、図２３（Ｂ）では”腕”に装着するタイプの電子機器を図示したが、特に限定され
ず、携行できる形状を有しているものであればよい。
【０４０９】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０４１０】
（実施の形態１４）
本実施の形態では、半導体装置の一形態として、実施の形態１乃至４で示す薄膜トランジ
スタを有する表示装置の例を図２４乃至図３７を用いて説明する。本実施の形態は、表示
素子として液晶素子を用いた液晶表示装置の例を図２４乃至図３７を用いて説明する。図
２４乃至図３７の液晶表示装置に用いられるＴＦＴ６２８、６２９は、実施の形態１乃至
４で示す薄膜トランジスタを適用することができ、実施の形態１乃至４で示す工程で同様
に作製できる電気特性及び信頼性の高い薄膜トランジスタである。ＴＦＴ６２８はチャネ
ル保護層６０８を、ＴＦＴ６２９はチャネル保護層６１１をそれぞれ有し、酸化物半導体
層をチャネル形成領域とする逆スタガ薄膜トランジスタである。
【０４１１】
はじめにＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について示す
。ＶＡ型とは、液晶表示パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の
液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を
向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピク
セル）に分け、それぞれ別の方向に液晶分子を倒すよう工夫されている。これをマルチド
メイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考
慮された液晶表示装置について説明する。
【０４１２】
図２５及び図２６は、それぞれ画素電極及び対向電極を示している。なお、図２５は画素
電極が形成される基板側の平面図であり、図中に示す切断線Ｅ−Ｆに対応する断面構造を
図２４に表している。また、図２６は対向電極が形成される基板側の平面図である。以下
の説明ではこれらの図を参照して説明する。
【０４１３】
図２４は、ＴＦＴ６２８とそれに接続する画素電極層６２４、及び保持容量部６３０が形
成された基板６００と、対向電極層６４０等が形成される対向基板６０１とが重ね合わせ
られ、液晶が注入された状態を示している。
【０４１４】
対向基板６０１には、着色膜６３６、対向電極層６４０が形成され、対向電極層６４０上
に突起６４４が形成されている。画素電極層６２４上には配向膜６４８が形成され、同様
に対向電極層６４０及び突起６４４上にも配向膜６４６が形成されている。基板６００と
対向基板６０１の間に液晶層６５０が形成されている。
【０４１５】
基板６００上には、ＴＦＴ６２８とそれに接続する画素電極層６２４、及び保持容量部６
３０が形成される。画素電極層６２４は、ＴＦＴ６２８、配線６１６、及び保持容量部６
３０を覆う絶縁膜６２０、絶縁膜６２０を覆う絶縁膜６２２をそれぞれ貫通するコンタク
トホール６２３で、配線６１８と接続する。ＴＦＴ６２８は実施の形態１乃至４で示す薄
膜トランジスタを適宜用いることができる。また、保持容量部６３０は、ＴＦＴ６２８の
ゲート配線６０２と同時に形成した第１の容量配線６０４と、ゲート絶縁膜６０６と、配
線６１６、６１８と同時に形成した第２の容量配線６１７で構成される。
【０４１６】
画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、液晶素子が形
成されている。
【０４１７】
図２５に基板６００上の平面構造を示す。画素電極層６２４は実施の形態１で示した材料
を用いて形成する。画素電極層６２４にはスリット６２５を設ける。スリット６２５は液
晶の配向を制御するためのものである。
【０４１８】
図２５に示すＴＦＴ６２９とそれに接続する画素電極層６２６及び保持容量部６３１は、
それぞれＴＦＴ６２８、画素電極層６２４及び保持容量部６３０と同様に形成することが
できる。ＴＦＴ６２８とＴＦＴ６２９は共に配線６１６と接続している。この液晶表示パ
ネルの画素（ピクセル）は、画素電極層６２４と画素電極層６２６により構成されている
。画素電極層６２４と画素電極層６２６はサブピクセルである。
【０４１９】
図２６に対向基板側の平面構造を示す。遮光膜６３２上に対向電極層６４０が形成されて
いる。対向電極層６４０は、画素電極層６２４と同様の材料を用いて形成することが好ま
しい。対向電極層６４０上には液晶の配向を制御する突起６４４が形成されている。
【０４２０】
この画素構造の等価回路を図２７に示す。ＴＦＴ６２８とＴＦＴ６２９は、共にゲート配
線６０２、配線６１６と接続している。この場合、容量配線６０４と容量配線６０５の電
位を異ならせることで、液晶素子６５１と液晶素子６５２の動作を異ならせることができ
る。すなわち、容量配線６０４と容量配線６０５の電位を個別に制御することにより液晶
の配向を精密に制御して視野角を広げている。
【０４２１】
スリット６２５を設けた画素電極層６２４に電圧を印加すると、スリット６２５の近傍に
は電界の歪み（斜め電界）が発生する。このスリット６２５と、対向基板６０１側の突起
６４４とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の
配向を制御することで、液晶が配向する方向を場所によって異ならせている。すなわち、
マルチドメイン化して液晶表示パネルの視野角を広げている。
【０４２２】
次に、上記とは異なるＶＡ型の液晶表示装置について、図２８乃至図３１を用いて説明す
る。
【０４２３】
図２８と図２９は、ＶＡ型液晶表示パネルの画素構造を示している。図２９は基板６００
の平面図であり、図中に示す切断線Ｙ−Ｚに対応する断面構造を図２８に表している。以
下の説明ではこの両図を参照して説明する。
【０４２４】
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にＴＦＴが接
続されている。各ＴＦＴは、異なるゲート信号で駆動されるように構成されている。すな
わち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立
して制御する構成を有している。
【０４２５】
画素電極層６２４は、絶縁膜６２０及び絶縁膜６２２をそれぞれ貫通するコンタクトホー
ル６２３において、配線６１８でＴＦＴ６２８と接続している。また、画素電極層６２６
は、絶縁膜６２０及び絶縁膜６２２をそれぞれ貫通するコンタクトホール６２７において
、配線６１９でＴＦＴ６２９と接続している。ＴＦＴ６２８のゲート配線６０２と、ＴＦ
Ｔ６２９のゲート配線６０３には、異なるゲート信号を与えることができるように分離さ
れている。一方、データ線として機能する配線６１６は、ＴＦＴ６２８とＴＦＴ６２９で
共通に用いられている。ＴＦＴ６２８とＴＦＴ６２９は実施の形態１乃至４で示す薄膜ト
ランジスタを適宜用いることができる。また、容量配線６９０が設けられている。なお、
ゲート配線６０２、ゲート配線６０３及び容量配線６９０上にはゲート絶縁膜６０６が形
成されている。
【０４２６】
画素電極層６２４と画素電極層６２６の形状は異なっており、Ｖ字型に広がる画素電極層
６２４の外側を囲むように画素電極層６２６が形成されている。画素電極層６２４と画素
電極層６２６に印加する電圧のタイミングを、ＴＦＴ６２８及びＴＦＴ６２９により異な
らせることで、液晶の配向を制御している。この画素構造の等価回路を図３１に示す。Ｔ
ＦＴ６２８はゲート配線６０２と接続し、ＴＦＴ６２９はゲート配線６０３と接続してい
る。また、ＴＦＴ６２８とＴＦＴ６２９は、共に配線６１６と接続している。ゲート配線
６０２とゲート配線６０３に異なるゲート信号を与えることで、液晶素子６５１と液晶素
子６５２の動作を異ならせることができる。すなわち、ＴＦＴ６２８とＴＦＴ６２９の動
作を個別に制御することにより、液晶素子６５１と液晶素子６５２の液晶の配向を精密に
制御して視野角を広げることができる。
【０４２７】
対向基板６０１には、着色膜６３６、対向電極層６４０が形成されている。また、着色膜
６３６と対向電極層６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いで
いる。図３０に対向基板側の平面構造を示す。対向電極層６４０は異なる画素間で共通化
されている電極であるが、スリット６４１が形成されている。このスリット６４１と、画
素電極層６２４及び画素電極層６２６側のスリット６２５とを交互に咬み合うように配置
することで、斜め電界を効果的に発生させて液晶の配向を制御することができる。これに
より、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。
【０４２８】
画素電極層６２４及び画素電極層６２６上には配向膜６４８が形成され、同様に対向電極
層６４０上にも配向膜６４６が形成されている。基板６００と対向基板６０１の間に液晶
層６５０が形成されている。また、画素電極層６２４と液晶層６５０と対向電極層６４０
が重なり合うことで、第１の液晶素子が形成されている。また、画素電極層６２６と液晶
層６５０と対向電極層６４０が重なり合うことで、第２の液晶素子が形成されている。図
２８乃至図３１で示す表示パネルの画素構造は、一画素に第１の液晶素子と第２の液晶素
子が設けられたマルチドメイン構造となっている。
【０４２９】
次に、横電界方式の液晶表示装置について示す。横電界方式は、セル内の液晶分子に対し
て水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によ
れば、視野角を約１８０度にまで広げることができる。以下の説明では、横電界方式を採
用する液晶表示装置について説明する。
【０４３０】
図３２は、電極層６０７、ＴＦＴ６２８、ＴＦＴ６２８に接続する画素電極層６２４が形
成された基板６００と、対向基板６０１を重ね合わせ、液晶を注入した状態を示している
。対向基板６０１には、着色膜６３６、平坦化膜６３７などが形成されている。なお、対
向基板６０１側に対向電極層は設けられていない。また、基板６００と対向基板６０１の
間に配向膜６４６及び配向膜６４８を介して液晶層６５０が形成されている。
【０４３１】
基板６００上には、電極層６０７及び電極層６０７に接続する容量配線６０４、並びにＴ
ＦＴ６２８が形成される。容量配線６０４はＴＦＴ６２８のゲート配線６０２と同時に形
成することができる。ＴＦＴ６２８としては、実施の形態１乃至５で示した薄膜トランジ
スタを適用することができる。電極層６０７は、実施の形態１乃至４で示す画素電極層４
２７と同様の材料を用いることができる。また、電極層６０７は略画素の形状に区画化し
た形状で形成する。なお、電極層６０７及び容量配線６０４上にはゲート絶縁膜６０６が
形成される。
【０４３２】
ＴＦＴ６２８の配線６１６、配線６１８がゲート絶縁膜６０６上に形成される。配線６１
６は液晶表示パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であ
ると同時に、ＴＦＴ６２８のソース領域又はドレイン領域と接続し、ソース及びドレイン
の一方の電極となる。配線６１８はソース及びドレインの他方の電極となり、画素電極層
６２４と接続する配線である。
【０４３３】
配線６１６、配線６１８上に絶縁膜６２０が形成される。また、絶縁膜６２０上には、絶
縁膜６２０に形成されるコンタクトホール６２３において、配線６１８に接続する画素電
極層６２４が形成される。画素電極層６２４は実施の形態１で示した画素電極層４２７と
同様の材料を用いて形成する。
【０４３４】
このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極層６２４が形成
される。なお、保持容量は電極層６０７と画素電極層６２４の間で形成している。
【０４３５】
図３３は、画素電極の構成を示す平面図である。図３３に示す切断線Ｏ−Ｐに対応する断
面構造を図３２に表している。画素電極層６２４にはスリット６２５が設けられる。スリ
ット６２５は液晶の配向を制御するためのものである。この場合、電界は電極層６０７と
画素電極層６２４の間で発生する。電極層６０７と画素電極層６２４の間にはゲート絶縁
膜６０６が形成されているが、ゲート絶縁膜６０６の厚さは５０〜２００ｎｍであり、２
〜１０μｍである液晶層の厚さと比較して十分薄いので、実質的に基板６００と平行な方
向（水平方向）に電界が発生する。この電界により液晶の配向が制御される。この基板と
略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの
状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広
がることとなる。また、電極層６０７と画素電極層６２４は共に透光性の電極であるので
、開口率を向上させることができる。
【０４３６】
次に、横電界方式の液晶表示装置の他の一例について示す。
【０４３７】
図３４と図３５は、ＩＰＳ型の液晶表示装置の画素構造を示している。図３５は平面図で
あり、図中に示す切断線Ｖ−Ｗに対応する断面構造を図３４に表している。以下の説明で
はこの両図を参照して説明する。
【０４３８】
図３４は、ＴＦＴ６２８とそれに接続する画素電極層６２４が形成された基板６００と、
対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には、
着色膜６３６、平坦化膜６３７などが形成されている。なお、対向基板６０１側に対向電
極層は設けられていない。基板６００と対向基板６０１の間に配向膜６４６及び配向膜６
４８を介して液晶層６５０が形成されている。
【０４３９】
基板６００上には、共通電位線６０９、及びＴＦＴ６２８が形成される。共通電位線６０
９はＴＦＴ６２８のゲート配線６０２と同時に形成することができる。ＴＦＴ６２８とし
ては、実施の形態１乃至４で示した薄膜トランジスタを適用することができる。
【０４４０】
ＴＦＴ６２８の配線６１６、配線６１８がゲート絶縁膜６０６上に形成される。配線６１
６は液晶表示パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であ
ると同時に、ＴＦＴ６２８のソース領域又はドレイン領域と接続し、ソース及びドレイン
の一方の電極となる。配線６１８はソース及びドレインの他方の電極となり、画素電極層
６２４と接続する配線である。
【０４４１】
配線６１６、配線６１８上に絶縁膜６２０が形成される。また、絶縁膜６２０上には、絶
縁膜６２０に形成されるコンタクトホール６２３において、配線６１８に接続する画素電
極層６２４が形成される。画素電極層６２４は実施の形態１乃至４で示した画素電極と同
様の材料を用いて形成する。なお、図３５に示すように、画素電極層６２４は、共通電位
線６０９と同時に形成した櫛形の電極と横電界が発生するように形成される。また、画素
電極層６２４の櫛歯の部分が共通電位線６０９と同時に形成した櫛形の電極と交互に咬み
合うように形成される。
【０４４２】
画素電極層６２４に印加される電位と共通電位線６０９の電位との間に電界が生じると、
この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶
分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度
によるコントラストなどの影響は少なく、視野角が広がることとなる。
【０４４３】
このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極層６２４が形成
される。保持容量は共通電位線６０９と容量電極６１５の間にゲート絶縁膜６０６を設け
、それにより形成している。容量電極６１５と画素電極層６２４はコンタクトホール６３
３を介して接続されている。
【０４４４】
次に、ＴＮ型の液晶表示装置の形態について示す。
【０４４５】
図３６と図３７は、ＴＮ型の液晶表示装置の画素構造を示している。図３７は平面図であ
り、図中に示す切断線Ｋ−Ｌに対応する断面構造を図３６に表している。以下の説明では
この両図を参照して説明する。
【０４４６】
画素電極層６２４はコンタクトホール６２３において、配線６１８を介してＴＦＴ６２８
と接続している。データ線として機能する配線６１６は、ＴＦＴ６２８と接続している。
ＴＦＴ６２８は実施の形態１乃至４に示すＴＦＴのいずれかを適用することができる。
【０４４７】
画素電極層６２４は、実施の形態１乃至４で示す画素電極と同様の構成を用いて形成され
ている。配線６０４はＴＦＴ６２８のゲート配線６０２と同時に形成することができる。
ゲート配線６０２及び容量配線６０４上には、ゲート絶縁膜６０６が形成される。保持容
量は、容量配線６０４と容量電極６１５の間にゲート絶縁膜６０６を介して形成している
。容量電極６１５と画素電極層６２４はコンタクトホール６３３を介して接続されている
。
【０４４８】
対向基板６０１には、着色膜６３６、対向電極層６４０が形成されている。また、着色膜
６３６と対向電極層６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いで
いる。液晶層６５０は画素電極層６２４と対向電極層６４０の間に配向膜６４８及び配向
膜６４６を介して形成されている。
【０４４９】
画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、液晶素子が形
成されている。
【０４５０】
また、着色膜６３６は、基板６００側に形成されていても良い。また、基板６００の薄膜
トランジスタが形成されている面とは逆の面に偏光板を貼り合わせ、また対向基板６０１
の対向電極層６４０が形成されている面とは逆の面に、偏光板を貼り合わせておく。
【０４５１】
以上の工程により、表示装置として液晶表示装置を作製することができる。本実施の形態
の液晶表示装置は、開口率が高い液晶表示装置である。
【０４５２】
（実施の形態１５）
本実施の形態では、断面から見て酸化物半導体層を窒化物絶縁膜で囲む例を図３８に示す
。図３８は、酸化物絶縁層４６６の上面形状及び端部の位置が図１と異なる点、ゲート絶
縁層の構成が異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の
詳細な説明は省略する。
【０４５３】
駆動回路に配置される薄膜トランジスタ４６０はチャネルエッチ型の薄膜トランジスタで
あり、絶縁表面を有する基板４５０上に、ゲート電極層４６１、窒化物絶縁膜からなるゲ
ート絶縁層４０２、少なくともチャネル形成領域４６３、第１の高抵抗ドレイン領域４６
４ａ、及び第２の高抵抗ドレイン領域４６４ｂを有する酸化物半導体層４６２、第１の低
抵抗ドレイン領域４０８ａ、第２の低抵抗ドレイン領域４０８ｂ、ソース電極層４６５ａ
、及びドレイン電極層４６５ｂを含む。また、薄膜トランジスタ４６０を覆い、チャネル
形成領域４６３に接する酸化物絶縁層４６６が設けられている。
【０４５４】
酸化物絶縁層４６６は、画素に配置される薄膜トランジスタ４７０のチャネル保護層４７
６をフォトリソグラフィ工程で形成する際に薄膜トランジスタ４６０の外側のゲート絶縁
層４０２が露出するように加工する。少なくとも酸化物絶縁層４６６の上面形状は、酸化
物半導体層の上面形状よりも広く、薄膜トランジスタ４６０を覆う上面形状とすることが
好ましい。
【０４５５】
さらに酸化物絶縁層４６６の上面及び側面を覆うように窒化物絶縁膜からなる保護絶縁層
４５３を形成する。
【０４５６】
薄膜トランジスタ４６０において、第１の低抵抗ドレイン領域４０８ａの下面に接して第
１の高抵抗ドレイン領域４６４ａが自己整合的に形成されている。また、第２の低抵抗ド
レイン領域４０８ｂの下面に接して第２の高抵抗ドレイン領域４６４ｂが自己整合的に形
成されている。また、チャネル形成領域４６３は、酸化物絶縁層４６６と接し、且つ膜厚
が第１の高抵抗ドレイン領域４６４ａ及び第２の高抵抗ドレイン領域４６４ｂより薄くな
っており、第１の高抵抗ドレイン領域４６４ａ及び第２の高抵抗ドレイン領域４６４ｂよ
りも高抵抗の領域（Ｉ型領域）とする。
【０４５７】
また、チャネル形成領域４６３、第１の高抵抗ドレイン領域４６４ａ、及び第２の高抵抗
ドレイン領域４６４ｂの下面に接して窒化物絶縁膜からなるゲート絶縁層４０２が形成さ
れている。
【０４５８】
窒化物絶縁膜からなる保護絶縁層４５３は、スパッタ法で得られる窒化珪素膜、酸化窒化
珪素膜、窒化アルミニウム膜、酸化窒化アルミニウム膜などの水分や、水素イオンや、Ｏ
Ｈ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を
用いる。
【０４５９】
本実施の形態では、窒化物絶縁膜からなる保護絶縁層４５３として、酸化物半導体層の上
面、及び側面を囲むようにＲＦスパッタ法を用い、膜厚１００ｎｍの窒化珪素膜を設ける
。また、保護絶縁層４５３を窒化物絶縁膜からなるゲート絶縁層４０２と接する構成とす
る。
【０４６０】
図３８に示す構造とすることで、窒化物絶縁膜からなる保護絶縁層４５３の形成後の製造
プロセスにおいて、外部からの水分の侵入を防ぐことができる。また、半導体装置、例え
ば液晶表示装置としてデバイスが完成した後にも長期的に、外部からの水分の侵入を防ぐ
ことができデバイスの信頼性を向上することができる。
【０４６１】
また、薄膜トランジスタ４７０も同様に、窒化物絶縁膜からなる保護絶縁層４５３として
、酸化物半導体層４７２の上面、及び側面を囲むようにＲＦスパッタ法で形成された膜厚
１００ｎｍの窒化珪素膜を用いる。また、保護絶縁層４５３を窒化物絶縁膜からなるゲー
ト絶縁層４０２と接する構成とする。
【０４６２】
また、本実施の形態では一つの薄膜トランジスタを窒化物絶縁膜で囲む構成を示したが特
に限定されず、複数の薄膜トランジスタを窒化物絶縁膜で囲む構成としてもよいし、画素
部の複数の薄膜トランジスタをまとめて窒化物絶縁膜で囲む構成としてもよい。少なくと
もアクティブマトリクス基板の画素部の周縁を囲むように保護絶縁層４５３とゲート絶縁
層４０２とが接する領域を設ける構成とすればよい。
【０４６３】
本実施の形態は他の実施の形態と自由に組み合わせることができる。
【符号の説明】
【０４６４】
４５０    基板
４５１    ゲート電極層
４５３    保護絶縁層
４５４    平坦化絶縁層
４５６    画素電極層
４６０    薄膜トランジスタ
４６１    ゲート電極層
４６２    酸化物半導体層
４６３    チャネル形成領域
４６４ａ    高抵抗ドレイン領域
４６４ｂ    高抵抗ドレイン領域
４６５ａ    ソース電極層
４６５ｂ    ドレイン電極層
４６６    酸化物絶縁層
４６７    導電層
４７０    薄膜トランジスタ
４７１    ゲート電極層
４７２    酸化物半導体層
４７３    チャネル形成領域
４７４ａ    高抵抗ドレイン領域
４７４ｂ    高抵抗ドレイン領域
４７５ａ    ソース電極層
４７５ｂ    ドレイン電極層
４７６    酸化物絶縁層（チャネル保護層）
４７７    画素電極層
【図１】
2020102636.tif 000003
【図２】
2020102636.tif 000004
【図３】
2020102636.tif 000005
【図４】
2020102636.tif 000006
【図５】
2020102636.tif 000007
【図６】
2020102636.tif 000008
【図７】
2020102636.tif 000009
【図８】
2020102636.tif 000010
【図９】
2020102636.tif 000011
【図１０】
2020102636.tif 000012
【図１１】
2020102636.tif 000013
【図１２】
2020102636.tif 000014
【図１３】
2020102636.tif 000015
【図１４】
2020102636.tif 000016
【図１５】
2020102636.tif 000017
【図１６】
2020102636.tif 000018
【図１７】
2020102636.tif 000019
【図１８】
2020102636.tif 000020
【図１９】
2020102636.tif 000021
【図２０】
2020102636.tif 000022
【図２１】
2020102636.tif 000023
【図２２】
2020102636.tif 000024
【図２３】
2020102636.tif 000025
【図２４】
2020102636.tif 000026
【図２５】
2020102636.tif 000027
【図２６】
2020102636.tif 000028
【図２７】
2020102636.tif 000029
【図２８】
2020102636.tif 000030
【図２９】
2020102636.tif 000031
【図３０】
2020102636.tif 000032
【図３１】
2020102636.tif 000033
【図３２】
2020102636.tif 000034
【図３３】
2020102636.tif 000035
【図３４】
2020102636.tif 000036
【図３５】
2020102636.tif 000037
【図３６】
2020102636.tif 000038
【図３７】
2020102636.tif 000039
【図３８】
2020102636.tif 000040