(57)【要約】      （修正有）【課題】しきい値が適正化された半導体装置の作製方法を提供する。【解決手段】半導体装置において、トランジスタ４５０は、半導体層４０４と、半導体層に電気的に接するソース電極４０６ａあるいはドレイン電極４０６ｂと、半導体層を間に挟んで設けられる第１のゲート電極４０１と第２のゲート電極４１０と、第１のゲート電極と半導体層との間に設けられる電子捕獲層として機能する下地絶縁層４０２と、第２のゲート電極と半導体層との間に設けられるゲート絶縁層４０８を有する。加熱しつつ、第１のゲート電極の電位をソース電極やドレイン電極よりも高くし、かつ、１秒以上保持することで、電子捕獲層に電子を捕獲させ、しきい値を増大させ、ソースドレイン間のカットオフ電流を低減させる。【選択図】図７
2020127040.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、
酸化物半導体層と、
前記ゲート電極と前記酸化物半導体層との間の絶縁層と、
ソース電極と、
ドレイン電極と、を有し、
トランジスタのチャネル長方向において、前記酸化物半導体層の上面は、前記ソース電極及び前記ドレイン電極と接する領域を有し、
前記絶縁層は、酸化ハフニウムを有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置を有する装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電気機器は全て半導体装置である。
【背景技術】
【０００３】
半導体を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積
回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。
トランジスタに適用可能な半導体としてシリコン系半導体材料が広く知られているが、そ
の他の材料として酸化物半導体が注目されている。
【０００４】
例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化
物半導体層を用いたトランジスタが特許文献１に開示されている。
【０００５】
また、酸化物半導体層を、積層構造とすることで、キャリアの移動度を向上させる技術が
特許文献２、特許文献３に開示されている。
【０００６】
ところで、酸化物半導体層を用いたトランジスタは、オフ状態において極めてリーク電流
が小さいことが知られている。例えば、酸化物半導体層を用いたトランジスタの低いリー
ク特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献４参照。）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１６５５２８号公報
【特許文献２】特開２０１１−１２４３６０号公報
【特許文献３】特開２０１１−１３８９３４号公報
【特許文献４】特開２０１２−２５７１８７号公報
【特許文献５】特開２０１２−０７４６９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
回路の高集積化に伴い、トランジスタのサイズも微細化している。トランジスタを微細化
すると、オン電流、オフ電流、しきい値、Ｓ値（サブスレッショルドスイング値）などの
トランジスタの電気特性が悪化する場合がある（特許文献５参照）。一般に、チャネル長
を縮小すると、オン電流は増加するが、一方でオフ電流の増大、しきい値の変動の増大、
Ｓ値の増大が起こる。また、チャネル幅のみを縮小すると、オン電流が小さくなる。
【０００９】
したがって、本発明の一態様は、しきい値が適正化された半導体装置を提供することを目
的の一つとする。微細化に伴い顕著となる電気特性の悪化を抑制できる構成の半導体装置
を提供することを目的の一つとする。または、集積度の高い半導体装置を提供することを
目的の一つとする。または、オン電流の悪化を低減した半導体装置を提供することを目的
の一つとする。または、低消費電力の半導体装置を提供することを目的の一つとする。ま
たは、信頼性の高い半導体装置を提供することを目的の一つとする。または、電源が遮断
されてもデータが保持される半導体装置を提供することを目的の一つとする。または、特
性の良い半導体装置を提供することを目的の一つとする。
【００１０】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１１】
本発明の一態様は、第１の半導体と、第１の半導体に電気的に接する電極と、第１の半導
体を間に挟んで設けられる第１のゲート電極と第２のゲート電極と、第１のゲート電極と
第１の半導体との間に設けられる電子捕獲層と、第２のゲート電極と第１の半導体との間
に設けられるゲート絶縁層を有する半導体装置である。
【００１２】
また、本発明の一態様は、上記半導体装置において、第１のゲート電極の電位を、電極の
電位より高い状態として、１２５℃以上４５０℃以下で１秒以上維持することにより電子
捕獲層に電子を捕獲せしめることを特徴とする半導体装置の作製方法である。
【００１３】
また、上記構成において、第１の半導体を挟む第２の半導体および第３の半導体を有して
もよく、第２の半導体は、第１の半導体と第１のゲート電極の間にあり、第３の半導体は
、第１の半導体とゲート絶縁層の間にあってもよい。
【００１４】
また、上記構成において、第１のゲート電極は、第１の半導体の上面および側面に面して
いることが好ましい。
【００１５】
また、上記構成において、電子捕獲層は、酸化ハフニウム、酸化アルミニウム、酸化タン
タル、アルミニウムシリケートのいずれか一を含む。
【発明の効果】
【００１６】
本発明の一態様を用いることにより、しきい値が適正化された半導体装置を提供すること
ができる。また、微細化に伴い顕著となる電気特性の低下を抑制できる構成の半導体装置
を提供することができる。または、集積度の高い半導体装置を提供することができる。ま
たは、低消費電力の半導体装置を提供することができる。または、信頼性の高い半導体装
置を提供することができる。または、電源が遮断されてもデータが保持される半導体装置
を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態の半導体装置の例を示す図。
【図２】実施の形態の半導体装置の例を示す図。
【図３】実施の形態の半導体装置のバンド図の例を示す図。
【図４】実施の形態の半導体装置の特性を模式的に示す図と半導体装置を応用した回路の例を示す図。
【図５】実施の形態のメモリセルの例を示す図。
【図６】半導体装置の作製工程を示す図。
【図７】トランジスタを説明する上面図および断面図。
【図８】積層された半導体層のバンドの模式図。
【図９】トランジスタを説明する上面図および断面図。
【図１０】トランジスタの作製方法を説明する図。
【図１１】トランジスタの作製方法を説明する図。
【図１２】トランジスタを説明する上面図および断面図。
【図１３】トランジスタを説明する断面図。
【図１４】本発明の一態様の半導体装置を用いた回路を説明する図。
【図１５】実施の形態の半導体装置の回路図。
【図１６】実施の形態の半導体装置のブロック図。
【図１７】実施の形態の記憶装置を説明する回路図。
【図１８】電子機器の例を示す図。
【図１９】参考例で作製したトランジスタの電気特性評価を説明する図。
【発明を実施するための形態】
【００１８】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。
【００１９】
なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
【００２０】
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替
えて用いることができるものとする。
【００２１】
なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避ける
ために付すものであり、数的に限定するものではないことを付記する。
【００２２】
（実施の形態１）
本実施の形態では、半導体層と電子捕獲層とゲート電極とを有する半導体装置の構成およ
び動作原理、および、それを応用した回路について説明する。図１（Ａ）は、半導体層１
０１と電子捕獲層１０２とゲート電極１０３とゲート絶縁層１０４とゲート電極１０５と
を有する半導体装置である。
【００２３】
ここで、電子捕獲層１０２としては、例えば、図１（Ｂ）に示されるような、第１の絶縁
層１０２ａと第２の絶縁層１０２ｂの積層体でもよいし、図１（Ｃ）に示されるような、
第１の絶縁層１０２ａ、第２の絶縁層１０２ｂと第３の絶縁層１０２ｃの積層体、あるい
は、さらに多層の絶縁層の積層体でもよい。また、図２に示されるように、絶縁体１０２
ｅ中に、電気的に絶縁された導電層１０２ｄを有してもよい。絶縁体１０２ｅは複数の絶
縁層より形成されてもよい。
【００２４】
例えば、図１（Ｂ）に示す半導体装置の点Ａから点Ｂにかけてのバンド図の例を図３（Ａ
）に示す。図中、Ｅｃは伝導帯下端、Ｅｖは価電子帯上端を示す。図３（Ａ）では、ゲー
ト電極１０３の電位はソース電極あるいはドレイン電極（いずれも図示せず）の電位と同
じである。
【００２５】
この例では、第１の絶縁層１０２ａのバンドギャップは第２の絶縁層１０２ｂのバンドギ
ャップよりも大きく、第１の絶縁層１０２ａの電子親和力は第２の絶縁層１０２ｂの電子
親和力よりも小さいものとするが、これに限られない。
【００２６】
第１の絶縁層１０２ａと第２の絶縁層１０２ｂの界面、あるいは、第２の絶縁層１０２ｂ
の内部に電子捕獲準位１０６が存在する。ゲート電極１０３の電位を、ソース電極あるい
はドレイン電極の電位より高くすると、図３（Ｂ）に示すようになる。このように、一定
の条件下で、ゲート電極１０３の電位を、ソース電極あるいはドレイン電極の電位より高
くすることをしきい値適正化処理ともいう。ここで、ゲート電極１０３の電位は、ソース
電極あるいはドレイン電極より１Ｖ以上高くしてもよい。また、ゲート電極１０３の電位
は、この処理の終了した後にゲート電極１０５に印加される最高電位よりも低くてもよい
。この処理においては、代表的には、ゲート電極１０３の電位とソース電極あるいはドレ
イン電極の差は、４Ｖ未満とするとよい。
【００２７】
なお、この処理において、ゲート電極１０５の電位はソース電極あるいはドレイン電極と
同じであるとよい。この処理において、半導体層１０１に存在する電子１０７は、より電
位の高いゲート電極１０３の方向に移動しようとする。そして、半導体層１０１からゲー
ト電極１０３の方向に移動した電子１０７のいくらかは、電子捕獲準位１０６に捕獲され
る。
【００２８】
電子１０７が、第１の絶縁層１０２ａの障壁を超えて、第２の絶縁層１０２ｂに達するに
は、いくつかの過程が考えられる。第１は、トンネル効果によるものである。トンネル効
果は、第１の絶縁層１０２ａが薄いほど顕著となる。ただし、この場合、電子捕獲準位１
０６に捕獲された電子が、トンネル効果により、再度、半導体層１０１に戻ってしまうこ
とがある。
【００２９】
なお、ゲート電極１０３に適切な大きさの電圧を印加することで、第１の絶縁層１０２ａ
が比較的厚い場合でも、トンネル効果（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果）
を発現させることもできる。Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果の場合には、
ゲート電極１０３と半導体層１０１の間の電場の自乗に比例してトンネル電流が増加する
。
【００３０】
第２は、電子１０７が、第１の絶縁層１０２ａ中の欠陥準位等のバンドギャップ中の捕獲
準位をホッピングしながら、第２の絶縁層１０２ｂに到達するものである。これは、Ｐｏ
ｏｌｅ−Ｆｒｅｎｋｅｌ伝導といわれる伝導機構であり、絶対温度が高いほど、捕獲準位
が浅いほど、電気伝導性が高まる。
【００３１】
第３は、熱的な励起によって、電子１０７が、第１の絶縁層１０２ａの障壁を超えるもの
である。半導体層１０１に存在する電子の分布はフェルミ・ディラック分布にしたがい、
一般的には、エネルギーの高い電子の比率は、高温であるほど多くなる。例えば、フェル
ミ面から３電子ボルトだけ高いエネルギーを有する電子の３００Ｋ（２７℃）での密度を
１としたとき、４５０Ｋ（１７７℃）では、６×１０１６、６００Ｋ（３２７℃）では、
１．５×１０２５、７５０Ｋ（４７７℃）では、１．６×１０３０となる。
【００３２】
電子１０７が、第１の絶縁層１０２ａの障壁を超えてゲート電極１０３に向かって移動す
る過程は、上記の３つの方法とそれらの組み合わせで生じていると考えられる。特に、第
２の方法、第３の方法は、温度が高いと指数関数的に電流が増大することを示す。
【００３３】
また、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果も、第１の絶縁層１０２ａの障壁層
の薄い部分（エネルギーの大きな部分）の電子の密度が高いほど起こりやすいので、温度
が高いことが有利である。
【００３４】
なお、以上の伝導機構による電流は、特にゲート電極１０３の電位が低い（５Ｖ以下）場
合には、きわめて微弱であることが多いが、長時間の処理により、必要とする量の電子を
電子捕獲準位１０６に捕獲せしめることができる。この結果、電子捕獲層１０２は負に帯
電する。
【００３５】
すなわち、より高い温度（半導体装置の使用温度あるいは保管温度よりも高い温度、ある
いは、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲー
ト電極１０３の電位をソース電極やドレイン電極の電位より高い状態を、１秒以上、代表
的には１分以上維持することで、半導体層１０１からゲート電極１０３に向かって、必要
とする電子が移動し、そのうちのいくらかは電子捕獲準位１０６に捕獲される。このよう
に電子を捕獲する処理のための温度を、以下、処理温度という。
【００３６】
このとき、電子捕獲準位１０６に捕獲される電子の量はゲート電極１０３の電位により制
御できる。電子捕獲準位１０６に相応の量の電子が捕獲されると、その電荷のために、ゲ
ート電極１０３の電場が遮蔽され、半導体層１０１に形成されるチャネルが消失する。
【００３７】
電子捕獲準位１０６により捕獲される電子の総量は、当初は、線形に増加するが、徐々に
増加率が低下し、やがて、一定の値に収斂する。収斂する値は、ゲート電極１０３の電位
に依存し、電位が高いほどより多くの電子が捕獲される傾向にあるが、電子捕獲準位１０
６の総数を上回ることはない。
【００３８】
電子捕獲準位１０６に捕獲された電子は、電子捕獲層１０２から他へ移動しないことが求
められる。そのためには、第１には、第１の絶縁層１０２ａおよび第２の絶縁層１０２ｂ
の厚さが、トンネル効果が問題とならない程度の厚さであることが好ましい。例えば、物
理的な厚さが１ｎｍより大きいことが好ましい。
【００３９】
一方で、第１の絶縁層１０２ａが厚すぎると、電子の移動の妨げとなるので、３０ｎｍ以
下とすることが好ましい。また、半導体装置のチャネル長に比較して、第１の絶縁層１０
２ａ、第２の絶縁層１０２ｂが厚すぎると、サブスレショールド値が増加し、オフ特性が
悪化するので、チャネル長は、第１の絶縁層１０２ａと第２の絶縁層１０２ｂの酸化シリ
コン換算の厚さ（Ｅｑｕｉｖａｌｅｎｔ  Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅ
ｓｓ）の４倍以上、代表的には１０倍以上であるとよい。なお、いわゆるＨｉｇｈ−Ｋ材
料では、酸化シリコン換算の厚さが物理的な厚さよりも小さくなる。
【００４０】
代表的には、第１の絶縁層１０２ａの厚さは、１０ｎｍ以上２０ｎｍ以下、第２の絶縁層
１０２ｂの、酸化シリコン換算の厚さは、１ｎｍ以上２５ｎｍ以下とするとよい。
【００４１】
また、半導体装置の使用温度あるいは保管温度を処理温度よりも十分に低くすることが考
えられる。例えば、電子が、３電子ボルトの障壁を乗り越える確率は、１２０℃のときは
３００℃のときの１０万分の１未満である。したがって、３００℃で処理の際には障壁を
乗り越えて容易に電子捕獲準位１０６に捕獲される電子が、１２０℃で保管時には、障壁
を乗り越えることが困難となり、電子が長期にわたって、電子捕獲準位１０６に捕獲され
た状態となる。
【００４２】
また、半導体層１０１で、ホールの有効質量が極めて大きい、あるいは、実質的に局在化
していることも有効である。この場合には、半導体層１０１から第１の絶縁層１０２ａお
よび第２の絶縁層１０２ｂへのホールの注入がなく、したがって、電子捕獲準位１０６に
捕獲された電子がホールと結合して消滅することもない。
【００４３】
また、第２の絶縁層１０２ｂが、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導を示す材料であっても
よい。Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導は、上述のように、材料中の欠陥準位等を電子が
ホッピング伝導するものであり、欠陥準位の多い、あるいは、欠陥準位の深い材料は十分
に電気伝導性が低く、電子捕獲準位１０６に捕獲された電子を長時間にわたって保持でき
る。
【００４４】
また、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂに捕獲された電子を放出させるよう
な電圧がかからないように回路設計、材料選定をおこなってもよい。例えば、Ｉｎ−Ｇａ
−Ｚｎ系酸化物半導体のように、ホールの有効質量が極めて大きい、あるいは、実質的に
局在化しているような材料では、ゲート電極１０３の電位が、ソース電極あるいはドレイ
ン電極の電位より高い場合にはチャネルが形成されるが、低い場合には、絶縁体と同様な
特性を示す。この場合には、ゲート電極１０３と半導体層１０１の間の電場が極めて小さ
くなり、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果、あるいは、Ｐｏｏｌｅ−Ｆｒｅ
ｎｋｅｌ伝導による電子伝導は著しく低下する。
【００４５】
なお、図１（Ｃ）のように、電子捕獲層１０２を３層の絶縁層で形成し、第３の絶縁層１
０２ｃの電子親和力を、第２の絶縁層１０２ｂの電子親和力よりも小さくし、第３の絶縁
層１０２ｃのバンドギャップを、第２の絶縁層１０２ｂのバンドギャップよりも大きくす
ると、第２の絶縁層１０２ｂの内部、あるいは、他の絶縁層との界面にある電子捕獲準位
に捕獲された電子を保持する上で効果的である。
【００４６】
この場合には、第２の絶縁層１０２ｂが薄くても、第３の絶縁層１０２ｃが物理的に十分
に厚ければ、電子捕獲準位１０６に捕獲された電子を保持できる。第３の絶縁層１０２ｃ
としては、第１の絶縁層１０２ａと同じまたは同様な材料を用いることができる。また、
第２の絶縁層１０２ｂと同じ構成元素であるが、電子捕獲準位が十分に少ないものも用い
ることができる。電子捕獲準位の数（密度）は、形成方法によって異なる。
【００４７】
なお、図２のように、絶縁体１０２ｅ中に電気的に絶縁された導電層１０２ｄを有する場
合も、上記と同様な原理によって、導電層１０２ｄに電子が捕獲される。図３（Ｃ）およ
び図３（Ｄ）にその例を示す。図３（Ｃ）では、ゲート電極１０３の電位はソース電極あ
るいはドレイン電極の電位と同じである。
【００４８】
ゲート電極１０３の電位を、ソース電極あるいはドレイン電極の電位より高くすると、図
３（Ｄ）に示すようになる。半導体層１０１に存在する電子は、より電位の高いゲート電
極１０３の方向に移動しようとする。そして、半導体層１０１からゲート電極１０３の方
向に移動した電子のいくらかは、導電層１０２ｄに捕獲される。すなわち、図２に示され
る半導体装置において、導電層１０２ｄは、図１（Ｂ）の半導体装置における電子捕獲準
位１０６と同等の機能を有する。
【００４９】
なお、導電層１０２ｄの仕事関数が大きいと、絶縁体１０２ｅとの間のエネルギー障壁が
高くなり、捕獲された電子が他へ移動することを抑制できる。
【００５０】
上記において、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂ、第３の絶縁層１０２ｃは
、それぞれ複数の絶縁層より構成されてもよい。また、同じ構成元素からなるが、形成方
法の異なる複数の絶縁層から構成されてもよい。
【００５１】
例えば、第１の絶縁層１０２ａと第２の絶縁層１０２ｂを同じ構成元素からなる絶縁層（
例えば、酸化ハフニウム）で構成する場合、第１の絶縁層１０２ａは、化学気相堆積（Ｃ
ＶＤ）法あるいは原子層堆積（ＡＬＤ法）で形成し、第２の絶縁層１０２ｂは、スパッタ
リング法で形成してもよい。
【００５２】
なお、ＣＶＤ法としても、様々な方法を用いることが出来る。熱ＣＶＤ法、光ＣＶＤ法、
プラズマＣＶＤ（ＰＥＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ）法、減圧ＣＶＤ（ＬＰ
ＣＶＤ）法などの方法を用いることが出来る。よって、ある絶縁膜と別の絶縁膜とにおい
て、異なるＣＶＤ法を用いて、絶縁膜を形成してもよい。
【００５３】
一般にスパッタリング法で形成される絶縁層はＣＶＤ法あるいはＡＬＤ法で形成される絶
縁層よりも欠陥を多く含み、電子を捕獲する性質が強い。同様な理由から、第２の絶縁層
１０２ｂと第３の絶縁層１０２ｃを同じ構成元素からなる絶縁層で構成する場合、第２の
絶縁層１０２ｂは、スパッタリング法で形成し、第３の絶縁層１０２ｃは、ＣＶＤ法ある
いはＡＬＤ法で形成してもよい。
【００５４】
また、第２の絶縁層１０２ｂを同じ構成元素からなる複数の絶縁層で構成する場合、その
うちの１つは、スパッタリング法で形成し、別の１つは、ＣＶＤ法あるいはＡＬＤ法で形
成してもよい。
【００５５】
このように電子捕獲層１０２が電子を捕獲すると、半導体装置のしきい値が増加する。特
に、半導体層１０１が、バンドギャップが大きな材料（ワイドバンドギャップ半導体）で
あると、ゲート電極１０３およびゲート電極１０５の電位をソース電極の電位と同じとし
たときのソースドレイン間の電流（カットオフ電流（Ｉｃｕｔ））を大幅に低下させるこ
とができる。
【００５６】
例えば、バンドギャップ３．２電子ボルトのＩｎ−Ｇａ−Ｚｎ系酸化物であれば、Ｉｃｕ
ｔ密度（チャネル幅１μｍあたりの電流値）は１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）
以下、代表的には、１ｙＡ／μｍ（１×１０−２４Ａ／μｍ）以下とできる。
【００５７】
図４（Ａ）は電子捕獲層１０２での電子の捕獲をおこなう前と、電子の捕獲をおこなった
後での、室温でのソース電極ドレイン電極間のチャネル幅１μｍあたりの電流（Ｉｄ）の
ゲート電極１０５の電位（Ｖｇ）依存性を模式的に示したものである。なお、ソース電極
とゲート電極１０３の電位を０Ｖ、ドレイン電極の電位を＋１Ｖとする。１ｆＡより小さ
な電流は、直接は測定できないが、その他の方法で測定した値、サブスレショールド値等
をもとに推定できる。なお、このような測定方法に関しては、参考例を参照するとよい。
【００５８】
最初、曲線１０８で示すように、半導体装置のしきい値はＶｔｈ１であったが、電子の捕
獲をおこなった後では、しきい値が増加し（プラス方向に移動し）、Ｖｔｈ２となる。ま
た、この結果、Ｖｇ＝０での電流密度は、１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下
、例えば、１ｚＡ／μｍ以上１ｙＡ／μｍ以下となる。
【００５９】
例えば、図４（Ｂ）のように、容量素子１１１に蓄積される電荷をトランジスタ１１０で
制御する回路を考える。ここで、容量素子１１１の電極間のリーク電流は無視する。容量
素子１１１の容量が１ｆＦであり、容量素子１１１のトランジスタ１１０側の電位が＋１
Ｖ、Ｖｄの電位が０Ｖであるとする。
【００６０】
トランジスタ１１０のＩｄ−Ｖｇ特性が図４（Ａ）中の曲線１０８で示されるもので、チ
ャネル幅が０．１μｍであると、Ｉｃｕｔは約１×１０−１５Ａ（約１ｆＡ）であり、ト
ランジスタ１１０のこのときの抵抗は約１×１０１５Ωである。したがって、トランジス
タ１１０と容量素子１１１よりなる回路の時定数は約１秒である。すなわち、約１秒で、
容量素子１１１に蓄積されていた電荷の多くが失われてしまうことを意味する。
【００６１】
トランジスタ１１０のＩｄ−Ｖｇ特性が図４（Ａ）中の曲線１０９で示されるもので、チ
ャネル幅が０．１μｍであると、Ｉｃｕｔは約１×１０−２４Ａ（約１ｙＡ）であり、ト
ランジスタ１１０のこのときの抵抗は約１×１０２４Ωである。したがって、トランジス
タ１１０と容量素子１１１よりなる回路の時定数は約１×１０９秒（＝約３１年）である
。すなわち、１０年経過後でも、容量素子１１１に蓄積されていた電荷の１／３は残って
いることを意味する。
【００６２】
すなわち、トランジスタと容量素子という単純な回路で、かつ、それほど過大な電圧を印
加しなくても、１０年間の電荷の保持が可能である。このことは各種記憶装置に用いるこ
とができる。例えば、図５に示すようなメモリセルに用いることもできる。
【００６３】
図５（Ａ）に示すメモリセルは、トランジスタ１２１、トランジスタ１２２、容量素子１
２３からなり、トランジスタ１２１は、図１（Ａ）に示したように、電子捕獲層１０２を
有するトランジスタである。回路が形成された後で、上記に示したようなしきい値を増加
させる処理をおこない、Ｉｃｕｔを低下させる。なお、図に示すように、電子捕獲層１０
２中に電子を有するために、しきい値が変動したトランジスタは、通常のトランジスタと
は異なる記号を用いる。
【００６４】
図５（Ａ）に示すメモリセルはマトリクス状に形成され、例えば、ｎ行ｍ列のメモリセル
であれば、読み出しワード線Ｐｎ、書き込みワード線Ｑｎ、しきい値補正用配線Ｔｎ、ビ
ット線Ｒｍ、ソース線Ｓｍが接続する。なお、すべてのしきい値補正用配線が接続するよ
うな回路配置とすることにより、すべてのしきい値補正用配線の電位は同じ値となるよう
にしてもよい。
【００６５】
しきい値補正は以下のようにおこなえばよい。まず、すべての読み出しワード線、書き込
みワード線、ソース線、ビット線の電位を０Ｖとする。そして、メモリセルが形成された
ウェハーあるいはチップを適切な温度に保持し、すべてのしきい値補正用配線の電位を適
切な値（例えば、＋３Ｖ）として、適切な時間保持する。この結果、しきい値が適切な値
になる。
【００６６】
なお、メモリセルは図５（Ｂ）に示すような、トランジスタ１２４、容量素子１２５から
なるものでもよい。例えば、ｎ行ｍ列のメモリセルであれば、ワード線Ｑｎ、しきい値補
正用配線Ｔｎ、ビット線Ｒｍ、ソース線Ｓｎが接続する。しきい値補正の方法は図５（Ａ
）のものと同様にできる。
【００６７】
ところで、このように電子捕獲層に電子を捕獲せしめて、しきい値を適正化して使用する
場合には、その後の通常の使用において、電子捕獲層にさらに電子が追加されることは避
けることが望ましい。例えば、さらなる電子の追加はしきい値のさらなる増加を意味し、
回路の劣化をもたらす。
【００６８】
電子捕獲層が半導体層の近傍にあり、かつ、半導体層よりも電位が高くなるような配線や
電極が電子捕獲層をはさんで、半導体層に向き合って存在すると、通常の使用時において
も、電子捕獲層に電子が捕獲される可能性がある。
【００６９】
このようなことを防止するには、例えば、図５（Ａ）あるいは図５（Ｂ）に示されるメモ
リセルにおいては、しきい値補正用配線Ｔｎの電位を、ビット線Ｒｍのとりうる最低の電
位以下とすることが望ましい。
【００７０】
例えば、図６に示すような工程が実施できる。まず、図６（Ａ）に示すように、メモリセ
ルが完成した後、初期特性を測定し、良品を選別する。ここで、良品の基準は断線等によ
る回復不可能な動作不良に限定するとよい。まだ、しきい値が適正化されていないため、
容量素子の電荷を長時間保持することはできないが、そのことは選別の基準とはならない
。
【００７１】
その後、図６（Ｂ）に示すように、電子を注入する。すなわち、電子捕獲層１０２に適切
な量の電子を捕獲させる。この操作は上述のとおりおこなう。ここで、しきい値補正用配
線がすべて接続されているのであれば、チップにパッドを設け、そこを介して電位を供給
することができる。このとき、ゲート電極１０３の電位と、ソース電極あるいはドレイン
電極のいずれか低い方の電位との差（ゲート電圧）は、１Ｖ以上４Ｖ未満であり、かつ、
このメモリセルが出荷された後でのゲート電極１０５とソース電極あるいはドレイン電極
のいずれか低い方の電位との差より低いものとする。
【００７２】
その後、図６（Ｃ）に示すように、再度、測定をおこなう。設定通りにしきい値が増加し
ていることが良品の条件の一つである。この段階では、しきい値に異常のあるチップは不
良品として、再度、電子注入をおこなってもよい。良品は、ダイシング、樹脂封止後、パ
ッケージ化して出荷する。
【００７３】
しきい値の増加の程度は電子捕獲層１０２が捕獲する電子密度によって決まる。例えば、
図１（Ｂ）に示す半導体装置において、第１の絶縁層１０２ａと第２の絶縁層１０２ｂの
界面においてのみ電子が捕獲される場合、しきい値は、Ｑ／Ｃ（ただし、Ｑは捕獲された
電子の面密度、Ｃは第１の絶縁層１０２ａの誘電率）だけ増加する。
【００７４】
なお、上記のようにゲート電極１０３の電位によって、捕獲される電子の量が一定の値に
なることから、ゲート電極１０３の電位によって、しきい値の増加分を制御することもで
きる。
【００７５】
例えば、ゲート電極１０３の電位を、ソース電極とドレイン電極の電位より１．５Ｖだけ
高くし、温度を１５０℃乃至２５０℃、代表的には２００℃±２０℃とする場合を考える
。電子捕獲層１０２に電子が捕獲される前の半導体装置のしきい値（第１のしきい値、Ｖ
ｔｈ１）が＋１．１Ｖであったとすると、当初は、半導体層１０１にチャネルが形成され
ており、電子捕獲層１０２に電子が捕獲される。その後、電子捕獲層１０２に捕獲される
電子の量が増加し、チャネルが消失する。この段階で、電子捕獲層１０２での電子の捕獲
はおこなわれなくなる。
【００７６】
この場合には、ゲート電極１０３の電位が、ソース電極、ドレイン電極より１．５Ｖ高い
段階でチャネルが消失するので、しきい値が、＋１．５Ｖとなる。あるいは、電子捕獲層
１０２に捕獲された電子によって、しきい値が、０．４Ｖだけ高くなったと言える。この
ように電子捕獲層１０２に捕獲された電子によって変化した後のしきい値を第２のしきい
値（Ｖｔｈ２）という。
【００７７】
このような特性を用いれば、もともと相当なばらつきのあった複数の半導体装置のしきい
値を適切な範囲内に収束させることもできる。例えば、第１のしきい値が＋１．２Ｖ、＋
１．１Ｖ、＋０．９Ｖである３つの半導体装置があるとする。これらの半導体装置に、上
記の条件で処理をおこなえば、それぞれの半導体装置のしきい値が＋１．５Ｖを大きく超
えるような電子の捕獲は生じないので、３つの半導体装置とも第２のしきい値を＋１．５
Ｖ付近とすることができる。この場合、これら３つの半導体装置の電子捕獲層１０２に捕
獲される電子の量（あるいは電子の面密度等）は異なる。
【００７８】
なお、電子捕獲層１０２に捕獲される電子の数は、しきい値適正化処理の時間にも依存す
るので、しきい値適正化処理の時間によっても、しきい値を目的とするものとすることが
できる。
【００７９】
ゲート電極１０３は各種の材料を用いることができる。例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ
、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電層を用いることが
できる。また、ゲート電極１０３は、上記材料の積層であってもよい。また、ゲート電極
１０３には、窒素を含んだ導電層を用いてもよい。たとえば、ゲート電極１０３に窒化チ
タン層上にタングステン層の積層、窒化タングステン層上にタングステン層の積層、窒化
タンタル層上にタングステン層の積層などを用いることができる。
【００８０】
なお、半導体層１０１に対向するゲート電極１０３の仕事関数は、半導体装置のしきい値
を決定する要因のひとつであり、一般に、仕事関数が小さい材料であると、しきい値が小
さくなる。しかしながら、上述のように、電子捕獲層１０２に捕獲する電子の量によりし
きい値を調整できるので、ゲート電極１０３の材料の選択の幅が広がる。
【００８１】
半導体層１０１は各種の材料を用いることができる。例えば、シリコンやゲルマニウム、
シリコンゲルマニウム以外に、後述する各種酸化物半導体を用いることができる。
【００８２】
第１の絶縁層１０２ａは各種の材料を用いることができる。例えば、酸化マグネシウム、
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムお
よび酸化タンタルを一種以上含む絶縁層を用いることができる。
【００８３】
第２の絶縁層１０２ｂは各種の材料を用いることができる例えば、酸化ハフニウム、酸化
アルミニウム、酸化タンタル、アルミニウムシリケートなどを一種以上含む絶縁層を用い
ることができる。
【００８４】
第３の絶縁層１０２ｃは各種の材料を用いることができる。例えば、酸化マグネシウム、
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムお
よび酸化タンタルを一種以上含む絶縁層を用いることができる。
【００８５】
導電層１０２ｄは各種の材料を用いることができる。例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、
Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、Ｐｔ、Ｐｄなどの導電層を用いる
ことができる。また、導電層１０２ｄは、上記材料の積層であってもよい。また、導電層
１０２ｄには、窒素を含んだ導電層を用いてもよい。
【００８６】
特に仕事関数の高い材料として、白金、パラジウム等の白金族金属、窒化インジウム、窒
化亜鉛、Ｉｎ−Ｚｎ系酸窒化物、Ｉｎ−Ｇａ系酸窒化物、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物等
の窒化物等を用いるとよい。
【００８７】
絶縁体１０２ｅは各種の材料を用いることができる。例えば、酸化シリコン、窒化シリコ
ン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化タンタルを用いるこ
とができる。
【００８８】
このように電子捕獲層１０２に必要な量の電子を捕獲させた半導体装置は、通常のＭＯＳ
型半導体装置と同じである。ＭＯＳ型半導体装置として用いる場合には、ゲート電極１０
３の電位はつねに回路の最低電位とするとよい。
【００８９】
なお、電子捕獲層１０２に電子を捕獲せしめる処理は、上記に限らず、例えば、半導体装
置のソース電極あるいはドレイン電極に接続する配線メタルの形成後、あるいは、前工程
（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工
場出荷前のいずれかの段階でおこなうとよい。いずれの場合にも、その後に１２５℃以上
の温度に１時間以上さらされないことが好ましい。
【００９０】
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。なお、
以下では、主として、しきい値補正用のゲート電極が基板と半導体層の間に存在するトラ
ンジスタについて説明するが、しきい値補正用のゲート電極と基板の間にと半導体層が存
在するトランジスタであってもよい。
【００９１】
図７（Ａ）乃至図７（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図であ
る。図７（Ａ）は上面図であり、図７（Ａ）に示す一点鎖線Ａ−Ｂの断面が図７（Ｂ）、
一点鎖線Ｃ−Ｄの断面が図７（Ｃ）に相当する。なお、図７（Ａ）の上面図では、図の明
瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長
方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。
【００９２】
図７（Ａ）乃至図７（Ｃ）に示すトランジスタ４５０は、基板４００に埋め込まれたゲー
ト電極４０１と、基板４００およびゲート電極４０１上に設けられた、凹部および凸部を
有する下地絶縁層４０２と、下地絶縁層４０２の凸部上の酸化物半導体層４０４ａおよび
酸化物半導体層４０４ｂと、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂ上の
ソース電極４０６ａおよびドレイン電極４０６ｂと、下地絶縁層４０２の凹部、下地絶縁
層４０２の凸部（または凹部）の側面、酸化物半導体層４０４ａの側面、酸化物半導体層
４０４ｂの側面および酸化物半導体層４０４ｂの上面、ソース電極４０６ａおよびドレイ
ン電極４０６ｂと接する酸化物半導体層４０４ｃと、酸化物半導体層４０４ｃ上のゲート
絶縁層４０８と、ゲート絶縁層４０８上で接し、酸化物半導体層４０４ｂの上面および側
面に面するゲート電極４１０と、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲ
ート電極４１０上の酸化物絶縁層４１２と、を有する。
【００９３】
また、下地絶縁層４０２は、第１の絶縁層４０２ａと第２の絶縁層４０２ｂと第３の絶縁
層４０２ｃを有し、実施の形態１で述べた電子捕獲層として機能する。また、酸化物半導
体層４０４ａ、酸化物半導体層４０４ｂ、および酸化物半導体層４０４ｃを総称して多層
半導体層４０４と呼称する。
【００９４】
第２の絶縁層４０２ｂに用いる材料を比誘電率が大きいものにすると、第２の絶縁層４０
２ｂを厚くすることができる。たとえば、誘電率が１６の酸化ハフニウムを用いることに
より、誘電率が３．９の酸化シリコンを用いる場合に比べて約４倍厚くすることが可能で
ある。このため、捕獲された電子の流出を防止する上で好ましい。なお、第１の絶縁層４
０２ａ，第３の絶縁層４０２ｃの厚さは、いずれも、１ｎｍ以上３０ｎｍ以下、代表的に
は１０ｎｍ以上２０ｎｍ以下であり、第２の絶縁層４０２ｂの厚さは、１ｎｍ以上１００
ｎｍ以下、代表的には５ｎｍ以上２０ｎｍ以下である。
【００９５】
なお、チャネル長とは、上面図において、半導体層とゲート電極とが重なる領域における
、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極
）との距離をいう。すなわち、図７（Ａ）では、チャネル長は、酸化物半導体層４０４ｂ
とゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６
ｂとの距離となる。チャネル幅とは、半導体層とゲート電極とが重なる領域における、ソ
ースまたはドレインの幅をいう。すなわち、図７（Ａ）では、チャネル幅は、酸化物半導
体層４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａまたはド
レイン電極４０６ｂの幅をいう。
【００９６】
下地絶縁層４０２を電子捕獲層として機能させることで、実施の形態１で述べたように第
３の絶縁層４０２ｃと第２の絶縁層４０２ｂの界面、あるいは、第２の絶縁層４０２ｂの
内部に存在する電子捕獲準位に電子を捕獲することができる。このとき、電子捕獲準位に
捕獲される電子の量はゲート電極４０１の電位により制御できる。
【００９７】
また、ゲート電極４１０は、酸化物半導体層４０４ｂを電気的に取り囲み、オン電流が高
められる。このようなトランジスタの構造を、Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ（
Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。なお、Ｓ−Ｃｈａｎｎｅｌ構造では、電流は酸化物半
導体層４０４ｂの全体（バルク）を流れる。酸化物半導体層４０４ｂの内部を電流が流れ
ることで、界面散乱の影響を受けにくいため、高いオン電流を得ることができる。なお、
酸化物半導体層４０４ｂを厚くすると、オン電流を向上させることができる。
【００９８】
また、トランジスタのチャネル長およびチャネル幅を微細化するとき、レジストマスクを
後退させながら電極や半導体層等を加工すると電極や半導体層等の端部が丸みを帯びる（
曲面を有する）場合がある。このような構成になることで、酸化物半導体層４０４ｂ上に
形成されるゲート絶縁層４０８、ゲート電極４１０および酸化物絶縁層４１２の被覆性を
向上させることができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端部
に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制すること
ができる。
【００９９】
また、トランジスタを微細化することで、集積度を高め、高密度化することができる。例
えば、トランジスタのチャネル長を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好
ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネ
ル幅を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より
好ましくは２０ｎｍ以下とする。本発明の一態様に係るトランジスタは、チャネル幅が上
記のように小さくても、Ｓ−ｃｈａｎｎｅｌ構造を有することでオン電流を高めることが
できる。
【０１００】
基板４００は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された
基板であってもよい。この場合、トランジスタ４５０のゲート電極４１０、ソース電極４
０６ａ、およびドレイン電極４０６ｂの少なくとも一つは、上記の他のデバイスと電気的
に接続されていてもよい。
【０１０１】
下地絶縁層４０２は、基板４００からの不純物の拡散を防止する役割を有するほか、多層
半導体層４０４に酸素を供給する役割を担うことができる。また、上述のように基板４０
０が他のデバイスが形成された基板である場合、下地絶縁層４０２は、層間絶縁層として
の機能も有する。その場合、下地絶縁層４０２の表面には凹凸が形成されるため、表面が
平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎ
ｇ）法等で平坦化処理を行うことが好ましい。
【０１０２】
また、トランジスタ４５０のチャネルが形成される領域において多層半導体層４０４は、
基板４００側から酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４
０４ｃが積層された構造を有している。また、酸化物半導体層４０４ｂは、酸化物半導体
層４０４ａおよび酸化物半導体層４０４ｃで取り囲まれている構造となっている。また、
図７（Ｃ）に示すようにゲート電極４１０は、酸化物半導体層４０４ｂを電気的に取り囲
む構造になっている。
【０１０３】
ここで、一例としては、酸化物半導体層４０４ｂには、酸化物半導体層４０４ａおよび酸
化物半導体層４０４ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が
大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差
（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギ
ーギャップ）を差し引いた値として求めることができる。
【０１０４】
酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃは、酸化物半導体層４０４ｂを構
成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層４０
４ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上で
あって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近
い酸化物半導体で形成することが好ましい。
【０１０５】
このような構造において、ゲート電極４１０に電界を印加すると、多層半導体層４０４の
うち、伝導帯下端のエネルギーが最も小さい酸化物半導体層４０４ｂにチャネルが形成さ
れる。すなわち、酸化物半導体層４０４ｂとゲート絶縁層４０８との間に酸化物半導体層
４０４ｃが形成されていることよって、トランジスタのチャネルがゲート絶縁層４０８と
接しない領域に形成される構造となる。
【０１０６】
また、酸化物半導体層４０４ａは、酸化物半導体層４０４ｂを構成する金属元素を一種以
上含んで構成されるため、酸化物半導体層４０４ｂと下地絶縁層４０２が接した場合の界
面と比較して、酸化物半導体層４０４ｂと酸化物半導体層４０４ａの界面に界面準位を形
成しにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしき
い値が変動することがある。したがって、酸化物半導体層４０４ａを設けることにより、
トランジスタのしきい値などの電気特性のばらつきを低減することができる。また、当該
トランジスタの信頼性を向上させることができる。
【０１０７】
また、酸化物半導体層４０４ｃは、酸化物半導体層４０４ｂを構成する金属元素を一種以
上含んで構成されるため、酸化物半導体層４０４ｂとゲート絶縁層４０８が接した場合の
界面と比較して、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの界面ではキャリ
アの散乱が起こりにくくなる。したがって、酸化物半導体層４０４ｃを設けることにより
、トランジスタの電界効果移動度を高くすることができる。
【０１０８】
酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ
、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層４０４ｂよりも高い原
子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好
ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合する
ため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化
物半導体層４０４ａおよび酸化物半導体層４０４ｃは酸化物半導体層４０４ｂよりも酸素
欠損が生じにくいということができる。
【０１０９】
なお、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃが、
少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ
、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層４
０４ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層４０４ｂをＩ
ｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体層４０４ｃをＩｎ：Ｍ：Ｚ
ｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２
よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．
５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半
導体層４０４ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させる
ことができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度
が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
【０１１０】
酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃのＺｎおよびＯを除いてのＩｎと
Ｍの原子数比率は、ＩｎとＭの合計を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎ
が５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５
ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層４０４
ｂのＺｎおよびＯを除いてのＩｎとＭの原子数比率は、ＩｎとＭの合計を１００ａｔｏｍ
ｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％
未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満と
する。
【０１１１】
酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃの厚さは、３ｎｍ以上１００ｎｍ
以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層４０４ｂの厚さ
は、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましく
は３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層４０４ｂは、酸化物半導体層４
０４ａおよび酸化物半導体層４０４ｃより厚い方が好ましい。
【０１１２】
酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃには、例え
ば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特に
、酸化物半導体層４０４ｂにインジウムを含ませると、キャリア移動度が高くなるため好
ましい。
【０１１３】
なお、酸化物半導体層を用いたトランジスタに安定した電気特性を付与するためには、酸
化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にする
ことが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×
１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さ
らに好ましくは１×１０１３／ｃｍ３未満であることを指す。
【０１１４】
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属
元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密
度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与す
る。当該不純物準位は捕獲となり、トランジスタの電気特性を劣化させることがある。し
たがって、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃ
の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
【０１１５】
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒ
ｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導
体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を
１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満
、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していることが
好ましい。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸
化物半導体層のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５
×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以
下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする部分を有していること
が好ましい。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、
酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは
５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３
以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする部分を有しているこ
とが好ましい。
【０１１６】
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物
半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないため
には、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域
において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１
８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とす
る部分を有していればよい。また、例えば、酸化物半導体層のある深さにおいて、または
、酸化物半導体層のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満
、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔ
ｏｍｓ／ｃｍ３未満とする部分を有していればよい。
【０１１７】
また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジ
スタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５
Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流
を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。
【０１１８】
なお、トランジスタのゲート絶縁層としては、シリコンを含む絶縁層が多く用いられるた
め、上記理由により多層半導体層のチャネルとなる領域は、本発明の一態様のトランジス
タのようにゲート絶縁層と接しない構造が好ましいということができる。また、ゲート絶
縁層と多層半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起
こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、多
層半導体層のチャネルとなる領域はゲート絶縁層から離すことが好ましいといえる。
【０１１９】
したがって、多層半導体層４０４を酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、
酸化物半導体層４０４ｃの積層構造とすることで、酸化物半導体層４０４ｂにチャネルを
形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタ
を形成することができる。
【０１２０】
次に、多層半導体層４０４のバンド構造を説明する。バンド構造の解析は、酸化物半導体
層４０４ａおよび酸化物半導体層４０４ｃに相当する層としてエネルギーギャップが３．
５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層４０４ｂに相当する層としてエネ
ルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、多層半導体層４０
４に相当する積層を作製して行っている。
【０１２１】
酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃの厚さはそ
れぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ  ＪＯ
ＢＩＮ  ＹＶＯＮ社  ＵＴ−３００）を用いて測定した。また、真空準位と価電子帯上端
のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔ
ｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社  ＶｅｒｓａＰｒｏｂ
ｅ）を用いて測定した。
【０１２２】
図８（Ａ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップと
の差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）から模式的
に示されるバンド構造の一部である。図８（Ａ）は、酸化物半導体層４０４ａおよび酸化
物半導体層４０４ｃと接して、酸化シリコン層を設けた場合のバンド図である。ここで、
Ｅｖａｃは真空準位のエネルギー、ＥｃＩ１およびＥｃＩ２は酸化シリコン層の伝導帯下
端のエネルギー、ＥｃＳ１は酸化物半導体層４０４ａの伝導帯下端のエネルギー、ＥｃＳ
２は酸化物半導体層４０４ｂの伝導帯下端のエネルギー、ＥｃＳ３は酸化物半導体層４０
４ｃの伝導帯下端のエネルギーである。
【０１２３】
図８（Ａ）に示すように、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半
導体層４０４ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物
半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃを構成する元素が
共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化
物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃは組成が異なる
層の積層体ではあるが、物性的に連続であるということもできる。
【０１２４】
主成分を共通として積層された多層半導体層４０４は、各層を単に積層するのではなく連
続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井
戸構造）が形成されるように作製する。すなわち、各層の界面に捕獲中心や再結合中心の
ような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、
積層された多層半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が
失われ、界面でキャリアが捕獲あるいは再結合により消滅してしまう。
【０１２５】
なお、図８（Ａ）では、ＥｃＳ１とＥｃＳ３が同様である場合について示したが、それぞ
れが異なっていてもよい。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場
合、バンド構造の一部は、図８（Ｂ）のように示される。
【０１２６】
例えば、ＥｃＳ１＝ＥｃＳ３である場合は、酸化物半導体層４０４ａおよび酸化物半導体
層４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：６：４また
は１：９：６（原子数比）、酸化物半導体層４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１ま
たは３：１：２（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また
、ＥｃＳ１＞ＥｃＳ３である場合は、酸化物半導体層４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：
６：４または１：９：６（原子数比）、酸化物半導体層４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１
：１：１または３：１：２（原子数比）、酸化物半導体層４０４ｃにＩｎ：Ｇａ：Ｚｎ＝
１：３：２、１：３：３、１：３：４（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用い
ることができる。
【０１２７】
図８（Ａ）、図８（Ｂ）より、多層半導体層４０４における酸化物半導体層４０４ｂがウ
ェル（井戸）となり、多層半導体層４０４を用いたトランジスタにおいて、チャネルが酸
化物半導体層４０４ｂに形成されることがわかる。なお、多層半導体層４０４は伝導帯下
端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ  Ｓｈａｐｅ  Ｗｅｌｌ）
とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネル
ということもできる。
【０１２８】
なお、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃと、酸化シリコン層などの
絶縁層との界面近傍には、不純物や欠陥に起因した捕獲準位が形成され得る。酸化物半導
体層４０４ａおよび酸化物半導体層４０４ｃがあることにより、酸化物半導体層４０４ｂ
と当該捕獲準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ
２とのエネルギー差が小さい場合、酸化物半導体層４０４ｂの電子が酸化物半導体層４０
４ａまたは酸化物半導体層４０４ｃを超えて捕獲準位に達することがある。マイナスの電
荷となる電子が捕獲準位に捕獲されることで、トランジスタのしきい値はプラス方向にシ
フトしてしまう。
【０１２９】
したがって、トランジスタのしきい値の変動を低減するには、ＥｃＳ１およびＥｃＳ３と
、ＥｃＳ２との間にエネルギー差を設けることが必要となる。それぞれの当該エネルギー
差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。
【０１３０】
なお、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃには
、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジス
タに安定した電気特性を付与することができる。
【０１３１】
なお、多層半導体層４０４にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合は、Ｉｎのゲート絶縁
層への拡散を防ぐために、酸化物半導体層４０４ｃは酸化物半導体層４０４ｂよりもＩｎ
が少ない組成とすることが好ましい。
【０１３２】
ソース電極４０６ａおよびドレイン電極４０６ｂには、酸素と結合し得る導電材料を用い
ることが好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いること
ができる。上記材料において、特に酸素と結合し易いＴｉや、後のプロセス温度が比較的
高くできることなどから、融点の高いＷを用いることがより好ましい。なお、酸素と結合
し得る導電材料には、酸素が拡散し得る材料も含まれる。
【０１３３】
酸素と結合し得る導電材料と多層半導体層を接触させると、多層半導体層中の酸素が、酸
素と結合し得る導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕著に
起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象に
より、多層半導体層のソース電極またはドレイン電極と接触した近傍の領域に酸素欠損が
発生し、層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域はｎ型
化する。したがって、ｎ型化した当該領域はトランジスタのソース領域またはドレイン領
域として作用させることができる。
【０１３４】
なお、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ
型化した領域がトランジスタのチャネル長方向に延在することで短絡してしまうことがあ
る。この場合、トランジスタの電気特性には、しきい値のシフトにより、実用的なゲート
電圧でオンオフの制御ができない状態（導通状態）が現れる。そのため、チャネル長が極
短いトランジスタを形成する場合は、ソース電極およびドレイン電極に酸素と結合しやす
い導電材料を用いることが必ずしも好ましいとはいえない場合がある。
【０１３５】
このような場合にはソース電極４０６ａおよびドレイン電極４０６ｂには、上述した材料
よりも酸素と結合しにくい導電材料を用いることが好ましい。当該導電材料としては、例
えば、窒化タンタル、窒化チタン、またはルテニウムを含む材料などを用いることができ
る。なお、当該導電材料を酸化物半導体層４０４ｂと接触させる構成として、当該導電材
料と前述した酸素と結合しやすい導電材料を積層してもよい。
【０１３６】
第１の絶縁層４０２ａと第３の絶縁層４０２ｃ、ゲート絶縁層４０８には、酸化マグネシ
ウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウ
ム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオ
ジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。また、第２の絶縁
層４０２ｂには、酸化ハフニウム、酸化アルミニウム、アルミニウムシリケートなどを一
種以上含む絶縁層を用いることができる。なお、第１の絶縁層４０２ａと第３の絶縁層４
０２ｃの厚さは、１ｎｍ以上３０ｎｍ以下、好ましくは１０ｎｍ以上２０ｎｍ以下であり
、第２の絶縁層４０２ｂの厚さは、１ｎｍ以上２０ｎｍ以下、好ましくは５ｎｍ以上１０
ｎｍ以下である。
【０１３７】
ゲート電極４０１とゲート電極４１０は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚ
ｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電層を用いることができる。また、ゲート
電極４０１とゲート電極４１０は、上記材料の積層であってもよい。また、ゲート電極４
０１とゲート電極４１０には、窒素を含んだ導電層を用いてもよい。たとえば、ゲート電
極４０１とゲート電極４１０に窒化チタン層上にタングステン層の積層、窒化タングステ
ン層上にタングステン層の積層、窒化タンタル層上にタングステン層の積層などを用いる
ことができる。
【０１３８】
ゲート絶縁層４０８、およびゲート電極４１０上には酸化物絶縁層４１２が形成されてい
てもよい。当該酸化物絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン
、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウ
ム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む
絶縁層を用いることができる。また、当該酸化物絶縁層は上記材料の積層であってもよい
。
【０１３９】
ここで、酸化物絶縁層４１２は過剰酸素を有することが好ましい。過剰酸素を含む酸化物
絶縁層とは、加熱処理などによって酸素を放出することができる酸化物絶縁層をいう。好
ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０×
１０１９ａｔｏｍｓ／ｃｍ３以上である層とする。当該酸化物絶縁層から放出される酸素
はゲート絶縁層４０８を経由して多層半導体層４０４のチャネル形成領域に拡散させるこ
とができることから、チャネル形成領域に形成された酸素欠損が形成された場合において
も酸素を補填することができる。したがって、安定したトランジスタの電気特性を得るこ
とができる。
【０１４０】
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタ
の微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅
の縮小に直接起因して、オン電流は著しく低下する。
【０１４１】
しかしながら、本発明の一態様のトランジスタでは、前述したように、酸化物半導体層４
０４ｂのチャネルが形成される領域を覆うように酸化物半導体層４０４ｃが形成されてお
り、チャネル形成層とゲート絶縁層が接しない構成となっている。そのため、チャネル形
成層とゲート絶縁層との界面で生じるキャリアの散乱を抑えることができ、トランジスタ
のオン電流を高くすることができる。
【０１４２】
また、酸化物半導体層を真性または実質的に真性とすると、酸化物半導体層に含まれるキ
ャリア数の減少により、電界効果移動度の低下が懸念される。しかしながら、本発明の一
態様のトランジスタにおいては、酸化物半導体層に垂直方向からのゲート電界に加えて、
側面方向からのゲート電界が印加される。すなわち、酸化物半導体層の全体的にゲート電
界が印加させることとなり、電流は酸化物半導体層のバルクを流れる。これによって、高
純度真性化による、電気特性の変動の抑制を達成しつつ、トランジスタの電界効果移動度
の向上を図ることが可能となる。
【０１４３】
また、本発明の一態様のトランジスタは、酸化物半導体層４０４ｂを酸化物半導体層４０
４ａ上に形成することで界面準位を形成しにくくする効果や、酸化物半導体層４０４ｂを
三層構造の中間層とすることで上下からの不純物混入の影響を排除できる効果などを併せ
て有する。そのため、酸化物半導体層４０４ｂは酸化物半導体層４０４ａと酸化物半導体
層４０４ｃで取り囲まれた構造（また、ゲート電極４１０で電気的に取り囲まれた構造）
となり、上述したトランジスタのオン電流の向上に加えて、しきい値の安定化や、Ｓ値を
小さくすることができる。したがって、Ｉｃｕｔを下げることができ、消費電力を低減さ
せることができる。また、トランジスタのしきい値が安定化することから、半導体装置の
長期信頼性を向上させることができる。
【０１４４】
また、図９に示すトランジスタ４７０を用いることもできる。図９（Ａ）乃至図９（Ｃ）
は、トランジスタ４７０の上面図および断面図である。図９（Ａ）は上面図であり、図９
（Ａ）に示す一点鎖線Ａ−Ｂの断面が図９（Ｂ）、一点鎖線Ｃ−Ｄの断面が図９（Ｃ）に
相当する。なお、図９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示
している。
【０１４５】
トランジスタ４７０は、ソース電極４０６ａおよびドレイン電極４０６ｂを形成するとき
、ソース電極４０６ａおよびドレイン電極４０６ｂとなる導電層のオーバーエッチングが
なく、下地絶縁層４０２がエッチングされていない形状となっている。
【０１４６】
導電層のオーバーエッチングにより、下地絶縁層４０２をエッチングさせないようにする
には、導電層と下地絶縁層４０２のエッチングでの選択比を大きくすればよい。
【０１４７】
また、本実施の形態では、酸化物半導体層４０４ｂを酸化物半導体層４０４ａおよび酸化
物半導体層４０４ｃで挟んでいる構成であったがこれに限られず、酸化物半導体層４０４
ａおよび酸化物半導体層４０４ｃを有さず酸化物半導体層４０４ｂのみがゲート電極に電
気的に取り囲まれている構成としてもよい。
【０１４８】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【０１４９】
（実施の形態３）
本実施の形態では、実施の形態２で説明した図７に示すトランジスタ４５０の作製方法に
ついて、図１０および図１１を用いて説明する。
【０１５０】
まず、基板４００上に線状の溝を複数本形成し、その上にＡｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ
、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料
を用いて、導電層を堆積した後、平坦化およびエッチングしてゲート電極４０１を形成す
る（図１０（Ａ）参照）。導電層は、スパッタリング法やＣＶＤ法などにより形成するこ
とができる。
【０１５１】
基板４００には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いる
ことができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基
板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉ
ｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が
設けられたものを用いてもよい。
【０１５２】
さらに第１の絶縁層４０２ａ、第２の絶縁層４０２ｂ、第３の絶縁層４０２ｃよりなる下
地絶縁層４０２を形成する（図１０（Ｂ）参照）。
【０１５３】
なお、下地絶縁層４０２にイオン注入法、イオンドーピング法、プラズマイマージョンイ
オンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することに
よって、下地絶縁層４０２から多層半導体層４０４への酸素の供給をさらに容易にするこ
とができる。
【０１５４】
次に、下地絶縁層４０２上に酸化物半導体層４０４ａ、酸化物半導体層４０４ｂをスパッ
タリング法、ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法あるいはＰＥＣＶＤ法を含む）、真空蒸
着法またはパルスレーザー堆積（ＰＬＤ法）を用いて形成する（図１０（Ｃ）参照）。こ
のとき、図示するように下地絶縁層４０２を若干過度にエッチングしてもよい。下地絶縁
層４０２を過度にエッチングすることで、後に形成するゲート電極４１０で酸化物半導体
層４０４ｃを覆いやすくすることができる。
【０１５５】
なお、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂを島状に形成する際に、まず、
酸化物半導体層４０４ｂ上にハードマスクとなる層（たとえばタングステン層）およびレ
ジストマスクを設け、ハードマスクとなる層をエッチングしてハードマスクを形成し、そ
の後、ハードマスクを除去し、ハードマスクをマスクとして酸化物半導体層４０４ａ、酸
化物半導体層４０４ｂをエッチングする。その後、レジストマスクを除去する。この時、
エッチングするにつれて徐々にハードマスクが縮小していくため、自然にハードマスクの
端部が丸みを帯び、曲面を有する。これに伴い、酸化物半導体層４０４ｂの形状も端部が
丸みを帯び、曲面を有する。このような構成になることで、酸化物半導体層４０４ｂ上に
形成される、酸化物半導体層４０４ｃ、ゲート絶縁層４０８、ゲート電極４１０、酸化物
絶縁層４１２の被覆性が向上し、段切れ等の形状不良の発生を防ぐことができる。また、
ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を緩
和することができ、トランジスタの劣化を抑制することができる。
【０１５６】
また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂの積層、および後の工程で形成
する酸化物半導体層４０４ｃを含めた積層において連続接合を形成するためには、ロード
ロック室を備えたマルチチャンバー方式の装置（例えばスパッタリング装置）を用いて各
層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置
における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべ
く、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７
Ｐａから１×１０−４Ｐａ程度まで）できること、かつ、基板を１００℃以上、好ましく
は５００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラ
ップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しない
ようにしておくことが好ましい。
【０１５７】
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパ
ッタリングガスの高純度化も必要である。スパッタリングガスとして用いる酸素ガスやア
ルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００
℃以下にまで高純度化したガスを用いることで酸化物半導体層に水分等が取り込まれるこ
とを可能な限り防ぐことができる。
【０１５８】
酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、および後の工程で形成される酸化物
半導体層４０４ｃには、実施の形態２で説明した材料を用いることができる。例えば、酸
化物半導体層４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］の
Ｉｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１［原
子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：
３：４または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
【０１５９】
また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃとし
て用いることのできる酸化物は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を
含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物
半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビ
ライザーを含むことが好ましい。
【０１６０】
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アル
ミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーと
しては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐ
ｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（
Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウ
ム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある
。
【０１６１】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物
、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−
Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉ
ｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ
−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸
化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉ
ｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ
−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸
化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化
物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いる
ことができる。
【０１６２】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として
有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていても
よい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した層をＩＧＺＯ層と
も呼ぶ。
【０１６３】
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用
いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素また
は複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数
）で表記される材料を用いてもよい。
【０１６４】
ただし、実施の形態２に詳細を記したように、酸化物半導体層４０４ａおよび酸化物半導
体層４０４ｃは、酸化物半導体層４０４ｂよりも電子親和力が小さくなるように材料を選
択する。
【０１６５】
なお、酸化物半導体層の形成には、スパッタリング法を用いることが好ましい。スパッタ
リング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング
法等を用いることができる。特に、形成時に発生するゴミを低減でき、かつ厚さも均一と
できることからＤＣスパッタリング法を用いることが好ましい。
【０１６６】
酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃとしてＩｎ
−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、例えば、Ｉｎ
：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１
：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚ
ｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ
：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９
：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のいずれかの材料
を用い、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃの電子親和力が酸化物半
導体層４０４ｂのものよりも小さくなるようにすればよい。
【０１６７】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋
（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。
他の酸化物でも同様である。
【０１６８】
また、酸化物半導体層４０４ｂは、酸化物半導体層４０４ａおよび酸化物半導体層４０４
ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌
道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、ｓ軌道の重なり
が強くなるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少な
い組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層４０４ｂに
インジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現する
ことができる。
【０１６９】
以下では、酸化物半導体層の構造について説明する。
【０１７０】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、
「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう
。したがって、８５°以上９５°以下の場合も含まれる。
【０１７１】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
【０１７２】
酸化物半導体層は、非単結晶酸化物半導体層と単結晶酸化物半導体層とに大別される。非
単結晶酸化物半導体層とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓ
ｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層、多結晶酸化物半導体層
、微結晶酸化物半導体層、非晶質酸化物半導体層などをいう。
【０１７３】
まずは、ＣＡＡＣ−ＯＳ層について説明する。
【０１７４】
ＣＡＡＣ−ＯＳ層は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ
−ＯＳ層に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方
体内に収まる大きさの場合も含まれる。
【０１７５】
ＣＡＡＣ−ＯＳ層を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔ
ｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ層は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１７６】
ＣＡＡＣ−ＯＳ層を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ層の層を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ層の被形成面または上面と平行に配列する。
【０１７７】
一方、ＣＡＡＣ−ＯＳ層を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
【０１７８】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ層の結晶部は配向性を有して
いることがわかる。
【０１７９】
ＣＡＡＣ−ＯＳ層に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に由来するこ
とから、ＣＡＡＣ−ＯＳ層の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略
垂直な方向を向いていることが確認できる。
【０１８０】
一方、ＣＡＡＣ−ＯＳ層に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に由来する。ＩｎＧａＺｎＯ４の単結晶酸化物
半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）とし
て試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に由
来するピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ層の場合は、２θを５６°
近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１８１】
以上のことから、ＣＡＡＣ−ＯＳ層では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状
に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１８２】
なお、結晶部は、ＣＡＡＣ−ＯＳ層を形成した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ層の被形成面また
は上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ層
の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ層の被形
成面または上面の法線ベクトルと平行にならないこともある。
【０１８３】
また、ＣＡＡＣ−ＯＳ層中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ層
の結晶部が、ＣＡＡＣ−ＯＳ層の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ層に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
【０１８４】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ層中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ層は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１８５】
ＣＡＡＣ−ＯＳ層は、不純物濃度の低い酸化物半導体層である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体層の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体層を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体層から酸素を奪うことで酸化物半導体層の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体層内部に含まれると、酸化物半導体層の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体層に含まれる不純
物は、キャリア捕獲中心やキャリア発生源となる場合がある。
【０１８６】
また、ＣＡＡＣ−ＯＳ層は、欠陥準位密度の低い酸化物半導体層である。例えば、酸化物
半導体層中の酸素欠損は、キャリア捕獲中心となることや、水素を捕獲することによって
キャリア発生源となることがある。
【０１８７】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体層
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体層を用いたトランジスタは、しきい値がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体層は、キャリア捕獲中心が少ない。そのため、当該酸化物半導体層
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体層のキャリア捕獲中心に捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体層を用いたトランジスタは、電気特性が不安定となる
場合がある。
【０１８８】
また、ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
【０１８９】
次に、微結晶酸化物半導体層について説明する。
【０１９０】
微結晶酸化物半導体層は、ＴＥＭによる観察像では、明確に結晶部を確認することができ
ない場合がある。微結晶酸化物半導体層に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下
、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ
以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔ
ａｌ）を有する酸化物半導体層を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘ
ｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層と呼ぶ。また、ｎｃ−ＯＳ層は、例えば、ＴＥ
Ｍによる観察像では、結晶粒界を明確に確認できない場合がある。
【０１９１】
ｎｃ−ＯＳ層は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ層は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、層全体で配向性が見られない。し
たがって、ｎｃ−ＯＳ層は、分析方法によっては、非晶質酸化物半導体層と区別が付かな
い場合がある。例えば、ｎｃ−ＯＳ層に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ−ＯＳ層に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。
）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ層に
対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ
以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポ
ットが観測される。また、ｎｃ−ＯＳ層に対しナノビーム電子線回折を行うと、円を描く
ように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ層に対
しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合
がある。
【０１９２】
ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも規則性の高い酸化物半導体層である。その
ため、ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ層は、ＣＡＡＣ−ＯＳ層と比べて欠陥準位密度が高くなる。
【０１９３】
なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡ
ＡＣ−ＯＳ層のうち、二種以上を有する積層であってもよい。
【０１９４】
ＣＡＡＣ−ＯＳ層は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを
用い、スパッタリング法によって形成することができる。当該スパッタリング用ターゲッ
トにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面か
ら劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子と
して剥離することがある。この場合、平板状またはペレット状のスパッタリング粒子は帯
電しているためプラズマ中で凝集せず、結晶状態を維持したまま基板に到達し、ＣＡＡＣ
−ＯＳ層を形成することができる。
【０１９５】
酸化物半導体層４０４ｂの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は
、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガ
ス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また
、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補
うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によっ
て、酸化物半導体層４０４ｂの結晶性を高め、さらに下地絶縁層４０２、酸化物半導体層
４０４ａから水素や水などの不純物を除去することができる。なお、酸化物半導体層４０
４ｂを形成するエッチングの前に第１の加熱工程を行ってもよい。
【０１９６】
次に、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂ上にソース電極４０６ａお
よびドレイン電極４０６ｂとなる第１の導電層を形成する。第１の導電層としては、Ａｌ
、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いるこ
とができる。例えば、スパッタリング法などにより１００ｎｍのチタン層を形成する。ま
たＣＶＤ法によりタングステン層を形成してもよい。
【０１９７】
次に、第１の導電層を酸化物半導体層４０４ｂ上で分断するようにエッチングし、ソース
電極４０６ａおよびドレイン電極４０６ｂを形成する（図１０（Ｄ）参照）。
【０１９８】
次に、酸化物半導体層４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂ上に、
酸化物半導体層４０３ｃを形成する。
【０１９９】
なお、酸化物半導体層４０３ｃを形成後に第２の加熱処理を行ってもよい。第２の加熱処
理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、酸化物
半導体層４０３ｃから水素や水などの不純物を除去することができる。また、酸化物半導
体層４０４ａおよび酸化物半導体層４０４ｂから、さらに水素や水などの不純物を除去す
ることができる。
【０２００】
次に、酸化物半導体層４０３ｃ上にゲート絶縁層４０８となる絶縁層４０７を形成する（
図１１（Ａ）参照）。絶縁層４０７は、スパッタリング法、化学気相堆積（ＣＶＤ）法（
有機金属化学堆積（ＭＯＣＶＤ）法、原子層成膜（ＡＬＤ）法あるいはプラズマ化学気相
堆積（ＰＥＣＶＤ）法を含む）、真空蒸着法またはパルスレーザー堆積（ＰＬＤ）法など
を用いて形成することができる。
【０２０１】
次に、絶縁層４０７上にゲート電極４１０となる第２の導電層４０９を形成する（図１１
（Ｂ）参照）。第２の導電層４０９としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ
、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いるこ
とができる。第２の導電層４０９は、スパッタリング法やＣＶＤ法などにより形成するこ
とができる。また、第２の導電層４０９としては、窒素を含んだ導電層を用いてもよく、
上記導電層と窒素を含んだ導電層の積層を用いてもよい。
【０２０２】
次に、ゲート電極４１０を形成するためのレジストマスクを用いて、第２の導電層４０９
を選択的にエッチングし、ゲート電極４１０を形成する（図１１（Ｃ）参照）。なお、図
７（Ｃ）に示すように、ゲート電極４１０は、酸化物半導体層４０４ｂを電気的に取り囲
むように形成される。
【０２０３】
続いて、上記レジストマスクまたはゲート電極４１０をマスクとして絶縁層４０７を選択
的にエッチングし、ゲート絶縁層４０８を形成する。
【０２０４】
続いて、上記レジストマスクまたはゲート電極４１０をマスクとして酸化物半導体層４０
３ｃをエッチングし、酸化物半導体層４０４ｃを形成する。
【０２０５】
つまり、酸化物半導体層４０４ｃの上端部はゲート絶縁層４０８の下端部と一致し、ゲー
ト絶縁層４０８の上端部はゲート電極４１０の下端部と一致する。なお、ゲート電極４１
０をマスクとしてゲート絶縁層４０８および酸化物半導体層４０４ｃを形成しているがこ
れに限られず、第２の導電層４０９の形成前にゲート絶縁層４０８および酸化物半導体層
４０４ｃを形成してもよい。
【０２０６】
次に、ソース電極４０６ａ、ドレイン電極４０６ｂ、ゲート電極４１０上に酸化物絶縁層
４１２を形成する（図７（Ｂ）、図７（Ｃ）参照）。酸化物絶縁層４１２は、第１の絶縁
層４０２ａと同様の材料、方法を用いて形成することができる。酸化物絶縁層４１２とし
ては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸
化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化
ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、もし
くは窒素を含む酸化物絶縁層を用いるとよい。酸化物絶縁層４１２は、スパッタリング法
、化学気相堆積（ＣＶＤ）法（有機金属化学堆積（ＭＯＣＶＤ）法、原子層成膜（ＡＬＤ
）法あるいはプラズマ化学気相堆積（ＰＥＣＶＤ）法を含む）、真空蒸着法またはパルス
レーザー堆積（ＰＬＤ）法を用いてで形成することができ、多層半導体層４０４に対し酸
素を供給できるよう過剰に酸素を含む層とすることが好ましい。
【０２０７】
次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件
で行うことができる。第３の加熱処理により、下地絶縁層４０２、ゲート絶縁層４０８、
酸化物絶縁層４１２から過剰酸素が放出されやすくなり、多層半導体層４０４の酸素欠損
を低減することができる。
【０２０８】
次に、第４の加熱処理を行う。第４の加熱処理は、１２５℃以上４５０℃以下、好ましく
は１５０℃以上３００℃以下の温度で、ゲート電極４０１の電位をソース電極やドレイン
電極の電位より高い状態を、１秒以上、代表的には１分以上維持することで、多層半導体
層４０４からゲート電極４０１に向かって、必要とする電子が移動し、そのうちのいくら
かは第２の絶縁層４０２ｂの内部あるいは界面にある電子捕獲準位に捕獲される。このよ
うにして、捕獲される電子の量を制御して、しきい値の増加の程度を制御することができ
る。
【０２０９】
以上の工程で、図７に示すトランジスタ４５０を作製することができる。
【０２１０】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【０２１１】
（実施の形態４）
本実施の形態では、プレナー構造のトランジスタについて説明する。
【０２１２】
図１２（Ａ）乃至図１２（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図
である。図１２（Ａ）は上面図であり、図１２（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１
２（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１２（Ｃ）に相当する。なお、図１２（Ａ）の上面
図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方
向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。
【０２１３】
図１２（Ａ）乃至図１２（Ｃ）に示すトランジスタ５５０は、基板４００上の下地絶縁層
４０２と、下地絶縁層４０２上の酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂ
と、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂ上のソース電極４０６ａおよ
びドレイン電極４０６ｂと、下地絶縁層４０２、酸化物半導体層４０４ａ、酸化物半導体
層４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂと接する酸化物半導体層４
０４ｃと、酸化物半導体層４０４ｃ上のゲート絶縁層４０８と、ゲート絶縁層４０８上の
ゲート電極４１０と、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲート電極４
１０上の酸化物絶縁層４１２と、を有する。また、下地絶縁層４０２は、第１の絶縁層４
０２ａ、第２の絶縁層４０２ｂ、第３の絶縁層４０２ｃを有し、実施の形態１で述べた電
子捕獲層として機能する。また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、お
よび酸化物半導体層４０４ｃを総称して多層半導体層４０４と呼称する。
【０２１４】
実施の形態２のトランジスタ４５０と本実施の形態のトランジスタ５５０の相違点は、チ
ャネル長およびチャネル幅がいずれも、多層半導体層４０４の厚さの２倍以上、代表的に
は１０倍以上ということである。
【０２１５】
なお、チャネル長とは、上面図において、半導体層とゲート電極とが重なる領域における
、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極
）との距離をいう。すなわち、図１２（Ａ）では、チャネル長は、酸化物半導体層４０４
ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０
６ｂとの距離となる。チャネル幅とは、半導体層とゲート電極とが重なる領域における、
ソースとドレインとが平行に向かい合っている長さをいう。すなわち、図１２（Ａ）では
、チャネル幅は、酸化物半導体層４０４ｂとゲート電極４１０とが重なる領域における、
ソース電極４０６ａとドレイン電極４０６ｂとが平行に向かい合っている長さをいう。
【０２１６】
また、図１３（Ａ）に示すトランジスタ５６０を用いることもできる。図１３（Ａ）は、
トランジスタ５６０の断面図である。トランジスタ５５０とトランジスタ５６０の違いは
、ゲート電極４０１がトランジスタ５６０は、ソース電極４０６ａとは重なるが、ドレイ
ン電極４０６ｂと重ならないことである。このため、ゲート電極４０１とドレイン電極４
０６ｂとの寄生容量を低減できる。逆に、ゲート電極４０１を、ドレイン電極４０６ｂと
は重なるが、ソース電極４０６ａと重ならないように配置してもよい。
【０２１７】
また、図１３（Ｂ）に示すトランジスタ５７０を用いることもできる。図１３（Ｂ）は、
トランジスタ５７０の断面図である。トランジスタ５６０とトランジスタ５７０の違いは
、ゲート電極４０１が、トランジスタ５７０は、ソース電極４０６ａ、ドレイン電極４０
６ｂのいずれとも重ならないことである。このため、ゲート電極４０１とソース電極４０
６ａ、ドレイン電極４０６ｂとの寄生容量を低減できる。Ｉｃｕｔを低減するには、チャ
ネルの一部でもしきい値が高ければよいので、このような構成とすることもできる。
【０２１８】
また、本実施の形態では、酸化物半導体層４０４ｂを酸化物半導体層４０４ａおよび酸化
物半導体層４０４ｃで挟んでいる構成であったがこれに限られず、酸化物半導体層４０４
ａおよび酸化物半導体層４０４ｃを有さず酸化物半導体層４０４ｂのみがある構成として
もよい。あるいは、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層
４０４ｃのいずれか１つあるいいは２つだけで構成されてもよい。
【０２１９】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【０２２０】
（実施の形態５）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について、図面
を参照して説明する。
【０２２１】
図１４（Ａ）、図１４（Ｂ）に半導体装置の回路図を、図１４（Ｃ）、図１４（Ｄ）に半
導体装置の断面図をそれぞれ示す。図１４（Ｃ）、図１４（Ｄ）はそれぞれ、左側にトラ
ンジスタ４５０のチャネル長方向の断面図を示し、右側にチャネル幅方向の断面図を示し
ている。また回路図には、酸化物半導体が適用されたトランジスタであることを明示する
ために、「ＯＳ」の記載を付している。
【０２２２】
図１４（Ｃ）、図１４（Ｄ）に示す半導体装置は、下部に第１の半導体材料を用いたトラ
ンジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタを有する。ここ
では、第２の半導体材料を用いたトランジスタとして、実施の形態２で例示したトランジ
スタ４５０を適用した例について説明する。
【０２２３】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが
望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲル
マニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等など）とし、第
２の半導体材料を実施の形態２で説明した酸化物半導体とすることができる。酸化物半導
体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である
。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
【０２２４】
ここでは、トランジスタ２２００がｐチャネル型のトランジスタであるものとして説明す
るが、ｎチャネル型のトランジスタを用いて異なる回路を構成できることは言うまでもな
い。また、酸化物半導体を用いた実施の形態２に示すようなトランジスタを用いる他は、
半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここ
で示すものに限定する必要はない。
【０２２５】
図１４（Ａ）、図１４（Ｃ）、図１４（Ｄ）に示す構成は、ｐチャネル型のトランジスタ
とｎチャネル型のトランジスタを直列に接続し、且つ、それぞれのゲートを接続した、い
わゆるＣＭＯＳ回路の構成例について示している。
【０２２６】
本発明の一態様の酸化物半導体が適用されたトランジスタは、オン電流が高められている
ため、回路の高速動作が可能となる。
【０２２７】
図１４（Ｃ）に示す構成では、トランジスタ２２００の上部に、絶縁層２２０１を介して
トランジスタ４５０が設けられている。また、トランジスタ２２００とトランジスタ４５
０の間には複数の配線２２０２が設けられている。また各種絶縁層に埋め込まれた複数の
プラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続され
ている。また、トランジスタ４５０を覆う絶縁層２２０４と、絶縁層２２０４上に配線２
２０５と、トランジスタの一対の電極と同一の導電層を加工して形成された配線２２０６
と、が設けられている。
【０２２８】
このように、２つのトランジスタを積層することにより、回路の占有面積が低減され、よ
り高密度に複数の回路を配置することができる。
【０２２９】
図１４（Ｃ）では、トランジスタ４５０のソースまたはドレインの一方と、トランジスタ
２２００のソースまたはドレインの一方が配線２２０２やプラグ２２０３によって電気的
に接続されている。また、トランジスタ４５０のゲートは、配線２２０５、配線２２０６
、プラグ２２０３および配線２２０２などを経由して、トランジスタ２２００のゲートと
電気的に接続されている。
【０２３０】
図１４（Ｄ）に示す構成では、トランジスタ４５０のゲート絶縁層にプラグ２２０３を埋
め込むための開口部が設けられ、トランジスタ４５０のゲートとプラグ２２０３とが接す
る構成となっている。このような構成とすることで回路の集積化が容易であるのに加え、
図１４（Ｃ）に示す構成と比較して経由する配線やプラグの数や長さを低減できるため、
回路をより高速に動作させることができる。
【０２３１】
ここで、図１４（Ｃ）、図１４（Ｄ）に示す構成において、トランジスタ４５０やトラン
ジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することが
できる。例えば図１４（Ｂ）に示すように、それぞれのトランジスタのソースとドレイン
を接続した回路構成とすることにより、いわゆるアナログスイッチとして機能させること
ができる。
【０２３２】
また、先の実施の形態のトランジスタを用いて、対象物の情報を読み取るイメージセンサ
機能を有する半導体装置を作製することができる。
【０２３３】
図１５に、イメージセンサ機能を有する半導体装置の等価回路の一例を示す。
【０２３４】
フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号６５８に、他方
の電極がトランジスタ６４０の一方のゲートに電気的に接続されている。トランジスタ６
４０は、ソースまたはドレインの一方がフォトセンサ基準信号線６７２に、ソースまたは
ドレインの他方がトランジスタ６５６のソースまたはドレインの一方に電気的に接続され
ている。トランジスタ６５６は、一方のゲートがゲート信号線６５９に、ソースまたはド
レインの他方がフォトセンサ出力信号線６７１に電気的に接続されている。また、トラン
ジスタ６４０の他方のゲート（バックゲート）およびトランジスタ６５６の他方のゲート
（バックゲート）は接地線６７３に接続される。
【０２３５】
フォトダイオード６０２には、例えば、ｐ型の導電型を有する半導体層と、高抵抗な（ｉ
型の導電型を有する）半導体層と、ｎ型の導電型を有する半導体層を積層するｐｉｎ型の
フォトダイオードを適用することができる。
【０２３６】
フォトダイオード６０２に入射する光を検出することによって、被検出物の情報を読み取
ることができる。なお、被検出物の情報を読み取る際に、バックライトなどの光源を用い
ることができる。
【０２３７】
なお、トランジスタ６４０およびトランジスタ６５６には、先の実施の形態のいずれかで
一例を示した、酸化物半導体にチャネルが形成されるトランジスタを用いることができる
。図１５では、トランジスタ６４０およびトランジスタ６５６が、酸化物半導体を含むこ
とを明確に判明できるよう、トランジスタの記号に「ＯＳ」と付記している。
【０２３８】
トランジスタ６４０およびトランジスタ６５６は、上記実施の形態で一例を示したトラン
ジスタであり、酸化物半導体層をゲート電極によって電気的に囲い込む構成を有すること
が好ましい。また、端部が丸みを帯び、曲面を有する酸化物半導体層を用いたトランジス
タであると、酸化物半導体層上に形成される層の被覆性を向上させることができる。また
、ソース電極およびドレイン電極の端部に生じる恐れのある電界集中を緩和することがで
き、トランジスタの劣化を抑制することができる。よって、トランジスタ６４０およびト
ランジスタ６５６は、電気的特性変動が抑制された電気的に安定なトランジスタである。
該トランジスタを含むことで、図１５で示すイメージセンサ機能を有する半導体装置とし
て信頼性の高い半導体装置を提供することができる。
【０２３９】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【０２４０】
（実施の形態６）
本実施の形態では、少なくとも先の実施の形態で説明したトランジスタを用いることがで
き、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
【０２４１】
図１６は、実施の形態２で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例
の構成を示すブロック図である。
【０２４２】
図１６に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔ
ｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェ
ース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基
板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は
、別チップに設けてもよい。もちろん、図１６に示すＣＰＵは、その構成を簡略化して示
した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例え
ば、図１６に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含
み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算
回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４
ビットなどとすることができる。
【０２４３】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
【０２４４】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するた
めの信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム
実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状
態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレ
スを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２４５】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記
各種回路に供給する。
【０２４６】
図１６に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ
１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができ
る。あるいは、キャッシュメモリに用いてもよい。
【０２４７】
図１６に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの
指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１
９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる
。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換え
が行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる
。
【０２４８】
図１７は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。
記憶素子７００は、電源遮断で記憶データが揮発する回路７０１と、電源遮断で記憶デー
タが揮発しない回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６と
、容量素子７０７と、選択機能を有する回路７２０と、を有する。回路７０２は、容量素
子７０８と、トランジスタ７０９と、トランジスタ７１０と、を有する。なお、記憶素子
７００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさら
に有していても良い。
【０２４９】
ここで、回路７０２には、先の実施の形態で説明したトランジスタを用いることができる
。記憶素子７００への電源電圧の供給が停止した際、回路７０２のトランジスタ７０９の
両方のゲート（第１ゲートおよび第２ゲート）には接地電位（ＧＮＤ）が入力される構成
とする。例えば、トランジスタ７０９のゲートが抵抗等の負荷を介して接地される構成と
する。実施の形態１で説明したように、電子捕獲層に電子を捕獲せしめることでしきい値
が増大したトランジスタ７０９は、Ｉｃｕｔがきわめて低く、容量素子７０８に蓄積され
た電荷が長期間保持される。
【０２５０】
スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて構
成され、スイッチ７０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトラン
ジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトラン
ジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトラン
ジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１３
のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または
非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイッ
チ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイッ
チ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイッ
チ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端子
と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態またはオ
フ状態）が選択される。
【０２５１】
トランジスタ７０９のソースとドレインの一方は、容量素子７０８の一対の電極のうちの
一方、およびトランジスタ７１０のゲートと電気的に接続される。ここで、接続部分をノ
ードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電位電源を供給す
ることのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３の
第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。ス
イッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッチ
７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続さ
れる。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）は
電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ７０３の第
２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１の
端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子と
、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部
分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入力
される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（Ｖ
ＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの他
方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される
。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とすること
ができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される
構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電位電源を供
給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
【０２５２】
なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積極
的に利用することによって省略することも可能である。
【０２５３】
トランジスタ７０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される
。なお、トランジスタ７０９の第２ゲート（第２のゲート電極）の電位は、ＧＮＤに保持
される。スイッチ７０３およびスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤ
によって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のス
イッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第
２の端子の間は非導通状態となる。
【０２５４】
トランジスタ７０９のソースとドレインの他方には、回路７０１に保持されたデータに対
応する信号が入力される。図１７では、回路７０１から出力された信号が、トランジスタ
７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端子
（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０
６によってその論理値が反転された反転信号となり、回路７２０を介して回路７０１に入
力される。
【０２５５】
なお、図１７では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレイ
ンの他方）から出力される信号は、論理素子７０６および回路７２０を介して回路７０１
に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジス
タ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられるこ
となく、回路７０１に入力されてもよい。例えば、回路７０１内に、入力端子から入力さ
れた信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０３
の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を当
該ノードに入力することができる。
【０２５６】
図１７におけるトランジスタ７０９は、実施の形態２で説明したトランジスタを用いるこ
とができる。第１ゲートには制御信号ＷＥを入力し、第２ゲートには回路で最低の電位（
例えばＧＮＤ）を入力すればよい。
【０２５７】
また、図１７において、記憶素子７００に用いられるトランジスタのうち、トランジスタ
７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０に
チャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリ
コン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子７０
０に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジス
タとすることもできる。または、記憶素子７００は、トランジスタ７０９以外にも、チャ
ネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジス
タは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトラ
ンジスタとすることもできる。
【０２５８】
図１７における回路７０１には、例えばフリップフロップ回路を用いることができる。ま
た、論理素子７０６としては、例えばインバータやクロックドインバータ等を用いること
ができる。
【０２５９】
本発明の一態様における半導体装置では、記憶素子７００に電源電圧が供給されない間は
、回路７０１に記憶されていたデータを、回路７０２に設けられた容量素子７０８によっ
て保持することができる。
【０２６０】
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。
例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有
するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。その
ため、当該トランジスタをトランジスタ７０９として用いることによって、記憶素子７０
０に電源電圧が供給されない間も容量素子７０８に保持された信号は長期間にわたり保た
れる。こうして、記憶素子７００は電源電圧の供給が停止した間も記憶内容（データ）を
保持することが可能である。
【０２６１】
また、スイッチ７０３およびスイッチ７０４を設けることによって、プリチャージ動作を
行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路７０１が元のデ
ータを保持しなおすまでの時間を短くすることができる。
【０２６２】
また、回路７０２において、容量素子７０８によって保持された信号はトランジスタ７１
０のゲートに入力される。そのため、記憶素子７００への電源電圧の供給が再開された後
、容量素子７０８によって保持された信号を、トランジスタ７１０の状態（オン状態、ま
たはオフ状態）に変換して、回路７０２から読み出すことができる。それ故、容量素子７
０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出す
ことが可能である。
【０２６３】
このような記憶素子７００を、プロセッサが有するレジスタやキャッシュメモリなどの記
憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこと
ができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰す
ることができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または
複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑
えることができる。
【０２６４】
本実施の形態では、記憶素子７００をＣＰＵに用いる例として説明したが、記憶素子７０
０は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ
、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−
ＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能
である。
【０２６５】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施すること
ができる。
【０２６６】
（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デ
ジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ
）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレ
イヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い
機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１８に示す。
【０２６７】
図１８（Ａ）は携帯型ゲーム機であり、筐体５０１、筐体５０２、表示部５０３、表示部
５０４、マイクロフォン５０５、スピーカー５０６、操作キー５０７、スタイラス５０８
等を有する。なお、図１８（Ａ）に示した携帯型ゲーム機は、２つの表示部５０３と表示
部５０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない
。
【０２６８】
図１８（Ｂ）は携帯データ端末であり、第１筐体５１１、第２筐体５１２、第１表示部５
１３、第２表示部５１４、接続部５１５、操作キー５１６等を有する。第１表示部５１３
は第１筐体５１１に設けられており、第２表示部５１４は第２筐体５１２に設けられてい
る。そして、第１筐体５１１と第２筐体５１２とは、接続部５１５により接続されており
、第１筐体５１１と第２筐体５１２の間の角度は、接続部５１５により変更が可能である
。第１表示部５１３における映像を、接続部５１５における第１筐体５１１と第２筐体５
１２との間の角度に従って、切り替える構成としても良い。また、第１表示部５１３およ
び第２表示部５１４の少なくとも一方に、位置入力装置としての機能が付加された表示装
置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパ
ネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォ
トセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加すること
ができる。
【０２６９】
図１８（Ｃ）はノート型パーソナルコンピュータであり、筐体５２１、表示部５２２、キ
ーボード５２３、ポインティングデバイス５２４等を有する。
【０２７０】
図１８（Ｄ）は電気冷凍冷蔵庫であり、筐体５３１、冷蔵室用扉５３２、冷凍室用扉５３
３等を有する。
【０２７１】
図１８（Ｅ）はビデオカメラであり、第１筐体５４１、第２筐体５４２、表示部５４３、
操作キー５４４、レンズ５４５、接続部５４６等を有する。操作キー５４４およびレンズ
５４５は第１筐体５４１に設けられており、表示部５４３は第２筐体５４２に設けられて
いる。そして、第１筐体５４１と第２筐体５４２とは、接続部５４６により接続されてお
り、第１筐体５４１と第２筐体５４２の間の角度は、接続部５４６により変更が可能であ
る。表示部５４３における映像を、接続部５４６における第１筐体５４１と第２筐体５４
２との間の角度に従って切り替える構成としても良い。
【０２７２】
図１８（Ｆ）は普通自動車であり、車体５５１、車輪５５２、ダッシュボード５５３、ラ
イト５５４等を有する。
【０２７３】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施すること
ができる。
【参考例】
【０２７４】
本参考例では、実施の形態１で示した１ｙＡ／μｍ以下という低いＩｃｕｔ密度について
、トランジスタを作製してオフ電流を求めた結果について説明する。使用した参考例トラ
ンジスタの構造は図７、図９、図１０に示す、トランジスタ４５０と同様の構成である。
ただし、参考例トランジスタは、ゲート絶縁層に電子捕獲層としての機能がない。
【０２７５】
はじめに、参考例試料の作製方法について示す。
【０２７６】
まず、シリコン基板上に下地絶縁層となる厚さ３００ｎｍの酸化窒化シリコン（ＳｉＯＮ
）層を形成した。酸化窒化シリコン層は、スパッタリング法によりアルゴンおよび酸素（
アルゴン：酸素＝２５ｓｃｃｍ：２５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ
、電源電力（電源出力）５．０ｋＷを印加し、シリコン基板とターゲットとの間の距離を
６０ｍｍ、基板温度１００℃の条件によって形成した。
【０２７７】
酸化窒化シリコン層表面を研磨処理後、厚さ２０ｎｍの第１の酸化物半導体層と厚さ１５
ｎｍの酸化物半導体層を積層して形成した。形成条件は、第１の酸化物半導体層はＩｎ：
Ｇａ：Ｚｎ＝１：３：２（原子数比）の酸化物ターゲットを用いたスパッタリング法によ
りアルゴンおよび酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下に
おいて、圧力０．４Ｐａ、電源電力０．５ｋＷを印加し、ターゲットと基板の間の距離を
６０ｍｍ、基板温度２００℃として形成し、第２の酸化物半導体層はＩｎ：Ｇａ：Ｚｎ＝
１：１：１（原子数比）の酸化物ターゲットを用いたスパッタリング法によりアルゴンお
よび酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力
０．４Ｐａ、電源電力０．５ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基
板温度３００℃として形成した。なお、第１の酸化物半導体層および第２の酸化物半導体
層は、大気曝露せずに連続形成を行った。
【０２７８】
続いて、加熱処理を行った。加熱処理は窒素雰囲気下、４５０℃で１時間行った後、酸素
雰囲気下、４５０℃で行った。
【０２７９】
続いて、第１の酸化物半導体層および第２の酸化物半導体層を、ＩＣＰ（Ｉｎｄｕｃｔｉ
ｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、
三塩化ホウ素および塩素（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）雰囲気下、
電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａにおいてエッチングして島状
の第１の酸化物半導体層および第２の酸化物半導体層に加工した。
【０２８０】
続いて、第１の酸化物半導体層および第２の酸化物半導体層上に、ソース電極およびドレ
イン電極となるタングステン層を厚さ１００ｎｍ形成した。形成条件は、タングステンタ
ーゲットを用いたスパッタリング法によりアルゴン（Ａｒ＝８０ｓｃｃｍ）雰囲気下にお
いて、圧力０．８Ｐａ、電源電力（電源出力）１．０ｋＷを印加し、シリコン基板とター
ゲットとの間の距離を６０ｍｍ、基板温度２３０℃の条件によって形成した。
【０２８１】
次に、タングステン層上にレジストマスクを形成して、エッチングを行った。エッチング
は、ＩＣＰエッチング法により、四弗化炭素、塩素および酸素（ＣＦ４：Ｃｌ２：Ｏ２＝
４５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、電源電力３０００Ｗ、バイ
アス電力１１０Ｗ、圧力０．６７Ｐａにて第１のエッチングを行い、その後、酸素（Ｏ２
＝１００ｓｃｃｍ）雰囲気下、電源電力２０００Ｗ、バイアス電力０Ｗ、圧力３．０Ｐａ
にて第２のエッチングを行い、さらにその後、四弗化炭素、塩素および酸素（ＣＦ４：Ｃ
ｌ２：Ｏ２＝４５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、電源電力３０
００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにて第３のエッチングを行い、ソース
電極およびドレイン電極を形成した。
【０２８２】
次に、第２の酸化物半導体層、ソース電極およびドレイン電極上に厚さ５ｎｍの第３の酸
化物半導体層を形成した。形成条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）の酸
化物ターゲットを用いたスパッタリング法によりアルゴンおよび酸素（アルゴン：酸素＝
３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力０．５
ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２００℃とした。
【０２８３】
第３の酸化物半導体層を形成後、ＣＶＤ法によりゲート絶縁層となる１０ｎｍの酸化窒化
シリコン層を、シランおよび一酸化二窒素（ＳｉＨ４：Ｎ２Ｏ＝１ｓｃｃｍ：８００ｓｃ
ｃｍ）混合雰囲気下、圧力２００Ｐａ、電源電力１５０ｋＷを印加し、ターゲットと基板
の間の距離を２８ｍｍ、基板温度３５０℃として形成した。
【０２８４】
続いて、厚さ１０ｎｍの窒化チタン層および厚さ１０ｎｍのタングステン層を、スパッタ
リング法により形成した。窒化チタン層の形成条件は、スパッタリング法により窒素（窒
素＝５０ｓｃｃｍ）雰囲気下において、圧力０．２Ｐａ、電源電力１２ｋＷを印加し、タ
ーゲットと基板の間の距離を４００ｍｍ、基板温度２５℃とした。タングステン層の形成
条件は、スパッタリング法によりアルゴン（Ａｒ＝１００ｓｃｃｍ）雰囲気下において、
圧力２．０Ｐａ、電源電力１ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基
板温度２３０℃とした。
【０２８５】
次に、ＩＣＰエッチング法により、厚さ１０ｎｍの窒化チタン層および厚さ１０ｎｍのタ
ングステン層の積層をエッチングした。エッチング条件は、塩素、四弗化炭素および酸素
（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、
電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにおいて第１のエッチン
グを行い、第１のエッチングの後に塩素および三塩化ホウ素（Ｃｌ２：ＢＣｌ３＝５０ｓ
ｃｃｍ：１５０ｓｃｃｍ）混合雰囲気下、電源電力１０００Ｗ、バイアス電力５０Ｗ、圧
力０．６７Ｐａにおいて第２のエッチングを行い、ゲート電極を形成した。
【０２８６】
次に、ゲート電極上に厚さ２０ｎｍの酸化アルミニウム層をスパッタリング法により形成
し、その上に、厚さ１５０ｎｍの酸化窒化シリコン層をＣＶＤ法により形成した。
【０２８７】
以上の工程を経て、参考例トランジスタを作製した。参考例トランジスタのチャネル長は
５０ｎｍ、チャネル幅は４０ｎｍであった。
【０２８８】
次に作製したトランジスタにおいて、オフ電流を求めた。１ｆＡより小さな電流は、直接
は測定できないため、作製した参考例トランジスタを並列に２５万個並べて接続し、実質
的なチャネル幅が１０ｍｍ（４０ｎｍ×２５万）のトランジスタを作製してＩｃｕｔ密度
を求めた。
【０２８９】
図１９にチャネル幅が１０ｍｍのトランジスタのドレインの電位が１Ｖ、ソースの電位が
０ＶのときのＩｄ−Ｖｇ特性を示す。図１９に示すようにオフ電流は１０−１３Ａ以下（
つまり、オフ電流密度は、１０−１７Ａ／μｍ以下）であることが確認された。
【符号の説明】
【０２９０】
１０１      半導体層
１０２      電子捕獲層
１０２ａ      第１の絶縁層
１０２ｂ      第２の絶縁層
１０２ｃ      第３の絶縁層
１０２ｄ      導電層
１０２ｅ      絶縁体
１０３      ゲート電極
１０４      ゲート絶縁層
１０５      ゲート電極
１０６      電子捕獲準位
１０７      電子
１０８      曲線
１０９      曲線
１１０      トランジスタ
１１１      容量素子
１２１      トランジスタ
１２２      トランジスタ
１２３      容量素子
１２４      トランジスタ
１２５      容量素子
４００    基板
４０１    ゲート電極
４０２    下地絶縁層
４０２ａ    第１の絶縁層
４０２ｂ    第２の絶縁層
４０２ｃ    第３の絶縁層
４０３ｃ    酸化物半導体層
４０４    多層半導体層
４０４ａ    酸化物半導体層
４０４ｂ    酸化物半導体層
４０４ｃ    酸化物半導体層
４０６ａ    ソース電極
４０６ｂ    ドレイン電極
４０７    絶縁層
４０８    ゲート絶縁層
４０９    導電層
４１０    ゲート電極
４１２    酸化物絶縁層
４５０    トランジスタ
４７０    トランジスタ
５０１    筐体
５０２    筐体
５０３    表示部
５０４    表示部
５０５    マイクロフォン
５０６    スピーカー
５０７    操作キー
５０８    スタイラス
５１１    筐体
５１２    筐体
５１３    表示部
５１４    表示部
５１５    接続部
５１６    操作キー
５２１    筐体
５２２    表示部
５２３    キーボード
５２４    ポインティングデバイス
５３１    筐体
５３２    冷蔵室用扉
５３３    冷凍室用扉
５４１    筐体
５４２    筐体
５４３    表示部
５４４    操作キー
５４５    レンズ
５４６    接続部
５５０    トランジスタ
５５１    車体
５５２    車輪
５５３    ダッシュボード
５５４    ライト
５６０    トランジスタ
５７０    トランジスタ
６０２    フォトダイオード
６４０    トランジスタ
６５６    トランジスタ
６５８    フォトダイオードリセット信号
６５９    ゲート信号線
６７１    フォトセンサ出力信号線
６７２    フォトセンサ基準信号線
６７３    接地線
７００    記憶素子
７０１    回路
７０２    回路
７０３    スイッチ
７０４    スイッチ
７０６    論理素子
７０７    容量素子
７０８    容量素子
７０９    トランジスタ
７１０    トランジスタ
７１３    トランジスタ
７１４    トランジスタ
７２０    回路
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
２２００    トランジスタ
２２０１    絶縁層
２２０２    配線
２２０３    プラグ
２２０４    絶縁層
２２０５    配線
２２０６    配線
【図１】
2020127040.tif 000003
【図２】
2020127040.tif 000004
【図３】
2020127040.tif 000005
【図４】
2020127040.tif 000006
【図５】
2020127040.tif 000007
【図６】
2020127040.tif 000008
【図７】
2020127040.tif 000009
【図８】
2020127040.tif 000010
【図９】
2020127040.tif 000011
【図１０】
2020127040.tif 000012
【図１１】
2020127040.tif 000013
【図１２】
2020127040.tif 000014
【図１３】
2020127040.tif 000015
【図１４】
2020127040.tif 000016
【図１５】
2020127040.tif 000017
【図１６】
2020127040.tif 000018
【図１７】
2020127040.tif 000019
【図１８】
2020127040.tif 000020
【図１９】
2020127040.tif 000021
【手続補正書】
【提出日】令和2年5月25日(2020.5.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のトランジスタと、前記第１のトランジスタと電気的に接続された第２のトランジスタと、を有し、
前記第１のトランジスタは、第１の半導体層と、第１のゲート絶縁層と、第１のゲート電極と、を有し、
前記第２のトランジスタは、第２の半導体層と、第２のゲート絶縁層と、第２のゲート電極と、を有し、
前記第１の半導体層は、シリコンを有し、
前記第２の半導体層は、インジウムと、亜鉛と、ガリウムと、を有し、
前記第２のゲート絶縁層は、酸化ハフニウムを有し、
前記第１のゲート電極は、前記第２のゲート電極と重なる領域を有する半導体装置。