(57)【要約】【課題】メモリセルを動作させるための周辺回路の信頼性を向上できると共に、基板面積を縮小することが可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、第１主面と、第１主面に対向する第２主面とを有する半導体基板３０と、第１主面上に設けられ、メモリセルが積層されたメモリセルアレイと、第２主面上に設けられ、メモリセルを動作させる第１回路と、半導体基板３０内を通過するように設けられ、メモリセルと第１回路とを電気的に接続するビア３１とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１主面と、前記第１主面に対向する第２主面とを有する半導体基板と、
前記第１主面上に設けられ、メモリセルが積層されたメモリセルアレイと、
前記第２主面上に設けられ、前記メモリセルを動作させる第１回路と、
前記半導体基板内を通過するように設けられ、前記メモリセルと前記第１回路とを電気的に接続するビアと、
を具備する半導体記憶装置。
【請求項２】
前記メモリセルアレイは、前記第１主面上に複数の絶縁層と複数の導電層とが交互に積層された積層体と、前記第１主面に対して上下方向に前記積層体を通過する柱状体とを有し、
前記柱状体は、前記導電層側から順に配置された絶縁膜、電荷蓄積膜、トンネル絶縁膜、及び半導体層を有する請求項１に記載の半導体記憶装置。
【請求項３】
前記ビアは、前記半導体基板の内部を前記第２主面から前記第１主面まで通過する導電体を有する請求項１または２に記載の半導体記憶装置。
【請求項４】
第１主面と前記第１主面に対向する第２主面とを有する半導体基板と、前記第１主面上に設けられ、メモリセルが積層されたメモリセルアレイと、前記第２主面上に設けられ、前記メモリセルを動作させる第１回路と、前記半導体基板内を通過するように設けられ、前記メモリセルと前記第１回路とを電気的に接続するビアと、を有する第１及び第２メモリチップを具備し、
前記第１メモリチップは第１パッドを有し、前記第２メモリチップは第２パッドを有し、
前記第１メモリチップと前記第２メモリチップは、前記第１パッドと前記第２パッドとが対向するように合わされ配置されている半導体記憶装置。
【請求項５】
前記第１パッドは前記第１メモリチップの前記第１回路の上方に設けられ、前記第２パッドは前記第２メモリチップの前記メモリセルアレイの上方に設けられている請求項４に記載の半導体記憶装置。
【請求項６】
前記第１パッドは前記第１メモリチップの前記第１回路の上方に設けられ、前記第２パッドは前記第２メモリチップの前記第１回路の上方に設けられている請求項４に記載の半導体記憶装置。
【請求項７】
前記第１パッドは前記第１メモリチップの前記メモリセルアレイの上方に設けられ、前記第２パッドは前記第２メモリチップの前記メモリセルアレイの上方に設けられている請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関するものである。
【背景技術】
【０００２】
メモリセルが三次元に配列された半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−６２９０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルを動作させるための周辺回路の信頼性を向上できると共に、基板面積を縮小することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１主面と、前記第１主面に対向する第２主面とを有する半導体基板と、前記第１主面上に設けられ、メモリセルが積層されたメモリセルアレイと、前記第２主面上に設けられ、前記メモリセルを動作させる第１回路と、前記半導体基板内を通過するように設けられ、前記メモリセルと前記第１回路とを電気的に接続するビアとを具備する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態の半導体記憶装置の構成を示すブロック図である。
【図２】図２は、第１実施形態におけるメモリセルアレイが有するブロックの回路図である。
【図３】図３は、第１実施形態の半導体記憶装置の断面図である。
【図４】図４は、第１実施形態におけるメモリセルアレイ内のメモリセルトランジスタの断面図である。
【図５】図５は、第１実施形態の半導体記憶装置の製造方法を示す各工程の断面図である。
【図６】図６は、第１実施形態の半導体記憶装置の製造方法を示す各工程の断面図である。
【図７】図７は、第１実施形態の半導体記憶装置の製造方法を示す各工程の断面図である。
【図８】図８は、第１実施形態の半導体記憶装置の製造方法を示す各工程の断面図である。
【図９】図９は、第１実施形態の半導体記憶装置の製造方法を示す各工程の断面図である。
【図１０】図１０は、第１実施形態の半導体記憶装置の製造方法を示す各工程の断面図である。
【図１１】図１１は、第１実施形態の半導体記憶装置の製造方法を示す各工程の断面図である。
【図１２】図１２は、第１実施形態の半導体記憶装置の製造方法を示す各工程の断面図である。
【図１３】図１３は、第１実施形態の半導体記憶装置の製造方法を示す各工程の断面図である。
【図１４】図１４は、第１実施形態の半導体記憶装置の製造方法を示す各工程の断面図である。
【図１５】図１５は、第１実施形態の変形例の半導体記憶装置の断面図である。
【図１６】図１６は、変形例の半導体記憶装置における回路ブロックのレイアウト図である。
【図１７】図１７は、第２実施形態の半導体記憶装置の第１構成例を示す断面図である。
【図１８】図１８は、第２実施形態の半導体記憶装置の第２構成例を示す断面図である。
【発明を実施するための形態】
【０００７】
以下の実施形態の説明において、同一の機能及び構成を有する構成要素については共通する参照符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
【０００８】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。ここでは、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
［第１実施形態］
以下に、第１実施形態の半導体記憶装置について説明する。
【００１０】
１．半導体記憶装置の構成
１．１  半導体記憶装置のブロック構成
図１は、第１実施形態の半導体記憶装置の構成を示すブロック図である。半導体記憶装置としてのＮＡＮＤ型フラッシュメモリ１０は、メモリセルアレイ１１、ロウデコーダ１２、ドライバ１３、センスアンプ１４、アドレスレジスタ１５、コマンドレジスタ１６、及びシーケンサ１７を備える。また例えば、ＮＡＮＤ型フラッシュメモリ１０には、外部にＮＡＮＤバスを介してコントローラ２０が接続される。コントローラ２０は、ＮＡＮＤ型フラッシュメモリ１０にアクセスし、ＮＡＮＤ型フラッシュメモリ１０を制御する。
【００１１】
１．１．１  各ブロックの構成
メモリセルアレイ１１は、ロウ及びカラムに対応付けられた複数の不揮発性メモリセルを含む複数のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…ＢＬＫｎ（ｎは０以上の整数）を備える。以降、ブロックＢＬＫと記した場合、ブロックＢＬＫ０〜ＢＬＫｎの各々を示すものとする。メモリセルアレイ１１は、コントローラ２０から与えられたデータを記憶する。メモリセルアレイ１１及びブロックＢＬＫの詳細については後述する。
【００１２】
ロウデコーダ１２は、ブロックＢＬＫのいずれかを選択し、更に選択したブロックＢＬＫにおけるワード線を選択する。ロウデコーダ１２の詳細については後述する。
【００１３】
ドライバ１３は、選択されたブロックＢＬＫに対して、ロウデコーダ１２を介して電圧を供給する。
【００１４】
センスアンプ１４は、データの読み出し時には、メモリセルアレイ１１から読み出されたデータＤＡＴをセンスし、必要な演算を行う。そして、このデータＤＡＴをコントローラ２０に出力する。センスアンプ１４は、データの書き込み時には、コントローラ２０から受信した書き込みデータＤＡＴを、メモリセルアレイ１１に転送する。
【００１５】
アドレスレジスタ１５は、コントローラ２０から受信したアドレスＡＤＤを保持する。アドレスＡＤＤは、動作対象のブロックＢＬＫを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線を指示するページアドレスを含む。コマンドレジスタ１６は、コントローラ２０から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１７に書き込み動作を命ずる書き込みコマンド、及び読み出し動作を命ずる読み出しコマンドなどを含む。
【００１６】
シーケンサ１７は、コマンドレジスタ１６に保持されたコマンドＣＭＤに基づいて、ＮＡＮＤ型フラッシュメモリ１０の動作を制御する。具体的には、シーケンサ１７は、コマンドレジスタ１６に保持された書き込みコマンドに基づいて、ロウデコーダ１２、ドライバ１３、及びセンスアンプ１４を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタに書き込みを行う。シーケンサ１７は、またコマンドレジスタ１６に保持された読み出しコマンドに基づいて、ロウデコーダ１２、ドライバ１３、及びセンスアンプ１４を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタから読み出しを行う。
【００１７】
ＮＡＮＤ型フラッシュメモリ１０には、前述したように、ＮＡＮＤバスを介してコントローラ２０が接続される。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。具体的には、ＮＡＮＤバスは、例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、入出力信号Ｉ／Ｏ、及びレディ／ビジー信号Ｒ／Ｂｎを通信するバスを含む。入出力信号Ｉ／Ｏは８ビットのバス幅で伝送される。入出力信号Ｉ／Ｏは、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴ等を通信する。
【００１８】
次に、図１を用いて、コントローラ２０の構成について説明する。コントローラ２０は、ホストインターフェース（Ｉ／Ｆ）回路２１、内蔵メモリ２２、プロセッサ（ＣＰＵ）２３、バッファメモリ２４、ＮＡＮＤインターフェース（Ｉ／Ｆ）回路２５、及びＥＣＣ（Error Checking and Correcting）回路２６を備える。
【００１９】
ホストインターフェース回路２１は、ホストバスを介してホストデバイス（不図示）に接続される。ホストインターフェース回路２１は、ホストデバイスから受信した命令及びデータを、それぞれプロセッサ２３及びバッファメモリ２４に転送する。また、ホストインターフェース回路２１は、プロセッサ２３からの命令に応答して、バッファメモリ２４内のデータをホストデバイスへ転送する。
【００２０】
プロセッサ２３は、コントローラ２０全体の動作を制御する。例えば、プロセッサ２３は、ホストデバイスから書き込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェース回路２５に対して書き込み命令を発行する。読み出し及び消去の際も同様である。また、プロセッサ２３は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１０を管理するための様々な処理を実行する。なお、以下で説明するコントローラ２０の動作は、プロセッサ２３がソフトウェア（またはファームウェア）を実行することによって実現されてもよいし、またはハードウェアで実現されてもよい。
【００２１】
ＮＡＮＤインターフェース回路２５は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１０と接続され、ＮＡＮＤ型フラッシュメモリ１０との通信を司る。ＮＡＮＤインターフェース回路２５は、プロセッサ２３から受信した命令に基づき、種々の信号をＮＡＮＤ型フラッシュメモリ１０へ送信し、また種々の信号をＮＡＮＤ型フラッシュメモリ１０から受信する。
【００２２】
バッファメモリ２４は、書き込みデータや読み出しデータを一時的に保持する。バッファメモリ２４はＤＲＡＭやＳＲＡＭ等から構成してもよい。
【００２３】
内蔵メモリ２２は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、プロセッサ２３の作業領域として使用される。内蔵メモリ２２は、ＮＡＮＤ型フラッシュメモリ１０を管理するためのファームウェアや、各種の管理テーブル等を保持する。
【００２４】
ＥＣＣ回路２６は、ＮＡＮＤ型フラッシュメモリ１０に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路２６は、データの書き込み時には誤り訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時にはこれを復号する。
【００２５】
１．１．２  メモリセルアレイ１１の回路構成
前述したように、メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎを備える。ここでは、１つのブロックＢＬＫの回路構成を説明する。
【００２６】
図２は、メモリセルアレイ１１が有するブロックＢＬＫの回路図である。図示するように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含む。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０〜ＳＵ３の各々を示すものとする。ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
【００２７】
ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ０〜ＭＴ７及び選択トランジスタＳＴ１、ＳＴ２を含む。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ７の各々を示すものとする。メモリセルトランジスタ（以下、メモリセルとも記す）ＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
【００２８】
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対して、ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えば１つのセレクトゲート線ＳＧＳに接続される。選択トランジスタＳＴ２のゲートは、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０〜ＳＧＳ３に接続されてもよい。また、ブロックＢＬＫ内のストリングユニットＳＵ０〜ＳＵ３にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に接続される。
【００２９】
また、メモリセルアレイ１１は、複数のブロックＢＬＫ０〜ＢＬＫｎ間でビット線ＢＬ０〜ＢＬ（Ｌ−１）を共有する。但し、Ｌは２以上の自然数である。ブロックＢＬＫ内の複数のストリングユニットＳＵ０〜ＳＵ３において、各ビット線ＢＬは、同一列にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインに共通に接続される。すなわち、各ビット線ＢＬは、同一列の複数のストリングユニットＳＵ０〜ＳＵ３間でＮＡＮＤストリングＮＳを共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。つまり、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。
【００３０】
また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。
【００３１】
ストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴは、セルユニットＣＵと称される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶し、２ビットデータを記憶する場合に２ページデータを、３ビットデータを記憶する場合に３ページデータをそれぞれ記憶する。
【００３２】
なお、メモリセルアレイ１１の構成は、上記の構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵは、任意の個数に設定可能である。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、及び選択ゲートトランジスタＳＴ１及びＳＴ２の各々も、任意の個数に設定可能である。
【００３３】
１．２  半導体記憶装置の断面構造
次に、図３を用いて、第１実施形態の半導体記憶装置の断面構造について説明する。図３は、第１実施形態の半導体記憶装置の断面図である。図３において、相互に直交し、半導体基板３０面に平行な２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向（ＸＹ面）に対して直交する方向をＺ方向（積層方向）とする。図３は、ワード線の延伸するＸ方向に沿った断面を示す。
【００３４】
図３に示すように、半導体記憶装置としてのＮＡＮＤ型フラッシュメモリ１０は、半導体基板３０の第１主面に設けられたメモリアレイ領域１００と、第１主面と対向する第２主面に設けられた周辺回路領域２００を有する。半導体基板３０には、例えばシリコン半導体基板が用いられる。
【００３５】
メモリアレイ領域１００は、メモリセルアレイ１１を有する。周辺回路領域２００は、メモリセルトランジスタＭＴに対するデータの書き込み、読み出し、及び消去を制御する周辺回路を有する。具体的には、周辺回路領域２００は、ロウデコーダ１２、ドライバ１３、センスアンプ１４、アドレスレジスタ１５、コマンドレジスタ１６、及びシーケンサ１７を有する。
【００３６】
半導体基板３０には、メモリアレイ領域１００が有する回路と、周辺回路領域２００が有する回路とを電気的に接続するビア３１が設けられる。ビア３１は、半導体基板（例えば、シリコン半導体基板）３０の第２主面から第１主面まで通るように設けられる。以降、このビア３１を、ＴＳＶ（Through Silicon Via）３１と称する。
【００３７】
１．２．１  メモリアレイ領域１００の構造
以下に、図３を用いて、メモリアレイ領域１００の構造を詳述する。
【００３８】
半導体基板３０の第１主面には、絶縁層４０、及び導電パッド４７、４１Ａが設けられる。絶縁層４０は、例えばシリコン酸化層を含む。絶縁層４０及び導電パッド４１Ａには、導電層４１が設けられる。導電層４１は、ソース線ＳＬとして機能する。導電層４１及び導電パッド４１Ａは、例えばタングステン（Ｗ）あるいは多結晶シリコンを含む。導電パッド４７は、例えばタングステン（Ｗ）を含む。
【００３９】
導電層４１には、複数の絶縁層４２と、複数の導電層４３、導電層４４_０、４４_１、４４_２、…、４４_７、導電層４５とが交互に積層される。導電層４３、４４_０〜４４_７、４５はＸ方向に延伸している。導電層４３は、選択ゲート線ＳＧＳとして機能する。導電層４４_０〜４４_７は、複数のワード線ＷＬ０〜ＷＬ７としてそれぞれ機能する。導電層４５は、選択ゲート線ＳＧＤとして機能する。絶縁層４２は、例えばシリコン酸化層を含む。導電層４３、４４_０〜４４_７、４５は、例えばタングステン（Ｗ）を含む。
【００４０】
複数の絶縁層４２、及び複数の導電層４３、４４_０〜４４_７、４５には、Ｚ方向に延伸した柱状体のメモリピラーＭＰが設けられる。メモリピラーＭＰの一端は導電層（ソース線ＳＬ）４１に接続される。メモリピラーＭＰの他端は最上層の絶縁層４２の上面に達する。すなわち、メモリピラーＭＰは、絶縁層４２上面から、選択ゲート線ＳＧＤ、複数のワード線ＷＬ０〜ＷＬ７、選択ゲート線ＳＧＳ、及び複数の絶縁層４２を通り、ソース線ＳＬに達している。メモリピラーＭＰの他端には、Ｚ方向に延伸したコンタクトプラグＣＰ１が設けられ、コンタクトプラグＣＰ１には導電層４６Ａが設けられる。導電層４６Ａは、例えばビット線ＢＬとして機能する。コンタクトプラグＣＰ１及び導電層４６Ａは、例えばタングステン（Ｗ）を含む。メモリピラーＭＰの詳細については後述する。
【００４１】
また、導電層４３、４４_０〜４４_７、４５は、Ｘ方向に順に階段状に引き出された領域（以下、階段領域と記す）を有する。図３には、導電層４３、４４_０が階段領域４３Ｓ、４４_０Ｓを有する様子を示し、その他の導電層の階段領域は省略したが、その他の導電層もＸ方向に順に引き出された階段領域を有する。階段領域には、Ｚ方向に延伸したコンタクトプラグＣＰ２が設けられる。コンタクトプラグＣＰ２には、導電層４６Ｂが設けられる。導電層４６Ｂには、Ｚ方向の半導体基板３０側に延伸したコンタクトプラグＣＰ３が設けられる。コンタクトプラグＣＰ３には、導電パッド４７が設けられる。さらに、導電層４６Ｂには、Ｚ方向の半導体基板と反対側に延伸したコンタクトプラグＣＰ４が設けられる。すなわち、導電層４３、４４_０〜４４_７、４５の階段領域の各々は、コンタクトプラグＣＰ２、導電層４６Ｂ、及びコンタクトプラグＣＰ３に電気的に接続される。また、必要に応じて、導電層４３、４４_０〜４４_７、４５の階段領域の各々は、コンタクトプラグＣＰ２、導電層４６Ｂ、及びコンタクトプラグＣＰ４に電気的に接続される。コンタクトプラグＣＰ２、ＣＰ３、ＣＰ４、及び導電層４６Ｂは、例えばタングステン（Ｗ）を含む。
【００４２】
導電層４３、４４_０〜４４_７、４５、４６Ａ、４６Ｂ、導電パッド４７、及びコンタクトプラグＣＰ１〜ＣＰ４の周囲には絶縁層４８が設けられる。絶縁層４８の上面には、電極パッド４９が設けられる。各電極パッド４９は、例えばコンタクトプラグＣＰ４を介して導電層４６Ｂに電気的に接続される。電極パッド４９は、例えば銅（Ｃｕ）あるいはアルミニウム（Ａｌ）を含む。
【００４３】
１．２．２  周辺回路領域２００の構造
次に、図３を用いて、周辺回路領域２００の構造を詳述する。
【００４４】
半導体基板３０の第２主面には、ｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）３２及びｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）３３が設けられる。ｎＭＯＳトランジスタ３２とｐＭＯＳトランジスタ３３の間には、これらのトランジスタを分離する素子分離領域（例えば、ＳＴＩ(Shallow trench isolation)）３４Ａが設けられる。素子分離領域３４Ａは、例えばシリコン酸化層を含む。
【００４５】
また、半導体基板３０内にはＴＳＶ３１が設けられる。ＴＳＶ３１と半導体基板３０との間には、絶縁層３４Ｂが設けられる。ＴＳＶ３１の一端は、例えば電極パッド４１Ａを介して導電層４１に、あるいは導電パッド４７を介してコンタクトプラグＣＰ３にそれぞれ接続される。ＴＳＶ３１は、例えばタングステン（Ｗ）を含む。絶縁層３４Ｂは、例えばシリコン酸化層を含む。
【００４６】
ｎＭＯＳトランジスタ３２及びｐＭＯＳトランジスタ３３のゲート３２Ａ、３３Ａには、Ｚ方向に延伸したコンタクトプラグＣＰ５Ａがそれぞれ設けられる。ｎＭＯＳトランジスタ３２及びｐＭＯＳトランジスタ３３のソースまたはドレイン３２Ｂ、３３Ｂ、及びＴＳＶ３１の他端には、Ｚ方向に延伸したコンタクトプラグＣＰ５Ｂがそれぞれ設けられる。コンタクトプラグＣＰ５Ａ、ＣＰ５Ｂには、導電層３５がそれぞれ設けられる。導電層３５には、Ｚ方向に延伸したコンタクトプラグＣＰ６が設けられる。コンタクトプラグＣＰ５Ａ、ＣＰ５Ｂ、ＣＰ６は、例えばタングステン（Ｗ）を含む。導電層３５は、例えばタングステン（Ｗ）あるいは銅（Ｃｕ）を含む。
【００４７】
ｎＭＯＳトランジスタ３２、ｐＭＯＳトランジスタ３３、導電層３５、及びコンタクトプラグＣＰ５Ａ、ＣＰ５Ｂ、ＣＰ６の周囲には絶縁層３６が設けられる。絶縁層３６の上面には、電極パッド３７が設けられる。例えば、電極パッド３７は、コンタクトプラグＣＰ６、導電層３５、コンタクトプラグＣＰ５Ｂ、ＴＳＶ３１、導電パッド４７、コンタクトプラグＣＰ３、導電層４６Ｂ、及びコンタクトプラグＣＰ２を介して、導電層４３の階段領域４３Ｓに電気的に接続される。あるいは、他の電極パッド３７は、コンタクトプラグＣＰ６、導電層３５、及びコンタクトプラグＣＰ５Ｂを介して、ｎＭＯＳトランジスタ３２のソースまたはドレイン３２Ｂに電気的に接続される。絶縁層３６は、例えばシリコン酸化層を含む。電極パッド３７は、例えば銅（Ｃｕ）あるいはアルミニウム（Ａｌ）を含む。
【００４８】
１．２．３  メモリピラーＭＰ（メモリセルトランジスタ）の構造
次に、図４を用いて、メモリアレイ領域１００内のメモリピラーＭＰに設けられたメモリセルトランジスタＭＴの断面構造を説明する。図４は、第１実施形態におけるメモリセルアレイ１１内のメモリセルトランジスタの断面図である。図４は、図３に示したＮＡＮＤ型フラッシュメモリ１０を上下方向に１８０度反転して示し、導電層間の層間絶縁膜が省略されている。
【００４９】
図４に示すように、メモリセルアレイ１１は、導電層４１、４３、４４_０〜４４_７、４５、及びメモリピラーＭＰを含む。半導体基板３０の第１主面は、ＸＹ面に対応する。半導体基板３０の上方には、絶縁層を介して導電層４１が設けられる。導電層４１は、ＸＹ面に沿った平板状に形成され、前述したように、ソース線ＳＬとして機能する。
【００５０】
導電層４１上には、下層から順に、導電層４３、４４_０〜４４_７、４５が設けられる。これらの導電層のうちＺ方向に隣り合う導電層は、層間絶縁膜を介して積層される。導電層４３、４４_０〜４４_７、４５は、それぞれがＸＹ面に沿った平板状に形成される。前述したように、導電層４３は、選択ゲート線ＳＧＳとして機能する。導電層４４_０〜４４_７は、下層から順に、それぞれワード線ＷＬ０〜ＷＬ７として機能する。導電層４５は、選択ゲート線ＳＧＤとして機能する。
【００５１】
複数のメモリピラーＭＨは、例えばＸＹ方向に千鳥状に配列され（不図示）、それぞれが１つのＮＡＮＤストリングＮＳとして機能する。各メモリピラーＭＰは、導電層４５の上面から導電層４１の上面に達するように、導電層４３、４４_０〜４４_７、４５を通過するように設けられる。
【００５２】
メモリピラーＭＰは、例えばブロック絶縁膜５１、電荷蓄積膜（電荷蓄積層とも称する）５２、トンネル絶縁膜５３、及び半導体層５４を有する。具体的には、メモリピラーＭＰを形成するためのメモリホールの内壁に、ブロック絶縁膜５１が設けられる。ブロック絶縁膜５１の内壁に、電荷蓄積膜５２が設けられる。電荷蓄積膜５２の内壁に、トンネル絶縁膜５３が設けられる。さらに、トンネル絶縁膜５３の内側に半導体層５４が設けられる。なお、メモリピラーＭＰは、半導体層５４の内部にコア絶縁層（例えば、シリコン酸化層）を設けた構造としてもよい。
【００５３】
上述したメモリピラーＭＰの構成において、メモリピラーＭＰと導電層４３とが交差する部分が、選択ゲートトランジスタＳＴ２として機能する。メモリピラーＭＰと導電層４４_０〜４４_７とが交差する部分が、それぞれメモリセルトランジスタＭＴ０〜ＭＴ７として機能する。各メモリセルトランジスタＭＴ０〜ＭＴ７は、データが記憶される、あるいはデータが記憶可能なメモリセルである。さらに、メモリピラーＭＰと導電層４５とが交差する部分が、選択ゲートトランジスタＳＴ１として機能する。
【００５４】
半導体層５４は、メモリセルトランジスタＭＴ、及び選択ゲートトランジスタＳＴ１、ＳＴ２のチャネル層として機能する。半導体層５４の内部には、ＮＡＮＤストリングＮＳの電流経路が形成される。
【００５５】
電荷蓄積膜５２は、メモリセルトランジスタＭＴにおいて半導体層５４から注入される電荷を蓄積する機能を有する。電荷蓄積膜５２は、例えばシリコン窒化膜を含む。
【００５６】
トンネル絶縁膜５３は、半導体層５４から電荷蓄積膜５２に電荷が注入される際に、または電荷蓄積膜５２に蓄積された電荷が半導体層５４へ拡散する際に、電位障壁として機能する。トンネル絶縁膜５３は、例えばシリコン酸化膜を含む。
【００５７】
ブロック絶縁膜５１は、電荷蓄積膜５２に蓄積された電荷が導電層（ワード線ＷＬ）４４_０〜４４_７へ拡散するのを防止する。ブロック絶縁膜５１は、例えばシリコン酸化膜及びシリコン窒化膜を含む。
【００５８】
メモリピラーＭＰの上面より上方には、絶縁膜を介して導電層４６Ａが設けられる。導電層４６Ａは、Ｙ方向に延伸したライン状に形成され、ビット線（あるいは配線層）ＢＬとして機能する。複数の導電層４６ＡはＸ方向に配列され（不図示）、導電層４６Ａは、ストリングユニットＳＵ毎に対応する１つのメモリピラーＭＰと電気的に接続される。具体的には、各ストリングユニットＳＵにおいて、各メモリピラーＭＰ内の半導体層５４上にコンタクトプラグＣＰ１が設けられ、コンタクトプラグＣＰ１上に１つの導電層４６Ａが設けられる。
【００５９】
なお、メモリセルアレイ１１の構成は、上記の構成に限定されない。また、ワード線ＷＬ、及び選択ゲート線ＳＧＤ及びＳＧＳの本数は、それぞれメモリセルトランジスタＭＴ、及び選択ゲートトランジスタＳＴ１及びＳＴ２の個数に従って変更される。選択ゲート線ＳＧＳは、複数層にそれぞれ設けられた複数の導電層で構成されてもよい。選択ゲート線ＳＧＤは、複数層にそれぞれ設けられた複数の導電層で構成されてもよい。
【００６０】
さらに、メモリセルアレイ１１の構成についてはその他の構成であってもよい。例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている
２．半導体記憶装置の製造方法
次に、第１実施形態の半導体記憶装置の製造方法について説明する。図５〜図１４は、第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【００６１】
先に、図５〜図９に示すように、半導体基板（半導体ウェハ）３０の第１主面上に、メモリアレイ領域１００を形成する。
【００６２】
まず、半導体基板３０上に、絶縁層４０、導電パッド４７、導電層４１及び導電パッド４１Ａを形成する。具体的には、例えば、ＣＶＤ（Chemical vapor deposition）法（あるいはＡＬＤ（Atomic layer deposition）法）により、半導体基板３０上に絶縁層４０を形成する。さらに、ＣＶＤ法（あるいはＡＬＤ法）により、絶縁層４０上及び半導体基板３０上の一部に、導電層４１、導電パッド４１Ａ、及び導電パッド４７を形成する。導電層４１は、ソース線ＳＬとして機能する。導電パッド４１Ａ、４７は、後の工程でＴＳＶ３１が接続される。
【００６３】
次に、導電層４１上に複数の絶縁層４２と複数の絶縁層６１との積層体を形成し、積層体にメモリピラーＭＰを形成する。具体的には、例えばＣＶＤ法（あるいはＡＬＤ法）により、図５に示すように、導電層４１上に、複数の絶縁層４２と複数の絶縁層６１とを交互に積層する。絶縁層４２は、例えばシリコン酸化層を含み、絶縁層６１は例えばシリコン窒化層を含む。
【００６４】
続いて、例えばＲＩＥ法により、図６に示すように、複数の絶縁層４２と複数の絶縁層６１にメモリホール６２を形成する。メモリホール６２は、絶縁層４２の表面から導電層４１の表面まで達する。
【００６５】
さらに、メモリホール６２内にセル絶縁膜５０及び半導体層５４を形成する。セル絶縁膜５０は、前述したブロック絶縁膜５１、電荷蓄積膜５２、及びトンネル絶縁膜５３である。具体的には、例えばＣＶＤ法（あるいはＡＬＤ法）により、図７に示すように、メモリホール６２の内壁に、ブロック絶縁膜５１を形成する。ブロック絶縁膜５１の内壁に、電荷蓄積膜５２を形成する。電荷蓄積膜５２の内壁に、トンネル絶縁膜５３を形成する。続いて、ＲＩＥ法により、メモリホール６２底面のセル絶縁膜５０を除去し、導電層４１の表面を露出する。そして、トンネル絶縁膜５３の内側及びメモリホール６２底面に半導体層５４を形成する。以上により、積層体に形成されたメモリホール６２内に、セル絶縁膜５０及び半導体層５４を有するメモリピラーＭＰが形成される。
【００６６】
次に、積層体内の絶縁層６１を除去して導電層４３、４４_０〜４４_７、４５に置き換えて、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤを形成する。具体的には、複数の絶縁層４２と複数の絶縁層６１との積層体に、例えばＲＩＥ法により、スリット（図示しない）を形成する。スリットは、絶縁層４２の表面から導電層４１の表面まで達する。続いて、例えば、燐酸溶液を用いたウェットエッチングにより、スリットを介して絶縁層（シリコン窒化層）６１を除去する。一方、このウェットエッチングにより絶縁層（シリコン酸化層）４２は除去されず、残存する。これにより、絶縁層４２間に隙間が形成される。
【００６７】
さらに、図８に示すように、ＣＶＤ法（あるいはＡＬＤ法）により、絶縁層４２間の隙間を埋め込むように、導電層４３、４４_０〜４４_７、４５を形成する。導電層４３、４４_０〜４４_７、４５は、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤとしてそれぞれ機能する。
【００６８】
次に、積層体の導電層４３、４４_０〜４４_７、４５にコンタクトを取るための階段領域を形成する。具体的には、フォトリソグラフィ法により積層体の導電層４３、４４_０〜４４_７、４５を階段状にエッチングして、導電層４３、４４_０〜４４_７、４５のそれぞれにＸ方向に順に引き出された階段領域を形成する。図９には、導電層４３、４４_０に形成された階段領域４３Ｓ、４４_０Ｓを示した。その他の導電層４４_１〜４４_７、４５にも、同様にＸ方向に順に引き出された階段領域が形成される。
【００６９】
次に、メモリピラーＭＰ、導電層４１、４３、４４_０〜４４_７、４５、及び導電パッド４７上に、コンタクトプラグＣＰ１〜ＣＰ３及び導電層（配線）４６Ａ、４６Ｂをそれぞれ形成する。具体的には、例えばＣＶＤ法（あるいはＡＬＤ法）により、積層体、メモリピラーＭＰ、導電パッド４７、導電層４１及び階段領域上に絶縁層４８を形成する。さらに、例えばＲＩＥ法により、メモリピラーＭＰ、導電パッド４７、及び階段領域上の絶縁層４８にコンタクトプラグ用の孔を形成する。続いて、例えばＣＶＤ法（あるいはＡＬＤ法）により、図９に示すように、コンタクトプラグ用孔内に導電材を埋め込んで、コンタクトプラグＣＰ１〜ＣＰ３を形成する。さらに、例えばＣＶＤ法（あるいはＡＬＤ法）により、コンタクトプラグＣＰ１〜ＣＰ３上に導電層４６Ａ、４６Ｂをそれぞれ形成する。さらに、導電層４６Ａ、４６Ｂ上に絶縁層４８を形成する。コンタクトプラグＣＰ１〜ＣＰ３の導電材は、例えばタングステンを含む。
【００７０】
次に、図１０に示すように、例えばＣＶＤ法（あるいはＡＬＤ法）により、絶縁層４８上に保護層６３を形成する。保護層６３は、後の工程において、配線層４６Ａ、４６Ｂ及びメモリセルアレイを保護する。保護層６３は、例えばシリコン酸化層あるいは多結晶シリコン層を含む。なお、後の工程で保護層６３上に張り合わせる半導体基板と保護層６３とを電気的に接続する必要がある場合は、保護層６３を多結晶シリコンで形成するとよい。
【００７１】
次に、図１１に示すように、保護層６３上に、半導体基板（半導体ウェハ）６４を張り合わせる。具体的には、保護層６３の表面に半導体基板６４を張り合わせる。これにより、保護層６３と半導体基板６４とが、ある強度を持って付着する。半導体基板６４は、後の工程において、製造時の負荷を支える基板として働く。半導体基板６４は、例えばシリコン半導体基板を含む。
【００７２】
次に、図１２〜図１４に示すように、半導体基板３０の第２主面上に、周辺回路領域２００を形成する。
【００７３】
まず、図１２に示すように、半導体基板３０にＴＳＶ３１が形成できるように、半導体基板３０を研磨し、半導体基板３０を薄板化する。具体的には、図１１に示した半導体基板３０を１８０度上下方向に反転し、図１２に示すように、半導体基板３０の第２主面を、例えば、グラインダあるいはＣＭＰにより研磨する。研磨により半導体基板３０の厚さは、半導体基板３０にＴＳＶ３１が形成可能な厚さ、例えば２〜１０μｍ程度（２μｍ以上１０μｍ以下）となる。
【００７４】
次に、図１３に示すように、半導体基板３０に、ＴＳＶ３１及び素子分離領域（例えば、ＳＴＩ）３４Ａを形成する。具体的には、例えばＲＩＥ法により、半導体基板３０にＴＳＶ用の孔を形成する。さらに、例えばＣＶＤ法（あるいはＡＬＤ法）により、ＴＳＶ用の孔に絶縁層３４Ｂを形成する。さらに、例えばＣＶＤ法（あるいはＡＬＤ法）により、図１３に示すように、絶縁層３４Ｂの内側に導電材を埋め込み、ＴＳＶ３１を形成する。これにより、ＴＳＶ３１は、半導体基板３０第２主面から第１主面に達し、導電パッド４７あるいは導電パッド４１Ａにそれぞれ接続される。ＴＳＶ３１の導電材は、例えばタングステンを含む。また、半導体基板３０に、素子分離領域（例えば、ＳＴＩ）３４Ａを形成する。
【００７５】
ＴＳＶ３１の形成では、導電パッド４７、４１Ａが半導体基板３０と接触しないように、ＴＳＶ用孔を導電パッド４７、４１Ａの外径より大きく開けるとよい。また、半導体基板３０と導電パッド４７、４１Ａとの間に絶縁層を配置しておき、ＴＳＶ３１がこの絶縁層を通り導電層４７、４１Ａまで達するように形成してもよい。また、ＴＳＶ３１を、導電層（ソース線ＳＬ）４１に接する導電パッド４１Ａに達するように形成すれば、導電層４１とＴＳＶ３１との接続を低抵抗化することができる。
【００７６】
次に、図１４に示すように、半導体基板３０の第２主面上に、周辺回路、導電層（配線）３５、及び電極パッド３７を形成する。具体的には、半導体基板３０の第２主面上に、ｎＭＯＳトランジスタ３２及びｐＭＯＳトランジスタ３３を含むｃＭＯＳ回路を形成する。さらに、例えばＣＶＤ法（あるいはＡＬＤ法）により、半導体基板３０上、ｎＭＯＳトランジスタ３２及びｐＭＯＳトランジスタ３３上に、絶縁層３６を形成する。
【００７７】
続いて、ｎＭＯＳトランジスタ３２及びｐＭＯＳトランジスタ３３のゲート３２Ａ、３３Ａ上の絶縁層３６内に、コンタクトプラグ用の孔を形成し、コンタクトプラグ用孔内に導電材を埋め込んでコンタクトプラグＣＰ５Ａをそれぞれ形成する。同様に、ｎＭＯＳトランジスタ３２及びｐＭＯＳトランジスタ３３のソース及びドレイン３２Ｂ、３３Ｂ上の絶縁層３６内に、コンタクトプラグ用の孔を形成し、コンタクトプラグ用孔内に導電材を埋め込んでコンタクトプラグＣＰ５Ｂをそれぞれ形成する。さらに、例えばＣＶＤ法（あるいはＡＬＤ法）により、コンタクトプラグＣＰ５Ａ、ＣＰ５Ｂ上に導電層３５をそれぞれ形成する。コンタクトプラグＣＰ５Ａ、ＣＰ５Ｂの導電材は、例えばタングステンを含む。
【００７８】
続いて、例えばＣＶＤ法（あるいはＡＬＤ法）により、導電層３５上に絶縁層３６を形成する。さらに、導電層３５上の絶縁層３６内に、コンタクトプラグ用の孔を形成し、コンタクトプラグ用孔内に導電材を埋め込んでコンタクトプラグＣＰ６を形成する。さらに、例えばＣＶＤ法（あるいはＡＬＤ法）により、コンタクトプラグＣＰ６上の絶縁層３６に電極パッド３７を形成する。電極パッド３７は、絶縁層３６の上面に形成され、その表面が露出される。
【００７９】
その後、絶縁層４８に形成された保護層６３及び半導体基板６４を削除する。以上により、図１４に示した半導体記憶装置が製造される。
【００８０】
また、第２実施形態で説明するように、複数の半導体記憶装置を三次元に積層する場合は、図３に示したように、メモリアレイ領域１００の上面に電極パッド４９を形成する。
【００８１】
以上により、第１実施形態の半導体記憶装置が製造される。
【００８２】
３．第１実施形態の変形例
次に、第１実施形態の変形例の半導体記憶装置について説明する。変形例の半導体記憶装置は、図３に示した断面構造において、積層された絶縁層４２と導電層４３、４４_０〜４４_７、４５とを貫通するコンタクトプラグを設けた例であり、その他の構成は、図３に示した構成と同様である。この変形例では、第１実施形態と異なる点について主に説明する。
【００８３】
３．１  変形例の半導体記憶装置の断面構造
図１５は、第１実施形態の変形例の半導体記憶装置の断面図である。複数の絶縁層４２、及び複数の導電層４３、４４_０〜４４_７、４５には、Ｚ方向に貫通（または延伸）したコンタクトプラグＣＰ７が設けられる。コンタクトプラグＣＰ７の一端はＴＳＶ３１Ａに接続される。コンタクトプラグＣＰ７の他端は導電層４６Ｃに接続される。コンタクトプラグＣＰ７の周囲には、絶縁層５５が設けられる。コンタクトプラグＣＰ７は、絶縁層５５により導電層４１、４３、４４_０〜４４_７、４５と絶縁される。コンタクトプラグＣＰ７、ＴＳＶ３１Ａ、導電層４６Ｃは、例えばタングステン（Ｗ）を含む。絶縁層５５は、例えばシリコン酸化層を含む。
【００８４】
コンタクトプラグＣＰ７の一端に接続されたＴＳＶ３１Ａは、コンタクトプラグＣＰ５Ｃを介して導電層３５Ａに接続される。導電層３５Ａは、例えばセンスアンプ１４の回路配線に電気的に接続される。ＴＳＶ３１Ａの周囲には、絶縁層３４Ｂが設けられる。コンタクトプラグＣＰ７の他端に接続された導電層４６Ｃは、コンタクトプラグＣＰ４Ａを介して電極パッド４９Ａに接続される。電極パッド４９Ａは、例えば、周辺回路に印加する電源電圧などを外部から入力する端子である。また、コンタクトプラグＣＰ７の他端に接続された導電層４６Ｃは電極パッド４９Ａに接続されずに絶縁層４８内に配置された配線を介して、ビット線である導電層４６Ａと電気的に接続されていてもよい。この場合、ビット線は、コンタクトプラグＣＰ７、ＴＳＶ３１Ａを介して周辺回路領域２００に設けられたセンスアンプ１４に電気的に接続される。コンタクトプラグＣＰ４Ａ、ＣＰ５Ｃ、導電層３５Ａ、及び電極パッド４９Ａは、例えばタングステン（Ｗ）を含む。
【００８５】
図１６に、変形例の半導体記憶装置１０ｍにおける回路ブロックのレイアウトを示す。図１６（ａ）は半導体記憶装置１０ｍをＺ方向の上方から見た図であり、図１６（ｂ）は半導体記憶装置１０ｍをＺ方向の下方から見た図である。
【００８６】
図１６（ａ）、（ｂ）に示すように、メモリセルアレイ１１の両端にＷＬフックアップ領域１９が配置される。ＷＬフックアップ領域１９は、ワード線ＷＬが階段状にテラスを有しており、そのテラス部分にコンタクトが接続されている領域で、上述した階段領域に相当する。ＷＬフックアップ領域１９の外側にはコンタクト領域１８Ａが配置されている。コンタクト領域１８ＡにはコンタクトプラグＣＰ３およびＴＳＶ３１が配置されている。このコンタクト領域１８Ａに対向する位置にロウデコーダ１２が配置されていて、各ワード線ＷＬとロウデコーダ１２が電気的に接続されている。
【００８７】
メモリセルアレイ１１の中に一つ乃至複数のコンタクト領域１８が配置されている。コンタクト領域１８にはコンタクトプラグＣＰ７およびＴＳＶ３１Ａが配置されている。このコンタクト領域１８に対向する位置およびその周囲にセンスアンプ１４が配置されていて、各ビット線とセンスアンプ１４が電気的に接続されている。
【００８８】
レジスタおよびシーケンサ１６Ａがロウデコーダ１２とセンスアンプ１４の間に配置されている。レジスタおよびシーケンサ１６Ａの位置はこれに限らず、例えば、レジスタおよびシーケンサ１６Ａとロウデコーダ１２の位置が逆になっていても構わない。
【００８９】
４．第１実施形態の効果
第１実施形態の半導体記憶装置によれば、メモリセルを動作させるための周辺回路の信頼性を向上できると共に、基板面積を縮小することが可能である。
【００９０】
以下に、本実施形態の関連技術と、第１実施形態の効果について詳述する。半導体記憶装置は、メモリセルが複数配置されたメモリセルアレイと、メモリセルに対して書き込み、読み出し、及び消去等の動作を行うための周辺回路とを備える。周辺回路は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを含むｃＭＯＳ回路、及び下層配線等を有する。これらメモリセルアレイと周辺回路は、同一の半導体基板（またはチップ）上に形成される。このため、基板面積（またはチップ面積）を縮小するために、周辺回路をメモリセルアレイの下に配置する構造、すなわち半導体基板上に周辺回路を設け、周辺回路上にメモリセルアレイを設ける構造が用いられる場合がある。
【００９１】
このような構造では、周辺回路を形成した後に、メモリセルアレイを形成する必要がある。このため、ｐＭＯＳ及びｎＭＯＳトランジスタや下層配線は、メモリセルアレイを形成する時の熱工程の影響を受ける。これにより、ｐＭＯＳ及びｎＭＯＳトランジスタの特性や下層配線の抵抗値等の特性が劣化してしまう場合ある。
【００９２】
第１実施形態では、半導体基板の第１主面にメモリセルアレイを設け、第１主面に対向する第２主面に周辺回路を設ける。さらに、メモリセルアレイと周辺回路とを電気的に接続するビアを半導体基板内に設ける。これにより、半導体基板の第１主面にメモリセルアレイを形成し、その後に、第２主面に周辺回路を形成することが可能となる。この結果、周辺回路に対するメモリセルアレイ形成時の熱工程の影響を無くすことができる。すなわち、メモリセルアレイ形成時の熱工程の影響によって、ｐＭＯＳ及びｎＭＯＳトランジスタの特性や下層配線の抵抗値等の特性が劣化するのを防ぐことができる。
【００９３】
さらに、半導体基板の１つの主面にメモリセルアレイと周辺回路を並べて配置するのではなく、半導体基板の対向する２つの主面（すなわち、両面）にメモリセルアレイと周辺回路をそれぞれ配置するため、メモリセルアレイ及び周辺回路の形成に必要な基板面積を縮小することが可能である。さらには、半導体記憶装置を形成するための基板面積を縮小できるため、動作時の低消費電力化や、動作の高速化を図ることができる。
【００９４】
また、メモリセルアレイ形成時の熱工程の影響を排除できるため、電極パッド３７、４９にアルミニウム（Ａｌ）あるいは銅（Ｃｕ）を用い、導電層３５に銅（Ｃｕ）を用いることができる。これにより、電極の接続抵抗、及び配線抵抗を低減することが可能である。
【００９５】
［第２実施形態］
次に、第２実施形態の半導体記憶装置について説明する。第２実施形態では、第１実施形態で説明したＮＡＮＤ型フラッシュメモリ（以下、メモリチップと記す）１０を三次元に積層した例を示す。第１実施形態の複数のメモリチップ１０は、メモリチップの各々の上面に設けた電極パッド同士を接合することにより、複数のメモリチップ１０間を電気的に接続しつつ積層可能である。なお、第１実施形態の変形例の半導体記憶装置１０ｍも、同様に三次元に積層可能である。
【００９６】
１．半導体記憶装置の構成
第２実施形態の半導体記憶装置は、第１実施形態で説明したメモリチップを３個備えるものとし、それぞれを１０Ａ、１０Ｂ、１０Ｃとする。メモリチップ１０Ａ、１０Ｂ、１０Ｃは、全て同じ構成を有してもよいし、それぞれが異なる構成を有してもよい。また、メモリチップを３個備える場合を説明するが、３個に限定するわけではなく、２個でもよいし、４個以上であってもよい。
【００９７】
図１７は、第２実施形態の半導体記憶装置の第１構成例を示す断面図である。メモリチップ１０Ａ上のＺ方向にメモリチップ１０Ｂが積層され、メモリチップ１０Ｂ上のＺ方向にメモリチップ１０Ｃが積層される。メモリチップ１０Ａ、１０Ｂ、１０Ｃの各々は、メモリセルアレイ１１が設けられたメモリアレイ領域１００と、周辺回路が設けられた周辺回路領域２００とを有する。メモリチップ１０Ａ、１０Ｂ、１０Ｃの各々のメモリアレイ領域１００の上面には電極パッド４９が設けられる。メモリチップ１０Ａ、１０Ｂ、１０Ｃの各々の周辺回路領域２００の上面には電極パッド３７が設けられる。
【００９８】
メモリチップ１０Ａが有するメモリセルアレイ１１及び周辺回路は、電極パッド３７、４９を介してメモリチップ１０Ｂが有するメモリセルアレイ１１及び周辺回路に電気的に接続される。メモリチップ１０Ｂのメモリセルアレイ１１及び周辺回路は、電極パッド３７、４９を介してメモリチップ１０Ｃが有するメモリセルアレイ１１及び周辺回路に電気的に接続される。
【００９９】
具体的には、メモリチップ１０Ａの周辺回路領域２００の電極パッド３７と、メモリチップ１０Ｂのメモリアレイ領域１００の電極パッド４９とを対向するように合わせる。これにより、メモリチップ１０Ａの電極パッド３７とメモリチップ１０Ｂの電極パッド４９とが接合し、電気的に接続される。さらに、メモリチップ１０Ｂの周辺回路領域２００の電極パッド３７と、メモリチップ１０Ｃのメモリアレイ領域１００の電極パッド４９とを対向するように合わせる。これにより、メモリチップ１０Ｂの電極パッド３７とメモリチップ１０Ｃの電極パッド４９が接合し、電気的に接続される。このようにして、メモリチップ１０Ａ、１０Ｂ、１０Ｃ内のメモリセルアレイ１１及び周辺回路が電気的に接続される。
【０１００】
次に図１８を用いて、第２実施形態の半導体記憶装置の第２構成例について説明する。図１８は、第２実施形態の半導体記憶装置の第２構成例を示す断面図である。第１構成例と同様に、メモリチップ１０Ａ上のＺ方向にメモリチップ１０Ｂが積層され、メモリチップ１０Ｂ上のＺ方向にメモリチップ１０Ｃが積層される。メモリチップ１０Ａ、１０Ｂ、１０Ｃの各々のメモリアレイ領域１００の上面には電極パッド４９が設けられ、メモリチップ１０Ａ、１０Ｂ、１０Ｃの各々の周辺回路領域２００の上面には電極パッド３７が設けられる。
【０１０１】
図１８に示すように、メモリチップ１０Ａの周辺回路領域２００の電極パッド３７と、メモリチップ１０Ｂの周辺回路領域２００の電極パッド３７とを対向するように合わせる。これにより、メモリチップ１０Ａの電極パッド３７とメモリチップ１０Ｂの電極パッド３７とが接合し、電気的に接続される。さらに、メモリチップ１０Ｂのメモリアレイ領域１００の電極パッド４９と、メモリチップ１０Ｃのメモリアレイ領域１００の電極パッド４９とを対向するように合わせる。これにより、メモリチップ１０Ｂの電極パッド４９とメモリチップ１０Ｃの電極パッド４９が接合し、電気的に接続される。このようにして、メモリチップ１０Ａ、１０Ｂ、１０Ｃ内のメモリセルアレイ１１及び周辺回路が電気的に接続される
第１及び第２構成例で示したように、複数のメモリチップを三次元に積層する際に、周辺回路領域２００上面の電極パッド３７と、メモリアレイ領域１００上面の電極パッド４９とを接続してもよいし、周辺回路領域２００上面の電極パッド３７同士を接続してもよいし、さらに、メモリアレイ領域１００上面の電極パッド４９同士を接続してもよい。
【０１０２】
その他の構成及び構造は、前述した第１実施形態と同様である。
【０１０３】
２．第２実施形態の効果
第２実施形態では、メモリチップ両面のメモリアレイ領域１００及び周辺回路領域２００に設けられた電極パッドのいずれかに、他のメモリチップの電極パッドのいずれかを対向するように合わせることにより、複数のメモリチップを容易に三次元に（あるいはＺ方向に）積層することが可能である。これにより、半導体記憶装置における記憶容量の大容量化を図ることができる。その他の効果は、前述した第１実施形態と同様である。
【０１０４】
［その他変形例等］
更に、前記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、さらには半導体メモリ以外の種々の記憶装置に適用できる。
【０１０５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１０６】
１０…ＮＡＮＤ型フラッシュメモリ、１０Ａ，１０Ｂ，１０Ｃ…メモリチップ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…ドライバ、１４…センスアンプ、１５…アドレスレジスタ、１６…コマンドレジスタ、１７…シーケンサ、２０…コントローラ、３０…半導体基板、３１…ビア（ＴＳＶ（Through Silicon Via））、３２…ｎチャネル型ＭＯＳトランジスタ、３３…ｐチャネル型ＭＯＳトランジスタ、３４Ａ…素子分離領域、３４Ｂ…絶縁層、３５…導電層、３６…絶縁層、３７…電極パッド、４０…絶縁層、４１…導電層、４１Ａ…導電パッド、４２…絶縁層、４３…導電層、４４_０〜４４_７…導電層、４５…導電層、４６Ａ，４６Ｂ…導電層、４７…導電パッド、４８…絶縁層、４９…電極パッド、５０…セル絶縁膜、５１…ブロック絶縁膜、５２…電荷蓄積膜、５３…トンネル絶縁膜、５４…半導体層、６１…絶縁層、６２…メモリホール、６３…保護層、６４…半導体基板、１００…メモリアレイ領域、２００…周辺回路領域、ＣＰ１〜ＣＰ４，ＣＰ５Ａ，ＣＰ５Ｂ，ＣＰ６…コンタクトプラグ、ＭＰ…メモリピラー。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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