(57)【要約】【課題】高フレームレートを維持しつつ、横線ノイズを低減することが可能な撮像装置を提供する。【解決手段】本開示のある実施形態による撮像装置は、光電変換部、ならびに、ソースおよびドレインのうちの一方が光電変換部に電気的に接続された第１トランジスタを含む画素と、第１コンデンサを含み、第１電圧を発生させる第１電圧発生回路と、第２コンデンサを含み、第２電圧を発生させる第２電圧発生回路と、第１電圧発生回路に電気的に接続された第１入力端子、第２電圧発生回路に電気的に接続された第２入力端子、および、第１トランジスタのソースおよびドレインのうちの他方に電気的に接続された第１出力端子を有し、第１入力端子を第１出力端子に接続させるか、あるいは、第２入力端子を第１出力端子に接続させるかを切り替える第１切替回路とを有する。【選択図】図３
2020127210.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部、ならびに、ソースおよびドレインのうちの一方が前記光電変換部に電気的に接続された第１トランジスタを含む画素と、
第１コンデンサを含み、第１電圧を発生させる第１電圧発生回路と、
第２コンデンサを含み、第２電圧を発生させる第２電圧発生回路と、
前記第１電圧発生回路に電気的に接続された第１入力端子、前記第２電圧発生回路に電気的に接続された第２入力端子、および、前記第１トランジスタのソースおよびドレインのうちの他方に電気的に接続された第１出力端子を有し、前記第１入力端子を前記第１出力端子に接続させるか、あるいは、前記第２入力端子を前記第１出力端子に接続させるかを切り替える第１切替回路と
を備える、撮像装置。
【請求項２】
前記第１切替回路の前記第１出力端子は、配線を介して前記第１トランジスタのソースおよびドレインのうちの前記他方に直接接続されている、
請求項１に記載の撮像装置。
【請求項３】
前記画素は、ゲートが前記光電変換部に電気的に接続された第２トランジスタをさらに含み、
前記撮像装置は、前記第２トランジスタのソースおよびドレインのうちの一方に電気的に接続された第３入力端子と、前記第１切替回路の前記第１出力端子に電気的に接続された第４入力端子と、前記リセットトランジスタのソースおよびドレインのうちの前記他方に電気的に接続された第２出力端子とを有する反転増幅器をさらに備える、
請求項１に記載の撮像装置。
【請求項４】
前記第２トランジスタのソースおよびドレインのうちの前記一方、ならびに、前記反転増幅器の前記第３入力端子に電気的に接続された負荷部と、
第３コンデンサを含み、第３電圧を発生させる第３電圧発生回路と、
第４コンデンサを含み、第４電圧を発生させる第４電圧発生回路と、
前記第３電圧発生回路に電気的に接続された第５入力端子、前記第４電圧発生回路に電気的に接続された第６入力端子、および、前記負荷部に電気的に接続された第３出力端子を有し、前記第５入力端子を前記第３出力端子に接続させるか、あるいは、前記第６入力端子を前記第３出力端子に接続させるかを切り替える第２切替回路と
をさらに備える、請求項３に記載の撮像装置。
【請求項５】
前記画素は、ゲートが前記光電変換部に電気的に接続された第２トランジスタをさらに含み、
前記第１切替回路の前記第１出力端子は、前記第２トランジスタのソースおよびドレインのうちの一方に電気的に接続され、
前記第２トランジスタのソースおよびドレインのうちの他方は、前記第１トランジスタのソースおよびドレインのうちの前記他方に電気的に接続されている、
請求項１に記載の撮像装置。
【請求項６】
前記第２トランジスタのソースおよびドレインのうちの前記他方に電気的に接続された負荷部と、
第３コンデンサを含み、第３電圧を発生させる第３電圧発生回路と、
第４コンデンサを含み、第４電圧を発生させる第４電圧発生回路と、
前記第３電圧発生回路に電気的に接続された第５入力端子、前記第４電圧発生回路に電気的に接続された第６入力端子、および、前記負荷部に電気的に接続された第３出力端子を有し、前記第５入力端子を前記第３出力端子に接続させるか、あるいは、前記第６入力端子を前記第３出力端子に接続させるかを切り替える第２切替回路と、
をさらに備える、請求項５に記載の撮像装置。
【請求項７】
前記第１切替回路は、第１フレームに対応する第１の１フレーム期間中の、前記光電変換部によって生成された電荷がリセットされる期間において、前記第１入力端子を前記第１出力端子に接続し、前記第１の１フレーム期間の次の第２フレームに対応する第２の１フレーム期間中の、前記光電変換部によって生成された電荷がリセットされる期間において、前記第２入力端子を前記第１出力端子に接続する、
請求項１から６のいずれか１項に記載の撮像装置。
【請求項８】
前記画素に関する１フレーム期間は、第１の行リセット期間および前記第１の行リセット期間とは異なる第２の行リセット期間を含み、
前記第１切替回路は、前記第１の行リセット期間において前記第１入力端子を前記第１出力端子に接続し、前記第２の行リセット期間において、前記第２入力端子を前記第１出力端子に接続し、
前記光電変換部によって生成された電荷は、前記第１の行リセット期間および前記第２の行リセット期間において、リセットされる、
請求項１から６のいずれか１項に記載の撮像装置。
【請求項９】
前記第１電圧発生回路および前記第２電圧発生回路は、サンプルホールド回路を含む、
請求項１から８のいずれか１項に記載の撮像装置。
【請求項１０】
前記第３電圧発生回路および前記第４電圧発生回路は、サンプルホールド回路を含む、
請求項４または６に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像装置（「イメージセンサ」とも呼ばれる。）に関する。
【背景技術】
【０００２】
近年、デジタルビデオカメラおよびデジタルスチルカメラなどが広く一般に普及している。これらのカメラには、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサまたはＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサが用いられている。中でも、ＣＭＯＳイメージセンサが主流となってきている。その理由の１つは、周辺回路を同一チップ内に実装できるので、撮像装置から信号を高速に読み出すことができ、高速化・高解像度化を実現できるからである。
【０００３】
下記の特許文献１は、受光部に有機光電変換膜を用いた撮像装置を開示している。特許文献２は、サンプルホールド回路を備えた撮像装置を開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２２８６２１号公報
【特許文献２】特開２０１１−１０９２８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
高フレームレート撮影時に発生する横線ノイズをさらに抑制することが望まれている。本開示の限定的ではないある例示的な一実施形態は、高フレームレートを維持しつつ、横線ノイズを低減することが可能な撮像装置を提供する。
【課題を解決するための手段】
【０００６】
本開示の一態様に係る撮像装置は、信号を発生させる光電変換部、ならびに、ソースおよびドレインのうちの一方が前記光電変換部に電気的に接続され、前記光電変換部によって生成された電荷をリセットするリセットトランジスタを含む画素と、第１電圧を発生させる第１電圧発生回路と、前記第１電圧に等しい第２電圧を発生させる第２電圧発生回路と、前記第１電圧発生回路に電気的に接続された第１入力端子、前記第２電圧発生回路に電気的に接続された第２入力端子、および、前記リセットトランジスタのソースおよびドレインのうちの他方に電気的に接続された第１出力端子を有する第１切替回路とを備え、前記第１切替回路は、少なくとも、前記光電変換部によって生成された電荷がリセットされる期間において、前記第１入力端子または前記第２入力端子のいずれか一方を前記第１出力端子に選択的に接続する。
【発明の効果】
【０００７】
本開示の一態様によれば、高フレームレートを維持しつつ、横線ノイズを低減することが可能な撮像装置を提供できる。
【図面の簡単な説明】
【０００８】
【図１】図１は、３Ｔｒ読み出し回路を有する有機ＣＭＯＳイメージセンサの典型的な動作タイミングを示すタイミングチャートである。
【図２】図２は、ランダム横線ノイズの発生メカニズムを説明するための図である。
【図３】図３は、例示的な第１の実施形態に係る撮像装置１の回路構成を示す模式図である。
【図４Ａ】図４Ａは、リセット電圧生成回路５０の例示的な回路構成を示す模式図である。
【図４Ｂ】図４Ｂは、単一の電圧制御回路を有するリセット電圧生成回路の構成の一例を示す模式図である。
【図５】図５は、例示的な第１の実施形態に係る撮像装置１の駆動タイミングを示すタイミングチャートである。
【図６】図６は、例示的な第１の実施形態に係る撮像装置１の別の駆動タイミングを示すタイミングチャートである。
【図７】図７は、例示的な第２の実施形態に係る撮像装置１Ａの回路構成を示す模式図である。
【図８Ａ】図８Ａは、撮像装置１Ａが有する参照電圧印加回路３０の回路構成の典型例を示す模式図である。
【図８Ｂ】図８Ｂは、単一の電圧制御回路を有する参照電圧印加回路の構成の一例を示す模式図である。
【図９】図９は、例示的な第２の実施形態に係る撮像装置１Ａの駆動タイミングを示すタイミングチャートである。
【図１０】図１０は、連続するフレーム間における、第１参照電圧印加回路６０および第２参照電圧印加回路６１が有効化されている各有効化期間を示すタイミング図である。
【図１１】図１１は、第２切替回路６２のスイッチの制御タイミングの他の一例を示すタイミング図である。
【図１２】図１２は、スイッチＳＷＶ＿ＳＨ＿１およびスイッチＳＷＶ＿ＳＨ＿２の制御タイミングの一例を示すタイミング図である。
【図１３Ａ】図１３Ａは、例示的な第３の実施形態に係る撮像装置１Ｂの回路構成を示す模式図である。
【図１３Ｂ】図１３Ｂは、単一の電圧制御回路を有するバイアス回路の構成の一例を示す模式図である。
【図１４】図１４は、例示的な第４の実施形態に係る撮像装置１Ｃの回路構成を示す模式図である。
【図１５】図１５は、撮像装置１Ｃにおける第２切替回路６２Ａのスイッチの制御タイミングの一例を示すタイミング図である。
【図１６】図１６は、第２切替回路６２Ａのスイッチの制御タイミングの他の一例を示すタイミング図である。
【図１７】図１７は、例示的な第５の実施形態に係る撮像装置１Ｄの回路構成を示す模式図である。
【図１８】図１８は、帰還経路を形成可能な画素の例示的な回路構成を示す模式図である。
【図１９】図１９は、帰還経路を形成可能な画素の他の例示的な回路構成を示す模式図である。
【図２０Ａ】図２０Ａは、例示的な第６の実施形態に係る撮像装置１Ｅの回路構成の例を示す模式図である。
【図２０Ｂ】図２０Ｂは、例示的な第６の実施形態に係る撮像装置１Ｅの回路構成の他の例を示す模式図である。
【図２１】図２１は、第６の実施形態の回路構成の変形例を示す模式図である。
【発明を実施するための形態】
【０００９】
先ず、本開示の実施形態を説明する前に、本発明者らが考察した、従来技術の問題点を説明する。
【００１０】
近年のイメージセンサにおける画素数の増加に伴い、１画素あたりの面積が減少し、受光部の面積が縮小している。そのため、各画素における感度および飽和電子数の低下が大きな問題となっている。この問題を解決するイメージセンサとして、受光部に有機光電変換膜を用いた有機ＣＭＯＳイメージセンサが提案されている。
【００１１】
例えば特許文献１に開示される有機ＣＭＯＳイメージセンサは、読み出し回路の上方に有機光電変換膜を備えている。読み出し回路と、有機光電変換膜を含む受光部とは、金属配線で電気的に接続される。この有機ＣＭＯＳセンサによると、画素サイズが縮小しても、受光部の面積を確保できるので、画素感度および飽和電子数を高く維持できる。
【００１２】
有機ＣＭＯＳイメージセンサを含むＣＭＯＳイメージセンサは一般的に、３つのトランジスタから構成された読み出し回路（以下、「３Ｔｒ読み出し回路」と呼ぶ。）または４つのトランジスタから構成された読み出し回路（以下、「４Ｔｒ読み出し回路」と呼ぶ。）を有している。以下、それぞれの読み出し回路を詳細に説明する。
【００１３】
特許文献１に開示される有機ＣＭＯＳイメージセンサは、３Ｔｒ読み出し回路を有している。その読み出し回路では、受光部とＦＤ（フローティングディフュージョン）ノードとが電気的に接続されている。また、ＦＤノードに蓄積された電荷をリセットするリセットトランジスタが設けられている。以下、ＦＤノードに蓄積された電荷をリセットすることを「画素をリセットする」と呼ぶことがある。
【００１４】
図１は、３Ｔｒ読み出し回路を有する有機ＣＭＯＳイメージセンサの典型的な動作タイミングを示している。一般に、イメージセンサは、複数の画素が２次元に配置された画素アレイを有する。図１では、説明を簡素化するために、画素アレイに含まれる複数の行のうちの１行目における動作タイミングと、２行目における動作タイミングとを取り出して示している。ここで、１行目に着目する。先ず時刻ｔ１において画素をリセットする。本明細書では、ある１行分の画素をリセットすることを「行リセット」と呼び、１行分の画素のリセットのための期間を「行リセット期間」と呼ぶ。行リセットにより、リセット対象の行にある画素内のＦＤノードの電荷が排出される。なお、信号電荷の蓄積に先立って各行において実行される行リセットは、一般に電子シャッター動作と呼ばれる。図１に示す例において、１行目の電子シャッタとしての「行リセット期間」（１行目に関する第１の行リセット期間）は、時刻ｔ１からｔ２までの期間である。電子シャッター動作、換言すれば、行リセットのタイミングを調整することで、露光時間が制御される。
【００１５】
時刻ｔ２からｔ３までが露光期間である。時刻ｔ２から露光を開始し、露光により発生した電荷に応じた信号レベルを時刻ｔ３で読み出す（１回目の信号読み出し）。その後で再度行リセットを行い、ＦＤノードに電荷が蓄積されていない、暗時の信号レベルを読み出す（２回目の信号読み出し）。２回目の信号読み出しにおいて取得された信号レベルは、画素から画素信号を取得する際の基準レベルとして利用される。すなわち、画素信号として、１回目の信号読み出しで得られた信号レベルと、２回目の信号読み出しで得られた信号レベルとの差分が取得される。本明細書では、ある行に関する、信号読み出しのための期間を「信号読み出し期間」と呼ぶ。この例では、１行目に関する「信号読み出し期間」は、時刻ｔ３からｔ４までの期間である。この動作例では、「信号読み出し期間」（図１中の時刻ｔ３〜ｔ４）は、基準レベルの読み出しに先立ち、ＦＤノードの電圧をリセットするための第２の行リセット期間（図１中の「信号読み出し期間」中の「ＦＤリセット」）を含んでいる。
【００１６】
２行目に関する動作タイミングを参照すればわかるように、画素アレイ中の他の行に対しても、１行目と同様に行リセットおよび信号読み出しが順次実行される。ここでは、１フレームの画像の取得において、全ての行について、１行目に関する動作と同様の動作を
順次に実行する。すなわち、ここでは、いわゆるローリングシャッタを適用した動作を例示する。
【００１７】
時刻ｔ１から始まるフレームの後のフレームにおける動作は、時刻ｔ１から始まるフレームに関する上記の動作と同様の動作の繰り返しである。なお、図１に示す例では、次のフレームにおける電子シャッターとしての行リセットが時刻ｔ４において実行されている。つまり、図１では、露光期間が最も長くなる設定を想定し、各行において、電子シャッターとしての行リセットをその前のフレームの、暗時に相当する信号レベルの読み出しの直後に実施する例を示している。図１から容易に理解されるように、画素アレイの各行について、前のフレームにおける信号読み出し期間の終了から時間をあけて行リセット期間を開始すれば、露光期間の長さを短縮することができる。
【００１８】
本明細書では、ある行に関する、１つのフレームに対応する期間を「１フレーム期間」と呼ぶ。換言すれば、画素アレイ中のある行に着目したとき、電子シャッターとしての行リセット期間の開始から信号読み出し期間の終了（典型的には暗時に相当する信号レベルの読み出しの終了）までの期間を「１フレーム期間」と呼ぶ。図１に示す例においては、時刻t１から時刻t４までの期間が、１行目の「１フレーム期間」に相当する。また、本明細書では、行単位での順次の信号の読み出しにおいて、最初の行における電子シャッターとしての行リセット期間の開始から最後の行における信号読み出し期間の終了（典型的には暗時に相当する信号レベルの読み出しの終了）までの期間を「フレーム走査期間」と呼ぶ。本明細書では、最初の行における電子シャッターとしての行リセット期間の開始から最後の行における電子シャッターとしての行リセット期間の終了までの期間を「行リセット走査期間」と呼ぶ。
【００１９】
３Ｔｒ読み出し回路においては、受光部からＦＤノードへの電荷の転送動作を行わないので、受光部が完全空乏化されていない場合でも、転送ノイズおよび残像が発生し難い。これに対して、４Ｔｒ読み出し回路は、受光部からＦＤノードに全ての信号電荷を転送（「完全転送」と呼ばれる。）するための転送トランジスタを有している。４Ｔｒ読み出し回路においては、完全転送がなされないと、不完全転送ノイズおよび残像が発生する。そのため、受光部の完全空乏化が求められる。
【００２０】
有機ＣＭＯＳセンサにおいては、その構造上完全転送は困難であり、有機ＣＭＯＳセンサの構造を考慮すると、そのセンサには３Ｔｒ読み出し回路の方が適用しやすいといえる。しかしながら、３Ｔｒ読み出し回路においては、列方向（複数の画素の列が延びる方向）に共通に接続された複数の画素に印加されるリセット電圧、および、画素の電圧信号を垂直信号線に読み出すための電流源であるバイアス回路に印加されるバイアス電圧が、露光期間中に行毎に変動し得る。それらの変動により、横線ノイズと呼ばれる行単位のノイズがランダムに発生する。本明細書では、そのノイズを「ランダム横線ノイズ」と呼ぶ。特に動画像において、ランダム横線ノイズは、動画像中に出たり消えたりを繰り返すので、画質を劣化させる要因の１つとなる。
【００２１】
以下、図２を参照しながら、ランダム横線ノイズの発生のメカニズムを説明する。図２は、ランダム横線ノイズの発生メカニズムを説明するための図であり、ある行に注目したときの、電子シャッターとしての行リセット期間、露光期間および信号読み出し期間の各期間中のリセット電圧の変化を模式的に示している。リセット電圧は、画素のＦＤノードの電圧を基準レベルにリセットするための基準電圧である。基準電圧は外部から供給することもできるし、内部で生成することもできる。基準電圧を外部から供給する場合、基準電圧は電源およびセット基板から外乱ノイズの影響を受け、基準電圧を内部で生成する場合、基準電圧は、電圧生成回路のトランジスタの熱ノイズおよび１／ｆノイズの影響を受ける。なお、リセット電圧の変動に起因するランダム横線ノイズは３Ｔｒ読み出し回路で
発生し、４Ｔｒ読み出し回路では発生しない。以下、その理由を説明する。
【００２２】
４Ｔｒ読み出し回路においては、光電変換部とＦＤノードとの間に転送トランジスタが接続される。そのような読み出し回路においては、先ずＦＤノードの電圧をリセットして基準レベルの信号を読み出し、その後転送トランジスタをオンにして光電変換部からＦＤノードに電荷を転送してその信号を読み出す。読み出された信号レベルと基準レベルとの差分を画素信号として取得する。このように、２回の信号読み出しの間にリセット動作がないので、リセット電圧の変動によるランダム横線ノイズは発生しない。
【００２３】
他方、３Ｔｒ読み出し回路においては、光電変換部とＦＤノードとは電気的に分離されていない。上述したように、典型的には、フレーム走査期間中、各行において、ＦＤノードの電圧を基準レベルにするための電子シャッターとしての行リセットと、暗時に相当する信号レベルの読み出しの前の行リセットとの２回の行リセットが実行される。つまり、上述した例において各行に着目すれば、１フレーム期間中に行リセットが２回実行されている。換言すれば、上述した例において、１フレーム期間は、２つの行リセット期間を含んでいる。この２回の行リセットのそれぞれにおけるリセット電圧が、上述したノイズの影響により変動し得る。ノイズの影響によってこれらのリセット電圧の間でずれが発生すると、１行単位で時間的に変動する信号オフセットが画素信号に加算される。その信号オフセットがランダム横線ノイズとして視認される。
【００２４】
このランダム横線ノイズは、画素の電圧信号を垂直信号線に読み出すための電流源のバイアス線、および、アナログ−デジタル変換（ＡＤ変換）に用いられるランプ電圧線の電圧変動などによっても発生し得る。それらの電圧変動によって発生するランダム横線ノイズを抑制するために、ＦＤノードのリセットからＡＤ変換の終了までの期間にサンプルホールド回路を用いる技術が広く知られている。例えば特許文献２に開示された４Ｔｒ読み出し回路において、そのような技術が用いられている。
【００２５】
３Ｔｒ読み出し回路においても、時刻ｔ１から時刻ｔ４までの期間（図１参照）でサンプルホールド回路がリセット電圧をホールドすれば、ランダム横線ノイズの抑制が期待できる。ただし、近年、フレームレートの高速化により、あるフレームの信号読み出し走査と次のフレームのシャッター走査とを重ねてイメージセンサを駆動させることがある。すなわち、あるフレームのフレーム走査期間の一部と、次のフレームのフレーム走査期間の一部とを重複させることがある。ランダム横線ノイズを抑制する観点からは、フレーム走査期間にわたってリセット電圧をホールドしておくことが理想的である。しかしながら、互いに隣接する２つのフレームの間で信号読み出し走査とシャッター走査とが並行して実行されるような駆動方法では、リセット電圧のホールドがフレームを跨ってしまう。このように、フレームレートの高速化とサンプルホールドによるノイズ対策とは両立が困難である。
【００２６】
図２に示されるように、リセット電圧のサンプルホールドがないと、リセット電圧は絶えず変動する。この例では、電子シャッターとしての行リセット期間中のリセット電圧の平均値を基準として、暗時に相当する信号レベルの読み出し前のリセット電圧の瞬時値が最大でΔＶ１変動している。特許文献２の従来技術によると、サンプルホールド回路は、蓄積電荷の信号読み出しが完了してから基準レベルの信号読み出しが完了するまでの期間にリセット電圧をホールドし、それ以外の期間においてサンプリングする。このような動作により、蓄積電荷の信号読み出しの開始から基準レベルの信号読み出しの終了までの期間（図１の時刻ｔ３〜ｔ４）のリセット電圧の変動を抑制している。
【００２７】
しかしながら、３Ｔｒ読み出し回路を用いる場合、このような動作によっては露光期間（図１の時刻ｔ２〜ｔ３）中のノイズによるリセット電圧の変動を抑制できない。図２の
例では、信号読み出し時のリセット電圧の平均値が、電子シャッターとしての行リセット期間中のリセット電圧の平均値を基準としてΔＶ２変動している（中央のグラフ）。このように、１フレーム期間においてリセット電圧が変動すると、従来の技術によっては、ランダム横線ノイズを効果的に抑制することはできない。
【００２８】
このような課題に鑑み検討した結果、本発明者らは、そのトレードオフを解消する、新規な構造を有する撮像装置に想到した。
【００２９】
本開示は、下記の項目に記載の撮像装置を含んでいる。
【００３０】
〔項目１〕
２次元に配置された複数の画素と、
行走査信号を生成する行走査回路と、
各々が行毎に配置され、同一行の画素に接続された複数のリセット電圧線と、
複数のリセット電圧線を介して複数の画素に電気的に接続可能であり、リセット電圧を生成する第１および第２リセット電圧生成回路と、
奇数フレームにおいて、第１および第２リセット電圧生成回路の一方と複数の画素とを電気的に接続し、偶数フレームにおいて、第１および第２リセット電圧生成回路の他方と複数の画素とを電気的に接続する第１切替回路と、
を備える撮像装置。
【００３１】
項目１に記載の撮像装置によると、外乱ノイズまたは熱ノイズなどに起因したリセット電圧の変動を抑止できる。
【００３２】
〔項目２〕
２次元に配置された複数の画素と、
行走査信号を生成する行走査回路と、
各々が列毎に配置され、同一列の画素に接続された複数の列信号線と、
各々が列毎に配置され、同一列の列信号線に接続された複数の反転増幅器と、
各々が列毎に配置され、同一列の反転増幅器の出力端子に接続された複数のフィードバック信号線と、
共通の参照電圧線を介して複数の反転増幅器の参照電圧用入力端子に電気的に接続可能であり、複数の反転増幅器の参照電圧を生成する第１および第２参照電圧印加回路と、
奇数フレームにおいて、第１および第２参照電圧印加回路の一方と複数の反転増幅器の参照電圧用入力端子とを電気的に接続し、偶数フレームにおいて、第１および第２参照電圧印加回路の他方と複数の反転増幅器の参照電圧用入力端子とを電気的に接続する第２切替回路と、
を備える撮像装置。
【００３３】
項目２に記載の撮像装置によると、外乱ノイズまたは熱ノイズなどに起因した参照電圧の変動を抑止できる。
【００３４】
〔項目３〕
各々が列毎に配置され、同一列の列信号線に接続された複数の負荷部に電気的に接続可能であり、複数の負荷部の制御電圧を生成する第１および第２バイアス回路と、
奇数フレームにおいて、第１および第２バイアス回路の一方と複数の負荷部とを電気的に接続し、偶数フレームにおいて、第１および第２バイアス回路の他方と複数の負荷部とを電気的に接続する第３切替回路と、
をさらに備える、項目２に記載の撮像装置。
【００３５】
項目３に記載の撮像装置によると、外乱ノイズまたは熱ノイズなどに起因したバイアス電圧の変動を抑止できる。
【００３６】
〔項目４〕
複数の画素の各々は、
入射光を光電変換する光電変換部と、
リセット回路および増幅回路を含み、光電変換部の信号を検出する信号検出回路と、
を有し、
増幅回路は、光電変換部に発生した電荷に応じた信号電圧を列毎の列信号線に出力し、
行走査回路は、リセット回路を制御する制御信号を信号検出回路に供給する、項目１から３のいずれかに記載の撮像装置。
【００３７】
項目４に記載の撮像装置によると、ランダム横線ノイズを抑制できる有機ＣＭＯＳイメージセンサを提供し得る。
【００３８】
〔項目５〕
２次元に配置された複数の画素であって、各々が、光電変換部、光電変換部にゲートが接続された増幅トランジスタ、および、増幅トランジスタのソースと光電変換部とを電気的に接続するフィードバック線を有する複数の画素と、
各々が列毎に配置され、同一列の画素に接続された複数の列信号線と、
第４切替回路と、
第４切替回路を介して増幅トランジスタのドレインに電気的に接続可能であり、増幅トランジスタのドレイン電圧を生成する第１および第２ドレイン電圧印加回路と、
を備え、
増幅トランジスタのソースは、複数の列信号線のうちの対応する１つに電気的に接続されており、
第４切替回路は、奇数フレームにおいて、第１および第２ドレイン電圧印加回路の一方と増幅トランジスタのドレインとを電気的に接続し、偶数フレームにおいて、第１および第２ドレイン電圧印加回路の他方と増幅トランジスタのドレインとを電気的に接続する、撮像装置。
【００３９】
項目５に記載の撮像装置によると、外乱ノイズまたは熱ノイズなどに起因した、増幅トランジスタのドレイン電圧の変動を抑止できる。
【００４０】
〔項目６〕
各々が列毎に配置され、同一列の列信号線に接続された複数の負荷部に電気的に接続可能であり、複数の負荷部の制御電圧を生成する第１および第２バイアス回路と、
奇数フレームにおいて、第１および第２バイアス回路の一方と複数の負荷部とを電気的に接続し、偶数フレームにおいて、第１および第２バイアス回路の他方と複数の負荷部とを電気的に接続する第５切替回路と、
をさらに備える、項目５に記載の撮像装置。
【００４１】
項目６に記載の撮像装置によると、より効果的にランダム横線ノイズを抑止し得る。
【００４２】
〔項目７〕
複数の列信号線は、複数の画素の列毎に配置された第１の列信号線および第２の列信号線を含み、
同一列の画素のうちの少なくとも一部の画素は、第１の列信号線に接続されており、
同一列の画素のうちの他の画素は、第２の列信号線に接続されている、項目２、３、５または６に記載の撮像装置。
【００４３】
項目７に記載の撮像装置によると、高フレームレート撮影を実現できる。
【００４４】
〔項目８〕
同一列の画素のうちの少なくとも一部の画素は、複数の画素の奇数行に配置された画素であり、
同一列の画素のうちの他の画素は、複数の画素の偶数行に配置された画素である、項目７に記載の撮像装置。
【００４５】
〔項目９〕
奇数フレームの行走査期間の一部は、偶数フレームの行走査期間の一部と重複している、項目１から８のいずれかに記載の撮像装置。
【００４６】
項目９に記載の撮像装置によると、高フレームレート撮影を実現できる。
【００４７】
〔項目１０〕
２次元に配置された複数の画素と、
行走査信号を生成する行走査回路と、
各々が行毎に配置され、同一行の画素に接続された複数のリセット電圧線と、
複数のリセット電圧線を介して複数の画素に電気的に接続可能であり、リセット電圧を生成する第１および第２リセット電圧生成回路と、
行リセット期間において、第１および第２リセット電圧生成回路の一方と複数の画素とを電気的に接続し、画素信号読み出し期間において、第１および第２リセット電圧生成回路の他方と複数の画素とを電気的に接続する第１切替回路と、
を備える撮像装置。
【００４８】
項目１０に記載の撮像装置によると、外乱ノイズまたは熱ノイズなどに起因したリセット電圧の変動を抑止できる。
【００４９】
〔項目１１〕
２次元に配置された複数の画素と、
行走査信号を生成する行走査回路と、
各々が列毎に配置され、同一列の画素に接続された複数の列信号線と、
各々が列毎に配置され、同一列の列信号線に接続された複数の反転増幅器と、
各々が列毎に配置され、同一列の反転増幅器の出力端子に接続された複数のフィードバック信号線と、
共通の参照電圧線を介して複数の反転増幅器の参照電圧用入力端子に電気的に接続可能であり、複数の反転増幅器の参照電圧を生成する第１および第２参照電圧印加回路と、
行リセット期間において、第１および第２参照電圧印加回路の一方と複数の反転増幅器の参照電圧用入力端子とを電気的に接続し、画素信号読み出し期間において、第１および第２参照電圧印加回路の他方と複数の反転増幅器の参照電圧用入力端子とを電気的に接続する第２切替回路と、
を備える撮像装置。
【００５０】
項目１１に記載の撮像装置によると、外乱ノイズまたは熱ノイズなどに起因した参照電圧の変動を抑止できる。
【００５１】
〔項目１２〕
各々が列毎に配置され、同一列の列信号線に接続された複数の負荷部に電気的に接続可能であり、複数の負荷部の制御電圧を生成する第１および第２バイアス回路と、
行リセット期間において、第１および第２バイアス回路の一方と複数の負荷部とを電気的に接続し、画素信号読み出し期間において、第１および第２バイアス回路の他方と複数の負荷部とを電気的に接続する第３切替回路と、
をさらに備える、項目１１に記載の撮像装置。
【００５２】
項目１２に記載の撮像装置によると、外乱ノイズまたは熱ノイズなどに起因したバイアス電圧の変動を抑止できる。
【００５３】
〔項目１３〕
複数の画素の各々は、
入射光を光電変換する光電変換部と、
リセット回路および増幅回路を含み、光電変換部の信号を検出する信号検出回路と、
を有し、
増幅回路は、光電変換部に発生した電荷に応じた信号電圧を列毎の列信号線に出力し、
行走査回路は、リセット回路を制御する制御信号を信号検出回路に供給する、項目１０から１２のいずれかに記載の撮像装置。
【００５４】
項目１３に記載の撮像装置によると、ランダム横線ノイズを抑制できる有機ＣＭＯＳイメージセンサを提供し得る。
【００５５】
〔項目１４〕
２次元に配置された複数の画素であって、各々が、光電変換部、光電変換部にゲートが接続された増幅トランジスタ、および、増幅トランジスタのソースと光電変換部とを電気的に接続するフィードバック線を有する複数の画素と、
各々が列毎に配置され、同一列の画素に接続された複数の列信号線と、
第４切替回路と、
第４切替回路を介して増幅トランジスタのドレインに電気的に接続可能であり、増幅トランジスタのドレイン電圧を生成する第１および第２ドレイン電圧印加回路と、
を備え、
増幅トランジスタのソースは、複数の列信号線のうちの対応する１つに電気的に接続されており、
第４切替回路は、行リセット期間において、第１および第２ドレイン電圧印加回路の一方と増幅トランジスタのドレインとを電気的に接続し、画素信号読み出し期間において、第１および第２ドレイン電圧印加回路の他方と増幅トランジスタのドレインとを電気的に接続する、
撮像装置。
【００５６】
項目１４に記載の撮像装置によると、外乱ノイズまたは熱ノイズなどに起因した、増幅トランジスタのドレイン電圧の変動を抑止できる。
【００５７】
〔項目１５〕
各々が列毎に配置され、同一列の列信号線に接続された複数の負荷部に電気的に接続可能であり、複数の負荷部の制御電圧を生成する第１および第２バイアス回路と、
行リセット期間において、第１および第２バイアス回路の一方と複数の負荷部とを電気的に接続し、画素信号読み出し期間において、第１および第２バイアス回路の他方と複数の負荷部とを電気的に接続する第３切替回路と、
をさらに備える、項目１４に記載の撮像装置。
【００５８】
項目１５に記載の撮像装置によると、より効果的にランダム横線ノイズを抑止し得る。
【００５９】
〔項目１６〕
複数の負荷部の各々は、負荷トランジスタを含み、第１および第２バイアス回路は複数の負荷トランジスタを共有している、項目３、６、１２または１５に記載の撮像装置。
【００６０】
〔項目１７〕
複数の列信号線は、複数の画素の列毎に配置された第１の列信号線および第２の列信号線を含み、
同一列の画素のうちの少なくとも一部の画素は、第１の列信号線に接続されており、
同一列の画素のうちの他の画素は、第２の列信号線に接続されている、項目１１、１２、１４または１５に記載の撮像装置。
【００６１】
〔項目１８〕
同一列の画素のうちの少なくとも一部の画素は、複数の画素の奇数行に配置された画素であり、
同一列の画素のうちの他の画素は、複数の画素の偶数行に配置された画素である、項目１７に記載の撮像装置。
【００６２】
〔項目１９〕
行リセット期間の一部は、画素信号読み出し期間の一部と重複している、項目１０、１１、１２、１３、１４、１５、１７または１８に記載の撮像装置。
【００６３】
項目１９に記載の撮像装置によると、高フレームレート撮影を実現できる。
【００６４】
〔項目２０〕
第１および第２リセット電圧生成回路はサンプルホールド回路を含む、項目１または１０に記載の撮像装置。
【００６５】
〔項目２１〕
第１および第２バイアス回路はサンプルホールド回路を含む、項目３、６、１２、１５または１６に記載の撮像装置。
【００６６】
〔項目２２〕
第１および第２参照電圧印加回路はサンプルホールド回路を含む、項目２、３、１１または１２に記載の撮像装置。
【００６７】
〔項目２３〕
第１および第２ドレイン電圧印加回路はサンプルホールド回路を含む、項目５、６、１４または１５に記載の撮像装置。
【００６８】
〔項目２４〕
信号を発生させる光電変換部、ならびに、ソースおよびドレインのうちの一方が光電変換部に電気的に接続され、光電変換部によって生成された電荷をリセットするリセットトランジスタを含む画素と、
第１電圧を発生させる第１電圧発生回路と、
第１電圧に等しい第２電圧を発生させる第２電圧発生回路と、
第１電圧発生回路に電気的に接続された第１入力端子、第２電圧発生回路に電気的に接続された第２入力端子、および、リセットトランジスタのソースおよびドレインのうちの他方に電気的に接続された第１出力端子を有する第１切替回路と、
を備え、
第１切替回路は、少なくとも、光電変換部によって生成された電荷がリセットされる期
間において、第１入力端子または第２入力端子のいずれか一方を第１出力端子に選択的に接続する、
撮像装置。
【００６９】
項目２４に記載の撮像装置によると、例えば、ＦＤノードの電圧を基準レベルにリセットするための基準電圧の変動を抑止し得る。
【００７０】
〔項目２５〕
第１切替回路の第１出力端子は、配線を介してリセットトランジスタのソースおよびドレインのうちの他方に直接接続されている、
項目２４に記載の撮像装置。
【００７１】
〔項目２６〕
画素は、ゲートが光電変換部に電気的に接続された増幅トランジスタをさらに含み、
撮像装置は、増幅トランジスタのソースおよびドレインのうちの一方に電気的に接続された第３入力端子と、第１切替回路の第１出力端子に電気的に接続された第４入力端子と、リセットトランジスタのソースおよびドレインのうちの他方に電気的に接続された第２出力端子とを有する反転増幅器をさらに備える、
項目２４に記載の撮像装置。
【００７２】
項目２６に記載の撮像装置によると、負帰還制御によって、リセットトランジスタで発生する熱雑音を抑圧し得る。
【００７３】
〔項目２７〕
増幅トランジスタのソースおよびドレインのうちの一方、ならびに、反転増幅器の第３入力端子に電気的に接続された負荷部と、
第３電圧を発生させる第３電圧発生回路と、
第３電圧に等しい第４電圧を発生させる第４電圧発生回路と、
第３電圧発生回路に電気的に接続された第５入力端子、第４電圧発生回路に電気的に接続された第６入力端子、および、負荷部に電気的に接続された第３出力端子を有する、第２切替回路と、
をさらに備え、
第２切替回路は、少なくとも、光電変換部によって生成された電荷がリセットされる期間において、第５入力端子または第６入力端子のいずれか一方を第３出力端子に選択的に接続する、
項目２６に記載の撮像装置。
【００７４】
項目２７に記載の撮像装置によると、負荷トランジスタのオンおよびオフを制御する制御電圧の変動を抑制し得る。
【００７５】
〔項目２８〕
画素は、ゲートが光電変換部に電気的に接続された増幅トランジスタをさらに含み、
第１切替回路の第１出力端子は、増幅トランジスタのソースおよびドレインのうちの一方に電気的に接続され、
増幅トランジスタのソースおよびドレインのうちの他方は、リセットトランジスタのソースおよびドレインのうちの他方に電気的に接続されている、
項目２４に記載の撮像装置。
【００７６】
項目２８に記載の撮像装置によると、増幅トランジスタ１１を、信号検出回路における信号検出トランジスタと、フィードバック回路のアンプトランジスタとして機能させ得る
。
【００７７】
〔項目２９〕
増幅トランジスタのソースおよびドレインのうちの他方に電気的に接続された負荷部と、
第３電圧を発生させる第３電圧発生回路と、
第３電圧に等しい第４電圧を発生させる第４電圧発生回路と、
第３電圧発生回路に電気的に接続された第５入力端子、第４電圧発生回路に電気的に接続された第６入力端子、および、負荷部に電気的に接続された第３出力端子を有する第２切替回路と、
をさらに備え、
第２切替回路は、少なくとも、光電変換部によって生成された電荷がリセットされる期間において、第５入力端子または第６入力端子のいずれか一方を第３出力端子に選択的に接続する、
項目２８に記載の撮像装置。
【００７８】
項目２９に記載の撮像装置によると、リセットにおけるバイアス電圧の変動を抑制して、より効果的にランダム横線ノイズを抑制し得る。
【００７９】
〔項目３０〕
第１切替回路は、第１フレームに対応する第１の１フレーム期間中の、光電変換部によって生成された電荷がリセットされる期間において、第１入力端子を第１出力端子に接続し、第１のフレーム期間の次の第２フレームに対応する第２の１フレーム期間中の、光電変換部によって生成された電荷がリセットされる期間において、第２入力端子を第１出力端子に接続する、
項目２４に記載の撮像装置。
【００８０】
項目３０に記載の撮像装置によると、各フレーム走査期間の全体にわたって、外乱ノイズまたは熱ノイズなどに起因したリセット電圧の変動を抑止し得る。
【００８１】
〔項目３１〕
画素に関する１フレーム期間は、第１の行リセット期間および第１の行リセット期間とは異なる第２の行リセット期間を含み、
第１切替回路は、第１の行リセット期間において第１入力端子を第１出力端子に接続し、第２の行リセット期間において、第２入力端子を第１出力端子に接続し、
光電変換部によって生成された電荷は、第１の行リセット期間および第２の行リセット期間において、リセットされる、
項目２４に記載の撮像装置。
【００８２】
項目３１に記載の撮像装置によると、行リセット期間の全体および信号読出し期間の全体のそれぞれにおいて、例えばリセット電圧の変動を抑止し得る。
【００８３】
〔項目３２〕
第１電圧発生回路および第２電圧発生回路は、サンプルホールド回路を含む、
項目２４に記載の撮像装置。
【００８４】
〔項目３３〕
第１電圧発生回路および第２電圧発生回路は、サンプルホールド回路を含む、
項目２５に記載の撮像装置。
【００８５】
〔項目３４〕
第３電圧発生回路および第４電圧発生回路は、サンプルホールド回路を含む、
項目２７に記載の撮像装置。
【００８６】
〔項目３５〕
第３電圧発生回路および第４電圧発生回路は、サンプルホールド回路を含む、
項目２９に記載の撮像装置。
【００８７】
上述した本開示の一態様によれば、あるフレームの信号読み出し走査と、その次のフレームのシャッター走査とが混在するような動作を適用した場合であっても、例えば、１フレーム期間においてリセット電圧をホールドし得る（図２を参照）。したがって、高フレームレートを維持しつつ、露光期間に発生するランダム横線ノイズを抑制し得る。その結果、画質の劣化を低減可能な撮像装置が提供される。
【００８８】
以下、図面を参照しながら、本開示による実施形態を説明する。なお、本開示は、以下の実施形態に限定されない。本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、一の実施形態と他の実施形態とを組み合わせることも可能である。以下の説明において、同一または類似する構成要素については同一の参照符号を付している。また、重複する説明は省略する場合がある。本明細書において、「電気的に接続される」とは、電子部品同士が配線を介して直接に接続される態様に限定されず、これらの電子部品の間に、反転増幅器、トランジスタ、スイッチング素子等の他の電子部品、または、ソースフォロア等が介在する態様も包含する。ただし、これは、単に「接続される」との説明が、電子部品等が介在する態様を完全に除外することを意図しているわけではない。なお、電子部品は、個別の素子に限定されず、集積回路中の要素であり得る。
【００８９】
（第１の実施形態）
図３から図６を参照しながら、第１の実施形態に係る撮像装置の構造および機能を説明する。
【００９０】
図３は第１の実施形態に係る撮像装置１の回路構成を模式的に示している。なお、図３は、２×２行列状に配置された４つの画素１４を示している。実際には、数百万個の画素１４が２次元に配列され得る。
【００９１】
撮像装置１は、複数の画素１４と、駆動回路部と、光電変換部制御線１６と、複数の垂直信号線１７と、電源配線２１とを有する。複数の画素１４は、半導体基板に２次元、すなわち行方向および列方向に配列されて、感光領域（画素領域）を形成している。駆動回路部は、複数の画素１４を順次駆動して、光電変換によって生成された信号電荷を読み出す。なお、本開示は、複数の画素１４が最密状に、例えばハニカム状に２次元に配置されている構成も包含する。
【００９２】
駆動回路部は、典型的には、垂直走査回路１５と、複数の負荷部１８と、複数のカラム信号処理回路１９と、水平信号読み出し回路２０と、バイアス回路４０と、リセット電圧生成回路５０とを含む。垂直走査回路１５は行走査回路とも呼ばれる。水平信号読み出し回路２０は列走査回路とも呼ばれる。カラム信号処理回路１９は行信号蓄積回路とも呼ばれる。
【００９３】
画素１４は、光電変換部１０と、信号検出回路とを有している。信号検出回路は、増幅トランジスタ１１、リセットトランジスタ１２、およびアドレストランジスタ１３などから構成される。アドレストランジスタ１３は行選択トランジスタとも呼ばれる。
【００９４】
光電変換部１０は、画素１４内のリセットトランジスタ１２のドレイン電極と、増幅トランジスタ１１のゲート電極とに電気的に接続されている。光電変換部１０は、画素１４への入射光の光量に応じた信号電荷を生成して蓄積する。
【００９５】
増幅トランジスタ１１は、光電変換部１０により生成された信号電荷の量に応じた信号電圧を出力する。リセットトランジスタ１２は、増幅トランジスタ１１のゲート電極および光電変換部１０の間のノード（以下、「ＦＤノード」と呼ぶことがある）にリセット電圧を供給する。リセット電圧の供給により、光電変換部１０がリセットされる。すなわち、リセットトランジスタ１２は、光電変換部１０内の信号電荷をリセット（初期化）する。アドレストランジスタ１３は、画素１４から垂直信号線１７に信号電圧を選択的に出力する。これにより、増幅トランジスタ１１の出力電圧が、アドレストランジスタ１３を介して垂直信号線１７から読み出される。
【００９６】
垂直走査回路１５は、走査信号を生成する。垂直走査回路１５は、各行に対応した信号線を介して、各行に配置された画素１４に電気的に接続されている。垂直走査回路１５は、アドレストランジスタ１３のオンおよびオフを制御する行選択信号をアドレストランジスタ１３のゲート電極に印加する。これにより、読み出し対象の行が列方向に走査され、選択される。選択された行の画素１４から垂直信号線１７に信号電圧が読み出される。また、垂直走査回路１５は、リセットトランジスタ１２のオンおよびオフを制御する信号電圧をリセット制御線２４を介してリセットトランジスタ１２のゲート電極に印加する。
【００９７】
光電変換部制御線１６は、この例では、すべての画素１４に共通に接続されている。撮像装置１の動作時、光電変換部制御線１６は、撮像装置１内のすべての光電変換部１０に共通して例えば正の定電圧を印加する。
【００９８】
垂直信号線１７は、画素１４の各列に対応して設けられている。垂直信号線１７は、対応する列の画素１４内のアドレストランジスタ１３のソース電極に接続されている。垂直信号線１７は、画素１４から読み出された信号電圧を列方向に伝達する。
【００９９】
負荷部１８は、列毎に配置される。負荷部１８は、負荷トランジスタ（不図示）を含んでいる。負荷トランジスタは、典型的にはＭＯＳトランジスタであり、そのドレイン電極は、各列に対応した垂直信号線１７に電気的に接続される。撮像装置１の動作時、負荷トランジスタのソース電極の電位は、一定の電位（例えば接地電位）に固定される。各列の負荷トランジスタのゲート電極は、共通の制御線を介してバイアス回路４０に電気的に接続される。負荷部１８および増幅トランジスタ１１は、ソースフォロアを形成し、負荷部１８は、ソースフォロア電流源として機能する。負荷部１８が供給する電流量は、バイアス回路４０が負荷部１８に供給する電圧によって調整される。
【０１００】
カラム信号処理回路１９は、列毎に配置されている。カラム信号処理回路１９は、各列に対応した垂直信号線１７を介して、各列に配置された画素１４に電気的に接続されている。カラム信号処理回路１９は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換などを行う。
【０１０１】
水平信号読み出し回路２０は、複数のカラム信号処理回路１９に電気的に接続されている。水平信号読み出し回路２０は、複数のカラム信号処理回路１９から水平共通信号線（不図示）に信号を順次読み出す。
【０１０２】
電源配線２１は、ソースフォロア電源用の配線であり、複数の画素１４に所定の電源電圧を供給する。電源配線２１は、増幅トランジスタ１１のドレイン電極に接続されている。電源配線２１により、すべての画素１４の増幅トランジスタ１１に共通のソースフォロ
ア電源電圧が印加される。
【０１０３】
バイアス回路４０は、典型的にはサンプルホールド回路を有している。バイアス回路４０は、複数の負荷トランジスタのオンおよびオフを制御する制御電圧を生成し、共通の制御線を介して複数の負荷トランジスタのゲート電極に制御電圧を印加する。
【０１０４】
リセット電圧生成回路５０は、リセット電圧線２５を介して複数の画素１４に接続される。リセット電圧生成回路５０は、ＦＤノードの電圧を基準レベルにリセットするための基準電圧を複数の画素１４に供給する。
【０１０５】
撮像装置１においては、垂直走査回路１５によって、画素アレイに含まれる複数の行のうちの１行が順次に選択される。すなわち、選択された行に属する画素１４内の光電変換部１０で光電変換された信号電荷が増幅トランジスタ１１によって増幅され、画素１４内の信号電荷が、アドレストランジスタ１３を介して垂直信号線１７に読み出される。この一連の動作がフレーム走査期間にわたって、行単位で順次に実行される。
【０１０６】
（リセット電圧生成回路５０の構造および動作）
図４Ａは、リセット電圧生成回路５０の例示的な回路構成を模式的に示している。図４Ａは、リセット電圧生成回路５０と、第ｍ−１行から第ｍ＋２行（ｍは１以上の整数）までの各行に対応したリセット電圧線２５との間の接続関係を例示している。
【０１０７】
リセット電圧生成回路５０は、第１切替回路５１、第１リセット電圧生成回路５２および第２リセット電圧生成回路５３を有している。第１リセット電圧生成回路５２および第２リセット電圧生成回路５３は、第１切替回路５１を介して複数の画素１４に電気的に接続可能である。第１切替回路５１は、少なくとも３つの端子を有している。すなわち、第１リセット電圧生成回路５２に電気的に接続される入力端子、第２リセット電圧生成回路５３に電気的に接続される入力端子、および、リセット電圧線２５に電気的に接続される１以上の出力端子である。後述するように、第１切替回路５１は、少なくとも、ＦＤノードの電圧のリセット（図１中の「ＦＤリセット」）の期間において、第１リセット電圧生成回路５２または第２リセット電圧生成回路５３のいずれかを選択的にリセット電圧線２５に接続する。
【０１０８】
図４Ａに例示する構成において、第１切替回路５１は、２つのスイッチを行毎に有している。例えば、第ｍ−１行には、スイッチＳＷＲ＿１〔ｍ−１〕およびスイッチＳＷＲ＿２〔ｍ−１〕が配置されている。ここで、ｍは１以上の整数である。スイッチＳＷＲ＿１〔ｍ−１〕は、共通の信号線５６Ａを介して第１リセット電圧生成回路５２に接続されている。スイッチＳＷＲ＿２〔ｍ−１〕は、共通の信号線５６Ｂを介して第２リセット電圧生成回路５３に接続されている。
【０１０９】
第１リセット電圧生成回路５２および第２リセット電圧生成回路５３はそれぞれサンプルホールド回路を含み得る。図示する例において、第１リセット電圧生成回路５２は、出力バッファ５５Ａ、コンデンサＣＡＰＲ１、スイッチＳＷＲ＿ＳＨ＿１および電圧制御回路５４Ａを含んでいる。他方、第２リセット電圧生成回路５３は、出力バッファ５５Ｂ、コンデンサＣＡＰＲ２、スイッチＳＷＲ＿ＳＨ＿２および電圧制御回路５４Ｂを含んでいる。コンデンサＣＡＰＲ１、ＣＡＰＲ２および電圧制御回路５４Ａ、５４Ｂは撮像装置１の外部にあってもよい。
【０１１０】
電圧制御回路５４Ａおよび５４Ｂは、リセット電圧を生成する。それぞれで生成されたリセット電圧の大きさは等しい。ここで「リセット電圧の大きさが等しい」とは、一方のリセット電圧を電子シャッターとしての行リセットに適用し、他方のリセット電圧を、暗
時に相当する信号レベルの読み出し前の行リセットに適用した場合に、得られた画像において、これらのリセット電圧の差に起因するノイズが認識できない程度にこれらのリセット電圧の差が小さいことを意味する。スイッチＳＷＲ＿ＳＨ＿１がオンすると、電圧制御回路５４Ａからの出力電圧がコンデンサＣＡＰＲ１にリセット電圧として充電される。この動作がサンプリングである。スイッチＳＷＲ＿ＳＨ＿１がオフすると、サンプリング動作は完了し、サンプリングされた電圧信号がコンデンサＣＡＰＲ１に保持される。この動作がホールドである。第２リセット電圧生成回路５３においても第１リセット電圧生成回路５２と同様に、スイッチＳＷＲ＿ＳＨ＿２をオンおよびオフすることで、サンプリングおよびホールドが実行される。
【０１１１】
本明細書では、サンプルホールド回路にホールド動作させることを「回路を有効化する」と呼び、サンプリング動作させることを「回路を無効化する」と呼ぶ。また、ホールド期間を「有効化期間」と呼び、サンプリング期間を「無効化期間」と呼ぶ。
【０１１２】
コンデンサＣＡＰＲ１およびＣＡＰＲ２にホールドされた電圧信号はそれぞれ、出力バッファ５５Ａおよび５５Ｂを介して、第１切替回路５１に出力される。第１切替回路５１は、例えば周辺ロジック回路（不図示）によって制御され得る。第１切替回路５１は、選択されている行ではスイッチＳＷＲ＿１〔ｍ−１〕およびＳＷＲ＿２〔ｍ−１〕の一方がオンし、他方がオフするように排他的に（あるいは、相補的に）スイッチ制御される。選択されていない行のスイッチＳＷＲ＿１〔ｍ−１〕およびＳＷＲ＿２〔ｍ−１〕は、オンされてもオフされてもよい。
【０１１３】
スイッチＳＷＲ＿１〔ｍ−１〕がオンし、ＳＷＲ＿２〔ｍ−１〕がオフすると、第１リセット電圧生成回路５２と、対応する行（第ｍ−１行）の複数の画素１４とが電気的に接続され、第１リセット電圧生成回路５２からそれらの画素１４にリセット電圧が供給される。一方、スイッチＳＷＲ＿１〔ｍ−１〕がオフし、ＳＷＲ＿２〔ｍ−１〕がオンすると、第２リセット電圧生成回路５３と、対応する行（第ｍ−１行）の複数の画素１４とが電気的に接続され、第２リセット電圧生成回路５３からそれらの画素１４にリセット電圧が供給される。なお、この例では、第１切替回路５１の出力端子は、リセット電圧線２５を介して、各画素１４のリセットトランジスタ１２のソース電極に直接に接続されている。図４Ａに示すように複数の画素１４の各行にスイッチＳＷＲ＿１およびＳＷＲ＿２を配置することにより、より柔軟な制御が可能となり、駆動方法の選択の幅が広がる。
【０１１４】
図４Ａに例示する構成において、リセット電圧生成回路５０は、それぞれが、独立した電圧制御回路を含む第１リセット電圧生成回路５２および第２リセット電圧生成回路５３を有している。すなわち、図４Ａを参照して説明したように、第１リセット電圧生成回路５２および第２リセット電圧生成回路５３は、それぞれ、電圧制御回路５４Ａおよび電圧制御回路５４Ｂを有する。しかしながら、リセット電圧生成回路の構成は、この例に限定されない。
【０１１５】
図４Ｂは、単一の電圧制御回路を有するリセット電圧生成回路の構成の一例を示す。図４Ｂに示すリセット電圧生成回路５０Ｄは、それぞれがサンプルホールド回路を含む第１リセット電圧生成回路５２Ｄおよび第２リセット電圧生成回路５３Ｄを有する。第１リセット電圧生成回路５２Ｄは、出力バッファ５５Ａ、コンデンサＣＡＰＲ１、スイッチＳＷＲ＿ＳＨ＿１および電圧制御回路５４Ｄを含んでいる。第２リセット電圧生成回路５３Ｄは、出力バッファ５５Ｂ、コンデンサＣＡＰＲ２、スイッチＳＷＲ＿ＳＨ＿２および電圧制御回路５４Ｄを含んでいる。つまり、この例では、第１リセット電圧生成回路５２Ｄおよび第２リセット電圧生成回路５３Ｄの間で電圧制御回路が共通化されている。第１リセット電圧生成回路５２Ｄおよび第２リセット電圧生成回路５３Ｄの間で電圧制御回路を共通化することにより、複数の電圧制御回路を設ける場合と比較して、駆動回路部を小型化
し得る。電圧制御回路５４Ａ、５４Ｂと同様に、電圧制御回路５４Ｄは、撮像装置１の内部に配置されていてもよいし、撮像装置１の外部に配置されていてもよい。このように、共通化された電圧制御回路５４Ｄによってリセット電圧を生成してもよい。
【０１１６】
（フレーム走査期間ホールド）
図５は、本実施形態に係る撮像装置１の駆動タイミングチャートの一例を示している。図５中、例えば、両矢印「ｎフレーム」は、ｎ番目のフレーム走査期間を示している。また、図５中、フレーム走査期間中の各行の行リセットのタイミングを斜めの破線で示し、各行の信号読み出しのタイミングを斜めの実線で示している。図５中、斜めの破線の左端が、第１行における電子シャッターとしての行リセット期間の開始に対応し、斜めの破線の右端が、最終行における電子シャッターとしての行リセット期間の終了に対応している。図５中、斜めの実線の左端および右端が、第１行における信号読み出し期間の開始および最終行におけ信号読み出し期間の終了にそれぞれ対応している。説明の便宜のために、以下では、第１行における電子シャッターとしての行リセット期間の開始から最終行における電子シャッターとしての行リセット期間の終了までの期間を「行リセット走査期間」と呼ぶ。また、第１行における信号読み出し期間の開始から最終行における信号読み出し期間の終了までの期間を「信号読み出し走査期間」と呼ぶ。ここでは、第１行における蓄積電荷の信号読み出しの開始から最終行における基準レベルの信号読み出しの終了までの期間が、「信号読み出し走査期間」に相当する。なお、以降の説明においては、ｎ番目のフレーム（ｎフレーム）は偶数フレームを指し、ｎ＋１番目のフレーム（ｎ＋１フレーム）は奇数フレームを指すとする。
【０１１７】
本明細書では、信号読み出しの対象行を「ＲＥＡＤ行」と呼び、行リセットの対象行を「ＳＨＴ行」と呼ぶ。第１切替回路５１の各スイッチは、例えば、制御信号が「Ｈｉｇｈ」のときにオンし、制御信号が「Ｌｏｗ」のときにオフする。ただし、スイッチの極性はこの限りではなく逆であっても当然に構わない。つまり、例えば第ｍ−１行に着目したとき、スイッチＳＷＲ＿１〔ｍ−１〕およびＳＷＲ＿２〔ｍ−１〕が、制御信号が「Ｈｉｇｈ」のときにオフし、制御信号が「Ｌｏｗ」のときにオンするように駆動されてもよい。第１切替回路５１は、スイッチＳＷＲ＿１〔ｍ−１〕のオンにより、第１リセット電圧生成回路５２と第ｍ−１行の画素１４とを電気的に接続し、スイッチＳＷＲ＿２〔ｍ−１〕のオンにより、第２リセット電圧生成回路５３と第ｍ−１行の画素１４とを電気的に接続する。図示されていないが、行選択されていない行に対応するスイッチＳＷＲ＿１およびＳＷＲ＿２に対する制御信号は「Ｌｏｗ」または「Ｈｉｇｈ」に固定される。
【０１１８】
図５に示される例では、ｎ番目のフレーム走査期間中、ＳＨＴ行の行リセット期間においてスイッチＳＷＲ＿２に対する制御信号を「Ｈｉｇｈ」に固定し、ＲＥＡＤ行の信号読み出し期間においてスイッチＳＷＲ＿２に対する制御信号を「Ｈｉｇｈ」に固定している。図５中、斜めの破線および斜めの実線によって模式的に示すように、ＳＨＴ行およびＲＥＡＤ行は、垂直走査回路１５による読み出し対象の行の走査によって、第１から最終までの全行にわたって変化する。
【０１１９】
図５に示すように、ｎ番目のフレーム走査期間においては、第２リセット電圧生成回路５３のスイッチＳＷＲ＿ＳＨ＿２に対する制御信号は「Ｌｏｗ」に固定され、スイッチＳＷＲ＿ＳＨ＿２がオフされる。スイッチＳＷＲ＿ＳＨ＿２がオフであるので、選択された行の画素１４には、サンプルホールド回路のホールド動作によってコンデンサＣＡＰＲ２に保持された電圧信号が第１切替回路５１を介して供給される。他方、ｎ番目のフレーム走査期間のうち、ｎ−１番目およびｎ＋１晩目のフレーム走査期間のいずれにも重ならない期間においては、第１リセット電圧生成回路５２のスイッチＳＷＲ＿ＳＨ＿１が、制御信号が「Ｈｉｇｈ」に固定されることによってオンされる。スイッチＳＷＲ＿ＳＨ＿１がオンの状態のとき、コンデンサＣＡＰＲ１にリセット電圧が充電される。つまり、第１リ
セット電圧生成回路５２のサンプルホールド回路は、ｎ番目のフレーム走査期間の一部の期間において電圧信号のサンプリングを行う。
【０１２０】
一方、ｎ＋１番目のフレーム走査期間中、ＳＨＴ行の行リセット期間においてスイッチＳＷＲ＿１に対する制御信号を「Ｈｉｇｈ」に固定し、ＲＥＡＤ行の信号読み出し期間においてスイッチＳＷＲ＿１に対する制御信号を「Ｈｉｇｈ」に固定している。上述したように、ＳＨＴ行およびＲＥＡＤ行は、第１から最終までの全行にわたって変化する。
【０１２１】
ｎ＋１番目のフレーム走査期間においては、第１リセット電圧生成回路５２のスイッチＳＷＲ＿ＳＨ＿１に対する制御信号が「Ｌｏｗ」に固定され、スイッチＳＷＲ＿ＳＨ＿１がオフされる。スイッチＳＷＲ＿ＳＨ＿１がオフであるので、選択された行の画素１４には、サンプルホールド回路のホールド動作によってコンデンサＣＡＰＲ１に保持された電圧信号が第１切替回路５１を介して供給される。他方、ｎ＋１番目のフレーム走査期間のうち、ｎ番目およびｎ＋２番目のフレーム走査期間のいずれにも重複しない期間においては、第２リセット電圧生成回路５３のスイッチＳＷＲ＿ＳＨ＿２が、制御信号が「Ｈｉｇｈ」に固定されることによってオンされる。スイッチＳＷＲ＿ＳＨ＿２がオンの状態のとき、コンデンサＣＡＰＲ２にリセット電圧が充電される。つまり、第１リセット電圧生成回路５２のサンプルホールド回路がｎ番目のフレーム走査期間の一部の期間に電圧信号のサンプリングを行うことに対して、第２リセット電圧生成回路５３のサンプルホールド回路は、ｎ＋１番目のフレーム走査期間の一部の期間に電圧信号のサンプリングを行う。
【０１２２】
上述の駆動方法によると、第１切替回路５１を用いて、ｎ＋１番目のフレーム走査期間とｎ番目のフレーム走査期間との間で、第１リセット電圧生成回路５２および第２リセット電圧生成回路５３を交互に切り替えて、第１リセット電圧生成回路５２または第２リセット電圧生成回路５３のいずれかを選択的にＲＥＡＤ行またはＳＨＴ行の複数の画素１４に接続することができる。図５を参照して説明した動作によれば、各フレーム走査期間の全体にわたってサンプルホールド回路のホールド動作を維持できるので、外乱ノイズまたは熱ノイズなどに起因したリセット電圧の変動を抑止できる。その結果、ランダム横線ノイズを効果的に抑制することができる。なお、ｎ番目のフレーム走査期間に第１リセット電圧生成回路５２および第２リセット電圧生成回路５３をそれぞれ有効化および無効化し、ｎ＋１番目のフレーム走査期間に第１リセット電圧生成回路５２および第２リセット電圧生成回路５３をそれぞれ無効化および有効化してもよい。
【０１２３】
（行リセット走査期間ホールドおよび信号読み出し走査期間ホールド）
図６を参照しながら、図５に示される駆動方法とは異なる別の駆動方法を説明する。
【０１２４】
図６は、本実施形態に係る撮像装置１の別の駆動タイミングチャートの一例を示している。図示されていないが、図５を参照して説明した例と同様に、ここで説明する例においても、行選択されていない行に対応するスイッチＳＷＲ＿１およびＳＷＲ＿２に対する制御信号は「Ｌｏｗ」または「Ｈｉｇｈ」に固定される。
【０１２５】
図５を参照して説明した例では、第１切替回路５１は、ある１フレーム期間中のＦＤリセットの期間において、第２リセット電圧生成回路５３をリセット電圧線２５に接続し、その１フレーム期間の次の１フレーム期間のＦＤリセットの期間においては、第１リセット電圧生成回路５２をリセット電圧線２５に接続している。これに対し、この駆動方法では、第１切替回路５１は、１フレーム期間内の行リセット期間において、第１リセット電圧生成回路５２および第２リセット電圧生成回路５３の一方と選択行の複数の画素１４とを電気的に接続し、その１フレーム期間内の信号読み出し期間（画素信号読み出し期間）において、その他方と選択行の複数の画素１４とを電気的に接続する。
【０１２６】
図６に示される例では、各フレーム走査期間中、ＳＨＴ行の行リセット期間においてスイッチＳＷＲ＿２に対する制御信号を「Ｈｉｇｈ」に固定する。その結果、複数の画素１４（ＳＨＴ行の画素１４）が、第２リセット電圧生成回路５３に電気的に接続される。このとき、第１リセット電圧生成回路５２は複数の画素１４（ＳＨＴ行の画素１４）から電気的に切り離される。
【０１２７】
図６に示すように、この例では、第２リセット電圧生成回路５３のスイッチＳＷＲ＿ＳＨ＿２に対する制御信号が「Ｌｏｗ」に固定されることにより、行リセット走査期間中は、第２リセット電圧生成回路５３が有効化されている。すなわち、スイッチＳＷＲ＿ＳＨ＿２がオフであるので、ＳＨＴ行の画素１４には、サンプルホールド回路のホールド動作によってコンデンサＣＡＰＲ２に保持されたリセット電圧が第１切替回路５１を介して供給される。この例では、行リセット走査期間以外の期間（ＳＨＴブランキング期間ｂｓ）に、第２リセット電圧生成回路５３のスイッチＳＷＲ＿ＳＨ＿２に対する制御信号を「Ｈｉｇｈ」に固定することにより、第２リセット電圧生成回路５３のコンデンサＣＡＰＲ２の充電、すなわち、サンプリングを実行している。
【０１２８】
これに対して、各フレーム走査期間中、ＲＥＡＤ行の信号読み出し期間においては、スイッチＳＷＲ＿１に対する制御信号を「Ｈｉｇｈ」に固定している。その結果、複数の画素１４（ＲＥＡＤ行の画素１４）が、第１リセット電圧生成回路５２に電気的に接続される。このとき、第２リセット電圧生成回路５３は、ＲＥＡＤ行の複数の画素１４から電気的に切り離される。
【０１２９】
この例では、信号読み出し走査期間中は、第１リセット電圧生成回路５２が有効化されている。すなわち、第１リセット電圧生成回路５２のスイッチＳＷＲ＿ＳＨ＿１に対する制御信号は「Ｌｏｗ」に固定されており、したがってスイッチＳＷＲ＿ＳＨ＿１はオフである。そのため、ＲＥＡＤ行の画素１４には、サンプルホールド回路のホールド動作によってコンデンサＣＡＰＲ１に保持されたリセット電圧が第１切替回路５１を介して供給される。この例では、信号読み出し走査期間以外の期間（ＲＥＡＤブランキング期間ｂｒ）に、第１リセット電圧生成回路５２のスイッチＳＷＲ＿ＳＨ＿１に対する制御信号を「Ｈｉｇｈ」に固定することにより、第１リセット電圧生成回路５２のコンデンサＣＡＰＲ１の充電、すなわち、サンプリングを実行している。
【０１３０】
この駆動方法によると、行リセット走査期間の全体および信号読み出し走査期間の全体の両方について、第１リセット電圧生成回路５２または第２リセット電圧生成回路５３のいずれかのサンプルホールド回路のホールド動作を維持できる。ただし、この駆動方法では、図５を参照して説明した、同一のリセット電圧のフレーム走査期間の全体にわたるホールドとは異なり、第１リセット電圧生成回路５２のサンプルホールド回路にホールドされたリセット電圧と第２リセット電圧生成回路５３のサンプルホールド回路にホールドされたリセット電圧との間の差に起因するノイズが発生してしまう可能性がある。しかしながら、これらのリセット電圧の大きさが互いに等しければ、得られる画像において、これらのリセット電圧の差に起因するノイズの影響は、無視し得る程度に小さい。仮に、これらのリセット電圧の大きさが互いに等しくなかったとしても、ノイズが全行に等しく重畳されるので、結果として横線ノイズは視認されない。
【０１３１】
この駆動方式は、例えば星空を撮影するときなど、長時間露光に有効である。なお、各フレーム期間の行リセット期間に第１リセット電圧生成回路５２および第２リセット電圧生成回路５３をそれぞれ有効化および無効化し、信号読み出し期間に第１リセット電圧生成回路５２および第２リセット電圧生成回路５３をそれぞれ無効化および有効化してもよい。
【０１３２】
（第２の実施形態）
図７から図１２を参照して、本開示の第２の実施形態を説明する。本実施形態に係る撮像装置は、第２切替回路を含む参照電圧印加回路を有する点で第１の実施形態に係る撮像装置１とは異なる。本実施形態は、列フィードバック構成の参照電圧印加回路に適用される。以下、第１の実施形態に係る撮像装置１と共通する部分の説明は省略し、参照電圧印加回路の構造および動作を主に説明する。
【０１３３】
図７は、本開示の第２の実施形態に係る撮像装置１Ａの回路構成を模式的に示している。図８Ａは、撮像装置１Ａが有する参照電圧印加回路３０の回路構成の典型例を模式的に示している。後述するように、参照電圧印加回路３０は、第２切替回路を含む。図８Ａは、参照電圧印加回路３０と、第ｉ列および第ｉ＋１列（ｉは０以上の整数）の反転増幅器２２との間の接続関係を例示している。
【０１３４】
図７において模式的に示すように、撮像装置１Ａは、複数の画素１４と、駆動回路部と、光電変換部制御線１６と、複数の垂直信号線１７と、電源配線２１と、複数のフィードバック線２３とを有する。図７に例示する構成において、駆動回路部は、典型的には、垂直走査回路１５と、複数の負荷部１８と、複数のカラム信号処理回路１９と、水平信号読み出し回路２０と、複数の反転増幅器２２と、参照電圧印加回路３０と、バイアス回路４０とを含む。なお、反転増幅器２２はフィードバックアンプとも呼ばれる。
【０１３５】
反転増幅器２２は、複数の画素１４の列毎に配置される。反転増幅器２２の負側の入力端子は、対応する垂直信号線１７に接続される。正側の入力端子は、複数の画素１４の各列に共通の参照電圧線を介して参照電圧印加回路３０に電気的に接続される。また、反転増幅器２２の出力端子は、各列に対応して設けられた複数のフィードバック線２３のうちの対応する１つを介して画素１４のリセットトランジスタ１２のソースに接続される。
【０１３６】
反転増幅器２２は、アドレストランジスタ１３とリセットトランジスタ１２とがオン状態にあるときに、アドレストランジスタ１３の出力を負側の入力端子に受ける。つまり、反転増幅器２２は、増幅トランジスタ１１のゲート電圧が所定のフィードバック電圧となるように、フィードバック動作を行う。この負帰還制御によって、リセットトランジスタ１２で発生する、ｋＴＣ雑音と呼ばれる熱雑音を抑圧することができる。
【０１３７】
参照電圧印加回路３０は、典型的にはサンプルホールド回路を有している。サンプルホールド回路は、典型的にはコンデンサを含み、所定の信号電圧をサンプリングしてホールドする。参照電圧印加回路３０は、共通の参照電圧線を介して、反転増幅器２２用参照電圧を複数の反転増幅器２２の正側の入力端子に印加する。図８Ａに例示するような、反転増幅器２２を利用した負帰還制御によって熱雑音を抑圧する回路構成において、参照電圧は、画素のＦＤノードの基準レベルを決める電圧として利用される。したがって、ランダム横線ノイズを抑制する観点から、参照電圧の変動を抑制できると有益である。
【０１３８】
図８Ａに例示する構成において、参照電圧印加回路３０は、第１参照電圧印加回路６０、第２参照電圧印加回路６１および第２切替回路６２を有している。第２切替回路６２は、少なくとも、第１参照電圧印加回路６０および第２参照電圧印加回路６１にそれぞれ電気的に接続された２つの入力端子と、複数の画素１４の各列に設けられた反転増幅器２２の正側の入力端子に電気的に接続された１以上の出力端子とを含む。第１参照電圧印加回路６０および第２参照電圧印加回路６１は、第２切替回路６２を介して複数の反転増幅器２２の正側の入力端子に電気的に接続可能である。
【０１３９】
図８Ａに例示する構成において、第２切替回路６２は、スイッチＳＷＶ＿１およびスイッチＳＷＶ＿２を複数の画素１４の列毎に有している。各列のスイッチＳＷＶ＿１は、共
通の信号線６３Ａを介して第１参照電圧印加回路６０に接続されている。各列のスイッチＳＷＶ＿２は、共通の信号線６３Ｂを介して第２参照電圧印加回路６１に接続されている。
【０１４０】
第１参照電圧印加回路６０および第２参照電圧印加回路６１はそれぞれサンプルホールド回路を含み得る。図示する例において、第１参照電圧印加回路６０は、出力バッファ６５Ａ、コンデンサＣＡＰＶ１、スイッチＳＷＶ＿ＳＨ＿１および電圧制御回路６４Ａを含んでいる。他方、第２参照電圧印加回路６１は、出力バッファ６５Ｂ、コンデンサＣＡＰＶ２、スイッチＳＷＶ＿ＳＨ＿２および電圧制御回路６４Ｂを含んでいる。コンデンサＣＡＰＶ１、ＣＡＰＶ２および電圧制御回路６４Ａ、６４Ｂは撮像装置１Ａの外部にあってもよい。
【０１４１】
第１参照電圧印加回路６０および第２参照電圧印加回路６１は、反転増幅器２２用参照電圧を生成する。それぞれで生成された参照電圧の大きさは等しい。ここで「反転増幅器用参照電圧の大きさが等しい」とは、一方の参照電圧を電子シャッターとしての行リセットに適用し、他方の参照電圧を、暗時に相当する信号レベルの読み出し前の行リセットに適用した場合に、得られた画像において、これらの参照電圧の差に起因するノイズが認識できない程度にこれらの参照電圧の差が小さいことを意味する。スイッチＳＷＶ＿ＳＨ＿１がオンすると、電圧制御回路６４Ａからの出力電圧がコンデンサＣＡＰＶ１に参照電圧として充電される。この動作がサンプリングである。スイッチＳＷＶ＿ＳＨ＿１がオフすると、サンプリング動作は完了し、サンプリングされた電圧信号がコンデンサＣＡＰＶ１に保持される。この動作がホールドである。第２参照電圧印加回路６１においても第１参照電圧印加回路６０と同様に、スイッチＳＷＶ＿ＳＨ＿２をオンおよびオフすることで、サンプリングおよびホールドが実行される。
【０１４２】
コンデンサＣＡＰＶ１およびＣＡＰＶ２にホールドされた電圧信号はそれぞれ、出力バッファ６５Ａおよび６５Ｂを介して、第２切替回路６２に出力される。第２切替回路６２は、例えば周辺ロジック回路（不図示）によって制御され得る。第２切替回路６２は、スイッチＳＷＶ＿１およびＳＷＶ＿２の組の一方がオンし、他方がオフするように排他的にスイッチ制御される。
【０１４３】
スイッチＳＷＶ＿１がオンし、ＳＷＶ＿２がオフすると、第１参照電圧印加回路６０と、スイッチＳＷＶ＿１がオンとされた列の反転増幅器２２とが電気的に接続され、第１参照電圧印加回路６０からその反転増幅器２２に参照電圧が供給される。一方、スイッチＳＷＶ＿１がオフし、ＳＷＶ＿２がオンすると、第２参照電圧印加回路６１と、スイッチＳＷＶ＿２がオンとされた列の反転増幅器２２とが電気的に接続され、第２参照電圧印加回路６１からその反転増幅器２２に参照電圧が供給される。上述したように、参照電圧は、画素のＦＤノードの基準レベルを決める電圧として利用される。この例では、コンデンサＣＡＰＶ１およびコンデンサＣＡＰＶ２に保持された参照電圧が、反転増幅器２２を介してリセットトランジスタ１２に供給される。このように、コンデンサＣＡＰＶ１およびＣＡＰＶ２にホールドされた電圧信号を間接的に用いて画素１４のリセットを実行してもよい。
【０１４４】
図８Ａに例示する構成では、参照電圧印加回路３０は、それぞれが、独立した電圧制御回路を含む第１参照電圧印加回路６０および第２参照電圧印加回路６１を有している。しかしながら、この例に限定されず、図８Ｂに示すように、第１参照電圧印加回路６０Ｄおよび第２参照電圧印加回路６１Ｄを有し、第１参照電圧印加回路６０Ｄおよび第２参照電圧印加回路６１Ｄの間で電圧制御回路６４Ｄが共有された参照電圧印加回路３０Ｄを用いてもよい。電圧制御回路の共有により、駆動回路部の小型化の効果が得られる。電圧制御回路６４Ｄは、撮像装置１Ａの内部に配置されていてもよいし、撮像装置１Ａの外部に配
置されていてもよい。
【０１４５】
（フレーム走査期間ホールド）
図９は、本実施形態に係る撮像装置１Ａの駆動タイミングチャートの一例を示している。図９中のＨＤ信号は、水平走査信号のスタートパルスである。図９には、全行数を１０とし、行リセットも信号読み出しも行われない、ブランキング期間をＨＤの周期である１水平走査期間（１Ｈ期間）の半分とし、露光期間を２水平走査期間（２Ｈ）とした場合の、ｎ番目のフレーム走査期間とｎ＋１番目のフレーム走査期間とが重なり合うオーバラップ期間の近辺におけるスイッチＳＷＶ＿１およびＳＷＶ＿２に対する制御信号の波形の典型例を示している。図１０は、連続するフレーム間における、第１参照電圧印加回路６０および第２参照電圧印加回路６１の有効化期間を示している。なお、図９中、中央付近に示す信号波形（「ＳＷＢ＿１」および「ＳＷＢ＿２」）の詳細、ならびに、図１０中、中央付近に示す信号波形（「ＳＷＢ＿ＳＨ＿１」および「ＳＷＢ＿ＳＨ＿２」）の詳細は後述する。
【０１４６】
ここでは、第２切替回路６２のスイッチＳＷＶ＿１およびＳＷＶ＿２、ならびに、第１参照電圧印加回路６０のスイッチＳＷＶ＿ＳＨ＿１および第２参照電圧印加回路６１のスイッチＳＷＶ＿ＳＨ＿２は、制御信号が「Ｈｉｇｈ」のときにオンし、制御信号が「Ｌｏｗ」のときにオフするとして説明する。ただし、スイッチの極性はこの限りではなく逆であっても当然に構わない。スイッチＳＷＶ＿１およびＳＷＶ＿２は、制御信号が「Ｈｉｇｈ」のときにオフし、制御信号が「Ｌｏｗ」のときにオンするように駆動されてもよい。
【０１４７】
第２切替回路６２は、ｎ＋１番目のフレームに対応する行リセット期間および信号読み出し期間において、第１参照電圧印加回路６０および第２参照電圧印加回路６１の一方と複数の反転増幅器２２とを電気的に接続し、ｎ番目のフレームに対応する行リセット期間および信号読み出し期間において、第１参照電圧印加回路６０および第２参照電圧印加回路６１の他方と複数の反転増幅器２２とを電気的に接続する。
【０１４８】
図９に示される例では、ｎ番目のフレームに対応する行リセット期間および信号読み出し期間において、スイッチＳＷＶ＿２に対する制御信号を「Ｈｉｇｈ」に固定し、スイッチＳＷＶ＿１に対する制御信号を「Ｌｏｗ」に固定している。これにより、第２参照電圧印加回路６１が複数の反転増幅器２２に電気的に接続され、第１参照電圧印加回路６０は複数の反転増幅器２２から電気的に分離される。
【０１４９】
図１０に示すように、ｎ番目のフレーム走査期間においては、第２参照電圧印加回路６１のスイッチＳＷＶ＿ＳＨ＿２に対する制御信号は「Ｌｏｗ」に固定され、スイッチＳＷＲ＿ＳＨ＿２がオフされる。スイッチＳＷＲ＿ＳＨ＿２がオフであるので、第２参照電圧印加回路６１が複数の反転増幅器２２に接続された状態においては、サンプルホールド回路のホールド動作によってコンデンサＣＡＰＶ２に保持された電圧信号が第２切替回路６２を介して複数の反転増幅器２２に供給される。一方、第１参照電圧印加回路６０のスイッチＳＷＶ＿ＳＨ＿１は、ｎ番目のフレーム走査期間のうち、ｎ−１番目およびｎ＋１番目のフレーム走査期間と重複しない期間において、制御信号が「Ｈｉｇｈ」に固定されることによってオンされる。スイッチＳＷＶ＿ＳＨ＿１がオンの状態であるので、この期間に、コンデンサＣＡＰＶ１に反転増幅器２２用参照電圧が充電される。すなわち、第１参照電圧印加回路６０のサンプルホールド回路はｎ番目のフレーム走査期間の一部の期間に電圧信号のサンプリングを行う。
【０１５０】
これに対し、ｎ＋１番目のフレームに対応する行リセット期間および信号読み出し期間においては、スイッチＳＷＶ＿１に対する制御信号が「Ｈｉｇｈ」に固定され、スイッチＳＷＶ＿２に対する制御信号が「Ｌｏｗ」に固定される。これにより、第１参照電圧印加
回路６０が複数の反転増幅器２２に電気的に接続され、第２参照電圧印加回路６１は複数の反転増幅器２２から電気的に分離される。
【０１５１】
図１０に示すように、ｎ＋１番目のフレーム走査期間においては、第１参照電圧印加回路６０のスイッチＳＷＶ＿ＳＨ＿１に対する制御信号が「Ｌｏｗ」に固定され、スイッチＳＷＶ＿ＳＨ＿１がオフされる。すなわち、ｎ＋１番目のフレーム走査期間においては、第１参照電圧印加回路６０が有効化されており、第１参照電圧印加回路６０が複数の反転増幅器２２に接続された状態において、複数の反転増幅器２２には、サンプルホールド回路のホールド動作によってコンデンサＣＡＰＶ１に保持された電圧信号が第２切替回路６２を介して供給される。一方、第２参照電圧印加回路６１のスイッチＳＷＶ＿ＳＨ＿２は、ｎ＋１番目のフレーム走査期間のうち、ｎ番目およびｎ＋２番目のフレーム走査期間と重複しない期間において、制御信号が「Ｈｉｇｈ」に固定されることによってオンされる。スイッチＳＷＶ＿ＳＨ＿２がオンの状態のとき、コンデンサＣＡＰＶ２に反転増幅器２２用参照電圧が充電される。つまり、第２参照電圧印加回路６１のサンプルホールド回路は、ｎ＋１番目のフレーム走査期間の一部の期間に電圧信号のサンプリングを行う。
【０１５２】
図９に示されるように、ここでは、ｎ番目のフレームにおける１０行目の信号読み出しの終了の前に、ｎ＋１番目のフレームの１行目の行リセット（電子シャッターとしての行リセット）を開始している。すなわち、この例では、連続するフレーム走査期間が重複している。
【０１５３】
図９および図１０に示す例では、オーバラップ期間においては、ｎ番目のフレームに関する信号読み出し時には、複数の反転増幅器２２に第２参照電圧印加回路６１が接続される。また、ｎ＋１番目のフレームに関する行リセット時には、複数の反転増幅器２２に第１参照電圧印加回路６０が接続される。ここで説明した例では、オーバラップ期間の長さを１Ｈ期間に等しいとしているが、オーバラップ期間の長さは、露光期間の制御に連動して変化し得る。
【０１５４】
また、オーバラップ期間においては、スイッチＳＷＶ＿ＳＨ＿１およびスイッチＳＷＶ＿ＳＨ＿２はいずれもオフされている。これにより、第１参照電圧印加回路６０および第２参照電圧印加回路６１のいずれもが有効化され、それぞれから第２切替回路６２に参照電圧が供給される。
【０１５５】
図１を参照して説明したように、ある行に関する信号読み出し期間（図１中の時刻ｔ３〜ｔ４）には、基準レベルの読み出しのためのＦＤノードの電圧のリセット（図１中の「ＦＤリセット」）の期間が含まれ得る。図８Ａに例示するような、反転増幅器２２を利用した負帰還制御によって熱雑音を抑圧可能な構成においては、このＦＤリセットの期間に、反転増幅器２２をその経路の一部に含む帰還経路を形成する期間が含まれ得る。ＦＤノードの電圧のリセットは、信号読み出し期間だけでなく、電子シャッターのための行リセット期間（図１中の時刻ｔ１〜ｔ２）にも実行され得る。図９および図１０を参照して説明した駆動方法によると、第２切替回路６２を用いて、ｎ＋１番目のフレームに対応する行リセット期間および信号読み出し期間と、ｎ番目のフレームに対応する行リセット期間および信号読み出し期間との間で、第１参照電圧印加回路６０および第２参照電圧印加回路６１を交互に切り替えて複数の反転増幅器２２に接続することができる。すなわち、ｎ番目のフレームに対応して各行ごとに２回行われるリセットには第２参照電圧印加回路６１のコンデンサＣＡＰＶ２にサンプリングされた信号電圧を利用することができる。他方、ｎ＋１番目のフレームに対応して各行ごとに２回行われるリセットには第１参照電圧印加回路６０のコンデンサＣＡＰＶ１にサンプリングされた信号電圧を利用することができる。
【０１５６】
図９および図１０を参照して説明した動作によれば、各フレーム走査期間の全体にわたってサンプルホールド回路のホールド動作を維持できるので、外乱ノイズまたは熱ノイズなどに起因した参照電圧の変動を抑止できる。その結果、ランダム横線ノイズを効果的に抑制することができる。
【０１５７】
（行リセット走査期間ホールドおよび信号読み出し走査期間ホールド）
図１１および図１２を参照しながら、図９および図１０に示される駆動方法とは異なる別の駆動方法を説明する。
【０１５８】
図１１は、本実施形態に係る撮像装置１Ａにおける第２切替回路６２のスイッチの制御タイミングの他の一例を示している。図１２は、スイッチＳＷＶ＿ＳＨ＿１およびスイッチＳＷＶ＿ＳＨ＿２の制御タイミングの一例を示している。図１２には、第１参照電圧印加回路６０および第２参照電圧印加回路６１が有効化されるタイミングもあわせて示している。図１１の中央付近に示す信号波形（「ＳＷＢ＿１」および「ＳＷＢ＿２」）の詳細、ならびに、図１２の中央付近に示す信号波形（「ＳＷＢ＿ＳＨ＿１」および「ＳＷＢ＿ＳＨ＿２」）の詳細は後述する。
【０１５９】
この駆動方法では、第２切替回路６２は、１フレーム期間内の行リセット期間において、第１参照電圧印加回路６０および第２参照電圧印加回路６１の一方と複数の反転増幅器２２とを電気的に接続し、信号読み出し期間において、その他方と複数の反転増幅器２２とを電気的に接続する。
【０１６０】
図１１に示される例では、行リセットおよび信号読み出しがシリアルに行われる。例えば、フレーム走査期間中、各行の行リセット期間においては、スイッチＳＷＶ＿２に対する制御信号を「Ｈｉｇｈ」に固定する。その結果、複数の反転増幅器２２が、第２参照電圧印加回路６１に電気的に接続される。このとき、第１参照電圧印加回路６０は複数の反転増幅器２２から電気的に切り離される。
【０１６１】
図１２に示すように、この例では、第２参照電圧印加回路６１のスイッチＳＷＶ＿ＳＨ＿２に対する制御信号が「Ｌｏｗ」に固定されることにより、行リセット走査期間中は、第２参照電圧印加回路６１が有効化されている。すなわち、スイッチＳＷＶ＿ＳＨ＿２がオフであるので、複数の反転増幅器２２には、サンプルホールド回路のホールド動作によってコンデンサＣＡＰＶ２に保持された電圧信号が第２切替回路６２を介して供給される。この例では、行リセット走査期間以外の期間に、スイッチＳＷＶ＿ＳＨ＿２に対する制御信号を「Ｈｉｇｈ」に固定することにより、コンデンサＣＡＰＶ２の充電、すなわち、サンプリングを実行している。
【０１６２】
これに対して、１フレーム期間中、信号読み出し期間においては、スイッチＳＷＶ＿１に対する制御信号を「Ｈｉｇｈ」に固定している（例えば図１１参照）。その結果、複数の反転増幅器２２が、第１参照電圧印加回路６０に電気的に接続される。このとき、第２参照電圧印加回路６１は複数の反転増幅器２２から電気的に切り離される。
【０１６３】
図１２に示すように、この例では、信号読み出し走査期間中、スイッチＳＷＶ＿ＳＨ＿１に対する制御信号が「Ｌｏｗ」に固定されており、したがってスイッチＳＷＶ＿ＳＨ＿１がオフである。すなわち、信号読み出し走査期間においては第１参照電圧印加回路６０が有効化されている。そのため、複数の反転増幅器２２には、サンプルホールド回路のホールド動作によってコンデンサＣＡＰＶ１に保持された電圧信号が第２切替回路６２を介して供給される。この例では、信号読み出し走査期間以外の期間に、スイッチＳＷＶ＿ＳＨ＿１に対する制御信号を「Ｈｉｇｈ」に固定することにより、コンデンサＣＡＰＶ１の充電、すなわち、サンプリングを実行している。
【０１６４】
図１２からわかるように、この例では、連続する２つのフレーム走査期間が重なり合うオーバラップ期間においては、スイッチＳＷＶ＿ＳＨ＿１およびスイッチＳＷＶ＿ＳＨ＿２はいずれもオフされている。これにより、第１参照電圧印加回路６０および第２参照電圧印加回路６１のいずれもが有効化され、それぞれから第２切替回路６２に参照電圧が供給される。
【０１６５】
この駆動方法によると、行リセット走査期間の全体および信号読み出し走査期間の全体の両方について、第１参照電圧印加回路６０または第２参照電圧印加回路６１のいずれかのサンプルホールド回路のホールド動作を維持できる。ただし、図９および図１０を参照して説明した、フレーム走査期間の全体にわたるホールドとは異なり、第１参照電圧印加回路６０のサンプルホールド回路にホールドされた参照電圧と第２参照電圧印加回路６１のサンプルホールド回路にホールドされた参照電圧との間の差に起因するノイズが発生してしまう可能性がある。しかしながら、これらの参照電圧の大きさが互いに等しければ、得られる画像において、これらの参照電圧の差に起因するノイズの影響は、無視し得る程度に小さい。仮に、これらの参照電圧の大きさが互いに等しくなかったとしても、ノイズが全行に等しく重畳されるので、結果として横線ノイズは視認されない。この駆動方式は、例えば星空を撮影するときなど、長時間露光に有効である。
【０１６６】
（第３の実施形態）
上述の図９から図１２、および、図１３Ａ、図１３Ｂを参照して、本開示の第３の実施形態を説明する。本実施形態に係る撮像装置は、第２切替回路６２を含む参照電圧印加回路３０と、第３切替回路を含むバイアス回路とを有している点で第１の実施形態に係る撮像装置１とは異なる。本実施形態は、列フィードバック構成の参照電圧印加回路およびバイアス回路に適用される。参照電圧印加回路３０の構造および動作は第２の実施形態で説明したとおりである。以下、バイアス回路の構造および動作を主に説明する。
【０１６７】
図１３Ａは、本開示の第３の実施形態に係る撮像装置１Ｂの回路構成を模式的に示している。撮像装置１Ｂは、第３切替回路７２を含むバイアス回路４０Ａを有する。図１３Ａは、第３切替回路７２を含むバイアス回路４０Ａと、第ｉ列および第ｉ＋１列の負荷部１８との間の接続関係を例示している。各種配線と画素１４中の各トランジスタとの間の接続関係は、図７に示される接続関係と同様である。
【０１６８】
図１３Ａに例示する構成において、バイアス回路４０Ａは、第１バイアス回路７０、第２バイアス回路７１および第３切替回路７２を有している。第３切替回路７２は、少なくとも、第１バイアス回路７０および第２バイアス回路７１にそれぞれ電気的に接続された２つの入力端子と、複数の画素１４の各列に設けられた負荷部１８に電気的に接続された１以上の出力端子とを含む。第１バイアス回路７０および第２バイアス回路７１は、第３切替回路７２を介して負荷部１８に電気的に接続可能である。
【０１６９】
図１３Ａに例示する構成において、第３切替回路７２は、スイッチＳＷＢ＿１およびスイッチＳＷＢ＿２を複数の画素１４の列毎に有している。各列のスイッチＳＷＢ＿１は、共通の信号線７３Ａを介して第１バイアス回路７０に接続されている。各列のスイッチＳＷＢ＿２は、共通の信号線７３Ｂを介して第２バイアス回路７１に接続されている。
【０１７０】
第１バイアス回路７０および第２バイアス回路７１はそれぞれサンプルホールド回路を含み得る。図示する例において、第１バイアス回路７０は、出力バッファ７５Ａ、コンデンサＣＡＰＢ１、スイッチＳＷＢ＿ＳＨ＿１および電圧制御回路７４Ａを含んでいる。他方、第２バイアス回路７１は、出力バッファ７５Ｂ、コンデンサＣＡＰＢ２、スイッチＳＷＢ＿ＳＨ＿２および電圧制御回路７４Ｂを含んでいる。コンデンサＣＡＰＢ１、ＣＡＰ
Ｂ２および電圧制御回路７４Ａ、７４Ｂは撮像装置１Ｂの外部にあってもよい。
【０１７１】
第１バイアス回路７０および第２バイアス回路７１は、負荷部１８の負荷トランジスタのオンおよびオフを制御する制御電圧を生成する。換言すれば、負荷部１８は、これらの制御電圧に基づいて制御される。第１バイアス回路７０および第２バイアス回路７１のそれぞれで生成された制御電圧の大きさは等しい。ここで「制御電圧の大きさが等しい」とは、一方の制御電圧を電子シャッターとしての行リセットに適用し、他方の制御電圧を、暗時に相当する信号レベルの読み出し前の行リセットに適用した場合に、得られた画像において、これらの制御電圧の差に起因するノイズが認識できない程度にこれらの制御電圧の差が小さいことを意味する。スイッチＳＷＢ＿ＳＨ＿１がオンすると、電圧制御回路７４Ａからの出力電圧がコンデンサＣＡＰＢ１に制御電圧として充電される。この動作がサンプリングである。スイッチＳＷＢ＿ＳＨ＿１がオフすると、サンプリング動作は完了し、サンプリングされた電圧信号がコンデンサＣＡＰＢ１に保持される。この動作がホールドである。第２バイアス回路７１においても第１バイアス回路７０と同様に、スイッチＳＷＢ＿ＳＨ＿２をオンおよびオフすることで、サンプルおよびホールドが実行される。
【０１７２】
コンデンサＣＡＰＢ１およびＣＡＰＢ２にホールドされた電圧信号はそれぞれ、出力バッファ７５Ａおよび７５Ｂを介して、第３切替回路７２に出力される。第３切替回路７２は、例えば周辺ロジック回路（不図示）によって制御され得る。第３切替回路７２は、スイッチＳＷＢ＿１およびＳＷＢ＿２の組の一方がオンし、他方がオフするように排他的にスイッチ制御される。
【０１７３】
スイッチＳＷＢ＿１がオンし、ＳＷＢ＿２がオフすると、第１バイアス回路７０と、スイッチＳＷＢ＿１がオンとされた列の負荷部１８とが電気的に接続され、第１バイアス回路７０からその負荷部１８に制御電圧が供給される。一方、スイッチＳＷＢ＿１がオフし、ＳＷＢ＿２がオンすると、第２バイアス回路７１と、スイッチＳＷＢ＿２がオンとされた列の負荷部１８とが電気的に接続され、第２バイアス回路７１からその負荷部１８に制御電圧が供給される。図１３Ａに例示する構成において、各列の負荷部１８および反転増幅器２２は、垂直信号線を介して電気的に接続されている。したがって、負荷トランジスタのオンおよびオフを制御する制御電圧の変動を抑制することにより、ランダム横線ノイズをより効果的に抑制し得る。
【０１７４】
図１３Ｂに示すように、第１バイアス回路７０Ｄおよび第２バイアス回路７１Ｄを有し、第１バイアス回路７０Ｄおよび第２バイアス回路７１Ｄの間で電圧制御回路７４Ｄが共有されたバイアス回路４０Ｄを用いてもよい。電圧制御回路の共有により、駆動回路部の小型化の効果が得られる。電圧制御回路７４Ｄは、撮像装置１Ｂの内部に配置されていてもよいし、撮像装置１Ｂの外部に配置されていてもよい。
【０１７５】
（フレーム走査期間ホールド）
再び図９および図１０を参照する。図９には、第３切替回路７２における各スイッチの信号波形が示されており、図１０には、第１バイアス回路７０および第２バイアス回路７１における各スイッチの信号波形が示されている。ここでは、第３切替回路７２のスイッチＳＷＢ＿１およびＳＷＢ＿２、ならびに、第１バイアス回路７０のスイッチＳＷＢ＿ＳＨ＿１および第２バイアス回路７１のスイッチＳＷＢ＿ＳＨ＿２は、制御信号が「Ｈｉｇｈ」のときにオンし、制御信号が「Ｌｏｗ」のときにオフするとして説明する。ただし、スイッチの極性はこの限りではなく逆であっても当然に構わない。
【０１７６】
既に説明したように、図９および図１０に示す駆動方法では、第２切替回路６２は、ｎ＋１番目のフレームに対応する行リセット期間および信号読み出し期間において、第１参照電圧印加回路６０および第２参照電圧印加回路６１の一方と複数の反転増幅器２２とを
電気的に接続し、ｎ番目のフレームに対応する行リセット期間および信号読み出し期間において、第１参照電圧印加回路６０および第２参照電圧印加回路６１の他方と複数の反転増幅器２２とを電気的に接続する。さらに、ここで説明する駆動方法では、第３切替回路７２は、ｎ＋１番目のフレームに対応する行リセット期間および信号読み出し期間において、第１バイアス回路７０および第２バイアス回路７１の一方と複数の負荷トランジスタとを電気的に接続し、ｎ番目のフレームに対応する行リセット期間および信号読み出し期間において、第１バイアス回路７０および第２バイアス回路７１の他方と複数の負荷トランジスタとを電気的に接続する。
【０１７７】
図９に示されるように、ｎ番目のフレームに対応する行リセット期間および信号読み出し期間中、スイッチＳＷＢ＿２に対する制御信号を「Ｈｉｇｈ」に固定し、スイッチＳＷＢ＿１に対する制御信号を「Ｌｏｗ」に固定する。これにより、第２バイアス回路７１が複数の負荷部１８に電気的に接続され、第１バイアス回路７０は複数の負荷部１８から電気的に分離される。
【０１７８】
図１０に示すように、ｎ番目のフレーム走査期間においては、スイッチＳＷＢ＿ＳＨ＿２に対する制御信号は「Ｌｏｗ」に固定され、スイッチＳＷＢ＿ＳＨ＿２がオフされる。したがって、サンプルホールド回路のホールド動作によってコンデンサＣＡＰＢ２に保持された電圧信号が第３切替回路７２を介して複数の負荷部１８に供給される。この例では、ｎ番目のフレーム走査期間のうち、ｎ−１番目およびｎ＋１番目のフレーム走査期間と重複しない期間において、スイッチＳＷＢ＿ＳＨ＿１の制御信号を「Ｈｉｇｈ」に固定することにより、スイッチＳＷＢ＿ＳＨ＿１をオンさせている。スイッチＳＷＢ＿ＳＨ＿１がオンされることによって、コンデンサＣＡＰＢ１に制御電圧が充電される。つまり、第１バイアス回路７０のサンプルホールド回路は、ｎ番目のフレーム走査期間のうち、隣接するフレーム走査期間と重複しない期間（ｎ番目のフレーム走査期間の一部の期間といってもよい）において電圧信号のサンプリングを行う。
【０１７９】
他方、ｎ＋１番目のフレームに対応する行リセット期間および信号読み出し期間においては、スイッチＳＷＢ＿１に対する制御信号が「Ｈｉｇｈ」に固定され、スイッチＳＷＢ＿２に対する制御信号が「Ｌｏｗ」に固定される（図９参照）。これにより、第１バイアス回路７０が複数の負荷部１８に電気的に接続され、第２バイアス回路７１は複数の負荷部１８から電気的に分離される。
【０１８０】
図１０に示すように、ｎ＋１番目のフレーム走査期間においては、スイッチＳＷＢ＿ＳＨ＿１に対する制御信号が「Ｌｏｗ」に固定され、スイッチＳＷＢ＿ＳＨ＿１がオフされる。したがって、サンプルホールド回路のホールド動作によってコンデンサＣＡＰＢ１に保持された電圧信号が第３切替回路７２を介して複数の負荷部１８に供給される。一方、スイッチＳＷＢ＿ＳＨ＿２は、ｎ＋１番目のフレーム走査期間のうち、ｎ番目およびｎ＋２番目のフレーム走査期間と重複しない期間において、制御信号が「Ｈｉｇｈ」に固定されることによってオンされる。スイッチＳＷＢ＿ＳＨ＿２がオンの状態のとき、コンデンサＣＡＰＢ２に制御電圧が充電される。つまり、第２バイアス回路７１のサンプルホールド回路は、ｎ＋１番目のフレーム走査期間のうち、隣接するフレーム走査期間と重複しない期間（ｎ＋１番目のフレーム走査期間の一部の期間といってもよい）において、電圧信号のサンプリングを行う。
【０１８１】
図９に示す例では、連続する２つのフレーム走査期間は、オーバーラップを有している。この期間においては、ｎ番目のフレームの信号読み出し期間には、複数の負荷部１８に第２バイアス回路７１が接続される。また、ｎ＋１番目のフレームの行リセット期間には、複数の負荷部１８に第１バイアス回路７０が接続される。換言すれば、第３切替回路７２は、少なくとも、ＦＤノードの電圧のリセット（図１中の「ＦＤリセット」）の期間に
おいて、第１バイアス回路７０および第２バイアス回路７１のいずれか一方を負荷部１８の負荷トランジスタに選択的に接続する。
【０１８２】
また、オーバラップ期間においては、スイッチＳＷＢ＿ＳＨ＿１およびスイッチＳＷＢ＿ＳＨ＿２はいずれもオフされている（図１０参照）。これにより、第１バイアス回路７０および第２バイアス回路７１のいずれもが有効化され、それぞれから第３切替回路７２に制御電圧が供給される。
【０１８３】
図９および図１０を参照して説明した駆動方法によると、第２切替回路６２および第３切替回路７２を用いて、ｎ＋１番目のフレームに対応する行リセット期間および信号読み出し期間とｎ番目のフレームに対応する行リセット期間および信号読み出し期間との間で、第１参照電圧印加回路６０および第２参照電圧印加回路６１を交互に切り替えて複数の反転増幅器２２に接続することができ、かつ、第１バイアス回路７０および第２バイアス回路７１を交互に切り替えて複数の負荷部１８に接続することができる。図９および図１０を参照して説明した動作によれば、各フレーム走査期間の全体にわたってサンプルホールド回路のホールド動作を維持できるので、外乱ノイズまたは熱ノイズなどに起因したリセット電圧の変動を抑止できる。その結果、ランダム横線ノイズを効果的に抑制することができる。
【０１８４】
（行リセット走査期間ホールドおよび信号読み出し走査期間ホールド）
再び図１１および図１２を参照しながら、図９および図１０に示される駆動方法とは異なる駆動方法を説明する。
【０１８５】
図１１には、第３切替回路７２における各スイッチの信号波形が示されており、図１２には、第１バイアス回路７０および第２バイアス回路７１における各スイッチの信号波形が示されている。既に説明したように、図１１および図１２に示す駆動方法では、第２切替回路６２は、１フレーム期間内の行リセット期間において、第１参照電圧印加回路６０および第２参照電圧印加回路６１の一方と複数の反転増幅器２２とを電気的に接続し、信号読み出し期間において、第１参照電圧印加回路６０および第２参照電圧印加回路６１の他方と複数の反転増幅器２２とを電気的に接続する。さらに、ここで説明する駆動方法では、第３切替回路７２は、行リセット期間において、第１バイアス回路７０および第２バイアス回路７１の一方と複数の負荷トランジスタとを電気的に接続し、信号読み出し期間において、第１バイアス回路７０および第２バイアス回路７１の他方と複数の負荷トランジスタとを電気的に接続する。
【０１８６】
図１１に示される例では、行リセットおよび信号読み出しがシリアルに行われる。例えば、１フレーム期間中、行リセット期間においては、スイッチＳＷＢ＿２に対する制御信号を「Ｈｉｇｈ」に固定する。その結果、複数の負荷部１８が、第２バイアス回路７１に電気的に接続される。このとき、第１バイアス回路７０は複数の負荷部１８から電気的に切り離される。
【０１８７】
図１２に示すように、この例では、第２バイアス回路７１のスイッチＳＷＢ＿ＳＨ＿２に対する制御信号が「Ｌｏｗ」に固定されることにより、行リセット走査期間中は、第２バイアス回路７１が有効化されている。すなわち、スイッチＳＷＢ＿ＳＨ＿２がオフであるので複数の負荷部１８には、サンプルホールド回路のホールド動作によってコンデンサＣＡＰＢ２に保持された電圧信号が第３切替回路７２を介して供給される。この例では、行リセット走査期間以外の期間に、スイッチＳＷＢ＿ＳＨ＿２に対する制御信号を「Ｈｉｇｈ」に固定することにより、コンデンサＣＡＰＢ２の充電、すなわち、サンプリングを実行している。
【０１８８】
これに対して、１フレーム期間中、信号読み出し期間においては、スイッチＳＷＢ＿１に対する制御信号を「Ｈｉｇｈ」に固定している（例えば図１１参照）。その結果、複数の負荷部１８が、第１バイアス回路７０に電気的に接続される。このとき、第２バイアス回路７１は複数の負荷部１８から電気的に切り離される。
【０１８９】
図１２に示すように、この例では、信号読み出し走査期間中、第１バイアス回路７０のスイッチＳＷＢ＿ＳＨ＿１に対する制御信号は「Ｌｏｗ」に固定されており、したがってスイッチＳＷＢ＿ＳＨ＿１がオフである。すなわち、信号読み出し走査期間の全体にわたって第１バイアス回路７０が有効化されている。そのため、複数の負荷部１８には、サンプルホールド回路のホールド動作によってコンデンサＣＡＰＢ１に保持された電圧信号が第３切替回路７２を介して供給される。この例では、信号読み出し走査期間以外の期間に、スイッチＳＷＢ＿ＳＨ＿１に対する制御信号を「Ｈｉｇｈ」に固定することにより、コンデンサＣＡＰＢ１の充電、すなわち、サンプリングを実行している。
【０１９０】
図１２からわかるように、この例では、連続する２つのフレーム走査期間が重なり合うオーバラップ期間においては、スイッチＳＷＢ＿ＳＨ＿１およびスイッチＳＷＢ＿ＳＨ＿２はいずれもオフされている。これにより、第１バイアス回路７０および第２バイアス回路７１のいずれもが有効化され、それぞれから第３切替回路７２に、負荷トランジスタの制御電圧が供給される。
【０１９１】
この例においても、第３切替回路７２は、図９および図１０を参照して説明した駆動方法と同様に、少なくとも、ＦＤノードの電圧のリセット（図１中の「ＦＤリセット」）の期間において、第１バイアス回路７０および第２バイアス回路７１のいずれか一方を負荷部１８の負荷トランジスタに選択的に接続している。この駆動方法によると、行リセット走査期間の全体および信号読み出し走査期間の全体の両方について、第１バイアス回路７０または第２バイアス回路７１のいずれかのサンプルホールド回路のホールド動作を維持できる。ただし、図９および図１０を参照して説明した、フレーム走査期間の全体にわたるホールドとは異なり、第１バイアス回路７０のサンプルホールド回路にホールドされた制御電圧と第２バイアス回路７１のサンプルホールド回路にホールドされた制御電圧との間の差に起因するノイズが発生してしまう可能性がある。しかしながら、これらの制御電圧の大きさが互いに等しければ、得られる画像において、これらの制御電圧の差に起因するノイズの影響は、無視し得る程度に小さい。仮に、これらの制御電圧の大きさが互いに等しくなかったとしても、ノイズが全行に等しく重畳されるので、結果として横線ノイズは視認されない。この駆動方式は、例えば星空を撮影するときなど、長時間露光に有効である。
【０１９２】
（第４の実施形態）
次に、図１０、図１４および図１５を参照して、本開示の第４の実施形態に係る撮像装置を説明する。本実施形態に係る撮像装置と、第２の実施形態に係る撮像装置１Ａとの間の主な相違点は、本実施形態に係る撮像装置では、複数の画素１４の列毎に２本の列信号線が設けられている点である。ある列に着目したとき、その列に属する画素１４のうちの少なくとも一部は、列毎に設けられた２本の列信号線のうちの一方である第１の列信号線に接続されている。その列に属する画素１４のうちの他の画素は、２本の列信号線のうちの他方である第２の列信号線に接続されている。すなわち、本実施形態に係る撮像装置においては、一部の画素１４の出力が第１の列信号線を介して読み出され、他の一部の画素１４の出力が第２の列信号線を介して読み出される。
【０１９３】
後に図面を参照しながら詳しく説明するように、典型的には、複数の画素１４のうち、奇数行に配置された１以上の画素１４が、第１の列信号線に接続され、偶数行に配置された１以上の画素１４が、第２の列信号線に接続される。本実施形態は、第２の実施形態と
同様に、列フィードバック構成の参照電圧印加回路に適用可能である。以下、第２の実施形態に係る撮像装置１Ａとの間の差異点を主に説明する。
【０１９４】
図１４は、本開示の第４の実施形態に係る撮像装置１Ｃの回路構成を模式的に示している。図１４では、２次元に配列された複数の画素１４のうち、ある列の４つの画素１４を取り出して示している。ここで例示する構成において、撮像装置１Ｃは、奇数行に配置された複数の画素１４に接続された複数の垂直信号線１７Ａと、偶数行に配置された複数の画素１４に接続された複数の垂直信号線１７Ｂとを有する。
【０１９５】
この例では、撮像装置１Ｃは、複数の画素１４の列毎に２本ずつ配置された複数のフィードバック線をさらに有する。複数の画素１４のある列に着目すると、図１４に示すように、フィードバック線２３Ａおよび２３Ｂが個別に設けられている。ここでは、フィードバック線２３Ａは、奇数行に配置された複数の画素１４に電気的に接続されており、フィードバック線２３Ｂは、偶数行に配置された複数の画素１４に電気的に接続されている。なお、便宜上、図１４においては、複数の画素１４のある１つの列に対応して設けられた垂直信号線およびフィードバック線の２つの組のうちの一方（垂直信号線１７Ｂおよびフィードバック線２３Ｂ）を「ｉ列」と表記し、他方（垂直信号線１７Ａおよびフィードバック線２３Ａ）を「ｉ＋１列」と表記している。後述する他の図面においても、同様の表記により、同一列に配置された垂直信号線およびフィードバック線の組を区別することがある。
【０１９６】
図１４に例示する構成において、撮像装置１Ｃは、第１参照電圧印加回路６０、第２参照電圧印加回路６１および第２切替回路６２Ａを含む参照電圧印加回路３０Ｂを有する。第２切替回路６２Ａは、複数の画素１４の列毎に、２組のスイッチの組を有する。ここでは、出力端子にフィードバック線２３Ａが接続された反転増幅器２２の正側の入力端子と、信号線６３Ａとの間にスイッチＳＷＶ＿２１が接続されており、その入力端子と、信号線６３Ｂとの間にスイッチＳＷＶ＿２２が接続されている。また、出力端子にフィードバック線２３Ｂが接続された反転増幅器２２の正側の入力端子と、信号線６３Ａとの間にスイッチＳＷＶ＿１１が接続されており、その入力端子と、信号線６３Ｂとの間にスイッチＳＷＶ＿１２が接続されている。図示するように、各列のスイッチＳＷＶ＿１１およびスイッチＳＷＶ＿２１は、共通の信号線６３Ａを介して第１参照電圧印加回路６０に接続されている。各列のスイッチＳＷＶ＿１２およびスイッチＳＷＶ＿２２は、共通の信号線６３Ｂを介して第２参照電圧印加回路６１に接続されている。
【０１９７】
第２切替回路６２ＡにおけるＳＷＶ＿１１およびＳＷＶ＿１２の組は、上述の第２切替回路６２におけるスイッチＳＷＶ＿１およびＳＷＶ＿２の組と同様に排他的にスイッチ制御される。例えば、ＳＷＶ＿１１がオンであればＳＷＶ＿１２はオフである。第２切替回路６２ＡにおけるＳＷＶ＿２１およびＳＷＶ＿２２の組についても同様である。
【０１９８】
（フレーム走査期間ホールド）
図１５は、本実施形態に係る撮像装置１Ｃにおける第２切替回路６２Ａのスイッチの制御タイミングの一例を示している。なお、図１５中、中央付近に示す信号波形（「ＳＷＢ＿１１」、「ＳＷＢ＿１２」、「ＳＷＢ＿２１」および「ＳＷＢ＿２２」）の詳細は後述する。
【０１９９】
この駆動方法においては、列毎に配置された垂直信号線１７Ａおよび垂直信号線１７Ｂのうちの一方を用いて行リセットを行い、これと同時に、他方を用いて信号読み出しを行う。
【０２００】
図１５に示される例では、ｎ番目のフレームに対応する行リセット期間および信号読み
出し期間において、信号線６３Ｂとの接続を有するスイッチＳＷＶ＿１２およびＳＷＶ＿２２に対する制御信号を「Ｈｉｇｈ」にしている。これにより、複数の反転増幅器２２が第２参照電圧印加回路６１に電気的に接続される。これに対し、信号線６３Ａとの接続を有するスイッチＳＷＶ＿１１およびＳＷＶ＿２１に対する制御信号は「Ｌｏｗ」にされており、第１参照電圧印加回路６０は複数の反転増幅器２２から電気的に切り離される。
【０２０１】
スイッチＳＷＶ＿ＳＨ＿１およびスイッチＳＷＶ＿ＳＨ＿２の制御は、図１０を参照して説明した例と同様であり得る。図１０に示すように、ここでは、ｎ番目のフレーム走査期間においては、スイッチＳＷＶ＿ＳＨ＿２に対する制御信号は「Ｌｏｗ」に固定され、スイッチＳＷＶ＿ＳＨ＿２がオフされる。このとき、サンプルホールド回路のホールド動作によってコンデンサＣＡＰＶ２に保持された電圧信号が第２切替回路６２Ａを介して複数の反転増幅器２２に供給される。他方、図１０からわかるように、スイッチＳＷＶ＿ＳＨ＿２がｎ番目のフレーム走査期間にわたってオフとされることに対して、スイッチＳＷＶ＿ＳＨ＿１は、ｎ番目のフレーム走査期間のうち、隣接するフレームとの間のオーバーラップ期間を除く期間において、制御信号が「Ｈｉｇｈ」に固定されることによってオンされる。スイッチＳＷＶ＿ＳＨ＿１がオンの状態のとき、コンデンサＣＡＰＶ１に反転増幅器２２用参照電圧が充電される。
【０２０２】
ｎ＋１番目のフレームに対応する行リセット期間および信号読み出し期間においては、図１５に示すように、スイッチＳＷＶ＿１２およびＳＷＶ＿２２に対する制御信号を「Ｌｏｗ」にして、第２参照電圧印加回路６１を複数の反転増幅器２２から電気的に切り離す。また、スイッチＳＷＶ＿１１およびＳＷＶ＿２１に対する制御信号を「Ｈｉｇｈ」にして、第１参照電圧印加回路６０を複数の反転増幅器２２に電気的に接続する。
【０２０３】
図１０に示すように、ｎ＋１番目のフレーム走査期間においては、スイッチＳＷＶ＿ＳＨ＿１に対する制御信号が「Ｌｏｗ」に固定され、スイッチＳＷＶ＿ＳＨ＿１がオフされる。このとき、サンプルホールド回路のホールド動作によってコンデンサＣＡＰＶ１に保持された電圧信号が第２切替回路６２Ａを介して複数の反転増幅器２２に供給される。スイッチＳＷＶ＿ＳＨ＿１がｎ＋１番目のフレーム走査期間にわたってオフとされることに対して、スイッチＳＷＶ＿ＳＨ＿２は、ｎ＋１番目のフレーム走査期間のうち、オーバーラップ期間を除く期間において、制御信号が「Ｈｉｇｈ」に固定されることによってオンされる。スイッチＳＷＶ＿ＳＨ＿２がオンの状態のとき、コンデンサＣＡＰＶ２に反転増幅器２２用参照電圧が充電される。
【０２０４】
既に説明したように、信号読み出し期間は、基準レベルの読み出しのためのＦＤノードのリセットの期間を有し得る。ＦＤノードのリセットの期間における帰還経路の形成は、画素１４内のアドレストランジスタ１３およびリセットトランジスタ１２をオンすることによって実行される。つまり、この帰還経路は、垂直信号線およびフィードバック線をその経路の一部に含む。そのため、例えば図８Ａに示すように複数の画素１４の各列に垂直信号線１７およびフィードバック線２３をそれぞれ１本ずつ配置した回路構成では、電子シャッターとしてのＦＤリセットのための帰還回路の形成と、基準レベルの読み出しにおけるＦＤリセットのための帰還回路の形成とを同一列において同時に実行することはできない。
【０２０５】
これに対して、図１４に例示される、本開示の第４の実施形態に係る回路構成では、複数の画素１４の列毎に２つの垂直信号線（垂直信号線１７Ａおよび１７Ｂ）と２つの反転増幅器２２とが配置されている。そのため、同一列において、垂直信号線１７Ａに接続された画素１４に対する、電子シャッターとしてのＦＤリセットのための帰還回路の形成と並行して、垂直信号線１７Ｂに接続された画素１４に対して、基準レベルの読み出しにおけるＦＤリセットのための帰還回路を形成することが可能である。
【０２０６】
図１５に示すように、この例では、図９を参照して説明した例と同様に、連続するフレーム走査期間がオーバーラップしている。ここでは、オーバラップ期間が２つの１Ｈ期間を含んでいる。図１５に示されるタイミング例では、これらの１Ｈ期間のうち、最初の１Ｈ期間では、垂直信号線１７Ｂおよび垂直信号線１７Ａを用いて、ｎ番目のフレームに関する信号読み出しと、ｎ＋１番目のフレームに関する行リセットとをそれぞれ行い、次の１Ｈ期間では、垂直信号線１７Ａおよび垂直信号線１７Ｂを用いて、ｎ番目のフレームに関する信号読み出しと、ｎ＋１番目のフレームに関する行リセットとをそれぞれ行う。すなわち、オーバラップ期間に含まれる２つの１Ｈ期間のうち、最初の１Ｈ期間においては、垂直信号線１７Ｂを用いた、ｎ番目のフレームに関する偶数行の信号読み出しと並行して、垂直信号線１７Ａを用いた、ｎ＋１番目のフレームに関する奇数行の行リセットを実行する。また、オーバラップ期間に含まれる２つの１Ｈ期間のうち、次の１Ｈ期間においては、垂直信号線１７Ａを用いた、ｎ番目のフレームに関する奇数行の信号読み出しと並行して、垂直信号線１７Ｂを用いた、ｎ＋１番目のフレームに関する偶数行の行リセットを実行する。
【０２０７】
上述したように、この例では、オーバラップ期間の１つ目の１Ｈ期間に、垂直信号線１７Ｂを用いてｎ番目のフレームに関する信号読み出しを行う。すなわち、偶数行の画素１４のうち、選択された行の画素１４の出力が垂直信号線１７Ｂを介して読み出される。図１５に示すように、この１Ｈ期間においては、スイッチＳＷＶ＿１２の制御信号は「Ｈｉｇｈ」である。したがって、第２参照電圧印加回路６１と、垂直信号線１７Ｂに接続された反転増幅器２２とが電気的に接続される。また、図１０に示すように、ｎ番目のフレーム走査期間およびｎ＋１番目のフレーム走査期間のオーバーラップ期間において、第２参照電圧印加回路６１は有効化された状態である。したがって、垂直信号線１７Ｂとの接続を有する反転増幅器２２の正側の入力端子には、コンデンサＣＡＰＶ２に保持された反転増幅器２２用参照電圧が印加される。
【０２０８】
ここでは、この１Ｈ期間に、ｎ番目のフレームに関する信号読み出しと並行してｎ＋１番目のフレームに関する行リセットも実行される。この行リセットは垂直信号線１７Ａを用いて行われる。つまり、奇数行のうち、選択された行に対する行リセットが実行される。図１５に示すように、この１Ｈ期間においては、スイッチＳＷＶ＿２１の制御信号が「Ｈｉｇｈ」とされ、垂直信号線１７Ａとの接続を有する反転増幅器２２と、第１参照電圧印加回路６０とが、スイッチＳＷＶ＿２１を介して互いに電気的に接続させられる。図１０に示すように、オーバーラップ期間においては、第２参照電圧印加回路６１だけでなく第１参照電圧印加回路６０も有効化されている。したがって、垂直信号線１７Ａとの接続を有する反転増幅器２２の正側の入力端子には、コンデンサＣＡＰＶ１に保持された反転増幅器２２用参照電圧が印加される。
【０２０９】
オーバーラップ期間中の次の１Ｈでは垂直信号線１７Ａの役割と垂直信号線１７Ｂの役割とが入れ替わる。すなわち、ｎ番目のフレームに関する信号読み出しおよびｎ＋１番目のフレームに関する行リセットは、それぞれ、垂直信号線１７Ａおよび垂直信号線１７Ｂを用いて行われる。垂直信号線１７Ａに着目すると、この１Ｈ期間においては、図１５に示すようにスイッチＳＷＶ＿２２の制御信号を「Ｈｉｇｈ」にしている。そのため、垂直信号線１７Ａとの接続を有する反転増幅器２２には、第２参照電圧印加回路６１が電気的に接続される。図１０を参照すればわかるように、このとき、第２参照電圧印加回路６１が有効化されており、垂直信号線１７Ａとの接続を有する反転増幅器２２の正側の入力端子には、コンデンサＣＡＰＶ２に保持された反転増幅器２２用参照電圧が印加される。
【０２１０】
他方、ｎ＋１番目のフレームに関する行リセットは垂直信号線１７Ｂを用いて行われる。垂直信号線１７Ｂに着目すると、スイッチＳＷＶ＿１１の制御信号が「Ｈｉｇｈ」とさ
れているので（図１５参照）、垂直信号線１７Ｂに接続された反転増幅器２２には、第１参照電圧印加回路６０が電気的に接続される。図１０を参照すればわかるように、このとき、第２参照電圧印加回路６１だけでなく第１参照電圧印加回路６０も有効化されており、垂直信号線１７Ｂとの接続を有する反転増幅器２２の正側の入力端子には、コンデンサＣＡＰＶ１に保持された反転増幅器２２用参照電圧が印加される。
【０２１１】
この例では、オーバラップ期間においては、サンプルホールド回路内のスイッチＳＷＶ＿ＳＨ＿１およびスイッチＳＷＶ＿ＳＨ＿２はいずれもオフされている。これにより、第１参照電圧印加回路６０および第２参照電圧印加回路６１のいずれもが有効化されているので、それぞれから第２切替回路６２Ａに参照電圧が供給される。
【０２１２】
図１５および図１０を参照して説明したこの駆動方法によると、同一列の奇数行に配置された画素１４と、偶数行に配置された画素１４とにおいて帰還経路を並列的に形成できるので、高フレームレートの撮影が実現される。
【０２１３】
（行リセット走査期間ホールドおよび信号読み出し走査期間ホールド）
図１２および図１６を参照して、図１０および図１５に示される駆動方法とは異なる別の駆動方法を説明する。
【０２１４】
図１６は、第２切替回路６２ＡのスイッチＳＷＶ＿１１、ＳＷＶ＿１２、ＳＷＶ＿２１およびＳＷＶ＿２２の制御信号の波形の例を示している。図１６中、中央付近に示す信号波形（「ＳＷＢ＿１１」、「ＳＷＢ＿１２」、「ＳＷＢ＿２１」および「ＳＷＢ＿２２」）の詳細は後述する。
【０２１５】
この駆動方法においても、同一列において、垂直信号線１７Ａおよび垂直信号線１７Ｂの一方を用いて行リセットを行い、これと同時に、他方を用いて信号読み出しを行う。図１６の下部に示されるように、この例では、ある列の偶数行の１つにおける信号読み出しには第１参照電圧印加回路６０を用い、その列の奇数行の１つにおける、電子シャッターとしての行リセットは第２参照電圧印加回路６１を用いている。また、ある列の偶数行の１つにおける、電子シャッターとしての行リセットには第２参照電圧印加回路６１を用い、その列の奇数行の１つにおける信号読み出しは第１参照電圧印加回路６０を用いている。つまり、電子シャッターとしての行リセット動作には第２参照電圧印加回路６１が用いられ、信号読み出し動作には第１参照電圧印加回路６０が用いられる。
【０２１６】
図１６の左端の１Ｈ期間に着目する。この１Ｈ期間では、垂直信号線１７Ｂを用いて信号読み出しを行い、垂直信号線１７Ａを用いて行リセットを行う。このとき、スイッチＳＷＶ＿１１に対する制御信号を「Ｈｉｇｈ」にして、かつ、第１参照電圧印加回路６０を有効化する。また、スイッチＳＷＶ＿２２に対する制御信号を「Ｈｉｇｈ」にして、かつ、第２参照電圧印加回路６１を有効化する。これに対し、次の１Ｈ期間では、垂直信号線１７Ａを用いて信号読み出しを行い、垂直信号線１７Ｂを用いて行リセットを行う。このとき、スイッチＳＷＶ＿２１の制御信号を「Ｈｉｇｈ」にして、かつ、第１参照電圧印加回路６０を有効化する。また、スイッチＳＷＶ＿１２の信号を「Ｈｉｇｈ」にして、かつ、第２参照電圧印加回路６１を有効化する。第１参照電圧印加回路６０および第２参照電圧印加回路６１のスイッチＳＷＶ＿ＳＨ＿１およびＳＷＶ＿ＳＨ＿２の制御タイミングは、図１２を参照しながら説明した、第２の実施形態における制御タイミングと同様であり得る。
【０２１７】
この駆動方法によると、第２の実施形態における「行リセット走査期間ホールドおよび信号読み出し走査期間ホールド」で得られる効果に加えて、同一列の奇数行に配置された画素１４と、偶数行に配置された画素１４とにおいて帰還経路を並列的に形成できるので
、高フレームレートの撮影が実現される。
【０２１８】
（第５の実施形態）
図１０、図１２、図１５、図１６および図１７を参照して、本開示の第５の実施形態を説明する。本実施形態に係る撮像装置は、第３切替回路を含むバイアス回路をさらに有している点で第４の実施形態に係る撮像装置１Ｃとは異なる。本実施形態は、第４の実施形態と同様に、列フィードバック構成の参照電圧印加回路に適用される。以下、第４の実施形態に係る撮像装置１Ｃとの間の差異点を主に説明する。
【０２１９】
図１７は、第５の実施形態に係る撮像装置１Ｄの回路構成を模式的に示している。撮像装置１Ｄは、第３切替回路７２Ａを含むバイアス回路４０Ｂを有する。図１７に示す第３切替回路７２Ａは、上述の第２切替回路６２Ａと同様に、２組のスイッチの組を有する。ここでは、垂直信号線１７Ｂに接続された負荷部１８と、複数の画素１４の各列に共通の信号線７３Ａとの間にスイッチＳＷＢ＿１１が接続されており、その負荷部１８と、複数の画素１４の各列に共通の信号線７３Ｂとの間にスイッチＳＷＢ＿１２が接続されている。また、垂直信号線１７Ａに接続された負荷部１８と、共通の信号線７３Ａとの間にスイッチＳＷＢ＿２１が接続されており、その負荷部１８と、複数の画素１４の各列に共通の信号線７３Ｂとの間にスイッチＳＷＢ＿２２が接続されている。各列のスイッチＳＷＢ＿１１およびスイッチＳＷＢ＿２１は、共通の信号線７３Ａを介して第１バイアス回路７０に接続されている。各列のスイッチＳＷＢ＿１２およびスイッチＳＷＢ＿２２は、共通の信号線７３Ｂを介して第２バイアス回路７１に接続されている。
【０２２０】
（フレーム走査期間ホールド）
上述の図１５には、第３切替回路７２Ａのスイッチに対する制御信号の信号波形もあわせて示されている。ここでは、スイッチＳＷＢ＿１１、ＳＷＢ＿１２、ＳＷＢ＿２１およびＳＷＢ＿２２の信号波形は、それぞれ、スイッチＳＷＶ＿１１、ＳＷＶ＿１２、ＳＷＶ＿２１およびＳＷＶ＿２２の信号波形に一致する。つまり、第３切替回路７２Ａの各スイッチと第２切替回路６２Ａの各スイッチとは同じ駆動タイミングで制御され得る。
【０２２１】
第１バイアス回路７０および第２バイアス回路７１のスイッチＳＷＢ＿ＳＨ＿１およびＳＷＢ＿ＳＨ＿２の制御タイミングは、図１０を参照しながら説明した、第３の実施形態における制御タイミングと同様であり得る。
【０２２２】
この駆動方法によると、第３の実施形態における「フレーム走査期間ホールド」で得られる効果に加えて、同一列の奇数行に配置された画素１４と、偶数行に配置された画素１４とにおいて帰還経路を並列的に形成できるので、高フレームレートの撮影が実現される。
【０２２３】
（行リセット走査期間ホールドおよび信号読み出し走査期間ホールド）
図１２および図１６を参照して、図１０および図１５に示される駆動方法とは異なる別の駆動方法を説明する。
【０２２４】
上述の図１６には、第３切替回路７２Ａのスイッチに対する制御信号の信号波形もあわせて示されている。ここでは、スイッチＳＷＢ＿１１、ＳＷＢ＿１２、ＳＷＢ＿２１およびＳＷＢ＿２２の信号波形は、それぞれ、スイッチＳＷＶ＿１１、ＳＷＶ＿１２、ＳＷＶ＿２１およびＳＷＶ＿２２の信号波形に一致する。つまり、第３切替回路７２Ａの各スイッチと第２切替回路６２Ａの各スイッチとは同じ駆動タイミングで制御され得る。
【０２２５】
第１バイアス回路７０および第２バイアス回路７１のスイッチＳＷＢ＿ＳＨ＿１およびＳＷＢ＿ＳＨ＿２の制御タイミングは、図１２を参照しながら説明した、第３の実施形態
における制御タイミングと同様であり得る。
【０２２６】
この駆動方法によると、第３の実施形態における「行リセット走査期間ホールドおよび信号読み出し走査期間ホールド」で得られる効果に加えて、同一列の奇数行に配置された画素１４と、偶数行に配置された画素１４とにおいて帰還経路を並列的に形成できるので、高フレームレートの撮影が実現される。
【０２２７】
（第６の実施形態）
上述の第２〜第５の実施形態では、垂直信号線（垂直信号線１７、または、垂直信号線１７Ａおよび１７Ｂの組）に対応して設けられた反転増幅器２２をその経路の一部に含む帰還経路を形成可能な回路構成を例示している。しかしながら、帰還経路の構成は、これらの例に限定されない。例えば、以下に説明するように、帰還経路が画素内において閉じるような回路構成も適用可能である。
【０２２８】
図１８は、帰還経路を形成可能な画素の回路構成の例を示す。図１８に示す画素１４Ａは、光電変換部１０と、光電変換部１０によって生成された信号を検出する信号検出回路ＳＣとを有する。図示するように、信号検出回路ＳＣは、増幅トランジスタ１１およびアドレストランジスタ１３を含む。図１８に例示する構成において、信号検出回路ＳＣは、さらに、リセットトランジスタ１２と、フィードバックトランジスタ２７と、第１容量素子２８と、第２容量素子２９とを含む。リセットトランジスタ１２のソースおよびドレインの一方は、光電変換部１０と増幅トランジスタ１１のゲートとを結ぶＦＤノードに接続されている。リセットトランジスタ１２のソースおよびドレインの他方は、フィードバック線２６を介して、増幅トランジスタ１１とアドレストランジスタ１３との間のノードに接続されている。フィードバックトランジスタ２７および第１容量素子２８は、リセットトランジスタ１２のソースとドレインとの間に接続されている。換言すれば、ＦＤノードとフィードバック線２６との間にフィードバックトランジスタ２７および第１容量素子２８が接続されている。図示するように、第２容量素子２９の一方の電極は、フィードバックトランジスタ２７と第１容量素子２８との間のノード（以下、「ノードＲＤ」と呼ぶことがある。）に接続される。
【０２２９】
リセットトランジスタ１２のゲートは、リセット制御線２４（図１８において不図示、図３参照）に接続されており、撮像装置の動作時、リセット制御線２４を介してリセット制御信号ＲＳＴが印加される。垂直走査回路１５（図３参照）は、リセット制御線２４を介してリセットトランジスタ１２をオンとすることにより、選択した画素１４ＡのＦＤノードの電圧をリセットすることができる。この例では、リセットトランジスタ１２をオンとすることにより、ＦＤノードに、フィードバック線２６の電圧が印加される。
【０２３０】
フィードバックトランジスタ２７のゲートは、不図示のフィードバック制御線との接続を有し、撮像装置の動作時、そのフィードバック制御線を介してフィードバック制御信号ＦＢが印加される。フィードバック制御線は、例えば垂直走査回路１５に接続される。垂直走査回路１５は、フィードバック制御線を介してフィードバックトランジスタ２７のオンおよびオフを切り替えることができる。
【０２３１】
図示するように、フィードバックトランジスタ２７のソースおよびドレインの一方は、第１容量素子２８を介して光電変換部１０に電気的に接続されている。アドレストランジスタ１３のゲートに対するアドレス制御信号ＳＥＬを例えばハイレベルとしてアドレストランジスタ１３をオンとし、フィードバックトランジスタ２７をさらにオンとすると、選択された画素１４Ａの増幅トランジスタ１１をその一部に含む帰還経路を形成することができる。この帰還経路は、増幅トランジスタ１１のソースと光電変換部１０との間に接続されたフィードバック線２６をその一部に含んでいる。帰還経路は、増幅トランジスタ１
１の出力を、フィードバックトランジスタ２７のソースおよびドレインのうちノードＲＤに接続されていない側に負帰還させる。
【０２３２】
典型的には、信号検出回路ＳＣ中の第２容量素子２９は、第１容量素子２８よりも大きな容量値を有する。第２容量素子２９の電極のうちノードＲＤに接続されていない側の電極には、撮像装置の動作時、所定の基準電圧ＶＲ１（例えば０Ｖ）が印加される。基準電圧ＶＲ１は、固定された電圧であってもよいし、例えばパルス状の電圧であってもよい。
【０２３３】
図１８に例示する構成において、垂直信号線１７には、切替回路９０を介して定電流源９１および９２が接続されている。撮像装置の動作時、定電流源９１および９２の一端の電圧は、それぞれ、所定の基準電圧（典型的には接地（ＧＮＤ））および電源電圧ＶＤＤに設定される。定電流源９１および９２は、例えば負荷トランジスタを有する負荷部を含む。
【０２３４】
切替回路９０は、定電流源９１および垂直信号線１７の間に接続されたスイッチＳ１と、定電流源９２および垂直信号線１７の間に接続されたスイッチＳ２とを有する。切替回路９０におけるスイッチＳ１およびＳ２は、排他的に動作するように制御される。すなわち、スイッチＳ１がオンのとき、スイッチＳ２はオフであり、スイッチＳ１がオフのとき、スイッチＳ２はオンである。後述するように、本実施形態では、画素１４ＡのリセットにおいてスイッチＳ２がオンとされ、画素１４Ａからの信号の読み出しにおいてスイッチＳ１がオンとされる。
【０２３５】
増幅トランジスタ１１のドレインとの接続を有する電源配線２１には、第４切替回路８２が接続されている。図示する例において、第４切替回路８２は、スイッチＳｓ１と、スイッチＳＷＩ＿１およびＳＷＩ＿２の組とを有する。スイッチＳｓ１は、電源配線２１と、撮像装置の動作時に所定の電圧ＶＡ（典型的にはＶＤＤ）が印加される電圧線８７との間に接続されている。スイッチＳＷＩ＿１は、電源配線２１と、撮像装置の動作時に所定の電圧（典型的にはＧＮＤ）が印加される信号線８３Ａとの間の接続されている。スイッチＳＷＩ＿２は、電源配線２１と、撮像装置の動作時に所定の電圧（典型的にはＧＮＤ）が印加される信号線８３Ｂとの間に接続されている。信号線８３Ａおよび８３Ｂは、増幅トランジスタ１１のドレインに所定のドレイン電圧を供給する信号線である。複数の画素１４Ａが２次元に配列された構成において、信号線８３Ａおよび８３Ｂのそれぞれは、複数の画素１４Ａの各列の間で共通の信号線である。撮像装置の動作時における、信号線８３Ａの電圧および信号線８３Ｂの電圧は、基本的に等しい。これらのスイッチＳｓ１、ならびに、スイッチＳＷＩ＿１およびＳＷＩ＿２は、スイッチＳｓ１がオンのときにスイッチＳＷＩ＿１およびＳＷＩ＿２がオフとされ、スイッチＳｓ１がオフのときにスイッチＳＷＩ＿１およびＳＷＩ＿２の一方がオンとされるように制御される。
【０２３６】
信号読み出し時、アドレストランジスタ１３をオンとし、切替回路９０のスイッチＳ１と、第４切替回路８２のスイッチＳｓ１をオンとする。これにより、増幅トランジスタ１１からアドレストランジスタ１３に向かう向きに電流が流れる。このとき、光電変換部１０に発生した電荷に応じた信号電圧が垂直信号線１７に出力される。すなわち、増幅トランジスタ１１で増幅された、ＦＤノードの電圧を検出することができる。したがって、信号検出回路ＳＣは、増幅回路をその一部に含むといえる。
【０２３７】
これに対し、画素１４Ａのリセット時には、アドレストランジスタ１３をオンとし、切替回路９０のスイッチＳ２と、第４切替回路８２のスイッチＳＷＩ＿１およびスイッチＳＷＩ＿２のいずれか一方とをオンとする。これにより、増幅トランジスタ１１に信号読み出し時とは逆向きの電流が流れる。このとき、フィードバックトランジスタ２７のオンにより、増幅トランジスタ１１、フィードバック線２６、フィードバックトランジスタ２７
および第１容量素子２８をその経路に含む帰還経路が形成される。帰還経路の形成により、ｋＴＣ雑音を抑圧することが可能である。
【０２３８】
ここで、画素１４Ａにおける信号読み出し時およびリセット時の動作の典型例を簡単に説明する。信号の読み出し時には、アドレストランジスタ１３がオンとされた状態で、第４切替回路８２のスイッチＳｓ１と、切替回路９０のスイッチＳ１とをオンとする。これにより、選択された画素１４Ａの増幅トランジスタ１１のドレインに、電圧ＶＡが供給される。電圧ＶＡは、電源電圧であってもよい。
【０２３９】
このとき、増幅トランジスタ１１および定電流源９１は、ソースフォロアを形成し、ＦＤノードに蓄積された電荷量に応じた電圧が垂直信号線１７に読み出される。このソースフォロアにおける増幅率は、１倍程度である。
【０２４０】
他方、画素１４Ａのリセット時、アドレストランジスタ１３がオンとされた状態で、リセットトランジスタ１２およびフィードバックトランジスタ２７をオンとする。このとき、第４切替回路８２のスイッチＳＷＩ＿１およびスイッチＳＷＩ＿２のいずれか一方と切替回路９０のスイッチＳ２とがオンである。リセットトランジスタ１２をオンとすることにより、リセットトランジスタ１２を介して、ＦＤノードとフィードバック線２６とが接続され、画素１４Ａがリセットされる。このことから、信号検出回路ＳＣは、リセットトランジスタ１２を含むリセット回路を有しているということができる。また、リセット制御線２４に接続された垂直走査回路１５（図３参照）は、このリセット回路の制御信号を供給する回路であるといえる。
【０２４１】
その後、リセットトランジスタ１２をオフとする。リセットトランジスタ１２をオフとすることによってｋＴＣ雑音が発生する。そのため、リセット後におけるＦＤノードの電圧には、ｋＴＣ雑音が加わる。ただし、フィードバックトランジスタ２７がオンのままであるので、増幅トランジスタ１１の出力をフィードバックトランジスタ２７のソースおよびドレインの一方に負帰還させる帰還経路が形成された状態が継続している。そのため、リセットトランジスタ１２をオフすることによって生じたｋＴＣ雑音が、フィードバックにおける利得をＡとすれば、１／（１＋Ａ）1/2の大きさまでキャンセルされる。
【０２４２】
続けて、フィードバック制御信号ＦＢの電圧レベルを例えばハイレベルとローレベルの間のレベルに低下させ、その後、フィードバック制御信号ＦＢをローレベルとする。フィードバック制御信号ＦＢの電圧レベルをハイレベルよりも低いレベルとすることにより、フィードバックトランジスタ２７の動作帯域が、フィードバック制御信号ＦＢがハイレベルの時と比較して狭くなる。フィードバック制御信号ＦＢがローレベルに達すると、フィードバックトランジスタ２７がオフとなり、帰還経路の形成が解消される。このとき、フィードバックトランジスタ２７の動作帯域が増幅トランジスタ１１の動作帯域よりも低い状態にあると、フィードバックトランジスタ２７のオフによって発生するｋＴＣ雑音が、帰還経路を形成しない場合と比較して小さくなる。第４切替回路８２と増幅トランジスタ１１とによって形成される増幅器の増幅率を（−Ｄ）とすれば、フィードバックトランジスタ２７のオフによって発生するｋＴＣ雑音は、帰還経路を形成しない場合と比較して（１／（１＋Ｄ））1/2倍に抑制される。このように、フィードバック制御信号ＦＢを用い
て、フィードバックトランジスタ２７による帯域制限が可能である。Ｄの値は、１よりも大きく、数十〜数百程度の数値に設定され得る。
【０２４３】
ここでは、画素１４Ａに対する電流を切り替えることにより、信号の読み出し時には増幅トランジスタ１１をソースフォロアとして機能させ、画素１４Ａのリセット時には増幅トランジスタ１１をソース接地として機能させている。このように、各画素１４Ａ内に帰還経路を形成した場合であっても、ＦＤノードに残存するｋＴＣ雑音を、帰還がない場合
と比較して抑制することが可能である。フィードバック制御信号ＦＢとして傾斜電圧を用い、フィードバック制御信号ＦＢの電圧レベルをハイレベルからローレベルに向けて減少させるような制御を実行してもよい。
【０２４４】
図１８に例示する構成では、信号検出回路ＳＣが、ＦＤノードと、基準電圧ＶＲ１の印加される電極との間に、第１容量素子２８および第２容量素子２９の直列接続を含む容量回路を有している。そのため、容量回路によって得られる減衰率をＢとすれば、フィードバックトランジスタ２７のオフによってＦＤノードの電圧に加わるｋＴＣ雑音の大きさを、信号検出回路ＳＣ中に容量回路を設けずにフィードバックトランジスタ２７をＦＤノードに直接に接続した場合の（１＋（１＋Ａ・Ｂ）・Ｃｆｄ／Ｃ２）1/2／（１＋Ａ・Ｂ）
倍に抑圧することができる。このように、信号検出回路ＳＣ中に第１容量素子２８および第２容量素子２９を設けることにより、ＦＤノードの電圧に加わるｋＴＣ雑音の大きさをより低減することが可能である。なお、上記の式中、ＣｆｄおよびＣ２は、それぞれ、ＦＤノードの容量値および第２容量素子２９の容量値を表す。
【０２４５】
上述したようなｋＴＣ雑音の抑圧は、図１９に示すような画素１４Ｂの回路構成においても適用可能である。図１９に例示される構成では、リセットトランジスタ１２と第１容量素子２８とが並列に接続されている。換言すれば、図１９に示す例では、リセットトランジスタ１２のソースおよびドレインのうち、ＦＤノードに接続されていない側が、ノードＲＤに接続されている。このような構成によっても、上述の動作の適用により、ＦＤノードの電圧に加わるｋＴＣ雑音の大きさを低減することが可能である。なお、図１８に例示する構成では、リセットトランジスタ１２のソースおよびドレインのうち、ＦＤノードに接続されていない側をフィードバック線２６に直接に接続する。そのため、リセットトランジスタ１２の駆動力を確保するための不純物プロファイルの設計の自由度が向上するという利点が得られる。
【０２４６】
次に、図２０Ａ、図２０Ｂ、図８Ａ、図１０、図１２、図１４、図１５、図１６および図１７を参照して、本開示の第６の実施形態に係る撮像装置を説明する。
【０２４７】
図２０Ａは、第６の実施形態に係る撮像装置１Ｅの回路構成を模式的に示している。図２０Ａに示す撮像装置１Ｅは、２次元に配置された複数の画素１４Ａを有する。ここでは、図面が過度に複雑になることを避けるために、複数の画素１４Ａのある列に属する画素１４Ａのうち、５つを取り出して図示している。画素１４Ａに代えて、図１９を参照して説明した画素１４Ｂも適用可能であることは言うまでもない。
【０２４８】
図２０Ａに例示する構成において、撮像装置１Ｅは、図１４に示す撮像装置１Ｃおよび図１７に示す撮像装置１Ｄと同様に、複数の画素１４Ａの列毎に２本の垂直信号線１７Ａおよび１７Ｂを有している。奇数行の画素１４Ａおよび偶数行の画素１４Ａにおける増幅トランジスタ１１のソースは、それぞれ、垂直信号線１７Ａおよび１７Ｂに電気的に接続されている。複数の画素１４Ａの列毎に２本の垂直信号線１７Ａおよび１７Ｂを配置することは必須ではなく、例えば図８Ａを参照して説明した例と同様に、複数の画素１４Ａの列毎に１本の垂直信号線を配置するような構成も当然に可能である。
【０２４９】
図２０Ａに示すように、複数の画素１４Ａの各列に垂直信号線１７Ａおよび１７Ｂが配置されることに対応して、ここでは、垂直信号線１７Ａおよび１７Ｂと、定電流源との間に切替回路９０ｏおよび９０ｅがそれぞれ接続される。切替回路９０ｏは、スイッチＳｏ１およびＳｏ２を有し、切替回路９０ｅは、スイッチＳｅ１およびＳｅ２を有する。スイッチＳｏ１およびＳｏ２は、図１８を参照して説明したスイッチＳ１およびＳ２にそれぞれ対応し、同様に制御され得る。また、スイッチＳｅ１およびＳｅ２も、図１８を参照して説明したスイッチＳ１およびＳ２にそれぞれ対応し、同様に制御され得る。
【０２５０】
この例では、複数の画素１４Ａの列毎に２本の垂直信号線１７Ａおよび１７Ｂが配置されることに対応して、２本の電源配線２１Ａおよび２１Ｂが複数の画素１４Ａの列毎に配置されている。図示するように、各列の電源配線２１Ａおよび２１Ｂは、それぞれ、奇数行の画素１４Ａおよび偶数行の画素１４Ａに接続される。
【０２５１】
図２０Ａに例示する構成において、撮像装置１Ｅは、第４切替回路８２Ａ、第１ドレイン電圧印加回路８０および第２ドレイン電圧印加回路８１を有するドレイン電圧印加回路８０Ａを含む。ここでは、複数の画素１４Ａの各列に電源配線２１Ａおよび２１Ｂが配置されることに対応して、電源配線２１Ａおよび２１Ｂと、信号線８３Ａおよび８３Ｂならびに電圧線８７との間に第４切替回路８２Ａが接続されている。第４切替回路８２Ａは、第１切替回路５１と同様に、少なくとも３つの端子を有する。すなわち、第１ドレイン電圧印加回路８０に電気的に接続される入力端子、第２ドレイン電圧印加回路８１に電気的に接続される入力端子、および、電源配線（ここでは電源配線２１Ａおよび２１Ｂ）に電気的に接続される１以上の出力端子である。
【０２５２】
第４切替回路８２Ａは、一端が電源配線２１Ａに接続されたスイッチＳｓｏ１、ＳＷＩ＿２１およびＳＷＩ＿２２と、一端が電源配線２１Ｂに接続されたスイッチＳｓｅ１、ＳＷＩ＿１１およびＳＷＩ＿１２とを有する。図示するように、スイッチＳｓｏ１およびＳｓｅ１の他端は、電圧線８７に接続されている。スイッチＳＷＩ＿２１およびＳＷＩ＿１１の他端は、信号線８３Ａに接続されており、スイッチＳＷＩ＿２２およびＳＷＩ＿１２の他端は、信号線８３Ｂに接続されている。
【０２５３】
スイッチＳｓｏ１、ＳＷＩ＿２１およびＳＷＩ＿２２は、図１８を参照して説明したスイッチＳｓ１、ＳＷＩ＿１およびＳＷＩ＿２にそれぞれ対応し、同様に制御され得る。また、スイッチＳｓｅ１、ＳＷＩ＿１１およびＳＷＩ＿１２も同様に、図１８を参照して説明したスイッチＳｓ１、ＳＷＩ＿１およびＳＷＩ＿２にそれぞれ対応し、同様に制御され得る。したがって、例えばＳｓｏ１がオンであれば、ＳＷＩ＿２１およびＳＷＩ＿２２は、オフである。
【０２５４】
信号線８３Ａおよび８３Ｂは、それぞれ、第１ドレイン電圧印加回路８０および第２ドレイン電圧印加回路８１に接続されている。つまり、この例では、第１ドレイン電圧印加回路８０および第２ドレイン電圧印加回路８１は、第４切替回路８２Ａを介して画素１４Ａの増幅トランジスタ１１のドレインに電気的に接続可能である。第１ドレイン電圧印加回路８０および第２ドレイン電圧印加回路８１は、それぞれ、電圧制御回路８４Ａおよび電圧制御回路８４Ｂを含む。第１ドレイン電圧印加回路８０の電圧制御回路８４Ａおよび第２ドレイン電圧印加回路８１の電圧制御回路８４Ｂは、画素１４Ａの増幅トランジスタ１１のドレイン電圧を生成する。それぞれで生成されたドレイン電圧の大きさは等しい。ここで「ドレイン電圧の大きさが等しい」とは、一方のドレイン電圧を電子シャッターとしての行リセットに適用し、他方のドレイン電圧を、暗時に相当する信号レベルの読み出し前の行リセットに適用した場合に、得られた画像において、これらのドレイン電圧の差に起因するノイズが認識できない程度にこれらのドレイン電圧の差が小さいことを意味する。
【０２５５】
第１ドレイン電圧印加回路８０および第２ドレイン電圧印加回路８１はそれぞれサンプルホールド回路を含み得る。図示する例において、第１ドレイン電圧印加回路８０は、出力バッファ８５Ａ、コンデンサＣＡＰＩ１、スイッチＳＷＩ＿ＳＨ＿１および電圧制御回路８４Ａを含んでいる。第２ドレイン電圧印加回路８１も同様に、出力バッファ８５Ｂ、コンデンサＣＡＰＩ２、スイッチＳＷＩ＿ＳＨ＿２および電圧制御回路８４Ｂを含んでいる。コンデンサＣＡＰＩ１、ＣＡＰＩ２および電圧制御回路８４Ａ、８４Ｂは撮像装置１
Ｅの外部にあってもよい。
【０２５６】
例えば、スイッチＳＷＩ＿ＳＨ＿１がオンすると、電圧制御回路８４Ａからの出力電圧がコンデンサＣＡＰＩ１に充電される（サンプリング）。スイッチＳＷＩ＿ＳＨ＿１がオフすると、サンプリング動作は完了し、サンプリングされた電圧信号がコンデンサＣＡＰＩ１に保持される（ホールド）。第２ドレイン電圧印加回路８１においても同様の動作により、サンプルおよびホールドが実行される。コンデンサＣＡＰＩ１およびＣＡＰＩ２にホールドされた電圧信号はそれぞれ、出力バッファ８５Ａおよび８５Ｂを介して、第４切替回路８２Ａに出力される。第４切替回路８２Ａは、例えば周辺ロジック回路（不図示）によって制御され得る。
【０２５７】
スイッチＳＷＩ＿２１およびスイッチＳｏ２をオンすると、第１ドレイン電圧印加回路８０と、電源配線２１Ａとが電気的に接続される。したがって、コンデンサＣＡＰＩ１にサンプリングされた所定のドレイン電圧（典型的にはＧＮＤ）を、選択された行（奇数行のうちの１つ）の画素１４Ａの増幅トランジスタ１１のドレインに印加することができる。また、スイッチＳｓｏ１およびスイッチＳｏ１をオンすれば、選択された行（奇数行のうちの１つ）の画素１４Ａの出力を垂直信号線１７Ａに読み出すことができる。同様に、スイッチＳＷＩ＿２２およびスイッチＳｏ２をオンすると、第２ドレイン電圧印加回路８１と、電源配線２１Ａとが電気的に接続される。したがって、コンデンサＣＡＰＩ２にサンプリングされた所定のドレイン電圧（典型的にはＧＮＤ）を、選択された行（奇数行のうちの１つ）の画素１４Ａの増幅トランジスタ１１のドレインに印加することができる。スイッチＳｓｅ１、ＳＷＩ＿１１およびＳＷＩ＿１２と、スイッチＳｅ１およびＳｅ２との制御により、偶数行の画素１４Ａに対しても同様の動作が可能である。
【０２５８】
この例では、複数の画素１４Ａの各列に対応して、スイッチＳｓｏ１、ＳＷＩ＿２１およびＳＷＩ＿２２の組と、スイッチＳｓｅ１、ＳＷＩ＿１１およびＳＷＩ＿１２の組とが設けられている。そのため、同一列に属する２つの画素１４Ａの一方に対する画素のリセットと、他方からの信号の読み出しとを並列的に実行可能である。
【０２５９】
（フレーム走査期間ホールド）
第６の実施形態においても、第４および第５の実施形態に係る撮像装置とほぼ同様の動作が可能である。例えば、図１５および図１０を参照して説明した動作と同様の動作を適用可能である。
【０２６０】
例えば、同一の列において、ｎ番目のフレームに対応する行リセット期間および信号読み出し期間においては電源配線２１Ｂおよび電源配線２１Ａの両方または一方に第２ドレイン電圧印加回路８１を接続し、ｎ＋１番目のフレームに対応する行リセット期間および信号読み出し期間においては電源配線２１Ａおよび電源配線２１Ｂの両方または一方に第１ドレイン電圧印加回路８０を接続してもよい。図１５に示すように、例えば、２つの１Ｈ期間を含むオーバーラップ期間のうち、最初の１Ｈ期間（ここではｎ番目のフレームに関する信号読み出し期間およびｎ＋１番目のフレームに関する行リセット期間を含む）では第２ドレイン電圧印加回路８１と、偶数行の画素１４Ａのうちの１つにおける増幅トランジスタ１１のドレインとを電気的に接続し、第１ドレイン電圧印加回路８０と、奇数行の画素１４Ａのうちの１つにおける増幅トランジスタ１１のドレインとを電気的に接続するように第４切替回路８２Ａを制御してもよい。
【０２６１】
なお、画素１４Ａのリセットに関しては、スイッチＳＷＩ＿１２およびスイッチＳｅ２のオンおよびオフを、図１５に示す、スイッチＳＷＶ＿１２のオンおよびオフに対応付けることができる。すなわち、スイッチＳＷＩ＿１２およびスイッチＳｅ２を、図１５に示す、スイッチＳＷＶ＿１２のオンおよびオフと同様にオン・オフ動作させればよい。また
、スイッチＳＷＩ＿２２およびスイッチＳｏ２のオンおよびオフを、図１５に示す、スイッチＳＷＶ＿２２のオンおよびオフに対応付ければよい。同様に、スイッチＳＷＩ＿１１およびスイッチＳｅ２のオンおよびオフは、図１５に示す、スイッチＳＷＶ＿１１のオンおよびオフに対応付けられ、スイッチＳＷＩ＿２１およびスイッチＳｏ２のオンおよびオフは、図１５に示す、スイッチＳＷＶ＿２１のオンおよびオフに対応付けられる。スイッチＳＷＩ＿ＳＨ＿１およびＳＷＩ＿ＳＨ＿２については、図１０に示す、スイッチＳＷＶ＿ＳＨ＿１およびＳＷＶ＿ＳＨ＿２と同様にオン・オフ動作させればよい。なお、画素１４Ａからの信号の読み出しに関しては、例えば、偶数行の画素１４Ａであれば、図１５に示す、スイッチＳＷＶ＿１２のオンおよびオフを、スイッチＳｓｅ１およびスイッチＳｅ１のオンおよびオフに置き換えればよい。奇数行の画素１４Ａからの信号の読み出しであれば、図１５に示す、スイッチＳＷＶ＿２２のオンおよびオフを、スイッチＳｓｏ１およびスイッチＳｏ１のオンおよびオフに置き換えればよい。
【０２６２】
この駆動方法によると、第３の実施形態における「フレーム走査期間ホールド」で得られる効果に加えて、同一列の奇数行に配置された画素１４Ａと、偶数行に配置された画素１４Ａとにおいて帰還経路を並列的に形成できるので、高フレームレートの撮影が実現される。
【０２６３】
（行リセット走査期間ホールドおよび信号読み出し走査期間ホールド）
第６の実施形態においても、図１２および図１６を参照して説明した動作と同様の動作を適用可能である。すなわち、電子シャッターとしての行リセット動作に第２ドレイン電圧印加回路８１を用い、信号読み出し動作に第１ドレイン電圧印加回路８０を用いてもよい。例えば、フレーム走査期間内のある１Ｈ期間において、第２ドレイン電圧印加回路８１と、奇数行（または偶数行）の画素１４Ａのうちの１つにおける増幅トランジスタ１１のドレインとを電気的に接続し、第１ドレイン電圧印加回路８０と、偶数行（または奇数行）の画素１４Ａのうちの１つにおける増幅トランジスタ１１のドレインとを電気的に接続するように、第４切替回路８２Ａを制御してもよい。
【０２６４】
この場合も、「フレーム走査期間ホールド」による動作例において説明したように、画素１４Ａのリセットに関し、スイッチＳＷＩ＿１２およびスイッチＳｅ２のオンおよびオフを、図１６に示す、スイッチＳＷＶ＿１２のオンおよびオフに対応付け、スイッチＳＷＩ＿２２およびスイッチＳｏ２のオンおよびオフを、図１６に示す、スイッチＳＷＶ＿２２のオンおよびオフに対応付ければよい。同様に、スイッチＳＷＩ＿１１およびスイッチＳｅ２のオンおよびオフは、図１６に示す、スイッチＳＷＶ＿１１のオンおよびオフに対応付けられ、スイッチＳＷＩ＿２１およびスイッチＳｏ２のオンおよびオフは、図１６に示す、スイッチＳＷＶ＿２１のオンおよびオフに対応付けられる。スイッチＳＷＩ＿ＳＨ＿１およびＳＷＩ＿ＳＨ＿２については、図１２に示す、スイッチＳＷＶ＿ＳＨ＿１およびＳＷＶ＿ＳＨ＿２と同様にオン・オフ動作させればよい。
【０２６５】
この駆動方法によると、行リセット走査期間の全体および信号読み出し走査期間の全体の両方について、第１ドレイン電圧印加回路８０または第２ドレイン電圧印加回路８１のいずれかのサンプルホールド回路のホールド動作を維持できる。この駆動方法によると、第３の実施形態における「行リセット走査期間ホールドおよび信号読み出し走査期間ホールド」で得られる効果に加えて、同一列の奇数行に配置された画素１４Ａと、偶数行に配置された画素１４Ａとにおいて帰還経路を並列的に形成できるので、高フレームレートの撮影が実現される。
【０２６６】
図２０Ｂに示すように、ドレイン電圧印加回路８０Ａに代えて、第１ドレイン電圧印加回路８０Ｄおよび第２ドレイン電圧印加回路８１Ｄを有し、第１ドレイン電圧印加回路８０Ｄおよび第２ドレイン電圧印加回路８１Ｄの間で電圧制御回路８４Ｄが共有されたドレ
イン電圧印加回路８０Ｂを用いてもよい。電圧制御回路の共有により、駆動回路部の小型化の効果が得られる。電圧制御回路８４Ｄは、撮像装置１Ｅの内部に配置されていてもよいし、撮像装置１Ｅの外部に配置されていてもよい。なお、複数の画素１４Ａの各列にスイッチＳｓｏ１、ＳＷＩ＿２１およびＳＷＩ＿２２、ならびに、スイッチＳｓｅ１、ＳＷＩ＿１１およびＳＷＩ＿１２を配置することに代えて、信号線８３Ａと第１ドレイン電圧印加回路８０との間、および、信号線８３Ｂと第２ドレイン電圧印加回路８１との間に、それぞれ、スイッチＳｓｏ１、ＳＷＩ＿２１およびＳＷＩ＿２２の組およびスイッチＳｓｅ１、ＳＷＩ＿１１およびＳＷＩ＿１２の組を接続してもよい。
【０２６７】
図２１は、第６の実施形態の回路構成の変形例を示す。図２１では、図面が複雑となることを避けるために、複数の画素１４Ａのうちの１つを示している。
【０２６８】
図２１に示すように、画素１４Ａのリセットに用いる定電流源（図１９における定電流源９２に対応）に、図１３Ａを参照して説明した構成を適用してもよい。図２１に例示する構成では、切替回路９０のスイッチＳ２に、図１３Ａに示すバイアス回路４０Ａが接続されている。第３の実施形態と同様に第３切替回路７２をスイッチ制御することにより、画素１４Ａのリセットにおけるバイアス電圧の変動を抑制してより効果的にランダム横線ノイズを抑制し得る。もちろん、バイアス回路４０Ａに代えて、図１３Ｂを参照して説明したバイアス回路４０Ｄを用いてもよい。
【０２６９】
第６の実施形態によれば、外乱ノイズまたは熱ノイズなどに起因した、増幅トランジスタのドレイン電圧の変動を抑止し得る。また、第６の実施形態では、各画素の増幅トランジスタ１１が、信号検出回路ＳＣにおける信号検出トランジスタと、フィードバック回路のアンプトランジスタとして機能するので、複数の画素の列毎に反転増幅器を設ける必要がない。したがって、撮像装置の小型化、低消費電力化に有利である。
【産業上の利用可能性】
【０２７０】
本開示による撮像装置は、デジタルスチルカメラ、医療用カメラ、監視用カメラ、車載用カメラ、デジタル一眼レフカメラ、デジタルミラーレス一眼カメラ等、様々なカメラシステムおよびセンサシステムへの利用が可能である。
【符号の説明】
【０２７１】
１、１Ａ〜１Ｅ    撮像装置
１０    光電変換部
１１    増幅トランジスタ
１２    リセットトランジスタ
１３    アドレストランジスタ
１４、１４Ａ、１４Ｂ    画素
１５    垂直走査回路
１６    光電変換部制御線
１７、１７Ａ、１７Ｂ    垂直信号線
１８    負荷部
１９    カラム信号処理回路
２０    水平信号読み出し回路
２１、２１Ａ、２１Ｂ    電源配線
２２    反転増幅器
２３、２３Ａ、２３Ｂ、２６    フィードバック線
２４    リセット制御線
２５  リセット電圧線
２７    フィードバックトランジスタ
２８、２９    容量素子
３０、３０Ｂ、３０Ｄ    参照電圧印加回路
４０、４０Ａ、４０Ｂ、４０Ｄ    バイアス回路
５０、５０Ｄ    リセット電圧印加回路
５１    第１切替回路
５２、５２Ｄ    第１リセット電圧印加回路
５３、５３Ｄ    第２リセット電圧印加回路
５４Ａ、５４Ｂ、５４Ｄ    電圧制御回路
６４Ａ、６４Ｂ、６４Ｄ    電圧制御回路
７４Ａ、７４Ｂ、７４Ｄ    電圧制御回路
５５Ａ、５５Ｂ、６５Ａ、６５Ｂ、７５Ａ、７５Ｂ    出力バッファ
５６Ａ、５６Ｂ、６３Ａ、６３Ｂ、７３Ａ、７３Ｂ    信号線
６０、６０Ｄ    第１参照電圧生成回路
６１、６１Ｄ    第２参照電圧生成回路
６２、６２Ａ    第２切替回路
７０、７０Ｄ    第１バイアス回路
７１、７１Ｄ    第２バイアス回路
７２、７２Ａ    第３切替回路
８０Ａ、８０Ｂ    ドレイン電圧印加回路
８０、８０Ｄ    第１ドレイン電圧印加回路
８１、８１Ｄ    第２ドレイン電圧印加回路
８２、８２Ａ    第４切替回路
８４Ａ、８４Ｂ、８４Ｄ    電圧制御回路
８３Ａ、８３Ｂ    信号線
８５Ａ、８５Ｂ    出力バッファ
９０、９０ｅ、９０ｏ    切替回路
ＳＣ    信号検出回路
【図１】
2020127210.tif 000003
【図２】
2020127210.tif 000004
【図３】
2020127210.tif 000005
【図４Ａ】
2020127210.tif 000006
【図４Ｂ】
2020127210.tif 000007
【図５】
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【図６】
2020127210.tif 000009
【図７】
2020127210.tif 000010
【図８Ａ】
2020127210.tif 000011
【図８Ｂ】
2020127210.tif 000012
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１】
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