(57)【要約】      （修正有）【課題】追加の光損失を低減できる構造を有する半導体集積光デバイスを提供する。【解決手段】半導体集積光デバイスは、第１素子の第１コア２１ａ層を含む第１積層、第２素子の第２コア層２３ａを含む第２積層、及び第１コア層と第２コア層との間の突当接合ＢＪを有する導波路メサ１５と、第１領域１３ａ、第２領域１３ｂ及び第３領域１３ｃを有する支持体１３と、支持体上に設けられた埋込半導体領域を備え、第１積層は突当接合から第１領域へ延在し、第２積層は突当接合から第２領域へ延在し、第２積層は、第１領域の第１メサ幅及び第２領域の第２メサ幅より小さい第３メサ幅の部分を第３領域上において有し、該部分の側面は埋込半導体領域によって埋め込まれ、第２コア層は、第２領域上において導波路コア厚を有し、第２コア層は、コア部分を第３領域上に有し、コア部分は、突当接合から離れた位置において導波路コア厚と異なる厚さを有する。【選択図】図１
2020174140.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積光デバイスであって、
第１素子の第１コア層を含む第１積層、第２素子の第２コア層を含む第２積層、及び前記第１コア層と前記第２コア層との間の突当接合を有する導波路メサと、
前記導波路メサを搭載する第１領域、第２領域及び第３領域を有する支持体と、
前記支持体上に設けられた埋込半導体領域と、
を備え、
前記第３領域は、前記第１領域と前記第２領域との間に設けられ、
前記第１積層は、前記第３領域から前記第１領域への方向に前記突当接合から延在し、
前記第２積層は、前記第３領域から前記第２領域への方向に前記突当接合から延在し、
前記第１積層及び前記第２積層は、それぞれ、前記第１領域及び前記第２領域上において第１メサ幅及び第２メサ幅を有し、
前記第２積層は、前記第３領域上において前記第１メサ幅及び前記第２メサ幅より小さい第３メサ幅の部分を有し、該部分の側面は前記埋込半導体領域によって埋め込まれ、
前記第２コア層は、前記第２領域上において導波路コア厚を有し、
前記第２コア層は、前記第３領域上にコア部分を有し、
前記コア部分は、前記突当接合から離れた位置において前記導波路コア厚と異なる厚さを有する、半導体集積光デバイス。
【請求項２】
前記導波路メサは、前記第１領域、前記第２領域及び前記第３領域上に設けられ前記第１積層及び前記第２積層に共有される下側クラッド層を有し、
前記第１コア層及び前記第２コア層は、前記下側クラッド層上に設けられ、
前記第１積層は、第１上部クラッド層を前記第１コア層上に有し、
前記第２積層は、第２上部クラッド層を前記第２コア層上に有し、
前記第２コア層は、前記突当接合における前記第１上部クラッド層の端面及び前記第１コア層の端面上に設けられ、
前記コア部分は、前記下側クラッド層上に設けられ、
前記導波路メサは、前記第１領域、前記第２領域及び前記第３領域上に第３上部クラッド層を有し、
前記第１積層及び前記第２積層が、前記第３上部クラッド層を共有する、請求項１に記載された半導体集積光デバイス。
【請求項３】
前記第１領域上において前記第１積層に接続された第１電極と、
前記第２領域上において前記第２積層に接続された第２電極と、
を更に備え、
前記第１コア層は、発光素子の活性層を含み、
前記第２コア層は、電界吸収型変調器の光吸収層を含む、請求項１又は請求項２に記載された半導体集積光デバイス。
【請求項４】
半導体集積光デバイスを作製する方法であって、
第１素子のための第１半導体積層、第２素子のための第２半導体積層、及び前記第１半導体積層と前記第２半導体積層との突当接合界面を有する半導体エピ領域と、第１領域、第２領域及び第３領域を有する基板とを含むエピタキシャル基板を準備する工程と、
前記第１半導体積層から前記第２半導体積層への方向に前記突当接合界面を横切って延在する導波路パターンを有する導波路マスクを前記エピタキシャル基板上に形成する工程と、
前記導波路マスクを用いて前記エピタキシャル基板をエッチングして、第１積層、第２積層、及び前記第１積層と前記第２積層との間の突当接合を有する導波路メサをそれぞれ前記第１半導体積層、前記第２半導体積層、及び前記突当接合界面に作製する工程と、
を備え、
前記第１半導体積層、前記第２半導体積層、及び前記突当接合界面は、それぞれ、前記第１領域、前記第２領域及び前記第３領域上に設けられ、
前記第１積層及び前記第２積層は、前記第１領域及び前記第２領域上において第１メサ幅及び第２メサ幅を有し、
前記第３領域上において、前記第１積層は、前記第１メサ幅及び前記第２メサ幅より小さい第３メサ幅の部分を有し、
エピタキシャル基板を準備する前記工程は、
前記第１素子及び前記第２素子の下側クラッド層のための下側半導体膜、前記第１素子の第１コア層のための半導体膜、並びに前記第１素子の上部クラッド層のための上側半導体膜を含むエピタキシャル半導体領域を前記基板の第１エリア及び第２エリア上に成長する工程と、
前記第１エリアを覆うと共に前記第２エリアに開口を有するマスクを前記エピタキシャル半導体領域上に形成する工程と、
前記マスクを用いて前記エピタキシャル半導体領域の前記半導体膜をエッチングして、前記第１エリア上に前記半導体膜及び前記上側半導体膜からそれぞれ第１コア半導体膜及び第１クラッド半導体膜を作製する工程と、
前記半導体膜をエッチングした後に、前記第２素子の第２コア層のための第２コア半導体膜及び前記第２素子の上部クラッド層のための第２クラッド半導体膜を前記マスクの前記開口及び前記第１コア半導体膜の端面に成長して、前記突当接合界面を形成する工程と、
を含み、
前記第２コア半導体膜は、第１部分、第２部分及び第３部分を有し、
前記第３部分は、前記第１部分から前記第２部分まで前記第３領域上を延在し、
第２コア半導体膜を選択的に成長する際に、前記第２コア半導体膜の前記第１部分、前記第２部分及び前記第３部分が、それぞれ、前記第１コア半導体膜の前記端面上並びに前記第２領域及び前記第３領域上に前記マスクを用いて成長されて、前記第２部分が前記第３部分の膜厚と異なる膜厚を有する、半導体集積光デバイスを作製する方法。
【請求項５】
前記第２コア半導体膜の前記第２部分が前記第３部分の組成と異なる組成を有する、請求項４に記載された半導体集積光デバイスを作製する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積光デバイス、及び半導体集積光デバイスを作製する方法に関する。
【背景技術】
【０００２】
非特許文献１は、レーザ素子及び変調素子を含むリッジ型集積光デバイスを開示する。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Takahiko  Shindo,  et.al.  “High  Modulated  Output  Power  Over  9.0  dBm  With  1570-nm  Wavelength  SOA  Assisted  Extended  Reach  EADFB Laser  (AXEL)”  IEEE  JOURNAL  OF  SELECTED  TOPICS  IN  QUANTUM  ELECTRONICS,  VOL.  23,  NO.  6,   NOVEMBER/DECEMBER  2017
【発明の概要】
【発明が解決しようとする課題】
【０００４】
導波路素子と該導波路素子と異なる導波路構造を有する光素子とをモノリシックに集積する半導体集積光デバイスは、導波路素子の導波路メサ、光素子の導波路メサ、及びに２つの導波路メサの突当接合を含む。突当接合の界面は、該界面を横切る光を散乱させて、光学損失を引き起こす。突当接合の構造は、界面による光散乱による損失を超える追加の光損失を示す。
【０００５】
本発明の一側面は、光損失を低減できる構造を有する半導体集積光デバイスを提供することを目的とする。本発明の別の側面は、該半導体集積光デバイスを作製する方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一側面に係る半導体集積光デバイスは、第１素子の第１コア層を含む第１積層、第２素子の第２コア層を含む第２積層、及び前記第１コア層と前記第２コア層との間の突当接合を有する導波路メサと、前記導波路メサを搭載する第１領域、第２領域及び第３領域を有する支持体と、前記支持体上に設けられた高比抵抗の埋込半導体領域と、を備え、前記第３領域は、前記第１領域と前記第２領域との間に設けられ、前記突当接合は前記第３領域上に設けられ、前記第１積層は、前記突当接合から前記第１領域へ延在し、前記第２積層は、前記突当接合から前記第２領域へ延在し、前記第１積層及び前記第２積層は、それぞれ、前記第１領域及び前記第２領域上において第１メサ幅及び第２メサ幅を有し、前記第２積層は、前記第３領域上において前記第１メサ幅及び前記第２メサ幅より小さい第３メサ幅の部分を有し、該部分の側面は前記埋込半導体領域によって埋め込まれ、前記第２コア層は、前記第２領域上において導波路コア厚を有し、前記第２コア層は、コア部分を前記第３領域上に有し、前記コア部分は、前記突当接合から離れた位置において前記導波路コア厚と異なる厚さを有する。
【０００７】
本発明の別の側面に係る半導体集積光デバイスを作製する方法は、第１領域、第２領域及び第３領域を有する基板と、第１素子のための第１半導体積層。第２素子のための第２半導体積層、及び前記第１半導体積層と前記第２半導体積層との突当接合界面をそれぞれ前記第１領域、前記第２領域及び前記第３領域上に有する半導体エピ領域とを含むエピタキシャル基板を準備する工程と、前記第１半導体積層から前記第２半導体積層への方向に前記突当接合界面を横切って延在する導波路パターンを有する導波路マスクを前記エピタキシャル基板上に形成する工程と、前記導波路マスクを用いて前記エピタキシャル基板をエッチングして、第１積層、第２積層、及び前記第１積層と前記第２積層との間の突当接合を有する導波路メサをそれぞれ前記第１半導体積層、前記第２半導体積層、及び前記突当接合界面に作製する工程と、を備え、前記第１積層は、前記突当接合から前記第１領域へ延在し、前記第２積層は、前記突当接合から前記第２領域へ延在し、前記第１積層及び前記第２積層は、前記第１領域及び前記第２領域上において第１メサ幅及び第２メサ幅を有し、前記第３領域上において、前記第１積層は、前記第１メサ幅及び前記第２メサ幅より小さい第３メサ幅の部分を有し、エピタキシャル基板を準備する前記工程は、前記第１素子及び前記第２素子の下側クラッド層のための下側半導体膜、前記第１素子の第１コア層のための第１半導体膜、並びに前記第１素子の上部クラッド層のための上側半導体膜を含む下側半導体領域を前記基板の第１エリア及び第２エリア上に成長する工程と、前記第１エリアを覆うと共に前記第２エリアに開口を有するマスクを前記下側半導体領域上に形成する工程と、前記マスクを用いて前記エピタキシャル半導体領域の前記半導体膜をエッチングして、前記第１エリア上に前記半導体膜及び前記上側半導体膜からそれぞれ第１コア半導体膜及び第１クラッド半導体膜を作製する工程と、前記半導体膜をエッチングした後に、前記第２素子の第２コア層のための第２コア半導体膜及び前記第２素子の上部クラッド層のための第２クラッド半導体膜を前記マスクの前記開口及び前記第１コア半導体膜の端面に成長して、前記突当接合界面を形成する工程と、を含み、前記第２コア半導体膜は、第１部分、第２部分及び第３部分を有し、前記第３部分は、前記第１部分から前記第２部分まで前記第３領域上を延在し、第２コア半導体膜を選択的に成長する前記工程は、前記第２コア半導体膜の前記第２部分が前記第３部分の膜厚と異なる膜厚を有するように、前記第２コア半導体膜の前記第１部分、前記第２部分及び前記第３部分を、それぞれ、前記第１コア半導体膜の前記端面上並びに前記第２領域及び前記第３領域上に前記マスクを用いて成長する。
【０００８】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【発明の効果】
【０００９】
以上説明したように、本発明の一側面によれば、光損失を低減できる構造を有する半導体集積光デバイスを提供できる。本発明の別の側面によれば、該半導体集積光デバイスを作製する方法を提供できる。
【図面の簡単な説明】
【００１０】
【図１】図１の（ａ）部は、本実施形態に係る半導体集積光デバイスを示す平面図である。図１の（ｂ）部は、図１の（ａ）部に示されたＩｂ−Ｉｂ線に沿ってとられた断面を示す図面である。
【図２】図２の（ａ）部、（ｂ）部及び（ｃ）部は、それぞれ、図１の（ａ）部に示されたＩＩａ−ＩＩａ線、ＩＩｂ−ＩＩｂ線及びＩＩｃ−ＩＩｃ線に沿ってとられた断面を示す図面である。
【図３】図３の（ａ）部は、本実施形態に係る半導体集積光デバイスを作製する方法における主要な工程を示す平面図である。図３の（ｂ）部は、図３の（ａ）部における導波路軸に沿って取られた断面を示す図面である。
【図４】図４の（ａ）部は、本実施形態に係る半導体集積光デバイスを作製する方法における主要な工程を示す平面図である。図４の（ｂ）部は、図４の（ａ）部における導波路軸に沿って取られた断面を示す図面である。
【図５】図５の（ａ）部は、本実施形態に係る半導体集積光デバイスを作製する方法における主要な工程を示す平面図である。図５の（ｂ）部は、図５の（ａ）部における導波路軸に沿って取られた断面を示す図面である。
【図６】図６の（ａ）部は、本実施形態に係る半導体集積光デバイスを作製する方法における主要な工程を示す平面図である。図６の（ｂ）部は、図６の（ａ）部における導波路軸に沿って取られた断面を示す図面である。
【図７】図７の（ａ）部は、本実施形態に係る半導体集積光デバイスを作製する方法における主要な工程を示す平面図である。図７の（ｂ）部は、図７の（ａ）部における導波路軸に沿って取られた断面を示す図面である。
【図８】図８の（ａ）部、（ｂ）部及び（ｃ）部は、それぞれ、図７の（ａ）部に示されたＶＩＩＩａ−ＶＩＩＩａ線、ＶＩＩＩｂ−ＶＩＩＩｂ線及びＶＩＩＩｃ−ＶＩＩＩｃ線に沿って取られた断面を示す図面である。
【図９】図９の（ａ）部は、本実施形態に係る半導体集積光デバイスを作製する方法における主要な工程を示す平面図である。図９の（ｂ）部は、図９の（ａ）部における導波路軸に沿って取られた断面を示す図面である。
【図１０】図１０の（ａ）部は、本実施形態に係る半導体集積光デバイスを作製する方法における主要な工程を示す平面図である。図１０の（ｂ）部は、それぞれ、図１０の（ａ）部における導波路軸に沿って取られた断面を示す図面である。
【図１１】図１１の（ａ）部、（ｂ）部及び（ｃ）部は、それぞれ、第１領域、第３領域及び第２領域における断面を示す図面である。
【図１２】図１２の（ａ）部、（ｂ）部及び（ｃ）部は、それぞれ、第１領域、第３領域及び第２領域における断面を示す図面である。
【図１３】図１３の（ａ）部は、本実施形態に係る半導体集積光デバイスを作製する方法における主要な工程を示す平面図である。図１３の（ｂ）部は、図１３の（ａ）部における導波路軸に沿って取られた断面を示す図面である。
【発明を実施するための形態】
【００１１】
いくつかの具体例を説明する。
【００１２】
具体例に係る半導体集積光デバイスは、（ａ）第１素子の第１コア層を含む第１積層、第２素子の第２コア層を含む第２積層、及び前記第１コア層と前記第２コア層との間の突当接合を有する導波路メサと、（ｂ）前記導波路メサを搭載する第１領域、第２領域及び第３領域を有する支持体と、（ｃ）前記支持体上に設けられた埋込半導体領域とを備え、前記第３領域は、前記第１領域と前記第２領域との間に設けられ、前記第１積層は、前記第３領域から前記第１領域への方向に前記突当接合から延在し、前記第２積層は、前記第３領域から前記第２領域への方向に前記突当接合から延在し、前記第１積層及び前記第２積層は、それぞれ、前記第１領域及び前記第２領域上において第１メサ幅及び第２メサ幅を有し、前記第２積層は、前記第３領域上において前記第１メサ幅及び前記第２メサ幅より小さい第３メサ幅の部分を有し、該部分の側面は前記埋込半導体領域によって埋め込まれ、前記第２コア層は、前記第２領域上において導波路コア厚を有し、前記第２コア層は、前記第３領域上にコア部分を有し、前記コア部分は、前記突当接合から離れた位置において前記導波路コア厚と異なる厚さを有する。
【００１３】
半導体集積光デバイスによれば、第３領域上の第２積層に、第１メサ幅及び第２メサ幅より小さいメサ幅の導波路部分を提供する。この導波路部分は、突当接合から離れたところに位置しており、また第２積層は、第２コア層の導波路コア厚と異なる厚さのコア部分を含む。また、導波路部分は、導波路メサを伝搬する光に第３領域において大きなモードフィールド径を与えることができる。
【００１４】
具体例に係る半導体集積光デバイスでは、前記導波路メサは、前記第１領域、前記第２領域及び前記第３領域上に設けられ前記第１積層及び前記第２積層に共有される下側クラッド層を有し、前記第１コア層及び前記第２コア層は、前記下側クラッド層上に設けられ、前記第１積層は、第１上部クラッド層を前記第１コア層上に有し、前記第２積層は、第２上部クラッド層を前記第２コア層上に有し、前記第２コア層は、前記突当接合における前記第１上部クラッド層の端面上、及び前記第１コア層の端面上に設けられ、前記コア部分は、前記下側クラッド層上に設けられ、前記導波路メサは、前記第１領域、前記第２領域及び前記第３領域上に第３上部クラッド層を有し、前記第１積層及び前記第２積層が、前記第３上部クラッド層を共有する。
【００１５】
半導体集積光デバイスによれば、コア部分は、第１上部クラッド層の端面上の第２コア層にではなく、第３領域上の下側クラッド層上の第２コア層に与えられる。第２コア層は、第１素子及び第２素子によって共有される下側クラッド層上において導波路軸の方向に変動する膜厚を有する。また、第３上部クラッド層は、第１上部クラッド層の上面、及び第２上部クラッド層の上面を延在して、第１素子及び第２素子によって共有される。第１コア層及び第２コア層は、導波路軸の方向に直列に配列され、またこの配列が下側クラッド層と第３上部クラッド層との間に配置される。この配置は、突当接合の高さを大きくしない。
【００１６】
具体例に係る半導体集積光デバイスは、前記第１領域上において前記第１積層に接続された第１電極と、前記第２領域上において前記第２積層に接続された第２電極と、を更に備え、前記第１コア層は、発光素子の活性層を含み、前記第２コア層は、電界吸収型変調器の光吸収層を含む。
【００１７】
半導体集積光デバイスによれば、電界吸収型変調器を発光素子と集積できる。
【００１８】
具体例に係る半導体集積光デバイスを作製する方法は、（ａ）第１素子のための第１半導体積層、第２素子のための第２半導体積層、及び前記第１半導体積層と前記第２半導体積層との突当接合界面を有する半導体エピ領域と、第１領域、第２領域及び第３領域を有する基板とを含むエピタキシャル基板を準備する工程と、（ｂ）前記第１半導体積層から前記第２半導体積層への方向に前記突当接合界面を横切って延在する導波路パターンを有する導波路マスクを前記エピタキシャル基板上に形成する工程と、（ｃ）前記導波路マスクを用いて前記エピタキシャル基板をエッチングして、第１積層、第２積層、及び前記第１積層と前記第２積層との間の突当接合を有する導波路メサをそれぞれ前記第１半導体積層、前記第２半導体積層、及び前記突当接合界面に作製する工程と、を備え、前記第１半導体積層、前記第２半導体積層、及び前記突当接合界面は、それぞれ、前記第１領域、前記第２領域及び前記第３領域上に設けられ、前記第１積層及び前記第２積層は、前記第１領域及び前記第２領域上において第１メサ幅及び第２メサ幅を有し、前記第３領域上において、前記第１積層は、前記第１メサ幅及び前記第２メサ幅より小さい第３メサ幅の部分を有し、エピタキシャル基板を準備する前記工程は、（ａ１）前記第１素子及び前記第２素子の下側クラッド層のための下側半導体膜、前記第１素子の第１コア層のための半導体膜、並びに前記第１素子の上部クラッド層のための上側半導体膜を含むエピタキシャル半導体領域を前記基板の第１エリア及び第２エリア上に成長する工程と、（ａ２）前記第１エリアを覆うと共に前記第２エリアに開口を有するマスクを前記エピタキシャル半導体領域上に形成する工程と、（ａ３）前記マスクを用いて前記エピタキシャル半導体領域の前記半導体膜をエッチングして、前記第１エリア上に前記半導体膜及び前記上側半導体膜からそれぞれ第１コア半導体膜及び第１クラッド半導体膜を作製する工程と、（ａ４）前記半導体膜をエッチングした後に、前記第２素子の第２コア層のための第２コア半導体膜及び前記第２素子の上部クラッド層のための第２クラッド半導体膜を前記マスクの前記開口及び前記第１コア半導体膜の端面に成長して、前記突当接合界面を形成する工程と、を含み、前記第２コア半導体膜は、第１部分、第２部分及び第３部分を有し、前記第３部分は、前記第１部分から前記第２部分まで前記第３領域上を延在し、第２コア半導体膜を選択的に成長する際に、前記第２コア半導体膜の前記第１部分、前記第２部分及び前記第３部分が、それぞれ、前記第１コア半導体膜の前記端面上並びに前記第２領域及び前記第３領域上に前記マスクを用いて成長されて、前記第２部分が前記第３部分の膜厚と異なる膜厚を有する。
【００１９】
半導体集積光デバイスを作製する方法によれば、第２コア半導体膜の選択成長では、第２半導体膜は、この第２半導体膜の第３部分が第２部分の膜厚と異なる膜厚を有するように成長される。第３部分における膜厚の変化は、第３領域上の導波路メサを伝搬する光に損失を与える。第３領域上において導波路メサの第１積層に第１メサ幅及び第２メサ幅より小さい第３メサ幅の部分を与えて、第３領域上における導波路メサのモードフィールド径を第１領域及び第２領域上における導波路メサのモードフィールド径より大きくする。
【００２０】
具体例に係る半導体集積光デバイスを作製する方法では、前記第２コア半導体膜の前記第２部分が前記第３部分の組成と異なる組成を有する。
【００２１】
半導体集積光デバイスを作製する方法によれば、第２コア半導体膜の選択成長では、第１半導体積層の端面上の第１部分だけでなく、第２コア半導体膜の第３部分が第２部分の組成と異なる組成を有する。第３部分における膜厚及び組成の変化は、第３領域上の導波路メサを伝搬する光に損失を与える。組成の変化は、コア層のバンドギャップ波長を長波長にシフトさせる。
【００２２】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、半導体集積光デバイス、及び半導体集積光デバイスを作製する方法に係る実施形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００２３】
図１の（ａ）部は、本実施形態に係る半導体集積光デバイスを示す平面図である。図１の（ｂ）部は、図１の（ａ）部に示されたＩｂ−Ｉｂ線に沿ってとられた断面を示す図面である。図２の（ａ）部、（ｂ）部及び（ｃ）部は、それぞれ、図１の（ａ）部に示されたＩＩａ−ＩＩａ線、ＩＩｂ−ＩＩｂ線及びＩＩｃ−ＩＩｃ線に沿ってとられた断面を示す図面である。
【００２４】
半導体集積光デバイス１１は、第１素子及び第２素子をモノリシックに集積する。第１素子及び第２素子の各々は、導波路型の能動素子を備えることができる。
【００２５】
半導体集積光デバイス１１は、支持体１３及び導波路メサ１５を備える。支持体１３は、第１領域１３ａ、第２領域１３ｂ及び第３領域１３ｃを有する。第１領域１３ａ、第２領域１３ｂ及び第３領域１３ｃは、軸Ａｘ１の方向に配列される。第３領域１３ｃは、第１領域と１３ａと第２領域１３ｂとの間に設けられる。導波路メサ１５は、第１積層１７、第２積層１９、及び突当接合ＢＪを有する。第１積層１７は、第３領域１３ｃから第１領域１３ａへの方向に突当接合ＢＪから第１領域１３ａへ延在し、第２積層１９は、第３領域１３ｃから第２領域１３ｂの方向に突当接合ＢＪから第２領域１３ｂへ延在する。
【００２６】
第１積層１７は、第１素子の第１コア層２１ａを含み、第２積層１９は、第２素子の第２コア層２３ａを含む。第１コア層２１ａ及び第２コア層２３ａは、第３領域１３ｃ上に突当接合ＢＪを成す。第１コア層２１ａ及び第２コア層２３ａが出会って突当接合ＢＪを形成しており、この界面は、第１積層１７と第２積層１９との間の屈折率差を生じさせる。
【００２７】
図１の（ａ）部並びに図２の（ａ）部、（ｂ）部及び（ｃ）部を参照すると、第１積層１７及び第２積層１９は、それぞれ、第１領域１３ａ及び第２領域１３ｂ上において第１メサ幅ＭＳ１Ｗ及び第２メサ幅ＭＳ２Ｗを有する。第２積層１９は、第３領域１３ｃ上において第１メサ幅ＭＳ１Ｗ及び第２メサ幅ＭＳ２Ｗより小さい第３メサ幅ＭＳ３Ｗの導波路部分ＷＧＰを有する。
【００２８】
第１コア層２１ａは、第１領域１３ａ上において第１導波路コア厚ＷＧ１Ｔを有する。第２コア層２３ａは、第２領域１３ｂ上において第２導波路コア厚ＷＧ２Ｔを有する。また、第２コア層２３ａは、第３領域１３ｃ上にコア部分２３ｂを有しており、このコア部分２３ｂは、突当接合ＢＪから離れた位置において第２導波路コア厚ＷＧ２Ｔと異なる第３導波路コア厚ＷＧ３Ｔを有する。第３導波路コア厚ＷＧ３Ｔは、基準線ＲＥＦに比べて第２導波路コア厚ＷＧ２Ｔより大きい。
【００２９】
半導体集積光デバイス１１は、支持体１３上に設けられた高比抵抗の埋込半導体領域４１を備える。埋込半導体領域４１は、第１コア層２１ａの半導体及び第２コア層２３ａの半導体より高い比抵抗の半導体、例えば半絶縁性の半導体を備える。
【００３０】
既に説明したように、第２積層１９は、第３領域１３ｃ上において第１メサ幅ＭＳ１Ｗ及び第２メサ幅ＭＳ２Ｗより小さい第３メサ幅ＭＳ３Ｗの部分を有し、埋込半導体領域４１は、導波路メサ１５の導波路部分ＷＧＰを埋め込み、具体的には、導波路部分ＷＧＰにおいて、導波路メサ１５の側面１５ａ、１５ｂ上に設けられる。
【００３１】
半導体集積光デバイス１１によれば、第２積層１９は、第３領域１３ｃ上において、第１メサ幅ＭＳ１Ｗ及び第２メサ幅ＭＳ２Ｗより小さい第３メサ幅ＭＳ３Ｗの導波路部分ＷＧＰを提供する。この導波路部分ＷＧＰは、突当接合ＢＪから離れたところに位置しており、また第２積層１９は、第２領域１３ｂ上の第２コア層２３ａの第２導波路コア厚ＷＧ２Ｔと異なる第３導波路コア厚ＷＧ３Ｔのコア部分２３ｂを第３領域１３ｃ上に有する。
【００３２】
また、導波路部分ＷＧＰは、導波路メサ１５を伝搬する光に第３領域１３ｃにおいて大きなモードフィールド径を与えることができ、この大きいモードフィールド径は、第１積層１７及び第２積層１９のモードフィールド径より大きい。導波路メサ１５は、突当接合ＢＪから少し離れた第３領域１３ｃ上の第２積層１９に狭い幅の導波路部分ＷＧＰを有する。具体的な光伝搬では、第１積層１７から第２積層１９に伝搬する光は、突当接合ＢＪを通過した後に、狭い幅の導波路部分ＷＧＰを通過する。第２積層１９から第１積層１７に伝搬する光は、狭い幅の導波路部分ＷＧＰを通過した後に、突当接合ＢＪを通過する。
【００３３】
図１の（ｂ）部並びに図２の（ａ）部、（ｂ）部及び（ｃ）部を参照すると、導波路メサ１５は、下側クラッド層２５を有し、下側クラッド層２５は、第１領域１３ａ、第２領域１３ｂ及び第３領域１３ｃ上に設けられる。また、下側クラッド層２５は、第１積層１７及び第２積層１９に共有されて、第１コア層２１ａ及び第２コア層２３ａが、下側クラッド層２５上に設けられる。本実施例では、導波路メサ１５は、回折格子層２６を含み、回折格子層２６は、下側クラッド層２５と第１コア層２１ａ及び第２コア層２３ａとの間に設けられる。回折格子層２６は、第１領域１３ａ上において、第１コア層２１ａと下側クラッド層２５との界面に回折格子構造を有する。この回折格子構造は、分布帰還（ＤＦＢ）を可能にする。回折格子層２６は、第２領域１３ｂ及び第３領域１３ｃ上には回折格子構造を提供しない。
【００３４】
また、第１積層１７は、第１コア層２１ａ上に第１上部クラッド層２７を有し、第２積層１９は、第２コア層２３ａ上に第２上部クラッド層２９を有する。第２コア層２３ａ及び第２上部クラッド層２９は、突当接合ＢＪにおける第１上部クラッド層２７の端面２７ｅ及び第１コア層２１ａの端面２１ｅ上に設けられる。具体的には、第２コア層２３ａは、突当接合ＢＪにおいて第１上部クラッド層２７の端面２７ｅ及び第１コア層２１ａの端面２１ｅに沿って延在する。また、第２コア層２３ａはコア部分２３ｂを有し、コア部分２３ｂは、第１上部クラッド層２７の端面２７ｅから離れた位置では下側クラッド層２５に沿って延在する。
【００３５】
半導体集積光デバイス１１によれば、コア部分２３ｂは、第１上部クラッド層２７の端面２７ｃ上の第２コア層２３ａにではなく、第３領域１３ｃ上の下側クラッド層２５上の第２コア層２３ａに与えられる。第２コア層２３ａは、第１素子及び第２素子によって共有される下側クラッド層２５上において導波路軸（Ａｘ１）の方向に膜厚の変動を有する。第３領域１３ｃ上のコア部分２３ｂは、コア部分の半導体の組成が第３領域１３ｃから離れた第２領域１３ｂ上の第２コア層２３ａの組成に比べて製造上のばらつき範囲を超えて大きい。具体的には、半導体集積光デバイス１１は、第２コア層２３ａのバンドギャップ波長に比べて長いバンドギャップ波長を第３領域１３ｃ上のコア部分２３ｂに与える。
【００３６】
半導体集積光デバイス１１は、第１電極３７を更に備え、第１電極３７は、第１領域１３ａ上において第１積層１７の上面１７ｂに接続される。半導体集積光デバイス１１は、第２電極３９を更に備え、第２電極３９は、第２領域１３ｂ上において第２積層１９の上面１９ｂに接続される。また、半導体集積光デバイス１１は、支持体１３の裏面上に設けられた共通電極３８を有する。
【００３７】
本実施例では、第１コア層２１ａは半導体発光素子の活性層を含み、第２コア層２３ａは半導体変調器の光吸収層を含むことができ、具体的には、半導体発光素子は、例えば半導体レーザ、半導体光増幅器を含むことができ、半導体変調器は、例えば電界吸収型変調器であることができる。半導体集積光デバイス１１によれば、電界吸収型変調器を半導体発光素子と集積できる。半導体集積光デバイス１１は、電界吸収型変調器及び半導体発光素子の間の光結合における光学ロスを低減できる。光結合される第１素子及び第２素子は、しかしながら、これに限定されない。
【００３８】
第１積層１７では、第１コア層２１ａは、量子井戸構造２２を有することができ、量子井戸構造２２は、第１電極３７への電気印加に応答して、例えば光の生成及び変調の一方といった光処理を行うことができる。
【００３９】
第２積層１９では、第２コア層２３ａは、量子井戸構造２４を有することができ、量子井戸構造２４は、第２電極３９への電気印加に応答して、例えば光の生成及び変調の他方といった光処理を行うことができる。
【００４０】
本実施例では、量子井戸構造２２は、発光を可能にするように設けられた一又は複数の井戸層２２ａ及び複数の障壁層２２ｂを含む。量子井戸構造２４は、光変調を可能にするように設けられた一又は複数の井戸層２４ａ及び複数の障壁層２４ｂを含む。
【００４１】
量子井戸構造２２及び量子井戸構造２４は、それぞれ、第１領域１３ａ及び第２領域１３ｂにおいて第１バンドギャップ波長及び第２バンドギャップ波長を示す。本実施例では、第２バンドギャップ波長は、第１バンドギャップ波長より小さく、例えば６０ｎｍ程度小さい。また、第３領域１３ｃにおいて、第２積層１９の第２コア層２３ａ、具体的には導波路部分ＷＧＰのコア部分２３ｂの膜厚の変動は、導波路部分ＷＧＰの組成の変動を引き起こす。コア部分２３ｂは、第２バンドギャップ波長より大きい第３バンドギャップ波長を示し、また第３バンドギャップ波長は第１バンドギャップ波長より小さいこともある。
【００４２】
具体的な光伝搬では、第１積層１７から第２積層１９に伝搬する光は、突当接合ＢＪを通過した後に、長いバンドギャップ波長及び狭い幅の導波路部分ＷＧＰを通過する。第２積層１９から第１積層１７に伝搬する光は、長いバンドギャップ波長及び狭い幅の導波路部分ＷＧＰを通過した後に、突当接合ＢＪを通過する。狭い幅の導波路部分ＷＧＰは、導波路部分ＷＧＰを伝搬する光が導波路部分ＷＧＰの側面上に設けられた埋込半導体領域４１に拡がることを可能にする。伝搬光を拡げる狭い導波路幅の導波路部分ＷＧＰは、導波路部分ＷＧＰの膜厚の変動及び長いバンドギャップ波長の影響を低減できる。
【００４３】
導波路メサ１５は、第１領域１３ａ、第２領域１３ｂ及び第３領域１３ｃ上に第３上部クラッド層３１を有する。第３上部クラッド層３１は、第１積層１７及び第２積層１９によって共有される。
【００４４】
半導体集積光デバイス１１によれば、第３上部クラッド層３１は、第１上部クラッド層２７の上面２７ａ、及び第２上部クラッド層２９の上面２９ａを延在して、第１素子及び第２素子によって共有される。第１コア層２１ａ及び第２コア層２３ａは、下側クラッド層２５と第３上部クラッド層３１との間において導波路軸（Ａｘ１）の方向に直列に配列される。
【００４５】
導波路メサ１５は、下側クラッド層２５及び第３上部クラッド層３１を有し、突当接合ＢＪ、第１コア層２１ａ及び第２コア層２３ａは、下側クラッド層２５と第３上部クラッド層３１との間に設けられる。
【００４６】
既に記載したように、第１積層１７及び第２積層１９は、それぞれ、第１領域１３ａ及び第２領域１３ｂ上において第１メサ幅ＭＳ１Ｗ及び第２メサ幅ＭＳ２Ｗを有する。この結果、第２積層１９の下側クラッド層２５及び第３上部クラッド層３１は、第３領域１３ｃ上の導波路部分ＷＧＰにおいて第３メサ幅ＭＳ３Ｗを有する。
【００４７】
図１の（ａ）部を参照すると、導波路メサ１５は、第１テーパ部２０ａ及び第２テーパ部２０ｂを導波路部分ＷＧＰに有し、第１テーパ部２０ａ及び第２テーパ部２０ｂは、第１領域１３ａから第２領域１３ｂへの方向に導波路軸の方向に配列される。本実施例では、第１テーパ部２０ａ及び第２テーパ部２０ｂは、第３領域１３ｃ上において第２積層１９に与えられる。
【００４８】
本実施例では、導波路部分ＷＧＰは、第１テーパ部２０ａと第２テーパ部２０ｂとの間に狭メサ部２０ｃを有することができ、狭メサ部２０ｃは、第３メサ幅ＭＳ３Ｗを有する。必要な場合には、第１テーパ部２０ａ及び第２テーパ部２０ｂは、互いに接続されることができる。第３メサ幅ＭＳ３Ｗは、第１テーパ部２０ａと第２テーパ部２０ｂとの接続点に提供される。
【００４９】
具体的には、第１テーパ部２０ａは、該第１テーパ部２０ａの一端２０ｄにおいて第１メサ幅ＭＳ１Ｗを有すると共に第１テーパ部２０ａの他端２０ｅにおいて第３メサ幅ＮＳ３Ｗを有する。より具体的には、第１テーパ部２０ａのメサ幅は、一端２０ｄから他端２０ｅへの方向に減少しており、第１メサ幅ＭＳ１Ｗは第３メサ幅ＮＳ３Ｗより大きい。
【００５０】
具体的には、第２テーパ部２０ｂは、該第２テーパ部２０ｂの一端２０ｆにおいて第２メサ幅ＭＳ２Ｗを有すると共に該第２テーパ部２０ｂの他端２０ｇにおいて第３メサ幅ＭＳ３Ｗを有する。より具体的には、第２テーパ部２０ｂのメサ幅は、一端２０ｆから他端２０ｇへの方向に減少しており、第２メサ幅ＭＳ２Ｗは第３メサ幅ＮＳ３Ｗより大きい。
【００５１】
半導体集積光デバイス１１によれば、第２積層１９に第１テーパ部２０ａ及び第２テーパ部２０ｂを与える。第１テーパ部２０ａのメサ幅の変化は、第３領域１３ｃ上において、第１領域１３ａから第３領域１３ｃへの方向に例えば単調である。第２テーパ部２０ｂのメサ幅の変化は、第３領域１３ｃ上において、第２領域１３ｂから第３領域１３ｃへの方向に例えば単調である。
【００５２】
第１テーパ部２０ａは、２０〜４０マイクロメートルの長さを有し、第２テーパ部２０ｂは、２０〜４０マイクロメートルの長さを有する。狭メサ部２０ｃは、３０〜５０マイクロメートルの長さを有する。第３領域１３ｃは、３０〜５０マイクロメートルの長さを有する。
【００５３】
第１テーパ部２０ａの他端２０ｅ並びに及び第２テーパ部２０ｂの一端２０ｆ及び他端２０ｇは、突当接合ＢＪから離れている。また、狭メサ部２０ｃは、突当接合ＢＪから離れている。
【００５４】
本実施例では、第１テーパ部２０ａの一端２０ｄは、第１領域１３ａと第３領域１３ｃとの境界に位置しており、またこの境界において第１領域１３ａ上の第１積層１７に接続される。第２テーパ部２０ｂの一端２０ｆは、第２領域１３ｂと第３領域１３ｃとの境界に位置しており、またこの境界において第２領域１３ｂ上の第２積層１９に接続される。
【００５５】
埋込半導体領域４１は、第１領域１３ａ及び第３領域１３ｃにおいて導波路メサ１５の側面１５ａ、１５ｂを覆う。本実施例では、埋込半導体領域４１は、更に、第２領域１３ｂ上においても導波路メサ１５の側面１５ａ、１５ｂを覆う。埋込半導体領域４１は、第１半導体部分４１ａ、第２半導体部分４１ｂ及び第３半導体部分４１ｃを含み、第１半導体部分４１ａ、第２半導体部分４１ｂ及び第３半導体部分４１ｃは、それぞれ、第１領域１３ａ、第２領域１３ｂ及び第３領域１３ｃ上に設けられる。
【００５６】
第１半導体部分４１ａは、第１領域１３ａ上において第１積層１７の両方の側面１７ａを覆う。第２半導体部分４１ｂは、第２領域１３ｂ上において第２積層１９の両方の側面１９ａを埋め込み、片側の側面１９ａにおける厚さ（Ｔ２）は、０．２〜０．４マイクロメートルであることができる。第３半導体部分４１ｃは、第３領域１３ｃ上において導波路メサ１５の両方の側面１５ａ、１５ｂを埋め込む。第３半導体部分４１ｃは、第２半導体部分４１ｂの厚さ（Ｔ２）より大きな厚さ（Ｔ３）を有する。第１半導体部分４１ａは、第３半導体部分４１ｃの厚さより大きな厚さ（Ｔ１）を有することができる。
【００５７】
第１半導体部分４１ａ、第２半導体部分４１ｂ及び第３半導体部分４１ｃは、それぞれ、導波路メサ１５両方の側面１５ａ、１５ｂの各々上において第１厚Ｔ１、第２厚Ｔ２及び第３厚Ｔ３を有する。第１厚Ｔ１、第２厚Ｔ２及び第３厚Ｔ３の各々は、埋込半導体領域４１の第１側面４１ｄと第２側面４１ｅとの間隔と導波路メサ１５の側面１５ａと側面１５ｂとの間隔との差の半分として規定されることができる。第３厚Ｔ３は第２厚Ｔ２より大きく、また第１厚Ｔ１と第２厚Ｔ２との間にある。
【００５８】
半導体集積光デバイス１１によれば、第３領域１３ｃ上の導波路メサ１５、具体的には導波路部分ＷＧＰを伝搬する光が、第３半導体部分４１ｃの半導体内に拡がることができる。
【００５９】
本実施例では、第２メサ幅ＭＳ２Ｗは第１メサ幅ＭＳ１Ｗより小さく、第２厚Ｔ２は第１厚Ｔ１より小さい。第３半導体部分４１ｃは、第２半導体部分４１ｂから第１半導体部分４１ａへの方向に大きくなる側面間隔（具体的には、第１側面４１ｄと第２側面４１ｅとの間隔）を有する部分、例えばテーパ形状の部分を有することができる。
【００６０】
半導体集積光デバイス１１は、導波路メサ１５及び埋込半導体領域４１上に設けられた第１無機絶縁層４３を備えることができる。また、半導体集積光デバイス１１は、第２領域１３ｂ及び第３領域１３ｃ上において、導波路メサ１５及び埋込半導体領域４１を埋め込む樹脂体４５を備えることができる。埋込半導体領域４１は、第３領域１３ｃにおいて樹脂体４５を導波路メサ１５から隔てることができる。
【００６１】
半導体集積光デバイス１１は、埋込半導体領域４１及び樹脂体４５上に設けられた第２無機絶縁層４７を備えることができる。本実施例では、第１電極３７及び第２電極３９は、第１無機絶縁層４３及び第２無機絶縁層４７の開口（ＯＰ１、ＯＰ２）を介して導波路メサ１５の上面に接続される。
【００６２】
半導体集積光デバイス１１の例示。
支持体１３：ｎ型ＩｎＰウエハ。
導波路メサ１５。
下側クラッド層２５：共有のｎ型ＩｎＰ。
回折格子層２６：共有のｎ型ＩｎＧａＡｓ。
第３上部クラッド層３１：共有のｐ型ＩｎＰ。
コンタクト層３２：共有のｐ型ＩｎＧａＡｓ。
第１積層１７。
第１コア層２１ａの量子井戸構造２２（井戸層２２ａ／障壁層２２ｂ）：ＧａＩｎＡｓＰ／ＧａＩｎＡｓＰ。
第１バンドギャップ波長：１．５５マイクロメートル。
第１上部クラッド層２７：ｐ型ＩｎＰ、膜厚１〜３マイクロメートル。
第２積層１９。
第２コア層２３ａの量子井戸構造２４（井戸層２４ａ／障壁層２４ｂ）：ＧａＩｎＡｓＰ／ＧａＩｎＡｓＰ。
第２バンドギャップ波長：１．４９マイクロメートル。
第２上部クラッド層２９：ｐ型ＩｎＰ、膜厚１〜３マイクロメートル。
第３上部クラッド層３１：共有のｐ型ＩｎＰ。
埋込半導体領域４１：ＦｅドープＩｎＰ。
第１無機絶縁層４３：ＳｉＯ２。
樹脂体４５：ＢＣＢ樹脂。
第２無機絶縁層４７：ＳｉＯ２。
【００６３】
図３〜図１３を参照しながら、本実施形態に係る半導体集積光デバイスを作製する方法を説明する。引き続く説明において、可能な場合には、図１及び図２を参照しながら為された説明に使用された参照符合を用いる。
【００６４】
図３の（ａ）部〜図７の（ａ）部、図９の（ａ）部、図１０の（ａ）部及び図１３の（ａ）部は、本実施形態に係る半導体集積光デバイスを作製する方法における主要な工程を示す平面図である。図３の（ｂ）部〜図７の（ｂ）部、図９の（ｂ）部、図１０の（ｂ）部及び図１３の（ｂ）部は、それぞれ、図３の（ａ）部〜図７の（ａ）部、図９の（ａ）部、図１０の（ａ）部及び図１３の（ａ）部における導波路軸に沿って取られた断面を示す図面である。図８の（ａ）部、（ｂ）部及び（ｃ）部は、それぞれ、図７の（ａ）部に示されたＶＩＩＩａ−ＶＩＩＩａ線、ＶＩＩＩｂ−ＶＩＩＩｂ線及びＶＩＩＩｃ−ＶＩＩＩｃ線に沿って取られた断面を示す図面である。図１１の（ａ）部、（ｂ）部及び（ｃ）部は、それぞれ、本実施形態に係る主要な工程において第１領域、第３領域及び第２領域における断面を示す図面である。図１２の（ａ）部、（ｂ）部及び（ｃ）部は、それぞれ、本実施形態に係る主要な工程において第１領域、第３領域及び第２領域における断面を示す図面である。
【００６５】
図３の（ａ）部及び（ｂ）部から図６の（ａ）部及び（ｂ）部を参照しながら、第１素子及び第２素子をモノリシックに集積する半導体集積光デバイスのためのエピタキシャル基板を準備する工程を説明する。この工程における半導体の結晶成長は、例えば有機金属気相成長法及び／又は分子線エピタキシー法によって行われることができる。
【００６６】
図３の（ａ）部及び（ｂ）部を参照すると、基板５１を準備して、結晶成長を行う。基板５１の第１エリア５１ａ及び第２エリア５１ｂ上にエピタキシャル半導体領域５３を成長する。第１エリア５１ａ及び第２エリア５１ｂは、軸Ａｘ１の方向に配列され、引き続く説明から理解されるように、第１エリア５１ａと第２エリア５１ｂとの境界に突当接合ＢＪを形成する。また、基板５１は、支持体１３の第１領域１３ａ、第２領域１３ｂ及び第３領域１３ｃと同様に、第１領域５２ａ、第２領域５２ｂ及び第３領域５２ｃを有する。エピタキシャル半導体領域５３は、第１素子及び第２素子によって共有される下側クラッド層２５のための下側半導体膜５５、第１素子の第１コア層２１ａのための第１半導体膜５７、並びに第１素子の第１上部クラッド層２７のための上側半導体膜５９を含む。必要な場合には、エピタキシャル半導体領域５３は、下側半導体膜５５と第１半導体膜５７との間に回折格子層２６のための半導体膜５６を含むことができ、この半導体膜には、第１半導体膜５７の成長に先立って、分布帰還（ＤＦＢ）を可能にする回折格子構造をフォトリソグラフィ及びエッチングにより形成することができる。回折格子構造は、第１エリア５１ａ上に選択的に形成される。
【００６７】
エピタキシャル半導体領域５３を成長した後に、気相成長、フォトリソグラフィ及びエッチングを用いて、エピタキシャル半導体領域５３上に絶縁体のマスクＭ１を形成する。マスクＭ１は、第１エリア５１ａを覆うと共に第２エリア５１ｂに開口を含むパターンを有する。マスクＭ１は、例えばＳｉＮといったシリコン系無機絶縁体を備えることができる。
【００６８】
図４の（ａ）部及び（ｂ）部を参照すると、マスクＭ１を用いてエピタキシャル半導体領域５３の半導体膜（５９、５７）をエッチングして、第１エリア５１ａ上に第１半導体膜５７及び上側半導体膜５９からそれぞれ第１コア半導体膜５７ａ及び第１クラッド半導体膜５９ａを含む下側半導体領域６０を作製する。このエッチングは、ドライエッチング及びウエットエッチングを含む。ドライエッチングはエッチャントとしてＣＨ４／Ｈ２ガスを用い、ウエットエッチングはエッチャントとして硫酸系溶液を用いる。下側半導体領域６０は、エッチングにより形成された第１コア半導体膜５７ａの端面５７ｅ及び第１クラッド半導体膜５９ａの端面５９ｅを有する。本実施例では、第２エリア５１ｂ（第２領域５２ｂ及び第３領域５２ｃ）では、回折格子層２６のための半導体膜５６は、ほとんどエッチングされず、下側クラッド層２５のための下側半導体膜５５及び回折格子層２６のための半導体膜５６は、エッチングされずに残される。また、第１クラッド半導体膜５９ａは、第１コア半導体膜５７ａの端面５７ｅに対して庇状に突出する。第１コア半導体膜５７ａの端面５７ｅ及び第１クラッド半導体膜５９ａの端面５９ｅは、下側半導体領域６０に段差を形成する。
【００６９】
図５の（ａ）部及び（ｂ）部を参照すると、このエッチングの後に、マスクＭ１を残したまま、第２素子の第２コア層２３ａのための第２コア半導体膜６１及び第２上部クラッド層２９のための第２クラッド半導体膜６３を、マスクＭ１の開口、具体的には基板５１の第２エリア５１ｂにおいて、第１コア半導体膜５７ａの端面５７ｅ及び第１クラッド半導体膜５９ａの端面５９ｅ上に選択的に成長して、突当接合界面ＢＪＦを有する半導体エピ領域６５を形成する。この成長の後に、マスクＭ１を除去する。
【００７０】
第２コア半導体膜６１は、第１部分６１ａ、第２部分６１ｂ及び第３部分６１ｃを有し、第３部分６１ｃは、第１部分６１ａから第２部分６１ｂまで第３領域５２ｃ上を延在する。第２コア半導体膜６１を選択的に成長する際には、第２コア半導体膜６１の第２部分６１ｂが第３部分６１ｃの膜厚と異なる膜厚を有するように、第２コア半導体膜６１の第１部分６１ａ、第２部分６１ｂ及び第３部分６１ｃが、それぞれ、第１コア半導体膜５７ａの端面５７ｅ上並びに第２領域５２ｂ及び第３領域５２ｃ上にマスクＭ１を用いて成長される。
【００７１】
第２コア半導体膜６１では、第１部分６１ａ及び第３部分６１ｃが第２部分６１ｂの組成と異なる組成を有する。
【００７２】
半導体集積光デバイスを作製する方法によれば、第１部分６１ａから離れた第３部分６１ｃにおける膜厚及び組成の変化は、第３領域５２ｃ上の導波路メサ７５を伝搬する光に損失を与える。組成の変化は、第２コア半導体膜６１の第３部分６１ｃのバンドギャップ波長を第２コア半導体膜６１の第２部分６１ｂのバンドギャップ波長に比べて長波長にシフトさせる。
【００７３】
図６の（ａ）部及び（ｂ）部を参照すると、マスクＭ１を除去した後に、第１クラッド半導体膜５９ａ、第２クラッド半導体膜６３及び突当接合界面ＢＪＦ上に第３クラッド半導体膜６４及びコンタクト膜６６を成長する。
【００７４】
これらの工程により、エピタキシャル基板ＥＰを作製できる。この作製により、エピタキシャル基板ＥＰには、基板５１及び半導体エピ領域６５が与えられる。半導体エピ領域６５は、第１素子のための第１半導体積層６７、第２素子のための第２半導体積層６９、及び突当接合界面ＢＪＦを含む。第１半導体積層６７及び第２半導体積層６９は、第１領域５２ａ、第２領域５２ｂ及び第３領域５２ｃ上に設けられる。突当接合界面ＢＪＦは、第３領域５２ｃ上に位置する。第２半導体積層６９は、第２エリア５１ｂ上に選択成長されて、第１エリア５１ａ上の第１半導体積層６７に突当接合界面ＢＪＦを為す。
【００７５】
図７の（ａ）部及び（ｂ）部を参照すると、導波路マスクＭ２をエピタキシャル基板ＥＰ上に形成する。導波路マスクＭ２は、第１半導体積層６７から第２半導体積層６９への方向に突当接合界面ＢＪＦを横切って延在する導波路パターンを有する。導波路マスクＭ２は、例えばＳｉＮといったシリコン系無機絶縁体を備えることができる。導波路マスクＭ２を用いてエピタキシャル基板ＥＰをエッチングして、導波路メサ７５を形成する。このエッチングは、ドライエッチングを含む。ドライエッチングはエッチャントとしてＣＨ４／Ｈ２ガスを用いる。
【００７６】
導波路メサ７５の第１積層７７、第２積層７９、及び第１積層７７と第２積層７９との間の突当接合ＢＪは、それぞれ、第１半導体積層６７、第２半導体積層６９、及び突当接合界面ＢＪＦから作製される。第１積層７７は、突当接合ＢＪから第１領域５２ａへ延在し、第２積層は、突当接合ＢＪから第２領域５２ｂへ延在する。
【００７７】
半導体集積光デバイス１１を作製する方法によれば、第２コア半導体膜６１の選択成長では、第２コア半導体膜６１の第３部分６１ｃが第２部分６１ｂの膜厚と異なる膜厚を有するように、第２コア半導体膜６１が成長される。第３部分６１ｃにおける膜厚の変化は、第３領域５２ｃ上の導波路メサを伝搬する光に損失を与える。
【００７８】
図７の（ａ）部及び（ｂ）部、並びに図８の（ａ）部、（ｂ）部及び（ｃ）部を参照すると、導波路メサ７５は、導波路部分ＷＧＰを半導体集積光デバイス１１に与える形状を有する。具体的には、導波路メサ７５の導波路部分ＷＧＰは、導波路メサ１５の第１テーパ部２０ａ、狭メサ部２０ｃ及び第２テーパ部２０ｂを含む。
【００７９】
第１メサ幅ＭＳ１Ｗ及び第２メサ幅ＭＳ２Ｗより小さい第３メサ幅ＭＳ３Ｗの導波路部分ＷＧＰを第３領域５２ｃ上において導波路メサ７５の第２積層７９に与えて、第３領域５２ｃ上における導波路メサ７５のモードフィールド径を第１領域５２ａ及び第２領域５２ｂ上における導波路メサ７５のモードフィールド径より大きくする。
【００８０】
導波路メサ７５では、第１積層７７及び第２積層７９は、第１領域５２ａ及び第２領域５２ｂ上において第１メサ幅ＭＳ１Ｗ及び第２メサ幅ＭＳ２Ｗを有する。第３領域５２ｃ上において、第２積層７９は、第１メサ幅ＭＳ１Ｗ及び第２メサ幅ＭＷ２Ｗより小さい第３メサ幅ＭＳ３Ｗの導波路部分を有する。
【００８１】
図９の（ａ）部及び（ｂ）部を参照すると、導波路マスクＭ２を残したまま、導波路メサ７５を埋め込む半導体製の埋込領域８１を第１領域５２ａ、第２領域５２ｂ及び第３領域５２ｃ上に選択成長する。選択成長の後に、導波路マスクＭ２を除去する。埋込領域８１は、電気絶縁を可能にする比抵抗の半導体、例えば半絶縁性の半導体を備える。埋込領域８１を選択成長した後に、導波路マスクＭ２を除去する。
【００８２】
図１０の（ａ）部及び（ｂ）部を参照すると、埋込領域８１を成長した後に、導波路メサ７５及び埋込領域８１上にマスクＭ３を形成する。マスクＭ３は、例えばSiO2を備える。マスクＭ３は、第１部分Ｍ３１、第２部分Ｍ３２及び第３部分Ｍ３３を含むパターンＭ３Ｐを有する。第１部分Ｍ３１は、第２部分Ｍ３２の幅より幅広く、本実施例では素子境界を横切って縦の帯形状を有する。第２部分Ｍ３２は、第２積層７９の側面に厚さ０．２〜０．５マイクロメートル程度の半導体領域を残して埋込半導体領域４１の第２半導体部分４１ｂを第２領域５２ｂ上の第２積層７９を与えるように、幅１．２〜２．５マイクロメートルの横の帯形状を有する。第３部分Ｍ３３は、幅広の第１部分Ｍ３１を幅狭の第２部分Ｍ３２に繋げるように第２領域５２ｂから第１領域５２ａへの方向に大きくなる幅を有する。
【００８３】
図１１の（ａ）部、（ｂ）部及び（ｃ）部を参照すると、マスクＭ３を用いて、埋込領域８１をエッチングして、導波路メサ７５を埋め込む埋込半導体領域８３を形成する。埋込半導体領域８３は、半導体集積光デバイス１１に埋込半導体領域４１を与える。このエッチングは、パターンＭ３Ｐの第１部分Ｍ３１、第２部分Ｍ３２及び第３部分Ｍ３３から、それぞれ、埋込半導体領域４１の第１半導体部分４１ａ、第２半導体部分４１ｂ及び第３半導体部分４１ｃを形成できる。エッチングの後に、マスクＭ３を除去する。
【００８４】
図１２の（ａ）部、（ｂ）部及び（ｃ）部を参照すると、埋込半導体領域８３を形成した後に、導波路メサ７５及び埋込半導体領域８３上に第１無機絶縁膜８５を気相成長により堆積する。第１無機絶縁膜８５は、例えばSiO2といったシリコン系無機絶縁体を備える。第１無機絶縁膜８５は、導波路メサ７５の上面並びに埋込半導体領域８３の上面及び側面を覆う。
【００８５】
第１無機絶縁膜８５を成長した後に、導波路メサ７５の高さに合わせて埋込樹脂体８７を塗布及びエッチングにより形成する。埋込樹脂体８７は、例えばＢＣＢ樹脂を備える。埋込樹脂体８７は、導波路メサ７５の上面及び埋込半導体領域８３の上面上に開口８７ａを有する。第１無機絶縁膜８５が開口８７ａに現れる。
【００８６】
埋込樹脂体８７を形成した後に、導波路メサ７５の上面及び埋込半導体領域８３の上面上の第１無機絶縁膜８５並びに埋込樹脂体８７を覆う第２無機絶縁膜８９を気相成長により堆積する。第２無機絶縁膜８９は、例えばSiO2といったシリコン系無機絶縁体を備える。第２無機絶縁膜８９は、導波路メサ７５の上面及び埋込半導体領域８３の上面上の第１無機絶縁膜８５並びに埋込樹脂体８７覆う。
【００８７】
必要な場合には、第２無機絶縁膜８９を形成した後に、フォトリソグラフィ及びエッチングにより、第１積層７７及び第２積層７９の少なくとも一方における上側導電性半導体層の一部、例えばコンタクト層３２を除去することができる。
【００８８】
図１３の（ａ）部及び（ｂ）部を参照すると、金属堆積、リフトオフ、及びメッキを用いて、第１素子及び第２素子のための第１金属電極９１ａ及び第２金属電極９１ｂを形成する。第１金属電極９１ａ及び第２金属電極９１ｂは、それぞれ、第１領域５２ａ及び第２領域５２ｂ上に位置し、第３領域５２ｃ上に設けられない。基板５１の裏面に共通電極９３を形成する。これらの電極の形成によって得られた半導体生産物をへき開して、半導体集積光デバイス１１を作製する。
【００８９】
再び図１の（ａ）部及び（ｂ）部を参照する。半導体集積光デバイス１１は、半導体レーザといった第１素子及び電界吸収型半導体変調素子といった第２素子を含むことができる。半導体集積光デバイス１１は、突当接合ＢＪにおける屈折理率差に起因する光学ロスではなく、突当接合ＢＪから３０〜５０マイクロメートル程度の範囲に生じる膜厚及び組成（第２コア層２３ａの膜厚及び組成の変化）の変化に起因する光学ロスを低減できる。これ故に、導波路メサ１５における導波路部分ＷＧＰは、第３メサ幅ＭＳ３Ｗ（０．４マイクロメートル以上０．８マイクロメートル以下の幅範囲、例えば０．６マイクロメートルの幅）を有しており、この狭幅メサ部は、第１素子から第２素子への方向に突当接合ＢＪの位置から離されている。導波路部分ＷＧＰは、第１領域１３ａ上に設けられた第１メサ幅ＭＳ１Ｗ（例えば１．５マイクロメートル以上の幅）の第１積層１７及び第２領域１３ｂ上に設けられた第２メサ幅ＭＳ２Ｗ（例えば１．５マイクロメートル未満の幅ｎ）の第２積層１９を繋ぐ。再成長される半導体層（２３ａ、２９）の総厚を小さくしたけれども、第２コア層２３ａは、突当接合ＢＪから３０〜５０マイクロメートル程度の範囲において膜厚及び組成の変動を示す。可能な場合には、導波路部分ＷＧＰは、第３領域１３ｃ上において第１積層２１及び第２積層２３を含み、導波路部分ＷＧＰ内において第２積層２３は第１積層２１より大きな長さを有する。
【００９０】
半導体集積光デバイス１１のサイズ。
第１積層２１：長さ４００マイクロメートル。
第２積層２３；長さ２００マイクロメートル。
導波路部分ＷＧＰの膜厚の変動は、透過型電子顕微鏡により観察される。導波路部分ＷＧＰの組成の変動は、顕微フォトルミネッセンス装置により観察される。導波路部分ＷＧＰにおいて、第３ハンドギャップ波長は、所望の値から１０〜２０ｎｍ程度で長波長にシフトする。導波路部分ＷＧＰは、０．６マイクロメートルの第３メサ幅ＭＳ３Ｗにより、第１領域１３ａ及び第２領域１３ｂ（共に１．５マイクロメートルの幅）に比べて、約６０パーセントの光閉じ込め係数を可能にする。第１領域１３ａ上の第１積層２１及び第２領域１３ｂ上の第２積層２３を狭幅メサに繋ぐテーパ部分（２０ａ、２０ｂ）は、例えば２０マイクロメートルのテーパ長により、０．１ｄＢ以下の光学損失を可能にする。
【００９１】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【産業上の利用可能性】
【００９２】
以上説明したように、本実施形態によれば、追加の光損失を低減できる構造を有する半導体集積光デバイスを提供でき、半導体集積光デバイスを作製する方法を提供できる。
【符号の説明】
【００９３】
１１…半導体集積光デバイス、１３…支持体、１３ａ…第１領域、１３ｂ…第２領域、１３ｃ…第３領域、１５…導波路メサ、２１…第１積層、２１ａ…第１コア層、２３…第２積層、２３ａ…第２コア層、ＢＪ…接合、ＷＧＰ…導波路部分、３７…第１電極、３９…第２電極、４１…埋込半導体領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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