(57)【要約】【課題】表示品位の低下を抑制することができる表示装置を提供する。【解決手段】表示装置は、基板と、基板に設けられた複数の第１画素及び第２画素と、複数の第１画素及び第２画素の各々に設けられた複数の無機発光素子と、第１画素及び第２画素のそれぞれに信号を供給する複数の信号線と、第１画素及び第２画素のそれぞれに電源電位を供給する複数の電源線と、を有し、第１画素において、複数の信号線のうち少なくとも１つ以上は電源線と異なる層に設けられ、第２画素において、複数の信号線及び電源線は同層に設けられる。【選択図】図４
2020166178.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に設けられた複数の第１画素及び第２画素と、
複数の前記第１画素及び前記第２画素の各々に設けられた複数の無機発光素子と、
前記第１画素及び前記第２画素のそれぞれに信号を供給する複数の信号線と、
前記第１画素及び前記第２画素のそれぞれに電源電位を供給する複数の電源線と、を有し、
前記第１画素において、複数の前記信号線のうち少なくとも１つ以上は前記電源線と異なる層に設けられ、
前記第２画素において、複数の前記信号線及び前記電源線は同層に設けられる
表示装置。
【請求項２】
前記第１画素では、前記基板に垂直な方向からの平面視で、前記信号線は前記電源線と重なって設けられ、
前記第２画素では、前記平面視で、前記信号線は前記電源線と隣り合って設けられる
請求項１に記載の表示装置。
【請求項３】
前記第１画素の前記電源線の厚さは、前記第２画素の前記電源線の厚さよりも厚い
請求項１又は請求項２に記載の表示装置。
【請求項４】
前記基板に垂直な方向で異なる層に設けられた第１金属層、第２金属層及び第３金属層を有し、
前記第１画素は、前記無機発光素子と電気的に接続された第１トランジスタと、前記第１トランジスタに接続された第２トランジスタと、前記第１金属層で形成された複数の走査線とを含み、
前記第１トランジスタの半導体層は、前記第２金属層で形成された電極を介して前記無機発光素子と電気的に接続され、
前記第２トランジスタの半導体層は、前記第３金属層で形成された前記信号線と電気的に接続される
請求項２又は請求項３に記載の表示装置。
【請求項５】
前記基板に垂直な方向からの平面視で、前記第１画素では、複数の前記信号線のうち少なくとも１つの前記信号線は、他の前記信号線と重なって設けられ、
前記第２画素では、複数の前記信号線は隣り合って設けられる
請求項１に記載の表示装置。
【請求項６】
前記第１画素において、前記電源線と重なって設けられ、前記電源線と電気的に接続された重畳配線を有し、
前記重畳配線は、複数の前記信号線のうち少なくとも１つの前記信号線と同層に設けられる
請求項５に記載の表示装置。
【請求項７】
前記電源線のシート抵抗値は、複数の前記信号線のうち前記電源線と異なる層に設けられた前記信号線のシート抵抗値以下である
請求項１から請求項６のいずれか１項に記載の表示装置。
【請求項８】
前記基板に垂直な方向からの平面視で、前記第１画素の面積に対する、複数の前記信号線及び前記電源線を含む金属配線の合計面積の割合は、前記第２画素の面積に対する、複数の前記信号線及び前記電源線を含む金属配線の合計面積の割合よりも小さい
請求項１から請求項７のいずれか１項に記載の表示装置。
【請求項９】
前記基板と対向し、複数の前記無機発光素子の上に設けられた円偏光板を有し、
前記円偏光板は、赤色の波長を有する光の透過率が、青色又は緑色の波長を有する光の透過率よりも高い
請求項１から請求項８のいずれか１項に記載の表示装置。
【請求項１０】
前記第１画素は、赤色を表示し、
前記第２画素は、青色又は緑色を表示する
請求項１から請求項９のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
近年、表示素子として微小サイズの発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ  ＬＥＤ））を用いたディスプレイが注目されている（例えば、特許文献１参照）。複数の発光ダイオードは、アレイ基板（特許文献１ではドライババックプレーン）に接続され、アレイ基板は、発光ダイオードを駆動するための画素回路（特許文献１では電子制御回路）を備える。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２０１７−５２９５５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
赤色ＬＥＤは、青色ＬＥＤや緑色ＬＥＤに比べて発光効率が低い。特にＧａＮ  ＬＥＤの場合にはこの傾向が顕著になる。このため、赤色ＬＥＤの駆動電流を大きくする必要があり、消費電力が増大する可能性がある。一方で、赤色ＬＥＤの発光強度を大きくすると、アレイ基板上の配線により赤色の光が反射されて、他の画素の光と混色が生じる可能性がある。このため、良好に画像を表示することが困難となる場合がある。
【０００５】
本発明は、表示品位の低下を抑制することができる表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の表示装置は、基板と、前記基板に設けられた複数の第１画素及び第２画素と、複数の前記第１画素及び前記第２画素の各々に設けられた複数の無機発光素子と、前記第１画素及び前記第２画素のそれぞれに信号を供給する複数の信号線と、前記第１画素及び前記第２画素のそれぞれに電源電位を供給する複数の電源線と、を有し、前記第１画素において、複数の前記信号線のうち少なくとも１つ以上は前記電源線と異なる層に設けられ、前記第２画素において、複数の前記信号線及び前記電源線は同層に設けられる。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１実施形態に係る表示装置を模式的に示す平面図である。
【図２】図２は、複数の画素を示す平面図である。
【図３】図３は、画素回路を示す回路図である。
【図４】図４は、隣り合う２つの画素を模式的に示す平面図である。
【図５】図５は、図４のＶ−Ｖ’断面図である。
【図６】図６は、円偏光板の光の透過率の波長依存性を模式的に示すグラフである。
【図７】図７は、図４のＶＩＩ−ＶＩＩ’断面図である。
【図８】図８は、図４のＶＩＩＩ−ＶＩＩＩ’断面図である。
【図９】図９は、第２実施形態に係る表示装置において、隣り合う２つの画素を模式的に示す平面図である。
【図１０】図１０は、図９のＸ−Ｘ’断面図である。
【発明を実施するための形態】
【０００８】
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【０００９】
（第１実施形態）
図１は、第１実施形態に係る表示装置を模式的に示す平面図である。図１に示すように、表示装置１は、アレイ基板２と、画素Ｐｉｘと、駆動回路１２と、駆動ＩＣ（Integrated  Circuit）２１０と、カソード配線６０と、を含む。アレイ基板２は、各画素Ｐｉｘを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリックス基板とも呼ばれる。アレイ基板２は、基板２１、複数のトランジスタ、複数の容量及び各種配線等を有する。
【００１０】
図１に示すように、表示装置１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素Ｐｉｘと重なって配置され、画像を表示する領域である。周辺領域ＧＡは、複数の画素Ｐｉｘと重ならない領域であり、表示領域ＡＡの外側に配置される。
【００１１】
複数の画素Ｐｉｘは、基板２１の表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。本明細書において、第１方向Ｄｘ及び第２方向Ｄｙは、基板２１の表面に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、例えば、基板２１の法線方向に対応する。なお、以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。
【００１２】
駆動回路１２は、駆動ＩＣ２１０からの各種制御信号に基づいて複数のゲート線（例えば、発光制御走査線ＢＧ、リセット制御走査線ＲＧ、初期化制御走査線ＩＧ及び書込制御走査線ＳＧ（図３参照））を駆動する回路である。駆動回路１２は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号を供給する。これにより、駆動回路１２は、ゲート線に接続された複数の画素Ｐｉｘを選択する。
【００１３】
駆動ＩＣ２１０は、表示装置１の表示を制御する回路である。駆動ＩＣ２１０は、基板２１の周辺領域ＧＡにＣＯＧ（Chip  On  Glass）として実装される。これに限定されず、駆動ＩＣ２１０は、基板２１の周辺領域ＧＡに接続された配線基板の上にＣＯＦ（Chip  On  Film）として実装されてもよい。なお、基板２１に接続される配線基板は、例えば、フレキシブルプリント基板やリジット基板である。
【００１４】
カソード配線６０は、基板２１の周辺領域ＧＡに設けられる。カソード配線６０は、表示領域ＡＡの複数の画素Ｐｉｘ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。複数の発光素子３のカソードは、共通のカソード配線６０に電気的に接続され、固定電位（例えば、グランド電位）が供給される。より具体的には、発光素子３のカソード端子３３（図５参照）は、カソード電極２２を介して、カソード配線６０に接続される。なお、カソード配線６０は、一部にスリットを有し、基板２１上において、２つの異なる配線で形成されてもよい。
【００１５】
図２は、複数の画素を含む画素を示す平面図である。図２に示すように、１つの画素Ｐｉｘは、複数の画素１１を含む。例えば、画素Ｐｉｘは、第１画素１１Ｒと、第２画素１１Ｇと、第３画素１１Ｂと、を有する。第１画素１１Ｒは、第１色としての原色の赤色を表示する。第２画素１１Ｇは、第２色としての原色の緑色を表示する。第３画素１１Ｂは、第３色としての原色の青色を表示する。以下において、第１画素１１Ｒと、第２画素１１Ｇと、第３画素１１Ｂとをそれぞれ区別する必要がない場合、画素１１という。
【００１６】
画素１１は、それぞれ発光素子３Ｒ、３Ｇ、３Ｂと、アノード電極２３と、を有する。なお、以下の説明において、発光素子３Ｒ、３Ｇ、３Ｂを区別して説明する必要がない場合には、単に発光素子３と表す。表示装置１は、第１画素１１Ｒ、第２画素１１Ｇ及び第３画素１１Ｂにおいて、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる光（例えば、赤色、緑色、青色の光）を出射することで画像を表示する。
【００１７】
発光素子３は、複数の画素Ｐｉｘの各々に設けられる。発光素子３は、平面視で、数μｍ以上、３００μｍ以下程度の大きさを有する無機発光ダイオード（ＬＥＤ：Light  Emitting  Diode）チップであり、一般的には、一つのチップサイズが１００μｍ以上の素子がミニＬＥＤ（ｍｉｎｉＬＥＤ）であり、数μｍ以上１００μｍ未満のサイズの素子がマイクロＬＥＤ（ｍｉｃｒｏ  ＬＥＤ）である。本発明ではいずれのサイズのＬＥＤも用いることができ、表示装置１の画面サイズ（一画素の大きさ）に応じて使い分ければよい。各画素にマイクロＬＥＤを備える表示装置１は、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、発光素子３の大きさを限定するものではない。
【００１８】
図２に示すように、１つの画素Ｐｉｘにおいて、第１画素１１Ｒと第２画素１１Ｇは第１方向Ｄｘで並ぶ。また、第２画素１１Ｇと第３画素１１Ｂは第２方向Ｄｙで並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。なお、複数の発光素子３Ｒ、３Ｇ、３Ｂは、４色以上の異なる光を出射してもよい。また、複数の画素１１の配置は、図２に示す構成に限定されない。例えば、第１画素１１Ｒは、第３画素１１Ｂと第１方向Ｄｘに隣り合っていてもよい。また、第１画素１１Ｒ、第２画素１１Ｇ及び第３画素１１Ｂが、この順で第１方向Ｄｘに繰り返し配列されてもよい。
【００１９】
図３は、画素回路を示す回路図である。図３に示す画素回路ＰＩＣＡは、第１画素１１Ｒ、第２画素１１Ｇ及び第３画素１１Ｂのそれぞれに設けられる。画素回路ＰＩＣＡは、基板２１に設けられ、駆動信号（電流）を発光素子３Ｒ、３Ｇ、３Ｂに供給する回路である。なお、図３において、画素回路ＰＩＣＡについての説明は、第１画素１１Ｒ、第２画素１１Ｇ及び第３画素１１Ｂのそれぞれが有する画素回路ＰＩＣＡに適用できる。
【００２０】
図３に示すように、画素回路ＰＩＣＡは、発光素子３（発光素子３Ｒ、３Ｇ、３Ｂ）と、５つのトランジスタと、２つの容量と、を含む。具体的には、画素回路ＰＩＣＡは、発光制御トランジスタＢＣＴ、初期化トランジスタＩＳＴ、書込トランジスタＳＳＴ（第２トランジスタ）、リセットトランジスタＲＳＴ及び駆動トランジスタＤＲＴ（第１トランジスタ）を含む。一部のトランジスタは、隣接する複数の画素１１で共有されていてもよい。
【００２１】
画素回路ＰＩＣＡが有する複数のトランジスタは、それぞれｎ型ＴＦＴ（Thin  Film  Transistor）で構成される。ただし、これに限定されず、各トランジスタは、それぞれｐ型ＴＦＴで構成されてもよい。
【００２２】
発光制御走査線ＢＧは、発光制御トランジスタＢＣＴのゲートに接続される。初期化制御走査線ＩＧは、初期化トランジスタＩＳＴのゲートに接続される。書込制御走査線ＳＧは、書込トランジスタＳＳＴのゲートに接続される。リセット制御走査線ＲＧは、リセットトランジスタＲＳＴのゲートに接続される。
【００２３】
発光制御走査線ＢＧ、初期化制御走査線ＩＧ、書込制御走査線ＳＧ及びリセット制御走査線ＲＧは、それぞれ、周辺領域ＧＡに設けられた駆動回路１２（図１参照）に接続される。駆動回路１２は、発光制御走査線ＢＧ、初期化制御走査線ＩＧ、書込制御走査線ＳＧ及びリセット制御走査線ＲＧに、それぞれ、発光制御信号Ｖｂｇ、初期化制御信号Ｖｉｇ、書込制御信号Ｖｓｇ及びリセット制御信号Ｖｒｇを供給する。
【００２４】
駆動ＩＣ２１０（図１参照）は、第１画素１１Ｒ、第２画素１１Ｇ及び第３画素１１Ｂのそれぞれの画素回路ＰＩＣＡに、時分割で映像信号Ｖｓｉｇを供給する。第１画素１１Ｒ、第２画素１１Ｇ及び第３画素１１Ｂの各列と、駆動ＩＣ２１０との間には、マルチプレクサ等のスイッチ回路が設けられる。映像信号Ｖｓｉｇは、映像信号線Ｌ２を介して書込トランジスタＳＳＴに供給される。また、駆動ＩＣ２１０は、リセット信号線Ｌ３を介して、リセット電源電位ＶｒｓｔをリセットトランジスタＲＳＴに供給する。駆動ＩＣ２１０は、初期化信号線Ｌ４を介して、初期化電位Ｖｉｎｉを初期化トランジスタＩＳＴに供給する。
【００２５】
発光制御トランジスタＢＣＴ、初期化トランジスタＩＳＴ、書込トランジスタＳＳＴ、及びリセットトランジスタＲＳＴは、２ノード間の導通と非導通とを選択するスイッチング素子として機能する。駆動トランジスタＤＲＴは、ゲートとドレインとの間の電圧に応じて、発光素子３に流れる電流を制御する電流制御素子として機能する。
【００２６】
発光素子３のカソード（カソード端子３３）は、カソード電源線Ｌ１０に接続される。また、発光素子３のアノード（アノード端子３２）は、駆動トランジスタＤＲＴ及び発光制御トランジスタＢＣＴを介してアノード電源線Ｌ１（電源線）に接続される。アノード電源線Ｌ１には、アノード電源電位ＰＶＤＤが供給される。カソード電源線Ｌ１０には、カソード電源電位ＰＶＳＳが供給される。アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳよりも高い電位である。カソード電源線Ｌ１０は、カソード配線６０を含む。
【００２７】
また、画素回路ＰＩＣＡは、容量Ｃｓ１及び容量Ｃｓ２を含む。容量Ｃｓ１は、駆動トランジスタＤＲＴのゲートとソースとの間に形成される保持容量である。容量Ｃｓ２は、駆動トランジスタＤＲＴのソース及び発光素子３のアノードと、カソード電源線Ｌ１０との間に形成される付加容量である。
【００２８】
リセット期間では、発光制御走査線ＢＧ及びリセット制御走査線ＲＧの電位に応じて、発光制御トランジスタＢＣＴがオフ（非導通状態）となり、リセットトランジスタＲＳＴがオン（導通状態）となる。これにより、駆動トランジスタＤＲＴのソースがリセット電源電位Ｖｒｓｔに固定される。リセット電源電位Ｖｒｓｔは、リセット電源電位Ｖｒｓｔとカソード電源電位ＰＶＳＳとの電位差が、発光素子３が発光を開始する電位差よりも小さい電位である。
【００２９】
次に、初期化制御走査線ＩＧの電位に応じて、初期化トランジスタＩＳＴは、オンとなる。初期化トランジスタＩＳＴを介して駆動トランジスタＤＲＴのゲートが初期化電位Ｖｉｎｉに固定される。また、駆動回路１２は、発光制御トランジスタＢＣＴをオンとし、リセットトランジスタＲＳＴをオフとする。駆動トランジスタＤＲＴは、ソース電位が（Ｖｉｎｉ−Ｖｔｈ）になるとオフになり、各画素１１ごとの駆動トランジスタＤＲＴのしきい値電圧Ｖｔｈのばらつきがオフセットされる。
【００３０】
次に、映像信号書込動作期間では、発光制御トランジスタＢＣＴがオフになり、初期化トランジスタＩＳＴがオフになり、書込トランジスタＳＳＴがオンになる。映像信号Ｖｓｉｇが駆動トランジスタＤＲＴのゲートに入力される。
【００３１】
次に、発光動作期間では、発光制御トランジスタＢＣＴがオンになり、書込トランジスタＳＳＴがオフになる。アノード電源線Ｌ１から、発光制御トランジスタＢＣＴを介して駆動トランジスタＤＲＴにアノード電源電位ＰＶＤＤが供給される。駆動トランジスタＤＲＴは、ゲートソース間の電圧に応じた電流を、発光素子３に供給する。発光素子３は、この電流に応じた輝度で発光する。
【００３２】
なお、上述した図３に示す画素回路ＰＩＣＡの構成はあくまで一例であり、適宜変更することができる。例えば１つの画素１１での配線の数及びトランジスタの数は異なっていてもよい。
【００３３】
次に、図４から図８を参照しつつ、各トランジスタ及び各配線の具体的な構成例について説明する。図４は、隣り合う２つの画素を模式的に示す平面図である。図４は、第１方向Ｄｘに隣り合う２つの画素１１として、第１画素１１Ｒと第２画素１１Ｇを示す。ただし、第３画素１１Ｂも第２画素１１Ｇと同様の構成であり、第２画素１１Ｇについての説明は、第３画素１１Ｂにも適用できる。
【００３４】
図４に示すように、アノード電源線Ｌ１、映像信号線Ｌ２、リセット信号線Ｌ３及び初期化信号線Ｌ４は、第２方向Ｄｙに延在する。リセット制御走査線ＲＧ、発光制御走査線ＢＧ、書込制御走査線ＳＧ及び初期化制御走査線ＩＧは、第１方向Ｄｘに延在し、平面視で、アノード電源線Ｌ１、映像信号線Ｌ２、リセット信号線Ｌ３及び初期化信号線Ｌ４とそれぞれ交差する。また、第１方向Ｄｘに隣り合う２つのアノード電源線Ｌ１の間に接続配線Ｌ９が設けられている。接続配線Ｌ９は、駆動トランジスタＤＲＴ、書込トランジスタＳＳＴ及び初期化トランジスタＩＳＴを接続する。
【００３５】
第１画素１１Ｒは、信号を供給する信号線として、映像信号線Ｌ２及びリセット信号線Ｌ３を有する。第２画素１１Ｇは、信号を供給する信号線として、映像信号線Ｌ２及び初期化信号線Ｌ４を有する。本実施形態では、リセット信号線Ｌ３及び初期化信号線Ｌ４は、隣り合う２つの画素１１で共用されている。言い換えると、第１画素１１Ｒでは、初期化信号線Ｌ４は設けられず、映像信号線Ｌ２に沿ってリセット信号線Ｌ３が設けられている。第２画素１１Ｇでは、リセット信号線Ｌ３は設けられず、映像信号線Ｌ２に沿って初期化信号線Ｌ４が設けられている。なお、リセット信号線Ｌ３が第２画素１１Ｇに配置され、初期化信号線Ｌ４が第１画素１１Ｒに配置されてもよい。例えば、第１画素１１Ｒに、リセット信号線Ｌ３は設けられず、映像信号線Ｌ２に沿って初期化信号線Ｌ４が設けられてもよい。また、第２画素１１Ｇに、初期化信号線Ｌ４は設けられず、映像信号線Ｌ２に沿ってリセット信号線Ｌ３が設けられても良い。
【００３６】
１つのリセット信号線Ｌ３は、第１画素１１Ｒ及び第２画素１１Ｇにリセット制御信号Ｖｒｇを供給する。また、１つの初期化信号線Ｌ４は、第１画素１１Ｒ及び第２画素１１Ｇに初期化制御信号Ｖｉｇを供給する。ただし、これに限定されず、第１画素１１Ｒ及び第２画素１１Ｇは、それぞれ、３つの映像信号線Ｌ２、リセット信号線Ｌ３及び初期化信号線Ｌ４を有していてもよい。
【００３７】
本実施形態において、表示装置１（アレイ基板２）は、第３方向Ｄｚで異なる層に設けられた第１金属層ＭＬ１と、第２金属層ＭＬ２と、第３金属層ＭＬ３とを有する。第１金属層ＭＬ１、第２金属層ＭＬ２及び第３金属層ＭＬ３は、各トランジスタが有する半導体層６１、６５、７１、７５、７９とは異なる層に設けられる。図４では、第１金属層ＭＬ１、第２金属層ＭＬ２及び第３金属層ＭＬ３を区別するために、第２金属層ＭＬ２及び第３金属層ＭＬ３に斜線を付している。
【００３８】
リセット制御走査線ＲＧ、発光制御走査線ＢＧ、書込制御走査線ＳＧ及び初期化制御走査線ＩＧは、第１金属層ＭＬ１で形成される。第１画素１１Ｒにおいて、アノード電源線Ｌ１は、第２金属層ＭＬ２で形成されている。映像信号線Ｌ２及びリセット信号線Ｌ３は、第３金属層ＭＬ３で形成されている。すなわち、映像信号線Ｌ２及びリセット信号線Ｌ３は、アノード電源線Ｌ１と異なる層に設けられる。平面視で、映像信号線Ｌ２は、アノード電源線Ｌ１と重なって設けられる。また、リセット信号線Ｌ３は、映像信号線Ｌ２と第１方向Ｄｘに隣り合って設けられる。
【００３９】
第２画素１１Ｇにおいて、アノード電源線Ｌ１、映像信号線Ｌ２及び初期化信号線Ｌ４は、第２金属層ＭＬ２で形成されている。すなわち、映像信号線Ｌ２及び初期化信号線Ｌ４は、アノード電源線Ｌ１と同層に設けられる。平面視で、映像信号線Ｌ２及び初期化信号線Ｌ４は、アノード電源線Ｌ１と重ならない領域に設けられ、アノード電源線Ｌ１と第１方向Ｄｘに隣り合って設けられる。
【００４０】
第１画素１１Ｒが有する複数の信号線のうち少なくとも１つ以上は、アノード電源線Ｌ１と異なる層に設けられる。これにより、第１画素１１Ｒにおいて効率よく配線を配置することができる。この結果、表示装置１は、第１画素１１Ｒの金属配線占有率を、第２画素１１Ｇの金属配線占有率よりも小さくすることができる。ここで、金属配線占有率とは、平面視での第１画素１１Ｒ又は第２画素１１Ｇのそれぞれの面積に対する、複数の信号線、走査線及びアノード電源線Ｌ１を含む各種金属配線の合計面積の割合である。
【００４１】
また、各画素１１の面積は、図４に示す仮想線Ｌｘと仮想線Ｌｙとで区画された領域の面積である。仮想線Ｌｘは、リセット信号線Ｌ３に接続された接続配線Ｌ３ａ、Ｌ３ｂと重なって第１方向Ｄｘに延在する仮想線である。仮想線Ｌｘは、接続配線Ｌ３ａ、Ｌ３ｂの第２方向Ｄｙの中点位置を通る。仮想線Ｌｙは、アノード電源線Ｌ１と重なって第２方向Ｄｙに延在する仮想線である。仮想線Ｌｙは、アノード電源線Ｌ１の第１方向Ｄｘの中点位置を通る。
【００４２】
第１画素１１Ｒの金属配線占有率は、６４％以上８０％以下程度、例えば７２％程度である。第２画素１１Ｇの金属配線占有率は、７２％以上８０％以下程度、例えば８０％程度である。第１画素１１Ｒ及び第２画素１１Ｇの金属配線占有率は、あくまで一例であり、画素密度や解像度に応じて適宜異なる値とすることができる。
【００４３】
このような構成により、第１画素１１Ｒにおいて、映像信号線Ｌ２及びリセット信号線Ｌ３がアノード電源線Ｌ１と同層に設けられた場合に比べて、第１画素１１Ｒが有する発光素子３Ｒから出射された赤色の光のうち側方や斜め方向に向かう光が、アレイ基板２の各金属配線で反射することを抑制できる。これにより、表示装置１は、第１画素１１Ｒでの不要な反射光を抑制して、他の画素１１の光との混色を抑制することができる。
【００４４】
第１金属層ＭＬ１、第２金属層ＭＬ２及び第３金属層ＭＬ３として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、ニオブ、インジウムスズ酸化物（ＩＴＯ）、アルミニウム（Ａｌ）、銀（Ａｇ）、Ａｇ合金、銅（Ｃｕ）、カーボンナノチューブ、グラファイト、グラフェン又はカーボンナノバッドが用いられる。ここで、第２金属層ＭＬ２で形成されるアノード電源線Ｌ１のシート抵抗値は、複数の信号線のうち、アノード電源線Ｌ１と異なる層に形成される各信号線（第３金属層ＭＬ３）のシート抵抗値以下である。また、第３金属層ＭＬ３で形成される各信号線のシート抵抗値は、第１金属層ＭＬ１で形成される各ゲート線のシート抵抗値以下である。
【００４５】
例えば、アノード電源線Ｌ１（第２金属層ＭＬ２）のシート抵抗値は、３０ｍΩ／□以上１２０ｍΩ／□以下である。また、複数の信号線のうち、第３金属層ＭＬ３で形成される各信号線のシート抵抗値は、１２０ｍΩ／□以上３００ｍΩ／□以下である。各ゲート線（第１金属層ＭＬ１）のシート抵抗値は、３００ｍΩ／□以上３０００ｍΩ／□以下である。これにより、表示装置１は、アノード電源線Ｌ１に印加される駆動電圧の電圧降下を抑制し、表示性能の低下を抑制できる。
【００４６】
なお、第１金属層ＭＬ１、第２金属層ＭＬ２及び第３金属層ＭＬ３は、それぞれ、単層に限定されず、積層膜で構成されていてもよい。例えば、第２金属層ＭＬ２はＴｉ／Ａｌ／ＴｉあるいはＭｏ／Ａｌ／Ｍｏの積層膜であってもよく、第３金属層ＭＬ３はＡｌの単層膜であってもよい。また、Ｔｉ、Ａｌ、Ｍｏは合金であってもよい。
【００４７】
半導体層６１、６５、７１、７５は、例えば、アモルファスシリコン、微結晶酸化物半導体、アモルファス酸化物半導体、ポリシリコン、低温ポリシリコン（ＬＴＰＳ：Low  Temperature  Polycrystalline  Silicone）又は窒化ガリウム（ＧａＮ）で構成される。酸化物半導体としては、ＩＧＺＯ、酸化亜鉛（ＺｎＯ）、ＩＴＺＯが例示される。ＩＧＺＯは、インジウムガリウム亜鉛酸化物である。ＩＴＺＯは、インジウムスズ亜鉛酸化物である。
【００４８】
駆動トランジスタＤＲＴは、半導体層６１、ソース電極６２及びゲート電極６４を有する。半導体層６１、ソース電極６２及びゲート電極６４は、平面視で、少なくとも一部が重なって配置され、第１方向Ｄｘに隣り合う２つのアノード電源線Ｌ１と、発光制御走査線ＢＧと、書込制御走査線ＳＧとで囲まれた領域に設けられる。駆動トランジスタＤＲＴは、半導体層６１と重なって１つのゲート電極６４が設けられたシングルゲート構造である。ソース電極６２は、半導体層６１を覆うように設けられる。半導体層６１は、部分６１ａでソース電極６２と接続される。
【００４９】
発光制御トランジスタＢＣＴは、半導体層６５を有する。半導体層６５は半導体層６１と接続されており、発光制御走査線ＢＧと平面視で交差する。半導体層６５のうち、発光制御走査線ＢＧと重なる領域にチャネル領域が形成される。発光制御走査線ＢＧのうち半導体層６５と重なる部分が、発光制御トランジスタＢＣＴのゲート電極６６として機能する。半導体層６５の一端側は、アノード電源線接続部Ｌ１ａと電気的に接続される。アノード電源線接続部Ｌ１ａは、アノード電源線Ｌ１から第１方向Ｄｘに分岐された部分である。これにより、駆動トランジスタＤＲＴ及び発光制御トランジスタＢＣＴには、アノード電源線Ｌ１からアノード電源電位ＰＶＤＤが供給される。
【００５０】
第２画素１１Ｇでは、初期化トランジスタＩＳＴは、半導体層７１を有する。第１画素１１Ｒでは、初期化トランジスタＩＳＴは、半導体層７１Ａを有する。半導体層７１、７１Ａは、それぞれ、初期化制御走査線ＩＧ及び分岐走査線ＩＧａと平面視で交差する。半導体層７１、７１Ａのうち、初期化制御走査線ＩＧ及び分岐走査線ＩＧａと重なる領域にチャネル領域が形成される。分岐走査線ＩＧａは、初期化制御走査線ＩＧから分岐され、第１方向Ｄｘに延出する。初期化制御走査線ＩＧ及び分岐走査線ＩＧａのうち半導体層７１、７１Ａと重なる部分が、それぞれ初期化トランジスタＩＳＴのゲート電極７４として機能する。つまり、初期化トランジスタＩＳＴは、半導体層７１、７１Ａのそれぞれに重なって２つのゲート電極が設けられたダブルゲート構造である。ただし、初期化トランジスタＩＳＴは、分岐走査線ＩＧａが設けられずシングルゲート構造であってもよい。
【００５１】
第２画素１１Ｇでは、半導体層７１は、第２方向Ｄｙに延在し、一端が接続配線Ｌ９に電気的に接続され、他端が接続配線Ｌ４ａに接続される。接続配線Ｌ４ａは、初期化信号線Ｌ４から第１方向Ｄｘに分岐された部分である。また、第１画素１１Ｒでは、半導体層７１Ａは、第２方向Ｄｙに延在する部分と、第１方向Ｄｘに延在する部分とを有する。半導体層７１Ａのうち、第２方向Ｄｙに延出する部分の一端が接続配線Ｌ９に電気的に接続される。半導体層７１Ａのうち、第１方向Ｄｘに延出する部分は、平面視でアノード電源線Ｌ１及び映像信号線Ｌ２と交差して第２画素１１Ｇまで延出し、接続配線Ｌ４ａに電気的に接続される。以上のような構成により、１つの初期化信号線Ｌ４は、２つの初期化トランジスタＩＳＴに電気的に接続されて、第１方向Ｄｘに隣り合う２つの画素１１で共有される。
【００５２】
書込トランジスタＳＳＴは、半導体層７５を有する。半導体層７５は、第１方向Ｄｘに延在し、２つの分岐走査線ＳＧａと平面視で交差する。半導体層７５のうち、２つの分岐走査線ＳＧａと重なる領域にチャネル領域が形成される。２つの分岐走査線ＳＧａは、書込制御走査線ＳＧから第２方向Ｄｙに分岐された部分である。２つの分岐走査線ＳＧａのうち半導体層７５と重なる部分が、それぞれ書込トランジスタＳＳＴのゲート電極７８として機能する。つまり、書込トランジスタＳＳＴは、半導体層７５に重なって２つのゲート電極７８が設けられたダブルゲート構造である。ただし、書込トランジスタＳＳＴは、１つの分岐走査線ＳＧａが設けられたシングルゲート構造であってもよい。
【００５３】
半導体層７５の一端は、映像信号線Ｌ２に接続され、他端は接続配線Ｌ９に接続される。第１画素１１Ｒにおいて、半導体層７５の一端は、第３金属層ＭＬ３で形成される映像信号線Ｌ２に接続される。一方、第２画素１１Ｇでは、半導体層７５の一端は、第２金属層ＭＬ２で形成される映像信号線Ｌ２に接続される。
【００５４】
リセットトランジスタＲＳＴは、半導体層７９を有する。半導体層７９は、第２方向Ｄｙに延在し、リセット制御走査線ＲＧ及び分岐走査線ＲＧａと平面視で交差する。半導体層７９のうち、リセット制御走査線ＲＧ及び分岐走査線ＲＧａと重なる領域にチャネル領域が形成される。分岐走査線ＲＧａは、リセット制御走査線ＲＧから分岐され、第１方向Ｄｘに延在する。リセット制御走査線ＲＧ及び分岐走査線ＲＧａのうち、半導体層７９と重なる部分が、それぞれリセットトランジスタＲＳＴのゲート電極として機能する。つまり、リセットトランジスタＲＳＴは、ダブルゲート構造である。ただし、リセットトランジスタＲＳＴは、分岐走査線ＲＧａが設けられずシングルゲート構造であってもよい。
【００５５】
リセット信号線Ｌ３には、第１方向Ｄｘに延在する接続配線Ｌ３ａ、Ｌ３ｂ及びブリッジ部Ｌ３ｃが接続されている。接続配線Ｌ３ａは、第１画素１１Ｒに設けられ、第３金属層ＭＬ３で形成される。ブリッジ部Ｌ３ｃは、平面視でアノード電源線Ｌ１、映像信号線Ｌ２及び初期化信号線Ｌ４と交差して、接続配線Ｌ３ａと接続配線Ｌ３ｂとを接続する。ブリッジ部Ｌ３ｃは、アノード電源線Ｌ１（第２金属層ＭＬ２）と異なる層、例えば第１金属層ＭＬ１で形成される。接続配線Ｌ３ｂは、第２画素１１Ｇに設けられ、第２金属層ＭＬ２で形成される。
【００５６】
第１画素１１Ｒにおいて、半導体層７９の一端は接続配線Ｌ３ａに接続される。また、第２画素１１Ｇにおいて、半導体層７９の一端は接続配線Ｌ３ｂに接続される。また、半導体層７９の他端は、それぞれ半導体層６１に接続される。つまり、リセットトランジスタＲＳＴの半導体層７９の他端は、駆動トランジスタＤＲＴのソース及び、発光素子３のアノード端子３２に電気的に接続される。以上のような構成により、１つのリセット信号線Ｌ３は、２つのリセットトランジスタＲＳＴに電気的に接続されて、第１方向Ｄｘに隣り合う２つの画素１１で共有される。
【００５７】
また、本実施形態において、発光素子３に駆動電流を供給するための駆動トランジスタＤＲＴ及び発光制御トランジスタＢＣＴは、シングルゲート構造である。初期化トランジスタＩＳＴ、書込トランジスタＳＳＴ及びリセットトランジスタＲＳＴはダブルゲート構造である。これにより、初期化トランジスタＩＳＴ、書込トランジスタＳＳＴ及びリセットトランジスタＲＳＴのリーク電流を抑制することができる。
【００５８】
次に、表示装置１の断面構成について説明する。図５は、図４のＶ−Ｖ’断面図である。図５に示すように、表示装置１において、発光素子３は、アレイ基板２の上に設けられる。アレイ基板２は、基板２１、アノード電極２３、対向電極２６、接続電極２４、各種トランジスタ、各種配線及び各種絶縁膜を有する。
【００５９】
基板２１は絶縁基板であり、例えば、石英、無アルカリガラス等のガラス基板、又はポリイミド等の樹脂基板が用いられる。
【００６０】
なお、本明細書において、基板２１の表面に垂直な方向において、基板２１から発光素子３に向かう方向を「上側」又は単に「上」とする。また、発光素子３から基板２１に向かう方向を「下側」又は単に「下」とする。また、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
【００６１】
駆動トランジスタＤＲＴ、発光制御トランジスタＢＣＴ、初期化トランジスタＩＳＴ、書込トランジスタＳＳＴ及びリセットトランジスタＲＳＴは、基板２１の一方の面側に設けられる。リセットトランジスタＲＳＴは、初期化トランジスタＩＳＴ及び書込トランジスタＳＳＴと同様の層構成を有しており、詳細な説明は省略する。
【００６２】
基板２１の上にアンダーコート膜９０が設けられる。アンダーコート膜９０、絶縁膜９１から絶縁膜９３及び絶縁膜９５、９６は、無機絶縁膜であり、例えば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等である。
【００６３】
第１金属層ＭＬ１から形成されるゲート電極６４、６６、７４、７８は、アンダーコート膜９０の上に設けられる。絶縁膜９１は、ゲート電極６４、６６、７４、７８を覆ってアンダーコート膜９０の上に設けられる。半導体層６１、６５、７１Ａ、７５は、絶縁膜９１の上に設けられる。絶縁膜９２は、半導体層６１、６５、７１Ａ、７５を覆って絶縁膜９１の上に設けられる。
【００６４】
第２金属層ＭＬ２で形成されるソース電極６２及びドレイン電極６７、７３、７７は、それぞれ絶縁膜９２に設けられたコンタクトホールを介して各半導体層と電気的に接続される。接続配線Ｌ９により、書込トランジスタＳＳＴのドレインと初期化トランジスタＩＳＴのドレインとが電気的に接続される。
【００６５】
絶縁膜９１、９２を介して対向するゲート電極６４とソース電極６２とで、容量Ｃｓ１が形成される。また、容量Ｃｓ１は、絶縁膜９３、９４を介して対向するゲート電極６４と接続電極２４とで形成される容量も含む。
【００６６】
絶縁膜９３は、ソース電極６２及びドレイン電極６７、７３、７７を覆って、絶縁膜９２の上に設けられる。絶縁膜９４は、各トランジスタを覆って絶縁膜９３の上に設けられる。絶縁膜９４は、感光性アクリル等の有機材料が用いられる。絶縁膜９４は、平坦化膜であり、駆動トランジスタＤＲＴや各種配線により形成される凹凸を平坦化することができる。
【００６７】
絶縁膜９４の上に接続電極２４及び対向電極２６が設けられる。接続電極２４は、絶縁膜９３及び絶縁膜９４に設けられたコンタクトホールを介してソース電極６２と接続される。接続電極２４及び対向電極２６は、例えばＩＴＯ（Indium  Tin  Oxide）等の透光性を有する導電性材料で構成される。
【００６８】
アノード電極２３は、絶縁膜９５に設けられたコンタクトホールを介して接続電極２４及びソース電極６２と電気的に接続される。これにより、アノード電極２３は、駆動トランジスタＤＲＴと電気的に接続される。アノード電極２３は、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）の積層構造としている。
【００６９】
絶縁膜９５を介して対向するアノード電極２３と対向電極２６との間に容量Ｃｓ２が形成される。絶縁膜９６は、アノード電極２３を覆って設けられる。絶縁膜９６は、アノード電極２３の周縁部を覆っており、隣り合う画素１１のアノード電極２３を絶縁する。
【００７０】
絶縁膜９６は、アノード電極２３と重なる位置に、発光素子３を実装するための開口を有する。絶縁膜９６の開口の大きさは、発光素子３の実装工程における実装ズレ量等を考慮し、発光素子３よりも大きい面積の開口とする。すなわち、基板２１に垂直な方向からの平面視で、アノード電極２３の面積は、発光素子３の面積よりも大きい。
【００７１】
発光素子３は、半導体層３１、アノード端子３２及びカソード端子３３を有する。各発光素子３は、アノード端子３２がアノード電極２３に接するように実装される。これにより、駆動トランジスタＤＲＴの半導体層６１は、第２金属層ＭＬ２で形成されたソース電極６２を介して発光素子３と電気的に接続される。アノード電極２３は、アノード端子３２にアノード電源電位ＰＶＤＤを供給する。半導体層３１は、ｎ型クラッド層、活性層及びｐ型クラッド層が積層された構成を採用することができる。
【００７２】
半導体層３１は、例えば、窒化ガリウム（ＧａＮ）、アルミニウムインジウムガリウムリン（ＡｌＩｎＧａＰ）あるいはアルミニウムガリウムヒ素（ＡｌＧａＡｓ）あるいはガリウムヒ素リン（ＧａＡｓＰ）等の化合物半導体が用いられる。半導体層３１は、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる材料が用いられてもよい。また、活性層として、高効率化のために数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造（ＭＱＷ構造）が採用されてもよい。
【００７３】
複数の発光素子３の間に素子絶縁膜２７が設けられる。素子絶縁膜２７は樹脂材料で形成される。素子絶縁膜２７は、少なくとも発光素子３の側面を覆っており、発光素子３のカソード端子３３の上には、素子絶縁膜２７が設けられていない。素子絶縁膜２７の上面と、カソード端子３３の上面とが同一面を形成するように、素子絶縁膜２７は平坦に形成される。ただし、素子絶縁膜２７の上面の位置は、カソード端子３３の上面の位置と異なっていてもよい。
【００７４】
カソード電極２２は、複数の発光素子３及び素子絶縁膜２７を覆って、複数の発光素子３に電気的に接続される。より具体的には、カソード電極２２は、素子絶縁膜２７の上面と、カソード端子３３の上面とに亘って設けられる。カソード電極２２は、カソード端子３３にカソード電源電位ＰＶＳＳを供給する。カソード電極２２は、例えばＩＴＯ等の透光性を有する導電性材料が用いられる。これにより、発光素子３からの出射光を効率よく外部に取り出すことができる。
【００７５】
カソード電極２２の上には、接着層９８を介して円偏光板５が設けられる。言い換えると、円偏光板５は、複数の発光素子３の上に設けられる。円偏光板５は、例えば、直線偏光板と、直線偏光板の一方の面側に設けられる１／４位相差板（１／４波長板ともいう）と、を備える。直線偏光板よりも１／４位相差板の方が、基板２１に近い位置に設けられる。
【００７６】
例えば、外光（入射光）は直線偏光板を通過することにより、直線偏光に変更される。直線偏光は１／４位相差板を通過することにより、円偏光に変更される。円偏光は、アレイ基板２の金属配線で反射して、入射光と逆回りの円偏光（反射光）になる。反射光は、再び１／４位相差板を通過することにより、入射時と直交した直線偏光となり、直線偏光板に吸収される。これにより、表示装置１では、外光の反射が抑制される。
【００７７】
図６は、円偏光板の光の透過率の波長依存性を模式的に示すグラフである。図６の縦軸は、円偏光板５を透過する光の透過率を示し、横軸は、光の波長を示す。図６に示すように、円偏光板５は、波長が長くなるにしたがって光の透過率が大きくなる傾向を有する。青色の光の波長領域（例えば、波長４５０ｎｍ）では透過率が３８％以上であり、緑色の光の波長領域（例えば、５５０ｎｍ）では透過率が４１％以上であり、赤色の光の波長領域（例えば、６２０ｎｍ）では透過率が４４％以上である。
【００７８】
円偏光板５は、例えば、ポリビニルアルコール系フィルムに、ヨウ素や二色性染料等の二色性物質を吸着させて一軸延伸したものを用いることができる。円偏光板５は、吸収軸方向に配向されたポリヨウ素錯体（Ｉ３−、Ｉ５−）の吸収特性により、図６に示す波長依存性が得られる。
【００７９】
円偏光板５は、赤色の光の透過率が、青色又は緑色の光の透過率よりも高いので、表示装置１は、発光素子３Ｒから出射された光の取り出し効率を向上させることができる。このため、表示装置１は、発光素子３Ｒの発光効率が、発光素子３Ｇ、３Ｂよりも低い場合であっても、円偏光板５を透過する際における、赤色の光の強度の低下を抑制することができる。このため、表示装置１は、表示画像の品位の低下を抑制できる。また、図４に示したように、第１画素１１Ｒにおいて、映像信号線Ｌ２がアノード電源線Ｌ１と重なって設けられているので、円偏光板５の赤色の光の透過率が高い場合であっても、第１画素１１Ｒでの反射光を抑制でき、他の画素１１からの光との混色を抑制することができる。
【００８０】
図７は、図４のＶＩＩ−ＶＩＩ’断面図である。なお、図７では、周辺領域ＧＡに設けられたカソード配線６０及びトランジスタＴｒを模式的に示している。
【００８１】
図７に示す０ように、基板２１の周辺領域ＧＡには、複数のトランジスタとして、駆動回路１２（図１参照）に含まれるトランジスタＴｒ及びカソード配線６０が設けられる。カソード配線６０は、第２金属層ＭＬ２で形成され、周辺領域ＧＡにおいて絶縁膜９２の上に設けられる。カソード電極２２は、表示領域ＡＡから周辺領域ＧＡまで設けられ、絶縁膜９３、９４及び素子絶縁膜２７に設けられたコンタクトホールＨ１１を介してカソード配線６０と電気的に接続される。なお、カソード配線６０は、第３金属層ＭＬ３で形成され、絶縁膜９３の上に設けられていてもよい。
【００８２】
トランジスタＴｒは、半導体層８１、ソース電極８２、ドレイン電極８３及びゲート電極８４を含む。トランジスタＴｒは、画素回路ＰＩＣＡに含まれる各トランジスタと同様の層構成を有しており、詳細な説明は省略する。トランジスタＴｒのソース電極８２及びドレイン電極８３には、第３金属層ＭＬ３で形成される配線が接続されていてもよい。これにより、駆動回路１２を含む周辺領域ＧＡの配線を効率よく配置できる。
【００８３】
図７に示すように、第１画素１１Ｒにおいて、アノード電源線Ｌ１は、絶縁膜９２の上に設けられ、映像信号線Ｌ２及びリセット信号線Ｌ３は、絶縁膜９３の上に設けられる。映像信号線Ｌ２は、アノード電源線Ｌ１の上側に設けられる。また、リセット信号線Ｌ３は、アノード電源線Ｌ１と重ならない位置に設けられる。第２画素１１Ｇにおいて、アノード電源線Ｌ１、映像信号線Ｌ２及び初期化信号線Ｌ４は、絶縁膜９２の上に同層に設けられる。
【００８４】
第１画素１１Ｒにおいて、アノード電源線Ｌ１の幅は、映像信号線Ｌ２及びリセット信号線Ｌ３のそれぞれの幅よりも大きい。また、第２金属層ＭＬ２で形成されたアノード電源線Ｌ１の厚さｔ２は、第１金属層ＭＬ１で形成されたゲート電極６４の厚さｔ１（図５参照）よりも厚い。また、第２金属層ＭＬ２で形成されたアノード電源線Ｌ１の厚さｔ２は、第３金属層ＭＬ３で形成された映像信号線Ｌ２及びリセット信号線Ｌ３の厚さｔ３よりも厚い。第１画素１１Ｒのアノード電源線Ｌ１の厚さは、第２画素１１Ｇのアノード電源線Ｌ１の厚さよりも厚く形成される。これにより、第１画素１１Ｒにおける、アノード電源線Ｌ１の抵抗値を小さくすることができる。ただし、これに限定されず、第１画素１１Ｒのアノード電源線Ｌ１の厚さは、第２画素１１Ｇのアノード電源線Ｌ１の厚さと同じであってもよい。
【００８５】
各配線の層構成は適宜変更できる。第１画素１１Ｒにおいて、映像信号線Ｌ２及びリセット信号線Ｌ３の少なくとも一方がアノード電源線Ｌ１と異なる層に設けられていればよい。例えば、第１画素１１Ｒにおいて、映像信号線Ｌ２及びリセット信号線Ｌ３のいずれか一方が、アノード電源線Ｌ１と同層に設けられていてもよい。また、リセット信号線Ｌ３がアノード電源線Ｌ１の上側に設けられ、映像信号線Ｌ２がアノード電源線Ｌ１と重ならない位置に設けられていてもよい。
【００８６】
図８は、図４のＶＩＩＩ−ＶＩＩＩ’断面図である。図８は、第１画素１１Ｒの画素回路ＰＩＣＡに含まれる複数のトランジスタの接続構成の一例として、書込トランジスタＳＳＴの断面図を示す。書込トランジスタＳＳＴの半導体層７５は、第３金属層ＭＬ３で形成された映像信号線Ｌ２と電気的に接続される。具体的には、書込トランジスタＳＳＴは、第２金属層ＭＬ２で形成されるソース電極７６を有する。ソース電極７６は、絶縁膜９２に設けられたコンタクトホールを介して半導体層７５と接続される。映像信号線Ｌ２は、絶縁膜９３に設けられたコンタクトホールを介してソース電極７６と接続される。なお、第２画素１１Ｇでは、図４に示すように、映像信号線Ｌ２は第２金属層ＭＬ２で形成され、絶縁膜９２に設けられたコンタクトホールを介して半導体層７５と接続される。
【００８７】
接続配線Ｌ９（ドレイン電極７７）は、絶縁膜９２に設けられたコンタクトホールを介して半導体層７５と接続される。また、接続配線Ｌ９は、絶縁膜９１、９２に設けられたコンタクトホールを介して駆動トランジスタＤＲＴのゲート電極６４と接続される。このような構成により、駆動トランジスタＤＲＴのゲート電極６４は、第２金属層ＭＬ２で形成された接続配線Ｌ９を介して書込トランジスタＳＳＴと電気的に接続される。なお、接続配線Ｌ９は、第３金属層ＭＬ３に設けられていてもよい。
【００８８】
なお、図４、５、７、８に示した、各画素１１の構成はあくまで一例であり、適宜変更することができる。例えば、１つの画素回路ＰＩＣＡにおける平面視での各トランジスタの配置は図４に示すものに限定されない。また、各配線の厚さ、幅は、必要に応じて適宜変更することができる。
【００８９】
（第２実施形態）
図９は、第２実施形態に係る表示装置において、隣り合う２つの画素を模式的に示す平面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
【００９０】
図９に示すように、第２実施形態の表示装置１Ａは、第１実施形態に比べて、第１画素１１Ｒにおいて、リセット信号線Ｌ３が映像信号線Ｌ２と重なって設けられている構成が異なる。より具体的には、映像信号線Ｌ２は第２金属層ＭＬ２で形成され、アノード電源線Ｌ１と第１方向Ｄｘに隣り合って配置される。リセット信号線Ｌ３は、第３金属層ＭＬ３で形成され、平面視においてアノード電源線Ｌ１と重ならない位置に設けられる。
【００９１】
さらに、第１画素１１Ｒは、重畳配線Ｌ１１を有する。重畳配線Ｌ１１は、第２方向Ｄｙに延在し、平面視でアノード電源線Ｌ１と重なって設けられる。重畳配線Ｌ１１は、第３金属層ＭＬ３で形成され、リセット信号線Ｌ３と同層に設けられる。重畳配線Ｌ１１は、アノード電源線Ｌ１と電気的に接続される。
【００９２】
図１０は、図９のＸ−Ｘ’断面図である。図１０に示すように、第１画素１１Ｒにおいて、アノード電源線Ｌ１及び映像信号線Ｌ２は、絶縁膜９２の上に設けられる。重畳配線Ｌ１１及びリセット信号線Ｌ３は、絶縁膜９３の上に設けられる。重畳配線Ｌ１１は、アノード電源線Ｌ１の上側に設けられ、絶縁膜９３に設けられたコンタクトホールＨ１２を介してアノード電源線Ｌ１と電気的に接続される。リセット信号線Ｌ３は、映像信号線Ｌ２の上側に設けられ、絶縁膜９３により映像信号線Ｌ２と絶縁される。
【００９３】
なお、重畳配線Ｌ１１は、アノード電源線Ｌ１と任意の位置で電気的に接続されていればよい。つまり、コンタクトホールＨ１２は、第１画素１１Ｒ内に設けられていてもよいし、第１画素１１Ｒの外側、例えば周辺領域ＧＡに設けられていてもよい。
【００９４】
第２画素１１Ｇにおいて、アノード電源線Ｌ１、映像信号線Ｌ２及び初期化信号線Ｌ４は、同層に絶縁膜９２の上に設けられ、第１方向Ｄｘに隣り合って配置される。すなわち、第２画素１１Ｇにおいて、アノード電源線Ｌ１、映像信号線Ｌ２及び初期化信号線Ｌ４は、第１画素１１Ｒのアノード電源線Ｌ１及び映像信号線Ｌ２と同層に設けられる。
【００９５】
このような構成により、第２実施形態の表示装置１Ａは、平面視で、第１画素１１Ｒでは、複数の信号線のうち少なくとも１つのリセット信号線Ｌ３は、他の映像信号線Ｌ２と重なって設けられる。これにより、表示装置１Ａは、第１画素１１Ｒの金属配線占有率を、第２画素１１Ｇの金属配線占有率よりも小さくすることができる。第１画素１１Ｒの金属配線占有率は、６７％以上８３％以下程度、例えば７５％程度である。第２画素１１Ｇの金属配線占有率は、第１実施形態と同様に、７２％以上８８％以下程度、例えば８０％程度である。
【００９６】
また、重畳配線Ｌ１１が設けられているので、アノード電源線Ｌ１単層の場合に比べて、アノード電源線Ｌ１と重畳配線Ｌ１１との合計の抵抗値が小さくなる。これにより、発光素子３Ｒのアノード端子３２に供給される信号の電圧降下を抑制することができ、発光素子３Ｒの発光強度を向上させることができる。
【００９７】
なお、第２実施形態において、映像信号線Ｌ２とリセット信号線Ｌ３の積層順は逆であってもよい。つまり、リセット信号線Ｌ３が、第２金属層ＭＬ２で形成され絶縁膜９２の上に設けられ、映像信号線Ｌ２が、第３金属層ＭＬ３で形成され絶縁膜９３の上に設けられていてもよい。
【００９８】
これまでの説明において、アノード端子３２、カソード端子３３として表記してきた部分においては、発光素子３の接続方向、及び電圧の印加方向によっては明細書中の記載に限定するものではなく、逆転していても良い。また、図５及び図８においては、発光素子３の一方の電極が下側に、他方の電極が上側にある構成を示しているが、その両方が下側、つまりアレイ基板２に対面する側に有る構成であっても良い。すなわち、表示装置１において、発光素子３の上部でカソード電極２２に接続されるフェースアップ構造に限定されず、発光素子３の下部が、アノード電極２３及びカソード電極２２に接続される、いわゆるフェースダウン構造であってもよい。
【００９９】
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
【符号の説明】
【０１００】
１、１Ａ  表示装置
２  アレイ基板
３、３Ｒ、３Ｇ、３Ｂ  発光素子
５  円偏光板
１１、Ｐｉｘ  画素
１１Ｒ  第１画素
１１Ｇ  第２画素
１１Ｂ  第３画素
１２  駆動回路
２１  基板
２２  カソード電極
２３  アノード電極
２４  接続電極
２６  対向電極
２７  素子絶縁膜
３２  アノード端子
３３  カソード端子
６０  カソード配線
６１、６５、７１、７５、７９  半導体層
９０  アンダーコート膜
２１０  駆動ＩＣ
ＳＳＴ  書込トランジスタ
ＩＳＴ  初期化トランジスタ
ＤＲＴ  駆動トランジスタ
ＢＧ  発光制御走査線
ＩＧ  初期化制御走査線
ＳＧ  書込制御走査線
ＲＧ  リセット制御走査線
ＰＶＤＤ  アノード電源電位
ＰＶＳＳ  カソード電源電位
Ｌ１  アノード電源線
Ｌ２  映像信号線
Ｌ３  リセット信号線
Ｌ４  初期化信号線
Ｌ１０  カソード電源線
Ｌ１１  重畳配線
ＭＬ１  第１金属層
ＭＬ２  第２金属層
ＭＬ３  第３金属層
【図１】
2020166178.tif 000003
【図２】
2020166178.tif 000004
【図３】
2020166178.tif 000005
【図４】
2020166178.tif 000006
【図５】
2020166178.tif 000007
【図６】
2020166178.tif 000008
【図７】
2020166178.tif 000009
【図８】
2020166178.tif 000010
【図９】
2020166178.tif 000011
【図１０】
2020166178.tif 000012