(57)【要約】【課題】半導体チップの電源オン、オフ期間に関わらず、ストレスマイグレーションを検知可能なストレスマイグレーション検知システムを提供することである。【解決手段】本発明によるストレスマイグレーション検知システムは、半導体素子１０３、１０３−１に対する熱ストレスの累積による、半導体素子１０３、１０３−１の電気特性の変動に基づいてストレスマイグレーションを検知するストレスマイグレーション検知用回路１０２を備えた、ことを特徴とする。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
熱ストレスの累積による半導体素子の電気特性の変動に基づいてストレスマイグレーションを検知するストレスマイグレーション検知用回路を備えた、
ストレスマイグレーション検知システム。
【請求項２】
請求項１に記載のストレスマイグレーション検知システムであって、
前記ストレスマイグレーション検知用回路は、前記半導体素子として、同一プロセスで形成された複数の半導体素子を有し、
前記複数の半導体素子は、上層配線を有しない第１半導体素子と、上層配線を有する第２半導体素子と、を含み、
前記ストレスマイグレーション検知用回路は、前記第１半導体素子の電気特性と前記第２半導体素子の電気特性とのずれである電気特性差に基づいてストレスマイグレーションを検知する、
ストレスマイグレーション検知システム。
【請求項３】
請求項１に記載のストレスマイグレーション検知システムであって、
前記ストレスマイグレーション検知用回路は、前記半導体素子として、同一プロセスで形成された複数の半導体素子を有し、
前記複数の半導体素子は、第１上層配線を有する第１半導体素子と、前記第１上層配線と形状が異なる第２上層配線を有する第２半導体素子と、を含み、
前記ストレスマイグレーション検知用回路は、前記第１半導体素子の電気特性と前記第２半導体素子の電気特性とのずれである電気特性差に基づいてストレスマイグレーションを検知する、
ストレスマイグレーション検知システム。
【請求項４】
請求項２又は３に記載のストレスマイグレーション検知システムであって、
前記ストレスマイグレーション検知用回路は、前記電気特性差と所定の閾値との比較結果に基づいてストレスマイグレーションを検知する、
ストレスマイグレーション検知システム。
【請求項５】
請求項２乃至４のいずれか１項に記載のストレスマイグレーション検知システムであって、
前記第１半導体素子及び前記第２半導体素子は、カレントミラー回路で構成されている、
ストレスマイグレーション検知システム。
【請求項６】
請求項２乃至４のいずれか１項に記載のストレスマイグレーション検知システムであって、
前記第１半導体素子及び前記第２半導体素子は、抵抗素子で構成されている、
ストレスマイグレーション検知システム。
【請求項７】
請求項１に記載のストレスマイグレーション検知システムであって、
前記ストレスマイグレーション検知用回路は、
前記半導体素子の電気特性をデジタル変換するＡＤ変換器と、
前記半導体素子のストレスマイグレーションが生じていない初期時の電気特性を記憶する初期値記憶素子と、
を有し、
前記ストレスマイグレーション検知用回路は、前記ＡＤ変換器でデジタル変換した現在の前記半導体素子の電気特性と、前記初期値記憶素子から読み出した初期時の前記半導体素子の電気特性と、に基づいてストレスマイグレーションを検知する、
ストレスマイグレーション検知システム。
【請求項８】
請求項１乃至７のいずれか１項に記載のストレスマイグレーション検知システムであって、
前記半導体素子の電気特性、又は前記ストレスマイグレーション検知用回路による検知結果を外部出力する出力端子を有する、
ストレスマイグレーション検知システム。
【請求項９】
請求項１乃至８のいずれか１項に記載のストレスマイグレーション検知システムであって、
前記ストレスマイグレーション検知用回路による検知結果に応じて、通常動作から安全に停止する安全停止モードに移行する制御部を有する、
ストレスマイグレーション検知システム。
【請求項１０】
請求項１乃至８のいずれか１項に記載のストレスマイグレーション検知システムであって、
前記ストレスマイグレーション検知用回路による検知結果に応じて、通常動作から機能を制限した制限動作モードに移行する制御部を有する、
ストレスマイグレーション検知システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ストレスマイグレーション検知システムに関する。
【背景技術】
【０００２】
半導体プロセスで製造された半導体チップは、様々な分野、用途に利用されているが、高温状態での使用や温度変化などの熱ストレスによりストレスマイグレーションが加速され、配線の高抵抗化や破断等の故障に至ることが知られており、自動車用など高信頼性が要求される分野では大きな課題となっている。
【０００３】
従来、特開２０１８−９１８０４号公報に記載のように、ストレスマイグレーションに繋がる恐れのある温度変化による熱ストレスを検知し、その累積回数が規定数を超えることでストレスマイグレーションを判定する方法が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１８−９１８０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特開２０１８−９１８０４号公報に記載の従来の方法では、半導体チップが電源オフの状態では、温度変化による熱ストレスをモニターできないという課題があった。
【０００６】
本発明はこのような課題を解決するためになされたものであり、半導体チップの電源オン、オフ期間に関わらず、ストレスマイグレーションを検知可能なストレスマイグレーション検知システムを提供することを主たる目的とする。
【課題を解決するための手段】
【０００７】
上記した課題を解決するために本発明は、ストレスマイグレーション検知システムであって、熱ストレスの累積による半導体素子の電気特性の変動に基づいてストレスマイグレーションを検知するストレスマイグレーション検知用回路を備えた、ことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、半導体チップの電源オン、オフ期間に関わらず、ストレスマイグレーションを検知可能なストレスマイグレーション検知システムを提供することができる。
【０００９】
上記した以外の本発明の課題、構成、作用及び効果は、以下の実施例の説明により明らかにされる。
【図面の簡単な説明】
【００１０】
【図１Ａ】本発明の実施例１を示した概略図である。
【図１Ｂ】本発明の実施例１の半導体素子電気特性変動の概略図である。
【図１Ｃ】本発明の実施例１の半導体素子電気特性変動の概略図である。
【図１Ｄ】本発明の実施例１の半導体素子電気特性変動の概略図であって、図１Ｂとは別の例を示す図である。
【図１Ｅ】本発明の実施例１の半導体素子電気特性変動の概略図であって、図１Ｃとは別の例を示す図である。
【図１Ｆ】本発明の実施例１の変形例を示した概略図である。
【図２Ａ】本発明の実施例２を示した構成図である。
【図２Ｂ】本発明の実施例２の半導体素子電気特性変動の概略図である。
【図２Ｃ】本発明の実施例２の半導体素子電気特性変動の概略図である。
【図３】本発明の実施例３を示した構成図である。
【図４】本発明の実施例４を示した構成図である。
【図５】本発明の実施例５を示した構成図である。
【図６】本発明の実施例６を示した構成図である。
【図７】本発明の実施例７を示した構成図である。
【図８】本発明の実施例８を示した構成図である。
【図９】本発明の実施例９を示した構成図である。
【図１０】本発明の実施例１０を示した構成図である。
【図１１】本発明の実施例１１を示した構成図である。
【発明を実施するための形態】
【００１１】
ストレスマイグレーションの問題を解消すべく、配線の高信頼性を確保してストレスマイグレーションを受けにくくするよう、特殊な配線構造を採用するなどの方法が考えられるが、この場合であってもストレスマイグレーションを起こす可能性がゼロになるものではなく、使用環境によってはストレスマイグレーションに起因する不具合が発生するポテンシャルがあり、故障部位によっては機能安全を損なう可能性があるため、ストレスマイグレーションに起因する故障は依然として大きな課題である。
【００１２】
本発明に係るストレスマイグレーション検知システムによって、ストレスマイグレーションを検知する対象の半導体チップは、半導体製造プロセスの微細化が進み、そのサイズが小さくなるにつれて、内部の配線サイズも微細化が進む傾向である。
【００１３】
例えば、自動車用の半導体チップは、ＥＣＵユニット内の各種ＩＣ、インバータ駆動用ＩＣ、ソレノイド駆動用ドライバＩＣ、インジェクタ用ＩＣ、イグナイタ用ＩＣなどの様々な用途に利用されているが、これらの半導体チップは、自動車の電装ユニット設置エリアの省スペース化や特性向上などの要請から、エンジンやモーターなど熱源となるアクチュエータ近傍に配置される傾向がある。それに伴い、半導体チップ自体の高温化対応のため、ＳｉＣ材料を用いた半導体チップの開発も進んでおり、半導体チップは今後さらなる高温条件下や温度変化が大きい環境での使用が予想されている。このような半導体チップ内部の配線の微細化や半導体チップの熱ストレス増加により、半導体チップのストレスマイグレーションによる故障ポテンシャルは増加する傾向である。
【００１４】
半導体チップがストレスマイグレーションを受けにくくする対策が考えられるが、これはストレスマイグレーションを起こす可能性をゼロにするものではなく、使用環境によってはストレスマイグレーションに起因する不具合が発生するポテンシャルがあり、故障部位によっては機能安全を損なう可能性があるため、ストレスマイグレーションに起因する故障は依然として大きな課題である。
【００１５】
本発明では、半導体チップの電源オン、オフ期間に関わらず、半導体チップが受けた熱ストレスにより、特定の半導体素子の電気特性が変動していく現象を利用し、ストレスマイグレーションに起因する故障が起こる前に検知する構造及び手法を提供する。
【００１６】
本発明に係る半導体チップは同一プロセスで形成された複数の半導体素子を有し、その中の一部の半導体素子は該当半導体チップの本来の機能動作とは別に、ストレスマイグレーションを検知することを目的として形成されている。ストレスマイグレーションを検知する方法としては、半導体チップ内の特定の半導体素子において、初期の電気特性、及び、熱ストレスによる電気特性の変動が、素子上層配線の形状に影響を受ける現象を利用することで実現可能である。
【００１７】
この現象は、半導体チップ内の各部材の熱膨張係数差と、配線形成時の温度(数100℃)と半導体素子を通常使用する温度間の温度差に起因して発生したチップ内応力が影響していると考えられている。実際の半導体チップ内の特定の半導体素子での評価において、素子上層配線の影響で初期的に電気特性が設計値からずれていたものが、温度サイクル試験等の熱ストレスにより、設計値からずれていた電気特性が設計値付近に向かって変動する現象が観測されている。これは、熱ストレス等による繰返しのチップ変形に伴い、半導体内配線がミクロに移動し、チップ内応力が緩和することで説明される。
【００１８】
本発明では上記の現象を利用し、半導体素子の電気特性の変動を監視することで、ストレスマイグレーションに起因した故障が起こる前に、検知することを可能とする。
【００１９】
本発明の方式では、半導体チップがストレスマイグレーションに起因した故障が起こる前にアラームを上げることにより、機能安全の強化が見込めるものである。上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかになる。
【００２０】
以下、本発明の実施形態について図面を用いて詳細に説明するが、本発明は以下の実施形態に限定されることなく、本発明の技術的な概念の中で種々の変形例や応用例をもその範囲に含むものである。また、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。
【実施例１】
【００２１】
図１Ａは、本発明の実施例１によるストレスマイグレーション検知システムを示す構成図である。本実施例のストレスマイグレーション検知システムは、半導体チップ１００のストレスマイグレーションを検知するものである。半導体チップ１００は、そのチップ本来の用途を実現するための本来の回路である回路１０１とは別に、ストレスマイグレーション検知用回路１０２を有する。ストレスマイグレーション検知用回路１０２は、詳しくは後述するように、半導体素子に対する熱ストレスの累積による、半導体素子の電気特性の変動に基づいてストレスマイグレーションを検知する。回路１０１は、ストレスマイグレーションを検知する対象の回路であり、本実施例では、回路１０１のストレスマイグレーションを直接検知するのに代えて、ストレスマイグレーション検知用回路１０２においてストレスマイグレーションを検知する。
【００２２】
ストレスマイグレーション検知用回路１０２は、電気特性が同一の半導体素子である半導体素子１０３（第１半導体素子）及び半導体素子１０３−１（第２半導体素子）を有する。半導体素子１０３には上層配線を設けておらず、半導体素子１０３−１には上層配線１０４−１を設けている。本実施例では、半導体素子１０３には上層配線を設けていないが、上層配線１０４−１と形状が異なる上層配線を半導体素子１０３に設けてもよい。なお、半導体素子に上層配線を設けているとは、半導体素子の上層に配線を有することである。なお、上層配線の形状が異なるとは、半導体素子の上層の配線の形状自体が異なること、半導体素子への配線の重なり度合いが異なることなど、完全一致ではないことを含む。半導体素子１０３−１の上層配線１０４−１は、半導体素子１０３−１との間に絶縁を確保した上で、半導体素子１０３−１の上層に既知の如何なる方法を用いて形成してもよい。上層配線１０４−１は例えば導体である。上層配線１０４−１は例えば金属である。なお、上層配線１０４−１は、下層配線でもよい。この下層配線は、半導体素子１０３−１との間に絶縁を確保した上で、半導体素子１０３−１の下層に既知の如何なる方法を用いて形成してもよい。また、上層配線１０４−１は半導体素子１０３−１自身の動作に必要な配線であってもよく、その場合、上層配線１０４−１は半導体素子１０３−１に接続されるものであってもよい。
【００２３】
半導体素子１０３、１０３−１の初期の（ストレスマイグレーションが生じていないときの）電気特性は、それぞれの上層配線の形状に依存する。また、半導体素子１０３、１０３−１の熱ストレスによる電気特性の変動は、それぞれの上層配線の形状に依存する。
【００２４】
熱ストレスによる電気特性の変動の概略図を図１Ｂに示す。半導体素子１０３の初期の電気特性と、半導体素子１０３−１の初期の電気特性とは異なる。また、半導体素子１０３の熱ストレスによる電気特性の変動と、半導体素子１０３−１のストレスによる電気特性の変動とは、異なる挙動を示す。本実施例は、図１Ｂに示すように、半導体素子１０３の電気特性と半導体素子１０３−１の電気特性とのずれが、熱ストレスにより小さくなり、半導体素子１０３−１の電気特性が半導体素子１０３の電気特性に近づいていく現象によりストレスマイグレーションを検知する例である。
【００２５】
図１Ｃは、半導体素子１０３の電気特性と半導体素子１０３−１の電気特性とのずれを、閾値と比較して示す図である。図１Ｃに示すように、半導体素子１０３の電気特性と半導体素子１０３−１の電気特性とのずれである電気特性差１０６は、熱ストレスが累積されるにつれて小さくなる。本実施例では、図１Ａの判定回路１０５は、電気特性差１０６を閾値１０７と比較し、例えば電気特性差１０６が閾値１０７と等しくなったこと、又は電気特性差１０６が閾値１０７よりも小さくなったことを検出し、検出したときにアラーム信号１０８を出力する。閾値１０７は、デジタル値としてメモリに記憶しておくものでもよいし、ハードウェアで構成するものであってもよい。電気特性差１０６は、半導体素子１０３の電気特性と半導体素子１０３−１の電気特性との差の絶対値を用いるものであってもよいし、正負の符号を含めた半導体素子１０３−１の電気特性から半導体素子１０３の電気特性を減算した値を用いるものであってもよい。
【００２６】
図１Ａに示すように、半導体素子１０３の電気特性及び半導体素子１０３−１の電気特性は、判定回路１０５に入力される。判定回路１０５では、半導体素子１０３の電気特性と半導体素子１０３−１の電気特性との差分である電気特性差１０６と、閾値１０７とを比較することにより、ストレスマイグレーション検知のアラーム信号１０８を半導体チップ１００の本来の機能を実現する回路１０１に対して出力する。
【００２７】
熱ストレスによる電気特性の変動の、図１Ｂとは異なる例の概略図を図１Ｄに示す。また、図１Ｅは、図１Ｄの特性を示す半導体素子１０３の電気特性と半導体素子１０３−１の電気特性とのずれを、閾値と比較して示す図である。
【００２８】
図１Ｂでは、半導体素子１０３−１の電気特性が、熱ストレスの累積により下降する例を示したが、本発明はこれに限られるものではなく、図１Ｄに示すように、半導体素子１０３−１の電気特性が、熱ストレスの累積により上昇するものであってもよい。
【００２９】
この場合、図１Ｅに示すように、半導体素子１０３の電気特性と半導体素子１０３−１の電気特性とのずれである電気特性差１０６は、熱ストレスが累積されるにつれて大きくなる。本実施例では、図１Ａの判定回路１０５は、電気特性差１０６を閾値１０７と比較し、例えば電気特性差１０６が閾値１０７と等しくなったこと、又は電気特性差１０６が閾値１０７よりも大きくなったことを検出し、検出したときにアラーム信号１０８を出力する。
【００３０】
本実施例によれば簡単な構成でストレスマイグレーション検知を行うことができる。また、２つの半導体素子の一方のみに上層配線を設けるので、上層配線の節約になるし、製造工程を削減することができる。
【００３１】
なお、電気特性を取得する半導体素子は、回路１０１における、検知対象位置に配置するようにしてもよい。
【００３２】
また、電気特性を取得する半導体素子は、回路１０１における、複数の位置に配置し、これらの電気特性を併せ見るようにしてもよい。このようにすることで、より精度よくストレスマイグレーション検知を行うことができる。
【００３３】
（変形例）
図１Ｆは、本発明の実施例１によるストレスマイグレーション検知システムの変形例を示す構成図である。
【００３４】
図１Ａに示した実施例１では、半導体素子１０３には上層配線を設けず、半導体素子１０３−１には上層配線１０４−１を設けたが、この変形例では、実施例１と同様に半導体素子１０３−１（第２半導体素子）には上層配線１０４−１（第２上層配線）を設け、半導体素子１０３（第１半導体素子）には、上層配線１０４−１とは形状が異なる上層配線１０４（第１上層配線）を設けている。この変形例は、半導体素子１０３に上層配線１０４を設けたこと以外は、実施例１と同じであるので、動作の詳しい説明は省略する。
【００３５】
この変形例の構造においても、半導体素子１０３の電気特性と半導体素子１０３−１の電気特性とのずれが、熱ストレスが累積されるにつれて変動することに基づいて、ストレスマイグレーションを検知することができる。
【００３６】
本実施例によれば簡単な構成でストレスマイグレーション検知を行うことができる。
【実施例２】
【００３７】
図２Ａは、本発明の実施例２によるストレスマイグレーション検知システムを示す構成図である。本実施例のストレスマイグレーション検知システムは、半導体チップ１００のストレスマイグレーションを検知するものである。半導体チップ１００は、そのチップ本来の用途を実現するための本来の回路である回路１０１とは別に、ストレスマイグレーション検知用回路１０２を有する。
【００３８】
ストレスマイグレーション検知用回路１０２は、電気特性が同一の半導体素子である半導体素子１０３及び半導体素子１０３−１を有する。半導体素子１０３には上層配線を設けておらず、半導体素子１０３−１には上層配線１０４−１を設けている。本実施例では、半導体素子１０３には上層配線を設けていないが、上層配線１０４−１と形状が異なる上層配線を半導体素子１０３に設けてもよい。特に説明がない限り、図１Ａと同じ符号を付した構成は、図１Ａと同じ構造、動作をするものであるので、詳しい説明は省略する。
【００３９】
熱ストレスによる電気特性の変動の、図１Ｂ及び図１Ｄとは異なる例の概略図を図２Ｂに示す。また、図２Cは、図２Ｂの特性を示す半導体素子１０３の電気特性と半導体素子１０３−１の電気特性とのずれを、閾値１０７及び１０７−ｎと比較して示す図である。
【００４０】
本実施例では、図２Ｂに示すように、半導体素子１０３−１の電気特性が、熱ストレスが累積するにつれて上下動する場合にも対応可能な構造を提供する。図２Ｂ及び図２Ｃに示すように、本実施例において、半導体素子１０３の電気特性と半導体素子１０３−１の電気特性とのずれである電気特性差１０６は、熱ストレスが累積するにつれて上下動する。
【００４１】
この実施例２では、実施例１の判定回路１０５の閾値１０７に加えて、異なる閾値１０７−ｎを有することで、半導体素子の特性変動に対してより細かい判定方法を設定することを可能としている。閾値１０７−ｎは、デジタル値としてメモリに記憶しておくものでもよいし、ハードウェアで構成するものであってもよい。
【００４２】
本実施例では、ストレスマイグレーションが生じていないときの電気特性差１０６が、
閾値１０７と閾値１０７−ｎとの間であり、且つ閾値１０７は閾値１０７−ｎよりも小さくなるように、閾値１０７及び閾値１０７−ｎを設定する。図２Ａの判定回路１０５は、電気特性差１０６を閾値１０７と比較し、例えば電気特性差１０６が閾値１０７と等しくなったこと、又は電気特性差１０６が閾値１０７よりも大きくなったことを検出し、検出したときにアラーム信号１０８を出力する。また、図２Ａの判定回路１０５は、電気特性差１０６を閾値１０７−ｎと比較し、例えば電気特性差１０６が閾値１０７−ｎと等しくなったこと、又は電気特性差１０６が閾値１０７−ｎよりも大きくなったことを検出し、検出したときにアラーム信号１０８を出力する。
【００４３】
本実施例によれば、半導体素子１０３と１０３−１の電気特性差の変動量を、閾値１０７と閾値１０７−ｎとの間の幅で管理することで、半導体素子１０３と１０３−１の電気特性差が近づく方向、及び離れる方向の両方の変動を捉えて、ストレスマイグレーションの検知を可能にする。
【００４４】
本実施例によれば簡単な構成でストレスマイグレーション検知を行うことができる。また、２つの半導体素子の一方のみに上層配線を設けるので、上層配線の節約になるし、製造工程を削減することができる。
【実施例３】
【００４５】
図３は、本発明の実施例３によるストレスマイグレーション検知システムを示す構成図である。本実施例のストレスマイグレーション検知システムは、半導体チップ１００のストレスマイグレーションを検知するものである。半導体チップ１００は、そのチップ本来の用途を実現するための本来の回路である回路１０１とは別に、ストレスマイグレーション検知用回路１０２を有する。
【００４６】
ストレスマイグレーション検知用回路１０２は、電気特性が同一の半導体素子である半導体素子１０３、半導体素子１０３−１・・・及び半導体素子１０３−ｎの、ｎ個の半導体素子を有する。ｎは２以上の整数である。半導体素子１０３には上層配線を設けておらず、半導体素子１０３−１・・・及び半導体素子１０３−ｎには上層配線１０４−１・・・及び１０４−ｎを設けている。上層配線１０４−１・・・及び１０４−ｎは、互いに異なる形状であってもよいし、同じ形状のものがあってもよい。特に説明がない限り、図１Ａと同じ符号を付した構成は、図１Ａと同じ構造、動作をするものであるので、詳しい説明は省略する。
【００４７】
図３に示すように、半導体素子１０３、半導体素子１０３−１・・・及び半導体素子１０３−ｎの電気特性は、判定回路１０５に入力される。判定回路１０５では、半導体素子１０３の電気特性と半導体素子１０３−１・・・及び半導体素子１０３−ｎの電気特性との差分である電気特性差１０６・・・及び電気特性差１０６−ｎと、閾値１０７・・・及び閾値１０７−ｎとを比較することにより、ストレスマイグレーション検知のアラーム信号１０８を半導体チップ１００の本来の機能を実現する回路１０１に対して出力する。
【００４８】
図３に示す実施例３の構成によれば、実施例１の電気特性が同一な半導体素子を３つ以上有することで、半導体素子の特性変動に対してより細かい判定方法を設定することが可能となる。
【実施例４】
【００４９】
図４は本発明の実施例４を示した構成図である。実施例４は、実施例１の半導体素子１０３及び半導体素子１０３−１の具体例として、ＰＭＯＳカレントミラー回路を用いる場合の構成を示している。図４において、図１Ａと同じ構成には同じ符号を付して詳しい説明を省略する。
【００５０】
なお、実際の評価における具体的な電気特性差１０６について、ＰＭＯＳカレントミラー回路によって構成される半導体素子１０３に対する半導体素子１０３−１のカレントミラー電流比は、初期的に１．２％のズレが生じていたが、温度サイクル試験３００サイクル後は０．９％のズレとなり、半導体素子１０３−１の電気特性が半導体素子１０３の電気特性に近づく方向に変動していることを観測した。
【００５１】
本実施例によれば、簡単な構成で、半導体素子の電気特性を得ることができる。
【実施例５】
【００５２】
図５は本発明の実施例５を示した構成図である。実施例５は、実施例１の半導体素子１０３及び半導体素子１０３−１の具体例として、ＮＭＯＳカレントミラー回路を用いる場合の構成を示している。図５において、図１Ａと同じ構成には同じ符号を付して詳しい説明を省略する。
【００５３】
なお、実際の評価における具体的な電気特性差１０６について、ＮＭＯＳカレントミラー回路によって構成される半導体素子１０３に対する半導体素子１０３−１のカレントミラー電流比は、初期的に１．３％のズレが生じていたが、温度サイクル試験３００サイクル後は０．８％のズレとなり、半導体素子１０３−１の電気特性が半導体素子１０３の電気特性に近づく方向に変動していることを観測した。
【００５４】
本実施例によれば、簡単な構成で、半導体素子の電気特性を得ることができる。
【実施例６】
【００５５】
図６は本発明の実施例６を示した構成図である。実施例６は、実施例１の半導体素子１０３及び半導体素子１０３−１の具体例として、抵抗素子を用いる場合の構成を示している。図６において、図１Ａと同じ構成には同じ符号を付して詳しい説明を省略する。図６に示すように、本発明のストレスマイグレーション検知システムでは、判定回路１０５の半導体素子１０３及び半導体素子１０３−１として抵抗素子を用いることもできる。
【００５６】
本実施例によれば、簡単な構成で、半導体素子の電気特性を得ることができる。
【実施例７】
【００５７】
図７は本発明の実施例７を示した構成図である。実施例７は、実施例１のストレスマイグレーションのアラーム信号１０８を、半導体チップ１００の外部出力ピン１０９を通じて、半導体チップ１００の外部のマイコン１１０の入力ピン１１１に出力するように構成したものである。アラーム信号１０８は、回路１０１を経由するものであってもよいし、ストレスマイグレーション回路１０２から直接外部に出力するものであってもよい。
【００５８】
本実施例によれば、アラーム信号１０８を外部で参照し、外部でアラーム信号１０８に応じた制御を行うことができる。
【実施例８】
【００５９】
図８は本発明の実施例８を示した構成図である。実施例８は、実施例１の半導体素子１０３及び半導体素子１０３−１の電気特性を、半導体チップ１００の外部出力ピン１１２、１１２−１を通じて、半導体チップ１００の外部のマイコン１１０の入力ピン１１３、１１３−１に出力するように構成したものである。
【００６０】
マイコン１１０は、図１Ａの判定回路１０５に相当する構成を有し、入力ピン１１３、１１３−１を介して得た、半導体素子１０３の電気特性と半導体素子１０３−１の電気特性との差分である電気特性差１０６と、閾値１０７とを比較することにより、ストレスマイグレーション検知のアラーム信号１０８を得る。
【００６１】
本実施例によれば、電気特性を外部で参照し、外部でストレスマイグレーション検知を実施することができ、半導体チップの不具合などにより半導体チップ内でストレスマイグレーション検知を実施できない場合にも対応することができる。
【実施例９】
【００６２】
図９は本発明の実施例９を示した構成図である。実施例９は、実施例１の半導体素子１０３を設けずに、半導体素子１０３の電気特性に代えて初期値記憶素子１１５に記憶した値を用いる。実施例９の判定回路１０５はＡＤ変換器１１４を有し、半導体素子１０３−１の電気特性をＡＤ変換器１１４でデジタル変換する。半導体素子１０３−１の初期の電気特性はデジタル変換されて初期値記憶素子１１５に記憶される。この初期の電気特性の初期値記憶素子１１５への記憶は、例えば製品の出荷検査時に行うようにしてもよい。その後、随時、ＡＤ変換器１１４でデジタル変換した現在の半導体素子１０３−１の電気特性は、初期値記憶素子１１５に記憶されている過去の半導体素子１０３−１の電気特性と比較されて初期時と現在とのずれが求められる。この初期時と現在とのずれである電気特性差１０６は閾値１０７と比較され、例えば、電気特性差１０６が閾値１０７と等しくなったこと、又は電気特性差１０６が閾値１０７よりも大きくなったことを検出し、検出したときにアラーム信号１０８を出力する。
【００６３】
本実施例によれば、初期値記憶素子１１５に基準となる電気特性を記憶しておくことで、設ける半導体素子の数を減らすことができる。
【実施例１０】
【００６４】
図１０は本発明の実施例１０を示した構成図である。実施例１０は、実施例１のストレスマイグレーション検知のアラーム信号１０８を受けた回路１０１が、アラーム信号１０８に応じて半導体チップ１００の動作を通常動作から安全に停止する安全停止モードに移行する制御部を備えた実施例を開示する。
【００６５】
本実施例によれば、アラーム信号１０８を、安全停止モードに移行する契機とすることができ、例えば車両の安全を確保することができる。
【実施例１１】
【００６６】
図１１は本発明の実施例１１を示した構成図である。実施例１１は、実施例１のストレスマイグレーション検知のアラーム信号１０８を受けた回路１０１が、アラーム信号１０８に応じて半導体チップ１００の動作を通常動作から機能を制限した制限動作モードに移行して動作継続する制御部を備えた実施例を開示する。
【００６７】
本実施例によれば、アラーム信号１０８を、制限動作モードに移行する契機とすることができ、例えば車両の安全を確保することができる。
【００６８】
なお、本発明は上記の各実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について他の構成の追加・削除・置換をすることが可能である。制御線や信号線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や信号線を示しているとは限らない。
【００６９】
また、本発明の半導体チップはＥＣＵユニット内の各種ＩＣ，インバータ駆動用ＩＣ，ソレノイド駆動用ドライバＩＣ，インジェクタ用ＩＣ，イグナイタ用ＩＣなど、熱ストレスが大きい環境下で使用される様々な用途の半導体チップにおけるストレスマイグレーション起因の故障を事前に検知することに利用可能である。さらに、半導体チップ内の高消費電力の素子周辺、すなわちチップ内温度が局所的に上昇し、自身の動作により熱ストレスを受ける可能性のある素子周辺におけるストレスマイグレーションを事前に検知することにも利用可能である。
【００７０】
また本発明は、半導体チップの電源オン、オフ期間に関わらず、半導体チップが受けた熱ストレスの累計を、半導体素子の電気特性の変化により間接的に観測し、ストレスマイグレーションによる故障が起こる前に、事前に検知する構造および手法を提供する。
【００７１】
本発明は、例えば、半導体チップ内に、２つ以上の同一特性の半導体素子を用意し、両者の素子上層配線を異なる形状とすることにより生じる初期的な両者の電気特性差が、熱ストレスにより異なる変動を示す現象を監視することで、ストレスマイグレーションに起因した故障が起こる前に、検知することを可能とする。
【符号の説明】
【００７２】
１００      半導体チップ
１０１      回路
１０２      ストレスマイグレーション検知用回路
１０３      半導体素子
１０３−１  半導体素子
１０４      上層配線
１０４−１  上層配線
１０５      ストレスマイグレーション判定回路
１０６      電気特性差
１０７      閾値
１０８      アラーム信号
１０９      外部出力ピン
１１０      マイコン
１１１      入力ピン
１１２      外部出力ピン
１１３      入力ピン
１１４      ＡＤ変換器
１１５      初期値記憶素子
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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