(57)【要約】【課題】光の取り出し効率を向上させることができる表示装置を提供する。【解決手段】表示装置は、基板と、基板に設けられた複数の画素と、複数の画素の各々に設けられた複数の無機発光素子と、を有し、無機発光素子は、基板と対向する第１面と、第１面と反対側に凸状に設けられた第２面とを有する半導体基板と、第１面に設けられ、第１面に垂直な方向に延在する複数の半導体ナノワイヤと、を有する。【選択図】図６
2020166191.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に設けられた複数の画素と、
複数の前記画素の各々に設けられた複数の無機発光素子と、を有し、
前記無機発光素子は、
前記基板と対向する第１面と、前記第１面と反対側に凸状に設けられた第２面とを有する半導体基板と、
前記第１面に設けられ、前記第１面に垂直な方向に延在する複数の半導体ナノワイヤと、を有する
表示装置。
【請求項２】
前記基板の上に設けられた反射板を有し、
前記無機発光素子は、
複数の前記半導体ナノワイヤのそれぞれを覆う保護層と、
複数の前記半導体ナノワイヤ及び保護層を覆って前記第１面に設けられたコンタクト層と、を有し、
前記コンタクト層は、前記反射板の上に接続される
請求項１に記載の表示装置。
【請求項３】
前記保護層の屈折率は、前記半導体ナノワイヤの屈折率よりも小さく、
前記コンタクト層の屈折率は、前記保護層の屈折率よりも小さい
請求項２に記載の表示装置。
【請求項４】
複数の前記無機発光素子の間に設けられた素子絶縁膜と、
前記無機発光素子及び前記素子絶縁膜を覆って設けられ、前記半導体基板と電気的に接続された透光性導電膜と、を有する
請求項１から請求項３のいずれか１項に記載の表示装置。
【請求項５】
複数の前記無機発光素子の間において、前記素子絶縁膜の上面は、前記基板に向かって凹む凹状に設けられる
請求項４に記載の表示装置。
【請求項６】
前記半導体ナノワイヤは、それぞれ、前記第１面に垂直な方向からの平面視で六角形状を有し、前記第１面に三角格子状に配置されている
請求項１から請求項５のいずれか１項に記載の表示装置。
【請求項７】
前記半導体ナノワイヤは、それぞれ、前記第１面に垂直な方向からの平面視で六角形状を有し、前記第１面にマトリクス状に配置されている
請求項１から請求項５のいずれか１項に記載の表示装置。
【請求項８】
前記半導体ナノワイヤは、前記第１面の中央部に設けられた複数の前記半導体ナノワイヤから構成される第１群の半導体ナノワイヤと、前記半導体基板の外縁に配置された複数の前記半導体ナノワイヤから構成される第２群の半導体ナノワイヤと、を含む
請求項１から請求項５のいずれか１項に記載の表示装置。
【請求項９】
前記第２面は、凸に湾曲する曲面を有する
請求項１から請求項８のいずれか１項に記載の表示装置。
【請求項１０】
前記第２面は、断面形状において台形状を有する
請求項１から請求項８のいずれか１項に記載の表示装置。
【請求項１１】
複数の前記無機発光素子の間に設けられた隔壁を有する
請求項１から請求項１０のいずれか１項に記載の表示装置。
【請求項１２】
複数の前記半導体ナノワイヤは、
前記第１面に垂直な方向に延在するｎ型半導体と、
前記ｎ型半導体の少なくとも側面に設けられたｐ型半導体と、
前記ｎ型半導体と前記ｐ型半導体との間に設けられた活性層とを、含む
請求項１から請求項１１のいずれか１項に記載の表示装置。
【請求項１３】
基板と、
前記基板に設けられた複数の画素と、
複数の前記画素の各々に設けられた複数の無機発光素子と、
前記無機発光素子の上にそれぞれ設けられたレンズ部材とを有し、
前記無機発光素子は、
前記基板と対向する第１面と、前記第１面と反対側の面であって、前記第１面に向かって凹状に設けられた第２面とを有する半導体基板と、
前記第１面に設けられ、前記第１面に垂直な方向に延在する複数の半導体ナノワイヤと、を有し、
前記レンズ部材は、前記第２面の上に設けられている
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
近年、表示素子として微小サイズの発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ  ＬＥＤ））を用いたディスプレイが注目されている（例えば、特許文献１参照）。複数の発光ダイオードは、アレイ基板（特許文献１ではドライババックプレーン）に接続され、アレイ基板は、発光ダイオードを駆動するための画素回路（特許文献１では電子制御回路）を備える。微小サイズの発光ダイオードとして、ナノワイヤＬＥＤが知られている（例えば、特許文献２参照）。ナノワイヤＬＥＤは、半導体基板上に成長させた複数の半導体ナノワイヤにより構成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２０１７−５２９５５７号公報
【特許文献２】特表２０１１−５２７５１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ナノワイヤＬＥＤは、半導体基板に垂直な方向に対して傾斜した方向に光強度のピークを有する。このため、ナノワイヤＬＥＤを表示装置に適用した場合に、ナノワイヤＬＥＤから出射された光の取り出し効率が低下する可能性がある。
【０００５】
本発明は、光の取り出し効率を向上させることができる表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の表示装置は、基板と、前記基板に設けられた複数の画素と、複数の前記画素の各々に設けられた複数の無機発光素子と、を有し、前記無機発光素子は、前記基板と対向する第１面と、前記第１面と反対側に凸状に設けられた第２面とを有する半導体基板と、前記第１面に設けられ、前記第１面に垂直な方向に延在する複数の半導体ナノワイヤと、を有する。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１実施形態に係る表示装置を模式的に示す平面図である。
【図２】図２は、複数の画素を示す平面図である。
【図３】図３は、画素回路を示す回路図である。
【図４】図４は、図１のＩＶ−ＩＶ’断面図である。
【図５】図５は、発光素子の平面図である。
【図６】図６は、図５のＶＩ−ＶＩ’断面図である。
【図７】図７は、隣り合う２つの発光素子を模式的に示す断面図である。
【図８】図８は、第１変形例に係る発光素子の平面図である。
【図９】図９は、第２変形例に係る発光素子の平面図である。
【図１０】図１０は、第３変形例に係る発光素子を模式的に示す断面図である。
【図１１】図１１は、第４変形例に係る発光素子を模式的に示す断面図である。
【図１２】図１２は、第５変形例に係る発光素子を模式的に示す断面図である。
【図１３】図１３は、第６変形例に係る発光素子を模式的に示す断面図である。
【図１４】図１４は、第２実施形態に係る発光素子を模式的に示す断面図である。
【発明を実施するための形態】
【０００８】
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【０００９】
（第１実施形態）
図１は、第１実施形態に係る表示装置を模式的に示す平面図である。図１に示すように、表示装置１は、アレイ基板２と、画素Ｐｉｘと、駆動回路１２と、駆動ＩＣ（Integrated  Circuit）２１０と、カソード配線６０と、を含む。アレイ基板２は、各画素Ｐｉｘを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリックス基板とも呼ばれる。アレイ基板２は、基板２１、複数のトランジスタ、複数の容量及び各種配線等を有する。
【００１０】
図１に示すように、表示装置１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素Ｐｉｘと重なって配置され、画像を表示する領域である。周辺領域ＧＡは、複数の画素Ｐｉｘと重ならない領域であり、表示領域ＡＡの外側に配置される。
【００１１】
複数の画素Ｐｉｘは、基板２１の表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。本明細書において、第１方向Ｄｘ及び第２方向Ｄｙは、基板２１の表面に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、例えば、基板２１の法線方向に対応する。なお、以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。
【００１２】
駆動回路１２は、駆動ＩＣ２１０からの各種制御信号に基づいて複数のゲート線（例えば、発光制御走査線ＢＧ、リセット制御走査線ＲＧ、初期化制御走査線ＩＧ及び書込制御走査線ＳＧ（図３参照））を駆動する回路である。駆動回路１２は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号を供給する。これにより、駆動回路１２は、ゲート線に接続された複数の画素Ｐｉｘを選択する。
【００１３】
駆動ＩＣ２１０は、表示装置１の表示を制御する回路である。駆動ＩＣ２１０は、基板２１の周辺領域ＧＡにＣＯＧ（Chip  On  Glass）として実装される。これに限定されず、駆動ＩＣ２１０は、基板２１の周辺領域ＧＡに接続された配線基板の上にＣＯＦ（Chip  On  Film）として実装されてもよい。なお、基板２１に接続される配線基板は、例えば、フレキシブルプリント基板やリジット基板である。
【００１４】
カソード配線６０は、基板２１の周辺領域ＧＡに設けられる。カソード配線６０は、表示領域ＡＡの複数の画素Ｐｉｘ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。複数の発光素子３のカソードは、共通のカソード配線６０に電気的に接続され、固定電位（例えば、グランド電位）が供給される。より具体的には、発光素子３のカソード端子３８（図４参照）は、カソード電極２３を介して、カソード配線６０に接続される。なお、カソード配線６０は、一部にスリットを有し、基板２１上において、２つの異なる配線で形成されてもよい。
【００１５】
図２は、複数の画素を含む画素を示す平面図である。図２に示すように、１つの画素Ｐｉｘは、複数の画素１１を含む。例えば、画素Ｐｉｘは、第１画素１１Ｒと、第２画素１１Ｇと、第３画素１１Ｂと、を有する。第１画素１１Ｒは、第１色としての原色の赤色を表示する。第２画素１１Ｇは、第２色としての原色の緑色を表示する。第３画素１１Ｂは、第３色としての原色の青色を表示する。以下において、第１画素１１Ｒと、第２画素１１Ｇと、第３画素１１Ｂとをそれぞれ区別する必要がない場合、画素１１という。
【００１６】
画素１１は、それぞれ発光素子３Ｒ、３Ｇ、３Ｂと、反射板ＲＦと、を有する。なお、以下の説明において、発光素子３Ｒ、３Ｇ、３Ｂを区別して説明する必要がない場合には、単に発光素子３と表す。表示装置１は、第１画素１１Ｒ、第２画素１１Ｇ及び第３画素１１Ｂにおいて、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる光（例えば、赤色、緑色、青色の光）を出射することで画像を表示する。
【００１７】
発光素子３は、複数の画素Ｐｉｘの各々に設けられる。発光素子３は、平面視で、数μｍ以上、３００μｍ以下程度の大きさを有する無機発光ダイオード（ＬＥＤ：Light  Emitting  Diode）チップであり、一般的には、一つのチップサイズが１００μｍ以上の素子がミニＬＥＤ（ｍｉｎｉＬＥＤ）であり、数μｍ以上１００μｍ未満のサイズの素子がマイクロＬＥＤ（ｍｉｃｒｏ  ＬＥＤ）である。本発明ではいずれのサイズのＬＥＤも用いることができ、表示装置１の画面サイズ（一画素の大きさ）に応じて使い分ければよい。各画素にマイクロＬＥＤを備える表示装置１は、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、発光素子３の大きさを限定するものではない。
【００１８】
図２に示すように、１つの画素Ｐｉｘにおいて、第１画素１１Ｒと第３画素１１Ｂは第１方向Ｄｘで並ぶ。また、第２画素１１Ｇと第３画素１１Ｂは第２方向Ｄｙで並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。なお、複数の発光素子３Ｒ、３Ｇ、３Ｂは、４色以上の異なる光を出射してもよい。また、複数の画素１１の配置は、図２に示す構成に限定されない。例えば、第１画素１１Ｒは、第２画素１１Ｇと第１方向Ｄｘに隣り合っていてもよい。また、第１画素１１Ｒ、第２画素１１Ｇ及び第３画素１１Ｂが、この順で第１方向Ｄｘに繰り返し配列されてもよい。
【００１９】
図３は、画素回路を示す回路図である。図３に示す画素回路ＰＩＣＡは、第１画素１１Ｒ、第２画素１１Ｇ及び第３画素１１Ｂのそれぞれに設けられる。画素回路ＰＩＣＡは、基板２１に設けられ、駆動信号（電流）を発光素子３Ｒ、３Ｇ、３Ｂに供給する回路である。なお、図３において、画素回路ＰＩＣＡについての説明は、第１画素１１Ｒ、第２画素１１Ｇ及び第３画素１１Ｂのそれぞれが有する画素回路ＰＩＣＡに適用できる。
【００２０】
図３に示すように、画素回路ＰＩＣＡは、発光素子３（発光素子３Ｒ、３Ｇ、３Ｂ）と、５つのトランジスタと、２つの容量と、を含む。具体的には、画素回路ＰＩＣＡは、発光制御トランジスタＢＣＴ、初期化トランジスタＩＳＴ、書込トランジスタＳＳＴ（第２トランジスタ）、リセットトランジスタＲＳＴ及び駆動トランジスタＤＲＴ（第１トランジスタ）を含む。一部のトランジスタは、隣接する複数の画素１１で共有されていてもよい。
【００２１】
画素回路ＰＩＣＡが有する複数のトランジスタは、それぞれｎ型ＴＦＴ（Thin  Film  Transistor）で構成される。ただし、これに限定されず、各トランジスタは、それぞれｐ型ＴＦＴで構成されてもよい。
【００２２】
発光制御走査線ＢＧは、発光制御トランジスタＢＣＴのゲートに接続される。初期化制御走査線ＩＧは、初期化トランジスタＩＳＴのゲートに接続される。書込制御走査線ＳＧは、書込トランジスタＳＳＴのゲートに接続される。リセット制御走査線ＲＧは、リセットトランジスタＲＳＴのゲートに接続される。
【００２３】
発光制御走査線ＢＧ、初期化制御走査線ＩＧ、書込制御走査線ＳＧ及びリセット制御走査線ＲＧは、それぞれ駆動回路１２（図１参照）に接続される。駆動回路１２は、発光制御走査線ＢＧ、初期化制御走査線ＩＧ、書込制御走査線ＳＧ及びリセット制御走査線ＲＧに、それぞれ、発光制御信号Ｖｂｇ、初期化制御信号Ｖｉｇ、書込制御信号Ｖｓｇ及びリセット制御信号Ｖｒｇを供給する。
【００２４】
駆動ＩＣ２１０（図１参照）は、第１画素１１Ｒ、第２画素１１Ｇ及び第３画素１１Ｂのそれぞれの画素回路ＰＩＣＡに、時分割で映像信号Ｖｓｉｇを供給する。第１画素１１Ｒ、第２画素１１Ｇ及び第３画素１１Ｂの各列と、駆動ＩＣ２１０との間には、マルチプレクサ等のスイッチ回路が設けられる。映像信号Ｖｓｉｇは、映像信号線Ｌ２を介して書込トランジスタＳＳＴに供給される。また、駆動ＩＣ２１０は、リセット信号線Ｌ３を介して、リセット電源電位ＶｒｓｔをリセットトランジスタＲＳＴに供給する。駆動ＩＣ２１０は、初期化信号線Ｌ４を介して、初期化電位Ｖｉｎｉを初期化トランジスタＩＳＴに供給する。
【００２５】
発光制御トランジスタＢＣＴ、初期化トランジスタＩＳＴ、書込トランジスタＳＳＴ、及びリセットトランジスタＲＳＴは、２ノード間の導通と非導通とを選択するスイッチング素子として機能する。駆動トランジスタＤＲＴは、ゲートとドレインとの間の電圧に応じて、発光素子３に流れる電流を制御する電流制御素子として機能する。
【００２６】
発光素子３のカソード（カソード端子３８）は、カソード電源線Ｌ１０に接続される。また、発光素子３のアノード（コンタクト層３７）は、駆動トランジスタＤＲＴ及び発光制御トランジスタＢＣＴを介してアノード電源線Ｌ１に接続される。アノード電源線Ｌ１には、アノード電源電位ＰＶＤＤが供給される。カソード電源線Ｌ１０には、カソード電源電位ＰＶＳＳが供給される。アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳよりも高い電位である。カソード電源線Ｌ１０は、カソード配線６０を含む。
【００２７】
また、画素回路ＰＩＣＡは、容量Ｃｓ１及び容量Ｃｓ２を含む。容量Ｃｓ１は、駆動トランジスタＤＲＴのゲートとソースとの間に形成される容量である。容量Ｃｓ２は、駆動トランジスタＤＲＴのソース及び発光素子３のアノードと、カソード電源線Ｌ１０との間に形成される付加容量である。
【００２８】
リセット期間では、発光制御走査線ＢＧ及びリセット制御走査線ＲＧの電位に応じて、発光制御トランジスタＢＣＴがオフ（非導通状態）となり、リセットトランジスタＲＳＴがオン（導通状態）となる。これにより、駆動トランジスタＤＲＴのソースがリセット電源電位Ｖｒｓｔに固定される。リセット電源電位Ｖｒｓｔは、リセット電源電位Ｖｒｓｔとカソード電源電位ＰＶＳＳとの電位差が、発光素子３が発光を開始する電位差よりも小さい電位である。
【００２９】
次に、初期化制御走査線ＩＧの電位に応じて、初期化トランジスタＩＳＴは、オンとなる。初期化トランジスタＩＳＴを介して駆動トランジスタＤＲＴのゲートが初期化電位Ｖｉｎｉに固定される。また、駆動回路１２は、発光制御トランジスタＢＣＴをオンとし、リセットトランジスタＲＳＴをオフとする。駆動トランジスタＤＲＴは、ソース電位が（Ｖｉｎｉ−Ｖｔｈ）になるとオフになり、各画素１１ごとの駆動トランジスタＤＲＴのしきい値電圧Ｖｔｈのばらつきがオフセットされる。
【００３０】
次に、映像信号書込動作期間では、発光制御トランジスタＢＣＴがオフになり、初期化トランジスタＩＳＴがオフになり、書込トランジスタＳＳＴがオンになる。映像信号Ｖｓｉｇが駆動トランジスタＤＲＴのゲートに入力される。
【００３１】
次に、発光動作期間では、発光制御トランジスタＢＣＴがオンになり、書込トランジスタＳＳＴがオフになる。アノード電源線Ｌ１から、発光制御トランジスタＢＣＴを介して駆動トランジスタＤＲＴにアノード電源電位ＰＶＤＤが供給される。駆動トランジスタＤＲＴは、ゲートソース間の電圧に応じた電流を、発光素子３に供給する。発光素子３は、この電流に応じた輝度で発光する。
【００３２】
なお、上述した図３に示す画素回路ＰＩＣＡの構成はあくまで一例であり、適宜変更することができる。例えば１つの画素１１での配線の数及びトランジスタの数は異なっていてもよい。
【００３３】
次に、表示装置１の断面構成について説明する。図４は、図１のＩＶ−ＩＶ’断面図である。図４に示すように、表示装置１において、発光素子３は、アレイ基板２の上に設けられる。アレイ基板２は、基板２１、アノード電極２２、対向電極２４、接続電極２４ａ、反射板ＲＦ、接続層ＣＮ、各種トランジスタ、各種配線及び各種絶縁膜を有する。
【００３４】
基板２１は絶縁基板であり、例えば、石英、無アルカリガラス等のガラス基板、又はポリイミド等の樹脂基板が用いられる。
【００３５】
なお、本明細書において、基板２１の表面に垂直な方向において、基板２１から発光素子３に向かう方向を「上側」又は単に「上」とする。また、発光素子３から基板２１に向かう方向を「下側」又は単に「下」とする。また、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
【００３６】
基板２１の上にアンダーコート膜９０が設けられる。アンダーコート膜９０、絶縁膜９１から絶縁膜９３及び絶縁膜９５、９６は、無機絶縁膜であり、例えば、酸化シリコン（ＳｉＯ2）や窒化シリコン（ＳｉＮ）等である。
【００３７】
駆動トランジスタＤＲＴは、アンダーコート膜９０の上に設けられる。なお、図４では、複数のトランジスタのうち、駆動トランジスタＤＲＴ及び書込トランジスタＳＳＴを示しているが、画素回路ＰＩＣＡに含まれる発光制御トランジスタＢＣＴ、初期化トランジスタＩＳＴ及びリセットトランジスタＲＳＴも、駆動トランジスタＤＲＴと同様の積層構造を有する。また、周辺領域ＧＡには、駆動回路１２に含まれるトランジスタＴｒが設けられている。
【００３８】
駆動トランジスタＤＲＴは、半導体層２５、第１ゲート電極２６、第２ゲート電極２７、ソース電極２８及びドレイン電極２９を有する。第１ゲート電極２６は、アンダーコート膜９０の上に設けられる。絶縁膜９１は、第１ゲート電極２６を覆ってアンダーコート膜９０の上に設けられる。半導体層２５は、絶縁膜９１の上に設けられる。半導体層２５は、例えば、ポリシリコンが用いられる。ただし、半導体層２５は、これに限定されず、微結晶酸化物半導体、アモルファス酸化物半導体、低温ポリシリコン等であってもよい。
【００３９】
絶縁膜９２は、半導体層２５を覆って絶縁膜９１の上に設けられる。第２ゲート電極２７は、絶縁膜９２の上に設けられる。半導体層２５において、第１ゲート電極２６と第２ゲート電極２７とに挟まれた部分にチャネル領域２５ａが設けられる。
【００４０】
また、第２ゲート電極２７と同層に第１配線２７ａが設けられる。第１ゲート電極２６、第２ゲート電極２７及び第１配線２７ａは、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、モリブデン（Ｍｏ）又はこれらの合金膜で構成されている。駆動トランジスタＤＲＴは、第１ゲート電極２６及び第２ゲート電極２７が設けられたデュアルゲート構造である。ただし、これに限定されず、駆動トランジスタＤＲＴは、第１ゲート電極２６のみが設けられたボトムゲート構造でもよく、第２ゲート電極２７のみが設けられたトップゲート構造でもよい。
【００４１】
ソース電極２８及びドレイン電極２９は、それぞれ絶縁膜９２、９３に設けられたコンタクトホールを介して、半導体層２５に接続される。ソース電極２８及びドレイン電極２９は、例えば、チタンとアルミニウムとの積層構造であるＴｉＡｌＴｉ又はＴｉＡｌの積層膜である。
【００４２】
絶縁膜９３を介して対向する第１配線２７ａとソース電極２８とで、容量Ｃｓ１が形成される。また、容量Ｃｓ１は、絶縁膜９２を介して対向する半導体層２５と第１配線２７ａとで形成される容量も含む。
【００４３】
なお、図４では、複数のトランジスタのうち駆動トランジスタＤＲＴの構成について説明したが、書込トランジスタＳＳＴ等の画素回路ＰＩＣＡに含まれるトランジスタ及び周辺領域ＧＡに設けられたトランジスタＴｒも駆動トランジスタＤＲＴと同様の断面構成であり、詳細な説明は省略する。
【００４４】
絶縁膜９４は、駆動トランジスタＤＲＴを覆って絶縁膜９３の上に設けられる。絶縁膜９４は、感光性アクリル等の有機材料が用いられる。絶縁膜９４は、平坦化膜であり、駆動トランジスタＤＲＴや各種配線により形成される凹凸を平坦化することができる。
【００４５】
絶縁膜９４の上に、対向電極２４、絶縁膜９５、アノード電極２２、絶縁膜９６の順に積層される。対向電極２４は、例えばＩＴＯ（Indium  Tin  Oxide）等の透光性を有する導電性材料で構成される。対向電極２４と同層に接続電極２４ａが設けられる。接続電極２４ａは、絶縁膜９４に設けられたコンタクトホールの底部でソース電極２８と接続される。
【００４６】
アノード電極２２は、絶縁膜９５に設けられたコンタクトホールを介して接続電極２４ａ及びソース電極２８と電気的に接続される。これにより、アノード電極２２は、駆動トランジスタＤＲＴと電気的に接続される。アノード電極２２は、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）の積層構造としている。
【００４７】
絶縁膜９５を介して対向するアノード電極２２と対向電極２４との間に容量Ｃｓ２が形成される。絶縁膜９６は、アノード電極２２を覆って設けられる。絶縁膜９６は、アノード電極２２の周縁部を覆っており、隣り合う画素１１のアノード電極２２を絶縁する。
【００４８】
絶縁膜９６は、アノード電極２２と重なる位置に、発光素子３を実装するための開口を有する。絶縁膜９６の開口の領域で、アノード電極２２の上に接続層ＣＮ及び反射板ＲＦが設けられる。
【００４９】
接続層ＣＮは、例えばスズ（Ｓｎ）、インジウム（Ｉｎ）等の低融点金属であり、反射板ＲＦとアノード電極２２とを電気的に接続する。反射板ＲＦは、銀（Ａｇ）又はアルミニウム（Ａｌ）である。ただし、接続層ＣＮ及び反射板ＲＦの材料は、これに限定されず、他の金属又は合金が用いられてもよい。
【００５０】
発光素子３は、半導体基板３１、半導体ナノワイヤ３２、コンタクト層３７及びカソード端子３８を有する。なお、複数の半導体ナノワイヤ３２は、それぞれ平面視での寸法が１μｍ以下のナノ構造を有し、第３方向Ｄｚでの長さは、第１方向Ｄｘの幅よりも十分に大きい。各発光素子３は、コンタクト層３７が反射板ＲＦに接するように実装される。アノード電極２２は、接続層ＣＮ、反射板ＲＦ、コンタクト層３７を介して複数の半導体ナノワイヤ３２のｐ型半導体３５にアノード電源電位ＰＶＤＤを供給する。
【００５１】
複数の発光素子３の間に素子絶縁膜９７が設けられる。素子絶縁膜９７は樹脂材料で形成される。素子絶縁膜９７は、少なくとも発光素子３の側面を覆っており、発光素子３のカソード端子３８の上には、素子絶縁膜９７が設けられていない。素子絶縁膜９７の上面は、カソード端子３８の外縁と接続されて平坦に形成される。
【００５２】
カソード電極２３は、複数の発光素子３及び素子絶縁膜９７を覆って、複数の発光素子３に電気的に接続される。より具体的には、カソード電極２３は、素子絶縁膜９７の上面と、カソード端子３８の上面とに亘って設けられる。カソード電極２３は、カソード端子３８にカソード電源電位ＰＶＳＳを供給する。カソード電極２３は、透光性導電膜であり、例えばＩＴＯ等が用いられる。これにより、発光素子３からの出射光を効率よく外部に取り出すことができる。
【００５３】
カソード電極２３は、表示領域ＡＡの外側に設けられたコンタクトホールＨ１１を介して、アレイ基板２側に設けられたカソード配線６０と接続される。具体的には、コンタクトホールＨ１１は、素子絶縁膜９７及び絶縁膜９４に設けられ、コンタクトホールＨ１１の底面にカソード配線６０が設けられる。カソード配線６０は、絶縁膜９３の上に設けられる。つまり、カソード配線６０は、ソース電極２８及びドレイン電極２９と同層に設けられ、同じ材料で形成される。カソード電極２３は、表示領域ＡＡから周辺領域ＧＡまで連続して設けられ、コンタクトホールＨ１１の底部でカソード配線６０と接続される。
【００５４】
カソード電極２３の上には、接着層８４を介して円偏光板７が設けられる。言い換えると、基板２１に垂直な方向で、複数の発光素子３は、基板２１と円偏光板７との間に設けられる。円偏光板７は、例えば、直線偏光板と、直線偏光板の一方の面側に設けられる１／４位相差板（１／４波長板ともいう）と、を備える。直線偏光板よりも１／４位相差板の方が、基板２１に近い位置に設けられる。
【００５５】
例えば、外光（入射光）は直線偏光板を通過することにより、直線偏光に変更される。直線偏光は１／４位相差板を通過することにより、円偏光に変更される。円偏光は、アレイ基板２の配線で反射して、入射光と逆回りの円偏光（反射光）になる。反射光は、再び１／４位相差板を通過することにより、入射時と直交した直線偏光となり、直線偏光板に吸収される。これにより、表示装置１では、外光の反射が抑制される。
【００５６】
次に、発光素子３の詳細な構成について説明する。図５は、発光素子の平面図である。図５に示すように、発光素子３の半導体基板３１は、平面視で四角形状を有している。半導体基板３１は、例えば、ｎ型ＧａＮで構成される。複数の半導体ナノワイヤ３２は、それぞれ、平面視で六角形状を有する。複数の半導体ナノワイヤ３２は、ｎ型ＧａＮのｃ面上に成長されることで、ｎ型ＧａＮのｍ面に対応する６つの側面３２ｓを有する六角柱状に形成される。なお、図５では、図面を見やすくするために、２５個の半導体ナノワイヤ３２の配列を示しているが、１つの発光素子３に配置される半導体ナノワイヤ３２の数はこれに限らず、２以上の半導体ナノワイヤ３２が設けられていてもよい。
【００５７】
ここで、図５では、半導体ナノワイヤ３２のそれぞれの配光特性ＬＣｘ、ＬＣｙを模式的に示している。配光特性ＬＣｘは、第１方向Ｄｘと第３方向Ｄｚとで規定される平面での半導体ナノワイヤ３２の配光特性を示す。配光特性ＬＣｙは、第２方向Ｄｙと第３方向Ｄｚとで規定される平面での半導体ナノワイヤ３２の配光特性を示す。半導体ナノワイヤ３２は、第３方向Ｄｚに対して傾いた方向Ｄ１、Ｄ２に、発光強度のピークを有する。
【００５８】
複数の半導体ナノワイヤ３２は、側面３２ｓが対向するように千鳥配置される。言い換えると、複数の半導体ナノワイヤ３２は、三角格子状に配列される。このような配置により、１つの半導体ナノワイヤ３２の第３方向Ｄｚの光と、他の半導体ナノワイヤ３２の発光強度のピークを有する方向Ｄ１、Ｄ２の光とが重なりあう。これにより、発光素子３は、複数の半導体ナノワイヤ３２の第３方向Ｄｚの光を補完して、全体として半導体基板３１の中央部分で発光強度のピークを有する。
【００５９】
図６は、図５のＶＩ−ＶＩ’断面図である。図６に示すように、半導体基板３１は、第１面３１ａと、第１面３１ａと反対側の第２面３１ｂとを有する。第１面３１ａは、アレイ基板２と対向する。言い換えると、第１面３１ａは、基板２１と対向する。第２面３１ｂは、第１面３１ａと反対側に凸状に設けられる。第２面３１ｂは、第３方向Ｄｚに凸に湾曲する曲面を有する形状である。複数の半導体ナノワイヤ３２から第３方向Ｄｚに出射された光は、半導体基板３１の第２面３１ｂを透過する。光の進行方向は、半導体基板３１と、カソード電極２３との屈折率の差に応じて、第３方向Ｄｚに平行な方向に向けられる。これにより、半導体基板３１の中央部分から周縁部分に向かう方向に拡散する光を抑制することができ、複数の半導体ナノワイヤ３２は、全体として、半導体基板３１の中央部分で発光強度の低下を抑制することができる。
【００６０】
なお、半導体基板３１の第２面３１ｂの製造方法は特に限定されない。例えば、表面にパターニングされたサファイヤ基板の上に半導体基板３１を形成し、サファイヤ基板を取り除くことで、第２面３１ｂの凸形状を形成できる。また、第２面３１ｂの形状は適宜変更できる。例えば、第２面３１ｂの全体が曲面で構成されているが、第２面３１ｂの一部分に曲面を有する凸部が設けられていてもよい。
【００６１】
複数の半導体ナノワイヤ３２は、半導体基板３１の第１面３１ａに設けられ、第３方向Ｄｚに延在する。複数の半導体ナノワイヤ３２は、それぞれ、ｎ型半導体３３、活性層３４及びｐ型半導体３５を有する。複数の半導体ナノワイヤ３２は、それぞれが発光素子として機能し、共通のアノード電極２２及びカソード電極２３に電気的に接続されて、全体として１つの発光素子３として構成される。
【００６２】
ｎ型半導体３３は、半導体基板３１の上に成長された柱状のナノワイヤであり、例えばｎ型ＧａＮである。活性層３４は、ｎ型半導体３３の少なくとも側面を覆って、ｎ型半導体３３とｐ型半導体３５との間に設けられる。活性層３４として、高効率化のために数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造（ＭＱＷ構造）が採用されてもよい。また、活性層３４は、ｎ型半導体３３の側面及び下端部を覆って設けられることが好ましい。これにより、活性層３４の面積を確保することができる。
【００６３】
ｐ型半導体３５は、ｎ型半導体３３及び活性層３４の少なくとも側面と対向して設けられる。なお、ｐ型半導体３５は、活性層３４の側面及び下端部を覆って設けられることが好ましい。ｐ型半導体３５は、例えばｐ型ＧａＮである。なお、複数の半導体ナノワイヤ３２の材料は、ＧａＮに限定されず、アルミニウムインジウムガリウムリン（ＡｌＩｎＧａＰ）あるいはアルミニウムガリウムヒ素（ＡｌＧａＡｓ）あるいはガリウムヒ素リン（ＧａＡｓＰ）等の化合物半導体であってもよい。
【００６４】
保護層３６は、ｐ型半導体３５のそれぞれを覆って設けられる。コンタクト層３７は、複数の半導体ナノワイヤ３２及び保護層３６を覆って、半導体基板３１の第１面３１ａに設けられる。複数の半導体ナノワイヤ３２のｐ型半導体３５は、保護層３６及びコンタクト層３７を介して反射板ＲＦと電気的に接続される。なお、図６では、保護層３６の下端部が反射板ＲＦと接しているが、これに限定されない。コンタクト層３７は、保護層３６の下端部を覆って設けられていてもよい。
【００６５】
保護層３６の材料として遷移金属酸化物が用いられる。遷移金属酸化物として、例えば、タングステン酸化物（ＷＯ3）、モリブデン酸化物（ＭｏＯ3）、バナジウム酸化物（Ｖ2Ｏ5）、ニッケル酸化物（ＮｉＯx）、レニウム酸化物（ＲｅＯ3）、ルテニウム酸化物（ＲｕＯ2）のうち１つ又は２つ又はそれ以上を含む材料が挙げられる。コンタクト層３７は、例えばＩＴＯ等の透光性導電材料が用いられる。保護層３６を構成する遷移金属酸化物は、コンタクト層３７を構成するＩＴＯよりも高い仕事関数を有している。このため、金属層である反射板ＲＦとｐ型半導体３５とのコンタクト抵抗を抑制して、発光素子３と反射板ＲＦとを良好に電気的に接続することができる。
【００６６】
複数の半導体ナノワイヤ３２の、第１方向Ｄｘでの配置ピッチを、配置ピッチＰｎｗとする。配置ピッチＰｎｗは、ｎ型半導体３３の底面（第１面３１ａと接する面）の中心同士の間隔である。また、仮想線Ｌｐは、ｎ型半導体３３の底面の中心を通り、半導体ナノワイヤ３２の発光強度のピークを有する方向（例えば、図５に示すＤ１方向）に平行な仮想線である。
【００６７】
角度θ１は、第３方向Ｄｚと仮想線Ｌｐとが成す角度である。すなわち、角度θ１は、半導体ナノワイヤ３２の発光強度が最大となる角度である。角度θ１は、例えば、２３°以上３３°以下程度である。ただし、角度θ１は、保護層３６、コンタクト層３７及び素子絶縁膜９７等、半導体ナノワイヤ３２の周辺に設けられた材料の屈折率に応じて異なる値とすることができる。
【００６８】
反射板ＲＦの第１方向Ｄｘの幅は、（配置ピッチＰｎｗ）×（半導体ナノワイヤ３２の数−１）＋（２×Ｗ１）となる。ここで、幅Ｗ１は、Ｗ１＝ｔ１×ｔａｎθ１で表される。ただし、高さｔ１は、半導体ナノワイヤ３２の高さであり、半導体基板３１の第１面３１ａと、反射板ＲＦの上面との間の第３方向Ｄｚでの距離である。これにより、複数の半導体ナノワイヤ３２からアレイ基板２側の斜め方向に出射された光は、反射板ＲＦで反射されて表示面側に向けて出射される。これにより、表示装置１は、複数の半導体ナノワイヤ３２から上側に出射された光に加え、アレイ基板２側に向けて出射された光も表示光として取り出すことができる。
【００６９】
図７は、隣り合う２つの発光素子を模式的に示す断面図である。図７に示すように、半導体基板３１の第２面３１ｂは、素子絶縁膜９７の上面よりも第３方向Ｄｚに突出する。素子絶縁膜９７の上面は、隣り合う発光素子３の間で平坦に設けられている。なお、素子絶縁膜９７は、コンタクト層３７及び半導体基板３１の側面を覆う構成に限定されず、第２面３１ｂの周縁部も覆っていてもよい。カソード電極２３は、第２面３１ｂの凸形状に沿って設けられ、第３方向Ｄｚに凸の形状を有する。
【００７０】
保護層３６、コンタクト層３７、素子絶縁膜９７及びカソード電極２３のそれぞれの屈折率は、発光素子３の半導体基板３１、ｎ型半導体３３及びｐ型半導体３５を構成するＧａＮの屈折率よりも小さい。例えば、ＧａＮの屈折率は、２．４程度である。保護層３６の屈折率は、２．０以上２．１以下程度である。コンタクト層３７の屈折率は、１．７以上１．９以下程度である。素子絶縁膜９７の屈折率は、１．４５以上１．５５以下程度である。カソード電極２３の屈折率は、１．７以上１．９以下程度である。
【００７１】
すなわち、保護層３６の屈折率は、半導体基板３１及び半導体ナノワイヤ３２の屈折率よりも小さい。コンタクト層３７の屈折率は、保護層３６の屈折率よりも小さい。素子絶縁膜９７の屈折率は、コンタクト層３７の屈折率よりも小さい。本実施形態では、複数の半導体ナノワイヤ３２からアレイ基板２側に出射された光の経路に沿って、ＧａＮ、保護層３６、コンタクト層３７、素子絶縁膜９７の順に屈折率が小さくなる。
【００７２】
これにより、各層間の屈折率の差が、ＧａＮと空気（屈折率は１）との屈折率との差よりも小さくなる。仮にＧａＮと空気とが接して設けられた場合に比べて、各層間の界面における、全反射が発生する臨界角を大きくすることができる。したがって、表示装置１は、半導体ナノワイヤ３２から出射された光が、各層間の界面で全反射されることを抑制することができる。この結果、表示装置１は、発光素子３の光の取り出し効率を向上させることができる。
【００７３】
（第１変形例）
図８は、第１変形例に係る発光素子の平面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
【００７４】
図８に示すように、第１変形例の発光素子３ａにおいて、複数の半導体ナノワイヤ３２は、マトリクス状に配列される。すなわち、複数の半導体ナノワイヤ３２は、第１方向Ｄｘに並んで配置され、かつ、第２方向Ｄｙに並んで配置される。このような配置であっても、発光素子３ａは、複数の半導体ナノワイヤ３２の第３方向Ｄｚの光を補完して、全体として、半導体基板３１の中央部分で発光強度のピークを有する。
【００７５】
（第２変形例）
図９は、第２変形例に係る発光素子の平面図である。図９に示すように、第２変形例の発光素子３ｂは、第１群の半導体ナノワイヤ３２ａと、第２群の半導体ナノワイヤ３２ｂとを有する。第１群の半導体ナノワイヤ３２ａは、半導体基板３１の第１面３１ａの中央部に設けられた複数の半導体ナノワイヤ３２から構成される。第１群の半導体ナノワイヤ３２ａは、千鳥配置された複数の半導体ナノワイヤ３２を有する。
【００７６】
第２群の半導体ナノワイヤ３２ｂは、半導体基板３１の外縁に配置された複数の半導体ナノワイヤ３２から構成される。具体的には、第２群の半導体ナノワイヤ３２ｂは、半導体基板３１の４隅に配置された４つの半導体ナノワイヤ３２を有する。
【００７７】
このような構成により、発光素子３ｂは、第１群の半導体ナノワイヤ３２ａにより、半導体基板３１の中央部での発光強度を確保することができる。また、発光素子３ｂは、第２群の半導体ナノワイヤ３２ｂにより、半導体基板３１の中央部と周縁部との発光強度の差を抑制することができる。
【００７８】
なお、第１群の半導体ナノワイヤ３２ａは、マトリクス状に配置された複数の半導体ナノワイヤ３２で構成されてもよい。また、第２群の半導体ナノワイヤ３２ｂは、半導体基板３１の４辺に沿って配置された複数の半導体ナノワイヤ３２を有していてもよい。
【００７９】
（第３変形例）
図１０は、第３変形例に係る発光素子を模式的に示す断面図である。図１０に示すように、第３変形例の発光素子３ｃにおいて、第２面３１ｂは、断面形状において台形状を有する。具体的には、第２面３１ｂは、上面３１ｂａと、傾斜面３１ｂｂとを有する。上面３１ｂａは、第１面３１ａと平行な面である。上面３１ｂａは、平面視で円形状又は四角形状である。傾斜面３１ｂｂは、上面３１ｂａに対して傾斜して設けられ、上面３１ｂａと発光素子３ｃの側面とを接続する。
【００８０】
本変形例においても、半導体基板３１の傾斜面３１ｂｂを透過する光の進行方向は、半導体基板３１とカソード電極２３との屈折率の差及びカソード電極２３と空気との屈折率の差に応じて、第３方向Ｄｚに平行な方向に向けられる。
【００８１】
（第４変形例）
図１１は、第４変形例に係る発光素子を模式的に示す断面図である。図１１に示すように、第４変形例の発光素子３ｄは、上述した第３変形例に比べて、傾斜面３１ｂｂが上面３１ｂａと第１面３１ａとを接続する構成が異なる。言い換えると、半導体基板３１は側面を有さず、円錐形又は角錐形の先端部を除去した形状である。上面３１ｂａは、平面視で円形状又は四角形状である。
【００８２】
本変形例では、第３変形例に比べて半導体基板３１の薄型化を図ることができる。なお、素子絶縁膜９７の上面は、第１面３１ａと同じ高さ位置に設けられる。ただし、これに限定されず、素子絶縁膜９７は、傾斜面３１ｂｂの下端側の一部を覆って設けられていてもよい。
【００８３】
（第５変形例）
図１２は、第５変形例に係る発光素子を模式的に示す断面図である。図１２に示すように、第５変形例の表示装置１において、素子絶縁膜９７の上面９７ａは、複数の発光素子３の間において、アレイ基板２に向かって凹む凹状に設けられている。カソード電極２３は、凸状の半導体基板３１の第２面３１ｂ及び凹状の素子絶縁膜９７の上面９７ａに亘って連続して設けられる。
【００８４】
反射板ＲＦで反射され素子絶縁膜９７の上面９７ａを透過する光の進行方向は、カソード電極２３と空気との屈折率の差に応じて、第３方向Ｄｚに平行な方向に向けられる。これにより、第５変形例では、隣り合う発光素子３間の光の混色を抑制することができる。また、表示装置１は、半導体基板３１を透過する光に加え、反射板ＲＦで反射された光も効率よく表示面側に取り出すことができる。
【００８５】
（第６変形例）
図１３は、第６変形例に係る発光素子を模式的に示す断面図である。図１３に示すように、第６変形例の表示装置１において、隣り合う発光素子３の間に隔壁５１が設けられている。隔壁５１は、屈折率が素子絶縁膜９７よりも高い感光性透明絶縁材料を用いてフォトリソグラフィ技術により形成される。あるいは、隔壁５１は、遮光性材料を用いてフォトリソグラフィ技術及びウェットエッチングにより形成される。隔壁５１により、複数の発光素子３間の光が遮られるので、複数の発光素子３から出射された光の混色を抑制することができる。
【００８６】
隔壁５１の上端部は、半導体基板３１の第１面３１ａよりも高い位置に設けられる。素子絶縁膜９７は、発光素子３と隔壁５１との間に設けられ、発光素子３の側面と隔壁５１の側面とを覆う。素子絶縁膜９７の上面９７ａは、隣り合う発光素子３の間において、隔壁５１の上端部を頂部とする凸状に設けられる。カソード電極２３は、凸状の第２面３１ｂ、凸状の素子絶縁膜９７の上面９７ａ及び隔壁５１の上端部を覆う。素子絶縁膜９７の上面９７ａが凸状に設けられているので、反射板ＲＦで反射され素子絶縁膜９７の上面９７ａを透過する光が集光される。
【００８７】
なお、上述した第１変形例から第６変形例の構成は適宜組み合わせることができる。第１変形例及び第２変形例は、第３変形例から第６変形例のいずれかの構成と組み合わせることができる。また、第３変形例及び第４変形例は、第５変形例又は第６変形例の構成と組み合わせることができる。
【００８８】
（第２実施形態）
図１４は、第２実施形態に係る発光素子を模式的に示す断面図である。図１４に示すように、第２実施形態の表示装置１Ａにおいて、発光素子３ｅの第２面３１ｂは、第１面３１ａ側に凹む凹状に設けられている。表示装置１Ａは、さらに、発光素子３ｅのそれぞれに設けられたレンズ部材５２を有する。レンズ部材５２は、ガラスで形成されたボールレンズである。
【００８９】
レンズ部材５２は、カソード電極２３を介して第２面３１ｂの上に設けられている。第２面３１ｂは、レンズ部材５２の曲面に沿うように湾曲した曲面を有し、レンズ部材５２と同程度の曲率を有する。レンズ部材５２は、平面視で、複数の半導体ナノワイヤ３２と重なる位置に設けられる。レンズ部材５２の外径は、発光素子３ｅの幅と同程度である。ただし、レンズ部材５２の外径は、発光素子３ｅの幅と異なっていてもよい。レンズ部材５２の屈折率は、１．４５以上１．５５以下程度である。
【００９０】
これにより、複数の半導体ナノワイヤ３２から第３方向Ｄｚに出射された光は、半導体基板３１の第２面３１ｂ及びレンズ部材５２を透過する。光の進行方向は、レンズ部材５２と空気との屈折率の差に応じて、第３方向Ｄｚに平行な方向に向けられる。また、第２面３１ｂが凹状に設けられているので、レンズ部材５２の、発光素子３ｅに対する位置決めが容易である。
【００９１】
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
【符号の説明】
【００９２】
１、１Ａ  表示装置
２  アレイ基板
３、３ａ、３ｂ、３ｃ、３ｄ、３Ｒ、３Ｇ、３Ｂ  発光素子
７  円偏光板
１１、Ｐｉｘ  画素
１１Ｒ  第１画素
１１Ｇ  第２画素
１１Ｂ  第３画素
１２  駆動回路
２１  基板
２２  アノード電極
２３  カソード電極
３１  半導体基板
３２  半導体ナノワイヤ
３３  ｎ型半導体
３４  活性層
３５  ｐ型半導体
３６  保護層
５１  隔壁
５２  レンズ部材
ＲＦ  反射板
ＣＮ  接続層
ＳＳＴ  書込トランジスタ
ＤＲＴ  駆動トランジスタ
ＰＶＤＤ  アノード電源電位
ＰＶＳＳ  カソード電源電位
Ｌ１  アノード電源線
Ｌ２  映像信号線
Ｌ３  リセット信号線
Ｌ４  初期化信号線
Ｌ１０  カソード電源線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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