(57)【要約】【課題】  ２つのセンス抵抗に流れるセンス電流の値を、共通の比較器とＡ／Ｄ変換器によって検出する。【解決手段】  スイッチング回路であって、高電位配線と、低電位配線と、前記高電位配線と前記低電位配線の間に接続された第１メインスイッチング素子と、前記高電位配線と前記低電位配線の間に直列に接続された第１センススイッチング素子及び第１センス抵抗と、前記高電位配線と前記低電位配線の間に接続された第２メインスイッチング素子と、前記高電位配線と前記低電位配線の間に直列に接続された第２センススイッチング素子及び第２センス抵抗と、前記第１センス抵抗に生じる電圧から前記第２センス抵抗に生じる電圧を減算した差分値と相関を有する出力電圧を出力する比較器と、前記比較器の前記出力電圧をＡ／Ｄ変換するＡ／Ｄ変換器を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
スイッチング回路であって、
高電位配線と、
低電位配線と、
前記高電位配線と前記低電位配線の間に接続された第１メインスイッチング素子と、
前記高電位配線と前記低電位配線の間に直列に接続された第１センススイッチング素子及び第１センス抵抗と、
前記高電位配線と前記低電位配線の間に接続された第２メインスイッチング素子と、
前記高電位配線と前記低電位配線の間に直列に接続された第２センススイッチング素子及び第２センス抵抗と、
前記第１センス抵抗に生じる電圧から前記第２センス抵抗に生じる電圧を減算した差分値と相関を有する出力電圧を出力する比較器と、
前記比較器の前記出力電圧をＡ／Ｄ変換するＡ／Ｄ変換器、
を有し、
前記第１メインスイッチング素子のゲートが前記第１センススイッチング素子のゲートに接続されており、
前記第２メインスイッチング素子のゲートが前記第２センススイッチング素子のゲートに接続されている、
スイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、スイッチング回路に関する。
【０００２】
特許文献１には、スイッチング素子をスイッチングさせるスイッチング回路が開示されている。このスイッチング回路は、高電位配線と低電位配線の間に接続されたメインスイッチング素子を有している。また、高電位配線と低電位配線の間に、センススイッチング素子とセンス抵抗の直列回路が接続されている。メインスイッチング素子のゲートは、センススイッチング素子のゲートに接続されている。したがって、メインスイッチング素子がオンすると、センススイッチング素子もオンする。センススイッチング素子とセンス抵抗の直列回路は、メインスイッチング素子の電流を検出するために設けられている。メインスイッチング素子に電流が流れると、その電流の大きさと相関を有する大きさのセンス電流がセンススイッチング素子とセンス抵抗の直列回路に流れる。このため、センス抵抗に、センス電流の大きさに応じた電圧が生じる。特許文献１のスイッチング回路は、センス抵抗に生じる電圧を検出する比較器（差動増幅器）と、比較器の出力電圧をＡ／Ｄ変換するＡ／Ｄ変換器を有している。したがって、Ａ／Ｄ変換器でセンス電流をデジタル値として検出することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２７１０９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高電位配線と低電位配線の間に、２つのメインスイッチング素子を並列に接続する場合がある。この場合、各メインスイッチング素子の電流を検出するために、高電位配線と低電位配線の間に、センススイッチング素子とセンス抵抗の直列回路を２つ並列に接続することができる。この場合に、各センス抵抗に対して比較器とＡ／Ｄ変換器を設けると、スイッチング回路が大型化する。したがって、本明細書では、２つのセンス抵抗に流れるセンス電流の値を、共通の比較器とＡ／Ｄ変換器によって検出可能な技術を提案する。
【課題を解決するための手段】
【０００５】
本明細書が開示するスイッチング回路は、高電位配線と、低電位配線と、前記高電位配線と前記低電位配線の間に接続された第１メインスイッチング素子と、前記高電位配線と前記低電位配線の間に直列に接続された第１センススイッチング素子及び第１センス抵抗と、前記高電位配線と前記低電位配線の間に接続された第２メインスイッチング素子と、前記高電位配線と前記低電位配線の間に直列に接続された第２センススイッチング素子及び第２センス抵抗と、前記第１センス抵抗に生じる電圧から前記第２センス抵抗に生じる電圧を減算した差分値と相関を有する出力電圧を出力する比較器と、前記比較器の前記出力電圧をＡ／Ｄ変換するＡ／Ｄ変換器を有する。前記第１メインスイッチング素子のゲートが前記第１センススイッチング素子のゲートに接続されている。前記第２メインスイッチング素子のゲートが前記第２センススイッチング素子のゲートに接続されている。
【０００６】
なお、上記の「差分値と相関を有する出力電圧」は、差分値そのものであってもよいし、差分値を定数倍した電圧であってもよいし、差分値または差分値を定数倍した電圧をレベルシフトした電圧であってもよい。
【０００７】
このスイッチング回路では、第１センススイッチング素子と第１センス抵抗の直列回路に第１メインスイッチング素子に対応するセンス電流（以下、第１センス電流という）が流れ、第２センススイッチング素子と第２センス抵抗の直列回路に第２メインスイッチング素子に対応するセンス電流（以下、第２センス電流という）が流れる。第１センス電流が流れているとともに第２センス電流が流れていないときは、差分値は、第１センス抵抗に生じる電圧（すなわち、第１センス電流に比例する電圧）から第２センス抵抗に生じる電圧（すなわち、略０Ｖ）を減算した値となる。すなわち、差分値がプラスの値となり、その絶対値は第１センス電流の大きさに比例する。第２センス電流が流れているとともに第１センス電流が流れていないときは、差分値は、第１センス抵抗に生じる電圧（すなわち、略０Ｖ）から第２センス抵抗に生じる電圧（すなわち、第２センス電流に比例する電圧）を減算した値となる。すなわち、差分値がマイナスの値となり、その絶対値は第２センス電流の大きさに比例する。したがって、差分値がプラスであるかマイナスであるかによって、第１センス電流と第２センス電流の何れが流れているかが分かる。また、差分値の絶対値によって、第１センス電流と第２センス電流の大きさが分かる。比較器は、差分値と相関を有する出力電圧を出力し、その出力電圧はＡ／Ｄ変換器によってＡ／Ｄ変換される。したがって、Ａ／Ｄ変換器でＡ／Ｄ変換された値から、第１センス電流と第２センス電流の何れが流れているか、及び、第１センス電流と第２センス電流の大きさが分かる。このように、このスイッチング回路によれば、共通の比較器とＡ／Ｄ変換器によって、第１センス電流と第２センス電流を検出することができる。
【図面の簡単な説明】
【０００８】
【図１】実施形態のスイッチング回路の回路図。
【図２】実施形態のスイッチング回路の動作中の各電圧の変化を示すグラフ。
【図３】第１変形例のスイッチング回路の回路図。
【図４】第１変形例のスイッチング回路の動作中の各電圧の変化を示すグラフ。
【図５】第２変形例のスイッチング回路の回路図。
【発明を実施するための形態】
【０００９】
図１に示す実施形態のスイッチング回路１０は、高電位配線１２と、グランド１４（低電位配線）と、半導体チップ１６と、半導体チップ１８と、センス抵抗２０と、センス抵抗２２を有している。高電位配線１２には、グランド１４よりも高い電位が印加されている。半導体チップ１６と半導体チップ１８は、高電位配線１２からグランド１４へ流れる電流を制御するスイッチング素子を備えている。
【００１０】
半導体チップ１６は、メインＩＧＢＴ（insulated gate bipolar transistor）１６ｍとセンスＩＧＢＴ１６ｓを有している。メインＩＧＢＴ１６ｍとセンスＩＧＢＴ１６ｓは、共通のシリコン基板内に設けられており、略同一の構造を有している。センスＩＧＢＴ１６ｓのサイズは、メインＩＧＢＴ１６ｍのサイズよりも小さい。メインＩＧＢＴ１６ｍのコレクタは、高電位配線１２に接続されている。メインＩＧＢＴ１６ｍのエミッタは、直接グランド１４に接続されている。センスＩＧＢＴ１６ｓのコレクタは、高電位配線１２に接続されている。センスＩＧＢＴ１６ｓのエミッタは、センス抵抗２０を介してグランド１４に接続されている。すなわち、高電位配線１２とグランド１４の間に、センスＩＧＢＴ１６ｓとセンス抵抗２０の直列回路が接続されている。センス抵抗２０は、抵抗値Ｒ２０を有している。メインＩＧＢＴ１６ｍのゲートとセンスＩＧＢＴ１６ｓのゲートは、互いに接続されている。メインＩＧＢＴ１６ｍのゲートとセンスＩＧＢＴ１６ｓのゲートは、共通のゲート駆動回路２４に接続されている。ゲート駆動回路２４は、メインＩＧＢＴ１６ｍとセンスＩＧＢＴ１６ｓのゲート電圧Ｖｇ１６を制御する。したがって、メインＩＧＢＴ１６ｍとセンスＩＧＢＴ１６ｓは同時にオン‐オフする。メインＩＧＢＴ１６ｍとセンスＩＧＢＴ１６ｓがオンすると、メインＩＧＢＴ１６ｍにメイン電流Ｉ１６ｍが流れるとともにセンスＩＧＢＴ１６ｓにセンス電流Ｉ１６ｓが流れる。センスＩＧＢＴ１６ｓのサイズはメインＩＧＢＴ１６ｍのサイズよりも小さいので、センス電流Ｉ１６ｓはメイン電流Ｉ１６ｍよりも小さい。センス電流Ｉ１６ｓとメイン電流Ｉ１６ｍの比は、センスＩＧＢＴ１６ｓのサイズとメインＩＧＢＴ１６ｍのサイズの比と略等しい。したがって、センス電流Ｉ１６ｓは、メイン電流Ｉ１６ｍよりも小さく、かつ、メイン電流Ｉ１６ｍと相関を有する電流である。センス電流Ｉ１６ｓは、センス抵抗２０を通ってグランド１４へ流れる。したがって、センス抵抗２０の両端の間に、センス電流Ｉ１６ｓに比例する電圧が生じる。すなわち、センスＩＧＢＴ１６ｓのエミッタの電位Ｖ１６ｓは、センス電流Ｉ１６ｓに比例する。電位Ｖ１６ｓは、Ｖ１６ｓ＝Ｒ２０・Ｉ１６ｓの関係を満たす。
【００１１】
半導体チップ１８は、メインＦＥＴ（field effect transistor）１８ｍとセンスＦＥＴ１８ｓを有している。メインＦＥＴ１８ｍとセンスＦＥＴ１８ｓは、共通の炭化珪素基板内に設けられており、略同一の構造を有している。センスＦＥＴ１８ｓのサイズは、メインＦＥＴ１８ｍのサイズよりも小さい。メインＦＥＴ１８ｍのドレインは、高電位配線１２に接続されている。メインＦＥＴ１８ｍのソースは、直接グランド１４に接続されている。センスＦＥＴ１８ｓのドレインは、高電位配線１２に接続されている。センスＦＥＴ１８ｓのソースは、センス抵抗２２を介してグランド１４に接続されている。すなわち、高電位配線１２とグランド１４の間に、センスＦＥＴ１８ｓとセンス抵抗２２の直列回路が接続されている。センス抵抗２２は、抵抗値Ｒ２２を有している。メインＦＥＴ１８ｍのゲートとセンスＦＥＴ１８ｓのゲートは互いに接続されている。メインＦＥＴ１８ｍのゲートとセンスＦＥＴ１８ｓのゲートは、共通のゲート駆動回路２６に接続されている。ゲート駆動回路２６は、メインＦＥＴ１８ｍとセンスＦＥＴ１８ｓのゲート電圧Ｖｇ１８を制御する。したがって、メインＦＥＴ１８ｍとセンスＦＥＴ１８ｓは同時にオン‐オフする。メインＦＥＴ１８ｍとセンスＦＥＴ１８ｓがオンすると、メインＦＥＴ１８ｍにメイン電流Ｉ１８ｍが流れるとともにセンスＦＥＴ１８ｓにセンス電流Ｉ１８ｓが流れる。センスＦＥＴ１８ｓのサイズはメインＦＥＴ１８ｍのサイズよりも小さいので、センス電流Ｉ１８ｓはメイン電流Ｉ１８ｍよりも小さい。センス電流Ｉ１８ｓとメイン電流Ｉ１８ｍの比は、センスＦＥＴ１８ｓのサイズとメインＦＥＴ１８ｍのサイズの比と略等しい。したがって、センス電流Ｉ１８ｓは、メイン電流Ｉ１８ｍよりも小さく、かつ、メイン電流Ｉ１８ｍと相関を有する電流である。センス電流Ｉ１８ｓは、センス抵抗２２を通ってグランド１４へ流れる。したがって、センス抵抗２２の両端の間に、センス電流Ｉ１８ｓに比例する電圧が生じる。すなわち、センスＦＥＴ１８ｓのソースの電位Ｖ１８ｓは、センス電流Ｉ１８ｓに比例する。電位Ｖ１８ｓは、Ｖ１８ｓ＝Ｒ２２・Ｉ１８ｓの関係を満たす。
【００１２】
スイッチング回路１０は、比較器３０、温度センサ３２、及び、制御基板４０を有している。
【００１３】
比較器３０の非反転入力端子は、センスＩＧＢＴ１６ｓのエミッタに接続されている。非反転入力端子には、センスＩＧＢＴ１６ｓのエミッタの電位Ｖ１６ｓが印加される。比較器３０の反転入力端子は、センスＦＥＴ１８ｓのソースに接続されている。反転入力端子には、センスＦＥＴ１８ｓのソースの電位Ｖ１８ｓが印加される。比較器３０は、電位Ｖ１６ｓから電位Ｖ１８ｓを減算した差分値に増幅率Ａを乗算した値と等しい大きさの電位を出力電圧Ｖｏｕｔとして出力する。すなわち、Ｖｏｕｔ＝Ａ（Ｖ１６ｓ−Ｖ１８ｓ）の関係が満たされる。
【００１４】
温度センサ３２は、半導体チップ１６、１８の温度を測定する。
【００１５】
制御基板４０は、Ａ／Ｄ変換器４２、Ａ／Ｄ変換器４４、演算器４６、及び、メモリ４８を有している。Ａ／Ｄ変換器４２は、比較器３０の出力電圧ＶｏｕｔをＡ／Ｄ変換する。Ａ／Ｄ変換器４４は、温度センサ３２の出力電圧（すなわち、温度を示す値）をＡ／Ｄ変換する。メモリ４８は、半導体チップ１６、１８の制御ルールを記憶している。演算器４６は、Ａ／Ｄ変換器４２の出力値（すなわち、出力電圧Ｖｏｕｔ）と、Ａ／Ｄ変換器４４の出力値（すなわち、温度）と、メモリ４８が記憶する制御ルールに従って、ゲート駆動回路２４、２６に指令値を送信する。ゲート駆動回路２４、２６は、指令値に従って、半導体チップ１６、１８を制御する。
【００１６】
演算器４６は、メインＩＧＢＴ１６ｍとメインＦＥＴ１８ｍを繰り返しスイッチングさせることで、高電位配線１２からグランド１４へ流れる電流を制御する。メインＩＧＢＴ１６ｍは、メインＦＥＴ１８ｍよりも電流容量が大きい一方で、メインＦＥＴ１８ｍよりも損失が生じやすい。演算器４６は、高電位配線１２からグランド１４へ流れる電流が小さい場合には、メインＩＧＢＴ１６ｍをオフ状態に維持し、メインＦＥＴ１８ｍをスイッチングさせてこの電流を制御する。これによって、スイッチング素子で生じる損失を低減する。また、演算器４６は、高電位配線１２からグランド１４へ流れる電流が大きい場合には、メインＦＥＴ１８ｍをオフ状態に維持し、電流容量が大きいメインＩＧＢＴ１６ｍをスイッチングさせてこの電流を制御する。
【００１７】
図２は、スイッチング回路１０の動作中における各電位の変化を示している。図２の期間Ｔ１では、ゲート電圧Ｖｇ１６がゲートオン電圧Ｖｇｏｎに維持され、ゲート電圧Ｖｇ１８がゲートオフ電圧Ｖｇｏｆｆに維持される。したがって、期間Ｔ１では、メインＩＧＢＴ１６ｍとセンスＩＧＢＴ１６ｓがオンしており、メインＦＥＴ１８ｍとセンスＦＥＴ１８ｓがオフしている。この場合、メインＩＧＢＴ１６ｍにメイン電流Ｉ１６ｍが流れるとともに、センスＩＧＢＴ１６ｓにセンス電流Ｉ１６ｓが流れる。このため、センスＩＧＢＴ１６ｓのエミッタの電位Ｖ１６ｓが、センス電流Ｉ１６ｓに比例する電位となる。他方、メインＦＥＴ１８ｍとセンスＦＥＴ１８ｓには電流が流れないので、センス電流Ｉ１８ｓは略ゼロとなる。したがって、センスＦＥＴ１８ｓのソースの電位Ｖ１８ｓは、略０Ｖとなる。このため、期間Ｔ１では、比較器３０の出力電圧Ｖｏｕｔが、Ｖｏｕｔ＝Ａ・Ｖ１６ｓの関係を満たす。このように、期間Ｔ１では、出力電圧Ｖｏｕｔがプラスの値となり、出力電圧Ｖｏｕｔの絶対値がセンス電流Ｉ１６ｓの大きさを示す。センス電流Ｉ１６ｓはメイン電流Ｉ１６ｍに相関を有するので、期間Ｔ１における出力電圧Ｖｏｕｔの絶対値は、メイン電流Ｉ１６ｍの大きさを示す。
【００１８】
図２の期間Ｔ２では、ゲート電圧Ｖｇ１８がゲートオン電圧Ｖｇｏｎに維持され、ゲート電圧Ｖｇ１６がゲートオフ電圧Ｖｇｏｆｆに維持される。したがって、期間Ｔ２では、メインＦＥＴ１８ｍとセンスＦＥＴ１８ｓがオンしており、メインＩＧＢＴ１６ｍとセンスＩＧＢＴ１６ｓがオフしている。この場合、メインＦＥＴ１８ｍにメイン電流Ｉ１８ｍが流れるとともに、センスＦＥＴ１８ｓにセンス電流Ｉ１８ｓが流れる。このため、センスＦＥＴ１８ｓのソースの電位Ｖ１８ｓが、センス電流Ｉ１８ｓに比例する電位となる。他方、メインＩＧＢＴ１６ｍとセンスＩＧＢＴ１６ｓには電流が流れないので、センス電流Ｉ１６ｓは略ゼロとなる。したがって、センスＩＧＢＴ１６ｓのエミッタの電位Ｖ１６ｓは、略０Ｖとなる。このため、期間Ｔ２では、比較器３０の出力電圧Ｖｏｕｔが、Ｖｏｕｔ＝−Ａ・Ｖ１８ｓの関係を満たす。このように、期間Ｔ２では、出力電圧Ｖｏｕｔがマイナスの値となり、出力電圧Ｖｏｕｔの絶対値がセンス電流Ｉ１８ｓの大きさを示す。センス電流Ｉ１８ｓはメイン電流Ｉ１８ｍに相関を有するので、期間Ｔ２における出力電圧Ｖｏｕｔの絶対値は、メイン電流Ｉ１８ｍの大きさを示す。
【００１９】
以上に説明したように、半導体チップ１６（すなわち、メインＩＧＢＴ１６ｍとセンスＩＧＢＴ１６ｓ）がオンしているときには、出力電圧Ｖｏｕｔがプラスの値となり、その絶対値がメイン電流Ｉ１６ｍの大きさを示す。また、半導体チップ１８（すなわち、メインＦＥＴ１８ｍとセンスＦＥＴ１８ｓ）がオンしているときには、出力電圧Ｖｏｕｔがマイナスの値となり、その絶対値がメイン電流Ｉ１８ｍの大きさを示す。Ａ／Ｄ変換器４２は、出力電圧Ｖｏｕｔをデジタル値に変換し、そのデジタル値を演算器４６に送信する。演算器４６は、受信した出力電圧Ｖｏｕｔがプラスの値であるかマイナスの値であるかを判定することにより、半導体チップ１６がオンしているか、半導体チップ１８がオンしているかを判別することができる。また、演算器４６は、受信した出力電圧Ｖｏｕｔの絶対値から、メイン電流Ｉ１６ｍまたはメイン電流Ｉ１８ｍの大きさを特定することができる。したがって、演算器４６は、特定した電流値に基づいて、ゲート駆動回路２４、２６へ指令を送ることができる。
【００２０】
以上に説明したように、実施形態のスイッチング回路１０によれば、共通の比較器３０及びＡ／Ｄ変換器４２によって、半導体チップ１６に流れる電流と半導体チップ１８に流れる電流の両方を検出することができる。半導体チップ毎に比較器とＡ／Ｄ変換器を設ける必要がないので、スイッチング回路を小型化することができる。
【００２１】
図３は、第１変形例のスイッチング回路を示している。図３のスイッチング回路では、比較器３０の入力側にレベルシフト回路３４が設けられている。図３のスイッチング回路のその他の構成は、図１のスイッチング回路１０と等しい。
【００２２】
レベルシフト回路３４には、センスＩＧＢＴ１６ｓのエミッタの電位Ｖ１６ｓが入力される。レベルシフト回路３４は、電位Ｖ１６ｓを参照電圧Ｖｒｅｆだけ上昇させた電位（Ｖ１６ｓ＋Ｖｒｅｆ）を出力する。電位（Ｖ１６ｓ＋Ｖｒｅｆ）は、比較器３０の非反転入力端子に入力される。また、レベルシフト回路３４には、センスＦＥＴ１８ｓのソースの電位Ｖ１８ｓが入力される。レベルシフト回路３４は、電位Ｖ１８ｓを参照電圧Ｖｒｅｆだけ低下させた電位（Ｖ１８ｓ−Ｖｒｅｆ）を出力する。電位（Ｖ１８ｓ−Ｖｒｅｆ）は、比較器３０の反転入力端子に入力される。したがって、比較器３０の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ａ（Ｖ１６ｓ−Ｖ１８ｓ＋２Ｖｒｅｆ）の関係を満たす。
【００２３】
図４は、第１変形例のスイッチング回路の動作中における各電位の変化を示している。図４に示すように、半導体チップ１６がオンしている期間Ｔ１では、出力電圧Ｖｏｕｔが、Ｖｏｕｔ＝Ａ（Ｖ１６ｓ＋２Ｖｒｅｆ）の関係を満たす。また、半導体チップ１８がオンしている期間Ｔ２では、出力電圧Ｖｏｕｔが、Ｖｏｕｔ＝Ａ（−Ｖ１８ｓ＋２Ｖｒｅｆ）の関係を満たす。期間Ｔ２の出力電圧Ｖｏｕｔがプラスの値となるように、参照電圧Ｖｒｅｆは設定されている。このように、レベルシフト回路３４を設けることで、出力電圧Ｖｏｕｔを常にプラスの値とすることができる。このため、Ａ／Ｄ変換器４２の入力電圧範囲がプラスの電圧のみに制限されている場合であっても、Ａ／Ｄ変換器４２が正常に動作することが可能となる。演算器４６は、出力電圧Ｖｏｕｔが参照電圧２Ａ・Ｖｒｅｆよりも高い場合に半導体チップ１６がオンしていると判定することができる。この場合、演算器４６は、出力電圧Ｖｏｕｔと参照電圧２Ａ・Ｖｒｅｆの差分値（すなわち、Ａ・Ｖ１６ｓ）の絶対値を、メイン電流Ｉ１６ｍを示す値として検出することができる。また、演算器４６は、出力電圧Ｖｏｕｔが参照電圧２Ａ・Ｖｒｅｆよりも低い場合に半導体チップ１８がオンしていると判定することができる。この場合、演算器４６は、出力電圧Ｖｏｕｔと参照電圧２Ａ・Ｖｒｅｆの差分値（すなわち、−Ａ・Ｖ１８ｓ）の絶対値を、メイン電流Ｉ１８ｍを示す値として検出することができる。
【００２４】
なお、図３のレベルシフト回路３４に代えてまたはレベルシフト回路３４に加えて、比較器３０の出力端子とＡ／Ｄ変換器４２の入力端子の間にレベルシフト回路を設けてもよい。このような構成でも、Ａ／Ｄ変換器４２の入力端子に常にプラスの電圧を印加することができる。
【００２５】
図５は、第２変形例のスイッチング回路を示している。図５では、Ａ／Ｄ変換器４２、４４が制御基板４０から分離されている。図５のスイッチング回路では、Ａ／Ｄ変換器４２、４４はグランド１４を基準電位として動作する一方で、制御基板４０はグランド１４よりも低い電位を基準電位として動作する。このため、Ａ／Ｄ変換器４２と制御基板４０の間に絶縁素子６０（例えば、フォトカプラ等）が介装されており、Ａ／Ｄ変換器４２から制御基板４０に絶縁素子６０を介して信号が送信される。また、Ａ／Ｄ変換器４４と制御基板４０の間に絶縁素子６２が介装されており、Ａ／Ｄ変換器４４から制御基板４０に絶縁素子６２を介して信号が送信される。このように、制御基板４０とＡ／Ｄ変換器４２、４４の間が絶縁された状態で、これらの間での信号の送受信が可能とされている。
【００２６】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００２７】
１０  ：スイッチング回路
１２  ：高電位配線
１４  ：グランド
１６  ：半導体チップ
１６ｍ：メインＩＧＢＴ
１６ｓ：センスＩＧＢＴ
１８  ：半導体チップ
１８ｍ：メインＦＥＴ
１８ｓ：センスＦＥＴ
２０  ：センス抵抗
２２  ：センス抵抗
２４  ：ゲート駆動回路
２６  ：ゲート駆動回路
３０  ：比較器
３２  ：温度センサ
４０  ：制御基板
４２  ：Ａ／Ｄ変換器
４４  ：Ａ／Ｄ変換器
４６  ：演算器
４８  ：メモリ
【図１】
2020102769.tif 000003
【図２】
2020102769.tif 000004
【図３】
2020102769.tif 000005
【図４】
2020102769.tif 000006
【図５】
2020102769.tif 000007