(57)【要約】【課題】集積度及び信頼性が向上した半導体装置を提供する。【解決手段】回路素子とその上に配置される第１接合パッドを含む第１半導体構造物、第１半導体構造物と接続される第２半導体構造物を含み、第２半導体構造物は第１半導体構造物に向かう第１面と対向する第２面を有するベース層、その第１面上に離隔積層される第１ゲート電極とその一部を貫通して延長される第１チャネルを含む第１メモリセル構造物、第１ゲート電極下部で離隔積層される第２ゲート電極とその一部を貫通して延長される第２チャネルを含む第２メモリセル構造物、第１、第２メモリセル構造物間に配置され、第１、第２チャネルに電気的に接続されるビットライン、ベース層の第２面上で離隔配置される第１、第２導電層、その上に配置され、第２導電層の一部を露出させる開口部を有するパッド絶縁層、第２メモリセル構造物の下部で第１接合パッドと対応するように配置される第２接合パッドを含む。【選択図】  図４
2020102613.tif 000002
【特許請求の範囲】
【請求項１】
基板と、前記基板上に配置される複数の回路素子と、前記回路素子上に各々配置される複数の第１接合パッドと、を含む第１半導体構造物と、
前記第１半導体構造物上で前記第１半導体構造物と接続される第２半導体構造物と、を有し、
前記第２半導体構造物は、前記第１半導体構造物に向かう第１面と前記第１面と対向する第２面とを有するベース層と、
前記ベース層の第１面上で前記第１面に垂直な方向に沿って互いに離隔して積層される第１ゲート電極と、前記第１ゲート電極の少なくとも一部を貫通して延長される第１チャネルと、を含む第１メモリセル構造物と、
前記第１ゲート電極の下部で前記第１面に垂直な方向に沿って互いに離隔して積層される第２ゲート電極と、前記第２ゲート電極の少なくとも一部を貫通して延長される第２チャネルと、を含む第２メモリセル構造物と、
前記第１メモリセル構造物と前記第２メモリセル構造物との間に配置され、前記第１及び第２チャネルに共通に電気的に接続されるビットラインと、
前記ベース層の第２面上で互いに離隔して配置される第１及び第２導電層と、
前記第１及び第２導電層上に配置され、前記第２導電層の一部を露出させる開口部を有するパッド絶縁層と、
前記第２メモリセル構造物の下部で前記第１接合パッドと対応するように配置される複数の第２接合パッドと、を含むことを特徴とする半導体装置。
【請求項２】
前記ビットラインと並行して配置され、前記第２導電層と電気的に接続される複数の接続パッドをさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２導電層と前記接続パッドとの間に配置され、前記第２導電層及び前記接続パッドを電気的に接続する第１コンタクトプラグをさらに有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１コンタクトプラグは、複数個からなり、１つの前記第２導電層に前記第１コンタクトプラグの複数個が接続されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１コンタクトプラグは、前記ベース層を貫通して前記第２導電層と直接接続されることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記接続パッドと前記第２接合パッドとの間に配置され、前記第２接合パッドの少なくとも１つと前記接続パッドとを電気的に接続する第２コンタクトプラグをさらに有することを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記接続パッドは、前記ビットラインと実質的に同一の厚さを有することを特徴とする請求項２に記載の半導体装置。
【請求項８】
前記第１導電層は、前記第１及び第２ゲート電極と重畳するよう配置され、前記第２導電層は、前記第１及び第２ゲート電極と重畳しないように前記第１及び第２ゲート電極から水平方向に離隔して配置されることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第１導電層は、前記第１チャネルに電気的信号を印加するソースラインを構成し、
前記第２導電層は、前記第１導電層と電気的に分離されることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記第１及び第２導電層は、実質的に同一の高さレベルに位置し、実質的に同一の厚さを有することを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記第１導電層は、前記ベース層の第２面と平行に延長されるプレート形状を有することを特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記開口部を定義する前記パッド絶縁層の側面及び前記開口部によって露出した前記第２導電層の上面は、前記半導体装置の外側に露出することを特徴とする請求項１に記載の半導体装置。
【請求項１３】
前記第２半導体構造物は、前記パッド絶縁層の開口部によって露出した前記第２導電層上に配置され、前記第２導電層と異なる物質を含む接続層をさらに含むことを特徴とする請求項１に記載の半導体装置。
【請求項１４】
前記第１及び第２チャネルは、前記ベース層に向かって幅が狭くなるように傾斜した側面を有することを特徴とする請求項１に記載の半導体装置。
【請求項１５】
前記第２メモリセル構造物の下部に配置され、前記第２チャネルに電気的信号を印加するソースラインを構成する第３導電層をさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項１６】
前記第１及び第２チャネルとの電気的接続のために、前記ビットラインの上下にそれぞれ配置される導電性の接続部をさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項１７】
基板と、前記基板上に配置される複数の回路素子と、前記回路素子上に各々配置される複数の第１接合パッドとを含む第１半導体構造物と、
前記第１半導体構造物上で前記第１半導体構造物と接続され、ベース層と、前記ベース層の下面上で、前記下面に垂直な方向に沿って積層される複数のメモリセル構造物と、前記メモリセル構造物の間に配置され、上下の前記メモリセル構造物の間で共有される少なくとも１つの配線ラインと、前記ベース層の上面上で互いに離隔して配置される第１及び第２導電層と、前記第１及び第２導電層上に配置され、前記第２導電層の一部を露出させる開口部を有するパッド絶縁層と、前記第２導電層の下部で前記配線ラインと並行して配置され、前記第２導電層と電気的に接続される複数の接続パッドと、前記メモリセル構造物の下部で前記第１接合パッドと対応するように配置される複数の第２接合パッドと、を含む第２半導体構造物と、を有することを特徴とする半導体装置。
【請求項１８】
前記接続パッドの上面及び下面にそれぞれ配置される複数のコンタクトプラグをさらに有することを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第２導電層は、前記接続パッド及び前記コンタクトプラグを介して前記第２接合パッドの少なくとも１つと電気的に接続されることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記第２導電層は、前記第１半導体構造物の入出力回路と電気的に接続されることを特徴とする請求項１７に記載の半導体装置。
【請求項２１】
それぞれの前記メモリセル構造物は、前記ベース層の下面上に垂直な方向に沿って互いに離隔して積層されるゲート電極及び前記ゲート電極を貫通して延長されるチャネルを含み、
前記少なくとも１つの配線ラインは、隣接する前記メモリセル構造物の前記チャネルに共通に電気的に接続されるビットラインを含むことを特徴とする請求項１７に記載の半導体装置。
【請求項２２】
前記少なくとも１つの配線ラインは、隣接する前記メモリセル構造物の前記チャネルに共通に電気的に接続されるソースラインをさらに含むことを特徴とする請求項２１に記載の半導体装置。
【請求項２３】
前記第２半導体構造物は、上端に前記パッド絶縁層の開口部に沿ったリセス領域を有することを特徴とする請求項１７に記載の半導体装置。
【請求項２４】
基板と、前記基板上に配置される複数の回路素子と、及び前記回路素子上に各々配置される複数の第１接合パッドと、を含む第１半導体構造物と、
前記第１半導体構造物上で前記第１半導体構造物と接続され、ベース層と、前記ベース層の下面上で、前記下面に垂直な方向に沿って積層され、垂直に積層されたゲート電極を含む複数のメモリセル構造物と、前記メモリセル構造物の間に配置され、上下の前記メモリセル構造物の間で共有される少なくとも１つの配線ラインと、前記ゲート電極の上部で前記ベース層上に配置される第１導電層と、前記第１導電層と水平方向に離隔して配置され、外部装置との電気的接続のために提供される第２導電層と、前記第１及び第２導電層上に配置され、前記第２導電層の一部を露出させる開口部を有するパッド絶縁層と、前記第２導電層の下部で前記配線ラインと並行して配置され、前記第２導電層と電気的に接続される複数の接続パッドと、前記メモリセル構造物の下部で前記第１接合パッドと対応するように配置される複数の第２接合パッドと、を含む第２半導体構造物と、を有することを特徴とする半導体装置。
【請求項２５】
前記第１導電層は、下部の前記メモリセル構造物に電気信号を印加するソースラインであることを特徴とする請求項２４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、集積度及び信頼性が向上した半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、その体積が次第に小さくなりながらも高容量のデータ処理を要することが求められている。
そのため、このような半導体装置を構成する半導体素子の集積度を高める必要がある。
【０００３】
上記に対し、半導体装置の集積度を向上させるための方法の１つとして、既存の平面トランジスタ構造の代わりに垂直トランジスタ構造を有する半導体装置が提案されている。
そして、垂直トランジスタ構造の集積度及び信頼性を向上させることが課題となっている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は上記従来の垂直トランジスタ構造を有する半導体装置における課題に鑑みてなされたものであって、本発明の目的は、集積度及び信頼性が向上した半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明による半導体装置は、基板と、前記基板上に配置される複数の回路素子と、前記回路素子上に各々配置される複数の第１接合パッドと、を含む第１半導体構造物と、前記第１半導体構造物上で前記第１半導体構造物と接続される第２半導体構造物と、を有し、前記第２半導体構造物は、前記第１半導体構造物に向かう第１面と前記第１面と対向する第２面とを有するベース層と、前記ベース層の第１面上で前記第１面に垂直な方向に沿って互いに離隔して積層される第１ゲート電極と、前記第１ゲート電極の少なくとも一部を貫通して延長される第１チャネルと、を含む第１メモリセル構造物と、前記第１ゲート電極の下部で前記第１面に垂直な方向に沿って互いに離隔して積層される第２ゲート電極と、前記第２ゲート電極の少なくとも一部を貫通して延長される第２チャネルと、を含む第２メモリセル構造物と、前記第１メモリセル構造物と前記第２メモリセル構造物との間に配置され、前記第１及び第２チャネルに共通に電気的に接続されるビットラインと、前記ベース層の第２面上で互いに離隔して配置される第１及び第２導電層と、前記第１及び第２導電層上に配置され、前記第２導電層の一部を露出させる開口部を有するパッド絶縁層と、前記第２メモリセル構造物の下部で前記第１接合パッドと対応するように配置される複数の第２接合パッドと、を含むことを特徴とする。
【０００６】
また、上記目的を達成するためになされた本発明による半導体装置は、基板と、前記基板上に配置される複数の回路素子と、前記回路素子上に各々配置される複数の第１接合パッドとを含む第１半導体構造物と、前記第１半導体構造物上で前記第１半導体構造物と接続され、ベース層と、前記ベース層の下面上で、前記下面に垂直な方向に沿って積層される複数のメモリセル構造物と、前記メモリセル構造物の間に配置され、上下の前記メモリセル構造物の間で共有される少なくとも１つの配線ラインと、前記ベース層の上面上で互いに離隔して配置される第１及び第２導電層と、前記第１及び第２導電層上に配置され、前記第２導電層の一部を露出させる開口部を有するパッド絶縁層と、前記第２導電層の下部で前記配線ラインと並行して配置され、前記第２導電層と電気的に接続される複数の接続パッドと、前記メモリセル構造物の下部で前記第１接合パッドと対応するように配置される複数の第２接合パッドと、を含む第２半導体構造物と、を有することを特徴とする。
【０００７】
また、上記目的を達成するためになされた本発明による半導体装置は、基板と、前記基板上に配置される複数の回路素子と、及び前記回路素子上に各々配置される複数の第１接合パッドと、を含む第１半導体構造物と、前記第１半導体構造物上で前記第１半導体構造物と接続され、ベース層と、前記ベース層の下面上で、前記下面に垂直な方向に沿って積層され、垂直に積層されたゲート電極を含む複数のメモリセル構造物と、前記メモリセル構造物の間に配置され、上下の前記メモリセル構造物の間で共有される少なくとも１つの配線ラインと、前記ゲート電極の上部で前記ベース層上に配置される第１導電層と、前記第１導電層と水平方向に離隔して配置され、外部装置との電気的接続のために提供される第２導電層と、前記第１及び第２導電層上に配置され、前記第２導電層の一部を露出させる開口部を有するパッド絶縁層と、前記第２導電層の下部で前記配線ラインと並行して配置され、前記第２導電層と電気的に接続される複数の接続パッドと、前記メモリセル構造物の下部で前記第１接合パッドと対応するように配置される複数の第２接合パッドと、を含む第２半導体構造物と、を有することを特徴とする。
【発明の効果】
【０００８】
本発明に係る半導体装置によれば、２つ以上の半導体構造物が接合された構造において、ソース導電層を用いて入出力パッドを配置することにより、集積度及び信頼性が向上した半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態による半導体装置の概略的な構成を示すブロック図である。
【図２】本発明の一実施形態による半導体装置のセルアレイの等価回路図である。
【図３】本発明の一実施形態による半導体装置の配置を説明するための概略的な斜視図である。
【図４】本発明の一実施形態による半導体装置の概略的な構成を示す断面図である。
【図５ａ】本発明の一実施形態による半導体装置の一部構成を示す概略的な断面図である。
【図５ｂ】本発明の一実施形態による半導体装置の一部構成を示す概略的な断面図である。
【図６ａ】本発明の一実施形態による半導体装置の一部構成を示す概略的な断面図である。
【図６ｂ】本発明の一実施形態による半導体装置の一部構成を示す概略的な断面図である。
【図７ａ】本発明の一実施形態による半導体装置の一部構成を示す概略的な平面図である。
【図７ｂ】本発明の一実施形態による半導体装置の一部構成を示す概略的な平面図である。
【図８ａ】本発明の一実施形態による半導体装置の概略的な構成を示す断面図である。
【図８ｂ】本発明の一実施形態による半導体装置の概略的な構成を示す断面図である。
【図８ｃ】本発明の一実施形態による半導体装置の概略的な構成を示す断面図である。
【図９】本発明の一実施形態による半導体装置の概略的な構成を示す断面図である。
【図１０ａ】本発明の一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図１０ｂ】本発明の一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図１０ｃ】本発明の一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図１０ｄ】本発明の一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図１０ｅ】本発明の一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図１０ｆ】本発明の一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図１０ｇ】本発明の例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図１０ｈ】本発明の一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図１０ｉ】本発明の一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図１０ｊ】本発明の一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図１１】本発明の一実施形態による半導体パッケージの概略的な構成を示す断面図である。
【図１２】本発明の一実施形態による半導体装置を含む電子機器の概略構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
次に、本発明に係る半導体装置を実施するための形態の具体例を図面を参照しながら説明する。
【００１１】
以下、添付された図面を参照して、本発明の好ましい実施形態を以下のように説明する。
以下では、「上」、「上部」、「上面」、「下」、「下部」、「下面」、「側面」などの用語は、図面符号で表記されて別に称される場合を除き、図面を基準に称するものと理解するものとする。
【００１２】
図１は、本発明の一実施形態による半導体装置の概略的な構成を示すブロック図である。
図１を参照すると、半導体装置１０は、メモリセルアレイ２０、及び周辺回路３０を含む。
周辺回路３０は、ローデコーダ３２、ページバッファ３４、入出力（Ｉ／Ｏ）バッファ３５、制御ロジック３６、及び電圧発生器３７を含む。
【００１３】
メモリセルアレイ２０は、複数のメモリブロックを含み、それぞれのメモリブロックは、複数のメモリセルを含む。
複数のメモリセルは、ストリング選択ラインＳＳＬ、ワードラインＷＬ、及び接地選択ラインＧＳＬを介してローデコーダ３２と接続され、ビットラインＢＬを介してページバッファ３４と接続される。
本発明の一実施形態において、同一の行に沿って配列される複数のメモリセルは、同一のワードラインＷＬに接続され、同一の列に沿って配列される複数のメモリセルは、同一のビットラインＢＬに接続される。
【００１４】
ローデコーダ３２は、入力されたアドレスＡＤＤＲをデコードし、ワードラインＷＬの駆動信号を発生させて伝達する。
ローデコーダ３２は、制御ロジック３６の制御に応答し、電圧発生器３７から発生したワードライン電圧を選択されたワードラインＷＬ及び非選択されたワードラインＷＬにそれぞれ提供する。
【００１５】
ページバッファ３４は、ビットラインＢＬを介してメモリセルアレイ２０と接続され、メモリセルに記憶された情報を読み取る。
ページバッファ３４は、動作モードに応じて、メモリセルに記憶されるデータを一時的に記憶したり、メモリセルに記憶されたデータを感知したりする。
ページバッファ３４は、カラムデコーダ及び感知増幅器を含み得る。
カラムデコーダは、メモリセルアレイ２０のビットラインＢＬを選択的に活性化することができ、感知増幅器は、読み出し動作時にカラムデコーダによって選択されたビットラインＢＬの電圧を感知し、選択されたメモリセルに記憶されたデータを読み出す。
【００１６】
入出力（Ｉ／Ｏ）バッファ３５は、プログラム動作時にデータＤＡＴＡの入力を受けてページバッファ３４に伝達し、読み出し動作時にページバッファ３４から伝達されたデータＤＡＴＡを外部に出力する。
入出力バッファ３５は、入力されるアドレスまたはコマンドを制御ロジック３６に伝達する。
【００１７】
制御ロジック３６は、ローデコーダ３２及びページバッファ３４の動作を制御する。
制御ロジック３６は、外部から伝達される制御信号及び外部電圧を受信し、受信した制御信号に従って動作する。
制御ロジック３６は制御信号に応答して、読み出し、書き込み、及び／または消去動作を制御する。
【００１８】
電圧発生器３７は、外部電圧を用いて内部動作に必要な電圧、例えば、プログラム電圧、読み出し電圧、消去電圧などを生成する。
電圧発生器３７によって生成される電圧は、ローデコーダ３２を介してメモリセルアレイ２０に伝達される。
【００１９】
図２は、本発明の一実施形態による半導体装置のセルアレイの等価回路図である。
図２を参照すると、メモリセルアレイ２０Ａは、互いに直列に接続される第１メモリセルＭＣ１、第１メモリセルＭＣ１の両端に直列に接続される第１接地選択トランジスタＧＳＴ１及び第１ストリング選択トランジスタ（ＳＳＴ１＿１、ＳＳＴ１＿２）を含む複数の第１メモリセルストリングＳＴ１を含む。
【００２０】
複数の第１メモリセルストリングＳＴ１は、それぞれの共通ビットライン（ＢＬ０〜ＢＬ２）に並列に接続される。
複数の第１メモリセルストリングＳＴ１は、第１共通ソースラインＣＳＬ１に共通に接続される。
即ち、複数の共通ビットライン（ＢＬ０〜ＢＬ２）と１つの第１共通ソースラインＣＳＬ１との間に複数の第１メモリセルストリングＳＴ１が配置される。
本発明の一実施形態において、第１共通ソースラインＣＳＬ１は、複数個が２次元的に配列、配置させることもできる。
【００２１】
また、メモリセルアレイ２０Ａは、共通ビットライン（ＢＬ０〜ＢＬ２）の上部に配置され、互いに直列に接続される第２メモリセルＭＣ２、第２メモリセルＭＣ２の両端に直列に接続される第２接地選択トランジスタＧＳＴ２、及び第２ストリング選択トランジスタ（ＳＳＴ２＿１、ＳＳＴ２＿２）を含む複数の第２メモリセルストリングＳＴ２を含む。
複数の第２メモリセルストリングＳＴ２は、それぞれの共通ビットライン（ＢＬ０〜ＢＬ２）に並列に接続される。
複数の第２メモリセルストリングＳＴ２は、第２共通ソースラインＣＳＬ２に共通に接続される。
即ち、複数の共通ビットライン（ＢＬ０〜ＢＬ２）と１つの第２共通ソースラインＣＳＬ２との間に複数の第２メモリセルストリングＳＴ２を配置させることもできる。
【００２２】
メモリセルアレイ２０Ａにおいて中央に配置される共通ビットライン（ＢＬ０〜ＢＬ２）は、上下の第１及び第２メモリセルストリング（ＳＴ１、ＳＴ２）に共通に電気的に接続される。
共通ビットライン（ＢＬ０〜ＢＬ２）を中心に、第１及び第２メモリセルストリング（ＳＴ１、ＳＴ２）は実質的に同一の回路構造を有する。
以下では、第１及び第２メモリセルストリング（ＳＴ１、ＳＴ２）の共通している説明について、第１及び第２メモリセルストリング（ＳＴ１、ＳＴ２）を区分せずに説明する。
【００２３】
互いに直列に接続されるメモリセル（ＭＣ１、ＭＣ２）は、メモリセル（ＭＣ１、ＭＣ２）を選択するためのワードライン（ＷＬ１＿０〜ＷＬ１＿ｎ、ＷＬ２＿０〜ＷＬ２＿ｎ）によって制御される。
それぞれのメモリセル（ＭＣ１、ＭＣ２）は、データの記憶要素を含む。
共通ソースライン（ＣＳＬ１、ＣＳＬ２）から実質的に同一の距離に配置されるメモリセル（ＭＣ１、ＭＣ２）のゲート電極は、ワードラインに（ＷＬ１＿０〜ＷＬ１＿ｎ、ＷＬ２＿０〜ＷＬ２＿ｎ）の内の１つに共通に接続されて等電位状態にある。
または、メモリセル（ＭＣ１、ＭＣ２）のゲート電極が共通ソースライン（ＣＳＬ１、ＣＳＬ２）から実質的に同一の距離に配置されても、互いに異なる行または列に配置されるゲート電極が独立に制御される。
【００２４】
接地選択トランジスタ（ＧＳＴ１、ＧＳＴ２）は、接地選択ライン（ＧＳＬ１、ＧＳＬ２）によって制御され、共通ソースライン（ＣＳＬ１、ＣＳＬ２）に接続される。
ストリング選択トランジスタ（ＳＳＴ１＿１、ＳＳＴ１＿２、ＳＳＴ２＿１、ＳＳＴ２＿２）は、ストリング選択ライン（ＳＳＬ＿１ａ、ＳＳＬ＿１ｂ、ＳＳＬ＿１ｃ、ＳＳＬ１＿２ａ、ＳＳＬ１＿２ｂ、ＳＳＬ１＿２ｃ、ＳＳＬ２＿１ａ、ＳＳＬ２＿１ｂ、ＳＳＬ２＿１ｃ、ＳＳＬ２＿２ａ、ＳＳＬ２＿２ｂ、ＳＳＬ２＿２ｃ）によって制御され、共通ビットライン（ＢＬ０〜ＢＬ２）に接続される。
図２では、互いに直列に接続される複数個のメモリセル（ＭＣ１、ＭＣ１）にそれぞれ１つの接地選択トランジスタ（ＧＳＴ１、ＧＳＴ２）と２つのストリング選択トランジスタ（ＳＳＴ１＿１、ＳＳＴ１＿２、ＳＳＴ２＿１、ＳＳＴ２＿２）が接続される構造を示したが、それぞれ１つのストリング選択トランジスタが接続されるか、または複数の接地選択トランジスタが接続されることもできる。
【００２５】
ワードライン（ＷＬ１＿０〜ＷＬ１＿ｎ、ＷＬ２＿０〜ＷＬ２＿ｎ）のうち最上位のワードライン（ＷＬ１＿ｎ、ＷＬ２＿ｎ）とストリング選択ライン（ＳＳＬ＿１ａ、ＳＳＬ＿１ｂ、ＳＳＬ＿１ｃ、ＳＳＬ１＿２ａ、ＳＳＬ１＿２ｂ、ＳＳＬ１＿２ｃ、ＳＳＬ２＿１ａ、ＳＳＬ２＿１ｂ、ＳＳＬ２＿１ｃ、ＳＳＬ２＿２ａ、ＳＳＬ２＿２ｂ、ＳＳＬ２＿２ｃ）との間に１つ以上のダミーライン（ＤＷＬ１、ＤＷＬ２）またはバッファラインがさらに配置され得る。
本発明の一実施形態において、最下位のワードライン（ＷＬ１＿０、ＷＬ２＿０）と接地選択ライン（ＧＳＬ１、ＧＳＬ２）との間にも１つ以上のダミーラインを配置することができる。
本明細書において「ダミー（ｄｕｍｍｙ）」という用語は、他の構成要素と同一または類似の構造及び形状を有するが、装置内で実質的に機能しない構成を称するのに用いる。
【００２６】
ストリング選択トランジスタ（ＳＳＴ１＿１、ＳＳＴ１＿２、ＳＳＴ２＿１、ＳＳＴ２＿２）にストリング選択ライン（ＳＳＬ＿１ａ、ＳＳＬ＿１ｂ、ＳＳＬ＿１ｃ、ＳＳＬ１＿２ａ、ＳＳＬ１＿２ｂ、ＳＳＬ１＿２ｃ、ＳＳＬ２＿１ａ、ＳＳＬ２＿１ｂ、ＳＳＬ２＿１ｃ、ＳＳＬ２＿２ａ、ＳＳＬ２＿２ｂ、ＳＳＬ２＿２ｃ）を介して信号が印加されると、共通ビットライン（ＢＬ０〜ＢＬ２）を介して印加される信号が、互いに直列に接続されたメモリセル（ＭＣ１、ＭＣ２）に伝達されることにより、データの読み出し及び書き込み動作が行われる。
また、基板を介して所定の消去電圧を印加することにより、メモリセル（ＭＣ１、ＭＣ２）に記録されたデータを消去する消去動作も行われ得る。
本発明の一実施形態において、メモリセルアレイ２０Ａは、共通ビットライン（ＢＬ０〜ＢＬ２）と電気的に分離される少なくとも１つのダミーメモリセルストリングを含み得る。
【００２７】
図３は、本発明の一実施形態による半導体装置の配置を説明するための概略的な斜視図である。
図３を参照すると、半導体装置１０Ａは、垂直方向に積層された第１及び第２半導体構造物（Ｓ１、Ｓ２）を含む。
第１半導体構造物Ｓ１は、図１の周辺回路３０を構成し、第２半導体構造物Ｓ２は、図１のメモリセルアレイ２０を構成する。
【００２８】
第１半導体構造物Ｓ１は、ローデコーダＤＥＣ、ページバッファＰＢ、及びその他の周辺回路ＰＥＲＩを含む。
ローデコーダＤＥＣは、図１を参照して上述したローデコーダ３２に該当し、ページバッファＰＢは、ページバッファ３４に該当する領域である。
また、その他の周辺回路ＰＥＲＩは、図１の制御ロジック３６及び電圧発生器３７を含む領域であり得、例えば、ラッチ回路（ｌａｔｃｈ  ｃｉｒｃｕｉｔ）、キャッシュ回路（ｃａｃｈｅ  ｃｉｒｃｕｉｔ）、または感知増幅器（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ）を含み得る。
その他にも、その他の周辺回路ＰＥＲＩは、図１の入出力バッファ３５を含むことができ、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）素子、又はデータ入出力回路を含み得る。
本発明の一実施形態において、入出力バッファ３５は、その他の周辺回路ＰＥＲＩの周囲で別途の領域をなすように配置することもできる。
【００２９】
第１半導体構造物Ｓ１においてこのような様々な回路領域（ＤＥＣ、ＰＢ、ＰＥＲＩ）の少なくとも一部は、第２半導体構造物Ｓ２のメモリセルアレイ（ＭＣＡ１、ＭＣＡ２）の下部に配置される。
例えば、ページバッファＰＢ及びその他の周辺回路ＰＥＲＩがメモリセルアレイ（ＭＣＡ１、ＭＣＡ２）の下部でメモリセルアレイ（ＭＣＡ１、ＭＣＡ２）と重なるように配置され得る。
但し、実施形態において、第１半導体構造物Ｓ１に含まれる回路及び配置形態は多様に変更することができ、これにより、メモリセルアレイ（ＭＣＡ１、ＭＣＡ２）と重なって配置される回路も多様に変更され得る。
また、実施形態において、回路領域（ＤＥＣ、ＰＢ、ＰＥＲＩ）は、メモリセルアレイ（ＭＣＡ１、ＭＣＡ２）の個数及び大きさに応じて、図３に示した配置形態が連続的に繰り返して配置される形態を有することもできる。
【００３０】
第２半導体構造物Ｓ２は、メモリセルアレイ（ＭＣＡ１、ＭＣＡ２）及びパッド領域ＰＡＤを含む。
メモリセルアレイ（ＭＣＡ１、ＭＣＡ２）は、垂直に積層された第１及び第２メモリセルアレイ（ＭＣＡ１、ＭＣＡ２）を含み、第１及び第２メモリセルアレイ（ＭＣＡ１、ＭＣＡ２）はそれぞれ、同一平面上で互いに離隔して並行して配置される。
但し、実施形態において、第２半導体構造物Ｓ２に配置されるメモリセルアレイ（ＭＣＡ１、ＭＣＡ２）の個数、層数及び配置形態は多様に変更することができる。
パッド領域ＰＡＤは、メモリセルアレイ（ＭＣＡ１、ＭＣＡ２）の少なくとも一側に配置され得、例えば、第２半導体構造物Ｓ２の少なくとも一端に沿って列をなして配置され得る。
または、第１及び第２メモリセルアレイ（ＭＣＡ１、ＭＣＡ２）のそれぞれの間の領域に列をなして配置することもできる。
パッド領域ＰＡＤは、外部装置などと電気的信号を送受信するように構成される。
半導体装置１０Ａの内部では、パッド領域ＰＡＤは、第１半導体構造物Ｓ１のその他の周辺回路ＰＥＲＩ内の回路の内の、例えば図１の入出力バッファ３５に該当する入出力回路と電気的に接続される領域であり得る。
【００３１】
図４は、本発明の一実施形態による半導体装置の概略的な構成を示す断面図である。
図４を参照すると、半導体装置１００は、上下に積層された第１半導体構造物Ｓ１及び第２半導体構造物Ｓ２を含む。
【００３２】
第１半導体構造物Ｓ１は、図３の第１半導体構造物Ｓ１のように周辺回路領域ＰＥＲＩを含む。
第２半導体構造物Ｓ２は、図３の第２半導体構造物Ｓ２のようにメモリセル領域（ＣＥＬＬ１、ＣＥＬＬ２）を含む。
半導体装置１００は、第１〜第３領域（Ｉ、ＩＩ、ＩＩＩ）を含み、第１及び第２領域（Ｉ、ＩＩ）は、互いに垂直な方向にそれぞれ切断された領域である。
第３領域ＩＩＩは、図３のパッド領域ＰＡＤに対応するパッド領域ＰＡＤが位置する領域を含むことができ、平面上において第１及び第２領域（Ｉ、ＩＩ）の外側に位置し得る。
第１半導体構造物Ｓ１は、基板１０１、基板１０１上に配置された回路素子１２０、回路コンタクトプラグ１６０、回路配線ライン１７０、及び第１接合パッド１８０を含む。
【００３３】
基板１０１は、ｘ方向とｙ方向に延長される上面を有する。
基板１０１は、別途の素子分離層が形成されて活性領域が定義される。
活性領域の一部には、不純物を含むソース／ドレイン領域１０５が配置される。
基板１０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ−Ｖ族化合物半導体またはＩＩ−ＶＩ族化合物半導体を含むことができる。
例えば、基板１０１は、単結晶のバルクウェハーとして提供され得る。
【００３４】
回路素子１２０は、水平トランジスタを含む。
それぞれの回路素子１２０は、回路ゲート誘電層１２２、スペーサ層１２４、及び回路ゲート電極１２５を含む。
回路ゲート電極１２５の両側における基板１０１内には、ソース／ドレイン領域１０５が配置される。
【００３５】
周辺領域絶縁層１９０は、基板１０１上において回路素子１２０上に配置される。
回路コンタクトプラグ１６０は、周辺領域絶縁層１９０を貫通してソース／ドレイン領域１０５に接続され、基板１０１から順次に位置する第１〜第３回路コンタクトプラグ（１６２、１６４、１６６）を含む。
回路コンタクトプラグ１６０によって回路素子１２０に電気的信号が印加される。
図に示していない領域において、回路ゲート電極１２５にも回路コンタクトプラグ１６０が接続され得る。
回路配線ライン１７０は、回路コンタクトプラグ１６０と接続され、複数の層をなす第１〜第３回路配線ライン（１７２、１７４、１７６）を含む。
【００３６】
第１接合パッド１８０は、第３回路コンタクトプラグ１６６と接続されるように配置され、上面が周辺領域絶縁層１９０を介して第１半導体構造物Ｓ１の上面に露出する。
第１接合パッド１８０は、第２接合パッド２８０と共に、第１半導体構造物Ｓ１と第２半導体構造物Ｓ２とを接合するための接合層としての機能を果たす。
第１接合パッド１８０は、第２半導体構造物Ｓ２との接合及びそれによる電気的接続経路を提供するために、他の上記配線構造に比べて大きい平面積を有する。
第１接合パッド１８０は、第２接合パッド２８０と対応する位置に配置され、第２接合パッド２８０と同一または類似の大きさを有する。
第１接合パッド１８０は、導電性物質、例えば銅（Ｃｕ）を含み得る。
【００３７】
第２半導体構造物Ｓ２は、ベース層２０１及びベース層２０１上に上下に積層された第１及び第２メモリセル領域（ＣＥＬＬ１、ＣＥＬＬ２）を含む。
第１メモリセル領域ＣＥＬＬ１は、ベース層２０１の下面上に積層されたゲート電極２３０（２３１〜２３９）、ゲート電極２３０と交互に積層される層間絶縁層２２０、ゲート電極２３０を貫通するように配置される分離絶縁層２１０、ゲート電極２３０を貫通するように配置される第１チャネルＣＨ１、第１チャネルＣＨ１の下部のストリング選択チャネル領域２４０Ｓ、ストリング選択チャネル領域２４０Ｓの下部の第１接続部２６２、第１接続部２６２の下部の共通ビットライン２７０、及びゲート電極２３０を覆う上部セル領域絶縁層２８５Ｕを含む。
第１メモリセル領域ＣＥＬＬ１は、ベース層２０１の上面上に順次に積層されて配置される上部導電層２０５Ｕ及びパッド絶縁層２９０をさらに含む。
また、第１メモリセル領域ＣＥＬＬ１は、第１チャネルＣＨ１内のチャネル領域２４０、ゲート誘電層２４５、チャネル絶縁層２５０、及び第１チャネルパッド２５５Ｕをさらに含む。
【００３８】
第２メモリセル領域ＣＥＬＬ２は、共通ビットライン２７０の下面上の第２接続部２６４、第２接続部２６４の下部のストリング選択チャネル２４０Ｓ、ストリング選択チャネル２４０Ｓの下部の第２チャネルパッド２５５Ｌ、第２チャネルパッド２５５Ｌの下部の第２チャネルＣＨ２、第２チャネルＣＨ２の下部の第３接続部２６６、第３接続部２６６の下部の下部導電層２０５Ｌ、下部導電層２０５Ｌの下部の第４接続部２６８、及び第４接続部２６８と接続される第２接合パッド２８０を含む。
第２メモリセル領域ＣＥＬＬ２は、第１メモリセル領域ＣＥＬＬ１と同様に、第２チャネルＣＨ２を囲み、ｚ方向に互いに離隔して積層されたゲート電極２３０、層間絶縁層２２０、ゲート電極２３０を貫通するように配置される分離絶縁層２１０、及びゲート電極２３０を覆う下部セル領域絶縁層２８５Ｌａ、２８５Ｌｂをさらに含む。
【００３９】
第２半導体構造物Ｓ２は、配線構造物であって、上部導電層２０５Ｕに信号を印加する第１コンタクトプラグ２６０、共通ビットライン２７０と並行して配置される接続パッド２７５、接続パッド２７５の下部の第２接続部２６４、及び第２接続部２６４と第２接合パッド２８０を接続する第２コンタクトプラグ２６１をさらに含む。
【００４０】
ベース層２０１は、ｘ方向とｙ方向に延長される下面を有する。
ベース層２０１は、半導体物質を含み得る。
例えば、ベース層２０１は、多結晶シリコン層、またはエピタキシャル層として提供され得る。
ベース層２０１は、不純物を含むドープ領域を含み得る。
【００４１】
ゲート電極２３０は、ベース層２０１の下面上に垂直に離隔して積層され、層間絶縁層２２０と共に積層構造をなす。
ゲート電極２３０は、図２の接地選択トランジスタＧＳＴのゲートをなす下部ゲート電極２３１、複数のメモリセルＭＣをなすメモリゲート電極（２３２〜２３８）、及びストリング選択トランジスタ（ＳＳＴ１、ＳＳＴ２）のゲートをなす上部ゲート電極２３９を含む。
半導体装置１００の容量に応じて、メモリセルＭＣをなすメモリゲート電極（２３２〜２３８）の個数が決定される。
実施形態に応じて、ストリング選択トランジスタ（ＳＳＴ１、ＳＳＴ１）及び接地選択トランジスタＧＳＴ１の上部及び下部ゲート電極（２３９、２３１）はそれぞれ１つまたは２つ以上であり得る。
【００４２】
下部ゲート電極２３１によって提供される接地選択トランジスタＧＳＴは、メモリセルＭＣと同一または異なる構造を有することができ、上部ゲート電極２３９によって提供されるストリング選択トランジスタ（ＳＳＴ１、ＳＳＴ２）は、メモリセルＭＣと異なる構造を有することができる。
特に、上部ゲート電極２３９は、他のゲート電極（２３１〜２３８）とは異なり、ｘ−ｙ平面上において隣接するチャネル（ＣＨ１、ＣＨ２）の間に分割されて配置され得る。
一部のゲート電極２３０、例えば、上部または下部ゲート電極（２３１、２３９）に隣接したメモリゲート電極（２３２〜２３８）は、ダミーゲート電極であり得る。
【００４３】
ゲート電極２３０は、ベース層２０１の下面上に垂直に互いに離隔して積層され、少なくとも一方向に互いに異なる長さに延長されて階段状の段差をなす。
ゲート電極２３０はｘ方向に沿って、図４に示したような段差をなし、ｙ方向にも段差をなすように配置される。
上記段差によって、ゲート電極２３０はゲート電極２３０の端部を含む所定領域が露出される。
ゲート電極２３０は、図に示していない領域において、上記段差を介して別途のコンタクトプラグと接続され得る。
【００４４】
ゲート電極２３０は、ｘ方向に沿って延長される分離絶縁層２１０によって一定の単位に分割されるように配置される。
一対の分離絶縁層２１０の間においてゲート電極２３０は、１つのメモリブロックをなすことができるが、メモリブロックの範囲はこれに限定されない。
ゲート電極２３０の一部、例えば、メモリゲート電極（２３２〜２３８）は、１つのメモリブロック内で１つの層をなすことができる。
また、ゲート電極２３０は、少なくとも一部領域で貫通絶縁層２８２によって定義される貫通配線領域を有することができる。
【００４５】
層間絶縁層２２０は、ゲート電極２３０の間に配置される。
層間絶縁層２２０もゲート電極２３０と同様に、ベース層２０１の下面に垂直な方向に互いに離隔し、ｘ方向に延長されるように配置される。
層間絶縁層２２０は、シリコン酸化物及びシリコン窒化物のような絶縁性物質を含み得る。
【００４６】
第１及び第２チャネル（ＣＨ１、ＣＨ２）は、ベース層２０１の下面上に行と列をなして互いに離隔して配置される。
第１及び第２チャネル（ＣＨ１、ＣＨ２）は、格子柄を形成するように配置されるか、または一方向にジグザグ状に配置され得る。
第１及び第２チャネル（ＣＨ１、ＣＨ２）は、柱状を有し、横縦比によってベース層２０１に近いほど狭くなる傾斜した側面を有し得る。
第１及び第２チャネル（ＣＨ１、ＣＨ２）は、互いに同一の方向に傾斜した側面を有し得る。
例えば、第１及び第２チャネル（ＣＨ１、ＣＨ２）はいずれも、上部に向かうほど狭くなるように傾斜した側面を有する。
本発明の一実施形態において、第１及び第２チャネル（ＣＨ１、ＣＨ２）の一部は、ダミーチャネルであり得る。
【００４７】
第１及び第２チャネル（ＣＨ１、ＣＨ２）内には、チャネル領域２４０が配置される。
第１及び第２チャネル（ＣＨ１、ＣＨ２）内におけるチャネル領域２４０は、内部のチャネル絶縁層２５０を囲む環状（ａｎｎｕｌａｒ）に形成することができるが、実施形態に応じて、チャネル絶縁層２５０無しに円柱または角柱のような柱形状を有することもできる。
チャネル領域２５０は、多結晶シリコンまたは単結晶シリコンのような半導体物質を含むことができ、上記半導体物質は、ドープされていない物質であるか、またはｐ型またはｎ型不純物を含む物質であり得る。
【００４８】
第１及び第２チャネル（ＣＨ１、ＣＨ２）において共通ビットライン２７０に隣接したチャネル領域２４０の端部には、チャネルパッド（２５５Ｕ、２５５Ｌ）が配置される。
チャネルパッド（２５５Ｕ、２５５Ｌ）は、チャネル絶縁層２５０の上面を覆い、チャネル領域２４０と電気的に接続されるように配置される。
チャネルパッド（２５５Ｕ、２５５Ｌ）は、例えば、ドープされていない多結晶シリコンを含み得る。
【００４９】
ゲート誘電層２４５は、ゲート電極２３０とチャネル領域２４０との間に配置される。
具体的に示していないが、ゲート誘電層２４５は、チャネル領域２４０から順次に積層されたトンネリング層、電荷保存層、及びブロッキング層を含む。
トンネリング層は、電荷を電荷保存層にトンネリングさせ、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、またはそれらの組み合わせを含み得る。
電荷保存層は、電荷トラップ層またはフローティングゲート導電層であり得る。
ブロッキング層は、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、高誘電率（ｈｉｇｈ−ｋ）誘電物質、またはそれらの組み合わせを含み得る。
本発明の一実施形態において、ゲート誘電層２４５の少なくとも一部は、ゲート電極２３０に沿って水平方向に延長され得る。
【００５０】
チャネル領域２４０は、チャネルパッド（２５５Ｕ、２５５Ｌ）が配置されない端部でベース層２０１または第３接続部２６６と直接接続される。
【００５１】
ストリング選択チャネル２４０Ｓは、チャネルパッド（２５５Ｕ、２５５Ｌ）と共通ビットライン２７０との間に配置される。
ストリング選択チャネル２４０Ｓは、上部ゲート電極２３９を貫通して一端がチャネルパッド（２５５Ｕ、２５５Ｌ）と接続され、他端が第１及び第２接続部（２６２、２６４）にそれぞれ接続される。
第１メモリセル領域ＣＥＬＬ１のストリング選択チャネル２４０Ｓは、第１接続部２６２まで延長される１つの貫通孔内に配置され、第２メモリセル領域ＣＥＬＬ２のストリング選択チャネル２４０Ｓは、第２チャネルパッド２５５Ｌまで延長される１つの貫通孔内に配置されるが、これに限定されない。
本明細書において、第１及び第２チャネル（ＣＨ１、ＣＨ２）という用語を広義に用いる場合には、貫通孔を含む領域までを称するように用いることができる。
ストリング選択チャネル２４０Ｓは、多結晶シリコンまたは単結晶シリコンのような半導体物質を含むことができ、上記半導体物質は、ドープされていない物質であるか、またはｐ型またはｎ型不純物を含む物質であり得る。
【００５２】
ストリング選択チャネル２４０Ｓと上部ゲート電極２３９との間には、ゲート絶縁層が配置され、ストリング選択チャネル２４０Ｓの内部には、貫通孔を埋め込むストリング絶縁層２５０Ｓが配置される。
但し、実施形態に応じて、ストリング選択チャネル２４０Ｓが貫通孔を埋め込むことも可能である。
ストリング絶縁層２５０Ｓは、シリコン酸化物、シリコン窒化物などの絶縁物質を含み得る。
【００５３】
第１接続部２６２は、第１チャネルＣＨ１の下部のストリング選択チャネル２４０Ｓと共通ビットライン２７０を接続するように配置される。
第２接続部２６４は、共通ビットライン２７０の下部で共通ビットライン２７０と第２チャネルＣＨ２の上部のストリング選択チャネル２４０Ｓを接続するように配置される。
第３接続部２６６は、第２チャネルＣＨ２の下部で第２チャネルＣＨ２と下部導電層２０５Ｌを接続するように配置される。
第４接続部２６８は、下部導電層２０５Ｌと第２接合パッド２８０を接続するコンタクトプラグであり得る。
【００５４】
第１〜第４接続部（２６２、２６４、２６６、２６８）はそれぞれ、導電性物質を含み得る。
例えば、第１〜第３接続部（２６２、２６４、２６６）は、ドープされた多結晶シリコンを含むことができ、第４接続部２６８は、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、チタン窒化物（ＴｉＮ）、またはそれらの組み合わせのような金属物質を含むことができる。
【００５５】
共通ビットライン２７０は、第１接続部２６２の下端で第１接続部２６２と第２接続部２６４との間に配置される。
共通ビットライン２７０は、第１及び第２チャネル（ＣＨ１、ＣＨ２）に共通に接続され、図２のビットライン（ＢＬ０〜ＢＬ２）に該当する。
共通ビットライン２７０によって、半導体装置１００はさらに高密度に集積させることができる。
共通ビットライン２７０は、多結晶シリコンのような半導体物質、またはタングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、チタン窒化物（ＴｉＮ）、またはそれらの組み合わせのような金属物質を含むことができる。
【００５６】
上部導電層２０５Ｕは、互いに離隔して配置される第１及び第２導電層（２０５ａ、２０５ｂ）を含む。
第１及び第２導電層（２０５ａ、２０５ｂ）は、同一の工程段階で形成されて物質が互いに同一であり、互いに同一の高さレベルに同一の厚さを有して位置する。
即ち、第１及び第２導電層（２０５ａ、２０５ｂ）は、上面及び下面がそれぞれ互いに同一平面上に位置する。
下部導電層２０５Ｌは、第２チャネルＣＨ２の下部に配置される。
上部及び下部導電層（２０５Ｕ、２０５Ｌ）は、金属物質を含むことができ、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、チタン窒化物（ＴｉＮ）、またはそれらの組み合わせを含むことができる。
【００５７】
上部導電層２０５Ｕにおいて、第１導電層２０５ａはベース層２０１の第１及び第２領域（Ｉ、ＩＩ）の上部に配置され、平面上でゲート電極２３０及び第１チャネルＣＨ１と重なって配置される。
第１導電層２０５ａは、プレート状を有し、半導体装置１００において図２の共通ソースラインＣＳＬとしての機能を果たす。
第１導電層２０５ａは、第１コンタクトプラグ２６０及びベース層２０１を介して周辺回路領域ＰＥＲＩから電気信号の印加を受け、これにより、ベース層２０１は、少なくとも一部領域にドープ元素を含み得る。
または、第１導電層２０５ａは、第１コンタクトプラグ２６０と直接接続することもできる。
【００５８】
第２導電層２０５ｂは、第１導電層２０５ａと物理的及び電気的に分離されて位置し、ｘ方向に沿って並んで位置する。
これにより、ベース層２０１も第１及び第２導電層（２０５ａ、２０５ｂ）と共にベース層２０１の第１及び第２領域（Ｉ、ＩＩ）と第３領域ＩＩＩで互いに分離されて配置される。
第２導電層２０５ｂは、平面上でゲート電極２３０及び第１チャネルＣＨ１と重畳しないように配置される。
第２導電層２０５ｂは、ベース層２０１の第３領域ＩＩＩの上部に配置され、平面上で第１コンタクトプラグ２６０と重畳して配置される。
第２導電層２０５ｂは、上面を介して、半導体装置１００が実装されるパッケージのような装置の信号伝達媒体のような電気的接続構造物と接続される。
【００５９】
即ち、上部に露出した第２導電層２０５ｂは、パッド領域ＰＡＤとしての機能を果たす。
半導体装置１００の内部では、第２導電層２０５ｂが周辺回路領域ＰＥＲＩの入出力回路と電気的に接続される。
半導体装置１００では、共通ソースラインＣＳＬとして用いられる第１導電層２０５ａの形成工程を用いて第２導電層２０５ｂを形成し、それを外部との入出力のためのパッド領域ＰＡＤとして用いることにより、全体厚さを最小化しながら工程を単純化することができる。
第２導電層２０５ｂは、一方向における幅が、例えば、５０μｍ〜２００μｍの範囲を有し得るが、これに限定されない。
【００６０】
下部導電層２０５Ｌは、ベース層２０１の第１及び第２領域（Ｉ、ＩＩ）において第２チャネルＣＨ２の下部に配置され、平面上でゲート電極２３０及び第２チャネルＣＨ２と重畳して配置される。
下部導電層２０５Ｌは、プレート状を有し、第１導電層２０５ａと共に、半導体装置１００において図２の共通ソースラインＣＳＬとしての機能を果たす。
下部導電層２０５Ｌは、第４接続部２６８及び第２接合パッド２８０を介して周辺回路領域ＰＥＲＩから電気信号の印加を受ける。
【００６１】
パッド絶縁層２９０は、上部導電層２０５Ｕ上に配置される。
パッド絶縁層２９０は、第２導電層２０５ｂの一部領域をオープンする開口部を有し、これにより第２導電層２０５ｂが上部に露出するようにする。
即ち、パッド絶縁層２９０は、パッド領域ＰＡＤを定義する。
例えば、開口部は、複数個が図３のように列をなすように配置され得る。
開口部によって、半導体装置１００の上面はリセスした領域を有する。
また、パッド絶縁層２９０は、半導体装置１００を保護するパッシベーション層としての機能を果たすことができる。
【００６２】
パッド絶縁層２９０は、シリコン酸化物、シリコン窒化物、及び炭化窒化物の少なくとも１つを含むことができる。
本発明の一実施形態において、パッド絶縁層２９０は、複数の層が積層された形態を有し得る。
この場合、下部層は、相対的に上部導電層２０５Ｕとの接合性に優れた物質からなり、上部層は、相対的にシリコンＳｉとの接合性に優れた物質からなる。
例えば、下部層はシリコン酸化物を含み、上部層はシリコン窒化物を含む。
また、本発明の一実施形態において、パッド絶縁層２９０上に半導体装置１００を保護するためのパッシベーション層がさらに配置させることもできる。
パッシベーション層は、例えば、感光性ポリイミド（ｐｈｏｔｏｓｅｎｓｉｔｉｖｅ  ｐｏｌｙｉｍｉｄｅ：ＰＳＰＩ）のような感光性樹脂物質からなることができるが、これに限定されず、シリコン窒化物、シリコン酸化物などの絶縁物質を含むことができる。
【００６３】
第１コンタクトプラグ２６０は、上部セル領域絶縁層２８５Ｕを貫通し、一端でベース層２０１または上部導電層２０５Ｕと接続され、他端で接続パッド２７５と接続される。
本発明の一実施形態において、第１コンタクトプラグ２６０は、ベース層２０１を貫通して上部導電層２０５Ｕと直接接続される。
第１コンタクトプラグ２６０は、図に示していない領域において、ゲート電極２３０とも接続され得る。
第２コンタクトプラグ２６１は、下部セル領域絶縁層（２８５Ｌａ、２８５Ｌｂ）を貫通して第２接続部２６４と第２接合パッド２８０を接続する。
第２コンタクトプラグ２６１の一部は、ゲート電極２３０を貫通する貫通絶縁層２８２を貫通するように配置される。
貫通絶縁層２８２は、絶縁物質を含み、内部に第２コンタクトプラグ２６１を含む配線構造物が形成され得る。
【００６４】
第１及び第２コンタクトプラグ（２６０、２６１）は、円筒形状を有する。
第１及び第２コンタクトプラグ（２６０、２６１）は、縦横比によってベース層２０１に近いほど狭くなる傾斜した側面を有する。
本発明の一実施形態において、第１及び第２コンタクトプラグ（２６０、２６１）は、第２領域ＩＩと第３領域ＩＩＩで互いに異なる直径及び／または高さを有し得る。
実施形態に応じて、第１及び第２コンタクトプラグ（２６０、２６１）の一部は、電気的信号が印加されないダミーコンタクトプラグであり得る。
【００６５】
接続パッド２７５は、共通ビットライン２７０と同一の工程段階で形成されて物質が互いに同一であり、互いに同一の高さレベルに同一の厚さを有して位置する。
即ち、接続パッド２７５及び共通ビットライン２７０は、上面及び下面がそれぞれ互いに同一平面上に位置する。
接続パッド２７５は、共通ビットライン２７０とは異なり、図２のビットライン（ＢＬ０〜ＢＬ２）には該当せず、接続パッド２７５の下面上の第２接続部２６４と共に、第１及び第２コンタクトプラグ（２６０、２６１）を接続する接続部としての機能を果たす。
【００６６】
特に、第３領域ＩＩＩにおいて、パッド領域ＰＡＤをなす第２導電層２０５ｂは、順次に第１コンタクトプラグ２６０、接続パッド２７５、第２接続部２６４、第２コンタクトプラグ２６１、及び第２接合パッド２８０を介して下部の周辺回路領域ＰＥＲＩの回路素子１２０と電気的に接続される。
したがって、セル領域絶縁層（２８５Ｕ、２８５Ｌａ、２８５Ｌｂ）の高さが相対的に高い場合でも、安定的に周辺回路領域ＰＥＲＩと電気的に接続され得る。
【００６７】
第２接合パッド２８０は、第４接続部２６８の下部に配置され、下面が第２下部セル領域絶縁層２８５Ｌｂを介して第２半導体構造物Ｓ２の下面に露出する。
第２接合パッド２８０は、第１接合パッド１８０と共に、第１半導体構造物Ｓ１と第２半導体構造物Ｓ２を接合するための接合層としての機能を果たす。
第２接合パッド２８０は、第１半導体構造物Ｓ１との接合及びそれによる電気的接続経路を提供するために、他の配線構造に比べて大きい平面積を有し得る。
【００６８】
第２接合パッド２８０は、第１〜第３領域（Ｉ、ＩＩ、ＩＩＩ）でそれぞれ一定のパターンをなして配列される。
第２接合パッド２８０は、第１〜第３領域（Ｉ、ＩＩ、ＩＩＩ）で同一の高さレベルに配置され、互いに同一または異なる大きさを有し得る。
第２接合パッド２８０は平面上で、例えば、四角形、円形または楕円形の形状を有することができるが、これに限定されない。
第２接合パッド２８０は導電性物質、例えば、銅（Ｃｕ）を含むことができる。
【００６９】
セル領域絶縁層（２８５Ｕ、２８５Ｌａ、２８５Ｌｂ）は、絶縁物質からなる。
セル領域絶縁層（２８５Ｕ、２８５Ｌａ、２８５Ｌｂ）はそれぞれ、互いに異なる工程段階で形成された複数の絶縁層を含む。
したがって、セル領域絶縁層（２８５Ｕ、２８５Ｌａ、２８５Ｌｂ）間の区分は、例示的なものと理解されることができる。
本発明の一実施形態において、第２下部セル領域絶縁層２８５Ｌｂは、第２接合パッド２８０が配置される下端に所定の厚さを有する接合誘電体層を含む。
接合誘電層は、第１半導体構造物Ｓ１の下面にも配置され、これにより誘電体−誘電体接合が行われる。
接合誘電層は、第２接合パッド２８０の拡散防止層としての機能も果たすことができ、例えば、ＳｉＯ、ＳｉＮ、ＳｉＣＮ、ＳｉＯＣ、ＳｉＯＮ、及びＳｉＯＣＮの少なくとも１つを含むことができる。
【００７０】
第１及び第２半導体構造物（Ｓ１、Ｓ２）は、第１及び第２接合パッド（１８０、２８０）の接合、例えば、銅（Ｃｕ）−銅（Ｃｕ）接合によって接合される。
第１及び第２接合パッド（１８０、２８０）は、配線構造物の他の構成よりも相対的に広い面積を有するため、第１及び第２半導体構造物（Ｓ１、Ｓ２）の間の電気的接続の信頼性が向上することができる。
本発明の一実施形態において、第１及び第２半導体構造物（Ｓ１、Ｓ２）は、第１及び第２接合パッド（１８０、２８０）の接合、及び第１及び第２接合パッド（１８０、２８０）の周囲に配置されたセル領域絶縁層２８５と周辺領域絶縁層１９０の誘電体−誘電体接合によるハイブリッド接合によって接合される。
【００７１】
図５ａ及び図５ｂは、本発明の一実施形態による半導体装置の一部構成を示す概略的な断面図である。
図５ａ及び図５ｂでは、図４の「Ａ」領域に対応する領域を拡大して示す。
図５ａを参照すると、本実施形態では、図４の実施形態とは異なり、パッド領域ＰＡＤと接続される第１コンタクトプラグ２６０ａ上に第１接続部２６２ａがさらに配置される。
【００７２】
第１接続部２６２ａは、第１及び第２領域（Ｉ、ＩＩ）における接続部とは異なり、ストリング選択チャネル２４０Ｓを形成する貫通孔内に延長されて貫通孔をすべて埋め込む形態を有する。
また、本実施形態では、パッド領域ＰＡＤと電気的に接続される第２コンタクトプラグ２６１ａの上下にそれぞれ貫通部２５６及び第４接続部２６８がさらに配置される。
貫通部２５６は、第１及び第２領域（Ｉ、ＩＩ）の第２チャネルパッド２５５Ｌとは異なり、ストリング選択チャネル２４０Ｓを形成する貫通孔内に延長されて貫通孔をすべて埋め込む形態を有する。
【００７３】
したがって、パッド領域ＰＡＤをなす第２導電層２０５ｂは、順次に配置される第１コンタクトプラグ２６０ａ、第１接続部２６２ａ、接続パッド２７５、第２接続部２６４ａ、貫通部２５６、第２コンタクトプラグ２６１ａ、第４接続部２６８、及び第２接合パッド２８０を介して、下部の周辺回路領域ＰＥＲＩと接続される。
本実施形態の場合、第１接続部２６２ａ、貫通部２５６、及び第４接続部２６８が配置されることにより、第１及び第２コンタクトプラグ（２６０ａ、２６１ａ）が相対的に短い高さで形成することができ、工程が相対的に容易になることができる。
【００７４】
図５ｂを参照すると、図５ａの実施形態とは異なり、接続パッド２７５ａが上部に延長されるプラグ部をさらに含む。
したがって、接続パッド２７５ａは、プラグ部を介して第１接続部２６２ａと接続される。
図に示してはいないが、第１及び第２領域（Ｉ、ＩＩ）でも共通ビットライン２７０がこのようなプラグ部をそれぞれ含むことができる。
【００７５】
図６ａ及び図６ｂは、本発明の一実施形態による半導体装置の一部構成を示す概略的な断面図である。
図６ａ及び図６ｂでは、図４の「Ｂ」領域に対応する領域を拡大して示す。
図６ａを参照すると、本実施形態では、図４の実施形態とは異なり、第３接続部２６６ａが第２チャネルＣＨ２から下部導電層２０５Ｌの上面上に延長される形態を有する。
これにより、第３接続部２６６ａは下部導電層２０５Ｌのようにプレート状に下部に配置される。
図６ｂを参照すると、第２チャネルＣＨ２のチャネル領域２４０ａ及びゲート誘電層２４５ａも、第３接続部２６６ａと共に下部導電層２０５Ｌの上面上に延長される形態を有する。
【００７６】
図７ａ及び図７ｂは、本発明の一実施形態による半導体装置の一部構成を示す概略的な平面図である。
図７ａ及び図７ｂを参照すると、図４のパッド領域ＰＡＤにおける第２導電層２０５ｂ及び第１コンタクトプラグ２６０が平面に配置される様子を示している。
特に、第２導電層２０５ｂは、図４のパッド絶縁層２９０の開口部によって露出し、１つのパッド領域ＰＡＤをなす領域を示す。
【００７７】
パッド領域ＰＡＤにおける第２導電層２０５ｂは四角形状を有し、ｘ方向に沿って第１長さＬ１を有し、ｙ方向に沿って第２長さＬ２を有する。
第１及び第２長さ（Ｌ１、Ｌ２）は、同一または異なり、例えば、２０μｍ〜１００μｍの範囲を有することができる。
但し、実施形態に応じて、開口部を介して露出する第２導電層２０５ｂの形状は、四角形に限定されず、円形、楕円形、多角形など様々な形状を有することができる。
【００７８】
図７ａに示すように、１つのパッド領域ＰＡＤをなす第２導電層２０５ｂの下部には、１つの第１コンタクトプラグ２６０が接続される。
第１コンタクトプラグ２６０の第１直径Ｄ１または最大幅は、例えば、１００ｎｍ〜１０μｍの範囲を有することができる。
この場合、第１コンタクトプラグ２６０は、パッド領域ＰＡＤをなす第２導電層２０５ｂの中央に位置することができるが、これに限定されない。
【００７９】
図７ｂに示すように、１つのパッド領域ＰＡＤをなす第２導電層２０５ｂの下部には、複数の第１コンタクトプラグ２６０が接続される。
この場合、パッド領域ＰＡＤにワイヤなどが接合されるときに支持力が上昇するため、半導体装置に加わるストレスを緩和することができる。
第１コンタクトプラグ２６０は、行と列をなして配列される。
第１コンタクトプラグ２６０のそれぞれの第２直径Ｄ２または最大幅は、例えば、１００ｎｍ〜５００ｎｍの範囲を有することができ、図７ａの第１直径Ｄ１と同一または小さい。
【００８０】
図８ａ〜図８ｃは、本発明の一実施形態による半導体装置の概略的な断面図である。
図８ａを参照すると、半導体装置１００ａの第２半導体構造物Ｓ２は、パッド領域ＰＡＤの第２導電層２０５ｂ上に配置される接続層２９５をさらに含む。
【００８１】
接続層２９５は、パッド絶縁層２９０の開口部を介して露出した第２導電層２０５ｂの上面上に配置され、第２導電層２０５ｂの上面からパッド絶縁層２９０の側面に沿ってパッド絶縁層２９０の上面の一部領域上に延長される。
但し、本発明の一実施形態において、接続層２９５は、第２導電層２０５ｂの露出した上面上のみに配置することもできる。
この場合、接続層２９５は表面処理層に該当する。
接続層２９５は、第２導電層２０５ｂと異なる物質を含み得、例えば、アルミニウム（Ａｌ）のような金属層であることができる。
特に、接続層２９５は、露出した第２導電層２０５ｂに接続される外部電気接続構造物、例えば、ワイヤ物質との相互拡散（ｉｎｔｅｒｄｉｆｆｕｓｉｏｎ）が円滑に行われ結合力に優れた金属物質からなることができる。
【００８２】
図８ｂを参照すると、半導体装置１００ｂの接続層２９５ａは、パッド絶縁層２９０の開口部を充填し、パッド絶縁層２９０の上面の一部領域上に配置される。
これにより、接続層２９５ａは、半導体装置１００ｂの上面から突出した形態を有する。
接続層２９５ａは、単一層または複数層からなることができる。
【００８３】
図８ｃを参照すると、半導体装置１００ｃの第２半導体構造物Ｓ２において、パッド領域ＰＡＤの第２導電層２０５ｂは、パッド絶縁層２９０を貫通するように延長される延長部２０５Ｅをさらに含む。
半導体装置１００ｃは、図４の実施形態とは異なり、パッド絶縁層２９０の開口部によって第２導電層２０５ｂの一部が露出するのではなく、第２導電層２０５ｂの延長部２０５Ｅがパッド絶縁層２９０を貫通して上部に露出する形態を有する。
第２導電層２０５ｂの下面は、延長部２０５Ｅに対応する領域に凹部を有することができるが、これに限定されない。
上記凹部は、第２導電層２０５ｂを形成する際に、延長部２０５Ｅをなす導電物質を充填することにより形成される形状であり得る。
特に、パッド領域ＰＡＤにおいて第２導電層２０５ｂの幅は、図４の実施形態における幅よりも小さい。
本実施形態の場合、パッド絶縁層２９０の開口部を形成する前に延長部２０５Ｅを先に形成するため、工程マージンが図４の実施形態の場合と異なって、相対的に小さく形成することができる。
【００８４】
本発明の一実施形態において、第２導電層２０５ｂの延長部２０５Ｅは、パッド絶縁層２９０の上面から所定の高さに突出することもできる。
また、実施形態に応じて、第２導電層２０５ｂの延長部２０５Ｅは、傾斜した側壁を有することもでき、例えば、上面の幅が下面の幅よりも狭いテーパ状を有することができる。
延長部２０５Ｅは、円筒状、テーパ付き円筒状、トレンチなどの形状を有することができるが、これに限定されない。
本発明の一実施形態において、延長部２０５Ｅ上にも図８ａの実施形態と同様に、別途の接続層がさらに配置することもできる。
【００８５】
図９は、本発明の一実施形態による半導体装置の概略的な構成を示す断面図である。
図９を参照すると、半導体装置１００ｄの第２半導体構造物Ｓ２は、第３メモリセル領域ＣＥＬＬ３をさらに含む。
【００８６】
第３メモリセル領域ＣＥＬＬ３は、第２メモリセル領域ＣＥＬＬ２の下部に配置され、下部導電層２０５Ｌの下面上の下部基板２０１Ｌ、下部基板２０１Ｌ上の第３チャネルＣＨ３、第３チャネルＣＨ３を囲み、ｚ方向に互いに離隔して積層されたゲート電極２３０、層間絶縁層２２０、ゲート電極２３０を貫通するように配置される分離絶縁層２１０、及びゲート電極２３０を覆う下部セル領域絶縁層２８５Ｌｃを含む。
【００８７】
第３チャネルＣＨ３は、上部の第２チャネルＣＨ２と下部導電層２０５Ｌとして提供される共通ソースラインＣＳＬ（図２を参照）を共有する構造を有する。
第３チャネルＣＨ３は、第１及び第２チャネル（ＣＨ１、ＣＨ２）の共通ビットライン２７０とは分離されたビットライン２７０’と下部で接続される。
本発明の一実施形態において、第２半導体構造物Ｓ２に配置されるメモリセル領域の個数は多様に変更することができる。
メモリセル領域が複数個に配置される場合、上下に隣接して配置されるメモリセル領域の間でビットライン２７０または共通ソースラインＣＳＬが共有され得る。
【００８８】
第３メモリセル領域ＣＥＬＬ３は、第３チャネルＣＨ３の下面上のストリング選択チャネル２４０Ｓ、ストリング選択チャネル２４０Ｓの下部の第１接続部２６２、第１接続部２６２の下部のビットライン２７０’、ビットライン２７０’の下部の第４接続部２６８、及び第４接続部２６８の下部の第２接合パッド２８０をさらに含む。
第３メモリセル領域ＣＥＬＬ３は、第３領域ＩＩＩで下部導電層２０５Ｌと同一の高さレベルに配置される導電性パッド２０７、下部基板２０１Ｌと同一の高さレベルに配置される半導体パッド２０２、第３コンタクトプラグ２６９、及びビットライン２７０’と同一の高さレベルに配置される下部接続パッド２７５’をさらに含む。
【００８９】
導電性パッド２０７は、下部導電層２０５Ｌと同一の工程で形成することができ、半導体パッド２０２は、下部基板２０１Ｌと同一の工程段階で形成され得る。
したがって、導電性パッド２０７及び半導体パッド２０２はそれぞれ、下部導電層２０５Ｌ及び下部基板２０１Ｌと同一の物質からなり、同一の厚さを有する。
第３コンタクトプラグ２６９は、下部セル領域絶縁層２８５Ｌｃを貫通し、半導体パッド２０２と下部接続パッド２７５’を接続する。
パッド領域ＰＡＤである第３領域ＩＩＩにおいて、第２導電層２０５ｂは、順次に第１コンタクトプラグ２６０、接続パッド２７５、第２接続部２６４、第２コンタクトプラグ２６１、導電性パッド２０７、半導体パッド２０２、第３コンタクトプラグ２６９、下部接続パッド２７５’、第４接続部２６８、及び第２接合パッド２８０を介して下部の周辺回路領域ＰＥＲＩの回路素子１２０と電気的に接続される。
【００９０】
図１０ａ〜図１０ｊは、本発明の一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
図１０ａ〜図１０ｊは、図４に対応する領域を示す。
【００９１】
図１０ａを参照すると、まず図４の第２半導体構造物Ｓ２を形成する。
そのために、ベース基板ＳＵＢ上にパッド絶縁層２９０、上部導電層２０５Ｕ、及びベース層２０１を順次に形成する。
ベース基板ＳＵＢは、後続の工程を介して除去される層であり、シリコン（Ｓｉ）のような半導体基板であり得る。
図４においてベース層２０１上に配置される層を、ベース基板ＳＵＢ上に逆の順序で形成する。
【００９２】
上部導電層２０５Ｕ及びベース層２０１は、全面的に形成した後にパターニングし、第１及び第２領域Ｉ、ＩＩと第３領域ＩＩＩの間のセル領域絶縁層２８５Ｕによって互いに分離されるようにする。
これにより、上部導電層２０５Ｕは、互いに離隔して配置される第１及び第２導電層（２０５ａ、２０５ｂ）を含む。
セル領域絶縁層２８５Ｕは、後続の工程で形成される絶縁層と共に、図４の上部セル領域絶縁層２８５Ｕをなす層である。
図８ｃの実施形態の場合、本段階でパッド絶縁層２９０をパターニングして開口部を形成し、上部導電層２０５Ｕを形成する際に上記開口部を充填して延長部２０５Ｅを形成することにより製造することができる。
【００９３】
図１０ｂを参照すると、ベース層２０１上に犠牲層２２５及び層間絶縁層２２０を交互に積層し、犠牲層２２５が互いに異なる長さに延長されるように犠牲層２２５及び層間絶縁層２２０の一部を除去する。
犠牲層２２５は、後続の工程を介してゲート電極２３０に交替される層である。
犠牲層２２５は、層間絶縁層２２０に対してエッチング選択性を有してエッチングされる物質で形成される。
例えば、層間絶縁層２２０は、シリコン酸化物及びシリコン窒化物の少なくとも１つからなることができ、犠牲層２２５は、シリコン、シリコン酸化物、シリコンカーバイド、及びシリコン窒化物の中から選択された層間絶縁層２２０と異なる物質からなることができる。
実施形態において、層間絶縁層２２０の厚さはすべて同一でなくてもよい。
【００９４】
次に、上部の犠牲層２２５が下部の犠牲層２２５よりも短く延長されるように、犠牲層２２５及び層間絶縁層２２０に対するフォトリソグラフィ工程及びエッチング工程を繰り返して行う。
これにより、犠牲層２２５は、階段形状をなす。
本発明の一実施形態において、犠牲層２２５は、端部で相対的に厚い厚さを有するように形成することができ、そのための工程がさらに行うことができる。
次に、犠牲層２２５と層間絶縁層２２０の積層構造物の上部を覆う絶縁物質を蒸着することにより、上部セル領域絶縁層２８５Ｕを形成する。
【００９５】
図１０ｃを参照すると、犠牲層２２５及び層間絶縁層２２０の積層構造物を貫通する第１チャネルＣＨ１を形成する。
第１チャネルＣＨ１を形成するために、まず、積層構造物を異方性エッチングしてチャネル孔を形成する。
積層構造物の高さのために、チャネル孔の側壁は、ベース層２０１の上面に対して垂直でないことがある。
本発明の一実施形態において、チャネル孔は、ベース層２０１の一部をリセスするように形成される。
但し、チャネル孔は、上部導電層２０５Ｕまで延長されないように形成する。
【００９６】
次に、チャネル孔内にチャネル領域２４０、ゲート誘電層２４５、チャネル絶縁層２５０、及び第１チャネルパッド２５５Ｕを形成して第１チャネルＣＨ１を形成する。
ゲート誘電層２４５は、原子層堆積（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）、化学気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）を用いて均一な厚さを有するように形成する。
本段階では、ゲート誘電層２４５の少なくとも一部がチャネル領域２４０に沿って垂直に延長されて形成される。
チャネル領域２４０は、第１チャネルＣＨ１内のゲート誘電層２４５上に形成する。
チャネル絶縁層２５０は、第１チャネルＣＨ１を充填するように形成され、絶縁物質である。
但し、実施形態に応じて、チャネル絶縁層２５０ではない導電性物質でチャネル領域２４０の間の空間を充填することもできる。
第１チャネルパッド２５５Ｕは、導電性物質からなり得、例えば、多結晶シリコンからなる。
【００９７】
図１０ｄを参照すると、犠牲層２２５及び層間絶縁層２２０の積層構造物を貫通する開口部ＯＰを形成し、開口部ＯＰを介して犠牲層２２５を除去する。
開口部ＯＰは、第１領域Ｉに示され、ｘ方向に延長されるトレンチ状に形成される。
犠牲層２２５は、例えば、湿式エッチングを用いて層間絶縁層２２０に対して選択的に除去される。
これにより、層間絶縁層２２０の間で第１チャネルＣＨ１の側壁が一部露出する。
【００９８】
図１０ｅを参照すると、犠牲層２２５が除去された領域に一部のゲート電極（２３１〜２３８）を形成する。
ゲート電極（２３１〜２３８）は、犠牲層２２５が除去された領域に導電性物質を充填して形成する。
ゲート電極（２３１〜２３８）は、金属、多結晶シリコン、または金属シリサイド物質を含み得る。
本発明の一実施形態において、ゲート電極（２３１〜２３８）を形成する前に、ゲート誘電層２４５のうち、ゲート電極（２３１〜２３８）に沿ってベース層２０１上に水平に延長される領域がある場合、上記領域を先に形成する。
次に、図に示していない領域で、開口部ＯＰ内に絶縁物質を充填して分離絶縁層２１０を形成する。
【００９９】
図１０ｆを参照すると、上部ゲート電極２３９、ストリング選択チャネル２４０Ｓ、ストリング絶縁層２５０Ｓ、第１接続部２６２、第１コンタクトプラグ２６０、共通ビットライン２７０、及び接続パッド２７５を形成する。
上部ゲート電極２３９は、第１チャネルＣＨ１上に導電性物質、例えば、多結晶シリコン層を蒸着して形成する。
次に、上部セル領域絶縁層２８５Ｕ物質をさらに積層し、上部セル領域絶縁層２８５Ｕを貫通する第１貫通孔ＴＨ１を形成する。
【０１００】
第１貫通孔ＴＨ１内にストリング選択チャネル２４０Ｓ及びストリング絶縁層２５０Ｓを埋め込み、上端に導電性物質を充填することで第１接続部２６２を形成する。
次に、上部セル領域絶縁層２８５Ｕを貫通するように貫通孔を形成した後、導電性物質を充填して第１コンタクトプラグ２６０を形成し、第１接続部２６２及び第１コンタクトプラグ２６０上にそれぞれ共通ビットライン２７０及び接続パッド２７５を形成する。
共通ビットライン２７０及び接続パッド２７５は、導電性物質の蒸着、パターニング工程を介して形成し、上部セル領域絶縁層２８５Ｕの一部をパターニングし、導電性物質を蒸着することで形成する。
これにより、第１メモリセル領域ＣＥＬＬ１が形成される。
【０１０１】
図１０ｇを参照すると、第２メモリセル領域ＣＥＬＬ２の第２接続部２６４、上部ゲート電極２３９、ストリング選択チャネル２４０Ｓ、ストリング絶縁層２５０Ｓ、第２チャネルパッド２５５Ｌ、ゲート電極２３０、第２チャネルＣＨ２、及び第３接続部２６６を形成する。
第１メモリセル領域ＣＥＬＬ１と同様の方式で第２メモリセル領域ＣＥＬＬ２を形成する。
まず、共通ビットライン２７０及び接続パッド２７５上に第２接続部２６４を形成する。
第２接続部２６４は、共通ビットライン２７０及び接続パッド２７５と共にパターニングされて形成され得る。
【０１０２】
次に、第２接続部２６４上に下部セル領域絶縁層２８５Ｌａの一部を形成した後、上部ゲート電極２３９を形成する。
次に、下部セル領域絶縁層２８５Ｌａの一部を再び形成した後、それを貫通する第２貫通孔ＴＨ２を形成する。
第２貫通孔ＴＨ２内にストリング選択チャネル２４０Ｓ及びストリング絶縁層２５０Ｓを埋め込み、上端に導電性物質を充填して第２チャネルパッド２５５Ｌを形成する。
【０１０３】
次に、図１０ｂ及び図１０ｃを参照して上述したように、ゲート電極２３０、第２チャネルＣＨ２、及び第３接続部２６６を形成する。
また、ゲート電極２３０の外郭領域にゲート電極（２３１〜２３８）を貫通する貫通絶縁層２８２を形成する。
【０１０４】
図１０ｈを参照すると、下部導電層２０５Ｌ、第４接続部２６８、第２コンタクトプラグ２６１、及び第２接合パッド２８０を形成する。
まず、第３接続部２６６上に下部導電層２０５Ｌを形成し、下部導電層２０５Ｌ上に第４接続部２６８を形成する。
また、上部セル領域絶縁層（２８５Ｌａ、２８５Ｌｂ）及び貫通絶縁層２８２を貫通する貫通孔を形成し、導電性物質を充填して第２コンタクトプラグ２６１を形成する。
【０１０５】
次に、第４接続部２６８及び第２コンタクトプラグ２６１上に第２接合パッド２８０を形成する。
第２接合パッド２８０は、例えば、導電性物質の蒸着及びパターニング工程を介して形成することができる。
第２接合パッド２８０は、下部セル領域絶縁層２８５Ｌｂを介して上面が露出され得、第２半導体構造物Ｓ２の上面の一部をなす。
実施形態に応じて、第２接合パッド２８０の上面は、下部セル領域絶縁層２８５Ｌｂの上面よりも上部に突出した形態で形成することもできる。
本段階によって、最終的に第２半導体構造物Ｓ２が準備され得る。
【０１０６】
図１０ｉを参照すると、第１半導体構造物Ｓ１上に第２半導体構造物Ｓ２を接合する。
まず、第１半導体構造物Ｓ１は、基板１０１上に回路素子１２０及び回路配線構造を形成することにより設けられる。
【０１０７】
回路ゲート誘電層１２２と回路ゲート電極１２５を基板１０１上に順次に形成する。
回路ゲート誘電層１２２と回路ゲート電極１２５は、ＡＬＤまたはＣＶＤを用いて形成し得る。
回路ゲート誘電層１２２は、シリコン酸化物で形成され、回路ゲート電極１２５は、多結晶シリコンまたは金属シリサイド層の少なくとも１つで形成され得るが、これに限定されない。
その次に、回路ゲート誘電層１２２と回路ゲート電極１２５の両側壁にスペーサ層１２４及びソース／ドレイン領域１０５を形成する。
実施形態に応じて、スペーサ層１２４は、複数の層からなることもできる。
次に、イオン注入工程を行ってソース／ドレイン領域１０５を形成する。
【０１０８】
回路配線構造の内の回路コンタクトプラグ１６０は、周辺領域絶縁層１９０を一部形成した後に一部をエッチングして除去し、導電性物質を充填することにより形成する。
回路配線ライン１７０は、例えば、導電性物質を蒸着した後、それをパターニングすることにより形成することができる。
周辺領域絶縁層１９０は、複数個の絶縁層からなり得る。
周辺領域絶縁層１９０は、回路配線構造を形成する各段階で一部が形成され、第３回路配線ライン１７６の上部に一部を形成することにより、最終的に回路素子１２０及び回路配線構造を覆うように形成される。
【０１０９】
第１半導体構造物Ｓ１と第２半導体構造物Ｓ２は、第１接合パッド１８０と第２接合パッド２８０を加圧して接合することにより接続する。
第２半導体構造物Ｓ２は、第２接合パッド２８０が下部に向かうように上下逆の状態で第１半導体構造物Ｓ１上に接合され得る。
本図面では、理解を助けるために、第２半導体構造物Ｓ２が、図１０ｈに示した構造のミラーイメージの形態で接合される様子を示した。
第１半導体構造物Ｓ１と第２半導体構造物Ｓ２は、別途の接着層のような接着剤を介さずに直接接合（ｄｉｒｅｃｔ  ｂｏｎｄｉｎｇ）される。
例えば、第１接合パッド１８０と第２接合パッド２８０は、上記加圧工程によって原子レベルでの結合を形成することができる。
実施形態に応じて、接合する前に、接合力を強化するために、第１半導体構造物Ｓ１の上面及び第２半導体構造物Ｓ２の下面に対して水素プラズマ処理のような表面処理工程がさらに行うことができる。
【０１１０】
本発明の一実施形態において、下部セル領域絶縁層２８５Ｌｂは、下部に上述の接合誘電体層を含み、第１半導体構造物Ｓ１も同一の層を有する場合、第１及び第２接合パッド（１８０、２８０）の間の接合だけでなく、接合誘電層の間の誘電体接合によって接合力がより一層確保される。
【０１１１】
図１０ｊを参照すると、第１及び第２半導体構造物（Ｓ１、Ｓ２）の接合構造上において、第２半導体構造物Ｓ２のベース基板ＳＵＢを除去し、パッド絶縁層２９０をパターニングするためのマスク層２９８を形成する。
ベース基板ＳＵＢを除去することにより、半導体装置の厚さが最小になり、貫通ビアのような配線のための構造物の形成を省略することができる。
【０１１２】
ベース基板ＳＵＢは、上面から一部がグラインディング（ｇｒｉｎｄｉｎｇ）工程のような研磨工程によって除去され、残りの一部は、湿式エッチングのようなエッチング工程によって除去される。
これにより、パッド絶縁層２９０が上部に露出する。
湿式エッチング工程時に、パッド絶縁層２９０はエッチング停止層として用いることができる。
したがって、パッド絶縁層２９０は、ベース基板ＳＵＢと異なる物質を含むことができ、特定のエッチング条件でエッチング選択性を有することができる物質で形成することができる。
第２半導体構造物Ｓ２のベース基板ＳＵＢを除去することにより、半導体装置の総厚さが最小になる。
【０１１３】
次に、マスク層２９８は、フォトリソグラフィ工程によって、図４のパッド領域ＰＡＤを露出させるようにパターニングする。
マスク層２９８は、例えば、感光性樹脂層である。
次に、図４を共に参照すると、マスク層２９８から露出したパッド絶縁層２９０を除去して図４のように開口部を形成する。
これにより、下部の第２導電層２０５ｂがパッド領域ＰＡＤの上部に露出する。
パッド絶縁層２９０を除去する際に、第２導電層２０５ｂはエッチング停止層として用いることができ、これによりエッチング工程が容易に行われる。
これにより、最終的に図４の半導体装置１００が製造される。
【０１１４】
図１１は、本発明の一実施形態による半導体パッケージの概略的な構成を示す断面図である。
図１１を参照すると、半導体パッケージ１０００は、パッケージ基板５１０、パッケージ基板５１０上に積層されるメモリチップ５００（５０１〜５０８）、メモリチップ５００を付着する接着層５２０、メモリチップ５００とパッケージ基板５１０との間を接続するワイヤ５５０、メモリチップ５００を封止する封止部５６０、及びパッケージ基板５１０の下面に配置された接続端子５８０を含む。
【０１１５】
パッケージ基板５１０は、本体部５１１、本体部５１１の上下面に配置される導電性の基板パッド５１２、及び基板パッド５１２を覆う絶縁性のパッシベーション層５１５を含む。
本体部５１１は、例えば、シリコン（Ｓｉ）、ガラス（ｇｌａｓｓ）、セラミック（ｃｅｒａｍｉｃ）、またはプラスチック（ｐｌａｓｔｉｃ）を含み得る。
本体部５１１は、単一層であるか、またはその内部に配線パターンを含む多層構造を有することができる。
【０１１６】
メモリチップ５００は、接着層５２０を用いてパッケージ基板５１０及び下部のメモリチップ５００上に積層される。
メモリチップ５００は、図４〜図９を参照して上述した半導体装置（１００、１００ａ、１００ｂ、１００ｃ、１００ｄ）を含むことができる。
メモリチップ５００は、同一の種類のメモリチップからなるか、または他の種類のメモリチップを含むことができる。
メモリチップ５００が他の種類のメモリチップを含む場合、上述の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、１００ｄ）以外に、ＤＲＡＭ、ＳＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ、ＦｅＲＡＭ、またはＭＲＡＭを含むことができる。
【０１１７】
メモリチップ５００は、互いに同一または異なる大きさを有することができ、メモリチップ５００の個数は、図に示したものに限定されない。
メモリチップ５００は、上面にパッド領域ＰＡＤが位置し、パッド領域ＰＡＤは、メモリチップ５００の端に隣接して位置するが、これに限定されない。
例えば、３Ｄプリンティングを用いてワイヤ５５０に該当する信号伝達媒体を形成する場合、パッド領域ＰＡＤは、端に位置しないことも可能である。
メモリチップ５００は、パッド領域ＰＡＤが露出するように順次にオフセットされて積層される。
【０１１８】
ワイヤ５５０は、上部のメモリチップ５００と下部のメモリチップ５００を電気的に接続するか、またはメモリチップ５００の少なくとも一部をパッケージ基板５１０の基板パッド５１２と電気的に接続する。
但し、ワイヤ５５０は、信号伝達構造物の一例であるため、実施形態に応じて、様々な形態の信号伝達媒体に変更することができる。
【０１１９】
封止部５６０は、メモリチップ５００、ワイヤ５５０、及びパッケージ基板５１０の上面を覆うように配置され、メモリチップ５００を保護する役割を果たす。
封止部５６０は、例えば、シリコン（ｓｉｌｉｃｏｎｅ）系物質、熱硬化性物質、熱可塑性物質、ＵＶ処理物質などからなることができる。
封止部５６０は、樹脂のようなポリマーで形成され得、例えば、ＥＭＣ（Ｅｐｏｘｙ  Ｍｏｌｄｉｎｇ  Ｃｏｍｐｏｕｎｄ）で形成される。
【０１２０】
接続端子５８０は、半導体パッケージ１０００を半導体パッケージ１０００が実装される電子機器のマザーボードなどと接続する。
接続端子５８０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）、錫（Ｓｎ）、銀（Ａｇ）、銅（Ｃｕ）及びアルミニウム（Ａｌ）の少なくとも１つを含み得る。
実施形態において、接続端子５８０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）など様々な形態に変更することができる。
【０１２１】
図１２は、本発明の一実施形態による半導体装置を含む電子機器の概略構成を示すブロック図である。
図１２を参照すると、本発明の一実施形態による電子機器２０００は、通信部２０１０、入力部２０２０、出力部２０３０、メモリ２０４０、及びプロセッサ２０５０を含む。
【０１２２】
通信部２０１０は、有線／無線通信モジュールを含むことができ、無線インターネットモジュール、近距離通信モジュール、ＧＰＳモジュール、移動通信モジュールなども含むことができる。
通信部２０１０に含まれる有線／無線通信モジュールは、様々な通信規格によって外部の通信網と接続されてデータを送受信する。
入力部２０２０は、ユーザーが電子機器２０００の動作を制御するために提供されるモジュールであり、機械式スイッチ、タッチスクリーン、音声認識モジュールなどを含むことができ、その他にも、ユーザーがデータを入力することができる様々なセンサーモジュールをさらに含むこともできる。
【０１２３】
出力部２０３０は、電子機器２０００で処理される情報を音声または映像の形態で出力し、メモリ２０４０は、プロセッサ２０５０を処理及び制御するためのプログラムや、またはデータなどを記憶する。
メモリ２０４０は、図４〜図９を参照して上述したような様々な実施形態による半導体装置を１つ以上含むことができ、電子機器２０００に内蔵されるか、または別途のインタフェースを介してプロセッサ２０５０と通信する。
プロセッサ２０５０は、電子機器２０００に含まれる各部の動作を制御することができる。
プロセッサ２０５０は、音声通話、ビデオ通話、データ通信などに関する制御及び処理を行うか、またはマルチメディアを再生及び管理するための制御及び処理を行うこともできる。
また、プロセッサ２０５０は、入力部２０２０を介してユーザーから伝達される入力を処理し、その結果を出力部２０３０を介して出力すること、電子機器２０００の動作を制御する上で必要なデータをメモリ２０４０に記憶すること、メモリ２０４０から引き出すことなどを行うことができる。
【０１２４】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１２５】
１０、１０Ａ、１００、１００ａ〜ｄ    半導体装置
２０、２０Ａ    メモリセルアレイ
３０    周辺回路
３２    ローデコーダ
３４    ページバッファ
３５    入出力（Ｉ／Ｏ）バッファ
３６    制御ロジック
３７    電圧発生器
１０１    基板
１０５    ソース／ドレイン領域
１２０    回路素子
１２２    回路ゲート誘電層
１２４    スペーサ層
１２５    回路ゲート電極
１６０    回路コンタクトプラグ
１６２、１６４、１６６    第１〜第３回路コンタクトプラグ
１７０    回路配線ライン
１７２、１７４、１７６    第１〜第３回路配線ライン
１８０    （第１）接合パッド
１９０    周辺領域絶縁層
２０１    ベース層
２０５ａ、２０５ｂ    （第１及、第２）導電層
２０５Ｌ    下部導電層
２０５Ｕ    上部導電層
２１０    分離絶縁層
２２０    層間絶縁層
２３０（２３１〜２３９）    （上部、下部）ゲート電極
２４０    チャネル領域
２４０Ｓ    ストリング選択チャネル（領域）
２４５    ゲート誘電層
２５０    チャネル絶縁層
２５０Ｓ    ストリング絶縁層
２５５Ｕ、２５５Ｌ    （第１、第２）チャネルパッド
２５６    貫通部
２６０、２６０ａ    第１コンタクトプラグ
２６１、２６１ａ    第２コンタクトプラグ
２６２（ａ）、２６４（ａ）、２６６（ａ）、２６８    （第１〜第４）接続部
２７０    共通ビットライン
２７５、２７５ａ    接続パッド
２８０    第２接合パッド
２８２    貫通絶縁層
２８５Ｕ    上部セル領域絶縁層
２８５Ｌａ、２８５Ｌｂ    下部セル領域絶縁層
２９０    パッド絶縁層
２９５、２９５ａ    接続層
２９８    マスク層
ＭＣＡ１、ＭＣＡ２    （第１、第２）メモリセルアレイ
ＰＡＤ    パッド領域
ＰＥＲＩ    周辺回路（領域）
ＣＨ１、ＣＨ２    （第１、第２）チャネル
ＣＥＬＬ１、ＣＥＬＬ２    メモリセル領域
Ｓ１、Ｓ２    （第１、第２）半導体構造物
【図１】
2020102613.tif 000003
【図２】
2020102613.tif 000004
【図３】
2020102613.tif 000005
【図４】
2020102613.tif 000006
【図５ａ】
2020102613.tif 000007
【図５ｂ】
2020102613.tif 000008
【図６ａ】
2020102613.tif 000009
【図６ｂ】
2020102613.tif 000010
【図７ａ】
2020102613.tif 000011
【図７ｂ】
2020102613.tif 000012
【図８ａ】
2020102613.tif 000013
【図８ｂ】
2020102613.tif 000014
【図８ｃ】
2020102613.tif 000015
【図９】
2020102613.tif 000016
【図１０ａ】
2020102613.tif 000017
【図１０ｂ】
2020102613.tif 000018
【図１０ｃ】
2020102613.tif 000019
【図１０ｄ】
2020102613.tif 000020
【図１０ｅ】
2020102613.tif 000021
【図１０ｆ】
2020102613.tif 000022
【図１０ｇ】
2020102613.tif 000023
【図１０ｈ】
2020102613.tif 000024
【図１０ｉ】
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【図１０ｊ】
2020102613.tif 000026
【図１１】
2020102613.tif 000027
【図１２】
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