(57)【要約】【課題】半導体回路の動作中における素子保護を簡易な構成で確実に行う。【解決手段】実施形態の半導体異常検出回路は、一対のＧａＮ−ＦＥＴが直列接続されたレグを有する半導体回路において、ＧａＮ−ＦＥＴの異常を検出する半導体異常検出回路であって、ＧａＮ−ＦＥＴに逆方向電流が流れる際の電圧である逆方向電圧を検出する逆方向電圧検出部と、検出した逆方向電圧が、所定の逆方向許容電流に相当する電圧を超えた場合にＧａＮ−ＦＥＴが異常であると判断する異常判断部と、を備える。【選択図】図３
2020102897.tif 000002
【特許請求の範囲】
【請求項１】
一対のＧａＮ−ＦＥＴが直列接続されたレグを有する半導体回路において、前記ＧａＮ−ＦＥＴの異常を検出する半導体異常検出回路であって、
前記ＧａＮ−ＦＥＴに逆方向電流が流れる際の電圧である逆方向電圧を検出する逆方向電圧検出部と、
検出した前記逆方向電圧が、所定の逆方向許容電流に相当する電圧を超えた場合に前記ＧａＮ−ＦＥＴが異常であると判断する異常判断部と、
を備えた半導体異常検出回路。
【請求項２】
前記逆方向電圧検出部は、一方の入力端子が対応する前記ＧａＮ−ＦＥＴのドレイン端子に接続され、他方の入力端子が当該ＧａＮ−ＦＥＴのソース端子に接続され、前記入力端子に印加された電圧の差動増幅を行う、前記一対のＧａＮ−ＦＥＴにそれぞれ対応する一対の差動増幅器を備える、
請求項１記載の半導体異常検出回路。
【請求項３】
前記所定の逆方向許容電流に相当する電圧は、前記ＧａＮ−ＦＥＴのジャンクション温度が許容最高温度の場合に、前記逆方向許容電流を前記ＧａＮ−ＦＥＴに流した場合に検出されるドレイン−ソース間電圧とされている、
請求項１又は請求項２記載の半導体異常検出回路。
【請求項４】
前記一対のＧａＮ−ＦＥＴはスイッチング素子として構成されており、
前記異常判断部は、一方の前記ＧａＮ−ＦＥＴをオフ状態からオン状態に移行させる際に先だって設けられるインターバル期間及び他方のＧａＮ−ＦＥＴをオフ状態からオン状態に移行させる際に先だって設けられるインターバル期間における前記逆方向電圧検出部により検出された電圧が前記所定の逆方向許容電流に相当する電圧を超えた場合に前記ＧａＮ−ＦＥＴが異常であると判断する、
請求項１乃至請求項３のいずれかに記載の半導体異常検出回路。
【請求項５】
前記半導体回路は、前記レグが並列に複数設けられており、前記逆方向電圧検出部は、各前記レグにそれぞれ設けられている、
請求項１乃至請求項４のいずれかに記載の半導体異常検出回路。
【請求項６】
前記異常判断部は、前記所定の逆方向許容電流に相当する電圧に加えて、前記ＧａＮ−ＦＥＴの劣化度合いあるいは実装半田の劣化度合いに相当する複数の電圧と検出した前記逆方向電圧とを比較して劣化度合いに応じた異常状態を判断する、
請求項１乃至請求項５のいずれか一項記載の半導体異常検出回路。
【請求項７】
前記逆方向電流は、前記半導体回路に接続された負荷からの還流電流である、
請求項１乃至請求項６のいずれか一項記載の半導体異常検出回路。
【請求項８】
一対のＧａＮ−ＦＥＴが直列接続されたレグを有する半導体回路と、
前記ＧａＮ−ＦＥＴに逆方向電流が流れる際の電圧である逆方向電圧を検出する逆方向電圧検出部と、
検出した前記逆方向電圧が、所定の逆方向許容電流に相当する電圧を超えた場合に前記ＧａＮ−ＦＥＴが異常であると判断する異常判断部と、
前記異常判断部により、前記ＧａＮ−ＦＥＴが異常であると判断された場合に、前記半導体回路の動作停止制御を行う制御部と、
を備えた半導体装置。
【請求項９】
一対のＧａＮ−ＦＥＴが直列接続されたレグを有する半導体回路をコンピュータにより制御するためのプログラムであって、
前記コンピュータを、
前記ＧａＮ−ＦＥＴに逆方向電流が流れる際の電圧である逆方向電圧を検出する手段と、
検出した前記逆方向電圧が、所定の逆方向許容電流に相当する電圧を超えた場合に前記ＧａＮ−ＦＥＴが異常であると判断する手段と、
前記ＧａＮ−ＦＥＴが異常であると判断された場合に、前記半導体回路の動作停止制御を行う手段と、
して機能させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体異常検出回路、半導体装置及びプログラムに関する。
【背景技術】
【０００２】
寄生ダイオードを有するＳｉＣ−ＦＥＴまたはＧａＮ−ＦＥＴに対して同ＦＥＴと逆並列に配置された還流用ダイオードによるインバータ回路において、停電等により制御系の失陥が生じて同期整流が行えなくなったとしても還流用ダイオードを通じて還流させる事ができ、損失によるモジュールやチップの熱破壊を防ぐことが可能な電力変換装置が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−１５８３４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述した従来技術においては、制御機能の失陥が起こって同期整流制御が不能となった場合の還流電流によるチップまたはモジュールの熱破壊対策に対しては述べているが、動作中の異常を検知してインバータ制御を停止する事には言及していない。すなわち動作中における素子保護については対応できなかった。
【課題を解決するための手段】
【０００５】
実施形態の半導体異常検出回路は、一対のＧａＮ−ＦＥＴが直列接続されたレグを有する半導体回路において、ＧａＮ−ＦＥＴの異常を検出する半導体異常検出回路であって、ＧａＮ−ＦＥＴに逆方向電流が流れる際の電圧である逆方向電圧を検出する逆方向電圧検出部と、検出した逆方向電圧が、所定の逆方向許容電流に相当する電圧を超えた場合にＧａＮ−ＦＥＴが異常であると判断する異常判断部と、を備える。
上記構成によれば、ＧａＮ−ＦＥＴの動作中であっても異常を検出することができる。
【０００６】
上記構成において、前記逆方向電圧検出部は、一方の入力端子が対応する前記ＧａＮ−ＦＥＴのドレイン端子に接続され、他方の入力端子が当該ＧａＮ−ＦＥＴのソース端子に接続され、前記入力端子に印加された電圧の差動増幅を行う、前記一対のＧａＮ−ＦＥＴにそれぞれ対応する一対の差動増幅器を備えるようにしてもよい。
上記構成によれば、各ＧａＮ−ＦＥＴについてそれぞれ異常状態を独立して検出することができる。
【０００７】
また、前記所定の逆方向許容電流に相当する電圧は、前記ＧａＮ−ＦＥＴのジャンクション温度が許容最高温度の場合に、前記逆方向許容電流を前記ＧａＮ−ＦＥＴに流した場合に検出されるドレイン−ソース間電圧とされている、ようにしてもよい。
上記構成によれば、ＧａＮ−ＦＥＴの実際の正常な使用状況で発生することがない電圧に基づいて異常を検出しているため、確実に異常の検出が行える。
【０００８】
また、一対のＧａＮ−ＦＥＴはスイッチング素子として構成されており、異常判断部は、一方のＧａＮ−ＦＥＴをオフ状態からオン状態に移行させる際に先だって設けられるインターバル期間及び他方のＧａＮ−ＦＥＴをオフ状態からオン状態に移行させる際に先だって設けられるインターバル期間における逆方向電圧検出部により検出された電圧が所定の逆方向許容電流に相当する電圧を超えた場合にＧａＮ−ＦＥＴが異常であると判断する、ようにしてもよい。
上記構成によれば、通常動作に影響を与えることなく、継続的にＧａＮ−ＦＥＴの動作時の異常検出を行える。
【０００９】
半導体回路は、レグが並列に複数設けられており、逆方向電圧検出部は、各レグにそれぞれ設けられている、ようにしてもよい。
上記構成によれば、レグが複数並列に設けられているインバータなどを構成する場合でも、確実に各レグを構成しているＧａＮ−ＦＥＴの動作時の異常検出を行える。
【００１０】
異常判断部は、所定の逆方向許容電流に相当する電圧に加えて、ＧａＮ−ＦＥＴの劣化度合いあるいは実装半田の劣化度合いに相当する複数の電圧と検出した逆方向電圧とを比較して劣化度合いに応じた異常状態を判断する、ようにしてもよい。
上記構成によれば、劣化度合いに応じた複数段階の異常検出を行える。
【００１１】
前記逆方向電流は、前記半導体回路に接続された負荷からの還流電流である、ようにしてもよい。
上記構成によれば、異常検出のための電源も設けることなくＧａＮ−ＦＥＴの動作時の異常検出を行える。
【００１２】
実施形態の半導体装置は、一対のＧａＮ−ＦＥＴが直列接続されたレグを有する半導体回路と、ＧａＮ−ＦＥＴに逆方向電流が流れる際の電圧である逆方向電圧を検出する逆方向電圧検出部と、検出した逆方向電圧が、所定の逆方向許容電流に相当する電圧を超えた場合にＧａＮ−ＦＥＴが異常であると判断する異常判断部と、異常判断部により、ＧａＮ−ＦＥＴが異常であると判断された場合に、半導体回路の動作停止制御を行う制御部と、を備える。
上記構成によれば、ＧａＮ−ＦＥＴの動作中であっても異常を検出することができ、異常検出時には半導体回路の動作停止制御を行って動作を停止させるので、ＧａＮ−ＦＥＴの異常に起因する半導体装置の故障等を抑制することができる。
【００１３】
実施形態のプログラムは、一対のＧａＮ−ＦＥＴが直列接続されたレグを有する半導体回路をコンピュータにより制御するためのプログラムであって、コンピュータを、ＧａＮ−ＦＥＴに逆方向電流が流れる際の電圧である逆方向電圧を検出する手段と、検出した逆方向電圧が、所定の逆方向許容電流に相当する電圧を超えた場合にＧａＮ−ＦＥＴが異常であると判断する手段と、ＧａＮ−ＦＥＴが異常であると判断された場合に、半導体回路の動作停止制御を行う手段と、して機能させる。
上記構成によれば、ＧａＮ−ＦＥＴの動作中であっても異常を検出することができ、異常検出時には半導体回路の動作停止制御を行って動作を停止させるので、ＧａＮ−ＦＥＴの異常に起因する半導体装置の故障等を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、実施形態にかかる半導体異常検出回路を備えた電力変換回路の概要構成図である。
【図２】図２は、半導体異常検出ユニットの詳細ブロック図である。
【図３】図３は、ＧａＮ−ＦＥＴのドレイン−ソース間における逆方向電圧と逆方向電流との関係のジャンクション温度依存性の説明図である。
【図４】図４は、実施形態の動作処理フローチャートである。
【図５】図５は、実施形態の動作タイミングチャートである。
【発明を実施するための形態】
【００１５】
以下、本発明の例示的な実施形態が開示される。以下に示される実施形態の構成、ならびに当該構成によってもたらされる作用、結果、および効果は、一例である。本発明は、以下の実施形態に開示される構成以外によっても実現可能であるとともに、基本的な構成に基づく種々の効果や、派生的な効果のうち、少なくとも１つを得ることが可能である。
【００１６】
図１は、実施形態にかかる半導体異常検出回路を備えた電力変換回路の概要構成図である。
電力変換回路１０は、大別すると、直流電源１１と、三相交流インバータ回路１２と、半導体異常検出回路１３と、コントローラ１４と、を備えている。
【００１７】
三相交流インバータ回路１２は、一対のＧａＮ−ＦＥＴで構成されたＵ相レグ１２Ｕ、一対のＧａＮ−ＦＥＴで構成されたＶ相レグ１２Ｖ、一対のＧａＮ−ＦＥＴで構成されたＷ相レグ１２Ｗを備えている。
【００１８】
Ｕ相レグ１２Ｕは、ドレイン端子Ｄが直流電源１１の高電位側端子に接続されたＧａＮ−ＦＥＴ  Ｑ１Ｕと、ドレイン端子ＤがＧａＮ−ＦＥＴ  Ｑ１Ｕのソース端子Ｓに接続され、ソース端子Ｓが直流電源１１の低電位側端子に接続されたＧａＮ−ＦＥＴ  Ｑ２Ｕと、を備えている。
【００１９】
Ｖ相レグ１２Ｖは、ドレイン端子Ｄが直流電源１１の高電位側端子に接続されたＧａＮ−ＦＥＴ  Ｑ１Ｖと、ドレイン端子ＤがＧａＮ−ＦＥＴ  Ｑ１Ｖのソース端子Ｓに接続され、ソース端子Ｓが直流電源１１の低電位側端子に接続されたＧａＮ−ＦＥＴ  Ｑ２Ｖと、を備えている。
【００２０】
Ｗ相レグ１２Ｗは、ドレイン端子Ｄが直流電源１１の高電位側端子に接続されたＧａＮ−ＦＥＴ  Ｑ１Ｗと、ドレイン端子ＤがＧａＮ−ＦＥＴ  Ｑ１Ｗのソース端子Ｓに接続され、ソース端子Ｓが直流電源１１の低電位側端子に接続されたＧａＮ−ＦＥＴ  Ｑ２Ｗと、を備えている。
【００２１】
上記構成において、ＧａＮ−ＦＥＴ  Ｑ１Ｕ、ＧａＮ−ＦＥＴ  Ｑ１Ｖ及びＧａＮ−ＦＥＴ  Ｑ１Ｗは、それぞれ上アーム（ハイサイド側スイッチング素子）を構成し、ＧａＮ−ＦＥＴ  Ｑ２Ｕ、ＧａＮ−ＦＥＴ  Ｑ２Ｖ及びＧａＮ−ＦＥＴ  Ｑ２Ｗは、それぞれ下アーム（ロウサイド側スイッチング素子）を構成している。
【００２２】
半導体異常検出回路１３は、信号線ＳＵ１を介してＧａＮ−ＦＥＴ  Ｑ１Ｕのドレイン−ソース間電圧ＶＤＳＱ１Ｕが入力されて増幅し増幅ドレイン−ソース間電圧信号ＡＳＵ１を出力するとともに、信号線ＳＵ２を介してＧａＮ−ＦＥＴ  Ｑ２Ｕのドレイン−ソース間電圧ＶＤＳＱ２Ｕが入力されて増幅し増幅ドレイン−ソース間電圧信号ＡＳＵ２を出力するＵ相半導体異常検出ユニット１３Ｕを備えている。
【００２３】
また、半導体異常検出回路１３は、信号線ＳＶ１を介してＧａＮ−ＦＥＴ  Ｑ１Ｖのドレイン−ソース間電圧ＶＤＳＱ１Ｖが入力されて増幅し増幅ドレイン−ソース間電圧信号ＡＳＶ１を出力するとともに、信号線ＳＶ２を介してＧａＮ−ＦＥＴ  Ｑ２Ｖのドレイン−ソース間電圧ＶＤＳＱ２Ｖが入力されて増幅し増幅ドレイン−ソース間電圧信号ＡＳＶ２を出力するＶ相半導体異常検出ユニット１３Ｖを備えている。
【００２４】
また、半導体異常検出回路１３は、信号線ＳＷ１を介してＧａＮ−ＦＥＴ  Ｑ１Ｗのドレイン−ソース間電圧ＶＤＳＱ１Ｗが入力されて増幅し増幅ドレイン−ソース間電圧信号ＡＳＷ１を出力するとともに、信号線ＳＷ２を介してＧａＮ−ＦＥＴ  Ｑ２Ｗのドレイン−ソース間電圧ＶＤＳＱ２Ｗが入力されて増幅し増幅ドレイン−ソース間電圧信号ＡＳＷ２を出力するＷ相半導体異常検出ユニット１３Ｗを備えている。
【００２５】
図２は、半導体異常検出ユニットの詳細ブロック図である。
Ｕ相半導体異常検出ユニット１３Ｕ、Ｖ相半導体異常検出ユニット１３Ｖ及びＷ相半導体異常検出ユニット１３Ｗは、基本的に同一構成を有するため、以下においては、Ｕ相半導体異常検出ユニット１３Ｕを例として説明することがある。
【００２６】
Ｕ相半導体異常検出ユニット１３Ｕは、第１差動増幅アンプＡｍｐ１及び第２差動増幅アンプＡｍｐ２を備えている。
【００２７】
第１差動増幅アンプＡｍｐ１は、ＧａＮ−ＦＥＴ  Ｑ１Ｕのドレイン端子Ｄに接続された信号線ＳＵ１を構成している信号線の一方が入力端子の一方に接続され、ＧａＮ−ＦＥＴ  Ｑ１Ｕのソース端子Ｓに接続された信号線ＳＵ１を構成している信号線の他方が入力端子の他方に接続されている。そして、第１差動増幅アンプＡｍｐ１は、ＧａＮ−ＦＥＴ  Ｑ１Ｕのドレイン−ソース間電圧ＶＤＳＱ１Ｕを増幅して、増幅ドレイン−ソース間電圧信号ＡＳＵ１をコントローラ１４に出力する。
【００２８】
第２差動増幅アンプＡｍｐ２は、ＧａＮ−ＦＥＴ  Ｑ２Ｕのドレイン端子Ｄに接続された信号線ＳＵ２を構成している信号線の一方が入力端子の一方に接続され、ＧａＮ−ＦＥＴ  Ｑ２Ｕのソース端子Ｓに接続された信号線ＳＵ２を構成している信号線の他方が入力端子の他方に接続されている。そして、第１差動増幅アンプＡｍｐ２は、ＧａＮ−ＦＥＴ  Ｑ２Ｕのドレイン−ソース間電圧ＶＤＳＱ２Ｕを増幅して、増幅ドレイン−ソース間電圧信号ＡＳＵ２をコントローラ１４に出力する。
【００２９】
図３は、ＧａＮ−ＦＥＴのドレイン−ソース間における逆方向電圧と逆方向電流との関係のジャンクション温度依存性の説明図である。
ドレイン−ソース間逆方向電流ＩＤＳＲの最大値であるドレイン−ソース間逆方向電流ＩＤＳＲｍａｘ（＝定格最大電流値）は、予め規定されているものであり、これ以上の電流は流さないように規定されている。
【００３０】
ところで、発明者らの研究によれば、ＧａＮ−ＦＥＴのドレイン−ソース間逆方向電圧ＶＤＳＲとドレイン−ソース間逆方向電流ＩＤＳＲとの関係には、ＧａＮ−ＦＥＴのジャンクション温度Ｔｊに対する依存性があることがわかった。
【００３１】
すなわち、図３に示すように、同一のドレイン−ソース間逆方向電流ＩＤＳＲに対し、ジャンクション温度Ｔｊ温度が高くなるにつれて（Ｔｊ＝Ｔｊ−Ｌｏｗ→Ｔｊ−Ｍｉｄｄｌｅ→Ｔｊ−ｍａｘ）、ドレイン−ソース間逆方向電圧ＶＤＳＲは高くなっていることがわかった。
そこで、発明者らは、これらの関係を利用して、ＧａＮ−ＦＥＴの異常を検出することとした。
【００３２】
より詳細には、定格最大ジャンクション温度Ｔｊ−Ｍａｘにおけるドレイン−ソース間逆方向電流ＩＤＳＲｍａｘに対応するドレイン−ソース間逆方向電圧ＶＤＳＲをドレイン−ソース間逆方向制限電圧ＶＤＳＲＬｉｍｉｔとする。
そして、上アームを構成しているＧａＮ−ＦＥＴと、下アームを構成しているＧａＮ−ＦＥＴと、のスイッチング切替時のインターバル期間においてドレイン−ソース間逆方向電圧ＶＤＳＲを検出し、検出したドレイン−ソース間逆方向電圧ＶＤＳＲが、ドレイン−ソース間逆方向制限電圧ＶＤＳＲＬｉｍｉｔを超えた場合には、コントローラ１４は、対応するＧａＮ−ＦＥＴが異常であるとして、電力変換回路１０、ひいては、負荷であるモータＭの保護を図るように制御を行っている。
【００３３】
次に実施形態における動作を説明する。
図４は、実施形態の動作処理フローチャートである。
まず、システム電源が投入されると（ステップＳ１１）、コントローラ１４を構成しているコントローラＩＣを起動する（ステップＳ１２）。
【００３４】
続いてコントローラ１４は、Ｕ相半導体異常検出ユニット１３Ｕ、Ｖ相半導体異常検出ユニット１３Ｖ及びＷ相半導体異常検出ユニット１３Ｗを構成している電圧検知用の差動アンプＡｍｐ１、Ａｍｐ２を起動する（ステップＳ１３）。
続いて、コントローラ１４は、温度センサＴＭから出力された温度検出信号ＳＴに基づく温度モニタを開始する（ステップＳ１４）。
【００３５】
次にインバータ制御指示信号が入力されたか否かを判定する（ステップＳ１５）。
ステップＳ１５の判定において、未だインバータ制御指示信号が入力されていない場合には（ステップＳ１５；Ｎｏ）、待機状態となる。
【００３６】
ステップＳ１５の判定において、インバータ制御指示信号が入力された場合には（ステップＳ１５；Ｙｅｓ）、コントローラ１４は、三相交流インバータ回路１２の制御を開始する（ステップＳ１６）。
【００３７】
そして、コントローラ１４は、ゲート電圧の制御を開始する（ステップＳ１７）。
具体的には、コントローラ１４は、Ｕ相電流検出センサＣＴ−Ｕ及びＶ相電流検出センサＣＴ−Ｖの出力に基づいて、Ｕ相モータコイルＬＵ、Ｖ相モータコイルＬＶ及びＷ相モータコイルＬＷを有するモータＭの回転状態（ロータの回転位置、回転方向）を検出し、検出状態に対応するゲート駆動信号ＧＵ１、ＧＵ２、ＧＶ１、ＧＶ２、ＧＷ１、ＧＷ２を生成し、ＧａＮ−ＦＥＴ  Ｑ１Ｕ、ＧａＮ−ＦＥＴ  Ｑ１Ｖ、ＧａＮ−ＦＥＴ  Ｑ１Ｗ、ＧａＮ−ＦＥＴ  Ｑ２Ｕ、ＧａＮ−ＦＥＴ  Ｑ２Ｖ及びＧａＮ−ＦＥＴ  Ｑ２Ｗに出力する。
【００３８】
続いて、コントローラ１４は、電流指令値及び三相交流インバータ回路１２の温度より推定される電圧が第１差動増幅アンプＡｍｐ１あるいは第２差動増幅アンプＡｍｐ２から出力されているか否かを判断する（ステップＳ１８）。
【００３９】
ここで、異常検出動作の詳細について説明する。
図５は、実施形態の動作タイミングチャートである。
時刻ｔ１において、上アームを構成しているＧａＮ−ＦＥＴのオン／オフ制御を行う為のゲート駆動信号Ｇ１が立ち下がると、貫通電流の発生を抑制するために、次に下アームを構成しているＧａＮ−ＦＥＴのオン／オフ制御を行うためのゲート信号Ｇ２を立ち上げる前にインターバル期間Ｔ１１（デッドタイム）が挿入される。
このインターバル期間Ｔ１１は、下アームを構成しているＧａＮ−ＦＥＴ  Ｑ２Ｕ、ＧａＮ−ＦＥＴ  Ｑ２Ｖ、ＧａＮ−ＦＥＴ  Ｑ２Ｗにおいて逆方向導通期間となっている。
このとき、モータＭを構成しているＵ相モータコイルＬＵ、Ｖ相モータコイルＬＶ、Ｗ相モータコイルＬＷからは回転状態に応じて還流電流がドレイン−ソース間逆方向電流ＩＤＳＲとして流れる。
このドレイン−ソース間逆方向電流ＩＤＳＲが流れることにより、上アームを構成しているＧａＮ−ＦＥＴ  Ｑ１Ｕ、ＧａＮ−ＦＥＴ  Ｑ１Ｖ、ＧａＮ−ＦＥＴ  Ｑ１Ｗにおいては、インターバル期間Ｔ１１において、相対的に高いドレイン−ソース間電圧ＶＤＳＱ１が印加されることとなる。
一方、下アームを構成しているＧａＮ−ＦＥＴ  Ｑ２Ｕ、ＧａＮ−ＦＥＴ  Ｑ２Ｖ、ＧａＮ−ＦＥＴ  Ｑ２Ｗにおいては、インターバル期間Ｔ１１において、ドレイン−ソース間電圧ＶＤＳＱ２としてドレイン−ソース間逆方向電圧ＶＤＳＲが印加され、ドレイン−ソース間電流ＩＤ２としてドレイン−ソース間逆方向電流ＩＤＳＲが流れる。
このインターバル期間Ｔ１１においては、ドレイン−ソース間電圧ＶＤＳＱ２は、下アームを構成しているＧａＮ−ＦＥＴ  Ｑ２Ｕ、ＧａＮ−ＦＥＴ  Ｑ２Ｖ、ＧａＮ−ＦＥＴ  Ｑ２Ｗにおけるドレイン−ソース間逆方向制限電圧ＶＤＳＲ２Ｌｉｍｉｔを下回る（下向きに超える）電圧は印加されていないので、コントローラ１４は、下アームを構成しているＧａＮ−ＦＥＴ  Ｑ２Ｕ、ＧａＮ−ＦＥＴ  Ｑ２Ｖ、ＧａＮ−ＦＥＴ  Ｑ２Ｗは正常であると判断することとなる。
【００４０】
その後、時刻ｔ２に到り、インターバル期間Ｔ１１が経過して、オン期間ＴＮとなると、下アームを構成しているＧａＮ−ＦＥＴ  Ｑ２Ｕ、ＧａＮ−ＦＥＴ  Ｑ２Ｖ、ＧａＮ−ＦＥＴ  Ｑ２Ｗにおいて同期整流期間となっている。
すると、下アームを構成しているＧａＮ−ＦＥＴのオン／オフ制御を行う為のゲート信号Ｇ２が立ち上がり、下アームを構成しているＧａＮ−ＦＥＴ  Ｑ２Ｕ、ＧａＮ−ＦＥＴ  Ｑ２Ｖ、ＧａＮ−ＦＥＴ  Ｑ２Ｗがオン状態（閉状態）となり、ドレイン−ソース間逆方向電流ＩＤＳＲが流れる状態が継続する。
一般的に同期整流期間はインターバル期間よりも損失が小さくなるため、ドレイン−ソース間電圧ＶＤＳＱ１及びドレイン−ソース間電圧ＶＤＳＱ２の絶対値は、インターバル期間Ｔ１１よりも小さくなる。
このオン期間ＴＮの場合においてもインターバル期間Ｔ１１と同様に、コントローラ１４は、下アームを構成しているＧａＮ−ＦＥＴ  Ｑ２Ｕ、ＧａＮ−ＦＥＴ  Ｑ２Ｖ、ＧａＮ−ＦＥＴ  Ｑ２Ｗは正常であると判断することとなる。
【００４１】
その後、時刻ｔ３に到ってオン期間ＴＮが経過し、下アームを構成しているＧａＮ−ＦＥＴのオン／オフ制御を行う為のゲート駆動信号Ｇ２が立ち下がると、貫通電流の発生を抑制するために、次に上アームを構成しているＧａＮ−ＦＥＴのオン／オフ制御を行うためのゲート信号Ｇ１を立ち上げる前にインターバル期間Ｔ１２（デッドタイム）が挿入される。
【００４２】
このインターバル期間Ｔ１２も、インターバル期間Ｔ１１と同様に、下アームを構成しているＧａＮ−ＦＥＴ  Ｑ２Ｕ、ＧａＮ−ＦＥＴ  Ｑ２Ｖ、ＧａＮ−ＦＥＴ  Ｑ２Ｗにおいて逆方向導通期間となっており、モータＭを構成しているモータコイルＬＵ、ＬＶ、ＬＷからは回転状態に応じて還流電流がドレイン−ソース間逆方向電流ＩＤＳＲとして流れることとなる。
【００４３】
このドレイン−ソース間逆方向電流ＩＤＳＲが流れることにより、上アームを構成しているＧａＮ−ＦＥＴ  Ｑ１Ｕ、ＧａＮ−ＦＥＴ  Ｑ１Ｖ、ＧａＮ−ＦＥＴ  Ｑ１Ｗにおいては、インターバル期間Ｔ１２において、相対的に高いドレイン−ソース間電圧ＶＤＳＱ１が印加されることとなる。
【００４４】
さらに図５の例の場合、このインターバル期間Ｔ１２において、ドレイン−ソース間逆方向制限電圧ＶＤＳＲ１Ｌｉｍｉｔを上回る（上向きに超える）電圧が印加されているので、コントローラ１４は、異常であると判断することとなる。
【００４５】
一方、下アームを構成しているＧａＮ−ＦＥＴ  Ｑ２Ｕ、ＧａＮ−ＦＥＴ  Ｑ２Ｖ、ＧａＮ−ＦＥＴ  Ｑ２Ｗにおいては、インターバル期間Ｔ１２において、ドレイン−ソース間電圧ＶＤＳＱ２としてドレイン−ソース間逆方向電圧ＶＤＳＲが印加され、ドレイン−ソース間電流ＩＤ２としてドレイン−ソース間逆方向電流ＩＤＳＲが流れる。
【００４６】
さらに、図５の例の場合、このインターバル期間Ｔ１２において、ドレイン−ソース間逆方向制限電圧ＶＤＳＲ２Ｌｉｍｉｔを下回る（下向きに超える）電圧が印加されているので、コントローラ１４は、ドレイン−ソース間逆方向制限電圧ＶＤＳＲ２Ｌｉｍｉｔを下回る電圧が印加されているＧａＮ−ＦＥＴは異常であると判断することとなる。
【００４７】
上述した手順によりステップＳ１８の判断において、電流指令値及び三相交流インバータ回路１２の温度より推定される電圧が第１差動増幅アンプＡｍｐ１あるいは第２差動増幅アンプＡｍｐ２から出力されていない場合、すなわち、上アームを構成しているＧａＮ−ＦＥＴ  Ｑ１Ｕ、ＧａＮ−ＦＥＴ  Ｑ１Ｖ、ＧａＮ−ＦＥＴ  Ｑ１Ｗのうち、ドレイン−ソース間逆方向制限電圧ＶＤＳＲ１Ｌｉｍｉｔを上回る（上向きに超える）電圧が印加されている場合、あるいは、下アームを構成しているＧａＮ−ＦＥＴ  Ｑ２Ｕ、ＧａＮ−ＦＥＴ  Ｑ２Ｖ、ＧａＮ−ＦＥＴ  Ｑ２Ｗでは、これらにおけるドレイン−ソース間逆方向制限電圧ＶＤＳＲ２Ｌｉｍｉｔを下回る（下向きに超える）電圧が印加されている場合には（ステップＳ１８；Ｎｏ）、インバータの動作を停止させるインバータ動作停止制御に処理を移行する（ステップＳ２０）。
【００４８】
一方、上述した手順によりステップＳ１８の判断において、電流指令値及び三相交流インバータ回路１２の温度より推定される電圧が第１差動増幅アンプＡｍｐ１及び第２差動増幅アンプＡｍｐ２から出力されている場合には（ステップＳ１８；Ｙｅｓ）、オペレータによる指示入力等の三相交流インバータ回路１２の動作を停止させる指示等に基づいて三相交流インバータ回路１２の動作を継続するか否かを判断する（ステップＳ１９）。
ステップＳ１９の判断において、三相交流インバータ回路１２の動作を継続すると判断した場合には（ステップＳ１９；Ｙｅｓ）、処理を再びステップＳ１７に移行して処理を継続する。
【００４９】
ステップＳ１９の判別において、三相交流インバータ回路１２の動作を継続しないと判断した場合には（ステップＳ１９；Ｎｏ）、インバータ動作停止制御を行う（ステップＳ２０）。
【００５０】
以上の説明のように、本実施形態によれば、外付けの温度検知部品の追加を行うこと無く、三相交流インバータ回路１２の動作中のスイッチング素子（ＧａＮ−ＦＥＴ）の異常を検知することが可能となる。
この結果、車載装置等の高信頼性を要求されるアプリケーションにおいて、より一層の安全性を確保することが可能となる。
【００５１】
以上の説明においては、ドレイン−ソース間逆方向電圧ＶＤＳＲを検出する手段として差動アンプを用いる場合について説明したがマイクロコントローラ（ＭＰＵ）のＡ／Ｄポートを用いて検出する構成を採ったり、ＧａＮ−ＦＥＴ内部に差動アンプを有する構成を採ったりすることも可能である。
【００５２】
以上の説明においては、監視対象を三相交流インバータ回路としていたが、冗長設計のための冗長レグにおいても同様に適用が可能である。
また、以上の説明においては、異常検知のためのドレイン−ソース間逆方向制限電圧を一つ設けている場合のものであったが、異常検出段階を複数段階設定することも可能である。具体的には、半導体素子の劣化度合い、実装半田の劣化度合い等に相関を有するドレイン−ソース間逆方向制限電圧を複数設け、電圧毎に異常検出時の動作を変更するように構成することも可能である。
【００５３】
以上の説明においては、三相交流インバータ回路の相毎に異常検知を行う場合について説明したが、複数相間で検出結果を比較することにより、相間における電流バランスなどについて異常を検出する構成とすることも可能である。
【００５４】
以上、本発明の実施形態を例示したが、上記実施形態および変形例はあくまで一例であって、発明の範囲を限定することは意図していない。上記実施形態や変形例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、組み合わせ、変更を行うことができる。また、各実施形態や各変形例の構成や形状は、部分的に入れ替えて実施することも可能である。
【符号の説明】
【００５５】
１０…電力変換回路、１１…直流電源、１２…三相交流インバータ回路、１２Ｕ…Ｕ相レグ、１２Ｖ…Ｖ相レグ、１２Ｗ…Ｗ相レグ、１３…半導体異常検出回路、１３Ｕ…Ｕ相半導体異常検出ユニット、１３Ｖ…Ｖ相半導体異常検出ユニット、１３Ｗ…Ｗ相半導体異常検出ユニット、１４…コントローラ、Ｔ１１…インターバル期間、Ｔ１２…インターバル期間、Ａｍｐ１…第１差動増幅アンプ、Ａｍｐ２…第２差動増幅アンプ、ＩＤＳＲ、ＩＤＳＲｍａｘ…ドレイン−ソース間逆方向電流、ＳＴ…温度検出信号、ＴＭ…温度センサ、ＴＮ…オン期間、Ｔｊ…ジャンクション温度、Ｔｊ−Ｍａｘ定格最大ジャンクション温度、ＶＤＳＲ…ドレイン−ソース間逆方向電圧、ＶＤＳＲＬｉｍｉｔ、ＶＤＳＲ１Ｌｉｍｉｔ、ＶＤＳＲ２Ｌｉｍｉｔ…ドレイン−ソース間逆方向制限電圧。
【図１】
2020102897.tif 000003
【図２】
2020102897.tif 000004
【図３】
2020102897.tif 000005
【図４】
2020102897.tif 000006
【図５】
2020102897.tif 000007