(57)【要約】【課題】外部電極における接続信頼性を高めることが可能な積層セラミック電子部品及びそれを実装した回路基板を提供する。【解決手段】積層セラミック電子部品は、セラミック素体と、外部電極と、を具備する。上記セラミック素体は、第１方向を向いた主面と、上記第１方向に直交する第２方向を向いた端面と、上記第１方向及び上記第２方向に直交する第３方向を向いた側面と、を有し、複数の内部電極が上記第１方向に積層される。上記外部電極は、メッキ膜を有し、上記端面を被覆して上記側面及び上記主面の一部まで延びる。上記メッキ膜は、表面を構成する錫メッキ膜を含み、上記錫メッキ膜は、上記第２方向に向いた錫端面領域と、上記第３方向に向いた錫側面領域と、を含み、上記錫端面領域の膜厚が、上記錫側面領域の膜厚よりも小さく構成される。【選択図】図５
2020174110.tif 000002
【特許請求の範囲】
【請求項１】
第１方向を向いた主面と、前記第１方向に直交する第２方向を向いた端面と、前記第１方向及び前記第２方向に直交する第３方向を向いた側面と、を有し、複数の内部電極が前記第１方向に積層されたセラミック素体と、
前記セラミック素体に形成された下地膜と、前記下地膜上に形成されたメッキ膜と、を有し、前記端面を被覆して前記側面及び前記主面の一部まで延びる外部電極と、を具備し、
前記第１方向における寸法が、前記第２方向における寸法または前記第３方向における寸法のうち小さい方の０．８０倍より大きく１．２５倍以下であり、
前記メッキ膜は、表面を構成する錫メッキ膜を含み、
前記錫メッキ膜は、
前記第２方向に向いた錫端面領域と、
前記第３方向に向いた錫側面領域と、を含み、
前記錫端面領域の膜厚が、前記錫側面領域の膜厚よりも小さい
積層セラミック電子部品。
【請求項２】
請求項１に記載の積層セラミック電子部品であって、
前記錫端面領域の膜厚は、前記錫側面領域の膜厚の０．９０倍以上０．９７倍以下である
積層セラミック電子部品。
【請求項３】
請求項１又は２に記載の積層セラミック電子部品であって、
前記メッキ膜は、前記錫メッキ膜と前記下地膜との間に形成されたニッケルメッキ膜を含み、
前記ニッケルメッキ膜は、
前記第２方向に向いたニッケル端面領域と、
前記第３方向に向いたニッケル側面領域と、を含み、
前記ニッケル端面領域の膜厚が、前記ニッケル側面領域の膜厚よりも大きい
積層セラミック電子部品。
【請求項４】
請求項３に記載の積層セラミック電子部品であって、
前記ニッケル端面領域の膜厚は、前記ニッケル側面領域の膜厚の１．００倍より大きく１．１０倍以下である
積層セラミック電子部品。
【請求項５】
請求項１から４のいずれか一項に記載の積層セラミック電子部品であって、
前記メッキ膜は、前記錫メッキ膜と前記下地膜との間に形成された銅メッキ膜を含み、
前記銅メッキ膜は、
前記第２方向に向いた銅端面領域と、
前記第３方向に向いた銅側面領域と、を含み、
前記銅端面領域の膜厚が、前記銅側面領域の膜厚よりも大きい
積層セラミック電子部品。
【請求項６】
請求項５に記載の積層セラミック電子部品であって、
前記銅端面領域の膜厚は、前記銅側面領域の膜厚の１．００倍より大きく１．２０倍以下である
積層セラミック電子部品。
【請求項７】
実装基板と、
第１方向を向いた主面と前記第１方向に直交する第２方向を向いた端面と前記第１方向及び前記第２方向に直交する第３方向を向いた側面とを含み複数の内部電極が前記第１方向に積層されたセラミック素体と、前記セラミック素体に形成された下地膜と前記下地膜上に形成されたメッキ膜とを含み前記端面を被覆して前記側面及び前記主面の一部まで延びる外部電極と、を有し、前記第１方向における寸法が、前記第２方向における寸法または前記第３方向における寸法のうち小さい方の０．８０倍より大きく１．２５倍以下であり、かつ、前記主面が前記実装基板と対向するように前記実装基板上に配置された、積層セラミック電子部品と、
前記メッキ膜と前記実装基板とを接続する半田と、
を具備し、
前記メッキ膜は、表面を構成する錫メッキ膜を含み、
前記錫メッキ膜は、
前記第２方向に向いた錫端面領域と、
前記第３方向に向いた錫側面領域と、を含み、
前記錫端面領域の膜厚が、前記錫側面領域の膜厚よりも小さく、
前記半田は、前記錫主面領域から、前記錫端面領域及び前記錫側面領域の一部まで延びる
回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミック電子部品及びそれを実装した回路基板に関する。
【背景技術】
【０００２】
積層セラミックコンデンサ等の積層セラミック電子部品では、典型的には、セラミック素体の表面に導電ペーストの塗布によって形成された下地電極が形成され、下地電極上に複数のめっき膜が形成されることで、外部電極が形成される。このような外部電極を備えた積層セラミック電子部品は、一般に、外部電極がリフロー法によって半田付けされることで、プリント回路基板などに実装される。
【０００３】
例えば、特許文献１には、リフロー法により表面実装する際のセルフアライメント性を高め、かつ、半田付け時に一方の外部電極が上方に持ち上がる現象を抑制する観点から、電子部品本体と、所定の構成の外部電極と、を備えた電子部品が記載されている。この外部電極は、導電ペーストの焼付により形成された厚膜電極と、厚膜電極上に形成され所定の表面粗さを有する中間メッキ膜と、中間メッキ膜の外表面に形成され、かつ、中間めっき膜よりも半田付け性に優れた金属よりなる易半田付け性メッキ膜と、を有する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１８６６０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メッキ膜は、その厚みによっても、半田との反応性や熱伝導性及び熱容量性が変化し、半田の濡れ性に影響を与える。このため、特許文献１に記載の技術では、電子部品がより小型化した場合に、メッキ膜のわずかな厚み差によって半田付け時に一方の外部電極が上方に持ち上がる上記現象が生じ、外部電極と実装基板との接続信頼性を高めることが難しかった。
【０００６】
以上のような事情に鑑み、本発明の目的は、外部電極における接続信頼性を高めることが可能な積層セラミック電子部品及びそれを実装した回路基板を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、外部電極と、を具備する。
上記セラミック素体は、第１方向を向いた主面と、上記第１方向に直交する第２方向を向いた端面と、上記第１方向及び上記第２方向に直交する第３方向を向いた側面と、を有し、複数の内部電極が上記第１方向に積層される。
上記外部電極は、上記セラミック素体に形成された下地膜と、上記下地膜上に形成されたメッキ膜と、を有し、上記端面を被覆して上記側面及び上記主面の一部まで延びる。
上記積層セラミック電子部品は、上記第１方向における寸法が、上記第２方向における寸法または上記第３方向における寸法のうち小さい方の０．８０倍より大きく１．２５倍以下である。
上記メッキ膜は、表面を構成する錫メッキ膜を含み、
上記錫メッキ膜は、
上記第２方向に向いた錫端面領域と、
上記第３方向に向いた錫側面領域と、を含み、
上記錫端面領域の膜厚が、上記錫側面領域の膜厚よりも小さく構成される。
【０００８】
この構成では、表面を構成する錫メッキ膜において、錫側面領域の方が錫端面領域よりも膜厚が大きい。これにより、半田による実装時に、錫側面領域と半田との反応性が高まり、錫端面領域よりも錫側面領域へ先に半田が濡れ上がる。したがって、一方の錫端面領域側に半田が偏って濡れ上がり、その表面張力によって他方の錫端面領域が実装基板から持ち上がってしまう現象を抑制することができる。この結果、双方の外部電極が確実に実装基板と接続でき、接続信頼性を高めることができる。
【０００９】
具体的に、上記錫端面領域の膜厚は、上記錫側面領域の膜厚の０．９０倍以上０．９７倍以下であるとよい。
これにより、一方の錫端面領域側に半田が偏って濡れ上がり、その表面張力によって他方の錫端面領域が実装基板から持ち上がってしまう現象をより確実に防止できる。さらに、実装時に錫端面領域にも適度に半田が濡れ上がり、半田の偏りを抑制し、外部電極における接続信頼性をより高めることができる。
【００１０】
上記メッキ膜は、上記錫メッキ膜と上記下地膜との間に形成されたニッケルメッキ膜を含み、
上記ニッケルメッキ膜は、
上記第２方向に向いたニッケル端面領域と、
上記第３方向に向いたニッケル側面領域と、を含み、
上記ニッケル端面領域の膜厚が、上記ニッケル側面領域の膜厚よりも大きく構成されてもよい。
これにより、メッキ膜の端面領域における熱伝導性及び熱容量を十分に確保することができ、端面領域における半田濡れ性を良好にすることができる。したがって、半田の偏りを抑制し、外部電極における接続信頼性をより高めることができる。
【００１１】
具体的に、上記ニッケル端面領域の膜厚は、上記ニッケル側面領域の膜厚の１．００倍より大きく１．１０倍以下であるとよい。
【００１２】
また、上記メッキ膜は、上記錫メッキ膜と上記下地膜との間に形成された銅メッキ膜を含み、
上記銅メッキ膜は、
上記第２方向に向いた銅端面領域と、
上記第３方向に向いた銅側面領域と、を含み、
上記銅端面領域の膜厚が、上記銅側面領域の膜厚よりも大きく構成されてもよい。
これにより、メッキ膜の端面領域における熱伝導性及び熱容量を十分に確保することができ、端面領域における半田濡れ性を良好にすることができる。したがって、半田の偏りを抑制し、外部電極における接続信頼性をより高めることができる。
【００１３】
具体的に、上記銅端面領域の膜厚は、上記銅側面領域の膜厚の１．００倍より大きく１．２０倍以下であるとよい。
【００１４】
本発明の他の形態に係る回路基板は、実装基板と、積層セラミック電子部品と、半田と、を具備する。
上記積層セラミック電子部品は、セラミック素体と、外部電極と、を具備する。
上記セラミック素体は、第１方向を向いた主面と、上記第１方向に直交する第２方向を向いた端面と、上記第１方向及び上記第２方向に直交する第３方向を向いた側面と、を有し、複数の内部電極が上記第１方向に積層される。
上記外部電極は、上記セラミック素体に形成された下地膜と、上記下地膜上に形成されたメッキ膜と、を有し、上記端面を被覆して上記側面及び上記主面の一部まで延びる。
上記積層セラミック電子部品は、上記第１方向における寸法が、上記第２方向における寸法または上記第３方向における寸法のうち小さい方の０．８０倍より大きく１．２５倍以下である。
上記メッキ膜は、表面を構成する錫メッキ膜を含み、
上記錫メッキ膜は、
上記第２方向に向いた錫端面領域と、
上記第３方向に向いた錫側面領域と、を含み、
上記錫端面領域の膜厚が、上記錫側面領域の膜厚よりも小さく構成される。
上記半田は、上記メッキ膜と上記実装基板とを接続し、上記錫主面領域から、上記錫端面領域及び上記錫側面領域の一部まで延びる。
【発明の効果】
【００１５】
以上のように、本発明によれば、外部電極における接続信頼性を高めることが可能な積層セラミック電子部品及びそれを実装した回路基板を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態に係る積層セラミックコンデンサの斜視図である。
【図２】上記積層セラミックコンデンサの図１のＡ−Ａ'線に沿った断面図である。
【図３】上記積層セラミックコンデンサの図１のＢ−Ｂ'線に沿った断面図である。
【図４】上記積層セラミックコンデンサのセラミック素体の分解斜視図である。
【図５】図５は、図１のＣ−Ｃ'線に沿った断面図であり、一方の外部電極近傍を拡大した図である。
【図６】図２の一方の外部電極近傍を拡大した図である。
【図７】上記積層セラミックコンデンサのメッキ膜の膜厚の測定方法を説明するための図であり、Ａは測定対象の積層セラミックコンデンサの要部の斜視図であり、Ｂは、測定面を示す平面図であり、Ｃは、測定対象の外部電極の要部の上面図である。
【図８】上記積層セラミックコンデンサが実装された回路基板を示す図であり、図２に対応する断面図である。
【図９】上記積層セラミックコンデンサが実装された回路基板を示す図であり、図３に対応する断面図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
【００１８】
［積層セラミックコンデンサ１０の全体構成］
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。
【００１９】
積層セラミックコンデンサ１０は、セラミック素体１１と、２つの外部電極１４と、を備える。外部電極１４はそれぞれ、セラミック素体１１の表面に形成されている。
【００２０】
セラミック素体１１は、略直方体形状を有する。つまり、セラミック素体１１は、Ｘ軸方向を向いた２つの端面１１ａと、Ｙ軸方向を向いた２つの側面１１ｂと、Ｚ軸方向を向いた２つの主面１１ｃと、を含む。セラミック素体１１は厳密に直方体形状でなくてもよく、例えば各面を接続する稜部が面取りされていてもよい。
【００２１】
積層セラミックコンデンサ１０は、Ｚ軸方向における寸法Ｔが、Ｘ軸方向における寸法ＬまたはＹ軸方向における寸法Ｗの小さい方の０．８０倍より大きく１．２５倍以下に構成される。例えば、積層セラミックコンデンサ１０では、Ｘ軸方向における寸法Ｌが０．７ｍｍ未満、Ｙ軸方向における寸法Ｗが０．４ｍｍ未満、Ｚ軸方向における寸法Ｔが０．４ｍｍ未満である。積層セラミックコンデンサ１０の各寸法は、各方向に沿って最も大きい部分の寸法とする。
【００２２】
積層セラミックコンデンサ１０の具体的なサイズとしては、例えば寸法Ｌが０．６ｍｍ、寸法Ｗ及び寸法Ｔが０．３ｍｍとなるサイズ、寸法Ｌが０．４ｍｍ、寸法Ｗ及び寸法Ｔが０．２ｍｍとなるサイズ、寸法Ｌが０．２ｍｍ、寸法Ｗ及び寸法Ｔが０．１ｍｍとなるサイズ等が挙げられる。
【００２３】
セラミック素体１１は、容量形成部１６と、カバー部１７と、サイドマージン部１８と、を有する。容量形成部１６は、セラミック素体１１のＹ軸及びＺ軸方向における中央部に配置されている。カバー部１７は容量形成部１６をＺ軸方向から覆い、サイドマージン部１８は容量形成部１６をＹ軸方向から覆っている。カバー部１７及びサイドマージン部１８は、主に、容量形成部１６を保護するとともに、容量形成部１６の周囲の絶縁性を確保する機能を有する。
【００２４】
容量形成部１６は、複数の第１内部電極１２と、複数の第２内部電極１３と、がセラミック層１５（図３及び４参照）を介してＺ軸方向に積層された構成を有する。
【００２５】
図４は、セラミック素体１１の分解斜視図である。セラミック素体１１は、実際には分解できないが、図４では説明のため分解した態様を示す。
【００２６】
セラミック素体１１は、図４に示すようなシートが積層された構造を有している。容量形成部１６及びサイドマージン部１８は、内部電極１２，１３が印刷されたシートで構成される。カバー部１７は、内部電極１２，１３が印刷されていないシートで構成される。内部電極１２，１３は、いずれもＸ−Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に沿って交互に配置されている。
【００２７】
内部電極１２，１３はそれぞれ、電気の良導体により形成され、積層セラミックコンデンサ１０の内部電極として機能する。内部電極１２，１３を形成する電気の良導体としては、例えばニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属や合金が用いられる。
【００２８】
図２に示すように、第１内部電極１２は、セラミック素体１１の一方の端面１１ａに引き出され、一方の外部電極１４に接続されている。第２内部電極１３は、セラミック素体１１の他方の端面１１ａに引き出され、他方の外部電極１４に接続されている。これにより、内部電極１２，１３がそれぞれ異なる外部電極１４と導通している。
【００２９】
セラミック層１５は、誘電体セラミックスによって形成されている。積層セラミックコンデンサ１０では、内部電極１２，１３間の各セラミック層１５の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。
【００３０】
また、上記誘電体セラミックスは、チタン酸バリウム系以外にも、チタン酸ストロンチウム（ＳｒＴｉＯ３）系、チタン酸カルシウム（ＣａＴｉＯ３）系、チタン酸マグネシウム（ＭｇＴｉＯ３）系、ジルコン酸カルシウム（ＣａＺｒＯ３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）系、ジルコン酸バリウム（ＢａＺｒＯ３）系、酸化チタン（ＴｉＯ２）系などであってもよい。
【００３１】
カバー部１７及びサイドマージン部１８も、誘電体セラミックスによって形成されている。カバー部１７及びサイドマージン部１８を形成する材料は、絶縁性セラミックスであればよいが、容量形成部１６と同様の組成系の材料を用いることより、製造効率が向上するとともに、セラミック素体１１における内部応力が抑制される。
【００３２】
上記の構成により、積層セラミックコンデンサ１０では、外部電極１４の間に電圧が印加されると、容量形成部１６において内部電極１２，１３の間の複数のセラミック層１５に電圧が加わる。これにより、積層セラミックコンデンサ１０では、外部電極１４の間の電圧に応じた電荷が蓄えられる。
【００３３】
［外部電極１４の構成］
図１〜３に示すように、外部電極１４は、それぞれ端面１１ａを覆い、主面１１ｃ及び側面１１ｂの一部まで延びている。外部電極１４は、セラミック素体１１上に形成された下地膜１９と、下地膜１９上に形成されたメッキ膜２０と、を有する。
【００３４】
下地膜１９は、端面１１ａ全体と、主面１１ｃ及び側面１１ｂの一部を覆い、メッキ膜２０の下地として機能する。下地膜１９は、例えば、焼結金属膜として構成される。具体的に、下地膜１９は、例えばディップ法、印刷法などにより導電性ペーストを塗布し、焼き付けることによって形成される。下地膜１９は、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分として含む。
【００３５】
図５は、図１のＣ−Ｃ'線に沿った断面図であり、一方の外部電極１４近傍を拡大した図である。図６は、図２の一方の外部電極１４近傍を拡大した図である。
【００３６】
これらの図に示すように、メッキ膜２０は、銅を主成分とする銅メッキ膜２１と、ニッケルを主成分とするニッケルメッキ膜２２と、錫を主成分とする錫メッキ膜２３と、を有する。つまり、メッキ膜２０は３層構造である。
【００３７】
銅メッキ膜２１は、下地膜１９上に形成される。銅メッキ膜２１を形成することで、下地膜１９上に、途切れのない良好なメッキ膜を析出させることができる。銅メッキ膜２１は、Ｘ軸方向に向いた銅端面領域（端面領域）２１ａと、Ｙ軸方向に向いた銅側面領域（側面領域）２１ｂと、Ｚ軸方向に向いた銅主面領域（主面領域）２１ｃと、を含む。
【００３８】
銅メッキ膜２１では、端面領域２１ａの膜厚Ｄ１ａが、側面領域２１ｂの膜厚Ｄ１ｂよりも大きく構成される。具体的には、銅メッキ膜２１では、端面領域２１ａの膜厚Ｄ１ａが、側面領域２１ｂの膜厚Ｄ１ｂの１．００倍より大きく１．２０倍以下であると良い。
【００３９】
また、銅メッキ膜２１において、側面領域２１ｂの膜厚Ｄ１ｂと主面領域２１ｃの膜厚Ｄ１ｃは、ほぼ同一であってもよい。これにより、実装時の半田の偏りを防止することができる。具体的には、主面領域２１ｃの膜厚Ｄ１ｃは、例えば側面領域２１ｂの膜厚Ｄ１ｂの０．９５倍以上１．０５倍以下である。
【００４０】
ニッケルメッキ膜２２は、銅メッキ膜２１上に形成される。ニッケルメッキ膜２２を形成することで、実装時に半田によってメッキ膜２０が侵食されることを防止できる。ニッケルメッキ膜２２は、Ｘ軸方向に向いたニッケル端面領域（端面領域）２２ａと、Ｙ軸方向に向いたニッケル側面領域（側面領域）２２ｂと、Ｚ軸方向に向いたニッケル主面領域（主面領域）２２ｃと、を含む。
【００４１】
ニッケルメッキ膜２２でも、端面領域２２ａの膜厚Ｄ２ａが、側面領域２２ｂの膜厚Ｄ２ｂよりも大きく構成される。具体的には、ニッケルメッキ膜２２では、端面領域２２ａの膜厚Ｄ２ａが、側面領域２２ｂの膜厚Ｄ２ｂの１．００倍より大きく１．１０倍以下であると良い。
【００４２】
また、ニッケルメッキ膜２２においても、側面領域２２ｂの膜厚Ｄ２ｂと主面領域２２ｃの膜厚Ｄ２ｃとは、ほぼ同一であってもよい。これにより、実装時の半田の偏りを防止することができる。具体的には、主面領域２２ｃの膜厚Ｄ２ｃは、例えば側面領域２２ｂの膜厚Ｄ２ｂの０．９５倍以上１．０５倍以下である。
【００４３】
錫メッキ膜２３は、ニッケルメッキ膜２２上に形成される。錫メッキ膜２３は、実装時に半田と反応して溶融し、半田の濡れ性を高めることができる。錫メッキ膜２３は、Ｘ軸方向に向いた錫端面領域（端面領域）２３ａと、Ｙ軸方向に向いた錫側面領域（側面領域）２３ｂと、Ｚ軸方向に向いた錫主面領域（主面領域）２３ｃと、を含む。
【００４４】
錫メッキ膜２３では、端面領域２３ａの膜厚Ｄ３ａが、側面領域２３ｂの膜厚Ｄ３ｂよりも小さく構成される。具体的には、錫メッキ膜２３では、端面領域２２ａの膜厚Ｄ３ａが、側面領域２３ｂの膜厚Ｄ３ｂの０．９０倍以上０．９７倍以下であると良い。
【００４５】
また、錫メッキ膜２３においても、側面領域２３ｂの膜厚Ｄ３ｂと主面領域２３ｃの膜厚Ｄ３ｃとは、ほぼ同一であってもよい。これにより、実装時の半田の偏りを防止することができる。具体的には、主面領域２３ｃの膜厚Ｄ３ｃは、例えば側面領域２３ｂの膜厚Ｄ３ｂの０．９５倍以上１．０５倍以下である。
【００４６】
これらの各メッキ膜２１，２２，２３は、例えば電解メッキ法によって形成される。この場合、各メッキ膜２１，２２，２３の膜厚は、電解メッキにおける電流やメッキ時間等により制御することができる。
【００４７】
銅メッキ膜２１において、端面領域２１ａ及び側面領域２１ｂの膜厚を上記の関係で形成するためには、以下のように銅メッキ処理する。すなわち、下地膜１９の全体に銅メッキ膜を形成した後、側面１１ｂ及び主面１１ｃ上の領域にのみメッキレジストを形成し、端面１１ａ上の領域にさらに銅メッキ膜を形成する。これにより、側面領域２１ｂ及び主面領域２１ｃの膜厚よりも、端面領域２１ａの膜厚を厚くすることができる。
【００４８】
ニッケルメッキ膜２２において、端面領域２２ａ及び側面領域２２ｂの膜厚を上記の関係で形成するためには、上記銅メッキ処理と同様にニッケルメッキ処理する。すなわち、銅メッキ膜２１全体にニッケルメッキ膜を形成した後、側面領域２１ｂ及び主面領域２１ｃにのみメッキレジストを形成し、端面領域２１ａにさらにメッキ膜を形成する。これにより、側面領域２２ｂ及び主面領域２２ｃの膜厚よりも、端面領域２２ａの膜厚を厚くすることができる。
【００４９】
また、錫メッキ膜２３において、端面領域２３ａ及び側面領域２３ｂの膜厚を上記の関係で形成するためには、以下のように錫メッキ処理する。すなわち、ニッケルメッキ膜２２の全体に錫メッキ膜を形成した後、端面領域２２ａにのみメッキレジストを形成し、側面領域２２ｂ及び主面領域２２ｃ上にさらに錫メッキ膜を形成する。これにより、側面領域２３ｂ及び主面領域２３ｃの膜厚よりも、端面領域２３ａの膜厚を薄くすることができる。
【００５０】
図７は、メッキ膜２０の膜厚の測定方法を説明する図である。図７Ａは測定対象の積層セラミックコンデンサ１０の要部の斜視図である。図７Ｂは、測定面Ｍを示す平面図である。図７Ｃは、測定対象の外部電極１４の要部の上面図である。図７では、便宜上、積層セラミックコンデンサ１０を角ばった形状で記載しており、下地膜１９、銅メッキ膜２１及びニッケルメッキ膜２２等の図示を省略している。なお、以下では、錫メッキ膜２３の測定方法について説明するが、銅メッキ膜２１及びニッケルメッキ膜２２についても同様の方法で測定することができる。
【００５１】
まず、積層セラミックコンデンサ１０を研磨して外部電極１４のＸ軸方向及びＹ軸方向それぞれの略中央部を含むように測定面Ｍを露出させる。測定面Ｍは、端面領域２３ａの表面を構成するＹ−Ｚ平面に対して鋭角である角度θをなして傾く平面である。
続いて、走査型電子顕微鏡（ＳＥＭ：Scanning Electron Microscope）を用いて測定面Ｍを正面から観察し、端面領域２３ａ，側面領域２３ｂ及び主面領域２３ｃのそれぞれについてメッキ膜が延びる方向の中央部８０％の領域を略５等分した５箇所の膜厚を測定し、平均値を算出する。拡大倍率は、例えば６０００倍である。
【００５２】
図７Ｂに示すように、端面領域２３ａにおいて算出された平均値を、測定膜厚Ｄ'３ａとする。側面領域２３ｂにおいて算出された平均値を、測定膜厚Ｄ'３ｂとする。主面領域２０ｃにおいて算出された平均値を、膜厚Ｄ３ｃとする。さらに、端面領域２３ａ及び側面領域２３ｂについては、以下のように測定膜厚Ｄ'３ａ，Ｄ'３ｂを補正し、膜厚Ｄ３ａ，Ｄ３ｂを算出する。
【００５３】
上述のように、測定面Ｍは、Ｙ−Ｚ平面に対して角度θ傾いている。このため、図７Ｃを参照し、測定面Ｍにおける端面領域２３ａで測定された測定膜厚Ｄ'３ａは、実際の膜厚Ｄ３ａの１／ｓｉｎθ倍の値となる。このため、端面領域２３ａの実際の膜厚Ｄ３ａは、測定膜厚Ｄ'３ａにｓｉｎθを乗じた値（Ｄ'３ａ×ｓｉｎθ）として算出できる。
【００５４】
同様に、図７Ｃを参照し、測定面Ｍにおける側面領域２３ｂで測定された測定膜厚Ｄ'３ｂは、実際の膜厚Ｄ３ｂの１／ｃｏｓθ倍となっている。このため、側面領域２３ｂの実際の膜厚Ｄ３ｂは、測定膜厚Ｄ'３ｂにｃｏｓθを乗じた値（Ｄ'３ｂ×ｃｏｓθ）として算出できる。
【００５５】
なお、測定面Ｍにおける主面領域２３ｃで測定された膜厚は、主面領域２３ｃの実際の膜厚Ｄ３ｃに等しいため、補正をせずに用いることができる。
【００５６】
上記測定方法により、１つの測定面Ｍから各メッキ膜２１，２２，２３の全ての領域の膜厚を算出することができ、測定効率を高めることができる。
【００５７】
上記構成の積層セラミックコンデンサ１０は、例えば、メッキ膜２０が半田付けされることによって実装基板に実装される。
【００５８】
［回路基板１００の構成］
図８及び図９は、本実施形態の回路基板１００を示す図であり、図８は図２に対応する断面図、図９は図３に対応する断面図である。
回路基板１００は、実装基板Ｓと、積層セラミックコンデンサ１０と、積層セラミックコンデンサ１０のメッキ膜２０と実装基板Ｓとを接続する半田Ｈと、を備える。
【００５９】
実装基板Ｓは、図示しない回路が形成された基板であり、積層セラミックコンデンサ１０を実装するためのランドＬを有する。
【００６０】
積層セラミックコンデンサ１０は、主面１１ｃが実装基板Ｓと対向するように、実装基板Ｓ上に配置される。具体的には、錫メッキ膜２３の主面領域２３ｃが、実装基板ＳのランドＬとＺ軸方向に対向する。なお、図８及び９では、銅メッキ膜２１、ニッケルメッキ膜２２及び錫メッキ膜２３の図示を省略しているが、図５及び６を参照し、実際にはメッキ膜２０が銅メッキ膜２１、ニッケルメッキ膜２２及び錫メッキ膜２３を有しているものとして説明する。
【００６１】
半田Ｈは、それぞれ外部電極１４のメッキ膜２０とランドＬとを接続する。半田Ｈは、主面領域２３ｃから、端面領域２３ａ及び側面領域２３ｂの一部まで延びるように形成される。
【００６２】
回路基板１００は、例えば以下のように製造される。まず、実装基板ＳのランドＬ上に半田ペーストが塗布され、当該半田ペースト上に積層セラミックコンデンサ１０が配置される。これにより、錫メッキ膜２３の主面領域２３ｃが半田ペーストに接した状態となる。この状態でリフロー炉において加熱され、半田ペーストが加熱されて溶融する。
【００６３】
半田ペーストの溶融に伴い、積層セラミックコンデンサ１０がランドＬ側に沈み込む。これにより、半田ペーストは、錫メッキ膜２３の主面領域２３ｃから端面領域２３ａ及び側面領域２３ｂに濡れ上がる。その後、半田ペーストが冷却されて固化することで、外部電極１４と実装基板Ｓとを接続する半田Ｈが形成され、図８及び９に示す回路基板１００が製造される。
【００６４】
本実施形態の積層セラミックコンデンサ１０は、半田Ｈによる実装基板Ｓへの実装時に、以下のような作用効果を発揮する。
【００６５】
［本実施形態の作用効果］
メッキ膜２０の表面を構成する錫メッキ膜２３においては、側面領域２３ｂの方が端面領域２３ａよりも膜厚が大きい。これにより、側面領域２３ｂにおいて半田Ｈとの反応性をより高め、側面領域２３ｂにおける濡れ上がりを促進することができる。
【００６６】
ここで、従来、実装基板へ積層セラミックコンデンサを実装する際に、積層セラミックコンデンサが一方のランド側に偏って配置された場合、一方の端面上に半田が早く濡れ上がることがあった。これにより、積層セラミックコンデンサの当該端面上において半田による表面張力が強くなり、当該端面がＺ軸方向下方に強く引っ張られることがあった。この結果、積層セラミックコンデンサがＹ軸まわりに回転する方向のモーメントを受け、他方の端面がＺ軸方向上方に持ち上がる現象（特許文献１の段落０００９、図３参照）が発生することがあった。
【００６７】
一方、本実施形態では、錫メッキ膜２３の側面領域２３ｂにおける濡れ上がりが促進されることで、仮に積層セラミックコンデンサ１０が一方のランドＬ側に偏って配置された場合でも、端面領域２３ａにおける濡れ上がりが適度に規制される。これにより、上記現象が抑制され、双方の外部電極１４がランドＬと適切に接続されるため、外部電極１４と実装基板Ｓとの接続信頼性を向上させることができる。
【００６８】
さらに、本実施形態では、錫メッキ膜２３と下地膜１９との間に形成されたニッケルメッキ膜２２及び銅メッキ膜２１の端面領域２２ａ，２１ａが、側面領域２２ｂ，２１ｂよりも厚く構成される。これにより、端面領域２１ａ，２２ａの熱伝導性及び熱容量を高めることができ、端面領域２１ａ，２２ａ上においても半田Ｈが溶融しやすくなる。したがって、半田Ｈを偏りなく安定して濡れ上がらせることができる。
【００６９】
また、以下に実施例を用いて示すように、各メッキ膜２１，２２，２３の側面領域２１ｂ，２２ｂ，２３ｂに対する端面領域２１ａ，２２ａ，２３ａの膜厚の大きさを、所定の数値範囲とすることで、上記作用効果をより確実に発揮させることができる。
【００７０】
実施例として、積層セラミックコンデンサ１０のサンプルを以下のように作製した。
まず、ＢａＴｉＯ３等の強誘電体材料を用いて、セラミックグリーンシートを作成した。このセラミックグリーンシートに印刷法等によって内部電極パターンを形成した。内部電極パターンが形成されたセラミックグリーンシートと、内部電極パターンが形成されていないセラミックグリーンシートとを所定の枚数積層し、大判の積層体を作成した。この積層体を圧着して所定の位置でカットし、図４に示すような積層構造の未焼成のセラミック素体を作製した。
【００７１】
未焼成の積層チップの端面に、ディップ法によってニッケルを主成分とした導電ペーストを塗布した。このとき、積層チップの端面から主面及び側面の一部までディップ槽に浸漬させることで、端面、主面及び側面に導電ペーストを一体に塗布した。導電ペーストが塗布された積層チップを１０００〜１４００℃で焼成し、セラミック素体に焼結金属膜である下地膜が形成された焼結体を作製した。
【００７２】
そして、電解メッキ法により、上記下地膜を下地として、銅メッキ膜、ニッケルメッキ膜及び錫メッキ膜をそれぞれ形成した。これにより、積層セラミックコンデンサ１０の１０種類のサンプル１〜１０を作製した。各サンプル１〜１０の、Ｘ軸方向、Ｙ軸方向及びＺ軸方向における各寸法Ｌ，Ｗ及びＴを、表１に示す。
【００７３】
【表１】
2020174110.tif 000003
【００７４】
図７を用いて説明した方法で、各サンプル１〜１０の各メッキ膜２１，２２，２３の端面領域２１ａ，２２ａ，２３ａ、側面領域２１ｂ，２２ｂ，２３ｂ及び主面領域２１ｃ，２２ｃ，２３ｃにおける膜厚を算出した。膜厚は、上述のように、各領域について測定された５箇所の膜厚に基づいて算出した値である。表１に、算出した膜厚の結果を示す。なお、表１には、各メッキ膜２１，２２，２３全体の膜厚についても記載している。
【００７５】
表１に示すように、錫メッキ膜（Ｓｕメッキ膜）２３について、いずれのサンプル１〜１０においても、端面領域２３ａの膜厚が、側面領域２３ｂの膜厚よりも小さかった。具体的には、端面領域２３ａの膜厚が、側面領域２３ｂの膜厚の０．９０倍以上０．９７倍以下であった。
【００７６】
ニッケルメッキ膜（Ｎｉメッキ膜）２２について、いずれのサンプル１〜１０においても、端面領域２２ａの膜厚が、側面領域２２ｂの膜厚よりも大きかった。具体的には、端面領域２２ａの膜厚が、側面領域２２ｂの膜厚の１．００倍よりも大きく１．１０倍以下であった。
【００７７】
銅メッキ膜（Ｃｕメッキ膜）２１について、いずれのサンプル１〜１０においても、端面領域２２ａの膜厚が、側面領域２２ｂの膜厚よりも大きかった。具体的には、端面領域２２ａの膜厚が、側面領域２２ｂの膜厚の１．００倍よりも大きく１．２０倍以下であった。
【００７８】
これらのサンプル１〜１０それぞれについて、メッキ膜厚を測定したサンプルと別のサンプルを、リフロー法によって実装基板Ｓ上に半田付けした。この結果、いずれのサンプルでも、一方の端面が上方へ持ち上がる上記現象が生じなかったことが確認された。さらに、端面１１ａ上及び側面１１ｂ上への濡れ上がりも良好であり、安定した実装形態を実現できることが確認された。
【００７９】
以上により、各メッキ膜２１，２２，２３の側面領域２１ｂ，２２ｂ，２３ｂの膜厚に対する、端面領域２１ａ，２２ａ，２３ａの膜厚の大きさを、上述の数値範囲とすることで、半田Ｈによる接合強度を高め、外部電極１４における接続信頼性を高めることができることが確認された。
【００８０】
以上、本発明の各実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００８１】
メッキ膜２０は、３層構造に限定されず、例えば、ニッケルメッキ膜と錫メッキ膜の２層構造でもよい。あるいは、４層以上の構造でもよい。これらの場合でも、少なくとも表面の錫メッキ膜において、端面領域の膜厚が、側面領域の膜厚よりも大きく構成されていればよい。
【００８２】
下地膜１９は、焼結金属膜に限定されず、例えばスパッタ膜などの蒸着膜でもよい。あるいは、下地膜１９は、スパッタ膜などの蒸着膜と焼結金属膜とを含む膜であってもよい。
【００８３】
上記実施形態では積層セラミック電子部品の一例として積層セラミックコンデンサ１０について説明したが、本発明はセラミック層と内部電極とが積層された積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、圧電素子、積層セラミックインダクタなどが挙げられる。
【符号の説明】
【００８４】
１０…積層セラミックコンデンサ
１１…セラミック素体
１１ｃ…主面
１１ａ…端面
１１ｂ…側面
１２，１３…内部電極
１４…外部電極
２０…メッキ膜
２１…銅メッキ膜
２２…ニッケルメッキ膜
２３…錫メッキ膜
２１ａ…端面領域（銅端面領域）
２２ａ…端面領域（ニッケル端面領域）
２３ａ…端面領域（錫端面領域）
２１ｂ…側面領域（銅側面領域）
２２ｂ…側面領域（ニッケル側面領域）
２３ｂ…側面領域（錫側面領域）
１００…回路基板
Ｓ…実装基板
Ｈ…半田
【図１】
2020174110.tif 000004
【図２】
2020174110.tif 000005
【図３】
2020174110.tif 000006
【図４】
2020174110.tif 000007
【図５】
2020174110.tif 000008
【図６】
2020174110.tif 000009
【図７】
2020174110.tif 000010
【図８】
2020174110.tif 000011
【図９】
2020174110.tif 000012