(57)【要約】【課題】画素内および周辺回路内にＴＦＴを備え、かつ、寄生容量の増大を抑制し得るアクティブマトリクス基板を提供する。【解決手段】  周辺回路内の第１のＴＦＴは、第１の酸化物半導体層の上方に上部ゲート電極を有し、各画素内の第２のＴＦＴは、第２の酸化物半導体層の基板側に下部絶縁層を介して配置された第２の下部ゲート電極を有し、かつ、第２の酸化物半導体層上にはゲート電極を有しておらず、第２の酸化物半導体層の一部上に第２の下部ゲート電極の少なくとも一部と重なるように配置された島状絶縁体層と、第２の酸化物半導体層および島状絶縁体層の上に配置された上部絶縁層と、上部絶縁層上に配置されたソース電極とを有し、第２の酸化物半導体層のうち島状絶縁体層と重なっていない部分の比抵抗は、島状絶縁体層と重なる部分よりも低く、交差部において、ソースバスラインとゲートバスラインとの間に下部絶縁層および上部絶縁層が位置する。【選択図】図４Ｂ
2020047920.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有するアクティブマトリクス基板であって、
主面を有する基板と、前記非表示領域において、前記基板の主面側に支持された、少なくとも１つの第１のＴＦＴを含む周辺回路と、前記表示領域において、前記複数の画素領域のそれぞれに配置された第２のＴＦＴと、第１方向に延びる複数のソースバスラインを含むソースメタル層と、前記第１方向に交差する第２方向に延びる複数のゲートバスラインを含むゲートメタル層とを備え、
前記第１のＴＦＴは、第１の酸化物半導体層と、前記第１の酸化物半導体層の一部上にゲート絶縁層を介して配置された上部ゲート電極とを有するトップゲート構造ＴＦＴであるか、または、前記第１の酸化物半導体層の前記基板側に配置された第１の下部ゲート電極を前記トップゲート構造ＴＦＴに対してさらに有するダブルゲート構造ＴＦＴであり、
前記第２のＴＦＴは、第２の酸化物半導体層と、前記第２の酸化物半導体層の前記基板側に下部絶縁層を介して配置された第２の下部ゲート電極とを有し、かつ、前記第２の酸化物半導体層の上にはゲート電極が設けられていない、ボトムゲート構造ＴＦＴであり、
前記第２のＴＦＴは、
前記第２の酸化物半導体層の一部上に、前記基板の前記主面の法線方向から見たとき前記第２の下部ゲート電極の少なくとも一部と重なるように配置された島状絶縁体層と、
前記第２の酸化物半導体層および前記島状絶縁体層の上に配置された上部絶縁層と、
前記上部絶縁層上に配置され、かつ、前記上部絶縁層に形成されたソース側開口部内で前記第２の酸化物半導体層の他の一部と接するソース電極と
を有し、
前記第２の酸化物半導体層は、前記第１のＴＦＴの前記第１の酸化物半導体層と同じ半導体膜から形成され、前記島状絶縁体層は、前記第１のＴＦＴの前記ゲート絶縁層と同じ絶縁膜から形成され、前記第２の下部ゲート電極は前記ゲートメタル層内、前記ソース電極は前記ソースメタル層内に形成されており、
前記基板の前記主面の法線方向から見たとき、前記第２の酸化物半導体層のうち前記島状絶縁体層と重なっていない部分は、前記島状絶縁体層と重なる部分よりも比抵抗の低い低抵抗領域であり、
前記複数のソースバスラインの１つと前記複数のゲートバスラインの１つとが交差する交差部において、前記１つのソースバスラインと前記１つのゲートバスラインとの間に前記下部絶縁層および前記上部絶縁層が位置している、アクティブマトリクス基板。
【請求項２】
前記島状絶縁体層と前記上部絶縁層との間に配置された島状導電体層をさらに備え、
前記島状導電体層は、前記第１のＴＦＴの前記上部ゲート電極と同じ導電膜から形成されている、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記島状導電体層は、他の配線と電気的に分離されている、請求項２に記載のアクティブマトリクス基板。
【請求項４】
前記島状導電体層は、電気的にフローティングである、請求項２に記載のアクティブマトリクス基板。
【請求項５】
前記基板の前記主面の法線方向から見たとき、前記島状導電体層は、前記第２のＴＦＴのチャネル長方向において前記第２の下部ゲート電極の内側に位置する、請求項２から４のいずれかに記載のアクティブマトリクス基板。
【請求項６】
前記基板の前記主面の法線方向から見たとき、前記島状導電体層は前記第２の下部ゲート電極の内部に位置する、請求項２から５のいずれかに記載のアクティブマトリクス基板。
【請求項７】
前記島状導電体層の側面および前記島状絶縁体層の側面は整合し、前記上部ゲート電極の側面および前記ゲート絶縁層の側面は整合している、請求項２から６のいずれかに記載のアクティブマトリクス基板。
【請求項８】
前記島状絶縁体層の上面全体は前記上部絶縁層と直接接している、請求項１に記載のアクティブマトリクス基板。
【請求項９】
前記基板の前記主面の法線方向から見たとき、前記第２の酸化物半導体層のうち前記島状絶縁体層と重なる部分は、前記第２の下部ゲート電極と重なるチャネル領域と、前記第２の下部ゲート電極と重ならない高抵抗領域とを含み、前記高抵抗領域は前記チャネル領域と前記低抵抗領域との間に位置する、請求項８に記載のアクティブマトリクス基板。
【請求項１０】
前記基板の前記主面の法線方向から見たとき、前記第２の酸化物半導体層の前記低抵抗領域は、前記島状絶縁体層の両側にそれぞれ位置する第１領域および第２領域を含み、
前記第１領域は、前記ソース電極と電気的に接続され、
前記第２領域は、前記複数の画素領域のそれぞれに設けられた画素電極と電気的に接続されている、請求項１から９のいずれかに記載のアクティブマトリクス基板。
【請求項１１】
前記第２のＴＦＴは、前記上部絶縁層上に配置され、前記上部絶縁層に形成されたドレイン側開口部内で前記第２領域と接するドレイン電極をさらに備え、前記第２領域は前記ドレイン電極を介して前記画素電極と電気的に接続されている、請求項１０に記載のアクティブマトリクス基板。
【請求項１２】
前記基板の前記主面の法線方向から見たとき、前記第２の酸化物半導体層の前記低抵抗領域は、前記島状絶縁体層の両側にそれぞれ位置する第１領域および第２領域を含み、
前記第１領域は、前記ソース電極と電気的に接続され、
前記第２領域は、前記複数の画素領域のそれぞれの画素電極として機能する部分を含む、請求項１から９のいずれかに記載のアクティブマトリクス基板。
【請求項１３】
前記ソース電極は、前記複数のソースバスラインの１つに電気的に接続され、
前記第２の下部ゲート電極は、前記複数のゲートバスラインの１つに電気的に接続されている、請求項１から１２のいずれかに記載のアクティブマトリクス基板。
【請求項１４】
前記交差部において、前記下部絶縁層と前記上部絶縁層との間に配置された他の島状絶縁体層をさらに備える、請求項１から１３のいずれかに記載のアクティブマトリクス基板。
【請求項１５】
前記交差部において、前記他の島状絶縁体層と前記上部絶縁層との間に配置された他の島状導電体層とをさらに備え、
前記他の島状導電体層は、前記第１のＴＦＴの前記上部ゲート電極と同じ導電膜から形成されている、請求項１４に記載のアクティブマトリクス基板。
【請求項１６】
前記第１の酸化物半導体層および前記第２の酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１から１５のいずれかに記載のアクティブマトリクス基板。
【請求項１７】
複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、前記非表示領域に配置された、少なくとも１つの第１のＴＦＴを含む周辺回路と、前記表示領域の前記複数の画素領域のそれぞれに配置された第２のＴＦＴとを備える、アクティブマトリクス基板の製造方法であって、
基板の主面上に、前記第２のＴＦＴのゲート電極と、複数のゲートバスラインとを含むゲートメタル層を形成する工程と、
前記ゲートメタル層を覆う下部絶縁層を形成する工程と、
前記下部絶縁層上に、前記第１のＴＦＴの活性層となる第１の酸化物半導体層および前記第２のＴＦＴの活性層となる第２の酸化物半導体層を形成する工程と、
前記第１の酸化物半導体層および前記第２の酸化物半導体層を覆う絶縁膜および導電膜をこの順で形成し、前記導電膜のパターニングを行い、さらに、前記パターニングされた導電膜をマスクとして用いるか、前記導電膜のパターニングで使用したマスクを用いて前記絶縁膜をパターニングすることにより、前記絶縁膜から前記第１の酸化物半導体層の一部上にゲート絶縁層と前記第２の酸化物半導体層の一部上に島状絶縁体層とを形成し、前記導電膜から前記ゲート絶縁層上に上部ゲート電極と前記島状絶縁体層上に島状導電体層とを形成する工程であって、前記島状導電体層は、前記第２のＴＦＴの前記ゲート電極と電気的に分離されている、工程と、
前記上部ゲート電極および前記島状導電体層をマスクとして、前記第１の酸化物半導体層および前記第２の酸化物半導体層の低抵抗化処理を行う工程と、
前記上部ゲート電極、前記島状導電体層、前記第１の酸化物半導体層および前記第２の酸化物半導体層を覆う上部絶縁層を形成する工程と、
前記上部絶縁層上に、前記第１のＴＦＴおよび前記第２のＴＦＴのソース電極と、前記複数のゲートバスラインのそれぞれと前記下部絶縁層および前記上部絶縁層を介して交差するように延びる複数のソースバスラインとを含むソースメタル層を形成する工程と
を包含する、アクティブマトリクス基板の製造方法。
【請求項１８】
前記島状導電体層は、電気的にフローティングである、請求項１７に記載のアクティブマトリクス基板の製造方法。
【請求項１９】
複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、前記非表示領域に配置された、少なくとも１つの第１のＴＦＴを含む周辺回路と、前記表示領域の前記複数の画素領域のそれぞれに配置された第２のＴＦＴとを備える、アクティブマトリクス基板の製造方法であって、
基板の主面上に、前記第２のＴＦＴのゲート電極と、複数のゲートバスラインとを含むゲートメタル層を形成する工程と、
前記ゲートメタル層を覆う下部絶縁層を形成する工程と、
前記下部絶縁層上に、前記第１のＴＦＴの活性層となる第１の酸化物半導体層および前記第２のＴＦＴの活性層となる第２の酸化物半導体層を形成する工程と、
前記第１の酸化物半導体層および前記第２の酸化物半導体層を覆う絶縁膜を形成し、前記絶縁膜のパターニングを行うことにより、前記第１の酸化物半導体層の一部上にゲート絶縁層と前記第２の酸化物半導体層の一部上に島状絶縁体層とを形成する工程と、
前記ゲート絶縁層および前記島状絶縁体層をマスクとして、前記第１の酸化物半導体層および前記第２の酸化物半導体層の低抵抗化処理を行う工程と、
前記低抵抗化処理を行った後の前記第１の酸化物半導体層および前記第２の酸化物半導体層を覆うように導電膜を形成し、前記導電膜のパターニングを行うことにより、前記ゲート絶縁層上に上部ゲート電極を形成し、かつ、前記導電膜のうち前記島状絶縁体層および前記第２の酸化物半導体層上に位置する部分を除去する工程と、
前記上部ゲート電極、前記島状絶縁体層、前記第１の酸化物半導体層および前記第２の酸化物半導体層を覆う上部絶縁層を形成する工程と、
前記上部絶縁層上に、前記第１のＴＦＴおよび前記第２のＴＦＴのソース電極と、前記複数のゲートバスラインのそれぞれと前記下部絶縁層および前記上部絶縁層を介して交差するように延びる複数のソースバスラインとを含むソースメタル層を形成する工程と
を包含する、アクティブマトリクス基板の製造方法。
【請求項２０】
請求項１から１６のいずれかに記載のアクティブマトリクス基板を備える表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体を用いたアクティブマトリクス基板およびその製造方法に関する。
【背景技術】
【０００２】
画素毎にスイッチング素子が設けられたアクティブマトリクス基板を備える表示装置が広く用いられている。スイッチング素子として薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：以下、「ＴＦＴ」）を備えるアクティブマトリクス基板は、ＴＦＴ基板と呼ばれる。なお、本明細書においては、表示装置の画素に対応するＴＦＴ基板の部分も画素と呼ぶことがある。また、アクティブマトリクス基板の各画素にスイッチング素子として設けられたＴＦＴを「画素ＴＦＴ」と呼ぶ。
【０００３】
近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている（例えば特許文献１）。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
【０００４】
ＴＦＴ基板は、また、複数のゲートバスラインおよび複数のソースバスラインを含んでおり、画素ＴＦＴのゲート電極は対応する１つのゲートバスライン、ソース電極は対応する１つのソースバスラインに電気的に接続される。画素ＴＦＴのゲート電極はゲートバスラインと同じ導電膜から形成され、ソースおよびドレイン電極はソースバスラインと同じ導電膜から形成されることが多い。本明細書では、ゲートバスラインと同じ導電膜から形成された層を「ゲートメタル層」、ソースバスラインと同じ導電膜から形成された層を「ソースメタル層」と称する。
【０００５】
さらに、ＴＦＴ基板には、駆動回路などの周辺回路がモノリシック（一体的）に形成される場合がある。本明細書では、モノリシックに形成された周辺回路を構成するＴＦＴを「回路ＴＦＴ」と呼ぶ。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−２０４０７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＴＦＴ基板の製造プロセスの観点から、画素ＴＦＴと回路ＴＦＴとは、同一の酸化物半導体膜を用いて形成され、なおかつ、同じまたは類似のＴＦＴ構造を有することが好ましい。
【０００８】
しかしながら、画素ＴＦＴと回路ＴＦＴとでは求められる特性が異なっており、製造プロセスを複雑にすることなく、それぞれの用途に応じた特性を有する酸化物半導体ＴＦＴを作り分けることは困難であった。
【０００９】
さらに、本発明者が検討したところ、例えば、高い電流供給性能を求められる回路ＴＦＴとしてトップゲート構造のＴＦＴを用いる場合に、画素ＴＦＴとしてもトップゲート構造のＴＦＴを用いると、ゲートバスラインとソースバスラインとの交差部において容量Ｃｇｓが大きくなる場合がある（詳細は後述する）。このようなＴＦＴ基板を表示装置に用いると、各バスラインに供給される信号波形の鈍りが大きくなり、輝度ムラ、フリッカなどが生じて表示品位が低下するおそれがある。また、容量Ｃｇｓが大きくなると、消費電力が増大するおそれもある。これらの問題は、バスラインの本数の多い高精細の表示装置で特に顕著である。
【００１０】
本発明の一実施形態は、画素内および周辺回路内にそれぞれの用途に適した特性を有する酸化物半導体ＴＦＴを備え、かつ、寄生容量の増大を抑制し得るアクティブマトリクス基板を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本明細書は、以下の項目に記載のアクティブマトリクス基板、アクティブマトリクス基板の製造方法、および表示装置を開示している。
【００１２】
［項目１］
複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有するアクティブマトリクス基板であって、
主面を有する基板と、前記非表示領域において、前記基板の主面側に支持された、少なくとも１つの第１のＴＦＴを含む周辺回路と、前記表示領域において、前記複数の画素領域のそれぞれに配置された第２のＴＦＴと、第１方向に延びる複数のソースバスラインを含むソースメタル層と、前記第１方向に交差する第２方向に延びる複数のゲートバスラインを含むゲートメタル層とを備え、
前記第１のＴＦＴは、第１の酸化物半導体層と、前記第１の酸化物半導体層の一部上にゲート絶縁層を介して配置された上部ゲート電極とを有するトップゲート構造ＴＦＴであるか、または、前記第１の酸化物半導体層の前記基板側に配置された第１の下部ゲート電極を前記トップゲート構造ＴＦＴに対してさらに有するダブルゲート構造ＴＦＴであり、
前記第２のＴＦＴは、第２の酸化物半導体層と、前記第２の酸化物半導体層の前記基板側に下部絶縁層を介して配置された第２の下部ゲート電極とを有し、かつ、前記第２の酸化物半導体層の上にはゲート電極が設けられていない、ボトムゲート構造ＴＦＴであり、
前記第２のＴＦＴは、
前記第２の酸化物半導体層の一部上に、前記基板の前記主面の法線方向から見たとき前記第２の下部ゲート電極の少なくとも一部と重なるように配置された島状絶縁体層と、
前記第２の酸化物半導体層および前記島状絶縁体層の上に配置された上部絶縁層と、
前記上部絶縁層上に配置され、かつ、前記上部絶縁層に形成されたソース側開口部内で前記第２の酸化物半導体層の他の一部と接するソース電極と
を有し、
前記第２の酸化物半導体層は、前記第１のＴＦＴの前記第１の酸化物半導体層と同じ半導体膜から形成され、前記島状絶縁体層は、前記第１のＴＦＴの前記ゲート絶縁層と同じ絶縁膜から形成され、前記第２の下部ゲート電極は前記ゲートメタル層内、前記ソース電極は前記ソースメタル層内に形成されており、
前記基板の前記主面の法線方向から見たとき、前記第２の酸化物半導体層のうち前記島状絶縁体層と重なっていない部分は、前記島状絶縁体層と重なる部分よりも比抵抗の低い低抵抗領域であり、
前記複数のソースバスラインの１つと前記複数のゲートバスラインの１つとが交差する交差部において、前記１つのソースバスラインと前記１つのゲートバスラインとの間に前記下部絶縁層および前記上部絶縁層が位置している、アクティブマトリクス基板。
【００１３】
［項目２］
前記島状絶縁体層と前記上部絶縁層との間に配置された島状導電体層をさらに備え、
前記島状導電体層は、前記第１のＴＦＴの前記上部ゲート電極と同じ導電膜から形成されている、項目１に記載のアクティブマトリクス基板。
【００１４】
［項目３］
前記島状導電体層は、他の配線と電気的に分離されている、項目２に記載のアクティブマトリクス基板。
【００１５】
［項目４］
前記島状導電体層は、電気的にフローティングである、項目２に記載のアクティブマトリクス基板。
【００１６】
［項目５］
前記基板の前記主面の法線方向から見たとき、前記島状導電体層は、前記第２のＴＦＴのチャネル長方向において前記第２の下部ゲート電極の内側に位置する、項目２から４のいずれかに記載のアクティブマトリクス基板。
【００１７】
［項目６］
前記基板の前記主面の法線方向から見たとき、前記島状導電体層は前記第２の下部ゲート電極の内部に位置する、項目２から５のいずれかに記載のアクティブマトリクス基板。
【００１８】
［項目７］
前記島状導電体層の側面および前記島状絶縁体層の側面は整合し、前記上部ゲート電極の側面および前記ゲート絶縁層の側面は整合している、項目２から６のいずれかに記載のアクティブマトリクス基板。
【００１９】
［項目８］
前記島状絶縁体層の上面全体は前記上部絶縁層と直接接している、項目１に記載のアクティブマトリクス基板。
【００２０】
［項目９］
前記基板の前記主面の法線方向から見たとき、前記第２の酸化物半導体層のうち前記島状絶縁体層と重なる部分は、前記第２の下部ゲート電極と重なるチャネル領域と、前記第２の下部ゲート電極と重ならない高抵抗領域とを含み、前記高抵抗領域は前記チャネル領域と前記低抵抗領域との間に位置する、項目８に記載のアクティブマトリクス基板。
【００２１】
［項目１０］
前記基板の前記主面の法線方向から見たとき、前記第２の酸化物半導体層の前記低抵抗領域は、前記島状絶縁体層の両側にそれぞれ位置する第１領域および第２領域を含み、
前記第１領域は、前記ソース電極と電気的に接続され、
前記第２領域は、前記複数の画素領域のそれぞれに設けられた画素電極と電気的に接続されている、項目１から９のいずれかに記載のアクティブマトリクス基板。
【００２２】
［項目１１］
前記第２のＴＦＴは、前記上部絶縁層上に配置され、前記上部絶縁層に形成されたドレイン側開口部内で前記第２領域と接するドレイン電極をさらに備え、前記第２領域は前記ドレイン電極を介して前記画素電極と電気的に接続されている、項目１０に記載のアクティブマトリクス基板。
【００２３】
［項目１２］
前記基板の前記主面の法線方向から見たとき、前記第２の酸化物半導体層の前記低抵抗領域は、前記島状絶縁体層の両側にそれぞれ位置する第１領域および第２領域を含み、
前記第１領域は、前記ソース電極と電気的に接続され、
前記第２領域は、前記複数の画素領域のそれぞれの画素電極として機能する部分を含む、項目１から９のいずれかに記載のアクティブマトリクス基板。
【００２４】
［項目１３］
前記ソース電極は、前記複数のソースバスラインの１つに電気的に接続され、
前記第２の下部ゲート電極は、前記複数のゲートバスラインの１つに電気的に接続されている、項目１から１２のいずれかに記載のアクティブマトリクス基板。
【００２５】
［項目１４］
前記交差部において、前記下部絶縁層と前記上部絶縁層との間に配置された他の島状絶縁体層をさらに備える、項目１から１３のいずれかに記載のアクティブマトリクス基板。
【００２６】
［項目１５］
前記交差部において、前記他の島状絶縁体層と前記上部絶縁層との間に配置された他の島状導電体層とをさらに備え、
前記他の島状導電体層は、前記第１のＴＦＴの前記上部ゲート電極と同じ導電膜から形成されている、項目１４に記載のアクティブマトリクス基板。
【００２７】
［項目１６］
前記第１の酸化物半導体層および前記第２の酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、項目１から１５のいずれかに記載のアクティブマトリクス基板。
【００２８】
［項目１７］
複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、前記非表示領域に配置された、少なくとも１つの第１のＴＦＴを含む周辺回路と、前記表示領域の前記複数の画素領域のそれぞれに配置された第２のＴＦＴとを備える、アクティブマトリクス基板の製造方法であって、
基板の主面上に、前記第２のＴＦＴのゲート電極と、複数のゲートバスラインとを含むゲートメタル層を形成する工程と、
前記ゲートメタル層を覆う下部絶縁層を形成する工程と、
前記下部絶縁層上に、前記第１のＴＦＴの活性層となる第１の酸化物半導体層および前記第２のＴＦＴの活性層となる第２の酸化物半導体層を形成する工程と、
前記第１の酸化物半導体層および前記第２の酸化物半導体層を覆う絶縁膜および導電膜をこの順で形成し、前記導電膜のパターニングを行い、さらに、前記パターニングされた導電膜をマスクとして用いるか、前記導電膜のパターニングで使用したマスクを用いて前記絶縁膜をパターニングすることにより、前記絶縁膜から前記第１の酸化物半導体層の一部上にゲート絶縁層と前記第２の酸化物半導体層の一部上に島状絶縁体層とを形成し、前記導電膜から前記ゲート絶縁層上に上部ゲート電極と前記島状絶縁体層上に島状導電体層とを形成する工程であって、前記島状導電体層は、前記第２のＴＦＴの前記ゲート電極と電気的に分離されている、工程と、
前記上部ゲート電極および前記島状導電体層をマスクとして、前記第１の酸化物半導体層および前記第２の酸化物半導体層の低抵抗化処理を行う工程と、
前記上部ゲート電極、前記島状導電体層、前記第１の酸化物半導体層および前記第２の酸化物半導体層を覆う上部絶縁層を形成する工程と、
前記上部絶縁層上に、前記第１のＴＦＴおよび前記第２のＴＦＴのソース電極と、前記複数のゲートバスラインのそれぞれと前記下部絶縁層および前記上部絶縁層を介して交差するように延びる複数のソースバスラインとを含むソースメタル層を形成する工程と
を包含する、アクティブマトリクス基板の製造方法。
【００２９】
［項目１８］
前記島状導電体層は、電気的にフローティングである、項目１７に記載のアクティブマトリクス基板の製造方法。
【００３０】
［項目１９］
複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、前記非表示領域に配置された、少なくとも１つの第１のＴＦＴを含む周辺回路と、前記表示領域の前記複数の画素領域のそれぞれに配置された第２のＴＦＴとを備える、アクティブマトリクス基板の製造方法であって、
基板の主面上に、前記第２のＴＦＴのゲート電極と、複数のゲートバスラインとを含むゲートメタル層を形成する工程と、
前記ゲートメタル層を覆う下部絶縁層を形成する工程と、
前記下部絶縁層上に、前記第１のＴＦＴの活性層となる第１の酸化物半導体層および前記第２のＴＦＴの活性層となる第２の酸化物半導体層を形成する工程と、
前記第１の酸化物半導体層および前記第２の酸化物半導体層を覆う絶縁膜を形成し、前記絶縁膜のパターニングを行うことにより、前記第１の酸化物半導体層の一部上にゲート絶縁層と前記第２の酸化物半導体層の一部上に島状絶縁体層とを形成する工程と、
前記ゲート絶縁層および前記島状絶縁体層をマスクとして、前記第１の酸化物半導体層および前記第２の酸化物半導体層の低抵抗化処理を行う工程と、
前記低抵抗化処理を行った後の前記第１の酸化物半導体層および前記第２の酸化物半導体層を覆うように導電膜を形成し、前記導電膜のパターニングを行うことにより、前記ゲート絶縁層上に上部ゲート電極を形成し、かつ、前記導電膜のうち前記島状絶縁体層および前記第２の酸化物半導体層上に位置する部分を除去する工程と、
前記上部ゲート電極、前記島状絶縁体層、前記第１の酸化物半導体層および前記第２の酸化物半導体層を覆う上部絶縁層を形成する工程と、
前記上部絶縁層上に、前記第１のＴＦＴおよび前記第２のＴＦＴのソース電極と、前記複数のゲートバスラインのそれぞれと前記下部絶縁層および前記上部絶縁層を介して交差するように延びる複数のソースバスラインとを含むソースメタル層を形成する工程と
を包含する、アクティブマトリクス基板の製造方法。
【００３１】
［項目２０］
項目１から１６のいずれかに記載のアクティブマトリクス基板を備える表示装置。
【発明の効果】
【００３２】
本発明の一実施形態によると、画素内および周辺回路内にそれぞれの用途に適した特性を有する酸化物半導体ＴＦＴを備え、かつ、寄生容量の増大を抑制し得るアクティブマトリクス基板が提供される。
【図面の簡単な説明】
【００３３】
【図１】第１の実施形態のアクティブマトリクス基板１００１の平面構造の一例を示す概略図である。
【図２】アクティブマトリクス基板１００１の周辺回路を構成する第１のＴＦＴ１０１の模式的な断面図である。
【図３】アクティブマトリクス基板１００１の画素領域ＰＩＸを例示する平面図である。
【図４Ａ】図３に示すＩＶａ−ＩＶａ’線に沿った、第２のＴＦＴ２０１の模式的な断面図である。
【図４Ｂ】図３に示すＩＶｂ−ＩＶｂ’線に沿った、第２のＴＦＴ２０１および交差部Ｒの模式的な断面図である。
【図５】第１の実施形態における第２のＴＦＴ２０１の他の例を示す、チャネル長方向ＬＤに沿った模式的な断面図である。
【図６】第１の実施形態における第２のＴＦＴ２０１の他の例を示す模式的な平面図である。
【図７】アクティブマトリクス基板１００１の製造方法の一例を示すフローチャートである。
【図８】第１の実施形態の他のアクティブマトリクス基板における画素領域ＰＩＸを示す平面図である。
【図９】第１の実施形態のさらに他のアクティブマトリクス基板における画素領域ＰＩＸを示す平面図である。
【図１０】第２の実施形態のアクティブマトリクス基板１００２の周辺回路を構成する第１のＴＦＴ１０２の模式的な断面図である。
【図１１】第２の実施形態のアクティブマトリクス基板１００２の画素領域ＰＩＸを例示する平面図である。
【図１２】図１１に示すＸＩＩ−ＸＩＩ’線に沿った、第２のＴＦＴ２０２の模式的な断面図である。
【図１３】アクティブマトリクス基板１００２の製造方法の一例を示すフローチャートである。
【図１４】第２の実施形態における他の第２のＴＦＴ２０３の模式的な断面図である。
【図１５Ａ】第３の実施形態における画素領域ＰＩＸの一部を示す模式的な平面図である。
【図１５Ｂ】図１５Ａに示すＸＶｂ−ＸＶｂ’線に沿った、第２のＴＦＴおよび交差部Ｒ１の模式的な断面図である。
【図１６】第３の実施形態における他の画素領域ＰＩＸの一部を示す模式的な断面図である。
【図１７Ａ】参考例のアクティブマトリクス基板における画素領域ＰＩＸの一部を示す平面図である。
【図１７Ｂ】図１７Ａに示すＡ−Ａ’線に沿った、参考例のアクティブマトリクス基板における画素領域ＰＩＸの一部を示す断面図である。
【図１７Ｃ】参考例のアクティブマトリクス基板における光の多重反射を説明するための模式的な断面図である。
【発明を実施するための形態】
【００３４】
アクティブマトリクス基板において、周辺回路を構成する回路ＴＦＴは、画素ＴＦＴよりも大きな容量（バスライン容量）を充電するために用いられる。また、回路面積を低減して、非表示領域の面積を小さくする（狭額縁化）ためには、回路ＴＦＴのサイズを小さく抑えることが好ましい。このため、回路ＴＦＴには、高い電流供給能力が求められる。
【００３５】
そこで、本発明者は、回路ＴＦＴとして、トップゲート構造ＴＦＴ（またはダブルゲート構成ＴＦＴ）を用いる構成を検討した。なお、本明細書では、活性層である酸化物半導体層の基板側および基板と反対側にそれぞれゲート電極が配置された構造を「ダブルゲート構造」、酸化物半導体層の基板側のみにゲート電極が配置された構造を「ボトムゲート構造」、酸化物半導体層の基板と反対側のみにゲート電極が配置された構造を「トップゲート構造」と呼ぶ。
【００３６】
トップゲート構造ＴＦＴは、以下の理由から、ボトムゲート構造ＴＦＴよりも、高い電流供給能力（高いオン電流）を実現し得る。ボトムゲート構造ＴＦＴでは、通常、ゲート絶縁層は厚いゲートメタル層を覆うように形成され、さらにゲートバスラインとソースバスラインとの短絡を回避する役割も担うので、所定の厚さを有する必要がある。これに対し、トップゲート構造ＴＦＴでは、ゲート絶縁層は活性層（酸化物半導体層）を覆っていればよい。このため、ゲート絶縁層を薄くできるので、オン電流を高めることが可能である。また、トップゲート構造ＴＦＴの酸化物半導体層の基板側にさらにゲート電極（下部ゲート電極）が設けることで（ダブルゲート構造ＴＦＴ）、電流供給能力をさらに向上でき、オフ状態の特性も安定化できる。
【００３７】
上述したように、製造プロセスの観点から、画素ＴＦＴと回路ＴＦＴとは同じＴＦＴ構造を有することが好ましい。しかしながら、画素ＴＦＴとしてトップゲート構造ＴＦＴを用いると、ソースバスラインとゲートバスラインとの間の容量Ｃｇｓが大きくなるという問題がある。図１７を参照して後で詳述するように、画素ＴＦＴ（トップゲート構造ＴＦＴ）のゲート電極とゲートバスラインとを同じ導電層（ゲートメタル層）内に形成し、ソース電極をソースバスラインと同じ導電層（ソースメタル層）内に形成すると、ゲートバスラインとソースバスラインとの間に介在する絶縁層が薄くなってしまうからである。
【００３８】
また、画素ＴＦＴとして、回路ＴＦＴと同じ構造を有するＴＦＴを形成すると、画素ＴＦＴに求められる特性が得られない可能性がある。画素電極を充電させるための画素ＴＦＴには、画素容量が小さいことから、通常、回路ＴＦＴほどの高い充電性能は求められない。ただし、ゲートＯＦＦ期間において画素電位を保持する必要があるため、高いオフ特性、すなわちオフ電流（ゲートｌｏｗ電位が選択されたときの電流）が小さいことが求められる。
【００３９】
このように、従来は、製造プロセスを複雑化させたり、または寄生容量を増大させたりすることなく、同一の酸化物半導体膜を用いて、それぞれが用途に応じて要求される特性を有し得る画素ＴＦＴおよび回路ＴＦＴを形成することが困難であった。
【００４０】
本発明者は、上記知見に基づいて検討を重ねた結果、回路ＴＦＴにトップゲート構造またはダブルゲート構造ＴＦＴを用い、画素ＴＦＴにボトムゲート構造ＴＦＴを用いることによって、回路ＴＦＴおよび画素ＴＦＴのそれぞれに対して求められる特性を両立するとともに、ソースバスラインとゲートバスラインとの間の容量を低減し得るアクティブマトリクス基板の構成を見出し、本願発明に想到した。
【００４１】
（第１の実施形態）
以下、図面を参照しながら、第１の実施形態のアクティブマトリクス基板を説明する。以下では、ゲートドライバおよびソース切替（Ｓｏｕｒｃｅ  Ｓｈａｒｅｄ  ｄｒｉｖｉｎｇ：ＳＳＤ）回路がモノリシックに形成されたアクティブマトリクス基板を例に説明する。なお、本実施形態のアクティブマトリクス基板は、モノリシックに形成された、少なくとも１つの回路ＴＦＴを含む周辺回路を有していればよい。
【００４２】
図１は、本実施形態のアクティブマトリクス基板１００１の平面構造の一例を示す概略図である。
【００４３】
アクティブマトリクス基板１００１は、表示領域ＤＲと、表示領域ＤＲ以外の領域（非表示領域または額縁領域）ＦＲとを有している。表示領域ＤＲは、マトリクス状に配列された画素領域ＰＩＸによって構成されている。画素領域ＰＩＸ（単に「画素」と呼ぶこともある）は、表示装置の画素に対応する領域である。非表示領域ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。
【００４４】
表示領域ＤＲには、ｘ方向（行方向、第２方向ともいう）に延びる複数のゲートバスラインＧＬ（１）〜ＧＬ（ｊ）（ｊは２以上の整数、以下、「ゲートバスラインＧＬ」と総称する）と、ｙ方向（列方向、第１方向ともいう）に延びる複数のソースバスラインＳＬ（１）〜ＳＬ（ｋ）（ｋは２以上の整数、以下、「ソースバスラインＳＬ」と総称する）とが形成されている。各画素領域ＰＩＸは、例えばゲートバスラインＧＬおよびソースバスラインＳＬで規定されている。
【００４５】
各画素領域ＰＩＸは、薄膜トランジスタ（画素ＴＦＴ）２０１と、画素電極ＰＥとを有している。薄膜トランジスタ２０１は上部ゲート電極および下部ゲート電極（図示せず）を備える。これらのゲート電極は、対応するゲートバスラインＧＬに電気的に接続されている。薄膜トランジスタ２０１のソース電極は、対応するソースバスラインＳＬに電気的に接続され、ドレイン電極は画素電極ＰＥに電気的に接続されている。アクティブマトリクス基板を、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界モードの表示装置に適用する場合には、アクティブマトリクス基板に、複数の画素に対して共通の電極（共通電極）ＣＥが設けられる。アクティブマトリクス基板を縦電界モードの表示装置に適用する場合には、共通電極ＣＥは、アクティブマトリクス基板とは液晶層を挟んで対向して配置される対向基板に設けられる。
【００４６】
非表示領域ＦＲには、例えばゲートバスラインＧＬを駆動するゲートドライバＧＤが一体的（モノリシック）に設けられている。ゲートバスラインＧＬは、それぞれ、ゲートドライバＧＤの各端子に接続されている。非表示領域ＦＲには、また、ソースバスラインＳＬを時分割で駆動するＳＳＤ回路Ｓｃが一体的に設けられている。ソースバスラインＳＬは、それぞれ、ＳＳＤ回路Ｓｃの各端子に接続されている。
【００４７】
この例では、アクティブマトリクス基板１００１に、ソースドライバおよびタイミングコントローラ等を含むドライバＩＣ１１００が実装されている。ゲートドライバＧＤおよびＳＳＤ回路Ｓｃには、それぞれ、ドライバＩＣ１１００から信号が供給される。
【００４８】
ＳＳＤ回路は、ソースドライバの各端子からのビデオ信号線１本から、複数本のソースバスラインへビデオデータを振り分ける回路である。ＳＳＤ回路の搭載により、非表示領域ＦＲにおける端子部が配置される領域（端子部形成領域）をさらに狭くできる。また、ソースドライバからの出力数が減り、回路規模を小さくできるので、ドライバＩＣ１１００のコストを低減できる。
【００４９】
このように、アクティブマトリクス基板１００１の非表示領域ＦＲには、ゲートドライバＧＤおよびＳＳＤ回路Ｓｃなどの、複数のＴＦＴ（回路ＴＦＴ）を含む周辺回路が形成されている。複数の回路ＴＦＴの一部または全部は、トップゲート構造またはダブルゲート構造を有する酸化物半導体ＴＦＴ（以下、「第１のＴＦＴ」と呼ぶ。）である。一方、表示領域ＤＲの各画素領域ＰＩＸには、画素ＴＦＴが配置されている。画素ＴＦＴは、第１のＴＦＴと同じ酸化物半導体膜を用いて形成された、ボトムゲート構造の酸化物半導体ＴＦＴ（以下、「第２のＴＦＴ」と呼ぶ。）である。
【００５０】
以下、ＦＦＳモードの液晶表示装置に適用されるアクティブマトリクス基板を例に、周辺回路および画素領域ＰＩＸの構造を具体的に説明する。なお、以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
【００５１】
＜周辺回路および第１のＴＦＴ＞
第１のＴＦＴを含む周辺回路は、アクティブマトリクス基板１００１にモノリシックに形成された回路であればよく、ゲートドライバＧＤまたはＳＳＤ回路Ｓｃであってもよいし、他の回路であってもよい。周辺回路として、公知の回路を用いることができる。
【００５２】
図２は、周辺回路を構成する第１のＴＦＴ１０１の模式的な断面図である。
【００５３】
第１のＴＦＴ１０１を含む周辺回路は、基板１の主面１Ｓに支持されている。第１のＴＦＴ１０１は、チャネル領域７０Ａを含む第１の酸化物半導体層７Ａと、第１の酸化物半導体層７Ａの一部上にゲート絶縁層９Ａを介して配置された上部ゲート電極１０Ａと、第１のソース電極８Ａｓおよび第１のドレイン電極８Ａｄとを備える。
【００５４】
第１の酸化物半導体層７Ａの基板１側に、下部絶縁層５を介して配置された下部導電層３Ａをさらに備えてもよい。下部導電層３Ａは、基板１の主面１Ｓの法線方向から見たとき、チャネル領域７０Ａと少なくとも部分的に重なるように配置されており、バックライト側からチャネル領域７０Ａに向かう光を遮る遮光膜として機能し得る。
【００５５】
第１のＴＦＴ１０１はダブルゲート構造ＴＦＴであってもよい。この場合、下部導電層３Ａは、遮光膜の他に、ゲート電極（第１の下部ゲート電極）として機能し、第１の酸化物半導体層７Ａを挟んで配置された上部ゲート電極１０Ａおよび下部導電層（第１の下部ゲート電極）３Ａの両方にゲート信号が入力される。図示していないが、下部導電層３Ａと上部ゲート電極１０Ａとを電気的に接続するコンタクト部が設けられていてもよい。
【００５６】
あるいは、第１のＴＦＴ１０１はトップゲート構造ＴＦＴであってもよい。この場合、上部ゲート電極１０Ａにゲート信号が入力されるが、下部導電層３Ａにはゲート信号は入力されない。つまり、下部導電層３Ａはゲート電極として機能しない。下部導電層３Ａは、電気的にフローティングされたフローティング層でもよいし、固定電位に接続されていてもよい。
【００５７】
なお、アクティブマトリクス基板１００１は、複数の第１のＴＦＴ１０１を有していてもよい。複数の第１のＴＦＴ１０１のうち、一部がトップゲート構造ＴＦＴであり、他の一部がダブルゲート構造ＴＦＴであってもよい。
【００５８】
上部ゲート電極１０Ａおよびゲート絶縁層９Ａの側面は整合していてもよい。つまり、基板１の主面１Ｓの法線方向から見たとき、上部ゲート電極１０Ａおよびゲート絶縁層９Ａの周縁は整合していてもよい。このような構成は、例えば、上部ゲート電極１０Ａおよびゲート絶縁層９Ａを同一のマスクを用いてパターニングすることで得られる。
【００５９】
ゲート絶縁層９Ａおよび上部ゲート電極１０Ａは、例えば、第１の酸化物半導体層７Ａの一部をチャネル幅方向に横切るように延びていてもよい。この場合、ゲート絶縁層９Ａの下面は、第１の酸化物半導体層７Ａａおよび下部絶縁層５と直接接していてもよい。
【００６０】
基板１の主面１Ｓの法線方向から見たとき、第１の酸化物半導体層７Ａのうちゲート絶縁層９Ａと重ならない部分（この例では、上部ゲート電極１０Ａおよびゲート絶縁層９Ａと重ならない部分）７ｂは、ゲート絶縁層９Ａ（および上部ゲート電極１０Ａ）と重なる部分７ａよりも比抵抗の小さい低抵抗領域である。低抵抗領域７ｂは、例えば、上部ゲート電極１０Ａおよびゲート絶縁層９Ａをマスクとして第１の酸化物半導体層７Ａの低抵抗化処理を行うことで形成され得る。上部ゲート電極１０Ａおよびゲート絶縁層９Ａでマスクされ、低抵抗化されなかった部分７ａを「第１半導体領域」と呼ぶ。第１のＴＦＴ１０１では、第１半導体領域７ａは、第１のＴＦＴ１０１のチャネルが形成されるチャネル領域７０Ａとなる。低抵抗領域７ｂは、チャネル領域７０Ａの両側にそれぞれ位置する第１領域７１Ａおよび第２領域７２Ａを含む。
【００６１】
第１の酸化物半導体層７Ａ、ゲート絶縁層９Ａおよび上部ゲート電極１０Ａの上には、上部絶縁層１１が配置されている。第１のソース電極８Ａｓは、上部絶縁層１１上および上部絶縁層１１に形成された開口部（第１のソース側開口部）１１Ａｓ内に配置され、ソース側開口部１１Ａｓ内で第１の酸化物半導体層７Ａの一部（この例では第１領域７１Ａの一部）と電気的に接続されている。同様に、第１のドレイン電極８Ａｄは、上部絶縁層１１上および上部絶縁層１１に形成された開口部（第１のドレイン側開口部）１１Ａｄ内に配置され、ドレイン側開口部１１Ａｄ内で第１の酸化物半導体層７Ａの他の一部（この例では第２領域７２Ａの一部）と電気的に接続されている。第１のソース電極８Ａｓ、第１のドレイン電極８Ａｄは、それぞれ、第１の酸化物半導体層７Ａと直接接していてもよい。
【００６２】
第１のＴＦＴ１０１は、層間絶縁層１６で覆われていてもよい。層間絶縁層１６は、例えば、無機絶縁層１２と、無機絶縁層１２上に配置された有機絶縁層１３との積層構造を有していてもよい。層間絶縁層１６上には、誘電体層１７が配置されていてもよい。図示していないが、誘電体層１７上または誘電体層１７と層間絶縁層１６との間に、シールド層として透明導電層が設けられていてもよい。シールド層として機能する透明導電層は、画素電極または共通電極と同じ透明導電膜から形成されていてもよい。
【００６３】
＜画素領域ＰＩＸおよび第２のＴＦＴ＞
図３は、本実施形態のアクティブマトリクス基板１００１の画素領域ＰＩＸを例示する平面図である。図４Ａおよび図４Ｂは、それぞれ、図３に示すＩＶａ−ＩＶａ’線、ＩＶｂ−ＩＶｂ’線に沿った模式的な断面図である。
【００６４】
画素領域ＰＩＸは、ｙ方向に延びるソースバスラインＳＬ、および、ソースバスラインＳＬと交差するｘ方向に延びるゲートバスラインＧＬに包囲された領域である。
【００６５】
画素領域ＰＩＸは、基板１と、基板１の主面１Ｓに支持された第２のＴＦＴ（画素ＴＦＴ）２０１と、下部透明電極１５と、上部透明電極１９とを有している。上部透明電極１９は、画素ごとにスリットまたは切り欠き部を有する。この例では、下部透明電極１５は共通電極ＣＥであり、上部透明電極１９は画素電極ＰＥである。
【００６６】
第２のＴＦＴ２０１は、ボトムゲート構造を有する酸化物半導体ＴＦＴである。第２のＴＦＴ２０１は、第２の酸化物半導体層７Ｂと、第２の酸化物半導体層７Ｂの基板１側に下部絶縁層５を介して配置された下部ゲート電極（「第２の下部ゲート電極」ともいう。）３Ｂと、第２のソース電極８Ｂｓおよび第２のドレイン電極８Ｂｄとを有している。下部ゲート電極３Ｂは、対応するゲートバスラインＧＬに電気的に接続され、ソース電極８Ｂｓは対応するソースバスラインＳＬに電気的に接続されている。ドレイン電極８Ｂｄは画素電極ＰＥと電気的に接続されている。
【００６７】
第２の酸化物半導体層７Ｂの一部上には、島状絶縁体層（第１の島状絶縁体層ともいう。）９Ｂを介して、島状導電体層（第１の島状導電体層ともいう。）１０Ｂが配置されている。島状絶縁体層９Ｂおよび島状導電体層１０Ｂは、基板１の主面１Ｓの法線方向から見たとき、下部ゲート電極３Ｂと少なくとも部分的に重なるように配置されている。島状導電体層１０Ｂは、電気的にフローティングである（すなわち、いずれの配線にも電気的に接続されていない）フローティング層である。
【００６８】
第２のＴＦＴ２０１は、図２に示す第１のＴＦＴ１０１と共通の層（膜）を用いて形成されていてもよい。具体的には、第２の酸化物半導体層７Ｂと、第１のＴＦＴ１０１の第１の酸化物半導体層７Ａ（図２）とは、同じ酸化物半導体膜を用いて形成されている。複数のソースバスラインＳＬと、第２のソース電極８Ｂｓおよび第２のドレイン電極８Ｂｄと、第１のＴＦＴ１０１における第１のソース電極８Ａｓおよび第１のドレイン電極８Ａｄ（図２）とは、同じ導電膜を用いて（すなわちソースメタル層内に）形成されている。ゲートバスラインＧＬと、下部ゲート電極３Ｂと、第１のＴＦＴ１０１における下部導電層３Ａ（図２）とは、同じ導電膜から（すなわちゲートメタル層内に）形成されている。さらに、島状絶縁体層９Ｂと、第１のＴＦＴ１０１におけるゲート絶縁層９Ａ（図２）とは、同じ絶縁膜から形成され、島状導電体層１０Ｂと、第１のＴＦＴ１０１における上部ゲート電極１０Ａ（図２）とは同じ導電膜から形成されている。上部ゲート電極１０Ａと同じ導電膜から形成された層を「上部メタル層」と呼ぶ。
【００６９】
島状導電体層１０Ｂおよび島状絶縁体層９Ｂの側面は整合していてもよい。このような構成は、例えば、島状導電体層１０Ｂおよび島状絶縁体層９Ｂを同一のマスクを用いてパターニングすることで得られる。
【００７０】
島状絶縁体層９Ｂおよび島状導電体層１０Ｂは、例えば、第２の酸化物半導体層７Ｂの一部をチャネル幅方向に横切るように延びていてもよい。この場合、島状絶縁体層９Ｂの下面は、第２の酸化物半導体層７Ｂおよび下部絶縁層５と直接接していてもよい。
【００７１】
第２のＴＦＴ２０１でも、第１のＴＦＴ１０１と同様に、基板１の主面１Ｓの法線方向から見たとき、第２の酸化物半導体層７Ｂのうち島状絶縁体層９Ｂ（および島状導電体層１０Ｂ）と重ならない部分７ｂは、島状絶縁体層９Ｂ（および島状導電体層１０Ｂ）と重なる部分（第１半導体領域）７ａよりも比抵抗の小さい低抵抗領域である。低抵抗領域７ｂは、第１半導体領域７ａの両側にそれぞれ位置する第１領域７１Ｂおよび第２領域７２Ｂを含む。第１半導体領域７ａのうち、基板１の主面１Ｓの法線方向から見たとき、下部ゲート電極３Ｂと重なる部分７０Ｂは、ＴＦＴ２０１のチャネルが形成される「チャネル領域」となる。この例では、第１半導体領域７ａ全体がチャネル領域７０Ｂである。なお、後述するように、第１半導体領域７ａは、チャネル領域７０Ｂに加えて、下部ゲート電極３Ｂと重ならない第３領域（オフセット領域）を含んでもよい。
【００７２】
第２の酸化物半導体層７Ｂ、島状絶縁体層９Ｂおよび島状導電体層１０Ｂの上には、上部絶縁層１１が配置されている。第２のソース電極８Ｂｓは、上部絶縁層１１上および上部絶縁層１１に形成された開口部（第２のソース側開口部）１１Ｂｓ内に配置され、ソース側開口部１１Ｂｓ内で第２の酸化物半導体層７Ｂの一部（この例では第１領域７１Ｂの一部）と電気的に接続されている。同様に、第２のドレイン電極８Ｂｄは、上部絶縁層１１上および上部絶縁層１１に形成された開口部（第２のドレイン側開口部）１１Ｂｄ内に配置され、ドレイン側開口部１１Ｂｄ内で第２の酸化物半導体層７Ｂの他の一部（この例では第２領域７２Ｂの一部）と電気的に接続されている。第２のソース電極８Ｂｓ、第２のドレイン電極８Ｂｄは、それぞれ、第２の酸化物半導体層７Ｂと直接接していてもよい。
【００７３】
第２のＴＦＴ２０１の第２のソース電極８Ｂｓは、対応するソースバスラインＳＬの一部であってもよいし、ソースバスラインＳＬから例えばｘ方向に突出する突出部であってもよい。下部ゲート電極３Ｂは、対応するゲートバスラインＧＬの一部であってもよいし、ゲートバスラインＧＬから例えばｙ方向に突出する突出部であってもよい。
【００７４】
図３に示すように、各ソースバスラインＳＬは、表示領域ＤＲにおいて、複数のゲートバスラインＧＬのそれぞれと交差するように延びている。１つのソースバスラインと１つのゲートバスラインとが交差する部分Ｒを「交差部」と呼ぶ。図４Ｂに示すように、交差部Ｒでは、ソースバスラインＳＬは、下部絶縁層５および上部絶縁層１１を介してゲートバスラインＧＬと重なっている。このように、ソースバスラインＳＬとゲートバスラインＧＬとの間に、少なくとも２つの絶縁層５、１１が位置するので、ゲートバスラインＧＬとソースバスラインＳＬとの重なり容量を低減できる。
【００７５】
第１のＴＦＴ１０１と同様に、ＴＦＴ２０１は、層間絶縁層１６で覆われていてもよい。層間絶縁層１６上には下部透明電極１５が配置されている。下部透明電極１５上には、誘電体層１７を介して上部透明電極１９が配置されている。下部透明電極１５および上部透明電極１９の一方（ここでは上部透明電極１９）は画素電極ＰＥ、他方（ここでは下部透明電極１５）は共通電極ＣＥとして機能する。画素電極ＰＥは、画素毎に分離されている。共通電極ＣＥは、画素毎に分離されていなくても構わない。
【００７６】
画素電極ＰＥは、ＴＦＴ２０１のドレイン電極８Ｂｄと電気的に接続されている。この例では、画素電極ＰＥは、層間絶縁層１６および誘電体層１７に形成された画素コンタクトホール内で第２のドレイン電極８Ｂｄと接している。画素コンタクトホールは、例えば、有機絶縁層１３に形成された開口部１３ｐと、誘電体層１７および無機絶縁層１２に形成された開口部１７ｐとによって構成されていてもよい。画素コンタクトホールはドレイン側開口部１１Ｂｄと部分的または全体的に重なっていてもよい。
【００７７】
共通電極ＣＥは、ＴＦＴ２０１の画素コンタクトホールが形成されている領域上に開口部１５ｐを有し、この領域を除く画素領域ＰＩＸ全体に亘って形成されていてもよい。
【００７８】
図３に示すように、アクティブマトリクス基板１００１では、ＴＦＴ２０１は、チャネル長方向がｙ方向（ソースバスラインＳＬの延びる方向）となるように配置されていてもよい（ＴＦＴ縦置き構造）。なお、後述するように、ＴＦＴ２０１は、チャネル長方向がｘ方向となるように配置されてもよい（ＴＦＴ横置き構造）。本明細書では、チャネル長方向は、基板１の主面１Ｓに平行な面内において、チャネル領域を電流が流れる方向を指し、チャネル幅方向は、チャネル長方向に直交する方向を指す。
【００７９】
図３に示す例では、基板１の主面１Ｓの法線方向から見たとき、第２のＴＦＴ２０１の第２の酸化物半導体層７Ｂは、ｙ方向に隣接する他の画素領域ＰＩＸ（２）から、ゲートバスラインＧＬを横切って当該画素領域ＰＩＸ（１）まで延びている。第２の酸化物半導体層７ＢのうちゲートバスラインＧＬと重なる部分にチャネル領域７０Ｂが形成されている。つまり、ゲートバスラインＧＬのうち第２の酸化物半導体層７Ｂと重なる部分が下部ゲート電極３Ｂとして機能する。第２の酸化物半導体層７Ｂの第１領域７１Ｂは、他の画素領域ＰＩＸ（２）においてソースバスラインＳＬの一部と重なっており、重なっている部分に配置されたソース側開口部１１Ｂｓ内でソースバスラインＳＬに接続されている。つまり、ソースバスラインＳＬのうち第２の酸化物半導体層７Ｂと重なる部分がソース電極８Ｂｓとして機能する。一方、第２領域７２Ｂは、画素領域ＰＩＸ（１）内においてドレイン電極８Ｂｄに接続されている。
【００８０】
図示していないが、第２のＴＦＴ２０１は、ソースメタル層内にドレイン電極８Ｂｄを有していなくてもよい。この場合、画素電極ＰＥを、画素コンタクトホール内で第２の酸化物半導体層７Ｂの第２領域７２Ｂに直接接触させることで、第２の酸化物半導体層７Ｂと電気的に接続させてもよい。あるいは、第２の酸化物半導体層７Ｂの低抵抗領域である第２領域７２Ｂを画素電極ＰＥとして利用することも可能である。
【００８１】
＜効果＞
本実施形態のアクティブマトリクス基板１００１は上記構成を有するので、以下のような効果を奏する。
【００８２】
回路ＴＦＴおよび画素ＴＦＴの構造を異ならせることで、それぞれに求められる特性を両立させることが可能である。具体的には、回路ＴＦＴとして、トップゲートまたはダブルゲート構造の第１のＴＦＴ１０１を用いる。第１のＴＦＴ１０１では、ゲート絶縁層となるゲート絶縁層９Ａを薄くできるので、高い電流供給性能が得られる。このため、回路面積を縮小でき、非表示領域ＦＲの面積を低減できる（狭額縁化）。一方、画素ＴＦＴとして、ボトムゲート構造の第２のＴＦＴ２０１を用いることで、高いオフ特性を実現できる。
【００８３】
また、第１のＴＦＴ１０１と第２のＴＦＴ２０１とは、共通の層（膜）を用いて形成されているので、製造工程数を増加させることなく、これらのＴＦＴ１０１、２０１を作り分けることができる。
【００８４】
さらに、画素ＴＦＴとして第２のＴＦＴ２０１を用いると、第１のＴＦＴ１０１と同様のトップゲート構造ＴＦＴを用いる場合よりも、ソースバスラインＳＬとゲートバスラインＧＬとの容量Ｃｇｓを低減できる。この結果、表示領域ＤＲにおけるこれらのバスラインＳＬ、ＧＬの容量を低減できるので、非表示領域ＦＲに設けられた周辺回路をさらに縮小および／または安定化させることが可能になる。
【００８５】
ここで、図面を参照しながら、容量Ｃｇｓを低減できる理由を説明する。
【００８６】
図１７Ａおよび図１７Ｂは、それぞれ、参考例のアクティブマトリクス基板における画素領域ＰＩＸの一部を示す平面図およびＡ−Ａ’線に沿った断面図である。図１７Ａおよび図１７Ｂでは、図３、図４Ａおよび図４Ｂと同様の構成要素には同じ参照符号を付している。
【００８７】
参考例では、画素ＴＦＴ９００として、第１のＴＦＴ１０１と同様のトップゲート構造ＴＦＴを用いている。画素ＴＦＴ９００は、酸化物半導体層９０７と、酸化物半導体層９０７の基板１側に下部絶縁層９０５を介して配置された遮光層９０３、酸化物半導体層９０７上にゲート絶縁層９０９を介して配置されたゲート電極９１０、ソース電極９０８ｓおよびドレイン電極９０８ｄを有している。ソース電極９０８ｓおよびドレイン電極９０８ｄは、ゲート電極９１０を覆う上部絶縁層９１１上に配置されている。ソース電極９０８ｓはソースメタル層内に形成されており、ゲート電極９１０はゲートメタル層内に形成されている。ここでは、ソース電極９０８ｓはソースバスラインＳＬの一部であり、ゲート電極９１０はゲートバスラインＧＬの一部である。
【００８８】
参考例では、ゲートメタル層とソースメタル層との間には、１層の絶縁層（上部絶縁層９１１）のみが介在する。このため、ゲートバスラインＧＬとソースバスラインＳＬとの交差部Ｒでは、これらのバスラインの間に上部絶縁層９１１のみが位置する。上部絶縁層９１１には、酸化物半導体層９０７とソースおよびドレイン電極９０８ｓ、９０８ｄとを接続するための開口部を設ける必要があることから、上部絶縁層９１１には、通常、窒化シリコン膜または酸化シリコン膜などの比較的薄い無機絶縁膜が用いられる。このため、ゲートバスラインＧＬとソースバスラインＳＬとの容量Ｃｇｓを低減することは困難である。
【００８９】
これに対し、本実施形態のアクティブマトリクス基板１００１では、画素ＴＦＴとしてボトムゲート構造を有する第２のＴＦＴ２０１を用いており、第２のＴＦＴ２０１の下部ゲート電極３ＢとゲートバスラインＧＬとが同じ層（ゲートメタル層）内に形成されている。つまり、ゲートメタル層は、第２の酸化物半導体層７Ｂよりも下部絶縁層５を介して基板１側に位置する。このため、交差部Ｒにおいて、ゲートバスラインＧＬとソースバスラインＳＬとの間には、下部絶縁層５および上部絶縁層１１の２層が介在する。従って、参考例よりも、ゲートバスラインＧＬとソースバスラインＳＬとの間に位置する誘電体の厚さ（下部絶縁層５および上部絶縁層１１の合計厚さ）を大きくできるので、参考例よりも交差部Ｒにおける容量Ｃｇｓを低減することが可能になる。例えば、下部絶縁層５と上部絶縁層１１とが同じ材料から形成され、同じ厚さを有する場合には、参考例と比べて、容量Ｃｇｓは約１／２に低減される。
【００９０】
また、本実施形態によると、画素ＴＦＴに別途遮光層を形成する必要がないというメリットもある。
【００９１】
画素ＴＦＴとして酸化物半導体ＴＦＴを用いる場合、酸化物半導体ＴＦＴのチャネル領域に特定波長の光が入射すると、光励起電流などの影響でＯＦＦ特性が低下し、画素電位を保持することが困難となるおそれがある。このため、画素ＴＦＴとしてトップゲート構造ＴＦＴを用いる場合には、アクティブマトリクス基板の背面側からのバックライト光のうちチャネル領域に向かう光を遮るための遮光層を別途設ける必要があり、製造工程数が増加するという問題があった。また、遮光層を電気的にフローティングである層（浮島状遮光層）とすると、浮島状遮光層は、間接的に、ゲート（トップゲート）と容量を形成する中間電極として機能してしまう。このため、ソース−ゲート間容量（ゲート−浮島状遮光層−ソース間の間接容量）の増大や、ドレイン−ゲート間容量（ゲート−浮島状遮光層−ドレイン（画素電極）間の間接容量）が増大する懸念があり、バスライン負荷の増大、画素寄生容量の増大などの要因となり得る。
【００９２】
これに対し、本実施形態では、下部ゲート電極３Ｂが遮光層としても機能するため、製造工程数の増加を抑制できる。また、浮島状遮光層を形成する必要がないので、上記のような容量の増大は生じない。
【００９３】
さらに、画素ＴＦＴとしてトップゲート構造ＴＦＴを用いると、遮光層を設けても、バックライト光のチャネル領域への入射を十分に抑制できない場合がある。例えば、参考例のＴＦＴ９００では、図１７Ｃに示すように、酸化物半導体層９０７の基板１側に、チャネル幅よりも大きい幅を有する遮光層９０３が設けられている。この構成では、バックライト光９２０の一部は、遮光層９０３の周囲からゲートバスラインＧＬに入射し、ゲートバスラインＧＬの下面と遮光層９０３の上面との間で反射を繰り返して（多重反射）、酸化物半導体層９０７のチャネル領域に入射するおそれがある。従って、遮光層９０３のみでは、バックライト光に起因するＴＦＴ特性の劣化を十分に抑制できない可能性がある。チャネル領域に入射する光をさらに低減するために、遮光層９０３のサイズを大きくすると、前述した間接容量が増大したり、画素開口率が低下する等の問題が生じ得る。
【００９４】
これに対し、本実施形態では、チャネル領域７０Ｂの基板１側に位置するゲートメタル層内にゲートバスラインＧＬおよび下部ゲート電極３Ｂを形成し、チャネル領域７０Ｂの上に形成される上部メタル層には島状導電体層１０Ｂが形成される。島状導電体層１０Ｂは、第２の酸化物半導体層７Ｂの一部を低抵抗化させる際にマスクとして用いるため、第２の酸化物半導体層７Ｂのうちチャネルを形成する部分を覆っていればよいので、チャネル遮光層として機能させるときに必要となるサイズ（例えば下部ゲート電極３Ｂのサイズ）よりも小さくてもよい。島状導電体層１０Ｂの幅を、ゲートメタル層内の下部ゲート電極３ＢおよびゲートバスラインＧＬの幅よりも小さくすることで、下部ゲート電極３Ｂの周囲から入射したバックライト光が島状導電体層１０Ｂに入射し難くなる。従って、バックライト光が、島状導電体層１０Ｂとゲートメタル層との間で反射を繰り返してチャネル領域７０Ｂに入射することを抑制できるので、第２のＴＦＴ２０１の特性をより安定化できる。以下、図面を参照しながら具体的に説明する。
【００９５】
図５は、本実施形態における第２のＴＦＴ２０１のチャネル長方向ＬＤ（ＴＦＴ縦置き構造ではｙ方向、ＴＦＴ横置き構造ではｘ方向）に沿った断面図である。
【００９６】
図５に例示するように、基板１の主面１Ｓの法線方向から見たとき、島状導電体層１０Ｂは、第２のＴＦＴ２０１のチャネル長方向ＬＤにおいて下部ゲート電極３Ｂの内側に位置してもよい。例えば、島状導電体層１０Ｂは、下部ゲート電極３Ｂの縁部から１μｍ程度以上、または２μ程度以上内側に位置していてもよい（Δｗ≧１μｍ、またはΔｗ≧２μｍ）。これにより、下部ゲート電極３Ｂの周囲から入射したバックライト光２１が、直接島状導電体層１０Ｂに入射し難くなるので、多重反射によって第２の酸化物半導体層７Ｂのチャネル領域７０Ｂに光が入射することを抑制できる。
【００９７】
基板１の主面１Ｓの法線方向から見たとき、島状導電体層１０Ｂの全体が下部ゲート電極３Ｂと重なっていてもよい。好ましくは、基板１の主面１Ｓの法線方向から見たとき、任意の方向において、島状導電体層１０Ｂは下部ゲート電極３Ｂの内側に位置する。これにより、下部ゲート電極３Ｂと島状導電体層１０Ｂとの間で生じる多重反射をより効果的に抑制できる。
【００９８】
図６は、第２のＴＦＴ２０１にさらに他の例を示す平面図である。図６に例示するように、基板１の主面１Ｓの法線方向から見たとき、ゲートバスラインＧＬのうち島状導電体層１０Ｂと重なる部分の幅を、ゲートバスラインＧＬの他の部分の幅よりも大きくしてもよい。これにより、基板１の主面１Ｓの法線方向から見たとき、島状導電体層１０Ｂを、より確実に下部ゲート電極３Ｂの内側に配置することができる。
【００９９】
アクティブマトリクス基板１００１は、例えばＦＦＳモード、ＩＰＳモードの表示装置に適用され得る。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。この例では、画素電極ＰＥから出て液晶層（図示せず）を通り、さらに画素電極ＰＥのスリット状の開口を通って共通電極ＣＥに出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
【０１００】
共通電極ＣＥ上に誘電体層１７を介して画素電極ＰＥが配置される電極構造は、例えば国際公開第２０１２／０８６５１３号に記載されている。なお、画素電極ＰＥ上に誘電体層１７を介して共通電極ＣＥが配置されていてもよい。すなわち、下部透明導電層に形成される下部透明電極１５が画素電極ＰＥであり、上部透明導電層に形成される上部透明電極１９が共通電極ＣＥであってもよい。このような電極構造は、例えば特開２００８−０３２８９９号公報、特開２０１０−００８７５８号公報に記載されている。参考のため、国際公開第２０１２／０８６５１３号、特開２００８−０３２８９９号公報および特開２０１０−００８７５８号公報の開示内容の全てを本明細書に援用する。
【０１０１】
なお、本実施形態のアクティブマトリクス基板は、共通電極ＣＥを有していなくてもよい。このようなアクティブマトリクス基板は、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）などの表示装置に用いられ得る。ＶＡモード、ＴＮモードは、液晶層を挟んで配置される一対の電極により、液晶分子に電界を印加する縦方向電界方式のモードである。
【０１０２】
アクティブマトリクス基板１００１は、例えば液晶表示装置などの表示装置（表示パネル）に適用され得る。表示パネルは、アクティブマトリクス基板１００１と、アクティブマトリクス基板１００１に対向するように配置された対向基板と、アクティブマトリクス基板１００１と対向基板との間に設けられた表示媒体層とを有する。アクティブマトリクス基板１００１の背面側（観察者側と反対側）にバックライトが設けられることがある。表示媒体層は、液晶層、有機ＥＬ層などであってもよい。
【０１０３】
＜アクティブマトリクス基板１００１の製造方法＞
本実施形態における第１のＴＦＴ１０１と第２のＴＦＴ２０１とは、共通のプロセスで製造され得る。第１のＴＦＴ１０１の製造工程を利用して第２のＴＦＴ２０１を製造することで、製造工程やフォトマスクを追加することなく、第１のＴＦＴ１０１と第２のＴＦＴ２０１とを作り分けることが可能である。
【０１０４】
以下、図２〜図４Ｂおよび図７を参照しながら、アクティブマトリクス基板１００１の製造方法の一例を説明する。図７は、アクティブマトリクス基板１００１の製造方法の一例を示すフローチャートである。
【０１０５】
・ＳＴＥＰ１−１
まず、基板１上に、ゲートバスラインＧＬ、第１のＴＦＴ１０１の下部導電層３Ａおよび第２のＴＦＴ２０１の下部ゲート電極３Ｂを含むゲートメタル層を形成する。
【０１０６】
基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
【０１０７】
ゲートメタル層は、例えばスパッタ法などによって、下部ゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、下部ゲート用導電膜のパターニングを行うことによって得られる。
【０１０８】
下部ゲート用導電膜として、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素を含む金属膜、またはこれらの元素を成分とする合金膜などを用いることができる。また、これらのうち複数の膜を含む積層膜を用いてもよい。例えば、チタン膜−アルミニウム膜−チタン膜の３層構造あるいはモリブデン膜−アルミニウム膜−モリブデン膜の３層構造を有する積層膜を用いることができる。なお、下部ゲート用導電膜は３層構造に限られず、単層、または２層構造、あるいは４層以上の積層構造を有していてもよい。ここでは、下部ゲート用導電膜として、Ｔｉ膜（厚さ：１５〜７０ｎｍ）を下層、Ｃｕ膜（厚さ：２００〜４００ｎｍ）を上層とする積層膜を用いる。
【０１０９】
・ＳＴＥＰ１−２
次いで、ゲートメタル層を覆う下部絶縁層（厚さ：例えば２００ｎｍ以上６００ｎｍ以下）５を形成する。
【０１１０】
下部絶縁層５としては、酸化珪素（ＳｉＯ２）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層、酸化アルミニウム層または酸化タンタル層等を適宜用いることができる。下部絶縁層５は、積層構造を有していてもよい。ここでは、下部絶縁層５として、例えば、ＣＶＤ法を用いて、窒化珪素（ＳｉＮｘ）層（厚さ：５０〜６００ｎｍ）を下層、酸化珪素（ＳｉＯ２）層（厚さ：５０〜６００ｎｍ）を上層とする積層膜を形成する。下部絶縁層５として（下部絶縁層５が積層構造を有する場合には、その最上層として）、酸化珪素膜などの酸化物膜を用いると、後で形成される酸化物半導体層のチャネル領域に生じた酸化欠損を酸化物膜によって低減できるので、チャネル領域の低抵抗化を抑制できる。
【０１１１】
・ＳＴＥＰ１−３
次いで、下部絶縁層５上に、例えばスパッタリング法を用いて酸化物半導体膜（厚さ：例えば１５ｎｍ以上２００ｎｍ以下）を形成し、酸化物半導体膜のパターニングを行うことで、第１のＴＦＴ１０１の第１の酸化物半導体層７Ａおよび第２のＴＦＴ２０１の第２の酸化物半導体層７Ｂを形成する。酸化物半導体膜は、特に限定しないが、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜であってもよい。
【０１１２】
・ＳＴＥＰ１−４
続いて、第１の酸化物半導体層７Ａおよび第２の酸化物半導体層７Ｂを覆うように、絶縁膜（厚さ：例えば８０ｎｍ以上２５０ｎｍ以下）および上部ゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）をこの順で形成する。上部ゲート用導電膜は例えばスパッタリング法を用いて形成され、絶縁膜は例えばＣＶＤ法で形成され得る。
【０１１３】
絶縁膜として、下部絶縁層５と同様の絶縁膜（下部絶縁層５として例示した絶縁膜）を用いることができる。絶縁膜として、酸化珪素膜などの酸化物膜を用いると、酸化物半導体層７Ａ、７Ｂのチャネル領域に生じた酸化欠損を酸化物膜によって低減できるので、チャネル領域の低抵抗化を抑制できる。上部ゲート用導電膜として、下部ゲート用導電膜と同様の導電膜を用いることができる。ここでは、絶縁膜として、例えば酸化珪素（ＳｉＯ２）膜を用いる。上部ゲート用導電膜としては、例えばＴｉ膜（厚さ：１５〜７０ｎｍ）を下層、Ｃｕ膜（厚さ：２００〜４００ｎｍ）を上層とする積層膜を用いる。
【０１１４】
続いて、図示しない第１レジストマスクを用いて、上部ゲート用導電膜のパターニングを行い、第１のＴＦＴ１０１の上部ゲート電極１０Ａおよび第２のＴＦＴ２０１の島状導電体層１０Ｂを形成する。上部ゲート用導電膜のパターニングは、ウェットエッチングまたはドライエッチングで行うことができる。
【０１１５】
この後、上記第１レジストマスクを用いて、絶縁膜のパターニングを行う。あるいは、上記第１レジストマスクを除去した後、パターニングされた上部ゲート電極１０Ａおよび島状導電体層１０Ｂをマスクとして絶縁膜のパターニングを行ってもよい。これにより、第１のＴＦＴ１０１のゲート絶縁層９Ａおよび第２のＴＦＴ２０１の島状絶縁体層９Ｂを得る。絶縁膜のパターニングは、例えばドライエッチングで行うことができる。
【０１１６】
なお、絶縁膜のパターニング時に、下部絶縁層５のうち第１の酸化物半導体層７Ａ、第２の酸化物半導体層７Ｂで覆われていない部分の表層部もエッチング（オーバーエッチング）されることがある。
【０１１７】
本工程では、同一のマスクを用いて絶縁膜および上部ゲート用導電膜のパターニングを行うので、ゲート絶縁層９Ａの側面と上部ゲート電極１０Ａの側面とが厚さ方向に整合する。同様に、島状絶縁体層９Ｂの側面と島状導電体層１０Ｂの側面とが厚さ方向に整合する。つまり、基板１の主面１Ｓの法線方向から見たとき、ゲート絶縁層９Ａおよび島状絶縁体層９Ｂの周縁は、それぞれ、上部ゲート電極１０Ａの周縁および島状導電体層１０Ｂの周縁と整合する。
【０１１８】
・ＳＴＥＰ１−５
続いて、第１の酸化物半導体層７Ａおよび第２の酸化物半導体層７Ｂの低抵抗化処理を行う。低抵抗化処理として、例えばプラズマ処理を行ってもよい。これにより、基板１の主面１Ｓの法線方向から見たとき、第１の酸化物半導体層７Ａのうち上部ゲート電極１０Ａおよびゲート絶縁層９Ａと重なっていない領域７ｂは、上部ゲート電極１０Ａおよびゲート絶縁層９Ａと重なっている領域７ａよりも比抵抗の低い低抵抗領域となる。同様に、第２の酸化物半導体層７Ｂのうち島状導電体層１０Ｂおよび島状絶縁体層９Ｂで重なっていない領域７ｂは、島状導電体層１０Ｂおよび島状絶縁体層９Ｂと重なっている領域７ａよりも比抵抗の低い低抵抗領域となる。低抵抗領域７ｂは、導電体領域（例えばシート抵抗：２００Ω／□以下）であってもよい。
【０１１９】
低抵抗化処理（プラズマ処理）では、酸化物半導体層７Ａ、７Ｂのうち上部ゲート電極１０Ａまたは島状導電体層１０Ｂで覆われていない部分を、還元性プラズマまたはドーピング元素を含むプラズマ（例えばアルゴンプラズマ）に晒してもよい。これにより、酸化物半導体層７Ａ、７Ｂのうち露出された部分の表面近傍で抵抗が低下し、低抵抗領域７ｂとなる。酸化物半導体層７Ａ、７Ｂのうち上部ゲート電極１０Ａまたは島状導電体層１０Ｂでマスクされた部分７ａは、第１半導体領域として残る。なお、低抵抗化処理の方法および条件などは、例えば特開２００８−４０３４３号公報に記載されている。参考のために、特開２００８−４０３４３号公報の開示内容の全てを本明細書に援用する。
【０１２０】
・ＳＴＥＰ１−６
次いで、上部ゲート電極１０Ａ、島状導電体層１０Ｂ、第１の酸化物半導体層７Ａ、第２の酸化物半導体層７Ｂを覆う上部絶縁層１１を形成する。上部絶縁層１１として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などの無機絶縁層を単層又は積層させて形成することができる。無機絶縁層の厚さは１００ｎｍ以上５００ｎｍ以下でもよい。上部絶縁層１１を窒化シリコン膜などの酸化物半導体を還元させる絶縁膜を用いて形成すると、酸化物半導体層７Ａ、７Ｂのうち上部絶縁層１１と接する領域（ここでは低抵抗領域７ｂ）の比抵抗を低く維持できるので好ましい。ここでは、上部絶縁層１１として、例えば、ＳｉＮｘ層（厚さ：３００ｎｍ）をＣＶＤ法で形成する。
【０１２１】
この後、例えばドライエッチングで、上部絶縁層１１に、第１の酸化物半導体層７Ａおよび第２の酸化物半導体層７Ｂに達する開口部１１Ａｓ、１１Ａｄ、１１Ｂｓ、１１Ｂｄを形成する。
【０１２２】
・ＳＴＥＰ１−７
次いで、上部絶縁層１１上に、ソース電極８Ａｓ、８Ｂｓ、ドレイン電極８Ａｄ、８ＢｄおよびソースバスラインＳＬを含むソースメタル層を形成する。ここでは、上部絶縁層１１上および開口部１１Ａｓ、１１Ａｄ、１１Ｂｓ、１１Ｂｄ内に、ソース用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、ソース用導電膜のパターニングを行うことで、ソースメタル層を得る。パターニングは、ドライエッチングまたはウェットエッチングで行うことができる。このようにして、第１のＴＦＴ１０１及び第２のＴＦＴ２０１を得る。
【０１２３】
ソース用導電膜として、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素、またはこれらの元素を成分とする合金などを用いることができる。例えば、チタン膜−アルミニウム膜−チタン膜の３層構造、モリブデン膜−アルミニウム膜−モリブデン膜などの３層構造などを有していてもよい。なお、ソース用導電膜は３層構造に限られず、単層、または２層構造、あるいは４層以上の積層構造を有していてもよい。ここでは、Ｔｉ膜（厚さ：１５〜７０ｎｍ）を下層、Ｃｕ膜（厚さ：２００〜４００ｎｍ）を上層とする積層膜を用いる。
【０１２４】
・ＳＴＥＰ１−８
続いて、第１のＴＦＴ１０１、第２のＴＦＴ２０１およびソースバスラインＳＬを覆うように、層間絶縁層１６を形成する。ここでは、層間絶縁層１６として、無機絶縁層（厚さ：例えば１００ｎｍ以上４００ｎｍ以下）１２と、有機絶縁層（厚さ：例えば１〜３μｍ、好ましくは２〜３μｍ）１３とをこの順で形成する。無機絶縁層１２の材料は、上部絶縁層１１の材料として例示した材料と同じであってもよい。ここでは、無機絶縁層１２として、ＣＶＤ法でＳｉＮｘ層（厚さ：例えば２００ｎｍ）を形成する。有機絶縁層１３は、例えば、感光性樹脂材料を含む有機絶縁膜であってもよい。この後、有機絶縁層１３のパターニングを行い、開口部１３ｐを形成する。
【０１２５】
・ＳＴＥＰ１−９
続いて、共通電極ＣＥとなる下部透明電極１５を形成する。
【０１２６】
まず、層間絶縁層１６上および開口部１３ｐ内に第１の透明導電膜（厚さ：２０〜３００ｎｍ）を形成する。ここでは、例えば、スパッタリング法で、第１の透明導電膜としてインジウム−亜鉛酸化物膜を形成する。第１の透明電極膜の材料としては、インジウム−錫酸化物（ＩＴＯ）、インジウム−亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。この後、例えばウェットエッチングにより第１の透明導電膜のパターニングを行う。これにより、下部透明電極１５を得る。この例では、下部透明電極１５は、表示領域の略全体に亘って配置されている。ただし、下部透明電極１５は、画素コンタクトホールが形成される領域に開口部１５ｐを有する。この例では、第１の透明導電膜のうち開口部１３ｐ内に位置する部分は除去される。なお、第１の透明導電膜を用いて、周辺回路の一部または全体を覆うシールド層を形成してもよい。
【０１２７】
・ＳＴＥＰ１−１０
次いで、層間絶縁層１６および下部透明電極１５上、および、開口部１３ｐ内に、誘電体層（厚さ：５０〜５００ｎｍ）１７を形成する。誘電体層１７の材料は、無機絶縁層１２の材料として例示した材料と同じであってもよい。ここでは、誘電体層１７として、例えばＣＶＤ法でＳｉＮ膜を形成する。
【０１２８】
この後、誘電体層１７および無機絶縁層１２（無機絶縁層１２のうち開口部１３ｐ内に位置する部分）のエッチングを行い、第２の酸化物半導体層７Ｂの第２領域７２Ｂの一部に達する開口部１７ｐを形成する。基板１の主面１Ｓの法線方向から見たとき、開口部１７ｐは、少なくとも部分的に開口部１３ｐと重なるように配置されてもよい。これにより、有機絶縁層１３の開口部１３ｐおよび誘電体層１７の開口部１７ｐで構成された画素コンタクトホールが得られる。
【０１２９】
・ＳＴＥＰ１−１１
次いで、誘電体層１７上および画素コンタクトホール内に第２の透明導電膜（厚さ：２０〜３００ｎｍ）を形成する。この後、第２の透明導電膜のパターニングを行い、誘電体層１７上に、画素電極ＰＥとして機能する上部透明電極１９を形成する。上部透明電極１９には、画素ごとに少なくとも１つの開口部（または切り欠き部）を設ける。
【０１３０】
第２の透明導電膜の材料は、第１の透明導電膜の材料として例示した材料と同じであってもよい。第２の透明導電膜は単層でもよいし、積層膜でもよい。ここでは、例えば、スパッタリング法で、インジウム−亜鉛酸化物膜を形成する。上部透明電極１９の一部を、誘電体層１７を介して下部透明電極１５と重なるように配置して、補助容量を構成してもよい。このようにして、アクティブマトリクス基板１００１が製造される。
【０１３１】
＜変形例＞
図８は、それぞれ、本実施形態の他のアクティブマトリクス基板における画素領域ＰＩＸを例示する平面図である。
【０１３２】
図８に示すように、画素ＴＦＴである第２のＴＦＴ２０１ａは、対応する画素領域ＰＩＸ内において、チャネル長方向がｘ方向となるように配置されていてもよい（ＴＦＴ横置き構造）。ここでは、ソースバスラインＳＬの一部が、第２のソース電極８Ｂｓとして機能している。ゲートバスラインＧＬは、基板１の主面１Ｓの法線方向から見たとき、ｘ方向に延びる主部と、主部からｙ方向に突き出た突出部とを有しており、突出部が下部ゲート電極３Ｂとして機能している。第２の酸化物半導体層７Ｂは、ソースバスラインＳＬ上から、ゲートバスラインＧＬの突出部を横切って延びていてもよい。
【０１３３】
島状導電体層１０Ｂは、基板１の主面１Ｓの法線方向から見たとき、下部ゲート電極３Ｂと少なくとも部分的に重なるように配置されている。島状導電体層１０Ｂは、基板１の主面１Ｓの法線方向から見たとき、第２の酸化物半導体層７Ｂの一部をｙ方向（チャネル幅方向）に横切るように延びていてもよい。この例では、島状導電体層１０Ｂは、基板１の主面１Ｓの法線方向から見たとき、ゲートバスラインＧＬの突出部の内側に配置されている。これにより、前述したように、下部ゲート電極３Ｂの周囲からパネル内に入射したバックライト光が島状導電体層１０Ｂで反射・散乱され難くなるので、チャネル領域に光が入射することによる特性劣化を抑制できる。
【０１３４】
第２のＴＦＴ２０１ａでも、基板１の主面１Ｓの法線方向から見たとき、第２の酸化物半導体層７Ｂのうち島状導電体層１０Ｂおよび島状絶縁体層９Ｂと重ならない部分７ｂは、島状導電体層１０Ｂおよび島状絶縁体層９Ｂと重なる部分（第１半導体領域）７ａよりも比抵抗の小さい低抵抗領域である。第１半導体領域７ａのうち、基板１の主面１Ｓの法線方向から見たとき、下部ゲート電極３Ｂと重なる部分７０Ｂは、チャネル領域となる。
【０１３５】
なお、図８に示す例では、基板１の主面１Ｓの法線方向から見たとき、島状導電体層１０Ｂの全体が下部ゲート電極３Ｂと重なっているが、島状導電体層１０Ｂの一部のみが下部ゲート電極３Ｂと重なっていてもよい。例えば図９に示すように、島状導電体層１０Ｂは、第２の酸化物半導体層７Ｂのチャネル領域７０Ｂ、および、突出部のエッジ（突出部のエッジのうち、ゲートバスラインＧＬの主部からｙ方向に最も遠くに位置する部分）をｙ方向に横切るように延びていてもよい。この場合でも、基板１の主面１Ｓの法線方向から見たとき、島状導電体層１０Ｂが、第２のＴＦＴ２０１のチャネル長方向（この例ではｘ方向）において下部ゲート電極３Ｂの内側（例えば１μｍ以上内側）に位置していれば、多重反射した光がチャネル領域に入射することを抑制できる。島状導電体層１０Ｂのうち下部ゲート電極３Ｂと重なっていない部分はチャネル領域７０Ｂから離れているので、ゲートバスラインＧＬと島状導電体層１０Ｂとの間で多重反射を生じても、その光はチャネル領域７０Ｂに入射し難い。
【０１３６】
（第２の実施形態）
以下、図面を参照して、本発明の第２の実施形態のアクティブマトリクス基板を説明する。
【０１３７】
本実施形態は、ボトムゲート構造を有する第２のＴＦＴ（画素ＴＦＴ）が島状導電体層１０Ｂを有していない点で、第１の実施形態と異なる。
【０１３８】
図１０は、回路ＴＦＴである第１のＴＦＴ１０２の模式的な断面図である。図１１は、本実施形態のアクティブマトリクス基板１００２の画素領域ＰＩＸを例示する平面図である。図１２は、画素ＴＦＴである第２のＴＦＴ２０２の模式的な断面図であり、図１１に示すＸＩＩ−ＸＩＩ’線に沿った断面構造を示す。図２〜図４Ｂと同様の構成要素には同じ参照符号を付している。また、前述の実施形態と同様の構成については説明を適宜省略する。
【０１３９】
第１のＴＦＴ１０２は、図２に示す第１のＴＦＴ１０１と同様の構成を有するトップゲート構造またはダブルゲート構造ＴＦＴである。ただし、第１のＴＦＴ１０２では、上部ゲート電極１０Ａとゲート絶縁層９Ａとは別々のマスクを用いてパターニングされており、これらの側面は整合していない。第１のＴＦＴ１０２のチャネル長方向に沿った断面において、上部ゲート電極１０Ａの幅は、ゲート絶縁層９Ａの幅よりも小さくてもよい。この場合、第１の酸化物半導体層７Ａの低抵抗領域７ｂは、ゲート絶縁層９Ａの幅で規定される。すなわち、基板１の主面１Ｓの法線方向から見たとき、第１の酸化物半導体層７Ａのうちゲート絶縁層９Ａと重なる部分７ａは第１半導体領域、ゲート絶縁層９Ａと重ならない部分は第１半導体領域７ａよりも比抵抗の低い低抵抗領域７ｂとなる。
【０１４０】
アクティブマトリクス基板１００２の各画素領域ＰＩＸは、画素ＴＦＴとして第２のＴＦＴ２０２を備える。
【０１４１】
第２のＴＦＴ２０２は、図４Ａおよび図４Ｂに示す第２のＴＦＴ２０１と同様の構造を有している。ただし、島状絶縁体層９Ｂ上に、第１のＴＦＴの上部ゲート電極と同じ導電膜から形成された（すなわち上部メタル層内に形成された）導電層（図４Ａおよび図４Ｂに示す島状導電体層１０Ｂ）を有していない。この例では、島状絶縁体層９Ｂ上には、島状絶縁体層９Ｂの上面および側面と接するように上部絶縁層１１が形成されている。
【０１４２】
図１０では、第２のＴＦＴ２０２は、チャネル領域のチャネル長方向がｙ方向となるように配置されているが（ＴＦＴ縦置き構造）、チャネル長方向がｘ方向となるように配置されていてもよい（ＴＦＴ横置き構造）。例えば、第２のＴＦＴ２０２は、図８、図９に示すＴＦＴ２０１ａと、島状導電体層１０Ｂを有していない点以外は同様の構造を有していてもよい。
【０１４３】
本実施形態でも、交差部Ｒにおいて、ソースバスラインＳＬとゲートバスラインＧＬとの間に下部絶縁層５および上部絶縁層１１が位置するので、容量Ｃｇｓを低減できる。
【０１４４】
また、本実施形態では、チャネル領域７０Ｂの上方に、上部メタル層内に形成された導電層が配置されていない。このため、上部メタル層（例えば前述の実施形態における島状導電体層１０Ｂ）によるバックライト光の反射・散乱が生じないので、透過光の乱れがさらに抑制される。従って、アクティブマトリクス基板１００２を表示装置に用いると、表示品位を向上させることができる。また、ゲートメタル層内の下部ゲート電極３Ｂ、ゲートバスラインＧＬと上部メタル層とによる光の多重反射・散乱を考慮して、下部ゲート電極３Ｂ、ゲートバスラインＧＬの幅を大きくする必要がないので、下部ゲート電極３Ｂ、ゲートバスラインＧＬの幅を低減することが可能になる。この結果、画素レイアウトの自由度が高くなり、画素開口率を向上できる。さらに、上部メタル層を中間電極とする間接容量が生じないので、バスライン容量および画素寄生容量をより効果的に低減できる。
【０１４５】
＜アクティブマトリクス基板１００２の製造方法＞
以下、図１０〜図１３を参照しながら、アクティブマトリクス基板１００２の製造方法の一例を説明する。図１３は、アクティブマトリクス基板１００１の製造方法の一例を示すフローチャートである。
【０１４６】
本実施形態の製造方法は、ゲート絶縁層９Ａおよび島状絶縁体層９Ｂ（またはゲート絶縁層９Ａおよび島状絶縁体層９Ｂをパターニングするためのレジスト層）をマスクとして、第１の酸化物半導体層７Ａおよび第２の酸化物半導体層７Ｂの低抵抗化処理を行った後で、上部ゲート電極１０Ａを形成する点で、前述の実施形態（図７）と異なる。
【０１４７】
以下の説明では、各層の形成方法、材料、厚さなどについて、前述の実施形態（図７）と同様の場合には適宜説明を省略する。
【０１４８】
・ＳＴＥＰ２−１〜２−３
基板１上に、ゲートバスラインＧＬ、第１のＴＦＴ１０１の下部導電層３Ａおよび第２のＴＦＴ２０１の下部ゲート電極３Ｂを含むゲートメタル層を形成する（ＳＴＥＰ２−１）。次いで、ゲートメタル層を覆う下部絶縁層５を形成し（ＳＴＥＰ２−２）、下部絶縁層５上に第１の酸化物半導体層７Ａ、第２の酸化物半導体層７Ｂを形成する（ＳＴＥＰ２−３）。これらの工程は、図７のＳＴＥＰ１−１〜１−３と同様である。
【０１４９】
・ＳＴＥＰ２−４
続いて、第１の酸化物半導体層７Ａおよび第２の酸化物半導体層７Ｂを覆うように絶縁膜を形成する。この後、絶縁膜上に第２のレジストマスクを形成し、第２のレジストマスクを用いて絶縁膜のパターニングを行う。これにより、ゲート絶縁層９Ａおよび島状絶縁体層９Ｂを得る。
【０１５０】
・ＳＴＥＰ２−５
続いて、第２のレジストマスクを用いて、あるいは、ゲート絶縁層９Ａおよび島状絶縁体層９Ｂをマスクとして用いて、第１の酸化物半導体層７Ａおよび第２の酸化物半導体層７Ｂの低抵抗化処理を行う。これにより、第１の酸化物半導体層７Ａ、第２の酸化物半導体層７Ｂのうちゲート絶縁層９Ａ、島状絶縁体層９Ｂから露出した部分は、これらで覆われた部分よりも比抵抗の低い低抵抗領域７ｂとなる。低抵抗化処理の方法は前述の実施形態と同様であってもよい。
【０１５１】
・ＳＴＥＰ２−６
第２のレジストマスクを除去した後、ゲート絶縁層９Ａ、島状絶縁体層９Ｂを覆うように上部ゲート用導電膜を形成する。次いで、上部ゲート用導電膜上に第３のレジストマスクを形成し、第３のレジストマスクを用いて、上部ゲート用導電膜のパターニングを行うことで、ゲート絶縁層９Ａ上に、上部ゲート電極１０Ａを形成する。上部ゲート用導電膜のうち島状絶縁体層９Ｂ上に位置する部分は除去する。このように、本実施形態では、第１および第２のＴＦＴにおけるゲート絶縁層９Ａ、島状絶縁体層９Ｂと、第１のＴＦＴの上部ゲート電極１０Ａとを、別々のレジストマスクを用いてパターニングする。
【０１５２】
・ＳＴＥＰ２−７〜２−１２
この後は、前述の実施形態（ＳＴＥＰ１−６〜１−１２）と同様の方法で、上部絶縁層１１、ソースメタル層、下部透明電極１５、誘電体層１７および上部透明電極１９を形成する。このようにして、アクティブマトリクス基板１００２が製造される。
【０１５３】
なお、アクティブマトリクス基板１００２の製造方法は、上記方法に限定されない。例えば、プラズマ処理などの低抵抗化処理を行わずに、窒化物膜などの酸化物半導体を還元させる絶縁膜を利用して、酸化物半導体層７Ａ、７Ｂの一部のみを低抵抗化させてもよい。具体的には、ゲート絶縁層９Ａ、島状絶縁体層９Ｂとして酸化物膜（例えば酸化シリコン膜）、上部絶縁層１１として窒化物膜（例えば窒化シリコン膜）などの酸化物半導体を還元させる絶縁膜を用いることで、酸化物半導体層７Ａ、７Ｂのうち窒化物膜と接する領域を、酸化物膜と接する領域よりも低抵抗化させることが可能である。
【０１５４】
＜変形例＞
図１４は、本実施形態の変形例の第２のＴＦＴ２０３の模式的な断面図である。
【０１５５】
変形例の第２のＴＦＴ２０３では、島状絶縁体層９Ｂのチャネル長方向の幅は、下部ゲート電極３Ｂのチャネル長方向の幅よりも大きい。島状絶縁体層９Ｂは透光性を有するので、島状絶縁体層９Ｂのサイズを大きくしても、画素開口率の低下、多重反射などの問題は生じない。
【０１５６】
第２のＴＦＴ２０３における第２の酸化物半導体層７Ｂは、基板１の主面１Ｓの法線方向から見たとき島状絶縁体層９Ｂと重なる第１半導体領域７ａと、島状絶縁体層９Ｂと重ならない低抵抗領域７ｂとを有する。第１半導体領域７ａは、基板１の主面１Ｓの法線方向から見たとき下部ゲート電極３Ｂと重なるチャネル領域７０Ｂと、下部ゲート電極３Ｂと重ならない第３領域７３Ｂとを含む。第３領域７３Ｂは、チャネル領域７０Ｂと低抵抗領域７ｂ（第１領域７１Ｂまたは第２領域７２Ｂ）との間に位置する。このような構成は、島状絶縁体層９Ｂをマスクとして第２の酸化物半導体層７Ｂの低抵抗化処理を行うことにより、容易に得られる。
【０１５７】
本変形例では、島状絶縁体層９Ｂのサイズを制御することで、第２の酸化物半導体層７Ｂのチャネル領域７０Ｂと第１領域７１Ｂまたは第２領域７２Ｂとの間に、第１領域７１Ｂおよび第２領域７２Ｂよりも比抵抗の高い第３領域（高抵抗領域またはオフセット領域ともいう。）７３Ｂを所定の幅で配置できる。第３領域７３Ｂを設けることで、オフリーク電流を低減でき、所望のオフ特性を実現できる。
【０１５８】
（第３の実施形態）
本実施形態のアクティブマトリクス基板は、ソースバスラインＳＬとゲートバスラインＧＬとの交差部にさらなる絶縁層が配置されている点で、前述の実施形態と異なる。
【０１５９】
図１５Ａおよび図１５Ｂは、それぞれ、本実施形態における画素領域ＰＩＸの一部を示す平面図およびＸＶｂ−ＸＶｂ’線に沿った断面図である。
【０１６０】
ソースバスラインＳＬとゲートバスラインＧＬとの交差部Ｒ１では、下部絶縁層５と上部絶縁層１１との間に、他の島状絶縁体層（第２の島状絶縁体層ともいう。）９Ｒおよび他の島状導電体層（第２の島状導電体層ともいう。）１０Ｒが配置されている。第２の島状絶縁体層９Ｒは、ゲート絶縁層９Ａ、島状絶縁体層９Ｂと同じ絶縁膜を用いて形成されている。第２の島状導電体層１０Ｒは、上部ゲート電極１０Ａ、島状導電体層１０Ｂと同じ導電膜から（すなわち、上部メタル層内に）形成されている。その他の構造は、図８と同様である。
【０１６１】
図１６は、本実施形態における他の交差部Ｒ２を例示する断面図である。ソースバスラインＳＬとゲートバスラインＧＬとの交差部Ｒ２では、下部絶縁層５と上部絶縁層１１との間に第２の島状絶縁体層９Ｒが配置され、第２の島状導電体層１０Ｒが配置されていない。その他の構造は、図１５Ａおよび図１５Ｂと同様である。
【０１６２】
本実施形態によると、ソースバスラインＳＬとゲートバスラインＧＬとの交差部Ｒ１、Ｒ２において、下部絶縁層５と上部絶縁層１１との間に、第２の島状絶縁体層９Ｒ、または、第２の島状絶縁体層９Ｒおよび第２の島状導電体層１０Ｒをさらに設けることで、交差部Ｒ１、Ｒ２の容量をさらに低減することが可能になる。この結果、ソースバスラインＳＬおよびゲートバスラインＧＬの容量が低減されるので、周辺回路のさらなる縮小化を実現できる。
【０１６３】
本実施形態における交差部Ｒ１、Ｒ２は、前述の、ＴＦＴ横置き構造またはＴＦＴ横置き構造の種々のアクティブマトリクス基板に適用され得る。交差部Ｒ１、Ｒ２は、画素ＴＦＴが島状絶縁体層９Ｂおよび島状導電体層１０Ｂを有する第１の実施形態のアクティブマトリクス基板（図３、図８など）に適用してもよいし、画素ＴＦＴが島状絶縁体層９Ｂを有するが、島状導電体層１０Ｂを有しない第２の実施形態のアクティブマトリクス基板（図１１など）に適用してもよい。
【０１６４】
第２の島状絶縁体層９Ｒは、ゲート絶縁層９Ａおよび島状絶縁体層９Ｂと同時に形成され、第２の島状導電体層１０Ｒは、上部ゲート電極１０Ａおよび島状導電体層１０Ｂ（島状導電体層１０Ｂを形成しない場合には上部ゲート電極１０Ａ）と同時に形成され得る。従って、本実施形態のアクティブマトリクス基板は、第１の実施形態または第２の実施形態と同様のプロセスを用いて、フォトマスクの枚数を増やすことなく、製造され得る。例えば、図１６に示す交差部Ｒ２は、好ましくは、第２の実施形態のアクティブマトリクス基板に適用される。これにより、製造プロセスを増やすことなく、容量の小さい交差部Ｒ２を形成できる。
【０１６５】
（酸化物半導体について）
第１および第２の酸化物半導体層７Ａ、７Ｂに含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
【０１６６】
酸化物半導体層７Ａ、７Ｂは、２層以上の積層構造を有していてもよい。酸化物半導体層７Ａ、７Ｂが積層構造を有する場合には、酸化物半導体層７Ａ、７Ｂは、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層７Ａ、７Ｂが上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
【０１６７】
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。
【０１６８】
酸化物半導体層７Ａ、７Ｂは、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層７Ａ、７Ｂは、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層７Ａ、７Ｂは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
【０１６９】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。
【０１７０】
なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
【０１７１】
酸化物半導体層７Ａ、７Ｂは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ２Ｏ３−ＳｎＯ２−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層７Ａ、７Ｂは、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系半導体、Ｇａ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。
【産業上の利用可能性】
【０１７２】
本発明の実施形態は、酸化物半導体ＴＦＴを有する種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置、ＭＥＭＳ表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置にも適用される。特に、高精細な液晶表示装置に好適に適用される。
【符号の説明】
【０１７３】
１                    ：基板
３Ａ                  ：下部導電層
３Ｂ                  ：下部ゲート電極
５                    ：下部絶縁層
７Ａ                  ：第１の酸化物半導体層
７Ｂ                  ：第２の酸化物半導体層
７ａ                  ：第１半導体領域
７ｂ                  ：低抵抗領域
８Ａｄ                ：第１のドレイン電極
８Ａｓ                ：第１のソース電極
８Ｂｄ                ：第２のドレイン電極
８Ｂｓ                ：第２のソース電極
９Ａ                  ：ゲート絶縁層
９Ｂ                  ：島状絶縁体層
９Ｒ                  ：第２の島状絶縁体層
１０Ａ                ：上部ゲート電極
１０Ｂ                ：島状導電体層
１０Ｒ                ：第２の島状導電体層
１１                  ：上部絶縁層
１１Ａｄ、１１Ｂｄ    ：ドレイン側開口部
１１Ａｓ、１１Ｂｓ    ：ソース側開口部
１２                  ：無機絶縁層
１３                  ：有機絶縁層
１３ｐ                ：開口部
１５                  ：下部透明電極
１５ｐ                ：開口部
１６                  ：層間絶縁層
１７                  ：誘電体層
１７ｐ                ：開口部
１９                  ：上部透明電極
２１                  ：バックライト光
７０Ａ、７０Ｂ        ：チャネル領域
７１Ａ、７１Ｂ        ：第１領域
７２Ａ、７２Ｂ        ：第２領域
７３Ｂ                ：第３領域
１０１、１０２        ：第１のＴＦＴ
２０１、２０２、２０３：第２のＴＦＴ
１００１、１００２    ：アクティブマトリクス基板
Ｒ、Ｒ１、Ｒ２        ：交差部
ＣＥ                  ：共通電極
ＰＥ                  ：画素電極
ＳＬ                  ：ソースバスライン
ＧＬ                  ：ゲートバスライン
ＤＲ                  ：表示領域
ＦＲ                  ：非表示領域
ＬＤ                  ：チャネル長方向
ＰＩＸ                ：画素領域
【図１】
2020047920.tif 000003
【図２】
2020047920.tif 000004
【図３】
2020047920.tif 000005
【図４Ａ】
2020047920.tif 000006
【図４Ｂ】
2020047920.tif 000007
【図５】
2020047920.tif 000008
【図６】
2020047920.tif 000009
【図７】
2020047920.tif 000010
【図８】
2020047920.tif 000011
【図９】
2020047920.tif 000012
【図１０】
2020047920.tif 000013
【図１１】
2020047920.tif 000014
【図１２】
2020047920.tif 000015
【図１３】
2020047920.tif 000016
【図１４】
2020047920.tif 000017
【図１５Ａ】
2020047920.tif 000018
【図１５Ｂ】
2020047920.tif 000019
【図１６】
2020047920.tif 000020
【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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