(57)【要約】【課題】スイッチング特性の更なる改善およびオン抵抗とゲート−ドレイン間容量とのトレードオフの関係の改善を図る。【解決手段】ｎ型電流分散層５をトレンチゲート構造すべてに対応して形成するのではなく、トレンチゲート構造の本数よりも少ない割合で形成されるようにする。これにより、トレンチゲート構造のうちゲート−ドレイン間容量Ｃｇｄを構成する部分はｎ型電流分散層５と接触している部分だけにでき、ゲート−ドレイン間容量Ｃｇｄを低減できる。また、トレンチゲート構造を形成してもｎ型電流分散層５を形成しない部分を備えているため、ゲート−ソース間容量Ｃｇｓが低減でき、ゲート−ドレイン間容量Ｃｇｄ／ゲート−ソース間容量Ｃｇｓを小さくすることが可能となる。【選択図】図１
2020119939.tif 000002
【特許請求の範囲】
【請求項１】
反転型の半導体素子を備えている半導体装置であって、
第１または第２導電型の半導体基板（１）と、
前記半導体基板の上に形成され、前記半導体基板よりも低不純物濃度の第１導電型半導体で構成された第１導電型層（２）と、
前記第１導電型層の上に形成されていると共に前記半導体基板の法線方向から見て少なくとも線状部分を有して構成された第２導電型の半導体からなる第２導電型の電界ブロック層（４）と、
前記第１導電型層上に形成され、前記電界ブロック層に挟まれて配置されていると共に前記半導体基板の法線方向から見て少なくとも線状部分を有して構成された第１導電型の半導体からなるＪＦＥＴ部（３）と、
前記電界ブロック層および前記ＪＦＥＴ部の上に形成され、前記第１導電型層よりも高濃度の第１導電型の半導体からなる電流分散層（５）と、
前記電流分散層と共に前記電界ブロック層および前記ＪＦＥＴ部の上に形成された第２導電型のディープ層（７）と、
前記電流分散層および前記ディープ層の上に形成された第２導電型の半導体からなるベース領域（６）と、
前記ベース領域の上に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（８）と、
前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ（１１）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１２）と該ゲート絶縁膜の上に配置されたゲート電極（１３）とを備えて構成され、一方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１４）と、
前記コンタクトホールを通じて、前記ソース領域にオーミック接触させられたソース電極（１５）と、
前記半導体基板の裏面側に形成されたドレイン電極（１６）と、を含む前記半導体素子を備え、
前記電流分散層は、前記トレンチゲート構造が複数本形成されるのに対して該複数本よりも少ない数の割合で形成され、
前記トレンチゲート構造の底部のうちの少なくとも一部が前記ディープ層によって覆われている半導体装置。
【請求項２】
前記電流分散層と前記ディープ層は、共に、前記トレンチゲート構造の長手方向と同方向を長手方向として形成され、
複数本の前記トレンチゲート構造のうちの一部が前記電流分散層と繋がっており、残りは、該トレンチゲート構造の底部の全域が前記ディープ層によって覆われている請求項１に記載の半導体装置。
【請求項３】
前記トレンチゲート構造の形成ピッチよりも前記電流分散層の形成ピッチが大きくされており、複数本の前記トレンチゲート構造に対して１本の割合で前記電流分散層が形成されている請求項２に記載の半導体装置。
【請求項４】
前記ソース領域は、前記トレンチゲート構造のうち前記電流分散層と繋がっているものの側面に形成され、前記トレンチゲート構造のうち底部の全域が前記ディープ層によって覆われているものについては該トレンチゲート構造の側面に形成されていない請求項２または３に記載の半導体装置。
【請求項５】
前記ゲート絶縁膜は、前記トレンチゲート構造の底部において側壁部よりも厚くなっている請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
反転型の半導体素子を備えている半導体装置であって、
第１または第２導電型の半導体基板（１）と、
前記半導体基板の上に形成され、前記半導体基板よりも低不純物濃度の第１導電型半導体で構成された第１導電型層（２）と、
前記第１導電型層の上に形成されていると共に前記半導体基板の法線方向から見て少なくとも線状部分を有して構成された第２導電型の半導体からなる第２導電型の電界ブロック層（４）と、
前記第１導電型層上に形成され、前記電界ブロック層に挟まれて配置されていると共に前記半導体基板の法線方向から見て少なくとも線状部分を有して構成された第１導電型の半導体からなるＪＦＥＴ部（３）と、
前記電界ブロック層および前記ＪＦＥＴ部の上に形成され、前記第１導電型層よりも高濃度の第１導電型の半導体からなる電流分散層（５）と、
前記電流分散層と共に前記電界ブロック層および前記ＪＦＥＴ部の上に形成された第２導電型のディープ層（７）と、
前記電流分散層および前記ディープ層の上に形成された第２導電型の半導体からなるベース領域（６）と、
前記ベース領域の上に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（８）と、
前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ（１１）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１２）と該ゲート絶縁膜の上に配置されたゲート電極（１３）とを備えて構成され、一方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１４）と、
前記コンタクトホールを通じて、前記ソース領域にオーミック接触させられたソース電極（１５）と、
前記半導体基板の裏面側に形成されたドレイン電極（１６）と、を含む前記半導体素子を備え、
前記電界ブロック層は、前記トレンチゲート構造の長手方向と同方向を長手方向として形成され、
前記ディープ層は、前記トレンチゲート構造および前記電界ブロック層の長手方向と交差する方向を長手方向として形成され、
複数本の前記トレンチゲート構造は、それぞれ、一部が前記電流分散層と繋がっていると共に前記電流分散層と繋がっていない部分において該トレンチゲート構造の底部が前記ディープ層によって覆われている半導体装置。
【請求項７】
反転型の半導体素子を備えている半導体装置であって、
第１または第２導電型の半導体基板（１）と、
前記半導体基板の上に形成され、前記半導体基板よりも低不純物濃度の第１導電型半導体で構成された第１導電型層（２）と、
前記第１導電型層上に形成された第１導電型の半導体からなるＪＦＥＴ部（３）と、
前記ＪＦＥＴ部と共に前記第１導電型層の上に形成された第２導電型のベース領域（６）と、
前記ベース領域上に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（８）と、
前記ソース領域および前記ベース領域の上に形成されたゲート絶縁膜（１２）と、該ゲート絶縁膜の上に形成されたゲート電極（１３）とを有し、一方向を長手方向として複数本がストライプ状に並べられたゲート構造と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１４）と、
前記コンタクトホールを通じて、前記ソース領域にオーミック接触させられたソース電極（１５）と、
前記半導体基板の裏面側に形成されたドレイン電極（１６）と、を含む前記半導体素子を備え、
前記ＪＦＥＴ部は、前記ゲート構造が複数本形成されるのに対して該複数本よりも少ない数の割合で形成され、
前記ゲート構造の底部は、前記ベース領域のみまたは前記ベース領域と前記ソース領域のみに接している半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ構造の半導体素子を有した半導体装置に関し、特に半導体材料として炭化珪素（以下、ＳｉＣという）を用いたＳｉＣ半導体装置に適用されると好適なものである。
【背景技術】
【０００２】
従来より、ＭＯＳ構造の半導体素子を有した半導体装置が提案されている。例えば、ＭＯＳ構造の半導体素子として、大電流が流せるようにチャネル密度を高くした構造として、トレンチゲート構造を有するＭＯＳＦＥＴがある。このＭＯＳＦＥＴは、ｎ＋型基板上に形成したｎ型ドリフト層の上に、ｐ型ベース領域とｎ型ソース領域とが順に形成され、ｎ型ソース領域の表面からｐ型ベース領域を貫通してｎ型ドリフト層に達するように複数本のトレンチゲートが形成された構造とされる。また、ｐ型ベース領域の下部に、トレンチゲートの長手方向と交差する方向に延びる電界緩和層を形成し、トレンチゲートの底部への電界集中が発生することを緩和することで、ゲート絶縁膜の絶縁破壊が抑制されるようになっている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４７９３３９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＭＯＳＦＥＴは、複数のゲート電極が平行に並べられることでストライプ状にレイアウトされる。そして、各ゲート電極の両側それぞれにｎ型ソース領域が形成され、ゲート電極のうちｎ型ソース領域とｎ型ドリフト層との間に位置する部分にチャネル領域が形成されることで、ソース−ドレイン間にドレイン電流を流す。
【０００５】
このとき、ＭＯＳＦＥＴのオン抵抗Ｒｏｎとゲート−ドレイン間容量Ｃｇｄとはトレードオフの関係にあり、オン抵抗Ｒｏｎを低下させる程、ゲート−ドレイン間容量Ｃｇｄが大きくなるという関係がある。
【０００６】
このトレードオフの関係を改善し、オン抵抗Ｒｏｎを低くしつつ、ゲート−ドレイン間容量Ｃｇｄを抑制することが望まれている。例えば、ゲート−ドレイン間容量Ｃｇｄは、トレンチゲートのうちｐ型ベース領域よりも下方に位置する部分とｎ型ドリフト層との境界部分の面積によって決まる。このため、特許文献１のように、電界緩和層の一部をトレンチゲートに対して直交する構造とし、電界緩和層と交差している部分においてトレンチゲートを電界緩和層で覆うことで、その分、ゲート−ドレイン間容量Ｃｇｄを低下させる構造とすることができる。
【０００７】
しかしながら、スイッチング特性の更なる改善のためには、ゲート−ドレイン間容量Ｃｇｄの低減に加えて、ＭＯＳＦＥＴの帰還容量Ｃｒｓｓを入力容量Ｃｉｓｓ以上に低減させることが必要になることが判った。つまり、特許文献１のように、単に電界緩和層の一部をトレンチゲートに対して直交させただけでは不十分であることが確認された。
【０００８】
本発明は上記点に鑑みて、スイッチング特性の更なる改善およびオン抵抗とゲート−ドレイン間容量とのトレードオフの関係の改善を図ることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の半導体装置は、第１または第２導電型の半導体基板（１）と、半導体基板の上に形成され、半導体基板よりも低不純物濃度の第１導電型半導体で構成された第１導電型層（２）と、第１導電型層の上に形成されていると共に半導体基板の法線方向から見て少なくとも線状部分を有して構成された第２導電型の半導体からなる第２導電型の電界ブロック層（４）と、第１導電型層上に形成され、電界ブロック層に挟まれて配置されていると共に半導体基板の法線方向から見て少なくとも線状部分を有して構成された第１導電型の半導体からなるＪＦＥＴ部（３）と、電界ブロック層およびＪＦＥＴ部の上に形成され、第１導電型層よりも高濃度の第１導電型の半導体からなる電流分散層（５）と、電流分散層と共に電界ブロック層およびＪＦＥＴ部の上に形成された第２導電型のディープ層（７）と、電流分散層およびディープ層の上に形成された第２導電型の半導体からなるベース領域（６）と、ベース領域の上に形成され、第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型の半導体からなるソース領域（８）と、ソース領域の表面からベース領域よりも深く形成されたゲートトレンチ（１１）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１２）と該ゲート絶縁膜の上に配置されたゲート電極（１３）とを備えて構成され、一方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１４）と、コンタクトホールを通じて、ソース領域にオーミック接触させられたソース電極（１５）と、半導体基板の裏面側に形成されたドレイン電極（１６）と、を含む半導体素子を備えている。このような構造において、電流分散層は、トレンチゲート構造が複数本形成されるのに対して該複数本よりも少ない数の割合で形成され、トレンチゲート構造の底部のうちの少なくとも一部がディープ層によって覆われている。
【００１０】
このように、電流分散層をトレンチゲート構造すべてに対応して形成するのではなく、トレンチゲート構造の本数よりも少ない割合で形成されるようにしている。このため、トレンチゲート構造のうちゲート−ドレイン間容量を構成する部分は電流分散層と接触している部分だけにでき、ゲート−ドレイン間容量を低減できる。また、トレンチゲート構造を形成しても電流分散層を形成しない部分を備えているため、ゲート−ソース間容量が低減でき、ゲート−ドレイン間容量／ゲート−ソース間容量を小さくすることが可能となる。
【００１１】
よって、スイッチング特性の改善を図ることができると共に、オン抵抗とゲート−ドレイン間容量とのトレードオフの関係の改善を図ることができる半導体装置とすることが可能となる。
【００１２】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態にかかるＳｉＣ半導体装置の断面図である。
【図２】図１に示すＳｉＣ半導体装置の一部を示した斜視断面図である。
【図３】第１実施形態との比較に用いた参考構造としてのＳｉＣ半導体装置の一部を示した斜視断面図である。
【図４】ＭＯＳＦＥＴをオン動作させるときのゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、ドレイン電流Ｉｄの時間変化を示した図である。
【図５】参考構造として、トレンチゲート構造の形成ピッチを大きくした場合におけるＳｉＣ半導体装置の一部を示した斜視断面図である。
【図６Ａ】図３に示した参考構造のＳｉＣ半導体装置におけるオン抵抗Ｒｏｎ、ゲート−ドレイン間容量Ｃｇｄ、ゲート−ソース間容量Ｃｇｓを示した図である。
【図６Ｂ】本実施形態のＳｉＣ半導体装置におけるオン抵抗Ｒｏｎ、ゲート−ドレイン間容量Ｃｇｄ、ゲート−ソース間容量Ｃｇｓを示した図である。
【図７Ａ】オン抵抗Ｒｏｎとゲート−ドレイン間容量Ｃｇｄとの関係の調査結果を示した図である。
【図７Ｂ】ゲート−ドレイン間容量Ｃｇｄ／ゲート−ソース間容量Ｃｇｓの関係の調査結果を示した図である。
【図８Ａ】図１に示すＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図８Ｂ】図８Ａに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図８Ｃ】図８Ｂに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図８Ｄ】図８Ｃに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図８Ｅ】図８Ｄに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図８Ｆ】図８Ｅに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図８Ｇ】図８Ｆに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図９】第２実施形態にかかるＳｉＣ半導体装置の一部を示した斜視断面図である。
【図１０】第３実施形態にかかるＳｉＣ半導体装置の一部を示した斜視断面図である。
【図１１】第４実施形態にかかるＳｉＣ半導体装置の一部を示した斜視断面図である。
【図１２】第５実施形態にかかるＳｉＣ半導体装置の断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１５】
（第１実施形態）
第１実施形態について説明する。本実施形態では、半導体材料としてＳｉＣを用いたＳｉＣ半導体装置を例に挙げて説明する。本実施形態のＳｉＣ半導体装置は、半導体素子として、図１および図２に示すトレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが形成されたものである。これらの図に示す縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下では、図１および図２に示すように、縦型ＭＯＳＦＥＴの幅方向をＸ方向、Ｘ方向に対して交差する縦型ＭＯＳＦＥＴの奥行方向をＹ方向、縦型ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりＸＹ平面に対する法線方向をＺ方向として説明する。
【００１６】
図１および図２に示されるように、ＳｉＣ半導体装置には、ＳｉＣからなるｎ＋型基板１が半導体基板として用いられている。ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型層２が形成されている。ｎ＋型基板１は、表面が（０００１）Ｓｉ面とされ、例えばｎ型不純物濃度が５．９×１０１８／ｃｍ３とされ、厚さが１００μｍとされている。ｎ−型層２は、例えばｎ型不純物濃度が７．０×１０１５〜１．０×１０１６／ｃｍ３とされ、厚さが８．０μｍとされている。
【００１７】
ｎ−型層２の上には、ＳｉＣからなるＪＦＥＴ部３と電界ブロック層４が形成されており、ｎ−型層２は、ｎ＋型基板１から離れた位置においてＪＦＥＴ部３と連結されている。
【００１８】
ＪＦＥＴ部３と電界ブロック層４は、飽和電流抑制層を構成するものであり、共に、Ｘ方向に延設され、Ｙ方向において交互に繰り返し並べられて配置されている。つまり、ｎ＋型基板１の主表面に対する法線方向から見て、ＪＦＥＴ部３の少なくとも一部と電界ブロック層４は、それぞれ複数の短冊状、つまりストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。
【００１９】
なお、本実施形態の場合、ＪＦＥＴ部３が電界ブロック層４よりも下方まで形成されたものとされている。このため、ＪＦＥＴ部３のうちストライプ状とされている部分は電界ブロック層４の下方において連結した状態になっているが、ストライプ状とされている各部はそれぞれ複数の電界ブロック層４の間に配置された状態となっている。
【００２０】
ＪＦＥＴ部３のうちストライプ状とされている部分の各部、つまり各短冊状の部分は、幅が例えば０．２５μｍ、形成間隔となるピッチが例えば０．６〜２．０μｍとされている。また、ＪＦＥＴ部３の厚みは、例えば１．５μｍとされており、ｎ型不純物濃度は、ｎ−型層２よりも高くされていて、例えば５．０×１０１７〜２．０×１０１８／ｃｍ３とされている。
【００２１】
電界ブロック層４は、電界緩和層の一部となる下部を構成する部分であり、ｐ型不純物層によって構成されている。上記したように、電界ブロック層４は、ストライプ状とされており、ストライプ状とされた電界ブロック層４の各短冊状の部分は、幅が例えば０．５μｍ、厚みが例えば１．４μｍとされている。また、電界ブロック層４は、例えばｐ型不純物濃度が３．０×１０１７〜１．０×１０１８／ｃｍ３とされている。本実施形態の場合、電界ブロック層４は、深さ方向においてｐ型不純物濃度が一定とされている。また、電界ブロック層４は、ｎ−型層２と反対側の表面がＪＦＥＴ部３の表面と同一平面とされている。
【００２２】
さらに、ＪＦＥＴ部３および電界ブロック層４の上には、ＳｉＣからなるｎ型電流分散層５が形成されている。ｎ型電流分散層５は、後述するようにチャネルを通じて流れる電流がＸ方向に拡散できるようにする層であり、例えば、ｎ−型層２よりもｎ型不純物濃度が高くされている。本実施形態では、ｎ型電流分散層５は、Ｙ方向を長手方向として延設されており、ｎ型不純物濃度がＪＦＥＴ部３と同じかそれよりも高くされ、例えば厚みが０．５μｍとされている。
【００２３】
なお、ここでは、ドリフト層を、便宜的にｎ−型層２、ＪＦＥＴ部３およびｎ型電流分散層５に分けて説明しているが、これらは共にドリフト層を構成する部分であり、互いに連結されている。
【００２４】
ｎ型電流分散層５の上にはＳｉＣからなるｐ型ベース領域６が形成されている。また、ｐ型ベース領域６の下方において、具体的にはＪＦＥＴ部３と電界ブロック層４の表面からｐ型ベース領域６の間であって、ｎ型電流分散層５が形成されていない部分に、ｐ型ディープ層７が形成されている。ｐ型ディープ層７は、電界緩和層のうち一部となる上部を構成する部分である。本実施形態では、ｐ型ディープ層７は、ＪＦＥＴ部３のうちのストライプ状の部分や電界ブロック層４の長手方向に対して交差する方向、ここではＹ方向を長手方向として延設され、Ｘ方向においてｎ型電流分散層５と交互に複数本並べられたレイアウトとされている。このｐ型ディープ層７を通じて、ｐ型ベース領域６や電界ブロック層４が電気的に接続されている。ｎ型電流分散層５やｐ型ディープ層７の形成ピッチは、後述するトレンチゲート構造の形成ピッチに合わせてあり、トレンチゲート構造の本数よりも少ない割合で形成され、本実施形態では複数本に対して１つの割合で形成されるようにしてある。
【００２５】
さらに、ｐ型ベース領域６の上にはｎ型ソース領域８が形成されている。ｎ型ソース領域８は、ｐ型ベース領域６のうち後述するトレンチゲート構造と対応する部分に形成されており、トレンチゲート構造の両側それぞれに形成されている。
【００２６】
ｐ型ベース領域６は、電界ブロック層４よりも厚みが薄く、かつ、ｐ型不純物濃度が低くされており、例えばｐ型不純物濃度が３×１０１７／ｃｍ３とされ、厚さが０．４〜０．６μｍとされている。ｐ型ディープ層７は、厚みがｎ型電流分散層５と等しくされており、ｐ型不純物濃度は任意であるが、例えば電界ブロック層４と等しくされている。
【００２７】
ｎ型ソース領域８は、後述するソース電極１５とのコンタクトを取るための領域であり、ｎ型不純物が高濃度とされている。ｎ型ソース領域８は、例えばｎ型不純物濃度が１．０×１０１８〜５．０×１０１９／ｃｍ３とされ、厚みが０．３〜０．７μｍとされている。
【００２８】
さらに、ｐ型ベース領域６上のうちｐ型ディープ層７と対応する位置、換言すればｎ型ソース領域８と異なる位置であってｎ型ソース領域８を挟んでトレンチゲート構造と反対側の位置に、ｐ型連結層１０が形成されている。ｐ型連結層１０は、ｐ型ベース領域６と後述するソース電極１５とを連結することで電気的に接続するための層である。
【００２９】
ｐ型連結層１０は、コンタクト領域としてソース電極１５に接触させられる部分である。例えば、ｐ型連結層１０は、ｐ型不純物濃度が２．０×１０１８〜１．０×１０２０／ｃｍ３と高濃度に設定され、厚みが０．３〜０．７μｍとされている。なお、本実施形態の場合、ｐ型連結層１０をｎ型ソース領域８に対してイオン注入することによって形成していることから、キャリア濃度、つまりキャリアとして機能する分のｐ型不純物濃度が２．０×１０１８〜１．０×１０２０／ｃｍ３となるようにしている。すなわち、ｐ型不純物の一部は、打ち込み前のｎ型ソース領域８に含まれているｎ型不純物とキャンセルされて、キャリアとしては機能しない。このため、イオン注入によってｐ型連結層１０を形成する場合、活性化率を加味して、例えばｎ型ソース領域８のｎ型不純物濃度の２〜１０倍のドーズ量でｐ型不純物を注入することで、上記したｐ型不純物濃度を得ている。
【００３０】
さらに、ｎ型ソース領域８およびｐ型ベース領域６を貫通してｎ型電流分散層５に達するように、例えば幅が０．４μｍ、深さがｐ型ベース領域６とｎ型ソース領域８の合計膜厚よりも０．２〜０．４μｍ深くされたゲートトレンチ１１が形成されている。このゲートトレンチ１１の側面と接するように上述したｐ型ベース領域６およびｎ型ソース領域８が配置されている。ゲートトレンチ１１は、図２のＸ方向を幅方向、ＪＦＥＴ部３や電界ブロック層４の長手方向と交差する方向、ここではＹ方向を長手方向、Ｚ方向を深さ方向とする短冊状のレイアウトで形成されている。そして、ゲートトレンチ１１は、複数本がＸ方向に等間隔に配置されたストライプ状とされており、それぞれの間にｐ型ベース領域６およびｎ型ソース領域８が配置されている。また、各ゲートトレンチ１１の中間位置に、ｐ型ディープ層７やｐ型連結層１０が配置されている。
【００３１】
このゲートトレンチ１１の側面の位置において、ｐ型ベース領域６は、縦型ＭＯＳＦＥＴの作動時にｎ型ソース領域８とｎ型電流分散層５との間を繋ぐチャネル領域を形成する。このチャネル領域を含むゲートトレンチ１１の内壁面は、ゲート絶縁膜１２で覆われている。ゲート絶縁膜１２の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極１３が形成されており、これらゲート絶縁膜１２およびゲート電極１３によってゲートトレンチ１１内が埋め尽くされ、トレンチゲート構造が構成されている。
【００３２】
また、ｎ型ソース領域８の表面やゲート電極１３の表面には、層間絶縁膜１４を介してソース電極１５や図示しないゲート配線層などが形成されている。ソース電極１５やゲート配線層は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ型ソース領域８と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型連結層１０と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１５は、層間絶縁膜１４上に形成されることでＳｉＣ部分と電気的に絶縁されているが、層間絶縁膜１４に形成されたコンタクトホールを通じて、ｎ型ソース領域８およびｐ型連結層１０と電気的に接触させられている。そして、ｐ型連結層１０を通じてｐ型ベース領域６やｐ型ディープ層７および電界ブロック層４が接続されていることから、これらがすべてソース電位とされるようになっている。
【００３３】
一方、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１６が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。
【００３４】
このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを１〜１．５Ｖとした状態で、ゲート電極１３に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、縦型ＭＯＳＦＥＴは、ゲート電圧Ｖｇが印加されることにより、ゲートトレンチ１１に接する部分のｐ型ベース領域６にチャネル領域を形成する。これにより、ｎ型ソース領域８とｎ型電流分散層５との間が導通する。したがって、縦型ＭＯＳＦＥＴは、ｎ＋型基板１より、ｎ−型層２とＪＦＥＴ部３およびｎ型電流分散層５にて構成されるドリフト層を通じ、さらにチャネル領域からｎ型ソース領域８を通じて、ドレイン−ソース間に電流を流すという動作を行う。
【００３５】
また、このような半導体装置における縦型ＭＯＳＦＥＴを上アームと下アームそれぞれに配置したインバータ回路等に適用すると、縦型ＭＯＳＦＥＴに内蔵される寄生ダイオードが還流ダイオードとして働く。具体的には、ｎ−型層２などドリフト層を構成するｎ型層と電界ブロック層４やｐ型ベース領域６もしくはｐ型ディープ層７を含むｐ型層とによるＰＮ接合によって寄生ダイオードが構成され、これが還流ダイオードとして働く。
【００３６】
インバータ回路等は、直流電源を用いつつ交流モータ等の負荷に対して交流電流を供給する際に用いられる。例えば、インバータ回路等は、直流電源に対して上アームと下アームを直列接続したブリッジ回路を複数個並列接続し、各ブリッジ回路の上アームと下アームを交互に繰り返しオンオフさせることで、これらの間に接続される負荷に対して交流電流を供給する。
【００３７】
具体的には、インバータ回路等の各ブリッジ回路では、上アームの縦型ＭＯＳＦＥＴをオン、下アームの縦型ＭＯＳＦＥＴをオフすることで負荷に対して電流供給を行う。そして、その後に、上アームの縦型ＭＯＳＦＥＴをオフ、下アームの縦型ＭＯＳＦＥＴをオンして電流供給を停止する。各アームの縦型ＭＯＳＦＥＴのオンオフの切り替えの際には、オフされる側の縦型ＭＯＳＦＥＴに備えられる寄生ダイオードが還流ダイオードとして働き、還流電流をソース−ドレイン間に流すという逆導通時の動作を行う。このようにして、インバータ回路等による負荷の交流駆動が行われる。
【００３８】
このような動作を行うに当たり、オン抵抗Ｒｏｎとゲート−ドレイン間容量Ｃｇｄとのトレードオフの関係の改善に加えてスイッチング特性の改善が重要である。以下、トレードオフの改善およびスイッチング特性の改善について説明する。
【００３９】
まず、参考構造として、図３に示す構造を有する半導体装置について検討を行った。参考構造は、トレンチゲート構造ごとにｎ型電流分散層５が形成された構造となっている。
【００４０】
この参考構造を有する半導体装置について、オン抵抗Ｒｏｎとゲート−ドレイン間容量Ｃｇｄとの関係について調べた。この半導体装置では、複数のゲート電極１３それぞれに対して、ゲート電極１３の両側にｎ型ソース領域８が形成されており、各トレンチゲート構造の底部とｎ型電流分散層５とが接触した構造となっている。このような構造では、チャネル領域が形成されたときにすべてのチャネル領域を通じてソース−ドレイン間にドレイン電流を流すことになる。
【００４１】
また、この半導体装置では、電界緩和層の一部として、電界ブロック層４がトレンチゲート構造に対して直交した構造とされている。このため、その直交させられた領域においてトレンチゲート構造を電界緩和層で覆うことができ、その分、ゲート−ドレイン間容量Ｃｇｄを低下させる構造とすることができる。すなわち、電界緩和層は、ｐ型ベース領域６を介してソース電位、ここでは０Ｖとされるため、トレンチゲートのうち電界ブロック層４によって覆われている部分には容量が形成されず、その分、ゲート−ドレイン間容量Ｃｇｄが低下させられる。
【００４２】
ＭＯＳＦＥＴでは、ゲート−ドレイン間容量Ｃｇｄなどの寄生容量が存在するが、スイッチング特性の改善を図るためには寄生容量ができるだけ小さいことが望ましい。例えば、ゲート−ドレイン間容量Ｃｇｄは帰還容量Ｃｒｓｓに相当し、帰還容量Ｃｒｓｓが大きいとドレイン電流の立ち上がりや立ち下がりが遅くなる。また、ゲート−ソース間容量Ｃｇｓとゲート−ドレイン間容量Ｃｇｄとを足した値は入力容量Ｃｉｓｓと呼ばれ、入力容量Ｃｉｓｓへのチャージが行われてＭＯＳＦＥＴの駆動を行うことになるため、入力容量Ｃｉｓｓが大きいとドライブ能力が低下する。このように、帰還容量Ｃｒｓｓや入力容量Ｃｉｓｓなどの寄生容量が大きいと、ＭＯＳＦＥＴのスイッチング特性が良好にならないため、寄生容量を小さくすることがスイッチング特性の改善に必要となる。したがって、上記のように帰還容量Ｃｒｓｓに相当するゲート−ドレイン間容量Ｃｇｄを低下させられるのはスイッチング特性の改善のために好ましい。
【００４３】
しかしながら、スイッチング特性の更なる改善のためには、ゲート−ドレイン間容量Ｃｇｄの低減に加えて、ＭＯＳＦＥＴの帰還容量Ｃｒｓｓを入力容量Ｃｉｓｓ以上に低減させることが必要になることが分かった。
【００４４】
具体的には、ゲート−ソース間電圧Ｖｇｓを所定電圧とすると、図４のようにゲート電圧Ｖｇが立ち上がり、ドレイン電圧Ｖｄおよびドレイン電流Ｉｄが変化する。すなわち、ゲート電圧Ｖｇが期間（１）において徐々に増加し、期間（２）においてミラー電圧Ｖｍで一定となり、その後、再び徐々に増加して所望のゲート−ソース間電圧Ｖｇｓに至って安定する。また、期間（１）において、ドレイン電流ＩｄがｄＩｄ／ｄｔの傾きで上昇し、ドレイン電圧Ｖｄが期間（１）および期間（２）に掛けて徐々に低下する。なお、ミラー電圧Ｖｍとは、ＭＯＳＦＥＴなどの絶縁ゲート型のスイッチング素子をオンオフする際の過渡状態においてミラー領域に入る電圧のことである。
【００４５】
ここで、スイッチング特性を良好にするためには、期間（１）と期間（２）に掛かる時間をできるだけ短時間にすることが必要になる。期間（１）は、ゲート電極１３の入力段に備えられる調整用のゲート抵抗Ｒｇに対して入力容量Ｃｉｓｓの積をミラー電圧Ｖｍで割った値に比例し、数式１で表される。また、期間（２）は、ゲート抵抗Ｒｇと帰還容量Ｃｒｓｓの積をゲート−ソース間電圧Ｖｇｓとミラー電圧Ｖｍとの差で割った値に比例し、数式２で表される。
【００４６】
（数１）  期間（１）∝Ｒｇ・Ｃｉｓｓ／Ｖｍ    …  数式１
【００４７】
（数２）  期間（２）∝Ｒｇ・Ｃｒｓｓ／（Ｖｇｓ−Ｖｍ）    …数式２
期間（１）についても短時間化は可能であるが、ドレイン電流Ｉｄの増加の傾きｄＩｄ／ｄｔについては、大きくし過ぎるとサージが大きくなるため、一定以下に抑えるようにするのが望ましい。このため、期間（２）を短時間化することが必要になる。傾きｄＩｄ／ｄｔを一定以下に抑えるように期間（１）については一定値に制御すると想定すると、仮に、入力容量Ｃｉｓｓを低下させようとした場合、数式１より、ゲート抵抗Ｒｇを増加させることになる。一方、この条件において、期間（２）について低下させるには、ゲート抵抗Ｒｇが高くなっていることから、数式２において帰還容量Ｃｒｓｓを小さくする必要がある。そして、ゲート抵抗Ｒｇの増加率が入力容量Ｃｉｓｓの低下率相当となることを考慮すると、入力容量Ｃｉｓｓの低下率以上に帰還容量Ｃｒｓｓを低下させないと期間（２）を短時間化できない。換言すれば、帰還容量Ｃｒｓｓ／入力容量Ｃｉｓｓをできるだけ小さくすることが期間（２）を短時間化するために必要となる。
【００４８】
なお、上記したように、帰還容量Ｃｒｓｓはゲート−ドレイン間容量Ｃｇｄと等しく、入力容量Ｃｉｓｓはゲート−ソース間容量Ｃｇｓとゲート−ドレイン間容量Ｃｇｄとを足した値である。そして、ゲート−ソース間容量Ｃｇｓに対してゲート−ドレイン間容量Ｃｇｄは十分小さな値であることから、入力容量Ｃｉｓｓ≒ゲート−ソース間容量Ｃｇｓで表される。したがって、帰還容量Ｃｒｓｓ／入力容量Ｃｉｓｓ≒ゲート−ドレイン間容量Ｃｇｄ／ゲート−ソース間容量Ｃｇｓで表され、期間（２）の短時間化のためには、ゲート−ドレイン間容量Ｃｇｄ／ゲート−ソース間容量Ｃｇｓを小さくすることが必要と言える。
【００４９】
このような知見に基づき、本実施形態の半導体装置では、図１および図２に示すようにｎ型電流分散層５をトレンチゲート構造すべてに対応して形成するのではなく、トレンチゲート構造の本数よりも少ない割合で形成されるようにしている。ここでは、ｎ型電流分散層５の形成ピッチをトレンチゲート構造の形成ピッチと異ならせ、トレンチゲート構造の形成ピッチよりもｎ型電流分散層５の形成ピッチの方が大きくなるようにしている。例えば、３本のトレンチゲート構造に対して１つの割合でｎ型電流分散層５が形成されるようにしており、残る２本のトレンチゲート構造については電流分散層５に繋がっておらずトレンチゲート構造の底部の全域がｐ型ディープ層７によって覆われている。
【００５０】
このような構造とされると、トレンチゲート構造のうちゲート−ドレイン間容量Ｃｇｄを構成する部分はｎ型電流分散層５と接触している部分だけとなる。このため、電界緩和層の一部をトレンチゲート構造に対して直交させるだけの参考構造よりも、更にゲート−ドレイン間容量Ｃｇｄを低減することが可能となる。
【００５１】
ここで、ゲート−ドレイン間容量Ｃｇｄを低減するだけなら、図５に示すようにトレンチゲート構造の形成ピッチを大きくし、それに対応してｎ型電流分散層５を形成すれば良い。ところが、このような構造とすると、ゲート−ドレイン間容量Ｃｇｄを低減させられるものの、ゲート−ソース間容量Ｃｇｓも低減してしまい、ゲート−ドレイン間容量Ｃｇｄ／ゲート−ソース間容量Ｃｇｓを低減することはできない。したがって、ゲート−ソース間容量Ｃｇｓが低減されることを抑制しつつ、ゲート−ドレイン間容量Ｃｇｄが低減される構造であることが望ましい。
【００５２】
これに対して、本実施形態の半導体装置では、トレンチゲート構造とｎ型電流分散層５を一対で形成するのではなく、トレンチゲート構造を形成してもｎ型電流分散層５を形成しない部分を備えるようにしている。ゲート−ソース間容量Ｃｇｓは、ゲート電極１３とゲート絶縁膜１２を挟んでソース電位となる部分との間に形成される。トレンチゲート構造と接する部分のうちソース電位となる部分は、ｎ型ソース領域８やｐ型ベース領域６およびｐ型ディープ層７であり、これらとゲート電極１３との間において、ゲート−ソース間容量Ｃｇｓが形成される。
【００５３】
このように、トレンチゲート構造を形成してもｎ型電流分散層５を形成しない部分を備えることで、ゲート−ソース間容量Ｃｇｓが低減されることが抑制できる。さらに、ｐ型ディープ層７とゲート電極１３との間もゲート−ソース間容量Ｃｇｓにできるため、ゲート−ソース間容量Ｃｇｓを増やすことも可能となる。したがって、ゲート−ソース間容量Ｃｇｓが低減されることを抑制しつつ、ゲート−ドレイン間容量Ｃｇｄが低減される構造となり、ゲート−ドレイン間容量Ｃｇｄ／ゲート−ソース間容量Ｃｇｓを小さくすることが可能となる。これにより、帰還容量Ｃｒｓｓ／入力容量Ｃｉｓｓを小さくすることが可能となり、上記した期間（２）を短時間化することが可能となって、スイッチング特性の更なる改善が図れる。
【００５４】
ただし、トレンチゲート構造のうちドレイン電流を流すチャネルとして機能する部分はｎ型電流分散層５と接している部分のみであるため、オン抵抗Ｒｏｎの増加が懸念される。このため、オン抵抗Ｒｏｎの変化について調べた。また、スイッチング特性に影響を及ぼすゲート−ドレイン間容量Ｃｇｄおよびゲート−ソース間容量Ｃｇｓの変化についても調べた。図６Ａは、図３に示した参考構造の半導体装置、図６Ｂは、図１および図２に示した本実施形態の半導体装置それぞれの結果を示している。
【００５５】
オン抵抗Ｒｏｎは、チャネル抵抗Ｒｃｈと電極−ＳｉＣとの接触抵抗などの他の抵抗Ｒｏｔｈｅｒとを足した値として表される。図６Ａおよび図６Ｂに示されるように、チャネル抵抗Ｒｃｈについては参考構造の半導体装置に対して本実施形態の半導体装置は３倍になっている。
【００５６】
しかしながら、チャネル抵抗Ｒｃｈについては増大するものの、他の抵抗Ｒｏｔｈｅｒについては両者あまり変化は無いため、オン抵抗Ｒｏｎを全体として見ると、微増程度に収まっている。
【００５７】
また、上記したように、ゲート−ドレイン間容量Ｃｇｄについては低減され、参考構造の半導体装置に対して本実施形態の半導体装置は１／３倍になった。また、ゲート−ソース間容量Ｃｇｓについては低減が抑制され、ｐ型ディープ層７とゲート電極１３との間もゲート−ソース間容量Ｃｇｓにできるため、参考構造の半導体装置に対して本実施形態の半導体装置は同等以上にできている。
【００５８】
さらに、参考構造の半導体装置および本実施形態の半導体装置について、オン抵抗Ｒｏｎとゲート−ドレイン間容量Ｃｇｄとの関係やゲート−ドレイン間容量Ｃｇｄ／ゲート−ソース間容量Ｃｇｓの関係についても調べた。その結果、図７Ａおよび図７Ｂに示す関係となった。すなわち、図７Ａに示すように、オン抵抗Ｒｏｎとゲート−ドレイン間容量Ｃｇｄとの関係については、いずれの半導体装置においても、オン抵抗Ｒｏｎを低下させる程、ゲート−ドレイン間容量Ｃｇｄが大きくなるというトレードオフの関係がある。
【００５９】
しかしながら、本実施形態の半導体装置では、参考構造の半導体装置と比較して、オン抵抗Ｒｏｎの値が同じ場合でのゲート−ドレイン間容量Ｃｇｄが小さくなっている。これは、オン抵抗Ｒｏｎとゲート−ドレイン間容量Ｃｇｄとのトレードオフの関係の改善が図れたことを意味している。また、図７Ｂに示すように、ゲート−ドレイン間容量Ｃｇｄ／ゲート−ソース間容量Ｃｇｓについても、参考構造の半導体装置と比較して本実施形態の半導体装置の方が小さくなっており、帰還容量Ｃｒｓｓ／入力容量Ｃｉｓｓを小さくすることが可能となっている。したがって、上記した期間（２）を短時間化することが可能となって、スイッチング特性の更なる改善が図れる。
【００６０】
また、本実施形態のＳｉＣ半導体装置には、ＪＦＥＴ部３および電界ブロック層４を備えている。このため、縦型ＭＯＳＦＥＴの動作時には、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持できる構造とすることが可能となる。具体的には、ＪＦＥＴ部３のうちストライプ状とされた部分と電界ブロック層４とが交互に繰り返し形成された構造とされていることから、次に示すような作動を行う。
【００６１】
まず、ドレイン電圧Ｖｄが例えば１〜１．５Ｖのように通常作動時に印加される電圧である場合には、電界ブロック層４側からＪＦＥＴ部３へ伸びる空乏層は、ＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも小さい幅しか伸びない。このため、ＪＦＥＴ部３内へ空乏層が伸びても電流経路が確保される。そして、ＪＦＥＴ部３のｎ型不純物濃度がｎ−型層２よりも高くされていて、電流経路を低抵抗に構成できるため、低オン抵抗を図ることが可能となる。
【００６２】
また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、電界ブロック層４側からＪＦＥＴ部３へ伸びる空乏層がＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも伸びる。そして、ｎ型電流分散層５よりも先にＪＦＥＴ部３が即座にピンチオフされる。このとき、ＪＦＥＴ部３のうちストライプ状とされた部分の幅およびｎ型不純物濃度に基づいてドレイン電圧Ｖｄと空乏層の幅との関係が決まる。このため、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部３がピンチオフされるように、ＪＦＥＴ部３のうちストライプ状とされた部分の幅およびｎ型不純物濃度を設定している。したがって、低いドレイン電圧ＶｄでもＪＦＥＴ部３をピンチオフすることが可能となる。このように、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにＪＦＥＴ部３が即座にピンチオフされるようにすることで、低飽和電流を維持することができ、更に負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。
【００６３】
このように、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、更に低オン抵抗と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。
【００６４】
さらに、ＪＦＥＴ部３を挟み込むように電界ブロック層４を備えることで、ＪＦＥＴ部３のうちストライプ状とされた部分と電界ブロック層４とが交互に繰り返し形成された構造とされている。このため、ドレイン電圧Ｖｄが高電圧になったとしても、下方からｎ−型層２に伸びてくる空乏層の伸びが電界ブロック層４によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜１２に掛かる電界を低下させる電界抑制効果を発揮させられ、ゲート絶縁膜１２が破壊されることを抑制できるため、高耐圧化で信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ドリフト層の一部を構成するｎ−型層２やＪＦＥＴ部３のｎ型不純物濃度を比較的濃くすることができ、低オン抵抗化を図ることが可能となる。
【００６５】
以上説明したように、本実施形態では、ｎ型電流分散層５をトレンチゲート構造すべてに対応して形成するのではなく、トレンチゲート構造の本数よりも少ない割合で形成されるようにしている。このため、トレンチゲート構造のうちゲート−ドレイン間容量Ｃｇｄを構成する部分はｎ型電流分散層５と接触している部分だけにでき、ゲート−ドレイン間容量Ｃｇｄを低減できる。また、トレンチゲート構造を形成してもｎ型電流分散層５を形成しない部分を備えているため、ゲート−ソース間容量Ｃｇｓは一定となり、ゲート−ドレイン間容量Ｃｇｄ／ゲート−ソース間容量Ｃｇｓを小さくすることが可能となる。
【００６６】
よって、スイッチング特性の改善を図ることができると共に、オン抵抗Ｒｏｎとゲート−ドレイン間容量Ｃｇｄとのトレードオフの関係の改善を図ることができる半導体装置とすることが可能となる。
【００６７】
次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図８Ａ〜図８Ｇに示す製造工程中の断面図を参照して説明する。
【００６８】
〔図８Ａに示す工程〕
まず、半導体基板として、ｎ＋型基板１を用意する。そして、図示しないＣＶＤ（chemical vapor deposition）装置を用いたエピタキシャル成長により、ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型層２を形成する。このとき、ｎ＋型基板１の主表面上に予めｎ−型層２を成長させてある所謂エピ基板を用いても良い。そして、ｎ−型層２の上にＳｉＣからなるＪＦＥＴ部３をエピタキシャル成長させる。
【００６９】
なお、エピタキシャル成長については、ＳｉＣの原料ガスとなるシランやプロパンに加えて、ｎ型ドーパントとなるガス、例えば窒素ガスを導入することで行っている。
【００７０】
〔図８Ｂに示す工程〕
ＪＦＥＴ部３の表面に、マスク１７を配置したのち、マスク１７をパターニングして電界ブロック層４の形成予定領域を開口させる。そして、ｐ型不純物をイオン注入することで、電界ブロック層４を形成する。その後、マスク１７を除去する。
【００７１】
なお、ここでは、電界ブロック層４をイオン注入によって形成しているが、イオン注入以外の方法によって電界ブロック層４を形成しても良い。例えば、ＪＦＥＴ部３を選択的に異方性エッチングすることで電界ブロック層４と対応する位置に凹部を形成し、この上にｐ型不純物層をエピタキシャル成長させた後、ＪＦＥＴ部３の上に位置する部分においてｐ型不純物層を平坦化して電界ブロック層４を形成する。このように、電界ブロック層４をエピタキシャル成長によって形成することもできる。ｐ型ＳｉＣをエピタキシャル成長させる場合、ＳｉＣの原料ガスに加えて、ｐ型ドーパントとなるガス、例えばトリメチルアルミニウム（ＴＭＡ）を導入すれば良い。
【００７２】
〔図８Ｃに示す工程〕
引き続き、ＪＦＥＴ部３および電界ブロック層４の上にｎ型ＳｉＣをエピタキシャル成長させることで、ｎ型電流分散層５を形成する。そして、ｎ型電流分散層５の上に、ｐ型ディープ層７の形成予定領域が開口する図示しないマスクを配置する。その後、マスクの上からｐ型不純物をイオン注入することでｐ型ディープ層７を形成する。このとき、ｎ型電流分散層５が後工程で形成するトレンチゲート構造の本数よりも少ない割合となるようにし、ｎ型電流分散層５が形成されていない部分においてトレンチゲート構造の位置の全域がｐ型ディープ層７となるようにする。
【００７３】
なお、ｐ型ディープ層７についてもイオン注入によって形成する例を示したが、イオン注入以外の方法によって形成することもできる。例えば、電界ブロック層４と同様に、ｎ型電流分散層５に対して凹部を形成したのち、ｐ型不純物層をエピタキシャル成長させ、さらにｐ型不純物層の平坦化を行うことで、ｐ型ディープ層７を形成するようにしても良い。また、ｐ型ディープ層７を形成してからイオン注入等によってｎ型電流分散層５を形成しても良い。
【００７４】
〔図８Ｄに示す工程〕
図示しないＣＶＤ装置を用いて、ｎ型電流分散層５およびｐ型ディープ層７の上にｐ型ベース領域６およびｎ型ソース領域８を順にエピタキシャル成長させる。例えば、同じＣＶＤ装置内において、まずはｐ型ドーパントとなるガスを導入したエピタキシャル成長によってｐ型ディープ層７を形成する。続いて、ｐ型ドーパントとなるガスの導入を停止したのち、今度はｎ型ドーパントとなるガスを導入したエピタキシャル成長によってｎ型ソース領域８を形成する。
【００７５】
このようにして、ｐ型ベース領域６およびｎ型ソース領域８を上記した不純物濃度および膜厚で形成することができる。
【００７６】
〔図８Ｅに示す工程〕
ｎ型ソース領域８の上にｐ型連結層１０の形成予定位置を開口させた図示しないマスクを配置する。そして、マスクの上からｐ型不純物をイオン注入したのち、活性化のために１５００℃以上の熱処理を行う。イオン注入する元素としては、ボロン（Ｂ）とアルミニウム（Ａｌ）のいずれか一方もしくは両方を用いている。これにより、ｎ型ソース領域８をｐ型不純物のイオン注入によって打ち返してｐ型連結層１０を形成することができる。
【００７７】
〔図８Ｆに示す工程〕
ｎ型ソース領域８などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ１１の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）等の異方性エッチングを行うことで、ゲートトレンチ１１を形成する。
【００７８】
〔図８Ｇに示す工程〕
その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜１２を形成し、ゲート絶縁膜１２によってゲートトレンチ１１の内壁面上およびｎ型ソース領域８の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ−Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ１１内にＰｏｌｙ−Ｓｉを残すことでゲート電極１３を形成する。これにより、トレンチゲート構造が完成する。
【００７９】
この後の工程については図示しないが、以下のような工程を行う。すなわち、ゲート電極１３およびゲート絶縁膜１２の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１４を形成する。また、図示しないマスクを用いて層間絶縁膜１４にｎ型ソース領域８およびｐ型ディープ層７を露出させるコンタクトホールを形成する。そして、層間絶縁膜１４の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１５やゲート配線層を形成する。さらに、ｎ＋型基板１の裏面側にドレイン電極１６を形成する。このようにして、本実施形態にかかるＳｉＣ半導体装置が完成する。
【００８０】
（第２実施形態）
本実施形態は、第１実施形態に対して電界緩和層の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００８１】
図９に示すように、本実施形態では、ＪＦＥＴ部３のうちのストライプ状の部分および電界ブロック層４の長手方向がトレンチゲート構造の長手方向と同方向となるようにしている。そして、ｐ型ディープ層７の長手方向がトレンチゲート構造や電界ブロック層４の長手方向に対して交差する方向、ここでは垂直方向となるようにしている。ＪＦＥＴ部３のうちのストライプ状の部分については、トレンチゲート構造と対応する位置に形成されるようにしており、その両側に電界ブロック層４が配置されるようにしてある。また、ｐ型ディープ層７については、所定幅かつ所定間隔でストライプ状に形成されており、ｐ型ディープ層７が形成されていない部分において、チャネル領域を通じてドレイン電流が流れるようになっている。
【００８２】
このような構成としても、ｐ型ディープ層７が形成されている領域において、一部、チャネルとして機能しない部分が構成されることになる。すなわち、各トレンチゲート構造は、一部がｎ型電流分散層５と繋がった構成とされ、ｎ型電流分散層５と繋がっていない部分においてトレンチゲート構造の底部がｐ型ディープ層７によって覆われた構造にできる。したがって、第１実施形態と同様の効果を奏することが可能となる。なお、このような構造の半導体装置においては、ｐ型ディープ層７の幅Ｗを調整することで、ゲート−ドレイン間容量Ｃｇｄを所望の値に適宜変更することができる。
【００８３】
（第３実施形態）
本実施形態は、第１、第２実施形態に対してｎ型ソース領域８の構成を変更したものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。
【００８４】
図１０に示すように、本実施形態では、トレンチゲート構造のうちｎ型電流分散層５と接しているもの、つまりチャネルとして機能する部分の側面にのみｎ型ソース領域８を形成してある。そして、トレンチゲート構造のうちｎ型電流分散層５と接していないものについては、その側面にｎ型ソース領域８を形成しないようにしている。
【００８５】
このように、トレンチゲート構造のうちチャネルとして機能する部分以外については、ｎ型ソース領域８を形成しなくても良い。そして、ｎ型ソース領域８を形成していない分、ｐ型連結層１０の形成面積を広げるようにすることができることから、ｐ型連結層１０とのコンタクトをより良好に取ることが可能となる。したがって、ホールをより引き抜き易くなり、さらにスイッチング特性の改善を図ることが可能となる。
【００８６】
なお、このように構成される半導体装置については、ｎ型ソース領域８を形成した後にｐ型連結層１０を形成する際に用いるマスクを変更するなど、単にマスクレイアウトを変更するだけで良く、第１、第２実施形態に対して製造工程の増加などはない。
【００８７】
（第４実施形態）
本実施形態は、第１〜第３実施形態に対してゲート絶縁膜１２の構成を変更したものであり、その他については第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。
【００８８】
図１１に示すように、本実施形態では、ゲートトレンチ１１の底部において側壁部よりもゲート絶縁膜１２の膜厚を厚くした構造としている。上記したように、ゲート−ドレイン間容量Ｃｇｄは、大部分がトレンチゲート構造の底部の部分の容量によって構成されているが、この容量はゲート絶縁膜１２の膜厚に依存し、膜厚が大きくなるほど小さくなる。
【００８９】
したがって、本実施形態のように、ゲートトレンチ１１の底部において、ゲート絶縁膜１２の膜厚が側壁部よりも厚くなるようにすることで、ゲート−ドレイン間容量Ｃｇｄを低減することが可能となる。したがって、さらにスイッチング特性の改善を図ることができると共に、オン抵抗Ｒｏｎとゲート−ドレイン間容量Ｃｇｄとのトレードオフの関係の改善を図ることができる。
【００９０】
（第５実施形態）
第５実施形態について説明する。本実施形態は、第１〜第４実施形態に対してトレンチゲート構造の縦型ＭＯＳＦＥＴに代えてプレーナ構造の縦型ＭＯＳＦＥＴとしたものであり、その他については第１〜第４実施形態と同様であるため、第１〜第４実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造の縦型ＭＯＳＦＥＴに対してプレーナ構造とする場合について説明するが、第２〜第４実施形態の構造を有する縦型ＭＯＳＦＥＴに対しても適用可能である。
【００９１】
具体的には、図１２に示すようなプレーナ構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置に対しても、ゲート構造のうちの一部についてのみチャネルとして機能させ、残りの部分についてチャネルとして機能させないようにすることができる。プレーナ構造の場合、ｎ−型層２の上にｐ型ベース領域６を形成し、ｐ型ベース領域６の表層部にｎ型ソース領域８を形成した構造とされる。また、ｐ型ベース領域６に挟まれるようにＪＦＥＴ部３が形成されている。そして、ｐ型ベース領域６のうちｎ型ソース領域８とＪＦＥＴ部３との間に位置している部分の表面側をチャネル領域として、チャネル領域上にゲート絶縁膜１２を介してゲート電極１３が形成されることでゲート構造が構成されている。ゲート構造は、図１２の紙面垂直方向に沿った一方向、つまりＹ方向を長手方向として延設され、Ｘ方向において複数本がストライプ状に並べられた構造とされている。
【００９２】
このような構造においても、ＪＦＥＴ部３と接するゲート構造を複数のゲート構造のうちの一部のみとし、残りのゲート構造については底部がｐ型ベース領域６やｎ型ソース領域８のみと接するようにし、これらで覆われた構造としている。これにより、ゲート構造のうちの一部についてのみチャネルとして機能させ、残りの部分についてチャネルとして機能させない構造にでき、第１〜第４実施形態と同様の効果を得ることが可能となる。なお、第３実施形態のようにチャネルとして機能させるゲート構造に対してのみｎ型ソース領域８を形成するものを本実施形態の半導体装置に適用する場合、チャネルとして機能させないゲート構造については底部がｐ型ベース領域６のみと接する構造となる。
【００９３】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００９４】
（１）例えば、上記実施形態において、３本のトレンチゲート構造に対して１本の割合でｎ型電流分散層５を備えた例を示しているが、これは一例を示したに過ぎない。すなわち、トレンチゲート構造の複数本に対して、それよりも少ない割合でｎ型電流分散層５やｐ型ディープ層７を形成してあれば良い。
【００９５】
（２）上記第１、第３、第４実施形態では、電界ブロック層４の長手方向をトレンチゲート構造の長手方向に対して交差する方向としたが、同方向としても良い。その場合、第２実施形態と同様に、各電界ブロック層４が隣り合うトレンチゲート構造の間と対応する位置に配置されるようにすると良い。
【００９６】
（３）上記実施形態で示したＳｉＣ半導体装置を構成する各部の不純物濃度や厚み、幅等の各種寸法については一例を示したに過ぎない。
【００９７】
（４）上記実施形態では、ｐ型ディープ層７とｐ型連結層１０を別々に構成したが、これらを同じｐ型層によって構成しても良い。例えば、ｎ型ソース領域８の表面からｐ型ベース領域６およびｎ型電流分散層５を貫通して電界ブロック層４に達するディープトレンチを形成し、このディープトレンチ内に埋め込まれるようにｐ型層を形成する。このようにすれば、ｐ型層によってｐ型ディープ層７とｐ型連結層１０を構成することが可能となる。
【００９８】
（５）上記実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、上記各実施形態に対してｎ＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【００９９】
（６）上記実施形態では、半導体材料としてＳｉＣを用いた半導体装置について説明したが、ＳｉＣ以外の半導体材料、例えばＳｉやＧａＮ等を用いた半導体装置に対しても本発明を適用可能である。
【符号の説明】
【０１００】
３    ＪＦＥＴ部
４    電界ブロック層
５    ｎ型電流分散層
６    ｐ型ベース領域
７    ｐ型ディープ層
８    ｎ型ソース領域
１０  ｐ型連結層
１１  ゲートトレンチ
１３  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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