(57)【要約】【課題】ＨＶＪＴの一部をレベル変換素子として利用するＨＶＩＣにおいて、チップ面積の増大を抑制しつつ、ＥＳＤ耐量を向上させることができる半導体集積回路を提供する。【解決手段】高電位側回路領域１０１と、高電位側回路領域１０１を囲む高耐圧接合終端構造１０２と、高耐圧接合終端構造１０２を介して高電位側回路領域１０１を囲む低電位側回路領域１０３が同一半導体チップに集積化された半導体集積回路であって、第１コンタクト領域１１が形成される領域における環状ウェル領域５と埋込層１３との第１距離Ｌ１１は、低電位側回路領域１０３と高電位側回路領域１０１との間で信号を伝達するレベルシフト回路に含まれるレベル変換素子１０ａ，１０ｂの担体受領領域７ａ，７ｂが形成される領域における環状ウェル領域５と埋込層６との第２距離Ｌ１２よりも短い。【選択図】図２
2020174173.tif 000002
【特許請求の範囲】
【請求項１】
高電位側回路領域と、該高電位側回路領域を囲む高耐圧接合終端構造と、該高耐圧接合終端構造を介して前記高電位側回路領域を囲む低電位側回路領域が同一半導体チップに集積化された半導体集積回路であって、
前記高電位側回路領域に配置された第１導電型の中央ウェル領域と、
前記中央ウェル領域の下端に埋め込まれた第１導電型の埋込層と、
前記中央ウェル領域の周囲を囲む前記高耐圧接合終端構造の位置に配置された、第１導電型の環状のドリフト領域と、
前記ドリフト領域の周囲を囲む第２導電型の環状ウェル領域と、
前記低電位側回路領域と前記高電位側回路領域との間で信号を伝達するレベルシフト回路に含まれるレベル変換素子の担体供給領域であって、前記環状ウェル領域に配置された第１導電型の担体供給領域と、
前記レベル変換素子の担体受領領域であって、前記ドリフト領域もしくは前記中央ウェル領域に配置された、前記ドリフト領域もしくは前記中央ウェル領域よりも高不純物濃度で第１導電型の担体受領領域と、
前記ドリフト領域もしくは前記中央ウェル領域に、前記担体受領領域と離して配置された、前記ドリフト領域もしくは前記中央ウェル領域よりも高不純物濃度で第１導電型の第１コンタクト領域と、
を備え、前記第１コンタクト領域が形成される領域における前記環状ウェル領域と前記埋込層との第１距離の内の最小値は、前記担体受領領域が形成される領域における前記環状ウェル領域と前記埋込層との第２距離の内の最小値よりも短いことを特徴とする半導体集積回路。
【請求項２】
高電位側回路領域と、該高電位側回路領域を囲む高耐圧接合終端構造と、該高耐圧接合終端構造を介して前記高電位側回路領域を囲む低電位側回路領域が同一半導体チップに集積化された半導体集積回路であって、
前記高電位側回路領域に配置された第１導電型の中央ウェル領域と、
前記中央ウェル領域の下端に埋め込まれた第１導電型の埋込層と、
前記中央ウェル領域の周囲を囲む前記高耐圧接合終端構造の位置に配置された、第１導電型の環状のドリフト領域と、
前記ドリフト領域の周囲を囲む第２導電型の環状ウェル領域と、
前記ドリフト領域に配置された第１導電型のベース領域と、
前記低電位側回路領域と前記高電位側回路領域との間で信号を伝達するレベルシフト回路に含まれるレベル変換素子の担体供給領域であって、前記ベース領域に配置された第１導電型の担体供給領域と、
前記レベル変換素子の担体受領領域であって、前記ドリフト領域もしくは前記中央ウェル領域に配置された、前記ドリフト領域もしくは前記中央ウェル領域よりも高不純物濃度で第１導電型の担体受領領域と、
前記ドリフト領域もしくは前記中央ウェル領域に、前記担体受領領域と離して配置された、前記ドリフト領域もしくは前記中央ウェル領域よりも高不純物濃度で第１導電型の第１コンタクト領域と、
を備え、前記第１コンタクト領域が形成される領域における前記環状ウェル領域と前記埋込層との第１距離の内の最小値は、前記担体受領領域が形成される領域における前記環状ウェル領域と前記埋込層との第２距離の内の最小値よりも短いことを特徴とする半導体集積回路。
【請求項３】
前記環状ウェル領域の、前記担体供給領域と前記ドリフト領域とに挟まれた部分の表面上にゲート絶縁膜を介して設けられた前記レベル変換素子の制御電極と、
前記担体供給領域及び第２コンタクト領域に接する担体供給電極と、
前記担体受領領域に接する担体受領電極と、
前記第１コンタクト領域に接するダイオード用電極と、
を更に備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記担体供給領域は、前記環状ウェル領域の内側に配置された第１導電型のベース領域に配置され、
前記ベース領域の、前記担体供給領域と前記ドリフト領域とに挟まれた部分の表面上にゲート絶縁膜を介して設けられた前記レベル変換素子の制御電極と、
前記担体供給領域に接する担体供給電極と、
前記担体受領領域に接する担体受領電極と、
前記第１コンタクト領域に接するダイオード用電極と、
を更に備えることを特徴とする請求項２に記載の半導体集積回路。
【請求項５】
前記中央ウェル領域が、第２導電型の半導体基板上に設けられた第２導電型のエピタキシャル成長層に選択的に設けられていることを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記ドリフト領域が、第２導電型の半導体基板上に設けられた第１導電型のエピタキシャル成長層で構成され、
前記中央ウェル領域が、前記エピタキシャル成長層に選択的に設けられている
ことを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路。
【請求項７】
前記中央ウェル領域が、第２導電型の半導体基板上に設けられた第１導電型のエピタキシャル成長層に選択的に設けられ、
前記ドリフト領域が、前記エピタキシャル成長層に選択的に設けられている
ことを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路。
【請求項８】
前記埋込層が、前記半導体基板と前記中央ウェル領域との間に位置することを特徴とする請求項５〜７のいずれか１項に記載の半導体集積回路。
【請求項９】
前記担体供給領域と前記担体受領領域とを結ぶ方向において、前記担体受領領域と前記高電位側回路領域との間に設けられ、前記ドリフト領域もしくは前記中央ウェル領域を深さ方向に貫通し、前記エピタキシャル成長層もしくは前記半導体基板に達する第２導電型のスリット領域を更に備えることを特徴とする請求項５〜８のいずれか１項に記載の半導体集積回路。
【請求項１０】
前記スリット領域が、平面パターン上、前記中央ウェル領域を囲むように設けられていることを特徴とする請求項９に記載の半導体集積回路。
【請求項１１】
前記スリット領域が、前記ドリフト領域に延在し、平面パターン上、前記担体受領領域を囲むように設けられていることを特徴とする請求項９に記載の半導体集積回路。
【請求項１２】
前記埋込層が、平面パターン上、前記レベル変換素子に近づくほど前記環状ウェル領域から離れるように設けられていることを特徴とする請求項１１に記載の半導体集積回路。
【請求項１３】
前記中央ウェルが矩形の平面パターンを有し、
前記中央ウェルの矩形の１辺側に、前記レベル変換素子が形成される領域と、ｐｎ接合ダイオードが形成される領域とが設けられている
ことを特徴とする請求項１２に記載の半導体集積回路。
【請求項１４】
前記埋込層及び前記中央ウェル領域が矩形の平面パターンをそれぞれ有し、
平面パターン上、前記埋込層の角部の曲率半径が、前記中央ウェル領域の角部の曲率半径よりも大きい
ことを特徴とする請求項１〜１３のいずれか１項に記載の半導体集積回路。
【請求項１５】
前記埋込層が矩形の平面パターンを有し、
前記ドリフト領域が枠状の平面パターンを有し、
平面パターン上、前記埋込層の角部の曲率半径が、前記ドリフト領域の角部の曲率半径よりも大きい
ことを特徴とする請求項１〜１３のいずれか１項に記載の半導体集積回路。
【請求項１６】
前記埋込層が矩形の平面パターンを有し、
平面パターン上、前記埋込層の角部の曲率半径が８０μｍ以上である
ことを特徴とする請求項１〜１３のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に電力用の半導体集積回路に関する。
【背景技術】
【０００２】
主に低容量のインバータでは、電力変換用ブリッジ回路等を構成している電力用スイッチング素子を高耐圧集積回路（ＨＶＩＣ）により駆動・制御している。ＨＶＩＣは、入力端子からの入力信号に応じて、電力用スイッチング素子のゲートをオン・オフして駆動する駆動信号を出力端子から出力する。例えば電力変換用ブリッジ回路では、ＨＶＩＣからの駆動信号を受けた高電位側の電力用スイッチング素子と低電位側の電力用スイッチング素子がそれぞれ動作することで電力変換を行う。
【０００３】
ＨＶＩＣでは、高電位側回路領域（ハイサイド回路領域）と低電位側回路領域（ローサイド回路領域）の間を高耐圧接合終端構造（ＨＶＪＴ）により電気的に分離している。また、ハイサイド回路領域とローサイド回路領域の間の信号伝達を行うために、レベルシフタを設ける。
【０００４】
ＨＶＪＴとレベルシフタの構成に関して、ＨＶＪＴの一部をレベルシフタとして利用した構造が知られている。この構造は、ＨＶＪＴ上を横切る高電位配線を必要としないため、信頼性が高い。また、ＨＶＪＴとレベルシフタを個別に形成した構造に比べて、レベルシフタの面積分だけチップサイズを縮小できる。この構造を実現するためには、ハイサイド回路領域の内部回路とレベルシフタとを電気的に分離する必要がある。
【０００５】
特許文献１の図４には、レベルシフタとハイサイド回路領域とをｐ型のスリット領域で分割することにより、ハイサイド回路領域の内部回路とレベルシフタとを電気的に分離した構造が記載されている。また、特許文献１の図２には、ハイサイド回路領域の４辺をｐ型の分離領域で囲むことにより、ハイサイド回路領域の内部回路とレベルシフタとを電気的に分離した構造が記載されている。
【０００６】
特許文献２の図３には、ハイサイド回路領域の３辺をｐ型のスリット領域で囲むことにより、ハイサイド回路領域の内部回路とレベルシフタとを電気的に分離した構造が記載されている。ｐ型のスリット領域の無いハイサイド回路領域の１辺はハイサイド回路領域の最高電位に固定し、この最高電位と、レベルシフタを構成する高耐圧ｎ型ＭＯＳＦＥＴのドレインとの間の寄生抵抗をレベルシフト抵抗として用いている。
【０００７】
特許文献３の図４には、ＨＶＪＴの一部をトレンチで分割することにより、ハイサイド回路領域の内部回路とレベルシフタとを電気的に分離した構造が記載されている。
【０００８】
特許文献１〜３では、ＨＶＪＴとレベルシフタとでドリフト領域の長さ（ドリフト長）を揃えており、オフ耐圧も等しい。オフ耐圧が等しいと、静電気放電（ＥＳＤ）サージ等が高電位側の電源端子に入力された場合、ＨＶＪＴとレベルシフタが同時にアバランシェ状態に陥るため、ＨＶＪＴとレベルシフタに略均一にアバランシェ電流が流れる。そのため、局所的な電流集中を起こしにくい。しかし、高耐圧ｎ型ＭＯＳＦＥＴ等のレベルシフタではアバランシェ電流により寄生ｎｐｎバイポーラトランジスタがオンし、寄生動作が誘発されるため、ｐｎ接合ダイオードであるＨＶＪＴに比べて破壊しやすい。なお、レベルシフト抵抗を調整することでレベルシフタに流れるアバランシェ電流を制限し、この破壊耐量のアンバランスを解消する方法もあるが、その場合、レベルシフト抵抗を必要以上に大きくする必要があるため、設計上の制限を受けることになる。
【０００９】
また、特許文献４の図６には、ＨＶＪＴのドリフト長よりもレベルシフタのドリフト長を長くすることで、レベルシフタにおけるＥＳＤ破壊耐量を向上させた構造が記載されている。この構造では、レベルシフタのドリフト領域がハイサイド回路領域側に突出するため、ハイサイド回路の有効配置面積が減少してしまう。これとは逆に、特許文献４の図７に示すように、レベルシフタのドリフト領域を接地（ＧＮＤ）領域である外周側へ突出させた構造にした場合には、チップ面積が増大してしまう。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平９−２８３７１６号公報
【特許文献２】特開２０１５−１７３２５５
【特許文献３】特開２００５−１２３５１２号公報
【特許文献４】国際公開第２０１７／０８６０６９号
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記問題に鑑み、本発明は、ＨＶＪＴの一部をレベルシフタとして利用するＨＶＩＣにおいて、チップ面積の増大を抑制しつつ、ＥＳＤ耐量を向上させることができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一態様は、高電位側回路領域と、その高電位側回路領域を囲む高耐圧接合終端構造と、その高耐圧接合終端構造を介して高電位側回路領域を囲む低電位側回路領域が同一半導体チップに集積化された半導体集積回路であって、（ａ）高電位側回路領域に配置された第１導電型の中央ウェル領域と、（ｂ）中央ウェル領域の下端に埋め込まれた第１導電型の埋込層と、（ｃ）中央ウェル領域の周囲を囲む高耐圧接合終端構造の位置に配置された、第１導電型の環状のドリフト領域と、（ｄ）ドリフト領域の周囲を囲む第２導電型の環状ウェル領域と、（ｅ）低電位側回路領域と高電位側回路領域との間で信号を伝達するレベルシフト回路に含まれるレベル変換素子の担体供給領域であって、環状ウェル領域に配置された第１導電型の担体供給領域と、（ｆ）レベル変換素子の担体受領領域であって、ドリフト領域もしくは中央ウェル領域に配置された、ドリフト領域もしくは中央ウェル領域よりも高不純物濃度で第１導電型の担体受領領域と、（ｇ）ドリフト領域もしくは中央ウェル領域に、担体受領領域と離して配置された、ドリフト領域もしくは中央ウェル領域よりも高不純物濃度で第１導電型の第１コンタクト領域とを備え、第１コンタクト領域が形成される領域における環状ウェル領域と埋込層との第１距離の内の最小値は、担体受領領域が形成される領域における環状ウェル領域と埋込層との第２距離の内の最小値よりも短いことを特徴とする半導体集積回路であることを要旨とする。
【００１３】
本発明の他の態様は、高電位側回路領域と、その高電位側回路領域を囲む高耐圧接合終端構造と、その高耐圧接合終端構造を介して高電位側回路領域を囲む低電位側回路領域が同一半導体チップに集積化された半導体集積回路であって、（ａ）高電位側回路領域に配置された第１導電型の中央ウェル領域と、（ｂ）中央ウェル領域の下端に埋め込まれた第１導電型の埋込層と、（ｃ）中央ウェル領域の周囲を囲む高耐圧接合終端構造の位置に配置された、第１導電型の環状のドリフト領域と、（ｄ）ドリフト領域の周囲を囲む第２導電型の環状ウェル領域と、（ｅ）ドリフト領域に配置された第１導電型のベース領域と、（ｆ）低電位側回路領域と高電位側回路領域との間で信号を伝達するレベルシフト回路に含まれるレベル変換素子の担体供給領域であって、ベース領域に配置された第１導電型の担体供給領域と、（ｇ）レベル変換素子の担体受領領域であって、ドリフト領域もしくは中央ウェル領域に配置された、ドリフト領域もしくは中央ウェル領域よりも高不純物濃度で第１導電型の担体受領領域と、（ｈ）ドリフト領域もしくは中央ウェル領域に、担体受領領域と離して配置された、ドリフト領域もしくは中央ウェル領域よりも高不純物濃度で第１導電型の第１コンタクト領域とを備え、第１コンタクト領域が形成される領域における環状ウェル領域と埋込層との第１距離の内の最小値は、担体受領領域が形成される領域における環状ウェル領域と埋込層との第２距離の内の最小値よりも短いことを特徴とする半導体集積回路であることを要旨とする。
【発明の効果】
【００１４】
本発明によれば、ＨＶＪＴの一部をレベルシフタとして利用するＨＶＩＣにおいて、チップ面積の増大を抑制しつつ、ＥＳＤ耐量を向上させることができる半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】実施形態に係る半導体集積回路の一例を示す回路図である。
【図２】実施形態に係る半導体集積回路の一例を示す平面図である。
【図３】図２のＡ−Ａ´方向から見た断面図である。
【図４】図２のＢ−Ｂ´方向から見た断面図である。
【図５】実施形態に係る半導体集積回路の８５０Ｖ印加時の電界強度シミュレーション結果を示すグラフである。
【図６】実施形態に係る半導体集積回路の１０００Ｖ印加時の電界強度シミュレーション結果を示すグラフである。
【図７】実施形態に係る半導体集積回路の耐圧シミュレーション結果を示すグラフである。
【図８】第１比較例に係る半導体集積回路を示す平面図である。
【図９】第２比較例に係る半導体集積回路を示す平面図である。
【図１０】第３比較例に係る半導体集積回路を示す平面図である。
【図１１】第１変形例に係る半導体集積回路の一例を示す平面図である。
【図１２】図１１のＡ−Ａ´方向から見た断面図である。
【図１３】図１１のＢ−Ｂ´方向から見た断面図である。
【図１４】第２変形例に係る半導体集積回路の、図１１のＡ−Ａ´方向から見た断面図に対応する断面図である。
【図１５】第２変形例に係る半導体集積回路の、図１１のＢ−Ｂ´方向から見た断面図に対応する断面図である。
【図１６】第３変形例に係る半導体集積回路の、図１１のＡ−Ａ´方向から見た断面図に対応する断面図である。
【図１７】第３変形例に係る半導体集積回路の、図１１のＢ−Ｂ´方向から見た断面図に対応する断面図である。
【図１８】第４変形例に係る半導体集積回路の一例を示す平面図である。
【図１９】第５変形例に係る半導体集積回路の一例を示す平面図である。
【図２０】第６変形例に係る半導体集積回路の一例を示す平面図である。
【図２１】図２０のＡ−Ａ´方向から見た断面図である。
【図２２】図２０のＢ−Ｂ´方向から見た断面図である。
【図２３】第７変形例に係る半導体集積回路の一例を示す平面図である。
【図２４】第７変形例に係る半導体集積回路の埋込層の曲率半径と耐圧の関係を示すグラフである。
【図２５】第７変形例に係る半導体集積回路の一例を示す他の平面図である。
【図２６】第８変形例に係る半導体集積回路の一例を示す平面図である。
【図２７】図２６のＡ−Ａ´方向から見た断面図である。
【図２８】図２６のＢ−Ｂ´方向から見た断面図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して、本発明の実施形態及び各変形例を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【００１７】
本明細書において、「担体供給領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）のソース領域、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のエミッタ領域等の主電流を構成する多数キャリアを供給する半導体領域を意味する。また、静電誘導（ＳＩ）サイリスタやゲートターンオフ（ＧＴＯ）サイリスタにおいてはアノード領域が担体供給領域となる。また、「担体受領領域」とは、ＦＥＴやＳＩＴにおのドレイン領域、ＩＧＢＴのコレクタ領域等の主電流を構成する多数キャリアを受領する半導体領域を意味する。ＳＩサイリスタやＧＴＯサイリスタにおいてはカソード領域が担体受領領域として機能する。
【００１８】
また、「制御電極」とは、ＦＥＴ、ＳＩＴ、ＩＧＢＴ、ＳＩサイリスタやＧＴＯサイリスタのゲート電極を意味し、上記担体供給領域と担体受領領域の間を流れる主電流の流れを制御する機能を有する。
【００１９】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【００２０】
また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また「ｎ」や「ｐ」に付す「＋」や「−」は、「＋」及び「−」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味していることは、技術的にも論理的にも自明である。
【００２１】
（実施形態）
本発明の実施形態に係る半導体集積回路５０は、図１に示すように、駆動対象が例えば電力変換用ブリッジ回路の場合、ブリッジ回路の一相分である電力変換部６０を駆動するＨＶＩＣである。電力変換部６０は、高電位側スイッチング素子Ｓ１と、低電位側スイッチング素子Ｓ２とを直列に接続して出力回路を構成している。
【００２２】
図１においては、高電位側スイッチング素子Ｓ１及び低電位側スイッチング素子Ｓ２がそれぞれＩＧＢＴである場合を例示しているが、高電位側スイッチング素子Ｓ１及び低電位側スイッチング素子Ｓ２はＩＧＢＴに限定されるものではなく、ＭＯＳＦＥＴ等の他の電力用スイッチング素子でも構わない。図１では高電位側スイッチング素子Ｓ１には還流ダイオードＦＷＤ１が並列に逆接続され、低電位側スイッチング素子Ｓ２には、還流ダイオードＦＷＤ２が並列に逆接続された等価回路表示がされている。例えば、高電位側スイッチング素子Ｓ１と還流ダイオードＦＷＤ１が１つの半導体チップ（半導体基板）に、低電位側スイッチング素子Ｓ２と還流ダイオードＦＷＤ２が他の半導体チップに、それぞれ集積された２つの逆導通ＩＧＢＴの構成でも構わない。
【００２３】
高電位側スイッチング素子Ｓ１及び低電位側スイッチング素子Ｓ２は、正極側である高圧の主電源ＶＤＣと、主電源ＶＤＣに対する負極側となる接地電位（ＧＮＤ電位）との間に直列で接続されてハーフブリッジ回路を構成している。高電位側スイッチング素子Ｓ１の高電位側端子（コレクタ端子）が主電源ＶＤＣに接続され、低電位側スイッチング素子Ｓ２の低電位側端子（エミッタ端子）がＧＮＤ電位に接続されている。高電位側スイッチング素子Ｓ１の低電位側端子（エミッタ端子）と低電位側スイッチング素子Ｓ２の高電位側端子（コレクタ端子）の間の接続点６１は、電力変換用ブリッジ回路の一相分である電力変換部６０の出力点である。接続点６１にはモータ等の負荷６７が接続され、基準電位端子ＶＳにおけるＶＳ電位が負荷６７に供給される。
【００２４】
実施形態に係る半導体集積回路５０は、入力端子ＩＮからの入力信号に応じて、高電位側スイッチング素子Ｓ１のゲートをオン・オフして駆動する駆動信号を出力端子ＯＵＴから出力する。実施形態に係る半導体集積回路５０は、低電位側回路（ローサイド回路）４１、レベルシフト回路４２及び高電位側回路（ハイサイド回路）４３を少なくとも回路の一部として含む。ローサイド回路４１、レベルシフト回路４２及びハイサイド回路４３は、例えば単一の半導体チップ上にモノリシックに集積してもよい。或いは、ローサイド回路４１、レベルシフト回路４２及びハイサイド回路４３を構成する素子を２以上の半導体チップに分けてハイブリッドに集積してもよい。
【００２５】
ローサイド回路４１は、接地電位端子ＧＮＤに印加されるＧＮＤ電位（第１電位）を基準電位とし、低電位側電源端子ＶＣＣに印加されるＶＣＣ電位を電源電位として動作する。ローサイド回路４１は、入力端子ＩＮからの入力信号に応じて、ローサイドレベルのオン・オフ信号を生成し、レベルシフト回路４２に出力する。ローサイド回路４１は、図示を省略するが、例えばｎＭＯＳトランジスタとｐＭＯＳトランジスタのＣＭＯＳ回路を備える。
【００２６】
レベルシフト回路４２は、接地電位端子ＧＮＤに印加されるＧＮＤ電位（第１電位）を基準電位とし、ローサイド回路４１からのローサイドレベルのオン・オフ信号を、ハイサイド側で用いるハイサイドレベルのオン・オフ信号に変換する。レベルシフト回路４２は、例えばｎＭＯＳトランジスタ等からなるレベルシフタ（レベル変換素子）６９を備える。レベルシフタ６９のゲート端子はローサイド回路４１に接続され、レベルシフタ６９のソース端子は接地電位端子ＧＮＤに接続され、レベルシフタ６９のドレイン端子はハイサイド回路４３の入力端子に接続される。レベルシフタ６９のドレイン端子にはレベルシフト抵抗６８の一端が接続され、レベルシフト抵抗６８の他端が高電位側電源端子ＶＢに接続される。レベルシフタ６９のゲート・ソース間には保護ダイオード７０が接続されている。
【００２７】
ハイサイド回路４３は、基準電位端子ＶＳに印加されるＶＳ電位を基準電位とし、高電位側電源端子ＶＢに印加されるＶＢ電位（第２電位）を電源電位として動作する。ハイサイド回路４３は、レベルシフト回路４２からのオン・オフ信号に応じて、出力端子ＯＵＴから駆動信号を出力して、高電位側スイッチング素子Ｓ１のゲートを駆動する。ハイサイド回路４３は、例えば高電位側能動素子としてのｎＭＯＳトランジスタ４６と、基準電位側能動素子としてのｐＭＯＳトランジスタ４５とのＣＭＯＳ回路を出力段に備える。ｐＭＯＳトランジスタ４５のソース端子は高電位側電源端子ＶＢに接続されている。ｎＭＯＳトランジスタ４６のソース端子は基準電位端子ＶＳに接続されている。ｐＭＯＳトランジスタ４５のドレイン端子とｎＭＯＳトランジスタ４６のドレイン端子との間には出力端子ＯＵＴが接続されている。
【００２８】
実施形態に係る半導体集積回路５０としては、ブートストラップ回路方式を例示している。図１に例示した構成では低電位側電源端子ＶＣＣと高電位側電源端子ＶＢとの間には外付け素子としてのブートストラップダイオード６５が接続される。そして、高電位側電源端子ＶＢと基準電位端子ＶＳとの間には外付け素子としてのブートストラップコンデンサ６６が接続される。ブートストラップダイオード６５及びブートストラップコンデンサ６６は、高電位側スイッチング素子Ｓ１の駆動電源の回路の一部をなす。
【００２９】
ＶＢ電位は半導体集積回路５０に印加される最高電位であり、ノイズの影響を受けていない通常状態では、ブートストラップコンデンサ６６により、ＶＳ電位よりも１５Ｖ程度高く保たれている。ＶＳ電位は、高電位側スイッチング素子Ｓ１と低電位側スイッチング素子Ｓ２とが相補的にオン・オフされることによって、主電源ＶＤＣの高電位（例えば４００Ｖ〜６００Ｖ程度）と低電位（ＧＮＤ電位）との間で上昇及び下降を繰り返し、０Ｖから数百Ｖまでの間で変動する。なお、ＶＳ電位はマイナスの電位になる場合もある。
【００３０】
図２は、図１に示した実施形態に係る半導体集積回路５０に対応する半導体集積回路の平面レイアウトを示す。図２では、実施形態に係る半導体集積回路の上層側の層間絶縁膜や電極等の図示を省略している。図２に示すように、実施形態に係る半導体集積回路は、高電位側回路領域（ハイサイド回路領域）１０１と、ハイサイド回路領域１０１の周囲に配置された低電位側回路領域（ローサイド回路領域）１０３とを１チップに備える。
【００３１】
ハイサイド回路領域１０１は、図１に示したハイサイド回路４３を内部回路として含み、ローサイド回路領域１０３は、図１に示したローサイド回路４１を内部回路として含む。図２において、ハイサイド回路領域１０１及びローサイド回路領域１０３にそれぞれ含まれる素子は図示を省略している。実施形態に係る半導体集積回路は、ハイサイド回路領域１０１の周囲に環状に配置された高耐圧接合終端構造（ＨＶＪＴ）１０２を更に備える。ＨＶＪＴ１０２は、ハイサイド回路領域１０１とローサイド回路領域１０３とを電気的に分離する。
【００３２】
ハイサイド回路領域１０１は、第１導電型（ｎ型）の中央ウェル領域３に設けられている。図２に示すように、中央ウェル領域３は、略矩形の平面パターンを有する。中央ウェル領域３の周囲の一部には、ｎ＋型の第１コンタクト領域（第１ダイオード端子接触領域）１１が設けられている。第１コンタクト領域１１は、中央ウェル領域３の１辺に沿って直線状に設けられている。第１コンタクト領域１１は、図１に示したＶＢ電位が印加される高電位側電源端子ＶＢに電気的に接続されている。
【００３３】
中央ウェル領域３の周囲の他の一部には、ｐ型のスリット領域１２が設けられている。スリット領域１２は、第１コンタクト領域１１が設けられた１辺とは異なる中央ウェル領域３の３辺に沿って、上向きのＣ字状に設けられている。スリット領域１２の両端は、第１コンタクト領域１１よりも中央ウェル領域３の中央側（内側）に位置し、第１コンタクト領域１１と平行に設けられている。スリット領域１２よりも内側に、ｎ＋型のコンタクト領域１１１が環状（枠状）に設けられている。コンタクト領域１１１は高電位側電源端子ＶＢに電気的に接続されている。
【００３４】
ＨＶＪＴ１０２には、中央ウェル領域３の周囲を囲むようにｎ−型のドリフト領域（耐圧領域）２が環状（枠状）に設けられている。ドリフト領域２の不純物濃度は、中央ウェル領域３の不純物濃度よりも低い。なお、図２では、第１コンタクト領域１１が中央ウェル領域３の上部に設けられた場合を例示するが、第１コンタクト領域１１がドリフト領域２の上部に設けられていてもよい。
【００３５】
ドリフト領域２の外周側には、第２導電型（ｐ型）の環状ウェル領域（分離領域）５が環状（枠状）に設けられている。環状ウェル領域５の上部には、ｐ＋型の第２コンタクト領域（第２ダイオード端子接触領域）４が環状に設けられている。第２コンタクト領域４の不純物濃度は、環状ウェル領域５の不純物濃度よりも高い。第２コンタクト領域４は、図１に示したＧＮＤ電位が印加される接地電位端子ＧＮＤに電気的に接続されている。
【００３６】
ローサイド回路領域１０３は、環状ウェル領域５の外周側に設けられたｎ型のウェル領域で構成されている。ローサイド回路領域１０３を構成するｎ型のウェル領域は、中央ウェル領域３と同じ深さで設けられている。
【００３７】
ＨＶＪＴ１０２の一部には、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂが設けられている。第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂは、図１に示したレベルシフタ６９に対応する。第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂは、入力信号がオン信号の場合にオンするｎＭＯＳトランジスタと、入力信号がオフ信号の場合にオンするｎＭＯＳトランジスタとを個別に構成してもよい。図２に示すように、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂは、対称位置において互いに対向するように設けられている。なお、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの配置位置は対称位置に限定されず、ＨＶＪＴ１０２の一部にそれぞれ設けられていればよい。
【００３８】
実施形態に係る半導体集積回路では、スリット領域１２がハイサイド回路領域１０１を囲むことにより、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの後述する第１担体受領領域７ａ及び第２担体受領領域７ｂとハイサイド回路領域１０１の第１コンタクト領域１１との間の寄生抵抗の抵抗値を大きくしている。これは、スリット領域１２の平面パターン上の長さにより、第１担体受領領域７ａ及び第２担体受領領域７ｂと第１コンタクト領域１１との間の抵抗値を調整する方式（寄生抵抗値調整方式）である。この寄生抵抗をレベルシフト抵抗６８として用いることができる。また、この寄生抵抗の抵抗値を十分大きくし、この寄生抵抗に比べて抵抗値の小さい抵抗素子をこの寄生抵抗に並列に設けてレベルシフト抵抗６８とすることもできる。抵抗素子は、例えば、多結晶シリコンにより形成でき、ハイサイド回路領域１０１に配置できる。
【００３９】
図２の右側に示した第１レベル変換素子１０ａは、環状のドリフト領域２と、ｐ型の環状ウェル領域５の一部で構成される共通ベース領域とを備える。更に、第１レベル変換素子１０ａは、ｎ＋型の第１ソース領域（第１担体供給領域）８ａと、第１担体供給領域８ａに対向して設けられたｎ＋型の第１ドレイン領域（第１担体受領領域）７ａとを備える。第１担体供給領域８ａ及び第１担体受領領域７ａの不純物濃度は、ドリフト領域２及び中央ウェル領域３の不純物濃度よりも高い。環状ウェル領域５はその内側に、ドリフト領域２の上部に環状に形成された浅い領域を備えていてもよい。この浅い領域が共通ベース領域となり、この浅い領域に第１担体供給領域８ａを形成してもよい。
【００４０】
第１担体供給領域８ａは、図１に示したＧＮＤ電位が印加される接地電位端子ＧＮＤに電気的に接続されている。第１担体受領領域７ａは、図１に示したＶＢ電位が印加される高電位側電源端子ＶＢにレベルシフト抵抗６８を介して電気的に接続されている。
【００４１】
更に、第１レベル変換素子１０ａは、第１担体供給領域８ａ及びドリフト領域２に挟まれた共通ベース領域上にゲート絶縁膜（図示省略）を介して配置された第１ゲート電極（制御電極）９ａを備える。ゲート絶縁膜は、例えばシリコン酸化膜（ＳｉＯ２膜）やＳｉＯ２膜以外のシリコン窒化膜（Ｓｉ３Ｎ４膜）等の種々の絶縁膜、或いはＳｉＯ２膜、Ｓｉ３Ｎ４膜等を含む絶縁膜の積層膜で形成することが可能である。第１ゲート電極９ａは、環状ウェル領域５の一部で構成される共通ベース領域の電位を制御する。第１ゲート電極９ａは、例えば不純物が導入された多結晶シリコン（ドープド・ポリシリコン）膜、高融点金属、高融点金属のシリサイド等で形成されている。
【００４２】
図２の左側に示した第２レベル変換素子１０ｂは、第１レベル変換素子１０ａと鏡像関係で同様の構成を有する。第２レベル変換素子１０ｂは、環状のドリフト領域２と、ｐ型の環状ウェル領域５の一部で構成され、第１レベル変換素子１０ａと共通の共通ベース領域を備える。更に、第２レベル変換素子１０ｂは、ｎ＋型の第２ソース領域（第２担体供給領域）８ｂと、第２担体供給領域８ｂに対向して設けられたｎ＋型の第２ドレイン領域（第２担体受領領域）７ｂとを備える。更に、第２レベル変換素子１０ｂは、第２担体供給領域８ｂ及びドリフト領域２に挟まれた共通ベース領域上にゲート絶縁膜（図示省略）を介して配置された第２ゲート電極（制御電極）９ｂを備える。
【００４３】
図２の上側に示す、第２コンタクト領域４と第１コンタクト領域１１が対向する領域（ダイオード形成領域）３１を含むＡ−Ａ´方向から見た断面図を図３に示す。図３に示すように、実施形態に係る半導体集積回路は、基体１に設けられている。基体１は、ｐ型のシリコン（Ｓｉ）からなる半導体基板１４と、半導体基板１４上に設けられたｐ型のＳｉからなるエピタキシャル成長層１５の積層構造で構成されている。半導体集積回路５０を使用する際に半導体基板１４は、例えばＧＮＤ電位に固定されている。ダイオード形成領域３１には、第２コンタクト領域４と第１コンタクト領域１１との間にスリット領域１２は形成されていない。
【００４４】
図２及び図３に示すように、エピタキシャル成長層１５には、ｎ型の中央ウェル領域３が選択的に設けられている。中央ウェル領域３の下端、即ち半導体基板１４と中央ウェル領域３との間には、ｎ型の埋込層１３が一様に埋め込まれている。埋込層１３は、アンチモン（Ｓｂ）、燐（Ｐ）又は砒素（Ａｓ）等のｎ型不純物をドープした拡散層で構成されている。埋込層１３の不純物濃度は、中央ウェル領域３の不純物濃度よりも高い。図２では、中央ウェル領域３の下方に設けられたｎ型の埋込層１３の平面パターンの位置を破線で模式的に示している。埋込層１３は、略矩形の平面パターンを有する。図２の平面パターン上、ハイサイド回路領域１０１の内部回路は、埋込層１３の内側に形成される。また、コンタクト領域１１１が埋込層１３の内側に配置された場合を例示するが、コンタクト領域１１１は埋込層１３の外側に配置されていてもよい。
【００４５】
図２及び図３に示した埋込層１３は、ハイサイド回路領域１０１の内部回路で形成される深さ方向の寄生ｐｎｐバイポーラトランジスタの動作を抑制する機能を有する。即ち、ＨＶＩＣの動作時において、通常はＶＢ電位がＶＳ電位よりも高い状態であり、ハイサイド回路領域１０１の内部回路で形成される深さ方向の寄生ｐｎｐバイポーラトランジスタは動作しない。しかし、雷サージ等のノイズにより、ＶＢ電位がＶＳ電位よりも低い負電圧（マイナス電位の電圧）の状態となると、埋込層１３を設けない場合には寄生ｐｎｐバイポーラトランジスタがオンし、半導体基板１４に向けて大電流が流れる。これに対して、埋込層１３を設けることにより、寄生ｐｎｐバイポーラトランジスタの動作を防止することができ、ＨＶＩＣの破壊を防止することができる。
【００４６】
中央ウェル領域３の上部には、ｎ＋型の第１コンタクト領域（第１ダイオード端子接触領域）１１が選択的に設けられている。第１コンタクト領域１１には、シリコン局部的酸化（ＬＯＣＯＳ）法等で形成したフィールド絶縁膜２１と、フィールド絶縁膜２１上の層間絶縁膜２２のコンタクトホールを介してカソード電極（第１ダイオード用電極）２４がオーミック接続されている。カソード電極２４は保護膜２５により覆われている。また、中央ウェル領域３の上部の第１コンタクト領域１１よりも内側には、ｎ＋型のコンタクト領域１１１が選択的に設けられている。コンタクト領域１１１には、高電位側電源端子ＶＢに対応する電極２８がオーミック接続されている。
【００４７】
エピタキシャル成長層１５の上部には、中央ウェル領域３の外周側を囲むように、ｎ−型のドリフト領域２が設けられている。ドリフト領域２は、エピタキシャル成長層１５を深さ方向に貫通して半導体基板１４に接してもよい。エピタキシャル成長層１５の上部には、ドリフト領域２の周囲を囲むように、ｐ型の環状ウェル領域５が選択的に設けられている。環状ウェル領域５は、エピタキシャル成長層１５を深さ方向に貫通して半導体基板１４に接してもよい。環状ウェル領域５の上部には、ｐ＋型の第２コンタクト領域（第２ダイオード端子接触領域）４が選択的に設けられている。第２コンタクト領域４には、フィールド絶縁膜２１及び層間絶縁膜２２のコンタクトホールを介してアノード電極（第２ダイオード用電極）２３がオーミック接続されている。アノード電極２３は保護膜２５により覆われている。
【００４８】
ダイオード形成領域３１において、図３に模式的に示すように、ｎ−型のドリフト領域２とｐ型の環状ウェル領域５とのｐｎ接合により寄生ダイオードＤ１が構成され、この寄生ダイオードＤ１によりＨＶＪＴ１０２が構成されている。環状ウェル領域５は寄生ダイオードＤ１のアノード領域として機能し、第２コンタクト領域４は寄生ダイオードＤ１のアノードコンタクト領域として機能する。第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂのドリフト領域２及び中央ウェル領域３は、寄生ダイオードＤ１のカソード領域として機能し、第１コンタクト領域１１は、寄生ダイオードＤ１のカソードコンタクト領域として機能する。
【００４９】
図４は、図２に示した第１レベル変換素子１０ａを含むＢ−Ｂ´方向から見た断面図を示す。図２及び図４に示すように、ｐ型の半導体基板１４上に設けられたｐ型のエピタキシャル成長層１５には、ｎ型の中央ウェル領域３が選択的に設けられている。半導体基板１４と中央ウェル領域３との間には、ｎ型の埋込層１３が埋め込まれている。中央ウェル領域３を深さ方向に貫通するように、ｐ型のスリット領域１２が選択的に設けられている。スリット領域１２の底部は、半導体基板１４に接している。スリット領域１２は、中央ウェル領域３の一部が欠落したエピタキシャル成長層１５により形成されてもよい。
【００５０】
中央ウェル領域３の上部には、ｎ＋型の第１担体受領領域７ａが選択的に設けられている。第１担体受領領域７ａには、フィールド絶縁膜２１及び層間絶縁膜２２のコンタクトホールを介して担体受領電極（ドレイン電極）２７が接続されている。担体受領電極２７は保護膜２５により覆われている。
【００５１】
エピタキシャル成長層１５の上部には、中央ウェル領域３の周囲を囲むように、ｎ−型のドリフト領域２が選択的に設けられている。エピタキシャル成長層１５の上部にはドリフト領域２の周囲を囲むように、共通ベース領域として機能するｐ型の環状ウェル領域５が選択的に設けられている。環状ウェル領域５の上部には、ｎ＋型の第１担体供給領域８ａが選択的に設けられている。
【００５２】
環状ウェル領域５の上部には、ｐ＋型の第２コンタクト領域４が選択的に設けられている。第２コンタクト領域４は、第１担体供給領域８ａに接し、バックゲート領域として機能する。第１担体供給領域８ａ及び第２コンタクト領域４には、フィールド絶縁膜２１及び層間絶縁膜２２のコンタクトホールを介して担体供給電極（ソース電極）２６が接続されている。担体供給電極２６は保護膜２５により覆われている。担体供給電極２６は、アノード電極（第２ダイオード用電極）２３と共通の電極であり、接地電位端子ＧＮＤに電気的に接続されている。第１担体供給領域８ａとドリフト領域２とに挟まれた環状ウェル領域５上には、ゲート絶縁膜２０を介して第１ゲート電極（制御電極）９ａが設けられている。
【００５３】
実施形態に係る半導体集積回路では、図２の上側に示した第２コンタクト領域４と第１コンタクト領域１１が対向するダイオード形成領域３１に位置する埋込層１３よりも、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成部分に位置する埋込層１３が、環状ウェル領域５から離れるように配置されている。即ち、図２及び図３に示したダイオード形成領域３１における、ｐｎ接合ダイオードＤ１のアノード領域として機能する環状ウェル領域５と、埋込層１３との距離（第１距離）Ｌ１１が、図２及び図４に示した第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの共通ベース領域として機能する環状ウェル領域５と、埋込層１３との距離（第２距離）Ｌ１２よりも短い。例えば、第１距離Ｌ１１は、９０μｍ〜１００μｍ程度であり、第２距離Ｌ１２は、１００μｍ〜１１０μｍ程度である。
【００５４】
ダイオード形成領域３１の全てに亘って第１距離Ｌ１１が同じ長さでなくてもよく、例えば、ダイオード形成領域３１の一部の領域においてＬ１２と同じであってもよい。また、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域の全てに亘って第２距離Ｌ１２が同じ長さでなくてもよい。しかし、第１距離Ｌ１１のうちの最小値は、第２距離Ｌ１２のうちの最小値より短くする。即ち、第１コンタクト領域１１が形成されるダイオード形成領域３１における環状ウェル領域５と埋込層１３との第１距離Ｌ１１の内の最小値は、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域における環状ウェル領域５と埋込層１３との第２距離Ｌ１２の内の最小値よりも短い。
【００５５】
第１距離Ｌ１１が第２距離Ｌ１２より短い第１コンタクト領域１１の長さ（ダイオード形成領域３１の幅）Ｗ０は、どの程度ＥＳＤ耐量を向上させるかに応じて適宜決定される。第１距離Ｌ１１が第２距離Ｌ１２より短いダイオード形成領域３１の幅Ｗ０は、第１レベル変換素子１０ａのチャネル幅Ｗ１と第２レベル変換素子１０ｂのチェネル幅Ｗ２の和以上であると好ましい。さらには、チャネル幅Ｗ１とチャネル幅Ｗ２の和の２倍以上であるとさらに好ましい。
【００５６】
なお、図２では、中央ウェル領域３の矩形の平面パターンの１辺に位置するダイオード形成領域３１のみにおいて、第１距離Ｌ１１を第２距離Ｌ１２よりも短くしているが、中央ウェル領域３の周縁の第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂが形成されていない領域であれば、中央ウェル領域３の２辺、３辺又は４辺の位置に亘って、環状ウェル領域５と埋込層１３との距離を第１距離Ｌ１１としてもよい。例えば、図２の下側に示す中央ウェル領域３の１辺の位置において、環状ウェル領域５と埋込層１３との距離Ｌ１３が、第２距離Ｌ１２と同等である場合を例示しているが、環状ウェル領域５と埋込層１３との距離Ｌ１３を第１距離Ｌ１１としてもよい。
【００５７】
また、図２に示すように、ダイオード形成領域３１のドリフト長Ｌ１４と、第１レベル変換素子１０ａのドリフト長Ｌ１５及び第２レベル変換素子１０ｂのドリフト長Ｌ１６とは、略同一であってもよく、互いに異なっていてもよい。例えば、ダイオード形成領域３１のドリフト長Ｌ１４は、第１レベル変換素子１０ａのドリフト長Ｌ１５及び第２レベル変換素子１０ｂのドリフト長Ｌ１６よりも短くてもよい。例えば、ダイオード形成領域３１のドリフト長Ｌ１４は、第１コンタクト領域１１と第２コンタクト領域４との間の距離として定義される。第１レベル変換素子１０ａのドリフト長Ｌ１５は、第１レベル変換素子１０ａの第１担体供給領域８ａと第１担体受領領域７ａとの間の距離として定義される。第２レベル変換素子１０ｂのドリフト長Ｌ１６は、第２レベル変換素子１０ｂの第２担体供給領域８ｂと第２担体受領領域７ｂとの間の距離として定義される。
【００５８】
実施形態に係る半導体集積回路によれば、ダイオード形成領域３１における環状ウェル領域５と埋込層１３との第１距離Ｌ１１を、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域における環状ウェル領域５と埋込層１３との第２距離Ｌ１２よりも短くすることにより、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域の電界を緩和することができ、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域のオフ耐圧を、ダイオード形成領域３１のオフ耐圧よりも大きくすることができる。そのため、ＥＳＤサージが入力されて、同時にアバランシェ状態になった場合でも、アバランシェ電流は主として寄生構造を持たない寄生ダイオードＤ１を経由して流れる。寄生動作の原因となる寄生ダイオードＤ１のアバランシェ電流が、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂに流れ込むのを抑制できるため、半導体集積回路全体としてのＥＳＤ耐量を向上させることができる。
【００５９】
＜シミュレーション結果＞
図５及び図６に、図２のＡ−Ａ´方向から見た図３に対応するダイオード形成領域３１の断面、及び図２のＢ−Ｂ´方向から見た図４に対応する第１レベル変換素子１０ａの形成領域の断面における電界強度シミュレーション結果をそれぞれ示す。図５の丸で囲んだ領域Ａ１は、８５０Ｖ印加時のダイオード形成領域３１の電界集中ポイントを示す。図６の丸で囲んだ領域Ａ２は、１０００Ｖ印加時の第１レベル変換素子１０ａの形成領域の電界集中ポイントを示す。図５及び図６に示すように、埋込層１３の端部に電界が集中していることが分かる。
【００６０】
図７に、実施形態に係る半導体集積回路の耐圧シミュレーション結果を示す。図７の「Ａ−Ａ´」のプロファイルはダイオード形成領域３１の耐圧を示し、図７の「Ｂ−Ｂ´」のプロファイルは第１レベル変換素子１０ａの形成領域の耐圧を示す。図７に示すように、ダイオード形成領域３１の耐圧と比較して、第１レベル変換素子１０ａの形成領域の耐圧が高いことが分かる。
【００６１】
＜比較例＞
次に、図８〜図１０を参照して、第１〜第３比較例に係る半導体集積回路を説明する。まず、第１比較例に係る半導体集積回路は、図８に示すように、中央ウェル領域３の下方に図３に示した埋込層１３が無い点が、実施形態に係る半導体集積回路の構成と異なる。第１比較例に係る半導体集積回路では、図３に示したような、中央ウェル領域３の下方の埋込層１３が無いため、ハイサイド回路領域１０１の内部回路の寄生素子が動作し易い。これに対して、実施形態に係る半導体集積回路では、図３に示したように、中央ウェル領域３の下方の埋込層１３が有るため、ハイサイド回路領域１０１の内部回路の寄生素子の動作を抑制することができる。
【００６２】
また、第１比較例に係る半導体集積回路では、ダイオード形成領域３１のドリフト長Ｌ２１と第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂのドリフト長Ｌ２２を揃えており、オフ耐圧も等しい。オフ耐圧が等しいと、ＥＳＤサージ等が入力された場合、ダイオード形成領域３１と第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂが同時にアバランシェ状態に陥るため、ダイオード形成領域３１と第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂに略均一にアバランシェ電流が流れる。そのため、局所的な電流集中を起こしにくい。しかし、高耐圧ｎ型ＭＯＳＦＥＴ等の第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂではアバランシェ電流により寄生ｎｐｎバイポーラトランジスタがオンし、寄生動作が誘発されるため、ｐｎ接合ダイオードＤ１に比べて破壊しやすい。レベルシフト抵抗を調整することで第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂに流れるアバランシェ電流を制限し、この破壊耐量のアンバランスを解消する方法もあるが、その場合、レベルシフト抵抗を必要以上に大きくする必要があるため、設計上の制限を受けることになる。
【００６３】
これに対して、実施形態に係る半導体集積回路では、図２〜図４に示すように、ダイオード形成領域３１における環状ウェル領域５と埋込層１３との第１距離Ｌ１１を、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域における環状ウェル領域５と埋込層１３との第２距離Ｌ１２よりも短くすることにより、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの電界を緩和して、半導体集積回路全体のＥＳＤ耐量を向上させることができる。更に、レベルシフト抵抗だけでアバランシェ電流を制限する方法に比べて、設計上の自由度が高い。また、埋込層１３の配置によって、ダイオード形成領域３１と第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域との耐圧バランスを変えられるため、ＨＶＪＴ１０２を構成するドリフト領域（耐圧領域）２の幅（ドリフト長）自体の拡張等が不要で、チップ面積の増大を抑制することができる。
【００６４】
次に、第２比較例に係る半導体集積回路は、図９に示すように、ＨＶＪＴ１０２を構成するドリフト領域（耐圧領域）の内周面の一部を内側へ凸状に突出させることにより、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂのドリフト長Ｌ２２を拡大する点が、実施形態に係る半導体集積回路の構成と異なる。第２比較例に係る半導体集積回路では、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂが内側に突出することで、ハイサイド回路領域１０１の内部回路の有効面積が減少する。これに対して、実施形態に係る半導体集積回路では、ハイサイド回路領域１０１の内部回路の有効面積を減少させずに、半導体集積回路全体のＥＳＤ耐量を向上させることができる。
【００６５】
次に、第３比較例に係る半導体集積回路は、図１０に示すように、ドリフト領域２の外周面の一部を外側へ凸状に突出させることにより、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂのドリフト長Ｌ２２を拡大する点が、実施形態に係る半導体集積回路の構成と異なる。第３比較例に係る半導体集積回路では、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂが外側に突出することで、チップ面積が増大する。これに対して、実施形態に係る半導体集積回路では、チップ面積の増大を最小限に抑えつつ、半導体集積回路全体のＥＳＤ耐量を向上させることができる。
【００６６】
（第１変形例）
図１１は、図２に示した実施形態に係る半導体集積回路の平面レイアウトに対応する、実施形態の第１変形例に係る半導体集積回路の平面レイアウトを示す。図１２は、図１１に示したダイオード形成領域３１を含むＡ−Ａ´方向から見た断面図を示す。図１３は、図１１に示した第１レベル変換素子１０ａを含むＢ−Ｂ´方向から見た断面図を示す。第１変形例に係る半導体集積回路は、図１１及び図１２に示すように、第１コンタクト領域１１がドリフト領域２の上部に設けられている点が、図２及び図３に示した実施形態に係る半導体集積回路と異なる。即ち、第１コンタクト領域１１は、ドリフト領域２よりも内側に設けられていればよい。
【００６７】
更に、実施形態の第１変形例に係る半導体集積回路は、図１１及び図１３に示すように、第１レベル変換素子１０ａのｎ＋型の第１ドレイン領域（第１担体受領領域）７ａ及び第２レベル変換素子１０ｂのｎ＋型の第２ドレイン領域（第２担体受領領域）７ｂがドリフト領域２の上部にそれぞれ設けられている点が、図２及び図４に示した実施形態に係る半導体集積回路と異なる。即ち、第１担体受領領域７ａ及び第２担体受領領域７ｂは、ドリフト領域２よりも内側に設けられていればよい。そして、スリット領域１２は、ドリフト領域２を深さ方向に貫通するように設けられている。スリット領域１２の底部は、エピタキシャル成長層１５に接している。スリット領域１２は、ドリフト領域２の一部が欠落したエピタキシャル成長層１５により形成されてもよい。第１変形例に係る半導体集積回路の他の構成は、実施形態に係る半導体集積回路と同様であるので、重複した説明を省略する。
【００６８】
第１変形例に係る半導体集積回路によれば、実施形態に係る半導体集積回路と同様に、ダイオード形成領域３１における環状ウェル領域５と埋込層１３との第１距離Ｌ１１を、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域における環状ウェル領域５と埋込層１３との第２距離Ｌ１２よりも短くすることにより、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの電界を緩和して、半導体集積回路全体のＥＳＤ耐量を向上させることができる。
【００６９】
（第２変形例）
図１４及び図１５は、実施形態の第２変形例に係る半導体集積回路の断面図を示す。図１４は、図１２に示した第１変形例に係る半導体集積回路のダイオード形成領域３１を含む断面図に対応し、図１５は、図１３に示した第１変形例に係る半導体集積回路の第１レベル変換素子１０ａを含む断面図に対応する。
【００７０】
第２変形例に係る半導体集積回路は、図１４及び図１５に示すように、基体１ａが、ｐ型のＳｉからなる半導体基板１４と、半導体基板１４上のｎ型のＳｉからなるエピタキシャル成長層１６とから構成される点が、図１２及び図１３に示した第１変形例に係る半導体集積回路と異なる。図１４に示すように、ｎ＋型の第１コンタクト領域１１が、エピタキシャル成長層１６の上部に設けられている。図１５に示すように、エピタキシャル成長層１６は、第１レベル変換素子１０ａのドリフト領域を構成する。エピタキシャル成長層１６は、図１１に示したドリフト領域２と同様の環状の平面パターンを有する。そして、スリット領域１２は、エピタキシャル成長層１６を深さ方向に貫通するように設けられている。スリット領域１２の底部は、半導体基板１４に接している。スリット領域１２は、中央ウェル領域３を深さ方向に貫通するように設けられてもよい。この場合、図３及び図４のように、第１コンタクト領域１１、第１ドレイン領域７ａ及び第２ドレイン領域７ｂを中央ウェル領域３の上部に設けてもよい。第２変形例に係る半導体集積回路の他の構成は、実施形態に係る半導体集積回路と同様であるので、重複した説明を省略する。
【００７１】
第２変形例に係る半導体集積回路によれば、実施形態に係る半導体集積回路と同様に、ダイオード形成領域３１における環状ウェル領域５と埋込層１３との第１距離Ｌ１１を、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域における環状ウェル領域５と埋込層１３との第２距離Ｌ１２よりも短くすることにより、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの電界を緩和して、半導体集積回路全体のＥＳＤ耐量を向上させることができる。
【００７２】
（第３変形例）
図１６及び図１７は、実施形態の第３変形例に係る半導体集積回路の断面図を示す。図１６は、図１４に示した第２変形例に係る半導体集積回路のダイオード形成領域３１を含む断面図に対応し、図１７は、図１５に示した第２変形例に係る半導体集積回路の第１レベル変換素子１０ａを含む断面図に対応する。
【００７３】
第３変形例に係る半導体集積回路は、図１６及び図１７に示すように、基体１ａが、ｐ型のＳｉからなる半導体基板１４と、半導体基板１４上のｎ型のＳｉからなるエピタキシャル成長層１６とから構成される点では、図１４及び図１５に示した第２変形例に係る半導体集積回路と同様である。しかしながら、ｎ型のエピタキシャル成長層１６の上部に、エピタキシャル成長層１６よりも高不純物濃度のｎ−型の不純物添加領域（拡散領域）１７が更に設けられている点が、第２変形例に係る半導体集積回路と異なる。図１６に示すように、ｎ＋型の第１コンタクト領域１１が、拡散領域１７の上部に設けられている。図１７に示すように、拡散領域１７は、第１レベル変換素子１０ａのドリフト領域を構成する。拡散領域１７は、図１１に示したドリフト領域２と同様の環状の平面パターンを有する。
【００７４】
拡散領域１７は、中央ウェル領域３と接してもよい。この場合、スリット領域１２は、拡散領域１７とエピタキシャル成長層１６とを深さ方向に貫通するように設けられる。また、スリット領域１２は、中央ウェル領域３を深さ方向に貫通するように設けられてもよい。この場合、図３及び図４のように、第１コンタクト領域１１及び第１ドレイン領域７ａ及び第２ドレイン領域７ｂを中央ウェル領域３の上部に設けてもよい。第３変形例に係る半導体集積回路の他の構成は、第２変形例に係る半導体集積回路と同様であるので、重複した説明を省略する。
【００７５】
第３変形例に係る半導体集積回路によれば、実施形態に係る半導体集積回路と同様に、ダイオード形成領域３１における環状ウェル領域５と埋込層１３との第１距離Ｌ１１を、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域における環状ウェル領域５と埋込層１３との第２距離Ｌ１２よりも短くすることにより、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの電界を緩和して、半導体集積回路全体のＥＳＤ耐量を向上させることができる。
【００７６】
（第４変形例）
図１８は、図２に示した実施形態に係る半導体集積回路の平面レイアウトに対応する、実施形態の第４変形例に係る半導体集積回路の平面レイアウトを示す。第４変形例に係る半導体集積回路は、図１８に示すように、ｐ型のスリット領域１２ａ，１２ｂが第１レベル変換素子１０ａの第１担体受領領域７ａ及び第２レベル変換素子１０ｂの第２担体受領領域７ｂの周囲をそれぞれ囲むことにより、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂとハイサイド回路領域１０１とを電気的に分離する方式（分割リサーフ方式）を採用する点が、図２に示した寄生抵抗値調整方式を採用した実施形態に係る半導体集積回路と異なる。
【００７７】
図１８に示すように、ハイサイド回路領域１０１は、ｎ型の中央ウェル領域３に設けられている。中央ウェル領域３は、直線部と円弧部とからなる略矩形の平面パターンを有する。中央ウェル領域３の周囲の一部には、ｎ＋型の第１コンタクト領域１１ａ，１１ｂが設けられている。第１コンタクト領域１１ａは、中央ウェル領域３の１辺（上辺）に沿って直線状に設けられている。第１コンタクト領域１１ｂは、中央ウェル領域３の上辺に対向する１辺（下辺）に沿って直線状に設けられている。
【００７８】
中央ウェル領域３の周囲の他の一部には、ｐ型のスリット領域１２ａ，１２ｂが設けられている。スリット領域１２ａ，１２ｂは、中央ウェル領域３の対向する２辺（左辺及び右辺）に、互いに逆向きのＣ字状に設けられている。スリット領域１２ａ，１２ｂは、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂを囲むように設けられている。スリット領域１２ａ，１２ｂの端部は、環状ウェル領域５に接している。第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの構成は、図２に示した実施形態に係る半導体集積回路と同様であるので、重複した説明を省略する。
【００７９】
ＨＶＪＴ１０２には、中央ウェル領域３の周囲を囲むようにｎ−型のドリフト領域（耐圧領域）２が環状に設けられている。ドリフト領域２の外周側には、ｐ型の環状ウェル領域５が環状に設けられている。環状ウェル領域５の外周側には、ｐ＋型の第２コンタクト領域４が環状に設けられている。図１８の上側では、第１コンタクト領域１１ａと第２コンタクト領域４の一部が対向するダイオード形成領域３１が設けられている。図１８の下側では、第１コンタクト領域１１ｂが第２コンタクト領域４の一部と対向するダイオード形成領域３２が設けられている。
【００８０】
図１８に示したダイオード形成領域３１を含むＡ−Ａ´方向から見た断面は、図３に示した実施形態に係る半導体集積回路の断面図と同様である。図１８に示した第１レベル変換素子１０ａを含むＢ−Ｂ´方向から見た断面は、図４に示した実施形態に係る半導体集積回路の断面図と同様である。
【００８１】
図１８では、中央ウェル領域３の下方に設けられたｎ型の埋込層１３ａの平面パターンの位置を破線で模式的に示している。埋込層１３ａは、略矩形の平面パターンを有する。第４変形例に係る半導体集積回路では、ダイオード形成領域３１，３２における環状ウェル領域５と埋込層１３ａとの第１距離Ｌ３１が、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域における環状ウェル領域５と埋込層１３ａとの第２距離Ｌ３２よりもそれぞれ短い。第４変形例に係る半導体集積回路の他の構成は、実施形態に係る半導体集積回路と同様であるので、重複した説明を省略する。
【００８２】
第４変形例に係る半導体集積回路によれば、実施形態に係る半導体集積回路と同様に、ダイオード形成領域３１，３２における環状ウェル領域５と埋込層１３ａとの第１距離Ｌ３１を、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域における環状ウェル領域５と埋込層１３ａとの第２距離Ｌ３２よりも短くすることにより、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの電界を緩和して、半導体集積回路全体のＥＳＤ耐量を向上させることができる。
【００８３】
（第５変形例）
図１９は、図１８に示した第４変形例に係る半導体集積回路の平面レイアウトに対応する、実施形態の第５変形例に係る半導体集積回路の平面レイアウトを示す。第５変形例に係る半導体集積回路は、図１９に示すように、ｐ型のスリット領域１２ａ，１２ｂが第１レベル変換素子１０ａの第１担体受領領域７ａ及び第２レベル変換素子１０ｂの第２担体受領領域７ｂの周囲をそれぞれ囲むことにより、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂとハイサイド回路領域１０１とを電気的に分離する方式（分割リサーフ方式）を採用する点は、図１８に示した第４変形例に係る半導体集積回路と同様である。
【００８４】
しかしながら、第５変形例に係る半導体集積回路は、図１９に示すように、ｎ型の中央ウェル領域３の４隅に、ｎ＋型の第１コンタクト領域１１ｃ，１１ｄ，１１ｅ，１１ｆが更に設けられている点が、図１８に示した第４変形例に係る半導体集積回路と異なる。第１コンタクト領域１１ｄ，１１ｆは、第１レベル変換素子１０ａと同じ中央ウェル領域３の右辺側に設けられている。第１コンタクト領域１１ｃ，１１ｅは、第２レベル変換素子１０ｂと同じ中央ウェル領域３の左辺側に設けられている。第１コンタクト領域１１ｃ〜１１ｆは、環状のｐ＋型の第２コンタクト領域４の一部とそれぞれ対向し、ダイオード形成領域３３，３４，３５，３６をそれぞれ構成している。
【００８５】
なお、第１コンタクト領域１１ｃ〜１１ｆは、例えば略矩形状又は直線状の平面パターンを有するが、第１コンタクト領域１１ｃ〜１１ｆの平面パターンはこれに限定されない。また、第１コンタクト領域１１ｃ，１１ｄと第１コンタクト領域１１ａとを接続し、一体の第１コンタクト領域としてもよい。また、第１コンタクト領域１１ｅ，１１ｆと第１コンタクト領域１１ｂとを接続し、一体の第１コンタクト領域としてもよい。
【００８６】
更に、第５変形例に係る半導体集積回路は、図１９に破線で模式的に示すように、埋込層１３ａの平面パターンが、矩形パターンの左辺及び右辺の中央部を内側に窪ませた形状である点が、図１８に示した第４変形例に係る半導体集積回路と異なる。埋込層１３ａは、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域に近づくにつれてｐ型の環状ウェル領域５から離れるように内側に窪んでいき、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域において最も環状ウェル領域５から離れるように設けられている。
【００８７】
第５変形例に係る半導体集積回路では、ダイオード形成領域３１〜３６における環状ウェル領域５と埋込層１３ａとの第１距離Ｌ３１が、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域における環状ウェル領域５と埋込層１３ａとの第２距離Ｌ３２よりもそれぞれ短い。即ち、埋込層１３ａの矩形パターンの一部を内側に窪ませる（後退させる）ことにより、第２距離Ｌ３２とした第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域の近傍に、第１距離Ｌ３１としたダイオード形成領域３３〜３６を設けることができる。第５変形例に係る半導体集積回路の他の構成は、第４変形例に係る半導体集積回路と同様であるので、重複した説明を省略する。
【００８８】
第５変形例に係る半導体集積回路によれば、実施形態に係る半導体集積回路と同様に、ダイオード形成領域３１における環状ウェル領域５と埋込層１３との第１距離Ｌ３１を、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域における環状ウェル領域５と埋込層１３との第２距離Ｌ３２よりも短くすることにより、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの電界を緩和して、半導体集積回路全体のＥＳＤ耐量を向上させることができる。
【００８９】
更に、埋込層１３ａを、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域に近づくにつれてｐ型の環状ウェル領域５から徐々に離れるように設けることにより、局所的な電界の集中を防止することができる。更に、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域の近傍に、環状ウェル領域５と埋込層１３との距離を第１距離Ｌ３１としたダイオード形成領域３３〜３６を形成し易くなる。
【００９０】
（第６変形例）
図２０は、図１８に示した第４変形例に係る半導体集積回路の平面レイアウトに対応する、実施形態の第６変形例に係る半導体集積回路の平面レイアウトを示す。図２１は、図２０の上側に示す、第２コンタクト領域４と第１コンタクト領域１１が対向する領域（ダイオード形成領域）３１を含むＡ−Ａ´方向から見た断面図を示す。図２２は、図２０に示した第１レベル変換素子１０ａを含むＢ−Ｂ´方向から見た断面図を示す。第６変形例に係る半導体集積回路は、図２０に示すように、ｐ型のスリット領域１２ａ，１２ｂにより、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂとハイサイド回路領域１０１とを電気的に分離する方式（分割リサーフ方式）を採用する点は、図１８に示した第４変形例に係る半導体集積回路と同様である。
【００９１】
しかしながら、第６変形例に係る半導体集積回路は、図２１に示すように、環状ウェル領域５はその内側に浅い領域５ｃを備える点が、図１８に示した第４変形例に係る半導体集積回路と異なる。浅い領域５ｃの上部にｐ＋型の第２コンタクト領域４が設けられている。
【００９２】
また、図２０及び図２２に示すように、第１レベル変換素子１０ａの形成領域において、環状ウェル領域５よりも内側に環状ウェル領域５と離れて形成されたｐ型のベース領域５ａを備える点が、図１８に示した第４変形例に係る半導体集積回路と異なる。ベース領域５ａの不純物濃度は、環状ウェル領域５の不純物濃度と同一であってよく、或いは環状ウェル領域５の不純物濃度より高くてもよい。ベース領域５ａの上部に、ｎ＋型の第１担体供給領域８ａ及びｎ＋型のコンタクト領域４ａが互いに接するように設けられている。コンタクト領域４ａの不純物濃度は、第２コンタクト領域４の不純物濃度と同一であってよい。アノード電極２３と担体供給電極２６は分離されており、担体供給電極２６は、抵抗素子を介して接地電位端子ＧＮＤに電気的に接続される。
【００９３】
図２０に示した第２レベル変換素子１０ｂも、第１レベル変換素子１０ａと鏡像関係で同様の構成を有する。第２レベル変換素子１０ｂは、環状ウェル領域５よりも内側に環状ウェル領域５と離れて形成されたｐ型のベース領域５ｂを備える。ベース領域５ｂの上部に、ｎ＋型の第２担体供給領域８ｂ及びｎ＋型のコンタクト領域４ｂが互いに接するように設けられている。
【００９４】
このような構成の場合、ダイオード形成領域３１における第１距離Ｌ４１は、浅い領域５ｃと埋込層１３との距離であり、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域における第２距離Ｌ４２は、ベース領域５ａ，５ｂと埋込層１３との距離である。第１距離Ｌ４１は、第２距離Ｌ４２より短い。第６変形例に係る半導体集積回路の他の構成は、第４変形例に係る半導体集積回路と同様であるので、重複した説明を省略する。
【００９５】
第６変形例に係る半導体集積回路によれば、実施形態に係る半導体集積回路と同様に、ダイオード形成領域３１における第１距離Ｌ４１を、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域における第２距離Ｌ４２よりも短くすることにより、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの電界を緩和して、半導体集積回路全体のＥＳＤ耐量を向上させることができる。
【００９６】
第６変形例に係る半導体集積回路では、環状ウェル領域５とベース領域５ａ，５ｂとは離れて形成されているが、ベース領域５ａ，５ｂを環状ウェル領域５と接続して浅いベース領域を備えた環状ウェル領域５としてもよい。この場合、アノード電極２３と担体供給電極２６は共通の電極となり、接地電位端子ＧＮＤに電気的に接続される。
【００９７】
また、第６変形例に係る半導体集積回路では、分割リサーフ方式について説明したが、上記した寄生抵抗値調整方式にも適用できる。
【００９８】
（第７変形例）
図２３は、図２に示した実施形態に係る半導体集積回路の平面レイアウトに対応する、実施形態の第７変形例に係る半導体集積回路の平面レイアウトを示す。ハイサイド回路領域１０１は、ｎ型の中央ウェル領域３に設けられている。中央ウェル領域３は、略矩形の平面パターンを有する。ＨＶＪＴ１０２には、中央ウェル領域３の周囲を囲むようにｎ−型のドリフト領域（耐圧領域）２が環状（枠状）に設けられている。ドリフト領域２の外周側には、ｐ型の環状ウェル領域５が環状に設けられている。
【００９９】
図２３では、中央ウェル領域３の下方に設けられたｎ型の埋込層１３の平面パターンの位置を破線で模式的に示している。この破線は、ハイサイド回路領域１０１の平面パターンの外周と一致する。埋込層１３は、略矩形の平面パターンを有する。ダイオード形成領域３１における環状ウェル領域５と埋込層１３との第１距離Ｌ１１は、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域における環状ウェル領域５と埋込層１３との第２距離Ｌ１２よりもそれぞれ短い。
【０１００】
平面パターン上、埋込層１３の略矩形の４つの角部の曲率半径Ｒは、中央ウェル領域３の略矩形の角部の曲率半径ｒ１よりも大きいことが望ましい。また、例えば、ダイオード形成領域の耐圧が８２５Ｖの場合、埋込層１３の略矩形の４つの角部の曲率半径Ｒは、８０μｍ以上程度であることが好ましく、中央ウェル領域３の曲率半径ｒ１は、例えば５０μｍ〜６０μｍ程度が望ましい。埋込層１３の曲率半径Ｒが中央ウェル領域３の曲率半径ｒ１よりも小さい場合には、埋込層１３の角部で電界が集中するため、ダイオード形成領域３１でアバランシェ電流が流れる前に、埋込層１３の角部でアバランシェ電流が流れる。そこで、埋込層１３の曲率半径Ｒを中央ウェル領域３の曲率半径ｒ１よりも大きくすることで、埋込層１３の角部における電界を緩和することができ、埋込層１３の角部における耐圧を、ダイオード形成領域３１における耐圧よりも高くすることができる。
【０１０１】
図２３に示したダイオード形成領域３１を含むＡ−Ａ´方向から見た断面は、図３に示した実施形態に係る半導体集積回路の断面図と同様である。図２３に示した第１レベル変換素子１０ａを含むＢ−Ｂ´方向から見た断面は、図４に示した実施形態に係る半導体集積回路の断面図と同様である。第７変形例に係る半導体集積回路の他の構成は、実施形態に係る半導体集積回路と同様であるので、重複した説明を省略する。
【０１０２】
図２４は、埋込層１３の曲率半径Ｒと耐圧の関係を示すグラフである。図２４では、半導体集積回路の定格電圧が６００Ｖの場合について示している。図１に示した回路図の端子ＶＳに印加されるサージ電圧によって、半導体集積回路の耐圧が設定され、８２０Ｖに設定されている。埋込層１３の曲率半径Ｒが大きいほど、埋込層１３の角部での電界が緩和するため、耐圧が大きくなっている。このため、要求される耐圧が高いほど、埋込層１３の曲率半径Ｒを大きくすることが好ましい。図２４中に破線で示すように、ダイオード形成領域３１の耐圧が８２５Ｖである場合、埋込層１３の曲率半径Ｒを８０μｍ以上とすることにより、埋込層１３の耐圧がダイオード形成領域３１の耐圧よりも大きくなる。
【０１０３】
図２５は、図２３に示した第７変形例に係る半導体集積回路の平面レイアウトと同様の平面レイアウトであるが、埋込層１３の略矩形の角部の曲率半径Ｒと、ドリフト領域２の外側の角部の曲率半径ｒ２を模式的に示している。平面パターン上、埋込層１３の曲率半径Ｒは、ドリフト領域２の曲率半径ｒ２よりも大きくてもよい。ドリフト領域２の曲率半径ｒ２は、図２３に示した中央ウェル領域３の曲率半径ｒ１よりも大きく、例えば１００μｍ程度である。
【０１０４】
第７変形例に係る半導体集積回路によれば、実施形態に係る半導体集積回路と同様に、ダイオード形成領域３１における環状ウェル領域５と埋込層１３との第１距離Ｌ１１を、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域における環状ウェル領域５と埋込層１３との第２距離Ｌ１２よりも短くすることにより、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの電界を緩和して、半導体集積回路全体のＥＳＤ耐量を向上させることができる。
【０１０５】
更に、ダイオード形成領域３１における耐圧が高くても、埋込層１３の曲率半径Ｒを中央ウェル領域３の曲率半径ｒ１よりも大きくし、埋込層１３の曲率半径Ｒを８０μｍ以上とすることで、埋込層１３の角部における電界を緩和することができる。これにより、埋込層１３の角部における耐圧を、ダイオード形成領域３１における耐圧よりも高くすることができる。なお、第７変形例に係る半導体集積回路として、寄生抵抗値調整方式を採用した構造を例示したが、分割リサーフ方式を採用した構造にも適用可能である。
【０１０６】
（第８変形例）
図２６は、図１１に示した第１変形例に係る半導体集積回路の平面レイアウトに対応する、実施形態の第８変形例に係る半導体集積回路の平面レイアウトを示す。図２６に示したダイオード形成領域３１を含むＡ−Ａ´方向から見た断面を図２７に示し、図２６に示した第１レベル変換素子１０ａを含むＢ−Ｂ´方向から見た断面を図２８に示す。
【０１０７】
図２６〜図２８に示すように、第８変形例に係る半導体集積回路は、ハイサイド回路領域１０１にｎ型の中央ウェル領域３に設けられていない点が、図１１に示した第１変形例に係る半導体集積回路と異なる。更に、第８変形例に係る半導体集積回路は、ドリフト領域１６がｎ型のエピタキシャル成長層である点が、図１１に示した第１変形例に係る半導体集積回路と異なる。ドリフト領域１６と環状ウェル領域５とのｐｎ接合部の表面露出部（ＨＶＪＴ１０２の外周）の平面レイアウトは、略矩形の平面パターンを有する。これをドリフト領域１６の平面パターンとする。なお、ドリフト領域１６はｎ型のエピタキシャル成長層に限定されず、例えば実施形態に係る半導体集積回路と同様に、ｐ型のエピタキシャル成長層に形成したｎ−型の拡散領域であってもよい。
【０１０８】
更に、第８変形例に係る半導体集積回路は、ドリフト領域１６の上部にｎ型のバッファ層１８が環状（枠状）に設けられている点が、図１１に示した第１変形例に係る半導体集積回路と異なる。バッファ層１８の上部に、ｎ＋型のコンタクト領域１１１が環状（枠状）に設けられている。バッファ層１８は必要に応じて設ければよく、設けなくてもよい。
【０１０９】
図２６に示すように、平面パターン上、埋込層１３の曲率半径Ｒは、ドリフト領域１６の略矩形の角部の曲率半径ｒ２よりも大きいことが望ましい。ドリフト領域１６の曲率半径ｒ２は、例えば１００μｍ程度である。第８変形例に係る半導体集積回路の他の構成は、第１変形例に係る半導体集積回路と同様であるので、重複した説明を省略する。
【０１１０】
第８変形例に係る半導体集積回路によれば、実施形態に係る半導体集積回路と同様に、ダイオード形成領域３１における環状ウェル領域５と埋込層１３との第１距離Ｌ１１を、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの形成領域における環状ウェル領域５と埋込層１３との第２距離Ｌ１２よりも短くすることにより、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂの電界を緩和して、半導体集積回路全体のＥＳＤ耐量を向上させることができる。
【０１１１】
更に、ダイオード形成領域３１における耐圧が高くても、埋込層１３の曲率半径Ｒをドリフト領域１６の略矩形の角部の曲率半径ｒ２よりも大きくすることで、埋込層１３の角部における電界を緩和することができる。これにより、埋込層１３の角部における耐圧を、ダイオード形成領域３１における耐圧よりも高くすることができる。なお、第８変形例に係る半導体集積回路として、寄生抵抗値調整方式を採用した構造を例示したが、分割リサーフ方式を採用した構造にも適用可能である。
【０１１２】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【０１１３】
例えば、実施形態においては、第１レベル変換素子１０ａと第２レベル変換素子１０ｂの２つの能動素子を有する場合を主に例示的に示したが、レベルシフタを構成する能動素子の数は少なくとも１個あればよく、３つでも、５つ以上でも構わない。
【０１１４】
また、実施形態においては、基体１としてＳｉ基板を用いた半導体集積回路を例示したが、実施形態で説明した技術的思想は、ガリウムヒ素（ＧａＡｓ）等の化合物半導体を用いた半導体集積回路にも適用可能である。更に、実施形態で説明した技術的思想は、ＳｉＣ、窒化ガリウム（ＧａＮ）又はダイヤモンド等のワイドバンドギャップ半導体を用いた半導体集積回路にも適用可能である。更に、インジウムアンチモン（ＩｎＳｂ）等のナローギャップ半導体や半金属等を用いた半導体集積回路にも適用可能である。
【０１１５】
また、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂとハイサイド回路領域１０１の内部回路のスリット領域１２の形成方法は、寄生抵抗値調整方式及び分割リサーフ方式のいずれの方式を採用してもよい。例えば、図１８に示したｐ型のスリット領域１２ａ，１２ｂの代わりに、絶縁膜等を充填したトレンチにより、第１レベル変換素子１０ａ及び第２レベル変換素子１０ｂとハイサイド回路領域１０１の内部回路とを分離した構造であってもよい。
【０１１６】
このように、上記実施形態が開示する技術内容の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本発明に含まれ得ることが明らかとなろう。また、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の例示的説明から妥当な、特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【０１１７】
１，１ａ…基体
２…ドリフト領域
３…中央ウェル領域
４，４ａ，４ｂ，１１，１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１１…コンタクト領域
５…環状ウェル領域
５ａ，５ｂ…ベース領域
７ａ，７ｂ…担体受領領域
８ａ，８ｂ…担体供給領域
９ａ，９ｂ…ゲート電極
１０ａ，１０ｂ…第１レベル変換素子
１２，１２ａ，１２ｂ…スリット領域
１３，１３ａ…埋込層
１４…半導体基板
１５，１６…エピタキシャル成長層
１７…拡散領域
２０…ゲート絶縁膜
２１…フィールド絶縁膜
２２…層間絶縁膜
２３…アノード電極
２４…カソード電極
２５…保護膜
２６…ソース電極
２７…ドレイン電極
３１，３２，３３，３４，３５，３６…ダイオード形成領域
４１…ローサイド回路
４２…レベルシフト回路
４３…ハイサイド回路
４５…ｐＭＯＳトランジスタ
４６…ｎＭＯＳトランジスタ
５０…半導体集積回路
６０…電力変換部
６１…接続点
６５…ブートストラップダイオード
６６…ブートストラップコンデンサ
６７…負荷
６８…レベルシフト抵抗
６９…レベルシフタ
７０…保護ダイオード
１０１…ハイサイド回路領域
１０２…ＨＶＪＴ
１０３…ローサイド回路領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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