(57)【要約】【課題】例えば、より不都合の少ない新規な構成を備えた半導体メモリおよびその製造方法を得る。【解決手段】実施形態の半導体メモリは、例えば、基板と、メモリ素子と、コントローラと、遮蔽層と、を備えている。基板は、第一面を有する。メモリ素子は、第一面上に実装される。コントローラは、第一面上に実装される。遮蔽層は、第一面上に設けられ、第一面とコントローラの少なくとも一部との間に位置され、アルファ線の飛来を抑制する。【選択図】図１
2020047714.tif 000002
【特許請求の範囲】
【請求項１】
第一面を有した基板と、
前記第一面上に実装されたメモリ素子と、
前記第一面上に実装されたコントローラと、
前記第一面上に設けられ、前記第一面と前記コントローラの少なくとも一部との間に位置され、アルファ線の飛来を抑制する遮蔽層と、
を備えた、半導体メモリ。
【請求項２】
第一面を有した基板と、
前記第一面上に実装されたメモリ素子と、
前記第一面上に実装されたコントローラと、
前記第一面上に接着層を介して取り付けられ、前記第一面と前記コントローラの少なくとも一部との間に位置され、アルファ線の飛来を抑制する遮蔽層と、
を備えた、半導体メモリ。
【請求項３】
第一面と、当該第一面の反対側の第二面と、前記第一面と前記第二面との間に位置されアルファ線を放射する成分を含有する第一層と、前記第一面と前記第一層との間に位置されアルファ線を遮蔽する遮蔽層と、を有した基板と、
前記第一面上に実装されたメモリ素子と、
前記第一面の法線方向に前記遮蔽層と重なる位置で、前記第一面上に実装されたコントローラと、
を備えた、半導体メモリ。
【請求項４】
第一面を有した基板と、
前記第一面上に実装されたメモリ素子と、
前記第一面と面する第三面と、当該第三面上に設けられアルファ線の飛来を抑制する遮蔽層と、を有し、当該遮蔽層が前記第一面と面するように当該第一面上に実装されたコントローラと、
を備えた、半導体メモリ。
【請求項５】
前記遮蔽層は、厚さが２３マイクロメートル以上の銅薄膜である、請求項１〜４のうちいずれか一つに記載の半導体メモリ。
【請求項６】
前記コントローラは、ランダムアクセスメモリが設けられたランダムアクセスメモリ領域を含み、
前記遮蔽層は、前記第一面の法線方向において前記ランダムアクセスメモリ領域と重なる、請求項１〜５のうちいずれか一つに記載の半導体メモリ。
【請求項７】
基板の第一面上にメモリ素子を実装し、
前記第一面上にアルファ線を遮蔽する遮蔽層を設け、
少なくとも一部が前記遮蔽層と重なるよう、前記第一面上にコントローラを実装する、
半導体メモリの製造方法。
【請求項８】
基板の第一面上にメモリ素子を実装し、
前記第一面上に接着層を介してアルファ線を遮蔽する遮蔽層を設け、
少なくとも一部が前記遮蔽層と重なるよう、前記第一面上にコントローラを実装する、半導体メモリの製造方法。
【請求項９】
第一面と、当該第一面の反対側の第二面と、前記第一面と前記第二面との間に位置されアルファ線を放射する成分を含有する第一層と、前記第一面と前記第一層との間に位置されアルファ線を遮蔽する遮蔽層と、を有した基板の、前記第一面上にメモリ素子を実装し、
前記第一面の法線方向に前記遮蔽層と重なるよう、コントローラを前記第一面上に実装する、半導体メモリの製造方法。
【請求項１０】
基板の第一面上にメモリ素子を実装し、
第三面と、当該第三面上に設けられアルファ線を遮蔽する遮蔽層と、を有したコントローラを、前記遮蔽層が前記第一面と面するよう、前記第一面上に実装する、半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体メモリおよびその製造方法に関する。
【背景技術】
【０００２】
従来、複数のメモリ素子と当該メモリ素子からのデータのリードおよびメモリ素子へのデータのライトを制御するコントローラとを一体に有した半導体メモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−５４８７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
この種の半導体メモリでは、より不都合の少ない新規な構成を備えた半導体メモリおよびその製造方法が得られれば、有益である。
【課題を解決するための手段】
【０００５】
実施形態の半導体メモリは、例えば、基板と、メモリ素子と、コントローラと、遮蔽層と、を備えている。基板は、第一面を有する。メモリ素子は、第一面上に実装される。コントローラは、第一面上に実装される。遮蔽層は、第一面上に設けられ、第一面とコントローラの少なくとも一部との間に位置され、アルファ線の飛来を抑制する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態の半導体メモリの例示的かつ模式的な断面図である。
【図２】図２は、第１実施形態の半導体メモリに含まれる基板の例示的かつ模式的な断面図である。
【図３】図３は、アルファ粒子のエネルギと各材料中の飛程との相関関係を示すグラフである。
【図４】図４は、第１実施形態の半導体メモリの製造方法の一工程における構成の断面図である。
【図５】図５は、第１実施形態の半導体メモリの製造方法に含まれる図４より後の一工程における構成の断面図である。
【図６】図６は、第２実施形態の半導体メモリの例示的かつ模式的な断面図である。
【図７】図７は、第２実施形態の半導体メモリの製造方法の一工程における構成の断面図である。
【図８】図８は、第２実施形態の半導体メモリの製造方法に含まれる図７より後の一工程における構成の断面図である。
【図９】図９は、第３実施形態の半導体メモリの例示的かつ模式的な断面図である。
【図１０】図１０は、第３実施形態の半導体メモリの製造方法の一工程における構成の断面図である。
【図１１】図１１は、第４実施形態の半導体メモリの例示的かつ模式的な断面図である。
【図１２】図１２は、第４実施形態の半導体メモリの製造方法の一工程における構成の断面図である。
【図１３】図１３は、実施形態の変形例の半導体メモリの一部の例示的かつ模式的な平面図である。
【発明を実施するための形態】
【０００７】
以下、半導体メモリの例示的な実施形態が開示される。以下に示される実施形態の構成や方法（技術的特徴）、ならびに当該構成や方法によってもたらされる作用および結果（効果）は、一例である。また、以下に例示される複数の実施形態には、同様の構成が含まれている。よって、各実施形態では、同様の構成に基づく同様の作用および効果が得られる。なお、以下では、当該同様の構成要素には共通の符号が付与され、重複する説明が省略される。
【０００８】
また、各図には、便宜上、方向を示す矢印が記載されている。方向Ｘ、方向Ｙ、および方向Ｚは、互いに直交している。方向Ｘおよび方向Ｙは、基板１０の裏面１０ａおよび表面１０ｂに沿う方向であり、方向Ｚは、基板１０の裏面１０ａおよび表面１０ｂの法線方向、言い換えると基板１０の厚さ方向である。また、以下では、便宜上、基板１０の表面１０ｂが向く方向、すなわち図１の上方が、単に上方と称され、基板１０の裏面１０ａが向く方向、すなわち図１の下方が、単に下方と称されうる。また、方向Ｘは、各図における右方向である。
【０００９】
［第１実施形態］
図１は、半導体メモリ１Ａの方向Ｚに沿う断面図である。図２は、基板１０の方向Ｚに沿う断面図である。
【００１０】
図１に示されるように、半導体メモリ１Ａは、基板１０、コントローラ２０、メモリ素子３０、およびカバー層４０を備えている。
【００１１】
図２に示されるように、基板１０は、回路基板であり、例えば、プリント配線板である。基板１０は、扁平な板状の形状を有し、互いに平行な裏面１０ａおよび表面１０ｂを有している。裏面１０ａおよび表面１０ｂは、いずれも方向Ｚと交差するとともに、方向Ｚと略直交している。基板１０は、例えば、多層基板やビルドアップ基板である。また、基板１０は、例えば、ガラスエポキシ基板のような有機基板である。
【００１２】
図２に示されるように、基板１０は、絶縁層１１と、導体１２と、を有している。絶縁層１１は、ガラスやエポキシ樹脂のような絶縁性材料によって作られている。導体１２は、銅のような導電性の高い金属材料によって作られている。導体１２は、配線パターン１２ａ（導体層）や貫通電極１２ｂを有している。貫通電極１２ｂは、例えば、スルーホールや、ビアである。絶縁層１１は、第一層の一例である。
【００１３】
基板１０の表面１０ｂ上には、部分的に、銅薄膜６０Ａが設けられている。銅薄膜６０Ａは、表面１０ｂのレジスト上に設けられており、基板１０の導体１２とは電気的に接続されていない、言い換えるとレジストにより基板１０の導体１２とは絶縁されている。銅薄膜６０Ａは、基板１０外に設けられている。
【００１４】
図１に示されるコントローラ２０は、メモリ素子３０からのデータのリードおよびメモリ素子３０へのデータのライトを制御する。コントローラ２０は、当該リードおよびライト以外の制御を実行してもよい。また、コントローラ２０は、扁平な直方体状の形状を有し、互いに並行な裏面２０ａおよび表面２０ｂを有している。裏面２０ａおよび表面２０ｂは、いずれも方向Ｚと交差するとともに、方向Ｚと略直交している。
【００１５】
コントローラ２０は、基板１０の表面１０ｂ上に実装されている。コントローラ２０は、例えば、ダイアタッチフィルム５１（ＤＡＦ５１）を介して銅薄膜６０Ａ上に接着されている。すなわち、ＤＡＦ５１は、銅薄膜６０Ａと裏面２０ａとの間に介在し、当該銅薄膜６０Ａと裏面２０ａとを接着している。なお、銅薄膜６０Ａは、基板１０の表面１０ｂとコントローラ２０の裏面２０ａの少なくとも一部との間に介在すればよい。すなわち、銅薄膜６０Ａは、コントローラ２０の裏面２０ａより狭くてもよいし、銅薄膜６０Ａと裏面２０ａとが方向Ｚと直交する方向にずれていてもよい。そのような場合、ＤＡＦ５１は、銅薄膜６０Ａおよび基板１０の表面１０ｂと裏面２０ａとの間に介在し、当該銅薄膜６０Ａおよび表面１０ｂと裏面２０ａとを接着している。ＤＡＦ５１は、接着層とも称されうる。
【００１６】
ＤＡＦ５１は、コントローラ２０の製造工程において複数のコントローラ２０の領域を一体に有したウエハ（不図示）の裏面に設けられる。ダイシングによってウエハを切断し複数のコントローラ２０に分けることにより、ＤＡＦ５１は、各コントローラ２０の裏面２０ａに設けられる。また、コントローラ２０は、ボンディングワイヤ２１を介して基板１０の例えば配線パターンのような導体部（不図示）と、電気的に接続されている。
【００１７】
有機基板として構成された基板１０の絶縁層１１のガラス等の中に含まれる微量な成分（放射性物質）は、アルファ線を放射することがある。アルファ線は、コントローラ２０に内蔵されるstatic  random  access  memory（ＳＲＡＭ）のようなＲＡＭに、データエラー（ソフトエラー）を生じさせることがある。そこで、本実施形態では、基板１０の表面１０ｂとコントローラ２０との間に、アルファ線の飛来を抑制する銅薄膜６０Ａが設けられている。銅薄膜６０Ａは、遮蔽層の一例である。
【００１８】
図３は、アルファ粒子のエネルギと各材料（Ｓｉ，Ｃｕ）中での飛程（飛距離）との相関関係を示すグラフである。図３のグラフから、銅（Ｃｕ）中でのアルファ線の飛程は、シリコン（Ｓｉ）中でのアルファ線の飛程よりも短いことがわかる。これは、シリコンは比較的厚くしなければアルファ線の飛来を抑制し難く、銅は比較的薄くてもアルファ線の飛来を抑制しやすいことを意味している。また、有機基板に含まれる放射性物質（典型的には、２３５Ｕ、２３８Ｕ、２３２Ｔｈなど）から出射されるアルファ線のエネルギは、４〜９［ＭｅＶ］の範囲である、すなわち、最大９［ＭｅＶ］であることが、判明している。図３から、９［ＭｅＶ］のアルファ線の銅材料中での飛程は、２３［μｍ］である。以上より、銅薄膜６０Ａの厚さが２３［μｍ］以上であれば、基板１０から出射されるアルファ線をほぼ遮蔽することができることになる。
【００１９】
図１に示されるメモリ素子３０は、不揮発性のメモリであって、例えば、ＮＡＮＤ型フラッシュメモリである。メモリ素子３０は、扁平な直方体状の形状を有し、互いに並行な裏面３０ａおよび表面３０ｂを有している。裏面３０ａおよび表面３０ｂは、いずれも方向Ｚと交差しており、本実施形態では方向Ｚと略直交している。
【００２０】
二つのメモリ素子３０Ａ，３０Ｂ（３０）は、基板１０の表面１０ｂ上に実装されている。二つのメモリ素子３０Ａ，３０Ｂは、方向Ｚに積層されている。なお、半導体メモリ１Ａでは、三つ以上のメモリ素子３０が積層されてもよいし、表面１０ｂ上の複数の位置にそれぞれメモリ素子３０が設けられてもよいし、表面１０ｂ上の複数の位置で複数のメモリ素子３０が積層されてもよい。また、一つ以上のメモリ素子３０は、コントローラ２０を覆ってもよい。
【００２１】
二つのメモリ素子３０のうち基板１０に近いメモリ素子３０Ａは、ＤＡＦ５２を介して表面１０ｂ上に接着されている。ＤＡＦ５２は、表面１０ｂとメモリ素子３０Ａの裏面３０ａとの間に介在し、当該表面１０ｂと裏面３０ａとを接着している。二つのメモリ素子３０のうち基板１０から遠いもう一つのメモリ素子３０Ｂは、ＤＡＦ５３を介してメモリ素子３０Ａの表面３０ｂ上に接着されている。ＤＡＦ５３は、メモリ素子３０Ａの表面３０ｂとメモリ素子３０Ｂの裏面３０ａとの間に介在し、当該表面３０ｂと裏面３０ａとを接着している。ＤＡＦ５２，５３は、接着層とも称されうる。
【００２２】
ＤＡＦ５２，５３は、メモリ素子３０の製造工程において複数のメモリ素子３０の領域を一体に有したウエハ（不図示）の裏面に設けられる。ダイシングによってウエハを切断し複数のメモリ素子３０に分けることにより、ＤＡＦ５２は、各メモリ素子３０の裏面３０ａに設けられる。また、メモリ素子３０は、それぞれ、ボンディングワイヤ３１を介して基板１０の例えば配線パターンのような導体部（不図示）と、電気的に接続されている。
【００２３】
カバー層４０は、基板１０の表面１０ｂ上に設けられ、当該基板１０を覆っている。カバー層４０および基板１０は、コントローラ２０および二つのメモリ素子３０を包んでいる。カバー層４０は、絶縁性の合成樹脂材料によって作られている。当該合成樹脂材料は、例えば、二酸化ケイ素のような無機物の混合されたエポキシ樹脂である。カバー層４０は、封止樹脂とも称されうる。
【００２４】
基板１０の裏面１０ａには、複数の外部電極７０が設けられている。外部電極７０は、半導体メモリ１Ａの内部の導体１２と外部の導体（例えば、半導体メモリ１Ａが実装される基板の導体、不図示）とを電気的に接続する。なお、半導体メモリ１は、外部電極７０を除き、略１．２ｍｍ以下の厚さ（方向Ｚの長さ）を有する薄型の半導体メモリ１である。
【００２５】
図４および図５は、半導体メモリ１Ａの製造方法の各工程における構成の断面図である。まずは、図４に示されるように、基板１０の表面１０ｂ上に、銅薄膜６０Ａが設けられる。銅薄膜６０Ａは、スパッタリングにより、マスクＭにおいて開口部Ｍｏから露出した領域に設けられる。
【００２６】
次に、図５に示されるように、銅薄膜６０Ａ上に、ＤＡＦ５１を介してコントローラ２０が接着される。コントローラ２０は、ＤＡＦ５１を介して銅薄膜６０Ａ上に接着される。
【００２７】
その後、メモリ素子３０Ａが基板１０の表面１０ｂ上にＤＡＦ５２を介して接着され、メモリ素子３０Ｂがメモリ素子３０Ａの表面１０ｂ上にＤＡＦ５３を介して接着される。
【００２８】
次に、ワイヤボンディングが実行され、コントローラ２０およびメモリ素子３０と基板１０の導体１２とが、ボンディングワイヤ２１，３１を介して電気的に接続される。
【００２９】
次に、基板１０の表面１０ｂ上にカバー層４０が載せられ、カバー層４０は、基板１０の表面１０ｂおよび当該表面１０ｂ上に露出しているコントローラ２０および二つのメモリ素子３０を覆う。基板１０とカバー層４０とによってコントローラ２０および二つのメモリ素子３０が包まれた状態が得られる。そして、基板１０の裏面１０ａに外部電極７０が設けられることにより、図１に示されるような半導体メモリ１Ａが作られる。
【００３０】
以上、説明したように、本実施形態では、銅薄膜６０Ａ（遮蔽層）が、基板１０の表面１０ｂとコントローラ２０の裏面２０ａの少なくとも一部との間に介在している。このような構成によれば、例えば、銅薄膜６０Ｂによって、基板１０から出射されたアルファ線がコントローラ２０へ飛来するのを抑制することができ、ひいては、当該アルファ線によってコントローラ２０内のＲＡＭのデータエラーが生じるのを抑制することができる。
【００３１】
また、本実施形態では、銅薄膜６０Ａの厚さは、２３［μｍ］以上である。このような構成によれば、例えば、典型的な有機基板から出射されるアルファ線を、銅薄膜６０Ａによってほぼ遮蔽することができる。
【００３２】
また、本実施形態では、銅薄膜６０Ａは、基板１０の表面１０ｂ上に設けられ、コントローラ２０は、少なくとも一部が銅薄膜６０Ａと重なるよう、表面１０ｂ（第一面）上に実装される。このような製造方法によれば、例えば、基板１０から出射されたアルファ線がコントローラ２０へ飛来するのを銅薄膜６０Ａによって抑制あるいは遮蔽する構造を、半導体メモリの製造において従来確立された既知の製造設備および製造方法によって、より容易にあるいはより確実に作ることができる。
【００３３】
［第２実施形態］
図６は、本実施形態の半導体メモリ１Ｂの方向Ｚに沿う断面図である。本実施形態でも、銅薄膜６０Ｂは、基板１０の表面１０ｂ上に設けられ、言い換えると基板１０外に設けられている。ただし、本実施形態では、銅薄膜６０Ｂは、ＤＡＦ５４を介して、基板１０の表面１０ｂ上に接着されている。ＤＡＦ５４は、表面１０ｂと銅薄膜６０Ｂとの間に介在し、当該表面１０ｂと銅薄膜６０Ｂとを接着している。ＤＡＦ５４は、接着層とも称されうる。銅薄膜６０Ｂは、遮蔽層の一例である。
【００３４】
本実施形態でも、銅薄膜６０Ｂは、基板１０の表面１０ｂ（第一面）とコントローラ２０の裏面２０ａの少なくとも一部との間に介在している。また、銅薄膜６０Ｂの厚さは、２３［μｍ］以上である。このような構成によれば、例えば、銅薄膜６０Ｂ（遮蔽層）によって、基板１０から出射されたアルファ線がコントローラ２０へ飛来するのを抑制することができるとともに、典型的な有機基板から出射されるアルファ線をほぼ遮蔽することができる。したがって、アルファ線によってコントローラ２０内のＲＡＭのデータエラーが生じるのを、抑制することができる。
【００３５】
図７および図８は、半導体メモリ１Ｂの製造方法の各工程における構成の断面図である。まずは、図７に示されるように、基板１０の表面１０ｂ上に、ＤＡＦ５４を介して銅薄膜６０Ｂが接着される。
【００３６】
次に、図８に示されるように、銅薄膜６０Ｂ上に、ＤＡＦ５１を介してコントローラ２０が接着される。以降の工程は、第１実施形態と同様であるため、説明を省略する。
【００３７】
本実施形態では、銅薄膜６０Ｂは、基板１０の表面１０ｂ上に、ＤＡＦ５４を介して接着される。このような製造方法によれば、例えば、基板１０から出射されたアルファ線がコントローラ２０へ飛来するのを銅薄膜６０Ｂによって抑制あるいは遮蔽する構造を、半導体メモリの製造において従来確立された既知の製造設備および製造方法によって、より容易にあるいはより確実に作ることができる。
【００３８】
［第３実施形態］
図９は、本実施形態の半導体メモリ１Ｃの方向Ｚに沿う断面図である。本実施形態では、銅薄膜６０Ｃは、基板１０Ｃ内に設けられている。具体的に、銅薄膜６０Ｃは、裏面１０ａと表面１０ｂとの間において、表面１０ｂの近くに位置されている。また、銅薄膜６０Ｃと表面１０ｂとの間には、アルファ線を出射するようなガラスを含む絶縁層１１は、存在しない。アルファ線を出射する絶縁層１１は、銅薄膜６０Ｃに対して表面１０ｂの反対側、すなわち裏面１０ａ側に、位置されている。このような銅薄膜６０Ｃを内蔵した基板１０Ｃは、基板の製造において従来確立された既知の製造設備および製造方法によって、より容易にあるいはより確実に作ることができる。表面１０ｂは、第一面の一例であり、裏面１０ａは第二面の一例であり、絶縁層１１は、第一層の一例である。
【００３９】
コントローラ２０は、基板１０Ｃの表面１０ｂ上に実装されている。コントローラ２０は、例えば、ＤＡＦ５１を介して表面１０ｂ上に接着されている。
【００４０】
図１０は、半導体メモリ１Ｃの製造方法の一工程における構成の断面図である。図１０に示されるように、コントローラ２０は、内部に銅薄膜６０Ｃが設けられた基板１０Ｃの表面１０ｂ上に、ＤＡＦ５１を介して接着される。この際、コントローラ２０は、表面１０ｂ上で、方向Ｚに銅薄膜６０Ａと重なるよう、位置される。以降の工程は、第１実施形態と同様であるため、説明を省略する。
【００４１】
本実施形態では、銅薄膜６０Ｃ（遮蔽層）は、基板１０内で、表面１０ｂ（第一面）と絶縁層１１（第一層）との間に位置され、コントローラ２０は、方向Ｚ（表面１０ｂの法線方向）に銅薄膜６０Ｃと重なる位置で、表面１０ｂ上に実装される。すなわち、本実施形態でも、銅薄膜６０Ｃは、絶縁層１１とコントローラ２０の裏面２０ａの少なくとも一部との間に介在している。また、銅薄膜６０Ｃの厚さは、２３［μｍ］以上である。このような構成によれば、例えば、銅薄膜６０Ｃ（遮蔽層）によって、絶縁層１１から出射されたアルファ線がコントローラ２０へ飛来するのを抑制することができるとともに、典型的な有機基板から出射されるアルファ線をほぼ遮蔽することができる。したがって、アルファ線によってコントローラ２０内のＲＡＭのデータエラーが生じるのを、抑制することができる。
【００４２】
また、本実施形態では、銅薄膜６０Ｃは、基板１０Ｃの製造工程において、基板１０Ｃ内に設けられる。銅薄膜６０Ｃは、導体１２を形成するプロセスと同様のプロセスにより、基板１０Ｃを製造するプロセスにおいて、作ることができる。よって、本実施形態によれば、例えば、基板１０Ｃから出射されたアルファ線がコントローラ２０へ飛来するのを銅薄膜６０Ｃによって抑制あるいは遮蔽する構造を、基板および半導体メモリの製造において従来確立された既知の製造設備および製造方法によって、より容易にあるいはより確実に作ることができる。なお、基板１０の表面１０ｂまたは裏面１０ａからの方向Ｚの距離が銅薄膜６０Ｃと異なる導体１２（配線パターン１２ａ）の方向Ｚの厚さは、銅薄膜６０Ｃの厚さよりも小さい。また、基板１０の表面１０ｂまたは裏面１０ａからの方向Ｚの距離が銅薄膜６０Ｃと同じ導体１２の厚さは、銅薄膜６０Ｃの厚さよりも小さくてもよいし、同じであってもよい。
【００４３】
［第４実施形態］
図１１は、本実施形態の半導体メモリ１Ｄの方向Ｚに沿う断面図である。本実施形態では、銅薄膜６０Ｄは、コントローラ２０の裏面２０ａ上に設けられ、言い換えると基板１０外に設けられている。銅薄膜６０Ｄが設けられたコントローラ２０は、裏面２０ａが基板１０の表面１０ｂに面するように、ＤＡＦ５５を介して当該表面１０ｂ上に実装される。裏面２０ａは第三面の一例である。
【００４４】
本実施形態でも、銅薄膜６０Ｄ（遮蔽層）は、基板１０の表面１０ｂ（第一面）とコントローラ２０の裏面２０ａの少なくとも一部との間に介在している。また、銅薄膜６０Ｄの厚さは、２３［μｍ］以上である。このような構成によれば、例えば、銅薄膜６０Ｄによって、基板１０から出射されたアルファ線がコントローラ２０へ飛来するのを抑制することができるとともに、典型的な有機基板から出射されるアルファ線をほぼ遮蔽することができる。
【００４５】
銅薄膜６０ＤおよびＤＡＦ５５は、コントローラ２０をダイシングにより切断する前のウエハ（不図示）に設けられる。具体的には、例えば、ウエハの裏面が研磨された後、例えば化学気相成長により、銅薄膜６０Ｄが設けられる。次に、銅薄膜６０Ｄ上にＤＡＦ５５が設けられる。ダイシングによってウエハを切断し複数のコントローラ２０に分けることにより、銅薄膜６０ＤおよびＤＡＦ５５は、各コントローラ２０の裏面２０ａに設けられる。
【００４６】
図１２は、半導体メモリ１Ｄの製造方法の一工程における構成の断面図である。図１２に示されるように、裏面２０ａに銅薄膜６０ＤおよびＤＡＦ５５が設けられたコントローラ２０は、基板１０の表面１０ｂ上に、当該ＤＡＦ５５を介して接着される。以降の工程は、第１実施形態と同様であるため、説明を省略する。
【００４７】
本実施形態では、裏面２０ａ（第三面）に銅薄膜６０Ｄ（遮蔽層）が設けられたコントローラ２０は、銅薄膜６０Ｄが基板１０の表面１０ｂ（第一面）と面するように、当該表面１０ｂ上に実装される。このような製造方法によれば、例えば、基板１０から出射されたアルファ線がコントローラ２０へ飛来するのを銅薄膜６０Ｄによって抑制あるいは遮蔽する構造を、半導体メモリの製造において従来確立された既知の製造設備および製造方法によって、より容易にあるいはより確実に作ることができる。
【００４８】
以上、本発明の実施形態を例示したが、上記実施形態は一例であって、発明の範囲を限定することは意図していない。上記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、組み合わせ、変更を行うことができる。これら実施形態は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、各実施形態の構成や形状は、部分的に入れ替えて実施することも可能である。また、各構成や形状等のスペック（構造や、種類、方向、形式、大きさ、長さ、幅、厚さ、高さ、数、配置、位置、材質等）は、適宜に変更して実施することができる。
【００４９】
例えば、遮蔽層の材質は、銅には限定されない。また、図１３に示されるように、半導体メモリ１Ｅの銅薄膜６０Ｅは、コントローラ２０の裏面２０ａの全面と面したり当該全面と方向Ｚに重なったりする必要は無く、コントローラ２０の裏面２０ａの一部と面したり（裏面２０ａと部分的に面したり）当該一部と方向Ｚに重なったり（裏面２０ａと部分的に重なったり）してもよい。具体的に、図１３の例では、銅薄膜６０Ｅは、コントローラ２０内でＳＲＡＭのようなＲＡＭが設けられた、言い換えるとＲＡＭが他の部位よりも高密度に配置された、ランダムアクセスメモリ領域２０ｃと、方向Ｚに重なっている。この例では、図１３の平面視において、銅薄膜６０Ｅの外周は、ランダムアクセスメモリ領域２０ｃの外周の外側を取り囲んでいる。この場合、コントローラ２０の裏面２０ａの全域に対応して設けられた場合に比べて、銅薄膜６０Ｅをより狭くすることができ、例えば、製造の手間や製造コストを抑制できる場合がある。このような、銅薄膜６０Ｅがランダムアクセスメモリ領域２０ｃのようなコントローラ２０の一部と方向Ｚに重なる構成は、第１〜第４実施形態の構成にも適用可能である。
【符号の説明】
【００５０】
１Ａ〜１Ｅ…半導体メモリ、１０，１０Ｃ…基板、１０ａ…裏面（第二面）、１０ｂ…表面（第一面）、１１…絶縁層（第一層）、２０…コントローラ、２０ａ…裏面（第三面）、２０ｃ…ランダムアクセスメモリ領域、３０，３０Ａ，３０Ｂ…メモリ素子、５４…ＤＡＦ（接着層）、６０Ａ〜６０Ｅ…銅薄膜（遮蔽層）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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