(57)【要約】【課題】金属層に起因する基板の反りを抑制することが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、基板と、前記基板上に設けられた複数の絶縁層とを備える。前記装置はさらに、前記基板上に前記複数の絶縁層と交互に設けられ、金属原子と、前記金属原子と異なる不純物原子とを含む複数の電極層であって、前記電極層における前記金属原子の格子面間隔は、前記金属原子の単体における前記金属原子の格子面間隔よりも大きい、複数の電極層を備える。【選択図】図４
2020047706.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた複数の絶縁層と、
前記基板上に前記複数の絶縁層と交互に設けられ、金属原子と、前記金属原子と異なる不純物原子とを含む複数の電極層であって、前記電極層における前記金属原子の格子面間隔は、前記金属原子の単体における前記金属原子の格子面間隔よりも大きい、複数の電極層と、
を備える半導体装置。
【請求項２】
前記金属原子は、タングステン原子を含み、
前記不純物原子は、シリコン原子、ボロン原子、または窒素原子を含む、
請求項１に記載の半導体装置。
【請求項３】
前記電極層内の前記不純物原子の濃度は、１．０×１０２０〜５．０×１０２２個／ｃｍ３である、請求項１または２に記載の半導体装置。
【請求項４】
前記電極層は、前記不純物原子の濃度勾配を有するように前記不純物原子を含む、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記絶縁層および前記電極層内に順々に設けられた第１絶縁膜、電荷蓄積層、第２絶縁膜、および半導体層と、
前記絶縁層および前記電極層内に前記第１絶縁膜と離隔して設けられた素子分離領域とをさらに備え、
前記電極層における前記不純物原子の濃度は、前記素子分離領域からの距離の増加に応じて減少する、請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
基板と、
前記基板上に設けられた絶縁膜と、
前記絶縁膜内に設けられ、金属原子と、前記金属原子と異なる不純物原子とを含むプラグであって、前記プラグにおける前記金属原子の格子面間隔が、前記金属原子の単体における前記金属原子の格子面間隔よりも大きい、プラグと、
を備える半導体装置。
【請求項７】
前記プラグにおける前記不純物原子の濃度は、前記プラグの上面からの距離の増加に応じて減少する、請求項６に記載の半導体装置。
【請求項８】
前記プラグ内において前記不純物原子の濃度が最も高い箇所は、前記プラグの上面に位置する、請求項６または７に記載の半導体装置。
【請求項９】
基板上の膜内に設けられ、金属原子と、前記金属原子と異なる不純物原子とを含み、前記金属原子の格子面間隔が第１値をとる金属層を形成し、
前記金属層内に不純物原子を導入することで、前記金属原子の格子面間隔を第１値から第２値に増加させる、
ことを含む半導体装置の製造方法。
【請求項１０】
前記不純物原子を含むガスを用いて前記金属層をアニールすることで、前記金属層内に前記不純物原子を導入する、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記金属原子は、タングステン原子を含み、
前記不純物原子は、シリコン原子、ボロン原子、または窒素原子を含み、
前記ガスは、シランガス、ボランガス、またはアンモニアガスを含む、
請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記金属層のアニールの温度は、３００〜９００℃である、請求項１０または１１に記載の半導体装置の製造方法。
【請求項１３】
前記膜は、複数の絶縁層を含み、前記金属層は、前記複数の絶縁層間に形成される複数の電極層を含む、請求項９から１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記膜は、絶縁膜を含み、前記金属層は、前記絶縁膜内に形成されるプラグを含む、請求項９から１２のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
基板上の膜に凹部を形成して、凹部内に金属層を形成する場合、金属層の線膨張係数がこの膜の線膨張係数より大きいと、基板が下に凸な形に反ってしまう可能性がある。このような基板の反りは抑制することが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−１７７６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
金属層に起因する基板の反りを抑制することが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、基板と、前記基板上に設けられた複数の絶縁層とを備える。前記装置はさらに、前記基板上に前記複数の絶縁層と交互に設けられ、金属原子と、前記金属原子と異なる不純物原子とを含む複数の電極層であって、前記電極層における前記金属原子の格子面間隔は、前記金属原子の単体における前記金属原子の格子面間隔よりも大きい、複数の電極層を備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の製造方法を示す断面図である。
【図２】第１実施形態の半導体装置の構造を示す断面図である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。
【図４】第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。
【図５】第１実施形態の電極材層内の窒素濃度に関するグラフである。
【図６】第１実施形態の電極材層内の窒素濃度に関する別のグラフである。
【図７】第１実施形態の電極材層のＸ線回折測定に関するグラフである。
【図８】第１実施形態の電極材層のアニールに関するグラフである。
【図９】第２実施形態の半導体装置の製造方法を示す断面図である。
【図１０】第２実施形態の変形例の半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。図１から図１０において、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の製造方法を示す断面図である。本実施形態の半導体装置は、例えば３次元メモリである。
【０００９】
まず、基板１上に下部層２を形成し、下部層２上に、複数の犠牲層３と複数の絶縁層４とを交互に含む積層膜を形成する（図１(ａ)）。次に、この積層膜上に上部層５を形成し、上部層５上にマスク層６を形成する（図１(ａ)）。
【００１０】
基板１は例えば、シリコン（Ｓｉ）基板などの半導体基板である。図１(ａ)は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
【００１１】
下部層２は例えば、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）などの絶縁膜や、絶縁膜間に形成された導電層である。犠牲層３は例えばシリコン窒化膜であり、絶縁層４は例えばシリコン酸化膜である。上部層５は例えば、シリコン酸化膜やシリコン窒化膜などの絶縁膜や、絶縁膜間に形成された導電層である。マスク層６は例えば、有機ハードマスク層である。
【００１２】
次に、リソグラフィおよびドライエッチングにより、メモリホールＭを形成するための開口パターンをマスク層６に形成する（図１(ｂ)）。次に、マスク層６を用いたドライエッチングにより、上部層５、複数の絶縁層４、複数の犠牲層３、および下部層２を貫通するメモリホールＭを形成する（図１(ｂ)）。その後、マスク層６を除去する。
【００１３】
次に、メモリホールＭ内にブロック絶縁膜１１と、電荷蓄積層１２と、トンネル絶縁膜１３とを順々に形成する（図１(ｃ)）。ブロック絶縁膜１１は第１絶縁膜の一例であり、トンネル絶縁膜１３は第２絶縁膜の一例である。次に、メモリホールＭの底部からブロック絶縁膜１１と、電荷蓄積層１２と、トンネル絶縁膜１３とを除去し、メモリホールＭ内にチャネル半導体層１４と、コア絶縁膜１５とを順々に形成する（図１(ｃ)）。電荷蓄積層１２は、例えばシリコン窒化膜である。チャネル半導体層１４は、例えばポリシリコン層である。ブロック絶縁膜１１、トンネル絶縁膜１３、およびコア絶縁膜１５は、例えばシリコン酸化膜や金属絶縁膜である。
【００１４】
その後、犠牲層３を除去して絶縁層４間に複数の空洞を形成し、これらの空洞内に複数の電極層を形成する。この工程の詳細については後述する。さらには、基板１上に種々のプラグ、配線、層間絶縁膜などを形成する。このようにして、本実施形態の半導体装置が製造される。
【００１５】
図２は、第１実施形態の半導体装置の構造を示す断面図である。
【００１６】
図２は、本実施形態の方法で製造される半導体装置の例を示している。図２は、３次元メモリのメモリセル部と階段コンタクト部とを示している。図２では、下部層２が、第１下部絶縁膜２ａ、ソース側導電層（選択ゲート）２ｂ、および第２下部絶縁膜２ｃにより構成され、上部層５が、カバー絶縁膜５ａ、ドレイン側導電層（選択ゲート）５ｂ、第１層間絶縁膜５ｃ、および第２層間絶縁膜５ｄにより構成されている。なお、カバー絶縁膜５ａは設けなくてもよい。チャネル半導体層１４は、基板１内の拡散層Ｌに電気的に接続されている。犠牲層３は、タングステン（Ｗ）層などを含む電極層７に置き換えられている。
【００１７】
図２はさらに、上部層５のコンタクトホールＨ内に形成されたコンタクトプラグ１６を示している。各コンタクトプラグ１６は、対応する電極層７に電気的に接続されるように形成されている。
【００１８】
図３および図４は、第１実施形態の半導体装置の製造方法を示す断面図である。以下、犠牲層３を電極層７に置き換える工程について説明する。
【００１９】
まず、図１(ａ)〜図１(ｃ)の工程において、ブロック絶縁膜１１と、電荷蓄積層１２と、トンネル絶縁膜１３と、チャネル半導体層１４と、コア絶縁膜１５とを含む柱状部１７をメモリホールＭ内に形成する（図３(ａ)）。次に、複数の犠牲層３と複数の絶縁層４とを含む積層膜を貫通し、Ｙ方向に延びる素子分離溝Ｔを形成する（図３(ａ)）。
【００２０】
次に、燐酸を用いたウェットエッチングにより、素子分離溝Ｔからこれらの犠牲層３を選択的に除去する（図３(ｂ)）。その結果、絶縁層４間に複数の空洞Ｃが形成され、各絶縁層４の上面および下面や、柱状部１７（ブロック絶縁膜１１）の側面が、これらの空洞Ｃに露出する。
【００２１】
次に、ＣＶＤ（Chemical Vapor Deposition）により、基板１の全面に、電極層７を構成するバリアメタル層７ａをコンフォーマルに形成する（図３(ｃ)）。その結果、バリアメタル層７ａが、空洞Ｃや素子分離溝Ｔ内の絶縁層４や柱状部１７の表面に形成される。バリアメタル層７ａは、例えばチタン窒化膜（ＴｉＮ）である。
【００２２】
次に、ＣＶＤにより、基板１の全面に、電極層７を構成する電極材層７ｂをコンフォーマルに形成する（図４(ａ)）。その結果、電極材層７ｂが、空洞Ｃ内にバリアメタル層７ａを介して埋め込まれ、かつ素子分離溝Ｔ内の絶縁層４の表面に形成される。電極材層７ｂは、例えばタングステン（Ｗ）層である。
【００２３】
ここで、電極材層７ｂを構成するＷ層の線膨張係数は、絶縁層４を構成するＳｉＯ２膜の線膨張係数より大きい。そのため、電極材層７ｂの形成後に、基板１が下に凸な形（テンサイル方向）に反ってしまう可能性がある。この場合、基板（ウェハ）１が流品できなくなる可能性がある。基板１の反りは、電極材層７ｂの層数が多くなるほど大きくなる傾向にある。
【００２４】
そこで、本実施形態では、電極材層７ｂの形成後に、電極材層７ｂの表面から電極材層７ｂ内に、不純物原子を導入する（図４(ｂ)）。その結果、電極材層７ｂは、金属原子としてＷ原子を含み、この金属原子と異なる不純物原子をさらに含む不純物金属層となる。本実施形態の各電極材層７ｂ内の不純物原子の平均濃度は、例えば１．０×１０２０〜５．０×１０２２個／ｃｍ３である。不純物原子は、例えばＳｉ（シリコン）原子、Ｂ（ボロン）原子、Ｎ（窒素）原子などである。
【００２５】
本実施形態によれば、電極材層７ｂ内に不純物原子を導入することにより、電極材層７ｂ内のＷ原子の格子面間隔を増加させることができる。これにより、基板１に対して印加される応力を、基板１を下に凸な形（テンサイル方向）に反らす方向から、基板１を上に凸な形（コンプレッシブ方向）に反らす方向に戻して、ゼロに近付けることができる。その結果、基板１の反りを抑制することが可能となる。
【００２６】
ここで、不純物原子の導入前の電極材層７ｂ内のＷ原子の格子面間隔の値を第１値とし、不純物原子の導入後の電極材層７ｂ内のＷ原子の格子面間隔の値を第２値とする。本実施形態において、不純物原子の導入前の電極材層７ｂは、Ｗ原子の単体によるＷ層（単体Ｗ層）であり、第１値は０．２２３６ｎｍである（ただし、この値はＷ層のＷ（１１０）面を使用した場合の値である）。一方、不純物原子の導入後の電極材層７ｂは、不純物原子を含むＷ層であり、第２値は０．２２３６ｎｍよりも大きくなる。
【００２７】
なお、電極材層７ｂを構成する金属原子は、Ｗ原子以外の原子でもよい。また、電極材層７ｂに導入される不純物原子は、電極材層７ｂ内のＷ原子の格子面間隔を増加させることができれば、他の原子でもよい。
【００２８】
次に、バリアメタル層７ａと電極材層７ｂの一部をエッチングにより除去する（図４(ｃ)）。その結果、素子分離溝Ｔ内のバリアメタル層７ａおよび電極材層７ｂと、空洞Ｃ内の一部のバリアメタル層７ａおよび電極材層７ｂが、エッチングにより除去される。
【００２９】
その後、素子分離溝Ｔ内に絶縁膜が埋め込まれ、この絶縁膜の領域が素子分離領域となる。素子分離領域は、柱状部１７（ブロック絶縁膜１１）と離隔して設けられる。さらには、基板１上に種々のプラグ、配線、層間絶縁膜などが形成される。このようにして、本実施形態の半導体装置が製造される。
【００３０】
図４(ｂ)は、電極材層７ｂの部分として、素子分離溝Ｔに近い第１部分Ａ１と、素子分離溝Ｔから離れた第２部分Ａ２と、素子分離溝Ｔからさらに離れた第３部分Ａ３とを示している。本実施形態の不純物原子は、素子分離溝Ｔ内に露出した電極材層７ｂの表面から電極材層７ｂ内に導入されるため、電極材層７ｂ内の不純物原子の濃度は、素子分離溝Ｔからの距離の増加に応じて減少する。よって、本実施形態の半導体装置において、各電極材層７ｂは、不純物原子の濃度勾配を有するように不純物原子を含むこととなり、不純物原子の濃度が、素子分離領域からの距離の増加に応じて減少することとなる。
【００３１】
具体的には、第１部分Ａ１の不純物原子濃度は高くなり、第２部分Ａ２の不純物原子濃度は低くなり、第３部分Ａ３内の不純物原子濃度はさらに低くなる。各電極材層７ｂ内の不純物原子の局所濃度に関し、局所濃度の最小値は例えば１．０×１０２０個／ｃｍ３程度であり、局所濃度の最大値は例えば５．０×１０２２個／ｃｍ３程度である。よって、第１部分Ａ１の不純物原子濃度は、この場合には５．０×１０２２個／ｃｍ３程度となる。
【００３２】
このような濃度勾配によれば、高濃度の不純物原子を含む領域を素子分離溝Ｔの付近に限定することが可能となる。電極材層７ｂが高濃度の不純物原子を含むと、電極材層７ｂの抵抗が上昇することが問題となり得る。本実施形態によれば、このような濃度勾配により高濃度の不純物原子を含む領域を狭くすることで、基板１の反りの抑制と、電極材層７ｂの抵抗の低減とを両立することが可能となる。実験の結果、本実施形態における不純物原子の導入後の電極材層７ｂの抵抗は、不純物原子の導入前の電極材層７ｂの抵抗の１．１倍以下に抑えることができることが分かった。
【００３３】
図５は、第１実施形態の電極材層７ｂ内の不純物濃度に関するグラフである。
【００３４】
図５において、横軸は、電極材層７ｂ内の不純物濃度を示し、縦軸は、電極材層７ｂ内のＷ原子の格子面間隔（格子定数）を示す。不純物濃度がゼロの場合の縦軸の値は、タングステンの格子定数である。図５によれば、不純物濃度が増加するにつれて、電極材層７ｂ内のＷ原子の格子面間隔が増加することが分かる。
【００３５】
図６は、第１実施形態の電極材層７ｂ内の不純物濃度に関する別のグラフである。
【００３６】
図６において、横軸は、電極材層７ｂ内の不純物濃度を示し、縦軸は、基板１に対して印加される応力を示す。図６によれば、不純物濃度を適切な値に調整することで、応力をゼロに近付けることができることが分かる。よって、本実施形態の図４(ｂ)の工程では、電極材層７ｂ内に不純物原子を導入している。
【００３７】
例えば、本実施形態の図４(ｂ)の工程では、不純物原子を含むガスを用いて電極材層７ｂをアニールすることにより、電極材層７ｂ内に不純物原子を導入する。このガスの例は、アンモニア（ＮＨ３）ガスである。この場合、ＮＨ３分子から生じた活性Ｎ原子が、電極材層７ｂ内に入り込むと考えられる。また、電極材層７ｂ内にＳｉ原子を導入する場合には、アニール用のガスとして例えばシランガスを用いてもよい。また、電極材層７ｂ内にＢ原子を導入する場合には、アニール用のガスとして例えばボランガスを用いてもよい。
【００３８】
電極材層７ｂのアニールの温度は、例えば３００〜９００℃とすることが望ましい。理由は、３００℃よりも低温では電極材層７ｂ内に不純物原子が導入されにくく、９００℃よりも高温ではアニール温度として高すぎるからである。
【００３９】
図７は、第１実施形態の電極材層７ｂのＸ線回折測定に関するグラフである。
【００４０】
図７の横軸および縦軸はそれぞれ、電極材層７ｂにＸ線を照射して得られた散乱Ｘ線の角度（２θ）および強度を示している。即ち、図７は、散乱Ｘ線の強度の角度依存性（強度分布）を示している。
【００４１】
符号Ｓ１は、電極材層７ｂをアニールする前の強度分布を示す。符号Ｓ２は、電極材層７ｂを短時間アニールした後の強度分布を示す。符号Ｓ３は、電極材層７ｂを長時間アニールした後の強度分布を示す。アニールに用いたガスは、アンモニアガスである。電極材層７ｂはＷ層であり、具体的にはＷ層のＷ（１１０）面を使用した。
【００４２】
図７にて矢印で示すように、電極材層７ｂのアニールを続けると、強度分布のピークの角度が減少していく。これは、電極材層７ｂ内のＷ原子の格子面間隔が、アニールにより増加したことを示している。このことから、電極材層７ｂをアンモニアガスを用いてアニールした場合、アニールにより電極材層７ｂ内に入り込んだ不純物原子は、電極材層７ｂ内のＷ原子の格子面間隔を増加させる作用があることが分かる。
【００４３】
図８は、第１実施形態の電極材層７ｂのアニールに関するグラフである。
【００４４】
図８において、横軸は、電極材層７ｂのアニール時間を示し、縦軸は、基板１の反りの大きさを示す。縦軸の値が上に向かうにつれて、基板１の反りが下凸方向へと変化してゆき、縦軸の値が下に向かうにつれて、基板１の反りが上凸方向へと変化してゆく。
【００４５】
図８の黒丸は、図４(ｂ)に示す形状の電極材層７ｂをアニールした場合の基板１の反りを示す。図８の白丸は、図４(ｂ)に示す形状の電極材層７ｂを黒丸のアニール時間でアニールした後、図４(ｃ)に示す形状に電極材層７ｂを加工した場合の基板１の反りを示す。図８によれば、黒丸の場合にも白丸の場合にも、アニール時間が増すにつれて基板１の反りが上凸方向へと変化してゆくことが分かる。よって、図４(ｃ)に示す工程は、電極材層７ｂのアニールの途中で行ってもよい。
【００４６】
以上のように、本実施形態では、金属原子を含む電極材層７ｂ内に不純物原子を導入することで、電極材層７ｂにおける金属原子の格子面間隔を増加させる。よって、本実施形態によれば、電極材層７ｂに起因する基板１の反りを抑制することが可能となる。
【００４７】
（第２実施形態）
図９は、第２実施形態の半導体装置の製造方法を示す断面図である。本方法は、図２に示すコンタクトプラグ１６を形成するために行われる。
【００４８】
まず、図３(ａ)〜図４(ｃ)の工程において、基板１上に、複数の電極層７と複数の絶縁層４とを交互に含む積層膜を形成する。図９(ａ)は、この積層膜内の電極層７と、この電極層７上の上部層５とを示している。次に、上部層５を貫通してこの電極層７に達するコンタクトホールＨを形成する（図９(ａ)）。
【００４９】
次に、ＣＶＤにより、基板１の全面に、コンタクトプラグ１６を構成するバリアメタル層１６ａをコンフォーマルに形成する（図９(ｂ)）。その結果、バリアメタル層１６ａが、コンタクトホールＨ内の電極層７や下部層５の表面に形成される。バリアメタル層１６ａは、例えばＴｉＮ膜である。
【００５０】
次に、ＣＶＤにより、基板１の全面に、コンタクトプラグ１６を構成するプラグ材層１６ｂをコンフォーマルに形成する（図９(ｂ)）。その結果、プラグ材層１６ｂが、コンタクトホールＨ内にバリアメタル層１６ａを介して埋め込まれる。プラグ材層１６ｂは、例えばＷ層である。
【００５１】
次に、プラグ材層１６ｂの表面からプラグ材層１６ｂ内に、不純物原子としてＮ原子を導入する（図９(ｃ)）。その結果、プラグ材層１６ｂは、金属原子としてＷ原子を含み、この金属原子と異なる不純物原子をさらに含む不純物金属層となる。本実施形態のプラグ材層１６ｂ内の不純物原子の平均濃度は、例えば１．０×１０２０〜５．０×１０２２個／ｃｍ３である。
【００５２】
本実施形態によれば、プラグ材層１６ｂ内に不純物原子を導入することにより、プラグ材層１６ｂ内のＷ原子の格子面間隔を増加させることができる。これにより、基板１に対して印加される応力を、基板１を下に凸な形（テンサイル方向）に反らす方向から、基板１を上に凸な形（コンプレッシブ方向）に反らす方向に戻して、ゼロに近付けることができる。その結果、基板１の反りを抑制することが可能となる。基板１に対して印加される応力は、ゼロに近付く代わりに、ゼロより大きい値（正の値）に近付いてもよい。なお、本実施形態のプラグ材層１６ｂ内の金属原子や不純物原子の詳細は、第１実施形態の電極材層７ｂ内の金属原子や不純物原子の詳細と同様である。
【００５３】
その後、ＣＭＰ（Chemical Mechanical Polishing）によりバリアメタル層１６ａおよびプラグ材層１６ｂの表面が研磨され、コンタクトホールＨ外のバリアメタル層１６ａおよびプラグ材層１６ｂが除去される。ただし、このＣＭＰは、プラグ材層１６ｂ内に不純物原子を導入する前に行ってもよい。さらには、基板１上に種々のプラグ、配線、層間絶縁膜などが形成される。このようにして、図２に示す半導体装置が製造される。
【００５４】
なお、本実施形態の不純物原子は、プラグ材層１６ｂの上面から電極材層７ｂ内に導入されるため、プラグ材層１６ｂ内の不純物原子の濃度は、プラグ材層１６ｂの上面からの距離の増加に応じて減少する。よって、図２に示す半導体装置において、各コンタクトプラグ１６のプラグ材層１６ｂは、不純物原子の濃度勾配を有するように不純物原子を含むこととなり、不純物原子の濃度が、プラグ材層１６ｂの上面からの距離の増加に応じて減少することとなる。各コンタクトプラグ１６のプラグ材層１６ｂ内において、不純物原子の濃度が最も高い箇所は、プラグ材層１６ｂの上面に位置することとなる。
【００５５】
各プラグ材層１６ｂ内の不純物原子の局所濃度に関し、局所濃度の最小値は例えば１．０×１０２０個／ｃｍ３程度であり、局所濃度の最大値は例えば５．０×１０２２個／ｃｍ３程度である。
【００５６】
このような濃度勾配によれば、高濃度の不純物原子を含む領域をプラグ材層１６ｂの上面の付近に限定することが可能となる。プラグ材層１６ｂが高濃度の不純物原子を含むと、プラグ材層１６ｂの抵抗が上昇することが問題となり得る。本実施形態によれば、このような濃度勾配により高濃度の不純物原子を含む領域を狭くすることで、基板１の反りの抑制と、プラグ材層１６ｂの抵抗の低減とを両立することが可能となる。
【００５７】
図１０は、第２実施形態の変形例の半導体装置の製造方法を示す断面図である。
【００５８】
本変形例では、図９(ａ)と図９(ｂ)の工程が、図１０(ａ)の工程に置き換えられる。具体的には、本変形例のプラグ材層１６ｂは、コンタクトホールＨを完全には塞がないように形成される。次に、プラグ材層１６ｂの表面からプラグ材層１６ｂ内に、不純物原子としてＮ原子を導入する（図１０(ｂ)）。
【００５９】
次に、ＣＶＤにより、基板１の全面に、コンタクトプラグ１６を構成するさらなるプラグ材層１６ｃをコンフォーマルに形成する（図１０(ｃ)）。その結果、このプラグ材層１６ｃが、コンタクトホールＨ内にバリアメタル層１６ａとプラグ材層１６ｂとを介して埋め込まれる。プラグ材層１６ｃは、例えばＷ層である。その後、プラグ材層１６ｃの表面からプラグ材層１６ｃ内に、不純物原子が導入される。なお、不純物原子の例は第１の実施形態と同様である。
【００６０】
一般に、各コンタクトプラグ１６のサイズは、各電極層７のサイズよりも小さい。そのため、各コンタクトプラグ１６には少量の不純物原子しか導入できず、基板１の反りを十分に抑制できないおそれがある。そこで、本変形例のように各コンタクトプラグ１６を複数のプラグ材層で構成し、各プラグ材層に不純物原子を導入すれば、各コンタクトプラグ１６に導入する不純物原子を増加させることができる。これにより、基板１の反りを十分に抑制することが可能となる。
【００６１】
以上のように、本実施形態では、金属原子を含むプラグ材層１６ｂ内に不純物原子を導入することで、プラグ材層１６ｂにおける金属原子の格子面間隔を増加させる。よって、本実施形態によれば、プラグ材層１６ｂに起因する基板１の反りを抑制することが可能となる。
【００６２】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【００６３】
１：基板、２：下部層、２ａ：第１下部絶縁膜、
２ｂ：ソース側導電層、２ｃ：第２下部絶縁膜、３：犠牲層、
４：絶縁層、５：上部層、５ａ：カバー絶縁膜、５ｂ：ドレイン側導電層、
５ｃ：第１層間絶縁膜、５ｄ：第２層間絶縁膜、６：マスク層、
７：電極層、７ａ：バリアメタル層、７ｂ：電極材層、
１１：ブロック絶縁膜、１２：電荷蓄積層、１３：トンネル絶縁膜、
１４：チャネル半導体層、１５：コア絶縁膜、１６：コンタクトプラグ、
１６ａ：バリアメタル層、１６ｂ：プラグ材層、１６ｃ：プラグ材層、１７：柱状部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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