(57)【要約】【課題】出力段トランジスタ（以下、単にＴｒ）の寄生ダイオードの順方向電圧、出力電圧を検出するインバータ回路の閾値電圧へのプロセスや温度特性の影響を、プロセスの追加・管理工程を追加せずに抑止し、逆流電流を防止する逆流防止回路を提供する。【解決手段】電源電圧が供給される入力端子及び出力端子から出力電圧を出力するｐ型ＭＯＳＴｒの出力段Ｔｒ間に直列に介挿されたｐ型ＭＯＳＴｒである逆流防止Ｔｒ、出力電圧が電源電圧を超えた場合、逆流防止Ｔｒをオフ状態とする逆流防止制御部を備え、逆流防止制御部がｐ型ＭＯＳＴｒであり、ソースが出力端子に接続された第１Ｔｒ、一端が第１Ｔｒのドレイン及び逆流防止Ｔｒのゲートに接続され、他端が接地された第１定電流回路、入力端子及び第１Ｔｒのゲート間に介挿され、制御信号を第１Ｔｒのゲートに出力するレベルシフト回路を有し、第１Ｔｒのドレイン電圧で逆流防止Ｔｒのオンオフ制御を行う。【選択図】図１
2020003859.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が供給される入力端子と、出力端子から所定の出力電圧を出力するｐチャネル型ＭＯＳトランジスタである出力段トランジスタとの間に直列に介挿されたｐチャネル型ＭＯＳトランジスタである逆流防止トランジスタと、
前記出力電圧が前記電源電圧を超えた場合に、前記逆流防止トランジスタをオン状態からオフ状態とする逆流防止制御部と
を備え、
前記逆流防止制御部が、
エンハンスメント型のｐチャネル型ＭＯＳトランジスタであり、ソースが前記出力端子に接続された第１トランジスタと、
一端が前記第１トランジスタのドレイン及び前記逆流防止トランジスタのゲートの各々に接続され、他端が接地された第１定電流回路と、
前記入力端子及び前記第１トランジスタのゲート間に介挿され、前記電源電圧を電圧降下した電圧を制御電圧として、前記第１トランジスタのゲートに印加するレベルシフト回路と
を有し、前記第１トランジスタのドレインの電圧により前記逆流防止トランジスタのオン／オフ制御を行う
ことを特徴とする逆流防止回路。
【請求項２】
前記第１トランジスタの閾値電圧と前記レベルシフト回路の電圧降下との差分が、前記出力段トランジスタの寄生ダイオードの順方向電圧未満で形成されており、
前記第１トランジスタのソースに印加される前記出力電圧が、前記第１トランジスタのゲートに印加される前記制御電圧を超えると、前記第１トランジスタのドレインの電圧が上昇し、前記逆流防止トランジスタをオフとする
ことを特徴とする請求項１に記載の逆流防止回路。
【請求項３】
前記レベルシフト回路が、抵抗と第２定電流回路との直列接続により構成されている
ことを特徴とする請求項１または請求項２に記載の逆流防止回路。
【請求項４】
前記レベルシフト回路が、ｐチャネル型ＭＯＳトランジスタと第２定電流回路との直列接続により構成されている
ことを特徴とする請求項１または請求項２に記載の逆流防止回路。
【請求項５】
前記レベルシフト回路が、ＰＮ接合素子と第２定電流回路との直列接続により構成されている
ことを特徴とする請求項１または請求項２に記載の逆流防止回路。
【請求項６】
前記第１トランジスタのドレインと、逆流防止トランジスタのゲートとの間に介挿された波形整形回路をさらに備えた
ことを特徴とする請求項１から請求項３のいずれか一項に記載の逆流防止回路。
【請求項７】
前記第１定電流回路が、前記波形整形回路が出力する電流制御信号により、前記出力電圧が前記電源電圧以下の場合の電流に比較して、前記出力電圧が前記電源電圧を超えた場合の電流を少なくする
ことを特徴とする請求項６に記載の逆流防止回路。
【請求項８】
前記レベルシフト回路が、前記波形整形回路が出力する電流制御信号により、前記出力電圧が前記電源電圧以下の場合の電圧降下に比較して、前記出力電圧が前記電源電圧を超えた場合の電圧降下を大きくする
ことを特徴とする請求項６に記載の逆流防止回路。
【請求項９】
前記逆流防止トランジスタのドレイン及びゲート間に介挿された抵抗と、
前記逆流防止トランジスタのゲートと第１トランジスタのドレインとの間に介挿され、第１トランジスタのドレインの電圧により前記抵抗に流す電流を制御する電流制御部と
をさらに備え、
前記電流制御部が、前記出力電圧が前記電源電圧を超えた場合に、前記抵抗に流れる電流を減少させる
ことを特徴とする請求項１に記載の逆流防止回路。
【請求項１０】
ｐチャネル型ＭＯＳトランジスタであり、ソースに対して入力端子から電源電圧が供給され、ゲートに印加されるゲート電圧に対応して、出力端子に対してドレインから所定の出力電圧を出力する出力段トランジスタと、
ｐチャネル型ＭＯＳトランジスタであり、ソースが前記入力端子に接続され、ドレインが前記出力段トランジスタのソースと接続され、前記出力段トランジスタのソース側の寄生ダイオードを介して前記出力端子から流入する逆流電流を防止する逆流防止トランジスタと、
前記出力電圧が前記電源電圧を超えた場合に、前記逆流防止トランジスタをオン状態からオフ状態とする逆流防止制御部と
を備え、
前記逆流防止制御部が、
エンハンスメント型のｐチャネル型ＭＯＳトランジスタであり、ソースが前記出力端子に接続された第１トランジスタと、
一端が前記第１トランジスタのドレイン及び前記逆流防止トランジスタのゲートの各々に接続され、他端が接地された定電流回路と、
前記入力端子及び前記第１トランジスタのゲート間に介挿され、前記電源電圧を電圧降下した電圧を制御信号として、前記第１トランジスタのゲートに印加するレベルシフト回路とを有し、前記第１トランジスタのドレインの電圧により前記逆流防止トランジスタのオン／オフ制御を行う
ことを特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逆流防止回路及び電源回路に関する。
【背景技術】
【０００２】
降圧型のボルテージレギュレータは、入力電圧が出力電圧より高い状態で使用される。ところが、使用条件及び回路構成によっては、入力電圧より出力電圧が高くなった場合、出力端子から電流が逆流する可能性がある。
そのため、入力電圧より出力電圧が高くなっても、ボルテージレギュレータの出力段のｐチャネル型ＭＯＳ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタに逆流電流が流れないように、入力電圧より出力電圧が高くなったことを検知すると、上記ｐチャネル型ＭＯＳトランジスタをオフ状態とする構成がある（例えば、特許文献１参照）。
【０００３】
図１１の従来例においては、ｐチャネル型ＭＯＳトランジスタである逆流防止トランジスタ１０６がオンであると、
ＶＯＵＴ＞ＶＤＤ＋Ｖｆ                              …（１）
となった場合、すなわち、入力電圧である電源電圧ＶＤＤとｐチャネル型ＭＯＳトランジスタである出力段トランジスタ１０２のドレイン−バックゲート間の寄生ダイオードの順方向電圧Ｖｆとを加算した電圧より出力電圧ＶＯＵＴが高くなった場合、逆流電流が寄生ダイオードを介して、ボルテージレギュレータ内部に流れ込む。
【０００４】
このため、ＰＭＯＳトランジスタ１０及びＮＭＯＳトランジスタ１１からなるインバータ回路の出力を、逆流防止トランジスタ１０６のゲートに供給し、以下の（２）式の電圧関係となった場合に、逆流防止トランジスタ１０６をオフする構成としている。
ＶＯＵＴ＞ＶＤＤ＋ＶＴＨ（ｉｎｖ）                  …（２）
【０００５】
上記（２）式において、閾値電圧ＶＴＨ（ｉｎｖ）は、ＰＭＯＳトランジスタ１０及びＮＭＯＳトランジスタ１１からなるインバータ回路の閾値電圧である。この構成により、出力電圧ＶＯＵＴが入力電圧である電源電圧ＶＤＤより高くなっても、ボルテージレギュレータ内部に対する逆流電流を防止することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−３４１１４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述した特許文献１は、順方向電圧Ｖｆと閾値電圧ＶＴＨ（ｉｎｖ）とが同様の電圧として設計されている。
しかしながら、プロセスや温度特性のばらつきによって、閾値電圧ＶＴＨ（ｉｎｖ）が順方向電圧Ｖｆより高い電圧となる場合がある。この場合、以下の（３）式に示す関係式の状態が発生することが考えられる。
ＶＤＤ＋Ｖｆ＜ＶＯＵＴ＜ＶＤＤ＋ＶＴＨ（ｉｎｖ）    …（３）
【０００８】
すなわち、出力電圧ＶＯＵＴが電源電圧ＶＤＤ及び順方向電圧Ｖｆの加算値を超えても、この出力電圧ＶＯＵＴが電源電圧ＶＤＤ及び閾値電圧ＶＴＨ（ｉｎｖ）の加算値より低い状態である。
【０００９】
上述した（３）式の状態においては、出力電圧ＶＯＵＴが電源電圧ＶＤＤ及び順方向電圧Ｖｆの加算値を超えても、逆流防止トランジスタ１０６がオン状態のため、逆流電流の流入を防止できず、ボルテージレギュレータ内部に逆流電流が流れ込む。
【００１０】
この状態に対応するため、プロセスや温度特性による（３）式に示す状態の発生を防止する目的で、順方向電圧Ｖｆより閾値電圧ＶＴＨ（ｉｎｖ）を低くする制御を行う工程を追加する必要があり、ボルテージレギュレータの製造コストが上昇してしまう。
【００１１】
本発明は、このような事情に鑑みてなされたもので、出力段トランジスタの寄生ダイオードの順方向電圧（Ｖｆ）と、出力電圧の検出を行うインバータ回路の閾値電圧（ＶＴＨ（ｉｎｖ））とを順方向電流が流れない状態とするためのプロセスの制御あるいは管理を行う工程を追加することなく、プロセスや温度特性による影響を抑止し、逆流電流を防止する逆流防止回路及び電源回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の逆流防止回路は、電源電圧が供給される入力端子と、出力端子から所定の出力電圧を出力するｐチャネル型ＭＯＳトランジスタである出力段トランジスタとの間に直列に介挿されたｐチャネル型ＭＯＳトランジスタである逆流防止トランジスタと、前記出力電圧が前記電源電圧を超えた場合に、前記逆流防止トランジスタをオン状態からオフ状態とする逆流防止制御部とを備え、前記逆流防止制御部が、エンハンスメント型のｐチャネル型ＭＯＳトランジスタであり、ソースが前記出力端子に接続された第１トランジスタと、一端が前記第１トランジスタのドレイン及び前記逆流防止トランジスタのゲートの各々に接続され、他端が接地された第１定電流回路と、前記入力端子及び前記第１トランジスタのゲート間に介挿され、前記電源電圧を電圧降下した電圧を制御電圧として、前記第１トランジスタのゲートに印加するレベルシフト回路とを有し、前記第１トランジスタのドレインの電圧により前記逆流防止トランジスタのオン／オフ制御を行うことを特徴とする。
【発明の効果】
【００１３】
この発明によれば、出力段トランジスタの寄生ダイオードの順方向電圧（Ｖｆ）と、出力電圧の検出を行うインバータ回路の閾値電圧（ＶＴＨ（ｉｎｖ））とを、順方向電流が流れない状態とするためのプロセスの追加あるいは管理を行う工程を追加することなく、プロセスや温度特性による影響を抑止し、逆流電流を防止する逆流防止回路及び電源回路を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態による逆流防止回路を用いた電源回路であるボルテージレギュレータを示す概略ブロック図である。
【図２】本発明の第１の実施形態による逆流防止回路１００おけるレベルシフト回路１１０の回路例を示す図である。
【図３】本発明の第１の実施形態における定電流回路１１２の回路例を示す図である。
【図４】本発明の第１の実施形態における定電流回路１１２の他の回路例を示す図である。
【図５】本発明の第２の実施形態による逆流防止回路１００におけるレベルシフト回路１１０Ａの回路例を示す図である。
【図６】本発明の第３の実施形態による逆流防止回路１００におけるレベルシフト回路１１０Ｂの回路例を示す図である。
【図７】本発明の第４の実施形態による逆流防止回路１００における逆流防止制御部１１１Ｃの回路例を示す図である。
【図８】本発明の第５の実施形態による逆流防止回路１００における逆流防止制御部１１１Ｄの回路例を示す図である。
【図９】本発明の第６の実施形態による逆流防止回路１００における逆流防止制御部１１１Ｅの回路例を示す図である。
【図１０】本発明の第７の実施形態による逆流防止回路を用いた電源回路であるボルテージレギュレータを示す概略ブロック図である。
【図１１】従来の逆流防止回路を用いた電源回路であるボルテージレギュレータの構成を示す概略ブロック図である。
【発明を実施するための形態】
【００１５】
＜第１の実施形態＞
以下、図面を参照して、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態による逆流防止回路を用いた電源回路であるボルテージレギュレータを示す概略ブロック図である。
この概略ブロック図において、ボルテージレギュレータ１は、逆流防止回路１００、誤差増幅回路１０１、出力段トランジスタ１０２、基準電源１０３の各々を備えている。逆流防止回路１００は、逆流防止トランジスタ１０６及び逆流防止制御部１１１を備えている。逆流防止制御部１１１は、定電流インバータ１０９及びレベルシフト回路１１０を備えている。定電流インバータ１０９は、第１トランジスタ１０７及び定電流回路１０８を備えている。以下、デプレッション型と特に定義していないトランジスタは、エンハンスメント型のトランジスタである。
【００１６】
逆流防止トランジスタ１０６は、ｐチャネル型ＭＯＳトランジスタであり、ソースＳが入力端子１０４に接続され、ゲートＧが配線２０３を介して接続点Ｐ１に接続され、ドレインＤ及びバックゲートＢＧが出力段トランジスタ１０２のソースＳ及びバックゲートＢＧに接続されている。
出力段トランジスタ１０２は、ｐチャネル型ＭＯＳトランジスタであり、ゲートＧが誤差増幅回路１０１の出力端子に接続され、ドレインＤが出力端子１０５に接続されている。
【００１７】
誤差増幅回路１０１は、＋側入力端子が出力端子１０５に接続され、−側入力端子が基準電源１０３の＋端子に接続されている。
基準電源１０３は、−端子が接地され、＋側端子が出力電圧ＶＯＵＴを制御する基準電圧となっている。
第１トランジスタ１０７は、ｐチャネル型ＭＯＳトランジスタであり、ソースＳが配線２０２を介して出力端子１０５に接続され、ゲートＧが配線２０４を介してレベルシフト回路１１０の回路出力端子に接続され、ドレインＤが接続点Ｐ１に接続されている。
レベルシフト回路１１０は、回路入力端子が配線２０１を介して入力端子１０４に接続されている。
【００１８】
定電流回路１０８は、一端が接続点Ｐ１に接続され、他端が接地されている。定電流回路１０８は、例えば、ゲートとソースとバックゲートとを短絡したデプレッション型のｎチャネル型ＭＯＳあるいはｐチャネル型ＭＯＳトランジスタを用いた電流源を用いる。また、ゲートとバックゲートとを短絡したデプレッション型のｎチャネル型ＭＯＳトランジスタあるいはｐチャネル型ＭＯＳトランジスタのゲートとソースとの間に抵抗を介挿した電流源を用いても良い。
【００１９】
上述した構成において、誤差増幅回路１０１は、−側端子に基準電源１０３から供給される基準電圧Ｖｒｅｆと、＋側端子に出力端子１０５から供給される出力電圧ＶＯＵＴとを比較する。そして、誤差増幅回路１０１は、比較結果に対応し、出力電圧ＶＯＵＴが基準電圧Ｖｒｅｆと同等となるように、出力段トランジスタ１０２のゲートＧに対して、出力端子から供給する制御電圧を制御する。
これにより、出力端子１０５に接続される負荷の消費電力が変更されても、誤差増幅回路１０１は、出力段トランジスタ１０２から出力される出力電圧ＶＯＵＴを、常に基準電圧Ｖｒｅｆと同等とするように制御する。この結果、ボルテージレギュレータ１は、定電圧電源回路として動作する。
【００２０】
以下、図１の逆流防止制御部１１１の動作を説明する。
定電流インバータ１０９は、上述したように、第１トランジスタ１０７と定電流回路１０８により構成されている。
この構成において、レベルシフト回路１１０は、回路入力端子から入力される電源電圧ＶＤＤを電圧降下ＶＬＳ１１０分低下させて回路出力端子から出力し、すなわち、電圧ＶＤＤ−ＶＬＳ１１０を第１トランジスタ１０７のゲートＧに印加する。
【００２１】
このため、第１トランジスタ１０７のゲート電圧がＶＤＤ−ＶＬＳ１１０であり、定電流インバータ１０９の閾値電圧がＶＴＨ１０９（ＶＴＨ（ｉｎｖ））である場合、定電流インバータ１０９が反転する出力電圧ＶＯＵＴは、以下の式で表される。
ＶＯＵＴ＝ＶＤＤ−ＶＬＳ１１０＋ＶＴＨ１０９
となる。ここで、ＶＴＨ１０９は、実質的に、第１トランジスタ１０７がオン状態に移行した場合、接続点Ｐ１の電位が「０」Ｖから上昇することから、第１トランジスタ１０７の閾値電圧のＶＴＨ１０７と同様となる。
【００２２】
したがって、ＶＯＵＴがＶＤＤ−ＶＬＳ１１０＋ＶＴＨ１０９以下の場合、すなわち、出力電圧ＶＯＵＴが電源電圧ＶＤＤ以下の場合（ＶＤＤ≧ＶＯＵＴの場合）、第１トランジスタ１０７のゲートソース間電圧が（ＶＯＵＴ−（ＶＤＤ−ＶＬＳ１１０））≦ＶＴＨ１０７のため、第１トランジスタ１０７がオフ状態であり、第１トランジスタ１０７のドレイン電流が定電流回路１０８の定電流の電流値以下となる。
このため、逆流防止制御部１１１における定電流インバータ１０９の接続点Ｐ１の電圧が「０」Ｖを維持し、逆流防止制御部１１１は、逆流防止トランジスタ１０６をオン状態を維持する。
【００２３】
一方、ＶＯＵＴがＶＤＤ−ＶＬＳ１１０＋ＶＴＨ１０９を超えた場合、第１トランジスタ１０７のゲートソース間電圧が（ＶＯＵＴ−（ＶＤＤ−ＶＬＳ１１０））＞ＶＴＨ１０７であり、第１トランジスタ１０７のゲートＧとソースＳとの間の電圧が閾値電圧ＶＴＨ１０７を超えて、第１トランジスタ１０７がオン状態となる。そして、第１トランジスタ１０７のドレイン電流の電流値が増加して、定電流回路１０８の定電流の電流値より大きくなる。
これにより、逆流防止制御部１１１における定電流インバータ１０９の接続点Ｐ１の電圧が上昇し、逆流防止トランジスタ１０６がオン状態からオフ状態に移行するように制御される。
【００２４】
このため、出力電圧ＶＯＵＴが電源電圧ＶＤＤを超えた場合（ＶＯＵＴ＞ＶＤＤの場合）、出力端子１０５から入力端子１０４に対して逆流電流が流れないためには、以下の関係式が成立するように、電圧降下ＶＬＳ１１０を生成する必要がある。以下の関係式において、順方向電圧Ｖｆ１０２（Ｖｆ）は、出力段トランジスタ１０２の寄生ダイオードの順方向電圧である。
ＶＤＤ−ＶＬＳ１１０＋ＶＴＨ１０９＜ＶＤＤ＋Ｖｆ１０２
すなわち、（ＶＴＨ１０９−ＶＬＳ１１０）＜Ｖｆ１０２の関係が成立すれば、すなわち、ＶＴＨ１０９−ＶＬＳ１１０が寄生ダイオードの順方向電圧Ｖｆ１０２未満であればよい。
【００２５】
本実施形態において、上述した定電流インバータ１０９の構成により、閾値電圧ＶＴＨ１０９とレベルシフト回路１１０の電圧降下ＶＬＳ１１０との差分電圧を、寄生ダイオードの順方向電圧Ｖｆ１０２未満とすることで、出力段トランジスタ１０２の寄生ダイオードの順方向電圧Ｖｆ１０２と閾値電圧ＶＴＨ１０９とを順方向電流が流れない状態とするためのプロセスの制御あるいは管理を行う工程を追加することなく、プロセスのばらつきや温度による特性変化による影響を抑制することができ、出力電圧ＶＯＵＴが電源電圧ＶＤＤより高くなったタイミングを精度良く、リアルタイムに検知することができる。このため、本実施形態によれば、出力電圧ＶＯＵＴと電源電圧ＶＤＤの電圧に応じて、逆流防止制御部１１１が逆流防止トランジスタ１０６を確実にオフ状態とすることができ、出力段トランジスタ１０２の寄生ダイオードを介する、出力端子１０５からの逆流電流のボルテージレギュレータ１内への流入を防止することが可能となる。
【００２６】
図２は、本発明の第１の実施形態による逆流防止回路１００おけるレベルシフト回路１１０の回路例を示す図である。レベルシフト回路１１０は、抵抗１１３と定電流回路１１２とを備えている。抵抗１１３は、一端が配線２０１に接続され、他端が定電流回路１１２を介して接地されている。
定電流回路１１２が電流Ｉ１１２を流し、抵抗１１３が抵抗値Ｒ１１３である場合、電圧降下ＶＬＳ１１０は、Ｒ１１３×Ｉ１１２となる。
したがって、抵抗１１３の抵抗値Ｒ１１３及び定電流回路１１２の電流Ｉ１１２により、電圧降下ＶＬＳ１１０の電圧値を調整する。すなわち、（ＶＴＨ１０９−ＶＬＳ１１０）＜Ｖｆ１０２を満足させるため、（ＶＴＨ１０９−Ｒ１１３×Ｉ１１２）＜Ｖｆ１０２となるように、抵抗Ｒ１１１３及び定電流回路１１２の各々を形成する。
【００２７】
図３は、本発明の第１の実施形態における定電流回路１１２の回路例を示す図である。
図３において、定電流回路１１２は、基準電源３０１と、誤差増幅回路３０２と、ｎチャネル型ＭＯＳトランジスタ３０３と抵抗３０４との各々を備えている。
誤差増幅回路３０２により構成される負帰還回路により、誤差増幅回路３０２の負入力端子−は、基準電源３０１の出力する基準電圧Ｖ３０１と同様の電圧となる。
抵抗３０４に流れる電流Ｉ３０４は、抵抗３０４が抵抗Ｒ３０４とした場合、Ｖ３０１／Ｒ３０４に比例した電流となる。すなわち、Ｉ３０４∝（Ｖ３０１／Ｒ３０４）となる。
【００２８】
抵抗Ｒ３０４に流れる電流は、端子Ｔ１１２が配線２０４を介して接続される抵抗１１３から供給されることになる。
このため、電圧降下ＶＬＳ１１０は、Ｒ１１３／Ｒ３０４に比例した電圧となる。すなわち、ＶＬＳ１１０∝（Ｒ１１３／Ｒ３０４）×Ｖ３０１となる。
また、定電流回路１１２は、端子Ｔ１１２及び配線２０４の各々の間にカレントミラー回路を設けて、最終的に電流源として構成する。このため  そのカレントミラー回路の折返しの電流比により、電流Ｉ１１２がＲ１１３／Ｒ４０３に比例して変化するため、ＶＬＳ１１０が比例関係の表記となっている。
【００２９】
上述した抵抗１１３と抵抗３０４との各々を同種の抵抗で構成することにより、温度依存性や製造バラツキが抵抗１１３、抵抗３０４それぞれで同様となる。
このため、抵抗１１３及び抵抗３０４の各々の組合わせにおいて、温度依存性や製造バラツキが相殺され、電圧降下ＶＬＳ１１０は、精度良く、基準電圧Ｖ３０１に比例して設定することができる。
【００３０】
図４は、本発明の第１の実施形態における定電流回路１１２の他の回路例を示す図である。
図４において、定電流回路１１２は、ｐｎｐバイポーラトランジスタ４０１、４０２、抵抗４０３、ｐチャネル型ＭＯＳトランジスタ４０４、４０５、誤差増幅回路４０６との各々を備えている。この定電流回路１１２は、バンドギャップリファレンス回路で使用される構成であり、ＰＴＡＴ（Ｐｒｏｐｏｒｔｉｏｎａｌ  Ｔｏ  Ａｂｓｏｌｕｔｅ  Ｔｅｍｐｅｒａｔｕｒｅ）電流を生成する回路である。
抵抗４０３の電圧降下がＰＴＡＴ電圧ＶＰＴＡＴとなるため、抵抗４０３に流れる電流Ｉ０４３は、抵抗４０３が抵抗Ｒ４０３とした場合、ＶＰＴＡＴ／Ｒ４０３に比例した電流となる。すなわち、Ｉ４０３∝（ＶＰＴＡＴ／Ｒ４０３）となる。
【００３１】
抵抗Ｒ４０３に流れる電流は、端子Ｔ１１２が配線２０４を介して接続される抵抗１１３から供給されることになる。
このため、電圧降下ＶＬＳ１１０は、Ｒ１１３／Ｒ４０３に比例した電圧となる。すなわち、ＶＬＳ１１０∝（Ｒ１１３／Ｒ４０３）×ＶＰＴＡＴとなる。
また、定電流回路１１２は、図３の定電流回路１１２と同様に、端子Ｔ１１２及び配線２０４の各々の間にカレントミラー回路を設けて、最終的に電流源として構成する。このため  そのカレントミラー回路の折返しの電流比により、電流Ｉ１１２がＲ１１３／Ｒ４０３に比例して変化するため、ＶＬＳ１１０が比例関係の表記となっている。
【００３２】
上述した抵抗１１３と抵抗４０３との各々を同種の抵抗で構成することにより、温度依存性や製造バラツキが抵抗１１３、抵抗４０３それぞれで同様となる。
このため、図３の定電流回路１１２と同様に、抵抗１１３及び抵抗４０３の各々の組合わせにおいて、温度依存性や製造バラツキが相殺され、電圧降下ＶＬＳ１１０は、精度良く、ＰＴＡＴ電圧ＶＰＴＡＴに比例して設定することができる。
【００３３】
＜第２の実施形態＞
以下、図面を参照して、本発明の第２の実施形態について説明する。図５は、本発明の第２の実施形態による逆流防止回路１００におけるレベルシフト回路１１０Ａの回路例を示す図である。
第２の実施形態において、レベルシフト回路１１０Ａは、定電流回路１１２とｐチャネル型ＭＯＳトランジスタ１１４とを備えている。このｐチャネル型ＭＯＳトランジスタ１１４は、図２の抵抗１１３に換えて用いられている。また、定電流回路１１２は、第１の実施形態と同様である。
ｐチャネル型ＭＯＳトランジスタ１１４は、ソースＳが配線２０１に接続され、ゲートＧ及びドレインＤが配線２０４に接続されている。
【００３４】
定電流回路１１２が電流Ｉ１１２である場合、ｐチャネル型ＭＯＳトランジスタ１１４の閾値電圧ＶＴＨ１１４の場合、ＶＬＳ１１０≒ＶＴＨ１１４となる。
ここで、第１トランジスタ１０７及びｐチャネル型ＭＯＳトランジスタ１１４の各々は、同様のプロセスのばらつきや温度変化による特性変化を示すため、それぞれの影響をキャンセルすることができ、ＶＴＨ１０９−ＶＬＳ１１０＜Ｖｆ１０２の関係は安定して満たされる。
【００３５】
本実施形態において、第１の実施形態と同様に、上述した定電流インバータ１０９の閾値電圧ＶＴＨ１０９と、図５のレベルシフト回路１１０Ａのｐチャネル型ＭＯＳトランジスタ１１４の閾値電圧ＶＴＨ１１４（電圧降下ＶＬＳ１１０）との差分電圧を、寄生ダイオードの順方向電圧Ｖｆ１０２未満とすることができる。
【００３６】
＜第３の実施形態＞
以下、図面を参照して、本発明の第３の実施形態について説明する。図６は、本発明の第３の実施形態による逆流防止回路１００におけるレベルシフト回路１１０Ｂの回路例を示す図である。
レベルシフト回路１１０Ｂは、定電流回路１１２とダイオード１１５（ＰＮ接合素子）とを備えている。第３の実施形態においては、図２の抵抗１１３に換え、ダイオード１１５が用いられている。定電流回路１１２は、第１の実施形態と同様である。
ダイオード１１５はアノードが配線２０１に接続され、カソードが配線２０４に接続されている。
【００３７】
定電流回路１１２が電流Ｉ１１２である場合、ダイオード１１５の順方向電圧Ｖｆ１１５の場合、ＶＬＳ１１０≒Ｖｆ１１５となる。
ここで、ダイオード１１５及び出力段トランジスタ１０２との各々は、同様のプロセスのばらつきや温度変化による特性変化を示すため、それぞれの影響をキャンセルすることができ、（ＶＴＨ１０９−ＶＬＳ１１０）＜Ｖｆ１０２の関係は安定して満たされる。
【００３８】
本実施形態において、第１の実施形態と同様に、上述した定電流インバータ１０９の閾値電圧ＶＴＨ１０９と、図６のレベルシフト回路１１０Ｂのダイオード１１５の順方向電圧Ｖｆ１１５（電圧降下ＶＬＳ１１０）との差分電圧を、寄生ダイオードの順方向電圧Ｖｆ１０２未満とすることができる。
【００３９】
＜第４の実施形態＞
以下、図面を参照して、本発明の第４の実施形態について説明する。図７は、本発明の第４の実施形態による逆流防止回路１００における逆流防止制御部１１１Ｃの回路例を示す図である。第１の実施形態と異なる点は、逆流防止制御部１１１Ｃにおいて、定電流インバータ１０９の接続点Ｐ１と逆流防止トランジスタ１０６のゲートＧとの間に波形整形回路７０１が介挿されている構成である。
波形整形回路７０１は、インバータ７０２とインバータ７０３とが直列に接続されて構成されている。また、容量素子（コンデンサ）７０４は、インバータ７０２の出力端子とインバータ７０３の入力端子との間に一端が接続され、他端が接地されている。
【００４０】
波形整形回路７０１は、接続点Ｐ１が所定の電圧に上昇した際、「Ｈ」レベルの信号を逆流防止トランジスタ１０６のゲートＧに対して出力し、この「Ｈ」レベルの信号により逆流防止トランジスタ１０６をオフ状態とする。
また、容量素子７０４は、インバータ７０２の出力変化を遅延させてインバータ７０３に対して供給するために設けられている。この遅延された時間は、逆流防止トランジスタ１０６をオフ状態とするタイミング調整に用いられる。
【００４１】
本実施形態によれば、接続点Ｐ１が所定の電圧となった時点で、波形整形回路７０１が逆流防止トランジスタ１０６のゲートＧに対し、逆流防止トランジスタ１０６をオフ状態とする「Ｈ」レベルの信号を出力するため、第１の実施形態に比較して逆流防止トランジスタ１０６を高速にオフ状態とすることが可能となる。
また、本実施形態によれば、容量素子７０４の容量を調整することにより、出力電圧ＶＯＵＴが所定の電圧を超えてから逆流防止トランジスタ１０６をオフ状態とするまでの時間を容易に制御することができる。
また、第２及び第３の実施形態の逆流防止制御部１１１も、図１における定電流インバータ１０９の接続点Ｐ１と、逆流防止トランジスタ１０６のゲートＧとの間に、上述した波形整形回路７０１を介挿する構成としても良い。
【００４２】
＜第５の実施形態＞
以下、図面を参照して、本発明の第５の実施形態について説明する。図８は、本発明の第５の実施形態による逆流防止回路１００における逆流防止制御部１１１Ｄの回路例を示す図である。第１の実施形態と異なる点は、逆流防止制御部１１１Ｄにおいて、定電流インバータ１０９の代わりに定電流インバータ１０９Ｄと、波形整形回路８０１との各々が備えられた点である。
波形整形回路８０１は、インバータ８０２とインバータ８０３とが直列に接続されて構成されている。また、定電流インバータ１０９Ｄにおいては、定電流インバータ１０９における定電流回路１０８に換え、可変電流源１０８Ｄが設けられている。
【００４３】
また、定電流インバータ１０９Ｄは、第１トランジスタ１０７とともに、定電流インバータ１０９における定電流回路１０８に換え、可変電流源１０８Ｄが設けられている。
定電流インバータ１０９Ｄにおいて、第１トランジスタ１０７は、ゲートＧがレベルシフト回路１１０に配線２０４を介して接続され、ソースＳが配線２０２を介して出力端子１０５に接続され、ドレインＤが接続点Ｐ１と接続されている。
【００４４】
可変電流源１０８Ｄは、一端が接続点Ｐ１に接続され、他端が接地点に接続され、制御端子がインバータ８０２の出力端子に接続されている。また、可変電流源１０８Ｄは、制御端子に対して「Ｈ」レベルが印加されている場合に比較して、「Ｌ」レベルが印加されている場合の電流値が少なく流れる構成となっている。
この構成により、定電流インバータ１０９Ｄは、可変電流源１０８Ｄの制御端子に対して「Ｈ」レベル及び「Ｌ」レベルが供給されることにより、可変電流源１０８Ｄに流れる電流が変化するため、逆流防止トランジスタ１０６のオン／オフ制御における出力電圧ＶＯＵＴの電圧値に対してヒステリシス性を持たせることができる。
【００４５】
すなわち、定常状態である出力電圧ＶＯＵＴが電源電圧ＶＤＤ以下の場合、接続点Ｐ１が「Ｌ」レベルであり、インバータ８０２の出力する信号レベルが「Ｈ」レベルであるため、可変電流源１０８Ｄは、制御端子に「Ｈ」レベルの信号が供給されて所定の電流値が流れる状態となっている。このため、定電流インバータ１０９Ｄは、閾値電圧が閾値電圧ＶＴＨ１０９Ａに維持されている状態となっている。
【００４６】
一方、逆流検知状態である出力電圧ＶＯＵＴが電源電圧ＶＤＤよりも高い場合、接続点Ｐ１が「Ｈ」レベルであり、インバータ８０２の出力する信号レベルが「Ｌ」レベルであるため、可変電流源１０８Ｄは、制御端子に「Ｌ」レベルの信号が供給されて所定の電流値に比較してより少ない電流が流れる状態となっている。このため、定電流インバータ１０９Ｄは、閾値電圧が閾値電圧ＶＴＨ１０９Ｂ（＜閾値電圧ＶＴＨ１０９Ａ）に移行した状態となっている。これにより、定電流インバータ１０９Ｄのヒステリシスの電圧は、逆流防止トランジスタ１０６がオン状態からオフ状態となる出力電圧ＶＯＵＴと、逆流防止トランジスタ１０６がオフ状態からオン状態となる出力電圧ＶＯＵＴとにおける差分として、ＶＴＨ１０９Ａ−ＶＴＨ１０９Ｂとなる。
【００４７】
上述した構成により、本実施形態によれば、逆流防止トランジスタ１０６をオンオフ制御するため、出力電圧ＶＯＵＴが所定の電圧を超えたか否かを検出する定電流インバータ１０９Ｄの閾値電圧ＶＴＨ１０９を、逆流防止トランジスタ１０６がオン状態の場合（閾値電圧ＶＴＨ１０９Ａ）に比較して、オフ状態の場合（閾値電圧ＶＴＨ１０９Ｂ）を低くすることができる。したがって、一旦、逆流防止トランジスタ１０６がオフ状態となった場合、オフ状態となった際の出力電圧ＶＯＵＴに対して、復帰時において出力電圧ＶＯＵＴが所定の電圧だけ低い電圧とならないと逆流防止トランジスタ１０６をオン状態としないヒステリシス性を持たせることができ、短い周期で発振するようなオンオフ動作で逆流防止トランジスタ１０６を稼働させないことが可能となり、ボルテージレギュレータ１の劣化を抑制することができる。
【００４８】
また、第１の実施形態の逆流防止制御部１１１も、図１における定電流インバータ１０９を上述した定電流インバータ１０９Ｄに置き換えて、接続点Ｐ１と逆流防止トランジスタ１０６のゲートＧとの間に、上述した波形整形回路８０１を介挿する構成としても良い。
【００４９】
＜第６の実施形態＞
以下、図面を参照して、本発明の第６の実施形態について説明する。図９は、本発明の第６の実施形態による逆流防止回路１００における逆流防止制御部１１１Ｅの回路例を示す図である。第１の実施形態と異なる点は、逆流防止制御部１１１Ｅにおいて、レベルシフト回路１１０Ｅと、定電流インバータ１０９と、波形整形回路９０１との各々が備えられた点である。
波形整形回路９０１は、インバータ９０２とインバータ９０３とが直列に接続されて構成されている。
【００５０】
また、レベルシフト回路１１０Ｅにおいては、レベルシフト回路１１０における定電流回路１１２に換え、可変電流源１１２Ｅが設けられている。
レベルシフト回路１１０Ｅにおいて、抵抗１１３は、一端が配線２０１に接続され、他端が配線２０４に接続されている。
可変電流源１１２Ｅは、一端が配線２０４に接続され、他端が接地点に接続され、制御端子がインバータ９０２の出力端子に接続されている。また、可変電流源１１２Ｅは、制御端子に対して「Ｈ」レベルが印加されている場合に比較して、「Ｌ」レベルが印加されている場合の電流値が多く流れる構成となっている。
【００５１】
この構成により、レベルシフト回路１１０Ｅは、可変電流源１１２Ｅの制御端子に対して「Ｈ」レベル及び「Ｌ」レベルが供給されることにより、可変電流源１１２Ｅに流れる電流が変化するため、逆流防止トランジスタ１０６のオン／オフ制御における出力電圧ＶＯＵＴの電圧値に対してヒステリシス性を持たせることができる。
【００５２】
すなわち、定常状態である出力電圧ＶＯＵＴが電源電圧ＶＤＤ以下の場合、接続点Ｐ１が「Ｌ」レベルであり、インバータ９０２の出力する信号レベルが「Ｈ」レベルであるため、可変電流源１１２Ｅは、制御端子に「Ｈ」レベルの信号が供給されて所定の電流Ｉ１１２Ａが流れる状態となっている。このため、レベルシフト回路１１０Ｅは、電圧降下が電圧降下ＶＬＳ１１０Ａ（＝Ｒ１１３×Ｉ１１２Ａ）に維持されている状態となっている。
【００５３】
一方、逆流検知状態である出力電圧ＶＯＵＴが電源電圧ＶＤＤよりも高い場合、接続点Ｐ１が「Ｈ」レベルであり、インバータ８０２の出力する信号レベルが「Ｌ」レベルであるため、可変電流源１１２Ｅは、制御端子に「Ｌ」レベルの信号が供給されて所定の電流Ｉ１１２Ａに比較して、より多い電流Ｉ１１２Ｂの電流が流れる状態となっている。このため、レベルシフト回路１１０Ｅは、電圧降下が電圧降下ＶＬＳ１１０Ｂ（＝Ｒ１１３×Ｉ１１２Ｂ＞ＶＬＳ１１０Ａ）に移行した状態となっている。これにより、レベルシフト回路１１０Ｅのヒステリシスの電圧は、逆流防止トランジスタ１０６がオン状態からオフ状態となる出力電圧ＶＯＵＴと、逆流防止トランジスタ１０６がオフ状態からオン状態となる出力電圧ＶＯＵＴとにおける差分として、ＶＬＳ１１０Ｂ−ＶＬＳ１１０Ａ＝Ｒ１１３×（Ｉ１１２Ｂ−Ｉ１１２Ａ）となる。
【００５４】
上述した構成により、本実施形態によれば、逆流防止トランジスタ１０６をオンオフ制御するため、出力電圧ＶＯＵＴが所定の電圧を超えたか否かを検出する定電流インバータ１０９に与える電圧降下ＶＬＳ１１０を、逆流防止トランジスタ１０６がオン状態の場合（電圧降下ＶＬＳ１１０Ａ）に比較して、オフ状態の場合（電圧降下ＶＬＳ１１０Ｂ）を高くすることができる。したがって、一旦、逆流防止トランジスタ１０６がオフ状態となった場合、オフ状態となった際の出力電圧ＶＯＵＴに対して、復帰時において出力電圧ＶＯＵＴが所定の電圧だけ低い電圧とならないと逆流防止トランジスタ１０６をオン状態としないヒステリシス性を持たせることができ、短い周期で発振するようなオンオフ動作で逆流防止トランジスタ１０６を稼働させないことが可能となり、ボルテージレギュレータ１の劣化を抑制することができる。
【００５５】
また、第１の実施形態の逆流防止制御部１１１も、図１におけるレベルシフト回路１１０を上述したレベルシフト回路１１０Ｅに置き換えて、接続点Ｐ１と逆流防止トランジスタ１０６のゲートＧとの間に、上述した波形整形回路９０１を介挿する構成としても良い。
【００５６】
＜第７の実施形態＞
以下、図面を参照して、本発明の第７の実施形態について説明する。図１０は、本発明の第７の実施形態による逆流防止回路を用いた電源回路であるボルテージレギュレータを示す概略ブロック図である。図１０に示すボルテージレギュレータ１Ｆが第１の実施形態と異なる点は、逆流防止回路１００Ｆ内の逆流防止制御部１１１Ｆにおいて、電流制御回路６０５と、抵抗７１０とが備えられた点である。
電流制御回路６０５は、インバータ６０１、ｎチャネル型ＭＯＳトランジスタ６０２及び定電流回路６０３の各々が備えられている。
【００５７】
インバータ６０１は、入力端子が定電流インバータ１０９の接続点Ｐ１に接続され、出力端子がｎチャネル型ＭＯＳトランジスタ６０２のゲートＧに接続されている。
ｎチャネル型ＭＯＳトランジスタ６０２は、ｎチャネル型ＭＯＳトランジスタであり、ドレインＤが逆流防止トランジスタ１０６のゲートＧと接続点Ｐ２を介して接続され、ソースＳが定電流回路６０３を介して接地されている。
抵抗７１０は、一端が逆流防止トランジスタ１０６のドレインＤに接続され、他端が接続点Ｐ２を介してｎチャネル型ＭＯＳトランジスタ６０２のドレインＤに接続されている。抵抗７１０の抵抗値は、ｎチャネル型ＭＯＳトランジスタ６０２がオン状態となったとき、接続点Ｐ２の電圧が定電流回路６０３によって逆流防止トランジスタ１０６がオン状態となるように、十分大きく設定されている。
【００５８】
定常状態である出力電圧ＶＯＵＴが電源電圧ＶＤＤ以下の場合、接続点Ｐ１が「Ｌ」レベルであり、インバータ６０１の出力する信号レベルが「Ｈ」レベルであるため、ｎチャネル型ＭＯＳトランジスタ６０２は、ゲートＧに「Ｈ」レベルの信号が供給されており、オン状態となっている。これにより接続点Ｐ２の電圧が低下するので、逆流防止トランジスタ１０６はオン状態となる。
【００５９】
一方、逆流検知状態である出力電圧ＶＯＵＴが電源電圧ＶＤＤよりも高い場合、接続点Ｐ１の電圧が上昇し、インバータ６０１の出力する信号レベルが「Ｌ」レベルとなるため、ｎチャネル型ＭＯＳトランジスタ６０２は、オフ状態となる。これにより、抵抗７１０に電流が流れなくなり、接続点Ｐ２の電圧は逆流防止トランジスタ１０６のドレインＤ電圧と等しくなるため、逆流防止トランジスタ１０６はオフ状態となる。
【００６０】
本実施形態によれば、抵抗７１０とｎチャネル型ＭＯＳトランジスタ６０２と定電流回路６０３からなるインバータの出力により、逆流防止トランジスタ１０６のゲート制御を行っており、抵抗７１０の抵抗値や定電流回路６０３の電流値を調整することにより、逆流防止トランジスタ１０６がオン状態の時のゲート電圧を制御することができ、逆流防止トランジスタ１０６のゲートＧの劣化を防ぐことができるという効果がある。
【００６１】
また、第１の実施形態の逆流防止制御部１１１も、逆流防止制御部１１１Ｆと同様の構成とし、図１における定電流インバータ１０９の接続点Ｐ１と、逆流防止トランジスタ１０６のゲートＧとの間に、上述した電流制御回路６０５を介挿し、逆流防止トランジスタ１０６のゲートＧ及びドレインＤ間に抵抗７１０を介挿する構成としても良い。
【００６２】
また、第１の実施形態から第７の実施形態においては、電源回路として出力電圧ＶＯＵＴが基準電圧Ｖｒｅｆと等しく制御されるボルテージフォロア（トラッカー）型のボルテージレギュレータ１を例として説明したが、出力電圧ＶＯＵＴを分圧抵抗で分圧した帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとが等しく制御される降圧型のボルテージレギュレータなどの電源の出力段における出力段トランジスタからの逆流電流を防止する構成に用いても良い。
【００６３】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【符号の説明】
【００６４】
１，１Ｆ…ボルテージレギュレータ
１００，１００Ｆ…逆流防止回路
１０１，３０２，４０６…誤差増幅回路
１０２…出力段トランジスタ
１０３，３０１…基準電源
１０４…入力端子
１０５…出力端子
１０６…逆流防止トランジスタ
１０７…第１トランジスタ
１０８，１１２，６０３…定電流回路
１０９，１０９Ｄ…定電流インバータ
１１０，１１０Ａ，１１０Ｂ，１１０Ｅ…レベルシフト回路
１１１，１１１Ｃ，１１１Ｄ，１１１Ｅ，１１１Ｆ…逆流防止制御部
１１３，３０４，４０３，７１０…抵抗
１１４，４０４，４０５…ｐチャネル型ＭＯＳトランジスタ
２０１，２０２，２０３，２０４…配線
３０３，６０２…ｎチャネル型ＭＯＳトランジスタ
６０１，７０２，７０３，８０２，８０３，９０２，９０３，…インバータ
４０１，４０２…ｐｎｐバイポーラトランジスタ
７０１，８０１，９０１…波形整形回路
７０４…容量素子
【図１】
2020003859.tif 000003
【図２】
2020003859.tif 000004
【図３】
2020003859.tif 000005
【図４】
2020003859.tif 000006
【図５】
2020003859.tif 000007
【図６】
2020003859.tif 000008
【図７】
2020003859.tif 000009
【図８】
2020003859.tif 000010
【図９】
2020003859.tif 000011
【図１０】
2020003859.tif 000012
【図１１】
2020003859.tif 000013