(57)【要約】【目的】デジタルアナログ変換処理の高速化を図ることが可能なデジタルアナログ変換回路及びそれを用いた表示装置のデータドライバを提供する。【構成】本発明は、第１選択状態のときにはデジタルデータ信号中の第１のビット群に基づき、互いに異なる２つの電圧を第１及び第２の選択電圧として出力し、第２選択状態のときには上記２つの電圧の一方又は双方を第１及び第２の選択電圧として出力する第１のデコーダと、第１選択状態のときにはデジタルデータ信号中の第２のビット群に基づき互いに異なる２つの電圧を第３及び第４の選択電圧として出力する一方、第２選択状態のときには第２のビット群に基づく１つの電圧を上記第３及び第４の選択電圧として出力する第２のデコーダと、第１及び第２の選択電圧、又は第３及び第４の選択電圧の組み合わせを所定の重み付け比で平均化して出力する増幅回路と、を有する。【選択図】図５
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【特許請求の範囲】
【請求項１】
互いに異なる電圧値を有する複数の参照電圧を生成し、前記複数の参照電圧から第１の範囲に対応する第１の参照電圧群及び第２の範囲に対応する第２の参照電圧群を出力する参照電圧生成回路と、
第１のビット群及び第２のビット群からなるｔ（ｔは２以上の整数）ビットのデジタルデータ信号中の前記第１のビット群を受け、前記第１のビット群に基づき前記第１の参照電圧群中から重複を含む２つの参照電圧を選択し、夫々を第１及び第２の選択電圧として出力する第１のデコーダと、
デジタルデータ信号中の前記第２のビット群を受け、前記第２のビット群に基づき前記第２の参照電圧群中から重複を含む２つの参照電圧を選択し、夫々を第３及び第４の選択電圧として出力する第２のデコーダと、
夫々が前記第１の選択電圧又は前記第２の選択電圧からなる複数の電圧、又は夫々が前記第３の選択電圧又は前記第４の選択電圧からなる複数の電圧を、予め設定された重み付け比で平均化して増幅した電圧を出力電圧として出力する増幅回路と、を有し、
前記第１及び第２のデコーダは、第１選択状態及び第２選択状態のうちのいずれか一方に設定することを指示する制御信号を受け、
前記第１のデコーダは、前記第１選択状態に設定されたときには、前記第１のビット群に基づき前記第１の参照電圧群中から互いに異なる２つの参照電圧を選択し、夫々を前記第１及び第２の選択電圧として出力する一方、前記第２選択状態に設定されたときには、前記第１のビット群に基づき前記第１の参照電圧群中から重複を含む２つの参照電圧を選択し、夫々を前記第１及び第２の選択電圧として出力し、
前記第２のデコーダは、前記第１選択状態に設定されたときには、前記第２のビット群に基づき前記第２の参照電圧群中から互いに異なる２つの参照電圧を選択し、夫々を前記第３及び第４の選択電圧として出力する一方、前記第２選択状態に設定されたときには、前記第２のビット群に基づき前記第２の参照電圧群中から１つの参照電圧を選択し、これを前記第３及び第４の選択電圧として出力することを特徴とするデジタルアナログ変換回路。
【請求項２】
前記増幅回路は、第１〜第Ｎ（Ｎは２以上の整数）の入力端子を有し、夫々が前記第１の選択電圧又は前記第２の選択電圧からなるＮ個の選択電圧、又は夫々が前記第３の選択電圧又は前記第４の選択電圧からなるＮ個の選択電圧を前記第１〜第Ｎの入力端子で受け、前記第１〜第Ｎの端子毎に設定された重み付け比で平均化して増幅した電圧を出力電圧として出力し、
前記第１のデコーダは、前記第１選択状態に設定されたときには、前記第１〜第Ｎの端子のうちのｍ個（ｍは１以上の正数）の端子に前記第１の選択電圧を供給すると共に、前記第１〜第Ｎの端子のうちの残りの（Ｎ−ｍ）個の端子に前記第２の選択電圧を供給する一方、前記第２選択状態に設定されたときには、前記第１〜第Ｎの端子の各々に前記第１の選択電圧又は前記第２の選択電圧を供給し、
前記第２デコーダは、前記第１選択状態に設定されたときには、前記第１〜第Ｎの端子のうちのｍ個の端子に前記第３の選択電圧を供給すると共に、前記第１〜第Ｎの端子のうちの残りの（Ｎ−ｍ）個の端子に前記第４の選択電圧を供給する一方、前記第２選択状態に設定されたときには、前記第１〜第Ｎの端子の各々に前記第３の選択電圧又は前記第４の選択電圧を供給することを特徴とする請求項１に記載のデジタルアナログ変換回路。
【請求項３】
前記第１及び第２のデコーダは、所定のデータ期間毎にそのデータ期間内の第１の期間に亘り前記第１選択状態に設定され、前記第１の期間より後の第２の期間に亘り前記第２選択状態に設定されることを特徴とする請求項１又は２に記載のデジタルアナログ変換回路。
【請求項４】
前記第２のビット群は更に第１及び第２のサブビット群に分けられ、
前記第２のデコーダは、
前記第１のサブビット群に基づき、前記第２の参照電圧群中から互いに異なる２つの参照電圧を選択し、夫々を２つの選択電圧として出力する第１のサブデコーダと、
前記第２のサブビット群に基づき、前記第１のサブデコーダから出力された前記２つの選択電圧のうちの一方又は双方を前記第３及び第４の選択電圧とし、夫々を選択的に前記増幅回路の前記第１〜第Ｎの端子の各々に供給する第２のサブデコーダと、を有することを特徴とする請求項２又は３に記載のデジタルアナログ変換回路。
【請求項５】
前記第２のビット群は、前記第１のサブビット群、前記第２のサブビット群、及び第３のサブビット群に分けられ、
前記第２のデコーダは、
前記第２のサブデコーダの出力と前記第１〜Ｎの端子との間に設けられ、前記第３のサブビット群に基づき、前記第２のサブデコーダの出力と前記第１〜第Ｎの端子との間の接続を遮断するフィルタ回路を含むことを特徴とする請求項４に記載のデジタルアナログ変換回路。
【請求項６】
前記増幅回路の前記第１〜第Ｎの入力端子のうちの前記ｍ個の入力端子に設定される重み付けの合計と、前記（Ｎ−ｍ）個の入力端子に設定される重み付けの合計との比は１：１であることを特徴とする請求項２に記載のデジタルアナログ変換回路。
【請求項７】
前記第１デコーダ及び前記第２デコーダが前記第１選択状態に設定されているときは、前記増幅回路は、前記第１デコーダ又は前記第２デコーダから出力された２つの前記選択電圧の合計の１／２の電圧を前記出力電圧として出力することを特徴とする請求項２〜５のいずれか１に記載のデジタルアナログ変換回路。
【請求項８】
前記増幅回路は、同一導電型の複数の差動対を含む差動段回路と、前記複数の差動対の出力端に共通接続されたカレントミラー回路と、前記出力電圧を出力端子を介して出力する増幅段回路と、を含み、
前記複数の差動対の各々の一方の入力端が前記増幅回路の前記入力端子を構成し、前記複数の差動対の各々の他方の入力端が前記出力端子に帰還接続され、
前記増幅段回路が、前記複数の差動対の出力端と前記カレントミラー回路の接続点対の少なくとも一方の電圧を受け、当該電圧に対応した前記出力電圧を生成することを特徴とする請求項１〜７のいずれか１に記載のデジタルアナログ変換回路。
【請求項９】
前記第１の範囲に対応した前記第１の参照電圧群に属する参照電圧の各々と、前記第２の範囲に対応した前記第２の参照電圧群に属する参照電圧の各々とは、それぞれの範囲の境界をなす参照電圧を除き重複しない、ことを特徴とする請求項１〜８のいずれか１に記載のデジタルアナログ変換回路。
【請求項１０】
前記第２のビット群に含まれる前記第１のサブビット群は前記ｔビット中の最上位ビットを含む上位ビット群であり、前記第２のビット群に含まれる前記第２のサブビット群は前記ｔビット中の最下位ビットを含む下位ビット群であることを特徴とする請求項４又は５に記載のデジタルアナログ変換回路。
【請求項１１】
前記第１のデコーダは、前記第１選択状態に設定されたときには、前記第１の参照電圧群中から、前記第１のビット群に基づく１の参照電圧と、この１の参照電圧よりも１段階だけ高い又は低い電圧値を有する参照電圧と、を選択し夫々を前記第１及び第２の選択電圧として出力し、
前記第２のデコーダは、前記第１選択状態に設定されたときには、前記第２の参照電圧群中から、前記第２のビット群に基づく１の参照電圧と、この１の参照電圧よりも１段階だけ高い又は低い電圧値を有する参照電圧と、を選択し夫々を前記第３及び第４の選択電圧として出力することを特徴とする請求項１〜９のいずれか１に記載のデジタルアナログ変換回路。
【請求項１２】
互いに異なる電圧値を有する複数の第１の参照電圧を有する第１の参照電圧群と、互いに異なる電圧値を有する複数の第２の参照電圧を有する第２の参照電圧群とを生成する参照電圧生成回路と、
前記参照電圧生成回路に接続され、第１の選択信号に基づいて前記第１の参照電圧群から第１及び第２の選択電圧を出力する第１のデコーダと、
前記参照電圧生成回路に接続され、第２の選択信号に基づいて前記第２の参照電圧群から第３及び第４の選択電圧を出力する第２のデコーダと、
前記第１のデコーダ及び前記第２のデコーダに接続され、前記第１の選択電圧及び前記第２の選択電圧の少なくとも一方からなる複数の第１の電圧のそれぞれ、又は、前記第３の選択電圧及び前記第４の選択電圧の少なくとも一方からなる複数の第２の電圧のそれぞれを、予め設定された重み付け比で平均化して増幅することで複数の出力電圧を出力する増幅回路と、を有することを特徴とするデジタルアナログ変換回路。
【請求項１３】
輝度レベルを第１のビット群及び第２のビット群からなるｔ（ｔは２以上の整数）ビットで表す映像データ信号を受け、前記映像データ信号を前記輝度レベルに対応した大きさの電圧値を有する駆動電圧に変換して表示デバイスに供給するデジタルアナログ変換部を含むデータドライバであって、
前記デジタルアナログ変換部は、
互いに異なる電圧値を有する複数の参照電圧を生成し、前記複数の参照電圧の前記第１の範囲に対応する第１の参照電圧群及び前記第２の範囲に対応する第２の参照電圧群として出力する参照電圧生成回路と、
前記映像データ信号中の前記第１のビット群に基づき、前記第１の参照電圧群中から重複を含む２つの参照電圧を選択し、夫々を第１及び第２の選択電圧として出力する第１のデコーダと、
前記映像データ信号中の前記第２のビット群に基づき、前記第２の参照電圧群中から重複を含む２つの参照電圧を選択し、夫々を第３及び第４の選択電圧として出力する第２のデコーダと、
夫々が前記第１の選択電圧又は前記第２の選択電圧からなる複数の電圧、又は夫々が前記第３の選択電圧又は前記第４の選択電圧からなる複数の電圧を、予め設定された重み付け比で平均化して増幅した電圧を前記駆動電圧として出力する増幅回路と、を有し、
前記第１及び第２のデコーダは、第１選択状態及び第２選択状態のうちのいずれか一方に設定することを指示する制御信号を受け、
前記第１のデコーダは、前記第１選択状態に設定されたときには、前記第１のビット群に基づき前記第１の参照電圧群中から互いに異なる２つの参照電圧を選択し、夫々を前記第１及び第２の選択電圧として出力する一方、前記第２選択状態に設定されたときには、前記第１のビット群に基づき前記第１の参照電圧群中から重複を含む２つの参照電圧を選択し、夫々を前記第１及び第２の選択電圧として出力し、
前記第２のデコーダは、前記第１選択状態に設定されたときには、前記第２のビット群に基づき前記第２の参照電圧群中から互いに異なる２つの参照電圧を選択し、夫々を前記第３及び第４の選択電圧として出力する一方、前記第２選択状態に設定されたときには、前記第２のビット群に基づき前記第２の参照電圧群中から１つの参照電圧を選択し、これを前記第３及び第４の選択電圧として出力することを特徴とするデータドライバ。
【請求項１４】
前記増幅回路は、第１〜第Ｎ（Ｎは２以上の整数）の入力端子を有し、夫々が前記第１の選択電圧又は前記第２の選択電圧からなるＮ個の選択電圧、又は夫々が前記第３の選択電圧又は前記第４の選択電圧からなるＮ個の選択電圧を前記第１〜第Ｎの入力端子で受け、前記第１〜第Ｎの端子毎に設定された重み付け比で平均化して増幅した電圧を出力電圧として出力し、
前記第１のデコーダは、前記第１選択状態に設定されたときには、前記第１〜第Ｎの端子のうちのｍ個（ｍは１以上の正数）の端子に前記第１の選択電圧を供給すると共に、前記第１〜第Ｎの端子のうちの残りの（Ｎ−ｍ）個の端子に前記第２の選択電圧を供給する一方、前記第２選択状態に設定されたときには、前記第１〜第Ｎの端子の各々に前記第１の選択電圧又は前記第２の選択電圧を供給し、
前記第２デコーダは、前記第１選択状態に設定されたときには、前記第１〜第Ｎの端子のうちのｍ個の端子に前記第３の選択電圧を供給すると共に、前記第１〜第Ｎの端子のうちの残りの（Ｎ−ｍ）個の端子に前記第４の選択電圧を供給する一方、前記第２選択状態に設定されたときには、前記第１〜第Ｎの端子の各々に前記第３の選択電圧又は前記第４の選択電圧を供給することを特徴とする請求項１３に記載のデータドライバ。
【請求項１５】
前記第１及び第２のデコーダは、所定のデータ期間毎にそのデータ期間内の第１の期間に亘り前記第１選択状態に設定され、前記第１の期間より後の第２の期間に亘り前記第２選択状態に設定されることを特徴とする請求項１３又は１４に記載のデータドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルアナログ変換回路、及び表示装置のデータドライバに関する。
【背景技術】
【０００２】
現在、アクティブマトリクス型の表示装置として、液晶表示装置、或いは有機ＥＬ表示装置等が主流となっている。このような表示装置には、複数のデータ線と複数の走査線が交差状に配線され、複数のデータ線に画素スイッチを介して接続されている表示セルがマトリクス状に配列された表示パネルと共に、表示パネルの複数のデータ線へ階調レベルに対応したアナログ電圧信号を供給するデータドライバと、表示パネルの複数の走査線へ各画素スイッチのオン、オフを制御する走査信号を供給する走査ドライバが搭載されている。データドライバには、映像デジタル信号を輝度レベルに対応したアナログの電圧に変換し、これを増幅した電圧信号を表示パネルの各データ線に供給するデジタルアナログ変換回路が含まれている。
【０００３】
以下に、データドライバの概略構成について説明する。
【０００４】
データドライバは、例えばシフトレジスタ、データレジスタラッチ、レベルシフタ、ＤＡ（digital to analog）変換部を含む。
【０００５】
シフトレジスタは、表示コントローラから供給されたスタートパルスに応じて、クロック信号に同期してラッチの選択を行う為の複数のラッチタイミング信号を生成し、データレジスタラッチに供給する。データレジスタラッチは、シフトレジスタから供給されたラッチタイミング信号の各々に基づき、表示コントローラから供給された映像デジタルデータを所定個（例えばｎ個）毎に取り込み、各映像デジタルデータを表すｎ個の映像デジタルデータ信号をレベルシフタに供給する。レベルシフタは、データレジスタラッチから供給されたｎ個の映像デジタルデータ信号の各々に対して、その信号振幅を増加するレベルシフト処理を施して得たｎ個のレベルシフト後の映像デジタルデータ信号をＤＡ変換部に供給する。
【０００６】
ＤＡ変換部は、参照電圧生成回路、デコーダ部及び増幅部を含む。
【０００７】
参照電圧生成回路は、互いに電圧値が異なる複数の参照電圧を生成してデコーダ部に供給する。例えば、参照電圧生成回路は、電源電圧及び基準電圧間をラダー抵抗で分圧した複数の分圧電圧を参照電圧群としてデコーダ部に供給する。尚、このようなラダー抵抗によって生成された複数の参照電圧を用いたデジタルアナログ変換をＲＤＡＣ方式と称する。
【０００８】
デコーダ部は、データドライバの各出力に夫々対応して設けられているｎ個のデコーダ回路を有する。デコーダ回路の各々は、レベルシフタから供給された映像デジタルデータ信号を受け、この映像デジタルデータ信号に対応した参照電圧を、複数の参照電圧のうちから選択し、選択した参照電圧を増幅部に供給する。
【０００９】
増幅部は、デコーダ部の各デコーダで選択された参照電圧を個別に増幅して出力するｎ個の増幅回路を有する。
【００１０】
ところで、上記したＤＡ変換部では、参照電圧生成回路で生成する参照電圧の数を多くするほど、表現できる輝度レベルの階調数（色数）を増やすことができる。しかしながら、参照電圧生成回路で生成する参照電圧の数を増やすとその分だけデータドライバのチップサイズ（製造コスト）が増加する。
【００１１】
そこで、上記した増幅回路として、複数の入力電圧を重み付けして平均化（加重平均とも称する）することで、互いに隣接する入力電圧同士の間の電圧を生成する、いわゆる内挿演算を行うオペアンプを採用したデジタルアナログ変換回路が提案されている（例えば、特許文献１〜３参照）。
【００１２】
このような内挿演算を行う増幅回路（内挿アンプとも称する）によれば、複数の入力電圧に基づく内挿演算により、当該複数の入力電圧で表現できる電圧値の数よりも多い階調数の電圧値を得ることができる。よって、参照電圧生成回路で生成する参照電圧の総数を減らしても、所望とする階調数分の電圧を生成することが可能となる。
【００１３】
以下に、上記したデジタルアナログ変換回路に含まれる増幅回路について図１Ａ及び図１Ｂを参照して説明する。
【００１４】
図１Ａは、当該増幅回路の構成の一例を示す回路図である。図１Ａに示す増幅回路は、ｘ個（ｘは２以上の整数）の入力電圧Ｖ１〜Ｖｘを受け、当該入力電圧Ｖ１〜Ｖｘに対して内挿演算を施すことにより、入力電圧Ｖ１〜Ｖｘの加重平均電圧を生成して出力する。
【００１５】
増幅回路は、入力電圧Ｖ１〜Ｖｘを受けるためのｘ個の非反転入力端子Ｐ１〜Ｐｘ、単一の反転入力端子、出力端子Ｓｋ、同一導電型のｘ個の差動段回路２９＿１〜２９＿ｘ、カレントミラー回路２８及び増幅段回路２６を有する。
【００１６】
差動段回路２９＿ｘは、Ｎチャネル型のトランジスタ２１＿ｘ及び２２＿ｘからなる差動対と、差動対を駆動する電流源２３＿ｘを有する。電流源２３＿ｘは、差動対と電源端子ＶＳＳとの間に設けられている。他の差動段回路２９＿１〜２９＿（ｘ−１）各々の構成は、差動段回路２９＿ｘと同じである。各差動対の一方のトランジスタ２１＿１〜２１＿ｘの各ゲートが、増幅回路の非反転入力端子Ｐ１〜Ｐｘを構成する。各差動対の他方のトランジスタ２２＿１〜２２＿ｘの各ゲートが共通接続されており、増幅回路の反転入力端子を構成する。
【００１７】
増幅回路の反転入力端子は出力端子Ｓｋに接続され、ボルテージフォロワ型の帰還増幅回路を構成する。差動段回路２９＿１〜２９＿ｘ各々の差動対の一方の出力端がノードｎ２１に共通に接続されており、差動段回路２９＿１〜２９＿ｘ各々の差動対の他方の出力端がノードｎ２２に共通に接続されている。
【００１８】
カレントミラー回路２８は、Ｐチャネル型のトランジスタ２４及び２５を有し、電源端子ＶＤＤと、ノードｎ２１及びｎ２２との間に設けられている。増幅段回路２６は、少なくともノードｎ２１に生じる電圧を受けて増幅作用を生じ、出力電圧Ｖｏｕｔを出力端子Ｓｋから増幅出力する。このときの出力電圧Ｖｏｕｔの電圧値を電圧Ｖｅｘｐとする。
【００１９】
以下に、増幅回路の非反転入力端子Ｐ１〜Ｐｘに入力される信号電圧Ｖ１〜Ｖｘと、電圧Ｖｅｘｐとの関係について説明する。
【００２０】
尚、信号電圧Ｖ１〜Ｖｘは、所定のデータ期間毎に上記したデコーダ回路で選択されたレベルの電圧を有する。信号電圧Ｖ１〜Ｖｘは、それぞれが１つ前のデータ期間の電圧からステップ状に電圧値が変化するステップ信号電圧であり、増幅回路の出力ダイナミックレンジに対して十分小さい電圧範囲内の同一電圧を含むｘ個の電圧群である。
【００２１】
電圧Ｖｅｘｐは、増幅回路の増幅率が１のとき、入力される信号電圧Ｖ１〜Ｖｘの加重平均に相当する。
【００２２】
以下に、差動段回路２９＿１〜２９＿ｘにおける第ｊ番目（ｊは１〜ｘの整数）の回路の差動対を構成するトランジスタが、チャネル長Ｌとチャネル幅Ｗとの比に相当する基準サイズ比（Ｗ／Ｌ比）に対してＡｊ倍、つまり重み付け比がＡｊとなる場合を一例にとって、増幅回路の動作を説明する。
【００２３】
第ｊ番目の差動対（２１＿ｊ、２２＿ｊ）のドレイン電流Ｉａ＿ｊ、Ｉｂ＿ｊは、下記の数式（５）及び数式（６）式で表される。
【００２４】
Ｉａ＿ｊ＝（Ａｊ・β／２）・（Ｖｊ−ＶＴＨ）２  ・・・（５）
Ｉｂ＿ｊ＝（Ａｊ・β／２）・（Ｖｅｘｐ−ＶＴＨ）２  ・・・（６）
β：トランジスタが基準サイズ比１のときの利得係数
ＶＴＨ：トランジスタの閾値電圧
差動段回路２９＿１〜２９＿ｘの共通接続された出力端は、カレントミラー回路２８の入力（ノードｎ２２）及び出力（ノードｎ２１）に接続され、差動段回路２９＿１〜２９＿ｘの共通接続された出力端の出力電流が等しくなるように制御される。これにより、差動段回路２９＿１〜２９＿ｘの出力電流について、以下の数式（７）が成立する。
【００２５】
Ia#1+Ia#2+…+Ia#x=Ib#1+Ib#2+…+Ib#x・・・（７）
数式（５）、数式（６）において、ｊを１〜ｘの範囲で展開して、数式（７）に代入する。ここで、閾値電圧ＶＴＨの一次項に関しては、両辺が等しいとすると、下記の数式（８）及び数式（９）が導かれる。
【００２６】
A1・V1+A2・V2+…+Ax・Vx=(A1+A2+…+Ax)×Vexp  ・・・（８）
Vexp=(A1・V1+…+Ax・Vx)/(A1+…+Ax)  ・・・（９）
従って、増幅回路は、数式（９）で表されるように、各差動対に入力される信号電圧と重みづけ比との積の総和（Ａ１・Ｖ１＋…＋Ａｘ・Ｖｘ）を、重みづけ比の総和（Ａ１＋…＋Ａｘ）で割った値、すなわち信号電圧Ｖ１〜Ｖｘの加重平均に相当する電圧Ｖｅｘｐを、出力電圧Ｖｏｕｔとして出力する。なお、図１Ａは、Ｎチャネル型トランジスタの差動対を含む差動段回路とＰチャネル型トランジスタのカレントミラー回路の構成を示すが、Ｐチャネル型トランジスタの差動対を含む差動段回路とＮチャネル型トランジスタのカレントミラー回路の構成、あるいはＮチャネル型及びＰチャネル型の両導電型トランジスタの差動対を含む差動段回路とカレントミラー回路の構成を採用しても良い。いずれも数式（９）が成り立つ。
【００２７】
次に、図１Ａの増幅回路を、前述したデータドライバに含まれるデコーダ回路の出力増幅回路に適用する場合について説明する。
【００２８】
図１Ｂは、差動段回路２９＿１〜２９＿ｘが同一構成、すなわち各差動段回路の重み付け比が同一に構成された場合のデコーダ回路各々のＮ個の出力端子Ｔ１〜ＴＮと、増幅回路の非反転入力端子Ｐ１〜Ｐｘと、重み付け比との対応関係を示す図である。
【００２９】
例えば、電圧値が互いに異なる２つの電圧ＶＡ、ＶＢから重複も含む２つの電圧の組合せを、デコーダ回路のＮ（Ｎは２以上の整数）個の出力端子Ｔ１〜ＴＮから出力して増幅回路のｘ個（但し、ｘは２の（Ｎ−１）乗個）の非反転入力端子に所定比で供給する場合を想定する。この際、図１Ａの増幅回路は、２つの電圧ＶＡ、ＶＢに基づき、両電圧間を２の（Ｎ−１）乗個（＝ｘ個）に分割した複数の電圧を出力することができる。
【００３０】
具体的には、例えば「Ｎ」及び「ｘ」を共に２、つまりデコーダ回路の出力端子Ｔ１及びＴ２を、増幅回路の非反転入力端子Ｐ１及びＰ２に対応させる場合、Ｔ１及びＴ２に対する重み付け比は１：１となる。よって、互いに異なる２つの電圧ＶＡ、ＶＢの組合せを電圧Ｖ（Ｔ１）、電圧Ｖ（Ｔ２）として増幅回路の非反転入力端子Ｐ１及びＰ２へ選択入力することで、電圧ＶＡ、ＶＢの組合せ（ＶＡ、ＶＡ）、（ＶＢ、ＶＢ）、（ＶＡ、ＶＢ）に応じて、電圧ＶＡ、ＶＢ、（［ＶＡ＋ＶＢ］／２）を増幅回路から出力できる。
【００３１】
また、例えば「Ｎ」を３、「ｘ」を４、つまりデコーダ回路の出力端子Ｔ１〜Ｔ３を、増幅回路の非反転入力端子Ｐ１〜Ｐ４に対応させ、この際、Ｐ３及びＰ４を共通化し、端子（Ｔ１、Ｔ２、Ｔ３）への重み付け比を（１：１：２）とする。異なる２つの電圧ＶＡ、ＶＢの組合せを電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）として増幅回路の非反転入力端子へ選択入力することで、電圧ＶＡ、ＶＢの組合せに応じて、電圧ＶＡ、ＶＢを４個に分割した電圧を増幅回路から出力できる。同様にして更なる拡張も容易に可能である。
【００３２】
また、上記では、図１Ａの差動段回路２９＿１〜２９＿ｘが同一構成の場合を説明したが、差動段回路ごとに所定の重み付けとなるように構成してもよい。
【００３３】
これにより、図１Ａに示す増幅回路を備えたデジタルアナログ変換回路は、参照電圧生成回路で生成する参照電圧の数、デコーダ回路で参照電圧を選択するスイッチトランジスタ数を大幅に減らすことができる。特に映像デジタル信号のビット数が多い場合には、デジタルアナログ変換器の回路規模増大を抑え、チップ面積の増大を抑制する有効な手段となる。
【先行技術文献】
【特許文献】
【００３４】
【特許文献１】特開２０００−１８３７４７号公報
【特許文献２】特開２００２−４３９４４号公報
【特許文献３】特開２００９−２８４３１０号公報
【発明の概要】
【発明が解決しようとする課題】
【００３５】
近時、表示パネルの大画面化及び高解像度化に伴い、データドライバが駆動しなければならない表示パネルのデータ線の負荷容量が増加し、データドライバがデータ線を駆動する１画素（表示セル）あたりの駆動期間（１データ期間とも称する）が短くなる傾向にある。
【００３６】
データ線の負荷容量が大きく且つ駆動期間が短くなると、データ線の全域に亘って所定値以上の充電率を確保するためには、データドライバは高速駆動が必要となる。尚、データ線の充電率が所定値より低下すると輝度むら等の画質劣化を生じる。
【００３７】
例えばフレーム周波数１２０Ｈｚの４Ｋ表示パネル（データ線数：３８４０ｘ３、走査線数：２１６０）の１データ期間は約３．７ｕｓであり、解像度が４Ｋの４倍の８Ｋ表示パネルの１データ期間は１．８５ｕｓ程度である。増幅回路は、動作電流を増やして出力電圧のスルーレートを上げることで、ある程度は高速化を図ることができる。しかしながら表示パネルの高精細化に伴い１データ期間が短くなったことで、増幅回路の入力電圧の変化速度が無視できなくなってきている。増幅回路の入力電圧の変化速度は、増幅回路の出力電圧の変化速度に影響し、データ線の充電率（最終的には表示セル内電極の充電率）の低下がパネル表示品質の低下を招く。
【００３８】
ここで、前述したように、内挿演算を行う増幅回路は複数の入力端子を有しており、複数の入力端子の寄生容量が増幅回路の入力電圧の変化速度に影響する場合がある。以下に、この点これについて説明する。
【００３９】
尚、説明の便宜上、デコーダ部に含まれるデコーダ回路各々の出力端子数Ｎを「２」、増幅回路の非反転入力端子数ｘを「２」とする。この際、電圧の変化速度の低下を招くワースト条件は、増幅回路の２つの非反転入力端子に同じ参照電圧が入力される場合である。つまり、デコーダ回路で選択された１つの参照電圧が、２つの出力端子を介して増幅回路の２つの非反転入力端子に夫々供給される場合である。
【００４０】
例えば増幅回路の入力電圧が、１つ前のデータ期間では参照電圧ＶｒＭであり、次のデータ期間では、この電圧ＶｒＭよりも高い参照電圧Ｖｒ０ａに変化する場合、その変化速度は以下の条件に依存する。つまり、デコーダ回路内における参照電圧Ｖｒ０ａを伝送する配線抵抗及び選択スイッチのオン抵抗と、この参照電圧Ｖｒ０ａを受ける増幅回路の２つの非反転入力端子のゲート寄生容量（例えば図１ＡのＣｐ１，Ｃｐ２）に依存する。
【００４１】
データドライバの全ての出力に対応した複数の増幅回路、つまり出力増幅回路の全ての非反転入力端子が参照電圧Ｖｒ０ａを受けるというワーストケースでは、インピーダンスの時定数に従って増幅回路の入力電圧がＶｒＭからＶｒ０ａへ変化する速度が遅くなる。よって、この際、増幅回路の出力電圧の変化も遅くなるという問題が生じる。
なお、各増幅回路の非反転入力端子数ｘが多いほど増幅回路の出力電圧変化の遅延は増加する。
【００４２】
また、データドライバの参照電圧生成回路が発生する参照電圧各々の電圧値は、表示デバイスのガンマ特性曲線に応じて設定される。
【００４３】
図２は、表示デバイスのガンマ特性曲線の一例を示す図である。
【００４４】
尚、図２では、デジタル信号と一対一に対応した、表示デバイスの階調レベルと、データドライバが表示デバイスに印加する電圧（駆動電圧と称する）との関係を示す。
【００４５】
図２に示すように、階調レベル「０」から階調レベル「Ｌｋ」の範囲Ａ（電圧範囲Ｖｄｗに対応）では、階調レベルの変化に対する駆動電圧の変化は非線形特性であり、互いに隣接する階調レベルの各々に対応した駆動電圧間の電圧差も大きい。一方、階調レベル「Ｌｋ」から階調レベル「Ｌｍａｘ」の範囲Ｂ（電圧範囲Ｖｕｐに対応）では、階調レベルの変化に対する駆動電圧の変化は所定の階調レベルの範囲内で線形近似が可能であり、互いに隣接する階調レベルの各々に対応した駆動電圧間の電圧差も比較的小さい。このため、範囲Ｂでは内挿演算を適用することが可能であるが、範囲Ａで内挿演算を行うと誤差が大きくなるため、内挿演算に適さない。
【００４６】
したがって、階調レベルの変化に対する駆動電圧の電圧値の変化量が大きい範囲Ａ（範囲Ｖｄｗ）に属する階調レベルに対応した駆動電圧を出力するときは、増幅回路の複数の非反転入力端子に、同一の電圧を供給することになる。また内挿演算を適用する範囲Ｂ（範囲Ｖｕｐ）においては、デコーダ回路で選択した参照電圧と同一電圧を駆動電圧として出力するときは、増幅回路の複数の非反転入力端子に、同一の参照電圧を供給することになる。
【００４７】
これにより、データドライバの全出力に対応した全ての増幅回路各々の複数の非反転入力端子が、単一の参照電圧を伝送する配線（参照電圧線と称する）に共通接続されるというワーストケースでは、増幅回路への入力電圧の変化が遅くなる。よって、それに伴い増幅回路の出力電圧の変化も遅くなるという問題が生じる。一方、範囲Ｂでは、増幅回路の複数の非反転入力端子に同一参照電圧を供給する場合と、増幅回路の複数の非反転入力端子に異なる参照電圧を供給する場合がある。このため範囲Ｂでは、階調レベルごとに増幅回路の出力電圧の変化速度が異なるという問題が生じる。これらにより輝度低下や表示むら等の表示品質の低下を招く。なおガンマ特性曲線は表示デバイスにより異なるが、概ね上記範囲Ａと範囲Ｂの組合せで構成される。
【００４８】
そこで、本発明では、内挿演算を行う増幅回路を含むデジタルアナログ変換回路の高速処理化、及び、増幅回路の出力電圧の変化速度の均等化を図ることが可能なデジタルアナログ変換回路及びそれを用いた表示装置のデータドライバを提供する。
【課題を解決するための手段】
【００４９】
本発明に係るデジタルアナログ変換回路は、互いに異なる電圧値を有する複数の参照電圧を生成し、前記複数の参照電圧の第１の範囲に対応する第１の参照電圧群及び第２の範囲に対応する第２の参照電圧群として出力する参照電圧生成回路と、第１のビット群及び第２のビット群からなるｔ（ｔは２以上の整数）ビットのデジタルデータ信号中の前記第１のビット群を受け、前記第１のビット群に基づき前記第１の参照電圧群中から重複を含む２つの参照電圧を選択し、夫々を第１及び第２の選択電圧として出力する第１のデコーダと、前記デジタルデータ信号中の前記第２のビット群を受け、前記第２のビット群に基づき前記第２の参照電圧群中から重複を含む２つの参照電圧を選択し、夫々を第３及び第４の選択電圧として出力する第２のデコーダと、夫々が前記第１の選択電圧又は前記第２の選択電圧からなる複数の電圧、又は夫々が前記第３の選択電圧又は前記第４の選択電圧からなる複数の電圧を、予め設定された重み付け比で平均化して増幅した電圧を出力電圧として出力する増幅回路と、を有し、前記第１及び第２のデコーダは、第１選択状態及び第２選択状態のうちのいずれか一方に設定することを指示する制御信号を受け、前記第１のデコーダは、前記第１選択状態に設定されたときには、前記第１のビット群に基づき前記第１の参照電圧群中から互いに異なる２つの参照電圧を選択し、夫々を前記第１及び第２の選択電圧として出力する一方、前記第２選択状態に設定されたときには、前記第１のビット群に基づき前記第１の参照電圧群中から重複を含む２つの参照電圧を選択し、夫々を前記第１及び第２の選択電圧として出力し、前記第２のデコーダは、前記第１選択状態に設定されたときには、前記第２のビット群に基づき前記第２の参照電圧群中から互いに異なる２つの参照電圧を選択し、夫々を前記第３及び第４の選択電圧として出力する一方、前記第２選択状態に設定されたときには、前記第２のビット群に基づき前記第２の参照電圧群中から１つの参照電圧を選択し、これを前記第３及び第４の選択電圧として出力する。
【００５０】
また、本発明に係るデジタルアナログ変換回路は、互いに異なる電圧値を有する複数の第１の参照電圧を有する第１の参照電圧群と、互いに異なる電圧値を有する複数の第２の参照電圧を有する第２の参照電圧群とを生成する参照電圧生成回路と、前記参照電圧生成回路に接続され、第１の選択信号に基づいて前記第１の参照電圧群から第１及び第２の選択電圧を出力する第１のデコーダと、前記参照電圧生成回路に接続され、第２の選択信号に基づいて前記第２の参照電圧群から第３及び第４の選択電圧を出力する第２のデコーダと、前記第１のデコーダ及び前記第２のデコーダに接続され、前記第１の選択電圧及び前記第２の選択電圧の少なくとも一方からなる複数の第１の電圧のそれぞれ、又は、前記第３の選択電圧及び前記第４の選択電圧の少なくとも一方からなる複数の第２の電圧のそれぞれを、予め設定された重み付け比で平均化して増幅することで複数の出力電圧を出力する増幅回路と、を有する。
【００５１】
本発明に係るデータドライバは、輝度レベルを第１のビット群及び第２のビット群からなるｔ（ｔは２以上の整数）ビットで表す映像データ信号を受け、前記映像データ信号を前記輝度レベルに対応した大きさの電圧値を有する駆動電圧に変換して表示デバイスに供給するデジタルアナログ変換部を含むデータドライバであって、前記デジタルアナログ変換部は、互いに異なる電圧値を有する複数の参照電圧を生成し、前記複数の参照電圧の第１の範囲に対応する第１の参照電圧群及び第２の範囲に対応する第２の参照電圧群として出力する参照電圧生成回路と、前記映像データ信号中の前記第１のビット群に基づき、前記第１の参照電圧群中から重複を含む２つの参照電圧を選択し、夫々を第１及び第２の選択電圧として出力する第１のデコーダと、前記映像データ信号中の前記第２のビット群に基づき、前記第２の参照電圧群中から重複を含む２つの参照電圧を選択し、夫々を第３及び第４の選択電圧として出力する第２のデコーダと、夫々が前記第１の選択電圧又は前記第２の選択電圧からなる複数の電圧、又は夫々が前記第３の選択電圧又は前記第４の選択電圧からなる複数の電圧を、予め設定された重み付け比で平均化して増幅した電圧を前記駆動電圧として出力する増幅回路と、を有し、前記第１及び第２のデコーダは、第１選択状態及び第２選択状態のうちのいずれか一方に設定することを指示する制御信号を受け、前記第１のデコーダは、前記第１選択状態に設定されたときには、前記第１のビット群に基づき前記第１の参照電圧群中から互いに異なる２つの参照電圧を選択し、夫々を前記第１及び第２の選択電圧として出力する一方、前記第２選択状態に設定されたときには、前記第１のビット群に基づき前記第１の参照電圧群中から重複を含む２つの参照電圧を選択し、夫々を前記第１及び第２の選択電圧として出力し、前記第２のデコーダは、前記第１選択状態に設定されたときには、前記第２のビット群に基づき前記第２の参照電圧群中から互いに異なる２つの参照電圧を選択し、夫々を前記第３及び第４の選択電圧として出力する一方、前記第２選択状態に設定されたときには、前記第２のビット群に基づき前記第２の参照電圧群中から１つの参照電圧を選択し、これを前記第３及び第４の選択電圧として出力する。
【発明の効果】
【００５２】
本発明では、複数の電圧を受けて当該複数の電圧に基づく内挿演算を行う増幅回路を含むデジタルアナログ変換回路のデコーダとして、制御信号に応じて第１選択状態及び第２選択状態のうちの一方に設定され、且つ、選択状態が切替可能とされる以下の第１及び第２デコーダを採用する。
【００５３】
第１デコーダは、第１選択状態に設定されたときには、デジタルデータ信号中の第１のビット群に基づき複数の参照電圧のうちから互いに異なる２つの参照電圧を選択し、夫々を第１及び第２の選択電圧として増幅回路に供給する。一方、第２選択状態に設定されたときには、第１デコーダは、上記した第１のビット群に基づき、複数の参照電圧のうちから重複も含む２つの参照電圧を選択し、夫々を第１及び第２の選択電圧として増幅回路に供給する。
【００５４】
第２のデコーダは、第１選択状態に設定されたときには、デジタルデータ信号中の第２のビット群に基づき複数の参照電圧のうちから互いに異なる２つの参照電圧を選択し、夫々を第３及び第４の選択電圧として増幅回路に供給する。一方、第２選択状態に設定されたときには、第２デコーダは、上記した第２のビット群に基づき、複数の参照電圧のうちから１つの参照電圧を選択し、これを上記した第３及び第４の選択電圧として増幅回路に供給する。
【００５５】
これにより、第１選択状態では、デジタルデータ信号の内容に拘らず、互いに異なる電圧値を有する２つの選択電圧のうちの一方の選択電圧が増幅回路の複数の入力端子のうちのｍ個（ｍは１以上の整数）に供給され、他方の選択電圧が増幅回路のその他の入力端子に供給される。
【００５６】
よって、デジタルデータ信号の内容に拘らず、１つの選択電圧が増幅回路の全入力端子に供給される従来のディジタルアナログ変換回路に場合に比べて、増幅回路の入力部での寄生容量に伴って生じる遅延時間を短縮することができる。したがって、ワーストケースに於いて増幅回路の出力電圧の変化速度の遅延が改善され、階調レベルごとの増幅回路の出力電圧の変化速度の均一化も可能となる。これにより表示品質も向上する。
【図面の簡単な説明】
【００５７】
【図１Ａ】内挿演算を行う増幅回路の構成を示す回路図である。
【図１Ｂ】デコーダ回路のＮ個の出力端子Ｔ１〜ＴＮと、増幅回路の非反転入力端子Ｐ１〜Ｐｘと、重み付け比との対応関係を示す図である。
【図２】表示デバイスのガンマ特性曲線の一例を示す図である。
【図３】本発明に係るデジタルアナログ変換回路、及びデータドライバを含む表示装置２００の概略構成を示すブロック図である。
【図４】データドライバ１０３の内部構成を示すブロック図である。
【図５】本発明によるＤＡ変換回路の構成の一例を表すブロック図である。
【図６】第１デコーダ３０及び第２デコーダ４０の動作を、第１選択状態と第２選択状態に分けて表す図である。
【図７】第１選択状態及び第２選択状態の各々で、第２デコーダ４０が増幅回路２０の端子Ｔ１〜ＴＮに供給する第３及び第４の選択電圧の波形の一例を表す図である。
【図８】参照電圧生成回路１０及び変換回路ＤＣ１〜ＤＣ３を抜粋して、各変換回路に含まれる第１デコーダ３０及び第２デコーダ４０の第１の期間Ｔｃ１での状態を模式的に表す図である。
【図９】変換回路ＤＣに含まれる第２デコーダ４０の他の構成例を示すブロック図である。
【図１０Ａ】増幅回路２０の入力端子数ＮがＮ＝２の場合に好適な仕様を表す図である。
【図１０Ｂ】増幅回路２０の入力端子数ＮがＮ＝３の場合に好適な仕様を表す図である。
【図１１Ａ】図９に示す第２デコーダ４０による第１選択状態での動作形態の一例を表す図である。
【図１１Ｂ】図９に示す第２デコーダ４０による第２選択状態での動作形態の一例を表す図である。
【図１２】第２サブデコーダ４２の他の実施例としての第２サブデコーダ４２Ａの内部構成の一例を示す回路図である。
【図１３Ａ】図９に示す第２デコーダ４０による第１選択状態での動作形態の他の一例を表す図である。
【図１３Ｂ】図９に示す第２デコーダ４０による第２選択状態での動作形態の他の一例を表す図である。
【図１４】第２サブデコーダ４２の他の実施例としての第２サブデコーダ４２Ｂの内部構成の一例を示す回路図である。
【図１５】第１サブデコーダ４１内における、図１０Ａ及び図１０Ｂに示すレベル０〜７の選択電圧を出力する出力部の構成を示す回路図である。
【図１６Ａ】増幅回路２０の入力端子の数が２つの場合におけるフィルタ回路４３の構成を示す回路図である。
【図１６Ｂ】増幅回路２０の入力端子の数が３つの場合におけるフィルタ回路４３の構成を示す回路図である。
【発明を実施するための形態】
【００５８】
図３は、本発明に係るデジタルアナログ変換回路、及びデータドライバを含む表示装置２００の概略構成を示すブロック図である。
【００５９】
図３に示すように、表示装置２００は、表示パネル１００、駆動制御部１０１、走査ドライバ１０２及びデータドライバ１０３を有する。
【００６０】
表示パネル１００は、例えば液晶又は有機ＥＬパネル等からなり、２次元画面の水平方向に伸張するｒ個（ｒは２以上の自然数）の水平走査線Ｓ１〜Ｓｒと、２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータ線Ｄ１〜Ｄｎと、を含む。水平走査線及びデータ線の各交叉部には、画素を担う表示セルが形成されている。
【００６１】
駆動制御部１０１は、各走査線に供給する水平走査パルスを生成する走査タイミング信号を走査ドライバ１０２に供給する。
【００６２】
更に、駆動制御部１０１は、映像信号ＶＤに基づき、スタートパルス信号ＳＴＰ、クロック信号ＣＬＫ、制御信号ＣＴＬ及びＸＣＴＬを含む各種の制御信号、及び映像デジタル信号ＤＶＳを生成し、データドライバ１０３に供給する。
【００６３】
走査ドライバ１０２は、駆動制御部１０１から供給された走査タイミング信号に基づいて、水平走査パルスを表示パネル１００の水平走査線Ｓ１〜Ｓｒの各々に順次印加する。
【００６４】
データドライバ１０３は、駆動制御部１０１から供給された各種の制御信号（ＳＴＰ、ＣＬＫ、ＣＴＬ、ＸＣＴＬ）に応じて、映像デジタル信号ＤＶＳに含まれる、各画素の輝度レベルを例えば８ビットで個別に表す映像データＰＤの系列を取り込む。尚、映像データＰＤのビット数は８ビットに限定されない。そして、データドライバ１０３は、取り込んだ映像データＰＤの系列を１水平走査線分（ｎ個）ずつ、各映像データＰＤが示す輝度レベルに対応した大きさの電圧値を有するｎ個の駆動電圧Ｇ１〜Ｇｎに変換し、夫々を表示パネル１００のデータ線Ｄ１〜Ｄｎに供給する。
【００６５】
図４は、データドライバ１０３の内部構成を示すブロック図である。
【００６６】
図４に示すように、データドライバ１０３は、シフトレジスタ５０、データレジスタラッチ６０、レベルシフタ７０、及びＤＡ（digital to analog）変換部８０を含む。
【００６７】
シフトレジスタ５０は、駆動制御部１０１から供給されたスタートパルスＳＴＰに応じて、クロック信号ＣＬＫに同期してラッチの選択を行う為のラッチタイミング信号Ｕ１〜Ｕｎを生成し、データレジスタラッチ６０に供給する。
【００６８】
データレジスタラッチ６０は、ラッチタイミング信号Ｕ１〜Ｕｎに基づき、駆動制御部１０１から供給された映像データＰＤを順次取り込み、１水平走査線分（ｎ個）毎に、各映像データＰＤを表す映像データ信号Ｒ１〜Ｒｎをレベルシフタ７０に供給する。
【００６９】
レベルシフタ７０は、映像データ信号Ｒ１〜Ｒｎの各々に対して、その信号レベルを増加するレベルシフト処理を施して得たｎ個の映像データ信号Ｊ１〜ＪｎをＤＡ変換部８０に供給する。
【００７０】
ＤＡ変換部８０は、制御信号ＣＴＬ及びＣＴＬＸに基づき、デジタルデータ信号としての映像データ信号Ｊ１〜Ｊｎの各々を受け、夫々をアナログの電圧値を有する駆動電圧Ｇ１〜Ｇｎに変換して出力する。
【００７１】
ＤＡ変換部８０は、図４に示すように、参照電圧生成回路１０と、変換回路ＤＣ１〜ＤＣｎと、を含む。
【００７２】
参照電圧生成回路１０は、夫々電圧値が異なる複数の参照電圧を生成し、当該複数の参照電圧から第１の範囲（例えば図２の範囲Ａ）に対応する第１参照電圧群ＶＸ及び第２の範囲（例えば図２の範囲Ｂ）に対応する第２参照電圧群ＶＺを出力する。参照電圧生成回路１０は、出力した第１参照電圧群ＶＸ及び第２参照電圧群ＶＺを変換回路ＤＣ１〜ＤＣｎの各々に供給する。
【００７３】
変換回路ＤＣ１〜ＤＣｎは、第１参照電圧群ＶＸ、第２参照電圧群ＶＺ、制御信号ＣＴＬ及びＣＴＬＸを受けると共に、夫々が個別に映像データ信号Ｊ１〜Ｊｎを受ける。変換回路ＤＣ１〜ＤＣｎは、制御信号ＣＴＬ及びＣＴＬＸに基づき、映像データ信号Ｊ１〜Ｊｎ毎に、その映像データ信号に対応した参照電圧を第１参照電圧群ＶＸ及び第２参照電圧群ＶＺ中から選択する。そして、変換回路ＤＣ１〜ＤＣｎは、夫々が選択した参照電圧を駆動電圧Ｇ１〜Ｇｎとして出力する。尚、図４に示すように、変換回路ＤＣ１〜ＤＣｎは、映像データ信号Ｊ１〜Ｊｎに夫々対応して設けられており、互いに同一の内部構成を有する。
【実施例１】
【００７４】
図５は、図４に示す変換回路ＤＣ１〜ＤＣｎのうちからＤＣ１を抜粋して、当該変換回路ＤＣ１と参照電圧生成回路１０とから構成される、本発明によるＲＤＡＣ方式のデジタルアナログ変換回路（ＤＡ変換回路とも称する）の構成を表すブロック図である。
【００７５】
参照電圧生成回路１０は、例えば所定の電位ＶＧＨ及びこの電位ＶＧＨより低い電位ＶＧＬを受け、電位ＶＧＨ及びＶＧＬ間の電圧を互いに電圧値が異なる複数の電圧に分圧するラダー抵抗ＬＤＲを含む。参照電圧生成回路１０は、このラダー抵抗ＬＤＲによって分圧された複数の分圧電圧を以下のように分けることで、第１参照電圧群ＶＸ及び第２参照電圧群ＶＺを生成する。
【００７６】
第１参照電圧群ＶＸに属する複数の参照電圧は、図２に示すような階調レベルの変化に対する駆動電圧の変化が所定の階調レベル範囲ごとに線形特性となる範囲Ｂの階調レベルに対応した駆動電圧の電圧範囲Ｖｕｐに属する。また、第１参照電圧群ＶＸに属する複数の参照電圧は、隣接する階調レベルに夫々対応した電圧値同士の差が比較的小さく、後述する増幅回路２０で行われる内挿演算に適用可能な電圧範囲に含まれるものである。
【００７７】
一方、第２参照電圧群ＶＺに属する複数の参照電圧は、図２に示すような階調レベルの変化に対する駆動電圧の変化が非線形特性となる範囲Ａの階調レベルに対応した駆動電圧の電圧範囲Ｖｄｗに属する。また、第２参照電圧群ＶＺに属する複数の参照電圧は、隣接する階調レベルに夫々対応した電圧値同士の差が比較的大きいものを含む。それ故、増幅回路２０で行われる内挿演算に不適切な電圧範囲に含まれるものである。
【００７８】
変換回路ＤＣ１は、増幅回路２０、第１デコーダ３０及び第２デコーダ４０を含む。
【００７９】
第１デコーダ３０及び第２デコーダ４０は共に、第１選択状態及び第２選択状態のうちの一方に設定することを指示する制御信号（ＣＴＬ、ＸＣＴＬ）を受ける。これにより、第１デコーダ３０及び第２デコーダ４０の各々は、制御信号（ＣＴＬ、ＸＣＴＬ）が第１選択状態を示すときには第１選択状態に設定され、第２選択状態を示すときには第２選択状態に設定される。更に、第１デコーダ３０及び第２デコーダ４０は、例えば８ビットからなるデジタルデータ信号としての例えば映像データ信号Ｊ１を受ける。
【００８０】
第１デコーダ３０は、第１選択状態に設定されたときには、当該映像データ信号（Ｊ１）中の第１の範囲に対応する第１ビット信号群ＢＴ１に基づき、第１参照電圧群ＶＸ中から互いに異なる２つの参照電圧ＶＡ及びＶＢを選択する。そして、第１デコーダ３０は、選択した２つの参照電圧ＶＡ及びＶＢを夫々第１及び第２の選択電圧として出力する。
【００８１】
また、第１デコーダ３０は、第２選択状態に設定されたときには、上記した第１ビット信号群ＢＴ１に基づき、第１参照電圧群ＶＸ中から重複をも含む２つの参照電圧を選択する。ここで、同一の参照電圧ＶＡ（又はＶＢ）を２つ選択したときには、第１デコーダ３０は、この同一の参照電圧を第１及び第２の選択電圧として出力する。一方、互いに異なる２つの参照電圧ＶＡ及びＶＢを選択したときには、第１デコーダ３０は、選択した２つの参照電圧ＶＡ及びＶＢを夫々第１及び第２の選択電圧として出力する。
【００８２】
第１デコーダ３０は、上記した第１及び第２の選択電圧を増幅回路２０に供給する。
【００８３】
第２デコーダ４０は、第１選択状態に設定されたときは、映像データ信号Ｊ１中の、第２の範囲に対応する第２ビット信号群ＢＴ２に基づき、第２参照電圧群ＶＺ中から互いに異なる２つの参照電圧ＶＣ及びＶＤを選択する。そして、第２デコーダ４０は、選択した２つの参照電圧ＶＣ及びＶＤを夫々第３及び第４の選択電圧として出力する。
【００８４】
また、第２デコーダ４０は、第２選択状態に設定されたときには、上記した第２ビット信号群ＢＴ２に基づき、第２参照電圧群ＶＺ中から、同一の参照電圧ＶＣ（又はＶＤ）を２つ選択し、第２デコーダ４０は、この同一の参照電圧を第３及び第４の選択電圧として出力する。
【００８５】
第２デコーダ４０は、上記した第３及び第４の選択電圧を増幅回路２０に供給する。
【００８６】
尚、上記した選択電圧ＶＡ及びＶＢは、好ましくは第１参照電圧群ＶＸ中で互いに隣接する電圧値、或いは電圧値の差が小さい電圧の組合せとする。同様に選択電圧ＶＣ及びＶＤは、好ましくは第２参照電圧群ＶＺ中で互いに隣接する電圧値の組み合せとする。
【００８７】
増幅回路２０は、非反転入力端子として第１〜第Ｎの端子Ｔ１〜ＴＮ（Ｎは２以上の整数）を有する、内挿演算を行う差動増幅器（オペアンプ）からなり、例えば図１Ａの増幅回路を用いることができる。
【００８８】
増幅回路２０は、端子Ｔ１〜ＴＮで受けた、夫々が第１の選択電圧又は第２の選択電圧からなるＮ個の電圧、又は第３の選択電圧又は第４の選択電圧からなるＮ個の電圧を、端子Ｔ１〜ＴＮの各々に予め設定されている重みづけ比で平均化し、増幅したものを出力電圧Ｖｏｕｔとして出力する。この際、変換回路ＤＣ１に含まれる増幅回路２０は、当該出力電圧Ｖｏｕｔを駆動電圧Ｇ１として出力する。
【００８９】
ここで、第１デコーダ３０は、上記した第１選択状態では、増幅回路２０の端子Ｔ１〜ＴＮのうちのｍ個（ｍは１以上の整数）の端子に上記した第１の選択電圧（ＶＡ）を供給し、残りの（Ｎ−ｍ）個の端子に第２の選択電圧（ＶＢ）を供給する。また、上記した第２選択状態では、第１デコーダ３０は、増幅回路２０の端子Ｔ１〜ＴＮの各々に、上記した第１の選択電圧又は第２の選択電圧（ＶＡ又はＶＢ）を供給する。なお第２の選択状態では、第１デコーダ３０から、増幅回路２０の端子Ｔ１〜ＴＮの各々に同一の参照電圧（ＶＡ又はＶＢの一方のみ）が供給される場合を含む。
【００９０】
第２デコーダ４０は、第１選択状態では、増幅回路２０の端子Ｔ１〜ＴＮのうちのｍ個の端子に上記した第３の選択電圧（ＶＣ）を供給し、残りの（Ｎ−ｍ）個の端子に第４の選択電圧（ＶＤ）を供給する。また、第２デコーダ４０は、第２選択状態では、増幅回路２０の端子Ｔ１〜ＴＮの各々に、同一の参照電圧（ＶＣ又はＶＤの一方のみ）からなる第３の選択電圧及び第４の選択電圧を供給する。
【００９１】
すなわち、増幅回路２０の端子Ｔ１〜ＴＮには、第１デコーダ３０から出力された第１及び第２の選択電圧を伝送する第１の電圧配線群ＬＶ１と、第２デコーダ４０から出力された第３及び第４の選択電圧を伝送する第２の電圧配線群ＬＶ２と、が共通接続されている。
【００９２】
以下に、図５に示す第１デコーダ３０及び第２デコーダ４０各々の動作について説明する。
【００９３】
図６は、映像データ信号Ｊ中の第１ビット信号群ＢＴ１による第１デコーダ３０の動作と、第２ビット信号群ＢＴ２による第２デコーダ４０の動作を、第１選択状態と第２選択状態に分けて表す図である。
【００９４】
図６において、制御信号（ＣＴＬ、ＸＣＴＬ）は、例えばＣＴＬ＝０（論理値のローレベル）のときに第１選択状態を指定し、ＣＴＬ＝１（論理値のハイレベル）のときに第２選択状態を指定するものとして説明する。尚、ＸＣＴＬはＣＴＬの相補信号である。また増幅回路２０の入力端子数Ｎ、上記した「ｍ」については、ｍ≧１、Ｎ≧２とし、選択電圧はＶＡ≠ＶＢ、ＶＣ≠ＶＤであるものとする。
【００９５】
第１デコーダ３０は、第１選択状態（ＣＴＬ＝０）では、第１ビット信号群ＢＴ１に基づき、第１参照電圧群ＶＸ中から、重複しない２つの異なる参照電圧ＶＡ及びＶＢを、第１の選択電圧としての電圧ＶＡ、及び第２の選択電圧としての電圧ＶＢ、として選択する。そして、第１デコーダ３０は、増幅回路２０の端子Ｔ１〜ＴＮのうちのｍ個の端子に第１の選択電圧ＶＡを供給し、かかる端子Ｔ１〜ＴＮのうちの残りの（Ｎ−ｍ）個の端子に第２の選択電圧ＶＢを供給する。
【００９６】
また、第１デコーダ３０は、第２選択状態（ＣＴＬ＝１）では、第１ビット信号群ＢＴ１に基づき、第１参照電圧群ＶＸ中から、重複をも含む２つの参照電圧を、第１の選択電圧としての電圧ＶＡ又はＶＢ、及び第２の選択電圧としての電圧ＶＡ又はＶＢ、として選択する。そして、第１デコーダ３０は、増幅回路２０の端子Ｔ１〜ＴＮの各々に電圧ＶＡ又はＶＢを供給する。尚、この際、第１デコーダ３０は、電圧ＶＡ及びＶＢを混在させて端子Ｔ１〜ＴＮの各々に選択的に供給しても良く、或いは電圧ＶＡ及びＶＢの一方のみを端子Ｔ１〜ＴＮの各々に供給しても良い。
【００９７】
第２デコーダ４０は、第１選択状態（ＣＴＬ＝０）では、第２ビット信号群ＢＴ２に基づき、第２参照電圧群ＶＺ中から、重複しない２つの異なる参照電圧ＶＣ及びＶＤを、第３の選択電圧としての電圧ＶＣ、及び第４の選択電圧としての電圧ＶＤ、として選択する。そして、第２デコーダ４０は、増幅回路２０の端子Ｔ１〜ＴＮのうちのｍ個（ｍは１以上の整数）の端子に第３の選択電圧ＶＣを供給し、かかる端子Ｔ１〜ＴＮのうちの残りの（Ｎ−ｍ）個の端子に第４の選択電圧ＶＤを供給する。
【００９８】
また第２デコーダ４０は、第２選択状態（ＣＴＬ＝１）では、第２ビット信号群ＢＴ２に基づき、第２参照電圧群ＶＺ中から、同一参照電圧を、第３の選択電圧としての電圧ＶＣ又はＶＤ、及び第４の選択電圧として第３の選択電圧と同じ電圧（ＶＣ又はＶＤ）を選択する。そして、第２デコーダ４０は、かかる端子Ｔ１〜ＴＮの全端子に、電圧ＶＣ及びＶＤのうちの一方のみを供給する。
【００９９】
図７は、図５に示す構成において、制御信号（ＣＴＬ，ＸＣＴＬ）による第１選択状態及び第２選択状態の各々で、第２デコーダ４０が増幅回路２０の端子Ｔ１〜ＴＮに供給する第３及び第４の選択電圧の波形の一例を表す図である。尚、図７では、増幅回路２０が１画素分の映像データ信号のビット信号群（ＢＴ１、ＢＴ２）を受けてから選択電圧を出力するまでの１データ期間を示している。
【０１００】
図７に示すように、１データ期間は第１の期間Ｔｃ１と、第１の期間Ｔｃ１に引き続く第２の期間Ｔｃ２とを有する。第１の期間Ｔｃ１では、制御信号（ＣＴＬ，ＸＣＴＬ）がＣＴＬ＝０（ローレベル：Ｌ）であり、これに応じて第２デコーダ４０が第１選択状態に設定される。第２の期間Ｔｃ２では、制御信号（ＣＴＬ，ＸＣＴＬ）がＣＴＬ＝１（ハイレベル：Ｈ）であり、これに応じて第２デコーダ４０が第２選択状態に設定される。なお、制御信号ＸＣＴＬは、ＣＴＬの相補信号であるので説明は省略する。
【０１０１】
図７において、期間Ｔｃ１の実線波形Ｗ１及びＷ２が、第２デコーダ４０から出力された第１選択状態での選択電圧の出力波形である。破線波形Ｗ３は、従来のデコーダ、つまり１データ期間に亘り第２選択状態を維持するデコーダの出力波形を示す。また、図７では、最大の選択電圧ＶｒＭから最低の選択電圧Ｖｒ０ａに切り替わる１データ期間において、データドライバのｎ個の全出力が同じ動作を行うというワーストケースの例を示している。
【０１０２】
破線波形Ｗ３は、１データ期間内において、１つ前の１データ期間に選択された選択電圧ＶｒＭから選択電圧Ｖｒ０ａに変化する。この際、従来のデコーダは、１データ期間に亘り選択電圧Ｖｒ０ａを選択し、増幅回路２０の端子Ｔ１〜ＴＮに供給する。破線波形Ｗ３の電圧変化の速さは、増幅回路の入力容量（差動対トランジスタのゲート寄生容量）が負荷となり、当該選択電圧Ｖｒ０ａを伝送する配線の抵抗やデコーダ自体のインピーダンスも合せた時定数に依存する。
【０１０３】
一方、本実施例では、１データ期間の開始直後の第１の期間Ｔｃ１では第２デコーダ４０が第１選択状態（ＣＴＬ＝０）に設定され、異なる２つの選択電圧（ＶＣ，ＶＤ）＝（Ｖｒ０ａ，Ｖｒ０ｂ）が第３及び第４の選択電圧として選択される。ここで選択電圧Ｖｒ０ｂは、例えば選択電圧Ｖｒ０ａと隣接する電圧、例えばＶｒ０ａよりも１段階だけ高い電圧とする。そして、第２デコーダ４０は、増幅回路２０の端子Ｔ１〜ＴＮのうちのｍ個に選択電圧Ｖｒ０ａを出力し、端子Ｔ１〜ＴＮのうちの（Ｎ−ｍ）個に選択電圧Ｖｒ０ｂを供給する。選択電圧Ｖｒ０ａ及びＶｒ０ｂがそれぞれ供給される各端子の実線波形Ｗ１及びＷ２は、１つの参照電圧線に接続される増幅回路２０の入力容量が減ることで電圧変化が破線波形Ｗ３よりも速くなる。なお増幅回路２０の端子Ｔ１〜ＴＮは所定の重み付け比が設定されており、増幅回路２０は、選択電圧Ｖｒ０ａ、Ｖｒ０ｂの間の電圧、すなわち重み付け比に応じた加重平均電圧を出力する。選択電圧Ｖｒ０ａ、Ｖｒ０ｂの重み付け比が１：１に近いほど波形Ｗ１、Ｗ２の電圧変化は同等に近づき、電圧変化も速くなる。
【０１０４】
第２の期間Ｔｃ２では、第２デコーダ４０が第２選択状態（ＣＴＬ＝１）に設定され、デジタル信号群に応じた選択電圧Ｖｒ０ａが第３及び第４の選択電圧として選択される。そして第２デコーダ４０は、端子Ｔ１〜ＴＮに選択電圧Ｖｒ０ａを供給する。第１の期間Ｔｃ１で選択電圧Ｖｒ０ｂが供給されていた端子は、選択電圧Ｖｒ０ａの供給に切り替わるが、選択電圧Ｖｒ０ａ及びＶｒ０ｂ同士の電位差が小さいため速やかに切り替わる。増幅回路２０は、選択電圧Ｖｒ０ａが入力され、選択電圧Ｖｒ０ａを増幅して出力する。
【０１０５】
以上のように、本実施例では、制御信号（ＣＴＬ、ＸＣＴＬ）により１データ期間を第１選択状態の期間Ｔｃ１と、第２選択状態の期間Ｔｃ２とに分けた例を示す。
【０１０６】
この際、第１選択状態時（Ｔｃ１）には、デコーダ（３０、４０）は、互いに異なる電圧値を有する選択電圧群を増幅回路２０に供給する。一方、第２選択状態時（Ｔｃ２）には、デコーダは、デジタルデータ信号（Ｊ１）に基づく互いに同一の電圧値、又は互いに異なる電圧値を夫々が有する選択電圧群を増幅回路２０に供給する。これにより、増幅回路２０での入力電圧の変化を加速させることができ、それに伴い増幅回路２０の出力電圧の変化速度も速めることが可能となる。また全階調レベルに対して同様の制御を行うことにより、階調レベルごとの増幅回路２０の出力電圧の変化速度を揃えることができる。
【０１０７】
以下に、図５に示す構成の変換回路ＤＣ１〜ＤＣｎを含むデータドライバ１０３による効果について、増幅回路２０の入力端子数Ｎ及び上記した「ｍ」を夫々、Ｎ＝２、ｍ＝１とした一例をもって、図８を参照しつつ説明する。
【０１０８】
図８は、変換回路ＤＣ１〜ＤＣｎのうちからＤＣ１〜ＤＣ３各々の増幅回路２０、第１デコーダ３０及び第２デコーダ４０と、参照電圧生成回路１０と、を抜粋して、第１の期間Ｔｃ１での状態を模式的に表す図である。
【０１０９】
第１の期間Ｔｃ１では変換回路ＤＣ各々の第１デコーダ３０及び第２デコーダ４０は第１選択状態に設定される。図８に示す一例では、第１の期間Ｔｃ１において、第２デコーダ４０は、データドライバ１０３の全出力に対応したｎ個の増幅回路２０各々の複数の入力端子に、互いの電位差が小さい２つの異なる選択電圧Ｖｒ０ａ及びＶｒ０ｂを供給する。この際、選択電圧Ｖｒ０ａを受ける各増幅回路２０の入力端子各々の寄生容量Ｃｐ１が接続される配線ＬＶ２ａと、選択電圧Ｖｒ０ｂを受ける入力端子各々の寄生容量Ｃｐ２が接続される配線ＬＶ２ａとは異なる配線、つまり互いに電気的に接続されていない配線である。よって、従来のデコーダのように、第１の期間Ｔｃ１において配線ＬＶ２ａ又はＬＶ２ｂが、全ての増幅回路各々の入力端子に寄生する寄生容量Ｃｐ１及びＣｐ２の両方に接続される場合に比べて、配線ＬＶ２ａ及びＬＶ２ｂにそれぞれ接続される寄生容量が小さくなり、それに伴い各入力端子の電圧変化が速くなる。そして、第１の期間Ｔｃ１において、各増幅回路の入力端子が受けた電圧がＶｒ０ａ、Ｖｒ０ｂに十分近づいたら、第２の期間Ｔｃ２において従来のデコーダと同様な動作状態に戻す。
【０１１０】
これにより、第２の期間Ｔｃ２において全出力に対応したｎ個の増幅回路２０の全ての入力端子が配線ＬＶ２ａ及びＬＶ２ｂのうちの一方に接続されるというワーストケースでも、１データ期間内の増幅回路の入力電圧の変化を加速させることができる。また階調レベルごとの増幅回路の入力電圧の変化の速さも揃えることができる。その結果、増幅回路の出力電圧変化を加速させ、階調間の出力電圧変化の速さを均一化させることができる。
【実施例２】
【０１１１】
図９は、変換回路ＤＣに含まれる第２デコーダ４０の他の構成例を示すブロック図である。尚、図９において、ＤＡ変換回路を構成する参照電圧生成回路１０、増幅回路２０、第１デコーダ３０については、図５に示されるものと同一であるので、その構成の説明は省略する。
【０１１２】
図９に示す構成では、第２ビット信号群ＢＴ２は、更に、第１サブビット信号群ｂ１、第２サブビット信号群ｂ２、及び第３サブビット信号群ｂ３に分けられる。
【０１１３】
更に、図９に示す構成では、第２デコーダ４０は、第１サブビット信号群ｂ１を受ける第１サブデコーダ４１と、第２サブビット信号群ｂ２を受ける第２サブデコーダ４２と、を含む。
【０１１４】
第１サブデコーダ４１は、第１サブビット信号群ｂ１に応じて、第２参照電圧群ＶＺ中から、重複しない２つの異なる選択電圧（ＶＣ、ＶＤ）を選択する。第１サブビット信号群ｂ１は、例えば最上位ビットを含む上位ビット群で構成される。
【０１１５】
第２サブデコーダ４２は、制御信号（ＣＴＬ、ＸＣＴＬ）に応じて、第２サブビット信号群ｂ２に基づき、２つの異なる選択電圧から、重複を含めた第３及び第４の選択電圧を選択し、増幅回路２０の端子Ｔ１〜ＴＮに供給する。第２サブビット信号群ｂ２は、例えば最下位ビットを含む下位ビット群で構成される。
【０１１６】
尚、第２デコーダ４０としては、第２サブデコーダ４２の後段に、第１デコーダ３０と第２デコーダ４０との間で出力ショートの発生を防止するフィルタ回路４３を設けた構成を採用しても良い。フィルタ回路４３は、選択電圧の範囲を指定する第３サブビット信号群ｂ３（例えば、最上位ビットを含む）に基づき、第１デコーダ３０が担う選択電圧範囲（例えば図２のＶｕｐ）内の電圧を出力しているときは、第２サブデコーダ４２の出力端と増幅回路２０の端子Ｔ１〜ＴＮとの間を遮断する。一方、第２デコーダ４０が担う選択電圧範囲（例えば図２のＶｄｗ）内の電圧を出力しているときは、第２サブデコーダ４２の出力端と増幅回路２０の端子Ｔ１〜ＴＮとの間を導通する。
【０１１７】
また、第１サブデコーダ４１として、２つの異なる選択電圧（ＶＣ、ＶＤ）を選択し、自身の端子ＴＣ及びＴＤを介して出力する構成を採用しても良い。この際、第２サブデコーダ４２としては、第１サブデコーダ４１の端子ＴＣ及びＴＤの選択電圧（ＶＣ、ＶＤ）を受け、出力端子としての端子Ｑ１〜ＱＮを介して出力する構成を採用する。また、フィルタ回路４３としては、第２サブデコーダ４２の端子Ｑ１〜ＱＮと、増幅回路２０の端子Ｔ１〜ＴＮとの間を１：１で導通／遮断を制御するスイッチ群で構成してもよい。尚、フィルタ回路４３は、図９に示すように第２デコーダ４０内に設けてもよく、或いは第１デコーダ３０内に設けても良い。
【実施例３】
【０１１８】
図１０Ａ及び図１０Ｂは、本発明によるＤＡ変換回路（１０、ＤＣ１）に好適な仕様の一例として、前述した第２選択状態時（Ｔｃ２）でのデコーダ（３０、４０）の動作例を表す図である。
【０１１９】
尚、図１０Ａは、増幅回路２０の入力端子数ＮがＮ＝２、図１０ＢはＮ＝３の場合に好適な仕様を表す図である。また、図１０Ａ及び図１０Ｂは共に、出力電圧の電圧値を段階的に表す各レベルに対応付けして、第１デコーダ３０及び第２デコーダ４０が選択する参照電圧Ｖｒｅｆと、データ信号のビットコード（ビットＤ４〜Ｄ０）と、増幅回路２０の端子Ｔ１〜ＴＮへ入力される選択電圧［Ｖ（Ｔ１）〜Ｖ（ＴＮ）］と、の関係を示している。更に、図１０Ａ及び図１０Ｂに示すレベル０〜７は、図２のガンマ特性曲線において内挿演算に不適となる範囲Ａ内の電圧に対応しており、レベル８以上は、図２のガンマ特性曲線において内挿演算に適した範囲Ｂでの電圧に対応している。また範囲Ｂの隣接する２つの参照電圧（Ｖｒｅｆ）間の各レベルが、増幅回路の内挿演算により線形特性となる。なお図１０Ａ及び図１０Ｂは図面の便宜上１５レベル及び２１レベルまでを示しているが、更に拡張可能である。レベル数の拡張により対応するデジタルデータ信号のビット数も増加する。
【０１２０】
図１０Ａ及び図１０Ｂに示すように、１データ期間終了時において出力電圧がレベル０〜７の範囲では、デコーダは、互いに同一の電圧値を有する参照電圧を選択し、夫々を選択電圧［Ｖ（Ｔ１）〜Ｖ（ＴＮ）］として増幅回路２０の端子Ｔ１〜ＴＮに供給する。ただし、前述した第１選択状態に設定されている間（Ｔｃ１）は、デコーダは、各レベルに対して、そのレベルに対応した参照電圧と、その参照電圧よりも１段階だけ高い又は低い電圧値を有する参照電圧と、を選択し、夫々を選択電圧［Ｖ（Ｔ１）〜Ｖ（ＴＮ）］として増幅回路２０の端子Ｔ１〜ＴＮに供給する。
【０１２１】
ここで、図１０Ａの仕様では、出力電圧がレベル８以上では、デコーダは、増幅回路２０の端子Ｔ１及びＴ２へ供給される選択電圧Ｖ（Ｔ１）及びＶ（Ｔ２）として、２段階おきのレベル（例えば、レベル８、１０、１２等）に対しては同一の参照電圧を選択する。また、このような２段階おきのレベルの間のレベル（例えば、レベル９、１１等）に対しては、デコーダは、そのレベルの上下に隣接する２つのレベルに対して夫々選択される２つの参照電圧を選択し、夫々を選択電圧Ｖ（Ｔ１）及びＶ（Ｔ２）として出力する。ただし、前述した第１選択状態に設定されている間（Ｔｃ１）は、デコーダは、各レベルに対して、そのレベルに対応した参照電圧と、その参照電圧よりも１段階だけ高い又は低い電圧値を有する参照電圧と、を選択し、夫々を選択電圧［Ｖ（Ｔ１）〜Ｖ（Ｔ２）］として増幅回路２０の端子Ｔ１〜Ｔ２に供給する。
【０１２２】
一方、図１０Ｂの仕様では、出力電圧がレベル８以上では、１データ期間終了時に増幅回路２０の端子Ｔ１〜Ｔ３へ供給される選択電圧Ｖ（Ｔ１）〜Ｖ（Ｔ３）として、デコーダは、４段階おきのレベル（例えば、レベル８、１２、１６等）に対して同一の参照電圧を選択する。また、このような４段階おきのレベルの間のレベル（例えば、レベル９〜１１、レベル１３〜１５等）に対しては、デコーダは、そのレベルの上下に隣接する２つのレベルに対して夫々選択される２つの参照電圧を選択し、ビットコードに応じて、その２つの参照電圧を選択電圧Ｖ（Ｔ１）〜Ｖ（Ｔ３）に振り分けて出力する。ただし、前述した第１選択状態に設定されている間（Ｔｃ１）は、デコーダは、各レベルに対して、そのレベルに対応した参照電圧と、その参照電圧よりも１段階だけ高い又は低い電圧値を有する参照電圧と、を選択し、夫々を所定の割合で選択電圧［Ｖ（Ｔ１）〜Ｖ（Ｔ３）］に振り分けて増幅回路２０の端子Ｔ１〜Ｔ３に供給する。
【０１２３】
尚、上記した一例では、第１選択状態に設定されている間（Ｔｃ１）にデコーダが選択する参照電圧を、出力電圧のレベルに対応した参照電圧と、その参照電圧に最も近い電圧値を有する参照電圧とにしているがこれに限定されない。
【０１２４】
例えば、直前の１データ期間で増幅回路２０が出力した電圧（直前出力電圧と称する）に対して、現時点の１データ期間で増幅回路２０が出力する電圧（現出力電圧）が低くなる場合には、第１選択状態に設定されている間に亘り、デコーダは、直前出力電圧よりも低く且つ互いに異なる２つの参照電圧を選択すれば良い。また、上記した直前出力電圧に対して現出力電圧が高くなる場合には、第１選択状態に設定されている間に亘り、デコーダは、直前出力電圧よりも高く且つ互いに異なる２つの参照電圧を選択すれば良い。
【０１２５】
ここで、従来のデコーダ構成では、全出力の増幅回路２０の各入力端子が同一の配線と接続されるワーストケースにおいて配線のインピーダンスが最大となり、増幅回路２０の各入力での電圧変化が最も遅延し、増幅回路２０の出力電圧の変化速度の遅延を生じる場合がある。また図１０Ａ、図１０Ｂに示すように、範囲Ｂでは増幅回路２０の各入力端子が同一の参照電圧配線に接続される階調レベル（例えば図１０Ａの奇数レベル）と、異なる参照電圧配線に接続される階調レベル（例えば図１０Ａの偶数レベル）とがある。すなわち階調レベルに依存して配線のインピーダンスが異なり、増幅回路２０の各入力端子の電圧変化の速さにレベル間差が生じる。この電圧変化の速さのレベル間差も、階調レベルに対応する表示装置の輝度特性に影響を与え、表示品質の低下を招く。
【０１２６】
一方、本発明では、１データ期間内でデコーダを、第１選択状態（期間Ｔｃ１）から第２選択状態に切り替える制御により、最初の期間Ｔｃ１において増幅回路２０の各入力端子の電圧変化を加速させることができる。これにより本発明は、増幅回路２０の出力電圧の変化速度を加速させることができる。また図１０Ａ、図１０Ｂに示す仕様に於いて、最初の期間Ｔｃ１では、範囲Ａ及び範囲Ｂの全階調レベルに対し、増幅回路２０の各入力端子は異なる参照電圧配線に接続されるため、増幅回路２０の各入力端子の電圧変化の速さのレベル間差は小さく抑えられる。したがって表示品質の低下を防ぐことができる。
【０１２７】
なお、増幅回路２０の入力端子数Ｎは拡張可能である。例えば、端子数ＮをＮ＝４とし、４個の端子Ｔ１，Ｔ２，Ｔ３，Ｔ４の重み付け比を１：１：２：４とし、その出力電圧Ｖｏｕｔを、
Ｖｏｕｔ＝［Ｖ（Ｔ１）＋Ｖ（Ｔ２）＋２×Ｖ（Ｔ３）＋４×Ｖ（Ｔ４）］／８  とする仕様の拡張も可能である。その場合の仕様は、範囲Ａでは、各階調レベルごとに参照電圧が設けられ、増幅回路２０の４個の入力端子に同一参照電圧が供給される。範囲Ｂでは、８レベル置きに参照電圧が設けられ、ビットコードに応じて異なる２つの参照電圧が増幅回路２０の４個の入力端子に振り分けられて供給される。
【実施例４】
【０１２８】
図１１Ａ及び図１１Ｂは、増幅回路２０が入力端子として２つの端子Ｔ１及びＴ２を有する場合における、図９に示す第２デコーダ４０による第１選択状態及び第２選択状態での動作形態の一例を表す図である。
【０１２９】
ここで、図９に示すＤＡ変換回路として、図１０Ａに示すレベル０〜７の８段階の選択電圧を出力するものを想定する。この選択電圧の範囲は、例えば図２に示すガンマ特性曲線の非線形特性の範囲Ａに対応した電圧範囲Ｖｄｗに相当する。
第２サブデコーダ４２は、第１サブデコーダ４１で選択された２つの異なる参照電圧ＶＣ及びＶＤを入力し、制御信号ＣＴＬとデジタルデータ信号（Ｊ１）中の最下位ビットであるビットＤ０に基づき、増幅回路２０の端子Ｔ１及びＴ２へ供給する選択電圧を制御する。なお、ＣＴＬ、Ｄ０の相補信号ＸＣＴＬ、ＸＤ０は記載を省略する。また、増幅回路２０の２つの端子Ｔ１、Ｔ２の重み付け比は１：１に設定されているものとする。
【０１３０】
第２サブデコーダ４２は、制御信号ＣＴＬ＝０（ローレベル）に応じて第１選択状態に設定されたときには、図１１Ａに示すように、ビットＤ０の値に依らず、互いに異なる２つの選択電圧ＶＣ及びＶＤを増幅回路２０の端子Ｔ１及びＴ２に夫々供給する。このとき増幅回路２０は、選択電圧（ＶＣ，ＶＤ）を端子Ｔ１及びＴ２にて１：１の重み付けで受け、その重み付けに応じて加重平均化した電圧（ＶＣ＋ＶＤ）／２を出力する。したがって第１選択状態では、端子Ｔ１、Ｔ２の電圧変化が速やかに行われる。
【０１３１】
また、第２サブデコーダ４２は、制御信号ＣＴＬ＝１（ハイレベル）に応じて第２選択状態に設定されたときには、図１１Ｂに示すように、ビットＤ０＝０に応じて、選択電圧ＶＣ及びＶＤのうちのＶＣのみ増幅回路２０の端子Ｔ１及びＴ２の各々に供給する。この際、増幅回路２０は電圧ＶＣを出力する。またビットＤ０＝１に応じて、選択電圧ＶＣ及びＶＤのうちのＶＤのみ増幅回路２０の端子Ｔ１及びＴ２の各々に供給する。この際、増幅回路２０は電圧ＶＤを出力する。
【０１３２】
前述したように、デジタルデータ信号（Ｊ１）に応じた電圧出力を行う１データ期間内に、第１選択状態の第１期間Ｔｃ１と第２選択状態の第２期間Ｔｃ２とを設け、第１期間Ｔｃ１では電圧変化が大きい場合でも増幅回路２０の各入力端子の電圧変化を加速させる。つまり、最初の第１期間Ｔｃ１において、デジタルデータ信号に対応した電圧又はその近傍の電圧に向けて、増幅回路２０の出力電圧の変化速度を高める処理を行い、その後の第２期間Ｔｃ２においてデジタルデータ信号に対応した電圧に安定駆動させるのである。
【０１３３】
図１２は、第２サブデコーダ４２として、図１１Ａ及び図１１Ｂの仕様に沿って構成された第２サブデコーダ４２Ａの内部構成の一例を示す回路図である。第２サブデコーダ４２Ａは、互いに異なる選択電圧ＶＣ及びＶＤを受ける端子ＴＣ及びＴＤと、Ｎｃｈトランジスタ型のスイッチＳＷ１〜ＳＷ８と、端子Ｑ１及びＱ２と、を有する。端子Ｑ１及びＱ２と増幅回路２０の端子Ｔ１及びＴ２との間には、フィルタ回路４３が設けられている。
【０１３４】
スイッチＳＷ１は、制御信号ＣＴＬ＝１（ハイレベル）の場合にオン状態となり、端子ＴＤで受けた選択電圧ＶＤをスイッチＳＷ２に供給する。
【０１３５】
スイッチＳＷ２は、ビットＤ０＝１（ハイレベル）の場合にオン状態となり、スイッチＳＷ１から供給された選択電圧ＶＤを端子Ｑ１及びフィルタ４３を介して増幅回路２０の端子Ｔ１に供給する。
【０１３６】
スイッチＳＷ３は、制御信号ＣＴＬ＝１（ハイレベル）の場合にオン状態となり、端子ＴＣで受けた選択電圧ＶＣをスイッチＳＷ４に供給する。
【０１３７】
スイッチＳＷ４は、反転ビットＸＤ０＝１（ハイレベル）の場合にオン状態となり、スイッチＳＷ３から供給された選択電圧ＶＣを端子Ｑ２及びフィルタ４３を介して増幅回路２０の端子Ｔ２に供給する。
【０１３８】
スイッチＳＷ５は、反転制御信号ＸＣＴＬ＝１（ハイレベル）の場合にオン状態となり、端子ＴＣで受けた選択電圧ＶＣを端子Ｑ１及びフィルタ４３を介して増幅回路２０の端子Ｔ１に供給する。
【０１３９】
スイッチＳＷ６は、反転制御信号ＸＣＴＬ＝１（ハイレベル）の場合にオン状態となり、端子ＴＤで受けた選択電圧ＶＤを端子Ｑ２及びフィルタ４３を介して増幅回路２０の端子Ｔ２に供給する。
【０１４０】
スイッチＳＷ７は、ビットＤ０＝１（ハイレベル）の場合にオン状態となり、端子ＴＤで受けた選択電圧ＶＤを端子Ｑ２及びフィルタ４３を介して増幅回路２０の端子Ｔ２に供給する。
【０１４１】
スイッチＳＷ８は、反転ビットＸＤ０＝１（ハイレベル）の場合にオン状態となり、端子ＴＣで受けた選択電圧ＶＣを端子Ｑ１及びフィルタ４３を介して増幅回路２０の端子Ｔ１に供給する。
【０１４２】
尚、スイッチＳＷ１〜ＳＷ８をＰｃｈトランジスタ型のスイッチで実現するようにしても良い。すなわち、各トランジスタの導電型を入替え、且つ、各トランジスタのゲートに入力される制御信号（ＣＴＬ，ＸＣＴＬ）及びビット信号（Ｄ０，ＸＤ０）それぞれの正信号と相補信号を入替える。また、図１１Ａ及び図１１Ｂの仕様を実現する第２サブデコーダ４２Ａの回路構成については、図１２に示されるものに限定されない。例えば、制御信号（ＣＴＬ，ＸＣＴＬ）及びビット信号（Ｄ０，ＸＤ０）を受ける各スイッチの位置を変更しても良い。
【実施例５】
【０１４３】
図１３Ａ及び図１３Ｂは、増幅回路２０が入力端子として３つの端子Ｔ１〜Ｔ３を有する場合における、図９に示す第２デコーダ４０による第１選択状態及び第２選択状態での動作形態の一例を表す図である。
【０１４４】
ここで、図９に示すＤＡ変換回路として、図１０Ｂに示すレベル０〜７の８段階の選択電圧を出力するものを想定する。この選択電圧の範囲は、例えば図２に示すガンマ特性曲線の非線形特性の範囲Ａに対応した電圧範囲Ｖｄｗに相当する。
【０１４５】
第２サブデコーダ４２は、第１サブデコーダ４１で選択された２つの異なる参照電圧ＶＣ及びＶＤを受け、制御信号ＣＴＬとデジタルデータ信号（Ｊ１）中の最下位のビットＤ０により、増幅回路２０の端子Ｔ１〜Ｔ３へ供給する選択電圧を制御する。なお、増幅回路２０の３つの端子Ｔ１〜Ｔ３の重み付け比は１：１：２に設定されているものとする。
【０１４６】
第２サブデコーダ４２は、制御信号ＣＴＬ＝０（ローレベル）に応じて第１選択状態に設定されたときには、図１３Ａに示すように、ビットＤ０の値に依らず、選択電圧ＶＣ及びＶＤのうちの一方の選択電圧ＶＣを、増幅回路２０の端子Ｔ１及びＴ２に夫々供給する。更に、第２サブデコーダ４２は、図１３Ａに示すように、選択電圧ＶＣ及びＶＤのうちの他方の選択電圧ＶＤを、増幅回路２０の端子Ｔ３に供給する。このとき増幅回路２０は、選択電圧ＶＣを端子Ｔ１及びＴ２で受け、選択電圧ＶＤを端子Ｔ３で受け、これら選択電圧ＶＣ及びＶＤを１：１の重み付けで加重平均化した電圧（ＶＣ＋ＶＤ）／２を出力する。したがって第１選択状態では、端子Ｔ１〜Ｔ３の電圧変化が速やかに行われる。
【０１４７】
また、第２サブデコーダ４２は、制御信号ＣＴＬ＝１（ハイレベル）に応じて第２選択状態に設定されたときには、図１３Ｂに示すように、ビットＤ０＝０に応じて、選択電圧ＶＣを増幅回路２０の端子Ｔ１〜Ｔ３の各々に供給する。この際、増幅回路２０は電圧ＶＣを出力する。また、第２サブデコーダ４２は、ビットＤ０＝１に応じて、選択電圧ＶＤを増幅回路２０の端子Ｔ１〜Ｔ３の各々に供給する。この際、増幅回路２０は電圧ＶＤを出力する。
【０１４８】
前述したように、デジタルデータ信号（Ｊ１）に応じた電圧出力を行う１データ期間内に、第１選択状態の第１期間Ｔｃ１と第２選択状態の第２期間Ｔｃ２とを設け、第１期間Ｔｃ１では電圧変化が大きい場合でも増幅回路２０の各入力端子の電圧変化を加速させる。つまり、最初の第１期間Ｔｃ１において、デジタルデータ信号に対応した電圧又はその近傍の電圧に向けて、増幅回路２０の出力電圧の変化速度を高める処理を行い。その後の第２期間Ｔｃ２においてデジタルデータ信号に対応した電圧に安定駆動させるのである。
【０１４９】
図１４は、第２サブデコーダ４２として、図１３Ａ及び図１３Ｂの仕様に沿って構成された第２サブデコーダ４２Ｂの内部構成の一例を示す回路図である。第２サブデコーダ４２Ｂは、互いに異なる選択電圧ＶＣ及びＶＤを受ける端子ＴＣ及びＴＤと、Ｎｃｈトランジスタ型のスイッチＳＷ１〜ＳＷ８と、端子Ｑ１〜Ｑ３と、を有する。端子Ｑ１〜Ｑ３と増幅回路２０の端子Ｔ１〜Ｔ３との間には、フィルタ回路４３が設けられている。
【０１５０】
スイッチＳＷ１は、制御信号ＣＴＬ＝１（ハイレベル）の場合にオン状態となり、端子ＴＤで受けた選択電圧ＶＤをスイッチＳＷ２に供給する。
【０１５１】
スイッチＳＷ２は、ビットＤ０＝１（ハイレベル）の場合にオン状態となり、スイッチＳＷ１から供給された選択電圧ＶＤを端子Ｑ１、Ｑ２及びフィルタ４３を介して増幅回路２０の端子Ｔ１及びＴ２に供給する。
【０１５２】
スイッチＳＷ３は、制御信号ＣＴＬ＝１（ハイレベル）の場合にオン状態となり、端子ＴＣで受けた選択電圧ＶＣをスイッチＳＷ４に供給する。
【０１５３】
スイッチＳＷ４は、反転ビットＸＤ０＝１（ハイレベル）の場合にオン状態となり、スイッチＳＷ３から供給された選択電圧ＶＣを端子Ｑ３及びフィルタ４３を介して増幅回路２０の端子Ｔ３に供給する。
【０１５４】
スイッチＳＷ５は、反転制御信号ＸＣＴＬ＝１（ハイレベル）の場合にオン状態となり、端子ＴＣで受けた選択電圧ＶＣを端子Ｑ１、Ｑ２及びフィルタ４３を介して増幅回路２０の端子Ｔ１及びＴ２に供給する。
【０１５５】
スイッチＳＷ６は、反転制御信号ＸＣＴＬ＝１（ハイレベル）の場合にオン状態となり、端子ＴＤで受けた選択電圧ＶＤを端子Ｑ３及びフィルタ４３を介して増幅回路２０の端子Ｔ３に供給する。
【０１５６】
スイッチＳＷ７は、ビットＤ０＝１（ハイレベル）の場合にオン状態となり、端子ＴＤで受けた選択電圧ＶＤを端子Ｑ３及びフィルタ４３を介して増幅回路２０の端子Ｔ３に供給する。
【０１５７】
スイッチＳＷ８は、反転ビットＸＤ０＝１（ハイレベル）の場合にオン状態となり、端子ＴＣで受けた選択電圧ＶＣを端子Ｑ１、Ｑ２及びフィルタ４３を介して増幅回路２０の端子Ｔ１及びＴ２に供給する。
【０１５８】
尚、図１４に示すスイッチＳＷ１〜ＳＷ８をＰｃｈトランジスタ型のスイッチで実現するようにしても良い。すなわち、各トランジスタの導電型を入替え、且つ、各トランジスタのゲートに入力される制御信号（ＣＴＬ，ＸＣＴＬ）及びビット信号（Ｄ０，ＸＤ０）それぞれの正信号と相補信号を入れ替える。また、図１３Ａ及び図１３Ｂの仕様を実現する第２サブデコーダ４２Ｂの回路構成については、図１４に示されるものに限定されない。例えば、制御信号（ＣＴＬ，ＸＣＴＬ）及びビット信号（Ｄ０，ＸＤ０）を受ける各スイッチの位置を変更しても良い。
【実施例６】
【０１５９】
図１５は、第１サブデコーダ４１内における、図１０Ａ及び図１０Ｂに示すレベル０〜７の選択電圧を出力する出力部の構成を示す回路図である。
【０１６０】
第１サブデコーダ４１は、レベル０〜７に夫々対応した８個の参照電圧Ｖｒ０ａ、Ｖｒ０ｂ、Ｖｒ１ａ、Ｖｒ１ｂ、Ｖｒ２ａ、Ｖｒ２ｂ、Ｖｒ３ａ、Ｖｒ３ｂと、第１サブビット信号群ｂ１としてのビットＤ２、反転ビットＸＤ２、ビットＤ１及び反転ビットＸＤ１と、を受ける。
図１５に示すように、第１サブデコーダ４１は、Ｎｃｈトランジスタ型のスイッチＳＷ１１〜ＳＷ２２と、出力端子としての端子ＴＣ及びＴＤと、を有する。
【０１６１】
スイッチＳＷ１１は、反転ビットＸＤ１＝１（ハイレベル）の場合にオン状態となり、参照電圧Ｖｒ０ａをスイッチＳＷ１２に供給する。スイッチＳＷ１３は、ビットＤ１＝１（ハイレベル）の場合にオン状態となり、参照電圧Ｖｒ１ａをスイッチＳＷ１２に供給する。スイッチＳＷ１２は、反転ビットＸＤ２＝１（ハイレベル）の場合にオン状態となり、スイッチＳＷ１１から供給された参照電圧Ｖｒ０ａ、及びスイッチＳＷ１３から供給された参照電圧Ｖｒ１ａのうちの一方を選択電圧ＶＣとして端子ＴＣを介して出力する。
【０１６２】
スイッチＳＷ１４は、反転ビットＸＤ１＝１（ハイレベル）の場合にオン状態となり、参照電圧Ｖｒ２ａをスイッチＳＷ１５に供給する。スイッチＳＷ１６は、ビットＤ１＝１（ハイレベル）の場合にオン状態となり、参照電圧Ｖｒ３ａをスイッチＳＷ１５に供給する。スイッチＳＷ１５は、ビットＤ２＝１（ハイレベル）の場合にオン状態となり、スイッチＳＷ１４から供給された参照電圧Ｖｒ２ａ、及びスイッチＳＷ１６から供給された参照電圧Ｖｒ３ａのうちの一方を選択電圧ＶＣとして端子ＴＣを介して出力する。
【０１６３】
スイッチＳＷ１７は、反転ビットＸＤ１＝１（ハイレベル）の場合にオン状態となり、参照電圧Ｖｒ０ｂをスイッチＳＷ１８に供給する。スイッチＳＷ１９は、ビットＤ１＝１（ハイレベル）の場合にオン状態となり、参照電圧Ｖｒ１ｂをスイッチＳＷ１８に供給する。スイッチＳＷ１８は、反転ビットＸＤ２＝１（ハイレベル）の場合にオン状態となり、スイッチＳＷ１７から供給された参照電圧Ｖｒ０ｂ、及びスイッチＳＷ１９から供給された参照電圧Ｖｒ１ｂのうちの一方を選択電圧ＶＤとして端子ＴＤを介して出力する。
【０１６４】
スイッチＳＷ２０は、反転ビットＸＤ１＝１（ハイレベル）の場合にオン状態となり、参照電圧Ｖｒ２ｂをスイッチＳＷ２１に供給する。スイッチＳＷ２２は、ビットＤ１＝１（ハイレベル）の場合にオン状態となり、参照電圧Ｖｒ３ｂをスイッチＳＷ２１に供給する。スイッチＳＷ２１は、ビットＤ２＝１（ハイレベル）の場合にオン状態となり、スイッチＳＷ２０から供給された参照電圧Ｖｒ２ｂ、及びスイッチＳＷ２２から供給された参照電圧Ｖｒ３ｂのうちの一方を選択電圧ＶＤとして端子ＴＤを介して出力する。
【０１６５】
かかる構成により、第１サブデコーダ４１は、第１サブビット信号群ｂ１（Ｄ２、ＸＤ２、Ｄ１、ＸＤ１）に応じて、偶数階調に対応した参照電圧Ｖｒ０ａ、Ｖｒ１ａ、Ｖｒ２ａ及びＶｒ３ａのうちの１つを選択電圧ＶＣとして選択する。更に、第１サブデコーダ４１は、奇数階調に対応した参照電圧Ｖｒ０ｂ、Ｖｒ１ｂ、Ｖｒ２ｂ及びＶｒ３ｂのうちの１つを、選択電圧ＶＤとして選択する。尚、選択電圧ＶＣ及びＶＤとしては、両者の電位差が小さい隣接参照電圧同士を選択するのが好ましい。これにより１データ期間の第１期間Ｔｃ１と第２期間Ｔｃ２の切り替わり時に、増幅回路２０の出力電圧の変化量を小さくし、滑らかな出力電圧波形が実現可能である。
【０１６６】
尚、図１５に示すサブデコーダ４１の回路では、トランジスタスイッチの数を最小としたものであるが、ビットＤ１及びＤ２による選択の順序を入れ換えた構成を採用しても良い。更に、図１０Ａ及び図１０Ｂにおける範囲Ａの大きさについても適宜変更可能である。
【実施例７】
【０１６７】
図１６Ａ及び図１６Ｂは、上記したフィルタ回路４３の具体例を示す回路図である。        
【０１６８】
尚、図１６Ａは、増幅回路２０の入力端子数ＮがＮ＝２の際のフィルタ回路４３の回路を示す図であり、図１６Ｂは、増幅回路２０の入力端子数ＮがＮ＝３の際のフィルタ回路４３の回路を示す図である。
【０１６９】
フィルタ回路４３は、第１デコーダ３０及び第２デコーダ４０の出力間で想定外の短絡が生じるのを防止するものであり、第１デコーダ３０及び第２デコーダ４０のいずれか一方に設ける。本実施例では、フィルタ回路４３を第２デコーダ４０に設けた構成でその動作を説明している。
【０１７０】
図１６Ａに示すフィルタ回路４３Ａは、図１２に示す第２サブデコーダ４２Ａの出力端子としての端子Ｑ１及びＱ２と、増幅回路２０の端子Ｔ１及びＴ２との間に設けられる。      
【０１７１】
図１６Ａに示す回路は、Ｎｃｈトランジスタ型のスイッチＳＷ３１及びＳＷ３２を有する。
【０１７２】
スイッチＳＷ３１は、第３サブビット信号群ｂ３としてのビットＤ３の論理レベルを反転させた反転ビットＸＤ３＝１（ハイレベル）の場合にオン状態となって、第２サブデコーダ４２Ａの端子Ｑ１と、増幅回路２０の端子Ｔ１とを電気的に接続する。一方、反転ビットＸＤ３＝０（ローレベル）のときには、スイッチＳＷ３１はオフ状態となり、これら端子Ｑ１及び端子Ｔ１間の電気的接続を遮断する。
【０１７３】
スイッチＳＷ３２は、反転ビットＸＤ３＝１（ハイレベル）の場合にオン状態となって、第２サブデコーダ４２Ａの端子Ｑ２と、増幅回路２０の端子Ｔ２とを電気的に接続する。一方、反転ビットＸＤ３＝０（ローレベル）のときには、スイッチＳＷ３２はオフ状態となり、これら端子Ｑ２及び端子Ｔ２間の電気的接続を遮断する。
【０１７４】
かかる構成により、図１６Ａに示すフィルタ回路４３Ａは、図１０Ａの仕様に示される範囲Ａのデジタルデータ信号のレベルのときのみに、第２サブデコーダ４２Ａの出力端子（Ｑ１、Ｑ２）と増幅回路２０の入力端子（Ｔ１、Ｔ２）間を導通させ、範囲Ａ以外のデジタルデータ信号のレベルのときは遮断する。
【０１７５】
なお、フィルタ回路４３Ａの代わりに、範囲Ｂのビット値のときのみ第２サブデコーダ４２Ａ及び増幅回路２０間を接続する別のフィルタ回路を、第１デコーダ３０の出力と増幅回路２０の入力端子との間に設けてもよい。
【０１７６】
一方、図１６Ｂに示すフィルタ回路４３Ｂは、図１４に示す第２サブデコーダ４２Ｂの出力端子としての端子Ｑ１〜Ｑ３と、増幅回路２０の端子Ｔ１〜Ｔ３との間に設けられる。
【０１７７】
図１６Ｂに示す回路は、Ｎｃｈトランジスタ型のスイッチＳＷ４１〜ＳＷ４３、ＳＷ５１〜５３を有する。
【０１７８】
スイッチＳＷ４１〜ＳＷ４３は、第３サブビット信号群ｂ３としてのビットＤ３の論理レベルを反転させた反転ビットＸＤ３＝１（ハイレベル）の場合にオン状態となり、反転ビットＸＤ３＝０（ローレベル）のときにはオフ状態となる。スイッチＳＷ５１〜ＳＷ５３は、第３サブビット信号群ｂ３としてのビットＤ４の論理レベルを反転させた反転ビットＸＤ４＝１（ハイレベル）の場合にオン状態となり、反転ビットＸＤ４＝０（ローレベル）のときにはオフ状態となる。
【０１７９】
ここで、スイッチＳＷ４１及びＳＷ５１が共にオン状態になったときには、第２サブデコーダ４２Ｂの端子Ｑ１と増幅回路２０の端子Ｔ１とが電気的に接続され、いずれか一方がオフ状態になると、端子Ｑ１及び端子Ｔ１間の接続が遮断される。また、スイッチＳＷ４２及びＳＷ５２が共にオン状態になったときには、第２サブデコーダ４２Ｂの端子Ｑ２と増幅回路２０の端子Ｔ２とが電気的に接続され、いずれか一方がオフ状態になると、端子Ｑ２及び端子Ｔ２間の接続が遮断される。更に、スイッチＳＷ４３及びＳＷ５３が共にオン状態になったときには、第２サブデコーダ４２Ｂの端子Ｑ３と増幅回路２０の端子Ｔ３とが電気的に接続され、いずれか一方がオフ状態になると、端子Ｑ３及び端子Ｔ３間の接続が遮断される。
【０１８０】
かかる構成により、図１６Ｂに示すフィルタ回路４３Ｂは、図１０Ｂの仕様に示される範囲Ａのデジタルデータ信号のレベルのときのみに、第２サブデコーダ４２Ｂの出力端子（Ｑ１〜Ｑ３）と増幅回路２０の入力端子（Ｔ１〜Ｔ３）間を導通させ、範囲Ａ以外のデジタルデータ信号のレベルのときは遮断する。
【符号の説明】
【０１８１】
１０                    参照電圧生成回路
２０                    増幅回路
３０                    第１デコーダ
４０                    第２デコーダ
８０                    ＤＡ変換部
１０３                  データドライバ
ＤＣ１〜ＤＣｎ          変換回路
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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