(57)【要約】【課題】  信頼性を低下させることなく面積効率の良い抵抗変化型のランダムアクセスメモリを提供する。【解決手段】  本発明の抵抗変化型メモリは、可変抵抗素子と当該可変抵抗素子に接続されたアクセス用のトランジスタとを含むメモリセルが行列状に複数配置されたアレイ領域と、記アレイ領域の行方向に延在し、行方向のメモリセルに接続された複数のワード線ＷＬ１、ＷＬ２、…ＷＬｎと、アレイ領域の列方向に延在するローカルビット線ＢＬ１と、アレイ領域の列方向に延在し、列方向のメモリセルの一方の電極に接続された複数のローカルソース線ＳＬ１、ＳＬ２、…ＳＬｑと、ローカルビット線ＢＬ１に接続され、かつアレイ領域の行方向に延在し、行方向のメモリセルの他方の電極に接続されたシェアードビット線ＳＢＬとを有する。【選択図】  図３
2020057707.tif 000002
【特許請求の範囲】
【請求項１】
可逆性かつ不揮発性の可変抵抗素子によりデータを記憶する抵抗変化型メモリであって、
前記可変抵抗素子と当該可変抵抗素子に接続されたアクセス用のトランジスタとを含むメモリセルが行列状に複数配置されたアレイ領域と、
前記アレイ領域の行方向に延在し、行方向のメモリセルに接続された複数のワード線と、
前記アレイ領域の列方向に延在する少なくとも１つのビット線と、
前記アレイ領域の列方向に延在し、列方向のメモリセルの一方の電極に接続された複数のソース線と、
前記少なくとも１つのビット線に接続され、かつ前記アレイ領域の行方向に延在し、行方向のメモリセルの他方の電極に接続されたシェアードビット線と、
を有する抵抗変化型メモリ。
【請求項２】
前記少なくとも１つのビット線は、ダミーのビット線として機能する、請求項１に記載の抵抗変化型メモリ。
【請求項３】
前記少なくとも１つのビット線は、その直下に位置するメモリセルから分離されている、請求項２に記載の抵抗変化型メモリ。
【請求項４】
前記少なくとも１つのビット線は、その直下に位置するメモリセルと短絡されている、請求項２に記載の抵抗変化型メモリ。
【請求項５】
前記シェアードビット線は、前記ワード線と並行に延在する、請求項１に記載の抵抗変化型メモリ。
【請求項６】
前記アレイ領域のメモリセルがｎ行×ｑ列で構成されるとき、前記シェアードビット線は、行方向のｑ個のメモリセルによってシェアーされる、請求項１に記載の抵抗変化型メモリ。
【請求項７】
前記アレイ領域は、メモリアレイを複数に分割した領域である、請求項１に記載の抵抗変化型メモリ。
【請求項８】
可逆性かつ不揮発性の可変抵抗素子によりデータを記憶する抵抗変化型メモリであって、
前記可変抵抗素子と当該可変抵抗素子に接続されたアクセス用のトランジスタとを含むメモリセルが行列状に複数配置されたアレイ領域と、
前記アレイ領域の行方向に延在し、行方向のメモリセルに接続された複数のワード線と、
前記アレイ領域の列方向に延在し、列方向のメモリセルの一方の電極に接続された複数のビット線と、
前記アレイ領域の列方向に延在する少なくとも１つのソース線と、
前記少なくとも１つのソース線に接続され、かつ前記アレイ領域の行方向に延在し、行方向のメモリセルの他方の電極に接続されたシェアードソース線と、
を有する抵抗変化型メモリ。
【請求項９】
前記少なくとも１つのソース線は、ダミーのソース線として機能する、請求項８に記載の抵抗変化型メモリ。
【請求項１０】
前記少なくとも１つのソース線は、その直下に位置するメモリセルから分離されている、請求項９に記載の抵抗変化型メモリ。
【請求項１１】
前記少なくとも１つのソース線は、その直下に位置するメモリセルと短絡されている、請求項９に記載の抵抗変化型メモリ。
【請求項１２】
前記シェアードソース線は、前記ワード線と並行に延在する、請求項８に記載の抵抗変化型メモリ。
【請求項１３】
前記アレイ領域のメモリセルがｎ行×ｑ列で構成されるとき、前記シェアードソース線は、行方向のｑ個のメモリセルによってシェアーされる、請求項８に記載の抵抗変化型メモリ。
【請求項１４】
前記アレイ領域は、メモリアレイを複数に分割した領域である、請求項８に記載の抵抗変化型メモリ。
【請求項１５】
前記少なくとも１つのビット線と前記複数のソース線が少なくとも同一の配線層で形成され、前記シェアードビット線は、前記配線層より下層の配線層で形成される、請求項１記載の抵抗変化型メモリ。
【請求項１６】
前記少なくとも１つのソース線と前記複数のビット線が少なくとも同一の配線層で形成され、前記シェアードソース線は、前記配線層より下層の配線層で形成される、請求項８記載の抵抗変化型メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変抵抗素子を利用した抵抗変化型ランダムアクセスメモリに関し、特にメモリアレイの構造に関する。
【背景技術】
【０００２】
フラッシュメモリに代わる不揮発性メモリとして、可変抵抗素子を利用した抵抗変化型メモリが注目されている。抵抗変化型メモリは、可変抵抗素子にパルス電圧を印加し、可変抵抗素子を可逆的かつ不揮発的に高抵抗状態または低抵抗状態にすることでデータを記憶するメモリとして知られている。抵抗変化型メモリは、低電圧でデータを書き換えることができるため（電流が微量で）消費電力が小さく、また、１トランジスタ＋１抵抗からなる比較的単純な構造のためセル面積が約６F2（Ｆは配線の径で、数十ｎｍ程）と小さく、高密度化が可能であり、さらに、読み出し時間が１０ナノ秒程度とＤＲＡＭ並に高速であるという利点がある（特許文献１、２等）。
【０００３】
抵抗変化型ランダムアクセスメモリ（ＲＲＡＭ：登録商標）では、一般に、可変抵抗素子を低抵抗状態に書込みすることをセット（ＳＥＴ）、高抵抗状態に書込みすることをリセット（ＲＥＳＥＴ）という。抵抗変化型メモリには、ユニポーラタイプとバイポーラタイプが存在する。ユニポーラタイプでは、セット時とリセット時に可変抵抗素子に印加する書込み電圧の極性は同じであり、書込み電圧の大きさを変えることでセットまたはリセットを行う。ユニポーラタイプでは、メモリアレイを非対称構造にすることができるため製造が容易である。他方、バイポーラタイプでは、セット時とリセット時に可変抵抗素子に印加する書込み電圧の極性を反転させる。つまり、可変抵抗素子には双方向から書込み電圧を印加することになるため、回路の対称性が必要になり、それ故、メモリアレイの製造がユニポーラよりも煩雑となる。
【０００４】
図１（Ａ）は、非特許文献１に開示されるバイポーラタイプの抵抗変化型メモリのメモリアレイの構成を示す回路図である。メモリアレイ１０には、複数のメモリセルが二次元アレイ状に形成されるが、同図には３行×３列の一部のメモリセルが例示されている。１つのメモリセルＭＣは、１つの可変抵抗素子とこれに直列に接続された１つのアクセス用のトランジスタとから成る、いわゆる１Ｔ×１Ｒの構成である。アクセス用のトランジスタのゲートがワード線ＷＬ（ｎ−１）、ＷＬ（ｎ）、ＷＬ（ｎ＋１）に接続され、ドレイン領域が可変抵抗素子の一方の電極に接続され、ソース領域がソース線ＳＬ（ｎ−１）、ＳＬ（ｎ）、ＳＬ（ｎ＋１）に接続される。可変抵抗素子の他方の電極がビット線ＢＬ（ｎ−１）、ＢＬ（ｎ）、ＢＬ（ｎ＋１）に接続される。
【０００５】
可変抵抗素子は、例えば、酸化ハフニウム（ＨｆＯｘ）等の遷移金属の薄膜酸化物から構成され、書込みパルス電圧の極性および大きさによってセットまたはリセットされる。メモリセルは、ビット単位でランダムにアクセスすることが可能である。例えば、メモリセルＭＣをアクセスする場合、行デコーダ２０によりワード線ＷＬ（ｎ）を選択し、メモリセルＭＣのアクセス用トランジスタをオンさせ、列デコーダ３０によりビット線ＢＬ（ｎ）、ソース線ＳＬ（ｎ）を選択する。書込み動作の場合には、セットまたはリセットに応じた書込み電圧が選択ビット線ＢＬ（ｎ）および選択ソース線ＳＬ（ｎ）に印加され、読出し動作の場合には、可変抵抗素子のセットまたはリセットに応じた電圧または電流が選択ビット線ＢＬ（ｎ）および選択ソース線ＳＬ（ｎ）に表れ、これがセンス回路によって検出される。
【０００６】
また、酸化ハフニウム（ＨｆＯｘ）等の金属酸化物の薄膜を可変抵抗素子の材料に用いる場合、初期設定として金属酸化物をフォーミングしなければならない。通常、フォーミングは、可変抵抗素子を書込むときよりも幾分大きな電圧Ｖｆを薄膜に印加することにより可変抵抗素子を例えば低抵抗状態、すなわちセットに近い状態にする。このようなフォーミングは、通常抵抗変化型メモリを出荷する前に行われる。
【０００７】
図１（Ｂ）にフォーミング時のバイアス電圧の一例を示す。ソース線ＳＬの電圧ＶＳＬはＧＮＤ、ビット線ＢＬの電圧ＶBＬは正のフォーミング電圧が印加され、ワード線ＷＬの電圧ＶＧには、アクセス用トランジスタがオンするのに必要な正の電圧が印加される。これにより、可変抵抗素子には、ビット線ＢＬからソース線ＳＬに向けて電流が流れ、可変抵抗素子が低抵抗状態にセットされる。また、可変抵抗素子をリセットさせるには、ソース線ＳＬの電圧ＶＳＬを正の電圧、ビット線ＢＬの電圧ＶBＬをＧＮＤにし、ワード線の電圧ＶＧを正にすることで、ソース線ＳＬからビット線ＢＬに向けて電流を流すことで可変抵抗素子が低高抵抗状態にセットされる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１２−６４２８６号公報
【特許文献２】特開２００８−４１７０４号公報
【非特許文献１】“Evolution of conductive filament and its impact on reliability issues in oxide-electrolyte based resistive random access memory” Hangbing Lv et.al., Scientific Reports 5, Article number:7764 (2015)
【発明の概要】
【発明が解決しようとする課題】
【０００９】
バイポーラタイプの抵抗変化型メモリは、ビット線とソース線との間に双方向の書込み電圧の印加とこれによるセル電流の注入を必要とする。全てのメモリセルへの書込み電圧を均一にすることは、信頼性の高いメモリを得る上で非常に重要である。このため、バイポーラタイプでは、ビット線に対して当該ビット線と同方向に延在する専用のソース線を一対一の関係で設け、ビット線とソース線とが置換可能となるような対称性を有している。
【００１０】
しかしながら、このようなメモリアレイ構造は、例えば各ビット線について専用のソース線を配置するため、高集積度のメモリを形成する場合にメモリアレイのカラム方向の幅を縮小する上でソース線が障害となり得る。また、ビット線とソース線とを同方向に同じ金属層で並列に形成している場合、微細化に伴いビット線／ソース線の線幅が小さくなり、ソース線の低抵抗化を図ることが難しくなる。ソース線の抵抗は、信頼性のある書込み動作のための重要なファクターであり、つまり、書込み動作時にはソース線に電流が流れ、ソース線の抵抗が大きくなると、この電圧降下も大きくなり、無視できなくなる。高い信頼性を得る上で、メモリアレイの各可変抵抗素子には、一定の読出し電圧／書込み電圧が印加されることが望ましいが、ソース線による電圧降下が大きくなると、各可変抵抗素子に印加される電圧のバラツキが大きくなってしまう。それ故、十分な線幅を有するソース線の形成が望まれるが、そうすると、メモリアレイの面積が増加してしまう（ビット線をソース線に入れ替えても同様である）。
【００１１】
本発明の目的は、信頼性を低下させることなく面積効率の良い抵抗変化型のランダムアクセスメモリを提供することである。
【課題を解決するための手段】
【００１２】
本発明に係る抵抗変化型メモリは、可逆性かつ不揮発性の可変抵抗素子によりデータを記憶するものであって、前記可変抵抗素子と当該可変抵抗素子に接続されたアクセス用のトランジスタとを含むメモリセルが行列状に複数配置されたアレイ領域と、前記アレイ領域の行方向に延在し、行方向のメモリセルに接続された複数のワード線と、前記アレイ領域の列方向に延在する少なくとも１つのビット線と、前記アレイ領域の列方向に延在し、列方向のメモリセルの一方の電極に接続された複数のソース線と、前記少なくとも１つのビット線に接続され、かつ前記アレイ領域の行方向に延在し、行方向のメモリセルの他方の電極に接続されたシェアードビット線とを有する。
【００１３】
ある実施態様では、前記少なくとも１つのビット線は、ダミーのビット線として機能する。ある実施態様では、前記少なくとも１つのビット線は、その直下に位置するメモリセルから分離されている。ある実施態様では、前記少なくとも１つのビット線は、その直下に位置するメモリセルと短絡されている。ある実施態様では、前記シェアードビット線は、前記ワード線と並行に延在する。ある実施態様では、前記アレイ領域のメモリセルがｎ行×ｑ列で構成されるとき、前記シェアードビット線は、行方向のｑ個のメモリセルによってシェアーされる(非選択のセルを含めれば、シェアードビット線は、ｎ×ｑ個のメモリセルによってシェアーされる)。ある実施態様では、前記アレイ領域は、メモリアレイを複数に分割した領域である。
【００１４】
本発明に係る抵抗変化型メモリは、可逆性かつ不揮発性の可変抵抗素子によりデータを記憶するものであって、前記可変抵抗素子と当該可変抵抗素子に接続されたアクセス用のトランジスタとを含むメモリセルが行列状に複数配置されたアレイ領域と、前記アレイ領域の行方向に延在し、行方向のメモリセルに接続された複数のワード線と、前記アレイ領域の列方向に延在し、列方向のメモリセルの一方の電極に接続された複数のビット線と、前記アレイ領域の列方向に延在する少なくとも１つのソース線と、前記少なくとも１つのソース線に接続され、かつ前記アレイ領域の行方向に延在し、行方向のメモリセルの他方の電極に接続されたシェアードソース線とを有する。
【００１５】
ある実施態様では、前記少なくとも１つのソース線は、ダミーのソース線として機能する。ある実施態様では、前記少なくとも１つのソース線は、その直下に位置するメモリセルから分離されている。ある実施態様では、前記少なくとも１つのソース線は、その直下に位置するメモリセルと短絡されている。ある実施態様では、前記シェアードソース線は、前記ワード線と並行に延在する。ある実施態様では、前記アレイ領域のメモリセルがｎ行×ｑ列で構成されるとき、前記シェアードソース線は、行方向のｑ個のメモリセルによってシェアーされる(非選択のセルを含めれば、シェアードソース線は、ｎ×ｑ個のメモリセルによってシェアーされる)。ある実施態様では、前記アレイ領域は、メモリアレイを複数に分割した領域である。ある実施態様では、前記少なくとも１つのビット線と前記複数のソース線が少なくとも同一の配線層で形成され、前記シェアードビット線は、前記配線層より下層の配線層で形成される。ある実施態様では、前記少なくとも１つのソース線と前記複数のビット線が少なくとも同一の配線層で形成され、前記シェアードソース線は、前記配線層より下層の配線層で形成される。
【発明の効果】
【００１６】
本発明によれば、アレイ領域をシェアードビット線またはシェアードソース線により構成するようにしたので、アレイ領域上を列方向に延在するビット線またはソース線の本数を減らすことで、アレイ領域の面積を縮小するとともに、ビット線またはソース線の線幅を広げることができる。これにより、ビット線またはソース線の低抵抗化を図り、アレイ領域上のメモリセルに印加される電圧の均一化が保持され、信頼性の高い読出しや書込みを行うこと可能になる。
【図面の簡単な説明】
【００１７】
【図１】図１（Ａ）は、従来の抵抗変化型ランダムアクセスメモリのアレイ構成を示す図である。図１（Ｂ）は、動作時のバイアス条件を示す表である。
【図２】本発明の実施例に係る抵抗変化型ランダムアクセスメモリの概略構成を示すブロック図である。
【図３】本発明の第１の実施例に係るシェアードビット線により構成されたメモリアレイの一部の回路図である。
【図４】本発明の第１の実施例に係るシェアードビット線の構成を示す平面図であり、図４（Ａ）は、シリコン基板上にポリシリコン層が形成されたときの平面図、図４（Ｂ）は、可変抵抗素子としての遷移金属酸化物が形成されたときの平面図である。
【図５】図５（Ａ）は、２層目の金属層Ｍ２が形成されたときの平面図、図５（Ｂ）は、目の金属層Ｍ３が形成されたときの平面図である。
【図５Ａ】図５に示すシェアードビット線が一対のメモリセルによって共有されないときの平面図である。
【図６】図６（Ａ）は、図５（Ｂ）のＸ１−Ｘ１線断面図、図６（Ｂ）は、図５（Ｂ）のＸ２−Ｘ２線断面図である。
【図７】図７（Ａ）は、図５（Ｂ）のＹ１−Ｙ１線断面図、図７（Ｂ）は、図５（Ｂ）のＹ２−Ｙ２線断面図である。
【図８】本発明の第１の実施例に係る抵抗変化型ランダムメモリにおける読出し動作を説明する図である。
【図９】本発明の第１の実施例に係る抵抗変化型ランダムメモリにおけるセット書込み動作を説明する図である。
【図１０】本発明の第１の実施例に係る抵抗変化型ランダムメモリにおけるリセット書込み動作を説明する図である。
【図１１】本発明の第１の実施例に係るシェアードビット線のダミーカラムの変形例を示す断面図である。
【図１２】本発明の第２の実施例に係るシェアードソース線の構成を有するメモリアレイの回路図である。
【図１３】本発明の第２の実施例に係るシェアードソース線の構成を示す平面図であり、図１３（Ａ）は、シリコン基板上にポリシリコン層が形成されたときの平面図、図１３（Ｂ）は、可変抵抗素子としての遷移金属酸化物が形成されたときの平面図である。
【図１４】図１４（Ａ）は、１層目の金属層Ｍ１が形成されたときの平面図、図１４（Ｂ）は、２層目の金属層が形成されたときの平面図である。
【図１５】図１５（Ａ）は、図１４（Ｂ）のＸ１−Ｘ１線断面図、図１５（Ｂ）は、図１４（Ｂ）のＸ２−Ｘ２線断面図である。
【図１６】図１６（Ａ）は、図１４（Ｂ）のＹ１−Ｙ１線断面図、図１６（Ｂ）は、図１４（Ｂ）のＹ２−Ｙ２線断面図である。
【図１７】本発明の第２の実施例に係るシェアードソース線のダミーカラムの変形例を示す断面図である。
【発明を実施するための形態】
【００１８】
次に、本発明の実施の形態について図面を参照して詳細に説明する。但し、図面は、発明の理解を容易にするために各部を強調してあり、必ずしも実際のデバイスと同じスケールではないことに留意すべきである。
【実施例】
【００１９】
図２は、本発明の実施例に係る抵抗変化型ランダムアクセスメモリの概略構成を示すブロック図である。本実施例の抵抗変化型メモリ１００は、可変抵抗素子およびアクセス用トランジスタを含むメモリセルが行列状に複数配列されたメモリアレイ１１０と、行アドレスＸ−Ａｄｄに基づきワード線ＷＬの選択および駆動を行う行デコーダおよび駆動回路（Ｘ−ＤＥＣ）１２０と、列アドレスＹ−Ａｄｄに基づきグローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬを選択するための選択信号ＳＳＬ／ＳＢＬを生成する列デコーダおよび駆動回路（Ｙ−ＤＥＣ）１３０と、選択信号ＳＳＬ／ＳＢＬに基づきグローバルビット線ＧＢＬとビット線ＢＬ間の接続、およびグローバルソース線ＧＳＬとソース線ＳＬ間の接続をそれぞれ選択する列選択回路（ＹＭＵＸ）１４０と、外部から受け取ったコマンド、アドレス、データ等に基づき各部を制御する制御回路１５０と、ＧＢＬ／ＳＢＬを介してメモリセルの読み出されたデータをセンスするセンスアンプ１６０と、ＧＢＬ／ＳＢＬを介して読出し動作時のバイアス電圧を印加したり、書込み動作時のセット、リセットに応じた電圧を印加する書込みドライバ・読出しバイアス回路１７０とを含んで構成される。
【００２０】
メモリアレイ１１０は、ｍ個に分割されたサブアレイ１１０−１、１１０−２、・・・、１０−ｍを含み、ｍ個のサブアレイ１１０−１、１１０−２、…１１０−ｍに対応してｍ個の列選択回路（ＹＭＵＸ）１４０が接続される。ｍ個の列選択回路（ＹＭＵＸ）１４０には、センスアンプ１６０および書込みドライバ・読出しバイアス回路１７０がそれぞれ接続される。各センスアンプ１６０は、内部データバスＤОを介して制御回路１５０に接続され、センスアンプ１６０でセンスされた結果は、内部データバスＤОを介して制御回路１５０へ出力される。また、各書込みドライバ・読出しバイアス回路１７０は、内部データバスＤIを介して制御回路１５０に接続され、各書込みドライバ・読出しバイアス回路１７０は、内部データバスＤIを介して書込みデータを受け取る。
【００２１】
本発明の第１の実施例では、メモリアレイ１１０がシェアードビット線の構成を有する。以下の説明において、列選択回路１４０からメモリアレイ１１０に向けてワード線ＷＬと直交する方向に延在するビット線およびソース線を、それぞれローカルビット線ＢＬおよびローカルソース線ＳＬと称し、ローカルビット線ＢＬからワード線ＷＬに平行に延在するビット線をシェアードビット線ＳＢＬと称す。
【００２２】
図３は、本実施例のシェアードビット線により構成されたメモリアレイの一部の回路構成を示す図である。同図には、メモリアレイ１１０のｋ番目の１つのサブアレイ１１０＿ｋのみが例示されているが、他のサブアレイも同様に構成されることに留意すべきである。
【００２３】
サブアレイ１１０＿ｋは、行方向にｐ個のグループＧ１、Ｇ２、…、Ｇｐに分割され、１つのグループは、ｎ行×ｑ列のメモリセルを有する。１つのメモリセルは、１つのアクセストランジスタと、アクセストランジスタに直列に接続された可変抵抗素子とを有する。可変抵抗素子は、例えば、遷移金属酸化物（ＴＭＯ：transition metal oxide）から構成される。各メモリセルは、列方向の一対の抵抗素子が互いに直列に接続されるように行列状に配置される。
【００２４】
各ワード線ＷＬ１〜ＷＬｎは、行方向に延在し、各グループＧ１〜Ｇｐの行方向のメモリセルのアクセストランジスタのゲートに共通に接続される。また、ローカルビット線ＢＬおよびローカルソース線ＳＬは、列方向に延在し、１つのグループには、１つのローカルビット線ＢＬが割り当てられる。つまり、各グループＧ１〜Ｇｐには、それぞれローカルビット線ＢＬ１、ＢＬ２、…、ＢＬＰが割り当てられる。さらに１つのローカルビット線ＢＬには、ワード線と並行に延在する複数のシェアードビット線ＳＢＬが接続され、各シェアードビット線ＳＢＬは、図３に示すように、一対のメモリセルの各可変抵抗素子が共通に接続された行方向のｑ個のノード間を短絡する。この場合、１つのグループ内のワード線がｎ本であれば、１つのグループ内には、ｎ／２本のシェアードビット線ＳＢＬが形成される。また、他の態様では、シェアードビット線ＳＢＬは、図３のように一対のメモリセルに共通である必要はなく、１つのシェアードビット線ＳＢＬが１つの行方向のメモリセルを短絡するようにしてもよい。つまり、図３に示す行方向に延在する１本のシェアードビット線ＳＢＬが、行方向に延在する２本のシェアードビット線となる。この場合、１つのグループ内には、ｎ本のシェアードビット線ＳＢＬが形成され、ｎ／２本のシェアードビット線の場合と比較して、アレイの寄生容量を削減することができる。ローカルソース線ＳＬは、列方向のメモリセルのアクセストランジスタに共通に接続される。なお、本例では、メモリセルの可変抵抗素子側に接続されるカラム線をビット線とし、その反対側のアクセストランジスタに接続されるカラム線をソース線とする。
【００２５】
次に、シェアードビット線により構成されるメモリアレイの構造について説明する。メモリアレイは、シリコン基板上に多層配線構造を有し、この例では、シリコン基板上に３層の金属層と１層の導電性のポリシリコンとを有する（シリコン基板側から金属層１、２、３とする）。金属層やビアコンタクトは、例えば、ＡｌやＣｕ等の金属や高融点シリサイド層を含む。
【００２６】
図４は、図３に示すグループＧ１、Ｇ２の境界部分の一部のメモリセルの平面図であり、図４（Ａ）は、シリコン基板上にポリシリコン層が形成されたときの平面図、図４（Ｂ）は、可変抵抗素子としての遷移金属酸化物が形成されたときの平面図、図５（Ａ）は、２層目の金属層Ｍ２が形成されたときの平面図、図５（Ｂ）は、３層目の金属層Ｍ３が形成されたときの平面図、図６は、図５（Ｂ）のＸ１−Ｘ１、Ｘ２−Ｘ２線断面図、図７は、図５（Ｂ）のＹ１−Ｙ１、Ｙ２−Ｙ２線断面図である。
【００２７】
先ず、図４（Ａ）等に示すように、例えば、ｐ型のシリコン基板２００の表面には、ゲート酸化膜を介して行方向に延在するストリップ状のポリシリコン層が形成され、各ポリシリコン層と整合するように、Ｎ＋不純物の拡散領域２２０、２２２、２２４、２３０、２３２、２３４が形成される。それぞれの拡散領域は、図６、図７に示すように、例えば、トレンチアイソレーション２１０により隔離される。
【００２８】
図４には、４つのポリシリコン層が例示され、４つのポリシリコン層は、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４を構成するとともに、メモリセルのアクセストランジスタのゲート電極を構成する。例えば、メモリセルＭＣ＿Ａのアクセストランジスタは、ワード線ＷＬ１と拡散領域２２０、２２２によって構成され、メモリセルＭＣ＿Ｂのアクセストランジスタは、ワード線ＷＬ２と拡散領域２２２、２２４によって構成される。拡散領域２２２は、メモリセルＭＣ＿Ａ、ＭＣ＿Ｂのアクセストランジスタに共通である。こうして、図４（Ａ）には、１６個のメモリセルの領域が示されている。
【００２９】
次に、図６、図７に示されるように、ポリシリコン層よりも上層の１層目の金属層Ｍ１が形成される。１層目の金属層Ｍ１は、層間絶縁膜に形成されたビアコンタクトＶ１を介して拡散領域２２０、２２２、２２４、２３０、２３２、２３４に電気的に接続される。
【００３０】
次に、メモリセルの可変抵抗素子としての遷移金属酸化物ＴＭＯが形成される。遷移金属酸化物ＴＭＯは、図４（Ｂ）、図６、図７に示すように、アクセストランジスタのビット線側の拡散領域２２０、２２４、２３０、２３４に接続された金属層Ｍ１上に形成される。金属層Ｍ１を覆う層間絶縁膜には、拡散領域２２０、２２４、２３０、２３４上の金属層Ｍ１に通じる開口が形成され、当該開口内にビアコンタクトＣ２が形成され、ビアコンタクトＣ２に電気的に接続されるように遷移金属酸化物ＴＭＯが形成される。アクセストランジスタのソース線側の拡散領域２２２、２３２上の金属層Ｍ１上には、ビアコンタクトＣ２は形成されるが、遷移金属酸化物ＴＭＯは形成されない。
【００３１】
次に、図５（Ａ）に示すように、金属層Ｍ１よりも上層の２層目の金属層Ｍ２が形成される。図中、２層目の金属層Ｍ２は、破線で表されている。グループＧ１、Ｇ２の拡散領域２２０の上方には、行方向に延在するシェアードビット線ＳＢＬ１、ＳＢＬ２が形成される。シェアードビット線ＳＢＬ１は、グループＧ１のワード線ＷＬ１に関連するｐ個のアクセストランジスタのビット線として共有され、シェアードビット線ＳＢＬ２は、グループＧ２のワード線ＷＬ１に関連するｐ個のアクセストランジスタのビット線として共有される。シェアードビット線ＳＢＬ１とシェアードビット線ＳＢＬ２とは、グループＧ１、Ｇ２の境界部分で分離されている。
【００３２】
グループＧ１、Ｇ２の拡散領域２３４の上方にも同様に、行方向に延びる２つのシェードビット線ＳＢＬ５、ＳＢＬ６が形成される。シェアードビット線ＳＢＬ５は、グループＧ１のワード線ＷＬ４に関連するｐ個のアクセストランジスタのビット線として共有され、シェアードビット線ＳＢＬ２は、グループＧ２のワード線ＷＬ１に関連するｐ個のアクセストランジスタのビット線として共有される。シェアードビット線ＳＢＬ５とシェアードビット線ＳＢＬ６とは、グループＧ１、Ｇ２の境界部分で分離されている。
【００３３】
また、グループＧ１、Ｇ２の拡散領域２２２、２２４の上方には、行方向に延在する２つのシェアードビット線ＳＬＢ３、ＳＬＢ４が形成される。シェアードビット線ＳＢＬ３は、グループＧ１のワード線ＷＬ２、ＷＬ３に関連するｐ個のアクセストランジスタのビット線として共有され、シェアードビット線ＳＢＬ４は、グループＧ２のワード線ＷＬ２、ＷＬ３に関連するｐ個のアクセストランジスタのビット線として共有される。シェアードビット線ＳＢＬ３とシェアードビット線ＳＢＬ４とは、グループＧ１、Ｇ２の境界部分で分離されている。シェアードビット線ＳＢＬ３、ＳＢＬ４は、図５（Ａ）に示すように、必ずしも拡散領域２２４、２３０に共通である必要はなく、つまり、シェアードビット線ＳＢＬ１〜ＳＢＬ６は、一対のメモリセルの拡散領域に共通である必要はなく、図５Ａ（Ａ）に示すように、それぞれの拡散領域上に形成されてもよい。シェアードビット線ＳＢＬ１は、シェアードビット線ＳＢＬ１Ａ、ＳＢＬ１Ｂに分割され、シェアードビット線ＳＢＬ２は、シェアードビット線ＳＢＬ２Ａ、ＳＢＬ２Ｂに分割され、シェアードビット線ＳＢＬ３は、シェアードビット線ＳＢＬ３Ａ、ＳＢＬ３Ｂに分割され、シェアードビット線ＳＢＬ４は、シェアードビット線ＳＢＬ４Ａ、ＳＢＬ４Ｂに分割され、シェアードビット線ＳＢＬ５は、シェアードビット線ＳＢＬ５Ａ、ＳＢＬ５Ｂに分割され、シェアードビット線ＳＢＬ６は、シェアードビット線ＳＢＬ６Ａ、ＳＢＬ６Ｂに分割される。図５（Ａ）に示すシェアードビット線ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４、ＳＢＬ５、ＳＢＬ６は、離間された２つの拡散領域２２４、２３０に共通に利用されるため、図５Ａ（Ａ）に示すシェアードビット線ＳＢＬ１Ａ、ＳＢＬ１Ｂ〜ＳＢＬ６Ａ、ＳＢＬ６Ｂのように形成したときよりも幅広に形成される。但し、この場合、配線容量の増加に留意する。
【００３４】
グループＧ１、Ｇ２の拡散領域２２２の上方には、中継コンタクトＣＴ１、ＣＴ２が形成され、拡散領域２３２の上方には、中継コンタクトＣＴ３、ＣＴ４が形成される。中継コンタクトＣＴ１、ＣＴ２、ＣＴ３、ＣＴ４は、図６、図７に示すように、ビアコンタクトＶ２、Ｃ２を介して１層目の金属層Ｍ１に接続される（但し、ビット線ＢＬ２の直下の中継コンタクトを除く）。
【００３５】
次に、図５（Ｂ）に示すように、２層目の金属層Ｍ２よりも上層の３層目の金属層Ｍ３が形成される。３層目の金属層Ｍ３は、列方向にストリップ状に延在し、ローカルビット線ＢＬおよびローカルソース線ＳＬを形成する。図には、グループＧ１のローカルソース線ＳＬｑ−１、ＳＬｑと、グループＧ２のローカルビット線ＢＬ２とローカルソース線ＳＬ１とが示されている。
【００３６】
図６に示すように、ローカルソース線ＳＬｑ−１、ＳＬｑ、ＳＬ１は、ビアコンタクトＶ３、中継コンタクトＣＴ１、ＣＴ２、ＣＴ３、ＣＴ４、ビアコンタクトＶ２、Ｃ２を介して、拡散領域（ソース領域）２２２、２３２に電気的に接続される。ローカルソース線ＳＬｑ−１、ＳＬｑ、ＳＬ１とシェアードビット線ＳＬＢ１〜ＳＬＢ６との交差部分には、ビアコンタクトＶ３は形成されない。つまり、両者は、非接続である。
【００３７】
ローカルビット線ＢＬ２は、ビアコンタクトＶ３を介してシェアードビット線ＳＬＢ２、ＳＬＢ４、ＳＬＢ６に電気的に接続される。なお、グループＧ１のシェアードビット線ＳＬＢ１、ＳＬＢ３、ＳＬＢ５は、ここには図示しないグループＧ１のローカルビット線ＢＬ１にビアコンタクトＶ３を介して電気的に接続される。
【００３８】
ここで留意すべきは、ローカルビット線ＢＬ２は、シェアードビット線ＳＬＢ２、ＳＬＢ４、ＳＢＬ６に電気的に接続されれば良く、それ以外の金属層または遷移金属酸化物等に接続される必要はない。つまり、ローカルビット線ＢＬ２は、ダミーのカラム線であり、ローカルビット線ＢＬ２の下方に位置するメモリセルは、事実上機能することがないダミーメモリセルである。本例では、ローカルビット線ＢＬ２に接続されたシェアードビット線ＳＢＬ２、ＳＢＬ４、ＳＢＬ６と遷移金属酸化物ＴＭＯとの間のビアコンタクトＶ２を非形成にすることで、ローカルビット  線ＢＬ２とその直下のメモリセルとを非接続にしたが、これは一例であり、他のビアコンタクトを無くすことで、ローカルビット線ＢＬ２とその直下のメモリセルとを非接続にするようにしてもよい。
【００３９】
次に、本実施例の抵抗変化型メモリの動作について説明する。先ず始めに、読出し動作について説明する。図８は、読出しモード時の選択グループおよび非選択グループの各部のバイアス条件と印加される電圧波形のタイミングチャートを示している。ここでは、グループＧ１が選択され、グループＧ１のワード線ＷＬ１、ローカルビット線ＢＬ１、ローカルソース線ＳＬ１によってメモリセルＭＣ１が選択されるものとする。
【００４０】
列デコーダおよび駆動回路１３０は、列アドレスＹ−Ａｄｄに基づき、グローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬを選択するための選択信号ＳＢＬ／ＳＳＬを列選択回路１４０に出力する。選択信号ＳＢＬ／ＳＳＬに応答して１つの列選択回路１４０がイネーブルされ、残りの列選択回路１４０がディスエーブルされる。イネーブルされた列選択回路１４０は、メモリアレイ１１０の中から１つのサブアレイを選択し、さらに選択されたサブアレイの中から１つのグループ内のグローバルビット線ＧＢＬとローカルビット線ＢＬとの接続、グローバルソース線ＧＳＬとローカルソース線ＳＬとの接続を選択する。また、行デコーダおよび駆動回路１２０は、行アドレスＸ−Ａｄｄに基づきワード線ＷＬ１を選択する。
【００４１】
図８（Ａ）に示すように、選択グループＧ１において、書込みドライバ・読出しバイアス回路１７０は、ローカルビット線ＢＬ１に０ＶまたはＧＮＤを印加し、ローカルソース線ＳＬ１に読出し電圧ＶＳＬを印加し、それ以外のローカルソース線ＳＬ２〜ＳＬｑに０ＶまたはＧＮＤを印加する。非選択グループＧ２〜Ｇｐのローカルビット線ＢＬ２〜ＢＬｐ、ローカルソース線ＳＬ１〜ＳＬｑの全てに０ＶまたはＧＮＤが印加される。また、行デコータおよび駆動回路１２０は、選択ワード線ＷＬ１に読出し電圧Ｖｒｅａｄを印加し、非選択ワード線にＧＮＤを印加する。
【００４２】
図８（Ｂ）に示すように、選択ワード線ＷＬ１に読出し電圧Ｖｒｅａｄが印加され、選択ローカルソース線ＳＬ１に読出し電圧ＶＳＬが印加され、選択ローカルビット線ＢＬ１にＧＮＤが印加される。このとき、選択ローカルビット線ＢＬ１に接続されたシェアードビット線ＳＢＬもＧＮＤレベルである。こうして、選択されたメモリセルＭＣ１のアクセストランジスタがオンし、可変抵抗素子が低抵抗状態（セット）であれば、グローバルソース線ＧＳＬ／ローカルソース線ＳＬ１からシェアードビット線ＳＢＬ、ローカルビット線ＢＬ１、グローバルビット線ＧＢＬに大きな電流が流れ、他方、可変抵抗素子が高抵抗状態（リセット）であれば、グローバルビット線ＧＢＬに電流は殆んど流れない。センスアンプ１６０は、グローバルビット線ＧＢＬの電圧または電流をセンスし、センス結果に応じたデータ「０」、「１」が読出しデータとしてＤＱから出力される。また、選択メモリセルＭＣ１と同じ行のメモリセルのアクセストランジスタがオン状態になるが、非選択ローカルソース線ＳＬ２〜ＳＬｑの電圧とシェアードビット線ＳＢＬの電圧とが同じレベルであるため、非選択ローカルソース線と選択ローカルビット線の間に電流は流れない。また、選択ローカルソース線からの読み出し方式は、選択ローカルソース線ＳＬ１の寄生容量は選択ローカルビット線ＢＬに比べて十分に小さいために、選択ローカルビット線ＢＬから読み出しをする場合にくらべて高速かつ低消費電流に実行できる。
【００４３】
次に、図９（Ａ）を参照して書込み動作について説明する。ＳＥＴ書込みは、可変抵抗素子に低抵抗状態を書込む動作モードである。ＳＥＴ書込みでは、書込みドライバ・読出しバイアス回路１７０は、選択グループＧ１のローカルビット線ＢＬ１、非選択のローカルソース線ＳＬ２〜ＳＬｑに書込み電圧Ｖｓを印加し、選択されたローカルソース線ＳＬ１に、Ｖｓの振幅を有する書込みパルスを印加する。選択ワード線ＷＬ１には、書込み電圧Ｖｓｅｔが印加され（Ｖｓｅｔ＞Ｖｓ）、非選択ワード線にはＧＮＤが印加される。また、非選択グループＧのローカルビット線およびローカルソース線の全てはＧＮＤあるいは同電位である。
【００４４】
図９（Ｂ）に示すように、時刻ｔ１において、選択ローカルソース線ＳＬ１、非選択ローカルソース線ＳＬ２〜ＳＬｑ、選択ローカルビット線ＢＬ１に書込み電圧Ｖｓが印加され、選択ワード線ＷＬ１に書込み電圧Ｖｓｅｔが印加される。このとき、選択ローカルビット線ＢＬ１に接続されたシェアードビット線ＳＢＬにも書込み電圧Ｖｓが供給される。選択ワード線ＷＬ１に書込み電圧Ｖｓｅｔが印加されたことで、選択ワード線ＷＬ１に接続された行方向のアクセストランジスタはオン状態になるが、シェアードビット線ＳＢＬの電圧とローカルソース線ＳＬ１〜ＳＬｑの電圧が同レベルになるよう制御するため、選択ワード線ＷＬ１に関連するメモリセルの可変抵抗素子には、ＳＥＴ書込みのためのバイアスは印加されない。
【００４５】
次に、時刻ｔ２〜ｔ３の期間、選択ローカルソース線ＳＬ１の電位が書込み電圧ＶｓからＧＮＤレベルに降下される。これにより、選択メモリセルＭＣ１の可変抵抗素子には、シェアードビット線ＳＢＬから書込み電圧Ｖｓのバイアスが印加され、時刻ｔ２〜ｔ３の期間中に、可変抵抗素子にＳＥＴ書込みが行われる。時刻ｔ２〜ｔ３は、ＳＥＴ書込みを行うのに十分な期間が設定される。時刻ｔ３で、選択ローカルソース線ＳＬ１の電位が再び書込み電圧Ｖｓに上昇され、可変抵抗素子へのバイアスが停止され、時刻ｔ４で全ての電圧がＧＮＤに低下される。
【００４６】
ＲＥＳＥＴ書込みは、可変抵抗素子に高抵抗状態を書込む動作モードである。ＲＥＳＴ書込みでは、書込みドライバ・読出しバイアス回路１７０が、選択グループＧ１のローカルビット線ＢＬ１、非選択のローカルソース線ＳＬ２〜ＳＬｑにＧＮＤを印加し、選択されたローカルソース線ＳＬ１に書込み電圧Ｖｒを印加する。選択ワード線ＷＬ１には、書込み電圧Ｖｒｅｓｅｔが印加され（Ｖｒｅｓｅｔ＞Ｖｒ）、非選択ワード線にはＧＮＤが印加される。また、非選択グループＧのローカルビット線およびローカルソース線の全てはＧＮＤである。
【００４７】
図１０（Ｂ）に示すように、選択ワード線ＷＬ１にＲＥＳＥＴ書込み電圧Ｖｒｅｓｅｔが印加され、その後、選択ローカルソース線ＳＬ１に書込み電圧Ｖｒが印加され、選択ローカルビット線ＢＬ１にＧＮＤが印加される。このとき、シェアードビット線ＳＢＬは、ローカルビット線ＢＬ１と同電位である。選択ワード線ＷＬ１に書込み電圧Ｖｒｅｓｅｔが印加されたことで、選択ワード線ＷＬ１に接続された行方向のアクセストランジスタがオン状態になり、選択メモリセルの可変抵抗素子にＲＥＳＥＴ書込みのためのバイアスが印加される。他方、非選択ローカルソース線ＳＬ２〜ＳＬｑはＧＮＤであるため、非選択メモリセルの可変抵抗素子には、ＲＥＳＥＴ書込みのためのバイアスは印加されない。
【００４８】
このように本実施例によれば、メモリアレイをシェアードビット線にすることで、１つのローカルビット線を複数のメモリセルによって共有することが可能となり、従来のように一対一の関係でビット線を配置する場合と比較して、メモリアレイの面積効率を改善することが可能になる。また、メモリアレイを複数のグループに分割し、選択されたグループに接続されたセンスアンプ１６０や書込みドライバ・読出しバイアス回路１７０を動作させ、それ以外の回路を非動作にすることで消費電力の低減を図ることができる。さらに上記実施例では、ローカルビット線をその直下のメモリセルから切り離してダミーカラムとして使用するようにしたので、メモリセルのレイアウトを変更する必要がなく、言い換えれば、ローカルビット線のための専用のスペースを設ける必要がなく、メモリアレイの省スペース化に寄与することができる。
【００４９】
次に、本発明の第１の実施例の変形例について説明する。上記実施例では、ローカルビット線を、その直下のメモリセルから切り離すため、コンタクトＶ２／Ｃ２を非形成にしている。この場合、局所的にビアが非形成になると周辺メモリセルの寸法精度に悪影響を及ぼすおそれがある。そこで、変形例では、図１１に示すように、ローカルビット線ＢＬ２を、メモリセルと同一寸法のコンタクトＶ１／Ｃ２でその直下のメモリセルに短絡させる。つまり、シェアードビット線ＳＢＬ２、ＳＢＬ４は、ビアコンタクトＶ２により遷移金属酸化物ＴＭＯに短絡され、中継コンタクトＣＴ２は、ビアコンタクトＶ２／Ｃ２を介して金属層Ｍ１に短絡される。これにより、ダミーを含めたメモリセルの形成を均一にすることができる。ダミーのメモリセルは、ビット線とソース線とを短絡された状態になるため書込み動作および読み出し動作に影響を与えない。さらにダミーのメモリセルは、ローカルビット線ＢＬ２を形成するときのアンテナ効果による電荷収束に起因する遷移金属酸化物ＴＭＯのダメージをソース線の拡散により低減することができる、といった格別の効果を得ることができる。
【００５０】
次に、本発明の第２の実施例について説明する。第１の実施例では、メモリアレイがシェアードビット線により構成されたが、第２の実施例では、メモリアレイがシェアードソース線により構成される。
【００５１】
図１２に、本発明の第２の実施例によるシェアードソース線により構成されたメモリアレイの一部の回路図を示す。同図に示すように、第２の実施例は、第１の実施例のときのローカルビット線ＢＬとローカルソース線ＳＬを反転させている。つまり、各グループＧ１、Ｇ２、…、Ｇｐには、それぞれ１つのローカルソース線ＳＬ１、ＳＬ２、…ＳＬｑが割り当てられ、１つのローカルソース線には、ワード線と並行に延びる複数のシェアードソース線ＳＳＬが接続され、各シェアードソース線ＳＳＬは、一対のメモリセルのアクセストランジスタが共通に接続された行方向のｑ個のノード間を短絡する。１つのグループ内のワード線がｎ本であれば、１つのグループ内には、ｍ／２本(あるいは、メモリセル毎にそれぞれのシェアードソース線ＳＳＬが形成される場合には、ｎ本)のシェアードソース線ＳＳＬが形成される。ローカルビット線ＢＬは、列方向のメモリセルの可変抵抗素子側に共通に接続される。
【００５２】
図１３、図１４は、第２の実施例のメモリアレイの平面図（第１の実施例の図４、図５に対応）、図１５、図１６は、図１４（Ｂ）のＸ１−Ｘ１、Ｘ２−Ｘ２線断面図、図１４（Ｂ）のＹ１−Ｙ１、Ｙ２−Ｙ２線断面図である。
【００５３】
図１３（Ａ）、（Ｂ）に示すように、ポリシリコン層、遷移金属酸化物ＴＭＯの形成までは、第１の実施例のときと同様である。次に、図１４（Ａ）に示すように、１層目の金属層Ｍ１により、拡散領域２２２、２３２上に行方向に延在するシェアードソース線ＳＳＬ１、ＳＳＬ２、ＳＳＬ３、ＳＳＬ４が形成され、拡散領域２２０、２２４、２３０、２３４上に中継コンタクトＣＴ１、ＣＴ２、ＣＴ３、ＣＴ４、ＣＴ５、ＣＴ６、ＣＴ７、ＣＴ８が形成される。
【００５４】
次に、図１４（Ｂ）に示すように、１層目の金属層Ｍ１よりも上層の２層目の金属層Ｍ２が形成される。金属層Ｍ２は、列方向にストリップ状に延在し、ローカルビット線ＢＬおよびローカルソース線ＳＬを形成する。図には、グループＧ１のローカルビット線ＢＬｑ−１、ＢＬｑと、グループＧ２のローカルソース線ＳＬ２とローカルビット線ＢＬ１とが示されている。
【００５５】
図１５、１６に示すように、ローカルビット線ＢＬｑ−１、ＢＬｑ、ＢＬ１は、ビアコンタクトＶ２を介して遷移金属酸化物ＴＭＯに接続される。一方、ローカルソース線ＳＬ２は、ビアコンタクトＶ２を介してシェアードソース線ＳＳＬ２、ＳＳＬ４に接続されるが、遷移金属酸化物ＴＭＯには接続されない。他のシェアードソース線ＳＳＬ１、ＳＳＬ３は、グループＧ１のローカルソース線ＳＬ１に接続される。なお、読出し動作や書込み動作は、第１の実施例のときと同様であるので、説明を省略する。
【００５６】
このように、ローカルソース線ＳＬ２は、シェアードソース線ＳＳＬ２、ＳＳＬ４に電気的に接続されれば良く、それ以外の金属層または遷移金属酸化物等に接続される必要はない。つまり、ローカルソース線ＳＬ２は、ダミーのカラム線であり、ローカルソース線ＳＬ２の下方に位置するメモリセルは、事実上機能することがないダミーメモリセルである。本例では、ローカルソース線ＳＬ２と遷移金属酸化物ＴＭＯとの間のビアコンタクトＶ２を非形成にすることで、ローカルソース線ＳＬ２とその直下のメモリセルとを非接続にしたが、これは一例であり、他のビアコンタクトを無くすことで、ローカルソース線ＳＬ２とその直下のメモリセルとを非接続にするようにしてもよい。
【００５７】
図１７は、第２の実施例の変形例を示す断面図（Ｙ２−Ｙ２線）である。上記実施例では、ローカルソース線を、その直下のメモリセルから切り離すため、コンタクトＶ２／Ｃ２を非形成にしている。この場合、局所的にビアが非形成になると周辺メモリセルの寸法精度に悪影響を及ぼすおそれがある。そこで、変形例では、図１７に示すように、ローカルソース線ＳＬ２を、メモリセルと同一寸法のＶ２／Ｃ２をその直下のメモリセルに短絡させる。つまり、ローカルソース線ＳＬ２は、ビアコンタクトＶ２により遷移金属酸化物ＴＭＯに短絡される。これにより、ダミーを含めたメモリセルの形成を均一にすることができる。ダミーのメモリセルは、ビット線ソース線を短絡された状態になるため書込み動作および読み出し動作に影響を与えない。さらにダミーのメモリセルは、ローカルビット線ＢＬ２を形成するときのアンテナ効果による電荷収束に起因する金属遷移酸化物ＴＭＯのダメージをソース線の拡散により低減することができる、といった格別の効果が得られる。
【００５８】
本実施例によれば、１つのローカルソース線に接続された複数のシェアードソース線によりソース線を共有することで、列方向のローカルソース線の本数を減らすことで、ローカルビット線およびローカルソース線の線幅を広げ、配線抵抗を小さくすることができるため、メモリセルに均一の電圧パルスを印加し、信頼性のある読出しや書込みが可能になる。
【００５９】
第１および第２の実施例では、１つのサブアレイを複数のグループに分割する例を示したが、本発明は、必ずしもこのような構成に限定されるものではない。例えば、１つのサブアレイが１つのグループに相当するものであってもよい。この場合、抵抗変化型メモリ１００は、サブアレイ単位でメモリセルをアクセスし、選択されていないサブアレイおよびこれに関連するセンスアンプ等の回路が事実上非動作にすることができる。
【００６０】
さらに第１の実施例では、１つのグループに１つのローカルビット線を割り当て、第２の実施例では、１つのグループに１つのローカルソース線を割り当てる例を示したが、これは一例であり、複数のローカルビット線または複数のローカルソース線を割り当てるようにしてもよい。例えば、図３に示す例において、グループＧ１の最も左側と最も右側の左右に２本のローカルビット線を割り当てるようにしてもよい。この場合、左側のローカルビット線に第１のシェアードローカルビット線が接続され、右側のローカルビット線に第２のシェアードビット線が接続され、第１のシェアードビット線が行方向のｑ／２個のメモリセルによってシェアーされ、第２のシェアードビット線が行方向のｑ／２個のメモリセルによってシェアーされる。これにより、１つのシェアードビット線が行方向のｑ個のメモリセルによってシェアーされる場合と比較して、その負荷容量を低減することができる。
【００６１】
第１の実施例では、３層の金属層を備えた多層配線構造のメモリアレイを示し、第２の実施例では、２層の金属層を備えた多層配線構造のメモリアレイを示したが、これは一例であり、積層される金属層数は、これよりも多い数であってもよい。また、金属層の材料は特に限定されるものではなく、任意の材料を用いることができる。さらに製造上の障害がなければ、金属層に代えて、導電性のポリシリコン層またはポリシリコン層と高融点金属層の積層したものを用いるようにしてもよい。また、本発明は、抵抗変化型ランダムアクセスメモリのアレイ構造のみならず、ＭＲＡＭ、ＰＲＡＭ、ＦＲＡＭなどの他のメモリのアレイ構造に適用することも可能であり、その場合にも、同様の効果が得られることは言うまでもない。
【００６２】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００６３】
１００：抵抗変化型メモリ
１１０：メモリアレイ
１２０：行デコーダおよび駆動回路（Ｘ−ＤＥＣ）
１３０：列デコーダおよび駆動回路（Ｙ−ＤＥＣ）
１４０：列選択回路（ＹＭＵＸ）
１５０：制御回路
１６０：センスアンプ
１７０：書込みドライバ・読出しバイアス回路１７０
【図１】
2020057707.tif 000003
【図２】
2020057707.tif 000004
【図３】
2020057707.tif 000005
【図４】
2020057707.tif 000006
【図５】
2020057707.tif 000007
【図５Ａ】
2020057707.tif 000008
【図６】
2020057707.tif 000009
【図７】
2020057707.tif 000010
【図８】
2020057707.tif 000011
【図９】
2020057707.tif 000012
【図１０】
2020057707.tif 000013
【図１１】
2020057707.tif 000014
【図１２】
2020057707.tif 000015
【図１３】
2020057707.tif 000016
【図１４】
2020057707.tif 000017
【図１５】
2020057707.tif 000018
【図１６】
2020057707.tif 000019
【図１７】
2020057707.tif 000020
【手続補正書】
【提出日】令和2年2月5日(2020.2.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
可逆性かつ不揮発性の可変抵抗素子によりデータを記憶する抵抗変化型メモリであって、
前記可変抵抗素子と当該可変抵抗素子に接続されたアクセス用のトランジスタとを含むメモリセルが行列状に複数配置されたアレイ領域と、
前記アレイ領域の行方向に延在し、行方向のメモリセルに接続された複数のワード線と、
前記アレイ領域の列方向に延在する少なくとも１つのビット線と、
前記アレイ領域の列方向に延在し、列方向のメモリセルの一方の電極に接続された複数のソース線と、
前記少なくとも１つのビット線に接続され、かつ前記アレイ領域の行方向に延在し、行方向のメモリセルの他方の電極に接続されたシェアードビット線とを有し、
前記少なくとも１つのビット線は、ダミーのビット線として機能する、抵抗変化型メモリ。
【請求項２】
前記少なくとも１つのビット線は、その直下に位置するメモリセルから分離されている、請求項１に記載の抵抗変化型メモリ。
【請求項３】
前記少なくとも１つのビット線は、その直下に位置するメモリセルと短絡されている、請求項１に記載の抵抗変化型メモリ。
【請求項４】
前記シェアードビット線は、前記ワード線と並行に延在する、請求項１に記載の抵抗変化型メモリ。
【請求項５】
前記アレイ領域のメモリセルがｎ行×ｑ列で構成されるとき、前記シェアードビット線は、行方向のｑ個のメモリセルによってシェアーされる、請求項１に記載の抵抗変化型メモリ。
【請求項６】
前記アレイ領域は、メモリアレイを複数に分割した領域である、請求項１に記載の抵抗変化型メモリ。
【請求項７】
可逆性かつ不揮発性の可変抵抗素子によりデータを記憶する抵抗変化型メモリであって、
前記可変抵抗素子と当該可変抵抗素子に接続されたアクセス用のトランジスタとを含むメモリセルが行列状に複数配置されたアレイ領域と、
前記アレイ領域の行方向に延在し、行方向のメモリセルに接続された複数のワード線と、
前記アレイ領域の列方向に延在し、列方向のメモリセルの一方の電極に接続された複数のビット線と、
前記アレイ領域の列方向に延在する少なくとも１つのソース線と、
前記少なくとも１つのソース線に接続され、かつ前記アレイ領域の行方向に延在し、行方向のメモリセルの他方の電極に接続されたシェアードソース線とを有し、
前記ワード線、前記ビット線および前記少なくとも１つのソース線は、第１レベルの金属層で形成され、前記シェアードソース線は、第１レベルよりも下層の第２レベルの金属層で形成され、
第１レベルの金属層と第２レベルの金属層との間の選択された位置に前記可変抵抗素子が形成され、
前記少なくとも１つのソース線は、前記シェアードソース線との交差部において前記シェアードソース線に電気的に接続され、
前記少なくとも１つのソース線は、ダミーのソース線として機能し、前記少なくとも１つのソース線は、その直下に位置する前記可変抵抗素子から分離されている、抵抗変化型メモリ。
【請求項８】
可逆性かつ不揮発性の可変抵抗素子によりデータを記憶する抵抗変化型メモリであって、
前記可変抵抗素子と当該可変抵抗素子に接続されたアクセス用のトランジスタとを含むメモリセルが行列状に複数配置されたアレイ領域と、
前記アレイ領域の行方向に延在し、行方向のメモリセルに接続された複数のワード線と、
前記アレイ領域の列方向に延在し、列方向のメモリセルの一方の電極に接続された複数のビット線と、
前記アレイ領域の列方向に延在する少なくとも１つのソース線と、
前記少なくとも１つのソース線に接続され、かつ前記アレイ領域の行方向に延在し、行方向のメモリセルの他方の電極に接続されたシェアードソース線とを有し、
前記ワード線、前記ビット線および前記少なくとも１つのソース線は、第１レベルの金属層で形成され、前記シェアードソース線は、第１レベルよりも下層の第２レベルの金属層で形成され、
第１レベルの金属層と第２レベルの金属層との間の選択された位置に前記可変抵抗素子が形成され、
前記少なくとも１つのソース線は、前記シェアードソース線との交差部において前記シェアードソース線に電気的に接続され、
前記少なくとも１つのソース線は、ダミーのソース線として機能し、前記少なくとも１つのソース線は、その直下に位置する前記可変抵抗素子と短絡されている、抵抗変化型メモリ。
【請求項９】
前記シェアードソース線は、前記ワード線と並行に延在する、請求項７または８に記載の抵抗変化型メモリ。
【請求項１０】
前記アレイ領域のメモリセルがｎ行×ｑ列で構成されるとき、前記シェアードソース線は、行方向のｑ個のメモリセルによってシェアーされる、請求項７または８に記載の抵抗変化型メモリ。
【請求項１１】
前記アレイ領域は、メモリアレイを複数に分割した領域である、請求項７または８に記載の抵抗変化型メモリ。
【請求項１２】
前記少なくとも１つのビット線と前記複数のソース線が少なくとも同一の配線層で形成され、前記シェアードビット線は、前記配線層より下層の配線層で形成される、請求項１記載の抵抗変化型メモリ。
【請求項１３】
前記少なくとも１つのソース線と前記複数のビット線が少なくとも同一の配線層で形成され、前記シェアードソース線は、前記配線層より下層の配線層で形成される、請求項７または８記載の抵抗変化型メモリ。