(57)【要約】【課題】容易な作業で、受信信号とサンプリングクロックの位相関係を複数の受信系統間で同期させることができるレーダ装置を得ること。【解決手段】受信系統３０−１〜３０−Ｎを備え、受信系統３０−１〜３０−Ｎは、受信信号を受信するアンテナモジュール１１−１〜１１−Ｎと、受信信号をクロック信号に基づいてアナログ信号からデジタル信号へ変換するＡ／Ｄ変換部２３−１〜２３−Ｎと、を備え、アンテナモジュール１１−１〜１１−ＮとＡ／Ｄ変換部２３−１〜２３−Ｎとの間の少なくとも一部の区間において受信信号とクロック信号とが同一の配線で伝送される。【選択図】図１
2020148729.tif 000002
【特許請求の範囲】
【請求項１】
複数の受信系統を備え、
前記複数の受信系統のそれぞれは、
受信信号を受信するアンテナモジュールと、
前記受信信号をクロック信号に基づいてアナログ信号からデジタル信号へ変換する変換部と、
を備え、
前記アンテナモジュールと前記変換部との間の少なくとも一部の区間において前記受信信号と前記クロック信号とが同一の配線で伝送されることを特徴とするレーダ装置。
【請求項２】
前記複数の受信系統のそれぞれは、
前記受信信号と前記クロック信号を加算することにより合成信号を生成して出力するクロック加算器と、
前記合成信号が前記配線を介して入力され、前記合成信号を前記受信信号と前記クロック信号に分離するクロック分離回路と、
を備え、
前記クロック分離回路により分離された前記受信信号と前記クロック信号とが前記変換部へ入力されることを特徴とする請求項１に記載のレーダ装置。
【請求項３】
前記複数の受信系統のそれぞれは、
前記合成信号に対して受信処理を行う受信回路、
を備え、
前記クロック分離回路には、前記受信回路および前記配線を経由した前記合成信号が入力されることを特徴とする請求項２に記載のレーダ装置。
【請求項４】
前記複数の受信系統のそれぞれは、
前記受信信号に対して第１の受信処理を行う前段受信回路と、
前記合成信号に対して第２の受信処理を行う後段受信回路と、
を備え、
前記クロック加算器には、前記前段受信回路によって前記第１の受信処理が行われた前記受信信号が入力され、
前記クロック分離回路には、前記後段受信回路によって前記第２の受信処理が行われた前記合成信号が入力されることを特徴とする請求項２に記載のレーダ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の受信系統を有するレーダ装置に関する。
【背景技術】
【０００２】
モノパルス測角機能、ＤＢＦ（Ｄｉｇｉｔａｌ  Ｂｅａｍ  Ｆｏｒｍｉｎｇ)機能などの機能を有するレーダ装置は、複数の受信系統を有する。このようなレーダ装置では、複数の受信系統のそれぞれの受信信号をＡ／Ｄ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ）変換した後に、受信信号の合成などの信号処理を行う。
【０００３】
複数の受信系統のそれぞれの受信信号をＡ／Ｄ変換した後に、受信信号の合成などの信号処理を行う場合、Ａ／Ｄ変換を複数の受信系統で同時に実施する必要がある。すなわち、Ａ／Ｄ変換のタイミングを複数の受信系統間で同期させる必要がある。複数の受信系統間でＡ／Ｄ変換のタイミングがずれた場合、受信信号の合成などの信号処理が理論通りに実施できず、レーダ装置の性能が劣化する。したがって、受信信号とＡ／Ｄ変換を行うタイミングを決定するサンプリングクロックとの位相関係が、受信信号とサンプリングクロックがＡ／Ｄ変換器へ到着した時点で、全受信系統で一致している必要がある。
【０００４】
受信信号とＡ／Ｄ変換を行うタイミングを決定するサンプリングクロックとの位相関係の一致を達成するために、複数の受信系統間で、受信信号およびサンプリングクロックの配線の等長化が必要となる。しかし配線の等長化には限界があり、信号の到着時刻には受信系統間で微小な誤差が発生する。加えて、受信系統に含まれるアナログ回路では、一般に部品ばらつき等による位相誤差が発生する。したがって、これらの誤差を補正するために、キャリブレーション処理による補正が実施される。
【０００５】
キャリブレーション処理では、各受信系統に連続した基準信号を入力し、各受信系統の受信信号を比較して補正を行う。比較した結果に基づき、物理的な配線長の調整、遅延素子の挿入などの対策が実施される。あるいは、受信信号間の誤差を補正する回路を用意しておき、パラメータを調整することで誤差を補正する。このキャリブレーション処理は適用される製品の特性および運用形態によって、製品の出荷前試験で行われたり、製品電源投入時の起動処理の一部として行われたりといったように、実施される時期および回数が様々であることが想定される。
【０００６】
例えば、特許文献１に記載された発明では、受信系統に備えられたデータアライメント用のアライメントパルス生成器が、各受信系統に基準となるアライメントパルスを分配する。各受信系統においては、アライメントパルスを基準として、データセレクタによる遅延処理が実施される。これにより複数の受信系統から出力されるＡ／Ｄ変換後の各データストリームのデータを同期させてプロセッサに入力することが可能となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第６１５１６８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
近年、レーダ装置においては受信系統の数が増大する傾向にあり、受信信号およびサンプリングクロックを供給する配線を、全受信系統に対して等長とすることは困難である。特に、小型の筐体にレーダ装置を実装する場合、多数の受信系統に対応する配線を行った上で、限られたスペースで配線長を調整する必要があり、配線設計および配線長の調整作業はより困難となる。
【０００９】
また、特許文献１に記載された方式によれば、サンプリング後のデータ間のアライメントを取ることが可能だが、サンプリングクロックの誤差による１サンプリングデータ内の微小な誤差は補正することができない。特許文献１では、後段のプロセッサにおいて補正処理をすると述べられているが、プロセッサが補正処理を実施する場合は受信端からの全系における誤差を補正する必要があり、全系の実装が終わってからキャリブレーションを行って補正量を決定する必要がある。このため、キャリブレーションの結果何らかのハードウェアの調整が必要となった場合、組み上がった装置を解体するなど、手戻りが大きくなり作業工数を要する。また、プロセッサによる補正処理では、補正対象となる範囲が広いことから、サンプリングクロックの誤差による１サンプリングデータ内の微小な誤差を補正できるとは限らない。このため、特許文献１に記載の技術を適用したとしても、配線長の調整は依然として必要となり、配線の調整のためのスペースの確保、配線の引き回しの考慮といった配線における課題が残り、容易に配線を行うことができない。
【００１０】
本発明は、上記に鑑みてなされたものであって、容易な作業で、受信信号とサンプリングクロックの位相関係を複数の受信系統間で同期させることができるレーダ装置を得ることを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するために、本発明にかかるレーダ装置は、複数の受信系統を備え、複数の受信系統のそれぞれは、受信信号を受信するアンテナモジュールと、受信信号をクロック信号に基づいてアナログ信号からデジタル信号へ変換する変換部と、を備える。アンテナモジュールと変換部との間の少なくとも一部の区間において受信信号とクロック信号とが同一の配線で伝送される。
【発明の効果】
【００１２】
本発明によれば、容易な作業で、受信信号とサンプリングクロックの位相関係を複数の受信系統間で同期させることができるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１にかかるレーダ装置の機能構成例を示すブロック図
【図２】実施の形態１の受信信号の周波数スペクトルの一例を示す図
【図３】実施の形態１のクロックの周波数スペクトルの一例を示す図
【図４】実施の形態１のクロック加算器から出力される信号の周波数スペクトルの一例を示す図
【図５】実施の形態１において周波数ｆｘの信号を用いてダウンコンバートした後にＬＰＦで帯域制限した場合に受信回路から出力される信号の周波数スペクトルの例を示す図
【図６】実施の形態１のクロック分離回路がＬＰＦとＨＰＦを用いて分離処理を行う場合にクロック分離回路から出力される信号の周波数スペクトルの例を示す図
【図７】実施の形態１の２つのクロック加算器に入力される信号の一例を示す図
【図８】実施の形態１において、２つのＡ／Ｄ変換部の一方に入力される信号が、他方に入力される信号に比べて時間ｔ１遅延した場合の、２つのＡ／Ｄ変換部に入力される信号の一例を示す図
【図９】実施の形態２にかかるレーダ装置の機能構成例を示すブロック図
【発明を実施するための形態】
【００１４】
以下に、本発明の実施の形態にかかるレーダ装置を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１５】
実施の形態１．
図１は、本発明の実施の形態１にかかるレーダ装置の機能構成例を示すブロック図である。図１に示すように、レーダ装置１００は、アレイアンテナ１０、信号処理装置２０、およびサンプリングクロック生成器４０を備える。レーダ装置１００は、図示しない各種の装置および機能部を含む場合があるが、ここではこの発明にかかる部分を説明し、これらの説明は省略する。
【００１６】
アレイアンテナ１０は、複数のアンテナモジュール１１−１〜１１−Ｎと、アンテナモジュール１１−１〜１１−Ｎとそれぞれ接続するクロック加算器１２−１〜１２−Ｎと、受信回路１３−１〜１３−Ｎとを備える。Ｎは２以上の整数である。クロック加算器１２−１〜１２−Ｎは、それぞれ配線５０−１〜５０−Ｎにより受信回路１３−１〜１３−Ｎと接続される。なお、これらの一部もしくは全てが、図示しない受信装置としてアレイアンテナ１０から分離されていてもよい。
【００１７】
信号処理装置２０は、Ａ／Ｄ変換器２１−１〜２１−Ｎと、信号処理部２４と、を備える。Ａ／Ｄ変換器２１−１〜２１−Ｎのそれぞれは、アレイアンテナ１０の受信回路１３−１〜１３−Ｎとそれぞれ配線５１−１〜５１−Ｎにより接続される。すなわち、アンテナモジュール１１−１はクロック加算器１２−１と接続され、クロック加算器１２−１は受信回路１３−１と接続され、Ａ／Ｄ変換器２１−１は受信回路１３−１と接続される。このように、ｉ＝１，２，・・・，Ｎのそれぞれのｉについて、アンテナモジュール１１−ｉはクロック加算器１２−ｉと接続され、クロック加算器１２−ｉは受信回路１３−ｉと接続され、Ａ／Ｄ変換器２１−ｉは受信回路１３−ｉと接続される。アンテナモジュール１１−ｉ、クロック加算器１２−ｉ、受信回路１３−ｉおよびＡ／Ｄ変換器２１−ｉは、ｉ番目の受信系統３０−ｉを構成する。図１に示すように、本実施の形態のレーダ装置１００は、複数の受信系統の一例である受信系統３０−１〜３０−Ｎを備える。受信系統３０−１〜３０−Ｎのそれぞれは、互いに同様の構成であり、動作も同様である。
【００１８】
Ａ／Ｄ変換器２１−ｉは、クロック分離回路２２−ｉと、Ａ／Ｄ変換部２３−ｉと、を備える。なお、クロック分離回路２２−ｉは、Ａ／Ｄ変換器２１−ｉ内ではなく、Ａ／Ｄ変換器２１−ｉと別に設けられていてもよい。
【００１９】
次に、レーダ装置１００の動作について説明する。アレイアンテナ１０のアンテナモジュール１１−ｉで受信された受信信号は、クロック加算器１２−ｉに入力される。クロック加算器１２−ｉは、アンテナモジュール１１−ｉから入力された受信信号と、サンプリングクロック生成器４０から入力されたクロックすなわちクロック信号とを加算することにより合成信号を生成して出力する。なお、サンプリングクロック生成器４０から入力されたクロックとは、クロック信号の略であり、例えば、周期的にハイとローの２値を繰り返す矩形波の信号である。クロック加算器１２−ｉから出力された信号は、受信回路１３−ｉに入力される。受信回路１３−ｉは、入力された信号に増幅、帯域制限等の受信処理を行い、処理後の信号を信号処理装置２０へ出力する。
【００２０】
信号処理装置２０では、受信回路１３−ｉから出力された信号が、クロック分離回路２２−ｉに入力される。クロック分離回路２２−ｉは、入力された信号を受信信号とクロックとに分離する。すなわち、クロック分離回路２２−ｉは、クロック加算器１２−ｉから出力された合成信号が配線５１−ｉを介して入力され、合成信号を受信信号とクロック信号に分離する。詳細には、クロック分離回路２２−ｉには、受信回路１３−ｉおよびクロック加算器１２−ｉから出力された合成信号が入力される。クロック分離回路２２−ｉは、分離した受信信号およびクロックを、Ａ／Ｄ変換部２３−ｉに入力する。すなわち、クロック分離回路２２−ｉにより分離された受信信号とクロック信号とが変換部であるＡ／Ｄ変換部２３−ｉへ入力される。Ａ／Ｄ変換部２３−ｉは、入力されたクロックをサンプリングクロックとして用いて、入力された受信信号をＡ／Ｄ変換する。Ａ／Ｄ変換部２３−ｉは、デジタルデータに変換された受信信号を信号処理部２４に入力する。信号処理部２４は、Ａ／Ｄ変換部２３−１〜２３−Ｎのそれぞれから入力された受信信号を用いて、種々の信号処理を実行する。なお、信号処理部２４が実施する信号処理としては、受信信号の合成を例示することができるが、信号処理部２４が実施する信号処理はこれに限定されず、受信系統３０−１〜３０−Ｎを同期させて処理することが望ましい信号処理であればどのようなものであってもよい。
【００２１】
次に、上述した各部の処理により得られる信号について、周波数スペクトル図の例を示しながら説明する。図２は、本実施の形態の受信信号の周波数スペクトルの一例を示す図である。図２では、周波数ｆ０の受信信号の周波数スペクトルが示されている。図３は、本実施の形態のクロックの周波数スペクトルの一例を示す図である。図３では、クロック周波数ｆｓのクロックの周波数スペクトルが示されている。図２および図３では、横軸は周波数を示し、縦軸は電力を示す。なお、ここでは受信信号をシングルトーンとしたが、受信信号は複数の周波数成分を含んでもよいし、位相変調、周波数変調等による被変調信号でもよい。また、ここでは受信信号の周波数ｆ０が、クロック周波数ｆｓよりも高い場合を示したが、受信信号の周波数とクロック周波数との関係はこれに限定されずどのような関係でも良い。
【００２２】
上述したように、クロック加算器１２−ｉは、受信信号とクロックを加算する。図４は、本実施の形態のクロック加算器１２−ｉから出力される信号の周波数スペクトルの一例を示す図である。図４では、図２に示した周波数スペクトルの受信信号と、図３に示した周波数スペクトルのクロックとを加算した例を示している。図４では、横軸は周波数を示し、縦軸は電力を示す。図４では受信信号の電力が、クロックの電力よりも大きい場合を示したが、受信信号とクロックの電力は図４の関係に限定されずどのような関係でも良い。なお各信号の電力と加算の処理方法によっては、加算後に信号に、相互変調によりクロック周波数ｆｓ、周波数ｆ０以外の周波数成分が現れる可能性があるが、本発明の要旨には影響が無いため説明を省略する。
【００２３】
受信回路１３−ｉは、図４に例示されるクロック加算器１２−ｉから出力される信号に対して、フィルタによる帯域制限、ミキサによる周波数変換の処理等を施してもよい。受信回路１３−ｉにおける処理の例としては、周波数ｆｘの信号を用いてミキサによりクロック加算器１２−ｉから出力される信号をダウンコンバートした後に、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）で帯域制限する処理が挙げられる。図５は、本実施の形態において周波数ｆｘの信号を用いてダウンコンバートした後にＬＰＦで帯域制限した場合に受信回路１３−ｉから出力される信号の周波数スペクトルの例を示す図である。図５では、横軸は周波数を示し、縦軸は電力を示す。図５に示すように、受信回路１３−ｉから出力される信号は、受信回路１３−ｉでダウンコンバートされることにより、図４に示した状態より周波数が低下している。
【００２４】
クロック分離回路２２−ｉは、図５で例示される受信回路１３−ｉから出力される信号に対して、受信信号とクロックの分離処理を行う。クロック分離回路２２−ｉは、例えば、ＬＰＦとＨＰＦ（Ｈｉｇｈ  Ｐａｓｓ  Ｆｉｌｔｅｒ）を用いて分離処理を行うことができる。図６は、本実施の形態のクロック分離回路２２−ｉがＬＰＦとＨＰＦを用いて分離処理を行う場合にクロック分離回路２２−ｉから出力される信号の周波数スペクトルの例を示す図である。図６では、横軸は周波数を示し、縦軸は電力を示す。受信信号とクロックのそれぞれの周波数に対して適切なフィルタを使用することで、信号の分離が可能である。図６に示した例では、クロックの周波数が受信信号の周波数より低いため、ＬＰＦを用いてクロックを抽出し、ＨＰＦを用いて受信信号を抽出する例を示している。なお、ここではＬＰＦ，ＨＰＦといったフィルタを用いて分離処理を行う例を示したが、信号の分離方法はこの例に限定されずどのような方法を用いてもよい。なお、クロック分離回路２２−ｉで、受信信号およびクロックのうち少なくとも一方の位相が変化する可能性があるが、変化の量が既知であれば信号処理部２４において容易に補正が可能である。
【００２５】
このようにクロック加算器１２−ｉによって受信信号とクロックを加算することにより、受信信号とクロックを同時に伝送した場合、クロック加算器１２−ｉにおける受信信号とクロックの位相関係が、Ａ／Ｄ変換部２３−ｉまで保たれる。したがって、クロック加算器１２−１〜１２−Ｎ以降の構成要素で、受信系統３０−１〜３０−Ｎ間に誤差が発生しても、Ａ／Ｄ変換結果には誤差の影響が表れない。
【００２６】
受信信号とクロックの位相関係が保たれることを確認するために、受信系統３０−１および受信系統３０−２の、クロック加算器１２−１およびクロック加算器１２−２に、位相関係が同一の受信信号とクロックが入力された場合を考える。図７は、本実施の形態の２つのクロック加算器であるクロック加算器１２−１およびクロック加算器１２−２に入力される信号の一例を示す図である。図７の横軸は時間を示し、縦軸は電力を示す。図７の上段には受信信号が示され、下段にはクロックが示されている。図７に示した受信信号およびクロックが、クロック加算器１２−１およびクロック加算器１２−２に入力されたとする。図７に示すように、時刻ｔ０のクロックの立ち上がりエッジは、受信信号のピークと一致しているとする。
【００２７】
クロック加算器１２−１およびクロック加算器１２−２は、それぞれ受信信号とクロックを加算する。クロック加算器１２−１は加算後の信号を受信回路１３−１へ出力し、クロック加算器１２−２は加算後の信号を受信回路１３−２へ出力する。受信回路１３−１および受信回路１３−２は、入力された信号にそれぞれ処理を行う。このとき、受信回路１３−１と受信回路１３−２とで、構成部品のばらつき、配線誤差等に起因して、出力される信号に遅延が生じたとする。例えば、受信回路１３−２から出力される信号が受信回路１３−１から出力される信号より、時間ｔ１に相当する遅延が生じたとする。これにより、Ａ／Ｄ変換部２３−２に入力される信号が、Ａ／Ｄ変換部２３−１に入力される信号に比べて時間ｔ１遅延することになる。
【００２８】
図８は、本実施の形態において、２つのＡ／Ｄ変換部の一方であるＡ／Ｄ変換部２３−２に入力される信号が、他方であるＡ／Ｄ変換部２３−１に入力される信号に比べて時間ｔ１遅延した場合の、Ａ／Ｄ変換部２３−１およびＡ／Ｄ変換部２３−２に入力される信号の一例を示す図である。図８に示した例では、図７に示した信号がクロック加算器１２−１およびクロック加算器１２−２に入力されたと仮定している。図８の横軸は時間を示し、縦軸は電力を示す。図８において、１段目はＡ／Ｄ変換部２３−１に入力される受信信号を示し、２段目はＡ／Ｄ変換部２３−１に入力されるクロックを示し、３段目はＡ／Ｄ変換部２３−２に入力される受信信号を示し、４段目はＡ／Ｄ変換部２３−２に入力されるクロックを示す。すなわち、図８の１段目および２段目は受信系統３０−１のＡ／Ｄ変換部２３−１へ入力される信号であり、３段目および４段目は受信系統３０−２のＡ／Ｄ変換部２３−２へ入力される信号である。
【００２９】
クロック加算器１２−１およびクロック加算器１２−２に入力された段階では、受信系統３０−１と受信系統３０−２との間で時刻ｔ０に揃っていたクロックの立ち上がりエッジは、図８に示すように、Ａ／Ｄ変換部２３−１およびＡ／Ｄ変換部２３−２へ入力される段階ではずれてしまう。具体的には、受信系統３０−１のＡ／Ｄ変換部２３−１に入力される信号は、時刻ｔ０にクロックの立ち上がりエッジがあり、このクロックの立ち上がりエッジは受信信号のピークに一致している。一方、受信系統３０−２のＡ／Ｄ変換部２３−２に入力される信号は、時刻ｔ０から時間ｔ１だけ遅れた時刻ｔ０´にクロックの立ち上がりエッジがある。このように、クロックの立ち上がりエッジがありＡ／Ｄ変換部２３−１とＡ／Ｄ変換部２３−２との間では、入力されるクロックの立ち上がりエッジが揃っていない。
【００３０】
一方、図８に示すように、Ａ／Ｄ変換部２３−２へ入力される受信信号のピークは、Ａ／Ｄ変換部２３−２へ入力される時刻ｔ０´のクロックの立ち上がりエッジと一致している。すなわち、各受信系統内の受信信号とクロックの移動関係に着目すると、受信信号とクロックの位相関係が保たれていることがわかる。したがって、Ａ／Ｄ変換部２３−１およびＡ／Ｄ変換部２３−２が、クロックの立ち上がりエッジで受信信号をサンプリングした結果のデジタルデータは、受信系統３０−１および受信系統３０−２の間で一致することになる。すなわち、受信系統３０−１および受信系統３０−２の間で受信信号をそれぞれ同一の受信時刻でサンプリングすることになる。
【００３１】
なお、図７および図８では、受信系統３０−１と受信系統３０−２との間の誤差が、１クロック周期以下の例を示したが、誤差は１クロック周期を超えても良い。この場合のサンプリングデータ間の誤差は、信号処理部２４において容易に補正可能である。例えば、組立作業のなどの工程のなかでキャリブレーションを行うことにより誤差を求めておく。そして、信号処理部２４は、例えばＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ）等を用いて遅延させることで、サンプリングデータ間の誤差を補正することができる。
【００３２】
以上のように、本実施の形態のレーダ装置１００は、複数の受信系統３０−１〜０−Ｎのそれぞれは、受信信号を受信するアンテナモジュール１１−ｉと、受信信号をクロック信号に基づいてアナログ信号からデジタル信号へ変換する変換部であるＡ／Ｄ変換部２３−ｉと、を備える。また、複数の受信系統３０−１〜３０−Ｎのそれぞれは、アンテナモジュール１１−ｉとＡ／Ｄ変換部２３−ｉとの間の少なくとも一部の区間において受信信号とクロック信号とが同一の配線で伝送される。これによって、受信信号とクロック信号とが同一の配線で伝送区間では、受信系統間の回路の部品ばらつきや配線誤差等の影響を抑制するのでこれら考慮する必要がなく、補正の対象となる項目が減り、容易な作業で、受信信号とサンプリングクロックの位相関係を複数の受信系統間で同期させることができる。また、レーダ装置１００内で配線の調整のためのスペースの確保、配線の引き回しの考慮といった配線における課題が解消し、容易に配線を行うことができる。
【００３３】
また、アレイアンテナ１０の試験、もしくはアンテナモジュール１１−１〜１１−Ｎおよびクロック加算器１２−１〜１２−Ｎの試験においてキャリブレーションを実施すれば、他構成品との連接形態試験においてはキャリブレーションを考慮する必要が無い。すなわち、アレイアンテナ１０以外のキャリブレーション処理は不要となる。このため、試験工程の効率化が可能である。さらに、このようにアレイアンテナ１０、アンテナモジュール１１−１〜１１−Ｎおよびクロック加算器１２−１〜１２−Ｎといった小さい構成品の単位試験の段階で物理的な調整の要否が判明するので、より大きな単位にまで実装が進んだ後で調整の要否が判明する場合に比べて、解体などの手間が省け、作業の手戻りを抑えることが可能である。
【００３４】
実施の形態２．
図９は、本発明の実施の形態２にかかるレーダ装置の機能構成例を示すブロック図である。本実施の形態のレーダ装置２００は、アレイアンテナ１０ａと信号処理装置２０ａとサンプリングクロック生成器４０とを備える。アレイアンテナ１０ａは、実施の形態１のアレイアンテナ１０の受信回路１３−１〜１３−Ｎを削除し、前段受信回路１４−１〜１４−Ｎを追加する以外は実施の形態１のアレイアンテナ１０と同様である。信号処理装置２０ａは、実施の形態１の信号処理装置２０ａに後段受信回路２５−１〜２５−Ｎを追加する以外は、実施の形態１の信号処理装置２０と同様である。実施の形態１と同様の機能を有する構成要素は、実施の形態１と同一の符号を付して重複する説明を省略する。以下、実施の形態１と異なる点を説明する。
【００３５】
本実施の形態では、レーダ装置２００は、複数の受信系統である受信系統３０ａ−１〜３０ａ−Ｎを備える。ｉ＝１，２，・・・，Ｎのそれぞれのｉについて、アンテナモジュール１１−ｉは前段受信回路１４−ｉと接続され、前段受信回路１４−ｉはクロック加算器１２−ｉと接続され、クロック加算器１２−ｉは後段受信回路２５−ｉと接続され、後段受信回路２５−ｉはクロック分離回路２２−ｉと接続され、クロック分離回路２２−ｉはＡ／Ｄ変換部２３−ｉと接続される。本実施の形態では、アンテナモジュール１１−ｉ、前段受信回路１４−ｉ、クロック加算器１２−ｉ、後段受信回路２５−ｉ、クロック分離回路２２−ｉおよびＡ／Ｄ変換部２３−ｉは、ｉ番目の受信系統３０ａ−ｉを構成する。
【００３６】
実施の形態２では、アンテナモジュール１１−ｉで受信された受信信号は、前段受信回路１４−ｉに入力される。前段受信回路１４−ｉは、アンテナモジュール１１−ｉから入力される受信信号に対して第１の受信処理を行って、処理後の信号をクロック加算器１２−ｉへ出力する。前段受信回路１４−ｉが行う第１の受信処理は、実施の形態１の受信回路１３−ｉの処理として例示したうちの一部であってもよいし、異なるものであってもよい。例えば、前段受信回路１４−１〜１４−Ｎではダウンコンバートまで実施し、後段受信回路２５−１〜２５−Ｎで増幅、フィルタリングを行うなどの例が挙げられるが、前段受信回路１４−１〜１４−Ｎと後段受信回路２５−１〜２５−Ｎとの処理の内容はこれらに限定されずどのようなものであってもよい。前段受信回路１４−１〜１４−Ｎで行われる処理は、遅延などの誤差が少ないものであることが望ましい。
【００３７】
クロック加算器１２−ｉには、前段受信回路１４−ｉによって第１の受信処理が行われた受信信号が入力される。クロック加算器１２−ｉは、実施の形態１と同様に、入力される受信信号とクロックとを加算し、加算した信号を配線５２−ｉを介して後段受信回路２５−ｉへ出力する。後段受信回路２５−ｉは、クロック加算器１２−ｉから入力された信号に対して第２の受信処理を行って、処理後の信号をクロック分離回路２２−ｉへ出力する。すなわち、クロック分離回路２２−ｉには、後段受信回路２５−ｉによって第２の受信処理が行われた合成信号が入力される。後段受信回路２５−ｉが行う第２の受信処理は、実施の形態１の受信回路１３−ｉの処理として例示したうちの一部であってもよいし、異なるものであってもよい。
【００３８】
図９に示したように、受信回路が前段受信回路１４−ｉと後段受信回路２５−ｉの２つに分かれている場合であっても、クロック加算器１２−１〜１２−Ｎが受信信号とクロックを加算し、クロック分離回路２２−１〜２２−Ｎが受信信号とクロックを分離することで、実施の形態１と同様の効果を奏することができる。特に、図９に示した構成の場合には、クロック加算器１２−１〜１２−Ｎがアレイアンテナの最終段となる。このため、アレイアンテナ１０ａ単体またはアレイアンテナ１０ａおよび配線５２−１〜５２−Ｎでキャリブレーションを実施しておけば、クロック加算器１２−１〜１２−Ｎ以降では実施の形態１と同様に受信系統間での誤差は抑制できるため、全受信系統のＡ／Ｄ変換後の受信信号を同期させることが可能である。
【００３９】
以上の説明から明らかなように、クロック加算器１２−１〜１２−Ｎを配置する位置は、適宜変更可能である。クロック加算器１２−１〜１２−Ｎを配置する位置は、実施の形態１および実施の形態２に示した位置に限られるものではなく、機器の物理的な構成、あるいは構成品の試験計画等を考慮し、適切に選択されればよい。
【００４０】
以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
【符号の説明】
【００４１】
１０，１０ａ  アレイアンテナ、１１−１〜１１−Ｎ  アンテナモジュール、１２−１〜１２−Ｎ  クロック加算器、１３−１〜１３−Ｎ  受信回路、１４−１〜１４−Ｎ  前段受信回路、２０，２０ａ  信号処理装置、２１−１〜２１−Ｎ  Ａ／Ｄ変換器、２２−１〜２２−Ｎ  クロック分離回路、２３−１〜２３−Ｎ  Ａ／Ｄ変換部、２４  信号処理部、２５−１〜２５−Ｎ  後段受信回路、３０−１〜３０−Ｎ，３０ａ−１〜３０ａ−Ｎ  受信系統、４０  サンプリングクロック生成器、１００，２００  レーダ装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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