(57)【要約】【課題】電圧制御発振器のＦＶ特性をより好適に設定することができるＰＬＬ回路を提供する。【解決手段】ＰＬＬ回路１は、位相比較器１０、チャージポンプ２０、ループフィルタ３０、電圧制御発振器４０、分周器５０、周波数差判定部６０およびＦＶ特性調整部７０を備える。周波数差判定部６０は、帰還発振信号と入力信号との間の周波数差が閾値以下であるか否かを判定する。ＦＶ特性調整部７０は、電圧制御発振器４０において設定可能な複数の周波数バンドのうち、周波数差判定部６０により周波数差が閾値以下であると判定された周波数バンドと、周波数差判定部６０により周波数差が閾値超であると判定された周波数バンドとの境界を求める。ＦＶ特性調整部７０は、この求めた境界に基づいて、電圧制御発振器４０における周波数バンドを選択してＦＶ特性を調整する。【選択図】図１
2020057993.tif 000002
【特許請求の範囲】
【請求項１】
インダクタおよびキャパシタを含み、これらインダクタおよびキャパシタによる共振現象により、入力される制御電圧値に応じた周波数を有する発振信号を出力し、複数の周波数バンドのうちから何れかの周波数バンドが選択されることによって、前記周波数と前記制御電圧値との間のＦＶ特性が可変である電圧制御発振器と、
前記電圧制御発振器から出力される発振信号または該発振信号を分周した信号を帰還発振信号として入力するとともに、入力信号をも入力し、これら帰還発振信号と入力信号との間の位相差を検出して、この位相差を表す位相差信号を出力する位相比較器と、
前記位相比較器から出力される位相差信号を入力して、この位相差信号が表す位相差に応じた充放電電流を出力するチャージポンプと、
前記チャージポンプから出力される充放電電流を入力し、この充放電量に応じて増減される前記制御電圧値を前記電圧制御発振器へ出力するループフィルタと、
前記帰還発振信号および前記入力信号を入力し、これら帰還発振信号と入力信号との間の周波数差が閾値以下であるか否かを判定する周波数差判定部と、
前記電圧制御発振器において設定可能な前記複数の周波数バンドのうち、前記周波数差判定部により前記周波数差が前記閾値以下であると判定された周波数バンドと、前記周波数差判定部により前記周波数差が前記閾値超であると判定された周波数バンドとの境界に基づいて、前記電圧制御発振器における周波数バンドを選択して前記ＦＶ特性を調整するＦＶ特性調整部と、
を備えるＰＬＬ回路。
【請求項２】
入力される制御電圧値に基づいて設定される遅延を有する複数個の遅延素子がリング状に接続されたリングオシレータを含み、このリングオシレータの発振現象により、入力される制御電圧値に応じた周波数を有する発振信号を出力し、複数の周波数バンドのうちから何れかの周波数バンドが選択されることによって、前記周波数と前記制御電圧値との間のＦＶ特性が可変である電圧制御発振器と、
前記電圧制御発振器から出力される発振信号または該発振信号を分周した信号を帰還発振信号として入力するとともに、入力信号をも入力し、これら帰還発振信号と入力信号との間の位相差を検出して、この位相差を表す位相差信号を出力する位相比較器と、
前記位相比較器から出力される位相差信号を入力して、この位相差信号が表す位相差に応じた充放電電流を出力するチャージポンプと、
前記チャージポンプから出力される充放電電流を入力し、この充放電量に応じて増減される前記制御電圧値を前記電圧制御発振器へ出力するループフィルタと、
前記帰還発振信号および前記入力信号を入力し、これら帰還発振信号と入力信号との間の周波数差が閾値以下であるか否かを判定する周波数差判定部と、
前記電圧制御発振器において設定可能な前記複数の周波数バンドのうち、前記周波数差判定部により前記周波数差が前記閾値以下であると判定された周波数バンドと、前記周波数差判定部により前記周波数差が前記閾値超であると判定された周波数バンドとの境界に基づいて、前記電圧制御発振器における周波数バンドを選択して前記ＦＶ特性を調整するＦＶ特性調整部と、
を備えるＰＬＬ回路。
【請求項３】
前記ＦＶ特性調整部は、高周波側の前記境界および低周波側の前記境界の双方に基づいて、前記複数の周波数バンドのうちから何れかの周波数バンドを選択して前記ＦＶ特性を調整する、
請求項１または２に記載のＰＬＬ回路。
【請求項４】
前記ＦＶ特性調整部は、高周波側の前記境界および低周波側の前記境界のうちの何れか一方に基づいて、前記複数の周波数バンドのうちから何れかの周波数バンドを選択して前記ＦＶ特性を調整する、
請求項１または２に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関するものである。
【背景技術】
【０００２】
一般に、ＰＬＬ（Phase  Locked  Loop）回路は、位相比較器、チャージポンプ、ループフィルタおよび電圧制御発振器（Voltage  Controlled  Oscillator、ＶＣＯ）を備え、これらによりループが構成されている。ＰＬＬ回路は、入力される発振信号の周波数を定数倍した周波数を有する発振信号を出力する周波数シンセサイザとして用いられる。また、ＰＬＬ回路は、ＣＤＲ（Clock  Data  Recovery）装置において入力されるデジタル信号に埋め込まれたクロックを復元することができる。
【０００３】
ＰＬＬ回路は以下のように動作する。電圧制御発振器に制御電圧値が入力されると、この制御電圧値に応じた周波数を有する発振信号が電圧制御発振器から出力される。電圧制御発振器から出力される発振信号、または、この発振信号を分周した信号が、帰還発振信号として位相比較器に入力される。また、この帰還発振信号に加えて他の入力信号（発振信号またはデジタル信号）も位相比較器に入力される。位相比較器において、入力信号と帰還発振信号との間の位相差が検出されて、この検出された位相差を表す位相差信号がチャージポンプへ出力される。
【０００４】
この位相差信号を入力するチャージポンプから、この位相差信号が表す位相差に応じた充放電電流が出力される。この充放電電流はループフィルタに入力される。ループフィルタは、チャージポンプから出力される充放電電流に応じて電荷蓄積量が増減される容量素子を含む。ループフィルタは、この電荷蓄積量に応じた制御電圧値を電圧制御発振器へ出力する。ループフィルタから出力される制御電圧値が電圧制御発振器に入力されて、この制御電圧値に応じた周波数を有する発振信号が電圧制御発振器から出力される。
【０００５】
このようなループを有するＰＬＬ回路において、位相比較器により検出される位相差が小さくなるように、ループフィルタから出力されて電圧制御発振器に入力される制御電圧値が或る値に収束していく。そして、電圧制御発振器から、入力される発振信号の周波数を定数倍した周波数を有する発振信号が出力され、或いは、入力されるデジタル信号に埋め込まれたクロックが復元されて出力される。
【０００６】
電圧制御発振器としては様々なタイプのものがある。そのなかでも、ＬＣ-ＶＣＯは、インダクタおよびキャパシタを含み、これらインダクタおよびキャパシタによる共振現象により、入力される制御電圧値に応じた周波数を有する発振信号を出力する。他のタイプの電圧制御発振器と比較すると、ＬＣ-ＶＣＯのジッタは少ない。したがって、１０Ｇｂｐｓ以上の周波数の場合には、様々なタイプがある電圧制御発振器のなかでもＬＣ-ＶＣＯの使用が好適である。
【０００７】
他のタイプの電圧制御発振器と比較すると、ＬＣ-ＶＣＯでは、制御電圧値の変化に対する出力発振信号の周波数の変化は小さい。ＬＣ-ＶＣＯでは、キャパシタの容量値を変更すると、出力発振信号の周波数（Ｆ）と制御電圧値（Ｖ）との間のＦＶ特性を変更することができる。また、ＬＣ-ＶＣＯに入力される制御電圧値の範囲は限られており、この範囲から制御電圧値が外れていると入出力間の周波数の比例関係は成立しない。
【０００８】
ところで、伝送される信号の周波数は、スペクトラム拡散（Spread  Spectrum、ＳＳ）により時間的に変動する場合がある。信号の周波数が一定である場合、その信号から放射される電磁波のエネルギは、その周波数に集中することから、電磁妨害（Electro  Magnetic  Interference、ＥＭＩ）が問題となる。これに対して、ＳＳにより信号の周波数を意図的に変調すれば、その信号から放射される電磁波のエネルギは、周波数帯域が広がり、ピークが小さくなる。ＳＳによりＥＭＩの問題を低減することができる。信号のビットレートが高い場合や、伝送距離が長い場合には、ＳＳにより信号の周波数を変調するのが望ましい。ＳＳによる周波数の変調度として、±１.０％以上が求められる場合がある。
【０００９】
例えば、パラレルデータをシリアルデータに変換して出力するシリアライザ装置は、周波数が低い第１クロックが指示するタイミングでパラレルデータをラッチし、周波数が高い第２クロックが指示するタイミングでシリアルデータを出力する。このようなシリアライザ装置において、ＳＳを印加してシリアルデータを出力する場合がある。この場合、シリアライザ装置において用いられるＰＬＬ回路は、ＳＳが印加された第１クロックを入力して、この第１クロックの周波数の定数倍の周波数を有しＳＳが印加された第２クロックを生成し出力する。
【００１０】
シリアルデータのビットレートが高く、第２クロックの周波数が高い場合、前述したとおり、ＰＬＬ回路に含まれる電圧制御発振器としてＬＣ-ＶＣＯを用いるのが好ましい。しかし、ＰＬＬ回路に入力される第１クロックにおけるＳＳによる周波数の変調が大きいと、ＬＣ-ＶＣＯに入力される制御電圧値の変動も大きくなり、ＰＬＬ回路から出力される第２クロックの周波数は第１クロックの周波数に比例しない事態が生じる。このような事態を回避するには、ＬＣ-ＶＣＯにおいて、キャパシタの容量値を適切に設定して、複数の周波数バンドのうちから何れかの周波数バンドを選択することで、ＦＶ特性を適切なものとすることが重要である。
【００１１】
ＦＶ特性を適切に設定することを意図した発明が特許文献１，２に開示されている。特許文献１に開示された発明は、第１クロックの周波数変動の範囲において第１クロックの周波数と第２クロックの周波数とが常に比例関係となるように、ＬＣ-ＶＣＯにおいてキャパシタの容量値を設定する。特許文献２に開示された発明は、第１クロックの周波数変動の範囲においてＬＣ-ＶＣＯに入力される制御電圧値が常に所定範囲内に存在するように、ＬＣ-ＶＣＯにおいてキャパシタの容量値を設定する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００３−７８４１０号公報
【特許文献２】米国特許第７１０２４４６号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、特許文献１に開示された発明では、当初設定時にはＬＣ-ＶＣＯのＦＶ特性が適切であったとしても、電圧または温度の変動があった場合にＬＣ-ＶＣＯのＦＶ特性が悪化する場合がある。すなわち、特許文献１に開示された発明は、電圧・温度（ＶＴ）ドリフトマージンを十分に確保することができない場合がある。
【００１４】
また、特許文献２に開示された発明では、ＬＣ-ＶＣＯに入力される制御電圧値を監視する範囲が広いと、特許文献１に開示された発明が有する上記問題と同様の問題がある。逆に、ＬＣ-ＶＣＯに入力される制御電圧値を監視する範囲が狭いと、ＳＳによる周波数変調が大きく制御電圧値の変動幅が大きいとき、制御電圧値が常に所定範囲内に存在するようなＦＶ特性を見出すことができない場合がある。また、ＬＣ-ＶＣＯに入力される制御電圧値を監視する範囲が狭いときに、制御電圧値が少しでも所定範囲内に存在するようなＦＶ特性を選択すると、その選択したＦＶ特性は好適なものであるとは限らない。このような問題点は、ＬＣ-ＶＣＯだけでなく、入力される制御電圧値に基づいて設定される遅延を有する複数個の遅延素子がリング状に接続されたリングオシレータを含む電圧制御発振器においても存在する。
【００１５】
本発明は、上記問題点を解消する為になされたものであり、電圧制御発振器のＦＶ特性をより好適に設定することができるＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明のＰＬＬ回路は、(1) インダクタおよびキャパシタを含み、これらインダクタおよびキャパシタによる共振現象により、入力される制御電圧値に応じた周波数を有する発振信号を出力し、複数の周波数バンドのうちから何れかの周波数バンドが選択されることによって、周波数と制御電圧値との間のＦＶ特性が可変である電圧制御発振器と、(2) 電圧制御発振器から出力される発振信号または該発振信号を分周した信号を帰還発振信号として入力するとともに、入力信号をも入力し、これら帰還発振信号と入力信号との間の位相差を検出して、この位相差を表す位相差信号を出力する位相比較器と、(3) 位相比較器から出力される位相差信号を入力して、この位相差信号が表す位相差に応じた充放電電流を出力するチャージポンプと、(4) チャージポンプから出力される充放電電流を入力し、この充放電量に応じて増減される制御電圧値を電圧制御発振器へ出力するループフィルタと、(5) 帰還発振信号および入力信号を入力し、これら帰還発振信号と入力信号との間の周波数差が閾値以下であるか否かを判定する周波数差判定部と、(6) 電圧制御発振器において設定可能な複数の周波数バンドのうち、周波数差判定部により周波数差が閾値以下であると判定された周波数バンドと、周波数差判定部により周波数差が閾値超であると判定された周波数バンドとの境界に基づいて、電圧制御発振器における周波数バンドを選択してＦＶ特性を調整するＦＶ特性調整部と、を備える。
【００１７】
或いは、本発明のＰＬＬ回路は、(1) 入力される制御電圧値に基づいて設定される遅延を有する複数個の遅延素子がリング状に接続されたリングオシレータを含み、このリングオシレータの発振現象により、入力される制御電圧値に応じた周波数を有する発振信号を出力し、複数の周波数バンドのうちから何れかの周波数バンドが選択されることによって、周波数と制御電圧値との間のＦＶ特性が可変である電圧制御発振器と、(2) 電圧制御発振器から出力される発振信号または該発振信号を分周した信号を帰還発振信号として入力するとともに、入力信号をも入力し、これら帰還発振信号と入力信号との間の位相差を検出して、この位相差を表す位相差信号を出力する位相比較器と、(3) 位相比較器から出力される位相差信号を入力して、この位相差信号が表す位相差に応じた充放電電流を出力するチャージポンプと、(4) チャージポンプから出力される充放電電流を入力し、この充放電量に応じて増減される制御電圧値を電圧制御発振器へ出力するループフィルタと、(5) 帰還発振信号および入力信号を入力し、これら帰還発振信号と入力信号との間の周波数差が閾値以下であるか否かを判定する周波数差判定部と、(6) 電圧制御発振器において設定可能な複数の周波数バンドのうち、周波数差判定部により周波数差が閾値以下であると判定された周波数バンドと、周波数差判定部により周波数差が閾値超であると判定された周波数バンドとの境界に基づいて、電圧制御発振器における周波数バンドを選択してＦＶ特性を調整するＦＶ特性調整部と、を備える。
【００１８】
ＦＶ特性調整部は、高周波側の境界および低周波側の境界の双方に基づいて、複数の周波数バンドのうちから何れかの周波数バンドを選択してＦＶ特性を調整するのが好適である。ＦＶ特性調整部は、高周波側の境界および低周波側の境界のうちの何れか一方に基づいて、複数の周波数バンドのうちから何れかの周波数バンドを選択してＦＶ特性を調整するのも好適である。
【発明の効果】
【００１９】
本発明のＰＬＬ回路は、電圧制御発振器のＦＶ特性をより好適に設定することができる。
【図面の簡単な説明】
【００２０】
【図１】図１は、ＰＬＬ回路１の構成を示す図である。
【図２】図２は、電圧制御発振器４０の一回路例を示す図である。
【図３】図３は、電圧制御発振器４０のＦＶ特性の一例を示す図である。
【図４】図４は、サイクルスリップについて説明する図である。
【図５】図５は、周波数差判定部６０の回路構成例を示す図である。
【図６】図６は、周波数差判定部６０の回路構成例を示す図である。
【図７】図７は、電圧制御発振器４０Ａの一回路例を示す図である。
【発明を実施するための形態】
【００２１】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００２２】
図１は、ＰＬＬ回路１の構成を示す図である。ＰＬＬ回路１は、位相比較器１０、チャージポンプ２０、ループフィルタ３０、電圧制御発振器４０、分周器５０、周波数差判定部６０およびＦＶ特性調整部７０を備える。
【００２３】
電圧制御発振器４０は、インダクタおよびキャパシタを含み、これらインダクタおよびキャパシタによる共振現象により、ループフィルタ３０から入力される制御電圧値に応じた周波数を有する発振信号を出力する。電圧制御発振器４０はＬＣ-ＶＣＯである。電圧制御発振器４０は、複数の周波数バンドのうちから何れかの周波数バンドが選択されることによって、出力発振信号の周波数（Ｆ）と制御電圧値（Ｖ）との間のＦＶ特性が可変である。
【００２４】
位相比較器１０は、電圧制御発振器４０から出力される発振信号を分周器５０によりＮ分周した信号を帰還発振信号として入力するとともに、入力信号をも入力する。なお、分周器５０は設けられなくてもよく、この場合には、電圧制御発振器４０から出力される発振信号が、位相比較器１０に入力される帰還発振信号となる。位相比較器１０に入力される入力信号は、クロックであり、または、クロックが埋め込まれたデジタル信号であってもよい。位相比較器１０は、これら帰還発振信号と入力信号との間の位相差を検出して、この位相差を表す位相差信号をチャージポンプ２０へ出力する。
【００２５】
チャージポンプ２０は、位相比較器１０から出力される位相差信号を入力して、この位相差信号が表す位相差に応じた充放電電流を出力する。
【００２６】
ループフィルタ３０は、チャージポンプ２０から出力される充放電電流を入力し、この充放電量に応じて増減される制御電圧値ＶＣを電圧制御発振器４０へ出力する。ループフィルタ３０は、少なくともキャパシタを含み、チャージポンプ２０から出力される充放電電流に応じて電荷をキャパシタに蓄積し、その蓄積電荷量に応じた制御電圧値ＶＣを出力する。
【００２７】
周波数差判定部６０は、帰還発振信号および入力信号を入力し、これら帰還発振信号と入力信号との間の周波数差が閾値以下であるか否かを判定する。ＦＶ特性調整部７０は、電圧制御発振器４０において設定可能な複数の周波数バンドのうち、周波数差判定部６０により周波数差が閾値以下であると判定された周波数バンドと、周波数差判定部６０により周波数差が閾値超であると判定された周波数バンドとの境界を求める。そして、ＦＶ特性調整部７０は、この求めた境界に基づいて、電圧制御発振器４０における周波数バンドを選択してＦＶ特性を調整する。周波数差判定部６０およびＦＶ特性調整部７０の詳細については後述する。
【００２８】
図２は、電圧制御発振器４０の一回路例を示す図である。この図に示される回路例では、電圧制御発振器４０は、ＮＭＯＳトランジスタＭ１，Ｍ２、抵抗器Ｒ１，Ｒ２、キャパシタＣ１１〜Ｃ１５、キャパシタＣ２１〜Ｃ２５、スイッチＳＷ０〜ＳＷ２およびインダクタＬを含む。
【００２９】
ＮＭＯＳトランジスタＭ１，Ｍ２それぞれのソースは接地電位端に接続されている。ＮＭＯＳトランジスタＭ１のドレインは、ＮＭＯＳトランジスタＭ２のゲートに接続されている。ＮＭＯＳトランジスタＭ２のドレインは、ＮＭＯＳトランジスタＭ１のゲートに接続されている。
【００３０】
キャパシタＣ１１，Ｃ１２，Ｃ２２，Ｃ２１は、この順に直列に接続されて、ＮＭＯＳトランジスタＭ１，Ｍ２それぞれのドレインの間に設けられている。キャパシタＣ１２，Ｃ２２の容量値は可変である。直列に接続された抵抗器Ｒ１，Ｒ２は、キャパシタＣ１１，Ｃ１２間の接続点とキャパシタＣ２１，Ｃ２２間の接続点との間に設けられている。抵抗器Ｒ１，Ｒ２間の接続点に電圧Ｖｒが入力される。
【００３１】
キャパシタＣ１３，スイッチＳＷ０，キャパシタＣ２３は、この順に直列に接続されて、ＮＭＯＳトランジスタＭ１，Ｍ２それぞれのドレインの間に設けられている。キャパシタＣ１４，スイッチＳＷ１，キャパシタＣ２４は、この順に直列に接続されて、ＮＭＯＳトランジスタＭ１，Ｍ２それぞれのドレインの間に設けられている。キャパシタＣ１５，スイッチＳＷ２，キャパシタＣ２５は、この順に直列に接続されて、ＮＭＯＳトランジスタＭ１，Ｍ２それぞれのドレインの間に設けられている。
【００３２】
キャパシタＣ１３〜Ｃ１５およびキャパシタＣ２３〜Ｃ２５それぞれの容量値の間には、例えば次のような関係がある。Ｃは、キャパシタＣ１３，Ｃ２３の容量値である。
Ｃ１５＝Ｃ２５＝２２Ｃ
Ｃ１４＝Ｃ２４＝２Ｃ
Ｃ１３＝Ｃ２３＝Ｃ
【００３３】
インダクタＬは、ＮＭＯＳトランジスタＭ１，Ｍ２それぞれのドレインの間に設けられている。インダクタＬに電源電圧ＶＤＤが与えられる。
【００３４】
３個のスイッチＳＷ０〜ＳＷ２それぞれのオン／オフは、ＦＶ特性調整部７０から与えられるＦＶ特性制御信号により設定される。ＦＶ特性制御信号は３ビットのデータで表すことができる。キャパシタＣ１３〜Ｃ１５およびキャパシタＣ２３〜Ｃ２５を含むキャパシタバンクＣbankの全体の容量値は、ＦＶ特性制御信号（すなわち、３個のスイッチＳＷ０〜ＳＷ２それぞれのオン／オフ設定状態）に応じたものとなる。キャパシタＣ１２，Ｃ２２間の接続点に制御電圧値ＶＣが入力される。ＮＭＯＳトランジスタＭ２のドレインから発振信号が出力される。この出力発振信号の周波数は、制御電圧値ＶＣに応じたものとなる。また、ＦＶ特性は、ＦＶ特性制御信号に応じたものとなる。
【００３５】
この図２に示される構成では、電圧制御発振器４０において選択可能な周波数バンドの数は、キャパシタバンクＣbankの設定可能な容量値の数に等しく８（＝２３）である。キャパシタバンクＣbankの設定可能な容量値の数を増やすことで、電圧制御発振器４０において選択可能な周波数バンドの数を増やすことができる。電圧制御発振器４０は、複数の周波数バンドのうちから何れかの周波数バンドが選択されることによって、その選択された周波数バンドのＦＶ特性を有する。
【００３６】
図３は、電圧制御発振器４０のＦＶ特性の一例を示す図である。横軸は、電圧制御発振器４０に入力される制御電圧値ＶＣである。縦軸は、電圧制御発振器４０から出力される発振信号の周波数である。この図では、９個の周波数バンドＢ１〜Ｂ９それぞれについて、出力発振信号の周波数と制御電圧値ＶＣとの間のＦＶ特性が示されている。
【００３７】
また、この図では、ＳＳを印加した場合における制御電圧値ＶＣの中央値Ｖ０が実線で示され、制御電圧値ＶＣの変動の範囲（Ｖ０±ΔＶ）が一点鎖線で示されている。ＳＳを印加した場合における出力発振信号の周波数の中央値Ｆ０が実線で示され、出力発振信号の周波数の変動の範囲（Ｆ０±ΔＦ）が一点鎖線で示されている。
【００３８】
電圧制御発振器４０は、ＦＶ特性制御信号によって複数の周波数バンドのうちから何れかの周波数バンドが選択され、また、その選択された周波数バンドのＦＶ特性に従って、入力される制御電圧値に応じた周波数を有する発振信号を出力することができる。しかし、何れの周波数バンドにおいても、出力発振信号の周波数が制御電圧値に対して略線形関係を有する領域は限られており、その線形領域の両外に非線形領域が存在する。ＳＳに因る変動範囲は線形領域内であることが重要である。
【００３９】
図３に示されている９個の周波数バンドＢ１〜Ｂ９のうち、両端の周波数バンドＢ１，Ｂ９は、ＳＳに因る変動範囲は非線形領域を含む。周波数バンドＢ２〜Ｂ８は、ＳＳに因る変動範囲は、非線形領域を含まず、線形領域のみを含む。すなわち、周波数バンドＢ２〜Ｂ８は、ＳＳに因る出力発振信号の周波数の変動の全範囲を含む。ＦＶ特性制御信号により周波数バンドＢ２〜Ｂ８のうちの何れかが選択された場合、出力発振信号の周波数は、入力信号の周波数またはビットレートに対して線形関係となる。したがって、周波数バンドＢ２〜Ｂ８のうちの何れかが選択されるべきである。
【００４０】
ＳＳに因る出力発振信号の周波数の変動の全範囲を含む周波数バンドが複数とおり存在する場合、それら複数の周波数バンドのうち何れの周波数バンドが選択されてもよい。しかし、ＶＴドリフトマージンを十分に確保するためには、複数の周波数バンドのうちでも、より好適な周波数バンド（図３の例では中央にある周波数バンドＢ５）を選択するのが好ましい。
【００４１】
そこで、周波数差判定部６０は、帰還発振信号および入力信号を入力し、これら帰還発振信号と入力信号との間の周波数差が閾値以下であるか否かを判定する。これは、電圧制御発振器４０において選択されている周波数バンドがＳＳに因る出力発振信号の周波数の変動の全範囲を含むか否かを判定することと実質的に等価である。
【００４２】
そして、ＦＶ特性調整部７０は、電圧制御発振器４０において設定可能な複数の周波数バンドのうち、周波数差判定部６０により周波数差が閾値以下であると判定された周波数バンドと、周波数差判定部６０により周波数差が閾値超であると判定された周波数バンドとの境界を求める。これは、周波数バンドがＳＳに因る出力発振信号の周波数の変動の全範囲を含むか否かの境界を求めることと実質的に等価である。ＦＶ特性調整部７０は、この求めた境界に基づいて、電圧制御発振器４０における好適な周波数バンドを選択してＦＶ特性を調整する。
【００４３】
周波数差判定部６０は、帰還発振信号と入力信号との間の位相誤差が２πを超える現象（サイクルスリップ）を検出することにより、帰還発振信号と入力信号との間の周波数差が閾値以下であるか否かを判定することができる。
【００４４】
図４は、サイクルスリップについて説明する図である。横軸は、時間である。この図では、上から順に、入力信号の立ち上がりタイミング、帰還発振信号の立ち上がりタイミング、チャージポンプ（ＣＰ）に与えられる電流、帰還発振信号と入力信号との間の本来の位相誤差、および、チャージポンプ（ＣＰ）から見た位相誤差、が示されている。この図に示される例では、入力信号の周波数に対して帰還発振信号の周波数が低く、入力信号の立ち上がりタイミングに対する帰還発振信号の立ち上がりタイミングの遅れは次第に大きくなっていき、ＣＰに与えられる電流量は次第に多くなっていく。しかし、帰還発振信号と入力信号との間の本来の位相誤差が２πに到達してサイクルスリップが生じると、入力信号の立ち上がりタイミングに対する帰還発振信号の立ち上がりタイミングの遅れは一旦小さくなった後に再び次第に大きくなっていき、ＣＰに与えられる電流量は一旦少なくなった後に再び次第に多くなっていく。
【００４５】
入力信号の立ち上がりタイミングと帰還発振信号の立ち上がりタイミングとは交互に現れるべきであるが、何れか一方の信号の立ち上がりタイミングが連続して現れるとサイクルスリップが生じる。周波数差判定部６０は、このようなサイクルスリップを検出することで、帰還発振信号と入力信号との間の周波数差が閾値以下であるか否かを判定する。
【００４６】
図５および図６は、周波数差判定部６０の回路構成例を示す図である。周波数差判定部６０の回路の前段部分（サイクルスリップ検出部分）が図５に示され、後段部分（周波数差判定部分）が図６に示されている。
【００４７】
Ｄフリップフロップ１１１のＲｎ入力端は、ＮＯＲゲート１３３の出力端と接続されている。Ｄフリップフロップ１１１のＤ入力端は、Ｈレベルの信号が入力される。Ｄフリップフロップ１１１は、入力信号INCLKの立ち上がりタイミングでラッチ動作をする。
【００４８】
Ｄフリップフロップ１１２のＲｎ入力端は、リセット指示信号RSTnが入力される。Ｄフリップフロップ１１２のＤ入力端は、Ｄフリップフロップ１１１のＱ出力端と接続されている。Ｄフリップフロップ１１２は、入力信号INCLKの立ち上がりタイミングでラッチ動作をする。
【００４９】
ＮＡＮＤゲート１１３の一方の入力端は、Ｄフリップフロップ１１２のＱＮ出力端と接続されている。ＮＡＮＤゲート１１３の他方の入力端は、Ｄフリップフロップ１１５のＱＮ出力端と接続されている。
【００５０】
セレクタ１１４の一方の入力端は、ＮＡＮＤゲート１１３の出力端と接続されている。セレクタ１１４の他方の入力端は、Ｌレベルの信号が入力される。セレクタ１１４は、ＯＲゲート１３４の出力端から出力される信号の論理レベルに応じて、２つの入力端のうち何れかの入力端に入力される信号と同じレベルの信号を出力端から出力する。
【００５１】
Ｄフリップフロップ１１５のＲｎ入力端は、リセット指示信号RSTnが入力される。Ｄフリップフロップ１１５のＤ入力端は、セレクタ１１４の出力端と接続されている。Ｄフリップフロップ１１５は、入力信号INCLKの立ち上がりタイミングでラッチ動作をする。
【００５２】
Ｄフリップフロップ１１６のＲｎ入力端は、リセット指示信号RSTnが入力される。Ｄフリップフロップ１１６のＤ入力端は、Ｄフリップフロップ１１５のＱ出力端と接続されている。Ｄフリップフロップ１１６は、帰還発振信号FBCLKの立ち上がりタイミングでラッチ動作をする。
【００５３】
Ｄフリップフロップ１２１のＲｎ入力端は、ＮＯＲゲート１３３の出力端と接続されている。Ｄフリップフロップ１２１のＤ入力端は、Ｈレベルの信号が入力される。Ｄフリップフロップ１２１は、帰還発振信号FBCLKの立ち上がりタイミングでラッチ動作をする。
【００５４】
Ｄフリップフロップ１２２のＲｎ入力端は、リセット指示信号RSTnが入力される。Ｄフリップフロップ１２２のＤ入力端は、Ｄフリップフロップ１２１のＱ出力端と接続されている。Ｄフリップフロップ１２２は、帰還発振信号FBCLKの立ち上がりタイミングでラッチ動作をする。
【００５５】
ＮＡＮＤゲート１２３の一方の入力端は、Ｄフリップフロップ１２２のＱＮ出力端と接続されている。ＮＡＮＤゲート１２３の他方の入力端は、Ｄフリップフロップ１２５のＱＮ出力端と接続されている。
【００５６】
セレクタ１２４の一方の入力端は、ＮＡＮＤゲート１２３の出力端と接続されている。セレクタ１２４の他方の入力端は、Ｌレベルの信号が入力される。セレクタ１２４は、ＯＲゲート１３４の出力端から出力される信号の論理レベルに応じて、２つの入力端のうち何れかの入力端に入力される信号と同じレベルの信号を出力端から出力する。
【００５７】
Ｄフリップフロップ１２５のＲｎ入力端は、リセット指示信号RSTnが入力される。Ｄフリップフロップ１２５のＤ入力端は、セレクタ１２４の出力端と接続されている。Ｄフリップフロップ１２５は、帰還発振信号FBCLKの立ち上がりタイミングでラッチ動作をする。
【００５８】
Ｄフリップフロップ１２６のＲｎ入力端は、リセット指示信号RSTnが入力される。Ｄフリップフロップ１２６のＤ入力端は、Ｄフリップフロップ１２５のＱ出力端と接続されている。Ｄフリップフロップ１２６は、帰還発振信号FBCLKの立ち上がりタイミングでラッチ動作をする。
【００５９】
ＡＮＤゲート１３１の一方の入力端は、Ｄフリップフロップ１１１のＱ出力と接続されている。ＡＮＤゲート１３１の他方の入力端は、Ｄフリップフロップ１２１のＱ出力と接続されている。ＩＮＶゲート１３２は、リセット指示信号RSTnを論理反転した信号を出力する。ＮＯＲゲート１３３の一方の入力端は、ＡＮＤゲート１３１の出力端と接続されている。ＮＯＲゲート１３３の他方の入力端は、ＩＮＶゲート１３２の出力端と接続されている。
【００６０】
ＯＲゲート１３４の一方の入力端は、Ｄフリップフロップ１１６のＱ出力端と接続されている。ＯＲゲート１３４の他方の入力端は、Ｄフリップフロップ１２６のＱ出力端と接続されている。
【００６１】
ＯＲゲート１３５の一方の入力端は、Ｄフリップフロップ１１６のＱ出力端と接続されている。ＯＲゲート１３５の他方の入力端は、Ｄフリップフロップ１２６のＱ出力端と接続されている。
【００６２】
Ｄフリップフロップ１１７のＲｎ入力端は、リセット指示信号RSTnが入力される。Ｄフリップフロップ１１７のＤ入力端は、Ｄフリップフロップ１１６のＱ出力端と接続されている。Ｄフリップフロップ１１７は、帰還発振信号FBCLKの立ち上がりタイミングでラッチ動作をする。
【００６３】
Ｄフリップフロップ１２７のＲｎ入力端は、リセット指示信号RSTnが入力される。Ｄフリップフロップ１２７のＤ入力端は、Ｄフリップフロップ１２６のＱ出力端と接続されている。Ｄフリップフロップ１２７は、帰還発振信号FBCLKの立ち上がりタイミングでラッチ動作をする。
【００６４】
Ｄフリップフロップ１３７のＲｎ入力端は、リセット指示信号RSTnが入力される。Ｄフリップフロップ１３７のＤ入力端は、ＯＲゲート１３５の出力端と接続されている。Ｄフリップフロップ１３７は、帰還発振信号FBCLKの立ち上がりタイミングでラッチ動作をする。
【００６５】
ＩＮＶゲート１４１は、Ｄフリップフロップ１３７のＱ出力端から出力される信号を論理反転した信号を出力する。セレクタ１４２の一方の入力端は、ＩＮＶゲート１４１の出力端と接続されている。セレクタ１４２の他方の入力端は、カウンタ１４４の出力端と接続されている。セレクタ１４２は、Ｄフリップフロップ１４３のＱ出力端から出力される信号の論理レベルに応じて、２つの入力端のうち何れかの入力端に入力される信号と同じレベルの信号を出力端から出力する。
【００６６】
Ｄフリップフロップ１４３のＲｎ入力端は、リセット指示信号RSTnが入力される。Ｄフリップフロップ１４３のＤ入力端は、セレクタ１４２の出力端と接続されている。Ｄフリップフロップ１４３は、帰還発振信号FBCLKの立ち上がりタイミングでラッチ動作をする。
【００６７】
カウンタ１４４は、帰還発振信号FBCLKの立ち上がりタイミングでカウントアップ動作をする。カウンタ１４４のカウントアップ動作は、リセット指示信号RSTnにより初期化され、また、Ｄフリップフロップ１３７のＱ出力端から出力される信号がＨレベルとなることでも初期化される。カウンタ１４４は、カウント値が或る閾値に達するまではＬレベルの信号を出力し、カウント値が閾値に達したとき以降はＨレベルの信号を出力する。
【００６８】
このような回路構成を有する周波数差判定部６０の動作は次のとおりであ。動作開始時にリセット指示信号RSTnによって全てのＤフリップフロップおよびカウンタ１４４が初期化される。初期化状態では、全てのＤフリップフロップのＱ出力端から出力される信号はＬレベルであり、全てのＤフリップフロップのＱＮ出力端から出力される信号はＨレベルであり、カウンタ１４４のカウント値は０である。
【００６９】
Ｄフリップフロップ１１１，１２１それぞれのＱ出力端から出力される信号が共にＨレベルになると、ＡＮＤゲート１３１の出力信号がＨレベルになり、ＮＯＲゲート１３３の出力信号がＬレベルになるので、Ｄフリップフロップ１１１，１２１の双方が初期化される。
【００７０】
Ｄフリップフロップ１１１のＱ出力端から出力される信号は、Ｄフリップフロップ１１２により、入力信号INCLKの立ち上がりタイミングでラッチされる。Ｄフリップフロップ１２１のＱ出力端から出力される信号は、Ｄフリップフロップ１２２により、帰還発振信号FBCLKの立ち上がりタイミングでラッチされる。
【００７１】
入力信号INCLKの立ち上がりタイミングと帰還発振信号FBCLKの立ち上がりタイミングとが交互に現れているとき、Ｄフリップフロップ１１１，１２１それぞれのＱ出力端から出力される信号はＬレベルであり、Ｄフリップフロップ１１２，１２２それぞれのＱＮ出力端から出力される信号はＨレベルである。また、ＮＡＮＤゲート１１３，１２３それぞれの出力端から出力される信号はＬレベルであり、セレクタ１１４，１２４それぞれの出力端から出力される信号はＬレベルであり、Ｄフリップフロップ１１５，１２５それぞれのＱＮ出力端から出力される信号はＨレベルである。
【００７２】
入力信号INCLKの立ち上がりタイミングの後に、帰還発振信号FBCLKの立ち上がりタイミングが現れることなく、入力信号INCLKの立ち上がりタイミングが続けて現れたとき（すなわち、帰還発振信号FBCLKが遅い場合）、Ｄフリップフロップ１１１のＱ出力端から出力される信号はＨレベルであるので、Ｄフリップフロップ１１２のＱＮ出力端から出力される信号はＬレベルになる。そして、ＮＡＮＤゲート１１３の出力端から出力される信号はＨレベルになり、セレクタ１１４の出力端から出力される信号はＨレベルになり、Ｄフリップフロップ１１５のＱＮ出力端から出力される信号はＬレベルになり、Ｄフリップフロップ１１５のＱ出力端から出力される信号はＨレベルになる。その後の帰還発振信号FBCLKの立ち上がりタイミングで、Ｄフリップフロップ１１６のＱ出力端から出力される信号CSslowはＨレベルになる。この信号CSslowがＨレベルになることは、帰還発振信号FBCLKが遅いことに因りサイクルスリップが生じたことを表している。
【００７３】
逆に、帰還発振信号FBCLKの立ち上がりタイミングの後に、入力信号INCLKの立ち上がりタイミングが現れることなく、帰還発振信号FBCLKの立ち上がりタイミングが続けて現れたとき（すなわち、帰還発振信号FBCLKが早い場合）、Ｄフリップフロップ１２１のＱ出力端から出力される信号はＨレベルであるので、Ｄフリップフロップ１２２のＱＮ出力端から出力される信号はＬレベルになる。そして、ＮＡＮＤゲート１２３の出力端から出力される信号はＨレベルになり、セレクタ１２４の出力端から出力される信号はＨレベルになり、Ｄフリップフロップ１２５のＱＮ出力端から出力される信号はＬレベルになり、Ｄフリップフロップ１２５のＱ出力端から出力される信号はＨレベルになる。その後の帰還発振信号FBCLKの立ち上がりタイミングで、Ｄフリップフロップ１２６のＱ出力端から出力される信号CSfastはＨレベルになる。この信号CSfastがＨレベルになることは、帰還発振信号FBCLKが早いことに因りサイクルスリップが生じたことを表している。
【００７４】
信号CSslowまたは信号CSfastがＨレベルになると、ＯＲゲート１３４から出力される信号はＨレベルになり、セレクタ１１４，１２４における入力選択が変化する。これにより、信号CSslowおよび信号CSfastの双方ともＬレベルになる。信号CSslowまたは信号CSfastがＨレベルである期間は、帰還発振信号FBCLKの２周期分である。
【００７５】
信号CSslowがＨレベルになると、その後の帰還発振信号FBCLKの立ち上がりタイミングでＤフリップフロップ１１７のＱ出力端から出力される信号はＨレベルになる。Ｄフリップフロップ１１７のＱ出力端から出力される信号がＨレベルになることは、帰還発振信号FBCLKが遅いことに因りサイクルスリップが生じたことを表している。
【００７６】
信号CSfastがＨレベルになると、その後の帰還発振信号FBCLKの立ち上がりタイミングでＤフリップフロップ１２７のＱ出力端から出力される信号はＨレベルになる。Ｄフリップフロップ１２７のＱ出力端から出力される信号がＨレベルになることは、帰還発振信号FBCLKが早いことに因りサイクルスリップが生じたことを表している。
【００７７】
信号CSslowまたは信号CSfastがＨレベルになると、ＯＲゲート１３５から出力される信号はＨレベルになり、その後の帰還発振信号FBCLKの立ち上がりタイミングでＤフリップフロップ１３７のＱ出力端から出力される信号はＨレベルになる。Ｄフリップフロップ１３７のＱ出力端から出力される信号がＨレベルになることは、帰還発振信号FBCLKが早いか遅いかに拘わらずサイクルスリップが生じたことを表している。Ｄフリップフロップ１３７のＱ出力端から出力される信号がＨレベルである期間は、帰還発振信号FBCLKの２周期分である。
【００７８】
Ｄフリップフロップ１３７のＱ出力端から出力される信号がＨレベルになると、カウンタ１４４は初期化され、カウンタ１４４のカウント値は０になる。このとき、カウンタ１４４のカウント値は閾値に達していないので、カウンタ１４４から出力される信号はＬレベルであり、Ｄフリップフロップ１４３のＱ出力端から出力される信号LOCKはＬレベルである。信号LOCKがＬレベルである期間にセレクタ１４２から出力される信号は、カウンタ１４４から出力される信号である。
【００７９】
カウンタ１４４は、帰還発振信号FBCLKの立ち上がりタイミングでカウントアップ動作をする。カウンタ１４４のカウント値が閾値に達するより前に、Ｄフリップフロップ１３７のＱ出力端から出力される信号が再びＨレベルになると、カウンタ１４４は再初期化される。したがって、この場合には、信号LOCKがＬレベルである状態が継続することになる。
【００８０】
Ｄフリップフロップ１３７のＱ出力端から出力される信号が再びＨレベルになるより前に、カウンタ１４４のカウント値が閾値に達すると、カウンタ１４４から出力される信号はＨレベルに転じ、信号LOCKはＨレベルに転じる。信号LOCKがＨレベルである期間にセレクタ１４２から出力される信号は、Ｄフリップフロップ１３７のＱ出力端から出力される信号がＩＮＶゲート１４１により論理反転された信号である。
【００８１】
このように、周波数差判定部６０は、信号LOCKがＨレベルになるか否かにより、帰還発振信号FBCLKと入力信号INCLKとの間の周波数差が閾値以下であるか否かを判定することができる。カウンタ１４４における閾値は、周波数差に関する閾値に相当する。カウンタ１４４における閾値を変更することは、帰還発振信号FBCLKと入力信号INCLKとがロック状態であると判断する際の基準となるサイクルスリップ不発生期間の長さを変更することに相当する。サイクルスリップ不発生期間が帰還発振信号FBCLKの周期の１０倍であることは、帰還発振信号FBCLKと入力信号INCLKとの間の周波数差が１０％未満であることに相当する。
【００８２】
ＦＶ特性調整部７０は、電圧制御発振器４０において設定可能な複数の周波数バンドのうちから、周波数差判定部６０による判定の結果に基づいて、帰還発振信号と入力信号との間の周波数差が閾値以下であるか否かの境界を求めて、電圧制御発振器４０における好適な周波数バンドを選択する。境界の求め方および好適な周波数バンドの選択方法は、様々な態様があり得る。以下では、図３に示された９個の周波数バンドＢ１〜Ｂ９を例にして、境界の求め方および好適な周波数バンドの選択の方法を説明する。
【００８３】
境界を求める第１の方法は、高周波側から低周波側へ順に並べられた複数の周波数バンドの一方側から順に、帰還発振信号と入力信号との間の周波数差が閾値以下であるか否かを周波数差判定部６０により判定して、これにより境界を求める方法である。図３に示された９個の周波数バンドＢ１〜Ｂ９を例にすると、周波数差判定部６０により、先ず周波数バンドＢ１について周波数差が閾値超であると判定され、次に周波数バンドＢ２について周波数差が閾値以下であると判定され、続いて周波数バンドＢ３〜Ｂ８それぞれについて周波数差が閾値以下であると判定され、最後に周波数バンドＢ９について周波数差が閾値超であると判定される。これらの判定結果から、周波数バンドＢ２，Ｂ８が境界にあることが分かる。
【００８４】
境界を求める第２の方法は、高周波側から低周波側へ順に並べられた複数の周波数バンドの一方側から順に周波数差が閾値以下であるか否かを周波数差判定部６０により判定するとともに、他方の側からも順に周波数差が閾値以下であるか否かを周波数差判定部６０により判定して、これにより境界を求める方法である。図３に示された９個の周波数バンドＢ１〜Ｂ９を例にすると、周波数差判定部６０により、周波数バンドＢ１について周波数差が閾値超であると判定され、次に周波数バンドＢ２について周波数差が閾値以下であると判定される。続いて、周波数差判定部６０により、周波数バンドＢ９について周波数差が閾値超であると判定され、次に周波数バンドＢ８について周波数差が閾値以下であると判定される。これらの判定結果から、周波数バンドＢ２，Ｂ８が境界にあることが分かる。
【００８５】
境界を求める第３の方法は、高周波側から低周波側へ順に並べられた複数の周波数バンドの一方側から順に周波数差が閾値以下であるか否かを周波数差判定部６０により判定して一方の境界を求め、その後、その境界にある周波数バンドから所定数だけ先の周波数バンドの前後において周波数差が閾値以下であるか否かを周波数差判定部６０により判定して他方の境界を求める方法である。図３に示された９個の周波数バンドＢ１〜Ｂ９を例にすると、周波数差判定部６０により、周波数バンドＢ１について周波数差が閾値超であると判定され、次に周波数バンドＢ２について周波数差が閾値以下であると判定される。これにより、周波数バンドＢ２が一方の境界にあることが分かる。その後、この周波数バンドＢ２から例えば５つだけ先の周波数バンドＢ７の前後において、周波数差が閾値以下であるか否かを周波数差判定部６０により判定していく。すなわち、周波数差判定部６０により、周波数バンドＢ７について周波数差が閾値以下であると判定されると、次に、先の周波数バンドＢ８について周波数差が閾値以下であると判定され、最後に周波数バンドＢ９について周波数差が閾値超であると判定される。これにより、周波数バンドＢ８が他方の境界にあることが分かる。なお、周波数差判定部６０により、周波数バンドＢ７について周波数差が閾値超であると判定された場合、前の周波数バンドＢ６，Ｂ５，・・・の順に周波数差が閾値以下であるか否かが判定されていく。
【００８６】
好適な周波数バンドを選択する第１の方法は、２つの境界（高周波側の境界、低周波側の境界）の双方に基づいて、複数の周波数バンドのうちから何れかの好適な周波数バンドを選択する方法である。図３に示された９個の周波数バンドＢ１〜Ｂ９を例にすると、一方の境界（周波数バンドＢ２）および他方の境界（周波数バンドＢ８）の何れからも十分に離れていて、ＶＴドリフトマージンを十分に確保することができる周波数バンドを選択する。好適には、２つの境界の間の中央にある周波数バンドＢ５を選択する。
【００８７】
好適な周波数バンドを選択する第２の方法は、２つの境界（高周波側の境界、低周波側の境界）のうちの何れか一方に基づいて、複数の周波数バンドのうちから何れかの好適な周波数バンドを選択する方法である。図３に示された９個の周波数バンドＢ１〜Ｂ９を例にすると、一方の境界（周波数バンドＢ２）および他方の境界（周波数バンドＢ８）の何れか一方から十分に離れていて、ＶＴドリフトマージンを十分に確保することができる周波数バンドを選択する。なお、上記の境界を求める第１〜第３の方法では、２つの境界（Ｂ２、Ｂ８）を求めているが、この好適な周波数バンドを選択する第２の方法と組み合わせる場合は、何れか一方の境界のみを求めてもよい。
【００８８】
以上のように、本実施形態のＰＬＬ回路１は、電圧制御発振器４０のＦＶ特性をより好適に設定することができる。
【００８９】
これまで電圧制御発振器としてＬＣ-ＶＣＯを用いる場合について説明した。しかし、本発明は、図１に示されるＰＬＬ回路１において、入力される制御電圧値ＶＣに基づいて設定される遅延を有する複数個の遅延素子がリング状に接続されたリングオシレータを含む電圧制御発振器を用いる場合にも適用することができる。この電圧制御発振器は、このリングオシレータの発振現象により、制御電圧値ＶＣに応じた周波数を有する発振信号を出力する。この電圧制御発振器も、複数の周波数バンドのうちから何れかの周波数バンドが選択されることによって、周波数と制御電圧値との間のＦＶ特性が可変である。
【００９０】
一般に、リングオシレータを含む電圧制御発振器は、前述したようなＬＣ-ＶＣＯに比べて、ＦＶ特性の傾きが大きく、ＶＴドリフトマージンを十分に確保することが容易である。一方で、リングオシレータを含む電圧制御発振器は、高速動作させたときのジッタが大きくなる傾向がある。この電圧制御発振器は、大きなジッタが許容される数Ｇｂｐｓ程度のシステムにおいては大きなＳＳをかけることができるので好適である。
【００９１】
図７は、電圧制御発振器４０Ａの一回路例を示す図である。電圧制御発振器４０Ａは、図１に示されるＰＬＬ回路１において電圧制御発振器４０に替えて用いられ得る。この図に示される回路例では、電圧制御発振器４０Ａは、リングオシレータＲＯ、カレントミラー回路ＣＭ、カレントバンク回路ＣＢ、および、制御スイッチとしてのＮＭＯＳトランジスタＭ３０を含む。
【００９２】
リングオシレータＲＯは、複数個（この図では７個）の遅延素子Ｄ１〜Ｄ７がリング状に接続された構成を有する。遅延素子Ｄ１〜Ｄ７は、インバータ回路であってもよいし、差動バッファであってもよい。遅延素子Ｄ１〜Ｄ７それぞれの遅延は、カレントミラー回路ＣＭから与えられる駆動電流ＩROにより設定される。
【００９３】
カレントミラー回路ＣＭは、ＰＭＯＳトランジスタＭ３３、ＰＭＯＳトランジスタＭ３４、アンプＡ３０、キャパシタＣ３０および抵抗器Ｒ３０を含む。ＰＭＯＳトランジスタＭ３３，Ｍ３４それぞれのソースは、電源電圧ＶＤＤが入力される。ＰＭＯＳトランジスタＭ３３のドレインは、アンプＡ３０の非反転入力端子と接続されている。ＰＭＯＳトランジスタＭ３４のドレインは、アンプＡ３０の反転入力端子と接続されており、また、リングオシレータＲＯの遅延素子Ｄ１〜Ｄ７それぞれに対して駆動電流を与える。アンプＡ３０の出力端子は、ＰＭＯＳトランジスタＭ３３，Ｍ３４それぞれのゲートと接続され、また、キャパシタＣ３０および抵抗器Ｒ３０を介してＰＭＯＳトランジスタＭ３３のドレインと接続されている。
【００９４】
カレントバンク回路ＣＢは、互いに並列的に設けられた複数個（この図では３個）のユニットＵ１〜Ｕ３を含む。各ユニットは、スイッチＳＷ３０、ＮＭＯＳトランジスタＭ３１、ＮＭＯＳトランジスタＭ３２、キャパシタＣ３１およびキャパシタＣ３２を含む。ＮＭＯＳトランジスタＭ３１のドレインは、スイッチＳＷ３０を介してＰＭＯＳトランジスタＭ３３のドレインと接続されている。ＮＭＯＳトランジスタＭ３１のソースは、ＮＭＯＳトランジスタＭ３２のドレインと接続されている。ＮＭＯＳトランジスタＭ３２のソースは、接地電位とされている。キャパシタＣ３１の一端はＮＭＯＳトランジスタＭ３１のゲートと接続され、キャパシタＣ３１の他端は接地電位とされている。キャパシタＣ３２の一端はＮＭＯＳトランジスタＭ３２のゲートと接続され、キャパシタＣ３２の他端は接地電位とされている。ＮＭＯＳトランジスタＭ３１のゲートは、バイアス電圧ＶＢ１が入力される。ＮＭＯＳトランジスタＭ３２のゲートは、バイアス電圧ＶＢ２が入力される。各ユニットＵ１のスイッチＳＷ３０は、ＦＶ特性制御信号の値に応じてオン／オフの状態が設定される。
【００９５】
制御スイッチとしてのＮＭＯＳトランジスタＭ３０のドレインは、ＰＭＯＳトランジスタＭ３３のドレインと接続されている。ＮＭＯＳトランジスタＭ３０のソースは接地電位とされている。ＮＭＯＳトランジスタＭ３０のゲートは、制御電圧値ＶＣが入力される。
【００９６】
この電圧制御発振器４０Ａでは、ＦＶ特性制御信号によりカレントバンク回路ＣＢの３ビットのスイッチＳＷ３０のオン／オフが設定されることで、カレントバンク回路ＣＢを流れる電流の量ＩDIGが設定される。この電流量ＩDIGの設定により、カレントミラー回路ＣＭのＰＭＯＳトランジスタＭ３３，Ｍ３４それぞれに流れる電流の量ＩROが設定され、ＰＭＯＳトランジスタＭ３４のドレインからリングオシレータＲＯの遅延素子Ｄ１〜Ｄ７それぞれに対して与えられる駆動電流の量ＩROが設定される。これにより、周波数バンドが選択される。
【００９７】
また、電圧制御発振器４０Ａでは、制御スイッチであるＮＭＯＳトランジスタＭ３０のゲートに与えられる制御電圧値ＶＣにより、このＮＭＯＳトランジスタＭ３０に流れる電流の量ＩANAが調整される。この電流量ＩANAの調整により、リングオシレータＲＯの遅延素子Ｄ１〜Ｄ７それぞれに対して与えられる駆動電流の量ＩROが調整される。これにより、制御電圧値ＶＣに応じた発振周波数に調整される。
【００９８】
なお、本実施形態のＰＬＬ回路は、テレビ受信器およびモニタ装置などの表示装置に用いられるディスプレイ・インターフェース、ならびに、カメラおよびビデオなどの撮像装置に用いられるカメラ・インターフェースなどの、高精細度の映像信号を伝送する映像伝送インターフェースに適用され得る。一般的に、上述したような映像伝送インターフェースが用いられる電子機器では、その重量を軽くするために表面を金属で覆うことがなく、その一方で、トータルのコストを抑えるために基板やケーブルをしっかりと電磁シールドすることもできない。それ故、人体や周辺の電子機器への電磁波の影響を低減するために、他の通信インターフェースに比べて比較的大きな変調強度（±１％以上）のＳＳクロックが求められる。本実施形態のＰＬＬ回路、電圧制御発振器のＦＶ特性をより好適に設定することができるので、上述したような映像伝送インターフェースに適用しても、人体や周辺の電子機器への電磁波の影響を低減するために他の通信インターフェースに比べて比較的大きな変調強度（±１％以上）のＳＳクロックを生成することができる。
【符号の説明】
【００９９】
１…ＰＬＬ回路、１０…位相比較器、２０…チャージポンプ、３０…ループフィルタ、３１…抵抗器、３２…キャパシタ、３３…キャパシタ、３４…バッファ、４０，４０Ａ…電圧制御発振器、５０…分周器、６０…周波数差判定部、７０…ＦＶ特性調整部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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