(57)【要約】【課題】本発明が解決しようとする課題は、高周波利得の劣化を防止し、高出力な半導体装置を実現することである。【解決手段】  半導体基板上に設けられた半導体積層構造と、前記半導体積層構造上に設けられ、庇部と、前記庇部を支持する柱部と、を有するゲート電極と、前記ゲート電極を挟んで設けられた、ソース電極及びドレイン電極と、前記半導体積層構造に設けられた第１絶縁膜と、前記ゲート電極と、前記ソース電極及びドレイン電極と、に設けられた第２絶縁膜と、を有し、前記庇部の端部は、前記ソース電極及びドレイン電極のいずれかの電極の近傍にまで延長された形状であって、前記第２絶縁膜と、前記第１絶縁膜と、前記ゲート電極と、前記ソース電極またはドレイン電極のいずれかの電極により、エアギャップが形成されていることを特徴とする。【選択図】図１
2020057642.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた複数の窒化物半導体層から成る半導体積層構造と、
前記半導体積層構造上に設けられ、庇部と、前記庇部を支持する柱部と、を有するゲート電極と、
前記半導体積層構造上に設けられ、ゲート電極を挟んで設けられた、ソース電極及びドレイン電極と、
前記半導体積層構造に設けられた第１絶縁膜と、
前記ゲート電極と、前記ソース電極及びドレイン電極と、に設けられた第２絶縁膜と、を有し、
前記庇部の端部は、前記ソース電極及びドレイン電極のいずれかの電極の近傍にまで延長された形状であって、
前記第２絶縁膜と、前記第１絶縁膜と、前記ゲート電極と、前記ソース電極またはドレイン電極のいずれかの電極により、エアギャップが形成されていることを特徴とする、
半導体装置。
【請求項２】
前記庇部と、前記ソース電極及びドレイン電極のいずれかの電極との最短距離が１００ｎｍ以下であることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記ソース電極または前記ドレイン電極の側面が、前記庇部の側面の延長面上にあるか、または、前記庇部と前記半導体積層構造との間に入り込んだ構造であることを特徴とする、請求項１または請求項２のいずれか１項に記載の半導体装置。
【請求項４】
前記エアギャップ内にある、前記半導体積層構造に設けられた前記第１絶縁膜及び前記第２絶縁膜を合わせた厚さは、前記エアギャップが形成されていない前記半導体積層構造に設けられた前記第１絶縁膜及び前記第２絶縁膜の厚さよりも、薄いことを特徴とする、請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
基板上に設けられた半導体積層構造に、第１絶縁膜を設ける工程と、
前記第１絶縁膜をエッチングし、前記半導体積層構造に、ゲート電極、ソース電極、及びドレイン電極を設ける工程と、
さらに前記第１絶縁膜、前記ゲート電極、前記ソース電極、及び前記ドレイン電極に第２絶縁膜を設ける工程と、
を有し、
前記ゲート電極は、庇部と、庇部を支持する柱部とを備え、
前記庇部は、前記ソース電極または前記ドレイン電極のいずれかの近傍に達し、
前記第２絶縁膜は、前記庇部と、前記庇部に最も近い前記ソース電極または前記ドレイン電極のいずれかの電極との空隙を埋めるように設けられ、
さらに前記第２絶縁膜と、前記第１絶縁膜と、前記ゲート電極と、前記ソース電極と、前記ドレイン電極は、前記第２絶縁膜と、前記第１絶縁膜と、前記ゲート電極と、前記ソース電極または前記ドレイン電極のいずれかの電極により、エアギャップが形成されるように設けられることを特徴とする、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置と、半導体製造方法に関する。
【背景技術】
【０００２】
ＧａＮ系化合物半導体素子では、高周波領域での動作を実現するためにゲート電極のゲート長を短くかつ、表面積を増大させる方法（例えば図６にあるように断面をＴ型形状や、Ｙ型形状にするなど）が採用されている。しかしながら、前記ゲート電極を用いても高周波利得の劣化を防止するには不十分である。従来構造（図６）では、ドレイン電極５０とゲート電極３０間に絶縁膜が存在するため両電極間で寄生容量Ｃｇｄが生じ、高周波利得の劣化に繋がることが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２５３４８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、高周波利得の劣化を防止し、高出力な半導体装置を実現することである。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、実施形態の半導体装置は、半導体基板上に設けられた半導体積層構造と、前記半導体積層構造上に設けられ、庇部と、前記庇部を支持する柱部と、を有するゲート電極と、前記ゲート電極を挟んで設けられた、ソース電極及びドレイン電極と、前記半導体積層構造に設けられた第１絶縁膜と、前記ゲート電極と、前記ソース電極及びドレイン電極と、に設けられた第２絶縁膜と、を有し、前記庇部の端部は、前記ソース電極及びドレイン電極のいずれかの電極の近傍にまで延長された形状であって、前記第２絶縁膜と、前記第１絶縁膜と、前記ゲート電極と、前記ソース電極またはドレイン電極のいずれかの電極により、エアギャップが形成されていることを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】本実施形態にかかる半導体装置の全体の構造を表す図。
【図２】本実施形態にかかる半導体装置の構造を表す図。
【図３】本実施形態に係る半導体装置の構造を表す図。
【図４】本実施形態に係る半導体装置のゲート電極を説明する図。
【図５】本実施形態に係る半導体装置の製造方法を説明する図。
【図６】従来の半導体装置の構造を表す図。
【図７】従来の半導体装置の構造を表す図。
【発明を実施するための形態】
【０００７】
以下、半導体装置について、図面に基づき説明する。
【０００８】
図１は、本実施形態に係る半導体装置１００を模式的に示す上面図である。基板１０には、半導体積層構造２０が設けられている。その上に、半導体素子として、例えばゲート電極３０、ソース電極４０およびドレイン電極５０を有する高電子移動度トランジスタ（ＨＥＭＴ）がほぼ平行に設けられている。
ソース電極４０およびドレイン電極５０は、ゲート電極３０の両側に位置している。
【０００９】
図２は、図１のＸで囲んだ部分を拡大したものである。従来は図７のように、ソース電極４０およびドレイン電極５０はゲート電極３０と離間して設けられていたが、図２に示す本実施形態では、ゲート電極３０とドレイン電極５０が重なるような構造となっている。
【００１０】
図３は、図２で示されているＹ−Ｙ′の断面図である。
【００１１】
基板１０の上に、半導体積層構造２０が設けられている。半導体積層構造２０の上には、ゲート電極３０が設けられており、ゲート電極３０を挟んで、ソース電極４０とドレイン電極５０が設けられている。
【００１２】
半導体積層構造２０及び、ゲート電極３０、ソース電極４０、ドレイン電極５０といった各電極は、第１絶縁膜６１または第２絶縁膜６２、もしくはそれら２つの絶縁膜に覆われている。
【００１３】
基板１０は、珪素（Ｓｉ）、炭化珪素（ＳｉＣ）、サファイア、窒化ガリウム（ＧａＮ）、ダイヤモンド等が用いられる。ただし、本実施形態において、これらに限定されるものではない。
【００１４】
半導体積層構造２０は、基板１０の一面に設けられる。少なくともＧａＮ層及びＡｌＧａＮ層を含んだ化合物半導体の積層構造である。
【００１５】
ゲート電極３０は、半導体積層構造２０にショットキー接触により、設けられる。図４は、図３に示されているゲート電極３０を説明する図である。ゲート電極３０は、図４に示されるように、庇部３０aと、庇部３０aを支持する柱部３０ｂと、を備えている。庇部３０aは、柱部３０ｂより幅が広く、ソース電極４０及びドレイン電極５０の方向に延びており、断面形状は例えばアルファベットの「Ｔ」や「Ｙ」等のような形をしている。この庇部３０aのうち、ソース電極４０に一番近い部分を端部３０ｅｓ、ドレイン電極５０に一番近い部分を端部３０ｅｄとする。また、庇部３０aの柱部３０ｂとは反対の面を第１面とし、Ａ１とする。半導体積層構造２０に面している部分を第２面とし、ソース電極４０側をＡ２ｓ、ドレイン電極側をＡ２ｄとする。
【００１６】
図３においては、庇部３０aとドレイン電極５０は一部重なった構造をしており、ドレイン電極５０が、端部３０ｅｄと半導体積層構造２０との間に入り込んだ構造となっている。
【００１７】
ソース電極４０及びドレイン電極５０は、半導体積層構造２０に、オーミック接触により、設けられる。
【００１８】
図３に示すように、半導体積層構造２０上の、ゲート電極３０、ソース電極４０及びドレイン電極５０といった各電極が設けられていない部分は、第１絶縁膜６１で覆われている。さらに、第１絶縁膜６１上と、ゲート電極３０の露出している部分の一部または全部、ドレイン電極５０の露出している部分の一部または全部、ソース電極４０の露出している部分は、第２絶縁膜６２に覆われている。
【００１９】
ゲート電極３０の庇部３０ａと、ドレイン電極５０の間の空隙は、第２絶縁膜６２によって埋められている。そのため第１絶縁膜６１、ゲート電極３０、ドレイン電極５０、第２絶縁膜６２に囲まれるように、エアギャップ７０が形成される。
【００２０】
エアギャップ７０内は、図３では、ドレイン電極５０の側面と、ゲート電極３０の庇部３０aの第２面（図４のＡ２ｄ）が第２絶縁膜６２で覆われた構造となっている。それ以外の部分が第２絶縁膜６２で覆われることもある。
【００２１】
なお、図３は本実施形態に係る半導体装置の一例であるが、図３と異なる構造でも同様の効果を得ることはできる。このとき、少なくともドレイン電極５０の側面の一部と、ゲート電極３０の庇部３０aの第２面（図４のＡ２ｄ）の一部が、第２絶縁膜６２で覆われた構造となっていればよい。
【００２２】
例えば、図３では、ドレイン電極５０の側面は、端部３０ｅｄと半導体積層構造２０との間に入り込んだ構造となっていたが、端部３０ｅｄの側面の延長面上にあるか、端部３０ｅｄより外側にあっても良い。端部３０ｅｄとドレイン電極５０の最も近い部分の距離ｄ（ｄ）が、ｄ（ｄ）≦１００ｎｍであり、さらにゲート電極３０、ドレイン電極５０、第１絶縁膜６１、第２絶縁膜６２により、エアギャップ７０が形成されていればよい。ｄ（ｄ）が大きすぎると、ゲート電極３０上の第２絶縁膜６２と、ドレイン電極５０条の第２絶縁膜６２がつながらず、エアギャップ７０が形成されないおそれがある。
【００２３】
また図３では、ゲート電極３０の庇部３０aは、ドレイン電極５０側のみに長く延びているが、ソース電極４０側のみに延びていても同様の効果が得られるし、ソース電極４０側とドレイン電極５０側の２方向に延びていると、なお良い。。この場合も、端部３０ｅｓと、ソース電極４０の最も近い部分の距離ｄ（ｓ）についてｄ（ｓ）≦１００ｎｍであり、さらにゲート電極３０、ソース電極４０、第１絶縁膜６１、第２絶縁膜６２により、エアギャップ７０が形成されていればよい。
【００２４】
次に、本実施形態の半導体装置の製造方法について説明する。
【００２５】
初めに、基板１０（図５（ａ））に半導体積層構造２０を積層する（図５（ｂ））。基板１０は、珪素（Ｓｉ）、炭化珪素（ＳｉＣ）、サファイア、窒化ガリウム（ＧａＮ）、ダイヤモンド等が用いられる。ただし、本実施形態において、これらに限定されるものではない。この基板１０に、例えばＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等によりＧａＮ層を設け、さらに同じ方法でＡｌＧａＮ層を設けることで、半導体積層構造２０を積層する。この半導体積層構造２０はＧａＮ系化合物半導体であればよく、さらにＧａＮ層やＡｌＧａＮ層を含んでいても良いし、他の半導体層を含んでいても良い。
【００２６】
次に、半導体積層構造２０に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などの蒸着法により、ＳｉＮ膜を成膜し、第１絶縁膜６１を設ける（図５（ｃ））。
【００２７】
続いて、第１絶縁膜６１を例えばＩＣＰ−ＲＩＥによりエッチングし、半導体積層構造２０にゲート電極３０、ソース電極４０及びドレイン電極５０を設ける（図５（ｄ））。ゲート電極３０は、Ｔｉ、Ｐｔ、Ｎｉ、Ａｕのうちのいずれかから成る合金であり、ショットキー接触により、設けられる。また、ソース電極４０及びドレイン電極５０は、Ｔｉ、Ｐｔ、Ａｕのうちのいずれかから成る合金であり、オーミック接触により、設けられる。ゲート電極３０、ソース電極４０及びドレイン電極５０は、これらの電極を作成するために設けた金属層を熱処理（アロイ処理）することによって、形成される。
【００２８】
更に、これら半導体積層構造２０と、ゲート電極３０、ソース電極４０及びドレイン電極５０に、例えばスパッタ法、ＰＥＣＶＤ(Plasma Enhanced Chemical Vapor Deposition)法により、ＳｉＮ膜を成膜し、第２絶縁膜６２を設ける（図５（ｅ））。これにより、ゲート電極３０の庇部３０aの第１面（図４のＡ１）やソース電極４０の露出している部分などに第２絶縁膜６２が設けられる。また、ゲート電極３０とドレイン電極５０の間の空隙や、その奥にも、第２絶縁膜６２が入り込む。このようにして、ゲート電極３０とドレイン電極５０、第１絶縁膜６１に囲まれ、その内側を第２絶縁膜６２に覆われるようにエアギャップ７０が形成される。第２絶縁膜６２はエアギャップすべてを覆っている必要はないが、少なくとも、庇部３０aの第２面（図４のＡ２ｄ）の一部や、ドレイン電極５０の側面の一部を覆う。エアギャップ７０内の第１絶縁膜６１上に第２絶縁膜６２が設けられることもあるが、その厚さは、エアギャップ７０を形成しないソース電極４０とゲート電極３０の間に設けられる第２絶縁膜６２よりも薄い。
【００２９】
本実施形態によれば、ゲート電極３０と、ゲート電極３０の庇部３０ａに近いソース電極４０及びドレイン電極５０との空隙小さくし、を第２絶縁膜６２で埋めることで、半導体積層構造２０、ゲート電極３０、ドレイン電極５０、第２絶縁膜６２に囲まれるようにエアギャップ７０が形成される。このような構造を採用することで、ゲート電極３０とドレイン電極５０がコンデンサの役割をして各電極に電子が留まるのを防ぐため、ゲート電極３０と、ソース電極４０及びドレイン電極５０との間で発生する寄生容量Ｃを最小限に抑え、高周波利得の高い半導体を製造することが可能となる。
【００３０】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、そのほかの様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３１】
１０  基板、
２０  半導体積層構造、
３０  ゲート電極、
４０  ソース電極、
５０  ドレイン電極、
６１  第１絶縁膜、
６２  第２絶縁膜、
７０  エアギャップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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