(57)【要約】【課題】所望の設計値に対する抵抗値の精度の高い受動素子を内蔵したセラミック積層基板を得ること。【解決手段】セラミック積層基板１００は、積層された複数のセラミック層１０と、複数のセラミック層１０のうち隣り合う第１のセラミック層と第２のセラミック層との間に挟まれて配置されて電気的に独立した複数の内部導体膜と、第１のセラミック層と第２のセラミック層との間に挟まれて配置され、２つの内部導体膜に接触する薄膜からなる受動素子の回路がガラス基板６２上に成膜されたガラスチップ６０と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
積層された複数のセラミック層と、
前記複数のセラミック層のうち隣り合う第１のセラミック層と第２のセラミック層との間に挟まれて配置されて電気的に独立した複数の内部導体膜と、
前記第１のセラミック層と前記第２のセラミック層との間に挟まれて配置され、前記複数の内部導体膜のうちの２つの前記内部導体膜に接触する薄膜からなり受動素子を構成する回路と、前記回路が成膜されたガラス基板とを有するガラスチップと、
を備えることを特徴とするセラミック積層基板。
【請求項２】
前記ガラス基板は、前記第２のセラミック層における前記第１のセラミック層側の面に設けられた凹部に配置されており、前記第２のセラミック層の面内方向において側面が前記第２のセラミック層から離間していること、
を特徴とする請求項１に記載のセラミック積層基板。
【請求項３】
前記回路は、抵抗膜であること、
を特徴とする請求項１または２に記載のセラミック積層基板。
【請求項４】
前記回路は、下部電極と誘電体層と上部電極とが積層されていること、
を特徴とする請求項１または２に記載のセラミック積層基板。
【請求項５】
受動素子の回路を構成する薄膜をガラス基板の一方の面上に成膜してガラスチップを形成する第１工程と、
未焼成の第１のセラミック層の一面上に電気的に独立した複数の内部導体膜を薄膜プロセスにより形成する第２工程と、
前記受動素子の回路を構成する薄膜を前記複数の内部導体膜のうちの２つの前記内部導体膜に接触させた状態で前記第１のセラミック層の一方の面上に前記ガラスチップを配置するとともに、少なくとも未焼成の第２のセラミック層を前記第１のセラミック層の一方の面上に積層し、未焼成のセラミック積層体を形成する第３工程と、
前記未焼成のセラミック積層体を焼結する第４工程と、
を含むことを特徴とするセラミック積層基板の製造方法。
【請求項６】
前記第３工程では、前記未焼成の第２のセラミック層に前記ガラス基板の前記一方の面を対向させて、前記未焼成の第１のセラミック層と前記未焼成の第２のセラミック層とを積層すること、
を特徴とする請求項５に記載のセラミック積層基板の製造方法。
【請求項７】
前記ガラス基板を、前記第２のセラミック層における前記第１のセラミック層側の面に設けられた凹部に配置し、前記第２のセラミック層の面内方向において前記ガラス基板の側面を前記第２のセラミック層から離間させること、
を特徴とする請求項６に記載のセラミック積層基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路を構成する導体層と抵抗体とを内層に有するセラミック積層基板およびセラミック積層基板の製造方法に関する。
【背景技術】
【０００２】
近年、移動体通信端末機器などの電子装置においては、小型化および高機能化が求められている。このため、電子装置に用いられる半導体チップなどの各種実装部品を搭載する回路基板についても、配線の微細化と多層化とによる高密度および高集積化が図られている。電子装置では、複数のセラミック層が積層された積層体の内部に必要な回路を構成する配線パターンが配設され、且つ、表面に各種の実装部品を実装することが可能なセラミック積層基板が広く使用されるようになっている。
【０００３】
このようなセラミック積層基板においては、表面または内層に抵抗回路などの受動素子を内蔵する場合がある。設計どおりの回路をセラミック積層基板に製造するためには、セラミック積層基板に内蔵される抵抗回路の抵抗値の公差は小さいことが望ましい。一般的に、抵抗体を内蔵するセラミック積層基板は、内層となる未焼成のセラミック層にペーストをスクリーン印刷して抵抗膜を形成し、抵抗膜の両端に導体膜を接続し、他のセラミック層を積層および焼成することにより形成される。
【０００４】
しかしながら、スクリーン印刷により抵抗膜を形成する場合には、抵抗膜のパターン端のがたつきおよび抵抗膜の膜厚の不均一性が問題となっていた。このため、所望の抵抗値を有する抵抗体を安定して得ることが困難であった。特に、低い抵抗値を有する低抵抗回路を形成する場合には、抵抗膜の線路方向の寸法を短くしつつ、細長い形状を印刷しなければならず、形成がさらに困難であった。
【０００５】
これに対して、特許文献１では、抵抗膜の膜厚を線路長とした抵抗体を形成して、セラミック積層基板の内部において抵抗回路を上下方向に繋ぐ低抵抗回路を形成することが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１６−１７４０１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１に記載のセラミック積層基板においては、セラミックグリーンシート上に直接ペーストを印刷することにより抵抗膜を形成している。このため、抵抗膜のパターンの端部形状のがたつき、および膜厚の精度の限界などにより、設計値に対する抵抗値の精度の向上が難しかった。
【０００８】
本発明は、上記に鑑みてなされたものであって、所望の設計値に対する抵抗値の精度の高い受動素子を内蔵したセラミック積層基板を得ることを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明にかかるセラミック積層基板は、積層された複数のセラミック層と、複数のセラミック層のうち隣り合う第１のセラミック層と第２のセラミック層との間に挟まれて配置されて電気的に独立した複数の内部導体膜と、第１のセラミック層と第２のセラミック層との間に挟まれて配置され、複数の内部導体膜のうちの２つの内部導体膜に接触する薄膜からなる受動素子の回路がガラス基板上に成膜されたガラスチップと、を備える。
【発明の効果】
【００１０】
本発明によれば、所望の設計値に対する抵抗値の精度の高い受動素子を内蔵したセラミック積層基板が得られる、という効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１にかかるセラミック積層基板の構成を示す要部断面模式図
【図２】本発明の実施の形態１にかかるガラスチップの上面模式図
【図３】本発明の実施の形態１にかかるセラミック積層基板の製造方法を説明するフローチャート
【図４】本発明の実施の形態１にかかるセラミック層の製造方法を説明する図
【図５】本発明の実施の形態１にかかるセラミック層の製造方法を説明する図
【図６】本発明の実施の形態１にかかるセラミック層の製造方法を説明する図
【図７】本発明の実施の形態１にかかるセラミック層の製造方法を説明する図
【図８】本発明の実施の形態１にかかるセラミック層の製造方法を説明する図
【図９】本発明の実施の形態１にかかるセラミック層の製造方法を説明する図
【図１０】本発明の実施の形態１にかかるセラミック層の製造方法を説明する図
【図１１】本発明の実施の形態１にかかる未焼成のセラミック積層体の製造方法を説明する図
【図１２】本発明の実施の形態１にかかる未焼成のセラミック積層体の製造方法を説明する図
【図１３】本発明の実施の形態１にかかるセラミック積層基板の製造方法を説明する図
【図１４】本発明の実施の形態１にかかるガラスチップの製造方法を説明する図であり、ガラス基板にフォトレジストが形成された状態を示す図
【図１５】本発明の実施の形態１にかかるガラスチップの製造方法を説明する図であり、フォトレジストがパターニングされた状態を示す図
【図１６】本発明の実施の形態１にかかるガラスチップの製造方法を説明する図であり、抵抗膜となる導体膜が形成された状態を示す図
【図１７】本発明の実施の形態１にかかるガラスチップの製造方法を説明する図であり、フォトレジストが除去された状態を示す図
【図１８】本発明の実施の形態２にかかるセラミック積層基板の構成を示す要部断面模式図
【図１９】本発明の実施の形態２にかかるガラスチップの構成を示す模式図
【図２０】本発明の実施の形態３にかかるセラミック積層基板の構成を示す要部断面模式図
【発明を実施するための形態】
【００１２】
以下に、本発明の実施の形態にかかるセラミック積層基板およびセラミック積層基板の製造方法を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１３】
実施の形態１．
図１は、本発明の実施の形態１にかかるセラミック積層基板１００の構成を示す要部断面模式図である。本実施の形態１にかかるセラミック積層基板１００は、複数のセラミック層１０が積層されて形成されている。図１に示すセラミック積層基板１００においては、図１における上側を上層側、図１における下側を下層側とする。セラミック積層基板１００は、所望の回路を構成するために、導電層である導体膜からなる配線パターン２０が形成されており、各導電層の層間接続用にビア３０が設けられている。セラミック積層基板１００およびセラミック層１０における上層側を一面側、セラミック積層基板１００およびセラミック層１０における下層側を他面側と呼ぶ場合がある。
【００１４】
本実施の形態１にかかるセラミック積層基板１００は、複数のセラミック層のうち隣り合う第１のセラミック層と第２のセラミック層との間に挟まれて配置されて電気的に独立した複数の内部導体膜と、第１のセラミック層と第２のセラミック層との間に挟まれて配置され、複数の内部導体膜のうちの２つの内部導体膜に接触する薄膜からなり受動素子を構成する回路と、回路が成膜されたガラス基板とを有するガラスチップと、を備えて構成されている。
【００１５】
すなわち、セラミック積層基板１００は、セラミック層１０であるセラミック層１１とセラミック層１２とセラミック層１３とが積層されたセラミック積層体を有する。セラミック層１１は、複数のセラミック層１０のうち最上層に配置されたセラミック層１０である。セラミック層１２は、複数のセラミック層１０のうちセラミック積層基板１００の内部に配置されたセラミック層１０である。セラミック層１３は、複数のセラミック層１０のうち最下層に配置されたセラミック層１０である。セラミック層１２は、第１のセラミック層に対応する。セラミック層１１は、第２のセラミック層に対応する。セラミック層１３は、第３のセラミック層に対応する。
【００１６】
セラミック層１０は、例えばアルミナ（Ａｌ２Ｏ３）、シリカ（ＳｉＯ２）および酸化ホウ素（Ｂ２Ｏ３）を含むガラスセラミックスから形成される。なお、セラミック層１０の材料は、上記の材料に限定されず、一般的なセラミック積層基板において用いられる他の材料を用いることも可能である。
【００１７】
また、セラミック積層基板１００は、導体膜からなる配線パターン２０である、上面配線パターン２１と上面配線パターン２２と内部配線パターン２３と内部配線パターン２４と内部配線パターン２５と下面配線パターン２６と、を有する。
【００１８】
上面配線パターン２１および上面配線パターン２２は、複数のセラミック層１０のうち最上層のセラミック層１０であるセラミック層１１の一面上において予め定められたパターンで導体膜が形成された配線パターンである。
【００１９】
内部配線パターン２３および内部配線パターン２４は、セラミック積層基板１００の内部において、複数のセラミック層１０のうち隣り合うセラミック層１１とセラミック層１２との間に挟まれて配置された内部配線パターンである。すなわち、内部配線パターン２３および内部配線パターン２４は、複数のセラミック層１０のうち隣り合う２つのセラミック層の層間に配置された内部導体膜である。内部配線パターン２３および内部配線パターン２４は、機械的および電気的に独立した内部配線パターンである。
【００２０】
内部配線パターン２５は、セラミック積層基板１００の内部において、複数のセラミック層１０のうち隣り合うセラミック層１２とセラミック層１３との間に挟まれて配置された内部配線パターンである。
【００２１】
下面配線パターン２６は、複数のセラミック層１０のうち最下層のセラミック層１０であるセラミック層１３の他面上において予め定められたパターンで形成された配線パターンである。
【００２２】
また、セラミック積層基板１００は、各セラミック層１０においてセラミック層１０の積層方向に延びて形成されて配線パターン２０同士をセラミック層１０の積層方向において電気的に接続する層間接続用のビア３０を有する。セラミック層１０の積層方向は、セラミック層１０の厚さ方向と同じ方向である。
【００２３】
また、配線パターン２０およびビア３０は、例えば銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）およびパラジウム（Ｐｄ）からなる群より選択される少なくとも１種の金属粉末または金属粒子を含有する導体により形成される。なお、配線パターン２０およびビア３０の材料は、上記の材料に限定されず、一般的なセラミック積層基板において用いられる他の材料を用いることも可能である。
【００２４】
また、セラミック積層基板１００は、上面配線パターン２１および上面配線パターン２２を被覆するソルダーレジスト４０である上面ソルダーレジスト４１と、下面配線パターン２６を被覆するソルダーレジスト４０である下面ソルダーレジスト４２と、を有する。
【００２５】
ソルダーレジスト４０の材料は、例えば、アルミナ（Ａｌ２Ｏ３）、シリカ（ＳｉＯ２）、および酸化ホウ素（Ｂ２Ｏ３）を含むセラミック層１０と同じ成分のガラスセラミックスである。なお、ソルダーレジスト４０の材料は、上記の材料に限定されず、一般的なセラミック積層基板において用いられる他の材料を用いることも可能である。
【００２６】
また、セラミック積層基板１００は、上面ソルダーレジスト４１に設けられた開口部４１ａから上面配線パターン２１が露出してなる実装パッド５０である実装パッド５１と、下面ソルダーレジスト４２に設けられた開口部４２ａから下面配線パターン２６が露出してなる実装パッド５０である実装パッド５２と、を有する。実装パッド５１および実装パッド５２は、半導体チップといった実装部品をセラミック積層基板１００に実装するために設けられた導電領域である。
【００２７】
また、セラミック積層基板１００は、受動素子である抵抗体を構成するガラスチップ６０が、セラミック層１１とセラミック層１２との間に挟まれて内蔵されている。受動素子は、供給された電力を消費、蓄積、または放出する素子であり、増幅および整流などの能動動作を行わない部品である。ガラスチップ６０は、セラミック積層基板１００の内部において２つの内部配線パターンである内部配線パターン２３と内部配線パターン２４とに接触して、内部配線パターン２３と内部配線パターン２４とを電気的に接続する。ガラスチップ６０は、内部配線パターン２３と内部配線パターン２４とガラスチップ６０とを含む抵抗回路の一部を構成している。
【００２８】
図２は、本発明の実施の形態１にかかるガラスチップ６０の上面模式図である。ガラスチップ６０は、図２では、セラミック積層基板１００に組み込まれる前のガラスチップ６０の状態を示している。図２に示すように、受動素子の回路を構成する導体膜６１が絶縁基板からなる基体であるガラス基板６２上に成膜されて構成されている。ガラスチップ６０の基体であるガラス基板６２は、例えばシリカ（ＳｉＯ２）、酸化ホウ素（Ｂ２Ｏ３）およびアルミナ（Ａｌ２Ｏ３）を主成分とするホウケイ酸ガラスなどから形成される。導体膜６１は、薄膜プロセスにより成膜された薄膜の導体膜である。すなわち、ガラスチップ６０は、２つの配線パターンである内部配線パターン２３と内部配線パターン２４とに接触する薄膜からなり受動素子を構成する回路と、受動素子の回路が成膜されたガラス基板６２とを有する。
【００２９】
導体膜６１は、抵抗体として機能する被膜である抵抗膜である。抵抗膜には、セラミック積層基板の量産に適した導電材料の中で相対的に電気抵抗の高い材料が用いられる。このような抵抗膜は、例えばニッケルクロム（ＮｉＣｒ）、タンタル（Ｔａ）などの高抵抗材料、または窒化タンタル（ＴａＮ）などの薄膜抵抗体に用いられる材料、またはＴａ−ＳｉＯ２などのサーメット材料等からなる群より選択される少なくとも１種の材料から形成される。導体膜６１の厚みの範囲は、０．０３μｍ以上１０μｍ以下が例示される。また、導体膜６１の抵抗値は、１０Ω以上数ｋΩ以下の幅広い範囲とすることが可能である。
【００３０】
つぎに、本実施の形態１にかかるセラミック積層基板１００の製造方法について、図３から図１３を参照して説明する。図３は、本発明の実施の形態１にかかるセラミック積層基板１００の製造方法を説明するフローチャートである。図４は、本発明の実施の形態１にかかるセラミック層１１の製造方法を説明する図である。図５は、本発明の実施の形態１にかかるセラミック層１１の製造方法を説明する図である。図６は、本発明の実施の形態１にかかるセラミック層１１の製造方法を説明する図である。図７は、本発明の実施の形態１にかかるセラミック層１２の製造方法を説明する図である。図８は、本発明の実施の形態１にかかるセラミック層１３の製造方法を説明する図である。図９は、本発明の実施の形態１にかかるセラミック層１１の製造方法を説明する図である。図１０は、本発明の実施の形態１にかかるセラミック層１３の製造方法を説明する図である。図１１は、本発明の実施の形態１にかかる未焼成のセラミック積層体の製造方法を説明する図である。図１２は、本発明の実施の形態１にかかる未焼成のセラミック積層体の製造方法を説明する図である。図１３は、本発明の実施の形態１にかかるセラミック積層基板１００の製造方法を説明する図である。
【００３１】
まず、ステップＳ１０において、図４に示すように、未焼成のセラミック層であるセラミックグリーンシート１０ａに、セラミックグリーンシート１０ａを厚み方向において貫通する貫通孔であるビアホール３１が形成される。ステップＳ１０においては、セラミック積層基板１００を構成する複数のセラミック層１０のうち、セラミック層１１となるグリーンシート１０ａであるセラミックグリーンシート１１ａに対してビアホール３１が形成される。以下では、「セラミックグリーンシート」を「グリーンシート」と表記する。
【００３２】
ビアホール３１は、例えば厚さ１００μｍのグリーンシート１１ａおよびグリーンシート１２ａに、レーザー加工またはパンチング等の方法により、直径１５０μｍで形成される。なお、ビアホール３１の形成方法は、特に限定されない。
【００３３】
つぎに、ステップＳ２０において、図５に示すように、ビアホール３１に導体３２が充填される。ここで、図５は、グリーンシート１１ａのビアホール３１に導体３２が充填された状態を示している。導体３２の材料としては、例えば、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）およびパラジウム（Ｐｄ）からなる群より選択される少なくとも１種の金属粉末または金属粒子を含有する導体に、焼結助剤として無機添加物および有機溶剤成分を加えてペースト状にした導体ペーストが用いられる。具体的には、導体ペーストである導体３２が、スクリーン印刷法を用いてビアホール３１に充填され、乾燥される。このようにして形成された、ビアホール３１に充填された導体３２を単にビア３０と表記する。なお、導体３２の充填方法は、特に限定されない。
【００３４】
つぎに、ステップＳ３０において、図６から図８に示すように、グリーンシート１０ａ上に、導体膜を成膜することによって配線パターン２０が形成される。ここで、図５に引き続く図６は、グリーンシート１１ａに配線パターン２０が形成された状態を示している。図７は、グリーンシート１２ａに配線パターン２０が形成された状態を示している。図８は、セラミック層１３となるグリーンシート１３ａに配線パターン２０が形成された状態を示している。
【００３５】
すなわち、図６に示すように、グリーンシート１１ａの一面上に、予め定められたパターンの上面配線パターン２１と上面配線パターン２２とが形成される。また、図７に示すように、グリーンシート１２ａの一面上に、予め定められたパターンの内部配線パターン２３と内部配線パターン２４とが形成される。また、セラミック層１３となるグリーンシート１３ａには、図８に示すように、予め定められたパターンの内部配線パターン２５が一面上に形成され、予め定められたパターンの下面配線パターン２６が他面上に形成される。なお、セラミック層１２となるグリーンシート１２ａおよびセラミック層１３となるグリーンシート１３ａには、ビア３０は形成されていない。
【００３６】
配線パターン２０は、例えば、スクリーン印刷法により、導体ペーストをグリーンシート１０ａ上に塗布して、乾燥することで形成される。これによりグリーンシート１０ａ上に導体膜からなる配線パターン２０が形成される。導体ペーストは、例えば、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、またはパラジウム（Ｐｄ）等からなる少なくとも１種の金属粉末または金属粒子を含有する導体に、焼結助剤として無機添加物および有機溶剤成分を加えてペースト状にしたものである。導体膜２の厚さは、例えば５μｍ以上２０μｍ以下の範囲である。
【００３７】
つぎに、ステップＳ４０において、図９および図１０に示すように、グリーンシート１１ａおよびグリーンシート１３ａの配線パターン２０を構成する導体膜の上にソルダーレジスト４０が形成される。ここで、図６に引き続く図９は、グリーンシート１１ａにソルダーレジスト４０が形成された状態を示している。図８に引き続く図１０は、グリーンシート１３ａにソルダーレジスト４０が形成された状態を示している。すなわち、図９に示すように、セラミック層１１となるグリーンシート１１ａにおいてセラミック層１１の一面側となる面に上面ソルダーレジスト４１が形成される。また、図１０に示すように、セラミック層１３となるグリーンシート１３ａにおいてセラミック層１１の他面側となる面に下面ソルダーレジスト４２が形成される。
【００３８】
ソルダーレジスト４０としては、例えば、スクリーン印刷法により、アルミナ（Ａｌ２Ｏ３）、シリカ（ＳｉＯ２）、および酸化ホウ素（Ｂ２Ｏ３）を含むガラスセラミックスからなる粉末に有機溶剤成分を加えてペースト状にしたものを用いる。上面ソルダーレジスト４１は、開口部４１ａを有している。下面ソルダーレジスト４２は、開口部４２ａを有している。ソルダーレジスト４０の厚さは、例えば５μｍ以上２０μｍ以下である。このようにして配線パターン２０、ビア３０、ソルダーレジスト４０等の配線パターンを有したセラミック層１１、セラミック層１２およびセラミック層１３となるグリーンシート１０ａが形成される。
【００３９】
つぎに、ステップＳ５０において、図１１に示すように、グリーンシート１３ａと、グリーンシート１２ａと、ガラスチップ６０とがこの順で積層される。すなわち、グリーンシート１３ａの内部配線パターン２５と、グリーンシート１２ａの他面側とが対向する状態で、グリーンシート１３ａ上にグリーンシート１２ａが積層される。そして、ガラスチップ６０の導体膜６１を２つの内部配線パターンである内部配線パターン２３と内部配線パターン２４とに接触させた状態で、ガラス基板６２が一面側とされて、グリーンシート１２ａの一面上にガラスチップ６０が実装される。
【００４０】
つぎに、図１２に示すように、グリーンシート１２ａおよびガラスチップ６０の一面側に、グリーンシート１１ａが積層される。このとき、グリーンシート１１ａは、グリーンシート１１ａにおけるセラミック層１１の他面側となる面とガラスチップ６０とが対向するように積層される。これにより、グリーンシート１３ａと、グリーンシート１２ａと、ガラスチップ６０と、グリーンシート１１ａとが積層された未焼成のセラミック積層体が形成される。
【００４１】
ここで、セラミック層１２となるグリーンシート１２ａを第１のセラミック層と呼び、セラミック層１１となるグリーンシート１１ａを第２のセラミック層と呼び、セラミック層１３となるグリーンシート１３ａを第３のセラミック層と呼ぶ。ステップＳ５０では、第１のセラミック層およびガラスチップ６０を間に挟んで、第２のセラミック層と第３のセラミック層とが上下に配置されて未焼成のセラミック積層体が形成される。ガラスチップ６０は、ガラスチップ６０の導体膜６１を２つの内部配線パターンである内部配線パターン２３と内部配線パターン２４とに接触させ、また、ガラスチップ６０のガラス基板６２の一面側の外周縁部を内部配線パターン２３の表面および内部配線パターン２４の表面に接触させた状態で、第１のセラミック層の一面上および内部配線パターン２３上および内部配線パターン２４上に配置される。すなわち、ステップＳ５０では、受動素子の回路を構成する薄膜を２つの内部導体膜に接触させた状態で第１のセラミック層の一方の面上にガラスチップ６０を配置するとともに、少なくとも第２のセラミック層を第１のセラミック層の一方の面上に積層し、未焼成のセラミック積層体を形成する工程が実施される。
【００４２】
なお、ガラスチップ６０の実装においては、チップマウンタなどの汎用自動機を用いることで、高速且つ高精度なガラスチップ６０の実装が可能となる。また、グリーンシート１２ａ上への実装後のガラスチップ６０の位置ずれが懸念される場合には、接着剤または粘着剤などを用いて、グリーンシート１１ａを積層する前に予めガラスチップ６０を仮固定してもよい。グリーンシート１１ａを積層する前に予めガラスチップ６０を仮固定することで、ガラスチップ６０の実装位置を適正な位置に高精度に制御でき、グリーンシート１１ａおよびグリーンシート１３ａに設けた実装パッド５０とガラスチップ６０に設けた導体膜６１との相対位置関係を、安定して設計どおりの位置関係とすることができる。これにより、ガラスチップ６０の抵抗値が安定した抵抗回路を得ることができる。
【００４３】
なお、ガラスチップ６０の仮固定に使用する接着剤または粘着剤は、セラミック積層体を焼成する際に熱分解される。したがって、接着剤または粘着剤に含まれる有機成分は、最終的にはセラミック積層基板１００には残存しない。
【００４４】
つぎに、ステップＳ６０において、多層積層が完了した未焼成のセラミック積層体に対して、静水圧プレスなどによる上下からの加圧処理を施すことにより、図１３に示すように各層のグリーンシート１０ａが一体化される。
【００４５】
つぎに、ステップＳ７０において、一体化された未焼成のセラミック積層体を必要な寸法に裁断して焼成処理することにより、焼結された基板が完成する。これにより、図１に示したセラミック積層基板１００が得られる。
【００４６】
なお、実装パッド５０を含む電極の酸化防止およびはんだ濡れ性の向上を目的として、実装パッド５０を含む電極に対してニッケルめっき、金めっきなどのめっき処理を施してもよい。
【００４７】
つぎに、ガラスチップ６０の製造方法について説明する。図１４は、本発明の実施の形態１にかかるガラスチップ６０の製造方法を説明する図であり、ガラス基板６２にフォトレジスト７１が形成された状態を示す図である。図１５は、本発明の実施の形態１にかかるガラスチップ６０の製造方法を説明する図であり、フォトレジスト７１がパターニングされた状態を示す図である。図１６は、本発明の実施の形態１にかかるガラスチップ６０の製造方法を説明する図であり、抵抗膜となる導体膜６１ａが形成された状態を示す図である。図１７は、本発明の実施の形態１にかかるガラスチップ６０の製造方法を説明する図であり、フォトレジスト７１が除去された状態を示す図である。
【００４８】
まず、図１４に示すように、スピンコートなどの塗布方法を用いて、平板状のガラス基板６２の一方の面の全面および外周を覆うようにフォトレジスト７１を形成する。つぎに、図１５に示すように、フォトリソグラフィによってフォトレジスト７１のパターンニングを行う。すなわち、ガラス基板６２の一方の面において抵抗膜が形成される抵抗膜形成領域の上の領域以外に形成されている不要なフォトレジスト７１を、フォトマスクと露光機を用いて露光処理する。そして、現像処理液でフォトレジスト７１の不要部を除去する。これにより、フォトレジスト７１において、ガラス基板６２の一方の面における抵抗膜が形成される抵抗膜形成領域に開口部７２が形成される。
【００４９】
つぎに、図１６に示すように、抵抗膜となる導体膜６１ａとして例えば窒化タンタル（ＴａＮ）などの材料がガラス基板６２上およびフォトレジスト７１上の全面に成膜される。導体膜６１ａは、薄膜プロセスにより成膜され、たとえばスパッタリング装置を用いて成膜される。
【００５０】
つぎに、剥離液を用いてフォトレジスト７１をガラス基板６２から除去することで、図１７に示すように、受動素子の回路を構成する導体膜６１がガラス基板６２の一方の面の上に成膜されたガラスチップ６０が得られる。また、必要に応じて、ダイシングなどによりガラス基板６２の外形を加工してもよい。なお、ガラスチップ６０の外形の一例は、例えば縦０．６ｍｍ×横０．３ｍｍ、厚さ０．０５ｍｍである。また、導体膜６１の外形の一例は、例えば縦０．４ｍｍ×横０．１ｍｍ、厚さ１００ｎｍである。
【００５１】
上述した工程を経ることによって、抵抗体として機能するガラスチップ６０を内蔵したセラミック積層基板１００を形成することができる。なお、上記においては、リフトオフ工法により導体膜６１を形成する場合について示したが、導体膜６１の形成方法はこれに限定されない。導体膜６１は、たとえばエッチング工法を用いて形成されてもよい。
【００５２】
なお、上記においては、３層のセラミック層１０が積層されたセラミック積層基板１００について説明したが、上記と同様の方法によってより多くのセラミック層１０を積層することによって、より多層のセラミック層１０が積層されるとともにガラスチップ６０が内蔵されたセラミック積層基板を形成することが可能である。また、セラミック層１１とセラミック層１２との２層のセラミック層１０が積層されたセラミック積層基板を構成することも可能である。
【００５３】
上述した本実施の形態１では、グリーンシート１０ａの表面よりも高い平坦性を有するガラス基板６２上にあらかじめ導体膜６１を形成するため、グリーンシート１０ａの表面に導体膜６１を直接形成する場合と比べて安定した形状の導体膜６１の成膜が可能となる。すなわち、図２に示すようにパターン端のがたつきが無く、また膜厚の均一性が高い導体膜６１を形成することができる。このため、細長い形状を有する導体膜６１であっても、薄膜プロセスで可能な範囲の膜厚で、パターン端のがたつきが無く、また膜厚の均一性が高い導体膜６１を形成することができる。これにより、設計どおりの所望の抵抗値に対して公差±１０％程度の範囲内の抵抗値を有する導体膜６１を安定して形成することができ、抵抗値の精度の高い抵抗体を内蔵したセラミック積層基板１００を安定して形成することができる。
【００５４】
また、本実施の形態１にかかるセラミック積層基板の製造方法では、導体膜６１は１回の薄膜プロセスで形成可能であり、少ない工数でガラスチップ６０を形成可能である。
【００５５】
したがって、本実施の形態１にかかるセラミック積層基板の製造方法では、スクリーン印刷法などの印刷法で抵抗膜を形成する場合に生じる、抵抗膜のパターンの端部形状のがたつきが大きくなる、膜厚が不均一になる、膜厚が局所的に薄い部位で欠陥が発生する、といった問題が生じることがなく、これらの問題に起因して設計どおりの抵抗値を安定して得られない、という問題がない。
【００５６】
また、上述した本実施の形態１にかかるセラミック積層基板の製造方法では、未焼成のセラミック積層体を焼成する際にセラミック積層基板１００を焼結するときにガラス基板６２が軟化する。そして、軟化したガラス基板６２が、ガラス基板６２に対向するセラミック層１１と導体膜６１との接合材として機能する。これにより、ガラスチップ６０に対向するセラミック層１０とガラスチップ６０との密着性が向上する。すなわち、セラミック積層基板１００に内蔵された内蔵部品であるガラスチップ６０とセラミック層１１との界面の密着性が向上する。これにより、セラミック積層基板１００の耐久性および組み立ての信頼性が向上する。
【００５７】
なお、ガラスチップ６０のガラス基板６２の反りが大きい場合には、ガラスチップ６０に対向するセラミック層１０とガラス基板６２とが接触しない部位が生じる可能性がある。このため、ガラスチップ６０に対向するセラミック層１０とガラスチップ６０との密着性の向上の観点においては、ガラス基板６２の平坦性は、ガラスチップ６０上にグリーンシート１１ａが積層された際に、ガラスチップ６０とグリーンシート１１ａとの間に隙間が生じない程度であることが好ましい。
【００５８】
したがって、本実施の形態１によれば、所望の設計値に対する抵抗値の精度の高い受動素子を内蔵したセラミック積層基板１００が得られる、という効果を奏する。
【００５９】
実施の形態２．
図１８は、本発明の実施の形態２にかかるセラミック積層基板２００の構成を示す要部断面模式図である。図１９は、本発明の実施の形態２にかかるガラスチップ８０の構成を示す模式図である。
【００６０】
セラミック積層基板に内蔵されてガラスチップにより構成される受動素子は、抵抗膜の単層膜により形成される抵抗体である必要はない。セラミック積層基板に内蔵されてガラスチップにより構成される受動素子は、例えば、図１９に示すように、下部電極８１、誘電体層からなる誘電体層８２および上部電極８３がガラス基板８４上にセラミック層の積層方向において積層されたキャパシタであってもよい。すなわち、ガラスチップ８０は、受動素子の回路に接触する２つの内部導体膜のうちの一方に接触する下部電極８１と、誘電体層８２と、受動素子の回路に接触する２つの内部導体膜のうちの他方に接触する上部電極とがガラス基板８４上に積層されている。下部電極８１および上部電極８３は、薄膜プロセスにより成膜された薄膜の導体膜である。誘電体層８２は、薄膜プロセスにより成膜された薄膜の誘電体膜である。
【００６１】
さらに、セラミック積層基板に内蔵されてガラスチップにより構成される受動素子は、ガラス基板上に導体パターン、または導体パターンと誘電体層とが配置された回路からなる、インダクタまたはフィルタなどの受動素子であってもよい。この場合、導体パターン、または導体パターンと誘電体層とが配置された回路は、リフトオフ工法、エッチング工法などを利用した薄膜プロセスによって形成される。これにより、本実施の形態２では、ガラスチップに多様な回路を形成することが可能になり、セラミック積層基板の高機能化を実現できる。
【００６２】
実施の形態３．
図２０は、本発明の実施の形態３にかかるセラミック積層基板３００の構成を示す要部断面模式図である。セラミック積層基板３００は、内部配線パターン２５の代わりに電気的に独立した内部配線パターン２７と内部配線パターン２８とを有し、セラミック層１２に層間接続用のビア３０を有し、ガラスチップ６０が内部配線パターン２７と内部配線パターン２８とに接続されて配置されている点が、セラミック積層基板１００と異なる。
【００６３】
ガラスチップ６０は、セラミック積層基板において必ずしも面内方向における外周の四方の側面がセラミック層１０と密着する必要は無い。したがって、セラミック積層基板は、図２０に示すようにガラスチップ６０の側面とセラミック層１０との間に空隙１２ｃを残す構造とされてもよい。一般的なセラミック積層基板は、焼成時に有機成分がガス化して、外形が収縮する傾向にある。上述した実施の形態１にかかるセラミック積層基板１００では、焼成時にセラミック層がセラミック層の面内方向において収縮すると、ガラスチップ６０を圧縮する応力がガラスチップ６０に加わり、ガラスチップ６０にクラックが入る可能性が考えられる。
【００６４】
本実施の形態３にかかるセラミック積層基板３００は、実施の形態１にかかるセラミック積層基板１００の構成を基本構成として、セラミック層１３側の面に設けられてガラスチップ６０が配置される凹部１２ｂが、セラミック層１２に形成されている。ここで、凹部１２ｂのセラミック層１２の面内方向における開口部寸法は、凹部１２ｂの内側面とガラスチップ６０との間に意図的に空隙１２ｃを残すように、セラミック層１２の面内方向におけるガラスチップ６０の外形寸法よりも大きくされている。これにより、ガラスチップ６０のガラス基板６２の側面は、セラミック層１２の面内方向においてセラミック層１２から離間している。このように、凹部１２ｂの内側面とガラスチップ６０のガラス基板６２の側面との間に意図的に空隙１２ｃを設けることで、セラミック積層基板３００を作製する焼成時における、セラミック層１２がセラミック層１２の面内方向において収縮することに起因するガラスチップ６０に対する圧縮応力を低減することができる。これにより、セラミック積層基板３００は、セラミック層１２の焼成時の収縮に起因したガラスチップ６０の破損を防止することができ、セラミック積層基板３００の信頼性の向上を実現できる。
【００６５】
なお、凹部１２ｂの代わりに、セラミック層１２を厚み方向において貫通する開口がセラミック層１２における凹部１２ｂの形成領域に形成されてもよい。この場合は、セラミック層１１におけるセラミック層１２側の面に内部配線パターンを設けることにより、図２０に示すセラミック積層基板３００と同様の機能を備えたセラミック積層基板を構成可能である。
【００６６】
以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、実施の形態の技術同士を組み合わせることも可能であるし、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
【符号の説明】
【００６７】
１０，１１，１２，１３  セラミック層、１０ａ，１１ａ，１２ａ，１３ａ  セラミックグリーンシート、１１ｂ，１２ｂ  凹部、１２ｃ  空隙、２０  配線パターン、２１，２２  上面配線パターン、２３，２４，２５，２７，２８  内部配線パターン、２６  下面配線パターン、３０  ビア、３１  ビアホール、３２  導体、４０  ソルダーレジスト、４１  上面ソルダーレジスト、４１ａ，４２ａ，７２  開口部、４２  下面ソルダーレジスト、５０，５１，５２  実装パッド、６０，８０  ガラスチップ、６１，６１ａ  導体膜、６２，８４  ガラス基板、７１  フォトレジスト、８１  下部電極、８２  誘電体層、８３  上部電極、１００，２００，３００  セラミック積層基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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