(57)【要約】【課題】低消費電力化を図りながら安定して動作することが可能な半導体装置を提供することができる。【解決手段】半導体装置は、ＣＰＵ２６と、ＣＰＵ２６の動作速度を指定するシステムコントローラ２４と、Ｐ型ＳＯＴＢトランジスタＳＰ１、ＳＰ２とＮ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４とを有し、ＣＰＵ２６に接続されたＳＲＡＭ３０と、システムコントローラ２４に接続され、Ｐ型ＳＯＴＢトランジスタＳＰ１、ＳＰ２およびＮ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４に、基板バイアス電圧Ｖｓｐ、Ｖｓｎを供給することが可能な基板バイアス回路２３を備えている。ここで、システムコントローラ２４が、ＣＰＵ２６を低速で動作させる低速モードを指定するとき、基板バイアス回路２３は、基板バイアス電圧Ｖｓｐ、Ｖｓｎを、Ｐ型ＳＯＴＢトランジスタＳＰ１、ＳＰ２およびＮ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４へ供給する。【選択図】図２
2020170581.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型ＳＯＴＢトランジスタとＮ型ＳＯＴＢトランジスタとを含むメモリセルと、前記メモリセルに接続されたワード線と、前記メモリセルに接続された複数のビット線と、を有するメモリアレイと、
第１Ｐ型ＭＯＳトランジスタと第１Ｎ型ＭＯＳトランジスタとを含み、前記ワード線に接続されたワードドライバと、
を備えた半導体集積回路装置において、
前記半導体集積回路装置は、第１モードと第２モードとを有し、
前記Ｐ型ＳＯＴＢトランジスタは、第１ゲート電極と、第１ソース領域と、第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間に形成される第１チャンネル領域と、絶縁膜を介して前記第１チャンネル領域と対向する第１領域とを有し、
前記Ｎ型ＳＯＴＢトランジスタは、第２ゲート電極と、第２ソース領域と、第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間に形成される第２チャンネル領域と、絶縁膜を介して前記第２チャンネル領域と対向する第２領域とを有し、
前記第１Ｐ型ＭＯＳトランジスタは、第３ゲート電極と、第３ソース領域と、第３ドレイン領域と、前記第３ソース領域と前記第３ドレイン領域との間に形成される第３チャンネル領域と、前記第３チャンネル領域の下側に形成された第３領域とを有し、
前記第１Ｎ型ＳＯＴＢトランジスタは、第４ゲート電極と、第４ソース領域と、第４ドレイン領域と、前記第４ソース領域と前記第４ドレイン領域との間に形成される第４チャンネル領域と、前記第４チャンネル領域の下側に形成された第４領域とを有し、
前記半導体集積回路装置が前記第１モードの時に、第１電圧が前記Ｐ型ＳＯＴＢトランジスタの前記第１領域へ供給され、第２電圧が前記Ｎ型ＳＯＴＢトランジスタの前記第２領域へ供給され、第３電圧が前記第１Ｐ型ＭＯＳトランジスタの前記第３領域へ供給され、第４電圧が前記第１Ｎ型ＭＯＳトランジスタの前記第４領域へ供給され、
前記第１モード時の動作周波数は、前記第２モード時の動作周波数より低い、半導体集積回路装置。
【請求項２】
前記半導体集積回路装置が前記第２モードの時に、前記第１電圧は前記Ｐ型ＳＯＴＢトランジスタの前記第１領域へ供給されず、前記第２電圧は前記Ｎ型ＳＯＴＢトランジスタの前記第２領域へ供給されない、請求項１に記載の半導体集積回路装置。
【請求項３】
前記半導体集積回路装置は、
前記第１電圧、前記第２電圧、前記第３電圧及び前記第４電圧を供給する基板バイアス回路を備える、請求項１に記載の半導体集積回路装置。
【請求項４】
前記半導体集積回路装置は、
前記メモリアレイと前記ワードドライバとを有するメモリ回路と、
バスを介してスタティック型ランダムアクセスメモリ回路に接続される第１回路と、
を備え、
前記第１回路は、第２Ｐ型ＭＯＳトランジスタと第２Ｎ型ＭＯＳトランジスタとを含み、
前記第２Ｐ型ＭＯＳトランジスタは、第５ゲート電極と、第５ソース領域と、第５ドレイン領域と、前記第５ソース領域と前記第５ドレイン領域との間に形成される第５チャンネル領域と、前記第５チャンネル領域の下側に形成された第５領域とを有し、
前記第２Ｎ型ＳＯＴＢトランジスタは、第６ゲート電極と、第６ソース領域と、第６ドレイン領域と、前記第６ソース領域と前記第６ドレイン領域との間に形成される第６チャンネル領域と、前記第６チャンネル領域の下側に形成された第６領域とを有し、
前記半導体集積回路装置が前記第１モードの時に、前記第３電圧が前記第２Ｐ型ＭＯＳトランジスタの前記第５領域へ供給され、第４電圧が前記第２Ｎ型ＭＯＳトランジスタの前記第６領域へ供給される、請求項１に記載の半導体集積回路装置。
【請求項５】
前記半導体集積回路装置は、
前記第１回路からの指示信号に基づいて、前記第１モードまたは前記第２モードを指定する第２回路を備える、請求項４に記載の半導体集積回路装置。
【請求項６】
前記第１電圧の値は、前記第２電圧の値とは異なり、
前記第３電圧の値は、前記第４電圧の値とは異なる、請求項１に記載の半導体集積回路装置。
【請求項７】
請求項１に記載の半導体集積回路装置を有するウェラブル装置。
【請求項８】
前記第１電圧の値は、前記第３電圧の値とは異なる、請求項１に記載の半導体集積回路装置。
【請求項９】
前記第２電圧の値は、前記第４電圧の値とは異なる、請求項８に記載の半導体集積回路装置。
【請求項１０】
前記第１チャンネル領域の不純物の濃度は、前記第３チャンネル領域の不純物の濃度より低い、請求項１に記載の半導体集積回路装置。
【請求項１１】
前記絶縁膜の厚さは、１０ｎｍである、請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびウェラブル装置に関し、特に低消費電力化に適した半導体集積回路装置に関する。
【背景技術】
【０００２】
ウェラブル装置として、スマート時計のように腕に装着する携帯端末装置がある。このような携帯端末装置においては、電池からの供給される電力によって駆動するものの、特に長時間動作することが要求される。端末としての機能と腕時計としての機能を達成するために、携帯端末装置内部には、マイクロプロセッサ（以下、ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ、中央処理装置、と称する）、メモリ等を内蔵した半導体集積回路装置（以下、単に半導体装置とも称する）が実装されている。
【０００３】
携帯端末装置が長時間動作することを可能にするためには、携帯端末装置内部に、低速で動作する低速ＣＰＵを内蔵した半導体装置と、高速で動作する高速ＣＰＵを内蔵した半導体装置とを実装することが考えられる。この場合、例えば、腕時計としての機能は、低速ＣＰＵ（サブＣＰＵ）で達成し、端末としての機能は、高速ＣＰＵ（メインＣＰＵ）により達成する。低速ＣＰＵは、低速で動作するため、消費電力が低くなるため、携帯端末装置の動作時間を延ばすことが可能となる。
【０００４】
半導体装置の消費電力を低減する技術として、ＤＶＦＳ（Ｄｙｎａｍｉｃ  Ｖｏｌｔａｇｅ  ａｎｄ  Ｆｒｅｑｕｅｎｃｙ  Ｓｃａｌｉｎｇ）が知られている。ＤＶＦＳ技術を用いることによって、半導体装置の電源電圧を低下させ、その半導体装置を動作させるための周波数を低下させることにより、半導体装置の消費電力を低減することが可能となる。半導体装置の消費電力を低減することが可能であるため、携帯端末装置の動作時間を延ばすことが可能となる。
【０００５】
また、半導体装置の消費電力を低減する技術としては、半導体装置の基板に基板バイアス電圧を印加し、半導体装置を動作させるための周波数を可変にすることが、例えば特許文献１に記載されている。
【０００６】
半導体装置に内蔵されるメモリとしては、スタティック型ランダムアクセスメモリ（以下、ＳＲＡＭと称する）がある。ＳＲＡＭの消費電力を低減する技術が、例えば特許文献２に記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−２８２７７６号公報
【特許文献２】特開２００３−１３２６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
２個の半導体装置、すなわちメインＣＰＵを内蔵する半導体装置とサブＣＰＵを内蔵する半導体装置を用いる構成では、実装する半導体装置等の数が増え、携帯端末装置の価格が上昇することが危惧される。また、ＤＶＦＳ技術を用いる構成では、周波数を低くし、低速動作を行うようにしても、リーク電流等によるスタンバイ電流が低減されず、消費電力低減に対して高い効果を期待することができない。さらに、ＤＶＦＳ技術によって、変更できる周波数の範囲も約５０％程度であり、周波数を桁の単位で変更することができないため、これによっても、低消費電力に対する高い効果が期待できない。
【０００９】
半導体装置の基板に供給される基板バイアス電圧を変更する構成では、半導体装置を安定して動作させるのが難しい。
【００１０】
特許文献１および２には、低消費電力化を図りながら安定して動作することが可能な半導体装置は、記載されていない。
【００１１】
本発明の目的は、低消費電力化を図りながら安定して動作することが可能な半導体装置を提供することにある。
【００１２】
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
すなわち、半導体装置は、第１回路と、第１回路の動作速度を指定するモード指定回路と、Ｐ型ＳＯＴＢトランジスタとＮ型ＳＯＴＢトランジスタとを有し、第１回路に接続された第２回路と、モード指定回路に接続され、Ｐ型ＳＯＴＢトランジスタおよびＮ型ＳＯＴＢトランジスタに、第１および第２基板バイアス電圧を供給することが可能な基板バイアス回路を備えている。ここで、モード指定回路が、第１回路を第１速度で動作させる第１動作モードを指定するとき、基板バイアス回路は、第１および第２基板バイアス電圧を、Ｐ型ＳＯＴＢトランジスタおよびＮ型ＳＯＴＢトランジスタへ供給する。一方、モード指定回路が、第１速度よりも高速な第２速度で第１回路を動作させる第２動作モードを指定するとき、基板バイアス回路は、Ｐ型ＳＯＴＢトランジスタおよびＮ型ＳＯＴＢトランジスタへ基板バイアス電圧を供給しない。
【００１５】
ここで、ＳＯＴＢとは、Ｓｉｌｉｃｏｎ  ｏｎ  Ｔｈｉｎ  Ｂｕｒｉｅｄ  Ｏｘｉｄｅの略であり、ＳＯＴＢトランジスタとは、シリコン基板上に極薄の絶縁膜とシリコン薄膜が形成された基板を用いたトランジスタを意味している。ＳＯＴＢトランジスタにおいては、ドレイン電流が流れるチャンネルが形成されるところのチャンネル領域（シリコン薄膜の領域）の不純物濃度が低くされる。そのため、ＳＯＴＢトランジスタは、ドーパントレストランジスタとも呼ばれる。Ｐ型ＳＯＴＢトランジスタは、ドレイン電流が流れるチャンネルがＰ型チャンネルとなるＳＯＴＢトランジスタを意味しており、Ｎ型ＳＯＴＢトランジスタは、ドレイン電流が流れるチャンネルがＮ型チャンネルとなるＳＯＴＢトランジスタを意味している。
【００１６】
ＳＯＴＢトランジスタにおいては、チャンネルが形成されるチャンネル領域（シリコン薄膜の領域）の不純物濃度が低い。そのため、ＳＯＴＢトランジスタ間でのしきい値電圧のバラツキが小さい。すなわち、Ｐ型ＳＯＴＢトランジスタ間でのしきい値電圧のバラツキ、およびＮ型ＳＯＴＢトランジスタ間でのしきい値電圧のバラツキが小さい。これにより、基板バイアス電圧を供給したとき、しきい値電圧のバラツキにより、誤ってオン状態またはオフ状態となってしまうＰ型ＳＯＴＢトランジスタおよび／またはＮ型ＳＯＴＢトランジスタを低減することが可能となり、基板バイアス電圧を供給しても安定して動作する半導体装置を提供することが可能となる。
【００１７】
また、基板バイアス電圧が供給されるシリコン基板と、チャンネル領域となるシリコン薄膜の領域との間には、絶縁膜が介在しているため、基板バイアス電圧を供給しても、シリコン薄膜とシリコン基板との間をリーク電流が流れるのを防ぐことが可能となる。これにより、基板バイアス電圧を供給しても、消費電力が増加するのを抑制することが可能となる。すなわち、消費電力の低減を図りながら、安定して動作する半導体装置を提供することが可能となる。
【００１８】
さらに、ＳＯＴＢトランジスタにおいては、そのしきい値電圧が、供給される基板バイアス電圧の値に比例して変化する。そのため、基板バイアス電圧の値により、Ｐ型ＳＯＴＢトランジスタおよびＮ型ＳＯＴＢトランジスタのそれぞれを、容易に所望のしきい値電圧へ変更することが可能となる。
【００１９】
基板バイアス電圧が供給される例として、シリコン基板を述べた。しかしながら、シリコン薄膜と対向する領域が、例えばシリコン基板に形成されたウェル領域である場合には、このウェル領域に基板バイアス電圧が供給される。
【００２０】
なお、本明細書においては、電界効果型トランジスタを、単にＭＯＳトランジスタと称し、ＳＯＴＢトランジスタと区別する。電界効果型トランジスタにおいても、チャンネルがＰチャンネルとなるＭＯＳトランジスタは、Ｐ型ＭＯＳトランジスタと称し、チャンネルがＮ型チャンネルとなるＭＯＳトランジスタは、Ｎ型ＭＯＳトランジスタと称する。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００２２】
低消費電力化を図りながら安定して動作することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】実施の形態１に係わる半導体装置の構成を示すブロック図である。
【図２】実施の形態１に係わる半導体装置の構成を示す回路図である。
【図３】（Ａ）および（Ｂ）は、ＭＯＳトランジスタおよびＳＯＴＢトランジスタの構造を模式的に示す断面図である。
【図４】実施の形態１に係わる半導体装置の動作概念を示す説明図である。
【図５】実施の形態１に係わるＰ型ＳＯＴＢトランジスタおよびＮ型ＳＯＴＢトランジスタのしきい値電圧の変化を示す特性図である。
【図６】基板バイアス回路により発生される基板バイアス電圧の変化を示す模式的な波形図である。
【図７】シミュレーションにより求めた高速モードにおけるしきい値電圧と電源電圧との関係を示す特性図である。
【図８】シミュレーションにより求めた低速モードにおけるしきい値電圧と電源電圧との関係を示す特性図である。
【図９】実施の形態２に係わるＰ型ＳＯＴＢトランジスタおよびＮ型ＳＯＴＢトランジスタの特性を示す特性図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。
【００２５】
（実施の形態１）
＜半導体装置の全体構成＞
図１は、実施の形態１に係わる半導体装置１０の構成を示すブロック図である。同図において、一点鎖線で囲まれたブロックは、１つの半導体チップに形成されている回路およびバスを示している。半導体装置１０は、ＣＰＵ（中央処理装置：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）２６、ＧＰＩＯ２９、ＳＲＡＭ３０、ＡＤＣ３１、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）３２、Ｉ／Ｆ３３、Ｓ／Ｃ２４、Ｉ／Ｏ２２、ＩＯＰ２８およびＶＢＢ−ＧＥＮ２３を備えている。ここで、Ｉ／Ｏ２２は、入出力回路を示しており、特に制限されないが、半導体装置１０の外部と内部との間で信号の電圧レベルを変換する回路、信号のバッファリングを行う回路等を有している。
【００２６】
図１において、ＧＰＩＯ２９は、汎用入出力（Ｇｅｎｅｒａｌ  Ｐｕｒｐｏｓｅ  Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）回路であり、マイクロプロセッサ（ＣＰＵ）２６は、制御回路ＩＯＰ２８を介してＧＰＩＯ２９にアクセスする。ＧＰＩＯ２９は、ＣＰＵ２６からのアクセスに基づき、入出力回路Ｉ／Ｏ２２を介して、半導体装置１０の外部との間で情報の送受信を行い、外部との間で送受信された情報をＣＰＵ２６との間で送受信する。
【００２７】
図１において、ＳＲＡＭ３０は、先に述べたようにスタティック型ランダムアクセスメモリを示しており、バス２７に接続されている。また、ＡＤＣ３１は、アナログ／デジタル変換回路（以下、ＡＤ変換回路と称する）を示しており、ＲＯＭ３２は、不揮発性メモリを示しており、Ｉ／Ｆ３３は、インタフェース回路を示している。ＡＤ変換回路ＡＤＣ３１、不揮発性メモリＲＯＭ３２およびインタフェース回路Ｉ／Ｆ３３は、それぞれバス２７に接続されている。また、ＣＰＵ２６もバス２７に接続されている。ＣＰＵ２６は、バス２７を介して、ＳＲＡＭ３０、ＡＤ変換回路ＡＤＣ３１、不揮発性メモリＲＯＭ３２およびインタフェース回路Ｉ／Ｆ３３へアクセスし、これらとの間で信号の送受信を行う。
【００２８】
例えば、ＣＰＵ２６は、不揮発性メモリＲＯＭ３２からプログラムを、バス２７を介して読み出し、読み出したプログラムに従った処理を実行する。この処理の実行過程において、ＣＰＵ２６は、ＳＲＡＭ３０、ＡＤ変換回路ＡＤＣ３１およびインタフェース回路Ｉ／Ｆ３３を用いる。例えば、ＣＰＵ２６は、インタフェース回路Ｉ／Ｆ３３を用いて、半導体装置１０の外部に設けられている装置との間で情報の送受信を行う。
【００２９】
半導体装置１０の外部には、複数の装置が設けられるが、図１には、無線装置３４とセンサ３５とが例示されている。図１に示した例では、インタフェース回路Ｉ／Ｆ３３は、特に制限されないが、無線装置３４に対するインタフェース回路と、センサ３５に対するインタフェース回路とを備えている。ＣＰＵ２６は、無線装置用のインタフェース回路を介して、無線装置３４にアクセスし、無線装置３４を用いて無線信号で情報の送受信を行う。また、センサ用のインタフェース回路を介して、センサ３５にアクセスし、センサ３５からの情報を例えばＡＤ変換回路ＡＤＣ３１により、変換して、処理に用いる。
【００３０】
この実施の形態の半導体装置１０は、ウェラブル装置、例えばスマート時計に内蔵される。センサ３５は、スマート時計を装着する人体の体温等を測定するために、用いられ、また無線装置３４は、測定した体温等を、所謂スマートフォンへ送信するため等に用いられる。勿論、このような用途に限定されるものではない。例えば、無線装置３４は、所謂ＩｏＴ（Ｉｎｔｅｒｎｅｔ  ｏｆ  Ｔｈｉｎｇｓ）機器と無線で接続するためにも用いることが可能である。
【００３１】
この実施の形態においては、特に制限されないが、不揮発性メモリＲＯＭ３２は、例えばフラッシュメモリなどの電気的に書き換え可能な不揮発性メモリである。この不揮発性メモリＲＯＭ３２は、入出力回路Ｉ／Ｏ２２を介して、半導体装置１０の外部と接続可能にされている。これにより、外部から不揮発性メモリＲＯＭ３２を書き換えることが可能とされている。
【００３２】
ＳＲＡＭ３０は、ＣＰＵ２６がプログラムに従った処理を行う際に、例えば一次的な情報を格納するのに用いられる。勿論、この用途に限定されるものではない。
【００３３】
また、バス２７に接続される回路も上記した回路に限定されない。例えば、ＳＰＩ（Ｓｅｒｉａｌ  Ｐｅｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅ）、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅ  Ｔｒａｎｓｍｉｔｔｅｒ）、Ｉ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等のインタフェース回路が、バスに接続されていてもよい。
【００３４】
実施の形態に係わる半導体装置１０は、２つの動作速度モードを有している。すなわち、半導体装置１０が、低速で動作する低速モード２（第１動作モード）と、低速モード２よりも高速で半導体装置１０が動作する高速モード１（第２動作モード）とを有している。この実施の形態においては、低速モード２が指定されたとき、半導体装置１０を動作させるためのクロック信号と、高速モード１が指定されたとき、半導体装置１０を動作させるためのクロック信号とが、半導体装置１０の外部に、２個のクロック発生器３６Ａ、３６Ｂによって発生される。クロック発生器３６Ａは高速クロック信号２０を発生し、クロック発生器３６Ｂは、低速クロック信号２１を発生する。この実施の形態において、クロック発生器３６Ａ、３６Ｂは、水晶発振回路により構成され、低速クロック信号２１の周波数は、例えば３２ＫＨｚであり、高速のクロック信号（以下、高速クロック信号とも称する）２０の周波数は、例えば４０ＭＨｚである。すなわち、高速クロック信号２０と低速のクロック信号（以下、低速クロック信号とも称する）２１とでは、周波数の桁が違っている。
【００３５】
図１では、半導体装置１０の外部にクロック発生器３６Ａ、３６Ｂを設ける例を示しているが、半導体装置１０の内部に、クロック発生器３６Ａ、３６Ｂを設けるようにしてもよい。すなわち、ＣＰＵ２６等の回路と同じ半導体チップに、クロック発生器３６Ａ、３６Ｂを形成するようにしてもよい。また、半導体装置１０の外部に、１つのクロック発生器、例えば低速クロック信号２１を発生するクロック発生器３６Ｂを設け、半導体装置１０に、逓倍回路を設け、逓倍回路により、低速のクロック信号２１から高速のクロック信号２０を形成するようにしてもよい。
【００３６】
図１において、Ｓ／Ｃ２４は、システムコントローラ（モード指定回路）を示している。システムコントローラＳ／Ｃ２４には、ＣＰＵ２６からの指示信号Ｍ＿Ｃｏｎｔと、入出力回路Ｉ／Ｏ２２を介して、クロック信号２０、２１が供給される。システムコントローラＳ／Ｃ２４は、ＣＰＵ２６からの指示信号Ｍ＿Ｃｏｎｔに従って、高速のクロック信号２０または低速のクロック信号２１を選択し、ＣＰＵ２６へ、動作クロック信号２５として供給する。言い換えるならば、指示信号Ｍ＿Ｃｏｎｔによって、システムコントローラＳ／Ｃ２４は、高速モード１と低速モード２を指定する。高速モード１の指定においては、システムコントローラＳ／Ｃ２４は、高速のクロック信号２０を、動作クロック信号２５として、ＣＰＵ２６へ供給する。一方、低速モード２の指定においては、システムコントローラＳ／Ｃ２４は、低速のクロック信号２１を、動作クロック信号２５として、ＣＰＵ２６へ供給する。
【００３７】
ＣＰＵ２６は、供給される動作クロック信号２５に同期して動作する。そのため、低速のクロック信号２１が動作クロック信号２５として供給された場合には、ＣＰＵ２６の動作速度は遅くなり、高速のクロック信号２０が動作クロック信号２５として供給された場合には、ＣＰＵ２６の動作速度が速くなる。
【００３８】
ＣＰＵ２６は、例えば腕時計の機能を実現するとき、低速モード２に対応する指定信号Ｍ＿Ｃｏｎｔを、システムコントローラＳ／Ｃ２４へ供給する。また、端末としての機能を実現するとき、例えばアプリケーションを実行するとき、ＣＰＵ２６は、高速モード１に対応する指定信号Ｍ＿Ｃｏｎｔを、システムコントローラＳ／Ｃ２４へ供給する。腕時計の機能であれば、例えば時間の表示等を行うだけで済むため、ＣＰＵ２６に要求される処理量は比較的少ない。そのため、ＣＰＵ２６の動作速度が遅くても、ＣＰＵ２６は、比較的短い時間で、腕時計の機能を実現することができる。これに対して、端末として、アプリケーションを実行する場合には、ＣＰＵ２６に要求される処理量が、腕時計の機能に比べて遙かに多い。そのため、比較的短い時間で、アプリケーションを実行するためには、ＣＰＵ２６の動作速度を速くする。このように、ＣＰＵ２６の動作速度を、低速モード２で遅くすることにより、ＣＰＵ２６等において消費される電力を低減することが可能となる。
【００３９】
さらに、この実施の形態において、システムコントローラＳ／Ｃ２４は、指定信号Ｍ＿Ｃｏｎｔに従って、基板バイアス回路（以下、基板バイアス発生回路とも称する）を制御するモード指定信号を形成する。図１では、基板バイアス回路は、ＶＢＢ−ＧＥＮ２３として示されており、システムコントローラＳ／Ｃ２４からのモード指定信号Ｖｂ＿Ｃｏｎｔにより制御されている。このモード指定信号Ｖｂ＿Ｃｏｎｔは、指定信号Ｍ＿Ｃｏｎｔに基づいて、システムコントローラＳ／Ｃ２４において形成される。
【００４０】
基板バイアス回路ＶＢＢ−ＧＥＮ２３は、ＳＯＴＢ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｔｈｉｎ  Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）トランジスタに供給される基板バイアス電圧（Ｖｓｐ、Ｖｓｎ）とＭＯＳトランジスタに供給される基板バイアス電圧（Ｖｍｐ、Ｖｍｎ）を出力する。ＳＯＴＢトランジスタに供給される基板バイアス電圧は、ＳＯＴＢトランジスタのチャンネル型に対応した２種類の基板バイアス電圧を出力する。すなわち、Ｐ型ＳＯＴＢトランジスタに供給する基板バイアス電圧として、基板バイアス電圧Ｖｓｐ（第１基板バイアス電圧）を出力し、Ｎ型ＳＯＴＢトランジスタに供給する基板バイアス電圧として、基板バイアス電圧Ｖｓｎ（第２基板バイアス電圧）を出力する。
【００４１】
同様に、ＭＯＳトランジスタについても、そのチャンネル型に対応した基板バイアス電圧を、基板バイアス発生回路ＶＢＢ−ＧＥＮ２３は出力する。すなわち、Ｐ型ＭＯＳトランジスタに供給される基板バイアス電圧として、基板バイアス電圧Ｖｍｐ（第３基板バイアス電圧）を出力し、Ｎ型ＭＯＳトランジスタに対しては、基板バイアス電圧Ｖｍｎ（第４基板バイアス電圧）を出力する。
【００４２】
あとで説明するが、基板バイアス発生回路ＶＢＢ−ＧＥＮ２３から出力される基板バイアス電圧Ｖｓｐ、Ｖｓｎ、Ｖｍｐ、Ｖｍｎの電圧値は、モード指定信号Ｖｂ＿Ｃｏｎｔによって定められる。次に、基板バイアス電圧Ｖｓｐ、Ｖｓｎ、Ｖｍｐ、Ｖｍｎが供給される回路について、説明する。
【００４３】
図１において、例えば入出力回路Ｉ／Ｏ２２およびＣＰＵ２６は、ＳＯＴＢトランジスタではなく、Ｎ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタにより構成される。一方、ＳＲＡＭ３０は、ＳＯＴＢトランジスタおよびＭＯＳトランジスタによって構成される。ＭＯＳトランジスタにより構成される回路、例えば入出力回路Ｉ／Ｏ２２に対しては、基板バイアス電圧Ｖｍｐ、Ｖｍｎは供給されず、ＣＰＵ２６に対しては、基板バイアス電圧Ｖｍｐ、Ｖｍｎが供給される。これは、入出力回路Ｉ／Ｏ２２を構成するＭＯＳトランジスタに基板バイアス電圧を供給すると、ＭＯＳトランジスタのしきい値電圧が変化し、入出力回路Ｉ／Ｏ２２の入力論理しきい値電圧が変化するためである。一方、ＣＰＵ２６では、基板バイアス電圧Ｖｍｐ、Ｖｍｎを供給することにより、消費電力の低減を図ることが可能なためである。次に、ＣＰＵ２６とＳＲＡＭ３０を例として、基板バイアス電圧Ｖｓｐ、Ｖｓｎ、Ｖｍｐ、Ｖｍｎが供給される回路を説明する。
【００４４】
＜ＣＰＵ２６（第１回路）およびＳＲＡＭ３０（第２回路）の構成＞
図２は、実施の形態１に係わる半導体装置１０の構成を示す回路図である。同図には、図１に示した半導体装置１０において、ＣＰＵ２６の回路とＳＲＡＭ３０の回路とが示されている。図２には、図１に示したバス２７、ＡＤ変換回路ＡＤＣ３１およびインタフェース回路Ｉ／Ｆ３３も示されているが、図１と同じであるため、説明は省略する。また、図２には、基板バイアス回路ＶＢＢ−ＧＥＮ２３の構成も示されている。ここでは、説明の都合上、基板バイアス回路ＶＢＢ−ＧＥＮ２３が、基板バイアス電圧Ｖｓｐを形成する基板バイアス発生回路２３−Ｖｓｐと、基板バイアス電圧Ｖｓｎを形成する基板バイアス発生回路２３−Ｖｓｎと、基板バイアス電圧Ｖｍｐを形成する基板バイアス発生回路２３−Ｖｍｐと、基板バイアス電圧Ｖｍｎを形成する基板バイアス発生回路２３−Ｖｍｎを備えているように示しているが、この個数には限定されるものではない。
【００４５】
ＣＰＵ２６（第１回路）は、複数のＰ型ＭＯＳトランジスタと複数のＮ型ＭＯＳトランジスタによって構成されている。図２には、このような複数のＰ型ＭＯＳトランジスタと複数のＮ型ＭＯＳトランジスタのうち、１個のＰ型ＭＯＳトランジスタＭＰ１と１個のＮ型ＭＯＳトランジスタＭＮ１とが例として示されている。Ｐ型ＭＯＳトランジスタＭＰ１のソースには、電源電圧Ｖｄが供給され、そのドレインは、Ｎ型ＭＯＳトランジスタＭＮ１のドレインに接続されている。また、Ｎ型ＭＯＳトランジスタＭＮ１のソースには接地電圧Ｖｓが供給されている。Ｎ型ＭＯＳトランジスタＭＮ１のゲートとＰ型ＭＯＳトランジスタＭＰ１のゲートは共通に接続されている。すなわち、Ｎ型ＭＯＳトランジスタＭＮ１とＰ型ＭＯＳトランジスタＭＰ１とによってインバータ回路が構成されている。このようなインバータ回路のような論理回路、順序回路およびメモリ回路等を複数組み合わせることにより、ＣＰＵ２６は構成されている。
【００４６】
次にＳＲＡＭ３０（第２回路）の構成を説明する。ＳＲＡＭ３０は、行列状に配置された複数のメモリセルＭＣ００〜ＭＣｎｎを有するメモリセルアレイ（図示せず）と、メモリセルアレイに接続された周辺回路ＰＲＫとを備えている。メモリセルアレイの各行には、ワード線Ｗ０〜Ｗｎが配置され、各列には相補データ線対Ｄ０、／Ｄ０〜Ｄｎ、／Ｄｎが配置されている。ここで、データ線／Ｄ０〜／Ｄｎは、データ線Ｄ０〜Ｄｎに対して反対位相の信号を伝達するデータ線であることを示している。メモリセルＭＣ００〜ＭＣｎｎのそれぞれは、それが配置された行に配置されているワード線と、それが配置された列に配置されている相補データ線対とに接続されている。
【００４７】
図２には、メモリセルアレイに配置されているメモリセルＭＣ００〜ＭＣｎｎのうち、２行２列のメモリセルＭＣ００〜ＭＣ１１と、これらのメモリセルＭＣ００〜ＭＣ１１に対応するワード線Ｗ０、Ｗ１と、相補データ線対Ｄ０、／Ｄ０、Ｄ１、／Ｄ１が例示されている。メモリセルＭＣ００〜ＭＣｎｎの構成は、互いに同じであるため、図２には、メモリセルＭＣ００についてのみ、その回路構成が示されている。
【００４８】
ここでは、回路構成を例示しているメモリセルＭＣ００を用いて、メモリセルの構成を説明する。メモリセルＭＣ００は、ＳＯＴＢトランジスタにより構成されている。すなわち、メモリセルＭＣ００は、Ｐ型ＳＯＴＢトランジスタＳＰ１、ＳＰ２とＮ型ＳＯＴＢトランジスタＳＮ１、ＳＮ２、ＳＮ３、ＳＮ４を備えている。
【００４９】
Ｐ型ＳＯＴＢトランジスタＳＰ１のソースには、電源電圧Ｖｄが供給され、そのドレインは、Ｎ型ＳＯＴＢトランジスタＳＮ１のドレインに接続されている。Ｎ型ＳＯＴＢトランジスタＳＮ１のソースには、接地電圧Ｖｓが供給されている。Ｐ型ＳＯＴＢトランジスタＳＰ１のゲートとＮ型ＳＯＴＢトランジスタＳＮ１のゲートは互いに接続されている。これにより、Ｐ型ＳＯＴＢトランジスタＳＰ１のゲートとＮ型ＳＯＴＢトランジスタＳＮ１のゲートを入力とし、Ｐ型ＳＯＴＢトランジスタＳＰ１のドレインとＮ型ＳＯＴＢトランジスタＳＮ１のドレインを出力とした第１インバータ回路が構成されている。
【００５０】
同様に、Ｐ型ＳＯＴＢトランジスタＳＰ２のソースには、電源電圧Ｖｄが供給され、そのドレインは、Ｎ型ＳＯＴＢトランジスタＳＮ２のドレインに接続されている。Ｎ型ＳＯＴＢトランジスタＳＮ２のソースには、接地電圧Ｖｓが供給されている。Ｐ型ＳＯＴＢトランジスタＳＰ２のゲートとＮ型ＳＯＴＢトランジスタＳＮ２のゲートは互いに接続されている。これにより、Ｐ型ＳＯＴＢトランジスタＳＰ２のゲートとＮ型ＳＯＴＢトランジスタＳＮ２のゲートを入力とし、Ｐ型ＳＯＴＢトランジスタＳＰ２のドレインとＮ型ＳＯＴＢトランジスタＳＮ２のドレインを出力とした第２インバータ回路が構成されている。
【００５１】
第１インバータ回路の入力は、第２インバータ回路の出力に接続され、第２インバータ回路の入力は、第１インバータ回路の出力に接続されている。すなわち、第１インバータ回路の入力および出力と第２インバータ回路の出力および入力は交差接続され、フリップフロップ回路を構成している。フリップフロップ回路の１対の入出力、すなわち、第１インバータ回路の入力（第２インバータ回路の出力）と第２インバータ回路の入力（第１インバータ回路の出力）は、転送用のＮ型ＳＯＴＢトランジスタ（転送用ＳＯＴＢトランジスタ）ＳＮ３、ＳＮ４を介して対応する相補データ線対Ｄ０，／Ｄ０に接続されている。また、転送用ＳＯＴＢトランジスタＳＮ３およびＳＮ４のゲートは、対応するワード線Ｗ０に接続されている。
【００５２】
メモリセルアレイのワード線Ｗ０〜Ｗｎおよび相補データ線対Ｄ０，／Ｄ０〜Ｄｎ、／Ｄｎは、周辺回路ＰＲＫに接続されている。周辺回路ＰＲＫは、バス２７に接続されており、バス２７を介して、アドレス信号（図示せず）とリード／ライト制御信号（図示せず）を受信する。周辺回路ＰＲＫは、供給されたアドレス信号に基づいて、複数のワード線Ｗ０〜Ｗｎからアドレス信号によって指定されているワード線を選択し、選択したワード線をハイレベルにする。また、周辺回路ＰＲＫは、供給されたアドレス信号に基づいて、複数の相補データ線対Ｄ０、／Ｄ０〜Ｄｎ、／Ｄｎからアドレス信号によって指定された相補データ線対を選択する。
【００５３】
周辺回路ＰＲＫは、リード／ライト制御信号が、リード動作を指定しているとき、選択した相補データ線対からの情報を、バス２７に供給する。この場合、この選択された相補データ線対に接続され、接続されているワード線の電圧がハイレベルとなっているメモリセルからの情報が、バス２７へ供給される。一方、リード／ライト制御信号が、ライト動作を指定しているとき、周辺回路ＰＲＫは、バス２７における情報を選択した相補データ線対へ供給する。この場合には、この選択された相補データ線対に接続され、接続されているワード線の電圧がハイレベルとなっているメモリセルに、バス２７における情報が供給され、書き込みが行われる。
【００５４】
周辺回路ＰＲＫによって、ワード線Ｗ０が選択され、相補データ線対Ｄ０、／Ｄ０が選択された場合を例にして、ライト動作とリード動作を説明する。ワード線Ｗ０が選択によりハイレベルとなると、選択メモリセルＭＣ００における転送用ＳＯＴＢトランジスタＳＮ３、ＳＮ４がともにオン状態となる。
【００５５】
ライト動作においては、相補データ線対Ｄ０、／Ｄ０の電圧が、転送用ＳＯＴＢトランジスタＳＮ３、ＳＮ４を介して、フリップフロップ回路の１対の入出力に伝達される。すなわち、相補データ線Ｄ０の電圧は、転送用ＳＯＴＢトランジスタＳＮ３を介して、第２インバータ回路の入力に供給され、相補データ線／Ｄ０の電圧は、転送用ＳＯＴＢトランジスタＳＮ４を介して、第１インバータ回路の入力に供給される。相補データ線／Ｄ０における電圧（信号）は、相補データ線Ｄ０における電圧（信号）に対して位相反転している。そのため、例えば第１インバータ回路の入力には、転送用ＳＯＴＢトランジスタＳＮ３を介してハイレベルが供給され、第２インバータ回路の入力には、転送用ＳＯＴＢトランジスタＳＮ４を介してロウレベルが供給されることになる。これにより、フリップフロップ回路が保持する状態が、相補データ線対Ｄ０、／Ｄ０における信号によって定められ、メモリセルＭＣ００への書き込みが行われる。
【００５６】
一方、リード動作においては、転送用ＳＯＴＢトランジスタＳＮ３、ＳＮ４を介して、フリップフロップ回路の１対の入出力が、相補データ線対Ｄ０、／Ｄ０に接続される。すなわち、第２インバータ回路の出力が、転送用ＳＯＴＢトランジスタＳＮ４を介して、相補データ線／Ｄ０に接続され、第１インバータ回路の出力が、転送用ＳＯＴＢトランジスタＳＮ３を介して、相補データ線Ｄ０に接続される。例えば、フリップフロップ回路において、第１インバータ回路の出力がロウレベルで、第２インバータ回路の出力がハイレベルの状態を保持していた場合、転送用ＳＯＴＢトランジスタＳＮ３を介してロウレベルが、相補データ線Ｄ０に供給され、転送用ＳＯＴＢトランジスタＳＮ４を介してハイレベルが、相補データ線／Ｄ０に供給される。
【００５７】
他のメモリセルＭＣ０１、ＭＣ１０〜ＭＣｎｎに対応するワード線と相補データ線対が選択された場合も、メモリセルＭＣ００と同じである。
【００５８】
また、周辺回路ＰＲＫがワード線Ｗ０を非選択、すなわちロウレベルにした場合には、転送用ＳＯＴＢトランジスタＳＮ３、ＳＮ４がともにオフ状態となる。これにより、相補データ線対とメモリセルＭＣ００内のフリップフロップ回路の入出力との間は電気的に分離される。このとき、フリップフロップ回路には、電源電圧Ｖｄと接地電圧Ｖｓが供給されているため、保持している状態を継続して保持する。他のメモリセルも同様に、対応するワード線が非選択の場合には、保持している状態を継続する。
【００５９】
周辺回路ＰＲＫは、複数のＰ型ＭＯＳトランジスタと複数のＮ型ＭＯＳトランジスタにより構成されている。例えば、周辺回路ＰＲＫは、アドレス信号をデコードするデコーダ回路とデコーダ回路の出力をワード線に伝達するドライブ回路等を有しているが、これらの回路が、複数のＰ型ＭＯＳトランジスタと複数のＮ型ＭＯＳトランジスタにより構成されている。図２には、周辺回路ＰＲＫを構成する複数のＰ型ＭＯＳトランジスタと複数のＮ型ＭＯＳトランジスタのうち、一部のＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタが代表として描かれている。すなわち、図２では、ワード線Ｗ０、Ｗ１に選択、非選択の電圧を供給するドライブ回路の出力部を構成するＭＯＳトランジスタが示されている。
【００６０】
同図において、ドライブ回路の出力部は、互いに同じ構成を有しており、Ｐ型ＭＯＳトランジスタＭＰ２とＮ型ＭＯＳトランジスタＭＮ２とを有している。ここで、Ｐ型ＭＯＳトランジスタＭＰ２のソースには、電源電圧Ｖｄが供給され、そのドレインは対応するワード線（例えばＷ０）に接続されている。また、Ｎ型ＭＯＳトランジスタＭＮ２のソースには、接地電圧Ｖｓが供給され、そのドレインは対応するワード線（Ｗ０）に接続されている。Ｐ型ＭＯＳトランジスタＭＰ２のゲートとＮ型ＭＯＳトランジスタＭＮ２のゲートは、共通に接続され、デコーダ回路によってデコードされた信号が伝達される。
【００６１】
これにより、アドレス信号により指定されたワード線（例えばＷ０）に対応するドライブ回路の出力部では、Ｐ型ＭＯＳトランジスタＭＰ２がオン状態となり、Ｎ型ＭＯＳトランジスタＭＮ２はオフ状態となる。その結果、Ｐ型ＭＯＳトランジスタＭＰ２を介して、電源電圧Ｖｄ（ハイレベル）が選択されたワード線（Ｗ０）に供給される。一方、アドレス信号により指定されていないワード線（例えばＷ１）に対応するドライブ回路の出力部では、Ｐ型ＭＯＳトランジスタＭＰ２がオフ状態となり、Ｎ型ＭＯＳトランジスタＭＮ２がオン状態となる。その結果、Ｎ型ＭＯＳトランジスタＭＮ２を介して、接地電圧Ｖｓ（ロウレベル）が、非選択のワード線（Ｗ１）に供給されることになる。
【００６２】
Ｐ型ＳＯＴＢトランジスタ、Ｎ型ＳＯＴＢトランジスタ、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのそれぞれは、あとで図３を用いて説明するが、ソース領域（ソースに対応）、ドレイン領域（ドレインに対応）、ゲート電極（ゲートに対応）およびバックゲート領域（バックゲートに対応）を有している。
【００６３】
この実施の形態においては、ＳＲＡＭ３０内のメモリセルアレイに含まれるメモリセルＭＣ００〜ＭＣｎｎのそれぞれにおけるＰ型ＳＯＴＢトランジスタＳＰ１、ＳＰ２のバックゲートには、基板バイアス電圧Ｖｓｐ（第１基板バイアス電圧）が供給されている。また、メモリセルＭＣ００〜ＭＣｎｎのそれぞれにおけるＮ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４のバックゲートには、基板バイアス電圧Ｖｓｎ（第２基板バイアス電圧）が供給されている。一方、ＳＲＡＭ３０内の周辺回路ＰＲＫを構成する複数のＰ型ＭＯＳトランジスタ（ＭＰ２）のそれぞれのバックゲートには、基板バイアス電圧Ｖｍｐ（第３基板バイアス電圧）が供給され、ＳＲＡＭ３０内の周辺回路ＰＲＫを構成する複数のＮ型ＭＯＳトランジスタ（ＭＮ２）のそれぞれのバックゲートには、基板バイアス電圧Ｖｍｎ（第４基板バイアス電圧）が供給されている。ＣＰＵ２６を構成する複数のＰ型ＭＯＳトランジスタ（ＭＰ１）のそれぞれのバックゲートにも、基板バイアス電圧Ｖｍｐ（第３基板バイアス電圧）が供給され、ＣＰＵ２６を構成する複数の複数のＮ型ＭＯＳトランジスタ（ＭＮ１）のそれぞれのバックゲートには、基板バイアス電圧Ｖｍｎ（第４基板バイアス電圧）が供給されている。
【００６４】
すなわち、この実施の形態において、ＣＰＵ２６を構成するＰ型ＭＯＳトランジスタ（ＭＰ１）とＳＲＡＭ３０内の周辺回路ＰＲＫを構成するＰ型ＭＯＳトランジスタ（ＭＰ２）のそれぞれのバックゲートには、同じ電圧値の基板バイアス電圧Ｖｍｐが供給され、ＣＰＵ２６を構成するＮ型ＭＯＳトランジスタ（ＭＮ１）とＳＲＡＭ３０内の周辺回路ＰＲＫを構成するＮ型ＭＯＳトランジスタ（ＭＮ２）のそれぞれのバックゲートには、同じ電圧値の基板バイアス電圧Ｖｍｎが供給される。
【００６５】
また、各メモリセルを構成するＰ型ＳＯＴＢトランジスタＳＰ１、ＳＰ２のバックゲートには、同じＰチャンネル型ではあるが、基板バイアス電圧Ｖｍｐとは異なる基板バイス電圧Ｖｓｐが供給されている。同様に、各メモリセルを構成するＮ型ＳＯＴＢトランジスタＳＮ１、ＳＮ２のバックゲートには、同じＮチャンネル型ではあるが、基板バイアス電圧Ｖｍｎとは異なる基板バイス電圧Ｖｓｎが供給されている。また、基板バイアス電圧Ｖｓｐと基板バイアス電圧Ｖｓｎとは、互いに極性が異なるように、基板バイアス発生回路２３−Ｖｓｐ、２３−Ｖｓｎによって発生され、基板バイス電圧Ｖｍｐと基板バイアス電圧Ｖｍｎとは、互いに極性が異なるように、基板バイアス発生回路２３−Ｖｍｐ、２３−Ｖｍｎによって発生される。なお、基板バイアス電圧Ｖｓｐと基板バイアス電圧Ｖｍｐとは同じ極性であり、基板バイアス電圧Ｖｓｎと基板バイアス電圧Ｖｍｎとは同じ極性である。
【００６６】
＜ＭＯＳトランジスタおよびＳＯＴＢトランジスタの構造＞
次に、図３を用いて、ＭＯＳトランジスタおよびＳＯＴＢトランジスタの構造を説明する。図３（Ａ）は、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタの構造を模式的に示す断面図である。また、図３（Ｂ）は、Ｐ型ＳＯＴＢトランジスタおよびＮ型ＳＯＴＢトランジスタの構造を模式的に示す断面図である。
【００６７】
複数のＰ型ＭＯＳトランジスタにおいて、それらの構造は互いに同じであり、複数のＮ型ＭＯＳトランジスタにおいて、それらの構造も互いに同じである。そのため、図３（Ａ）で説明するＰ型ＭＯＳトランジスタは、図２に示したＰ型ＭＯＳトランジスタＭＰ１に対応し、Ｎ型ＭＯＳＦＥＴトランジスタは、図２に示したＮ型ＭＯＳトランジスタＭＮ１に対応しているものとして説明する。また、複数のＰ型ＳＯＴＢトランジスタにおいて、それらの構造は互いに同じであり、複数のＮ型ＳＯＴＢトランジスタにおいて、それらの構造も互いに同じである。そのため、図３（Ｂ）で説明するＰ型ＳＯＴＢトランジスタは、図２に示したＰ型ＳＯＴＢトランジスタＳＰ１に対応し、Ｎ型ＳＯＴＢトランジスタは、図２に示したＮ型ＳＯＴＢトランジスタＳＮ１に対応しているものとして説明する。
【００６８】
これらのＭＯＳトランジスタおよびＳＯＴＢトランジスタは、１個の半導体チップに形成されている。図３においては、基板４０が、ＭＯＳトランジスタとＳＯＴＢトランジスタとにおいて共通となっている。ここでは、基板４０は、Ｐチャンネル型（以下、Ｐ型と称する）シリコン基板であるとして説明する。
【００６９】
図３（Ａ）において、４１は、Ｐ型シリコン基板４０に形成されたＮチャンネル型（以下、Ｎ型と称する）ウェル領域である。このＮ型ウェル領域４１に、Ｎ型ウェル領域４２と、Ｐ型ウェル領域４３が形成されている。Ｎ型ウェル領域４２には、Ｐ型ＭＯＳトランジスタ（ＭＰ１）のソース領域となるＰ＋型領域４５と、Ｐ型ＭＯＳトランジスタ（ＭＰ１）のドレイン領域となるＰ＋型領域４６と、Ｎ＋型領域４４とが形成されている。同図において、５０はＰ型ＭＯＳトランジスタ（ＭＰ１）のゲート電極を示している。ゲート電極５０は、図示していない絶縁膜（ゲート絶縁膜）を介して、Ｎ型ウェル領域４２上に形成されている。図３（Ａ）では、図面を見易くするために、ゲート電極５０は、ソース領域４５およびドレイン領域４６と分離しているように描かれているが、実際には、ゲート電極５０、ソース領域４５およびドレイン領域４６はオーバラップするように形成されている。また、Ｎ＋型領域４４は、基板バイアス電圧ＶｍｐをＮ型ウェル領域４２に供給するための領域である。
【００７０】
図３（Ａ）において、５２は、基板バイアス電圧Ｖｍｐを、Ｎ＋型領域４４へ供給するための電極を示しており、５３は、電源電圧ＶｄをＰ＋型領域４５へ供給するための電極を示している。また、図３（Ａ）において、５６は、Ｐ＋型領域４６を出力ｏｕｔへ接続するための電極を示し、５４は、ゲート電極５０を入力ｉｎに接続するための電極を示している。
【００７１】
上記したＰ型ウェル領域４３には、Ｎ型ＭＯＳトランジスタ（ＭＮ１）のソース領域となるＮ＋型領域４８と、Ｎ型ＭＯＳトランジスタ（ＭＮ１）のドレイン領域となるＮ＋型領域４７と、Ｐ＋型領域４９とが形成されている。同図において、５１はＮ型ＭＯＳトランジスタ（ＭＮ１）のゲート電極を示している。ゲート電極５１は、図示していない絶縁膜（ゲート絶縁膜）を介して、Ｐ型ウェル領域４３上に形成されている。図３（Ａ）では、図面を見易くするために、ゲート電極５１も、ソース領域４８およびドレイン領域４７と分離しているように描かれているが、実際には、ゲート電極５１、ソース領域４８およびドレイン領域４７はオーバラップするように形成されている。また、Ｐ＋型領域４９は、基板バイアス電圧ＶｍｎをＰ型ウェル領域４３に供給するための領域である。
【００７２】
図３（Ａ）において、５９は、基板バイアス電圧Ｖｍｎを、Ｐ＋型領域４９へ供給するための電極を示しており、５８は、接地電圧ＶｓをＮ＋型領域４８へ供給するための電極を示している。また、図３（Ａ）において、５７は、Ｎ＋型領域４７を出力ｏｕｔへ接続するための電極を示し、５５は、ゲート電極５１を入力ｉｎに接続するための電極を示している。
【００７３】
上記した基板４０、Ｎ型ウェル領域４１、４２、Ｐ型ウェル領域４３、Ｐ＋型領域４５、４６、４９およびＮ＋型領域４４、４７、４８のそれぞれは、不純物を含有するシリコンであり、含有する不純物により、それぞれのチャンネル型が定められている。
【００７４】
なお、ゲート電極５０（５１）の下側のＮ型ウェル領域４２（Ｐ型ウェル領域４３）の部分であって、ソース領域４５（４８）とドレイン領域４６（４７）とにより挟まれた部分には、ゲート電極５０（５１）に電圧を供給することにより、チャンネルが形成される。また、図３（Ａ）において、６０は、素子を分離する絶縁領域を示している。
【００７５】
図３（Ａ）と同様に、図３（Ｂ）において、４０は、共通のＰ型シリコン基板を示し、４１は、Ｐ型シリコン基板４０に形成されたＮ型ウェル領域を示し、４２は、Ｎ型ウェル領域４１に形成されたＮ型ウェル領域を示し、４３は、Ｎ型ウェル領域４１に形成されたＰ型ウェル領域を示している。
【００７６】
Ｎ型ウェル領域４２上には、薄い絶縁膜８０が形成されている。この薄い絶縁膜８０を挟むように、Ｎ型ウェル領域４２上に、Ｐ型ＳＯＴＢトランジスタ（ＳＰ１）のソース領域となるＰ＋型領域６２と、ドレイン領域となるＰ＋型領域６４とが形成されている。また、このＰ＋型領域６２とＰ＋型領域６４との間に、実質的に不純物を含有していないシリコン領域（シリコン薄膜の領域）６３が形成されている。このシリコン領域６３上に、図示しない絶縁膜（ゲート絶縁膜）を介してゲート電極６９が形成されている。ここで、シリコン領域６３は、Ｐ＋型領域６２とＰ＋型領域６４とに接しており、ゲート電極６９に電圧を供給することにより、このシリコン領域６３にチャンネルが形成される。図３（Ｂ）においても、図面を見易くするために、ゲート電極６９は、ソース領域６２およびドレイン領域６４と分離しているように描かれているが、実際には、ゲート電極６９、ソース領域６２およびドレイン領域６４はオーバラップするように形成されている。
【００７７】
また、Ｎ型ウェル領域４２上には、基板バイス電圧Ｖｓｐを、Ｎ型ウェル領域４２へ供給するためのＮ＋型領域６１が形成されている。図３（Ｂ）において、７１は、基板バイアス電圧ＶｓｐをＮ＋型領域６１へ供給するための電極を示し、７２は、電源電圧Ｖｄをソース領域６２へ供給するための電極を示している。また、７４は、ドレイン領域６４を出力ｏｕｔへ接続するための電極を示し、７３は、ゲート電極６９を入力ｉｎに接続するための電極を示している。
【００７８】
Ｐ型ウェル領域４３上には、薄い絶縁膜８１が形成されている。この薄い絶縁膜８１を挟むように、Ｐ型ウェル領域４３上に、Ｎ型ＳＯＴＢトランジスタ（ＳＮ１）のソース領域となるＮ＋型領域６７と、ドレイン領域となるＮ＋型領域６５とが形成されている。また、このＮ＋型領域６５とＮ＋型領域６７との間に、実質的に不純物を含有していないシリコン領域（シリコン薄膜の領域）６６が形成されている。このシリコン領域６６上に、図示しない絶縁膜（ゲート絶縁膜）を介してゲート電極７０が形成されている。ここで、シリコン領域６６は、Ｎ＋型領域６５とＮ＋型領域６７とに接しており、ゲート電極７０に電圧を供給することにより、このシリコン領域６６にチャンネルが形成される。ここでも、図面を見易くするために、ゲート電極７０は、ソース領域６７およびドレイン領域６５と分離しているように描かれているが、実際には、ゲート電極７０、ソース領域６７およびドレイン領域６５はオーバラップするように形成されている。
【００７９】
また、Ｐ型ウェル領域４３上には、基板バイス電圧Ｖｓｎを、Ｐ型ウェル領域４３へ供給するためのＰ＋型領域６８が形成されている。図３（Ｂ）において、７８は、基板バイアス電圧ＶｓｎをＰ＋型領域６８へ供給するための電極を示し、７７は、接地電圧Ｖｓをソース領域６７へ供給するための電極を示している。また、７５は、ドレイン領域６５を出力ｏｕｔへ接続するための電極を示し、７７は、ゲート電極７０を入力ｉｎに接続するための電極を示している。なお、図３（Ｂ）において、６０は、図３（Ａ）と同様に、素子分離用の絶縁領域を示している。
【００８０】
薄いシリコン領域（シリコン薄膜の領域）６３、６６および薄い絶縁膜８０、８１のそれぞれの厚さは、例えば１０ｎｍ程度である。また、ＳＯＴＢトランジスタのチャンネル型は、例えばゲート電極６９、７０と薄いシリコン領域６３、６６との間に設けられる絶縁膜、すなわちゲート絶縁膜の組成により定める。例えばアルミニュウムあるいはハフニュウムをゲート絶縁膜の組成とすることにより、ＳＯＴＢトランジスタのチャンネル型が決定される。また、ＳＯＴＢトランジスタのしきい値電圧は、このアルミニュウムあるいはハフニュウムの量および／または薄い絶縁膜８０、８１に含有される不純物の量によって定められる。
【００８１】
図３（Ａ）に示すように、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタにおいては、不純物を含有するＮ型ウェル領域４２およびＰ型ウェル領域４３にチャンネルが形成される。そのため、同じ半導体チップに形成されたＮ型ウェル領域４２間（および／またはＰ型ウェル領域４３間）で、含有する不純物の濃度がばらつくと、Ｐ型ＭＯＳトランジスタ（および／またはＮ型ＭＯＳトランジスタ）間で、しきい値電圧がばらつくことになる。また、Ｎ型ウェル領域４２（Ｐ型ウェル領域４３）とＰ型ＭＯＳトランジスタ（Ｎ型ＭＯＳトランジスタ）のソース領域およびドレイン領域との間にＰＮ接合が存在する。そのため、基板バイアス電圧Ｖｍｐ（Ｖｍｎ）をＮ型ウェル領域４２（Ｐ型ウェル領域４３）に供給すると、ＰＮ接合よるリーク電流が発生することになる。
【００８２】
これに対して、Ｐ型ＳＯＴＢトランジスタおよびＮ型ＳＯＴＢトランジスタにおいては、チャンネルが形成される領域６３、６６が、実質的に不純物を含有していない。そのため、不純物の量がばらつくことにより、Ｐ型ＳＯＴＢトランジスタおよびＮ型ＳＯＴＢトランジスタのしきい値電圧がばらつくことを低減することが可能となる。また、実質的に不純物を含有していないため、基板バイアス電圧ＶｓｐおよびＶｓｎに比例して、Ｐ型ＳＯＴＢトランジスタおよびＮ型ＳＯＴＢトランジスタのしきい値電圧は変化する。さらに、基板バイアス電圧Ｖｓｐ（Ｖｓｎ）が供給されるＮ型ウェル領域４２（Ｐ型ウェル領域４３）と、Ｐ型ＳＯＴＢトランジスタ（Ｎ型ＳＯＴＢトランジスタ）のソース領域およびドレイン領域は、絶縁膜８０（８１）によって分離されているため、ＰＮ接合が存在しない。これにより、ＰＮ接合によりリーク電流が発生することを防ぐことが可能となる。
【００８３】
Ｐ型ＭＯＳトランジスタ（ＭＰ１）のバックゲートは、図３（Ａ）のＮ型ウェル領域４２が該当し、Ｎ型ＭＯＳトランジスタ（ＭＮ１）のバックゲートは、図３（Ａ）のＰ型ウェル領域４３が該当する。また、Ｐ型ＳＯＴＢトランジスタ（ＳＰ１）のバックゲートは、図３（Ｂ）のＮ型ウェル領域４２が該当し、Ｎ型ＳＯＴＢトランジスタ（ＳＮ１）のバックゲートは、図３（Ｂ）のＰ型ウェル領域４３が該当する。
【００８４】
＜半導体装置１０の動作＞
図４は、実施の形態１に係わる半導体装置１０の動作概念を示す説明図である。同図において、横軸は時間を示し、縦軸は半導体装置１０の所定の回路ブロックにおける動作周波数を示している。ここでの所定の回路は、例えばＣＰＵ２６である。
【００８５】
図４において、１は高速モードの際の動作周波数を示しており、２は低速モードの際の動作周波数を示している。また、３はスタンバイモードを示している。高速モード１では、図１において説明したように、ＣＰＵ２６は、高速のクロック信号２０に同期して動作する。そのため、高い周波数（Ｈｉｇｈ  ｆ）で動作することになる。また、低速モード２では、ＣＰＵ２６は、低速のクロック信号２１に同期して動作する。そのため、低い周波数（Ｌｏｗ  ｆ）で動作することになる。これに対して、スタンバイモードでは、クロック信号が遮断される。
【００８６】
基板バイアス回路２３は、低速モード２およびスタンバイモード３において、基板バイアス電圧Ｖｍｐ、Ｖｍｎ、ＶｓｐおよびＶｓｎを発生し、ＣＰＵ２６、ＳＲＡＭ３０等へ供給する。基板バイアス電圧Ｖｍｐ、Ｖｍｎ、ＶｓｐおよびＶｓｎが、ＣＰＵ２６、ＳＲＡＭ３０等を構成するＰ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタ、Ｐ型ＳＯＴＢトランジスタおよびＮ型ＳＯＴＢトランジスタのそれぞれのバックゲートに供給されることにより、それぞれのトランジスタのしきい値電圧は、高くなる。それぞれのトランジスタのしきい値電圧が高くなることにより、リーク電流を大幅に低減することが可能となる。一方、基板バイアス発生回路２３は、高速モード１のとき、基板バイアス電圧Ｖｍｐ、Ｖｍｎ、ＶｓｐおよびＶｓｎを、それぞれのトランジスタに供給しない。これにより、それぞれのトランジスタのしきい値電圧は、高くならないため、ＣＰＵ２６、ＳＲＡＭ３０等は高速で動作することが可能となる。
【００８７】
なお、この実施の形態においては、高速モード１、低速モード２およびスタンバイモード３のいずれのモードにおいても、電源電圧Ｖｄおよび接地電圧Ｖｓの電圧値は変更されず、一定となっている。
【００８８】
スタンバイモード３の場合には、クロック信号の供給が遮断されるため、ＣＰＵ２６内の特定の回路ブロックにおいては、スリープ状態となる。
【００８９】
このようなスタンバイモード３と低速モード２とを、ある時間間隔で切り替えるようにする。これにより、低速ではあるが処理を行いながら、低消費電力化を図ることが可能な超スタンバイ状態を作ることが可能となる。この超スタンバイ状態あるいは低速モード２において、半導体装置１０は、予め定められた低速で可能な処理を行う。例えば、超スタンバイ状態あるいは低速モード２で、半導体装置１０は、時計の機能を実現する処理を実行する。このときには、基板バイアス電圧が、ＭＯＳトランジスタおよびＳＯＴＢトランジスタのバックゲートに供給されているため、それぞれのしきい値電圧が高くなり、リーク電流の低減を図ることができる。また、動作周波数が低くなっているため、動作電流も低減する。これにより、より消費電力を低減することが可能となる。
【００９０】
一方、携帯端末装置の機能、例えばゲームなどのアプリケーションは、高速モード１において実行する。高速モード１では、基板バイアス電圧Ｖｍｐ、Ｖｍｎ、ＶｓｐおよびＶｓｎが、Ｐ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタ、Ｐ型ＳＯＴＢトランジスタおよびＮ型ＳＯＴＢトランジスタのバックゲートに供給されないため、それぞれのトランジスタのしきい値電圧は高くならない。その結果、リーク電流が増加するが、このときには、動作周波数が高いため、動作電流が大きくなり、リーク電流の増加による消費電力の増加は無視できる程度である。
【００９１】
スタンバイモード３および低速モード２の両方のモードにおいて、基板バイアス電圧Ｖｍｐ、Ｖｍｎ、ＶｓｐおよびＶｓｎが、ＣＰＵ２６、ＳＲＡＭ３０等を構成するＰ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタ、Ｐ型ＳＯＴＢトランジスタおよびＮ型ＳＯＴＢトランジスタのそれぞれのバックゲートに供給されるようにする。そのため、システムコントローラＳ／Ｃ２４は、ＣＰＵ２６から供給される指定信号Ｍ＿Ｃｏｎｔが、第２モードに対応しているときのみ、モード指定信号Ｖｂ＿Ｃｏｎｔにより、基板バイアス発生回路２３−Ｖｍｐ、２３−Ｖｍｎ、２３−Ｖｓｐ、２３−Ｖｓｎ（図２）を動作させ、基板バイアス電圧Ｖｍｐ、Ｖｍｎ、ＶｓｐおよびＶｓｎが、バックゲートに供給されるようにする。一方、ＣＰＵ２６から供給される指定信号Ｍ＿Ｃｏｎｔが、第１モードに対応しているとき、システムコントローラＳ／Ｃ２４は、基板バイアス発生回路２３−Ｖｍｐ、２３−Ｖｍｎ、２３−Ｖｓｐ、２３−Ｖｓｎ（図２）を非動作状態にする。
【００９２】
＜ＳＯＴＢトランジスタのしきい値制御＞
半導体装置１０を安定して動作させるためには、ＳＲＡＭ３０が安定して動作するようにすることが重要である。半導体装置１０を高集積化するために、ＳＲＡＭ３０に含まれるメモリセルＭＣ００〜ＭＣｎｎを構成するトランジスタは、半導体装置１０に含まれるトランジスタの中で、最もサイズの小さなトランジスタが用いられる。サイズが最も小さいため、トランジスタのゲート電極のサイズ（幅Ｗと長さＬ）も小さくなる。Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタにおいては、このゲート電極の直下の半導体領域（図３（Ａ）では、Ｎ型ウェル領域４２、Ｐ型ウェル領域４３の一部）に、不純物を例えば注入し、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳＦＥＴのしきい値電圧を定める。
【００９３】
ゲート電極のサイズが小さいため、ゲート電極の直下の半導体領域も小さくなり、注入される不純物の量も少なくなる。そのため、注入される不純物の量がばらつくと、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタの特性が大きくばらつくことになる。例えば、６５ｎｍのＳＲＡＭにおいて、メモリセルを構成するＭＯＳトランジスタを調べると、ＭＯＳトランジスタのしきい値電圧は、例えば０．６Ｖばらつく。例えば、メモリセルのＭＯＳトランジスタのしきい値電圧を０．２Ｖと設定した場合、バラツキにより、しきい値電圧が０．８Ｖ（０．２Ｖ＋０．６Ｖ）となるＭＯＳトランジスタが発生することが考えられる。これは、電源電圧Ｖｄが０．８Ｖ以下に低下すると、正常に動作しないメモリセルが発生することを示している。すなわち、ＳＲＡＭのメモリセルの動作下限電圧により、半導体装置１０の動作下限電圧が定まることになる。電源電圧Ｖｄを高くすることにより、ＳＲＡＭのメモリセルが安定して動作するようにすることが考えられるが、電源電圧Ｖｄを高くすると、消費電力の増加に繋がる。
【００９４】
実施の形態においては、メモリセルＭＣ００〜ＭＣｎｎのそれぞれが、Ｐ型ＳＯＴＢトランジスタＳＰ１、ＳＰ２およびＮ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４により構成されている。実質的に不純物を含有しない領域（図３（Ｂ）の６３、６６）にチャンネルが形成される。そのため、これらのＳＯＴＢトランジスタのサイズを小さくしても、不純物のばらつきにより、しきい値電圧がばらつくことを抑制することが可能である。例えば、しきい値電圧のばらつきを、０．２Ｖ程度に抑制することが可能である。これにより、電源電圧Ｖｄが低くても、ＳＲＡＭ３０は安定して動作することが可能となり、半導体装置１０を安定して動作させることが可能となる。
【００９５】
さらに、この実施の形態においては、ＳＲＡＭ３０が安定して動作するように、Ｐ型ＳＯＴＢトランジスタのしきい値電圧が、基板バイアス回路２３により制御される。
【００９６】
図５は、基板バイアス電圧Ｖｓｐ、Ｖｓｎを変化させたときの、Ｐ型ＳＯＴＢトランジスタＳＰ１、ＳＰ２およびＮ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４のしきい値電圧の変化を示す特性図である。同図において横軸は、基板バイアス電圧Ｖｓｎの絶対値を増加させたときの、Ｎ型ＳＯＴＢトランジスタのしきい値電圧（Ｖｔｈ）の変化を示しており、縦軸は、基板バイアス電圧Ｖｓｐの絶対値を増加させたときの、Ｐ型ＳＯＴＢトランジスタのしきい値電圧（Ｖｔｈ）の変化を示している。
【００９７】
高速モード１においては、Ｐ型ＳＯＴＢトランジスタＳＰ１、ＳＰ２およびＮ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４のそれぞれのバックゲートに、基板バイアス電圧を供給しない。高速モード１においては、ＣＰＵ２６、ＳＲＡＭ３０等は、高速クロック信号２０に同期して動作するため、ＳＲＡＭ３０は、その動作マージンが最大となるように、Ｐ型ＳＯＴＢトランジスタＳＰ１、ＳＰ２のしきい値電圧とＮ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４のしきい値電圧とが同じ値Ｖｔｈ１（Ｐ）、Ｖｔｈ１（Ｎ）となるようにする。すなわち、Ｐ型ＳＯＴＢトランジスタＳＰ１、ＳＰ２に基板バイアス電圧Ｖｓｐが供給されておらず、Ｎ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４に基板バイアス電圧Ｖｓｎが供給されていない状態で、これらのＰ型ＳＯＴＢトランジスタのしきい値電圧の絶対値Ｖｔｈ１（ｐ）とこれらのＮ型ＳＯＴＢトランジスタのしきい値電圧の絶対値Ｖｔｈ１（ｎ）が、しきい値電圧Ｖｔｈ１となるように、製造する。なお、図５では、高速モード１のときのＰ型ＳＯＴＢトランジスタおよびＮ型ＳＯＴＢトランジスタのしきい値電圧を、○印で示している。
【００９８】
低速モード２が指定されると、基板バイアス発生回路２３−Ｖｓｐおよび２３−Ｖｓｎからの基板バイアス電圧ＶｓｐおよびＶｓｎに従って、Ｐ型ＳＯＴＢトランジスタＳＰ１，ＳＰ２のバックゲートの電圧と、Ｎ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４のバックゲートの電圧が絶対値において高くなっていく。これにより、Ｎ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４のしきい値電圧の絶対値は、図５に破線で示すように、大きな値へと変化する。なお、既に述べたが、ＳＯＴＢトランジスタにおいては、バックゲートに供給される電圧に比例して、そのしきい値電圧が変化する。
【００９９】
あとで図７および図８を用いて説明するが、ＳＲＡＭ３０を安定して動作させるためには、Ｐ型ＳＯＴＢトランジスタＳＰ１、ＳＰ２のしきい値電圧の絶対値は、Ｎ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４のしきい値電圧の絶対値に対して２倍以上であることが望ましい。そのため、基板バイアス発生回路２３−Ｖｓｐは、基板バイアス発生回路２３−Ｖｓｎが発生する基板バイアス電圧Ｖｓｎの絶対値に対して、２倍以上に大きな電圧値を有する基板バイアス電圧Ｖｓｐを発生する。これにより、Ｎ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４のしきい値電圧の絶対値は、破線に沿って増加するが、Ｐ型ＳＯＴＢトランジスタＳＰ１，ＳＰ２のしきい値電圧は、実線６に沿って増加する。その結果、低速モード２のときには、Ｐ型ＳＯＴＢトランジスタのしきい値電圧の絶対値は、□印で示したしきい値電圧Ｖｔｈ２、３（Ｐ）となる。これに対して、Ｎ型ＳＯＴＢのしきい値電圧の絶対値は、破線に沿って増加するため、低速モード２のときには、しきい値電圧Ｖｔｈ２、３（Ｎ）となり、絶対値において、Ｐ型ＳＯＴＢトランジスタのしきい値電圧Ｖｔｈ２、３（Ｐ）よりも小さくなる。
【０１００】
スタンバイモード３においても、低速モード２のときと同じ値の基板バイアス電圧Ｖｓｐ、Ｖｓｎが、Ｐ型ＳＯＴＢトランジスタおよびＮ型ＳＯＴＢトランジスタのバックゲートに供給されている。そのため、スタンバイモード３においても、Ｐ型ＳＯＴＢトランジスタＳＰ１、ＳＰ２のしきい値電圧は、Ｖｔｈ２、３（Ｐ）となり、Ｎ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４のしきい値電圧は、Ｖｔｈ２、３（Ｎ）となる。
【０１０１】
低速モード２およびスタンバイモード３においては、ＣＰＵ２６およびＳＲＡＭ３０内の周辺回路ＰＲＫ等を構成するＰ型ＭＯＳトランジスタ（例えば、図２のＭＰ１、ＭＰ２）およびＮ型ＭＯＳトランジスタ（例えば、図２のＭＮ１、ＭＮ２）のそれぞれのバックゲートに、基板バイアス発生回路２３−Ｖｍｐ、２３−Ｖｍｎから基板バイアス電圧Ｖｍｐ、Ｖｍｎが供給される。これらのＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタにおいても、高速モード１のときに、動作のマージンが最大となるように、絶対値において、同じしきい値電圧となるようにする。すなわち、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのバックゲートに基板バイアス電圧が供給されていないときの、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのそれぞれのしきい値電圧の絶対値が同じになるように、製造する。
【０１０２】
低速モード２およびスタンバイモード３において、基板バイアス電圧ＶｍｐおよびＶｍｎを供給することにより、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのそれぞれのしきい値電圧の絶対値は、増加する。動作のマージンを維持した状態で、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのそれぞれのしきい値電圧の絶対値を増加させるために、この実施の形態においては、同じ絶対値の基板バイアス電圧ＶｍｐおよびＶｍｎを基板バイス発生回路２３−Ｖｍｐおよび２３−Ｖｍｎにより形成し、供給する。このように、絶対値において同じ電圧の基板バイアス電圧Ｖｍｐ、ＶｍｎをＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのバックゲートに供給することにより、Ｐ型ＭＯＳトランジスタのしきい値電圧とＮ型ＭＯＳトランジスタのしきい値電圧は、絶対値において、互いに等しい値を維持しながら、低速モード２およびスタンバイモード３では、高い値に到達する。
【０１０３】
Ｎ型ＭＯＳトランジスタのバックゲートに供給される基板バイアス電圧Ｖｍｎの値と、Ｎ型ＳＯＴＢトランジスタのバックゲートに供給される基板バイアス電圧Ｖｓｎの値とを同じにすることにより、図２に示した基板バイアス発生回路２３−Ｖｍｎまたは２３−Ｖｓｎを設ける必要がなくなる。この場合には、残した基板バイアス発生回路２３−ＶｓｎまたはＶｍｎによって、基板バイアス電圧ＶｍｎおよびＶｓｎの両方を形成するようにする。同様に、Ｐ型ＭＯＳトランジスタのバックゲートに供給される基板バイアス電圧Ｖｍｐの値と、Ｐ型ＳＯＴＢトランジスタのバックゲートに供給される基板バイアス電圧Ｖｓｐの値とを同じにすることにより、図２に示した基板バイアス発生回路２３−Ｖｍｐまたは２３−Ｖｓｐを設ける必要がなくなる。この場合には、残した基板バイアス発生回路２３−ＶｓｐまたはＶｍｐによって、基板バイアス電圧ＶｍｐおよびＶｓｐの両方を形成するようにする。
【０１０４】
このように、基板バイアス電圧ＶｍｎとＶｓｎ（またはＶｍｐとＶｓｐ）とを同じ電圧値にすることにより、基板バイアス発生回路２３に設ける基板バイアス発生回路の個数を３個に低減することが可能であり、半導体装置１０の小型化を図ることが可能となる。
【０１０５】
図６は、基板バイアス発生回路２３により発生される基板バイアス電圧の変化を示す模式的な波形図である。同図において、横軸は時間を示しており、縦軸は基板バイアス電圧の電圧値を絶対値で示している。図６において、１で示している期間は、半導体装置１０が、高速モード１で動作している期間を示し、２、３は、低速モード２とスタンバイモード３で動作している期間を示している。例えば、期間２、３は、半導体装置１０が、先に述べた超スタンバイ状態で動作している期間を示している。
【０１０６】
基板バイアス発生回路２３−Ｖｓｐおよび２３−Ｖｓｎは、高速モード１では、基板バイアス電圧Ｖｓｐ、ＶｓｎをＳＯＴＢトランジスタのバックゲートに供給しない。これに対して、低速モード２およびスタンバイモード３において、基板バイアス発生回路２３−Ｖｓｎは、低バイアス電圧４を有する基板バイアス電圧Ｖｓｎを、Ｎ型ＳＯＴＢトランジスタのバックゲートに供給し、基板バイアス発生回路２３−Ｖｓｐは、高バイアス電圧５を有する基板バイアス電圧Ｖｓｐを、Ｐ型ＳＯＴＢトランジスタのバックゲートに供給する。この実施の形態においては、ＳＲＡＭ３０の安定化を図るために、Ｐ型ＳＯＴＢトランジスタのしきい値電圧が、絶対値において、Ｎ型ＳＯＴＢトランジスタのしきい値電圧に対して２倍以上になるようにするために、高バイアス電圧５の値は、絶対値において、低バイアス電圧４の２倍以上の電圧を有している。
【０１０７】
基板バイアス発生回路２３−Ｖｍｎおよび２３−Ｖｍｐも、高速モード１の期間１においては、基板バイアス電圧Ｖｍｐ、Ｖｍｎを、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのバックゲートに供給しない。一方、低速モード２およびスタンバイモード３において、基板バイアス発生回路２３−Ｖｍｎおよび２３−Ｖｍｐは、絶対値において、低バイアス電圧４または高バイアス電圧５と等しい電圧を有する基板バイアス電圧Ｖｍｐ、Ｖｍｎを形成する。この場合、基板バイアス電圧Ｖｓｐを基板バイアス電圧Ｖｍｐとして兼用、または基板バイアス電圧Ｖｓｎを基板バイアス電圧Ｖｍｎとして兼用することが可能であるため、基板バイアス発生回路２３に設ける基板バイアス発生回路の数を３個に減らすことが可能である。
【０１０８】
＜半導体装置の安定動作＞
先に説明したように、半導体装置１０を安定して動作させるため電源電圧Ｖｄは、ＳＲＡＭ３０に含まれるメモリセルＭＣ００〜ＭＣｎｎの電源電圧により定まる。すなわち、半導体装置１０の電源電圧Ｖｄを低下させると、先ずＳＲＡＭ３０の動作が不安定となる。
【０１０９】
本発明者らは、メモリセルＭＣ００〜ＭＣｎｎを、図２に示したように、Ｐ型ＳＯＴＢトランジスタＳＰ１、ＳＰ２およびＮ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４により構成した場合、Ｐ型ＳＯＴＢトランジスタのしきい値電圧とＮ型ＳＯＴＢトランジスタのしきい値電圧によって、ＳＲＡＭ３０が安定して動作する電源電圧が変化するかをシミュレーションにより求めた。図７および図８は、シミュレーションにより求めたしきい値電圧と電源電圧との関係を示す特性図である。この図７および図８において、横軸は、Ｐ型ＳＯＴＢトランジスタのしきい値電圧（Ｖｔｈ（Ｐ型ＳＯＴＢ））とＮ型ＳＯＴＢトランジスタのしきい値電圧（Ｖｔｈ（Ｎ型ＳＯＴＢ））の比（Ｖｔｈ（Ｐ型ＳＯＴＢ）／Ｖｔｈ（Ｎ型ＳＯＴＢ））を示しており、縦軸は、ＳＲＡＭが安定して動作する電源電圧Ｖｄ（対接地電圧Ｖｓに対する電圧）を示している。ここで、図７は、基板バイアス電圧を供給していない高速モード１のときの状態を示しており、図８は、基板バイアス電圧を供給している低速モード２のときの状態を示している。図７および図８において、縦軸に示した動作電圧Ｖｄｍｉｎが小さいほど、動作範囲が広くなることを意味している。すなわち、動作電圧Ｖｄｍｉｎが小さいほど、動作マージンが大きくなることを意味している。
【０１１０】
図７において、Ａで示した破線は、Ｐ型ＳＯＴＢトランジスタとＮ型ＳＯＴＢトランジスタとのしきい値電圧の比が１の場合を示している。すなわち、Ｐ型ＳＯＴＢトランジスタのしきい値電圧とＮ型ＳＯＴＢトランジスタのしきい値電圧が等しい場合を示している。
【０１１１】
ＳＲＡＭが動作可能な最小動作電圧は、Ｎ型ＳＯＴＢトランジスタのしきい値電圧Ｖｔｈ（Ｐ型ＳＯＴＢ）がＰ型ＳＯＴＢトランジスタのしきい値電圧Ｖｔｈ（Ｎ型ＳＯＴＢ）よりも大きいと、高く、しきい値電圧の比が１に近づくに従って、低くなる。すなわち、しきい値電圧Ｖｔｈ（Ｐ型ＳＯＴＢ）としきい値電圧Ｖｔｈ（Ｎ型ＳＯＴＢ）とが等しくなる辺りで、動作マージンが大きくなる。Ｐ型ＳＯＴＢのしきい値電圧Ｖｔｈ（Ｐ型ＳＯＴＢ）が高くなり、比が高くなるのに従って、緩やかに最小動作電圧が高くなる。そのため、比が２倍（破線Ｂ）以上なっても、最小動作電圧は比較的低く、動作マージンは比較的大きくなっている。
【０１１２】
基板バイアス電圧を供給すると、図８に示すように、ＳＲＡＭの最小動作電圧は変化する。すなわち、最小動作電圧Ｖｄｍｉｎは、比が１倍よりも小さい辺りから低くなり、比が２倍以上の辺りで、最も低くなる。すなわち、Ｐ型ＳＯＴＢトランジスタとＮ型ＳＯＴＢトランジスタとのしきい値電圧の比が２倍以上のところで、動作マージンが大きくなっている。逆に、比が１倍の近辺では、動作マージンが悪化している。
【０１１３】
このように、基板バイアス電圧が供給されていないときには、Ｐ型ＳＯＴＢトランジスタとＮ型ＳＯＴＢトランジスタとのしきい値電圧の比は、１倍（等しい）程度で、ＳＲＡＭの動作マージンが大きくなる。一方、基板バイアス電圧が供給されているときには、Ｐ型ＳＯＴＢトランジスタとＮ型ＳＯＴＢトランジスタとのしきい値電圧の比を大きくすると、動作マージンがよくなり、２倍以上にすると、動作マージンが大きくなる。従って、基板バイアス電圧が供給されるときには、Ｐ型ＳＯＴＢトランジスタとＮ型ＳＯＴＢトランジスタとのしきい値電圧の比は、１倍よりも大きくし、望ましくは２倍以上にするのがよい。
【０１１４】
（実施の形態２）
実施の形態２に係わる半導体装置においては、基板バイアス発生回路２３によって発生される基板バイアス電圧の電圧値が、実施の形態１に対して変更される。半導体装置の構成は、基板バイアス発生回路の個数が変わることを除いて、実施の形態１と同じである。基板バイアス回路２３の動作等は、実施の形態１と同じであるため、説明は省略する。
【０１１５】
図９は、実施の形態２に係わるＰ型ＳＯＴＢトランジスタおよびＮ型ＳＯＴＢトランジスタの特性を示す特性図である。図５と同様に、図９には、基板バイアス電圧Ｖｓｐ、Ｖｓｎを変化させたときの、Ｐ型ＳＯＴＢトランジスタＳＰ１、ＳＰ２およびＮ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４のしきい値電圧の変化を示す特性が示されている。
【０１１６】
同図において、破線はＮ型ＳＯＴＢトランジスタのしきい値電圧の変化を示しており、実線７はＰ型ＳＯＴＢトランジスタのしきい値電圧の変化を示している。この実施の形態２においては、Ｐ型ＳＯＴＢトランジスタＳＰ１、ＳＰ２のそれぞれのしきい値電圧が、Ｎ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４に対して、絶対値において大きくなるように設定される。例えば、Ｐ型ＳＯＴＢトランジスタＳＰ１、ＳＰ２のそれぞれのしきい値電圧が、Ｎ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４に対して、絶対値において、２倍以上の大きさを有する。このしきい値電圧の設定は、例えば、Ｐ型ＳＯＴＢトランジスタＳＰ１、ＳＰ２およびＮ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４のそれぞれに対して、ゲート絶縁膜に含まれるアルミニュウムあるいはハフニュウムの量および／または薄い絶縁膜８０、８１（図３）に含有される不純物の量を変えることにより、半導体装置を製造するときに定める。
【０１１７】
高速モード１のとき、基板バイアス回路２３は、Ｐ型ＳＯＴＢトランジスタＳＰ１、ＳＰ２およびＮ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４のそれぞれのバックゲートに基板バイアス電圧ＶｓｐおよびＶｓｎを供給しない。また、ＣＰＵ２６およびＳＲＡＭ３０の周辺回路ＰＲＫ（図２）を構成するＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのそれぞれのバックゲートにも、基板バイアス電圧ＶｍｐおよびＶｍｎを供給しない。Ｎ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４のしきい値電圧（Ｎ型ＭＯＳＴＢ＿Ｖｔｈ）は、基板バイアス電圧Ｖｍｎの変化に従って、図９においては破線で示されているように変化するが、高速モード１のとき、Ｎ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４のそれぞれには、基板バイアス電圧が供給されていないため、そのときのしきい値電圧は、Ｖｔｈ１（Ｎ）となる。一方、Ｎ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４のそれぞれに、基板バイアス電圧Ｖｓｎを供給すると、このＮ型ＳＯＴＢトランジスタのしきい値電圧の絶対値は増加し、低速モード２およびスタンバイモード３においては、そのしきい値電圧の絶対値は、Ｖｔｈ２、Ｖｔｈ３（Ｎ）となる。
【０１１８】
一方、Ｐ型ＳＯＴＢトランジスタＳＰ１、ＳＰ２のそれぞれは、高速モード１のとき、そのしきい値電圧（Ｐ型ＳＯＴＢ＿Ｖｔｈ）の絶対値は、Ｖｔｈ１（Ｐ）となる。このときのＰ型ＳＯＴＢトランジスタＳＰ１、ＳＰ２のしきい値電圧の絶対値Ｖｔｈ（Ｐ）は、Ｎ型ＳＯＴＢトランジスタＳＮ１〜ＳＮ４のしきい値電圧Ｖｔｈ（Ｎ）の２倍以上の値となる。
【０１１９】
低速モード２またはスタンバイモード３においては、基板バイアス回路２３によって、基板バイアス電圧Ｖｓｐ、ＶｓｎがＰ型ＳＯＴＢトランジスタおよびＮ型ＳＯＴＢトランジスタのバックゲートに供給される。この実施の形態２においては、低速モード２またはスタンバイモード３において、基板バイアス回路２３により形成される基板バイス電圧ＶｓｐおよびＶｓｎの絶対値が、互いに同じ値となるようにされる。言い換えるならば、基板バイアス発生回路２３−Ｖｓｐと２３−Ｖｓｎは、絶対値において同じ値を有する基板バイアス電圧ＶｓｐおよびＶｓｎを形成する。
【０１２０】
これにより、Ｐ型ＳＯＴＢトランジスタＳＰ１、ＳＰ２のそれぞれのしきい値電圧の絶対値と、Ｎ型トランジスタＳＮ１〜ＳＮ４のそれぞれのしきい値電圧の絶対値とは、２倍以上のしきい値電圧の差（しきい値電圧間の電圧差）の状態を維持しながら、変化し、高速モード１から低速モード２および／またはスタンバイモード３へ遷移する。図９では、低速モード２、スタンバイモード３におけるＰ型ＳＯＴＢトランジスタのしきい値電圧の絶対値が、Ｖｔｈ２、３（Ｐ）として示されており、この値は、Ｎ型ＳＯＴＢトランジスタのしきい値電圧の絶対値Ｖｔｈ２、３（Ｎ）に対して２倍以上の値を有している。
【０１２１】
これにより、実施の形態１と同様に、低速モード２またはスタンバイモード３においても、ＳＲＡＭ３０を安定して動作させることが可能となる。
【０１２２】
この実施の形態２において、Ｐ型ＭＯＳトランジスタＭＰ１、ＭＰ２およびＮ型ＭＯＳトランジスタＭＮ１、ＭＮ２のそれぞれのしきい値は、絶対値において等しい値となるように、製造されている。これらのＰ型ＭＯＳトランジスタＭＰ１、ＭＰ２およびＮ型ＭＯＳトランジスタＭＮ１、ＭＮ２のそれぞれのバックゲートには、高速モード１のときには、基板バイアス回路２３から基板バイアス電圧が供給されず、低速モード２およびスタンバイモード３において、基板バイアス回路２３から基板バイアス電圧が供給される。これにより、高速モード１において、Ｐ型ＭＯＳトランジスタのしきい値電圧とＮ型ＭＯＳトランジスタのしきい値電圧は、絶対値において互いに等しくなり、動作マージンを大きくすることが可能となる。
【０１２３】
一方、低速モード２およびスタンバイモード３においては、これらのＰ型ＭＯＳトランジスタＭＰ１、ＭＰ２のバックゲートに、基板バイアス発生回路２３−Ｖｓｐによって発生された基板バイス電圧Ｖｓｐが基板バイアス電圧Ｖｍｐとして供給され、Ｎ型ＭＯＳＴＢトランジスタＭＮ１、ＭＮ２のバックゲートに、基板バイス発生回路２３−Ｖｓｎによって発生された基板バイアス電圧Ｖｓｎが基板バイス電圧Ｖｍｎとして供給される。
【０１２４】
これにより、低速モード２および／またはスタンバイモード３において、ＣＰＵ２６およびＳＲＡＭ３０の周辺回路ＰＲＫを構成するＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのそれぞれのバックゲートには、絶対値において互いに等しい値を有する基板バイアス電圧Ｖｍｐ、Ｖｍｎが供給されることになる。基板バイアス電圧ＶｍｐおよびＶｍｎが供給されることにより、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタは、絶対値において等しい値を維持しながら、大きくなる。その結果、低速モード２およびスタンバイモード３においては、ＣＰＵ２６およびＳＲＡＭ３０の周辺回路ＰＲＫを構成するＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのそれぞれは、絶対値において互いに等しい値を維持した状態で高くなり、低速モード２およびスタンバイモード３において、消費電力の低減を図ることが可能となる。
【０１２５】
この実施の形態２においては、基板バイアス発生回路２３−Ｖｓｐにより発生した基板バイアス電圧が、基板バイアス電圧ＶｓｐおよびＶｍｐとして用いられ、基板バイアス発生回路２３−Ｖｓｎにより発生した基板バイアス電圧が、基板バイアス電圧ＶｓｎおよびＶｍｎとして用いられる。そのため、２個の基板バイス発生回路２３−Ｖｓｐ、２３−Ｖｓｎによって、基板バイアス回路２３を構成することが可能となり、半導体装置１０のサイズが大きくなるのを抑制することが可能となる。なお、高速モード１のとき、Ｐ型ＳＯＴＢトランジスタのしきい値電圧の絶対値が高くなるが、動作マージンに関しては実質的に問題ない。
【０１２６】
以上述べたように、低速モード２およびスタンバイモード３においては、Ｐ型ＳＯＴＢトランジスタ、Ｎ型ＳＯＴＢトランジスタおよびＰ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタのそれぞれのバックゲートに基板バイアス電圧が供給されるため、それぞれのトランジスタのしきい値電圧（絶対値）を大きくすることが可能であり、半導体装置１０の低消費電力化を図ることが可能となる。また、低速モード２およびスタンバイモード３において、動作の安定化を図ることが可能となる。
【０１２７】
実施の形態１および２において、高速モード１のとき、基板バイアス回路２３からＰ型ＳＯＴＢトランジスタ、Ｎ型ＳＯＴＢトランジスタおよびＰ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタのそれぞれのバックゲートに基板バイアス電圧を供給しないと説明したが、これはそれぞれのトランジスタのしきい値電圧を上昇させるための基板バイアス電圧を供給しないことを意味している。そのため、高速モード１において、基板バイアス回路２３は、それぞれのトランジスタのソースと同じ電圧を、それぞれのトランジスタのバックゲートに供給していてもよい。すなわち、高速モード１において、基板バイアス回路２３は、Ｐ型ＳＯＴＢトランジスタのバックゲートに、そのＰ型ＳＯＴＢトランジスタのソースにおける電圧と同じ値の電圧を供給し、Ｎ型ＳＯＴＢトランジスタのバックゲートに、そのＮ型ＳＯＴＢトランジスタのソースにおける電圧と同じ値の電圧を供給してもよい。また、高速モード１において、基板バイアス回路２３は、Ｐ型ＭＯＳトランジスタのバックゲートに、そのＰ型ＭＯＳのソースにおける電圧と同じ値の電圧を供給し、Ｎ型ＭＯＳトランジスタのバックゲートに、そのＮ型ＭＯＳトランジスタのソースにおける電圧と同じ値の電圧を供給してもよい。
【０１２８】
あるいは、基板バイアス回路２３は、高速モード１において、それぞれのトランジスタのバックゲートをフローティング状態となるようにしてもよい。
【０１２９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３０】
例えば、基板バイアス回路により形成された基板バイアス電圧は、低速モード２およびスタンバイモード３において、半導体装置１０を構成する全てのＰ型ＳＯＴＢトランジスタ、Ｎ型ＳＯＴＢトランジスタおよびＰ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタのバックゲートに供給するようにしてもよい。ただし、半導体装置１０がアナログ回路を有している場合、そのアナログ回路を構成するトランジスタのバックゲートには、基板バイス電圧を供給しないことが望ましい。
【０１３１】
また、高速モード１、低速モード２およびスタンバイモード３の３個のモードを有する場合を説明したが、この個数に限定されるものではない。例えば、高速モード１と低速モード２（あるいはスタンバイモード３）のみを有する場合であってもよい。この場合にも、高速モード１においては、基板バイアス回路２３からトランジスタのバックゲートに、基板バイアスを供給せず、低速モード２（あるいはスタンバイモード３）において、基板バイス電圧を供給するようにすればよい。
【符号の説明】
【０１３２】
１  高速モード
２  低速モード
３  スタンバイモード
１０  半導体装置
２３  基板バイアス回路
２３−Ｖｓｐ、２３−Ｖｓｎ、２３−Ｖｍｐ、２３−Ｖｍｎ  基板バイアス発生回路
２４  システムコントローラ
２６  ＣＰＵ
１２  アナログ回路
３０  ＳＲＡＭ
３６Ａ、３６Ｂ  クロック発生器
ＳＰ１、ＳＰ２  Ｐ型ＳＯＴＢトランジスタ
ＳＮ１〜ＳＮ４  Ｎ型ＳＯＴＢトランジスタ
ＭＰ１、ＭＰ２  Ｐ型ＭＯＳトランジスタ
ＭＮ１、ＭＮ２  Ｎ型ＭＯＳトランジスタ
ＭＣ００〜ＭＣ１１  メモリセル
【図１】
2020170581.tif 000003
【図２】
2020170581.tif 000004
【図３】
2020170581.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】令和2年7月20日(2020.7.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ｐ型トランジスタとＮ型トランジスタとを有する第１回路と、
Ｐ型ＳＯＴＢトランジスタとＮ型ＳＯＴＢトランジスタとを有する第２回路と、
前記第１回路と前記第２回路とに電圧を供給するための電圧供給回路と、
を有する半導体集積回路装置であって、
前記Ｐ型ＳＯＴＢトランジスタは、第１ゲート電極と、第１ソース領域と、第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間であってチャンネルが形成される第１チャンネル領域と、第１絶縁膜と、前記第１絶縁膜を介して前記第１チャンネル領域と対向する第１領域とを有し、
前記Ｎ型ＳＯＴＢトランジスタは、第２ゲート電極と、第２ソース領域と、第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間であってチャンネルが形成される第２チャンネル領域と、第２絶縁膜と、前記第２絶縁膜を介して前記第２チャンネル領域と対向する第２領域とを有し、
前記第１回路は、入出力回路を含み、
前記第２回路は、メモリセルを含み、
前記半導体集積回路装置は、第１動作モードと第２動作モードとを有し、
前記電圧供給回路は、第１電圧と、第２電圧とを出力し、
前記第１動作モードの時に、前記第１電圧が、前記Ｐ型ＳＯＴＢトランジスタの前記第１領域に供給され、前記第２電圧が、前記Ｎ型ＳＯＴＢトランジスタの前記第２領域に供給される、半導体集積回路装置。
【請求項２】
前記Ｐ型トランジスタは、第３ゲート電極と、第３ソース領域と、第３ドレイン領域と、前記第３ソース領域と前記第３ドレイン領域との間であってチャンネルが形成される第３チャンネル領域と、前記第３チャンネル領域の下側に形成された第３領域とを有し、
前記第１チャンネル領域の不純物の濃度は、前記第３チャンネル領域の不純物の濃度より低い、請求項１に記載の半導体集積回路装置。
【請求項３】
前記Ｎ型トランジスタは、第４ゲート電極と、第４ソース領域と、第４ドレイン領域と、前記第４ソース領域と前記第４ドレイン領域との間であってチャンネルが形成される第４チャンネル領域と、前記第４チャンネル領域の下側に形成された第４領域とを有し、
前記第２チャンネル領域の不純物の濃度は、前記第４チャンネル領域の不純物の濃度より低い、請求項２に記載の半導体集積回路装置。
【請求項４】
前記第１電圧は、前記第２電圧とは異なる、請求項１に記載の半導体集積回路装置。
【請求項５】
前記半導体集積回路装置は、さらにＳＲＡＭを含み、
前記ＳＲＡＭは、前記メモリセルと、前記メモリセルに接続された周辺回路とを含む、請求項３に記載の半導体集積回路装置。
【請求項６】
前記第１動作モードの動作周波数は、前記第２動作モードの動作周波数より低い、請求項５に記載の半導体集積回路装置。