(57)【要約】【課題】消費電流が少ないボルテージディテクタを提供する。【解決手段】ボルテージディテクタ１００は、第１の電圧検出回路１０、第２の電圧検出回路２０及び分圧回路３０を備える。分圧回路３０は、第１の分圧電圧を取り出し可能な第１のノードＮ１及び第２の分圧電圧を取り出し可能な第２のノードＮ２を有する。第２の電圧検出回路２０は、第１のノードＮ１と接続される入力端及び基準電圧が入力される第２の入力端を含むコンパレータ回路２１を有する。第１の電圧検出回路１０は、第２の分圧電圧が印加されるゲートを含む第１のＮＭＯＳトランジスタＴｒ１と、一端が第１のＮＭＯＳトランジスタＴｒ１と接続される定電流源１１と、を有する。第１のＮＭＯＳトランジスタＴｒ１は、第２の分圧電圧が第２の閾値電圧よりも高い状態でオンし、閾値電圧以下でオフするように構成される。【選択図】図１
2020148464.tif 000002
【特許請求の範囲】
【請求項１】
第１の閾値電圧よりも低い電圧を検出する低電圧検出回路と第２の閾値電圧よりも高い電圧を検出する高電圧検出回路とを備えるボルテージディテクタであって、
監視する電圧を、第１の分圧電圧と第２の分圧電圧とに分圧する分圧回路を備え、
前記分圧回路は、前記第１の分圧電圧を取り出し可能な第１のノードと、前記第２の分圧電圧を取り出し可能な第２のノードと、を有し、
前記低電圧検出回路及び前記高電圧検出回路の一方は、前記第１のノードと接続される第１の入力端及び基準電圧が入力される第２の入力端を含むコンパレータ回路を有し、
前記低電圧検出回路及び前記高電圧検出回路の他方は、前記第２の分圧電圧が印加されるゲートを含む第１のＮＭＯＳトランジスタと、一端が前記第１のＮＭＯＳトランジスタと接続される定電流源と、を有することを特徴とするボルテージディテクタ。
【請求項２】
前記低電圧検出回路は、前記コンパレータ回路を有し、前記第１の分圧電圧が前記第１の閾値電圧よりも低いことを検出するように構成され、
前記高電圧検出回路は、前記第１のＮＭＯＳトランジスタと、前記定電流源と、を有し、前記第２の分圧電圧が第２の閾値電圧よりも高いことを検出するように構成され、
前記定電流源は、前記一端が前記第１のＮＭＯＳトランジスタのドレインと接続され、他端が電源に接続され、
前記高電圧検出回路は、前記第１のＮＭＯＳトランジスタのソースと接続されるドレインと、接地ノードと接続されるソースと、前記コンパレータ回路の出力を反転させた電圧が印加されるゲートと、を含む第２のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタのドレインに設定される出力端と、をさらに有し、
前記第１のＮＭＯＳトランジスタは、前記第２の分圧電圧が前記第２の閾値電圧よりも高い状態でオンし、前記第２の分圧電圧が第２の閾値電圧以下でオフする請求項１記載のボルテージディテクタ。
【請求項３】
前記第１の分圧電圧が、第１の閾値電圧よりも高いことを検出する高電圧検出回路と、
前記第２の分圧電圧が、第２の閾値電圧よりも低いことを検出する低電圧検出回路と、
前記高電圧検出回路は、前記コンパレータ回路を有し、前記第１の分圧電圧が、前記第１の閾値電圧よりも高いことを検出するように構成され、
前記低電圧検出回路は、前記第１のＮＭＯＳトランジスタと、前記定電流源と、を有し、前記第２の分圧電圧が前記第２の閾値電圧よりも低いことを検出するように構成され、
前記定電流源は、他端が接地ノードに接続され、
前記第１のＮＭＯＳトランジスタは、ドレインが抵抗を介して電源と接続され、ソースが前記定電流源の前記一端と接続され、ゲートが前記第２のノードに接続され、さらに、前記第２の分圧電圧が前記第２の閾値電圧よりも低い状態でオフし、前記第２の分圧電圧が第２の閾値電圧以上でオンし、
前記低電圧検出回路は、前記第１のＮＭＯＳトランジスタのドレインに設定される出力端をさらに有する請求項１記載のボルテージディテクタ。
【請求項４】
前記電源と前記抵抗との間に接続されるＰＭＯＳトランジスタをさらに有し、
前記ＰＭＯＳトランジスタは、ソースが前記電源に接続され、ドレインが前記抵抗を介して前記第１のＮＭＯＳトランジスタのドレインと接続され、ゲートに前記コンパレータ回路の出力を反転させた電圧が印加される請求項３記載のボルテージディテクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボルテージディテクタに関する。
【背景技術】
【０００２】
一般的にボルテージディテクタは、電源に接続され、電源電圧の変動を監視する。また、ボルテージディテクタは、所定電圧を超えて電源電圧が変動した場合、接続される被駆動回路にリセット信号を出力する。被駆動回路は、リセット信号を受信すると、駆動を停止する。このようなボルテージディテクタは、例えば、特開２００６−２１１２９７号公報（特許文献１参照）に記載されている。
【０００３】
特許文献１に記載されるボルテージディテクタは、電圧が低い側の基準レベル（ＶＬ）を下回る場合にリセット信号を出力する低電圧検出回路と、電圧が高い側の基準レベル（ＶＨ）を上回る場合にリセット信号を出力する高電圧検出回路とを備えている。このボルテージディテクタは、電源電圧（Ｖｏ）が、電圧が低い側の基準レベル（ＶＬ）を下回る場合及び電圧が高い側の基準レベル（ＶＨ）を上回る場合にリセット信号を出力して被駆動回路をリセットする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２１１２９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述したボルテージディテクタは、高電圧検出回路及び低電圧検出回路の各々が、分圧回路と、基準電圧回路と、コンパレータ回路とを含んでおり、回路数が多い。従って、上述したボルテージディテクタでは、消費電流が多いという課題がある。
そこで、本発明は、上記課題を解決するために、消費電流が少ないボルテージディテクタを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係るボルテージディテクタは、上述した課題を解決するため、第１の閾値電圧よりも低い電圧を検出する低電圧検出回路と第２の閾値電圧よりも高い電圧を検出する高電圧検出回路とを備えるボルテージディテクタであって、監視する電圧を、第１の分圧電圧と第２の分圧電圧とに分圧する分圧回路を備え、前記分圧回路は、前記第１の分圧電圧を取り出し可能な第１のノードと、前記第２の分圧電圧を取り出し可能な第２のノードと、を有し、前記低電圧検出回路及び前記高電圧検出回路の一方は、前記第１のノードと接続される第１の入力端及び基準電圧が入力される第２の入力端を含むコンパレータ回路を有し、前記低電圧検出回路及び前記高電圧検出回路の他方は、前記第２の分圧電圧が印加されるゲートを含むＮＭＯＳトランジスタと、一端が前記ＮＭＯＳトランジスタと接続される定電流源と、を有することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、回路数を少なくできるため、消費電流を少なくすることができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係るボルテージディテクタの回路図。
【図２】第１の実施形態に係るボルテージディテクタのタイミングチャート。
【図３】第１の実施形態に係るボルテージディテクタにおけるＮＭＯＳトランジスタのタイミングチャート。
【図４】第２の実施形態に係るボルテージディテクタの回路図。
【図５】第２の実施形態に係るボルテージディテクタのタイミングチャート。
【図６】第２の実施形態に係るボルテージディテクタにおけるＮＭＯＳトランジスタのタイミングチャート。
【図７】実施形態に係るボルテージディテクタにおける分圧回路の変形例を示す部分回路図。
【図８】第２の実施形態に係るボルテージディテクタの変形例を示す回路図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態に係るボルテージディテクタを、図面を参照して説明する。ボルテージディテクタは、例えば電源等の監視対象の電圧を監視しており、監視対象の電圧が、所定範囲にある通常状態、所定範囲よりも低い低電圧状態及び所定範囲よりも高い高電圧状態の何れの状態にあるかを検出する。出力端子に外部回路が接続されている場合、ボルテージディテクタは、低電圧状態又は高電圧状態に遷移すると、例えば、リセット信号等の低電圧状態又は高電圧状態に基づく信号を外部回路に出力する。
【００１０】
［第１の実施形態］
図１は、本発明の第１の実施形態に係るボルテージディテクタ１００の回路図である。ボルテージディテクタ１００は、例えば、高電圧検出回路としての第１の電圧検出回路１０と、低電圧検出回路としての第２の電圧検出回路２０と、分圧回路３０と、インバータ４１と、論理回路５０と、出力回路６０とを備えている。
【００１１】
第１の電圧検出回路１０は、定電流を供給する定電流源１１と、ＮＭＯＳトランジスタＴｒ１、Ｔｒ２とを有する。定電流源１１と、ＮＭＯＳトランジスタＴｒ１、Ｔｒ２とは、電源１と接地ノードとしての大地（以下、「ＧＮＤ」とする）間に接続される。定電流源１１は、一端が電源１に、他端が第１のＮＭＯＳトランジスタとしてのＮＭＯＳトランジスタＴｒ１のドレインと接続される。ＮＭＯＳトランジスタＴｒ１のソースは、第２のＮＭＯＳトランジスタとしてのＮＭＯＳトランジスタＴｒ２のドレインと接続される。また、ＮＭＯＳトランジスタＴｒ２のソースは、ＧＮＤに接続される。ＮＭＯＳトランジスタＴｒ１のドレインには、第１の電圧検出回路１０の出力端としてのノードＮ３が設定されている。
【００１２】
第２の電圧検出回路２０は、コンパレータ回路２１と、コンパレータ回路２１に基準電圧を与える基準電圧回路２２とを有する。
コンパレータ回路２１は、非反転入力端子及び反転入力端子で構成される２個の入力端と、１個の出力端とを有する。コンパレータ回路２１の出力側には、第２の電圧検出回路２０の出力端であるノードＮ４が設定されている。第２の電圧検出回路２０の出力端は、ノードＮ４において、論理回路５０の２個の入力端の一方と接続されている。また、ノードＮ４と第２のＮＭＯＳトランジスタとしてのＮＭＯＳトランジスタＴｒ２のゲートとは、インバータ４１を介して接続されている。
基準電圧回路２２は、一端がコンパレータ回路２１の非反転入力端子と接続され、他端がＧＮＤに接続されている。
【００１３】
分圧回路３０は、複数個の一例である３個の抵抗３１、３２、３３を直列に接続することによって構成される。抵抗３１の一端は電源１に接続され、抵抗３１の他端は抵抗３２の一端に接続され、抵抗３２の他端は抵抗３３の一端に接続され、抵抗３３の他端はＧＮＤに、接続される。抵抗３１の他端と抵抗３２の一端とを接続した接続点は、ノードＮ１である。抵抗３２の他端と抵抗３３の一端とを接続した接続点は、ノードＮ２である。
上記構成によって、分圧回路３０は、電源１とＧＮＤとの間の電圧を、第１の分圧電圧及び第２の分圧電圧に分圧している。すなわち、分圧回路３０は、第１の分圧電圧を取り出し可能な第１のノードとしてのノードＮ１と、第２の分圧電圧を取り出し可能な第２のノードとしてのノードＮ２と、を有している。ノードＮ１は、コンパレータ回路２１の２個の入力端のうち反転入力端子と接続される。ノードＮ２は、ＮＭＯＳトランジスタＴｒ１のゲートと接続される。
【００１４】
論理回路５０は、入力信号に基づき所定の論理演算を行い、演算結果をハイ又はローで出力する回路である。論理回路５０は、例えば、２個の入力端と、１個の出力端とを有している。論理回路５０の２個の入力端のうち、第１の入力端はノードＮ４と接続され、第２の入力端はノードＮ３と接続されている。論理回路５０の出力端は、出力回路６０の入力端に接続されている。論理回路５０の構成は、実行したい論理演算に応じて様々な構成から適宜選択可能である。
【００１５】
出力回路６０は、入力信号に対し、ボルテージディテクタ１００の出力端子ＯＵＴに接続される外部回路（図示省略）を考慮した出力信号に調整する回路である。
【００１６】
次に、ボルテージディテクタ１００の作用について説明する。図２は、ボルテージディテクタ１００（図１）における電圧のタイミングチャートである。図３は、ＮＭＯＳトランジスタＴｒ１、Ｔｒ２のタイミングチャートである。
【００１７】
ここで、図２のタイミングチャートにおいて、縦軸は電圧の相対値、横軸は時間Ｔである。また、図２には、電源電圧を表すＶＤＤ、ノードＮ１における電圧を表すＶＤＥ１、ノードＮ３における電圧を表すＶＯＶＥＲ、ノードＮ４における電圧を表すＶＣＯＭＰ、基準電圧回路２２の出力電圧、すなわち基準電圧を表すＶＲＥＦ、及び出力端子ＯＵＴにおける電圧を表すＶＯＵＴを記載している。
図３のタイミングチャートにおいて、縦軸は各ＮＭＯＳトランジスタＴｒ１、Ｔｒ２の動作状態であり、横軸は時間Ｔである。なお、図３の横軸に示されている時間範囲は、図２の横軸に示されている時間範囲と同じである。すなわち、図３の横軸に示されるＴ＝ｔ１、ｔ２、ｔ３は、図２の横軸に示されているＴ＝ｔ１、ｔ２、ｔ３と同じ時間である。
【００１８】
ＶＤＤが通常状態にある場合（Ｔ＜ｔ１）、第２の電圧検出回路２０において、コンパレータ回路２１は、図２に示されるように、第１の分圧電圧としてのＶＤＥ１がＶＲＥＦよりも高いので、ＶＣＯＭＰはローである。この場合、ＮＭＯＳトランジスタＴｒ２のゲートには、ＶＣＯＭＰを反転させたハイが印加される。第１の電圧検出回路１０において、ＮＭＯＳトランジスタＴｒ１、Ｔｒ２は、図３に示されるように、それぞれ、オフ及びオンである。従って、ＶＯＶＥＲは、ハイとなり、ＶＤＤに比例した電圧、すなわちＶＤＤと傾き（単位時間当たりの電圧降下）が等しい電圧を出力する。また、ＶＯＵＴは、ハイとなり、ＶＤＤに比例した電圧が、出力端子ＯＵＴから出力される。
【００１９】
続いて、電圧が降下してＶＤＤが通常状態から低電圧状態に遷移している場合（ｔ１≦Ｔ＜ｔ２）、図２に示されるように、ＶＤＥ１が第１の閾値電圧としてのＶＲＥＦよりも低くなる。従って、第２の電圧検出回路２０では、時間Ｔ＝ｔ１でＶＣＯＭＰはローからハイに遷移する。また、第１の電圧検出回路１０では、ＮＭＯＳトランジスタＴｒ２は、図３に示されるように、ＶＣＯＭＰの遷移に従い、時間Ｔ＝ｔ１で、オフ（ＯＦＦ）する。一方、ＮＭＯＳトランジスタＴｒ１はオフ状態を維持する。従って、ＶＯＶＥＲは、ハイを維持する。また、ＶＯＵＴは、ＶＣＯＭＰの遷移に従い、ローに遷移する。ボルテージディテクタ１００は、ＶＯＵＴがローに遷移すると、外部回路にリセット信号を送信する。
【００２０】
続いて、電源電圧が上昇してＶＤＤが低電圧状態から通常状態に復帰している場合（ｔ２≦Ｔ＜ｔ３）、図２に示されるように、時間Ｔ＝ｔ２で、ＶＤＥ１がＶＲＥＦよりも高くなる。ＶＤＥ１がＶＲＥＦよりも高くなると、ＶＣＯＭＰはローに遷移する。ＮＭＯＳトランジスタＴｒ２は、図３に示されるように、ＶＣＯＭＰの遷移に従い、時間Ｔ＝ｔ２で、オンする。一方、ＮＭＯＳトランジスタＴｒ１はオフ状態を維持する。従って、ＶＯＶＥＲは、ハイを維持する。ＶＯＵＴは、ＶＣＯＭＰの遷移に従い、時間Ｔ＝ｔ２で、ハイに遷移する。ボルテージディテクタ１００は、ＶＯＵＴがハイに遷移すると、外部回路に送信していたリセット信号を解除する。
【００２１】
続いて、電源電圧がさらに上昇してＶＤＤが通常状態から高電圧状態に遷移している場合（Ｔ≧ｔ３）、図２に示されるように、時間Ｔ＝ｔ２以降ではＶＤＥ１がＶＲＥＦよりも高いので、ＶＣＯＭＰはローを維持する。また、ＮＭＯＳトランジスタＴｒ１は、図３に示されるように、時間Ｔ＝ｔ３でオンする。すなわち、ゲートに印加されるノードＮ２の電圧が第２の閾値電圧としてのＮＭＯＳトランジスタＴｒ１の閾値電圧を超える。ここで、ＮＭＯＳトランジスタＴｒ１、Ｔｒ２に流れるシンク電流値を、定電流源１１の電流値よりも大きく設定することで、ＶＯＶＥＲはローに遷移する。ＶＯＵＴは、ＶＯＶＥＲの遷移に従い、時間Ｔ＝ｔ３で、ローに遷移する。ボルテージディテクタ１００は、ＶＯＵＴがローに遷移すると、外部回路にリセット信号を送信する。
【００２２】
第１の実施形態によれば、第１の電圧検出回路１０及び第２の電圧検出回路２０で１個の分圧回路３０を共用するので、回路構成を簡素化でき、低電圧状態及び高電圧状態の検出機能を損なうことなく消費電流を少なくすることができる。また、第２の電圧検出回路２０よりも構成が簡素化された第１の電圧検出回路１０を有するので、消費電流を少なくすることができる。すなわち、限られた電力量で動作しなければならない状況下であっても、低電圧状態及び高電圧状態の検出機能を損なうことなく、動作可能な時間を長くすることができる。
【００２３】
［第２の実施形態］
図４は、本発明の第２の実施形態に係るボルテージディテクタ２００の回路図である。ボルテージディテクタ２００は、例えば、高電圧検出回路としての第２の電圧検出回路２０と、低電圧検出回路としての第３の電圧検出回路７０と、分圧回路３０と、インバータ４２と、論理回路５０と、出力回路６０とを備えている。ボルテージディテクタ２００は、ボルテージディテクタ１００に対して、第１の電圧検出回路１０の代わりに第３の電圧検出回路７０を備える点と、第３の電圧検出回路７０が第２の電圧検出回路２０よりも低い電圧を検出する点とで相違するが、その他の点は同様である。そこで、本実施形態では、第３の電圧検出回路７０を中心に説明し、ボルテージディテクタ１００と重複する説明については省略する。
【００２４】
低電圧検出回路としての第３の電圧検出回路７０は、例えば、ＰＭＯＳトランジスタＴｒ４と、抵抗７２と、ＮＭＯＳトランジスタＴｒ３と、定電流源７４とを有する。
【００２５】
ＰＭＯＳトランジスタＴｒ４は、ソースが電源１に、ドレインが抵抗７２の一端と接続される。抵抗７２の他端は、ＮＭＯＳトランジスタＴｒ３のドレインと接続される。
ＮＭＯＳトランジスタＴｒ３のソースは、定電流源７４の一端と接続される。また、定電流源７４の他端は、ＧＮＤに接続される。また、ＮＭＯＳトランジスタＴｒ３のドレインには、第３の電圧検出回路７０の出力端としてのノードＮ６が設定されている。第３の電圧検出回路７０の出力端は論理回路５０における第２の入力端と接続されている。
【００２６】
また、ＰＭＯＳトランジスタＴｒ４のゲートは、インバータ４２を介して、ノードＮ４と接続されている。ＮＭＯＳトランジスタＴｒ３のゲートは、分圧回路３０のノードＮ２と接続されている。
【００２７】
次に、ボルテージディテクタ２００の作用について説明する。図５は、ボルテージディテクタ２００（図４）における電圧のタイミングチャートである。図６は、ＮＭＯＳトランジスタＴｒ３及びＰＭＯＳトランジスタＴｒ４のタイミングチャートである。
【００２８】
ここで、図５のタイミングチャートにおいて、縦軸は電圧の相対値、横軸は時間Ｔである。また、図５には、図２と同様にＶＤＤ、ＶＤＥ１、ＶＲＥＦ、ＶＣＯＭＰ及びＶＯＵＴと、ノードＮ６における電圧を表すＶＯＶＥＲと、を記載している。
なお、図５及び図６は、それぞれ、図２及び図３と同様の図である。すなわち、図６の横軸に示されるＴ＝ｔ４、ｔ５、ｔ６は、図５の横軸に示されているＴ＝ｔ４、ｔ５、ｔ６と同じ時間である。
【００２９】
ＶＤＤが通常状態にある場合（Ｔ＜ｔ４）、図５に示されるように、ＶＤＥ１がＶＲＥＦよりも低い。従って、ＶＣＯＭＰは、ハイである。この場合、ＰＭＯＳトランジスタＴｒ４のゲートには、ＶＣＯＭＰを反転させたローが印加される。ＮＭＯＳトランジスタＴｒ３及びＰＭＯＳトランジスタＴｒ４は、図６に示されるように、共にオンである。この場合、抵抗７２に定電流源７４の電流が流れることで電圧降下が発生するので、ＶＯＶＥＲはローである。ＶＯＶＥＲがローとなる結果、ＶＯＵＴは、ハイとなり、ＶＤＤに比例した電圧がボルテージディテクタ２００から出力される。
【００３０】
続いて、電源電圧がさらに降下してＶＤＤが通常状態から低電圧状態に遷移している場合（ｔ４≦Ｔ＜ｔ５）、図５に示されるように、ＶＤＥ１はＶＲＥＦよりも低いままであり、ＶＣＯＭＰはハイを維持する。また、図６に示されるように、ＮＭＯＳトランジスタＴｒ３は、時間Ｔ＝ｔ４で、オンからオフへ遷移する。すなわち、ゲートに印加されるノードＮ２の電圧が、第２の閾値電圧としてのＮＭＯＳトランジスタＴｒ３の閾値電圧よりも低くなる。一方、ＰＭＯＳトランジスタＴｒ４は、オン状態を維持する。従って、ＶＯＶＥＲは、時間Ｔ＝ｔ４で、ローからハイへ遷移する。ＶＯＵＴは、ＶＯＶＥＲの遷移に従い、ローに遷移する。ボルテージディテクタ２００は、ＶＯＵＴがローに遷移すると、外部回路にリセット信号を送信する。
【００３１】
続いて、電源電圧が上昇してＶＤＤが低電圧状態から通常状態に復帰している場合（ｔ５≦Ｔ＜ｔ６）、ＶＤＥ１は依然としてＶＲＥＦよりも低いので、ＶＣＯＭＰは、ハイを維持する。図６に示されるように、ＮＭＯＳトランジスタＴｒ３は、時間Ｔ＝ｔ５で、オフからオンへ遷移する。一方、ＰＭＯＳトランジスタＴｒ４は、オン状態を維持している。従って、ＶＯＶＥＲは、ローに遷移する。ＶＯＶＥＲがローに遷移する結果、ＶＯＵＴは、ハイとなり、ＶＤＤに比例した電圧がボルテージディテクタ２００から出力される。ボルテージディテクタ２００は、ＶＯＵＴがハイに遷移すると、外部回路に送信していたリセット信号を解除する。
【００３２】
続いて、電源電圧がさらに上昇してＶＤＤが通常状態から高電圧状態に遷移している場合（Ｔ≧ｔ６）、図５に示されるように、時間Ｔ＝ｔ６で、ＶＤＥ１が第１の閾値電圧としてのＶＲＥＦよりも高くなる。ＶＤＥ１がＶＲＥＦよりも高くなると、ＶＣＯＭＰはローに遷移する。また、ＰＭＯＳトランジスタＴｒ４は、図６に示されるように、ＶＣＯＭＰの遷移に従い、時間Ｔ＝ｔ６で、オフする。このとき、ＶＯＶＥＲは、ローを維持する。ＶＯＵＴは、ＶＣＯＭＰの遷移に従い、時間Ｔ＝ｔ６で、ローに遷移する。ボルテージディテクタ２００は、ＶＯＵＴがローに遷移すると、外部回路にリセット信号を送信する。
【００３３】
第２の実施形態によれば、第３の電圧検出回路７０及び第２の電圧検出回路２０で１個の分圧回路３０を共用するので、回路構成を簡素化でき、低電圧状態及び高電圧状態の検出機能を損なうことなく消費電流を少なくすることができる。また、第２の電圧検出回路２０よりも構成が簡素化された第３の電圧検出回路７０を有するので、消費電流を少なくすることができる。すなわち、限られた電力量で動作しなければならない状況下であっても、低電圧状態及び高電圧状態の検出機能を損なうことなく、動作可能な時間を長くすることができる。
【００３４】
なお、本発明は、上述した実施形態そのままに限定されるものではなく、実施段階では、上述した例以外にも様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更をすることができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００３５】
例えば、ＶＯＵＴがＶＤＤの下降時（例えば、図２における時間Ｔ＝ｔ１）と上昇時（例えば、図２における時間Ｔ＝ｔ２）とで、反転する電圧に差がある設定としてもよい。すなわち、本実施形態に係るボルテージディテクタは、ヒステリシス特性を有していてもよい。
【００３６】
ボルテージディテクタがヒステリシス特性を有する構成は、例えば、抵抗３１、３２、３３（図１）の少なくとも１個を可変抵抗としたり、分圧回路３０（図１）にスイッチを追設したりすればよい。また、スイッチは、図７に例示されるように、ＮＭＯＳトランジスタ３５でもよい。図７に示される分圧回路３０Ａでは、抵抗３３が、抵抗３３ａと抵抗３３ｂとを直列に接続して構成されており、抵抗３３ａ、３３ｂの接続点であるノードＮ７とＮＭＯＳトランジスタ３５のドレインとが接続されている。また、ＮＭＯＳトランジスタ３５のソースがＧＮＤに接続され、ゲートがノードＮ４と接続されている。
【００３７】
さらに、ボルテージディテクタ２００（図４）に対して、ＰＭＯＳトランジスタＴｒ４（図４）及びインバータ４２（図４）を省略してボルテージディテクタを構成してもよい。すなわち、図８に示されるように、ボルテージディテクタ２００における第３の電圧検出回路７０（図４）の代わりに、低電圧検出回路としての第４の電圧検出回路７０Ａを備えるボルテージディテクタ２００Ａを構成してもよい。ボルテージディテクタ２００Ａは、ボルテージディテクタ２００に対して、ＶＯＶＥＲ（図５）の時間Ｔ＝ｔ６以降における誤差が電圧の高い方向にやや大きくなるものの、低電圧検出回路の構成を簡素化できる。
【００３８】
なお、ボルテージディテクタ１００において、インバータ４１は、第２の電圧検出回路２０及び論理回路５０の何れに対しても独立した構成要素として配設されているが、この限りではない。ＮＭＯＳトランジスタＴｒ２のゲートに入力される電圧がコンパレータ回路２１の出力電圧に対して逆転した電圧となる限り、インバータ４１は、第２の電圧検出回路２０及び論理回路５０の何れかに組み込まれていてもよい。ボルテージディテクタ２００におけるインバータ４２についても、ボルテージディテクタ１００におけるインバータ４１と同様である。
【００３９】
なお、コンパレータ回路２１は、ヒステリシス特性を有していてもよい。また、ボルテージディテクタ１００，２００，２００Ａは、出力回路６０を省略して構成してもよい。
【符号の説明】
【００４０】
１  電源
１０  第１の電圧検出回路
１１  定電流源
２０  第２の電圧検出回路
２１  コンパレータ回路
２２  基準電圧回路
３０、３０Ａ  分圧回路
３１、３２、３３、３３ａ、３３ｂ  抵抗
３５  ＮＭＯＳトランジスタ
５０  論理回路
６０  出力回路
７０  第３の電圧検出回路
７０Ａ  第４の電圧検出回路
７２  抵抗
７４  定電流源
１００、２００、２００Ａ  ボルテージディテクタ
Ｔｒ１、Ｔｒ２、Ｔｒ３  ＮＭＯＳトランジスタ
Ｔｒ４  ＰＭＯＳトランジスタ
Ｎ１〜Ｎ４、Ｎ６、Ｎ７  ノード
ＯＵＴ  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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