(57)【要約】【課題】大電流が流れたときに絶縁ゲート部と表面電極が短絡することが抑えられる半導体装置を提供する。【解決手段】化合物半導体層を有する縦型の半導体装置は、前記化合物半導体層の一方の主面に設けられている絶縁ゲート部と、前記絶縁ゲート部を覆って設けられている層間絶縁膜と、前記層間絶縁を覆うとともに前記化合物半導体層の前記一方の主面上に設けられている表面電極と、を備えている。前記層間絶縁膜は、前記化合物半導体層の前記一方の主面に直交する方向から見たときに、前記絶縁ゲート部が存在する範囲を含むように設けられている内側部分と、前記化合物半導体層の前記一方の主面に直交する方向から見たときに、前記内側部分よりも外側に設けられており、前記内側部分の上面よりも高く突出して構成された部分を有する外側部分と、を有する。【選択図】図１
2020170750.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体層を有する縦型の半導体装置であって、
前記化合物半導体層の一方の主面に設けられている絶縁ゲート部と、
前記絶縁ゲート部を覆って設けられている層間絶縁膜と、
前記層間絶縁膜を覆うとともに前記化合物半導体層の前記一方の主面上に設けられている表面電極と、を備えており、
前記層間絶縁膜は、
前記化合物半導体層の前記一方の主面に直交する方向から見たときに、前記絶縁ゲート部が存在する範囲を含むように設けられている内側部分と、
前記化合物半導体層の前記一方の主面に直交する方向から見たときに、前記内側部分よりも外側に設けられており、前記内側部分の上面よりも高く突出して構成された部分を有する外側部分と、を有する半導体装置。
【請求項２】
前記絶縁ゲート部は、前記化合物半導体層の前記一方の主面上にプレーナー型として構成されており、
前記化合物半導体層は、
第１導電型のドリフト領域と、
前記ドリフト領域上に設けられており、前記化合物半導体層の前記一方の主面に露出する位置に配置されている第１導電型のＪＦＥＴ領域と、
前記ドリフト領域上に設けられており、前記ＪＦＥＴ領域に隣接しており、前記化合物半導体層の前記一方の主面に露出する位置に配置されている第２導電型のボディ領域と、
前記ボディ領域によって前記ドリフト領域及び前記ＪＦＥＴ領域から隔てられており、前記化合物半導体層の前記一方の主面に露出する位置に配置されている第１導電型のソース領域と、を有しており、
前記絶縁ゲート部は、前記ＪＦＥＴ領域に対向するとともに、前記ＪＦＥＴ領域と前記ソース領域を隔てている部分の前記ボディ領域にも対向するように配置されている、請求項１に記載の半導体装置。
【請求項３】
前記絶縁ゲート部は、前記化合物半導体層の前記一方の主面から深部に向けて伸びているトレンチ型として構成されており、
前記化合物半導体層は、
第１導電型のドリフト領域と、
前記ドリフト領域上に設けられており、前記化合物半導体層の前記一方の主面に露出する位置に配置されている第２導電型のボディ領域と、
前記ボディ領域によって前記ドリフト領域から隔てられており、前記化合物半導体層の前記一方の主面に露出する位置に配置されている第１導電型のソース領域と、を有しており、
前記絶縁ゲート部は、前記ドリフト領域と前記ソース領域を隔てる位置の前記ボディ領域に対向している、請求項１に記載の半導体装置。
【請求項４】
前記化合物半導体層の材料が、ＳｉＣ又はＧａＮである、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
化合物半導体層を有する縦型の半導体装置の製造方法であって、
前記化合物半導体層の一方の主面に絶縁ゲート部を形成する工程と、
前記絶縁ゲート部を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜を覆うとともに前記化合物半導体層の前記一方の主面上に表面電極を形成する工程と、を備えており、
前記層間絶縁膜は、
前記化合物半導体層の前記一方の主面に直交する方向から見たときに、前記絶縁ゲート部が存在する範囲を含むように設けられている内側部分と、
前記化合物半導体層の前記一方の主面に直交する方向から見たときに、前記内側部分よりも外側に設けられており、前記内側部分の上面よりも高く突出して構成された部分を有する外側部分と、を有する、半導体装置の製造方法。
【請求項６】
前記層間絶縁膜を形成する工程は、
前記絶縁ゲート部を覆うとともに前記化合物半導体層の前記一方の主面上に前記層間絶縁膜を成膜する成膜工程と、
前記化合物半導体層の前記一方の主面に直交する方向から見たときに、前記絶縁ゲート部が存在する範囲の前記層間絶縁膜の一部をエッチングし、前記内側部分と前記外側部分を形成するエッチング工程と、を有する、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記層間絶縁膜を形成する工程はさらに、
前記成膜工程と前記エッチング工程の間に、前記層間絶縁膜の一部をエッチングしてコンタクトホールを形成するコンタクトホール形成工程、を有しており、
前記コンタクトホール形成工程では、前記成膜工程のときに前記層間絶縁膜に形成された前記絶縁ゲート部の端部の形態を反映した段差が除去される、請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記化合物半導体層の材料が、ＳｉＣ又はＧａＮである、請求項５〜７のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、化合物半導体層を有する縦型の半導体装置とその製造方法に関する。
【背景技術】
【０００２】
化合物半導体層を有する縦型の半導体装置の開発が進められており、その一例が特許文献１に開示されている。このような半導体装置では、化合物半導体の物性値により、低いオン抵抗が実現可能として期待されている。しかしながら、特許文献１でも指摘されるように、この種の半導体装置では、低いオン抵抗によって短絡時には大電流が流れることから、短絡耐量が低くなることが懸念されている。このため、化合物半導体層を有する縦型の半導体装置では、短絡耐量を向上させる技術が必要とされている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−３３７３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、半導体装置は、化合物半導体層の表面に設けられているプレーナー型又はトレンチ型の絶縁ゲート部と、絶縁ゲート部を覆って設けられている層間絶縁膜と、層間絶縁膜を覆うとともに化合物半導体層の表面上に設けられている表面電極と、を備えている。
【０００５】
このような半導体装置において、例えば負荷等が短絡したときに化合物半導体層内に大電流が流れると、化合物半導体層の一部が局所的に熱膨張する。本発明者らの検討によると、このような局所的な熱膨張により、化合物半導体層の表面が上に凸となるように変形し、層間絶縁膜に高い応力が加わり、層間絶縁膜が破損して絶縁ゲート部と表面電極が短絡してしまう虞があることが分かってきた。したがって、本明細書は、大電流が流れたときに絶縁ゲート部と表面電極が短絡することが抑えられる半導体装置を提供することを目的とする。本明細書はまた、そのような半導体装置を製造する方法を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本明細書は、化合物半導体層を有する縦型の半導体装置を開示する。前記化合物半導体層の材料は、例えばＳｉＣ又はＧａＮであってもよい。この半導体装置は、前記化合物半導体層の一方の主面に設けられている絶縁ゲート部と、前記絶縁ゲート部を覆って設けられている層間絶縁膜と、前記層間絶縁膜を覆うとともに前記化合物半導体層の前記一方の主面上に設けられている表面電極と、を備えることができる。前記層間絶縁膜は、前記化合物半導体層の前記一方の主面に直交する方向から見たときに、前記絶縁ゲート部が存在する範囲を含むように設けられている内側部分と、前記化合物半導体層の前記一方の主面に直交する方向から見たときに、前記内側部分よりも外側に設けられており、前記内側部分の上面よりも高く突出して構成された部分を有する外側部分と、を有することができる。このような形態の前記層間絶縁膜が設けられていると、短絡時に前記層間絶縁膜に加わる応力集中箇所が前記外側部分内とすることができる。これにより、応力集中箇所が絶縁ゲート部から離れることとなる。このため、仮に前記層間絶縁膜の前記外側部分が短絡時に破損しても、前記絶縁ゲート部と前記表面電極が短絡することが抑えられる。また、前記層間絶縁膜の前記外側部分は、その形状から圧縮応力が加わる部分である。前記層間絶縁膜は、引張応力よりも圧縮応力に対して強い。このため、大電流が流れたときに前記層間絶縁膜が破損することが抑えられる。このように、上記半導体装置は、前記絶縁ゲート部と前記表面電極が短絡することが抑えられ、高い信頼性を有することができる。
【０００７】
上記半導体装置では、前記絶縁ゲート部が、前記化合物半導体層の前記一方の主面上にプレーナー型として構成されていてもよい。この場合、前記化合物半導体層は、第１導電型のドリフト領域と、前記ドリフト領域上に設けられており、前記化合物半導体層の前記一方の主面に露出する位置に配置されている第１導電型のＪＦＥＴ領域と、前記ドリフト領域上に設けられており、前記ＪＦＥＴ領域に隣接しており、前記化合物半導体層の前記一方の主面に露出する位置に配置されている第２導電型のボディ領域と、前記ボディ領域によって前記ドリフト領域及び前記ＪＦＥＴ領域から隔てられており、前記化合物半導体層の前記一方の主面に露出する位置に配置されている第１導電型のソース領域と、を有していてもよい。前記絶縁ゲート部は、前記ＪＦＥＴ領域に対向するとともに、前記ＪＦＥＴ領域と前記ソース領域を隔てている部分の前記ボディ領域にも対向するように配置されている。
【０００８】
上記半導体装置では、前記絶縁ゲート部が、前記化合物半導体層の前記一方の主面から深部に向けて伸びているトレンチ型として構成されていてもよい。この場合、前記化合物半導体層は、第１導電型のドリフト領域と、前記ドリフト領域上に設けられており、前記化合物半導体層の前記一方の主面に露出する位置に配置されている第２導電型のボディ領域と、前記ボディ領域によって前記ドリフト領域から隔てられており、前記化合物半導体層の前記一方の主面に露出する位置に配置されている第１導電型のソース領域と、を有していてもよい。前記絶縁ゲート部は、前記ドリフト領域と前記ソース領域を隔てる位置の前記ボディ領域に対向している。
【０００９】
本明細書は、化合物半導体層を有する縦型の半導体装置の製造方法を開示することができる。前記化合物半導体層の材料が、例えばＳｉＣ又はＧａＮであってもよい。この半導体装置の製造方法は、前記化合物半導体層の一方の主面に絶縁ゲート部を形成する工程と、前記絶縁ゲート部を覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜を覆うとともに前記化合物半導体層の前記一方の主面上に表面電極を形成する工程と、を備えることができる。前記層間絶縁膜は、前記化合物半導体層の前記一方の主面に直交する方向から見たときに、前記絶縁ゲート部が存在する範囲を含むように設けられている内側部分と、前記化合物半導体層の前記一方の主面に直交する方向から見たときに、前記内側部分よりも外側に設けられており、前記内側部分の上面よりも高く突出して構成された部分を有する外側部分と、を有することができる。この製造方法によると、大電流が流れたときに前記絶縁ゲート部と前記表面電極が短絡することが抑えられる半導体装置を提供することができる。
【００１０】
上記製造方法では、前記層間絶縁膜を形成する工程が、前記絶縁ゲート部を覆うとともに前記化合物半導体層の前記一方の主面上に前記層間絶縁膜を成膜する成膜工程と、前記化合物半導体層の前記一方の主面に直交する方向から見たときに、前記絶縁ゲート部が存在する範囲の前記層間絶縁膜の一部をエッチングし、前記内側部分と前記外側部分を形成するエッチング工程と、を有していてもよい。
【００１１】
上記製造方法では、前記層間絶縁膜を形成する工程はさらに、前記成膜工程と前記エッチング工程の間に、前記層間絶縁膜の一部をエッチングしてコンタクトホールを形成するコンタクトホール形成工程、を有していてもよい。この場合、前記コンタクトホール形成工程では、前記成膜工程のときに前記層間絶縁膜に形成された前記絶縁ゲート部の端部の形態を反映した段差が除去される。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態の半導体装置の要部断面図である。
【図２】（Ａ）第１実施例の半導体装置の層間絶縁膜近傍の要部拡大断面図である。（Ｂ）比較例の半導体装置の層間絶縁膜近傍の要部拡大断面図である。
【図３】第１実施形態の半導体装置の一製造工程における半導体装置の要部断面図である。
【図４】第１実施形態の半導体装置の一製造工程における半導体装置の要部断面図である。
【図５】第１実施形態の半導体装置の一製造工程における半導体装置の要部断面図である。
【図６】第１実施形態の半導体装置の一製造工程における半導体装置の要部断面図である。
【図７】第１実施形態の半導体装置の一製造工程における半導体装置の要部断面図である。
【図８】第１実施形態の半導体装置の一製造工程における半導体装置の要部断面図である。
【図９】第２実施形態の半導体装置の要部断面図である。
【図１０】第２実施形態の半導体装置の一製造工程における半導体装置の要部断面図である。
【図１１】第２実施形態の半導体装置の一製造工程における半導体装置の要部断面図である。
【図１２】第２実施形態の半導体装置の一製造工程における半導体装置の要部断面図である。
【図１３】第２実施形態の半導体装置の一製造工程における半導体装置の要部断面図である。
【図１４】第２実施形態の半導体装置の一製造工程における半導体装置の要部断面図である。
【図１５】第２実施形態の半導体装置の一製造工程における半導体装置の要部断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照し、本明細書が開示する技術が適用された半導体装置及びその製造方法を説明する。以下の説明では、実質的に共通する構成要素については共通の符号を付し、その説明を省略することがある。
【００１４】
（第１実施形態の半導体装置１）
図１に、第１実施形態の半導体装置１の要部断面図を示す。半導体装置１は、ＳｉＣ（炭化珪素）を材料とする化合物半導体層１０と、化合物半導体層１０の裏面上を被覆するドレイン電極２２と、化合物半導体層１０の表面上の一部を被覆するソース電極２４と、化合物半導体層１０の表面の一部に設けられているプレーナー型絶縁ゲート部２６と、プレーナー型絶縁ゲート部２６とソース電極２４を絶縁している層間絶縁膜４０と、を備えている。化合物半導体層１０は、ｎ+型のドレイン領域１１と、ｎ型のドリフト領域１２と、ｎ型のＪＦＥＴ領域１３と、ｐ型のボディ領域１４と、ｎ+型のソース領域１５と、を有している。
【００１５】
ドレイン領域１１は、化合物半導体層１０の裏面に露出する位置に設けられており、ドレイン電極２２にオーミック接触している。
【００１６】
ドリフト領域１２は、ドレイン領域１１上に設けられており、ドレイン領域１１とＪＦＥＴ領域１３の間、且つ、ドレイン領域１１とボディ領域１４の間に配置されている。ドリフト領域１２は、エピタキシャル成長技術を利用して、ドレイン領域１１の表面から結晶成長して形成される。
【００１７】
ＪＦＥＴ領域１３は、ドリフト領域１２上に設けられており、ドリフト領域１２の表面から化合物半導体層１０の表面まで化合物半導体層１０の厚み方向に沿って伸びており、ドリフト領域１２の表面から突出した形態を有している。換言すると、ＪＦＥＴ領域１３は、化合物半導体層１０の表面からボディ領域１４を貫通してドリフト領域１２まで伸びている。この例では、ＪＦＥＴ領域１３の不純物濃度は、ドリフト領域１２の不純物濃度と等しい。
【００１８】
ボディ領域１４は、ドリフト領域１２上に設けられており、ＪＦＥＴ領域１３を間に置いて配置されており、ＪＦＥＴ領域１３の側面に隣接している。ボディ領域１４は、化合物半導体層１０の表面に露出する位置に設けられており、ソース電極２４にオーミック接触している。
【００１９】
ソース領域１５は、ボディ領域１４上に設けられており、ボディ領域１４によってドリフト領域１２及びＪＦＥＴ領域１３から隔てられている。ソース領域１５は、化合物半導体層１０の表面に露出する位置に設けられており、ソース電極２４にオーミック接触している。
【００２０】
プレーナー型絶縁ゲート部２６は、化合物半導体層１０の表面上の一部にプレーナー型として構成されており、酸化シリコンのゲート絶縁膜２６ａ及びポリシリコンのゲート電極２６ｂを有している。ゲート電極２６ｂは、ＪＦＥＴ領域１３の全体にゲート絶縁膜２６ａを介して対向している。ゲート電極２６ｂはさらに、ＪＦＥＴ領域１３とソース領域１５を隔てる部分のボディ領域１４にゲート絶縁膜２６ａを介して対向している。
【００２１】
層間絶縁膜４０は、プレーナー型絶縁ゲート部２６を覆って設けられており、プレーナー型絶縁ゲート部２６とソース電極２４の間に配置されており、プレーナー型絶縁ゲート部２６とソース電極２４を絶縁している。層間絶縁膜４０にはコンタクトホール４２が形成されており、化合物半導体層１０の表面に位置するボディ領域１４及びソース領域１５がそのコンタクトホール４２に露出している。ソース電極２４は、コンタクトホール４２介してボディ領域１４及びソース領域１５に接触している。
【００２２】
層間絶縁膜４０は、内側部分４０ａと外側部分４０ｂを有している。内側部分４０ａは、化合物半導体層１０の表面に直交する方向から見たときに（紙面上下方向であり、以下「平面視したときに」という）、プレーナー型絶縁ゲート部２６が存在する範囲を含むように設けられている。外側部分４０ｂは、平面視したときに、内側部分４０ａよりも外側に設けられており、内側部分４０ａの上面よりも高く突出して構成された部分を有している。層間絶縁膜４０の材料は、例えば酸化シリコンである。
【００２３】
後述するように、内側部分４０ａは、層間絶縁膜４０の一部をエッチングして形成された溝の底部を構成する部分である。このため、内側部分４０ａの上面は、層間絶縁膜４０に形成された溝の底面を画定している。外側部分４０ｂは、層間絶縁膜４０の一部をエッチングして形成された溝の側部を構成する部分を含んでいる。このため、外側部分４０ｂの内側側面は、層間絶縁膜４０に形成された溝の側面を画定している。また、外側部分４０ｂの外側側面は、コンタクトホール４２の側面を画定している。
【００２４】
図１に示されるように、内側部分４０ａの上面の高さ、即ち、化合物半導体層１０の表面から内側部分４０ａの上面までの高さを第１高さＨ１とする。外側部分４０ｂの上面の高さ、即ち、化合物半導体層１０の表面から外側部分４０ｂの上面までの高さを第２高さＨ２とする。層間絶縁膜４０は、Ｈ１＜Ｈ２となるような内側部分４０ａと外側部分４０ｂで構成されている。なお、この例では、内側部分４０ａと外側部分４０ｂの各々の上面が平坦に構成されている。この例に代えて、内側部分４０ａと外側部分４０ｂの各々の上面が曲面で構成されていてもよい。この場合、層間絶縁膜４０は、内側部分４０ａの最大高さよりも外側部分４０ｂの最大高さが高くなるように構成されていればよい。このように、層間絶縁膜４０は、外側部分４０ｂが内側部分４０ａの上面よりも高く突出した部分を有するように構成されていることを特徴としている。
【００２５】
次に、半導体装置１の動作を説明する。使用時には、ドレイン電極２２に正電圧が印加され、ソース電極２４が接地される。ゲート電極２６ｂにゲート閾値電圧よりも高い正電圧が印加されると、ＪＦＥＴ領域１３とソース領域１５を隔てる部分のボディ領域１４に反転層が形成され、半導体装置１がターンオンする。このとき、反転層を経由してソース領域１５からＪＦＥＴ領域１３に電子が流入する。ＪＦＥＴ領域１３に流入した電子は、ＪＦＥＴ領域１３とドリフト領域１２を縦方向に流れてドレイン電極２２に向かう。これにより、ドレイン電極２２とソース電極２４が導通する。ゲート電極２６ｂが接地されると、反転層が消失し、半導体装置１がターンオフする。このように、半導体装置１は、ゲート電極２６ｂに印加する電圧に基づいてスイッチング動作を実行することができる。
【００２６】
例えば、半導体装置１がターンオンしているときに、半導体装置１に接続される負荷が短絡すると、半導体装置１のドレイン電極２２とソース電極２４の間に大電流が流れる。この場合、電流がＪＦＥＴ領域１３とドリフト領域１２を縦方向に流れる部分の温度がジュール熱によって上昇する。具体的には、ＪＦＥＴ領域１３とドリフト領域１２の境界近傍の温度がピークとなるように、化合物半導体層１０の温度が局所的に上昇する。このように、局所的な温度上昇箇所は、層間絶縁膜４０の中央下方に位置している。これにより、その温度上昇箇所が熱膨張し、化合物半導体層１０の表面が上に凸となるように変形すると、層間絶縁膜４０に応力が加わる。
【００２７】
ここで、図２（Ａ）に本実施形態の半導体装置１の層間絶縁膜４０の要部拡大断面図を示し、図２（Ｂ）に比較例の半導体装置１００の層間絶縁膜１４０の要部拡大断面図を示す。比較例の半導体装置１００は、従来から良く知られている半導体装置であり、絶縁ゲート部１２６の端部の形態が反映した段差１４０Ｓが層間絶縁膜１４０に形成されている例である。
【００２８】
図２（Ｂ）に示されるように、比較例の半導体装置１００では、負荷短絡時に化合物半導体層が上に凸となるように変形すると、層間絶縁膜１４０内の符号１５２の部分が応力集中箇所となる。この応力集中箇所１５２は、ゲート電極１２６ｂの端部と層間絶縁膜１４０の段差１４０Ｓの間の領域である。また、この領域は、引張応力が加わる領域である。層間絶縁膜１４０は、圧縮応力よりも引張応力に対して弱い。このため、比較例の半導体装置１００では、応力集中箇所１５２近傍が破損し、ソース電極１２４とゲート電極１２６ｂが短絡することが懸念される。これにより、比較例の半導体装置１００は、短絡耐量に対する信頼性が低い。
【００２９】
一方、図２（Ａ）に示されるように、本実施形態の半導体装置１では、負荷短絡時に化合物半導体層が上に凸となるように変形すると、層間絶縁膜４０内の符号５２の部分が応力集中箇所となる。この応力集中箇所５２は、層間絶縁膜４０の外側部分４０ｂのうちの周縁側の領域である。このように、本実施形態の半導体装置１では、比較例に比して応力集中箇所５２がプレーナー型絶縁ゲート部２６から離れることとなる。このため、仮に外側部分４０ｂに位置する応力集中箇所５２において、層間絶縁膜４０が負荷短絡時に破損しても、ゲート電極２６ｂとソース電極２４が短絡することが抑えられる。また、外側部分４０ｂの周縁側は、その形状から圧縮応力が加わる部分であることが分かっている。層間絶縁膜４０は、引張応力よりも圧縮応力に対して強い。このため、負荷短絡時に層間絶縁膜４０が破損することが抑えられる。さらに、外側部分４０ｂには、図２（Ｂ）のような段差１４０Ｓが形成されていない。このため、外側部分４０ｂの応力集中が緩和されている。このように、本実施形態の半導体装置１は、ゲート電極２６ｂとソース電極２４が短絡することが抑えられ、高い信頼性を有することができる。
【００３０】
（第１実施形態の半導体装置１の製造方法）
次に、半導体装置１の製造方法を説明する。まず、図３に示されるように、エピタキシャル成長技術を利用して、ＳｉＣを材料とするドレイン領域１１の表面からドリフト領域１２を結晶成長し、化合物半導体層１０を準備する。エピタキシャル成長技術の一例は、有機金属化合物気相成長法（ＭＯＣＶＤ法）である。
【００３１】
次に、図４に示されるように、イオン注入技術を利用して、化合物半導体層１０の表層部にボディ領域１４とソース領域１５を形成する。具体的には、ボディ領域１４を形成するためのマスクを化合物半導体層１０の表面上にパターニングし、そのマスクの開口を通過してｐ型の不純物イオンを化合物半導体層１０の表層部に注入する。これにより、化合物半導体層１０の表層部にボディ領域１４が形成される。なお、ボディ領域１４の間に残存したドリフト領域１２の一部がＪＦＥＴ領域１３となる。同様に、ソース領域１５を形成するためのマスクを化合物半導体層１０の表面上にパターングし、そのマスクの開口を通過してｎ型の不純物イオンを化合物半導体層１０の表層部に注入する。これにより、化合物半導体層１０の表層部にソース領域１５が形成される。
【００３２】
次に、図５に示されるように、化合物半導体層１０の表面上にプレーナー型絶縁ゲート部２６を形成する。具体的には、ＣＶＤ法又は原子層堆積法（ＡＬＤ法）を利用して、化合物半導体層１０の表面上にゲート絶縁膜２６ａ及びゲート電極２６ｂを成膜し、次に、フォトリソグラフィー技術及びドライエッチング技術を利用して、ゲート電極２６ｂ及びゲート絶縁膜２６ａを加工し、プレーナー型絶縁ゲート部２６を形成する。
【００３３】
次に、図６に示されるように、ＣＶＤ技術を利用して、プレーナー型絶縁ゲート部２６の表面を覆うように化合物半導体層１０の表面上に層間絶縁膜４０を成膜する。層間絶縁膜４０は、従来よりも厚く成膜され、その厚みＴ４０は例えば１μｍ〜５μｍの範囲である。なお、層間絶縁膜４０には、プレーナー型絶縁ゲート部２６の端部の形態が反映した段差４０Ｓが形成されている。
【００３４】
次に、図７に示されるように、ドライエッチング技術を利用して、層間絶縁膜４０の一部をエッチングしてコンタクトホール４２を形成する。コンタクトホール４２の底面には、化合物半導体層１０の表面の一部が露出している。このコンタクトホール４２を形成するときに、層間絶縁膜４０の段差４０Ｓが除去されるようにコンタクトホール４２が形成される。
【００３５】
次に、図８に示されるように、ドライエッチング技術を利用して、平面視したときに、プレーナー型絶縁ゲート部２６が存在する範囲の層間絶縁膜４０の一部をエッチングし、内側部分４０ａと外側部分４０ｂを形成する。
【００３６】
最後に、化合物半導体層１０の裏面を被覆するようにドレイン電極２２を形成し、化合物半導体層１０の表面を被覆するようにソース電極２４を形成すると、半導体装置１が完成する。
【００３７】
（第２実施形態の半導体装置２）
図９に、第２実施形態の半導体装置２の要部断面図を示す。半導体装置２では、絶縁ゲート部２８が、トレンチ型で構成されていることを特徴としている。トレンチ型絶縁ゲート部２８は、化合物半導体層１０の表面から深部に向けて伸びており、ゲート絶縁膜２８ａとゲート電極２８ｂを有している。ゲート電極２８ｂは、ゲート絶縁膜２８ａによって化合物半導体層１０から絶縁されており、ドリフト領域１２とソース領域１５を隔てる位置のボディ領域１４にゲート絶縁膜２８ａを介して対向している。
【００３８】
半導体装置２の動作について説明する。使用時には、ドレイン電極２２に正電圧が印加され、ソース電極２４が接地される。ゲート電極２８ｂにゲート閾値電圧よりも高い正電圧が印加されると、ドリフト領域１２とソース領域１５を隔てる部分のボディ領域１４に反転層が形成され、半導体装置２がターンオンする。このとき、反転層を経由してソース領域１５からドリフト領域１２に電子が流入する。ドリフト領域１２に流入した電子は、トレンチ型絶縁ゲート部２８の下方に位置するドリフト領域１２を縦方向に流れてドレイン電極２２に向かう。これにより、ドレイン電極２２とソース電極２４が導通する。ゲート電極２８ｂが接地されると、反転層が消失し、半導体装置２がターンオフする。このように、半導体装置２は、ゲート電極２８ｂに印加する電圧に基づいてスイッチング動作を実行することができる。
【００３９】
例えば、半導体装置２がターンオンしているときに、半導体装置２に接続される負荷が短絡すると、半導体装置２に大電流が流れる。この場合、電流がトレンチ型絶縁ゲート部２８の下方に位置するドリフト領域１２を縦方向に流れる部分の温度がジュール熱によって上昇する。具体的には、トレンチ型絶縁ゲート部２８の下方に位置するドリフト領域１２の温度がピークとなるように、化合物半導体層１０の温度が局所的に上昇する。このように、局所的な温度上昇箇所は、層間絶縁膜２４０の中央下方に位置している。これにより、その温度上昇箇所が熱膨張し、化合物半導体層１０の表面が上に凸となるように変形すると、層間絶縁膜２４０に応力が加わる。
【００４０】
本実施形態の半導体装置２でも、上記した半導体装置１の場合と同様に、層間絶縁膜２４０内の応力集中箇所が、層間絶縁膜２４０の外側部分２４０ｂ内のうちの周縁側の領域となる。このため、上記した半導体装置１の場合と同様に、本実施形態の半導体装置２も、ゲート電極２６ｂとソース電極２４が短絡することが抑えられ、高い信頼性を有することができる。
【００４１】
（第２実施形態の半導体装置２の製造方法）
次に、半導体装置２の製造方法を説明する。まず、図１０に示されるように、エピタキシャル成長技術を利用して、ＳｉＣを材料とするドレイン領域１１の表面からドリフト領域１２及びボディ領域１４を結晶成長し、化合物半導体層１０を準備する。エピタキシャル成長技術の一例は、有機金属化合物気相成長法（ＭＯＣＶＤ法）である。
【００４２】
次に、図１１に示されるように、イオン注入技術を利用して、化合物半導体層１０の表層部にソース領域１５を形成する。具体的には、ソース領域１５を形成するためのマスクを化合物半導体層１０の表面上にパターニングし、そのマスクの開口を通過してｎ型の不純物イオンを化合物半導体層１０の表層部に注入する。これにより、化合物半導体層１０の表層部にソース領域１５が形成される。
【００４３】
次に、図１２に示されるように、化合物半導体層１０の表面から深部に向けて伸びるトレンチ型絶縁ゲート部２８を形成する。具体的には、ドライエッチング技術を利用して、化合物半導体層１０の表面からソース領域１５とボディ領域１４を貫通してドリフト領域１２に達するトレンチを形成する。次に、ＣＶＤ法又は原子層堆積法（ＡＬＤ法）を利用して、トレンチ内にゲート絶縁膜２８ａ及びゲート電極２８ｂを成膜し、トレンチ型絶縁ゲート部２８を形成する。
【００４４】
次に、図１３に示されるように、ＣＶＤ技術を利用して、トレンチ型絶縁ゲート部２８を覆うように化合物半導体層１０の表面上に層間絶縁膜２４０を成膜する。層間絶縁膜２４０は、従来よりも厚く成膜され、その厚みＴ２４０は例えば１μｍ〜５μｍの範囲である。
【００４５】
次に、図１４に示されるように、ドライエッチング技術を利用して、層間絶縁膜２４０の一部を除去してコンタクトホール２４２を形成する。コンタクトホール２４２の底面には、化合物半導体層１０の表面の一部が露出している。
【００４６】
次に、図１５に示されるように、ドライエッチング技術を利用して、平面視したときに、トレンチ型絶縁ゲート部２８が存在する範囲の層間絶縁膜２４０の一部を除去し、内側部分２４０ａと外側部分２４０ｂを形成する。
【００４７】
最後に、化合物半導体層１０の裏面を被覆するようにドレイン電極２２を形成し、化合物半導体層１０の表面を被覆するようにソース電極２４を形成すると、半導体装置２が完成する。
【００４８】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４９】
１：半導体装置、  １０：化合物半導体層、  １１：ドレイン領域、  １２：ドリフト領域、  １３：ＪＦＥＴ領域、  １４：ボディ領域、  １５：ソース領域、  ２２：ドレイン電極、  ２４：ソース電極、  ２６：プレーナー型絶縁ゲート部、  ２６ａ：ゲート絶縁膜、  ２６ｂ：ゲート電極、  ４０：層間絶縁膜、  ４０ａ：内側部分、  ４０ｂ：外側部分、  ４２：コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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