(57)【要約】【課題】ビットエラー率を低減したＰＵＦ回路を提供する。【解決手段】ＰＵＦ回路のセル３００は、ラッチ回路３１０およびインバランス発生器３３０を備える。ラッチ回路３１０は、クロスカップルされた第１インバータ３１２および第２インバータ３１４を含む。インバランス発生器３３０は、第１インバータ３１２と第２インバータ３１４の電気的状態に、制御可能なインバランスを与える。【選択図】図３
2020057928.tif 000002
【特許請求の範囲】
【請求項１】
クロスカップルされた第１インバータおよび第２インバータと、
前記第１インバータと前記第２インバータの電気的状態に、制御可能なインバランスを与えるインバランス発生器と、
を備えることを特徴とするチップ固有乱数発生回路。
【請求項２】
前記インバランス発生器は、前記第１インバータの一端と、前記第２インバータの一端に、異なる電圧を印加可能であることを特徴とする請求項１に記載のチップ固有乱数発生回路。
【請求項３】
前記インバランス発生器は、前記第１インバータの電流経路と前記第２インバータの電流経路それぞれに、可変のインピーダンスを挿入可能であることを特徴とする請求項１に記載のチップ固有乱数発生回路。
【請求項４】
前記インバランス発生器は、
前記第１インバータの一端と固定電圧ラインの間に設けられる第１スイッチと、
前記第２インバータの一端と前記固定電圧ラインの間に設けられる第２スイッチと、
前記第１インバータの前記一端と前記第２インバータの前記一端との間に設けられた少なくともひとつのインピーダンス素子と、
を含むことを特徴とする請求項１から３のいずれかに記載のチップ固有乱数発生回路。
【請求項５】
前記第１インバータおよび第２インバータはそれぞれ、ＥＥ（Enhancement Enhancement）インバータであり、負荷トランジスタのゲートが制御ラインと接続されることを特徴とする請求項１から４のいずれかに記載のチップ固有乱数発生回路。
【請求項６】
前記第１インバータおよび第２インバータはそれぞれ、ＥＥ（Enhancement Enhancement）インバータであり、
前記インバランス発生器は、前記第１インバータおよび第２インバータそれぞれの負荷トランジスタのゲートに、個別の制御電圧を印加可能であることを特徴とする請求項１から４のいずれかに記載のチップ固有乱数発生回路。
【請求項７】
前記インバランス発生器は、セル毎に設けられることを特徴とする請求項１から６のいずれかに記載のチップ固有乱数発生回路。
【請求項８】
前記インバランス発生器は、複数のセルごとに１個、設けられることを特徴とする請求項１から６のいずれかに記載のチップ固有乱数発生回路。
【請求項９】
実使用より前の段階において、各セルの値を確定させ、その状態でセルの値を変化させずにそのまま、負荷トランジスタのドレイン電圧を通常動作より高く、所定期間上昇させることを特徴とする請求項１から８のいずれかに記載のチップ固有乱数発生回路。
【請求項１０】
前記第１インバータおよび第２インバータはそれぞれ、ＥＥ（Enhancement Enhancement）インバータであり、
前記所定期間において、前記第１インバータおよび前記第２インバータの負荷トランジスタのゲートには、異なる電圧が印加されることを特徴とする請求項９に記載のチップ固有乱数発生回路。
【請求項１１】
前記負荷トランジスタのゲートの電圧は、ドレインの電圧より低いことを特徴とする請求項１０に記載のチップ固有乱数発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップ固有乱数発生回路に関する。
【背景技術】
【０００２】
半導体チップの悪意の複製を防止するために、物理的な複製防止機能（ＰＵＦ：Physical Unclonable Function）が注目されている。ＰＵＦは、半導体チップ上に形成される素子のばらつきを利用して、再現可能な乱数を生成するものであり、チップ毎の固有の「指紋」と把握される。この乱数は、たとえば暗号のための秘密鍵として用いられる。
【０００３】
ＰＵＦが生成する乱数は、メモリ内または他の静的状態では存在しないように設計できるため、リバースエンジニアリング（覗き見）に対して堅牢である。この特徴を利用してセキュリティー分野での応用が期待されている。
【０００４】
ＰＵＦの実装例として、ＳＲＡＭ（Static Random Access Memory）−ＰＵＦが提案されている。図１は、ＳＲＡＭ−ＰＵＦ回路のセルの回路図である。セル１００は、クロスカップルされたインバータ１０２，１０４のペアを含む。回路の起動直後におけるセルのビットの値は、インバータ１０２、１０４それぞれの論理しきい値Ｖｔｈのバランスに応じて定まる。セル毎に、論理しきい値Ｖｔｈ（ｇｓ）はばらつくため、複数のセルの値のセットは、乱数となる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Y. Su, et. al. "A Digital 1.6 pJ/bit Chip Identification Circuit Using Process Variations", JSSC, Vol. 43, No. 1, pp. 69-77, January 2008
【非特許文献２】D. E. Holcomb, et. al, "Power-Up SRAM State as an Identifying Fingerprint and Source of True Random Numbers," IEEE Trans. on Computers, Vol. 58, No. 9, pp. 1198-1210, Sept. 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、ばらつきは微小であり、加えて電源電圧や温度などの環境条件によって変動するので、熱雑音や環境変動の影響で値が変化し、ビットエラーが発生するという問題がある。
【０００７】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ビットエラー率を低減したＰＵＦ回路の提供にある。
【課題を解決するための手段】
【０００８】
本発明のある態様は、チップ固有乱数発生回路（ＰＵＦ回路）に関する。チップ固有乱数発生回路は、クロスカップルされた第１インバータおよび第２インバータと、第１インバータと第２インバータの電気的状態に、制御可能なインバランスを与えるインバランス発生器と、を備える。
【０００９】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１０】
本発明のある態様によれば、ビットエラー率を低減できる。
【図面の簡単な説明】
【００１１】
【図１】ＳＲＡＭ−ＰＵＦ回路のセルの回路図である。
【図２】実施の形態に係るＰＵＦ回路の回路図である。
【図３】実施の形態に係るセルの回路図である。
【図４】図４（ａ）〜（ｃ）は、不安定セルのスクリーニングを説明する図である。
【図５】図５（ａ）〜（ｄ）は、インバランス発生器を用いたスクリーニングを説明する図である。
【図６】一実施例に係るセルの回路図である。
【図７】図７（ａ）〜（ｃ）は、ＥＥインバータを用いたセルの電源投入時のバタフライカーブを示す図である。
【図８】一実施例に係るセルの回路図である。
【図９】セルを備えるＰＵＦ回路の回路図である。
【図１０】一実施例に係るセルおよびインバランス発生器の回路図である。
【図１１】図１１（ａ）〜（ｃ）はインバランス発生器の回路図である。
【図１２】一実施例に係るＰＵＦ回路の回路図である。
【図１３】図１２のＰＵＦ回路に使用されるセルの回路図である。
【図１４】一実施例に係るセルおよびインバランス発生器の回路図である。
【図１５】キャリア注入によるビットエラー改善方法の概念を説明する図である。
【発明を実施するための形態】
【００１２】
（実施の形態の概要）
本明細書には、一実施の形態に係るチップ固有乱数発生回路（ＰＵＦ回路ともいう）が開示される。チップ固有乱数発生回路は、クロスカップルされた第１インバータおよび第２インバータと、第１インバータと第２インバータの電気的状態に、制御可能なインバランスを与えるインバランス発生器と、を備える。
【００１３】
この実施の形態によると、電気的状態を変えながらビットの値をチェックすることにより、値の安定しないビットをスクリーニングすることができる。
【００１４】
インバランス発生器は、第１インバータおよび第２インバータの対応する一端に、異なる電圧を印加可能であってもよい。これにより２個のインバータの電気的状態にインバランスを与えることができる。
【００１５】
インバランス発生器は、第１インバータの電流経路と第２インバータの電流経路それぞれに、可変のインピーダンスを挿入可能であってもよい。これにより２個のインバータの電気的状態にインバランスを与えることができる。
【００１６】
インバランス発生器は、第１インバータの一端と固定電圧ラインの間に設けられる第１スイッチと、第２インバータの一端と固定電圧ラインの間に設けられる第２スイッチと、第１インバータの一端と第２インバータの一端との間に設けられた少なくともひとつのインピーダンス素子と、を含んでもよい。固定電圧ラインは、接地ラインであってもよいし、電源ラインであってもよい。
【００１７】
第１インバータおよび第２インバータはそれぞれ、ＥＥ（Enhancement Enhancement）インバータであり、負荷トランジスタのゲートが制御ラインと接続されてもよい。ＥＥインバータを用いることで、ＣＭＯＳインバータを用いた場合に比べて、ビットエラーを低減できる。ただしＥＥインバータを用いると、一方のインバータに定常電流が流れるため、それを阻止するために、負荷トランジスタのゲートを制御可能として、ダイナミック動作させることで、消費電力の増加を防止できる。
【００１８】
第１インバータおよび第２インバータはそれぞれ、ＥＥ（Enhancement Enhancement）インバータであってもよい。この場合においてインバランス発生器は、第１インバータおよび第２インバータそれぞれの負荷トランジスタのゲートに、個別の制御電圧を印加可能であってもよい。これにより、これにより２個のインバータの電気的状態にインバランスを与えることができる。
【００１９】
インバランス発生器は、セル毎に設けられてもよい。これにより制御を簡素化できる。
【００２０】
インバランス発生器は、複数のセルごとに１個、設けられてもよい。たとえばワードラインごとに１個のインバランス発生器を設けてもよいし、ビットライン対ごとに１個のインバランス発生器を設けてもよいし、セル行列ごとに１個のインバランス発生器を設けてもよいし、ＰＵＦ回路全体で１個のインバランス発生器を設けてもよい。１個のインバランス発生器につながるセルの数を少なくすればセル間の干渉を低減できる。反対に１個のインバランス発生器につながるセルの数を多くすれば、インバランス発生器の個数を減らすことができ、回路面積の増加を抑制できる。
【００２１】
（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２２】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００２３】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００２４】
図２は、実施の形態に係るＰＵＦ回路２００の回路図である。ＰＵＦ回路２００は、Ｍ行Ｎ列（Ｍ，Ｎは任意の整数）のマトリクス状に配置された複数のセルＣと、Ｍ本のワードラインＷＬ１〜ＷＬＭ，Ｎ本のビットラインのペアＢＬ１，＼ＢＬ１〜ＢＬＮ，＼ＢＬＮを含む。記号＼は否定論理を表す。ｉ行ｊ列目のセルをＣｉｊとする。ｊ列目（１≦ｊ≦Ｎ）のビットラインのペアＢＬｊ，＼ＢＬｊには、センスアンプＳＡｊが接続される。
【００２５】
ＰＵＦ回路２００を搭載する半導体チップが起動すると、各セルは、プロセスばらつきによって決まる状態に安定化する。そして複数のセルの値を読み出すことで、乱数が生成される。
【００２６】
図３は、実施の形態に係るセル３００の回路図である。セル３００は、主としてラッチ回路３１０、読み出し回路３２０、インバランス発生器３３０を備える。図３には、ｉ行ｊ列目のセルが示される。
【００２７】
ラッチ回路３１０は、クロスカップルされた第１インバータ３１２および第２インバータ３１４を含む。読み出し回路３２０は、第１インバータ３１２の出力とビットラインＢＬｊの間に設けられたトランジスタＭ３１と、第２インバータ３１４の出力と反転ビットライン＼ＢＬｊの間に設けられたトランジスタＭ３２を含む。
【００２８】
インバランス発生器３３０は、ＰＵＦ回路２００を備える半導体チップの検査工程においてアクティブとなり、第１インバータ３１２と第２インバータ３１４の電気的状態に、制御可能なインバランスを与える。半導体チップ出荷後においてＰＵＦ回路２００が固有の乱数を発生する段階（通常動作時）では、インバランス発生器３３０は非アクティブであり、第１インバータ３１２、第２インバータ３１４の電気的状態に与えるインバランスはゼロである。
【００２９】
以上がＰＵＦ回路２００の構成である。ＰＵＦ回路の各セル（ラッチ回路２１０）は、回路の起動毎に毎回同じ値に安定化することが求められる。しかしながらＰＵＦ回路は、ラッチ回路を構成する１組のインバータの微小なばらつきを利用しているため、ひとつのセルがとる値が起動毎に異なる値をとる場合がある。このようなセルを不安定なセルと呼ぶ。不安定なセルは、ビットエラーの原因となるため、半導体チップの検査工程において、不安定なセルを検出する処理を行う必要がある（スクリーニング）。そして不安定なセルの位置（アドレス）を情報として保持しておき、不安定なセルは不使用とする（マスク）。
【００３０】
図４（ａ）〜（ｃ）は、不安定セルのスクリーニングを説明する図である。従来のインバランス発生器３３０を有しないＰＵＦ回路では、ＰＵＦ回路の起動、読み出しを何度も繰り返し、不安定なセルを検出していた。図４（ａ）〜（ｃ）は、セルの値が１となる確率分布を示す。具体的には、図４（ａ）に示すように、セルごとに、値が１（あるいは０）となる確率Ｐ１（Ｐ０）を取得する。そして図４（ｂ）に示すように、確率Ｐ１が上側しきい値（たとえば９９％）より高いセル、および下側しきい値（たとえば１％）より低いセルをパスと判定し、残りをフェイル（すなわち不安定セル）と判定してマスクする。Ｐ１＋Ｐ０＝１００％であるから、Ｐ１＜１％のセルは、Ｐ０＞９９％のセルに相当する。あるいは従来では、上側のしきい値を１００％、下側のしきい値を０％とし、すなわち一度でも多数派と異なる値が発生したセルをフェイルとする場合もあった。
【００３１】
図４（ｃ）は、図４（ｂ）のマスクの後、温度変動が発生したときの確率分布を示す。温度変動が生ずる前は、セルＣｘにおいて、Ｐ１＜１％であったが、温度変動により、２０％＜Ｐ１＜８０％となっている。またセルＣｙでは、温度変動が生ずる前は、Ｐ１＞９９％であったが、温度変動により８０％＜Ｐ１＜９９％となっている。すなわち上述のスクリーニングだけでは、温度変化等で初めて不安定になる潜在的な不安定セルを検出することが出来なかった。
【００３２】
この問題は、実際に温度を変化させながらスクリーニングを行うとコストの増加、試験時間の長期化という問題を引き起こす。また温度変動の他にも、電源電圧変動や長期間使用（すなわち経年変化）など、さまざまな要因が確率分布に影響を及ぼしうる。
【００３３】
図５（ａ）〜（ｄ）は、インバランス発生器３３０を用いたスクリーニングを説明する図である。スクリーニング時に、インバランス発生器３３０によりラッチ回路３１０の値が１となる極性でインバランスを与え、不安定セルを検出する。またインバランス発生器３３０によりラッチ回路３１０の値が０となる極性でインバランスを与え、不安定セルを検出する。
【００３４】
図５（ａ）は、インバランスがゼロのときの確率分布であり、図４（ａ）のそれと同じである。図５（ｂ）は、第１の極性でインバランスを与えたときの確率分布であり、図５（ｃ）は、第２の極性でインバランスを与えたときの確率分布である。最終的には、図５（ａ）〜（ｃ）のすべてにおいて、安定とされたセル（Ｐ１＞９９％、Ｐ１＜１％）のみを使用セルとし、残りをマスクする（図５（ｄ））。太字のＸは、インバランスの導入により検出された潜在的な不安定セルを表す。
【００３５】
以上がＰＵＦ回路２００の動作である。このＰＵＦ回路２００によれば、スクリーニング時に、インバランス発生器３３０によってラッチ回路３１０にインバランスを与えることにより、温度変動や電源電圧変動において生じうる素子特性の変動を模擬することができる。それにより温度変動や電源電圧変動といったさまざまな要因に起因する潜在的な不安定セルを検出することができる。これにより、実動作時におけるビットエラー率を低下させることができる。
【００３６】
本発明は、図３のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
【００３７】
図６は、一実施例に係るセル３００Ａの回路図である。このセル３００Ａにおいて、ラッチ回路３１０Ａの第１インバータ３１２、第２インバータ３１４は、ＥＥ（（Enhancement Enhancement）インバータである。ＥＥインバータは、下側の駆動トランジスタＭ１２，Ｍ２２のみでなく、上側の負荷トランジスタＭ１１，Ｍ２１が、ＭＯＳＦＥＴで構成される。負荷トランジスタＭ１１，Ｍ２１のゲートはたとえばドレインと接続される。なお、図６、図８では、インバランス発生器３３０は省略される。
【００３８】
図７（ａ）〜（ｃ）は、ＥＥインバータを用いたセルの電源投入時のバタフライカーブを示す図である。図７（ａ）〜（ｃ）では、電源電圧ＶＤＤが異なっている。図７（ｂ）に示すように、電源電圧ＶＤＤの上昇とともに（ＶＤＤ＝１．２Ｖ）、単安定点はばらつきに応じて片側に移動する。さらに電源電圧ＶＤＤが上昇すると（ＶＤＤ＝１．６Ｖ）、図７（ｃ）に示すように、双安定点の一方に誘導される。このように、ＥＥインバータを用いることにより、単安定から双安定への遷移がインバータを構成するＭＯＳトランジスタの強反転状態（オン状態）で起きるので当該遷移がすみやかになされて、ＣＭＯＳインバータに比べて熱雑音の影響を受けにくい安定なＰＵＦが得られる。これは上述のスクリーニングを行った場合に、不安定セルの割合を減少可能であることを意味する。つまり、あるビット数の乱数が必要である場合に、ＰＵＦ回路２００全体のサイズを小さくできる。
【００３９】
図６のセル３００Ａは、負荷トランジスタＭ１１，Ｍ２１が常にオンであるため、インバータ３１２，３１４の一方に、定常的に直流電流が流れるため、消費電力が大きいという欠点がある。消費電流の増加は、以下で説明する実施例により解決される。
【００４０】
図８は、一実施例に係るセル３００Ｂの回路図である。セル３００Ｂでは、負荷トランジスタＭ１１，Ｍ２１のゲートが、行ごと制御ラインＬＥｉ（ｉは行番号)と接続され、それらのドレインが、列ごとの制御ラインＰＥｊ(ｊは列番号)と接続される。複数の制御ラインＬＥおよび複数の制御ラインＰＥは、個別に活性化可能となっている。
【００４１】
図９は、セル３００Ｂを備えるＰＵＦ回路２００Ｂの回路図である。この例では、３２行、２列の構成を示す。
【００４２】
ビットセルアレイでは、選択されたビットセルに対応する制御ラインＬＥｉ，ＰＥｊのみに活性化電圧（ＶＬＥ，ＶＣＥＬＬ）が印加されるため、ＥＥインバータの直流電流は選択されたビットセルだけに流れることになる。したがって、図６のセル３００Ａに比べて、大幅な消費電力の削減が可能となる。読み出し終了後はすべての制御ラインＬＥ，ＰＥを不活性電圧にすることで一層の消費電力低減を図ることができる。このとき制御ラインＬＥよりも先に制御ラインＰＥを不活性電圧にするとセル内部のノードに蓄えられた電荷がすみやかに消去されるので、リバースエンジニアリング（覗き見）に対する耐性を強化できる。
【００４３】
なお図８のセル３００Ｂでは、負荷トランジスタＭ１１，Ｍ２１の、ゲート、ドレインそれぞれの電圧を制御可能としたがその限りでなく、それらの一方のみを制御可能としてもよい。
【００４４】
なおラッチ回路３１０を構成するインバータ３１２，３１４の構成は、ＥＥインバータに限定されず、図１に示すようなＣＭＯＳインバータを用いることも可能である。
【００４５】
続いてインバランス発生器３３０の構成について説明する。図１０は、一実施例に係るインバランス発生器３３０Ｃおよびセル３００Ｃの回路図である。インバランス発生器３３０Ｃは、インバランスとして、第１インバータ３１２および第２インバータ３１４のソースの電圧ＶＳＳＡ，ＶＳＳＢに電位差を発生可能に構成される。図１０では、図８のラッチ回路３１０Ｂとの組み合わせを示すが、図６のラッチ回路３１０Ａと組み合わせてもよい。
【００４６】
ソースの電圧ＶＳＳＡ，ＶＳＳＢに電位差を導入することで、駆動トランジスタＭ１２，Ｍ２２のゲートソース間電圧を変化させることができる。
【００４７】
図１１（ａ）、（ｂ）は、一実施例に係るインバランス発生器３３０Ｃの回路図である。図１１（ａ）に示すように、インバランス発生器３３０Ｃは、可変インピーダンス回路３３２、第１スイッチＳＷＡ、第２スイッチＳＷＢを備える。可変インピーダンス回路３３２は、駆動トランジスタＭ１２，Ｍ２２それぞれのソースの間に設けられる。第１スイッチＳＷＡは、駆動トランジスタＭ１２のソースと接地の間に、第２スイッチＳＷＢは、駆動トランジスタＭ２２のソースと接地の間に設けられる。
【００４８】
通常動作時には、第１スイッチＳＷＡ、第２スイッチＳＷＢが両方オンとなり、インバランス発生器３３０Ｃが非アクティブとされる。スクリーニング時には、インバランスの極性に応じて、第１スイッチＳＷＡ、第２スイッチＳＷＢの一方がオン、他方がオフとされる。
【００４９】
第１スイッチＳＷＡがオンの状態を考える。第２インバータ３１４に流れる直流電流ＩＤＣ２は、可変インピーダンス回路３３２、第１スイッチＳＷＡを経由して接地に流れる。可変インピーダンス回路３３２には、電位差ΔＶ＝ＩＤＣ２×Ｒが発生するため、ＶＳＳＢ＝ＶＳＳＡ＋ΔＶとなり、第１極性のインバランスが導入される。
【００５０】
第２スイッチＳＷＡがオンの状態では、第１インバータ３１２に流れる直流電流ＩＤＣ１は、可変インピーダンス回路３３２、第２スイッチＳＷＡを経由して接地に流れる。このとき、ＶＳＳＢ＝ＶＳＳＡ−ΔＶとなり、第２極性のインバランスが導入される。
【００５１】
抵抗値Ｒを変化させることにより、インバランスの量（ここでは電位差）を調節することができる。
【００５２】
図１１（ｂ）に示すように、可変インピーダンス回路３３２は、並列に接続された複数のＭＯＳトランジスタを含んでもよい。複数のトランジスタのオン、オフの組み合わせにより、それらの合成インピーダンスを変化させることができる。可変インピーダンス回路３３２の構成は、図１１（ｂ）のそれに限定されない。
【００５３】
図１１（ｃ）は、一実施例に係るインバランス発生器３３０Ｄの回路図である。インバランス発生器３３０Ｄは、第１インバータ３１２の電流経路と第２インバータ３１４の電流経路それぞれに、可変のインピーダンスＲＡ，ＲＢを挿入可能である。具体的にはインバランス発生器３３０Ｄは、第１スイッチＳＷＡ、第２スイッチＳＷＢ、第１可変インピーダンス回路３３４、第２可変インピーダンス回路３３６を備える。
【００５４】
第１可変インピーダンス回路３３４は、第１インバータ３１２のソースと接地の間に、第１スイッチＳＷＡと並列に設けられる。同様に第２可変インピーダンス回路３３６は、第２インバータ３１４のソースと接地の間に、第２スイッチＳＷＢと並列に設けられる。
【００５５】
通常動作時は、第１スイッチＳＷＡ、第２スイッチＳＷＢは両方オンとなる。
【００５６】
スクリーニング時は、第１スイッチＳＷＡ、第２スイッチＳＷＢの少なくとも一方がオフされる。第１スイッチＳＷＡがオフであるとき、ＶＳＳＡ＝ＩＤＣ１×ＲＡであり、オンであるときＶＳＳＡ＝０Ｖである。また第２スイッチＳＷＢがオフであるとき、ＶＳＳＢ＝ＩＤＣ２×ＲＢであり、オンであるときＶＳＳＢ＝０Ｖである。インバランス発生器３３０Ｄによれば、スイッチＳＷＡ，ＳＷＢのオン、オフの組み合わせおよびインピーダンスＲＡ，ＲＢを制御することにより、可変のインバランスを発生できる。ここではインバランスの調整を可能にするために可変インピーダンスとしたが固定インピーダンスであってもよい。その方が回路構成を簡略化できる。
【００５７】
一実施例においてインバランス発生器３３０は、複数のセルで共有される。図１２は、一実施例に係るＰＵＦ回路２００Ｆの回路図である。この実施例においてインバランス発生器３３０Ｃは、すべてのセル３００Ｆに対して共通に設けられる。図１３は、図１２のＰＵＦ回路２００Ｆに使用されるセル３００Ｆの回路図である。この実施例において、すべてのセル３００Ｆの第１インバータ３１２のソース同士は共通に接続され、インバランス発生器３３０Ｃが発生する電圧ＶＳＳＡが印加可能である。またすべてのセル３００Ｆの第２インバータ３１４のソース同士は共通に接続され、インバランス発生器３３０Ｃが発生する電圧ＶＳＳＢが印加可能である。この実施例によれば、インバランス発生器３３０Ｃの個数を減らすことができ、回路面積の増加を抑制できる。
【００５８】
別の実施例において、インバランス発生器は、セルの行毎に１個設けてもよいし、セルの列ごとに１個設けてもよい。
【００５９】
図１４は、一実施例に係るセル３００Ｅおよびインバランス発生器３３０Ｅの回路図である。この実施例においてインバランス発生器３３０Ｅは、第１インバータ３１２、第２インバータ３１４それぞれの負荷トランジスタＭ１１，Ｍ２１のゲート電圧ＶＧ１，ＶＧ２を制御することにより、インバランスを発生する。この実施例によれば、負荷トランジスタＭ１１，Ｍ２１のインピーダンスにインバランスを導入することができる。
【００６０】
半導体チップの検査工程において、不安定なセルをスクリーニングする手段として、インバランス発生器の適用を説明したがそれに限るものでは無い。たとえば半導体チップの出荷後、オフラインでマージンチェックや追加のスクリーニングする用途にもインバランス発生器を用いることができる。この場合、検査工程時よりもインバランスを小さくして、ワーニング発生頻度を小さくしたり、追加のマスクセルを少なくしたりしてもよい。
【００６１】
続いて、ビットエラーをさらに低減するための技術を説明する。図１５は、キャリア注入によるビットエラー改善方法の概念を説明する図である。ＰＵＦ回路は、各セルの負荷トランジスタＭ１１，Ｍ２１のドレイン（すなわち制御ラインＰＥｊ）に、通常動作時の電源電圧ＶＤＤより高い電圧ＶＨＩＧＨが印加可能に構成される。たとえばＶＤＤ＝１．５Ｖであるとき、ＶＨＩＧＨ＝３〜４Ｖ程度である。
【００６２】
ＥＥインバータを用いたラッチ形ＰＵＦの実使用より前の段階（たとえば製造工程や検査工程）において、値を評価データに確定させる。そして値を変化させずに、負荷トランジスタＭ１１，Ｍ２１のドレインの電圧（ＶＰＥｊ）を通常動作時の電圧（すなわち電源電圧ＶＤＤ）より高く、一定期間上昇させる。この一定期間の長さは、トランジスタの信頼性が高電圧印加により低下しない程度の長さであり、たとえば数十〜数百ｍｓ程度であってもよい。高電圧ＶＨＩＧＨの印加により、ラッチを構成する４個のトランジスタのうち、対角に配置される２個のトランジスタに選択的にホットキャリアが注入され、インバランスが拡大する。
【００６３】
例えばセルの値が"1"の時、図１５に示す通りＶａ＝Ｈｉ，Ｖｂ＝Ｌｏなので、ドレインソース間電圧ＶＤＳの大きなトランジスタＭ２１とＭ１２にホットキャリア注入される。Ｖａ＝Ｈｉ，Ｖｂ＝Ｌｏとなる元々のインバランスは、Ｖｔｈ（Ｍ２１）＞Ｖｔｈ（Ｍ１１）、Ｖｔｈ（Ｍ２２）＞Ｖｔｈ（Ｍ１２）の方向であるから、選択的ホットキャリア注入によりインバランスを増強することができる。
【００６４】
この時、ホットエレクトロン注入量が大きくなるよう、ＬＥ電圧（ゲート電圧）ＶＬＥをＰＥ電圧ＶＰＥとは別の最適電圧に設定すると、効率よくインバランス拡大が可能である。一般にＶＬＥ＜ＶＰＥとした方が負荷トランジスタＭ１１，Ｍ２１へのホットエレクトロン注入を大きくできる。たとえばＶＬＥ＝ＶＤＤとすれば、ＶＬＥ＜ＶＰＥの関係は自ずと満たされるが、キャリア注入時のゲート電圧ＶＬＥとして、ＶＤＤと異なるより最適な電圧を選択してもよい。
【００６５】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６６】
図１０において、インバランス発生器３３０Ｃは、インバータのソース側に設けられたがその限りでなく、ドレイン側に設けて、電源電圧にインバランスを与えてもよい。電源電圧にインバランスを与えると、インバータの電圧、ひいては駆動トランジスタのゲート電圧にインバランスを導入できる。
【符号の説明】
【００６７】
２００  ＰＵＦ回路
３００  セル
３１０  ラッチ回路
３１２  第１インバータ
３１４  第２インバータ
３２０  読み出し回路
３３０  インバランス発生器
３３２  可変インピーダンス回路
３３４  第１可変インピーダンス回路
３３６  第２可変インピーダンス回路
ＳＷＡ  第１スイッチ
ＳＷＢ  第２スイッチ
【図１】
2020057928.tif 000003
【図２】
2020057928.tif 000004
【図３】
2020057928.tif 000005
【図４】
2020057928.tif 000006
【図５】
2020057928.tif 000007
【図６】
2020057928.tif 000008
【図７】
2020057928.tif 000009
【図８】
2020057928.tif 000010
【図９】
2020057928.tif 000011
【図１０】
2020057928.tif 000012
【図１１】
2020057928.tif 000013
【図１２】
2020057928.tif 000014
【図１３】
2020057928.tif 000015
【図１４】
2020057928.tif 000016
【図１５】
2020057928.tif 000017