(57)【要約】      （修正有）【課題】出力部の貫通電流を抑制するための内部抵抗を不要としつつノンオーバーラップ時間を短縮する駆動回路を提供する。【解決手段】第１制御回路３０は、第１抵抗３３、ＮＭＯＳトランジスタＳＷ１及び第１定電流源３５を備える。ＳＷ１がオン・オフされることで第１抵抗３３及び出力ＰＭＯＳトランジスタＳＷｐのゲート容量による第１時定数に基づき電圧変動するノードＮａを出力ＰＭＯＳトランジスタＳＷｐのゲートに接続する。第２制御回路３１は、第２抵抗３４及び第２定電流源３６によりゲートに印加させる電圧を変動させることで電源線１７とノードＮａとの間をオン・オフスイッチングするＰＭＯＳトランジスタＳＷ２ｐを備える。第２定電流源３６の定電流Ｉ２を第２抵抗３４に通電してＳＷ２ｐをオンすることで、ＳＷ２ｐのオン抵抗を通じて第１時定数よりも小さな第２時定数によりノードＮａを電圧変動させることで、ＳＷｐをオフに制御する。【選択図】図２
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【特許請求の範囲】
【請求項１】
電源電圧が与えられる第１主電源線（１７）及び第２主電源線（１８）の間に、出力ＰＭＯＳトランジスタ（ＳＷｐ）のソースドレインと出力ＮＭＯＳトランジスタ（ＳＷｎ）のドレインソースとを直列接続して構成され、前記出力ＰＭＯＳトランジスタと前記出力ＮＭＯＳトランジスタの共通ドレインから駆動対象トランジスタ（２０）に電圧を出力する出力部（２８）と、
第１抵抗（３３）、第１スイッチング素子（ＳＷ１）、及び、基準電流（Ｉ０）をカレントミラー元としたカレントミラー回路による第１定電流源（３５）を備え、前記第１スイッチング素子がオン・オフされることで前記第１抵抗及び前記出力ＰＭＯＳトランジスタのゲート容量による第１時定数に基づき電圧変動するノード（Ｎａ）を前記出力ＰＭＯＳトランジスタのゲートに接続して前記出力ＰＭＯＳトランジスタのゲートソース間電圧を制御する第１制御回路（３０）と、
第２抵抗（３４）と、前記基準電流（Ｉ０）をカレントミラー元としたカレントミラー回路による第２定電流源（３６）と、前記第２抵抗及び前記第２定電流源により制御端子に印加させる電圧を変動させることで前記第１主電源線と前記ノードとの間をオン・オフスイッチングする第２スイッチング素子（ＳＷ２ｐ）と、を備え、前記第２定電流源の定電流を前記第２抵抗に通電して前記第２スイッチング素子をオンすることで当該第２スイッチング素子のオン抵抗（Ｒon）を通じて前記第１時定数よりも小さな第２時定数により前記ノードを電圧変動させることで前記出力ＰＭＯＳトランジスタのオフ時にスイッチング制御する第２制御回路（３１）と、
を備える駆動回路。
【請求項２】
前記第１主電源線及び前記第２主電源線の間に前記電源電圧としてバッテリ電源電圧が与えられることで当該バッテリ電源電圧を用いてクランプ動作可能で、且つ、前記出力部の出力電圧を所定のクランプ電圧に制限するクランプ回路（２９）をさらに備え、
前記バッテリ電源電圧が前記クランプ回路による前記クランプ電圧より低い条件下において前記第１スイッチング素子及び前記第２スイッチング素子がオン・オフするように構成されている請求項１記載の駆動回路。
【請求項３】
出力指令信号が入力される入力端子（２５）の後段に接続され、前記出力部の出力電圧のオーバーシュートを抑制するためのローパス型のフィルタ回路（３２）をさらに備え、
前記第２制御回路は、前記フィルタ回路を通過する前の前記出力指令信号を前記第２スイッチング素子を制御するための信号として用いる請求項１又は２記載の駆動回路。
【請求項４】
前記第１主電源線が接続され当該第１主電源線を通じて前記出力ＰＭＯＳトランジスタのソースに前記電源電圧を印加するように設けられる第１パッド（Ｐ１）と、スクリーニング検査用のテスト電圧（Ｖtest）を印加する第２パッド（Ｐ２）と、を分けて構成された駆動ＩＣ（６０５）に構成され、
前記第１制御回路（６３０）及び前記第２制御回路（６３１）は、通常時には前記第２パッドから前記電源電圧が供給されることで動作し、スクリーニング検査時には前記第２パッドを通じて前記出力ＰＭＯＳトランジスタの前記ゲートに前記テスト電圧を印加可能に構成される請求項１から３の何れか一項に記載の駆動回路。
【請求項５】
前記駆動対象トランジスタは、昇圧回路（６）を構成するＭＯＳトランジスタ（２０）により構成されている請求項１から４の何れか一項に記載の駆動回路。
【請求項６】
前記昇圧回路は、インジェクタ（２）から燃料噴射させるために設けられている請求項５記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路に関する。
【背景技術】
【０００２】
従来、駆動回路は、電源電圧が与えられる一対の主電源線の間に、出力ＰＭＯＳトランジスタ（以下、出力ＰＭＯＳと略す）のソースドレインと、出力ＮＭＯＳトランジスタ（以下、出力ＮＭＯＳと略す）のドレインソースとを接続して出力部を構成しているものがある。この駆動回路は、駆動対象にＨレベル又はＬレベルの駆動電圧を出力するように構成される。なお、本願の関連技術が特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１６／０８８６０７号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
駆動回路は、出力ＰＭＯＳのゲートに入力されるＨレベル電圧が低いと、出力ＰＭＯＳをオフするのに要する時間が長くなる場合がある。このため、駆動回路が出力をＨレベルからＬレベルに遷移させる時に、出力ＰＭＯＳが完全にオフする前に出力ＮＭＯＳがオンし始めると、貫通電流が多く流れてしまう。貫通電流を抑制するため出力ＰＭＯＳ及び出力ＮＭＯＳのドレイン間に抵抗を設けることが考えられるが、抵抗を配置してしまうと回路配置面積が増加しコスト増加に繋がる。
【０００５】
また、出力ＰＭＯＳと出力ＮＭＯＳのノンオーバーラップ時間を長く設定することが考えられるが、この処置を行った場合、後段に駆動対象トランジスタが配置されていると、当該駆動対象トランジスタのスイッチング損失が増加することになり、放熱対策コストが余分にかかってしまう問題がある。
【０００６】
本発明は、出力部の貫通電流を抑制するための抵抗を不要としつつノンオーバーラップ時間を短縮し、駆動対象トランジスタのスイッチング損失を低減し、駆動対象トランジスタの放熱コストを低減した駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１記載の発明によれば、出力部（２８）は、電源電圧が与えられる第１主電源線（１７）及び第２主電源線（１８）の間に、出力ＰＭＯＳトランジスタ（ＳＷｐ）のソースドレインと出力ＮＭＯＳトランジスタ（ＳＷｎ）のドレインソースとを直列接続して構成される。出力部は、出力ＰＭＯＳトランジスタと出力ＮＭＯＳトランジスタの共通ドレインから駆動対象トランジスタ（２０）に電圧を印加する。
【０００８】
第１制御回路（３０）は、第１抵抗（３３）、第１スイッチング素子（ＳＷ１）、及び、基準電流（Ｉ０）をカレントミラー元としたカレントミラー回路による第１定電流源（３５）を備え、第１スイッチング素子がオン・オフされることで第１抵抗及び出力ＰＭＯＳトランジスタのゲート容量による第１時定数に基づき電圧変動するノード（Ｎａ）を出力ＰＭＯＳトランジスタのゲートに接続して出力ＰＭＯＳトランジスタのゲートソース間電圧を制御する。
【０００９】
第２制御回路（３１）は、第２抵抗（３４）と、前記基準電流（Ｉ０）をカレントミラー元としたカレントミラー回路による第２定電流源（３６）と、第２抵抗及び第２定電流源により制御端子に印加させる電圧を変動させることで第１主電源線とノードとの間をオン・オフスイッチングする第２スイッチング素子（ＳＷ２ｐ）を備える。第２制御回路は、第２定電流源の定電流を前記第２抵抗に通電して第２スイッチング素子をオンすることで当該第２スイッチング素子のオン抵抗（Ｒon）を通じて第１時定数よりも小さな第２時定数によりノードを電圧変動させることで出力ＰＭＯＳトランジスタのオフ時にスイッチング制御する。
【００１０】
出力ＰＭＯＳトランジスタのオフスイッチング時には、第２制御回路は、第２スイッチング素子のオン抵抗を通じて第１時定数よりも小さな第２時定数によりノードを電圧変動させることで出力ＰＭＯＳトランジスタをスイッチング制御する。このため、出力ＰＭＯＳトランジスタのゲートソース間電圧を高速で低下させることができ、出力ＰＭＯＳトランジスタを高速にオフできる。この結果、貫通電流を抑制するための内部抵抗を削減できるようになり、回路の構成面積を抑制しながらノンオーバーラップ時間を短縮することができる。また駆動対象トランジスタのスイッチング損失を低減し、駆動対象トランジスタの放熱コストを低減できる。
【００１１】
特に請求項２に係る発明のように、第１主電源線及び第２主電源線の間にバッテリ電源電圧が与えられることによりクランプ動作可能で、かつ、出力部の出力電圧をクランプ電圧に制限するクランプ回路を備える構成を適用した場合、出力部の出力電圧がクランプ電圧以上であるときには出力電圧に応じて出力ＰＭＯＳトランジスタのゲート電圧を第１主電源線の電圧まで上昇させることで出力ＰＭＯＳトランジスタのオフ遷移を容易にできる。また、出力部の出力電圧がクランプ電圧未満であっても、第２スイッチング素子を通じて出力ＰＭＯＳトランジスタのゲートに充電して出力ＰＭＯＳトランジスタがオフするように動作する。このため、出力電圧がクランプ電圧未満となる条件下においても出力ＰＭＯＳトランジスタを高速にオフ動作させることができる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態における電子制御装置の電気的構成図
【図２】駆動回路の回路図
【図３】各ノードの信号変化を模式的に示すタイミングチャート
【図４】駆動回路の比較例
【図５】第２実施形態における駆動回路の回路図
【図６】各ノードの信号変化を模式的に示すタイミングチャート
【図７】駆動回路の回路図の変形例
【図８】第３実施形態における駆動回路の回路図
【図９】第４実施形態における駆動回路の回路図
【図１０】第５実施形態における駆動回路の回路図
【図１１】第６実施形態における駆動回路の回路図
【図１２】スクリーニング検査を実施するときの回路接続形態を示す図
【発明を実施するための形態】
【００１３】
以下、駆動回路の幾つかの実施形態について図面を参照しながら説明する。各実施形態間で同一機能を備える部分には同一符号を付して説明を省略する場合がある。
【００１４】
（第１実施形態）
図１から図４は、第１実施形態の説明図を示している。図１に示す燃料噴射制御装置１は、自動車などの車両に搭載された内燃機関に燃料を噴射するソレノイド式のインジェクタ２を駆動制御する装置である。燃料噴射制御装置１は、インジェクタ２を構成する電磁ソレノイド３に通電することでインジェクタ２から燃料を噴射する。燃料噴射制御装置１は、バッテリ電源電圧ＶＢが与えられることで動作するが、当該バッテリ電源電圧ＶＢが例えば５Ｖ〜３５Ｖ程度まで大きく変動しても動作保証することが求められる。
【００１５】
燃料噴射制御装置１は、マイコン４、駆動ＩＣ５、昇圧回路６、第１及び第２上流スイッチング素子７及び８、下流スイッチング素子９、電流検出抵抗１０、及びダイオード１１〜１３を備える。駆動ＩＣ５は、昇圧制御部１４、駆動部１５、及び電流検出部１６としての機能構成を備える。
【００１６】
昇圧制御部１４は、バッテリ電源電圧ＶＢの電源線１７とグランド線１８との間に接続された昇圧回路６を昇圧制御する。電源線１７は第１主電源線相当であり、グランド線１８は第２主電源線相当である。昇圧回路６は、コイル１９、昇圧駆動用のＮＭＯＳトランジスタ２０、電流検出抵抗２１、ダイオード２２、及び電解コンデンサ２３を図示形態に接続して構成された昇圧コンバータである。
【００１７】
バッテリ電源電圧ＶＢの電源線１７とグランド線１８との間には、コイル１９、ＮＭＯＳトランジスタ２０のドレインソース、及び電流検出抵抗２１が直列接続されている。コイル１９とＮＭＯＳトランジスタ２０のドレインとの間の共通接続点と昇圧回路６による昇圧電圧Ｖboostの出力ノード６ａとの間にはダイオード２２が順方向接続されている。また、昇圧回路６の出力ノード６ａとグランド線１８との間には電解コンデンサ２３が接続されている。
【００１８】
昇圧制御部１４は、駆動回路２４によりＮＭＯＳトランジスタ２０のゲートをオン・オフ駆動制御する。駆動回路２４がＮＭＯＳトランジスタ２０をオン駆動すると、バッテリ電源電圧ＶＢによりコイル１９に電流が流れる。
【００１９】
その後、駆動回路２４がＮＭＯＳトランジスタ２０をオフ駆動すると、コイル１９に流れている電流がダイオード２２を通じて電解コンデンサ２３に流れ込み、電解コンデンサ２３の端子間電圧を上昇させる。その後も、昇圧制御部１４が、駆動回路２４によりＮＭＯＳトランジスタ２０をオン・オフに順次制御すると、コイル１９に流れる電流を徐々に電解コンデンサ２３に蓄積させることができる。これにより、電解コンデンサ２３にはバッテリ電源電圧ＶＢよりも高い昇圧電圧Ｖboostを充電できる。
昇圧制御部１４は、電流検出抵抗２１の端子電圧を検出し、駆動回路２４によるＮＭＯＳトランジスタ２０のオン・オフ駆動期間を制御することで、昇圧電圧Ｖboostを所定の目標電圧に調整制御できる。昇圧電圧Ｖboostは、第１上流スイッチング素子７を通じてインジェクタ２の電磁ソレノイド３に入力可能になっている。
【００２０】
第１上流スイッチング素子７は、例えばＰチャネル型のＭＯＳＦＥＴにより構成され、そのソースドレイン間が昇圧回路６の出力ノード６ａと燃料噴射制御装置１の上流端子１ａとの間に接続されている。第２上流スイッチング素子８は、例えばＰチャネル型のＭＯＳＦＥＴにより構成され、そのソースドレイン間がバッテリ電源電圧ＶＢの入力端子１ｃと燃料噴射制御装置１の上流端子１ａとの間に接続されている。下流スイッチング素子９は、例えばＮチャネル型のＭＯＳＦＥＴにより構成され、そのドレインソース間が燃料噴射制御装置１の下流端子１ｂとグランド線１８との間に接続されている。
【００２１】
駆動ＩＣ５は、駆動部１５により第１及び第２上流スイッチング素子７及び８、並びに、下流スイッチング素子９をオン・オフ駆動制御可能になっている。その他、第２上流スイッチング素子８と上流端子１ａとの間には、逆流防止用のダイオード１１が順方向接続されており、上流端子１ａとグランド線１８との間には還流用のダイオード１２が逆方向接続されている。また、下流端子１ｂと昇圧回路６の出力ノード６ａとの間には、電力回生用のダイオード１３が順方向接続されている。また下流端子１ｂとグランド線１８との間には電流検出抵抗１０が直列接続されている。駆動ＩＣ５内の電流検出部１６が電流検出抵抗１０の端子間電圧を検出することで、駆動ＩＣ５は電磁ソレノイド３に流れる電流を検出できる。
【００２２】
マイコン４及び駆動ＩＣ５は互いに通信可能になっている。またマイコン４は専用線を通じて駆動ＩＣ５に噴射指令信号を出力可能になっている。マイコン４が噴射指令信号を駆動ＩＣ５に出力すると、駆動ＩＣ５は、駆動部１５により下流スイッチング素子９をオン制御する。駆動ＩＣ５は、電流検出部１６により電流検出抵抗１０の端子間電圧を検出しながら第１上流スイッチング素子７及び第２上流スイッチング素子８をオン・オフ制御する。これにより、昇圧電圧Ｖboostやバッテリ電源電圧ＶＢに基づく電力をインジェクタ２の電磁ソレノイド３に印加でき、インジェクタ２の噴射口から燃料を噴射させることができる。
【００２３】
以下、昇圧制御部１４内の駆動回路２４の電気的構成を説明する。図２に示すように、駆動回路２４は、昇圧制御部１４からＨレベル又はＬレベルを出力指令するための出力指令信号を入力端子２５、２６にそれぞれ入力し、出力端子２７を通じて、駆動対象トランジスタとしての昇圧回路６のＮＭＯＳトランジスタ２０を駆動する。以下では、Ｈレベルの出力指令信号を「Ｈ出力指令信号」と称し、Ｌレベルの出力指令信号を「Ｌ出力指令信号」と称す。
【００２４】
駆動回路２４は、出力部２８、クランプ回路２９、第１制御回路３０、第２制御回路３１、及びフィルタ回路３２を主に備える。出力部２８は、出力ＰＭＯＳトランジスタＳＷｐと出力ＮＭＯＳトランジスタＳＷｎとを備える。電源線１７とグランド線１８との間には、出力ＰＭＯＳトランジスタＳＷｐのソースドレインと出力ＮＭＯＳトランジスタＳＷｎのドレインソースとが直列接続されている。出力部２８は、出力ＰＭＯＳトランジスタＳＷｐと出力ＮＭＯＳトランジスタＳＷｎの共通ドレインからＮＭＯＳトランジスタ２０に電圧を出力する。
【００２５】
第１制御回路３０は、第１抵抗３３、第１スイッチング素子としてのＮＭＯＳトランジスタＳＷ１、及び、第１定電流源３５を備える。電源線１７とグランド線１８との間には、第１抵抗３３、ＮＭＯＳトランジスタＳＷ１のドレインソース間、及び第１定電流源３５が直列接続されている。第１定電流源３５は、所定の基準電流Ｉ０をカレントミラー元として第１定電流Ｉ１を生成するカレントミラー回路により構成されている。
【００２６】
例えば、ＮＭＯＳトランジスタＳＷ１のドレインと第１抵抗３３との共通接続ノードＮａは、出力ＰＭＯＳトランジスタＳＷｐのゲートに接続されている。ノードＮａは、Ｈ出力指令信号の変化に応じてＮＭＯＳトランジスタＳＷ１がオン・オフされると、第１抵抗３３及び出力ＰＭＯＳトランジスタＳＷｐのゲート容量Ｃｇ１により電圧変動するノードとなっている。これにより第１制御回路３０は出力ＰＭＯＳトランジスタＳＷｐのゲートソース間電圧Ｖgsを制御できる。第１制御回路３０が第１抵抗３３を通じて出力ＰＭＯＳトランジスタＳＷｐのゲート容量Ｃｇ１を充電する充電時定数（第１時定数相当）を求めると、（第１抵抗３３の抵抗値Ｒ１）×（出力ＰＭＯＳトランジスタＳＷｐのゲート容量Ｃｇ１）となる。
【００２７】
第２制御回路３１は、第２スイッチング素子としてのＰＭＯＳトランジスタＳＷ２ｐ、第２抵抗３４、ＮＭＯＳトランジスタＳＷ２ｎ、インバータＩＮＶ１、及び第２定電流源３６を備える。電源線１７とグランド線１８との間には、第２抵抗３４、ＮＭＯＳトランジスタＳＷ２ｎのドレインソース間、及び第２定電流源３６が直列接続されている。
【００２８】
第２定電流源３６は、所定の基準電流Ｉ０に基づいて第２定電流Ｉ２を生成するカレントミラー回路により構成されている。この第２定電流源３６は、第１定電流源３５の基準電流Ｉ０をカレントミラー元として用いているため、基準電流Ｉ０を構成するトランジスタを共用でき回路構成面積を極力抑制できる。
【００２９】
また、ＮＭＯＳトランジスタＳＷ２ｎのドレインと第２抵抗３４との間の共通接続点は、ＰＭＯＳトランジスタＳＷ２ｐの制御端子となるゲートに接続されている。第２制御回路３１が、第２抵抗３４によりＰＭＯＳトランジスタＳＷ２ｐのゲート容量Ｃｇ２を充電する充電時定数（第３時定数相当）を求めると、（第２抵抗３４の抵抗値Ｒ２）×（ＰＭＯＳトランジスタＳＷ２ｐのゲート容量Ｃｇ２）である。この第３時定数Ｒ２×Ｃｇ２は、第１時定数Ｒ１×Ｃｇ１より大幅に小さく設定されている。ＰＭＯＳトランジスタＳＷ２ｐのソースは電源線１７に接続されている。ＰＭＯＳトランジスタＳＷ２ｐのドレインは出力ＰＭＯＳトランジスタＳＷｐのゲートノードであるノードＮａに接続されている。
【００３０】
ＰＭＯＳトランジスタＳＷ２ｐのオン抵抗値Ｒ０は、第１抵抗３３の抵抗値Ｒ１（≒数ｋΩ）よりも大幅に低く設定されている。第２制御回路３１が出力ＰＭＯＳトランジスタＳＷｐのゲート容量Ｃｇ１を充電する充電時定数（第２時定数相当）を求めると、（ＰＭＯＳトランジスタＳＷ２ｐのオン抵抗値Ｒ０）×（出力ＰＭＯＳトランジスタＳＷｐのゲート容量Ｃｇ１）となる。
【００３１】
Ｈ出力指令信号の入力端子２５にはフィルタ回路３２が接続されている。フィルタ回路３２は、抵抗３２ａ及びコンデンサ３２ｂを図示形態に備えるＲＣローパスフィルタであり、フィルタ回路３２の出力は、第１制御回路３０を構成するＮＭＯＳトランジスタＳＷ１のゲートに接続されている。
【００３２】
Ｈ出力指令信号の入力端子２５にはインバータＩＮＶ１を介してＮＭＯＳトランジスタＳＷ２ｎのゲートが接続されている。第２制御回路３１は、フィルタ回路３２に入力される前のＨ出力指令信号に基づいてＮＭＯＳトランジスタＳＷ２ｎをオン・オフ制御することでＰＭＯＳトランジスタＳＷ２ｐをオン・オフ制御する。
【００３３】
またクランプ回路２９は、第３定電流源３７、ＮＭＯＳトランジスタＳＷ３、デジタルスイッチＳＷ４、及びツェナーダイオードＺＤを備え、バッテリ電源電圧ＶＢが与えられることで当該バッテリ電源電圧ＶＢを用いてクランプ動作可能になっている。クランプ回路２９は、駆動回路２４の出力電圧Ｖoutが駆動対象となるＮＭＯＳトランジスタ２０のゲート電圧Ｖｇの定格を超えないよう所定のクランプ電圧（例えば、９Ｖ）に制限するように機能する。
【００３４】
電源線１７と第１定電流源３５の電流供給ノードＮ１との間には、第３定電流源３７、デジタルスイッチＳＷ４、ＮＭＯＳトランジスタＳＷ３のドレインソース間が直列接続されている。デジタルスイッチＳＷ４は、駆動回路２４の出力電圧Ｖoutが所定電圧以下のときにはオフ状態を保持し、所定電圧より高くなるとオンする制御スイッチを示す。ＮＭＯＳトランジスタＳＷ３は、Ｈ出力指令信号がＨレベルになるとオンしＬレベルになるとオフするように動作する。
【００３５】
回路の動作を説明する。まず、Ｌ出力指令信号がＬレベルに保持されたまま、Ｈ出力指令信号がＬレベルからＨレベルに変化すると、Ｈ出力指令信号がフィルタ回路３２を通じてＮＭＯＳトランジスタＳＷ１及びＳＷ３のゲートに入力される。これによりＮＭＯＳトランジスタＳＷ１及びＳＷ３がオンする。
【００３６】
ＮＭＯＳトランジスタＳＷ１がオンすると第１抵抗３３に電圧降下を生じることで、出力ＰＭＯＳトランジスタＳＷｐのゲートソース間電圧Ｖgsが概ね（第１抵抗３３の抵抗値Ｒ１）×（第１定電流源３５の第１定電流Ｉ１）となる。すると出力ＰＭＯＳトランジスタＳＷｐがオンする。これにより、駆動対象のＮＭＯＳトランジスタ２０のゲート容量がオン状態の出力ＰＭＯＳトランジスタＳＷｐのソースドレインを通じて充電されゲート電圧Ｖｇが上昇する。
【００３７】
ＮＭＯＳトランジスタ２０のゲート電圧Ｖｇの上昇速度が、クランプ回路２９により出力電圧Ｖoutの上昇を制限する電圧制限速度より速い場合には、この速度差に基づいて出力電圧Ｖoutがオーバーシュートする虞がある。しかし、ローパス型のフィルタ回路３２が、Ｈ出力指令信号の入力ラインに設けられているため、Ｈ出力指令信号のＬレベルからＨレベルへの電圧変化をフィルタ回路３２のＣＲ時定数により鈍らせながらＮＭＯＳトランジスタＳＷ１を駆動できる。この結果、出力ＰＭＯＳトランジスタＳＷｐのオンスイッチング速度を遅くでき、出力電圧Ｖoutの上昇速度を遅くできる。このため、クランプ回路２９による電圧制限速度が、駆動対象のＮＭＯＳトランジスタ２０のゲート電圧Ｖｇの上昇速度に追従でき、出力電圧Ｖoutのオーバーシュートを抑制できる。
【００３８】
他方、Ｈ出力指令信号がＨレベルになったタイミングｔ１にて、インバータＩＮＶ１がＬレベルを素早く出力するため、ＮＭＯＳトランジスタＳＷ２ｎが素早くオフする。ＮＭＯＳトランジスタＳＷ２ｎがオフしていれば、第２定電流源３６の第２定電流Ｉ２が第２抵抗３４に通電されることはなく、第２抵抗３４は電圧降下を生じない。したがって、ＰＭＯＳトランジスタＳＷ２ｐのオフ状態が保持される。また、Ｌ出力指令信号がＬレベルであるため、出力ＮＭＯＳトランジスタＳＷｎはオフ状態を保持する。これにより、駆動回路２４は、出力端子２７の出力電圧ＶoutをＨレベルとして出力することで、駆動対象のＮＭＯＳトランジスタ２０をオン駆動できる。
【００３９】
図３にはＨ出力指令信号がＨレベルからＬレベルに変化し、その後、Ｌ出力指令信号がＬレベルからＨレベルに変化したときの電圧、電流変化を示している。図３のタイミングｔ１において、Ｈ出力指令信号がＬレベルになると、ＮＭＯＳトランジスタＳＷ１がオフし、第１定電流源３５の第１定電流Ｉ１が第１抵抗３３に流れなくなる。すると、出力ＰＭＯＳトランジスタＳＷｐのゲートソース間電圧Ｖgsが低下するため、出力ＰＭＯＳトランジスタＳＷｐがオフする。
【００４０】
他方、インバータＩＮＶ１がＨ出力指令信号のＬレベルを入力するため、Ｈ出力指令信号の反転信号であるＨレベルをＮＭＯＳトランジスタＳＷ２ｎのゲートに出力する。するとＮＭＯＳトランジスタＳＷ２ｎがオンし、第２定電流源３６が第２定電流Ｉ２を第２抵抗３４に流す。
【００４１】
第２抵抗３４には（第２抵抗３４の抵抗値Ｒ２）×（第２定電流源３６の第２定電流Ｉ２）の電圧降下を生じる。このため、図３のタイミングｔ１〜ｔ２に示すようにＰＭＯＳトランジスタＳＷ２ｐのゲート電圧がバッテリ電源電圧ＶＢから低下し、ＰＭＯＳトランジスタＳＷ２ｐがオンする。ＰＭＯＳトランジスタＳＷ２ｐがオンすると、図３のタイミングｔ２〜ｔ３に示すように、出力ＰＭＯＳトランジスタＳＷｐのゲート容量Ｃｇ１が充電され、当該ゲート電圧が上昇する。
【００４２】
前述したように、ＰＭＯＳトランジスタＳＷ２ｐのオン抵抗値Ｒ０は、第１抵抗３３の抵抗値Ｒ１より大幅に小さく、出力ＰＭＯＳトランジスタＳＷｐのゲート容量Ｃｇ１の充電時定数（第２時定数相当）は（ＰＭＯＳトランジスタＳＷ２ｐのオン抵抗値Ｒ０）×（出力ＰＭＯＳトランジスタＳＷｐのゲート容量Ｃｇ１）となる。
【００４３】
仮に、第２制御回路３１を設けていないと、出力ＰＭＯＳトランジスタＳＷｐのゲート容量Ｃｇ１の充電時定数（第１時定数相当）は、（第１抵抗３３の抵抗値Ｒ１）×（出力ＰＭＯＳトランジスタＳＷｐのゲート容量Ｃｇ１）となるため、図３の破線に示すように出力ＰＭＯＳトランジスタＳＷｐのゲート電圧の上昇速度が遅くなる。その後、Ｌ出力指令信号が、図３のタイミングｔ４においてＨレベルになると、出力ＮＭＯＳトランジスタＳＷｎはオン状態となり、図３のタイミングｔ４〜ｔ５の破線に示すように、貫通電流が大きく流れてしまう虞がある。
【００４４】
他方、本実施形態では、第２制御回路３１が、ＰＭＯＳトランジスタＳＷ２ｐを通じて出力ＰＭＯＳトランジスタＳＷｐのゲート容量Ｃｇ１を素早く充電できるため、図３に実線で示すように、Ｌ出力指令信号がタイミングｔ４においてＨレベルになる前に、出力ＰＭＯＳトランジスタＳＷｐを素早くオフさせることができる。これにより、貫通電流を生じることなく、駆動回路２４が出力端子２７からＬレベルを出力でき、駆動対象のＮＭＯＳトランジスタ２０をオフできる。
【００４５】
以下、クランプ回路２９の動作を説明する。また仮に、駆動回路２４が、出力端子２７からＨレベルを出力している時に出力電圧Ｖoutが上昇し、クランプ回路２９のクランプ電圧以上になることを考える。このときデジタルスイッチＳＷ４がオンすることで、第３定電流源３７の第３定電流Ｉ３が第１定電流Ｉ１にシンクされる。その結果、第１抵抗３３の通電電流はＩ１−Ｉ３になり、出力ＰＭＯＳトランジスタＳＷｐのゲートソース間電圧Ｖgsは（第１抵抗３３の抵抗値Ｒ１）×（Ｉ１−Ｉ３）になる。
【００４６】
このとき、出力ＰＭＯＳトランジスタＳＷｐのゲートソース間電圧Ｖgsは、通常時の電圧＝（第１抵抗３３の抵抗値Ｒ１）×（第１定電流源３５の第１定電流Ｉ１）より小さくなり、出力ＰＭＯＳトランジスタＳＷｐのオン抵抗が上昇する。出力ＰＭＯＳトランジスタＳＷｐのオン抵抗が大きくなると出力電圧Ｖoutが低下する。このように、クランプ回路２９により電圧フィードバックが働くことになる。なお、ツェナーダイオードＺＤが設けられているため、出力電圧Ｖoutは所定のクランプ電圧以上にならない電圧制限状態に制限される。
【００４７】
Ｈレベル出力時の出力電圧Ｖoutが、クランプ回路２９のクランプ電圧以上である電圧制限状態から脱した直後においては、クランプ回路２９による電圧制限が解除された直後である。このとき第１抵抗３３の端子間電圧、すなわち、出力ＰＭＯＳトランジスタＳＷｐのゲートソース間電圧Ｖgsも小さくなっているため、出力ＰＭＯＳトランジスタＳＷｐを素早くオフできる。
【００４８】
他方、クランプ回路２９が、出力電圧Ｖoutの電圧制限動作をしておらず、電圧非制限状態から出力ＰＭＯＳトランジスタＳＷｐをオフ制御する、つまりＨレベル出力時の出力電圧Ｖoutがクランプ電圧より低い条件の下にて、出力ＰＭＯＳトランジスタＳＷｐをオフ制御する場合を考える。この場合、デジタルスイッチＳＷ４がオフしているため、電流供給ノードＮ１の電圧が上昇しておらず、第１抵抗３３の端子間電圧も大きくなり、出力ＰＭＯＳトランジスタＳＷｐのゲートソース間電圧Ｖgsが前述より大きくなる。このため、出力ＰＭＯＳトランジスタＳＷｐがオフ状態に遷移するための時間を要してしまう。
【００４９】
本実施形態によれば、ＰＭＯＳトランジスタＳＷ２ｐを備えた第２制御回路３１を設けることで、特にＨレベル出力時の出力電圧Ｖout＜クランプ回路２９のクランプ電圧の条件下であっても、ＰＭＯＳトランジスタＳＷ２ｐのソースドレイン間を通じて出力ＰＭＯＳトランジスタＳＷｐのゲート容量Ｃｇ１を即座に充電でき、ＰＭＯＳトランジスタＳＷｐのオフスイッチング速度を向上できる。
【００５０】
＜比較例＞
Ｈ出力指令信号がＨレベルからＬレベルになると、ＮＭＯＳトランジスタＳＷ１がオフした後に出力ＰＭＯＳトランジスタＳＷｐがオフするまでの間に、出力ＰＭＯＳトランジスタＳＷｐのゲート容量Ｃｇ１が第１抵抗３３を通じて充電される。図４の比較例に示すように、図１の構成に比較して前段の第２制御回路３１が構成されていないと、第１時定数Ｒ１×Ｃｇ１に基づいて充電する時間を必要とする。この場合、出力ＰＭＯＳトランジスタＳＷｐが完全にオフした後に、出力ＮＭＯＳトランジスタＳＷｎをオン制御開始するまでのノンオーバーラップ（Non-OverLap）期間を長く設けなければならない。
【００５１】
また図４に示すように、出力ＰＭＯＳトランジスタＳＷｐ及び出力ＮＭＯＳトランジスタＳＷｎの間に抵抗Ｒout１、Ｒout2を直列接続することで貫通電流を抑制することも考えられる。しかし、内部抵抗Ｒout1、Ｒout2を接続すると、出力電圧Ｖoutのスルーレート特性が鈍ることになり、昇圧回路６の駆動対象のＮＭＯＳトランジスタ２０のスイッチング損失が増加する要因となる。この場合、駆動対象のＮＭＯＳトランジスタ２０の放熱コストが高くなる。
【００５２】
また、ゲート容量Ｃｇ１の容量値を小さく設定することも考えられるが、出力電流能力が低下するため好ましくなく、ゲート容量Ｃｇ１の容量値を保持したまま時定数Ｒ１×Ｃｇ１を低下させることが望ましい。すると、第１抵抗３３の抵抗値Ｒ１を極力小さくすることが考えられるものの、第１抵抗３３の抵抗値Ｒ１を小さくすると、第１定電流Ｉ１を生成するためのカレントミラー回路の構成面積が大きくなり、コストアップの原因となる。
【００５３】
＜本実施形態に係る構成が比較例に対して得られる効果＞
このような比較例に対して本実施形態に係る構成によれば、Ｈ出力指令信号がＨレベルからＬレベルになったときに、第２制御回路３１のＮＭＯＳトランジスタＳＷ２ｎがオンすると共にＰＭＯＳトランジスタＳＷ２ｐがオンするため、出力ＰＭＯＳトランジスタＳＷｐのゲート容量Ｃｇ１を素早く充電でき、出力ＰＭＯＳトランジスタＳＷｐのゲートソース間電圧Ｖgsを素早く低下させることができる。したがって、ノンオーバーラップ（ＮＯＬ）の設定期間を短縮できる。しかも、内部抵抗Ｒout1、Ｒout2を設ける必要がなくなり、駆動対象のＮＭＯＳトランジスタ２０のスイッチング損失を抑制でき、放熱コストを低く抑えることができる。また、第１定電流源３５の構成面積を大きくする必要もなくなる。
【００５４】
＜本実施形態のまとめ、効果＞
本実施形態によれば、第２制御回路３１は、電源線１７とノードＮａとの間をオン・オフスイッチングするＰＭＯＳトランジスタＳＷ２ｐを備え、ＰＭＯＳトランジスタＳＷ２ｐをオンすることで第１時定数Ｒ１×Ｃｇ１よりも小さな第２時定数（≒Ｒ０×Ｃｇ１）によりノードＮａを電圧変動させることでＰＭＯＳトランジスタＳＷｐのオフ時スイッチングを制御するようにしている。これにより、貫通電流を抑制するための内部抵抗Ｒout1、Ｒout2を不要にでき、ノンオーバーラップ時間を短縮することで駆動対象のＮＭＯＳトランジスタ２０のスイッチング損失を低減でき、放熱コストを低減できる。
【００５５】
また、（第２抵抗３４の抵抗値Ｒ２）×（ＰＭＯＳトランジスタＳＷ２ｐのゲート容量Ｃｇ２）で定義される第３時定数が、第１時定数Ｒ１×Ｃｇ１より大幅に小さく設定されている。このため、ＰＭＯＳトランジスタＳＷ２ｐを素早くオンさせることができ、この結果、ＰＭＯＳトランジスタＳＷｐを素早くオフスイッチング制御できる。
【００５６】
また第１実施形態に係る構成によれば、インバータＩＮＶ１がフィルタ回路３２の前段からＨ出力指令信号を入力している。インバータＩＮＶ１がフィルタ回路３２を介してＨ出力指令信号を入力していないため、フィルタ回路３２の遅延時間ｔ１ａ−ｔ１（第２実施形態を示す図６参照）を必要とすることもない。この結果、ＰＭＯＳトランジスタＳＷ２ｐのゲート電圧を素早く低下させることができる。また後述の第２実施形態に比較して、出力ＰＭＯＳトランジスタＳＷｐのゲート電圧の立上り開始タイミングｔ２を素早くできるようになり、ノンオーバーラップ期間を短縮でき、貫通電流発生の虞を少なくできる。
【００５７】
（第２実施形態）
図５から図７は、第２実施形態の説明図を示している。第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分を説明する。図５に示す駆動回路２２４は、フィルタ回路３２の後段からＨ出力指令信号をインバータＩＮＶ１に入力する第２制御回路２３１を備える。
【００５８】
インバータＩＮＶ１が、フィルタ回路３２を通過した後のＨ出力指令信号を入力した場合、図６のタイミングｔ１ａに示すように、Ｈ出力指令信号の反転信号がフィルタ回路３２の遅延時間ｔ１ａ−ｔ１だけ遅く出力される。
【００５９】
このため、ＮＭＯＳトランジスタＳＷ２ｎのゲート電圧は、当該反転信号を入力したタイミングｔ１ａから低下し、出力ＰＭＯＳトランジスタＳＷｐのゲート電圧の立上りタイミングｔ２ａは遅くなる。この遅延時間や貫通電流の発生を考慮し、ノンオーバーラップ期間を長く設定してもよければ、この図５に示す駆動回路２２４を用いても良い。
【００６０】
（変形例）
第１実施形態又は第２実施形態では、出力電圧Ｖoutのオーバーシュートを抑えるためにフィルタ回路３２を設けた形態を示した。クランプ回路２９の構成素子の特性が、出力電圧Ｖoutをオーバーシュートさせないように設定されていれば、図７の駆動回路２２４ａに示すように、ＮＭＯＳトランジスタＳＷ１、ＳＷ３のゲート入力段にフィルタ回路３２を設けなくても良い。
【００６１】
（第３実施形態）
図８は、第３実施形態の説明図を示している。第３実施形態では、アナログ回路によりクランプ回路３２９を構成した形態を説明する。第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分を説明する。
【００６２】
図８の駆動回路３２４に示すように、クランプ回路３２９は、第３定電流源３７、抵抗３８、ツェナーダイオードＺＤ、ＮＭＯＳトランジスタＳＷ３と共に、ダイオードＤ１、及びＮＭＯＳトランジスタＭｎを備える。駆動回路３２４は、出力電圧Ｖoutを所定のクランプ電圧に制限するように構成されている。
【００６３】
バッテリ電源電圧ＶＢの電源線１７と第１定電流源３５の電流供給ノードＮ１との間には、第３定電流源３７とダイオードＤ１のアノードカソード間とＮＭＯＳトランジスタＭｎのソースドレイン間とＮＭＯＳトランジスタＳＷ３のドレインソース間とが直列接続されている。また、出力端子２７とダイオードＤ１のアノードとの間には抵抗３８が接続されており、ダイオードＤ１のアノードとグランド線１８との間には、ツェナーダイオードＺＤが逆方向接続されている。
【００６４】
ＮＭＯＳトランジスタＭｎのゲートには参照電圧ＶＲＥＦが印加されている。これにより、出力電圧Ｖoutが変動することでＮＭＯＳトランジスタＭｎのゲートソース間電圧も変動し、この変動に基づいて当該ＮＭＯＳトランジスタＭｎのソースドレイン間電圧及びドレイン電流も変化する。
【００６５】
特に、出力電圧Ｖoutが高くなると、抵抗３８からダイオードＤ１を通じてＮＭＯＳトランジスタＭｎ、ＳＷ３に流れる電流が増加し、第１定電流Ｉ１へのシンク電流が増加する。厳密に言及すると、第３定電流Ｉ３の一部はツェナーダイオードＺＤにも流れるがここでは説明を省略する。第１抵抗３３に流れる電流が少なくなるため、出力ＰＭＯＳトランジスタＳＷｐのオン抵抗が大きくなり出力電圧Ｖoutが低下する。本実施形態に示すクランプ回路３２９を用いた構成によっても、前述実施形態のクランプ回路２９と同様に電圧制限機能を持たせることができる。
【００６６】
（第４実施形態）
図９は、第４実施形態の説明図を示している。第１又は第３実施形態と同一部分には同一符号を付して説明を省略し、異なる部分を説明する。図９の駆動回路４２４に示すように、クランプ回路２９及び３２９を設けなくても良い。
【００６７】
図９の駆動回路４２４に示すように、クランプ回路２９及び３２９を設けていない場合、出力電圧Ｖoutを電圧制限しないため、第１抵抗３３に流れる電流は一定である。このため、第１抵抗３３の端子間電圧が、クランプ回路２９、３２９の電圧制限動作により小さくなることがなくなり、出力ＰＭＯＳトランジスタＳＷｐのオフスイッチング速度が比較的遅くなる。
【００６８】
したがって、本実施形態に示すように第２制御回路３１を設けることで、ＰＭＯＳトランジスタＳＷ２ｐのソースドレイン間を通じて出力ＰＭＯＳトランジスタＳＷｐのゲート容量Ｃｇ１を即座に充電でき、出力ＰＭＯＳトランジスタＳＷｐのオフスイッチング速度を向上できる。
【００６９】
（第５実施形態）
図１０は、第５実施形態の説明図を示している。第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分を説明する。図１０に示す駆動回路５２４は、第２制御回路３１に代えて第２制御回路５３１を備える。第２制御回路５３１は、インピーダンス成分となる抵抗３９を、ＰＭＯＳトランジスタＳＷ２ｐのソースと電源線１７との間に接続して構成される。第２制御回路５３１のその他の構成は、第２制御回路３１と同様であるため説明を省略する。このとき、（抵抗３９の抵抗値Ｒ３）＋(ＰＭＯＳトランジスタＳＷ２ｐのオン抵抗値Ｒon)＜（第１抵抗３３の抵抗値Ｒ１）が成立するように各素子の特性を設定すると良い。この場合、出力ＰＭＯＳトランジスタＳＷｐのゲート容量Ｃｇ１を充電する充電時定数（第２時定数相当）は、｛（抵抗３９の抵抗値Ｒ３）＋(ＰＭＯＳトランジスタＳＷ２ｐのオン抵抗値Ｒon)｝×（出力ＰＭＯＳトランジスタＳＷｐのゲート容量Ｃｇ１）と求められる。
【００７０】
これにより、ＰＭＯＳトランジスタＳＷ２ｐがオンしたときに、出力ＰＭＯＳトランジスタＳＷｐのゲート容量Ｃｇ１を充電する充電時定数を、第１時定数（Ｒ１×Ｃｇ１）より小さくでき、出力ＰＭＯＳトランジスタＳＷｐを素早くオフスイッチング制御できる。
【００７１】
（第６実施形態）
図１１及び図１２は、第６実施形態の説明図を示している。前述実施形態で説明した駆動ＩＣ５をスクリーニング不要な場合には、電極パッドを分ける必要はないものの、図１１に示すように、スクリーニング検査用に電極パッドＰ１、Ｐ２を２つに分けて駆動ＩＣ６０５を構成する場合がある。図１１において、電極パッドＰ１は第１パッド相当であり、電極パッドＰ２は第２パッド相当である。
【００７２】
駆動ＩＣ６０５の内部では、出力ＰＭＯＳトランジスタＳＷｐ及び出力ＮＭＯＳトランジスタＳＷｎの素子サイズが比較的大きく構成されている。このため、製造メーカは駆動ＩＣ６０５を出荷する前に、出力ＰＭＯＳトランジスタＳＷｐ及び出力ＮＭＯＳトランジスタＳＷｎの動作検証テストを実施する。ここで出力ＰＭＯＳトランジスタＳＷｐのゲート電極の耐圧テストを実施する場合の電圧印加条件及びテスト内容を説明する。
【００７３】
本実施形態に係る駆動ＩＣ６０５は、バッテリ電源電圧ＶＢを入力するバッテリ電源電極パッドＰ１とスクリーニング用途として設けられたスクリーニング電極パッドＰ２とを備える。電極パッドＰ１には電源線１７が接続されており、電極パッドＰ２にはテスト共用電源線５１７が接続されている。
バッテリ電源電極パッドＰ１は電源線１７を通じてクランプ回路２９の第３定電流源３７と出力ＰＭＯＳトランジスタＳＷｐのソースとに接続されている。また、スクリーニング電極パッドＰ２は、テスト共用電源線５１７を通じて第１制御回路６３０及び第２制御回路６３１に通電するように接続されている。テスト共用電源線５１７は第１抵抗３３及び３４、並びにＰＭＯＳトランジスタＳＷ２ｐのソースに接続されている。
【００７４】
バッテリ電源電極パッドＰ１及びスクリーニング電極パッドＰ２は、パッケージ化されるときに同一のリードフレームにワイヤボンディング接続されたり、別々のリードフレームにワイヤボンディング接続される。通常、ユーザが駆動ＩＣ６０５を使用するときには同一のバッテリ電源電圧ＶＢを電極パッドＰ１及びＰ２に入力して使用する。これにより、電源線１７及びテスト共用電源線５１７にはバッテリ電源電圧ＶＢが印加されるようになり、駆動回路６２４は第１実施形態の駆動回路２４と同様の動作を行うことができる。
【００７５】
製造メーカが、駆動ＩＣ６０５をスクリーニング試験するときには、例えば図１２に示すように、図示しない検査装置から各電極パッドＰ１、Ｐ２、入力端子２５、２６、出力端子２７等に所定の電圧を印加した上で駆動ＩＣ６０５を試験する。
【００７６】
出力ＰＭＯＳトランジスタＳＷｐのゲート電極のスクリーニング試験時には、検査対象となる出力ＰＭＯＳトランジスタＳＷｐのゲート電極以外にストレスが印加されることを避けるため、出力ＰＭＯＳトランジスタＳＷｐ及び出力ＮＭＯＳトランジスタＳＷｎの各ドレイン及びソースはグランド電位に固定される。またＨ出力指令信号、Ｌ出力指令信号の入力端子２５、２６、出力端子２７もまたグランド電位に固定される。インバータＩＮＶ１に印加される電源端子もグランド電位に固定される。
【００７７】
そして検査装置がスクリーニング電極パッドＰ２を通じて検査用の高いテスト電圧Ｖtestを第１抵抗３３に通電する。このときＮＭＯＳトランジスタＳＷ１、ＳＷ３、ＳＷ２ｎはオフ状態を保っている。このため、検査装置は、出力ＰＭＯＳトランジスタＳＷｐのドレイン及びソースをそれぞれグランド電位に固定したまま、出力ＰＭＯＳトランジスタＳＷｐのゲートに第１抵抗３３を通じて検査用のテスト電圧Ｖtestを印加できる。
【００７８】
このため、検査装置が検査用のテスト電圧Ｖtestをスクリーニング電極パッドＰ２に印加中及び印加直後において、電流計５０を用いてスクリーニング電極パッドＰ２に流れる電流を検出することで、出力ＰＭＯＳトランジスタＳＷｐのゲートを通じて流れるリーク電流量を確認できる。出力ＰＭＯＳトランジスタＳＷｐのゲートに流れるリーク電流が微小であることを確認すれば、出力ＰＭＯＳトランジスタＳＷｐのゲート電極の不具合がないことを確認できる。
【００７９】
本実施形態によれば、第１制御回路６３０及び第２制御回路６３１は、スクリーニング検査時にはスクリーニング電極パッドＰ２を通じて出力ＰＭＯＳトランジスタＳＷｐのゲートにテスト電圧Ｖtestを印加可能に構成されているため、スクリーニング検査時に出力ＰＭＯＳトランジスタＳＷｐのゲート電極の耐圧テストを容易に実施できる。
【００８０】
（他の実施形態）
本開示は、前述した実施形態に限定されるものではなく、種々変形して実施することができ、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。例えば以下に示す変形又は拡張が可能である。
駆動回路２４、２２４、２２４ａ、３２４、４２４、５２４、６２４は、インジェクタ駆動用の昇圧回路６の中のＮＭＯＳトランジスタ２０を駆動するために用いているが、この用途に限定されるものではない。
第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２ｐの種類はＭＯＳトランジスタに限られるものではなく、例えばバイポーラトランジスタのような他種類のスイッチング素子を用いることができる。
【００８１】
前述した複数の実施形態の構成、機能を組み合わせても良い。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において考え得るあらゆる態様も実施形態と見做すことが可能である。
【００８２】
本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。
【符号の説明】
【００８３】
図面中、５、６０５は駆動ＩＣ、１７は電源線（第１主電源線）、１８はグランド線（第２主電源線）、２０はＮＭＯＳトランジスタ（駆動対象トランジスタ）、２４、２２４、２２４ａ、３２４、４２４、５２４、６２４は駆動回路、ＳＷｐは出力ＰＭＯＳトランジスタ、２８は出力部、２９はクランプ回路、３０は第１制御回路、３１、２３１は第２制御回路、３２はフィルタ回路、３３は第１抵抗、３４は第２抵抗、３５は第１定電流源、３６は第２定電流源、３７は第３定電流源、ＳＷ１はＮＭＯＳトランジスタ（第１スイッチング素子）、Ｎａはノードを示す。
【図１】
2020170915.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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