(57)【要約】【課題】誘導負荷及びリカバリ電流に対する耐量の高い半導体装置を提供する。【解決手段】活性領域と耐圧領域とを有する半導体装置は、第１導電型を有する第１半導体層と、第１半導体層上の表面側に選択的に配置された第２導電型の第２半導体領域と、活性領域の耐圧領域側の端部の第２半導体領域内において所定の方向に伸びるように互いに離れて配置される複数の第１トレンチコンタクト（ＴＣ）部と、活性領域における耐圧領域側の端部において所定の方向に伸びるように第２半導体領域内に配置され、第１ＴＣ部に対して耐圧領域とは反対側に且つ複数の第１ＴＣ部とは間隔をあけて配置される第２トレンチコンタクト（ＴＣ）と、複数の第１ＴＣ部同士を電気的に接続する導電体層と、第１ＴＣ部と第２ＴＣ部との間に配置され、第２半導体領域よりも低い抵抗率を有し、第１ＴＣ部と第２ＴＣ部とを電気的に接続する導電接続領域とを備える。【選択図】図７
2020170807.tif 000002
【特許請求の範囲】
【請求項１】
活性領域と、当該活性領域の外側に配置される耐圧領域とを有する半導体装置であって、
前記活性領域から前記耐圧領域にわたって配置される第１導電型の第１半導体層と、
前記第１半導体層の表面側に選択的に配置された第２導電型の第２半導体領域と、
前記活性領域における前記耐圧領域側の端部の前記第２半導体領域内に、所定の方向に伸びるように互いに離れて配置される複数の第１トレンチコンタクト部と、
前記活性領域における前記耐圧領域側の前記端部において、前記所定の方向に伸びるように前記第２半導体領域内に配置され、前記複数の第１トレンチコンタクト部に対して前記耐圧領域とは反対側に且つ当該複数の第１トレンチコンタクト部とは間隔をあけて配置される第２トレンチコンタクト部と、
前記複数の第１トレンチコンタクト部同士を電気的に接続する導電体層と、
前記複数の第１トレンチコンタクト部と前記第２トレンチコンタクト部との間の前記第２半導体領域内に配置され、前記第２半導体領域よりも低い抵抗率を有し、前記複数の第１トレンチコンタクト部と前記第２トレンチコンタクト部とを電気的に接続する第２導電型の第１導電接続領域と、
を備える半導体装置。
【請求項２】
前記第１導電接続領域は、前記複数の第１トレンチコンタクト部及び隣接する当該第１トレンチコンタクト同士の間の部分をあわせた領域の長手方向の全体にわたって、前記複数の第１トレンチコンタクト部と前記第２トレンチコンタクト部との間の前記第２半導体領域内に配置される請求項１に記載の半導体装置。
【請求項３】
前記活性領域における前記耐圧領域側の前記端部に配置され、前記所定の方向に伸びるように前記第２半導体領域内に配置される第３トレンチコンタクト部であって、前記第２トレンチコンタクト部に対して前記複数の第１トレンチコンタクト部とは反対側に且つ当該第２トレンチコンタクト部とは間隔をあけて配置される第３トレンチコンタクト部を備え、
前記第２トレンチコンタクト部は、互いに離れて配置される複数の導電体部により形成される請求項１又は２に記載の半導体装置。
【請求項４】
前記第２半導体領域よりも低い抵抗率を有し、前記第２トレンチコンタクト部と前記第３トレンチコンタクト部とを電気的に接続し、前記第２トレンチコンタクト部と前記第３トレンチコンタクト部の間の前記第２半導体領域内に配置される第２導電型の第２導電接続領域を備える請求項３に記載の半導体装置。
【請求項５】
前記複数の第１トレンチコンタクト部及び隣接する当該第１トレンチコンタクト同士の間の部分をあわせた領域の長手方向の長さに対して、前記複数の第１トレンチコンタクト部のそれぞれの長さを合計した長さの割合は、５０％以上９９％以下の範囲にある請求項１〜４の何れか一項に記載の半導体装置。
【請求項６】
前記複数の第１トレンチコンタクト部及び前記第２トレンチコンタクト部の底部には、前記第２半導体領域よりも低い抵抗率を有する第２導電型の第３半導体領域を備える請求項１〜５の何れか一項に記載の半導体装置。
【請求項７】
前記第３トレンチコンタクト部の底部には、前記第２半導体領域よりも低い抵抗率を有する第２導電型の第４半導体領域を備える請求項３又は４に記載の半導体装置。
【請求項８】
活性領域と、当該活性領域の外側に配置される耐圧領域とを有する半導体装置の製造方法であって、
半導体基板と、前記半導体基板上に配置される第１導電型の第１半導体層と、前記第１半導体層上に選択的に配置される第２導電型の第２半導体領域とを有する基板構造体における将来の前記活性領域の前記耐圧領域側の端部となる前記第２半導体領域において、所定の方向に伸びるように、互いに離れて配置される複数の第１溝と、前記複数の第１溝に対して前記耐圧領域とは反対側に且つ当該複数の第１溝とは間隔をあけて、前記所定の方向に伸びる第２溝とを形成する第１工程と、
前記複数の第１溝と前記第２溝との間における前記第２半導体領域の表面側の領域に、当該第２半導体領域よりも低い抵抗率を有する導電接続領域を前記複数の第１溝から前記第２溝までわたるように形成する第２工程と、
前記複数の第１溝及び前記第２溝の内部に導電体を充填する第３工程と、
前記複数の第１溝の内部に充填された前記導電体同士を電気的に接続する導電体層を形成する第４工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ｐｎ接合を有する半導体装置では、オン又はオフの動作時に生じ得る誘導負荷又はリカバリ電流に対して損傷しない耐量（耐電圧、耐電流）を有することが求められている。
【０００３】
例えば、ｐｎ接合を形成するｐ型領域にトレンチコンタクト部を配置して、空乏層内に蓄積されたキャリアを、トレンチコンタクト部を介して電極へ移動できるようにすることが提案されている（例えば、特許文献１及び２）。
【０００４】
図１は、従来の半導体装置の例を示す平面図であり、図２は、図１の鎖線で示す矩形領域の拡大平面図であり、図３は、図２のＡ１―Ａ１’線断面図であり、図４は、図２の鎖線で示す矩形領域を含む図３のＣ１−Ｃ１’線部分平面図である。
【０００５】
図１に示すように、半導体装置１００は、平面視で全体として矩形の形状を有する。図２に示すように、半導体装置１００は、半導体素子が配置される活性領域１１０ａと、当該活性領域１１０ａに生じる電界を緩和する耐圧領域１１０ｂとを有する。活性領域１１０ａは、平面視で略矩形の形状を有し、半導体装置１００の内側に配置される。耐圧領域１１０ｂは、活性領域１１０ａを囲むように活性領域１１０ａの外側に配置される。活性領域１１０ａにおける耐圧領域１１０ｂ側の端部には、活性終端部１１０ｃが配置される。
【０００６】
図３に示すように、半導体装置１００は、ｎ+型シリコン基板１１１と、ｎ+型シリコン基板１１１上に配置されるｎ-型ドリフト層１１２を備える。ｎ-型ドリフト層１１２の表面側には、第１ｐ型領域１１３と、第２ｐ型領域１１４と、ｐ型ベース領域１１８と、第３ｐ型領域１２７とが選択的に配置される。
【０００７】
ｐ型ベース領域１１８は、耐圧領域１１０ｂと活性終端部１１０ｃとの境界に沿った方向（ｙ軸方向：図２参照）に伸びるように配置される。ｐ型ベース領域１１８の表面側には、ｎ型ソース領域１１９が配置される。ｎ型ソース領域１１９は、ｐ型ベース領域１１８と共に、ｙ軸方向（図２参照）に伸びるように配置される。
【０００８】
第３ｐ型領域１２７は、耐圧領域１１０ｂの外周に沿って配置される。また、半導体装置１００は、ｎ-型ドリフト層１１２上に配置される層間絶縁膜１２２を備える。
【０００９】
第１ｐ型領域１１３とｐ型ベース領域１１８との間のｎ-型ドリフト層１１２上には、第１ｐ型領域１１３上からｎ型ソース領域１１９上まで跨るように、ゲート酸化膜１２０及びゲート電極１２１が配置される。ゲート電極１２１上には、層間絶縁膜１２２が配置される。
【００１０】
活性領域１１０ａでは、ソース電極１２３が層間絶縁膜１２２上に配置される。耐圧領域１１０ｂでは、導電体であるゲートランナ１２５及びフィールドプレート１２６が、層間絶縁膜１２２上に間隔をあけて配置される。ｎ+型シリコン基板１１１の下には、ドレイン電極１２４が配置される。ゲートランナ１２５は、層間絶縁膜１２２上に配置されるゲート電極パッド１２８に電気的に接続される。ゲート電極パッド１２８は、導電体である。
【００１１】
図３に示すように、活性終端部１１０ｃの第１ｐ型領域１１３には、第１トレンチコンタクト部１１５ａと、第２トレンチコンタクト部１１５ｂと、第３トレンチコンタクト部１１５ｃとが第１ｐ型領域１１３内に配置される。第１トレンチコンタクト部１１５ａと、第２トレンチコンタクト部１１５ｂと、第３トレンチコンタクト部１１５ｃ内には、導電体が埋め込まれるように配置される。
【００１２】
第１トレンチコンタクト部１１５ａと、第２トレンチコンタクト部１１５ｂと、第３トレンチコンタクト部１１５ｃには、耐圧領域１１０ｂ側から活性領域１１０ａ側に向かう方向（ｘ軸正方向）に間隔をあけて順番にトレンチ（溝）が配置される。それぞれのトレンチ（溝）内には導電体が埋め込まれている。第１トレンチコンタクト部１１５ａは、３つのトレンチコンタクト部の中で最も耐圧領域１１０ｂ側（ｘ軸負方向側）に配置される。
【００１３】
図２に示すように、第１トレンチコンタクト部１１５ａと、第２トレンチコンタクト部１１５ｂと、第３トレンチコンタクト部１１５ｃは、ｙ軸方向に連続的に伸びるように配置される。
【００１４】
また、第１トレンチコンタクト部１１５ａと、第２トレンチコンタクト部１１５ｂと、第３トレンチコンタクト部１１５ｃ内に埋め込まれた導電体は、ソース電極１２３と一体に形成されており、ソース電極１２３と電気的に接続している。
【００１５】
図３に示すように、第１トレンチコンタクト部１１５ａの先端（ソース電極１２３とは反対側の端）には、第１ｐ+型領域１１７ａが配置される。同様に、第２トレンチコンタクト部１１５ｂの先端には、第２ｐ+型領域１１７ｂが配置され、第３トレンチコンタクト部１１５ｃの先端には、第３ｐ+型領域１１７ｃが配置される。
【００１６】
また、半導体装置１００は、第４トレンチコンタクト部１１５ｄを備える。第４トレンチコンタクト部１１５ｄの先端には、第４ｐ+型領域１１７ｄが配置される。更に、半導体装置１００は、第５トレンチコンタクト部１１５ｅを備える。第５トレンチコンタクト部１１５ｅの先端には、第５ｐ+型領域１１７ｅが配置される。第１トレンチコンタクト部１１５ａの先端、第２トレンチコンタクト部１１５ｂの先端、第３トレンチコンタクト部１１５ｃの先端、第４トレンチコンタクト部１１５ｄの先端、および第５トレンチコンタクト部１１５ｅの先端とは、それぞれのトレンチコンタクト部のトレンチ（溝）の底部を示す。
【００１７】
半導体装置１００のオフ時には、第１ｐ型領域１１３、第２ｐ型領域１１４、ｐ型ベース領域１１８及び第３ｐ型領域１２７を含むｐ型領域と、ｎ-型ドリフト層１１２とのｐｎ接合に空乏層が形成される。
【００１８】
空乏層内に蓄積されたキャリアは、第１ｐ+型領域１１７ａ〜第５ｐ+型領域１１７ｅ及び第１トレンチコンタクト部１１５ａ〜第５トレンチコンタクト部１１５ｅを介して、ソース電極１２３又はフィールドプレート１１６へ移動可能である。これにより、半導体装置１００のオフ時に、寄生バイポーラ動作が生じること抑制されるので、アバランシェ崩壊の耐量が向上する。
【００１９】
誘導負荷又はリカバリ電流で生じるキャリアは、活性領域１１０ａにおける耐圧領域１１０ｂ側の端部である活性終端部１１０ｃに集中する。
【００２０】
そこで、半導体装置１００の活性終端部１１０ｃには、第１トレンチコンタクト部１１５ａ〜第３トレンチコンタクト部１１５ｃが配置されており、大きな電流をソース電極１２３へ伝導可能となっている。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２０１１−１００８７７号公報
【特許文献２】特開２０１２−１６４８５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
また、半導体装置１００のオン時には、オフ時に形成されていた空乏層の幅が減少することにともなって、図４に示すように、活性終端部１１０ｃにおける表面側の空乏層内に蓄積されていたキャリアが、第１トレンチコンタクト部１１５ａ〜第３トレンチコンタクト部１１５ｃ内に埋め込まれた導電体を介して、ソース電極１２３へ引き込まれる。同様に、裏面側の空乏層内に蓄積されていたキャリアは、ドレイン電極１２４へ引き込まれる。
【００２３】
ここで、キャリアは、最も耐圧領域１１０ｂ側に位置する第１トレンチコンタクト部１１５ａに集中して流れ込む。第１トレンチコンタクト部１１５ａは、活性終端部１１０ｃにおいて、ｙ軸方向に連続して伸びるように且つソース電極１２３側からドレイン電極１２４側へ向かって伸びている。そのため、第１トレンチコンタクト部１１５ａは、耐圧領域１１０ｂ側から活性領域１１０ａ側へ向かって流れてきたキャリアが、第１トレンチコンタクト部１１５ａを超えて、第２トレンチコンタクト部１１５ｂ及び第３トレンチコンタクト部１１５ｃへ向かって移動することを阻むことになる。
【００２４】
従って、空乏層の幅が減少する時には、活性終端部１１０ｃにおける表面側の空乏層内に蓄積されていたキャリアの多くは、第１トレンチコンタクト部１１５ａを介してソース電極１２３へ引き込まれる。そのため、第１トレンチコンタクト部１１５ａに大きな電流が流れることにより発熱して、半導体装置１００が損傷するおそれがあった。結果として、半導体装置１００の誘導負荷及びリカバリ電流に対する耐量が十分ではなくなるおそれがあった。
【００２５】
本明細書では、誘導負荷及びリカバリ電流に対する耐量の高い半導体装置を提案することを課題とする。
【課題を解決するための手段】
【００２６】
本明細書に開示する半導体装置の一形態によれば、活性領域と、当該活性領域の外側に配置される耐圧領域とを有する半導体装置であって、活性領域から耐圧領域にわたって配置される第１導電型の第１半導体層と、第１半導体層の表面側に選択的に配置された第２導電型の第２半導体領域と、活性領域における耐圧領域側の端部の第２半導体領域内に、所定の方向に伸びるように互いに離れて配置される複数の第１トレンチコンタクト部と、活性領域における耐圧領域側の端部において、所定の方向に伸びるように第２半導体領域内に配置され、複数の第１トレンチコンタクト部に対して耐圧領域とは反対側に且つ当該複数の第１トレンチコンタクト部とは間隔をあけて配置される第２トレンチコンタクト部と、複数の第１トレンチコンタクト部同士を電気的に接続する導電体層と、複数の第１トレンチコンタクト部と第２トレンチコンタクト部との間の第２半導体領域内に配置され、第２半導体領域よりも低い抵抗率を有し、複数の第１トレンチコンタクト部と第２トレンチコンタクト部とを電気的に接続する第２導電型の第１導電接続領域と、を備える。
【００２７】
この半導体装置では、第１導電接続領域は、複数の第１トレンチコンタクト部及び隣接する当該第１トレンチコンタクト同士の間の部分をあわせた領域の長手方向の全体にわたって、複数の第１トレンチコンタクト部と第２トレンチコンタクト部との間の第２半導体領域内に配置されることが好ましい。
【００２８】
また、この半導体装置では、活性領域における耐圧領域側の端部に配置され、所定の方向に伸びるように第２半導体領域内に配置される第３トレンチコンタクト部であって、第２トレンチコンタクト部に対して複数の第１トレンチコンタクト部とは反対側に且つ当該第２トレンチコンタクト部とは間隔をあけて配置される第３トレンチコンタクト部を備え、第２トレンチコンタクト部は、互いに離れて配置される複数の導電体部により形成されることが好ましい。
【００２９】
また、この半導体装置では、第２半導体領域よりも低い抵抗率を有し、第２トレンチコンタクト部と第３トレンチコンタクト部とを電気的に接続し、第２トレンチコンタクト部と第３トレンチコンタクト部の間の第２半導体領域内に配置される第２導電型の第２導電接続領域を備えることが好ましい。
【００３０】
また、この半導体装置では、複数の第１トレンチコンタクト部及び隣接する当該第１トレンチコンタクト同士の間の部分をあわせた領域の長手方向の長さに対して、複数の第１トレンチコンタクト部のそれぞれの長さを合計した長さの割合は、５０％以上９９％以下の範囲にあることが好ましい。
【００３１】
また、この半導体装置では、複数の第１トレンチコンタクト部及び第２トレンチコンタクト部の底部には、第２半導体領域よりも低い抵抗率を有する第２導電型の第３半導体領域を備えることが好ましい。
【００３２】
特に、この半導体装置では、第３トレンチコンタクト部の底部には、第２半導体領域よりも低い抵抗率を有する第２導電型の第４半導体領域を備えることが好ましい。
【００３３】
また、本明細書に開示する半導体装置の製造方法の一形態によれば、活性領域と、当該活性領域の外側に配置される耐圧領域とを有する半導体装置の製造方法であって、半導体基板と、半導体基板上に配置される第１導電型の第１半導体層と、第１半導体層上に選択的に配置される第２導電型の第２半導体領域とを有する基板構造体における将来の活性領域の耐圧領域側の端部となる第２半導体領域において、所定の方向に伸びるように、互いに離れて配置される複数の第１溝と、複数の第１溝に対して耐圧領域とは反対側に且つ当該複数の第１溝とは間隔をあけて、所定の方向に伸びる第２溝とを形成する第１工程と、複数の第１溝と第２溝との間における第２半導体領域の表面側の領域に、当該第２半導体領域よりも低い抵抗率を有する導電接続領域を複数の第１溝から第２溝までわたるように形成する第２工程と、複数の第１溝及び第２溝の内部に導電体を充填する第３工程と、複数の第１溝の内部に充填された導電体同士を電気的に接続する導電体層を形成する第４工程と、を含む。
【発明の効果】
【００３４】
上述した本明細書に開示する半導体装置によれば、誘導負荷及びリカバリ電流に対する耐量が向上する。
【００３５】
また、上述した本明細書に開示する半導体装置の製造方法によれば、誘導負荷及びリカバリ電流に対する耐量の高い半導体装置が得られる。
【図面の簡単な説明】
【００３６】
【図１】従来例の半導体装置の平面図である。
【図２】図１の鎖線で示す矩形領域の拡大平面図である。
【図３】図２のＡ１―Ａ１’線断面図である。
【図４】図２の鎖線で示す矩形領域を含む図３のＣ１−Ｃ１’線部分平面図である。
【図５】本明細書に開示する半導体装置の第１実施形態の平面図である。
【図６】図５の鎖線で示す矩形領域の拡大平面図である。
【図７】図６のＡ２―Ａ２’線断面図である。
【図８】図６の鎖線で示す矩形領域を含む図７のＣ２−Ｃ２’線部分平面図である。
【図９】図６のＢ２−Ｂ２’線断面図である。
【図１０】（Ａ）は、第１トレンチコンタクト部領域の第１の形態を示す平面図であり、（Ｂ）は、第１トレンチコンタクト部領域の第２の形態を示す平面図であり、（Ｃ）は、第１トレンチコンタクト部領域の第３の形態を示す平面図である。
【図１１】本明細書に開示する半導体装置の第２実施形態の断面図である。
【図１２】本明細書に開示する半導体装置の第３実施形態の断面図である。
【図１３】本明細書に開示する半導体装置の第４実施形態の断面図である。
【図１４】本明細書に開示する半導体装置の製造方法の一実施形態の工程（その１）を示す図である。
【図１５】本明細書に開示する半導体装置の製造方法の一実施形態の工程（その２）を示す図である。
【図１６】本明細書に開示する半導体装置の製造方法の一実施形態の工程（その３）を示す図である。
【図１７】本明細書に開示する半導体装置の製造方法の一実施形態の工程（その４）を示す図である。
【図１８】本明細書に開示する半導体装置の製造方法の一実施形態の工程（その５）を示す図である。
【図１９】本明細書に開示する半導体装置の製造方法の一実施形態の工程（その６）を示す図である。
【図２０】図１９のＣ３−Ｃ３’線部分平面図である。
【発明を実施するための形態】
【００３７】
以下、本明細書で開示する半導体装置の好ましい第１実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
【００３８】
本明細書においては、ｎを付した層又は領域では、電子が多数キャリアであることを意味し、ｐを付した層又は領域では、正孔が多数キャリアであることを意味する。また、ｎ又はｐに付す＋は、それが付されていない層又は領域よりも不純物濃度が高いことを意味し、ｎ又はｐに付す−は、それが付されていない層や領域よりも不純物濃度が低いことを意味する。
【００３９】
図５は、本明細書に開示する半導体装置の第１実施形態の平面図である。図６は、図５の鎖線で示す矩形領域の拡大平面図である。図７は、図６のＡ２―Ａ２’線断面図である。図８は、図６の鎖線で示す矩形領域を含む図７のＣ２−Ｃ２’線部分平面図である。図９は、図６のＢ２−Ｂ２’線部分平面図である。
【００４０】
図５に示すように、半導体装置１０は、平面視で全体として矩形の形状を有する。図６に示すように、半導体装置１０は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の半導体素子が配置される活性領域１０ａと、活性領域１０ａに生じる電界を緩和する耐圧領域１０ｂとを有する。活性領域１０ａは、平面視で略矩形の形状を有し、半導体装置１０の内側に配置される。耐圧領域１０ｂは、活性領域１０ａを囲むように活性領域１０ａの外側に配置される。活性領域１０ａにおける耐圧領域１０ｂ側の端部には、活性終端部１０ｃが配置される。
【００４１】
図７に示すように、半導体装置１０は、第１導電型のｎ+型シリコン基板１１と、ｎ+型シリコン基板１１上に配置された第１導電型のｎ-型ドリフト層１２を備える。
【００４２】
ｎ+型シリコン基板１１は、第１導電型の極性を与える不純物、例えばりん、ヒ素、又はアンチモンが添加された単結晶のシリコン基板であり得る。ｎ-型ドリフト層１２は、ｎ+型シリコン基板１１よりも低い不純物濃度で、例えばりん、ヒ素、又はアンチモンが添加されたシリコンのエピタキシャル層をシリコン基板上に積層して形成され得る。
【００４３】
ｎ-型ドリフト層１２の表面側には、第２導電型の第１ｐ型領域１３と、第２導電型の第２ｐ型領域１４と、第２導電型のｐ型ベース領域１８と、第２導電型の第３ｐ型領域２７とが選択的に配置される。
【００４４】
本明細書において、半導体装置１０の表面側は、後述するソース電極２３が配置される側を意味し、半導体装置１０の裏面側は、後述するドレイン電極２４が配置される側を意味する。
【００４５】
第１ｐ型領域１３、第２ｐ型領域１４、ｐ型ベース領域１８及び第３ｐ型領域２７は、第２導電型の極性を与える不純物、例えばホウ素又はアルミニウムがシリコンのエピタキシャル層に添加されて形成され得る。エピタキシャル層に添加とは、ドーピングを行うことを示し、例えば、イオン注入で不純物を注入し熱処理等で活性化を行ってもよい。半導体装置１０では、第１ｐ型領域１３、第２ｐ型領域１４、ｐ型ベース領域１８及び第３ｐ型領域２７における不純物濃度は同程度であり得る。
【００４６】
第１ｐ型領域１３及び第２ｐ型領域１４は、耐圧領域１０ｂ側から活性終端部１０ｃ側まで跨るように、活性領域１０ａの外周に沿って配置される。第１ｐ型領域１３と第２ｐ型領域１４とは、一部が重なっている。
【００４７】
ｐ型ベース領域１８は、平面視でｙ軸方向（図６参照）に伸びるように配置される。第３ｐ型領域２７は、平面視で耐圧領域１０ｂの外周に沿って配置される。
【００４８】
ｐ型ベース領域１８の表面側には、第１導電型のｎ型ソース領域１９が配置される。ｎ型ソース領域１９は、ｐ型ベース領域１８と共に、平面視でｙ軸方向（図６参照）に伸びるように配置される。
【００４９】
ｎ型ソース領域１９は、ｎ+型シリコン基板１１よりも低い不純物濃度で、例えばりん又はヒ素がシリコンのエピタキシャル層に添加されて形成され得る。
【００５０】
また、半導体装置１０は、ｎ-型ドリフト層１２上に配置される層間絶縁膜２２を備える。層間絶縁膜２２として、例えば酸化シリコン、ＰＳＧ（りんを添加した酸化シリコン）、ＢＰＳＧ（りん及びボロンを添加した酸化シリコン）等を用いることができる。
【００５１】
第１ｐ型領域１３とｐ型ベース領域１８との間のｎ-型ドリフト層１２上には、第１ｐ型領域１３上からｎ型ソース領域１９上まで跨るように、ゲート酸化膜２０及びゲート電極２１が配置される。ゲート電極２１上には、電気絶縁性を有する層間絶縁膜２２が配置される。ゲート酸化膜２０及びゲート電極２１は、ｐ型ベース領域１８及びｎ型ソース領域１９と共に、平面視でｙ軸方向（図６参照）に伸びるように配置される。ゲート酸化膜２０として、例えば酸化シリコン又は窒化ケイ素を用いることができる。
【００５２】
活性領域１０ａでは、ソース電極２３が層間絶縁膜２２上に配置される。ソース電極２３として、例えば、アルミニウム又はアルミニウムを主成分とする合金を用いることができる。
【００５３】
耐圧領域１０ｂでは、ゲートランナ２５及びフィールドプレート２６が、層間絶縁膜２２上に間隔をあけて配置される。導電体であるゲートランナ２５及びフィールドプレート２６として、例えば、アルミニウム又はアルミニウムを主成分とする合金を用いることができる。
【００５４】
図５に示すように、フィールドプレート２６は、平面視で半導体装置１０の矩形の輪郭にそって配置される。
【００５５】
ゲートランナ２５は、フィールドプレート２６とソース電極２３との間に、フィールドプレート２６及びソース電極２３のそれぞれに対して間隔をあけて配置される。ゲートランナ２５とフィールドプレート２６との間、及びゲートランナ２５とソース電極２３との間には、層間絶縁膜２２が露出している。ゲートランナ２５は、層間絶縁膜２２上に配置されるゲート電極パッド２８に電気的に接続される。また、ゲートランナ２５は、平面視で活性領域１０ａのソース電極２３を囲んでいる。ソース電極２３は、ゲートランナ２５の内側に配置される。ゲート電極パッド２８として、例えば、アルミニウム又はアルミニウムを主成分とする合金を用いることができる。
【００５６】
また、半導体装置１０は、ｎ+型シリコン基板１１の下にドレイン電極２４を備える。ドレイン電極２４として、例えば、チタン、アルミニウム又はアルミニウムを主成分とする合金、ニッケル、金、銀などの導電膜、あるいはこれらの積層膜（例えば、銀、金、ニッケル、チタン、アルミニウムをそれぞれ積層した膜）を用いることができる。
【００５７】
上述したゲート酸化膜２０及びゲート電極２１、ｐ型ベース領域１８及びｎ型ソース領域１９が伸びる方向（ｙ軸方向：図６参照）と直交する方向（ｘ軸方向）において、活性領域１０ａにおける耐圧領域１０ｂ側の両端部に、活性終端部１０ｃが配置される。
【００５８】
図７に示すように、活性終端部１０ｃの第１ｐ型領域１３には、複数の第１トレンチコンタクト部１５ａと、複数の第２トレンチコンタクト部１５ｂと、第３トレンチコンタクト部１５ｃとが第１ｐ型領域１３内に配置される。
【００５９】
複数の第１トレンチコンタクト部１５ａと、複数の第２トレンチコンタクト部１５ｂと、第３トレンチコンタクト部１５ｃは、耐圧領域１０ｂ側から活性領域１０ａ側に向かう方向（ｘ軸正方向：図６参照）に間隔をあけて順番に配置される。複数の第１トレンチコンタクト部１５ａは、最も耐圧領域１０ｂ側（ｘ軸負方向側：図６参照）に配置される。
【００６０】
図６に示すように、複数の第１トレンチコンタクト部１５ａと、複数の第２トレンチコンタクト部１５ｂと、第３トレンチコンタクト部１５ｃは、活性領域１０ａと耐圧領域１０ｂとの境界に沿った方向（ｙ軸方向）に伸びるように配置される。
【００６１】
半導体装置１０では、第１トレンチコンタクト部１５ａ、第２トレンチコンタクト部１５ｂ及び第３トレンチコンタクト部１５ｃは、長さは異なるが同じ断面形状を有する。
【００６２】
図８に示すように、複数の第１トレンチコンタクト部１５ａは、ｙ軸方向に互いに間隔をあけて配置される。複数の第１トレンチコンタクト部１５ａ及び隣接する第１トレンチコンタクト部１５ａ同士の間の部分は、第１トレンチコンタクト部領域１５ａｒを形成する。
【００６３】
複数の第１トレンチコンタクト部１５ａは、第１ｐ型領域１３内に設けられた複数の溝内に、例えば、アルミニウム又はアルミニウムを主成分とする合金等の導電体が充填されて形成される。
【００６４】
複数の第１トレンチコンタクト部１５ａ上に位置するソース電極２３の部分は、複数の第１トレンチコンタクト部１５ａに設けられた複数の溝内に充填されたそれぞれの導電体を電気的に接続する導電体層として働く。
【００６５】
隣接する第１トレンチコンタクト部１５ａ同士は離間しているので、耐圧領域１０ｂ側から活性領域１０ａ側に向かって移動するキャリアは、隣接する第１トレンチコンタクト部１５ａ同士の間を移動可能である。
【００６６】
第１トレンチコンタクト部領域１５ａｒのｙ軸方向の長さに対して、複数の第１トレンチコンタクト部１５ａのそれぞれの長さを合計した合計長さの割合は、５０％〜９９％の範囲にあることが好ましい。合計長さの割合が５０％以上であることにより、第１ｐ型領域１３内のキャリアを、ソース電極２３へ十分に移動させることができる。また、合計長さの割合が９９％以下であることにより、耐圧領域１０ｂ側から活性領域１０ａ側へ向かって移動するキャリアは、第２トレンチコンタクト部１５ｂ側へ移動することを妨げられない。
【００６７】
次に、図１０（Ａ）〜図１０（Ｃ）を参照して、第１トレンチコンタクト部領域１５ａｒを説明する。
【００６８】
図１０（Ａ）は、第１トレンチコンタクト部領域１５ａｒの第１の形態の平面図である。第１トレンチコンタクト部領域１５ａｒは、少なくとも２つの第１トレンチコンタクト部１５ａを有することが好ましい。これにより、２つの第１トレンチコンタクト部１５ａの間には、キャリアが移動可能な領域が確保される。
【００６９】
図１０（Ｂ）は、第１トレンチコンタクト部領域１５ａｒの第２の形態の平面図である。複数の第１トレンチコンタクト部１５ａは、第１トレンチコンタクト部領域１５ａｒの長手方向において均等に配置されていてもよい。図１０（Ｂ）に示す例では、同じ寸法を有する複数の第１トレンチコンタクト部１５ａが、同じ間隔で配置される。
【００７０】
図１０（Ｃ）は、第１トレンチコンタクト部領域１５ａｒの第３の形態の平面図である。複数の第１トレンチコンタクト部１５ａのそれぞれは、異なる形状又は寸法を有していてもよい。また、複数の第１トレンチコンタクト部１５ａは、第１トレンチコンタクト部領域１５ａｒの長手方向において不均等に配置されていてもよい。
【００７１】
図８に示すように、複数の第２トレンチコンタクト部１５ｂは、ｙ軸方向に間隔をあけて配置される。複数の第２トレンチコンタクト部１５ｂ及び隣接する第２トレンチコンタクト部１５ｂ同士の間の部分は、第２トレンチコンタクト部領域１５ｂｒを形成する。
【００７２】
複数の第２トレンチコンタクト部１５ｂは、第１ｐ型領域１３内に設けられた複数の溝内に、例えば、アルミニウム又はアルミニウムを主成分とする合金等の導電体が充填されて形成される。
【００７３】
第２トレンチコンタクト部１５ｂ上に位置するソース電極２３の部分は、複数の第２トレンチコンタクト部１５ｂに設けられた複数の溝内に充填されたそれぞれの導電体を電気的に接続する導電体層として働く。
【００７４】
隣接する第２トレンチコンタクト部１５ｂ同士は離間しているので、耐圧領域１０ｂ側から活性領域１０ａ側に向かって移動するキャリアは、隣接する第２トレンチコンタクト部１５ｂ同士の間を移動可能である。
【００７５】
図８に示すように、第１トレンチコンタクト１５ａと、第２トレンチコンタクト部１５ｂとは、互い違いになるように配置される。具体的には、第１トレンチコンタクト部１５ａのｙ軸方向の位置と、第２トレンチコンタクト部１５ｂのｙ軸方向の位置とが重ならないように配置されていることが望ましいが、重なっている箇所があってもよい。
【００７６】
これにより、第１トレンチコンタクト部１５ａ側から移動してきたキャリアの一部は、第２トレンチコンタクト部１５ｂを介してソース電極２３へ移動し易くなる。
【００７７】
第２トレンチコンタクト部領域１５ｂｒのｙ軸方向の長さに対して、複数の第２トレンチコンタクト部１５ｂのそれぞれの長さを合計した合計長さの割合は、２５％〜５０％の範囲にあることが好ましい。合計長さの割合が２５％以上であることにより、第１ｐ型領域１３内のキャリアを、ソース電極へ十分に移動させることができる。また、合計長さの割合が５０％以下であることにより、耐圧領域１０ｂ側から活性領域１０ａ側へ向かって移動するキャリアは、第３トレンチコンタクト部１５ｃ側へ移動することを妨げられない。
【００７８】
第２トレンチコンタクト部１５ｂの幅、長さ又は深さは、第１トレンチコンタクト部１５ａと同じでもよいし、異なっていてもよい。
【００７９】
また、図１０（Ａ）〜図１０（Ｃ）を参照した第１トレンチコンタクト部領域１５ａｒに対する説明は、第２トレンチコンタクト部領域１５ｂｒに対して適宜適用される。
【００８０】
図８に示すように、第３トレンチコンタクト部１５ｃは、ｙ軸方向に連続的に伸びるように配置される。これにより、隣接する第２トレンチコンタクト部１５ｂ間を抜けて第３トレンチコンタクト部１５ｃ側へ移動したキャリアは、主に第３トレンチコンタクト部１５ｃを介してソース電極２３へ移動するようになされている。
【００８１】
第３トレンチコンタクト部１５ｃは、第１ｐ型領域１３内に設けられた溝内に、例えば、アルミニウム又はアルミニウムを主成分とする合金等の導電体が充填されて形成される。
【００８２】
図７及び図８に示すように、第１トレンチコンタクト部領域１５ａｒと第２トレンチコンタクト部領域１５ｂｒとの間の第１ｐ型領域１３内には、第１ｐ型領域１３よりも低い抵抗率を有し、複数の第１トレンチコンタクト部１５ａと複数の第２トレンチコンタクト部１５ｂとを電気的に接続する第１ｐ+型導電接続領域１６ａが配置される。第１ｐ+型導電接続領域１６ａは、隣接する第１トレンチコンタクト部１５ａ間にも配置される。
【００８３】
第１ｐ+型導電接続領域１６ａは、第１トレンチコンタクト部領域１５ａｒと第２トレンチコンタクト部領域１５ｂｒとの間において、第１トレンチコンタクト部１５ａと隣接しない部分に配置されることが好ましい。これにより、耐圧領域１０ｂ側から活性領域１０ａ側へ流れてきたキャリアを、第２トレンチコンタクト部領域１５ｂｒ側へ移動させることが促進される。
【００８４】
特に、第１ｐ+型導電接続領域１６ａは、第１トレンチコンタクト部領域１５ａｒの長手方向の全体にわたって、第１トレンチコンタクト部領域１５ａｒと第２トレンチコンタクト部領域１５ｂｒとの間の第１ｐ型領域１３内に配置されることが好ましい。
【００８５】
第１ｐ+型導電接続領域１６ａの深さは、第１トレンチコンタクト部１５ａ及び第２トレンチコンタクト部１５ｂの深さよりも浅いことが好ましい。
【００８６】
第１ｐ+型導電接続領域１６ａは、第１ｐ型領域１３よりも高い不純物濃度で、例えばホウ素又はアルミニウムがシリコンのエピタキシャル層に添加されて形成され得る。
【００８７】
第１ｐ＋導電接続領域１６ａのシート抵抗は、第１ｐ型領域１３よりも２桁以上小さいことが好ましい。例えば、第１ｐ型領域１３の不純物濃度を、５×１０１５〜１×１０１７ｃｍ−３とすると、第１ｐ＋導電接続領域１６ａの不純物濃度は、１×１０１８〜１×１０２０ｃｍ−３とすることができる。
【００８８】
同様に、第２トレンチコンタクト部領域１５ｂｒと第３トレンチコンタクト部１５ｃとの間の第１ｐ型領域１３内には、第１ｐ型領域１３よりも低い抵抗率を有し、複数の第２トレンチコンタクト部１５ｂと第３トレンチコンタクト部１５ｃとを電気的に接続する第２ｐ+導電接続領域１６ｂが配置される。第２ｐ+型導電接続領域１６ｂは、隣接する第２トレンチコンタクト部１５ｂの間にも配置される。
【００８９】
第１ｐ+型導電接続領域１６ａの不純物濃度は、第２ｐ+導電接続領域１６ｂと同じでもよいし、異なっていてもよい。例えば、第１ｐ+型導電接続領域１６ａの不純物濃度を、第２ｐ+型導電接続領域１６ｂよりも高くして、第１トレンチコンタクト部１５ａと第２トレンチコンタクト部１５ｂとの間におけるキャリアの移動を促進してもよい。
【００９０】
また、第１ｐ+型導電接続領域１６ａの深さは、第２ｐ+導電接続領域１６ｂと同じでもよいし、異なっていてもよい。例えば、第１ｐ+型導電接続領域１６ａの深さを、第２ｐ+型導電接続領域１６ｂよりも深くして、第１トレンチコンタクト部１５ａと第２トレンチコンタクト部１５ｂとの間におけるキャリアの移動を促進してもよい。
【００９１】
また、上述した第１ｐ+型導電接続領域１６ａに対する説明は、第２ｐ+型導電接続領域１６ｂに対しても適宜適用される。半導体装置１０では、第１ｐ+型導電接続領域１６ａ及び第２ｐ+型導電接続領域１６ｂは一体に形成される。
【００９２】
第１トレンチコンタクト部１５ａの先端（裏面側の端）には、第２導電型の第１ｐ+型領域１７ａが配置される。同様に、第２トレンチコンタクト部１５ｂの先端には、第２導電型の第２ｐ+型領域１７ｂが配置され、第３トレンチコンタクト部１５ｃの先端には、第２導電型の第３ｐ+型領域１７ｃが配置される。第１トレンチコンタクト部１５ａの先端とは、トレンチコンタクト部のトレンチ（溝）の底部を示す。
【００９３】
第１ｐ+型領域１７ａ、第２ｐ+型領域１７ｂ及び第３ｐ+型領域１７ｃは、第１ｐ型領域１３よりも高い不純物濃度で、例えばホウ素又はアルミニウムがシリコンのエピタキシャル層に添加されて形成され得る。また、第１ｐ+型領域１７ａ、第２ｐ+型領域１７ｂ及び第３ｐ+型領域１７ｃは、第１ｐ+型導電接続領域１６ａ及び第２ｐ+型導電接続領域１６ｂと同じ不純物濃度であってもよい。
【００９４】
第１ｐ+型領域１７ａは、第１ｐ型領域１３と第１トレンチコンタクト部１５ａとの間の電気抵抗を低減する。同様に、第２ｐ+型領域１７ｂは、第１ｐ型領域１３と第２トレンチコンタクト部１５ｂとの間の電気抵抗を低減し、第３ｐ+型領域１７ｃは、第１ｐ型領域１３と第３トレンチコンタクト部１５ｃとの間の電気抵抗を低減する。
【００９５】
また、半導体装置１０は、ｙ軸方向（図６参照）に連続的に伸びるように配置される第４トレンチコンタクト部１５ｄを備える。第４トレンチコンタクト部１５ｄは、ｎ型ソース領域１９の中央を貫通して、ｐ型ベース領域１８まで到達するように配置される。第４トレンチコンタクト部１５ｄの先端には、第４ｐ+型領域１７ｄが配置される。第４トレンチコンタクト部１５ｄの先端とは、トレンチコンタクト部のトレンチ（溝）の底部を示し、トレンチ（溝）内には導電体が埋め込まれている。第４トレンチコンタクト部１５ｄのトレンチ（溝）内に埋め込まれている導電体は、ソース電極２３と一体に形成されており、ソース電極２３と電気的に接続している。
【００９６】
ｎ型ソース領域１９は、第４トレンチコンタクト部１５ｄのトレンチ（溝）内に設けられた導電体を介して、ソース電極２３と電気的に接続する。
【００９７】
第４ｐ+型領域１７ｄは、ｐ型ベース領域１８よりも高い不純物濃度で、例えばホウ素又はアルミニウムがシリコンのエピタキシャル層に添加されて形成され得る。第４ｐ+型領域１７ｄは、ｐ型ベース領域１８と第４トレンチコンタクト部１５ｄとの間の電気抵抗を低減する。
【００９８】
また、図９に示すように、半導体装置１０の耐圧領域１０ｂには、ゲートランナ２５と、ゲート電極２１とを電気的に接続する第５トレンチコンタクト部１５ｅが配置される。第５トレンチコンタクト部１５ｅの先端には、第５ｐ+型領域１７ｅが配置される。第５トレンチコンタクト部１５ｅの先端とは、トレンチコンタクト部のトレンチ（溝）の底部を示し、トレンチ（溝）内には導電体が埋め込まれている。
【００９９】
第５ｐ+型領域１７ｅは、第２ｐ型領域１４よりも高い不純物濃度で、例えばホウ素又はアルミニウムがシリコンのエピタキシャル層に添加されて形成され得る。第５ｐ+型領域１７ｅは、第２ｐ型領域１４と第５トレンチコンタクト部１５ｅとの間の電気抵抗を低減する。第１ｐ型領域１３は、第５ｐ+型領域１７ｅと重ならないように幅が狭められている。
【０１００】
更に、図７に示すように、半導体装置１０の耐圧領域１０ｂには、ｙ軸方向（図６参照）に連続的に伸びるように配置される第６トレンチコンタクト部１５ｆが配置される。第６トレンチコンタクト部１５ｆは、フィールドプレート２６と一体に形成されており、フィールドプレート２６と電気的に接続している。
【０１０１】
第６トレンチコンタクト部１５ｆの先端には、第６ｐ+型領域１７ｆが配置される。第６トレンチコンタクト部１５ｆの先端とは、トレンチコンタクト部のトレンチ（溝）の底部を示し、トレンチ（溝）内には導電体が埋め込まれている。第６ｐ+型領域１７ｆは、第３ｐ型領域２７よりも高い不純物濃度で、例えばホウ素又はアルミニウムがシリコンのエピタキシャル層に添加されて形成され得る。第６ｐ+型領域１７ｆは、第３ｐ型領域２７と第６トレンチコンタクト部１５ｆとの間の電気抵抗を低減する。
【０１０２】
ｎ+型シリコン基板１１及びｎ-型ドリフト層１２と、ｐ型ベース領域１８と、ｎ型ソース領域１９と、ゲート酸化膜２０及びゲート電極２１は、ｙ軸方向に伸びるＭＯＳＦＥＴを形成する。
【０１０３】
活性領域１０ａには、上述したＭＯＳＦＥＴがｘ軸方向に周期的に配置される。活性終端部１０ｃは、活性領域１０ａ内において、複数のＭＯＳＦＥＴがｘ軸方向に周期的に配置される素子領域と、耐圧領域１０ｂとの間に位置する。
【０１０４】
半導体装置１０の動作時には、ゲートランナ２５及び第５トレンチコンタクト部１５ｅを介して、ゲート電極２１に対してゲート電圧が印加される。また、ソース電極２３及び第４トレンチコンタクト部１５ｄを介して、ｎ型ソース領域１９に対してソース電圧が印加される。更に、ドレイン電極２４を介して、ｎ+シリコン基板１１に対してドレイン電圧が印加される。ＭＯＳＦＥＴのオン及びオフの動作は、ゲート電極２１に対するゲート電圧の印加により制御される。
【０１０５】
フィールドプレート２６及び第６トレンチコンタクト部１５ｆを介して、第３ｐ型領域２７に対しては、例えばドレイン電圧と同じ電圧が印加され得る。
【０１０６】
半導体装置１０では、半導体素子のオン時又はオフ時に活性領域１０ａの最外周部に高い電界が発生しやすい。耐圧領域１０ｂは、活性領域１０ａの最外周部に生じるような電界を緩和する。また、活性終端部１０ｃも、発生する電界を緩和するように働く。
【０１０７】
耐圧領域１０ｂのゲートランナ２５は、活性領域１０ａのソース電極２３に対して離間して配置される。耐圧領域１０ｂのゲートランナ２５及びフィールドプレート２６は、ソース電極２３とは電気的に絶縁されている。耐圧領域１０ｂにおけるｎ-型ドリフト層１２、第３ｐ型領域２７に対しては、半導体装置１０の表面側に配置されるソース電極２３及びゲート電極２１からの電圧（半導体素子の動作を制御する電圧）は直接印加されない。
【０１０８】
半導体装置１００のオフ時には、第１ｐ型領域１３と、第２ｐ型領域１４と、ｐ型ベース領域１１８と、第３ｐ型領域２７を含むｐ型領域と、ｎ-型ドリフト層１２とのｐｎ接合領域に空乏層が形成され得る。
【０１０９】
空乏層内に蓄積されたキャリアは、第１ｐ+型領域１７ａ〜第６ｐ+型領域１７ｆ及び第１トレンチコンタクト部１５ａ〜第６トレンチコンタクト部１５ｆを介して、ソース電極２３又はフィールドプレート２６へ移動可能である。これにより、半導体装置１０のオフ時に、寄生バイポーラ動作が生じることが抑制されるので、アバランシェ崩壊の耐量が向上する。
【０１１０】
ここで、誘導負荷又はリカバリ電流で生じるキャリアは、活性領域１０ａにおける耐圧領域１０ｂ側の端部である活性終端部１０ｃに集中する。
【０１１１】
そこで、半導体装置１０の活性終端部１０ｃには、複数の第１トレンチコンタクト部１５ａ、複数の第２トレンチコンタクト部１５ｂ及び第３トレンチコンタクト部１５ｃが配置されており、大きな電流をソース電極２３へ導電可能となっている。
【０１１２】
更に説明すると、半導体装置１０の動作のオン時には、オフ時に形成されていた空乏層の幅が減少することにともなって、図８に示すように、活性終端部１０ｃにおける表面側の空乏層内に蓄積されていたキャリアが、第１トレンチコンタクト部１５ａ〜第３トレンチコンタクト部１５ｃを介して、ソース電極２３へ引き込まれる。同様に、裏面側の空乏層内に蓄積されていたキャリアは、ドレイン電極２４へ引き込まれる。
【０１１３】
半導体装置１０では、最も耐圧領域１０ｂ側に位置する第１トレンチコンタクト部領域１５ａｒは、互いに離れて配置される複数の第１トレンチコンタクト部１５ａを有するので、耐圧領域１０ｂ側から活性領域１０ａ側へ流れてきたキャリアが、第２トレンチコンタクト部領域１５ｂｒ側へ移動することを容易にする。また、第２トレンチコンタクト部領域１５ｂｒも、互いに離れて配置される複数の第２トレンチコンタクト部１５ｂを有するので、第１トレンチコンタクト部１５ａ側から流れてきたキャリアを第３トレンチコンタクト部１５ｃ側へ移動することを容易にする。耐圧領域１０ｂ側から活性領域１０ａ側へ流れてきたキャリアは、複数の第１トレンチコンタクト部１５ａ、複数の第２トレンチコンタクト部１５ｂ及び第３トレンチコンタクト部１５ｃ側を介して、ソース電極２３へ移動する。
【０１１４】
これにより、耐圧領域１０ｂ側から活性領域１０ａ側へ流れてきたキャリアが、第１トレンチコンタクト部１５ａ又は第２トレンチコンタクト部１５ｂへ集中しないようになされるので、第１トレンチコンタクト部１５ａ又は第２トレンチコンタクト部１５ｂが加熱することが防止される。
【０１１５】
上述した本実施形態の半導体装置によれば、耐圧領域１０ｂ側から活性領域１０ａ側へ流れてきたキャリアは、第１トレンチコンタクト部１５ａ又は第２トレンチコンタクト部１５ｂへ集中することが抑制されるので、誘導負荷及びリカバリ電流に対する耐量が向上する。
【０１１６】
なお、上述した第１実施形態では、活性終端部１０ｃにおいて、第１トレンチコンタクト部１５ａと第２トレンチコンタクト部１５ｂとの間に第１ｐ+型導電接続領域１６ａが配置され、且つ第２トレンチコンタクト部１５ｂと第３トレンチコンタクト部１５ｃとの間に第２ｐ+型導電接続領域１６ｂが配置されていたが、この第２ｐ+型導電接続領域１６ｂは配置されていなくてもよい。
【０１１７】
次に、上述した半導体装置の他の実施形態を、図１１〜図１３を参照しながら以下に説明する。他の実施形態について特に説明しない点については、上述の第１実施形態に関して詳述した説明が適宜適用される。また、同一の構成要素には同一の符号を付してある。
【０１１８】
図１１は、本明細書に開示する半導体装置の第２実施形態の断面図である。図１１は、上述した第１実施形態の図７に対応する断面図である。
【０１１９】
本実施形態の半導体装置は、トレンチ型のゲート電極２１ａを有している点が、上述した第１実施形態とは異なっている。ゲート電極２１ａは、ｐ型ベース領域１８を貫通して、ｎ-型ドリフト層１２まで伸びるように配置される。ゲート電極２１ａの側面及び底面を覆うようにゲート酸化膜２０ａが配置される。
【０１２０】
また、活性終端部１０ｃには、複数の第１トレンチコンタクト部１５ａ及び第３トレンチコンタクト部１５ｃが、第２ｐ型領域１４内に配置されている。なお、活性終端部１０ｃには、上述した第１実施形態と同様に複数の第２トレンチコンタクト部１５ｂを設けてもよい。
【０１２１】
第１ｐ型領域１３は、第２ｐ型領域１４内において、複数の第１トレンチコンタクト部１５ａ及び第１ｐ+型領域１７ａを含むように配置される。
【０１２２】
ｐ型ベース領域１８は、第３トレンチコンタクト部１５ｃ及び第３ｐ+型領域１７ｃを含み、且つ、第２ｐ型領域１４と一部が重なるように耐圧領域１０ｂ側へ向かって伸びている。なお、トレンチ型のゲート電極２１ａを備える場合は、第１トレンチコンタクト部１５ａの耐圧領域１０ｂ側にある層間絶縁膜２２の下部にゲート電極２１（ゲート電位を有するポリシリコン）とゲート絶縁膜２０とが配置される。ゲート電極２１は、トレンチ型のゲート電極２１ａと同時に形成される。トレンチ型のゲート電極２１ａとゲート電極２１は電気的に接続する（不図示）。また、ゲート電極２１とゲートランナ２５は電気的に接続する（不図示）。
【０１２３】
複数の第１トレンチコンタクト部１５ａは、上述した第１実施形態と同様に、ｙ軸方向に伸びるように互いに離れて配置される。
【０１２４】
第３トレンチコンタクト部１５ｃは、上述した第１実施形態と同様に、ｙ軸方向（図６参照）に連続的に伸びるように配置される。
【０１２５】
複数の第１トレンチコンタクト部１５ａと第３トレンチコンタクト部１５ｃとの間の第２ｐ型領域１４内には、第２ｐ型領域１４よりも低い抵抗率を有し、複数の第１トレンチコンタクト部１５ａと第３トレンチコンタクト部１５ｃとを電気的に接続するｐ+型導電接続領域１６ｃが配置される。
【０１２６】
ｐ+型導電接続領域１６ｃは、第２ｐ型領域１４よりも高い不純物濃度で、例えばホウ素又はアルミニウムがシリコンのエピタキシャル層に添加されて形成され得る。
【０１２７】
上述した本実施形態の半導体装置によれば、上述した第１実施形態と同様の効果が得られる。
【０１２８】
図１２は、本明細書に開示する半導体装置の第３実施形態の断面図である。
【０１２９】
図１２は、上述した第１実施形態の図７に対応する断面図である。
【０１３０】
本実施形態の半導体装置１０の活性終端部１０ｃには、複数の第１トレンチコンタクト部１５ａ及び第３トレンチコンタクト部１５ｃが、第１ｐ型領域１３内に配置されており、第２トレンチコンタクト部が配置されない点が、上述した第１実施形態とは異なっている。また、ｎ-型ドリフト層１２には、第１導電型のｎ型カラム３０と第２導電型のｐ型カラム３１とがｘ軸方向に沿って交互に繰り返して配置される並列ｐｎ構造を有する点が、上述した第１実施形態とは異なっている。
【０１３１】
複数の第１トレンチコンタクト部１５ａと第３トレンチコンタクト部１５ｃとの間の第２ｐ型領域１４内には、第２ｐ型領域１４よりも低い抵抗率を有し、第１トレンチコンタクト部１５ａと第３トレンチコンタクト部１５ｃとを電気的に接続するｐ+型導電接続領域１６ｄが配置される。なお、活性終端部１０ｃには、上述した第１実施形態と同様に複数の第２トレンチコンタクト部１５ｂを設けてもよい。
【０１３２】
ｐ+型導電接続領域１６ｄは、第１ｐ型領域１３よりも高い不純物濃度で、例えばホウ素又はアルミニウムがシリコンのエピタキシャル層に添加されて形成され得る。
【０１３３】
ｎ型カラム３０及びｐ型カラム３１は、半導体装置１０の裏面側から表面側に向かって伸びるように配置される。
【０１３４】
また、ｎ型カラム３０及びｐ型カラム３１は、ｙ軸方向（図６参照）の伸びるように配置される。
【０１３５】
ｎ型カラム３０は、ゲート電極２１の下に配置されることが好ましい。また、ｐ型カラム３１は、ｐ型ベース領域１８の下に配置されることが好ましい。
【０１３６】
ｎ型カラム３０は、ｎ-型ドリフト層１２よりも高い不純物濃度で、例えばりん又はヒ素がシリコンのエピタキシャル層に添加されて形成され得る。
【０１３７】
ｐ型カラム３１は、ｎ型カラム３０と同程度の不純物濃度で、例えばホウ素又はアルミニウムがシリコンのエピタキシャル層に添加されて形成され得る。
【０１３８】
半導体装置１０のオフ時に、空乏層が並列ｐｎ構造内の各カラム間のｐｎ接合から拡がる際には、並列ｐｎ構造の各カラム内が低い電圧ですべて空乏化されるので、半導体装置１０は、低オン抵抗と共に、高耐圧化が得られる。
【０１３９】
また、上述した本実施形態の半導体装置によれば、上述した第１実施形態と同様の効果が得られる。
【０１４０】
図１３は、本明細書に開示する半導体装置の第４実施形態の断面図である。図１３は、上述した第１実施形態の図７に対応する断面図である。
【０１４１】
本実施形態の半導体装置１０は、半導体素子としてのＩＧＢＴ（Insulated Gate Bipolar Transistor）を有する。
【０１４２】
第２導電型のｐ型コレクタ領域３２及びｎ-型ドリフト層１２と、ｐ型ベース領域１８と、ｎ型エミッタ領域１９ａと、ゲート酸化膜２０ａ及びゲート電極２１ａは、ｙ軸方向（図６参照）に伸びるＩＧＢＴを形成する。ｐ型コレクタ領域３２は、ｎ-型ドリフト層１２をシリコン基板として、第２導電型の極性を与える不純物、例えばホウ素又はアルミニウムがシリコンのエピタキシャル層に添加されて形成され得る。または、ｐ型コレクタ領域３２はシリコン基板として、例えばりん、又はヒ素が添加されたシリコンのエピタキシャル層をシリコン基板上に積層してｎ-型ドリフト層１２を形成され得る。
【０１４３】
ｎ型エミッタ領域１９ａには、第４トレンチコンタクト部１５ｄを介して、エミッタ電極２３ａから電圧が印加される。
【０１４４】
ｐ型コレクタ領域３２には、コレクタ電極３３から電圧が印加される。半導体装置１０のその他の構成は、上述した第２実施形態と同様である。なお、トレンチ型のゲート電極２１ａを備える場合は、第１トレンチコンタクト部１５ａの耐圧領域１０ｂ側にある層間絶縁膜２２の下部にゲート電極２１（ゲート電位を有するポリシリコン）とゲート絶縁膜２０とが配置される。ゲート電極２１は、トレンチ型のゲート電極２１ａと同時に形成される。トレンチ型のゲート電極２１ａとゲート電極２１は電気的に接続する（不図示）。また、ゲート電極２１とゲートランナ２５は電気的に接続する（不図示）。
【０１４５】
上述した本実施形態の半導体装置によれば、上述した第１実施形態と同様の効果が得られる。
【０１４６】
次に、本明細書に開示する半導体装置の製造方法の好ましい一実施形態を、図１４〜図２０を参照しながら、以下に説明する。
【０１４７】
本実施形態の半導体装置の製造方法は、上述した第１実施形態の半導体装置の要部を形成することを説明する。
【０１４８】
まず、図１４に示すように、ｎ+型シリコン基板１１と、ｎ+型シリコン基板１１上に配置されるｎ-型ドリフト層１２とを有する基板構造体Ｓが準備される。図中には、基板構造体Ｓが半導体装置となった将来において、活性領域１０ａ、耐圧領域１０ｂ及び活性終端部１０ｃとなる領域を図示している。以下の説明では、基板構造体Ｓの領域を表す際には、便宜上、活性領域１０ａ、耐圧領域１０ｂ又は活性終端部１０ｃという表現を用いることにする。
【０１４９】
次に、図１５に示すように、耐圧領域１０ｂから活性領域１０ａに跨るように、第２ｐ型領域１４がｎ-型ドリフト層１２の表面側に選択的に形成される。第２ｐ型領域１４は、例えば、ホウ素又はアルミニウム等の第２導電型の極性を与える不純物が、ｎ-型ドリフト層１２の表面から所定の深さまでイオン注入され、熱処理されて形成され得る。
【０１５０】
そして、基板構造体Ｓにおけるｎ-型ドリフト層１２上に、ゲート酸化膜２０Ｌ及びゲート電極層２１Ｌが形成される。
【０１５１】
次に、図１６に示すように、リソグラフィ技術を用いて、ゲート酸化膜２０Ｌ及びゲート電極層２１Ｌがパターニングされて、個々のゲート電極２１ａ、２１ｂ、２１ｃ、２１ｄが形成される。個々のゲート電極２１ａ、２１ｂ、２１ｃ、２１ｄとｎ-型ドリフト層１２との間には、ゲート酸化膜２０が残される。
【０１５２】
次に、図１７に示すように、第１ｐ型領域１３、ｐ型ベース領域１８及び第３ｐ型領域２７が、ｎ-型ドリフト層１２の表面側に選択的に形成される。第１ｐ型領域１３、ｐ型ベース領域１８及び第３ｐ型領域２７は、例えば、ホウ素又はアルミニウム等の第２導電型の極性を与える不純物が、ｎ-型ドリフト層１２の表面から所定の深さまでイオン注入され、熱処理されて形成され得る。図１７では、第１ｐ型領域１３の裏面側は直線的な形状で示されているが、ゲート電極２１ａ、２１ｂの下方では、不純物の注入量が少なくなるので、ゲート電極２１ａ、２１ｂに覆われていない所よりも浅くなる場合がある。
【０１５３】
そして、ｎ型ソース領域１９が、ｎ-型ドリフト層１２の表面側に選択的に形成される。ｎ型ソース領域１９は、例えば、りん又はヒ素等の第１導電型の極性を与える不純物が、ｎ-型ドリフト層１２の表面から所定の深さまでイオン注入され、熱処理されて形成され得る。
【０１５４】
次に、図１８に示すように、ｎ-型ドリフト層１２上に層間絶縁膜２２が形成される。そして、層間絶縁膜２２上に、レジスト膜４０が形成される。レジスト膜４０は、開口部４１ａ、４１ｂ、４１ｃを有する。開口部４１ａ、４１ｂ、４１ｃからは層間絶縁膜２２が露出している。
【０１５５】
次に、図１９に示すように、ドライエッチング技術を用いて、開口部４１ａから露出している層間絶縁膜２２がエッチングされた後、更に、第３ｐ型領域２７がエッチングされて、溝５０ｆが形成される。同様に、開口部４１ｂから露出している層間絶縁膜２２がエッチングされた後、更に、ゲート電極２１ａ、２１ｂ及びゲート酸化膜２０に覆われていない第１ｐ型領域１３がエッチングされて、溝５０ａ、５０ｂ、５０ｃが形成される。同様に、開口部４１ｃから露出している層間絶縁膜２２がエッチングされた後、更に、ｎ型ソース領域１９及びｐ型ベース領域１８がエッチングされて、溝５０ｄが形成される。そして、層間絶縁膜２２上に残っているレジスト膜４０が取り除かれる。
【０１５６】
ゲート電極２１ａ、２１ｂ及びゲート酸化膜２０は、溝５０ａ、５０ｂ、５０ｃが形成される際にマスクとして働くので、ゲート電極２１ａ、２１ｂ及びゲート酸化膜２０の下に位置する第１ｐ型領域１３がエッチングされることが防止される。
【０１５７】
図１９では、溝５０ａ、５０ｂ、５０ｃが形成された時点において、ゲート電極２１ａ、２１ｂの下に位置している及びゲート酸化膜２０が残されているが、ゲート酸化膜２０はエッチングにより除去されていてもよい。
【０１５８】
図２０は、図１９のＣ３−Ｃ３’線部分平面図である。活性終端部１０ｃには、ｙ軸方向（図６参照）に伸びるように互いに離れて配置される複数の溝５０ａと、複数の溝５０ａに対して耐圧領域１０ｂとは反対側に且つ複数の溝５０ａとは間隔をあけて、ｙ軸方向に伸びる複数の溝５０ｂが形成される。
【０１５９】
また、活性終端部１０ｃには、複数の溝５０ｂに対して耐圧領域１０ｂとは反対側に且つ複数の溝５０ｂとは間隔をあけて、ｙ軸方向に伸びる溝５０ｃが形成される。
【０１６０】
更に、活性領域１０ａには、ｙ軸方向に連続的に伸びる溝５０ｄが形成され、耐圧領域１０ｂには、ｙ軸方向に連続的に伸びる溝５０ｆが形成される。
【０１６１】
次に、図７に示すように、第１ｐ+型領域１７ａ〜第６ｐ+型領域１７ｆ、第１ｐ+型導電接続領域１６ａ及び第２ｐ+型導電接続領域１６ｂが形成される。第１ｐ+型領域１７ａ〜第３ｐ+型領域１７ｃは、例えば、ホウ素又はアルミニウム等の第２導電型の極性を与える不純物が、溝５０ａ〜５０ｃの底面から所定の深さまでイオン注入され、熱処理されて形成され得る。第１ｐ+型導電接続領域１６ａは、第１ｐ+型領域１７ａ〜第３ｐ+型領域１７ｃと共に、例えば、ホウ素又はアルミニウム等の第２導電型の極性を与える不純物が、複数の溝５０ａから複数の溝５０ｂまでわたるように、第１ｐ型領域１３の表面から所定の深さまでイオン注入され、熱処理されて形成され得る。第２ｐ+型導電接続領域１６ｂは、第１ｐ+型導電接続領域１６ａと共に、例えば、ホウ素又はアルミニウム等の第２導電型の極性を与える不純物が、複数の溝５０ｂから溝５０ｃまでわたるように、第１ｐ型領域１３の表面から所定の深さまでイオン注入され、熱処理されて形成され得る。
【０１６２】
第４ｐ+型領域１７ｄは、例えば、ホウ素又はアルミニウム等の第２導電型の極性を与える不純物が、溝５０ｄの底面から所定の深さまでイオン注入され、熱処理されて形成され得る。第６ｐ+型領域１７ｆは、例えば、ホウ素又はアルミニウム等の第２導電型の極性を与える不純物が、溝５０ｆの底面から所定の深さまでイオン注入され、熱処理されて形成され得る。なお、図示していないが、第５ｐ+型領域１７ｅも同様に形成される。
【０１６３】
本実施形態では、第１ｐ+型領域１７ａ〜第６ｐ+型領域１７ｆ、第１ｐ+型導電接続領域１６ａ及び第２ｐ+型導電接続領域１６ｂは、同時に形成される。
【０１６４】
そして、複数の溝５０ａに導電体が充填されて、複数の第１トレンチコンタクト部１５ａが形成され、複数の溝５０ｂに導電体が充填されて、複数の第２トレンチコンタクト部１５ｂが形成される。同様に、導電体が、溝５０ｃ、溝５０ｄ及び溝５０ｆの内部に充填されて、第３トレンチコンタクト部１５ｃ〜第６トレンチコンタクト部１５ｆが形成される。第１トレンチコンタクト部１５ａ〜第６トレンチコンタクト部１５ｆは、例えば、アルミニウム又はアルミニウムを主成分とする合金等が、スパッリング法を用いて溝内に充填されて形成される。
【０１６５】
なお、複数の溝５０ａ、複数の溝５０ｂ、溝５０ｃ、溝５０ｄ及び溝５０ｆの内部にバリアメタル層を形成した後、タングステン等のプラグメタルを複数の溝５０ａ、複数の溝５０ｂ、溝５０ｃ、溝５０ｄ及び溝５０ｆの内部に充填して、第１トレンチコンタクト部１５ａ〜第６トレンチコンタクト部１５ｆを形成してもよい。これにより、アスペクト比の高い溝の内部にも導電体をすきまが生じないように充填できる。
【０１６６】
そして、活性領域１０ａには、ソース電極２３が形成され、耐圧領域１０ｂには、ゲートランナ２５及びフィールドプレート２６が形成される。
【０１６７】
ソース電極２３は、複数の第１トレンチコンタクト部１５ａ同士及び複数の第２トレンチコンタクト部１５ｂ同士を電気的に接続するように、複数の第１トレンチコンタクト部１５ａ及び複数の第２トレンチコンタクト部１５ｂ上に形成される。また、ソース電極２３は、第３トレンチコンタクト部１５ｃ及び第４トレンチコンタクト部１５ｄと電気的に接続するように、第３トレンチコンタクト部１５ｃ及び第４トレンチコンタクト部１５ｄ上に形成される。なお、ソース電極２３は、第１トレンチコンタクト部１５ａ〜第４トレンチコンタクト部１５ｄと同時に形成してもよい。
【０１６８】
ゲートランナ２５は、第５トレンチコンタクト部１５ｅと電気的に接続するように、第５トレンチコンタクト部１５ｅ上に形成される。なお、ゲートランナ２５は、第５トレンチコンタクト部１５ｅと同時に形成してもよい。
【０１６９】
フィールドプレート２６は、第６トレンチコンタクト部１５ｆと電気的に接続するように、第６トレンチコンタクト部１５ｆ上に形成される。なお、フィールドプレート２６は、第６トレンチコンタクト部１５ｆと同時に形成してもよい。
【０１７０】
そして、ドレイン電極２４が、ｎ+型シリコン基板１１の裏面上に形成されて、半導体装置１０が得られる。
【０１７１】
本発明では、上述した実施形態の半導体装置及び半導体装置の製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。
【０１７２】
例えば、上述した半導体装置の実施形態では、活性終端部には、２つ又は３つのトレンチコンタクト部が配置されていたが、トレンチコンタクト部の数はこれに限定されない。活性終端部には、トレンチコンタクト部が、４つ以上配置されていてもよい。
【０１７３】
また、上述した半導体装置の実施形態では、半導体装置はシリコンの基板又はエピタキシャル層を有していたが、半導体装置は、炭化ケイ素の基板又はエピタキシャル層を有していてもよいし、又は、化合物半導体の基板又はエピタキシャル層を有していてもよい。
【０１７４】
上述した半導体装置の製造方法の実施形態では、ゲート電極及びゲート酸化膜をマスクとして、エッチングにより溝が形成されていたが、ゲート電極及びゲート酸化膜とは別体のマスクを用いて溝を形成してもよい。
【符号の説明】
【０１７５】
１０    半導体装置
１１    ｎ+型炭化珪素基板
１２    ｎ-型ドリフト層
１３    第１ｐ型領域
１４    第２ｐ型領域
１５ａ    第１トレンチコンタクト部
１５ａｒ    第１トレンチコンタクト部領域
１５ｂ    第２トレンチコンタクト部
１５ｂｒ    第２トレンチコンタクト部領域
１５ｃ    第３トレンチコンタクト部
１５ｄ    第４トレンチコンタクト部
１５ｅ    第５トレンチコンタクト部
１５ｆ    第６トレンチコンタクト部
１６ａ    第１ｐ+型導電接続領域
１６ｂ    第２ｐ+型導電接続領域
１７ａ    第１ｐ+型領域
１７ｂ    第２ｐ+型領域
１７ｃ    第３ｐ+型領域
１７ｄ    第４ｐ+型領域
１７ｅ    第５ｐ+型領域
１７ｆ    第６ｐ+型領域
１８    ｐ型ベース領域
１９    ｎ型ソース領域
１９ａ    ｎ型エミッタ領域
２０    ゲート酸化膜
２１、２１ａ〜２１ｄ    ゲート電極
２２    層間絶縁膜
２３    ソース電極
２３ａ    エミッタ電極
２４    ドレイン電極
２５    ゲートランナ
２６    フィールドプレート
２７    第３ｐ型領域
２８    ゲート電極パッド
１０ａ    活性領域
１０ｂ    耐圧領域
１０ｃ    活性終端部
３０    ｎ型カラム
３１    ｐ型カラム
３２    ｐ型コレクタ領域
３３    コレクタ電極
４０    レジスト膜
４１ａ〜４１ｃ    開口部
５０ａ〜５０ｆ    溝
Ｓ    基板構造体
【図１】
2020170807.tif 000003
【図２】
2020170807.tif 000004
【図３】
2020170807.tif 000005
【図４】
2020170807.tif 000006
【図５】
2020170807.tif 000007
【図６】
2020170807.tif 000008
【図７】
2020170807.tif 000009
【図８】
2020170807.tif 000010
【図９】
2020170807.tif 000011
【図１０】
2020170807.tif 000012
【図１１】
2020170807.tif 000013
【図１２】
2020170807.tif 000014
【図１３】
2020170807.tif 000015
【図１４】
2020170807.tif 000016
【図１５】
2020170807.tif 000017
【図１６】
2020170807.tif 000018
【図１７】
2020170807.tif 000019
【図１８】
2020170807.tif 000020
【図１９】
2020170807.tif 000021
【図２０】
2020170807.tif 000022