(57)【要約】【課題】ＳＰＡＤ素子の感度特性を向上させること。【解決手段】本開示に係る制御回路は、第１の電源電圧が印加される第１の配線と、第１の電源電圧よりも低い第２の電源電圧が印加される第２の配線と、電流供給部と、第１の耐圧部と、ＳＰＡＤ素子のカソードに接続されるインバータと、第２の耐圧部とを備える。電流供給部は、第１の配線からＳＰＡＤ素子に所定の電流を供給する。第１の耐圧部は、電流供給部の低圧側を第２の電源電圧以上の電圧に保持する。第２の耐圧部は、インバータを第２の電源電圧以下の電圧に保持し、Ｎ型の第１トランジスタとＰ型の第２トランジスタとを有する。第１トランジスタは、ＳＰＡＤ素子のカソードとインバータの入力端子との間に設けられ、ゲートが第２の配線に接続される。第２トランジスタは、第２の配線と第１トランジスタのソースとの間に設けられ、ゲートがインバータの出力端子に接続される。【選択図】図５
2020148537.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧が印加される第１の配線と、
前記第１の電源電圧よりも低い第２の電源電圧が印加される第２の配線と、
前記第１の配線からＳＰＡＤ（Single  Photon  Avalanche  Diode）素子に所定の電流を供給する電流供給部と、
前記電流供給部の低圧側を前記第２の電源電圧以上の電圧に保持する第１の耐圧部と、
前記ＳＰＡＤ素子のカソードに接続されるインバータと、
前記インバータを前記第２の電源電圧以下の電圧に保持する第２の耐圧部と、
を備え、
前記第２の耐圧部は、
前記ＳＰＡＤ素子のカソードと前記インバータの入力端子との間に設けられ、ゲートが前記第２の配線に接続されるＮ型の第１トランジスタと、
前記第２の配線と前記第１トランジスタのソースとの間に設けられ、ゲートが前記インバータの出力端子に接続されるＰ型の第２トランジスタと、
を有する制御回路。
【請求項２】
前記第１の電源電圧は、前記第１トランジスタおよび前記第２トランジスタの耐電圧よりも高く、
前記第２の電源電圧は、前記第１トランジスタおよび前記第２トランジスタの耐電圧よりも低く、
前記第１の電源電圧と前記第２の電源電圧との電位差は、前記第１トランジスタおよび前記第２トランジスタの耐電圧よりも低い
請求項１に記載の制御回路。
【請求項３】
前記電流供給部は、
ソースが前記第１の配線に接続され、ゲートが前記第２の配線に接続され、ドレインが基板電位と同電位であるＰ型の第３トランジスタを有する
請求項１に記載の制御回路。
【請求項４】
イネーブル信号に基づいてＳＰＡＤ素子の動作の実施および停止を行うイネーブル部をさらに備え、
前記イネーブル部は、
前記イネーブル信号に基づいて前記電流供給部の低圧側を前記第２の電源電圧に保持する第１のイネーブル部と、
前記イネーブル信号に基づいて前記インバータの入力端子を接地する第２のイネーブル部と、
を有する請求項１に記載の制御回路。
【請求項５】
被測定物に光を照射する光源と、
前記被測定物から反射される光を受光した際に信号を出力するＳＰＡＤ素子と、
第１の電源電圧が印加される第１の配線と、前記第１の電源電圧よりも低い第２の電源電圧が印加される第２の配線と、前記第１の配線から前記ＳＰＡＤ素子に所定の電流を供給する電流供給部と、前記電流供給部の低圧側を前記第２の電源電圧以上の電圧に保持する第１の耐圧部と、前記ＳＰＡＤ素子のカソードに接続されるインバータと、前記インバータを前記第２の電源電圧以下の電圧に保持する第２の耐圧部と、を備え、前記第２の耐圧部は、前記ＳＰＡＤ素子のカソードと前記インバータの入力端子との間に設けられ、ゲートが前記第２の配線に接続されるＮ型の第１トランジスタと、前記第２の配線と前記第１トランジスタのソースとの間に設けられ、ゲートが前記インバータの出力端子に接続されるＰ型の第２トランジスタと、を有する制御回路と、
を備える測距システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、制御回路および測距システムに関する。
【背景技術】
【０００２】
光を用いて被測定物までの距離を測定する測距方式の一つとして、直接ＴｏＦ(Time  of  Flight)方式と呼ばれる測距手法が知られている。かかる直接ＴｏＦ方式では、光源から射出された光が被測定物により反射された反射光を受光素子により受光し、光が射出されてから反射光として受光されるまでの時間に基づき対象までの距離を計測する（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−０８１２５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記の従来技術では、受光素子として用いられるＳＰＡＤ（Single  Photon  Avalanche  Diode）素子の感度特性を向上させることは困難である。
【０００５】
そこで、本開示では、ＳＰＡＤ素子の感度特性を向上させることができる制御回路および測距システムを提案する。
【課題を解決するための手段】
【０００６】
本開示によれば、制御回路が提供される。制御回路は、第１の配線と、第２の配線と、電流供給部と、第１の耐圧部と、インバータと、第２の耐圧部とを備える。第１の配線には、第１の電源電圧が印加される。第２の配線には、前記第１の電源電圧よりも低い第２の電源電圧が印加される。電流供給部は、前記第１の配線からＳＰＡＤ（Single  Photon  Avalanche  Diode）素子に所定の電流を供給する。第１の耐圧部は、前記電流供給部の低圧側を前記第２の電源電圧以上の電圧に保持する。インバータは、前記ＳＰＡＤ素子のカソードに接続される。第２の耐圧部は、前記インバータを前記第２の電源電圧以下の電圧に保持する。また、前記第２の耐圧部は、Ｎ型の第１トランジスタと、Ｐ型の第２トランジスタとを有する。Ｎ型の第１トランジスタは、前記ＳＰＡＤ素子のカソードと前記インバータの入力端子との間に設けられ、ゲートが前記第２の配線に接続される。Ｐ型の第２トランジスタは、前記第２の配線と前記第１トランジスタのソースとの間に設けられ、ゲートが前記インバータの出力端子に接続される。
【発明の効果】
【０００７】
本開示によれば、ＳＰＡＤ素子の感度特性を向上させることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【０００８】
【図１】本開示の実施形態に適用可能である直接ＴｏＦ方式による測距を模式的に示す図である。
【図２】本開示の実施形態に適用可能である受光部が受光した時刻に基づく一例のヒストグラムを示す図である。
【図３】本開示の実施形態に係る測距装置の構成例を示すブロック図である。
【図４】本開示の実施形態に係る受光部に適用可能であるデバイスの構成の例を示す模式図である。
【図５】本開示の実施形態に係るパルス出力部の構成例を示す回路図である。
【図６】本開示の実施形態においてＳＰＡＤ素子を動作させている場合のパルス出力部の動作をタイミングチャートで示す説明図である。
【図７】本開示の実施形態においてＳＰＡＤ素子の動作を停止させた場合のパルス出力部の動作をタイミングチャートで示す説明図である。
【発明を実施するための形態】
【０００９】
以下に、本開示の各実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
【００１０】
光を用いて被測定物までの距離を測定する測距方式の一つとして、直接ＴｏＦ方式と呼ばれる測距手法が知られている。かかる直接ＴｏＦ方式では、光源から射出された光が被測定物により反射された反射光を受光素子により受光し、光が射出されてから反射光として受光されるまでの時間に基づき対象までの距離を計測する。
【００１１】
しかしながら、上記の従来技術では、受光素子として用いられるＳＰＡＤ素子の感度特性を向上させることは困難である。
【００１２】
なぜなら、ＳＰＡＤ素子の感度特性は、かかるＳＰＡＤ素子のカソードに印加される電圧の値が高いほど向上する一方、印加回路を構成する各種トランジスタの耐電圧よりもＳＰＡＤ素子のカソードに印加される電圧の値を高くすることは困難であるからである。
【００１３】
そこで、上述の問題点を克服し、ＳＰＡＤ素子の感度特性を向上させることができる制御回路および測距システムの実現が期待されている。
【００１４】
［測距方法］
本開示は、光を用いて測距を行う技術に関するものである。そこで、本開示の実施形態の理解を容易とするために、図１および図２を参照しながら、実施形態に適用可能な測距方法について説明する。
【００１５】
図１は、本開示の実施形態に適用可能である直接ＴｏＦ方式による測距を模式的に示す図である。実施形態では、測距方式として直接ＴｏＦ方式を適用する。
【００１６】
かかる直接ＴｏＦ方式は、光源部２からの射出光Ｌ１が被測定物１００により反射した反射光Ｌ２を受光部３により受光し、光の射出タイミングと受光タイミングとの差分の時間に基づき測距を行う方式である。
【００１７】
測距装置１は、光源部２と、受光部３とを備える。測距装置１は、測距システムの一例である。光源部２は、たとえばレーザダイオードである光源４（図３参照）を有し、レーザ光をパルス状に発光するように駆動される。
【００１８】
光源部２からの射出光Ｌ１は、被測定物１００により反射され、反射光Ｌ２として受光部３に受光される。受光部３は、光電変換によって光を電気信号に変換する画素アレイ部６（図３参照）を含み、受光した光に応じた信号を出力する。
【００１９】
ここで、光源部２が発光した時刻（発光タイミング）を時間ｔ0、光源部２からの射出光Ｌ１が被測定物１００により反射された反射光Ｌ２を受光部３が受光した時刻（受光タイミング）を時間ｔ1とする。
【００２０】
定数ｃを光速度（２．９９７９×１０8［ｍ／ｓｅｃ］）とすると、測距装置１と被測定物１００との間の距離Ｄは、次式（１）により計算される。
Ｄ＝(ｃ／２)×(ｔ1−ｔ0)    …（１）
【００２１】
なお、測距装置１は、上述の処理を、複数回繰り返して実行するとよい。また、受光部３は、複数のＳＰＡＤ素子６ａ（図４参照）を有し、各ＳＰＡＤ素子６ａに反射光Ｌ２が受光された各受光タイミングに基づき距離Ｄをそれぞれ算出してもよい。
【００２２】
測距装置１は、発光タイミングの時間ｔ0から受光部３に光が受光された受光タイミングまでの時間ｔm（以下、「受光時間ｔm」とも呼称する。）を階級（ビン(bins)）に基づき分類し、ヒストグラムを生成する。
【００２３】
図２は、本開示の実施形態に適用可能である受光部３が受光した時刻に基づく一例のヒストグラムを示す図である。図２において、横軸はビン、縦軸はビン毎の頻度を示す。ビンは、受光時間ｔmを所定の単位時間ｄ毎に分類したものである。
【００２４】
具体的には、ビン＃０が０≦ｔm＜ｄ、ビン＃１がｄ≦ｔm＜２×ｄ、ビン＃２が２×ｄ≦ｔm＜３×ｄ、…、ビン＃（Ｎ−２）が(Ｎ−２)×ｄ≦ｔm＜(Ｎ−１)×ｄとなる。受光部３の露光時間を時間ｔepとした場合、ｔep＝Ｎ×ｄとなる。
【００２５】
測距装置１は、受光時間ｔmを取得した回数をビンに基づき計数してビン毎の頻度２００を求め、ヒストグラムを生成する。ここで、受光部３は、光源部２からの射出光Ｌ１が反射された反射光Ｌ２以外の光も受光する。
【００２６】
たとえば、対象となる反射光Ｌ２以外の光の例として、測距装置１の周囲の環境光がある。かかる環境光は、受光部３にランダムに入射する光であって、ヒストグラムにおける環境光による環境光成分２０１は、対象となる反射光Ｌ２に対するノイズとなる。
【００２７】
一方、対象となる反射光Ｌ２は、特定の距離に応じて受光される光であって、ヒストグラムにおいてアクティブ光成分２０２として現れる。このアクティブ光成分２０２内のピークの頻度に対応するビンが、被測定物１００の距離Ｄに対応するビンとなる。
【００２８】
測距装置１は、そのビンの代表時間（たとえばビンの中央の時間）を上述した時間ｔ1として取得することで、上述した式（１）に従い、被測定物１００までの距離Ｄを算出することができる。このように、複数の受光結果を用いることで、ランダムなノイズに対して適切な測距が実行可能となる。
【００２９】
［測距装置の構成］
つづいて、実施形態に係る測距装置１の構成について、図３および図４を参照しながら説明する。図３は、本開示の実施形態に係る測距装置１の構成例を示すブロック図である。上述のように、測距装置１は、光源部２と、受光部３とを備える。
【００３０】
光源部２は、光源４と、光源駆動部５とを有する。光源４は、たとえば、垂直共振器面発光レーザ（ＶＣＳＥＬ：Vertical  Cavity  Surface  Emitting  LASER）などのレーザダイオードで構成される。なお、光源４は、ＶＣＳＥＬに限られず、レーザダイオードがライン上に配列されたレーザダイオードアレイなどを用いてもよい。
【００３１】
光源駆動部５は、光源４を駆動する。光源駆動部５は、たとえば、受光部３の制御部８からの発光制御信号に基づき、光源４から所定のタイミングおよびパルス幅を有する射出光Ｌ１が出射されるように光源４を駆動する。
【００３２】
光源駆動部５は、たとえば、ライン上に配列されるレーザダイオードを有する光源４から、レーザ光がラインに垂直の方向にスキャンされるように光源４を駆動することができる。
【００３３】
受光部３は、画素アレイ部６と、パルス出力部７と、制御部８とを有する。
【００３４】
画素アレイ部６は、２次元格子状に配列される複数のＳＰＡＤ素子６ａ（図４参照）を有する。かかるＳＰＡＤ素子６ａは、アバランシ増倍が発生する大きな逆バイアス電圧をカソードに印加することにより、１光子の入射に応じて発生した電子に起因して、内部でアバランシ増倍が生じる。
【００３５】
すなわち、ＳＰＡＤ素子６ａは、１光子の入射に応じて大電流が流れる特性を有する。そして、ＳＰＡＤ素子６ａでは、かかる特性を利用することで、反射光Ｌ２に含まれる１光子の入射を高感度で検知することができる。
【００３６】
画素アレイ部６における複数のＳＰＡＤ素子６ａの動作は、制御部８によって制御される。たとえば、制御部８は、各ＳＰＡＤ素子６ａからの信号の読み出しを、行方向にｎ画素、列方向にｍ画素の、（ｎ×ｍ）個のＳＰＡＤ素子６ａを含むブロック毎に制御することができる。
【００３７】
また、制御部８は、当該ブロックを単位として、各ＳＰＡＤ素子６ａを行方向にスキャンし、さらに行毎に列方向にスキャンして、各ＳＰＡＤ素子６ａから信号を読み出すことができる。
【００３８】
なお、実施形態において、制御部８は、各ＳＰＡＤ素子６ａからそれぞれ単独に信号を読み出してもよい。画素アレイ部６のＳＰＡＤ素子６ａで発生する信号は、パルス出力部７に供給される。
【００３９】
パルス出力部７は、ＳＰＡＤ素子６ａで発生する信号に応じて、所定のパルス信号をデジタル信号として制御部８に出力する。かかるパルス出力部７の詳細については後述する。
【００４０】
制御部８は、たとえば予め組み込まれるプログラムに従い、測距装置１の全体の動作を制御する。たとえば、制御部８は、光源駆動部５を制御することにより、光源４の発光タイミングを制御する。
【００４１】
また、制御部８は、パルス出力部７から出力されるパルス信号に基づいて、図２に示したヒストグラムを生成する。また、制御部８は、生成されたヒストグラムのデータに基づいて所定の演算処理を行い、被測定物１００までの距離Ｄを算出する。
【００４２】
図４は、本開示の実施形態に係る受光部３に適用可能であるデバイスの構成の例を示す模式図である。図４において、受光部３は、それぞれ半導体チップからなる受光チップ３ａとロジックチップ３ｂとが積層されて構成される。なお、図４では、理解の容易のため、受光チップ３ａとロジックチップ３ｂとが分離された状態で示している。
【００４３】
受光チップ３ａには、画素アレイ部６の領域にＳＰＡＤ素子６ａが２次元格子状に配列される。ロジックチップ３ｂには、パルス出力部７と、制御部８とが設けられる。なお、受光チップ３ａおよびロジックチップ３ｂの構成は、図４の例に限定されない。
【００４４】
［パルス出力部の構成および動作］
つづいて、実施形態に係るパルス出力部７の構成および動作について、図５〜図７を参照しながら説明する。図５は、本開示の実施形態に係るパルス出力部７の構成例を示す回路図である。
【００４５】
図５に示すように、パルス出力部７は、第１の配線１０と、第２の配線１１と、電流供給部２０と、イネーブル部３０と、第１の耐圧部４０と、第２の耐圧部５０と、インバータ６０とを備える。また、イネーブル部３０は、第１のイネーブル部３１と、第２のイネーブル部３２とを有する。
【００４６】
第１の配線１０には、第１の電源電圧Ｖｄｄ１が印加される。かかる第１の電源電圧Ｖｄｄ１は、パルス出力部７を構成する各種トランジスタの耐電圧（たとえば、３．３Ｖ）よりも高い電圧（たとえば、５Ｖ）である。
【００４７】
第２の配線１１には、第２の電源電圧Ｖｄｄ２が印加される。かかる第２の電源電圧Ｖｄｄ２は、第１の電源電圧Ｖｄｄ１およびパルス出力部７を構成する各種トランジスタの耐電圧よりも低い電圧（たとえば、２．５Ｖ）である。
【００４８】
なお、第１の電源電圧Ｖｄｄ１および第２の電源電圧Ｖｄｄ２は、上述の例に限られず、第１の電源電圧Ｖｄｄ１が各種トランジスタの耐電圧よりも高い値であり、第２の電源電圧Ｖｄｄ２が各種トランジスタの耐電圧よりも低い値であれば、適宜調整可能である。
【００４９】
さらに、第１の電源電圧Ｖｄｄ１および第２の電源電圧Ｖｄｄ２は、第１の電源電圧Ｖｄｄ１と第２の電源電圧Ｖｄｄ２との電位差が各種トランジスタの耐電圧よりも低い値であれば、適宜調整可能である。
【００５０】
電流供給部２０は、第１の配線１０からＳＰＡＤ素子６ａに所定の電流を供給する。電流供給部２０は、直列に接続されるＰ型トランジスタ２１およびＰ型トランジスタ２２を有する。Ｐ型トランジスタ２１は、第３のトランジスタの一例である。
【００５１】
Ｐ型トランジスタ２１のソースは第１の配線１０に接続され、Ｐ型トランジスタ２１のドレインはＰ型トランジスタ２２のソースに接続され、Ｐ型トランジスタ２１のゲートは第２の配線１１に接続される。また、Ｐ型トランジスタ２１の基板電位は、Ｐ型トランジスタ２１のドレインと同電位である。
【００５２】
Ｐ型トランジスタ２２のソースはＰ型トランジスタ２１のドレインに接続される。Ｐ型トランジスタ２２のドレインは、イネーブル部３０の第１のイネーブル部３１に含まれるＰ型トランジスタ３３のソースに接続される。Ｐ型トランジスタ２２の基板電位は、Ｐ型トランジスタ２２のソースと同電位である。
【００５３】
また、制御部８は、Ｐ型トランジスタ２２のゲートに所定のリファレンス電圧ＶＲＥＦを入力する。これにより、電流供給部２０は、イネーブル部３０の第１のイネーブル部３１と、第１の耐圧部４０と、信号線１２とを介して、リファレンス電圧ＶＲＥＦで制御された所定の電流をＳＰＡＤ素子６ａのカソードに供給する。
【００５４】
なお、信号線１２は、画素アレイ部６の接続部６ｂおよび第２の耐圧部５０のＮ型トランジスタ５１を介して、ＳＰＡＤ素子６ａのカソードとインバータ６０の入力端子との間を接続する。また、ＳＰＡＤ素子６ａのアノードは接地され、インバータ６０の出力端子はノード１３を介して制御部８（図３参照）に接続される。
【００５５】
イネーブル部３０は、外部（たとえば、制御部８）から送られるイネーブル信号に基づいて、ＳＰＡＤ素子６ａの動作の実施および停止を行う。イネーブル部３０の第１のイネーブル部３１は、上チャネルのＰ型トランジスタ３３と、下チャネルのＮ型トランジスタ３４とがＣＭＯＳ回路となって構成される。
【００５６】
そして、第１のイネーブル部３１は、かかるＣＭＯＳ回路にイネーブル信号の一部である第１のイネーブル信号Ｅ１が入力されることにより、ＳＰＡＤ素子６ａの動作の実施および停止を行う。
【００５７】
たとえば、第２の電源電圧Ｖｄｄ２と同じ電圧の第１のイネーブル信号Ｅ１が入力されることにより、Ｐ型トランジスタ３３が導通状態となることから、ＣＭＯＳ回路の出力部であるノード３５が電流供給部２０に接続される。
【００５８】
これにより、電流供給部２０からＳＰＡＤ素子６ａに所定の電流を供給することができることから、第１のイネーブル部３１は、ＳＰＡＤ素子６ａを動作させることができる。そしてこの場合、Ｐ型トランジスタ３３は、電流供給部２０の一部として機能する。
【００５９】
一方で、第１の電源電圧Ｖｄｄ１と同じ電圧の第１のイネーブル信号Ｅ１が入力されることにより、Ｎ型トランジスタ３４が導通状態となることから、ＣＭＯＳ回路の出力部であるノード３５が第２の配線１１に接続される。すなわち、ノード３５は、第２の電源電圧Ｖｄｄ２で保持される。
【００６０】
これにより、電流供給部２０からＳＰＡＤ素子６ａへの電流の供給を停止することができることから、第１のイネーブル部３１は、ＳＰＡＤ素子６ａの動作を停止させることができる。なお、第２のイネーブル部３２の詳細については後述する。
【００６１】
第１の耐圧部４０は、電流供給部２０の低圧側（すなわち、ノード３５）を第２の電源電圧Ｖｄｄ２以上の電圧に保持する。第１の耐圧部４０は、Ｐ型トランジスタ４１を有する。
【００６２】
Ｐ型トランジスタ４１のソースは、ノード３５に接続される。Ｐ型トランジスタ４１のドレインは、信号線１２においてＮ型トランジスタ５１よりもＳＰＡＤ素子６ａ側に接続される。Ｐ型トランジスタ４１の基板電位は、Ｐ型トランジスタ４１のソースと同電位である。
【００６３】
また、Ｐ型トランジスタ４１のゲートは第２の配線１１に接続されることから、Ｐ型トランジスタ４１は、ノード３５の電圧を第２の電源電圧Ｖｄｄ２以上の電圧に保持することができる。すなわち、第１の耐圧部４０は、ノード３５を第２の電源電圧Ｖｄｄ２以上の電圧に保持することができる。
【００６４】
第２の耐圧部５０は、インバータ６０を第２の電源電圧Ｖｄｄ２以下の電圧に保持する。第２の耐圧部５０は、Ｎ型トランジスタ５１と、Ｐ型トランジスタ５２とを有する。Ｎ型トランジスタ５１は、第１のトランジスタの一例であり、Ｐ型トランジスタ５２は、第２のトランジスタの一例である。
【００６５】
Ｎ型トランジスタ５１のドレインは、画素アレイ部６の接続部６ｂを介してＳＰＡＤ素子６ａのカソードに接続される。Ｎ型トランジスタ５１のソースは、インバータ６０の入力端子に接続される。Ｎ型トランジスタ５１の基板電位は、Ｎ型トランジスタ５１のソースと同電位である。
【００６６】
また、Ｎ型トランジスタ５１のゲートは第２の配線１１に接続されることから、インバータ６０の電圧が第２の電源電圧Ｖｄｄ２よりも大きくなる場合、Ｎ型トランジスタ５１は切断状態となる。これにより、第２の耐圧部５０は、インバータ６０を第２の電源電圧Ｖｄｄ２以下の電圧に保持することができる。
【００６７】
Ｐ型トランジスタ５２のソースは、第２の配線１１に接続される。Ｐ型トランジスタ５２のソースは、信号線１２を介してＮ型トランジスタ５１のソースに接続される。Ｐ型トランジスタ５２のゲートは、ノード１３を介してインバータ６０の出力端子に接続される。かかるＰ型トランジスタ５２の機能については後述する。
【００６８】
イネーブル部３０の第２のイネーブル部３２は、Ｎ型トランジスタ３６を有する。Ｎ型トランジスタ３６のドレインは、信号線１２においてＮ型トランジスタ５１よりもインバータ６０側に接続される。Ｎ型トランジスタ３６のソースは接地される。
【００６９】
そして、第２のイネーブル部３２は、Ｎ型トランジスタ３６のゲートにイネーブル信号の一部である第２のイネーブル信号Ｅ２が入力されることにより、ＳＰＡＤ素子６ａの動作の実施および停止を行う。
【００７０】
たとえば、グランド電圧である第２のイネーブル信号Ｅ２が入力されることにより、Ｎ型トランジスタ３６が切断状態となることから、ＳＰＡＤ素子６ａからの信号をインバータ６０に入力させることができる。これにより、第２のイネーブル部３２は、ＳＰＡＤ素子６ａの動作をパルス出力部７の出力に反映させることができる。
【００７１】
また、第２の電源電圧Ｖｄｄ２と同じ電圧の第２のイネーブル信号Ｅ２が入力されることにより、Ｎ型トランジスタ３６が導通状態となることから、ＳＰＡＤ素子６ａのカソードを接地電位にクランプすることができる。これにより、ＳＰＡＤ素子６ａのカソードに大きな逆バイアス電圧が印加されなくなることから、第２のイネーブル部３２は、ＳＰＡＤ素子６ａを動作させないことができる。
【００７２】
次に、図５に加えて図６も参照しながら、パルス出力部７の動作について説明する。図６は、本開示の実施形態においてＳＰＡＤ素子６ａを動作させている場合のパルス出力部７の動作をタイミングチャートで示す説明図である。
【００７３】
ＳＰＡＤ素子６ａを動作させる場合、上述のように、第１のイネーブル部３１には、第２の電源電圧Ｖｄｄ２と同じ電圧の第１のイネーブル信号Ｅ１が入力される。また、第２のイネーブル部３２には、グランド電圧である第２のイネーブル信号Ｅ２が入力される。
【００７４】
パルス出力部７の初期状態において、ＳＰＡＤ素子６ａには、ガイガーモードと呼ばれるなだれ増幅が起きる寸前の状態になるまで、逆バイアスの第１の電源電圧Ｖｄｄ１が印加されている。すなわち、初期状態において、ＳＰＡＤ素子６ａのカソードから出力される信号Ｓ１は、この第１の電源電圧Ｖｄｄ１となる。
【００７５】
また、パルス出力部７の初期状態において、電流供給部２０からノード３５を介して出力される信号Ｓ２は、信号Ｓ１と同じく第１の電源電圧Ｖｄｄ１となる。
【００７６】
また、ＳＰＡＤ素子６ａのカソードから出力される信号Ｓ１が第１の電源電圧Ｖｄｄ１である場合、Ｎ型トランジスタ５１のドレイン電圧は第１の電源電圧Ｖｄｄ１であり、Ｎ型トランジスタ５１のゲート電圧は第２の電源電圧Ｖｄｄ２である。したがって、信号Ｓ１が第１の電源電圧Ｖｄｄ１である場合、Ｎ型トランジスタ５１は切断状態となる。
【００７７】
そして、パルス出力部７の初期状態では、インバータ６０から出力される信号Ｓ４がローレベル（たとえば、ゼロ（Ｖ））であることから、かかるローレベルの信号Ｓ４がＰ型トランジスタ５２のゲートに入力され、Ｐ型トランジスタ５２は導通状態となる。
【００７８】
これにより、Ｎ型トランジスタ５１のソースとインバータ６０の入力端子との間の電圧（以下、信号Ｓ３とも呼称する。）は、第２の電源電圧Ｖｄｄ２となる。なお、インバータ６０にはしきい電圧Ｖｔｈ以上の第２の電源電圧Ｖｄｄ２が信号Ｓ３として入力されることから、インバータ６０から出力される信号Ｓ４はローレベルのままである。
【００７９】
このように、パルス出力部７の初期状態では、Ｎ型トランジスタ５１のドレインに第１の電源電圧Ｖｄｄ１が印加され、Ｎ型トランジスタ５１のソースに第２の電源電圧Ｖｄｄ２が印加される。
【００８０】
すなわち、パルス出力部７は、インバータ６０の出力をＰ型トランジスタ５２にフィードバックさせることにより、初期状態、即ち信号Ｓ１が第１の電源電圧Ｖｄｄ１である場合に、Ｎ型トランジスタ５１のソースに第２の電源電圧Ｖｄｄ２を印加することができる。
【００８１】
したがって、実施形態によれば、第１の電源電圧Ｖｄｄ１よりも耐電圧が低いＮ型トランジスタ５１であっても、かかるＮ型トランジスタ５１が破損することを抑制することができる。
【００８２】
そして、第１の電源電圧Ｖｄｄ１が印加されたＳＰＡＤ素子６ａに時間Ｔ１で１光子が入射すると、ＳＰＡＤ素子６ａがブレイクダウンして電流供給部２０から電流が供給される。これにより、信号Ｓ１は、第１の電源電圧Ｖｄｄ１から急激に減少する。
【００８３】
同様に、信号Ｓ２は、信号Ｓ１とともに第１の電源電圧Ｖｄｄ１から急激に減少する。一方で、信号Ｓ２は、時間Ｔ２において、第２の電源電圧Ｖｄｄ２よりも大きい電圧Ｖａで下げ止まる。これは、Ｐ型トランジスタ４１のゲートに第２の電源電圧Ｖｄｄ２が印加されているためである。
【００８４】
なお、この電圧Ｖａは、第２の電源電圧Ｖｄｄ２にＰ型トランジスタ４１のしきい値電圧を加えた値であり、各種トランジスタ（たとえば、Ｐ型トランジスタ４１）の耐電圧よりも低い電圧である。
【００８５】
このように、信号Ｓ２が第２の電源電圧Ｖｄｄ２より低くなることを防止することにより、電流供給部２０を形成する各種トランジスタのソース−ドレイン間に、耐電圧よりも大きい電位差が生じることを抑制することができる。
【００８６】
したがって、実施形態によれば、第１の電源電圧Ｖｄｄ１よりも耐電圧が低い各種トランジスタで電流供給部２０を形成した場合でも、かかる各種トランジスタが破損することを抑制することができる。
【００８７】
そして、信号Ｓ１が第２の電源電圧Ｖｄｄ２になると、Ｎ型トランジスタ５１のドレイン−ゲート間電圧がゼロになることから、Ｎ型トランジスタ５１が導通状態となる。これにより、信号Ｓ３は、第２の電源電圧Ｖｄｄ２から信号Ｓ１とともに急激に減少する。
【００８８】
そして、時間Ｔ３で信号Ｓ３がしきい電圧Ｖｔｈより小さくなると、インバータ６０はハイレベル（たとえば、第２の電源電圧Ｖｄｄ２）の信号Ｓ４を出力する。
【００８９】
そして、信号Ｓ１および信号Ｓ３は、時間Ｔ４でＳＰＡＤ素子６ａ内のなだれ増幅が停止することから、ゼロ（Ｖ）で下げ止まる。さらに、信号Ｓ１および信号Ｓ３は、電流供給部２０を介してＳＰＡＤ素子６ａが再充電されることにより上昇する（いわゆるクエンチング動作）。
【００９０】
また、信号Ｓ１および信号Ｓ３がゼロ（Ｖ）で下げ止まった時間Ｔ４において、Ｐ型トランジスタ４１のソースには電圧Ｖａが印加され、Ｐ型トランジスタ４１のドレインはゼロ（Ｖ）である。
【００９１】
しかしながら、かかる電圧ＶａはＰ型トランジスタ４１の耐電圧よりも低い電圧であることから、実施形態では、信号Ｓ１などがゼロ（Ｖ）になった場合でも、Ｐ型トランジスタ４１が破損することを抑制することができる。
【００９２】
また、インバータ６０からハイレベルの信号Ｓ４が出力された時間Ｔ３において、かかるハイレベルの信号Ｓ４がＰ型トランジスタ５２のゲートに入力されることから、Ｐ型トランジスタ５２は切断状態となる。
【００９３】
これにより、第２の配線１１からＰ型トランジスタ５２およびＮ型トランジスタ５１を介してＳＰＡＤ素子６ａが再充電されることを抑制することができる。したがって、実施形態によれば、電流供給部２０以外の供給路からＳＰＡＤ素子６ａに電流が供給されることにより、ＳＰＡＤ素子６ａの動作が不安定になることを抑制することができる。
【００９４】
そして、信号Ｓ３がしきい電圧Ｖｔｈ以上になった時間Ｔ５で、インバータ６０はローレベルの信号Ｓ４を出力する。これにより、Ｐ型トランジスタ５２が導通状態となることから、かかるＰ型トランジスタ５２およびＮ型トランジスタ５１を介して電流がＳＰＡＤ素子６ａに供給される。したがって、信号Ｓ１および信号Ｓ３は急激に上昇する。
【００９５】
しかしながら、信号Ｓ１が第２の電源電圧Ｖｄｄ２より大きくなると、Ｎ型トランジスタ５１のドレイン−ゲート間電圧がゼロより大きくなることから、Ｎ型トランジスタ５１が切断状態となる。これにより、信号Ｓ３は、時間Ｔ６において第２の電源電圧Ｖｄｄ２で高止まり、時間Ｔ６以降は第２の電源電圧Ｖｄｄ２で保持される。
【００９６】
これにより、Ｐ型トランジスタ５２やインバータ６０に対して、第２の電源電圧Ｖｄｄ２よりも大きい電圧が印加されることを抑制することができる。
【００９７】
したがって、実施形態によれば、第１の電源電圧Ｖｄｄ１よりも耐電圧が低い各種トランジスタでＰ型トランジスタ５２やインバータ６０を形成した場合でも、かかるＰ型トランジスタ５２やインバータ６０が破損することを抑制することができる。
【００９８】
そして、信号Ｓ１がさらに上昇し、ノード３５が電圧Ｖａ以上になった時間Ｔ７以降は、信号Ｓ２が信号Ｓ１とともに上昇する。最後に、信号Ｓ１および信号Ｓ２（すなわち、ＳＰＡＤ素子６ａのカソード）は、時間Ｔ８で初期状態の第１の電源電圧Ｖｄｄ１に復帰し、ＳＰＡＤ素子６ａおよびパルス出力部７は初期状態に戻る。
【００９９】
ここまで説明したように、実施形態に係るパルス出力部７は、ＳＰＡＤ素子６ａのカソードに各種トランジスタの耐電圧よりも高い電圧である第１の電源電圧Ｖｄｄ１を印加することができる。したがって、実施形態によれば、ＳＰＡＤ素子６ａの感度特性を向上させることができる。
【０１００】
また、実施形態では、上述のように、パルス出力部７を構成する各トランジスタに対して、ＳＰＡＤ素子６ａのすべての動作段階で耐電圧よりも大きい電位差が生じることを抑制することができる。
【０１０１】
したがって、実施形態によれば、耐電圧よりも高い第１の電源電圧Ｖｄｄ１を用いた場合でも、パルス出力部７を構成する各トランジスタが破損することを抑制することができる。
【０１０２】
なお、実施形態に係るパルス出力部７に電源を投入する際には、各種トランジスタの耐圧を確保するため、第１の配線１０に第１の電源電圧Ｖｄｄ１を供給するよりも先に、第２の配線１１に第２の電源電圧Ｖｄｄ２を供給する。
【０１０３】
一方で、第１の電源電圧Ｖｄｄ１を供給するよりも先に第２の電源電圧Ｖｄｄ２を供給した場合、電流供給部２０内のＰ型トランジスタ２２のドレインには、第２の電源電圧Ｖｄｄ２が印加される。
【０１０４】
これにより、かかるＰ型トランジスタ２２のドレインと基板との間に形成される寄生ダイオードがオンすることから、Ｐ型トランジスタ２２内に電流が流れる恐れがある。
【０１０５】
そこで、実施形態では、基板電位とドレインとが同電位であるＰ型トランジスタ２１を、Ｐ型トランジスタ２２と直列に電流供給部２０内に設けることとした。かかるＰ型トランジスタ２１は、ドレインと基板電位とが同電位であることから、ドレインに第２の電源電圧Ｖｄｄ２が印加されたとしても、内部の寄生ダイオードがオンすることはない。
【０１０６】
すなわち、実施形態によれば、基板電位とドレインとが同電位であるＰ型トランジスタ２１を電流供給部２０に設けることにより、パルス出力部７に電源を投入する際に、電流供給部２０内に電流が流れることを抑制することができる。
【０１０７】
図７は、本開示の実施形態においてＳＰＡＤ素子６ａの動作を停止させた場合のパルス出力部７の動作をタイミングチャートで示す説明図である。
【０１０８】
ＳＰＡＤ素子６ａの動作を停止させる場合、第１のイネーブル部３１には、第１の電源電圧Ｖｄｄ１と同じ電圧の第１のイネーブル信号Ｅ１が入力される。
【０１０９】
これにより、Ｎ型トランジスタ３４が導通状態となることから、ＣＭＯＳ回路の出力部であるノード３５が第２の配線１１に接続される。したがって、Ｐ型トランジスタ４１のソースとゲートとが同電位になることから、Ｐ型トランジスタ４１は切断状態となる。これにより、電流供給部２０からＳＰＡＤ素子６ａへの電流供給を停止することができる。
【０１１０】
また、ＳＰＡＤ素子６ａの動作を停止させる場合、第２のイネーブル部３２には、第２の電源電圧Ｖｄｄ２と同じ電圧の第２のイネーブル信号Ｅ２が入力される。
【０１１１】
これにより、Ｎ型トランジスタ５１が接地電位にクランプされ、Ｎ型トランジスタ５１が導通状態となることから、ＳＰＡＤ素子６ａのカソードも接地電位にクランプされる。
【０１１２】
このように、ＳＰＡＤ素子６ａの動作を停止させた場合、図７に示すように、初期状態において、信号Ｓ１および信号Ｓ３が接地電位にクランプされ、信号Ｓ２が第２の電源電圧Ｖｄｄ２で保持される。したがって、インバータ６０からは、ハイレベル（たとえば、第２の電源電圧Ｖｄｄ２）の信号Ｓ４が出力される。
【０１１３】
さらに、ＳＰＡＤ素子６ａの動作を停止させた場合、時間Ｔ１０でＳＰＡＤ素子６ａに１光子が入射した場合でも、大きな逆バイアス電圧がカソードに印加されていないことから、ＳＰＡＤ素子６ａの内部ではアバランシ増倍が生じない。
【０１１４】
このように、実施形態では、第１のイネーブル部３１に所定の第１のイネーブル信号Ｅ１を入力し、第２のイネーブル部３２に所定の第２のイネーブル信号Ｅ２を入力することにより、ＳＰＡＤ素子６ａの動作を停止させることができる。
【０１１５】
一方で、実施形態では、図６に示したように、第１のイネーブル部３１に別の第１のイネーブル信号Ｅ１を入力し、第２のイネーブル部３２に別の第２のイネーブル信号Ｅ２を入力することにより、ＳＰＡＤ素子６ａを動作させることができる。
【０１１６】
すなわち、実施形態によれば、第１のイネーブル信号Ｅ１および第２のイネーブル信号Ｅ２を切り替えることにより、ＳＰＡＤ素子６ａの動作の実施および停止を行うことができる。
【０１１７】
なお、実施形態においてＳＰＡＤ素子６ａの動作を停止させた場合、パルス出力部７からはハイレベルの信号Ｓ４が制御部８に送られるが、制御部８は、かかるハイレベルの信号Ｓ４をオフ信号として処理するとよい。
【０１１８】
［効果］
実施形態に係る制御回路は、第１の配線１０と、第２の配線１１と、電流供給部２０と、第１の耐圧部４０と、インバータ６０と、第２の耐圧部５０とを備える。第１の配線１０には、第１の電源電圧Ｖｄｄ１が印加される。第２の配線１１には、第１の電源電圧Ｖｄｄ１よりも低い第２の電源電圧Ｖｄｄ２が印加される。電流供給部２０は、第１の配線１０からＳＰＡＤ素子６ａに所定の電流を供給する。第１の耐圧部４０は、電流供給部２０の低圧側を第２の電源電圧Ｖｄｄ２以上の電圧に保持する。インバータ６０は、ＳＰＡＤ素子６ａのカソードに接続される。第２の耐圧部５０は、インバータ６０を第２の電源電圧Ｖｄｄ２以下の電圧に保持する。また、第２の耐圧部５０は、Ｎ型の第１トランジスタ（Ｎ型トランジスタ５１）と、Ｐ型の第２トランジスタ（Ｐ型トランジスタ５２）とを有する。Ｎ型の第１トランジスタ（Ｎ型トランジスタ５１）は、ＳＰＡＤ素子６ａのカソードとインバータ６０の入力端子との間に設けられ、ゲートが第２の配線１１に接続される。Ｐ型の第２トランジスタ（Ｐ型トランジスタ５２）は、第２の配線１１と第１トランジスタ（Ｎ型トランジスタ５１）のソースとの間に設けられ、ゲートがインバータ６０の出力端子に接続される。
【０１１９】
これにより、ＳＰＡＤ素子６ａの感度特性を向上させることができる。
【０１２０】
また、実施形態に係る制御回路において、第１の電源電圧Ｖｄｄ１は、第１トランジスタ（Ｎ型トランジスタ５１）および第２トランジスタ（Ｐ型トランジスタ５２）の耐電圧よりも高い。また、第２の電源電圧Ｖｄｄ２は、第１トランジスタ（Ｎ型トランジスタ５１）および第２トランジスタ（Ｐ型トランジスタ５２）の耐電圧よりも低い。また、第１の電源電圧Ｖｄｄ１と第２の電源電圧Ｖｄｄ２との電位差は、第１トランジスタ（Ｎ型トランジスタ５１）および第２トランジスタ（Ｐ型トランジスタ５２）の耐電圧よりも低い。
【０１２１】
これにより、耐電圧よりも高い第１の電源電圧Ｖｄｄ１を用いた場合でも、パルス出力部７を構成する各トランジスタが破損することを抑制することができる。
【０１２２】
また、実施形態に係る制御回路において、電流供給部２０は、ソースが第１の配線１０に接続され、ゲートが第２の配線１１に接続され、ドレインが基板電位と同電位であるＰ型の第３トランジスタ（Ｐ型トランジスタ２１）を有する。
【０１２３】
これにより、パルス出力部７に電源を投入する際に、電流供給部２０内に電流が流れることを抑制することができる。
【０１２４】
また、実施形態に係る制御回路は、イネーブル信号に基づいてＳＰＡＤ素子６ａの動作の実施および停止を行うイネーブル部３０をさらに備える。イネーブル部３０は、第１のイネーブル部３１と第２のイネーブル部３２とを有する。第１のイネーブル部３１は、イネーブル信号（第１のイネーブル信号Ｅ１）に基づいて電流供給部２０の低圧側を第２の電源電圧Ｖｄｄ２に保持する。第２のイネーブル部３２は、イネーブル信号（第２のイネーブル信号Ｅ２）に基づいてインバータ６０の入力端子を接地する。
【０１２５】
これにより、ＳＰＡＤ素子６ａの動作を停止させることができる。
【０１２６】
以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
【０１２７】
たとえば、実施形態では、電流供給部２０がＰ型トランジスタ２１およびＰ型トランジスタ２２で構成された例について示したが、電流供給部２０はＰ型トランジスタ２１およびＰ型トランジスタ２２で構成される場合に限られない。
【０１２８】
また、実施形態では、第１のイネーブル部３１がＣＭＯＳ回路で構成された例について示したが、第１のイネーブル部３１はＣＭＯＳ回路で構成される場合に限られない。
【０１２９】
また、実施形態では、第２のイネーブル部３２がＮ型トランジスタ３６で構成された例について示したが、第２のイネーブル部３２はＮ型トランジスタ３６で構成される場合に限られない。
【０１３０】
また、実施形態では、第１の耐圧部４０がＰ型トランジスタ４１で構成された例について示したが、第１の耐圧部４０はＰ型トランジスタ４１で構成される場合に限られない。
【０１３１】
また、実施形態では、第２の耐圧部５０がＮ型トランジスタ５１およびＰ型トランジスタ５２で構成された例について示したが、第２の耐圧部５０はＮ型トランジスタ５１およびＰ型トランジスタ５２で構成される場合に限られない。
【０１３２】
また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０１３３】
なお、本技術は以下のような構成も取ることができる。
（１）
第１の電源電圧が印加される第１の配線と、
前記第１の電源電圧よりも低い第２の電源電圧が印加される第２の配線と、
前記第１の配線からＳＰＡＤ（Single  Photon  Avalanche  Diode）素子に所定の電流を供給する電流供給部と、
前記電流供給部の低圧側を前記第２の電源電圧以上の電圧に保持する第１の耐圧部と、
前記ＳＰＡＤ素子のカソードに接続されるインバータと、
前記インバータを前記第２の電源電圧以下の電圧に保持する第２の耐圧部と、
を備え、
前記第２の耐圧部は、
前記ＳＰＡＤ素子のカソードと前記インバータの入力端子との間に設けられ、ゲートが前記第２の配線に接続されるＮ型の第１トランジスタと、
前記第２の配線と前記第１トランジスタのソースとの間に設けられ、ゲートが前記インバータの出力端子に接続されるＰ型の第２トランジスタと、
を有する制御回路。
（２）
前記第１の電源電圧は、前記第１トランジスタおよび前記第２トランジスタの耐電圧よりも高く、
前記第２の電源電圧は、前記第１トランジスタおよび前記第２トランジスタの耐電圧よりも低く、
前記第１の電源電圧と前記第２の電源電圧との電位差は、前記第１トランジスタおよび前記第２トランジスタの耐電圧よりも低い
前記（１）に記載の制御回路。
（３）
前記電流供給部は、
ソースが前記第１の配線に接続され、ゲートが前記第２の配線に接続され、ドレインが基板電位と同電位であるＰ型の第３トランジスタを有する
前記（１）または（２）に記載の制御回路。
（４）
イネーブル信号に基づいてＳＰＡＤ素子の動作の実施および停止を行うイネーブル部をさらに備え、
前記イネーブル部は、
前記イネーブル信号に基づいて前記電流供給部の低圧側を前記第２の電源電圧に保持する第１のイネーブル部と、
前記イネーブル信号に基づいて前記インバータの入力端子を接地する第２のイネーブル部と、
を有する前記（１）〜（３）のいずれか一つに記載の制御回路。
（５）
被測定物に光を照射する光源と、
前記被測定物から反射される光を受光した際に信号を出力するＳＰＡＤ素子と、
第１の電源電圧が印加される第１の配線と、前記第１の電源電圧よりも低い第２の電源電圧が印加される第２の配線と、前記第１の配線から前記ＳＰＡＤ素子に所定の電流を供給する電流供給部と、前記電流供給部の低圧側を前記第２の電源電圧以上の電圧に保持する第１の耐圧部と、前記ＳＰＡＤ素子のカソードに接続されるインバータと、前記インバータを前記第２の電源電圧以下の電圧に保持する第２の耐圧部と、を備え、前記第２の耐圧部は、前記ＳＰＡＤ素子のカソードと前記インバータの入力端子との間に設けられ、ゲートが前記第２の配線に接続されるＮ型の第１トランジスタと、前記第２の配線と前記第１トランジスタのソースとの間に設けられ、ゲートが前記インバータの出力端子に接続されるＰ型の第２トランジスタと、を有する制御回路と、
を備える測距システム。
（６）
前記第１の電源電圧は、前記第１トランジスタおよび前記第２トランジスタの耐電圧よりも高く、
前記第２の電源電圧は、前記第１トランジスタおよび前記第２トランジスタの耐電圧よりも低く、
前記第１の電源電圧と前記第２の電源電圧との電位差は、前記第１トランジスタおよび前記第２トランジスタの耐電圧よりも低い
前記（５）に記載の測距システム。
（７）
前記電流供給部は、
ソースが前記第１の配線に接続され、ゲートが前記第２の配線に接続され、ドレインが基板電位と同電位であるＰ型の第３トランジスタを有する
前記（５）または（６）に記載の測距システム。
（８）
前記制御回路は、イネーブル信号に基づいてＳＰＡＤ素子の動作の実施および停止を行うイネーブル部をさらに備え、
前記イネーブル部は、
前記イネーブル信号に基づいて前記電流供給部の低圧側を前記第２の電源電圧に保持する第１のイネーブル部と、
前記イネーブル信号に基づいて前記インバータの入力端子を接地する第２のイネーブル部と、
を有する前記（５）〜（７）のいずれか一つに記載の測距システム。
【符号の説明】
【０１３４】
１    測距装置（測距システムの一例）
２    光源部
３    受光部
６ａ  ＳＰＡＤ素子
７    パルス出力部
８    制御部
１０  第１の配線
１１  第２の配線
２０  電流供給部
２１  Ｐ型トランジスタ（第３のトランジスタの一例）
３０  イネーブル部
３１  第１のイネーブル部
３２  第２のイネーブル部
４０  第１の耐圧部
５０  第２の耐圧部
５１  Ｎ型トランジスタ（第１のトランジスタの一例）
５２  Ｐ型トランジスタ（第２のトランジスタの一例）
６０  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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