(57)【要約】【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、信号線の電位変化のタイミングを、書き込みワード線の電位変化のタイミングより遅らせる。これによって、データの書き込みミスを防ぐことが可能である。【選択図】図２
2020057448.tif 000002
【特許請求の範囲】
【請求項１】
書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第１の駆動回路と、第２の駆動回路と、を有し、
前記メモリセルの一は、
第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、
第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、
容量素子と、を有し、
前記第２のチャネル形成領域は酸化物半導体を含み、
前記第１のゲート電極と、前記第２のドレイン電極と、前記容量素子の電極の一方と、は電気的に接続され，
前記容量素子は前記第２のトランジスタがオフすることにより前記容量素子の電極間の電圧を保持するように構成され、
前記第１の駆動回路は、前記ビット線を介して、前記第１のドレイン電極と電気的に接続され、また、前記信号線を介して、前記第２のソース電極と電気的に接続され、
前記第２の駆動回路は、前記読み出しワード線を介して前記容量素子の電極の他方と電気的に接続され、また、前記書き込みワード線を介して、前記第２のゲート電極と電気的に接続され、
前記第２の駆動回路は、前記書き込みワード線に入力される信号よりも前記信号線に入力される信号を遅らせる機能を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものであ
る。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性の
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃ
ｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によっ
て、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データ
の保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が
必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなる
と記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別
の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するため
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入
、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではない
という問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。
【課題を解決するための手段】
【００１１】
開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例え
ば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トラ
ンジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間
にわたって情報を保持することが可能である。
【００１２】
また、信号線の電位変化のタイミングを、書き込みワード線の電位変化のタイミングより
遅らせる。これによって、データの書き込みミスを防ぐことが可能である。
【００１３】
本発明の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソース線と
、信号線と、複数のメモリセルでなるメモリセルアレイと、第１の駆動回路と、第２の駆
動回路と、を有し、メモリセルの一は、第１のゲート電極、第１のソース電極、第１のド
レイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電
極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２の
トランジスタと、容量素子と、を有し、第１のチャネル形成領域は、第２のチャネル形成
領域とは異なる半導体材料を含んで構成され、第１のゲート電極と、第２のドレイン電極
と、容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、
第１の駆動回路は、ビット線を介して、第１のドレイン電極と電気的に接続され、また、
信号線を介して、第２のソース電極と電気的に接続され、第２の駆動回路は、読み出しワ
ード線を介して容量素子の電極の他方と電気的に接続され、また、書き込みワード線を介
して、第２のゲート電極と電気的に接続され、第２の駆動回路は、書き込みワード線に入
力される信号よりも信号線に入力される信号を遅らせる機能を有する半導体装置である。
【００１４】
また、本発明の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソー
ス線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第１の駆動回路と、第
２の駆動回路と、遅延回路と、を有し、メモリセルの一は、第１のゲート電極、第１のソ
ース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタ
と、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形
成領域を含む第２のトランジスタと、容量素子と、を有し、第１のチャネル形成領域は、
第２のチャネル形成領域とは異なる半導体材料を含んで構成され、第１のゲート電極と、
第２のドレイン電極と、容量素子の電極の一方と、は電気的に接続されて電荷が保持され
るノードを構成し、第１の駆動回路は、ビット線を介して、第１のドレイン電極と電気的
に接続され、また、信号線を介して、第２のソース電極と電気的に接続され、第２の駆動
回路は、読み出しワード線を介して容量素子の電極の他方と電気的に接続され、また、書
き込みワード線を介して、第２のゲート電極と電気的に接続され、遅延回路は信号線と電
気的に接続される半導体装置である。
【００１５】
また、本発明の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソー
ス線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第１の駆動回路と、第
２の駆動回路と、を有し、メモリセルの一は、第１のゲート電極、第１のソース電極、第
１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲ
ート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む
第２のトランジスタと、容量素子と、を有し、第１のチャネル形成領域は、第２のチャネ
ル形成領域とは異なる半導体材料を含んで構成され、第１のゲート電極と、第２のドレイ
ン電極と、容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構
成し、第１の駆動回路は、ビット線を介して、第１のドレイン電極と電気的に接続され、
また、信号線を介して、第２のソース電極と電気的に接続され、第２の駆動回路は、読み
出しワード線を介して容量素子の電極の他方と電気的に接続され、また、書き込みワード
線を介して、第２のゲート電極と電気的に接続され、信号線には第１のバッファ回路が接
続され、書き込みワード線には第２のバッファ回路が接続され、第１のバッファ回路を構
成するトランジスタのチャネル長は、第２のバッファ回路を構成するトランジスタのチャ
ネル長より大きい半導体装置である。
【００１６】
また、上記の構成において、第２の駆動回路に電源電位より高い電位を出力する電位変換
回路を有する構成としてもよい。
【００１７】
また、上記の構成において、ビット線とソース線との間に、前記複数のメモリセルが直列
に接続される。
【００１８】
また、上記の構成において、ビット線と直列に接続された複数のメモリセルとの間に、配
線が電気的に接続される。
【００１９】
また、上記の構成において、ビット線および信号線と出力端子との接続を制御するスイッ
チと、ビット線および信号線と入力端子との接続を制御するスイッチと、配線と、を有し
、ビット線と信号線とは電気的に接続される。
【００２０】
また、上記の構成において、第２のトランジスタの第２のチャネル形成領域は、酸化物半
導体を含んで構成される。
【００２１】
また、上記の構成において、第２の駆動回路は、電位変換回路、および、書き込みワード
線または読み出しワード線と電気的に接続されたレベルシフト回路を有する。
【００２２】
なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示
する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、
例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エ
ネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【００２３】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。
【００２４】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
【００２５】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
【００２６】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２７】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
【発明の効果】
【００２８】
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、
電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持する
ことが可能である。
【００２９】
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための
動作が不要であるというメリットもある。
【００３０】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるた
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００３１】
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速
動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十
分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有
する半導体装置を実現することができる。
【図面の簡単な説明】
【００３２】
【図１】半導体装置の回路図。
【図２】半導体装置の回路図。
【図３】タイミングチャート図。
【図４】半導体装置の回路図。
【図５】半導体装置の回路図。
【図６】半導体装置の回路図。
【図７】半導体装置の回路図。
【図８】半導体装置の回路図。
【図９】半導体装置の断面図および平面図。
【図１０】半導体装置の作製工程に係る断面図。
【図１１】半導体装置の作製工程に係る断面図。
【図１２】半導体装置の作製工程に係る断面図。
【図１３】半導体装置の作製工程に係る断面図。
【図１４】半導体装置を用いた電子機器を説明するための図。
【図１５】酸化物半導体を用いたトランジスタの特性を示す図。
【図１６】酸化物半導体を用いたトランジスタの特性評価用回路図。
【図１７】酸化物半導体を用いたトランジスタの特性評価用タイミングチャート図。
【図１８】酸化物半導体を用いたトランジスタの特性を示す図。
【図１９】酸化物半導体を用いたトランジスタの特性を示す図。
【図２０】酸化物半導体を用いたトランジスタの特性を示す図。
【図２１】メモリウィンドウ幅の調査結果を示す図。
【図２２】半導体装置の回路図。
【図２３】半導体装置の回路図。
【図２４】半導体装置の回路図。
【図２５】半導体装置の回路図
【図２６】半導体装置の断面図および平面図
【図２７】半導体装置の回路図
【発明を実施するための形態】
【００３３】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３４】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３５】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３６】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作につい
て、図１乃至図３を参照して説明する。なお、回路図においては、酸化物半導体を用いた
トランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【００３７】
〈基本回路〉
はじめに、基本的な回路構成およびその動作について、図１を参照して説明する。図１（
Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ１
６０のドレイン電極（またはソース電極）とは、電気的に接続され、第２の配線（２ｎｄ
Ｌｉｎｅ）とトランジスタ１６０のソース電極（またはドレイン電極）とは、電気的に
接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ１６２のソース
電極（またはドレイン電極）とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）
と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジ
スタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）は
、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と
、容量素子１６４の電極の他方は電気的に接続されている。
【００３８】
ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用さ
れる。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０の
ゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素
子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持
が容易になり、また、保持された情報の読み出しが容易になる。
【００３９】
なお、トランジスタ１６０については特に限定されない。情報の読み出し速度を向上させ
るという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング
速度の高いトランジスタを適用するのが好適である。
【００４０】
また、図１（Ｂ）に示すように、容量素子１６４を設けない構成とすることも可能である
。
【００４１】
図１（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
【００４２】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。
これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１
６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与え
られる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える
電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものと
する。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上
させても良い。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位
にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート
電極に与えられた電荷が保持される（保持）。
【００４３】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の
電荷は長時間にわたって保持される。
【００４４】
次に、情報の読み出しについて説明する。第２の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲー
ト電極に保持された電荷量に応じて、第１の配線は異なる電位をとる。一般に、トランジ
スタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられ
ている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが
与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見
かけのしきい値とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線
の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中
間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判
別できる。例えば、書き込みにおいてＱＨが与えられた場合には、第５の配線の電位がＶ
０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。ＱＬが与えら
れた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６
０は「オフ状態」のままである。このため、第１の配線の電位を見ることで、保持されて
いる情報を読み出すことができる。
【００４５】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを
読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以
外のメモリセルの情報を読み出さない場合には、各メモリセル間でトランジスタ１６０が
それぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配
線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるよ
うな電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。また、各メモリセル間で
トランジスタ１６０がそれぞれ直列に接続されている場合には、読み出しの対象ではない
メモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が
「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与え
ればよい。
【００４６】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態と
なる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に
与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位に
して、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電
極は、新たな情報に係る電荷が与えられた状態となる。
【００４７】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作
に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実
現される。
【００４８】
なお、トランジスタ１６２のドレイン電極（またはソース電極）は、トランジスタ１６０
のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフ
ローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下
において、トランジスタ１６２のドレイン電極（またはソース電極）とトランジスタ１６
０のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ
１６２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノード
ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シ
リコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジス
タ１６２のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能であ
る。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情
報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【００４９】
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプト
アンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度で
ある場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間
が、トランジスタ特性や容量値によって変動することはいうまでもない。
【００５０】
また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジス
タにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しな
い。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート
絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限
が存在しないことを意味するものである。また、従来のフローティングゲート型トランジ
スタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【００５１】
図１（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素
が抵抗および容量を含むものとして、図１（Ａ−２）のように考えることが可能である。
つまり、図１（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、
抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞ
れ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成
する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ
１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時の
ゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、
ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形
成領域との間に形成される容量）の容量値に相当する。
【００５２】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実
効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が十分に小
さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、Ｒ２≧ＲＯ
Ｓ（Ｒ２はＲＯＳ以上）を満たす場合には、電荷の保持期間（情報の保持期間ということ
もできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
【００５３】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくと
も、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外の
リーク電流（例えば、トランジスタ１６０におけるソース電極とゲート電極の間において
生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示す
る半導体装置は、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、およびＲ２≧ＲＯＳ（Ｒ２はＲＯ
Ｓ以上）の関係を満たすものであることが望ましいといえる。
【００５４】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）の関係を満たすことが望ましい。
Ｃ１を大きくすることで、第５の配線によってノードＦＧの電位を制御する際に、第５の
配線の電位を効率よくノードＦＧに与えることができるようになり、第５の配線に与える
電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることがで
きるためである。
【００５５】
このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能で
ある。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の
絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁
層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【００５６】
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフロー
ティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の
形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴
を有している。
【００５７】
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、
隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をあ
る程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つであ
る。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメ
モリの根本的な原理に起因するものである。
【００５８】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチ
ングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すな
わち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これによ
り、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないた
め、高集積化が容易になる。
【００５９】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッ
シュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印
加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの
差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて
、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【００６０】
さらに、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構
成するゲート絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４の面積Ｓ
１と、トランジスタ１６０におけるゲート容量を持つ領域の面積Ｓ２とが、２・Ｓ２≧Ｓ
１（２・Ｓ２はＳ１以上）、望ましくはＳ２≧Ｓ１（Ｓ２はＳ１以上）を満たしつつ、Ｃ
１≧Ｃ２（Ｃ１はＣ２以上）を実現することが容易である。具体的には、例えば、容量素
子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜
、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積
層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、トランジスタ１６０を構
成するゲート絶縁層においては、酸化シリコンを採用して、３≦εｒ２≦４（εｒ２は３
以上４以下）とすることができる。
【００６１】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高
集積化が可能である。
【００６２】
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採
ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすること
で、２段階（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることがで
きる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え
、
他の電位を与える電荷Ｑをトランジスタ１６０のゲート電極に与えることで、多値化を実
現することができる。この場合、比較的規模の大きい回路構成（例えば、１５Ｆ２〜５０
Ｆ２など：Ｆは最小加工寸法）を採用しても十分な記憶容量を確保することができる。
【００６３】
〈応用例１〉
次に、図１に示す回路を応用したより具体的な回路構成および動作について、図２および
図３を参照して説明する。
【００６４】
図２（Ａ）は、（ｍ×ｎ）個のメモリセル１７０を有する半導体装置の回路図の一例であ
る。図２中のメモリセル１７０の構成は、図１（Ａ−１）と同様である。すなわち、図２
（Ｂ）に示すように、図１（Ａ−１）における第１の配線が図２（Ｂ）におけるビット線
ＢＬに相当し、図１（Ａ−１）における第２の配線が図２（Ｂ）におけるソース線ＳＬに
相当し、図１（Ａ−１）における第３の配線が図２（Ｂ）における信号線Ｓに相当し、図
１（Ａ−１）における第４の配線が図２（Ｂ）における書き込みワード線ＷＷＬに相当し
、図１（Ａ−１）における第５の配線が図２（Ｂ）における読み出しワード線ＲＷＬに相
当する。ただし、図２（Ａ）では、第１行目のメモリセル１７０（１，１）〜（１，ｎ）
のみがビット線ＢＬと直接接続し、第ｍ行目のメモリセル１７０（ｍ，１）〜（ｍ，ｎ）
のみがソース線ＳＬと直接接続する。他の行のメモリセル１７０は、同じ列の他のメモリ
セル１７０を介してビット線ＢＬおよびソース線ＳＬと電気的に接続される。
【００６５】
図２に示す半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線ＷＷＬと、ｍ本
の読み出しワード線ＲＷＬと、ｎ本（ｎは２以上の整数）のソース線ＳＬと、ｎ本のビッ
ト線ＢＬと、ｎ本の信号線Ｓと、メモリセル１７０が縦ｍ個（行）×横ｎ個（列）のマト
リクス状に配置されたメモリセルアレイと、ｎ本のビット線ＢＬおよびｎ本の信号線Ｓに
接続する第１の駆動回路１９０と、ｍ本の書き込みワード線ＷＷＬおよびｍ本の読み出し
ワード線ＲＷＬに接続する第２の駆動回路１９２と、を有する。第１の駆動回路１９０と
第２の駆動回路１９２とは、配線ＷＲＩＴＥおよび配線ＲＥＡＤによって接続されている
。
【００６６】
その他、第２の駆動回路１９２には、アドレス選択信号線Ａが接続されている。アドレス
選択信号線Ａは、メモリセルの行方向のアドレスを選択する信号を伝達する配線である。
【００６７】
図２（Ａ）に示す第１の駆動回路１９０および第２の駆動回路１９２について、図２３を
参照して説明する。第１の駆動回路１９０と第２の駆動回路１９２とは、配線ＷＲＩＴＥ
および配線ＲＥＡＤによって接続されている。
【００６８】
第１の駆動回路１９０は、読み出し回路２１１と、制御回路２１２と、遅延回路２１３と
、バッファ回路２１４とにより構成されている。入力端子ＩＮは、制御回路２１２、遅延
回路２１３、及びバッファ回路２１４を介して信号線Ｓに接続されている。また、ビット
線ＢＬに接続される読み出し回路２１１は、出力端子ＯＵＴと接続されている。
【００６９】
第２の駆動回路１９２は、デコーダ回路２２１と、制御回路２２２と、バッファ回路２２
３、バッファ回路２２４とにより構成されている。アドレス選択信号線Ａはデコーダ回路
２２１と接続されている。また、デコーダ回路２２１は、制御回路２２２と接続されてお
り、制御回路２２２は、バッファ回路２２３を介して書き込みワード線ＷＷＬに接続され
ている。また、制御回路２２２は、バッファ回路２２４を介して読み出しワード線ＲＷＬ
に接続されている。
【００７０】
データの書き込み、保持、および読み出しは、基本的に図１の場合と同様である。つまり
、具体的な書き込みの動作は以下のようになる。なお、ここでは一例として、図２（Ｂ）
および図２３を参照し、ノードＦＧに電位Ｖ１（電源電位ＶＤＤより低い電位）または基
準電位ＧＮＤのいずれかを与える場合について説明するが、ノードＦＧに与える電位の関
係はこれに限られない。また、ノードＦＧに電位Ｖ１を与えた場合に保持されるデータを
データ”１”、ノードＦＧに基準電位ＧＮＤを与えた場合に保持されるデータをデータ”
０”とする。
【００７１】
まず、データの書き込みは、書き込み対象のメモリセル１７０に接続される読み出しワー
ド線ＲＷＬの電位をＧＮＤとし、書き込みワード線ＷＷＬの電位をＶ２（Ｖ１より高い電
位、例えばＶＤＤ）として書き込み対象のメモリセル１７０を選択する。
【００７２】
メモリセル１７０にデータ”０”を書き込む場合には、信号線ＳにはＧＮＤを与え、メモ
リセル１７０にデータ”１”を書き込む場合には、信号線ＳにはＶ２を与える。ここでは
書き込みワード線ＷＷＬの電位をＶ２としているため、ノードＦＧにＶ１を与えることが
可能である。
【００７３】
データの保持は、読み出しワード線ＲＷＬの電位および書き込みワード線ＷＷＬの電位を
、ＧＮＤとすることにより行われる。
【００７４】
読み出しワード線ＲＷＬの電位をＧＮＤに固定すると、ノードＦＧの電位は書き込み時の
電位に固定される。つまり、ノードＦＧにデータ”１”であるＶ１が与えられている場合
、ノードＦＧの電位はＶ１となり、ノードＦＧにデータ”０”であるＧＮＤが与えられて
いれば、ノードＦＧの電位はＧＮＤとなる。
【００７５】
書き込みワード線ＷＷＬにはＧＮＤが与えられているため、データ”１”とデータ”０”
のいずれが書き込まれた場合でも、トランジスタ１６２はオフ状態となる。トランジスタ
１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間
にわたって保持される。
【００７６】
データの読み出しは、読み出し対象のメモリセル１７０に接続される読み出しワード線Ｒ
ＷＬの電位および書き込みワード線ＷＷＬの電位をＧＮＤとし、また、読み出し対象では
ないメモリセル１７０に接続される読み出しワード線ＲＷＬの電位をＶ２とし、かつ、書
き込みワード線ＷＷＬの電位をＧＮＤとすることにより行われる。
【００７７】
読み出し対象のメモリセル１７０に接続される読み出しワード線ＲＷＬの電位をＧＮＤと
すると、読み出し対象のメモリセル１７０のノードＦＧにデータ”１”であるＶ１が与え
られている場合、トランジスタ１６０はオン状態となる。一方で、ノードＦＧにデータ”
０”であるＧＮＤが与えられていれば、トランジスタ１６０はオフ状態となる。
【００７８】
また、読み出し対象ではないメモリセル１７０に接続される読み出しワード線ＲＷＬの電
位をＶ２とし、かつ、書き込みワード線ＷＷＬの電位をＧＮＤとすると、読み出し対象で
はないメモリセル１７０にデータ”１”が書き込まれている場合、および、データ”０”
が書き込まれている場合のいずれにおいても、トランジスタ１６０はオン状態となる。
【００７９】
つまり、上述の読み出し動作により、読み出し対象のメモリセル１７０にデータ”１”が
書き込まれている場合には、トランジスタ１６０がオン状態となり、ビット線ＢＬの電位
が低下する。また、データ”０”が書き込まれている場合には、トランジスタ１６０がオ
フ状態となり、読み出し開始時のビット線ＢＬの電位が維持されるか、または上昇する。
【００８０】
なお、上述の構成を採用する場合には、データの保持動作およびデータの読み出し動作に
おける読み出しワード線ＲＷＬの電位および書き込みワード線ＷＷＬの電位はＧＮＤであ
る。つまり、対象列における全てのメモリセル１７０にデータ”１”が書き込まれている
場合には、トランジスタ１６０がオン状態となり、保持、読み出しの如何に関わらず、ソ
ース線ＳＬとビット線ＢＬが導通してしまう。このため、消費電力の増大が問題になるこ
とがある。このような状況に起因する消費電力を十分に抑制するためには、メモリセル１
７０と、ソース線ＳＬまたはビット線ＢＬとの間に選択トランジスタを設けると良い。ま
たは、読み出し動作以外において、ソース線ＳＬとビット線ＢＬの電位を等しくすればよ
い。
【００８１】
図３には、図２（Ａ）に係る半導体装置のより詳細な動作に係るタイミングチャートの例
を示す。タイミングチャート中のＲＥＡＤ、Ａ等の名称は、タイミングチャートに示す電
位が与えられる配線を示しており、同様の機能を有する配線が複数ある場合には、配線の
名称の末尾に＿１、＿２等を付すことで区別している。なお、ここでは説明を簡単にする
ため、メモリセル１７０が２（行）×２（列）に配列された半導体装置を例に説明するが
、開示する発明はこれに限られない。
【００８２】
図３に示されるタイミングチャートは、全てのメモリセルにデータ”１”を書き込み（書
き込み１）、その後、書き込まれた全データを読み出し（読み出し１）、次に、第１行第
１列のメモリセルおよび第２行第２列のメモリセルにデータ”１”を書き込むと共に、第
１行第２列のメモリセルおよび第２行第１列のメモリセルにデータ”０”を書き込み（書
き込み２）、その後、書き込まれた全データを読み出す（読み出し２）場合の各配線の電
位の関係を示すものである。
【００８３】
書き込み１においては、ＷＲＩＴＥを高電位、ＲＥＡＤを低電位としてメモリセルへの書
き込みが行える状態にする。第２の駆動回路１９２は、Ａ＿１、Ａ＿２の電位に応じた行
選択信号をＲＷＬおよびＷＷＬに出力する。ここでは、Ａ＿１が高電位の場合には第１行
目が選択され、Ａ＿２が高電位の場合には第２行目が選択されることとする。また、選択
された行のＷＷＬは、高電位となり、ＲＷＬは、選択、非選択にかかわらず低電位となる
。
【００８４】
書き込み１においては、全てのメモリセルにデータ”１”を書き込むため、行選択のタイ
ミングに合わせて、Ｓ＿１およびＳ＿２を高電位とする。なお、Ｓ＿１およびＳ＿２の信
号入力期間は、ＷＷＬの信号入力期間より長くなるようにする。または、Ｓ＿１およびＳ
＿２の信号入力を、ＷＷＬの信号入力より遅らせる。Ｓ＿１およびＳ＿２の信号入力期間
が短い、またはＳ＿１およびＳ＿２の信号入力が、ＷＷＬの信号入力より早い場合には、
メモリセルへの書き込みが不十分となる可能性があるためである。当該動作を実現するた
めには、例えば、Ｓ＿１やＳ＿２に遅延回路２１３を接続して、Ｓ＿１やＳ＿２の信号入
力を、ＷＷＬの信号入力より遅らせればよい。または、Ｓ＿１やＳ＿２に接続されるバッ
ファ回路２１４を構成するトランジスタのサイズ（例えばチャネル長）を、ＷＷＬに接続
されるバッファ回路２２３を構成するトランジスタのサイズ（例えばチャネル長）より大
きくして、駆動能力を落とすことで、Ｓ＿１およびＳ＿２の信号入力を、ＷＷＬの信号入
力より遅らせればよい。または、Ｓ＿１やＳ＿２に接続されるバッファ回路２１４を構成
するトランジスタのサイズ（例えばチャネル幅）を、ＷＷＬに接続されるバッファ回路２
２３を構成するトランジスタのサイズ（例えばチャネル幅）より小さくして、駆動能力を
落とすことで、Ｓ＿１およびＳ＿２の信号入力を、ＷＷＬの信号入力より遅らせればよい
。なお、ＢＬ＿１およびＢＬ＿２の電位は、書き込み時には大きな問題とならない（高電
位であっても良いし低電位であっても良い）。
【００８５】
読み出し１においては、ＷＲＩＴＥを低電位、ＲＥＡＤを高電位としてメモリセルからの
読み出しが行える状態にする。第２の駆動回路１９２は、Ａ＿１、Ａ＿２に応じた行選択
信号をＲＷＬおよびＷＷＬに出力する。ここでは、Ａ＿１が高電位の場合には第１行目が
選択され、Ａ＿２が高電位の場合には第２行目が選択される。また、選択された行のＲＷ
Ｌは低電位となり、選択されていない行のＲＷＬは高電位となり、ＷＷＬは、選択、非選
択に関わらず低電位となる。
【００８６】
上述の動作により、ＢＬ＿１およびＢＬ＿２には、選択された行のメモリセルに保持され
ているデータに応じた電位が与えられる。なお、Ｓ＿１およびＳ＿２の電位は、読み出し
時には問題とならない。
【００８７】
書き込み２における各配線の電位の関係は、書き込み１の場合と同様である。ただし、第
１行第１列のメモリセルおよび第２行第２列のメモリセルにデータ”１”を書き込むと共
に、第１行第２列のメモリセルおよび第２行第１列のメモリセルにデータ”０”を書き込
むために、行選択のタイミングに合わせて、Ｓ＿１およびＳ＿２を低電位または高電位と
する。
【００８８】
読み出し２における各配線の電位の関係は、読み出し１の場合と同様である。ＢＬ＿１お
よびＢＬ＿２には、選択された行のメモリセルに保持されているデータに応じた電位が与
えられることがわかる。
【００８９】
なお、上述の書き込み動作において、書き込みワード線ＷＷＬに入力される信号よりも信
号線Ｓに入力される信号を遅らせるためには、例えば、図４に示す遅延回路を第１の駆動
回路１９０内に設け、信号線Ｓと接続するとよい。遅延回路と信号線Ｓとを接続すること
で、書き込みワード線ＷＷＬの電位の変化より、信号線Ｓの電位の変化を遅らせることが
でき、メモリセル１７０への書き込みミスを抑制することができる。
【００９０】
次に、図２３に示す第１の駆動回路１９０に設けられる遅延回路２１３について、図４（
Ａ）、（Ｂ）、（Ｃ）、（Ｄ）および図２２を参照して説明する。
【００９１】
遅延回路２１３として、図４（Ａ）に示すような偶数個のインバータを直列に接続した回
路を用いることができる。また、図４（Ｂ）に示すように、直列に接続した偶数個のイン
バータに容量素子を付加した構成や、図４（Ｃ）に示すように、直列に接続した偶数個の
インバータに抵抗を付加した構成としてもよい。さらに、図４（Ｄ）に示すように、直列
に接続した偶数個のインバータ回路に、抵抗および容量素子を付加した構成としてもよい
。
【００９２】
または、上述の書き込み動作において、書き込みワード線ＷＷＬに入力される信号よりも
信号線Ｓに入力される信号を遅らせるために、第１の駆動回路１９０および第２の駆動回
路１９２に設けられるバッファ回路において、第１の駆動回路１９０が有するバッファ回
路２１４のトランジスタのサイズ（例えば、チャネル長）を、第２の駆動回路１９２が有
するバッファ回路２２３のトランジスタのサイズより大きくしても良い。または、第１の
駆動回路１９０が有するバッファ回路２１４のトランジスタのサイズ（例えば、チャネル
幅）を、第２の駆動回路１９２が有するバッファ回路２２３のトランジスタのサイズ（例
えば、チャネル幅）より小さくしても良い。この場合にも、書き込みワード線ＷＷＬの電
位の変化より、信号線Ｓの電位の変化を遅らせることができ、メモリセル１７０への書き
込みミスを抑制することができる。
【００９３】
次に、図２３に示す第２の駆動回路１９２に設けられる読み出し回路２１１について、図
２２を参照して説明する。
【００９４】
図２２（Ａ）に、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセン
スアンプ回路を有する。
【００９５】
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線ＢＬに接続さ
れる。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａ
の電位が制御される。
【００９６】
メモリセル１７０は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選
択したメモリセル１７０のトランジスタ１６０がオン状態の場合には低抵抗状態となり、
選択したメモリセル１７０のトランジスタ１６０がオフ状態の場合には高抵抗状態となる
。
【００９７】
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センス
アンプ回路は端子Ａの電位に対応する電位（データ”０”）を出力する。一方、メモリセ
ルが低抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回
路は端子Ａの電位に対応する電位（データ”１”）を出力する。
【００９８】
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができ
る。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。
また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに
参照用のビット線が接続される構成としても良い。
【００９９】
図２２（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型セン
スアンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（
＋）とＶｉｎ（−）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（−）であればＶｏｕｔは、
概ねＨｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（−）であればＶｏｕｔは、概ねＬｏｗ出力と
なる。
【０１００】
図２２（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型
センスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有す
る。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断す
る。そして、比較を行う電位をＶ１とＶ２に与える。その後、信号ＳｐをＬｏｗ、信号Ｓ
ｎをＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、比較を行う電位Ｖ１ｉｎとＶ２
ｉｎがＶ１ｉｎ＞Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＨｉｇｈ、Ｖ２の出力はＬｏｗ
となり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＬｏｗ、Ｖ２の出力はＨｉｇ
ｈとなる。このような関係を利用して、Ｖ１ｉｎとＶ２ｉｎの差を増幅することができる
。
【０１０１】
〈応用例２〉
次に、図２に示す回路構成とは異なる回路構成について、図５を参照して説明する。
【０１０２】
図５（Ａ）は、（ｍ×ｎ）個のメモリセル１７０を有する半導体装置の回路図の一例であ
る。図５（Ａ）中のメモリセル１７０の構成は、図２（Ｂ）と同様であるため、詳細な説
明は省略する。
【０１０３】
図５（Ａ）に示す半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線ＷＷＬと
、ｍ本の読み出しワード線ＲＷＬと、ｎ本（ｎは２以上の整数）のソース線ＳＬと、ｎ本
のビット線ＢＬと、ｎ本の信号線Ｓと、メモリセル１７０が縦ｍ個（行）×横ｎ個（列）
のマトリクス状に配置されたメモリセルアレイと、電位変換回路１８０と、ｎ本のビット
線ＢＬおよびｎ本の信号線Ｓに接続する第１の駆動回路１９０と、ｍ本の書き込みワード
線ＷＷＬおよびｍ本の読み出しワード線ＲＷＬに接続する第２の駆動回路１９２と、を有
する。ここで、電位変換回路１８０は、配線ＶＨＬによって第２の駆動回路１９２と接続
され、第２の駆動回路１９２に電源電位ＶＤＤより高い電位（高電位：ＶＨ）を出力する
。なお、本実施の形態では、配線ＷＲＩＴＥおよび配線ＲＥＡＤをそれぞれ電位変換回路
１８０に接続することで、第１の駆動回路１９０の出力に合わせて電位を変換する構成と
しているが、開示する発明はこれに限定されない。電位変換回路１８０、第１の駆動回路
１９０、および第２の駆動回路１９２を、配線ＷＲＩＴＥおよび配線ＲＥＡＤによって接
続しない構成としても良い。
【０１０４】
その他、第２の駆動回路１９２には、アドレス選択信号線Ａが接続されている。アドレス
選択信号線Ａは、メモリセルの行方向のアドレスを選択する信号を伝達する配線である。
【０１０５】
図５（Ａ）に示す第１の駆動回路１９０および第２の駆動回路１９２について、図２４を
参照して説明する。第１の駆動回路１９０と第２の駆動回路１９２とは、配線ＷＲＩＴＥ
および配線ＲＥＡＤによって接続されている。また、配線ＷＲＩＴＥおよび配線ＲＥＡＤ
はそれぞれ電位変換回路１８０に接続されている。
【０１０６】
第１の駆動回路１９０は、読み出し回路２１１と、制御回路２１２と、遅延回路２１３と
、バッファ回路２１４とにより構成されている。入力端子ＩＮは、制御回路２１２、遅延
回路２１３、及びバッファ回路２１４を介して信号線Ｓに接続されている。また、ビット
線ＢＬに接続される読み出し回路２１１は、出力端子ＯＵＴと接続される。
【０１０７】
第２の駆動回路１９２は、デコーダ回路２２１と、制御回路２２２と、バッファ回路２２
３と、バッファ回路２２４と、レベルシフト回路２２５とにより構成されている。アドレ
ス選択信号線Ａは、デコーダ回路２２１と接続されている。また、デコーダ回路２２１は
、制御回路２２２と接続されており、制御回路２２２はレベルシフト回路２２５及びバッ
ファ回路２２３を介して書き込みワード線ＷＷＬに接続されている。また、制御回路２２
２は、バッファ回路２２４を介して読み出しワード線ＲＷＬに接続されている。なお、読
み出し回路２１１は、図２２を参照すればよく、遅延回路２１３は、図４を参照すればよ
い。ここで、書き込みワード線ＷＷＬには、ＧＮＤまたはＶＨが出力される。
【０１０８】
データの書き込み、保持、および読み出しは、図２の場合と同様である。ただし、当該構
成においては、書き込みの際に、書き込みワード線ＷＷＬの電位を電源電位より高い電位
（ＶＨ）とすることができる。このため、ノードＦＧに十分に高い電位を与えることがで
き、より長期間のデータ保持が可能になる。また、データの識別力が向上する。
【０１０９】
電位変換回路１８０の一例として、図６に４段の昇圧を行う昇圧回路の一例を示す。図６
において、第１のトランジスタ１３００の入力端子（ここでは、ソース端子またはドレイ
ン端子であって、ゲート端子と接続されている端子をいう）には電源電位ＶＤＤが供給さ
れる。第１のトランジスタ１３００の出力端子（ここでは、ソース端子またはドレイン端
子であって、ゲート端子と接続されていない端子をいう）には第２のトランジスタ１３１
０の入力端子及び第１の容量素子１３５０の一方の端子が接続されている。同様に、第２
のトランジスタ１３１０の出力端子には第３のトランジスタ１３２０の入力端子及び第２
の容量素子１３６０の一方の端子が接続されている。以下、同様であるため詳細な説明は
省略するが、第ｎのトランジスタの出力端子には第ｎの容量素子の一方の端子が接続され
ているということもできる（ｎ：自然数）。図６においては、最終段のトランジスタの出
力端子には、電源ＶＤＤと接続したトランジスタ１３９０が接続されているが、この構成
に限られない。例えば、接地電位ＧＮＤと接続した容量をさらに付加した構成としても良
い。なお、図６においては、第５のトランジスタ１３４０の出力が、昇圧回路の出力ＶＨ
となる。
【０１１０】
さらに、第２の容量素子１３６０の他方の端子及び第４の容量素子１３８０の他方の端子
には、クロック信号ＣＰ＿ＣＬＫが入力される。また、第１の容量素子１３５０の他方の
端子及び第３の容量素子１３７０の他方の端子には、クロック信号ＣＰ＿ＣＬＫを反転さ
せたクロック信号ＣＰ＿ＣＬＫＢが入力される。すなわち、第２ｋの容量素子の他方の端
子にはクロック信号ＣＰ＿ＣＬＫが入力され、第２ｋ−１の容量素子の他方の端子にはそ
の反転クロック信号ＣＰ＿ＣＬＫＢが入力されるといえる（ｋ：自然数）。もちろん、ク
ロック信号ＣＰ＿ＣＬＫと反転クロック信号ＣＰ＿ＣＬＫＢとは、入れ替えて用いること
ができる。
【０１１１】
クロック信号ＣＰ＿ＣＬＫがＬｏｗである場合、つまり反転クロック信号ＣＰ＿ＣＬＫＢ
がＨｉｇｈである場合には、第２の容量素子１３６０および第４の容量素子１３８０が充
電され、反転クロック信号ＣＰ＿ＣＬＫＢと容量結合するノードＮ１およびノードＮ３の
電位は、所定の電圧（クロック信号ＣＰ＿ＣＬＫのＨｉｇｈとＬｏｗの電位差に相当する
電圧）分だけ引き上げられる。一方で、クロック信号ＣＰ＿ＣＬＫと容量結合するノード
Ｎ２およびノードＮ４の電位は、所定の電圧分だけ引き下げられる。
【０１１２】
これにより、第２のトランジスタ１３１０、第４のトランジスタ１３３０を通じて電荷が
移動し、ノードＮ２およびノードＮ４の電位が所定の値まで引き上げられる。
【０１１３】
次にクロック信号ＣＰ＿ＣＬＫがＨｉｇｈになり、反転クロック信号がＬｏｗになると、
ノードＮ２及びノードＮ４の電位がさらに引き上げられる。一方で、ノードＮ１、ノード
Ｎ３の電位は、所定の電圧分だけ引き下げられる。
【０１１４】
これにより、第１のトランジスタ１３００、第３のトランジスタ１３２０、第５のトラン
ジスタ１３４０を通じて電荷が移動し、その結果、ノードＮ１、ノードＮ３及びノードＮ
５の電位が所定の電位まで引き上げられることになる。このように、それぞれのノードに
おける電位がＶＮ５=ＶＮ４（ＣＰ＿ＣＬＫ＝Ｈｉｇｈ）＞ＶＮ３（ＣＰ＿ＣＬＫ＝Ｌｏ
ｗ）＞ＶＮ２（ＣＰ＿ＣＬＫ＝Ｈｉｇｈ）＞ＶＮ１（ＣＰ＿ＣＬＫ＝Ｌｏｗ）＞Ｖｄｄと
なることにより、昇圧が行われる。なお、昇圧回路の構成は、４段の昇圧を行うものに限
定されない。昇圧回路の段数は適宜変更することができる。
【０１１５】
なお、昇圧回路に用いるトランジスタとして、オフ電流特性の良好な酸化物半導体を含む
トランジスタを用いることにより、各ノードの電圧の保持時間を長くすることができる。
【０１１６】
次に、第２の駆動回路１９２に設けられるレベルシフト回路２２５（レベルシフタ）につ
いて説明する。
【０１１７】
図７及び図８に、昇圧用レベルシフト回路図の例を示す。図７に示すレベルシフタの構成
は、以下の通りである。第１のｐ型トランジスタ１２００のソース端子と第３のｐ型トラ
ンジスタ１２３０のソース端子は、共に電位ＶＨを供給する電源に電気的に接続している
。第１のｐ型トランジスタ１２００のドレイン端子は、第２のｐ型トランジスタ１２１０
のソース端子と電気的に接続され、第３のｐ型トランジスタ１２３０のドレイン端子は、
第４のｐ型トランジスタ１２４０のソース端子と電気的に接続されている。第２のｐ型ト
ランジスタ１２１０のドレイン端子は、第１のｎ型トランジスタ１２２０のドレイン端子
及び第３のｐ型トランジスタ１２３０のゲート端子に電気的に接続され、第４のｐ型トラ
ンジスタ１２４０のドレイン端子は、第２のｎ型トランジスタ１２５０のドレイン端子及
び第１のｐ型トランジスタ１２００のゲート端子と電気的に接続されている。また、第１
のｎ型トランジスタ１２２０のソース端子と第２のｎ型トランジスタ１２５０のソース端
子には、共にＧＮＤ（＝０［Ｖ］）が与えられている。
【０１１８】
図７において、入力信号（Ｉ）は、第２のｐ型トランジスタ１２１０のゲート端子と、第
１のｎ型トランジスタ１２２０のゲート端子とに入力され、入力信号の反転信号（ＩＢ）
は、第４のｐ型トランジスタ１２４０のゲート端子と、第２のｎ型トランジスタ１２５０
のゲート端子とに入力される。出力信号（Ｏ）は、第４のｐ型トランジスタ１２４０のド
レイン端子から取り出される。また、第２のｐ型トランジスタ１２１０のドレイン端子か
ら出力信号の反転信号（ＯＢ）を取り出すこともできる。
【０１１９】
図７に示すレベルシフタの基本的な動作を説明する。入力信号（Ｉ）にＨｉｇｈが入力さ
れると、第１のｎ型トランジスタ１２２０が導通状態となるため、第３のｐ型トランジス
タ１２３０のゲート端子に電位ＧＮＤが入力され、第３のｐ型トランジスタ１２３０が導
通状態となるとともに、出力信号の反転信号（ＯＢ）にはＬｏｗが出力され、このときの
電位はＧＮＤとなる。一方、反転入力信号（ＩＢ）は、このときＬｏｗであるから、第４
のｐ型トランジスタ１２４０は導通状態となり、第２のｎ型トランジスタ１２５０は非導
通状態となる。ここで、第３のｐ型トランジスタ１２３０と第４のｐ型トランジスタ１２
４０が共に導通状態となるため、出力信号（Ｏ）にはＨｉｇｈが出力され、このときの電
位はＶＨとなる。
【０１２０】
入力信号（Ｉ）の電位がＬｏｗのときは、図７に示すレベルシフタのトランジスタは上記
と逆の動作をし、出力信号（Ｏ）からはＬｏｗが出力され、このときの電位は、ＧＮＤと
なる。
【０１２１】
このようにして、入力した信号に対して振幅を変換した出力信号（Ｏ）を得ることができ
る。すなわち、図７に示すレベルシフタにより、入力信号（Ｉ）のＨｉｇｈとＬｏｗの電
位差を、出力信号（Ｏ）のＨｉｇｈとＬｏｗの電位差に変換することができる。
【０１２２】
図８は、図７とは異なる昇圧用レベルシフト回路図の例を示す。図８に示すレベルシフタ
の構成は、以下の通りである。第１のｐ型トランジスタ１２６０のソース端子と第２のｐ
型トランジスタ１２８０のソース端子は、共に電位ＶＨを供給する電源に電気的に接続し
ている。第１のｎ型トランジスタ１２７０のドレイン端子は、第１のｐ型トランジスタ１
２６０のドレイン端子及び第２のｐ型トランジスタ１２８０のゲート端子に電気的に接続
され、第２のｎ型トランジスタ１２９０のドレイン端子は、第２のｐ型トランジスタ１２
８０のドレイン端子及び第１のｐ型トランジスタ１２６０のゲート端子と電気的に接続さ
れている。また、第１のｎ型トランジスタ１２７０のソース端子と第２のｎ型トランジス
タ１２９０のソース端子には、共にＧＮＤ（＝０［Ｖ］）が与えられている。
【０１２３】
図８において、入力信号（Ｉ）は、第１のｎ型トランジスタ１２７０のゲート端子に入力
され、入力信号の反転信号（ＩＢ）は、第２のｎ型トランジスタ１２９０のゲート端子に
入力される。出力信号（Ｏ）は、第２のｎ型トランジスタ１２９０のドレイン端子から取
り出される。また、第１のｎ型トランジスタ１２７０のドレイン端子から出力信号の反転
信号（ＯＢ）を取り出すこともできる。
【０１２４】
図８に示すレベルシフタの基本的な動作を説明する。入力信号（Ｉ）にＨｉｇｈが入力さ
れると、第１のｎ型トランジスタ１２７０は導通状態となるため、第２のｐ型トランジス
タ１２８０のゲート端子に電位ＧＮＤが入力され、第２のｐ型トランジスタ１２８０が導
通状態となるとともに、出力信号の反転信号（ＯＢ）にはＬｏｗが出力され、このときの
電位はＧＮＤとなる。一方、反転入力信号（ＩＢ）は、このときＬｏｗであるから、第２
のｎ型トランジスタ１２９０は非導通状態となる。ここで、第２のｐ型トランジスタ１２
８０が導通状態となるため、出力信号（Ｏ）にはＨｉｇｈが出力され、このときの電位は
ＶＨとなる。
【０１２５】
入力信号（Ｉ）の電位がＬｏｗのときは、図８に示すレベルシフタのトランジスタは上記
と逆の動作をし、出力信号（Ｏ）からはＬｏｗが出力され、このときの電位は、ＧＮＤと
なる。
【０１２６】
このようにして、入力した信号に対して振幅を変換した出力信号（Ｏ）を得ることができ
る。すなわち、図８に示すレベルシフタにより、入力信号（Ｉ）のＨｉｇｈとＬｏｗの電
位差を、出力信号（Ｏ）のＨｉｇｈとＬｏｗの電位差に変換することができる。
【０１２７】
図６に示す電位変換回路１８０で高電位へ変換された電位は、第２の駆動回路１９２に含
まれる図７及び図８に示す昇圧用レベルシフタを用いて、書き込みワード線ＷＷＬから各
メモリセル１７０へと出力される。さらに、電位変換回路１８０で高電位へ変換された電
位を、第１の駆動回路１９０に含まれる昇圧用レベルシフタを用いて、信号線Ｓから各メ
モリセル１７０へと出力する構成としてもよい。
【０１２８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０１２９】
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法に
ついて、図９乃至図１３を参照して説明する。
【０１３０】
〈半導体装置の断面構成および平面構成〉
図９は、半導体装置の構成の一例である。図９（Ａ）には、半導体装置の断面を、図９（
Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図９（Ａ）は、図９（Ｂ）のＡ
１−Ａ２およびＢ１−Ｂ２における断面に相当する。図９（Ａ）および図９（Ｂ）に示さ
れる半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に
第２の半導体材料を用いたトランジスタ１６２を有するものである。ここで、第１の半導
体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体
材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物
半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作
が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の
電荷保持を可能とする。
【０１３１】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分
に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体
装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示す
ものに限定する必要はない。
【０１３２】
図９におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１
００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設け
られた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネ
ル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けら
れたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイ
ン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場
合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やド
レイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書
において、ソース電極との記載には、ソース領域が含まれうる。
【０１３３】
また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けら
れており、トランジスタ１６０を覆うように絶縁層１２８および絶縁層１３０が設けられ
ている。なお、高集積化を実現するためには、図９に示すようにトランジスタ１６０がサ
イドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０
の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不
純物濃度が異なる領域を含む不純物領域１２０を設けても良い。
【０１３４】
図９におけるトランジスタ１６２は、絶縁層１３０上に設けられたソース電極またはドレ
イン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極または
ドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接続さ
れている酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、ソース電極
またはドレイン電極１４２ｂ、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲー
ト絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８
ａと、ソース電極またはドレイン電極１４２ａと酸化物半導体層１４４との間の、ゲート
電極１４８ａと重畳する領域の絶縁層１４３ａと、ソース電極またはドレイン電極１４２
ｂと酸化物半導体層１４４との間の、ゲート電極１４８ａと重畳する領域の絶縁層１４３
ｂと、を有する。なお、ソース電極またはドレイン電極と、ゲート電極との間の容量を低
減するためには、絶縁層１４３ａおよび絶縁層１４３ｂを設けることが望ましいが、絶縁
層１４３ａおよび絶縁層１４３ｂを設けない構成とすることも可能である。
【０１３５】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、また
は、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具
体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３
以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａ
ｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次
イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏ
ｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度
化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が
低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ま
しくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満と
なる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あた
りの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましく
は１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化
物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることが
できる。
【０１３６】
なお、図９のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制す
るために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されてい
ない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエ
ッチングによる酸化物半導体層１４４の汚染を防止できる。
【０１３７】
図９における容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体
層１４４、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース
電極またはドレイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１
４８ｂは、容量素子１６４の他方の電極として機能することになる。
【０１３８】
なお、図９の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層さ
せることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁
性を十分に確保することができる。もちろん、十分な容量を確保するために、酸化物半導
体層１４４を有しない構成の容量素子１６４を採用しても良い。また、絶縁層１４３ａと
同様に形成される絶縁層を有する構成の容量素子１６４を採用しても良い。さらに、容量
が不要の場合は、容量素子１６４を設けない構成とすることも可能である。
【０１３９】
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電
極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であ
ることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン
電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性を
向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、３
０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、
ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂
直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【０１４０】
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と
重畳するように設けられている。このような、平面レイアウトを採用することにより、高
集積化が可能である。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５
Ｆ２〜２５Ｆ２とすることが可能である。
【０１４１】
トランジスタ１６２および容量素子１６４の上には、絶縁層１５０が設けられており、絶
縁層１５０上には絶縁層１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層
１５０、絶縁層１５２などに形成された開口には、電極１５４が設けられ、絶縁層１５２
上には電極１５４と接続する配線１５６が形成される。なお、図９では電極１５４を用い
て、ソース電極またはドレイン電極１４２ｂと、配線１５６とを接続しているが、開示す
る発明はこれに限定されない。例えば、ソース電極またはドレイン電極１４２ｂを直接、
金属化合物領域１２４に接触させても良い。または、配線１５６を直接、ソース電極また
はドレイン電極１４２ｂに接触させても良い。
【０１４２】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ１６０の作製方法について図１０および図１１を参照して説明し、その後、上
部のトランジスタ１６２および容量素子１６４の作製方法について図１２および図１３を
参照して説明する。
【０１４３】
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図１０（Ａ）参照）。半導体材料を含む
基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基
板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することがで
きる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合
の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン
半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコ
ン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり
、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ
基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のも
のが含まれるものとする。
【０１４４】
半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場
合には、半導体装置の読み出し動作を高速化することができるため好適である。
【０１４５】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図１０（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン
、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後
において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純
物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシ
リコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用い
ることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミ
ニウム、ガリウムなどを用いることができる。
【０１４６】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体
領域と分離された半導体領域１０４が形成される（図１０（Ｂ）参照）。当該エッチング
には、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い
。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択すること
ができる。
【０１４７】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図１０（Ｃ）参
照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチ
ング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、
または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
【０１４８】
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形
成する。
【０１４９】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（
熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度
プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、ヘリウム（Ｈｅ）、ア
ルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス、酸素、酸化窒素
、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、ＣＶＤ
法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン
、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、
酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素
が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））
、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ
＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは
、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすること
ができる。
【０１５０】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。
【０１５１】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
、ゲート電極１１０を形成する（図１０（Ｃ）参照）。
【０１５２】
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域
１１６および不純物領域１２０を形成する（図１０（Ｄ）参照）。なお、ここではｎ型ト
ランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する
場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここ
で、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化さ
れる場合には、その濃度を高くすることが望ましい。
【０１５３】
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる
濃度で添加された不純物領域を形成しても良い。
【０１５４】
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図
１１（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート
法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０
４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用
いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル
、タングステン、ニッケル、コバルト、白金等がある。
【０１５５】
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不
純物領域１２０に接する金属化合物領域１２４が形成される（図１１（Ａ）参照）。なお
、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金
属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【０１５６】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層１２２は除去する。
【０１５７】
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８、絶縁層１３０を
形成する（図１１（Ｂ）参照）。絶縁層１２８や絶縁層１３０は、酸化シリコン、酸窒化
シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成す
ることができる。特に、絶縁層１２８や絶縁層１３０に誘電率の低い（ｌｏｗ−ｋ）材料
を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能に
なるため好ましい。なお、絶縁層１２８や絶縁層１３０には、これらの材料を用いた多孔
性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率
が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、
絶縁層１２８や絶縁層１３０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成す
ることも可能である。なお、ここでは、絶縁層１２８と絶縁層１３０の積層構造としてい
るが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積
層構造としても良い。
【０１５８】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図
１１（Ｂ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴
を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで
、情報の読み出しを高速に行うことができる。
【０１５９】
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８
や絶縁層１３０にＣＭＰ処理を施して、ゲート電極１１０の上面を露出させる（図１１（
Ｃ）参照）。ゲート電極１１０の上面を露出させる処理としては、ＣＭＰ処理の他にエッ
チング処理などを適用することも可能であるが、トランジスタ１６２の特性を向上させる
ために、絶縁層１２８や絶縁層１３０の表面は可能な限り平坦にしておくことが望ましい
。
【０１６０】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１６１】
〈上部のトランジスタの作製方法〉
次に、ゲート電極１１０、絶縁層１２８、絶縁層１３０などの上に導電層を形成し、該導
電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、ソース電極ま
たはドレイン電極１４２ｂを形成する（図１２（Ａ）参照）。
【０１６２】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分
とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウ
ム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いて
もよい。
【０１６３】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２
ｂへの加工が容易であるというメリットがある。
【０１６４】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化
インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
【０１６５】
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソー
ス電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ま
しい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソ
ース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部を
テーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４
６の被覆性を向上し、段切れを防止することができる。
【０１６６】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａ、お
よびソース電極またはドレイン電極１４２ｂの下端部の間隔によって決定される。なお、
チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露
光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒ
ａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度
も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１
０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能
である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【０１６７】
なお、絶縁層１２８や絶縁層１３０の上には、下地として機能する絶縁層を設けても良い
。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
【０１６８】
次に、ソース電極またはドレイン電極１４２ａの上に絶縁層１４３ａを、ソース電極また
はドレイン電極１４２ｂの上に絶縁層１４３ｂを、それぞれ形成する（図１２（Ｂ）参照
）。絶縁層１４３ａおよび絶縁層１４３ｂは、ソース電極またはドレイン電極１４２ａや
、ソース電極またはドレイン電極１４２ｂを覆う絶縁層を形成した後、当該絶縁層を選択
的にエッチングすることにより形成できる。また、絶縁層１４３ａおよび絶縁層１４３ｂ
は、後に形成されるゲート電極の一部と重畳するように形成する。このような絶縁層を設
けることにより、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減する
ことが可能である。
【０１６９】
絶縁層１４３ａや絶縁層１４３ｂは、酸化シリコン、酸窒化シリコン、窒化シリコン、酸
化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁
層１４３ａや絶縁層１４３ｂに誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、ゲート
電極と、ソース電極またはドレイン電極との間の容量を十分に低減することが可能になる
ため好ましい。なお、絶縁層１４３ａや絶縁層１４３ｂには、これらの材料を用いた多孔
性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率
が低下するため、ゲート電極と、ソース電極またはドレイン電極との間の容量をさらに低
減することが可能である。
【０１７０】
なお、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減させるという点
では、絶縁層１４３ａおよび絶縁層１４３ｂを形成するのが好適であるが、当該絶縁層を
設けない構成とすることも可能である。
【０１７１】
次に、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１
４２ｂを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチ
ングして酸化物半導体層１４４を形成する（図１２（Ｃ）参照）。
【０１７２】
酸化物半導体層は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金
属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−
Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、
二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ
−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、一元系金属
酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
【０１７３】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
【０１７４】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）
ｍ（ｍ＞０、ｍ：非自然数）で表記されるものがある。また、Ｇａに代えてＭを用い、Ｉ
ｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、ｍ：非自然数）のように表記される酸化物半導体材料が
ある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル
（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複
数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、Ｇ
ａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上
述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記
する。
【０１７５】
酸化物半導体層をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝
１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比を有するものを用いるのが好
適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成
比を有する金属酸化物ターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２
Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有する金属酸化物ターゲットや、Ｉ
ｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有する金属酸化物
ターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ数比］の組成比を
有する金属酸化物ターゲットを用いることもできる。
【０１７６】
本実施の形態では、非晶質構造の酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化
物ターゲットを用いるスパッタ法により形成することとする。
【０１７７】
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、
さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層を形成することが可能である。
【０１７８】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、ま
たは、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ま
しくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である
。
【０１７９】
酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保
持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以
下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度
は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素
や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を
形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層
に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することが
できる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好まし
い。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用い
ることができる。また、ターボ分子ポンプにコールドトラップを加えたものを用いてもよ
い。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去するこ
とができるため、酸化物半導体層中の不純物濃度を低減できる。
【０１８０】
酸化物半導体層の形成条件としては、例えば、被処理物とターゲットの間との距離が１７
０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００
％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合
雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いる
と、成膜時に発生する粉状物質（パーティクル、ゴミともいう）を低減でき、膜厚分布も
均一となるため好ましい。酸化物半導体層の厚さは、１ｎｍ以上５０ｎｍ以下、好ましく
は１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような
厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可
能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚
さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【０１８１】
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１３０の表面）の付着物を
除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッ
タターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させること
によってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法とし
ては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマ
を生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などに
よる雰囲気を適用してもよい。
【０１８２】
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この
第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去し、
酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる
。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５０
０℃以下とする。
【０１８３】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせ
ず、水や水素の混入が生じないようにする。
【０１８４】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ  Ｒａ
ｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅ
ｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ
）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。
ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
【０１８５】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。
【０１８６】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１８７】
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型
に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実
現することができる。
【０１８８】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成
後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱
水素化処理は、一回に限らず複数回行っても良い。
【０１８９】
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおい
て行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好
適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液につい
ては被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークな
どが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
【０１９０】
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成し、その後、ゲート絶縁
層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成し
、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４８ｂを形成する（図
１２（Ｄ）参照）。
【０１９１】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、
ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウ
ム、酸化タンタル、酸化ハフニウム、酸化イットリウム、酸化ガリウム、ハフニウムシリ
ケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート
（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアル
ミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などを含むように形成す
るのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても
良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トラン
ジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場
合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることが
できる。
【０１９２】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、
ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（
ｘ＞０、ｙ＞０、ｚ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈ
ｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲート
リークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を
含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ア
ルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１９３】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４
に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）ま
たはｉ型に限りなく近い酸化物半導体層１４４を形成することもできる。
【０１９４】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の
熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第
１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさ
せても良い。
【０１９５】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物
半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することが
できる。
【０１９６】
ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後
に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電
極１４８ａおよび電極１４８ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、
プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極ま
たはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。
【０１９７】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、絶縁層１５
０および絶縁層１５２を形成する（図１３（Ａ）参照）。絶縁層１５０および絶縁層１５
２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸
窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含
む材料を用いて形成することができる。
【０１９８】
なお、絶縁層１５０や絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔
性の構造など）を用いることが望ましい。絶縁層１５０や絶縁層１５２の誘電率を低くす
ることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることがで
きるためである。
【０１９９】
なお、本実施の形態では、絶縁層１５０と絶縁層１５２の積層構造としているが、開示す
る発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造として
も良い。また、絶縁層を設けない構成とすることも可能である。
【０２００】
なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面
が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などに
おいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである
。なお、絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行う
ことができる。
【０２０１】
次に、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２に、ソース電極またはドレイン
電極１４２ｂにまで達する開口を形成する（図１３（Ｂ）参照）。当該開口の形成は、マ
スクなどを用いた選択的なエッチングにより行われる。
【０２０２】
その後、上記開口に電極１５４を形成し、絶縁層１５２上に電極１５４に接する配線１５
６を形成する（図１３（Ｃ）参照）。
【０２０３】
電極１５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成
した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去するこ
とにより形成することができる。
【０２０４】
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被
形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極または
ドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成さ
れる窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや
窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２０５】
なお、上記導電層の一部を除去して電極を形成する際には、その表面が平坦になるように
加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成
した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰ処
理によって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面
の平坦性を向上させることができる。このように、電極１５４を含む表面を平坦化するこ
とにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成すること
が可能となる。
【０２０６】
配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法
を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。
また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデ
ン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることが
できる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウム
のいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極
またはドレイン電極１４２ａなどと同様である。
【０２０７】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および
容量素子１６４が完成する（図１３（Ｃ）参照）。
【０２０８】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化さ
れているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×
１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下
である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１
×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。
そして、トランジスタ１６２のオフ電流も十分に小さくなる。例えば、トランジスタ１６
２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は
１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ
以下となる。
【０２０９】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジ
スタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを
用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られ
る。
【０２１０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０２１１】
（実施の形態３）
本実施の形態では、図２や図５とは異なる構成の半導体装置について、図２５乃至図２７
を参照して説明する。
【０２１２】
図２５（Ａ）は、（ｍ×ｎ）個のメモリセル１７０を有する半導体装置の回路図の一例で
ある。図２５（Ａ）中のメモリセル１７０の構成は、図２（Ｂ）と同様であるため、詳細
な説明は省略する。
【０２１３】
図２５（Ａ）に示す半導体装置は、図２（Ａ）に示す半導体装置と概ね同様の構成を有す
る。図２（Ａ）に示す半導体装置と、図２５（Ａ）に示す半導体装置の相違は、ビット線
ＢＬと電気的に接続される配線１９５が設けられているか否かにある。つまり、図２５（
Ａ）に示す半導体装置は、ビット線ＢＬと電気的に接続される配線１９５を有する。当該
配線１９５は、メモリセルに与えられるビット線の電位を、適切な値に保つ機能を有する
。開示する発明のように、多数のメモリセルが直列に接続される構成では、メモリセルに
おける電圧降下によって情報の読み出しが困難になることがあるからである。
【０２１４】
例えば、６４個のメモリセルを直列に接続した構成をユニットとして、各ユニットに適切
な電位が与えられるように、各ユニットに対して配線１９５を接続する。これにより、多
数のメモリセルを有する構成であっても、情報の読み出しを好適に行うことができる。な
お、各ユニットが有するメモリセルの数は、６４個に限られない。３２個、１２８個など
、読み出し動作に影響が出ない範囲で、適宜設定することが可能である。
【０２１５】
図２６は、図２５に示す半導体装置の構成の一例である。図２６（Ａ）には、半導体装置
の断面を、図２６（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図２６（Ａ
）は、図２６（Ｂ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面に相当する。図２６に示
す構成において特徴的な点は、ソース電極またはドレイン電極１４２ａと電気的に接続さ
れる配線１５６ｂに加え、配線１５６ａを有する点である。当該配線１５６ａが、図２５
におけるビット線ＢＬと電気的に接続される配線１９５に相当する。なお、図２６（Ｂ）
では明示していないが、配線１５６ａと配線１５６ｂは、互いに平行に、図２６（Ｂ）の
縦方向に伸長する形態で存在している。
【０２１６】
上記半導体装置の動作は、図２（Ａ）の場合と同様である。詳細については、先の実施の
形態の、対応する記載を参酌すればよい。
【０２１７】
なお、図２（Ａ）や図５（Ａ）の構成を採用する場合であっても、信号線Ｓを上記配線の
代わりに用いることで、同様の効果を得ることが可能である。この場合、例えば、図２７
に示すように、ビット線ＢＬと信号線Ｓとを電気的に接続した上で、ビット線ＢＬおよび
信号線Ｓと出力端子ＯＵＴとの接続を制御するスイッチ２３１と、ビット線ＢＬおよび信
号線Ｓと入力端子ＩＮとの接続を制御するスイッチ２３２と、配線ＳＷと、を有する構成
を採用することが可能である。この場合、配線ＳＷに供給される信号を用いて、読み出し
時にはスイッチ２３１をオンとし、書き込み時にはスイッチ２３２をオンとしてやればよ
い。なお、配線ＳＷに供給される信号は、配線ＷＲＩＴＥおよび配線ＲＥＡＤからの信号
を元に、信号生成回路２３３によって生成される。このような構成を採用する場合には、
図２５に示す配線１９５を設ける必要がないため、好適な読み出し動作を維持しつつ、半
導体装置の集積度を一層高めることが可能である。
【０２１８】
なお、図２７における、他の構成は図２３と同様である。詳細については図２３の説明を
参酌することができる。
【０２１９】
なお、本実施の形態に示す構成は、図２（Ａ）に示す半導体装置の変形例であるが、図５
（Ａ）に示す半導体装置の変形例としても良い。
【０２２０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０２２１】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図１４を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレ
ビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用す
る場合について説明する。
【０２２２】
図１４（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、
表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２
の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情
報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分
に低減されたノート型のパーソナルコンピュータが実現される。
【０２２３】
図１４（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外
部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端
末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に
示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される
。
【０２２４】
図１４（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２
３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７
２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７によ
り接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７
２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１
、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消
費電力が十分に低減された電子書籍が実現される。
【０２２５】
図１４（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されて
いる。さらに、筐体７４０と筐体７４１は、スライドし、図１４（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作
キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４
８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９
、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵さ
れている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装
置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶
保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０２２６】
図１４（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操
作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体
７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたデジタルカメラが実現される。
【０２２７】
図１４（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド
７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるス
イッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操
作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の
書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低
減されたテレビジョン装置が実現される。
【０２２８】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。
【実施例１】
【０２２９】
本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結
果について説明する。
【０２３０】
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいこと
を考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定
を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図１５に示す
。図１５において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電
圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では
、トランジスタのオフ電流は、検出限界である１×１０−１２Ａ以下であることがわかっ
た。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）
は１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下となることがわかった。
【０２３１】
次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求め
た結果について説明する。上述したように、高純度化された酸化物半導体を用いたトラン
ジスタのオフ電流は、測定器の検出限界である１×１０−１２Ａ以下であることがわかっ
た。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定
器の検出限界以下の値）を求めた結果について説明する。
【０２３２】
はじめに、電流測定方法に用いた特性評価用素子について、図１６を参照して説明する。
【０２３３】
図１６に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８０
０は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６
、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０５、トランジス
タ８０６およびトランジスタ８０８には、高純度化された酸化物半導体を用いたトランジ
スタを適用した。
【０２３４】
測定系８００において、トランジスタ８０４のソース端子およびドレイン端子の一方と、
容量素子８０２の端子の一方と、トランジスタ８０５のソース端子およびドレイン端子の
一方は、電源（Ｖ２を与える電源）に接続されている。また、トランジスタ８０４のソー
ス端子およびドレイン端子の他方と、トランジスタ８０８のソース端子およびドレイン端
子の一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲート端子とは、接
続されている。また、トランジスタ８０８のソース端子およびドレイン端子の他方と、ト
ランジスタ８０６のソース端子およびドレイン端子の一方と、トランジスタ８０６のゲー
ト端子は、電源（Ｖ１を与える電源）に接続されている。また、トランジスタ８０５のソ
ース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン
端子の他方とは、接続され、出力端子となっている。
【０２３５】
なお、トランジスタ８０４のゲート端子には、トランジスタ８０４のオン状態と、オフ状
態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲート端子には、ト
ランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。
また、出力端子からは電位Ｖｏｕｔが出力される。
【０２３６】
次に、上記の特性評価用素子を用いた電流測定方法について説明する。
【０２３７】
まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。
初期化期間においては、トランジスタ８０８のゲート端子に、トランジスタ８０８をオン
状態とする電位Ｖｅｘｔ＿ｂ１を入力する。これにより、トランジスタ８０４のソース端
子またはドレイン端子の他方と接続されるノード（つまり、トランジスタ８０８のソース
端子およびドレイン端子の一方、容量素子８０２の端子の他方、およびトランジスタ８０
５のゲート端子に接続されるノード）であるノードＡに電位Ｖ１が与えられる。ここで、
電位Ｖ１は、例えば高電位とする。また、Ｖｅｘｔ＿ｂ２にトランジスタ８０４がオフ状
態になる電位を与えて、トランジスタ８０４はオフ状態としておく。
【０２３８】
その後、トランジスタ８０８のゲート端子に、トランジスタ８０８をオフ状態とする電位
Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８
をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ
状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期化期間
が終了する。初期化期間が終了した状態では、ノードＡとトランジスタ８０４のソース端
子及びドレイン端子の一方との間に電位差が生じ、また、ノードＡとトランジスタ８０８
のソース端子及びドレイン端子の他方との間に電位差が生じることになるため、トランジ
スタ８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生
する。
【０２３９】
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ
８０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、ト
ランジスタ８０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は
低電位に固定しておく。一方で、測定期間中は、上記ノードＡの電位は固定しない（フロ
ーティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と
共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変
動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動す
る。
【０２４０】
上記電位差を付与する初期化期間、および、その後の測定期間における各電位の関係の詳
細（タイミングチャート）を図１７に示す。
【０２４１】
初期化期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態とな
るような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（
ＶＳＳ）となる。なお、ノードＡに低電位（ＶＳＳ）を与えるのは必須ではない。その後
、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となるような電位（低電位）と
して、トランジスタ８０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を、ト
ランジスタ８０８がオン状態となるような電位（高電位）とする。これによって、ノード
Ａの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖｅｘｔ＿ｂ１を、トラン
ジスタ８０８がオフ状態となるような電位とする。これによって、ノードＡがフローティ
ング状態となり、初期化期間が終了する。
【０２４２】
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、
またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ
２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいて
は、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とするこ
とがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短
期間とする。
【０２４３】
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに
保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジ
スタ８０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力
端子の出力電位Ｖｏｕｔの電位も変化することとなる。
【０２４４】
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
【０２４５】
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めて
おく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上
述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表す
ことができる。
【０２４６】
【数１】
2020057448.tif 000003
【０２４７】
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定
数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量
ＣＡは、容量素子８０２の容量と他の容量の和である。
【０２４８】
【数２】
2020057448.tif 000004
【０２４９】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の
時間微分であるから、ノードＡの電流ＩＡは次式のように表される。
【０２５０】
【数３】
2020057448.tif 000005
【０２５１】
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノー
ドＡの電流ＩＡを求めることができる。
【０２５２】
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリ
ーク電流（オフ電流）を測定することができる。
【０２５３】
本実施例では、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの、高純度化した酸化
物半導体を用いてトランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トラ
ンジスタ８０８を作製した。また、並列された各測定系８００において、容量素子８０２
の各容量値を、１００ｆＦ、１ｐＦ、３ｐＦとした。
【０２５４】
なお、本実施例に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間に
おいては、電位Ｖ１を原則としてＶＳＳとし、１０〜３００ｓｅｃごとに、１００ｍｓｅ
ｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用い
られるΔｔは、約３００００ｓｅｃとした。
【０２５５】
図１８に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。
図１８より、時間の経過にしたがって、電位が変化している様子が確認できる。
【０２５６】
図１９には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す。
なお、図１９は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図
１９から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍで
あることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流
は１０ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１０−２１Ａを表す。
【０２５７】
さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流について
図２０に示す。図２０は、８５℃の温度環境下におけるソース−ドレイン電圧Ｖと、オフ
電流Ｉとの関係を表すものである。図２０から、ソース−ドレイン電圧が３．１Ｖの条件
において、オフ電流は１００ｚＡ／μｍ以下であることが分かった。
【０２５８】
以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電
流が十分に小さくなることが確認された。
【実施例２】
【０２５９】
開示する発明の一態様に係るメモリセルの書き換え可能回数につき調査した。本実施例で
は、当該調査結果につき、図２１を参照して説明する。
【０２６０】
調査に用いた半導体装置は、図１（Ａ−１）に示す回路構成の半導体装置である。ここで
、トランジスタ１６２に相当するトランジスタには酸化物半導体を用いた。容量素子１６
４に相当する容量素子としては、０．３３ｐＦの容量値のものを用いた。
【０２６１】
調査は、初期のメモリウィンドウ幅と、情報の保持および情報の書き込みを所定回数繰り
返した後のメモリウィンドウ幅とを比較することにより行った。メモリセルへの情報の保
持および情報の書き込みは、図１（Ａ−１）における第３の配線に相当する配線に０Ｖ、
または５Ｖのいずれかを与え、第４の配線に相当する配線に、０Ｖ、または５Ｖのいずれ
かを与えることにより行った。第４の配線に相当する配線の電位が０Ｖの場合には、トラ
ンジスタ１６２に相当するトランジスタ（書き込み用トランジスタ）はオフ状態であるか
ら、ノードＦＧに与えられた電位が保持される。第４の配線に相当する配線の電位が５Ｖ
の場合には、トランジスタ１６２に相当するトランジスタはオン状態であるから、第３の
配線に相当する配線の電位がノードＦＧに与えられる。
【０２６２】
メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶
状態の間での、第５の配線に相当する配線の電位Ｖｃｇと、トランジスタ１６０に相当す
るトランジスタ（読み出し用トランジスタ）のドレイン電流Ｉｄとの関係を示す曲線（Ｖ
ｃｇ−Ｉｄ曲線）の、シフト量ΔＶｃｇをいうものとする。異なる記憶状態とは、ノード
ＦＧに０Ｖが与えられた状態（以下、Ｌｏｗ状態という）と、ノードＦＧに５Ｖが与えら
れた状態（以下、Ｈｉｇｈ状態という）をいう。つまり、メモリウィンドウ幅は、Ｌｏｗ
状態とＨｉｇｈ状態において、電位Ｖｃｇの掃引を行うことで確認できる。
【０２６３】
図２１（Ａ）に、初期状態におけるメモリウィンドウ幅と、１×１０９回の書き込みを行
った後のメモリウィンドウ幅の調査結果を示す。なお、図２１（Ａ）において、横軸はＶ
ｃｇ（Ｖ）を示し、縦軸はＩｄ（Ａ）を示す。
【０２６４】
図２１（Ａ）に示すように、１×１０９回もの書き込みを行う前後において、Ｈｉｇｈ状
態の書込みのＶｃｇ−Ｉｄ曲線、Ｌｏｗ状態の書込みのＶｃｇ−Ｉｄ曲線には、ほとんど
変化が見られない。また、Ｈｉｇｈ状態の書込みのＶｃｇ−Ｉｄ曲線とＬｏｗ状態の書込
みのＶｃｇ−Ｉｄ曲線とのシフト量（ΔＶｃｇ）についても、１×１０９回の書き込みの
前後でほとんど変化が見られない。
【０２６５】
図２１（Ｂ）に、Ｈｉｇｈ状態の書込みまたはＬｏｗ状態の書込みにおいてトランジスタ
１６０をオン状態にするために必要な第５の配線に相当する配線の電位と、書き換え回数
の関係を示す。図２１（Ｂ）において、横軸は書き換え回数を示し、縦軸は第５の配線に
相当する配線の電位、すなわちトランジスタ１６０の見かけのしきい値Ｖｔｈ（Ｖ）を示
す。
【０２６６】
なお、しきい値は、一般に接線法により算出することができる。具体的には、横軸をゲー
ト電圧Ｖｇとし、縦軸をドレイン電流Ｉｄの平方根の値とした曲線に対し、その曲線の傾
きが最大となる点における接線を求める。その接線と、横軸（ゲート電圧Ｖｇの値）との
切片をしきい値とする。図２１（Ｂ）においても接線法により見かけのしきい値Ｖｔｈを
算出した。
【０２６７】
表１に、図２１（Ｂ）より算出されるメモリウィンドウ幅を示す。なお、メモリウィンド
ウ幅は、Ｈｉｇｈ状態の書込みにおけるトランジスタ１６０の見かけのしきい値Ｖｔｈ＿
Ｈと、Ｌｏｗ状態の書込みにおけるトランジスタ１６０の見かけのしきい値Ｖｔｈ＿Ｌと
の差分を算出して求めた。
【０２６８】
【表１】
2020057448.tif 000006
【０２６９】
表１より、本実施例のメモリセルは、書き込みを１×１０９回行う前後において、メモリ
ウィンドウ幅の変化量が２％以内、具体的には１．６８％であった。したがって、少なく
とも１×１０９回の書き込み前後において、半導体装置が劣化しないことが示された。
【０２７０】
図２１（Ｃ）に、書き換え回数と、メモリセルの相互コンダクタンス（ｇｍ）の関係を示
す。図２１（Ｃ）において、横軸は書き換え回数を示し、縦軸は相互コンダクタンス（ｇ
ｍ）値を示す。
【０２７１】
メモリセルの相互コンダクタンス（ｇｍ）が低下すると、書き込み状態と消去状態の識別
が困難となる等の影響が現れるが、図２１（Ｃ）に示すように、本実施例のメモリセルで
は１０９回書き換えを行った後でもｇｍ値に殆ど変化が見られないことがわかる。よって
、本実施例に係る半導体装置は、１０９回書き換え後でも劣化しない、極めて信頼性の高
い半導体装置であると言える。
【０２７２】
以上示したように、開示する発明の一態様に係るメモリセルは、保持および書き込みを１
０９回もの多数回繰り返しても特性が変化せず、書き換え耐性が極めて高い。つまり、開
示する発明の一態様によって、極めて信頼性の高いメモリセル、及びそれを搭載した極め
て信頼性の高い半導体装置が実現されるといえる。
【符号の説明】
【０２７３】
１００    基板
１０２    保護層
１０４    半導体領域
１０６    素子分離絶縁層
１０８    ゲート絶縁層
１１０    ゲート電極
１１６    チャネル形成領域
１２０    不純物領域
１２２    金属層
１２４    金属化合物領域
１２８    絶縁層
１３０    絶縁層
１４２ａ    ソース電極またはドレイン電極
１４２ｂ    ソース電極またはドレイン電極
１４３ａ    絶縁層
１４３ｂ    絶縁層
１４４    酸化物半導体層
１４６    ゲート絶縁層
１４８ａ    ゲート電極
１４８ｂ    電極
１５０    絶縁層
１５２    絶縁層
１５４    電極
１５６    配線
１５６ａ    配線
１５６ｂ    配線
１６０    トランジスタ
１６２    トランジスタ
１６４    容量素子
１７０    メモリセル
１８０    電位変換回路
１９０    第１の駆動回路
１９２    第２の駆動回路
１９５    配線
２１１    読み出し回路
２１２    制御回路
２１３    遅延回路
２１４    バッファ回路
２２１    デコーダ回路
２２２    制御回路
２２３    バッファ回路
２２４    バッファ回路
２２５    レベルシフト回路
２３１    スイッチ
２３２    スイッチ
２３３    信号生成回路
７０１    筐体
７０２    筐体
７０３    表示部
７０４    キーボード
７１１    本体
７１２    スタイラス
７１３    表示部
７１４    操作ボタン
７１５    外部インターフェイス
７２０    電子書籍
７２１    筐体
７２３    筐体
７２５    表示部
７２７    表示部
７３１    電源
７３３    操作キー
７３５    スピーカー
７３７    軸部
７４０    筐体
７４１    筐体
７４２    表示パネル
７４３    スピーカー
７４４    マイクロフォン
７４５    操作キー
７４６    ポインティングデバイス
７４７    カメラ用レンズ
７４８    外部接続端子
７４９    太陽電池セル
７５０    外部メモリスロット
７６１    本体
７６３    接眼部
７６４    操作スイッチ
７６５    表示部
７６６    バッテリー
７６７    表示部
７７０    テレビジョン装置
７７１    筐体
７７３    表示部
７７５    スタンド
７８０    リモコン操作機
８００    測定系
８０２    容量素子
８０４    トランジスタ
８０５    トランジスタ
８０６    トランジスタ
８０８    トランジスタ
１２００    ｐ型トランジスタ
１２１０    ｐ型トランジスタ
１２２０    ｎ型トランジスタ
１２３０    ｐ型トランジスタ
１２４０    ｐ型トランジスタ
１２５０    ｎ型トランジスタ
１２６０    ｐ型トランジスタ
１２７０    ｎ型トランジスタ
１２８０    ｐ型トランジスタ
１２９０    ｎ型トランジスタ
１３００    トランジスタ
１３１０    トランジスタ
１３２０    トランジスタ
１３３０    トランジスタ
１３４０    トランジスタ
１３５０    容量素子
１３６０    容量素子
１３７０    容量素子
１３８０    容量素子
１３９０    トランジスタ
【図１】
2020057448.tif 000007
【図２】
2020057448.tif 000008
【図３】
2020057448.tif 000009
【図４】
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【図５】
2020057448.tif 000011
【図６】
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【図７】
2020057448.tif 000013
【図８】
2020057448.tif 000014
【図９】
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【図１０】
2020057448.tif 000016
【図１１】
2020057448.tif 000017
【図１２】
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【図１３】
2020057448.tif 000019
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【手続補正書】
【提出日】令和2年1月21日(2020.1.21)
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記容量素子と電気的に接続され、
前記第２のトランジスタは、酸化物半導体膜にチャネル形成領域を有し、
前記酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
前記酸化物半導体膜は、脱水化処理、又は脱水素化処理と、酸素の供給と、を経て形成された半導体装置の作製方法。
【請求項２】
第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記容量素子と電気的に接続され、
前記第２のトランジスタは、酸化物半導体膜にチャネル形成領域を有し、
前記酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
前記酸化物半導体膜は、３００℃以上５５０℃未満の熱処理によって、脱水化処理又は脱水素化処理と、酸素を供給と、を経て形成された半導体装置の作製方法。