(57)【要約】【課題】光電変換膜積層型による高感度化の利点と、アナログ相関２重サンプリング回路を配設可能としたことによる最高フレーム周波数の２倍速化の利点を併せ持ち、照明強度変化周波数１００Ｈｚの環境下においてフレーム周波数１２０Ｈｚで撮像したときに映像に生じるフリッカを抑制する。【解決手段】ＰＬ２１１を積層してなる固体撮像素子の単位画素１０２が、ＴＸ２１２、ＲＳＤ２１９、ＳＦ２１５、ＳＬ２１６、ＲＳＤ２１９の５トランジスタを有し、インターレース走査方式とされ、分割画像フレーム間隔が８．３３３ミリ秒に設定され、かつ保持容量リセットタイミングが画素のブランキング期間とされ、保持容量リセット手段がフラッシュリセットとされ、保持容量リセットトランジスタのオン・オフから転送トランジスタのオン・オフまでの１電荷蓄積時間を１０ミリ秒とする。【選択図】図３
2020170953.tif 000002
【特許請求の範囲】
【請求項１】
光電変換膜を積層するタイプの固体撮像素子の各単位画素が、転送トランジスタ、浮遊拡散容量リセットトランジスタ、ソースフォロアアンプトランジスタ、選択トランジスタ、および保持容量リセットトランジスタの５つのトランジスタにより構成され、前記光電変換膜と保持容量をビアで接続するとともに、ｎ−型シリコンのフォトダイオードのノードをｎ＋型シリコンの前記保持容量で置き換えた構成であって、
ＸＹマトリクス状に配置される複数の前記単位画素に対応して形成された光電変換部に対し、Ｙ行のアドレスを選択して駆動する行選択回路部、およびＸ列ごとに信号を読み出す列並列読み出し回路部とを含む画像フレーム読出し制御部とを有し、
前記各単位画素からの画素信号が順次入力される、アナログ相関２重サンプリング回路およびアナログデジタル変換回路とを備え、
前記画像フレーム読出し制御部は、非プログレッシブ方式を用い、分割画像フレーム間隔を８．３３３ミリ秒または８．３４２ミリ秒に設定するとともに、前記保持容量リセットトランジスタの、リセットタイミングを当該単位画素の前記選択トランジスタがオフであるブランキング期間とし、保持容量リセットの手段を、リセット期間がハードリセットより長時間必要なソフト的なリセットを含む態様とし、前記光電変換部における各画素の１電荷蓄積時間である前記保持容量リセットトランジスタのオン・オフ動作から前記転送トランジスタのオン・オフ動作までを１０ミリ秒に設定することを特徴とする撮像装置。
【請求項２】
前記非プログレッシブ方式がインターレース方式であることを特徴とする請求項１記載の撮像装置。
【請求項３】
前記光電変換部が、Ｘ方向またはＹ方向の複数画素に亘って画素共有されるように構成されてなることを特徴とする請求項１または２に記載の撮像装置。
【請求項４】
光電変換膜を積層するタイプの固体撮像素子の各単位画素が、転送トランジスタ、浮遊拡散容量リセットトランジスタ、ソースフォロアアンプトランジスタ、選択トランジスタ、および保持容量リセットトランジスタの５つのトランジスタにより構成され、前記光電変換膜と保持容量をビアで接続するとともに、ｎ−型シリコンのフォトダイオードのノードをｎ＋型シリコンの前記保持容量で置き換えた構成であって、
ＸＹマトリクス状に配置される複数の前記単位画素に対応して形成された光電変換部に対し、Ｙ行のアドレスを選択して駆動する行選択回路部、およびＸ列ごとに信号を読み出す列並列読み出し回路部を含む画像フレーム読出し制御部とを有し、
前記各単位画素からの画素信号が順次入力される、アナログ相関２重サンプリング回路およびアナログデジタル変換回路とを備え、
前記画像フレーム読出し制御部は、非プログレッシブ方式を用い、分割画像フレーム間隔を８．３３３ミリ秒（８．３４２ミリ秒を含む）に設定するとともに、前記保持容量リセットトランジスタの、リセットタイミングを当該単位画素の前記選択トランジスタがオフであるブランキング期間とし、保持容量リセットの手段を、リセット期間がハードリセットより長時間必要なソフト的なリセットを含む態様とし、前記光電変換部における各画素の１電荷蓄積時間である前記保持容量リセットトランジスタのオン・オフ動作から前記転送トランジスタのオン・オフ動作までを１０ミリ秒に設定し得るように、前記複数の画素に対応する、少なくとも蓄積開始指示信号および蓄積終了指示信号を、前記画像フレーム読出し制御部から前記光電変換部に向けて所定の順序で出力することを特徴とする画像フレーム読出し制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源周波数が５０Ｈｚ圏において、強度変化が１００Ｈｚとなる照明下であって、フレーム周波数が１２０Ｈｚの撮像を行う際に生じるフリッカを低減することが可能な、光電変換膜を積層するタイプのＣＭＯＳ型撮像素子を用いた撮像装置および画像フレーム読出し制御回路に関するものである。
【背景技術】
【０００２】
従来、固体撮像素子、例えばＣＭＯＳ撮像素子においては、高精細な映像を撮像することができるように、画素サイズの微細化および多画素化を図るための技術開発が進められてきた。しかし、画素サイズが微細化されたことにより、光を電気信号に変換する光電変換部の面積が狭くなり、感度の低下につながることが問題となっていることから、感度を向上させるために、裏面照射型や光電変換膜積層型の構造のものが注目されており、研究開発が進められている。
【０００３】
このような技術としては、光電変換膜積層型の固体撮像素子において、各単位画素が３トランジスタ型とされたものが知られている（ここでは、従来技術１と称する：特許文献１を参照）。
【０００４】
従来技術１に関し、図１７に光電変換膜積層型の３トランジスタ型の単位画素１０２´の等価回路図を示す。また、この従来技術１に関し、図１８に入力信号のタイムチャートを示す。光電変換膜（ＰＬ）６１１で発生した信号電荷は浮遊拡散容量（ＦＤ）６１３に蓄積され、単位画素が選択されて、リセットノイズが重畳された信号がアナログデジタル変換され読み出される。その後、浮遊拡散容量（ＦＤ）６１３がリセットされ、リセットレベルがアナログデジタル変換され読み出される。これを後リセット方式と称する。図１８においてＭ−１フレームの１行目の単位画素１０２´のリセット後、リセットノイズの値が読み出される。その後、Ｍフレームの１行目の読み出しまでが１回の蓄積時間になる。単位画素１０２´が選択されて、リセットノイズが重畳された信号がアナログデジタル変換されて読み出される。このＭフレーム１行目のリセットノイズが重畳された信号がアナログデジタル変換された値と、Ｍ−１フレーム１行目のリセットノイズがアナログデジタル変換された値では、リセットノイズが同じものであるので、センサ外部でのデジタル相関２重サンプリング処理により、リセットノイズが相殺されて、信号のみを分離して抽出することができる（特許文献２を参照）。
【０００５】
しかしながら、１フレーム１行目の信号を読み出すためには、Ｍ−１フレーム１行目のリセットノイズをアナログデジタル変換して読み出し、Ｍフレーム１行目のリセットノイズが重畳された信号をアナログデジタル変換して読み出し、センサ外部にあるデジタル相関２重サンプリング回路でリセットノイズを相殺する必要があるので、アナログデジタル変換回路を２回動作させる必要がある。このため、１フレーム１行目の信号を読み出すためにアナログデジタル変換回路を１回動作させればよい固体撮像素子に比べて、最高フレーム周波数が半分になってしまうという問題点があった。
【０００６】
一方で、光電変換膜積層型ではない表面照射型や裏面照射型においては、各単位画素が４トランジスタ型とされたものが知られている（ここでは、従来技術２と称する）。図１９に、４トランジスタ型の単位画素１０２´の等価回路図を示す。また、この従来技術２に関し、図２０に入力信号のタイムチャートを示す。
【０００７】
４トランジスタ型の基本動作は、画素が選択されて、まず浮遊拡散容量（ＦＤ）７１３がリセットされ、リセットノイズの値が単位画素１０２´とアナログデジタル変換回路（ＡＤＣ）の間に配置されているアナログ相関２重サンプリング回路（ＣＤＳ）により保持される。その後、転送トランジスタ（ＴＸ）７１２がオンになり、フォトダイオード（ＰＤ）７２０で蓄積された信号電荷が浮遊拡散容量（ＦＤ）７１３に転送され、リセットノイズが重畳された信号の値がアナログ相関２重サンプリング回路（ＣＤＳ）に入力され、リセットノイズが相殺され、信号値のみが出力されて、アナログデジタル変換回路（ＡＤＣ）でアナログデジタル変換処理が行われる。これを前リセット方式と称する。４トランジスタ型の単位画素では、１フレーム１行目の信号を読みだすために１回アナログデジタル変換回路を動作させればよいので、最高フレーム周波数は半分になることはない。
【０００８】
４トランジスタ型単位画素に光電変換膜を積層することができれば、光電変換膜積層型による高感度化の利点と、４トランジスタ型でアナログ相関２重サンプリング回路を配置できることによる低ノイズ化や最高フレーム周波数の２倍速化の利点を併せ持つことができるので、好適である。
【０００９】
一方、近年、スーパーハイビジョン機器の開発が活発化している。スーパーハイビジョンの最高フレーム周波数は１２０Ｈｚ（１１９．８８Ｈｚを含む）と定められている。電源周波数５０Ｈｚ圏においては、蛍光灯などの照明機器は、整流後の脈動周波数である１００Ｈｚに応じた照明強度変化を示す。このような照明強度下において、撮像装置の撮像フレーム周波数が１２０Ｈｚで撮像する場合のフリッカ抑制方式については、画像フレーム読出し制御部は、非プログレッシブ方式を用い、分割画像フレーム間隔を８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定するとともに、前記光電変換部における各画素の、１電荷蓄積時間を１０ミリ秒に設定することが行われている（特許文献３を参照）。したがって、光電変換膜積層型のＣＭＯＳ型撮像素子に、フレーム周波数１２０Ｈｚにおけるフリッカ抑制方式を用いることができれば、既存の技術を利用することができ、効率的である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１３−０７０１８１号公報
【特許文献２】特開２０１５−１６７３４３号公報
【特許文献３】特開２０１６−００６９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、光電変換膜を積層するタイプの固体撮像素子の各単位画素が、転送トランジスタ、浮遊拡散容量リセットトランジスタ、ソースフォロアアンプトランジスタ、選択トランジスタ、および、保持容量リセットトランジスタの５トランジスタ型から構成されたものが知られている。このように、５トランジスタ型とされている場合に、光電変換膜と保持容量をビアで接続するとともに、ｎ−型シリコンのフォトダイオードのノードをｎ＋型シリコンの前記保持容量で置き換えた構成とし、光電変換膜を積層するタイプの固体撮像素子の最高フレーム周波数が１２０Ｈｚであると同時に、電源周波数５０Ｈｚ圏での蛍光灯照明のような照明強度変化が１００Ｈｚである環境下において、スーパーハイビジョンの最大フレーム周波数である１２０Ｈｚで撮影したときに生じるフリッカを低減することができれば好ましい。
【００１２】
本発明は、上記事情に鑑みなされたものであり、各画素が上述したような５トランジスタ型から構成され、かつｎ−型シリコンダイオードのノードをｎ＋型シリコンの保持容量で置き換えた場合に、光電変換膜を積層するタイプの固体撮像素子を用いて、照明強度変化が１００Ｈｚの場合に、１２０Ｈｚの撮像フレーム周波数で撮像を行ったときに生じるフリッカを低減することが可能な撮像装置および画像フレーム読出し制御回路を提供することを目的とするものである。
【課題を解決するための手段】
【００１３】
本発明の撮像装置は、
光電変換膜を積層するタイプの固体撮像素子の各単位画素が、転送トランジスタ、浮遊拡散容量リセットトランジスタ、ソースフォロアアンプトランジスタ、選択トランジスタ、および保持容量リセットトランジスタから構成され、前記光電変換膜と保持容量をビアで接続するとともに、ｎ−型シリコンのフォトダイオードのノードをｎ＋型シリコンの前記保持容量で置き換えた構成であって、
ＸＹマトリクス状に配置される複数の前記単位画素に対応して形成された光電変換部に対し、Ｙ行のアドレスを選択して駆動する行選択回路部、およびＸ列ごとに信号を読み出す列並列読み出し回路部とを含む画像フレーム読出し制御部とを有し、
前記各単位画素からの画素信号が順次入力される、アナログ相関２重サンプリング回路およびアナログデジタル変換回路とを備え、
前記画像フレーム読出し制御部は、非プログレッシブ方式を用い、分割画像フレーム間隔を８．３３３ミリ秒（８．３４２ミリ秒を含む）に設定するとともに、前記保持容量リセットトランジスタの、リセットタイミングを当該単位画素の前記選択トランジスタがオフであるブランキング期間とし、保持容量リセットの手段を、リセット期間がハードリセットより長時間必要なソフト的なリセットを含む態様とし、前記光電変換部における各画素の１電荷蓄積時間である前記保持容量リセットトランジスタのオン・オフ動作から前記転送トランジスタのオン・オフ動作までを１０ミリ秒に設定することを特徴とするものである。
【００１４】
ここで、前記「ＸＹマトリクス状」とは、撮像素子の素子面上で交差する２軸の一方をＸ軸、他方をＹ軸としたとき、これら両方向に配列された状態をいう。
【００１５】
前記「非プログレッシブ方式」とは、撮像素子の１方向から順番に走査される方式であるプログレッシブ方式とは異なる、いわゆる飛越し走査方式を指称するものであり、インターレース方式のみならず、２以上のラインごとに飛越し走査を行う方式や、見かけ上Ｙ方向に走査され、その走査が飛越し走査であるような場合における走査方式も含まれるものとする。すなわち、上位概念的には、前記複数の画素を、Ｎ行またはＭ列ごとに選択してＮ個の行群またはＭ個の列群のグループそれぞれに対して順番に、電荷蓄積動作および信号読出し動作を繰り返し行わせる方式である。
【００１６】
一般的には、前記「画像フレーム」に、飛越し走査により形成されたライン群、例えば奇数行のみによるフレーム（奇数フレーム：概念的にはＮＴＳＣによる第１フィールドに対応）あるいは偶数行のみによるフレーム（偶数フレーム：概念的にはＮＴＳＣによる第２フィールドに対応）も含まれ、奇数フレーム同士あるいは偶数フレーム同士のみならず、奇数フレームと偶数フレームの間隔も画像フレーム間隔と称されることが多い。
【００１７】
しかしながら、本願明細書においてそのようにすると、発明の本質的部分において紛らわしくなる可能性があるので、奇数フレーム同士、あるいは偶数フレーム同士の間隔は画像フレーム間隔と称するが、奇数フレームと偶数フレームの間隔は、便宜的に、分割画像フレーム間隔と称することとする。
また、上述した「ソフト的なリセット」とは、強反転領域で動作させるリセットを称するハードリセットとは異なり、弱反転領域で動作させるリセットを称するものである。このソフト的なリセットを少なくとも含むリセット態様としては、フラッシュリセット、ＲＣフィルタリセット、テーパードリセット、さらには、フィードバックリセットやいわゆる狭義のソフトリセット等を含むものである。
【００１８】
前記非プログレッシブ方式がインターレース方式であることが好ましい。
【００１９】
前記光電変換部が、Ｘ方向またはＹ方向の複数画素に亘って画素共有されるように構成されてなることが好ましい。前記「Ｘ方向またはＹ方向」とは、Ｘ方向およびＹ方向の両方について画素共有される場合を排除するものではない。
【００２０】
フレーム周波数１２０Ｈｚの表現はフレーム周波数１１９．８８Ｈｚ（１２０／１．００１）を含むものとする。フレーム周波数１２０Ｈｚに対応する分割画像フレーム間隔は８．３３３ミリ秒であり、フレーム周波数１１９．８８Ｈｚに対応する分割画像フレーム間隔は８．３４２ミリ秒である。
【００２１】
また、本発明の画像フレーム読出し制御回路は、
光電変換膜を積層するタイプの固体撮像素子の各単位画素が、転送トランジスタ、浮遊拡散容量リセットトランジスタ、ソースフォロアアンプトランジスタ、選択トランジスタ、および保持容量リセットトランジスタから構成され、前記光電変換膜と保持容量をビアで接続するとともに、ｎ−型シリコンのフォトダイオードのノードをｎ＋型シリコンの前記保持容量で置き換えた構成であって、
ＸＹマトリクス状に配置される複数の前記単位画素に対応して形成された光電変換部に対し、Ｙ行のアドレスを選択して駆動する行選択回路部、およびＸ列ごとに信号を読み出す列並列読み出し回路部を含む画像フレーム読出し制御部とを有し、
前記各単位画素からの画素信号が順次入力される、アナログ相関２重サンプリング回路およびアナログデジタル変換回路とを備え、
前記画像フレーム読出し制御部は、非プログレッシブ方式を用い、分割画像フレーム間隔を８．３３３ミリ秒（８．３４２ミリ秒を含む）に設定するとともに、前記保持容量リセットトランジスタの、リセットタイミングを当該単位画素の前記選択トランジスタがオフであるブランキング期間とし、保持容量リセットの手段を、リセット期間がハードリセットより長時間必要なソフト的なリセットを含む態様とし、前記光電変換部における各画素の１電荷蓄積時間である前記保持容量リセットトランジスタのオン・オフ動作から前記転送トランジスタのオン・オフ動作までを１０ミリ秒に設定し得るように、前記複数の画素に対応する、少なくとも蓄積開始指示信号および蓄積終了指示信号を、前記画像フレーム読出し制御部から前記光電変換部に向けて所定の順序で出力することを特徴とするものである。
【発明の効果】
【００２２】
本発明の撮像装置および画像フレーム読出し制御回路は、
光電変換膜を積層するタイプの固体撮像素子の各単位画素が、転送トランジスタ、浮遊拡散容量リセットトランジスタ、ソースフォロアアンプトランジスタ、選択トランジスタ、および、保持容量リセットトランジスタから構成され、前記光電変換膜と保持容量をビアで接続するとともに、ｎ−型シリコンのフォトダイオードのノードをｎ＋型シリコンの前記保持容量で置き換えた構成にしている。これにより、前記各単位画素からの画素信号が順次入力される、アナログ相関２重サンプリング回路およびアナログデジタル変換回路とを前記各単位画素の次段に備えることが可能となり、１フレーム１行あたり１回のアナログデジタル変換処理の回数でアナログ信号をデジタル信号へ変換することができ、光電変換膜を積層するタイプの固体撮像素子の各画素が３トランジスタ型単位画素に比べ２倍速の高フレーム周波数化を図ることができる。
さらに、前記画像フレーム読出し制御部は、非プログレッシブ方式を用い、分割画像フレーム間隔を８．３３３ミリ秒（８．３４２ミリ秒を含む）に設定するとともに、保持容量リセットトランジスタのリセットタイミングを当該画素の選択トランジスタがオフであるブランキング期間とし、保持容量リセットの手段をハードリセットより長時間必要なソフト的なリセットを含む態様とし、前記光電変換部における各画素の１電荷蓄積時間である保持容量リセットトランジスタのオン・オフから転送トランジスタのオン・オフまでを１０ミリ秒に設定することで、電源周波数５０Ｈｚ圏の１００Ｈｚの照明強度変化下において１２０Ｈｚの撮像を行う際に生じるフリッカの発生を阻止することができる。
【００２３】
このように、本願発明の撮像装置および画像フレーム読出し制御回路によれば、光電変換膜を積層するタイプのＣＭＯＳ型撮像素子において、最高フレーム周波数１２０Ｈｚで読み出すことを可能とし、最高フレーム周波数１２０Ｈｚのスーパーハイビジョン用の撮像機器等に対しても、電源周波数５０Ｈｚ圏の１００Ｈｚの照明強度変化下において１２０Ｈｚの撮像を行う際に生じるフリッカの発生を阻止することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態に係る固体撮像素子の構成を模式的に示す図である。
【図２】照明強度変化周波数１００Ｈｚとフレーム周波数１２０Ｈｚのインターレース走査の奇数行と偶数行における蓄積時間と奇数行と偶数行からの映像の時系列的な関係の一例を示すタイムチャートである。
【図３】本発明の実施例１に係る膜積層型で５トランジスタ使用の画素回路の等価回路を示す回路図である。
【図４】実施例１に係る固体撮像素子において、信号読出しを行った場合における画素回路への入力信号のタイムチャートを示すものである。
【図５】実施例１に係る固体撮像素子において、図４に示すタイムチャートの各段階における断面電位図を示すものである。
【図６】実施例１に係る固体撮像素子における、単位画素の平面模式図を示すものである。
【図７】実施例１に係る固体撮像素子における、図６に示す単位画素の平面模式図のＡ−Ａ’断面の断面模式図（ａ）と断面ポテンシャル図（ｂ）を示すものである。
【図８】実施例１に係る固体撮像素子における、図６に示す単位画素の平面模式図のＢ−Ｂ’断面の断面模式図（ａ）と断面ポテンシャル図（ｂ）を示すものである。
【図９】実施例１に係る固体撮像素子における駆動回路に、フラッシュリセット回路を用いた場合を示すものである。
【図１０】図９に示すフラッシュリセット回路に替えてＲＣフィルタリセット回路を用いた場合を示すものである。
【図１１】図９に示すフラッシュリセット回路に替えてテーパードリセット回路を用いた場合を示すものである。
【図１２】本発明の実施例２に係る固体撮像素子における縦２画素共有の５トランジスタ型単位画素の等価回路図を示すものである。
【図１３】実施例２に係る固体撮像素子において、信号読出しを行った場合における画素回路への入力信号のタイムチャートを示すものである。
【図１４】実施例２に係る固体撮像素子における、単位画素の平面模式図を示すものである。
【図１５】実施例２に係る固体撮像素子における、図１４に示す単位画素の平面模式図のＡ−Ａ’断面の断面模式図（ａ）と断面ポテンシャル図（ｂ）を示すものである。
【図１６】実施例２に係る固体撮像素子における、図１４に示す単位画素の平面模式図のＢ−Ｂ’断面の断面模式図（ａ）と断面ポテンシャル図（ｂ）を示すものである。
【図１７】従来技術１に係る固体撮像素子における単位画素の等価回路図を示すものである。
【図１８】従来技術１に係る固体撮像素子において、信号読出しを行った場合における画素回路への入力信号のタイムチャートを示すものである。
【図１９】従来技術２に係る固体撮像素子における単位画素の等価回路図を示すものである。
【図２０】従来技術２に係る固体撮像素子において、信号読出しを行った場合における画素回路への入力信号のタイムチャートを示すものである。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態に係る撮像装置および画像フレーム読出し制御回路について、図面を参照しながら説明する。
【００２６】
図１は、単位画素の画素アレイを有する固体撮像素子、具体的には光電変換膜積層型ＣＭＯＳ撮像素子のシステム構成図である。光電変換膜積層型ＣＭＯＳ撮像素子１００は、光電変換素子を含む単位画素１０２がアレイ状に２次元配列され、画素駆動配線１０３、垂直信号線１０４と接続している画素アレイ１０１を有するとともに、周辺回路として、列並列信号処理回路１０５、出力回路１０６、タイミング制御回路１０７、水平走査回路１０８、垂直走査回路１０９、マルチプレクサ回路１１０、リセット信号制御回路１１１から構成されている。なお、列並列信号処理回路１０５は、アナログ相関２重サンプリング回路（ＣＤＳ）、およびアナログデジタル変換回路（ＡＤＣ）を含む構成となっている。
すなわち、本実施形態に係る撮像装置および画像フレーム読出し制御回路は、ＸＹマトリクス状に配置される複数の単位画素１０２に対応して形成され、入射光に応じて電荷が発生する光電変換部に対し、Ｙ行のアドレスを選択して駆動する行選択回路部、およびＸ列ごとに信号を読み出す列並列信号読み出し回路部とを含む画像フレーム読出し制御部を有する概念とされている。
【００２７】
ここで、列並列信号処理回路１０５および水平走査回路１０８が、図１中の上方および下方に配されているのは、片側に配された場合に比べ、列並列信号処理回路１０５のレイアウト幅を単位画素幅の２倍にしつつ、単位画素１列あたり１個の列並列信号処理回路を配置することができるという理由からである。
【００２８】
なお、本発明の実施形態に係る撮像装置は、例えば図１に示す固体撮像素子を備え、さらに、例えば出力回路１０６からの信号を、そのまま、または所望の信号形態に変換して外部に出力する信号出力部を備えた装置であり、例えば、カメラやセンサ等を含む広義の撮像装置である。
【００２９】
図２は、照明強度変化周波数１００Ｈｚと、フレーム周波数１２０Ｈｚのインターレース走査の奇数行と偶数行における蓄積時間と、奇数行と偶数行からの映像の時系列的な関係の一例を示すタイムチャートである。奇数行と偶数行における蓄積時間は１０ミリ秒であり、奇数フレームと偶数フレームの間隔である分割画像フレーム間隔は８．３３３ミリ秒（８．３４２ミリ秒を含む）である（図２においては、簡略化して８．３msecと記載されている。
【００３０】
＜実施例１＞
以下、本発明の実施例１に係る撮像装置および画像フレーム読出し制御回路について図面を参照しつつ説明する。
【００３１】
図１９に示す従来技術２におけるトランジスタ４個から構成される単位画素１０２´は、転送トランジスタ（ＴＸ）７１２、浮遊拡散容量リセットトランジスタ（ＲＴ）７１４、ソースフォロアアンプトランジスタ（ＳＦ）７１５、選択トランジスタ（ＳＬ）７１６から構成される。
【００３２】
これに対し、図３は、実施例１に係る固体撮像素子に用いられる、単位画素１０２の等価回路図を示すものである。図３に示す実施例１に係る単位画素１０２の等価回路は、光電変換膜（ＰＬ）２１１から信号電荷を読み出す画素回路が、図１７に示す回路構成に、保持容量（ＳＤ）２１８、および保持容量リセットトランジスタ（ＲＳＤ）２１９を追加した５トランジスタ型の単位画素１０２の回路構成とされている。
【００３３】
図３に示すように、光電変換膜（ＰＬ）２１１は、下部電極がビア（ＶＩＡ）２２７（図７を参照）を通して保持容量（ＳＤ）２１８に接続される。保持容量（ＳＤ）２１８をリセットする保持容量リセットトランジスタ（ＲＳＤ）２１９が保持容量（ＳＤ）２１８と保持容量電源（ＳＤＶＤＤ）２２４との間に接続される。転送トランジスタ（ＴＸ）２１２が保持容量（ＳＤ）２１８と浮遊拡散容量（ＦＤ）２１３の間に接続される。浮遊拡散容量リセットトランジスタ（ＲＦＤ）２１４が浮遊拡散容量（ＦＤ）２１３と浮遊拡散容量電源（ＦＤＶＤＤ）２２３との間に接続される。浮遊拡散容量（ＦＤ）２１３はソースフォロアアンプトランジスタ（ＳＦ）２１５のゲート電極に接続される。ソースフォロアアンプトランジスタ（ＳＦ）２１５と選択トランジスタ（ＳＬ）２１６がソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）２２２と画素出力（ＯＵＴ）２１７の間に接続される。
【００３４】
図４に、本実施例１に係る単位画素１０２の画素回路における入力信号のタイムチャートを示す。選択トランジスタ（ＳＬ）２１６、浮遊拡散容量リセットトランジスタ（ＲＦＤ）２１４、転送トランジスタ（ＴＸ）２１２、保持容量リセットトランジスタ（ＲＳＤ）２１９の入力信号のタイムチャートを示すものである。これらのラベルの後の（１）、（２）、（３）、（４）は、図１における画素アレイ１０１の何行目の単位画素であるかを表している。また、アナログ相関２重サンプリング回路（ＣＤＳ）、およびアナログデジタル変換回路（ＡＤＣ）の駆動タイミングのタイムチャートを示すものである。
【００３５】
図５に、単位画素１０２の光電変換膜（ＰＬ）２１１、ビア（ＶＩＡ）２２７（図７を参照）、保持容量（ＳＤ）２１８、転送トランジスタ（ＴＸ）２１２、浮遊拡散容量（ＦＤ）２１３に至る断面の断面電位図を示す。
【００３６】
図４と図５における（ａ）のタイミングでは、光電変換膜（ＰＬ）２１１の上部電極（ＵＥ）２２５（図７、図８を参照）に低電圧または負電圧を加えており、光電変換膜（ＰＬ）２１１で信号電荷が発生し、光電変換膜（ＰＬ）２１１から保持容量（ＳＤ）２１８へ信号電荷が移動し、保持容量（ＳＤ）２１８で信号電荷が蓄積される。ここで、光電変換膜（ＰＬ）２１１の上部電極（ＵＥ）２２５（図７、図８を参照）には正電圧を加えていても良い。
（ｂ）のタイミングでは、選択トランジスタ（ＳＬ）２１６がオンになり当該画素が選択され、浮遊拡散容量リセットトランジスタ（ＲＦＤ）２１４がオンになり、浮遊拡散容量（ＦＤ）２１３がリセットされる。浮遊拡散容量リセットトランジスタ（ＲＦＤ）２１４がオフになった後の浮遊拡散容量（ＦＤ）２１３の電位にはリセットノイズが含まれている。アナログ相関２重サンプリング回路（ＣＤＳ）では、リセットノイズを保持する。
（ｃ）のタイミングでは、転送トランジスタ（ＴＸ）２１２がオンになり、保持容量（ＳＤ）２１８に蓄積されていた信号電荷の一部が浮遊拡散容量（ＦＤ）２１３へ移動する。
（ｄ）のタイミングでは、転送トランジスタ（ＴＸ）２１２がオフになり、保持容量（ＳＤ）２１８に蓄積されていた信号電荷の一部が浮遊拡散容量（ＦＤ）２１３との間で分配される。この時浮遊拡散容量（ＦＤ）２１３では、信号電荷とリセットノイズが含まれた電位になる。アナログ相関２重サンプリング回路（ＣＤＳ）では、信号電荷とリセットノイズが含まれた電位が入力され、リセットノイズがキャンセルされ、信号電荷のみが出力され、アナログデジタル変換回路（ＡＤＣ）へ入力される。
（ｅ）のタイミングでは、保持容量リセットトランジスタ（ＲＳＤ）２１９がオンになり、保持容量（ＳＤ）２１８の信号電荷がリセットされる。保持容量リセットトランジスタ（ＲＳＤ）２１９がオン・オフになる時は、当該画素の選択トランジスタ（ＳＬ）２１６がオフである当該画素のブランキング期間である。保持容量リセットトランジスタ（ＲＳＤ）２１９がオン・オフになる時には、リセット手段はフラッシュリセットである。保持容量リセットトランジスタ（ＲＳＤ）２１９がオフになった直後から、当該画素の信号電荷の蓄積が開始され、次のフレームの当該画素の転送トランジスタ（ＴＸ）２１２がオンになり再度オフになる直前までが１回の蓄積時間であり、この蓄積時間を１０ミリ秒に設定する。
【００３７】
図６に、本実施例１に係る単位画素１０２の平面模式図を示す。浮遊拡散容量リセットトランジスタ（ＲＦＤ）２１４が浮遊拡散容量電源（ＦＤＶＤＤ）２２３と浮遊拡散容量（ＦＤ）２１３の間に配置されている。転送トランジスタ（ＴＸ）２１２が、浮遊拡散容量（ＦＤ）２１３と保持容量（ＳＤ）２１８の間に配置されている。保持容量リセットトランジスタ（ＲＳＤ）２１９が保持容量（ＳＤ）２１８と保持容量電源（ＳＤＶＤＤ）２２４の間に配置されている。ソースフォロアアンプトランジスタ（ＳＦ）２１５と選択トランジスタ（ＳＬ）２１６がソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）２２２と画素出力（ＯＵＴ）２１７の間に配置されている。浮遊拡散容量（ＦＤ）２１３はソースフォロアアンプトランジスタ（ＳＦ）２１５のゲート電極に接続されている。保持容量（ＳＤ）２１８は光電変換膜（ＰＬ）２１１の下部電極（ＬＥ）２２６にビア（ＶＩＡ）２２７を通して接続されている。
【００３８】
浮遊拡散容量電源（ＦＤＶＤＤ）２２３と浮遊拡散容量（ＦＤ）２１３と保持容量（ＳＤ）２１８と保持容量電源（ＳＤＶＤＤ）２２４とソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）２２２と画素出力（ＯＵＴ）２１７、及び、ソースフォロアアンプトランジスタ（ＳＦ）２１５と選択トランジスタ（ＳＬ）２１６の間の拡散層は、ｎ＋型注入２３１がされている。これにより、各領域は高濃度に不純物がドープされたｎ＋型のシリコンとなり、電気導電性が高く、金属のビアとのコンタクト抵抗が低い領域になる。浮遊拡散容量リセットトランジスタ（ＲＦＤ）２１４の下部は、ｎ−型注入２３２がされている。これにより、浮遊拡散容量リセットトランジスタ（ＲＦＤ）２１４の閾値が約−０．５Ｖに調整されている。単位画素１０２は領域全体にｐ型注入２３３がされている。これにより、単位画素１０２領域にｐウエルが形成される。ｐウエルは単位画素１０２の領域全体ではなく、部分的に形成されていてもよい。
【００３９】
図７に、図６の本実施例１に係る単位画素１０２の平面模式図における、Ａ−Ａ’線の断面模式図（ａ）と、断面ポテンシャル図（ｂ）を示す。図８に、図６の本実施例１に係る単位画素１０２の平面模式図における、Ｂ−Ｂ’線の断面模式図（ａ）と断面ポテンシャル図（ｂ）を示す。浮遊拡散容量リセットトランジスタ（ＲＦＤ）２１４のチャネルはｎ−型になっており、閾値は約−０．５Ｖであり、断面ポテンシャル図において障壁が低くなっている。これは通常リセット用のトランジスタに用いられるものである。転送トランジスタ（ＴＸ）２１２とソースフォロアアンプトランジスタ（ＳＦ）２１５と選択トランジスタ（ＳＬ）２１６と保持容量リセットトランジスタ（ＲＳＤ）２１９のチャネルはｐ型になっており、閾値は約０．４Ｖであり、断面ポテンシャル図において障壁が高くなっている。これは通常ソースフォロアアンプトランジスタ用に用いられるものである。
【００４０】
前記単位画素１０２の保持容量リセットトランジスタ（ＲＳＤ）２１９のリセットタイミングを、当該単位画素の選択トランジスタ（ＳＬ）２１６がオフであるブランキング期間に行っている。これにより、保持容量リセットトランジスタ（ＲＳＤ）２１９のリセット動作に要する時間を長くすることができるので、リセット手段にハードリセットではなくソフト的なリセットを選択することができる。ハードリセットとはトランジスタを強反転領域で動作させるものであり、ソフト的なリセットとはトランジスタを弱反転領域で動作させるものであって、ハードリセットよりソフト的なリセットの方がリセットノイズが少ないことが知られている。また、例えば、フラッシュリセットとは、ハードリセットとソフト的なリセットを組み合わせたものである。これにより、保持容量リセットトランジスタ（ＲＳＤ）２１９のリセットノイズを低減することができる。
【００４１】
図９に、実施例１に係る固体撮像素子における保持容量リセットトランジスタ（ＲＳＤ）１２１９のリセット動作の駆動回路として、フラッシュリセット回路を用いた場合、すなわち、フラッシュリセットの駆動回路として、ハードリセットを行った後にソフト的なリセットを行う回路を用いた場合の例を示す。図９において、タイミング制御回路１０７から所定のタイミングで出力されたパルス信号は、リセット信号制御回路１１１において、ブランキング期間に、最初にハードリセットが、次に、ソフト的なリセットが施され、図示するような波形（Ｖ１、Ｖ２）のリセット信号に変換される。このリセット信号は、画素駆動配線１０３を介して各単位画素１０２に入力される。ソフト的なリセットはリセットノイズが少ないが、その一方で残像が残り易いので、一旦ハードリセットを行ってからソフト的なリセットを行うことにより、残像、リセットノイズのいずれも少ないリセット操作を行うことが可能となる。
なお、保持容量リセットトランジスタ（ＲＳＤ）１２１９の閾値ばらつきはアナログ相関２重サンプリング回路で低減することができる。
【００４２】
ソフト的なリセットを含むリセット手段としては、フラッシュリセット回路に限定されるものではなく、図１０に示すＲＣフィルタリセット回路や図１１に示すテーパードリセット回路、さらには、フィードバックリセット回路等の、種々のソフト的なリセット機能を含むリセット手段を用いることができる。また、ソフト的なリセットとして、狭義にソフトリセットと称される回路態様も含まれる。
図１０に示すＲＣフィルタリセット回路によりソフト的なリセット機能を有するように構成した場合には、タイミング制御回路１０７から所定のタイミングで出力されたパルス信号は、抵抗とコンデンサ等から構成されるリセット信号制御回路１１１により図示するような波形のリセット信号に変換される。このリセット信号は、画素駆動配線１０３を介して各単位画素１０２に入力される。一方、図１１に示すテーパードリセット回路によりソフト的なリセット機能を有するように構成した場合には、リセット信号制御回路１１１がＤ/Ａコンバータ（ＤＡＣ）等で構成されており、図示するような波形のリセット信号を出力するように形成されている。
【００４３】
保持容量リセットトランジスタ（ＲＳＤ）２１９の閾値ばらつきはアナログ相関２重サンプリング回路で低減することができる。
図５における断面電位図では、光電変換膜（ＰＬ）２１１の上部電極（ＵＥ）２２５の電圧は低電圧または負電圧とされており、信号電荷は電子である場合を示している。しかしながら、信号電荷を正孔としても同様の効果を得ることができる。信号電荷を正孔とする場合は、光電変換膜（ＰＬ）２１１の上部電極（ＵＥ）２２５の電圧は正電圧とし、信号電荷を正孔とした場合の断面電位図とする。
【００４４】
単位画素１０２に用いられる、光電変換膜（ＰＬ）２１１の材料については、有機膜、結晶セレン膜、アモルファスシリコン膜、ＣＩＧＳ膜等の、光電変換作用を有する膜を用いることができる。また、光電変換膜（ＰＬ）２１１の材料として、アバランシェ増倍作用を有するものを用いることができる。
【００４５】
単位画素１０２における、光電変換膜（ＰＬ）２１１の上部電極（ＵＥ）２２５に用いられる材料としては、ＩＴＯ、ＺｎＯなど光透過性が高く電気導電性が高い材料であることが好ましい。また、光電変換膜（ＰＬ）２１１の下部電極（ＬＥ）２２６の材料については、ＴｉＮ、アルミ、銅、金など、電気導電性が高い金属であることが好ましい。
【００４６】
図３における単位画素１０２では、保持容量リセットトランジスタ（ＲＳＤ）２１９のドレインは保持容量電源（ＳＤＶＤＤ）２２４に接続されている。浮遊拡散容量リセットトランジスタ（ＲＦＤ）２１４のドレインは浮遊拡散容量電源（ＦＤＶＤＤ）２２３に接続されている。ソースフォロアアンプトランジスタ（ＳＦ）２１５のドレインはソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）２２２に接続されている。保持容量リセットトランジスタ（ＲＳＤ）２１９と浮遊拡散容量リセットトランジスタ（ＲＦＤ）２１４はリセットの動作時にそれぞれの電源である保持容量電源（ＳＤＶＤＤ）２２４と浮遊拡散容量電源（ＦＤＶＤＤ）２２３の電位にノイズが入る可能性がある。そのため、保持容量電源（ＳＤＶＤＤ）２２４、浮遊拡散容量電源（ＦＤＶＤＤ）２２３とソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）２２２はそれぞれ互いに別の電源から配線されていることが好ましい。
【００４７】
実施例１の固体撮像素子および撮像装置においては、単位画素１０２を、従来技術２における４トランジスタ型のものに対して、ｎ−型シリコンのフォトダイオードのノードをｎ＋型シリコンの保持容量（ＳＤ）２１８で置き換え、さらに保持容量（ＳＤ）２１８の信号電荷をリセットする手段として保持容量リセットトランジスタ（ＲＳＤ）２１９を追加した５トランジスタ型としている。また、アナログ相関２重サンプリング回路（ＣＤＳ）を単位画素１０２とアナログデジタル変換回路（ＡＤＣ）の間に配置している。また、保持容量リセットトランジスタ（ＲＳＤ）２１９のリセットのタイミングを当該画素の選択トランジスタ（ＳＬ）２１６がオフであるブランキング期間に行っており、保持容量リセットトランジスタ（ＲＳＤ）２１９のリセットの手段をフラッシュリセットとしている。また、走査方式をインターレース方式とし、分割画像フレーム間隔を８．３３３ミリ秒（８．３４２ミリ秒を含む）に設定するとともに、単位画素１０２の１電荷蓄積時間である保持容量リセットトランジスタのオン・オフから転送トランジスタのオン・オフまでを１０ミリ秒に設定している。
【００４８】
これにより、アナログ相関２重サンプリング回路（ＣＤＳ）を配置したことにより、１フレーム１行の画素値を読み出すために必要なアナログデジタル変換処理が１回ですむので、従来技術１における３トランジスタ型単位画素を用いた場合に比べ、最高フレーム周波数を２倍速にすることができ、さらに、照明強度変化周波数１００Ｈｚの環境下において、フレーム周波数１２０Ｈｚで撮影時に映像内に発生するフリッカを低減することができる。
【００４９】
このように、超高精細映像を出力する微細で多画素な撮像素子において、画素が微細であることにより低下する感度を光電変換膜積層型で高感度化しつつ最高フレーム周波数１２０Ｈｚで読み出すスーパーハイビジョン用撮像機器等においても、電源周波数５０Ｈｚ圏の照明強度変化周波数１００Ｈｚ環境下において撮像した時に発生するフリッカを抑制することができる。
【００５０】
＜実施例２＞
以下、本発明の実施例２に係る撮像装置および画像フレーム読出し制御回路について図面を参照しつつ説明する。なお、実施例２のものは実施例１と共通する部分も多いので、以下の説明において、実施例１の各部に付した番号に２００を加えた番号を、対応する実施例２の各部に付す。なお、本実施例２については実施例１の回路構成を基にして画素の読み出し回路部を２画素で共有する構造としたものである。
【００５１】
図１２は、本実施例２に係る固体撮像素子（光電変換膜積層型ＣＭＯＳ撮像素子）に用いられる、単位画素１０２の等価回路図を示すものである。本等価回路は、光電変換膜（ＰＬ１、２）４１１Ａ、Ｂから信号電荷を読み出す画素回路が、実施例１図３に示す回路構成をベースとし、画素の読み出し回路部を２画素で共有する構造とした、１画素当たり３．５トランジスタの構成とされた単位画素である。
【００５２】
図１２に示すように、光電変換膜（ＰＬ１、２）４１１Ａ、Ｂは、下部電極（ＬＥ１、２）４２６Ａ、Ｂがビア（ＶＩＡ１、２）４２７Ａ、Ｂ（図１５を参照）を通して保持容量（ＳＤ１、２）４１８Ａ、Ｂに接続される。保持容量（ＳＤ１、２）４１８Ａ、Ｂをリセットする保持容量リセットトランジスタ（ＲＳＤ１、２）４１９Ａ、Ｂが保持容量（ＳＤ１、２）４１８Ａ、Ｂと保持容量電源（ＳＤＶＤＤ１、２）４２４Ａ、Ｂとの間に接続される。転送トランジスタ（ＴＸ１、２）４１２Ａ、Ｂが保持容量（ＳＤ１、２）４１８Ａ、Ｂと浮遊拡散容量（ＦＤ）４１３の間に接続される。浮遊拡散容量リセットトランジスタ（ＲＦＤ）４１４が浮遊拡散容量（ＦＤ）４１３と浮遊拡散容量電源（ＦＤＶＤＤ）４２３との間に接続される。浮遊拡散容量（ＦＤ）４１３はソースフォロアアンプトランジスタ（ＳＦ）４１５のゲート電極に接続される。ソースフォロアアンプトランジスタ（ＳＦ）４１５と選択トランジスタ（ＳＬ）４１６がソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）４２２と画素出力（ＯＵＴ）４１７の間に接続される。
【００５３】
図１２に示す画素回路１０２の構成は、光電変換膜（ＰＬ１、２）４１１Ａ、Ｂ、ビア（ＶＩＡ１、２）４２７Ａ、Ｂ（図１５を参照）、保持容量（ＳＤ１、２）４１８Ａ、Ｂ、転送トランジスタ（ＴＸ１、２）４１２Ａ、Ｂ、保持容量リセットトランジスタ（ＲＳＤ１、２）４１９Ａ、Ｂ、および保持容量電源（ＳＤＶＤＤ１、２）４２４Ａ、Ｂが２画素の各々に対応するように１対ずつ設けられており、浮遊拡散容量（ＦＤ）４１３、浮遊拡散容量リセットトランジスタ（ＲＦＤ）４１４、ソースフォロアアンプトランジスタ（ＳＦ）４１５、選択トランジスタ（ＳＬ）４１６、画素出力（ＯＵＴ）４１７、浮遊拡散容量電源（ＦＤＶＤＤ）４２３、およびソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）４２２が、２画素で共有するように各々１つずつ設けられている。
【００５４】
図１３に、本実施例２に係る単位画素１０２における画素回路への入力信号のタイムチャートを示す。選択トランジスタ（ＳＬ）４１６、浮遊拡散容量リセットトランジスタ（ＲＦＤ）４１４、転送トランジスタ（ＴＸ１、２）４１２Ａ、Ｂ、保持容量リセットトランジスタ（ＲＳＤ１、２）４１９Ａ、Ｂの入力信号のタイムチャートを示すものである。これらのラベルの後の（１、２）（３、４）は、図１における画素アレイ１０１の何行目の単位画素１０２であるかを表している。また、アナログ相関２重サンプリング回路（ＣＤＳ）、アナログデジタル変換回路（ＡＤＣ）の駆動タイミングのタイムチャートを示すものである。
【００５５】
なお、２画素の各々に対応するように２つ設けられた部位のうち、符号の後にＡの文字が付されたものは、奇数番目の行の画素を駆動する際に用いられる部位であり、一方、符号の後にＢの文字が付されたものは、偶数番目の行の画素を駆動する際に用いられる部位である。ただし、以下の説明では、代表的に１行目と２行目についてのみの説明を行う。
【００５６】
図１３における１行目の（ａ）のタイミングでは、光電変換膜（ＰＬ１）４１１Ａの上部電極（ＵＥ）４２５（図１５、図１６を参照）に低電圧または負電圧を加えており、光電変換膜（ＰＬ１）４１１Ａで信号電荷が発生し、光電変換膜（ＰＬ１）４１１Ａから保持容量（ＳＤ１）４１８Ａへ信号電荷が移動し、保持容量（ＳＤ１）４１８Ａで信号電荷が蓄積される。ここで、光電変換膜（ＰＬ１）４１１Ａの上部電極（ＵＥ）４２５（図１５、図１６を参照）には正電圧を加えていても良い。
【００５７】
（ｂ）のタイミングでは、選択トランジスタ（ＳＬ）４１６がオンになり当該画素が選択され、浮遊拡散容量リセットトランジスタ（ＲＦＤ）４１４がオンになり、浮遊拡散容量（ＦＤ）４１３がリセットされる。浮遊拡散容量リセットトランジスタ（ＲＦＤ）４１４がオフになった後の浮遊拡散容量（ＦＤ）４１３の電位にはリセットノイズが含まれている。アナログ相関２重サンプリング回路（ＣＤＳ）では、リセットノイズを保持する。
（ｃ）のタイミングでは、転送トランジスタ（ＴＸ１）４１２Ａがオンになり、保持容量（ＳＤ１）４１８Ａに蓄積されていた信号電荷の一部が浮遊拡散容量（ＦＤ）４１３へ移動する。
（ｄ）のタイミングでは、転送トランジスタ（ＴＸ１）４１２Ａがオフになり、保持容量（ＳＤ１）４１８Ａに蓄積されていた信号電荷が浮遊拡散容量（ＦＤ）４１３との間で分配される。この時浮遊拡散容量（ＦＤ）４１３では、信号電荷とリセットノイズが含まれた電位になる。アナログ相関２重サンプリング回路（ＣＤＳ）では、信号電荷とリセットノイズが含まれた電位が入力され、リセットノイズがキャンセルされ、信号電荷の信号のみが出力され、アナログデジタル変換回路（ＡＤＣ）へ入力される。
（ｅ）のタイミングでは、保持容量リセットトランジスタ（ＲＳＤ１）４１９Ａがオンになり、保持容量（ＳＤ１）４１８Ａがリセットされる。保持容量リセットトランジスタ（ＲＳＤ１）４１９Ａがオン・オフになる時は、当該画素の選択トランジスタ（ＳＬ）４１６がオフであるブランキング期間とする。保持容量リセットトランジスタ（ＲＳＤ１）４１９Ａをオン・オフする手段は、フラッシュリセットとする。保持容量リセットトランジスタ（ＲＳＤ１）４１９Ａがオフになった直後から、当該画素の信号電荷の蓄積が開始され、次のフレームの当該画素の転送トランジスタ（ＴＸ１）４１２Ａがオンになり再びオフになる直前までが１回の蓄積時間である。保持容量リセットトランジスタ（ＲＳＤ１）４１９Ａをオン・オフするタイミングを調整することで、蓄積時間を１０ミリ秒に設定する。
【００５８】
２行目の（ａ’）のタイミングでは、光電変換膜（ＰＬ２）４１１Ｂの上部電極（ＵＥ）４２５（図１５、図１６を参照）に低電圧または負電圧を加えており、光電変換膜（ＰＬ２）４１１Ｂで信号電荷が発生し、光電変換膜（ＰＬ２）４１１Ｂから保持容量（ＳＤ２）４１８Ｂへ信号電荷が移動し、保持容量（ＳＤ２）４１８Ｂで信号電荷が蓄積される。ここで、光電変換膜（ＰＬ２）４１１Ｂの上部電極（ＵＥ）４２５（図１５、図１６を参照）には正電圧を加えていても良い。
（ｂ’）のタイミングでは、浮遊拡散容量リセットトランジスタ（ＲＦＤ）４１４がオンになり、浮遊拡散容量（ＦＤ）４１３がリセットされる。浮遊拡散容量リセットトランジスタ（ＲＦＤ）４１４がオフになった後の浮遊拡散容量（ＦＤ）４１３の電位にはリセットノイズが含まれている。アナログ相関２重サンプリング回路（ＣＤＳ）では、リセットノイズを保持する。
（ｃ’）のタイミングでは、転送トランジスタ（ＴＸ２）４１２Ｂがオンになり、保持容量（ＳＤ２）４１８Ｂに蓄積されていた信号電荷の一部が浮遊拡散容量（ＦＤ）４１３へ移動する。
（ｄ’）のタイミングでは、転送トランジスタ（ＴＸ２）４１２Ｂがオフになり、保持容量（ＳＤ２）４１８Ｂに蓄積されていた信号電荷が浮遊拡散容量（ＦＤ）４１３との間で分配される。この時浮遊拡散容量（ＦＤ）４１３では、信号電荷とリセットノイズが含まれた電位になる。アナログ相関２重サンプリング回路（ＣＤＳ）では、信号電荷とリセットノイズが含まれた電位が入力され、リセットノイズがキャンセルされ、信号電荷のみが出力され、アナログデジタル変換回路（ＡＤＣ）へ入力される。
（ｅ’）のタイミングでは、保持容量リセットトランジスタ（ＲＳＤ２）４１９Ｂがオンになり、保持容量（ＳＤ２）４１８Ｂがリセットされる。保持容量リセットトランジスタ（ＲＳＤ２）４１９Ｂがオン・オフになる時は、当該画素の選択トランジスタ（ＳＬ）４１６がオフであるブランキング期間とする。保持容量リセットトランジスタ（ＲＳＤ２）４１９Ｂをオン・オフする方法は、フラッシュリセットとする。保持容量リセットトランジスタ（ＲＳＤ２）４１９Ｂがオフになった直後から、当該画素の信号電荷の蓄積が開始され、次のフレームの当該画素の転送トランジスタ（ＴＸ２）４１２Ｂがオンになり再びオフになる直前までが１回の蓄積時間である。保持容量リセットトランジスタ（ＲＳＤ２）４１９Ｂをオン・オフするタイミングを調整することで、蓄積時間を１０ミリ秒に設定する。
【００５９】
図１４に、本実施例２に係る単位画素１０２の平面模式図を示す。図１５に、図１４の平面模式図におけるＡ−Ａ’線の断面模式図（ａ）と断面ポテンシャル図（ｂ）を示す。図１６に、図１４の平面模式図におけるＢ−Ｂ’線の断面模式図（ａ）と断面ポテンシャル図（ｂ）を示す。浮遊拡散容量リセットトランジスタ（ＲＦＤ）４１４が浮遊拡散容量電源（ＦＤＶＤＤ）４２３と浮遊拡散容量（ＦＤ）４１３の間に配置されている。転送トランジスタ（ＴＸ１、２）４１２Ａ、Ｂが浮遊拡散容量（ＦＤ）４１３と保持容量（ＳＤ１、２）４１８Ａ、Ｂの間に配置されている。保持容量リセットトランジスタ（ＲＳＤ１、２）４１９Ａ、Ｂが保持容量（ＳＤ１、２）４１８Ａ、Ｂと保持容量電源（ＳＤＶＤＤ１、２）４２４Ａ、Ｂの間に配置されている。ソースフォロアアンプトランジスタ（ＳＦ）４１５と選択トランジスタ（ＳＬ）４１６がソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）４２２と画素出力（ＯＵＴ）４１７の間に配置されている。浮遊拡散容量（ＦＤ）４１３はソースフォロアアンプトランジスタ（ＳＦ）４１５のゲート電極に接続されている。保持容量（ＳＤ１、２）４１８Ａ、Ｂは光電変換膜（ＰＬ１、２）４１１Ａ、Ｂの下部電極（ＬＥ）４２６に対してビア（ＶＩＡ１、２）４２７Ａ、Ｂを用いて接続されている。保持容量リセットトランジスタ（ＲＳＤ１、２）４１９Ａ、Ｂのチャネルはｐ型であり閾値は約０．４Ｖとしている。転送トランジスタ（ＴＸ１、２）４１２Ａ、Ｂのチャネルはｐ型であり閾値は０．４Ｖとしている。浮遊拡散容量リセットトランジスタ（ＲＦＤ）４１４のチャネルはｎ−型注入４３２がされており、閾値は約−０．５Ｖとしている。
【００６０】
本実施例２に係る撮像装置および画像フレーム読出し制御回路においては、単位画素１０２を、例えば、従来技術２の４トランジスタ型のものに対して、ｎ−型シリコンのフォトダイオードのノードをｎ＋型シリコンの保持容量（ＳＤ１、２）４１８Ａ、Ｂで置き換え、さらに保持容量（ＳＤ１、２）の信号電荷をリセットするトランジスタとして保持容量リセットトランジスタ（ＲＳＤ１、２）４１９Ａ、Ｂを追加した５トランジスタ型を基にして、画素の読み出し回路を２画素共有とする構造としている。２画素で７トランジスタを備えているので、１画素あたり３．５トランジスタで構成することができ、より微細な画素サイズにおいて本単位画素１０２を配置することができる。
【００６１】
本発明の撮像装置および画像フレーム読出し制御回路については、上記実施形態のものに限られるものではなく、その他の種々の態様のものを採用し得る。例えば、上記実施例２においては実施例１の画素回路構成を基に２画素共有構造としているが、実施例１の画素構成を基にして４画素共有とすることも可能である。
【符号の説明】
【００６２】
１００      光電変換膜積層型ＣＭＯＳ撮像素子
１０１      画素アレイ
１０２、１０２´      単位画素
１０３、１０３´      画素駆動配線
１０４、１０４´      垂直信号線
１０５      列並列信号処理回路
１０６      出力回路
１０７      タイミング制御回路
１０８      水平走査回路
１０９      垂直走査回路
１１０      マルチプレクサ回路
１１１      リセット信号制御回路
２１１、４１１Ａ、Ｂ、６１１      光電変換膜（ＰＬ）
２１２、４１２Ａ、Ｂ、７１２      転送トランジスタ（ＴＸ）
２１３、４１３、６１３、７１３      浮遊拡散容量（ＦＤ）
２１４、４１４      浮遊拡散容量リセットトランジスタ（ＲＦＤ）
２１５、４１５、６１５、７１５      ソースフォロアアンプトランジスタ（ＳＦ）
２１６、４１６、６１６、７１６      選択トランジスタ（ＳＬ）
２１７、４１７、６１７、７１７      画素出力（ＯＵＴ）
２１８、４１８Ａ、Ｂ      保持容量（ＳＤ）
２１９、４１９Ａ、Ｂ、１２１９      保持容量リセットトランジスタ（ＲＳＤ）
２２２、４２２      ソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）
２２３、４２３      浮遊拡散容量電源（ＦＤＶＤＤ）
２２４、４２４Ａ、Ｂ      保持容量電源（ＳＤＶＤＤ）
２２５、４２５      上部電極（ＵＥ）
２２６、４２６Ａ、Ｂ      下部電極（ＬＥ）
２２７、４２７Ａ、Ｂ      ビア（ＶＩＡ）
２２９、４２９      シャロー・トレンチ・アイソレーション（ＳＴＩ）
２３１、４３１      ｎ＋型注入
２３２、４３２      ｎ−型注入
２３３、４３３      ｐ型注入
６１４、７１４      リセットトランジスタ（ＲＴ）
７２０      フォトダイオード（ＰＤ）
６２２、７２２      電源（ＶＤＤ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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