(57)【要約】【課題】電界効果トランジスタのオン抵抗をさらに低減させる。【解決手段】半導体基板と、前記半導体基板の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられ、不純物イオンを含むゲート電極層と、前記ゲート電極層の両側の前記半導体基板に設けられ、導電型不純物を含むソース又はドレイン領域と、を備え、前記ゲート電極層の前記不純物イオンの濃度は、前記ソース又はドレイン領域の前記導電型不純物の濃度よりも高い、半導体装置。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられ、不純物イオンを含むゲート電極層と、
前記ゲート電極層の両側の前記半導体基板に設けられ、導電型不純物を含むソース又はドレイン領域と、
を備え、
前記ゲート電極層の前記不純物イオンの濃度は、前記ソース又はドレイン領域の前記導電型不純物の濃度よりも高い、半導体装置。
【請求項２】
前記ゲート電極層の少なくとも一部領域の前記不純物イオンの濃度は、６．０×１０２０個／ｃｍ３以上である、請求項１に記載の半導体装置。
【請求項３】
前記不純物イオンは、リンイオンである、請求項１に記載の半導体装置。
【請求項４】
前記導電型不純物は、ｎ型不純物である、請求項１に記載の半導体装置。
【請求項５】
前記ゲート電極層は、ポリシリコンで形成される、請求項１に記載の半導体装置。
【請求項６】
前記半導体基板は、内部に絶縁膜が挟み込まれたＳＯＩ基板である、請求項１に記載の半導体装置。
【請求項７】
半導体基板と、
前記半導体基板の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられ、不純物イオンを含むゲート電極層と、
前記ゲート電極層の両側の前記半導体基板に設けられ、導電型不純物を含むソース又はドレイン領域と、
前記半導体基板の上に設けられた第１絶縁層と、
前記第１絶縁層を貫通して、前記ソース又はドレイン領域の上にそれぞれ設けられたコンタクトと、
前記第１絶縁層の上に設けられた第２絶縁層と、
前記コンタクトの各々の上の前記第２絶縁層に設けられた配線層と、
前記コンタクト及び前記配線層の各々の間の前記第１絶縁層及び前記第２絶縁層に設けられ、前記第１絶縁層及び前記第２絶縁層よりも誘電率が低い低誘電率領域と、
を備え、
前記低誘電率領域が設けられた面側の前記第１絶縁層及び前記第２絶縁層は、前記不純物イオンを含む、半導体装置。
【請求項８】
前記ゲート電極層の前記不純物イオンの濃度分布は、前記ゲート電極層の厚み方向にピークを有する、請求項７に記載の半導体装置。
【請求項９】
前記ゲート電極層では、ゲート長方向の中央の前記不純物イオンの濃度は、前記ゲート長方向の両端の前記不純物イオンの濃度よりも高い、請求項７に記載の半導体装置。
【請求項１０】
前記低誘電率領域は、前記ゲート電極層と隣接して設けられる、請求項７に記載の半導体装置。
【請求項１１】
前記第１絶縁層及び前記第２絶縁層とエッチングレートが異なる絶縁性材料で形成され、前記ゲート電極層の上に設けられたストレスライナー膜をさらに備え、
前記ストレスライナー膜は、前記不純物イオンを含む、請求項７に記載の半導体装置。
【請求項１２】
前記低誘電率領域は、中空領域である、請求項７に記載の半導体装置。
【請求項１３】
前記低誘電率領域の上部は、前記第２絶縁層の上に設けられた第３絶縁層によって封止される、請求項７に記載の半導体装置。
【請求項１４】
前記不純物イオンは、リンイオンである、請求項７に記載の半導体装置。
【請求項１５】
前記導電型不純物は、ｎ型不純物である、請求項７に記載の半導体装置。
【請求項１６】
前記ゲート電極層は、ポリシリコンで形成される、請求項７に記載の半導体装置。
【請求項１７】
前記半導体基板は、内部に絶縁膜が挟み込まれたＳＯＩ基板である、請求項７に記載の半導体装置。
【請求項１８】
半導体基板の上に一様にゲート絶縁膜を形成することと、
前記ゲート絶縁膜の上に一様にゲート電極層を形成することと、
前記ゲート電極層に不純物イオンを導入することと、
前記ゲート絶縁膜及び前記ゲート電極層をパターニングすることと、
前記ゲート絶縁膜及び前記ゲート電極層の両側の前記半導体基板に導電型不純物を導入し、前記半導体基板にソース又はドレイン領域を形成することと、
を含み、
前記ゲート電極層に導入した前記不純物イオンの濃度は、前記ソース又はドレイン領域に導入した前記導電型不純物の濃度よりも高い、半導体装置の製造方法。
【請求項１９】
半導体基板の上に一様にゲート絶縁膜を形成することと、
前記ゲート絶縁膜の上に一様にゲート電極層を形成することと、
前記ゲート絶縁膜及び前記ゲート電極層をパターニングすることと、
前記ゲート絶縁膜及び前記ゲート電極層の両側の前記半導体基板に導電型不純物を導入し、前記半導体基板にソース又はドレイン領域を形成することと、
前記半導体基板の上に第１絶縁層を形成することと、
前記ソース又はドレイン領域の上に前記第１絶縁層を貫通するコンタクトをそれぞれ形成することと、
前記コンタクトの各々の上に配線層を形成し、前記第１絶縁層の上に第２絶縁層を形成することと、
前記コンタクト及び前記配線層の間の前記第１絶縁層及び前記第２絶縁層に、前記ゲート電極層を露出させる開口を形成することと、
前記開口に隣接する前記第１絶縁層及び前記第２絶縁層、及び前記ゲート電極層に不純物イオンを導入することと、
前記第２絶縁層の上に前記開口を封止する第３絶縁層を形成することと、
を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、電界効果トランジスタを搭載した半導体装置の性能をより向上させるために、電界効果トランジスタのオン時の抵抗（以下では、オン抵抗とも称する）を低減させる試みが多数検討されている。
【０００３】
例えば、電界効果トランジスタでは、キャリアが移動するチャネルに応力を付加することで、キャリアの有効質量を減少させ、キャリアの移動度を向上させることができることが知られている。このようなチャネルへの応力付加の方法の一例として、例えば、下記の特許文献１に記載されるように、電界効果トランジスタを覆うように膜応力を有するストレスライナー膜を成膜することが知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１９９１１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、半導体装置の小型化及び高性能化に伴い、電界効果トランジスタのオン抵抗をさらに低減させることが求められるようになっている。そこで、本開示では、オン抵抗をさらに低減させることが可能な、新規かつ改良された半導体装置及び半導体装置の製造方法を提案する。
【課題を解決するための手段】
【０００６】
本開示によれば、半導体基板と、前記半導体基板の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられ、不純物イオンを含むゲート電極層と、前記ゲート電極層の両側の前記半導体基板に設けられ、導電型不純物を含むソース又はドレイン領域と、を備え、前記ゲート電極層の前記不純物イオンの濃度は、前記ソース又はドレイン領域の前記導電型不純物の濃度よりも高い、半導体装置が提供される。
【０００７】
本開示によれば、半導体基板と、前記半導体基板の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられ、不純物イオンを含むゲート電極層と、前記ゲート電極層の両側の前記半導体基板に設けられ、導電型不純物を含むソース又はドレイン領域と、前記半導体基板の上に設けられた第１絶縁層と、前記第１絶縁層を貫通して、前記ソース又はドレイン領域の上にそれぞれ設けられたコンタクトと、前記第１絶縁層の上に設けられた第２絶縁層と、前記コンタクトの各々の上の前記第２絶縁層に設けられた配線層と、前記コンタクト及び前記配線層の各々の間の前記第１絶縁層及び前記第２絶縁層に設けられ、前記第１絶縁層及び前記第２絶縁層よりも誘電率が低い低誘電率領域と、を備え、前記低誘電率領域が設けられた面側の前記第１絶縁層及び前記第２絶縁層は、前記不純物イオンを含む、半導体装置が提供される。
【０００８】
また、本開示によれば、半導体基板の上に一様にゲート絶縁膜を形成することと、前記ゲート絶縁膜の上に一様にゲート電極層を形成することと、前記ゲート電極層に不純物イオンを導入することと、前記ゲート絶縁膜及び前記ゲート電極層をパターニングすることと、前記ゲート絶縁膜及び前記ゲート電極層の両側の前記半導体基板に導電型不純物を導入し、前記半導体基板にソース又はドレイン領域を形成することと、を含み、前記ゲート電極層に導入した前記不純物イオンの濃度は、前記ソース又はドレイン領域に導入した前記導電型不純物の濃度よりも高い、半導体装置の製造方法が提供される。
【０００９】
また、本開示によれば、半導体基板の上に一様にゲート絶縁膜を形成することと、前記ゲート絶縁膜の上に一様にゲート電極層を形成することと、前記ゲート絶縁膜及び前記ゲート電極層をパターニングすることと、前記ゲート絶縁膜及び前記ゲート電極層の両側の前記半導体基板に導電型不純物を導入し、前記半導体基板にソース又はドレイン領域を形成することと、前記半導体基板の上に第１絶縁層を形成することと、前記ソース又はドレイン領域の上に前記第１絶縁層を貫通するコンタクトをそれぞれ形成することと、前記コンタクトの各々の上に配線層を形成し、前記第１絶縁層の上に第２絶縁層を形成することと、前記コンタクト及び前記配線層の間の前記第１絶縁層及び前記第２絶縁層に、前記ゲート電極層を露出させる開口を形成することと、前記開口に隣接する前記第１絶縁層及び前記第２絶縁層、及び前記ゲート電極層に不純物イオンを導入することと、前記第２絶縁層の上に前記開口を封止する第３絶縁層を形成することと、を含む、半導体装置の製造方法が提供される。
【００１０】
本開示によれば、ゲート電極層に大きな応力を付加することができるため、ゲート電極層の直下のチャネル領域にも大きな応力を付加することができる。これにより、本開示の一実施形態に係る半導体装置では、チャネル領域のキャリア移動度をより向上させることができる。
【発明の効果】
【００１１】
以上説明したように本開示によれば、電界効果トランジスタのオン抵抗をさらに低減させることが可能である。
【００１２】
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
【図面の簡単な説明】
【００１３】
【図１Ａ】チャネルに応力が付加された場合のキャリアへの影響を説明するための説明図である。
【図１Ｂ】チャネルに応力が付加された場合のキャリアへの影響を説明するための説明図である。
【図２】ストレスライナー膜による応力付加を説明する説明図である。
【図３】ＳＯＩ基板を用いた応力付加の方法を説明する説明図である。
【図４】本開示の第１の実施形態に係る半導体装置の構成を説明する縦断面図である。
【図５】膜応力の発生を検証した試料の構成を説明する縦断面図である。
【図６Ａ】膜厚３００ｎｍのポリシリコンにリンイオンを導入した際のリンイオンの濃度分布のシミュレーション結果を示すグラフ図である。
【図６Ｂ】膜厚１００ｎｍのポリシリコンにリンイオンを導入した際のリンイオンの濃度分布のシミュレーション結果を示すグラフ図である。
【図７Ａ】膜厚１００ｎｍのゲート電極層に２０ｋｅＶ、１．０×１０１６個／ｃｍ２の条件でリンイオンを導入した直後のリンイオンの濃度分布のシミュレーション結果を示すグラフ図である。
【図７Ｂ】図７Ａに示す状態からアニール等を施した後のリンイオンの濃度分布のシミュレーション結果を示すグラフ図である。
【図７Ｃ】電界効果トランジスタにおけるゲート電極層にリンイオンを導入する工程を説明する説明図である。
【図８Ａ】半導体層にリン又はヒ素等のｎ型不純物を導入し、ソース又はドレイン領域を形成する工程と同時に、ゲート電極層にリンイオンを導入した直後のリンイオンの濃度分布のシミュレーション結果を示すグラフ図である。
【図８Ｂ】図８Ａに示す状態からアニール等を施した後のリンイオンの濃度分布のシミュレーション結果を示すグラフ図である。
【図８Ｃ】比較例に係る電界効果トランジスタにおけるゲート電極層にリンイオンを導入する工程を説明する説明図を示す。
【図９】ゲート長が異なる電界効果トランジスタの各々で、ゲート電極層へのリンイオンの導入によるオン抵抗の減少を検証したグラフ図である。
【図１０】Ｎ型の電界効果トランジスタにおいて、ゲート電極層へのリンイオンの導入による電流能力の向上を検証したグラフ図である。
【図１１】ゲート電極層の膜応力を変化させた際の半導体層のチャネル領域の最大主応力のシミュレーション結果を示すグラフ図である。
【図１２Ａ】ゲート電極層に付加された圧縮応力と、半導体層の表面の主応力の増加分との関係を示すグラフ図である。
【図１２Ｂ】半導体層の表面の主応力の増加分と、電界効果トランジスタのオン抵抗の低減効果との関係を示すグラフ図である。
【図１２Ｃ】ゲート電極層に付加された圧縮応力の大きさと、電界効果トランジスタのオン抵抗の低減効果との関係を示すグラフ図である。
【図１３】複数層で形成されたゲート電極層を有する電界効果トランジスタの応力シミュレーションの結果を示すイメージ図である。
【図１４Ａ】ストレスライナー膜の膜応力と、半導体層のチャネル領域の膜応力との関係を示すグラフ図である。
【図１４Ｂ】上部ゲート電極層の膜応力と、半導体層のチャネル領域の膜応力との関係を示すグラフ図である。
【図１４Ｃ】下部ゲート電極層の膜応力と、半導体層のチャネル領域の膜応力との関係を示すグラフ図である。
【図１５】本開示の第２の実施形態に係る半導体装置の構成を説明する縦断面図である。
【図１６】同実施形態に係る半導体装置の製造方法の一工程を示す縦断面図である。
【図１７】同実施形態に係る半導体装置の製造方法の一工程を示す縦断面図である。
【図１８】同実施形態に係る半導体装置の製造方法の一工程を示す縦断面図である。
【図１９】同実施形態に係る半導体装置の製造方法の一工程を示す縦断面図である。
【図２０】同実施形態に係る半導体装置の製造方法の一工程を示す縦断面図である。
【発明を実施するための形態】
【００１４】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１５】
なお、以下の説明にて参照する各図面では、説明の便宜上、一部の構成部材の大きさを誇張して表現している場合がある。したがって、各図面において図示される構成部材同士の相対的な大きさは、必ずしも実際の構成部材同士の大小関係を正確に表現するものではない。また、以下の説明では、基板及び層の積層方向を上下方向と表現し、層が基板等に積層される方向を上方向と表現する。
【００１６】
なお、説明は以下の順序で行うものとする。
１．本開示に係る技術的背景
２．第１の実施形態
２．１．構成
２．２．効果検証
３．第２の実施形態
３．１．構成
３．２．製造方法
４．適用例
【００１７】
＜１．本開示に係る技術的背景＞
まず、図１Ａ〜図３を参照して、本開示に係る技術的背景について説明する。図１Ａ及び図１Ｂは、チャネルに応力が付加された場合のキャリアへの影響を説明するための説明図である。
【００１８】
近年、半導体装置の特性を向上させるために、半導体装置に搭載される電界効果トランジスタのオン時の抵抗（オン抵抗とも称する）を低減することが求められている。電界効果トランジスタのオン抵抗を低減させる方法としては、例えば、図１Ａ及び図１Ｂに示すように、電界効果トランジスタのチャネルに応力を付加することでキャリアの移動度を制御することが試みられている。
【００１９】
例えば、図１Ａ及び図１Ｂには、一般的な構造の示す電界効果トランジスタ１を示す。具体的には、電界効果トランジスタ１は、第１導電型の半導体層４Ｃの上にゲート絶縁膜２及びゲート電極３を積層し、ゲート絶縁膜２及びゲート電極３の両側の半導体層４Ｃに第２導電型不純物を高濃度で導入したソース又はドレイン領域５を形成することで構成される。なお、ゲート絶縁膜２及びゲート電極３の側面には、サイドウォール絶縁膜３Ｓが設けられる。
【００２０】
また、電界効果トランジスタ１は、例えば、シリコン（Ｓｉ）で形成された支持基板４Ａの上に、二酸化シリコン（ＳｉＯ２）で形成された絶縁膜４Ｂを介して、シリコン（Ｓｉ）で形成された半導体層４Ｃが設けられた半導体基板４に形成される。すなわち、半導体基板４は、二酸化シリコンで形成された絶縁膜４Ｂが内部に挟み込まれたシリコン基板であり、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板とも称される。なお、絶縁膜４Ｂは、ＢＯＸ（Ｂｕｒｉｅｄ  ＯＸｉｄｅ）層とも称される。絶縁膜４Ｂは、半導体層４Ｃと、支持基板４Ａとを電気的に絶縁することで、半導体層４Ｃ及び支持基板４Ａの間の寄生容量を低減するとともに、半導体層４Ｃに形成されるチャネルから支持基板４Ａへのリーク電流を低減することができる。
【００２１】
電界効果トランジスタ１では、ソース又はドレイン領域５の間に形成されるチャネル領域に応力を付加することで、キャリアＣの移動度を制御することができる。具体的には、半導体層４Ｃがｐ型であり、ソース又はドレイン領域５がｎ型であるＮ型トランジスタでは、チャネル領域の面内方向に引っ張り応力を付加することで、キャリアＣである電子の有効質量を減少させ、電子の移動度を向上させることができる。一方、半導体層４Ｃがｎ型であり、ソース又はドレイン領域５がｐ型であるＰ型トランジスタでは、チャネル領域の面内方向に圧縮応力を付加することで、キャリアＣである正孔の有効質量を減少させ、正孔の移動度を向上させることができる。
【００２２】
チャネル領域に応力を付加する方法としては、例えば、図２に示すように、エッチングストッパとして設けられるストレスライナー膜７を利用することが考えられる。図２は、ストレスライナー膜による応力付加を説明する説明図である。
【００２３】
図２に示すように、ストレスライナー膜７は、電界効果トランジスタ１を覆うように半導体層４Ｃの上に一様に設けられる。ストレスライナー膜７は、ソース又はドレイン領域５と電気的に接続するコンタクト６を形成する際に、平坦化膜８を貫通する開口のエッチングを制御するために設けられる。具体的には、ストレスライナー膜７は、平坦化膜８とはエッチングレートが異なる絶縁性材料で形成され、平坦化膜８をエッチングする際に、エッチングの進行を停止させる機能を奏する。
【００２４】
ここで、ストレスライナー膜７は、半導体層４Ｃから凸設されるゲート電極３に沿って形成されるため、変形によって応力集中が生じ、膜応力を有する。これにより、ストレスライナー膜７は、ゲート電極３の両端部及びサイドウォール絶縁膜３Ｓの直下付近の半導体層４Ｃに引っ張り応力を付加することができる。
【００２５】
ただし、ストレスライナー膜７による半導体層４Ｃへの応力付加は、構造上、ゲート電極３の両端部及びサイドウォール絶縁膜３Ｓの直下付近の半導体層４Ｃに限られてしまう。そのため、ストレスライナー膜７から半導体層４Ｃに付加された応力は、ゲート電極３の両端部から中央に近づくほど低減し、チャネル領域全体に伝搬しにくい。そのため、チャネル領域全体で見ると、ストレスライナー膜７による応力付加量は、大きくなりにくく、キャリアＣの移動度を大幅に向上させることは困難であった。特に、ソース又はドレイン領域５の間の距離（すなわち、ゲート長）が長い電界効果トランジスタ１では、ゲート電極３の両端部の半導体層４Ｃに付加された応力は、ゲート電極３の中央にさらに伝搬しにくくなる。そのため、ストレスライナー膜７からの応力付加によってキャリア移動度を向上させる効果は、より小さくなってしまう。
【００２６】
また、ストレスライナー膜７を使用する方法以外に、チャネル領域に応力を付加する他の方法としては、例えば、図３に示すように、ＳＯＩ基板を用いて、電界効果トランジスタの構造に依らずに半導体層４Ｃに応力を付加する方法が考えられている。図３は、ＳＯＩ基板を用いた応力付加の方法を説明する説明図である。
【００２７】
図３に示すように、まず、支持基板４Ａ、絶縁膜４Ｂ及び半導体層４Ｃが積層されたＳＯＩ基板の半導体層４Ｃの上に、圧縮方向の膜応力を有する応力層４Ｄを積層する。例えば、支持基板４Ａ及び半導体層４Ｃは、シリコン（Ｓｉ）で形成され、絶縁膜４Ｂは、二酸化シリコン（ＳｉＯ２）で形成され、応力層４Ｄは、窒化シリコン（ＳｉＮ）で形成される。これにより、半導体層４Ｃには、積層された応力層４Ｄとは逆の引っ張り応力が付加され、絶縁膜４Ｂには、半導体層４Ｃとは逆の圧縮応力が付加される。
【００２８】
ここで、応力層４Ｄを積層させたＳＯＩ基板に高温（例えば、１２００℃程度）でのアニールを施し、絶縁膜４Ｂにクリープ現象を発生させることで、絶縁膜４Ｂを変形させる。これにより、半導体層４Ｃには、変形した絶縁膜４Ｂから引っ張り応力が付加されるため、応力層４Ｄを除去した後でも、半導体層４Ｃへの引っ張り応力の付加を維持することができる。
【００２９】
具体的には、クリープ現象とは、降伏荷重より小さな荷重がかかっている場合でも、長時間、高温に曝されることで材料が変形する現象を表す。例えば、ＳｉＯ２は、融点である１８００℃の５０％を超える高温に曝された場合、空孔濃度、原子の移動度、転位移動度、粒界の移動度、及びすべりの生じやすさが変化する。そのため、応力層４Ｄによって半導体層４Ｃ及び絶縁膜４Ｂに応力を付加した上で、絶縁膜４Ｂにクリープ現象を生じさせた場合、絶縁膜４Ｂでは、剛性が低下し、半導体層４Ｃに引っ張られて変形が生じる。これにより、常温に戻した後、応力層４Ｄを除去したとしても、絶縁膜４Ｂは、クリープ現象によって変形したままとなるため、絶縁膜４Ｂから半導体層４Ｃに引っ張り応力を付加することができる。
【００３０】
この方法によれば、比較的一様な応力を半導体層４Ｃに付加することができると考えられる。ただし、絶縁膜４Ｂは、より剛性が高い支持基板４Ａに拘束されているため、クリープ現象によって大幅な変形を生じさせることは期待しにくい。そのため、この方法では、半導体層４Ｃに付加可能な引っ張り応力の大きさには限界があった。また、高温によるアニールの際に、応力層４Ｄが膜収縮を起こし、応力層４Ｄに付加された圧縮応力が引っ張り応力に変化したり、応力層４Ｄの膜剥がれが生じたりする可能性がある。このような場合、半導体層４Ｃに所望の応力を付加することが困難になる。
【００３１】
したがって、上記のいずれの方法でも、半導体層４Ｃのチャネル領域に付加することが可能な応力の大きさには、制限があり、電界効果トランジスタ１のオン抵抗を大きく低減することが困難であった。
【００３２】
本開示に係る技術は、上述した事情を鑑みて想到されたものである。本開示に係る技術では、電界効果トランジスタのチャネル領域に一様かつより大きな応力を付加することによって、電界効果トランジスタのオン抵抗をより低減することを可能とする。以下では、本開示に係る技術について、第１の実施形態及び第２の実施形態に分けて説明を行う。
【００３３】
＜２．第１の実施形態＞
（２．１．構成）
図４を参照して、本開示の第１の実施形態に係る半導体装置について説明する。図４は、第１の実施形態に係る半導体装置１００の構成を説明する縦断面図である。
【００３４】
図４に示すように、半導体装置１００は、支持基板１１０Ａ、絶縁膜１１０Ｂ及び半導体層１１０Ｃを積層した半導体基板１１０と、半導体層１１０Ｃの上に設けられたゲート絶縁膜１２０と、ゲート絶縁膜１２０の上に設けられたゲート電極層１３０と、ゲート絶縁膜１２０及びゲート電極層１３０の側面に形成されたサイドウォール絶縁膜１３０Ｓと、半導体層１１０Ｃに形成されたソース又はドレイン領域１４０と、を備える。本実施形態に係る半導体装置１００は、例えば、Ｎ型電界効果トランジスタである。
【００３５】
半導体基板１１０は、半導体装置１００が形成される基板である。半導体基板１１０は、例えば、支持基板１１０Ａ、絶縁膜１１０Ｂ及び半導体層１１０Ｃを積層させた基板であってもよい。半導体装置１００は、このような複数の層が積層された半導体基板１１０を用いることで、チャネルが形成される半導体層１１０Ｃの体積を小さくすることができるため、外部からの力によって局所的により大きな応力をより生じさせることができる。これによれば、複数の層が積層された半導体基板１１０は、半導体層１１０Ｃにチャネルが形成される電界効果トランジスタのオン抵抗をより低減することができる。
【００３６】
支持基板１１０Ａは、半導体基板１１０の主要な支持体である。支持基板１１０Ａは、例えば、シリコン（Ｓｉ）基板であってもよく、シリコン以外の元素半導体又は化合物半導体で形成された基板であってもよく、石英基板又はサファイア基板等であってもよい。
【００３７】
絶縁膜１１０Ｂは、支持基板１１０Ａと、半導体層１１０Ｃとを離隔することで、半導体装置１００の寄生容量、及びリーク電流を低減する。例えば、絶縁膜１１０Ｂは、二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の無機酸窒化物で形成されてもよい。
【００３８】
半導体層１１０Ｃは、電界効果トランジスタのチャネル領域、ソース領域、及びドレイン領域が形成される層である。具体的には、半導体層１１０Ｃは、例えば、ホウ素（Ｂ）又はアルミニウム（Ａｌ）などのｐ型不純物が導入されたシリコン層であってもよい。
【００３９】
すなわち、半導体基板１１０は、シリコン（Ｓｉ）で形成された支持基板１１０Ａ、二酸化シリコン（ＳｉＯ２）で形成された絶縁膜１１０Ｂ、及びシリコン（Ｓｉ）で形成された半導体層１１０Ｃを積層させたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板であってもよい。このようなＳＯＩ基板は、支持基板１１０Ａの上に絶縁膜１１０Ｂ及び半導体層１１０Ｃを順次積層することによって、又は半導体基板１１０の所定の内部領域を熱酸化にて酸化物に変換し、内部に埋め込まれた絶縁膜１１０Ｂを生成することによって、形成することができる。
【００４０】
ＳＯＩ基板は、絶縁膜１１０Ｂが設けられる深さ（すなわち、半導体層１１０Ｃの厚さ）によって、いわゆるＦＤＳＯＩ（Ｆｕｌｌｙ  Ｄｅｐｌｅｔｅｄ  Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板と、ＰＤＳＯＩ（Ｐａｒｔｉａｌｌｙ  Ｄｅｐｌｅｔｅｄ  Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板とに分けられるが、半導体基板１１０は、ＦＤＳＯＩ基板又はＰＤＳＯＩ基板のいずれであってもよい。半導体基板１１０がＦＤＳＯＩ基板である場合、チャネルが形成される半導体層１１０Ｃの体積がより小さくなるため、半導体層１１０Ｃに生じる応力をより高めることができる。これによれば、半導体基板１１０は、半導体層１１０Ｃにチャネルが形成される電界効果トランジスタのオン抵抗をさらに低減することができる。
【００４１】
なお、半導体基板１１０は、上述した複数の層が積層された基板ではなく、単一の材料で形成された基板であってもよいことは言うまでもない。例えば、半導体基板１１０は、シリコン（Ｓｉ）基板であってもよく、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）又はシリコンカーバイド（ＳｉＣ）等の化合物半導体で形成された基板であってもよい。
【００４２】
ソース又はドレイン領域１４０は、半導体層４Ｃとは異なる導電型の不純物を含み、ゲート絶縁膜１２０及びゲート電極層１３０の両側の半導体層１１０Ｃに設けられる。ソース又はドレイン領域１４０は、電界効果トランジスタのソース端子又はドレイン端子として機能する。例えば、ソース又はドレイン領域１４０は、リン（Ｐ）又はヒ素（Ａｓ）などのｎ型不純物をゲート絶縁膜１２０及びゲート電極層１３０の両側の半導体層１１０Ｃに導入することで形成されてもよい。ゲート絶縁膜１２０及びゲート電極層１３０の両側に形成されたソース又はドレイン領域１４０は、いずれがソース領域として機能してもよく、いずれがドレイン領域として機能してもよい。これらは、任意に交換可能である。
【００４３】
なお、ソース又はドレイン領域１４０と、ゲート絶縁膜１２０及びゲート電極層１３０が設けられる領域との間の半導体層１１０Ｃには、ソース又はドレイン領域１４０と同じ導電型であり、かつソース又はドレイン領域１４０よりも導電型不純物の濃度が低いＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ  Ｄｒａｉｎ）領域が形成されていてもよい。
【００４４】
ゲート絶縁膜１２０は、半導体層１１０Ｃの上に設けられる。ゲート絶縁膜１２０は、例えば、二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の無機酸窒化物で形成されてもよい。
【００４５】
サイドウォール絶縁膜１３０Ｓは、絶縁性材料で構成され、ゲート絶縁膜１２０及びゲート電極層１３０の側面に側壁として設けられる。具体的には、サイドウォール絶縁膜１３０Ｓは、ゲート電極層１３０を含む領域に一様に絶縁膜を成膜した後、該絶縁膜を垂直異方性エッチングすることで形成することができる。例えば、サイドウォール絶縁膜１３０Ｓは、二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の無機酸窒化物で、単層又は複数層にて形成されてもよい。
【００４６】
サイドウォール絶縁膜１３０Ｓは、半導体層１１０Ｃに導入される導電型不純物を遮蔽することで、ゲート電極層１３０と、ソース又はドレイン領域１４０との位置関係を自己整合的に制御する。例えば、サイドウォール絶縁膜１３０Ｓを形成することによって、半導体層１１０Ｃへの導電型不純物の導入を段階的に行うことができる。これによれば、ソース又はドレイン領域１４０と、ゲート絶縁膜１２０及びゲート電極層１３０が設けられる領域との間に、ＬＤＤ領域を自己整合的に形成することが可能である。
【００４７】
ゲート電極層１３０は、不純物イオンを含み、ゲート絶縁膜１２０の上に設けられる。ゲート電極層１３０は、電界効果トランジスタのゲート端子として機能する。ゲート電極層１３０は、例えば、膜厚８０ｎｍ〜１５０ｎｍで設けられてもよい。
【００４８】
本実施形態に係る半導体装置１００では、ゲート電極層１３０は、ソース又はドレイン領域１４０の導電型不純物の濃度よりも高い濃度で不純物イオンを導入されることで、圧縮応力を付加される。これにより、ゲート電極層１３０は、直下のチャネル領域が形成される半導体層１１０Ｃに引っ張り応力を付加することできるため、チャネル領域の電子の移動度を向上させることができる。したがって、本実施形態に係る半導体装置１００では、電界効果トランジスタのオン抵抗を低減することができる。
【００４９】
具体的には、ゲート電極層１３０は、ポリシリコンで形成され、６．０×１０２０個／ｃｍ３以上の濃度のリン（Ｐ）イオンを含有することで、圧縮応力を付加され得る。これは、ゲート電極層１３０のシリコン（Ｓｉ）原子の間に、原子半径の小さいリンイオンが多数入り込むことで、ゲート電極層１３０のシリコン（Ｓｉ）原子の間を押し広げる力が働くためであると考えられる。なお、ゲート電極層１３０のリン（Ｐ）イオン濃度の上限は、特に限定されないが、例えば、費用対効果の面から１．０×１０２３個／ｃｍ３としてもよい。
【００５０】
一方、ソース又はドレイン領域１４０に含有される導電型不純物の濃度は、６．０×１０２０個／ｃｍ３未満であり、例えば、２．５×１０２０個／ｃｍ３程度である。したがって、ゲート電極層１３０に含有されるリンイオンの濃度がソース又はドレイン領域１４０に含有される導電型不純物の濃度と同程度である場合、シリコン（Ｓｉ）原子の間に入り込むリンイオンの量が少ないため、ゲート電極層１３０には、上述した圧縮応力が付加されない。
【００５１】
なお、ゲート電極層１３０は、複数種の層を積層した多層構造にて形成されてもよい。このような場合、ゲート電極層１３０の少なくとも１層は、上述したように、６．０×１０２０個／ｃｍ３以上の濃度のリンイオンを含有するポリシリコン層で形成され得る。６．０×１０２０個／ｃｍ３以上の濃度のリンイオンを含有するポリシリコン層は、半導体層１１０Ｃにより近い位置に設けられることで、半導体層１１０Ｃにより効果的に引っ張り応力を付加することが可能である。ゲート電極層１３０を構成する他の層は、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）若しくは銅（Ｃｕ）等の金属、又はこれらの合金若しくは金属化合物等の導電性材料にて形成されてもよい。
【００５２】
（２．２．効果検証）
ここで、図５〜図１４Ｃを参照して、本実施形態に係る半導体装置１００による効果を検証した結果を説明する。
【００５３】
まず、図５〜図６Ｂを参照して、ポリシリコンで形成されたゲート電極層１３０にリンイオンを導入したことによる膜応力の発生について説明する。図５は、膜応力の発生を検証した試料の構成を説明する縦断面図である。図６Ａは、膜厚３００ｎｍのポリシリコンにリンイオンを導入した際のリンイオンの濃度分布のシミュレーション結果を示すグラフ図であり、図６Ｂは、膜厚１００ｎｍのポリシリコンにリンイオンを導入した際のリンイオンの濃度分布のシミュレーション結果を示すグラフ図である。
【００５４】
図５に示すように、シリコンで形成された支持基板１１０Ａの上に、二酸化シリコンで形成された絶縁膜１１０Ｂ、及びシリコンで形成された半導体層１１０Ｃを積層した半導体基板１１０（すなわち、ＳＯＩ基板）を用意した。なお、絶縁膜１１０Ｂの膜厚は、約４００ｎｍであり、半導体層１１０Ｃの膜厚は、約１５０ｎｍである。
【００５５】
このような半導体基板１１０にＬＰ−ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、４００℃〜６００℃、１００Ｐａ〜３００Ｐａ、４０分〜７０分の条件で成膜することで、８０ｎｍ〜３００ｎｍの厚みのポリシリコン層１３０Ｍを堆積した。なお、ポリシリコン層１３０Ｍが引っ張り応力を有している場合には、８００℃以上の高温アニールを施すことで、堆積時に生じた膜応力を緩和し、検証用の試料とした。
【００５６】
ここで、検証用の試料に対して、条件を変えて、ポリシリコン層１３０Ｍにリンイオンを導入した。例えば、ポリシリコン層１３０Ｍにリンイオンを１０ｋｅＶ〜３０ｋｅＶのエネルギ、かつ８×１０１５個／ｃｍ２〜３×１０１６個／ｃｍ２のドーズ量で導入した。
【００５７】
図６Ａに膜厚３００ｎｍのポリシリコン層１３０Ｍに条件を変えてリンイオンを導入した場合のリンイオンの濃度分布のシミュレーション結果を示す。図６Ａに示すシミュレーション結果では、図６Ａに正対して右からポリシリコン層１３０Ｍ（ｐｏｌｙＳｉ）、半導体層１１０Ｃ（Ｓｉ）、及び絶縁膜１１０Ｂ（ＳｉＯ２）である。
【００５８】
さらに、図６Ａに示す条件の中から、ポリシリコン層１３０Ｍの膜厚方向の中央部までリンイオンが適切に導入された条件（５０ｋｅＶ、１．０×１０１６個／ｃｍ２）を選択して、半導体基板１１０の反り量から半導体基板１１０に付加される膜応力を測定した。その結果を以下の表１に示す。なお、表１に示すＲｘａｘｉｓ［ｍ］は、半導体基板１１０の反り量を表し、σ［Ｐａ］は、ポリシリコン層１３０Ｍの膜応力を表し、Δσ［ＭＰａ］は、ポリシリコン層１３０Ｍの膜応力の変化量を表す。
【００５９】
【表１】
2020057639.tif 000003
【００６０】
表１に示すように、ポリシリコン層１３０Ｍの堆積によって、半導体基板１１０には、１０００ＭＰａの引っ張り応力が付加されることがわかる。また、８００℃以上の高温アニールを施すことによって、半導体基板１１０に付加された引っ張り応力は、２００ＭＰａまで応力緩和されることがわかる。一方、ポリシリコン層１３０Ｍにリンイオンを導入することで、半導体基板１１０には、約２７００ＭＰａの非常に大きな圧縮応力が付加されることがわかる。
【００６１】
続いて、ゲート電極層１３０の膜厚に近い１００ｎｍの膜厚のポリシリコン層１３０Ｍに、条件を変えてリンイオンを導入した場合のリンイオンの濃度分布のシミュレーション結果を図６Ｂに示す。図６Ｂに示すシミュレーション結果では、図６Ｂに正対して右からポリシリコン層１３０Ｍ（ｐｏｌｙＳｉ）、半導体層１１０Ｃ（Ｓｉ）、及び絶縁膜１１０Ｂ（ＳｉＯ２）である。
【００６２】
さらに、図６Ｂに示す条件の中から、ポリシリコン層１３０Ｍの膜厚方向の中央部までリンイオンが適切に導入された条件（２０ｋｅＶ、１．０×１０１６個／ｃｍ２）を選択して、公知の製造方法を用いて、電界効果トランジスタを製造した。
【００６３】
製造した電界効果トランジスタのゲート電極層１３０におけるリンイオンの濃度分布を図７Ａ及び図７Ｂに示し、図７Ｃに該電界効果トランジスタにおけるゲート電極層１３０にリンイオンを導入する工程を説明する説明図を示す。また、比較例に係る電界効果トランジスタのゲート電極層１３０におけるリンイオンの濃度分布を図８Ａ及び図８Ｂに示し、図８Ｃに比較例に係る電界効果トランジスタにおけるゲート電極層１３０にリンイオンを導入する工程を説明する説明図を示す。
【００６４】
図７Ａは、膜厚１００ｎｍのゲート電極層１３０に、２０ｋｅＶ、１．０×１０１６個／ｃｍ２の条件でリンイオンを導入した直後のリンイオンの濃度分布のシミュレーション結果を示すグラフ図である。また、図７Ｂは、図７Ａに示す状態からアニール等を施した後のリンイオンの濃度分布のシミュレーション結果を示すグラフ図である。図７Ａ及び図７Ｂでは、図７Ａ及び図７Ｂに正対して右からゲート電極層１３０（ｐｏｌｙＳｉ）、ゲート絶縁膜１２０（ＳｉＯ２）、及び半導体層１１０Ｃ（Ｓｉ）である。
【００６５】
図７Ａ及び図７Ｂに示すように、本実施形態に係る半導体装置１００では、ゲート電極層１３０に所望濃度（６．０×１０２０個／ｃｍ３）以上の約８．０×１０２０個／ｃｍ３のリンイオンが導入されていることがわかる。また、ゲート電極層１３０のリンイオンの濃度分布は、リンイオンの導入直後ではゲート電極層１３０の膜厚方向にピークを有しており、アニール等が施されることで、ゲート電極層１３０の膜厚方向にピークを有さず均一になっていることがわかる。後述するが、ゲート電極層１３０の膜応力は、アニール等を施すことで緩和されて減少するため、ゲート電極層１３０のリンイオンの濃度分布は、ゲート電極層１３０の膜厚方向にピークを有していることが好ましい。
【００６６】
本実施形態では、図７Ｃに示すように、半導体層１１０Ｃの上に一様に堆積された、パターニングされる前のゲート電極層１３０にリンイオンを導入することで、所望濃度のリンイオンを含有するゲート電極層１３０を形成する。このとき、半導体層１１０Ｃは、ゲート電極層１３０に覆われて保護されるため、本実施形態では、リンイオン導入による半導体層１１０Ｃへのダメージを考慮することなく、ゲート電極層１３０に高濃度のリンイオンを導入することができる。
【００６７】
一方、図８Ａは、半導体層１１０Ｃにリン又はヒ素等のｎ型不純物を導入し、ソース又はドレイン領域１４０を形成する工程と同時に、ゲート電極層１３０にリンイオンを導入した直後のリンイオンの濃度分布のシミュレーション結果を示すグラフ図である。また、図８Ｂは、図８Ａに示す状態からアニール等を施した後のリンイオンの濃度分布のシミュレーション結果を示すグラフ図である。図８Ａ及び図８Ｂでは、図８Ａ及び図８Ｂに正対して右からゲート電極層１３０（ｐｏｌｙＳｉ）、ゲート絶縁膜１２０（ＳｉＯ２）、及び半導体層１１０Ｃ（Ｓｉ）である。
【００６８】
図８Ａ及び図８Ｂに示すように、比較例に係る電界効果トランジスタでは、ゲート電極層１３０に所望濃度未満の約２．５×１０２０個／ｃｍ３のリンイオンが導入されていることがわかる。
【００６９】
比較例に係る電界効果トランジスタでは、図８Ｃに示すように、ソース又はドレイン領域１４０への導電型不純物（すなわち、リン）の導入と同時にゲート電極層１３０にリンイオンが導入される。そのため、ゲート電極層１３０のリン濃度は、ソース又はドレイン領域１４０の導電型不純物の濃度と同程度となってしまう。したがって、比較例に係る電界効果トランジスタでは、ゲート電極層１３０に高濃度でリンイオンを導入することは困難となる。
【００７０】
例えば、比較例に係る電界効果トランジスタにおいて、ゲート電極層１３０に高濃度でリンイオンを導入しようとした場合、ソース又はドレイン領域１４０が形成される半導体層１１０Ｃにも同時に高濃度のリンイオンが導入されてしまう。通常よりも高濃度のリンイオンが導入されたソース又はドレイン領域１４０では、半導体層１１０Ｃに格子欠陥等が生じてしまうため、電界効果トランジスタの電気的特性を低下させてしまう可能性がある。
【００７１】
したがって、本実施形態では、ゲート電極層１３０へのリンイオンの導入と、ソース又はドレイン領域１４０へのｎ型不純物の導入とを分けて実行する。加えて、本実施形態では、ゲート電極層１３０のパターニング前に、ゲート電極層１３０にリンイオンを導入することで、ゲート電極層１３０に所望の高濃度のリンイオンを導入することができる。
【００７２】
次に、本実施形態に係る半導体装置１００の電界効果トランジスタとしての電気特性を測定した結果を図９及び図１０に示す。図９は、ゲート長が異なる電界効果トランジスタの各々で、ゲート電極層１３０へのリンイオンの導入によるオン抵抗の減少を検証したグラフ図である。また、図１０は、Ｎ型の電界効果トランジスタにおいて、ゲート電極層１３０へのリンイオンの導入による電流能力の向上を検証したグラフ図である。図９でオン抵抗の減少を検証した電界効果トランジスタは、スイッチングトランジスタであり、図１０で電流能力を検証した電界効果トランジスタは、ロジック回路向けの低電圧用トランジスタである。図９及び図１０の電界効果トランジスタの各々は、同一のウェハ内に形成されたものとする。
【００７３】
図９に示すように、本実施形態に係る半導体装置１００では、ゲート電極層１３０へのリンイオンの導入によって、ゲート長の大小に関わらず、オン抵抗（Ｒｏｎ）を同程度低減させることができることがわかる。したがって、本実施形態に係る半導体装置１００では、ストレスライナー膜を用いてチャネル領域に応力を付加する場合と比較して、ゲート長の大小に関わらず、チャネル領域により均一に応力を付加することが可能であることがわかる。
【００７４】
また、図１０に示すように、本実施形態に係る半導体装置１００では、チャネル領域、ソース又はドレイン領域１４０の不純物濃度等、又はトレランス等の調整によるトレードオフラインから外れて、電流を流す能力を向上させることができることがわかる。これは、ゲート電極層１３０へのリンイオンの導入によってチャネル領域に応力が付加され、キャリアである電子の移動度が向上したことを示していると考えられる。すなわち、本実施形態に係る半導体装置１００は、オン抵抗を低減させ、電界効果トランジスタとしての電気特性を向上させることができることがわかる。
【００７５】
続いて、本実施形態に係る半導体装置１００におけるゲート電極層１３０に付加された膜応力と、チャネル領域のキャリア移動度との関係を図１１〜図１４Ｃを参照して説明する。
【００７６】
図１１は、ゲート電極層１３０の膜応力を変化させた際の半導体層１１０Ｃのチャネル領域の最大主応力のシミュレーション結果を示すグラフ図である。図１２Ａは、ゲート電極層１３０に付加された圧縮応力と、半導体層１１０Ｃの表面の主応力の増加分との関係を示すグラフ図である。図１２Ｂ及び図１２Ｃは、ゲート電極層１３０に付加された圧縮応力、半導体層１１０Ｃの表面の主応力の増加分、及び電界効果トランジスタのオン抵抗（Ｒｏｎ）の低減効果の関係をそれぞれ示すグラフ図である。
【００７７】
図１１に示すように、半導体層１１０Ｃには、平坦化膜１７０を貫通するコンタクト１６０を形成するために設けられるストレスライナー膜１５０、及びリンイオンを導入したゲート電極層１３０からそれぞれ応力が付加されている。ここで、ゲート電極層１３０の膜応力を変化させることで、半導体層１１０Ｃの表面の最大主応力も変化することがわかる。具体的には、ゲート電極層１３０の膜応力を引っ張り応力（正値）から圧縮応力（負値）に変化させ、さらにゲート電極層１３０の圧縮応力の大きさを増加させることで、半導体層１１０Ｃのチャネル領域に付加される最大主応力が増加することがわかる。
【００７８】
ここで、ゲート電極層１３０に付加された圧縮応力の大きさと、半導体層１１０Ｃのチャネル領域に付加される主応力の増加分との関係を示したグラフ図を図１２Ａに示す。図１２Ａに示すように、ゲート電極層１３０に付加された圧縮応力の大きさと、半導体層１１０Ｃのチャネル領域に付加された主応力の増加分とは、ほぼ線形関係にあることがわかる。
【００７９】
また、半導体層１１０Ｃに付加された主応力の増加分と、電界効果トランジスタのオン抵抗（Ｒｏｎ）の低減効果との関係を示すグラフ図を図１２Ｂに示す。図１２Ｂに示すように、半導体層１１０Ｃに付加された主応力の増加分と、電界効果トランジスタのオン抵抗（Ｒｏｎ）の低減効果ともほぼ線形関係にあることがわかる。したがって、ゲート電極層１３０に付加された圧縮応力が大きくなるほど、電界効果トランジスタのオン抵抗（Ｒｏｎ）の低減効果も大きくなることがわかる。
【００８０】
ゲート電極層１３０に付加された圧縮応力の大きさと、電界効果トランジスタのオン抵抗（Ｒｏｎ）の低減効果との関係を示すグラフ図を図１２Ｃに示す。図１２Ｃを参照すると、例えば、ゲート電極層１３０に付加された圧縮応力が２ＭＰａである場合、電解効果トランジスタのオン抵抗（Ｒｏｎ）の低減効果は、約１５％程度であると見積もることができる。
【００８１】
次に、図１３〜図１４Ｃを参照して、ゲート電極層１３０を複数層で形成した場合に、各層の膜応力の変化に応じて、半導体層１１０Ｃのチャネル領域の膜応力がどのように変動するかを検証した結果について説明する。図１３は、複数層で形成されたゲート電極層１３０を有する電界効果トランジスタの応力をシミュレーションした結果を示すイメージ図である。
【００８２】
図１３に示す半導体装置１００では、半導体層１１０Ｃの上にゲート絶縁膜１２０が設けられ、ゲート絶縁膜１２０の上に下部ゲート電極層１３０Ｄ及び上部ゲート電極層１３０Ｕが設けられる。また、半導体装置１００では、ゲート絶縁膜１２０及びゲート電極層１３０の側面にサイドウォール絶縁膜１３０Ｓが設けられ、サイドウォール絶縁膜１３０Ｓ、下部ゲート電極層１３０Ｄ及び上部ゲート電極層１３０Ｕを覆うようにストレスライナー膜１５０が設けられる。さらに、半導体装置１００は、平坦化膜１７０で平坦化されており、平坦化膜１７０を貫通するコンタクト１６０は、半導体層１１０Ｃに形成されたソース又はドレイン領域１４０と電気的に接続している。
【００８３】
このような半導体装置１００において、下部ゲート電極層１３０Ｄが膜厚１００ｎｍのポリシリコンであり、上部ゲート電極層１３０Ｕが膜厚１００ｎｍのＷＳｉであり、ストレスライナー膜１５０が膜厚１００ｎｍのＳｉＮである場合の各層の膜応力と、半導体層１１０Ｃのチャネル領域の膜応力との関係を図１４Ａ〜図１４Ｃに示す。図１４Ａは、ストレスライナー膜１５０の膜応力と、半導体層１１０Ｃのチャネル領域の膜応力との関係を示すグラフ図であり、図１４Ｂは、上部ゲート電極層１３０Ｕの膜応力と、半導体層１１０Ｃのチャネル領域の膜応力との関係を示すグラフ図であり、下部ゲート電極層１３０Ｄの膜応力と、半導体層１１０Ｃのチャネル領域の膜応力との関係を示すグラフ図である。
【００８４】
図１４Ａ〜図１４Ｃに示すグラフ図からわかるように、半導体層１１０Ｃに近い層ほど、膜応力を変化させた際に、半導体層１１０Ｃのチャネル領域の膜応力を変化させやすい。したがって、ゲート電極層１３０を複数層で形成する場合には、半導体層１１０Ｃにより近い層にリンイオンを導入し、大きな圧縮応力を付加することで、チャネル領域により大きな引っ張り応力を付加することができることがわかる。
【００８５】
＜３．第２の実施形態＞
（３．１．構成）
次に、図１５を参照して、本開示の第２の実施形態に係る半導体装置について説明する。図１５は、第２の実施形態に係る半導体装置１０の構成を説明する縦断面図である。
【００８６】
図１５に示すように、半導体装置１０は、支持基板５３、絶縁膜５４及び半導体層５０を積層した半導体基板５５と、ゲート絶縁膜２３と、ゲート電極層２０と、ソース又はドレイン領域５０Ｓ、５０Ｄと、ＬＤＤ領域５２Ｓ、５２Ｄと、低抵抗領域５１Ｓ、５１Ｄと、ストレスライナー膜８１と、コンタクト６０Ｓ、６０Ｄと、第１絶縁層８２と、配線層３０Ｓ、３０Ｄと、第２絶縁層８４と、低誘電率領域７０と、第３絶縁層８５と、第４絶縁層８６と、を備える。
【００８７】
半導体基板５５は、例えば、支持基板５３、絶縁膜５４及び半導体層５０を積層することで構成される。支持基板５３は、例えば、高抵抗シリコン基板により構成されてもよい。絶縁膜５４は、例えば、二酸化シリコン（ＳｉＯ２）により構成されていてもよい。半導体層５０は、例えば、シリコン（Ｓｉ）により構成されていてもよい。すなわち、半導体基板５５は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板であってもよい。
【００８８】
ソース又はドレイン領域５０Ｓ、５０Ｄは、ゲート電極層２０を挟んで両側の半導体層５０に、ｎ型シリコンからなる領域として形成される。低抵抗領域５１Ｓ、５１Ｄは、コンタクト６０Ｓ、６０Ｄとの電気的な接続のために、ソース又はドレイン領域５０Ｓ、５０Ｄの表面に高濃度ｎ型シリコンからなる領域又はシリサイドとして形成される。ＬＤＤ領域５２Ｓ、５２Ｄは、ソース又はドレイン領域５０Ｓ、５０Ｄと、ゲート電極層２０との間に、低濃度ｎ型シリコンからなる領域として形成される。
【００８９】
ゲート電極層２０は、半導体層５０の上に、ゲート絶縁膜２３を介して設けられる。具体的には、ゲート絶縁膜２３は、例えば、膜厚５ｎｍ〜１０ｎｍの二酸化シリコン（ＳｉＯ２）により構成される。ゲート電極層２０は、例えば、膜厚８０ｎｍ〜１５０ｎｍのポリシリコンにより構成され、さらにリンイオンを高濃度で含有する。ゲート電極層２０のリンイオンの含有濃度は、ソース又はドレイン領域５０Ｓ、５０Ｄの導電型不純物の含有濃度よりも高く、具体的には、６．０×１０２０個／ｃｍ３以上である。これにより、ゲート電極層２０には、圧縮応力が付加されるため、ゲート電極層２０は、半導体層５０のチャネル領域に引っ張り応力を付加することで、チャネル領域の電子の移動度を向上させることができる。なお、ゲート電極層２０のリン（Ｐ）イオン濃度の上限は、特に限定されないが、例えば、費用対効果の面から１．０×１０２３個／ｃｍ３としてもよい。
【００９０】
ストレスライナー膜８１は、第１絶縁層８２とエッチングレートが異なる絶縁性材料で形成される。ストレスライナー膜８１は、第１絶縁層８２とのエッチングレートの差を利用することで、第１絶縁層８２等をエッチングする際のエッチング停止位置を高精度に制御することを可能とする。また、ストレスライナー膜８１は、下方の半導体層５０に引っ張り応力を付加することで、半導体層５０に形成されるチャネルのキャリア移動度を向上させることができる。
【００９１】
第１絶縁層８２は、ストレスライナー膜８１の上に設けられる。具体的には、第１絶縁層８２は、ゲート電極層２０を埋め込むように、ストレスライナー膜８１又は半導体層５０の上に設けられる。第１絶縁層８２は、例えば、二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の無機酸窒化物で形成されてもよい。
【００９２】
コンタクト６０Ｓ、６０Ｄは、第１絶縁層８２を貫通して設けられ、ソース又はドレイン領域５０Ｓ、５０Ｄの低抵抗領域５１Ｓ、５１Ｄに電気的に接続される。コンタクト６０Ｓ、６０Ｄは、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造にて構成されてもよい。なお、チタンは、コンタクト６０Ｓ、６０Ｄと、低抵抗領域５１Ｓ、５１Ｄとの接触抵抗を低減するために設けられ、窒化チタンは、シリコンへのタングステンの拡散を抑制するバリアメタルとして設けられる。
【００９３】
第２絶縁層８４は、第１絶縁層８２の上に設けられる。第２絶縁層８４は、例えば、二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の無機酸窒化物で形成されてもよい。
【００９４】
配線層３０Ｓ、３０Ｄは、コンタクト６０Ｓ、６０Ｄの上の第２絶縁層８４の内部に設けられる。配線層３０Ｓ、３０Ｄは、例えば、ソース電極及びコンタクト電極を含んでもよい。配線層３０Ｓ、３０Ｄは、膜厚が５００ｎｍ〜１０００ｎｍのアルミニウム（Ａｌ）により構成されてもよい。
【００９５】
低誘電率領域７０は、第１絶縁層８２及び第２絶縁層８４よりも誘電率が低い領域であり、コンタクト６０Ｓ、６０Ｄの各々の間、及び配線層３０Ｓ、３０Ｄの各々の間に設けられる。低誘電率領域７０は、コンタクト６０Ｓ、６０Ｄの各々の間、及び配線層３０Ｓ、３０Ｄの各々の間に生じる寄生容量を低減させることで、半導体装置１０の電気的特性を向上させることができる。低誘電率領域７０は、内部が真空（比誘電率１．０）である中空領域であってもよく、空気等が封入された中空領域であってもよい。または、低誘電率領域７０は、第１絶縁層８２及び第２絶縁層８４よりも誘電率が低い材料で埋め込まれた領域であってもよい。
【００９６】
また、低誘電率領域７０は、ソース又はドレイン領域５０Ｓ、５０Ｄの間に存在するゲート電極層２０の直上に設けられ、ストレスライナー膜８１を貫通して、ゲート電極層２０を露出させるように設けられる。これによれば、半導体装置１０では、半導体装置１０の製造工程のうちの後段の工程において、低誘電率領域７０を介してゲート電極層２０に不純物イオンを導入することができるようになる。したがって、ゲート電極層２０は、不純物イオンを導入された後に、応力を緩和する高温アニールを受けることを回避することができるため、付加された高い圧縮応力を維持することができるようになる。よって、半導体装置１０では、ゲート電極層２０は、より高い引っ張り応力を半導体層５０に付加することができるようになる。
【００９７】
第３絶縁層８５は、第２絶縁層８４の上に設けられ、低誘電率領域７０の上部を封止する。第３絶縁層８５は、例えば、二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の無機酸窒化物で形成されてもよい。さらに、第３絶縁層８５の上には、低誘電率領域７０の上部の封止をより確実とするために第４絶縁層８６が設けられてもよい。第４絶縁層８６は、第３絶縁層８５と同様に、例えば、二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の無機酸窒化物で形成されてもよい。
【００９８】
（３．２．製造方法）
続いて、図１６〜図２０を参照して、本実施形態に係る半導体装置１０の製造方法について説明する。以下では、特に、低誘電率領域７０を介したゲート電極層２０への不純物イオンの導入工程について詳細に説明し、その他の工程については簡略化して説明する。図１６〜図２０は、本実施形態に係る半導体装置１０の製造方法の一工程を示す縦断面図である。
【００９９】
具体的には、まず、支持基板５３の上に絶縁膜５４及び半導体層５０が積層された半導体基板５５（例えば、ＳＯＩ基板）を用意する。次に、半導体層５０にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用いて素子分離層（図示せず）を形成することで、半導体装置１０を形成する素子領域を画定する。続いて、熱酸化法により二酸化シリコンからなるインプラスルー膜を形成した後、素子領域にウェルインプランテーション及びチャネルインプランテーションを行い、インプラスルー膜を除去する。
【０１００】
次に、熱酸化法により、二酸化シリコンからなるゲート絶縁膜２３を膜厚５ｎｍ〜１０ｎｍで形成する。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ポリシリコンよりなるゲート電極層２０を膜厚８０ｎｍ〜１５０ｎｍで形成する。その後、ゲート電極層２０をフォトリソグラフィ及びエッチングによりパターニングする。
【０１０１】
次に、リン（Ｐ）又はヒ素（Ａｓ）のインプランテーションを行うことによって、ゲート電極層２０の両側の半導体層５０にＬＤＤ領域５２Ｓ、５２Ｄ、及びソース又はドレイン領域５０Ｓ、５０Ｄを順次形成する。続いて、ゲート電極層２０及び半導体層５０の上に、ＣＶＤ法を用いて、窒化シリコンからなるストレスライナー膜８１を膜厚５ｎｍ〜３０ｎｍ程度で形成する。
【０１０２】
次に、ストレスライナー膜８１の上に、ＣＶＤ法により、二酸化シリコンからなる第１絶縁層８２を膜厚５００ｎｍ〜１０００ｎｍで形成する。続いて、フォトリソグラフィ及びエッチングによりストレスライナー膜８１及び第１絶縁層８２の一部を除去し、ソース又はドレイン領域５０Ｓ、５０Ｄを露出させるコンタクトホールを形成する。その後、コンタクトホールを介して、高濃度のリン（Ｐ）又はヒ素（Ａｓ）のインプランテーションを行い、低抵抗領域５１Ｓ、５１Ｄを形成する。続いて、コンタクトホールの内部にチタン、窒化チタン及びタングステンの積層構造を有するコンタクト６０Ｓ、６０Ｄを形成する。
【０１０３】
次に、コンタクト６０Ｓ、６０Ｄの上に、アルミニウム（Ａｌ）からなる配線層３０Ｓ、３０Ｄを形成する。続いて、第１絶縁層８２及び配線層３０Ｓ、３０Ｄの上に、ＣＶＤ法により、二酸化シリコンからなる第２絶縁層８４を形成する。これにより、図１６に示す積層構造を形成することができる。
【０１０４】
続いて、図１７に示すように、ドライエッチング等の垂直異方性エッチングを用いて、第１絶縁層８２及び第２絶縁層８４を貫通し、ゲート電極層２０が露出するまで、１．０μｍ〜２．０μｍ程度のエッチングを行い、開口Ｐを形成する。開口Ｐの幅は、例えば、配線層３０Ｓ、３０Ｄのソース電極及びドレイン電極の間の距離が０．５μｍである場合、約０．３μｍ程度となり、ゲート電極層２０の幅と同程度となり得る。
【０１０５】
そこで、図１８に示すように、開口Ｐを利用して、リンイオンを２０ｋｅＶ、１．０×１０１６個／ｃｍ２（ゲート電極層２０の膜厚が１００ｎｍの場合）にて垂直にゲート電極層２０に導入することで、ゲート電極層２０の中央部付近までリンイオンを導入することができる。このとき、リンイオンは、開口Ｐによって露出された第１絶縁層８２及び第２絶縁層８４にも導入されるため、開口Ｐに隣接する第１絶縁層８２及び第２絶縁層８４は、ゲート電極層２０と同様の不純物イオン（リンイオン）を含むことになる。
【０１０６】
なお、開口Ｐのエッチングは、ストレスライナー膜８１を貫通せず、ストレスライナー膜８１を露出させる程度で行われてもよい。このような場合であっても、ストレスライナー膜８１を貫通してゲート電極層２０にリンイオンを導入することが可能である。なお、このときのゲート電極層２０の上のストレスライナー膜８１は、ゲート電極層２０と同様の不純物イオン（リンイオン）を含むことになる。
【０１０７】
続いて、図１９及び図２０に示すように、第２絶縁層８４の上に第３絶縁層８５を形成し、さらに第３絶縁層８５の上に第４絶縁層８６を形成することで、開口Ｐを封止し、低誘電率領域７０を形成する。例えば、第３絶縁層８５としてＰ−ＳｉＯ（Ｐｌａｓｍａ  ＳｉＯ）膜を０．２μｍ〜０．５μｍで堆積し、第４絶縁層８６としてＰ−ＴＥＯＳ（Ｐｌａｓｍａ  Ｔｅｔｒａ  ＥｔｈＯｘｙＳｉｌａｎｅ）膜を１．０〜２．０μｍ堆積することで、堆積のカバレッジの不完全さを利用して開口Ｐを封止することができる。
【０１０８】
このような半導体装置１０の製造方法によれば、半導体層５０が露出していない状態でゲート電極層２０へのリンイオンの導入を行うことができるため、半導体層５０に結晶欠陥を生成することなく、高濃度のリンイオンをゲート電極層２０に導入することができる。ゲート電極層２０に付加される圧縮応力の大きさは、ゲート電極層２０に導入されるリンイオンの濃度に依存するため、これによれば、ゲート電極層２０により高濃度のリンイオンを導入することが可能となる。
【０１０９】
また、このような半導体装置１０の製造方法によれば、電界効果トランジスタ形成時に生じる８００℃以上の高温アニール工程を全て経た後にゲート電極層２０に不純物イオンを導入することができる。これによれば、ゲート電極層２０は、高温アニール工程による応力緩和を回避することができるため、例えば、イオン導入直後の２０００ＭＰａ程度の大きな圧縮応力を維持することができる。したがって、このような半導体装置１０の製造方法によれば、半導体層５０のチャネル領域により大きな引っ張り応力を付加することができるため、キャリアの移動度をより向上させることができる。
【０１１０】
なお、このときのゲート電極層２０の不純物イオンの濃度分布は、高温アニール工程を経ていないため、図７Ａで上述したようなゲート電極層２０の膜厚方向にピークを持つ分布となる。また、ゲート電極層２０への不純物イオンの導入に用いられる低誘電率領域７０（すなわち、開口Ｐ）の幅は、ソース電極及びドレイン電極の間の幅によって制限される。そのため、低誘電率領域７０（すなわち、開口Ｐ）を介して、ゲート電極層２０に不純物イオンを導入した場合、ゲート電極層２０のゲート長方向の中央部を含む一部領域にのみ不純物イオンが導入され、ゲート長方向の両端部には不純物イオンが導入されないことがあり得る。このような場合であっても、ゲート電極層２０は、十分な引っ張り応力を半導体層５０のチャネル領域に付加することが可能である。なお、このときのゲート電極層２０の不純物イオンの濃度分布は、高温アニール工程を経ていないため、ゲート電極層２０のゲート長方向にピークを持つ分布となる。
【０１１１】
＜４．適用例＞
上述した本開示の一実施形態に係る半導体装置は、電界効果トランジスタが搭載されるいかなる装置に対しても適用することが可能である。例えば、本開示の一実施形態に係る半導体装置は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路、各種ディスプレイ装置、ＣＭＯＳ又はＣＣＤイメージセンサ、半導体メモリ装置、無線通信用のＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）スイッチ、パワーアンプ、又はローノイズアンプ等に適用することが可能である。
【０１１２】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０１１３】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【０１１４】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
半導体基板と、
前記半導体基板の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられ、不純物イオンを含むゲート電極層と、
前記ゲート電極層の両側の前記半導体基板に設けられ、導電型不純物を含むソース又はドレイン領域と、
を備え、
前記ゲート電極層の前記不純物イオンの濃度は、前記ソース又はドレイン領域の前記導電型不純物の濃度よりも高い、半導体装置。
（２）
前記ゲート電極層の少なくとも一部領域の前記不純物イオンの濃度は、６．０×１０２０個／ｃｍ３以上である、前記（１）に記載の半導体装置。
（３）
前記不純物イオンは、リンイオンである、前記（１）又は（２）に記載の半導体装置。
（４）
前記導電型不純物は、ｎ型不純物である、前記（１）〜（３）のいずれか一項に記載の半導体装置。
（５）
前記ゲート電極層は、ポリシリコンで形成される、前記（１）〜（４）のいずれか一項に記載の半導体装置。
（６）
前記半導体基板は、内部に絶縁膜が挟み込まれたＳＯＩ基板である、前記（１）〜（５）のいずれか一項に記載の半導体装置。
（７）
半導体基板と、
前記半導体基板の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられ、不純物イオンを含むゲート電極層と、
前記ゲート電極層の両側の前記半導体基板に設けられ、導電型不純物を含むソース又はドレイン領域と、
前記半導体基板の上に設けられた第１絶縁層と、
前記第１絶縁層を貫通して、前記ソース又はドレイン領域の上にそれぞれ設けられたコンタクトと、
前記第１絶縁層の上に設けられた第２絶縁層と、
前記コンタクトの各々の上の前記第２絶縁層に設けられた配線層と、
前記コンタクト及び前記配線層の各々の間の前記第１絶縁層及び前記第２絶縁層に設けられ、前記第１絶縁層及び前記第２絶縁層よりも誘電率が低い低誘電率領域と、
を備え、
前記低誘電率領域が設けられた面側の前記第１絶縁層及び前記第２絶縁層は、前記不純物イオンを含む、半導体装置。
（８）
前記ゲート電極層の前記不純物イオンの濃度分布は、前記ゲート電極層の厚み方向にピークを有する、前記（７）に記載の半導体装置。
（９）
前記ゲート電極層では、ゲート長方向の中央の前記不純物イオンの濃度は、前記ゲート長方向の両端の前記不純物イオンの濃度よりも高い、前記（７）又は（８）に記載の半導体装置。
（１０）
前記低誘電率領域は、前記ゲート電極層と隣接して設けられる、前記（７）〜（９）のいずれか一項に記載の半導体装置。
（１１）
前記第１絶縁層及び前記第２絶縁層とエッチングレートが異なる絶縁性材料で形成され、前記ゲート電極層の上に設けられたストレスライナー膜をさらに備え、
前記ストレスライナー膜は、前記不純物イオンを含む、前記（７）〜（９）のいずれか一項に記載の半導体装置。
（１２）
前記低誘電率領域は、中空領域である、前記（７）〜（１１）のいずれか一項に記載の半導体装置。
（１３）
前記低誘電率領域の上部は、前記第２絶縁層の上に設けられた第３絶縁層によって封止される、前記（７）〜（１２）のいずれか一項に記載の半導体装置。
（１４）
前記不純物イオンは、リンイオンである、前記（７）〜（１３）のいずれか一項に記載の半導体装置。
（１５）
前記導電型不純物は、ｎ型不純物である、前記（７）〜（１４）のいずれか一項に記載の半導体装置。
（１６）
前記ゲート電極層は、ポリシリコンで形成される、前記（７）〜（１５）のいずれか一項に記載の半導体装置。
（１７）
前記半導体基板は、内部に絶縁膜が挟み込まれたＳＯＩ基板である、前記（７）〜（１６）のいずれか一項に記載の半導体装置。
（１８）
半導体基板の上に一様にゲート絶縁膜を形成することと、
前記ゲート絶縁膜の上に一様にゲート電極層を形成することと、
前記ゲート電極層に不純物イオンを導入することと、
前記ゲート絶縁膜及び前記ゲート電極層をパターニングすることと、
前記ゲート絶縁膜及び前記ゲート電極層の両側の前記半導体基板に導電型不純物を導入し、前記半導体基板にソース又はドレイン領域を形成することと、
を含み、
前記ゲート電極層に導入した前記不純物イオンの濃度は、前記ソース又はドレイン領域に導入した前記導電型不純物の濃度よりも高い、半導体装置の製造方法。
（１９）
半導体基板の上に一様にゲート絶縁膜を形成することと、
前記ゲート絶縁膜の上に一様にゲート電極層を形成することと、
前記ゲート絶縁膜及び前記ゲート電極層をパターニングすることと、
前記ゲート絶縁膜及び前記ゲート電極層の両側の前記半導体基板に導電型不純物を導入し、前記半導体基板にソース又はドレイン領域を形成することと、
前記半導体基板の上に第１絶縁層を形成することと、
前記ソース又はドレイン領域の上に前記第１絶縁層を貫通するコンタクトをそれぞれ形成することと、
前記コンタクトの各々の上に配線層を形成し、前記第１絶縁層の上に第２絶縁層を形成することと、
前記コンタクト及び前記配線層の間の前記第１絶縁層及び前記第２絶縁層に、前記ゲート電極層を露出させる開口を形成することと、
前記開口に隣接する前記第１絶縁層及び前記第２絶縁層、及び前記ゲート電極層に不純物イオンを導入することと、
前記第２絶縁層の上に前記開口を封止する第３絶縁層を形成することと、
を含む、半導体装置の製造方法。
【符号の説明】
【０１１５】
１０        半導体装置
２０        ゲート電極層
２３        ゲート絶縁膜
３０Ｓ、３０Ｄ    配線層
５０        半導体層
５０Ｓ、５０Ｄ    ソース又はドレイン領域
５１Ｓ、５１Ｄ    低抵抗領域
５２Ｓ、５２Ｄ    ＬＤＤ領域
５３        支持基板
５４        絶縁膜
５５        半導体基板
６０Ｓ、６０Ｄ    コンタクト
７０        低誘電率領域
８１        ストレスライナー膜
８２        第１絶縁層
８４        第２絶縁層
８５        第３絶縁層
８６        第４絶縁層
１００      半導体装置
１１０      半導体基板
１１０Ａ    支持基板
１１０Ｂ    絶縁膜
１１０Ｃ    半導体層
１２０      ゲート絶縁膜
１３０      ゲート電極層
１３０Ｓ    サイドウォール絶縁膜
１４０      ソース又はドレイン領域
１５０      ストレスライナー膜
１６０      コンタクト
１７０      平坦化膜
【図１Ａ】
2020057639.tif 000004
【図１Ｂ】
2020057639.tif 000005
【図２】
2020057639.tif 000006
【図３】
2020057639.tif 000007
【図４】
2020057639.tif 000008
【図５】
2020057639.tif 000009
【図６Ａ】
2020057639.tif 000010
【図６Ｂ】
2020057639.tif 000011
【図７Ａ】
2020057639.tif 000012
【図７Ｂ】
2020057639.tif 000013
【図７Ｃ】
2020057639.tif 000014
【図８Ａ】
2020057639.tif 000015
【図８Ｂ】
2020057639.tif 000016
【図８Ｃ】
2020057639.tif 000017
【図９】
2020057639.tif 000018
【図１０】
2020057639.tif 000019
【図１１】
2020057639.tif 000020
【図１２Ａ】
2020057639.tif 000021
【図１２Ｂ】
2020057639.tif 000022
【図１２Ｃ】
2020057639.tif 000023
【図１３】
2020057639.tif 000024
【図１４Ａ】
2020057639.tif 000025
【図１４Ｂ】
2020057639.tif 000026
【図１４Ｃ】
2020057639.tif 000027
【図１５】
2020057639.tif 000028
【図１６】
2020057639.tif 000029
【図１７】
2020057639.tif 000030
【図１８】
2020057639.tif 000031
【図１９】
2020057639.tif 000032
【図２０】
2020057639.tif 000033