(57)【要約】【課題】デジタル位相雑音計測において、ハードウェア規模を縮小すること。【解決手段】位相雑音計測装置は、第１クロックに基づき、位相雑音を有する発振器の信号を第１デジタル信号に変換する第１変換部と、第２クロックに基づき、発振器の信号を第２デジタル信号に変換する第２変換部と、第１デジタル信号を、第１ベースバンド信号に変換する第１ダウンコンバージョンと、第２デジタル信号を、第２ベースバンド信号に変換する第２ダウンコンバージョンと、第１ベースバンド信号を高速フーリエ変換し、第１信号を生成する第１高速フーリエ変換部と、第２ベースバンド信号を高速フーリエ変換し、第２信号を生成する第２高速フーリエ変換部と、第１信号と第２信号とを平均化する平均化部とを備え、第１クロックの周波数成分と第２クロックの周波数成分とが一致し、第１クロックの位相雑音成分と第２クロックの位相雑音成分とが一致しないように制御されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１クロック信号に基づいて、位相雑音を有する発振器の信号を第１デジタル信号に変換する第１アナログデジタル変換部と、
第２クロック信号に基づいて、前記発振器の前記信号を第２デジタル信号に変換する第２アナログデジタル変換部と、
前記第１デジタル信号を、ダウンコンバージョン方式で処理することで、第１ベースバンド信号に変換する第１ダウンコンバージョンと、
前記第２デジタル信号を、ダウンコンバージョン方式で処理することで、第２ベースバンド信号に変換する第２ダウンコンバージョンと、
前記第１ベースバンド信号を高速フーリエ変換する第１高速フーリエ変換部と、
前記第２ベースバンド信号を高速フーリエ変換する第２高速フーリエ変換部と、
第１高速フーリエ変換部が出力した第１信号と、前記第２高速フーリエ変換部が出力した第２信号とを平均化する平均化部と
を備え、
前記第１クロック信号の周波数成分と、前記第２クロック信号の周波数成分とが一致し、前記第１クロック信号の位相雑音成分と、前記第２クロック信号の位相雑音成分とが一致しないように制御されている、位相雑音計測装置。
【請求項２】
前記第１クロック信号は、第１原子時計に基づいて生成され、
前記第２クロック信号は、前記第１原子時計とは異なる第２原子時計に基づいて生成される、請求項１に記載の位相雑音計測装置。
【請求項３】
前記第１クロック信号を生成する第１クロック回路と、
前記第２クロック信号を生成する第２クロック回路と、
前記第１クロック信号と前記第２クロック信号との周波数又は位相の差分を検出し、検出した前記周波数又は前記位相の前記差分である誤差信号を出力するミキサーと、
前記ミキサーが出力した前記誤差信号を平滑化するループフィルタと
を備え、
前記第２クロック回路は、前記ループフィルタが平滑化した前記誤差信号に基づいて、前記第２クロック信号を生成する、請求項１又は請求項２に記載の位相雑音計測装置。
【請求項４】
前記第１クロック信号と前記第２クロック信号を受信する受信部
を備え、
前記第１アナログデジタル変換部は、前記受信部が受信した前記第１クロック信号に基づいて、前記発振器の前記信号を前記第１デジタル信号に変換し、
前記第２アナログデジタル変換部は、前記受信部が受信した前記第２クロック信号に基づいて、前記発振器の前記信号を前記第２デジタル信号に変換する、請求項１又は請求項２に記載の位相雑音計測装置。
【請求項５】
位相雑音計測装置のコンピュータが実行する位相雑音計測方法であって、
第１クロック信号に基づいて、位相雑音を有する発振器の信号を第１デジタル信号に変換するステップと、
第２クロック信号に基づいて、前記発振器の前記信号を第２デジタル信号に変換するステップと、
前記第１デジタル信号を、ダウンコンバージョン方式で処理することで、第１ベースバンド信号に変換するステップと、
前記第２デジタル信号を、ダウンコンバージョン方式で処理することで、第２ベースバンド信号に変換するステップと、
前記第１ベースバンド信号を高速フーリエ変換することで第１信号を生成するステップと、
前記第２ベースバンド信号を高速フーリエ変換することで第２信号を生成するステップと、
前記第１信号と、前記第２信号とを平均化するステップと
を有し、
前記第１クロック信号の周波数成分と、前記第２クロック信号の周波数成分とが一致し、前記第１クロック信号の位相雑音成分と、前記第２クロック信号の第相雑音成分とが一致しないように制御されている、位相雑音計測方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相雑音計測装置、および位相雑音計測方法に関する。
【背景技術】
【０００２】
２０２０年に導入予定の第５世代移動通信システム（５Ｇ）に代表される高速・大容量通信の実現には搬送波周波数をより高安定化する必要がある。
無線通信に用いられる搬送波周波数は数１０ｋＨｚから数１０ＧＨｚと様々であり、無線端末の多くは数１０ＭＨｚから数１００ＭＨｚ程度の水晶発振器を局部発振器（基準発振器）とし、その周波数を逓倍するか、周波数合成によって必要な周波数を得ている（周波数シンセサイザ方式）。このため、局部発振器の安定度が重要となりその特性を高精度に評価する必要がある。
周波数安定度を表す尺度の一つとして位相雑音がある。位相雑音は、理想的な正弦波を基準とした信号波形の位相の揺らぎを意味する。位相雑音を実際に測定する場合には、被測定信号よりも位相揺らぎの小さい超高安定発振器を用意するか、被測定信号と同等の安定度を二台以上用意して行っている。
【０００３】
位相雑音を測定する技術に関して、基準発振器を一台使用した手法と、基準発振器を二台使用した手法とが知られている（例えば、非特許文献１、２参照）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】今池健、作田幸憲、「アンダーサンプリングを用いたフルディジタル位相雑音計測におけるノイズフロアの推定とその特性」、電気学会論文誌Ａ、ＩＥＥＪ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｆｕｎｄａｍｅｎｔａｌｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ、  ２０１７  Ｖｏｌ．１３７  Ｎｏ．１  ｐｐ．７１−７７
【非特許文献２】今池健、佐々木望、「２つの基準発振器を用いたフルディジタル位相雑音計測」、電気学会論文誌Ａ、ＩＥＥＪ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｆｕｎｄａｍｅｎｔａｌｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ、  ２０１８  Ｖｏｌ．１３８  Ｎｏ．５  ｐｐ．１９２−１９７
【発明の概要】
【発明が解決しようとする課題】
【０００５】
発振器の位相雑音を、一台の基準発振器を使用して測定する場合には、測定対象の発振器よりも位相雑音が小さい基準発振器が必要である。測定対象の発振器よりも位相雑音が大きい基準発振器を使用した場合、基準発振器の位相雑音が残留する場合がある。
発振器の位相雑音を、二台の基準発振器を使用して測定する場合には、発振器の位相雑音を測定できるが、部品の数が増加するため、ハードウェアのサイズが大きくなる。
本発明は、デジタル位相雑音計測において、ハードウェア規模を縮小できる位相雑音計測装置、および位相雑音計測方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様は、第１クロック信号に基づいて、位相雑音を有する発振器の信号を第１デジタル信号に変換する第１アナログデジタル変換部と、第２クロック信号に基づいて、前記発振器の前記信号を第２デジタル信号に変換する第２アナログデジタル変換部と、前記第１デジタル信号を、ダウンコンバージョン方式で処理することで、第１ベースバンド信号に変換する第１ダウンコンバージョンと、前記第２デジタル信号を、ダウンコンバージョン方式で処理することで、第２ベースバンド信号に変換する第２ダウンコンバージョンと、前記第１ベースバンド信号を高速フーリエ変換する第１高速フーリエ変換部と、前記第２ベースバンド信号を高速フーリエ変換する第２高速フーリエ変換部と、第１高速フーリエ変換部が出力した第１信号と、前記第２高速フーリエ変換部が出力した第２信号とを平均化する平均化部とを備え、前記第１クロック信号の周波数成分と、前記第２クロック信号の周波数成分とが一致し、前記第１クロック信号の位相雑音成分と、前記第２クロック信号の位相雑音成分とが一致しないように制御されている、位相雑音計測装置である。
【０００７】
また、本発明の一態様の位相雑音計測装置において、前記第１クロック信号は、第１原子時計に基づいて生成され、前記第２クロック信号は、前記第１原子時計とは異なる第２原子時計に基づいて生成される。
【０００８】
また、本発明の一態様の位相雑音計測装置において、前記第１クロック信号を生成する第１クロック回路と、前記第２クロック信号を生成する第２クロック回路と、前記第１クロック信号と前記第２クロック信号との周波数又は位相の差分を検出し、検出した前記周波数又は前記位相の前記差分である誤差信号を出力するミキサーと、前記ミキサーが出力した前記誤差信号を平滑化するループフィルタとを備え、前記第２クロック回路は、前記ループフィルタが平滑化した前記誤差信号に基づいて、前記第２クロック信号を生成する。
【０００９】
また、本発明の一態様の位相雑音計測装置において、前記第１クロック信号と前記第２クロック信号を受信する受信部を備え、前記第１アナログデジタル変換部は、前記受信部が受信した前記第１クロック信号に基づいて、前記発振器の前記信号を前記第１デジタル信号に変換し、前記第２アナログデジタル変換部は、前記受信部が受信した前記第２クロック信号に基づいて、前記発振器の前記信号を前記第２デジタル信号に変換する。
【００１０】
また、本発明の一態様は、位相雑音計測装置のコンピュータが実行する位相雑音計測方法であって、第１クロック信号に基づいて、位相雑音を有する発振器の信号を第１デジタル信号に変換するステップと、第２クロック信号に基づいて、前記発振器の前記信号を第２デジタル信号に変換するステップと、前記第１デジタル信号を、ダウンコンバージョン方式で処理することで、第１ベースバンド信号に変換するステップと、前記第２デジタル信号を、ダウンコンバージョン方式で処理することで、第２ベースバンド信号に変換するステップと、前記第１ベースバンド信号を高速フーリエ変換することで第１信号を生成するステップと、前記第２ベースバンド信号を高速フーリエ変換することで第２信号を生成するステップと、前記第１信号と、前記第２信号とを平均化するステップとを有し、前記第１クロック信号の周波数成分と、前記第２クロック信号の周波数成分とが一致し、前記第１クロック信号の位相雑音成分と、前記第２クロック信号の位相雑音成分とが一致しないように制御されている、位相雑音計測方法である。
【発明の効果】
【００１１】
本発明によれば、デジタル位相雑音計測において、ハードウェア規模を縮小できる位相雑音計測装置、および位相雑音計測方法を提供できる。
【図面の簡単な説明】
【００１２】
【図１】実施形態の位相雑音計測装置の一例を示す図である。
【図２】第１デジタルダウンコンバージョンの一例を示す図である。
【図３】実施形態の位相雑音計測装置の動作の一例を示すフローチャートである。
【図４】位相雑音の計測結果の例１を示す図である。
【図５】位相雑音の計測結果の例２を示す図である。
【図６】実施形態の変形例の位相雑音計測装置の一例を示す図である。
【発明を実施するための形態】
【００１３】
以下、実施形態の位相雑音計測装置、および位相雑音計測方法を、図面を参照して説明する。以下で説明する実施形態は一例に過ぎず、本発明が適用される実施形態は、以下の実施形態に限られない。
なお、実施形態を説明するための全図において、同一の機能を有するものは同一符号を用い、繰り返しの説明は省略する。
また、本願でいう「ＸＸに基づいて」とは、「少なくともＸＸに基づく」ことを意味し、ＸＸに加えて別の要素に基づく場合も含む。また、「ＸＸに基づいて」とは、ＸＸを直接に用いる場合に限定されず、ＸＸに対して演算や加工が行われたものに基づく場合も含む。「ＸＸ」は、任意の要素（例えば、任意の情報）である。
【００１４】
（実施形態）
（位相雑音計測装置）
実施形態に係る位相雑音計測装置について説明する。実施形態に係る位相雑音計測装置は、位相雑音を計測する。
図１は、実施形態の位相雑音計測装置の一例を示す図である。
実施形態の位相雑音計測装置１００は、被測定発振器（ＤＵＴ）１０２と、第１アナログデジタル変換器（ＡＤＣ１）１０４と、第１クロック回路（ＣＬＫ１）１０６と、第２アナログデジタル変換器（ＡＤＣ２）１０８と、第２クロック回路（ＣＬＫ２）１１０とを備える。被測定発振器（ＤＵＴ）１０２と、第１アナログデジタル変換器（ＡＤＣ１）１０４と、第１クロック回路（ＣＬＫ１）１０６と、第２アナログデジタル変換器（ＡＤＣ２）１０８と、第２クロック回路（ＣＬＫ２）１１０とは、ハードウェアで実現される。
さらに、位相雑音計測装置１００は、第１デジタルダウンコンバージョン（ＤＤＣ：  Ｄｉｇｉｔａｌ  Ｄｏｗｎ  Ｃｏｎｖｅｒｓｉｏｎ）１１２と、第２デジタルダウンコンバージョン１１４と、第１高速フーリエ変換部（ＦＦＴ：  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）１１６と、第２高速フーリエ変換部１１８と、加算器１２０とを備える。第１デジタルダウンコンバージョン１１２と、第２デジタルダウンコンバージョン１１４と、第１高速フーリエ変換部１１６と、第２高速フーリエ変換部１１８と、加算器１２０とは、ＦＰＧＡ(Field Programmable Gate Array)などのハードウェア又はソフトウェアをコンピュータに実行させることによって実現される。
【００１５】
被測定発振器（ＤＵＴ）１０２は、信号を出力する。被測定発振器１０２が出力した信号は、パワースプリッタ１０３へ出力される。
パワースプリッタ１０３は、被測定発振器１０２と接続される。パワースプリッタ１０３は、被測定発振器（ＤＵＴ）１０２が出力した信号を取得し、取得した信号を、二分岐する。パワースプリッタ１０３が、二分岐した信号の各々は、第１アナログデジタル変換器１０４と、第２アナログデジタル変換器１０８とへ出力される。
第１クロック回路１０６は、第１アナログデジタル変換器１０４と接続される。第１クロック回路１０６は、クロック信号（以下「第１クロック信号」という）を生成し、生成した第１クロック信号を、第１アナログデジタル変換器１０４へ出力する。
第２クロック回路１１０は、第２アナログデジタル変換器１０８と接続される。第２クロック回路１１０は、クロック信号（以下「第２クロック信号」という）を生成し、生成した第２クロック信号を、第２アナログデジタル変換器１０８へ出力する。
ここで、第１クロック信号の周波数成分と、第２クロック信号の周波数成分とは一致し、第１クロック信号の位相雑音成分と、第２クロック信号の位相雑音成分とが一致しないように制御されている。換言すれば、第１クロック信号の位相揺らぎと、第２クロック信号の位相揺らぎとが相関を持たないように制御されている。さらに、第１クロック信号の周波数成分と、第２クロック信号の２周波数成分とが、位相雑音測定の最低周波数以下に制御されている。例えば、第１クロック信号は、第１原子時計に基づいて生成され、第２クロック信号は、第１原子時計とは異なる第２原子時計によって生成されている。つまり、第１クロック信号と、第２クロック信号とは、異なる原振から取得される。
【００１６】
第１アナログデジタル変換器１０４は、パワースプリッタ１０３と接続される。第１アナログデジタル変換器１０４は、パワースプリッタ１０３が出力した信号を、第１クロック回路１０６が出力した第１クロックに基づいてサンプリングする。第１アナログデジタル変換器１０４は、サンプリングすることによって、離散データ（以下「デジタル信号」という）に変換する。第１アナログデジタル変換器１０４は、サンプリングすることによって得られた第１デジタル信号を、第１デジタルダウンコンバージョン１１２へ出力する。
第１デジタルダウンコンバージョン１１２は、第１アナログデジタル変換器１０４と接続される。第１デジタルダウンコンバージョン１１２は、第１アナログデジタル変換器１０４が出力した第１デジタル信号を取得し、取得した第１デジタル信号に対してデジタル演算処理を行う。本実施形態では、第１デジタルダウンコンバージョン１１２は、第１デジタル信号に対してダウンコンバージョン方式で処理する場合について説明を続ける。第１デジタルダウンコンバージョン１１２が、第１デジタル信号に対してダウンコンバージョン方式で処理することによって、位相雑音が得られる。ここで、第１デジタル信号に対してダウンコンバージョン方式で処理を行うことによって得られる位相雑音は、ベースバンド信号である。以下、第１デジタル信号に対してダウンコンバージョン方式で処理を行うことによって得られる位相雑音を、第１ベースバンド信号と呼ぶ。第１デジタルダウンコンバージョン１１２が導出した第１ベースバンド信号は、第１高速フーリエ変換部１１６に出力される。
第１高速フーリエ変換部１１６は、第１デジタルダウンコンバージョン１１２と接続される。第１高速フーリエ変換部１１６は、第１デジタルダウンコンバージョン１１２が出力した第１ベースバンド信号を取得し、取得した第１ベースバンド信号を、高速フーリエ変換する。第１高速フーリエ変換部１１６は、高速フーリエ変換した第１ベースバンド信号を、加算器１２０へ出力する。
【００１７】
第２アナログデジタル変換器１０８は、パワースプリッタ１０３と接続される。第２アナログデジタル変換器１０８は、パワースプリッタ１０３が出力した信号を、第２クロック回路１１０が出力した第２クロックに基づいてサンプリングする。第２アナログデジタル変換器１０８は、サンプリングすることによって、離散データ（以下「デジタル信号」という）に変換する。第２アナログデジタル変換器１０８は、サンプリングすることによって得られた第２デジタル信号を、第２デジタルダウンコンバージョン１１４へ出力する。
第２デジタルダウンコンバージョン１１４は、第２アナログデジタル変換器１０８と接続される。第２デジタルダウンコンバージョン１１４は、第２アナログデジタル変換器１０８が出力した第２デジタル信号を取得し、取得した第２デジタル信号に対してデジタル演算処理を行う。本実施形態では、第２デジタルダウンコンバージョン１１４は、第２デジタル信号に対してダウンコンバージョン方式で処理する場合について説明を続ける。第２デジタルダウンコンバージョン１１４が、第２デジタル信号に対してダウンコンバージョン方式で処理することによって、位相雑音が得られる。ここで、第２デジタル信号に対してダウンコンバージョン方式で処理を行うことによって得られる位相雑音は、ベースバンド信号である。以下、第２デジタル信号に対してダウンコンバージョン方式で処理を行うことによって得られる位相雑音を、第２ベースバンド信号と呼ぶ。第２デジタルダウンコンバージョン１１４が導出した第２ベースバンド信号は、第２高速フーリエ変換部１１８に出力される。
第２高速フーリエ変換部１１８は、第２デジタルダウンコンバージョン１１４と接続される。第２高速フーリエ変換部１１８は、第２デジタルダウンコンバージョン１１４が出力した第２ベースバンド信号を取得し、取得した第２ベースバンド信号を、高速フーリエ変換する。第２高速フーリエ変換部１１８は、高速フーリエ変換した第２ベースバンド信号を、加算器１２０へ出力する。
【００１８】
加算器１２０は、第１高速フーリエ変換部１１６と、第２高速フーリエ変換部１１８と接続される。加算器１２０は、第１高速フーリエ変換部１１６が出力した高速フーリエ変換した第１ベースバンド信号と、第２高速フーリエ変換部１１８が出力した高速フーリエ変換した第２ベースバンド信号とを取得する。加算器１２０は、取得した高速フーリエ変換した第１ベースバンド信号と、高速フーリエ変換した第２ベースバンド信号とを用いて、クロススペクトルの平均化を行う。加算器１２０は、高速フーリエ変換した第１ベースバンド信号と、高速フーリエ変換した第２ベースバンド信号とを、クロススペクトルの平均化を行った結果を出力する。
【００１９】
ここで、第１デジタルダウンコンバージョン１１２の詳細について説明する。
図２は、第１デジタルダウンコンバージョンの一例を示す図である。
デジタルダウンコンバージョン１１２は、乗算器２０２と、乗算器２０４と、数値制御発振器（Ｎｕｍｅｒｉｃａｌｌｙ  ｃｏｎｔｒｏｌｌｅｄ  ｏｓｃｉｌｌａｔｏｒ，  ＮＣＯ）２０６と、ローパスフィルタ（Ｌｏｗ−ｐａｓｓ  ｆｉｌｔｅｒ：  ＬＰＦ）２０８と、ローパスフィルタ２１０と、演算部２１２とを備える。
【００２０】
第１アナログデジタル変換器１０４が出力した第１デジタル信号は、乗算器２０２と、乗算器２０４とへ出力される。
数値制御発振器２０６は、乗算器２０２と、乗算器２０４と接続される。数値制御発振器２０６は、被測定発振器１０２と同一の周波数の信号を、乗算器２０２と、乗算器２０４とへ出力する。
乗算器２０２は、第１アナログデジタル変換器１０４と接続される。乗算器２０２は、第１アナログデジタル変換器１０４が出力した第１デジタル信号を取得し、取得した第１デジタル信号を、数値制御発振器２０６が出力する信号で、直交変調する。乗算器２０２は、第１デジタル信号を直交変調することによって得られた同相（Ｉｎｐｈａｓｅ）成分の信号を、ローパスフィルタ２０８へ出力する。
ローパスフィルタ２０８は、乗算器２０２と接続される。ローパスフィルタ２０８は、乗算器２０２が出力した同相成分の信号を取得し、取得した同相成分の信号の低域周波数のみを通過させる。ローパスフィルタ２０８を通過した同相成分の信号は、演算部２１２へ出力される。
【００２１】
乗算器２０４は、第１アナログデジタル変換器１０４と接続される。乗算器２０４は、第１アナログデジタル変換器１０４が出力した第１離散データを取得し、取得した第１デジタル信号を、数値制御発振器２０６が出力する信号で、直交変調する。乗算器２０２は、第１デジタル信号を直交変調することによって得られた直交（Ｑｕａｄｒａｔｕｒｅ）成分の信号を、ローパスフィルタ２１０へ出力する。
ローパスフィルタ２１０は、乗算器２０４と接続される。ローパスフィルタ２１０は、乗算器２０４が出力した直交成分の信号を取得し、取得した直交成分の信号の低域周波数のみを通過させる。ローパスフィルタ２０８を通過した直交成分の信号は、演算部２１２へ出力される。
演算部２１２は、ローパスフィルタ２０８と、ローパスフィルタ２１０と接続される。演算部２１２は、ローパスフィルタ２０８を通過した同相成分の信号と、ローパスフィルタ２１０を通過した直交成分の信号とを取得し、取得した同相成分の信号と、直交成分の信号とに基づいて、ｔａｎ−１（Ｑ／Ｉ）演算を行う。ここで、「Ｉ」は同相成分の信号であり、「Ｑ」は直交成分の信号である。演算部２１２は、ｔａｎ−１（Ｑ／Ｉ）演算を行うことによって得られる位相を示す信号を、第１高速フーリエ変換部１１６へ出力する。
第２デジタルダウンコンバージョン１１４は、第１デジタルダウンコンバージョン１１２を適用できるため、ここでの説明は省略する。
【００２２】
（位相雑音計測装置１００の動作）
図３は、実施形態の位相雑音計測装置の動作の一例を示すフローチャートである。
（ステップＳ１）
被測定発振器１０２は、信号を出力する。ここで、被測定発振器１０２の位相雑音をφＤＵＴと呼ぶ。
被測定発振器１０２が出力した信号は、パワースプリッタ１０３へ出力される。パワースプリッタ１０３は、被測定発振器１０２が出力した信号を取得し、取得した信号を、二分岐する。パワースプリッタ１０３が二分岐した信号の各々は、第１アナログデジタル変換器１０４と、第２アナログデジタル変換器１０８とへ出力される。
（ステップＳ２）
第１アナログデジタル変換器１０４は、パワースプリッタ１０３が出力した信号を、第１クロック回路１０６が出力した第１クロックに基づいてサンプリングする。第１アナログデジタル変換器１０４は、サンプリングすることによって得られた第１デジタル信号を、第１デジタルダウンコンバージョン１１２へ出力する。ここで、第１クロックの位相雑音をφＣＬＫ１と呼び、第１アナログデジタル変換器１０４の位相雑音をφＡＤＣ１と呼ぶ。
（ステップＳ３）
第２アナログデジタル変換器１０８は、パワースプリッタ１０３が出力した信号を、第２クロック回路１１０が出力した第２クロックに基づいてサンプリングする。第２アナログデジタル変換器１０８は、サンプリングすることによって得られた第２デジタル信号を、第２デジタルダウンコンバージョン１１４へ出力する。ここで、第２クロックの位相雑音をφＣＬＫ２と呼び、第２アナログデジタル変換器１０８の位相雑音をφＡＤＣ２と呼ぶ。
【００２３】
（ステップＳ４）
第１デジタルダウンコンバージョン１１２は、第１アナログデジタル変換器１０４が出力した第１デジタル信号を取得し、取得した第１デジタル信号に対してダウンコンバージョン方式で処理を行うことによって、第１ベースバンド信号を導出する。ここで、第１ベースバンド信号は、φＤＵＴと、φＣＬＫ１と、φＡＤＣ１とを有する。第１デジタルダウンコンバージョン１１２は、導出した第１ベースバンド信号を、第１高速フーリエ変換部１１６へ出力する。
（ステップＳ５）
第２デジタルダウンコンバージョン１１４は、第２アナログデジタル変換器１０８が出力した第２デジタル信号を取得し、取得した第２デジタル信号に対してダウンコンバージョン方式で処理を行うことによって、第２ベースバンド信号を導出する。ここで、第２ベースバンド信号は、φＤＵＴと、φＣＬＫ２と、φＡＤＣ２とを有する。第２デジタルダウンコンバージョン１１４は、導出した第２ベースバンド信号を、第２高速フーリエ変換部１１８へ出力する。
【００２４】
（ステップＳ６）
第１高速フーリエ変換部１１６は、第１デジタルダウンコンバージョン１１２が出力した第１ベースバンド信号を取得し、取得した第１ベースバンド信号を、高速フーリエ変換する。第１高速フーリエ変換部１１６は、高速フーリエ変換した第１ベースバンド信号を、加算器１２０へ出力する。高速フーリエ変換した第１ベースバンド信号は、φＤＵＴと、φＣＬＫ１と、φＡＤＣ１とを有する。
（ステップＳ７）
第２高速フーリエ変換部１１８は、第２デジタルダウンコンバージョン１１４が出力した第２ベースバンド信号を取得し、取得した第２ベースバンド信号を、高速フーリエ変換する。第２高速フーリエ変換部１１８は、高速フーリエ変換した第２ベースバンド信号を、加算器１２０へ出力する。高速フーリエ変換した第２ベースバンド信号は、φＤＵＴと、φＣＬＫ２と、φＡＤＣ２とを有する。
【００２５】
（ステップＳ８）
加算器１２０は、第１高速フーリエ変換部１１６が出力した高速フーリエ変換した第１ベースバンド信号と、第２高速フーリエ変換部１１８が出力した高速フーリエ変換した第２ベースバンド信号とを取得する。加算器１２０は、取得した高速フーリエ変換した第１ベースバンド信号と、高速フーリエ変換した第２ベースバンド信号とを用いて、クロススペクトルの平均化を行う。
ここで、前述したように、高速フーリエ変換した第１ベースバンド信号は、φＤＵＴと、φＣＬＫ１と、φＡＤＣ１とを有し、高速フーリエ変換した第２ベースバンド信号は、φＤＵＴと、φＣＬＫ２と、φＡＤＣ２とを有する。第１クロック信号の第１周波数成分と、第２クロック信号の第２周波数成分とが、位相雑音測定の最低周波数以下に制御されているため、高速フーリエ変換した第１ベースバンド信号と、高速フーリエ変換した第２ベースバンド信号とを用いて、クロススペクトルの平均化を行うことによって、φＣＬＫ１と、φＡＤＣ１と、φＣＬＫ２と、φＡＤＣ２とが除去される。つまり、高速フーリエ変換した第１ベースバンド信号と、高速フーリエ変換した第２ベースバンド信号とを用いて、クロススペクトルの平均化を行うことによって、φＤＵＴを測定できる。
ここで、第１クロック信号の第１周波数成分と、第２クロック信号の第２周波数成分とが、位相雑音測定の最低周波数以下に制御されているとは、具体的には、被測定発振器１０２が出力する信号の周波数が１Ｈｚ以上且つ１ＭＨｚ以下である場合には、第１クロック信号の第１周波数成分と、第２クロック信号の第２周波数成分との間のずれが、０．１Ｈｚ以下に制御されていることである。換言すれば、第１クロック信号の第１周波数成分と、第２クロック信号の第２周波数成分との間のずれが、被測定発振器１０２が出力する信号の周波数の１／１０から１／１００以下に制御されていることである。
加算器１２０は、高速フーリエ変換した第１ベースバンド信号と、高速フーリエ変換した第２ベースバンド信号とを、クロススペクトルの平均化を行った結果である位相雑音電力スペクトル密度ＳφＤＵＴを出力する。
図３に示されるフローチャートにおいて、ステップＳ２とＳ３との処理を入れ替えてもよいし、ステップＳ４とＳ５との処理を入れ替えてもよいし、ステップＳ６とＳ７との処理を入れ替えてもよい。
【００２６】
（位相雑音計測装置１００による位相雑音の計測の結果）
図４は、位相雑音の計測結果の例１を示す図である。
図４は、周波数シンセサイザで、発振周波数５ＭＨｚの信号を発生させ、その信号の位相雑音を、位相雑音計測装置１００によって、倍精度演算することによって計測した結果を示す。ここで、第１アナログデジタル変換器１０４と、第２アナログデジタル変換器１０８とは、分解能が１６ｂｉｔであり、サンプリング周波数は２０ＭＨｚである。図４には、比較のために、従来手法による結果も示す。
図４において、横軸はオフセット周波数[Ｈｚ]であり、縦軸は位相雑音[ｄＢｒａｄ２／Ｈｚ]である。つまり、横軸の左端は発振周波数である５ＭＨｚ±１Ｈｚに該当し、横軸の右端は発振周波数である５ＭＨｚ±１ＭＨｚに該当する。
図４によれば、本実施形態の位相雑音の測定結果（本実施形態の手法）と、従来手法の結果とがほぼ一致しているのが分かる。
【００２７】
図５は、位相雑音の計測結果の例２を示す図である。
図５は、図４において、本実施形態の手法と、従来手法とに加えて、本実施形態の手法と従来手法との差をプロットしたものである。
図５において、横軸はオフセット周波数[Ｈｚ]であり、縦軸は位相雑音スペクトル密度ＳφＤＵＴ[ｄＢｒａｄ２／Ｈｚ]である。
図５によれば、本実施形態の手法と、従来手法の結果との差が零近傍であるのが分かる。
図４と図５とから、本実施形態の手法によって、従来手法と同等の結果が得られるのが分かる。
前述した実施形態では、位相雑音計測装置１００が、第１クロック回路１０６と、第２クロックとを備える場合について説明したが、この例に限られない。例えば、第１クロックと、第２クロックとを備えることなく、第１クロックと、第２クロックとを受信する受信部を備えていてもよい。この場合、受信部は、少なくとの二台の異なるＧＰＳ衛星が送信するクロック信号を受信する。このクロック信号は、ＧＰＳ衛星が送信する信号から再生された原振に同期した信号である。このように構成することによって、受信部は、異なる原振から生成されたクロック信号を取得できる。
受信部は、受信した異なるＧＰＳ衛星の各々が送信するクロック信号を、第１アナログデジタル変換器１０４と、第２アナログデジタル変換器１０８とへ出力する。第１アナログデジタル変換器１０４は、受信部が出力したクロック信号を、第１クロックとして使用する。第２アナログデジタル変換器１０８は、受信部が出力したクロック信号を、第２クロックとして使用する。ここで、「クロック信号」は、「周波数」、「タイミング信号」と置き換えてもよい。
【００２８】
本実施形態の位相雑音計測装置１００によれば、基準発振器を使用することなく、被測定発振器１０２の位相雑音を測定することができる。
また、位相雑音計測装置１００によれば、そのサイズを小さくできる。基準発振器を一台使用した手法と、二台使用した手法とを比較する。基準発振器を一台使用した位相雑音計測装置と、二台使用した位相雑音計測装置とには、アナログデジタル変換器が四個必要である。
これに対して、本実施形態の位相雑音計測装置１００は、アナログデジタル変換器が二個でよい。基準発振器を一台使用した位相雑音計測装置と、二台使用した位相雑音計測装置と比較して、位相雑音計測装置１００は、アナログデジタル変換器を二個減少させることができる。
また、位相雑音計測装置１００によれば、その演算量を減少できる。基準発振器を一台使用した手法と、二台使用した手法と比較する。基準発振器を一台使用した位相雑音計測装置と、二台使用した位相雑音計測装置とは、四チャネルのデジタルダウンコンバージョンと、二チャネルの減算が行われる。
これに対して、位相雑音計測装置１００は、二チャネルのデジタルダウンコンバージョンが行われるが、減算は行われない。基準発振器を一台使用した位相雑音計測装置と、二台使用した位相雑音計測装置と比較して、位相雑音計測装置１００は、演算量を減少できる。
【００２９】
（変形例）
実施形態の変形例の位相雑音計測装置１００ａについて説明する。
図６は、実施形態の変形例の位相雑音計測装置の一例を示す図である。
実施形態の変形例の位相雑音計測装置１００ａは、実施形態の位相雑音計測装置１００と比較して、位相同期ループ（ＰＬＬ：  Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）１３０を備える点で、実施形態と異なる。
実施形態の変形例の位相雑音計測装置１００ａは、被測定発振器１０２と、第１アナログデジタル変換器１０４と、第１クロック回路１０６と、第２アナログデジタル変換器１０８と、第２クロック回路１１０と、ミキサー１２１と、ローパスフィルタ１２２と、ループフィルタ１２６とを備える。被測定発振器１０２と、第１アナログデジタル変換器１０４と、第１クロック回路１０６と、第２アナログデジタル変換器１０８と、第２クロック回路１１０と、ミキサー１２１と、ローパスフィルタ１２２と、ループフィルタ１２６とは、ハードウェアで実現される。
さらに、位相雑音計測装置１００ａは、第１デジタルダウンコンバージョン１１２と、第２デジタルダウンコンバージョン１１４と、第１高速フーリエ変換部１１６と、第２高速フーリエ変換部１１８と、加算器１２０とを備える。第１デジタルダウンコンバージョン１１２と、第２デジタルダウンコンバージョン１１４と、第１高速フーリエ変換部１１６と、第２高速フーリエ変換部１１８と、加算器１２０とは、ＦＰＧＡなどのハードウェア又はソフトウェアをコンピュータに実行させることによって実現される。
【００３０】
第１クロック回路１０６は、第１アナログデジタル変換器１０４と、ミキサー１２１と接続される。第１クロック回路１０６は、第１クロック信号を、第１アナログデジタル変換器１０４へ出力するとともに、ミキサー１２１へ出力する。
第２クロック回路１１０は、第２アナログデジタル変換器１０８と、ミキサー１２１と接続される。第２クロック回路１１０は、第２クロック信号を、第２アナログデジタル変換器１０８へ出力するとともに、ミキサー１２１へ出力する。
ミキサー１２１は、第１クロック回路１０６が出力した第１クロック信号と、第２クロック回路１１０が出力した第２クロック信号とを取得し、取得した第１クロック信号と、第２クロック信号とに基づいて、信号を発生する。具体的には、ミキサー１２１は、第１クロック信号の周波数成分と、第２クロック信号の周波数成分とを比較し、第１クロック信号の周波数成分と、第２クロック信号の周波数成分との差に応じた誤差信号を発生する。ミキサー１２１は、発生した誤差信号を、ローパスフィルタ１２２へ出力する。
ローパスフィルタ１２２は、ミキサー１２１が出力した誤差信号を取得し、取得した誤差信号の低域周波数のみを通過させる。ローパスフィルタ１２２を通過した誤差信号は、ループフィルタ１２６へ出力される。
ループフィルタ１２６は、ローパスフィルタ１２２が出力した誤差信号を平滑化し、平滑化した誤差信号を、第２クロック回路１１０へ出力する。
第２クロック回路１１０は、ループフィルタ１２６が出力した誤差信号に基づいて、第２クロックの周波数成分を制御する。つまり、第２クロック回路１１０は、ループフィルタ１２６が出力した誤差信号に基づいて、第１クロックの周波数成分と一致するように、第２クロックの周波数成分を制御する。
位相雑音計測装置１００ａの動作は、図３を参照して説明した実施形態の位相雑音計測装置１００の動作を適用できる。
位相雑音計測装置１００ａの処理の結果は、図４と、図５とを参照して説明した実施形態の位相雑音計測装置１００ａの処理の結果を適用できる。
前述した実施形態の変形例では、ミキサー１２１が、第１クロック信号の周波数成分と、第２クロック信号の周波数成分とを比較し、第１クロック信号の周波数成分と、第２クロック信号の周波数成分との差に応じた誤差信号を発生する場合について説明したが、この例に限られない。例えば、ミキサー１２１が、第１クロック信号の位相成分と、第２クロック信号の位相成分とを比較し、第１クロック信号の位相成分と、第２クロック信号の位相成分との差に応じた誤差信号を発生するようにしてもよい。
【００３１】
本実施形態の変形例の位相雑音計測装置１００ａによれば、基準発振器を使用することなく、被測定発振器１０２の位相雑音を測定することができる。
また、位相雑音計測装置１００ａによれば、そのサイズを小さくできる。基準発振器を一台使用した手法と、二台使用した手法と比較する。基準発振器を一台使用した手法と、二台使用した位相雑音計測装置には、アナログデジタル変換器が四個必要である。
これに対して、本実施形態の位相雑音計測装置１００は、アナログデジタル変換器が二個でよい。基準発振器を一台使用した位相雑音計測装置と、二台使用した位相雑音計測装置と比較して、位相雑音計測装置１００ａは、アナログデジタル変換器を二個減少させることができる。
また、位相雑音計測装置１００ａによれば、その演算量を減少できる。基準発振器を一台使用した手法と、二台使用した手法と比較する。基準発振器を一台使用した位相雑音計測装置と、二台使用した位相雑音計測装置とは、四チャネルのデジタルダウンコンバージョンと、二チャネルの減算が行われる。
これに対して、位相雑音計測装置１００は、二チャネルのデジタルダウンコンバージョンが行われるが、減算は行われない。基準発振器を一台使用した位相雑音計測装置と、二台使用した位相雑音計測装置と比較して、位相雑音計測装置１００は、演算量を減少できる。
さらに、位相雑音計測装置１００ａによれば、ＰＬＬ１３０を備えることによって、第１クロック回路１０６が出力する第１クロックの周波数成分と、第２クロック回路１１０が出力する第２クロックの周波数成分とを一致させることができる。
【００３２】
＜構成例＞
一構成例として、第１クロック信号に基づいて、位相雑音を有する発振器（実施形態では「被測定発振器」）の信号を第１デジタル信号に変換する第１アナログデジタル変換部（実施形態では「第１アナログデジタル変換器」）と、第２クロック信号に基づいて、発振器の信号を第２デジタル信号に変換する第２アナログデジタル変換部（実施形態では「第２アナログデジタル変換器」）と、第１デジタル信号を、ダウンコンバージョン方式で処理することで、第１ベースバンド信号に変換する第１ダウンコンバージョンと、第２デジタル信号を、ダウンコンバージョン方式で処理することで、第２ベースバンド信号に変換する第２ダウンコンバージョンと、第１ベースバンド信号を高速フーリエ変換する第１高速フーリエ変換部と、第２ベースバンド信号を高速フーリエ変換する第２高速フーリエ変換部と、第１高速フーリエ変換部が出力した第１信号と、第２高速フーリエ変換部が出力した第２信号とを平均化する平均化部（実施形態では「加算器」）とを備え、第１クロック信号の周波数成分と、第２クロック信号の周波数成分とが一致し、第１クロック信号の位相雑音成分と、第２クロック信号の位相雑音成分とが一致しないように制御されている、位相雑音計測装置。
一構成例として、第１クロック信号は、第１原子時計に基づいて生成され、第２クロック信号は、第１原子時計とは異なる第２原子時計に基づいて生成される。
一構成例として、第１クロック信号を生成する第１クロック回路と、第２クロック信号を生成する第２クロック回路と、第１クロック信号と第２クロック信号との周波数又は位相の差分を検出し、検出した周波数又は位相の差分である誤差信号を出力するミキサーと、ミキサーが出力した誤差信号を平滑化するループフィルタとを備え、第２クロック回路は、ループフィルタが平滑化した誤差信号に基づいて、第２クロック信号を生成する。
一構成例として、第１クロック信号と第２クロック信号を受信する受信部を備え、第１アナログデジタル変換部は、受信部が受信した第１クロック信号に基づいて、発振器の信号を第１デジタル信号に変換し、第２アナログデジタル変換部は、受信部が受信した第２クロック信号に基づいて、発振器の信号を第２デジタル信号に変換する。
【００３３】
以上、本発明の実施形態と、実施形態の変形例について図面を参照して詳述してきたが、具体的な構成はこの実施形態と、実施形態の変形例とに限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
また、上述した位相雑音計測装置１００、位相雑音計測装置１００ａの機能を実現するためのコンピュータプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行するようにしてもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものであってもよい。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、フラッシュメモリ等の書き込み可能な不揮発性メモリ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。
【００３４】
さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））のように、一定時間プログラムを保持しているものも含むものとする。
また、上記プログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように情報を伝送する機能を有する媒体のことをいう。
また、上記プログラムは、前述した機能の一部を実現するためのものであってもよい。
さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であっても良い。
【符号の説明】
【００３５】
１００、１００ａ…位相雑音計測装置、１０２…被測定発振器、１０４…第１アナログデジタル変換器、１０６…第１クロック回路、１０８…第２アナログデジタル変換器、１１０…第２クロック回路、１１２…第１デジタルダウンコンバージョン、１１４…第２デジタルダウンコンバージョン、１１６…第１高速フーリエ変換部、１１８…第２高速フーリエ変換部、１２０…加算器、１２１…ミキサー、１２２…ローパスフィルタ、１２６…ループフィルタ、１３０…ＰＬＬ、２０２…乗算器、２０４…乗算器、２０６…数値制御発振器、２０８…ローパスフィルタ、２１０…ローパスフィルタ、２１２…演算部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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