(57)【要約】【課題】Ａ／Ｄ変換処理装置の回路規模を削減すること。【解決手段】Ａ／Ｄ変換処理装置１において、選択部１１Ａは、入力系統ＩＮ１〜ＩＮ３の中から何れか一つの入力系統を順次選択する。Ａ／Ｄ変換器１２は、選択部１１Ａにより選択された入力系統から入力されるアナログ信号をデジタル信号に変換する。振分部１３Ａは、Ａ／Ｄ変換器１２から出力されたデジタル信号を入力系統ＩＮ１〜ＩＮ３に対応して振り分ける。ＦＩＲフィルタであるフィルタ１５−１〜１５−３は、振分部１３Ａにより振り分けられたデジタル信号を補間することにより、３入力系統のそれぞれに対応するデジタル信号のサンプリングタイミングを揃える補間処理を行う。そして、Ａ／Ｄ変換処理装置１では、補間処理に必要とされる精度に基づいて決定されるタップ数をｎとした場合、フィルタ１５−１〜１５−３が有する乗算器の合計数が「３＋ｎ−１」個となる。【選択図】図１
2020057837.tif 000002
【特許請求の範囲】
【請求項１】
α個（但し、αは３以上の整数）の入力系統の中から何れか一つの入力系統を順次選択する選択部と、
前記選択部により選択された入力系統から入力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器から出力されたデジタル信号を前記α個の入力系統のそれぞれに振り分ける振分部と、
前記α個の入力系統のそれぞれに対応して設けられ、前記振分部により振り分けられたデジタル信号を補間することにより、前記α個の入力系統のそれぞれに対応するデジタル信号のサンプリングタイミングを揃える補間処理を行うα個のＦＩＲフィルタと、を備え、
前記ＦＩＲフィルタは前記補間処理に必要とされる精度に基づいて決定されるタップ数を比較タップ数とし、前記比較タップ数をｎ（但し、ｎはα＋１以上の整数）とした場合、前記α個のＦＩＲフィルタが有する乗算器の合計数がα＋ｎ−１個である、
Ａ／Ｄ変換処理装置。
【請求項２】
前記比較タップ数に対応するタップにおいてデジタル信号に乗算される係数が表（１）に示すようになる場合、α＝３ときのＦＩＲフィルタである第１フィルタ、第２フィルタ及び第３フィルタが有する各々のタップにおいてデジタル信号に乗算される係数が表（２）の通りとなる、
請求項１に記載のＡ／Ｄ変換処理装置。
【表１】
2020057837.tif 000003
【表２】
2020057837.tif 000004
【請求項３】
前記比較タップ数に対応するタップにおいてデジタル信号に乗算される係数表（１）に示すようになる場合、α＝４ときのＦＩＲフィルタである第１フィルタ、第２フィルタ、第３フィルタ及び第４フィルタが有する各々のタップにおいてデジタル信号に乗算される係数が表（３）の通りとなる、
請求項１に記載のＡ／Ｄ変換処理装置。
【表１】
2020057837.tif 000005
【表３】
2020057837.tif 000006
【請求項４】
前記比較タップ数に対応するタップにおいてデジタル信号に乗算される係数が表（１）に示すようになる場合、α＝５ときのＦＩＲフィルタである第１フィルタ、第２フィルタ、第３フィルタ、第４フィルタ及び第５フィルタが有する各々のタップにおいてデジタル信号に乗算される係数が表（４）の通りとなる、
請求項１に記載のＡ／Ｄ変換処理装置。
【表１】
2020057837.tif 000007
【表４】
2020057837.tif 000008
【発明の詳細な説明】
【技術分野】
【０００１】
開示の技術は、Ａ／Ｄ変換処理装置に関する。
【背景技術】
【０００２】
複数の入力系統からそれぞれ入力される複数のアナログ信号を同時にＡ／Ｄ変換（アナログ／デジタル変換）する場合、通常、アナログ信号の数と同数のＡ／Ｄ変換器が用いられる。しかし、複数のＡ／Ｄ変換器が用いられると、Ａ／Ｄ変換器を搭載するＡ／Ｄ変換処理装置の製造コストが上昇してしまう。
【０００３】
そこで、複数のアナログ信号においてＡ／Ｄ変換器へ入力されるアナログ信号を順次切り替える一方で、Ａ／Ｄ変換後のデジタル信号に対してＡ／Ｄ変換器での処理タイミングのズレに応じた「補間処理」を行うことで、複数の入力系統からそれぞれ入力される複数のアナログ信号に対するＡ／Ｄ変換を１つのＡ／Ｄ変換器で行うことを可能にする先行技術がある。この先行技術では、複数の乗算器を有するＦＩＲ（Finite Impulse Response）フィルタを用いて補間処理が行われる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１９９２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記の補間処理を行うＦＩＲフィルタは、複数のアナログ信号にそれぞれ対応する複数の入力系統毎に必要となる。このため、上記の先行技術では、補間処理を行うＦＩＲフィルタが有する乗算器の合計数が多くなるため、Ａ／Ｄ変換処理装置の回路規模が大きくなってしまう。
【０００６】
開示の技術は、上記に鑑みてなされたものであって、Ａ／Ｄ変換処理装置の回路規模を削減することを目的とする。
【課題を解決するための手段】
【０００７】
開示の態様では、Ａ／Ｄ変換処理装置は、選択部と、Ａ／Ｄ変換器と、振分部と、ＦＩＲフィルタとを有する。前記選択部は、α個（但し、αは３以上の整数）の入力系統の中から何れか一つの入力系統を順次選択する。前記Ａ／Ｄ変換器は、前記選択部により選択された入力系統から入力されるアナログ信号をデジタル信号に変換する。前記振分部は、前記Ａ／Ｄ変換器から出力されたデジタル信号を前記α個の入力系統のそれぞれに振り分ける。前記ＦＩＲフィルタは、前記α個の入力系統のそれぞれに対応して設けられ、前記振分部により振り分けられたデジタル信号を補間することにより、前記α個の入力系統のそれぞれに対応するデジタル信号のサンプリングタイミングを揃える補間処理を行う。そして、Ａ／Ｄ変換処理装置においては、前記ＦＩＲフィルタは前記補間処理に必要とされる精度に基づいて決定されるタップ数を比較タップ数とし、前記比較タップ数をｎ（但し、ｎはα＋１以上の整数）とした場合、前記α個のＦＩＲフィルタが有する乗算器の合計数がα＋ｎ−１個である。
【発明の効果】
【０００８】
開示の態様によれば、Ａ／Ｄ変換処理装置の回路規模を削減することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、比較例１のＡ／Ｄ変換処理装置の構成例を示す図である。
【図２】図２は、比較例１のフィルタの構成例を示す図である。
【図３】図３は、比較例１のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図４】図４は、比較例２のＡ／Ｄ変換処理装置の構成例を示す図である。
【図５】図５は、比較例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図６】図６は、比較例３のＡ／Ｄ変換処理装置の構成例を示す図である。
【図７】図７は、比較例３のフィルタの構成例を示す図である。
【図８】図８は、比較例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図９】図９は、実施例１のフィルタの構成例を示す図である。
【図１０】図１０は、実施例１のフィルタの構成例を示す図である。
【図１１】図１１は、実施例１のフィルタの構成例を示す図である。
【図１２Ａ】図１２Ａは、実施例１のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図１２Ｂ】図１２Ｂは、実施例１のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図１２Ｃ】図１２Ｃは、実施例１のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図１３Ａ】図１３Ａは、実施例１のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図１３Ｂ】図１３Ｂは、実施例１のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図１３Ｃ】図１３Ｃは、実施例１のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図１４Ａ】図１４Ａは、実施例１のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図１４Ｂ】図１４Ｂは、実施例１のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図１４Ｃ】図１４Ｃは、実施例１のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図１５Ａ】図１５Ａは、実施例１のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図１５Ｂ】図１５Ｂは、実施例１のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図１５Ｃ】図１５Ｃは、実施例１のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図１６Ａ】図１６Ａは、実施例１のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図１６Ｂ】図１６Ｂは、実施例１のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図１６Ｃ】図１６Ｃは、実施例１のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図１７】図１７は、実施例２のフィルタの構成例を示す図である。
【図１８】図１８は、実施例２のフィルタの構成例を示す図である。
【図１９Ａ】図１９Ａは、実施例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図１９Ｂ】図１９Ｂは、実施例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図１９Ｃ】図１９Ｃは、実施例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図１９Ｄ】図１９Ｄは、実施例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図２０Ａ】図２０Ａは、実施例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図２０Ｂ】図２０Ｂは、実施例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図２０Ｃ】図２０Ｃは、実施例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図２０Ｄ】図２０Ｄは、実施例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図２１Ａ】図２１Ａは、実施例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図２１Ｂ】図２１Ｂは、実施例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図２１Ｃ】図２１Ｃは、実施例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図２１Ｄ】図２１Ｄは、実施例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図２２Ａ】図２２Ａは、実施例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図２２Ｂ】図２２Ｂは、実施例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図２２Ｃ】図２２Ｃは、実施例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図２２Ｄ】図２２Ｄは、実施例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図２３Ａ】図２３Ａは、実施例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図２３Ｂ】図２３Ｂは、実施例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図２３Ｃ】図２３Ｃは、実施例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図２３Ｄ】図２３Ｄは、実施例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図２４】図２４は、実施例３のフィルタの構成例を示す図である。
【図２５】図２５は、実施例３のフィルタの構成例を示す図である。
【図２６】図２６は、実施例３のフィルタの構成例を示す図である。
【図２７】図２７は、実施例３のフィルタの構成例を示す図である。
【図２８】図２８は、実施例３のフィルタの構成例を示す図である。
【図２９Ａ】図２９Ａは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図２９Ｂ】図２９Ｂは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図２９Ｃ】図２９Ｃは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図２９Ｄ】図２９Ｄは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図２９Ｅ】図２９Ｅは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図３０Ａ】図３０Ａは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図３０Ｂ】図３０Ｂは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図３０Ｃ】図３０Ｃは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図３０Ｄ】図３０Ｄは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図３０Ｅ】図３０Ｅは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図３１Ａ】図３１Ａは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図３１Ｂ】図３１Ｂは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図３１Ｃ】図３１Ｃは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図３１Ｄ】図３１Ｄは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図３１Ｅ】図３１Ｅは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図３２Ａ】図３２Ａは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図３２Ｂ】図３２Ｂは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図３２Ｃ】図３２Ｃは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図３２Ｄ】図３２Ｄは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図３２Ｅ】図３２Ｅは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図３３Ａ】図３３Ａは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図３３Ｂ】図３３Ｂは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図３３Ｃ】図３３Ｃは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図３３Ｄ】図３３Ｄは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図３３Ｅ】図３３Ｅは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【図３４】図３４は、実施例４のタップと係数との対応関係の一例を示す図である。
【図３５】図３５は、実施例４のタップと係数との対応関係の一例を示す図である。
【図３６】図３６は、実施例４のタップと係数との対応関係の一例を示す図である。
【図３７】図３７は、実施例４のタップと係数との対応関係の一例を示す図である。
【発明を実施するための形態】
【００１０】
以下に、本願の開示するＡ／Ｄ変換処理装置の実施例を図面に基づいて説明する。なお、この実施例により本願の開示するＡ／Ｄ変換処理装置が限定されるものではない。また、実施例において同一の機能を有する構成には同一の符号を付す。
【００１１】
［比較例１］
＜Ａ／Ｄ変換処理装置の構成＞
図１は、比較例１のＡ／Ｄ変換処理装置の構成例を示す図である。図１において、Ａ／Ｄ変換処理装置１は、選択部１１Ａと、Ａ／Ｄ変換器１２と、振分部１３Ａと、制御部１４と、フィルタ１５−１，１５−２，１５−３とを有する。選択部１１Ａ、Ａ／Ｄ変換器１２、及び、振分部１３Ａは、制御部１４による制御の下で動作する。制御部１４は、例えばプロセッサにより実現される。プロセッサの一例として、ＣＰＵ（Central  Processing  Unit）、ＤＳＰ（Digital  Signal  Processor）、ＦＰＧＡ（Field  Programmable  Gate  Array）等が挙げられる。
【００１２】
選択部１１Ａの入力側には入力系統ＩＮ１，ＩＮ２，ＩＮ３の３つの入力系統が接続され、選択部１１Ａの出力側にはＡ／Ｄ変換器１２が接続される。入力系統ＩＮ１，ＩＮ２，ＩＮ３のそれぞれには、アナログ信号が入力される。選択部１１Ａは、入力系統ＩＮ１，ＩＮ２，ＩＮ３の中から何れか一つの入力系統を順次選択し、選択した入力系統をＡ／Ｄ変換器１２に接続する。選択部１１Ａは、例えば、スイッチング回路により実現される。
【００１３】
Ａ／Ｄ変換器１２は、入力系統ＩＮ１，ＩＮ２，ＩＮ３のうち選択部１１Ａにより選択された入力系統から入力されるアナログ信号をデジタル信号に変換し、サンプリングデータであるデジタル信号を振分部１３Ａへ出力する。
【００１４】
振分部１３Ａは、Ａ／Ｄ変換器１２から入力されたサンプリングデータを入力系統ＩＮ１，ＩＮ２，ＩＮ３に対応してフィルタ１５−１，１５−２，１５−３に振り分ける。振分部１３Ａは、入力系統ＩＮ１のアナログ信号の変換後のサンプリングデータをフィルタ１５−１に、入力系統ＩＮ２のアナログ信号の変換後のサンプリングデータをフィルタ１５−２に、入力系統ＩＮ３のアナログ信号の変換後のサンプリングデータをフィルタ１５−３にそれぞれ振り分けて出力する。振分部１３Ａは、例えば、スイッチング回路またはＳ／Ｐ（シリアル／パラレル）変換器により実現される。
【００１５】
Ａ／Ｄ変換処理装置１が選択部１１Ａと振分部１３Ａとを備えることによって、Ａ／Ｄ変換処理装置１は、入力系統ＩＮ１，ＩＮ２，ＩＮ３のそれぞれに入力される３つのアナログ信号を１つのＡ／Ｄ変換器１２によって時分割にＡ／Ｄ変換することが可能となる。
【００１６】
フィルタ１５−１は、入力系統ＩＮ１に対応して備えられ、入力系統ＩＮ１のアナログ信号の変換後のサンプリングデータを補間するフィルタリングを行い、フィルタリング後のデータを出力系統ＯＵＴ１へ出力する。フィルタ１５−２は、入力系統ＩＮ２に対応して備えられ、入力系統ＩＮ２のアナログ信号の変換後のサンプリングデータを補間するフィルタリングを行い、フィルタリング後のデータを出力系統ＯＵＴ２へ出力する。フィルタ１５−３は、入力系統ＩＮ３に対応して備えられ、入力系統ＩＮ３のアナログ信号の変換後のサンプリングデータを補間するフィルタリングを行い、フィルタリング後のデータを出力系統ＯＵＴ３へ出力する。フィルタ１５−１，１５−２，１５−３がサンプリングデータを補間することにより、入力系統ＩＮ１，ＩＮ２，ＩＮ３の全入力系統のそれぞれに対応するサンプリングデータのサンプリングタイミングを同一タイミングに揃えることが可能になる。フィルタ１５−１，１５−２，１５−３の各々は、ＦＩＲフィルタである。
【００１７】
以下では、Ａ／Ｄ変換器１２でのＡ／Ｄ変化後であってフィルタ１５−１，１５−２，１５−３でのフィルタリング前のサンプリングデータを「補間前データ」と呼び、フィルタ１５−１，１５−２，１５−３でのフィルタリング後のデータを「補間後データ」と呼ぶこととする。
【００１８】
ここで、１入力系統当たりのサンプリング周波数がｆｓである場合、制御部１４は、サンプリング周波数ｆｓの３倍の３ｆｓのサンプリングクロックをＡ／Ｄ変換器１２へ出力する。Ａ／Ｄ変換器１２は、入力系統ＩＮ１，ＩＮ２，ＩＮ３から順次入力されるアナログ信号を、周波数が３ｆｓのサンプリングクロックに従って、サンプリング間隔１／（３ｆｓ）でデジタル信号に変換する。また、この場合、制御部１４は、選択部１１Ａにおいて、入力系統ＩＮ１，ＩＮ２，ＩＮ３とＡ／Ｄ変換器１２との接続状態を１／（３ｆｓ）の周期で切り替える。また、振分部１３Ａは、制御部１４からの制御に従って、Ａ／Ｄ変換器１２から入力されたサンプリングデータのフィルタ１５−１，１５−２，１５−３への振分を１／（３ｆｓ）の周期で行う。
【００１９】
＜フィルタの構成＞
図２は、比較例１のフィルタの構成例を示す図である。図１におけるフィルタ１５−１，１５−２，１５−３の３つのフィルタは、図２に示す同一の構成を採る。図２では、フィルタ１５−１，１５−２，１５−３のそれぞれがタップＴＡ１〜ＴＡ５の５タップを有する場合を一例として示す。
【００２０】
図２において、フィルタ１５−１，１５−２，１５−３は、遅延器２１−１〜２１−４と、乗算器２２−１〜２２−５と、加算器２３とを有する。乗算器２２−１〜２２−５の各々は、タップＴＡ１〜ＴＡ５の各々に接続される。
【００２１】
振分部１３Ａから出力された補間前データは遅延素子２１−４に入力される。補間前データは、遅延素子２１−４，２１−３，２１−２，２１−１の各々で１単位時間ずつ遅延された後、乗算器２２−４，２２−３，２２−２，２２−１の各々に入力される。
【００２２】
よって、乗算器２２−５は、遅延が０（ゼロ）の補間前データに係数ａを乗算し、係数乗算後の補間前データを加算器２３へ出力する。乗算器２２−４は、１単位時間だけ遅延された補間前データに係数ｂを乗算し、係数乗算後の補間前データを加算器２３へ出力する。乗算器２２−３は、２単位時間だけ遅延された補間前データに係数ｃを乗算し、係数乗算後の補間前データを加算器２３へ出力する。乗算器２２−２は、３単位時間だけ遅延された補間前データに係数ｂを乗算し、係数乗算後の補間前データを加算器２３へ出力する。乗算器２２−１は、４単位時間だけ遅延された補間前データに係数ａを乗算し、係数乗算後の補間前データを加算器２３へ出力する。
【００２３】
加算器２３は、乗算器２２−１〜２２−５の各々から出力された係数乗算後の補間前データをすべて加算することにより補間後データを得る。
【００２４】
＜Ａ／Ｄ変換処理装置の動作＞
図３は、比較例１のＡ／Ｄ変換処理装置の動作例の説明に供する図である。図３において、ＩＮ１＿Ｄ１〜ＩＮ１＿Ｄ６はフィルタ１５−１に入力される補間前データ（つまり、入力系統ＩＮ１から入力されたアナログ信号のＡ／Ｄ変換後の補間前データ）を示す。また、ＩＮ２＿Ｄ１〜ＩＮ２＿Ｄ５はフィルタ１５−２に入力される補間前データ（つまり、入力系統ＩＮ２から入力されたアナログ信号のＡ／Ｄ変換後の補間前データ）を示す。また、ＩＮ３＿Ｄ１〜ＩＮ３＿Ｄ５はフィルタ１５−３に入力される補間前データ（つまり、入力系統ＩＮ３から入力されたアナログ信号のＡ／Ｄ変換後の補間前データ）を示す。
【００２５】
Ａ／Ｄ変換器１２から振分部１３Ａへは、時刻ｔ０で補間前データＩＮ１＿Ｄ１が入力され、時刻ｔ１で補間前データＩＮ２＿Ｄ１が入力され、時刻ｔ２で補間前データＩＮ３＿Ｄ１が入力される。また、時刻ｔ３で補間前データＩＮ１＿Ｄ２が、時刻ｔ４で補間前データＩＮ２＿Ｄ２が、時刻ｔ５で補間前データＩＮ３＿Ｄ２が、Ａ／Ｄ変換器１２から振分部１３Ａへ入力される。また、時刻ｔ６で補間前データＩＮ１＿Ｄ３が、時刻ｔ７で補間前データＩＮ２＿Ｄ３が、時刻ｔ８で補間前データＩＮ３＿Ｄ３が、Ａ／Ｄ変換器１２から振分部１３Ａへ入力される。また、時刻ｔ９で補間前データＩＮ１＿Ｄ４が、時刻ｔ１０で補間前データＩＮ２＿Ｄ４が、時刻ｔ１１で補間前データＩＮ３＿Ｄ４が、Ａ／Ｄ変換器１２から振分部１３Ａへ入力される。また、時刻ｔ１２で補間前データＩＮ１＿Ｄ５が、時刻ｔ１３で補間前データＩＮ２＿Ｄ５が、時刻ｔ１４で補間前データＩＮ３＿Ｄ５が、Ａ／Ｄ変換器１２から振分部１３Ａへ入力される。また、時刻ｔ１５で補間前データＩＮ１＿Ｄ６がＡ／Ｄ変換器１２から振分部１３Ａへ入力される。
【００２６】
振分部１３Ａは、Ａ／Ｄ変換器１２から入力された補間前データを、入力系統の数に合わせてコピーする。比較例１では、入力系統の数はＩＮ１，ＩＮ２，ＩＮ３の３つであるため、振分部１３Ａは、同一の補間前データを３つずつ作るべく、入力された補間前データの各々を２回コピーする。図３において、ハッチングされていないデータはコピー元の補間前データを示し、ハッチングされているデータはコピーにより作られた補間前データを示す。
【００２７】
そして、振分部１３Ａは、時刻ｔ２で、補間前データＩＮ１＿Ｄ１をフィルタ１５−１へ、補間前データＩＮ２＿Ｄ１をフィルタ１５−２へ、補間前データＩＮ３＿Ｄ１をフィルタ１５−３へ同時に出力する。また、振分部１３Ａは、時刻ｔ３で、補間前データＩＮ１＿Ｄ２をフィルタ１５−１へ、補間前データＩＮ２＿Ｄ１をフィルタ１５−２へ、補間前データＩＮ３＿Ｄ１をフィルタ１５−３へ同時に出力する。また、振分部１３Ａは、時刻ｔ４で、補間前データＩＮ１＿Ｄ２をフィルタ１５−１へ、補間前データＩＮ２＿Ｄ２をフィルタ１５−２へ、補間前データＩＮ３＿Ｄ１をフィルタ１５−３へ同時に出力する。また、振分部１３Ａは、時刻ｔ５で、補間前データＩＮ１＿Ｄ２をフィルタ１５−１へ、補間前データＩＮ２＿Ｄ２をフィルタ１５−２へ、補間前データＩＮ３＿Ｄ２をフィルタ１５−３へ同時に出力する。また、振分部１３Ａは、時刻ｔ６で、補間前データＩＮ１＿Ｄ３をフィルタ１５−１へ、補間前データＩＮ２＿Ｄ２をフィルタ１５−２へ、補間前データＩＮ３＿Ｄ２をフィルタ１５−３へ同時に出力する。
【００２８】
また、振分部１３Ａは、時刻ｔ７で、補間前データＩＮ１＿Ｄ３をフィルタ１５−１へ、補間前データＩＮ２＿Ｄ３をフィルタ１５−２へ、補間前データＩＮ３＿Ｄ２をフィルタ１５−３へ同時に出力する。また、振分部１３Ａは、時刻ｔ８で、補間前データＩＮ１＿Ｄ３をフィルタ１５−１へ、補間前データＩＮ２＿Ｄ３をフィルタ１５−２へ、補間前データＩＮ３＿Ｄ３をフィルタ１５−３へ同時に出力する。また、振分部１３Ａは、時刻ｔ９で、補間前データＩＮ１＿Ｄ４をフィルタ１５−１へ、補間前データＩＮ２＿Ｄ３をフィルタ１５−２へ、補間前データＩＮ３＿Ｄ３をフィルタ１５−３へ同時に出力する。
【００２９】
よって、フィルタ１５−１は、時刻ｔ２〜ｔ６のそれぞれで入力された１つの補間前データＩＮ１＿Ｄ１と、３つの補間前データＩＮ１＿Ｄ２と、１つの補間前ＩＮ１＿Ｄ３とを用いて、時刻ｔ７で補間後データＯＵＴ１＿Ｄ１を生成して出力系統ＯＵＴ１へ出力する。フィルタ１５−１は図２に示す構成を採るため、フィルタ１５−１によって生成される補間後データＯＵＴ１＿Ｄ１は、式（１）によって表される。
OUT1_D1 = IN1_D1×a ＋ IN1_D2×(2b+c) + IN1_D3×a  …（１）
【００３０】
また、フィルタ１５−２は、時刻ｔ２〜ｔ６のそれぞれで入力された２つの補間前データＩＮ２＿Ｄ１と、３つの補間前データＩＮ２＿Ｄ２とを用いて、時刻ｔ７で補間後データＯＵＴ２＿Ｄ１を生成して出力系統ＯＵＴ２へ出力する。フィルタ１５−２は図２に示す構成を採るため、フィルタ１５−２によって生成される補間後データＯＵＴ２＿Ｄ１は、式（２）によって表される。
OUT2_D1 = IN2_D1×(a+b) ＋ IN2_D2×(a+b+c)  …（２）
【００３１】
また、フィルタ１５−３は、時刻ｔ２〜ｔ６のそれぞれで入力された３つの補間前データＩＮ３＿Ｄ１と、２つの補間前データＩＮ３＿Ｄ２とを用いて、時刻ｔ７で補間後データＯＵＴ３＿Ｄ１を生成して出力系統ＯＵＴ３へ出力する。フィルタ１５−３は図２に示す構成を採るため、フィルタ１５−３によって生成される補間後データＯＵＴ３＿Ｄ１は、式（３）によって表される。
OUT3_D1 = IN3_D1×(a+b+c) ＋ IN3_D2×(a+b)  …（３）
【００３２】
同様に、フィルタ１５−１は、時刻ｔ５〜ｔ９のそれぞれで入力された１つの補間前データＩＮ１＿Ｄ２と、３つの補間前データＩＮ１＿Ｄ３と、１つの補間前ＩＮ１＿Ｄ４とを用いて、時刻ｔ１０で式（４）に示す補間後データＯＵＴ１＿Ｄ２を生成して出力系統ＯＵＴ１へ出力する。
OUT1_D2 = IN1_D2×a ＋ IN1_D3×(2b+c) + IN1_D4×a  …（４）
【００３３】
また、フィルタ１５−２は、時刻ｔ５〜ｔ９のそれぞれで入力された２つの補間前データＩＮ２＿Ｄ２と、３つの補間前データＩＮ２＿Ｄ３とを用いて、時刻ｔ１０で式（５）に示す補間後データＯＵＴ２＿Ｄ２を生成して出力系統ＯＵＴ２へ出力する。
OUT2_D2 = IN2_D2×(a+b) ＋ IN2_D3×(a+b+c)  …（５）
【００３４】
また、フィルタ１５−３は、時刻ｔ５〜ｔ９のそれぞれで入力された３つの補間前データＩＮ３＿Ｄ２と、２つの補間前データＩＮ３＿Ｄ３とを用いて、時刻ｔ１０で式（６）に示す補間後データＯＵＴ３＿Ｄ２を生成して出力系統ＯＵＴ３へ出力する。
OUT3_D2 = IN3_D2×(a+b+c) ＋ IN3_D3×(a+b)  …（６）
【００３５】
以上のようなフィルタ１５−１，１５−２，１５−３でのフィルタリングにより、Ａ／Ｄ変換器１２から出力されたサンプリングデータが補間されるので、入力系統ＩＮ１，ＩＮ２，ＩＮ３の全入力系統のそれぞれに対応するサンプリングデータのサンプリングタイミングが同一タイミングに揃えられる。
【００３６】
［比較例２］
＜Ａ／Ｄ変換処理装置の構成＞
図４は、比較例２のＡ／Ｄ変換処理装置の構成例を示す図である。図４において、Ａ／Ｄ変換処理装置２は、選択部１１Ｂと、Ａ／Ｄ変換器１２と、振分部１３Ｂと、制御部１４と、フィルタ１６−１〜１６−４とを有する。選択部１１Ｂ、Ａ／Ｄ変換器１２、及び、振分部１３Ｂは、制御部１４による制御の下で動作する。
【００３７】
選択部１１Ｂの入力側には入力系統ＩＮ１〜ＩＮ４の４つの入力系統が接続され、選択部１１Ｂの出力側にはＡ／Ｄ変換器１２が接続される。入力系統ＩＮ１〜ＩＮ４のそれぞれには、アナログ信号が入力される。選択部１１Ｂは、入力系統ＩＮ１〜ＩＮ４の中から何れか一つの入力系統を順次選択し、選択した入力系統をＡ／Ｄ変換器１２に接続する。選択部１１Ｂは、例えば、スイッチング回路により実現される。
【００３８】
Ａ／Ｄ変換器１２は、入力系統ＩＮ１〜ＩＮ４のうち選択部１１Ｂにより選択された入力系統から入力されるアナログ信号をデジタル信号に変換し、サンプリングデータであるデジタル信号を振分部１３Ｂへ出力する。
【００３９】
振分部１３Ｂは、Ａ／Ｄ変換器１２から入力されたサンプリングデータを入力系統ＩＮ１〜ＩＮ４に対応してフィルタ１６−１〜１６−４に振り分ける。振分部１３Ｂは、入力系統ＩＮ１のアナログ信号の変換後のサンプリングデータをフィルタ１６−１に、入力系統ＩＮ２のアナログ信号の変換後のサンプリングデータをフィルタ１６−２に、入力系統ＩＮ３のアナログ信号の変換後のサンプリングデータをフィルタ１６−３に、入力系統ＩＮ４のアナログ信号の変換後のサンプリングデータをフィルタ１６−４にそれぞれ振り分けて出力する。振分部１３Ｂは、例えば、スイッチング回路またはＳ／Ｐ（シリアル／パラレル）変換器により実現される。
【００４０】
Ａ／Ｄ変換処理装置２が選択部１１Ｂと振分部１３Ｂとを備えることによって、Ａ／Ｄ変換処理装置２は、入力系統ＩＮ１〜ＩＮ４のそれぞれに入力される４つのアナログ信号を１つのＡ／Ｄ変換器１２によって時分割にＡ／Ｄ変換することが可能となる。
【００４１】
フィルタ１６−１は、入力系統ＩＮ１に対応して備えられ、入力系統ＩＮ１のアナログ信号の変換後のサンプリングデータを補間するフィルタリングを行い、フィルタリング後のデータを出力系統ＯＵＴ１へ出力する。フィルタ１６−２は、入力系統ＩＮ２に対応して備えられ、入力系統ＩＮ２のアナログ信号の変換後のサンプリングデータを補間するフィルタリングを行い、フィルタリング後のデータを出力系統ＯＵＴ２へ出力する。フィルタ１６−３は、入力系統ＩＮ３に対応して備えられ、入力系統ＩＮ３のアナログ信号の変換後のサンプリングデータを補間するフィルタリングを行い、フィルタリング後のデータを出力系統ＯＵＴ３へ出力する。フィルタ１６−４は、入力系統ＩＮ４に対応して備えられ、入力系統ＩＮ４のアナログ信号の変換後のサンプリングデータを補間するフィルタリングを行い、フィルタリング後のデータを出力系統ＯＵＴ４へ出力する。フィルタ１６−１〜１６−４がサンプリングデータを補間することにより、入力系統ＩＮ１〜ＩＮ４の全入力系統のそれぞれに対応するサンプリングデータのサンプリングタイミングを同一タイミングに揃えることが可能になる。フィルタ１６−１〜１６−４の各々は、ＦＩＲフィルタである。
【００４２】
以下では、Ａ／Ｄ変換器１２でのＡ／Ｄ変化後であってフィルタ１６−１〜１６−４でのフィルタリング前のサンプリングデータを「補間前データ」と呼び、フィルタ１６−１〜１６−４でのフィルタリング後のデータを「補間後データ」と呼ぶこととする。
【００４３】
ここで、１入力系統当たりのサンプリング周波数がｆｓである場合、制御部１４は、サンプリング周波数ｆｓの４倍の４ｆｓのサンプリングクロックをＡ／Ｄ変換器１２へ出力する。Ａ／Ｄ変換器１２は、入力系統ＩＮ１〜ＩＮ４から順次入力されるアナログ信号を、周波数が４ｆｓのサンプリングクロックに従って、サンプリング間隔１／（４ｆｓ）でデジタル信号に変換する。また、この場合、制御部１４は、選択部１１Ｂにおいて、入力系統ＩＮ１〜ＩＮ４とＡ／Ｄ変換器１２との接続状態を１／（４ｆｓ）の周期で切り替える。また、振分部１３Ｂは、制御部１４からの制御に従って、Ａ／Ｄ変換器１２から入力されたサンプリングデータのフィルタ１６−１〜１６−４への振分を１／（４ｆｓ）の周期で行う。
【００４４】
＜フィルタの構成＞
図４におけるフィルタ１６−１〜１６−４の４つのフィルタは、比較例１と同様に、図２に示す同一の構成を採る。図２では、フィルタ１６−１〜１６−４のそれぞれがタップＴＡ１〜ＴＡ５の５タップを有する場合を一例として示す。
【００４５】
＜Ａ／Ｄ変換処理装置の動作＞
図５は、比較例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。図５において、ＩＮ１＿Ｄ１〜ＩＮ１＿Ｄ５はフィルタ１６−１に入力される補間前データ（つまり、入力系統ＩＮ１から入力されたアナログ信号のＡ／Ｄ変換後の補間前データ）を示す。また、ＩＮ２＿Ｄ１〜ＩＮ２＿Ｄ４はフィルタ１６−２に入力される補間前データ（つまり、入力系統ＩＮ２から入力されたアナログ信号のＡ／Ｄ変換後の補間前データ）を示す。また、ＩＮ３＿Ｄ１〜ＩＮ３＿Ｄ４はフィルタ１６−３に入力される補間前データ（つまり、入力系統ＩＮ３から入力されたアナログ信号のＡ／Ｄ変換後の補間前データ）を示す。また、ＩＮ４＿Ｄ１〜ＩＮ４＿Ｄ４はフィルタ１６−４に入力される補間前データ（つまり、入力系統ＩＮ４から入力されたアナログ信号のＡ／Ｄ変換後の補間前データ）を示す。
【００４６】
Ａ／Ｄ変換器１２から振分部１３Ｂへは、時刻ｔ０で補間前データＩＮ１＿Ｄ１が入力され、時刻ｔ１で補間前データＩＮ２＿Ｄ１が入力され、時刻ｔ２で補間前データＩＮ３＿Ｄ１が入力され、時刻ｔ３で補間前データＩＮ４＿Ｄ１が入力される。また、時刻ｔ４で補間前データＩＮ１＿Ｄ２が、時刻ｔ５で補間前データＩＮ２＿Ｄ２が、時刻ｔ６で補間前データＩＮ３＿Ｄ２が、時刻ｔ７で補間前データＩＮ４＿Ｄ２が、Ａ／Ｄ変換器１２から振分部１３Ｂへ入力される。また、時刻ｔ８で補間前データＩＮ１＿Ｄ３が、時刻ｔ９で補間前データＩＮ２＿Ｄ３が、時刻ｔ１０で補間前データＩＮ３＿Ｄ３が、時刻ｔ１１で補間前データＩＮ４＿Ｄ３が、Ａ／Ｄ変換器１２から振分部１３Ｂへ入力される。また、時刻ｔ１２で補間前データＩＮ１＿Ｄ４が、時刻ｔ１３で補間前データＩＮ２＿Ｄ４が、時刻ｔ１４で補間前データＩＮ３＿Ｄ４が、時刻ｔ１５で補間前データＩＮ４＿Ｄ４が、Ａ／Ｄ変換器１２から振分部１３Ｂへ入力される。また、時刻ｔ１６で補間前データＩＮ１＿Ｄ５がＡ／Ｄ変換器１２から振分部１３Ｂへ入力される。
【００４７】
振分部１３Ｂは、Ａ／Ｄ変換器１２から入力された補間前データを、入力系統の数に合わせてコピーする。比較例２では、入力系統の数はＩＮ１〜ＩＮ４の４つであるため、振分部１３Ｂは、同一の補間前データを４つずつ作るべく、入力された補間前データの各々を３回コピーする。図５において、ハッチングされていないデータはコピー元の補間前データを示し、ハッチングされているデータはコピーにより作られた補間前データを示す。
【００４８】
そして、振分部１３Ｂは、時刻ｔ３で、補間前データＩＮ１＿Ｄ１をフィルタ１６−１へ、補間前データＩＮ２＿Ｄ１をフィルタ１６−２へ、補間前データＩＮ３＿Ｄ１をフィルタ１６−３へ、補間前データＩＮ４＿Ｄ１をフィルタ１６−４へ同時に出力する。また、振分部１３Ｂは、時刻ｔ４で、補間前データＩＮ１＿Ｄ２をフィルタ１６−１へ、補間前データＩＮ２＿Ｄ１をフィルタ１６−２へ、補間前データＩＮ３＿Ｄ１をフィルタ１６−３へ、補間前データＩＮ４＿Ｄ１をフィルタ１６−４へ同時に出力する。また、振分部１３Ｂは、時刻ｔ５で、補間前データＩＮ１＿Ｄ２をフィルタ１６−１へ、補間前データＩＮ２＿Ｄ２をフィルタ１６−２へ、補間前データＩＮ３＿Ｄ１をフィルタ１６−３へ、補間前データＩＮ４＿Ｄ１をフィルタ１６−４へ同時に出力する。また、振分部１３Ｂは、時刻ｔ６で、補間前データＩＮ１＿Ｄ２をフィルタ１６−１へ、補間前データＩＮ２＿Ｄ２をフィルタ１６−２へ、補間前データＩＮ３＿Ｄ２をフィルタ１６−３へ、補間前データＩＮ４＿Ｄ１をフィルタ１６−４へ同時に出力する。また、振分部１３Ｂは、時刻ｔ７で、補間前データＩＮ１＿Ｄ２をフィルタ１６−１へ、補間前データＩＮ２＿Ｄ２をフィルタ１６−２へ、補間前データＩＮ３＿Ｄ２をフィルタ１６−３へ、補間前データＩＮ４＿Ｄ２をフィルタ１６−４へ同時に出力する。
【００４９】
また、振分部１３Ｂは、時刻ｔ８で、補間前データＩＮ１＿Ｄ３をフィルタ１６−１へ、補間前データＩＮ２＿Ｄ２をフィルタ１６−２へ、補間前データＩＮ３＿Ｄ２をフィルタ１６−３へ、補間前データＩＮ４＿Ｄ２をフィルタ１６−４へ同時に出力する。また、振分部１３Ｂは、時刻ｔ９で、補間前データＩＮ１＿Ｄ３をフィルタ１６−１へ、補間前データＩＮ２＿Ｄ３をフィルタ１６−２へ、補間前データＩＮ３＿Ｄ２をフィルタ１６−３へ、補間前データＩＮ４＿Ｄ２をフィルタ１６−４へ同時に出力する。また、振分部１３Ｂは、時刻ｔ１０で、補間前データＩＮ１＿Ｄ３をフィルタ１６−１へ、補間前データＩＮ２＿Ｄ３をフィルタ１６−２へ、補間前データＩＮ３＿Ｄ３をフィルタ１６−３へ、補間前データＩＮ４＿Ｄ２をフィルタ１６−４へ同時に出力する。また、振分部１３Ｂは、時刻ｔ１１で、補間前データＩＮ１＿Ｄ３をフィルタ１６−１へ、補間前データＩＮ２＿Ｄ３をフィルタ１６−２へ、補間前データＩＮ３＿Ｄ３をフィルタ１６−３へ、補間前データＩＮ４＿Ｄ３をフィルタ１６−４へ同時に出力する。
【００５０】
よって、フィルタ１６−１は、時刻ｔ３〜ｔ７のそれぞれで入力された１つの補間前データＩＮ１＿Ｄ１と、４つの補間前データＩＮ１＿Ｄ２とを用いて、時刻ｔ８で補間後データＯＵＴ１＿Ｄ１を生成して出力系統ＯＵＴ１へ出力する。フィルタ１６−１は図２に示す構成を採るため、フィルタ１６−１によって生成される補間後データＯＵＴ１＿Ｄ１は、式（７）によって表される。
OUT1_D1 = IN1_D1×a ＋ IN1_D2×(a+2b+c)  …（７）
【００５１】
また、フィルタ１６−２は、時刻ｔ３〜ｔ７のそれぞれで入力された２つの補間前データＩＮ２＿Ｄ１と、３つの補間前データＩＮ２＿Ｄ２とを用いて、時刻ｔ８で補間後データＯＵＴ２＿Ｄ１を生成して出力系統ＯＵＴ２へ出力する。フィルタ１６−２は図２に示す構成を採るため、フィルタ１６−２によって生成される補間後データＯＵＴ２＿Ｄ１は、式（８）によって表される。
OUT2_D1 = IN2_D1×(a+b) ＋ IN2_D2×(a+b+c)  …（８）
【００５２】
また、フィルタ１６−３は、時刻ｔ３〜ｔ７のそれぞれで入力された３つの補間前データＩＮ３＿Ｄ１と、２つの補間前データＩＮ３＿Ｄ２とを用いて、時刻ｔ８で補間後データＯＵＴ３＿Ｄ１を生成して出力系統ＯＵＴ３へ出力する。フィルタ１６−３は図２に示す構成を採るため、フィルタ１６−３によって生成される補間後データＯＵＴ３＿Ｄ１は、式（９）によって表される。
OUT3_D1 = IN3_D1×(a+b+c) ＋ IN3_D2×(a+b)  …（９）
【００５３】
また、フィルタ１６−４は、時刻ｔ３〜ｔ７のそれぞれで入力された４つの補間前データＩＮ４＿Ｄ１と、１つの補間前データＩＮ４＿Ｄ２とを用いて、時刻ｔ８で補間後データＯＵＴ４＿Ｄ１を生成して出力系統ＯＵＴ４へ出力する。フィルタ１６−４は図２に示す構成を採るため、フィルタ１６−４によって生成される補間後データＯＵＴ４＿Ｄ１は、式（１０）によって表される。
OUT4_D1 = IN4_D1×(a+2b+c) ＋ IN4_D2×a  …（１０）
【００５４】
同様に、フィルタ１６−１は、時刻ｔ７〜ｔ１１のそれぞれで入力された１つの補間前データＩＮ１＿Ｄ２と、４つの補間前データＩＮ１＿Ｄ３とを用いて、時刻ｔ１２で式（１１）に示す補間後データＯＵＴ１＿Ｄ２を生成して出力系統ＯＵＴ１へ出力する。
OUT1_D2 = IN1_D2×a ＋ IN1_D3×(a+2b+c)  …（１１）
【００５５】
また、フィルタ１６−２は、時刻ｔ７〜ｔ１１のそれぞれで入力された２つの補間前データＩＮ２＿Ｄ２と、３つの補間前データＩＮ２＿Ｄ３とを用いて、時刻ｔ１２で式（１２）に示す補間後データＯＵＴ２＿Ｄ２を生成して出力系統ＯＵＴ２へ出力する。
OUT2_D2 = IN2_D2×(a+b) ＋ IN2_D3×(a+b+c)  …（１２）
【００５６】
また、フィルタ１６−３は、時刻ｔ７〜ｔ１１のそれぞれで入力された３つの補間前データＩＮ３＿Ｄ２と、２つの補間前データＩＮ３＿Ｄ３とを用いて、時刻ｔ１２で式（１３）に示す補間後データＯＵＴ３＿Ｄ２を生成して出力系統ＯＵＴ３へ出力する。
OUT3_D2 = IN3_D2×(a+b+c) ＋ IN3_D3×(a+b)  …（１３）
【００５７】
また、フィルタ１６−４は、時刻ｔ７〜ｔ１１のそれぞれで入力された４つの補間前データＩＮ４＿Ｄ２と、１つの補間前データＩＮ４＿Ｄ３とを用いて、時刻ｔ１２で式（１４）に示す補間後データＯＵＴ４＿Ｄ２を生成して出力系統ＯＵＴ４へ出力する。
OUT4_D2 = IN4_D2×(a+2b+c) ＋ IN4_D3×a  …（１４）
【００５８】
以上のようなフィルタ１６−１〜１６−４でのフィルタリングにより、Ａ／Ｄ変換器１２から出力されたサンプリングデータが補間されるので、入力系統ＩＮ１〜ＩＮ４の全入力系統のそれぞれに対応するサンプリングデータのサンプリングタイミングが同一タイミングに揃えられる。
【００５９】
［比較例３］
＜Ａ／Ｄ変換処理装置の構成＞
図６は、比較例３のＡ／Ｄ変換処理装置の構成例を示す図である。図６において、Ａ／Ｄ変換処理装置３は、選択部１１Ｃと、Ａ／Ｄ変換器１２と、振分部１３Ｃと、制御部１４と、フィルタ１７−１〜１７−５とを有する。選択部１１Ｃ、Ａ／Ｄ変換器１２、及び、振分部１３Ｃは、制御部１４による制御の下で動作する。
【００６０】
選択部１１Ｃの入力側には入力系統ＩＮ１〜ＩＮ５の５つの入力系統が接続され、選択部１１Ｃの出力側にはＡ／Ｄ変換器１２が接続される。入力系統ＩＮ１〜ＩＮ５のそれぞれには、アナログ信号が入力される。選択部１１Ｃは、入力系統ＩＮ１〜ＩＮ５の中から何れか一つの入力系統を順次選択し、選択した入力系統をＡ／Ｄ変換器１２に接続する。選択部１１Ｃは、例えば、スイッチング回路により実現される。
【００６１】
Ａ／Ｄ変換器１２は、入力系統ＩＮ１〜ＩＮ５のうち選択部１１Ｃにより選択された入力系統から入力されるアナログ信号をデジタル信号に変換し、サンプリングデータであるデジタル信号を振分部１３Ｃへ出力する。
【００６２】
振分部１３Ｃは、Ａ／Ｄ変換器１２から入力されたサンプリングデータを入力系統ＩＮ１〜ＩＮ５に対応してフィルタ１７−１〜１７−５に振り分ける。振分部１３Ｃは、入力系統ＩＮ１のアナログ信号の変換後のサンプリングデータをフィルタ１７−１に、入力系統ＩＮ２のアナログ信号の変換後のサンプリングデータをフィルタ１７−２に、入力系統ＩＮ３のアナログ信号の変換後のサンプリングデータをフィルタ１７−３に、入力系統ＩＮ４のアナログ信号の変換後のサンプリングデータをフィルタ１７−４に、入力系統ＩＮ５のアナログ信号の変換後のサンプリングデータをフィルタ１７−５にそれぞれ振り分けて出力する。振分部１３Ｃは、例えば、スイッチング回路またはＳ／Ｐ（シリアル／パラレル）変換器により実現される。
【００６３】
Ａ／Ｄ変換処理装置３が選択部１１Ｃと振分部１３Ｃとを備えることによって、Ａ／Ｄ変換処理装置２は、入力系統ＩＮ１〜ＩＮ５のそれぞれに入力される５つのアナログ信号を１つのＡ／Ｄ変換器１２によって時分割にＡ／Ｄ変換することが可能となる。
【００６４】
フィルタ１７−１は、入力系統ＩＮ１に対応して備えられ、入力系統ＩＮ１のアナログ信号の変換後のサンプリングデータを補間するフィルタリングを行い、フィルタリング後のデータを出力系統ＯＵＴ１へ出力する。フィルタ１７−２は、入力系統ＩＮ２に対応して備えられ、入力系統ＩＮ２のアナログ信号の変換後のサンプリングデータを補間するフィルタリングを行い、フィルタリング後のデータを出力系統ＯＵＴ２へ出力する。フィルタ１７−３は、入力系統ＩＮ３に対応して備えられ、入力系統ＩＮ３のアナログ信号の変換後のサンプリングデータを補間するフィルタリングを行い、フィルタリング後のデータを出力系統ＯＵＴ３へ出力する。フィルタ１７−４は、入力系統ＩＮ４に対応して備えられ、入力系統ＩＮ４のアナログ信号の変換後のサンプリングデータを補間するフィルタリングを行い、フィルタリング後のデータを出力系統ＯＵＴ４へ出力する。フィルタ１７−５は、入力系統ＩＮ５に対応して備えられ、入力系統ＩＮ５のアナログ信号の変換後のサンプリングデータを補間するフィルタリングを行い、フィルタリング後のデータを出力系統ＯＵＴ５へ出力する。フィルタ１７−１〜１７−５がサンプリングデータを補間することにより、入力系統ＩＮ１〜ＩＮ５の全入力系統のそれぞれに対応するサンプリングデータのサンプリングタイミングを同一タイミングに揃えることが可能になる。フィルタ１７−１〜１７−５の各々は、ＦＩＲフィルタである。
【００６５】
以下では、Ａ／Ｄ変換器１２でのＡ／Ｄ変化後であってフィルタ１７−１〜１７−５でのフィルタリング前のサンプリングデータを「補間前データ」と呼び、フィルタ１７−１〜１７−５でのフィルタリング後のデータを「補間後データ」と呼ぶこととする。
【００６６】
ここで、１入力系統当たりのサンプリング周波数がｆｓである場合、制御部１４は、サンプリング周波数ｆｓの５倍の５ｆｓのサンプリングクロックをＡ／Ｄ変換器１２へ出力する。Ａ／Ｄ変換器１２は、入力系統ＩＮ１〜ＩＮ５から順次入力されるアナログ信号を、周波数が５ｆｓのサンプリングクロックに従って、サンプリング間隔１／（５ｆｓ）でデジタル信号に変換する。また、この場合、制御部１４は、選択部１１Ｃにおいて、入力系統ＩＮ１〜ＩＮ５とＡ／Ｄ変換器１２との接続状態を１／（５ｆｓ）の周期で切り替える。また、振分部１３Ｃは、制御部１４からの制御に従って、Ａ／Ｄ変換器１２から入力されたサンプリングデータのフィルタ１７−１〜１７−５への振分を１／（５ｆｓ）の周期で行う。
【００６７】
＜フィルタの構成＞
図７は、比較例３のフィルタの構成例を示す図である。図６におけるフィルタ１７−１〜１７−５の５つのフィルタは、図７に示す同一の構成を採る。図７では、フィルタ１７−１〜１７−５のそれぞれがタップＴＡ１〜ＴＡ７の７タップを有する場合を一例として示す。
【００６８】
図７において、フィルタ１７−１〜１７−５は、遅延器２１−１〜２１−６と、乗算器２４−１〜２４−７と、加算器２３とを有する。乗算器２４−１〜２４−７の各々は、タップＴＡ１〜ＴＡ７の各々に接続される。
【００６９】
振分部１３Ｃから出力された補間前データは遅延素子２１−６に入力される。補間前データは、遅延素子２１−６〜２１−１の各々で１単位時間ずつ遅延された後、乗算器２４−６〜２４−１の各々に入力される。
【００７０】
よって、乗算器２４−７は、遅延が０（ゼロ）の補間前データに係数ａを乗算し、係数乗算後の補間前データを加算器２３へ出力する。乗算器２４−６は、１単位時間だけ遅延された補間前データに係数ｂを乗算し、係数乗算後の補間前データを加算器２３へ出力する。乗算器２４−５は、２単位時間だけ遅延された補間前データに係数ｃを乗算し、係数乗算後の補間前データを加算器２３へ出力する。乗算器２４−４は、３単位時間だけ遅延された補間前データに係数ｄを乗算し、係数乗算後の補間前データを加算器２３へ出力する。乗算器２４−３は、４単位時間だけ遅延された補間前データに係数ｃを乗算し、係数乗算後の補間前データを加算器２３へ出力する。乗算器２４−２は、５単位時間だけ遅延された補間前データに係数ｂを乗算し、係数乗算後の補間前データを加算器２３へ出力する。乗算器２４−１は、６単位時間だけ遅延された補間前データに係数ａを乗算し、係数乗算後の補間前データを加算器２３へ出力する。
【００７１】
加算器２３は、乗算器２４−１〜２４−７の各々から出力された係数乗算後の補間前データをすべて加算することにより補間後データを得る。
【００７２】
＜Ａ／Ｄ変換処理装置の動作＞
図８は、比較例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。図８において、ＩＮ１＿Ｄ１〜ＩＮ１＿Ｄ４はフィルタ１７−１に入力される補間前データ（つまり、入力系統ＩＮ１から入力されたアナログ信号のＡ／Ｄ変換後の補間前データ）を示す。また、ＩＮ２＿Ｄ１〜ＩＮ２＿Ｄ４はフィルタ１７−２に入力される補間前データ（つまり、入力系統ＩＮ２から入力されたアナログ信号のＡ／Ｄ変換後の補間前データ）を示す。また、ＩＮ３＿Ｄ１〜ＩＮ３＿Ｄ４はフィルタ１７−３に入力される補間前データ（つまり、入力系統ＩＮ３から入力されたアナログ信号のＡ／Ｄ変換後の補間前データ）を示す。また、ＩＮ４＿Ｄ１〜ＩＮ４＿Ｄ４はフィルタ１７−４に入力される補間前データ（つまり、入力系統ＩＮ４から入力されたアナログ信号のＡ／Ｄ変換後の補間前データ）を示す。また、ＩＮ５＿Ｄ１〜ＩＮ５＿Ｄ４はフィルタ１７−５に入力される補間前データ（つまり、入力系統ＩＮ５から入力されたアナログ信号のＡ／Ｄ変換後の補間前データ）を示す。
【００７３】
Ａ／Ｄ変換器１２から振分部１３Ｃへは、時刻ｔ０で補間前データＩＮ１＿Ｄ１が入力され、時刻ｔ１で補間前データＩＮ２＿Ｄ１が入力され、時刻ｔ２で補間前データＩＮ３＿Ｄ１が入力され、時刻ｔ３で補間前データＩＮ４＿Ｄ１が入力され、時刻ｔ５で補間前データＩＮ５＿Ｄ１が入力される。また、時刻ｔ５で補間前データＩＮ１＿Ｄ２が、時刻ｔ６で補間前データＩＮ２＿Ｄ２が、時刻ｔ７で補間前データＩＮ３＿Ｄ２が、時刻ｔ８で補間前データＩＮ４＿Ｄ２が、時刻ｔ９で補間前データＩＮ５＿Ｄ２が、Ａ／Ｄ変換器１２から振分部１３Ｃへ入力される。また、時刻ｔ１０で補間前データＩＮ１＿Ｄ３が、時刻ｔ１１で補間前データＩＮ２＿Ｄ３が、時刻ｔ１２で補間前データＩＮ３＿Ｄ３が、時刻ｔ１３で補間前データＩＮ４＿Ｄ３が、時刻ｔ１４で補間前データＩＮ５＿Ｄ３が、Ａ／Ｄ変換器１２から振分部１３Ｃへ入力される。また、時刻ｔ１５で補間前データＩＮ１＿Ｄ４が、時刻ｔ１６で補間前データＩＮ２＿Ｄ４が、時刻ｔ１７で補間前データＩＮ３＿Ｄ４が、時刻ｔ１８で補間前データＩＮ４＿Ｄ４が、時刻ｔ１９で補間前データＩＮ５＿Ｄ４が、Ａ／Ｄ変換器１２から振分部１３Ｃへ入力される。
【００７４】
振分部１３Ｃは、Ａ／Ｄ変換器１２から入力された補間前データを、入力系統の数に合わせてコピーする。比較例３では、入力系統の数はＩＮ１〜ＩＮ５の５つであるため、振分部１３Ｃは、同一の補間前データを５つずつ作るべく、入力された補間前データの各々を４回コピーする。図８において、ハッチングされていないデータはコピー元の補間前データを示し、ハッチングされているデータはコピーにより作られた補間前データを示す。
【００７５】
そして、振分部１３Ｃは、時刻ｔ４で、補間前データＩＮ１＿Ｄ１をフィルタ１７−１へ、補間前データＩＮ２＿Ｄ１をフィルタ１７−２へ、補間前データＩＮ３＿Ｄ１をフィルタ１７−３へ、補間前データＩＮ４＿Ｄ１をフィルタ１７−４へ、補間前データＩＮ５＿Ｄ１をフィルタ１７−５へ同時に出力する。また、振分部１３Ｃは、時刻ｔ５で、補間前データＩＮ１＿Ｄ２をフィルタ１７−１へ、補間前データＩＮ２＿Ｄ１をフィルタ１７−２へ、補間前データＩＮ３＿Ｄ１をフィルタ１７−３へ、補間前データＩＮ４＿Ｄ１をフィルタ１７−４へ、補間前データＩＮ５＿Ｄ１をフィルタ１７−５へ同時に出力する。また、振分部１３Ｃは、時刻ｔ６で、補間前データＩＮ１＿Ｄ２をフィルタ１７−１へ、補間前データＩＮ２＿Ｄ２をフィルタ１７−２へ、補間前データＩＮ３＿Ｄ１をフィルタ１７−３へ、補間前データＩＮ４＿Ｄ１をフィルタ１７−４へ、補間前データＩＮ５＿Ｄ１をフィルタ１７−５へ同時に出力する。また、振分部１３Ｃは、時刻ｔ７で、補間前データＩＮ１＿Ｄ２をフィルタ１７−１へ、補間前データＩＮ２＿Ｄ２をフィルタ１７−２へ、補間前データＩＮ３＿Ｄ２をフィルタ１７−３へ、補間前データＩＮ４＿Ｄ１をフィルタ１７−４へ、補間前データＩＮ５＿Ｄ１をフィルタ１７−５へ同時に出力する。また、振分部１３Ｃは、時刻ｔ８で、補間前データＩＮ１＿Ｄ２をフィルタ１７−１へ、補間前データＩＮ２＿Ｄ２をフィルタ１７−２へ、補間前データＩＮ３＿Ｄ２をフィルタ１７−３へ、補間前データＩＮ４＿Ｄ２をフィルタ１７−４へ、補間前データＩＮ５＿Ｄ１をフィルタ１７−５へ同時に出力する。また、振分部１３Ｃは、時刻ｔ９で、補間前データＩＮ１＿Ｄ２をフィルタ１７−１へ、補間前データＩＮ２＿Ｄ２をフィルタ１７−２へ、補間前データＩＮ３＿Ｄ２をフィルタ１７−３へ、補間前データＩＮ４＿Ｄ２をフィルタ１７−４へ、補間前データＩＮ５＿Ｄ２をフィルタ１７−５へ同時に出力する。また、振分部１３Ｃは、時刻ｔ１０で、補間前データＩＮ１＿Ｄ３をフィルタ１７−１へ、補間前データＩＮ２＿Ｄ２をフィルタ１７−２へ、補間前データＩＮ３＿Ｄ２をフィルタ１７−３へ、補間前データＩＮ４＿Ｄ２をフィルタ１７−４へ、補間前データＩＮ５＿Ｄ２をフィルタ１７−５へ同時に出力する。
【００７６】
また、振分部１３Ｃは、時刻ｔ１１で、補間前データＩＮ１＿Ｄ３をフィルタ１７−１へ、補間前データＩＮ２＿Ｄ３をフィルタ１７−２へ、補間前データＩＮ３＿Ｄ２をフィルタ１７−３へ、補間前データＩＮ４＿Ｄ２をフィルタ１７−４へ、補間前データＩＮ５＿Ｄ２をフィルタ１７−５へ同時に出力する。また、振分部１３Ｃは、時刻ｔ１２で、補間前データＩＮ１＿Ｄ３をフィルタ１７−１へ、補間前データＩＮ２＿Ｄ３をフィルタ１７−２へ、補間前データＩＮ３＿Ｄ３をフィルタ１７−３へ、補間前データＩＮ４＿Ｄ２をフィルタ１７−４へ、補間前データＩＮ５＿Ｄ２をフィルタ１７−５へ同時に出力する。また、振分部１３Ｃは、時刻ｔ１３で、補間前データＩＮ１＿Ｄ３をフィルタ１７−１へ、補間前データＩＮ２＿Ｄ３をフィルタ１７−２へ、補間前データＩＮ３＿Ｄ３をフィルタ１７−３へ、補間前データＩＮ４＿Ｄ３をフィルタ１７−４へ、補間前データＩＮ５＿Ｄ２をフィルタ１７−５へ同時に出力する。また、振分部１３Ｃは、時刻ｔ１４で、補間前データＩＮ１＿Ｄ３をフィルタ１７−１へ、補間前データＩＮ２＿Ｄ３をフィルタ１７−２へ、補間前データＩＮ３＿Ｄ３をフィルタ１７−３へ、補間前データＩＮ４＿Ｄ３をフィルタ１７−４へ、補間前データＩＮ５＿Ｄ３をフィルタ１７−５へ同時に出力する。また、振分部１３Ｃは、時刻ｔ１５で、補間前データＩＮ１＿Ｄ４をフィルタ１７−１へ、補間前データＩＮ２＿Ｄ３をフィルタ１７−２へ、補間前データＩＮ３＿Ｄ３をフィルタ１７−３へ、補間前データＩＮ４＿Ｄ３をフィルタ１７−４へ、補間前データＩＮ５＿Ｄ３をフィルタ１７−５へ同時に出力する。
【００７７】
よって、フィルタ１７−１は、時刻ｔ４〜ｔ１０のそれぞれで入力された１つの補間前データＩＮ１＿Ｄ１と、５つの補間前データＩＮ１＿Ｄ２と、１つの補間前データＩＮ１＿Ｄ３とを用いて、時刻ｔ１１で補間後データＯＵＴ１＿Ｄ１を生成して出力系統ＯＵＴ１へ出力する。フィルタ１７−１は図７に示す構成を採るため、フィルタ１７−１によって生成される補間後データＯＵＴ１＿Ｄ１は、式（１５）によって表される。
OUT1_D1 = IN1_D1×a ＋ IN1_D2×(2b+2c+d) + IN1_D3×a  …（１５）
【００７８】
また、フィルタ１７−２は、時刻ｔ４〜ｔ１０のそれぞれで入力された２つの補間前データＩＮ２＿Ｄ１と、５つの補間前データＩＮ２＿Ｄ２とを用いて、時刻ｔ１１で補間後データＯＵＴ２＿Ｄ１を生成して出力系統ＯＵＴ２へ出力する。フィルタ１７−２は図７に示す構成を採るため、フィルタ１７−２によって生成される補間後データＯＵＴ２＿Ｄ１は、式（１６）によって表される。
OUT2_D1 = IN2_D1×(a+b) ＋ IN2_D2×(a+b+2c+d)  …（１６）
【００７９】
また、フィルタ１７−３は、時刻ｔ４〜ｔ１０のそれぞれで入力された３つの補間前データＩＮ３＿Ｄ１と、４つの補間前データＩＮ３＿Ｄ２とを用いて、時刻ｔ１１で補間後データＯＵＴ３＿Ｄ１を生成して出力系統ＯＵＴ３へ出力する。フィルタ１７−３は図７に示す構成を採るため、フィルタ１７−３によって生成される補間後データＯＵＴ３＿Ｄ１は、式（１７）によって表される。
OUT3_D1 = IN3_D1×(a+b+c) ＋ IN3_D2×(a+b+c+d)  …（１７）
【００８０】
また、フィルタ１７−４は、時刻ｔ４〜ｔ１０のそれぞれで入力された４つの補間前データＩＮ４＿Ｄ１と、３つの補間前データＩＮ４＿Ｄ２とを用いて、時刻ｔ１１で補間後データＯＵＴ４＿Ｄ１を生成して出力系統ＯＵＴ４へ出力する。フィルタ１７−４は図７に示す構成を採るため、フィルタ１７−４によって生成される補間後データＯＵＴ４＿Ｄ１は、式（１８）によって表される。
OUT4_D1 = IN4_D1×(a+b+c+d) ＋ IN4_D2×(a+b+c)  …（１８）
【００８１】
また、フィルタ１７−５は、時刻ｔ４〜ｔ１０のそれぞれで入力された５つの補間前データＩＮ５＿Ｄ１と、２つの補間前データＩＮ５＿Ｄ２とを用いて、時刻ｔ１１で補間後データＯＵＴ５＿Ｄ１を生成して出力系統ＯＵＴ５へ出力する。フィルタ１７−５は図７に示す構成を採るため、フィルタ１７−５によって生成される補間後データＯＵＴ４＿Ｄ１は、式（１９）によって表される。
OUT5_D1 = IN5_D1×(a+b+2c+d) ＋ IN5_D2×(a+b)  …（１９）
【００８２】
同様に、フィルタ１７−１は、時刻ｔ９〜ｔ１５のそれぞれで入力された１つの補間前データＩＮ１＿Ｄ２と、５つの補間前データＩＮ１＿Ｄ３と、１つの補間前データＩＮ１＿Ｄ４とを用いて、時刻ｔ１６で式（２０）に示す補間後データＯＵＴ１＿Ｄ２を生成して出力系統ＯＵＴ１へ出力する。
OUT1_D2 = IN1_D2×a ＋ IN1_D3×(2b+2c+d) + IN1_D4×a  …（２０）
【００８３】
また、フィルタ１７−２は、時刻ｔ９〜ｔ１５のそれぞれで入力された２つの補間前データＩＮ２＿Ｄ２と、５つの補間前データＩＮ２＿Ｄ３とを用いて、時刻ｔ１６で式（２１）に示す補間後データＯＵＴ２＿Ｄ２を生成して出力系統ＯＵＴ２へ出力する。
OUT2_D2 = IN2_D2×(a+b) ＋ IN2_D3×(a+b+2c+d)  …（２１）
【００８４】
また、フィルタ１７−３は、時刻ｔ９〜ｔ１５のそれぞれで入力された３つの補間前データＩＮ３＿Ｄ２と、４つの補間前データＩＮ３＿Ｄ３とを用いて、時刻ｔ１６で式（２２）に示す補間後データＯＵＴ３＿Ｄ２を生成して出力系統ＯＵＴ３へ出力する。
OUT3_D2 = IN3_D2×(a+b+c) ＋ IN3_D3×(a+b+c+d)  …（２２）
【００８５】
また、フィルタ１７−４は、時刻ｔ９〜ｔ１５のそれぞれで入力された４つの補間前データＩＮ４＿Ｄ２と、３つの補間前データＩＮ４＿Ｄ３とを用いて、時刻ｔ１６で式（２３）に示す補間後データＯＵＴ４＿Ｄ２を生成して出力系統ＯＵＴ４へ出力する。
OUT4_D2 = IN4_D2×(a+b+c+d) ＋ IN4_D3×(a+b+c)  …（２３）
【００８６】
また、フィルタ１７−５は、時刻ｔ９〜ｔ１５のそれぞれで入力された５つの補間前データＩＮ５＿Ｄ２と、２つの補間前データＩＮ５＿Ｄ３とを用いて、時刻ｔ１６で式（２４）に示す補間後データＯＵＴ５＿Ｄ２を生成して出力系統ＯＵＴ５へ出力する。
OUT5_D2 = IN5_D2×(a+b+2c+d) ＋ IN5_D3×(a+b)  …（２４）
【００８７】
以上のようなフィルタ１７−１〜１７−５でのフィルタリングにより、Ａ／Ｄ変換器１２から出力されたサンプリングデータが補間されるので、入力系統ＩＮ１〜ＩＮ５の全入力系統のそれぞれに対応するサンプリングデータのサンプリングタイミングが同一タイミングに揃えられる。
【００８８】
［実施例１］
＜フィルタの構成＞
実施例１では、フィルタ１５−１〜１５−３（図１）は、図２に示す構成に代えて、図９〜１１に示す構成を採る。図９〜１１は、実施例１のフィルタの構成例を示す図である。図９に示すフィルタ１５−１は図１に示すフィルタ１５−１に該当し、図１０に示すフィルタ１５−２は図１に示すフィルタ１５−２に該当し、図１１に示すフィルタ１５−３は図１に示すフィルタ１５−３に該当する。
【００８９】
すなわち、比較例１における式（１），（４）のそれぞれでは、補間後データの生成にあたり、乗算が３回行われている。また、比較例１における式（２），（５）のそれぞれでは、補間後データの生成にあたり、乗算が２回行われている。また、比較例１における式（３），（６）のそれぞれでは、補間後データの生成にあたり、乗算が２回行われている。
【００９０】
よって、式（１），（４）に従って補間後データを生成するフィルタ１５−１の構成については、図２に示す構成に代えて、図９に示す構成を採ることが可能である。図９において、フィルタ１５−１は、遅延器３１−１，３１−２と、乗算器３２−１，３２−２，３２−３と、加算器３３−１とを有する。乗算器３２−１，３２−２，３２−３の各々は、タップＴＡ１，ＴＡ２，ＴＡ３の各々に接続される。
【００９１】
振分部１３Ａから出力される補間前データのうち入力系統ＩＮ１のアナログ信号から生成された補間前データが遅延素子３１−２に入力される。補間前データは、遅延素子３１−２，３１−１の各々で１単位時間ずつ遅延された後、乗算器３２−２，３２−１の各々に入力される。
【００９２】
よって、乗算器３２−３は、遅延が０（ゼロ）の補間前データに係数ａを乗算し、係数乗算後の補間前データを加算器３３−１へ出力する。乗算器３２−２は、１単位時間だけ遅延された補間前データに係数２ｂ＋ｃを乗算し、係数乗算後の補間前データを加算器３３−１へ出力する。乗算器３２−１は、２単位時間だけ遅延された補間前データに係数ａを乗算し、係数乗算後の補間前データを加算器３３−１へ出力する。
【００９３】
加算器３３−１は、乗算器３２−１〜３２−３の各々から出力された係数乗算後の補間前データをすべて加算することにより補間後データを得る。
【００９４】
よって、比較例１と同様に、加算器３３−１で得られる補間後データＯＵＴ１＿Ｄ１は式（１）によって表され、加算器３３−１で得られる補間後データＯＵＴ１＿Ｄ２は式（４）によって表される。
【００９５】
また、式（２），（５）に従って補間後データを生成するフィルタ１５−２の構成については、図２に示す構成に代えて、図１０に示す構成を採ることが可能である。図１０において、フィルタ１５−２は、遅延器３１−３と、乗算器３２−４，３２−５と、加算器３３−２とを有する。乗算器３２−４，３２−５の各々は、タップＴＡ１，ＴＡ２の各々に接続される。
【００９６】
振分部１３Ａから出力される補間前データのうち入力系統ＩＮ２のアナログ信号から生成された補間前データが遅延素子３１−３に入力される。補間前データは、遅延素子３１−３で１単位時間だけ遅延された後、乗算器３２−４に入力される。
【００９７】
よって、乗算器３２−５は、遅延が０（ゼロ）の補間前データに係数ａ＋ｂ＋ｃを乗算し、係数乗算後の補間前データを加算器３３−２へ出力する。乗算器３２−４は、１単位時間だけ遅延された補間前データに係数ａ＋ｂを乗算し、係数乗算後の補間前データを加算器３３−２へ出力する。
【００９８】
加算器３３−２は、乗算器３２−４，３２−５の各々から出力された係数乗算後の補間前データをすべて加算することにより補間後データを得る。
【００９９】
よって、比較例１と同様に、加算器３３−２で得られる補間後データＯＵＴ２＿Ｄ１は式（２）によって表され、加算器３３−２で得られる補間後データＯＵＴ２＿Ｄ２は式（５）によって表される。
【０１００】
また、式（３），（６）に従って補間後データを生成するフィルタ１５−３の構成については、図２に示す構成に代えて、図１１に示す構成を採ることが可能である。図１１において、フィルタ１５−３は、遅延器３１−４と、乗算器３２−６，３２−７と、加算器３３−３とを有する。乗算器３２−６，３２−７の各々は、タップＴＡ１，ＴＡ２の各々に接続される。
【０１０１】
振分部１３Ａから出力される補間前データのうち入力系統ＩＮ３のアナログ信号から生成された補間前データが遅延素子３１−４に入力される。補間前データは、遅延素子３１−４で１単位時間だけ遅延された後、乗算器３２−６に入力される。
【０１０２】
よって、乗算器３２−７は、遅延が０（ゼロ）の補間前データに係数ａ＋ｂを乗算し、係数乗算後の補間前データを加算器３３−３へ出力する。乗算器３２−６は、１単位時間だけ遅延された補間前データに係数ａ＋ｂ＋ｃを乗算し、係数乗算後の補間前データを加算器３３−３へ出力する。
【０１０３】
加算器３３−３は、乗算器３２−６，３２−７の各々から出力された係数乗算後の補間前データをすべて加算することにより補間後データを得る。
【０１０４】
よって、比較例１と同様に、加算器３３−３で得られる補間後データＯＵＴ３＿Ｄ１は式（３）によって表され、加算器３３−３で得られる補間後データＯＵＴ３＿Ｄ２は式（６）によって表される。
【０１０５】
ここで、比較例１によれば、フィルタ１５−１，１５−２，１５−３の各々が図２に示す構成を採るため、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数は、「５×３＝１５個」となる。これに対し、実施例１によれば、フィルタ１５−１は図９に示す構成を採り、フィルタ１５−２は図１０に示す構成を採り、フィルタ１５−３は図１１に示す構成を採るため、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数は「３＋２＋２＝７個」となる。よって、式（１）〜（６）に従って補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ１＿Ｄ２，ＯＵＴ２＿Ｄ２，ＯＵＴ３＿Ｄ２を生成するフィルタ１５−１，１５−２，１５−３の各々が図２に示す構成（比較例１）に代えて図９，１０，１１に示す構成（実施例１）を採ることにより、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数を１５個から７個に削減することができる。よって、実施例１によれば、Ａ／Ｄ変換処理装置１の回路規模を削減することができる。
【０１０６】
＜Ａ／Ｄ変換処理装置の動作＞
図１２Ａ〜１６Ｃは、実施例１のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【０１０７】
＜比較例１が４タップの構成を採る場合＞
入力系統ＩＮ１，ＩＮ２，ＩＮ３の３つの入力系統を有するＡ／Ｄ変換処理装置１（図１）において、フィルタ１５−１，１５−２，１５−３の各々が比較例１（図２）に倣ってタップＴＡ１〜ＴＡ４の４タップの構成を採る場合には、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数は「４×３＝１２個」となる。ここでは、タップＴＡ１，ＴＡ４の係数をａ、タップＴＡ２，ＴＡ３の係数をｂとする。
【０１０８】
これに対し、比較例１に倣った４タップのフィルタと同一の機能を有するフィルタを図９〜１１に倣って構成し、図１２Ａに示すように、時刻ｔ２〜ｔ５の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１の各々は、式（２５），（２６），（２７）によって表される。よって、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数は「２＋２＋２＝６個」となる。
OUT1_D1 = IN1_D1×a ＋ IN1_D2×(a+2b)  …（２５）
OUT2_D1 = IN2_D1×(a+b) ＋ IN2_D2×(a+b)  …（２６）
OUT3_D1 = IN3_D1×(a+2b) ＋ IN3_D2×a  …（２７）
【０１０９】
また、比較例１に倣った４タップのフィルタと同一の機能を有するフィルタを図９〜１１に倣って構成し、図１２Ｂに示すように、時刻ｔ３〜ｔ６の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１の各々は、式（２８），（２９），（３０）によって表される。よって、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数は「２＋２＋２＝６個」となる。
OUT1_D1 = IN1_D2×(a+2b) ＋ IN1_D3×a  …（２８）
OUT2_D1 = IN2_D1×a ＋ IN2_D2×(a+2b)  …（２９）
OUT3_D1 = IN3_D1×(a+b) ＋ IN3_D2×(a+b)  …（３０）
【０１１０】
また、比較例１に倣った４タップのフィルタと同一の機能を有するフィルタを図９〜１１に倣って構成し、図１２Ｃに示すように、時刻ｔ４〜ｔ７の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１の各々は、式（３１），（３２），（３３）によって表される。よって、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数は「２＋２＋２＝６個」となる。
OUT1_D1 = IN1_D2×(a+b) ＋ IN1_D3×(a+b)  …（３１）
OUT2_D1 = IN2_D2×(a+2b) ＋ IN2_D3×a  …（３２）
OUT3_D1 = IN3_D1×a ＋ IN3_D2×(a+2b)  …（３３）
【０１１１】
つまり、実施例１によれば、図１２Ａ〜１２Ｃの何れの場合でも、比較例１のフィルタが４タップで構成される場合に比べ、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数を１２個から６個に削減することができる。
【０１１２】
＜比較例１が５タップの構成を採る場合＞
入力系統ＩＮ１，ＩＮ２，ＩＮ３の３つの入力系統を有するＡ／Ｄ変換処理装置１（図１）において、フィルタ１５−１，１５−２，１５−３の各々が比較例１（図２）に倣ってタップＴＡ１〜ＴＡ５の５タップの構成を採る場合には、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数は「５×３＝１５個」となる。ここでは、タップＴＡ１，ＴＡ５の係数をａ、タップＴＡ２，ＴＡ４の係数をｂ、タップＴＡ３の係数をｃとする。
【０１１３】
これに対し、比較例１に倣った５タップのフィルタと同一の機能を有するフィルタを図９〜１１に倣って構成し、図１３Ａに示すように、時刻ｔ２〜ｔ６の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１の各々は、式（３４），（３５），（３６）によって表される。よって、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数は「３＋２＋２＝７個」となる。
OUT1_D1 = IN1_D1×a ＋ IN1_D2×(2b+c) + IN1_D3×a  …（３４）
OUT2_D1 = IN2_D1×(a+b) ＋ IN2_D2×(a+b+c)  …（３５）
OUT3_D1 = IN3_D1×(a+b+c) ＋ IN3_D2×(a+b)  …（３６）
【０１１４】
また、比較例１に倣った５タップのフィルタと同一の機能を有するフィルタを図９〜１１に倣って構成し、図１３Ｂに示すように、時刻ｔ３〜ｔ７の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１の各々は、式（３７），（３８），（３９）によって表される。よって、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数は「２＋３＋２＝７個」となる。
OUT1_D1 = IN1_D2×(a+b+c) ＋ IN1_D3×(a+b)  …（３７）
OUT2_D1 = IN2_D1×a ＋ IN2_D2×(2b+c) + IN2_D3×a  …（３８）
OUT3_D1 = IN3_D1×(a+b) ＋ IN3_D2×(a+b+c)  …（３９）
【０１１５】
また、比較例１に倣った５タップのフィルタと同一の機能を有するフィルタを図９〜１１に倣って構成し、図１３Ｃに示すように、時刻ｔ４〜ｔ８の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１の各々は、式（４０），（４１），（４２）によって表される。よって、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数は「２＋２＋３＝７個」となる。
OUT1_D1 = IN1_D2×(a+b) ＋ IN1_D3×(a+b+c)  …（４０）
OUT2_D1 = IN2_D2×(a+b+c) ＋ IN2_D3×(a+b)  …（４１）
OUT3_D1 = IN3_D1×a ＋ IN3_D2×(2b+c) + IN3_D3×a  …（４２）
【０１１６】
つまり、実施例１によれば、図１３Ａ〜１３Ｃの何れの場合でも、比較例１のフィルタが５タップで構成される場合に比べ、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数を１５個から７個に削減することができる。
【０１１７】
＜比較例１が６タップの構成を採る場合＞
入力系統ＩＮ１，ＩＮ２，ＩＮ３の３つの入力系統を有するＡ／Ｄ変換処理装置１（図１）において、フィルタ１５−１，１５−２，１５−３の各々が比較例１（図２）に倣ってタップＴＡ１〜ＴＡ６の６タップの構成を採る場合には、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数は「６×３＝１８個」となる。ここでは、タップＴＡ１，ＴＡ６の係数をａ、タップＴＡ２，ＴＡ５の係数をｂ、タップＴＡ３，ＴＡ４の係数をｃとする。
【０１１８】
これに対し、比較例１に倣った６タップのフィルタと同一の機能を有するフィルタを図９〜１１に倣って構成し、図１４Ａに示すように、時刻ｔ２〜ｔ７の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１の各々は、式（４３），（４４），（４５）によって表される。よって、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数は「３＋３＋２＝８個」となる。
OUT1_D1 = IN1_D1×a ＋ IN1_D2×(b+2c) + IN1_D3×(a+b)  …（４３）
OUT2_D1 = IN2_D1×(a+b) ＋ IN2_D2×(b+2c) + IN2_D3×a  …（４４）
OUT3_D1 = IN3_D1×(a+b+c) ＋ IN3_D2×(a+b+c)  …（４５）
【０１１９】
また、比較例１に倣った６タップのフィルタと同一の機能を有するフィルタを図９〜１１に倣って構成し、図１４Ｂに示すように、時刻ｔ３〜ｔ８の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１の各々は、式（４６），（４７），（４８）によって表される。よって、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数は「２＋３＋３＝８個」となる。
OUT1_D1 = IN1_D2×(a+b+c) ＋ IN1_D3×(a+b+c)  …（４６）
OUT2_D1 = IN2_D1×a ＋ IN2_D2×(b+2c) + IN2_D3×(a+b)  …（４７）
OUT3_D1 = IN3_D1×(a+b) ＋ IN3_D2×(b+2c) + IN3_D3×a  …（４８）
【０１２０】
また、比較例１に倣った６タップのフィルタと同一の機能を有するフィルタを図９〜１１に倣って構成し、図１４Ｃに示すように、時刻ｔ４〜ｔ９の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１の各々は、式（４９），（５０），（５１）によって表される。よって、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数は「３＋２＋３＝８個」となる。
OUT1_D1 = IN1_D2×(a+b) ＋ IN1_D3×(b+2c) + IN1_D4×a  …（４９）
OUT2_D1 = IN2_D2×(a+b+c) ＋ IN2_D3×(a+b+c)  …（５０）
OUT3_D1 = IN3_D1×a ＋ IN3_D2×(b+2c) + IN3_D3×(a+b)  …（５１）
【０１２１】
つまり、実施例１によれば、図１４Ａ〜１４Ｃの何れの場合でも、比較例１のフィルタが６タップで構成される場合に比べ、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数を１８個から８個に削減することができる。
【０１２２】
＜比較例１が７タップの構成を採る場合＞
入力系統ＩＮ１，ＩＮ２，ＩＮ３の３つの入力系統を有するＡ／Ｄ変換処理装置１（図１）において、フィルタ１５−１，１５−２，１５−３の各々が比較例１（図２）に倣ってタップＴＡ１〜ＴＡ７の７タップの構成を採る場合には、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数は「７×３＝２１個」となる。ここでは、タップＴＡ１，ＴＡ７の係数をａ、タップＴＡ２，ＴＡ６の係数をｂ、タップＴＡ３，ＴＡ５の係数をｃ、タップＴＡ４の係数をｄとする。
【０１２３】
これに対し、比較例１に倣った７タップのフィルタと同一の機能を有するフィルタを図９〜１１に倣って構成し、図１５Ａに示すように、時刻ｔ２〜ｔ８の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１の各々は、式（５２），（５３），（５４）によって表される。よって、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数は「３＋３＋３＝９個」となる。
OUT1_D1 = IN1_D1×a ＋ IN1_D2×(b+c+d) + IN1_D3×(a+b+c)  …（５２）
OUT2_D1 = IN2_D1×(a+b) ＋ IN2_D2×(2c+d) + IN2_D3×(a+b)  …（５３）
OUT3_D1 = IN3_D1×(a+b+c) ＋ IN3_D2×(b+c+d) + IN3_D3×a  …（５４）
【０１２４】
また、比較例１に倣った７タップのフィルタと同一の機能を有するフィルタを図９〜１１に倣って構成し、図１５Ｂに示すように、時刻ｔ３〜ｔ９の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１の各々は、式（５５），（５６），（５７）によって表される。よって、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数は「３＋３＋３＝９個」となる。
OUT1_D1 = IN1_D2×(a+b+c) ＋ IN1_D3×(b+c+d) + IN1_D4×a  …（５５）
OUT2_D1 = IN2_D1×a ＋ IN2_D2×(b+c+d) + IN2_D3×(a+b+c)  …（５６）
OUT3_D1 = IN3_D1×(a+b) ＋ IN3_D2×(2c+d) + IN3_D3×(a+b)  …（５７）
【０１２５】
また、比較例１に倣った７タップのフィルタと同一の機能を有するフィルタを図９〜１１に倣って構成し、図１５Ｃに示すように、時刻ｔ４〜ｔ９の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１の各々は、式（５８），（５９），（６０）によって表される。よって、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数は「３＋３＋３＝９個」となる。
OUT1_D1 = IN1_D2×(a+b) ＋ IN1_D3×(2c+d) + IN1_D4×(a+b)  …（５８）
OUT2_D1 = IN2_D2×(a+b+c) ＋ IN2_D3×(b+c+d) + IN2_D4×a  …（５９）
OUT3_D1 = IN3_D1×a ＋ IN3_D2×(b+c+d) + IN3_D3×(a+b+c)  …（６０）
【０１２６】
つまり、実施例１によれば、図１５Ａ〜１５Ｃの何れの場合でも、比較例１のフィルタが７タップで構成される場合に比べ、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数を２１個から９個に削減することができる。
【０１２７】
＜比較例１が８タップの構成を採る場合＞
入力系統ＩＮ１，ＩＮ２，ＩＮ３の３つの入力系統を有するＡ／Ｄ変換処理装置１（図１）において、フィルタ１５−１，１５−２，１５−３の各々が比較例１（図２）に倣ってタップＴＡ１〜ＴＡ８の８タップの構成を採る場合には、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数は「８×３＝２４個」となる。ここでは、タップＴＡ１，ＴＡ８の係数をａ、タップＴＡ２，ＴＡ７の係数をｂ、タップＴＡ３，ＴＡ６の係数をｃ、タップＴＡ４，ＴＡ５の係数をｄとする。
【０１２８】
これに対し、比較例１に倣った８タップのフィルタと同一の機能を有するフィルタを図９〜１１に倣って構成し、図１６Ａに示すように、時刻ｔ２〜ｔ９の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１の各々は、式（６１），（６２），（６３）によって表される。よって、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数は「４＋３＋３＝１０個」となる。
OUT1_D1 = IN1_D1×a ＋ IN1_D2×(b+c+d) + IN1_D3×(b+c+d) + IN1_D4×a  …（６１）
OUT2_D1 = IN2_D1×(a+b) ＋ IN2_D2×(c+2d) + IN2_D3×(a+b+c)  …（６２）
OUT3_D1 = IN3_D1×(a+b+c) ＋ IN3_D2×(c+2d) + IN3_D3×(a+b)  …（６３）
【０１２９】
また、比較例１に倣った８タップのフィルタと同一の機能を有するフィルタを図９〜１１に倣って構成し、図１６Ｂに示すように、時刻ｔ３〜ｔ１０の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１の各々は、式（６４），（６５），（６６）によって表される。よって、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数は「３＋４＋３＝１０個」となる。
OUT1_D1 = IN1_D2×(a+b+c) ＋ IN1_D3×(c+2d) + IN1_D4×(a+b)  …（６４）
OUT2_D1 = IN2_D1×a ＋ IN2_D2×(b+c+d) + IN2_D3×(b+c+d) + IN2_D4×a  …（６５）
OUT3_D1 = IN3_D1×(a+b) ＋ IN3_D2×(c+2d) + IN3_D3×(a+b+c)  …（６６）
【０１３０】
また、比較例１に倣った８タップのフィルタと同一の機能を有するフィルタを図９〜１１に倣って構成し、図１６Ｃに示すように、時刻ｔ４〜ｔ１１の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１の各々は、式（６７），（６８），（６９）によって表される。よって、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数は「３＋３＋４＝１０個」となる。
OUT1_D1 = IN1_D2×(a+b) ＋ IN1_D3×(c+2d) + IN1_D4×(a+b+c)  …（６７）
OUT2_D1 = IN2_D2×(a+b+c) ＋ IN2_D3×(c+2d) + IN2_D4×(a+b)  …（６８）
OUT3_D1 = IN3_D1×a ＋ IN3_D2×(b+c+d) + IN3_D3×(b+c+d) + IN3_D4×a  …（６９）
【０１３１】
つまり、実施例１によれば、図１６Ａ〜１６Ｃの何れの場合でも、比較例１のフィルタが８タップで構成される場合に比べ、フィルタ１５−１，１５−２，１５−３の３つのフィルタが有する乗算器の合計数を２４個から１０個に削減することができる。
【０１３２】
以上のように、実施例１では、比較例１のフィルタが４タップで構成される場合に比べ、フィルタ１５−１〜１５−３の３つのフィルタが有する乗算器の合計数を１２個から６個に削減することができた。また、実施例１では、比較例１のフィルタが５タップで構成される場合に比べ、フィルタ１５−１〜１５−３の３つのフィルタが有する乗算器の合計数を１５個から７個に削減することができた。また、実施例１では、比較例１のフィルタが６タップで構成される場合に比べ、フィルタ１５−１〜１５−３の３つのフィルタが有する乗算器の合計数を１８個から８個に削減することができた。また、実施例１では、比較例１のフィルタが７タップで構成される場合に比べ、フィルタ１５−１〜１５−３の３つのフィルタが有する乗算器の合計数を２１個から９個に削減することができた。また、実施例１では、比較例１のフィルタが８タップで構成される場合に比べ、フィルタ１５−１〜１５−３の３つのフィルタが有する乗算器の合計数を２４個から１０個に削減することができた。よって、実施例１のＡ／Ｄ変換処理装置１が有するフィルタの数（つまり、実施例１のＡ／Ｄ変換処理装置１が有する入力系統の数）を「α」個、比較例１のＡ／Ｄ変換処理装置１が有する各フィルタおけるタップ数を「ｎ」個とした場合、実施例１のフィルタ１５−１〜１５−３の３つのフィルタが有する乗算器の合計数は「α＋ｎ−１」個と表すことができる。
【０１３３】
また、上記では、比較例１におけるＡ／Ｄ変換処理装置１が４タップ、５タップ、６タップ、７タップ、または、８タップの構成を採る場合を一例に挙げて説明した。比較例１におけるＡ／Ｄ変換処理装置１が採るタップ数は、比較例１におけるフィルタ１５−１，１５−２，１５−３の各々でのフィルタリングによる補間処理に必要とされる精度に基づいて決定される。
【０１３４】
［実施例２］
＜フィルタの構成＞
実施例２では、フィルタ１６−１（図４）は、図２に示す構成に代えて、図１７に示す構成を採り、フィルタ１６−２（図４）は、図２に示す構成に代えて、実施例１と同様に、図１０に示す構成を採る。また、実施例２では、フィルタ１６−３（図４）は、図２に示す構成に代えて、実施例１と同様に、図１１に示す構成を採り、フィルタ１６−４（図４）は、図２に示す構成に代えて、図１８に示す構成を採る。図１７及び図１８は、実施例２のフィルタの構成例を示す図である。
【０１３５】
すなわち、比較例２における式（７）〜（１４）のそれぞれでは、補間後データの生成にあたり、乗算が２回行われている。
【０１３６】
よって、式（７），（１１）に従って補間後データを生成するフィルタ１６−１の構成については、図２に示す構成に代えて、図１７に示す構成を採ることが可能である。図１７において、フィルタ１６−１は、遅延器３１−５と、乗算器３２−８，３２−９と、加算器３３−５とを有する。乗算器３２−８，３２−９の各々は、タップＴＡ１，ＴＡ２の各々に接続される。
【０１３７】
振分部１３Ｂから出力される補間前データのうち入力系統ＩＮ１のアナログ信号から生成された補間前データが遅延素子３１−５に入力される。補間前データは、遅延素子３１−５で１単位時間だけ遅延された後、乗算器３２−８に入力される。
【０１３８】
よって、乗算器３２−９は、遅延が０（ゼロ）の補間前データに係数ａ＋２ｂ＋ｃを乗算し、係数乗算後の補間前データを加算器３３−５へ出力する。乗算器３２−８は、１単位時間だけ遅延された補間前データに係数ａを乗算し、係数乗算後の補間前データを加算器３３−５へ出力する。
【０１３９】
加算器３３−５は、乗算器３２−８，３２−９の各々から出力された係数乗算後の補間前データをすべて加算することにより補間後データを得る。
【０１４０】
よって、比較例２と同様に、加算器３３−５で得られる補間後データＯＵＴ１＿Ｄ１は式（７）によって表され、加算器３３−５で得られる補間後データＯＵＴ１＿Ｄ２は式（１１）によって表される。
【０１４１】
また、式（８），（１２）に従って補間後データを生成するフィルタ１６−２の構成については、図２に示す構成に代えて、図１０に示す構成を採ることが可能である。図１０において、フィルタ１６−２は、遅延器３１−３と、乗算器３２−４，３２−５と、加算器３３−２とを有する。乗算器３２−４，３２−５の各々は、タップＴＡ１，ＴＡ２の各々に接続される。
【０１４２】
振分部１３Ｂから出力される補間前データのうち入力系統ＩＮ２のアナログ信号から生成された補間前データが遅延素子３１−３に入力される。補間前データは、遅延素子３１−３で１単位時間だけ遅延された後、乗算器３２−４に入力される。
【０１４３】
よって、乗算器３２−５は、遅延が０（ゼロ）の補間前データに係数ａ＋ｂ＋ｃを乗算し、係数乗算後の補間前データを加算器３３−２へ出力する。乗算器３２−４は、１単位時間だけ遅延された補間前データに係数ａ＋ｂを乗算し、係数乗算後の補間前データを加算器３３−２へ出力する。
【０１４４】
加算器３３−２は、乗算器３２−４，３２−５の各々から出力された係数乗算後の補間前データをすべて加算することにより補間後データを得る。
【０１４５】
よって、比較例２と同様に、加算器３３−２で得られる補間後データＯＵＴ２＿Ｄ１は式（８）によって表され、加算器３３−２で得られる補間後データＯＵＴ２＿Ｄ２は式（１２）によって表される。
【０１４６】
また、式（９），（１３）に従って補間後データを生成するフィルタ１６−３の構成については、図２に示す構成に代えて、図１１に示す構成を採ることが可能である。図１１において、フィルタ１６−３は、遅延器３１−４と、乗算器３２−６，３２−７と、加算器３３−３とを有する。乗算器３２−６，３２−７の各々は、タップＴＡ１，ＴＡ２の各々に接続される。
【０１４７】
振分部１３Ｂから出力される補間前データのうち入力系統ＩＮ３のアナログ信号から生成された補間前データが遅延素子３１−４に入力される。補間前データは、遅延素子３１−４で１単位時間だけ遅延された後、乗算器３２−６に入力される。
【０１４８】
よって、乗算器３２−７は、遅延が０（ゼロ）の補間前データに係数ａ＋ｂを乗算し、係数乗算後の補間前データを加算器３３−３へ出力する。乗算器３２−６は、１単位時間だけ遅延された補間前データに係数ａ＋ｂ＋ｃを乗算し、係数乗算後の補間前データを加算器３３−３へ出力する。
【０１４９】
加算器３３−３は、乗算器３２−６，３２−７の各々から出力された係数乗算後の補間前データをすべて加算することにより補間後データを得る。
【０１５０】
よって、比較例２と同様に、加算器３３−３で得られる補間後データＯＵＴ３＿Ｄ１は式（９）によって表され、加算器３３−３で得られる補間後データＯＵＴ３＿Ｄ２は式（１３）によって表される。
【０１５１】
また、式（１０），（１４）に従って補間後データを生成するフィルタ１６−４の構成については、図２に示す構成に代えて、図１８に示す構成を採ることが可能である。図１８において、フィルタ１６−４は、遅延器３１−６と、乗算器３２−１０，３２−１１と、加算器３３−４とを有する。乗算器３２−１０，３２−１１の各々は、タップＴＡ１，ＴＡ２の各々に接続される。
【０１５２】
振分部１３Ｂから出力される補間前データのうち入力系統ＩＮ４のアナログ信号から生成された補間前データが遅延素子３１−６に入力される。補間前データは、遅延素子３１−６で１単位時間だけ遅延された後、乗算器３２−１０に入力される。
【０１５３】
よって、乗算器３２−１１は、遅延が０（ゼロ）の補間前データに係数ａを乗算し、係数乗算後の補間前データを加算器３３−４へ出力する。乗算器３２−１０は、１単位時間だけ遅延された補間前データに係数ａ＋２ｂ＋ｃを乗算し、係数乗算後の補間前データを加算器３３−４へ出力する。
【０１５４】
加算器３３−４は、乗算器３２−１０，３２−１１の各々から出力された係数乗算後の補間前データをすべて加算することにより補間後データを得る。
【０１５５】
よって、比較例２と同様に、加算器３３−４で得られる補間後データＯＵＴ４＿Ｄ１は式（１０）によって表され、加算器３３−４で得られる補間後データＯＵＴ４＿Ｄ２は式（１４）によって表される。
【０１５６】
ここで、比較例２によれば、フィルタ１６−１〜１６−４の各々が図２に示す構成を採るため、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は、「５×４＝２０個」となる。これに対し、実施例２によれば、フィルタ１６−１は図１７に示す構成を採り、フィルタ１６−２は図１０に示す構成を採り、フィルタ１６−３は図１１に示す構成を採り、フィルタ１６−４は図１８に示す構成を採る。このため、実施例２では、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「２＋２＋２＋２＝８個」となる。よって、式（７）〜（１４）に従って補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ１＿Ｄ２，ＯＵＴ２＿Ｄ２，ＯＵＴ３＿Ｄ２，ＯＵＴ４＿Ｄ２を生成するフィルタ１６−１〜１６−４の各々が図２に示す構成（比較例２）に代えて図１７，１０，１１，１８に示す構成（実施例２）を採ることにより、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数を２０個から８個に削減することができる。よって、実施例２によれば、Ａ／Ｄ変換処理装置２の回路規模を削減することができる。
【０１５７】
＜Ａ／Ｄ変換処理装置の動作＞
図１９Ａ〜２３Ｄは、実施例２のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【０１５８】
＜比較例２が５タップの構成を採る場合＞
入力系統ＩＮ１〜ＩＮ４の４つの入力系統を有するＡ／Ｄ変換処理装置２（図４）において、フィルタ１６−１〜１６−４の各々が比較例２（図２）に倣ってタップＴＡ１〜ＴＡ５の５タップの構成を採る場合には、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「５×４＝２０個」となる。ここでは、タップＴＡ１，ＴＡ５の係数をａ、タップＴＡ２，ＴＡ４の係数をｂ、タップＴＡ３の係数をｃとする。
【０１５９】
これに対し、比較例２に倣った５タップのフィルタと同一の機能を有するフィルタを図１７，１０，１１，１８に倣って構成し、図１９Ａに示すように、時刻ｔ３〜ｔ７の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１の各々は、式（７０）〜（７３）によって表される。よって、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「２＋２＋２＋２＝８個」となる。
OUT1_D1 = IN1_D1×a ＋ IN1_D2×(a+2b+c)  …（７０）
OUT2_D1 = IN2_D1×(a+b) ＋ IN2_D2×(a+b+c)  …（７１）
OUT3_D1 = IN3_D1×(a+b+c) ＋ IN3_D2×(a+b)  …（７２）
OUT4_D1 = IN4_D1×(a+2b+c) ＋ IN4_D2×a  …（７３）
【０１６０】
また、比較例２に倣った５タップのフィルタと同一の機能を有するフィルタを図１７，１０，１１，１８に倣って構成し、図１９Ｂに示すように、時刻ｔ４〜ｔ８の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１の各々は、式（７４）〜（７７）によって表される。よって、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「２＋２＋２＋２＝８個」となる。
OUT1_D1 = IN1_D2×(a+2b+c) ＋ IN1_D3×a  …（７４）
OUT2_D1 = IN2_D1×a ＋ IN2_D2×(a+2b+c)  …（７５）
OUT3_D1 = IN3_D1×(a+b) ＋ IN3_D2×(a+b+c)  …（７６）
OUT4_D1 = IN4_D1×(a+b+c) ＋ IN4_D2×(a+b)  …（７７）
【０１６１】
また、比較例２に倣った５タップのフィルタと同一の機能を有するフィルタを図１７，１０，１１，１８に倣って構成し、図１９Ｃに示すように、時刻ｔ５〜ｔ９の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１の各々は、式（７８）〜（８１）によって表される。よって、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「２＋２＋２＋２＝８個」となる。
OUT1_D1 = IN1_D2×(a+b+c) ＋ IN1_D3×(a+b)  …（７８）
OUT2_D1 = IN2_D2×(a+2b+c) ＋ IN2_D3×a  …（７９）
OUT3_D1 = IN3_D1×a ＋ IN3_D2×(a+2b+c)  …（８０）
OUT4_D1 = IN4_D1×(a+b) ＋ IN4_D2×(a+b+c)  …（８１）
【０１６２】
また、比較例２に倣った５タップのフィルタと同一の機能を有するフィルタを図１７，１０，１１，１８に倣って構成し、図１９Ｄに示すように、時刻ｔ６〜ｔ１０の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１の各々は、式（８２）〜（８５）によって表される。よって、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「２＋２＋２＋２＝８個」となる。
OUT1_D1 = IN1_D2×(a+b) ＋ IN1_D3×(a+b+c)  …（８２）
OUT2_D1 = IN2_D2×(a+b+c) ＋ IN2_D3×(a+b)  …（８３）
OUT3_D1 = IN3_D2×(a+2b+c) ＋ IN3_D3×a  …（８４）
OUT4_D1 = IN4_D1×a ＋ IN4_D2×(a+2b+c)  …（８５）
【０１６３】
つまり、実施例２によれば、図１９Ａ〜１９Ｄの何れの場合でも、比較例２のフィルタが５タップで構成される場合に比べ、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数を２０個から８個に削減することができる。
【０１６４】
＜比較例２が６タップの構成を採る場合＞
入力系統ＩＮ１〜ＩＮ４の４つの入力系統を有するＡ／Ｄ変換処理装置２（図４）において、フィルタ１６−１〜１６−４の各々が比較例２（図２）に倣ってタップＴＡ１〜ＴＡ６の６タップの構成を採る場合には、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「６×４＝２４個」となる。ここでは、タップＴＡ１，ＴＡ６の係数をａ、タップＴＡ２，ＴＡ５の係数をｂ、タップＴＡ３，ＴＡ４の係数をｃとする。
【０１６５】
これに対し、比較例２に倣った６タップのフィルタと同一の機能を有するフィルタを図１７，１０，１１，１８に倣って構成し、図２０Ａに示すように、時刻ｔ３〜ｔ８の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１の各々は、式（８６）〜（８９）によって表される。よって、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「３＋２＋２＋２＝９個」となる。
OUT1_D1 = IN1_D1×a ＋ IN1_D2×(2b+2c) + IN1_D3×a  …（８６）
OUT2_D1 = IN2_D1×(a+b) ＋ IN2_D2×(a+b+2c)  …（８７）
OUT3_D1 = IN3_D1×(a+b+c) ＋ IN3_D2×(a+b+c)  …（８８）
OUT4_D1 = IN4_D1×(a+b+2c) ＋ IN4_D2×(a+b)  …（８９）
【０１６６】
また、比較例２に倣った６タップのフィルタと同一の機能を有するフィルタを図１７，１０，１１，１８に倣って構成し、図２０Ｂに示すように、時刻ｔ４〜ｔ９の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１の各々は、式（９０）〜（９３）によって表される。よって、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「２＋３＋２＋２＝９個」となる。
OUT1_D1 = IN1_D2×(a+b+2c) ＋ IN1_D3×(a+b)  …（９０）
OUT2_D1 = IN2_D1×a ＋ IN2_D2×(2b+2c) + IN2_D3×a  …（９１）
OUT3_D1 = IN3_D1×(a+b) ＋ IN3_D2×(a+b+2c)  …（９２）
OUT4_D1 = IN4_D1×(a+b+c) ＋ IN4_D2×(a+b+c)  …（９３）
【０１６７】
また、比較例２に倣った６タップのフィルタと同一の機能を有するフィルタを図１７，１０，１１，１８に倣って構成し、図２０Ｃに示すように、時刻ｔ５〜ｔ１０の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１の各々は、式（９４）〜（９７）によって表される。よって、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「２＋２＋３＋２＝９個」となる。
OUT1_D1 = IN1_D2×(a+b+c) ＋ IN1_D3×(a+b+c)  …（９４）
OUT2_D1 = IN2_D2×(a+b+2c) ＋ IN2_D3×(a+b)  …（９５）
OUT3_D1 = IN3_D1×a ＋ IN3_D2×(2b+2c) + IN3_D3×a  …（９６）
OUT4_D1 = IN4_D1×(a+b) ＋ IN4_D2×(a+b+2c)  …（９７）
【０１６８】
また、比較例２に倣った６タップのフィルタと同一の機能を有するフィルタを図１７，１０，１１，１８に倣って構成し、図２０Ｄに示すように、時刻ｔ６〜ｔ１１の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１の各々は、式（９８）〜（１０１）によって表される。よって、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「２＋２＋２＋３＝９個」となる。
OUT1_D1 = IN1_D2×(a+b) ＋ IN1_D3×(a+b+2c)  …（９８）
OUT2_D1 = IN2_D2×(a+b+c) ＋ IN2_D3×(a+b+c)  …（９９）
OUT3_D1 = IN3_D2×(a+b+2c) ＋ IN3_D3×(a+b)  …（１００）
OUT4_D1 = IN4_D1×a ＋ IN4_D2×(2b+2c) + IN4_D3×a  …（１０１）
【０１６９】
つまり、実施例２によれば、図２０Ａ〜２０Ｄの何れの場合でも、比較例２のフィルタが６タップで構成される場合に比べ、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数を２４個から９個に削減することができる。
【０１７０】
＜比較例２が７タップの構成を採る場合＞
入力系統ＩＮ１〜ＩＮ４の４つの入力系統を有するＡ／Ｄ変換処理装置２（図４）において、フィルタ１６−１〜１６−４の各々が比較例２（図２）に倣ってタップＴＡ１〜ＴＡ７の７タップの構成を採る場合には、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「７×４＝２８個」となる。ここでは、タップＴＡ１，ＴＡ７の係数をａ、タップＴＡ２，ＴＡ６の係数をｂ、タップＴＡ３，ＴＡ５の係数をｃ、タップＴＡ４の係数をｄとする。
【０１７１】
これに対し、比較例２に倣った７タップのフィルタと同一の機能を有するフィルタを図１７，１０，１１，１８に倣って構成し、図２１Ａに示すように、時刻ｔ３〜ｔ９の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１の各々は、式（１０２）〜（１０５）によって表される。よって、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「３＋３＋２＋２＝１０個」となる。
OUT1_D1 = IN1_D1×a ＋ IN1_D2×(b+2c+d) + IN1_D3×(a+b)  …（１０２）
OUT2_D1 = IN2_D1×(a+b) ＋ IN2_D2×(b+2c+d) + IN2_D3×a  …（１０３）
OUT3_D1 = IN3_D1×(a+b+c) ＋ IN3_D2×(a+b+c+d)  …（１０４）
OUT4_D1 = IN4_D1×(a+b+c+d) ＋ IN4_D2×(a+b+c)  …（１０５）
【０１７２】
また、比較例２に倣った７タップのフィルタと同一の機能を有するフィルタを図１７，１０，１１，１８に倣って構成し、図２１Ｂに示すように、時刻ｔ４〜ｔ１０の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１の各々は、式（１０６）〜（１０９）によって表される。よって、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「２＋３＋３＋２＝１０個」となる。
OUT1_D1 = IN1_D2×(a+b+c+d) ＋ IN1_D3×(a+b+c)  …（１０６）
OUT2_D1 = IN2_D1×a ＋ IN2_D2×(b+2c+d) + IN2_D3×(a+b)  …（１０７）
OUT3_D1 = IN3_D1×(a+b) ＋ IN3_D2×(b+2c+d) + IN3_D3×a  …（１０８）
OUT4_D1 = IN4_D1×(a+b+c) ＋ IN4_D2×(a+b+c+d)  …（１０９）
【０１７３】
また、比較例２に倣った７タップのフィルタと同一の機能を有するフィルタを図１７，１０，１１，１８に倣って構成し、図２１Ｃに示すように、時刻ｔ５〜ｔ１１の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１の各々は、式（１１０）〜（１１３）によって表される。よって、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「２＋２＋３＋３＝１０個」となる。
OUT1_D1 = IN1_D2×(a+b+c) ＋ IN1_D3×(a+b+c+d)  …（１１０）
OUT2_D1 = IN2_D2×(a+b+c+d) ＋ IN2_D3×(a+b+c)  …（１１１）
OUT3_D1 = IN3_D1×a ＋ IN3_D2×(b+2c+d) + IN3_D3×(a+b)  …（１１２）
OUT4_D1 = IN4_D1×(a+b) ＋ IN4_D2×(b+2c+d) + IN4_D3×a  …（１１３）
【０１７４】
また、比較例２に倣った７タップのフィルタと同一の機能を有するフィルタを図１７，１０，１１，１８に倣って構成し、図２１Ｄに示すように、時刻ｔ６〜ｔ１２の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１の各々は、式（１１４）〜（１１７）によって表される。よって、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「３＋２＋２＋３＝１０個」となる。
OUT1_D1 = IN1_D2×(a+b) ＋ IN1_D3×(b+2c+d) + IN1_D4×a  …（１１４）
OUT2_D1 = IN2_D2×(a+b+c) ＋ IN2_D3×(a+b+c+d)  …（１１５）
OUT3_D1 = IN3_D2×(a+b+c+d) ＋ IN3_D3×(a+b+c)  …（１１６）
OUT4_D1 = IN4_D1×a ＋ IN4_D2×(b+2c+d) + IN4_D3×(a+b)  …（１１７）
【０１７５】
つまり、実施例２によれば、図２１Ａ〜２１Ｄの何れの場合でも、比較例２のフィルタが７タップで構成される場合に比べ、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数を２８個から１０個に削減することができる。
【０１７６】
＜比較例２が８タップの構成を採る場合＞
入力系統ＩＮ１〜ＩＮ４の４つの入力系統を有するＡ／Ｄ変換処理装置２（図４）において、フィルタ１６−１〜１６−４の各々が比較例２（図２）に倣ってタップＴＡ１〜ＴＡ８の８タップの構成を採る場合には、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「８×４＝３２個」となる。ここでは、タップＴＡ１，ＴＡ８の係数をａ、タップＴＡ２，ＴＡ７の係数をｂ、タップＴＡ３，ＴＡ６の係数をｃ、タップＴＡ４，ＴＡ５の係数をｄとする。
【０１７７】
これに対し、比較例２に倣った８タップのフィルタと同一の機能を有するフィルタを図１７，１０，１１，１８に倣って構成し、図２２Ａに示すように、時刻ｔ３〜ｔ１０の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１の各々は、式（１１８）〜（１２１）によって表される。よって、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「３＋３＋３＋２＝１１個」となる。
OUT1_D1 = IN1_D1×a ＋ IN1_D2×(b+c+2d) + IN1_D3×(a+b+c)  …（１１８）
OUT2_D1 = IN2_D1×(a+b) ＋ IN2_D2×(2c+2d) + IN2_D3×(a+b)  …（１１９）
OUT3_D1 = IN3_D1×(a+b+c) ＋ IN3_D2×(b+c+2d) + IN3_D3×a  …（１２０）
OUT4_D1 = IN4_D1×(a+b+c+d) ＋ IN4_D2×(a+b+c+d)  …（１２１）
【０１７８】
また、比較例２に倣った８タップのフィルタと同一の機能を有するフィルタを図１７，１０，１１，１８に倣って構成し、図２２Ｂに示すように、時刻ｔ４〜ｔ１１の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１の各々は、式（１２２）〜（１２５）によって表される。よって、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「２＋３＋３＋３＝１１個」となる。
OUT1_D1 = IN1_D2×(a+b+c+d) ＋ IN1_D3×(a+b+c+d)  …（１２２）
OUT2_D1 = IN2_D1×a ＋ IN2_D2×(b+c+2d) + IN2_D3×(a+b+c)  …（１２３）
OUT3_D1 = IN3_D1×(a+b) ＋ IN3_D2×(2c+2d) + IN3_D3×(a+b)  …（１２４）
OUT4_D1 = IN4_D1×(a+b+c) ＋ IN4_D2×(b+c+2d) + IN4_D3×a  …（１２５）
【０１７９】
また、比較例２に倣った８タップのフィルタと同一の機能を有するフィルタを図１７，１０，１１，１８に倣って構成し、図２２Ｃに示すように、時刻ｔ５〜ｔ１２の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１の各々は、式（１２６）〜（１２９）によって表される。よって、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「３＋２＋３＋３＝１１個」となる。
OUT1_D1 = IN1_D2×(a+b+c) ＋ IN1_D3×(b+c+2d) + IN1_D4×a  …（１２６）
OUT2_D1 = IN2_D2×(a+b+c+d) ＋ IN2_D3×(a+b+c+d)  …（１２７）
OUT3_D1 = IN3_D1×a ＋ IN3_D2×(b+c+2d) + IN3_D3×(a+b+c)  …（１２８）
OUT4_D1 = IN4_D1×(a+b) ＋ IN4_D2×(2c+2d) + IN4_D3×(a+b)  …（１２９）
【０１８０】
また、比較例２に倣った８タップのフィルタと同一の機能を有するフィルタを図１７，１０，１１，１８に倣って構成し、図２２Ｄに示すように、時刻ｔ６〜ｔ１３の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１の各々は、式（１３０）〜（１３３）によって表される。よって、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「３＋３＋２＋３＝１１個」となる。
OUT1_D1 = IN1_D2×(a+b) ＋ IN1_D3×(2c+2d) + IN1_D4×(a+b)  …（１３０）
OUT2_D1 = IN2_D2×(a+b+c) ＋ IN2_D3×(b+c+2d) + IN2_D4×a  …（１３１）
OUT3_D1 = IN3_D2×(a+b+c+d) ＋ IN3_D3×(a+b+c+d)  …（１３２）
OUT4_D1 = IN4_D1×a ＋ IN4_D2×(b+c+2d) + IN4_D3×(a+b+c)  …（１３３）
【０１８１】
つまり、実施例２によれば、図２２Ａ〜２２Ｄの何れの場合でも、比較例２のフィルタが８タップで構成される場合に比べ、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数を３２個から１１個に削減することができる。
【０１８２】
＜比較例２が９タップの構成を採る場合＞
入力系統ＩＮ１〜ＩＮ４の４つの入力系統を有するＡ／Ｄ変換処理装置２（図４）において、フィルタ１６−１〜１６−４の各々が比較例２（図２）に倣ってタップＴＡ１〜ＴＡ９の９タップの構成を採る場合には、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「９×４＝３６個」となる。ここでは、タップＴＡ１，ＴＡ９の係数をａ、タップＴＡ２，ＴＡ８の係数をｂ、タップＴＡ３，ＴＡ７の係数をｃ、タップＴＡ４，ＴＡ６の係数をｄ、タップＴＡ５の係数をｅとする。
【０１８３】
これに対し、比較例２に倣った９タップのフィルタと同一の機能を有するフィルタを図１７，１０，１１，１８に倣って構成し、図２３Ａに示すように、時刻ｔ３〜ｔ１１の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１の各々は、式（１３４）〜（１３７）によって表される。よって、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「３＋３＋３＋３＝１２個」となる。
OUT1_D1 = IN1_D1×a ＋ IN1_D2×(b+c+d+e) + IN1_D3×(a+b+c+d)  …（１３４）
OUT2_D1 = IN2_D1×(a+b) ＋ IN2_D2×(c+2d+e) + IN2_D3×(a+b+c)  …（１３５）
OUT3_D1 = IN3_D1×(a+b+c) ＋ IN3_D2×(c+2d+e) + IN3_D3×(a+b)  …（１３６）
OUT4_D1 = IN4_D1×(a+b+c+d) ＋ IN4_D2×(b+c+d+e) + IN4_D3×a  …（１３７）
【０１８４】
また、比較例２に倣った９タップのフィルタと同一の機能を有するフィルタを図１７，１０，１１，１８に倣って構成し、図２３Ｂに示すように、時刻ｔ４〜ｔ１２の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１の各々は、式（１３８）〜（１４１）によって表される。よって、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「３＋３＋３＋３＝１２個」となる。
OUT1_D1 = IN1_D2×(a+b+c+d) ＋ IN1_D3×(b+c+d+e) + IN1_D4×a  …（１３８）
OUT2_D1 = IN2_D1×a ＋ IN2_D2×(b+c+d+e) + IN2_D3×(a+b+c+d)  …（１３９）
OUT3_D1 = IN3_D1×(a+b) ＋ IN3_D2×(c+2d+e) + IN3_D3×(a+b+c)  …（１４０）
OUT4_D1 = IN4_D1×(a+b+c) ＋ IN4_D2×(c+2d+e) + IN4_D3×(a+b)  …（１４１）
【０１８５】
また、比較例２に倣った９タップのフィルタと同一の機能を有するフィルタを図１７，１０，１１，１８に倣って構成し、図２３Ｃに示すように、時刻ｔ５〜ｔ１３の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１の各々は、式（１４２）〜（１４５）によって表される。よって、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「３＋３＋３＋３＝１２個」となる。
OUT1_D1 = IN1_D2×(a+b+c) ＋ IN1_D3×(c+2d+e) + IN1_D4×(a+b)  …（１４２）
OUT2_D1 = IN2_D2×(a+b+c+d) ＋ IN2_D3×(b+c+d+e) + IN2_D4×a  …（１４３）
OUT3_D1 = IN3_D1×a ＋ IN3_D2×(b+c+d+e) + IN3_D3×(a+b+c+d)  …（１４４）
OUT4_D1 = IN4_D1×(a+b) ＋ IN4_D2×(c+2d+e) + IN4_D3×(a+b+c)  …（１４５）
【０１８６】
また、比較例２に倣った９タップのフィルタと同一の機能を有するフィルタを図１７，１０，１１，１８に倣って構成し、図２３Ｄに示すように、時刻ｔ６〜ｔ１４の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１の各々は、式（１４６）〜（１４９）によって表される。よって、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「３＋３＋３＋３＝１２個」となる。
OUT1_D1 = IN1_D2×(a+b) ＋ IN1_D3×(c+2d+e) + IN1_D4×(a+b+c)  …（１４６）
OUT2_D1 = IN2_D2×(a+b+c) ＋ IN2_D3×(c+2d+e) + IN2_D4×(a+b)  …（１４７）
OUT3_D1 = IN3_D2×(a+b+c+d) ＋ IN3_D3×(b+c+d+e) + IN3_D4×a  …（１４８）
OUT4_D1 = IN4_D1×a ＋ IN4_D2×(b+c+d+e) + IN4_D3×(a+b+c+d)  …（１４９）
【０１８７】
つまり、実施例２によれば、図２３Ａ〜２３Ｄの何れの場合でも、比較例２のフィルタが９タップで構成される場合に比べ、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数を３６個から１２個に削減することができる。
【０１８８】
以上のように、実施例２では、比較例２のフィルタが５タップで構成される場合に比べ、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数を２０個から８個に削減することができた。また、実施例２では、比較例２のフィルタが６タップで構成される場合に比べ、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数を２４個から９個に削減することができた。また、実施例２では、比較例２のフィルタが７タップで構成される場合に比べ、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数を２８個から１０個に削減することができた。また、実施例２では、比較例２のフィルタが８タップで構成される場合に比べ、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数を３２個から１１個に削減することができた。また、実施例２では、比較例２のフィルタが９タップで構成される場合に比べ、フィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数を３６個から１２個に削減することができた。よって、実施例２のＡ／Ｄ変換処理装置２が有するフィルタの数（つまり、実施例２のＡ／Ｄ変換処理装置２が有する入力系統の数）を「α」個、比較例２のＡ／Ｄ変換処理装置２が有する各フィルタおけるタップ数を「ｎ」個とした場合、実施例２のフィルタ１６−１〜１６−４の４つのフィルタが有する乗算器の合計数は「α＋ｎ−１」個と表すことができる。
【０１８９】
また、上記では、比較例２におけるＡ／Ｄ変換処理装置２が５タップ、６タップ、７タップ、８タップ、または、９タップの構成を採る場合を一例に挙げて説明した。比較例２におけるＡ／Ｄ変換処理装置２が採るタップ数は、比較例２におけるフィルタ１６−１〜１６−４の各々でのフィルタリングによる補間処理に必要とされる精度に基づいて決定される。
【０１９０】
［実施例３］
＜フィルタの構成＞
実施例２では、フィルタ１７−１〜１７−５（図６）は、図７に示す構成に代えて、図２４〜２８に示す構成を採る。図２４〜２８は、実施例３のフィルタの構成例を示す図である。図２４に示すフィルタ１７−１は図６に示すフィルタ１７−１に該当し、図２５に示すフィルタ１７−２は図６に示すフィルタ１７−２に該当し、図２６に示すフィルタ１７−３は図６に示すフィルタ１７−３に該当する。また、図２７に示すフィルタ１７−４は図６に示すフィルタ１７−４に該当し、図２８に示すフィルタ１７−５は図６に示すフィルタ１７−５に該当する。
【０１９１】
すなわち、比較例３における式（１５），（２０）のそれぞれでは、補間後データの生成にあたり、乗算が３回行われている。また、比較例３における式（１６），（２１）のそれぞれでは、補間後データの生成にあたり、乗算が２回行われている。また、比較例３における式（１７），（２２）のそれぞれでは、補間後データの生成にあたり、乗算が２回行われている。また、比較例３における式（１８），（２３）のそれぞれでは、補間後データの生成にあたり、乗算が２回行われている。また、比較例３における式（１９），（２４）のそれぞれでは、補間後データの生成にあたり、乗算が２回行われている。
【０１９２】
よって、式（１５），（２０）に従って補間後データを生成するフィルタ１７−１の構成については、図７に示す構成に代えて、図２４に示す構成を採ることが可能である。図２４において、フィルタ１７−１は、遅延器３１−７，３１−８と、乗算器３２−１２，３２−１３，３２−１４と、加算器３３−８とを有する。乗算器３２−１２，３２−１３，３２−１４の各々は、タップＴＡ１，ＴＡ２，ＴＡ３の各々に接続される。
【０１９３】
振分部１３Ｃから出力される補間前データのうち入力系統ＩＮ１のアナログ信号から生成された補間前データが遅延素子３１−８に入力される。補間前データは、遅延素子３１−８，３１−７の各々で１単位時間ずつ遅延された後、乗算器３２−１３，３２−１２の各々に入力される。
【０１９４】
よって、乗算器３２−１４は、遅延が０（ゼロ）の補間前データに係数ａを乗算し、係数乗算後の補間前データを加算器３３−８へ出力する。乗算器３２−１３は、１単位時間だけ遅延された補間前データに係数２ｂ＋２ｃ＋ｄを乗算し、係数乗算後の補間前データを加算器３３−８へ出力する。乗算器３２−１２は、２単位時間だけ遅延された補間前データに係数ａを乗算し、係数乗算後の補間前データを加算器３３−８へ出力する。
【０１９５】
加算器３３−８は、乗算器３２−１２〜３２−１４の各々から出力された係数乗算後の補間前データをすべて加算することにより補間後データを得る。
【０１９６】
よって、比較例３と同様に、加算器３３−８で得られる補間後データＯＵＴ１＿Ｄ１は式（１５）によって表され、加算器３３−８で得られる補間後データＯＵＴ１＿Ｄ２は式（２０）によって表される。
【０１９７】
また、式（１６），（２１）に従って補間後データを生成するフィルタ１７−２の構成については、図７に示す構成に代えて、図２５に示す構成を採ることが可能である。図２５において、フィルタ１７−２は、遅延器３１−９と、乗算器３２−１５，３２−１６と、加算器３３−９とを有する。乗算器３２−１５，３２−１６の各々は、タップＴＡ１，ＴＡ２の各々に接続される。
【０１９８】
振分部１３Ｃから出力される補間前データのうち入力系統ＩＮ２のアナログ信号から生成された補間前データが遅延素子３１−９に入力される。補間前データは、遅延素子３１−９で１単位時間だけ遅延された後、乗算器３２−１５に入力される。
【０１９９】
よって、乗算器３２−１６は、遅延が０（ゼロ）の補間前データに係数ａ＋ｂ＋２ｃ＋ｄを乗算し、係数乗算後の補間前データを加算器３３−９へ出力する。乗算器３２−１５は、１単位時間だけ遅延された補間前データに係数ａ＋ｂを乗算し、係数乗算後の補間前データを加算器３３−９へ出力する。
【０２００】
加算器３３−９は、乗算器３２−１５，３２−１６の各々から出力された係数乗算後の補間前データをすべて加算することにより補間後データを得る。
【０２０１】
よって、比較例３と同様に、加算器３３−９で得られる補間後データＯＵＴ２＿Ｄ１は式（１６）によって表され、加算器３３−９で得られる補間後データＯＵＴ２＿Ｄ２は式（２１）によって表される。
【０２０２】
また、式（１７），（２２）に従って補間後データを生成するフィルタ１７−３の構成については、図７に示す構成に代えて、図２６に示す構成を採ることが可能である。図２６において、フィルタ１７−３は、遅延器３１−１０と、乗算器３２−１７，３２−１８と、加算器３３−１０とを有する。乗算器３２−１７，３２−１８の各々は、タップＴＡ１，ＴＡ２の各々に接続される。
【０２０３】
振分部１３Ｃから出力される補間前データのうち入力系統ＩＮ３のアナログ信号から生成された補間前データが遅延素子３１−１０に入力される。補間前データは、遅延素子３１−１０で１単位時間だけ遅延された後、乗算器３２−１７に入力される。
【０２０４】
よって、乗算器３２−１８は、遅延が０（ゼロ）の補間前データに係数ａ＋ｂ＋ｃ＋ｄを乗算し、係数乗算後の補間前データを加算器３３−１０へ出力する。乗算器３２−１７は、１単位時間だけ遅延された補間前データに係数ａ＋ｂ＋ｃを乗算し、係数乗算後の補間前データを加算器３３−１０へ出力する。
【０２０５】
加算器３３−１０は、乗算器３２−１７，３２−１８の各々から出力された係数乗算後の補間前データをすべて加算することにより補間後データを得る。
【０２０６】
よって、比較例３と同様に、加算器３３−１０で得られる補間後データＯＵＴ３＿Ｄ１は式（１７）によって表され、加算器３３−１０で得られる補間後データＯＵＴ３＿Ｄ２は式（２２）によって表される。
【０２０７】
また、式（１８），（２３）に従って補間後データを生成するフィルタ１７−４の構成については、図７に示す構成に代えて、図２７に示す構成を採ることが可能である。図２７において、フィルタ１７−４は、遅延器３１−１１と、乗算器３２−１９，３２−２０と、加算器３３−６とを有する。乗算器３２−１９，３２−２０の各々は、タップＴＡ１，ＴＡ２の各々に接続される。
【０２０８】
振分部１３Ｃから出力される補間前データのうち入力系統ＩＮ４のアナログ信号から生成された補間前データが遅延素子３１−１１に入力される。補間前データは、遅延素子３１−１１で１単位時間だけ遅延された後、乗算器３２−１９に入力される。
【０２０９】
よって、乗算器３２−２０は、遅延が０（ゼロ）の補間前データに係数ａ＋ｂ＋ｃを乗算し、係数乗算後の補間前データを加算器３３−６へ出力する。乗算器３２−１９は、１単位時間だけ遅延された補間前データに係数ａ＋ｂ＋ｃ＋ｄを乗算し、係数乗算後の補間前データを加算器３３−６へ出力する。
【０２１０】
加算器３３−６は、乗算器３２−１９，３２−２０の各々から出力された係数乗算後の補間前データをすべて加算することにより補間後データを得る。
【０２１１】
よって、比較例３と同様に、加算器３３−６で得られる補間後データＯＵＴ４＿Ｄ１は式（１８）によって表され、加算器３３−６で得られる補間後データＯＵＴ４＿Ｄ２は式（２３）によって表される。
【０２１２】
また、式（１９），（２４）に従って補間後データを生成するフィルタ１７−５の構成については、図７に示す構成に代えて、図２８に示す構成を採ることが可能である。図２８において、フィルタ１７−５は、遅延器３１−１２と、乗算器３２−２１，３２−２２と、加算器３３−７とを有する。乗算器３２−２１，３２−２２の各々は、タップＴＡ１，ＴＡ２の各々に接続される。
【０２１３】
振分部１３Ｃから出力される補間前データのうち入力系統ＩＮ５のアナログ信号から生成された補間前データが遅延素子３１−１２に入力される。補間前データは、遅延素子３１−１２で１単位時間だけ遅延された後、乗算器３２−２１に入力される。
【０２１４】
よって、乗算器３２−２２は、遅延が０（ゼロ）の補間前データに係数ａ＋ｂを乗算し、係数乗算後の補間前データを加算器３３−７へ出力する。乗算器３２−２１は、１単位時間だけ遅延された補間前データに係数ａ＋ｂ＋２ｃ＋ｄを乗算し、係数乗算後の補間前データを加算器３３−７へ出力する。
【０２１５】
加算器３３−７は、乗算器３２−２１，３２−２２の各々から出力された係数乗算後の補間前データをすべて加算することにより補間後データを得る。
【０２１６】
よって、比較例３と同様に、加算器３３−７で得られる補間後データＯＵＴ５＿Ｄ１は式（１９）によって表され、加算器３３−７で得られる補間後データＯＵＴ５＿Ｄ２は式（２４）によって表される。
【０２１７】
ここで、比較例３によれば、フィルタ１７−１〜１７−５の各々が図７に示す構成を採るため、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は、「５×５＝２５個」となる。これに対し、実施例３によれば、フィルタ１７−１は図２４に示す構成を採り、フィルタ１７−２は図２５に示す構成を採り、フィルタ１７−３は図２６に示す構成を採り、フィルタ１７−４は図２７に示す構成を採り、フィルタ１７−５は図２８に示す構成を採る。このため、実施例３では、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「３＋２＋２＋２＋２＝１１個」となる。よって、式（１５）〜（２４）に従って補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１，ＯＵＴ１＿Ｄ２，ＯＵＴ２＿Ｄ２，ＯＵＴ３＿Ｄ２，ＯＵＴ４＿Ｄ２，ＯＵＴ５＿Ｄ２を生成するフィルタ１７−１〜１７−５の各々が図７に示す構成（比較例３）に代えて図２４〜２８に示す構成（実施例３）を採ることにより、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数を２５個から１１個に削減することができる。よって、実施例３によれば、Ａ／Ｄ変換処理装置３の回路規模を削減することができる。
【０２１８】
＜Ａ／Ｄ変換処理装置の動作＞
図２９Ａ〜３３Ｅは、実施例３のＡ／Ｄ変換処理装置の動作例の説明に供する図である。
【０２１９】
＜比較例３が６タップの構成を採る場合＞
入力系統ＩＮ１〜ＩＮ５の５つの入力系統を有するＡ／Ｄ変換処理装置３（図６）において、フィルタ１７−１〜１７−５の各々が比較例３（図７）に倣ってタップＴＡ１〜ＴＡ６の６タップの構成を採る場合には、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「６×５＝３０個」となる。ここでは、タップＴＡ１，ＴＡ６の係数をａ、タップＴＡ２，ＴＡ５の係数をｂ、タップＴＡ３，ＴＡ４の係数をｃとする。
【０２２０】
これに対し、比較例３に倣った６タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図２９Ａに示すように、時刻ｔ４〜ｔ９の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（１５０）〜（１５４）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「２＋２＋２＋２＋２＝１０個」となる。
OUT1_D1 = IN1_D1×a ＋ IN1_D2×(a+2b+2c)  …（１５０）
OUT2_D1 = IN2_D1×(a+b) ＋ IN2_D2×(a+b+2c)  …（１５１）
OUT3_D1 = IN3_D1×(a+b+c) ＋ IN3_D2×(a+b+c)  …（１５２）
OUT4_D1 = IN4_D1×(a+b+2c) ＋ IN4_D2×(a+b)  …（１５３）
OUT5_D1 = IN5_D1×(a+2b+2c) ＋ IN5_D2×a  …（１５４）
【０２２１】
また、比較例３に倣った６タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図２９Ｂに示すように、時刻ｔ５〜ｔ１０の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（１５５）〜（１５９）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「２＋２＋２＋２＋２＝１０個」となる。
OUT1_D1 = IN1_D2×(a+2b+2c) ＋ IN1_D3×a  …（１５５）
OUT2_D1 = IN2_D1×a ＋ IN2_D2×(a+2b+2c)  …（１５６）
OUT3_D1 = IN3_D1×(a+b) ＋ IN3_D2×(a+b+2c)  …（１５７）
OUT4_D1 = IN4_D1×(a+b+c) ＋ IN4_D2×(a+b+c)  …（１５８）
OUT5_D1 = IN5_D1×(a+b+2c) ＋ IN5_D2×(a+b)  …（１５９）
【０２２２】
また、比較例３に倣った６タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図２９Ｃに示すように、時刻ｔ６〜ｔ１１の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（１６０）〜（１６４）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「２＋２＋２＋２＋２＝１０個」となる。
OUT1_D1 = IN1_D2×(a+b+2c) ＋ IN1_D3×(a+b)  …（１６０）
OUT2_D1 = IN2_D2×(a+2b+2c) ＋ IN2_D3×a  …（１６１）
OUT3_D1 = IN3_D1×a ＋ IN3_D2×(a+2b+2c)  …（１６２）
OUT4_D1 = IN4_D1×(a+b) ＋ IN4_D2×(a+b+2c)  …（１６３）
OUT5_D1 = IN5_D1×(a+b+c) ＋ IN5_D2×(a+b+c)  …（１６４）
【０２２３】
また、比較例３に倣った６タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図２９Ｄに示すように、時刻ｔ７〜ｔ１２の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（１６５）〜（１６９）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「２＋２＋２＋２＋２＝１０個」となる。
OUT1_D1 = IN1_D2×(a+b+c) ＋ IN1_D3×(a+b+c)  …（１６５）
OUT2_D1 = IN2_D2×(a+b+2c) ＋ IN2_D3×(a+b)  …（１６６）
OUT3_D1 = IN3_D2×(a+2b+2c) ＋ IN3_D3×a  …（１６７）
OUT4_D1 = IN4_D1×a ＋ IN4_D2×(a+2b+2c)  …（１６８）
OUT5_D1 = IN5_D1×(a+b) ＋ IN5_D2×(a+b+2c)  …（１６９）
【０２２４】
また、比較例３に倣った６タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図２９Ｅに示すように、時刻ｔ８〜ｔ１３の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（１７０）〜（１７４）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「２＋２＋２＋２＋２＝１０個」となる。
OUT1_D1 = IN1_D2×(a+b) ＋ IN1_D3×(a+b+2c)  …（１７０）
OUT2_D1 = IN2_D2×(a+b+c) ＋ IN2_D3×(a+b+c)  …（１７１）
OUT3_D1 = IN3_D2×(a+b+2c) ＋ IN3_D3×(a+b)  …（１７２）
OUT4_D1 = IN4_D2×(a+2b+2c) ＋ IN4_D3×a  …（１７３）
OUT5_D1 = IN5_D1×a ＋ IN5_D2×(a+2b+2c)  …（１７４）
【０２２５】
つまり、実施例３によれば、図２９Ａ〜２９Ｅの何れの場合でも、比較例３のフィルタが６タップで構成される場合に比べ、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数を３０個から１０個に削減することができる。
【０２２６】
＜比較例３が７タップの構成を採る場合＞
入力系統ＩＮ１〜ＩＮ５の５つの入力系統を有するＡ／Ｄ変換処理装置３（図６）において、フィルタ１７−１〜１７−５の各々が比較例３（図７）に倣ってタップＴＡ１〜ＴＡ７の７タップの構成を採る場合には、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「７×５＝３５個」となる。ここでは、タップＴＡ１，ＴＡ７の係数をａ、タップＴＡ２，ＴＡ６の係数をｂ、タップＴＡ３，ＴＡ５の係数をｃ、タップＴＡ４の係数をｄとする。
【０２２７】
これに対し、比較例３に倣った７タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図３０Ａに示すように、時刻ｔ４〜ｔ１０の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（１７５）〜（１７９）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「３＋２＋２＋２＋２＝１１個」となる。
OUT1_D1 = IN1_D1×a ＋ IN1_D2×(2b+2c+d) ＋ IN1_D3×a  …（１７５）
OUT2_D1 = IN2_D1×(a+b) ＋ IN2_D2×(a+b+2c+d)  …（１７６）
OUT3_D1 = IN3_D1×(a+b+c) ＋ IN3_D2×(a+b+c+d)  …（１７７）
OUT4_D1 = IN4_D1×(a+b+c+d) ＋ IN4_D2×(a+b+c)  …（１７８）
OUT5_D1 = IN5_D1×(a+b+2c+d) ＋ IN5_D2×(a+b)  …（１７９）
【０２２８】
また、比較例３に倣った７タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図３０Ｂに示すように、時刻ｔ５〜ｔ１１の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（１８０）〜（１８４）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「２＋３＋２＋２＋２＝１１個」となる。
OUT1_D1 = IN1_D2×(a+b+2c+d) ＋ IN1_D3×(a+b)  …（１８０）
OUT2_D1 = IN2_D1×a ＋ IN2_D2×(2b+2c+d) ＋ IN2_D3×a  …（１８１）
OUT3_D1 = IN3_D1×(a+b) ＋ IN3_D2×(a+b+2c+d)  …（１８２）
OUT4_D1 = IN4_D1×(a+b+c) ＋ IN4_D2×(a+b+c+d)  …（１８３）
OUT5_D1 = IN5_D1×(a+b+c+d) ＋ IN5_D2×(a+b+c)  …（１８４）
【０２２９】
また、比較例３に倣った７タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図３０Ｃに示すように、時刻ｔ６〜ｔ１２の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（１８５）〜（１８９）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「２＋２＋３＋２＋２＝１１個」となる。
OUT1_D1 = IN1_D2×(a+b+c+d) ＋ IN1_D3×(a+b+c)  …（１８５）
OUT2_D1 = IN2_D2×(a+b+2c+d) ＋ IN2_D3×(a+b)  …（１８６）
OUT3_D1 = IN3_D1×a ＋ IN3_D2×(2b+2c+d) ＋ IN3_D3×a  …（１８７）
OUT4_D1 = IN4_D1×(a+b) ＋ IN4_D2×(a+b+2c+d)  …（１８８）
OUT5_D1 = IN5_D1×(a+b+c) ＋ IN5_D2×(a+b+c+d)  …（１８９）
【０２３０】
また、比較例３に倣った７タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図３０Ｄに示すように、時刻ｔ７〜ｔ１３の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（１９０）〜（１９４）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「２＋２＋２＋３＋２＝１１個」となる。
OUT1_D1 = IN1_D2×(a+b+c) ＋ IN1_D3×(a+b+c+d)  …（１９０）
OUT2_D1 = IN2_D2×(a+b+c+d) ＋ IN2_D3×(a+b+c)  …（１９１）
OUT3_D1 = IN3_D2×(a+b+2c+d) ＋ IN3_D3×(a+b)  …（１９２）
OUT4_D1 = IN4_D1×a ＋ IN4_D2×(2b+2c+d) ＋ IN4_D3×a  …（１９３）
OUT5_D1 = IN5_D1×(a+b) ＋ IN5_D2×(a+b+2c+d)  …（１９４）
【０２３１】
また、比較例３に倣った７タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図３０Ｅに示すように、時刻ｔ８〜ｔ１４の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（１９５）〜（１９９）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「２＋２＋２＋２＋３＝１１個」となる。
OUT1_D1 = IN1_D2×(a+b) ＋ IN1_D3×(a+b+2c+d)  …（１９５）
OUT2_D1 = IN2_D2×(a+b+c) ＋ IN2_D3×(a+b+c+d)  …（１９６）
OUT3_D1 = IN3_D2×(a+b+c+d) ＋ IN3_D3×(a+b+c)  …（１９７）
OUT4_D1 = IN4_D2×(a+b+2c+d) ＋ IN4_D3×(a+b)  …（１９８）
OUT5_D1 = IN5_D1×a ＋ IN5_D2×(2b+2c+d) ＋ IN5_D3×a  …（１９９）
【０２３２】
つまり、実施例３によれば、図３０Ａ〜３０Ｅの何れの場合でも、比較例３のフィルタが７タップで構成される場合に比べ、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数を３５個から１１個に削減することができる。
【０２３３】
＜比較例３が８タップの構成を採る場合＞
入力系統ＩＮ１〜ＩＮ５の５つの入力系統を有するＡ／Ｄ変換処理装置３（図６）において、フィルタ１７−１〜１７−５の各々が比較例３（図７）に倣ってタップＴＡ１〜ＴＡ８の８タップの構成を採る場合には、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「８×５＝４０個」となる。ここでは、タップＴＡ１，ＴＡ８の係数をａ、タップＴＡ２，ＴＡ７の係数をｂ、タップＴＡ３，ＴＡ６の係数をｃ、タップＴＡ４，ＴＡ５の係数をｄとする。
【０２３４】
これに対し、比較例３に倣った８タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図３１Ａに示すように、時刻ｔ４〜ｔ１１の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（２００）〜（２０４）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「３＋３＋２＋２＋２＝１２個」となる。
OUT1_D1 = IN1_D1×a ＋ IN1_D2×(b+2c+2d) ＋ IN1_D3×(a+b)  …（２００）
OUT2_D1 = IN2_D1×(a+b) ＋ IN2_D2×(b+2c+2d) ＋ IN2_D3×a  …（２０１）
OUT3_D1 = IN3_D1×(a+b+c) ＋ IN3_D2×(a+b+c+2d)  …（２０２）
OUT4_D1 = IN4_D1×(a+b+c+d) ＋ IN4_D2×(a+b+c+d)  …（２０３）
OUT5_D1 = IN5_D1×(a+b+c+2d) ＋ IN5_D2×(a+b+c)  …（２０４）
【０２３５】
また、比較例３に倣った８タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図３１Ｂに示すように、時刻ｔ５〜ｔ１２の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（２０５）〜（２０９）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「２＋３＋３＋２＋２＝１２個」となる。
OUT1_D1 = IN1_D2×(a+b+c+2d) ＋ IN1_D3×(a+b+c)  …（２０５）
OUT2_D1 = IN2_D1×a ＋ IN2_D2×(b+2c+2d) ＋ IN2_D3×(a+b)  …（２０６）
OUT3_D1 = IN3_D1×(a+b) ＋ IN3_D2×(b+2c+2d) ＋ IN3_D3×a  …（２０７）
OUT4_D1 = IN4_D1×(a+b+c) ＋ IN4_D2×(a+b+c+2d)  …（２０８）
OUT5_D1 = IN5_D1×(a+b+c+d) ＋ IN5_D2×(a+b+c+d)  …（２０９）
【０２３６】
また、比較例３に倣った８タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図３１Ｃに示すように、時刻ｔ６〜ｔ１３の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（２１０）〜（２１４）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「２＋２＋３＋３＋２＝１２個」となる。
OUT1_D1 = IN1_D2×(a+b+c+d) ＋ IN1_D3×(a+b+c+d)  …（２１０）
OUT2_D1 = IN2_D2×(a+b+c+2d) ＋ IN2_D3×(a+b+c)  …（２１１）
OUT3_D1 = IN3_D1×a ＋ IN3_D2×(b+2c+2d) ＋ IN3_D3×(a+b)  …（２１２）
OUT4_D1 = IN4_D1×(a+b) ＋ IN4_D2×(b+2c+2d) ＋ IN4_D3×a  …（２１３）
OUT5_D1 = IN5_D1×(a+b+c) ＋ IN5_D2×(a+b+c+2d)  …（２１４）
【０２３７】
また、比較例３に倣った８タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図３１Ｄに示すように、時刻ｔ７〜ｔ１４の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（２１５）〜（２１９）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「２＋２＋２＋３＋３＝１２個」となる。
OUT1_D1 = IN1_D2×(a+b+c) ＋ IN1_D3×(a+b+c+2d)  …（２１５）
OUT2_D1 = IN2_D2×(a+b+c+d) ＋ IN2_D3×(a+b+c+d)  …（２１６）
OUT3_D1 = IN3_D2×(a+b+c+2d) ＋ IN3_D3×(a+b+c)  …（２１７）
OUT4_D1 = IN4_D1×a ＋ IN4_D2×(b+2c+2d) ＋ IN4_D3×(a+b)  …（２１８）
OUT5_D1 = IN5_D1×(a+b) ＋ IN5_D2×(b+2c+2d) ＋ IN5_D3×a  …（２１９）
【０２３８】
また、比較例３に倣った８タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図３１Ｅに示すように、時刻ｔ８〜ｔ１５の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（２２０）〜（２２４）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「３＋２＋２＋２＋３＝１２個」となる。
OUT1_D1 = IN1_D2×(a+b) ＋ IN1_D3×(b+2c+2d) ＋ IN1_D4×a  …（２２０）
OUT2_D1 = IN2_D2×(a+b+c) ＋ IN2_D3×(a+b+c+2d)  …（２２１）
OUT3_D1 = IN3_D2×(a+b+c+d) ＋ IN3_D3×(a+b+c+d)  …（２２２）
OUT4_D1 = IN4_D2×(a+b+c+2d) ＋ IN4_D3×(a+b+c)  …（２２３）
OUT5_D1 = IN5_D1×a ＋ IN5_D2×(b+2c+2d) ＋ IN5_D3×(a+b)  …（２２４）
【０２３９】
つまり、実施例３によれば、図３１Ａ〜３１Ｅの何れの場合でも、比較例３のフィルタが８タップで構成される場合に比べ、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数を４０個から１２個に削減することができる。
【０２４０】
＜比較例３が９タップの構成を採る場合＞
入力系統ＩＮ１〜ＩＮ５の５つの入力系統を有するＡ／Ｄ変換処理装置３（図６）において、フィルタ１７−１〜１７−５の各々が比較例３（図７）に倣ってタップＴＡ１〜ＴＡ９の９タップの構成を採る場合には、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「９×５＝４５個」となる。ここでは、タップＴＡ１，ＴＡ９の係数をａ、タップＴＡ２，ＴＡ８の係数をｂ、タップＴＡ３，ＴＡ７の係数をｃ、タップＴＡ４，ＴＡ６の係数をｄ、タップＴＡ５の係数をｅとする。
【０２４１】
これに対し、比較例３に倣った９タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図３２Ａに示すように、時刻ｔ４〜ｔ１２の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（２２５）〜（２２９）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「３＋３＋３＋２＋２＝１３個」となる。
OUT1_D1 = IN1_D1×a ＋ IN1_D2×(b+c+2d+e) ＋ IN1_D3×(a+b+c)  …（２２５）
OUT2_D1 = IN2_D1×(a+b) ＋ IN2_D2×(2c+2d+e) ＋ IN2_D3×(a+b)  …（２２６）
OUT3_D1 = IN3_D1×(a+b+c) ＋ IN3_D2×(b+c+2d+e) ＋ IN3_D3×a  …（２２７）
OUT4_D1 = IN4_D1×(a+b+c+d) ＋ IN4_D2×(a+b+c+d+e)  …（２２８）
OUT5_D1 = IN5_D1×(a+b+c+d+e) ＋ IN5_D2×(a+b+c+d)  …（２２９）
【０２４２】
また、比較例３に倣った９タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図３２Ｂに示すように、時刻ｔ５〜ｔ１３の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（２３０）〜（２３４）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は
「２＋３＋３＋３＋２＝１３個」となる。
OUT1_D1 = IN1_D2×(a+b+c+d+e) ＋ IN1_D3×(a+b+c+d)  …（２３０）
OUT2_D1 = IN2_D1×a ＋ IN2_D2×(b+c+2d+e) ＋ IN2_D3×(a+b+c)  …（２３１）
OUT3_D1 = IN3_D1×(a+b) ＋ IN3_D2×(2c+2d+e) ＋ IN3_D3×(a+b)  …（２３２）
OUT4_D1 = IN4_D1×(a+b+c) ＋ IN4_D2×(b+c+2d+e) ＋ IN4_D3×a  …（２３３）
OUT5_D1 = IN5_D1×(a+b+c+d) ＋ IN5_D2×(a+b+c+d+e)  …（２３４）
【０２４３】
また、比較例３に倣った９タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図３２Ｃに示すように、時刻ｔ６〜ｔ１４の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（２３５）〜（２３９）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「２＋２＋３＋３＋３＝１３個」となる。
OUT1_D1 = IN1_D2×(a+b+c+d) ＋ IN1_D3×(a+b+c+d+e)  …（２３５）
OUT2_D1 = IN2_D2×(a+b+c+d+e) ＋ IN2_D3×(a+b+c+d)  …（２３６）
OUT3_D1 = IN3_D1×a ＋ IN3_D2×(b+c+2d+e) ＋ IN3_D3×(a+b+c)  …（２３７）
OUT4_D1 = IN4_D1×(a+b) ＋ IN4_D2×(2c+2d+e) ＋ IN4_D3×(a+b)  …（２３８）
OUT5_D1 = IN5_D1×(a+b+c) ＋ IN5_D2×(b+c+2d+e) ＋ IN5_D3×a  …（２３９）
【０２４４】
また、比較例３に倣った９タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図３２Ｄに示すように、時刻ｔ７〜ｔ１５の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（２４０）〜（２４４）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「３＋２＋２＋３＋３＝１３個」となる。
OUT1_D1 = IN1_D2×(a+b+c) ＋ IN1_D3×(b+c+2d+e) ＋ IN1_D4×a  …（２４０）
OUT2_D1 = IN2_D2×(a+b+c+d) ＋ IN2_D3×(a+b+c+d+e)  …（２４１）
OUT3_D1 = IN3_D2×(a+b+c+d+e) ＋ IN3_D3×(a+b+c+d)  …（２４２）
OUT4_D1 = IN4_D1×a ＋ IN4_D2×(b+c+2d+e) ＋ IN4_D3×(a+b+c)  …（２４３）
OUT5_D1 = IN5_D1×(a+b) ＋ IN5_D2×(2c+2d+e) ＋ IN5_D3×(a+b)  …（２４４）
【０２４５】
また、比較例３に倣った９タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図３２Ｅに示すように、時刻ｔ８〜ｔ１６の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（２４５）〜（２４９）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「３＋３＋２＋２＋３＝１３個」となる。
OUT1_D1 = IN1_D2×(a+b) ＋ IN1_D3×(2c+2d+e) ＋ IN1_D4×(a+b)  …（２４５）
OUT2_D1 = IN2_D2×(a+b+c) ＋ IN2_D3×(b+c+2d+e) ＋ IN2_D4×a  …（２４６）
OUT3_D1 = IN3_D2×(a+b+c+d) ＋ IN3_D3×(a+b+c+d+e)  …（２４７）
OUT4_D1 = IN4_D2×(a+b+c+d+e) ＋ IN4_D3×(a+b+c+d)  …（２４８）
OUT5_D1 = IN5_D1×a ＋ IN5_D2×(b+c+2d+e) ＋ IN5_D3×(a+b+c)  …（２４９）
【０２４６】
つまり、実施例３によれば、図３２Ａ〜３２Ｅの何れの場合でも、比較例３のフィルタが９タップで構成される場合に比べ、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数を４５個から１３個に削減することができる。
【０２４７】
＜比較例３が１０タップの構成を採る場合＞
入力系統ＩＮ１〜ＩＮ５の５つの入力系統を有するＡ／Ｄ変換処理装置３（図６）において、フィルタ１７−１〜１７−５の各々が比較例３（図７）に倣ってタップＴＡ１〜ＴＡ１０の１０タップの構成を採る場合には、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「１０×５＝５０個」となる。ここでは、タップＴＡ１，ＴＡ１０の係数をａ、タップＴＡ２，ＴＡ９の係数をｂ、タップＴＡ３，ＴＡ８の係数をｃ、タップＴＡ４，ＴＡ７の係数をｄ、タップＴＡ５，ＴＡ６の係数をｅとする。
【０２４８】
これに対し、比較例３に倣った１０タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図３３Ａに示すように、時刻ｔ４〜ｔ１３の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（２５０）〜（２５４）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「３＋３＋３＋３＋２＝１４個」となる。
OUT1_D1 = IN1_D1×a ＋ IN1_D2×(b+c+d+2e) ＋ IN1_D3×(a+b+c+d)  …（２５０）
OUT2_D1 = IN2_D1×(a+b) ＋ IN2_D2×(c+2d+2e) ＋ IN2_D3×(a+b+c)  …（２５１）
OUT3_D1 = IN3_D1×(a+b+c) ＋ IN3_D2×(c+2d+2e) ＋ IN3_D3×(a+b)  …（２５２）
OUT4_D1 = IN4_D1×(a+b+c+d) ＋ IN4_D2×(b+c+d+2e) ＋ IN4_D3×a  …（２５３）
OUT5_D1 = IN5_D1×(a+b+c+d+e) ＋ IN5_D2×(a+b+c+d+e)  …（２５４）
【０２４９】
また、比較例３に倣った１０タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図３３Ｂに示すように、時刻ｔ５〜ｔ１４の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（２５５）〜（２５９）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「２＋３＋３＋３＋３＝１４個」となる。
OUT1_D1 = IN1_D2×(a+b+c+d+e) ＋ IN1_D3×(a+b+c+d+e)  …（２５５）
OUT2_D1 = IN2_D1×a ＋ IN2_D2×(b+c+d+2e) ＋ IN2_D3×(a+b+c+d)  …（２５６）
OUT3_D1 = IN3_D1×(a+b) ＋ IN3_D2×(c+2d+2e) ＋ IN3_D3×(a+b+c)  …（２５７）
OUT4_D1 = IN4_D1×(a+b+c) ＋ IN4_D2×(c+2d+2e) ＋ IN4_D3×(a+b)  …（２５８）
OUT5_D1 = IN5_D1×(a+b+c+d) ＋ IN5_D2×(b+c+d+2e) ＋ IN5_D3×a  …（２５９）
【０２５０】
また、比較例３に倣った１０タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図３３Ｃに示すように、時刻ｔ６〜ｔ１５の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（２６０）〜（２６４）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「３＋２＋３＋３＋３＝１４個」となる。
OUT1_D1 = IN1_D2×(a+b+c+d) ＋ IN1_D3×(b+c+d+2e) ＋ IN1_D4×a  …（２６０）
OUT2_D1 = IN2_D2×(a+b+c+d+e) ＋ IN2_D3×(a+b+c+d+e)  …（２６１）
OUT3_D1 = IN3_D1×a ＋ IN3_D2×(b+c+d+2e) ＋ IN3_D3×(a+b+c+d)  …（２６２）
OUT4_D1 = IN4_D1×(a+b) ＋ IN4_D2×(c+2d+2e) ＋ IN4_D3×(a+b+c)  …（２６３）
OUT5_D1 = IN5_D1×(a+b+c) ＋ IN5_D2×(c+2d+2e) ＋ IN5_D3×(a+b)  …（２６４）
【０２５１】
また、比較例３に倣った１０タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図３３Ｄに示すように、時刻ｔ７〜ｔ１６の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（２６５）〜（２６９）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「３＋３＋２＋３＋３＝１４個」となる。
OUT1_D1 = IN1_D2×(a+b+c) ＋ IN1_D3×(c+2d+2e) ＋ IN1_D4×(a+b)  …（２６５）
OUT2_D1 = IN2_D2×(a+b+c+d) ＋ IN2_D3×(b+c+d+2e) ＋ IN2_D4×a  …（２６６）
OUT3_D1 = IN3_D2×(a+b+c+d+e) ＋ IN3_D3×(a+b+c+d+e)  …（２６７）
OUT4_D1 = IN4_D1×a ＋ IN4_D2×(b+c+d+2e) ＋ IN4_D3×(a+b+c+d)  …（２６８）
OUT5_D1 = IN5_D1×(a+b) ＋ IN5_D2×(c+2d+2e) ＋ IN5_D3×(a+b+c)  …（２６９）
【０２５２】
また、比較例３に倣った１０タップのフィルタと同一の機能を有するフィルタを図２４〜２８に倣って構成し、図３３Ｅに示すように、時刻ｔ８〜ｔ１７の補間前データから補間後データを生成する場合、補間後データＯＵＴ１＿Ｄ１，ＯＵＴ２＿Ｄ１，ＯＵＴ３＿Ｄ１，ＯＵＴ４＿Ｄ１，ＯＵＴ５＿Ｄ１の各々は、式（２７０）〜（２７４）によって表される。よって、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「３＋３＋３＋２＋３＝１４個」となる。
OUT1_D1 = IN1_D2×(a+b) ＋ IN1_D3×(c+2d+2e) ＋ IN1_D4×(a+b+c)  …（２７０）
OUT2_D1 = IN2_D2×(a+b+c) ＋ IN2_D3×(c+2d+2e) ＋ IN2_D4×(a+b)  …（２７１）
OUT3_D1 = IN3_D2×(a+b+c+d) ＋ IN3_D3×(b+c+d+2e) ＋ IN3_D4×a  …（２７２）
OUT4_D1 = IN4_D2×(a+b+c+d+e) ＋ IN4_D3×(a+b+c+d+e)  …（２７３）
OUT5_D1 = IN5_D1×a ＋ IN5_D2×(b+c+d+2e) ＋ IN5_D3×(a+b+c+d)  …（２７４）
【０２５３】
つまり、実施例３によれば、図３３Ａ〜３３Ｅの何れの場合でも、比較例３のフィルタが１０タップで構成される場合に比べ、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数を５０個から１４個に削減することができる。
【０２５４】
以上のように、実施例３では、比較例３のフィルタが６タップで構成される場合に比べ、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数を３０個から１０個に削減することができた。また、実施例３では、比較例３のフィルタが７タップで構成される場合に比べ、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数を３５個から１１個に削減することができた。また、実施例３では、比較例３のフィルタが８タップで構成される場合に比べ、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数を４０個から１２個に削減することができた。また、実施例３では、比較例３のフィルタが９タップで構成される場合に比べ、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数を４５個から１３個に削減することができた。また、実施例３では、比較例３のフィルタが１０タップで構成される場合に比べ、フィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数を５０個から１４個に削減することができた。よって、実施例３のＡ／Ｄ変換処理装置３が有するフィルタの数（つまり、実施例３のＡ／Ｄ変換処理装置３が有する入力系統の数）を「α」個、比較例３のＡ／Ｄ変換処理装置３が有する各フィルタおけるタップ数を「ｎ」個とした場合、実施例３のフィルタ１７−１〜１７−５の５つのフィルタが有する乗算器の合計数は「α＋ｎ−１」個と表すことができる。
【０２５５】
また、上記では、比較例３におけるＡ／Ｄ変換処理装置３が６タップ、７タップ、８タップ、９タップ、または、１０タップの構成を採る場合を一例に挙げて説明した。比較例３におけるＡ／Ｄ変換処理装置３が採るタップ数は、比較例３におけるフィルタ１７−１〜１７−５の各々でのフィルタリングによる補間処理に必要とされる精度に基づいて決定される。
【０２５６】
［実施例４］
図３４〜３７は、実施例４のタップと係数との対応関係の一例を示す図である。
【０２５７】
上記のように、比較例１，２，３におけるＡ／Ｄ変換処理装置１，２，３におけるフィルタ１５−１〜１５−３，１６−１〜１６−４，１７−１〜１７−５の各々が採るタップ数（以下では「比較タップ数」と呼ぶ）は、比較例１，２，３における各フィルタでのフィルタリングによる補間処理に必要とされる精度に基づいて決定される。そして、比較タップ数（４〜１１）と、比較タップ数の各タップＴＡ１〜ＴＡ１１において補間前データに乗算される係数（ｋ１〜ｋ１１）との対応関係（以下では「第１対応関係」と呼ぶ）を示すと、図３４のようになる。
【０２５８】
第１対応関係が図３４に示すようになる場合、上記の実施例１の説明から分かるように、比較タップ数（４〜１０）と、フィルタ１５−１〜１５−３の各フィルタにおける各タップＴＡ１〜ＴＡ４において補間前データに乗算される係数（ｋ１〜ｋ１０）との対応関係は、図３５に示す通りとなる。
【０２５９】
また、第１対応関係が図３４に示すようになる場合、上記の実施例２の説明から分かるように、比較タップ数（４〜１０）と、フィルタ１６−１〜１６−４の各フィルタにおける各タップＴＡ１〜ＴＡ４において補間前データに乗算される係数（ｋ１〜ｋ１０）との対応関係は、図３６に示す通りとなる。
【０２６０】
また、第１対応関係が図３４に示すようになる場合、上記の実施例３の説明から分かるように、比較タップ数（４〜１１）と、フィルタ１７−１〜１７−５の各フィルタにおける各タップＴＡ１〜ＴＡ４において補間前データに乗算される係数（ｋ１〜ｋ１１）との対応関係は、図３７に示す通りとなる。
【符号の説明】
【０２６１】
１，２，３  Ａ／Ｄ変換処理装置
１１Ａ，１１Ｂ，１１Ｃ  選択部
１２  Ａ／Ｄ変換器
１３Ａ，１３Ｂ，１３Ｃ  振分部
１４  制御部
１５−１〜１５−３，１６−１〜１６−４，１７−１〜１７−５  フィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図１９Ｄ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２０Ｄ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２１Ｄ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２２Ｃ】
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【図２２Ｄ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２３Ｄ】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９Ａ】
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【図２９Ｂ】
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【図２９Ｃ】
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【図２９Ｄ】
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【図２９Ｅ】
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【図３０Ａ】
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【図３０Ｂ】
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【図３０Ｃ】
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【図３０Ｄ】
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【図３０Ｅ】
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【図３１Ａ】
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【図３１Ｂ】
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【図３１Ｃ】
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【図３１Ｄ】
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【図３１Ｅ】
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【図３２Ａ】
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【図３２Ｂ】
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【図３２Ｃ】
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【図３２Ｄ】
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【図３２Ｅ】
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【図３３Ａ】
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【図３３Ｂ】
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【図３３Ｃ】
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【図３３Ｄ】
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【図３３Ｅ】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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