(57)【要約】【課題】半導体基板や保護膜に生じるクラックの進展を抑制することができる半導体チップを提供する。【解決手段】半導体チップは、一対の主面及び当該一対の主面の間に設けられた側面を有する化合物半導体基板と、一対の主面のうちの一方の主面上に設けられた回路と、一方の主面上に設けられた複数の第１メタルと、一方の主面上に設けられた複数の第２メタルと、を備え、複数の第１メタルは、一方の主面の平面視において、回路よりも一方の主面の外縁側において、互いに隣接する第１メタルの間に隙間を形成しつつ回路を囲むように環状に配置され、複数の第２メタルは、一方の主面の平面視において、回路と複数の第１メタルとの間又は複数の第１メタルよりも外縁側に配置され、複数の第２メタルのそれぞれは、化合物半導体基板の側面の平面視において、少なくとも一部が第１メタルの間の隙間に重なるように配置される。【選択図】図１
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【特許請求の範囲】
【請求項１】
一対の主面及び当該一対の主面の間に設けられた側面を有する化合物半導体基板と、
前記一対の主面のうちの一方の主面上に設けられた回路と、
前記一方の主面上に設けられた複数の第１メタルと、
前記一方の主面上に設けられた複数の第２メタルと、
を備え、
前記複数の第１メタルは、前記一方の主面の平面視において、前記回路よりも前記一方の主面の外縁側において、互いに隣接する第１メタルの間に隙間を形成しつつ前記回路を囲むように環状に配置され、
前記複数の第２メタルは、前記一方の主面の平面視において、前記回路と前記複数の第１メタルとの間又は前記複数の第１メタルよりも前記外縁側に配置され、
前記複数の第２メタルのそれぞれは、前記化合物半導体基板の前記側面の平面視において、少なくとも一部が前記第１メタルの間の隙間に重なるように配置された、半導体チップ。
【請求項２】
前記複数の第２メタルのそれぞれは、前記化合物半導体基板の前記側面の平面視において、前記第１メタルの間の隙間を埋めるように配置された、
請求項１に記載の半導体チップ。
【請求項３】
前記複数の第１メタルのそれぞれは、前記化合物半導体基板の前記側面の平面視において、少なくとも一部が前記複数の第２メタルのいずれかと重なるように配置された、
請求項１又は２に記載の半導体チップ。
【請求項４】
前記複数の第２メタルは、前記一方の主面の平面視において、前記回路と前記複数の第１メタルとの間に設けられ、
前記一方の主面の外縁に沿う前記複数の第１メタルのそれぞれの長さは、前記一方の主面の外縁に沿う前記複数の第２メタルのそれぞれの長さより長い、
請求項１から３のいずれか一項に記載の半導体チップ。
【請求項５】
前記半導体チップは、前記複数の第１メタル上に積層された第３メタルをさらに備え、
前記第３メタルは、互いに隣接する第１メタルにまたがって設けられた、
請求項１から４のいずれか一項に記載の半導体チップ。
【請求項６】
前記複数の第１メタルと前記複数の第２メタルは、いずれも前記化合物半導体基板の活性層上に設けられ、前記活性層を通じて接地電位が供給される、
請求項１から５のいずれか一項に記載の半導体チップ。
【請求項７】
前記回路は、電力増幅回路を含み、
前記電力増幅回路は、第１信号を増幅して第２信号を出力する第１増幅器と、前記第２信号を増幅して第３信号を出力する第２増幅器と、を備え、
前記第１メタルの間の隙間の少なくとも一つは、前記一方の主面の平面視における前記第１増幅器と前記第２増幅器の間の境界線上に配置された、
請求項１から６のいずれか一項に記載の半導体チップ。
【請求項８】
前記半導体チップは、前記化合物半導体基板の前記一対の主面のうちの他方の主面上に設けられた接地電位層をさらに備え、
前記化合物半導体基板は、前記一方の主面が絶縁性基板と対向するように、フリップチップ構造により前記絶縁性基板に接合された、
請求項１から７のいずれか一項に記載の半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップに関する。
【背景技術】
【０００２】
従来、半導体チップへの不純物の侵入を防止するため、半導体チップの外周を導電性の層で覆う、いわゆるシールリングの技術が知られている。例えば特許文献１には、バイポーラトランジスタのコレクタ領域を構成する半導体層と同じ半導体層を基板の外周部において環状に露出させることでシールリングを形成する半導体装置が開示されている。当該半導体装置では、露出された導電層と半導体チップを保護する保護膜との密着力の低下が抑制されるため、不純物の侵入が防止される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２２７１１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このようなシールリングは、半導体基板上にメタルを環状に設けることによっても構成することができる。しかしながら、例えば蒸着によりガリウム砒素（ＧａＡｓ）の基板上にメタルを形成しようとすると、完全に閉じた環状にパターンを形成することが困難であるため、メタルに隙間が生じることとなる。メタルに隙間が生じると、例えば半導体チップの外部から応力がかかることにより基板や保護膜にクラックが発生した場合に、メタルの隙間からクラックが侵入し、半導体チップの内部までクラックが進展する可能性がある。
【０００５】
本発明は、かかる事情に鑑みてなされたものであり、半導体基板や保護膜に生じるクラックの進展を抑制することができる半導体チップを提供することを目的とする。
【課題を解決するための手段】
【０００６】
かかる目的を達成するため、本発明の一側面に係る半導体チップは、一対の主面及び当該一対の主面の間に設けられた側面を有する化合物半導体基板と、一対の主面のうちの一方の主面上に設けられた回路と、一方の主面上に設けられた複数の第１メタルと、一方の主面上に設けられた複数の第２メタルと、を備え、複数の第１メタルは、一方の主面の平面視において、回路よりも一方の主面の外縁側において、互いに隣接する第１メタルの間に隙間を形成しつつ回路を囲むように環状に配置され、複数の第２メタルは、一方の主面の平面視において、回路と複数の第１メタルとの間又は複数の第１メタルよりも外縁側に配置され、複数の第２メタルのそれぞれは、化合物半導体基板の側面の平面視において、少なくとも一部が第１メタルの間の隙間に重なるように配置される。
【発明の効果】
【０００７】
本発明によれば、半導体基板や保護膜に生じるクラックの進展を抑制することができる半導体チップを提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態に係る半導体チップの構成例を示す平面図である。
【図２】本発明の一実施形態に係る半導体チップにおけるメタルの配置構造を説明するための斜視図である。
【図３】図１に示される化合物半導体基板に形成される電力増幅回路の回路図である。
【図４Ａ】比較例に係る半導体チップの構造を示す断面図である。
【図４Ｂ】本発明の一実施形態に係る半導体チップの構造を示す断面図である。
【図５Ａ】メタルの配置の変形例を示す半導体チップの平面図である。
【図５Ｂ】メタルの配置の変形例を示す半導体チップの平面図である。
【図５Ｃ】メタルの配置の変形例を示す半導体チップの平面図である。
【図６Ａ】メタルの積層構造の変形例を示す半導体チップの斜視図である。
【図６Ｂ】メタルの積層構造の変形例を示す半導体チップの斜視図である。
【図６Ｃ】メタルの積層構造の変形例を示す半導体チップの斜視図である。
【図６Ｄ】メタルの積層構造の変形例を示す半導体チップの斜視図である。
【図７Ａ】本発明の一実施形態に係る半導体チップがワイヤボンディング構造により絶縁性基板に搭載される構造を示す断面図である。
【図７Ｂ】本発明の一実施形態に係る半導体チップがフリップチップ構造により絶縁性基板に搭載される構造を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。なお、同一の要素には同一の符号を付し、重複する説明を省略する。
【００１０】
図１は、本発明の一実施形態に係る半導体チップの構成例を示す平面図である。図２は、本発明の一実施形態に係る半導体チップにおけるメタルの配置構造を説明するための斜視図である。図１に示されるように、半導体チップ１０は、例えば化合物半導体基板２０と、電力増幅回路３０と、複数の第１メタル４０ａ〜４０ｆと、複数の第２メタル５０ａ〜５０ｆと、を含む。
【００１１】
化合物半導体基板２０は、その上に様々な回路が形成される半絶縁性の基板である。図２に示されるように、化合物半導体基板２０は、Ｘ軸及びＹ軸によって規定される平面に平行な対向する一対の主面２１，２２と、一対の主面２１，２２の間に設けられたＺ軸に平行な側面２３と、を有する。一対の主面２１，２２は、平面視において矩形状をなし、それぞれＸ軸に平行な長辺とＹ軸に平行な短辺を有する。側面２３は、一対の主面２１，２２の法線方向に沿う平面であり、一対の主面２１，２２の全周を囲む。なお、図１は、化合物半導体基板２０の一対の主面のうち、回路等が設けられる一方の主面２１を平面視した図である。
【００１２】
化合物半導体基板２０の材質は特に限定されないが、例えばガリウム砒素（ＧａＡｓ）、シリコンゲルマニウム（ＳｉＧｅ）、又は窒化ガリウム（ＧａＮ）等の化合物半導体により構成されてよい。
【００１３】
図１に示されるように、化合物半導体基板２０は、回路形成領域２４と、回路形成領域２４の周囲を囲む外周領域２５と、を含む。回路形成領域２４は、化合物半導体基板２０の主面２１の平面視における中心Ｏを含む矩形状の領域である。外周領域２５は、主面２１の外縁２６を含む環状の領域である。
【００１４】
回路形成領域２４には、例えばトランジスタ等の能動素子や、抵抗素子、容量素子及びインダクタンス素子等の受動素子や、配線、絶縁膜及びパッシベーション膜等が形成される。これらの能動素子、受動素子及び配線等の組み合わせにより様々な回路が形成される。回路形成領域２４に形成される回路は特に限定されないが、本実施形態では、以下に説明する電力増幅回路３０が形成されているものとして説明する。
【００１５】
図３は、図１に示される化合物半導体基板に形成される電力増幅回路の回路図である。電力増幅回路３０が形成された半導体チップ１０は、例えば携帯電話等の移動体通信機に搭載される。電力増幅回路３０は、基地局に送信される無線周波数（ＲＦ：Ｒａｄｉｏ−Ｆｒｅｑｕｅｎｃｙ）信号の電力を増幅する。図３に示されるように、電力増幅回路３０は、例えば２つの増幅器１１０，１１１と、３つの整合回路１２０〜１２２と、を備える。
【００１６】
２つの増幅器１１０（第１増幅器），１１１（第２増幅器）は、それぞれ、入力されるＲＦ信号を増幅して出力する。すなわち、電力増幅回路３０は２段階にわたって電力を増幅する。初段（ドライバ段）の増幅器１１０は、入力端子から整合回路１２０を経由して入力されるＲＦ信号ＲＦ１（第１信号）を増幅して、ＲＦ信号ＲＦ２（第２信号）を出力する。後段（パワー段）の増幅器１１１は、整合回路１２１を経由して入力されるＲＦ信号ＲＦ２（第２信号）を増幅して、整合回路１２２を経由してＲＦ信号ＲＦ３（第３信号）を出力する。増幅器１１０，１１１は、それぞれ、例えばヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等のバイポーラトランジスタにより構成される。なお、増幅器１１０，１１１は、ＨＢＴに替えて電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等のＦＥＴにより構成されてもよい。
【００１７】
整合回路１２０（ＭＮ：Ｍａｔｃｈｉｎｇ  Ｎｅｔｗｏｒｋ）は、前段に設けられる回路（不図示）と増幅器１１０とのインピーダンスを整合させる。整合回路１２１は、増幅器１１０と増幅器１１１とのインピーダンスを整合させる。整合回路１２２は、増幅器１１１と後段に設けられる回路（不図示）とのインピーダンスを整合させる。
【００１８】
なお、図３では図示が省略されているが、電力増幅回路３０は、例えば増幅器１１０，１１１にバイアス電流又はバイアス電圧を供給するバイアス回路をさらに備えていてもよい。
【００１９】
図１に戻り、本実施形態において、ドライバ段の増幅器１１０は、半導体チップ１０の回路形成領域２４のうちＸ軸負方向側の領域に形成されている。パワー段の増幅器１１１は、半導体チップ１０の回路形成領域２４のうちＸ軸正方向側の領域に形成されている。また、回路形成領域２４には、例えば回路形成領域２４に形成された回路と半導体チップ１０の外部とを電気的に接続する電極６０が設けられている。なお、図１では電力増幅回路３０のうち２つの増幅器１１０，１１１を除く他の構成要素の図示が省略されているが、これらの構成要素は回路形成領域２４内の残りの領域や外周領域２５に形成されてもよく、あるいは半導体チップ１０外に形成されてもよい。
【００２０】
半導体チップ１０の一方の主面２１上であって、主面２１の外周領域２５には、複数の第１メタル４０ａ〜４０ｆと複数の第２メタル５０ａ〜５０ｆが主面２１に接するように形成されている。図２に示されるように、半絶縁性の化合物半導体基板２０は、主面２１の付近の外周領域２５に、接地電位を帯びた活性層２７を備える。複数の第１メタル４０ａ〜４０ｆ及び複数の第２メタル５０ａ〜５０ｆは、いずれも、外周領域２５であって、当該活性層２７上に設けられている。外周領域２５に形成されるメタルの数は特に限定されないが、本実施形態では例えばそれぞれ６個である。以下、特に区別する必要のないときは、６個の第１メタル４０ａ〜４０ｆを「第１メタル４０」とも呼び、６個の第２メタル５０ａ〜５０ｆを「第２メタル５０」とも呼ぶ。後述する変形例に係る第１メタル乃至第４メタルにおいても同様である。
【００２１】
第１メタル４０は、化合物半導体基板２０の主面２１の平面視において、回路形成領域２４よりも主面２１の外縁２６側に設けられている。６個の第１メタル４０ａ〜４０ｆは、互いに隣接するメタルの間に隙間を形成しつつ、電力増幅回路３０を囲むように環状に配置されている。すなわち、第１メタルの数と隙間の数は同数となる。
【００２２】
第２メタル５０は、化合物半導体基板２０の主面２１の平面視において、電力増幅回路３０と第１メタル４０との間において、第１メタル４０とはそれぞれ離れて配置されている。また、６個の第２メタル５０のそれぞれは、化合物半導体基板２０の側面２３の平面視において、第１メタル４０の間の隙間を埋めるように配置されている。すなわち、化合物半導体基板２０の側面２３の平面視において、化合物半導体基板２０の主面２１上には、第１メタル４０及び第２メタル５０の少なくともいずれか一方が全周にわたって存在している。
【００２３】
主面２１の平面視において、外側に配置された第１メタル４０の外縁２６に沿う各々の長さは、第１メタル４０より内側に配置された第２メタル５０の外縁２６に沿う各々の長さより長い。なお、外縁２６に沿う長さとは、化合物半導体基板２０の主面２１の平面視において、対象となるメタルから最も近い主面２１の辺が伸びる方向の長さのことである。以下、当該外縁２６に沿うメタルの長さを単に「メタルの長さ」とも呼ぶ。
【００２４】
第１メタル４０及び第２メタル５０の材質は特に限定されないが、例えばＮｉ，Ａｕ，Ｇｅ，Ｔｉ，Ｗ，Ｐｔ，Ｔａ等の金属であってもよい。第１メタル４０及び第２メタル５０には、活性層２７を通じて接地電位が供給される。これにより、第１メタル４０及び第２メタル５０は、いわゆるシールリングとして機能する。シールリングの機能について、図４Ａ及び図４Ｂを参照して説明する。
【００２５】
図４Ａ及び図４Ｂは、シールリングの機能を説明するための半導体チップの断面図である。具体的に、図４Ａは、比較例に係る半導体チップの構造を示す断面図であり、図４Ｂは、本発明の一実施形態に係る半導体チップの構造を示す断面図である。比較例に係る半導体チップとは、本実施形態に係る半導体チップ１０のうち、第１メタル４０及び第２メタル５０を備えず、化合物半導体基板２０が活性層２７を備えない構成である。図４Ａ及び図４Ｂは、図１に示される半導体チップ１０のＩＶ−ＩＶ線断面図の方向に相当する。
【００２６】
図４Ｂに示されるように、半導体チップ１０は、絶縁性基板２００上に設けられたダイパッド２１０の上に、ボンディングペースト２２０を挟んで載置されている。図１では図示が省略されているが、半導体チップ１０は、化合物半導体基板２０の表面を覆うように成膜された保護膜としてのパッシベーション膜７０をさらに備える。
【００２７】
図４Ａに示されるように、比較例に係る半導体チップ１０Ｘでは、例えば化合物半導体基板２０に外部から応力がかかることにより、化合物半導体基板２０の外縁からマイクロクラック３００が生じ、化合物半導体基板２０の表面を伝って内部まで進展することがある。また、例えばダイシングにより半導体チップ１０Ｘを個片化する際に、ダイシングの衝撃によりパッシベーション膜７０の端部からパッシベーションクラック３１０が生じることがある。さらに、半導体チップ１０Ｘの外周領域の付近に設けられた電極６０が比較的高い電位を帯びる場合、接地電位を帯びるボンディングペースト２２０との間に電位差が生じる（図４Ａ矢印３２０参照）。当該電位差により、半導体チップ１０Ｘへの水分等の不純物の侵入が加速し得る。
【００２８】
他方、図４Ｂに示されるように、本実施形態に係る半導体チップ１０は、電極６０より外縁側において化合物半導体基板２０の主面２１と接する第１メタル４０を備える。これにより、仮に化合物半導体基板２０にマイクロクラック３００が生じたり、パッシベーション膜７０にパッシベーションクラック３１０が生じたりしても、第１メタル４０によりこれらのクラックの進行が食い止められ、化合物半導体基板２０の回路形成領域まで進展することが回避される。
【００２９】
また、第１メタル４０には活性層２７を通じて接地電位が供給される。これにより、電極６０が比較的高い電位を帯びたとしても、生じる電位差は電極６０と第１メタル４０との間に収まり（図４Ｂ矢印３２０参照）、パッシベーション膜７０の端部は接地電位に保たれる。従って、半導体チップ１０の端部に生じる電位差に起因する、半導体チップ１０内への不純物の侵入を抑制することができる。
【００３０】
特に、本実施形態に係る半導体チップ１０は、以下の４つの効果を奏する。一点目に、半導体チップ１０では、上述のとおり化合物半導体基板２０の側面２３の平面視において、化合物半導体基板２０の主面２１上に、第１メタル４０及び第２メタル５０の少なくともいずれか一方が全周にわたって存在している。これにより、化合物半導体基板２０の主面２１の平面視における全周にわたって、上記のクラックの進展や不純物の侵入を抑制することができる。
【００３１】
二点目に、半導体チップ１０では、化合物半導体基板２０の側面２３の平面視において、第１メタル４０ａ〜４０ｆのそれぞれは、少なくとも一部が第２メタル５０ａ〜５０ｆのいずれかと重なるように配置されている。すなわち、化合物半導体基板２０の側面２３の平面視において、第１メタル４０ａ〜４０ｆと第２メタル５０ａ〜５０ｆの少なくとも一部がオーバーラップしている。これにより、クラックが半導体チップ１０の主面２１の外縁２６と垂直方向ではなく斜めに生じた場合であっても、クラックの進展を食い止めることができる。
【００３２】
三点目に、半導体チップ１０では、外側に配置された第１メタル４０ａ〜４０ｆの長さが、内側に配置された第２メタル５０ａ〜５０ｆの長さより長い。また、化合物半導体基板２０の回路形成領域２４に加えて、外周領域２５のうち第１メタル４０ａ〜４０ｆ及び第２メタル５０ａ〜５０ｆが形成されない領域にも回路を形成してもよい。これにより、例えば図５Ａに示されるように、外側に配置されたメタルの長さが内側に配置されたメタルの長さより短い構成に比べて、化合物半導体基板２０において回路を形成可能な領域を広く確保することができる。言い換えると、チップサイズを縮小することができる。
【００３３】
四点目に、半導体チップ１０において、第１メタル４０ａと第１メタル４０ｂとの間の隙間、及び当該隙間と埋める第２メタル５０ａは、回路形成領域２４に形成されたドライバ段の増幅器１１０とパワー段の増幅器１１１とのＹ軸方向に沿った境界線Ｌ１上に位置している。同様に、第１メタル４０ｃと第１メタル４０ｄとの間の隙間、及び当該隙間を埋める第２メタル５０ｃもまた、上記境界線Ｌ１上に位置している。また、第１メタル４０ｅと第１メタル４０ｆとの間の隙間、及び当該隙間を埋める第２メタル５０ｅは、ドライバ段の増幅器１１０と電力増幅回路３０の他の構成要素（不図示）とのＸ軸方向の境界線Ｌ２上に位置している。
【００３４】
ここで、化合物半導体基板２０の主面２１を囲むように第１メタル４０を設けると、例えばドライバ段の増幅器１１０の出力信号又はパワー段の増幅器１１１の出力信号が、第１メタル４０を通じて他方の増幅器に回りこみ、増幅器間のアイソレーションが低下するおそれがある。この点、本実施形態では、回路を構成する要素間の境界線Ｌ１，Ｌ２の付近に第１メタル４０の隙間を配置することにより、要素間のアイソレーションの低下を抑制することができる。
【００３５】
なお、本実施形態では、化合物半導体基板２０の側面２３の平面視において、複数の第２メタル５０のそれぞれが第１メタル４０の間の隙間を埋めるように配置されているが、複数の第２メタルは第１メタルの間の隙間の全てを埋めなくてもよい。すなわち、複数の第２メタルのそれぞれは、化合物半導体基板２０の側面２３の平面視において、少なくとも一部が第１メタルの間の隙間に重なるように配置されていればよい。これにより、第２メタルが設けられない構成に比べて、上記のクラックの進展や不純物の侵入を抑制することができる。
【００３６】
また、本実施形態では、第１メタル４０及び第２メタル５０が活性層２７上に形成され、活性層２７を通じて接地電位が供給されているが、第１メタル４０及び第２メタル５０に接地電位を供給する構成はこれに限られず、例えば配線により供給されてもよい。活性層２７を通じて接地電位を供給する場合、配線を用いる場合に比べて半導体チップ１０のサイズを小さくすることができる。
【００３７】
また、第１メタルや第２メタルが設けられる基板は化合物半導体基板に限られず、シリコンウエハ等の半導体基板であっても同様の効果を得ることができる。
【００３８】
図５Ａから図５Ｃは、メタルの配置の変形例を示す半導体チップの平面図である。なお、本変形例以降では、上述の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態及び変形例ごとには逐次言及しない。図５Ａから図５Ｃでは、第１メタル及び第２メタルを除く要素の図示が省略されている。
【００３９】
図５Ａに示される半導体チップ１０Ａは、上記半導体チップ１０に比べて、外側のメタルと内側のメタルの長さの関係が入れ替わっている。具体的に、本変形例に係る複数の第２メタル５１は、複数の第１メタル４１よりも外縁２６側に配置されている。これにより、半導体チップ１０Ａでは、外側の複数の第２メタル５１の長さの方が、内側の複数の第１メタル４１の長さより短い。このように、外側と内側のメタルの長さの関係は特に限定されない。また、複数の第１メタル４１の隙間を埋める複数の第２メタル５１の一部又は全ては、主面２１の平面視において、回路形成領域２４と第１メタル４１との間に配置されてもよく、第１メタル４１より外縁２６側に配置されてもよい。
【００４０】
図５Ｂに示される半導体チップ１０Ｂは、外側の複数の第１メタル４２の長さと内側の複数の第２メタル５２の長さがほぼ同じであり、かつ図１に示される半導体チップ１０における第１メタル４０及び第２メタル５０に比べて一つのメタルの長さが短い。本変形例では、第１メタル４２と同様に第２メタル５２もまた、互いに隣接する第２メタル５２の間に隙間を形成しつつ、回路を囲むように環状に配置されている。化合物半導体基板２０の側面２３の平面視において、第１メタル４２の間の隙間と、第２メタル５２の間の隙間は、互いに重ならないように配置されている。これにより、半導体チップ１０と同様の効果を得ることができる。
【００４１】
図５Ｃに示される半導体チップ１０Ｃは、外側の複数の第１メタル４３の長さと内側の複数の第２メタル５３の長さがほぼ同じであり、かつ図５Ｂに示される半導体チップ１０Ｂにおける第１メタル４２及び第２メタル５２に比べて一つのメタルの長さが長い。本変形例では、第１メタル４３と同様に第２メタル５３もまた、化合物半導体基板２０の主面２１の平面視におけるほぼ全周にわたってメタルが配置されている。これにより、化合物半導体基板２０の主面２１のほぼ全周にわたって二重のメタルが形成されるため、半導体チップ１０，１０Ａ，１０Ｂに比べてクラックの進展や不純物の侵入をより防ぐことができる。
【００４２】
図６Ａから図６Ｄは、メタルの積層構造の変形例を示す半導体チップの斜視図である。なお、図６Ａから図６Ｄに示される斜視図は、図２に示される斜視図と同様の方向を示している。
【００４３】
図６Ａに示される半導体チップ１０Ｄは、図２に示される半導体チップ１０に比べて、メタルが二層構造である点において相違する。具体的に、半導体チップ１０Ｄは、第１メタル４０の上に積層された第３メタル４４と、第２メタル５０の上に積層された第４メタル５４と、をさらに備える。第３メタル４４及び第４メタル５４は、それぞれ、第１メタル４０及び第２メタル５０と同じ材質であってもよく、異なる材質であってもよい。なお、本変形例では、二層のメタルが重ねられているが、三層以上のメタルが重ねられてもよい。
【００４４】
図６Ｂに示される半導体チップ１０Ｅは、図６Ａに示される半導体チップ１０Ｄに比べて、第１メタル４０と第３メタル４４との間、及び、第２メタル５０と第４メタル５４との間にそれぞれビア電極４５，５５をさらに備える。ビア電極４５，５５は、第１メタル４０及び第２メタル５０と同様の長さを有し、幅が短い。このように、積層されるメタルの間はビア電極により電気的に接続されてもよい。これにより、上層のメタルにも下層のメタルと同じ電位（例えば、接地電位）が供給される。
【００４５】
図６Ｃに示される半導体チップ１０Ｆは、図６Ｂに示される半導体チップ１０Ｅに比べて、ビア電極４５，５５の代わりに２つのビア電極４６ａ，４６ｂ及び２つのビア電極５６ａ，５６ｂを備える。２つのビア電極４６ａ，４６ｂは、第１メタル４０と第３メタル４４との間に設けられている。２つのビア電極５６ａ，５６ｂは、第２メタル５０と第４メタル５４との間に設けられている。このように、下層と上層のメタルの間に設けられるビア電極の形状は特に限定されない。
【００４６】
図６Ｄに示される半導体チップ１０Ｇは、図６Ａに示される半導体チップ１０Ｄに比べて、第３メタル４４の代わりに第３メタル４７を備える。第３メタル４７は、互いに隣接する第１メタル４０ａと第１メタル４０ｂにまたがって積層されている。このように、下層のメタルの上に積層される上層のメタルは、下層のメタルと一対一対応していなくてもよい。また、上層のメタルは、３つ以上の下層のメタルの上にまたがって積層されてもよい。あるいは、１つの下層のメタルの上に、２つ以上の上層のメタルが積層されてもよい。
【００４７】
次に、図７Ａ及び図７Ｂを参照して、半導体チップの絶縁性基板への搭載構造について説明する。なお、絶縁性基板は特に限定されないが、例えばＰＣＢ（Printed Circuit Board）であってもよい。
【００４８】
図７Ａは、本発明の一実施形態に係る半導体チップがワイヤボンディング構造により絶縁性基板に搭載される構造を示す断面図である。図７Ｂは、本発明の一実施形態に係る半導体チップがフリップチップ構造により絶縁性基板に搭載される構造を示す断面図である。なお、図７Ａ及び図７Ｂに示される構成要素のうち、図４Ｂに示される構成要素と対応する構成要素には同様の符号を付して説明を省略する。
【００４９】
図７Ａに示されるようにワイヤボンディング構造では、半導体チップ１０は、化合物半導体基板２０の主面２２が絶縁性基板２００と対向するように絶縁性基板２００に搭載される。半導体チップ１０のパッシベーション膜７０から露出した電極６０と、絶縁性基板２００上に設けられた電極２３０とがワイヤ４００により電気的に接続される。
【００５０】
他方、図７Ｂに示されるようにフリップチップ構造では、半導体チップ１０Ｈは、化合物半導体基板２０の主面２１が絶縁性基板２００と対向するように絶縁性基板２００に搭載される。半導体チップ１０Ｈのパッシベーション膜７０から露出したバンプ８０ａ，８０ｂと、絶縁性基板２００上のダイパッド２１０に設けられた電極（不図示）と、が電気的に接続される。
【００５１】
また、半導体チップ１０Ｈは、半導体チップ１０に比べて接地電位層９０をさらに備える。接地電位層９０は、化合物半導体基板２０の回路等が形成されない側の主面２２上に設けられ、接地電位が供給される。これにより、半導体チップ１０Ｈのシールド効果が高まり、外部からのノイズ等の影響を抑制することができる。なお、化合物半導体基板２０上に接地電位層９０が設けられない構成を本実施形態に係る半導体チップから除外する意図ではない。
【００５２】
以上、本発明の例示的な実施形態について説明した。半導体チップ１０，１０Ａ〜１０Ｈは、一対の主面２１，２２及び当該一対の主面の間に設けられた側面２３を有する化合物半導体基板２０と、一対の主面のうちの一方の主面２１上に設けられた回路と、一方の主面２１上に設けられた複数の第１メタル４０〜４３と、一方の主面２１上に設けられた複数の第２メタル５０〜５３と、を備え、複数の第１メタル４０〜４３は、一方の主面２１の平面視において、回路よりも一方の主面２１の外縁２６側において、互いに隣接する第１メタルの間に隙間を形成しつつ回路を囲むように環状に配置され、複数の第２メタル５０〜５３は、一方の主面２１の平面視において、回路と複数の第１メタルとの間又は複数の第１メタルよりも外縁２６側に配置され、複数の第２メタル５０〜５３のそれぞれは、化合物半導体基板２０の側面２３の平面視において、少なくとも一部が第１メタル４０〜４３の間の隙間に重なるように配置される。これにより、化合物半導体基板２０の側面２３の平面視において、第１メタル４０〜４３の隙間に第２メタル５０〜５３の少なくとも一部が設けられるので、クラックの進展や不純物の侵入を抑制することができる。
【００５３】
また、半導体チップ１０，１０Ａ〜１０Ｈにおいて、複数の第２メタル５０〜５３のそれぞれは、化合物半導体基板２０の側面２３の平面視において、第１メタル４０〜４３の間の隙間を埋めるように配置される。これにより、化合物半導体基板２０の側面２３の平面視において、主面２１上に第１メタル４０〜４３及び第２メタル５０〜５３の少なくともいずれか一方が存在しているため、クラックの進展や不純物の侵入をより抑制することができる。
【００５４】
また、半導体チップ１０，１０Ａ〜１０Ｈにおいて、複数の第１メタル４０〜４３のそれぞれは、化合物半導体基板２０の側面２３の平面視において、少なくとも一部が複数の第２メタル５０〜５３のいずれかと重なるように配置される。これにより、斜めにクラックが生じた場合であっても、クラックの進展を食い止めることができる。
【００５５】
また、半導体チップ１０において、複数の第２メタル５０は、一方の主面２１の平面視において、回路と複数の第１メタル４０との間に設けられ、一方の主面２１の外縁２６に沿う複数の第１メタル４０のそれぞれの長さは、一方の主面２１の外縁２６に沿う複数の第２メタル５０のそれぞれの長さより長い。これにより、外側のメタルの長さが内側のメタルの長さより短い構成に比べて、回路を形成可能な領域を広く確保することができるため、チップサイズを縮小することができる。
【００５６】
また、半導体チップ１０，１０Ａ〜１０Ｈにおいて、複数の第１メタル４０〜４３と複数の第２メタル５０〜５３は、いずれも化合物半導体基板２０の活性層２７上に設けられ、活性層２７を通じて接地電位が供給される。これにより、例えば配線を用いる場合に比べて半導体チップのサイズを小さくすることができる。
【００５７】
また、半導体チップ１０に形成される電力増幅回路３０は、第１信号を増幅して第２信号を出力する第１増幅器１１０と、第２信号を増幅して第３信号を出力する第２増幅器１１１と、を備え、第１メタルの間の隙間の少なくとも一つは、一方の主面２１の平面視における第１増幅器１１０と第２増幅器１１１の間の境界線Ｌ１上に配置される。これにより、要素間のアイソレーションの低下を抑制することができる。
【００５８】
また、半導体チップ１０Ｈは、化合物半導体基板２０の一対の主面のうちの他方の主面２２上に設けられた接地電位層９０をさらに備え、化合物半導体基板２０は、一方の主面２１が絶縁性基板２００と対向するように、フリップチップ構造により絶縁性基板２００に接合される。これにより、半導体チップ１０Ｈのシールド効果が高まり、ノイズ等の影響を抑制することができる。
【００５９】
以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更又は改良され得るとともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
【符号の説明】
【００６０】
１０，１０Ａ〜１０Ｈ，１０Ｘ…半導体チップ、２０…化合物半導体基板、２１，２２…主面、２３…側面、２４…回路形成領域、２５…外周領域、２６…外縁、２７…活性層、３０…電力増幅回路、４０，４０ａ〜４０ｆ，４１〜４３…第１メタル、４４，４７…第３メタル、４５，４６ａ，４６ｂ…ビア電極、５０，５０ａ〜５０ｆ，５１〜５３…第２メタル、５４…第４メタル、５５，５６ａ，５６ｂ…ビア電極、６０…電極、７０…パッシベーション膜、８０ａ，８０ｂ…バンプ、９０…接地電位層、１１０…増幅器（第１増幅器）、１１１…増幅器（第２増幅器）、１２０〜１２２…整合回路、２００…絶縁性基板、２１０…ダイパッド、２２０…ボンディングペースト、２３０…電極、３００…マイクロクラック、３１０…パッシベーションクラック、４００…ワイヤ、Ｌ１，Ｌ２…境界線、Ｏ…中心
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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