(57)【要約】【課題】バス競合を回避できる擬似スタティックランダムアクセスメモリとその動作方法を提供する。【解決手段】擬似スタティックランダムアクセスメモリは、複数のメモリチップ及び情報記憶素子を含む。メモリチップは、同じバスを使用して複数の読み書きデータストローブ信号をメモリコントローラに送信する。メモリチップ内の制御論理回路がセルフリフレッシュ衝突を発生するか否かに関わらず、メモリチップが読み出し動作を行う時、メモリチップの読み出しレイテンシは、セルフリフレッシュを完了させることができる固定時間に設定される。固定時間は、初期レイテンシよりも大きい。情報記憶素子は、固定時間を定義するための情報を記憶するように配置される。読み出しデータストローブ信号は、メモリチップがセルフリフレッシュを発生するか否かを示し、読み出しレイテンシにおいて、読み書きデータストローブ信号のレベルは変わらない。【選択図】図１８
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【特許請求の範囲】
【請求項１】
メモリコントローラに結合される疑似スタティックランダムアクセスメモリであって、前記疑似スタティックランダムアクセスメモリは、
同じバスを使用して複数の読み書きデータストローブ信号を前記メモリコントローラに送信し、セルフリフレッシュ衝突を発生するか否かにかかわらず、読み出し動作を行う時、読み出しレイテンシは、何れもセルフリフレッシュを完了させることができる固定時間に設定され、前記固定時間は、初期レイテンシよりも大きい複数のメモリチップと、
前記固定時間を定義するための情報を記憶するように配置された情報記憶素子と、
を含み、前記読み書きデータストローブ信号は、前記メモリチップがセルフリフレッシュ衝突を発生するか否かを示し、且つ前記読み書きレイテンシにおける前記読み書きデータストローブ信号のレベルは、変化しない、疑似スタティックランダムアクセスメモリ。
【請求項２】
前記情報記憶素子は、モードレジスタである請求項１に記載の疑似スタティックランダムアクセスメモリ。
【請求項３】
前記情報記憶素子は、不揮発性メモリである請求項１に記載の疑似スタティックランダムアクセスメモリ。
【請求項４】
前記メモリコントローラは、前記メモリチップに制御信号を出力し、前記制御信号が第１レベルから第２レベルに変化する時、前記メモリチップは、前記第１レベルの前記読み書きデータストローブ信号を前記メモリコントローラに出力する請求項１記載の疑似スタティックランダムアクセスメモリ。
【請求項５】
前記メモリチップは、第１メモリチップ及び第２メモリチップを含み、前記第１メモリチップは、前記読み書き動作を行うために選択され、前記第２メモリチップは、選択されずに待機状態にあり、前記読み出しレイテンシの前、前記第１メモリチップが出力する前記読み書きデータストローブ信号は、前記第１レベルから前記第２レベルになり、且つ前記第２メモリチップが出力する前記読み書きデータストローブ信号は、前記第１レベルからハイインピーダンス状態になる請求項４記載の疑似スタティックランダムアクセスメモリ。
【請求項６】
前記第１メモリチップが前記第２レベルの前記読み書きデータストローブ信号を出力するタイミングは、ダイアドレスを判定するタイミングよりも遅い請求項５に記載の疑似スタティックランダムアクセスメモリ。
【請求項７】
前記第１メモリチップが前記第２レベルの前記読み書きデータストローブ信号を出力するタイミングは、前記第２メモリチップが前記ハイインピーダンス状態の前記読み書きデータストローブ信号を出力するタイミングよりも早くない請求項５に記載の疑似スタティックランダムアクセスメモリ。
【請求項８】
前記読み出しレイテンシの前、前記メモリチップの何れか１つがセルフリフレッシュ衝突を発生する時、前記メモリコントローラは、制御信号を前記メモリチップに出力し、前記制御信号は、第１レベルから第２レベルになる時、前記メモリチップが出力する前記読み書きデータストローブ信号のレベルは、同じであるが、前記第１レベルではない請求項１記載の疑似スタティックランダムアクセスメモリ。
【請求項９】
前記制御信号が前記第１レベルから前記第２レベルになる時、前記メモリチップは、前記第２レベルの前記読み書きデータストローブ信号を前記メモリコントローラに出力する請求項８記載の疑似スタティックランダムアクセスメモリ。
【請求項１０】
前記メモリチップは、第１メモリチップ及び第２メモリチップを含み、前記第１メモリチップは、前記読み出し動作を行うために選択され、前記第２メモリチップは、選択されずに待機状態にあり、前記読み出しレイテンシの終了後、前記第１メモリチップは、前記第１レベルの前記読み書きデータストローブ信号を出力し、前記読み出しレイテンシの前、前記第２メモリチップの前記読み書きデータストローブ信号は、前記第２レベルからハイインピーダンス状態になる請求項９に記載の疑似スタティックランダムアクセスメモリ。
【請求項１１】
前記制御信号が前記第１レベルから前記第２レベルになる時、各前記メモリチップの読み書きデータストローブピンは、ハイインピーダンス状態にある請求項８に記載の疑似スタティックランダムアクセスメモリ。
【請求項１２】
前記メモリチップは、第１メモリチップ及び第２メモリチップを含み、前記第１メモリチップは、読み出し動作を行うために選択され、前記第２メモリチップは、選択されず待機状態にあり、前記読み出しレイテンシの終了後、前記第１メモリチップが出力する読み書きデータストローブ信号は、前記ハイインピーダンス状態から前記第２レベルになり、前記読み出しレイテンシの前、前記第２メモリチップの前記読み書きデータストローブピンは、前記ハイインピーダンス状態に維持される請求項１１記載の疑似スタティックランダムアクセスメモリ。
【請求項１３】
各前記メモリチップは、信号発生回路を含み、前記信号発生回路は、前記読み書きデータストローブ信号を発生するか、各前記メモリチップの読み書きデータストローブピンをハイインピーダンス状態にすることに用いられる請求項１記載の疑似スタティックランダムアクセスメモリ。
【請求項１４】
疑似スタティックランダムアクセスメモリの動作方法であって、前記疑似スタティックランダムアクセスメモリは、複数のメモリチップと、情報記憶素子と、を含み、前記疑似スタティックランダムアクセスメモリの動作方法は、
固定時間を定義するための情報を記憶するステップと、前記メモリチップがセルフリフレッシュ衝突を発生するか否かにかかわらず、前記メモリチップが読み出し動作を行う時、前記メモリチップの読み出しレイテンシは、セルフリフレッシュを完了させることができる固定時間に設定し、前記固定時間は、初期レイテンシよりも大きいステップと、同じバスを使用して複数の読み書きデータストローブ信号をメモリコントローラに送信するステップと、を含み、
前記読み書きデータストローブ信号は、前記メモリチップがセルフリフレッシュ衝突を発生するか否かを示し、且つ前記読み出しレイテンシにおいて、前記読み書きデータストローブ信号のレベルは、変化しない、疑似スタティックランダムアクセスメモリの動作方法。
【請求項１５】
前記情報記憶素子は、モードレジスタであり、前記固定時間を定義するための情報を記憶するステップにおいて、前記固定時間を定義するための情報を前記モードレジスタに記憶する請求項１４に記載の疑似スタティックランダムアクセスメモリの動作方法。
【請求項１６】
前記情報記憶素子は、不揮発性メモリであり、前記固定時間を定義するための情報を記憶するステップにおいて、前記固定時間を定義するための情報を前記不揮発性メモリに記憶する請求項１４に記載の疑似スタティックランダムアクセスメモリの動作方法。
【請求項１７】
前記メモリコントローラは、制御信号を前記メモリチップに出力し、前記擬似スタティックランダムアクセスメモリの動作方法は、
前記制御信号が第１レベルから第２レベルに変化する時、前記第１レベルの前記読み書きデータストローブ信号をメモリコントローラに出力するステップを更に含む請求項１４記載の疑似スタティックランダムアクセスメモリの動作方法。
【請求項１８】
前記メモリコントローラは、制御信号を前記メモリチップに出力し、前記擬似スタティックランダムアクセスメモリの動作方法は、
前記制御信号が第１レベルから第２レベルに変化する時、前記第２レベルの読み書きデータストローブ信号を前記メモリコントローラに出力するステップを更に含む請求項１４に記載の疑似スタティックランダムアクセスメモリの動作方法。
【請求項１９】
前記メモリコントローラは、制御信号を前記メモリチップに出力し、前記擬似スタティックランダムアクセスメモリの動作方法は、
前記制御信号が第１レベルから第２レベルに変化する時、各前記メモリチップの読み書きデータストローブピンをハイインピーダンス状態にするステップを更に含む請求項１４に記載の疑似スタティックランダムアクセスメモリの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリとその動作方法に関し、特に擬似スタティックランダムアクセスメモリとその動作方法に関する。
【背景技術】
【０００２】
疑似スタティックランダムアクセスメモリ（ｐｓｅｕｄｏ  ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ、以下ｐＳＲＡＭと称する）は、ＤＲＡＭをメモリセルアレイとしてデータを記憶し、ＤＲＡＭのアクセスインタフェースを再設計し、ＳＲＡＭのアクセスインタフェースと互換性をもたせたものであり、且つアクセスタイミングの特性もＳＲＡＭと類似している。ｐＳＲＡＭは、そのアクセスインタフェースとして、拡張シリアルペリフェラルインタフェース（Ｅｘｐａｎｄｅｄ  Ｓｅｒｉａｌ  Ｐｅｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅ、以下ｘＳＰＩと称する）又はＨｙｐｅｒＢｕｓＴＭインタフェースを使用できる。ｘＳＰＩをアクセスインタフェースとしたｐＳＲＡＭは、ｘＳＰＩｐＳＲＡＭと称され、ＨｙｐｅｒＢｕｓＴＭをアクセスインタフェースとしたｐＳＲＡＭはＨｙｐｅｒＲＡＭｐＳＲＡＭと称される。メモリデバイスの突発的読み書き動作において、突発的読み書き動作の開始から有効データの出力及び書き込みに至るまでの必要な最短レイテンシ時間は、初期レイテンシとして定義され、初期レイテンシ期間にセルフリフレッシュが発生する時、それをセルフリフレッシュ衝突（ｓｅｌｆ  ｒｅｆｒｅｓｈ  ｃｏｌｌｉｓｉｏｎ）と称する。図１及び図２は、それぞれ従来のメモリチップの読み出し動作を行う時にセルフリフレッシュ衝突を発生していない信号タイミング図である。ｘＳＰＩｐＳＲＡＭ又はＨｙｐｅｒＲＡＭｐＳＲＡＭにおいて、メモリチップが制御信号ＣＳ＃がローレベルの時、読み書きデータストローブ（Ｒｅａｄ／Ｗｒｉｔｅ  Ｄａｔａ  Ｓｔｒｏｂｅ）ピン（以下、ＲＷＤＳピンと称する）から読み書きデータストローブ信号（以下、ＲＷＤＳ信号と称する）をメモリコントローラに出力し、セルフリフレッシュ衝突を発生するか否かの情報をメモリコントローラに通知し、これに基づき、データの入力と出力のレイテンシ（ｌａｔｅｎｃｙ）時間を決定する。セルフリフレッシュ衝突を発生していない場合、図１に示すように、ＲＷＤＳピンは、ローレベルのＲＷＤＳ信号を出力し、メモリチップの読み出しレイテンシは、１単位（例えば、クロック信号ＣＫの３サイクル）のサイクルレイテンシ（即ち、初期レイテンシ）である。セルフリフレッシュ衝突が発生する時、図２に示すように、ＲＷＤＳピンは、ハイレベルのＲＷＤＳ信号を出力し、３ＣＫサイクル後にローレベルに下がり、これにより、メモリチップの読み出しレイテンシは、２単位のサイクルレイテンシに設定され、有効データをセルフリフレッシュが完了してから出力させることで、データが破損されないように保証する。
【０００３】
従って、読み出し動作を行う時、メモリチップは、セルフリフレッシュ衝突の発生に応じて、１単位のサイクルレイテンシを別途追加するように設定され、読み出しレイテンシが固定されなくなる。
【０００４】
また、小型化の要求に応じて、従来のメモリパッケージ構造は、堆積された多くのメモリチップを含むことで記憶密度を増加させている。バス幅を変化させないために、これらメモリチップは、同じバスを使用してＲＷＤＳ信号を送信する可能性があるが、これらメモリチップのセルフリフレッシュ動作は、非同期であることによって、これらメモリチップが異なるレベルのＲＷＤＳ信号を同時に出力する場合、バス競合の問題が発生する可能性があり、従って、電流消費の増加及び予期せぬ電圧低下を招く。また、プロセスの変更により、これらメモリチップがハイレベルのＲＷＤＳ信号を同時に出力したとしても反応の速いメモリチップで先にＲＷＤＳ信号のハイレベルからローレベルへの変換を発生し、反応が遅いメモリチップは、その期間ハイレベルの出力を継続後、上記変換を発生し、それにより、バス競合の問題を招く可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、バス競合を回避することができる擬似スタティックランダムアクセスメモリ及びその動作方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の疑似スタティックランダムアクセスメモリは、複数のメモリチップと、情報記憶素子と、を含む。メモリチップは、同じバスを使用して複数の読み書きデータストローブ信号をメモリコントローラに送信する。セルフリフレッシュ衝突を発生するか否かにかかわらず、読み出し動作を行う時、読み出しレイテンシは、何れもセルフリフレッシュを完了させることができる固定時間に設定される。固定時間は、初期レイテンシよりも大きい。情報記憶素子は、固定時間を定義するための情報を記憶するように配置される。読み書きデータストローブ信号は、メモリチップがセルフリフレッシュ衝突を発生するか否かを示し、且つ読み書きレイテンシにおける前記読み書きデータストローブ信号のレベルは、変化しない。
【０００７】
本発明の疑似スタティックランダムアクセスメモリの動作方法は、固定時間を定義するための情報を記憶するステップと、メモリチップがセルフリフレッシュ衝突を発生するか否かにかかわらず、メモリチップが読み出し動作を行う時、メモリチップの読み出しレイテンシは、セルフリフレッシュを完了させることができる固定時間に設定し、固定時間は、初期レイテンシよりも大きいステップと、同じバスを使用して複数の読み書きデータストローブ信号をメモリコントローラに送信するステップと、を含む。読み書きデータストローブ信号は、メモリチップがセルフリフレッシュ衝突を発生するか否かを示し、且つ読み出しレイテンシにおいて、読み書きデータストローブ信号のレベルは、変化しない。
【０００８】
本発明の一実施例において、上記の情報記憶素子は、モードレジスタを含む。固定時間を定義する情報を記憶するステップにおいて、固定時間を定義するための情報をモードレジスタに記憶する。
【０００９】
本発明の一実施例において、上記の情報記憶素子は、不揮発性メモリである。固定時間を定義するための情報を記憶するステップにおいて、固定時間を定義するための情報を不揮発性メモリに記憶する。
【００１０】
本発明の一実施例において、上記の疑似スタティックランダムアクセスメモリの動作方法は、制御信号が第１レベルから第２レベルに変化する時、第１レベルの読み書きデータストローブ信号をメモリコントローラに出力するステップを更に含む。
【００１１】
本発明の一実施例において、上記の疑似スタティックランダムアクセスメモリの動作方法は、制御信号が第１レベルから第２レベルに変化する時、第２レベルの読み書きデータストローブ信号をメモリコントローラに出力するステップを更に含む。
【００１２】
本発明の一実施例において、上記の疑似スタティックランダムアクセスメモリの動作方法は、前記制御信号が第１レベルから第２レベルに変化する時、各メモリチップの読み書きデータストローブピンをハイインピーダンス状態にするステップを更に含む。
【発明の効果】
【００１３】
本発明の擬似スタティックランダムアクセスメモリ及びその動作方法は、バス競合を回避することができる。
【図面の簡単な説明】
【００１４】
【図１】従来のメモリチップの信号タイミング図である。
【図２】従来のメモリチップの信号タイミング図である。
【図３】本発明の一実施例のｐＳＲＡＭとそのメモリコントローラの概略図である。
【図４】本発明の一実施例のメモリチップの概略図である。
【図５】本発明の他の実施例によるメモリチップの概略図である。
【図６】本発明の第１実施例のメモリチップの信号タイミング図である。
【図７】本発明の第２実施例のメモリチップの信号タイミング図である。
【図８】本発明の一実施例の信号発生回路の概略図である。
【図９】図８の実施例の信号発生回路の内部説明図である。
【図１０Ａ】第２実施例の第１メモリチップにおける信号発生回路の主要信号の概略波形図である。
【図１０Ｂ】第２実施例の第２メモリチップにおける信号発生回路の主要信号の概略波形図である。
【図１１】本発明の第３実施例のメモリチップの信号タイミング図である。
【図１２】本発明の第４実施例のメモリチップの信号タイミング図である。
【図１３Ａ】第４実施例の第１メモリチップにおける信号発生回路の主要信号の概略波形図である。
【図１３Ｂ】第４実施例の第２メモリチップにおける信号発生回路の主要信号の概略波形図である。
【図１４】本発明の第５実施例のメモリチップの信号タイミング図である。
【図１５Ａ】第５実施例の第１メモリチップにおける信号発生回路の主要信号の概略波形図である。
【図１５Ｂ】第５実施例の第２メモリチップにおける信号発生回路の主要信号の概略波形図である。
【図１６】本発明の第６実施例のメモリチップの信号タイミング図である。
【図１７Ａ】第６実施例の第１メモリチップにおける信号発生回路の主要信号の概略波形図である。
【図１７Ｂ】第６実施例の第２メモリチップにおける信号発生回路の主要信号の概略波形図である。
【図１８】本発明の一実施例のｐＳＲＡＭの動作方法のステップフロー図である。
【発明を実施するための形態】
【００１５】
本発明の上記の特徴及び利点をより分かりやすくするために、実施例を挙げ、図面を合わせて以下に詳細に説明する。以下に複数の実施例を提示して本発明を説明するが、本発明は例示する複数の実施例に限定するものではない。また、実施例の間においては、適当な結合も許容するものである。
【００１６】
図３は、本発明の一実施例のｐＳＲＡＭとそのメモリコントローラの概略図である。図３を参照し、本実施例のｐＳＲＡＭ１００は、複数のメモリチップを含み、ここでは、第１メモリチップ１１０＿０及び第２メモリチップ１１０＿１によって例示的に説明するが、メモリチップの数は、本発明を限定するものではない。本実施例では、第１メモリチップ１１０＿０及び第２メモリチップ１１０＿１は、制御信号ＣＳ＃とＲＷＤＳ信号を共有する。各メモリチップは、ＲＷＤＳピン１３０を介してＲＷＤＳ信号を出力し、同じバス１２０を使用してＲＷＤＳ信号を送信する。データ信号ＤＱ［７：０］は、ダイアドレスを含む。図３の実施例では、第１メモリチップ１１０＿０及び第２メモリチップ１１０＿１は、例えば、ｘＳＰＩ  ｐＳＲＡＭ又はＨｙｐｅｒＲＡＭ  ｐＳＲＡＭであるが、本発明はこれに限定するものではない。本発明の実施例では、セルフリフレッシュ衝突が発生するか否かにかかわらず、メモリチップが読み出し動作を行う時、その読み出しレイテンシは固定時間に設定され、且つ前記固定時間は、セルフリフレッシュを完了させることができ、且つ、読み出しレイテンシにおける全てのＲＷＤＳ信号のレベルは、変化しない。前記固定時間は、初期レイテンシよりも大きい。  
【００１７】
図４は、本発明の一実施例によるメモリチップの概略図である。図３及び図４を参照し、図３の第１メモリチップ１１０＿０又は第２メモリチップ１１０＿１を参照し、その内部構造は、図４に示すようなメモリチップ２１０である。メモリチップ２１０は、モードレジスタ２１２と制御論理回路２１４を含む。本実施例では、メモリコントローラ５００は、メモリチップの読み出しレイテンシが固定に設定された情報をモードレジスタ２１２に記憶する。
【００１８】
この実施例では、メモリチップ２１０は、更に、入出力インタフェース、Ｘデコーダ回路、Ｙデコーダ回路、メモリセルアレイ、データラッチ回路及びデータ伝送経路等の部材を含み、その詳細な機能及び実施方式は、所属技術分野の通常知識によって十分な教示、示唆及び実施の説明を得ることができるものである。
【００１９】
図５は、本発明の他の実施例のメモリチップの概略図である。図３及び図５を参照し、図５の第１メモリチップ１１０＿０又は第２メモリチップ１１０＿１の内部構造は、図５に示すようなメモリチップ３１０である。メモリチップ３１０は、不揮発性メモリ（ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ、ＮＶＭ）３１６及び制御論理回路２１４を含む。本実施例では、不揮発性メモリ３１６は、例えば、電気ヒューズ（ｅｆｕｓｅ）を含む。前記電気ヒューズは、読み出しレイテンシを固定とする情報を不揮発性メモリ３１６に設定するようにプログラムできる。
【００２０】
図６は、本発明の第１実施例のメモリチップの信号タイミング図である。第１メモリチップ１１０＿０が読み出し動作を行うために選択され、且つそのセルフリフレッシュ衝突を発生しておらず、第２メモリチップ１１０＿１は選択されずに待機状態となり、且つセルフリフレッシュ衝突が発生する。第１メモリチップ１１０＿０の読み出しレイテンシは、セルフリフレッシュを完了させることができる固定時間（例えば、２単位のサイクルレイテンシ）に設定される。
【００２１】
本実施例では、ダイアドレスは、クロック信号ＣＫの２番目のクロックの立ち上がりエッジで入力され、データ信号ＤＱ［７：０］において「ｄｉｅ  ａｄｄ」として示され、データ信号ＤＱ［７：０］において斜線で示される部分は、データが読み出されることを表わす。また、制御信号ＣＳ＃がハイレベルからローレベルに変化する時、第１メモリチップ１１０＿０は、ハイレベルのＲＷＤＳ信号を出力する。同時に、第２メモリチップ１１０＿１もハイレベルのＲＷＤＳ信号を出力するものであるため、少なくとも読み出しレイテンシの前に（即ち、クロック信号ＣＫの１クロック目から３クロック目までの時間区間）、バス競合を回避することができる。
【００２２】
図７は、本発明の第２実施例のメモリチップの信号タイミング図である。図３及び図７を参照すると、第２の実施例では、第１メモリチップ１１０＿０及び第２メモリチップ１１０＿１は、例えば、ｘＳＰＩｐＳＲＡＭである。第１メモリチップ１１０＿０は、読み出し動作を行うために選択され、且つそれは、セルフリフレッシュ衝突を発生していない。第２メモリチップ１１０＿１は、選択されずに待機状態にある。第１メモリチップ１１０＿０及び第２メモリチップ１１０＿１は、異なるウエハプロセスで製造されて異なる動作速度を有する。本実施例において、第１メモリチップ１１０＿０は、比較的速い動作速度を有する。第１メモリチップ１１０＿０の読み出しレイテンシは、セルフリフレッシュを完了させることができる固定時間（例えば、２単位のサイクルレイテンシ）に設定される。
【００２３】
本実施例では、制御信号ＣＳ＃がローレベルになる時、第１メモリチップ１１０＿０及び第２メモリチップ１１０＿１は、何れもハイレベルのＲＷＤＳ信号を出力する。また、第１メモリチップ１１０＿０のＲＷＤＳ信号がハイレベルからローレベルに変化する前又は同時に、第２メモリチップ１１０＿１のＲＷＤＳピン１３０をハイインピーダンス（Ｈｉ?Ｚ）状態にさせる。具体的には、クロック信号ＣＫの２クロック目の立ち上がりエッジでダイアドレスが入力され、それは、データ信号ＤＱ［７：０］において「ｄｉｅ  ａｄｄ」と示される。クロック信号ＣＫに応答して、第１メモリチップ１１０＿０は、内部クロック信号ＣＫ０を発生し、第２メモリチップ１１０＿１は、内部クロック信号ＣＫ１を発生し、内部クロックＣＫ０の１クロック目の立ち上がりエッジは、内部クロック信号ＣＫ１の１クロック目の立ち上がりエッジよりも早い。内部クロック信号ＣＫ１の２クロック目の立ち上がりエッジに応答して、前記ダイアドレスは、内部ダイアドレスｄｉｅ＿ａｄｄとしてラッチされる。内部クロック信号ＣＫ１の２番目のクロックの立ち下がりエッジで、各メモリチップは、内部ダイアドレスｄｉｅ＿ａｄｄをデコードする。本実施例では、第２メモリチップ１１０＿１のダイ選択信号ＤＩＥＳＥＬ＿ｔがデコードされてそのレベルがローとなり、それは選択されていないことを表わすことに用いられる。内部クロック信号ＣＫ１の第３クロックの立ち上がりエッジに応答して、ダイ選択信号ＤＩＥＳＥＬ＿ｔがラッチされてダイ出力信号ＤＩＥＯＵＴ＿ｔを発生し、ダイアドレスを判定することに用いられる。ローレベルのダイ選択信号ＤＩＥＳＥＬ＿ｔに反応して、第２メモリチップ１１０＿１のチップ出力信号ＤＩＥＯＵＴ＿ｔは、ローレベルになり、第２メモリチップ１１０＿１のＲＷＤＳピン１３０をハイインピーダンス状態にさせる。同時に、第１メモリチップ１１０＿０の内部クロック信号ＣＫ０の３クロック目の立ち下がりエッジに応答して、第１メモリチップ１１０＿０のＲＷＤＳ信号がローレベルになる。第２メモリチップ１１０＿１の内部クロック信号ＣＫ１の３クロック目の立ち上がりエッジは、第１メモリチップ１１０＿０の内部クロック信号ＣＫ０の３クロック目の立ち下がりエッジよりも早い。他の図示していない実施例において、第１メモリチップ１１０＿０のＲＷＤＳ信号がローレベルになる前に、第２メモリチップ１１０＿１のＲＷＤＳ信号は、ハイインピーダンス状態になる。
【００２４】
従って、第２の実施例のメモリチップ動作方法によれば、これらメモリチップが異なる動作速度を有する場合であっても、第１メモリチップ１１０＿０と第２メモリチップ１１０＿１との間のバス競合の問題を回避することができる。
【００２５】
図８は、本発明の一実施例の信号発生回路の概略図である。図９は、図８の実施例の信号発生回路の内部概略図である。図８及び図９を参照し、信号発生回路４００は、例えば、図４又は図５の制御論理回路２１４に配置される。一実施例では、信号発生回路４００は、メモリチップ２１０及び３１０の他の回路ブロックに配置することもできる。
【００２６】
本実施例では、信号発生回路４００は、出力制御回路４１０、遅延回路４２０、ＲＷＤＳ信号制御回路４３０、読み出しレイテンシ決定回路４４０及びパルス発生回路４５０を含む。信号発生回路４００は、ＲＷＤＳ信号を発生し、ＲＷＤＳ信号をメモリチップのＲＷＤＳピン１３０に出力することに用いられる。詳細には、遅延回路４２０は、２つの遅延ユニットを含み、それぞれ内部制御信号ＣＥ＿ｃに基づいて遅延した内部制御信号ＣＥＤ＿ｃ、ＣＥ２Ｄ＿ｃを発生するように配置される。内部制御信号ＣＥ＿ｃは、制御信号ＣＳ＃に応じて発生される。ＲＷＤＳ信号制御回路４３０は、セレクタ、２つのラッチ、ＮＯＲ及びＡＮＤを含む。セレクタは、モード設定信号ＳＰＩ＿ｔに基づいて信号ＣＬＫ１Ｒ＿ｔ又は信号ＣＬＫ２Ｒ＿ｔを出力するように配置される。ＲＷＤＳ信号制御回路４３０の一方のラッチは、ダイ選択信号ＤＩＥＳＥＬ＿ｔ及びセレクタの出力を受信し、内部制御信号ＣＥ＿ｃに基づいて信号ＤＩＥＯＵＴ＿ｔを出力する。ＲＷＤＳ信号制御回路４３０の他方のラッチは、書き込み動作と関連する信号ＷＲＩＴＥ＿ｔ及びパルス発生回路４５０の出力を受信し、内部制御信号ＣＥ＿ｃに基づいて信号ＷＲＯＵＴ＿ｔを出力する。ＮＯＲは、遅延した内部制御信号ＣＥ２Ｄ＿ｃ及び信号ＷＲＯＵＴ＿ｔに対して論理演算を行い、信号ＷＲＯＵＴ＿ｃを出力する。ＡＮＤは、信号ＤＩＥＯＵＴ＿ｔ及び信号ＷＲＯＵＴ＿ｔに対して論理演算を行い、信号ＯＵＴＱＳＬＺ＿ｔを出力する。読み出しレイテンシ決定回路４４０は、２つのインバータ、２つのラッチ及び複数の論理ゲートを含む。読み出しレイテンシ決定回路４４０の一方のインバータは、信号ＳＰＩ＿ｔを信号ＳＰＩ＿ｃに反転させる。読み出しレイテンシ決定回路４４０の他方のインバータは、信号ＣＬＫ２Ｆ＿ｔを信号ＣＬＫ２Ｆ＿ｃに反転させる。読み出しレイテンシ決定回路４４０の一方のラッチは、信号ＳＰＩ＿ｃ及びパルス発生回路４５０の出力を受信し、内部制御信号ＣＥ＿ｃに基づいて信号ＳＰＩＯＵＴ＿ｃを出力する。読み出しレイテンシ決定回路４４０の他方のラッチは、信号ＣＬＫ２Ｆ＿ｃ及び信号ＶＩＮＴを受信し、内部制御信号ＣＥ＿ｃに基づいて信号ＶＩＯＵＴを出力する。読み出しレイテンシ決定回路４４０の複数の論理ゲートは、信号ＳＰＩＯＵＴ＿ｃ、信号ＬＴＮＣＹ２＿ｔ、信号ＤＩＳＬＴＮＣＹ＿ｃ、遅延した内部制御信号ＣＥＤ＿ｃ及び信号ＶＩＯＵＴを受信し、論理演算を行い、信号ＬＴＮＣＹ２Ｂ＿ｔを出力する。出力制御回路４１０は、ＲＷＤＳ信号の出力を制御することに用いられ、ＲＷＤＳ信号制御回路４３０及び読み出しレイテンシ決定回路４４０に結合され、信号ＯＵＴＱＳＬＺ＿ｔ、信号ＯＥ＿ｔ、内部制御信号ＣＬＫＤ＿ｔ、信号ＬＴＮＣＹ２Ｂ＿ｔに基づいてＲＷＤＳ信号を出力する。パルス発生回路４５０は、内部クロック信号ＣＬＫ＿ｔ及び信号ＣＬＫ２Ｒ＿ｔに基づいて信号ＣＬＫ２ＲＢ＿ｔを出力する。図８では、ＯＥは、出力イネーブル信号である。ＬＴＮＣＹ及びＤＩＳＬＴＮＣＹは、レイテンシと関連する信号である。ＳＰＩは、メモリチップタイプに関連する信号であり、例えば、ｘＳＰＩ  ｐＳＲＡＭの信号ＳＰＩは、ハイレベルであり、ＨｙｐｅｒＲＡＭ  ��ＰＩｐＳＲＡＭの信号は、ローレベルである。ＣＬＫは、選択されたメモリチップの内部クロック信号である。ＣＥは、チップイネーブル信号である。ＶＩＮＴは、内部電圧に関連する信号である。内部制御信号ＣＬＫＤ＿ｔは、データ出力と関連する信号である。図９では、ＯＵＴＱＳＬＺ＿ｔは、ＲＷＤＳピン１３０をハイインピーダンス状態にすることに用いることができる。信号発生回路４００及び出力制御回路４１０は、ハードウェア記述言語（Ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ，ＨＤＬ）又はその他の任意の当業者が熟知するデジタル回路の設計方式によって設計が行われ、フィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ，ＦＰＧＡ）、コンプレックスプログラマブルロジックデバイス（Ｃｏｍｐｌｅｘ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ，ＣＰＬＤ）、または特定用途向け集積回路（Ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ，ＡＳＩＣ）の方式によって実現されるハードウェア回路である。信号発生回路４００及び出力制御回路４１０の詳細な機能及び実施方式は、所属技術分野の通常知識によって十分な教示、示唆及び実施の説明を得ることができるものである。
【００２７】
第２実施例のメモリチップの動作方法を例とし、図１０Ａは、第１メモリチップ１１０＿０における信号発生回路４００の主要信号の概略波形図であり、図１０Ｂは、第２メモリチップ１１０＿１における信号発生回路４００の主要部信号の概略波形図である。
【００２８】
図１０Ａ及び図１０Ｂを参照し、図１０Ａにおいて、信号ＣＥＤ２＿ｃがローレベルになる時、ＲＷＤＳ信号は、ハイレベルになる。クロック信号ＣＬＫ＿ｔの３クロック目の立ち下がりエッジで、信号ＣＬＫ２Ｆ＿ｔがハイレベルになり、この時、ＲＷＤＳ信号がローレベルになる。図１０Ｂにおいて、信号ＣＥＤ２＿ｃがローレベルになる時、ＲＷＤＳ信号がハイレベルになる。クロック信号ＣＬＫ＿ｔの３クロック目の立ち上がりエッジで、信号ＣＬＫ２Ｒ＿ｔがハイレベルとなり、この時、ＲＷＤＳピン１３０はハイインピーダンス状態となる。
【００２９】
図９、図１０Ａ、図１０Ｂを参照し、図１０Ａ及び図１０Ｂにおいて、信号ＣＥ＿ｃがローレベルである時、信号ＬＴＮＣＹ２＿ｔは、ハイレベルになる。これと同時に、信号ＳＰＩＯＵＴ＿ｃがローレベルになり、続いて、信号ＬＴＮＣＹ２Ａ＿ｃがローレベルになる。信号ＶＩＯＵＴは、ローレベルであり且つ信号ＣＥＤ＿ｃは、ハイレベルであり、続いて、信号ＬＴＮＣＹＳＥＬ＿ｃは、ハイレベルである。信号ＬＴＮＣＹ２Ｂ＿ｔは、ローレベルである。
【００３０】
信号ＣＥＤ＿ｃがローレベルである時、信号ＬＴＮＣＹＳＥＬ＿ｃは、ローレベルになる。信号ＬＴＮＣＹ２Ａ＿ｃがローレベルであり、且つ信号ＬＴＮＣＹＳＥＬ＿ｃがローレベルであるので、信号ＬＴＮＣＹ２Ｂ＿ｔは、ハイレベルになる。
【００３１】
信号ＣＥＤ２＿ｃがローレベルである時、信号ＷＲＯＵＴ＿ｃは、ハイレベルになり、それは、ローレベルの信号ＷＲＯＵＴ＿ｔの逆相値である。選択されているダイにおいて、信号ＤＩＥＳＥＬ＿ｔは、ラッチされ、信号ＤＩＥＯＵＴ＿ｔがハイレベルであり、且つ信号ＷＲＯＵＴ＿ｃがハイレベルであるので、信号ＯＵＴＱＳＬＺ＿ｔは、ハイレベルになる。信号ＬＴＮＣＹ２Ｂ＿ｔがハイレベルであり、且つ信号ＯＵＴＱＳＬＺ＿ｔがハイレベルであるので、ＲＷＤＳピン１３０は、ハイレベルになる。
【００３２】
信号ＣＬＫ２Ｒ＿ｔがハイレベルである時、選択されていないダイにおいて、信号ＤＩＥＳＥＬ＿ｔは、ラッチされ、且つ信号ＤＩＥＯＵＴ＿ｔは、ローレベルになる。信号ＤＩＥＯＵＴ＿ｔは、ローレベルであり、従って、信号ＯＵＴＱＳＬＺ＿ｔは、ローレベルになり、且つ選択されていないダイにおいて、ＲＷＤＳピン１３０は、ハイインピーダンス状態である。
【００３３】
信号ＣＬＫ２Ｒ＿ｔがハイレベルであり且つ信号ＣＬＫ＿ｔがローレベルである時、信号ＷＲＩＴＥ＿ｔは、ラッチされる。書き込み動作時、信号ＷＲＯＵＴ＿ｔは、ハイレベルであり、且つ信号ＷＲＯＵＴ＿ｃは、ローレベルになり、続いて、信号ＯＵＴＱＳＬＺ＿ｔは、ローレベルになり、且つＲＷＤＳピン１３０は、ハイインピーダンス状態になる。読み出し動作時，信号ＷＲＯＵＴ＿ｔは、ローレベルであり、且つ信号ＷＲＯＵＴ＿ｃは、ハイレベルに維持され、続いて、信号ＯＵＴＱＳＬＺ＿ｔは、ハイレベルに維持される。信号ＳＰＩ＿ｃは、ラッチされる。図１０Ａ及び図１０Ｂが開示しているのは、ｘＳＰＩ  ｐＳＲＡＭの実施例であり、従って、信号ＳＰＩ＿ｃは、ローレベルであり、且つＳＰＩＯＵＴ＿ｃは、ローレベルを維持する。
【００３４】
信号ＣＬＫ２Ｆ＿ｔがハイレベルである時、信号ＶＩＮＴは、ラッチされ、且つ信号ＶＩＯＵＴは、ハイレベルになり、続いて、信号ＬＴＮＣＹＳＥＬ＿ｃは、ハイレベルになり、且つ信号ＬＴＮＣＹ２Ｂ＿ｔは、ローレベルになる。信号ＯＵＴＱＳＬＺ＿ｔがハイレベルであり、且つ信号ＬＴＮＣＹ２Ｂ＿ｔがローレベルであるので、選択されているダイにおいて、ＲＷＤＳ信号は、ローレベルになる。
【００３５】
図１１は、本発明の第３実施例のメモリチップの信号タイミング図である。第３実施例と第２実施例との主な違いは、第３実施例では、クロック信号ＣＫの第１クロックの立ち上がりエッジでダイアドレスが入力されることである。第１メモリチップ１１０＿０及び第２メモリチップ１１０＿１は、例えば、ＨｙｐｅｒＲＡＭ  ＳＰＩｐＳＲＡＭである。
【００３６】
具体的には、クロック信号ＣＫの最初のクロックの立ち上がりエッジでダイアドレスが入力され、それは、データ信号ＤＱ［７：０］において「ｄｉｅ  ａｄｄ」と示される。内部クロック信号ＣＫ１の１クロック目の立ち上がりエッジに反応して、前記ダイアドレスは、内部ダイアドレスｄｉｅ＿ａｄｄとしてラッチされる。内部クロック信号ＣＫ１の最初のクロックの立ち下がりエッジで、各メモリチップは、内部ダイアドレスｄｉｅ＿ａｄｄをデコードする。本実施例では、第２メモリチップ１１０＿１のダイ選択信号ＤＩＥＳＥＬ＿ｔは、デコードされた後にそのレベルがローとなる。内部クロック信号ＣＫ１の２クロック目の立ち上がりエッジに反応して、ダイ選択信号ＤＩＥＳＥＬ＿ｔがラッチされてダイ出力信号ＤＩＥＯＵＴ＿ｔを生成する。ローレベルのダイ選択信号ＤＩＥＳＥＬ＿ｔに反応して、第２メモリチップ１１０＿１のダイ出力信号ＤＩＥＯＵＴ＿ｔがローレベルとなり、第２メモリチップ１１０＿１のＲＷＤＳピン１３０をハイインピーダンス状態にさせる。次に、第１メモリチップ１１０＿０の内部クロック信号ＣＫ０の３クロック目の立ち下がりエッジに反応して、第１メモリチップ１１０＿０のＲＷＤＳ信号がローレベルになる。本実施例に基づき、第１メモリチップ１１０＿０のＲＷＤＳ信号がローレベルになる前に、第２メモリチップ１１０＿１のＲＷＤＳピン１３０は、ハイインピーダンス状態になっている。
【００３７】
従って、第３の実施例のメモリチップ動作方法によれば、これらメモリチップが異なる動作速度を有する場合であっても、第１メモリチップ１１０＿０と第２メモリチップ１１０＿１との間のバス競合の問題を回避することができる。
【００３８】
図１２は、本発明の第４実施例のメモリチップの信号タイミング図である。第４の実施例と第３の実施例との主な違いは、第１メモリチップ１１０＿０が比較的遅い速度を有する場合でも、初期レイテンシの前にローレベルＲＷＤＳ信号を出力することにある。本実施例では、第１メモリチップ１１０＿０の内部クロックＣＫ０の３クロック目の立ち下がりエッジの前に、第１メモリチップ１１０＿０のＲＷＤＳ信号は、ローレベルになる。例えば、内部クロックＣＫ０の３クロック目の立ち上がりエッジに反応して、第１メモリチップ１１０＿０のＲＷＤＳ信号がローレベルになる。内部クロック信号ＣＫ０の３クロック目の立ち上がりエッジは、クロック信号ＣＫの４クロック目の立ち上がりエッジよりも早い。即ち、初期レイテンシの前に、第１メモリチップ１１０＿０は、ローレベルのＲＷＤＳ信号を出力する。
【００３９】
第４実施例のメモリチップの動作方法を例とし、図１３Ａは、第１メモリチップ１１０＿０における信号発生回路４００の主要信号の概略波形図を示す。図１３Ｂは、第２メモリチップ１１０＿１における信号発生回路４００のメイン信号の概略波形図である。第４実施例では、第１メモリチップ１１０＿０が読み出し動作のために選択され、且つそれは、セルフリフレッシュ衝突を発生しておらず、第２メモリチップ１１０＿１は、選択されずに待機状態にあり、且つそれは、セルフリフレッシュ衝突を発生する。
【００４０】
図１３Ａ及び図１３Ｂを参照し、第３実施例に比較し、信号ＬＴＮＣＹ２Ａ＿ｃのリセット時間は、信号ＣＬＫ２Ｒ＿ｔ及びクロック信号ＣＫによって決定される。信号ＣＬＫ２Ｒ＿ｔがハイレベルであり且つクロック信号ＣＫがローレベルの時、信号ＬＴＮＣＹ２Ａ＿ｃがリセットされる。これと同時に、信号ＬＴＮＣＹ２Ｂ＿ｔがローレベルになる。これに基づき、内部クロック信号ＣＫ０の３クロック目の立ち下がりエッジの前に、第１メモリチップ１１０＿０のＲＷＤＳ信号がローレベルになることができる。
【００４１】
図９、図１３Ａ、図１３Ｂを参照し、図１３Ａ及び図１３Ｂにおいて、信号ＣＥ＿ｃがローレベルであり、信号ＣＥＤ＿ｃがローレベルであり、且つ信号ＣＥＤ２＿ｃがローレベルである時、その回路動作方式は、図１０Ａ及び図１０Ｂの実施例に類似する。
【００４２】
信号ＣＬＫ１Ｒ＿ｔがハイレベルである時、選択されていないダイにおいて、信号ＤＩＥＳＥＬ＿ｔは、ラッチされ、且つ信号ＤＩＥＯＵＴ＿ｔは、ローレベルになる。信号ＤＩＥＯＵＴ＿ｔは、ローレベルであるので、信号ＯＵＴＱＳＬＺ＿ｔは、ローレベルになり、且つ選択されていないダイにおいて、ＲＷＤＳピン１３０は、ハイインピーダンス状態になる。
【００４３】
信号ＣＬＫ２Ｒ＿ｔがハイレベルであり且つ信号ＣＬＫ＿ｔがローレベルである時、信号ＷＲＩＴＥ＿ｔは、ラッチされ、その回路動作方式は、図１０Ａ及び図１０Ｂの実施例に類似する。信号ＳＰＩ＿ｃは、ラッチされる。図１３Ａ及び図１３Ｂが開示するのは、ＨｙｐｅｒＲＡＭ  ｐＳＲＡＭの実施例であり、従って、信号ＳＰＩ＿ｃは、ハイレベルであり、且つＳＰＩＯＵＴ＿ｃは、ハイレベルになる。続いて、信号ＬＴＮＣＹ２Ａ＿ｔは、ハイレベルになり、ＬＴＮＣＹ２Ｂ＿ｔは、ローレベルになる。信号ＯＵＴＱＳＬＺ＿ｔがハイレベルであり、且つ信号ＬＴＮＣＹ２Ｂ＿ｔがローレベルであるので、選択されていないダイにおいて、ＲＷＤＳ信号は、ローレベルになる。
【００４４】
信号ＣＬＫ２Ｆ＿ｔがハイレベルである時、信号ＶＩＮＴは、ラッチされ、且つ信号ＶＩＯＵＴは、ハイレベルになり、続いて、信号ＬＴＮＣＹＳＥＬ＿ｃがハイレベルになる。この時、信号ＬＴＮＣＹ２Ｂ＿ｔは、ローレベルであり、従って、選択されていないダイにおいて、ＲＷＤＳ信号は、ローレベルを維持する。
【００４５】
第２〜第４実施例では、クロック信号ＣＫの最初の数クロックで、これらメモリチップのＲＷＤＳ信号は、何れもハイレベルにある。メモリコントローラについては、その制御動作を変更する必要はなく、システムの観点から実施が容易である。
【００４６】
図１４は、本発明の第５実施例のメモリチップの信号タイミング図である。本実施例では、第１メモリチップ１１０＿０及び第２メモリチップ１１０＿１は、例えば、ｘＳＰＩ  ｐＳＲＡＭ又はＨｙｐｅｒＲＡＭ  ｐＳＲＡＭである。第１メモリチップ１１０＿０は、読み出し動作を行うために選択され、且つセルフリフレッシュ衝突を発生し、第２メモリチップ１１０＿１は、選択されずに待機状態にあり、且つセルフリフレッシュ衝突を発生していない。第１メモリチップ１１０＿０の読み出しレイテンシは、セルフリフレッシュを完了することができる固定時間（例えば、２単位のサイクルレイテンシ）に設定される。
【００４７】
本実施例では、セルフリフレッシュ衝突を発生する時、制御信号ＣＳ＃がローレベルになる時、第１メモリチップ１１０＿０及び第２メモリチップ１１０＿１は、ローレベルのＲＷＤＳ信号を出力する。サイクルレイテンシの終了後、第１メモリチップ１１０＿０は、ハイレベルのＲＷＤＳ信号を出力する。サイクルレイテンシの開始前、第２メモリチップ１１０＿１のＲＷＤＳピン１３０は、ハイインピーダンス状態になる。従って、少なくともクロック信号ＣＫの１〜３クロック目の時間区間において、バス競合を回避することができる。
【００４８】
第５実施例のメモリチップの動作方法を例とし、図１５Ａは、第１メモリチップ１１０＿０における信号発生回路４００の主要信号の概略波形図であり、図１５Ｂは、第２メモリチップ１１０＿１における信号発生回路４００の主要信号の概略波形図である。本実施例では、信号ＤＩＳＬＴＮＣＹ２＿ｃをローレベルに設定することによって、信号ＬＴＮＣＹ２＿ｔがハイレベルになる場合であっても、信号ＬＴＮＣＹ２Ａ＿ｃをハイレベルに維持することができる。従って、制御信号ＣＳ＃がローレベルになる時、第１メモリチップ１１０＿０及び第２メモリチップ１１０＿１は、ローレベルＲＷＤＳ信号を出力することができる。
【００４９】
図９、１５Ａ、図１５Ｂを参照し、図１５Ａ及び図１５Ｂにおいて、信号ＣＥ＿ｃがローレベルである時、信号ＬＴＮＣＹ２＿ｔは、ハイレベルになる。しかしながら、信号ＤＩＳＬＴＮＣＹ＿ｃがハイレベルであるので、信号ＬＴＮＣＹ２Ａ＿ｃは、ハイレベルを維持し、且つ信号ＬＴＮＣＹ２Ｂ＿ｔは、ローレベルである。
【００５０】
信号ＣＥＤ＿ｃがローレベルである時、信号ＬＴＮＣＹＳＥＬ＿ｃは、ローレベルになる。信号ＬＴＮＣＹ２Ａ＿ｃがハイレベルであり、且つ信号ＬＴＮＣＹＳＥＬ＿ｃがローレベルであるので、信号ＬＴＮＣＹ２Ｂ＿ｔは、ローレベルを維持する。
【００５１】
信号ＣＥＤ２＿ｃがローレベルである時、信号ＤＩＥＯＵＴ＿ｔは、ハイレベルであり且つ信号ＷＲＯＵＴ＿ｃは、ハイレベルであり、従って、信号ＯＵＴＱＳＬＺ＿ｔは、ハイレベルになる。信号ＬＴＮＣＹ２Ｂ＿ｔがローレベルであり、且つ信号ＯＵＴＱＳＬＺ＿ｔがハイレベルであるので、ＲＷＤＳ信号は、ローレベルである。
【００５２】
信号ＣＬＫ２Ｒ＿ｔがハイレベルである時、選択されていないダイにおいて、信号ＤＩＥＳＥＬ＿ｔは、ラッチされ、且つ信号ＤＩＥＯＵＴ＿ｔは、ローレベルになる。信号ＤＩＥＯＵＴ＿ｔがローレベルであるので、信号ＯＵＴＱＳＬＺ＿ｔは、ローレベルになり、且つ選択されていないダイにおいて、ＲＷＤＳピン１３０は、ハイインピーダンス状態である。
【００５３】
信号ＣＬＫ２Ｒ＿ｔがハイレベルであり且つ信号ＣＬＫ＿ｔがローレベルである時、信号ＷＲＩＴＥ＿ｔは、ラッチされ、その回路動作方式は、図１０Ａ及び図１０Ｂの実施例に類似する。信号ＳＰＩ＿ｃは、ラッチされる。しかしながら、信号ＳＰＩＯＵＴ＿ｃの値が何であるかに関わらず、信号ＬＴＮＣＹ２Ａ＿ｃは、ハイレベルを維持し、信号ＬＴＮＣＹ２Ｂ＿ｃは、ローレベルを維持する。
【００５４】
信号ＣＬＫ２Ｆ＿ｔがハイレベルである時、信号ＶＩＮＴは、ラッチされ、且つ信号ＶＩＯＵＴは、ハイレベルになり、続いて、信号ＬＴＮＣＹＳＥＬ＿ｃは、ハイレベルになる。信号ＬＴＮＣＹ２Ａ＿ｃは、ハイレベルを維持し、従って、信号ＬＴＮＣＹ２Ｂ＿ｃは、ローレベルを維持する。信号ＯＵＴＱＳＬＺ＿ｔがハイレベルであり、且つ信号ＬＴＮＣＹ２Ｂ＿ｔがローレベルであるので、選択されたダイにおいて、ＲＷＤＳ信号は、ローレベルを維持する。
【００５５】
図１６は、本発明の第６実施例のメモリチップの信号タイミング図である。図３及び図１６を参照し、第６実施例では、第１メモリチップ１１０＿０及び第２メモリチップ１１０＿１は、例えば、ｘＳＰＩ  ｐＳＲＡＭ又はＨｙｐｅｒＲＡＭ  ｐＳＲＡＭである。本実施例において、第１メモリチップ１１０＿０は、比較的速い動作速度を有する。第１メモリチップ１１０＿０は、読み出し動作のために選択され、且つセルフリフレッシュ衝突を発生しておらず、第２メモリチップ１１０＿１は、選択されずに待機状態にあり、セルフリフレッシュ衝突を発生する。
【００５６】
本実施例では、制御信号ＣＳ＃がローレベルになる時、第１メモリチップ１１０＿０及び第２メモリチップ１１０＿１のＲＷＤＳピン１３０は、何れもハイインピーダンス状態にある。サイクルレイテンシの終了後、第１メモリチップ１１０＿０は、ローレベルのＲＷＤＳ信号を出力する。サイクルレイテンシの開始前、第２メモリチップ１１０＿１のＲＷＤＳは、ハイインピーダンス状態に維持される。従って、少なくともクロック信号ＣＫの１〜３クロック目の時間区間において、バス競合を回避することができる。
【００５７】
第６実施例のメモリチップの動作方法を例とし、図１７Ａは、第１メモリチップ１１０＿０における信号発生回路４００の主要信号の概略波形図であり、図１７Ｂは、第２メモリチップ１１０＿１における信号発生回路４００の主要部信号の概略波形図である。本実施例では、信号ＤＩＳＬＴＮＣＹ２＿ｃをローレベルに設定することにより、信号ＬＴＮＣＹ２＿ｔがハイレベルになる場合であっても、信号ＬＴＮＣＹ２Ａ＿ｃは、依然としてハイレベルに維持されることができる。更に、ＣＳ＃がローレベルになった後、ＣＥＤ２＿ｃは初期レイテンシの前までハイレベルに維持される。従って、制御信号ＣＳ＃がローレベルの時、第１メモリチップ１１０＿０及び第２メモリチップ１１０＿１のＲＷＤＳピン１３０の出力は、ハイインピーダンス状態にある。
【００５８】
図９、図１７Ａ、図１７Ｂを参照し、図１７Ａ及び図１７Ｂにおいて、信号ＣＥ＿ｃがローレベルである時、信号ＬＴＮＣＹ２＿ｔは、ハイレベルになる。しかしながら、信号ＤＩＳＬＴＮＣＹ＿ｃは、ハイレベルであり、従って、信号ＬＴＮＣＹ２Ａ＿ｃは、ハイレベルを維持し、且つ信号ＬＴＮＣＹ２Ｂ＿ｔは、ローレベルを維持する。
【００５９】
信号ＣＥＤ＿ｃがローレベルである時、信号ＬＴＮＣＹＳＥＬ＿ｃは、ローレベルになる。信号ＬＴＮＣＹ２Ａ＿ｃがハイレベルであり、且つ信号ＬＴＮＣＹＳＥＬ＿ｃがローレベルであるので、信号ＬＴＮＣＹ２Ｂ＿ｔは、ローレベルを維持する。
【００６０】
信号ＣＬＫ２Ｒ＿ｔがハイレベルである時、選択されていないダイにおいて、信号ＤＩＥＳＥＬ＿ｔは、ラッチされ、且つ信号ＤＩＥＯＵＴ＿ｔは、ローレベルになる。この時、信号ＯＵＴＱＳＬＺ＿ｔは、ローレベルであり、且つ選択されていないダイ及び選択されたダイにおいて、ＲＷＤＳピン１３０は、ハイインピーダンス状態である。
【００６１】
信号ＣＬＫ２Ｒ＿ｔがハイレベルであり且つ信号ＣＬＫ＿ｔがローレベルである時、信号ＷＲＩＴＥ＿ｔは、ラッチされ、その回路動作方式は、図１０Ａ及び図１０Ｂの実施例に類似する。信号ＳＰＩ＿ｃは、ラッチされる。しかしながら、信号ＳＰＩＯＵＴ＿ｃの値が何であるかに関わらず、信号ＬＴＮＣＹ２Ａ＿ｃは、ハイレベルを維持し、信号ＬＴＮＣＹ２Ｂ＿ｃは、ローレベルを維持する。
【００６２】
信号ＣＬＫ２Ｆ＿ｔがハイレベルである時、信号ＶＩＮＴは、ラッチされ、且つ信号ＶＩＯＵＴは、ハイレベルになり、続いて、信号ＬＴＮＣＹＳＥＬ＿ｃは、ハイレベルになる。信号ＬＴＮＣＹ２Ａ＿ｃがハイレベルを維持するので、信号ＬＴＮＣＹ２Ｂ＿ｃは、ローレベルを維持する。信号ＯＵＴＱＳＬＺ＿ｔがローレベルであり、且つ信号ＬＴＮＣＹ２Ｂ＿ｔがローレベルであり、従って、選択されていないダイ及び選択されたダイにおいて、ＲＷＤＳピン１３０は、ハイインピーダンス状態である。
【００６３】
信号ＣＥＤ２＿ｃがローレベルである時、信号ＷＲＯＵＴ＿ｃは、ハイレベルになり、それは、ローレベルの信号ＷＲＯＵＴ＿ｔの逆相値である。選択されたダイにおいて、信号ＤＩＥＯＵＴ＿ｔがハイレベルであり、且つ信号ＷＲＯＵＴ＿ｃがハイレベルであるので、信号ＯＵＴＱＳＬＺ＿ｔは、ハイレベルになる。信号ＬＴＮＣＹ２Ｂ＿ｔがローレベルであり、且つ信号ＯＵＴＱＳＬＺ＿ｔがハイレベルであるので、ＲＷＤＳ信号は、ローレベルになる。選択されていないダイにおいて、信号ＤＩＥＯＵＴ＿ｔがローレベルであるので、信号ＯＵＴＱＳＬＺ＿ｔは、ローレベルを維持し、且つＲＷＤＳ信号は、ハイインピーダンス状態を維持する。
【００６４】
第５、第６の実施例では、クロック信号ＣＫの最初の数クロックにおいて、これらメモリチップのＲＷＤＳ信号は、何れも同じ状態（同じくローレベル又は同じくハイインピーダンス状態）にあるため、バス競合を回避することができる。また、第２〜第４実施例に比較し、有効データの出力を開始する前に、第１メモリチップ１１０＿０のＲＷＤＳ信号は、ローレベルであるか、又はハイインピーダンス状態からローレベルになり、ハイレベルからローレベルになるのではなく、そのＲＷＤＳ信号は、ローレベルに容易に維持される。
【００６５】
図１８は、本発明の一実施例によるｐＳＲＡＭの動作方法のステップを示すフローチャートである。図１８を参照して、ステップＳ１００において、情報記憶素子（例えば、モードレジスタ２１２又は不揮発性メモリ３１６）は、固定時間を定義するための情報を記憶する。ステップＳ１１０において、セルフリフレッシュ衝突を発生するか否かに関わらず、第１メモリチップ１１０＿０と第２メモリチップ１１０＿１の読み出しレイテンシを、セルフリフレッシュを完了させることができる固定時間に設定する。また、読み出しレイテンシにおける全てのＲＤＷＳ信号のレベルは、変化しない。前記固定時間は、初期レイテンシよりも大きい。ステップＳ１２０において、第１メモリチップ１１０＿０及び第２メモリチップ１１０＿１は、同じバス１２０を使用して対応するＲＷＤＳ信号をメモリコントローラ１２０に送信する。本実施例のｐＳＲＡＭの動作方法の詳細なステップは、図３から図１７Ｂの実施例の開示によって十分に教示され、示唆され、実施されることができる。
【００６６】
記を総合し、本発明の実施例では、メモリチップの動作方法は、バス競合を回避し、電流消費を低減し、チップ特性を改善し、そしてチップの信頼性を向上することができる。メモリチップが異なるウエハプロセスによって製造され、異なる動作速度を有する場合であっても、メモリチップ動作方法は、バス競合を回避することができる。本発明の実施例では、クロック信号の最初の数クロックにおいて、これらメモリチップのＲＷＤＳ信号の位置は同じである。メモリコントローラについては、その制御動作を変更する必要はなく、システムの観点から、実施が容易である。本発明の実施例では、有効データの出力を開始する前に選択されるメモリチップのＲＷＤＳ信号は、ローレベルであるか、又はハイインピーダンス状態からローレベルになり、ハイレベルからローレベルになるのではなく、そのＲＷＤＳ信号は、ローレベルに容易に維持される。
【００６７】
本発明は、上記のように実施例を開示したが、それは本発明を限定するためのものではなく、当業者は、本発明の精神及び範囲から逸脱することなく、いくらかの変更及び修飾を行うことができ、故に本発明の保護範囲は、後述の特許請求の範囲が定義するものを基準とする。
【符号の説明】
【００６８】
１００  疑似スタティックランダムアクセスメモリ
１１０＿０、１１０＿１、２１０、３１０  メモリチップ
１２０  バス
１３０  読み書きデータストローブピン
２１２  モードレジスタ
２１４  制御論理回路
３１６  不揮発性メモリ
４００  信号発生回路
４１０  出力制御回路
４２０  遅延回路
４３０  ＲＷＤＳ信号制御回路
４４０  読み出しレイテンシ決定回路
４５０  パルス発生回路
５００  メモリコントローラ
ＣＥ、ＣＥ＿ｔ、ＣＥ＿ｃ、ＣＥＤ＿ｃ、ＣＥＤ２＿ｃ、ＣＫ、ＣＫ＃、ＣＫ０、ＣＫ１、ＣＫ２、ＣＬＫ、ＣＬＫ＿ｔ、ＣＬＫ２Ｆ＿ｔ、ＣＬＫ１Ｒ＿ｔ、ＣＬＫ２Ｒ＿ｔ、ＣＳ＃、ＤＩＥＳＥＬ、ＤＩＥＳＥＬ＿ｔ、ＤＩＥ＿ＳＴＫ［１：０］、ｄｉｅ＿ａｄｄ、ＤＩＥＯＵＴ＿ｔ、ＤＩＳＬＴＮＣＹ、ＤＩＳＬＴＮＣＹ＿ｃ、ＤＱ［７：０］、ＬＴＮＣＹ、ＬＴＮＣＹ２＿ｔ、ＬＴＮＣＹ２Ａ＿ｃ、ＬＴＮＣＹ２Ｂ＿ｔ、ＬＴＮＣＹＳＥＬ＿ｃ、ＯＥ、ＯＵＴＱＳＬＺ＿ｔ、ＰＳＣ、ＰＳＣ＃、ＲＷＤＳ、ＲＥＳＥＴ＃、ＳＰＩ、ＳＰＩ＿ｔ、ＳＰＩＯＵＴ＿ｔ、ＶＩＮＴ、ＶＩＯＵＴ、ＷＲＩＴＥ、ＷＲＩＴＥ＿ｔ、ＷＲＯＵＴ＿ｔ  信号
Ｓ１００、Ｓ１１０、Ｓ１２０  方法ステップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【手続補正書】
【提出日】平成31年3月26日(2019.3.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
信号ＣＬＫ２Ｒ＿ｔがハイレベルであり且つ信号ＣＬＫ＿ｔがローレベルである時、信号ＷＲＩＴＥ＿ｔは、ラッチされ、その回路動作方式は、図１０Ａ及び図１０Ｂの実施例に類似する。信号ＳＰＩ＿ｃは、ラッチされる。図１３Ａ及び図１３Ｂが開示するのは、ＨｙｐｅｒＲＡＭ  ｐＳＲＡＭの実施例であり、従って、信号ＳＰＩ＿ｃは、ハイレベルであり、且つＳＰＩＯＵＴ＿ｃは、ハイレベルになる。続いて、信号ＬＴＮＣＹ２Ａ＿cは、ハイレベルになり、ＬＴＮＣＹ２Ｂ＿ｔは、ローレベルになる。信号ＯＵＴＱＳＬＺ＿ｔがハイレベルであり、且つ信号ＬＴＮＣＹ２Ｂ＿ｔがローレベルであるので、選択されているダイにおいて、ＲＷＤＳ信号は、ローレベルになる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
信号ＣＬＫ２Ｆ＿ｔがハイレベルである時、信号ＶＩＮＴは、ラッチされ、且つ信号ＶＩＯＵＴは、ハイレベルになり、続いて、信号ＬＴＮＣＹＳＥＬ＿ｃがハイレベルになる。この時、信号ＬＴＮＣＹ２Ｂ＿ｔは、ローレベルであり、従って、選択されているダイにおいて、ＲＷＤＳ信号は、ローレベルを維持する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
図９、１５Ａ、図１５Ｂを参照し、図１５Ａ及び図１５Ｂにおいて、信号ＣＥ＿ｃがローレベルである時、信号ＬＴＮＣＹ２＿ｔは、ハイレベルになる。しかしながら、信号ＤＩＳＬＴＮＣＹ＿ｃがローレベルであるので、信号ＬＴＮＣＹ２Ａ＿ｃは、ハイレベルを維持し、且つ信号ＬＴＮＣＹ２Ｂ＿ｔは、ローレベルである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
図９、図１７Ａ、図１７Ｂを参照し、図１７Ａ及び図１７Ｂにおいて、信号ＣＥ＿ｃがローレベルである時、信号ＬＴＮＣＹ２＿ｔは、ハイレベルになる。しかしながら、信号ＤＩＳＬＴＮＣＹ＿ｃは、ローレベルであり、従って、信号ＬＴＮＣＹ２Ａ＿ｃは、ハイレベルを維持し、且つ信号ＬＴＮＣＹ２Ｂ＿ｔは、ローレベルを維持する。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正の内容】
【図１８】
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