(57)【要約】【課題】所望の昇圧電圧を発生させることを可能としつつ、昇圧回路の小面積化が可能な技術を提供することにある。【解決手段】半導体装置は、第１昇圧容量を含む第１昇圧回路と、第２昇圧容量を含む第２昇圧回路と、第３昇圧容量を含む昇圧能力切替回路と、制御信号により制御されるスイッチと、を含み、前記スイッチは、前記第３昇圧容量を、前記第１昇圧容量に並列に接続する第１動作と、前記第３昇圧容量を、前記第２昇圧容量に並列に接続する第２動作と、を含み、第１動作と第２動作は選択的に行われる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１昇圧容量を含む第１昇圧回路と、
第２昇圧容量を含む第２昇圧回路と、
第３昇圧容量を含む昇圧能力切替回路と、
制御信号により制御されるスイッチと、を含み、
前記スイッチは、
前記第３昇圧容量を、前記第１昇圧容量に並列に接続する第１動作と、
前記第３昇圧容量を、前記第２昇圧容量に並列に接続する第２動作と、を含み、
前記第１動作と前記第２動作は選択的に行われる、
半導体装置。
【請求項２】
前記第３昇圧容量の容量値は、前記第１昇圧容量および前記第２昇圧容量のそれぞれの容量値よりも大きい、請求項１に記載の半導体装置。
【請求項３】
前記スイッチは、前記第３昇圧容量が、前記第１昇圧容量および前記第２昇圧容量に接続されない第３動作を含む、請求項１に記載の半導体装置。
【請求項４】
一方の電極と他方の電極とを含む二次電池と、
第１端子と、
前記二次電池の前記他方の電極に接続された第２端子と、
前記第１端子と前記二次電池の前記一方の電極との間に、ソース-ドレインパスが直列に接続された充電制御用トランジスタ及び放電制御用トランジスタと、
前記充電制御用トランジスタ及び前記放電制御用トランジスタのゲートの電位を制御する電池制御ＩＣと、
を有し、
前記電池制御ＩＣは、
スイッチと、
前記充電制御用トランジスタのソースとゲートとの間に接続され、かつ第１昇圧容量を含む第１昇圧回路と、
前記放電制御用トランジスタのソースとゲートとの間に接続され、かつ第２昇圧容量を含む第２昇圧回路と、
第３昇圧容量を含む昇圧能力切替回路と、
前記スイッチを制御する制御回路と、
を有し、
前記スイッチは、
前記第３昇圧容量を、前記第１昇圧容量に並列に接続する第１動作と、
前記第３昇圧容量を、前記第２昇圧容量に並列に接続する第２動作と、を含み、
前記第１動作と前記第２動作は前記制御回路により選択的に制御される、
電池パック。
【請求項５】
前記第３昇圧容量は、前記第１昇圧容量および前記第２昇圧容量のそれぞれよりも大きい、請求項４に記載の電池パック。
【請求項６】
前記スイッチは、前記第３昇圧容量が、前記第１昇圧容量および前記第２昇圧容量に接続されない第３動作を含む、請求項４に記載の電池パック。
【請求項７】
前記電池制御ＩＣは、さらに、
前記充電制御用トランジスタのソースとゲートとの間に接続された、第１検出回路と、
前記放電制御用トランジスタのソースとゲートとの間に接続された、第２検出回路と、
を含み、
前記制御回路は、前記第１検出回路の第１検出信号または前記第２検出回路の第２検出信号に基づいて、前記スイッチを制御する、請求項４に記載の電池パック。
【請求項８】
一方の電極と他方の電極とを含む二次電池と、
第１端子と、
第２端子と、
前記第１端子と前記二次電池の前記一方の電極との間にソース-ドレインパスが直列に接続された充電制御用トランジスタ及び放電制御用トランジスタと、
前記二次電池の前記他方の電極と前記第２端子との間に直列接続されたセンス抵抗と、
前記充電制御用トランジスタ及び前記放電制御用トランジスタのゲート電位を制御する電池制御ＩＣと、
を有し、
前記電池制御ＩＣは、
スイッチと、
前記充電制御用トランジスタのソースとゲート間に接続され、かつ第１昇圧容量を含む第１昇圧回路と、
前記放電制御用トランジスタのソースとゲート間に接続され、かつ第２昇圧容量を含む第２昇圧回路と、
第３昇圧容量を含む昇圧能力切替回路と、
前記スイッチを制御する制御回路と、
を有し、
前記スイッチは、
前記第３昇圧容量を、前記第１昇圧容量に並列に接続する第１動作と、
前記第３昇圧容量を、前記第２昇圧容量に並列に接続する第２動作と、を含み、
前記制御回路は、前記センス抵抗の両端に印加される電圧に基づいて、前記第１動作と前記第２動作とを選択する、
電池パックの制御方法。
【請求項９】
前記制御回路は、
前記センス抵抗の両端に印加される電圧差が所定の値より大きくなった場合に、前記第３昇圧容量が、前記第１昇圧容量および前記第２昇圧容量に接続されず、前記充電制御用トランジスタと前記放電制御用トランジスタのそれぞれのゲートの充電を停止する第３動作を選択する、請求項８に記載の電池パックの制御方法。
【請求項１０】
前記第１動作の後で、前記充電制御用トランジスタのゲート電極が所望の電位まで充電された後に、前記第２動作に切り替え、
前記第２動作の後で、前記放電制御用トランジスタのゲート電極が所望の電位まで充電された後に、前記第１動作に切り替える、請求項８に記載の電池パックの制御方法。
【請求項１１】
前記電池制御ＩＣは、さらに、
前記充電制御用トランジスタのソースとゲートとの間に接続された、第１検出回路と、
前記放電制御用トランジスタのソースとゲートとの間に接続された、第２検出回路と、
を含み、
前記制御回路は、前記第１検出回路の第１検出信号および前記第２検出回路の第２検出信号に基づいて、前記スイッチを制御する、請求項９に記載の電池パックの制御方法。
【請求項１２】
前記制御回路は、前記第１検出信号に基づいて、前記スイッチを前記第１動作とした後、前記スイッチを前記第３動作とする、請求項１１に記載の電池パックの制御方法。
【請求項１３】
前記制御回路は、前記第２検出信号に基づいて、前記スイッチを前記第２動作とした後、前記スイッチを前記第３動作とする、請求項１１に記載の電池パックの制御方法。
【請求項１４】
前記制御回路は、充電中である場合、前記第１検出信号および前記第２検出信号に基づいて、
最初に、前記スイッチを前記第１動作とした後、前記スイッチを前記第３動作とし、
その後、さらに、前記スイッチを前記第２動作とした後、前記スイッチを前記第３動作とする、請求項１１に記載の電池パックの制御方法。
【請求項１５】
前記制御回路は、放電中である場合、前記第１検出信号および前記第２検出信号に基づいて、
最初に、前記スイッチを前記第２動作とした後、前記スイッチを前記第３動作とし、
その後、さらに、前記スイッチを前記第１動作とした後、前記スイッチを前記第３動作とする、請求項１１に記載の電池パックの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、電池パックおよび電池パックの制御方法に適用可能である。
【背景技術】
【０００２】
ノート型パーソナルコンピュータや携帯電話などのような電子機器の電源として用いられる電池パックがある。この種の電池パックの提案として、たとえば、特開２０１３−２１１９７５号公報（特許文献１）がある。
【０００３】
また、昇圧回路であるチャージポンプ回路の提案として、たとえば、特開２００５−２６７７３４号公報（特許文献２）、および、特開２００６−２０４０４９号公報（特許文献３）がある。
【０００４】
図２は、比較例に係る電池パックの構成例を示す図である。図２は、発明者により検討された電池パックの構成であり、公知ではない。図２に示す様に、電池パック１０ｒは、複数のＬｉ（リチウム）電池セルを直列に接続した二次電池ＢＡＴと、二次電池ＢＡＴの充放電経路に直列に介挿されて二次電池ＢＡＴの充電および放電を制御する充電制御用トランジスタＣＦＥＴおよび放電制御用トランジスタＤＦＥＴと、充電制御用トランジスタＣＦＥＴおよび放電制御用トランジスタＤＦＥＴの動作を制御する半導体装置ＩＣｒと、を備える。半導体装置ＩＣｒは、充電制御用トランジスタＣＦＥＴの制御するための昇圧電圧ＣＦｏｕｔを供給する昇圧回路１ｒと、放電制御用トランジスタＤＦＥＴの制御のための昇圧電圧ＤＦｏｕｔを供給する昇圧回路２ｒと、昇圧回路１ｒおよび昇圧回路２ｒを制御するための昇圧制御回路ＢＣＮＴｒと、を備える。半導体装置ＩＣｒは、さらに、電子機器（図示せず）との間で充電制御信号等の通信を行う通信制御回路を含む論理回路ＬＯＧ、二次電池ＢＡＴの残容量の演算などを行うマイクロコントローラＭＣＵ等を備える。昇圧回路１ｒは、昇圧制御回路ＢＣＮＴｒから供給される昇圧クロックＣＫ１に基づいて、第１基準電圧Ｖｂａｔを昇圧するチャージポンプ回路を含む。昇圧回路２ｒは、昇圧制御回路ＢＣＮＴｒから供給される昇圧クロックＣＫ２に基づいて、第２基準電圧Ｖｐａｃｋを昇圧するチャージポンプ回路を含む。電池パック１ｒは、正側端子ＰＡＣＫ＋と、負側端子ＰＡＣＫ−と、を有する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−２１１９７５号公報
【特許文献２】特開２００５−２６７７３４号公報
【特許文献３】特開２００６−２０４０４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電池パック１０ｒにおいて、充電制御用トランジスタＣＦＥＴを高速に制御することにより速やかな充電経路を得るため、また、放電制御用トランジスタＤＦＥＴを高速で制御することにより速やかな放電経路を得るためには、昇圧回路１ｒや昇圧回路２ｒからより速やかに所定の昇圧電圧を発生し、各制御用トランジスタＣＦＥＴ、ＤＦＥＴに昇圧電圧ＣＦｏｕｔ、ＤＦｏｕｔを供給するのが良い。
【０００７】
一方で、近年、電子機器における低電力化を実現するため、昇圧回路１ｒの基準電圧Ｖｂａｔ、および、昇圧回路２ｒの基準電圧Ｖｐａｃｋの低電圧化が進んでいる。このような環境のもとで、速やかに所定の昇圧電圧を発生させるためには、昇圧回路１ｒ、２ｒを構成するチャージポンプ回路の容量素子（Ｃ１ａ、Ｃ１ｂ、Ｃ２ａ、Ｃ２ｂ）の容量値を大きくするのが良い。しかし、この場合、容量素子（Ｃ１ａ、Ｃ１ｂ、Ｃ２ａ、Ｃ２ｂ）の面積を広くすることが必要なため、半導体装置ＩＣｒが形成される半導体チップのチップ面積全体の中で、昇圧回路１ｒ、２ｒの占有率が増大するという課題があった。このため、半導体装置ＩＣｒの半導体チップのチップ面積が増大し、結果的に、電子機器の限られた空間に収納されるべき電池パック１０ｒの形状に少なからず影響があることが判明した。
【０００８】
本開示の課題は、所望の昇圧電圧を発生させることを可能としつつ、昇圧回路の小面積化が可能な技術を提供することにある。
【０００９】
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態に係る半導体装置は、第１昇圧容量を含む第１昇圧回路と、第２昇圧容量を含む第２昇圧回路と、第３昇圧容量を含む昇圧能力切替回路と、制御信号により制御されるスイッチと、を含む。前記スイッチは、前記第３昇圧容量を、前記第１昇圧容量に並列に接続する第１動作と、前記第３昇圧容量を、前記第２昇圧容量に並列に接続する第２動作と、を含む。第１動作と第２動作は選択的に行われる。
【００１１】
他の実施の形態に係る電池パックは、一方の電極と他方の電極とを含む二次電池と、第１端子と、前記二次電池の前記他方の電極に接続された第２端子と、前記第１端子と前記二次電池の一方の電極との間に、ソース-ドレインパスが直列に接続された充電制御用トランジスタ及び放電制御用トランジスタと、前記充電制御用トランジスタ及び前記放電制御用トランジスタのゲート電位を制御する電池制御ＩＣと、を有する。前記電池制御ＩＣは、スイッチと、前記充電制御用トランジスタのソースとゲートとの間に接続され、かつ第１昇圧容量を含む第１昇圧回路と、前記放電制御用トランジスタのソースとゲートとの間に接続され、かつ第２昇圧容量を含む第２昇圧回路と、第３昇圧容量を含む昇圧能力切替回路と、前記スイッチを制御する制御回路と、を有する。前記スイッチは、前記第３昇圧容量を、前記第１昇圧容量に並列に接続する第１動作と、前記第３昇圧容量を、前記第２昇圧容量に並列に接続する第２動作と、を含む。前記第１動作と前記第２動作は前記制御回路により選択的に制御される。
【００１２】
他の実施の形態に係る電池パックの制御方法は、一方の電極と他方の電極とを含む二次電池と、第１端子と、第２端子と、前記第１端子と前記二次電池の前記一方の電極との間にソース-ドレインパスが直列に接続された充電制御用トランジスタ及び放電制御用トランジスタと、前記二次電池の前記他方の電極と前記第２端子との間に直列接続されたセンス抵抗と、前記充電制御用トランジスタ及び前記放電制御用トランジスタのゲート電位を制御する電池制御ＩＣと、を有する。前記電池制御ＩＣは、スイッチと、前記充電制御用トランジスタのソースとゲート間に接続され、かつ第１昇圧容量を含む第１昇圧回路と、前記放電制御用トランジスタのソースとゲート間に接続され、かつ第２昇圧容量を含む第２昇圧回路と、第３昇圧容量を含む昇圧能力切替回路と、前記スイッチを制御する制御回路と、を有する。前記スイッチは、前記第３昇圧容量を、前記第１昇圧容量に並列に接続する第１動作と、前記第３昇圧容量を、前記第２昇圧容量に並列に接続する第２動作と、を含む。前記制御回路は、前記センス抵抗の両端に印加される電圧に基づいて、前記第１動作と前記第２動作とを選択する。
【発明の効果】
【００１３】
一実施の形態によれば、所望の昇圧電圧を発生させることを可能としつつ、小面積化された昇圧回路を含む半導体装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係る電池パックの構成例を示す図である。
【図２】比較例に係る電池パックの構成例を示す図である。
【図３】スイッチ回路ＳＷ１、ＳＷ２の構成例を説明する図である。
【図４】スイッチ回路ＳＷ１、ＳＷ２の第１動作状態を説明する図である。
【図５】スイッチ回路ＳＷ１、ＳＷ２の第２動作状態を説明する図である。
【図６】スイッチ回路ＳＷ１、ＳＷ２の第３動作状態を説明する図である。
【図７】図１の昇圧制御回路の昇圧時の動作フローを示す図である。
【図８】充電制御用トランジスタＣＦＥＴのみをオン状態とする場合の動作タイミングを示す図である。
【図９】放電制御用トランジスタＤＦＥＴのみをオン状態とする場合の動作タイミングを示す図である。
【図１０】充電制御用トランジスタＣＦＥＴおよび放電制御用トランジスタＤＦＥＴの両方をオン状態とする場合の動作タイミングを示す図である。
【図１１】実施の態様２に係る電池パックの構成例を示す図である。
【図１２】実施の形態３に係る電池パックの構成例を示す図である。
【図１３】実施の形態３に係る制御フローを示す図である。
【図１４】図１３の制御フローに続く制御フローを示す図である。
【図１５】ステップＳ３３における昇圧電圧ＣＦｏｕｔおよび昇圧電圧ＤＦｏｕｔの昇圧順序を説明する図である。
【図１６】ステップＳ３４における昇圧電圧ＣＦｏｕｔおよび昇圧電圧ＤＦｏｕｔの昇圧順序を説明する図である。
【図１７】実施の形態４に係る昇圧回路ブロックの構成例を示す図である。
【発明を実施するための形態】
【００１５】
以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要素または対応する構成要素には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。
【００１６】
（実施の形態１）
図１は、実施の形態１に係る電池パックの構成例を示す図である。
【００１７】
電池パック１０は、第１端子である正側端子ＰＡＣＫ＋と、第２端子である負側端子ＰＡＣＫ−と、複数のＬｉ（リチウム）電池セルを直列に接続した二次電池ＢＡＴと、センス抵抗素子ＲＳと、二次電池ＢＡＴの充放電経路に直列に介挿されて二次電池ＢＡＴの充電および放電を制御する充電制御用トランジスタＣＦＥＴおよび放電制御用トランジスタＤＦＥＴと、半導体装置ＩＣと、を備える。半導体装置ＩＣは、電池制御用半導体装置（電池制御ＩＣ）、または、ＦＧＩＣ（Fuel Gauge Integrated Circuit）と呼ばれることもある。半導体装置ＩＣは、充電制御用トランジスタＣＦＥＴ及び前記放電制御用トランジスタＤＦＥＴのゲート電位を制御する。電池パック１０の正側端子ＰＡＣＫ＋および負側端子ＰＡＣＫ−は、負荷ＲＬとされる電子機器に接続され、電池パック１０の二次電池ＢＡＴの電源が電子機器に供給される(放電動作)。電池パック１０の正側端子ＰＡＣＫ＋および負側端子ＰＡＣＫ−は、電源ＰＳに接続され、電池パック１０の二次電池ＢＡＴが電源ＰＳにより充電される（充電動作）。
【００１８】
充電制御用トランジスタＣＦＥＴのソースドレインパス（ソースドレイン経路）と放電制御用トランジスタＤＦＥＴのソースドレイン経路とは、正側端子ＰＡＣＫ＋と二次電池ＢＡＴの正極端子との間に直列に接続されている。充電制御用トランジスタＣＦＥＴのソースドレイン経路には、放電経路を構成するダイオードＤＤが並列に接続されている。充電制御用トランジスタＣＦＥＴのゲート電極とソース電極との間には、抵抗素子ＲＣが接続される。
【００１９】
放電制御用トランジスタＤＦＥＴのソースドレイン経路には、充電経路を構成するダイオードＣＤが並列に接続されている。放電制御用トランジスタＤＦＥＴのゲート電極とソース電極との間には、抵抗素子ＲＤが接続される。充電制御用トランジスタＣＦＥＴ、放電制御用トランジスタＤＦＥＴ、ダイオードＣＤおよびダイオードＤＤによって、二次電池ＢＡＴの充放電経路が構成される。
【００２０】
センス抵抗素子ＲＳは、負側端子ＰＡＣＫ−と二次電池ＢＡＴの正極端子との間に接続される。センス抵抗素子ＲＳに流れる電流の方向が、半導体装置ＩＣに設けられた電流検出回路ＣＤＥＴによって検出される。半導体装置ＩＣは、センス抵抗素子ＲＳに流れる電流の方向に基づいて、充電制御用トランジスタＣＦＥＴおよび放電制御用トランジスタＤＦＥＴのオン動作およびオフ動作を制御する。
【００２１】
半導体装置ＩＣは、論理回路ＬＯＧと、マイクロコントローラＭＣＵと、昇圧回路ブロックＢＴＢと、昇圧制御回路ＢＣＮＴと、を含む。論理回路ＬＯＧは、電子機器との間で充電制御信号等の通信を行う通信制御回路を含む。マイクロコントローラＭＣＵは、二次電池ＢＡＴの残容量の演算などを行う。
【００２２】
昇圧回路ブロックＢＴＢは、充電制御用トランジスタＣＦＥＴのゲート電極に昇圧電圧ＣＦｏｕｔを供給する昇圧回路１と、放電制御用トランジスタＤＦＥＴのゲート電極に昇圧電圧ＤＦｏｕｔを供給する昇圧回路２と、昇圧回路３と、スイッチ回路ＳＷ１、ＳＷ２と、を有する。昇圧回路３は、昇圧回路１および昇圧回路２の昇圧能力を補助または補強するための昇圧補助回路、または、昇圧能力切替回路と言うこともできる。昇圧回路１は、充電制御用トランジスタＣＦＥＴのソースとゲートとの間に接続される。昇圧回路２は、放電制御用トランジスタＤＦＥＴのソースとゲートとの間に接続される。
【００２３】
昇圧回路１は、インバータＩ１１，Ｉ１２、第１昇圧容量である容量素子Ｃ１１，Ｃ１２、ダイオードＤ１１，Ｄ１２，Ｄ１３から構成されるチャージポンプ回路を含む。昇圧回路１は、昇圧制御回路ＢＣＮＴから供給される昇圧クロックＣＫ１に基づいて、昇圧回路１の入力端子とされるダイオードＤ１３のアノードに供給される第１基準電圧Ｖｂａｔを昇圧し、昇圧回路１の出力端子とされるダイオードＤ１１のカソードから昇圧電圧ＣＦｏｕｔを出力する。
【００２４】
昇圧回路２は、インバータＩ２１，Ｉ２２、第２昇圧容量である容量素子Ｃ２１，Ｃ２２、ダイオードＤ２１，Ｄ２２，Ｄ２３から構成されるチャージポンプ回路を含む。昇圧回路２は、昇圧制御回路ＢＣＮＴから供給される昇圧クロックＣＫ２に基づいて、昇圧回路２の入力端子とされるダイオードＤ２３のアノードに供給される第２基準電圧Ｖｐａｃｋを昇圧し、圧回路２の出力端子であるダイオードＤ２１のカソードから昇圧電圧ＤＦｏｕｔを出力する。
【００２５】
昇圧回路３は、インバータＩ３１，Ｉ３２、第３昇圧容量である容量素子Ｃ３１，Ｃ３２、ダイオードＤ３１，Ｄ３２，Ｄ３３から構成されるチャージポンプ回路を含む。昇圧回路３には、昇圧制御回路ＢＣＮＴから供給される昇圧クロックＣＫ３が供給される。昇圧回路３の入力端子はダイオードＤ３３のアノードであり、昇圧回路３の出力端子はダイオードＤ３１のカソードである。
【００２６】
スイッチ回路ＳＷ１は、４つの端子ａ、ｂ、ｃ、ｄを有する。スイッチ回路ＳＷ１の端子ａは、昇圧回路１の出力端子に接続される。スイッチＳＷ１の端子ｂは、昇圧回路２の出力端子に接続される。スイッチ回路ＳＷ１の端子ｃは、昇圧回路３の出力端子に接続される。スイッチ回路ＳＷ１の端子ｄは、昇圧回路１〜３のいずれにも接続されていない端子である。
【００２７】
スイッチ回路ＳＷ２は、同様に、４つの端子ａ、ｂ、ｃ、ｄを有する。スイッチ回路ＳＷ２の端子ａは、昇圧回路１の入力端子に接続される。スイッチ回路ＳＷ２の端子ｂは、昇圧回路２の入力端子に接続される。スイッチ回路ＳＷ２の端子ｃは、昇圧回路３の入力端子に接続される。スイッチ回路ＳＷ２の端子ｄは、昇圧回路１〜３のいずれにも接続されていない端子である。
【００２８】
スイッチ回路ＳＷ１、ＳＷ２のおのおのは、昇圧制御回路ＢＣＮＴから供給されるスイッチ制御信号ＣＳＷに基づいて、端子ｃを、端子ａ、端子ｂまたは端子ｄのいずれか1つの端子に接続する。
【００２９】
（容量素子の容量値の構成例）
昇圧回路１、２に含まれる容量素子Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２のおのおのの容量値は、図２の昇圧回路１ｒ、２ｒに含まれる容量素子Ｃ１ａ、Ｃ１ｂ、Ｃ２ａ、Ｃ２ｂのおのおのの容量値と比較して、小さくされている。容量素子Ｃ１ａ、Ｃ１ｂ、Ｃ２ａ、Ｃ２ｂのおのおのの容量値を１Ｃとした場合、容量素子Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２のおのおのの容量値は、たとえば、０．２×１Ｃ（＝０．２Ｃ）とされている。
【００３０】
一方、昇圧回路３に含まれる容量素子Ｃ３１、Ｃ３２のおのおのの容量値は、図２の昇圧回路１ｒ、２ｒに含まれる容量素子Ｃ１ａ、Ｃ１ｂ、Ｃ２ａ、Ｃ２ｂのおのおのの容量値と比較して小さくされているが、容量素子Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２のおのおのの容量値と比較して、大きくされている。容量素子Ｃ１ａ、Ｃ１ｂ、Ｃ２ａ、Ｃ２ｂのおのおのの容量値を１Ｃとした場合、容量素子Ｃ３１、Ｃ３２のおのおのの容量値は、たとえば、０．８×１Ｃ（＝０．８Ｃ）とされている。つまり、昇圧回路３は、昇圧回路１および昇圧回路２と比較して、約４倍高い昇圧能力を有することになる。
【００３１】
図２の半導体装置ＩＣｒに含まれる４つ容量素子Ｃ１ａ、Ｃ１ｂ、Ｃ２ａ、Ｃ２ｂの全体の容量値は、１Ｃ×４＝４Ｃである。一方、図１の半導体装置ＩＣに含まれる４つ容量素子Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２と２つの容量素子Ｃ３１、Ｃ３２の全体の容量値は、０．２Ｃ×４＋０．８Ｃ×２＝０．８Ｃ＋１．６Ｃ＝２．４Ｃである。
【００３２】
したがって、図１の半導体装置ＩＣに含まれる４つ容量素子Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２と２つの容量素子Ｃ３１、Ｃ３２の全体の容量値（２．４Ｃ）が、図２の半導体装置ＩＣｒに含まれる４つ容量素子Ｃ１ａ、Ｃ１ｂ、Ｃ２ａ、Ｃ２ｂの全体の容量値（４Ｃ）より小さくされる。これにより、半導体装置ＩＣの半導体チップのチップ面積を占める容量素子（Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、Ｃ３１、Ｃ３２）の面積は、半導体装置ＩＣｒの半導体チップのチップ面積を占める容量素子（Ｃ１ａ、Ｃ１ｂ、Ｃ２ａ、Ｃ２ｂ、Ｃ３１、Ｃ３２）の面積と比較して、小面積化される。
【００３３】
昇圧回路１に含まれる容量素子Ｃ１１、Ｃ１２の容量値は、昇圧回路１が昇圧動作を行った場合において、昇圧回路１が充電制御用トランジスタＣＦＥＴのオン状態を維持できる最低限の昇圧能力を有するように設定するのが良い。
【００３４】
昇圧回路２に含まれる容量素子Ｃ２１、Ｃ２２の容量値は、昇圧回路２が昇圧動作を行った場合において、昇圧回路２が放電制御用トランジスタＤＦＥＴのオン状態を維持できる最低限の昇圧能力を有するように設定するのが良い。
【００３５】
昇圧回路３に含まれる容量素子Ｃ３１、Ｃ３２の容量値と昇圧回路１に含まれる容量素子Ｃ１１、Ｃ１２の容量値との合計容量値（２Ｃ）は、図２の昇圧回路１ｒに含まれる容量素子Ｃ１ａ、Ｃ１ｂの容量値の合計容量値（２Ｃ）と同じである。また、昇圧回路３に含まれる容量素子Ｃ３１、Ｃ３２の容量値と昇圧回路２に含まれる容量素子Ｃ２１、Ｃ２２の容量値との合計容量値（２Ｃ）は、図２の昇圧回路２ｒに含まれる容量素子Ｃ２ａ、Ｃ２ｂの容量値の合計容量値（２Ｃ）と同じである。
【００３６】
したがって、スイッチ回路ＳＷ１、ＳＷ２によって、昇圧回路１と昇圧回路３とが並列に接続された場合（後述される図４を参照）の合計昇圧能力は、図２の昇圧回路１ｒの昇圧能力と同じである。また、スイッチ回路ＳＷ１、ＳＷ２によって、昇圧回路２と昇圧回路３とが並列に接続された場合（後述される図５を参照）の合計昇圧能力は、図２の昇圧回路２ｒの昇圧能力と同じである。
【００３７】
（スイッチ回路ＳＷ１、ＳＷ２の状態例および構成例）
図３は、スイッチ回路ＳＷ１、ＳＷ２の構成例を説明する図である。図３に示す様に、スイッチ回路ＳＷ１、ＳＷ２のおのおのは、４つの端子ａ、ｂ、ｃ、ｄを有する。スイッチ制御信号ＣＳＷは、第1制御信号Ｓｅｌ＿ａと第２制御信号Ｓｅｌ＿ｂとを含む。
【００３８】
第1制御信号Ｓｅｌ＿ａがハイレベルの様な選択レベルとされ、第２制御信号Ｓｅｌ＿ｂがロウレベルの様な非選択レベルとされた場合、スイッチ回路ＳＷ１、ＳＷ２の両方は、端子ｃを端子ａに接続する(第１動作状態)。
【００３９】
第1制御信号Ｓｅｌ＿ａがロウレベルの様な非選択レベルとされ、第２制御信号Ｓｅｌ＿ｂがハイレベルの様な選択レベルとされた場合、スイッチ回路ＳＷ１、ＳＷ２の両方は、端子ｃを端子ｂに接続する(第２動作状態)。
【００４０】
第1制御信号Ｓｅｌ＿ａがロウレベルの様な非選択レベルとされ、第２制御信号Ｓｅｌ＿ｂがロウレベルの様な非選択レベルとされた場合、スイッチ回路ＳＷ１、ＳＷ２の両方は、端子ｃを端子ｄに接続する(第３動作状態)。
【００４１】
スイッチ回路ＳＷ１、ＳＷ２のおのおのは、ＭＯＳトランジスタＭ１−Ｍ４と、ダイオードＤｉ１−Ｄｉ４と、レベルシフト回路ＬＶＳ１−ＬＶＳ４と、を含む。ＭＯＳトランジスタＭ１、Ｍ２のソースドレイン経路は、端子ａと端子ｃとの間に、直列に接続される。ＭＯＳトランジスタＭ３、Ｍ４のソースドレイン経路は、端子ｃと端子ｂとの間に、直列に接続される。
【００４２】
ダイオードＤｉ１のアノードとカソードは、ＭＯＳトランジスタＭ１のドレイン電極とソース電極に、それぞれ接続される。ダイオードＤｉ２のアノードとカソードは、ＭＯＳトランジスタＭ２のドレイン電極とソース電極に、それぞれ接続される。ダイオードＤｉ３のアノードとカソードは、ＭＯＳトランジスタＭ３のドレイン電極とソース電極に、それぞれ接続される。ダイオードＤｉ４のアノードとカソードは、ＭＯＳトランジスタＭ４のドレイン電極とソース電極に、それぞれ接続される。
【００４３】
レベルシフト回路ＬＶＳ１は、第1制御信号Ｓｅｌ＿ａを供給され、第1制御信号Ｓｅｌ＿ａの電位をレベルシフトして、ＭＯＳトランジスタＭ１のゲート電極に供給する。レベルシフト回路ＬＶＳ２は、第1制御信号Ｓｅｌ＿ａを供給され、第1制御信号Ｓｅｌ＿ａの電位をレベルシフトして、ＭＯＳトランジスタＭ２のゲート電極に供給する。レベルシフト回路ＬＶＳ３は、第２制御信号Ｓｅｌ＿ｂを供給され、第２制御信号Ｓｅｌ＿ｂの電位をレベルシフトして、ＭＯＳトランジスタＭ３のゲート電極に供給する。レベルシフト回路ＬＶＳ４は、第２制御信号Ｓｅｌ＿ｂを供給され、第２制御信号Ｓｅｌ＿ｂの電位をレベルシフトして、ＭＯＳトランジスタＭ４のゲート電極に供給する。
【００４４】
たとえば、端子ａが５０Ｖのような電圧とされ、端子ｂが４５Ｖのような電圧とされ、端子ｃが４５Ｖ〜５０Ｖのような電圧とされる場合、レベルシフト回路ＬＶＳ１−ＬＶＳ４は、０Ｖの様なロウレベルの入力信号を３０Ｖの様な電圧へレベルシフトし、３．３Ｖの様なハイレベルの入力信号を、３５Ｖの様な電圧へレベルシフトする。
【００４５】
（スイッチ回路ＳＷ１、ＳＷ２の状態と昇圧回路１、２、３の接続例）
スイッチ回路ＳＷ１、ＳＷ２は、第1制御信号Ｓｅｌ＿ａと第２制御信号Ｓｅｌ＿ｂの信号レベルによって、第１動作状態、第２動作状態および第３動作状態に設定される。図４は、スイッチ回路ＳＷ１、ＳＷ２の第１動作状態を説明する図である。図５は、スイッチ回路ＳＷ１、ＳＷ２の第２動作状態を説明する図である。図６は、スイッチ回路ＳＷ１、ＳＷ２の第３動作状態を説明する図である。なお、図４〜図６において、図面の簡素化および理解を容易とするために、図１に示した、昇圧回路１〜３に供給される昇圧クロックＣＫ１〜ＣＫ３の図示は省略されている。
【００４６】
図４に示す様に、スイッチ回路ＳＷ１、ＳＷ２の第１動作状態では、昇圧回路３の入力端子が昇圧回路１の入力端子に接続され、昇圧回路３の出力端子が昇圧回路１の出力端子に接続される。したがって、第１動作状態では、昇圧回路３が昇圧回路１に並列に接続される。その結果、第１基準電位Ｖｂａｔは、昇圧回路１と昇圧回路３とにより昇圧され、昇圧電圧ＣＦｏｕｔが出力される。
【００４７】
図５に示す様に、スイッチ回路ＳＷ１、ＳＷ２の第２動作状態では、昇圧回路３の入力端子が昇圧回路２の入力端子に接続され、昇圧回路３の出力端子が昇圧回路２の出力端子に接続される。したがって、第２動作状態では、昇圧回路３が昇圧回路２に並列に接続される。その結果、第２基準電位Ｖｐａｃｋは、昇圧回路２と昇圧回路３とにより昇圧され、昇圧電圧ＤＦｏｕｔが出力される。
【００４８】
図６に示す様に、スイッチ回路ＳＷ１、ＳＷ２の第３動作状態では、昇圧回路３の入力端子および出力端子は、昇圧回路１および昇圧回路２の入力端子および出力端子に接続されない。
【００４９】
（動作フロー）
次に、図７〜図１０を用いて、半導体装置１の昇圧動作を説明する。図７は、図１の昇圧制御回路の昇圧時の動作フローを示す図である。図８は、充電制御用トランジスタＣＦＥＴのみをオン状態とする場合の動作タイミングを示す図である。図９は、放電制御用トランジスタＤＦＥＴのみをオン状態とする場合の動作タイミングを示す図である。図１０は、充電制御用トランジスタＣＦＥＴおよび放電制御用トランジスタＤＦＥＴの両方をオン状態とする場合の動作タイミングを示す図である。
【００５０】
まず、ステップＳ１において、昇圧制御回路ＢＣＮＴは、マイクロコントローラＭＣＵから命令を受信する。命令は、たとえば、充電制御用トランジスタＣＦＥＴのみをオン状態とすることを指示する第１命令と、放電制御用トランジスタＤＦＥＴのみをオン状態とすることを指示する第２命令と、充電制御用トランジスタＣＦＥＴおよび放電制御用トランジスタＤＦＥＴの両方をオン状態とすることを指示する第３命令と、を含む。
【００５１】
１）昇圧制御回路ＢＣＮＴが第１命令を受信した場合、ステップＳ２へ移行する。
【００５２】
ステップＳ２において、昇圧制御回路ＢＣＮＴは、スイッチ回路ＳＷ１、ＳＷ２を第１状態に設定し、昇圧回路３と昇圧回路１とを並列に接続する。その後、ステップＳ３に移行する。
【００５３】
ステップＳ３において、昇圧制御回路ＢＣＮＴは、昇圧クロックＣＫ１，ＣＫ３を発生する。これにより、昇圧回路１と昇圧回路３とにより、第１基準電位Ｖｂａｔが昇圧されて、昇圧電圧ＣＦｏｕｔが出力される。昇圧が完了すると、ステップＳ４へ移行する。
【００５４】
ステップＳ４において、昇圧制御回路ＢＣＮＴは、スイッチ回路ＳＷ１、ＳＷ２を第３状態に設定し、昇圧回路３と昇圧回路１とを切り離すとともに、昇圧クロックＣＫ３の発生を停止する。昇圧回路１は、昇圧動作を維持する。
【００５５】
図８を参照し、期間Ｔ１において、ステップＳ２、Ｓ３が実施され、昇圧電圧ＣＦｏｕｔの生成のための昇圧動作が行われる。昇圧電圧ＣＦｏｕｔの昇圧動作が完了すると、すなわち、充電制御用トランジスタＣＦＥＴのゲート電極が所望の電位まで充電された後、期間Ｔ２が開始される。期間Ｔ２では、充電制御用トランジスタＣＦＥＴがオン状態とされる。また、ステップＳ４が実施される。その後、昇圧電圧ＣＦｏｕｔの供給が不要となった場合、期間Ｔ３が開始される。期間Ｔ３では、昇圧制御回路ＢＣＮＴは、昇圧クロックＣＫ１の発生を停止する。これにより、昇圧回路１は、昇圧動作を停止する。
【００５６】
図８の期間Ｔ２において、昇圧回路３の昇圧動作は停止されるので、昇圧回路３の昇圧動作による不要な電流の消費は削減される。
【００５７】
２）昇圧制御回路ＢＣＮＴが第２命令を受信した場合、ステップＳ５へ移行する。
【００５８】
ステップＳ５において、昇圧制御回路ＢＣＮＴは、スイッチ回路ＳＷ１、ＳＷ２を第２状態に設定し、昇圧回路３と昇圧回路２とを並列に接続する。その後、ステップＳ６に移行する。
【００５９】
ステップＳ６において、昇圧制御回路ＢＣＮＴは、昇圧クロックＣＫ２，ＣＫ３を発生する。これにより、昇圧回路２と昇圧回路３とにより、第２基準電位Ｖｐａｃｋが昇圧されて、昇圧電圧ＤＦｏｕｔが出力される。昇圧が完了すると、ステップＳ７へ移行する。
【００６０】
ステップＳ７において、昇圧制御回路ＢＣＮＴは、スイッチ回路ＳＷ１、ＳＷ２を第３状態に設定し、昇圧回路２と昇圧回路３とを切り離すとともに、昇圧クロックＣＫ３の発生を停止する。昇圧回路２は、昇圧動作を維持する。
【００６１】
図９を参照し、期間Ｔ１において、ステップＳ５、Ｓ６が実施され、昇圧電圧ＤＦｏｕｔの生成のための昇圧動作が行われる。昇圧電圧ＤＦｏｕｔの昇圧動作が完了すると、放電制御用トランジスタＤＦＥＴのゲート電極が所望の電位まで充電された後、期間Ｔ２が開始される。期間Ｔ２では、放電制御用トランジスタＤＦＥＴがオン状態とされる。また、ステップＳ７が実施される。その後、昇圧電圧ＤＦｏｕｔの供給が不要となった場合、期間Ｔ３が開始される。期間Ｔ３では、昇圧制御回路ＢＣＮＴは、昇圧クロックＣＫ２の発生を停止する。これにより、昇圧回路２は、昇圧動作を停止する。
【００６２】
図９の期間Ｔ２において、昇圧回路３の昇圧動作は停止されるので、昇圧回路３の昇圧動作による不要な電流の消費は削減される。
【００６３】
３）昇圧制御回路ＢＣＮＴが第３命令を受信した場合、ステップＳ８〜Ｓ１３へ移行する。ステップＳ８〜Ｓ１０はステップＳ２〜Ｓ４と同じである。また、ステップＳ１１〜ステップＳ１３はステップＳ５〜Ｓ７と同じである。ステップＳ８〜Ｓ１３は、ステップＳ２〜Ｓ７と同じであるので、重複した説明は省略する。なお、ステップＳ８〜Ｓ１０とステップＳ１１〜ステップＳ１３の順番を、入れ替えてもよい。つまり、ステップＳ１１〜ステップＳ１３を実行した後、ステップＳ８〜Ｓ１０を実行してもよい。
【００６４】
図１０を参照し、期間Ｔ１において、ステップＳ８、Ｓ９が実施され、昇圧電圧ＣＦｏｕｔの生成のための昇圧動作が行われる。昇圧電圧ＣＦｏｕｔの昇圧動作が完了すると、期間Ｔ２が開始される。期間Ｔ２では、充電制御用トランジスタＣＦＥＴがオン状態とされる。また、ステップＳ１０が実施され、昇圧回路１の昇圧動作は維持される。期間Ｔ３において、ステップＳ１１、Ｓ１２が実行され、昇圧電圧ＤＦｏｕｔの生成のための昇圧動作が行われる。また、充電制御用トランジスタＣＦＥＴのオン状態は維持される。昇圧電圧ＤＦｏｕｔの昇圧動作が完了すると、期間Ｔ４が開始される。期間Ｔ４では、ステップＳ１３が実施される。昇圧回路１および昇圧回路２の昇圧動作は維持される。充電制御用トランジスタＣＦＥＴのオン状態は維持される。また、放電制御用トランジスタＤＦＥＴがオン状態とされる。その後、昇圧電圧ＣＦｏｕｔおよび昇圧電圧ＤＦｏｕｔの供給が不要となった場合、期間Ｔ５が開始される。期間Ｔ５では、昇圧制御回路ＢＣＮＴは、昇圧クロックＣＫ１、ＣＫ２の発生を停止する。これにより、昇圧回路１、２は、昇圧動作を停止する。
【００６５】
図１０の期間Ｔ２および期間Ｔ４において、昇圧回路３の昇圧動作は停止されるので、半導体装置ＩＣの消費電力を削減することができる。
【００６６】
実施の形態１によれば、以下の１または複数の効果を得ることができる。
【００６７】
１）スイッチ回路ＳＷ１、ＳＷ２によって、昇圧回路３を昇圧回路１または昇圧回路２に選択的に接続するので、昇圧回路１，２、３に用いられる容量素子の合計容量値を削減できる。
【００６８】
２）昇圧回路１，２、３に用いられる容量素子の合計容量値を削減できるので、半導体装置ＩＣの半導体チップのチップ面積を占める容量素子（Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、Ｃ３１、Ｃ３２）の面積は、半導体装置ＩＣｒの半導体チップのチップ面積を占める容量素子（Ｃ１ａ、Ｃ１ｂ、Ｃ２ａ、Ｃ２ｂ、Ｃ３１、Ｃ３２）の面積と比較して、小面積化される。
【００６９】
３）昇圧回路１、２、３の小面積化が可能になる。
【００７０】
４）所望の昇圧電圧を発生させることを可能としつつ、小面積化された昇圧回路を含む半導体装置ＩＣを提供することができる。
【００７１】
５）半導体装置ＩＣの半導体チップのチップ面積が小面積化されるので、結果的に、電子機器の限られた空間に収納されるべき電池パック１０の形状への影響を抑制することができる。
【００７２】
６）昇圧回路３は、必要なときのみ動作させ、それ以外の不必要なときは動作が停止されるので、半導体装置ＩＣの消費電力を削減することができる。
【００７３】
（実施の形態２）
実施の形態１では、昇圧回路１〜３のおのおのは、２段の昇圧構成のチャージポンプ回路を利用した。しかしながら、チャージポンプ回路の構成は２段の昇圧構成（２つの容量素子を有する構成）のチャージポンプ回路に限定されない。実施の形態２では、昇圧回路１〜３のおのおのは、１段の昇圧構成のチャージポンプ回路を採用する。図１１は、実施の態様２に係る電池パックの構成例を示す図である。
【００７４】
図１１に示す電池パック１０ａが図１に示す電池パック１０と異なる点は、半導体装置ＩＣａに設けられた昇圧回路１ａ〜３ａが１段の昇圧構成のチャージポンプ回路で構成される点と、図１のスイッチ回路ＳＷ２が削除されている点である。他の構成は、図１と同じであるので、詳細な説明は省略する。
【００７５】
昇圧回路１ａは、インバータＩ１１、容量素子Ｃ１１、ダイオードＤ１１，Ｄ１２から構成される１段の昇圧構成のチャージポンプ回路を含む。昇圧回路２ａは、インバータＩ２１、容量素子Ｃ２１、ダイオードＤ２１，Ｄ２２から構成される１段の昇圧構成のチャージポンプ回路を含む。昇圧回路３ａは、インバータＩ３１、容量素子Ｃ３１、ダイオードＤ３１から構成される１段の昇圧構成のチャージポンプ回路を含む。
【００７６】
実施の形態２によれば、昇圧回路１，２，３ａの昇圧段数の削減と、スイッチ回路ＳＷ２の削除とにより、半導体装置ＩＣａの半導体チップの面積を削減することができる。
【００７７】
（実施の形態３）
実施の形態１、２では、昇圧電圧ＣＦｏｕｔおよび昇圧電圧ＤＦｏｕｔを発生させる時、昇圧回路３が、昇圧回路１、２に共用される構成であり、昇圧電圧ＣＦｏｕｔおよび昇圧電圧ＤＦｏｕｔの昇圧動作の完了後、昇圧回路３の動作は停止される。そのため、たとえば、図８および図９の期間Ｔ２、図１０の期間Ｔ２〜Ｔ４において、昇圧電圧ＣＦｏｕｔおよび昇圧電圧ＤＦｏｕｔの昇圧電圧が不足する場合も考えられる。実施の形態３では、昇圧電圧ＣＦｏｕｔおよび昇圧電圧ＤＦｏｕｔの電圧を監視し、異常が発生した場合、昇圧電圧の不足を速やかに解消することが可能な構成を半導体装置に設けるものである。
【００７８】
図１２は、実施の形態３に係る電池パックの構成例を示す図である。図１３は、実施の形態３に係る制御フローを示す図である。図１４は、図１３の制御フローに続く制御フローを示す図である。図１３および図１４は、昇圧電圧ＣＦｏｕｔおよび昇圧電圧ＤＦｏｕｔの電圧の低下（不足）が発生した際の制御フローである。図１５は、ステップＳ３３における昇圧電圧ＣＦｏｕｔおよび昇圧電圧ＤＦｏｕｔの昇圧順序を説明する図である。図１６は、ステップＳ３４における昇圧電圧ＣＦｏｕｔおよび昇圧電圧ＤＦｏｕｔの昇圧順序を説明する図である。
【００７９】
図１２に示す電池パック１０ｂが、図１に示す電池パック１０と異なる点は、図１２に示す電池パック１０ｂにおいて、第１検出回路ＤＥＴ１および第２検出回路ＤＥＴ２が半導体装置ＩＣｂに設けられる点である。他の構成は、図１と同じであるので、詳細な説明は省略する。なお、図１２では、昇圧回路１〜３の回路構成が示されていないが、図１２の昇圧回路１〜３の回路構成は、図１の昇圧回路１〜３の回路構成と同じである。
【００８０】
第１検出回路ＤＥＴ１は、昇圧電圧ＣＦｏｕｔの異常を監視する。第１検出回路ＤＥＴ１の第１入力端子は、昇圧回路１の出力端子、つまり、充電制御用トランジスタＣＦＥＴのゲート電極に、接続される。第１検出回路ＤＥＴ１の第２入力端子は、充電制御用トランジスタＣＦＥＴのソース電極に接続され、昇圧回路１の入力端子に供給される第１基準電圧Ｖｂａｔが供給される。第１検出回路ＤＥＴ１の出力端子は、昇圧制御回路ＢＣＮＴｂに接続される。第１検出回路ＤＥＴ１は、第１基準電圧Ｖｂａｔを基準に昇圧電圧ＣＦｏｕｔに異常がないかを検出し、昇圧電圧ＣＦｏｕｔに異常があれば、第１電圧低下検出信号ＣＦＴを昇圧制御回路ＢＣＮＴｂに出力する。
【００８１】
第２検出回路ＤＥＴ２は、昇圧電圧ＤＦｏｕｔの異常を監視する。第２検出回路ＤＥＴ２の第１入力端子は、昇圧回路２の出力端子、つまり、放電制御用トランジスタＤＦＥＴのゲート電極に接続される。第２検出回路ＤＥＴ２の第２入力端子は、放電制御用トランジスタＤＦＥＴのソース電極に接続され、昇圧回路２の入力端子に供給される第２基準電圧Ｖｐａｃｋが供給される。第２検出回路ＤＥＴ２の出力端子は、昇圧制御回路ＢＣＮＴｂに接続される。第２検出回路ＤＥＴ２は、第２基準電圧Ｖｐａｃｋを基準に昇圧電圧ＤＦｏｕｔに異常がないかを検出し、昇圧電圧ＤＦｏｕｔに異常があれば、第２電圧低下検出信号ＤＦＴを昇圧制御回路ＢＣＮＴｂに出力する。
【００８２】
昇圧制御回路ＢＣＮＴｂは、第１電圧低下検出信号ＣＦＴおよび第２電圧低下検出信号ＤＦＴに基づいて、昇圧制御を行う。
【００８３】
次に、図１３および図１４を用いて、昇圧電圧ＣＦｏｕｔおよび昇圧電圧ＤＦｏｕｔの電圧の低下（不足）が発生した際の制御フローを説明する。
【００８４】
ステップＳ２０：最初に、マイクロコントローラＭＣＵから充電制御用トランジスタＣＦＥＴおよび放電制御用トランジスタＤＦＥＴのＯＮ命令が発生されたか否かが判断される。ステップＳ２０において、ＹＥＳの場合、ステップＳ２１へ移行する。
【００８５】
ステップＳ２１：ＯＮ命令が発生されると、昇圧制御回路ＢＣＮＴｂは論理回路ＬＯＧを経由して充電制御用トランジスタＣＦＥＴおよび放電制御用トランジスタＤＦＥＴのＯＮ命令を受け取り、ステップＳ２２へ移行する。
【００８６】
ステップＳ２２：昇圧制御回路ＢＣＮＴｂは、充電制御用トランジスタＣＦＥＴおよび放電制御用トランジスタＤＦＥＴをＯＮ状態にする。ステップＳ２２では、たとえば、昇圧制御回路ＢＣＮＴｂが、図７のステップＳ８〜Ｓ１３を実行する。ステップＳ２２の実行後、ステップＳ２３〜Ｓ２５と、図１４に示すステップＳ３０〜Ｓ３４とが行われる。
【００８７】
まず、ステップＳ２３〜Ｓ２５を説明する。
【００８８】
ステップＳ２３：電池電圧Ｖｂａｔ、センス抵抗素子ＲＳに流れる充放電電流から異常状態を監視する。異常状態が発生していない場合（ＮＯ）、ステップＳ２４へ移行する。異常状態が発生した場合（ＹＥＳ）、ステップＳ２５へ移行する。
【００８９】
ステップＳ２４：マイクロコントローラＭＣＵから充電制御用トランジスタＣＦＥＴおよび放電制御用トランジスタＤＦＥＴのＯＦＦ命令が発生されたか否を判断する。ＯＦＦ命令が発生された場合（ＹＥＳ）、ステップＳ２５へ移行する。ＯＦＦ命令が発生されていない場合（ＮＯ）、ステップＳ２３へ移行し、異常状態の監視を継続する。
【００９０】
ステップＳ２５：充電制御用トランジスタＣＦＥＴおよび放電制御用トランジスタＤＦＥＴのＯＦＦ状態とし、ステップＳ２０へ遷移する。
【００９１】
図１４に示すステップＳ３０〜Ｓ３４について説明する。
【００９２】
ステップＳ３０：昇圧制御回路ＢＣＮＴｂによって、第１電圧低下検出信号ＣＦＴおよび第２電圧低下検出信号ＤＦＴを監視する。この場合、昇圧制御回路ＢＣＮＴｂは、以下の４つの条件１〜条件４を監視信号として、監視を実施する。
【００９３】
条件１：充電制御用トランジスタＣＦＥＴがＯＮ設定、かつ、第１電圧低下検出信号ＣＦＴを検出
条件２：放電制御用トランジスタＤＦＥＴがＯＮ設定、かつ、第２電圧低下検出信号ＤＦＴを検出
条件３：充電中
条件４：放電中
ここで、条件３、条件４は、センス抵抗素子ＲＳに流れる充放電電流を電流検出回路ＣＤＥＴによって検出することによって判断することができる。
【００９４】
ステップＳ３１は、昇圧電圧ＣＦｏｕｔの電圧の低下（不足）が発生した際に実行される。ステップＳ３２は、昇圧電圧ＤＦｏｕｔの電圧の低下（不足）が発生した際に実行される。ステップＳ３３とステップＳ３４とは、両方の端子電圧が下がった場合、電池パックシステムの安全性のために、充電中か放電中かの状況を電流検出回路ＣＤＥＴで判断しながら昇圧順番を切り替える制御である。電流検出回路ＣＤＥＴは、センス抵抗ＲＳの両端に印加される電圧に基づいて、充電中か放電中かの状況を判断する。昇圧制御回路ＢＣＮＴｂは、充電中か放電中かの状況に基づいて、スイッチ回路ＳＷ１、ＳＷ２の動作を制御する。
【００９５】
ステップＳ３１：ステップＳ３０において、「条件１＆Ｎｏｔ（条件２）」と判断された場合、昇圧回路３を、昇圧回路１へ接続して、昇圧能力を上げて、昇圧電圧ＣＦｏｕｔを生成する。その後、昇圧回路３を昇圧回路１から切り離し、ステップＳ３０へ移行する。
【００９６】
ステップＳ３２：ステップＳ３０において、「Ｎｏｔ（条件１）＆条件２」と判断された場合、昇圧回路３を、昇圧回路２へ接続して、昇圧能力を上げて、昇圧電圧ＤＦｏｕｔを生成する。その後、昇圧回路３を昇圧回路２から切り離し、ステップＳ３０へ移行する。
【００９７】
ステップＳ３３：ステップＳ３０において、「条件１＆条件２＆条件３」と判断された場合、昇圧回路３を、昇圧回路１−＞昇圧回路２の順番で接続し、昇圧能力を上げて、昇圧電圧ＣＦｏｕｔ、昇圧電圧ＤＦｏｕｔの順で昇圧電圧を生成する。その後、昇圧回路３を昇圧回路２から切り離し、ステップＳ３０へ移行する。ステップＳ３３では、図１５に示す様に、昇圧電圧ＣＦｏｕｔ―＞昇圧電圧ＤＦｏｕｔの順で昇圧電圧が生成される。図１５に示す動作は、図１０に示す動作と同じであるので、繰り返しの説明は省略する。
【００９８】
ステップＳ３４：ステップＳ３０において、「条件１＆条件２＆条件４」と判断された場合、昇圧回路３を、昇圧回路２−＞昇圧回路１の順番で接続し、昇圧能力を上げて、昇圧電圧ＤＦｏｕｔ、昇圧電圧ＣＦｏｕｔの順で昇圧電圧を生成する。その後、昇圧回路３を昇圧回路１から切り離し、ステップＳ３０へ移行する。
【００９９】
ステップＳ３４では、図１６に示す様に、昇圧電圧ＤＦｏｕｔ―＞昇圧電圧ＣＦｏｕｔの順で昇圧電圧が生成される。図１６を参照し、期間Ｔ１において、昇圧回路３が昇圧回路２に接続されて、昇圧電圧ＤＦｏｕｔの生成のための昇圧動作が行われる。昇圧電圧ＤＦｏｕｔの昇圧動作が完了すると、期間Ｔ２が開始される。期間Ｔ２では、放電制御用トランジスタＤＦＥＴがオン状態とされる。また、昇圧回路３が昇圧回路２から切り離されるが、昇圧回路２の昇圧動作は維持される。期間Ｔ３において、昇圧回路３が昇圧回路１に接続されて、昇圧電圧ＣＦｏｕｔの生成のための昇圧動作が行われる。また、放電制御用トランジスタＤＦＥＴのオン状態は維持される。昇圧電圧ＣＦｏｕｔの昇圧動作が完了すると、期間Ｔ４が開始される。期間Ｔ４では、昇圧回路３が昇圧回路１から切り離されるが、昇圧回路１および昇圧回路２の昇圧動作は維持される。放電制御用トランジスタＤＦＥＴのオン状態は維持される。また、充電制御用トランジスタＣＦＥＴがオン状態とされる。たとえば、その後、昇圧電圧ＣＦｏｕｔおよび昇圧電圧ＤＦｏｕｔの供給が不要となった場合、期間Ｔ５が開始される。期間Ｔ５では、昇圧制御回路ＢＣＮＴｂは、昇圧クロックＣＫ１、ＣＫ２の発生を停止する。これにより、昇圧回路１、２は、昇圧動作を停止する。
【０１００】
実施の形態３の制御フローによれば、昇圧電圧ＣＦｏｕｔおよび昇圧電圧ＤＦｏｕｔの電圧の低下を復帰させるステップＳ３０〜Ｓ３４が新たに追加される。昇圧電圧ＣＦｏｕｔおよび昇圧電圧ＤＦｏｕｔの電圧の低下（不足）が発生した際、ステップＳ３０〜Ｓ３４に示すように、昇圧回路１、２の昇圧能力が、昇圧回路３を接続することにより上げられる。昇圧シーケンスは、充電状態を確認した上で、昇圧電圧ＣＦｏｕｔおよび昇圧電圧ＤＦｏｕｔの昇圧順序を決める事により、安全性を確保することができる。
【０１０１】
（実施の形態４）
図１７は、実施の形態４に係る昇圧回路ブロックの構成例を示す図である。実施の態様１では、昇圧回路３を用いて、昇圧回路１、２の昇圧能力を補強ないし強化する構成例を示したが、これに限定されない。
【０１０２】
図１７に示す様に、実施の態様４に係る昇圧回路ブロックＢＴＢは、容量素子Ｃ３１，Ｃ３２を、スイッチ回路ＳＷ１，ＳＷ２によって、昇圧回路１、２の容量素子Ｃ１１，Ｃ１２またはＣ２１、Ｃ２２へ並列接続する構成である。実施の態様４の場合、容量素子Ｃ３１，Ｃ３２を含む回路３ｂは、昇圧補助回路または昇圧能力切替回路と言うことができる。昇圧能力切替回路３ｂは、２つのインバータＩ３１、Ｉ３２と２つの容量素子Ｃ３１，Ｃ３２とを含む。
【０１０３】
スイッチ回路ＳＷ１の端子ａ、ｂ、ｃにおいて、端子ｃは容量素子Ｃ３１の一端に接続され、端子ａは昇圧回路１の容量素子Ｃ１１の一端に接続され、端子ｂは昇圧回路２の容量素子Ｃ２１の一端に接続される。
【０１０４】
スイッチ回路ＳＷ２の端子ａ、ｂ、ｃにおいて、端子ｃは容量素子Ｃ３２の一端に接続され、端子ａは昇圧回路１の容量素子Ｃ１２の一端に接続され、端子ｂは昇圧回路２の容量素子Ｃ２２の一端に接続される。
【０１０５】
スイッチ回路ＳＷ１、ＳＷ２のおのおのは、実施例１と同様に、昇圧制御回路ＢＣＮＴｂから供給されるスイッチ制御信号ＣＳＷｂに基づいて、端子ｃを、端子ａ、端子ｂまたは端子ｄのいずれか1つの端子に接続する。これにより、昇圧能力切替回路３ｂの容量素子Ｃ３１，Ｃ３２が、昇圧回路１の容量素子Ｃ１１，Ｃ１２、または、昇圧回路２のＣ２１、Ｃ２２へ並列接続することができる。
【０１０６】
実施の形態４の構成であっても、実施の態様１と同様な効果を得ることができる。
【０１０７】
なお、実施の形態４において、２つのインバータＩ３１、Ｉ３２を削除し、容量素子Ｃ３１のみを、容量素子Ｃ１１または容量素子Ｃ２１に並列接続させ、容量素子Ｃ３２のみを、容量素子Ｃ１２または容量素子Ｃ２２に並列接続させるように、４つのスイッチ回路を設けるような構成でも、もちろんよい。
【０１０８】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
【符号の説明】
【０１０９】
１、２：昇圧回路
３：昇圧回路（昇圧能力切替回路）
３ｂ：昇圧能力切替回路
１０、１０ａ、１０ｂ：電池パック
ＩＣ、ＩＣａ、ＩＣｂ：半導体装置
ＣＦＥＴ：充電制御用トランジスタ
ＤＦＥＴ：放電制御用トランジスタ
ＢＡＴ：二次電池
ＢＣＮＴ：昇圧制御回路
ＢＴＢ：昇圧回路ブロック
ＭＣＵ：マイクロコントローラ
ＬＯＧ：論理回路
Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、Ｃ３１、Ｃ３２：容量素子
ＣＳＷ：スイッチ制御信号
ＳＷ１、ＳＷ２：スイッチ回路
ＤＥＴ１：第１検出回路
ＤＥＴ２：第２検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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