(57)【要約】【課題】互いに同じ導電型のパワートランジスタをそれぞれ含む、複数のハイサイド用半導体チップと、複数のロウサイド用半導体チップとを封止した半導体装置において、性能を向上させる。もしくは、半導体装置の小型化を図る。または、半導体装置の性能を向上させ、かつ、半導体装置の小型化を図る。【解決手段】半導体装置ＰＫＧは、ハイサイドスイッチ用のパワートランジスタＭＯとロウサイドスイッチ用のパワートランジスタＦＭとに同じ導電型のものを用い、かつ、一方をフリップゲート型チップ構造とすることで、ダイパッドＤＰの共通化による半導体装置ＰＫＧの小型化を達成する。例えば、ハイサイド用の複数のパワートランジスタチップＭＯと、ロウサイド用の複数のパワートランジスタチップＦＭをそれぞれ共通のダイパッドＤＰに接続することが可能となる。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１半導体基板と、前記第１半導体基板の主面上の第１半導体領域と、前記第１半導体基板の裏面上の第２半導体領域と、前記第１半導体領域と前記第２半導体領域との間の電流を制御し、且つ、前記第１半導体基板の主面上に形成された第１ゲート電極と、前記第１半導体基板の裏面上に形成されており、且つ、前記第１半導体基板の内部に形成された貫通電極を介して前記第１ゲート電極と電気的に接続する第１ゲート配線とを有する第１半導体チップを複数有し、
前記複数の第１半導体チップの主面に対向して前記複数の第１半導体チップに接合され、且つ、前記複数の第１半導体チップの前記第１半導体領域と電気的に接続する第１ダイパッドを有する半導体装置。
【請求項２】
請求項１記載の半導体装置において、
第２半導体基板と、前記第２半導体基板の主面上に形成され、且つ、前記第１半導体領域と同じ導電型の第３半導体領域と、前記第２半導体基板の裏面上に形成され、且つ、前記第２半導体領域と同じ導電型の第４半導体領域と、前記第３半導体領域と前記第４半導体領域との間の電流を制御し、且つ、前記第２半導体基板の主面上に形成された第２ゲート電極と、前記第２半導体基板の主面上に形成されており、且つ、前記第２ゲート電極と電気的に接続する第２ゲート配線とを有する第２半導体チップを複数有し、
前記複数の第２半導体チップの裏面に対向して前記複数の第２半導体チップに接合され、且つ、前記複数の第２半導体チップの前記第４半導体領域と電気的に接続する第２ダイパッドを有する半導体装置。
【請求項３】
請求項２記載の半導体装置において、
複数のボンディングワイヤを介して、前記第１ゲート電極のそれぞれと、前記第２ゲート電極のそれぞれとに接続され、且つ、前記複数の第１半導体チップと、前記複数の第２半導体チップとを駆動する駆動回路が形成された駆動回路チップを有する半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記第１ダイパッドの前記第１半導体チップに対向する面は、前記第１半導体チップの周囲に沿って形成された溝と、前記溝に囲われた突起部とを有している半導体装置。
【請求項５】
請求項２の半導体装置において、前記複数の第１半導体チップのそれぞれは、前記第１半導体領域と、前記第２半導体領域と、前記第１ゲート電極とを有する第１パワーＭＯＳＦＥＴを有し、
前記複数の第２半導体チップのそれぞれは、前記第３半導体領域と、前記第４半導体領域と、前記第２ゲート電極とを有する第２パワーＭＯＳＦＥＴを有する半導体装置。
【請求項６】
請求項２の半導体装置において、前記複数の第１半導体チップのそれぞれは、前記第１半導体領域と、前記第２半導体領域と、前記第１ゲート電極とを有する第１ＩＧＢＴを有し、
前記複数の第２半導体チップのそれぞれは、前記第３半導体領域と、前記第４半導体領域と、前記第２ゲート電極とを有する第２ＩＧＢＴを有する半導体装置。
【請求項７】
請求項６の半導体装置において、前記第１ＩＧＢＴおよび前記第２ＩＧＢＴは、前記第１半導体領域と前記第２半導体領域との間に、ドリフト領域と、ドリフト領域よりも高濃度の不純物を含むフィールドストップ領域とを、それぞれ有する半導体装置。
【請求項８】
第１半導体基板と、前記第１半導体基板の主面上の第１半導体領域と、前記第１半導体基板の裏面上の第２半導体領域と、前記第１半導体領域と前記第２半導体領域との間の電流を制御し、且つ、前記第１半導体基板の主面上に形成された第１ゲート電極と、前記第１半導体基板の裏面上に形成されており、且つ、前記第１半導体基板の内部に形成された貫通電極を介して前記第１ゲート電極と電気的に接続する第１ゲート配線とを有する第１半導体チップを有し、
第２半導体基板と、前記第２半導体基板の主面上の第３半導体領域と、前記第２半導体基板の裏面上の第４半導体領域と、前記第３半導体領域と前記第４半導体領域との間の電流を制御し、且つ、前記第２半導体基板の主面上に形成された第２ゲート電極と、前記第２半導体基板の主面上に形成されており、且つ、前記第２ゲート電極と電気的に接続する第２ゲート配線とを有する第２半導体チップを有し、
前記第１半導体チップの主面および前記第２半導体チップの裏面に対向して、前記第１半導体チップおよび前記第２半導体チップにそれぞれ接合され、且つ、前記第１半導体チップの前記第１半導体領域および前記第２半導体チップの前記第４半導体領域にそれぞれ電気的に接続する第１ダイパッドを有する半導体装置。
【請求項９】
請求項８記載の半導体装置において、
複数のボンディングワイヤを介して、前記第１ゲート電極および前記第２ゲート電極に接続され、且つ、前記第１半導体チップおよび前記第２半導体チップを駆動する駆動回路が形成された駆動回路チップを有する半導体装置。
【請求項１０】
請求項８の半導体装置において、前記第１半導体チップは、前記第１半導体領域と、前記第２半導体領域と、前記第１ゲート電極とを有する第１パワーＭＯＳＦＥＴを有し、
前記第２半導体チップは、前記第３半導体領域と、前記第４半導体領域と、前記第２ゲート電極とを有する第２パワーＭＯＳＦＥＴを有する半導体装置。
【請求項１１】
請求項８の半導体装置において、前記第１半導体チップは、前記第１半導体領域と、前記第２半導体領域と、前記第１ゲート電極とを有する第１ＩＧＢＴを有し、
前記第２半導体チップは、前記第３半導体領域と、前記第４半導体領域と、前記第２ゲート電極とを有する第２ＩＧＢＴを有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、同じ導電型の縦型パワートランジスタをそれぞれ含む複数のハイサイドスイッチ用半導体チップと、複数のロウサイドスイッチ用半導体チップと、それらを制御する１つの半導体チップと、を封止した半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
電源回路の一例として広く使用されているインバータ回路は、電源電圧が供給される端子と、グランド電圧が供給される端子との間に、ハイサイドスイッチ用のパワーＭＯＳＦＥＴとロウサイドスイッチ用のパワーＭＯＳＦＥＴとが直列に接続された構成を有している。ハイサイドスイッチ用のパワーＭＯＳＦＥＴのゲート電圧とロウサイドスイッチ用のパワーＭＯＳＦＥＴのゲート電圧とを駆動回路で駆動することで、インバータ回路による電源電圧の変換を行うことができる。
【０００３】
特開２００７−１２８５７号公報（特許文献１）には、ｐＭＩＳＦＥＴを含む３つの半導体チップと、ｎＭＩＳＦＥＴを含む３つの半導体チップとを封止部で封止した、３相モータ駆動用のＨＳＯＰ４６に関する技術が記載されている。
【０００４】
特開２０１３−１４９７３０号公報（特許文献２）には、ＩＧＢＴチップである６つの半導体チップと、ダイオードチップである６つの半導体チップと、を備えたパワー半導体モジュールが記載されている。
【０００５】
特開２０１６−１７１１４８号公報（特許文献３）、および特開２００６−１２１０４１号公報（特許文献４）には、貫通電極を用いた半導体装置の構成に関する技術が記載されている。
【０００６】
特開２０１１−１５５２８９号公報（特許文献５）には、パワーＭＯＳＦＥＴの製造方法に関する技術が記載されている。
【０００７】
特開２０１６−４８７７号公報（特許文献６）、および特開２０１７−２２３１１号公報（特許文献７）には、ＩＧＢＴの製造方法に関する技術が記載されている。
【０００８】
特開２０１３−２０１３５３号公報（特許文献８）、および特開２０１４−４１９５１号公報（特許文献９）には、貫通電極の製造方法に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−１２８５７号公報
【特許文献２】特開２０１３−１４９７３０号公報
【特許文献３】特開２０１６−１７１１４８号公報
【特許文献４】特開２００６−１２１０４１号公報
【特許文献５】特開２０１１−１５５２８９号公報
【特許文献６】特開２０１６−４８７７号公報
【特許文献７】特開２０１７−２２３１１号公報
【特許文献８】特開２０１３−２０１３５３号公報
【特許文献９】特開２０１４−４１９５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
互いに同じ導電型のパワートランジスタをそれぞれ含む、複数のハイサイド用半導体チップと、複数のロウサイド用半導体チップとを封止した半導体装置において、性能を向上させることが望まれる。もしくは、半導体装置の小型化を図ることが望まれる。または、半導体装置の性能を向上させ、かつ、半導体装置の小型化を図ることが望まれる。
【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろ
う。
【課題を解決するための手段】
【００１２】
一実施の形態によれば、半導体装置は、半導体基板と、半導体基板の主面上の第１半導体領域と、半導体基板の裏面上の第２の半導体領域と、第１半導体領域と第２半導体領域との間の電流を制御し、且つ、半導体基板の主面上に形成された第１ゲート電極と、半導体基板の裏面上に形成されており、且つ、半導体基板の内部に形成された貫通電極を介して前記第１ゲート電極と電気的に接続する第１ゲート配線とを有する第１半導体チップを複数有し、複数の第１半導体チップの主面に対向して複数の第１半導体チップに接合され、且つ、複数の第１半導体チップの第１半導体領域と電気的に接続する第１ダイパッドを有する。
【００１３】
一実施の形態によれば、半導体装置は、第１半導体基板と、第１半導体基板の主面上の第１半導体領域と、第１半導体基板の裏面上の第２半導体領域と、第１半導体領域と第２半導体領域との間の電流を制御し、且つ、第１半導体基板の主面上に形成された第１ゲート電極と、第１半導体基板の裏面上に形成されており、且つ、第１半導体基板の内部に形成された貫通電極を介して第１ゲート電極と電気的に接続する第１ゲート配線とを有する第１半導体チップを有し、第２半導体基板と、第２半導体基板の主面上の第３半導体領域と、第２半導体基板の裏面上の第４半導体領域と、第３半導体領域と第４半導体領域との間の電流を制御し、且つ、第２半導体基板の主面上に形成された第２ゲート電極と、第２半導体基板の主面上に形成されており、且つ、第２ゲート電極と電気的に接続する第２ゲート配線とを有する第２半導体チップを有し、第１半導体チップの主面および第２半導体チップの裏面に対向して、第１半導体チップおよび第２半導体チップにそれぞれ接合され、且つ、第１半導体チップの第１半導体領域および第２半導体チップの第４半導体領域にそれぞれ電気的に接続する第１ダイパッドを有する。
【発明の効果】
【００１４】
一実施の形態によれば、半導体装置の性能を向上させることができる。もしくは、半導体装置の小型化を図ることができる。または、半導体装置の性能を向上させ、かつ、半導体装置の小型化を図ることができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、１２相ＢＬＤＣモータを制御する制御ボードに形成された回路を模式的に示した回路図である。
【図２】図２は、一実施の形態の半導体装置を用いたインバータ回路を示す回路図である。
【図３】図３は、一実施の形態の半導体装置の上面図である。
【図４】図４は、一実施の形態の半導体装置の下面図である。
【図５】図５は、一実施の形態の半導体装置の平面透視図である。
【図６】図６は、一実施の形態の半導体装置の断面図である。
【図７】図７は、一実施の形態の半導体装置の断面図である。
【図８】図８は、一実施の形態の半導体装置の断面図である。
【図９】図９は、一実施の形態の半導体装置の断面図である。
【図１０】図１０は、一実施の形態の半導体装置の断面図である。
【図１１】図１１は、一実施の形態の半導体装置の製造工程中の断面図である。
【図１２】図１２は、一実施の形態の半導体装置の製造工程中の断面図である。
【図１３】図１３は、一実施の形態の半導体装置の製造工程中の断面図である。
【図１４】図１４は、一実施の形態の半導体装置の製造工程中の断面図である。
【図１５】図１５は、一実施の形態の半導体装置の製造工程中の断面図である。
【図１６】図１６は、一実施の形態の半導体装置の製造工程中の断面図である。
【図１７】図１７は、一実施の形態の半導体装置の製造工程中の断面図である。
【図１８】図１８は、一実施の形態の半導体装置の製造工程中の断面図である。
【図１９】図１９は、一実施の形態の半導体装置の製造工程中の断面図である。
【図２０】図２０は、一実施の形態の半導体装置の製造工程中の断面図である。
【図２１】図２１は、一実施の形態の半導体装置の実装例を示す断面図である。
【図２２】図２２は、一実施の形態の半導体装置の回路図である。
【図２３】図２３は、一実施の形態の半導体装置の平面透視図である。
【図２４】図２４は、一実施の形態の半導体装置の製造工程中の断面図である。
【図２５】図２５は、一実施の形態の半導体装置の製造工程中の断面図である。
【図２６】図２６は、一実施の形態の半導体装置の製造工程中の断面図である。
【図２７】図２７は、一実施の形態の半導体装置の製造工程中の断面図である。
【図２８】図２８は、一実施の形態の半導体装置の製造工程中の断面図である。
【図２９】図２９は、一実施の形態の半導体装置の製造工程中の断面図である。
【図３０】図３０は、一実施の形態の半導体装置の製造工程中の断面図である。
【図３１】図３１は、一実施の形態の半導体装置の製造工程中の断面図である。
【図３２】図３２は、一実施の形態の半導体装置の製造工程中の断面図である。
【図３３】図３３は、一実施の形態の半導体装置の製造工程中の断面図である。
【図３４】図３４は、一実施の形態の半導体装置の製造工程中の断面図である。
【図３５】図３５は、一実施の形態の半導体装置の回路図である。
【図３６】図３６は、一実施の形態の半導体装置の平面透視図である。
【図３７】図３７は、一実施の形態の半導体装置の回路図である。
【図３８】図３８は、一実施の形態の半導体装置の平面透視図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
また、本願においては、電界効果トランジスタをＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）または単にＭＯＳと記載するが、これらの記載は、ゲート絶縁膜として非酸化膜を除外するものではない。すなわち、本願において、ＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳ型電界効果トランジスタ）だけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
【００１９】
近年、自動車の自動運転の実用化に向けた機能安全を見据えて、従来の３相のＢＬＤＣ（ブラシレスＤＣ）モータを、６相または１２相のＢＬＤＣモータとする設計開発が行われている。ＢＬＤＣモータは、自己整流型ではないため、一般的に、制御が複雑であると認識されている。そこで、６相ＢＬＤＣモータでは、従来の３相（Ｕ相、Ｖ相、Ｗ相）を２組、１２相ＢＬＤＣモータでは、従来の３相（Ｕ相、Ｖ相、Ｗ相）を４組、保有することにより、ある１組で不具合が起きても、直ぐに不具合が顕在化しないようにしている。
【００２０】
本発明者は、ハイサイドスイッチ用およびロウサイドスイッチ用として、それぞれＮ型の導電型を有し、かつ、半導体基板の主面から裏面への電流経路を有する縦型のパワーＭＯＳＦＥＴをそれぞれ含む６つの半導体チップと、それらを駆動する駆動回路チップＤＲとを含むＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）により、ＢＬＤＣモータの３相を制御することを検討している。このＳｉＰにより、３つのインバータ回路が形成され、その３つのインバータ回路から供給される交流電力が、ＢＬＤＣモータの３相のコイルにそれぞれ供給される。このため、６相ＢＬＤＣモータまたは１２相ＢＬＤＣモータを制御する制御ボード（後述の制御ボードＰＢに対応）として、配線基板（後述の配線基板ＰＢ１に対応）上に上記ＳｉＰを２個または４個搭載したものを、本発明者は検討している。なお、後述の半導体装置ＰＫＧは、このＳｉＰに相当するものである。
【００２１】
図１は、１２相ＢＬＤＣモータを制御する制御ボードに形成された回路（モータ駆動システム）を模式的に示した回路図である。
【００２２】
図１に示されるモータＭＯＴは、１２相ＢＬＤＣモータであり、１２個のコイルＣＬを有しており、各コイルＣＬは、それぞれインバータ回路ＩＮＶに接続されている。すなわち、モータＭＯＴが有する１２個のコイルのそれぞれに対して、インバータ回路ＩＮＶが設けられているため、図１の回路は、合計で１２個のインバータ回路ＩＮＶを有している。３つのインバータ回路ＩＮＶが、上記ＳｉＰ（半導体装置ＰＫＧ）により形成されるため、図１の回路では、上記ＳｉＰが４個必要である。４個のＳｉＰは、マイクロコントローラなどからなる制御回路ＣＴに接続されて、その制御回路ＣＴによって制御され、それによって、各インバータ回路ＩＮＶが制御される。各インバータ回路ＩＮＶからそのインバータ回路ＩＮＶに接続された各コイルＣＬに交流電力が供給され、それによって、モータＭＯＴが駆動される。
【００２３】
図２は、本実施の形態の半導体装置ＰＫＧを用いたインバータ回路を示す回路図である。図２に示されるインバータ回路に用いられている半導体装置ＰＫＧは、３つのパワーＭＯＳＦＥＴチップＭＯと、３つのフリップゲート型パワーＭＯＳＦＥＴチップＦＭと、駆動回路チップＤＲとを有している。そして、これら７つの半導体チップが一緒に封止されて、半導体装置ＰＫＧが形成されている。
【００２４】
パワーＭＯＳＦＥＴチップＭＯ、フリップゲート型パワーＭＯＳＦＥＴチップＦＭ、および駆動回路チップＤＲにより、モータ１相分のインバータ回路ＩＮＶが形成される。
【００２５】
駆動回路チップＤＲは、半導体装置ＰＫＧの外部にある、マイクロコントローラなどからなる図示しない制御回路ＣＴから駆動回路チップＤＲに供給された信号などに応じて、パワーＭＯＳＦＥＴチップＭＯおよびフリップゲート型パワーＭＯＳＦＥＴチップＦＭのそれぞれのゲート配線ＧＷの電位を制御し、パワーＭＯＳＦＥＴチップＭＯおよびフリップゲート型パワーＭＯＳＦＥＴチップＦＭのそれぞれの動作を制御する回路である。パワーＭＯＳＦＥＴチップＭＯおよびフリップゲート型パワーＭＯＳＦＥＴチップＦＭの各ゲート配線ＧＷは、駆動回路チップＤＲ内の駆動回路に電気的に接続されている。
【００２６】
パワーＭＯＳＦＥＴチップＭＯおよびフリップゲート型パワーＭＯＳＦＥＴチップＦＭのそれぞれのソース配線ＳＷおよびドレイン配線ＤＷは、それぞれ半導体装置ＰＫＧの外部端子に電気的に接続されている。
【００２７】
３つのパワーＭＯＳＦＥＴチップＭＯのソース配線ＳＷはそれぞれ電気的に独立したリードＬＤ、および半導体装置ＰＫＧ外部の配線を介して、対応するフリップゲート型パワーＭＯＳＦＥＴチップＦＭのドレイン配線ＤＷと、モータＭＯＴの対応するコイルＣＬの入力端子とに電気的に接続される。
【００２８】
３つのパワーＭＯＳＦＥＴチップＭＯのドレイン配線ＤＷは、半導体装置ＰＫＧの内部で共通するダイパッドＤＰに接続され、半導体装置ＰＫＧ外部の電源電位ＶＩＮに接続される。
【００２９】
３つのフリップゲート型パワーＭＯＳＦＥＴチップＦＭのソース配線ＳＷは、半導体装置ＰＫＧの内部で共通するダイパッドに接続され、半導体装置ＰＫＧ外部の接地電位ＧＮＤに接続される。
【００３０】
電源電位ＶＩＮ、接地電位ＧＮＤより供給された直流電力は、パワーＭＯＳＦＥＴチップＭＯ、フリップゲート型パワーＭＯＳＦＥＴチップＦＭ、および駆動回路チップＤＲにより構成されるインバータ回路ＩＮＶにより、交流電力に変換されて、モータＭＯＴのコイルＣＬに供給され、モータＭＯＴが駆動される。
【００３１】
図３は、本実施の形態の半導体装置ＰＫＧの上面図であり、図４は、半導体装置ＰＫＧの下面図であり、図５は、半導体装置ＰＫＧの平面透視図であり、図６および図７は図５のＡ−Ａ線の位置での断面図であり、図８および図９は図５のＢ−Ｂ線の位置での断面図であり、図１０は図５のＣ−Ｃ線の位置での断面図である。
【００３２】
本実施の形態では、駆動回路チップＤＲ、３つのパワーＭＯＳＦＥＴチップＭＯおよび３つのフリップゲート型パワーＭＯＳＦＥＴチップＦＭを、１つの半導体パッケージに集約（パッケージング）して、１つの半導体装置ＰＫＧとしている。そうすることで、半導体装置ＰＫＧを用いる電子機器の小型化および薄型化が実現できることに加えて、配線寄生インダクタンスが小さくできることから、半導体装置ＰＫＧを用いる電子機器の高周波化および高効率化も実現することができる。
【００３３】
図３〜図１０に示される本実施の形態の半導体装置（半導体パッケージ、半導体モジュール、電子装置、ＳｉＰ）ＰＫＧは、樹脂封止型の半導体パッケージ形態の半導体装置であり、ここではＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）形態の半導体装置である。以下、図３〜図１０を参照しながら、半導体装置ＰＫＧの構成について説明する。
【００３４】
図３〜図１０に示される本実施の形態の半導体装置ＰＫＧは、ダイパッド（チップ搭載部）ＤＰと、駆動回路チップＤＲと、３つのパワーＭＯＳＦＥＴチップＭＯと、３つのフリップゲート型パワーＭＯＳＦＥＴチップＦＭと、複数の金属板ＭＰと、複数のワイヤ（ボンディングワイヤ）ＢＷと、複数のリードＬＤと、これらを封止する封止部（封止体）ＭＲと、を有している。
【００３５】
複数のリードＬＤのそれぞれは、一部が封止部ＭＲ内に封止され、他の一部が封止部ＭＲの側面から封止部ＭＲの外部に突出している。以下では、リードＬＤのうちの封止部ＭＲ内に位置する部分をインナリード部と呼び、リードＬＤのうちの封止部ＭＲ外に位置する部分をアウタリード部と呼ぶものとする。リードＬＤのアウタリード部には、半田メッキ層などのメッキ層（図示せず）を形成することもできる。これにより、半導体装置ＰＫＧを配線基板などに実装しやすくすることができる。
【００３６】
なお、本実施の形態の半導体装置ＰＫＧは、各リードＬＤの一部（アウタリード部）が封止部ＭＲの側面から突出した構造であり、以下ではこの構造に基づいて説明するが、この構造に限定されるものではない。例えば、封止部ＭＲの側面から各リードＬＤがほとんど突出せず、かつ封止部ＭＲの裏面で各リードＬＤの一部が露出したＱＦＮ（Ｑｕａｄ  Ｆｌａｔ  Ｎｏｎｌｅａｄｅｄ  Ｐａｃｋａｇｅ）型の構成などを採用することもできる。但し、ＱＦＮに比べてＱＦＰは、配線基板などへの実装時に半田の濡れ性が良くなるという利点がある。
【００３７】
ダイパッドＤＰと複数のリードＬＤとは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。また、ダイパッドＤＰおよび複数のリードＬＤは、同じ材料で形成されていることが好ましく、これにより、ダイパッドＤＰおよび複数のリードＬＤが連結されたリードフレームを作製しやすくなり、リードフレームを用いた半導体装置ＰＫＧの製造が容易になる。
【００３８】
各ダイパッドＤＰは、少なくとも一部が封止部ＭＲによって封止されているが、本実施の形態では、ダイパッドＤＰの裏面が、封止部ＭＲの主面から露出されている。これにより、各半導体チップＭＯ、ＦＭ、ＤＲの動作時に発生した熱を、半導体チップＭＯ、ＦＭ、ＤＲから接合材ＤＢ、ダイパッドＤＰを通じて半導体装置ＰＫＧの外部に放熱することができる。
【００３９】
図５および図６に示す通り、パワーＭＯＳＦＥＴチップＭＯは、チップの裏面上に形成されたドレイン配線ＤＷが、接合材ＤＢを介してダイパッドＤＰ上に接合されており、チップの主面上のソース配線ＳＷが、金属板ＭＰを介してリードＬＤに電気的に接続されており、チップの主面上のゲート配線ＧＷが、ボンディングワイヤＢＷを介して駆動回路チップＤＲと電気的に接続されている。
【００４０】
フリップゲート型パワーＭＯＳＦＥＴチップＦＭは、チップの主面上に形成されたソース配線ＳＷが、接合材ＤＢを介してダイパッドＤＰ上に接合されており、チップの裏面上のドレイン配線ＤＷが、金属板ＭＰを介してリードＬＤに電気的に接続されており、チップの裏面上のゲート配線ＧＷが、ボンディングワイヤＢＷを介して駆動回路チップＤＲと電気的に接続されている。
【００４１】
駆動回路チップＤＲは、対応するダイパッドＤＰ上に接合材ＤＢを介して搭載されており、ボンディングパッドＢＰが、ボンディングワイヤＢＷを介して、対応するパワーＭＯＳＦＥＴチップＭＯ、フリップゲート型パワーＭＯＳＦＥＴチップＦＭ、リードＬＤに接続されている。この接合材ＤＢは、導電性であっても、絶縁性であってもよい。
【００４２】
ワイヤ（ボンディングワイヤ）ＢＷは、導電性の接続部材であり、より特定的には導電性のワイヤである。ワイヤＢＷは、金属からなるため、ワイヤＢＷを金属線（金属細線）とみなすこともできる。ワイヤＢＷとしては、金（Ａｕ）ワイヤ、銀（Ａｇ）ワイヤ、銅（Ｃｕ）ワイヤ、あるいはアルミニウム（Ａｌ）ワイヤなどを好適に用いることができる。ワイヤＢＷは、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。各リードＬＤにおいて、ワイヤＢＷの接続箇所は、封止部ＭＲ内に位置するインナリード部である。
【００４３】
複数のリードをリード連結部ＬＢにまとめて接続している。これにより、抵抗を低減でき、パワーＭＯＳＦＥＴ１、２、３、４、５、６の導通損失を低減できる。
【００４４】
接合材ＤＢは、導電性の接合材（接着材）からなり、例えば、銀ペーストなどのペースト型導電性接着材、あるいは半田などを用いることができる。また、金属板ＭＰをパワーＭＯＳＦＥＴチップＭＯ、フリップゲート型パワーＭＯＳＦＥＴチップＦＭ、あるいはリードＬＤに接続するために、導電性の接合材ＤＢを用いずに、圧着などにより、これらと金属板ＭＰとを直接的に接続する場合もあり得る。
【００４５】
金属板ＭＰは、導電体からなる導体板であるが、好ましくは、銅（Ｃｕ）、銅（Ｃｕ）合金、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金のような導電性および熱伝導性の高い金属（金属材料）によって形成されている。各金属板ＭＰのＸ方向およびＹ方向の寸法（幅）は、それぞれワイヤＢＷの直径よりも大きい。
【００４６】
図８に示す通り、３つのフリップゲート型パワーＭＯＳＦＥＴチップＦＭのチップ主面上に形成されたソース配線は、対応するダイパッドＤＰ上に接合材ＤＢを介して接合されて電気的に接続されている。接合材ＤＢは、導電性の接合材（接着材）からなり、例えば、銀ペーストなどのペースト型導電性接着材、あるいは半田などを用いることができる。
【００４７】
フリップゲート型パワーＭＯＳＦＥＴチップＦＭは、チップの側面にｎ型ドレイン領域が露出する構造となっている。ソース配線ＳＷに接合する導電性の接合材ＤＢがチップ側面のｎ型ドレイン領域と接触することによる、ソース・ドレイン間の短絡を引き起こす可能性を低減するため、接合材として、金（Ａｕ）錫（Ｓｎ）共晶接合などの液相拡散接合を用いることができる。
【００４８】
金（Ａｕ）錫（Ｓｎ）共晶接合の形成方法としては、フリップゲート型パワーＭＯＳＦＥＴチップＦＭのソース配線ＳＷの表面に金層を形成し、ダイパッドＤＰの表面に錫メッキ層を形成した状態で、金層と錫層を接触させ、３００℃程度まで加熱することで、金層と錫層が共晶合金を形成し接合する方法が採用できる。これにより、ペースト状の銀ペースト、あるいは半田ペーストを接合材ＤＢに用いる場合に比較して、接合材ＤＢの体積を少なくすることができ、前述のソース・ドレイン間短絡の可能性を低減することが容易となる。
【００４９】
また、図７は図６の変形例であり、図９は図８の変形例である。図７および図９に示す通り、前述の接合材ＤＢによるソース・ドレイン間短絡の可能性を低減するために、フリップゲート型パワーＭＯＳＦＥＴチップＦＭの周囲に沿って、ダイパッドＤＰの主面上にハーフエッチングなどの技術を用いて溝ＴＲを形成し、前記溝ＴＲに囲われる領域を突起部ＰＲとすることも有効である。
【００５０】
図１０に示す通り、３つのパワーＭＯＳＦＥＴチップＭＯのチップ裏面上に形成されたドレイン配線ＤＷは、対応するダイパッドＤＰ上に接合材ＤＢを介して接合されて電気的に接続されている。接合材ＤＢは、導電性の接合材（接着材）からなり、例えば、銀ペーストなどのペースト型導電性接着材、あるいは半田などを用いることができる。
【００５１】
パワーＭＯＳＦＥＴチップＭＯおよびフリップゲート型パワーＭＯＳＦＥＴチップＦＭで生じた熱は、ダイパッドＤＰを通じて放散される他に、金属板ＭＰを通じて放散され得る。これにより、動作時に発生した熱の放散性を向上させることができる。
【００５２】
本実施の形態によれば、３つのフリップゲート型パワーＭＯＳＦＥＴチップＦＭは、そのゲート配線ＧＷを、半導体チップの裏面上に形成し、半導体チップの主面の全面に形成したソース配線ＳＷを共通のダイパッドＤＰＬに接合材を介して接合した構成となっている。これにより、半導体チップの裏面上に形成され、互いに電気的に独立するドレイン配線を、互いに間隔を設けて独立したダイパッドにそれぞれ接続する場合に比較して、半導体装置ＰＫＧ内部でダイパッドＤＰが形成される部分の面積を小さくすることができ、これにより、半導体装置ＰＫＧの小型化を達成することができる。
【００５３】
パワーＭＯＳＦＥＴチップＭＯの製造方法について、図１１〜１５を用いて説明する。まず、図１１に示すように、高濃度の不純物を含むｎ型半導体基板ＮＷ上に、低濃度の不純物を含むｎ型エピタキシャル層ＮＥを成長させ、ｎ型半導体基板ＮＷおよびｎ型エピタキシャル層ＮＥからなる半導体基板ＳＳを形成する。次に、ｎ型エピタキシャル層ＮＥ内に、素子分離領域ＩＳを形成する。ｎ型半導体基板ＮＷ、およびｎ型エピタキシャル層ＮＥは、パワーＭＯＳＦＥＴのｎ型ドレイン領域ＮＤとなる。
【００５４】
次に、図１２に示すように、ｎ型エピタキシャル層ＮＥにゲート溝ＧＴを形成し、半導体基板ＳＳの表面を熱酸化してゲート絶縁膜ＧＩを形成後、半導体基板ＳＳの全面に多結晶シリコン膜などからなるゲート用導電膜を形成する。ゲート絶縁膜の形成には熱酸化に限らず、ＣＶＤによる成膜などを用いることができ、また、ゲート用導電膜にも、多結晶シリコン膜に限らず、金属シリサイド膜や金属膜などを用いることができる。前記ゲート用導電膜および、ゲート絶縁膜ＧＩをパターニングすることにより、ゲート溝ＧＴに埋め込まれたゲート電極ＧＥを形成することができる。この際、素子分離領域ＩＳ上に、ゲート電極ＧＥと一体化しているゲートコンタクト部ＧＣを残すことができる。次に、ゲート電極ＧＥおよび図示しないフォトレジスト膜をマスクとして用いるなどして、ｐ型ウエル領域ＰＷ、ｎ型ソース領域ＮＳおよびｐ型ウエルコンタクトＰＷＣ領域を形成する。次に、半導体基板ＳＳの主面上の全面にシリコン酸化膜などからなる絶縁膜ＩＦ１を形成する。
【００５５】
次に、図１３に示すように、ゲートコンタクト部ＧＣ上のコンタクトホールＣＨと、ｎ型ソース領域ＮＳおよびｐ型ウエルコンタクト領域ＰＷＣ共通のコンタクトホールＣＨとを形成し、前記コンタクトホールＣＨの内部及び前記絶縁膜ＩＦ１の上部に、シリコン（Ｓｉ）を添加したアルミニウム合金膜などからなる金属膜ＭＦを形成する。次に、金属膜ＭＦをパターニングし、金属膜ＭＦを、ゲートコンタクト部ＧＣを介してゲート電極ＧＥに電気的に接続するゲート配線ＧＷの一部を構成する部分と、ｐ型ウエル領域ＰＷおよびｎ型ソース領域ＮＳに電気的に接続する、ソース配線ＳＷの一部を構成する部分とに分離する。
【００５６】
次に、図１４に示すように、全面にシリコン窒化膜などからなる絶縁膜ＩＦ２を形成後、絶縁膜ＩＦ２にゲート配線を露出する開口ＯＰ１およびソース配線を露出する開口ＯＰ２を形成し、開口の内部に、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜、金（Ａｕ）膜の積層膜などからなるバリア金属膜ＢＭを形成する。バリア金属膜ＢＭは、アルミニウム合金膜とともに、パワーＭＯＳＦＥＴチップＭＯの主面上でゲート電極ＧＥに電気的に接続するゲート配線ＧＷの一部、並びに、ｎ型ソース領域ＮＳおよびｐ型ウエル領域ＰＷに電気的に接続するソース配線ＳＷの一部を構成する。
【００５７】
次に、図１５に示すように、半導体基板ＳＳの裏面を研磨で薄くしたあと、エッチングなどで研磨ダメージ層を除去して、半導体基板ＳＳの厚みを５０μｍ程度まで薄くする。次に、ｎ型半導体基板ＮＷの裏面上の全面に、シリコンを添加したアルミニウム合金膜、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜、および金（Ａｕ）膜の積層膜などからなる裏面電極ＲＥを形成する。裏面電極ＲＥは、パワーＭＯＳＦＥＴチップＭＯの裏面上でｎ型ドレイン領域ＮＤに接続するドレイン配線ＤＷを構成する。
【００５８】
フリップゲート型パワーＭＯＳＦＥＴチップＦＭの製造方法について、図１６〜２０を用いて説明する。まず、パワーＭＯＳＦＥＴチップＭＯと同様に、図１２の構成を製造する。
【００５９】
次に、図１６に示すように、絶縁膜ＩＦ１の上面から、ｎ型半導体基板ＮＷの内部に至る、直径１０μｍ程度、深さ５０μｍ程度の孔ＶＨをエッチングなどで形成する。次に、孔ＶＨの内壁の全面に、例えばＣＶＤなどにより、例えば酸化シリコンなどからなる絶縁膜ＩＦ３を形成する。次に、孔ＶＨの底面に形成された絶縁膜を除去し、孔ＶＨの側壁上に絶縁膜ＩＦ３が形成された状態する。次に、孔の内部に、窒化チタン膜、銅（Ｃｕ）膜の積層膜などからなる貫通電極ＴＳＶを形成する。
【００６０】
次に、図１７に示すように、ゲートコンタクト部ＧＣのコンタクトホールＣＨと、ｎ型ソース領域ＮＳおよびｐ型ウエルコンタクト領域ＰＷＣ共通のコンタクトホールＣＨを絶縁膜ＩＦ１内部に形成する。次に、コンタクトホールＣＨの内部、貫通電極ＴＳＶ上、及び絶縁膜ＩＦ１上に、シリコン（Ｓｉ）を添加したアルミニウム合金膜などからなる金属膜ＭＦを形成する。次に、金属膜ＭＦをパターニングし、金属膜ＭＦを、貫通電極ＴＳＶ、ゲートコンタクト部ＧＣ、ゲート電極ＧＥに電気的に接続するゲート配線ＧＷの一部を構成する部分と、ｐ型ウエル領域ＰＷおよびｎ型ソース領域ＮＳに電気的に接続するソース配線ＳＷの一部とを構成する部分に分離する。
【００６１】
次に、図１８に示すように、絶縁膜ＩＦ１上の全面にシリコン窒化膜などからなる絶縁膜ＩＦ２を形成後、アルミニウム合金膜からなるソース配線ＳＷを露出する開口ＯＰ２を形成し、開口ＯＰ２の内部に、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜、および金（Ａｕ）膜の積層膜などからなるバリア金属膜ＢＭを形成する。このバリア金属膜ＢＭは、前記アルミニウム合金膜と共に、フリップゲート型パワーＭＯＳＦＥＴチップＦＭのソース配線ＳＷを構成する。
【００６２】
次に、図１９に示すように、半導体基板ＳＳの裏面を研磨などで薄くしたあと、エッチングなどで研磨ダメージ層を除去して、半導体基板ＳＳの厚みを５０μｍ程度まで薄くする。この研磨およびエッチング工程によって、貫通電極ＴＳＶの下面は半導体基板ＳＳの裏面上に露出する。
【００６３】
次に、図２０に示すように、ｎ型半導体基板ＮＷの裏面上の全面にシリコン窒化膜などからなる絶縁膜ＩＦ４を形成後、絶縁膜ＩＦ４に貫通電極ＴＳＶ、ｎ型半導体基板ＮＷを露出する開口ＯＰ３、ＯＰ４を形成する。次に、開口ＯＰ３、ＯＰ４の内部を含む半導体基板ＳＳの裏面上の全面に、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜、および金（Ａｕ）膜の積層膜などからなるバリア金属膜ＢＭ２を形成する。次に、バリア金属膜ＢＭ２をパターニングし、バリア金属膜ＢＭ２を、貫通孔ＴＳＶと接続する部分と、ｎ型半導体基板ＮＷに接続する部分とに分離する。貫通電極ＴＳＶの下面上に形成されたバリア金属膜ＢＭ２は、フリップゲート型パワーＭＯＳＦＥＴチップＦＭの裏面上に形成され、ゲート配線ＧＷの一部を構成する。また、貫通電極ＴＳＶの下面上に形成されたバリア金属膜ＢＭ２は、絶縁膜ＩＦ４上に引き出され、ワイヤボンディングを行う上で十分な面積を伴うサイズに形成される。例えば、ゲート配線ＧＷの幅は５０μｍ以上とすることができる。ｎ型半導体基板ＮＷ上に形成されたバリア金属膜ＢＭ２は、フリップゲート型パワーＭＯＳＦＥＴチップＦＭの裏面上に形成され、ドレイン配線ＤＷを構成する。
【００６４】
図２１は、半導体装置ＰＫＧの実装例を示す断面図であり、図５におけるＡ−Ａ線に相当する位置での断面図である。
【００６５】
半導体装置ＰＫＧは、封止部のダイパッドが露出する側と反対側の面が配線基板ＷＢの主面（上面）に対向する向きで、配線基板上に搭載されている。そして、各半導体装置ＰＫＧの複数のリードＬＤが、配線基板ＷＢの主面に形成された複数の端子ＴＭに、それぞれ半田ＳＤなどの導電性の接合材を介して接合されて電気的に接続されている。
【００６６】
ここでは図示されていないが、端子ＴＭは、配線基板ＷＢの配線ＷＲを介して上記モータＭＯＴ（コイルＣＬ）などに接続される。
【００６７】
また、半導体装置ＰＫＧの封止部ＭＲ上に、絶縁性の接着材ＡＤを介して、ヒートシンク（筐体）ＨＳが配置（搭載）されている。絶縁性の接着剤ＡＤとしては、例えば、絶縁性を有する熱伝導性グリースなどを用いることができる。ヒートシンクＨＳとしては、例えば、フィン型のヒートシンクなどを用いることができる。
【００６８】
半導体装置ＰＫＧにおいて、封止部ＭＲの主面からダイパッドＤＰの裏面が露出されているが、この裏面は、絶縁性の接着剤ＡＤを介してヒートシンクＨＳに接合されている。これにより、半導体装置ＰＫＧ内の半導体チップＭＯ、ＦＭ、ＤＲで発生した熱を、ダイパッドＤＰおよび接着剤ＡＤ（熱伝導性グリース）を通じてヒートシンクＨＳに放熱することができる。
【００６９】
また、導電性ではなく絶縁性の接着材ＡＤを用いることで、半導体装置ＰＫＧのダイパッドＤＰ同士が接着材ＡＤおよびヒートシンクＨＳを介して電気的に短絡してしまうのを防ぎながら、熱容量が大きい（体積が大きい）ヒートシンクＨＳを半導体装置ＰＫＧに取り付けることができる。
【００７０】
上記実施の形態では、パワートランジスタチップＭＯ、ＦＭにそれぞれ形成されたパワートランジスタがパワーＭＯＳＦＥＴである場合について説明したが、パワートランジスタチップに形成されたパワートランジスタとして、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）を適用することもできる。その場合は、図２２の回路図、図２３の透視図および図２４の断面図（図２３のＤ−Ｄ断面図）に示すように、ＩＧＢＴが形成されたパワートランジスタチップのそれぞれは、ｐ型エミッタ領域ＰＥおよびｎ型ソース領域ＮＳに電気的に接続するエミッタ配線ＥＷと、ｐ型コレクタ領域ＰＣに電気的に接続するコレクタ配線ＣＷと、ゲート電極に電気的に接続するゲート配線ＧＷとを有する構成となる。
【００７１】
ＩＧＢＴチップＩＧの製造方法について、図２５〜２９を用いて説明する。まず、図２５に示すように、低濃度の不純物を含むｎ型ドリフト領域ＮＢを有する半導体基板ＳＳ上に素子分離領域ＩＳを形成する。
【００７２】
次に、図２６に示すように、ｎ型ドリフト領域ＮＢ内にゲート溝ＧＴを形成し、半導体基板ＳＳの表面にゲート絶縁膜ＧＩを形成後、ゲート溝に埋め込まれたゲート電極ＧＥと、素子分離領域ＩＳ上にゲートコンタクト部ＧＣとを形成する。次に、ゲート電極ＧＥおよび図示しないフォトレジスト膜をマスクとして用いるなどして、ｐ型エミッタ領域ＰＥおよびｎ型ソース領域ＮＳを形成する。次に、半導体基板ＳＳの主面上の全面にシリコン酸化膜などからなる絶縁膜ＩＦ１を形成する。
【００７３】
次に、図２７に示すように、ゲートコンタクト部ＧＣのコンタクトホールＣＨと、ｐ型エミッタ領域ＰＥおよびｎ型ソース領域ＮＳ共通のコンタクトホールＣＨとを形成し、前記コンタクトホールＣＨの内部及び前記絶縁膜ＩＦ１の上部に、シリコン（Ｓｉ）を添加したアルミニウム合金膜などからなる金属膜ＭＦを形成する。次に、金属膜ＭＦをパターニングし、金属膜ＭＦを、ゲートコンタクト部ＧＣを介してゲート電極ＧＥに電気的に接続するゲート配線ＧＷの一部を構成する部分と、ｐ型エミッタ領域ＰＥおよびｎ型ソース領域ＮＳに電気的に接続するエミッタ配線ＥＷの一部を構成する部分とを形成する。
【００７４】
次に、図２８に示すように、全面にシリコン窒化膜などからなる絶縁膜ＩＦ２を形成後、絶縁膜にゲート配線ＧＷを露出する開口ＯＰ１およびエミッタ配線ＥＷを露出する開口ＯＰ２を形成し、開口ＯＰ１、ＯＰ２の内部に、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜、および金（Ａｕ）膜の積層膜などからなるバリア金属膜ＢＭを形成する。バリア金属膜ＢＭも、金属膜ＭＦとともに、ゲート配線ＧＷおよび、エミッタ配線ＥＷの一部を構成する。
【００７５】
次に、図２９に示すように、半導体基板ＳＳの裏面を研磨などで薄くしたあと、エッチングなどで研磨ダメージ層を除去して、半導体基板の厚みを５０μｍ程度まで薄くする。次に、ｎ型ドリフト領域の裏面上の全面に不純物を注入し、ｎ型ドリフト領域ＮＢよりも効能道の不純物を含むｎ型フィールドストップ領域ＮＦ、ｐ型コレクタ領域ＰＣを形成する。次に、シリコンを添加したアルミニウム合金膜、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜、および金（Ａｕ）膜の積層膜などからなる裏面電極ＲＥを形成する。裏面電極ＲＥは、半導体基板ＳＳの裏面上でコレクタ配線ＣＷを構成する。
【００７６】
フリップゲート型ＩＧＢＴチップＦＩの製造方法について、図３０〜３４を用いて説明する。まず、ＩＧＢＴチップＩＧと同様に、図２６の構成を製造する。
【００７７】
次に、図３０に示すように、絶縁膜ＩＦ１の上面から、ｎ型ドリフト領域ＮＢの内部に孔ＶＨ、絶縁膜ＩＦ３、貫通電極ＴＳＶを形成する。
【００７８】
次に、図３１に示すように、ゲートコンタクト部ＧＣのコンタクトホールＣＨと、ｐ型エミッタ領域ＰＥおよびｎ型ソース領域ＮＳ共通のコンタクトホールＣＨとを形成し、コンタクトホールＣＮの内部、貫通電極ＴＳＶ上、及び絶縁膜ＩＦ１上に、金属膜ＭＦを形成する。次に、金属膜ＭＦをパターニングし、金属膜ＭＦを、ゲート電極ＧＥと貫通電極ＴＳＶに電気的に接続するゲート配線ＧＷの一部を構成する部分と、ｐ型エミッタ領域ＰＥおよびｎ型ソース領域ＮＳに電気的に接続する、エミッタ配線ＥＷの一部を構成する部分とに分離する。
【００７９】
次に、図３２に示すように、絶縁膜上の全面にシリコン窒化膜などからなる絶縁膜ＩＦ２を形成後、エミッタ配線ＥＷを露出する開口ＯＰ５を形成し、開口ＯＰ５の内部に、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜の積層膜などからなるバリア金属膜ＢＭを形成する。このバリア金属膜ＢＭは、前記金属膜ＭＦと共に、エミッタ配線ＥＷを構成する。
【００８０】
次に、図３３に示すように、半導体基板ＳＳの裏面を研磨などで薄くしたあと、エッチングなどで研磨ダメージ層を除去して、半導体基板ＳＳの厚みを５０μｍ程度まで薄くする。この研磨およびエッチング工程によって、貫通電極ＴＳＶの下面は半導体基板ＳＳの裏面上に露出する。
【００８１】
ここで、ＩＧＢＴチップＩＧの製造方法と同様に、ｎ型ドリフト領域ＮＢの裏面全面に渡ってｎ型フィールドストップ領域ＮＦおよびｐ型コレクタ領域ＰＣを形成することも可能であるが、本実施の形態においては、ｎ型フィールドストップ領域ＮＦおよびｐ型コレクタ領域ＰＣを部分的に形成する実施の形態について説明する。すなわち、図３４に示すように、ｎ型ドリフト領域ＮＢの裏面上の全面にシリコン窒化膜などからなる絶縁膜ＩＦ４を形成後、絶縁膜ＩＦ４に貫通電極ＴＳＶおよびｎ型ドリフト領域ＮＢを露出する開口ＯＰ６、ＯＰ７を形成し、ｎ型ドリフト領域ＮＢの露出部に不純物を注入し、ｎ型フィールドストップ層ＮＦおよびｐ型コレクタ層ＰＣを形成する。この際に、ｎ型フィールドストップ層については、横方向へも拡散する方法を採用することにより、ｐ型コレクタ層ＰＣの全体を覆う構成とすることができる。ｎ型フィールドストップ領域をｐ型コレクタ領域ＰＣとｎ型ドリフト領域ＮＢとの間の全体に形成することにより、ＩＧＢＴのターンオフ時に空乏層がｐ型コレクタ領域ＰＣに接触することを防ぐことができる。また、開口ＯＰ６を介してｎ型フィールドストップ層ＮＦおよびｐ型コレクタ層ＰＣを貫通電極ＴＳＶが形成された孔ＶＨから離して形成することができる。これにより、ＩＧＢＴのターンオフ時に、ｐ型コレクタ領域ＰＣと孔ＶＨとの間に、ｎ型ドリフト領域ＮＢに広がる空乏層が介在する構成とすることができ、ｐ型コレクタ領域ＰＣと貫通電極ＴＳＶとの間の容量を低減することができる。例えば、ターンオフ時のｐ型コレクタ領域と貫通電極ＴＳＶとの単位面積当たりの容量は、ｐ型コレクタ領域とゲート電極の単位面積当たりの容量よりも小さくなるようにすることができる。また、例えば、ｎ型フィールドストップ層ＮＦから、孔ＶＨまでの距離は、ｎ型フィールドストップ層ＮＦから、ゲート電極ＧＥまでの距離と同等もしくはそれ以上とすることができる。次に、開口ＯＰ６、ＯＰ７の内部を含む半導体基板ＳＳの裏面上の全面に、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜の積層膜などからなるバリア金属膜ＢＭ２を形成する。次に、バリア金属膜ＢＭ２をパターニングし、バリア金属膜ＢＭ２を、貫通孔ＴＳＶと接続する部分と、ｐ型コレクタ領域ＰＣに接続する部分とに分離する。貫通電極ＴＳＶの下面上に形成されたバリア金属膜ＢＭ２は、フリップゲート型ＩＧＢＴチップＦＩの裏面上に形成され、ゲート配線ＧＷの一部を構成する。また、貫通電極ＴＳＶの下面上に形成されたバリア金属膜ＢＭ２は、絶縁膜ＩＦ４上に引き出され、ワイヤボンディングを行う上で十分な面積を伴うサイズに形成される。例えば、ゲート配線ＧＷの幅は５０μｍ以上とすることができる。ｐ型コレクタ領域ＰＣ上に形成されたバリア金属膜ＢＭ２は、コレクタ配線ＣＷを構成する。
【００８２】
上記の実施の形態においては、複数のロウサイド用のパワートランジスタチップにフリップゲート型を用い、チップ主面の全面に形成したソース配線ＳＷもしくはエミッタ配線ＥＷを接地電位ＧＮＤに接続する共通のダイパッドに接続することにより、半導体装置ＰＫＧの小型化に寄与するものであるが、フリップゲート型パワートランジスタを用いる半導体装置の構成としては、これに限定されるものではない。他の実施の形態として、ハイサイドにフリップゲート型パワートランジスタを用い、ロウサイドに通常のパワートランジスタを用い、フリップゲート型パワートランジスタのソース配線ＳＷもしくはエミッタ配線ＥＷと、通常のパワートランジスタのドレイン配線ＤＷもしくはコレクタ配線ＣＷとを共通のダイパッドに接続する構成とすることも可能であり、こうした実施の形態を以下に説明する。
【００８３】
図３５は、ハーフブリッジ型のＤＣ−ＤＣ変換器の回路図である。電源電位ＶＩＮ端子と接地電位ＧＮＤ端子との間に入力される直流電力は半導体装置ＰＫＧにより交流電力に変換され交流出力ＡＣ端子より出力されて変圧器ＶＣを双方向に励磁する。交流出力は変圧器ＶＣにて変圧後、ダイオードＤＩで整流され、コイルＣＬとコンデンサＣＯからなる平滑器ＬＰにて平滑化され出力電圧ＶＯとなって出力される。
【００８４】
図３６は、図３５のハーフブリッジ型のＤＣ−ＤＣ変換器に用いられる半導体装置ＰＫＧの透視平面図である。本実施の形態においては、ハイサイドにフリップゲート型ＩＧＢＴチップＦＩを用い、ロウサイドにＩＧＢＴチップＩＧを用いている。フリップゲート型ＩＧＢＴチップＦＩのエミッタ配線ＥＷと、ＩＧＢＴチップＩＧのコレクタ配線ＣＷとが図示しない接合材ＤＢを介して共通のダイパッドＤＰに接合されている。ダイパッドＤＰは交流出力ＡＣ端子を構成するリードＬＤに接続されている。また、フリップゲート型ＩＧＢＴチップＦＩのコレクタ配線ＣＷは、電源電位ＶＩＮ端子となるリードＬＤに金属板ＭＰを介して接続され、ＩＧＢＴチップＩＧのエミッタ配線ＥＷは、接地電位ＧＮＤ端子となるリードＬＤに金属板ＭＰを介して接続されている。
【００８５】
図３７は、フルブリッジ型のＤＣ−ＤＣ変換器の回路図である。動作は前述のハーフブリッジ型のＤＣ−ＤＣ変換器とほぼ同様であるが、正相交流出力ＡＣＰと逆相交流出力ＡＣＮで変圧器ＶＣを励磁するため、より多くの電力を変換することが可能となる。
【００８６】
図３８は、図３７のフルブリッジ型のＤＣ−ＤＣ変換器に用いられる半導体装置ＰＫＧの透視平面図である。本実施の形態においては、フリップゲート型ＩＧＢＴチップＦＩのエミッタ配線ＥＷと、ＩＧＢＴチップＩＧのコレクタ配線ＣＷとが図示しない接合材ＤＢを介して共通のダイパッドＤＰに接合されている構成を２組有する。一方のダイパッドＤＰは、正相の交流出力ＡＣＰ端子を構成するリードＬＤに接続され、他方のダイパッドＤＰは、逆相の交流出力ＡＣＮ端子を構成するリードＬＤに接続されている。
【００８７】
上記のＤＣ−ＤＣ変換器に用いられる半導体装置ＰＫＧの実施の形態においては、同じ導電型のパワートランジスタをハイサイド用とロウサイド用の両方に用いる場合に、一方をフリップゲート型にすることにより、出力端子を共通のダイパッドとして設けることができ、半導体装置の小型化に有効である。
【００８８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００８９】
上記の実施の形態においては、ｎ型のパワーＭＯＳＦＥＴおよびｎ型のＭＯＳＦＥＴ構造を持つＩＧＢＴの場合の実施例のみを開示したが、上記の実施の形態の半導体装置は、これに限られるものではない。例えばｐ型のＭＯＳＦＥＴ構造とｎｐｎトランジスタ構造とを持つＩＧＢＴをハイサイドおよびロウサイドの両方に用いることも可能である。この場合でも、ハイサイドおよびロウサイドに同じ導電型のパワートランジスタを用い、一方をフリップゲート型とすることにより、本発明と同様の接続構造を採用することができる。
【００９０】
上記の実施の形態においては、モータ駆動用の半導体装置またはＤＣ−ＤＣ変換器用の半導体装置について開示したが、上記の実施の形態の半導体装置は、これに限られるものではなく、その他の電源制御回路に用いることも可能である。
【００９１】
上記の実施の形態においては、ハイサイド用パワートランジスタチップ、ロウサイド用パワートランジスタチップおよび駆動回路チップを有する半導体装置について開示したが、上記の実施の形態の半導体装置は、これに限られるものではなく、２つのフリップゲート型パワートランジスタチップを共通のダイパッドに接続する構成を持つ半導体装置、または、１つのフリップゲート型パワートランジスタチップと１つの通常型パワートランジスタチップを共通のダイパッドに接続する構成を持つ半導体装置などを構成することも可能である。
【符号の説明】
【００９２】
ＡＣ  交流出力
ＡＣＮ  逆相交流出力
ＡＣＰ  正相交流出力
ＡＤ  接着剤
ＢＭ、ＢＭ２  バリア金属膜
ＢＰ  ボンディングパッド
ＢＷ  ボンディングワイヤ
ＣＨ  コンタクトホール
ＣＯ  コンデンサ
ＣＴ  制御回路
ＣＷ  コレクタ配線
ＤＢ  接合材
ＤＩ  ダイオード
ＤＰ  ダイパッド
ＤＲ  駆動回路チップ
ＤＷ  ドレイン配線
ＥＷ  エミッタ配線
ＦＩ  フリップゲート型ＩＧＢＴチップ
ＦＭ  フリップゲート型パワーＭＯＳＦＥＴチップ
ＧＣ  ゲートコンタクト部
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＧＮＤ  接地電位
ＧＴ  ゲート溝
ＧＷ  ゲート配線
ＩＦ１〜ＩＦ４  絶縁膜
ＩＧ  ＩＧＢＴチップ
ＩＳ  素子分離領域
ＬＢ  リード連結部
ＬＤ  リード
ＬＰ  平滑器
ＭＦ  金属膜
ＭＯ  パワーＭＯＳＦＥＴチップ
ＭＯＴ  モータ
ＭＰ  金属板
ＭＲ  封止部
ＮＢ  ｎ型ドリフト領域
ＮＤ  ｎ型ドレイン領域
ＮＥ  ｎ型エピタキシャル層
ＮＦ  ｎ型フィールドストップ領域
ＮＳ  ｎ型ソース領域
ＮＷ  ｎ型半導体基板
ＯＰ１〜ＯＰ７  開口
ＰＣ  ｐ型コレクタ領域
ＰＥ  ｐ型エミッタ領域
ＰＫＧ  半導体装置
ＰＲ  突起部
ＰＷ  ｐ型ウエル領域
ＰＷＣ  ｐ型ウエルコンタクト領域
ＲＥ  裏面電極
ＳＤ  半田
ＳＳ  半導体基板
ＳＷ  ソース配線
ＴＭ  端子
ＴＲ  溝
ＴＳＶ  貫通電極
ＶＣ  変圧器
ＶＨ  孔
ＶＩＮ  電源電位
ＶＯ  出力電圧
ＷＢ  配線基板
ＷＲ  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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