(57)【要約】【課題】エッジ終端領域における破壊耐性の向上を図ることができる半導体装置を提供すること。【解決手段】ゲート抵抗パッド２１ｅが設けられるゲート抵抗パッド領域１２において、ゲート抵抗の測定のためのゲート抵抗パッド２１ｅを、エッジ終端領域２から離して配置する。そして、ゲート抵抗パッド２１ｅとエッジ終端領域２との間に、ソースパッド２１ａの電位に固定されたｐ型ベース領域３４ｂおよびゲート抵抗電極２５を配置する。【選択図】図２
2020107702.tif 000002
【特許請求の範囲】
【請求項１】
シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられ主電流が流れる活性領域と、
前記活性領域を囲む終端領域と、
前記活性領域における前記半導体基板の第１主面側の表面層に設けられた第１の第２導電型領域と、
前記第１の第２導電型領域をベース領域とする第１の絶縁ゲート型電界効果トランジスタと、
前記活性領域における前記半導体基板の第１主面側の表面層のうち前記第１の第２導電型領域と異なる位置に設けられた第２の第２導電型領域と、
前記第１の絶縁ゲート型電界効果トランジスタのゲート電極と電気的に接続されたゲート配線と、
前記半導体基板の第１主面に設けられ、抵抗を介して前記ゲート配線と電気的に接続された、前記第１の絶縁ゲート型電界効果トランジスタのゲートパッドと、
前記半導体基板の第１主面に前記終端領域と離して設けられ、前記抵抗を介して前記ゲートパッドと電気的に接続された電極パッドと、
を備え、前記第２の第２導電型領域は、前記電極パッドと前記終端領域との間に設けられ、かつ前記第１の絶縁ゲート型電界効果トランジスタの第１のソースパッドの電位に固定された電位を有する、
ことを特徴とする半導体装置。
【請求項２】
前記半導体基板の第１主面において前記電極パッドと前記終端領域との間に、少なくとも一部が前記第２の第２導電型領域と接するように設けられ、前記第１のソースパッドと電気的に接続された第２のソースパッドをさらに備え、
前記第２の第２導電型領域は、前記第２のソースパッドを介して前記第１のソースパッドの電位に固定されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の第１主面において前記電極パッドと前記終端領域との間に設けられ、前記第２の第２導電型領域をベース領域とし、前記第１のソースパッドと電気的に接続された第２のソースパッドを有する第２の絶縁ゲート型電界効果トランジスタをさらに備え、
前記第２の第２導電型領域は、前記第２の絶縁ゲート型電界効果トランジスタを介して前記第１のソースパッドの電位に固定されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられ主電流が流れる活性領域と、前記活性領域を囲む終端領域と、を備える半導体装置の製造方法であって、
前記活性領域における前記半導体基板の第１主面側の表面層に第１の第２導電型領域を形成する工程と、
前記第１の第２導電型領域をベース領域とする第１の絶縁ゲート型電界効果トランジスタを形成する工程と、
前記活性領域における前記半導体基板の第１主面側の表面層のうち前記第１の第２導電型領域と異なる位置に第２の第２導電型領域を形成する工程と、
前記第１の絶縁ゲート型電界効果トランジスタのゲート電極と電気的に接続されたゲート配線を形成する工程と、
前記半導体基板の第１主面に設けられ、抵抗を介して前記ゲート配線と電気的に接続された、前記第１の絶縁ゲート型電界効果トランジスタのゲートパッドを形成する工程と、
前記半導体基板の第１主面に前記終端領域と離して、前記抵抗を介して前記ゲートパッドと電気的に接続された電極パッドを形成する工程と、
を含み、前記第２の第２導電型領域を形成する工程では、前記第２の第２導電型領域を、前記電極パッドと前記終端領域との間に、前記第１の絶縁ゲート型電界効果トランジスタの第１のソースパッドの電位に固定された電位を有するように形成する、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）よりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）は、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を製造可能な半導体材料として注目を集めている。また、従来、ワイドバンドギャップ半導体を用いたパワー半導体装置では、スイッチングデバイスである縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：金属−酸化膜−半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）においてトレンチゲート構造が採用されている。
【０００３】
トレンチゲート構造は、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。
【０００４】
また、デバイスの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなり、ボンディングワイヤが剥離する等の問題が生じるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。両面冷却構造とは、半導体基板で発生した熱を半導体基板の両面から外へ逃がすことで半導体基板全体の放熱性を向上させた構造である。両面冷却構造では、半導体基板で発生した熱は、半導体基板の裏面に金属ベース板を介して接触させた冷却フィンから放熱され、かつ半導体基板のおもて面に一方の端部を接合した端子ピンを介して当該端子ピンの他方の端部を接合した金属バーから放熱される。
【０００５】
さらに信頼性を向上させるために、メイン半導体素子である縦型ＭＯＳＦＥＴと同一の半導体基板に、電流センス部、温度センス部および過電圧保護部等の高機能部を配置して高機能構造とした装置が提案されている（例えば、下記特許文献１参照。）。高機能構造とする場合、高機能部を安定して形成するために、活性領域に、メイン半導体素子の単位セルと離して、かつエッジ終端領域に隣接して、高機能部のみを配置した領域が設けられる。活性領域は、メイン半導体素子のオン時に主電流が流れる領域である。エッジ終端領域は、半導体基板のおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
【０００６】
また、大電流化に伴い、メイン半導体素子の並列接続が必要になる。メイン半導体素子を並列接続する場合に、各素子の特性にばらつきがあると、素子間で発振が生じる場合がある。この発振を抑制するために、メイン半導体素子にポリシリコン（ｐｏｌｙ−Ｓｉ）などの抵抗を内蔵し、その抵抗をゲートに接続する構成が用いられる。
【０００７】
従来の半導体装置について、ワイドバンドギャップ半導体として炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１０は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１０には、各電極パッドのレイアウトを示す。図１０に示す従来の半導体装置は、半導体基板１１０にメイン半導体素子である縦型のＭＯＳＦＥＴ１１１を有する。ＭＯＳＦＥＴ１１１の単位セル（不図示）は活性領域１０１に設けられている。活性領域１０１は、周囲をエッジ終端領域１０２に囲まれている。
【０００８】
活性領域１０１において、半導体基板１１０のおもて面には、ソースパッド１２１ａ、ゲートパッド１２１ｃおよびゲート抵抗パッド１２１ｅが設けられている。保護膜１４９ａ，１４９ｃは、それぞれソースパッド１２１ａおよびゲートパッド１２１ｃ上に開口部を有して設けられている。めっき膜１４７ａ，１４７ｃは、それぞれ保護膜１４９ａ，１４９ｃの開口部に設けられ、それぞれソースパッド１２１ａおよびゲートパッド１２１ｃと接する。
【０００９】
ゲートコンタクト領域１２６は、半導体基板１１０のおもて面上に設けられており、ゲートパッド１２１ｃと電気的に接続された金属電極と、ゲートランナー１２１ｄと電気的に接続された金属電極と、これらの金属電極を接続するゲート抵抗１２６ａと、を有する。これにより、ゲートパッド１２１ｃは、ゲート抵抗１２６ａを介してゲートランナー１２１ｄと電気的に接続されている。
【００１０】
ゲートランナー１２１ｄは、半導体基板１１０のおもて面上において、活性領域１０１とエッジ終端領域１０２との境界に沿って設けられ、活性領域１０１の周囲を囲む。そして、ゲートランナー１２１ｄは、ＭＯＳＦＥＴ１１１のすべての単位セルのゲート電極（不図示）と電気的に接続されている。
【００１１】
ゲート抵抗パッド１２１ｅは、ゲート抵抗１２６ａの抵抗値を測定するための電極パッドであり、ゲートコンタクト領域１２６を介してゲートパッド１２１ｃと電気的に接続されている。したがって、ゲート抵抗パッド１２１ｅは、ゲート抵抗１２６ａを介してゲートパッド１２１ｃと電気的に接続されている。
【００１２】
これにより、例えば、半導体基板１１０の製造（ウエハプロセス）後に、ゲート抵抗パッド１２１ｅとゲートパッド１２１ｃにそれぞれ電圧測定器の正負の端子を接触させて電流を流すことにより、ゲート抵抗１２６ａの抵抗値を測定できる。ゲート抵抗パッド１２１ｅは、略矩形状の平面形状を有するＭＯＳＦＥＴ１１１の４隅の１つ（例えば図１０における右下）に、エッジ終端領域１０２と隣接するように形成される。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１７−０７９３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上述した従来の半導体装置（例えば図１０参照）では、半導体材料としてワイドバンドギャップ半導体を用いているため、半導体材料としてシリコンを用いた場合と比べて、エッジ終端領域１０２の幅ｗ１０１を１／５倍以上１／２倍以下程度狭くすることができる。またエッジ終端領域１０２の厚さ（半導体基板１１０の厚さ）を１／２倍以上薄くすることができる。エッジ終端領域１０２の幅ｗ１０１を狭くしたりエッジ終端領域１０２の厚さを薄くしたりすることで、ＭＯＳＦＥＴ１１１の低オン抵抗（ＲｏｎＡ）化が可能である。
【００１５】
しかしながら、エッジ終端領域１０２の幅ｗ１０１を狭くしたり、エッジ終端領域１０２の厚さを薄くしたりすることで、ＭＯＳＦＥＴ１１１のオフ時にｐ型ベース領域とｎ-型ドリフト領域とのｐｎ接合（不図示）からチップ端部側へ半導体基板１１０のおもて面に平行な方向（横方向）に伸びる空乏層の容量（ｐｎ接合容量）が増加する。
【００１６】
このため、ＭＯＳＦＥＴ１１１のスイッチング時（特にＭＯＳＦＥＴ１１１のオフ時）に例えばサージ等のノイズにより微小時間でドレイン−ソース間電圧が変化（以下、ｄｖ／ｄｔサージとする）すると、ｐｎ接合容量に流れる変位電流（Ｃ×ｄｖ／ｄｔ）が著しく大きくなる。この変位電流は、特に高温においてＭＯＳＦＥＴ１１１に電圧を印加した際に大きくなる。
【００１７】
ＭＯＳＦＥＴ１１１のオフ時、変位電流は、エッジ終端領域１０２から活性領域１０１へ向かって流れ、活性領域１０１のｐ型ベース領域からソース電極へと引き抜かれる。ここで、ゲート抵抗パッド領域１１２は、ｎ+型ソース領域等が配置されていないことで、活性領域１０１の他の部分よりもｐ型ベース領域の面積が多くなっている。
【００１８】
これにより、特に、ゲート抵抗パッド領域１１２に変位電流が集中するが、ゲート抵抗パッド領域１１２では、上述したようにゲート抵抗パッド１２１ｅがエッジ終端領域１０２との境界に隣接して配置されていることで、変位電流が引き抜かれない。このため、変位電流が集中することにより、ＭＯＳＦＥＴ１１１のスイッチング時などに、エッジ終端領域１０２のゲート抵抗パッド領域１１２との境界付近で素子が破壊に至る虞がある。
【００１９】
この発明は、上述した従来技術による問題点を解消するため、エッジ終端領域における破壊耐性の向上を図ることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられ主電流が流れる活性領域が設けられる。終端領域は、前記活性領域を囲む。第１の第２導電型領域は、前記活性領域における前記半導体基板の第１主面側の表面層に設けられる。第１の絶縁ゲート型電界効果トランジスタは、前記第１の第２導電型領域をベース領域とする。第２の第２導電型領域は、前記活性領域における前記半導体基板の第１主面側の表面層のうち前記第１の第２導電型領域と異なる位置に設けられる。ゲート配線は、前記第１の絶縁ゲート型電界効果トランジスタのゲート電極と電気的に接続される。前記第１の絶縁ゲート型電界効果トランジスタのゲートパッドは、前記半導体基板の第１主面に設けられ、抵抗を介して前記ゲート配線と電気的に接続される。電極パッドは、前記半導体基板の第１主面に前記終端領域と離して設けられ、前記抵抗を介して前記ゲートパッドと電気的に接続される。前記第２の第２導電型領域は、前記電極パッドと前記終端領域との間に設けられ、かつ前記第１の絶縁ゲート型電界効果トランジスタの第１のソースパッドの電位に固定された電位を有する。
【００２１】
また、この発明にかかる半導体装置は、上述した発明において、次の特徴を有する。前記半導体基板の第１主面において前記電極パッドと前記終端領域との間に、少なくとも一部が前記第２の第２導電型領域と接するように設けられ、前記第１のソースパッドと電気的に接続された第２のソースパッドをさらに備える。前記第２の第２導電型領域は、前記第２のソースパッドを介して前記第１のソースパッドの電位に固定されている。
【００２２】
また、この発明にかかる半導体装置は、上述した発明において、次の特徴を有する。前記半導体基板の第１主面において前記電極パッドと前記終端領域との間に設けられ、前記第２の第２導電型領域をベース領域とし、前記第１のソースパッドと電気的に接続された第２のソースパッドを有する第２の絶縁ゲート型電界効果トランジスタをさらに備える。前記第２の第２導電型領域は、前記第２の絶縁ゲート型電界効果トランジスタを介して前記第１のソースパッドの電位に固定されている。
【００２３】
また、この発明にかかる半導体装置の製造方法は、シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられ主電流が流れる活性領域と、前記活性領域を囲む終端領域と、を備える半導体装置の製造方法であって、次の特徴を有する。前記活性領域における前記半導体基板の第１主面側の表面層に第１の第２導電型領域を形成する工程を含む。前記第１の第２導電型領域をベース領域とする第１の絶縁ゲート型電界効果トランジスタを形成する工程を含む。前記活性領域における前記半導体基板の第１主面側の表面層のうち前記第１の第２導電型領域と異なる位置に第２の第２導電型領域を形成する工程を含む。前記第１の絶縁ゲート型電界効果トランジスタのゲート電極と電気的に接続されたゲート配線を形成する工程を含む。前記半導体基板の第１主面に設けられ、抵抗を介して前記ゲート配線と電気的に接続された、前記第１の絶縁ゲート型電界効果トランジスタのゲートパッドを形成する工程を含む。前記半導体基板の第１主面に前記終端領域と離して、前記抵抗を介して前記ゲートパッドと電気的に接続された電極パッドを形成する工程を含む。前記第２の第２導電型領域を形成する工程では、前記第２の第２導電型領域を、前記電極パッドと前記終端領域との間に、前記第１の絶縁ゲート型電界効果トランジスタの第１のソースパッドの電位に固定された電位を有するように形成する。
【００２４】
上述した発明によれば、エッジ終端領域から活性領域へ流れ込む変位電流を引き抜き、活性領域における変位電流の集中を抑制することができる。
【発明の効果】
【００２５】
本発明にかかる半導体装置および半導体装置の製造方法によれば、エッジ終端領域における破壊耐性の向上を図ることができるという効果を奏する。
【図面の簡単な説明】
【００２６】
【図１】図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図２】図２は、図１の切断線Ａ−Ａ’および切断線Ｂ−Ｂ’における断面構造を示す断面図である。
【図３】図３は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図（その１）である。
【図４】図４は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図（その２）である。
【図５】図５は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図（その３）である。
【図６】図６は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図（その４）である。
【図７】図７は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図（その５）である。
【図８】図８は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図（その６）である。
【図９】図９は、実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図１０】図１０は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【発明を実施するための形態】
【００２７】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
【００２８】
（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１には、半導体基板（半導体チップ）１０に配置された各素子の電極パッドのレイアウトを示す。
【００２９】
図１に示す実施の形態１にかかる半導体装置は、炭化珪素からなる半導体基板１０にメイン半導体素子（第１の絶縁ゲート型電界効果トランジスタ）１１を有する。メイン半導体素子１１は、オン状態で縦方向（半導体基板１０の深さ方向Ｚ）にドリフト電流が流れる縦型ＭＯＳＦＥＴであり、隣接して配置された複数の単位セルで構成され、主動作を行う。単位セルとは、素子の機能単位である。半導体基板１０の深さ方向Ｚと直交し、かつ互いに直交する２つの方向を方向Ｘ，Ｙとする。
【００３０】
メイン半導体素子１１は、周囲をエッジ終端領域（終端領域）２に囲まれた活性領域１の有効領域（ＭＯＳゲートとして機能する領域）に設けられている。活性領域１の有効領域は、メイン半導体素子１１のオン時に主電流が流れる領域である。活性領域１の有効領域において、半導体基板１０のおもて面上にはメイン半導体素子１１のソースパッド２１ａが設けられている。
【００３１】
ソースパッド２１ａは、例えば矩形状の平面形状を有する。または、ソースパッド２１ａは、例えば後述のゲートパッド２１ｃの３辺を囲む形状を有してもよい。第１保護膜４９ａは、ソースパッド２１ａ上に開口部を有して設けられている。めっき膜４７ａは、第１保護膜４９ａの開口部に設けられ、ソースパッド２１ａと接する。
【００３２】
エッジ終端領域２は、活性領域１とチップ（半導体基板１０）側面との間の領域であり、半導体基板１０のおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。エッジ終端領域２には、例えばガードリングや接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域や、フィールドプレート、リサーフ等の耐圧構造（不図示）が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域２の幅ｗ１は、例えば５０μｍ程度であってもよい。
【００３３】
半導体基板１０のおもて面上のうちソースパッド２１ａと異なる部分には、ソースパッド２１ａおよびエッジ終端領域２と離して、メイン半導体素子１１のゲートパッド２１ｃが設けられている。ゲートパッド２１ｃは例えば略矩形状の平面形状を有する。保護膜４９ｃは、ゲートパッド２１ｃ上に開口部を有して設けられている。めっき膜４７ｃは、保護膜４９ｃの開口部に設けられ、ゲートパッド２１ｃと接する。ゲートパッド２１ｃは、１つ以上のゲートコンタクト領域２６を介してゲートランナー（ゲート配線）２１ｄと電気的に接続されている。
【００３４】
ゲートコンタクト領域２６は、半導体基板１０のおもて面上に設けられており、ゲートパッド２１ｃと電気的に接続された金属電極と、ゲートランナー２１ｄと電気的に接続された金属電極と、これらの金属電極を接続するゲート抵抗２６ａと、を有する。したがって、ゲートパッド２１ｃは、ゲート抵抗２６ａを介してゲートランナー２１ｄと電気的に接続されている。ゲート抵抗２６ａは、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）により形成される。ゲートコンタクト領域２６の幅ｗ２は、例えば１０μｍ程度であってもよい。
【００３５】
ゲートランナー２１ｄは、半導体基板１０のおもて面上において、活性領域１とエッジ終端領域２との境界に沿って設けられ、活性領域１の周囲を囲む。そして、ゲートランナー２１ｄは、メイン半導体素子１１のすべての単位セルのゲート電極３９ａ（図２参照）と電気的に接続されている。
【００３６】
また、活性領域１には、エッジ終端領域２に隣接してゲート抵抗パッド領域１２が設けられている。ゲート抵抗パッド領域１２には、ゲート抵抗パッド（電極パッド）２１ｅおよび引き抜き構造２１ｆが設けられている。ゲート抵抗パッド２１ｅは例えば略矩形状の平面形状を有する。また、ゲート抵抗パッド２１ｅは、１つ以上のゲート抵抗コンタクト領域２７を介してゲートランナー２１ｄと電気的に接続されている。ゲート抵抗コンタクト領域２７は、半導体基板１０のおもて面上に設けられている。図１に示す例のように、ゲート抵抗コンタクト領域２７は、ゲートランナー２１ｄの４辺のうちゲートコンタクト領域２６が接続される辺（図１における下の辺）に接続されることが好ましいが、このような構成に限らない。例えば、ゲート抵抗コンタクト領域２７は、ゲートランナー２１ｄの４辺のうち図１における右の辺に接続されてもよい。
【００３７】
具体的には、ゲート抵抗パッド２１ｅは、ゲートコンタクト領域２６のうちゲートランナー２１ｄの側の金属電極と電気的に接続されている。したがって、ゲート抵抗パッド２１ｅは、ゲート抵抗２６ａを介してゲートパッド２１ｃと電気的に接続されている。これにより、例えば、半導体基板１０の製造（ウエハプロセス）後に、ゲート抵抗パッド２１ｅとゲートパッド２１ｃにそれぞれ電圧測定器の正負の端子を接触させて電流を流すことにより、ゲート抵抗２６ａの抵抗値を測定することができる。
【００３８】
ゲート抵抗パッド２１ｅは、ゲート抵抗パッド領域１２においてゲートランナー２１ｄと離して設けられており、ゲート抵抗パッド２１ｅとゲートランナー２１ｄとの間には引き抜き構造２１ｆが設けられている。ゲート抵抗パッド２１ｅとゲートランナー２１ｄとの間には、ゲート抵抗パッド２１ｅの下部も含まれてもよい（例えば図２参照）。引き抜き構造２１ｆは、エッジ終端領域２から活性領域１へ流れ込む変位電流を引き抜く機能を有する。引き抜き構造２１ｆの具体例については後述する（例えば図２，図９参照）。
【００３９】
なお、図１においては、図２に示す端子ピン４８ａ，４８ｂ、第２保護膜５０ａ，５０ｂ、はんだ層５３ａ，５３ｂ、めっき膜４７ｂおよび第１保護膜４９ｂの図示を省略している。
【００４０】
次に、上述したメイン半導体素子１１、ゲート抵抗パッド領域１２およびエッジ終端領域２の断面構造の一例について説明する。図２は、図１の切断線Ａ−Ａ’および切断線Ｂ−Ｂ’における断面構造を示す断面図である。図２には、図１のゲート抵抗パッド領域１２からエッジ終端領域２の一部に至る切断線Ａ−Ａ’における断面構造と、図１のメイン半導体素子１１の切断線Ｂ−Ｂ’における断面構造と、を示す。また、メイン半導体素子１１の隣接する２つの単位セルのみを示し、それらの単位セルのチップ（半導体基板１０）中央部側に隣接するメイン半導体素子１１の他の単位セルの図示を省略する。
【００４１】
メイン半導体素子１１は、半導体基板１０のおもて面（図２における上側の面）側にトレンチゲート構造のＭＯＳゲートを備えた縦型ＭＯＳＦＥＴである。半導体基板１０は、炭化珪素からなるｎ+型出発基板３１上に、それぞれｎ-型ドリフト領域３２およびｐ型ベース領域（第１の第２導電型領域および第２の第２導電型領域）３４ａ，３４ｂとなるｎ-型炭化珪素層７１およびｐ型炭化珪素層７２を順にエピタキシャル成長させることにより形成される。ベース領域とは、縦型ＭＯＳＦＥＴにおいてチャネルが形成される領域である。ＭＯＳゲートは、ｐ型ベース領域３４ａ、ｎ+型ソース領域３５ａ、ｐ++型コンタクト領域３６ａ、トレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａで構成される。
【００４２】
具体的には、トレンチ３７ａは、半導体基板１０のおもて面（ｐ型炭化珪素層７２の表面）から深さ方向Ｚにｐ型炭化珪素層７２（ｐ型ベース領域３４ａ）を貫通してｎ-型炭化珪素層７１に達する。深さ方向Ｚとは、半導体基板１０のおもて面から裏面へ向かう方向である。トレンチ３７ａは、例えば、半導体基板１０のおもて面に平行で、かつ図２における奥行方向である方向Ｙ（図１における縦方向）に延びるストライプ状に配置されている（不図示）。
【００４３】
トレンチ３７ａは、例えば、半導体基板１０のおもて面側から見てマトリクス状に配置されていてもよい。トレンチ３７ａの内部には、トレンチ３７ａの内壁に沿ってゲート絶縁膜３８ａが設けられ、ゲート絶縁膜３８ａ上にトレンチ３７ａの内部に埋め込むようにゲート電極３９ａが設けられている。１つのトレンチ３７ａ内のゲート電極３９ａと、ゲート電極３９ａを挟んで隣り合うメサ領域（隣り合うトレンチ３７ａ間の領域）と、でメイン半導体素子１１の１つの単位セルが構成される。
【００４４】
ｎ-型炭化珪素層７１のソース側（ソースパッド２１ａ側）の表面層には、ｐ型炭化珪素層７２（ｐ型ベース領域３４ａ，３４ｂ）に接するようにｎ型電流拡散領域３３ａ，３３ｂが設けられている。ｎ型電流拡散領域３３ａ，３３ｂは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ  Ｓｐｒｅａｄｉｎｇ  Ｌａｙｅｒ：ＣＳＬ）である。
【００４５】
ｎ型電流拡散領域３３ａ，３３ｂは、ｐ型ベース領域３４ａとの界面から、トレンチ３７ａの底面よりもドレイン側（ドレイン電極５１側）に深い位置に達する。ｎ-型炭化珪素層７１の、ｎ型電流拡散領域３３ａ，３３ｂ以外の部分がｎ-型ドリフト領域３２である。ｎ型電流拡散領域３３ａの内部には、第１ｐ+型領域６１ａおよび第２ｐ+型領域６２ａがそれぞれ選択的に設けられていてもよい。第１ｐ+型領域６１ａは、トレンチ３７ａの底面および底面コーナー部のうち少なくとも底面を覆う。トレンチ３７ａの底面コーナー部とは、トレンチ３７ａの底面と側壁との境界である。
【００４６】
また、第１ｐ+型領域６１ａは、ｐ型ベース領域３４ａとｎ型電流拡散領域３３ａとの界面よりもドレイン側に深い位置に、ｐ型ベース領域３４ａと離して配置されている。第２ｐ+型領域６２ａは、隣り合うトレンチ３７ａ間（メサ領域）に、第１ｐ+型領域６１ａおよびトレンチ３７ａと離して設けられ、かつｐ型ベース領域３４ａに接する。第１ｐ+型領域６１ａおよび第２ｐ+型領域６２ａとｎ型電流拡散領域３３ａ（またはｎ-型ドリフト領域３２）とのｐｎ接合は、トレンチ３７ａの底面よりもドレイン側に深い位置に形成されている。
【００４７】
ｎ型電流拡散領域３３ａを設けずに、第１ｐ+型領域６１ａおよび第２ｐ+型領域６２ａがｎ-型ドリフト領域３２の内部に設けられていてもよい。第１ｐ+型領域６１ａおよび第２ｐ+型領域６２ａのドレイン側端部の深さ位置は、第１ｐ+型領域６１ａおよび第２ｐ+型領域６２ａとｎ型電流拡散領域３３ａ（またはｎ-型ドリフト領域３２）とのｐｎ接合がトレンチ３７ａの底面よりもドレイン側に深い位置にあればよく、設計条件に合わせて種々変更可能である。第１ｐ+型領域６１ａおよび第２ｐ+型領域６２ａにより、トレンチ３７ａの底面に沿った部分でゲート絶縁膜３８ａに高電界が印加されることを防止することができる。
【００４８】
ｐ型炭化珪素層７２の内部には、互いに接するようにｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ，３６ｂがそれぞれ選択的に設けられている。ｎ+型ソース領域３５ａは、トレンチ３７ａの側壁のゲート絶縁膜３８ａに接し、トレンチ３７ａの側壁のゲート絶縁膜３８ａを介してゲート電極３９ａに対向する。メイン半導体素子１１において、ｐ型炭化珪素層７２の、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ以外の部分がｐ型ベース領域３４ａである。ゲート抵抗パッド領域１２において、ｐ型炭化珪素層７２の全体がｐ型ベース領域３４ｂである。
【００４９】
層間絶縁膜４０は、ゲート電極３９ａを覆うように、半導体基板１０のおもて面全面に設けられている。すべてのゲート電極３９ａは、図２において図示を省略する部分でゲートランナー２１ｄを介してゲートパッド２１ｃ（図１参照）に電気的に接続されている。層間絶縁膜４０には、層間絶縁膜４０を深さ方向Ｚに貫通して基板おもて面に達するコンタクトホール４０ａが設けられている。
【００５０】
ソースパッド（ソース電極）２１ａは、コンタクトホール４０ａ内において半導体基板１０（ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ）にオーミック接触し、かつ層間絶縁膜４０によりゲート電極３９ａと電気的に絶縁されている。ソースパッド２１ａは、例えば、ニッケルシリサイド（ＮｉＳｉ）膜４１ａ、第１窒化チタン（ＴｉＮ）膜４２ａ、第１チタン（Ｔｉ）膜４３ａ、第２ＴｉＮ膜４４ａ、第２Ｔｉ膜４５ａおよびアルミニウム（Ａｌ）合金膜４６ａを有する。
【００５１】
第１ＴｉＮ膜４２ａは、層間絶縁膜４０を覆うように設けられ、深さ方向Ｚに層間絶縁膜４０を介してゲート電極３９ａに対向する。第１ＴｉＮ膜４２ａは、ＮｉＳｉ膜４１ａを形成するための熱処理において、ニッケル（Ｎｉ）が層間絶縁膜４０内に拡散することを防止する。
【００５２】
ＮｉＳｉ膜４１ａは、コンタクトホール４０ａにおいて半導体基板１０（ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ）とオーミック接触している。また、ＮｉＳｉ膜４１ａは、層間絶縁膜４０によってゲート電極３９ａと電気的に絶縁されている。ＮｉＳｉ膜４１ａは、半導体基板１０の、コンタクトホール４０ａに露出する部分（コンタクトホール４０ａの底面）上にのみ設けられている。ＮｉＳｉ膜４１ａに代えて、例えばチタンシリサイド（ＴｉＳｉ）膜が設けられていてもよい。
【００５３】
第１Ｔｉ膜４３ａおよび第２ＴｉＮ膜４４ａは、層間絶縁膜４０上から半導体基板１０のおもて面上にわたって設けられ、第１ＴｉＮ膜４２ａおよびＮｉＳｉ膜４１ａを覆う。第２Ｔｉ膜４５ａは、第２ＴｉＮ膜４４ａ上に設けられている。Ａｌ合金膜４６ａは、コンタクトホール４０ａを埋め込むように、第２Ｔｉ膜４５ａ上に設けられている。第１Ｔｉ膜４３ａ、第２Ｔｉ膜４５ａおよび第２ＴｉＮ膜４４ａは、第１ＴｉＮ膜４２ａによる機能以外の機能を得るためのバリアメタルである。
【００５４】
Ａｌ合金膜４６ａは、電気伝導性に優れ、かつ化学的安定性を有するアルミニウムを主成分とする金属膜である。Ａｌ合金膜４６ａは、例えば、アルミニウム−シリコン（Ａｌ−Ｓｉ）膜、アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜またはアルミニウム−銅（Ａｌ−Ｃｕ）膜であってもよい。Ａｌ合金膜４６ａに代えて、アルミニウム膜を設けてもよい。ソースパッド２１ａには、めっき膜４７ａおよびはんだ層５３ａを介して、端子ピン４８ａの一方の端部が接合されている。
【００５５】
端子ピン４８ａの他方の端部は、半導体基板１０のおもて面に対向するように配置された金属バー（不図示）に接合されている。また、端子ピン４８ａの他方の端部は、半導体チップ（半導体基板１０）を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。すなわち、端子ピン４８ａは、例えばソースパッド２１ａの電位を外部に取り出す外部接続用端子となる。端子ピン４８ａは所定直径を有する丸棒状（円柱状）の配線部材であり、半導体基板１０のおもて面に対して略垂直に立てた状態でめっき膜４７ａにはんだ接合されている。
【００５６】
めっき膜４７ａは、高温度条件下（例えば２００℃以上３００℃以下）においてもソースパッド２１ａとの密着性が高く、ワイヤボンディングに比べて剥離しにくい。ソースパッド２１ａの表面のめっき膜４７ａ以外の部分は第１保護膜４９ａで覆われている。例えば、ソースパッド２１ａを覆うように第１保護膜４９ａが設けられており、第１保護膜４９ａの開口部にめっき膜４７ａおよびはんだ層５３ａを介して端子ピン４８ａが接合されている。めっき膜４７ａと第１保護膜４９ａとの境界は第２保護膜５０ａで覆われている。第１保護膜４９ａおよび第２保護膜５０ａは例えばポリイミド膜である。
【００５７】
ドレイン電極５１は、半導体基板１０の裏面（ｎ+型ドレイン領域であるｎ+型出発基板３１の裏面）全面にオーミック接触している。ドレイン電極５１上には、ドレインパッド５２が設けられている。ドレインパッド５２は、金属ベース板（不図示）にはんだ接合され、その金属ベース板を介して冷却フィン（不図示）のベース部に少なくとも一部が接触している。半導体基板１０で発生した熱が、半導体基板１０の裏面に金属ベース板を介して接触させた冷却フィンのフィン部から放熱され、かつ半導体基板１０のおもて面の端子ピン４８ａを接合した金属バーから放熱される両面冷却構造が構成されている。
【００５８】
ゲート抵抗電極（第１電極）２５は、ゲート絶縁膜３８ｂ上に設けられ、例えばポリシリコンにより形成される。ゲート抵抗電極２５は、図１に示したゲート抵抗コンタクト領域２７と接続されている。これにより、ゲート抵抗パッド２１ｅがゲート抵抗電極２５を介してゲートランナー２１ｄに接続される。半導体基板１０におけるゲート抵抗パッド領域１２のおもて面上に設けられたゲート絶縁膜３８ｂおよび層間絶縁膜８０は、開口部であるコンタクトホール４０ｂを有している。コンタクトホール４０ｂは図１に示した引き抜き構造２１ｆの一例である。具体的には、ゲート抵抗パッド領域１２に形成されたソースパッド２１ｂは、活性領域１のソースパッド２１ａに接続されているとともに、コンタクトホール４０ｂ内にも設けられている。したがって、ソースパッド２１ｂのうちコンタクトホール４０ｂ内に設けられた部分はｐ型ベース領域３４ｂ（例えばｐ++型コンタクト領域３６ｂ）それにより、ｐ型ベース領域３４ｂはソースパッド２１ｂを介してソースパッド２１ａに電気的に接続されている。
【００５９】
すなわち、ｐ型ベース領域３４ｂの電位は、ソースパッド２１ａの電位に固定される。このため、エッジ終端領域２から活性領域１（メイン半導体素子１１やゲート抵抗パッド領域１２）へ流れ込む変位電流をソースパッド２１ａの側へ引き抜くことができる。図２に示す例では、ゲート抵抗パッド２１ｅには、メイン半導体素子１１のソースパッド２１ａと同様に、めっき膜４７ｂおよびはんだ層５３ｂを介して端子ピン４８ｂが接合されている。符号８０は層間絶縁膜であり、符号４９ｂは第１保護膜であり、符号５０ｂは第２保護膜である。ただし、例えば上述したゲート抵抗２６ａの抵抗値の測定が半導体基板１０のモジュール化後に不要な場合は、端子ピン４８ｂ、はんだ層５３ｂ、第２保護膜５０ｂ、めっき膜４７ｂおよび第１保護膜４９ｂなどを設けなくてもよい。
【００６０】
このように、ゲート抵抗電極２５およびｐ型ベース領域３４ｂは、ゲート抵抗パッド２１ｅの電位に固定されている。これにより、ゲート抵抗電極２５は、メイン半導体素子１１のオフ時にエッジ終端領域２からゲート抵抗パッド領域１２へ流れ込む変位電流を引き抜く引き抜き構造２１ｆとして機能する。このため、ゲート抵抗パッド領域１２における変位電流の集中を抑制し、エッジ終端領域２のゲート抵抗パッド領域１２との境界付近における破壊耐性の向上を図ることができる。
【００６１】
次に、実施の形態にかかる半導体装置の製造方法について、図２〜図８を参照して説明する。図３〜図８は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図３〜図８には、半導体基板１０に製造されるすべての素子のうち、メイン半導体素子１１のみを示す。まず、図３に示すように、炭化珪素からなるｎ+型出発基板（半導体ウエハ）３１を用意する。
【００６２】
ｎ+型出発基板３１は、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板であってもよい。ｎ+型出発基板３１のおもて面は、例えば（０００１）面、いわゆるＳｉ面であってもよい。次に、ｎ+型出発基板３１のおもて面に、ｎ+型出発基板３１よりも低濃度に窒素がドープされたｎ-型炭化珪素層７１をエピタキシャル成長させる。耐圧１２００Ｖクラスである場合、ｎ-型炭化珪素層７１の厚さｔ１は例えば１０μｍ程度であってもよい。
【００６３】
次に、図４に示すように、フォトリソグラフィおよび例えばアルミニウム等のｐ型不純物のイオン注入により、ｎ-型炭化珪素層７１の表面層に、第１ｐ+型領域６１ａおよびｐ+型領域（以下、ｐ+型部分領域とする）９１をそれぞれ選択的に形成する。このｐ+型部分領域９１は、活性領域１の有効領域において第２ｐ+型領域６２ａの一部である。
【００６４】
活性領域１の有効領域において、第１ｐ+型領域６１ａとｐ+型部分領域９１とは、ｎ+型出発基板３１のおもて面に平行な方向に交互に繰り返し配置される。第１ｐ+型領域６１ａおよびｐ+型部分領域９１は、ゲート抵抗パッド領域１２には形成されない。
【００６５】
隣り合う第１ｐ+型領域６１ａとｐ+型部分領域９１との間の距離ｄ１２は、例えば１．５μｍ程度であってもよい。第１ｐ+型領域６１ａおよびｐ+型部分領域９１の深さｄ１１および不純物濃度は、例えばそれぞれ０．５μｍ程度および５．０×１０18／ｃｍ3程度であってもよい。
【００６６】
次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、活性領域１の有効領域およびゲート抵抗パッド領域１２のそれぞれにおいて、ｎ-型炭化珪素層７１の表面層にｎ型領域（以下、ｎ型部分領域とする）９２を形成する。このｎ型部分領域９２は、活性領域１の有効領域においてｎ型電流拡散領域３３ａの一部であり、ゲート抵抗パッド領域１２においてｎ型電流拡散領域３３ｂの一部である。
【００６７】
ｎ型部分領域９２の不純物濃度は、例えば１．０×１０17／ｃｍ3程度であってもよい。ｎ-型炭化珪素層７１の、ｎ型部分領域９２よりもドレイン側の部分がｎ-型ドリフト領域３２となる。このとき、第１ｐ+型領域６１ａおよびｐ+型部分領域９１の深さｄ１１に対してｎ型部分領域９２の深さｄ１３を種々変更することで、ｎ型電流拡散領域３３ａに対する第２ｐ+型領域６２ａのドレイン側端部の深さが決まる。
【００６８】
例えば、第２ｐ+型領域６２ａのドレイン側端部をｎ型電流拡散領域３３ａよりもドレイン側で終端させる場合には、ｎ型部分領域９２の深さを第１ｐ+型領域６１ａおよびｐ+型部分領域９１よりも浅くすればよい。この場合、ｎ型部分領域９２の深さは、例えば０．４μｍ程度であってもよい。ｎ型部分領域９２と、第１ｐ+型領域６１ａおよびｐ+型部分領域９１と、の形成順序を入れ替えてもよい。
【００６９】
次に、図５に示すように、ｎ-型炭化珪素層７１上にさらに例えば窒素等のｎ型不純物をドープしたｎ-型炭化珪素層を例えば０．５μｍの厚さｔ２でエピタキシャル成長させて、ｎ-型炭化珪素層７１の厚さを厚くする。ｎ-型炭化珪素層７１の不純物濃度は、厚さを増した部分（ｎ-型炭化珪素層７１の表面層）７１ａからｎ+型出発基板３１との境界に至るまで深さ方向に一様に例えば３．０×１０15／ｃｍ3程度であってもよい。
【００７０】
次に、フォトリソグラフィおよびアルミニウム等のｐ型不純物のイオン注入により、ｎ-型炭化珪素層７１の厚さを増した部分７１ａの、深さ方向にｐ+型部分領域９１に対向する部分に、ｐ+型部分領域９１に達する深さでｐ+型部分領域９３を選択的に形成する。ｐ+型部分領域９３の幅および不純物濃度は、例えばｐ+型部分領域９１と略同じである。ｐ+型部分領域９１，９３が深さ方向に連結されることで、第２ｐ+型領域６２ａが形成される。ｐ+型部分領域９１，９３はゲート抵抗パッド領域１２には形成されない。
【００７１】
次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、例えば活性領域全域にわたって、ｎ-型炭化珪素層７１の厚さを増した部分７１ａに、ｎ型部分領域９２に達する深さでｎ型部分領域９４を形成する。ｎ型部分領域９４の不純物濃度は、ｎ型部分領域９２と略同じである。ｎ型部分領域９２，９４が深さ方向に連結されることで、ｎ型電流拡散領域３３ａ，３３ｂが形成される。ｐ+型部分領域９３とｎ型部分領域９４との形成順序を入れ替えてもよい。
【００７２】
次に、図６に示すように、ｎ-型炭化珪素層７１上に、例えばアルミニウム等のｐ型不純物をドープしたｐ型炭化珪素層７２をエピタキシャル成長させる。ｐ型炭化珪素層７２の厚さｔ３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４．０×１０17／ｃｍ3程度であってもよい。これにより、ｎ+型出発基板３１上にｎ-型炭化珪素層７１およびｐ型炭化珪素層７２を順に堆積した半導体基板（半導体ウエハ）１０が形成される。
【００７３】
次に、フォトリソグラフィおよび例えばリン（Ｐ）等のｎ型不純物のイオン注入により、ｐ型炭化珪素層７２の表面層に、メイン半導体素子１１のｎ+型ソース領域３５ａを選択的に形成する。ｎ+型ソース領域３５ａは、ゲート抵抗パッド領域１２には形成されない。次に、フォトリソグラフィおよびアルミニウム等のｐ型不純物のイオン注入により、ｐ型炭化珪素層７２の表面層に、ｎ+型ソース領域３５ａに接してｐ++型コンタクト領域３６ａを選択的に形成する。また、ｐ++型コンタクト領域３６ａとともにゲート抵抗パッド領域１２にもｐ++型コンタクト領域３６ｂを設けることが望ましい。ｐ++型コンタクト領域３６ｂを設けることにより、コンタクトホール４０ｂにおけるコンタクト抵抗を低減することができる。
【００７４】
ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ，３６ｂの形成順序を入れ替えてもよい。ｐ型炭化珪素層７２の、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ以外の部分がｐ型ベース領域３４ａ，３４ｂとなる。すなわち、ゲート抵抗パッド領域１２においてはｐ型炭化珪素層７２の全域がｐ型ベース領域３４ｂとなる。
【００７５】
上述した各イオン注入において、例えばレジスト膜や酸化膜をイオン注入用マスクとして用いてもよい。また、上述したメイン半導体素子１１以外の半導体基板１０に配置されるすべての素子の拡散領域を、後述する活性化アニール前に形成してもよい。半導体基板１０に配置されるすべての素子のうち、導電型、不純物濃度および拡散深さの同じ領域は同時に形成すればよい。
【００７６】
次に、イオン注入で形成したすべての拡散領域（第１ｐ+型領域６１ａ、第２ｐ+型領域６２ａ、ｎ型電流拡散領域３３ａ，３３ｂ、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ，３６ｂ）について、不純物を活性化させるための例えば１７００℃程度の温度で２分間程度の熱処理（活性化アニール）を行う。活性化アニールは、すべての拡散領域を形成した後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。
【００７７】
次に、図７に示すように、フォトリソグラフィおよびエッチングにより、活性領域１の有効領域において、メイン半導体素子１１のｎ+型ソース領域３５ａおよびｐ型ベース領域３４ａを貫通して、ｎ型電流拡散領域３３ａの内部の第１ｐ+型領域６１ａに達するトレンチ３７ａを形成する。
【００７８】
トレンチ３７ａは、半導体基板１０のおもて面側から見て、例えば、半導体基板１０のおもて面に平行な方向に延在するストライプ状のレイアウトに配置されていてもよいし、マトリクス状のレイアウトに配置されていてもよい。トレンチ３７ａを形成するためのエッチング用マスクには、例えばレジスト膜や酸化膜を用いてもよい。トレンチ３７ａは、ゲート抵抗パッド領域１２には形成されない。
【００７９】
次に、図８に示すように、半導体基板１０の表面（すなわちｎ+型ソース領域３５ａ、ｐ++型コンタクト領域３６ａ，３６ｂおよびｐ型ベース領域３４ｂの表面）およびトレンチ３７ａの内壁に沿ってゲート絶縁膜３８ａ，３８ｂとなる酸化膜を形成する。ゲート絶縁膜３８ａ，３８ｂは、例えば、酸素（Ｏ2）雰囲気中において１０００℃程度の温度の熱処理により半導体基板１０の表面およびトレンチ３７ａの内壁を熱酸化することにより形成してもよい。また、ゲート絶縁膜３８ａ，３８ｂは、高温酸化（ＨＴＯ：Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）の化学反応による堆積膜であってもよい。
【００８０】
次に、トレンチ３７ａに埋め込むように、ゲート絶縁膜３８ａ上に例えばリンドープのポリシリコン層を堆積する。そして、そのポリシリコン層をパターニングしてゲート電極３９ａとなる部分をトレンチ３７ａの内部に残す。このとき、半導体基板１０のおもて面から外側に突出するようにポリシリコン層を残してもよいし、エッチバックによりポリシリコン層を基板おもて面より内側に残すようにエッチングしてもよい。
【００８１】
次に、一般的な方法により、ゲート絶縁膜３８ｂ上にゲート抵抗電極２５を形成する。ゲート抵抗電極２５と、ゲート電極３９ａとなるポリシリコン層と、の形成順序を入れ替えてもよい。
【００８２】
次に、ゲート絶縁膜３８ａ，３８ｂ、ゲート電極３９ａおよびゲート抵抗電極２５を覆うように、半導体基板１０のおもて面全面に例えば１μｍ程度の厚さで層間絶縁膜４０，８０を形成する。層間絶縁膜４０，８０は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）であってもよい。次に、層間絶縁膜４０，８０およびゲート絶縁膜３８ａをパターニングしてコンタクトホール４０ａ，４０ｂを形成し、ｎ+型ソース領域３５ａ、ｐ++型コンタクト領域３６ａ，３６ｂを露出させる。
【００８３】
次に、熱処理（リフロー）により層間絶縁膜４０，８０を平坦化する。次に、層間絶縁膜４０を覆うように第１ＴｉＮ膜４２ａを形成した後、フォトリソグラフィおよびエッチングにより第１ＴｉＮ膜４２ａを部分的に除去して層間絶縁膜４０の一部を覆うように残す。このとき、第１ＴｉＮ膜４２ａの、半導体基板１０のおもて面に接している部分が残らないように第１ＴｉＮ膜４２ａを部分的に除去する。例えば層間絶縁膜４０の全面を覆うように上面上のみに第１ＴｉＮ膜４２ａを残す。
【００８４】
次に、例えばスパッタリングにより、コンタクトホール４０ａの底面から層間絶縁膜４０および第１ＴｉＮ膜４２ａ上にわたってＮｉ膜を形成する。例えばスパッタリングにより、半導体基板１０の裏面全面に、Ｎｉ膜を形成する。次に、熱処理により、半導体基板１０中のＳｉ原子とＮｉ膜中のＮｉ原子とを反応させてＮｉ膜をシリサイド化し、ソースパッド２１ａとなるＮｉＳｉ膜４１ａを形成し、ドレイン電極５１となるＮｉＳｉ膜を形成する。
【００８５】
ソースパッド２１ａをＮｉＳｉ膜４１ａに代えてＴｉＳｉ膜を形成する場合、電極材料であるＮｉ膜に代えてＴｉ膜を半導体基板１０のおもて面に形成し、そのＴｉ膜の、コンタクトホール４０ａの底面上の部分を半導体基板１０と反応させてシリサイド化する。ドレイン電極５１をＴｉＳｉ膜とする場合、電極材料であるＮｉ膜に代えてＴｉ膜を半導体基板１０の裏面に形成し、そのＮｉ膜を半導体基板１０と反応させてシリサイド化すればよい。
【００８６】
次に、フォトリソグラフィおよびエッチングにより、Ｎｉ膜の、ＮｉＳｉ膜４１ａ以外の部分を除去する。次に、例えばスパッタリングにより、半導体基板１０のおもて面に沿って、第１Ｔｉ膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層する。次に、例えばスパッタリングにより、コンタクトホール４０ａの内部に埋め込むように、第２Ｔｉ膜４５ａ上にＡｌ合金膜４６ａを形成する。Ａｌ合金膜４６ａの厚さは、例えば５μｍ程度であってもよい。
【００８７】
次に、フォトリソグラフィおよびエッチングにより、半導体基板１０のおもて面上の金属膜をパターニングしてソースパッド２１ａとなる部分を残す。これにより、ＮｉＳｉ膜４１ａ、第１ＴｉＮ膜４２ａ、第１Ｔｉ膜４３ａ、第２ＴｉＮ膜４４ａ、第２Ｔｉ膜４５ａおよびＡｌ合金膜４６ａからなるソースパッド２１ａが形成される。
【００８８】
ソースパッド２１ａとともに、ソースパッド２１ａと同じ積層構造でゲートパッド２１ｃを形成してもよい。また、ソースパッド２１ａとともに、ソースパッド２１ａと同じ積層構造、またはＡｌ合金膜４６ａのみでソースパッド２１ｂを形成してもよい。また、ソースパッド２１ａとともに、ソースパッド２１ａと同じ積層構造でゲート抵抗パッド２１ｅを形成してもよい。また、ゲート抵抗パッド２１ｅは、ソースパッド２１ａとは別の工程で形成されてもよい。
【００８９】
次に、例えばスパッタリングにより、ドレイン電極５１の表面に、例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド５２を形成する。
【００９０】
次に、ソースパッド２１ａおよびゲート抵抗パッド２１ｅを覆うようにポリイミド膜を形成する。次に、フォトリソグラフィおよびエッチングによりそのポリイミド膜を選択的に除去して、それぞれソースパッド２１ａおよびゲート抵抗パッド２１ｅを覆う第１保護膜４９ａ，４９ｂを形成するとともに、これら第１保護膜４９ａ，４９ｂを開口する。
【００９１】
次に、一般的なめっき前処理により、ソースパッド２１ａおよびゲート抵抗パッド２１ｅの、第１保護膜４９ａ，４９ｂの開口部に露出する部分をめっきに適した清浄な状態にする。次に、めっき処理により、ソースパッド２１ａおよびゲート抵抗パッド２１ｅの、第１保護膜４９ａ，４９ｂの開口部に露出する部分にそれぞれめっき膜４７ａ，４７ｂを形成する。このとき、第１保護膜４９ａ，４９ｂは、それぞれめっき膜４７ａ，４７ｂの濡れ広がりを抑制するマスクとして機能する。めっき膜４７ａ，４７ｂの厚さは、例えば５μｍ程度であってもよい。
【００９２】
次に、めっき膜４７ａ，４７ｂと第１保護膜４９ａ，４９ｂとの各境界を覆う第２保護膜５０ａ，５０ｂを形成する。次に、めっき膜４７ａ，４７ｂ上に、それぞれはんだ層５３ａ，５３ｂにより端子ピン４８ａ，４８ｂを接合する。このとき、第２保護膜５０ａ，５０ｂは、はんだ層５３ａ，５３ｂの濡れ広がりを抑制するマスクとして機能する。その後、半導体ウェハをダイシング（切断）して個々のチップ状に個片化することで、図１，２に示す半導体装置が完成する。
【００９３】
以上、説明したように、実施の形態１によれば、ゲート抵抗パッド領域において、ゲート抵抗の測定のためのゲート抵抗パッドを、エッジ終端領域から離して配置する。そして、ゲート抵抗パッドとエッジ終端領域との間に、第１のソースパッドの電位に固定されたｐ型ベース領域を配置する。
【００９４】
これにより、メイン半導体素子のオフ時にエッジ終端領域から活性領域へ流れ込む変位電流を引き抜くことができる。このため、活性領域における変位電流の集中を抑制（電界を緩和）し、エッジ終端領域の活性領域との境界付近における破壊耐性の向上を図ることができる。したがって、信頼性の高い半導体装置を提供することができる。
【００９５】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図９は、実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ゲート抵抗パッド領域１２において、引き抜き構造２１ｆとして、ゲート抵抗パッド２１ｅとエッジ終端領域２との間に素子構造（第２の絶縁ゲート型電界効果トランジスタ）１３を設けた点である。
【００９６】
素子構造１３は、例えばメイン半導体素子１１と同じ積層構造を有する縦型ＭＯＳＦＥＴである。この場合に、例えば、素子構造１３は、上述のメイン半導体素子１１の製造工程において、メイン半導体素子１１と同時に形成されてもよい。
【００９７】
具体的には、素子構造１３は、ｎ+型ソース領域３５ｂ、ｐ++型コンタクト領域３６ｂ、トレンチ３７ｂ、ゲート絶縁膜３８ｂ、ゲート電極３９ｂ、第１ｐ+型領域６１ｂ、第２ｐ+型領域６２ｂおよびソースパッド２１ｂを含む。素子構造１３のこれらの構成は、それぞれメイン半導体素子１１のｎ+型ソース領域３５ａ、ｐ++型コンタクト領域３６ａ、トレンチ３７ａ、ゲート絶縁膜３８ａ、ゲート電極３９ａ、第１ｐ+型領域６１ａ、第２ｐ+型領域６２ａおよびソースパッド２１ａと同様の構成である。素子構造１３は、メイン半導体素子１１とともに縦型ＭＯＳＦＥＴとして駆動されてもよいし、素子構造１３は縦型ＭＯＳＦＥＴとしては駆動されなくてもよい。
【００９８】
ソースパッド２１ｂは、ＮｉＳｉ膜４１ｂ、第１ＴｉＮ膜４２ｂ、第１Ｔｉ膜４３ｂ、第２ＴｉＮ膜４４ｂ、第２Ｔｉ膜４５ｂおよびＡｌ合金膜４６ｂを含む。ソースパッド２１ｂのこれらの構成は、ソースパッド２１ａのＮｉＳｉ膜４１ａ、第１ＴｉＮ膜４２ａ、第１Ｔｉ膜４３ａ、第２ＴｉＮ膜４４ａ、第２Ｔｉ膜４５ａおよびＡｌ合金膜４６ａと同様の構成である。
【００９９】
ソースパッド２１ｂは、図示しない部分においてソースパッド２１ａと電気的に接続されている。したがって、ｐ型ベース領域３４ｂに素子構造１３を設けることにより、ｐ型ベース領域３４ｂの電位は、ソースパッド２１ｂの電位、すなわちソースパッド２１ａの電位に固定される。このため、エッジ終端領域２から活性領域１（メイン半導体素子１１やゲート抵抗パッド領域１２）へ流れ込む変位電流を素子構造１３において引き抜くことができる。
【０１００】
このように、ｐ型ベース領域３４ｂは、ソースパッド２１ｂの電位に固定されている。すなわち、素子構造１３は、メイン半導体素子１１のオフ時にエッジ終端領域２からゲート抵抗パッド領域１２へ流れ込む変位電流を引き抜く引き抜き構造２１ｆとして機能する。このため、ゲート抵抗パッド領域１２における変位電流の集中を抑制し、エッジ終端領域２のゲート抵抗パッド領域１２との境界付近における破壊耐性の向上を図ることができる。
【０１０１】
以上、説明したように、実施の形態２によれば、ゲート抵抗パッドとエッジ終端領域との間に引き抜き構造として素子構造を配置することで、実施の形態１と同様の効果を得ることができる。
【０１０２】
以上において本発明は、本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明は、トレンチゲート型ＭＯＳＦＥＴに限らず、プレーナゲート型ＭＯＳＦＥＴにも適用可能である。
【０１０３】
また、上述した各実施の形態では、出発基板上に炭化珪素層をエピタキシャル成長させたエピタキシャル基板を用いているが、これに限らず、炭化珪素からなる半導体基板に半導体装置を構成するすべての領域を例えばイオン注入等により形成してもよい。また、本発明は、炭化珪素以外のワイドバンドギャップ半導体（例えばガリウム（Ｇａ）など）にも適用可能である。また本発明は導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
【産業上の利用可能性】
【０１０４】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、両面冷却構造のＭＯＳ型半導体装置に有用であり、特にエッジ終端領域の幅の狭い半導体装置に適している。
【符号の説明】
【０１０５】
ｗ１，ｗ２  幅
ｔ３  厚さ
ｄ１１，ｄ１３  深さ
ｄ１２  距離
１  活性領域
２  エッジ終端領域
１０  半導体基板
１１  メイン半導体素子
１２  ゲート抵抗パッド領域
１３  素子構造
２１ａ，２１ｂ  ソースパッド
２１ｃ  ゲートパッド
２１ｄ  ゲートランナー
２１ｅ  ゲート抵抗パッド
２１ｆ  引き抜き構造
２５  ゲート抵抗電極
２６  ゲートコンタクト領域
２６ａ  ゲート抵抗
２７  ゲート抵抗コンタクト領域
３１  ｎ+型出発基板
３２  ｎ-型ドリフト領域
３３ａ，３３ｂ  ｎ型電流拡散領域
３４ａ，３４ｂ  ｐ型ベース領域
３５ａ，３５ｂ  ｎ+型ソース領域
３６ａ，３６ｂ  ｐ++型コンタクト領域
３７ａ，３７ｂ  トレンチ
３８ａ，３８ｂ  ゲート絶縁膜
３９ａ，３９ｂ  ゲート電極
４０，８０  層間絶縁膜
４０ａ，４０ｂ  コンタクトホール
４１ａ，４１ｂ  ＮｉＳｉ膜
４２ａ，４２ｂ  第１ＴｉＮ膜
４３ａ，４３ｂ  第１Ｔｉ膜
４４ａ，４４ｂ  第２ＴｉＮ膜
４５ａ，４５ｂ  第２Ｔｉ膜
４６ａ，４６ｂ  Ａｌ合金膜
４７ａ，４７ｂ  めっき膜
４８ａ，４８ｂ  端子ピン
４９ｃ  保護膜
４９ａ，４９ｂ  第１保護膜
５０ａ，５０ｂ  第２保護膜
５１  ドレイン電極
５２  ドレインパッド
５３ａ，５３ｂ  はんだ層
６１ａ，６１ｂ  第１ｐ+型領域
６２ａ，６２ｂ  第２ｐ+型領域
７１  ｎ-型炭化珪素層
７２  ｐ型炭化珪素層
９１，９３  ｐ+型部分領域
９２，９４  ｎ型部分領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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