(57)【要約】【課題】縦型の抵抗素子における実装後のスクリーニング試験の不良検出精度を向上させることができる、抵抗素子の不良を模擬する模擬素子を提供する。【解決手段】半導体基板１と、半導体基板１上に設けられた下層絶縁膜２ａと、下層絶縁膜２ａ上に設けられた第１抵抗層３ａと、第１抵抗層３ａを被覆する層間絶縁膜４と、第１抵抗層３ａに接続されて層間絶縁膜４上に配置され、半導体基板１にショットキー接触される延長部５ｅを有する第１パッド形成電極５ａと、第１抵抗層３ａに接続され、且つ半導体基板１にオーミック接続される中継配線５ｃと、半導体基板１下に設けられた対向電極９とを備え、検査対象となる抵抗素子に対応構造として含まれる第１パッド形成電極５ａ直下の下層絶縁膜２ａ及び層間絶縁膜４の不良を模擬する。【選択図】図１
2020027816.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた下層絶縁膜と、
前記下層絶縁膜上に設けられた第１抵抗層と、
前記第１抵抗層を被覆する層間絶縁膜と、
前記第１抵抗層に接続されて前記層間絶縁膜上に配置され、前記半導体基板にショットキー接触される延長部を有する第１パッド形成電極と、
前記第１抵抗層に接続され、且つ前記半導体基板にオーミック接続される中継配線と、
前記半導体基板下に設けられた対向電極と、
を備え、検査対象となる抵抗素子に対応構造として含まれる前記第１パッド形成電極直下の前記下層絶縁膜及び前記層間絶縁膜の不良を模擬することを特徴とする模擬素子。
【請求項２】
前記中継配線がオーミック接続される前記半導体基板の上部に、前記半導体基板よりも高濃度で前記半導体基板と同一導電型のコンタクト領域が設けられていることを特徴とする請求項１に記載の模擬素子。
【請求項３】
前記第１パッド形成電極の前記延長部がショットキー接触される前記半導体基板の上部に、前記半導体基板とは反対導電型のコンタクト領域が設けられていることを特徴とする請求項１に記載の模擬素子。
【請求項４】
前記下層絶縁膜上に設けられ、前記層間絶縁膜で被覆される第２抵抗層と、
前記中継配線の他端及び前記第２抵抗層に接続されて前記層間絶縁膜上に配置され、前記半導体基板にショットキー接触される延長部を有する第２パッド形成電極と、
を更に備えることを特徴とする請求項１〜３のいずれか１項に記載の模擬素子。
【請求項５】
半導体基板上の下層絶縁膜、前記下層絶縁膜上の第１抵抗層、前記第１抵抗層を被覆する層間絶縁膜、前記第１抵抗層に接続されて前記層間絶縁膜上に配置され前記半導体基板にショットキー接触される延長部を有する第１パッド形成電極、前記第１抵抗層に接続され、且つ前記半導体基板にオーミック接続される中継配線、前記半導体基板下に設けられた対向電極を備える模擬素子を用いて、前記第１パッド形成電極と前記対向電極間で電気的特性を測定するステップと、
前記模擬素子が模擬した、検査対象となる抵抗素子の電気的特性を測定するステップと、
前記模擬素子及び前記抵抗素子のそれぞれの電気的特性の測定結果に基づき、前記抵抗素子に含まれる、前記第１パッド形成電極直下の前記下層絶縁膜及び前記層間絶縁膜に対応する構造の不良を検査するステップ
とを含むことを特徴とする抵抗素子の不良検査方法。
【請求項６】
前記電気的特性を測定するステップは、インピーダンス測定を行うことを特徴とする請求項５に記載の抵抗素子の不良検査方法。
【請求項７】
前記電気的特性を測定するステップは、Ｉ−Ｖ測定を行うことを特徴とする請求項５に記載の抵抗素子の不良検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子の不良を模擬する模擬素子及び抵抗素子の不良検査方法に関する。
【背景技術】
【０００２】
半導体集積回路（ＩＣ）等では抵抗素子として、シリコン基板上に絶縁層が設けられ、絶縁層上に薄膜の抵抗層が設けられた抵抗素子が知られている（特許文献１参照。）。特許文献１に記載された抵抗素子では、抵抗層の上面側で抵抗層の両端に２つの電極が接続され、２つの電極にボンディングワイヤがそれぞれ接合される。このため、チップサイズが大きくなると共に、２本のボンディングワイヤが必要となる。
【０００３】
そこで、抵抗層の上面側で抵抗層の一端が１つの電極に接続され、抵抗層の他端が中継配線を介して半導体基板にオーミック接続された構造で、縦方向に電流を流す縦型の抵抗素子が考えられる。縦型の抵抗素子とすることで、横型の抵抗素子よりもチップサイズを削減できると共に、電極に接続するボンディングワイヤの本数を低減することができる。
【０００４】
縦型の抵抗素子の実装では、抵抗層の上面側の電極の一部を露出させてパッドを構成し、パッドにボンディングワイヤが接合される。パッドは、ボンディングワイヤの径や材質に応じてボンディングに対する強度を確保する必要がある。ボンディングに対する強度を確保するために、パッドを構成する金属配線や、パッド直下の酸化膜を厚くすると、表面の段差が大きくなる。このため、フォトレジストによる加工プロセスにおいて、微細化や高精度化を阻害する要因となり、金属配線や酸化膜の膜厚を厚くすることには限界がある。
【０００５】
ところで、ワイヤボンディング時には、パッドと半導体基板の間に存在する酸化膜にクラックが生じ、パッドと半導体基板の間がショートする可能性がある。パッドと半導体基板の間がショートした場合、完全な低抵抗にはならず、ショットキーダイオードが抵抗層に並列に接続された状態となる。このため、実装後の通常動作試験では異常検出が困難となる可能性が高く、スクリーニング試験の不良検出精度を高める必要がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平８−３０６８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記課題に鑑み、本発明は、縦型の抵抗素子における実装後のスクリーニング試験の不良検出精度を向上させることができる、抵抗素子の不良を模擬する模擬素子及び抵抗素子の不良検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、（ａ）半導体基板と、（ｂ）半導体基板上に設けられた下層絶縁膜と、（ｃ）下層絶縁膜上に設けられた第１抵抗層と、（ｄ）第１抵抗層を被覆する層間絶縁膜と、（ｅ）第１抵抗層に接続されて層間絶縁膜上に配置され、半導体基板にショットキー接触される延長部を有する第１パッド形成電極と、（ｆ）第１抵抗層に接続され、且つ半導体基板にオーミック接続される中継配線と、（ｇ）半導体基板下に設けられた対向電極とを備え、検査対象となる抵抗素子に対応構造として含まれる第１パッド形成電極直下の下層絶縁膜及び層間絶縁膜の不良を模擬する模擬素子であることを要旨とする。
【０００９】
本発明の他の態様は、（ａ）半導体基板上の下層絶縁膜、下層絶縁膜上の第１抵抗層、第１抵抗層を被覆する層間絶縁膜、第１抵抗層に接続されて層間絶縁膜上に配置され半導体基板にショットキー接触される延長部を有する第１パッド形成電極、第１抵抗層に接続され、且つ半導体基板にオーミック接続される中継配線、半導体基板下に設けられた対向電極を備える模擬素子を用いて、第１パッド形成電極と対向電極間で電気的特性を測定するステップと、（ｂ）模擬素子が模擬した、検査対象となる抵抗素子の電気的特性を測定するステップと、（ｃ）模擬素子及び抵抗素子のそれぞれの電気的特性の測定結果に基づき、抵抗素子に含まれる、第１パッド形成電極直下の下層絶縁膜及び層間絶縁膜に対応する構造の不良を検査するステップとを含む抵抗素子の不良検査方法であることを要旨とする。
【発明の効果】
【００１０】
本発明によれば、縦型の抵抗素子における実装後のスクリーニング試験の不良検出精度を向上させることができる、抵抗素子の不良を模擬する模擬素子及び抵抗素子の不良検査方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態係る模擬素子が模擬対象とする抵抗素子の一例を示す断面図である。
【図２】本発明の実施形態係る模擬素子が模擬対象とする抵抗素子の一例を示す平面図である。
【図３】本発明の実施形態に係る模擬素子の一例を示す断面図である。
【図４】本発明の実施形態に係る模擬素子の一例を示す平面図である。
【図５】本発明の実施形態に係る模擬素子のＩ−Ｖ測定結果を示すグラフである。
【図６】本発明の実施形態に係る模擬素子のインピーダンス測定の概略図である。
【図７】本発明の実施形態に係る模擬素子のインピーダンス測定結果を示すグラフである。
【図８】本発明の実施形態に係る模擬素子の製造方法の一例を説明するための工程断面図である。
【図９】本発明の実施形態に係る模擬素子の製造方法の一例を説明するための図８に引き続く工程断面図である。
【図１０】本発明の実施形態に係る模擬素子の製造方法の一例を説明するための図９に引き続く工程断面図である。
【図１１】本発明の実施形態に係る模擬素子の製造方法の一例を説明するための図１０に引き続く工程断面図である。
【図１２】本発明の実施形態に係る模擬素子の製造方法の一例を説明するための図１１に引き続く工程断面図である。
【図１３】本発明の実施形態に係る模擬素子の製造方法の一例を説明するための図１２に引き続く工程断面図である。
【図１４】本発明の実施形態に係る模擬素子の製造方法の一例を説明するための図１３に引き続く工程断面図である。
【図１５】本発明の実施形態に係る模擬素子の製造方法の一例を説明するための図１４に引き続く工程断面図である。
【図１６】本発明の実施形態に係る模擬素子の製造方法の一例を説明するための図１５に引き続く工程断面図である。
【図１７】本発明の実施形態に係る模擬素子の製造方法の一例を説明するための図１６に引き続く工程断面図である。
【図１８】本発明の実施形態に係る模擬素子の製造方法の一例を説明するための図１７に引き続く工程断面図である。
【図１９】本発明の実施形態の第１変形例に係る抵抗素子の一例を示す断面図である。
【図２０】本発明の実施形態の第２変形例に係る模擬素子の一例を示す断面図である。
【図２１】本発明の実施形態の第３変形例に係る模擬素子の一例を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【００１３】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の選択であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。同様に「表」「裏」の関係も１８０°回転すれば、反転した用語が定義される。
【００１４】
（実施形態）
＜抵抗素子＞
初めに、本発明の実施形態に係る模擬素子が模擬対象とする、本発明の実施形態に係る抵抗素子（被対象素子）を説明する。本発明の実施形態に係る抵抗素子は、図１に示すように、第１導電型（ｎ−型）の半導体基板１と、半導体基板１上に配置された下層絶縁膜（２ａ，２ｂ）と、下層絶縁膜（２ａ，２ｂ）上に配置された薄膜の第１抵抗層３ａ及び第２抵抗層３ｂを備える。本発明の実施形態に係る抵抗素子は、例えば絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を主半導体素子として、この主半導体素子のゲート抵抗として適用される。図１の断面図上では、下層絶縁膜（２ａ，２ｂ）として異なる符号を付しているが、下層絶縁膜（２ａ，２ｂ）は紙面の奥等で連続する一体の部材であってもかまわない。
【００１５】
半導体基板１の厚さは例えば２５０μｍ〜４５０μｍ程度である。半導体基板１としては、例えばシリコン（Ｓｉ）基板等が使用可能である。半導体基板１の上部には、半導体基板１よりも高濃度で第１導電型（ｎ＋型）のコンタクト領域（中央コンタクト領域）１０、コンタクト領域（第１周辺コンタクト領域）１１、及びコンタクト領域（第２周辺コンタクト領域）１２が設けられている。なお、第２導電型（ｐ−型）の半導体基板１を使用して、半導体基板１の上部に半導体基板１よりも高濃度で第２導電型（ｐ＋型）の半導体領域を、中央コンタクト領域、第１周辺コンタクト領域、及び第２周辺コンタクト領域として設けてもよい。
【００１６】
下層絶縁膜（２ａ，２ｂ）は、例えば、６００ｎｍ〜１０００ｎｍ程度の厚さのフィールド絶縁膜である。下層絶縁膜（２ａ，２ｂ）としては、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）又はこれらの複合膜が使用可能である。下層絶縁膜（２ａ，２ｂ）としては、テトラエトキシシラン（ＴＥＯＳ）等の有機ケイ素系化合物のガスを用いた化学気相成長（ＣＶＤ）法等による絶縁膜等であってもよい。下層絶縁膜（２ａ，２ｂ）を厚くすることで寄生容量を低減することができる。
【００１７】
第１抵抗層３ａ及び第２抵抗層３ｂの厚さは例えば４００ｎｍ〜６００ｎｍ程度であり、第１抵抗層３ａ及び第２抵抗層３ｂのシート抵抗は例えば１００Ω／□〜２００Ω／□程度である。第１抵抗層３ａ及び第２抵抗層３ｂの抵抗値は、第１抵抗層３ａ及び第２抵抗層３ｂの厚さ、幅（図１の奥行き方向）及び長さ（図１の左右方向）並びに第１抵抗層３ａ及び第２抵抗層３ｂの材料を調整することにより制御可能である。第１抵抗層３ａ及び第２抵抗層３ｂとしては、例えばｎ型のドープド・ポリシリコン（ＤＯＰＯＳ）が使用可能である。ｎ型のＤＯＰＯＳは、多結晶シリコン（ポリシリコン）に燐（Ｐ）や硼素（Ｂ）等の不純物元素をイオン注入で添加することや、ドーピングガスを用いて気相から不純物元素を添加しながら多結晶シリコンをＣＶＤ法により堆積することで形成可能である。ＤＯＰＯＳを第１抵抗層３ａ及び第２抵抗層３ｂに用いる場合は、ポリシリコン中に添加する不純物元素の添加量を調整することによっても、第１抵抗層３ａ及び第２抵抗層３ｂの抵抗値を制御することが可能である。
【００１８】
第１抵抗層３ａ及び第２抵抗層３ｂの温度係数は０であるか、又は第１抵抗層３ａ及び第２抵抗層３ｂが負の温度係数を有することが好ましい。これにより、高温動作時の抵抗値の上昇を抑制することができる。例えば、本発明の実施形態に係る抵抗素子をＩＧＢＴのゲート抵抗に適用した場合には、ＩＧＢＴのオン時のロスを抑制することができる。ＤＯＰＯＳの温度係数は、ポリシリコンに不純物をイオン注入するときのドーズ量を調整すること等で制御可能である。例えば、ドーズ量を７．０×１０１５ｃｍ−２以下程度とすれば、ＤＯＰＯＳの温度係数を０ｐｐｍ／℃以下程度にできる。なお、第１抵抗層３ａ及び第２抵抗層３ｂの温度係数は０ｐｐｍ／℃以下に必ずしも限定されず、第１抵抗層３ａ及び第２抵抗層３ｂが正の温度係数を有していてもよい。
【００１９】
第１抵抗層３ａ及び第２抵抗層３ｂはＤＯＰＯＳに限定されず、窒化タンタル（ＴａＮx）等の遷移金属の窒化物の膜や、クロム（Ｃｒ）−ニッケル（Ｎｉ）−マンガン（Ｍｎ）の順に積層された高融点金属膜の積層膜であってもよい。第１抵抗層３ａ及び第２抵抗層３ｂは、銀パラジウム（ＡｇＰｄ）や酸化ルテニウム（ＲｕＯ２）等の薄膜を使用してもよい。なお、図１に示した構造とは変わるが、第１抵抗層３ａ及び第２抵抗層３ｂを半導体表面に形成したｐ型拡散層又はｎ型拡散層で実現することも可能である。
【００２０】
下層絶縁膜（２ａ，２ｂ）、第１抵抗層３ａ及び第２抵抗層３ｂを被覆するように層間絶縁膜４が配置されている。層間絶縁膜４の厚さは例えば１０００ｎｍ〜２０００ｎｍ程度である。層間絶縁膜４としては、「ＮＳＧ膜」と称される不純物を含まないシリコン酸化膜（ＳｉＯ２膜）、燐を添加したシリコン酸化膜（ＰＳＧ膜）、ホウ素を添加したシリコン酸化膜（ＢＳＧ膜）等が使用可能である。更に、燐及びホウ素を添加したシリコン酸化膜（ＢＰＳＧ膜）又はシリコン窒化膜（Ｓｉ３Ｎ４膜）の単層膜又はこれらのうちの複数種を選択して組み合わせた複合膜等も層間絶縁膜４として採用可能である。例えば、層間絶縁膜４は、５００ｎｍ〜８００ｎｍ程度のＮＳＧ膜と、４００ｎｍ〜８００ｎｍ程度のＰＳＧ膜を積層した複合膜で構成できる。ＮＳＧ膜は抵抗バラツキを抑制する機能を有する。また、ＰＳＧ膜はワイヤボンディングの強度を確保する機能を有する。
【００２１】
層間絶縁膜４上には、一対の第１パッド形成電極（第１表面電極）５ａ及び第２パッド形成電極（第２表面電極）５ｂ並びに中継配線５ｃが配置されている。第１パッド形成電極５ａは下層絶縁膜２ａの上方に位置し、第１パッド形成電極５ａの端部の水平位置が抵抗層３ａの一端と深さ方向において重複する。第２パッド形成電極５ｂは下層絶縁膜２ｂの上方に位置し、第２パッド形成電極５ｂの端部の水平位置が抵抗層３ｂの一端と深さ方向において重複する。中継配線５ｃは、一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂに挟まれるように、下層絶縁膜２ａの上方から下層絶縁膜２ｂの上方に亘って、断面構造がＴ字型に近い構造で配置されている。
【００２２】
第１パッド形成電極５ａはコンタクト領域６ａを介して抵抗層３ａの一端に接続されている。抵抗層３ａの他端には、コンタクト領域６ｂを介して中継配線５ｃの一端（第１端部）である抵抗層接続端子が接続されている。第２パッド形成電極５ｂは、コンタクト領域６ｃを介して抵抗層３ｂの一端に接続されている。抵抗層３ｂの他端には、コンタクト領域６ｄを介して中継配線５ｃの別の一端（第２端部）である抵抗層接続端子が接続されている。Ｔ字型を中継配線５ｃの中央端（第３端部）である基板接続端子は、コンタクト領域６ｅを介して半導体基板１の上部に設けられた中央コンタクト領域１０に低接触抵抗でオーミック接続されている。半導体基板１の裏面には対向電極（裏面電極）９が設けられている。即ち、第１抵抗層３ａ及び第２抵抗層３ｂが中継配線５ｃを介して半導体基板１に直列接続され、互いに対向する第１パッド形成電極５ａと対向電極９との間、及び互いに対向する第２パッド形成電極５ｂと対向電極９との間を抵抗体とする縦型の抵抗素子を実現している。
【００２３】
一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂ並びに中継配線５ｃの厚さは例えば３μｍ程度である。一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂ並びに中継配線５ｃは、例えば１００ｎｍ〜１３０ｎｍ程度のバリアメタルとしてのチタン／窒化チタン（Ｔｉ／ＴｉＮ）、３μｍ程度のアルミニウム−シリコン（Ａｌ−Ｓｉ）、３５ｎｍ〜５５ｎｍ程度の反射防止膜としてのＴｉＮ／Ｔｉの積層膜で構成できる。Ａｌ−Ｓｉの代わりに、Ａｌや、Ａｌ−Ｃｕ−Ｓｉ、Ａｌ−Ｃｕ等のＡｌ合金等を使用してもよい。一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂはそれぞれ出力用（実装用）の電極パッドを構成する。一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂには、アルミニウム（Ａｌ）等の金属からなる直径２００μｍ〜４００μｍ程度のボンディングワイヤ２１，２２（図２参照）が接続される。
【００２４】
更に、層間絶縁膜４上にはガードリング層５ｄが配置されていてもよい。ガードリング層５ｄは、一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂ並びに中継配線５ｃと同じ材料からなる。ガードリング層５ｄは、例えば、本発明の実施形態に係る抵抗素子を構成するチップの外周部分にリング状に配置されている。ガードリング層５ｄは、コンタクト領域６ｆ，６ｇを介して半導体基板１の上部に設けられた第１周辺コンタクト領域１１及び第２周辺コンタクト領域１２にオーミック接続されている。
【００２５】
図示を省略するが、ガードリング層５ｄの内部側の領域には、第１周辺コンタクト領域１１及び第２周辺コンタクト領域１２に囲まれるように、主半導体素子であるＩＧＢＴを構成するｎ型やｐ型の半導体領域等の活性領域が存在してもよい。ただし、チップの設計仕様に従い、ガードリング層５ｄの内部側の領域に主半導体素子を構成するｎ型やｐ型の半導体領域等が必ずしも存在する必要はない。例えば主半導体素子は別チップに構成されていてもよい。同一チップ内に主半導体素子が存在する場合は、ガードリング層５ｄは、主半導体素子の耐圧を向上させる機能を有する。
【００２６】
なお、図１の断面図上では、「第１周辺コンタクト領域１１」及び「第２周辺コンタクト領域１２」として異なる符号が付されている。しかし、第１周辺コンタクト領域１１及び第２周辺コンタクト領域１２は、必ずしも独立した領域である必要はなく、紙面の奥等で連続するリング状の拡散領域で構わない。
【００２７】
一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂ、中継配線５ｃ並びにガードリング層５ｄ上には、保護膜（パッシベーション膜）７が配置されている。保護膜７は、チップの側面からの水分の侵入を防止する機能を有する。保護膜７としては、例えばＴＥＯＳを原料ガスとして堆積したＴＥＯＳ膜、Ｓｉ３Ｎ４膜、ポリイミド膜を順に積層した複合膜で構成できる。保護膜７には第１窓部７ａ及び第２窓部７ｂが設けられている。第１窓部７ａ及び第２窓部７ｂから露出する一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂの部分がボンディングワイヤ２１，２２（図２参照）を接合可能な実装用のパッド領域となる。
【００２８】
図２に、本発明の実施形態に係る抵抗素子の平面図を示す。図２のＡ−Ａ方向から見た断面図が図１に対応する。図２では、一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂが第１窓部７ａ及び第２窓部７ｂで露出した実装用のパッド領域に接合されたボンディングワイヤ２１，２２も示している。
【００２９】
本発明の実施形態に係る抵抗素子は、例えば、図２に示したような、一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂ並びに中継配線５ｃが並ぶ方向を長手方向とする矩形形状の平面パターンを有する。本発明の実施形態に係る抵抗素子のチップサイズは例えば２．８ｍｍ×２．５ｍｍ程度である。図２に示すように、左側に配置した第１パッド形成電極５ａは長さＬ１、幅Ｗ１の矩形の平面パターンであり、右側に配置した第２パッド形成電極５ｂも第１パッド形成電極５ａと相似形をなしている。第１パッド形成電極５ａと第２パッド形成電極５ｂは間隔Ｓ１で互いに平行に配置されている。例えば、一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂの長さＬ１は２．０ｍｍ程度であり、幅Ｗ１は０．９ｍｍ程度であり、間隔Ｓ１は０．５ｍｍ以上程度である。図２に示すように、第１抵抗層３ａ及び第２抵抗層３ｂ及び中継配線５ｃも例えば図３の上下方向を長手方向とする矩形の平面パターンを有する。
【００３０】
中継配線５ｃの矩形形状の平面パターンは、チップの中心Ｃ１を通る直線Ｌ２上に設けられている。そして、第１抵抗層３ａ、第２抵抗層３ｂ、第１パッド形成電極５ａ、第２パッド形成電極５ｂ、中継配線５ｃは、平面パターン上、チップの中心Ｃ１を通る直線Ｌ２に対して線対称となるように設けられている。即ち、第１抵抗層３ａ、第２抵抗層３ｂ、第１パッド形成電極５ａ、第２パッド形成電極５ｂ、中継配線５ｃの平面パターンは、チップの中心Ｃ１に対して２回回転対称となる。これにより、本発明の実施形態に係る抵抗素子の実装時に１８０°回転して使用してもよく、組み立て作業が容易となる。
【００３１】
図１に示すように、半導体基板１の下面には対向電極９が配置されている。対向電極９は、例えば金（Ａｕ）からなる単層膜や、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）の順で積層された金属膜で構成できる。対向電極９の最外層は、はんだ付け可能な材料で構成できる。対向電極９は金属板（図示省略）等にはんだ付け等により固定される。
【００３２】
本発明の実施形態に係る抵抗素子では、図１に示すように、Ｔ字型の中継配線５ｃの両端をなす抵抗層接続端子が第１抵抗層３ａ及び第２抵抗層３ｂに接続された構造を基礎としている。そして、Ｔ字型の中継配線５ｃの中央側の端子である基板接続端子が、半導体基板１に設けられた中央コンタクト領域１０に低接触抵抗でオーミック接続されて、縦型の抵抗素子を構成している。このため、第１抵抗層３ａに接続される第１パッド形成電極５ａで構成される実装用のパッド領域が第１抵抗層３ａに１つ割り当てられ、第２抵抗層３ｂに接続される第２パッド形成電極５ｂで構成される実装用のパッド領域が第２抵抗層３ｂに１つ割り当てられる。したがって、本発明の実施形態に係る抵抗素子によれば、第１抵抗層３ａ及び第２抵抗層３ｂの１つ当たりのボンディングワイヤの本数が１本となり、横型の抵抗素子と比較してボンディングワイヤの本数を低減することができる。更に、横型の抵抗素子と比較して、上面側の実装用のパッド領域の占有面積を削減できるので、チップサイズを縮小することができる。
【００３３】
一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂでそれぞれ構成される実装用のパッド領域にボンディングワイヤ２１，２２を接合したときに、パッドと半導体基板１の間に存在する下層絶縁膜（２ａ，２ｂ）及び層間絶縁膜４にクラックが生じる可能性がある。下層絶縁膜（２ａ，２ｂ）及び層間絶縁膜４にクラックが生じると、パッドと半導体基板１の間がショートする可能性がある。パッドと半導体基板１の間がショートした場合、完全な低抵抗にはならず、ショットキーダイオードが第１抵抗層３ａ及び第２抵抗層３ｂに並列に接続された状態となる。このため、実装後の通常動作試験では異常検出が困難となる可能性が高く、スクリーニング試験が必要であり、且つその不良検出精度を高める必要がある。そこで、スクリーニング試験の不良検出精度を高めるために、本発明の実施形態では、図１及び図２に示した抵抗素子において、パッドと半導体基板１の間がショートした不良状態を模擬する模擬素子（不具合サンプル）を提供する。
【００３４】
＜模擬素子＞
本発明の実施形態に係る模擬素子は、図１及び図２に示した検査対象となる抵抗素子に対応構造として含まれる第１パッド形成電極５ａ及び第２パッド形成電極５ｂ直下の下層絶縁膜（２ａ，２ｂ）及び層間絶縁膜４の不良を模擬する。本発明の実施形態に係る模擬素子は、図３に示すように、半導体基板１と、半導体基板１上に配置された下層絶縁膜（２ａ，２ｂ）と、下層絶縁膜（２ａ，２ｂ）上に配置された薄膜の第１抵抗層３ａ及び第２抵抗層３ｂを備える。半導体基板１、下層絶縁膜（２ａ，２ｂ）、第１抵抗層３ａ及び第２抵抗層３ｂの構成は、図１及び図２に示した抵抗素子と同様であるので、重複した説明は省略する。
【００３５】
半導体基板１の上部にｎ＋型の中央コンタクト領域１０が設けられている点は、図１及び図２に示した抵抗素子と共通する。しかし、半導体基板１の上部に、ガードリング層５ｄに接続されるｎ＋型の第１周辺コンタクト領域１１及び第２周辺コンタクト領域１２が設けられていない点は、図１及び図２に示した抵抗素子と異なる。
【００３６】
下層絶縁膜（２ａ，２ｂ）、第１抵抗層３ａ及び第２抵抗層３ｂを被覆するように層間絶縁膜４が配置されている。層間絶縁膜４上には、一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂ並びに中継配線５ｃが配置されている。層間絶縁膜４、第１パッド形成電極５ａ、第２パッド形成電極５ｂ及び中継配線５ｃの構成は、図１及び図２に示した抵抗素子と同様である。
【００３７】
即ち、第１パッド形成電極５ａは下層絶縁膜２ａの上方に位置し、第１パッド形成電極５ａの端部の水平位置が第１抵抗層３ａの一端と深さ方向において重複する。第２パッド形成電極５ｂは下層絶縁膜２ｂの上方に位置し、第２パッド形成電極５ｂの端部の水平位置が第２抵抗層３ｂの一端と深さ方向において重複する。中継配線５ｃは、一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂに挟まれるように、下層絶縁膜２ａの上方から下層絶縁膜２ｂの上方に亘って、ほぼＴ字型に類似な断面構造をなして配置されている。
【００３８】
第１パッド形成電極５ａはコンタクト領域６ａを介して第１抵抗層３ａの一端に接続されている。第１抵抗層３ａの他端には、コンタクト領域６ｂを介してＴ字型の中継配線５ｃの左端（第１端部）である抵抗層接続端子が接続されている。第２パッド形成電極５ｂは、コンタクト領域６ｃを介して第２抵抗層３ｂの一端に接続されている。第２抵抗層３ｂの他端には、コンタクト領域６ｄを介してＴ字型の中継配線５ｃの右端（第２端部）である抵抗層接続端子が接続されている。Ｔ字型の中継配線５ｃの中央端（第３端部）である基板接続端子は、コンタクト領域６ｅを介して半導体基板１に低接触抵抗でオーミック接続されている。半導体基板１の裏面には対向電極９が設けられている。即ち、第１抵抗層３ａが中継配線５ｃを介して半導体基板１に直列接続されて、第１パッド形成電極５ａと対向電極９との間を抵抗体とする縦型の抵抗素子を実現している。同様に、第２抵抗層３ｂが中継配線５ｃを介して半導体基板１に直列接続されて、第２パッド形成電極５ｂと対向電極９との間を抵抗体とする縦型の抵抗素子を実現している。
【００３９】
一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂ並びに中継配線５ｃ上には、保護膜（パッシベーション膜）７が配置されている。保護膜７には第１窓部７ａ及び第２窓部７ｂがそれぞれ設けられている。第１窓部７ａ及び第２窓部７ｂからそれぞれ露出する一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂの部分がそれぞれボンディングワイヤを接続可能な実装用のパッド領域となる。半導体基板１の下面には対向電極９が配置されている。
【００４０】
本発明の実施形態に係る模擬素子では、第１パッド形成電極５ａが、第１パッド形成電極５ａの延長部（不良模擬配線）５ｅに、一体構造で接続されている（換言すれば、第１パッド形成電極５ａを延長した延長部５ｅを設けている）点が、図１及び図２に示した抵抗素子と異なる。第１パッド形成電極５ａの延長部５ｅは、コンタクト領域６ｆを介して半導体基板１にショットキー接触されている。即ち、第１パッド形成電極５ａが延長部５ｅを介して半導体基板１にショットキー接触することにより、第１パッド形成電極５ａと半導体基板１の間がショートしてショットキー接触した状態が模擬できる。即ち、ワイヤボンディング時に第１パッド形成電極５ａ直下の下層絶縁膜２ａ及び層間絶縁膜４にクラックが生じ、第１パッド形成電極５ａと半導体基板１の間がショートした状態が、延長部５ｅが半導体基板１にショットキー接触した状態に対応する。なお、コンタクト領域６ｆのサイズや個数を調整することにより、ショットキー接触面積を適宜調整可能である。
【００４１】
同様に、第２パッド形成電極５ｂが、第２パッド形成電極５ｂの延長部（不良模擬配線）５ｆに接続されている（換言すれば、第２パッド形成電極５ｂを延長した延長部５ｆを設けている）点が、図１及び図２に示した抵抗素子と異なる。第２パッド形成電極５ｂの延長部５ｆは、コンタクト領域６ｇを介して半導体基板１にショットキー接触されている。第２パッド形成電極５ｂが延長部５ｆを介して半導体基板１にショットキー接触することにより、第２パッド形成電極５ｂと半導体基板１の間がショートした状態が模擬できる。即ち、ワイヤボンディング時に第２パッド形成電極５ｂ直下の下層絶縁膜２ｂ及び層間絶縁膜４にクラックが生じた場合に、第２パッド形成電極５ｂと半導体基板１の間がショートしてショットキー接触した状態に対応する。なお、コンタクト領域６ｇのサイズや個数を調整することにより、ショットキー接触面積を適宜調整可能である。
【００４２】
図４に、本発明の実施形態に係る模擬素子の平面図を示す。図４のＡ−Ａ方向から見た断面図が図３に対応する。図４では、一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂでそれぞれ構成される実装用のパッド領域にボンディングワイヤ２１，２２が接合された状態を模式的に示しているが、後述する本発明の実施形態に係る抵抗素子の不良検査方法（電気的特性の測定）の際にはボンディングワイヤ２１，２２を接合しなくてよい。
【００４３】
本発明の実施形態に係る模擬素子の平面パターンは、図２に示した抵抗素子と基本的には同様の構成である。しかし、ガードリング層５ｄの一部が分断されている点が、図２に示した抵抗素子と異なる。ガードリング層５ｄの分断された箇所に、一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂの凸部で構成される延長部５ｅ，５ｆが配置されている。延長部５ｅ，５ｆの形状や配置位置は特に限定されないが、ボンディングワイヤ２１，２２の接合位置の近傍に配置されることが好ましい。
【００４４】
＜抵抗素子の不良検出方法＞
本発明の実施形態に係る模擬素子を用いた、本発明の実施形態に係る抵抗素子の不良検査方法（スクリーニング方法）の一例を説明する。まず、本発明の実施形態に係る模擬素子を用いて、図３に示した第１パッド形成電極５ａと対向電極９との間、又は第２パッド形成電極５ｂと対向電極９との間で電気的特性を測定する。一方、本発明の実施形態に係る抵抗素子を用いて、図１に示した第１パッド形成電極５ａと対向電極９との間、又は第２パッド形成電極５ｂと対向電極９との間で電気的特性を測定する。そして、本発明の実施形態に係る模擬素子の測定結果と、本発明の実施形態に係る抵抗素子の測定結果に基づき、本発明の実施形態に係る抵抗素子の不良を検査する。即ち、本発明の実施形態に係る模擬素子が、本発明の実施形態に係る抵抗素子の不良を模擬しているため、本発明の実施形態に係る模擬素子の測定結果は、本発明の実施形態に係る抵抗素子が不良の場合の測定結果と類似する。したがって、本発明の実施形態に係る模擬素子の測定結果との相関に基づき、本発明の実施形態に係る抵抗素子の不良を高精度に検出可能となる。
【００４５】
本発明の実施形態に係る模擬素子及び抵抗素子の電気的特性として、例えばＩ−Ｖ特性を測定することにより、本発明の実施形態に係る抵抗素子の不良を検査してもよい。図５は、本発明の実施形態に係る抵抗素子が良品及び不良品の場合のそれぞれのＩ−Ｖ特性の測定結果を示す。本発明の実施形態に係る模擬素子の測定結果が、本発明の実施形態に係る抵抗素子の不良品の場合の測定結果と同様のプロファイルとなるように本発明の実施形態に係る模擬素子を構成することができる。
【００４６】
また、本発明の実施形態に係る模擬素子及び抵抗素子の電気的特性として、例えばインピーダンスを測定することにより、本発明の実施形態に係る抵抗素子の不良を検査してもよい。本発明の実施形態に係る模擬素子及び抵抗素子は、例えば、図６に示すように、ｕ相、ｖ相、ｗ相で構成される３相モータを駆動するインバータモジュール１００に適用可能である。インバータモジュール１００は、ｕ相を駆動する電力用の半導体素子ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４、ｖ相を駆動する電力用の半導体素子ＴＲ５，ＴＲ６，ＴＲ７，ＴＲ８、ｗ相を駆動する電力用の半導体素子ＴＲ９，ＴＲ１０，ＴＲ１１，ＴＲ１２を備える。半導体素子ＴＲ１〜ＴＲ１２には還流ダイオード（図示省略）がそれぞれ接続されている。半導体素子ＴＲ１〜ＴＲ１２のそれぞれにはＩＧＢＴが使用可能で、スイッチング動作時の発振現象を抑制するために、ＩＧＢＴのそれぞれのゲート電極にはゲート抵抗Ｒ１〜Ｒ１２が接続されている。
【００４７】
本発明の実施形態に係る模擬素子及び抵抗素子は、一対のゲート抵抗Ｒ１，Ｒ２、一対のゲート抵抗Ｒ３，Ｒ４、一対のゲート抵抗Ｒ５，Ｒ６、一対のゲート抵抗Ｒ７，Ｒ８、一対のゲート抵抗Ｒ９，Ｒ１０、一対のゲート抵抗Ｒ１１，Ｒ１２としてそれぞれ適用可能である。例えば、図１及び図３に示した第１抵抗層３ａ及び第２抵抗層３ｂが、ゲート抵抗Ｒ１，Ｒ２にそれぞれ対応する。ゲート抵抗Ｒ１，Ｒ２が半導体素子ＴＲ１，ＴＲ２のゲート電極に接続される一方の端子側が、図１及び図３に示した一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂ側の端子に対応する。また、ゲート抵抗Ｒ１，Ｒ２が半導体素子ＴＲ１，ＴＲ２のゲート電極に接続されるのと反対側となる他方の端子が、図１及び図３に示した対向電極９側の端子に対応する。
【００４８】
図６に示したインバータモジュール１００において、例えば、一対のゲート抵抗Ｒ１，Ｒ２と半導体素子ＴＲ１，ＴＲ２の組、一対のゲート抵抗Ｒ３，Ｒ４と半導体素子ＴＲ３，ＴＲ４の組、一対のゲート抵抗Ｒ５，Ｒ６と半導体素子ＴＲ５，ＴＲ６の組、一対のゲート抵抗Ｒ７，Ｒ８と半導体素子ＴＲ７，ＴＲ８の組、一対のゲート抵抗Ｒ９，Ｒ１０と半導体素子ＴＲ９，ＴＲ１０の組、一対のゲート抵抗Ｒ１１，Ｒ１２と半導体素子ＴＲ１１，ＴＲ１２の組の合計６箇所でインピーダンス測定を行う。
【００４９】
例えば一対のゲート抵抗Ｒ１，Ｒ２と半導体素子ＴＲ１，ＴＲ２の組において、一対のゲート抵抗Ｒ１，Ｒ２が１つの抵抗チップ（Ｒ１，Ｒ２）に集積され、且つ半導体素子ＴＲ１，ＴＲ２が１つのＩＧＢＴチップ（ＴＲ１，ＴＲ２）に集積された場合、抵抗チップ（Ｒ１，Ｒ２）とＩＧＢＴチップ（ＴＲ１，ＴＲ２）を基板に実装する。そして、抵抗チップ（Ｒ１，Ｒ２）ととＩＧＢＴチップ（ＴＲ１，ＴＲ２）をワイヤ配線で接続し、抵抗チップ（Ｒ１，Ｒ２）裏面の端子Ｎ１とＩＧＢＴチップ（ＴＲ１，ＴＲ２）裏面の端子Ｎ２間のインピーダンスをインピーダンス測定器１０１により測定し、インピーダンスの振幅電圧依存性でパッドのリーク有無を判断する。例えば、振幅電圧［Ｖ］を２条件以上で変えて測定し、測定値の差を用いてスクリーニングしてもよい。例えば、振幅電圧５［Ｖ］以下（例えば４Ｖ）と１０［Ｖ］以上（例えば２０Ｖ）の２条件でインピーダンスを測定してもよい。
【００５０】
図７は、本発明の実施形態に係る抵抗素子が良品及び不良品の場合のそれぞれのインピーダンスの変化ΔＺ［％］を示す曲線である。本発明の実施形態に係る模擬素子の測定結果が、本発明の実施形態に係る抵抗素子の不良品の場合の測定結果と同様のプロファイルとなるように本発明の実施形態に係る模擬素子を構成することができる。
【００５１】
以上説明したように、本発明の実施形態に係る模擬素子によれば、本発明の実施形態に係る抵抗素子におけるワイヤボンディングによる破壊を模擬（再現）することができる。このため、本発明の実施形態に係る抵抗素子のワイヤボンディング後（実装後）のスクリーニング試験の不良検出精度を高めることができる。
【００５２】
＜模擬素子の製造方法＞
次に、図８〜図１８を参照しながら、本発明の実施形態に係る模擬素子の製造方法の一例を説明する。なお、以下に述べる模擬素子の製造方法や例示的に示した数値及び材料等は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００５３】
まず、ｎ−型のシリコン基板等の半導体基板１を用意する。図８に示すように、減圧化学気相成長（ＬＰＣＶＤ）法等により、半導体基板１上にＴＥＯＳ膜等の下層絶縁膜２を堆積する。なお、下層絶縁膜２は、熱酸化法により熱酸化膜を形成した後、ＣＶＤ法等により熱酸化膜上に絶縁膜を堆積して、熱酸化膜及び堆積した絶縁膜を積層した複合膜で形成してもよい。引き続き、下層絶縁膜２上にフォトリソグラフィ技術でフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、下層絶縁膜２の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図９に示すように、半導体基板１上の一部に下層絶縁膜（２ａ，２ｂ）が形成される。なお、図１及び図２に示した抵抗素子の製造工程も、図８及び図９に示した製造工程と同様である。図１０では「下層絶縁膜（２ａ，２ｂ）」として異なる符号を付しているが、下層絶縁膜（２ａ，２ｂ）は紙面の奥等で連続していてよく、図１０の断面図は、連続した下層絶縁膜の中央部に設けられた開口部を示している。
【００５４】
次に、半導体基板１及び下層絶縁膜（２ａ，２ｂ）上にフォトリソグラフィ技術でフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、燐（Ｐ）イオン等のｎ型を呈する不純物イオンを選択的に注入する。その後、イオン注入用マスクとして用いたフォトレジスト膜を除去してから、不純物イオンを熱処理により活性化させる。この結果、図１０に示すように、半導体基板１の上部にｎ＋型の中央コンタクト領域１０が形成される。なお、紙面の奥に位置するので図示を省略しているが、図４に示したようにｎ＋型の半導体領域が半導体基板１の周辺部に、中央コンタクト領域１０と同時に形成される。図１に示した抵抗素子の製造工程では、図１０に対応する製造工程においてｎ＋型の第１周辺コンタクト領域１１及び第２周辺コンタクト領域１２を連続したリング状の領域として半導体基板１の周辺部に同時に形成されるので、図１０の断面にも現れる。
【００５５】
次に、ＣＶＤ法等により、半導体基板１及び下層絶縁膜（２ａ，２ｂ）上にノンドープのポリシリコン層を形成する。そして、ポリシリコン層に燐（Ｐ）等のｎ型不純物をイオン注入する。例えば燐（Ｐ）を加速電圧８０ｋｅＶ、ドーズ量６．０×１０１５ｃｍ−２以下程度でイオン注入する。その後、注入されたイオンを熱処理により活性化させ、図１１に示すように、ｎ型不純物が高濃度に添加されたＤＯＰＯＳ層３を全面に形成する。引き続き、ＤＯＰＯＳ層３上にフォトリソグラフィ技術でフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ法等により、ＤＯＰＯＳ層３の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図１２に示すように、下層絶縁膜（２ａ，２ｂ）上に第１抵抗層３ａ及び第２抵抗層３ｂがそれぞれ形成される。なお、図１及び図２に示した抵抗素子の製造工程も、図１１及び図１２に示した製造工程と同様である。
【００５６】
次に、図１３に示すように、下層絶縁膜（２ａ，２ｂ）、第１抵抗層３ａ及び第２抵抗層３ｂを被覆するように、層間絶縁膜４を堆積する。例えば、ＣＶＤ法等によりＮＳＧ膜及びＰＳＧ膜を順に堆積し、ＮＳＧ膜及びＰＳＧ膜を積層した複合膜で層間絶縁膜４を形成することができる。引き続き、層間絶縁膜４上にフォトリソグラフィ技術でフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ法等により、層間絶縁膜４の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図１４に示すように、層間絶縁膜４に第１コンタクトホール４ａ、第２コンタクトホール４ｂ、第３コンタクトホール４ｃ、第４コンタクトホール４ｄ及び第５コンタクトホール４ｅを開孔する。このとき同時に層間絶縁膜４には、第６コンタクトホール４ｆ及び第７コンタクトホール４ｇ等も開孔される。なお、図１及び図２に示した抵抗素子の製造工程も、図１３及び図１４に示した製造工程と同様である。
【００５７】
次に、図１５に示すように、真空蒸着法又はスパッタリング法等により、コンタクトホール４ａ〜４ｇを埋め込むように、層間絶縁膜４上に金属膜５を堆積する。金属膜５は、例えば、ＣＶＤ法等により、Ｔｉ／ＴｉＮ、Ａｌ−Ｓｉ、ＴｉＮ／Ｔｉを順に堆積して形成することができる。引き続き、金属膜５上にフォトリソグラフィ技術でフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、金属膜５の一部を選択的に除去する。この結果、図１６に示すように、層間絶縁膜４上に、第１パッド形成電極５ａ、第２パッド形成電極５ｂ、中継配線５ｃ、延長部５ｅ，５ｆが形成される。なお、図１６には現れないが、図４に示した延長部５ｅ，５ｆでリング状が分断された平面パターンのガードリング層５ｄも形成される。
【００５８】
このとき、第１コンタクトホール４ａを介して第１パッド形成電極５ａを第１抵抗層３ａに接続するコンタクト領域６ａ、第２コンタクトホール４ｂを介して第１パッド形成電極５ａを中継配線５ｃに接続するコンタクト領域６ｂが形成される。また、第５コンタクトホール４ｅを介して中継配線５ｃを半導体基板１に接続するコンタクト領域６も形成される。更に第３コンタクトホール４ｃを介して第２パッド形成電極５ｂを第２抵抗層３ｂに接続するコンタクト領域６ｃ、第４コンタクトホール４ｄを介して第２パッド形成電極５ｂを中継配線５ｃに接続するコンタクト領域６ｄも形成される。更に、第６コンタクトホール４ｆ及び第７コンタクトホール４ｇを介して、延長部５ｅ，５ｆを半導体基板１に接続するコンタクト領域６ｆ，６ｇも形成される。なお、図１及び図２に示した抵抗素子の製造工程は、図１５に示した製造工程と同様であるが、図１６に示した製造工程において、層間絶縁膜４上に一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂ並びに中継配線５ｃ及びリング状のガードリング層５ｄを形成する一方で、延長部５ｅ，５ｆを形成しない点が異なる。
【００５９】
次に、図１７に示すように、第１パッド形成電極５ａ、第２パッド形成電極５ｂ、中継配線５ｃ、延長部５ｅ，５ｆ及びガードリング層５ｄ上に保護膜７を形成する。例えば、プラズマＣＶＤ法等によりＴＥＯＳ膜及びＳｉ３Ｎ４膜を順次堆積し、ポリイミド膜を塗布することで、ＴＥＯＳ膜、Ｓｉ３Ｎ４膜及びポリイミド膜からなる保護膜７が形成される。引き続き、保護膜７上にフォトリソグラフィ技術でフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、保護膜７の一部を選択的に除去する。この結果、図１８に示すように、保護膜７に第１窓部７ａ及び第２窓部７ｂが形成され、第１窓部７ａ及び第２窓部７ｂで露出する一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂが実装用のパッド領域となる。なお、図１及び図２に示した抵抗素子の製造工程も、図１７及び図１８に示した製造工程と同様である。
【００６０】
次に、化学的機械研磨（ＣＭＰ）等により半導体基板１の下面を研磨し、半導体基板１の厚さを３５０μｍ程度に薄くする。その後、真空蒸着法又はスパッタリング法等により、半導体基板１の下面に対向電極９を形成する。なお、図１に示した抵抗素子と同様の素子が１枚のウェハにマトリクス状のチップ領域として多数形成され且つチップ領域の一部に図３に示した模擬素子が形成されており、ダイシングにより、これらのチップ領域は図１に示した抵抗素子のチップ及び図３に示した模擬素子のチップに分離される。
【００６１】
本発明の実施形態に係る模擬素子の製造方法によれば、図１及び図２に示した抵抗素子に対して製造方法を大幅に変更することなく、図１及び図２に示した抵抗素子の不良を模擬した模擬素子を容易に製造可能となる。
【００６２】
（第１変形例）
本発明の実施形態の第１変形例に係る抵抗素子は、図１９の断面図上では、半導体基板１に第１周辺コンタクト領域１１及び第２周辺コンタクト領域１２が示されていない点が、図１に示した抵抗素子と異なる。更に、一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂからそれぞれ延長形成された延長部５ｅ，５ｆが定義されている点が、図１に示した抵抗素子と異なる。
【００６３】
即ち、第１変形例に係る抵抗素子は、延長部５ｅ，５ｆと半導体基板１とを電気的に接続するコンタクト領域６ｆ，６ｇが無い点のみが、図３に示した本発明の実施形態に係る模擬素子と異なる。図１９の構造は、コンタクト領域６ｆ，６ｇを形成しないだけで、製造方法を大幅に変更することなく、図３に示した本発明の実施形態に係る模擬素子と機能的に等価な模擬素子を容易に作製可能となる。
【００６４】
（第２変形例）
本発明の実施形態の第２変形例に係る模擬素子は、図２０に示すように、半導体基板１として、ｎ型不純物を高濃度で添加したシリコン基板等の低比抵抗の基板を使用した点が、図３に示した本発明の実施形態に係る模擬素子と異なる。半導体基板１の抵抗成分は、第１抵抗層３ａ及び第２抵抗層３ｂの抵抗成分に対して無視できるレベルまで小さいことが好ましい。即ち、半導体基板１の抵抗成分は、第１抵抗層３ａ及び第２抵抗層３ｂの抵抗成分に対して１／１００以下程度であることが好ましい。半導体基板１の比抵抗は、例えば２ｍΩ・ｃｍ〜６０ｍΩ・ｃｍ程度としてもよい。なお、半導体基板１としては、ｐ型不純物を高濃度で添加したシリコン基板や、シリコン以外の半導体基板を使用してもよい。半導体基板１の上部には、半導体基板１と反対導電型（ｐ型）の第１周辺コンタクト領域１３及び第２周辺コンタクト領域１４が設けられている。
【００６５】
Ｔ字型を中継配線５ｃの中央端（第３端部）である基板接続端子は、コンタクト領域６ｅを介して半導体基板１に低接触抵抗でオーミック接続されている。延長部５ｅは、コンタクト領域６ｆを介して半導体基板１に設けられたｐ型の第１周辺コンタクト領域１３にショットキー接触されている。延長部５ｆは、コンタクト領域６ｇを介して半導体基板１に設けられたｐ型の第２周辺コンタクト領域１４にショットキー接触されている。
【００６６】
実施形態の第２変形例に係る模擬素子では、半導体基板１に低比抵抗の基板を用い、半導体基板１の上部に半導体基板１と反対導電型の第１周辺コンタクト領域１３及び第２周辺コンタクト領域１４を設け、延長部５ｅ，５ｆを第１周辺コンタクト領域１３及び第２周辺コンタクト領域１４とショットキー接触することができる。
【００６７】
（第３変形例）
本発明の実施形態の第３変形例に係る模擬素子は、図２１に示すように下層絶縁膜（２ａ，２ｂ）上に第１抵抗層３ａと離間して、電位的に浮遊（フローティング）状態にある第１補助膜３ｃが配置されている点が、図３に示した本発明の実施形態に係る模擬素子と異なる。同様に、下層絶縁膜（２ａ，２ｂ）上に第２抵抗層３ｂと離間して、電位的に浮遊状態にある第２補助膜３ｄが配置されている点も、図３に示した本発明の実施形態に係る模擬素子と異なる。なお、図示を省略するが、第３変形例に係る模擬素子による不良の模擬対象となる抵抗素子としては、図１に示した抵抗素子に、図２１に示した第１補助膜３ｃ及び第２補助膜３ｄを配置した構造とすればよい。
【００６８】
第１補助膜３ｃは、第１パッド形成電極５ａの下方の位置に第１抵抗層３ａと離間して配置される。第２補助膜３ｄは、第２パッド形成電極５ｂの下方の位置に第２抵抗層３ｂと離間して配置される。第１補助膜３ｃ及び第２補助膜３ｄは、ｎ型のＤＯＰＯＳ等の第１抵抗層３ａ及び第２抵抗層３ｂと同じ材料からなり、第１抵抗層３ａ及び第２抵抗層３ｂと同じ厚さを有する。第１補助膜３ｃ及び第２補助膜３ｄは、例えば矩形形状の平面パターンを有する。第３変形例に係る模擬素子の他の構成は、図３に示した模擬素子と同様であるので、重複した説明を省略する。
【００６９】
第３変形例に係る模擬素子では、浮遊状態の第１補助膜３ｃ及び第２補助膜３ｄを配置することにより、下層絶縁膜２ａ，ｂの厚さを厚くする場合と同様に、一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂの下方の寄生容量を低減することができる。これにより、高周波動作時のインピーダンス低下に対する全抵抗の低減を抑制し、発振現象を抑制することができる。
【００７０】
第３変形例に係る模擬素子の製造方法は、図１２に示した手順において、ＤＯＰＯＳ層３を選択的に除去することにより、第１抵抗層３ａ及び第２抵抗層３ｂを形成するのと同時に第１補助膜３ｃ及び第２補助膜３ｄを形成すればよい。第３変形例に係る模擬素子の製造方法の他の手順は、本発明の実施形態に係る模擬素子の製造方法と同様であるので、重複した説明を省略する。
【００７１】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００７２】
例えば、本発明の実施形態に係る抵抗素子及び模擬素子として、図１及び図３に示すように１チップに２つの第１抵抗層３ａ及び第２抵抗層３ｂを設けた構造をそれぞれ例示したが、１チップに１つの抵抗層のみを設けてもよい。例えば、図１及び図３に示した抵抗素子の右側の下層絶縁膜２ｂ、第２抵抗層３ｂ、第２パッド形成電極５ｂを含む構造を設けなくてもよい。また、本発明の実施形態に係る抵抗素子及び模擬素子として、１チップに３つ以上の抵抗層を設けてもよい。
【００７３】
また、本発明の実施形態に係る抵抗素子及び模擬素子を、図６に示すようにゲート抵抗Ｒ１〜Ｒ１２として適用する場合を例示したが、ゲート抵抗Ｒ１〜Ｒ１２への適用に限定されるものではない。本発明の実施形態に係る抵抗素子及び模擬素子は、各種ＩＣの抵抗素子として適用可能である。
【符号の説明】
【００７４】
１…半導体基板
２…絶縁膜
２ａ，２ｂ…下層絶縁膜
３…ＤＯＰＯＳ層
３ａ…第１抵抗層
３ｂ…第２抵抗層
３ｃ，３ｄ…補助膜
４…層間絶縁膜
４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ…コンタクトホール
５…金属膜
５ａ…第１パッド形成電極
５ｂ…第２パッド形成電極
５ｃ…中継配線
５ｄ…ガードリング層
５ｅ，５ｆ…延長部
６，６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６ｇ…コンタクト領域
７…保護膜
９…対向電極
１０…中央コンタクト領域
１１，１３…第１周辺コンタクト領域
１２，１４…第２周辺コンタクト領域
２１，２２…ボンディングワイヤ
１００…インバータモジュール
【図１】
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【図２】
2020027816.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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