(57)【要約】【課題】効率よく不良を検出可能な半導体記憶装置、メモリシステム及び不良検出方法を提供する。【解決手段】半導体記憶装置は、第１及び第２配線と、これらの間に接続されたメモリトランジスタと、第１配線及びメモリトランジスタの間に接続された第１選択トランジスタと、第２配線及びメモリトランジスタの間に接続された第２選択トランジスタと、第１選択トランジスタのゲート電極に接続された第３配線と、第２選択トランジスタのゲート電極に接続された第４配線と、を備える。第１〜第２のタイミングにかけて、第３配線に第１選択トランジスタがＯＮ状態となる電圧が、第４配線に第２選択トランジスタがＯＦＦ状態となる電圧が供給され、第２〜第３のタイミングにかけて、第３配線に第１選択トランジスタがＯＦＦ状態となる電圧が供給され、第１、第３のタイミングの間の第４のタイミングにおいて、第１配線の電圧及び電流の少なくとも一方が検知される。【選択図】図７
2020135903.tif 000002
【特許請求の範囲】
【請求項１】
第１配線及び第２配線と、
前記第１配線及び前記第２配線の間に接続されたメモリトランジスタと、
前記第１配線及び前記メモリトランジスタの間に接続された第１選択トランジスタと、
前記第２配線及び前記メモリトランジスタの間に接続された第２選択トランジスタと、
前記第１選択トランジスタのゲート電極に接続された第３配線と、
前記第２選択トランジスタのゲート電極に接続された第４配線と
を備え、
第１のタイミングから第２のタイミングにかけて、前記第３配線に前記第１選択トランジスタがＯＮ状態となる第１電圧が供給され、前記第４配線に前記第２選択トランジスタがＯＦＦ状態となる第２電圧が供給され、
前記第２のタイミングから第３のタイミングにかけて、前記第３配線に前記第１選択トランジスタがＯＦＦ状態となる第３電圧が供給され、
前記第１のタイミングと前記第３のタイミングの間の第４のタイミングにおいて、前記第１配線の電圧及び電流の少なくとも一方が検知される
半導体記憶装置。
【請求項２】
前記メモリトランジスタのゲート電極に接続された第５配線を備え、
前記第１のタイミングから前記第２のタイミングにかけて、前記第１配線及び前記第５配線に電位差が供給される
請求項１記載の半導体記憶装置。
【請求項３】
前記第１配線に接続されたゲート電極を備えるセンストランジスタと、
前記センストランジスタに接続されたラッチ回路と、
前記センストランジスタ及び前記ラッチ回路の間に接続されたスイッチトランジスタと、
前記スイッチトランジスタのゲート電極に接続された第６配線と
を備え、
前記第４のタイミングにおいて、前記第６配線に前記スイッチトランジスタがＯＮ状態となる第４電圧が供給される
請求項１又は２記載の半導体記憶装置。
【請求項４】
前記メモリトランジスタのゲート電極に接続された第５配線を備え、
前記メモリトランジスタにデータを書き込む書込動作を実行可能に構成され、
前記書込動作は、
前記第１のタイミングより前の第５のタイミングにおいて、前記第５配線にプログラム電圧が供給される電圧印加動作と、
前記第３のタイミングより後の第６のタイミングにおいて、前記書込動作の状態を示す情報が出力される情報出力動作と
を含む
請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項５】
前記メモリトランジスタからデータを消去する消去動作を実行可能に構成され、
前記消去動作は、
前記第１のタイミングより前の第７のタイミングにおいて、前記第２配線に消去電圧が供給される電圧印加動作と、
前記第３のタイミングより後の第８のタイミングにおいて、前記消去動作の状態を示す情報が出力される情報出力動作と
を含む
請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項６】
請求項４又は５記載の半導体記憶装置と、
前記半導体記憶装置に接続された制御装置と
を備え、
前記制御装置は、
前記半導体記憶装置から前記状態を示す情報を受信し、
前記状態を示す情報に基づいて前記半導体記憶装置を制御する
メモリシステム。
【請求項７】
第１配線及び第２配線と、
前記第１配線及び前記第２配線の間に接続されたメモリトランジスタと、
前記第１配線及び前記メモリトランジスタの間に接続された第１選択トランジスタと、
前記第２配線及び前記メモリトランジスタの間に接続された第２選択トランジスタと、
前記第１選択トランジスタのゲート電極に接続された第３配線と、
前記第２選択トランジスタのゲート電極に接続された第４配線と
を備える半導体記憶装置の不良検出方法であって、
第１のタイミングから第２のタイミングにかけて、前記第３配線に前記第１選択トランジスタがＯＮ状態となる第１電圧を供給し、前記第４配線に前記第２選択トランジスタがＯＦＦ状態となる第２電圧を供給し、
前記第２のタイミングから第３のタイミングにかけて、前記第３配線に前記第１選択トランジスタがＯＦＦ状態となる第３電圧を供給し、
前記第１のタイミングと前記第３のタイミングの間の第４のタイミングにおいて、前記第１配線の電圧及び電流の少なくとも一方を検知する
半導体記憶装置の不良検出方法。
【請求項８】
前記半導体記憶装置は、前記メモリトランジスタのゲート電極に接続された第５配線を備え、
前記第１のタイミングから前記第２のタイミングにかけて、前記第１配線及び前記第５配線に電位差を供給する
請求項７記載の半導体記憶装置の不良検出方法。
【請求項９】
前記半導体記憶装置は、
前記第１選択トランジスタ及び前記第２選択トランジスタの間に接続された複数の前記メモリトランジスタと、
前記複数のメモリトランジスタのゲート電極にそれぞれ接続された複数の第５配線と
を備え、
複数の前記第５配線に第４電圧を供給し、
前記複数の第５配線から一つの前記第５配線を選択する処理と、選択された前記第５配線の電圧を前記第４電圧と異なる第５電圧に切り換える処理と、前記第１配線の電圧及び電流の少なくとも一方を検知する処理と、を繰り返し行い、
検知された前記第１配線の電圧及び電流の少なくとも一方が変化したタイミングに対応する前記第５配線を特定可能な情報を出力する
請求項７記載の半導体記憶装置の不良検出方法。
【請求項１０】
前記半導体記憶装置は、
複数の前記第１配線と、
前記複数の第１配線及び前記第２配線の間にそれぞれ接続された複数の前記メモリトランジスタと、
前記複数の第１配線及び前記複数のメモリトランジスタの間にそれぞれ接続された複数の第１選択トランジスタと、
前記第２配線及び前記複数のメモリトランジスタの間にそれぞれ接続された複数の第２選択トランジスタと
を備え、
前記第３配線は、前記複数の第１選択トランジスタのゲート電極に共通に接続され、
前記第４配線は、前記複数の第２選択トランジスタのゲート電極に共通に接続され、
前記第４のタイミングにおいて、前記複数の第１配線の電圧及び電流の少なくとも一方を検知し、
検知された前記複数の第１配線の電圧及び電流の少なくとも一方に対応する情報を出力する
請求項７記載の半導体記憶装置の不良検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置、メモリシステム及び不良検出方法に関する。
【背景技術】
【０００２】
第１配線及び第２配線と、第１配線及び第２配線の間に接続されたメモリトランジスタと、第１配線及びメモリトランジスタの間に接続された第１選択トランジスタと、第２配線及びメモリトランジスタの間に接続された第２選択トランジスタと、第１選択トランジスタのゲート電極に接続された第３配線と、第２選択トランジスタのゲート電極に接続された第４配線と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１７６３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
効率よく不良を検出可能な半導体記憶装置、メモリシステム及び不良検出方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、第１配線及び第２配線と、第１配線及び第２配線の間に接続されたメモリトランジスタと、第１配線及びメモリトランジスタの間に接続された第１選択トランジスタと、第２配線及びメモリトランジスタの間に接続された第２選択トランジスタと、第１選択トランジスタのゲート電極に接続された第３配線と、第２選択トランジスタのゲート電極に接続された第４配線と、を備える。第１のタイミングから第２のタイミングにかけて、第３配線に第１選択トランジスタがＯＮ状態となる第１電圧が供給され、第４配線に第２選択トランジスタがＯＦＦ状態となる第２電圧が供給され、第２のタイミングから第３のタイミングにかけて、第３配線に第１選択トランジスタがＯＦＦ状態となる第３電圧が供給され、第１のタイミングと第３のタイミングの間の第４のタイミングにおいて、第１配線の電圧及び電流の少なくとも一方が検知される。
【０００６】
一の実施形態に係る半導体記憶装置の不良検出方法は、第１配線及び第２配線と、第１配線及び第２配線の間に接続されたメモリトランジスタと、第１配線及びメモリトランジスタの間に接続された第１選択トランジスタと、第２配線及びメモリトランジスタの間に接続された第２選択トランジスタと、第１選択トランジスタのゲート電極に接続された第３配線と、第２選択トランジスタのゲート電極に接続された第４配線と、を備える半導体記憶装置の不良検出方法である。この方法では、第１のタイミングから第２のタイミングにかけて、第３配線に第１選択トランジスタがＯＮ状態となる第１電圧を供給し、第４配線に第２選択トランジスタがＯＦＦ状態となる第２電圧を供給し、第２のタイミングから第３のタイミングにかけて、第３配線に第１選択トランジスタがＯＦＦ状態となる第３電圧を供給し、第１のタイミングと第３のタイミングの間の第４のタイミングにおいて、第１配線の電圧及び電流の少なくとも一方を検知する。
【図面の簡単な説明】
【０００７】
【図１】メモリシステム１０の構成を示す模式的なブロック図である。
【図２】メモリダイＭＤの構成を示す模式的なブロック図である。
【図３】メモリセルアレイＭＣＡの構成を示す模式的な回路図である。
【図４】センスアンプＳＡの構成を示す模式的な回路図である。
【図５】メモリセルアレイＭＣＡの構成を示す模式的な斜視図である。
【図６】図５の一部の拡大図である。
【図７】第１実施形態に係る不良検出方法について説明するための模式的な断面図である。
【図８】第２実施形態に係る不良検出方法について説明するための模式的な断面図である。
【図９】第３実施形態に係る不良検出方法について説明するための模式的な断面図である。
【図１０】第４実施形態に係る不良検出方法について説明するための模式的な断面図である。
【図１１】第５実施形態に係る不良検出方法について説明するための模式的なフローチャートである。
【図１２】同方法について説明するための模式的な断面図である。
【図１３】同方法について説明するための模式的な断面図である。
【図１４】第６実施形態に係る不良検出方法について説明するための模式的なフローチャートである。
【図１５】同方法について説明するための模式的な断面図である。
【図１６】同方法について説明するための模式的な断面図である。
【図１７】メモリシステム１０の構成を示す模式的なブロック図である。
【発明を実施するための形態】
【０００８】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【０００９】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ等の、コントロールダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【００１０】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１１】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第１の構成が第２の構成及び第３の構成の電流経路に設けられていることを意味する場合がある。
【００１２】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【００１３】
［第１実施形態］
［半導体記憶装置］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
【００１４】
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読み出し、書き込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントロールダイＣＤと、を備える。コントロールダイＣＤは、例えば、プロセッサ、ＲＡＭ、ＲＯＭ、ＥＣＣ回路等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ウェアレベリング等の処理を行う。
【００１５】
図２は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図３及び図４は、メモリダイＭＤの一部の構成を示す模式的な回路図である。
【００１６】
図２に示す通り、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。
【００１７】
［メモリセルアレイＭＣＡ］
メモリセルアレイＭＣＡは、複数のメモリブロックＭＢを備える。メモリブロックＭＢは、ユーザデータ等を記録する。また、メモリセルアレイＭＣＡの一部は、ＲＯＭ領域として利用される。ＲＯＭ領域は、メモリダイＭＤの制御に用いられる電圧値等のパラメータ、不良ブロックのブロックアドレス、及び、その他のメモリダイＭＤの制御に用いられるデータを記録する。
【００１８】
メモリブロックＭＢは、図３に示す様に、それぞれ、複数のサブブロックＳＢを備える。これら複数のサブブロックＳＢは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【００１９】
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
【００２０】
本実施形態に係るメモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタ（メモリトランジスタ）である。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。以下、１のサブブロックＳＢ内に含まれ１のワード線ＷＬに共通に接続された複数のメモリセルＭＣを、「ページＰ」と呼ぶ。
【００２１】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択線ＳＧＤは、サブブロックＳＢに対応して設けられ、１のサブブロックＳＢ中の全てのメモリストリングＭＳに共通に接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の複数のメモリストリングＭＳに共通に接続される。
【００２２】
［周辺回路ＰＣ］
周辺回路ＰＣは、図２に示す通り、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
【００２３】
ロウデコーダＲＤは、例えば、デコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲに保持されたロウアドレスＲＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、ロウアドレスＲＡに対応するワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）を、対応する電圧供給線と導通させる。
【００２４】
センスアンプモジュールＳＡＭは、複数のビット線ＢＬに対応する複数のセンスアンプユニットＳＡＵを備える。センスアンプユニットＳＡＵは、図４に示す通り、ビット線ＢＬに接続されたセンスアンプＳＡと、データラッチＳＤＬと、複数のデータラッチＤＬと、図示しない論理回路と、これらの構成に接続された配線ＬＢＵＳと、を備える。
【００２５】
センスアンプＳＡは、図４に示す通り、ビット線ＢＬに流れる電流等に応じて配線ＬＢＵＳの電荷を放電するセンストランジスタ３１を備える。センストランジスタ３１のソース電極は、ノードＮ０に接続される。ドレイン電極は、スイッチトランジスタ３２を介して配線ＬＢＵＳに接続される。ゲート電極は、センスノードＳＥＮ、放電トランジスタ３３、ノードＣＯＭ及びクランプトランジスタ３４を介してビット線ＢＬに接続される。センスノードＳＥＮは充電トランジスタ３５及び充電トランジスタ３６を介してノードＮ１に接続され、キャパシタ３７を介して内部制御信号ＣＬＫに接続される。ノードＣＯＭは、充電トランジスタ３８及び充電トランジスタ３６を介してノードＮ１に接続され、放電トランジスタ３９を介してノードＮ２に接続される。
【００２６】
センストランジスタ３１、スイッチトランジスタ３２、放電トランジスタ３３、クランプトランジスタ３４、充電トランジスタ３５、充電トランジスタ３８及び放電トランジスタ３９は、例えば、ＮＭＯＳトランジスタである。充電トランジスタ３６は、例えば、ＰＭＯＳトランジスタである。
【００２７】
データラッチＳＤＬは、ノードＬＡＴ及びＩＮＶと、これらノードＬＡＴ及びＩＮＶに並列に接続されたインバータ４１及び４２と、ノードＬＡＴ及び配線ＬＢＵＳに接続されたスイッチトランジスタ４３と、ノードＩＮＶ及び配線ＬＢＵＳに接続されたスイッチトランジスタ４４と、を備える。スイッチトランジスタ４３及び４４は、例えば、ＮＭＯＳトランジスタである。
【００２８】
また、センスアンプモジュールＳＡＭは、図示しないデコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲ（図２）に保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するデータラッチＸＤＬをバスＤＢと導通させる。
【００２９】
電圧生成回路ＶＧ（図２）は、例えば、電源端子及び接地端子に接続されたチャージポンプ回路等の昇圧回路、降圧回路、及び、図示しない複数の電圧供給線を備える。電圧生成回路ＶＧは、シーケンサＳＱＣからの内部制御信号に従い、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線から同時に出力する。
【００３０】
シーケンサＳＱＣは、コマンドレジスタＣＭＲに保持されたコマンドデータＣＭＤを順次デコードし、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータをステータスレジスタＳＴＲに出力する。例えば、書込動作又は消去動作の実行に際して、書込動作又は消去動作が正常に終了したか否かを示す情報をステータスデータとして出力する。
【００３１】
入出力制御回路Ｉ／Ｏは、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７と、これらデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に接続されたシフトレジスタと、このシフトレジスタに接続されたＦＩＦＯバッファと、を備える。入出力制御回路Ｉ／Ｏは、論理回路ＣＴＲからの内部制御信号に応じて、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力されたデータを、センスアンプモジュールＳＡＭ内のデータラッチＸＤＬ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力する。また、データラッチＸＤＬ又はステータスレジスタＳＴＲから入力されたデータを、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に出力する。
【００３２】
論理回路ＣＴＲは、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥを介してコントロールダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
【００３３】
次に、図５を参照して、本実施形態に係るメモリセルアレイＭＣＡの構成について簡単に説明する。尚、説明の都合上、図５では一部の構成を省略する。
【００３４】
図５に示す通り、本実施形態に係る半導体記憶装置は、基板Ｓと、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸して複数の導電層１１０と対向する複数の半導体層１２０と、導電層１１０及び半導体層１２０の間に設けられたゲート絶縁膜１３０と、半導体層１２０の上端部に接続された複数の導電層１４０と、基板Ｓの上面に接続された導電層１５０と、を備える。
【００３５】
基板Ｓは、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。基板Ｓは、例えば、半導体基板の表面にリン（Ｐ）等のＮ型の不純物層を有し、更にこのＮ型の不純物層中にホウ素（Ｂ）等のＰ型の不純物層を有する２重ウェル構造を備える。
【００３６】
導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。導電層１１０は、例えば、ワード線ＷＬ（図３）及びこのワード線ＷＬに接続された複数のメモリセルＭＣのゲート電極、又は、ドレイン選択線ＳＧＤ（図３）及びこのドレイン選択線ＳＧＤに接続された複数のドレイン選択トランジスタＳＴＤ（図３）のゲート電極として機能する。導電層１１０のＸ方向の端部は、Ｚ方向に延伸するコンタクト１１１を介して周辺回路ＰＣ（図１）に接続される。
【００３７】
導電層１１０と基板Ｓとの間には、導電層１１２が設けられる。導電層１１２は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。導電層１１２は、ソース選択線ＳＧＳ（図１）及びこのソース選択線ＳＧＳに接続された複数のソース選択トランジスタＳＴＳ（図１）のゲート電極として機能する。
【００３８】
Ｚ方向に隣り合う複数の導電層１１０の間、導電層１１０と導電層１１２との間、及び、導電層１１２と基板Ｓとの間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられる。導電層１１０、導電層１１２及び絶縁層１０１は、所定のパターンで形成された複数の貫通孔を有し、この貫通孔の内周面は半導体層１２０の外周面に対向する。
【００３９】
半導体層１２０は、１つのメモリストリングＭＳ（図３）に含まれる複数のメモリセルＭＣ及びドレイン選択トランジスタＳＴＤのチャネル領域として機能する。半導体層１２０は、Ｚ方向に延伸する略円筒状の形状を有する。半導体層１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体層である。また、半導体層１２０の中心部分には酸化シリコン（ＳｉＯ２）等の絶縁層１２１が埋め込まれている。また、半導体層１２０の上端部は、半導体層１２２及び導電層１４１を介して導電層１４０に接続される。半導体層１２２は、例えば、例えば、リン（Ｐ）等のｎ型の不純物が注入された導電性の半導体膜である。また、半導体層１２０の下端部は、半導体層１２３に接続される。
【００４０】
半導体層１２３は、ソース選択トランジスタＳＴＳのチャネル領域として機能する。半導体層１２３は、例えば、ノンドープの単結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２３の外周面及び導電層１１２に設けられた貫通孔の内周面の間には、ゲート絶縁膜１２４が設けられている。
【００４１】
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図６に示す様に、半導体層１２０側から導電層１１０側にかけて設けられたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３を備える。トンネル絶縁膜１３１は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、例えば窒化シリコン（ＳｉＮ）等の絶縁膜である。ブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜であっても良いし、絶縁性の積層膜であっても良い。
【００４２】
導電層１４０は、図５に示す通り、Ｙ方向に延伸し、Ｘ方向に並んでいる。導電層１４０は、例えば、窒化チタン（ＴｉＮ）及び銅（Ｃｕ）の積層膜等を含む。導電層１４０は、ビット線ＢＬとして機能する。
【００４３】
導電層１５０は、Ｚ方向及びＸ方向に延伸し、下端部において基板Ｓに接続される。導電層１５０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。導電層１５０は、ソースコンタクトＬＩとして機能する。導電層１５０のＹ方向の側面には、絶縁層１５１が設けられている。
【００４４】
［不良検出方法］
以上において説明した半導体記憶装置においては、導電層１１０及び半導体層１２０（図５、図６）のショートが発生してしまい、誤動作の一因となってしまう場合がある。
【００４５】
例えば、メモリセルＭＣに書込動作を行う場合、電圧生成回路ＶＧ（図２）で発生させた書込電圧を選択ワード線ＷＬに供給する。しかしながら、選択ワード線ＷＬとして機能する導電層１１０と半導体層１２０とがショートしていた場合、導電層１１０から半導体層１２０を介して導電層１４０に電流が流れてしまい、導電層１１０の電圧が意図した電圧より小さくなってしまう。この様な状態で書込動作を行った場合、選択ワード線ＷＬに接続された複数のメモリセルＭＣにおいて書き込みの不良が発生する場合がある。また、これらのメモリセルＭＣに読出動作を行った場合に、読み出しの不良が発生する場合がある。
【００４６】
そこで、本実施形態においては、メモリダイＭＤの製造に際して、テストの段階でこの様な不良を検出する。以下、本実施形態に係る不良検出方法を例示する。
【００４７】
図７は、本実施形態に係る不良検出方法について説明するための模式的な断面図である。尚、説明の都合上、図７では一部の構成を省略する。
【００４８】
図７には、ワード線ＷＬとして、ワード線ＷＬ０〜ＷＬ２４を例示している。また、ビット線ＢＬとして、ビット線ＢＬ１〜ＢＬ６を例示している。
【００４９】
本実施形態に係る不良検出方法においては、例えば、ビット線ＢＬ１〜ＢＬ６に０Ｖを供給し、ドレイン選択線ＳＧＤに電圧ＶＯＮを供給し、ソース選択線ＳＧＳに電圧ＶＯＦＦを供給する。電圧ＶＯＮは、ドレイン選択トランジスタＳＴＤのチャネル領域に電子のチャネルが形成される程度の大きさを有する。電圧ＶＯＦＦは、ソース選択トランジスタＳＴＳのチャネル領域にチャネルが形成されない程度の大きさを有する。
【００５０】
また、同方法においては、ワード線ＷＬ０〜ＷＬ２４に電圧ＶＣＧを供給する。電圧ＶＣＧは、ビット線ＢＬ１〜ＢＬ６に供給される電圧よりも大きい。また、電圧ＶＣＧは、メモリセルＭＣがＯＮ状態となる程度の大きさを有する。
【００５１】
ここで、メモリブロックＭＢにおいてワード線ＷＬ及び半導体層１２０のショートが発生していた場合、ワード線ＷＬから半導体層１２０を介してビット線ＢＬに電流が流れ、ビット線ＢＬの電圧が増大する。図示の例では、ワード線ＷＬ２２及びビット線ＢＬ２に対応する半導体層１２０のショートが発生している。これにより、ビット線ＢＬ２の電圧が増大する。
【００５２】
次に、ビット線ＢＬ１〜ＢＬ６の電圧を検知する。電圧の検知には、例えば、センスアンプＳＡ（図４）を用いる。例えば、配線ＬＢＵＳを充電し、ノードＳＴＬを“Ｈ”状態として、データラッチＳＤＬに“Ｈ”を保持させる。また、ノードＢＬＣ，ＸＸＬを“Ｈ”状態とし、ノードＨＬＬ，ＢＬＸを“Ｌ”状態として、センストランジスタ３１のゲート電極とビット線ＢＬとを導通させる。また、ノード“ＳＴＢ”を“Ｈ”状態として配線ＬＢＵＳの電荷を放出又は維持し、ノードＳＴＬを“Ｈ”状態とすることにより、ビット線ＢＬの電圧が検知される。図７の例では、ビット線ＢＬ２に対応するデータラッチＳＤＬに“Ｌ”がラッチされ、その他のビット線ＢＬに対応するデータラッチＳＤＬに“Ｈ”がラッチされる。
【００５３】
次に、例えば、センスアンプＳＡによる検知の結果を出力する。この検知の結果は、例えば、ステータスデータ等として出力しても良いし、データラッチＳＤＬにラッチされたデータを直接出力しても良い。ステータスデータとして出力する場合には、例えば、データラッチＳＤＬにラッチされたデータに、一つでも“Ｌ”が含まれている場合にステータスデータをフェイルとし、含まれていない場合にステータスデータをパスとしても良い。
【００５４】
尚、不良が検出された場合には、不良が検出されたメモリブロックＭＢのブロックアドレスをメモリセルアレイＭＣＡのＲＯＭ領域（図２）に記録しても良い。また、メモリシステム１０（図１）の使用に際しては、コントロールダイＣＤによって不良ブロックのブロックアドレスを検出し、物理アドレスを割り当てない様にしても良い。
【００５５】
また、電圧を検知するタイミングにおいて、ビット線ＢＬ１〜ＢＬ６は、半導体層１２０と接続されていても良いし、接続されていなくても良い。例えば、ドレイン選択線ＳＧＤへの電圧ＶＯＮの供給、ソース選択線ＳＧＳへの電圧ＶＯＦＦの供給、及び、ワード線ＷＬ０〜ワード線ＷＬ２４への電圧ＶＣＧの供給が開始されるタイミングを、第１のタイミングとする。また、この様な電圧の供給が終了するタイミングを第２のタイミングとする。また、第２のタイミングから第３のタイミングにかけて、ドレイン選択線ＳＧＤには、ドレイン選択トランジスタＳＴＤがＯＦＦ状態となるような電圧ＶＯＦＦが印加されるものとする。この場合、電圧を検知するタイミングは、第１のタイミングから第３のタイミングの間のどのタイミングで行っても良い。
【００５６】
［効果］
本実施形態に係る不良検出方法によれば、センスアンプＳＡを利用して、上述した不良の検出を効率よく行うことが可能である。また、データラッチＳＤＬにラッチされたデータを出力する場合、不良が生じた箇所を容易に特定可能である。
【００５７】
［第２実施形態］
次に、図８を参照して、第２実施形態に係る不良検出方法について説明する。尚、以下の説明において、第１実施形態と同様の構成には同一の符号を付し、同様の部分については説明を省略する。
【００５８】
図８は、本実施形態に係る不良検出方法について説明するための模式的な断面図である。尚、説明の都合上、図８では一部の構成を省略する。
【００５９】
本実施形態に係る不良検出方法においては、第１実施形態と同様に、ビット線ＢＬ１〜ＢＬ６に０Ｖを供給し、ドレイン選択線ＳＧＤに電圧ＶＯＮを供給し、ソース選択線ＳＧＳに電圧ＶＯＦＦを供給する。
【００６０】
また、同方法においては、ワード線ＷＬ０〜ＷＬ２４から一つのワード線ＷＬを順次選択し、選択したワード線ＷＬに０Ｖを供給し、それ以外のワード線ＷＬに電圧ＶＣＧを供給し、ビット線ＢＬ１〜ＢＬ６の電圧を検知して、その結果を出力する。
【００６１】
例えば、ワード線ＷＬ０を選択してワード線ＷＬ０に０Ｖを供給し、それ以外のワード線ＷＬ１〜ＷＬ２４に電圧ＶＣＧを供給する。例えば、アドレスレジスタＡＤＲ（図２）等に図中のワード線ＷＬ０に対応するアドレスデータを保持させ、このアドレスデータをロウデコーダＲＤ中のデコード回路によってデコードして、スイッチ回路に入力する。スイッチ回路は、デコード回路の出力信号に応じて選択ワード線ＷＬ０を第１の電圧供給線と導通させ、非選択ワード線ＷＬを第２の電圧供給線と導通させる。また、電圧生成回路ＶＧによって第１の電圧供給線に０Ｖを供給し、第２の電圧供給線に電圧ＶＣＧを供給する。
【００６２】
次に、ビット線ＢＬ１〜ＢＬ６の電圧を検知して、その結果を出力する。この場合、ビット線ＢＬ２に対応するデータラッチＳＤＬに“Ｌ”がラッチされ、その他のビット線ＢＬに対応するデータラッチＳＤＬに“Ｈ”がラッチされる。
【００６３】
次に、ワード線ＷＬ１を選択してワード線ＷＬ１に０Ｖを供給し、それ以外のワード線ＷＬ０，ＷＬ２〜ＷＬ２４に電圧ＶＣＧを供給し、ビット線ＢＬ１〜ＢＬ６の電圧を検知して、その結果を出力する。この場合も同様に、ビット線ＢＬ２に対応するデータラッチＳＤＬに“Ｌ”がラッチされ、その他のビット線ＢＬに対応するデータラッチＳＤＬに“Ｈ”がラッチされる。ワード線ＷＬ２〜ＷＬ２１についても同様の処理を行う。
【００６４】
次に、ワード線ＷＬ２２を選択してワード線ＷＬ２２に０Ｖを供給し、それ以外のワード線ＷＬ０〜ＷＬ２１，ＷＬ２３，ＷＬ２４に電圧ＶＣＧを供給し、ビット線ＢＬ１〜ＢＬ６の電圧を検知して、その結果を出力する。この場合、ビット線ＢＬ２から半導体層１２０を介してワード線ＷＬ２２に電流が流れ、ビット線ＢＬ２の電圧が０Ｖ程度まで低下する。従って、この状態でビット線ＢＬ１〜ＢＬ６の電圧を検知すると、全てのビット線ＢＬ１〜ＢＬ６に対応するデータラッチＳＤＬに“Ｈ”がラッチされる。
【００６５】
ワード線ＷＬ２３，ＷＬ２４については、同様の処理を行っても良いし、省略しても良い。
【００６６】
次に、データラッチＳＤＬのデータが“Ｌ”から“Ｈ”に変化したタイミングにおいて選択されていたワード線ＷＬ２２を、不良個所に対応するワード線ＷＬ２２として特定する。また、ワード線ＷＬ０等が選択されていたタイミングにおいて“Ｌ”に対応するビット線ＢＬ２を不良個所に対応するビット線ＢＬとして特定する。
【００６７】
本実施形態に係る不良検出方法によれば、センスアンプＳＡを利用して、上述した不良の検出を効率よく行うことが可能である。また、第１実施形態と比較して、不良が生じた箇所を更に容易に特定可能である。
【００６８】
［第３実施形態］
次に、図９を参照して、第３実施形態に係る不良検出方法について説明する。尚、以下の説明において、第１実施形態と同様の構成には同一の符号を付し、同様の部分については説明を省略する。
【００６９】
図９は、本実施形態に係る不良検出方法について説明するための模式的な断面図である。尚、説明の都合上、図９では一部の構成を省略する。
【００７０】
本実施形態に係る不良検出方法においては、第１実施形態と同様に、ドレイン選択線ＳＧＤに電圧ＶＯＮを供給し、ソース選択線ＳＧＳに電圧ＶＯＦＦを供給する。
【００７１】
また、同方法においては、ビット線ＢＬ１〜ＢＬ６を所定の電圧値まで充電し、ワード線ＷＬ０〜ＷＬ２４に０Ｖを供給する。
【００７２】
ここで、メモリブロックＭＢにおいてワード線ＷＬ及び半導体層１２０のショートが発生していた場合、ビット線ＢＬから半導体層１２０を介してワード線ＷＬに電流が流れ、ビット線ＢＬの電圧が減少する。図示の例では、ワード線ＷＬ２２及びビット線ＢＬ２に対応する半導体層１２０のショートが発生している。これにより、ビット線ＢＬ２の電圧が減少する。
【００７３】
次に、ビット線ＢＬ１〜ＢＬ６の電圧を検知する。この場合、ビット線ＢＬ２に対応するデータラッチＳＤＬに“Ｈ”がラッチされ、その他のビット線ＢＬに対応するデータラッチＳＤＬに“Ｌ”がラッチされる。
【００７４】
尚、本実施形態に係る不良検出方法においては、ワード線ＷＬ０〜ＷＬ２４に０Ｖを供給する。従って、メモリブロックＭＢ中の全てのメモリセルＭＣのしきい値電圧が、負の電圧であることが望ましい。従って、本実施形態に係る不良検出方法の実行に際しては、予め、メモリブロックＭＢに対して、消去動作を実行しても良い。
【００７５】
［第４実施形態］
次に、図１０を参照して、第４実施形態に係る不良検出方法について説明する。尚、以下の説明において、第３実施形態と同様の構成には同一の符号を付し、同様の部分については説明を省略する。
【００７６】
図１０は、本実施形態に係る不良検出方法について説明するための模式的な断面図である。尚、説明の都合上、図１０では一部の構成を省略する。
【００７７】
本実施形態に係る不良検出方法においては、第３実施形態と同様に、ビット線ＢＬ１〜ＢＬ６を所定の電圧値まで充電し、ドレイン選択線ＳＧＤに電圧ＶＯＮを供給し、ソース選択線ＳＧＳに電圧ＶＯＦＦを供給する。
【００７８】
また、同方法においては、ワード線ＷＬ０〜ＷＬ２４から一つのワード線ＷＬを順次選択し、選択したワード線ＷＬに０Ｖを供給し、それ以外のワード線ＷＬに電圧ＶＣＧを供給し、ビット線ＢＬ１〜ＢＬ６の電圧を検知して、その結果を出力する。
【００７９】
例えば、ワード線ＷＬ０を選択してワード線ＷＬ０に０Ｖを供給し、それ以外のワード線ＷＬ１〜ＷＬ２４に電圧ＶＣＧを供給し、ビット線ＢＬ１〜ＢＬ６の電圧を検知して、その結果を出力する。この場合、全てのビット線ＢＬ１〜ＢＬ６に対応するデータラッチＳＤＬに“Ｈ”がラッチされる。ワード線ＷＬ１〜ＷＬ２１についても同様の処理を行う。
【００８０】
次に、ワード線ＷＬ２２を選択してワード線ＷＬ２２に０Ｖを供給し、それ以外のワード線ＷＬ０〜ＷＬ２１，ＷＬ２３，ＷＬ２４に電圧ＶＣＧを供給し、ビット線ＢＬ１〜ＢＬ６の電圧を検知して、その結果を出力する。この場合、ビット線ＢＬ２から半導体層１２０を介してワード線ＷＬ２２に電流が流れ、ビット線ＢＬ２の電圧が０Ｖ程度まで低下する。従って、この状態でビット線ＢＬ１〜ＢＬ６の電圧を検知すると、ビット線ＢＬ２に対応するデータラッチＳＤＬに“Ｌ”がラッチされ、その他のビット線ＢＬに対応するデータラッチＳＤＬに“Ｈ”がラッチされる。
【００８１】
ワード線ＷＬ２３，ＷＬ２４については、同様の処理を行っても良いし、省略しても良い。
【００８２】
次に、データラッチＳＤＬのデータが“Ｈ”から“Ｌ”に変化したタイミングにおいて選択されていたワード線ＷＬ２２を不良個所に対応するワード線ＷＬ２２として特定する。また、このタイミングにおいて“Ｌ”に対応するビット線ＢＬ２を不良個所に対応するビット線ＢＬとして特定する。
【００８３】
本実施形態に係る不良検出方法によれば、センスアンプＳＡを利用して、上述した不良の検出を効率よく行うことが可能である。また、第３実施形態と比較して、不良が生じた箇所を更に容易に特定可能である。
【００８４】
［第５実施形態］
次に、図１１〜図１３を参照して、第５実施形態に係る不良検出方法について説明する。尚、以下の説明において、第１実施形態と同様の構成には同一の符号を付し、同様の部分については説明を省略する。
【００８５】
第１実施形態〜第４実施形態では、メモリダイＭＤ（図１）の製造に際して、テストの段階で不良を検出する方法について例示した。しかしながら、この様な不良検出方法は、メモリシステム１０の完成後に実行することも可能である。
【００８６】
本実施形態に係る半導体記憶装置は、書込動作の実行に際して、第１実施形態に係る不良検出方法を実行する。これにより、メモリシステム１０の完成後に発生した不良を検出可能である。
【００８７】
図１１は、本実施形態に係る半導体記憶装置の書込動作について説明するためのフローチャートである。
【００８８】
ステップＳ１０１では、ループ回数ｎを１に設定する。ループ回数ｎは、レジスタ等に記録される。
【００８９】
ステップＳ１０２では、プログラム動作を行う。
【００９０】
プログラム動作においては、例えば図１２に示す様に、しきい値電圧の調整を行うメモリセルＭＣに接続されたビット線ＢＬと、しきい値電圧の調整を行わないメモリセルＭＣに接続されたビット線ＢＬと、に異なる電圧を供給する。例えば、前者に対応するデータラッチＳＤＬ（図４）のノードＬＡＴを“Ｈ”状態とし、後者に対応するデータラッチＳＤＬのノードＬＡＴを“Ｌ”状態とする。また、ノードＢＬＸ，ＢＬＣ，ＨＬＬを“Ｈ”状態とし、ノードＸＸＬを“Ｌ”状態とする。前者に対応するビット線ＢＬには、例えば、ノードＮ２を介して接地電圧を供給する。後者に対応するビット線ＢＬには、例えば、ノードＮ１を介して所定のビット線電圧を供給する。
【００９１】
また、メモリセルＭＣをビット線ＢＬと導通させる。例えば、ドレイン選択線ＳＧＤに電圧ＶＯＮを供給する。また、選択ワード線ＷＬ３にプログラム電圧ＶＰＧＭを供給し、非選択ワード線ＷＬに書込パス電圧ＶＰＡＳＳを供給する。プログラム電圧ＶＰＧＭは、例えば、メモリセルＭＣの電荷蓄積膜１３２に電子がトンネルする程度の大きさを有する。書込パス電圧ＶＰＡＳＳは、例えば、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣがＯＮ状態となる程度の大きさを有する。プログラム電圧ＶＰＧＭは、書込パス電圧ＶＰＡＳＳよりも大きい。
【００９２】
また、ソース選択線ＳＧＳに電圧ＶＯＦＦを供給する。
【００９３】
ステップＳ１０３（図１１）では、プログラムベリファイ動作を行う。
【００９４】
プログラムベリファイ動作においては、例えば図１３に示す様に、しきい値電圧の調整を行うメモリセルＭＣに接続されたビット線ＢＬと、しきい値電圧の調整を行わないメモリセルＭＣに接続されたビット線ＢＬと、に異なる電圧を供給する。例えば、前者に対応するデータラッチＳＤＬ（図４）のノードＬＡＴを“Ｌ”状態とし、後者に対応するデータラッチＳＤＬのノードＬＡＴを“Ｈ”状態とする。また、ノードＢＬＸ，ＢＬＣ，ＨＬＬを“Ｈ”状態とし、ノードＸＸＬを“Ｌ”状態とする。前者に対応するビット線ＢＬには、例えば、ノードＮ１を介して所定のビット線電圧を供給する。後者に対応するビット線ＢＬには、例えば、ノードＮ０を介して接地電圧を供給する。
【００９５】
また、ソース線ＳＬに０Ｖを供給する。
【００９６】
また、メモリセルＭＣをビット線ＢＬ及びソース線ＳＬと導通させる。例えば、ドレイン選択線ＳＧＤに電圧ＶＯＮを供給する。また、非選択ワード線ＷＬに読出パス電圧ＶＲＥＡＤを供給する。読出パス電圧ＶＲＥＡＤは、例えば、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣがＯＮ状態となる程度の大きさを有する。読出パス電圧ＶＲＥＡＤは、書込パス電圧ＶＰＡＳＳ（図１２）より小さくても良い。
【００９７】
また、選択ワード線ＷＬにメモリセルＭＣにベリファイ電圧ＶＶＦＹを供給する。ベリファイ電圧ＶＶＦＹは、例えば、メモリセルＭＣに記録されたデータに応じてメモリセルＭＣがＯＮ状態又はＯＦＦ状態となる程度の大きさを有する。ベリファイ電圧ＶＶＦＹは、読出パス電圧ＶＲＥＡＤよりも小さい。
【００９８】
また、ビット線ＢＬ１〜ＢＬ６の電圧又は電流を検知する。例えば、ノードＨＬＬを“Ｌ”状態に切り換え、ノード“ＸＸＬ”を“Ｈ”状態に切り換えて、センストランジスタ３１のゲート電極とビット線ＢＬとを導通させる。また、ノード“ＳＴＢ”を“Ｈ”状態として配線ＬＢＵＳの電荷を放出又は維持し、ノードＳＴＬを“Ｈ”状態とすることにより、ビット線ＢＬの電圧が検知される。
【００９９】
ステップＳ１０４（図１１）では、ベリファイ動作の結果を判定する。例えば、データラッチＳＤＬに保持されたデータに“Ｌ”が含まれている場合等にはベリファイＮＧと判定し、ステップＳ１０５に進む。一方、データラッチＳＤＬに保持されたデータが全て“Ｈ”である場合等にはベリファイＯＫと判定し、ステップＳ１０７に進む。
【０１００】
ステップＳ１０５では、ループ回数ｎが所定の回数Ｎに達したか否かを判定する。達していなかった場合にはステップＳ１０６に進む。達していた場合にはステップＳ１１０に進む。
【０１０１】
ステップＳ１０６では、ループ回数ｎに１を加算して、ステップＳ１０２に進む。
【０１０２】
ステップＳ１０７では、不良検出動作を実行する。不良検出動作は、例えば、第１実施形態に係る不良検出方法と同様に実行される。この際、ワード線ＷＬに印加する電圧ＶＣＧ（図７）は、例えば、読出パス電圧ＶＲＥＡＤ（図１３）以上書込パス電圧ＶＰＡＳＳ（図１２）以下の大きさとしても良い。
【０１０３】
ステップＳ１０８では、ステップＳ１０７の不良検出動作において不良が検出されたか否かを判定する。検出されていなかった場合にはステップＳ１０９に進む。検出されていた場合にはステップＳ１１０に進む。
【０１０４】
ステップＳ１０９では、ステータスレジスタＳＴＲ（図２）のステータスデータをパスとし、コントロールダイＣＤ（図１）に出力し、書込動作を終了する。
【０１０５】
ステップＳ１１０では、ステータスレジスタＳＴＲ（図２）のステータスデータをフェイルとし、コントロールダイＣＤ（図１）に出力し、書込動作を終了する。
【０１０６】
［第６実施形態］
次に、図１４〜図１６を参照して、第６実施形態に係る不良検出方法について説明する。尚、以下の説明において、第１実施形態〜第５実施形態と同様の構成には同一の符号を付し、同様の部分については説明を省略する。
【０１０７】
本実施形態に係る半導体記憶装置は、消去動作の実行に際して、第３実施形態に係る不良検出方法を実行する。これにより、メモリシステム１０の完成後に発生した不良を検出可能である。
【０１０８】
図１４は、本実施形態に係る半導体記憶装置の消去動作について説明するためのフローチャートである。
【０１０９】
本実施形態に係る半導体記憶装置の消去動作は、第５実施形態に係る書込動作（図１１）と共通するステップを含む。ただし、本実施形態においては、プログラム動作（Ｓ１０２）のかわりに消去電圧印加動作（Ｓ２０２）を実行する。また、プログラムベリファイ動作（Ｓ１０３）のかわりに消去ベリファイ動作（Ｓ２０３）を実行する。また、ステップＳ１０４の動作のかわりにステップＳ２０４の動作を実行する。また、ステップＳ１０７の動作のかわりにステップＳ２０７の動作を実行する。
【０１１０】
ステップＳ２０２の消去電圧印加動作においては、例えば図１５に示す様に、ソース線ＳＬに電圧ＶＥＲＡを供給する。電圧ＶＥＲＡは、例えば、メモリセルＭＣの電荷蓄積膜１３２に正孔がトンネルし、又は、メモリセルＭＣの電荷蓄積膜１３２から電子が引き抜かれる程度の大きさを有する。電圧ＶＥＲＡは、書込パス電圧ＶＰＡＳＳ（図１２）よりも大きい。
【０１１１】
また、メモリセルＭＣをソース線ＳＬと導通させる。例えば、ソース選択線ＳＧＳに電圧ＶＯＮ´を供給する。また、ワード線ＷＬ０〜ＷＬ２４に０Ｖを供給する。電圧ＶＯＮ´は、ソース選択トランジスタＳＴＳのチャネル領域に正孔のチャネルが形成される程度の大きさを有する。
【０１１２】
また、ドレイン選択線ＳＧＤに電圧ＶＯＦＦ´を供給する。電圧ＶＯＦＦ´は、ドレイン選択トランジスタＳＴＤのチャネル領域にチャネルが形成されない程度の大きさを有する。
【０１１３】
ステップＳ２０３の消去ベリファイ動作においては、例えば図１６に示す様に、全てのビット線ＢＬ０〜ＢＬ６に所定のビット線電圧を供給する。また、ソース線ＳＬ及びワード線ＷＬ０〜ＷＬ２４に０Ｖを供給する。また、ドレイン選択線ＳＧＤ及びソース選択線ＳＧＳに電圧ＶＯＮを供給する。また、ビット線ＢＬ１〜ＢＬ６の電圧又は電流を検知する。
【０１１４】
ステップＳ２０４（図１４）では、ベリファイ動作の結果を判定する。例えば、データラッチＳＤＬに保持されたデータに“Ｈ”が含まれている場合等にはベリファイＮＧと判定し、ステップＳ１０５に進む。一方、データラッチＳＤＬに保持されたデータが全て“Ｌ”である場合等にはベリファイＯＫと判定し、ステップＳ２０７に進む。
【０１１５】
ステップＳ２０７では、不良検出動作を実行する。不良検出動作は、例えば、第３実施形態に係る不良検出方法と同様に実行される。
【０１１６】
［第７実施形態］
第１実施形態〜第６実施形態においては、いくつかの不良検出方法を例示した。ここで、不良が検出された場合には、コントロールダイＣＤ（制御装置）によって不良ブロックの管理等を行うことが可能である。以下においては、この様な管理方法について例示する。
【０１１７】
図１７に示す通り、本実施形態に係るコントロールダイＣＤは、プロセッサ、ＲＡＭ、ＲＯＭ等により、論物変換テーブル２０１、ＦＡＴ（File Allocation Table）２０２及び不良ブロック保持部２０３等を実現する。また、本実施形態に係るコントロールダイＣＤは、ＥＣＣ回路２０４を備える。
【０１１８】
論物変換テーブル２０１は、ホストコンピュータ２０から受信した論理アドレスと、メモリセルアレイＭＣＡの各ページＰに割り当てられた物理アドレスと、を対応付けて保持する。
【０１１９】
ＦＡＴ２０２は、各ページＰの状態を示すＦＡＴ情報を保持する。この様なＦＡＴ情報としては、例えば、「有効」、「無効」、「消去済」を示す情報がある。例えば、「有効」であるページＰは、ホストコンピュータ２０からの命令に応じて読出される有効なデータを記憶している。また、「無効」であるページＰは、ホストコンピュータ２０からの命令に応じて読出されない無効なデータを記憶している。また、「消去済」であるページＰには、消去動作が実行されてからデータが記憶されていない。
【０１２０】
不良ブロック保持部２０３は、メモリブロックＭＢ０〜ＭＢｊに対応する物理アドレスと、メモリブロックＭＢ０〜ＭＢｊが不良ブロックであるか否かを示す情報と、を対応付けて保持する。
【０１２１】
ＥＣＣ回路２０４は、メモリダイＭＤから読み出されたデータの誤りを検出し、可能な場合にはデータの訂正を行う。
【０１２２】
［動作］
次に、上述の様なメモリダイＭＤ及びコントロールダイＣＤを備える半導体記憶装置の動作について説明する。
【０１２３】
［初期動作］
コントロールダイＣＤは、例えば、初期動作として各メモリダイＭＤのメモリセルアレイＭＣＡのＲＯＭ領域（図２）に記録されたデータを参照して、不良ブロックの物理アドレス等を取得する。次に、不良ブロック保持部２０３を参照して、取得した物理アドレスに対応するメモリブロックＭＢが不良ブロックである旨の情報を記録する。
【０１２４】
［読出シーケンス］
コントロールダイＣＤは、例えば、ホストコンピュータ２０からの読出命令に応じて、読出シーケンスを実行する。例えば、まず、論物変換テーブル２０１を参照してホストコンピュータ２０から受信した論理アドレスに対応する物理アドレスを取得する。次に、メモリダイＭＤに、取得した物理アドレス及び読出命令を送信して、読出動作を実行する。次に、メモリダイＭＤからデータを受信し、ＥＣＣ回路２０４に送信して誤りの検出及びデータの訂正を行い、ホストコンピュータ２０に送信する。
【０１２５】
［書込シーケンス］
コントロールダイＣＤは、例えば、ホストコンピュータ２０からの書込命令に応じて、書込シーケンスを実行する。例えば、まず、受信した論理アドレスに対して物理アドレスを割り当てる割当処理を実行し、物理アドレスを取得する。次に、メモリダイＭＤに、取得した物理アドレス、書込命令、及び、ホストコンピュータ２０から受信したデータを送信し、例えば図１１〜図１３を参照して説明した様に、書込動作を実行する。
【０１２６】
割当処理においては、例えば、まず、論物変換テーブル２０１を参照し、受信した論理アドレスが保持されているか否かを判定する。保持されていた場合には、この論理アドレス及びこれに対応する物理アドレスを論物変換テーブル２０１から消去する。また、ＦＡＴ２０２を参照して、消去した物理アドレスに対応するＦＡＴ情報を「無効」にする。次に、ＦＡＴ２０２から「消去済」であるページＰの物理アドレスを取得する。次に、不良ブロック保持部２０３を参照して、取得した物理アドレスに対応するメモリブロックＭＢが不良ブロックに対応するブロックか否かを判定する。不良ブロックでなかった場合には、取得した物理アドレス及び受信した論理アドレスを論物変換テーブル２０１に書き込む。不良ブロックだった場合には、再度ＦＡＴ２０２を参照して物理アドレスを取得する。
【０１２７】
コントロールダイＣＤは、次に、メモリダイＭＤからステータスデータを受信し、ステータスデータがフェイルであるかパスであるかを判定する。ステータスデータがフェイルであるには、不良ブロック保持部２０３を参照して、メモリダイＭＤに送信した物理アドレスに対応するメモリブロックＭＢが不良ブロックである旨の情報を記録する。
【０１２８】
［消去シーケンス］
コントロールダイＣＤは、例えば、メモリブロックＭＢの数が一定数以下になってしまった場合や、ホストコンピュータ２０から消去命令を受信した場合等に、消去シーケンスを実行する。例えば、まず、ＦＡＴ２０２を参照し、全てのページＰの状態が「無効」であるメモリブロックＭＢｉを検出して、このメモリブロックＭＢｉに対応する物理アドレスを取得する。次に、メモリダイＭＤに、取得した物理アドレス及び消去命令を送信し、例えば図１４〜図１６を参照して説明した様に、消去動作を実行する。
【０１２９】
コントロールダイＣＤは、次に、メモリダイＭＤからステータスデータを受信し、ステータスデータがフェイルであるかパスであるかを判定する。ステータスデータがフェイルである場合には、不良ブロック保持部２０３を参照して、メモリダイＭＤに送信した物理アドレスに対応するメモリブロックＭＢが不良ブロックである旨の情報を記録する。
【０１３０】
尚、以上の例においては、不良個所が特定された場合に、この不良個所をブロック単位で不良ブロックとして管理する例について説明した。しかしながら、不良個所が特定された場合には、例えば、この不良個所をビット線ＢＬ単位で管理しても良いし、ページＰ単位で管理しても良い。
【０１３１】
不良個所をビット線ＢＬ単位で管理する場合、メモリダイＭＤは、センスアンプＳＡによる電流又は電圧の検知の結果を、コントロールダイＣＤに直接出力しても良い。また、コントロールダイＣＤは、例えば、不良個所に対応するビットと、ＥＣＣ処理等のための冗長ビット等と、を入れ替えても良い。
【０１３２】
不良個所をページＰ単位で管理する場合、メモリダイＭＤは、例えば、書込動作のステップＳ１０７の不良検出動作（図１１）を、第２実施形態に係る不良検出方法と同様に実行しても良い。また、例えば、消去動作のステップＳ２０７の不良検出動作（図１４）を、第４実施形態に係る不良検出方法と同様に実行しても良い。また、メモリダイＭＤは、不良が検出されたタイミングにおいて選択されていたワード線ＷＬに対応するアドレス情報を、コントロールダイＣＤに出力しても良い。
【０１３３】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３４】
ＢＬ…ビット線、ＳＬ…ソース線、ＭＣ…メモリセル、ＳＴＤ…ドレイン選択トランジスタ、ＳＴＳ…ソース選択トランジスタ、ＷＬ…ワード線、ＳＧＤ…ドレイン選択線、ＳＧＳ…ソース選択線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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