(57)【要約】【課題】発振周波数の調整に用いる調整データに異常が生じたことを検出することが可能なリアルタイムクロックモジュールを提供すること。【解決手段】発振回路と、前記発振回路の発振周波数の調整に用いる調整データを記憶する記憶部と、前記調整データに基づく第１のデータと、前記調整データに基づく第２のデータと、を比較し、前記第１のデータ及び前記第２のデータの少なくとも一方が異常であるか否かを判定するデータ異常判定回路と、前記データ異常判定回路からの信号に基づいて、前記第１のデータ及び前記第２のデータが正常であることを示す第１の値、又は、前記第１のデータ及び前記第２のデータの少なくとも一方が異常であることを示す第２の値が設定されるデータ異常フラグを保持するフラグレジスターと、を備える、リアルタイムクロックモジュール。【選択図】図１
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【特許請求の範囲】
【請求項１】
発振回路と、
前記発振回路の発振周波数の調整に用いる調整データを記憶する記憶部と、
前記調整データに基づく第１のデータと、前記調整データに基づく第２のデータと、を比較し、前記第１のデータ及び前記第２のデータの少なくとも一方が異常であるか否かを判定するデータ異常判定回路と、
前記データ異常判定回路からの信号に基づいて、前記第１のデータ及び前記第２のデータが正常であることを示す第１の値、又は、前記第１のデータ及び前記第２のデータの少なくとも一方が異常であることを示す第２の値が設定されるデータ異常フラグを保持するフラグレジスターと、
を備える、リアルタイムクロックモジュール。
【請求項２】
前記記憶部から前記調整データがロードされる第１のデータレジスターと、
前記記憶部から前記調整データがロードされる第２のデータレジスターと、を備え、
前記第１のデータは、前記第１のデータレジスターから出力されるデータであり、
前記第２のデータは、前記第２のデータレジスターから出力されるデータである、請求項１に記載のリアルタイムクロックモジュール。
【請求項３】
前記調整データは、前記記憶部から前記第２のデータレジスターに周期的にロードされる、請求項２に記載のリアルタイムクロックモジュール。
【請求項４】
前記記憶部から前記調整データがロードされるデータレジスターを備え、
前記第１のデータは、前記データレジスターから出力されるデータであり、
前記第２のデータは、前記記憶部に記憶されている前記調整データである、請求項１に記載のリアルタイムクロックモジュール。
【請求項５】
前記データ異常フラグが前記第１の値から前記第２の値に変更されたときの時刻情報を保持する時刻レジスターを備える、請求項１乃至４のいずれか一項に記載のリアルタイムクロックモジュール。
【請求項６】
前記データ異常判定回路は、
前記第１のデータと前記第２のデータとが一致しないときにパルス信号を生成するパルス信号生成回路を備え、
前記パルス信号に基づいて、前記データ異常フラグが前記第１の値から前記第２の値に変更される、請求項１乃至５のいずれか一項に記載のリアルタイムクロックモジュール。
【請求項７】
発振回路と、
前記発振回路の発振周波数の調整に用いる調整データを記憶する記憶部と、
前記記憶部から前記調整データがロードされる第１のデータレジスターと、
前記記憶部から前記調整データがロードされる第２のデータレジスターと、
前記第１のデータレジスターから出力される第１のデータと、前記第２のデータレジスターから出力される第２のデータと、を比較し、前記第１のデータ及び前記第２のデータの少なくとも一方が異常であるか否かを判定する第１のデータ異常判定回路と、
前記第２のデータと、前記記憶部に記憶されている前記調整データである第３のデータと、を比較し、前記第２のデータ及び前記第３のデータの少なくとも一方が異常であるか否かを判定する第２のデータ異常判定回路と、
前記第１のデータ異常判定回路からの信号に基づいて、前記第１のデータ及び前記第２のデータが正常であることを示す第１の値、又は、前記第１のデータ及び前記第２のデータの少なくとも一方が異常であることを示す第２の値が設定される第１のデータ異常フラ
グを保持する第１のフラグレジスターと、
前記第２のデータ異常判定回路からの信号に基づいて、前記第２のデータ及び前記第３のデータが正常であることを示す第３の値、又は、前記第２のデータ及び前記第３のデータの少なくとも一方が異常であることを示す第４の値が設定される第２のデータ異常フラグを保持する第２のフラグレジスターと、
を備える、リアルタイムクロックモジュール。
【請求項８】
前記第１のデータ異常フラグが前記第１の値から前記第２の値に変更されたとき又は前記第２のデータ異常フラグが前記第３の値から前記第４の値に変更されたときの時刻情報を保持する時刻レジスターを備える、請求項７に記載のリアルタイムクロックモジュール。
【請求項９】
前記第１のデータ異常判定回路は、前記第１のデータと前記第２のデータとが一致しないときに第１のパルス信号を生成する第１のパルス信号生成回路を備え、
前記第２のデータ異常判定回路は、前記第２のデータと前記第３のデータとが一致しないときに第２のパルス信号を生成する第２のパルス信号生成回路を備え、
前記第１のパルス信号に基づいて、前記第１のデータ異常フラグが前記第１の値から前記第２の値に変更され、
前記第２のパルス信号に基づいて、前記第２のデータ異常フラグが前記第３の値から前記第４の値に変更される、請求項７又は８に記載のリアルタイムクロックモジュール。
【請求項１０】
請求項１乃至９のいずれか一項に記載のリアルタイムクロックモジュールと、
前記リアルタイムクロックモジュールからの出力信号に基づいて動作する処理回路と、を備えた、電子機器。
【請求項１１】
請求項１乃至９のいずれか一項に記載のリアルタイムクロックモジュールと、
前記リアルタイムクロックモジュールからの出力信号に基づいて動作する処理回路と、を備えた、移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リアルタイムクロックモジュール、電子機器及び移動体に関する。
【背景技術】
【０００２】
特許文献１には、外部から供給される電圧が基準電圧以下となったときに、補償回路の動作を停止させるとともに、温度補償フラグの値を、温度補償回路の動作が停止したことを示す値に変更する温度補償型発振回路を備えたリアルタイムクロック装置が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−０３８４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載のリアルタイムクロック装置では、電源電圧の低下を検出することができるが、発振周波数の調整に用いる調整データに異常が生じたことを検出することはできない。
【課題を解決するための手段】
【０００５】
本発明に係るリアルタイムクロックモジュールの一態様は、
発振回路と、
前記発振回路の発振周波数の調整に用いる調整データを記憶する記憶部と、
前記調整データに基づく第１のデータと、前記調整データに基づく第２のデータと、を比較し、前記第１のデータ及び前記第２のデータの少なくとも一方が異常であるか否かを判定するデータ異常判定回路と、
前記データ異常判定回路からの信号に基づいて、前記第１のデータ及び前記第２のデータが正常であることを示す第１の値、又は、前記第１のデータ及び前記第２のデータの少なくとも一方が異常であることを示す第２の値が設定されるデータ異常フラグを保持するフラグレジスターと、
を備える。
【０００６】
前記リアルタイムクロックモジュールの一態様は、
前記記憶部から前記調整データがロードされる第１のデータレジスターと、
前記記憶部から前記調整データがロードされる第２のデータレジスターと、を備え、
前記第１のデータは、前記第１のデータレジスターから出力されるデータであり、
前記第２のデータは、前記第２のデータレジスターから出力されるデータであってもよい。
【０００７】
前記リアルタイムクロックモジュールの一態様において、
前記調整データは、前記記憶部から前記第２のデータレジスターに周期的にロードされてもよい。
【０００８】
前記リアルタイムクロックモジュールの一態様は、
前記記憶部から前記調整データがロードされるデータレジスターを備え、
前記第１のデータは、前記データレジスターから出力されるデータであり、
前記第２のデータは、前記記憶部に記憶されている前記調整データであってもよい。
【０００９】
前記リアルタイムクロックモジュールの一態様は、
前記データ異常フラグが前記第１の値から前記第２の値に変更されたときの時刻情報を保持する時刻レジスターを備えてもよい。
【００１０】
前記リアルタイムクロックモジュールの一態様において、
前記データ異常判定回路は、
前記第１のデータと前記第２のデータとが一致しないときにパルス信号を生成するパルス信号生成回路を備え、
前記パルス信号に基づいて、前記データ異常フラグが前記第１の値から前記第２の値に変更されてもよい。
【００１１】
本発明に係るリアルタイムクロックモジュールの一態様は、
発振回路と、
前記発振回路の発振周波数の調整に用いる調整データを記憶する記憶部と、
前記記憶部から前記調整データがロードされる第１のデータレジスターと、
前記記憶部から前記調整データがロードされる第２のデータレジスターと、
前記第１のデータレジスターから出力される第１のデータと、前記第２のデータレジスターから出力される第２のデータと、を比較し、前記第１のデータ及び前記第２のデータの少なくとも一方が異常であるか否かを判定する第１のデータ異常判定回路と、
前記第２のデータと、前記記憶部に記憶されている前記調整データである第３のデータと、を比較し、前記第２のデータ及び前記第３のデータの少なくとも一方が異常であるか否かを判定する第２のデータ異常判定回路と、
前記第１のデータ異常判定回路からの信号に基づいて、前記第１のデータ及び前記第２のデータが正常であることを示す第１の値、又は、前記第１のデータ及び前記第２のデータの少なくとも一方が異常であることを示す第２の値が設定される第１のデータ異常フラグを保持する第１のフラグレジスターと、
前記第２のデータ異常判定回路からの信号に基づいて、前記第２のデータ及び前記第３のデータが正常であることを示す第３の値、又は、前記第２のデータ及び前記第３のデータの少なくとも一方が異常であることを示す第４の値が設定される第２のデータ異常フラグを保持する第２のフラグレジスターと、
を備える。
【００１２】
前記リアルタイムクロックモジュールの一態様は、
前記第１のデータ異常フラグが前記第１の値から前記第２の値に変更されたとき又は前記第２のデータ異常フラグが前記第３の値から前記第４の値に変更されたときの時刻情報を保持する時刻レジスターを備えてもよい。
【００１３】
前記リアルタイムクロックモジュールの一態様において、
前記第１のデータ異常判定回路は、前記第１のデータと前記第２のデータとが一致しないときに第１のパルス信号を生成する第１のパルス信号生成回路を備え、
前記第２のデータ異常判定回路は、前記第２のデータと前記第３のデータとが一致しないときに第２のパルス信号を生成する第２のパルス信号生成回路を備え、
前記第１のパルス信号に基づいて、前記第１のデータ異常フラグが前記第１の値から前記第２の値に変更され、
前記第２のパルス信号に基づいて、前記第２のデータ異常フラグが前記第３の値から前記第４の値に変更されてもよい。
【００１４】
本発明に係る電子機器の一態様は、
前記リアルタイムクロックモジュールの一態様と、
前記リアルタイムクロックモジュールからの出力信号に基づいて動作する処理回路と、を備えている。
【００１５】
本発明に係る移動体の一態様は、
前記リアルタイムクロックモジュールの一態様と、
前記リアルタイムクロックモジュールからの出力信号に基づいて動作する処理回路と、を備えている。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態のリアルタイムクロックモジュールの機能ブロック図。
【図２】記憶部に記憶されるデータの一例を示す図。
【図３】データ異常判定回路の構成例を示す図。
【図４】データ異常判定回路の動作の一例を示すタイミングチャート図。
【図５】第２実施形態のリアルタイムクロックモジュールの機能ブロック図。
【図６】第２実施形態におけるデータ異常判定回路の動作の一例を示すタイミングチャート図。
【図７】第３実施形態のリアルタイムクロックモジュールの機能ブロック図。
【図８】第３実施形態におけるデータ異常判定回路の動作の一例を示すタイミングチャート図。
【図９】第４実施形態のリアルタイムクロックモジュールの機能ブロック図。
【図１０】データ異常判定回路の構成例を示す図。
【図１１】第４実施形態におけるデータ異常判定回路の動作の一例を示すタイミングチャート図。
【図１２】電子機器の実施形態の機能ブロック図。
【図１３】電子機器の実施形態の外観の一例を示す図。
【図１４】移動体の実施形態の機能ブロック図。
【図１５】移動体の実施形態の一例を示す図。
【発明を実施するための形態】
【００１７】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００１８】
１．リアルタイムクロックモジュール
１−１．第１実施形態
図１は、第１実施形態のリアルタイムクロックモジュール１の機能ブロック図である。図１に示すように、リアルタイムクロックモジュール１は、振動子２と、集積回路３とを含む。
【００１９】
振動子２は、音叉型水晶振動子、ＡＴカット水晶振動子、ＳＣカット水晶振動子等であってもよいし、ＳＡＷ（Surface Acoustic Wave）共振子や水晶振動子以外の圧電振動子であってもよい。また、振動子２は、シリコン半導体を材料とするＭＥＭＳ（Micro Electro Mechanical Systems）振動子であってもよい。振動子２は、圧電効果によって励振されてもよいし、クーロン力（静電気力）によって駆動されてもよい。
【００２０】
集積回路３は、発振回路１０、分周回路１１、分周回路１２、計時回路１３、ロード信号生成回路１４、ｎ個の設定レジスター２１−１〜２１−ｎ、ｎ個の比較用レジスター２２−１〜２２−ｎ、ｎ個のデータ異常判定回路３０−１〜３０−ｎ、ｎ個のフラグレジスター４１−１〜４１−ｎ、ｎ個の時刻レジスター４２−１〜４２−ｎ、バスインターフェース回路５１、メモリーインターフェース回路５２、記憶部６０、レギュレーター７０、
バイアス電流生成回路７２、電圧低下検出回路８０及びパワーオンリセット回路９０を含む。ただし、集積回路３は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。
【００２１】
パワーオンリセット回路９０は、集積回路３の端子Ｔ５を介して供給される電源電圧ＶＤＤ及び集積回路３の端子Ｔ６を介して供給されるグラウンド電圧ＶＳＳに基づいて、電源電圧ＶＤＤが０Ｖから所望の電圧に達するまでの間にパルス状のリセット信号ＲＳＴを生成する。リセット信号ＲＳＴにより集積回路３の各回路が初期化される。
【００２２】
レギュレーター７０は、電源電圧ＶＤＤ及びグラウンド電圧ＶＳＳに基づいて、所定の電圧値の安定化された電圧ＶＯＳＣ及び電圧ＶＬＯＧＩＣを生成する。本実施形態では、電圧ＶＯＳＣは、電圧ＶＬＯＧＩＣよりも低い。
【００２３】
バイアス電流生成回路７２は、電源電圧ＶＤＤ及びグラウンド電圧ＶＳＳに基づいて、発振回路１０、レギュレーター７０、電圧低下検出回路８０を動作させるためのバイアス電流ＩＢＩＡＳを生成する。
【００２４】
なお、図１では図示を省略しているが、グラウンド電圧ＶＳＳは、集積回路３の各回路に供給される。
【００２５】
電圧低下検出回路８０は、電圧ＶＬＯＧＩＣを監視し、電圧ＶＬＯＧＩＣが所定の電圧閾値よりも低下したことを検出し、電圧低下フラグＶＦを“１”に設定する。ここで、所定の電圧閾値は、例えば、計時回路１３等の電圧ＶＬＯＧＩＣを電源電圧として動作する回路の動作保証電圧の下限値に設定される。したがって、電圧低下フラグＶＦが“１”であることは、計時回路１３が生成する計時データＴＭの信頼性がやや低いことを示す。
【００２６】
発振回路１０は、集積回路３の端子Ｔ３，Ｔ４を介して振動子２の両端と電気的に接続されている。発振回路１０は、レギュレーター７０から供給される電圧ＶＯＳＣを電源電圧として動作し、振動子２の出力信号を増幅してフィードバックすることにより振動子２を発振させてクロック信号ＣＫ１を生成する。
【００２７】
分周回路１１は、電圧ＶＯＳＣを電源電圧として動作し、クロック信号ＣＫ１を分周することにより、所望の周波数を有するクロック信号ＣＫ２を生成する。例えば、分周回路１１は、分周比を２のＮ乗として、Ｎ個のフリップフロップが直列に接続されたリップルカウンターであってもよい。
【００２８】
なお、発振回路１０及び分周回路１１は、その他の回路と比較して相対的に高速で動作するため、発振回路１０及び分周回路１１の消費電力が低減されるように、発振回路１０及び分周回路１１の電源電圧を電圧ＶＬＯＧＩＣよりも低い電圧ＶＯＳＣにしている。
【００２９】
分周回路１２は、電圧ＶＬＯＧＩＣを電源電圧として動作し、クロック信号ＣＫ２を分周することにより、所望の周波数を有するクロック信号ＣＫ３を生成する。例えば、分周回路１２は、分周比を２のＭ乗として、Ｍ個のフリップフロップが直列に接続されたリップルカウンターであってもよい。
【００３０】
計時回路１３は、電圧ＶＬＯＧＩＣを電源電圧として動作し、クロック信号ＣＫ３に基づいて計時動作を行うことにより、例えば、年、月、曜日、日、時、分、秒を表す計時データＴＭを生成する。例えば、クロック信号ＣＫ３の周波数が１Ｈｚであり、計時回路１３は、クロック信号ＣＫ３のパルス数を６０回カウントする毎に桁上げ信号を出力すると共に、リセットされる秒カウンターのカウント値に基づき秒単位の時刻を計算してもよい
。また、計時回路１３は、秒カウンターからの桁上げ信号の数を６０回カウントする毎に桁上げ信号を出力すると共に、リセットされる分カウンターのカウント値に基づき分単位の時刻を計算してもよい。計時回路１３は、時単位、日単位、曜日単位、月単位、年単位の各時刻についても、分単位に時刻と同様の方式で算出してもよい。なお、計時回路１３は、１秒未満の単位、例えば、１／１００秒単位や１／１０００秒単位等の時刻を計算してもよい。この場合、クロック信号ＣＫ３の周波数は１Ｈｚよりも高い周波数とすればよい。
【００３１】
また、計時回路１３は、高精度な計時を実現するために発振回路１０の周波数温度特性を補償する温度補償回路を有していてもよい。
【００３２】
記憶部６０は、不揮発性メモリーであり、ｎ個のデータＤＭ１〜ＤＭｎを記憶する。データＤＭ１〜ＤＭｎは、各回路の調整に用いる調整データ等の各種のデータである。特に、本実施形態では、データＤＭ１は、発振回路１０の発振周波数の調整に用いる調整データである。記憶部６０は、例えば、ＥＥＰＲＯＭ（Electrically Erasable Programmable
Read-Only Memory）やフラッシュメモリーなどの書き換え可能な種々の不揮発性メモリーであってもよいし、ワンタイムＰＲＯＭ（One Time Programmable Read Only Memory）のような書き換え不可能な種々の不揮発性メモリーであってもよい。
【００３３】
図２は、記憶部６０に記憶されるデータの一例を示す図である。図２の例では、ｎは７であり、記憶部６０には７個のデータＤＭ１〜ＤＭ７が記憶されている。
【００３４】
図２の例では、データＤＭ１は、発振回路１０の発振周波数の調整に用いる調整データであり、発振回路１０の発振周波数が所望の周波数となるように、発振回路１０を調整するための周波数調整データである。データＤＭ２は、電圧ＶＯＳＣが所望の電圧値となるようにレギュレーター７０を調整するためのＶＯＳＣ調整データである。データＤＭ３は、電圧ＶＬＯＧＩＣが所望の電圧値となるようにレギュレーター７０を調整するためのＶＬＯＧＩＣ調整データである。データＤＭ４は、バイアス電流ＩＢＩＡＳが所望の電流値となるようにバイアス電流生成回路７２を調整するためのバイアス電流調整データである。データＤＭ５は、電圧低下検出回路８０の電圧閾値が所望の値となるように電圧低下検出回路８０を調整するための電圧低下検出閾値調整データである。データＤＭ６は、集積回路３の製造ロット番号や製造日の情報などを含むＩＣコードデータである。データＤＭ７は、リアルタイムクロックモジュール１の製造ロット番号や製造日の情報などを含むＲＴＣコードデータである。
【００３５】
図１に戻り、ロード信号生成回路１４は、電圧ＶＬＯＧＩＣを電源電圧として動作し、クロック信号ＣＫ２のパルス数をカウントし、カウント値が所定の値に達すると、クロック信号ＣＫ２の１パルス分、ロード信号ＬＤをハイレベルに設定する。ロード信号生成回路１４がクロック信号ＣＫ２のパルス数のカウントを開始してからカウント値が所定の値に達するまでの時間は、集積回路３への電源電圧ＶＤＤの供給が開始されてから発振回路１０の発振動作が安定するまでに必要な時間以上の時間に設定される。
【００３６】
ｎ個の設定レジスター２１−１〜２１−ｎは、電圧ＶＬＯＧＩＣを電源電圧として動作し、記憶部６０からｎ個のデータＤＭ１〜ＤＭｎがそれぞれロードされる。設定レジスター２１−１〜２１−ｎは、それぞれ、保持しているデータをデータＤＡ１〜ＤＡｎとして出力する。設定レジスター２１−１〜２１−ｎは、バスインターフェース回路５１を介して不図示の外部装置がバスインターフェース回路５１を介してデータを書き換えることが可能なレジスターである。
【００３７】
ｎ個の比較用レジスター２２−１〜２２−ｎは、電圧ＶＬＯＧＩＣを電源電圧として動
作し、記憶部６０からｎ個のデータＤＭ１〜ＤＭｎがそれぞれロードされる。比較用レジスター２２−１〜２２−ｎは、それぞれ、保持しているデータをデータＤＢ１〜ＤＢｎとして出力する。比較用レジスター２２−１〜２２−ｎは、不図示の外部装置がバスインターフェース回路５１を介してデータを書き換えることが不可能なレジスターである。
【００３８】
本実施形態では、ロード信号ＬＤがローレベルからハイレベルに変化するときに、設定レジスター２１−１〜２１−ｎにｎ個のデータＤＭ１〜ＤＭｎがそれぞれロードされるとともに、比較用レジスター２２−１〜２２−ｎにｎ個のデータＤＭ１〜ＤＭｎがそれぞれロードされる。
【００３９】
ｉを１以上ｎ以下の任意の整数としたとき、データ異常判定回路３０−ｉは、電圧ＶＬＯＧＩＣを電源電圧として動作し、クロック信号ＣＫ３に同期して、設定レジスター２１−ｉから出力されるデータＤＡｉと、比較用レジスター２２−ｉから出力されるデータＤＢｉとを比較し、データＤＡｉ及びデータＤＢｉの少なくとも一方が異常であるか否かを判定する。そして、データ異常判定回路３０−ｉは、データＤＡｉ及びデータＤＢｉの少なくとも一方が異常であると判定したときにパルス信号ＰＳｉを出力する。データ異常判定回路３０−１〜３０−ｎの回路構成は同じであってもよい。図３は、データ異常判定回路３０−ｉの構成例を示す図である。ｉは１以上ｎ以下の任意の整数である。
【００４０】
図３の例では、データ異常判定回路３０−ｉは、比較回路３１、フリップフロップ３２、フリップフロップ３３、ＮＯＲ回路３４及びパルス信号生成回路３５を含む。
【００４１】
比較回路３１は、データＤＡｉとデータＤＢｉとを比較し、両者が一致するときにハイレベルとなり、両者が一致しないときにローレベルとなるデータを出力する。
【００４２】
フリップフロップ３２は、クロック信号ＣＫ３のパルスの立ち上がり毎に、比較回路３１から出力されるデータを保持し、保持しているデータを出力する。
【００４３】
フリップフロップ３３は、クロック信号ＣＫ３のパルスの立ち上がり毎に、フリップフロップ３２から出力されるデータを保持し、保持しているデータを出力する。
【００４４】
なお、図示を省略しているが、リセット信号ＲＳＴがハイレベルのときに、フリップフロップ３２，３３がそれぞれ保持するデータはハイレベルに初期化される。
【００４５】
ＮＯＲ回路３４は、フリップフロップ３２から出力されるデータ及びフリップフロップ３３から出力されるデータの少なくとも一方がハイレベルのときにローレベルとなり、フリップフロップ３２から出力されるデータ及びフリップフロップ３３から出力されるデータの両方がローレベルのときにハイレベルとなる信号を出力する。データＤＡｉとデータＤＢｉとがクロック信号ＣＫ３の１周期の時間以上一致していない場合に、ＮＯＲ回路３４の出力信号がローレベルからハイレベルに変化することになる。
【００４６】
パルス信号生成回路３５は、ＮＯＲ回路３４の出力信号がローレベルからハイレベルに変化したときに一定時間ハイレベルとなるパルス信号ＰＳｉを生成する。パルス信号生成回路３５は、例えば、ＮＯＲ回路３４の出力信号を遅延さる遅延回路と、ＮＯＲ回路３４の出力信号及び遅延回路の出力信号が入力されてパルス信号ＰＳｉを出力するＥＸＯＲ回路とによって実現される。
【００４７】
データＤＡｉとデータＤＢｉとが一致しないときに、ＮＯＲ回路３４の出力信号がローレベルからハイレベルに変化するので、パルス信号生成回路３５は、データＤＡｉとデータＤＢｉとが一致しないときにパルス信号ＰＳｉを生成することになる。データＤＡｉと
データＤＢｉとが一致しないということは、データＤＡｉ及びデータＤＢｉの少なくとも一方がデータＤＭｉと一致しないこと、すなわち、データＤＡｉ及びデータＤＢｉの少なくとも一方が異常であることを示す。したがって、データ異常判定回路３０−ｉは、データＤＡｉ及びデータＤＢｉの少なくとも一方が異常であると判定したときにパルス信号ＰＳｉを生成する。
【００４８】
図１に戻り、ｉを１以上ｎ以下の任意の整数としたとき、フラグレジスター４１−ｉは、電圧ＶＬＯＧＩＣを電源電圧として動作し、データ異常判定回路３０−ｉからの信号に基づいて、データＤＡｉ及びデータＤＢｉが正常であることを示す第１の値、又は、データＤＡｉ及びデータＤＢｉの少なくとも一方が異常であることを示す第２の値が設定されるデータ異常フラグＤＦｉを保持する。具体的には、データ異常判定回路３０−ｉから出力されるパルス信号ＰＳｉに基づいて、データ異常フラグＤＦｉが第１の値から第２の値に変更される。本実施形態では、フラグレジスター４１−ｉは、パルス信号ＰＳｉの立ち上がりでハイレベルのデータを保持するフリップフロップで実現されている。なお、図示を省略しているが、リセット信号ＲＳＴがハイレベルのときに、フラグレジスター４１−１〜４１−ｎがそれぞれ保持するデータはローレベルに初期化される。
【００４９】
前述の通り、データ異常判定回路３０−ｉは、データＤＡｉ及びデータＤＢｉの少なくとも一方が異常であると判定したときにパルス信号ＰＳｉを生成する。したがって、本実施形態では、データ異常フラグＤＦｉに設定される、データＤＡｉ及びデータＤＢｉが正常であることを示す第１の値はローレベルに相当する“０”である。また、データ異常フラグＤＦｉに設定される、データＤＡｉ及びデータＤＢｉの少なくとも一方が異常であることを示す第２の値はハイレベルに相当する“１”である。
【００５０】
ｉを１以上ｎ以下の任意の整数としたとき、時刻レジスター４２−ｉは、電圧ＶＬＯＧＩＣを電源電圧として動作し、データ異常フラグＤＦｉが第１の値から第２の値に変更されたときの時刻情報ＴＳｉを保持する。具体的には、時刻レジスター４２−ｉは、パルス信号ＰＳｉの立ち上がりで、計時データＴＭを取り込み、時刻情報ＴＳｉとして保持する。したがって、データ異常フラグＤＦｉが第２の値であれば、時刻情報ＴＳｉは、データ異常判定回路３０−ｉが、データＤＡｉ及びデータＤＢｉの少なくとも一方が異常であると判定した時刻を示す情報である。
【００５１】
バスインターフェース回路５１及びメモリーインターフェース回路５２は、電圧ＶＬＯＧＩＣを電源電圧として動作し、集積回路３の端子Ｔ１，Ｔ２を介して不図示の外部装置とデータ通信を行うインターフェース回路である。バスインターフェース回路５１は、外部装置から各種のレジスターアクセスコマンドを受信し、受信したコマンドに従って、設定レジスター２１−１〜２１−ｎに対するデータの書き込みや、計時データＴＭ、データＤＡ１〜ＤＡｎ、データＤＢ１〜ＤＢｎ、データ異常フラグＤＦ１〜ＤＦｎ、時刻情報ＴＳ１〜ＴＳｎの読み出し等を行う。メモリーインターフェース回路５２は、外部装置から各種のメモリーアクセスコマンドを受信し、受信したコマンドに従って、記憶部６０に対するデータＤＭ１〜ＤＭｎの書き込みや読み出し等を行う。例えば、外部装置は、集積回路３又はリアルタイムクロックモジュール１の検査工程において、バスインターフェース回路５１を介して設定レジスター２１−１〜２１−ｎのデータＤＡ１〜ＤＡｎを書き換えながら集積回路３の各回路を調整するための最適値を探索し、得られた最適値のデータＤＭ１〜ＤＭｎを、メモリーインターフェース回路５２を介して記憶部６０に書き込む。
【００５２】
バスインターフェース回路５１及びメモリーインターフェース回路５２は、例えば、Ｉ２Ｃ（Inter-Integrated Circuit）バス対応のインターフェース回路であり、外部装置から端子Ｔ１にシリアルクロック信号が入力され、外部装置に対して端子Ｔ２を介してシリアルデータが入出力される。ただし、バスインターフェース回路５１及びメモリーインタ
ーフェース回路５２は、例えば、ＳＰＩ（Serial Peripheral Interface）バス等のＩ２Ｃバス以外の各種のシリアルバス対応のインターフェース回路であってもよいし、パラレルバス対応のインターフェース回路であってもよい。
【００５３】
なお、図１の例では、設定レジスター２１−１が「第１のデータレジスター」に相当し、比較用レジスター２２−１が「第２のデータレジスター」に相当する。また、設定レジスター２１−１から出力されるデータＤＡ１は、発振回路１０の発振周波数の調整に用いる調整データであるデータＤＭ１に基づくデータであり、「第１のデータ」に相当する。また、比較用レジスター２２−１から出力されるデータＤＢ１は、発振回路１０の発振周波数の調整に用いる調整データであるデータＤＭ１に基づくデータであり、「第２のデータ」に相当する。
【００５４】
図４は、データ異常判定回路３０−ｉの動作の一例を示すタイミングチャート図である。ｉは１以上ｎ以下の任意の整数である。図４の例では、記憶部６０には“０１０１０１０１”のデータＤＭｉが記憶されている。
【００５５】
まず、時刻ｔ０においてリセット信号ＲＳＴが発生する。これにより、データＤＡｉ及びデータＤＢｉがそれぞれ“００００００００”に初期化される。また、ロード信号ＬＤ及びパルス信号ＰＳｉがそれぞれローレベルに初期化される。また、データ異常フラグＤＦｉが“０”に初期化される。また、時刻情報ＴＳｉが“００００…００”に初期化される。
【００５６】
次に、時刻ｔ１において、クロック信号ＣＫ３の最初のパルスが発生する。そして、クロック信号ＣＫ３の所定の数のパルスが発生すると、時刻ｔ２において、クロック信号ＣＫ３のパルスの立ち上がりでロード信号ＬＤがローレベルからハイレベルに変化する。これにより、設定レジスター２１−ｉ及び比較用レジスター２２−ｉにデータＤＭｉがロードされ、データＤＡｉ及びデータＤＢｉがそれぞれ“００００００００”から“０１０１０１０１”に変化する。
【００５７】
次に、時刻ｔ３において、クロック信号ＣＫ３の次のパルスの立ち上がりでロード信号ＬＤがハイレベルからローレベルに変化する。
【００５８】
次に、時刻ｔ４において、何等かの原因でデータＤＡｉの一部のビット値が変化し、データＤＡｉが“０１０１０１０１”から“０１０１０１１１”に変化すると、時刻ｔ５において、クロック信号ＣＫ３の２パルス後の立ち上がりでパルス信号ＰＳｉが発生する。これにより、データ異常フラグＤＦｉが“０”から“１”に変化し、時刻レジスター４２−ｉに計時データＴＭが取り込まれ、時刻情報ＴＳｉが“００００…００”から“ＸＸＸＸ…ＸＸ”に変化する。
【００５９】
例えば、外部装置は、バスインターフェース回路５１を介して、定期的にデータ異常フラグＤＦｉを読み出し、時刻ｔ５以降で最初にデータ異常フラグＤＦｉを読み出したときにデータＤＡｉ及びデータＤＢｉの少なくとも一方が異常であることを認識することができる。また、外部装置は、バスインターフェース回路５１を介して、時刻情報ＴＳｉを読み出すことにより、データＤＡｉ及びデータＤＢｉの少なくとも一方が異常であると判定された時刻、すなわち、計時データＴＭの信頼性が低下した時刻を認識することができる。
【００６０】
なお、外部装置は、記憶部６０に記憶されているデータＤＭｉの値を記録しておけば、バスインターフェース回路５１を介してデータＤＡｉ及びデータＤＢｉを読み出し、読み出したデータＤＡｉ及びデータＤＢｉの各値を、記録されているデータＤＭｉの値と比較
することにより、データＤＡｉ及びデータＤＢｉがそれぞれ異常であるか否かを判断することができる。また、外部装置は、メモリーインターフェース回路５２を介してデータＤＭｉを読み出し、読み出したデータＤＭｉの値を、記録されているデータＤＭｉの値と比較することにより、データＤＭｉが異常であるか否かを判断することができる。
【００６１】
以上に説明したように、第１実施形態のリアルタイムクロックモジュール１は、発振回路１０の発振周波数の調整に用いる調整データであるデータＤＭ１に基づく第１のデータと、データＤＭ１に基づく第２のデータと、を比較し、第１のデータ及び第２のデータの少なくとも一方が異常であるか否かを判定するデータ異常判定回路３０−１を備えている。第１のデータは、データＤＭ１がロードされる設定レジスター２１−１から出力されるデータＤＡ１であり、第２のデータはデータＤＭ１がロードされる比較用レジスター２２−１から出力されるデータＤＢ１である。また、第１実施形態のリアルタイムクロックモジュール１は、データ異常判定回路３０−１からの信号に基づいて、データＤＡ１及びデータＤＢ１が正常であることを示す第１の値、又は、データＤＡ１及びデータＤＢ１の少なくとも一方が異常であることを示す第２の値が設定されるデータ異常フラグＤＦ１を保持するフラグレジスター４１−１を備えている。したがって、第１実施形態のリアルタイムクロックモジュール１によれば、それぞれ発振周波数の調整に用いる調整データであるデータＤＡ１及びデータＤＢ１の少なくとも一方に異常が生じたことを検出することができる。
【００６２】
また、第１実施形態のリアルタイムクロックモジュール１は、データ異常フラグＤＦ１が第１の値から第２の値に変更されたときの時刻情報ＴＳ１を保持する時刻レジスター４２−１を備えている。したがって、第１実施形態のリアルタイムクロックモジュール１によれば、データＤＡ１及びデータＤＢ１の少なくとも一方に異常が生じたときの時刻を検出することができる。
【００６３】
１−２．第２実施形態
以下、第２実施形態のリアルタイムクロックモジュール１について、第１実施形態と同様の構成については同じ符号を付し、第１実施形態と同様の説明は省略又は簡略し、主として第１実施形態と異なる内容について説明する。
【００６４】
図５は、第２実施形態のリアルタイムクロックモジュール１の機能ブロック図である。図５に示すように、第２実施形態のリアルタイムクロックモジュール１は、集積回路３が図１に示した比較用レジスター２２−１〜２２−ｎを有していない。
【００６５】
第２実施形態では、ｉを１以上ｎ以下の任意の整数としたとき、データ異常判定回路３０−ｉは、電圧ＶＬＯＧＩＣを電源電圧として動作し、クロック信号ＣＫ３に同期して、設定レジスター２１−ｉから出力されるデータＤＡｉと、記憶部６０に記憶されているデータＤＭｉとを比較し、データＤＡｉ及びデータＤＭｉの少なくとも一方が異常であるか否かを判定する。そして、データ異常判定回路３０−ｉは、データＤＡｉ及びデータＤＭｉの少なくとも一方が異常であると判定したときにパルス信号ＰＳｉを出力する。データ異常判定回路３０−ｉの具体的な構成は、図３と同様であり、データＤＢｉをデータＤＭｉに置き換えればよいため、その図示及び説明を省略する。
【００６６】
第２実施形態のリアルタイムクロックモジュール１のその他の構成は、第１実施形態と同様であるため、その説明を省略する。
【００６７】
なお、図５の例では、設定レジスター２１−１が「データレジスター」に相当する。また、設定レジスター２１−１から出力されるデータＤＡ１は、発振回路１０の発振周波数の調整に用いる調整データであるデータＤＭ１に基づくデータであり、「第１のデータ」
に相当する。また、記憶部６０に記憶されているデータＤＭ１は、発振回路１０の発振周波数の調整に用いる調整データであり、「第２のデータ」に相当する。
【００６８】
図６は、第２実施形態におけるデータ異常判定回路３０−ｉの動作の一例を示すタイミングチャート図である。ｉは１以上ｎ以下の任意の整数である。図６の例では、記憶部６０には“０１０１０１０１”のデータＤＭｉが記憶されている。
【００６９】
まず、時刻ｔ０においてリセット信号ＲＳＴが発生する。これにより、データＤＡｉが“００００００００”に初期化される。また、ロード信号ＬＤ及びパルス信号ＰＳｉがそれぞれローレベルに初期化される。また、データ異常フラグＤＦｉが“０”に初期化される。また、時刻情報ＴＳｉが“００００…００”に初期化される。
【００７０】
次に、時刻ｔ１において、クロック信号ＣＫ３の最初のパルスが発生する。そして、クロック信号ＣＫ３の所定の数のパルスが発生すると、時刻ｔ２において、クロック信号ＣＫ３のパルスの立ち上がりでロード信号ＬＤがローレベルからハイレベルに変化する。これにより、設定レジスター２１−ｉにデータＤＭｉがロードされ、データＤＡｉが“００００００００”から“０１０１０１０１”に変化する。
【００７１】
次に、時刻ｔ３において、クロック信号ＣＫ３の次のパルスの立ち上がりでロード信号ＬＤがハイレベルからローレベルに変化する。
【００７２】
次に、時刻ｔ４において、何等かの原因でデータＤＭｉの一部のビット値が変化し、データＤＭｉが“０１０１０１０１”から“０１０１０１１１”に変化すると、時刻ｔ５において、クロック信号ＣＫ３の２パルス後の立ち上がりでパルス信号ＰＳｉが発生する。これにより、データ異常フラグＤＦｉが“０”から“１”に変化し、時刻レジスター４２−ｉに計時データＴＭが取り込まれ、時刻情報ＴＳｉが“００００…００”から“ＸＸＸＸ…ＸＸ”に変化する。
【００７３】
例えば、外部装置は、バスインターフェース回路５１を介して、定期的にデータ異常フラグＤＦｉを読み出し、時刻ｔ５以降で最初にデータ異常フラグＤＦｉを読み出したときにデータＤＡｉ及びデータＤＭｉの少なくとも一方が異常であることを認識することができる。また、外部装置は、バスインターフェース回路５１を介して、時刻情報ＴＳｉを読み出すことにより、データＤＡｉ及びデータＤＭｉの少なくとも一方が異常であると判定された時刻、すなわち、計時データＴＭの信頼性が低下した時刻を認識することができる。
【００７４】
なお、外部装置は、記憶部６０に記憶されているデータＤＭｉの値を記録しておけば、バスインターフェース回路５１を介してデータＤＡｉを読み出し、読み出したデータＤＡｉの値を、記録されているデータＤＭｉの値と比較することにより、データＤＡｉが異常であるか否かを判断することができる。また、外部装置は、メモリーインターフェース回路５２を介してデータＤＭｉを読み出し、読み出したデータＤＭｉの値を、記録されているデータＤＭｉの値と比較することにより、データＤＭｉが異常であるか否かを判断することができる。
【００７５】
以上に説明した第２実施形態のリアルタイムクロックモジュール１は、発振回路１０の発振周波数の調整に用いる調整データであるデータＤＭ１に基づく第１のデータと、データＤＭ１に基づく第２のデータと、を比較し、第１のデータ及び第２のデータの少なくとも一方が異常であるか否かを判定するデータ異常判定回路３０−１を備えている。第１のデータは、データＤＭ１がロードされる設定レジスター２１−１から出力されるデータＤＡ１であり、第２のデータは記憶部６０に記憶されている調整データであるデータＤＭ１
である。また、第２実施形態のリアルタイムクロックモジュール１は、データ異常判定回路３０−１からの信号に基づいて、データＤＡ１及びデータＤＭ１が正常であることを示す第１の値、又は、データＤＡ１及びデータＤＭ１の少なくとも一方が異常であることを示す第２の値が設定されるデータ異常フラグＤＦ１を保持するフラグレジスター４１−１を備えている。したがって、第２実施形態のリアルタイムクロックモジュール１によれば、それぞれ発振周波数の調整に用いる調整データであるデータＤＡ１及びデータＤＭ１の少なくとも一方に異常が生じたことを検出することができる。特に、第２実施形態のリアルタイムクロックモジュール１によれば、ノイズや経年劣化に起因して記憶部６０に記憶されているデータＤＭ１の一部のビット値が変化した場合でも、データＤＭ１の異常を検出することができる。
【００７６】
また、第２実施形態のリアルタイムクロックモジュール１は、データ異常フラグＤＦ１が第１の値から第２の値に変更されたときの時刻情報ＴＳ１を保持する時刻レジスター４２−１を備えている。したがって、第２実施形態のリアルタイムクロックモジュール１によれば、データＤＡ１及びデータＤＭ１の少なくとも一方に異常が生じたときの時刻を検出することができる。
【００７７】
１−３．第３実施形態
以下、第３実施形態のリアルタイムクロックモジュール１について、第１実施形態と同様の構成については同じ符号を付し、第１実施形態と同様の説明は省略又は簡略し、主として第１実施形態と異なる内容について説明する。
【００７８】
図７は、第３実施形態のリアルタイムクロックモジュール１の機能ブロック図である。図７に示すように、第３実施形態のリアルタイムクロックモジュール１は、図１に示した第１実施形態のリアルタイムクロックモジュール１に対して、集積回路３において、ロード信号生成回路１４がロード信号ＬＤ１及びロード信号ＬＤ２を生成している。
【００７９】
具体的には、ロード信号生成回路１４は、電圧ＶＬＯＧＩＣを電源電圧として動作し、クロック信号ＣＫ２のパルス数をカウントし、カウント値が所定の値に達すると、クロック信号ＣＫ２の１パルス分、ロード信号ＬＤ１及びロード信号ＬＤ２をそれぞれハイレベルに設定する。ロード信号生成回路１４がクロック信号ＣＫ２のパルス数のカウントを開始してからカウント値が所定の値に達するまでの時間は、集積回路３への電源電圧ＶＤＤの供給が開始されてから発振回路１０の発振動作が安定するまでに必要な時間以上の時間に設定される。
【００８０】
また、ロード信号生成回路１４は、クロック信号ＣＫ２のパルス数のカウントを繰り返し行い、カウント値が所定の値に達する毎に、クロック信号ＣＫ２の１パルス分、ロード信号ＬＤ２をハイレベルに設定する。すなわち、ロード信号ＬＤ１は１回だけハイレベルとなるのに対して、ロード信号ＬＤ２は周期的にハイレベルとなる。
【００８１】
第３実施形態では、ロード信号ＬＤ１がローレベルからハイレベルに変化するときに、設定レジスター２１−１〜２１−ｎにｎ個のデータＤＭ１〜ＤＭｎがそれぞれロードされる。したがって、データＤＭ１〜ＤＭｎは、それぞれ、記憶部６０から設定レジスター２１−１〜２１−ｎに１回のみロードされる。
【００８２】
また、ロード信号ＬＤ２がローレベルからハイレベルに変化するときに、比較用レジスター２２−１〜２２−ｎにｎ個のデータＤＭ１〜ＤＭｎがそれぞれロードされる。したがって、データＤＭ１〜ＤＭｎは、それぞれ、記憶部６０から比較用レジスター２２−１〜２２−ｎに周期的にロードされる。
【００８３】
第３実施形態のリアルタイムクロックモジュール１のその他の構成は、第１実施形態と同様であるため、その説明を省略する。
【００８４】
なお、図７の例では、設定レジスター２１−１が「第１のデータレジスター」に相当し、比較用レジスター２２−１が「第２のデータレジスター」に相当する。また、設定レジスター２１−１から出力されるデータＤＡ１は、発振回路１０の発振周波数の調整に用いる調整データであるデータＤＭ１に基づくデータであり、「第１のデータ」に相当する。また、比較用レジスター２２−１から出力されるデータＤＢ１は、発振回路１０の発振周波数の調整に用いる調整データであるデータＤＭ１に基づくデータであり、「第２のデータ」に相当する。
【００８５】
図８は、第３実施形態におけるデータ異常判定回路３０−ｉの動作の一例を示すタイミングチャート図である。ｉは１以上ｎ以下の任意の整数である。図８の例では、記憶部６０には“０１０１０１０１”のデータＤＭｉが記憶されている。
【００８６】
まず、時刻ｔ０においてリセット信号ＲＳＴが発生する。これにより、データＤＡｉ及びデータＤＢｉがそれぞれ“００００００００”に初期化される。また、ロード信号ＬＤ１、ロード信号ＬＤ２及びパルス信号ＰＳｉがそれぞれローレベルに初期化される。また、データ異常フラグＤＦｉが“０”に初期化される。また、時刻情報ＴＳｉが“００００…００”に初期化される。
【００８７】
次に、時刻ｔ１において、クロック信号ＣＫ３の最初のパルスが発生する。そして、クロック信号ＣＫ３の所定の数のパルスが発生すると、時刻ｔ２において、クロック信号ＣＫ３のパルスの立ち上がりでロード信号ＬＤ１及びロード信号ＬＤ２がそれぞれローレベルからハイレベルに変化する。これにより、設定レジスター２１−ｉ及び比較用レジスター２２−ｉにそれぞれデータＤＭｉがロードされ、データＤＡｉ及びデータＤＢｉがそれぞれ“００００００００”から“０１０１０１０１”に変化する。
【００８８】
次に、時刻ｔ３において、クロック信号ＣＫ３の次のパルスの立ち上がりでロード信号ＬＤ１及びロード信号ＬＤ２がそれぞれハイレベルからローレベルに変化する。
【００８９】
次に、時刻ｔ４において、何等かの原因でデータＤＭｉの一部のビット値が変化し、データＤＭｉが“０１０１０１０１”から“０１０１０１１１”に変化する。
【００９０】
そして、時刻ｔ２以降、クロック信号ＣＫ３の所定の数のパルスが発生すると、時刻ｔ５において、クロック信号ＣＫ３のパルスの立ち上がりでロード信号ＬＤ２がローレベルからハイレベルに変化する。これにより、比較用レジスター２２−ｉにデータＤＭｉがロードされ、データＤＢｉが“０１０１０１０１”から“０１０１０１１１”に変化する。
【００９１】
次に、時刻ｔ６において、クロック信号ＣＫ３の次のパルスの立ち上がりでロード信号ＬＤ２がハイレベルからローレベルに変化する。
【００９２】
次に、時刻ｔ７において、クロック信号ＣＫ３の次のパルスの立ち上がりでパルス信号ＰＳｉが発生する。これにより、データ異常フラグＤＦｉが“０”から“１”に変化し、時刻レジスター４２−ｉに計時データＴＭが取り込まれ、時刻情報ＴＳｉが“００００…００”から“ＸＸＸＸ…ＸＸ”に変化する。
【００９３】
例えば、外部装置は、バスインターフェース回路５１を介して、定期的にデータ異常フラグＤＦｉを読み出し、時刻ｔ７以降で最初にデータ異常フラグＤＦｉを読み出したときにデータＤＡｉ及びデータＤＢｉの少なくとも一方が異常であることを認識することがで
きる。また、外部装置は、バスインターフェース回路５１を介して、時刻情報ＴＳｉを読み出すことにより、データＤＡｉ及びデータＤＢｉの少なくとも一方が異常であると判定された時刻、すなわち、計時データＴＭの信頼性が低下した時刻を認識することができる。
【００９４】
なお、外部装置は、記憶部６０に記憶されているデータＤＭｉの値を記録しておけば、バスインターフェース回路５１を介してデータＤＡｉ及びデータＤＢｉを読み出し、読み出したデータＤＡｉ及びデータＤＢｉの各値を、記録されているデータＤＭｉの値と比較することにより、データＤＡｉ及びデータＤＢｉがそれぞれ異常であるか否かを判断することができる。また、外部装置は、メモリーインターフェース回路５２を介してデータＤＭｉを読み出し、読み出したデータＤＭｉの値を、記録されているデータＤＭｉの値と比較することにより、データＤＭｉが異常であるか否かを判断することができる。
【００９５】
以上に説明した第３実施形態のリアルタイムクロックモジュール１は、発振回路１０の発振周波数の調整に用いる調整データであるデータＤＭ１に基づく第１のデータと、データＤＭ１に基づく第２のデータと、を比較し、第１のデータ及び第２のデータの少なくとも一方が異常であるか否かを判定するデータ異常判定回路３０−１を備えている。第１のデータは、データＤＭ１がロードされる設定レジスター２１−１から出力されるデータＤＡ１であり、第２のデータはデータＤＭ１が周期的にロードされる比較用レジスター２２−１から出力されるデータＤＢ１である。また、第３実施形態のリアルタイムクロックモジュール１は、データ異常判定回路３０−１からの信号に基づいて、データＤＡ１及びデータＤＢ１が正常であることを示す第１の値、又は、データＤＡ１及びデータＤＢ１の少なくとも一方が異常であることを示す第２の値が設定されるデータ異常フラグＤＦ１を保持するフラグレジスター４１−１を備えている。したがって、第３実施形態のリアルタイムクロックモジュール１によれば、それぞれ発振周波数の調整に用いる調整データであるデータＤＡ１及びデータＤＢ１の少なくとも一方に異常が生じたことを検出することができる。特に、第３実施形態のリアルタイムクロックモジュール１によれば、記憶部６０から比較用レジスター２２−１にデータＤＭ１が周期的にロードされるので、ノイズや経年劣化に起因して記憶部６０に記憶されているデータＤＭ１の一部のビット値が変化した場合でも、データＤＭ１の異常を検出することができる。
【００９６】
また、第３実施形態のリアルタイムクロックモジュール１は、データ異常フラグＤＦ１が第１の値から第２の値に変更されたときの時刻情報ＴＳ１を保持する時刻レジスター４２−１を備えている。したがって、第３実施形態のリアルタイムクロックモジュール１によれば、データＤＡ１及びデータＤＢ１の少なくとも一方に異常が生じたときの時刻を検出することができる。
【００９７】
１−４．第４実施形態
以下、第４実施形態のリアルタイムクロックモジュール１について、第１実施形態と同様の構成については同じ符号を付し、第１実施形態と同様の説明は省略又は簡略し、主として第１実施形態と異なる内容について説明する。
【００９８】
図９は、第４実施形態のリアルタイムクロックモジュール１の機能ブロック図である。図９に示すように、第４実施形態のリアルタイムクロックモジュール１は、図１に示した第１実施形態のリアルタイムクロックモジュール１に対して、集積回路３に、ｎ個のデータ異常判定回路１３０−１〜１３０−ｎ、ｎ個のフラグレジスター４３−１〜４３−ｎ及びｎ個のＯＲ回路４４−１〜４４−ｎが追加されている。
【００９９】
ｉを１以上ｎ以下の任意の整数としたとき、データ異常判定回路１３０−ｉは、電圧ＶＬＯＧＩＣを電源電圧として動作し、クロック信号ＣＫ３に同期して、比較用レジスター
２２−ｉから出力されるデータＤＢｉと、記憶部６０に記憶されているデータＤＭｉとを比較し、データＤＢｉ及びデータＤＭｉの少なくとも一方が異常であるか否かを判定する。そして、データ異常判定回路１３０−ｉは、データＤＢｉ及びデータＤＭｉの少なくとも一方が異常であると判定したときにパルス信号ＰＲｉを出力する。データ異常判定回路１３０−１〜１３０−ｎの回路構成は同じであってもよい。図１０は、データ異常判定回路１３０−ｉの構成例を示す図である。ｉは１以上ｎ以下の任意の整数である。
【０１００】
図１０の例では、データ異常判定回路１３０−ｉは、比較回路１３１、フリップフロップ１３２、フリップフロップ１３３、ＮＯＲ回路１３４及びパルス信号生成回路１３５を含む。
【０１０１】
比較回路１３１は、データＤＢｉとデータＤＭｉとを比較し、両者が一致するときにハイレベルとなり、両者が一致しないときにローレベルとなるデータを出力する。
【０１０２】
フリップフロップ１３２は、クロック信号ＣＫ３のパルスの立ち上がり毎に、比較回路１３１から出力されるデータを保持し、保持しているデータを出力する。
【０１０３】
フリップフロップ１３３は、クロック信号ＣＫ３のパルスの立ち上がり毎に、フリップフロップ１３２から出力されるデータを保持し、保持しているデータを出力する。
【０１０４】
なお、図示を省略しているが、リセット信号ＲＳＴがハイレベルのときに、フリップフロップ１３２，１３３がそれぞれ保持するデータはハイレベルに初期化される。
【０１０５】
ＮＯＲ回路１３４は、フリップフロップ１３２から出力されるデータ及びフリップフロップ１３３から出力されるデータの少なくとも一方がハイレベルのときにローレベルとなり、フリップフロップ１３２から出力されるデータ及びフリップフロップ１３３から出力されるデータの両方がローレベルのときにハイレベルとなる信号を出力する。データＤＢｉとデータＤＭｉとがクロック信号ＣＫ３の１周期の時間以上一致していない場合に、ＮＯＲ回路１３４の出力信号がローレベルからハイレベルに変化することになる。
【０１０６】
パルス信号生成回路１３５は、ＮＯＲ回路１３４の出力信号がローレベルからハイレベルに変化したときに一定時間ハイレベルとなるパルス信号ＰＲｉを生成する。データＤＢｉとデータＤＭｉとが一致しないときに、ＮＯＲ回路１３４の出力信号がローレベルからハイレベルに変化するので、パルス信号生成回路１３５は、データＤＢｉとデータＤＭｉとが一致しないときにパルス信号ＰＲｉを生成することになる。データＤＢｉとデータＤＭｉとが一致しないということは、データＤＢｉ及びデータＤＭｉの少なくとも一方が異常であることを示す。したがって、データ異常判定回路１３０−ｉは、データＤＢｉ及びデータＤＭｉの少なくとも一方が異常であると判定したときにパルス信号ＰＲｉを生成する。
【０１０７】
図９に戻り、ｉを１以上ｎ以下の任意の整数としたとき、フラグレジスター４３−ｉは、電圧ＶＬＯＧＩＣを電源電圧として動作し、データ異常判定回路１３０−ｉからの信号に基づいて、データＤＢｉ及びデータＤＭｉが正常であることを示す第３の値、又は、データＤＢｉ及びデータＤＭｉの少なくとも一方が異常であることを示す第４の値が設定されるデータ異常フラグＥＦｉを保持する。具体的には、データ異常判定回路１３０−ｉから出力されるパルス信号ＰＲｉに基づいて、データ異常フラグＥＦｉが第３の値から第４の値に変更される。本実施形態では、フラグレジスター４３−ｉは、パルス信号ＰＲｉの立ち上がりでハイレベルのデータを保持するフリップフロップで実現されている。なお、図示を省略しているが、リセット信号ＲＳＴがハイレベルのときに、フラグレジスター４３−１〜４３−ｎがそれぞれ保持するデータはローレベルに初期化される。
【０１０８】
前述の通り、データ異常判定回路１３０−ｉは、データＤＢｉ及びデータＤＭｉの少なくとも一方が異常であると判定したときにパルス信号ＰＲｉを生成する。したがって、本実施形態では、データ異常フラグＥＦｉに設定される、データＤＢｉ及びデータＤＭｉが正常であることを示す第３の値はローレベルに相当する“０”である。また、データ異常フラグＥＦｉに設定される、データＤＢｉ及びデータＤＭｉの少なくとも一方が異常であることを示す第４の値はハイレベルに相当する“１”である。
【０１０９】
ｉを１以上ｎ以下の任意の整数としたとき、ＯＲ回路４４−ｉは、データ異常判定回路３０−ｉから出力されるパルス信号ＰＳｉ及びデータ異常判定回路１３０−ｉから出力されるパルス信号ＰＲｉの少なくとも一方がハイレベルのときにハイレベルとなり、パルス信号ＰＳｉ及びパルス信号ＰＲｉの両方がローレベルのときにローレベルとなる信号を出力する。したがって、パルス信号ＰＳｉ又はパルス信号ＰＲｉが発生したときに、ＯＲ回路４４−ｉの出力信号がローレベルからハイレベルに変化することになる。
【０１１０】
ｉを１以上ｎ以下の任意の整数としたとき、時刻レジスター４２−ｉは、電圧ＶＬＯＧＩＣを電源電圧として動作し、データ異常フラグＤＦｉが第１の値から第２の値に変更されたとき又はデータ異常フラグＥＦｉが第３の値から第４の値に変更されたときの時刻情報ＴＳｉを保持する。具体的には、時刻レジスター４２−ｉは、ＯＲ回路４４−ｉの出力信号の立ち上がりで、すなわち、パルス信号ＰＳｉの立ち上がり又はパルス信号ＰＲｉの立ち上がりで、計時データＴＭを取り込み、時刻情報ＴＳｉとして保持する。したがって、データ異常フラグＤＦｉが第２の値であるか、又は、データ異常フラグＥＦｉが第４の値であれば、時刻情報ＴＳｉは、データ異常判定回路３０−ｉが、データＤＡｉ及びデータＤＢｉの少なくとも一方が異常であると判定した時刻、又は、データ異常判定回路１３０−ｉが、データＤＢｉ及びデータＤＭｉの少なくとも一方が異常であると判定した時刻を示す情報である。
【０１１１】
バスインターフェース回路５１は、不図示の外部装置から受信したコマンドに従って、設定レジスター２１−１〜２１−ｎに対するデータの書き込みや、計時データＴＭ、データＤＡ１〜ＤＡｎ、データＤＢ１〜ＤＢｎ、データ異常フラグＤＦ１〜ＤＦｎ、データ異常フラグＥＦ１〜ＥＦｎ、時刻情報ＴＳ１〜ＴＳｎの読み出し等を行うことができる。
【０１１２】
第４実施形態のリアルタイムクロックモジュール１のその他の構成は、第１実施形態と同様であるため、その説明を省略する。
【０１１３】
なお、図９の例では、設定レジスター２１−１が「第１のデータレジスター」に相当し、比較用レジスター２２−１が「第２のデータレジスター」に相当する。また、データ異常判定回路３０−１が「第１のデータ異常判定回路」に相当し、データ異常判定回路１３０−１が「第２のデータ異常判定回路」に相当する。また、フラグレジスター４１−１が「第１のフラグレジスター」に相当し、フラグレジスター４３−１が「第２のフラグレジスター」に相当する。また、設定レジスター２１−１から出力されるデータＤＡ１は「第１のデータ」に相当し、比較用レジスター２２−１から出力されるデータＤＢ１は「第２のデータ」に相当する。また、記憶部６０に記憶されているデータＤＭ１は、発振回路１０の発振周波数の調整に用いる調整データであり、「第３のデータ」に相当する。また、フラグレジスター４１−１が保持するデータ異常フラグＤＦ１は「第１のデータ異常フラグ」に相当し、フラグレジスター４３−１が保持するデータ異常フラグＥＦ１は「第２のデータ異常フラグ」に相当する。また、データ異常判定回路３０−１が有するパルス信号生成回路３５が「第１のパルス信号生成回路」に相当し、データ異常判定回路１３０−１が有するパルス信号生成回路１３５が「第２のパルス信号生成回路」に相当する。また、パルス信号ＰＳ１が「第１のパルス信号」に相当し、パルス信号ＰＲ１が「第２のパルス
信号」に相当する。
【０１１４】
図１１は、第４実施形態におけるデータ異常判定回路３０−ｉ及びデータ異常判定回路１３０−ｉの動作の一例を示すタイミングチャート図である。ｉは１以上ｎ以下の任意の整数である。図１１の例では、記憶部６０には“０１０１０１０１”のデータＤＭｉが記憶されている。
【０１１５】
まず、時刻ｔ０においてリセット信号ＲＳＴが発生する。これにより、データＤＡｉ及びデータＤＢｉがそれぞれ“００００００００”に初期化される。また、ロード信号ＬＤ、パルス信号ＰＳｉ及びパルス信号ＰＲｉがそれぞれローレベルに初期化される。また、データ異常フラグＤＦｉ及びデータ異常フラグＥＦｉがそれぞれ“０”に初期化される。また、時刻情報ＴＳｉが“００００…００”に初期化される。
【０１１６】
次に、時刻ｔ１において、クロック信号ＣＫ３の最初のパルスが発生する。そして、クロック信号ＣＫ３の所定の数のパルスが発生すると、時刻ｔ２において、クロック信号ＣＫ３のパルスの立ち上がりでロード信号ＬＤがローレベルからハイレベルに変化する。これにより、設定レジスター２１−ｉ及び比較用レジスター２２−ｉにデータＤＭｉがロードされ、データＤＡｉ及びデータＤＢｉがそれぞれ“００００００００”から“０１０１０１０１”に変化する。
【０１１７】
次に、時刻ｔ３において、クロック信号ＣＫ３の次のパルスの立ち上がりでロード信号ＬＤがハイレベルからローレベルに変化する。
【０１１８】
次に、時刻ｔ４において、何等かの原因でデータＤＭｉの一部のビット値が変化し、データＤＭｉが“０１０１０１０１”から“０１０１０１１１”に変化すると、時刻ｔ５において、クロック信号ＣＫ３の２パルス後の立ち上がりでパルス信号ＰＲｉが発生する。これにより、データ異常フラグＥＦｉが“０”から“１”に変化し、時刻レジスター４２−ｉに計時データＴＭが取り込まれ、時刻情報ＴＳｉが“００００…００”から“ＸＸＸＸ…ＸＸ”に変化する。
【０１１９】
例えば、外部装置は、バスインターフェース回路５１を介して、定期的にデータ異常フラグＤＦｉ及びデータ異常フラグＥＦｉを読み出し、時刻ｔ５以降で最初にデータ異常フラグＤＦｉを読み出したときにデータＤＡｉ及びデータＤＢｉが正常であることを認識し、時刻ｔ５以降で最初にデータ異常フラグＥＦｉを読み出したときにデータＤＢｉ及びデータＤＭｉの少なくとも一方が異常であることを認識することができる。すなわち、外部装置は、データＤＭｉが異常であることを認識することができる。また、外部装置は、バスインターフェース回路５１を介して、時刻情報ＴＳｉを読み出すことにより、データＤＭｉが異常であると判定された時刻、すなわち、計時データＴＭの信頼性が低下した時刻を認識することができる。
【０１２０】
なお、外部装置は、記憶部６０に記憶されているデータＤＭｉの値を記録しておけば、バスインターフェース回路５１を介してデータＤＡｉ及びデータＤＢｉを読み出し、読み出したデータＤＡｉ及びデータＤＢｉの各値を、記録されているデータＤＭｉの値と比較することにより、データＤＡｉ及びデータＤＢｉがそれぞれ異常であるか否かを判断することができる。また、外部装置は、メモリーインターフェース回路５２を介してデータＤＭｉを読み出し、読み出したデータＤＭｉの値を、記録されているデータＤＭｉの値と比較することにより、データＤＭｉが異常であるか否かを判断することができる。
【０１２１】
以上に説明した第４実施形態のリアルタイムクロックモジュール１は、発振回路１０の発振周波数の調整に用いる調整データであるデータＤＭ１がロードされる設定レジスター
２１−１から出力されるデータＤＡ１と、データＤＭ１がロードされる比較用レジスター２２−１から出力されるデータＤＢ１と、を比較し、データＤＡ１及びデータＤＢ１の少なくとも一方が異常であるか否かを判定するデータ異常判定回路３０−１を備えている。また、第４実施形態のリアルタイムクロックモジュール１は、比較用レジスター２２−１から出力されるデータＤＢ１と、記憶部６０に記憶されているデータＤＭ１と、を比較し、データＤＢ１及びデータＤＭ１の少なくとも一方が異常であるか否かを判定するデータ異常判定回路１３０−１を備えている。また、第４実施形態のリアルタイムクロックモジュール１は、データ異常判定回路３０−１からの信号に基づいて、データＤＡ１及びデータＤＢ１が正常であることを示す第１の値、又は、データＤＡ１及びデータＤＢ１の少なくとも一方が異常であることを示す第２の値が設定されるデータ異常フラグＤＦ１を保持するフラグレジスター４１−１を備えている。また、第４実施形態のリアルタイムクロックモジュール１は、データ異常判定回路１３０−１からの信号に基づいて、データＤＢ１及びデータＤＭ１が正常であることを示す第３の値、又は、データＤＢ１及びデータＤＭ１の少なくとも一方が異常であることを示す第４の値が設定されるデータ異常フラグＥＦ１を保持するフラグレジスター４３−１を備えている。したがって、第４実施形態のリアルタイムクロックモジュール１によれば、それぞれ発振周波数の調整に用いる調整データであるデータＤＡ１、データＤＢ１及びデータＤＭ１の少なくとも１つに異常が生じたことを検出することができる。
【０１２２】
特に、データ異常フラグＤＦ１が第１の値であり、かつ、データ異常フラグＥＦ１が第３の値である場合は、データＤＡ１、データＤＢ１及びデータＤＭ１がすべて正常であると判定される。また、データ異常フラグＤＦ１が第２の値であり、かつ、データ異常フラグＥＦ１が第３の値である場合は、データＤＡ１が異常であり、データＤＢ１及びデータＤＭ１が正常であると判定される。また、データ異常フラグＤＦ１が第１の値であり、かつ、データ異常フラグＥＦ１が第４の値である場合は、データＤＭ１が異常であり、データＤＡ１及びデータＤＢ１が正常であると判定される。また、データ異常フラグＤＦ１が第２の値であり、かつ、データ異常フラグＥＦ１が第４の値である場合は、データＤＢ１が異常であり、データＤＡ１及びデータＤＭ１が正常であると判定される。すなわち、第４実施形態のリアルタイムクロックモジュール１によれば、データ異常フラグＤＦ１及びデータ異常フラグＥＦ１により、データＤＡ１、データＤＢ１及びデータＤＭ１のそれぞれが正常であるか異常であるかを判定することができる。
【０１２３】
また、第４実施形態のリアルタイムクロックモジュール１は、データ異常フラグＤＦ１が第１の値から第２の値に変更されたとき又はデータ異常フラグＥＦ１が第３の値から第４の値に変更されたときの時刻情報ＴＳ１を保持する時刻レジスター４２−１を備えている。したがって、第４実施形態のリアルタイムクロックモジュール１によれば、データＤＡ１、データＤＢ１及びデータＤＭ１の少なくとも１つに異常が生じたときの時刻を検出することができる。
【０１２４】
１−５．変形例
例えば、上記の各実施形態では、比較回路３１あるいは比較回路１３１は、比較する２つのデータが一致したときにハイレベルとなり、一致しないときにローレベルとなるデータを出力するが、比較する２つのデータが一致したときにローレベルとなり、一致しないときにハイレベルとなるデータを出力してもよい。この場合、ＮＯＲ回路３４あるいはＮＯＲ回路１３４をＡＮＤ回路に置き換えればよい。
【０１２５】
また、上記の各実施形態では、パルス信号生成回路３５あるいはパルス信号生成回路１３５は、ハイレベルのパルス信号を生成しているが、ローレベルのパルス信号を生成してもよい。
【０１２６】
また、上記の各実施形態では、データ異常判定回路３０−１〜３０−ｎあるいはデータ異常判定回路１３０−１〜１３０−ｎは、クロック信号ＣＫ３の１周期の時間が経過する毎に、入力される２つのデータが異常であるか否かを判定しているが、この判定の時間間隔はクロック信号ＣＫ３の１周期の時間に限定されない。例えば、この時間間隔は、クロック信号ＣＫ３を分周したクロック信号の１周期の時間でもよいし、複数の時間のうちの１つを選択可能であってもよい。
【０１２７】
２．電子機器
図１２は、上述した各実施形態のリアルタイムクロックモジュール１を用いた電子機器の実施形態の構成の一例を示す機能ブロック図である。また、図１３は、本実施形態の電子機器の一例であるスマートフォンの外観の一例を示す図である。
【０１２８】
本実施形態の電子機器３００は、リアルタイムクロックモジュール１、発振器３１０、処理回路３２０、操作部３３０、記憶部３４０、通信部３５０、表示部３６０及び音出力部３７０を含んで構成されている。なお、本実施形態の電子機器３００は、図１２の構成要素の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。
【０１２９】
処理回路３２０は、発振器３１０から出力される発振信号をクロック信号として動作し、記憶部３４０等に記憶されているプログラムに従い、各種の計算処理や制御処理を行う。具体的には、処理回路３２０は、操作部３３０からの操作信号に応じた各種の処理、他の機器とデータ通信を行うために通信部３５０を制御する処理、表示部３６０に各種の情報を表示させるための表示信号を送信する処理、音出力部３７０から各種の音を出力させるための音信号を送信する処理等を行う。また、処理回路３２０は、リアルタイムクロックモジュール１からの出力信号に基づいて動作する。具体的には、処理回路３２０は、リアルタイムクロックモジュール１に対して各種の設定を行うと共に、リアルタイムクロックモジュール１から計時データ等を読み出して各種の計算処理や制御処理を行う。処理回路３２０は、例えば、ＭＣＵ（Micro Controller Unit）やＭＰＵ（Micro Processor Unit）によって実現される。
【０１３０】
操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号を処理回路３２０に出力する。処理回路３２０は、例えば、操作部３３０から入力される信号に応じて、リアルタイムクロックモジュール１に時刻情報を設定することができる。
【０１３１】
記憶部３４０は、処理回路３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。また、記憶部３４０は、処理回路３２０の作業領域として用いられ、記憶部３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、処理回路３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。記憶部３４０は、ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）を含んで構成され、例えば、ハードディスク、フレキシブルディスク、ＭＯ、ＭＴ、各種のメモリー、ＣＤ−ＲＯＭ、又は、ＤＶＤ−ＲＯＭ等によって実現される。
【０１３２】
通信部３５０は、処理回路３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。
【０１３３】
表示部３６０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、処理回路３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３６０には操作部３３０として機能するタッチパネルが設けられていてもよい。
【０１３４】
音出力部３７０は、スピーカー等によって構成され、処理回路３２０から入力される音
信号に基づいて各種の情報を音や音声として出力する。
【０１３５】
本実施形態の電子機器３００は、上述した各実施形態のリアルタイムクロックモジュール１を備えていることにより、発振周波数の調整に用いる調整データに異常が生じたことを検出することができるので、高い信頼性を実現することができる。
【０１３６】
このような電子機器３００としては種々の電子機器が考えられ、例えば、電子時計、モバイル型、ラップトップ型、タブレット型などのパーソナルコンピューター、スマートフォンや携帯電話機などの移動体端末、ディジタルカメラ、インクジェットプリンターなどのインクジェット式吐出装置、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡等の医療機器、魚群探知機、各種測定機器、車両、航空機、船舶等の計器類、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、歩行者自立航法（ＰＤＲ：Pedestrian Dead Reckoning）装置等が挙げられる。
【０１３７】
３．移動体
図１４は、上述した各実施形態のリアルタイムクロックモジュール１を用いた移動体の実施形態の構成の一例を示す機能ブロック図である。また、図１５は、本実施形態の移動体の一例を示す図である。本実施形態の移動体４００は、リアルタイムクロックモジュール１、処理回路４２０及びコントローラー４３０，４４０，４５０を含んで構成されている。なお、本実施形態の移動体は、図１４及び図１５の構成要素の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。
【０１３８】
処理回路４２０は、不図示の記憶部等に記憶されているプログラムに従い、各種の計算処理や制御処理を行う。具体的には、処理回路４２０は、コントローラー４３０，４４０，４５０を制御する処理を行う。また、処理回路４２０は、リアルタイムクロックモジュール１からの出力信号に基づいて動作する。具体的には、処理回路４２０は、リアルタイムクロックモジュール１に対して各種の設定を行うと共に、リアルタイムクロックモジュール１から計時データ等を読み出して各種の計算処理や制御処理を行う。
【０１３９】
コントローラー４３０，４４０，４５０は、例えば、移動体４００に対して、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種制御を行う。
【０１４０】
本実施形態の移動体４００は、上述した各実施形態のリアルタイムクロックモジュール１を備えていることにより、発振周波数の調整に用いる調整データに異常が生じたことを検出することができるので、高い信頼性を実現することができる。
【０１４１】
このような移動体４００としては種々の移動体が考えられ、例えば、電気自動車等の自動車、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。
【０１４２】
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１４３】
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例
えば、各実施形態および各変形例を適宜組み合わせることも可能である。
【０１４４】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１４５】
１…リアルタイムクロックモジュール、２…振動子、３…集積回路、１０…発振回路、１１…分周回路、１２…分周回路、１３…計時回路、１４…ロード信号生成回路、２１−１〜２１−ｎ…設定レジスター、２２−１〜２２−ｎ…比較用レジスター、３０−１〜３０−ｎ…データ異常判定回路、３１…比較回路、３２…フリップフロップ、３３…フリップフロップ、３４…ＮＯＲ回路、３５…パルス信号生成回路、４１−１〜４１−ｎ…フラグレジスター、４２−１〜４２−ｎ…時刻レジスター、４３−１〜４３−ｎ…フラグレジスター、４４−１〜４４−ｎ…ＯＲ回路、５１…バスインターフェース回路、５２…メモリーインターフェース回路、６０…記憶部、７０…レギュレーター、７２…バイアス電流生成回路、８０…電圧低下検出回路、９０…パワーオンリセット回路、１３０−１〜１３０−ｎ…データ異常判定回路、１３１…比較回路、１３２…フリップフロップ、１３３…フリップフロップ、１３４…ＮＯＲ回路、１３５…パルス信号生成回路、３００…電子機器、３１０…発振器、３２０…処理回路、３３０…操作部、３４０…記憶部、３５０…通信部、３６０…表示部、３７０…音出力部、４００…移動体、４２０…処理回路、４３０，４４０，４５０…コントローラー
【図１】
2020135800.tif 000003
【図２】
2020135800.tif 000004
【図３】
2020135800.tif 000005
【図４】
2020135800.tif 000006
【図５】
2020135800.tif 000007
【図６】
2020135800.tif 000008
【図７】
2020135800.tif 000009
【図８】
2020135800.tif 000010
【図９】
2020135800.tif 000011
【図１０】
2020135800.tif 000012
【図１１】
2020135800.tif 000013
【図１２】
2020135800.tif 000014
【図１３】
2020135800.tif 000015
【図１４】
2020135800.tif 000016
【図１５】
2020135800.tif 000017