(57)【要約】【目的】より優れた試験効率を提供することのできる試験ソケット、およびその試験ソケットを有する試験装置を提供する。【解決手段】試験ソケットは、バイパス回路を有する回路基板および試験ピンを含む。回路基板は、コア誘電体層、電源プレーン、および接地プレーンを含む。コア誘電体層は、第１表面、および第１表面と向かい合う第２表面を有する。電源プレーンは、コア誘電体層の第１表面に設置され、電源プレーンは、バイパス回路に電気接続される。接地プレーンは、コア誘電体層の第２表面に設置される。試験ピンは、回路基板を貫通し、各試験ピンの２つの端部は、回路基板の外に突出し、試験ピンの第１グループは、電源プレーンに電気接続され、試験ピンの第２グループは、電源プレーンから電気的に隔離される。【選択図】図２（ｄ）
2020008546.tif 000002
【特許請求の範囲】
【請求項１】
第１表面、および前記第１表面と向かい合う第２表面を有するコア誘電体層と、
前記コア誘電体層の前記第１表面に設置され、バイパス回路に電気接続された電源プレーンと、
前記コア誘電体層の前記第２表面に設置された接地プレーンと、
を含む、前記バイパス回路を有する回路基板と、
前記回路基板を貫通する試験ピンと、
を含み、各前記試験ピンの２つの端部が、前記回路基板の外に突出し、前記試験ピンの第１グループが、前記電源プレーンに電気接続され、前記試験ピンの第２グループが、前記電源プレーンから電気的に隔離された試験ソケット。
【請求項２】
前記電源プレーンが、少なくとも１つの第１スルーホールを含み、前記接地プレーンが、少なくとも１つの第２スルーホールを含み、前記少なくとも１つの第１スルーホールおよび前記少なくとも１つの第２スルーホールが、同心円をなし、前記少なくとも１つの第１スルーホールの直径が、前記少なくとも１つの第２スルーホールの直径よりも狭い請求項１に記載の試験ソケット。
【請求項３】
前記試験ピンが、前記少なくとも１つの第１スルーホールおよび前記少なくとも１つの第２スルーホールを介して前記回路基板を貫通する請求項２に記載の試験ソケット。
【請求項４】
前記試験ピンの前記第１グループと前記電源プレーンの間に設置され、これらに電気接続された導電性材料をさらに含む請求項３に記載の試験ソケット。
【請求項５】
空隙が、前記試験ピンの前記第１グループと前記接地プレーンの間に設置され、前記試験ピンの前記第１グループを前記接地プレーンから電気的に隔離する請求項３に記載の試験ソケット。
【請求項６】
前記試験ピンの前記第１グループと前記電源プレーンの間に設置され、前記試験ピンの前記第１グループを前記電源プレーンから電気的に隔離するとともに、前記試験ピンの前記第１グループと前記接地プレーンの間に設置され、前記試験ピンの前記第１グループを前記接地プレーンから電気的に隔離する絶縁体をさらに含む請求項３に記載の試験ソケット。
【請求項７】
前記試験ピンの前記第１グループが、電源試験ピンを含み、前記試験ピンの前記第２グループが、接地試験ピンおよび／または信号試験ピンを含む請求項１に記載の試験ソケット。
【請求項８】
前記コア誘電体層の前記第１表面の上に設置され、前記電源プレーンを覆う第１誘電体層と、
前記コア誘電体層の前記第２表面の上に設置され、前記接地プレーンを覆う第２誘電体層と、
をさらに含む請求項１に記載の試験ソケット。
【請求項９】
前記第２誘電体層の中に設置され、前記接地プレーンに電気接続された複数の導電性ビアをさらに含み、前記導電性ビアが、前記回路基板の辺縁に沿って互いから物理的に離間して間隔を開けた請求項８に記載の試験ソケット。
【請求項１０】
複数の開口および収容空間を有する筐体をさらに含み、前記試験ピンが、前記開口を通過し、前記回路基板が、前記筐体の前記収容空間に配置された請求項８に記載の試験ソケット。
【請求項１１】
第１表面、および前記第１表面と向かい合う第２表面を有するコア誘電体層と、
前記コア誘電体層の前記第１表面に設置された電源プレーンと、
前記回路基板の中に埋め込まれ、前記電源プレーンに電気接続されたコンデンサと、
前記コア誘電体層の前記第２表面に設置された接地プレーンと、
を含む回路基板と、
前記回路基板を貫通し、前記回路基板の外に突出する少なくとも１つの第１試験ピンおよび少なくとも１つの第２試験ピンと、
を含み、前記少なくとも１つの第１試験ピンが、前記電源プレーンに電気接続された試験ソケットと、
信号プロセッサを含み、前記少なくとも１つの第１試験ピンおよび前記少なくとも１つの第２試験ピンを介して前記試験ソケットに電気接続された制御基板と、
を含む試験装置。
【請求項１２】
前記電源プレーンが、少なくとも１つの第１スルーホールを含み、前記接地プレーンが、少なくとも１つの第２スルーホールを含み、前記少なくとも１つの第１スルーホールおよび前記少なくとも１つの第２スルーホールが、同心的であり、前記少なくとも１つの第１スルーホールの直径が、前記少なくとも１つの第２スルーホールの直径よりも狭い請求項１１に記載の試験ソケット。
【請求項１３】
前記少なくとも１つの第１試験ピンおよび前記少なくとも１つの第２試験ピンが、前記少なくとも１つの第１スルーホールおよび前記少なくとも１つの第２スルーホールを介して前記回路基板を貫通する請求項１２に記載の試験装置。
【請求項１４】
前記少なくとも１つの第１試験ピンと前記電源プレーンの間に設置され、これらに電気接続された導電性材料をさらに含む請求項１３に記載の試験装置。
【請求項１５】
空隙が、前記少なくとも１つの第１試験ピンと前記接地プレーンの間に設置され、前記少なくとも１つの第１試験ピンを前記接地プレーンから電気的に隔離する請求項１３に記載の試験装置。
【請求項１６】
前記少なくとも１つの第１試験ピンが、少なくとも１つの電源ポゴピンを含み、前記少なくとも１つの第１試験ピンが、前記接地プレーンから電気的に隔離された請求項１１に記載の試験装置。
【請求項１７】
前記少なくとも１つの第２試験ピンが、少なくとも１つの接地ポゴピンおよび／または少なくとも１つの信号ポゴピンを含み、前記少なくとも１つの第２試験ピンが、前記電源プレーンから電気的に隔離された請求項１１に記載の試験装置。
【請求項１８】
前記コア誘電体層の前記第１表面の上に設置され、前記電源プレーンを覆う第１誘電体層と、
前記コア誘電体層の前記第２表面の上に設置され、前記接地プレーンを覆う第２誘電体層と、
をさらに含む請求項１１に記載の試験装置。
【請求項１９】
前記第２誘電体層の中に設置され、前記接地プレーンに電気接続された複数の導電性ビアをさらに含み、前記導電性ビアが、前記回路基板の辺縁に沿って互いから物理的に離間して間隔を開けた請求項１８に記載の試験装置。
【請求項２０】
前記試験ソケットが、複数の開口および収容空間を有する筐体をさらに含み、前記少なくとも１つの第１試験ピンおよび前記少なくとも１つの第２試験ピンが、前記開口を通過し、前記回路基板が、前記筐体の前記収容空間に配置された請求項１８に記載の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験ソケット、およびその試験ソケットを有する試験装置に関するものであり、特に、半導体パッケージおよび／または半導体装置に用いる試験ソケット、およびその試験ソケットを有する試験装置に関するものである。
【背景技術】
【０００２】
近年、電子製品は、人々の生活にとってより重要になった。電子製品を軽薄短小化させるために、半導体パッケージ技術は、小型化、軽量化、高集積化し、競争力を強化した製品を市場で開発するよう進化し続けている。そのため、電子製品の与えられた製品性能を維持するために、半導体パッケージの小型化およびデータ伝送速度の高速化に伴って、半導体パッケージの動作周波数が持続的に増加するため、電子製品の高周波数半導体パッケージを試験することが、本分野の研究課題となっている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、上述した問題を解決することを目的とし、電子製品の信号試験において生成されるノイズを抑制することによって、より優れた試験効率を提供することのできる試験ソケットおよびその試験ソケットを有する試験装置を提供する。
【課題を解決するための手段】
【０００４】
上述した目的を達成するため、本発明は、バイパス回路を有する回路基板および試験ピンを含む試験ソケットを提供する。回路基板は、コア誘電体層、電源プレーン、および接地プレーンを含む。コア誘電体層は、第１表面、および第１表面と向かい合う第２表面を有する。電源プレーンは、コア誘電体層の第１表面に設置され、電源プレーンは、バイパス回路に電気接続される。接地プレーンは、コア誘電体層の第２表面に設置される。試験ピンは、回路基板を貫通し、各試験ピンの２つの端部は、回路基板の外に突出し、試験ピンの第１グループは、電源プレーンに電気接続され、試験ピンの第２グループは、電源プレーンから電気的に隔離される。
【０００５】
上述した目的を達成するため、本発明は、試験ソケットおよび制御基板を含む試験装置を提供する。試験ソケットは、回路基板、少なくとも１つの第１試験ピン、および少なくとも１つの第２試験ピンを含む。回路基板は、コア誘電体層、電源プレーン、コンデンサ、および接地プレーンを含む。コア誘電体層は、第１表面、および第１表面と向かい合う第２表面を有する。電源プレーンは、コア誘電体層の第１表面に設置される。コンデンサは、回路基板の中に埋め込まれ、電源プレーンに電気接続される。接地プレーンは、コア誘電体層の第２表面に設置される。少なくとも１つの第１試験ピンおよび少なくとも１つの第２試験ピンは、回路基板を貫通し、回路基板の外に突出する。少なくとも１つの第１試験ピンは、電源プレーンに電気接続される。制御基板は、信号プロセッサを含み、制御基板は、少なくとも１つの第１試験ピンおよび少なくとも１つの第２試験ピンを介して試験ソケットに電気接続される。
【発明の効果】
【０００６】
以上のように、試験ソケットは、電子製品の信号試験において生成されたノイズを抑制することのできるバイパス回路を有する回路基板を含むため、試験効率が向上し、試験電力集積化が達成される。また、試験ソケットの試験ピンは、適切な物理接続によって回路基板と試験用電子製品の間の電気接続を確保するため、試験用電子製品が損傷するのを防ぐ。
【０００７】
本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。
【図面の簡単な説明】
【０００８】
添付図面は、本発明の原理がさらに理解されるために含まれており、本明細書に組み込まれ、且つその一部を構成するものである。図面は、本発明の実施形態を例示しており、説明とともに、本発明の原理を説明する役割を果たしている。
【０００９】
【図１】本発明の１つの実施形態に係る試験ソケットの概略的立体側面図である。
【図２】図２（ａ）〜図２（ｄ）は、本発明の１つの実施形態に係る試験ソケットの製造方法を示す概略的断面図である。
【図３】本発明の１つの実施形態に係る試験ピンの概略的断面図である。
【図４】本発明の別の実施形態に係る試験ソケットの概略的断面図である。
【図５】本発明の１つの実施形態に係る試験装置の概略的断面図である。
【発明を実施するための形態】
【００１０】
以下、添付の図面を例として、本発明の実施形態を詳細に説明する。各図面および関連説明において、同一または類似する構成要素には、同一の参照番号を使用する。言及すべきこととして、本産業の標準技法に従い、各特徴は、縮尺通りに描かれたものではない。実際に、様々な特徴の寸法は、説明をわかりやすくするため、任意に増減させてもよい。
【００１１】
図１は、本発明の１つの実施形態に係る試験ソケットの概略的立体側面図である。図２（ａ）〜図２（ｄ）は、本発明の１つの実施形態に係る試験ソケットの製造方法を示す概略的断面図であり、図２（ａ）〜図２（ｄ）は、図１に示した線Ｉ−Ｉ’に沿った断面図である。図３は、本発明の１つの実施形態に係る試験ピンの概略的断面図であり、図３は、図２（ｄ）に示した試験ピンの概略的断面図である。図４は、本発明の別の実施形態に係る試験ソケットの概略的断面図である。これらの実施形態は、さらなる説明を提供することを目的とし、本発明の範囲を限定するために使用するものではない。
【００１２】
図１および図２（ａ）を参照すると、回路基板１００を提供し、回路基板１００は、誘電体層１１２、誘電体層１１４、誘電体層１１６、電源プレーン１２０、接地プレーン１３０、ソルダマスク層１４０、ソルダマスク層１５０、バイパス回路１６０、および導電性ビア１７０を含む。
【００１３】
例えば、回路基板１００は、交互に配列された１つまたはそれ以上の誘電体層（例えば、誘電体層１１２、誘電体層１１４、誘電体層１１６、ソルダマスク層１４０、およびソルダマスク層１５０）および１つまたはそれ以上のパターン化導電層（例えば、電源プレーン１２０および接地プレーン１３０）を含んでもよい。誘電体層の数およびパターン化導電層の数は、設計レイアウトに基づいて指定することができるため、本発明は、これに限定されない。いくつかの実施形態において、電源プレーン１２０は、誘電体層１１２の第１表面Ｓ１に配置される。誘電体層１１４およびソルダマスク層１４０は、電源プレーン１２０の上に配置されてもよい。いくつかの実施形態において、接地プレーン１３０は、誘電体層１１２の第２表面Ｓ２に配置される。そして、誘電体層１１６およびソルダマスク層１５０は、接地プレーン１３０の上に配置されてもよい。第１表面Ｓ１は、第２表面Ｓ２と向かい合う。つまり、誘電体層１１２は、電源プレーン１２０と接地プレーン１３０の間に挟持され、誘電体層１１４は、電源プレーン１２０とソルダマスク層１４０の間に挟持され、誘電体層１１６は、接地プレーン１３０とソルダマスク層１５０の間に挟持される。
【００１４】
例えば、誘電体層１１２、誘電体層１１４、誘電体層１１６の材料は、酸化ケイ素、窒化ケイ素、ポリイミド、ベンゾシクロブテン（benzocyclobutene, BCB）等の有機または無機誘電体材料を含んでもよく、スピンコーティングおよび／または化学蒸着（chemical vapor deposition, CVD）等の蒸着によって形成することができる。例えば、電源プレーン１２０および接地プレーン１３０の材料は、スパッタリングプロセス、蒸発プロセス、または電気メッキプロセスにより形成された銅、アルミニウム、またはニッケル等の導電性材料を含んでもよい。いくつかの実施形態において、誘電体層１１２、誘電体層１１４、誘電体層１１６の材料および形成方法は、同じであってもよい。電源プレーン１２０および接地プレーン１３０の材料は、同じであってもよい。しかしながら、本発明はこれに限定されない。いくつかの実施形態において、図２（ａ）に示すように、誘電体層１１２は、電源プレーン１２０と接地プレーン１３０の間に設置される。電源プレーン１２０は、誘電体層１１２と誘電体層１１４の間に設置される。接地プレーン１３０は、誘電体層１１２と誘電体層１１６の間に設置される。誘電体層１１４は、電源プレーン１２０とソルダマスク層１４０の間に設置される。そして、誘電体層１１６は、接地プレーン１３０とソルダマスク層１５０の間に設置される。
【００１５】
いくつかの実施形態において、図２（ａ）に示すように、電源プレーン１２０は、複数のスルーホールＯ１２０を有し、接地プレーン１３０は、複数のスルーホールＯ１３０を有する。電源プレーン１２０に形成されたスルーホールＯ１２０のうちの１つは、接地プレーン１３０に形成された各スルーホールＯ１３０と同心円をなす。例えば、電源プレーン１２０は、少なくとも１つのスルーホールを含むパターン化導電層であってもよく、接地プレーン１３０は、少なくとも１つのスルーホールを含むパターン化導電層であってもよい。パターン化導電層は、リソグラフィーおよびエッチングプロセスを行ってスルーホールを形成することによって形成される。しかしながら、本発明はこれに限定されない。
【００１６】
引き続き図２（ａ）を参照すると、いくつかの実施形態において、電源プレーン１２０に形成されたスルーホールＯ１２０の幅（例えば、直径）Ｗ１２０は、接地プレーン１３０に形成されたスルーホールＯ１３０の幅（例えば、直径）Ｗ１３０よりも狭い。例えば、幅Ｗ１２０は、約０．１０ｍｍ〜約０．５０ｍｍの範囲であってもよい。例えば、幅Ｗ１３０は、約０．２５ｍｍ〜約０．６８ｍｍの範囲であってもよい。いくつかの実施形態において、電源プレーン１２０および接地プレーン１３０の積層方向（例えば、垂直方向）に沿って、スルーホールＯ１２０の側壁は、スルーホールＯ１３０の側壁と並ばないため、１つのスルーホールＯ１２０の側壁と対応するスルーホールＯ１３０の側壁の間にはズレ（offset）がある。
【００１７】
いくつかの実施形態において、バイパス回路１６０は、電源プレーン１２０に電気接続される。例えば、バイパス回路１６０は、図２（ａ）に示すように、回路基板１００に埋め込まれたバイパスコンデンサ等のコンデンサであってもよい。しかしながら、本発明はこれに限定されない。いくつかの別の実施形態において、バイパス回路１６０は、電源プレーン１２０の一部、接地プレーン１３０の一部分、または結合した電源プレーン１２０の一部と接地プレーン１３０の一部を使用して形成されたコンデンサ構造であってもよい。コンデンサ構造が接地プレーン１３０の一部を含む実施形態において、このような接地プレーン１３０の一部は、残りの接地プレーン１３０から電気的に隔離される。
【００１８】
いくつかの実施形態において、導電性ビア１７０は、接地プレーン１３０に電気接続される。例えば、導電性ビア１７０は、ソルダマスク層１５０および誘電体層１１６をパターン化して、接地プレーン１３０の部分を露出する開口を形成することによって形成することができる。そして、開口を導電性材料で充填して、ソルダマスク層１５０および誘電体層１１６の中に導電性ビア１７０を形成する。導電性ビア１７０を形成するための導電性材料は、銅、アルミニウム、またはニッケルを含んでもよい。導電性ビア１７０は、スパッタリングプロセス、蒸発プロセス、または電気メッキプロセスにより形成することができる。パターン化プロセスは、リソグラフィーおよびエッチングプロセスを含んでもよい。図１において、説明の目的で、４つの導電性ビア１７０を示したが、本発明の範囲を限定するものではない。いくつかの実施形態において、導電性ビア１７０の数は、要求に応じて選択可能であるため、本発明はこれに限定されない。
【００１９】
いくつかの実施形態において、図２（ａ）に示すように、導電性ビア１７０は、ソルダマスク層１５０および誘電体層１１６の中に形成される。導電性ビア１７０は、接地プレーン１３０に物理的に接続されてもよい。例えば、図１に示すように、導電性ビア１７０は、それぞれ、回路基板１００の角部に配置される。導電性ビア１７０の配置構成は、取得したい接地プレーン１３０の電位の均衡を保つ。
【００２０】
図２（ｂ）を参照すると、回路基板１００に対して第１パターン化プロセスを行って、スルーホールＯ１を形成する。スルーホールＯ１は、回路基板１００を貫通してもよい。第１パターン化プロセスは、レーザードリルプロセスまたは機械ドリルプロセスを含むことができるが、本発明はこれに限定されない。図２（ｂ）に示すように、スルーホールＯ１は、回路基板１００を貫通するよう形成される。スルーホールＯ１は、スルーホールＯ１２０のいくつかおよびスルーホールＯ１２０に対応するスルーホールＯ１３０を通過することができる。いくつかの実施形態において、スルーホールＯ１の幅（例えば、直径）Ｗ１は、対応するスルーホールＯ１２０の幅Ｗ１２０および対応するスルーホールＯ１３０の幅Ｗ１３０よりも狭い。いくつかの実施形態において、電源プレーン１２０および接地プレーン１３０の積層方向に沿って、スルーホールＯ１の側壁は、スルーホールＯ１２０の側壁およびスルーホールＯ１３０の側壁と並ばない。例えば、１つのスルーホールＯ１の側壁と対応するスルーホールＯ１２０の側壁の間にはズレがある。同様に、１つのスルーホールＯ１の側壁と対応するスルーホールＯ１３０の側壁の間にはズレがある。特定の実施形態において、スルーホールＯ１、スルーホールＯ１２０、およびスルーホールＯ１３０は、同心円をなすが、本発明はこれに限定されない。
【００２１】
いくつかの実施形態において、電源プレーン１２０および接地プレーン１３０の側壁は、スルーホールＯ１において、誘電体層１１２、誘電体層１１４、誘電体層１１６、ソルダマスク層１４０、およびソルダマスク層１５０の側壁と並ばない。図２（ｂ）に示すように、スルーホールＯ１において、接地プレーン１３０の側壁は、電源プレーン１２０の側壁と並ばない。スルーホールＯ１において、スルーホールＯ１の側壁から電源プレーン１２０の側壁を離した空隙の幅は、スルーホールＯ１の側壁から接地プレーン１３０の側壁を離した空隙の幅よりも狭い。例えば、上述した空隙は、それぞれ電源プレーン１２０の一部および接地プレーン１３０の一部とみなされる。さらに、空隙は、エアギャップ（air-gap）であってもよい。
【００２２】
図２（ｃ）を参照すると、回路基板１００に対して第２パターン化プロセスを行って、スルーホールＯ２を形成する。スルーホールＯ２は、回路基板１００を貫通してもよい。第２パターン化プロセスは、レーザードリルプロセスまたは機械ドリルプロセスを含むことができるが、本発明はこれに限定されない。
【００２３】
例えば、１つの実施形態において、スルーホールＯ２は、回路基板１００を貫通し、且つスルーホールＯ１を通過するよう形成されてもよい。スルーホールＯ２の数は、スルーホールＯ１の数より少ない。このような実施形態において、回路基板１００は、スルーホールＯ１およびスルーホールＯ２を同時に有する。しかしながら、本発明はこれに限定されない。いくつかの実施形態において、スルーホールＯ２の数は、スルーホールＯ１の数よりも多いか、それに等しくてもよく、回路基板１００は、スルーホールＯ２のみを有してもよい。
【００２４】
別の実施形態において、スルーホールＯ２は、回路基板１００を貫通し、且つスルーホールＯ１２０のいくつかおよび対応するスルーホールＯ１３０を通過するよう形成されてもよい。スルーホールＯ２は、スルーホールＯ１を通過しない。このような実施形態において、回路基板１００は、スルーホールＯ１およびスルーホールＯ２を同時に有する。
【００２５】
さらに別の実施形態において、スルーホールＯ２は、回路基板１００を貫通し、且つスルーホールＯ１のいくつか、スルーホールＯ１２０のいくつか、および各スルーホールＯ１３０を通過するよう形成されてもよい。このような実施形態において、回路基板１００は、スルーホールＯ１およびスルーホールＯ２を同時に有する。本発明は、スルーホールＯ２の形成方法を限定しない。
【００２６】
第２パターン化プロセスの後、回路基板１００は、１つまたはそれ以上のスルーホールＯ１および１つまたはそれ以上のスルーホールＯ２を含むことができるが、本発明はこれに限定されない。説明を容易にするため、図２（ｃ）および図２（ｄ）に示した回路基板１００において、１つのスルーホールＯ１および２つのスルーホールＯ２を示すが、本発明はこれに限定されない。スルーホールＯ１およびＯ２の数は、要求と設計レイアウトに応じて選択することができる。
【００２７】
いくつかの実施形態において、スルーホールＯ２の幅（例えば、直径）Ｗ２は、図２（ｃ）に示すように、対応するスルーホールＯ１の幅Ｗ１および対応するスルーホールＯ１２０の幅Ｗ１２０よりも広いが、対応するスルーホールＯ１３０の幅Ｗ１３０よりも狭い。つまり、元々１つのスルーホールＯ２の位置に設置された１つのスルーホールＯ１および対応するスルーホールＯ１２０は、このようなスルーホールＯ２の形状によって完全に除去される。いくつかの実施形態において、電源プレーン１２０が接地プレーン１３０に積み重ねられた積層方向に沿って、スルーホールＯ２の側壁は、スルーホールＯ１３０の側壁と並ばない。１つのスルーホールＯ２の側壁と対応するスルーホールＯ１３０の側壁の間にはズレがある。いくつかの実施形態において、スルーホールＯ２およびスルーホールＯ１３０は、同心円をなすが、本発明はこれに限定されない。
【００２８】
いくつかの実施形態において、電源プレーン１２０の側壁は、スルーホールＯ２において、誘電体層１１２、誘電体層１１４、誘電体層１１６、ソルダマスク層１４０、およびソルダマスク層１５０の側壁と並ぶ。スルーホールＯ２において、接地プレーン１３０の側壁は、誘電体層１１２、誘電体層１１４、誘電体層１１６、電源プレーン１２０、ソルダマスク層１４０、およびソルダマスク層１５０の側壁と並ばず、これらから離れている。例えば、図２（ｃ）に示すように、スルーホールＯ２において、接地プレーン１３０の側壁は、誘電体層１１２、誘電体層１１４、誘電体層１１６、電源プレーン１２０、ソルダマスク層１４０、およびソルダマスク層１５０の側壁と並ばず、接地プレーン１３０の側壁は、空隙によりスルーホールＯ２の側壁から離れている。例えば、上述した空隙は、スルーホールＯ１３０の一部とみなされる。さらに、空隙は、エアギャップであってもよい。
【００２９】
図２（ｄ）を参照すると、１つまたはそれ以上の試験ピン２００を提供する。いくつかの実施形態において、試験ピン２００は、それぞれ回路基板１００内に形成されたスルーホールＯ１およびＯ２に挿入される。図２（ｄ）に示すように、試験ピン２００は、１つまたはそれ以上の試験ピン２００ａ、および１つまたはそれ以上の試験ピン２００ｂを含む。説明の目的で、図２（ｄ）において、１つの試験ピン２００ａおよび２つの試験ピン２００ｂを示すが、本発明はこれに限定されない。いくつかの実施形態において、要求に応じて、試験ピン２００ａの数を１つ以上にしてもよく、試験ピン２００ｂの数を２つ以上にしてもよい。
【００３０】
図２（ｄ）を参照すると、試験ピン２００ａは、それぞれスルーホールＯ１に挿入され、絶縁体ＩＮを介して電源プレーン１２０および接地プレーン１３０から電気的に隔離される。１つの実施形態において、試験ピン２００ａは、接地試験ピンまたは単一の試験ピンとして用いられ、ポゴピン（pogo pin）であってもよい。例えば、試験ピン２００ａは、図３に示すように、本体部２１０、弾性素子２２０、および移動部２３０を含む。本体部２１０は、２つの端部を有し、それぞれ１つの弾性素子２２０および１つの移動部２３０を収容する中空構造を有する。図３に示すように、弾性素子２２０は、それぞれ各端部の中空構造の内側に完全に設置される。各移動部２３０の一部は、各端部の中空構造の内側に設置され、各移動部２３０の他の（例えば、中空構造の内側に設置された部分と反対側の）部分は、本体部２１０の外へ突出して、外部素子（例えば、試験用物体、または試験信号および電源を提供する制御基板）と接触する。例えば、本体部２１０、弾性素子２２０、および移動部２３０の材料は、金属または金属合金等の導電性材料を含んでもよい。例えば、弾性素子２２０は、バネ、コイル等であってもよい。弾性素子２２０により、移動部２３０は、本体部２１０の中空構造の内側を上向きまたは下向きに移動することができ、それにより、試験ピン２００ａに外部の圧力に対抗する弾力を提供する。図３に示すように、本体部２１０、弾性素子２２０、および移動部２３０は、弾性素子２２０と本体部２１０および移動部２３０を物理的に接続することによって、互いに電気接続される。
【００３１】
１つの実施形態において、絶縁体ＩＮは、試験ピン２００ａの上に形成されてもよい。ある実施形態において、絶縁体ＩＮは、図３に示すように、試験ピン２００ａの本体部２１０の上に形成される。例えば、絶縁体ＩＮの材料は、窒化ケイ素、ポリイミド、ベンゾシクロブテン（ＢＣＢ）等の有機または無機誘電体材料を含んでもよく、スピンコーティングおよび／または化学蒸着（ＣＶＤ）等の蒸着によって形成することができる。しかしながら、本発明はこれに限定されない。
【００３２】
別の実施形態において、絶縁体ＩＮは、スルーホールＯ１の側壁に形成されてもよい。例えば、絶縁体ＩＮは、ソルダマスク層１４０、ソルダマスク層１５０、およびスルーホールＯ１の側壁を覆う絶縁材料のブランケット層を形成した後、絶縁材料のブランケット層をパターン化して、スルーホールＯ１の側壁に絶縁体を形成することによって形成することができる。絶縁材料のブランケット層の形成方法は、スピンコーティングおよび／または蒸着プロセスであってもよく、パターン化プロセスは、リソグラフィーおよびエッチングプロセスであってもよい。
【００３３】
図２（ｄ）に示すように、スルーホールＯ１において、絶縁体ＩＮは、回路基板１００と試験ピン２００ａの間に挟持される。例えば、絶縁体ＩＮは、スルーホールＯ１に挿入された試験ピン２００ａの一部を少なくとも包む。いくつかの実施形態において、中に１つのスルーホールＯ１を形成した回路基板１００の一部において、絶縁体ＩＮは、１つのスルーホールＯ１２０と試験ピン２００ａの間、および１つのスルーホールＯ１３０と試験ピン２００ａの間に設置される。絶縁体ＩＮは、電源プレーン１２０および接地プレーン１３０の側壁から離れており、試験ピン２００ａは、電源プレーン１２０および接地プレーン１３０から電気的に隔離される。試験ピン２００ａは、スルーホールＯ１に挿入され、試験ピン２００ａの２つの末端は、回路基板１００の外へ突出して、外部素子（例えば、試験用物体、または試験信号および電源を提供して電気接地する制御基板）と接触する。
【００３４】
引き続き図２（ｄ）を参照すると、試験ピン２００ｂは、それぞれスルーホールＯ２に挿入され、電源プレーン１２０に電気接続される。１つの実施形態において、試験ピン２００ｂは、電源試験ピンとして用いられ、ポゴピンであってもよい。試験ピン２００ｂの構造および材料は、図３で説明した試験ピン２００ａの構造および材料と同じであるため、ここでは繰り返し説明しない。１つの試験ピン２００ａと１つの試験ピン２００ｂの間の相違点は、例えば、各試験ピン２００ｂの側壁に絶縁体がないことであるが、本発明はこれに限定されない。
【００３５】
１つの実施形態において、試験ピン２００ｂは、それぞれ導電性素子を介して電源プレーン１２０に電気接続される。導電性素子は、図２（ｄ）に示すように、銀ペースト（silver paste）ＳＰであってもよい。例えば、銀ペーストＳＰは、スルーホールＯ２の位置辺りでソルダマスク層１４０の外表面に形成されてもよく、試験ピン２００ｂは、ソルダマスク層１４０からソルダマスク層１５０に向かう方向に沿ってスルーホールＯ２に挿入されてもよい。挿入時の試験ピン２００ｂの移動に伴い、銀ペーストＳＰは、それに応じて、スルーホールＯ２に流入することができる。ソルダマスク層１４０の外表面に残留した銀ペーストＳＰを除去してもよい。銀ペーストＳＰは、例えば、分注（dispensing）によって形成されてもよい。いくつかの実施形態において、対応する銀ペーストＳＰは、１つのスルーホールＯ２において、回路基板１００と試験ピン２００ｂの間に挟持される。図２（ｄ）に示すように、１つのスルーホールＯ２において、銀ペーストＳＰは、スルーホールＯ２に挿入された各試験ピン２００ｂの側壁の一部を包む。銀ペーストＳＰは、試験ピン２００ｂと電源プレーン１２０の間に挟持され、これらに物理的に接触するため、試験ピン２００ｂは、電源プレーン１２０に電気接続される。銀ペーストＳＰは、接地プレーン１３０から離れており、試験ピン２００ｂは、接地プレーン１３０から電気的に隔離される。図２（ｄ）に示すように、試験ピン２００ｂは、それぞれスルーホールＯ２に挿入され、各試験ピン２００ｂの２つの末端は、回路基板１００の外へ突出して、外部素子（例えば、試験用物体、または電源を提供する制御基板）と接触する。ここまでで、本発明の試験ソケット１０が製造される。
【００３６】
しかしながら、本発明は、これに限定されない。別の実施形態において、各試験ピン２００ｂは、図４に示すように、導電性フィルム１８０を介して電源プレーン１２０に電気接続されてもよい。例えば、導電性フィルム１８０の材料は、銅、アルミニウム、またはニッケルであってもよい。例えば、導電性材料のブランケット層を形成して、ソルダマスク層１４０、ソルダマスク層１５０、およびスルーホールＯ２の側壁を覆い、その後、絶縁材料のブランケット層をパターン化して、１つまたはそれ以上の導電性フィルム１８０を形成する。導電性材料のブランケット層の形成方法は、スパッタリングプロセス、蒸発プロセス、または電気メッキプロセスにより形成することができ、パターン化プロセスは、リソグラフィーおよびエッチングプロセスであってもよい。１つの実施形態において、導電性フィルム１８０は、１つのスルーホールＯ２において、回路基板１００と各試験ピン２００ｂの間に挟持される。図４に示すように、各導電性フィルム１８０は、対応するスルーホールＯ２の側壁を覆い、ソルダマスク層１４０の外表面の一部およびソルダマスク層１５０の外表面の一部に延伸する。いくつかの実施形態において、各導電性フィルム１８０は、各スルーホールＯ２において、対応するスルーホールＯ２に挿入された試験ピン２００ｂの側壁の一部を包む。対応する導電性フィルム１８０は、１つの試験ピン２００ｂと電源プレーン１２０の間に挟持され、これらを物理的に接触させるため、各試験ピン２００ｂは、電源プレーン１２０に電気接続される。図４に示すように、導電性フィルム１８０は、接地プレーン１３０の側壁から離れており、試験ピン２００ｂは、接地プレーン１３０から電気的に隔離される。
【００３７】
図５を参照すると、試験装置２０は、回路基板１００およびそれを貫通する試験ピン２００を有する試験ソケット１０、筐体３００、および制御基板４００を含む。いくつかの実施形態において、試験ソケット１０に対し、回路基板１００および試験ピン２００（試験ピン２００ａおよび試験ピン２００ｂを含む）は、図２（ｄ）および図３に示した構造、または図４および図３に示した構造を含んでもよく；回路基板１００および試験ピン２００およびその関係（例えば、関連位置構成および電気接続）の特定の詳細または説明は、ここでは繰り返し説明しない。
【００３８】
いくつかの実施形態において、試験ソケット１０は、筐体３００に設置され、試験ピン２００ａおよび試験ピン２００ｂのそれぞれの２つの末端は、図５に示すように、筐体３００の外に突出する。例えば、筐体３００は、本体３１０およびカバー３２０を含む、回路基板１００は、本体３１０およびカバー３２０によって定義された収容空間ＡＳの内側に配置される。本体３１０は、複数の第１開口を有し、カバー３２０は、複数の第２開口を有する。カバー３２０内の第２開口の位置は、本体３１０内の第１開口の位置に対応する。図５に示すように、各試験ピン２００ａおよび試験ピン２００ｂの２つの末端は、それぞれ１つの第１開口および対応する第２開口を介して筐体３００の外に突出する。例えば、筐体３００の本体３１０およびカバー３２０の材料は、絶縁材料を含んでもよい。
【００３９】
いくつかの実施形態において、本体３１０内に形成された第１開口を貫通する試験ピン２００ａおよび試験ピン２００ｂの末端は、制御基板４００に電気接続されてもよく、外部素子を接続するコンタクト４１０、電気回路レイアウト用の金属セグメント、および信号試験および処理を行う信号プロセスを含んでもよい。制御基板４００は、試験ピン２００の種類に応じて、試験パターン（例えば、電気試験信号）または電源（電力または電気接地用の）を試験ピン２００に提供することができる。図５に示すように、本体３１０内に形成された第１開口から突出した試験ピン２００ａおよび試験ピン２００ｂの末端は、制御基板４００のコンタクト４１０に電気接続されてもよい。
【００４０】
一方、カバー３２０内に形成された第２開口を貫通する試験ピン２００ａおよび試験ピン２００ｂの別の末端は、試験用物体（例えば、半導体パッケージ）に電気接続されてもよい。例えば、カバー３２０内に形成された第２開口から突出した試験ピン２００ａおよび試験ピン２００ｂの別の末端は、半導体パッケージのコネクター（例えば、ソルダボールまたはボールグリッドアレイ（ball grid array, BGA）、チップコネクター（“Ｃ４”）等）に接続されてもよい。
【００４１】
このような試験装置２０の構成により、制御基板４００によって提供された試験信号は、試験ピン２００の試験ピン２００ａを介して試験用物体（例えば、半導体パッケージ）に送信される。そして、試験ピン２００ａを介して、試験用物体から制御基板４００にフィードバックを送信し、信号プロセッサでさらに処理する（例えば、半導体パッケージの性能を決定する）。試験ピン２００の試験ピン２００ｂを介してバイパス回路を埋め込んだ回路基板１００に制御基板４００から電力を提供して、信号試験において生成されたノイズを抑制する。
【００４２】
以上のように、試験ソケットは、電子製品の信号試験において生成されたノイズを抑制することのできるバイパス回路を有する回路基板を含むため、試験効率が向上し、試験電力集積化が達成される。また、試験ソケットの試験ピンは、適切な物理接続によって回路基板と試験用電子製品の間の電気接続を確保するため、試験用電子製品が損傷するのを防ぐ。
【００４３】
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【産業上の利用可能性】
【００４４】
試験ソケット、および試験ソケットを有する試験装置は、半導体パッケージおよび／または半導体装置に応用される。
【符号の説明】
【００４５】
１０  試験ソケット
２０  試験装置
１００  回路基板
１１２、１１４、１１６  誘電体層
１２０  電源プレーン
１３０  接地プレーン
１４０、１５０  ソルダマスク層
１６０  バイパス回路
１７０  導電性ビア
１８０  導電性フィルム
２００、２００ａ、２００ｂ  試験ピン
２１０  本体部
２２０  弾性素子
２３０  移動部
３００  筐体
３１０  本体
３２０  カバー
４００  制御基板
４１０  コンタクト
ＡＳ  収容空間
Ｏ１、Ｏ１２０、Ｏ１３０、Ｏ２  スルーホール
Ｓ１  第１表面
Ｓ２  第２表面
ＳＰ  銀ペースト
Ｗ１、Ｗ２、Ｗ１２０、Ｗ１３０  幅
【図１】
2020008546.tif 000003
【図２（ａ）】
2020008546.tif 000004
【図２（ｂ）】
2020008546.tif 000005
【図２（ｃ）】
2020008546.tif 000006
【図２（ｄ）】
2020008546.tif 000007
【図３】
2020008546.tif 000008
【図４】
2020008546.tif 000009
【図５】
2020008546.tif 000010
【外国語明細書】
2020008546000001.pdf