(57)【要約】【課題】半導体装置の小型化を実現させる、また、半導体装置の信頼性を向上させる。【解決手段】半導体装置は、第１絶縁膜の上面とプラグの上面からなる面は平坦面ＦＳ１と、平坦面上に形成されたパッド電極ＰＤ１と、パッド電極ＰＤ１上に形成された導電体と、導電体およびパッド電極を覆うように形成された第２絶縁膜と、導電体の一部を露出するように形成された開口部ＯＰ１と、を有する。そして、導電体を構成する導電膜ＰＦはイオンミリング法により加工される。【選択図】図４
2020107787.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜に貫通孔を形成し、前記貫通孔に第１導電膜を埋め込む工程と、
（ｃ）前記第１絶縁膜と前記第１導電膜とを平坦化すると共に、前記貫通孔に前記第１導電膜からなるプラグを形成する工程と、
（ｄ）前記プラグの上面および前記第１絶縁膜上に第１バリアメタル膜、第２導電膜、第２バリアメタル膜および第３導電膜を順次形成する工程と、
（ｅ）前記第３導電膜および前記第２バリアメタル膜を加工して、前記第３導電膜および前記第２バリアメタル膜からなる導電体を形成する工程と、
（ｆ）前記第２導電膜および前記第１バリアメタル膜を加工して、前記導電体が形成された領域に前記第２導電膜および前記第１バリアメタル膜からなるパッド電極を形成する工程と、
（ｇ）前記導電体および前記パッド電極を覆うように第２絶縁膜を形成する工程と、
（ｈ）前記第２絶縁膜に前記導電体の一部を露出するように開口部を形成する工程と、
を備え、
前記（ｃ）工程において、前記第１絶縁膜の上面と前記プラグの上面とからなる面はＣＭＰ法によって平坦化され、
前記（ｅ）工程において、前記第３導電膜はイオンミリング法により加工される、半導体装置の製造方法。
【請求項２】
前記（ｄ）工程において、前記第３導電膜はパラジウムを主成分とする、請求項１記載の半導体装置の製造方法。
【請求項３】
前記第３導電膜はスパッタ法によって形成される、請求項２記載の半導体装置の製造方法。
【請求項４】
前記第１絶縁膜の上面と前記プラグの上面とからなる面の平面度は、１００ｎｍ以下である、請求項１記載の半導体装置の製造方法。
【請求項５】
前記（ｄ）工程において、前記第３導電膜の上面に形成される凹みの傾斜角度は３０°未満である、請求項１記載の半導体装置の製造方法。
【請求項６】
前記第１バリアメタル膜および前記第２バリアメタル膜のそれぞれは、窒化チタン膜、または、窒化チタン膜とチタン膜との積層膜である、請求項１記載の半導体装置の製造方法。
【請求項７】
前記第２絶縁膜は、第３絶縁膜と、前記第３絶縁膜上の第４絶縁膜とを含む積層膜からなり、前記第３絶縁膜は酸化シリコン膜であり、前記第４絶縁膜は窒化シリコン膜である、請求項１記載の半導体装置の製造方法。
【請求項８】
前記（ｆ）工程は
（ｆ１）前記導電体が形成された領域を覆い、他の領域を露出するように第１レジストパターンを形成する工程と、
（ｆ２）前記第１レジストパターンをマスクとしてドライエッチング処理を行うことにより、前記他の領域の前記第２導電膜および前記第１バリアメタル膜を除去する工程とを含む、請求項１記載の半導体装置の製造方法。
【請求項９】
半導体基板の主面上に形成された第１絶縁膜と、
前記第１絶縁膜を貫通する貫通孔に埋め込まれたプラグと、
前記第１絶縁膜上および前記プラグ上に形成されたパッド電極と、
前記パッド電極上に形成された導電体と、
前記導電体および前記パッド電極を覆うように形成された第２絶縁膜と、
前記第２絶縁膜に前記導電体の一部を露出するように形成された開口部と、
を有し、
前記第１絶縁膜の上面と前記プラグの上面とからなる面は平坦面であり、
前記導電体およびパッド電極は前記平坦面上に形成されている、半導体装置。
【請求項１０】
前記導電体はパラジウムを含む導電膜である、請求項９記載の半導体装置。
【請求項１１】
前記導電膜はスパッタ法によって形成される、請求項１０記載の半導体装置。
【請求項１２】
前記平坦面の平坦度は１００ｎｍ以下である、請求項９記載の半導体装置。
【請求項１３】
前記導電体、および前記パッド電極のそれぞれはバリアメタル膜を有し、前記バリアメタル膜のそれぞれは、窒化チタン膜、または、窒化チタン膜とチタン膜との積層膜である、請求項９記載の半導体装置。
【請求項１４】
前記パッド電極は所定の間隔で複数形成され、
前記所定の間隔は６μｍ以下である、請求項９記載の半導体装置。
【請求項１５】
（ａ）半導体基板の主面上にパッド電極を形成する工程と、
（ｂ）前記パッド電極を覆うように第１絶縁膜を形成する工程と、
（ｃ）前記パッド電極の上面に合わせて前記第１絶縁膜を平坦化する工程と、
（ｄ）前記パッド電極の上面および前記第１絶縁膜上に第１バリアメタル膜および第１導電膜を順次形成する工程と、
（ｅ）前記第１導電膜および前記第１バリアメタル膜を加工して、前記パッド電極が形成された領域に前記第１導電膜および前記第１バリアメタル膜からなる導電体を形成する工程と、
（ｆ）前記導電体および前記パッド電極を覆うように第２絶縁膜を形成する工程と、
（ｇ）前記第２絶縁膜に前記導電体の一部を露出するように開口部を形成する工程と、
を備え、
前記（ｃ）工程において、前記第１絶縁膜の上面と前記パッド電極の上面とからなる面はＣＭＰ法によって平坦化され、
前記（ｅ）工程において、前記第１導電膜はイオンミリング法により加工される、半導体装置の製造方法。
【請求項１６】
前記（ｄ）工程において、前記第１導電膜はパラジウムを主成分とする、請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記パラジウムを主成分とする導電膜はスパッタ法によって形成される、請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記第１絶縁膜の上面と前記パッド電極の上面とからなる面の平面度は、１００ｎｍ以下である、請求項１５記載の半導体装置の製造方法。
【請求項１９】
前記導電体の端部および前記パッド電極の端部は平面視において重なっている、請求項１５記載の半導体装置の製造方法。
【請求項２０】
前記導電体の端部および前記パッド電極の端部は前記第２絶縁膜で覆われており、前記第２絶縁膜は窒化シリコン膜である、請求項１５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えばボンディングパッド上にオーバー・パッド・メタル（Over Pad Metal、以下、ＯＰＭと言う）が形成された半導体装置、およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
近年、金（Ａｕ）のコスト高騰により主に銅（Ｃｕ）からなるワイヤを用いたＣｕワイヤボンディングが採用されつつある。また、高温環境下の長時間動作が要求される半導体装置においては、Ｃｕワイヤとボンディングパッドとの間の接合の信頼性を向上させるために、パッド表面に形成されたメッキ膜からなるＯＰＭ電極と呼ばれる導電層を形成し、この導電層にワイヤボンディングなどの外部接続用端子を接続させる構造が提案されている。
【０００３】
例えば、特許文献１（特開２０１２−１４６７２０号公報）には、無電解メッキ法を用いて、アルミニウムを含むパッド電極上に、ニッケル膜およびパラジウム膜からなるＯＰＭ電極を形成する技術が開示されている。
【０００４】
また、特許文献２（特開２００９−２５２９９７号公報）には、電解メッキ法を用いて、アンダー・バンプ・メタル（Under Bump Metal膜、以下、ＵＢＭ膜と言う）上に金膜を形成することで、ＵＢＭ膜および金膜からなるＯＰＭ電極を形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１４６７２０号公報
【特許文献２】特開２００９−２５２９９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば、特許文献１のように、無電解メッキ法を用いた場合には、ＯＰＭ電極はボンディングパッドの開口部より大きく形成されるため、予めＯＰＭ電極間の距離を広げることが余儀なくされる。従って、ボンディングパッドの狭ピッチ化は困難である。
【０００７】
また、特許文献２のように、電解メッキ法を用いた場合には、ＯＰＭ電極を形成する際にＵＢＭ膜の加工が必要となる。そして、ＵＢＭ膜の加工は通常、ウエットエッチング法により行われる。その理由は、ＵＢＭ膜はチタン（Ｔｉ）またはパラジウム（Ｐｄ）などの蒸気圧の低い物質からなるため、ＲＩＥ（Reactive Ion Etching）による加工が困難なためである。しかし、ウエットエッチング法は等方的な加工方法であるため、微細加工に限界があり、ボンディングパッドの狭ピッチ化の観点から、改善の余地がある。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態に係る半導体装置の製造方法は、まず、半導体基板の主面上に第１絶縁膜が形成される。第１絶縁膜に貫通孔を形成し、貫通孔に第１導電膜が埋め込まれる。第１絶縁膜と第１導電膜とが平坦化されると共に、貫通孔に第１導電膜からなるプラグが形成される。前記プラグの上面および第１絶縁膜上に第１バリアメタル膜、第２導電膜、第２バリアメタル膜および第３導電膜が順次形成される。第３導電膜および第２バリアメタル膜を加工して、導電体が形成される。第２導電膜および第１バリアメタル膜を加工して、導電体が形成された領域にパッド電極が形成される。導電体およびパッド電極を覆うように第２絶縁膜が形成される。第２絶縁膜に導電体の一部を露出するように開口部が形成される。第１絶縁膜と第１導電膜とを平坦化する工程は、第１絶縁膜の上面とプラグの上面とからなる面がＣＭＰ法によって平坦化される工程を備える。第３導電膜を加工する工程においては、第３導電膜はイオンミリング法により加工される工程を備える。
【００１０】
一実施の形態に係る半導体装置は、層間絶縁膜の上面とプラグの上面とからなる平坦面と、平坦面上に形成されたパッド電極と、パッド電極上に形成された導電体と、導電体およびパッド電極を覆うように形成された絶縁膜と、導電体の一部を露出するように形成された開口部と、を有する。
【００１１】
一実施の形態に係る半導体装置の製造方法は、まず、半導体基板の主面上にパッド電極が形成される。パッド電極を覆うように第１絶縁膜が形成される。パッド電極の上面に合わせて第１絶縁膜が平坦化される。パッド電極の上面および第１絶縁膜上に第１バリアメタル膜および第１導電膜が順次形成される。第１導電膜および第１バリアメタル膜を加工して、パッド電極が形成された領域に導電体が形成される。導電体およびパッド電極を覆うように第２絶縁膜が形成される。第２絶縁膜に導電体の一部を露出するように開口部が形成される。第１絶縁膜を平坦化する工程においては、第１絶縁膜の上面とパッド電極の上面とからなる面はＣＭＰ法によって平坦化される工程を備える。第１導電膜を加工する工程においては、第１導電膜はイオンミリング法により加工される工程を備える。
【発明の効果】
【００１２】
一実施の形態によれば、小型で、信頼性の高い半導体装置を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は半導体装置の平面図である。
【図２】図２は実施の形態１である半導体装置のパッド電極が形成された領域を示す平面拡大図である。
【図３】図３は実施の形態１である半導体装置および実施の形態２である半導体装置の要部断面図であり、図８に続く実施の形態１である半導体装置の製造工程中の断面図である。
【図４】図４は実施の形態１である半導体装置の要部断面図であり、図１４に続く実施の形態１である半導体装置の製造工程中の断面図である。
【図５】図５は実施の形態１である半導体装置の製造工程中の断面図である。
【図６】図６は図５に続く実施の形態１である半導体装置の製造工程中の断面図である。
【図７】図７は図６に続く実施の形態１である半導体装置の製造工程中の断面図である。
【図８】図８は図７に続く実施の形態１である半導体装置の製造工程中の断面図である。
【図９】図９は図８に続く実施の形態１である半導体装置の製造工程中の断面図である。
【図１０】図１０は図９に続く実施の形態１である半導体装置の製造工程中の断面図である。
【図１１】図１１は図１０に続く実施の形態１である半導体装置の製造工程中の断面図である。
【図１２】図１２はイオンミリングの照射角度の変化とパラジウム（Ｐｄ）膜の相対エッチングレートとの関係を示す図である。
【図１３】図１３は図１１に続く実施の形態１である半導体装置の製造工程中の断面図である。
【図１４】図１４は図１３に続く実施の形態１である半導体装置の製造工程中の断面図である。
【図１５】図１５は実施の形態１である半導体装置をボンディングする場合の断面図である。
【図１６】図１６は実施の形態２である半導体装置のパッド電極が形成された領域を示す平面拡大図である。
【図１７】図１７は実施の形態２である半導体装置の要部断面図である。
【図１８】図１８は実施の形態２である半導体装置の製造工程中の断面図である。
【図１９】図１９は図１８に続く実施の形態２である半導体装置の製造工程中の断面図である。
【図２０】図２０は図１９に続く実施の形態２である半導体装置の製造工程中の断面図である。
【図２１】図２１は実施の形態２の変形例である半導体装置の要部断面図である。
【図２２】図２２は比較例の半導体装置のパッド電極が形成された領域を示す平面拡大図である。
【図２３】図２３は比較例の半導体装置の要部断面図である。
【発明を実施するための形態】
【００１４】
以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、各実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。
【００１５】
（実施の形態１）
図１は、本実施の形態における半導体装置（半導体チップ）ＳＤを上面から見た平面図である。本実施の形態の半導体装置ＳＤは、平面視において矩形の形状を有しており、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子と多層配線が形成されている回路領域ＣＲを有している。
【００１６】
半導体装置ＳＤの外周付近には、多層配線層を介して回路領域ＣＲの半導体素子と接続される複数のパッド電極（ボンディングパッド、チップ端子）ＰＤ１が配置されている。また、これら複数のパッド電極ＰＤ１上には、それぞれ導電層ＯＰＭが形成されている。
【００１７】
図２は、図１の破線で示される領域ＡＲを拡大して示す図である。図２に示すように導電層ＯＰＭを有する複数のパッド電極ＰＤ１が配置されている。複数のパッド電極ＰＤ１のうち、互いに隣り合う２つのパッド電極ＰＤ１の間には表面保護膜ＩＦ１および表面保護膜ＩＦ２からなる積層膜が形成されており、当該積層膜のうち、導電層ＯＰＭが形成された領域内に当該積層膜の開口部ＯＰ１が形成されている。
【００１８】
導電層ＯＰＭの端部はパッド電極ＰＤ１の端部よりも内側に位置しており、開口部ＯＰ１の端部よりも内側に位置することはない。具体的には開口部ＯＰ１の端部と導電層ＯＰＭの端部との間隔Ｄ１は、例えば、０．２μｍ以上であり、パッド電極ＰＤ１の端部と導電層ＯＰＭの端部との間隔Ｄ２は、例えば、０．２μｍ以上である。これらの間隔は導電層ＯＰＭを形成するとき、およびパッド電極ＰＤ１を形成するときのフォトリソグラフィの合わせマージンを考慮したものである。また、複数のパッド電極ＰＤ１間の間隔Ｄ３は６μｍ以下であり、例えば、４μｍ程度である。当該間隔Ｄ３は複数のパッド電極ＰＤ１間に表面保護膜ＩＦ１を埋め込む際の埋め込み性を考慮して決定される。
【００１９】
図３は第４配線Ｍ４とその下層を示す、図２のＡ−Ａ断面に対応している要部断面図であり、図４は第４配線Ｍ４とその上層を示す、図２のＡ−Ａ断面に対応している要部断面図である。なお、図３に示される第４配線Ｍ４とその下層については、後述する実施の形態１の製造方法で説明する。
【００２０】
また、各実施の形態において第４配線Ｍ４とその下層の構造およびその製造方法は共通であるため、実施の形態２ではこれらの説明を省略する。また、本実施の形態は多層配線層を４層の配線層により構成することについて説明するが、積層される配線層の数は４層より少なくても多くてもよい。
【００２１】
実施の形態１の第４配線Ｍ４とその上層の構造について図４を用いて説明する。第４配線Ｍ４の上に形成された層間絶縁膜ＩＬ５上および層間絶縁膜ＩＬ５を貫通するプラグ（ビア）Ｖ４上に、バリアメタル膜ＢＭ１とバリアメタル膜ＢＭ１上の導電膜ＡＬとからなる複数のパッド電極ＰＤ１が隣り合うように配置されており、複数のパッド電極ＰＤ１のそれぞれはプラグ（ビア）Ｖ４と電気的に接続されている。そして、複数のパッド電極ＰＤ１上には、それぞれバリアメタル膜ＢＭ２とバリアメタル膜ＢＭ２上の導電膜ＰＦとからなる導電層ＯＰＭが形成されている。導電層ＯＰＭのそれぞれはパッド電極ＰＤ１と電気的に接続されている。そして、層間絶縁膜ＩＬ５上に、パッド電極ＰＤ１および導電層ＯＰＭを覆うように表面保護膜ＩＦ１と、表面保護膜ＩＦ１上の表面保護膜ＩＦ２とからなる積層膜が形成されている。導電層ＯＰＭが形成された領域内では当該積層膜の一部が除去されて導電層ＯＰＭの一部を開口する開口部ＯＰ１が形成される。すなわち、開口部ＯＰ１は当該積層膜を貫通して導電層ＯＰＭの上面に達している。そして、導電層ＯＰＭの端部およびパッド電極ＰＤ１の端部は前記積層膜で覆われている。この開口部ＯＰ１から露出した導電層ＯＰＭに外部接続用端子（図示せず）が接続される。
【００２２】
ここで、層間絶縁膜ＩＬ５の上面およびプラグ（ビア）Ｖ４の上面からなる面、すなわち平坦面ＦＳ１は十分に平坦化されている。また、導電膜ＰＦはスパッタリング法などのＰＶＤ（Physical Vapor Deposition）法によって成膜されている。また、導電層ＯＰＭ形成を形成するときに、導電膜ＰＦはイオンミリング法により加工されている。
【００２３】
（実施の形態１に係る半導体装置の製造方法）
次いで、本実施の形態１に係る半導体装置ＳＤの製造方法の一例について説明する。図３ないし図１１および図１３ないし図１４は、本実施の形態１に係る半導体装置ＳＤの製造方法に含まれる工程の一例を示す断面図である。
【００２４】
まず、図５に示すように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウェハ）ＳＵＢを用意する。そして、半導体基板ＳＵＢに、活性領域を規定する複数の素子分離部ＳＴＩを形成する。素子分離部ＳＴＩは、例えば主に酸化シリコンからなる絶縁膜を、半導体基板ＳＵＢに形成された溝内に埋め込むことにより形成する。
【００２５】
続いて、半導体基板ＳＵＢに不純物を導入してウェルＷＬを形成した後、ウェルＷＬ上にゲート絶縁膜を介して形成されたゲート電極と、ウェルＷＬ内に形成されたソース・ドレイン領域とを含むＭＩＳＦＥＴＱ１およびＭＩＳＦＥＴＱ２をそれぞれ形成する。
【００２６】
続いて、図６に示すように、半導体基板ＳＵＢ上およびゲート電極を覆う層間絶縁膜ＩＬ０を形成する。層間絶縁膜ＩＬ０は、例えば酸化シリコン膜からなる。その後、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ０内にコンタクトホールを形成する。その後、コンタクトホール内に、例えばチタン（Ｔｉ）または窒化チタン（ＴｉＮ）を含むバリア導体膜と、例えばタングステン（Ｗ）からなる主導体膜とを埋め込むことで、コンタクトプラグＣＰを形成する。コンタクトプラグＣＰはＭＩＳＦＥＴＱ１またはＭＩＳＦＥＴＱ２などに接続される。
【００２７】
続いて、図７に示すように、コンタクトプラグＣＰが埋め込まれた層間絶縁膜ＩＬ０上に層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、酸化シリコンよりも誘電率の低い材料で構成され、例えばＳｉＯＣのような炭素を含む酸化シリコンで構成される。第１配線Ｍ１は、ダマシン技術を用いて形成される。すなわち、層間絶縁膜ＩＬ１内に溝を形成し、例えば銅を含む導電膜を成膜し、溝外に形成された導電膜をＣＭＰ（Chemical Mechanical Polishing）法を用いて除去することで、第１配線Ｍ１が形成される。なお、導電膜と層間絶縁膜ＩＬ１との間に銅の拡散を防止するバリアメタル膜を形成してもよい。なお、第１配線Ｍ１はコンタクトプラグＣＰの上面に接続される。
【００２８】
続いて、図８に示すように、層間絶縁膜ＩＬ１上に、第１配線Ｍ１を覆うように層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は層間絶縁膜ＩＬ１と同様の材料で構成される。また、第１配線Ｍ１の表面には銅の拡散を防止する機能を有する、例えば炭窒化シリコンからなるバリア絶縁膜が形成されているが、ここでは図示を省略する。次に、層間絶縁膜ＩＬ２にビアホールおよび配線用の溝を形成し、例えば銅を含む導電膜を、ＣＭＰ法を用いてビアホール内および溝内に埋め込むことで、プラグ（ビア）Ｖ１および第２配線Ｍ２が形成される。すなわち、プラグ（ビア）Ｖ１および第２配線Ｍ２はダマシン法の一種であるデュアルダマシン法によって形成されており、一体化している。なお、第２配線Ｍ２と層間絶縁膜ＩＬ２との間に銅の拡散を防止するバリアメタル膜を形成してもよい。なお、プラグ（ビア）Ｖ１は第１配線Ｍ１の上面に接続される。
【００２９】
その後、同様の工程を繰り返して、層間絶縁膜ＩＬ３、ＩＬ４、プラグ（ビア）Ｖ２、Ｖ３、第２配線Ｍ２、第３配線Ｍ３および第４配線Ｍ４を形成し、図３に示す多層配線層をすることができる。なお、ここでは繰り返しの説明は省略する。
【００３０】
続いて、層間絶縁膜ＩＬ４上に、第４配線Ｍ４を覆うように層間絶縁膜ＩＬ５を形成する。層間絶縁膜ＩＬ５は無機絶縁膜からなり、例えば酸化シリコンまたはフッ素を添加した酸化シリコンからなる。その後、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ５にビアホールを形成する。
【００３１】
続いて、図９に示すように、ビアホール内にタングステンを含む金属膜、例えばチタン（Ｔｉ）または窒化チタン（ＴｉＮ）を含むバリア導体膜と、例えばタングステン（Ｗ）からなる主導体膜とを埋め込むことで、プラグ（ビア）Ｖ４を形成する。なお、プラグ（ビア）Ｖ４は第４配線Ｍ４の上面に接続される。なお、図９の図示では、層間絶縁膜ＩＬ４の下層にある多層配線層および半はＭＩＳＦＥＴＱ１またはＭＩＳＦＥＴＱ２などは省略している。
【００３２】
ここで、プラグ（ビア）Ｖ４はＣＭＰ法を用いて層間絶縁膜ＩＬ５に形成されたビアホール内に埋め込むことで、層間絶縁膜ＩＬ５の上面およびプラグ（ビア）Ｖ４の上面からなる面、すなわち平坦面ＦＳ１は十分に平坦化されている。具体的には、半導体装置ＳＤ内における平坦面ＦＳ１の平面度（平坦度）は、好ましくは、１００ｎｍ以下である。
【００３３】
ここで、平面度（平坦度）とは平面形体の幾何学的に正しい平面からの狂いの大きさのことをいう（日本工業規格Ｂ０６２１）。言い換えれば、平面度は対象となる面を幾何学的に正しい二つの平行な平面で挟んだときの隙間である。例えば、対象となる面と幾何学的に正しい平面との乖離が１ｎｍである場合、平面度は１ｎｍと表される。平面度はレーザー干渉計または原子間力顕微鏡などによって測定できる。
【００３４】
続いて、図１０に示すように、平坦面ＦＳ１上にＣＶＤ法またはスパッタリング法を用いて、バリアメタル膜ＢＭ１、導電膜ＡＬおよびバリアメタル膜ＢＭ２を順次積層させる。ここでバリアメタル膜ＢＭ１およびバリアメタル膜ＢＭ２は、例えば、それぞれ窒化チタン膜、または、窒化チタン膜とチタン膜との積層膜で構成されている。また、導電膜ＡＬはアルミニウムを含む導電膜から構成されている。また、バリアメタル膜ＢＭ１の膜厚は３０〜１５０ｎｍ程度であり、導電膜ＡＬの膜厚は８００〜２５００ｎｍ程度であり、バリアメタル膜ＢＭ２の膜厚は５０〜２００ｎｍ程度である。
【００３５】
続いて、図１１に示すように、バリアメタル膜ＢＭ２上に、例えばパラジウム（Ｐｄ）を主成分とする導電膜ＰＦを、スパッタリング法などのＰＶＤ法によって形成する。ここで、主成分とは、部材を構成する構成材料のうち、最も多く含まれている材料成分のことをいい、例えば、パラジウム（Ｐｄ）を主成分とする材料とは、部材の材料がパラジウム（Ｐｄ）を最も多く含んでいることを意味している。よって、部材が基本的にパラジウム（Ｐｄ）から構成されているが、その他に不純物を含む場合を排除するものではないことを意味する。
【００３６】
導電膜ＰＦの膜厚は、例えば、５０ｎｍ〜２００ｎｍである。ここで、スパッタリング法は、非常に強いエネルギーを持った原子（分子）が対象物に衝突して付着し、膜を形成する方法であるため、一般に電解メッキ法または無電解メッキ法に比べ、密着性が高く、高密度な膜を成膜することができる。
【００３７】
また、導電膜ＰＦは、ＣＭＰ法によって平坦化された平坦面ＦＳ１の上に形成されている。導電膜ＰＦと前記平坦面の間にはバリアメタル膜ＢＭ１、導電膜ＡＬおよびバリアメタル膜ＢＭ２が形成されるが、これらの膜は連続して成膜されるため、導電膜ＰＦの上面の平面度は前記平坦面と同程度となっている。
【００３８】
続いて、導電膜ＰＦ上に、フォトリソグラフィ技術を用いて、フォトレジストパターンＰＲ１を形成する。このフォトレジストパターンＰＲ１は、導電層ＯＰＭを形成するパターンである。フォトレジストの膜厚は、例えば、導電膜ＰＦの膜厚の１倍から１．５倍である。次に、レジストパターンＲＰ１をマスクとし、イオンミリング法を行いて導電膜ＰＦを加工する。すなわち、レジストパターンＲＰ１に覆われていない領域において導電膜ＰＦを除去し、バリアメタル膜ＢＭ２を露出する。
【００３９】
ここで、イオンミリング法とは、加速したイオンを物質表面に衝突させた際に、原子や分子が弾き飛ばされるスパッタリング現象を利用して物質表面を加工する加工方法である。従って、パラジウム（Ｐｄ）のような蒸気圧の低い物資であってもイオンミリング法により加工することができる。また、イオンミリング法は高真空の状態で行われるため、弾き飛ばされた原子または分子が被加工面に再付着することなく加工することができる利点を有する。
【００４０】
本実施の形態では、アルゴン（Ａｒ）イオンを用いてイオンミリングを行う。また、イオンミリングの照射角度、すなわちアルゴン（Ａｒ）イオンの照射角度は導電膜ＰＦに対して垂直である。言い換えれば、半導体基板ＳＵＢの主面に対して垂直である。
【００４１】
図１２はイオンミリングの導電膜ＰＦに対する照射角度を変化させたときのパラジウム（Ｐｄ）膜の相対エッチングレートを示すグラフである。パラジウム（Ｐｄ）膜のエッチングレートはイオンミリングの照射角度が大きくなるに従い低下し、特に、照射角度が３０°以上でエッチングレートが２０％近く低下しているのが分かる。
【００４２】
本実施の形態ではイオンミリングの照射角度は垂直（照射角度０°）であるため、導電膜ＰＦの上面が理想的に平坦である場合は図１２に示す最も高いエッチングレートでイオンミリングされる。しかしながら、実際の導電膜ＰＦの上面には図１１において円で囲まれた領域の拡大図に示されるように、導電膜ＰＦの上面に凹みＤＰが存在する。
【００４３】
凹みＤＰの内側に形成された導電膜ＰＦは、イオンミリングの照射方向に対して傾斜している。従って、当該部分の導電膜ＰＦのエッチングレートは当該傾斜角度θに従って低下する。そして、当該エッチングレート低下分に相当するイオンミリングの処理時間を長くすることができない場合、導電膜ＰＦのエッチング残渣が生じる。当該残渣が生じた部分は後述するバリアメタル膜ＢＭ２、導電膜ＡＬおよびバリアメタル膜ＢＭ１を順次エッチングする際にマスクとなるため、本来エッチングされるべき複数のパッド電極ＰＤ１の間のこれらの膜は部分的に除去されず、加工不良となる。
【００４４】
従って、エッチングレートを低下させることなくイオンミリングするためには凹みＤＰの傾斜角度θが小さいことが望ましく、具体的には傾斜角度θは３０°未満であることが好ましい。言い換えれば、傾斜角度のＴａｎθは０．５８以下であることが好ましい。
【００４５】
凹みＤＰの傾斜角度θを小さくするためには、平坦面ＦＳ１を十分に平坦化する必要がある。平坦面ＦＳ１を平坦化することで、バリアメタル膜ＢＭ１、導電膜ＡＬおよびバリアメタル膜ＢＭ２を介して形成された導電膜ＰＦの上面は平坦となり、導電膜ＰＦの上面形成される凹みＤＰの傾斜角度θを小さくすることができる。
【００４６】
ただし、イオンミリング法の処理時間を十分に長くできるときはこの限りでない。具体的には凹みＤＰの傾斜角度θが３０°以上の箇所があっても当該エッチングレート低下分に相当するイオンミリングの処理時間を長くすることができる場合は、導電膜ＰＦのエッチング残渣を生じることなく、導電層ＯＰＭを形成することができる。
【００４７】
続いて、レジストパターンＲＰ１をアッシング処理によって除去した後、図１３に示すように、導電膜ＰＦをマスクとしてドライエッチングを行うことにより、バリアメタル膜ＢＭ２を除去し、導電膜ＰＦおよびバリアメタル膜ＢＭ２からなる導電層ＯＰＭを形成する。これにより、導電層ＯＰＭが形成された領域以外において、導電膜ＡＬの上面が露出される。
【００４８】
続いて、図１４に示すように、導電層ＯＰＭ上および導電膜ＡＬ上に、フォトリソグラフィ技術を用いて、フォトレジストパターンＰＲ２を形成する。このフォトレジストパターンＰＲ２は、パッド電極ＰＤ１を形成するパターンである。このとき、導電層ＯＰＭの上面および側壁は次の工程のドライエッチング処理でエッチングされないようにフォトレジストパターンＰＲ２で覆われている。
【００４９】
続いて、レジストパターンＲＰ２をマスクとしてドライエッチング処理を行うことで、導電膜ＡＬおよびバリアメタル膜ＢＭ１を順次除去する。これにより、パッド電極ＰＤ１が形成される領域以外の層間絶縁膜ＩＬ５が露出し、パッド電極ＰＤ１が形成される。
【００５０】
続いて、図１５に示すように、層間絶縁膜ＩＬ５上に、パッド電極ＰＤ１および導電層ＯＰＭを覆うように表面保護膜ＩＦ１および表面保護膜ＩＦ２を順次形成する。このとき、複数のパッド電極ＰＤ１の隙間は表面保護膜ＩＦ１で埋められる。表面保護膜ＩＦ１は、例えばＨＤＰ（High Density Plasma）−ＣＶＤ法を用いて形成される絶縁膜であり、例えば酸化シリコンからなる。表面保護膜ＩＦ２は、例えばＣＶＤ法を用いて形成される絶縁膜であり、例えば窒化シリコンからなる。また、表面保護膜ＩＦ１の膜厚は６００〜２５００ｎｍ程度であり、表面保護膜ＩＦ２の膜厚は５００〜７００ｎｍ程度である。なお、表面保護膜ＩＦ１または表面保護膜ＩＦ２の材料は、酸化シリコンまたは窒化シリコンのみでなく、酸窒化シリコンまたは酸炭化シリコンでもよいし、ポリイミドなどの有機樹脂でもよい。ただし、表面保護膜ＩＦ１は複数のパッド電極間に埋め込まれるため、埋め込み性が良好な成膜法および材料を適用することが好ましい。ＨＤＰ−ＣＶＤ法で形成した酸化シリコン膜は、埋め込み性が良好であるという利点を有する。一方、表面保護膜ＩＦ２は半導体装置の表面を保護するためのパッシベーション膜として機能するため、硬度が高い材料を適用することが好ましい。シリコン窒化膜は上記他の材料と比較し、硬度が高い材料であるため、パッシベーション膜としての機能が良好であるという利点を有する。なお、本実施例では表面保護膜を２層とする構成について説明したが、単層の構成としてもよく、３層以上の構成としてもよい。
【００５１】
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、この表面保護膜ＩＦ１、表面保護膜ＩＦ２からなる積層膜の一部が除去されて導電層ＯＰＭの一部を開口する開口部ＯＰ１を形成する。すなわち、開口部ＯＰ１において、導電層ＯＰＭは露出している。この導電層ＯＰＭが露出した領域は、ワイヤボンディングなどの外部接続用端子ＷＢと接続するための領域である。
【００５２】
以上の工程によって、本実施の形態１の半導体装置が製造される。
【００５３】
その後、後工程処理により、半導体基板ＳＵＢ（図３参照）をダイシングなどによって各半導体装置ＳＤ（図１参照）に個片化した後、導電層ＯＰＭ上に外部接続用端子ＷＢが形成される。外部接続用端子ＷＢは、例えば銅または金からなるワイヤボンディングである。
【００５４】
（実施の形態１の効果）
導電層ＯＰＭの導電膜ＰＦをスパッタリング法などのＰＶＤ法により成膜することにより高密度に形成できるため、外部接続用端子ＷＢと接合した際の耐熱性を向上することができる。これにより、半導体装置ＳＤの高温動作環境時の信頼性が向上する。また、平坦面ＦＳ１上に、バリアメタル膜ＢＭ１、導電膜ＡＬ、バリアメタル膜ＢＭ２および導電膜ＰＦが連続して成膜することにより、導電膜ＰＦの上面は平坦となり、イオンミリング法で導電膜ＰＦを除去する際に生じる残渣を抑制し、導電層ＯＰＭを形成することができる。
【００５５】
ここで、比較のため、導電層ＯＰＭをウエットエッチング法で形成した場合について説明する。
【００５６】
図２２は比較例の半導体装置のパッド電極が形成された領域を示す平面拡大図である。また、図２３は図２２のＣ−Ｃ断面に対応している、比較例の半導体装置の要部断面図である。図２２に示すように、比較例の半導体装置は、本実施の形態と同様に導電層ＯＰＭを有する複数のパッド電極ＰＤ１が互いに隣り合うように配置されている。しかしながら、比較例における複数のパッド電極ＰＤ１間の間隔Ｄ３Ａは、本実施の形態の複数のパッド電極間の間隔Ｄ３より大きく、例えば、８μｍ程度である。
【００５７】
これは、図２３に示すように、比較例においては導電層ＯＰＭの導電膜ＰＦをウエットエッチング法で形成するため、導電膜ＰＦにサイドエッチングＳＥが形成され、当該サイドエッチング量Ｄ５が形成される分、パッド電極間の間隔が大きくなるからである。なお、当該サイドエッチング量Ｄ５は、例えば２μｍ程度である。
【００５８】
さらに、導電膜ＰＦは導電膜ＡＬとバリアメタル膜ＢＭ２を介して電気的に接触した状態でウエットエッチングされるため、ウエットエッチングの薬液が導電膜ＡＬまで侵入した場合には電池効果により導電膜ＡＬが意図せずオーバーエッチングＯＥがされてしまう問題も生じる。
【００５９】
一方、本実施の形態においては導電層ＯＰＭをイオンミリング法により形成するため、異方性の加工が可能となり、上述のようなサイドエッチングを考慮する必要がない。また、上記のように導電膜ＡＬが意図せずオーバーエッチングされることもない。従って、パッド電極ＰＤ１間の間隔を狭くすることができ、半導体装置ＳＤの小型化を実現することができる。
【００６０】
（実施の形態２）
本実施の形態２による半導体装置について、図１６〜図２０を用いて説明する。
【００６１】
図１６は実施の形態２である半導体装置のパッド電極が形成された領域を示す平面拡大図である。図１６に示すように、実施の形態２の半導体装置は、実施の形態１と同様に導電層ＯＰＭを有する複数のパッド電極ＰＤ１が互いに隣り合うように配置されている。
【００６２】
しかしながら、実施の形態２のパッド電極の端部と導電層ＯＰＭの端部とは平面視において重なっている点において、実施の形態１とは異なっている。なお、実施の形態２のパッド電極ＰＤ１間の間隔Ｄ４は、実施の形態１のパッド電極ＰＤ１間の間隔Ｄ３と同様に６μｍ以下であり、例えば、４μｍ程度である。
【００６３】
図１７は図１６のＢ−Ｂ断面に対応している、実施の形態２である半導体装置の要部断面図である。図１７に示すように、本実施の形態２の導電層ＯＰＭの端部は表面保護膜ＩＦ２のみで覆われている点で実施の形態１と異なっている。
【００６４】
ここで、表面保護膜ＩＦ１の上面およびパッド電極ＰＤ１の上面からなる面、すなわち平坦面ＦＳ２は十分に平坦化されている。また、実施の形態１と同様に、導電膜ＰＦはスパッタリング法などのＰＶＤ法によって成膜され、導電膜ＰＦはイオンミリング法により加工されている。
【００６５】
（実施の形態２に係る半導体装置の製造方法）
図１８ないし図２０は、本実施の形態２に係る半導体装置ＳＤの製造方法に含まれる工程の一例を示す断面図である。実施の形態２の製造方法においてはパッド電極ＰＤ１を形成した後に導電層ＯＰＭを形成する点で実施の形態１と異なる。その他の構成は、両者においてほぼ同様である。以下、相違点を中心に説明する。なお、これらの図示では、層間絶縁膜ＩＬ４の下層にある多層配線層およびＭＩＳＦＥＴＱ１またはＭＩＳＦＥＴＱ２などは省略している。
【００６６】
図１８に示すように、層間絶縁膜ＩＬ５およびプラグ（ビア）Ｖ４のそれぞれの上にＣＶＤ法またはスパッタリング法を用いて、バリアメタル膜ＢＭ１、導電膜ＡＬを順次積層させる。ここでバリアメタル膜ＢＭ１は、例えば、窒化チタン膜、または、窒化チタン膜とチタン膜との積層膜で構成されている。また、導電膜ＡＬはアルミニウムを含む導電膜から構成されている。また、バリアメタル膜ＢＭ１の膜厚は５０〜２００ｎｍ程度であり、導電膜ＡＬの膜厚は８００〜２５００ｎｍ程度である。
【００６７】
続いて、導電膜ＡＬ上に、フォトリソグラフィ技術を用いて、フォトレジストパターンＰＲ３を形成する。このフォトレジストパターンＰＲ３は、パッド電極ＰＤ１を形成するパターンである。次に、レジストパターンＲＰ３をマスクとしてドライエッチング処理を行うことで、導電膜ＡＬおよびバリアメタル膜ＢＭ１を順次除去する。これにより、パッド電極ＰＤ１が形成される領域以外の層間絶縁膜ＩＬ５が露出し、パッド電極ＰＤ１が形成される。
【００６８】
続いて、図１９に示すように、層間絶縁膜ＩＬ５上に、パッド電極ＰＤ１を覆うように表面保護膜ＩＦ１を形成する。このとき、複数のパッド電極ＰＤ１の隙間は表面保護膜ＩＦ１で埋められる。表面保護膜ＩＦ１は、例えばＨＤＰ−ＣＶＤ法を用いて形成される絶縁膜であり、例えば酸化シリコンからなる。
【００６９】
続いて、表面保護膜ＩＦ１をパッド電極ＰＤ１の上面が露出するまでＣＭＰ法によって平坦化し、平坦面ＦＳ２を形成する。このとき、半導体装置ＳＤ内における平坦面ＦＳ２の平面度（平坦度）は、好ましくは、１００ｎｍ以下である。
【００７０】
続いて、図２０に示すように、平坦面ＦＳ２上にＣＶＤ法またはスパッタリング法を用いて、バリアメタル膜ＢＭ２を形成する。ここでバリアメタル膜ＢＭ２は、例えば、窒化チタン膜、または、窒化チタン膜とチタン膜との積層膜で構成されている。また、バリアメタル膜ＢＭ２の膜厚は３０〜１５０ｎｍ程度である。
【００７１】
続いて、バリアメタル膜ＢＭ２上に、例えばパラジウム（Ｐｄ）を主成分とする導電膜ＰＦを、スパッタリング法などのＰＶＤ法によって形成する。ここで導電膜ＰＦの膜厚は、例えば、５０ｎｍ〜２００ｎｍである。
【００７２】
続いて、導電膜ＰＦ上に、フォトリソグラフィ技術を用いて、フォトレジストパターンＰＲ４を形成する。このフォトレジストパターンＰＲ４は、導電層ＯＰＭを形成するパターンである。フォトレジストの膜厚は、例えば、導電膜ＰＦの膜厚の１倍から１．５倍である。次に、レジストパターンＲＰ４をマスクとし、イオンミリング法を行いて導電層ＯＰＭを形成する。すなわち、レジストパターンＲＰ１に覆われていない領域において導電膜ＰＦを除去し、バリアメタル膜ＢＭ２を露出する。なお、イオンミリングの照射角度、すなわちアルゴン（Ａｒ）イオンの照射角度は導電膜ＰＦに対して垂直である。言い換えれば、半導体基板ＳＵＢの主面に対して垂直である。
【００７３】
続いて、レジストパターンＲＰ４をアッシング処理によって除去した後、導電膜ＰＦをマスクとしてドライエッチングを行うことにより、バリアメタル膜ＢＭ２を除去し、導電膜ＰＦおよびバリアメタル膜ＢＭ２からなる導電層ＯＰＭを形成する（図１７参照）。これにより、導電層ＯＰＭが形成された領域以外において、表面保護膜ＩＦ１の上面が露出される。
【００７４】
続いて表面保護膜ＩＦ１上に、導電層ＯＰＭを覆うように表面保護膜ＩＦ２を形成する。表面保護膜ＩＦ２は、例えばＣＶＤ法を用いて形成される絶縁膜であり、例えば窒化シリコンからなる。また、表面保護膜ＩＦ２の膜厚は５００〜７００ｎｍ程度である。
【００７５】
その後、フォトリソグラフィ技術およびドライエッチング法を用いて、表面保護膜ＩＦ２の一部が除去されて導電層ＯＰＭの一部を開口する開口部ＯＰ２を形成する。すなわち、開口部ＯＰ２において、導電層ＯＰＭは露出している。これにより、図１７に示す構造を得る。
【００７６】
以上の工程によって、実施の形態２の半導体装置が製造される。
【００７７】
（実施の形態２の効果）
実施の形態１と同様に、導電層ＯＰＭの導電膜ＰＦをスパッタリング法などのＰＶＤ法により成膜することにより高密度に形成できるため、外部接続用端子ＷＢと接合した際の耐熱性を向上することができる。これにより、半導体装置ＳＤの高温動作環境時の信頼性が向上する。また、平坦面ＦＳ２が十分に平坦化されているため、当該平坦面ＦＳ２上にバリアメタル膜ＢＭ２および導電膜ＰＦが連続して成膜することにより、導電膜ＰＦの上面は平坦となり、イオンミリング法で導電膜ＰＦを除去する際に残渣を生じることなく、導電層ＯＰＭを形成することができる。また、導電層ＯＰＭの開口部ＯＰ２は表面保護膜ＩＦ２のみ開口すればよいことから、開口部ＯＰ２形成時のオーバーエッチ量を少なくでき、導電層ＯＰＭに対するプラズマダメージを抑制できる。さらに、パッド電極ＰＤ１を形成した後に導電層ＯＰＭを形成するため、実施の形態１のようにドライエッチング処理でエッチングされないように導電層ＯＰＭをフォトレジストパターンで覆う必要はなく、パッド電極の端部と導電層ＯＰＭの端部との間隔を設ける必要はない。従って、パッド電極の間隔を狭ピッチで作成することが可能となり、半導体装置ＳＤ（図１参照）の小型化を実現することができる。
【００７８】
（実施の形態２の変形例）
図２１は本実施の形態２の変形例に係る半導体装置の構成を示す断面図である。図２１に示すように、本変形例では、パッド電極ＰＤ２は主に銅(Ｃｕ)からなる導電膜ＣＵと導電膜ＣＵの底面および側面を覆うバリアメタル膜ＢＭ３とからなる。ここでバリアメタル膜ＢＭ３は、例えば、窒化チタン膜、窒化チタン膜とチタン膜との積層膜、タンタル膜または、窒化タンタル膜とタンタル膜との積層膜で構成されている。
【００７９】
パッド電極ＰＤ２の製造方法はいわゆるダマシンプロセスで形成される。
【００８０】
ここで、表面保護膜ＩＦ１の上面およびパッド電極ＰＤ２の上面からなる面、すなわち平坦面ＦＳ３は十分に平坦化されている。具体的には、平坦面ＦＳ３の平面度（平坦度）は、好ましくは、１００ｎｍ以下である。また、実施の形態１と同様に、導電膜ＰＦはスパッタリング法などのＰＶＤ法によって成膜され、導電膜ＰＦはイオンミリング法により加工されている。
【００８１】
（実施の形態２の変形例の効果）
上記実施の形態２の効果と同様に、導電層ＯＰＭの導電膜ＰＦをスパッタリング法などのＰＶＤ法により成膜することにより高密度に形成できるため、外部接続用端子ＷＢ（図１５参照）と接合した際の耐熱性を向上でき、半導体装置ＳＤ（図１参照）の高温動作環境時の信頼性が向上する。また、平坦面ＦＳ３が十分に平坦化されているため、イオンミリング法で導電膜ＰＦを除去する際に残渣を生じることなく、導電層ＯＰＭを形成することができる。さらに、パッド電極ＰＤ２を導電率の高い主に銅(Ｃｕ)からなる材料で構成することにより、より抵抗の低いパッド電極を形成することができる。
【符号の説明】
【００８２】
ＡＬ    導電膜
ＡＲ    領域
ＢＭ１、ＢＭ２    バリアメタル膜
ＣＰ    コンタクトプラグ
ＣＲ    回路領域
Ｄ１、Ｄ２、Ｄ３、Ｄ３Ａ、Ｄ４    間隔
Ｄ５    サイドエッチング量
ＤＰ    凹み
ＦＳ１、ＦＳ２、ＦＳ３    平坦面
ＩＦ１、ＩＦ２    表面保護膜
ＩＬ０、ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４、ＩＬ５    層間絶縁膜
Ｍ１    第１配線
Ｍ２    第２配線
Ｍ３    第３配線
Ｍ４    第４配線
ＯＥ    オーバーエッチング
ＯＰ１、ＯＰ２    開口部
ＯＰＭ    導電層
ＰＤ１、ＰＤ２    パッド電極
ＰＦ    導電膜
Ｑ１、Ｑ２    ＭＩＳＦＥＴ
ＲＰ１、ＲＰ２、ＲＰ３、ＲＰ４    レジストパターン
ＳＥ    サイドエッチング
ＳＵＢ    半導体基板
ＳＤ    半導体装置
ＳＴＩ    素子分離部
Ｖ１、Ｖ２、Ｖ３、Ｖ４    プラグ（ビア）
ＷＢ    外部接続用端子
ＷＬ    ウェル
θ    傾斜角度
【図１】
2020107787.tif 000003
【図２】
2020107787.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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