(57)【要約】【課題】突入電流抑制と安定起動を両立する。【解決手段】スイッチ装置は、電源電圧ＶＢＢの入力端と出力電圧Ｖｏの出力端との間に接続されたスイッチ素子を駆動するドライバ（不図示）のスルーレートを設定するスルーレート設定部１１０と、電源電圧ＶＢＢよりも高い昇圧電圧ＶＧを生成して前記ドライバに供給する昇圧部３３と、出力電圧Ｖｏが閾値電圧Ｖｔｈよりも低いときに昇圧部３３を停止する昇圧制御部１２０と、前記ドライバのスルーレートに応じて閾値電圧Ｖｔｈにヒステリシス電圧Ｖｈｙｓを付与するヒステリシス付与部１３０と、を有する。【選択図】図８
2020099139.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧の入力端と出力電圧の出力端との間に接続されたスイッチ素子を駆動するドライバのスルーレートを設定するスルーレート設定部と、
前記電源電圧よりも高い昇圧電圧を生成して前記ドライバに供給する昇圧部と、
前記出力電圧が閾値電圧よりも低いときに前記昇圧部を停止する昇圧制御部と、
前記ドライバのスルーレートに応じて前記閾値電圧にヒステリシス電圧を付与するヒステリシス付与部と、
を有することを特徴とするスイッチ装置。
【請求項２】
前記ヒステリシス付与部は、前記ドライバのスルーレートが低いほど前記ヒステリシス電圧を高めることを特徴とする請求項１に記載のスイッチ装置。
【請求項３】
前記スルーレート設定部は、外付け素子を用いて前記ドライバのスルーレートを設定することを特徴とする請求項１または請求項２に記載のスイッチ装置。
【請求項４】
前記スルーレート設定部は、前記ドライバの出力段に流れる駆動電流を可変制御することを特徴とする請求項１〜請求項３のいずれか一項に記載のスイッチ装置。
【請求項５】
前記昇圧制御部は、前記昇圧部に供給される定電圧を基準として前記閾値電圧を設定することを特徴とする請求項１〜請求項４のいずれか一項に記載のスイッチ装置。
【請求項６】
前記昇圧制御部は、前記出力電圧が前記閾値電圧よりも高いときに前記昇圧部への電流供給能力を増強する機能を備えていることを特徴とする請求項１〜請求項５のいずれか一項に記載のスイッチ装置。
【請求項７】
前記スイッチ素子として、Ｎチャネル型のトランジスタを有することを特徴とする請求項１〜請求項６のいずれか一項に記載のスイッチ装置。
【請求項８】
請求項１〜請求項７のいずれか一項に記載のスイッチ装置と、
前記スイッチ装置に接続される負荷と、
を有することを特徴とする電子機器。
【請求項９】
前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータであることを特徴とする請求項８に記載の電子機器。
【請求項１０】
請求項８または請求項９に記載の電子機器を有することを特徴とする車両。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書中に開示されている発明は、スイッチ装置に関する。
【背景技術】
【０００２】
本願出願人は、以前より、車載ＩＰＤ［intelligent power device］などのスイッチ装置に関して、数多くの新技術を提案している（例えば特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１７／１８７７８５号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来のスイッチ装置では、突入電流抑制と安定起動の両立について更なる検討の余地があった。
【０００５】
本明細書中に開示されている発明は、本願の発明者らが見出した上記課題に鑑み、突入電流抑制と安定起動を両立することのできるスイッチ装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本明細書中に開示されているスイッチ装置は、電源電圧の入力端と出力電圧の出力端との間に接続されたスイッチ素子を駆動するドライバのスルーレートを設定するスルーレート設定部と、前記電源電圧よりも高い昇圧電圧を生成して前記ドライバに供給する昇圧部と、前記出力電圧が閾値電圧よりも低いときに前記昇圧部を停止する昇圧制御部と、前記ドライバのスルーレートに応じて前記閾値電圧にヒステリシス電圧を付与するヒステリシス付与部と、を有する構成（第１の構成）とされている。
【０００７】
なお、上記第１の構成から成るスイッチ装置において、前記ヒステリシス付与部は、前記ドライバのスルーレートが低いほど前記ヒステリシス電圧を高める構成（第２の構成）にするとよい。
【０００８】
また、上記第１または第２の構成から成るスイッチ装置において、前記スルーレート設定部は、外付け素子を用いて前記ドライバのスルーレートを設定する構成（第３の構成）にするとよい。
【０００９】
また、上記第１〜第３いずれかの構成から成るスイッチ装置において、前記スルーレート設定部は、前記ドライバの出力段に流れる駆動電流を可変制御する構成（第４の構成）にするとよい。
【００１０】
また、上記第１〜第４いずれかの構成から成るスイッチ装置において、前記昇圧制御部は、前記昇圧部に供給される定電圧を基準として前記閾値電圧を設定する構成（第５の構成）にするとよい。
【００１１】
また、上記第１〜第５いずれかの構成から成るスイッチ装置において、前記昇圧制御部は、前記出力電圧が前記閾値電圧よりも高いときに前記昇圧部への電流供給能力を増強する機能を備えている構成（第６の構成）にするとよい。
【００１２】
また、上記第１〜第６いずれかの構成から成るスイッチ装置は、前記スイッチ素子として、Ｎチャネル型のトランジスタを有する構成（第７の構成）にするとよい。
【００１３】
また、本明細書中に開示されている電子機器は、上記第１〜第７いずれかの構成から成るスイッチ装置と、前記スイッチ装置に接続される負荷と、を有する構成（第８の構成）とされている。
【００１４】
なお、上記第８の構成から成る電子機器において、前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータである構成（第９の構成）にするとよい。
【００１５】
また、本明細書中に開示されている車両は、上記第８または第９の構成から成る電子機器を有する構成（第１０の構成）とされている。
【発明の効果】
【００１６】
本明細書中に開示されている発明によれば、突入電流抑制と安定起動を両立することのできるスイッチ装置を提供することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】半導体集積回路装置の全体構成を示す図
【図２】ゲート制御部の一構成例を示す図
【図３】スルーレート設定部の一構成例を示す図
【図４】スルーレートと突入電流との相関関係を示す図
【図５】昇圧制御部の第１実施例を示す図
【図６】昇圧制御動作の一例を示すタイミングチャート
【図７】低スルーレート設定時の昇圧制御異常を示す図
【図８】昇圧制御部の第２実施例を示す図
【図９】バイアス電圧源の一構成例を示す図
【図１０】ソフトスタート電流とヒステリシス電圧の相関関係を示す図
【図１１】車両の一構成例を示す外観図
【発明を実施するための形態】
【００１８】
＜半導体集積回路装置（全体構成）＞
図１は、半導体集積回路装置の全体構成を示すブロック図である。本実施形態の半導体集積回路装置１は、ＥＣＵ［electronic control unit］２からの指示に応じて電源電圧ＶＢＢの印加端と負荷３との間を導通／遮断する車載用ハイサイドスイッチＩＣ（＝車載ＩＰＤの一種）である。
【００１９】
なお、半導体集積回路装置１は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１〜Ｔ４を備えている。外部端子Ｔ１は、不図示のバッテリから電源電圧ＶＢＢ（例えば１２Ｖ）の供給を受け付けるための電源端子（ＶＢＢピン）である。外部端子Ｔ２は、負荷３（バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータなど）を外部接続するための負荷接続端子ないしは出力端子（ＯＵＴピン）である。外部端子Ｔ３は、ＥＣＵ２から外部制御信号Ｓｉの外部入力を受け付けるための信号入力端子（ＩＮピン）である。外部端子Ｔ４は、ＥＣＵ２に状態報知信号Ｓｏを外部出力するための信号出力端子（ＳＥＮＳＥピン）である。なお、外部端子Ｔ４と接地端との間には、外部センス抵抗４が外付けされている。
【００２０】
また、半導体集積回路装置１は、ＮＭＯＳＦＥＴ１０と、出力電流監視部２０と、ゲート制御部３０と、制御ロジック部４０と、信号入力部５０と、内部電源部６０と、異常保護部７０と、出力電流検出部８０と、信号出力部９０と、を集積化して成る。
【００２１】
ＮＭＯＳＦＥＴ１０は、ドレインが外部端子Ｔ１に接続されてソースが外部端子Ｔ２に接続された高耐圧（例えば４２Ｖ耐圧）のパワートランジスタである。このように接続されたＮＭＯＳＦＥＴ１０は、電源電圧ＶＢＢの印加端から負荷３を介して接地端に至る電流経路を導通／遮断するためのスイッチ素子（ハイサイドスイッチ）として機能する。なお、ＮＭＯＳＦＥＴ１０は、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート駆動信号Ｇ１がローレベルであるときにオフする。
【００２２】
なお、ＮＭＯＳＦＥＴ１０は、オン抵抗値が数十ｍΩとなるように設計すればよい。ただし、ＮＭＯＳＦＥＴ１０のオン抵抗値が低いほど、外部端子Ｔ２の地絡時（＝接地端ないしはこれに準ずる低電位端への出力ショート時）に過電流が流れやすくなり、異常発熱を生じやすくなる。従って、ＮＭＯＳＦＥＴ１０のオン抵抗値を下げるほど、後述する過電流保護回路７１や温度保護回路７３の重要性が高くなる。
【００２３】
出力電流監視部２０は、ＮＭＯＳＦＥＴ２１及び２１’とセンス抵抗２２を含み、ＮＭＯＳＦＥＴ１０に流れる出力電流Ｉｏに応じたセンス電圧Ｖｓ（＝センス信号に相当）を生成する。
【００２４】
ＮＭＯＳＦＥＴ２１及び２１’は、いずれもＮＭＯＳＦＥＴ１０に対して並列接続されたミラートランジスタであり、出力電流Ｉｏに応じたセンス電流Ｉｓ及びＩｓ’を生成する。ＮＭＯＳＦＥＴ１０とＮＭＯＳＦＥＴ２１及び２１’とのサイズ比は、ｍ：１（ただしｍ＞１）である。従って、センス電流Ｉｓ及びＩｓ’は、出力電流Ｉｏを１／ｍに減じた大きさとなる。なお、ＮＭＯＳＦＥＴ２１及び２１’は、ＮＭＯＳＦＥＴ１０と同様、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート電圧Ｇ２がローレベルであるときにオフする。
【００２５】
センス抵抗２２（抵抗値：Ｒｓ）は、ＮＭＯＳＦＥＴ２１のソースと外部端子Ｔ２との間に接続されており、センス電流Ｉｓに応じたセンス電圧Ｖｓ（＝Ｉｓ×Ｒｓ＋Ｖｏ、ただし、Ｖｏは外部端子Ｔ２に現れる出力電圧）を生成する電流／電圧変換素子である。
【００２６】
ゲート制御部３０は、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成してＮＭＯＳＦＥＴ１０及び２１それぞれのゲートに出力することにより、ＮＭＯＳＦＥＴ１０及び２１のオン／オフ制御を行う。なお、ゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにＮＭＯＳＦＥＴ１０及び２１を制御する機能を備えている。
【００２７】
制御ロジック部４０は、内部電源電圧Ｖｒｅｇの供給を受けてゲート制御信号Ｓ１を生成する。例えば、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されるので、制御ロジック部４０が動作状態となり、ゲート制御信号Ｓ１がハイレベル（＝Ｖｒｅｇ）となる。一方、外部制御信号Ｓｉがローレベル（＝ＮＭＯＳＦＥＴ１０をオフさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されないので、制御ロジック部４０が非動作状態となり、ゲート制御信号Ｓ１がローレベル（＝ＧＮＤ）となる。また、制御ロジック部４０は、各種の異常保護信号（過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、温度保護信号Ｓ７３、及び、減電圧保護信号Ｓ７４）を監視している。なお、制御ロジック部４０は、上記した異常保護信号のうち、過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、及び、温度保護信号Ｓ７３の監視結果に応じて出力切替信号Ｓ２を生成する機能も備えている。
【００２８】
信号入力部５０は、外部端子Ｔ３から外部制御信号Ｓｉの入力を受け付けて制御ロジック部４０や内部電源部６０に伝達するシュミットトリガである。なお、外部制御信号Ｓｉは、例えば、ＮＭＯＳＦＥＴ１０をオンさせるときにハイレベルとなり、ＮＭＯＳＦＥＴ１０をオフさせるときにローレベルとなる。
【００２９】
内部電源部６０は、電源電圧ＶＢＢから所定の内部電源電圧Ｖｒｅｇを生成して半導体集積回路装置１の各部に供給する。なお、内部電源部６０の動作可否は、外部制御信号Ｓｉに応じて制御される。より具体的に述べると、内部電源部６０は、外部制御信号Ｓｉがハイレベルであるときに動作状態となり、外部制御信号Ｓｉがローレベルであるときに非動作状態となる。
【００３０】
異常保護部７０は、半導体集積回路装置１の各種異常を検出する回路ブロックであり、過電流保護回路７１と、オープン保護回路７２と、温度保護回路７３と、減電圧保護回路７４と、を含む。
【００３１】
過電流保護回路７１は、センス電圧Ｖｓの監視結果（＝出力電流Ｉｏの過電流異常が生じているか否か）に応じた過電流保護信号Ｓ７１を生成する。なお、過電流保護信号Ｓ７１は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。
【００３２】
オープン保護回路７２は、出力電圧Ｖｏの監視結果（＝負荷３のオープン異常が生じているか否か）に応じたオープン保護信号Ｓ７２を生成する。なお、オープン保護信号Ｓ７２は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。
【００３３】
温度保護回路７３は、半導体集積回路装置１（特にＮＭＯＳＦＥＴ１０周辺）の異常発熱を検出する温度検出素子（不図示）を含み、その検出結果（＝異常発熱が生じているか否か）に応じた温度保護信号Ｓ７３を生成する。なお、温度保護信号Ｓ７３は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。
【００３４】
減電圧保護回路７４は、電源電圧ＶＢＢないしは内部電源電圧Ｖｒｅｇの監視結果（＝減電圧異常が生じているか否か）に応じた減電圧保護信号Ｓ７４を生成する。なお、減電圧保護信号Ｓ７４は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。
【００３５】
出力電流検出部８０は、不図示のバイアス手段を用いてＮＭＯＳＦＥＴ２１’のソース電圧と出力電圧Ｖｏとを一致させることにより、出力電流Ｉｏに応じたセンス電流Ｉｓ’（＝Ｉｏ／ｍ）を生成して信号出力部９０に出力する。
【００３６】
信号出力部９０は、出力選択信号Ｓ２に基づいてセンス電流Ｉｓ’（＝出力電流Ｉｏの検出結果に相当）と固定電圧Ｖ９０（＝異常フラグに相当、本図では明示せず）の一方を外部端子Ｔ４に選択出力する。センス電流Ｉｓ’が選択出力された場合には、状態報知信号Ｓｏとして、センス電流Ｉｓ’を外部センス抵抗４（抵抗値：Ｒ４）で電流／電圧変換した出力検出電圧Ｖ８０（＝Ｉｓ’×Ｒ４）がＥＣＵ２に伝達される。出力検出電圧Ｖ８０は、出力電流Ｉｏが大きいほど高くなり、出力電流Ｉｏが小さいほど低くなる。一方、固定電圧Ｖ９０が選択出力された場合には、状態報知信号Ｓｏとして、固定電圧Ｖ９０がＥＣＵ２に伝達される。なお、状態報知信号Ｓｏから出力電流Ｉｏの電流値を読み取る場合には、状態報知信号ＳｏをＡ／Ｄ［analog-to-digital］変換してやればよい。一方、状態報知信号Ｓｏから異常フラグを読み取る場合には、固定電圧Ｖ９０よりもやや低い閾値を用いて状態報知信号Ｓｏの論理レベルを判定してやればよい。
【００３７】
＜ゲート制御部＞
図２は、ゲート制御部３０の一構成例を示すブロック図である。本構成例のゲート制御部３０は、ゲートドライバ３１と、オシレータ３２と、チャージポンプ３３と、クランパ３４と、ＮＭＯＳＦＥＴ３５と、抵抗３６（抵抗値：Ｒ３６）と、キャパシタ３７（容量値：Ｃ３７）と、ツェナダイオード３８と、を含む。
【００３８】
ゲートドライバ３１は、チャージポンプ３３の出力端（＝昇圧電圧ＶＧの印加端）と外部端子Ｔ２（＝出力電圧Ｖｏの印加端）との間に接続されており、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成する。なお、ゲート駆動信号Ｇ１は、ゲート制御信号Ｓ１がハイレベルであるときにハイレベル（＝ＶＧ）となり、ゲート制御信号Ｓ１がローレベルであるときにローレベル（＝Ｖｏ）となる。
【００３９】
オシレータ３２は、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ３３に出力する。なお、オシレータ３２の動作可否は、制御ロジック部４０からのイネーブル信号Ｓａに応じて制御される。
【００４０】
チャージポンプ３３は、クロック信号ＣＬＫを用いてフライングキャパシタを駆動することにより、電源電圧ＶＢＢよりも高い昇圧電圧ＶＧを生成してゲートドライバ３１に供給する昇圧部の一例である。なお、チャージポンプ３３の動作可否は、制御ロジック部４０からのイネーブル信号Ｓｂに応じて制御される。
【００４１】
クランパ３４は、外部端子Ｔ１（＝電源電圧ＶＢＢの印加端）とＮＭＯＳＦＥＴ１０のゲートとの間に接続されている。外部端子Ｔ２に誘導性の負荷３が接続されるアプリケーションでは、ＮＭＯＳＦＥＴ１０をオンからオフへ切り替える際、負荷３の逆起電力により、出力電圧Ｖｏが負電圧（＜ＧＮＤ）となる。そのため、エネルギー吸収用にクランパ３４（いわゆるアクティブクランプ回路）が設けられている。
【００４２】
ＮＭＯＳＦＥＴ３５のドレインは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ＮＭＯＳＦＥＴ３５のソースは、外部端子Ｔ２に接続されている。ＮＭＯＳＦＥＴ３５のゲートは、過電流保護信号Ｓ７１の印加端に接続されている。また、ＮＭＯＳＦＥＴ３５のドレイン・ゲート間には、抵抗３６とキャパシタ３７が直列に接続されている。
【００４３】
ツェナダイオード３８のカソードは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ツェナダイオード３８のアノードは、ＮＭＯＳＦＥＴ１０のソースに接続されている。このように接続されたツェナダイオード３８は、ＮＭＯＳＦＥＴ１０のゲート・ソース間電圧（＝ＶＧ−Ｖｏ）を所定値以下に制限するクランプ素子として機能する。
【００４４】
本構成例のゲート制御部３０において、過電流保護信号Ｓ７１がハイレベルに立ち上げられると、ゲート駆動信号Ｇ１が定常時のハイレベル（＝ＶＧ）から所定の時定数τ（＝Ｒ３６×Ｃ３７）で引き下げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に低下していくので、出力電流Ｉｏに制限が掛けられる。一方、過電流保護信号Ｓ７１がローレベルに立ち下げられると、ゲート駆動信号Ｇ１が所定の時定数τで引き上げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に上昇していくので、出力電流Ｉｏの制限が解除される。
【００４５】
このように、本構成例のゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにゲート駆動信号Ｇ１を制御する機能を備えている。
【００４６】
＜突入電流抑制機能（ソフトスタート機能）＞
ところで、負荷３として容量性負荷が接続された場合には、半導体集積回路装置１の起動時（＝ＮＭＯＳＦＥＴ１０のオン時）に容量を充電するための大電流（＝突入電流）を要する。そのため、過電流保護回路７１としては、過電流検出時に出力電流Ｉｏをオフさせるタイプ（＝停止型）ではなく、出力電流Ｉｏを上限値以下に制限するタイプ（＝制限型）が一般的である。
【００４７】
ただし、後者では、過電流を検出しても大きな出力電流Ｉｏが流れ続けるので発熱が大きい。そのため、半導体集積回路装置１の機能安全を考慮すると、過電流保護機能とは別に、突入電流抑制機能（ソフトスタート機能）を導入することが望ましい。
【００４８】
そこで、半導体集積回路装置１には、上記の突入電流抑制機能（ソフトスタート機能）を実現するための手段として、ゲートドライバ３１のスルーレート（＝ゲート駆動信号Ｇ１の立上り速度、延いては、出力電圧Ｖｏの立上り速度）を設定するスルーレート設定部が設けられている。
【００４９】
＜スルーレート設定部＞
図３は、スルーレート設定部の一構成例を示す図である。本構成例のスルーレート設定部１１０は、オペアンプ１１１と、ＮＭＯＳＦＥＴ１１２と、抵抗１１３（抵抗値：Ｒｓｓ）と、外部端子ＳＳと、を含む。
【００５０】
オペアンプ１１１の電源端は、内部電源電圧Ｖｒｅｇの印加端に接続されている。オペアンプ１１１の基準電位端は、接地端ＧＮＤに接続されている。オペアンプ１１１の非反転入力端（＋）は、ソフトスタート電圧Ｖｓｓの印加端に接続されている。オペアンプ１１１の反転入力端（−）とＮＭＯＳＦＥＴ１１２のソースは、外部端子ＳＳに接続されている。オペアンプ１１１の出力端は、ＮＭＯＳＦＥＴ１１２のゲートに接続されている。ＮＭＯＳＦＥＴ１１２のドレインは、ソフトスタート電流Ｉｓｓの出力端に接続されている。抵抗１１３は、半導体集積回路装置１の外部において、外部端子ＳＳと接地端ＧＮＤとの間に接続されている。
【００５１】
上記のように接続されたオペアンプ１１１は、非反転入力端（＋）と反転入力端（−）がイマジナリショートするようにＮＭＯＳＦＥＴ１１２のゲート制御を行う。その結果、抵抗１１３には、自身の抵抗値Ｒｓｓに応じたソフトスタート電流Ｉｓｓ（＝Ｖｓｓ×Ｒｓｓ）が流れる。すなわち、ソフトスタート電流Ｉｓｓは、抵抗値Ｒｓｓが高いほど大きくなり、逆に、抵抗値Ｒｓｓが低いほど小さくなる。従って、外付けの抵抗１１３を用いてソフトスタート電流Ｉｓｓを任意に設定することが可能となる。なお、オペアンプ１１１内部の差動段をカスコード回路とすれば、ソフトスタート電流Ｉｓｓの設定精度を高めることができる。
【００５２】
上記のソフトスタート電流Ｉｓｓは、ゲートドライバ３１のスルーレートを設定するための電流信号として、ゲートドライバ３１に供給されている。すなわち、スルーレート設定部１１０は、上記のソフトスタート電流Ｉｓｓを用いて、ゲートドライバ３１のスルーレートを設定する。なお、ゲートドライバ３１は、その出力段を形成するソース電流源３１１及びシンク電流源３１２と、これらを制御するコントローラ３１３と、を含む。
【００５３】
ソース電流源３１１は、昇圧電圧ＶＧの印加端とゲート駆動信号Ｇ１の印加端との間に接続されており、ゲート駆動信号Ｇ１をハイレベル（＝ＶＧ）とするときにオンされて、ゲート駆動信号Ｇ１の印加端にソース電流ＩＨ（＝上側ゲート駆動電流）を流し込む。
【００５４】
なお、ソース電流ＩＨは、ソフトスタート電流Ｉｓｓに応じて変化する。例えば、ソフトスタート電流Ｉｓｓが大きいほどソース電流ＩＨも大きくなるので、ゲートドライバ３１のスルーレートが高くなる。逆に、ソフトスタート電流Ｉｓｓが小さいほどソース電流ＩＨも小さくなるので、ゲートドライバ３１のスルーレートが低くなる。このように、スルーレート設定部１１０は、ソフトスタート電流Ｉｓｓを用いて、ゲートドライバ３１の出力段に流れるソース電流ＩＨを可変制御する。
【００５５】
シンク電流源３１２は、ゲート駆動信号Ｇ１の印加端と外部端子Ｔ２（＝出力電圧Ｖｏの印加端）との間に接続されており、ゲート駆動信号Ｇ１をローレベル（＝Ｖｏ）とするときにオンされて、ゲート駆動信号Ｇ１の印加端からシンク電流ＩＬ（＝下側ゲート駆動電流）を引き込む。なお、シンク電流ＩＬは、ソフトスタート電流Ｉｓｓに依らず、固定値に設定しておけばよい。
【００５６】
コントローラ３１３は、ゲート制御信号Ｓ１に応じてソース電流源３１１及びシンク電流源３１２を制御することにより、ソース電流ＩＨ及びシンク電流ＩＬそれぞれのオン／オフ制御を行う。例えば、コントローラ３１３は、ゲート制御信号Ｓ１がハイレベルであるときに、ソース電流ＩＨをオンしてシンク電流ＩＬをオフすることにより、ゲート駆動信号Ｇ１をハイレベル（＝ＶＧ）とする。一方、コントローラ３１３は、ゲート制御信号Ｓ１がローレベルであるときに、ソース電流ＩＨをオフしてシンク電流ＩＬをオンすることにより、ゲート駆動信号Ｇ１をローレベル（＝Ｖｏ）とする。
【００５７】
図４は、ゲートドライバ３１のスルーレート（＝出力電圧Ｖｏの立上り速度）と負荷３に流れる突入電流（＝出力電流Ｉｏのピーク電流値）との相関関係を示す図であり、上から順番に、外部制御信号Ｓｉ、出力電圧Ｖｏ、及び、出力電流Ｉｏが描写されている。なお、出力電圧Ｖｏ及び出力電流Ｉｏそれぞれの線種（実線、小破線、大破線、及び、一点鎖線）は一対一で対応している。
【００５８】
外部制御信号Ｓｉがハイレベルに立ち上げられると、ＮＭＯＳＦＥＴ１０がオンするので、出力電圧Ｖｏが上昇し始める。このとき、負荷３が容量を持っていれば、その容量を充電するために大きな出力電流Ｉｏ（＝突入電流）が流れる。
【００５９】
ここで、出力電流Ｉｏのピーク電流値は、容量充電期間が短いほど大きくなり、逆に、容量充電期間が長いほど小さくなる。従って、例えば、ゲートドライバ３１のソース電流ＩＨを小さく絞って出力電圧Ｖｏの立上り速度を引き下げることにより、容量充電期間を長くして出力電流Ｉｏのピーク電流値を抑制することが可能となる。
【００６０】
なお、出力電流Ｉｏのピーク電流値は、負荷３の容量値や電源電圧ＶＢＢの電圧値に応じて変動するが、スルーレート設定部１１０は、外付けの抵抗１１３を用いてソフトスタート電流Ｉｓｓ（延いてはソース電流ＩＨ）を任意に調整することができるので、様々なアプリケーションにも柔軟に対応することが可能である。
【００６１】
また、半導体集積回路装置１には、その安定起動（並びに起動時の省電力化）を実現するための手段として、出力電圧Ｖｏが閾値電圧Ｖｔｈよりも低いときにチャージポンプ３３を停止する昇圧制御部が設けられている。
【００６２】
＜昇圧制御部（第１実施例）＞
図５は昇圧制御部の第１実施例を示す回路図である。本実施例の昇圧制御部１２０は、チャージポンプ３３による昇圧電圧ＶＧ（＝Ｖｏ＋β、例えばＶｏ＋５Ｖ）の生成動作を制御するための回路部であり、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ５と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１〜Ｐ４と、ダイオードＤ１〜Ｄ４と、ツェナダイオードＺＤ１〜ＺＤ３と、電流源ＣＳ１と、レベルシフタＬＶＳと、を含む。
【００６３】
なお、上記構成要素のうち、ダイオードＤ４、ツェナダイオードＺＤ３、及び、レベルシフタＬＶＳは、検出部ＤＥＴの構成要素として機能する。
【００６４】
また、本図中に示されている定電圧ＶＢＢ＿ＲＥＦ及び定電圧ＶＢＢＭ５は、いずれも半導体集積回路装置１の内部で生成される基準電圧であり、例えば、ＶＢＢ＿ＲＥＦ≒ＶＢＢ、ＶＢＢＭ５≒ＶＢＢ−５Ｖとなる。
【００６５】
トランジスタＰ１及びＰ２それぞれのソース及びバックゲートは、いずれも電源電圧ＶＢＢの印加端に接続されている。トランジスタＰ１及びＰ２それぞれのゲートは、いずれもトランジスタＰ１のドレインに接続されている。トランジスタＰ１のドレインは、電流源ＣＳ１を介して接地端ＧＮＤに接続されている。トランジスタＰ２のドレインは、定電圧ＶＢＢ＿ＲＥＦ（≒ＶＢＢ）の印加端に接続されている。
【００６６】
ダイオードＤ１のアノードは、定電圧ＶＢＢ＿ＲＥＦの印加端に接続されている。ダイオードＤ１のカソードは、ダイオードＤ２のアノードに接続されている。ダイオードＤ２のカソードは、トランジスタＮ３のドレインに接続されている。トランジスタＮ３のソース、ゲート及びバックゲートは、いずれもダイオードＤ３のアノードに接続されている。ダイオードＤ３のカソードは、トランジスタＮ１のドレイン（閾値電圧Ｖｔｈの印加端）に接続されている。なお、ダイオードＤ１〜Ｄ３の直列段数は、必要な順方向降下電圧α（例えば４Ｖ）に応じて適切に設定すればよい。
【００６７】
トランジスタＮ１及びＮ２それぞれのソース及びバックゲートは、いずれも出力電圧Ｖｏの印加端に接続されている。トランジスタＮ１及びＮ２それぞれのゲートは、いずれもトランジスタＮ１のドレインに接続されている。
【００６８】
トランジスタＰ３及びＰ４それぞれのソース及びバックゲートは、いずれも電源電圧ＶＢＢの印加端に接続されている。トランジスタＰ３のゲートは、トランジスタＮ２のドレインに接続されている。トランジスタＰ３のドレインは、トランジスタＰ４のゲートに接続されている。トランジスタＰ４のドレインは、定電圧ＶＢＢ＿ＲＥＦの印加端に接続されている。
【００６９】
トランジスタＮ４及びＮ５それぞれのドレインは、いずれも電源電圧ＶＢＢの印加端に接続されている。トランジスタＮ４のソース、ゲート及びバックゲートは、いずれもトランジスタＮ２のドレインに接続されている。トランジスタＮ５のソース、ゲート及びバックゲートは、いずれもトランジスタＰ３のドレインに接続されている。
【００７０】
ツェナダイオードＺＤ１及びＺＤ２それぞれのカソードは、いずれも電源電圧ＶＢＢの印加端に接続されている。ツェナダイオードＺＤ１のアノードは、トランジスタＰ３のゲートに接続されている。ツェナダイオードＺＤ２のアノードは、トランジスタＰ４のゲートに接続されている。
【００７１】
ツェナダイオードＺＤ３のカソードは、定電圧ＶＢＢ＿ＲＥＦの印加端に接続されている。一方、ツェナダイオードＺＤ３のアノードは、ダイオードＤ４のアノードに接続されている。ダイオードＤ４のカソードは、定電圧ＶＢＢＭ５の印加端に接続されている。
【００７２】
トランジスタＰ３のドレインは、レベルシフタＬＶＳの入力端に接続されている。レベルシフタＬＶＳの出力端は、イネーブル信号ＥＮの出力端に相当する。
【００７３】
なお、上記したトランジスタＮ１〜Ｎ５のうち、トランジスタＮ１及びＮ２は、いずれもエンハンスメント型であり、トランジスタＮ３〜Ｎ５は、いずれもデプレッション型である。特に、トランジスタＮ３は、電流制限素子として機能する。また、トランジスタＮ４及びＮ５は、プルアップ素子として機能する。
【００７４】
レベルシフタＬＶＳ、オシレータ３２、及び、チャージポンプ３３それぞれの上側電源端は、いずれも定電圧ＶＢＢ＿ＲＥＦの印加端に接続されている。レベルシフタＬＶＳ、オシレータ３２、及び、チャージポンプ３３それぞれの下側電源端は、いずれも定電圧ＶＢＢＭ５の印加端に接続されている。従って、レベルシフタＬＶＳから出力されるイネーブル信号ＥＮ、及び、オシレータ３２から出力されるクロック信号ＣＬＫについて、それぞれのハイレベルは、いずれも定電圧ＶＢＢ＿ＲＥＦとなり、それぞれのローレベルは、いずれも定電圧ＶＢＢＭ５となる。
【００７５】
イネーブル信号ＥＮがハイレベル（＝イネーブル時の論理レベル）であるときには、オシレータ３２からクロック信号ＣＬＫが出力されるので、チャージポンプ３３による昇圧電圧ＶＧの生成動作が行われる。すなわち、ゲート駆動信号Ｇ１のハイレベル（＝昇圧電圧ＶＧ）は、ＮＭＯＳＦＥＴ１０のソース電圧に相当する出力電圧Ｖｏよりも高い電圧値に引き上げられる。従って、ハイサイドスイッチとして用いられるＮＭＯＳＦＥＴ１０を確実にオンすることが可能となる。
【００７６】
図６は、第１実施例における昇圧制御動作の一例（基本動作）を示すタイミングチャートであって、上から順に、外部制御信号Ｓｉと、各部の電圧及び信号（出力電圧Ｖｏ（実線）、昇圧電圧ＶＧ（一点鎖線）、及び、ゲート駆動信号Ｇ１（破線））が描写されている。以下では、先出の図５も適宜参照しながら、本図の動作説明を行う。
【００７７】
時刻ｔ２１において、外部制御信号Ｓｉがローレベルからハイレベルに立ち上げられると、ＮＭＯＳＦＥＴ１０がオンするので、出力電圧Ｖｏが０Ｖから上昇し始める。なお、出力電圧Ｖｏが所定の閾値電圧Ｖｔｈ（＝ＶＢＢ＿ＲＥＦ−α）よりも低いときには、トランジスタＮ１及びＮ２から成るカレントミラーが動作するので、トランジスタＮ２にドレイン電流Ｉ１が流れる。従って、トランジスタＰ３のゲート電圧Ｖｘがローレベル（≒Ｖｏ）に引き下げられるので、トランジスタＰ３がオンする。その結果、トランジスタＰ４のゲート電圧Ｖｙがハイレベル（≒ＶＢＢ）に引き上げられるので、トランジスタＰ４がオフする。
【００７８】
なお、レベルシフタＬＶＳは、入力信号（＝ゲート電圧Ｖｙ）をレベルシフトした上でその論理レベルを反転した出力信号（＝イネーブル信号ＥＮ）を出力する。従って、ゲート電圧Ｖｙがハイレベル（≒ＶＢＢ）になると、イネーブル信号ＥＮがローレベル（≒ＶＢＢＭ５）となる。その結果、オシレータ３２によるクロック信号ＣＬＫの生成動作が停止されるので、チャージポンプ３３による昇圧電圧ＶＧの生成動作も停止される。
【００７９】
また、トランジスタＰ４がオフしているときには、電源電圧ＶＢＢの印加端から定電圧ＶＢＢ＿ＲＥＦの印加端に至る電流供給経路が遮断される。従って、チャージポンプ３３への電流供給能力は増強されない。
【００８０】
このように、外部制御信号Ｓｉがハイレベルに立ち上がっても、Ｖｏ＞Ｖｔｈとなるまでは、チャージポンプ３３の昇圧動作が開始されない。従って、昇圧電圧ＶＧ（延いてはゲート駆動信号Ｇ１）は、出力電圧Ｖｏと所定の電位差（＝ＮＭＯＳＦＥＴ１０のオンスレッショルド電圧）を維持しつつ、出力電圧Ｖｏと共に上昇していく。
【００８１】
その後、時刻ｔ２２において、Ｖｏ＞Ｖｔｈになると、トランジスタＮ１及びＮ２から成るカレントミラーが動作できなくなるので、トランジスタＮ２のドレイン電流Ｉ１が流れなくなる。従って、トランジスタＰ３のゲート電圧Ｖｘがハイレベル（≒ＶＢＢ）に引き上げられるので、トランジスタＰ３がオフする。その結果、トランジスタＰ４のゲート電圧Ｖｙがローレベル（≒ＶＢＢＭ５）に低下するので、トランジスタＰ４がオンする。
【００８２】
なお、ゲート電圧Ｖｙがローレベル（≒ＶＢＢＭ５）になると、イネーブル信号ＥＮがハイレベル（≒ＶＢＢ＿ＲＥＦ）となる。その結果、オシレータ３２によるクロック信号ＣＬＫの生成動作が開始されるので、チャージポンプ３３による昇圧電圧ＶＧの生成動作も開始される。
【００８３】
また、トランジスタＰ４がオンすると、電源電圧ＶＢＢの印加端から定電圧ＶＢＢ＿ＲＥＦの印加端に至る電流供給経路が導通される。従って、チャージポンプ３３への電流供給能力が増強される。
【００８４】
このように、Ｖｏ＞Ｖｔｈになるとチャージポンプ３３の昇圧動作が開始されるので、昇圧電圧ＶＧが出力電圧Ｖｏよりも引き上げられる。ただし、昇圧電圧ＶＧは、図２のツェナダイオード３８により、所定の目標値Ｖｏ（ＶＢＢ）＋βにクランプされる。
【００８５】
その後、時刻ｔ２３において、外部制御信号Ｓｉがハイレベルからローレベルに立ち下げられると、ＮＭＯＳＦＥＴ１０がオフするので、出力電圧Ｖｏが０Ｖに向けて低下し始める。ただし、Ｖｏ＞Ｖｔｈである間は、チャージポンプ３３の昇圧動作が継続される。従って、昇圧電圧ＶＧは、目標値Ｖｏ（ＶＢＢ）＋βに維持される。
【００８６】
一方、時刻ｔ２４において、Ｖｏ＜Ｖｔｈになると、チャージポンプ３３の昇圧動作が停止される。従って、これ以降、昇圧電圧ＶＧ（延いてはゲート駆動信号Ｇ１）は、出力電圧Ｖｏと所定の電位差（＝ＮＭＯＳＦＥＴ１０のオンスレッショルド電圧）を維持しつつ、出力電圧Ｖｏと共に低下していく。
【００８７】
上記一連の動作から分かるように、本実施例の昇圧制御部１２０は、出力電圧Ｖｏが閾値電圧Ｖｔｈよりも低いときに、チャージポンプ３３の昇圧動作を停止する。言い換えれば、昇圧制御部１２０は、出力電圧Ｖｏが閾値電圧Ｖｔｈよりも高い電圧値まで立ち上がってから、チャージポンプ３３の昇圧動作を開始させる。
【００８８】
このような昇圧制御動作によれば、半導体集積回路装置１の起動時（＝ＮＭＯＳＦＥＴ１０のオン直後）における消費電流を低減するとともに、ノイズによるゲート駆動信号Ｇ１の歪みを抑制することができる。従って、半導体集積回路装置１の安定起動を実現することが可能となる。
【００８９】
また、異常保護部７０をオンしてからチャージポンプ３３をオンする、といった起動シーケンス（順番起動）を容易に設定することができるので、安全なオン／オフ設計を実現することも可能となる。
【００９０】
ただし、上記の昇圧制御（＝出力電圧Ｖｏに応じたチャージポンプ制御）と、先述の突入電流抑制機能（ソフトスタート機能）を組み合わせて実施する場合には、留意すべき点がある。以下、その留意点について詳細に検討する。
【００９１】
図７は、低スルーレート設定時の昇圧制御異常を示す図であり、上から順に、出力電圧Ｖｏとイネーブル信号ＥＮが描写されている。なお、実線は高スルーレート時の挙動を示しており、破線は低スルーレート時の挙動を示している。
【００９２】
半導体集積回路装置１の起動時において、出力電圧Ｖｏが閾値電圧Ｖｔｈ（＝ＶＢＢ＿ＲＥＦ−α）よりも高くなると、イネーブル信号ＥＮがハイレベルに立ち上がるので、チャージポンプ３３の昇圧動作が開始される。
【００９３】
また、このとき、昇圧制御部１２０では、電源電圧ＶＢＢの印加端から定電圧ＶＢＢ＿ＲＥＦの印加端に至る電流供給経路が導通され、チャージポンプ３３への電流供給能力が増強される。そのため、定電圧ＶＢＢ＿ＲＥＦが過渡的に持ち上がる場合がある。なお、閾値電圧Ｖｔｈは、定電圧ＶＢＢ＿ＲＥＦを基準として設定されているので、定電圧ＶＢＢ＿ＲＥＦが持ち上がると、閾値電圧Ｖｔｈも同様の挙動で持ち上がる。
【００９４】
ここで、ゲートドライバ３１のスルーレート（＝出力電圧Ｖｏの立上り速度）が高ければ、定電圧ＶＢＢ＿ＲＥＦが過渡的に持ち上がったとしても、Ｖｏ＞Ｖｔｈが維持されるので、チャージポンプ３３の昇圧動作が停止されることはない（実線を参照）。
【００９５】
一方、ゲートドライバ３１のスルーレートが低いと、定電圧ＶＢＢ＿ＲＥＦの過渡上昇時にＶｏ＞Ｖｔｈが維持されなくなるので、チャージポンプ３３の昇圧動作が意図せずに停止したり、オン／オフを繰り返したりする場合がある（破線を参照）。
【００９６】
特に、先述の突入電流抑制機能（ソフトスタート機能）を持つ半導体集積回路装置１では、ゲートドライバ３１のスルーレートが任意に可変制御されるので、昇圧制御部１２０の閾値電圧Ｖｔｈに一意的なヒステリシスを付与するだけでは不十分である。以下では、上記の不具合を解消することのできる新規な構成について提案する。
【００９７】
＜昇圧制御部（第２実施例）＞
図８は、昇圧制御部１２０の第２実施例を示す図である。本実施例の昇圧制御部１２０は、先の第１実施例（図５）をベースとしつつ、ヒステリシス付与部１３０が組み込まれた構成とされている。
【００９８】
ヒステリシス付与部１３０は、ソフトスタート電流Ｉｓｓに応じて閾値電圧Ｖｔｈにヒステリシス電圧Ｖｈｙｓを付与するための手段として、定電圧ＶＢＢ＿ＲＥＦの印加端とダイオードＤ１との間に挿入された回路ブロックであり、バイアス電圧源Ｅと、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２１と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２１と、を含む。
【００９９】
バイアス電圧源Ｅの正極端、トランジスタＮ２１のドレイン、並びに、トランジスタＰ２１のソース及びバックゲートは、いずれも定電圧ＶＢＢ＿ＲＥＦの印加端に接続されている。バイアス電圧源Ｅの負極端は、トランジスタＮ２１のゲートに接続されている。トランジスタＮ２１のソース及びバックゲートとトランジスタＰ２１のドレインは、いずれもダイオードＤ１のアノードに接続されている。トランジスタＰ２１のゲートは、イネーブル信号ＥＮの印加端（＝検出部ＤＥＴの出力端）に接続されている。
【０１００】
なお、トランジスタＮ２１のドレイン・ソース間電圧は、閾値電圧Ｖｔｈに付与されるヒステリシス電圧Ｖｈｙｓに相当する。例えば、ＥＮ＝Ｌであるときには、トランジスタＰ２１がオンするので、Ｖｈｙｓ≒０となり、延いては、Ｖｔｈ＝ＶＢＢ＿ＲＥＦ−αとなる。一方、ＥＮ＝Ｈであるときには、トランジスタＰ２１がオフするので、Ｖｈｙｓ＝ＶｇｓＮ＋ＶＢ（ただし、ＶｇｓＮはトランジスタＮ２１のゲート・ソース間電圧、ＶＢはバイアス電圧源Ｅで生成されるバイアス電圧）となり、延いては、Ｖｔｈ＝ＶＢＢ＿ＲＥＦ−（α＋ＶｇｓＮ＋ＶＢ）となる。
【０１０１】
すなわち、イネーブル信号ＥＮがローレベルからハイレベルに切り替わると、閾値電圧ＶｔｈがＶＢＢ＿ＲＥＦ−αからＶＢＢ＿ＲＥＦ−（α＋ＶｇｓＮ＋ＶＢ）に引き下げられる。従って、定電圧ＶＢＢ＿ＲＥＦが過渡的に持ち上がったとしても、Ｖｏ＞Ｖｔｈが維持されやすくなるので、チャージポンプ３３の昇圧動作が停止されにくくなる。
【０１０２】
特に、バイアス電圧源Ｅは、スルーレート設定部１１０で生成されるソフトスタート電流Ｉｓｓに応じたバイアス電圧ＶＢを生成する。より具体的に述べると、バイアス電圧ＶＢは、ソフトスタート電流Ｉｓｓが大きいほど低くなり、ソフトスタート電流Ｉｓｓが小さいほど高くなる。すなわち、ヒステリシス電圧Ｖｈｙｓは、高スルーレート時に低くなり、低スルーレート時に高くなる。
【０１０３】
このような構成であれば、ゲートドライバ３１のスルーレートに応じて昇圧制御部１２０のヒステリシス電圧Ｖｈｙｓを最適化することができるので、突入電流抑制と安定起動を両立することが可能となる。
【０１０４】
＜バイアス電圧源＞
図９はバイアス電圧源Ｅの一構成例を示す図である。本構成例のバイアス電圧源Ｅは、電流源ＣＳ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２２及びＮ２３と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２１と、抵抗Ｒ１〜Ｒ３と、を含む。
【０１０５】
電流源ＣＳ２の第１端は、電源電圧ＶＢＢの印加端に接続されている。電流源ＣＳ２の第２端と抵抗Ｒ１の第１端は、トランジスタＰ２２のゲートに接続されている。抵抗Ｒ１の第２端は、接地端に接続されている。なお、抵抗Ｒ１は、温度特性の小さいｐ＋ポリシリコン抵抗で形成するとよい。
【０１０６】
抵抗Ｒ２及びＲ３それぞれの第１端とトランジスタＰ２２のバックゲートは、いずれも定電圧ＶＢＢ＿ＲＥＦの印加端に接続されている。抵抗Ｒ２の第２端は、トランジスタＰ２２のソースに接続されている。抵抗Ｒ３の第２端は、トランジスタＮ２１のゲートに接続されている。なお、抵抗Ｒ２及びＲ３は、互いの製造ばらつきや温度特性をキャンセルするために、同一プロセスのポリシリコン抵抗で形成するとよい。
【０１０７】
トランジスタＮ２２のドレインは、トランジスタＰ２２のドレインに接続されている。トランジスタＮ２３のドレインは、トランジスタＮ２１のゲートに接続されている。トランジスタＮ２２及びＮ２３それぞれのゲートは、トランジスタＮ２２のドレインに接続されている。トランジスタＮ２２及びＮ２３それぞれのソース及びバックゲートは、接地端に接続されている。
【０１０８】
電流源ＣＳ２は、ソフトスタート電流Ｉｓｓ（＝Ｖｓｓ／Ｒｓｓ）に応じた電流Ｉ１を生成する。抵抗Ｒ１は、電流Ｉ１を電圧Ｖ１（＝Ｉ１×Ｒ１）に変換する。抵抗Ｒ２は、その両端間電圧Ｖ２（＝ＶＢＢ＿ＲＥＦ−（Ｖ１＋ＶｇｓＰ）、ただしＶｇｓＰはトランジスタＰ２２のゲート・ソース間電圧）に応じた電流Ｉ２（＝Ｖ２／Ｒ２）を生成する。トランジスタＮ２２及びＮ２３は、電流Ｉ２をミラーして電流Ｉ３を生成する。抵抗Ｒ３は、電流Ｉ３を電圧Ｖ３（＝Ｉ３×Ｒ３）に変換する。電圧Ｖ３は、バイアス電圧ＶＢとしてトランジスタＮ２１のゲート・ドレイン間に印加される。従って、ヒステリシス電圧Ｖｈｙｓは、次の数式で表すことができる。
【０１０９】
【数１】
2020099139.tif 000003
【０１１０】
上式から分かるように、抵抗値Ｒｓｓを高くしてソフトスタート電流Ｉｓｓを大きくするほど、ヒステリシス電圧Ｖｈｙｓが低くなり、抵抗値Ｒｓｓを低くしてソフトスタート電流Ｉｓｓを小さくするほど、ヒステリシス電圧Ｖｈｙｓが高くなる。すなわち、ヒステリシス電圧Ｖｈｙｓは、高スルーレート時に低くなり、低スルーレート時に高くなる。
【０１１１】
なお、トランジスタＰ２２のゲート・ソース間電圧ＶｇｓＰは、負の温度特性を持つ。これを鑑みると、ソフトスタート電圧Ｖｓｓに正の温度特性を持たせておき、相互に温度特性を打ち消し合うことが望ましい。
【０１１２】
図１０は、ソフトスタート電流Ｉｓｓとヒステリシス電圧Ｖｈｙｓの相関関係を示す図である。本図で示したように、ヒステリシス付与部１３０は、ソフトスタート電流Ｉｓｓが小さいほどヒステリシス電圧Ｖｈｙｓを引き上げ、ソフトスタート電流Ｉｓｓが大きいほどヒステリシス電圧Ｖｈｙｓを引き下げる。すなわち、ヒステリシス電圧Ｖｈｙｓは、高スルーレート時に低くなり、低スルーレート時に高くなる。このように、ゲートドライバ３１のスルーレートに応じて昇圧制御部１２０のヒステリシス電圧Ｖｈｙｓを最適化することにより、突入電流抑制と安定起動を両立することが可能となる。
【０１１３】
＜車両への適用＞
図１１は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８とを搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。
【０１１４】
電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。
【０１１５】
電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。
【０１１６】
電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
【０１１７】
電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。
【０１１８】
電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
【０１１９】
電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
【０１２０】
電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。
【０１２１】
電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
【０１２２】
なお、先に説明した半導体集積回路装置１、ＥＣＵ２、及び、負荷３は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。
【０１２３】
＜その他の変形例＞
また、上記の実施形態では、車載用ハイサイドスイッチＩＣを例に挙げて説明を行ったが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、例えば、その他の車載用ＩＰＤ（車載用ローサイドスイッチＩＣや車載用電源ＩＣなど）はもちろん、車載用途以外の半導体集積回路装置にも広く適用することが可能である。
【０１２４】
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１２５】
本明細書中に開示されている発明は、車載用ＩＰＤなどに利用することが可能である。
【符号の説明】
【０１２６】
１    半導体集積回路装置（スイッチ装置）
２    ＥＣＵ
３    負荷
４    外部センス抵抗
１０    ＮＭＯＳＦＥＴ（スイッチ素子）
２０    出力電流監視部
２１、２１’    ＮＭＯＳＦＥＴ
２２    センス抵抗
３０    ゲート制御部
３１    ゲートドライバ
３１１    ソース電流源
３１２    シンク電流源
３１３    コントローラ
３２    オシレータ
３３    チャージポンプ（昇圧部）
３４    クランパ
３５    ＮＭＯＳＦＥＴ
３６    抵抗
３７    キャパシタ
３８    ツェナダイオード（クランプ素子）
４０    制御ロジック部
５０    信号入力部
６０    内部電源部
７０    異常保護部
７１    過電流保護回路
７２    オープン保護回路
７３    温度保護回路
７４    減電圧保護回路
８０    出力電流検出部
９０    信号出力部
１１０    スルーレート設定部
１１１    オペアンプ
１１２    ＮＭＯＳＦＥＴ
１１３    抵抗
１２０    昇圧制御部
１３０    ヒステリシス付与部
ＣＳ１、ＣＳ２    電流源
Ｄ１〜Ｄ４    ダイオード
ＤＥＴ    検出部
Ｅ    バイアス電圧源
ＬＶＳ    レベルシフタ
Ｎ１〜Ｎ５、Ｎ２１〜Ｎ２３    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ１〜Ｐ４、Ｐ２１    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｒ１〜Ｒ３    抵抗
ＳＳ    外部端子
Ｔ１〜Ｔ４    外部端子
Ｘ    車両
Ｘ１１〜Ｘ１８    電子機器
ＺＤ１〜ＺＤ３    ツェナダイオード
【図１】
2020099139.tif 000004
【図２】
2020099139.tif 000005
【図３】
2020099139.tif 000006
【図４】
2020099139.tif 000007
【図５】
2020099139.tif 000008
【図６】
2020099139.tif 000009
【図７】
2020099139.tif 000010
【図８】
2020099139.tif 000011
【図９】
2020099139.tif 000012
【図１０】
2020099139.tif 000013
【図１１】
2020099139.tif 000014