(57)【要約】【課題】ＩＧＢＴのスイッチング損失を低減する。【解決手段】半導体装置は、平面視において、複数のエミッタ領域が形成された側面部に位置する第１部分と、複数のエミッタ領域間に位置する第２部分を有するゲート電極を備える。ゲート電極の第２部分は、半導体基板の主面から裏面へ向かう方向において、第１部分より短い長さを有する。【選択図】図４
2020107707.tif 000002
【特許請求の範囲】
【請求項１】
第１主面と、前記第１主面と対向する第２主面とを備える半導体基板と、
前記半導体基板の内部に形成された第１導電型の第１半導体領域と、
前記第１半導体領域と前記第１主面との間の前記半導体基板に形成された、前記第１導電型と異なる第２導電型の第２半導体領域と、
平面視において前記半導体基板の前記第１主面に沿う第１方向に沿ってストライプ状に形成され、かつ、前記第１主面から前記第２主面へ向かう第２方向に沿って形成された第１トレンチと、
前記第１トレンチ内に絶縁膜を介して設けられた第１ゲート電極と、
平面視において、前記第１主面に前記第１方向に沿って所定の間隔で複数形成され、前記第１トレンチの側面と接するように形成された複数の前記第１導電型の第３半導体領域と、
前記第２主面に形成された前記第２導電型の第４半導体領域と、
を有し、
前記第１ゲート電極は、平面視において、
前記複数の第３半導体領域のそれぞれの隣に位置する第１部分と、
前記第１主面のうち、前記複数の第３半導体領域間に位置する領域の隣に位置する第２部分と、
を有し、
前記第１ゲート電極の前記第２部分は、前記第２方向において、前記第１ゲート電極の前記第１部分より短い長さを有する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１ゲート電極の前記第１部分の長さとは、前記第２方向において、前記第１ゲート電極の前記第１部分が最も深く形成されている部分の前記第１ゲート電極の厚さを示し、
前記第１ゲート電極の前記第２部分の長さとは、前記第２方向において、前記第１ゲート電極の前記第２部分が最も深く形成されている部分の前記第１ゲート電極の厚さを示し、
前記厚さとは、前記第１主面と、前記最も深い部分との間との最短距離を示す半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１ゲート電極の前記第２部分の側面には、前記第３半導体領域が形成されない半導体装置。
【請求項４】
請求項１記載の半導体装置において、
平面視において前記第１方向に沿ってストライプ状に形成され、かつ、前記第２方向に沿って形成された第２トレンチと、
前記第２トレンチ内に絶縁膜を介して設けられた第２ゲート電極と、
を更に有し、
前記第２ゲート電極は、平面視において、
前記複数の第３半導体領域のそれぞれの隣に位置する第３部分と、
前記第１主面のうち、前記複数の第３半導体領域間に位置する領域の隣に位置する第４部分と、
を有し、
前記第２ゲート電極の前記第４部分は、前記第２方向において、前記第２ゲート電極の前記第３部分より短い長さを有する半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１導電型の第５半導体領域を更に有し、
前記第５半導体領域は前記第１主面に形成され、前記第１ゲート電極と前記第２ゲート電極とに挟まれる領域で、かつ、前記第３半導体領域を含まない領域に形成される半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１トレンチ内に、前記第１ゲート電極とは異なるボトム電極を更に有し、
前記ボトム電極は、前記第２方向において、
前記第１ゲート電極の前記第１部分と、前記第１トレンチの前記第２主面側の端部との間に形成される半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記ボトム電極は、前記第１ゲート電極の前記第２部分と、前記第１トレンチの前記第２主面側の端部との間に更に形成される半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記ボトム電極には、エミッタ電位が印加するよう構成される半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１ゲート電極には第１ゲート電位が印加され、  
前記ボトム電極には、前記第１ゲート電位とは独立して制御される第２ゲート電位が印加するよう構成される半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１半導体領域、前記第１ゲート電極、前記ボトム電極、及び前記第４半導体領域はトランジスタを構成し、
前記トランジスタは前記第１ゲート電位及び前記第２ゲート電位がハイレベルの時にオンし、前記第１ゲート電位及び前記第２ゲート電位がローレベルの時にオフし、
前記第２ゲート電位は、前記第１ゲート電位がハイレベルからローレベルに変化が完了する時刻よりも早く、ハイレベルからからローレベルに変化するよう構成される半導体装置。
【請求項１１】
請求項１の半導体装置において、
平面視において、前記第１方向に沿ってストライプ状に形成され、かつ、前記第２方向に沿って形成された第３トレンチと、
前記第３トレンチ内に絶縁膜を介して設けられた第３ゲート電極と、
平面視において、前記第１主面に前記第１方向に沿って所定の間隔で複数形成され、前記第３トレンチの側面と接するように形成された複数の前記第１導電型の第６半導体領域と、
を更に有し、
前記第３ゲート電極は、平面視において、
前記複数の第６半導体領域のそれぞれの隣に位置する第５部分と、
前記第１主面のうち、前記複数の第６半導体領域間に位置する領域の隣に位置する第６部分と、
を有し、
前記第６部分は、前記第２方向において、第５部分より短い長さを有し、
前記第６半導体領域は、平面視において、前記複数の第６半導体領域間に位置する前記領域を通過し、かつ、前記第１方向と直交する第３方向に沿って延在する仮想線上に位置する半導体装置。
【請求項１２】
第１主面と、前記第１主面と対向する第２主面とを備える半導体基板と、
前記半導体基板の内部に形成された第１導電型の第１半導体領域と、
前記第１半導体領域と前記第１主面との間の前記半導体基板に形成された、前記第１導電型と異なる第２導電型の第２半導体領域と、
前記第２主面に形成された前記第２導電型の第３半導体領域と、
を有し、
前記半導体基板は、平面視において、第１領域と前記第１領域とは異なる第２領域とを有し、
前記第１領域は、
平面視において前記半導体基板の前記第１主面に沿う第１方向に沿って形成され、かつ、前記第１主面から前記第２主面へ向かう第２方向に沿って形成された第１トレンチと、
前記第１トレンチ内部に、絶縁膜を介して形成され、第１深さを持つ第１ゲート電極と、
平面視において、前記第１主面に形成され、前記第１トレンチと接するように形成された前記第１導電型の第４半導体領域と、
を備え、
前記第２領域は、
前記第１方向および前記第２方向に沿って形成された第２トレンチと、
前記第２トレンチ内部に、絶縁膜を介して形成され、第２深さを持つ第２ゲート電極と、
を備え、
第１ゲート電極の第１深さは第２ゲート電極の第２深さよりも深い、
半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記第１トレンチと前記第２トレンチは同一のトレンチであり、
前記第１ゲート電極と前記第２ゲート電極は前記同一のトレンチ内部に形成される半導体装置。
【請求項１４】
請求項１２記載の半導体装置において、
前記第１領域および前記第２領域はそれぞれ複数存在し、前記第１方向に沿って交互に配置される半導体装置。
【請求項１５】
請求項１２記載の半導体装置において、
前記第１ゲート電極の前記第１深さとは、前記第２方向において、前記第１ゲート電極が最も深く形成されている部分の前記第１ゲート電極の厚さを示し、
前記第２ゲート電極の前記第２深さとは、前記第２方向において、前記第２ゲート電極が最も深く形成されている部分の前記第２ゲート電極の厚さを示し、
前記厚さとは、前記第１主面と、前記最も形成されている部分との間との最短距離を示す半導体装置。
【請求項１６】
請求項１２記載の半導体装置において、
ボトム電極を更に有し、前記ボトム電極は、前記第２方向において、前記第１ゲート電極と前記第１トレンチの前記第２主面側の端部との間と、前記第２ゲート電極と前記第２トレンチの前記第２主面側の端部との間とに形成される半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記ボトム電極にはエミッタ電位が印加するよう構成される半導体装置。
【請求項１８】
（ａ）第１主面と、前記第１主面と対向する第２主面とを備える第１導電型の半導体基板の前記第１主面に、前記第１導電型とは異なる第２導電型の第１半導体領域を形成する工程と、
（ｂ）前記第１主面に、平面視において、前記第１主面に沿う第１方向に沿って形成され、かつ、前記第１主面から前記第２主面へ向かう第２方向に沿って形成された第１トレンチを形成する工程と、
（ｃ）前記第１トレンチが形成された領域のうち第１領域に、前記第２方向に第１長さをもつ第１ゲート電極を形成する工程と、
（ｅ）前記第１トレンチが形成された領域で前記第１領域とは異なる第２領域に、前記第２方向に第２長さをもつ第２ゲート電極を形成する工程と、
（ｆ）前記第１主面で、前記第１領域と接する領域に前記第１導電型の第２半導体領域を形成する工程と、
（ｇ）前記第２主面に、前記第１導電型の第３半導体領域を形成する工程と、
を有し、
前記第１ゲート電極の第１長さは、前記第２ゲート電極の第２長さより長い
半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
（ｈ）（ｅ）工程の前に、前記第２領域に、第１ボトム電極を形成する工程
を更に有し、
前記第１ボトム電極は、前記第２方向において、前記第１ゲート電極と前記第１トレンチの前記第２主面側の端部との間に形成される半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
（ｉ）（ｃ）工程の前に、前記第１領域に、第２ボトム電極を形成する工程
を更に有し、
前記第２ボトム電極は、前記第２方向において、前記第１ゲート電極と前記第１トレンチの前記第２主面側の端部との間に形成され、
前記第１及び第２ボトム電極には、エミッタ電位が印加される半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）を備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
オン抵抗の低いＩＧＢＴ、すなわち、順方向飽和電圧Ｖｃｅ（ｓａｔ）の低いＩＧＢＴ
として、トレンチゲート型ＩＧＢＴが広く使用されている。トレンチゲート型ＩＧＢＴの構造の一例として、隣り合う２つのトレンチがそれぞれゲート電位に接続されたＧＧ型構造IＧＢＴが知られている。
【０００３】
特開２０１２−２５６８３９号公報（特許文献１）には、ＩＥ型ＩＧＢＴにおいて、エミッタ電極に接続されたアクティブセル領域を、エミッタ領域を有するアクティブセクションとインアクティブセクションに分割することでＩＥ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ）効果を高める技術が開示されている。ＩＥ効果とは、ＩＧＢＴがオン状態のときに正孔が排出されにくくすることでドリフト領域に蓄積される電荷の濃度を高めて、ＩＧＢＴのオン電圧を下げる効果である。ＩＥ型ＩＧＢＴとは、ＩＥ効果を利用したＩＧＢＴを意味する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２５６８３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
トレンチ構造を有するＩＧＢＴは、  ゲート電極がシリコン酸化膜などの絶縁膜で絶縁されている構造を持つため、エミッタ電位電極、コレクタ電位電極、ゲート電位電極の間に寄生の静電容量が発生する。これらは、入力容量Ｃｉｅｓ、帰還容量Ｃｒｅｓ、出力容量Ｃｏｅｓと呼ばれ、スイッチング速度やスイッチング損失の量に影響を及ぼす。特にＩＧＢＴなどのパワーＭＯＳＦＥＴにおいては、これら寄生の静電容量がスイッチング動作の特性に及ぼす影響が大きいため、削減することが求められる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろ
う。
【課題を解決するための手段】
【０００７】
一実施の形態である半導体装置は、平面視において、複数のエミッタ領域が形成された領域の隣に位置する第１部分と、半導体基板の主面のうち、複数のエミッタ領域間に位置する領域の隣に位置する第２部分を有するゲート電極を備える。ゲート電極の第２部分は、半導体基板の主面から裏面へ向かう方向において、第１部分より短い長さを有する。
【０００８】
別実施の形態における半導体装置は、第１領域と第２領域を有し、第１領域には第1長さを持つ第１ゲート電極と、エミッタ領域が形成され、第２領域には、第１長さよりも短い第２長さを持つ第２ゲート電極が形成される。
【０００９】
別実施の形態における半導体装置の製造方法は、第１長さを有する第１ゲート電極を形成する工程と、第１長さよりも短い第２長さを有する第２ゲート電極を形成する工程とを有する。第１ゲート電極の側方には複数のエミッタ領域が形成される。
【発明の効果】
【００１０】
一実施の形態によれば、ＩＧＢＴのスイッチング特性を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、実施の形態１の半導体チップの全体の平面図である。
【図２】図２は、実施の形態１の半導体チップの要部の平面図である。
【図３】図３は、図２の半導体チップのＡ−Ａ線に沿った断面図である。
【図４】図４は、図２の半導体チップのＢ−Ｂ線に沿った断面図である。
【図５】図５は、図２の半導体チップをＣ−Ｃ線に沿って断面した場合の、半導体チップの鳥瞰図である。
【図６】図６（Ａ）は、実施の形態１の半導体チップの製造工程を示すＡ−Ａ断面図であり、図６（Ｂ）は実施の形態１の半導体チップの製造工程を示すＢ−Ｂ断面図である。
【図７】図７（Ａ）は、実施の形態１の半導体チップの製造工程を示すＡ−Ａ断面図であり、図７（Ｂ）は実施の形態１の半導体チップの製造工程を示すＢ−Ｂ断面図である。
【図８】図８（Ａ）は、実施の形態１の半導体チップの製造工程を示すＡ−Ａ断面図であり、図８（Ｂ）は実施の形態１の半導体チップの製造工程を示すＢ−Ｂ断面図である。
【図９】図９（Ａ）は、実施の形態１の半導体チップの製造工程を示すＡ−Ａ断面図であり、図９（Ｂ）は実施の形態１の半導体チップの製造工程を示すＢ−Ｂ断面図である。
【図１０】図１０（Ａ）は、実施の形態１の半導体チップの製造工程を示すＡ−Ａ断面図であり、図１０（Ｂ）は実施の形態１の半導体チップの製造工程を示すＢ−Ｂ断面図である。
【図１１】図１１（Ａ）は、実施の形態１の半導体チップの製造工程を示すＡ−Ａ断面図であり、図１１（Ｂ）は実施の形態１の半導体チップの製造工程を示すＢ−Ｂ断面図である。
【図１２】図１２（Ａ）は、実施の形態１の半導体チップの製造工程を示すＡ−Ａ断面図であり、図１２（Ｂ）は実施の形態１の半導体チップの製造工程を示すＢ−Ｂ断面図である。
【図１３】図１３（Ａ）は、実施の形態１の半導体チップの製造工程を示すＡ−Ａ断面図であり、図１３（Ｂ）は実施の形態１の半導体チップの製造工程を示すＢ−Ｂ断面図である。
【図１４】図１４（Ａ）は、実施の形態１の半導体チップの製造工程を示すＡ−Ａ断面図であり、図１４（Ｂ）は実施の形態１の半導体チップの製造工程を示すＢ−Ｂ断面図である。
【図１５】図１５は、ＩＧＢＴの動作時における容量成分を説明するための説明図である。
【図１６】図１６（Ａ）は試料Ａの断面図、図１６（Ｂ）は試料Ｂの断面図、図１６（Ｃ）は試料Ｃの断面図、図１６（Ｄ）は試料Ｄの断面図、図１６（Ｅ）は試料Ｅの断面図であり、図１６（Ｆ）〜図１６（Ｈ）は、ゲート電極の長さと、寄生の静電容量との関係とを計算したシミュレーション結果である。
【図１７】図１７は、本発明者の検討内容を説明する説明図である。
【図１８】図１８（Ａ）は、実施の形態２の半導体チップのＡ−Ａ線に沿った断面図であり、図１８（Ｂ）は、実施の形態２の半導体チップのＢ−Ｂ線に沿った断面図である。
【図１９】図１９は、実施の形態２の半導体チップのＣ−Ｃ線に沿った断面図である。
【図２０】図２０は、実施の形態３の半導体チップの全体の平面図である。
【図２１】図２１は、実施の形態３の半導体チップに係る、ゲート電極の長さと、正孔濃度分布との関係とを計算したシミュレーション結果である。
【図２２】図２２は、実施の形態４の半導体チップの全体の平面図である。
【図２３】図２３は、実施の形態４の半導体チップに係るゲート電位の制御方法を示すタイミングチャートである。
【図２４】図２４は、実施の形態４の変形例の半導体チップに係るゲート電位の制御方法を示すタイミングチャートである。
【図２５】図２５は、実施の形態５の半導体チップの要部の平面図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実
施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なも
のではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。ま
た、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及す
る場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、
その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下
の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合お
よび原理的に明らかに必須であると考えられる場合等を除き、必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するため
の全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は
省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の
説明を原則として繰り返さない。
【００１４】
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略
する場合もある。
【００１５】
本願明細書では、半導体の導電型がｐ型であるとは、正孔の濃度が電子の濃度よりも高く、正孔が主要な電荷キャリアであることを意味する。また、ｐ型の半導体は、ホウ素やガリウムなどの不純物が含まれた半導体の領域を意味する。本願明細書において、半導体の導電型がｎ型であるとは、電子の濃度が正孔の濃度よりも高く、電子が主要な電荷キャリアであることを意味する。また、ｎ型の半導体は、例えばリンやヒ素などの不純物が含まれた半導体の領域を意味する。
【００１６】
また、本願明細書では、ＩＧＢＴがオフ状態からオン状態に切り替わるスイッチング動
作を、「ターンオン」と称し、ＩＧＢＴがオン状態からオフ状態に切り替わるスイッチン
グ動作を、「ターンオフ」と称する。
【００１７】
（実施の形態１）
以下、図面を参照しながら実施の形態１の半導体装置について詳細に説明する。本実施の形態１の半導体装置は、ＧＧ型構造を基本構造として開発された、新しい構造のＩＧＢＴを備えた半導体チップを有する。
【００１８】
図１は、本実施の形態に係る半導体チップＣＨＰの全体の平面図である。図１に示すように、半導体チップＣＨＰの大部分はエミッタ電位電極ＥＥで覆われる。また、エミッタ電位電極ＥＥの外周には、エミッタ電位電極ＥＥを囲うようにゲート電位電極ＧＥが形成される。エミッタ電位電極ＥＥの中央部付近にある破線で囲まれた領域はエミッタパッドＥＰであり、ゲート電位電極ＧＥの破線で囲まれた領域はゲートパッドＧＰである。半導体チップＣＨＰの上面は保護膜ＰＩＱ（図１では不図示）によって覆われるが、エミッタパッドＥＰおよびゲートパッドＧＰの上面は保護膜ＰＩＱが除去される。エミッタパッドＥＰおよびゲートパッドＧＰにはワイヤボンディングまたはクリップなどの外部接続端子が接続され、半導体チップＣＨＰは外部接続端子を通して他チップまたは配線基板などと電気的に接続する。
【００１９】
図２は、本実施の形態の半導体装置である半導体チップＣＨＰの要部の平面図である。半導体チップＣＨＰは半導体基板ＳＢを備え、図２で示される平面は、半導体基板ＳＢの上面を示す。
【００２０】
なお、図２は平面図であるが、図面を見易くするため、ゲート電極Ｇ１にハッチングを付している。また、図２では、保護膜ＰＩＱ、エミッタ電位電極ＥＥ、層間絶縁膜ＩＬおよびゲート絶縁膜ＧＦ１の図示を省略している。
【００２１】
本実施の形態の半導体基板ＳＢは、図１に示されるゲート電位電極ＧＥに電気的に接続されたトレンチ構造のゲート電極Ｇ１を複数有する。複数のゲート電極Ｇ１はＹ方向に沿ってそれぞれストライプ状に形成され、ゲート電極Ｇ１が延在する方向(Ｙ方向)と交差するＸ方向で互いに隣接して配置される。図示しないが、ゲート電極Ｇ１は、半導体チップＣＨＰの外周部において図１に示されるゲート電位電極ＧＥと電気的に接続されており、ＩＧＢＴのスイッチング動作時にゲート電位が印加される。
【００２２】
また、半導体基板ＳＢは、ＩＧＢＴの主動作を行うアクティブセル領域ＡＣ、および、アクティブセル領域ＡＣ以外のインアクティブセル領域ＩＡＣを有する。アクティブセル領域ＡＣは、互いに隣り合う２つのゲート電極Ｇ１の間に形成され、エミッタ領域ＮＥおよびコンタクトホールＣＨを有する領域である。インアクティブセル領域ＩＡＣは、アクティブセル領域ＡＣと同様に２つのゲート電極Ｇ１の間に形成された領域であるが、アクティブセル領域ＡＣとは異なる領域であり、エミッタ領域ＮＥ及びコンタクトホールＣＨを有しない領域である。インアクティブセル領域ＩＡＣには、半導体基板ＳＢ内部にフローティング領域ＰＦ（図２では不図示）が形成されている。
【００２３】
半導体基板ＳＢの表面には、ｐ型の不純物領域であるベース領域ＰＢが形成される。ベース領域ＰＢは、例えばホウ素やガリウムなどの不純物が注入された領域であり、不純物濃度は例えば６×１０１６Ａｔｏｍｓ／ｃｍ３程度とすることができる。ベース領域ＰＢは、後述するコンタクトホールＣＨよりも深く、ボディ領域よりも浅い位置に形成される。また、アクティブセル領域ＡＣでは、ベース領域ＰＢの表面に複数のｎ型のエミッタ領域ＮＥが形成される。エミッタ領域ＮＥは、ゲート電極Ｇ１が内部に形成されるトレンチの側面と接するように形成される。更に、エミッタ領域ＮＥは、Ｙ方向において、それぞれ一定の間隔で互いに離間して配置される。言い換えれば、複数のエミッタ領域ＮＥは、ベース領域ＰＢによってＹ方向で互いに分離されるように形成される。
【００２４】
アクティブセル領域ＡＣでは、半導体基板ＳＢの表面にコンタクトホールＣＨが形成される。図示しないが、コンタクトホールＣＨ内部にはエミッタ電位電極ＥＥが埋め込まれ、エミッタ電位電極ＥＥから半導体基板ＳＢへ電子が供給される。
【００２５】
次に、図３から図５を用いて、本実施の形態の半導体チップＣＨＰの断面構造を説明する。図３は、図２の半導体チップＣＨＰのＡ−Ａ線に沿った断面図である。Ａ−Ａ断面は、アクティブ領域ＡＣであり、かつエミッタ領域ＮＥが形成された領域を通る断面である。
【００２６】
半導体基板ＳＢには、後述するエミッタ領域ＮＥよりも低濃度のｎ型の不純物領域であるドリフト領域ＮＤが形成される。ドリフト領域ＮＤは、例えばリンやヒ素などの不純物が注入された領域であり、不純物濃度は例えば１．５×１０１４Ａｔｏｍｓ／ｃｍ３程度とすることができる。半導体基板ＳＢの裏面側には、ドリフト領域ＮＤよりも高い不純物濃度（例えば、６．０×１０１６Ａｔｏｍｓ／ｃｍ３）を有するｎ型のフィールドストップ領域ＮＳ、およびｐ型のコレクタ領域ＰＣが形成される。コレクタ領域ＰＣの不純物濃度は、例えば３．０×１０１７Ａｔｏｍｓ／ｃｍ３程度である。更に、コレクタ領域ＰＣの表面に、金属膜からなるコレクタ電位電極ＣＥが形成される。コレクタ領域ＰＣには、コレクタ電位電極ＣＥを介して、ＩＧＢＴのスイッチング動作時にコレクタ電位が印加される。
【００２７】
ベース領域ＰＢが形成された半導体基板ＳＢの表面には、トレンチＴ１が形成される。トレンチＴ１の内部には、ゲート絶縁膜ＧＦ１を介してゲート電極Ｇ１が埋め込まれる。上述したように、ゲート電極Ｇ１はゲート電位電極ＧＥと接続しており、ゲート電位が印加される。また、ゲート絶縁膜ＧＦ１は、例えば酸化シリコン膜であり、ゲート電極Ｇ１は、例えばｎ型の不純物が導入された多結晶シリコン膜である。
【００２８】
アクティブセル領域ＡＣにおいて、２つのトレンチＴ１の間の半導体基板ＳＢには、ドリフト領域ＮＤよりも高い不純物濃度（例えば、４×１０１５Ａｔｏｍｓ／ｃｍ３程度）を有するｎ型のホールバリア領域ＮＨＢが形成される。ホールバリア領域ＮＨＢは、トレンチＴ１と同じか、トレンチＴ１よりも深い深さまで形成される。ホールバリア領域ＮＨＢと半導体基板ＳＢの表面との間には、ｐ型のベース領域ＰＢが形成される。アクティブセル領域ＡＣのｐ型のベース領域ＰＢには、ホールバリア領域ＮＨＢよりも高い不純物濃度（例えば４×１０１９Ａｔｏｍｓ／ｃｍ３程度）を有するｎ型のエミッタ領域ＮＥが形成される。インアクティブセル領域ＩＡＣの半導体基板ＳＢには、フローティング領域ＰＦが形成される。フローティング領域ＰＦと半導体基板ＳＢの表面との間には、ｐ型のベース領域ＰＢが形成される。
【００２９】
エミッタ領域ＮＥ上およびベース領域ＰＢ上には、ゲート絶縁膜ＧＦ１の一部が形成され、このゲート絶縁膜ＧＦ１の一部とゲート電極Ｇ１との上面には、層間絶縁膜ＩＬが形成される。そして、コンタクトホールＣＨが、層間絶縁膜ＩＬ、ゲート絶縁膜ＧＦおよび半導体基板ＳＢを貫通して形成される。アクティブセル領域ＡＣにおいて、コンタクトホールＣＨは、エミッタ領域ＮＥおよびベース領域ＰＢに接するように形成される。
【００３０】
コンタクトホールＣＨの底部は、ベース領域ＰＢ内に配置されており、ホールバリア領域ＮＨＢまでは達しない。コンタクトホールＣＨの底部には、ベース領域ＰＢよりも高い不純物濃度を有するｐ型のボディ領域ＰＲが形成される。ボディ領域ＰＲは、ベース領域ＰＢおよびホールバリア領域ＮＨＢに跨るように形成されており、アクティブセル領域ＡＣにおいて、エミッタ領域ＮＥとは接しないように形成されている。なお、ボディ領域ＰＲは、コンタクトホールＣＨに埋め込まれるエミッタ電位電極ＥＥとの接触抵抗を低くし、ラッチアップを防止するために設けられている。
【００３１】
層間絶縁膜ＩＬ上には、エミッタ電位電極ＥＥが形成され、コンタクトホールＣＨ内にはエミッタ電位電極ＥＥが埋め込まれている。従って、アクティブセル領域ＡＣにおいて、エミッタ領域ＮＥ、ベース領域ＰＢおよびボディ領域ＰＲに、エミッタ電位が印加される。なお、インアクティブセル領域ＩＡＣのフローティング領域ＰＦには、コンタクトホールは配置されていない。このため、フローティング領域ＰＦには、エミッタ電位およびゲート電位が印加されない。
【００３２】
エミッタ電位電極ＥＥ上には、例えばポリイミドなどの樹脂からなる保護膜ＰＩＱが形成さる。図１で説明したように、保護膜ＰＩＱには、エミッタ電位電極ＥＥの一部、および、ゲート電位電極ＧＥの一部を露出するように、開口部が設けられている。すなわち、図１の破線で示した領域（ゲートパッドＧＰおよびエミッタパッドＥＰ）には、保護膜ＰＩＱが形成されていない。
【００３３】
図４は、図２の半導体チップＣＨＰのＢ−Ｂ線に沿った断面図である。Ｂ−Ｂ断面は、アクティブセル領域ＡＣの中でエミッタ領域ＮＥが形成されていない領域を横断する断面である。図３と比較して、アクティブセル領域ＡＣの半導体基板ＳＢにエミッタ領域ＮＥが形成されていない点と、トレンチＴ１の内部に、トレンチ内絶縁膜ＧＦ２が形成される点が異なる。その他の構成は図３と同様のため、説明を省略する。
【００３４】
トレンチ内絶縁膜ＧＦ２は、トレンチＴ１内部に形成される絶縁膜であり、トレンチＴ１内部を、半導体基板ＳＢの上面Ｓａに近い側と、下面Ｓｂに近い側との２つの領域に分断する。本実施の形態において、トレンチ内絶縁膜ＧＦ２より上面Ｓａ側にあるトレンチ内部の領域をゲート電極Ｇ１、トレンチ内絶縁膜ＧＦ２より下面Ｓｂ側にあるトレンチ内部の領域をボトム電極ＢＥと呼ぶこととする。ボトム電極ＢＥは、ゲート電極Ｇ１と、トレンチＴ１の下面Ｓｂ側の端部との間に形成される。ゲート電極Ｇ１は、半導体チップＣＨＰの外周部において、図１に示されるゲート電位電極ＧＥに接続されるが、ボトム電極ＢＥはゲート電位電極ＧＥに接続されない。そのため、ボトム電極ＢＥにはゲート電位が印加されない。ボトム電極ＢＥは、例えばｎ型の不純物が導入された多結晶シリコン膜などの導電膜で構成される。
【００３５】
図５は、図２の半導体チップＣＨＰのＣ−Ｃ線に沿った断面を斜め上から見た斜視図である。Ｃ−Ｃ断面は、ゲート電極Ｇ１をＹ方向に沿って切った断面である。図５では、保護膜ＰＩＱ、エミッタ電位電極ＥＥ、および層間絶縁膜ＩＬの図示を省略している。トレンチＴ１の内部は、トレンチ内絶縁膜ＧＦ２によってゲート電極Ｇ１とボトム電極ＢＥとに分断される。ボトム電極ＢＥはトレンチ内絶縁膜ＧＦ２とゲート絶縁膜ＧＦ１の一部に囲われている。このように、ボトム電極ＢＥは絶縁膜で周囲を囲われているため、ゲート電位は印加されない。言い換えれば、ボトム電極ＢＥはフローティング電位となる。
【００３６】
また、トレンチＴ１内部にボトム電極ＢＥが形成された領域ＲＢＥの、Ｘ方向における側方には、半導体基板ＳＢ上にエミッタ領域ＮＥが形成されない。一方、トレンチＴ１内部にボトム電極ＢＥが形成されない領域ＲＧ１の、Ｘ方向における側方には、エミッタ領域ＮＥが形成される。言い換えれば、Ｘ方向において、エミッタ領域ＮＥが形成される領域の隣には、第１長さを有するゲート電極Ｇ１が形成される。また、Ｙ方向において複数のエミッタ領域ＮＥに挟まれる領域（つまり、エミッタ領域ＮＥが形成されない領域）の、Ｘ方向における側方には、第１長さよりも短い第２長さを持つゲート電極Ｇ１が形成される。別の見方をすれば、第１長さを有するゲート電極Ｇ１の下面Ｓｂ側の端部とコレクタ領域ＰＣとの間の距離は、第１長さを有するゲート電極Ｇ１の下面Ｓｂ側の端部とコレクタ領域ＰＣとの間の距離よりも短い、と述べることもできる。
【００３７】
なお、本実施の形態において、ゲート電極Ｇ１の「長さ」とは、ゲート電極Ｇ１の上面Ｓａ側の端部から、下面Ｓｂ側の端部までの距離を意味する。より具体的には、半導体基板ＳＢの厚さ方向において、ゲート電極Ｇ１が最も深く形成されている部分のゲート電極Ｇ１の厚さを示す。そして「厚さ」とは、半導体基板ＳＢの上面Ｓａと、ゲート電極Ｇ１の最も深い部分との間との最短距離を示す。また、ゲート電極Ｇ１の「長さ」は、半導体基板ＳＢの厚さ方向における、ゲート電極Ｇ１の「深さ」または「厚さ」と言い換えることもできる。
【００３８】
なお、このとき、ゲート電極Ｇ１の第２長さは、ベース領域ＰＢの深さ方向の長さ以上、トレンチＴ１の長さの半分以下であることが望ましい。理由は後述する効果の説明において説明する。
【００３９】
なお、トレンチＴ１内部にボトム電極ＢＥが形成されない領域ＲＧ１の、Ｙ方向における長さは、エミッタ領域のＹ方向における長さと同じかそれ以上であることが望ましい。
【００４０】
また、本実施の形態の説明において、領域ＲＧ１及び領域ＲＢＥの代表的な例をそれぞれ１つ説明したが、実際は、領域ＲＧ１及び領域ＲＢＥは複数存在し、ゲート電極Ｇ１が延在するＹ方向に沿って交互に配置される。
【００４１】
（半導体装置の製造方法）
次に、図６（Ａ）、図６（Ｂ）〜図１４（Ａ）、図１４（Ｂ）を用いて、本実施の形態に係る半導体装置の製造方法を説明する。
【００４２】
図６（Ａ）、図６（Ｂ）〜図１４（Ａ）、図１４（Ｂ）は、本実施の形態の半導体チップＣＨＰの製造工程を示す断面図である。図６（Ａ）、図７（Ａ）〜図１３（Ａ）、図１４（Ａ）は、図２のＡ−Ａ断面を、図６（Ｂ）、図７（Ｂ）〜図１３（Ｂ）、図１４（Ｂ）は図２のＢ−Ｂ断面を示している。
【００４３】
まず、図６（Ａ）、図６（Ｂ）に示すように、例えばリン等のｎ型不純物が導入されたシリコン単結晶からなる半導体基板ＳＢを用意する。半導体基板ＳＢは、第１主面としての上面Ｓａと、上面Ｓａとは反対側の第２主面としての下面Ｓｂと、を有する。そして、半導体基板ＳＢにトレンチＴ１、ゲート絶縁膜ＧＦ１、ホールバリア領域ＮＨＢ、フローティング領域ＰＦを形成する。
【００４４】
次に、図７（Ａ）、図７（Ｂ）に示すように、半導体基板ＳＢの上面Ｓａ上並びにトレンチＴ１の内部に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により、リンがドープされた多結晶シリコン（Ｄｏｐｅｄ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）膜からなる導電性膜ＣＦ１を成膜する。導電性膜ＣＦ１の厚さは、例えば０．５μｍ〜１．５μｍ程度である。そして、例えばドライエッチング法により、トレンチＴ１の外部に形成されていた導電性膜ＣＦ１を除去する。このドライエッチング方のエッチングのガスとして、例えばＳＦ６ガス等を、好適なものとして例示することができる。
【００４５】
次に、図８（Ｂ）に示すように、Ｂ−Ｂ断面の領域にレジストパターンＲＰを形成する。このとき、図８（Ａ）に示すように、Ａ−Ａ断面の領域にはレジストパターンＲＰを形成しない。そして、ドライエッチング法により、Ａ−Ａ断面のトレンチＴ１内部にある導電性膜ＣＦ１を除去する。
【００４６】
次に、図９（Ｂ）に示すように、Ｂ−Ｂ断面の領域に残されたレジストパターンＲＰを除去し、図９（Ａ）に示すように、Ａ−Ａ断面の領域に新たにレジストパターンＲＰを形成する。そして、ドライエッチング法により、図９（Ｂ）に示すように、Ｂ−Ｂ断面の領域のトレンチＴ１内部にある導電性膜ＣＦ１の一部を除去する。このとき、トレンチＴ１内部に存在する導電性膜ＣＦ１の全てを除去するのではなく、トレンチＴ１内部に導電性膜ＣＦ１が一部残るようにする。この一部残った導電性膜ＣＦ１は、図４及び図５におけるボトム電極ＢＥに相当する。
【００４７】
次に、図１０（Ａ）に示すように、Ａ−Ａ断面の領域に存在するレジストパターンＲＰを除去する。その後、ドライエッチング法を用いてゲート絶縁膜ＧＦ１の一部を除去する。このとき、図１０（Ｂ）に示すように、Ｂ−Ｂ断面の領域において、図９の工程の中で一部残された導電性膜ＣＦ１とトレンチＴ１の内壁との間に存在するゲート絶縁膜ＧＦ１は、除去されずに残る。このドライエッチング法のエッチングのガスとして、例えばＳＦ６ガス等を、好適なものとして例示することができる。
【００４８】
次に、図１１（Ａ）、図１１（Ｂ）に示すように、例えば熱酸化法等により、半導体基板ＳＢの上面Ｓａ上並びにトレンチＴ１各々の内壁に、例えば酸化シリコン膜からなるゲート絶縁膜ＧＦ１を再度形成する。このとき、導電性膜ＣＦ１の上面に、トレンチ内絶縁膜ＧＦ２も同時に形成される。
【００４９】
次に、図１２（Ａ）、図１２（Ｂ）に示すように、半導体基板ＳＢの上面Ｓａ上並びにトレンチＴ１の内部に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により、リンがドープされた多結晶シリコン（Ｄｏｐｅｄ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）膜からなる導電性膜ＣＦ２を成膜する。そして、例えばドライエッチング法により、半導体基板ＳＢの上面Ｓａの上部にある導電性膜ＣＦ２を除去する。トレンチＴ１の内部に残った導電性膜ＣＦ２は、最終的にゲート電極Ｇ１として使用される。
【００５０】
次に、図１３（Ａ），図１３（Ｂ）に示すように、フォトリソグラフィ法およびイオン注入法を用いることで、フローティング領域ＰＦおよびホールバリア領域ＮＨＢの各々の表面に、ｐ型のベース領域ＰＢを形成する。ベース領域ＰＢは、フローティング領域ＰＦよりも高い不純物濃度を有する不純物領域である。次に、フォトリソグラフィ法およびイオン注入法を用いることで、図１３（Ａ）に示すように、Ａ−Ａ断面の領域のアクティブセル領域ＡＣのベース領域ＰＢの表面に、ｎ型のエミッタ領域ＮＥを形成する。エミッタ領域ＮＥは、ホールバリア領域ＮＨＢよりも高い不純物濃度を有する不純物領域である。この時、インアクティブセル領域ＩＡＣのベース領域ＰＢには、エミッタ領域ＮＥを形成しない。
【００５１】
次に、図１４（Ａ）、図１４（Ｂ）に示すように、トレンチＴ１に形成されているゲート絶縁膜ＧＦ１上に、例えばＣＶＤ法を用いることで、例えば酸化シリコン膜からなる層間絶縁膜ＩＬを形成する。次に、フォトリソグラフィ法およびドライエッチングを用いることで、層間絶縁膜ＩＬおよびゲート絶縁膜ＧＦ１に、コンタクトホールＣＨを形成する。コンタクトホールＣＨの底部は、半導体基板ＳＢの一部を貫通し、ベース領域ＰＢに達するように形成される。すなわち、コンタクトホールＣＨは、アクティブセル領域ＡＣのエミッタ領域ＮＥおよびベース領域ＰＢに接するように形成される。
【００５２】
次に、イオン注入法を用いることで、コンタクトホールＣＨの底部に、ｐ型のボディ領域ＰＲを形成する。ボディ領域ＰＲは、ベース領域ＰＢよりも高い不純物濃度を有する不純物領域であり、ベース領域ＰＢおよびホールバリア領域ＮＨＢに跨るように形成される。また、アクティブセル領域ＡＣのボディ領域ＰＲは、ｎ型のエミッタ領域ＮＥに接しないように形成される。その後、各不純物領域を活性化させるための熱処理が行われる。
【００５３】
次に、コンタクトホールＣＨを埋め込むように、層間絶縁膜ＩＬ上に、例えばスパッタリング法を用いることで、例えばアルミニウム膜が形成される。その後、フォトリソグラフィ法およびドライエッチングを用いて、このアルミニウム膜をパターニングすることで、エミッタ電位電極ＥＥが形成される。また、図１に示されるゲート電位電極ＧＥも、上記のアルミニウム膜をパターニングすることで形成される。
【００５４】
また、上記アルミニウム膜の形成前に、例えば窒化チタン膜からなるバリアメタル膜を
形成し、このバリアメタル膜上に、上記アルミニウム膜を形成してもよい。すなわち、エ
ミッタ電位電極ＥＥおよびゲート電位電極ＧＥを、バリアメタル膜とアルミニウム膜との
積層膜としてもよい。なお、本実施の形態では、バリアメタル膜の図示を省略している。
【００５５】
次に、エミッタ電位電極ＥＥおよびゲート電位電極ＧＥを覆うように、例えば塗布法を
用いることで、例えばポリイミドなどの樹脂からなる保護膜ＰＩＱを形成する。その後、
フォトリソグラフィ法およびドライエッチングを用いて、保護膜ＰＩＱの一部に開口部を
形成することで、開口部からエミッタ電位電極ＥＥの一部およびゲート電位電極ＧＥの一
部が露出する。この露出した領域が、図１に示されるエミッタパッドＥＰおよびゲートパッドＧＰとなる。
【００５６】
次に、半導体基板ＳＢの下面Ｓｂに対して研磨処理を実施し、半導体基板ＳＢの厚さを薄くする。次に、半導体基板ＳＢの下面Ｓｂ側からイオン注入を行う。このイオン注入は、フォトリソグラフィ法およびドライエッチングを用いることで行われ、これにより、ｎ型のフィールドストップ領域ＮＳおよびｐ型のコレクタ領域ＰＣが形成される。フィールドストップ領域ＮＳは、ドリフト領域ＮＤよりも高い不純物濃度を有する不純物領域である。
【００５７】
次に、半導体基板ＳＢの下面Ｓｂ側で露出しているコレクタ領域ＰＣの表面に、例えばスパッタリング法またはＣＶＤ法を用いることで、例えば窒化チタン膜などの金属膜からなるコレクタ電位電極ＣＥを形成する。
【００５８】
以上により、実施の形態１に係る半導体装置が製造される。
【００５９】
（検討例の説明）
次に、図１５から図１７を用いて、本発明者が検討した検討例及び本実施の形態の効果を説明する。図１５は、フローティング領域を有したＧＧ型構造ＩＧＢＴの動作時における容量成分を説明するための説明図である。なお、図１５は断面図であるが、説明の明確化のため、ハッチングを省略している。
【００６０】
図１５に示すように、ＩＧＢＴは、コレクタ電位電極ＣＥと、エミッタ電位電極ＥＥと、ゲート電位電極ＧＥと、容量Ｃ１，Ｃ２，Ｃ３，Ｃ４を用いた等価回路により表すことができる。
【００６１】
容量Ｃ１は、ゲート電極とコレクタ領域との間に生じる容量であり、その容量値をＣｇｃとする。容量Ｃ２は、ゲート電極とエミッタ領域との間に生じる容量であり、その容量値をＣｇｅとする。以下同様に、容量Ｃ３は、ゲート電位電極ＧＥとフローティング領域ＰＦとの間に生じる容量であり、その容量値をＣｇｆｐとする。容量Ｃ４は、コレクタ電位電極ＣＥとフローティング領域ＰＦとの間に生じる容量であり、その容量値をＣｆｐｃとする。
【００６２】
ここで、ＩＧＢＴに生じる静電容量のうち、帰還容量は特にスイッチング損失に大きく関わることから、削減することが求められている。帰還容量の容量値をとＣｒｅｓとすると、Ｃｒｅｓは以下の式〔１〕を用いて表される。
【００６３】
Ｃｒｅｓ＝（Ｃｆｐｃ＊Ｃｇｆｐ）／（Ｃｆｐｃ＋Ｃｇｆｐ）＋Ｃｇｃ      〔１〕
【００６４】
ここで本発明者は、ゲート電極の長さを短くすることで、Ｃｒｅｓを削減する方法を検討した。ゲート電極の長さを短くすると、ゲート電極と半導体基板とが面する面積が減るため、Ｃｆｐｃ及びＣｇｃが減少する。Ｃｆｐｃ及びＣｇｃが減少すると、〔１〕式により、Ｃｒｅｓが削減される。
【００６５】
しかし、ゲート電極の長さをベース領域の深さよりも短くした場合、ＩＧＢＴのチャネルが形成されないという問題が生じる。またゲート電極を短かくすることでフローティング領域ＰＦが形成できる領域が減少し、ＩＥ効果が減少するという問題が生じる。
【００６６】
図１６（Ａ）は試料Ａの断面図、図１６（Ｂ）は試料Ｂの断面図、図１６（Ｃ）は試料Ｃの断面図、図１６（Ｄ）は試料Ｄの断面図、図１６（Ｅ）は試料Ｅの断面図である。図１６（Ｆ）は、ゲート電極の長さと、入力容量の容量値（Ｃｉｅｓ）との関係、図１６（Ｇ）はゲート電極の長さと帰還容量の容量値（Ｃｒｅｓ）との関係、図１６（Ｈ）はゲート電極の長さと出力容量の容量値（Ｃｏｅｓ）との関係をそれぞれ計算したシミュレーション結果である。いずれの図においても、横軸はゲート電極の長さを表し、縦軸は容量値を示している。試料は、ゲート電極の長さが短い方から順に試料Ａ、試料Ｂ、試料Ｃ、試料Ｄ、試料Ｅが用意されている。なお、本シミュレーションはエミッタ−コレクタ間電圧が０Ｖの時の各容量値を計測している。図１６（Ｇ）によれば、ゲート電極の長さが長いほど、Ｃｒｅｓが増大していることが判る。
【００６７】
図１７は、上記問題を解決するために本発明者が行った検討内容を説明する説明図である。図１７では、例えば車両のライトなどの負荷が何らかの理由によって短絡した際に、負荷を駆動しているＩＧＢＴの素子が破壊されないよう複数のエミッタ領域を互いに離間して設けている。負荷が短絡した場合、ＩＧＢＴをターンオフした時に、電流変化に伴って逆起電圧（オフサージ電圧）が発生することがある。そして、このオフサージ電圧が定格電圧以上になることで素子破壊が起こる。そこで、図１７のようにエミッタ領域を離間して設け、エミッタ領域の面積を削減している。面積を削減することでエミッタ−コレクタ領域に流れる電流量を制限し、ＩＧＢＴの破壊を防ぐことができる。
【００６８】
この構成により、エミッタ領域ＮＥが形成されている領域ＲＧ１は、エミッタ領域を通してエミッタ―コレクタ間に十分な電流が流れる。しかし、エミッタ領域ＮＥから離れた領域ＲＢＥにおいては、エミッタ電位電極ＥＥからの電子供給量が少ないためにエミッターコレクタ間に、負荷を駆動するための十分な電流が流れない。言い換えれば、アクティブセル領域ＡＣにおいて、領域ＲＧ１はＩＧＢＴとしてメインで機能する領域であり、領域ＲＢＥは、アクティブセル領域ＡＣの中でもＩＧＢＴとしての機能する能力が小さい領域である。つまり、アクティブセル領域ＡＣの中でエミッタ領域ＮＥと接する領域ＲＧ１は、ＩＧＢＴのスイッチング動作を行う主駆動部分であり、アクティブセル領域ＡＣの中でエミッタ領域ＮＥを含まない領域ＲＢＥは、ＩＧＢＴの副駆動部分である。エミッターコレクタ間に流れる電流量に大きな影響を及ぼさない領域ＲＢＥのゲート電極Ｇ１の長さを、エミッターコレクタ間に流れる電流量の多くを制御する領域ＲＧ１のゲート電極Ｇ１の長さよりも短くすることで、エミッターコレクタ間に流れる電流量に大きな影響を与えずにＣｒｅｓを削減することができる。
【００６９】
なお、Ｙ方向における、領域ＲＧ１の長さは最低でもエミッタ領域ＮＥの長さと同一か、エミッタ領域ＮＥの長さよりも長いことが望ましい。
【００７０】
また、領域ＲＢＥにおけるゲート電極Ｇ１の長さは、トレンチの長さの半分以下であることが望ましい。図１６（Ｇ）、図１６（Ｈ）に示すように、Ｃｒｅｓ及びＣｏｅｓはゲート電極Ｇ１の長さに比例して増大しているが、図１６（Ｆ）に示すように、Ｃｉｅｓは試料Ｄ（すなわち、ゲート電極Ｇ１の長さがトレンチＴ１の長さの３分の１程度の長さの時）で最も高いことが判る。そのため、図１６（Ｆ）、図１６（Ｇ）、図１６（Ｈ）によれば、Ｃｒｅｓ、Ｃｏｅｓ、Ｃｉｅｓすべての削減効果を得るためには、ゲート電極Ｇ１の長さは試料Ｃ以下、すなわちゲート電極Ｇ１の長さがトレンチＴ１の長さの半分程度以下であることが望ましい。
【００７１】
また、領域ＲＢＥにおいて、ゲート電極Ｇ１の長さは、チャネル形成領域、つまりベース領域ＰＢの深さよりも短い長さにすることが可能である。短くした場合、領域ＲＢＥにチャネルが形成されないためコレクターエミッタ間に流れる電流はなくなるものの、静電容量をより削減することができる。しかし、ゲート電極Ｇ１の長さを短くすると、ゲート電極Ｇ１の延在方向に沿ったゲート電極Ｇ１の断面積が減少するため、ゲート抵抗が上昇する問題が生じる。そのため、ゲート電極Ｇ１の長さはベース領域ＰＢの深さ程度より長いことが望ましい。
【００７２】
また、本実施の形態のように、トレンチＴ１の長さは領域ＲＢＥと領域ＲＧ１で変更せず、ゲート電極Ｇ１の長さのみ変更することが望ましい。トレンチＴ１の長さを領域ＲＢＥと領域ＲＧ１で変更した場合、ゲート容量を削減できるが、フローティング領域ＰＦを形成する領域が減少するため、ＩＥ効果が減少する。
【００７３】
なお、領域ＲＧ１と領域ＲＢＥとの境界線を破線によって説明したが、ＩＧＢＴの駆動能力は破線を境に切り替わるわけではなく、エミッタ領域ＮＥに近い領域ほど駆動能力が高く、エミッタ領域ＮＥから遠いほど駆動能力は低くなる。
【００７４】
また、本実施の形態ではＧＧ型構造IＧＢＴを例に説明したが、本実施の形態の適用はＧＧ型構造IＧＢＴに限定されるものではなく、たとえばＧＧ型構造IＧＢＴやＥＧＥ型構造IＧＢＴなど、トレンチ構造のゲート電極を備える構造であれば本実施の形態を適用可能である。
【００７５】
（実施の形態２）
実施の形態２にかかる半導体チップＣＨＰを、図１８（Ａ）、図１８（Ｂ）及び図１９を用いて説明する。半導体チップＣＨＰの上面図は図２と同様であるため説明を省略する。図１８（Ａ）は実施の形態２の半導体装置に係るＡ−Ａ断面、図１８（Ｂ）はＢ−Ｂ断面を示したものである。実施の形態１と比較して、エミッタ領域ＮＥが形成されていないＢ−Ｂ断面だけでなく、エミッタ領域ＮＥが形成されるＡ−Ａ断面にもトレンチＴ１内部に導電性膜ＣＦ１（ボトム電極ＢＥ）及びトレンチ内絶縁膜ＧＦ２が形成されている点が異なる。図１８（Ａ）に示すように、Ａ−Ａ断面において、ゲート電極Ｇ１とトレンチＴ１の下面Ｓｂ側の端部との間には、ボトム電極ＢＥが形成されている。図１９は、実施の形態２に係る半導体装置のＣ−Ｃ断面図である。Ａ−Ａ断面にも導電性膜ＣＦ１（ボトム電極ＢＥ）及びトレンチ内絶縁膜ＧＦ２が形成されたことで、ボトム電極ＢＥはトレンチＴ１のどの領域においても存在している。
【００７６】
本実施の形態の半導体チップＣＨＰの製造工程は、図８（Ａ）の工程を除き、実施の形態１と同様である。実施の形態１では、図８（Ａ）の工程において、ドライエッチング法によってＡ−Ａ断面のトレンチＴ１内部にある導電性膜ＣＦ１を全て除去した。本実施の形態では、導電性膜ＣＦ１を全て除去せず、図９（Ｂ）の工程のように、トレンチＴ１内部にある導電性膜ＣＦ１の一部を除去する。このとき、残った導電性膜ＣＦ１がボトム電極ＢＥとなる。その後、図１０（Ｂ）、図１１（Ｂ）の工程のように、ゲート絶縁膜ＧＦ１及びトレンチ内絶縁膜ＧＦ２を形成し、図１２（Ｂ）の工程のように、導電性膜ＣＦ２（ゲート電極Ｇ１）を形成する。その他の製造工程は実施の形態１と同様であるため、説明を省略する。
【００７７】
（実施の形態２の効果）
トレンチ構造を有するゲート電極では、トレンチ端部に電界が集中するため、耐圧を確保することが難しいというという問題があった。本実施の形態では、トレンチＴ１内の全ての領域においてボトム電極ＢＥを形成することで、ゲート電極Ｇ１にかかる電圧を緩和して耐圧を確保することができる。
【００７８】
（実施の形態３）
実施の形態３にかかる半導体チップＣＨＰを、図２０及び図２１を用いて説明する。本実施の形態は、実施の形態２と比較して、ボトム電極ＢＥにエミッタ電位が印加されている点が異なる。
【００７９】
図２０は、本実施の形態の半導体チップＣＨＰ３の全体の平面図である。Ａ−Ａ断面図、Ｂ−Ｂ断面図、及びＣ−Ｃ断面図の構成は、ボトム電極ＢＥにエミッタ電位が印加されている点を除き実施の形態２と同様であるため説明を省略する。図２０に示すように、半導体チップＣＨＰ３の中央部分はエミッタ電位電極ＥＥ３で覆われる。また、エミッタ電位電極ＥＥ３の外周には、エミッタ電位電極ＥＥ３を挟むようにゲート電位電極ＧＥ３が形成される。更に、ゲート電位電極ＧＥ３の外周には、エミッタ電位電極ＥＥ３がゲート電位電極ＧＥ３を挟むように形成される。半導体チップＣＨＰの中央部分に形成されたエミッタ電位電極ＥＥ３とゲート電位電極ＧＥ３を挟むように形成されたエミッタ電位電極ＥＥ３は、半導体チップＣＨＰ外周部において接続されている。ゲート電位電極ＧＥ３は、半導体基板ＳＢ内部においてゲート電極Ｇ１と接続され、エミッタ電位電極ＥＥ３は、半導体基板ＳＢ内部においてボトム電極ＢＥと接続される。
【００８０】
エミッタ電位電極ＥＥ３の中央部付近にある破線で囲まれた領域はエミッタパッドＥＰ３であり、ゲート電位電極ＧＥ３の破線で囲まれた領域はゲートパッドＧＰ３である。半導体チップＣＨＰ３の上面は保護膜ＰＩＱ（図２０では不図示）によって覆われるが、エミッタパッドＥＰ３およびゲートパッドＧＰ３の上面は保護膜ＰＩＱが除去される。エミッタパッドＥＰ３およびゲートパッドＧＰ３にはワイヤボンディングまたはクリップなどの外部接続端子が接続され、半導体チップＣＨＰ３は外部接続端子を通して他チップまたは配線基板などと電気的に接続する。
【００８１】
図２１は、ゲート電極Ｇ１の長さを変更した時の、正孔濃度分布を計算したシミュレーション結果である。ゲート電極Ｇ１の長さが短い方から順に試料Ａ、試料Ｂ、試料Ｃとし、各試料における正孔濃度分布を表している。正孔濃度はハッチのピッチ幅によって表現されており、ピッチ幅が狭いほど正孔濃度が高く、ピッチ幅が広いほど正孔濃度が低い。図２１に示すように、ゲート電極Ｇ１の長さが短いほど、半導体基板中に含まれる正孔濃度分布が低くなっていることが判る。これは、フローティング領域ＰＦをソース、ホールバリア領域ＮＨＢまたはドリフト領域ＮＤをチャネル形成領域、ボディ領域ＰＲをドレインとして構成される寄生のＰ型トランジスタ（以下、寄生ＰＭＯＳと呼ぶ）によって、正孔がエミッタ領域ＮＥに排出されるためである。エミッタ電位が印加されるボトム電極ＢＥがこの寄生ＰＭＯＳのゲートとして働くため、ボトム電極ＢＥの長さが長い、つまりゲート電極Ｇ１の長さが短い試料の方が、正孔濃度分布が低くなっていることが判る。
【００８２】
（実施の形態３の効果）
ターンオフ時、フローティング領域ＰＦの正孔濃度分布を低くすることができるため、フローティング領域ＰＦの電位変動が抑えられ、スイッチング速度を速めることができる。また、正孔が素早く排出されるため、ターンオフ時のテイル電流を低減することができる。
【００８３】
（実施の形態４）
実施の形態４にかかる半導体チップＣＨＰ４を、図２２から図２４を用いて説明する。本実施の形態は、実施の形態２と比較して、ボトム電極ＢＥに第２のゲート電位が印加されている点が異なる。
【００８４】
図２２は、本実施の形態の半導体チップＣＨＰ４の全体の平面図である。Ａ−Ａ断面図、Ｂ−Ｂ断面図、及びＣ−Ｃ断面図の構成は、ボトム電極ＢＥに第２のゲート電位が印加されている点を除き実施の形態２と同様であるため説明を省略する。
図２２に示すように、半導体チップＣＨＰ４の中央部分はエミッタ電位電極ＥＥ４で覆われる。また、エミッタ電位電極ＥＥ４の外周には、エミッタ電位電極ＥＥ４を挟むようにゲート電位電極ＧＥ４が形成され、更にゲート電位電極ＧＥ４を挟むように第２のゲート電位電極ＧＥ５が形成される。なお、説明の分かりやすさのため、本実施例の説明においてのみ、ゲート電位電極ＧＥ４に印加される電位を第１ゲート電位、ゲート電位電極ＧＥ５に印加される電位を第２ゲート電位と称する。ゲート電位電極ＧＥ４は、半導体基板ＳＢ内部においてゲート電極Ｇ１と接続され、ゲート電位電極ＧＥ５は、半導体基板ＳＢ内部においてボトム電極ＢＥと接続される。従って、ゲート電極Ｇ１には第１ゲート電位が印加され、ボトム電極ＢＥには第２ゲート電位が印加される。第１ゲート電位と第２ゲート電位はそれぞれ独立して制御される。
【００８５】
図２３は、第１ゲート電位及び第２ゲート電位が印加されるタイミングチャートを示す。図２３上段は、第１ゲート電位の時間変動を示し、図２３下段は、第２ゲート電位の時間変動を示す。
【００８６】
時刻ＴＭ０〜ＴＭ１の間、第１ゲート電位及び第２ゲート電位はいずれもローレベル電圧が印加される。つまり、ＩＧＢＴはオフ状態となる。次に、時刻ＴＭ１〜ＴＭ２の間、第１ゲート電位及び第２ゲート出にはいずれもハイレベル電圧が印加され、ＩＧＢＴはオンの状態となる。この期間、フローティング領域ＰＦに正孔が蓄えられ、ＩＧＢＴのオン抵抗が低減される。次に、時刻ＴＭ２〜ＴＭ３の間、第１ゲート電位には時刻ＴＭ２に引き続いてハイレベル電圧が印加されるが、第２ゲート電位にはローレベル電圧が印加される。言い換えれば、第１ゲート電位が印加されるゲート電極Ｇ１はＩＧＢＴがオン状態となるような電位が印加され続け、第２ゲート電位が印加されるボトム電極ＢＥはＩＧＢＴがオフ状態となる電位へ切り替えられる。このとき、ゲート電極Ｇ１のあるトレンチＴ１上部はＩＧＢＴがオンの状態であり、ボトム電極ＢＥのあるトレンチＴ１下部はＩＧＢＴがオフの状態となっている。トレンチＴ１下部のＩＧＢＴがオフの状態となることで、トレンチ下Ｔ１下部には寄生ＰＭＯＳのチャネルが形成された状態となる。寄生ＰＭＯＳが動作することで、フローティング領域ＰＦの正孔分布濃度を低くすることができる。
【００８７】
次に、時刻ＴＭ３において、第１ゲート電位はハイレベル電圧からローレベル電圧へと印加される。すなわち、ＩＧＢＴは完全にオフの状態となる。時刻ＴＭ２〜ＴＭ３の期間で既に寄生ＰＭＯＳによってフローティング領域ＰＦの正孔分布濃度は低くなっているため、フローティング領域ＰＦおよびドリフト領域ＮＤに蓄積されていた正孔が素早く排出される。時刻ＴＭ３において第１ゲート電位がローレベル電圧になった後は、第１ゲート電位及び第２ゲート電位の何れもローレベル電圧で維持される。時刻ＴＭ３以後正孔は排出され続けるため、テイル電流を減らすことができる。
【００８８】
（実施の形態４の効果）
ターンオフする際に、第２ゲート電位を第１ゲート電位よりも早いタイミングで立ち下げることで、正孔排出効果を高めることができる。これにより、ＩＧＢＴがオンしている期間でＩＧＢＴのオン抵抗を低く保ちつつ、ターンオフ時にテイル電流を減らすことができる。
【００８９】
（実施の形態４の変形例）
図２４は、実施の形態４の変形例の説明図であり、第１ゲート電位及び第２ゲート電位が印加されるタイミングチャートを示す。実施の形態４では、第１ゲート電位と第２ゲート電位を別々に制御するために、ゲート電位電極ＧＥ４、第２ゲート電位電極ＧＥ５を用意したが、本変形例では、ゲート電位電極ＧＥ４のみで実施の形態４と同様の効果を実現する。
【００９０】
第１ゲート電位と第２ゲート電位はいずれもゲート電位電極ＧＥ４から印加される電圧で制御する。しかし、本変形例では、ゲート電極Ｇ１とボトム電極ＢＥとでそれぞれ異なるゲート抵抗値を持たせている。異なるゲート抵抗をもたせた場合、電圧がローレベルからハイレベルまで(または、ハイレベルからローレベルまで)切り替わる時間に差が生じるため、その差を利用して、実施の形態４と同様の効果を実現する。異なるゲート抵抗値を持たせる方法としては、半導体装置の外部に抵抗を接続するか、もしくは半導体装置の内部に抵抗を付加する。半導体装置の内部に抵抗を付加する方法としては、ボトム電極ＢＥを構成する導電性膜ＣＦ１のリン濃度を、ゲート電極Ｇ１を構成する導電性膜ＣＦ２のリン濃度よりも濃くする。もしくは、半導体チップＣＨＰ内部にポリシリコン等から成る抵抗を形成して、ゲート電極Ｇ１よりもボトム電極ＢＥの抵抗が小さくなるようにする。
【００９１】
次に、図２４を用いて、実施の形態４の動作を説明する。本変形例は、実施の形態４と比較して、第１ゲート電位と第２ゲート電位の立ち上がり、及び立ち下がりのタイミングと速度が異なる。
【００９２】
時刻ＴＭ０〜ＴＭ１の間、第１ゲート電位及び第２ゲート電位はいずれもローレベル電圧が印加される。つまり、ＩＧＢＴはオフ状態となる。次に、時刻ＴＭ１において第１ゲート電位及び第２ゲート電位にはいずれもハイレベル電圧が印加されるものの、抵抗値の違いにより第１ゲート電位の方か第２ゲート電位よりも遅く立ちあがる。第１ゲート電位及び第２ゲート電位いずれも完全に立ち上がる時刻ＴＭ３以後は、いずれもハイレベル電圧が印加され、ＩＧＢＴはオンの状態となる。
【００９３】
次に、時刻ＴＭ４において、第１ゲート電位及び第２ゲート電位にはいずれもローレベル電圧が印加されるものの、抵抗値の違いにより第１ゲート電位の方か第２ゲート電位よりも遅く立ち下がる。そのため、第２ゲート電位の方が、第１ゲート電位よりも早くローレベル電圧に切り替わった状態となる。第２ゲート電位が完全に立ち下がった時刻ＴＭ５から第１ゲート電位が完全に立ち下がる時刻ＴＭ６の間は、図２３の時刻ＴＭ２〜ＴＭ３の期間と同様、トレンチＴ１下部のＩＧＢＴがオフした状態となり、寄生ＰＭＯＳのチャネルが半分形成された状態となる。以後の動作及び効果は実施の形態４と同様であるため説明を省略する。
【００９４】
（実施の形態４の変形例の効果）
第１ゲート電位と第２ゲート電位の２つの電位の制御を、ゲート電位電極ＧＥ４の１つのみで実現することができる。そのため、実施の形態４のように２つのゲート電位を用意する必要がなくなる。
【００９５】
（実施の形態５）
図２５は、実施の形態５にかかる半導体チップの要部の平面図である。本実施の形態では、実施の形態１と比較して、半導体チップＣＨＰの主面を平面で見たときの、エミッタ領域ＮＥの形成されるレイアウトが異なる。
【００９６】
図２５では、ＧＧ構造型ＩＧＢＴを例に説明を行う。半導体チップには、複数のゲート電極Ｇ１１、Ｇ１２が形成される。複数のゲート電極Ｇ１１、Ｇ１２の側方には、エミッタ領域ＮＥ１１、ＮＥ１２がそれぞれ複数配置される。ゲート電極Ｇ１と同様に、エミッタ領域ＮＥ１１（ＮＥ１２）の側方に位置するゲート電極Ｇ１１（Ｇ１２）の深さは、エミッタ領域ＮＥ１１（ＮＥ１２）間の領域の側方に位置するゲート電極Ｇ１１（Ｇ１２）の深さよりも深い。そして、このとき、複数のエミッタ領域ＮＥ１２のそれぞれは、互いに隣り合う２つのエミッタ領域ＮＥ１１に挟まれた領域の、ゲート電極Ｇ１１（Ｇ１２）が延在する方向と直交する方向（つまり、Ｘ方向）上に形成される。言い換えると、エミッタ領域ＮＥ１１とエミッタ領域１２は、Ｘ方向において、互いに重ならないように配置される。また、エミッタ領域１２は、Ｙ方向において隣り合う二つのエミッタ領域の間に位置する領域を通過し、かつ、Ｘ方向に沿って延在する仮想線ＶＬ上に位置すると言い換えることもできる。このように配置することにより、アクティブセル領域ＡＣにおいてエミッタ領域ＮＥが形成されている領域ＲＧ１に隣接するフローティング領域ＰＦに溜まった正孔を、寄生ＰＭＯＳを利用して効率的に排出することができる。これは、トレンチＴ１内部にボトム電極ＢＥが形成された領域ＲＢＥの方が領域ＲＧ１よりも正孔排出効果が高いためである。
【００９７】
なお、本実施の形態は実施の形態１から実施の形態４までの半導体チップＣＨＰの平面構成に適用可能である。
【００９８】
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本
発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更
可能である。
【符号の説明】
【００９９】
ＣＨＰ、ＣＨＰ２、ＣＨＰ３、ＣＨＰ４  半導体チップ    
ＥＥ、ＥＥ３、ＥＥ４    エミッタ電位電極
ＧＥ、ＧＥ３、ＧＥ４    ゲート電位電極  
ＥＰ、ＥＰ３、ＥＰ４    エミッタパッド  
ＧＰ、ＧＰ３、ＧＰ４    ゲートパッド
ＧＥ５                  第２ゲート電位電極    
ＮＥ、ＮＥ１１、ＮＥ１２    エミッタ領域    
Ｇ１、Ｇ１１、Ｇ１２    ゲート電極      
ＣＨ    コンタクトホール  
ＩＡＣ  インアクティブセル領域  
ＡＣ    アクティブセル領域      
ＰＢ    ベース領域            
ＳＢ    半導体基板  
Ｓａ    半導体基板の上面
Ｓｂ    半導体基板の下面
ＮＤ    ドリフト領域  
ＮＳ    フィールドストップ領域  
ＰＣ    コレクタ領域        
ＣＥ    コレクタ電位電極    
ＧＦ１  ゲート絶縁膜        
ＮＨＢ  ホールバリア領域  
ＩＬ    層間絶縁膜        
ＰＩＱ  保護膜            
ＰＦ    フローティング領域  
ＰＲ    ボディ領域          
Ｔ１    トレンチ
ＧＦ２  トレンチ内絶縁膜  
ＢＥ    ボトム電極
ＣＦ１、ＣＦ２  導電性膜      
ＶＬ    仮想線
ＲＰ    レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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