(57)【要約】【課題】導通時の電流値が大きいトランジスタを提供する。【解決手段】過剰酸素を含む第１の絶縁体と、第１の絶縁体上の第１の酸化物半導体と、第１の酸化物半導体上の第２の酸化物半導体と、第２の酸化物半導体上に間隔を開けて配置された第１の導電体および第２の導電体と、第１の酸化物半導体の側面、第２の酸化物半導体の上面および側面、第１の導電体の上面、ならびに第２の導電体の上面と接する第３の酸化物半導体と、第３の酸化物半導体上の第２の絶縁体と、第２の絶縁体および第３の酸化物半導体を介して、第２の酸化物半導体の上面および側面と面する第３の導電体と、を有し、第１の酸化物半導体は第３の酸化物半導体よりも酸素透過性が高い半導体装置である。【選択図】図１
2020107913.tif 000002
【特許請求の範囲】
【請求項１】
酸素を含む第１の絶縁体と、
前記第１の絶縁体上の第１の酸化物半導体と、
前記第１の酸化物半導体上の第２の酸化物半導体と、
前記第２の酸化物半導体上に間隔を開けて配置された第１の導電体および第２の導電体と、
前記第２の酸化物半導体上、第１の導電体上および第２の導電体上の第２の絶縁体と、
前記第２の絶縁体を介して、前記第２の酸化物半導体と面する第３の導電体と、を有し、
前記第１の酸化物半導体は酸素を透過する性質を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。特に、
本発明は、例えば、半導体、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記
憶装置、プロセッサに関する。または、半導体、半導体装置、表示装置、発光装置、照明
装置、蓄電装置、記憶装置、プロセッサの製造方法に関する。または、半導体装置、表示
装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサの駆動方法に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器
は、半導体装置を有する場合がある。
【背景技術】
【０００３】
絶縁表面を有する基板上の半導体を用いて、トランジスタを構成する技術が注目されてい
る。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。
トランジスタに適用可能な半導体としてシリコン層が知られている。
【０００４】
トランジスタの半導体に用いられるシリコン層は、用途によって非晶質シリコン層と多結
晶シリコン層とが使い分けられている。例えば、大型の表示装置を構成するトランジスタ
に適用する場合、大面積基板への成膜技術が確立されている非晶質シリコン層が好適であ
る。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する
場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコン層が好適で
ある。多結晶シリコン層は、非晶質シリコン層に対し高温での熱処理、またはレーザ光処
理を行うことで形成する方法が知られる。
【０００５】
また、近年は、酸化物半導体が注目されている。酸化物半導体は、スパッタリング法など
を用いて成膜できるため、大型の表示装置を構成するトランジスタの半導体に用いること
ができる。また、酸化物半導体を用いたトランジスタは、高い電界効果移動度を有するた
め、駆動回路を一体形成した高機能の表示装置を実現できる。また、非晶質シリコン層を
用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投
資を抑えられるメリットもある。
【０００６】
酸化物半導体を用いたトランジスタに安定した電気特性を与える方法として、酸化物半導
体と接する絶縁体への酸素ドーピング技術が開示されている（特許文献１参照。）。特許
文献１に開示された技術を用いることで、酸化物半導体中の酸素欠損を低減することがで
きる。その結果、酸化物半導体を用いたトランジスタの電気特性のばらつきを低減し、信
頼性を向上させることができる。
【０００７】
ところで、酸化物半導体膜を用いたトランジスタは、非導通状態において極めてリーク電
流が小さいことが知られている。例えば、酸化物半導体膜を用いたトランジスタのリーク
特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献２参照。）。
【０００８】
また、半導体膜からなる活性層で井戸型ポテンシャルを構成することにより、高い電界効
果移動度を有するトランジスタが得られることが開示されている（特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１１−２４３９７４号公報
【特許文献２】特開２０１２−２５７１８７号公報
【特許文献３】特開２０１２−５９８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
導通時の電流（オン電流）が大きいトランジスタを提供することを課題の一とする。また
は、非導通時の電流が小さいトランジスタを提供することを課題の一とする。または、電
気特性の安定したトランジスタを提供することを課題の一とする。または、当該トランジ
スタを有する半導体装置を提供することを課題の一とする。または、丈夫な半導体装置を
提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一と
する。
【００１１】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１２】
（１）
本発明の一態様は、過剰酸素を含む第１の絶縁体と、第１の絶縁体上の第１の酸化物半導
体と、第１の酸化物半導体上の第２の酸化物半導体と、第２の酸化物半導体上に間隔を開
けて配置された第１の導電体および第２の導電体と、第２の酸化物半導体上、第１の導電
体上および第２の導電体上の第２の絶縁体と、第２の絶縁体を介して、第２の酸化物半導
体と面する第３の導電体と、を有し、第１の酸化物半導体は酸素を透過する性質を有する
半導体装置である。
【００１３】
（２）
または、本発明の一態様は、過剰酸素を含む第１の絶縁体と、第１の絶縁体上の第１の酸
化物半導体と、第１の酸化物半導体上の第２の酸化物半導体と、第２の酸化物半導体上に
間隔を開けて配置された第１の導電体および第２の導電体と、第１の酸化物半導体の側面
、第２の酸化物半導体の上面および側面、第１の導電体の上面、ならびに第２の導電体の
上面と接する第３の酸化物半導体と、第３の酸化物半導体上の第２の絶縁体と、第２の絶
縁体および第３の酸化物半導体を介して、第２の酸化物半導体の上面および側面と面する
第３の導電体と、を有し、第１の酸化物半導体は第３の酸化物半導体よりも酸素透過性が
高い半導体装置である。
【００１４】
（３）
または、本発明の一態様は、過剰酸素を含む第１の絶縁体と、第１の絶縁体上の第１の酸
化物半導体と、第１の酸化物半導体上の第２の酸化物半導体と、第２の酸化物半導体上に
間隔を開けて配置された第１の導電体および第２の導電体と、第１の酸化物半導体の側面
、第２の酸化物半導体の上面および側面、第１の導電体の上面、ならびに第２の導電体の
上面と接する第３の酸化物半導体と、第３の酸化物半導体上の第２の絶縁体と、第２の絶
縁体および第３の酸化物半導体を介して、第２の酸化物半導体の上面および側面と面する
第３の導電体と、を有し、第１の酸化物半導体は第３の酸化物半導体よりも密度が低い半
導体装置である。
【００１５】
（４）
または、本発明の一態様は、過剰酸素を含む第１の絶縁体と、第１の絶縁体上の第１の酸
化物半導体と、第１の酸化物半導体上の第２の酸化物半導体と、第２の酸化物半導体上に
間隔を開けて配置された第１の導電体および第２の導電体と、第１の酸化物半導体の側面
、第２の酸化物半導体の上面および側面、第１の導電体の上面、ならびに第２の導電体の
上面と接する第３の酸化物半導体と、第３の酸化物半導体上の第２の絶縁体と、第２の絶
縁体および第３の酸化物半導体を介して、第２の酸化物半導体の上面および側面と面する
第３の導電体と、を有し、第１の酸化物半導体は第３の酸化物半導体よりも結晶性が低い
半導体装置である。
【００１６】
（５）
または、本発明の一態様は、（１）乃至（４）のいずれか一において、少なくとも、第１
の絶縁体、第１の酸化物半導体、第２の酸化物半導体を覆う第３の絶縁体を有し、第３の
絶縁体が酸素をブロックする機能を有する半導体装置である。
【００１７】
（６）
または、本発明の一態様は、（１）乃至（４）のいずれか一において、少なくとも、第１
の絶縁体、第１の酸化物半導体、第２の酸化物半導体を覆う第３の絶縁体を有し、第３の
絶縁体が水素をブロックする機能を有する半導体装置である。
【００１８】
（７）
または、本発明の一態様は、（１）乃至（６）のいずれか一において、第１の酸化物半導
体は第２の酸化物半導体よりも電子親和力が小さい半導体装置である。
【００１９】
（８）
または、本発明の一態様は、（２）乃至（７）のいずれか一において、第３の酸化物半導
体は第２の酸化物半導体よりも電子親和力が小さい半導体装置である。
【００２０】
（９）
または、本発明の一態様は、（１）乃至（８）のいずれか一において、第１の酸化物半導
体は第２の酸化物半導体よりもエネルギーギャップが大きい半導体装置である。
【００２１】
（１０）
または、本発明の一態様は、（２）乃至（９）のいずれか一において、第３の酸化物半導
体は第２の酸化物半導体よりもエネルギーギャップが大きい半導体装置である。
【００２２】
（１１）
または、本発明の一態様は、（１）乃至（１０）のいずれか一において、第１の絶縁体は
、酸化シリコン層または酸化窒化シリコン層である半導体装置である。
【００２３】
（１２）
または、本発明の一態様は、（２）乃至（１１）のいずれか一において、第３の酸化物半
導体は、酸素をブロックする機能を有する半導体装置である。
【００２４】
（１３）
または、本発明の一態様は、（１）乃至（１２）のいずれか一において、第２の絶縁体は
、二次イオン質量分析法における水素濃度が１×１０１９ａｔｏｍｓ／ｃｍ３未満である
領域を有する半導体装置である。
【００２５】
（１４）
または、本発明の一態様は、（２）乃至（１３）のいずれか一において、第３の酸化物半
導体、第２の絶縁体および第３の導電体は、上面から見た端部の形状が同様である半導体
装置である。
【００２６】
（１５）
または、本発明の一態様は、（１）乃至（１４）のいずれか一において、第２の酸化物半
導体が過剰酸素を含む半導体装置である。
【００２７】
（１６）
または、本発明の一態様は、（１）乃至（１５）のいずれか一において、第３の絶縁体上
に第４の絶縁体を有し、第４の絶縁体は、第２の酸化物半導体の有する領域よりも、二次
イオン質量分析法における水素濃度が高い領域を有する半導体装置である。
【００２８】
なお、本発明の一態様に係る半導体装置において、酸化物半導体を他の半導体に置き換え
ても構わない。
【発明の効果】
【００２９】
導通時の電流が大きいトランジスタを提供することができる。または、非導通時の電流が
小さいトランジスタを提供することができる。または、電気特性の安定したトランジスタ
を提供することができる。または、当該トランジスタを有する半導体装置を提供すること
ができる。または、丈夫な半導体装置を提供することができる。または、新規な半導体装
置を提供することができる。
【００３０】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、
図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な
どの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００３１】
【図１】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図２】本発明の一態様に係るトランジスタの断面を示す斜視図。
【図３】本発明の一態様に係るトランジスタの一部のバンド図および導通時の電流の経路を説明する図。
【図４】本発明の一態様に係るトランジスタの導通時の電子の流れを説明する図。
【図５】本発明の一態様に係るトランジスタを示す断面図。
【図６】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図７】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図８】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図９】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図１０】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図１１】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図１２】本発明の一態様に係るトランジスタの作製方法を示す断面図。
【図１３】本発明の一態様に係るトランジスタの作製方法を示す断面図。
【図１４】本発明の一態様に係るトランジスタの作製方法を示す断面図。
【図１５】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図１６】本発明の一態様に係るトランジスタを示す断面図。
【図１７】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図１８】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図１９】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図２０】本発明の一態様に係るトランジスタを示す断面図。
【図２１】本発明の一態様に係る半導体装置の断面図。
【図２２】本発明の一態様に係る半導体装置の回路図。
【図２３】本発明の一態様に係る記憶装置の回路図。
【図２４】本発明の一態様に係るＲＦタグのブロック図。
【図２５】本発明の一態様に係るＲＦタグの使用例を示す図。
【図２６】本発明の一態様に係るＣＰＵを示すブロック図。
【図２７】本発明の一態様に係る記憶素子の回路図。
【図２８】本発明の一態様に係る表示装置の上面図および回路図。
【図２９】本発明の一態様に係る表示モジュールを説明する図。
【図３０】本発明の一態様に係る電子機器を示す図。
【図３１】ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。
【図３２】ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。
【図３３】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。
【図３４】Ｉｎ−Ｇａ−Ｚｎ酸化物中の酸素の移動経路を説明する図。
【図３５】成膜時の基板温度と上面の粗さとの関係を示す図。
【図３６】成膜時の酸素ガス割合と上面の荒さとの関係を示す図。
【図３７】成膜時の基板温度および酸素ガス割合とＸＲＤスペクトルの関係を示す図。
【図３８】成膜時の酸素ガス割合とＣＡＡＣ化率との関係を示す図。
【図３９】成膜時の基板温度および酸素ガス割合とＸＲＤスペクトルの関係を示す図。
【図４０】成膜時の基板温度および成膜時の酸素ガス割合とＣＡＡＣに起因したＸＲＤ強度との関係を示す図。
【図４１】成膜時の基板温度および成膜時の酸素ガス割合と膜密度との関係を示す図。
【図４２】膜密度とＣＡＡＣに起因したＸＲＤ強度との関係を示す図。
【図４３】１８Ｏの拡散を示すＳＩＭＳによる分析結果を示す図。
【図４４】１８Ｏの拡散を示すＳＩＭＳによる分析結果を示す図。
【図４５】１８Ｏの拡散長をＳＩＭＳの分析結果から解析する方法を説明する図。
【図４６】膜密度と拡散長との関係を示す図。
【図４７】トランジスタの電気特性を示す図。
【図４８】トランジスタの電気特性を示す図。
【図４９】トランジスタの電気特性を示す図。
【図５０】トランジスタの電気特性を示す図。
【図５１】トランジスタの電気特性を示す図。
【図５２】ＣＡＡＣ−ＯＳの電子回折パターンを示す図。
【図５３】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【発明を実施するための形態】
【００３２】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に
理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるもの
ではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異
なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じく
し、特に符号を付さない場合がある。
【００３３】
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されて
いる場合がある。
【００３４】
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）
との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である
。
【００３５】
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層
順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」な
どと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と
、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００３６】
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」とし
ての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密
に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と
言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体
」と言い換えることができる場合がある。
【００３７】
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」とし
ての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密
に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と
言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体
」と言い換えることができる場合がある。
【００３８】
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度
が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導
体にＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅ）が形成されることや、キャリア移動度
が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導
体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族
元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、
水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素
などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形
成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純
物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５
族元素などがある。
【００３９】
なお、以下に示す実施の形態では、半導体が酸化物半導体である場合について説明するが
、これに限定されるものではない。例えば、半導体として、多結晶構造、単結晶構造など
のシリコン、ゲルマニウム、などを用いてもよい。または、歪みシリコンなどの歪みを有
する半導体を用いてもよい。または、半導体として高電子移動度トランジスタ（ＨＥＭＴ
：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）に適用可能
なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、
リン化インジウム、シリコンゲルマニウムなどを用いてもよい。これらの半導体を用いる
ことで、高速動作をすることに適したトランジスタとすることができる。
【００４０】
なお、本明細書において、Ａが濃度Ｂの領域を有する、と記載する場合、例えば、Ａのあ
る領域における深さ方向全体の濃度がＢである場合、Ａのある領域における深さ方向の濃
度の平均値がＢである場合、Ａのある領域における深さ方向の濃度の中央値がＢである場
合、Ａのある領域における深さ方向の濃度の最大値がＢである場合、Ａのある領域におけ
る深さ方向の濃度の最小値がＢである場合、Ａのある領域における深さ方向の濃度の収束
値がＢである場合、測定上Ａそのものの確からしい値の得られる領域における濃度がＢで
ある場合などを含む。
【００４１】
また、本明細書において、Ａが大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂの領域を有
する、と記載する場合、例えば、Ａのある領域における全体の大きさ、長さ、厚さ、幅、
または距離がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離
の平均値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の
中央値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の最
大値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の最小
値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の収束値
がＢである場合、測定上Ａそのものの確からしい値の得られる領域での大きさ、長さ、厚
さ、幅、または距離がＢである場合などを含む。
【００４２】
＜トランジスタの構造＞
以下では、本発明の一態様に係るトランジスタの構造について説明する。
【００４３】
＜トランジスタ構造１＞
図１（Ａ）および図１（Ｂ）は、本発明の一態様のトランジスタの上面図および断面図で
ある。図１（Ａ）は上面図であり、図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ａ１−Ａ２
、および一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１（Ａ）の上面図では、
図の明瞭化のために一部の要素を省いて図示している。
【００４４】
また、図２は、図１に示すトランジスタのＡ１−Ａ２断面を示す斜視図である。図２では
、図の明瞭化のために一部の要素を省いて図示している。
【００４５】
図１（Ａ）および図１（Ｂ）に示すトランジスタは、基板４００上の導電体４１３と、基
板４００上および導電体４１３上の凸部を有する絶縁体４０２と、絶縁体４０２の凸部上
の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半導体４０６ｂの上面およ
び側面と接し、間隔を開けて配置された導電体４１６ａおよび導電体４１６ｂと、半導体
４０６ｂ上、導電体４１６ａ上および導電体４１６ｂ上の半導体４０６ｃと、半導体４０
６ｃ上の絶縁体４１２と、絶縁体４１２上の導電体４０４と、導電体４１６ａ上、導電体
４１６ｂ上および導電体４０４上の絶縁体４０８と、絶縁体４０８上の絶縁体４１８と、
を有する。
【００４６】
なお、半導体４０６ｃは、Ａ３−Ａ４断面において、少なくとも半導体４０６ｂの上面お
よび側面と接する。また、導電体４０４は、Ａ３−Ａ４断面において、半導体４０６ｃお
よび絶縁体４１２を介して半導体４０６ｂの上面および側面と面する。また、導電体４１
３は、絶縁体４０２を介して半導体４０６ｂの下面と面する。また、絶縁体４０２が凸部
を有さなくても構わない。また、半導体４０６ｃを有さなくても構わない。また、絶縁体
４０８を有さなくても構わない。また、絶縁体４１８を有さなくても構わない。
【００４７】
なお、半導体４０６ｂは、トランジスタのチャネル形成領域としての機能を有する。また
、導電体４０４は、トランジスタの第１のゲート電極（フロントゲート電極ともいう。）
としての機能を有する。また、導電体４１３は、トランジスタの第２のゲート電極（バッ
クゲート電極ともいう。）としての機能を有する。また、導電体４１６ａおよび導電体４
１６ｂは、トランジスタのソース電極およびドレイン電極としての機能を有する。また、
絶縁体４０８は、バリア層としての機能を有する。絶縁体４０８は、例えば、酸素または
／および水素をブロックする機能を有する。または、絶縁体４０８は、例えば、半導体４
０６ａまたは／および半導体４０６ｃよりも、酸素または／および水素をブロックする能
力が高い。
【００４８】
なお、絶縁体４０２は過剰酸素を含む絶縁体である。
【００４９】
例えば、過剰酸素を含む絶縁体は、加熱処理によって酸素を放出する機能を有する絶縁体
である。例えば、過剰酸素を含む酸化シリコン層は、加熱処理などによって酸素を放出す
ることができる酸化シリコン層である。したがって、絶縁体４０２は膜中を酸素が移動可
能な絶縁体である。即ち、絶縁体４０２は酸素透過性を有する絶縁体とすればよい。例え
ば、絶縁体４０２は、半導体４０６ａよりも酸素透過性の高い絶縁体とすればよい。
【００５０】
過剰酸素を含む絶縁体は、半導体４０６ｂ中の酸素欠損を低減させる機能を有する場合が
ある。半導体４０６ｂ中で酸素欠損は、ＤＯＳを形成し、正孔トラップなどとなる。また
、酸素欠損のサイトに水素が入ることによって、キャリアである電子を生成することがあ
る。したがって、半導体４０６ｂ中の酸素欠損を低減することで、トランジスタに安定し
た電気特性を付与することができる。
【００５１】
ここで、加熱処理によって酸素を放出する絶縁体は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈ
ｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、１００℃以
上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔｏ
ｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ
／ｃｍ３以上の酸素（酸素原子数換算）を放出することもある。
【００５２】
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
【００５３】
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比
例する。そして標準試料との比較により、気体の全放出量を計算することができる。
【００５４】
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および
測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式
で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガス
の全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する可
能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の
酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比
率が極微量であるため考慮しない。
【００５５】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
【００５６】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値で
ある。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に
関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科
学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１
×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコン基板を用いて測定した。
【００５７】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
【００５８】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。
【００５９】
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。
具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３
以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、ＥＳＲにて、ｇ値が２．
０１近傍に非対称の信号を有することもある。
【００６０】
または、過剰酸素を含む絶縁体は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））で
あってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の
２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原
子数および酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂ
ａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。
【００６１】
図１（Ｂ）に示すように、半導体４０６ｂの側面は、導電体４１６ａおよび導電体４１６
ｂと接する。また、導電体４０４の電界によって、半導体４０６ｂを電気的に取り囲むこ
とができる（導電体から生じる電界によって、半導体を電気的に取り囲むトランジスタの
構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）
。そのため、半導体４０６ｂの全体（バルク）にチャネルが形成される場合がある。ｓ−
ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ
、導通時の電流を高くすることができる。
【００６２】
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに
適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体
装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、ト
ランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、
より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好まし
くは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域
を有する。
【００６３】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラン
ジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域
、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）と
ドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトラン
ジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのト
ランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では
、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値
または平均値とする。
【００６４】
チャネル幅とは、例えば、上面図において半導体（またはトランジスタがオン状態のとき
に半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成
される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、
一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。
即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため
、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、
最大値、最小値または平均値とする。
【００６５】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図
において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる
場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に
形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合
が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よ
りも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【００６６】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測
による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積
もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状
が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【００６７】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる
領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャ
ネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗ
ｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合に
は、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細
書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。な
お、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチ
ャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、
値を決定することができる。
【００６８】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。
【００６９】
また、導電体４１３に、ソース電極よりも低い電圧または高い電圧を印加し、トランジス
タのしきい値電圧をプラス方向またはマイナス方向へ変動させてもよい。例えば、トラン
ジスタのしきい値電圧をプラス方向に変動させることで、ゲート電圧が０Ｖであってもト
ランジスタが非導通状態（オフ状態）となる、ノーマリーオフが実現できる場合がある。
なお、導電体４１３に印加する電圧は、可変であってもよいし、固定であってもよい。導
電体４１３に印加する電圧を可変にする場合、電圧を制御する回路を導電体４１３と電気
的に接続してもよい。
【００７０】
以下では、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な酸化物半
導体の構造について説明する。なお、本明細書において、結晶が三方晶または菱面体晶で
ある場合、六方晶系として表す。また、本明細書において、「平行」とは、二つの直線が
−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５
°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下
の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１０
０°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合
も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置
されている状態をいう。
【００７１】
＜酸化物半導体の構造について＞
以下では、酸化物半導体の構造について説明する。
【００７２】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられ
る。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  
Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半
導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。
【００７３】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半
導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−Ｏ
Ｓ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
【００７４】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。なお、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａ
ｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこと
もできる。
【００７５】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半
導体の一つである。
【００７６】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分
解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方
、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーとも
いう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起
因する電子移動度の低下が起こりにくいといえる。
【００７７】
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図３１（Ａ）に、
試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高
分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ
Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、
特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日
本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うこ
とができる。
【００７８】
図３１（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図３１（Ｂ）に示す。
図３１（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる
。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）ま
たは上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【００７９】
図３１（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図３１（Ｃ）
は、特徴的な原子配列を、補助線で示したものである。図３１（Ｂ）および図３１（Ｃ）
より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットと
の傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペ
レットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。
【００８０】
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレッ
ト５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造と
なる（図３１（Ｄ）参照。）。図３１（Ｃ）で観察されたペレットとペレットとの間で傾
きが生じている箇所は、図３１（Ｄ）に示す領域５１６１に相当する。
【００８１】
また、図３２（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ
補正高分解能ＴＥＭ像を示す。図３２（Ａ）の領域（１）、領域（２）および領域（３）
を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図３２（Ｂ）、図３２（Ｃ）および図
３２（Ｄ）に示す。図３２（Ｂ）、図３２（Ｃ）および図３２（Ｄ）より、ペレットは、
金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかし
ながら、異なるペレット間で、金属原子の配列に規則性は見られない。
【００８２】
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡ
ＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ
に対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３３（Ａ）に示すよう
に回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺ
ｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性
を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【００８３】
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°
近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近
傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを
示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解
析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
【００８４】
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎ
ｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉｎ
ＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６
°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（
φスキャン）を行っても、図３３（Ｂ）に示すように明瞭なピークは現れない。これに対
し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφス
キャンした場合、図３３（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピ
ークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、
ａ軸およびｂ軸の配向が不規則であることが確認できる。
【００８５】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺ
ｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの
電子線を入射させると、図５２（Ａ）に示すような回折パターン（制限視野透過電子回折
パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の
結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、
ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略
垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ
径が３００ｎｍの電子線を入射させたときの回折パターンを図５２（Ｂ）に示す。図５２
（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、
ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。
なお、図５２（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面およ
び（１００）面などに起因すると考えられる。また、図５２（Ｂ）における第２リングは
（１１０）面などに起因すると考えられる。
【００８６】
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。酸化物半導体の欠陥
としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、ＣＡＡ
Ｃ−ＯＳは、不純物濃度の低い酸化物半導体ということもできる。また、ＣＡＡＣ−ＯＳ
は、酸素欠損の少ない酸化物半導体ということもできる。
【００８７】
酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源とな
る場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水
素を捕獲することによってキャリア発生源となる場合がある。
【００８８】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。
【００８９】
また、欠陥準位密度の低い（酸素欠損が少ない）酸化物半導体は、キャリア密度を低くす
ることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸
化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、
高純度真性または実質的に高純度真性な酸化物半導体となりやすい。したがって、ＣＡＡ
Ｃ−ＯＳを用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリー
オンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性な酸
化物半導体は、キャリアトラップが少ない。酸化物半導体のキャリアトラップに捕獲され
た電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことが
ある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジ
スタは、電気特性が不安定となる場合がある。一方、ＣＡＡＣ−ＯＳを用いたトランジス
タは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
【００９０】
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体であ
る。具体的には、キャリア密度を８×１０１１／ｃｍ３未満、好ましくは１×１０１１／
ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３
以上とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度
真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い
。即ち、安定な特性を有する酸化物半導体であるといえる。
【００９１】
また、ＣＡＡＣ−ＯＳは欠陥準位密度が低いため、光の照射などによって生成されたキャ
リアが、欠陥準位に捕獲されることが少ない。したがって、ＣＡＡＣ−ＯＳを用いたトラ
ンジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【００９２】
＜微結晶酸化物半導体＞
次に、微結晶酸化物半導体について説明する。
【００９３】
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域
と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含
まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさで
あることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶
であるナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ｎｃ−ＯＳは、例えば、高分解能
ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ
−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−Ｏ
Ｓの結晶部をペレットと呼ぶ場合がある。
【００９４】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレ
ット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。した
がって、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合
がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いるＸＲＤ装置
を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示す
ピークが検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例
えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと
、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレッ
トの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折
を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと
、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リン
グ状の領域内に複数のスポットが観測される場合がある。
【００９５】
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−
ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有す
る酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ
）を有する酸化物半導体と呼ぶこともできる。
【００９６】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ
は、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡ
ＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【００９７】
＜非晶質酸化物半導体＞
次に、非晶質酸化物半導体について説明する。
【００９８】
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物
半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
【００９９】
非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。
【０１００】
非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌ
ａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導
体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体
に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが観
測される。
【０１０１】
非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有
さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ  ｓｔｒｕ
ｃｔｕｒｅ）と呼ぶ場合がある。また、最近接原子間距離または第２近接原子間距離まで
秩序性を有し、かつ長距離秩序性を有さない構造を非晶質構造と呼ぶ場合もある。したが
って、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化物半導体を非晶
質酸化物半導体と呼ぶことはできない。また、少なくとも、長距離秩序性を有する酸化物
半導体を非晶質酸化物半導体と呼ぶことはできない。よって、結晶部を有することから、
例えば、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳを、非晶質酸化物半導体または完全な非晶質酸
化物半導体と呼ぶことはできない。
【０１０２】
＜非晶質ライク酸化物半導体＞
なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する場合があ
る。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａ−ｌｉ
ｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
）と呼ぶ。
【０１０３】
ａ−ｌｉｋｅ  ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される
場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領
域と、結晶部を確認することのできない領域と、を有する。
【０１０４】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ
ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため
、電子照射による構造の変化を示す。
【０１０５】
電子照射を行う試料として、ａ−ｌｉｋｅ  ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（
試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれ
の試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０１０６】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料
は、いずれも結晶部を有することがわかる。
【０１０７】
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、
ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を
６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これ
らの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度で
あり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の
間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見
なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０１０８】
図５３は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である
。ただし、上述した格子縞の長さを結晶部の大きさとしている。図５３より、ａ−ｌｉｋ
ｅ  ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的
には、図５３中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度
の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ
２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ
およびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／
ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図
５３中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよ
びＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度で
あることがわかる。
【０１０９】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合があ
る。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど
見られないことがわかる。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−Ｏ
Ｓと比べて、不安定な構造であることがわかる。
【０１１０】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べ
て密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶
の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ
−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶
の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
【０１１１】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱
面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よっ
て、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また
、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３
未満となる。
【０１１２】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる
単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もる
ことができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせ
る割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない
種類の単結晶を組み合わせて見積もることが好ましい。
【０１１３】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。な
お、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、微結晶酸化物
半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０１１４】
以上が、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な酸化物半導
体の構造である。
【０１１５】
次に、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な半導体の、そ
の他の要素について説明する。
【０１１６】
半導体４０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体４０６ｂは、
例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体
４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム
、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホ
ウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、
モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなど
がある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エ
ネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体
のエネルギーギャップを大きくする機能を有する元素である。また、半導体４０６ｂは、
亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
【０１１７】
ただし、半導体４０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体４０
６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜
鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであ
っても構わない。
【０１１８】
半導体４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体４０６
ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８
ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【０１１９】
例えば、半導体４０６ａおよび半導体４０６ｃは、半導体４０６ｂを構成する酸素以外の
元素一種以上、または二種以上から構成される酸化物半導体である。半導体４０６ｂを構
成する酸素以外の元素一種以上、または二種以上から半導体４０６ａおよび半導体４０６
ｃが構成されるため、半導体４０６ａと半導体４０６ｂとの界面、および半導体４０６ｂ
と半導体４０６ｃとの界面において、界面準位が形成されにくい。
【０１２０】
半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃは、少なくともインジウムを含む
と好ましい。なお、半導体４０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を
１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０
ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａ
ｔｏｍｉｃ％より高くする。また、半導体４０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ
およびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％
より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％よ
り高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体４０６ｃがＩｎ−Ｍ−Ｚｎ酸
化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５
０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５
ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体４０６ｃは、
半導体４０６ａと同種の酸化物を用いても構わない。
【０１２１】
半導体４０６ｂは、半導体４０６ａおよび半導体４０６ｃよりも電子親和力の大きい酸化
物を用いる。例えば、半導体４０６ｂとして、半導体４０６ａおよび半導体４０６ｃより
も電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ
以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、
電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０１２２】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する
。そのため、半導体４０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原
子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さら
に好ましくは９０％以上とする。
【０１２３】
このとき、ゲート電圧を印加すると、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃ
のうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。
【０１２４】
図２に示す一点鎖線Ｅ１−Ｅ２に対応するバンド図を図３（Ａ）に示す。図３（Ａ）には
、真空準位（ｖａｃｕｕｍ  ｌｅｖｅｌと表記。）、各層の伝導帯下端のエネルギー（Ｅ
ｃと表記。）および価電子帯上端のエネルギー（Ｅｖと表記。）を示す。
【０１２５】
ここで、半導体４０６ａと半導体４０６ｂとの間には、半導体４０６ａと半導体４０６ｂ
との混合領域を有する場合がある。また、半導体４０６ｂと半導体４０６ｃとの間には、
半導体４０６ｂと半導体４０６ｃとの混合領域を有する場合がある。混合領域は、界面準
位密度が低くなる。そのため、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃの
積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合とも
いう。）バンド図となる。
【０１２６】
このとき、電子は、半導体４０６ａ中および半導体４０６ｃ中ではなく、半導体４０６ｂ
中を主として移動する（図３（Ｂ）参照。）。上述したように、半導体４０６ａおよび半
導体４０６ｂの界面における界面準位密度、半導体４０６ｂと半導体４０６ｃとの界面に
おける界面準位密度を低くすることによって、半導体４０６ｂ中で電子の移動が阻害され
ることが少なく、トランジスタのオン電流を高くすることができる。
【０１２７】
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることが
できる。例えば、電子の移動を阻害する要因のない場合、図４（Ａ）に示すように効率よ
く電子が移動すると推定される。電子の移動の阻害は、例えば、図４（Ｂ）に示すように
物理的な凹凸が大きい場合にも起こる。
【０１２８】
したがって、トランジスタのオン電流を高くするためには、例えば、半導体４０６ｂの上
面または下面（被形成面、ここでは半導体４０６ａ）の、１μｍ×１μｍの範囲における
二乗平均平方根（ＲＭＳ：Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ま
しくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未
満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が
１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好まし
くは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ
−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満
、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイ
アイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを
用いて測定することができる。
【０１２９】
または、例えば、図４（Ｃ）に示すようにチャネルの形成される領域中の欠陥準位密度が
高い場合にも、電子の移動は阻害される。
【０１３０】
例えば、半導体４０６ｂが酸素欠損（Ｖｏとも表記。）を有する場合、酸素欠損のサイト
に水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに
水素が入り込んだ状態をＶｏＨと表記する場合がある。ＶｏＨは電子を散乱するため、ト
ランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入る
よりも酸素が入る方が安定する。したがって、半導体４０６ｂ中の酸素欠損を低減するこ
とで、トランジスタのオン電流を高くすることができる場合がある。
【０１３１】
半導体４０６ｂの酸素欠損を低減するために、例えば、絶縁体４０２に含まれる過剰酸素
を、半導体４０６ａを介して半導体４０６ｂまで移動させる方法などがある。この場合、
半導体４０６ａは、酸素透過性を有する層（酸素を通過または透過させる層）であること
が好ましい。
【０１３２】
酸素は、加熱処理などによって絶縁体４０２から放出され、半導体４０６ａ中に取り込ま
れる。なお、酸素は、半導体４０６ａ中の原子間に遊離して存在する場合や、酸素などと
結合して存在する場合がある。半導体４０６ａは、密度が低いほど、即ち原子間に間隙が
多いほど酸素透過性が高くなる。例えば、また、半導体４０６ａが層状の結晶構造を有し
、層を横切るような酸素の移動は起こりにくい場合、半導体４０６ａは適度に結晶性の低
い層であると好ましい。
【０１３３】
以下では、半導体４０６ａがＩｎ−Ｇａ−Ｚｎ酸化物である場合の結晶性と、酸素透過性
との関係を説明する。
【０１３４】
Ｉｎ−Ｇａ−Ｚｎ酸化物の結晶における、過剰酸素（酸素）の移動に係るエネルギー障壁
について計算により求める。計算には、密度汎関数理論に基づく平面波基底第一原理計算
ソフトＶＡＳＰ（Ｖｉｅｎｎａ  ａｂ−ｉｎｉｔｉｏ  ｓｉｍｕｌａｔｉｏｎ  ｐａｃｋ
ａｇｅ）を用いる。なお、汎関数としてはＧＧＡ−ＰＢＥを用いる。また、平面波のカッ
トオフエネルギーを４００ｅＶとする。また、ＰＡＷ（Ｐｒｏｊｅｃｔｏｒ  Ａｕｇｍｅ
ｎｔｅｄ  Ｗａｖｅ）法により内殻電子の効果を取り入れる。
【０１３５】
ここでは、図３４に示すＩｎ−Ｇａ−Ｚｎ酸化物の結晶において、過剰酸素（酸素）の移
動経路１、移動経路２、移動経路３および移動経路４の移動しやすさを計算する。
【０１３６】
なお、移動経路１は、三つのインジウム原子および一つの亜鉛原子と結合した酸素に結合
した過剰酸素（酸素）が、隣接する三つのインジウム原子および一つの亜鉛原子と結合し
た酸素に結合するまでの経路である。また、移動経路２は、三つのインジウム原子および
一つのガリウム原子と結合した酸素に結合した過剰酸素（酸素）が、インジウムおよび酸
素を含む層を横切って、隣接する三つのインジウム原子および一つの亜鉛原子と結合した
酸素に結合するまでの経路である。また、移動経路３は、二つのガリウム原子および一つ
の亜鉛原子と結合した酸素に結合した過剰酸素（酸素）が、隣接する二つの亜鉛原子およ
び一つのガリウム原子と結合した酸素に結合するまでの経路である。また、移動経路４は
、二つのガリウム原子および一つの亜鉛原子と結合した酸素に結合した過剰酸素（酸素）
が、ガリウム、亜鉛および酸素を含む層を横切って、隣接する三つのインジウム原子およ
び一つのガリウム原子と結合した酸素に結合するまでの経路である。
【０１３７】
単位時間当たりに拡散のエネルギー障壁Ｅａを越える頻度を拡散頻度Ｒとすると、Ｒは下
に示す式で表すことができる。
【０１３８】
Ｒ＝ν・ｅｘｐ［−Ｅａ／（ｋＢＴ）］
【０１３９】
なお、νは拡散原子の熱振動の振動数、ｋＢはボルツマン定数、Ｔは絶対温度である。ν
にデバイ振動数として１０１３［１／ｓｅｃ］を与えた場合の、３５０℃および４５０℃
における拡散頻度Ｒは表１のようになる。
【０１４０】
【表１】
2020107913.tif 000003
【０１４１】
表１に示すように、インジウムおよび酸素を含む層を横切る移動経路２において、他の移
動経路よりも高いエネルギー障壁を有することがわかる。これは、Ｉｎ−Ｇａ−Ｚｎ酸化
物の結晶は、ｃ軸方向における過剰酸素（酸素）の移動が起こりにくいことを示している
。即ち、ＣＡＡＣ−ＯＳなどのように、ｃ軸配向性を有し、被形成面または上面に概略垂
直な方向を向いている構造を有する場合、被形成面または上面に概略垂直な方向における
過剰酸素（酸素）の移動が起こりにくい。
【０１４２】
以上に示したように、絶縁体４０２から放出された過剰酸素（酸素）を半導体４０６ｂま
で到達させるためには、半導体４０６ａが過剰酸素（酸素）を透過する程度の結晶性を有
するとよいことがわかる。例えば、半導体４０６ａがＣＡＡＣ−ＯＳである場合、層全体
がＣＡＡＣ化してしまうと、過剰酸素（酸素）を透過することができないため、一部に隙
間を有する構造とすると好ましい。例えば、半導体４０６ａのＣＡＡＣ化率を、１００％
未満、好ましくは９８％未満、さらに好ましくは９５％未満、より好ましくは９０％未満
とすればよい。ただし、半導体４０６ａと半導体４０６ｂとの界面準位密度を低減させる
ためには、半導体４０６ａのＣＡＡＣ化率を、１０％以上、好ましくは２０％以上、さら
に好ましくは５０％以上、より好ましくは７０％以上とすればよい。
【０１４３】
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体４０６ｂの全体にチ
ャネルが形成される。したがって、半導体４０６ｂが厚いほどチャネル領域は大きくなる
。即ち、半導体４０６ｂが厚いほど、トランジスタのオン電流を高くすることができる。
例えば、２０ｎｍ以上、好ましくは４０ｎｍ以上、さらに好ましくは６０ｎｍ以上、より
好ましくは１００ｎｍ以上の厚さの領域を有する半導体４０６ｂとすればよい。ただし、
半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２
００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体４０６ｂと
すればよい。
【０１４４】
また、トランジスタのオン電流を高くするためには、半導体４０６ｃの厚さは小さいほど
好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下
の領域を有する半導体４０６ｃとすればよい。一方、半導体４０６ｃは、チャネルの形成
される半導体４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンな
ど）が入り込まないようブロックする機能を有する。そのため、半導体４０６ｃは、ある
程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、
さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体４０６ｃとすればよい。また、
半導体４０６ｃは、絶縁体４０２などから放出される酸素の外方拡散を抑制するために、
酸素をブロックする性質を有すると好ましい。
【０１４５】
また、信頼性を高くするためには、半導体４０６ａは厚く、半導体４０６ｃは薄いことが
好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ
以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体４０６ａとすればよい。
半導体４０６ａの厚さを、厚くすることで、隣接する絶縁体と半導体４０６ａとの界面か
らチャネルの形成される半導体４０６ｂまでの距離を離すことができる。ただし、半導体
装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎ
ｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体４０６ａとすればよ
い。
【０１４６】
例えば、半導体４０６ｂと半導体４０６ａとの間に、二次イオン質量分析法（ＳＩＭＳ：
Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１
０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さら
に好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体４０６ｂと半導体４０６ｃとの間に、ＳＩＭＳにおいて、１×１０１９ａｔ
ｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましく
は２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
【０１４７】
また、半導体４０６ｂの水素濃度を低減するために、半導体４０６ａおよび半導体４０６
ｃの水素濃度を低減すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳ
において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／
ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５
×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体４０６
ｂの窒素濃度を低減するために、半導体４０６ａおよび半導体４０６ｃの窒素濃度を低減
すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳにおいて、５×１０
１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好
ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍ
ｓ／ｃｍ３以下の窒素濃度となる領域を有する。
【０１４８】
上述の３層構造は一例である。例えば、半導体４０６ａまたは半導体４０６ｃのない２層
構造としても構わない。または、半導体４０６ａの上もしくは下、または半導体４０６ｃ
上もしくは下に、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして例示した
半導体のいずれか一を有する４層構造としても構わない。または、半導体４０６ａの上、
半導体４０６ａの下、半導体４０６ｃの上、半導体４０６ｃの下のいずれか二箇所以上に
、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして例示した半導体のいずれ
か一を有するｎ層構造（ｎは５以上の整数）としても構わない。
【０１４９】
導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は
、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の少なくとも
一部（または全部）に設けられている。
【０１５０】
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または
全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および、下面の
少なくとも一部（または全部）と、接している。または、導電体４１６ａ（または／およ
び導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体
の少なくとも一部（または全部）と、接している。
【０１５１】
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または
全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および、下面の
少なくとも一部（または全部）と、電気的に接続されている。または、導電体４１６ａ（
または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂ
などの半導体の少なくとも一部（または全部）と、電気的に接続されている。
【０１５２】
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または
全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の少
なくとも一部（または全部）に、近接して配置されている。または、導電体４１６ａ（ま
たは／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂな
どの半導体の少なくとも一部（または全部）に、近接して配置されている。
【０１５３】
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または
全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の少
なくとも一部（または全部）の横側に配置されている。または、導電体４１６ａ（または
／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの
半導体の少なくとも一部（または全部）の横側に配置されている。
【０１５４】
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または
全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の少
なくとも一部（または全部）の斜め上側に配置されている。または、導電体４１６ａ（ま
たは／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂな
どの半導体の少なくとも一部（または全部）の斜め上側に配置されている。
【０１５５】
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または
全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の少
なくとも一部（または全部）の上側に配置されている。または、導電体４１６ａ（または
／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの
半導体の少なくとも一部（または全部）の上側に配置されている。
【０１５６】
基板４００としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい
。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコ
ニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体
基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリ
コン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウ
ムなどの化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を
有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板な
どがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などが
ある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さら
には、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶
縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。
または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子と
しては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【０１５７】
また、基板４００として、可とう性基板を用いてもよい。なお、可とう性基板上にトラン
ジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラン
ジスタを剥離し、可とう性基板である基板４００に転置する方法もある。その場合には、
非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板４００として
、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板４００が
伸縮性を有してもよい。また、基板４００は、折り曲げや引っ張りをやめた際に、元の形
状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板４
００は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、
さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板４００を
薄くすると、半導体装置を軽量化することができる。また、基板４００を薄くすることで
、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に
、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板４００上の
半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供す
ることができる。
【０１５８】
可とう性基板である基板４００としては、例えば、金属、合金、樹脂もしくはガラス、ま
たはそれらの繊維などを用いることができる。可とう性基板である基板４００は、線膨張
率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板４００とし
ては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１
０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリ
オレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、
アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板
４００として好適である。
【０１５９】
導電体４１３としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミ
ニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イット
リウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよ
びタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。または、
前述の元素を含む合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチ
タンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む
導電体、チタンおよび窒素を含む導電体などを用いてもよい。
【０１６０】
絶縁体４０２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、ア
ルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム
、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層
で、または積層で用いればよい。なお、絶縁体４０２が、窒化酸化シリコン、窒化シリコ
ンなどの窒素を含む絶縁体を含んでも構わない。
【０１６１】
絶縁体４０２は、基板４００からの不純物の拡散を防止する役割を有してもよい。また、
半導体４０６ｂが酸化物半導体である場合、絶縁体４０２は、半導体４０６ｂに酸素を供
給する役割を担うことができる。
【０１６２】
導電体４１６ａおよび導電体４１６ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、
シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、
亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウ
ム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で
用いればよい。または前述の元素を含む合金や化合物であってもよく、アルミニウムを含
む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、
スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
【０１６３】
絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、ア
ルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム
、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層
で、または積層で用いればよい。
【０１６４】
導電体４０４としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミ
ニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イット
リウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよ
びタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。または前
述の元素を含む合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタ
ンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導
電体、チタンおよび窒素を含む導電体などを用いてもよい。
【０１６５】
絶縁体４０８としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、ア
ルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム
、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層
で、または積層で用いればよい。絶縁体４０８は、好ましくは酸化アルミニウム、窒化酸
化シリコン、窒化シリコン、酸化ガリウム、酸化イットリウム、酸化ジルコニウム、酸化
ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁体を、単層で、
または積層で用いればよい。
【０１６６】
絶縁体４１８としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、ア
ルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム
、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層
で、または積層で用いればよい。絶縁体４１８は、好ましくは酸化シリコンまたは酸化窒
化シリコンを含む絶縁体を、単層で、または積層で用いればよい。
【０１６７】
なお、図１では、トランジスタの第１のゲート電極である導電体４０４と第２のゲート電
極である導電体４１３とが、電気的に接続しない例を示したが、本発明の一態様に係るト
ランジスタの構造はこれに限定されない。例えば、図５（Ａ）に示すように、導電体４０
４と導電体４１３とが接する構造であっても構わない。このような構成とすることで、導
電体４０４と導電体４１３とに同じ電位が供給されるため、トランジスタのスイッチング
特性を向上させることができる。または、図５（Ｂ）に示すように、導電体４１３を有さ
ない構造であっても構わない。
【０１６８】
また、図６（Ａ）は、トランジスタの上面図の一例である。図６（Ａ）の一点鎖線Ｂ１−
Ｂ２および一点鎖線Ｂ３−Ｂ４に対応する断面図の一例を図６（Ｂ）に示す。なお、図６
（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
【０１６９】
また、図７（Ａ）は、トランジスタの上面図の一例である。図７（Ａ）の一点鎖線Ｃ１−
Ｃ２および一点鎖線Ｃ３−Ｃ４に対応する断面図の一例を図７（Ｂ）に示す。なお、図７
（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
【０１７０】
また、図８（Ａ）は、トランジスタの上面図の一例である。図８（Ａ）の一点鎖線Ｄ１−
Ｄ２および一点鎖線Ｄ３−Ｄ４に対応する断面図の一例を図８（Ｂ）に示す。なお、図８
（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
【０１７１】
なお、図１では、半導体４０６ｃおよび絶縁体４１２と、導電体４０４とが上面図である
図１（Ａ）において同様の形状を有する、言い換えると断面図である図１（Ｂ）において
いずれかの端部が突出しない（迫り出さない）形状を有する例を示したが、本発明の一態
様に係るトランジスタの構造はこれに限定されない。例えば、図６（Ａ）の上面図、およ
び図６（Ｂ）の断面図に示すように、トランジスタ内で半導体４０６ｃおよび絶縁体４１
２が全面に設けられていても構わない。または、図７（Ａ）の上面図に示すように、半導
体４０６ｃがトランジスタのチャネル形成領域から、その周辺の領域を覆うように設けら
れ、かつ絶縁体４１２が半導体４０６ｃを覆うようにトランジスタ内の全面に設けられて
いても構わない。なお、図７（Ｂ）の断面図では、半導体４０６ｃが導電体４０４よりも
端部が突出する（迫り出す）領域を有する形状となる。または、図８（Ａ）の上面図に示
すように、半導体４０６ｃおよび絶縁体４１２がトランジスタのチャネル形成領域から、
その周辺の領域を覆うように設けられても構わない。なお、図８（Ｂ）の断面図では、半
導体４０６ｃおよび絶縁体４１２が導電体４０４よりも端部が突出する（迫り出す）領域
を有する形状となる。
【０１７２】
トランジスタが、図６、図７または図８に示す構造を有することで、半導体４０６ｃの表
面、絶縁体４１２の表面などを介したリーク電流を低減することができる場合がある。即
ち、トランジスタのオフ電流を、より小さくすることができる。また、絶縁体４１２およ
び半導体４０６ｃのエッチング時に、導電体４０４をマスクとしなくてもよいため、導電
体４０４がプラズマに曝されることがない。したがって、アンテナ効果によるトランジス
タの静電破壊が生じにくく、半導体装置を歩留まり高く生産することができる。また、半
導体装置の設計の自由度が高くなるため、複雑な構造を有するＬＳＩ（Ｌａｒｇｅ  Ｓｃ
ａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）やＶＬＳＩ（Ｖｅｒｙ  Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉ
ｎｔｅｇｒａｔｉｏｎ）などの集積回路に好適である。
【０１７３】
また、図９（Ａ）は、トランジスタの上面図の一例である。図９（Ａ）の一点鎖線Ｆ１−
Ｆ２および一点鎖線Ｆ３−Ｆ４に対応する断面図の一例を図９（Ｂ）に示す。なお、図９
（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
【０１７４】
図１などではソース電極およびドレイン電極として機能する導電体４１６ａおよび導電体
４１６ｂと、ゲート電極として機能する導電体４０４とが重なる領域を有する構造を示し
たが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、図９に
示すように、導電体４１６ａおよび導電体４１６ｂと、導電体４０４とが重なる領域を有
さない構造であっても構わない。このような構造とすることで、寄生容量の小さいトラン
ジスタとすることができる。そのため、スイッチング特性が良好で、ノイズの小さいトラ
ンジスタとなる。
【０１７５】
なお、導電体４１６ａおよび導電体４１６ｂと、導電体４０４とが重ならないことにより
、導電体４１６ａと導電体４１６ｂとの間の抵抗が高くなる場合がある。その場合、トラ
ンジスタのオン電流が小さくなることがあるため、該抵抗をなるべく低くすることが好ま
しい。例えば、導電体４１６ａ（導電体４１６ｂ）と、導電体４０４との距離を小さくす
ればよい。例えば、導電体４１６ａ（導電体４１６ｂ）と、導電体４０４との距離を０μ
ｍ以上１μｍ以下、好ましくは０μｍ以上０．５μｍ以下、さらに好ましくは０μｍ以上
０．２μｍ以下、より好ましくは０μｍ以上０．１μｍ以下とすればよい。
【０１７６】
または、導電体４１６ａ（導電体４１６ｂ）と導電体４０４との間にある半導体４０６ｂ
または／および半導体４０６ａに低抵抗領域４２３ａ（低抵抗領域４２３ｂ）を設ければ
よい。なお、低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、例えば、半導体４０６ｂ
または／および半導体４０６ａのほかの領域よりもキャリア密度の高い領域を有する。ま
たは、低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、半導体４０６ｂまたは／および
半導体４０６ａのほかの領域よりも不純物濃度の高い領域を有する。または、低抵抗領域
４２３ａおよび低抵抗領域４２３ｂは、半導体４０６ｂまたは／および半導体４０６ａの
ほかの領域よりもキャリア移動度の高い領域を有する。低抵抗領域４２３ａおよび低抵抗
領域４２３ｂは、例えば、導電体４０４、導電体４１６ａ、導電体４１６ｂなどをマスク
とし、半導体４０６ｂまたは／および半導体４０６ａに不純物を添加することで形成すれ
ばよい。
【０１７７】
なお、導電体４１６ａ（導電体４１６ｂ）と、導電体４０４との距離を小さくし、かつ導
電体４１６ａ（導電体４１６ｂ）と導電体４０４との間にある半導体４０６ｂまたは／お
よび半導体４０６ａに低抵抗領域４２３ａ（低抵抗領域４２３ｂ）を設けても構わない。
【０１７８】
また、図１０（Ａ）は、トランジスタの上面図の一例である。図１０（Ａ）の一点鎖線Ｇ
１−Ｇ２および一点鎖線Ｇ３−Ｇ４に対応する断面図の一例を図１０（Ｂ）に示す。なお
、図１０（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
【０１７９】
図１などではソース電極およびドレイン電極として機能する導電体４１６ａおよび導電体
４１６ｂが、半導体４０６ｂの上面および側面、絶縁体４０２の上面などと接する例を示
したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、図１
０に示すように、導電体４１６ａおよび導電体４１６ｂが半導体４０６ｂの上面のみと接
する構造であっても構わない。
【０１８０】
また、図１０（Ｂ）に示すように、絶縁体４１８上に絶縁体４２８を有してもよい。絶縁
体４２８は、上面が平坦な絶縁体であると好ましい。なお、絶縁体４２８は、例えば、ホ
ウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素
、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジ
ム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。な
お、絶縁体４２８が、窒化酸化シリコン、窒化シリコンなどの窒素を含む絶縁体を含んで
も構わない。絶縁体４２８の上面を平坦化するために、化学機械研磨（ＣＭＰ：Ｃｈｅｍ
ｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法などによって平坦化処理を行
ってもよい。
【０１８１】
または、絶縁体４２８は、樹脂を用いてもよい。例えば、ポリイミド、ポリアミド、アク
リル、シリコーンなどを含む樹脂を用いればよい。樹脂を用いることで、絶縁体４２８の
上面を平坦化処理しなくてもよい場合がある。また、樹脂は短い時間で厚い膜を成膜する
ことができるため、生産性を高めることができる。
【０１８２】
また、図１０（Ａ）および図１０（Ｂ）に示すように、絶縁体４２８上に導電体４２４ａ
および導電体４２４ｂを有してもよい。導電体４２４ａおよび導電体４２４ｂは、例えば
、配線としての機能を有する。また、絶縁体４２８が開口部を有し、該開口部を介して導
電体４１６ａと導電体４２４ａとが電気的に接続しても構わない。また、絶縁体４２８が
別の開口部を有し、該開口部を介して導電体４１６ｂと導電体４２４ｂとが電気的に接続
しても構わない。このとき、それぞれの開口部内に導電体４２６ａ、導電体４２６ｂを有
しても構わない。
【０１８３】
導電体４２４ａおよび導電体４２４ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、
シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、
亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウ
ム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で
用いればよい。または前述の元素を含む合金や化合物であってもよく、アルミニウムを含
む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、
スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
【０１８４】
図１０に示すトランジスタは、導電体４１６ａおよび導電体４１６ｂは、半導体４０６ｂ
の側面と接しない。したがって、第１のゲート電極として機能する導電体４０４から半導
体４０６ｂの側面に向けて印加される電界が、導電体４１６ａおよび導電体４１６ｂによ
って遮蔽されにくい構造である。また、導電体４１６ａおよび導電体４１６ｂは、絶縁体
４０２の上面と接しない。そのため、絶縁体４０２から放出される過剰酸素（酸素）が導
電体４１６ａおよび導電体４１６ｂを酸化させるために消費されない。したがって、絶縁
体４０２から放出される過剰酸素（酸素）を、半導体４０６ｂの酸素欠損を低減するため
に効率的に利用することのできる構造である。即ち、図１０に示す構造のトランジスタは
、高いオン電流、高い電界効果移動度、低いサブスレッショルドスイング値、高い信頼性
などを有する優れた電気特性のトランジスタである。
【０１８５】
また、図１１（Ａ）は、トランジスタの上面図の一例である。図１１（Ａ）の一点鎖線Ｈ
１−Ｈ２および一点鎖線Ｈ３−Ｈ４に対応する断面図の一例を図１１（Ｂ）に示す。なお
、図１１（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
【０１８６】
トランジスタは、図１１に示すように、導電体４１６ａおよび導電体４１６ｂを有さず、
導電体４２６ａおよび導電体４２６ｂと、半導体４０６ｂとが接する構造であっても構わ
ない。この場合、半導体４０６ｂまたは／および半導体４０６ａの、少なくとも導電体４
２６ａおよび導電体４２６ｂと接する領域に低抵抗領域４２３ａ（低抵抗領域４２３ｂ）
を設けると好ましい。低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、例えば、導電体
４０４などをマスクとし、半導体４０６ｂまたは／および半導体４０６ａに不純物を添加
することで形成すればよい。なお、導電体４２６ａおよび導電体４２６ｂが、半導体４０
６ｂの孔（貫通しているもの）または窪み（貫通していないもの）に設けられていても構
わない。導電体４２６ａおよび導電体４２６ｂが、半導体４０６ｂの孔または窪みに設け
られることで、導電体４２６ａおよび導電体４２６ｂと、半導体４０６ｂとの接触面積が
大きくなるため、接触抵抗の影響を小さくすることができる。即ち、トランジスタのオン
電流を大きくすることができる。
【０１８７】
＜トランジスタ構造１の作製方法＞
次に、図１に示すトランジスタの作製方法について説明する。
【０１８８】
まず、基板４００を準備する。
【０１８９】
次に、導電体４１３となる導電体を成膜する。導電体４１３となる導電体は、スパッタリ
ング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ
）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）
法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ
）法、原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法な
どを用いて成膜すればよい。
【０１９０】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅ
ｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶ
Ｄ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔ
ａｌ  ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ
）法に分けることができる。
【０１９１】
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。熱ＣＶＤ法は、プラズマを用
いないため、プラズマダメージが生じず、欠陥の少ない膜が得られる。
【０１９２】
ＣＶＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例
えば、ＭＣＶＤ法およびＭＯＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜
を成膜することができる。また、例えば、ＭＣＶＤ法およびＭＯＣＶＤ法では、成膜しな
がら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜する
ことができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて
成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くする
ことができる。したがって、トランジスタの生産性を高めることができる。
【０１９３】
次に、導電体４１３となる導電体の一部をエッチングし、導電体４１３を形成する。
【０１９４】
次に、絶縁体４０２を成膜する（図１２（Ａ）参照。）。絶縁体４０２は、スパッタリン
グ法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜すればよい。なお
、ここでは、絶縁体４０２は、ＣＭＰ法などによって、上面から平坦化する場合について
説明する。絶縁体４０２の上面を平坦化することで、後の工程が容易となり、トランジス
タの歩留まりを高くすることができる。例えば、ＣＭＰ法によって、絶縁体４０２のＲＭ
Ｓ粗さを１ｎｍ以下、好ましくは０．５ｎｍ以下、さらに好ましくは０．３ｎｍ以下とす
る。または、１μｍ×１μｍの範囲におけるＲａを１ｎｍ未満、好ましくは０．６ｎｍ未
満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とする。または、
１μｍ×１μｍの範囲におけるＰ−Ｖを１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好
ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とする。ただし、本発明の一態様に係る
トランジスタは、絶縁体４０２の上面を平坦化した場合に限定されない。
【０１９５】
絶縁体４０２は、過剰酸素を含ませるように成膜すればよい。または、絶縁体４０２の成
膜後に酸素を添加しても構わない。酸素の添加は、例えば、イオン注入法により、加速電
圧を２ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０１４ｉｏｎｓ／ｃｍ２以上５×
１０１６ｉｏｎｓ／ｃｍ２以下として行えばよい。
【０１９６】
なお、絶縁体４０２を積層膜で構成する場合には、それぞれの膜を、上記のような成膜方
法を用いて、異なる成膜方法で成膜してもよい。例えば、１層目の膜をＣＶＤ法で成膜し
、２層目の膜をＡＬＤ法で成膜してもよい。または、１層目の膜をスパッタリング法で成
膜し、２層目の膜をＡＬＤ法で成膜してもよい。このように、それぞれ異なる成膜方法を
用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、そ
れらの膜を積層することによって、積層膜全体として、より適切な膜を構成することがで
きる。
【０１９７】
つまり、ｎ層目（ｎは自然数）の膜を、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰ
ＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目の膜を、スパ
ッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などのうちの少なくとも１
つの方法で成膜する。なお、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が同じでも異
なっていてもよい。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。
または、すべての膜において、成膜方法が同じでもよい。
【０１９８】
次に、半導体４０６ａとなる半導体、および半導体４０６ｂとなる半導体をこの順に成膜
する。半導体４０６ａとなる半導体、および半導体４０６ｂとなる半導体は、スパッタリ
ング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【０１９９】
なお、半導体４０６ａとなる半導体、および半導体４０６ｂとなる半導体として、Ｉｎ−
Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルイ
ンジウム、トリメチルガリウムおよびジメチル亜鉛などを用いればよい。なお、上記原料
ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムな
どを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いて
もよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。
【０２００】
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下
、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理は、不活性ガス雰
囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行
う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス
雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１
％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって
、半導体４０６ａとなる半導体、および半導体４０６ｂとなる半導体の結晶性を高めるこ
とや、水素や水などの不純物を除去することなどができる。
【０２０１】
次に、半導体４０６ａとなる半導体、および半導体４０６ｂとなる半導体の一部をエッチ
ングし、半導体４０６ａおよび半導体４０６ｂを形成する（図１２（Ｂ）参照。）。この
とき、半導体４０６ａおよび半導体４０６ｂが、導電体４１３の少なくとも一部と重なる
ように形成する。
【０２０２】
次に、導電体４１６ａおよび導電体４１６ｂとなる導電体を成膜する。導電体４１６ａお
よび導電体４１６ｂとなる導電体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬ
Ｄ法、ＡＬＤ法などを用いて成膜すればよい。
【０２０３】
導電体４１６ａおよび導電体４１６ｂは、導電体４１６ａおよび導電体４１６ｂとなる導
電体を成膜した後で、該導電体の一部をエッチングすることで形成される。したがって、
該導電体の成膜時に、半導体４０６ｂへダメージを与えない成膜方法を用いると好ましい
。即ち、該導電体の成膜には、ＭＣＶＤ法などを用いると好ましい。
【０２０４】
なお、該導電体を積層膜で構成する場合には、それぞれの膜を、スパッタリング法、ＣＶ
Ｄ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、Ｐ
ＬＤ法、ＡＬＤ法などのような成膜方法を用いて、異なる成膜方法で成膜してもよい。例
えば、１層目の膜をＭＯＣＶＤ法で成膜し、２層目の膜をスパッタリング法で成膜しても
よい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をＭＯＣＶＤ法で成膜しても
よい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をスパッタリング法で成膜し
てもよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をスパッタリング法で成
膜し、３層目の膜をＡＬＤ法で成膜してもよい。このように、それぞれ、異なる成膜方法
を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、
それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することが
できる。
【０２０５】
つまり、該導電体を積層膜で構成する場合には、例えば、ｎ層目（ｎは自然数）の膜を、
スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ
法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、
ｎ＋１層目の膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣ
ＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１
つの方法で成膜し、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が異なっていてもよい
。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。または、すべての
膜において、成膜方法が同じでもよい。
【０２０６】
なお、該導電体、または該導電体の積層膜の内の少なくとも一つの膜と、半導体４０６ａ
となる半導体、または半導体４０６ｂとなる半導体とは、同じ成膜方法を用いてもよい。
例えば、どちらも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに成膜する
ことができる。その結果、不純物の混入を防ぐことができる。
【０２０７】
なお、該導電体、または該導電体の積層膜の内の少なくとも一つの膜と、半導体４０６ａ
となる半導体、または半導体４０６ｂとなる半導体と、絶縁体４０２、または絶縁体４０
２の積層膜の内の少なくとも一つの膜とは、同じ成膜方法を用いてもよい。例えば、どれ
も、スパッタリング法を用いてもよい。これにより、大気に触れさせずに成膜することが
できる。その結果、不純物の混入を防ぐことができる。ただし、本発明の一態様に係る半
導体装置の作製方法は、これらに限定されない。
【０２０８】
次に、導電体４１６ａおよび導電体４１６ｂとなる導電体の一部をエッチングし、導電体
４１６ａおよび導電体４１６ｂを形成する（図１３（Ａ）参照。）。次に、半導体４０６
ｃとなる半導体を成膜する。半導体４０６ｃとなる半導体は、スパッタリング法、ＣＶＤ
法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【０２０９】
なお、半導体４０６ｃとなる半導体として、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法に
よって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウムおよび
ジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリ
メチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチル
ガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えて
ジエチル亜鉛などを用いてもよい。
【０２１０】
次に、第２の加熱処理を行っても構わない。例えば、半導体４０６ａとして、半導体４０
６ｃとなる半導体よりも酸素透過性の高い半導体を選択する。即ち、半導体４０６ｃとな
る半導体として、半導体４０６ａよりも酸素透過性の低い半導体を選択する。換言すると
、半導体４０６ａとして、酸素を透過する機能を有する半導体を選択する。また、半導体
４０６ｃとなる半導体として、酸素をブロックする機能を有する半導体を選択する。この
とき、第２の加熱処理を行うことで、半導体４０６ａを介して、絶縁体４０２に含まれる
過剰酸素が半導体４０６ｂまで移動する。半導体４０６ｂは半導体４０６ｃとなる半導体
で覆われているため、過剰酸素の外方拡散が起こりにくい。そのため、このタイミングで
第２の加熱処理を行うことで、効率的に半導体４０６ｂの欠陥（酸素欠損）を低減するこ
とができる。なお、第２の加熱処理は、絶縁体４０２中の過剰酸素（酸素）が半導体４０
６ｂまで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照して
も構わない。または、第２の加熱処理は、第１の加熱処理よりも２０℃以上１５０℃以下
、好ましくは４０℃以上１００℃以下低い温度で行うと、絶縁体４０２から余分に過剰酸
素（酸素）が放出されないため好ましい。
【０２１１】
次に、絶縁体４１２となる絶縁体を成膜する。絶縁体４１２となる絶縁体は、スパッタリ
ング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【０２１２】
なお、絶縁体４１２となる絶縁体を積層膜で構成する場合には、それぞれの膜を、スパッ
タリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など
）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような成膜方法を用いて、異なる成膜方法で成
膜してもよい。例えば、１層目の膜をＭＯＣＶＤ法で成膜し、２層目の膜をスパッタリン
グ法で成膜してもよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をＭＯＣＶ
Ｄ法で成膜してもよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をスパッタ
リング法で成膜してもよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をスパ
ッタリング法で成膜し、３層目の膜をＡＬＤ法で成膜してもよい。このように、それぞれ
、異なる成膜方法を用いることによって、各層の膜に異なる機能や性質を持たせることが
できる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜
を構成することができる。
【０２１３】
つまり、絶縁体４１２となる絶縁体を積層膜で構成する場合には、例えば、ｎ層目（ｎは
自然数）の膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶ
Ｄ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つ
の方法で成膜し、ｎ＋１層目の膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、
熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのう
ちの少なくとも１つの方法で成膜し、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が異
なっていてもよい。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。
または、すべての膜において、成膜方法が同じでもよい。
【０２１４】
なお、絶縁体４１２となる絶縁体、または絶縁体４１２となる絶縁体の積層膜の内の少な
くとも一つの膜と、導電体４１６ａおよび導電体４１６ｂとなる導電体、または該導電体
の積層膜の内の少なくとも一つの膜とは、同じ成膜方法を用いてもよい。例えば、どちら
も、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに成膜することができる。
その結果、不純物の混入を防ぐことができる。または、例えば、絶縁体４１２となる絶縁
体と接する導電体４１６ａおよび導電体４１６ｂとなる導電体と、該導電体と接する絶縁
体４１２となる絶縁体とは、同じ成膜方法を用いてもよい。これにより、同じチャンバー
で成膜することができる。その結果、不純物の混入を防ぐことができる。
【０２１５】
なお、絶縁体４１２となる絶縁体、または絶縁体４１２となる絶縁体の積層膜の内の少な
くとも一つの膜と、導電体４１６ａおよび導電体４１６ｂとなる導電体、または該導電体
の積層膜の内の少なくとも一つの膜と、半導体４０６ａとなる半導体、または半導体４０
６ａとなる半導体の積層膜の内の少なくとも一つの膜と、半導体４０６ｂとなる半導体、
または半導体４０６ｂとなる半導体の積層膜の内の少なくとも一つの膜と、絶縁体４０２
、または絶縁体４０２の積層膜の内の少なくとも一つの膜とは、同じ成膜方法を用いても
よい。例えば、どれも、スパッタリング法を用いてもよい。これにより、大気に触れさせ
ずに成膜することができる。その結果、不純物の混入を防ぐことができる。
【０２１６】
次に、第３の加熱処理を行っても構わない。例えば、半導体４０６ａとして、半導体４０
６ｃとなる半導体よりも酸素透過性の高い半導体を選択する。即ち、半導体４０６ｃとな
る半導体として、半導体４０６ａよりも酸素透過性の低い半導体を選択する。また、半導
体４０６ｃとなる半導体として、酸素をブロックする機能を有する半導体を選択する。ま
たは、例えば、半導体４０６ａとして、絶縁体４１２となる絶縁体よりも酸素透過性の高
い半導体を選択する。即ち、絶縁体４１２となる絶縁体として、半導体４０６ａよりも酸
素透過性の低い半導体を選択する。換言すると、半導体４０６ａとして、酸素を透過する
機能を有する半導体を選択する。また、絶縁体４１２となる絶縁体として、酸素をブロッ
クする機能を有する絶縁体を選択する。このとき、第３の加熱処理を行うことで、半導体
４０６ａを介して、絶縁体４０２に含まれる過剰酸素が半導体４０６ｂまで移動する。半
導体４０６ｂは半導体４０６ｃとなる半導体および絶縁体４１２となる絶縁体で覆われて
いるため、過剰酸素の外方拡散が起こりにくい。そのため、このタイミングで第３の加熱
処理を行うことで、効率的に半導体４０６ｂの欠陥（酸素欠損）を低減することができる
。なお、第３の加熱処理は、絶縁体４０２中の過剰酸素（酸素）が半導体４０６ｂまで拡
散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない
。または、第３の加熱処理は、第１の加熱処理よりも２０℃以上１５０℃以下、好ましく
は４０℃以上１００℃以下低い温度で行うと、絶縁体４０２から余分に過剰酸素（酸素）
が放出されないため好ましい。なお、絶縁体４１２となる絶縁体が酸素をブロックする機
能を有する場合、半導体４０６ｃとなる半導体が酸素をブロックする機能を有さなくても
構わない。
【０２１７】
次に、導電体４０４となる導電体を成膜する。導電体４０４となる導電体は、スパッタリ
ング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【０２１８】
絶縁体４１２となる絶縁体は、トランジスタのゲート絶縁体として機能する。したがって
導電体４０４となる導電体の成膜時に、絶縁体４１２となる絶縁体へダメージを与えない
成膜方法を用いると好ましい。即ち、該導電体の成膜には、ＭＣＶＤ法などを用いると好
ましい。
【０２１９】
なお、導電体４０４となる導電体を積層膜で構成する場合には、それぞれの膜を、スパッ
タリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など
）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような成膜方法を用いて、異なる成膜方法で成
膜してもよい。例えば、１層目の膜をＭＯＣＶＤ法で成膜し、２層目の膜をスパッタリン
グ法で成膜してもよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をＭＯＣＶ
Ｄ法で成膜してもよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をスパッタ
リング法で成膜してもよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をスパ
ッタリング法で成膜し、３層目の膜をＡＬＤ法で成膜してもよい。このように、それぞれ
、異なる成膜方法を用いることによって、各層の膜に異なる機能や性質を持たせることが
できる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜
を構成することができる。
【０２２０】
つまり、導電体４０４となる導電体を積層膜で構成する場合には、例えば、ｎ層目（ｎは
自然数）の膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶ
Ｄ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つ
の方法で成膜し、ｎ＋１層目の膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、
熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのう
ちの少なくとも１つの方法で成膜し、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が異
なっていてもよい。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。
または、すべての膜において、成膜方法が同じでもよい。
【０２２１】
なお、導電体４０４となる導電体、または導電体４０４となる導電体の積層膜の内の少な
くとも一つの膜と、絶縁体４１２となる絶縁体、または絶縁体４１２となる絶縁体の積層
膜の内の少なくとも一つの膜とは、同じ成膜方法を用いてもよい。例えば、どちらも、Ａ
ＬＤ法を用いてもよい。これにより、大気に触れさせずに成膜することができる。その結
果、不純物の混入を防ぐことができる。または、例えば、絶縁体４１２となる絶縁体と接
する導電体４０４となる導電体と、導電体４０４となる導電体と接する絶縁体４１２とな
る絶縁体とは、同じ成膜方法を用いてもよい。これにより、同じチャンバーで成膜するこ
とができる。その結果、不純物の混入を防ぐことができる。
【０２２２】
なお、導電体４０４となる導電体、または導電体４０４となる導電体の積層膜の内の少な
くとも一つの膜と、絶縁体４１２となる絶縁体、または絶縁体４１２となる絶縁体の積層
膜の内の少なくとも一つの膜と、導電体４１６ａおよび導電体４１６ｂとなる導電体、ま
たは該導電体の積層膜の内の少なくとも一つの膜と、半導体４０６ａとなる半導体と、半
導体４０６ｂとなる半導体と、半導体４０６ｃとなる半導体と、絶縁体４０２、または絶
縁体４０２の積層膜の内の少なくとも一つの膜とは、同じ成膜方法を用いてもよい。例え
ば、どれも、スパッタリング法を用いてもよい。これにより、大気に触れさせずに成膜す
ることができる。その結果、不純物の混入を防ぐことができる。
【０２２３】
次に、導電体４０４となる導電体の一部をエッチングして導電体４０４を形成する。なお
、導電体４０４は、半導体４０６ｂの少なくとも一部と重なるように形成する。
【０２２４】
次に、導電体４０４となる導電体と同様に、絶縁体４１２となる絶縁体の一部をエッチン
グして絶縁体４１２を形成する。
【０２２５】
次に、導電体４０４となる導電体および絶縁体４１２となる絶縁体と同様に、半導体４０
６ｃとなる半導体の一部をエッチングして半導体４０６ｃを形成する（図１３（Ｂ）参照
。）。
【０２２６】
なお、導電体４０４となる導電体、絶縁体４１２となる絶縁体および半導体４０６ｃとな
る半導体の一部をエッチングする際には、同一のフォトリソグラフィ工程など用いてもよ
い。または、導電体４０４をマスクとして用いて絶縁体４１２となる絶縁体および半導体
４０６ｃとなる半導体をエッチングしてもよい。そのため、導電体４０４、絶縁体４１２
および半導体４０６ｃは、上面図において同様の形状となる。なお、絶縁体４１２、半導
体４０６ｃ、導電体４０４の全部または一部を異なるフォトリソグラフィ工程で形成して
もよい。その場合、図１３（Ｃ１）に示す拡大断面のように、導電体４０４よりも絶縁体
４１２または／および半導体４０６ｃが突出した（迫り出した）形状となる場合や、図１
３（Ｃ２）に示す拡大断面のように、導電体４０４が絶縁体４１２または／および半導体
４０６ｃよりも突出した（迫り出した）形状となる場合がある。これらに示すような形状
とすることによって、形状不良が低減され、ゲートリーク電流を低減できる場合がある。
【０２２７】
次に、絶縁体４０８を成膜する（図１４（Ａ）参照。）。絶縁体４０８は、スパッタリン
グ法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【０２２８】
次に、第４の加熱処理を行っても構わない。例えば、半導体４０６ａとして、半導体４０
６ｃよりも酸素透過性の高い半導体を選択する。即ち、半導体４０６ｃとして、半導体４
０６ａよりも酸素透過性の低い半導体を選択する。また、半導体４０６ｃとして、酸素を
ブロックする機能を有する半導体を選択する。または、例えば、半導体４０６ａとして、
絶縁体４１２よりも酸素透過性の高い半導体を選択する。即ち、絶縁体４１２として、半
導体４０６ａよりも酸素透過性の低い半導体を選択する。または、例えば、半導体４０６
ａとして、絶縁体４０８よりも酸素透過性の高い半導体を選択する。即ち、絶縁体４０８
として、半導体４０６ａよりも酸素透過性の低い半導体を選択する。換言すると、半導体
４０６ａとして、酸素を透過する機能を有する半導体を選択する。また、絶縁体４０８と
して、酸素をブロックする機能を有する絶縁体を選択する。このとき、第４の加熱処理を
行うことで、半導体４０６ａを介して、絶縁体４０２に含まれる過剰酸素が半導体４０６
ｂまで移動する。半導体４０６ｂは半導体４０６ｃ、絶縁体４１２、絶縁体４０８のいず
れかで覆われているため、過剰酸素の外方拡散が起こりにくい。そのため、このタイミン
グで第４の加熱処理を行うことで、効率的に半導体４０６ｂの欠陥（酸素欠損）を低減す
ることができる。なお、第４の加熱処理は、絶縁体４０２中の過剰酸素（酸素）が半導体
４０６ｂまで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照
しても構わない。または、第４の加熱処理は、第１の加熱処理よりも２０℃以上１５０℃
以下、好ましくは４０℃以上１００℃低い温度で行うと、絶縁体４０２から余分に過剰酸
素（酸素）が放出されないため好ましい。なお、絶縁体４０８が酸素をブロックする機能
を有する場合、半導体４０６ｃまたは／および絶縁体４１２が酸素をブロックする機能を
有さなくても構わない。
【０２２９】
なお、第１の加熱処理、第２の加熱処理、第３の加熱処理および第４の加熱処理の全てま
たは一部を行わなくても構わない。
【０２３０】
次に、絶縁体４１８を成膜する（図１４（Ｂ）参照。）。絶縁体４１８は、スパッタリン
グ法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【０２３１】
以上のようにして、図１に示したトランジスタを作製することができる。
【０２３２】
＜トランジスタ構造２＞
図１５（Ａ）および図１５（Ｂ）は、本発明の一態様のトランジスタの上面図および断面
図である。図１５（Ａ）は上面図であり、図１５（Ｂ）は、図１５（Ａ）に示す一点鎖線
Ｉ１−Ｉ２、および一点鎖線Ｉ３−Ｉ４に対応する断面図である。なお、図１５（Ａ）の
上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０２３３】
図１５（Ａ）および図１５（Ｂ）に示すトランジスタは、基板５００上の導電体５１３と
、基板５００上および導電体５１３上の凸部を有する絶縁体５０２と、絶縁体５０２の凸
部上の半導体５０６ａと、半導体５０６ａ上の半導体５０６ｂと、半導体５０６ｂ上の半
導体５０６ｃと、半導体５０６ａ、半導体５０６ｂおよび半導体５０６ｃと接し、間隔を
開けて配置された導電体５１６ａおよび導電体５１６ｂと、半導体５０６ｃ上、導電体５
１６ａ上および導電体５１６ｂ上の絶縁体５１２と、絶縁体５１２上の導電体５０４と、
導電体５１６ａ上、導電体５１６ｂ上、絶縁体５１２上および導電体５０４上の絶縁体５
０８と、絶縁体５０８上の絶縁体５１８と、を有する。
【０２３４】
なお、絶縁体５１２は、Ｉ３−Ｉ４断面において、少なくとも半導体５０６ｂの側面と接
する。また、導電体５０４は、Ｉ３−Ｉ４断面において、少なくとも絶縁体５１２を介し
て半導体５０６ｂの上面および側面と面する。また、導電体５１３は、絶縁体５０２を介
して半導体５０６ｂの下面と面する。また、絶縁体５０２が凸部を有さなくても構わない
。また、半導体５０６ｃを有さなくても構わない。また、絶縁体５０８を有さなくても構
わない。また、絶縁体５１８を有さなくても構わない。
【０２３５】
なお、半導体５０６ｂは、トランジスタのチャネル形成領域としての機能を有する。また
、導電体５０４は、トランジスタの第１のゲート電極（フロントゲート電極ともいう。）
としての機能を有する。また、導電体５１３は、トランジスタの第２のゲート電極（バッ
クゲート電極ともいう。）としての機能を有する。また、導電体５１６ａおよび導電体５
１６ｂは、トランジスタのソース電極およびドレイン電極としての機能を有する。また、
絶縁体５０８は、バリア層としての機能を有する。絶縁体５０８は、例えば、酸素または
／および水素をブロックする機能を有する。または、絶縁体５０８は、例えば、半導体５
０６ａまたは／および半導体５０６ｃよりも、酸素または／および水素をブロックする能
力が高い。
【０２３６】
なお、絶縁体５０２は過剰酸素を含む絶縁体である。
【０２３７】
なお、基板５００は、基板４００についての記載を参照する。また、導電体５１３は、導
電体４１３についての記載を参照する。また、絶縁体５０２は、絶縁体４０２についての
記載を参照する。また、半導体５０６ａは、半導体４０６ａについての記載を参照する。
また、半導体５０６ｂは、半導体４０６ｂについての記載を参照する。また、半導体５０
６ｃは、半導体４０６ｃについての記載を参照する。また、導電体５１６ａおよび導電体
５１６ｂは、導電体４１６ａおよび導電体４１６ｂについての記載を参照する。また、絶
縁体５１２は、絶縁体４１２についての記載を参照する。また、導電体５０４は、導電体
４０４についての記載を参照する。また、絶縁体５０８は、絶縁体４０８についての記載
を参照する。また、絶縁体５１８は、絶縁体４１８についての記載を参照する。
【０２３８】
したがって、図１５に示すトランジスタは、図１に示したトランジスタと一部の構造が異
なるのみである。具体的には、図１に示したトランジスタの半導体４０６ａ、半導体４０
６ｂおよび半導体４０６ｃの構造と、図１５に示すトランジスタの半導体５０６ａ、半導
体５０６ｂおよび半導体５０６ｃの構造が異なるのみである。したがって、図１５に示す
トランジスタは、図１に示したトランジスタについての説明を適宜参照することができる
。
【０２３９】
なお、図１５では、トランジスタの第１のゲート電極である導電体５０４と第２のゲート
電極である導電体５１３とが、電気的に接続しない例を示したが、本発明の一態様に係る
トランジスタの構造はこれに限定されない。例えば、図１６（Ａ）に示すように、導電体
５０４と導電体５１３とが接する構造であっても構わない。このような構成とすることで
、導電体５０４と導電体５１３とに同じ電位が供給されるため、トランジスタのスイッチ
ング特性を向上させることができる。または、図１６（Ｂ）に示すように、導電体５１３
を有さない構造であっても構わない。
【０２４０】
また、図１７（Ａ）は、トランジスタの上面図の一例である。図１７（Ａ）の一点鎖線Ｊ
１−Ｊ２および一点鎖線Ｊ３−Ｊ４に対応する断面図の一例を図１７（Ｂ）に示す。なお
、図１７（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
【０２４１】
なお、図１５（Ａ）に示す上面図では、絶縁体５１２が導電体５０４と同様の形状である
例を示したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば
、図１７（Ａ）および図１７（Ｂ）に示すように、絶縁体５１２が絶縁体５０２上、半導
体５０６ｃ上、導電体５１６ａ上および導電体５１６ｂ上に配置されていてもよい。
【０２４２】
＜トランジスタ構造３＞
図１８（Ａ）および図１８（Ｂ）は、本発明の一態様のトランジスタの上面図および断面
図である。図１８（Ａ）は上面図であり、図１８（Ｂ）は、図１８（Ａ）に示す一点鎖線
Ｋ１−Ｋ２、および一点鎖線Ｋ３−Ｋ４に対応する断面図である。なお、図１８（Ａ）の
上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０２４３】
図１８（Ａ）および図１８（Ｂ）に示すトランジスタは、基板６００上の導電体６０４と
、導電体６０４上の絶縁体６１２と、絶縁体６１２上の半導体６０６ａと、半導体６０６
ａ上の半導体６０６ｂと、半導体６０６ｂ上の半導体６０６ｃと、半導体６０６ａ、半導
体６０６ｂおよび半導体６０６ｃと接し、間隔を開けて配置された導電体６１６ａおよび
導電体６１６ｂと、半導体６０６ｃ上、導電体６１６ａ上および導電体６１６ｂ上の絶縁
体６１８と、を有する。なお、導電体６０４は、絶縁体６１２を介して半導体６０６ｂの
下面と面する。また、絶縁体６１２が凸部を有しても構わない。また、基板６００と導電
体６０４の間に絶縁体を有しても構わない。該絶縁体は、絶縁体５０２や絶縁体５０８に
ついての記載を参照する。また、半導体６０６ａを有さなくても構わない。また、絶縁体
６１８を有さなくても構わない。
【０２４４】
なお、半導体６０６ｂは、トランジスタのチャネル形成領域としての機能を有する。また
、導電体６０４は、トランジスタの第１のゲート電極（フロントゲート電極ともいう。）
としての機能を有する。また、導電体６１６ａおよび導電体６１６ｂは、トランジスタの
ソース電極およびドレイン電極としての機能を有する。
【０２４５】
なお、絶縁体６１８は過剰酸素を含む絶縁体である。
【０２４６】
なお、基板６００は、基板５００についての記載を参照する。また、導電体６０４は、導
電体５０４についての記載を参照する。また、絶縁体６１２は、絶縁体５１２についての
記載を参照する。また、半導体６０６ａは、半導体５０６ｃについての記載を参照する。
また、半導体６０６ｂは、半導体５０６ｂについての記載を参照する。また、半導体６０
６ｃは、半導体５０６ａについての記載を参照する。また、導電体６１６ａおよび導電体
６１６ｂは、導電体５１６ａおよび導電体５１６ｂついての記載を参照する。また、絶縁
体６１８は、絶縁体５０２についての記載を参照する。
【０２４７】
したがって、図１８に示すトランジスタは、図１５に示したトランジスタと一部の構造が
異なるのみとみなせる場合がある。具体的には、図１５に示したトランジスタの導電体５
０４を有さない構造と類似する。したがって、図１８に示すトランジスタは、図１５に示
したトランジスタについての説明を適宜参照することができる。
【０２４８】
なお、トランジスタは、絶縁体６１８を介して半導体６０６ｂと重なる導電体を有しても
よい。該導電体は、トランジスタの第２のゲート電極として機能する。該導電体は、導電
体５１３についての記載を参照する。また、該第２のゲート電極によってｓ−ｃｈａｎｎ
ｅｌ構造を形成していても構わない。
【０２４９】
なお、絶縁体６１８上には、表示素子が設けられていてもよい。例えば、画素電極、液晶
層、共通電極、発光層、有機ＥＬ層、陽極、陰極などが設けられていてもよい。表示素子
は、例えば、導電体６１６ａなどと接続されている。
【０２５０】
また、図１９（Ａ）は、トランジスタの上面図の一例である。図１９（Ａ）の一点鎖線Ｌ
１−Ｌ２および一点鎖線Ｌ３−Ｌ４に対応する断面図の一例を図１９（Ｂ）に示す。なお
、図１９（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
【０２５１】
なお、半導体の上に、チャネル保護膜として機能させることができる絶縁体を配置しても
よい。例えば、図１９に示すように、導電体６１６ａおよび導電体６１６ｂと、半導体６
０６ｃとの間に、絶縁体６２０を配置してもよい。その場合、導電体６１６ａ（導電体６
１６ｂ）と半導体６０６ｃとは、絶縁体６２０中の開口部を介して接続される。絶縁体６
２０は、絶縁体６１８についての記載を参照すればよい。
【０２５２】
なお、図１８（Ｂ）や図１９（Ｂ）において、絶縁体６１８の上に、導電体６１３を配置
してもよい。その場合の例を図２０に示す。なお、導電体６１３については、導電体５１
３についての記載を参照する。また、導電体６１３には、導電体６０４と同じ電位や同じ
信号が供給されてもよいし、異なる電位や信号が供給されてもよい。例えば、導電体６１
３に、一定の電位を供給して、トランジスタのしきい値電圧を制御してもよい。つまり、
導電体６１３は、第２のゲート電極としての機能を有することができる。
【０２５３】
＜半導体装置＞
以下では、本発明の一態様に係る半導体装置を例示する。
【０２５４】
以下では、本発明の一態様に係るトランジスタを利用した半導体装置の一例について説明
する。
【０２５５】
図２１（Ａ）に本発明の一態様の半導体装置の断面図を示す。図２１（Ａ）に示す半導体
装置は、下部に第１の半導体を用いたトランジスタ２２００を有し、上部に第２の半導体
を用いたトランジスタ２１００を有している。図２１（Ａ）では、第２の半導体を用いた
トランジスタ２１００として、図１で例示したトランジスタを適用した例を示している。
【０２５６】
第１の半導体は、第２の半導体と異なるエネルギーギャップを持つ半導体を用いてもよい
。例えば、第１の半導体を酸化物半導体以外の半導体とし、第２の半導体を酸化物半導体
とする。第１の半導体として多結晶構造、単結晶構造などのシリコン、ゲルマニウム、な
どを用いてもよい。または、歪みシリコンなどの歪みを有する半導体を用いてもよい。ま
たは、第１の半導体としてＨＥＭＴに適用可能なヒ化ガリウム、ヒ化アルミニウムガリウ
ム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコンゲルマニウム
などを用いてもよい。これらの半導体を第１の半導体に用いることで、高速動作をするこ
とに適したトランジスタ２２００とすることができる。また、酸化物半導体を第２の半導
体に用いることで、オフ電流の低いトランジスタ２１００とすることができる。
【０２５７】
なお、トランジスタ２２００は、ｎチャネル型、ｐチャネル型のどちらでもよいが、回路
によって適切なトランジスタを用いる。また、トランジスタ２１００または／およびトラ
ンジスタ２２００として、上述したトランジスタや図２１（Ａ）に示したトランジスタを
用いなくても構わない場合がある。
【０２５８】
図２１（Ａ）に示す半導体装置は、絶縁体２２０１および絶縁体２２０７を介して、トラ
ンジスタ２２００の上部にトランジスタ２１００を有する。また、トランジスタ２２００
とトランジスタ２１００の間には、配線として機能する複数の導電体２２０２が配置され
ている。また各種絶縁体に埋め込まれた複数の導電体２２０３により、上層と下層にそれ
ぞれ配置された配線や電極が電気的に接続されている。また、該半導体装置は、トランジ
スタ２１００上の絶縁体２２０４と、絶縁体２２０４上の導電体２２０５と、トランジス
タ２１００のソース電極およびドレイン電極と同一層に（同一工程を経て）形成された導
電体２２０６と、を有する。
【０２５９】
絶縁体２２０４は、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミ
ニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジ
ルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、
または積層で用いればよい。なお、絶縁体２２０４が、窒化酸化シリコン、窒化シリコン
などの窒素を含む絶縁体を含んでも構わない。
【０２６０】
または、絶縁体２２０４は、樹脂を用いてもよい。例えば、ポリイミド、ポリアミド、ア
クリル、シリコーンなどを含む樹脂を用いればよい。樹脂を用いることで、絶縁体２２０
４の上面を平坦化処理しなくてもよい場合がある。また、樹脂は短い時間で厚い膜を成膜
することができるため、生産性を高めることができる。
【０２６１】
複数のトランジスタを積層した構造とすることにより、高密度に複数の回路を配置するこ
とができる。
【０２６２】
ここで、トランジスタ２２００に用いる第１の半導体に単結晶シリコンを用いた場合、ト
ランジスタ２２００の第１の半導体の近傍の絶縁体の水素濃度が高いことが好ましい。該
水素により、シリコンのダングリングボンドを終端させることで、トランジスタ２２００
の信頼性を向上させることができる。一方、トランジスタ２１００に用いる第２の半導体
に酸化物半導体を用いた場合、トランジスタ２１００の第２の半導体の近傍の絶縁体の水
素濃度が低いことが好ましい。該水素は、酸化物半導体中にキャリアを生成する要因の一
つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。した
がって、単結晶シリコンを用いたトランジスタ２２００、および酸化物半導体を用いたト
ランジスタ２１００を積層する場合、これらの間に水素をブロックする機能を有する絶縁
体２２０７を配置することは両トランジスタの信頼性を高めるために有効である。
【０２６３】
絶縁体２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウ
ム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸
化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）などを含む絶縁体を、単層で
、または積層で用いればよい。
【０２６４】
また、酸化物半導体を用いたトランジスタ２１００を覆うように、トランジスタ２１００
上に水素をブロックする機能を有する絶縁体を形成することが好ましい。絶縁体としては
、絶縁体２２０７と同様の絶縁体を用いることができ、特に酸化アルミニウムを適用する
ことが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対
して膜を透過させない遮断効果が高い。したがって、トランジスタ２１００を覆う絶縁体
２２０８として酸化アルミニウム膜を用いることで、トランジスタ２１００に含まれる酸
化物半導体からの酸素の脱離を防止するとともに、酸化物半導体への水および水素の混入
を防止することができる。
【０２６５】
なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプの
トランジスタとすることができる。例えば、ＦＩＮ（フィン）型のトランジスタなどとす
ることができる。その場合の断面図の例を、図２１（Ｂ）に示す。半導体基板２２１１の
上に、絶縁層２２１２が配置されている。半導体基板２２１１は、先端の細い凸部（フィ
ンともいう。）を有する。なお、凸部は、先端が細くなくてもよく、例えば、略直方体の
凸部であってもよいし、先端が太い凸部であってもよい。半導体基板２２１１の凸部の上
には、ゲート絶縁体２２１４が配置され、その上には、ゲート電極２２１３が配置されて
いる。半導体基板２２１１には、ソース領域およびドレイン領域２２１５が形成されてい
る。なお、ここでは、半導体基板２２１１が、凸部を有する例を示したが、本発明の一態
様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸型の半
導体領域を形成しても構わない。
【０２６６】
上記回路において、トランジスタ２１００やトランジスタ２２００の電極の接続を異なら
せることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導
体装置を用いることにより実現できる回路構成の例を説明する。
【０２６７】
図２２（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のト
ランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯ
Ｓインバータの構成を示している。
【０２６８】
また図２２（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれ
ぞれのソースとドレインを接続した構成を示している。このような構成とすることで、い
わゆるＣＭＯＳアナログスイッチとして機能させることができる。
【０２６９】
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保
持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図２３
に示す。
【０２７０】
図２３（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の
半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、ト
ランジスタ３３００としては、上述したトランジスタを用いることができる。
【０２７１】
トランジスタ３３００は、酸化物半導体を用いたトランジスタである。トランジスタ３３
００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容
を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレ
ッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置
となる。
【０２７２】
図２３（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に
接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される
。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的
に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されて
いる。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、
ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３０
０５は容量素子３４００の電極の他方と電気的に接続されている。
【０２７３】
図２３（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能とい
う特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能であ
る。
【０２７４】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トラ
ンジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする
。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容
量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。すなわち、ト
ランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異
なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という
。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トラン
ジスタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とす
ることにより、ノードＦＧに電荷が保持される（保持）。
【０２７５】
トランジスタ３３００のオフ電流は極めて小さいため、ノードＦＧの電荷は長期間にわた
って保持される。
【０２７６】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与
えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線
３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ
３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷
が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００の
ゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌよ
り低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を
「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがっ
て、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることによ
り、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧ
にＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞
Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧ
にＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖ
ｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため
、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み
出すことができる。
【０２７７】
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報
を読み出さなくてはならない。ほかのメモリセルの情報を読み出さないためには、ノード
ＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位
、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えればよい。または、ノー
ドＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位
、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えればよい。
【０２７８】
図２３（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図２３（Ａ）に
示した半導体装置と異なる。この場合も図２３（Ａ）に示した半導体装置と同様の動作に
より情報の書き込みおよび保持動作が可能である。
【０２７９】
図２３（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジス
タ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００
とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結
果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量
素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって
、異なる値をとる。
【０２８０】
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３
の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の
電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×
ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素
子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると
、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ
１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝
（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２８１】
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すこと
ができる。
【０２８２】
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトラ
ンジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを
駆動回路上に積層して配置する構成とすればよい。
【０２８３】
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の極めて小さいトランジスタ
を適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフ
レッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可
能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給が
ない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって
記憶内容を保持することが可能である。
【０２８４】
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こ
りにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注
入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といっ
た問題が全く生じない。すなわち、本発明の一態様に係る半導体装置は、従来の不揮発性
メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半
導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込
みが行われるため、高速な動作が可能となる。
【０２８５】
＜ＲＦタグ＞
以下では、上述したトランジスタ、または記憶装置を含むＲＦタグについて、図２４を用
いて説明する。
【０２８６】
本発明の一態様に係るＲＦタグは、内部に記憶回路を有し、記憶回路に情報を記憶し、非
接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴
から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証
システムなどに用いることが可能である。なお、これらの用途に用いるためには高い信頼
性が要求される。
【０２８７】
ＲＦタグの構成について図２４を用いて説明する。図２４は、ＲＦタグの構成例を示すブ
ロック図である。
【０２８８】
図２４に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどとも
いう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８
０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８
０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。
なお、復調回路８０７に含まれる整流作用を示すトランジスタの半導体には、逆方向電流
を十分に抑制することが可能な、例えば、酸化物半導体を用いてもよい。これにより、逆
方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止でき
る。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。な
お、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁
結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式
の３つに大別される。ＲＦタグ８００は、そのいずれの方式に用いることも可能である。
【０２８９】
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアン
テナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８
０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流
、例えば、半波２倍圧整流し、後段の容量素子により、整流された信号を平滑化すること
で入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側に
は、リミッタ回路を有してもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内
部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御す
るための回路である。
【０２９０】
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための
回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよ
い。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０
９のリセット信号を生成するための回路である。
【０２９１】
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成す
るための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応
じて変調をおこなうための回路である。
【０２９２】
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、
入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを
有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行
うための回路である。
【０２９３】
なお、上述の各回路は、適宜、取捨することができる。
【０２９４】
ここで、上述した記憶装置を、記憶回路８１０に用いることができる。本発明の一態様に
係る記憶装置は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好
適である。さらに本発明の一態様に係る記憶装置は、データの書き込みに必要な電力（電
圧）が従来の不揮発性メモリに比べて低いため、データの読み出し時と書込み時の最大通
信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足
し、誤動作または誤書込みが生じることを抑制することができる。
【０２９５】
また、本発明の一態様に係る記憶装置は、不揮発性メモリとして用いることが可能である
ため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデ
ータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにし
ておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷すること
で、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にの
み固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になること
がなく出荷後の製品に対応した顧客管理が容易となる。
【０２９６】
＜ＲＦタグの使用例＞
以下では、本発明の一態様に係るＲＦタグの使用例について図２５を用いて説明する。Ｒ
Ｆタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書
類（運転免許証や住民票等、図２５（Ａ）参照。）、包装用容器類（包装紙やボトル等、
図２５（Ｃ）参照。）、記録媒体（ＤＶＤやビデオテープ等、図２５（Ｂ）参照。）、乗
り物類（自転車等、図２５（Ｄ）参照。）、身の回り品（鞄や眼鏡等）、食品類、植物類
、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表
示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、もしくは各物品
に取り付ける荷札（図２５（Ｅ）および図２５（Ｆ）参照。）等に設けて使用することが
できる。
【０２９７】
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物
品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれ
ば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ
４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザ
イン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書
類等に本発明の一態様に係るＲＦタグ４０００により、認証機能を付与することができ、
この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒
体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係る
ＲＦタグ４０００を取り付けることにより、検品システム等のシステムの効率化を図るこ
とができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグ４０００を取り
付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０２９８】
以上のように、本発明の一態様に係るＲＦタグは、上述したような各用途に用いることが
できる。
【０２９９】
＜ＣＰＵ＞
以下では、上述したトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵにつ
いて説明する。
【０３００】
図２６は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図で
ある。
【０３０１】
図２６に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔ
ｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェ
ース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基
板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は
、別チップに設けてもよい。もちろん、図２６に示すＣＰＵは、その構成を簡略化して示
した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例え
ば、図２６に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含
み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算
回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４
ビットなどとすることができる。
【０３０２】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
【０３０３】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０３０４】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記
各種回路に供給する。
【０３０５】
図２６に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ
１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができ
る。
【０３０６】
図２６に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの
指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１
９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる
。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換え
が行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる
。
【０３０７】
図２７は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一例
である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮
断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と
、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有す
る。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２
１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、
インダクタなどのその他の素子をさらに有していてもよい。
【０３０８】
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００
への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧ
ＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする
。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする
。
【０３０９】
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用い
て構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）の
トランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端
子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２
の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３は
トランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の
端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状
態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとド
レインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソース
とドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力さ
れる制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、
トランジスタ１２１４の導通状態または非導通状態）が選択される。
【０３１０】
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のう
ちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部
分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位
を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ
１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接
続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの
他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一
方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソ
ースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続さ
れる。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方
）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方
）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、
は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対
の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電
源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる
。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配
線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他
方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等
）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０
８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ
線）と電気的に接続される。
【０３１１】
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を
積極的に利用することによって省略することも可能である。
【０３１２】
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およ
びスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２
の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２
の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態
となる。
【０３１３】
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータ
に対応する信号が入力される。図２７では、回路１２０１から出力された信号が、トラン
ジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の
第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、
論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介し
て回路１２０１に入力される。
【０３１４】
なお、図２７では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとド
レインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回
路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子
（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反
転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、
入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合
に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）
から出力される信号を当該ノードに入力することができる。
【０３１５】
また、図２７において、記憶素子１２００に用いられるトランジスタのうち、トランジス
タ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９
０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層または
シリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子
１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトラン
ジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外に
も、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトラ
ンジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成され
るトランジスタとすることもできる。
【０３１６】
図２７における回路１２０１には、例えばフリップフロップ回路を用いることができる。
また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いる
ことができる。
【０３１７】
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は
、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８
によって保持することができる。
【０３１８】
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例
えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有する
シリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため
、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２０
０に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保
たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ
）を保持することが可能である。
【０３１９】
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動
作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が
元のデータを保持しなおすまでの時間を短くすることができる。
【０３２０】
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ
１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開
された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（
導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。そ
れ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信
号を正確に読み出すことが可能である。
【０３２１】
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。
【０３２２】
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（
Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒ
ｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉ
ｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
【０３２３】
＜表示装置＞
以下では、本発明の一態様に係る表示装置の構成例について説明する。
【０３２４】
［構成例］
図２８（Ａ）には、本発明の一態様に係る表示装置の上面図を示す。また、図２８（Ｂ）
には、本発明の一態様に係る表示装置の画素に液晶素子を用いた場合における画素回路を
示す。また、図２８（Ｃ）には、本発明の一態様に係る表示装置の画素に有機ＥＬ素子を
用いた場合における画素回路を示す。
【０３２５】
画素に用いるトランジスタは、上述したトランジスタを用いることができる。ここでは、
ｎチャネル型のトランジスタを用いる例を示す。なお、画素に用いたトランジスタと、同
一工程を経て作製したトランジスタを駆動回路として用いても構わない。このように、画
素や駆動回路に上述したトランジスタを用いることにより、表示品位が高い、または／お
よび信頼性の高い表示装置となる。
【０３２６】
アクティブマトリクス型表示装置の上面図の一例を図２８（Ａ）に示す。表示装置の基板
５０００上には、画素部５００１、第１の走査線駆動回路５００２、第２の走査線駆動回
路５００３、信号線駆動回路５００４が配置される。画素部５００１は、複数の信号線に
よって信号線駆動回路５００４と電気的に接続され、複数の走査線によって第１の走査線
駆動回路５００２、および第２の走査線駆動回路５００３と電気的に接続される。なお、
走査線と信号線とによって区切られる領域には、それぞれ表示素子を有する画素が配置さ
れている。また、表示装置の基板５０００は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅ
ｄ  Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御Ｉ
Ｃともいう）に電気的に接続されている。
【０３２７】
第１の走査線駆動回路５００２、第２の走査線駆動回路５００３および信号線駆動回路５
００４は、画素部５００１と同じ基板５０００上に形成される。そのため、駆動回路を別
途作製する場合と比べて、表示装置を作製するコストを低減することができる。また、駆
動回路を別途作製した場合、配線間の接続数が増える。したがって、同じ基板５０００上
に駆動回路を設けることで、配線間の接続数を減らすことができ、信頼性の向上、または
／および歩留まりの向上を図ることができる。
【０３２８】
〔液晶表示装置〕
また、画素の回路構成の一例を図２８（Ｂ）に示す。ここでは、ＶＡ型液晶表示装置の画
素などに適用することができる画素回路を示す。
【０３２９】
この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画
素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動でき
るように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極
に印加する信号を、独立して制御できる。
【０３３０】
トランジスタ５０１６のゲート配線５０１２と、トランジスタ５０１７のゲート配線５０
１３には、異なるゲート信号を与えることができるように分離されている。一方、データ
線として機能するソース電極またはドレイン電極５０１４は、トランジスタ５０１６とト
ランジスタ５０１７で共通に用いられている。トランジスタ５０１６とトランジスタ５０
１７は上述したトランジスタを適宜用いることができる。これにより、表示品位が高い、
または／および信頼性の高い液晶表示装置を提供することができる。
【０３３１】
トランジスタ５０１６と電気的に接続する第１の画素電極と、トランジスタ５０１７と電
気的に接続する第２の画素電極の形状について説明する。第１の画素電極と第２の画素電
極の形状は、スリットによって分離されている。第１の画素電極はＶ字型に広がる形状を
有し、第２の画素電極は第１の画素電極の外側を囲むように形成される。
【０３３２】
トランジスタ５０１６のゲート電極はゲート配線５０１２と電気的に接続され、トランジ
スタ５０１７のゲート電極はゲート配線５０１３と電気的に接続されている。ゲート配線
５０１２とゲート配線５０１３に異なるゲート信号を与えてトランジスタ５０１６とトラ
ンジスタ５０１７の動作タイミングを異ならせ、液晶の配向を制御することができる。
【０３３３】
また、容量配線５０１０と、誘電体として機能するゲート絶縁体と、第１の画素電極また
は第２の画素電極と電気的に接続する容量電極とで容量素子を形成してもよい。
【０３３４】
マルチドメイン構造は、一画素に第１の液晶素子５０１８と第２の液晶素子５０１９を備
える。第１の液晶素子５０１８は第１の画素電極と対向電極とその間の液晶層とで構成さ
れ、第２の液晶素子５０１９は第２の画素電極と対向電極とその間の液晶層とで構成され
る。
【０３３５】
なお、本発明の一態様に係る表示装置は、図２８（Ｂ）に示す画素回路に限定されない。
例えば、図２８（Ｂ）に示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジ
スタ、センサ、または論理回路などを追加してもよい。
【０３３６】
〔有機ＥＬ表示装置〕
画素の回路構成の他の一例を図２８（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示
装置の画素構造を示す。
【０３３７】
有機ＥＬ素子は、発光素子に電圧を印加することにより、有機ＥＬ素子が有する一対の電
極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、
電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が
励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズム
から、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０３３８】
図２８（Ｃ）は、画素回路の一例を示す図である。ここでは１つの画素にｎチャネル型の
トランジスタを２つ用いる例を示す。なお、ｎチャネル型のトランジスタには、上述した
トランジスタを用いることができる。また、当該画素回路は、デジタル時間階調駆動を適
用することができる。
【０３３９】
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作につ
いて説明する。
【０３４０】
画素５０２０は、スイッチング用トランジスタ５０２１、駆動用トランジスタ５０２２、
発光素子５０２４および容量素子５０２３を有する。スイッチング用トランジスタ５０２
１は、ゲート電極が走査線５０２６に接続され、第１電極（ソース電極、ドレイン電極の
一方）が信号線５０２５に接続され、第２電極（ソース電極、ドレイン電極の他方）が駆
動用トランジスタ５０２２のゲート電極に接続されている。駆動用トランジスタ５０２２
は、ゲート電極が容量素子５０２３を介して電源線５０２７に接続され、第１電極が電源
線５０２７に接続され、第２電極が発光素子５０２４の第１電極（画素電極）に接続され
ている。発光素子５０２４の第２電極は共通電極５０２８に相当する。共通電極５０２８
は、同一基板上に形成される共通電位線と電気的に接続される。
【０３４１】
スイッチング用トランジスタ５０２１および駆動用トランジスタ５０２２は上述したトラ
ンジスタを用いることができる。これにより、表示品位の高い、または／および信頼性の
高い有機ＥＬ表示装置となる。
【０３４２】
発光素子５０２４の第２電極（共通電極５０２８）の電位は低電源電位に設定する。なお
、低電源電位とは、電源線５０２７に供給される高電源電位より低い電位であり、例えば
ＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子５０２４の順方向
のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素
子５０２４に印加することにより、発光素子５０２４に電流を流して発光させる。なお、
発光素子５０２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なく
とも順方向しきい値電圧を含む。
【０３４３】
なお、容量素子５０２３は駆動用トランジスタ５０２２のゲート容量を代用することによ
り省略できる場合がある。駆動用トランジスタ５０２２のゲート容量については、チャネ
ル形成領域とゲート電極との間で容量が形成されていてもよい。
【０３４４】
次に、駆動用トランジスタ５０２２に入力する信号について説明する。電圧入力電圧駆動
方式の場合、駆動用トランジスタ５０２２がオンまたはオフの二つの状態となるようなビ
デオ信号を、駆動用トランジスタ５０２２に入力する。なお、駆動用トランジスタ５０２
２を線形領域で動作させるために、電源線５０２７の電圧よりも高い電圧を駆動用トラン
ジスタ５０２２のゲート電極に与える。また、信号線５０２５には、電源線電圧に駆動用
トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。
【０３４５】
アナログ階調駆動を行う場合、駆動用トランジスタ５０２２のゲート電極に発光素子５０
２４の順方向電圧に駆動用トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の
電圧をかける。なお、駆動用トランジスタ５０２２が飽和領域で動作するようにビデオ信
号を入力し、発光素子５０２４に電流を流す。また、駆動用トランジスタ５０２２を飽和
領域で動作させるために、電源線５０２７の電位を、駆動用トランジスタ５０２２のゲー
ト電位より高くする。ビデオ信号をアナログとすることで、発光素子５０２４にビデオ信
号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０３４６】
なお、本発明の一態様に係る表示装置は、図２８（Ｃ）に示す画素構成に限定されない。
例えば、図２８（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トラン
ジスタまたは論理回路などを追加してもよい。
【０３４７】
図２８で例示した回路に上述したトランジスタを適用する場合、低電位側にソース電極（
第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構
成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電
極にはソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構
成とすればよい。
【０３４８】
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素
子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様
々な素子を有することが出来る。表示素子、表示装置、発光素子または発光装置は、例え
ば、ＥＬ素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、Ｌ
ＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に
応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、
グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、ＭＥ
ＭＳ（マイクロ・エレクトロ・メカニカル・システム）、デジタルマイクロミラーデバイ
ス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェア
レンス・モジュレーション）素子、エレクトロウェッティング素子、圧電セラミックディ
スプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。
これらのほかにも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過
率などが変化する表示媒体を有してもよい。ＥＬ素子を用いた表示装置の一例としては、
ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィール
ドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：
Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐ
ｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透
過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液
晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子
を用いた表示装置の一例としては、電子ペーパーなどがある。
【０３４９】
なお、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色光（Ｗ
）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルターともいう
。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）
、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、
着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を
有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領
域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置
することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割
から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光
素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、Ｗを、それぞれの発光色を有す
る素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合より
も、さらに消費電力を低減できる場合がある。
【０３５０】
＜モジュール＞
以下では、本発明の一態様に係る半導体装置を適用した表示モジュールについて、図２９
を用いて説明を行う。
【０３５１】
図２９に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との
間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された
セル８００６、バックライトユニット８００７、フレーム８００９、プリント基板８０１
０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテリー８
０１１、タッチパネル８００４などを有さない場合もある。
【０３５２】
本発明の一態様に係る半導体装置は、例えば、セル８００６に用いることができる。
【０３５３】
上部カバー８００１および下部カバー８００２は、タッチパネル８００４およびセル８０
０６のサイズに合わせて、形状や寸法を適宜変更することができる。
【０３５４】
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルをセル８００６
に重畳して用いることができる。また、セル８００６の対向基板（封止基板）に、タッチ
パネル機能を持たせるようにすることも可能である。または、セル８００６の各画素内に
光センサを設け、光学式のタッチパネルとすることも可能である。または、セル８００６
の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネルとすることも可能
である。
【０３５５】
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライト
ユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
【０３５６】
フレーム８００９は、セル８００６の保護機能の他、プリント基板８０１０の動作により
発生する電磁波を遮断するための電磁シールドとしての機能を有してもよい。またフレー
ム８００９は、放熱板としての機能を有していてもよい。
【０３５７】
プリント基板８０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
もよいし、別途設けたバッテリー８０１１による電源であってもよい。商用電源を用いる
場合には、バッテリー８０１１を有さなくてもよい。
【０３５８】
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追
加して設けてもよい。
【０３５９】
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ
、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプ
レイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオ
プレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ
払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３０に示
す。
【０３６０】
図３０（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部
９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８
等を有する。なお、図３０（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示
部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない
。
【０３６１】
図３０（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９
１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３
は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられてい
る。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており
、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である
。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９
１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３
および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表
示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッ
チパネルを設けることで付加することができる。または、位置入力装置としての機能は、
フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加する
ことができる。
【０３６２】
図３０（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キ
ーボード９２３、ポインティングデバイス９２４等を有する。
【０３６３】
図３０（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３
３等を有する。
【０３６４】
図３０（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、
操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ
９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられて
いる。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されてお
り、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能であ
る。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４
２との間の角度にしたがって切り替える構成としてもよい。
【０３６５】
図３０（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ラ
イト９５４等を有する。
【実施例１】
【０３６６】
本実施例では、本発明の一態様に係る半導体を有する試料を作製し、その物理的性質につ
いて評価した。
【０３６７】
＜平坦性＞
まずは、半導体の平坦性について評価した。以下では、試料の作製方法について説明する
。
【０３６８】
まず、基板としてシリコン基板を準備した。
【０３６９】
次に、熱酸化法により、シリコン基板に１００ｎｍの厚さの酸化シリコン膜を形成した。
【０３７０】
次に、スパッタリング法により、３００ｎｍの厚さの酸化シリコン膜を形成した。次に、
該酸化シリコン膜の上面からＣＭＰ法によって平坦化処理を行った。なお、平坦化処理に
よって、酸化シリコン膜は、厚さが１２ｎｍ程度薄くなり、かつ上面の平均面粗さが０．
２ｎｍ以下となった。
【０３７１】
次に、スパッタリング法により、厚さが２０ｎｍの第１の半導体を成膜した。第１の半導
体の成膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］）タ
ーゲットを用いて行った。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：
４［原子数比］）ターゲットを用いて成膜したＩｎ−Ｇａ−Ｚｎ酸化物層を＜１３４＞と
も表記する。なお、成膜時の基板温度を２００℃、２５０℃、３００℃または３５０℃、
酸素ガス割合［Ｏ２／（Ｏ２＋Ａｒ）］を３３％、圧力を０．４Ｐａ、ＤＣ電力を０．５
ｋＷとした。
【０３７２】
または、第１の半導体の成膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：
２［原子数比］）ターゲットを用いて行った。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇ
ａ：Ｚｎ＝１：３：２［原子数比］）ターゲットを用いて成膜したＩｎ−Ｇａ−Ｚｎ酸化
物層を＜１３２＞とも表記する。なお、成膜時の基板温度を２００℃と、酸素ガス割合［
Ｏ２／（Ｏ２＋Ａｒ）］を３３％、圧力を０．４Ｐａ、ＤＣ電力を０．５ｋＷとした。
【０３７３】
次に、一部の試料ではスパッタリング法により、厚さが１５ｎｍの第２の半導体を成膜し
た。第２の半導体の成膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［
原子数比］）ターゲットを用いて行った。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：
Ｚｎ＝１：１：１［原子数比］）ターゲットを用いて成膜したＩｎ−Ｇａ−Ｚｎ酸化物層
を＜１１１＞とも表記する。なお、成膜時の基板温度を３００℃、酸素ガス割合［Ｏ２／
（Ｏ２＋Ａｒ）］を３３％、圧力を０．４Ｐａ、ＤＣ電力を０．５ｋＷとした。
【０３７４】
次に、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ
−５００を用いて、ＲＭＳ粗さ、ＲａおよびＰ−Ｖを測定した。なお、測定範囲は１μｍ
×１μｍとし、データ数をＸ＝５１２、Ｙ＝５１２とした。
【０３７５】
結果を図３５に示す。ＲＭＳ粗さは、基板温度が高くなるにしたがって大きくなることが
わかった。特に、＜１３４＞上に＜１１１＞を配置した積層構造（＜１３４＞＼＜１１１
＞とも表記する。）において傾向が顕著となった。また、＜１３２＞単層、および＜１３
２＞上に＜１１１＞を配置した積層構造（＜１３２＞＼＜１１１＞とも表記する。）では
、ＲＭＳ粗さは０．４ｎｍ以下まで小さくなることがわかった。
【０３７６】
また、ＲａもＲＭＳ粗さと同様の傾向であった。また、＜１３２＞単層、および＜１３２
＞＼＜１１１＞では、Ｒａは０．３ｎｍ以下まで小さくなることがわかった。
【０３７７】
また、Ｐ−Ｖは、＜１３４＞＼＜１１１＞では、基板温度が高くなるにしたがって大きく
なることがわかった。一方、＜１３４＞単層では基板温度によらずＰ−Ｖは一定であった
。
【０３７８】
次に、上記試料のうち、＜１３４＞単層と同様の構造を有し、第１の半導体の成膜条件の
み異なる試料について、ＲＭＳ粗さ、ＲａおよびＰ−Ｖを測定した。なお、第１の半導体
の成膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］）ター
ゲットを用いて行った。なお、成膜時の基板温度を２００℃、酸素ガス割合［Ｏ２／（Ｏ
２＋Ａｒ）］を１１％、３３％、５０％または１００％、圧力を０．４Ｐａ、ＤＣ電力を
０．５ｋＷとした。
【０３７９】
結果を図３６に示す。ＲＭＳ粗さは、酸素ガス割合が高くなるにしたがって大きくなるこ
とがわかった。また、酸素ガス割合が１１％および３３％の試料では、ＲＭＳ粗さは０．
５ｎｍ以下まで小さくなることがわかった。
【０３８０】
また、ＲａもＲＭＳ粗さと同様の傾向であった。また、酸素ガス割合が１１％および３３
％の試料では、Ｒａは０．４ｎｍ以下まで小さくなることがわかった。
【０３８１】
また、Ｐ−Ｖは、４ｎｍ以上６ｎｍ以下程度となった。
【０３８２】
＜結晶性＞
次に、半導体の結晶性について評価した。
【０３８３】
試料の構造は、平坦性の評価を行った＜１３４＞単層の試料と同様である。即ち、シリコ
ン基板と、シリコン基板表面に熱酸化法により形成された厚さが１００ｎｍの酸化シリコ
ン膜と、該酸化シリコン膜上にスパッタリング法によって成膜され、かつＣＭＰ法により
平坦化された厚さが２８８ｎｍ（ＣＭＰ法による薄膜化分を含む。）の酸化シリコン膜と
、該酸化シリコン膜上にスパッタリング法により形成された厚さが２０ｎｍの半導体＜１
３４＞と、を有する試料である。
【０３８４】
ただし、＜１３４＞は、成膜時の基板温度を、室温（２５℃程度。ＲＴとも表記する。）
、１００℃、２００℃、２５０℃、３００℃または３５０℃とした。また、それぞれの基
板温度条件に対して、酸素ガス割合を１１％、３３％、５０％または１００％とした試料
を準備した。
【０３８５】
結晶性の評価は、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、
Ｏｕｔ  ｏｆ  Ｐｌａｎｅ法で行った。
【０３８６】
結果を図３７に示す。室温で成膜した全ての試料、ならびに１００℃で成膜した酸素ガス
割合が１１％および３３％の試料を除き、２θが３０°付近に配向性を示すピークが確認
できた。該ピークを有する試料は、ｃ軸方向に配向性を有するＩｎ−Ｇａ−Ｚｎ酸化物の
結晶を含むと推測される。したがって、該試料はＣＡＡＣ−ＯＳであることが推測される
。
【０３８７】
次に、上記のうち、２００℃で成膜した酸素ガス割合が１１％、３３％および１００％の
試料に対し、プローブ径を１ｎｍとしたナノビーム電子回折を行い、ＣＡＡＣ化率を測定
した。ＣＡＡＣ化率の測定方法については、先の実施の形態の記載を参照する。
【０３８８】
ここでは、各試料の上面に対し、５ｎｍ／秒の速度で６０秒間スキャンしながら透過電子
回折パターンを取得した。そして、観測された回折パターンを０．５秒ごとに静止画に変
換することで、ＣＡＡＣ化率を導出した。
【０３８９】
各試料におけるＣＡＡＣ化率を図３８に示す。酸素ガス割合が１１％である＜１３４＞の
ＣＡＡＣ化率は９１．８％（非ＣＡＡＣ化率は８．２％）であった。また、酸素ガス割合
が３３％である＜１３４＞のＣＡＡＣ化率は９５．０％（非ＣＡＡＣ化率は５．０％）で
あった。また、酸素ガス割合が１００％である＜１３４＞のＣＡＡＣ化率は１００．０％
（非ＣＡＡＣ化率は０．０％）であった。したがって、これらの各試料は全てＣＡＡＣ−
ＯＳであることがわかった。また、酸素ガス割合が高いほど、非ＣＡＡＣ化率が低くなる
（ＣＡＡＣ化率が高くなる）ことがわかった。換言すると、酸素ガス割合が低いほど、非
ＣＡＡＣ化率が高くなる（ＣＡＡＣ化率が低くなる）ことがわかった。
【０３９０】
なお、ＣＡＡＣ−ＯＳと異なる回折パターンのほとんどはｎｃ−ＯＳと同様の回折パター
ンであった。
【０３９１】
次に、＜１３４＞を１００ｎｍまで厚くすることでＸＲＤ強度を高め、改めて結晶性の比
較を行った。なお、そのほかの条件については同じとした。
【０３９２】
結果を、図３９に示す。＜１３４＞が２０ｎｍである試料と比べ、２θが３０°付近のピ
ーク強度が大きい。そのため、２０ｎｍの試料でピークを確認することができなかった室
温で成膜した試料においても、酸素ガス割合が５０％および１００％の条件でピークを確
認することができた。
【０３９３】
ここで、各試料における、ＣＡＡＣ起因と見られる３０°付近のピークのＸＲＤ強度（Ｘ
ＲＤ強度｜ＣＡＡＣとも表記する。）を図４０に示す。なお、ＸＲＤ強度は、基板など他
の要素に起因するバックグラウンドを差し引くことでピークのみを分離し、該ピークをロ
ーレンツ関数でフィッティングすることで導出した。
【０３９４】
以上に示した結晶性の評価より、ＣＡＡＣ−ＯＳの形成には、あるしきい値が存在するこ
とが示唆された。即ち、良質なＣＡＡＣ−ＯＳである＜１３４＞単層を成膜するためには
、例えば、成膜時の基板温度は１００℃以上、好ましくは２００℃以上とすればよいこと
がわかる。ただし、成膜時の基板温度が高いほど、酸素ガス割合が高いほど結晶性が高ま
るとも限らないことがわかった。したがって、求められる結晶性の高さに応じて、適宜条
件の組み合わせを選択することが重要である。
【０３９５】
＜膜密度＞
次に、半導体の膜密度について評価した。
【０３９６】
試料の構造は、結晶性の評価を行った＜１３４＞単層の試料と同様である。即ち、シリコ
ン基板と、シリコン基板表面に熱酸化法により形成された厚さが１００ｎｍの酸化シリコ
ン膜と、該酸化シリコン膜上にスパッタリング法によって成膜され、かつＣＭＰ法により
平坦化された厚さが２８８ｎｍ（ＣＭＰ法による薄膜化分を含む。）の酸化シリコン膜と
、該酸化シリコン膜上にスパッタリング法により形成された厚さが２０ｎｍの半導体＜１
３４＞と、を有する試料である。
【０３９７】
膜密度の測定は、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、
Ｘ線反射率（ＸＲＲ：Ｘ−Ｒａｙ  Ｒｅｆｌｅｃｔｉｏｎ）測定法によって行った。なお
、膜密度の導出は、下面、上面における界面層を除外して行った。
【０３９８】
結果を図４１に示す。＜１３４＞単層の膜密度は、５．５ｇ／ｃｍ３から６．４ｇ／ｃｍ
３までの範囲をとることがわかった。また、傾向として、成膜時の酸素ガス割合が高いほ
ど、成膜時の基板温度が高いほど膜密度が高くなる条件が多く見られた。
【０３９９】
次に、横軸に膜密度、縦軸にＸＲＤ強度｜ＣＡＡＣをとり、図４０および図４１のデータ
（２４点）をプロットした（図４２参照。）。図４２には、近似直線および相関係数Ｒの
二乗（Ｒ２とも表記する。）を示す。結果、＜１３４＞の膜密度と結晶性には正の相関関
係が見られることがわかった。即ち、結晶性が高いほど膜密度が高くなり、膜密度が高い
ほど結晶性が高くなることがわかった。
【０４００】
＜酸素の拡散＞
次に、半導体中における酸素の拡散について評価した。以下は、試料の作製方法について
説明する。
【０４０１】
まず、基板として一辺が１２６．６ｍｍの角型シリコン基板を準備した。
【０４０２】
次に、熱酸化法により、シリコン基板に１００ｎｍの厚さの酸化シリコン膜を形成した。
【０４０３】
次に、スパッタリング法により、３００ｎｍの厚さの酸化シリコン膜を形成した。酸化シ
リコン膜の成膜は、合成石英ターゲットを用いて行った。なお、酸素ガスとして１８Ｏ２
を用い、酸素ガス割合［Ｏ２／（Ｏ２＋Ａｒ）］を５０％とした。次に、該酸化シリコン
膜の上面からＣＭＰ法によって平坦化処理を行った。なお、平坦化処理によって、酸化シ
リコン膜は、厚さが１２ｎｍ程度薄くなり、かつ上面の平均面粗さが０．２ｎｍ以下とな
った。
【０４０４】
次に、スパッタリング法により、厚さが５０ｎｍの半導体を成膜した。半導体の成膜は、
Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］）ターゲットを用
いて行った。なお、成膜時の基板温度を１００℃、２００℃、２５０℃または３００℃、
酸素ガス割合［Ｏ２／（Ｏ２＋Ａｒ）］を１１％、３３％、５０％または１００％、圧力
を０．４Ｐａ、ＤＣ電力を０．５ｋＷとした。
【０４０５】
次に、加熱処理を行った。加熱処理は、窒素ガス雰囲気にて１時間行った後、酸素ガス雰
囲気にて１時間行った。また、加熱処理の温度は、３５０℃、４００℃または４５０℃と
した。
【０４０６】
酸素の拡散は、アルバック・ファイ株式会社製四重極型二次イオン質量分析装置ＰＨＩ  
ＡＤＥＰＴ１０１０を用いて＜１３４＞中の深さ方向の１８Ｏの濃度分布を測定すること
で評価した。このように、酸素の同位体元素である１８Ｏを含む酸化シリコン膜から＜１
３４＞への１８Ｏの拡散を測定することで、酸素を主成分とする層中であっても酸素の拡
散を評価することが可能となる。
【０４０７】
図４３に、成膜時の基板温度（成膜温度とも表記する。）ごとの各試料の深さ方向の１８
Ｏの濃度分布を示す。なお、成膜時の酸素ガス割合は３３％とした。また、図４４に、成
膜時の酸素ガス割合と各試料の深さ方向の１８Ｏの濃度分布を示す。なお、成膜時の基板
温度は２００℃とした。また、図４３および図４４では、比較として加熱処理を行ってい
ない試料（ａｓ−ｄｅｐｏとも表記する。）の深さ方向の１８Ｏの濃度分布も示す。
【０４０８】
次に、深さ方向の１８Ｏの濃度分布から、酸化シリコン膜から拡散する１８Ｏの＜１３４
＞中における拡散長を求める手順について、図４５を用いて説明する。
【０４０９】
図４５などに示すように、１８Ｏ２を用いて成膜した酸化シリコン膜（ＳｉＯｘ  １８Ｏ
とも表記する。）は、１８Ｏの深さ方向の濃度分布が略一定となる領域を有する。ここで
は、酸化シリコン膜中における１８Ｏ濃度の最大値を図中に破線で示す。次に、酸化シリ
コン膜中における１８Ｏ濃度の最大値に１／ｅを乗じた値を図中に破線で示す。そして、
この値となる深さを酸化シリコン膜と＜１３４＞との境界とする。ただし、本実施例では
、該領域において１８Ｏ濃度の定量は行っていない。
【０４１０】
また、＜１３４＞中にも、１８Ｏの深さ方向の濃度分布が略一定となる領域を有する。該
領域における１８Ｏ濃度は、１８Ｏの拡散によらず元来＜１３４＞に含まれる１８Ｏ濃度
である可能性が高い。したがって、該領域を有さない試料においては、１８Ｏの拡散を評
価することは困難となる場合がある。該領域を形成するために、適宜＜１３４＞の厚さを
変えてもよい。
【０４１１】
本実施例では、１８Ｏ濃度が１８Ｏ濃度の最大値に１／ｅを乗じた値から２×１０２０ａ
ｔｏｍｓ／ｃｍ３（図中に破線で示す。）となる深さまでの領域を＜１３４＞への１８Ｏ
の拡散領域と見なして評価した。
【０４１２】
即ち、図４５中に両矢印で示した深さが、＜１３４＞における１８Ｏの拡散長である。
【０４１３】
この手順によって、図４３および図４４に示した各試料における１８Ｏの拡散長を導出し
た。結果を表２に示す。
【０４１４】
【表２】
2020107913.tif 000004
【０４１５】
次に、横軸に膜密度をとり、縦軸に拡散長をとって、データをプロットしたものを図４６
に示す。なお、膜密度は、前出の膜密度を利用している。そのため、酸素の拡散を評価し
た試料とは＜１３４＞の厚さが異なる。また、成膜後の加熱処理によって膜密度が変化す
る場合もあるが、本実施例では考慮しない。
【０４１６】
図４６において、ａｓ−ｄｅｐｏの試料においては、膜密度と拡散長に関係性は見出せな
かった。したがって、＜１３４＞の成膜時などに形成される、酸化シリコンと＜１３４＞
との混合領域の厚さは、ほとんど＜１３４＞の膜密度によらないことがわかった。または
、該混合領域の厚さは、ほとんど＜１３４＞の成膜条件によらないことがわかった。
【０４１７】
また、３５０℃、４００℃、４５０℃にて加熱処理を行った場合、膜密度が低い試料ほど
拡散長が大きいことがわかった。即ち、膜密度が低いほど酸素は拡散しやすいことがわか
った。
【０４１８】
本実施例では、半導体の物性について多角的に評価を行ってきた。その結果、平坦性と結
晶性との関係性、結晶性と膜密度との関係性、膜密度と酸素の拡散との関係性など相互の
結びつきを確認することができた。
【実施例２】
【０４１９】
本実施例では、本発明の一態様に係るトランジスタを作製し、その電気特性を評価した。
以下に試料の作製方法を説明する。なお、本実施例で作製したトランジスタの構造は、図
１に示した構造と比べて、第２のゲート電極として機能する導電体４１３を有さない点が
異なる。即ち、図５（Ｂ）に示した構造と同様の構造である。したがって、以下では、図
１、図５（Ｂ）図１２、図１３および図１４などに記載の符号などを用いて説明する。
【０４２０】
まず、基板４００としてシリコン基板を準備した。
【０４２１】
次に、熱酸化法により、シリコン基板に１００ｎｍの厚さの酸化シリコン膜を形成した。
【０４２２】
次に、ＰＥＣＶＤ法により、３００ｎｍの厚さの酸化窒化シリコン膜を形成した。次に、
該酸化窒化シリコン膜の上面からＣＭＰ法によって平坦化処理を行った。なお、平坦化処
理によって、酸化窒化シリコン膜は、厚さが１２ｎｍ程度薄くなり、かつ上面の平均面粗
さが０．２ｎｍ以下となった。
【０４２３】
次に、イオン注入法により、酸化窒化シリコン膜に酸素を添加した。イオン注入法は、加
速電圧を６０ｋＶとし、１６Ｏ＋イオンを２×１０１６ｉｏｎｓ／ｃｍ２の濃度で行った
。
【０４２４】
なお、酸化シリコン膜および酸化窒化シリコン膜は、絶縁体４０２に相当する。
【０４２５】
次に、スパッタリング法により、半導体４０６ａに相当する厚さが２０ｎｍの半導体と、
半導体４０６ｂに相当する厚さが１５ｎｍの半導体の積層構造を形成した。
【０４２６】
半導体４０６ａに相当する半導体の成膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ
＝１：３：４［原子数比］）ターゲットを用いて行った。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物
（Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］）ターゲットを用いて成膜したＩｎ−Ｇａ
−Ｚｎ酸化物層を＜１３４＞とも表記する。なお、成膜時の基板温度を２００℃、酸素ガ
ス割合［Ｏ２／（Ｏ２＋Ａｒ）］を１１％、３３％、５０％または１００％、圧力を０．
４Ｐａ、ＤＣ電力を０．５ｋＷとした。
【０４２７】
半導体４０６ｂに相当する半導体の成膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ
＝１：１：１［原子数比］）ターゲットを用いて行った。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物
（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）ターゲットを用いて成膜したＩｎ−Ｇａ
−Ｚｎ酸化物層を＜１１１＞とも表記する。なお、成膜時の基板温度を３００℃、酸素ガ
ス割合［Ｏ２／（Ｏ２＋Ａｒ）］を３３％、圧力を０．４Ｐａ、ＤＣ電力を０．５ｋＷと
した。
【０４２８】
次に、加熱処理を行った。加熱処理は、窒素ガス雰囲気にて１時間行った後、酸素ガス雰
囲気にて１時間行った。また、加熱処理の温度は４５０℃とした。
【０４２９】
次に、スパッタリング法により、導電体４１６ａおよび導電体４１６ｂに相当する厚さが
１００ｎｍのタングステン膜を形成した。
【０４３０】
次に、スパッタリング法により半導体４０６ｃに相当する厚さが５ｎｍの半導体と、ＰＥ
ＣＶＤ法により絶縁体４１２に相当する厚さが２０ｎｍの酸化窒化シリコン膜と、スパッ
タリング法により厚さが３０ｎｍの窒化タンタル膜と、スパッタリング法により厚さが１
３５ｎｍのタングステン膜と、を形成した。なお、窒化タンタル膜とタングステン膜との
積層構造は、導電体４０４に相当する。半導体４０６ｃに相当する半導体の成膜は、Ｉｎ
−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）ターゲットを用いて
行った（＜１３２＞とも表記する。）。なお、成膜時の基板温度を２００℃、酸素ガス割
合［Ｏ２／（Ｏ２＋Ａｒ）］を３３％、圧力を０．４Ｐａ、ＤＣ電力を０．５ｋＷとした
。
【０４３１】
次に、スパッタリング法により絶縁体４０８に相当する厚さが７０ｎｍの酸化アルミニウ
ム膜と、ＰＥＣＶＤ法により絶縁体４１８に相当する厚さが３００ｎｍの酸化窒化シリコ
ン膜を成膜する。
【０４３２】
次に、加熱処理を行った。加熱処理は、酸素ガス雰囲気にて１時間行った。また、加熱処
理の温度は４００℃とした。
【０４３３】
以上のようにして作製したトランジスタに、端子部を形成して、電気特性を測定した。
【０４３４】
＜Ｖｇ−Ｉｄ特性＞
まずは、ドレイン電圧を印加した状態で、ゲート電圧Ｖｇを変動させたときのドレイン電
流Ｉｄの変化（Ｖｇ−Ｉｄ特性ともいう。）を測定した。なお、トランジスタは、チャネ
ル長Ｌを０．４５μｍ、チャネル幅Ｗ（ＳＣＷ）を１μｍとした。
【０４３５】
なお、印加したドレイン電圧Ｖｄは、０．１Ｖまたは３Ｖとした。また、各ドレイン電圧
における基板面内に満遍なく配置された２５箇所にて測定を行った。ただし、一部の異常
点を除く場合がある。
【０４３６】
結果を図４７に示す。また、図４７を解析することで電界効果移動度（μＦＥとも表記す
る。）、サブスレッショルドスイング値（Ｓ値とも表記する。）およびシフト値（Ｓｈｉ
ｆｔとも表記する。）を導出した。なお、電界効果移動度およびサブスレッショルドスイ
ング値は、ドレイン電圧Ｖｄが０．１ＶのＶｇ−Ｉｄ特性から導出した。また、シフト値
はドレイン電圧Ｖｄが３ＶのＶｇ−Ｉｄ特性から導出した。
【０４３７】
なお、シフト値は、Ｖｇ−Ｉｄ特性において、最大傾きである接線を外挿したときの直線
と、ドレイン電流Ｉｄが１×１０―１２Ａを示す直線との交点におけるゲート電圧Ｖｇと
して算出した。
【０４３８】
図４８は、＜１３４＞の成膜時の酸素ガス割合と、上記電気特性との関係を示す図である
。なお、図４８に示すプロットを繋ぐ線は、それぞれの中央値を繋いだ線である。
【０４３９】
図４８より、＜１３４＞の成膜時の酸素ガス割合が小さいほど、電界効果移動度が高くな
ることがわかった。また、成膜時の酸素ガス割合が小さいほど、サブスレッショルドスイ
ング値が小さくなることがわかった。また、成膜時の酸素ガス割合が小さいほど、シフト
値が小さくなるものの、ノーマリーオフを維持していることがわかった。
【０４４０】
本実施例では、＜１３４＞の成膜時の酸素ガス割合のもっとも小さい１１％のトランジス
タにおいて、良好な電気特性が実現していることがわかった。実施例１に示したように、
＜１３４＞は成膜時の酸素ガス割合が小さいほど平坦性が向上することがわかっている。
したがって、図４（Ｂ）に示したモデルのように、物理的な凹凸が小さくなったことで電
気特性が向上した可能性がある。また、成膜時の酸素ガス割合の小さい＜１３４＞は、比
較的酸素透過性の高い性質を有するため、酸素ガス割合の大きい条件よりも＜１１１＞中
の酸素欠損を低減できると推測される。即ち、酸素欠損に起因する欠陥準位密度が低減す
ることで電気特性が向上した可能性がある。
【０４４１】
＜信頼性＞
次に、トランジスタの信頼性を評価した。信頼性の評価は、ゲートＢＴストレス試験によ
って行った。
【０４４２】
プラスゲートＢＴストレス試験（＋ＧＢＴ）の測定方法について説明する。プラスゲート
ＢＴストレス試験の対象となるトランジスタの初期（ストレス印加前）の電気特性を測定
するため、基板温度を４０℃とし、ドレイン電圧Ｖｄを０．１Ｖまたは３Ｖとし、ゲート
電圧を−３Ｖから＋３Ｖまで変化させたときのドレイン電流Ｉｄの変化特性、すなわちＶ
ｇ−Ｉｄ特性を測定した。
【０４４３】
次に、基板温度を１５０℃まで上昇させた後、トランジスタのドレイン電圧Ｖｄを０Ｖと
した。次に、絶縁体４１２に相当する絶縁体へ印加される電界強度が１．６５ＭＶ／ｃｍ
となるようにゲート電圧３．３Ｖを印加し、３６００秒保持した。
【０４４４】
なお、マイナスゲートＢＴストレス試験（−ＧＢＴ）では、ゲート電圧−３．３Ｖを印加
した。
【０４４５】
各試料のゲートＢＴストレス試験前後のＶｇ−Ｉｄ特性を、図４９および図５０に示す。
図４９は、チャネル長Ｌが０．４５μｍ、チャネル幅Ｗ（ＳＣＷ）が１μｍのトランジス
タ、図５０は、チャネル長Ｌが０．４５μｍ、チャネル幅Ｗ（ＳＣＷ）が１０μｍのトラ
ンジスタのゲートＢＴストレス試験結果を示す。なお、図４９および図５０において、実
線はゲートＢＴストレス試験前（ＧＢＴ前）の電気特性を示し、破線はゲートＢＴストレ
ス試験後（ＧＢＴ後）の電気特性を示す。また、図４９および図５０において、上段にプ
ラスゲートＢＴストレス試験前後のＶｇ−Ｉｄ特性を示し、下段にマイナスゲートＢＴス
トレス試験前後のＶｇ−Ｉｄ特性を示す。
【０４４６】
図４９および図５０から得られたゲートＢＴストレス試験前後のしきい値電圧の変化（Δ
Ｖｔｈ）およびシフト値の変化（ΔＳｈｉｆｔ）を表３に示す。なお、しきい値電圧（Ｖ
ｔｈ）とは、チャネルが形成されたときのゲート電圧（ソースとゲート間の電圧）をいう
。しきい値電圧（Ｖｔｈ）は、ゲート電圧Ｖｇを横軸にとり、ドレイン電流Ｉｄの平方根
を縦軸にとり、データをプロットすることで作成した曲線（Ｖｇ−√Ｉｄ特性）において
、最大傾きである接線を外挿したときの直線とドレイン電流Ｉｄの平方根が０（Ｉｄが０
Ａ）との交点におけるゲート電圧Ｖｇとして算出した。
【０４４７】
【表３】
2020107913.tif 000005
【０４４８】
表３に示したゲートＢＴストレス試験の結果を図５１にも示す。表３および図５１より、
＜１３４＞の成膜時の酸素ガス割合が小さいほど、信頼性も高くなる傾向を有する場合が
あることがわかった。
【０４４９】
＜１３４＞の成膜時の酸素ガス割合を小さくすることで、＜１１１＞および＜１１１＞の
有する界面における準位密度を低減できるため、信頼性が高くなった可能性がある。
【符号の説明】
【０４５０】
４００    基板
４０２    絶縁体
４０４    導電体
４０６ａ    半導体
４０６ｂ    半導体
４０６ｃ    半導体
４０８    絶縁体
４１２    絶縁体
４１３    導電体
４１６ａ    導電体
４１６ｂ    導電体
４１８    絶縁体
４２３ａ    低抵抗領域
４２３ｂ    低抵抗領域
４２４ａ    導電体
４２４ｂ    導電体
４２６ａ    導電体
４２６ｂ    導電体
４２８    絶縁体
５００    基板
５０２    絶縁体
５０４    導電体
５０６ａ    半導体
５０６ｂ    半導体
５０６ｃ    半導体
５０８    絶縁体
５１２    絶縁体
５１３    導電体
５１６ａ    導電体
５１６ｂ    導電体
５１８    絶縁体
６００    基板
６０４    導電体
６０６ａ    半導体
６０６ｂ    半導体
６０６ｃ    半導体
６１２    絶縁体
６１３    導電体
６１６ａ    導電体
６１６ｂ    導電体
６１８    絶縁体
６２０    絶縁体
８００    ＲＦタグ
８０１    通信器
８０２    アンテナ
８０３    無線信号
８０４    アンテナ
８０５    整流回路
８０６    定電圧回路
８０７    復調回路
８０８    変調回路
８０９    論理回路
８１０    記憶回路
８１１    ＲＯＭ
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカー
９０７    操作キー
９０８    スタイラス
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    接続部
９１６    操作キー
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    冷蔵室用扉
９３３    冷凍室用扉
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
１２００    記憶素子
１２０１    回路
１２０２    回路
１２０３    スイッチ
１２０４    スイッチ
１２０６    論理素子
１２０７    容量素子
１２０８    容量素子
１２０９    トランジスタ
１２１０    トランジスタ
１２１３    トランジスタ
１２１４    トランジスタ
１２２０    回路
２１００    トランジスタ
２２００    トランジスタ
２２０１    絶縁体
２２０２    導電体
２２０３    導電体
２２０４    絶縁体
２２０５    導電体
２２０６    導電体
２２０７    絶縁体
２２０８    絶縁体
２２１１    半導体基板
２２１２    絶縁層
２２１３    ゲート電極
２２１４    ゲート絶縁体
２２１５    ソース領域およびドレイン領域
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
４０００    ＲＦタグ
５０００    基板
５００１    画素部
５００２    走査線駆動回路
５００３    走査線駆動回路
５００４    信号線駆動回路
５０１０    容量配線
５０１２    ゲート配線
５０１３    ゲート配線
５０１４    ドレイン電極
５０１６    トランジスタ
５０１７    トランジスタ
５０１８    液晶素子
５０１９    液晶素子
５０２０    画素
５０２１    スイッチング用トランジスタ
５０２２    駆動用トランジスタ
５０２３    容量素子
５０２４    発光素子
５０２５    信号線
５０２６    走査線
５０２７    電源線
５０２８    共通電極
５１２０    基板
５１６１    領域
８０００    表示モジュール
８００１    上部カバー
８００２    下部カバー
８００３    ＦＰＣ
８００４    タッチパネル
８００５    ＦＰＣ
８００６    セル
８００７    バックライトユニット
８００８    光源
８００９    フレーム
８０１０    プリント基板
８０１１    バッテリー
【図１】
2020107913.tif 000006
【図２】
2020107913.tif 000007
【図３】
2020107913.tif 000008
【図４】
2020107913.tif 000009
【図５】
2020107913.tif 000010
【図６】
2020107913.tif 000011
【図７】
2020107913.tif 000012
【図８】
2020107913.tif 000013
【図９】
2020107913.tif 000014
【図１０】
2020107913.tif 000015
【図１１】
2020107913.tif 000016
【図１２】
2020107913.tif 000017
【図１３】
2020107913.tif 000018
【図１４】
2020107913.tif 000019
【図１５】
2020107913.tif 000020
【図１６】
2020107913.tif 000021
【図１７】
2020107913.tif 000022
【図１８】
2020107913.tif 000023
【図１９】
2020107913.tif 000024
【図２０】
2020107913.tif 000025
【図２１】
2020107913.tif 000026
【図２２】
2020107913.tif 000027
【図２３】
2020107913.tif 000028
【図２４】
2020107913.tif 000029
【図２５】
2020107913.tif 000030
【図２６】
2020107913.tif 000031
【図２７】
2020107913.tif 000032
【図２８】
2020107913.tif 000033
【図２９】
2020107913.tif 000034
【図３０】
2020107913.tif 000035
【図３１】
2020107913.tif 000036
【図３２】
2020107913.tif 000037
【図３３】
2020107913.tif 000038
【図３４】
2020107913.tif 000039
【図３５】
2020107913.tif 000040
【図３６】
2020107913.tif 000041
【図３７】
2020107913.tif 000042
【図３８】
2020107913.tif 000043
【図３９】
2020107913.tif 000044
【図４０】
2020107913.tif 000045
【図４１】
2020107913.tif 000046
【図４２】
2020107913.tif 000047
【図４３】
2020107913.tif 000048
【図４４】
2020107913.tif 000049
【図４５】
2020107913.tif 000050
【図４６】
2020107913.tif 000051
【図４７】
2020107913.tif 000052
【図４８】
2020107913.tif 000053
【図４９】
2020107913.tif 000054
【図５０】
2020107913.tif 000055
【図５１】
2020107913.tif 000056
【図５２】
2020107913.tif 000057
【図５３】
2020107913.tif 000058
【手続補正書】
【提出日】令和2年4月30日(2020.4.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
凸部を有する第１の絶縁体と、
前記凸部の上面と重なる領域を有する第１の酸化物半導体と、
前記第１の酸化物半導体上の第２の酸化物半導体と、
前記第２の酸化物半導体上に間隔を開けて配置された、第１の導電体及び第２の導電体と、
前記第２の酸化物半導体の上面及び側面と接する領域と、前記第１の導電体の上面と接する領域と、前記第２の導電体の上面と接する領域と、前記第１の酸化物半導体の側面と接する領域と、前記凸部の側面と接する領域とを有する第３の酸化物半導体と、
前記第３の酸化物半導体上の第２の絶縁体と、
前記第２の絶縁体及び前記第３の酸化物半導体を介して、前記第２の酸化物半導体の上面及び側面と面する領域と、前記第１の酸化物半導体の側面と面する領域と、前記凸部の側面と面する領域とを有する第３の導電体と、を有し、
前記第２の酸化物半導体の膜厚は、前記第１の酸化物半導体の膜厚、及び前記第３の酸化物半導体の膜厚よりも大きく、
前記第１の酸化物半導体は、前記第３の酸化物半導体よりも密度が低く、
前記第１の絶縁体は、昇温脱離ガス分光法分析にて、１００℃以上７００℃以下の表面温度の範囲で、１×１０１８ａｔｏｍｓ／ｃｍ３以上の酸素（酸素原子数換算）を放出する、半導体装置。
【請求項２】
凸部を有する第１の絶縁体と、
前記凸部の上面と重なる領域を有する第１の酸化物半導体と、
前記第１の酸化物半導体上の第２の酸化物半導体と、
前記第２の酸化物半導体上に間隔を開けて配置された、第１の導電体及び第２の導電体と、
前記第２の酸化物半導体の上面及び側面と接する領域と、前記第１の導電体の上面と接する領域と、前記第２の導電体の上面と接する領域と、前記第１の酸化物半導体の側面と接する領域と、前記凸部の側面と接する領域とを有する第３の酸化物半導体と、
前記第３の酸化物半導体上の第２の絶縁体と、
前記第２の絶縁体及び前記第３の酸化物半導体を介して、前記第２の酸化物半導体の上面及び側面と面する領域と、前記第１の酸化物半導体の側面と面する領域と、前記凸部の側面と面する領域とを有する第３の導電体と、を有し、
前記第２の酸化物半導体の膜厚は、前記第１の酸化物半導体の膜厚、及び前記第３の酸化物半導体の膜厚よりも大きく、
前記第１の酸化物半導体は、前記第３の酸化物半導体よりも密度が低く、
前記第１の絶縁体は、前記第１の絶縁体は、熱処理によって放出されることが可能な酸素を有する、半導体装置。
【請求項３】
凸部を有する第１の絶縁体と、
前記凸部の上面と重なる領域を有する第１の酸化物半導体と、
前記第１の酸化物半導体上の第２の酸化物半導体と、
前記第２の酸化物半導体上に間隔を開けて配置された、第１の導電体及び第２の導電体と、
前記第２の酸化物半導体の上面及び側面と接する領域と、前記第１の導電体の上面と接する領域と、前記第２の導電体の上面と接する領域と、前記第１の酸化物半導体の側面と接する領域と、前記凸部の側面と接する領域とを有する第３の酸化物半導体と、
前記第３の酸化物半導体上の第２の絶縁体と、
前記第２の絶縁体及び前記第３の酸化物半導体を介して、前記第２の酸化物半導体の上面及び側面と面する領域と、前記第１の酸化物半導体の側面と面する領域と、前記凸部の側面と面する領域とを有する第３の導電体と、を有し、
前記第２の酸化物半導体の膜厚は、前記第１の酸化物半導体の膜厚、及び前記第３の酸化物半導体の膜厚よりも大きく、
前記第１の酸化物半導体は、前記第３の酸化物半導体よりも結晶性が低く、
前記第１の絶縁体は、昇温脱離ガス分光法分析にて、１００℃以上７００℃以下の表面温度の範囲で、１×１０１８ａｔｏｍｓ／ｃｍ３以上の酸素（酸素原子数換算）を放出する、半導体装置。
【請求項４】
凸部を有する第１の絶縁体と、
前記凸部の上面と重なる領域を有する第１の酸化物半導体と、
前記第１の酸化物半導体上の第２の酸化物半導体と、
前記第２の酸化物半導体上に間隔を開けて配置された、第１の導電体及び第２の導電体と、
前記第２の酸化物半導体の上面及び側面と接する領域と、前記第１の導電体の上面と接する領域と、前記第２の導電体の上面と接する領域と、前記第１の酸化物半導体の側面と接する領域と、前記凸部の側面と接する領域とを有する第３の酸化物半導体と、
前記第３の酸化物半導体上の第２の絶縁体と、
前記第２の絶縁体及び前記第３の酸化物半導体を介して、前記第２の酸化物半導体の上面及び側面と面する領域と、前記第１の酸化物半導体の側面と面する領域と、前記凸部の側面と面する領域とを有する第３の導電体と、を有し、
前記第２の酸化物半導体の膜厚は、前記第１の酸化物半導体の膜厚、及び前記第３の酸化物半導体の膜厚よりも大きく、
前記第１の酸化物半導体は、前記第３の酸化物半導体よりも結晶性が低く、
前記第１の絶縁体は、前記第１の絶縁体は、熱処理によって放出されることが可能な酸素を有する、半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記第１の酸化物半導体は、前記第２の酸化物半導体よりも電子親和力が小さく、
前記第３の酸化物半導体は、前記第２の酸化物半導体よりも電子親和力が小さい、半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、
前記第１の酸化物半導体は、前記第２の酸化物半導体よりもエネルギーギャップが大きく、
前記第３の酸化物半導体は、前記第２の酸化物半導体よりもエネルギーギャップが大きい、半導体装置。
【請求項７】
請求項１乃至６のいずれか一において、
前記第２の絶縁体は、二次イオン質量分析法における水素濃度が１×１０１９ａｔｏｍｓ／ｃｍ３未満である領域を有する、半導体装置。