(57)【要約】【課題】ゲート耐圧を確保し、高耐圧、高速ターンオンスイッチング性能のパワー半導体装置を提供する。【解決手段】パワー半導体装置１は、カソード領域１２と、カソード領域から注入されたキャリアが導通可能なチャネル領域１３と、チャネル領域１３を挟み、チャネル領域１３の電位を静電誘導電界効果により制御可能なゲート領域１６と、チャネル領域１３及びゲート領域１６の上部に配置された第１カソードエミッタ領域１４と、第１カソードエミッタ領域とカソード領域１２との間に配置された第２カソードエミッタ領域１５とを備える。第１カソードエミッタ領域１４のｎ型不純物濃度は、ゲート領域１６からオートドーピングされるｐ型不純物濃度よりも濃く、第２カソードエミッタ領域１５のｎ型不純物濃度は、ターンオフ状態に必要なゲート領域１６とカソード領域１２間の耐圧となるｎ型不純物濃度よりも薄い。【選択図】図１
2020027815.tif 000002
【特許請求の範囲】
【請求項１】
カソード領域と、
前記カソード領域から注入されたキャリアが導通可能なチャネル領域と、
前記チャネル領域を挟み、前記チャネル領域の電位を静電誘導電界効果により制御可能なゲート領域と、
前記チャネル領域及び前記ゲート領域の上部に配置された第１カソードエミッタ領域と、
前記第１カソードエミッタ領域と前記カソード領域との間に配置された第２カソードエミッタ領域と
を備え、
前記第１カソードエミッタ領域の第１導電型の不純物濃度は、前記ゲート領域からオートドーピングされる第２導電型の不純物濃度よりも濃く、
前記第２カソードエミッタ領域の第１導電型の不純物濃度は、ターンオフ状態に必要な前記ゲート領域と前記カソード領域間の耐圧となる第１導電型の不純物濃度よりも薄い、パワー半導体装置。
【請求項２】
前記第１カソードエミッタ領域は、第１の一定不純物濃度で成長させた第１エピタキシャル層を備え、
前記第２カソードエミッタ領域は、第２の一定不純物濃度で成長させた第２エピタキシャル層を備える、請求項１に記載のパワー半導体装置。
【請求項３】
前記第１エピタキシャル層は、前記ゲート領域から前記第１エピタキシャル層へのオートドーピング濃度が１×１０14（ｃｍ-3）以下となる膜厚を備える、請求項２に記載のパワー半導体装置。
【請求項４】
前記第２エピタキシャル層は、前記ゲート領域と前記カソード領域間に逆バイアス電圧を印加してターンオフ状態にする際に、前記ゲート領域の周囲に広がる空乏層が前記カソード領域に到達しない膜厚を備える、請求項２又は３に記載のパワー半導体装置。
【請求項５】
前記カソード領域と導電型が反対導電型のアノード領域と、
前記アノード領域から注入された第１導電型と反対導電型の第２導電型キャリアを制御するバッファ領域と、
前記バッファ領域と前記ゲート領域及び前記チャネル領域との間に配置された高抵抗層と
を備える、請求項１〜４のいずれか１項に記載のパワー半導体装置。
【請求項６】
順方向特性は、ノーマリオフ特性、セミノーマリオフ特性、ノーマリオン特性の群から選ばれる少なくとも１種類を備える、請求項１〜５のいずれか１項に記載のパワー半導体装置。
【請求項７】
シリコンカーバイド、窒化ガリウム、シリコン、窒化アルミニウム、及び酸化ガリウムの群から選ばれる少なくとも１種類もしくは複数種類の材料を含む、請求項１〜６のいずれか１項に記載のパワー半導体装置。
【請求項８】
高抵抗層上に絶縁層を形成後、パターニングする工程と、
前記パターニングされた開口窓に対して、ゲート領域を形成する工程と、
前記絶縁層を除去後、露出された前記高抵抗層の表面上に第１エピタキシャル層を形成する工程と、
前記第１エピタキシャル層上に更に第２エピタキシャル層を形成する工程と、
前記第２エピタキシャル層の表面に、カソード領域を形成する工程と
を有し、
前記第１エピタキシャル層の第１導電型の不純物濃度は、前記ゲート領域から前記第１エピタキシャル層へオートドーピングされる第２導電型の不純物濃度よりも濃く、
前記第２エピタキシャル層の第１導電型の不純物濃度は、ターンオフ状態に必要な前記ゲート領域と前記カソード領域間の耐圧となる第１導電型の不純物濃度よりも薄い、パワー半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、パワー半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
静電誘導型半導体デバイスには、静電誘導トランジスタ（ＳＩＴ：Static Induction Transistor）や、静電誘導サイリスタ（ＳＩＴｈｙ：Static Induction Thyristor）がある。
【０００３】
静電誘導型半導体デバイスは、チャネルを導通する電流を静電誘導電界効果により制御可能であることから、高速スイッチングが可能である。また、マルチチャンネル化することで、大電流化が可能である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開１９９７−２４６５２４号公報
【特許文献２】特開２００３−１１０１１７号公報
【非特許文献】
【０００５】
【非特許文献１】清水尚博：“静電誘導型サイリスタの高速動作特性とその応用に関する研究”、東北大学博士論文、平成２２年１１月、第３版、博士（工学）学位授与年月日、平成２３年３月９日.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
パワー半導体装置を高耐圧化するには、耐圧を保持する領域を厚く形成したり、高抵抗化する。このため、高耐圧化パワー半導体装置では、導通状態におけるオン抵抗が増大しやすい。
【０００７】
埋め込みｐｎ接合ゲート構造の静電誘導サイリスタの形成において、カソード領域からチャネル領域に向けて高キャリア注入を実現する上では、カソード領域からチャネル領域に向けて傾斜濃度プロファイルを設けることが有効である。しかしながら、エピタキシャル層を形成しながらエピタキシャル層の不純物濃度をゲートからカソードに向けて次第に濃くすることは難しい。工程中のモニター管理が難しく、また、マスフローコントローラなどのハード面で濃度の高精度化が困難なためである。また、ゲートからのオートドープがあるためである。
【０００８】
本発明者らは、静電誘導型のパワー半導体装置において、カソード領域からキャリア高注入による高速ターンオン性能を発揮し、導通状態におけるオン抵抗を低減化し、かつ十分にゲート耐圧を確保しつつ、高耐圧化可能な構造を見出した。
【０００９】
本実施の形態は、ゲート耐圧を確保し、高耐圧、高速ターンオンスイッチング性能のパワー半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１０】
本実施の形態の一態様によれば、カソード領域と、前記カソード領域から注入されたキャリアが導通可能なチャネル領域と、前記チャネル領域を挟み、前記チャネル領域の電位を静電誘導電界効果により制御可能なゲート領域と、前記チャネル領域及び前記ゲート領域の上部に配置された第１カソードエミッタ領域と、前記第１カソードエミッタ領域と前記カソード領域との間に配置された第２カソードエミッタ領域とを備え、前記第１カソードエミッタ領域の第１導電型の不純物濃度は、前記ゲート領域からオートドーピングされる第２導電型の不純物濃度よりも濃く、前記第２カソードエミッタ領域の第１導電型の不純物濃度は、ターンオフ状態に必要な前記ゲート領域と前記カソード領域間の耐圧となる第１導電型の不純物濃度よりも薄い、パワー半導体装置が提供される。
【００１１】
本実施の形態の他の態様によれば、高抵抗層上に絶縁層を形成後、パターニングする工程と、前記パターニングされた開口窓に対して、ゲート領域を形成する工程と、前記絶縁層を除去後、露出された前記高抵抗層の表面上に第１エピタキシャル層を形成する工程と、前記第１エピタキシャル層上に更に第２エピタキシャル層を形成する工程と、前記第２エピタキシャル層の表面に、カソード領域を形成する工程とを有し、前記第１エピタキシャル層の第１導電型の不純物濃度は、前記ゲート領域から前記第１エピタキシャル層へオートドーピングされる第２導電型の不純物濃度よりも濃く、前記第２エピタキシャル層の第１導電型の不純物濃度は、ターンオフ状態に必要な前記ゲート領域と前記カソード領域間の耐圧となる第１導電型の不純物濃度よりも薄い、パワー半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本実施の形態によれば、ゲート耐圧を確保し、高耐圧、高速ターンオンスイッチング性能のパワー半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本技術を適用した一実施の形態に係るパワー半導体装置の模式的平面パターン構成図。
【図２】図１のＩ−Ｉ線に沿う模式的断面構造図。
【図３】本技術を適用した一実施の形態に係るパワー半導体装置のターンオン状態の動作説明図。
【図４】本技術を適用した一実施の形態に係るパワー半導体装置のターンオフ状態の動作説明図。
【図５】本技術を適用した一実施の形態に係るパワー半導体装置のゲート近傍の模式的説明図。
【図６】オートドープ濃度が濃い場合のＸC軸に沿うゲート近傍の不純物濃度プロファイルの模式的説明図。
【図７】オートドープ濃度が薄い場合のＸC軸に沿うゲート近傍の不純物濃度プロファイルの模式的説明図。
【図８】オートドープ濃度が濃い場合のＸG軸に沿うゲート近傍の不純物濃度プロファイルの模式的説明図。
【図９】本技術を適用した一実施の形態に係るパワー半導体装置の製造方法であって、（ａ）ゲートパターニング工程図、（ｂ）ゲート拡散工程図、（ｃ）第１エピタキシャル層の形成工程図、（ｄ）第２エピタキシャル層の形成工程図。
【図１０】本技術を適用した別の一実施の形態に係るパワー半導体装置の模式的断面構造図。
【発明を実施するための形態】
【００１４】
次に、図面を参照して、本実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１５】
また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１６】
本技術を適用した一実施の形態に係るパワー半導体装置１の模式的平面パターン構成は、図１に示すように表され、図１のＩ−Ｉ線に沿う模式的断面構造は、図２に示すように表される。
【００１７】
本技術を適用した一実施の形態に係るパワー半導体装置１は、図１・図２に示すように、シングルゲート（ＳＧ：Single Gate）構造の静電誘導サイリスタ構造を備える。
【００１８】
本技術を適用した一実施の形態に係るパワー半導体装置１は、図１・図２に示すように、カソード領域１２と、カソード領域１２から注入されたキャリアが導通可能なチャネル領域１３と、チャネル領域１３を挟み、チャネル領域１３の電位を静電誘導電界効果により制御可能なゲート領域１６と、チャネル領域１３及びゲート領域１６の上部に配置された第１カソードエミッタ領域１４と、第１カソードエミッタ領域１４とカソード領域１２との間に配置された第２カソードエミッタ領域１５とを備える。
【００１９】
ここで、第１カソードエミッタ領域１４の第１導電型の不純物濃度は、ゲート領域１６からオートドーピングされる第２導電型の不純物濃度よりも濃く設定する。また、第２カソードエミッタ領域１５の第１導電型の不純物濃度は、ターンオフ状態に必要なゲート領域１６とカソード領域１２間の耐圧となる第１導電型の不純物濃度よりも薄く設定する。
【００２０】
また、第１カソードエミッタ領域１４は、第１の一定不純物濃度で成長させた第１エピタキシャル層を備え、第２カソードエミッタ領域１５は、第２の一定不純物濃度で成長させた第２エピタキシャル層を備える。
【００２１】
第１エピタキシャル層は、ゲート領域１６から第１エピタキシャル層へのオートドーピング濃度が１×１０14（ｃｍ-3）以下となる膜厚を備える。
【００２２】
第２エピタキシャル層は、ゲート領域１６とカソード領域１２間に逆バイアス電圧を印加してターンオフ状態にする際に、ゲート領域１６の周囲に広がる空乏層がカソード領域１２に到達しない膜厚を備える。
【００２３】
更に、図１・図２に示すように、カソード領域１２と導電型が反対導電型のアノード領域２２と、アノード領域２２から注入された第１導電型と反対導電型の第２導電型キャリアを制御するバッファ領域２０と、バッファ領域２０とゲート領域１６及びチャネル領域１３との間に配置された高抵抗層１８とを備えていても良い。
【００２４】
カソード領域１２は、ｎ型半導体で形成され、ＳＧ構造のＳＩＴｈｙのカソードとして機能する。
【００２５】
第１導電型キャリアは、電子に対応する。
【００２６】
ゲート領域１６は、ｐ型半導体で形成され、主電流の制御領域として機能する。
【００２７】
チャネル領域１３は、図１・図２に示すように、隣接するゲート領域１６間に挟まれ、主電流の導通を制御可能な領域として機能する。
【００２８】
カソードエミッタ領域（１４、１５）は、カソード領域１２とゲート領域１６との間に配置され、カソード領域１２から注入された第１導電型キャリアを、カソード領域１２からチャネル領域１３に向けて、効率良く電導及び拡散すると共に、ゲート領域１６からのオートドーピングを適切に抑制しつつ、ゲート領域１６とカソード領域１２間に逆バイアス電圧を印加してターンオフ状態にする際に、十分な耐圧を確保可能な領域として機能する。
【００２９】
アノード領域２２は、ｐ型半導体で形成され、ＳＧ構造のＳＩＴｈｙのアノードとして機能する。
【００３０】
第２導電型キャリアは、正孔に対応する。
【００３１】
バッファ領域２０は、ｎ型半導体で形成され、アノード領域２２から注入される第２導電型キャリアの導通を制御すると共に、カソード領域１２から注入され、チャネル領域１３を導通してきた第１導電型キャリアの蓄積領域として機能する。
【００３２】
高抵抗層１８は、実質的にアノード・カソード間及びゲート・アノード間の高耐圧を確保可能な高抵抗なｎ型半導体若しくはｐ型半導体で形成される。
【００３３】
更に、図１・図２に示すように、カソード領域１２上に配置されたカソード電極１０と、ゲート領域１６上に配置されたゲート電極２６と、アノード領域２２上に配置されたアノード電極２４とを備える。
【００３４】
図１・図２に示すパワー半導体装置１は、セグメント単位に分割された複数のカソード電極１０（カソード領域１２）を備える。各々のセグメント単位内は、隣接するゲート領域１６間に挟まれ、主電流の導通を制御可能なチャネル領域１３を複数備えるマルチチャネル構造が形成されている。
【００３５】
ゲート領域１６は、ｐｎ接合ゲート構造を備える例が示されているが、他のゲート構造を備えていても良い。例えば、ショットキーゲート構造、絶縁ゲート構造、若しくはヘテロ接合ゲート構造などを備えていても良い。ｐｎ接合ゲート構造以外のゲート構造では、ゲート領域からのオートドーピングを考慮する必要はないが、カソード領域とゲート領域及びチャネル領域の間に配置され、少なくとも第１カソードエミッタ領域と第２カソードエミッタ領域とを有するエミッタ領域とを備える点は同様である。また、第１カソードエミッタ領域の不純物濃度は、第２導電型の不純物濃度よりも濃く、第２カソードエミッタ領域の不純物濃度は、ターンオフ状態に必要なゲート領域とカソード領域間の耐圧となる不純物濃度よりも薄く設定する点も同様である。
【００３６】
更に、順方向特性は、ノーマリオフ特性、セミノーマリオフ特性、若しくはノーマリオン特性のいずれかを備えていても良い。
【００３７】
ノーマリオフ特性とは、ゲート・カソード間電圧はゼロボルトにおいて、アノード・カソード間耐圧が確保可能な特性をいう。
【００３８】
ノーマリオン特性とは、ゲート・カソード間電圧はゼロボルトにおいて、アノード・カソードに導通電流が流れ、オン状態が形成されると共に、ゲート・カソード間電圧に十分な逆バイアス（例えば、約−１Ｖから−２０Ｖ程度）を印加することで、アノード・カソードに非導通状態となり、オフ状態が形成され、アノード・カソード間耐圧が確保可能な特性をいう。
【００３９】
セミノーマリオフ特性とは、ノーマリオフ特性と、ノーマリオン特性との中間的な特性であり、ゲート・カソード間電圧はゼロボルトにおいて、アノード・カソード間耐圧が確保可能でかつアノード・カソード間耐圧とアノード・ゲート間耐圧が等しい特性をいう。
【００４０】
本技術を適用した一実施の形態に係るパワー半導体装置１は、埋め込みゲート構造を有するため、ゲート・カソード間に十分な耐圧を確保可能であり、かつノーマリオフ特性、セミノーマリオフ特性、若しくはノーマリオン特性の群から選ばれる少なくともいずれかの特性を得ることができる。
【００４１】
更に、図１・図２に示すように、カソード電極１０・ゲート電極２６の各々のセグメントの周囲には、べベル領域３４を備え、ゲート端子Ｇ・カソード端子Ｋ間に十分な耐圧を確保可能である。
【００４２】
ここで、ゲート・カソード間に確保可能十分な耐圧とは、順方向特性は、ノーマリオフ特性、セミノーマリオフ特性、若しくはノーマリオン特性のいずれかを採用可能でかつ主電流のゲートターンオフ可能な耐圧レベルを云う。
【００４３】
本技術を適用した一実施の形態に係るパワー半導体装置１は、一定の濃度であるエピタキシャル層を使用している。ゲート近辺で、不純物濃度が傾斜を有するのは、カソード領域からチャネル領域に向けて注入されたキャリアを静電誘導効果により制御するためである。カソード近辺は、適切な一定不純物濃度で形成する。
【００４４】
本技術を適用した一実施の形態に係るパワー半導体装置１は、第１エピタキシャル層と第２エピタキシャル層を使用している。このため、製造工程中のモニター管理も容易である。また、マスフローコントローラなどのハード面で濃度の高精度化が容易である。また、ゲート領域１６から第１エピタキシャル層へのオートドープを安定的に補償可能である。
【００４５】
したがって、一段目の第１エピタキシャル層が、オートドープを含めて望ましい傾斜濃度分布を示すとともに、二段目の第２エピタキシャル層が、膜厚・濃度ともに最適化できる。
【００４６】
（ターンオン状態）
本実施の形態に係るパワー半導体装置は、図３に示すように、ターンオン状態においては、ゲート領域１６とカソード領域１２間に順方向バイアスが印加され、隣接するゲート領域１６間のチャネル領域１３の電位障壁が低下する。この結果、矢印で示すように、カソード領域１２から第２カソードエミッタ領域１５・第１カソードエミッタ領域１４を介して、高抵抗層１８に向けて電子電流が導通する。高抵抗層１８に注入されてきた電子は、バッファ領域２０に蓄積し、アノード領域２２に存在する正孔分布に対する電位障壁が低下する。この結果、図示は省略するが、アノード領域２２からバッファ領域２０を介して、高抵抗層１８に向けて正孔電流が導通する。高抵抗層１８に注入された正孔は、ゲート領域１６に蓄積され、更に隣接するゲート領域１６間のチャネル領域１３の電位障壁が低下する。この結果、ラッチアップ状態に移行し、パワー半導体装置はオン状態に移行する。
【００４７】
本実施の形態に係るパワー半導体装置においては、第２カソードエミッタ領域１５が低抵抗化されている。この結果、カソード領域１２から第２カソードエミッタ領域１５・第１カソードエミッタ領域１４を介して、高抵抗層１８に向けてカソード領域１２からのキャリア（電子）高注入により、高速ターンオン性能を得ることができる。
【００４８】
（ターンオフ状態）
本実施の形態に係るパワー半導体装置は、図４に示すように、ターンオフ状態においては、ゲート領域１６とカソード領域１２間に逆方向バイアスが印加され、隣接するゲート領域１６間のチャネル領域１３の電位障壁が上昇する。この結果、ゲート領域１６の周囲に空乏層５４が形成され、また隣接するゲート領域１６間の空乏層５４により、カソード領域１２からの電子電流は遮断される。
【００４９】
すなわち、カソード領域１２から第２カソードエミッタ領域１５・第１カソードエミッタ領域１４を介して、高抵抗層１８に向けて導通する電子電流が遮断され、高抵抗層１８に注入される電子が遮断される。この結果、アノード領域２２に存在する正孔分布に対する電位障壁が上昇する。この結果、アノード領域２２からバッファ領域２０を介して、高抵抗層１８に向けて導通する正孔電流が遮断される。この結果、非ラッチアップ状態に移行し、パワー半導体装置はオフ状態に移行する。
【００５０】
本実施の形態に係るパワー半導体装置においては、第２カソードエミッタ領域１５の不純物濃度は、ターンオフ状態に必要なゲート領域１６とカソード領域１２間の耐圧となる不純物濃度よりも薄い。すなわち、第２カソードエミッタ領域１５の膜厚・不純物濃度ともに最適化可能であり、この結果、ゲート領域１６とカソード領域１２間を高耐圧化を実現可能である。
【００５１】
また、本実施の形態に係るパワー半導体装置においては、第１カソードエミッタ領域１４の不純物濃度は、ゲート領域１６からオートドーピングされる不純物濃度よりも濃い。すなわち、第１カソードエミッタ領域１４の膜厚・濃度ともに最適化可能であり、この結果、ゲート領域１６とカソード領域１２間距離は、第２カソードエミッタ領域１５と第１カソードエミッタ領域１４の厚さとなるため、ゲート領域１６とカソード領域１２間の低容量化を実現可能である。この結果、高速ターンオフ性能を得ることができる。
【００５２】
本技術を適用したＳＧ構造のパワー半導体装置は、カソード領域からのキャリア高注入により、高速ターンオン性能を得ることができる。また、導通状態におけるオン抵抗を低減化し、十分にゲート耐圧を確保しつつ、高耐圧、高速スイッチング性能を実現可能である。また、順方向特性において、ノーマリオフ特性、セミノーマリオフ特性、及びノーマリオン特性の各特性を備えるパワー半導体装置を容易に実現可能である。
【００５３】
（エピタキシャル成長層の要件）
本技術を適用した一実施の形態に係るパワー半導体装置においては、比較的低濃度のカソードエミッタ領域（１４、１５）が、２層のエピタキシャル成長構造として形成される。すなわち、第１エピタキシャル層を備える第１カソードエミッタ領域１４と、第２エピタキシャル層を備える第２カソードエミッタ領域１５との２層構造を備える。第１エピタキシャル層及び第２エピタキシャル成長層のｎ型不純物濃度は、例えば、約１×１０13（ｃｍ-3）〜１×１０18（ｃｍ-3）程度の範囲を備える。
【００５４】
―第１エピタキシャル層の要件―
第１エピタキシャル層を備える第１カソードエミッタ領域１４は、ｐ+ゲート領域１６からのオートドーピングにより、ｐ型に反転しない程度の高濃度に設定するが、ゲート・エミッタ間の低容量化（ターンオフ時の高速化）のため、できるだけ低濃度に設定することが望ましい。
【００５５】
また、第１カソードエミッタ領域１４は、一定不純物濃度のエピタキシャル成長技術を用いて形成するため、製法の簡便化とモニター管理による不純物濃度の安定化を図ることができる。
【００５６】
この結果、隣接するｐ+ゲート領域１６間は、安定したチャネル幅を確保することができる。また、ゲート領域１６・カソード領域１２間の低容量化により、高速ターンオフ性能化を図ることができる。また、隣接するｐ+ゲート領域１６間は、ノーマリオフを実現する程度に低濃度化（ｉ層化）を図ることも可能である。
【００５７】
また、第１カソードエミッタ領域１４は、一定不純物濃度のエピタキシャル成長技術を用いて形成するため、製法の簡便化と安定化を図ることができる。
【００５８】
また、第１エピタキシャル層を備える第１カソードエミッタ領域１４は、ｐ+ゲート領域１６からのオートドーピングが１×１０14（ｃｍ-3）以下に収まる程度の膜厚に設定すると良い。このレベルの濃度にオートドーピングが収まれば、第２エピタキシャル層を備える第１カソードエミッタ領域１４の不純物濃度設定への影響を抑制することができる。ここで、第１カソードエミッタ領域１４の厚さは、例えば、約０．５μｍ〜１．５μｍ程度の範囲を備える。
【００５９】
また、第１エピタキシャル層を備える第１カソードエミッタ領域１４上に形成する第２エピタキシャル層を備える第２カソードエミッタ領域１５の不純物濃度の制御もエピタキシャル成長技術を用いるため、安定化することができる。但し、実際には第１エピタキシャル成長層及び第２エピタキシャル層の形成中における熱拡散によるｐ+ゲート領域１６の広がりもあるので、その拡散広がりも考慮して、ｐ+ゲート領域１６間の間隔、第１エピタキシャル成長層の膜厚・不純物濃度及び第２エピタキシャル成長層の膜厚・不純物濃度を設定する。
【００６０】
なお、第１カソードエミッタ領域１４は、一定不純物濃度のエピタキシャル成長で、一回の工程で形成することが望ましいが、階段状不純物濃度を有する複数回のエピタキシャル成長で形成しても良い。
【００６１】
―第２エピタキシャル層の要件―
第２エピタキシャル層を備える第２カソードエミッタ領域１５は、ターンオフさせた場合に、ｐ+ゲート領域１６とカソード領域１２間の必要な空乏層幅に基づく耐圧が得られる程度の低濃度に設定するが、ターンオン時の低抵抗化のため、できるだけ高濃度に設定することが望ましい。
【００６２】
この結果、第２カソードエミッタ領域１５は、ターンオン時の低抵抗化による大駆動電流化に寄与することができる。
【００６３】
また、第２カソードエミッタ領域１５は、一定不純物濃度のエピタキシャル成長技術を用いて形成するため、製法の簡便化とモニター管理による不純物濃度の安定化を図ることができる。また、ゲート・カソード間電圧に十分な逆バイアス（例えば、約−１Ｖから−２０Ｖ程度）を印加してターンオフさせた場合に、ｐ+ゲート領域１６とカソード領域１２間に広がる空乏層が、上層にあるカソード領域１２に接しないようななるべく薄めの膜厚に設定すると良い。ここで、カソード領域１２の不純物濃度は、例えば、約１×１０20（ｃｍ-3）以上であり、第２カソードエミッタ領域１５の不純物濃度は、例えば、約１×１０18（ｃｍ-3）以上であり、第２カソードエミッタ領域１５の厚さは、例えば、約１．０μｍ〜３．０μｍ程度の範囲を備えると良い。実際には熱拡散によるカソード領域１２からの不純物濃度の濃いｎ+層からの拡散もあるため、この拡散深さも考慮して、第２エピタキシャル層の膜厚・不純物濃度及びカソード領域１２の不純物濃度・拡散深さを設定する。
【００６４】
なお、第２カソードエミッタ領域１５は、一定不純物濃度のエピタキシャル成長で、一回の工程で形成することが望ましいが、階段状不純物濃度を有する複数回のエピタキシャル成長で形成しても良い。
【００６５】
本実施の形態に係るパワー半導体装置のゲート近傍の模式的説明図は、図５に示すように表される。すなわち、図５に示すように、ＸG軸は、カソード領域１２からカソードエミッタ領域（１５、１４）・ゲート領域１６を通過して、高抵抗層１８に至る直線を示す。一方、ＸC軸は、カソード領域１２からチャネル領域１３の中央を通過して、高抵抗層１８に至る直線を示す。
【００６６】
図５において、ＸKはカソード領域１２の接合深さを表し、ＸGiはカソード領域１２の表面からチャネル領域１３の中央までの距離を表す。ＸGiの値はカソード領域１２の表面からゲート領域１６の中心部までの距離に略等しい。
【００６７】
図５において、ＸEは、カソード領域１２の表面から第２カソードエミッタ領域１５と第１カソードエミッタ領域１４との界面までの距離に等しい。
【００６８】
（オートドープ濃度が濃い場合の不純物濃度プロファイル）
オートドープ濃度が濃い場合のＸC軸に沿うゲート近傍の不純物濃度プロファイルは、図６に示すように表される。図６において、ＮKは、カソード領域１２の不純物濃度を表す。Ｎ1は、第１エピタキシャル層を備える第１カソードエミッタ領域１４の不純物濃度を表す。Ｎ2は、第２エピタキシャル層を備える第２カソードエミッタ領域１５の不純物濃度を表す。Ｎiは、高抵抗層１８の不純物濃度を表す。曲線ＰＡは、オートドープ濃度が濃い場合のゲート領域１６から第１エピタキシャル層（第１カソードエミッタ領域１４）中へのオートドープ濃度プロファイルを表す。曲線Ｎ−Ｐは、オートドープ濃度が濃い場合のｎ型不純物濃度プロファイルとｐ型不純物濃度プロファイルのトータルとしての不純物濃度プロファイルを表す。図６に示すように、オートドープ濃度が濃い場合には、第１エピタキシャル層（第１カソードエミッタ領域１４）の不純物濃度Ｎ1は、第２エピタキシャル層（第２カソードエミッタ領域１５）の不純物濃度Ｎ2と同等、若しくは濃く設定される。
【００６９】
（オートドープが薄い場合の不純物濃度プロファイル）
オートドープ濃度が薄い場合のＸC軸に沿うゲート近傍の不純物濃度プロファイルは、図７に示すように表される。同様に、図７において、ＮKは、カソード領域１２の不純物濃度を表す。Ｎ1は、第１エピタキシャル層（第１カソードエミッタ領域１４）の不純物濃度を表す。Ｎ2は、第２エピタキシャル層（第２カソードエミッタ領域１５）の不純物濃度を表す。Ｎiは、高抵抗層１８の不純物濃度を表す。曲線ＰＡは、オートドープ濃度が薄い場合のゲート領域１６から第１エピタキシャル層（第１カソードエミッタ領域１４）中へのオートドープ濃度プロファイルを表す。曲線Ｎ−Ｐは、オートドープ濃度が薄い場合のｎ型不純物濃度プロファイルとｐ型不純物濃度プロファイルのトータルとしての不純物濃度プロファイルを表す。図７に示すように、オートドープ濃度が薄い場合には、第１エピタキシャル層（第１カソードエミッタ領域１４）の不純物濃度Ｎ1は、第２エピタキシャル層（第２カソードエミッタ領域１５）の不純物濃度Ｎ2と同等、若しくは薄く設定される。
【００７０】
（ゲート部の不純物濃度プロファイル）
ゲート部のＸG軸に沿うゲート近傍の不純物濃度プロファイルは、図８に示すように表される。図８では、オートドープが濃い場合を例として示す。オートドープが薄い場合も同様に表すことができる。同様に、図８において、ＮKは、カソード領域１２の不純物濃度を表す。Ｎ1は、第１エピタキシャル層（第１カソードエミッタ領域１４）の不純物濃度を表す。Ｎ2は、第２エピタキシャル層（第２カソードエミッタ領域１５）の不純物濃度を表す。Ｎiは、高抵抗層１８の不純物濃度を表す。曲線ＰＧは、オートドープ濃度が濃い場合のゲート領域１６の不純物濃度プロファイルを表す。ゲート領域１６の不純物濃度プロファイルは、図８に示すように、第１エピタキシャル層（第１カソードエミッタ領域１４）中への拡散濃度プロファイルと、高抵抗層１８中への拡散濃度プロファイルとの両方が示される。曲線Ｎ−Ｐは、オートドープ濃度が濃い場合のｎ型不純物濃度プロファイルとｐ型不純物濃度プロファイルのトータルとしての不純物濃度プロファイルを表す。
【００７１】
（ターンオン動作シミュレーション）
本実施の形態に係るパワー半導体装置においては、アノード・カソード間電圧ＶAK＝５０００Ｖ、アノード電流密度ＩA＝５０００Ａ／ｃｍ2を約１００ｎｓ程度で高速ターンオンスイッチング可能であることがターンオン動作シミュレーションにより得られている。
【００７２】
（順方向降伏特性）
本実施の形態に係るパワー半導体装置において、順方向降伏特性の動作シミュレーション結果では、約６０００Ｖ程度までアノード・カソード間電圧(耐圧)を保持可能であり、約６８００Ｖでターンオーバー特性が得られている。
【００７３】
（製造方法）
本実施の形態に係るパワー半導体装置の製造方法においては、高抵抗層１８に対するゲート領域１６の形成後、高抵抗層１８及びゲート領域１６上に、ゲート領域１６を埋め込むように第１エピタキシャル層を備える第１カソードエミッタ領域１４を形成している。ゲート領域１６を埋め込む製造工程においては、ゲート拡散不純物と第１エピタキシャル成長の不純物制御方法を用いる。更に、第１エピタキシャル成長により第１カソードエミッタ領域１４の形成後、第１カソードエミッタ領域１４上に第２エピタキシャル成長により第２カソードエミッタ領域１５を形成している。更に、第２カソードエミッタ領域１５に対してカソード領域１２を形成する。
【００７４】
本技術を適用した一実施の形態に係るパワー半導体装置の製造方法であって、ゲートパターニング工程は、図９（ａ）に示すように表され、ゲート拡散工程は、図９（ｂ）に示すように表され、第１エピタキシャル層の形成工程は、図９（ｃ）に示すように表され、第２エピタキシャル層の形成工程は、図９（ｄ）に示すように表される。
【００７５】
（ａ）まず、図９（ａ）示すように、高抵抗層１８上に絶縁層４４を形成後、絶縁層４４をパターニングして、ゲート拡散用の開口窓を形成する。
【００７６】
（ｂ）次に、図９（ｂ）示すように、パターニングされた開口窓に対して、ゲート領域１６Ｐを拡散技術を用いて形成する。不純物としては、例えばボロン（Ｂ）を適用する。ゲート領域１６Ｐの表面不純物濃度は、例えば、約１×１０20（ｃｍ-3）〜１０22（ｃｍ-3）程度の範囲を備える。
【００７７】
（ｃ）次に、図９（ｃ）示すように、絶縁層４４を除去後、露出された高抵抗層１８及びゲート領域１６Ｐの表面上に第１エピタキシャル成長(成長温度約１０００℃)により第１カソードエミッタ領域１４を形成する。第１エピタキシャル成長においては、例えばリン（Ｐ）を不純物として添加することにより、ゲート領域１６Ｐからのボロン気化によるオートドーピングを補償しつつ第１カソードエミッタ領域１４を形成する。結果として、ゲート領域１６Ｐからの拡散により、第１カソードエミッタ領域１４中に、ゲート領域１６Ｄが形成され、ゲート領域１６（１６Ｐ、１６Ｄ）が、高抵抗層１８と第１カソードエミッタ領域１４中に埋め込み形成される。
【００７８】
ここで、第１カソードエミッタ領域１４の不純物濃度（リン）は、ゲート領域１６Ｐから第１カソードエミッタ領域１４へオートドーピングされる不純物濃度（ボロン）よりも濃く設定する。
【００７９】
（ｄ）次に、図９（ｄ）示すように、第１カソードエミッタ領域１４上に更に第２エピタキシャル成長により第２カソードエミッタ領域１５を形成する。第２エピタキシャル成長においては、例えばリン（Ｐ）を不純物として添加する。
【００８０】
ここで、第２カソードエミッタ領域１５の不純物濃度は、ターンオフ状態に必要なゲート領域１６とカソード領域１２間の耐圧となる不純物濃度よりも薄く設定する。
【００８１】
更に、図示は省略するが、第２カソードエミッタ領域１５の表面に、カソード領域１２を形成後、べベル領域３４を形成し、カソード電極１０、アノード電極２４を形成する。尚、バッファ領域２０及びアノード領域２２は、第２カソードエミッタ領域１５の形成後、カソード領域１２の形成前後のタイミングで形成しても良い。
【００８２】
（ダブルゲート構造）
図１０に示すパワー半導体装置１は、ダブルゲート（ＤＧ：Double Gate）構造の静電誘導サイリスタ構造を備える。
【００８３】
本技術を適用した一実施の形態に係るパワー半導体装置１は、図１０に示すように、カソード領域１２と、カソード領域１２から注入された第１導電型キャリアが導通可能な第１チャネル領域１３と、第１チャネル領域１３の電位を静電誘導電界効果により制御可能な第１ゲート領域１６と、カソード領域１２と第１ゲート領域１６及び第１チャネル領域１３の間に配置され、少なくとも第１カソードエミッタ領域１４と第２カソードエミッタ領域１５とを有するカソードエミッタ領域（１４、１５）と、アノード領域２２と、アノード領域２２から注入された第１導電型と反対導電型の第２導電型キャリアが導通可能な第２チャネル領域３３と、第２チャネル領域３３の電位を静電誘導電界効果により制御可能な第２ゲート領域２８と、アノード領域２２と第２ゲート領域２８及び第２チャネル領域３３の間に配置され、少なくとも第１アノードエミッタ領域３０と第２アノードエミッタ領域３１とを有するアノードエミッタ領域（３０、３１）とを備える。
【００８４】
ここで、第１カソードエミッタ領域１４の第１導電型の不純物濃度は、第１ゲート領域１６からオートドーピングされる第２導電型の不純物濃度よりも濃く設定する。また、第２カソードエミッタ領域１５の第１導電型の不純物濃度は、ターンオフ状態に必要な第１ゲート領域１６とカソード領域１２間の耐圧となる第１導電型の不純物濃度よりも薄く設定する。
【００８５】
また、第１アノードエミッタ領域３０の第２導電型の不純物濃度は、第２ゲート領域２８からオートドーピングされる第１導電型の不純物濃度よりも濃く設定する。また、第２アノードエミッタ領域３１の第２導電型の不純物濃度は、ターンオフ状態に必要な第２ゲート領域２８とアノード領域２２間の耐圧となる第２導電型の不純物濃度よりも薄く設定する。
【００８６】
カソードエミッタ領域（１４、１５）は、少なくとも２段階の不純物濃度でエピタキシャル成長した。
【００８７】
第１カソードエミッタ領域１４は、第１エピタキシャル層を備え、第２カソードエミッタ領域１５は、第２エピタキシャル層を備える。
【００８８】
第１エピタキシャル層は、第１段階目に成長するとともに、第２エピタキシャル層は、第２段階目に成長する。
【００８９】
第１エピタキシャル層は、第１ゲート領域１６から第１エピタキシャル層へのオートドーピング濃度が１×１０14（ｃｍ-3）以下となる膜厚を備える。
【００９０】
第２エピタキシャル層は、第１ゲート領域１６とカソード領域１２間に逆バイアス電圧を印加してターンオフ状態にする際に、第１ゲート領域１６の周囲に広がる空乏層がカソード領域１２に到達しない膜厚を備える。
【００９１】
また、アノードエミッタ領域（３０，３１）は、少なくとも２段階の不純物濃度でエピタキシャル成長した。
【００９２】
第１アノードエミッタ領域３０は、第３エピタキシャル層を備え、第２アノードエミッタ領域３１は、第４エピタキシャル層を備える。
【００９３】
第３エピタキシャル層は、第３段階目に成長するとともに、第４エピタキシャル層は、第４段階目に成長する。
【００９４】
第３エピタキシャル層は、第２ゲート領域２８から第３エピタキシャル層へのオートドーピング濃度が１×１０14（ｃｍ-3）以下となる膜厚を備える。
【００９５】
第４エピタキシャル層は、第２ゲート領域２８とアノード領域２２間に逆バイアス電圧を印加してターンオフ状態にする際に、第２ゲート領域２８の周囲に広がる空乏層がアノード領域２２に到達しない膜厚を備える。
【００９６】
カソード領域１２は、ｎ型半導体で形成され、第１キャリア注入領域として機能する。
【００９７】
第１導電型キャリアは、電子に対応する。
【００９８】
第１ゲート領域１６は、ｐ型半導体で形成され、主電流の制御領域として機能する。
【００９９】
第１チャネル領域１３は、隣接する第１ゲート領域１６間に挟まれ、主電流の導通を制御可能な領域として機能する。
【０１００】
カソードエミッタ領域（１４、１５）は、カソード領域１２とゲート領域１６との間に配置され、カソード領域１２から注入された第１導電型キャリアを、カソード領域１２からチャネル領域１３に向けて、効率良く拡散すると共に、ゲート領域１６からのオートドーピングを適切に抑制しつつ、ゲート領域１６とカソード領域１２間に逆バイアス電圧を印加してターンオフ状態にする際に、十分な耐圧を確保可能な領域として機能する。
【０１０１】
アノード領域２２は、ｐ型半導体で形成され、DG静電誘導サイリスタのアノードとして機能する。
【０１０２】
第２導電型キャリアは、正孔に対応する。
【０１０３】
第２ゲート領域２８は、ｎ型半導体で形成され、主電流の制御領域として機能する。
【０１０４】
第２チャネル領域３３は、隣接する第２ゲート領域２８間に挟まれ、主電流の導通を制御可能な領域として機能する。
【０１０５】
アノードエミッタ領域（３０、３１）は、アノード領域２２とゲート領域２８との間に配置され、アノード領域２２から注入された第２導電型キャリアを、アノード領域２２からチャネル領域３３に向けて、効率良く拡散すると共に、ゲート領域２８からのオートドーピングを適切に抑制しつつ、ゲート領域２８とアノード領域２２間に逆バイアス電圧を印加してターンオフ状態にする際に、十分な耐圧を確保可能な領域として機能する。
【０１０６】
高抵抗層１８は、実質的にアノード・カソード間及び第１ゲート・第２ゲート間の高耐圧を確保可能な高抵抗なｎ型半導体若しくはｐ型半導体で形成される。
【０１０７】
更に、図１０に示すように、カソード領域１２上に配置されたカソード電極１０と、第１ゲート領域１６上に配置された第１ゲート電極２６と、アノード領域２２上に配置されたアノード電極２４と、第２ゲート領域２８上に配置された第２ゲート電極３２とを備える。
【０１０８】
図１０に示すパワー半導体装置１は、図１と同様に、セグメント単位に分割された複数のカソード電極１０（カソード領域１２）を備える。各々のカソードセグメント単位内には、隣接する第１ゲート領域１６間に挟まれ、主電流の導通を制御可能なチャネル領域１３を複数備えるマルチチャネル構造が形成されている。
【０１０９】
同様に、図１０に示すパワー半導体装置１は、セグメント単位に分割された複数のアノード電極２４（アノード領域２２）を備える。各々のアノードセグメント単位内には、隣接する第２ゲート領域２８間に挟まれ、主電流の導通を制御可能なチャネル領域３３を複数備えるマルチチャネル構造が形成されている。
【０１１０】
尚、図１０に示すように、第１ゲート領域１６・第２ゲート領域２８は、ｐｎ接合ゲート構造を備える例が示されているが、他のゲート構造を備えていても良い。例えば、ショットキーゲート構造、絶縁ゲート構造、若しくはヘテロ接合ゲート構造などを備えていても良い。
【０１１１】
更に、図１０に示すパワー半導体装置１の順方向特性は、ノーマリオフ特性、セミノーマリオフ特性、若しくはノーマリオン特性のいずれかを備えていても良い。
【０１１２】
更に、図１０に示すように、カソード電極１０・第１ゲート電極２６間の各々のカソードセグメントの周囲には、べベル領域３４を備え、第１ゲート端子Ｇ１・カソード端子Ｋ間に十分な耐圧を確保可能である。同様に、アノード電極２４・第２ゲート電極３２間の各々のアノードセグメントの周囲には、べベル領域３６を備え、アノード端子Ａ・第２ゲート端子Ｇ２間に十分な耐圧を確保可能である。尚、べベル領域３６は、アノード電極２４・第２ゲート電極３２間の各々のアノードセグメントの周囲に形成されているが、他の構造を採用しても良い。例えば、べベル領域３６を、カソード電極１０・第２ゲート電極３２間に形成しても良い。
【０１１３】
ここで、アノード端子Ａ・第２ゲート端子Ｇ２間に確保可能十分な耐圧とは、順方向特性は、ノーマリオフ特性、セミノーマリオフ特性、若しくはノーマリオン特性のいずれかを採用可能でかつ主電流のゲートターンオフ可能な耐圧レベルを云う。
【０１１４】
本技術を適用したＤＧ構造のパワー半導体装置は、カソードエミッタ領域及びアノードエミッタ領域からのキャリア高注入により、高速ターンオン性能を得ることができる。
【０１１５】
本技術を適用したＤＧ構造のパワー半導体装置は、導通状態におけるオン抵抗を低減化し、十分にゲート耐圧を確保しつつ、高耐圧、高速スイッチング性能を実現可能である。また、本技術を適用したＤＧ構造のパワー半導体装置は、順方向特性において、ノーマリオフ特性、セミノーマリオフ特性、及びノーマリオン特性の各特性を備えるパワー半導体装置を容易に実現可能である。
【０１１６】
本技術を適用した一実施の形態に係るパワー半導体装置１は、一定の濃度であるエピタキシャル層を使用している。
【０１１７】
本技術を適用した一実施の形態に係るパワー半導体装置１は、第１エピタキシャル層と第２エピタキシャル層及び第３エピタキシャル層と第４エピタキシャル層を使用している。このため、製造工程中のモニター管理も容易である。また、マスフローコントローラなどのハード面で濃度の高精度化が容易である。また、ゲート領域１６・２８から第１・第３エピタキシャル層へのオートドープを安定的に補償可能である。
【０１１８】
したがって、一段目の第１エピタキシャル層が、オートドープを含めて望ましい傾斜濃度分布を示すとともに、二段目の第２エピタキシャル層が、膜厚・濃度ともに最適化できる。また、三段目の第３エピタキシャル層も、オートドープを含めて望ましい傾斜濃度分布を示すとともに、四段目の第４エピタキシャル層も、膜厚・濃度ともに最適化できる。
【０１１９】
本実施の形態に係るパワー半導体装置は、ＳＧＳＩＴｈｙ、ＤＧＳＩＴｈｙに限定されるものではなく、ＳＩＴにおいても同様に適用可能である。この場合、ｎチャネルＳＩＴTやｐチャネルＳＩＴにおいても同様に適用可能である。
【０１２０】
また、本実施の形態に係るパワー半導体装置は、ＩＶ族元素半導体、ＩＩＩ―Ｖ族化合物半導体、及びＩＩ−ＶＩ族化合物半導体の群から選ばれる少なくとも１種類もしくは複数種類の材料を用いて形成されていても良い。
【０１２１】
また、本実施の形態に係るパワー半導体装置は、シリコンカーバイド、窒化ガリウム、シリコン、窒化アルミニウム、及び酸化ガリウムの群から選ばれる少なくとも１種類もしくは複数種類の材料を用いて形成されていても良い。
【０１２２】
また、本実施の形態に係るパワー半導体装置は、ＳｉＣ系、Ｓｉ系、ＧａＮ系、ＡｌＮ系、酸化ガリウム系の群から選ばれる少なくとも１種類もしくは複数種類のＳＩＴやＳＩサイリスタの構成を備えていても良い。
【０１２３】
また、本実施の形態に係るパワー半導体装置は、ｐｎ接合ゲート構造、ショットキーゲート構造、絶縁ゲート構造、及びヘテロ接合ゲート構造の群から選ばれる少なくとも１種類を備えていても良い。
【０１２４】
また、本技術を適用した一実施の形態に係るパワー半導体装置は、パルスパワー電源用のモジュール構成を備えていても良い。
【０１２５】
[その他の実施の形態]
上記のように、実施の形態について記載したが、開示の一部をなす論述及び図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１２６】
このように、本実施の形態は、ここでは記載していない様々な実施の形態等を含む。
【産業上の利用可能性】
【０１２７】
本実施の形態のパワー半導体装置は、Ｓｉ、ＳｉＣ、ＧａＮ、ＡｌＮ、酸化ガリウム等の各種のパワー半導体装置に利用することができ、パルスパワー電源、インバータ回路等幅広い応用分野に適用可能である。
【符号の説明】
【０１２８】
１…パワー半導体装置
１０…カソード電極
１２…カソード領域
１３、３３…チャネル領域
１４…第１カソードエミッタ領域
１５…第２カソードエミッタ領域
１６、２８…ゲート領域
１８…高抵抗層
２０…バッファ領域
２２…アノード領域
２４…アノード電極
２６、３２…ゲート電極
３０…第１アノードエミッタ領域
３１…第２アノードエミッタ領域
３４、３６…べベル領域
Ｇ、Ｇ１、Ｇ２…ゲート端子
Ａ…アノード端子
Ｋ…カソード端子
【図１】
2020027815.tif 000003
【図２】
2020027815.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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