(57)【要約】【課題】トランジスタの閾値電圧のばらつきを抑制すること。【解決手段】実施形態の半導体装置２は、基板の表面に延びる拡散層および拡散層上に配置されるゲート電極ＧＥを有するトランジスタＴｒと、ゲート電極ＧＥの両側で拡散層にそれぞれ接続される底面が長尺形状のコンタクトと、を備え、底面の延在方向が拡散層の延在方向に対して互いに一直線に並ばないようそれぞれのコンタクトが配置されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板の表面に延びる拡散層および前記拡散層上に配置されるゲート電極を有するトランジスタと、
前記ゲート電極の両側で前記拡散層にそれぞれ接続される底面が長尺形状のコンタクトと、を備え、
前記底面の延在方向が前記拡散層の延在方向に対して互いに一直線に並ばないようそれぞれの前記コンタクトが配置されている、
半導体装置。
【請求項２】
前記底面の延在方向が前記基板の結晶の劈開方向に対して互いに一直線に並ばないようそれぞれの前記コンタクトが配置されている、
請求項１に記載の半導体装置。
【請求項３】
前記底面の延在方向が前記拡散層の延在方向に対して交わる向きにそれぞれの前記コンタクトが配置されている、
請求項１または請求項２に記載の半導体装置。
【請求項４】
それぞれの前記コンタクトが前記拡散層の延在方向に対してジグザグに配置されている、
請求項１または請求項２に記載の半導体装置。
【請求項５】
前記トランジスタと前記コンタクトとが前記拡散層の延在方向に複数配列される、
請求項１乃至請求項４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、基板に形成された拡散層上にゲート電極を備えるトランジスタを含む。ゲート電極の両側には、拡散層に接続するソースドレインコンタクトが形成される。トランジスタにおいては、閾値電圧のばらつきが少ないことが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１７／００４７３４８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、トランジスタの閾値電圧のばらつきを抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、基板の表面に延びる拡散層および前記拡散層上に配置されるゲート電極を有するトランジスタと、前記ゲート電極の両側で前記拡散層にそれぞれ接続される底面が長尺形状のコンタクトと、を備え、前記底面の延在方向が前記拡散層の延在方向に対して互いに一直線に並ばないようそれぞれの前記コンタクトが配置されている。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態にかかる不揮発性メモリの構成の一例を模式的に示す図である。
【図２】図２は、実施形態にかかる不揮発性メモリの製造処理の手順の一例を示すフロー図である。
【図３】図３は、実施形態にかかる不揮発性メモリの製造処理の手順の一例を示すフロー図である。
【図４】図４は、実施形態にかかる不揮発性メモリの製造処理の手順の一例を示すフロー図である。
【図５】図５は、ある種のトランジスタにおける閾値を示す正規確率プロットである。
【図６】図６は、実施形態の変形例１にかかる不揮発性メモリが備える半導体装置の構成の一例を模式的に示す平面図である。
【図７】図７は、実施形態の変形例２にかかる不揮発性メモリが備える半導体装置の構成の一例を模式的に示す平面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００８】
（不揮発性メモリの構成例）
図１（ａ）は、実施形態にかかる不揮発性メモリ１の構成の一例を模式的に示す断面図である。図１（ａ）に示す断面は、後述のアクティブ領域ＡＡの延在方向に沿っている。図１（ａ）に示すように、不揮発性メモリ１は、例えば、メモリセルアレイＡｒｒと、メモリセルアレイＡｒｒの下方に配置される周辺回路Ｐｅｒとを備える３次元不揮発性メモリとして構成される。メモリセルアレイＡｒｒには複数のメモリセルＭＣがマトリクス状に配置される。周辺回路ＰｅｒはメモリセルＭＣの動作に寄与する。
【０００９】
メモリセルアレイＡｒｒ内には、ワード線ＷＬと層間絶縁層ＩＤとが複数積層され、これらを貫通するピラーＰが設けられている。ピラーＰはチャネル層とメモリ層とを備え、ソース線ＳＬに接続されている。これにより、ピラーＰの高さ方向に沿ってメモリセルＭＣが３次元に配列されることとなる。
【００１０】
周辺回路ＰｅｒはトランジスタＴｒを含む。トランジスタＴｒは、ウェハＳｕｂに設けられた拡散層であるアクティブ領域ＡＡ、及びアクティブ領域ＡＡ上にゲート電極ＧＥを備える。ゲート電極ＧＥにはゲートコンタクトＣＧが接続される。ゲート電極ＧＥの両側のアクティブ領域ＡＡ、つまり、ソース領域およびドレイン領域には、ソースドレインコンタクトＣＳが接続される。ソースドレインコンタクトＣＳは配線層Ｄ０に接続され、さらに複数のコンタクトを介して配線層Ｄ０の上層の配線層Ｄ１，Ｄ２等に接続される。主に、トランジスタＴｒ、ゲートコンタクトＣＧ、ソースドレインコンタクトＣＳ、及び配線層Ｄ０〜Ｄ２により、半導体装置２が構成される。
【００１１】
図１（ｂ）は、実施形態にかかる不揮発性メモリ１が備える半導体装置２の構成の一例を模式的に示す平面図である。図１（ｂ）に示すように、ウェハＳｕｂには、複数の長尺状のアクティブ領域ＡＡが、それぞれ短手方向に並ぶように設けられている。アクティブ領域ＡＡ上には、アクティブ領域ＡＡの延在方向と交わる方向、例えば直交する方向に延びる複数のゲート電極ＧＥが、それぞれ短手方向に並ぶように設けられている。ゲート電極ＧＥ直下のアクティブ領域ＡＡにはチャネルが形成される。個々のゲート電極ＧＥ上には、ゲートコンタクトＣＧがそれぞれ設けられている。個々のゲート電極ＧＥの両側には、ソースドレインコンタクトＣＳがそれぞれ設けられている。
【００１２】
ソースドレインコンタクトＣＳの底面は、コンタクト抵抗低減の観点から、例えば楕円形等の長尺形状を有している。アクティブ領域ＡＡの延在方向に配列される複数のソースドレインコンタクトＣＳにおいて、これらの長尺形状の底面の延在方向Ｄｃｓがアクティブ領域ＡＡの延在方向Ｄａａに対して一直線に並ばないように、それぞれのソースドレインコンタクトＣＳが配置されている。より具体的には、底面の延在方向Ｄｃｓがアクティブ領域ＡＡの延在方向Ｄａａに対して交わる向きに、それぞれのソースドレインコンタクトＣＳが配置されている。換言すれば、ソースドレインコンタクトＣＳの底面は、長尺状に延びるアクティブ領域ＡＡに対して斜めに配置されている。底面の延在方向Ｄｃｓとアクティブ領域ＡＡの延在方向Ｄａａとがなす角度は、例えば１０°以上である。
【００１３】
ところで、アクティブ領域ＡＡの延在方向Ｄａａ、及び例えばこれに直交するゲート電極ＧＥの延在方向は、ウェハＳｕｂの結晶が劈開する方向である。アクティブ領域ＡＡの延在方向Ｄａａに対して斜めに配置されるソースドレインコンタクトＣＳの底面の延在方向Ｄｃｓは、ウェハＳｕｂの劈開方向に対しても斜めに配置される。
【００１４】
以上のように、複数のトランジスタＴｒが２次元にマトリクス状に配置されるトランジスタアレイＴＡが構成される。図１（ｂ）の例では、トランジスタアレイＴＡ内の各トランジスタＴｒは、並列方向に隣接するトランジスタＴｒと、互いにソース領域およびドレイン領域を共有している。また、それぞれのゲート電極ＧＥのゲート幅Ｗは例えば１μｍ以下である。このようにトランジスタアレイＴＡを構成することで、小さな領域内に密集してトランジスタＴｒを複数配置することができる。
【００１５】
（不揮発性メモリの製造処理の例）
次に、図２〜図４を用いて、不揮発性メモリ１の製造処理例について説明する。図２〜図４は、実施形態にかかる不揮発性メモリ１の製造処理の手順の一例を示すフロー図である。図２の左側ならびに図３および図４に示す図は、製造処理における不揮発性メモリ１の断面図である。図２の右側に示す図は、製造処理における不揮発性メモリ１の平面図である。
【００１６】
図２（ａ）に示すように、ウェハＳｕｂにイオン注入等がされてアクティブ領域ＡＡが形成される。また、アクティブ領域ＡＡ上に、例えばアクティブ領域ＡＡと直交するようゲート電極ＧＥが形成される。以上により、トランジスタＴｒが形成される。
【００１７】
図２（ｂ）に示すように、アクティブ領域ＡＡおよびゲート電極ＧＥ等を覆うように層間絶縁層ＩＤを形成する。そして、層間絶縁層ＩＤを貫通し、ゲート電極ＧＥ、アクティブ領域ＡＡにそれぞれ接続するゲートコンタクトＣＧ及びソースドレインコンタクトＣＳを形成する。このとき、例えば楕円形等の長尺形状のソースドレインコンタクトＣＳの底面は、アクティブ領域ＡＡに対して斜めに配置される。
【００１８】
図２（ｃ）に示すように、さらに層間絶縁層ＩＤを積層していきながら、コンタクトにより接続される配線層Ｄ０〜Ｄ２を形成する。以上により、半導体装置２および周辺回路Ｐｅｒが形成される。
【００１９】
図３（ａ）に示すように、周辺回路Ｐｅｒの上方にソース線ＳＬを形成する。また、ソース線ＳＬ上に、犠牲層ＳＣと層間絶縁層ＩＤとを複数積層する。
【００２０】
図３（ｂ）に示すように、犠牲層ＳＣと層間絶縁層ＩＤとを貫通し、ソース線ＳＬに到達するピラーＰを形成する。ピラーＰは、柱状のチャネルと、チャネルの側面を覆うメモリ層とを備える。
【００２１】
図４（ａ）に示すように、外縁部の犠牲層ＳＣと層間絶縁層ＩＤとを貫通する図示しないスリットＳＴを介して犠牲層ＳＣを除去する。
【００２２】
図４（ｂ）に示すように、図示しないスリットＳＴを介して、犠牲層ＳＣが除去されて生じた空間に導電体を充填してワード線ＷＬを形成する。以上により、メモリセルアレイＡｒｒ及び不揮発性メモリ１が形成される。
【００２３】
上記のように、犠牲層ＳＣを除去し、そこへワード線ＷＬを形成する手法をリプレースと呼ぶ。リプレース時、形成途中の不揮発性メモリ１の全体の構成が熱履歴を受けることがある。
【００２４】
（トランジスタの閾値）
図５は、ある種のトランジスタにおける閾値を示す正規確率プロットである。図５の横軸は、トランジスタの示す閾値であり、縦軸は、ばらつきを示す。図５に示すように、本発明者は、ある種のトランジスタにおいて閾値のばらつきや低下が起こることを発見した。このような閾値のばらつきや低下は、ゲート幅Ｗが１μｍ以下のトランジスタにおいて顕著であった。
【００２５】
本発明者が様々な解析を行った結果、上記トランジスタにおいて、ゲート電極下のアクティブ領域に結晶欠陥が生じており、この結晶欠陥がトランジスタの閾値のばらつきや低下の一因となっていることを突き止めた。これは、ソースドレインコンタクトがアクティブ領域の延在方向に配列されることでアクティブ領域に応力が発生し、トランジスタ上方のメモリセルアレイ形成時の熱履歴等で結晶欠陥が生じるものと推察される。
【００２６】
本発明者は、鋭意研究の結果、実施形態の半導体装置２のように、ソースドレインコンタクトＣＳによるアクティブ領域ＡＡへの応力を緩和する構成を見出した。
【００２７】
実施形態の半導体装置１においては、同一のアクティブ領域ＡＡ内に配置されるソースドレインコンタクトＣＳにおいて、ソースドレインコンタクトＣＳの底面の延在方向Ｄｃｓが、アクティブ領域ＡＡの延在方向Ｄａａに対して互いに一直線上に並ばない。ソースドレインコンタクトＣＳの底面は長尺形状であるところ、それらの応力は主に底面の延在方向Ｄｃｓに生じると推察される。上記構成では、ソースドレインコンタクトＣＳの底面の応力が、アクティブ領域Ａａの延在方向Ｄａａに対してそれぞれ異なる方向に加わることとなる。これにより、アクティブ領域ＡＡにおける結晶欠陥が抑制され、トランジスタＴｒの閾値のばらつきや低下を抑制することができる。
【００２８】
（変形例１）
上述の実施形態においては、ソースドレインコンタクトＣＳの底面のアクティブ領域ＡＡに対する傾斜は全て同じ方向としていたが、これに限られない。
【００２９】
図６は、実施形態の変形例１にかかる不揮発性メモリが備える半導体装置の構成の一例を模式的に示す平面図である。図６に示すように、同一のアクティブ領域ＡＡに配列されるソースドレインコンタクトＣＳａにおいて、ソースドレインコンタクトＣＳａの底面のアクティブ領域ＡＡに対する傾斜の向きが１つおきに逆転していてもよい。
【００３０】
このようにソースドレインコンタクトＣＳａを配置することで、同一のアクティブ領域ＡＡに配列されるソースドレインコンタクトＣＳａの底面の延在方向Ｄｃｓａは、アクティブ領域ＡＡの延在方向Ｄａａに対して一直線上に並ばない。同様に、同一のアクティブ領域ＡＡに配列されるソースドレインコンタクトＣＳａの底面の延在方向Ｄｃｓａは、ウェハの結晶が劈開する方向に対しても一直線上に並ばない。
【００３１】
（変形例２）
上述の実施形態においては、ソースドレインコンタクトＣＳの底面がアクティブ領域ＡＡに対して傾斜しているもとのとしたが、これに限られない。
【００３２】
図７は、実施形態の変形例２にかかる不揮発性メモリが備える半導体装置の構成の一例を模式的に示す平面図である。図７に示すように、同一のアクティブ領域ＡＡに配列されるソースドレインコンタクトＣＳｂにおいて、ソースドレインコンタクトＣＳｂのアクティブ領域ＡＡ内における位置が１つおきに異なっていてもよい。
【００３３】
具体的には、実施形態の変形例２の半導体装置においては、アクティブ領域ＡＡの１列目のソースドレインコンタクトＣＳｂが、アクティブ領域ＡＡの短手方向における一方の端部寄りに配置される。また、アクティブ領域ＡＡの２列目のソースドレインコンタクトＣＳｂは、アクティブ領域ＡＡの短手方向における他方の端部寄りに配置される。このときの寄せ幅は任意であるが、ソースドレインコンタクトＣＳｂの底面の短手方向の端部の延長線Ｅｘ同士がそれぞれ重ならない程度の寄せ幅とすることが好ましい。このように、実施形態の変形例２の半導体装置では、ソースドレインコンタクトＣＳｂがアクティブ領域ＡＡの延在方向Ｄａａに対してジグザグに配置されている。
【００３４】
このようにソースドレインコンタクトＣＳｂを配置することで、同一のアクティブ領域ＡＡに配列されるソースドレインコンタクトＣＳｂの底面の延在方向Ｄｃｓｂは、アクティブ領域ＡＡの延在方向Ｄａａに対して一直線上に並ばない。同様に、同一のアクティブ領域ＡＡに配列されるソースドレインコンタクトＣＳｂの底面の延在方向Ｄｃｓｂは、ウェハの結晶が劈開する方向に対してもそれぞれ一直線上に並ばない。
【００３５】
以上の変形例１，２のみならず、ソースドレインコンタクトの底面の延在方向がアクティブ領域の延在方向に対してそれぞれ一直線に並ばないような配置であれば、ソースドレインコンタクトを如何なる配置とすることも可能である。
【００３６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３７】
１…不揮発性メモリ、２…半導体装置、ＡＡ…アクティブ領域、ＣＧ…ゲートコンタクト、ＣＳ，ＣＳａ，ＣＳｂ…ソースドレインコンタクト、Ｄａａ，Ｄｃｓ，Ｄｃｓａ，Ｄｃｓｂ…延在方向、ＧＥ…ゲート電極、Ｓｕｂ…ウェハ、ＴＡ…トランジスタアレイ、Ｗ…ゲート幅。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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