(57)【要約】【課題】所定の電位に接続されるバックゲート電極を薄膜トランジスタの上又は下に形成する。【解決手段】表示装置は、画像を表示するための画素層５０と、画素層５０を駆動するための薄膜トランジスタ１４を含む回路層５２と、を有する。薄膜トランジスタ１４は、チャネル領域１８ｃ並びにチャネル領域１８ｃを挟むソース領域１８ｓ及びドレイン領域１８ｄを含む半導体層１８と、半導体層１８の上下いずれかである第１側でチャネル領域１８ｃに対向するゲート電極２２と、第１側とは反対の第２側で、少なくともチャネル領域１８ｃ及びソース領域１８ｓに対向するバックゲート電極１６と、ソース領域１８ｓに接続するソース電極２６と、ドレイン領域１８ｄに接続するドレイン電極２８と、を含む。ソース電極２６は、半導体層１８を貫通して、第２側でバックゲート電極１６に接続する。【選択図】図４
2020027133.tif 000002
【特許請求の範囲】
【請求項１】
画像を表示するための画素層と、
前記画素層を駆動するための薄膜トランジスタを含む回路層と、
を有し、
前記薄膜トランジスタは、
チャネル領域並びに前記チャネル領域を挟むソース領域及びドレイン領域を含む半導体層と、
前記半導体層の上下いずれかである第１側で前記チャネル領域に対向するゲート電極と、
前記第１側とは反対の第２側で、少なくとも前記チャネル領域及び前記ソース領域に対向するバックゲート電極と、
前記ソース領域に接続するソース電極と、
前記ドレイン領域に接続するドレイン電極と、
を含み、
前記ソース電極は、前記半導体層を貫通して、前記第２側で前記バックゲート電極に接続することを特徴とする表示装置。
【請求項２】
請求項１に記載された表示装置において、
前記ドレイン電極は、前記半導体層を貫通し、前記バックゲート電極に接触しないように前記第２側に延びることを特徴とする表示装置。
【請求項３】
請求項２に記載された表示装置において、
前記バックゲート電極は、前記ゲート電極に対向する中央領域を有し、前記ドレイン電極の側の第１端及び前記ソース電極の側の第２端を有し、
前記中央領域から前記第２端までの距離は、前記ゲート電極から前記ソース電極までの距離よりも大きいことを特徴とする表示装置。
【請求項４】
請求項３に記載された表示装置において、
前記中央領域から前記第１端までの距離は、前記ゲート電極から前記ドレイン電極までの距離よりも小さいことを特徴とする表示装置。
【請求項５】
請求項３又は４に記載された表示装置において、
前記第１端及び前記第２端は、均等に前記中央領域から離れていることを特徴とする表示装置。
【請求項６】
請求項５に記載された表示装置において、
前記バックゲート電極は、前記ドレイン領域に対向し、穴を有し、
前記ドレイン電極は、前記バックゲート電極の前記穴の内側に延びることを特徴とする表示装置。
【請求項７】
請求項３から５のいずれか１項に記載された表示装置において、
前記ドレイン電極は、前記ソース電極よりも、前記ゲート電極から離れていることを特徴とする表示装置。
【請求項８】
請求項３から６のいずれか１項に記載された表示装置において、
前記ソース電極及び前記ドレイン電極は、均等に前記ゲート電極から離れていることを特徴とする表示装置。
【請求項９】
請求項１から８のいずれか１項に記載された表示装置において、
前記薄膜トランジスタは、第１薄膜トランジスタであり、
前記半導体層は、第１半導体層であり、
前記回路層は、第２薄膜トランジスタをさらに含み、
前記第２薄膜トランジスタは、前記第１側で、前記ゲート電極よりもさらに前記第１半導体層から離れて、第２半導体層を有することを特徴とする表示装置。
【請求項１０】
請求項９に記載された表示装置において、
前記ソース電極及び前記ドレイン電極の少なくとも一方は、前記第２半導体層を貫通し、前記第１薄膜トランジスタ及び前記第２薄膜トランジスタに共用されることを特徴とする表示装置。
【請求項１１】
請求項１０に記載された表示装置において、
前記第２薄膜トランジスタは、前記ソース電極及び前記ドレイン電極の一方を前記第１薄膜トランジスタと共用し、第２ソース電極及び第２ドレイン電極の一方をさらに有することを特徴とする表示装置。
【請求項１２】
請求項１１に記載された表示装置において、
前記第２半導体層は、前記ソース電極及び前記ドレイン電極の前記一方から第１方向に延びる第１部分と、前記第１方向に交差する第２方向に延びる第２部分と、を有し、
前記第１部分を、前記ソース電極及び前記ドレイン電極の前記一方が貫通し、
前記第２部分を、前記第２ソース電極及び前記第２ドレイン電極の前記一方が貫通することを特徴とする表示装置。
【請求項１３】
請求項１１又は１２に記載された表示装置において、
前記回路層は、前記第１側に、前記第２ソース電極及び前記第２ドレイン電極の前記一方に接続して前記第２半導体層に接触して載る部分を有する配線をさらに含むことを特徴とする表示装置。
【請求項１４】
請求項９から１３のいずれか１項に記載された表示装置において、
前記回路層は、前記第１側に、前記ソース電極に接続するソース配線と、前記ドレイン電極に接続するドレイン配線と、をさらに含み、
前記ソース配線及び前記ドレイン配線の少なくとも一方は、前記第２半導体層に接触して載る部分を有することを特徴とする表示装置。
【請求項１５】
請求項９から１４のいずれか１項に記載された表示装置において、
前記第２半導体層は、前記第１半導体層と重なり、
前記第１薄膜トランジスタ及び前記第２薄膜トランジスタは、前記ゲート電極を共用することを特徴とする表示装置。
【請求項１６】
請求項９から１４のいずれか１項に記載された表示装置において、
前記ゲート電極は、第１ゲート電極であり、
前記第２薄膜トランジスタは、第２ゲート電極を有することを特徴とする表示装置。
【請求項１７】
請求項１６に記載された表示装置において、
前記第１ゲート電極がある層に、前記第２ゲート電極が位置することを特徴とする表示装置。
【請求項１８】
請求項９から１７のいずれか１項に記載された表示装置において、
前記第２半導体層は、酸化物半導体からなることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
近年のディスプレイは高精細化が加速している。高精細化により１画素当たりの面積が縮小され、薄膜トランジスタや配線の配置が困難になっている。有機エレクトロルミネッセンスディスプレイでは画素内に配置する薄膜トランジスタが多いため、改善が急務である。薄膜トランジスタの下にはメタル層を配置することが知られている（特許文献１）。メタル層は、液晶ディスプレイではバックライト光が半導体層へ照射されることを抑制する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１３５３７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来、メタル層はフローティングであることが多く、下地層の電位ばらつきの影響を受けてしまう。メタル層の電位を安定させて表示ムラを改善するには、所定の電位に接続することが必要であるが、表示領域には、接続のためのコンタクト部を形成する余裕がない。
【０００５】
本発明は、所定の電位に接続されるバックゲート電極を薄膜トランジスタの上又は下に形成することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る表示装置は、画像を表示するための画素層と、前記画素層を駆動するための薄膜トランジスタを含む回路層と、を有し、前記薄膜トランジスタは、チャネル領域並びに前記チャネル領域を挟むソース領域及びドレイン領域を含む半導体層と、前記半導体層の上下いずれかである第１側で前記チャネル領域に対向するゲート電極と、前記第１側とは反対の第２側で、少なくとも前記チャネル領域及び前記ソース領域に対向するバックゲート電極と、前記ソース領域に接続するソース電極と、前記ドレイン領域に接続するドレイン電極と、を含み、前記ソース電極は、前記半導体層を貫通して、前記第２側で前記バックゲート電極に接続することを特徴とする。
【０００７】
本発明によれば、ソース電極は第２側でバックゲート電極に接続し、両者は同電位になる。この電気的接続は、ソース電極が半導体層を貫通することでなされるため、接続のための領域を確保する必要がない。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係る表示装置の平面図である。
【図２】表示装置の使用状態を示す概略図である。
【図３】図２に示す表示装置のIII−III線断面の概略図である。
【図４】図１に示す表示装置のIV−IV線断面図である。
【図５】第１の実施形態における薄膜トランジスタの平面図である。
【図６】図１に示す表示装置の回路図である。
【図７】第１の実施形態の変形例１における薄膜トランジスタの平面図である。
【図８】第１の実施形態の変形例２における薄膜トランジスタの平面図である。
【図９】第１の実施形態の変形例３を示す断面図である。
【図１０】図９に示す表示装置の回路図である。
【図１１】第２の実施形態における薄膜トランジスタの断面図である。
【図１２】第３の実施形態における薄膜トランジスタの平面図である。
【図１３】図１２に示す薄膜トランジスタのXIII−XIII線断面図である。
【図１４】第４の実施形態における薄膜トランジスタの平面図である。
【図１５】図１４に示す薄膜トランジスタのXV−XV線断面図である。
【図１６】図１４に示す薄膜トランジスタのXVI−XVI線断面図である。
【図１７】第５の実施形態における薄膜トランジスタの平面図である。
【図１８】図１７に示す薄膜トランジスタのXVIII−XVIII線断面図である。
【図１９】図１７に示す薄膜トランジスタのXIX−XIX線断面図である。
【図２０】第６の実施形態における薄膜トランジスタの平面図である。
【図２１】図２０に示す薄膜トランジスタのXXI−XXI線断面図である。
【図２２】第７の実施形態における薄膜トランジスタの平面図である。
【図２３】図２２に示す薄膜トランジスタのXXIII−XXIII線断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図面を参照して説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。
【００１０】
図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
【００１１】
さらに、本発明の詳細な説明において、ある構成物と他の構成物の位置関係を規定する際、「上に」「下に」とは、ある構成物の直上あるいは直下に位置する場合のみでなく、特に断りの無い限りは、間にさらに他の構成物を介在する場合を含むものとする。
【００１２】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る表示装置の平面図である。なお、表示装置は、実際には、折り曲げて使用する。したがって、図１は、表示装置を折り曲げる前の展開図である。図２は、表示装置の使用状態を示す概略図である。図３は、図２に示す表示装置のIII−III線断面の概略図である。表示装置は、ディスプレイ１００を含む。屈曲の内側にはスペーサ１０２が配置されて、ディスプレイ１００の曲がりすぎを防いでいる。ディスプレイ１００は、可撓性を有し、表示領域ＤＡの外側で折り曲げられている。ディスプレイ１００には、表示領域ＤＡの外側で、第１フレキシブルプリント基板ＦＰ１が接続されている。第１フレキシブルプリント基板ＦＰ１には、画像を表示するための素子を駆動するための集積回路チップＣＰが搭載されている。さらに、第１フレキシブルプリント基板ＦＰ１には第２フレキシブルプリント基板ＦＰ２が接続されている。
【００１３】
表示装置は、例えば、有機エレクトロルミネセンス表示装置である。表示装置は、画像が表示される表示領域ＤＡを有する。表示領域ＤＡでは、例えば、赤、緑及び青からなる複数色の単位画素（サブピクセル）を組み合わせて、フルカラーの画素を形成し、フルカラーの画像が表示される。
【００１４】
図４は、図１に示す表示装置のIV−IV線断面図である。基板１０は、ポリイミドからなる。シートディスプレイ又はフレキシブルディスプレイを構成するために十分な可撓性を有する基材であれば他の樹脂材料を用いてもよく、曲げる必要がなければガラス基板を使用してもよい。
【００１５】
基板１０にアンダーコート層１２が積層されている。アンダーコート層１２は、ＳｉＯ、ＳｉＮ、ＡｌＯｘなどの絶縁材料からなり、基板１０との密着性向上のための第１層１２ａと、水分又は不純物のブロックあるいは第１層１２ａが含む水素原子のブロックのための第２層１２ｂを含むが、特にこの構造に限定するものではなく、さらに積層があってもよいし、単層であってもよい。
【００１６】
アンダーコート層１２に薄膜トランジスタ１４が形成されている。薄膜トランジスタ１４は、バックゲート電極１６を含む。バックゲート電極１６は、Ｍｏ、Ｔａ、Ｗなどの金属（高融点材料）から形成され、１０〜１００ｎｍ程度の厚みを有する。バックゲート電極１６は、チャネル領域１８ｃの裏面からの光の侵入等による薄膜トランジスタ１４の特性の変化を抑制し、所定の電位が与えられることで、薄膜トランジスタ１４にバックゲート効果を与える。ここでは、第１層１２ａを形成した後、バックゲート電極１６を島状に形成し、その後、第２層１２ｂを積層することで、アンダーコート層１２にバックゲート電極１６を封入するように形成しているが、この限りではなく、基板１０上にまずバックゲート電極１６を形成し、その後にアンダーコート層１２を形成してもよい。
【００１７】
薄膜トランジスタ１４は、半導体層１８を含む。半導体層１８は、チャネル領域１８ｃ、ソース領域１８ｓ及びドレイン領域１８ｄを含む。ソース領域１８ｓ及びドレイン領域１８ｄはチャネル領域１８ｃを挟む。ポリシリコン薄膜トランジスタを例に挙げて、ここではＮｃｈトランジスタのみを示しているが、Ｐｃｈトランジスタを同時に形成してもよい。半導体層１８は、酸化物半導体や有機半導体から形成してもよい。ゲート絶縁膜２０は、ＳｉＯ、ＳｉＮ、ＡｌＯｘ又はこれらの積層膜からなる。
【００１８】
薄膜トランジスタ１４は、ゲート電極２２を含む。ゲート電極２２は、半導体層１８の上下いずれかの側（この例では上側）でチャネル領域１８ｃに対向する。言い換えると、ゲート電極２２に対向する領域がチャネル領域１８ｃである。ゲート電極２２は、Ｍｏ、Ｔａ、Ｗなどの金属からなることが好ましいが、これらに限定されるものではない。ゲート電極２２の上に、層間絶縁膜２４（例えばＳｉＯ、ＳｉＮ、ＡｌＯｘ又はこれらの積層膜）が積層されている。
【００１９】
薄膜トランジスタ１４は、ソース領域１８ｓに接続するソース電極２６と、ドレイン領域１８ｄに接続するドレイン電極２８を含む。ソース電極２６及びドレイン電極２８は、Ａｌ、Ｃｕなどの低抵抗金属で形成することが好ましいが、Ｔｉ、Ｗなどの金属やこれらの合金との積層で形成してもよい。
【００２０】
ソース電極２６は、半導体層１８（ソース領域１８ｓ）を貫通している。ドレイン電極２８は半導体層１８（ドレイン領域１８ｄ）を貫通している。ソース電極２６及びドレイン電極２８は層間絶縁膜２４を貫通する。半導体層１８の上側（層間絶縁膜２４の上）には、ソース電極２６に接続するソース配線３０と、ドレイン電極２８に接続するドレイン配線３２が形成されている。
【００２１】
本実施形態では、バックゲート電極１６は、半導体層１８の上下いずれかの側（この例では下側）で、少なくともチャネル領域１８ｃ及びソース領域１８ｓに対向する。ソース電極２６は、半導体層１８の下側でバックゲート電極１６に接続し、両者は同電位になる。この電気的接続は、ソース電極２６が半導体層１８（ソース領域１８ｓ）を貫通することでなされるため、接続のための領域を確保する必要がない。なお、ドレイン電極２８は、半導体層１８（ドレイン領域１８ｄ）を貫通するが、バックゲート電極１６に接触しないように半導体層１８の下側に延びる。
【００２２】
図５は、第１の実施形態における薄膜トランジスタ１４の平面図である。ソース電極２６及びドレイン電極２８は、均等にゲート電極２２から離れている。つまり、ソース電極２６とゲート電極２２の距離Ｄsgは、ドレイン電極２８とゲート電極２２の距離Ｄdgに等しい。バックゲート電極１６は、ゲート電極２２に対向する中央領域１６ｃを有する。バックゲート電極１６は、ドレイン電極２８の側に第１端１６Ｅ１を有する。中央領域１６ｃから第１端１６Ｅ１までの距離Ｄce1は、ゲート電極２２からドレイン電極２８までの距離Ｄdgよりも小さい。バックゲート電極１６は、ソース電極２６の側に第２端１６Ｅ２を有する。中央領域１６ｃから第２端１６Ｅ２までの距離Ｄce2は、ゲート電極２２からソース電極２６までの距離Ｄsgよりも大きい。
【００２３】
図４に示すように、ソース電極２６及びドレイン電極２８並びにソース配線３０及びドレイン配線３２を覆うように、平坦化有機膜３４が設けられている。平坦化有機膜３４は、ＣＶＤ（Chemical Vapor Deposition）等により形成される無機絶縁材料に比べ、表面の平坦性に優れることから、感光性アクリル等の樹脂が用いられる。
【００２４】
平坦化有機膜３４は、画素コンタクト部３６では除去されて、その上に酸化インジウムスズ（Indium Tin Oxide：ＩＴＯ）膜３８が形成されている。酸化インジウムスズ膜３８は、相互に分離された第１透明導電膜３８ａ及び第２透明導電膜３８ｂを含む。
【００２５】
平坦化有機膜３４の除去により表面が露出したソース配線３０は、第１透明導電膜３８ａにて被覆される。第１透明導電膜３８ａを被覆するように、平坦化有機膜３４の上にシリコン窒化膜４０が設けられている。シリコン窒化膜４０は、画素コンタクト部３６に開口を有し、この開口を介してソース配線３０に導通するように画素電極４２が積層されている。画素電極４２は、反射電極として形成され、酸化インジウム亜鉛膜、Ａｇ膜、酸化インジウム亜鉛膜の三層積層構造になっている。ここで、酸化インジウム亜鉛膜に代わって酸化インジウムスズ膜を用いてもよい。画素電極４２は、画素コンタクト部３６から側方に拡がり、薄膜トランジスタ１４の上方に至る。
【００２６】
第２透明導電膜３８ｂは、画素コンタクト部３６に隣接して、画素電極４２の下方（さらにシリコン窒化膜４０の下方）に設けられている。第２透明導電膜３８ｂ、シリコン窒化膜４０及び画素電極４２は重なっており、これらによって容量Ｃが形成される。
【００２７】
平坦化有機膜３４の上であって例えば画素コンタクト部３６の上方に、バンク（リブ）と呼ばれて隣同士の画素領域の隔壁となる絶縁有機膜４４が形成されている。絶縁有機膜４４としては平坦化有機膜３４と同じく感光性アクリル等が用いられる。絶縁有機膜４４は、画素電極４２の表面を発光領域として露出するように開口され、その開口端はなだらかなテーパー形状となるのが好ましい。開口端が急峻な形状になっていると、その上に形成される有機エレクトロルミネセンス層４６のカバレッジ不良を生ずる。
【００２８】
平坦化有機膜３４と絶縁有機膜４４は、両者間にあるシリコン窒化膜４０に設けた開口４０ａを通じて接触している。これにより、絶縁有機膜４４の形成後の熱処理等を通じて、平坦化有機膜３４から脱離する水分や脱ガスを、絶縁有機膜４４を通じて引き抜くことができる。
【００２９】
画素電極４２の上に、有機材料からなる有機エレクトロルミネセンス層４６が積層されている。有機エレクトロルミネセンス層４６は、単層であってもよいが、画素電極４２側から順に、正孔輸送層、発光層及び電子輸送層が積層された構造であってもよい。これらの層は、蒸着によって形成してもよいし、溶媒分散の上での塗布によって形成してもよく、画素電極４２に対して選択的に形成してもよいし、表示領域ＤＡを覆う全面にベタ形成されてもよい。ベタ形成の場合は、全サブ画素において白色光を得て、カラーフィルタ（図示せず）によって所望の色波長部分を取り出す構成になる。
【００３０】
有機エレクトロルミネセンス層４６の上に、対向電極４８が設けられている。ここでは、トップエミッション構造としているため、対向電極４８は透明である。例えば、Ｍｇ層及びＡｇ層を、有機エレクトロルミネセンス層４６からの出射光が透過する程度の薄膜として形成する。前述の有機エレクトロルミネセンス層４６の形成順序に従うと、画素電極４２が陽極となり、対向電極４８が陰極となる。複数の画素電極４２と、対向電極４８と、複数の画素電極４２のそれぞれの中央部と対向電極４８の間に介在する有機エレクトロルミネセンス層４６とで画素層５０が構成される。画素層５０で画像が表示される。画素層５０は、薄膜トランジスタ１４を含む回路層５２によって駆動される。
【００３１】
対向電極４８の上に、封止層５４が形成されている。封止層５４は、先に形成した有機エレクトロルミネセンス層４６を、外部からの水分侵入を防止することを機能の一としており、高いガスバリア性が要求される。封止層５４は、封止有機膜５４ｂ及びこれを上下で挟む一対の封止無機膜５４ａ，５４ｃ（例えばシリコン窒化膜４０）の積層構造になっている。一対の封止無機膜５４ａ，５４ｃは、封止有機膜５４ｂの周囲で、接触して重なる。一対の封止無機膜５４ａ，５４ｃのそれぞれと封止有機膜５４ｂとの間には、密着性向上を目的の一として、シリコン酸化膜やアモルファスシリコン層を設けてもよい。封止層５４には、補強有機膜５６が積層されている。補強有機膜５６には、粘着層５８を介して、偏光板６０が貼り付けられている。偏光板６０は、例えば円偏光板である。
【００３２】
図６は、図１に示す表示装置の回路図である。回路は、走査回路ＧＤに接続される複数の走査線ＧＬと、信号駆動回路ＳＤに接続される複数の信号線ＤＬを有する。図１に示す集積回路チップＣＰ内に信号駆動回路ＳＤが配置されている。隣接する２つの走査線ＧＬと隣接する２つの信号線ＤＬとで囲まれる領域が１つの画素ＰＸである。画素ＰＸは、駆動トランジスタとしての薄膜トランジスタ１４及びスイッチとしての薄膜トランジスタＴＲと容量Ｃ及び蓄積容量ＣＳを含む。走査線ＧＬにゲート電圧が印加されることにより、薄膜トランジスタ１４がＯＮ状態となり、信号線ＤＬから映像信号が供給され、蓄積容量ＣＳおよび容量Ｃに電荷が蓄積される。蓄積容量ＣＳに電荷が蓄積されることにより、薄膜トランジスタ１４がＯＮ状態となり、電源線ＰＷＬから発光素子ＯＤに電流が流れる。この電流により発光素子ＯＤが発光する。
【００３３】
［変形例１］
図７は、第１の実施形態の変形例１における薄膜トランジスタ１４Ａの平面図である。ドレイン電極２８Ａは、ソース電極２６Ａよりも、ゲート電極２２Ａから離れている。つまり、ドレイン電極２８Ａとゲート電極２２Ａの距離Ｄdgは、ソース電極２６Ａとゲート電極２２Ａの距離Ｄsgよりも大きい。バックゲート電極１６Ａは、第１端１６Ｅ１（ドレイン電極２８Ａの側）及び第２端１６Ｅ２（ソース電極２６Ａの側）が均等に中央領域１６ｃから離れている。中央領域１６ｃから第１端１６Ｅ１までの距離Ｄce1は、ゲート電極２２Ａからドレイン電極２８Ａまでの距離Ｄdgよりも小さくなっている。その他の内容は、第１の実施形態で説明した内容が該当する。例えば、中央領域１６ｃから第２端１６Ｅ２までの距離Ｄce2は、ゲート電極２２Ａからソース電極２６Ａまでの距離Ｄsgよりも大きい。また、ソース電極２６Ａは、半導体層１８Ａの下側でバックゲート電極１６Ａに接続し、両者は同電位になる。この電気的接続は、ソース電極２６Ａが半導体層１８Ａを貫通することでなされるため、接続のための領域を確保する必要がない。
【００３４】
［変形例２］
図８は、第１の実施形態の変形例２における薄膜トランジスタ１４Ｂの平面図である。バックゲート電極１６Ｂは、第１端１６Ｅ１（ドレイン電極２８Ｂの側）及び第２端１６Ｅ２（ソース電極２６Ｂの側）が均等に中央領域１６ｃから離れるようになっている。また、ソース電極２６Ｂ及びドレイン電極２８Ｂは、均等にゲート電極２２Ｂから離れている。バックゲート電極１６Ｂは、ドレイン領域１８ｄに対向して穴１６ｈを有する。ドレイン電極２８Ｂは、バックゲート電極１６Ｂの穴１６ｈの内側に間隔をあけて延びており、これによりバックゲート電極１６Ｂに接触しないようになっている。その他の内容は、第１の実施形態で説明した内容が該当する。
【００３５】
［変形例３］
図９は、第１の実施形態の変形例３を示す断面図である。表示装置は液晶表示装置である。平坦化有機膜３４及びそれより下層の構造（薄膜トランジスタ１４を含む）は、図４に示す内容と同じである。
【００３６】
平坦化有機膜３４上に積層するように、共通電極６２が配置されている。共通電極６２は、複数の画素ＰＸ（図１０）に亘って形成されている。共通電極６２を覆うように、平坦化有機膜３４上に絶縁膜６４が積層している。絶縁膜６４の上には、複数の画素電極６６が積層している。画素電極６６は、絶縁膜６４を貫通して、ソース配線３０に接続するコンタクト部６６ａを有する。複数の画素電極６６を覆うように、第１配向膜６７が積層する。図示した例では、画素電極６６は、共通電極６２より上に形成され、複数のスリットを有するように形成されている。なお、画素電極６６は、共通電極６２より下に形成されていてもよい。その場合、画素電極６６は、図１０に示す画素ＰＸごとに平面状に形成され、共通電極６２は、複数の画素ＰＸに亘って形成され、画素電極６６と対向する位置において、複数のスリットを有するように形成される。図示した例では、液晶表示装置の一方の基板１０側に、共通電極６２及び画素電極６６が位置する横電界駆動方式が採用されているが、縦電界駆動方式を採用してもよい。
【００３７】
液晶表示装置は対向基板６８を有する。対向基板６８には、ブラックマトリクス７０及びカラーフィルタ層７２が設けられ、これらは下側においてオーバーコート層７４で覆われている。オーバーコート層７４を覆うように、第２配向膜７６が積層する。なお、図示した例では、ブラックマトリクス７０は、対向基板６８とカラーフィルタ層７２との間に配置されているが、カラーフィルタ層７２とオーバーコート層７４との間に配置されていてもよいし、オーバーコート層７４と第２配向膜７６との間に配置されていてもよい。
【００３８】
第１配向膜６７と第２配向膜７６の間に液晶７８が介在する。セルギャップは、複数のスペーサ８０によって保持されている。複数のスペーサ８０は、第１配向膜６７とオーバーコート層７４との間に位置している。図示した例では、オーバーコート層７４上にスペーサ８０が設けられ、オーバーコート層７４及びスペーサ８０を覆うように第２配向膜７６が成膜されている。なお、第１配向膜６７とスペーサ１０２は、接触してもよいし、両者間に第２配向膜７６が介在していてもよい。
【００３９】
図１０は、図９に示す表示装置の回路図である。画素ＰＸは、走査線ＧＬ及び信号線ＤＬが交差する位置近傍に配置された薄膜トランジスタ１４を備えている。複数の走査線ＧＬが走査回路ＧＤに接続され、複数の信号線ＤＬが信号駆動回路ＳＤに接続される。薄膜トランジスタ１４は、走査線ＧＬ、信号線ＤＬ及び画素電極６６と電気的に接続される。走査線ＧＬにゲート電圧が印加されることにより、薄膜トランジスタ１４がＯＮ状態となり、信号線ＤＬから画素電極６６に映像信号が供給される。画素電極６６は、共通電極６２と対向し、画素電極６６と共通電極６２との間に生じる電界によって液晶７８を駆動する。液晶７８に印加する電圧を保持するための容量Ｃが、液晶７８と並列になるように、共通電極６２及び画素電極６６に接続される。
【００４０】
［第２の実施形態］
図１１は、第２の実施形態における薄膜トランジスタの断面図である。回路層２５２は、第１の実施形態で説明した薄膜トランジスタ１４を含む。
【００４１】
回路層２５２は、第２薄膜トランジスタ２１４Ｂをさらに含む。第２薄膜トランジスタ２１４Ｂは、第２半導体層２１８Ｂを有する。半導体層１８がポリシリコンからなるのに対して、第２半導体層２１８Ｂは酸化物半導体からなる。第２半導体層２１８Ｂは、半導体層１８の上側で、ゲート電極２２よりもさらに半導体層１８から離れている。第２薄膜トランジスタ２１４Ｂは、第２半導体層２１８Ｂの下に第２バックゲート電極２１６Ｂを有する。第２バックゲート電極２１６Ｂは、ゲート電極２２と同じ層にあり、両者は同じ材料から同時に形成することができる。第２薄膜トランジスタ２１４Ｂのその他の内容は、層位置が異なることを除いて、薄膜トランジスタ１４の内容が該当する。その他の内容は、第１の実施形態で説明した内容が該当する。
【００４２】
［第３の実施形態］
図１２は、第３の実施形態における薄膜トランジスタの平面図である。図１３は、図１２に示す薄膜トランジスタのXIII−XIII線断面図である。
【００４３】
回路層３５２は、第１薄膜トランジスタ３１４Ａ及び第２薄膜トランジスタ３１４Ｂを含む。第１薄膜トランジスタ３１４Ａには、第１の実施形態の薄膜トランジスタ１４の内容が該当し、これに第２薄膜トランジスタ３１４Ｂが付加されている。第１薄膜トランジスタ３１４Ａ及び第２薄膜トランジスタ３１４Ｂは、ゲート電極３２２、ソース電極３２６及びドレイン電極３２８を共用する。
【００４４】
第１薄膜トランジスタ３１４Ａは、第１半導体層３１８Ａを含む。第２薄膜トランジスタ３１４Ｂは、第２半導体層３１８Ｂを含む。第１半導体層３１８Ａがポリシリコンからなるのに対して、第２半導体層３１８Ｂは酸化物半導体からなる。第２半導体層３１８Ｂは、第１半導体層３１８Ａと重なる。第２半導体層３１８Ｂは、第１半導体層３１８Ａの上側で、ゲート電極３２２よりもさらに第１半導体層３１８Ａから離れている。つまり、第１薄膜トランジスタ３１４Ａはトップゲート型であり、第２薄膜トランジスタ３１４Ｂはボトムゲート型である。
【００４５】
ソース電極３２６及びドレイン電極３２８は、第１半導体層３１８Ａ（第１ソース領域３１８Ａｓ又は第１ドレイン領域３１８Ａｄ）及び第２半導体層３１８Ｂ（第２ソース領域３１８Ｂｓ又は第２ドレイン領域３１８Ｂｄ）を貫通する。ソース配線３３０及びドレイン配線３３２は、第２半導体層３１８Ｂ（第２ソース領域３１８Ｂｓ又は第２ドレイン領域３１８Ｂｄ）に接触して載る部分を有する。
【００４６】
本実施形態でも、ソース電極３２６は、第１半導体層３１８Ａの下側でバックゲート電極３１６に接続し、両者は同電位になる。この電気的接続は、ソース電極３２６が第１半導体層３１８Ａを貫通することでなされるため、接続のための領域を確保する必要がない。その他の内容は、第１の実施形態で説明した内容が該当する。
【００４７】
［第４の実施形態］
図１４は、第４の実施形態における薄膜トランジスタの平面図である。図１５は、図１４に示す薄膜トランジスタのXV−XV線断面図である。図１６は、図１４に示す薄膜トランジスタのXVI−XVI線断面図である。
【００４８】
回路層４５２は、第１薄膜トランジスタ４１４Ａ及び第２薄膜トランジスタ４１４Ｂを含む。第１薄膜トランジスタ４１４Ａには、第１の実施形態の薄膜トランジスタ１４の内容が該当し、これに第２薄膜トランジスタ４１４Ｂが付加されている。第１薄膜トランジスタ４１４Ａ及び第２薄膜トランジスタ４１４Ｂは、ゲート電極４２２及びソース電極４２６を共用する。
【００４９】
第１薄膜トランジスタ４１４Ａは、第１半導体層４１８Ａを含む。第２薄膜トランジスタ４１４Ｂは、第２半導体層４１８Ｂを含む。第１半導体層４１８Ａがポリシリコンからなるのに対して、第２半導体層４１８Ｂは酸化物半導体からなる。第２半導体層４１８Ｂは、第１半導体層４１８Ａと重なる。第２半導体層４１８Ｂは、第１半導体層４１８Ａの上側で、ゲート電極４２２よりもさらに第１半導体層４１８Ａから離れている。
【００５０】
第２半導体層４１８Ｂは、ソース電極４２６から第１方向Ｘに延びる第１部分４１８Ｂ１と、第１方向Ｘに交差する第２方向Ｙに延びる第２部分４１８Ｂ２と、を有する。第１部分４１８Ｂ１が第１半導体層４１８Ａと重なる。第２部分４１８Ｂ２は第１半導体層４１８Ａと重ならない。ソース電極４２６は、第２半導体層４１８Ｂ（第１部分４１８Ｂ１）を貫通して両者は電気的に接続する。ソース電極４２６は、第１半導体層４１８Ａを貫通して両者は電気的に接続する。回路層４５２は、第１半導体層４１８Ａ及び第２半導体層４１８Ｂの上側に、ソース電極４２６に接続するソース配線４３０を含む。ソース配線４３０は、第２半導体層４１８Ｂに接触して載る部分を有する。
【００５１】
第１薄膜トランジスタ４１４Ａは、第１ドレイン電極４２８Ａを有する。第１半導体層４１８Ａを第１ドレイン電極４２８Ａが貫通して両者が導通する。回路層４５２は、第１半導体層４１８Ａ及び第２半導体層４１８Ｂの上側に、第１ドレイン電極４２８Ａに接続する第１ドレイン配線４３２Ａを含む。
【００５２】
第２薄膜トランジスタ４１４Ｂは、第２ドレイン電極４２８Ｂを有する。第２部分４１８Ｂ２を、第２ドレイン電極４２８Ｂが貫通して両者が電気的に接続する。第２ドレイン電極４２８Ｂは、第１ドレイン電極４２８Ａと同じ深さに至るが、第１半導体層４１８Ａとの接触を避けるようになっている。回路層４５２は、第１半導体層４１８Ａ及び第２半導体層４１８Ｂの上側に、第２ドレイン電極４２８Ｂに接続して第２半導体層４１８Ｂに接触して載る部分を有する第２ドレイン配線４３２Ｂを含む。
【００５３】
本実施形態でも、ソース電極４２６は、第１半導体層４１８Ａの下側でバックゲート電極４１６に接続し、両者は同電位になる。この電気的接続は、ソース電極４２６が第１半導体層４１８Ａを貫通することでなされるため、接続のための領域を確保する必要がない。その他の内容は、第１の実施形態で説明した内容が該当する。
【００５４】
［第５の実施形態］
図１７は、第５の実施形態における薄膜トランジスタの平面図である。図１８は、図１７に示す薄膜トランジスタのXVIII−XVIII線断面図である。図１９は、図１７に示す薄膜トランジスタのXIX−XIX線断面図である。
【００５５】
回路層５５２は、第１薄膜トランジスタ５１４Ａ及び第２薄膜トランジスタ５１４Ｂを含む。第１薄膜トランジスタ５１４Ａには、第１の実施形態の薄膜トランジスタ１４の内容が該当し、これに第２薄膜トランジスタ５１４Ｂが付加されている。第１薄膜トランジスタ５１４Ａ及び第２薄膜トランジスタ５１４Ｂは、ゲート電極５２２及びドレイン電極５２８を共用する。
【００５６】
第１薄膜トランジスタ５１４Ａは、第１半導体層５１８Ａを含む。第２薄膜トランジスタ５１４Ｂは、第２半導体層５１８Ｂを含む。第１半導体層５１８Ａがポリシリコンからなるのに対して、第２半導体層５１８Ｂは酸化物半導体からなる。第２半導体層５１８Ｂは、第１半導体層５１８Ａと重なる。第２半導体層５１８Ｂは、第１半導体層５１８Ａの上側で、ゲート電極５２２よりもさらに第１半導体層５１８Ａから離れている。
【００５７】
第２半導体層５１８Ｂは、ドレイン電極５２８から第１方向Ｘに延びる第１部分５１８Ｂ１と、第１方向Ｘに交差する第２方向Ｙに延びる第２部分５１８Ｂ２と、を有する。第１部分５１８Ｂ１が第１半導体層５１８Ａと重なる。第２部分５１８Ｂ２は第１半導体層５１８Ａと重ならない。ドレイン電極５２８は、第２半導体層５１８Ｂ（第１部分５１８Ｂ１）を貫通して両者が電気的に接続する。ドレイン電極５２８は、第１半導体層５１８Ａを貫通して両者が電気的に接続する。回路層５５２は、第１半導体層５１８Ａ及び第２半導体層５１８Ｂの上側に、ドレイン電極５２８に接続するドレイン配線５３２を含む。ドレイン配線５３２は、第２半導体層５１８Ｂに接触して載る部分を有する。
【００５８】
第１薄膜トランジスタ５１４Ａは、第１ソース電極５２６Ａを有する。第１ソース電極５２６Ａは、第１半導体層５１８Ａを貫通して両者が電気的に接続する。回路層５５２は、第１半導体層５１８Ａの上側に、第１ソース電極５２６Ａに接続する第１ソース配線５３０Ａを含む。
【００５９】
第２薄膜トランジスタ５１４Ｂは、第２ソース電極５２６Ｂを有する。第２部分５１８Ｂ２を、第２ソース電極５２６Ｂが貫通して両者が電気的に接続する。第２ソース電極５２６Ｂは、第１ソース電極５２６Ａと同じ深さに至るが、第１半導体層５１８Ａとの接触を避けるようになっている。回路層５５２は、第１半導体層５１８Ａ及び第２半導体層５１８Ｂの上側に、第２ソース電極５２６Ｂに接続して第２半導体層５１８Ｂに接触して載る部分を有する第２ソース配線５３０Ｂを含む。
【００６０】
本実施形態でも、第１ソース電極５２６Ａは、第１半導体層５１８Ａの下側でバックゲート電極５１６に接続し、両者は同電位になる。この電気的接続は、第１ソース電極５２６Ａが第１半導体層５１８Ａを貫通することでなされるため、接続のための領域を確保する必要がない。その他の内容は、第１の実施形態で説明した内容が該当する。
【００６１】
［第６の実施形態］
図２０は、第６の実施形態における薄膜トランジスタの平面図である。図２１は、図２０に示す薄膜トランジスタのXXI−XXI線断面図である。
【００６２】
回路層６５２は、第１薄膜トランジスタ６１４Ａ及び第２薄膜トランジスタ６１４Ｂを含む。第１薄膜トランジスタ６１４Ａには、第１の実施形態の薄膜トランジスタ１４の内容が該当し、これに第２薄膜トランジスタ６１４Ｂが付加されている。第１薄膜トランジスタ６１４Ａ及び第２薄膜トランジスタ６１４Ｂは、ソース電極６２６を共用する。
【００６３】
第１薄膜トランジスタ６１４Ａは、第１半導体層６１８Ａを含む。第２薄膜トランジスタ６１４Ｂは、第２半導体層６１８Ｂを含む。第１半導体層６１８Ａがポリシリコンからなるのに対して、第２半導体層６１８Ｂは酸化物半導体からなる。第２半導体層６１８Ｂは、第１半導体層６１８Ａの上側で、第１ゲート電極６２２Ａよりもさらに第１半導体層６１８Ａから離れている。第１半導体層６１８Ａ及び第２半導体層６１８Ｂは、第１ソース領域６１８Ａｓ及び第２ソース領域６１８Ｂｓが重なるが、第１ドレイン領域６１８Ａｄ及び第２ドレイン領域６１８Ｂｄは重ならず、第１チャネル領域６１８Ａｃ及び第２チャネル領域６１８Ｂｃも重ならない。
【００６４】
ソース電極６２６は、第１半導体層６１８Ａ（第１ソース領域６１８Ａｓ）を貫通して両者が電気的に接続する。ソース電極６２６は、第２半導体層６１８Ｂ（第２ソース領域６１８Ｂｓ）を貫通して両者が電気的に接続する。回路層６５２は、第１半導体層６１８Ａ及び第２半導体層６１８Ｂの上側に、ソース電極６２６に接続するソース配線６３０を有する。ソース配線６３０は、第２半導体層６１８Ｂに接触して載る部分を有する。
【００６５】
第１薄膜トランジスタ６１４Ａは、第１ドレイン電極６２８Ａを有する。回路層６５２は、第１半導体層６１８Ａ及び第２半導体層６１８Ｂの上側に、第１ドレイン電極６２８Ａに接続する第１ドレイン配線６３２Ａを含む。第２薄膜トランジスタ６１４Ｂは、第２ドレイン電極６２８Ｂを有する。第２ドレイン電極６２８Ｂは、第１ドレイン電極６２８Ａと同じ深さに至るが、第１半導体層６１８Ａとの接触を避けるようになっている。回路層６５２は、第１半導体層６１８Ａ及び第２半導体層６１８Ｂの上側に、第２ドレイン電極６２８Ｂに接続する第２ドレイン配線６３２Ｂを含む。第２ドレイン配線６３２Ｂは、第２半導体層６１８Ｂに接触して載る部分を有する。第１薄膜トランジスタ６１４Ａは、第１ゲート電極６２２Ａを有する。第２薄膜トランジスタ６１４Ｂは、第２ゲート電極６２２Ｂを有する。第１ゲート電極６２２Ａがある層に、第２ゲート電極６２２Ｂが位置する。
【００６６】
本実施形態でも、ソース電極６２６は、第１半導体層６１８Ａの下側でバックゲート電極６１６に接続し、両者は同電位になる。この電気的接続は、ソース電極６２６が第１半導体層６１８Ａを貫通することでなされるため、接続のための領域を確保する必要がない。その他の内容は、第１の実施形態で説明した内容が該当する。
【００６７】
［第７の実施形態］
図２２は、第７の実施形態における薄膜トランジスタの平面図である。図２３は、図２２に示す薄膜トランジスタのXXIII−XXIII線断面図である。
【００６８】
回路層７５２は、第１薄膜トランジスタ７１４Ａ及び第２薄膜トランジスタ７１４Ｂを含む。第１薄膜トランジスタ７１４Ａには、第１の実施形態の薄膜トランジスタ１４の内容が該当し、これに第２薄膜トランジスタ７１４Ｂが付加されている。第１薄膜トランジスタ７１４Ａ及び第２薄膜トランジスタ７１４Ｂは、ドレイン電極７２８を共用する。
【００６９】
第１薄膜トランジスタ７１４Ａは、第１半導体層７１８Ａを含む。第２薄膜トランジスタ７１４Ｂは、第２半導体層７１８Ｂを含む。第１半導体層７１８Ａがポリシリコンからなるのに対して、第２半導体層７１８Ｂは酸化物半導体からなる。第２半導体層７１８Ｂは、第１半導体層７１８Ａの上側で、第１ゲート電極７２２Ａよりもさらに第１半導体層７１８Ａから離れている。第１ドレイン領域７１８Ａｄ及び第２ドレイン領域７１８Ｂｄは重なるが、第１ソース領域７１８Ａｓ及び第２ソース領域７１８Ｂｓは重ならず、第１チャネル領域７１８Ａｃ及び第２チャネル領域７１８Ｂｃも重ならない。
【００７０】
ドレイン電極７２８は、第１半導体層７１８Ａ（第１ドレイン領域７１８Ａｄ）を貫通して両者が電気的に接続する。ドレイン電極７２８は、第２半導体層７１８Ｂ（第２ドレイン領域７１８Ｂｄ）を貫通して両者が電気的に接続する。回路層７５２は、第１半導体層７１８Ａの上側に、ドレイン電極７２８に接続するドレイン配線７３２を含む。ドレイン配線７３２は、第２半導体層７１８Ｂに接触して載る部分を有する。
【００７１】
第１薄膜トランジスタ７１４Ａは、第１ソース電極７２６Ａを有する。回路層７５２は、第１半導体層７１８Ａ及び第２半導体層７１８Ｂの上側に、第１ソース電極７２６Ａに接続する第１ソース配線７３０Ａを含む。第２薄膜トランジスタ７１４Ｂは、第２ソース電極７２６Ｂを有する。第２ソース電極７２６Ｂは、第１ソース電極７２６Ａと同じ深さに至るが、第１半導体層７１８Ａとの接触を避けるようになっている。回路層７５２は、第１半導体層７１８Ａ及び第２半導体層７１８Ｂの上側に、第２ソース電極７２６Ｂに接続する第２ソース配線７３０Ｂを有する。第２ソース配線７３０Ｂは、第２半導体層７１８Ｂに接触して載る部分を有する。第１薄膜トランジスタ７１４Ａは、第１ゲート電極７２２Ａを有する。第２薄膜トランジスタ７１４Ｂは、第２ゲート電極７２２Ｂを有する。第１ゲート電極７２２Ａがある層に、第２ゲート電極７２２Ｂが位置する。
【００７２】
本実施形態でも、第１ソース電極７２６Ａは、第１半導体層７１８Ａの下側でバックゲート電極７１６に接続し、両者は同電位になる。この電気的接続は、第１ソース電極７２６Ａが第１半導体層７１８Ａを貫通することでなされるため、接続のための領域を確保する必要がない。その他の内容は、第１の実施形態で説明した内容が該当する。
【００７３】
なお、表示装置は、有機エレクトロルミネッセンス表示装置には限定されず、量子ドット発光素子（ＱＬＥＤ：Quantum‐Dot Light Emitting Diode）のような発光素子を各画素に備えた表示装置であってもよい。
【００７４】
本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。例えば、実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。
【符号の説明】
【００７５】
１０  基板、１２  アンダーコート層、１２ａ  第１層、１２ｂ  第２層、１４  薄膜トランジスタ、１４Ａ  薄膜トランジスタ、１４Ｂ  薄膜トランジスタ、１６  バックゲート電極、１６Ａ  バックゲート電極、１６Ｂ  バックゲート電極、１６Ｅ１  第１端、１６Ｅ２  第２端、１６ｃ  中央領域、１６ｈ  穴、１８  半導体層、１８Ａ  半導体層、１８Ｂ  半導体層、１８ｃ  チャネル領域、１８ｄ  ドレイン領域、１８ｓ  ソース領域、２０  ゲート絶縁膜、２２  ゲート電極、２２Ａ  ゲート電極、２２Ｂ  ゲート電極、２４  層間絶縁膜、２６  ソース電極、２６Ａ  ソース電極、２６Ｂ  ソース電極、２８  ドレイン電極、２８Ａ  ドレイン電極、２８Ｂ  ドレイン電極、３０  ソース配線、３２  ドレイン配線、３４  平坦化有機膜、３６  画素コンタクト部、３８  酸化インジウムスズ膜、３８ａ  第１透明導電膜、３８ｂ  第２透明導電膜、４０  シリコン窒化膜、４０ａ  開口、４２  画素電極、４４  絶縁有機膜、４６  有機エレクトロルミネセンス層、４８  対向電極、５０  画素層、５２  回路層、５４  封止層、５４ａ  封止無機膜、５４ｂ  封止有機膜、５４ｃ  封止無機膜、５６  補強有機膜、５８  粘着層、６０  偏光板、６２  共通電極、６４  絶縁膜、６６  画素電極、６６ａ  コンタクト部、６７  第１配向膜、６８  対向基板、７０  ブラックマトリクス、７２  カラーフィルタ層、７４  オーバーコート層、７６  第２配向膜、７８  液晶、８０  スペーサ、１００  ディスプレイ、１０２  スペーサ、２１４Ｂ  第２薄膜トランジスタ、２１６Ｂ  第２バックゲート電極、２１８Ｂ  第２半導体層、２５２  回路層、３１４Ａ  第１薄膜トランジスタ、３１４Ｂ  第２薄膜トランジスタ、３１６  バックゲート電極、３１８Ａ  第１半導体層、３１８Ａｄ  第１ドレイン領域、３１８Ａｓ  第１ソース領域、３１８Ｂ  第２半導体層、３１８Ｂｄ  第２ドレイン領域、３１８Ｂｓ  第２ソース領域、３２２  ゲート電極、３２６  ソース電極、３２８  ドレイン電極、３３０  ソース配線、３３２  ドレイン配線、３５２  回路層、４１４Ａ  第１薄膜トランジスタ、４１４Ｂ  第２薄膜トランジスタ、４１６  バックゲート電極、４１８Ａ  第１半導体層、４１８Ｂ  第２半導体層、４１８Ｂ１  第１部分、４１８Ｂ２  第２部分、４２２  ゲート電極、４２６  ソース電極、４２８Ａ  第１ドレイン電極、４２８Ｂ  第２ドレイン電極、４３０  ソース配線、４３２Ａ  第１ドレイン配線、４３２Ｂ  第２ドレイン配線、４５２  回路層、５１４Ａ  第１薄膜トランジスタ、５１４Ｂ  第２薄膜トランジスタ、５１６  バックゲート電極、５１８Ａ  第１半導体層、５１８Ｂ  第２半導体層、５１８Ｂ１  第１部分、５１８Ｂ２  第２部分、５２２  ゲート電極、５２６Ａ  第１ソース電極、５２６Ｂ  第２ソース電極、５２８  ドレイン電極、５３０Ａ  第１ソース配線、５３０Ｂ  第２ソース配線、５３２  ドレイン配線、５５２  回路層、６１４Ａ  第１薄膜トランジスタ、６１４Ｂ  第２薄膜トランジスタ、６１６  バックゲート電極、６１８Ａ  第１半導体層、６１８Ａｃ  第１チャネル領域、６１８Ａｄ  第１ドレイン領域、６１８Ａｓ  第１ソース領域、６１８Ｂ  第２半導体層、６１８Ｂｃ  第２チャネル領域、６１８Ｂｄ  第２ドレイン領域、６１８Ｂｓ  第２ソース領域、６２２Ａ  第１ゲート電極、６２２Ｂ  第２ゲート電極、６２６  ソース電極、６２８Ａ  第１ドレイン電極、６２８Ｂ  第２ドレイン電極、６３０  ソース配線、６３２Ａ  第１ドレイン配線、６３２Ｂ  第２ドレイン配線、６５２  回路層、７１４Ａ  第１薄膜トランジスタ、７１４Ｂ  第２薄膜トランジスタ、７１６  バックゲート電極、７１８Ａ  第１半導体層、７１８Ａｃ  第１チャネル領域、７１８Ａｄ  第１ドレイン領域、７１８Ａｓ  第１ソース領域、７１８Ｂ  第２半導体層、７１８Ｂｃ  第２チャネル領域、７１８Ｂｄ  第２ドレイン領域、７１８Ｂｓ  第２ソース領域、７２２Ａ  第１ゲート電極、７２２Ｂ  第２ゲート電極、７２６Ａ  第１ソース電極、７２６Ｂ  第２ソース電極、７２８  ドレイン電極、７３０Ａ  第１ソース配線、７３０Ｂ  第２ソース配線、７３２  ドレイン配線、７５２  回路層、Ｃ  容量、ＣＰ  集積回路チップ、ＣＳ  蓄積容量、Ｄce1  距離、Ｄce2  距離、Ｄdg  距離、Ｄsg  距離、ＤＡ  表示領域、ＤＬ  信号線、ＦＰ１  第１フレキシブルプリント基板、ＦＰ２  第２フレキシブルプリント基板、ＧＤ  走査回路、ＧＬ  走査線、ＯＤ  発光素子、ＰＷＬ  電源線、ＰＸ  画素、ＳＤ  信号駆動回路、ＴＲ  薄膜トランジスタ、Ｘ  第１方向、Ｙ  第２方向。
【図１】
2020027133.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2020027133.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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