(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】半導体装置は、ヒューズ素子用のシリコンパターンＳＰＴと、シリコンパターンＳＰＴの上面および側面に形成された金属シリサイド層ＳＬ３と、ＭＩＳＦＥＴ用のゲート電極ＧＥと、ゲート電極ＧＥの上面に形成された金属シリサイド層ＳＬ１とを有する。シリコンパターンＳＰＴの下面から金属シリサイド層ＳＬ３の下端までの高さは、ゲート電極ＧＥの下面から金属シリサイド層ＳＬ１の下端までの高さよりも低い。【選択図】図２１
2020027852.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された素子分離領域と、
前記半導体基板上にゲート絶縁膜を介して形成された、ＭＩＳＦＥＴ用のゲート電極と、
前記ゲート電極の側面上に形成された第１サイドウォールスペーサと、
前記素子分離領域上に形成された、ヒューズ素子用のシリコンパターンと、
前記シリコンパターンの上面および側面に形成された第１金属シリサイド層と、
前記ゲート電極の上面に形成された第２金属シリサイド層と、
を有し、
前記シリコンパターンの延在方向に垂直な断面における、前記シリコンパターンの下面から前記第１金属シリサイド層の下端までの第１高さは、前記ゲート電極のゲート幅方向に垂直な断面における、前記ゲート電極の下面から前記第２金属シリサイド層の下端までの第２高さよりも低い、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１高さは、前記第２高さの０．７倍以下である、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１高さは、前記シリコンパターンの高さの０．７倍以下である、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１金属シリサイド層と前記第２金属シリサイド層とは、構成する金属元素が互いに同じである、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記シリコンパターンの高さと前記ゲート電極の高さとは、互いに同じである、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記シリコンパターンに隣接する位置には、サイドウォールスペーサは形成されていない、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記シリコンパターンに隣接する第２サイドウォールスペーサを更に有し、
前記第２サイドウォールスペーサの高さは、前記第１サイドウォールスペーサの高さよりも低く、
前記第２サイドウォールスペーサで覆われていない部分の前記シリコンパターンの側面に、前記第１金属シリサイド層が形成されている、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記シリコンパターンと前記第１金属シリサイド層とにより、前記ヒューズ素子が形成され、
前記ヒューズ素子は、電流溶断型のヒューズ素子である、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記半導体基板上に、前記ゲート電極、前記第１サイドウォールスペーサ、前記シリコンパターン、前記第１金属シリサイド層および前記第２金属シリサイド層を覆うように形成された層間絶縁膜と、
前記層間絶縁膜に埋め込まれた第１導電性プラグおよび第２導電性プラグと、
を更に有し、
前記シリコンパターンと前記第１金属シリサイド層とにより、前記ヒューズ素子が形成され、
前記第１導電性プラグおよび前記第２導電性プラグは、それぞれ前記第１金属シリサイド層上に配置されて前記第１金属シリサイド層に電気的に接続されており、
前記ヒューズ素子を切断する際には、前記第１導電性プラグと前記第２導電性プラグとの間に前記ヒューズ素子を通る電流を流すことにより、前記ヒューズ素子が切断される、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記半導体基板における前記ゲート電極の両側の位置に形成された、前記ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域を更に有する、半導体装置。
【請求項１１】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板に絶縁体からなる素子分離領域を形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板上にＭＩＳＦＥＴ用のゲート電極をゲート絶縁膜を介して形成し、前記素子分離領域上にヒューズ素子用のシリコンパターンを形成する工程、
（ｄ）前記（ｃ）工程後、前記ゲート電極の側面上に第１サイドウォールスペーサを形成し、前記シリコンパターンの側面上に第２サイドウォールスペーサを形成する工程、
（ｅ）前記（ｄ）工程後、イオン注入法を用いて、前記半導体基板に前記ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域を形成する工程、
（ｆ）前記（ｅ）工程後、前記ゲート電極および前記第１サイドウォールスペーサを覆い、かつ前記シリコンパターンおよび前記第２サイドウォールスペーサを露出するマスク層を形成する工程、
（ｇ）前記（ｆ）工程後、前記第２サイドウォールスペーサをエッチングする工程、
（ｈ）前記（ｇ）工程後、前記マスク層を除去する工程、
（ｉ）前記（ｈ）工程後、前記半導体基板上に、前記ゲート電極、前記第１サイドウォールスペーサおよび前記シリコンパターンを覆うように、金属膜を形成する工程、
（ｊ）前記（ｉ）工程後、熱処理により、前記金属膜を、前記半導体領域、前記ゲート電極および前記シリコンパターンと反応させる工程、
（ｋ）前記（ｊ）工程後、前記（ｊ）工程にて反応しなかった前記金属膜を除去する工程、
を有し、
前記（ｊ）工程では、前記シリコンパターンと前記金属膜とが反応して、前記シリコンパターンの上面および側面に第１金属シリサイド層が形成され、前記ゲート電極と前記金属膜とが反応して、前記ゲート電極の上面に第２金属シリサイド層が形成され、前記半導体領域と前記金属膜とが反応して、前記半導体領域の上面に第３金属シリサイド層が形成される、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記シリコンパターンの延在方向に垂直な断面における、前記シリコンパターンの下面から前記第１金属シリサイド層の下端までの第１高さは、前記ゲート電極のゲート幅方向に垂直な断面における、前記ゲート電極の下面から前記第２金属シリサイド層の下端までの第２高さよりも低い、半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、
前記（ｇ）工程では、エッチングにより、前記第２サイドウォールスペーサが除去される、半導体装置の製造方法。
【請求項１４】
請求項１１記載の半導体装置の製造方法において、
前記（ｇ）工程では、エッチングにより、前記第２サイドウォールスペーサの高さが低くなる、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｇ）工程のエッチングを行った直後の前記第２サイドウォールスペーサの高さは、前記（ｇ）工程のエッチングを行う直前の前記第２サイドウォールスペーサの高さの０．７倍以下である、半導体装置の製造方法。
【請求項１６】
請求項１１記載の半導体装置の製造方法において、
前記シリコンパターンと前記第１金属シリサイド層とにより、前記ヒューズ素子が形成され、
前記ヒューズ素子は、電流溶断型のヒューズ素子である、半導体装置の製造方法。
【請求項１７】
請求項１１記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記半導体基板上に前記ゲート絶縁膜を形成する工程、
（ｃ２）前記（ｃ１）工程後、前記ゲート絶縁膜上および前記素子分離領域上にシリコン膜を形成する工程、
（ｃ３）前記（ｃ２）工程後、前記シリコン膜をパターニングすることにより、前記ゲート電極および前記シリコンパターンを形成する工程、
を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、ＭＩＳＦＥＴおよびヒューズ素子を有する半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置は、電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）などの種々の半導体素子を内蔵している。また、半導体装置にヒューズ素子を内蔵させる場合もある。例えば、半導体装置内に予めヒューズ素子を設けておき、必要に応じてヒューズ素子を切断することによって、回路特性の調整や、あるいは、不良となったと回路の排除を行うことができる。ヒューズ素子の切断には、レーザ光を照射してヒューズ素子を溶断する手法や、電流を流してジュール熱でヒューズ素子を溶断する手法が用いられる。
【０００３】
特開平４−５１５６３号公報（特許文献１）には、ヒューズに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−５１５６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＭＩＳＦＥＴおよびヒューズ素子を有する半導体装置において、信頼性を向上させることが望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置は、ヒューズ素子用のシリコンパターンと、前記シリコンパターンの上面および側面に形成された第１金属シリサイド層と、ＭＩＳＦＥＴ用のゲート電極と、前記ゲート電極の上面に形成された第２金属シリサイド層と、を有する。前記シリコンパターンの下面から前記第１金属シリサイド層の下端までの第１高さは、前記ゲート電極の下面から前記第２金属シリサイド層の下端までの第２高さよりも低い。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】一実施の形態の半導体装置の要部断面図である。
【図２】一実施の形態の半導体装置の要部平面図である。
【図３】一実施の形態の半導体装置の要部断面図である。
【図４】一実施の形態の半導体装置の要部断面図である。
【図５】一実施の形態の半導体装置の要部平面図である。
【図６】切断されたヒューズ素子を示す平面図である。
【図７】ヒューズ素子を用いた回路例を示す回路図である。
【図８】一実施の形態の半導体装置の製造工程を示すプロセスフロー図である。
【図９】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】変形例の半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】第１検討例の半導体装置の製造工程中の要部断面図である。
【図３１】第１検討例のヒューズ素子を適用した場合について、ヒューズ素子の切断後の抵抗を調べた結果を示すグラフである。
【図３２】一実施の形態のヒューズ素子を適用した場合について、ヒューズ素子の切断後の抵抗を調べた結果を示すグラフである。
【図３３】第２検討例の半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】第３検討例の半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】ヒューズ素子の斜視図である。
【図３９】ヒューズ素子の斜視図である。
【図４０】ゲート電極およびヒューズ素子の断面図である。
【図４１】ゲート電極およびヒューズ素子の断面図である。
【図４２】ゲート電極およびヒューズ素子の断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１１】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１３】
（実施の形態）
＜半導体装置の構造について＞
本実施の形態の半導体装置について、図１〜図５を参照して説明する。図１〜図５は、本実施の形態の半導体装置の要部断面図または要部平面図である。図１および図２には、ＭＩＳＦＥＴ形成領域１Ａの断面図（図１）および平面図（図２）が示されている。図３〜図５には、ヒューズ素子形成領域１Ｂの断面図（図３および図４）および平面図（図５）が示されている。なお、図１は、図２のＡ−Ａ線の位置での断面図に対応し、図３は、図５のＢ−Ｂ線の位置での断面図に対応し、図４は、図５のＣ−Ｃ線の位置での断面図に対応している。
【００１４】
本実施の形態の半導体装置は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とヒューズ素子とを備える半導体装置である。
【００１５】
ここで、ＭＩＳＦＥＴ形成領域１Ａは、半導体基板ＳＢ（の主面）において、ＭＩＳＦＥＴが形成される領域（平面領域）である。また、ヒューズ素子形成領域１Ｂは、半導体基板ＳＢ（の主面）において、ヒューズ素子ＦＳが形成される領域（平面領域）である。ＭＩＳＦＥＴ形成領域１Ａとヒューズ素子形成領域１Ｂとは、同じ半導体基板ＳＢに存在している。すなわち、ＭＩＳＦＥＴ形成領域１Ａとヒューズ素子形成領域１Ｂとは、同一の半導体基板ＳＢの主面の互いに異なる平面領域に対応している。
【００１６】
半導体装置を構成する半導体基板ＳＢには、絶縁体からなる素子分離領域（素子分離部）ＳＴが形成されている。素子分離領域ＳＴは、半導体基板ＳＢに形成された溝内に埋め込まれた絶縁膜（好ましくは酸化シリコン膜）からなる。素子分離領域ＳＴによって、半導体基板ＳＢの活性領域が規定される。
【００１７】
まず、本実施の形態の半導体装置に形成されているＭＩＳＦＥＴ１の基本構成について、図１および図２を参照して説明する。
【００１８】
なお、本実施の形態においては、ＭＩＳＦＥＴ形成領域１Ａにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴをＭＩＳＦＥＴ形成領域１Ａに形成することもでき、また、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方を形成することもできる。
【００１９】
図１および図２に示されるように、ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＢにおいて、素子分離領域ＳＴで規定された（囲まれた）活性領域に、ｐ型ウエルＰＷが形成されている。ＭＩＳＦＥＴ１は、半導体基板ＳＢのｐ型ウエルＰＷ中に形成されたソース・ドレイン（ソースまたはドレイン）用のｎ型の半導体領域ＳＤ１，ＳＤ２と、半導体基板ＳＢ（ｐ型ウエルＰＷ）上にゲート絶縁膜としての絶縁膜ＧＦを介して形成されたゲート電極ＧＥと、を有している。
【００２０】
ゲート電極ＧＥは、半導体領域ＳＤ１と半導体領域ＳＤ２との間の半導体基板ＳＢ（ｐ型ウエルＰＷ）上に絶縁膜ＧＦを介して形成されている。半導体領域ＳＤ１は、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＳＤ２は、ソース領域またはドレイン領域の他方として機能する半導体領域である。ゲート電極ＧＥと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間に介在する絶縁膜ＧＦが、ＭＩＳＦＥＴ１のゲート絶縁膜として機能する。絶縁膜ＧＦは、例えば酸化シリコン膜からなるが、酸化シリコン膜以外の絶縁膜を絶縁膜ＧＦとして用いることもできる。
【００２１】
ゲート電極ＧＥは、多結晶シリコン膜（ドープトポリシリコン膜）のようなシリコン膜からなる。ゲート電極ＧＥを構成するシリコン膜は、不純物が導入されて低抵抗とされていることが好ましい。ゲート電極ＧＥの上部（上面）には、金属シリサイド層ＳＬ１が形成されている。すなわち、ゲート電極ＧＥを構成するシリコン膜の上面上には、金属シリサイド層ＳＬ１が形成されている。
【００２２】
ゲート電極ＧＥの側面（側壁）上には、サイドウォールスペーサＳＷ１が形成されている。すなわち、ゲート電極ＧＥに隣接するように、サイドウォールスペーサＳＷ１が形成されている。別の見方をすると、ゲート電極ＧＥの両側（ゲート長方向の両側）にサイドウォールスペーサＳＷ１が形成されている。なお、図２の平面図を参照すると分かるように、平面視においては、ゲート電極ＧＥの周囲を囲むようにサイドウォールスペーサＳＷ１が形成されている。このため、図１の断面図では、ゲート電極ＧＥの両側のサイドウォールスペーサＳＷ１同士はゲート電極ＧＥで分離されているが、実際には、ゲート電極ＧＥの両側のサイドウォールスペーサＳＷ１同士は、一体的に繋がっている。ゲート電極ＧＥの側面はサイドウォールスペーサＳＷ１で覆われているため、金属シリサイド層ＳＬ１は、ゲート電極ＧＥの上面に形成されているが、ゲート電極ＧＥの側面（サイドウォールスペーサＳＷ１で覆われた側面）には、金属シリサイド層ＳＬ１は形成されていない。
【００２３】
半導体基板ＳＢ（ｐ型ウエルＰＷ）において、ゲート電極ＧＥの両側（ゲート長方向の両側）に半導体領域ＳＤ１，ＳＤ２が形成されている。すなわち、半導体基板ＳＢ（ｐ型ウエルＰＷ）において、ゲート電極ＧＥの両側のうちの一方の側に半導体領域ＳＤ１が形成され、他方の側に半導体領域ＳＤ２が形成されている。半導体領域ＳＤ１，ＳＤ２は、それぞれＬＤＤ（Lightly doped Drain）構造を備えている。すなわち、半導体領域ＳＤ１は、ｎ−型半導体領域Ｅ１とｎ＋型半導体領域Ｈ１とを有し、半導体領域ＳＤ２は、ｎ−型半導体領域Ｅ２とｎ＋型半導体領域Ｈ２とを有している。ｎ＋型半導体領域Ｈ１は、ｎ−型半導体領域Ｅ１よりも不純物濃度が高くかつ接合深さが深く、また、ｎ＋型半導体領域Ｈ２は、ｎ−型半導体領域Ｅ２よりも不純物濃度が高くかつ接合深さが深い。
【００２４】
ｐ型ウエルＰＷにおいて、ｎ−型半導体領域Ｅ１，Ｅ２は、主としてサイドウォールスペーサＳＷ１の下に形成され、かつ、ＭＩＳＦＥＴ１のチャネル形成領域に隣接しているが、ｎ−型半導体領域Ｅ１とｎ−型半導体領域Ｅ２とは、間にＭＩＳＦＥＴ１のチャネル形成領域を挟んで、互いに反対側に位置している。ｎ＋型半導体領域Ｈ１は、ｎ−型半導体領域Ｅ１に隣接し、かつＭＩＳＦＥＴ１のチャネル形成領域からｎ−型半導体領域Ｅ１の分だけ離間し、また、ｎ＋型半導体領域Ｈ２は、ｎ−型半導体領域Ｅ２に隣接し、かつ、ＭＩＳＦＥＴ１のチャネル形成領域からｎ−型半導体領域Ｅ２の分だけ離間している。ｐ型ウエルＰＷにおいて、ゲート電極ＧＥの下の絶縁膜ＧＦの下の領域が、ＭＩＳＦＥＴ１のチャネル形成領域に対応している。ｎ＋型半導体領域Ｈ１，Ｈ２の上部（上面）には、それぞれ金属シリサイド層ＳＬ２が形成されている。
【００２５】
以上が、ＭＩＳＦＥＴ１の基本構成である。
【００２６】
次に、本実施の形態の半導体装置に形成されているヒューズ素子ＦＳの基本構成について、図３〜図５を参照して説明する。
【００２７】
ヒューズ素子ＦＳは、ヒューズ素子形成領域１Ｂにおける素子分離領域ＳＴ上に形成されている。ヒューズ素子ＦＳは、全体が素子分離領域ＳＴ上に位置している。
【００２８】
ヒューズ素子ＦＳは、素子分離領域ＳＴ上に形成されたシリコンパターン（シリコン膜、シリコン膜パターン）ＳＰＴと、シリコンパターンＳＰＴの表面に形成された金属シリサイド層ＳＬ３とからなる。すなわち、ヒューズ素子ＦＳは、シリコンパターンＳＰＴと金属シリサイド層ＳＬ３との積層構造を有している。シリコンパターンＳＰＴは、パターニングされたシリコン膜（より特定的にはパターニングされた多結晶シリコン膜）からなる。金属シリサイド層ＳＬ３は、シリコンパターンＳＰＴの上面だけでなく、シリコンパターンＳＰＴの側面にも形成されている。金属シリサイド層ＳＬ３の抵抗率（電気抵抗率）は、シリコンパターンＳＰＴの抵抗率よりも低い。
【００２９】
シリコンパターンＳＰＴとゲート電極ＧＥとは、後述するように、共通のシリコン膜（ＰＳ）をパターニングすることにより形成されている。このため、ゲート電極ＧＥを構成するシリコン膜の高さ（厚さ）と、シリコンパターンＳＰＴの高さ（厚さ）とは、ほぼ同じである。シリコンパターンＳＰＴは、不純物が導入されることで抵抗率が調整されている。
【００３０】
金属シリサイド層ＳＬ１と金属シリサイド層ＳＬ２と金属シリサイド層ＳＬ３とは、同工程で形成されている。このため、金属シリサイド層ＳＬ１と金属シリサイド層ＳＬ２と金属シリサイド層ＳＬ３とは、構成する金属元素が互いに同じである。本実施の形態では、金属シリサイド層ＳＬ１，ＳＬ２，ＳＬ３として、コバルトシリサイド層を好適に用いているが、コバルトシリサイド層の代わりに、ニッケルシリサイド層、タングステンシリサイド層またはチタンシリサイド層などを用いることもできる。
【００３１】
但し、金属シリサイド層ＳＬ３がコバルトシリサイド層の場合は、金属シリサイド層ＳＬ１および金属シリサイド層ＳＬ２も、それぞれコバルトシリサイド層であり、また、金属シリサイド層ＳＬ３がニッケルシリサイド層の場合は、金属シリサイド層ＳＬ１および金属シリサイド層ＳＬ２も、それぞれニッケルシリサイド層である。また、金属シリサイド層ＳＬ３がタングステンシリサイド層の場合は、金属シリサイド層ＳＬ１および金属シリサイド層ＳＬ２も、それぞれタングステンシリサイド層であり、また、金属シリサイド層ＳＬ３がチタンシリサイド層の場合は、金属シリサイド層ＳＬ１および金属シリサイド層ＳＬ２も、それぞれチタンシリサイド層である。
【００３２】
なお、ゲート電極ＧＥの金属シリサイド層ＳＬ１と、ｎ＋型半導体領域Ｈ１上の金属シリサイド層ＳＬ２と、ｎ＋型半導体領域Ｈ２上の金属シリサイド層ＳＬ２と、シリコンパターンＳＰＴ上の金属シリサイド層ＳＬ３とは、互いに接触しておらず、互いに離間している。
【００３３】
ヒューズ素子ＦＳは、素子分離領域ＳＴ上において、Ｘ方向に延在している。なお、図５に示されるＸ方向およびＹ方向は、半導体基板ＳＢの主面に略平行な方向であり、また、Ｘ方向とＹ方向とは、互いに直交する方向である。また、ゲート電極ＧＥの延在方向、すなわちゲート電極ＧＥのゲート幅方向は、Ｘ方向であっても、Ｙ方向であってもよい。
【００３４】
具体的には、ヒューズ素子ＦＳは、Ｘ方向に延在するヒューズ素子部ＦＳ１と、ヒューズ素子部ＦＳ１の一方の端部（Ｘ方向における端部）に一体的に連結されたコンタクト部ＣＴ１と、ヒューズ素子部ＦＳ１の他方の端部（Ｘ方向における端部）に一体的に連結されたコンタクト部ＣＴ２と、を有している。すなわち、ヒューズ素子ＦＳは、Ｘ方向に並ぶ一対のコンタクト部ＣＴ１，ＣＴ２と、コンタクト部ＣＴ１，ＣＴ２間をつなぐ幅が小さなヒューズ素子部ＦＳ１と、を一体的に有している。ヒューズ素子部ＦＳ１の幅（Ｙ方向の幅）は、コンタクト部ＣＴ１，ＣＴ２のそれぞれの幅（Ｙ方向の幅）よりも小さい。また、図５の場合は、コンタクト部ＣＴ１は、ヒューズ素子部ＦＳ１に近づくにしたがって、幅が徐々に小さくなっている。
【００３５】
半導体基板ＳＢ上には、ヒューズ素子ＦＳ、素子分離領域ＳＴ、ゲート電極ＧＥ、サイドウォールスペーサＳＷ１および金属シリサイド層ＳＬ１，ＳＬ２，ＳＬ３を覆うように、絶縁膜として層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬには、複数のコンタクトホール（貫通孔）ＣＨが形成され、それらのコンタクトホールＣＨ内には、それぞれ導電性のプラグＰＧが形成されている（埋め込まれている）。プラグＰＧが埋め込まれた層間絶縁膜ＩＬ上には、配線Ｍ１が形成されている。図１、図３および図５の場合は、配線Ｍ１は、層間絶縁膜ＩＬ上に形成された絶縁膜ＺＦにダマシン技術で埋め込まれた埋込配線である。なお、図１、図３および図５においては、配線Ｍ１が埋め込まれた絶縁膜ＺＦよりも上の構造については、図示を省略している。
【００３６】
プラグＰＧは、ヒューズ素子ＦＳのコンタクト部ＣＴ１に接続されるプラグＰＧ１と、ヒューズ素子ＦＳのコンタクト部ＣＴ２に接続されるプラグＰＧ２と、ｎ＋型半導体領域Ｈ１に接続されるプラグＰＧ３と、ｎ＋型半導体領域Ｈ２に接続されるプラグＰＧ４と、ゲート電極ＧＥに接続されるプラグ（図１には図示されない）と、を含んでいる。また、配線Ｍ１は、プラグＰＧ１上に延在してそのプラグＰＧ１と接続された配線Ｍ１ａと、プラグＰＧ２上に延在してそのプラグＰＧ２と接続された配線Ｍ１ｂと、を含んでいる。
【００３７】
ＭＩＳＦＥＴ形成領域１Ａにおいて、プラグＰＧ３は、ｎ＋型半導体領域Ｈ１上に配置されており、プラグＰＧ３の底面は、ｎ＋型半導体領域Ｈ１上に形成されている金属シリサイド層ＳＬ２に接して電気的に接続されている。プラグＰＧ４は、ｎ＋型半導体領域Ｈ２上に配置されており、プラグＰＧ４の底面は、ｎ＋型半導体領域Ｈ２上に形成されている金属シリサイド層ＳＬ２に接して電気的に接続されている。また、図１の断面には示されないが、ゲート電極ＧＥ上に配置されたプラグＰＧは、その底面が、ゲート電極ＧＥ上に形成されている金属シリサイド層ＳＬ１に接して電気的に接続されている。
【００３８】
ヒューズ素子ＦＳにおいて、コンタクト部ＣＴ１は、プラグＰＧ１を接続するための部分であり、コンタクト部ＣＴ２は、プラグＰＧ２を接続するための部分である。このため、コンタクト部ＣＴ１（より定的にはコンタクト部ＣＴ１の金属シリサイド層ＳＬ３）上には、１つ以上のプラグＰＧ１が配置されており、そのプラグＰＧ１を介して、配線Ｍ１ａがコンタクト部ＣＴ１に電気的に接続されている。また、コンタクト部ＣＴ２（より定的にはコンタクト部ＣＴ２の金属シリサイド層ＳＬ３）上には、１つ以上のプラグＰＧ２が配置されており、そのプラグＰＧ２を介して、配線Ｍ１ｂがコンタクト部ＣＴ２に電気的に接続されている。プラグＰＧ１は、コンタクト部ＣＴ１と配線Ｍ１ａとの間に配置され、プラグＰＧ１の底面がコンタクト部ＣＴ１の金属シリサイド層ＳＬ３に接して電気的に接続され、プラグＰＧ１の上面が配線Ｍ１ａに接している。プラグＰＧ２は、コンタクト部ＣＴ２と配線Ｍ１ｂとの間に配置されており、プラグＰＧ２の底面がコンタクト部ＣＴ１の金属シリサイド層ＳＬ３に接して電気的に接続され、プラグＰＧ２の上面が配線Ｍ１ｂに接している。配線Ｍ１ａと配線Ｍ１ｂとは、互いに分離されている。
【００３９】
コンタクト部ＣＴ１，ＣＴ２は、ヒューズ素子部ＦＳ１よりも幅（Ｙ方向の幅）が広いことが好ましく、それにより、コンタクト部ＣＴ１，ＣＴ２に対してプラグＰＧ１，ＰＧ２を接続しやすくなり、また、コンタクト部ＣＴ１，ＣＴ２に接続するプラグＰＧ１，ＰＧ２の数を多くすることも可能になる。しかしながら、コンタクト部ＣＴ１は、必要な数のプラグＰＧ１を接続することができる幅を有していればよく、また、コンタクト部ＣＴ２は、必要な数のプラグＰＧ２を接続することができる幅を有していればよく、必ずしもコンタクト部ＣＴ１，ＣＴ２の幅がヒューズ素子部ＦＳ１の幅よりも広くなければいけないわけではない。
【００４０】
ヒューズ素子ＦＳが切断されていない状態では、配線Ｍ１ａと配線Ｍ１ｂとは、プラグＰＧ１とヒューズ素子ＦＳとプラグＰＧ２とを介して、電気的に接続されている。ヒューズ素子ＦＳを切断する際には、プラグＰＧ１とプラグＰＧ２との間にヒューズ素子ＦＳを通る電流を流すことにより、ヒューズ素子ＦＳ（より特定的にはヒューズ素子部ＦＳ１）を切断する。図６は、切断されたヒューズ素子ＦＳを示す平面図であり、図５に相当する平面図が示されている。
【００４１】
本実施の形態では、ヒューズ素子ＦＳの切断には、レーザ光を照射してヒューズ素子を溶断する手法ではなく、ヒューズ素子に電流を流してジュール熱でヒューズ素子を溶断する手法を用いる。すなわち、ヒューズ素子ＦＳは、電流溶断型のヒューズ素子である。
【００４２】
具体的には、ヒューズ素子ＦＳを切断する際には、配線Ｍ１ａと配線Ｍ１ｂとの間に、ヒューズ素子ＦＳを切断するための電圧を印加する。これにより、配線Ｍ１ａと配線Ｍ１ｂとの間に、プラグＰＧ１と、ヒューズ素子ＦＳのコンタクト部ＣＴ１と、ヒューズ素子ＦＳのヒューズ素子部ＦＳ１と、ヒューズ素子ＦＳのコンタクト部ＣＴ２と、プラグＰＧ２とを通る電流が流れる。電流が流れることにより発生するジュール熱によって、ヒューズ素子ＦＳ（特にヒューズ素子部ＦＳ１）が加熱されて温度が上昇し、その結果、ヒューズ素子ＦＳのヒューズ素子部ＦＳ１が溶断される。
【００４３】
図７は、ヒューズ素子ＦＳを用いた回路例を示す回路図である。図７の場合、ヒューズ素子ＦＳとＭＩＳＦＥＴ２とが、直列に接続されている。ＭＩＳＦＥＴ２は、ヒューズ素子ＦＳの切断用のトランジスタであり、上記ＭＩＳＦＥＴ１の構成を適用することができる。
【００４４】
図７の場合は、端子Ｐ１と端子Ｐ３との間に、ヒューズ素子ＦＳとＭＩＳＦＥＴ２とが直列に接続されており、ヒューズ素子ＦＳの上記コンタクト部ＣＴ１，ＣＴ２の一方が端子Ｐ１に接続され、ヒューズ素子ＦＳの上記コンタクト部ＣＴ１，ＣＴ２の他方がＭＩＳＦＥＴ２のドレインＤに接続され、ＭＩＳＦＥＴ２のソースＳが端子Ｐ３に接続されている。ＭＩＳＦＥＴ２のゲートＧは、端子Ｐ２に接続されている。また、ＭＩＳＦＥＴのドレインＤには、端子Ｐ４も接続されている。
【００４５】
端子Ｐ１は、電源電位ＶＤＤに接続され、端子Ｐ３は、グランド電位ＧＮＤに接続されている。このため、電源電位ＶＤＤが、ヒューズ素子ＦＳを介してＭＩＳＦＥＴ２のドレインＤに供給され、グランド電位ＧＮＤが、ＭＩＳＦＥＴ２のソースＳに供給されようになっている。ヒューズ素子ＦＳは、抵抗素子として機能することができる。端子Ｐ２からＭＩＳＦＥＴ２のゲートＧに対して、ＭＩＳＦＥＴ２のしきい値電圧以上の電圧が供給されると、ＭＩＳＦＥＴ２がオン状態（導通状態）となって、端子Ｐ１と端子Ｐ３との間に、ヒューズ素子ＦＳおよびＭＩＳＦＥＴ２を通過する電流が流れる。ヒューズ素子ＦＳは、ヒューズ素子ＦＳを流れる電流によって生じたジュール熱により発熱し、その結果、ヒューズ素子ＦＳ（より特定的には上記ヒューズ素子部ＦＳ１）が切断される。
【００４６】
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図８は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図９〜図２４は、本実施の形態の半導体装置の製造工程中の要部断面図である。図９〜図２４の断面図には、ＭＩＳＦＥＴ形成領域１Ａおよびヒューズ素子形成領域１Ｂの要部断面図が示されており、ＭＩＳＦＥＴ形成領域１ＡにＭＩＳＦＥＴ１が、ヒューズ素子形成領域１Ｂにヒューズ素子ＦＳが、それぞれ形成される様子が示されている。なお、図９〜図２４において、ＭＩＳＦＥＴ形成領域１Ａの断面には、上記図１に相当する断面が示され、ヒューズ素子形成領域１Ｂの断面には、上記図３に相当する断面が示されている。
【００４７】
まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを準備（用意）する（図８のステップＳ１）。それから、半導体基板ＳＢの主面に素子分離領域ＳＴを形成する（図８のステップＳ２）。
【００４８】
素子分離領域ＳＴは、酸化シリコンなどの絶縁体（絶縁膜）からなり、例えばＳＴＩ（Shallow Trench Isolation）法などにより形成することができる。例えば、半導体基板ＳＢの主面に素子分離用の溝を形成した後、半導体基板ＳＢ上に、この素子分離用の溝を埋めるように、素子分離領域形成用の絶縁膜（例えば酸化シリコン膜）を形成する。それから、素子分離用の溝の外部の絶縁膜（素子分離領域形成用の絶縁膜）を除去することで、素子分離用の溝に埋め込まれた絶縁膜からなる素子分離領域ＳＴを形成することができる。
【００４９】
素子分離領域ＳＴによって、半導体基板ＳＢの活性領域が規定される。半導体基板ＳＢの活性領域は、平面視において、周囲を素子分離領域ＳＴで囲まれている。すなわち、半導体基板ＳＢの活性領域は、半導体基板ＳＢにおいて、素子分離領域ＳＴが形成されておらず、かつ周囲を素子分離領域ＳＴで囲まれた平面領域に対応している。ＭＩＳＦＥＴ形成領域１Ａにおける素子分離領域ＳＴで規定された（囲まれた）活性領域に、後述するようにしてＭＩＳＦＥＴが形成される。ヒューズ素子形成領域１Ｂでは、全体にわたって素子分離領域ＳＴが形成される。ヒューズ素子形成領域１Ｂにおける素子分離領域ＳＴ上に、後述するようにしてヒューズ素子が形成される。
【００５０】
次に、図１０に示されるように、ＭＩＳＦＥＴ形成領域１Ａにおいて、半導体基板ＳＢの主面から所定の深さにわたってｐ型ウエル（ｐ型半導体領域）ＰＷを形成する（図８のステップＳ３）。ｐ型ウエルＰＷは、半導体基板ＳＢに、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。
【００５１】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板ＳＢの表面を清浄化した後、半導体基板ＳＢの表面（ＭＩＳＦＥＴ形成領域１Ａのｐ型ウエルＰＷの表面）に、酸化シリコン膜などからなる絶縁膜（ゲート絶縁膜）ＧＦを形成する（図８のステップＳ４）。ＭＩＳＦＥＴ形成領域１Ａに形成された絶縁膜ＧＦは、ＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜であり、例えば熱酸化法などを用いて形成することができる。絶縁膜ＧＦを熱酸化法で形成した場合は、半導体基板ＳＢの表面には絶縁膜ＧＦが形成されるが、素子分離領域ＳＴ上には、絶縁膜ＧＦは形成されない。
【００５２】
次に、図１１に示されるように、半導体基板ＳＢの主面の全面上に、導電膜として、例えば多結晶シリコン膜（ドープトポリシリコン膜）のようなシリコン膜ＰＳを形成（堆積）する（図８のステップＳ５）。シリコン膜ＰＳは、絶縁膜ＧＦ上および素子分離領域ＳＴ上に形成される。シリコン膜ＰＳは、成膜時または成膜後に不純物を導入して低抵抗率の半導体膜（導電性材料膜）とすることができる。また、シリコン膜ＰＳは、成膜時にはアモルファスシリコン膜であったものを、成膜後の熱処理により多結晶シリコン膜に変えることもできる。
【００５３】
次に、シリコン膜ＰＳをフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、図１２に示されるように、ゲート電極ＧＥとヒューズ素子用のシリコンパターンＳＰＴとを形成する（図８のステップＳ６）。ゲート電極ＧＥおよびシリコンパターンＳＰＴは、それぞれ、パターニングされたシリコン膜ＰＳからなる。ゲート電極ＧＥおよびシリコンパターンＳＰＴは、テーパ形状を有していてもよい。
【００５４】
ゲート電極ＧＥは、ＭＩＳＦＥＴ形成領域１Ａにおいて、ｐ型ウエルＰＷ上に絶縁膜ＧＦを介して形成される。すなわち、ゲート電極ＧＥは、ＭＩＳＦＥＴ形成領域１Ａにおいて、ｐ型ウエルＰＷの表面の絶縁膜ＧＦ上に形成される。なお、ゲート電極ＧＥは、素子分離領域ＳＴで規定された（囲まれた）活性領域に形成されているが、ゲート電極ＧＥの一部（より特定的にはゲート幅方向における両端部）は、活性領域を囲む素子分離領域ＳＴ上に位置している。また、シリコンパターンＳＰＴは、ヒューズ素子形成領域１Ｂにおいて、素子分離領域ＳＴ上に形成される。
【００５５】
次に、図１３に示されるように、ゲート電極ＧＥをマスク（イオン注入阻止マスク）として用いてＭＩＳＦＥＴ形成領域１Ａのｐ型ウエルＰＷにリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｐ型ウエルＰＷにおいて、ゲート電極ＧＥの両側に一対のｎ−型半導体領域（エクステンション領域）Ｅ１，Ｅ２を形成する（図８のステップＳ７）。ステップＳ７のイオン注入の際に、ゲート電極ＧＥはイオン注入阻止マスクとして機能することができるため、ｐ型ウエルＰＷにおけるゲート電極ＧＥの直下の領域には、不純物はイオン注入されず、ｎ−型半導体領域Ｅ１，Ｅ２は、ゲート電極ＧＥの側面に自己整合して形成される。このため、ステップＳ７では、平面視において半導体基板ＳＢ（ｐ型ウエルＰＷ）における、ゲート電極ＧＥの両隣に位置する領域に、ｎ−型半導体領域Ｅ１，Ｅ２が形成される。
【００５６】
なお、ステップＳ７のイオン注入の前に、ヒューズ素子形成領域１Ｂを覆い、かつ、ＭＩＳＦＥＴ形成領域１Ａを露出するようなフォトレジストパターン（図示せず）を形成しておくことが好ましい。そうすれば、シリコンパターンＳＰＴがフォトレジストパターンで覆われた状態でステップＳ７のイオン注入を行うことになるため、ステップＳ７のイオン注入でシリコンパターンＳＰＴに不純物が注入されるのを防止することができる。これにより、シリコンパターンＳＰＴの不純物濃度を所望の値に制御しやすくなる。このフォトレジストパターンは、ステップＳ７のイオン注入の後、除去される。
【００５７】
次に、ゲート電極ＧＥの側面（両側面）上と、シリコンパターンＳＰＴの側面（両側面）上とに、側壁絶縁膜としてサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜）ＳＷを形成する（図８のステップＳ８）。サイドウォールスペーサＳＷは、例えば酸化シリコン膜からなる。
【００５８】
サイドウォールスペーサＳＷは、例えば、次のようにして形成することができる。すなわち、まず、図１４に示されるように、半導体基板ＳＢの主面全面上に、ゲート電極ＧＥおよびシリコンパターンＳＰＴを覆うように、絶縁膜ＳＷＺを形成する。絶縁膜ＳＷＺとしては、例えば、酸化シリコン膜を好適に用いることができる。それから、この絶縁膜ＳＷＺをＲＩＥ（Reactive Ion Etching）法などにより異方性エッチング（エッチバック）する。この異方性エッチングにより、絶縁膜ＳＷＺのうち、サイドウォールスペーサＳＷとなる部分以外が除去され、図１５に示されるように、ゲート電極ＧＥの側面上と、シリコンパターンＳＰＴの側面上とに、この絶縁膜ＳＷＺが選択的に残存してサイドウォールスペーサＳＷが形成される。
【００５９】
なお、サイドウォールスペーサＳＷのうち、ゲート電極ＧＥの側面上に形成されたサイドウォールスペーサＳＷを、サイドウォールスペーサＳＷ１と称し、シリコンパターンＳＰＴの側面上に形成されたサイドウォールスペーサＳＷを、サイドウォールスペーサＳＷ２と称する。
【００６０】
サイドウォールスペーサＳＷ１は、ゲート電極ＧＥの両側に形成され、平面視においては、ゲート電極ＧＥの周囲を囲むように形成される。また、サイドウォールスペーサＳＷ２は、シリコンパターンＳＰＴの両側に形成され、平面視においては、シリコンパターンＳＰＴの周囲を囲むように形成される。このため、図１５の断面図では、ゲート電極ＧＥの両側のサイドウォールスペーサＳＷ１同士はゲート電極ＧＥで分離されているが、実際には、ゲート電極ＧＥの両側のサイドウォールスペーサＳＷ１同士は、一体的に繋がっている。また、図１５の断面図では、シリコンパターンＳＰＴの両側のサイドウォールスペーサＳＷ２同士はシリコンパターンＳＰＴで分離されているが、実際には、シリコンパターンＳＰＴの両側のサイドウォールスペーサＳＷ２同士は、一体的に繋がっている。サイドウォールスペーサＳＷ１とサイドウォールスペーサＳＷ２とは、断面視においても、平面視においても、互いに分離されている。
【００６１】
次に、図１６に示されるように、イオン注入により、ｐ型ウエルＰＷにおいて、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１からなる構造体の両側に、一対のｎ＋型半導体領域（ソース・ドレイン領域）Ｈ１，Ｈ２を形成する（図８のステップＳ９）。ｎ＋型半導体領域Ｈ１，Ｈ２は、ｎ−型半導体領域Ｅ１，Ｅ２よりも接合深さが深くかつ不純物濃度（ｎ型不純物濃度）が高い。
【００６２】
ステップＳ９のイオン注入は、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１をマスク（イオン注入阻止マスク）として用いて、ＭＩＳＦＥＴ形成領域１Ａのｐ型ウエルＰＷにリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、行われる。このため、ステップＳ９のイオン注入の際には、ｐ型ウエルＰＷにおけるゲート電極ＧＥの直下の領域とサイドウォールスペーサＳＷ１の直下の領域とには、不純物はイオン注入されない。このため、平面視において半導体基板ＳＢ（ｐ型ウエルＰＷ）における、サイドウォールスペーサＳＷ１の隣に位置する領域に、ｎ＋型半導体領域Ｈ１，Ｈ２が形成される。
【００６３】
低不純物濃度のｎ−型半導体領域Ｅ１，Ｅ２と、それよりも高不純物濃度のｎ＋型半導体領域Ｈ１，Ｈ２とにより、ＬＤＤ構造の半導体領域ＳＤ１，ＳＤ２が形成される。半導体領域ＳＤ１，ＳＤ２をソース・ドレイン領域（ソースまたはドレイン用の半導体領域）とみなすこともできるが、ｎ＋型半導体領域Ｈ１，Ｈ２を高不純物濃度のソース・ドレイン領域とみなし、かつ、ｎ−型半導体領域Ｅ１，Ｅ２を低不純物濃度のエクステンション領域とみなすこともできる。
【００６４】
なお、ステップＳ９のイオン注入の前に、ヒューズ素子形成領域１Ｂを覆い、かつ、ＭＩＳＦＥＴ形成領域１Ａを露出するようなフォトレジストパターン（図示せず）を形成しておくことが好ましい。そうすれば、シリコンパターンＳＰＴがフォトレジストパターンで覆われた状態でステップＳ９のイオン注入を行うことになるため、ステップＳ９のイオン注入でシリコンパターンＳＰＴに不純物が注入されるのを防止することができる。これにより、シリコンパターンＳＰＴの不純物濃度を所望の値に制御しやすくなる。このフォトレジストパターンは、ステップＳ９のイオン注入の後、除去される。
【００６５】
次に、ソース・ドレイン領域（ｎ−型半導体領域Ｅ１，Ｅ２およびｎ＋型半導体領域Ｈ１，Ｈ２）などに導入された不純物を活性化するための熱処理である活性化アニールを行う（図８のステップＳ１０）。
【００６６】
次に、図１７に示されるように、マスク層として、ＭＩＳＦＥＴ形成領域１Ａを覆い、かつ、ヒューズ素子形成領域１Ｂを露出するようなフォトレジストパターン（レジストパターン、マスク層）ＲＰ１を、フォトリソグラフィ技術を用いて形成する。なお、フォトリソグラフィ技術とは、フォトレジスト膜を形成してから、そのフォトレジスト膜を露光、現像して、所望の平面形状のフォトレジストパターンを得る技術である。
【００６７】
ＭＩＳＦＥＴ形成領域１Ａは、フォトレジストパターンＲＰ１で覆われるため、ＭＩＳＦＥＴ形成領域１Ａに形成されたＭＩＳＦＥＴの各構成要素、すなわち、ゲート電極ＧＥとサイドウォールスペーサＳＷ１とｎ−型半導体領域Ｅ１，Ｅ２とｎ＋型半導体領域Ｈ１，Ｈ２とは、フォトレジストパターンＲＰ１で覆われることになる。
【００６８】
一方、ヒューズ素子形成領域１ＢにはフォトレジストパターンＲＰ１は形成されないため、シリコンパターンＳＰＴおよびサイドウォールスペーサＳＷ２は、フォトレジストパターンＲＰ１で覆われずに露出される。また、ヒューズ素子形成領域１Ｂにおいて、平面視におけるシリコンパターンＳＰＴおよびサイドウォールスペーサＳＷ２の周囲の素子分離領域ＳＴも、フォトレジストパターンＲＰ１で覆われずに露出される。
【００６９】
次に、図１８に示されるように、ヒューズ素子形成領域１ＢのサイドウォールスペーサＳＷ２をエッチングする（図８のステップＳ１１）。なお、図１８は、ステップＳ１１のエッチング工程が終了した段階が示されている。
【００７０】
ステップＳ１１では、シリコンパターンＳＰＴに比べてサイドウォールスペーサＳＷ２がエッチングされやすい条件で、エッチングを行う。言い換えると、ステップＳ１１では、サイドウォールスペーサＳＷ２に比べてシリコンパターンＳＰＴがエッチングされにくい条件で、エッチングを行う。これにより、ステップＳ１１においてサイドウォールスペーサＳＷ２を選択的にエッチングすることができ、シリコンパターンＳＰＴがエッチングされるのを抑制または防止することができる。なお、サイドウォールスペーサＳＷ２に比べてシリコンパターンＳＰＴがエッチングされにくいことは、サイドウォールスペーサＳＷ２のエッチング速度に比べてシリコンパターンＳＰＴのエッチング速度が小さいことに対応している。
【００７１】
ステップＳ１１のエッチングには、ウェットエッチングを用いることが好ましい。ステップＳ１１のエッチングで使用するエッチング液は、サイドウォールスペーサＳＷ２の材料にもよるが、サイドウォールスペーサＳＷ２が酸化シリコンからなる場合は、例えばフッ酸（希釈フッ酸、フッ酸の水溶液）を好適に用いることができる。
【００７２】
また、ステップＳ１１では、ヒューズ素子形成領域１Ｂにおける素子分離領域ＳＴの露出部（フォトレジストパターンＲＰ１で覆われない部分）もエッチングされ得る。このため、ヒューズ素子形成領域１Ｂにおいて、サイドウォールスペーサＳＷ２およびシリコンパターンＳＰＴで覆われていない部分の素子分離領域ＳＴの上面は、ステップＳ１１でエッチンクされて後退する（高さ位置が低くなる）。
【００７３】
また、ＭＩＳＦＥＴ形成領域１ＡにフォトレジストパターンＲＰ１が形成された状態でステップＳ１１のエッチングを行うため、フォトレジストパターンＲＰ１がエッチングマスクとして機能することができる。このため、ＭＩＳＦＥＴ形成領域１Ａに形成されたＭＩＳＦＥＴの各構成要素、すなわち、ゲート電極ＧＥとサイドウォールスペーサＳＷ１とｎ−型半導体領域Ｅ１，Ｅ２とｎ＋型半導体領域Ｈ１，Ｈ２とは、ステップＳ１１では、エッチングされない。また、ステップＳ１１では、フォトレジストパターンＲＰ１で覆われた素子分離領域ＳＴもエッチングされない。
【００７４】
ステップＳ１１のエッチング工程の後、図１９に示されるように、フォトレジストパターンＲＰ１を、アッシング処理などを用いて除去する。
【００７５】
上述のように、共通のシリコン膜ＰＳをパターニングすることにより、ゲート電極ＧＥとシリコンパターンＳＰＴとを形成しているため、ゲート電極ＧＥの高さ（厚さ）とシリコンパターンＳＰＴの高さ（厚さ）とは、ほぼ同じである。また、サイドウォールスペーサＳＷ１とサイドウォールスペーサＳＷ２とは、共通の絶縁膜ＳＷＺを異方性エッチングによってエッチバックすることで形成している。このため、ステップＳ１１を行う前の段階では、サイドウォールスペーサＳＷ１の高さとサイドウォールスペーサＳＷ２の高さとは、ほぼ同じである。
【００７６】
なお、半導体基板ＳＢの主面に略垂直な方向（すなわち半導体基板ＳＢの厚さ方向）を高さ方向とし、半導体基板ＳＢの主面の上方において、半導体基板ＳＢの主面に近づく側を低い側とし、半導体基板ＳＢの主面から離れる側を高い側とする。
【００７７】
本実施の形態では、ステップＳ１１において、サイドウォールスペーサＳＷ２全体が除去されるまで（すなわちサイドウォールスペーサＳＷ２が消失するまで）エッチングを行っている。このため、ステップＳ１１では、サイドウォールスペーサＳＷ２が除去され、シリコンパターンＳＰＴの上面全体と側面全体とが露出される。なお、後述の変形例（図２５〜図２９）の場合は、サイドウォールスペーサＳＷ２の一部が残存している段階でステップＳ１１のエッチングを終了する。
【００７８】
次に、金属シリサイド層ＳＬを形成する（図８のステップＳ１２）。金属シリサイド層ＳＬは、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスによって形成することができる。ステップＳ１２の金属シリサイド層ＳＬ形成工程について、以下に具体的に説明する。
【００７９】
まず、図２０に示されるように、金属膜ＭＥを形成（堆積）する。金属膜ＭＥとしては、コバルト（Ｃｏ）膜を好適に用いることができるが、それ以外にも、ニッケル（Ｎｉ）膜、タングステン（Ｗ）膜またはチタン（Ｔｉ）膜などを用いることもできる。金属膜ＭＥは、スパッタリング法などを用いて形成することができる。
【００８０】
金属膜ＭＥは、半導体基板ＳＢの主面全面上に形成される。すなわち、金属膜ＭＥは、半導体基板ＳＢ上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ（ＳＷ１）およびシリコンパターンＳＰＴを覆うように、形成される。従って、ＭＩＳＦＥＴ形成領域１Ａにおいては、金属膜ＭＥは、ゲート電極ＧＥの上面上と、サイドウォールスペーサＳＷ１上と、ｎ＋型半導体領域Ｈ１，Ｈ２の上面（表面）上と、素子分離領域ＳＴ上とに形成される。また、ヒューズ素子形成領域１Ｂにおいては、金属膜ＭＥは、シリコンパターンＳＰＴの上面および側面上と、素子分離領域ＳＴ上とに形成される。
【００８１】
ｎ＋型半導体領域Ｈ１，Ｈ２の上面と、ゲート電極ＧＥの上面と、シリコンパターンＳＰＴの上面および側面とが露出した状態で、金属膜ＭＥを形成するため、金属膜ＭＥを形成すると、ｎ＋型半導体領域Ｈ１，Ｈ２の上面と、ゲート電極ＧＥの上面と、シリコンパターンＳＰＴの上面および側面とが、金属膜ＭＥと接した状態になる。
【００８２】
次に、半導体基板ＳＢに対して熱処理（アニール処理）を施すことによって、金属膜ＭＥを、ｎ＋型半導体領域Ｈ１，Ｈ２、ゲート電極ＧＥおよびシリコンパターンＳＰＴの各表層部（金属膜ＭＥに接する部分）と反応させる。すなわち、ｎ＋型半導体領域Ｈ１を構成する単結晶シリコンと金属膜ＭＥ、ｎ＋型半導体領域Ｈ２を構成する単結晶シリコンと金属膜ＭＥ、ゲート電極ＧＥを構成する多結晶シリコンと金属膜ＭＥ、および、シリコンパターンＳＰＴを構成する多結晶シリコンと金属膜ＭＥを選択的に反応させて、金属・半導体反応層である金属シリサイド層ＳＬを形成する。これにより、図２１に示されるように、ｎ＋型半導体領域Ｈ１の上面（上部）と、ｎ＋型半導体領域Ｈ２の上面（上部）と、ゲート電極ＧＥの上面（上部）と、シリコンパターンＳＰＴの上面（上部）および側面（側面部）とに、それぞれ金属シリサイド層ＳＬが形成される。この際の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ２）ガスあるいはそれらの混合ガス雰囲気で満たされた常圧下で行うことができ、例えばＲＴＡ（Rapid Thermal Anneal）法を用いて行なうことができる。
【００８３】
その後、未反応の金属膜ＭＥ（すなわちｎ＋型半導体領域Ｈ１，Ｈ２、ゲート電極ＧＥまたはシリコンパターンＳＰＴと反応しなかった部分の金属膜ＭＥ）をウェットエッチングなどにより除去する。この際、未反応の金属膜ＭＥは除去されるが、金属シリサイド層ＳＬは残存させる。このため、未反応の金属膜ＭＥを選択的に除去でき、金属膜ＭＥに比べて金属シリサイド層ＳＬのエッチング速度が遅くなるようなエッチング液を使用する。図２１には、この段階の断面図が示されている。また、未反応の金属膜ＭＥを除去した後、必要に応じて、半導体基板ＳＢに熱処理（アニール処理）を施すことにより、金属シリサイド層ＳＬを、ｎ＋型半導体領域Ｈ１、ｎ＋型半導体領域Ｈ２、ゲート電極ＧＥまたはシリコンパターンＳＰＴと更に反応させることもできる。
【００８４】
このようにステップＳ１２（金属シリサイド層ＳＬ形成工程）を行うことにより、金属シリサイド層ＳＬを形成することができる。金属膜ＭＥがコバルト膜の場合は、金属シリサイド層ＳＬはコバルトシリサイド（ＣｏＳｉ）層からなり、金属膜ＭＥがニッケル膜の場合は、金属シリサイド層ＳＬはニッケルシリサイド（ＮｉＳｉ）層からなる。また、金属膜ＭＥがタングステン膜の場合は、金属シリサイド層ＳＬはタングステンシリサイド（ＷＳｉ）層からなり、金属膜ＭＥがチタン膜の場合は、金属シリサイド層ＳＬはチタンシリサイド（ＴｉＳｉ）層からなる。金属シリサイド層ＳＬを形成することにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
【００８５】
ゲート電極ＧＥと上記金属膜との反応によりゲート電極ＧＥの表面に形成された金属シリサイド層ＳＬが、上記金属シリサイド層ＳＬ１である。また、ｎ＋型半導体領域Ｈ１，Ｈ２と上記金属膜との反応によりｎ＋型半導体領域Ｈ１，Ｈ２の表面に形成された金属シリサイド層ＳＬが、上記金属シリサイド層ＳＬ２である。また、シリコンパターンＳＰＴと上記金属膜との反応によりシリコンパターンＳＰＴの表面に形成された金属シリサイド層ＳＬが、上記金属シリサイド層ＳＬ３である。
【００８６】
ゲート電極ＧＥの側面はサイドウォールスペーサＳＷ１で覆われているため、金属膜ＭＥを形成した際に、ｎ＋型半導体領域Ｈ１の上面とｎ＋型半導体領域Ｈ２の上面とゲート電極ＧＥの上面とは金属膜ＭＥに接触するが、ゲート電極ＧＥの側面は金属膜ＭＥと接触しない。このため、ＭＩＳＦＥＴ形成領域１Ａにおいては、ｎ＋型半導体領域Ｈ１の上面とｎ＋型半導体領域Ｈ２の上面とゲート電極ＧＥの上面とには金属シリサイド層ＳＬが形成されるが、ゲート電極ＧＥの側面には金属シリサイド層ＳＬは形成されない。一方、ステップＳ１１でサイドウォールスペーサＳＷ２をエッチングしてシリコンパターンＳＰＴの側面を露出させた後に、金属膜ＭＥを形成するため、金属膜ＭＥを形成した際に、シリコンパターンＳＰＴの上面および側面が金属膜ＭＥに接触する。このため、ヒューズ素子形成領域１Ｂにおいては、シリコンパターンＳＰＴの上面および側面に金属シリサイド層ＳＬが形成される。
【００８７】
このようにして、ＭＩＳＦＥＴ形成領域１Ａに、電界効果トランジスタとしてｎチャネル型のＭＩＳＦＥＴ１が形成され、ヒューズ素子形成領域１Ｂに、シリコンパターンＳＰＴおよび金属シリサイド層ＳＬ３からなるヒューズ素子ＦＳが形成される。
【００８８】
次に、図２２に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、シリコンパターンＳＰＴ、金属シリサイド層ＳＬ、サイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜ＩＬを形成する。
【００８９】
層間絶縁膜ＩＬは、単層の絶縁膜、あるいは、複数の絶縁膜を積層した積層絶縁膜からなる。例えば、窒化シリコン膜と、該窒化シリコン膜上に形成されかつ該窒化シリコン膜よりも厚い酸化シリコン膜との積層膜を、層間絶縁膜ＩＬとして用いることができる。層間絶縁膜ＩＬは、例えばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。層間絶縁膜ＩＬの形成後、必要に応じて層間絶縁膜ＩＬの上面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨するなどして、層間絶縁膜ＩＬの上面を平坦化することもできる。
【００９０】
次に、図２３に示されるように、フォトリソグラフィ技術を用いて層間絶縁膜ＩＬ上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜ＩＬをドライエッチングすることにより、層間絶縁膜ＩＬにコンタクトホール（貫通孔）ＣＨを形成する。
【００９１】
次に、コンタクトホールＣＨ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグ（コンタクトプラグ）ＰＧを形成する。例えば、コンタクトホールＣＨ内を含む層間絶縁膜ＩＬ上にバリア導体膜とタングステン膜とを順に形成してから、コンタクトホールＣＨの外部の不要なタングステン膜およびバリア導体膜をＣＭＰ法などによって除去することにより、プラグＰＧを形成することができる。プラグＰＧは、上記プラグＰＧ１，ＰＧ２，ＰＧ３，ＰＧ４を含んでいる。
【００９２】
次に、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ上に第１層目の配線である配線Ｍ１を形成する。例えば、図２４に示されるように、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ上に絶縁膜ＺＦを形成してから、この絶縁膜ＺＦに配線溝を形成した後、配線溝内にシングルダマシン技術を用いて配線Ｍ１を形成する。配線Ｍ１は、例えば、銅を主成分とする銅配線である。配線Ｍ１は、プラグＰＧを介して、ｎ＋型半導体領域Ｈ１、ｎ＋型半導体領域Ｈ２、ゲート電極ＧＥあるいはヒューズ素子ＦＳなどと電気的に接続される。
【００９３】
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【００９４】
以上のようにして、本実施の形態の半導体装置が製造される。
【００９５】
＜変形例について＞
本実施の形態の変形例について、図２５〜図２９を参照して説明する。図２５〜図２９は、変形例の半導体装置の製造工程中の要部断面図である。
【００９６】
上記図１８の場合は、ステップＳ１１のエッチング工程で、サイドウォールスペーサＳＷ２全体を除去している。このため、ステップＳ１１を終了すると、上記図１８のように、シリコンパターンＳＰＴの上面全体と側面全体とが露出された状態になる。この場合、製造後の半導体装置においては、上記図３ように、シリコンパターンＳＰＴに隣接する位置には、サイドウォールスペーサは形成されていない。
【００９７】
それに対して、変形例の場合は、上記図１７の構造を得た後、ステップＳ１１でサイドウォールスペーサＳＷ２をエッチングするが、サイドウォールスペーサＳＷ２が消失するまでエッチングを行うのではなく、図２５に示されるように、サイドウォールスペーサＳＷ２の一部が残存している段階でステップＳ１１のエッチングを終了する。図２５は、変形例の場合に、ステップＳ１１のエッチング工程を終了した段階が示されている。ステップＳ１１を行った後のサイドウォールスペーサＳＷ２の残存部を、符号ＳＷ２ａを付してサイドウォールスペーサＳＷ２ａと称することとする。上記図１８の場合は、サイドウォールスペーサＳＷ２ａが無いが、変形例の場合は、図２５に示されるように、シリコンパターンＳＰＴに隣接する位置にサイドウォールスペーサＳＷ２ａがある。その後、図２６に示されるように、フォトレジストパターンＲＰ１を除去する。
【００９８】
ステップＳ１１のエッチング工程では、サイドウォールスペーサＳＷ２がエッチングされ、かつ、サイドウォールスペーサＳＷ１はエッチングされない。このため、ステップＳ１１のエッチング工程の前と後とで、サイドウォールスペーサＳＷ１の高さは変わらないが、サイドウォールスペーサＳＷ２の高さは、ステップＳ１１のエッチング工程の前よりもステップＳ１１のエッチング工程の後の方が、低くなる。このため、ステップＳ１１のエッチング工程を行った後のサイドウォールスペーサＳＷ２ａの高さ（ｈ８）は、ステップＳ１１のエッチング工程を行う前のサイドウォールスペーサＳＷ２の高さ（ｈ７）よりも低い。また、ステップＳ１１のエッチング工程を行った後は、サイドウォールスペーサＳＷ２ａの高さ（ｈ８）は、サイドウォールスペーサＳＷ１の高さよりも低い。また、ステップＳ１１のエッチング工程を行った後は、サイドウォールスペーサＳＷ１の高さは、ゲート電極ＧＥの高さとほぼ同じであるが、サイドウォールスペーサＳＷ２ａの高さ（ｈ８）は、シリコンパターンＳＰＴの高さよりも低い。
【００９９】
変形例の場合は、ステップＳ１１のエッチング工程で、サイドウォールスペーサＳＷ２の一部を除去しているため、ステップＳ１１を終了すると、図２５に示されるように、シリコンパターンＳＰＴの上面全体と側面の一部とが露出された状態になる。すなわち、シリコンパターンＳＰＴの側面のうち、サイドウォールスペーサＳＷ２ａの高さよりも高い部分が露出され、サイドウォールスペーサＳＷ２ａの高さよりも低い部分は、サイドウォールスペーサＳＷ２ａで覆われている。
【０１００】
その後の工程は、変形例の場合も、上記図２０〜図２４の工程と基本的には同じである。すなわち、上記図２０に相当する図２７のように金属膜ＭＥを形成し、上記図２１に相当する図２８のように金属シリサイド層ＳＬを形成し、上記図２４に相当する図２９のように、層間絶縁膜ＩＬ、コンタクトホールＣＨ、プラグＰＧ、絶縁膜ＺＦおよび配線Ｍ１を形成する。
【０１０１】
但し、変形例の場合は、図２７に示されるように、金属膜ＭＥを形成した際には、シリコンパターンＳＰＴの側面のうち、サイドウォールスペーサＳＷ２ａで覆われない部分は金属膜ＭＥに接するが、サイドウォールスペーサＳＷ２ａで覆われた部分は、金属膜ＭＥに接触しない。すなわち、上記図２０の場合は、シリコンパターンＳＰＴの上面全体と側面全体とが金属膜ＭＥに接していたが、図２７の場合は、シリコンパターンＳＰＴの上面全体と側面の一部（すなわちサイドウォールスペーサＳＷ２ａで覆われない部分）とが金属膜ＭＥに接する。このため、変形例の場合は、図２９に示されるように、熱処理を行って金属シリサイド層ＳＬを形成すると、シリコンパターンＳＰＴの側面のうち、サイドウォールスペーサＳＷ２ａで覆われない部分には金属シリサイド層ＳＬが形成されるが、サイドウォールスペーサＳＷ２ａで覆われた部分には、金属シリサイド層ＳＬは形成されない。
【０１０２】
変形例の場合、製造された半導体装置においては、図２９に示されるように、ヒューズ素子ＦＳを構成するシリコンパターンＳＰＴの両側（両隣）にはサイドウォールスペーサＳＷ２ａが存在する。サイドウォールスペーサＳＷ２ａの高さは、サイドウォールスペーサＳＷ１の高さよりも低く、かつ、シリコンパターンＳＰＴの高さよりも低い。金属シリサイド層ＳＬ３は、シリコンパターンＳＰＴの上面だけでなく、シリコンパターンＳＰＴの側面にも形成されているが、シリコンパターンＳＰＴの側面のうち、サイドウォールスペーサＳＷ２ａで覆われた部分には、金属シリサイド層ＳＬ３は形成されていない。変形例の半導体装置の他の構造は、上記図１〜図５を参照して説明した半導体装置とほぼ同様であるので、ここではその繰り返しの説明は省略する。
【０１０３】
なお、以下の説明において、「本実施の形態」というときは、上記図１〜図５および図８〜図２４の場合だけでなく、図２５〜図２９の変形例の場合も含むものとする。
【０１０４】
＜検討の経緯＞
本発明者は、ヒューズ素子について検討している。ヒューズ素子を切断する際には、そのヒューズ素子に電圧を印加して電流を流し、それに伴って発生するジュール熱でヒューズ素子を溶断する。
【０１０５】
シリコンパターンだけでヒューズ素子を形成することも考えられる。しかしながら、シリコンパターンだけでヒューズ素子を形成した場合には、ヒューズ素子の抵抗（電気抵抗）が比較的大きくなることから、ヒューズ素子を切断するためにそのヒューズ素子に電圧を印加しても、そのヒューズ素子に流れる電流はそれほど大きくはならない。この場合、ヒューズ素子に発生するジュール熱はそれほど大きくはならず、ヒューズ素子を溶断しにくい。このため、シリコンパターンだけでヒューズ素子形成した場合には、ヒューズ素子に印加する電圧を高くすることが必要になるが、これは、ヒューズ素子を切断するために必要な回路を複雑化し、半導体装置の大型化を招く虞がある。
【０１０６】
そこで、本発明者は、ヒューズ素子として、シリコンパターン（シリコン膜パターン）と該シリコンパターン上に形成された金属シリサイド層との積層構造を有したヒューズ素子について検討している。この場合、金属シリサイド層の抵抗率は、シリコンパターンの抵抗率よりも低い。このため、シリコンパターンと金属シリサイド層とでヒューズ素子を形成した場合には、ヒューズ素子の抵抗を低くすることができるため、ヒューズ素子を切断するためにそのヒューズ素子に電圧を印加した際に、そのヒューズ素子に流れる電流を大きくすることができる。この場合、ヒューズ素子に発生するジュール熱が大きくなるため、ヒューズ素子を溶断しやすい。このため、シリコンパターンと金属シリサイド層とでヒューズ素子を形成した場合には、ヒューズ素子に印加する電圧をそれほど高くしなくともよいため、ヒューズ素子を切断するために必要な回路を簡略化でき、半導体装置の大型化を図ることができる。
【０１０７】
シリコンパターンと金属シリサイド層とでヒューズ素子を形成した場合、ヒューズ素子の切断メカニズムは、次のようなものと考えられる。
【０１０８】
すなわち、金属シリサイド層の抵抗率はシリコンパターンの抵抗率よりも低いことから、ヒューズ素子を切断するためにそのヒューズ素子に電圧を印加した際に、電流は主としてヒューズ素子を構成する金属シリサイド層を流れる。このため、ジュール熱は、主として、ヒューズ素子を構成する金属シリサイド層で発生するため、その金属シリサイド層の温度が急速に上昇する。金属シリサイド層の温度が、その金属シリサイド層の融点以上になると、金属シリサイド層が溶けて切断（溶断）される。金属シリサイド層が溶断された領域では、電流はヒューズ素子を構成するシリコンパターンを流れ、シリコンパターンの温度が上昇してシリコンパターンが細くなっていき、シリコンパターンの溶断に至る。金属シリサイド層とシリコンパターンとの両方が溶断されたことで、ヒューズ素子が切断された状態になる。シリコンパターンの温度上昇の要因には、金属シリサイド層で発生したジュール熱がシリコンパターンに伝導したことと、シリコンパターンに電流が流れることでシリコンパターン自身に発生したジュール熱とがあり得る。
【０１０９】
シリコンパターンだけでヒューズ素子を構成するのではなく、シリコンパターンと金属シリサイド層とでヒューズ素子を構成する理由は、上述のように、ヒューズ素子を切断する際にヒューズ素子に発生するジュール熱を大きくして、ヒューズ素子を切断しやすくするためである。しかしながら、シリコンパターンと金属シリサイド層とで形成したヒューズ素子においては、改善の余地があることが、本発明者の検討により分かった。
【０１１０】
図３０は、本発明者が検討した第１検討例の半導体装置の製造工程中の要部断面図である。図３０は、上記図２１に相当する工程段階、すなわち、金属シリサイド層ＳＬを形成した段階、に対応している。
【０１１１】
図３０の第１検討例は、上記ステップＳ１１のエッチング工程を行わなかった場合に対応している。すなわち、図３０の第１検討例の場合は、上記図１７〜図１９の工程を行っていない。これを反映して、図３０におけるＭＩＳＦＥＴ形成領域１Ａの構造は、上記図２１の構造とほぼ同様であるのに対して、図３０におけるヒューズ素子形成領域１Ｂの構造は、以下の点が上記図２１の構造と相違している。
【０１１２】
すなわち、図３０の第１検討例の場合は、シリコンパターンＳＰＴ両側にサイドウォールスペーサＳＷ２がそのまま残存している状態で、サリサイドプロセスにより金属シリサイド層ＳＬを形成しているため、シリコンパターンＳＰＴの上面には金属シリサイド層ＳＬが形成されるが、シリコンパターンＳＰＴの側面には金属シリサイド層ＳＬは形成されない。すなわち、図３０の第１検討例の場合は、ゲート電極ＧＥの両側とシリコンパターンＳＰＴ両側とにそれぞれサイドウォールスペーサＳＷが形成されているため、ゲート電極ＧＥの上面とシリコンパターンＳＰＴの上面とにそれぞれ金属シリサイド層ＳＬが形成されるが、ゲート電極ＧＥの側面とシリコンパターンＳＰＴの側面とには、金属シリサイド層ＳＬは形成されない。これは、ゲート電極ＧＥの表面とシリコンパターンＳＰＴの表面のうち、サイドウォールスペーサＳＷで覆われた部分には、サリサイドプロセスで金属シリサイド層は形成されないからである。
【０１１３】
ここで、図３０の第１検討例において、シリコンパターンＳＰＴの表面に形成された金属シリサイド層ＳＬを、符号ＳＬ１０３を付して金属シリサイド層ＳＬ１０３と称し、シリコンパターンＳＰＴとその上面の金属シリサイド層ＳＬ１０３とで構成された第１検討例のヒューズ素子を、符号ＦＳ１０１を付してヒューズ素子ＦＳ１０１と称することとする。
【０１１４】
図３０に示される第１検討例のヒューズ素子ＦＳ１０１を備える半導体装置においては、電流を流してヒューズ素子ＦＳ１０１を溶断した後の、そのヒューズ素子ＦＳ１０１の抵抗がばらついてしまい、十分な高抵抗状態とはならない虞があることが分かった（後述の図３１参照）。溶断後のヒューズ素子の抵抗が十分に大きくないと、半導体装置の長期的な信頼性が低下してしまう。例えば、溶断したヒューズ素子にリークパスが形成されてしまう懸念がある。半導体装置の信頼性を高めるためには、ヒューズ素子を安定して切断できるようにし、切断後のヒューズ素子を十分な高抵抗状態とすることが望まれる。
【０１１５】
＜主要な特徴と効果について＞
本実施の形態の半導体装置は、ＭＩＳＦＥＴとヒューズ素子とを備える半導体装置である。本実施の形態の主要な特徴のうちの一つは、ＭＩＳＦＥＴ用のゲート電極ＧＥの上面に金属シリサイド層ＳＬ１が形成され、ヒューズ素子用のシリコンパターンＳＰＴの上面および側面に金属シリサイド層ＳＬ３が形成されていることである。
【０１１６】
すなわち、ステップＳ９でＭＩＳＦＥＴ用のｎ＋型半導体領域Ｈ１，Ｈ２（ソース・ドレイン領域）を形成した後で、かつ、ステップＳ１２で金属シリサイド層ＳＬを形成する前に、ステップＳ１１において、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１をマスク層（フォトレジストパターンＲＰ１）で覆った状態で、サイドウォールスペーサＳＷ２をエッチングする。これにより、ステップＳ１２で金属シリサイド層ＳＬを形成する際に、ヒューズ素子用のシリコンパターンＳＰＴの上面だけでなく、シリコンパターンＳＰＴの側面にも、金属シリサイド層ＳＬ３を形成することができる。
【０１１７】
シリコンパターンＳＰＴの上面側だけでなく側面側にも金属シリサイド層ＳＬ３が形成されていることで、シリコンパターンＳＰＴと金属シリサイド層ＳＬ３とで構成されているヒューズ素子ＦＳに対して切断用の電流を流した際に、ヒューズ素子ＦＳを安定して切断することができるようになる。
【０１１８】
すなわち、上記図３０の第１検討例のヒューズ素子ＦＳ１０１と本実施の形態のヒューズ素子ＦＳのいずれにおいても、ヒューズ素子ＦＳ１０１，ＦＳに対して切断用の電流を流した際には、電流は、まず、主として金属シリサイド層ＳＬ３，ＳＬ１０３に流れて金属シリサイド層ＳＬ３，ＳＬ１０３でジュール熱が発生する。このため、金属シリサイド層ＳＬ３，ＳＬ１０３の温度が急速に上昇するとともに、金属シリサイド層ＳＬ３，ＳＬ１０３からシリコンパターンＳＰＴに熱が伝導される。
【０１１９】
上記図３０の第１検討例のヒューズ素子ＦＳ１０１の場合は、シリコンパターンＳＰＴの上面側の金属シリサイド層ＳＬ１０３で発生するジュール熱により、シリコンパターンＳＰＴは上面側から加熱されるが、シリコンパターンＳＰＴの側面側からは加熱されない。このため、金属シリサイド層ＳＬ１０３が溶断された後は、シリコンパターンＳＰＴの溶断までにある程度の時間がかかってしまう。
【０１２０】
それに対して、本実施の形態のヒューズ素子ＦＳでは、ヒューズ素子ＦＳに対して切断用の電流を流した際に、シリコンパターンＳＰＴの上面側の金属シリサイド層ＳＬ３で発生するジュール熱によりシリコンパターンＳＰＴは上面側から加熱されるとともに、シリコンパターンＳＰＴの側面側の金属シリサイド層ＳＬ３からも加熱される。これは、シリコンパターンＳＰＴの側面側の金属シリサイド層ＳＬ３でもジュール熱が発生し得ることと、金属シリサイド層ＳＬ３の熱伝導率はシリコンパターンＳＰＴの熱伝導率よりも高いことから、金属シリサイド層ＳＬ３全体が、シリコンパターンＳＰＴよりも先に温度が高くなるためである。つまり、シリコンパターンＳＰＴの上面側の金属シリサイド層ＳＬ３とシリコンパターンＳＰＴの側面側の金属シリサイド層ＳＬ３とは、一体的につながっているため、金属シリサイド層ＳＬ３でジュール熱が発生すると、シリコンパターンＳＰＴの上面側の金属シリサイド層ＳＬ３と側面側の金属シリサイド層ＳＬ３とから、シリコンパターンＳＰＴに熱が伝導される。
【０１２１】
このため、上記図３０の第１検討例のヒューズ素子ＦＳ１０１に比べて、本実施の形態のヒューズ素子ＦＳの場合は、金属シリサイド層ＳＬ３で発生するジュール熱によってシリコンパターンＳＰＴが比較的均一に加熱されるため、金属シリサイド層ＳＬ３が溶断された後、シリコンパターンＳＰＴの溶断までに要する時間が短くなり、シリコンパターンＳＰＴを速やかに溶断することができる。これにより、ヒューズ素子ＦＳを安定して切断することができる。
【０１２２】
このため、本実施の形態のヒューズ素子ＦＳでは、電流を流してヒューズ素子ＦＳを溶断した後の、そのヒューズ素子ＦＳの抵抗のばらつきが抑制され、溶断後のヒューズ素子ＦＳの抵抗を、十分に大きくすることができる。これにより、半導体装置の信頼性（長期的な信頼性）を向上させることができる。例えば、溶断したヒューズ素子ＦＳにリークパスが形成されてしまうのを、より的確に抑制または防止することができる。
【０１２３】
図３１は、上記図３０の第１検討例のヒューズ素子ＦＳ１０１を適用した場合について、ヒューズ素子の切断後の抵抗を調べた結果を示すグラフである。図３２は、本実施の形態のヒューズ素子ＦＳを適用した場合について、ヒューズ素子の切断後の抵抗を調べた結果を示すグラフである。図３１および図３２の各グラフの横軸は、切断後のヒューズ素子の抵抗値に対応している。図３１および図３２のグラフの縦軸は、累積率に対応している。
【０１２４】
図３１からは、上記図３０の第１検討例のヒューズ素子ＦＳ１０１を適用した場合は、切断後のヒューズ素子の抵抗値がばらついてしまい、十分な高抵抗状態になるヒューズ素子と、それに比べると抵抗がやや低くなるヒューズ素子とが混在することが分かる。それに対して、図３２からは、本実施の形態のヒューズ素子ＦＳを適用した場合には、切断後のヒューズ素子の抵抗値のばらつきが抑制され、ほぼ全数のヒューズ素子が、切断後は十分な高抵抗状態となることが分かる。例えば、図３２の場合は、全数のヒューズ素子が、切断後は１０８Ω以上の抵抗値となっている。
【０１２５】
切断後のヒューズ素子の抵抗値が多少小さくとも、回路上は問題がないが、長期的な信頼性を考慮すると、切断後のヒューズ素子の抵抗値は、ある程度大きいことが好ましい。切断後のヒューズ素子の抵抗値が大きいと、そのヒューズ素子に起因した不具合（例えばリークパスの形成など）が将来的に生じるリスクは、小さくなる。本実施のヒューズ素子ＦＳを適用すれば、切断後のヒューズ素子の抵抗値のばらつきを抑制し、切断後のヒューズ素子の抵抗値を十分に大きくすることができるため、半導体装置の長期的な信頼性を向上させることができる。
【０１２６】
このように、ヒューズ素子ＦＳについては、シリコンパターンＳＰＴの上面だけでなく、側面にも金属シリサイド層ＳＬ３を形成することが望ましい。このため、ステップＳ１１でサイドウォールスペーサＳＷ２をエッチングすることで、ステップＳ１２でシリコンパターンＳＰＴの側面にも金属シリサイド層ＳＬ３が形成されるようにしている。
【０１２７】
しかしながら、シリコンパターンＳＰＴの上面および側面に金属シリサイド層ＳＬ３を形成する場合、その手法によっては、ＭＩＳＦＥＴに悪影響を与える虞がある。
【０１２８】
図３３および図３４は、本発明者が検討した第２検討例の半導体装置の製造工程中の要部断面図である。図３３は、上記図１５の工程段階に相当し、図３４は、上記図２１の工程段階に相当する。
【０１２９】
上記図１４のように絶縁膜ＳＷＺを形成した後、その絶縁膜ＳＷＺをエッチバックすることによりサイドウォールスペーサＳＷを形成するが、第２検討例では、図３３に示されるように、絶縁膜ＳＷＺのエッチバック量を大きくすることで、形成されるサイドウォールスペーサＳＷの高さを低くしている。ここで、第２検討例で形成されたサイドウォールスペーサＳＷを、符号ＳＷ２００を付して、サイドウォールスペーサＳＷ２００と称することとする。
【０１３０】
図３３（第２検討例）におけるサイドウォールスペーサＳＷ２００の高さは、上記図１５におけるサイドウォールスペーサＳＷの高さよりもかなり低く、従って、ゲート電極ＧＥおよびシリコンパターンＳＰＴの高さよりもかなり低い。これにより、ゲート電極ＧＥおよびシリコンパターンＳＰＴの各側面の上部は、サイドウォールスペーサＳＷ２００で覆われなくなる。
【０１３１】
第２検討例の場合は、サイドウォールスペーサＳＷ２００を形成した後、上記ステップＳ９，Ｓ１０と同様の工程を行ってｎ＋型半導体領域Ｈ１，Ｈ２を形成し、その後、上記ステップＳ１１を行うことなく、上記ステップＳ１２と同様の工程を行って金属シリサイド層ＳＬを形成することで、図３４の構造が得られる。
【０１３２】
第２検討例の場合は、サイドウォールスペーサＳＷ２００を形成する段階で、サイドウォールスペーサＳＷ２００の高さを低くしているため、上記ステップＳ１１を行わなくとも、図３４に示されるように、ゲート電極ＧＥおよびシリコンパターンＳＰＴのそれぞれにおいて、上面だけでなく側面の上部にも、金属シリサイド層ＳＬが形成される。
【０１３３】
しかしながら、第２検討例の場合は、ステップＳ９のイオン注入を行う段階で、サイドウォールスペーサＳＷ２００の高さが既に低くなっている。このため、上記ステップＳ９のイオン注入によりｎ＋型半導体領域Ｈ１，Ｈ２を形成する際に、注入する不純物イオンがサイドウォールスペーサＳＷ２００を突き抜けてしまい、ＬＤＤ構造のソース・ドレイン領域を的確に形成できなくなる虞がある。これは、半導体装置の性能や信頼性の低下につながってしまう。かといって、第２検討例において、サイドウォールスペーサＳＷ２００の高さを高くすると、シリコンパターンＳＰＴの側面には、金属シリサイド層ＳＬが形成されなくなってしまう。
【０１３４】
それに対して、本実施の形態では、ステップＳ９でイオン注入によりｎ＋型半導体領域Ｈ１，Ｈ２を形成した後に、ステップＳ１１でサイドウォールスペーサＳＷ２をエッチングし、それによって、シリコンパターンＳＰＴの側面への金属シリサイド層ＳＬの形成を可能としている。ステップＳ９のイオン注入の後に、ステップＳ１１でサイドウォールスペーサＳＷ２をエッチングするため、ステップＳ９のイオン注入の際には、サイドウォールスペーサＳＷ２の高さを低くしておく必要は無い。すなわち、本実施の形態では、ステップのイオン注入の際にサイドウォールスペーサＳＷ２の高さを低くしておかなくとも、ステップＳ１１でサイドウォールスペーサＳＷ２をエッチングすることによって、シリコンパターンＳＰＴの上面および側面に金属シリサイド層ＳＬを形成することができる。このため、本実施の形態では、ステップＳ９のイオン注入によりｎ＋型半導体領域Ｈ１，Ｈ２を形成する際に、注入する不純物イオンがサイドウォールスペーサＳＷ２を突き抜けてしまうのを防止することができ、ＬＤＤ構造のソース・ドレイン領域を的確に形成することができる。これにより、半導体装置の性能や信頼性を向上させることができる。
【０１３５】
図３５〜図３７は、本発明者が検討した第３検討例の半導体装置の製造工程中の要部断面図である。
【０１３６】
第３検討例では、上記ステップＳ９，Ｓ１０までの工程を行って図１６と同様の図３５の構造を得た後、上記フォトレジストパターンＲＰ１を形成することなく、サイドウォールスペーサＳＷ１，ＳＷ２のエッチングを行う。以下では、このエッチング工程を、図３６のエッチング工程と称し、図３６には、このエッチング工程が終了した段階が示されている。
【０１３７】
第３検討例の図３６のエッチング工程では、上記フォトレジストパターンＲＰ１を形成することなくエッチングを行うため、シリコンパターンＳＰＴおよびサイドウォールスペーサＳＷ２だけでなく、ゲート電極ＧＥとサイドウォールスペーサＳＷ１とｎ＋型半導体領域Ｈ１，Ｈ２とが露出された状態で、エッチングが行われることになる。このため、図３６のエッチング工程では、サイドウォールスペーサＳＷ２だけでなくサイドウォールスペーサＳＷ１もエッチングされてしまう。
【０１３８】
ここで、図３６のエッチング工程を行った後のサイドウォールスペーサＳＷ１を、符号ＳＷ３０１を付してサイドウォールスペーサＳＷ３０１と称し、図３６のエッチング工程を行った後のサイドウォールスペーサＳＷ２を、符号ＳＷ３０２を付してサイドウォールスペーサＳＷ３０２と称することとする。サイドウォールスペーサＳＷ３０１の高さは、図３６のエッチング工程を行う前のサイドウォールスペーサＳＷ１の高さよりも低く、サイドウォールスペーサＳＷ３０２の高さは、図３６のエッチング工程を行う前のサイドウォールスペーサＳＷ２の高さよりも低い。
【０１３９】
その後、第３検討例では、上記ステップＳ１２と同様の工程を行って金属シリサイド層ＳＬを形成することで、図３７の構造が得られる。
【０１４０】
第３検討例の場合は、上記ステップＳ９，Ｓ１０を行った後、金属シリサイド層ＳＬを形成する前に、図３６のエッチング工程でサイドウォールスペーサＳＷ１，ＳＷ２をエッチングすることにより、サイドウォールスペーサＳＷ３０１，ＳＷ３０２の高さを低くしている。このため、ゲート電極ＧＥおよびシリコンパターンＳＰＴのそれぞれにおいて、上面だけでなく側面の上部も露出した状態で、上記金属膜ＭＥを形成することになる。従って、サリサイドプロセスを行うと、図３７に示されるように、ゲート電極ＧＥおよびシリコンパターンＳＰＴのそれぞれにおいて、上面だけでなく側面の上部にも、金属シリサイド層ＳＬが形成される。
【０１４１】
しかしながら、第３検討例の場合は、サイドウォールスペーサＳＷ２だけでなく、サイドウォールスペーサＳＷ１もエッチングしているが、これは、ゲート電極ＧＥとｎ＋型半導体領域Ｈ１，Ｈ２との間の短絡につながる懸念がある。
【０１４２】
すなわち、もしも図３６のエッチング工程によってサイドウォールスペーサＳＷ１が消失してしまうと、その後のサリサイドプロセスでゲート電極ＧＥの表面に形成された金属シリサイド層と、ソース・ドレイン領域の表面に形成された金属シリサイド層とがつながってしまう。これは、ゲート電極ＧＥとソース・ドレイン領域との間の短絡を招く。このため、半導体装置の信頼性を高めるためには、サリサイドプロセスを行う前にサイドウォールスペーサＳＷ１が消失してしまうことは確実に防ぐことが望ましい。また、図３６のエッチング工程により、サイドウォールスペーサＳＷ１が消失しなかったとしても、サイドウォールスペーサＳＷ３０１の幅が小さくなってしまうと、金属シリサイド層ＳＬがｎ＋型半導体領域Ｈ１，Ｈ２だけではなく、低不純物濃度のｎ−型半導体領域Ｅ１，Ｅ２上にも形成されてしまう。これは、半導体装置の性能を低下につながる。なお、サイドウォールスペーサの幅とは、ゲート電極のゲート長方向におけるサイドウォールスペーサの幅に対応している。
【０１４３】
つまり、第３検討例において、図３６のエッチング工程で、サイドウォールスペーサＳＷ２をエッチングすることは、シリコンパターンＳＰＴの上面および側面に金属シリサイド層ＳＬが形成されることにつながり、更には、上述したように切断後のヒューズ素子の抵抗値のばらつきの抑制や、切断後のヒューズ素子の抵抗値を高めることにつながるため、有益である。また、たとえ、図３６のエッチング工程で、サイドウォールスペーサＳＷ２が消失したとしても、特に不具合は生じずに済む。
【０１４４】
一方、第３検討例において、図３６のエッチング工程で、サイドウォールスペーサＳＷ１をエッチングすることは、サイドウォールスペーサＳＷ１が過剰にエッチングされて消失してしまうリスクを伴うため、行わない方が望ましい。また、低不純物濃度のｎ−型半導体領域Ｅ１，Ｅ２上に金属シリサイド層ＳＬが形成されるのを防ぐ観点でも、図３６のエッチング工程で、サイドウォールスペーサＳＷ１をエッチングすることは、行わない方が望ましい。また、図３６のエッチング工程で、サイドウォールスペーサＳＷ１が過剰にエッチングされないようにエッチング量を厳格に制御しようとすると、半導体装置の製造工程の管理が難しくなる。また、図３６のエッチング工程を異方性エッチングによって行う場合には、ｎ＋型半導体領域Ｈ１，Ｈ２がダメージを受けてしまう懸念があり、一方、図３６のエッチング工程を等方性エッチングによって行う場合には、低不純物濃度のｎ−型半導体領域Ｅ１，Ｅ２上に金属シリサイド層ＳＬが形成される懸念がある。
【０１４５】
それに対して、本実施の形態では、ステップＳ１１において、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１を覆い、かつシリコンパターンＳＰＴおよびサイドウォールスペーサＳＷ２を露出するマスク層（ここではフォトレジストパターンＲＰ１）を形成してから、サイドウォールスペーサＳＷ２をエッチングし、その後、このマスク層を除去している。すなわち、本実施の形態では、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１をマスク層（ここではフォトレジストパターンＲＰ１）で覆った状態で、サイドウォールスペーサＳＷ２をエッチングしている。このため、ステップＳ１１では、サイドウォールスペーサＳＷ２はエッチングされるが、サイドウォールスペーサＳＷ１はエッチングされずに済むため、サイドウォールスペーサＳＷ１がステップＳ１１のエッチングで消失する懸念は無い。また、サイドウォールスペーサＳＷ１の幅が、ステップＳ１１のエッチングで小さくなるのを防止できる。従って、本実施の形態では、サイドウォールスペーサＳＷ１が確実に存在した状態でステップＳ１２を行って金属シリサイド層ＳＬを形成することができるため、ゲート電極ＧＥとソース・ドレイン領域とが金属シリサイド層ＳＬを介して短絡してしまうのを的確に防止することができる。また、低不純物濃度のｎ−型半導体領域Ｅ１，Ｅ２上に金属シリサイド層ＳＬが形成されるのを防止することができる。これにより、半導体装置の信頼性を的確に向上させることができる。
【０１４６】
また、本実施の形態では、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１だけでなく、ｎ＋型半導体領域Ｈ１，Ｈ２もマスク層（フォトレジストパターンＲＰ１）で覆うことが好ましい。これにより、ステップＳ１１のエッチングで、ｎ＋型半導体領域Ｈ１，Ｈ２がエッチングされるのを防止できる。この観点も、半導体装置の信頼性の向上に寄与することができる。
【０１４７】
また、ステップＳ１１のエッチングでサイドウォールスペーサＳＷ２が消失しても、特に不具合は生じずに済む。このため、ステップＳ１１のエッチングの工程管理は容易である。
【０１４８】
つまり、本実施の形態では、ステップＳ１１でサイドウォールスペーサＳＷ２をエッチングすることで、シリコンパターンＳＰＴの上面および側面に金属シリサイド層ＳＬを形成することができ、それによって、上述したように切断後のヒューズ素子の抵抗値のばらつきの抑制や、切断後のヒューズ素子の抵抗値を高めることができる。これにより、半導体装置の信頼性を向上させることができる。そして、ステップＳ１１でサイドウォールスペーサＳＷ１がエッチングされないようにしたことで、上記第３検討例で説明した課題を解決または改善することができる。
【０１４９】
ここで、第１検討例（図３０）の場合は、金属シリサイド層ＳＬを形成する際に、ゲート電極ＧＥの両側のサイドウォールスペーサＳＷ１の高さは、シリコンパターンＳＰＴの両側のサイドウォールスペーサＳＷ２の高さと同じである。また、第２検討例（図３４）の場合は、金属シリサイド層ＳＬを形成する際に、ゲート電極ＧＥの両側のサイドウォールスペーサＳＷ２００の高さは、シリコンパターンＳＰＴの両側のサイドウォールスペーサＳＷ２００の高さと同じである。また、第３検討例（図３７）の場合は、金属シリサイド層ＳＬを形成する際に、ゲート電極ＧＥの両側のサイドウォールスペーサＳＷ３０１の高さは、シリコンパターンＳＰＴの両側のサイドウォールスペーサＳＷ３０２の高さと同じである。なぜなら、第１検討例、第２検討例および第３検討例のいずれの場合も、上記ステップＳ１１のようなサイドウォールスペーサＳＷ１，ＳＷ２のうちのサイドウォールスペーサＳＷ２だけをエッチングする工程を導入していないからである。
【０１５０】
このため、第１検討例、第２検討例および第３検討例のいずれの場合も、ゲート電極ＧＥの下面から、ゲート電極ＧＥの表面に形成された金属シリサイド層ＳＬ１の下端までの高さ（距離）ｈ１と、シリコンパターンＳＰＴの下面から、シリコンパターンＳＰＴの表面に形成された金属シリサイド層ＳＬの下端までの高さ（距離）ｈ２とは、互いに同じ（すなわちｈ１＝ｈ２）になる。なお、高さｈ１，ｈ２は、図３０、図３４および図３７に示してある。
【０１５１】
それに対して、本実施の形態では、ステップＳ８でサイドウォールスペーサＳＷ１，ＳＷ２を形成した際には、サイドウォールスペーサＳＷ１の高さとサイドウォールスペーサＳＷ２の高さとは、互いにほぼ同じである。しかしながら、ステップＳ１１では、サイドウォールスペーサＳＷ２をエッチングし、かつ、サイドウォールスペーサＳＷ１はエッチングしない。このため、ステップＳ１２で金属シリサイド層ＳＬを形成する際には、上記図２１のように、ゲート電極ＧＥの両側にはサイドウォールスペーサＳＷ１が形成されているが、シリコンパターンＳＰＴの両側にはサイドウォールスペーサは形成されていない状態になる。あるいは、ステップＳ１２で金属シリサイド層ＳＬを形成する際には、上記図２８のように、ゲート電極ＧＥの両側のサイドウォールスペーサＳＷ１の高さよりも、シリコンパターンＳＰＴの両側のサイドウォールスペーサＳＷ２ａの高さが低い状態になる。
【０１５２】
このため、本実施の形態（図２１または図２８）の場合は、ゲート電極ＧＥの下面から金属シリサイド層ＳＬ１の下端までの高さｈ３よりも、シリコンパターンＳＰＴの下面から金属シリサイド層ＳＬ３の下端までの高さｈ４の方が、低く（小さく）なる（すなわちｈ４＜ｈ３）。言い換えると、本実施の形態（図２１または図２８）の場合は、シリコンパターンＳＰＴの下面から金属シリサイド層ＳＬ３の下端までの高さ（距離）ｈ４よりも、ゲート電極ＧＥの下面から金属シリサイド層ＳＬ１の下端までの高さ（距離）ｈ３の方が、高く（大きく）なる。なお、高さｈ３，ｈ４は、図２１、図２８および後述の図４０〜図４２に示してある。但し、図２１の場合は、金属シリサイド層ＳＬ３の下端が、シリコンパターンＳＰＴの下面とほぼ同じ高さ位置にあるため、高さｈ４は実質的にゼロとなるので、図２１には符号ｈ４は記載されていない。
【０１５３】
ここで、高さｈ３は、ゲート電極ＧＥのゲート幅方向に垂直な断面（断面視）における、ゲート電極ＧＥの下面から金属シリサイド層ＳＬ１の下端までの高さに対応している。金属シリサイド層ＳＬ１の下端は、ゲート電極ＧＥのゲート幅方向に垂直な断面（断面視）における、金属シリサイド層ＳＬ１の最下部（最も下の部分）に対応している。高さｈ１も高さｈ３と同様に規定される。なお、ゲート電極ＧＥのゲート幅方向に垂直な断面は、ゲート電極ＧＥのゲート長方向に沿った断面と同義である。上記図１、図２１および図２８などのＭＩＳＦＥＴ形成領域１Ａの断面図は、ゲート電極ＧＥのゲート幅方向に垂直な断面に対応している。
【０１５４】
また、高さｈ４は、シリコンパターンＳＰＴの延在方向に垂直な断面（断面視）における、シリコンパターンＳＰＴの下面から金属シリサイド層ＳＬ３の下端までの高さに対応している。金属シリサイド層ＳＬ３の下端は、シリコンパターンＳＰＴの延在方向に垂直な断面（断面視）における、金属シリサイド層ＳＬ１の最下部（最も下の部分）に対応している。高さｈ２も高さｈ４と同様に規定される。上記図３、図２１および図２８などのヒューズ素子形成領域１Ｂの断面図は、シリコンパターンＳＰＴの延在方向に垂直な断面に対応している。
【０１５５】
なお、本実施の形態では、シリコンパターンＳＰＴの側面にも金属シリサイド層ＳＬ３が形成されているため、高さｈ４は、シリコンパターンＳＰＴの延在方向に垂直な断面（断面視）における、シリコンパターンＳＰＴの下面から、シリコンパターンＳＰＴの側面に形成されている金属シリサイド層ＳＬ３の下端までの高さに対応している。
【０１５６】
また、高さとは、高さ方向における距離（寸法）であり、高さ方向とは、半導体基板ＳＢの主面に略垂直な方向、すなわち半導体基板ＳＢの厚さ方向と一致している。
【０１５７】
上記高さｈ１が上記高さｈ２と同じ場合は、シリコンパターンＳＰＴの側面に金属シリサイド層ＳＬを積極的に形成しようとすると、ゲート電極ＧＥの側面にも金属シリサイド層ＳＬが積極的に形成されることになる。この場合、シリコンパターンＳＰＴの側面にも金属シリサイド層ＳＬを形成して上記高さｈ２を低くしようとすると、ゲート電極ＧＥの側面にも金属シリサイド層ＳＬが形成されて上記高さｈ１も低くなるが、それは、ゲート電極ＧＥの両側のサイドウォールスペーサの高さを低くすることを伴う。ゲート電極ＧＥの両側のサイドウォールスペーサの高さを低くすることは、上記第２検討例の課題か、あるいは、上記第３検討例の課題が発生することにつながる。
【０１５８】
つまり、上記第１検討例の課題を解決するためには、シリコンパターンＳＰＴの側面にも金属シリサイド層ＳＬを形成して上記高さｈ２を低くすることが有効である一方で、上記第２検討例や第３検討例の課題を解決するためには、サリサイドプロセスの段階でサイドウォールスペーサＳＷ１の高さを高くしておくこと、すなわち、上記高さｈ１が大きい（高い）こと、が有効である。しかしながら、上記高さｈ１と高さｈ２とが同じ場合は、上記第１検討例の課題の解決と、上記第２検討例および第３検討例の課題の解決とは、両立できない。
【０１５９】
それに対して、本実施の形態では、シリコンパターンＳＰＴの下面から金属シリサイド層ＳＬ３の下端までの高さｈ４が、ゲート電極ＧＥの下面から金属シリサイド層ＳＬ１の下端までの高さｈ３よりも低く（小さく）なっている（ｈ４＜ｈ３）。つまり、シリコンパターンＳＰＴの側面に金属シリサイド層ＳＬ３を積極的に形成する一方で、ゲート電極ＧＥの側面へは金属シリサイド層ＳＬ１ができるだけ形成されないようにしている。このため、シリコンパターンＳＰＴの側面にも金属シリサイド層ＳＬ３を積極的に形成して上記高さｈ４を小さくすることで、上記第１検討例の課題を解決または改善することができる。そして、ゲート電極ＧＥの下面から金属シリサイド層ＳＬ１の下端までの高さｈ３を大きくしていることで、ｎ＋型半導体領域Ｈ１，Ｈ２を形成する段階および金属シリサイド層ＳＬを形成する段階でサイドウォールスペーサＳＷ１の高さを高くすることができるため、上記第２検討例および第３検討例の課題を解決または改善することができる。つまり、シリコンパターンＳＰＴの上面だけでなく側面にも金属シリサイド層ＳＬ３を形成するとともに、上記高さｈ４を高さｈ３よりも低く（ｈ４＜ｈ３）していることで、上記第１検討例、第２検討例および第３検討例の各課題のいずれも解決または改善することができる。
【０１６０】
従って、本実施の形態では、製造された半導体装置は、ヒューズ素子用のシリコンパターンＳＰＴの上面だけでなく側面にも金属シリサイド層ＳＬ３が形成され、かつ、上記高さｈ４が上記高さｈ３よりも低い（小さい）という特徴を有している。
【０１６１】
また、上記高さｈ４は上記高さｈ３よりも低いが、上記高さｈ４が上記高さｈ３の０．７倍以下（すなわちｈ４≦ｈ３×０．７）であれば、より好ましい。これにより、上記高さｈ４を低くしたことによる効果、すなわち、切断後のヒューズ素子の抵抗値のばらつきを抑制し、切断後のヒューズ素子の抵抗値を十分に大きくする効果を的確に得ることができるとともに、上記高さｈ３を高くしたことによる効果、すなわち、上記第２検討例および第３検討例の課題を解決する効果を、的確に得ることができる。
【０１６２】
また、上記高さｈ４は、シリコンパターンＳＰＴの高さ（厚さ）ｈ５の０．７倍以下（すなわちｈ４≦ｈ５×０．７）であれば、より好ましい。これにより、シリコンパターンＳＰＴの側面のうち、金属シリサイド層ＳＬ３で覆われる面積を高めることができ、上記高さｈ４を低くしたことによる効果、すなわち、切断後のヒューズ素子の抵抗値のばらつきを抑制し、切断後のヒューズ素子の抵抗値を十分に大きくする効果を的確に得ることができる。
【０１６３】
また、ステップＳ１１のエッチングを行った直後のサイドウォールスペーサＳＷ２（ＳＷ２ａ）の高さｈ８は、ステップＳ１１のエッチングを行う直前のサイドウォールスペーサＳＷ２の高さｈ７の０．７倍以下（すなわちｈ８≦ｈ７×０．７）であることが好ましい。これにより、金属シリサイド層ＳＬを形成した際に、上記高さｈ４を的確に低くすることができ、また、上述したｈ４≦ｈ３×０．７の関係や、ｈ４≦ｈ５×０．７の関係を、達成しやすくなる。なお、高さｈ８は上記図２５に示され、高さｈ７は上記図１７に示されている。上記図１８の場合は、高さｈ８は実質的にゼロである。
【０１６４】
また、本実施の形態では、上記ステップＳ１２において、ゲート電極ＧＥの上面上およびシリコンパターンＳＰＴの上面上だけでなく、シリコンパターンＳＰＴの側面上にも、金属膜ＭＥを形成する必要がある。金属膜ＭＥは、好ましくはスパッタリング法などを用いて形成することができる。しかしながら、スパッタリング法を用いて金属膜ＭＥを形成した場合には、ゲート電極ＧＥの上面およびシリコンパターンＳＰＴの上面には、金属膜ＭＥは形成されやすいが、それに比べると、シリコンパターンＳＰＴの側面には、金属膜ＭＥが形成されにくい場合があり得る。この場合、シリコンパターンＳＰＴの側面（但しサイドウォールスペーサＳＷ２で覆われていない部分）において、全面に金属膜ＭＥが形成される場合と、部分的に金属膜ＭＥが形成される場合とがあり得る。シリコンパターンＳＰＴの側面（但しサイドウォールスペーサＳＷ２で覆われていない部分）の全面に金属膜ＭＥが形成された場合には、ステップＳ１２を終了した段階では、図３８の構造が得られる。シリコンパターンＳＰＴの側面（但しサイドウォールスペーサＳＷ２で覆われていない部分）に金属膜ＭＥが部分的に形成された場合には、ステップＳ１２を終了した段階では、図３９の構造が得られる。
【０１６５】
ここで、図３８および図３９は、上記図２１と同じ工程段階におけるヒューズ素子形成領域１Ｂの斜視図である。但し、図３８および図３９には、ヒューズ素子ＦＳのヒューズ素子部ＦＳ１のみが図示してあり、ヒューズ素子ＦＳのコンタクト部ＣＴ１，ＣＴ２については、図示を省略している。従って、図３８および図３９は、ヒューズ素子ＦＳのヒューズ素子部ＦＳ１の斜視図に対応している。
【０１６６】
図３８の場合は、シリコンパターンＳＰＴの側面（但しサイドウォールスペーサＳＷ２で覆われていない部分）のほぼ全面に金属シリサイド層ＳＬ３が形成されている。図３９の場合は、シリコンパターンＳＰＴの側面（但しサイドウォールスペーサＳＷ２で覆われていない部分）において、金属シリサイド層ＳＬ３が部分的に形成されている。
【０１６７】
図３９の場合も、シリコンパターンＳＰＴの側面に金属シリサイド層ＳＬ３が形成されていることから、切断後のヒューズ素子の抵抗値のばらつきを抑制し、切断後のヒューズ素子の抵抗値を大きくする効果が得られるため、ヒューズ素子を備える半導体装置の信頼性を高めることができる。このため、図３８の場合だけでなく、図３９の場合も、本実施の形態に含まれる。
【０１６８】
図３８の場合は、図３９の場合よりも、シリコンパターンＳＰＴの側面に形成されている金属シリサイド層ＳＬ３の面積を増やすことができる。このため、図３９の場合に比べて、図３８の場合は、切断後のヒューズ素子の抵抗値のばらつきを抑制し、切断後のヒューズ素子の抵抗値を大きくする効果を更に高めることができるため、ヒューズ素子を備える半導体装置の信頼性を更に高めることができる。
【０１６９】
また、シリコンパターンＳＰＴ（図３の断面形状）がテーパ形状を有している場合は、シリコンパターンＳＰＴの側面に金属シリサイド層ＳＬ３が形成されやすくなる。また、ゲート電極ＧＥとシリコンパターンＳＰＴとは同工程で形成するため、シリコンパターンＳＰＴ（図３の断面形状）がテーパ形状を有する場合は、ゲート電極ＧＥ（図１の断面形状）もテーパ形状を有することになる。
【０１７０】
なお、図３８の場合はもちろん、図３９の場合であっても、ゲート電極ＧＥの任意の断面（ゲート長方向に沿った断面）と、ヒューズ素子ＦＳの任意の断面（ヒューズ素子ＦＳの延在方向に略垂直な断面）とを比較すれば、高さｈ３，ｈ４についてｈ３＞ｈ４が成り立っていることが確認できる。
【０１７１】
図４０〜図４２は、本実施の形態におけるゲート電極ＧＥおよびヒューズ素子ＦＳの断面図である。図４０〜図４２のそれぞれの（ａ）に、ゲート電極ＧＥの断面（図１に対応する断面）が示され、図４０〜図４２のそれぞれの（ｂ）に、ヒューズ素子ＦＳの断面（図３に対応する断面）が示されている。なお、図４０〜図４２のそれぞれの（ａ）では、ゲート電極ＧＥとその表面に形成された金属シリサイド層ＳＬ１とのみが示され、図４０〜図４２のそれぞれの（ｂ）では、シリコンパターンＳＰＴとその表面に形成された金属シリサイド層ＳＬ３とのみが示されている。
【０１７２】
上記高さｈ３，ｈ４，ｈ５が分かりやすいように、図４０〜図４２に上記高さｈ３，ｈ４，ｈ５と、更にゲート電極ＧＥの高さ（厚さ）ｈ６を示してある。
【０１７３】
なお、シリコンパターンＳＰＴの高さ（厚さ）ｈ５は、シリコンパターンＳＰＴの延在方向に垂直な断面（断面視）における、シリコンパターンＳＰＴの下面から、シリコンパターンＳＰＴの最頂部（最上部）までの高さ（距離）に対応している。また、ゲート電極ＧＥの高さ（厚さ）ｈ６は、ゲート電極ＧＥのゲート幅方向に垂直な断面（断面視）における、ゲート電極ＧＥの下面から、ゲート電極ＧＥの最頂部（最上部）までの高さ（距離）に対応している。共通のシリコン膜ＰＳをパターニングすることにより、ゲート電極ＧＥとシリコンパターンＳＰＴとを形成しているため、ゲート電極ＧＥの高さｈ６とシリコンパターンＳＰＴの高さｈ５とは、ほぼ同じ（ｈ５＝ｈ６）である。
【０１７４】
また、図４２では、シリコンパターンＳＰＴの上面上から側面上にかけて連続的に形成されている金属シリサイド層ＳＬ３ａと、シリコンパターンＳＰＴの側面の下部に形成されている金属シリサイド層ＳＬ３ｂとが、分離されているように見えるが、実際には、図３９からも分かるように、金属シリサイド層ＳＬ３ａと金属シリサイド層ＳＬ３ｂとは、一体的に形成されている（つながっている）。すなわち、金属シリサイド層ＳＬ３ａと金属シリサイド層ＳＬ３ｂとが一体的につながって金属シリサイド層ＳＬ３を構成している。このため、ヒューズ素子ＦＳに対して切断用の電流を流した際には、金属シリサイド層ＳＬ３で発生するジュール熱は、金属シリサイド層ＳＬ３ａからだけでなく、金属シリサイド層ＳＬ３ｂからもシリコンパターンＳＰＴに伝導される。このため、図４２の場合は、高さｈ４は、シリコンパターンＳＰＴの下面から、シリコンパターンＳＰＴの側面に形成されている金属シリサイド層ＳＬ３ｂの下端までの高さに対応する。
【０１７５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１７６】
１Ａ  ＭＩＳＦＥＴ形成領域
１Ｂ  ヒューズ素子形成領域
ＣＨ  コンタクトホール
ＣＴ１，ＣＴ２  コンタクト部
Ｅ１，Ｅ２  ｎ−型半導体領域
ＦＳ，ＦＳ１０１  ヒューズ素子
ＦＳ１  ヒューズ素子部
ＧＥ  ゲート電極
ＧＦ  絶縁膜
Ｈ１，Ｈ２  ｎ＋型半導体領域
ＩＬ  層間絶縁膜
Ｍ１，Ｍ１ａ，Ｍ１ｂ  配線
ＭＥ  金属膜
ＰＧ，ＰＧ１，ＰＧ２，ＰＧ３，ＰＧ４  プラグ
ＰＳ  シリコン膜
ＰＷ  ｐ型ウエル
ＲＰ１  フォトレジストパターン
ＳＢ  半導体基板
ＳＬ，ＳＬ１，ＳＬ２，ＳＬ３，ＳＬ１０３  金属シリサイド層
ＳＰＴ  シリコンパターン
ＳＴ  素子分離領域
ＳＷ，ＳＷ１，ＳＷ２，ＳＷ２ａ，ＳＷ２００，ＳＷ３０１，ＳＷ３０２  サイドウォールスペーサ
ＳＷＺ  絶縁膜
ＺＦ  絶縁膜
【図１】
2020027852.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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