(57)【要約】【課題】低い入出力間電位差で安定して動作する電源回路を提供する。【解決手段】電源回路１１は、Ｎチャネルデプレッション型の出力トランジスタＮ１０を用いて入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成する。例えば、電源回路１１がリニア電源回路である場合、出力トランジスタＮ１０は、入力電圧Ｖｉｎの入力端と出力電圧Ｖｏｕｔの出力端との間に接続されており、出力電圧Ｖｏｕｔが目標値と一致するようにオン抵抗値が連続的に制御される。より具体的に述べると、例えば、電源回路１１は、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂが参照電圧Ｖｒｅｆと一致するように出力トランジスタＮ１０のゲート制御を行うオペアンプＡ１２をさらに有するとよい。【選択図】図４
2020135372.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧の入力端と出力電圧の出力端との間に接続されたＮチャネルデプレッション型の出力トランジスタと、
前記出力電圧に応じた帰還電圧が参照電圧と一致するように前記出力トランジスタのゲート制御を行うオペアンプと、
を有することを特徴とする電源回路。
【請求項２】
入力電圧の入力端と出力電圧の出力端との間に接続されたＮチャネルデプレッション型の出力トランジスタと、
ドレインが前記出力トランジスタのゲートに接続されてソースが接地端に接続されてゲートが前記出力電圧に応じた帰還電圧の印加端に接続されたＮチャネルエンハンスメント型の第１トランジスタと、
ドレインが前記入力電圧の入力端に接続されてソース及びゲートが前記出力トランジスタのゲートに接続されたＮチャネルデプレッション型の第２トランジスタと、
を有し、
前記出力トランジスタのバックゲートには、ソースよりも高いバイアス電圧が印加されていることを特徴とする電源回路。
【請求項３】
前記入力電圧の入力端と前記出力トランジスタとの間を導通／遮断するスイッチをさらに有することを特徴とする請求項１または請求項２に記載の電源回路。
【請求項４】
入力電圧の入力端とスイッチ電圧の印加端との間に接続されたＮチャネルデプレッション型の出力トランジスタと、
前記スイッチ電圧を整流及び平滑して生成される出力電圧が目標値と一致するように前記出力トランジスタのオンデューティを制御するコントローラと、
を有することを特徴とする電源回路。
【請求項５】
前記出力トランジスタのゲートには、オフ時に負電圧が印加されることを特徴とする請求項１〜請求項４のいずれか一項に記載の電源回路。
【請求項６】
前記出力トランジスタのバックゲートには、ソースよりも高いバイアス電圧が印加されていることを特徴とする請求項１〜請求項５のいずれか一項に記載の電源回路。
【請求項７】
内部基準電圧または内部電源電圧を生成する内部電源回路として、請求項１〜請求項６のいずれか一項に記載の電源回路を有することを特徴とする電源装置。
【請求項８】
請求項７に記載の電源装置と、
前記電源装置から電力供給を受ける負荷と、
を有することを特徴とする車両。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書中に開示されている発明は、電源回路に関する。
【背景技術】
【０００２】
入力電圧から所望の出力電圧を生成することのできる電源回路は、様々なアプリケーション（車載機器、産業機器、事務機器、デジタル家電、ないし、ポータブル機器など）に搭載されている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−１４３２２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば、電源装置の内部基準電圧または内部電源電圧を生成する内部電源回路（定電圧生成回路）において、入力電位と同電位（またはほぼ同電位）の出力電位を生成するためには、Ｐチャネルエンハンスメント型の出力トランジスタを用いることが一般的である。しかしながら、出力トランジスタをＰチャネル型とした場合には、Ｎチャネル型を用いた場合と比べて低周波側にポールが生成される。そのため、帰還ループが発振しやすく、対策（位相補償）が必要であり、一般に周波数帯域が狭くなる。一方、Ｎチャネルエンハンスメント型の出力トランジスタを用いた場合には、ゲート信号のハイレベル電位を入力電位よりも高めなければならず、チャージポンプなどの昇圧回路が必要となる。
【０００６】
本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、低い入出力間電位差で安定して動作する電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本明細書中に開示されている電源回路は、入力電圧の入力端と出力電圧の出力端との間に接続されたＮチャネルデプレッション型の出力トランジスタと、前記出力電圧に応じた帰還電圧が参照電圧と一致するように前記出力トランジスタのゲート制御を行うオペアンプと、を有する構成（第１の構成）とされている。
【０００８】
また、本明細書中に開示されている電源回路は、入力電圧の入力端と出力電圧の出力端との間に接続されたＮチャネルデプレッション型の出力トランジスタと、ドレインが前記出力トランジスタのゲートに接続されてソースが接地端に接続されてゲートが前記出力電圧に応じた帰還電圧の印加端に接続されたＮチャネルエンハンスメント型の第１トランジスタと、ドレインが前記入力電圧の入力端に接続されてソース及びゲートが前記出力トランジスタのゲートに接続されたＮチャネルデプレッション型の第２トランジスタと、を有し、前記出力トランジスタのバックゲートには、ソースよりも高いバイアス電圧が印加されている構成（第２の構成）とされている。
【０００９】
また、上記第１または第２の構成から成る電源回路は、前記入力電圧の入力端と前記出力トランジスタとの間を導通／遮断するスイッチをさらに有する構成（第３の構成）にするとよい。
【００１０】
また、本明細書中に開示されている電源回路は、入力電圧の入力端とスイッチ電圧の印加端との間に接続されたＮチャネルデプレッション型の出力トランジスタと、前記スイッチ電圧を整流及び平滑して生成される出力電圧が目標値と一致するように前記出力トランジスタのオンデューティを制御するコントローラと、を有する構成（第４の構成）とされている。
【００１１】
また、上記第１〜第４いずれかの構成から成る電源回路において、前記出力トランジスタのゲートには、オフ時に負電圧が印加される構成（第５の構成）にするとよい。
【００１２】
また、上記第１〜第５いずれかの構成から成る電源回路において、前記出力トランジスタのバックゲートには、ソースよりも高いバイアス電圧が印加されている構成（第６の構成）にしてもよい。
【００１３】
また、本明細書中に開示されている電源装置は、内部基準電圧または内部電源電圧を生成する内部電源回路として、上記第１〜第６いずれかの構成から成る電源回路を有する構成（第７の構成）とされている。
【００１４】
また、本明細書中に開示されている車両は、上記第７の構成から成る電源装置と、前記電源装置から電力供給を受ける負荷と、を有する構成（第８の構成）とされている。
【発明の効果】
【００１５】
本明細書中に開示されている発明によれば、低い入出力間電位差で安定して動作する電源回路を提供することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】電源回路の第１比較例を示す図
【図２】電源回路の第２比較例を示す図
【図３】電源回路の第３比較例を示す図
【図４】電源回路の第１実施形態を示す図
【図５】入力電圧と出力電圧との関係を示す図
【図６】周波数とゲインとの関係を示す図
【図７】電源回路の第２実施形態を示す図
【図８】電源回路の第３実施形態を示す図
【図９】電源回路の第４実施形態を示す図
【図１０】電源回路の第５実施形態を示す図
【図１１】ゲート・ソース間電圧とドレイン電流との関係を示す図
【図１２】電源回路の第６実施形態を示す図
【図１３】電源装置の一構成例を示す図
【図１４】車両の外観を示す図
【発明を実施するための形態】
【００１７】
＜電源回路（比較例）＞
まず、電源回路の新規な実施形態を説明する前に、これと対比される比較例について、簡単に説明しておく。
【００１８】
図１は、電源回路の第１比較例を示す図である。第１比較例の電源回路１０ａは、入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを生成するリニア電源であり、出力トランジスタＰ１１（＝エンハンスメント型ＰＭＯＳＦＥＴ）と、オペアンプＡ１１と、抵抗Ｒ１１及びＲ１２と、を有する。
【００１９】
出力トランジスタＰ１１のソース及びバックゲートは、入力電圧Ｖｉｎの入力端に接続されている。出力トランジスタＰ１１のドレインと抵抗Ｒ１２の第１端は、出力電圧Ｖｏｕｔの出力端に接続されている。抵抗Ｒ１２の第２端は、抵抗Ｒ１１の第１端に接続されている。抵抗Ｒ１１の第２端は、接地端に接続されている。オペアンプＡ１１の非反転入力端（＋）は、抵抗Ｒ１１及びＲ１２相互間の接続ノード（＝帰還電圧Ｖｆｂの印加端）に接続されている。オペアンプＡ１１の反転入力端（−）は、参照電圧Ｖｒｅｆの印加端に接続されている。オペアンプＡ１１の出力端は、出力トランジスタＰ１１のゲートに接続されている。なお、抵抗Ｒ１１及びＲ１２を割愛し、帰還電圧Ｖｆｂとして出力電圧ＶｏｕｔをそのままオペアンプＡ１１に帰還入力することも可能である。
【００２０】
上記したオペアンプＡ１１は、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂ（＝Ｖｏｕｔ×｛Ｒ１１／（Ｒ１１＋Ｒ１２）｝）が所定の参照電圧Ｖｒｅｆと一致するように、出力トランジスタＰ１１のゲート制御を行う。すなわち、出力トランジスタＰ１１は、出力電圧Ｖｏｕｔがその目標値（＝Ｖｒｅｆ×｛（Ｒ１１＋Ｒ１２）／Ｒ１１｝）と一致するように、オン抵抗値が連続的に制御される。
【００２１】
なお、Ｐチャネルエンハンスメント型の出力トランジスタＰ１１を用いた場合、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの目標値よりも低いときに出力トランジスタＰ１１がフルオン状態となる。従って、Ｖｉｎ≒Ｖｏｕｔ（すなわちＬＤＯ［low drop out］）を実現することができる。ただし、出力形式がソース接地となるので、帰還ループが発振し易い。
【００２２】
図２は、電源回路の第２比較例を示す図である。第２比較例の電源回路１０ｂでは、先出の第１比較例（図１）をベースとしつつ、出力トランジスタＰ１１（＝エンハンスメント型ＰＭＯＳＦＥＴ）に代えて、出力トランジスタＮ１１（＝エンハンスメント型ＮＭＯＳＦＥＴ）が用いられている。また、上記の変更に伴い、オペアンプＡ１１に代えて、入力極性を反転させたオペアンプＡ１２が用いられている。
【００２３】
接続関係の変更点について述べる。出力トランジスタＮ１１のドレインは、入力電圧Ｖｉｎの入力端に接続されている。出力トランジスタＮ１１のソースとバックゲートは、出力電圧Ｖｏｕｔの出力端に接続されている。オペアンプＡ１２の非反転入力端（＋）は、参照電圧Ｖｒｅｆの印加端に接続されている。オペアンプＡ１２の反転入力端（−）は、抵抗Ｒ１１及びＲ１２相互間の接続ノード（＝帰還電圧Ｖｆｂの印加端）に接続されている。オペアンプＡ１２の出力端は、出力トランジスタＮ１１のゲートに接続されている。
【００２４】
上記したオペアンプＡ１２は、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂが参照電圧Ｖｒｅｆと一致するように、出力トランジスタＮ１１のゲート制御を行う。すなわち、出力トランジスタＮ１１は、出力電圧Ｖｏｕｔがその目標値と一致するように、オン抵抗値が連続的に制御される。この点については第１比較例（図１）と何ら変わるところはない。
【００２５】
なお、Ｎチャネルエンハンスメント型の出力トランジスタＮ１１を用いた場合、出力形式がソースフォロワ（ドレイン接地）となるので帰還ループが発振し難くなる。ただし、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの目標値よりも低いときには、出力電圧ＶｏｕｔがＶｉｎ−Ｖｔｈ（Ｖｔｈは出力トランジスタＮ１１のオンスレッショルド電圧）までしか上がらないので、Ｖｉｎ≒Ｖｏｕｔ（すなわちＬＤＯ）を実現することができない。
【００２６】
図３は、電源回路の第３比較例を示す図である。第３比較例の電源回路１０ｃでは、先出の第２比較例（図２）をベースとしつつ、オペアンプＡ１２に代えて、第１トランジスタＮ１２（＝エンハンスメント型ＮＭＯＳＦＥＴ）と第２トランジスタＮ１３（＝デプレッション型ＮＭＯＳＦＥＴ）が用いられている。
【００２７】
接続関係の変更点について述べる。第１トランジスタＮ１２のドレインは、出力トランジスタＮ１１のゲートに接続されている。第１トランジスタＮ１２のソースとバックゲートは、接地端に接続されている。第１トランジスタＮ１２のゲートは、抵抗Ｒ１１及びＲ１２相互間の接続ノード（＝帰還電圧Ｖｆｂの印加端）に接続されている。第２トランジスタＮ１３のドレインは、入力電圧Ｖｉｎの入力端に接続されている。第２トランジスタＮ１３のソース、ゲート及びバックゲートは、出力トランジスタＮ１１のゲートに接続されている。
【００２８】
上記した第１トランジスタＮ１２及びＮ１３は、出力電圧Ｖｏｕｔに応じた帰還電圧ＶｆｂがトランジスタＮ１２のゲート・ソース間電圧Ｖｇｓと一致するように、出力トランジスタＮ１１のゲート制御を行う。すなわち、出力トランジスタＮ１１は、出力電圧Ｖｏｕｔがその目標値（＝Ｖｇｓ×｛（Ｒ１１＋Ｒ１２）／Ｒ１１｝）と一致するように、オン抵抗値が連続的に制御される。
【００２９】
第３比較例の電源回路１０ｃでは、先出の第２比較例（図２）と同様、Ｎチャネルエンハンスメント型の出力トランジスタＮ１１が用いられている。そのため、帰還ループは発振し難いものの、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの目標値よりも低いときには、出力電圧ＶｏｕｔがＶｉｎ−Ｖｔｈまでしか上がらず、Ｖｉｎ≒Ｖｏｕｔ（すなわちＬＤＯ）を実現することができない。
【００３０】
以下では、上記の課題を解消することのできる新規な実施形態について提案する。
【００３１】
＜電源回路（第１実施形態）＞
図４は、電源回路の第１実施形態を示す図である。第１実施形態の電源回路１１では、先出の第２比較例（図２）をベースとしつつ、出力トランジスタＮ１１（＝エンハンスメント型ＮＭＯＳＦＥＴ）に代えて、出力トランジスタＮ１０（＝デプレッション型ＮＭＯＳＦＥＴ）が用いられている。
【００３２】
このように、デプレッションＮチャネル型の出力トランジスタＮ１０を用いれば、そのゲート・ソース間電圧Ｖｇｓ（Ｎ１０）が０Ｖであっても、ドレイン電流Ｉｄが流れる。従って、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの目標値よりも低いときであっても、Ｖｉｎ≒Ｖｏｕｔ（すなわちＬＤＯ）を実現することが可能となる。
【００３３】
また、第１実施形態の電源回路１１であれば、入力電圧Ｖｉｎの投入直後（すなわちＶｉｎ＝０Ｖ）から、出力電圧Ｖｏｕｔを出力することが可能である。この点について、図面を参照しながら説明する。
【００３４】
図５は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係を示す図である。なお、実線は、第１実施形態（＝デプレッション型ＮＭＯＳＦＥＴ使用時）における出力電圧Ｖｏｕｔの挙動を示しており、破線は、第２比較例（＝エンハンスメント型ＮＭＯＳＦＥＴ使用時）における出力電圧Ｖｏｕｔの挙動を示している。また、一点鎖線は、入力電圧Ｖｉｎの挙動を示している。
【００３５】
本図から分かるように、第１実施形態の電源回路１１であれば、入力電圧Ｖｉｎの投入直後において、入力電圧Ｖｉｎが出力トランジスタＮ１１（＝エンハンスメント型ＮＭＯＳＦＥＴ）のオンスレッショルド電圧Ｖｔｈを下回っていても、出力電圧Ｖｏｕｔを入力電圧Ｖｉｎに追従して立ち上げることが可能となる。
【００３６】
また、第１実施形態の電源回路１１では、出力形式がソースフォロワ（ドレイン接地）となるので、第２比較例（図２）と同じく、帰還ループが発振し難くなる。この点について、図面を参照しながら説明する。
【００３７】
図６は、帰還ループにおける周波数ＦＲＱ［Ｈｚ］とゲインＧＡＩＮ［ｄＢ］との関係を示す図である。なお、実線は、第１実施形態（＝デプレッション型ＮＭＯＳＦＥＴ使用時）における周波数−ゲイン特性を示しており、破線は、第１比較例（＝エンハンスメント型ＰＭＯＳＦＥＴ使用時）における周波数−ゲイン特性を示している。
【００３８】
本図から分かるように、Ｐチャネルエンハンスメント型の出力トランジスタＰ１１を用いた第１比較例（破線）では、出力形式がソース接地となるので、ミラー効果により出力トランジスタＰ１の帰還容量Ｃｇｄが等価的に（１＋ｇｍＲＬ）倍された様に見える（ただし、ＲＬは負荷抵抗、ｇｍは出力トランジスタＰ１１のトランスコンダクタンス）。これに対して、Ｎチャネルデプレッション型の出力トランジスタＮ１０を用いた第１実施形態（実線）では、出力形式がソースフォロワ（ドレイン接地）となるので、ミラー効果が働かず、出力トランジスタＮ１０の帰還容量Ｃｇｄがそのまま見える。
【００３９】
その結果、第１実施形態（実線）では、第１比較例（破線）と比べて、ｇｍＲＬ分だけポールを高周波数側にシフトさせることができる。このようなポールの高周波化（ないしはポールの削減）により、帰還ループが発振し難くなるので、位相補償用キャパシタ（例えば、出力電圧Ｖｏｕｔの出力端と接地端との間に接続される出力キャパシタ）を小型化したり省略したりすることが可能となる。また、帰還ループのゲイン低下（ｇｍ）については、オペアンプＡ１２で補完してやればよい。
【００４０】
＜電源回路（第２実施形態）＞
図７は、電源回路の第２実施形態を示す図である。第２実施形態の電源回路１２は、先出の第３比較例（図３）をベースとしつつ、出力トランジスタＮ１１（エンハンスメント型ＮＭＯＳＦＥＴ）が出力トランジスタＮ１０（デプレッション型ＮＭＯＳＦＥＴ）に置き換えられている。このような構成とすることにより、先出の第１実施形態（図４）と同じく、低い入出力間電位差で安定して動作することが可能となる。
【００４１】
＜電源回路（第３実施形態）＞
図８は、電源回路の第３実施形態を示す図である。第３実施形態の電源回路１３は、先出の第１実施形態（図４）をベースとしつつ、イネーブル信号ＥＮに応じて入力電圧Ｖｉｎの入力端と出力トランジスタＮ１０との間を導通／遮断するスイッチＳＷ（エンハンスメント型ＰＭＯＳＦＥＴ）をさらに有する。スイッチＳＷは、イネーブル信号ＥＮがハイレベルであるときにオフし、イネーブル信号ＥＮがローレベルであるときにオンする。このような構成とすることにより、出力トランジスタＮ１０自体をオフすることができなくても、電源回路１３の出力動作を任意にオン／オフすることができる。従って、例えば、過電流検出時にＥＮ＝Ｈとすることにより適切な過電流保護を掛けることが可能となる。
【００４２】
なお、改めて図示はしないが、先出の第２実施形態（図５）をベースとしつつ、入力電圧Ｖｉｎの入力端と出力トランジスタＮ１０との間にスイッチＳＷを設けてもよい。
【００４３】
＜電源回路（第４実施形態）＞
図９は、電源回路の第４実施形態を示す図である。第４実施形態の電源回路１４では、先出の第１実施形態（図４）をベースとしつつ、オペアンプＡ１２に負電圧ＮＥＧ（＜０Ｖ）が供給されており、出力トランジスタＮ１０のゲートには、出力トランジスタＮ１０のオフ時に負電圧ＮＥＧが印加される。このような構成とすることにより、出力トランジスタＮ１０を任意にオフすることが可能となる。
【００４４】
なお、改めて図示はしないが、先出の第２実施形態（図５）や第３実施形態（図８）をベースとしつつ、出力トランジスタＮ１０のオフ時に負電圧ＮＥＧを印加してもよい。
【００４５】
＜電源回路（第５実施形態）＞
図１０は、電源回路の第５実施形態を示す図である。第５実施形態の電源回路１５では先出の第１実施形態（図４）をベースとしつつ、出力トランジスタＮ１０のバックゲートにソース（＝Ｖｏｕｔ）よりも高いバイアス電圧ＶＢが印加されている。このような構成とすることにより、基板バイアス効果により、出力トランジスタＮ１０のオンスレッショルド電圧を正電位側にシフトさせることができる。従って、必ずしも負電圧ＮＥＧを用意することなく、出力トランジスタＮ１０をオフ状態（＝ドレイン電流Ｉｄがゼロ又はほぼゼロの状態）とすることが可能となる。
【００４６】
図１１は、出力トランジスタＮ１０のゲート・ソース間電圧Ｖｇｓ（Ｎ１０）とドレイン電流Ｉｄとの関係を示す図である。なお、実線は出力トランジスタＮ１０（＝デプレッション型ＮＭＯＳＦＥＴ）の特性を示している。一方、破線はエンハンスメント型ＮＭＯＳＦＥＴの特性を示している。本図中の白抜き矢印で示したように、出力トランジスタＮ１０のバックゲートに印加されるバイアス電圧ＶＢを変化させることにより、出力トランジスタＮ１０のオンスレッショルド電圧を任意に調整することができる。
【００４７】
なお、改めて図示はしないが、先出の第２実施形態（図５）、第３実施形態（図８）、ないしは、第４実施形態（図９）をベースとしつつ、出力トランジスタＮ１０のバックゲートにバイアス電圧ＶＢを印加してもよい。
【００４８】
＜電源回路（第６実施形態）＞
図１２は、電源回路の第６実施形態を示す図である。第６実施形態の電源回路１６ではこれまでのリニア電源ではなく、スイッチング電源（ＤＣ／ＤＣコンバータ）への応用例が示されている。より具体的に述べると、電源回路１６は、先の出力トランジスタＮ１０（＝デプレッション型ＮＭＯＳＦＥＴ）と、ダイオードＤ１１と、インダクタＬ１１と、キャパシタＣ１１と、コントローラＣＴＲＬと、を有する。
【００４９】
出力トランジスタＮ１０のドレインは、入力電圧Ｖｉｎの入力端に接続されている。出力トランジスタＮ１０のソースとダイオードＤ１１のカソードは、インダクタＬ１１の第１端（＝スイッチ電圧Ｖｓｗの印加端）に接続されている。ダイオードＤ１１のアノードは、接地端に接続されている。出力トランジスタＮ１０のゲートは、コントローラＣＴＲＬに接続されている。出力トランジスタＮ１０のバックゲートは、バイアス電圧ＶＢの印加端に接続されている。インダクタＬ１１の第２端とキャパシタＣ１１の第１端は、出力電圧Ｖｏｕｔの出力端に接続されている。キャパシタＣ１１の第２端は、接地端に接続されている。
【００５０】
上記のダイオードＤ１１、インダクタＬ１１、及び、キャパシタＣ１１は、矩形波状のスイッチ電圧Ｖｓｗを整流及び平滑して出力電圧Ｖｏｕｔを生成する整流平滑回路に相当する。なお、ダイオードＤ１１に代えて同期整流トランジスタを用いることもできる。
【００５１】
コントローラＣＴＲＬは、出力電圧Ｖｏｕｔが目標値と一致するように、出力トランジスタＮ１０のオンデューティ（＝Ｔｏｎ／Ｔ、ただし、Ｔはスイッチング周期、Ｔｏｎは出力トランジスタＮ１０のオン時間）を制御する。なお、コントローラＣＴＲＬの出力帰還方式については、ＰＷＭ［pulse width modulation］方式やＰＦＭ［pulse frequency modulation］方式などの周知技術を適用すればよいので、詳細な説明は割愛する。
【００５２】
このように、スイッチング電源において、Ｎチャネルデプレッション型の出力トランジスタＮ１０を用いた場合には、オンデューティを１００％まで引き上げることができるので、Ｖｉｎ≒Ｖｏｕｔを実現することが可能となる。
【００５３】
ただし、スイッチング電源への適用に際しては、出力トランジスタＮ１０を確実にオフするために、出力トランジスタＮ１０のバックゲートにバイアス電圧ＶＢを印加したり、或いは、出力トランジスタＮ１０のゲートに負電圧ＮＥＧを印加したりする必要がある。
【００５４】
＜電源装置＞
図１３は、電源装置の一構成例を示す図である。本構成例の電源装置１００は、入力電圧ＶＩＮ（例えば３〜４５Ｖ）を降圧して所望の出力電圧ＶＯＵＴ（例えば３．３Ｖまたは５Ｖ）を生成する高耐圧ＬＤＯレギュレータであり、第１電源回路１１０と、第２電源回路１２０を有する。
【００５５】
第１電源回路１１０は、入力電圧ＶＩＮを降圧して内部電源電圧ＶＲＥＧ（例えば４〜５Ｖ）を生成する内部電源回路である。なお、第１電源回路１１０としては、これまでに説明してきた電源回路１１〜１６を好適に用いることができる。その場合、ＶＩＮ＝Ｖｉｎ、ＶＲＥＧ＝Ｖｏｕｔとして理解すればよい。
【００５６】
第２電源回路１２０は、入力電圧ＶＩＮを降圧して出力電圧ＶＯＵＴを生成するリニア電源であり、出力トランジスタ１２１（＝エンハンスメント型ＰＭＯＳＦＥＴ）と、オペアンプ１２２と、抵抗１２３及び１２４（抵抗値Ｒ１及びＲ２）と、を含む。
【００５７】
出力トランジスタ１２１のソース及びバックゲートは、入力電圧ＶＩＮの入力端に接続されている。出力トランジスタ１２１のドレインと抵抗１２４の第１端は、出力電圧ＶＯＵＴの出力端に接続されている。抵抗１２４の第２端は、抵抗１２３の第１端に接続されている。抵抗１２３の第２端は、接地端に接続されている。オペアンプ１２２の非反転入力端（＋）は、抵抗１２３及び１２４相互間の接続ノード（＝帰還電圧ＶＦＢの印加端）に接続されている。オペアンプ１２２の反転入力端（−）は、参照電圧ＶＲＥＦ（例えば１Ｖ）の印加端に接続されている。オペアンプ１２２の出力端は、出力トランジスタ１２１のゲートに接続されている。なお、抵抗１２３及び１２４を割愛し、帰還電圧ＶＦＢとして出力電圧ＶＯＵＴをそのままオペアンプ１２２に帰還入力することも可能である。
【００５８】
上記したオペアンプ１２２は、出力電圧ＶＯＵＴに応じた帰還電圧ＶＦＢ（＝ＶＯＵＴ×｛Ｒ１／（Ｒ１＋Ｒ２）｝）が所定の参照電圧ＶＲＥＦと一致するように、出力トランジスタ１２１のゲート制御を行う。すなわち、出力トランジスタ１２１は、出力電圧ＶＯＵＴがその目標値（＝ＶＲＥＦ×｛（Ｒ１＋Ｒ２）／Ｒ１｝）と一致するように、オン抵抗値が連続的に制御される。
【００５９】
ここで、オペアンプ１２２などの制御系回路には、入力電圧ＶＩＮではなく、これを降圧した内部電源電圧ＶＲＥＧが供給されている。このような構成とすることにより、制御系回路は、入力電圧ＶＩＮが印加される出力トランジスタ１２１よりも耐圧の低い素子で形成することができるので、その回路面積を縮小することが可能となる。
【００６０】
なお、これまでに説明してきた電源回路１１〜１６は、入力電圧ＶＩＮ（または内部電源電圧ＶＲＥＧ）から参照電圧ＶＲＥＦ（＝内部基準電圧）を生成する手段として適用することもできる。その場合、ＶＩＮ（またはＶＲＥＧ）＝Ｖｉｎ、ＶＲＥＦ＝Ｖｏｕｔとして理解すればよい。
【００６１】
また、改めて図示はしないが、第２電源回路１２０としては、リニア電源に代えてスイッチング電源を用いてもよい。
【００６２】
＜車両への適用＞
図１４は、車両の外観を示す図である。本構成例の車両Ｘは、不図示のバッテリーから電力供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８を搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置は、図示の便宜上、実際と異なる場合がある。
【００６３】
電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。
【００６４】
電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。
【００６５】
電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
【００６６】
電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。
【００６７】
電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
【００６８】
電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
【００６９】
電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。
【００７０】
電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
【００７１】
先に説明した電源装置１００は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。
【００７２】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００７３】
本明細書中に開示されている発明は、様々なアプリケーション（車載機器、産業機器、事務機器、デジタル家電、ないし、ポータブル機器など）に搭載される電源回路に利用することが可能である。
【符号の説明】
【００７４】
１０ａ〜１０ｃ、１１〜１６    電源回路
１００    電源装置（高耐圧ＬＤＯレギュレータ）
１１０    第１電源回路
１２０    第２電源回路
１２１    出力トランジスタ（エンハンスメント型ＰＭＯＳＦＥＴ）
１２２    オペアンプ
１２３、１２４    抵抗
Ａ１１、Ａ１２    オペアンプ
Ｃ１１    キャパシタ
ＣＴＲＬ    コントローラ
Ｄ１１    ダイオード
Ｌ１１    インダクタ
Ｎ１０    出力トランジスタ（デプレッション型ＮＭＯＳＦＥＴ）
Ｎ１１    出力トランジスタ（エンハンスメント型ＮＭＯＳＦＥＴ）
Ｎ１２    第１トランジスタ（エンハンスメント型ＮＭＯＳＦＥＴ）
Ｎ１３    第２トランジスタ（デプレッション型ＮＭＯＳＦＥＴ）
Ｐ１１    出力トランジスタ（エンハンスメント型ＰＭＯＳＦＥＴ）
Ｒ１１、Ｒ１２    抵抗
ＳＷ    スイッチ（エンハンスメント型ＰＭＯＳＦＥＴ）
Ｘ    車両
Ｘ１１〜Ｘ１８    電子機器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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