(57)【要約】      （修正有）【課題】クロスポイント構成で高密度構成に形成することができる磁気ランダムアクセスメモリ（magnetic random-access memory、ＭＲＡＭ）回路を提供する。【解決手段】メモリシステム１００において、ＭＲＡＭ回路は、セレクタ要素と直列の磁気トンネル接合（magnetic tunnel junction、ＭＴＪ）要素に結合された制御回路を含む。この制御回路は、セレクタ要素が導電状態にあるときに、セレクタ要素を通る電流を調整する。回路はまた、セレクタ要素を通る電流に対する調整に基づいて、導電状態にあるセレクタ要素にわたるオフセット電圧を補償する補償回路も含む。また、出力回路は、ＭＴＪ要素の磁化状態を報告する。【選択図】図１
2020135917.tif 000002
【特許請求の範囲】
【請求項１】
回路であって、
セレクタ要素と直列の磁気トンネル接合（magnetic tunnel junction、ＭＴＪ）要素に結合された制御回路であって、前記セレクタ要素が導電状態にあるときに前記セレクタ要素を通る電流を調整するように構成された、制御回路と、
前記セレクタ要素を通る前記電流に対する調整に基づいて、前記導電状態における前記セレクタ要素にわたるオフセット電圧を補償するように構成された、補償回路と、
前記ＭＴＪ要素の磁化状態を報告するように構成された、出力回路と、を備える、回路。
【請求項２】
前記セレクタ要素を通る電流上に異なる制限を含む少なくとも２つの電流調整を開始するように構成された、前記制御回路と、
前記オフセット電圧の影響を低減するために、前記少なくとも２つの電流調整上で演算された算術操作を用いて、前記セレクタ要素にわたる前記オフセット電圧を補償するように構成された、前記補償回路と、を備える、請求項１に記載の回路。
【請求項３】
前記補償回路が、
前記セレクタ要素及び前記ＭＴＪ要素にわたる電圧降下の組み合わせに対応する検知電圧に第１の端子において結合された、コンデンサと、
前記検知電圧に従って前記コンデンサを充電するために、前記２つの電流調整のうちの第１の電流調整中に前記コンデンサの第２の端子を基準電位に結合するように構成されたスイッチング要素であって、
前記２つの電流調整のうちの第２の電流調整前に、前記基準電位から前記コンデンサを結合解除するように構成された、スイッチング要素と、
前記２つの電流調整のうちの前記第１の電流調整から前記検知電圧及び前記２つの電流調整のうちの前記第２の電流調整から前記検知電圧を減算して、前記セレクタ要素にわたる前記オフセット電圧の前記影響を低減するように構成された、前記補償回路と、を備える、請求項２に記載の回路。
【請求項４】
前記補償回路が、
前記２つの電流調整のうちの第１の電流調整から得られた検知電圧で第１のコンデンサを充電するように構成された第１のスイッチング要素であって、前記検知電圧が、前記セレクタ要素及び前記ＭＴＪ要素にわたる電圧降下の組み合わせに対応する、第１のスイッチング要素と、
前記２つの電流調整のうちの第２の電流調整から得られた前記検知電圧で第２のコンデンサを充電するように構成された、第２のスイッチング要素と、
前記第１のコンデンサ及び前記第２のコンデンサに結合された読み出し回路であって、前記第２のコンデンサ上に存在する電圧から前記第１のコンデンサ上に存在する電圧を減算して、前記セレクタ要素にわたる前記オフセット電圧の前記影響を低減するように構成された、読み出し回路と、を備える、請求項２に記載の回路。
【請求項５】
前記電流調整が、前記ＭＴＪ要素及び前記セレクタ要素を通して方向付けられた傾斜電流を含み、
前記傾斜電流の間に前記セレクタ要素にわたる前記オフセット電圧の影響を減算することによって、前記セレクタ要素にわたる前記オフセット電圧を補償するように構成された前記補償回路を備える、請求項１に記載の回路。
【請求項６】
前記補償回路が、
前記セレクタ要素及び前記ＭＴＪ要素にわたる電圧降下の組み合わせに対応する検知電圧に結合された、コンデンサと、
前記傾斜電流の間に前記検知電圧によって前記コンデンサを介して誘導された電流に基づいて、前記ＭＴＪ要素の前記磁化状態を決定するように構成された、読み出し回路と、を備える、請求項５に記載の回路。
【請求項７】
前記読み出し回路が、
前記コンデンサと直列に結合され、前記コンデンサを介して誘導された前記電流を検知して前記ＭＴＪ要素の前記磁化状態を決定するように構成された電流ミラーを備える、請求項６に記載の回路。
【請求項８】
前記読み出し回路が、
前記コンデンサと直列に結合された抵抗器であって、前記コンデンサを介して誘導された前記電流を検知するために使用される電圧を確立して、前記ＭＴＪ要素の前記磁化状態を決定するように構成された抵抗器を備える、請求項６に記載の回路。
【請求項９】
前記ＭＴＪ要素が、スピン移行トルク（spin-transfer torque、ＳＴＴ）ＭＴＪ要素を含み、前記セレクタ要素が、カルコゲナイド・オボニック閾値スイッチ又は揮発性導電性ブリッジを含む２端子デバイスである、請求項１に記載の回路。
【請求項１０】
メモリ回路であって、
変更可能な磁化状態を有する磁気トンネル接合（ＭＴＪ）要素と、
前記ＭＴＪ要素と直列に結合され、アクティブにされたときにオフセット電圧を有するセレクタ要素と、
前記セレクタ要素に結合され、読み出し動作中に前記セレクタ要素をアクティブにするために、前記セレクタ要素及び前記ＭＴＪ要素にわたって電圧を生成するように構成された制御回路であって、
前記読み出し動作中の前記セレクタ要素の前記オフセット電圧の影響を低減して、前記ＭＴＪ要素の現在の磁化状態の指示を出力するように構成された、制御回路と、を備える、メモリ回路。
【請求項１１】
前記読み出し動作中に、前記ＭＴＪ要素及び前記セレクタ要素を通る電流上に異なる制限を含む少なくとも２つの電流調整を開始するように構成された、前記制御回路であって、
前記少なくとも２つの電流調整から得られた前記オフセット電圧の影響を減算することによって、前記セレクタ要素にわたる前記オフセット電圧を補償するように構成された、前記制御回路を備える、請求項１０に記載のメモリ回路。
【請求項１２】
前記制御回路が、
前記２つの電流調整のうちの第１の電流調整から得られた検知電圧で第１のコンデンサを充電するように構成された第１のスイッチング要素であって、前記検知電圧が、前記セレクタ要素及び前記ＭＴＪ要素にわたる電圧降下の組み合わせに対応する、第１のスイッチング要素と、
前記２つの電流調整のうちの第２の電流調整から得られた前記検知電圧で第２のコンデンサを充電するように構成された、第２のスイッチング要素と、
前記第２のコンデンサ上に存在する電圧から前記第１のコンデンサ上に存在する電圧を減算して、前記セレクタ要素にわたる前記オフセット電圧の前記影響を減算するように構成された、前記制御回路と、を備える、請求項１１に記載のメモリ回路。
【請求項１３】
前記制御回路が、
前記セレクタ要素及び前記ＭＴＪ要素にわたる電圧降下の組み合わせに対応する検知電圧に第１の端子において結合された、コンデンサと、
前記検知電圧に従って前記コンデンサを充電するために、前記２つの電流調整のうちの第１の電流調整中に前記コンデンサの第２の端子を基準電位に結合するように構成されたスイッチング要素であって、
前記２つの電流調整のうちの第２の電流調整前に、前記基準電位から前記コンデンサを結合解除するように構成された、スイッチング要素と、
前記２つの電流調整のうちの前記第１の電流調整からの前記検知電圧と前記２つの電流調整のうちの前記第２の電流調整からの前記検知電圧との間の減算を含む、前記コンデンサの前記第１の端子に示される結果電圧において、前記セレクタ要素にわたる前記オフセット電圧を補償するように構成された、前記制御回路と、を備える、請求項１１に記載のメモリ回路。
【請求項１４】
前記ＭＴＪ要素及び前記セレクタ要素を通して前記傾斜電流を方向付けるように、かつ前記傾斜電流の間に前記セレクタ要素にわたる前記オフセット電圧の影響を減算することによって、前記セレクタ要素にわたる前記オフセット電圧を補償するように構成された、前記制御回路を備える、請求項１０に記載のメモリ回路。
【請求項１５】
前記制御回路が、
前記セレクタ要素及び前記ＭＴＪ要素にわたる電圧降下の組み合わせに対応する検知電圧に結合された、コンデンサと、
前記傾斜電流の間に前記検知電圧によって前記コンデンサを介して誘導された電流に基づいて、前記ＭＴＪ要素の前記磁化状態を決定するように構成された、前記制御回路と、を備える、請求項１４に記載のメモリ回路。
【請求項１６】
前記ＭＴＪ要素が、スピン移行トルク（ＳＴＴ）ＭＴＪ要素を含み、前記セレクタ要素が、カルコゲナイド・オボニック閾値スイッチ又は揮発性導電性ブリッジを含む２端子デバイスである、請求項１０に記載のメモリ回路。
【請求項１７】
メモリアレイであって、
列及び行を有するクロスポイント配置にある複数のメモリセルであって、前記メモリセルが、セレクタ要素と直列の磁気トンネル接合（ＭＴＪ）要素をそれぞれ含む、複数のメモリセルと、
読み出し電流を通すために関連するセレクタ要素をアクティブにする、選択されたメモリセルの読み出し電圧を確立するように構成された制御回路であって、
前記関連するセレクタ要素の前記読み出し電流を１つ以上の所定の電流の大きさに制限するように構成された、制御回路と、
前記制御回路の検知出力に結合された出力回路であって、関連するＭＴＪ要素の磁化状態を決定するために、少なくとも、前記関連するセレクタ要素のオフセット電圧を補償することによって、前記選択されたメモリセルの状態を示すように構成された、出力回路と、を備える、メモリアレイ。
【請求項１８】
前記関連するＭＴＪ要素及び前記関連するセレクタ要素を通る少なくとも２つの電流レベルを確立するように構成された、前記制御回路と、
前記少なくとも２つの電流レベルから得られた前記オフセット電圧の影響を減算することによって、前記関連するセレクタ要素の前記オフセット電圧を補償するように構成された、前記出力回路と、を備える、請求項１７に記載のメモリアレイ。
【請求項１９】
前記出力回路が、
第１の端子によって前記検知出力に結合されたコンデンサと、
前記電流レベルのうちの第１の電流レベル中に前記コンデンサの第２の端子を基準電位に結合して、前記検知出力における電圧に従って前記コンデンサを充電するように構成されたスイッチング要素であって、
前記電流レベルのうちの第２の電流レベル前に、前記基準電位から前記コンデンサを結合解除するように構成された、スイッチング要素と、を備え、
前記出力回路が、前記第１の電流レベルからの前記検知出力における前記電圧と前記第２の電流レベルからの前記検知出力における前記電圧との間の減算を含む前記コンデンサの前記第１の端子において示される結果電圧を用いて、前記関連するセレクタ要素の前記オフセット電圧を補償するように構成されている、請求項１８に記載のメモリアレイ。
【請求項２０】
前記ＭＴＪ要素が、スピン移行トルク（ＳＴＴ）ＭＴＪ要素を含み、前記セレクタ要素が、カルコゲナイド・オボニック閾値スイッチ又は揮発性導電性ブリッジを含む２端子デバイスである、請求項１７に記載のメモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の態様は、磁気トンネル接合要素を利用する磁気ランダムアクセスメモリデバイスの分野に関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（magnetic random-access memory、ＭＲＡＭ）は、スタティックＲＡＭ（static random-access memory、ＳＲＡＭ）及びダイナミックＲＡＭ（dynamic random-access memory、ＤＲＡＭ）のようなランダムアクセスメモリ（random-access memory、ＲＡＭ）技術に代わる、より低い電力及び不揮発性を提供する潜在性を有する新興メモリ／ストレージ技術である。ＭＲＡＭはまた、ソリッドステートストレージドライブ（solid-state storage drive、ＳＳＤ）などのバルクストレージ環境で利用することもできる。しかしながら、ＭＲＡＭは、ＤＲＡＭ競合デバイスに組み込むことが困難であることが証明されている。ＤＲＡＭデバイスは、典型的には、大部分の他の競合メモリ技術をしのぐ密度及びビット当たりのコストを有する。
【０００３】
ＭＲＡＭベースのメモリのために、様々なアプローチを利用することができる。このようなアプローチの１つは、抵抗ＲＡＭ技術にも適用することができるクロスポイント構成を含む。クロスポイント構成では、メモリセルは、行及び列を介して結合された大型アレイに配置され、メモリセルは、行及び列の各接合部にある。しかしながら、ＭＲＡＭのような、これらの新興メモリ技術を使用してクロスポイント構成を高密度構成に形成することは困難であり得る。メモリセルが、プログラミング動作中に各セルを分離する選択回路を用いて個々に配置されているときに、困難が生じる場合がある。いくつかのＭＲＡＭ実施態様は、各メモリセルに結合された３端子トランジスタを有し、これは、ＭＲＡＭデバイスの目標密度を低減しながら、関連する部品数に著しく追加する。
【発明の概要】
【０００４】
磁気ランダムアクセスメモリ（ＭＲＡＭ）回路が本明細書に提供される。１つの例示的な実施態様では、ＭＲＡＭ回路は、セレクタ要素と直列の磁気トンネル接合（magnetic tunnel junction、ＭＴＪ）要素に結合された制御回路を含む。この制御回路は、セレクタ要素が導電状態にあるときに、セレクタ要素を通る電流を調整するように構成されている。この回路はまた、セレクタ要素を通る電流の調整に基づいて、導電状態にあるセレクタ要素にわたるオフセット電圧を補償するように構成された補償回路も含む。また、出力回路は、ＭＴＪ要素の磁化状態を報告するように構成されている。
本開示の多くの態様は、以下の図面を参照してより良く理解することができる。いくつかの実施態様が、これらの図面に関連して記載されているが、本開示は、本明細書に開示される実施態様に限定されない。逆に、全ての代替物、修正物、及び等価物を含むことが意図される。
【図面の簡単な説明】
【０００５】
【図１】一実施態様におけるメモリアレイ及び関連する回路を示す。
【図２】一実施態様におけるメモリセルを示す。
【図３】一実施態様におけるメモリセルの例示的な制御及び出力回路を示す。
【図４】一実施態様におけるメモリセルの例示的な制御及び出力回路を示す。
【図５】一実施態様におけるメモリセルの例示的なシグナリング及び性能を示す。
【図６】一実施態様におけるメモリセルの例示的な制御及び出力回路を示す。
【図７】一実施態様におけるメモリセルの例示的なシグナリング及び性能を示す。
【図８】一実施態様におけるメモリセルの例示的な動作を示す。
【図９】一実施態様におけるセレクタ要素の例示的な特性を示す。
【発明を実施するための形態】
【０００６】
従来のトランジスタベースのメモリ及びストレージを置き換えることができるいくつかのメモリストレージ技術が出現している。これらには、抵抗性ランダムアクセスメモリ（random-access memory、ＲＲＡＭ（登録商標））、相変化メモリ（hase-change memory、ＰＣＭ）、及び磁気ランダムアクセスメモリ（ＭＲＡＭ）、並びにその他が挙げられる。これらの中でも、ＭＲＡＭは、埋め込みＳＲＡＭに代わるより低い電力を提供する潜在性があり、独立型ＤＲＡＭの費用効率の高い不揮発性の置き換えを提供する可能性がある。ＤＲＡＭと競合するか又は置き換えるために、ＭＲＡＭは、密度の十分なアレイに形成されなければならない。これは、低コスト及び高密度のＤＲＡＭによる課題であり得、ＭＲＡＭは、ＤＲＡＭの低いエラーレベルを示すように作製されなければならない。クロスポイントアレイは、ＭＲＡＭの高密度アレイを実装するための１つのアプローチである。ＭＲＡＭセルは、典型的には、２ビットを表す２つの記憶状態を有し、各状態は、本質的に線形の電流−電圧関係を有する。したがって、別々又は別個の選択デバイスが、典型的には、アレイ内でＭＲＡＭセルを互いに電気的に分離するために使用される。これらの選択デバイスは、負／正の金属酸化物半導体トランジスタなどの３端子トランジスタセレクタを含んでもよい。しかしながら、各メモリセルのためのトランジスタセレクタを含むことは、セルサイズに大幅に追加し得、大きいサイズのセレクタ、並びに各メモリセルへのゲート制御線のルーティングの必要性に起因して、ＭＲＡＭアレイの密度を低減することができる。また、前述の２つのＭＲＡＭ状態のセル抵抗は、典型的には、抵抗値において２〜３倍だけ離れているので、利用されるいかなるセレクタも、非線形挙動を有するはずである。この非線形挙動は、低電圧での高抵抗、及び高電圧での低抵抗に対応する。また、所望のセレクタは、閾値スイッチング挙動を有し得、閾値電圧などの閾値スイッチング条件が満たされると、セレクタは、ある程度のヒステリシスで選択された状態に留まる。
【０００７】
本明細書で論じられるように、ＭＲＡＭセルは、１つ以上の磁気状態としてデータを記憶する１つ以上の磁気要素で形成することができる不揮発性メモリ（non-volatile memory、ＮＶＭ）要素を含む。ＭＴＪデバイスは、典型的には、強磁性層の磁化状態を可逆的に切り替えるために、スピン分極電流を利用する。ＭＴＪは、磁気抵抗効果であるトンネル磁気抵抗（tunnel magnetoresistance、ＴＭＲ）を使用して動作する。ＭＴＪは、典型的には、電子が一方の強磁性層から他方に量子力学的にトンネリングすることができる薄い絶縁体層によって分離された２層の強磁性材料からなる。ＭＴＪの一方の強磁性層は、固定された磁化状態を有するピン止め層と称することができ、一方で、ＭＴＪの別の強磁性層は、磁化状態を変化させることができる自由層を含む。２つの強磁性層を分離する薄い絶縁体を含む中間層は、酸化物材料又は他の好適な電気絶縁体から形成することができる。電気端子は、回路内の他の構成要素に、ＭＴＪの自由層及びピン止め層をインターフェース接続するように形成することができる。
【０００８】
ＭＴＪ要素の垂直又は平行配置をＭＲＡＭセルに利用することができ、これは、対応する半導体基板の表面に対する、ＭＴＪ要素内の磁気モーメントにおける好適な方向に関連する磁気異方性の種類を指す。第１の種類のＭＴＪ構成は、均質な垂直なスピン移行トルク（spin-transfer torque、ＳＴＴ）配置を含み、これは典型的には、少なくとも３つの積み重ね材料層から形成された２端子デバイスを含む。これらの３つの層は、ピン止め層と自由層との間に配置されたトンネルバリア層を含む。自由層及びピン止め層は、ＳＴＴ  ＭＴＪの２つの端子に結合されている。他の種類のＭＴＪとしては、３端子スピンホール効果（spin hall effect、ＳＨＥ）ＭＲＡＭセルに利用することができるスピン軌道トルク（spin orbit torque、ＳＯＴ）ＭＴＪ要素が挙げられる。
【０００９】
上述のＳＴＴ  ＭＴＪ要素などのＭＴＪ要素は、典型的には、その中に記憶された異なる論理値又はデータ値に対応し得る２つの異なる状態に配置することができる。これらの状態は、ＭＴＪ素子の磁化状態に依存し、これは、ＭＴＪ要素によって現在示されている磁気抵抗値に対応する。本明細書で論じられるＭＴＪ要素の変更可能な磁化状態は、２つの状態、すなわち平行状態及び逆平行状態の間で変化し得る。平行状態は、ＭＴＪ要素の自由層及びピン止め層が同じ磁化状態にあるときに生じる。逆平行状態は、ＭＴＪ要素の自由層及びピン止め層が異なる磁化状態にあるときに生じる。データ値は、他の構成の中でもとりわけ、逆平行状態について論理的「０」及び平行状態について論理的「１」などの磁化状態に割り当てることができる。
【００１０】
ここで、ＭＴＪ要素を利用するＭＲＡＭデバイスを実装するための強化された構造を検討すると、図１が提示される。図１は、メモリアレイ１１０及び様々な周辺回路を含むメモリシステム１００を示すシステム図である。この周辺回路は、様々な制御、インターフェース、及び検知回路を含む。図１では、システム１００は、行デコーダ回路１２０、列デコーダ回路１３０、検知回路１４０、出力回路１５０、及びバッファ回路１６０を更に含む。様々な通信リンク及び信号線が図１に示されているが、これらの線の特定の実施態様は変動し得る。典型的には、行信号線及び列信号線は、メモリアレイ１１０内に利用されて、クロスポイントメモリ配置を形成する。このクロスポイントメモリ配置は、行と列との各接合部にメモリセルを備える。したがって、メモリアレイ１１０は、「ｍ」量の行及び「ｎ」量の列を含むことができ、個々のメモリセルにそれぞれ対応する「ｍ」×「ｎ」アレイの接合部を生成する。ＭＲＡＭ型のメモリセルが図１で論じられているが、他のメモリ技術をクロスポイントメモリ配置に利用してもよい。
【００１１】
図１はまた、例示的なメモリセルの詳細図１０１も含む。詳細図１０１は、メモリアレイ１１０の一部分の構成要素のレベル図を示すが、この図は、明確さのために簡略化されている。典型的には、詳細図１０１の関連する構成要素は、とりわけ、フォトリソグラフィ、拡散、堆積、エピタキシャル成長、エッチング、アニーリング、及びイオン注入などの半導体ウェハ処理及びマイクロファブリケーションに見られる技術を使用して、半導体基板上に形成される。詳細図１０１は、行線１１４及び列線１１５を含む。選択可能なＭＲＡＭセル１１１は、行線１１４と列線１１５との間の物理的接合部に位置付けられている。選択可能なＭＲＡＭセル１１１は、ＭＴＪ要素１１２及びセレクタ要素１１３を含む。これらの要素の更なる詳細を以下に論じる。詳細図１０１は、クロスポイントメモリ内のメモリセルの例示的な構成として提供される。メモリアレイ１１０などのクロスポイントメモリ内の行及び列の各接合部は、詳細図１０１に示されるように同様のＭＲＡＭセル配置を含むことができる。更に、メモリアレイ１１０の実装中に、様々な相互接続、金属化、絶縁体、端子、及び他の要素を含むことができる。
【００１２】
行デコーダ１２０及び列デコーダ１３０は、典型的には、他の動作の中でも、読み出し、書き込み、及び消去動作を制御するように構成された制御回路に結合されている。行デコーダ１２０及び列デコーダ１３０はそれぞれ、制御回路によって指示されるように、メモリアレイ１１０の特定の行及び列を有効化／無効化するための線選択回路及び論理を備える。線選択回路は、選択トランジスタ、バッファ、インバータ、電流及び電圧リミッタ回路、伝送ゲート、並びに他の同様の回路を備えることができる。このようにして、メモリアレイ１１０内のメモリセルは、読み出す、書き込む、又は消去することができる。
【００１３】
読み出し動作中、検知回路１４０は、選択されたメモリセルの出力を検知する。検知回路１４０は、検知増幅器、コンパレータ、レベルシフタ、並びに様々な他のサポート回路を含むことができる。検知回路１４０は、選択されたメモリセルの出力の表現を出力回路１５０に提供する。出力回路１５０は、その表現をデータ値に解釈する出力回路を備え、これは、図２、図３、図４、及び図６において以下に記載される様々な強化された回路を含むことができる。これらのデータ値は、所望の論理表現に対応する電圧レベルを有する二値を含むことができる。以下で論じるように、出力回路１５０は、メモリアレイ１１０からデータビットを読み出す際に、セレクタ要素が検知された電圧を有する影響を低減又は排除することができる。バッファ１６０は、データリンク１６１上で１つ以上の外部システムに転送する前に出力回路１５０によって決定されたデータビットを記憶するために含まれるデジタルメモリ要素を含むことができる。いくつかの実施例では、列デコーダ１３０、検知回路１４０、出力回路１５０、及びバッファ１６０の部分は、回路ブロックに組み合わせるか、又は同様の回路構成要素上で共有することができる。
【００１４】
ここで、図１からの選択可能なメモリセル１１１の詳細な実施態様、並びに様々なサポート回路を検討すると、図２が提供される。図２は、関連する行／列ドライバ回路及びメモリセルを有する、クロスポイントメモリアレイ内の単一の「接合部」を表す。具体的には、図２は、電流制御回路２１０、電流ミラー２１２、出力回路２２０、選択可能なＭＲＡＭセル２３０、行ドライバ２４０、及び列ドライバ２４１を備える回路２００を含む。選択可能なＭＲＡＭセル２３０は、ＭＲＡＭ要素２３１及びセレクタ２３８によってそれぞれ表される、図１のＭＴＪ要素１１２及びセレクタ要素１１３を有する、図１からの選択可能なメモリセル１１１の例示的な実施態様を含み得る。選択可能なＭＲＡＭセル２３０は、単一セレクタ（Ｓ）及び単一ＭＴＪ要素によって形成された「１Ｓ−１ＭＴＪ」型のＭＲＡＭセルと称することができる。選択可能なＭＲＡＭセル２３０は、図１の行線１１４及び列線１１５について見られるような、クロスポイントメモリアレイの行／列接合部に形成され得る。したがって、行線２５１は、図１の行線１１４に対応することができ、列線２５２は、図１の列線１１５に対応することができる。図１の行／列接合部における他のメモリセルは、図２に見られるような同様の配置を有することができるが、変形が可能である。
【００１５】
ＭＲＡＭ要素２３１は、本実施例ではＳＴＴ型のＭＴＪ要素である、ＭＴＪ要素２３２を含む。対応する電気パルスを使用して、ＭＴＪ  ２３２は、消去され、書き込まれ、読み出される。しかしながら、これらの電気パルスは、典型的には性質上、双極性であり、これは、列ドライバ２４２及び行ドライバ２４１によってＭＲＡＭ要素２３１にわたって第１の極性又は第２の極性のいずれかに印加され得る制御電圧又は制御電流を指す。対応する電気パルスが生成されたときに選択された行又は列の他のＭＲＡＭ要素が不注意に消去され、書き込まれ、及び読み出されることを防止するために、セレクタ２３８が、ＭＲＡＭ要素２３１と直列に含まれる。
【００１６】
セレクタ２３８は、図２の双極性セレクタを備える２端子セレクタ要素である。セレクタ２３８は、カルコゲニドオボニック閾値スイッチ又は揮発性導電性ブリッジを含み得るが、他の技術を利用することもできる。セレクタ２３８は、閾値電圧（Ｖｔ）などの閾値条件が超えられると、セレクタ２３８の２つの端子間に導電性（例えば、低い相対抵抗）ブリッジを形成し、セレクタ２３８は、導電状態に置かれる。閾値条件を超えることによるセレクタ２３８のアクティブ化後、十分な電流又は電圧がセレクタ２３８上に存在する限り、セレクタ２３８は、非アクティブ状態に対して低い抵抗を有するアクティブ状態に留まる。ヒステリシス閾値を下回るなどの、十分な電流又は電圧が存在しないと、セレクタ２３８は、非アクティブ状態（高い相対抵抗）に変化する。次いで、セレクタ２３８の２つの端子間の導電経路は、崩壊するか又は非アクティブ化する。ヒステリシス挙動は、セレクタ２３８内で制御され得る。セレクタ２３８によって呈されるヒステリシスの量は、ＭＲＡＭ要素２３１に印加される電圧に直接関連する。具体的には、「オン」になると、セレクタ２３８は、ＭＲＡＭ要素２３１を含むＭＴＪ  ２３２と直列の電圧源として機能する。この電圧源の大きさは、本明細書ではＶオフセットとも称されるオフセット電圧と本明細書で称される、保持電圧に対応する。このオフセット電圧は、ＭＴＪ  ２３２の現在の磁化状態を正確に読み取ることを妨げることがある。
【００１７】
セレクタ２３８の例示的な特性を図９に示す。図９は、様々な電圧及び電流に対するセレクタ２３８の挙動を示すグラフ９００を含む。グラフ９００の垂直軸は、セレクタ電流、又はセレクタ２３８を現在通過している電流に対応する。グラフ９００の水平軸は、セレクタ電圧、又はセレクタ２３８を現在横切っている電圧に対応する。グラフ９００の左下象限及び右上象限は、双極式にセレクタ２３８の挙動を示す。左下象限は、負のセレクタ電流（−Ｉセレクタ）を有する負極性を示し、一方で、右上象限は、正のセレクタ電流（＋Ｉセレクタ）を有する正極性を示す。関連する極性は、他の実施例では反対にすることができ、セレクタ２３８の双極性質は、典型的には極性に関して対称的である。
【００１８】
グラフ９００は、負極性及び正極性の両方におけるセレクタ２３８の電流電圧（current-voltage、ＩＶ）曲線を示す。このＩＶ曲線は、図９のプロット部分９０１〜９０４によって表される。セレクタ２３８は、グラフ９００において非線形応答を示す。セレクタ２３８の「オフ」状態は、低い印加電圧における高いデバイス抵抗及び低い漏れ電流（Ｉｌｋ）に対応する。この「オフ」状態は、グラフ９００におけるプロット部分９０３〜９０４によって表される。セレクタ２３８の「オン」状態は、（Ｖｔを上回る）高い印加電圧における低いデバイス抵抗に対応し、グラフ９００におけるプロット部分９０１〜９０２によって表される。Ｒｓｏｎは、対応するプロット部分の勾配に対応し、これは、各極性についてのセレクタ２３８に対する「オン」抵抗を含む。セレクタ２３８は閾値スイッチング挙動を呈し、閾値電圧（Ｖｔ）を一旦超える（Ｖｔを上回る）と、セレクタ２３８は、高い抵抗「オフ」状態（プロット部分９０３〜９０４）から低い抵抗「オン」状態（プロット部分９０１〜９０２）へと変化する。
【００１９】
セレクタ２３８のヒステリシス挙動もグラフ９００に示されている。グラフ９００におけるヒステリシス挙動は、セレクタ「オン」状態の電流−電圧（ＩＶ）曲線を外挿することによって得られる電圧軸上の点に対応する。具体的には、このヒステリシスは、印加電圧が、Ｖｔを下回るＶｈに落ち得る部分、及びＶｔを超えた後に対応する。また、このヒステリシス挙動は、セレクタが状態を「オフ」状態に切り替えることができる対応する電流制限（Ｉｈ）を有する。セレクタ２３８の実際の性能、並びに「オン」及び「オフ」抵抗値は、製造のばらつき、デバイスサイズ決定、及び他の実装固有の詳細に基づいて変動する。したがって、「オン」状態にあるときにセレクタ２３８によって呈されるオフセット電圧も変動し得る。本明細書における実施例は、セレクタ２３８のオフセット電圧の影響を低減するための強化した補償技術、並びにアレイ内の異なるセレクタ間のオフセット電圧の変動の補償を提供する。
【００２０】
図２に戻ると、例示的な回路２００が示されている。動作中、電流（Ｉ制限）は、回路２００の「低」電位側に位置付けられた電流ミラー２１２によって回路２００の部分を介して制限される。図２においてＶ低と称される回路２００の低電位側は、低電位又は低電圧、すなわち典型的な場合には０Ｖに結合される回路の端部に対応する。電流ミラー２１２によって引き込まれる電流は、電流制御回路２１０によって設定される電流制限に基づいて変動し、この制限の制御は、以下で更に詳細に論じられる。したがって、電流制御回路２１０は、選択可能なＭＲＡＭセル２３０を通る電流を制限するように構成される。一実施形態では、制御回路２１０は、選択可能なＭＲＡＭセル２３０の読み出し動作中に利用される読み出し電流を制限する。動作中、電流ミラー２１２は、トランジスタ２１３及び２１４のゲートの特定の結合に起因して、電流ミラー２１２の左側から電流ミラー２１２の右側まで電流制御回路２１０によって設定されるいかなる電流制限もミラーリングする。この電流は、選択可能なＭＲＡＭセル２３０並びに他の直列に接続された回路及び相互接続、例えば非選択行線及び非選択列線などを介して引き込まれる。行ドライバ２４１及び列ドライバ２４２は、関連する行線２５１及び列線２５２に結合され、これらは、選択可能なＭＲＡＭセル２３０を有する直列回路を形成する。
【００２１】
電流（Ｉ制限）の印加中、検知電圧（本明細書ではＶ検知と称される）が、電流ミラー２１２において提示され、これは、ＭＴＪ  ２３２の状態を検知するために使用される。この検知電圧は、以下のように表すことができ、Ｖ検知＝Ｖ読み出し−Ｖオフセット−Ｉ制限（ＲＳ＋ＲＭＲＡＭ）、これは図２の式２０３として示される。Ｖ読み出しは、供給電圧として列ドライバ２４２に印加され、Ｖオフセットは、セレクタ２３８にわたる電圧であり、ＲＳは、ＭＴＪ  ２３２と直列の線及び構成要素の直列抵抗であり、ＲＭＲＡＭは、ＭＲＡＭ要素２３１の現在示されている抵抗である。ＭＲＡＭ要素２３１の現在示されている抵抗（ＲＭＲＡＭ）は、ＭＴＪ  ２３２の磁化状態を反映し、したがってＭＲＡＭ要素２３１内に記憶されたデータ又はビット値を表す。
【００２２】
選択可能なＭＲＡＭセル２３０にわたる電圧（Ｖ組み合わせ）は、Ｉ制限＊ＲＭＲＡＭに対応する。Ｉ制限は、典型的には、Ｖ組み合わせが約０．１〜０．３Ｖであるように設定され、読み出し妨害（読み出し動作中の意図しない書き込み／プログラミング）から保護する。したがって、Ｖオフセットの変動は、約１０〜３０ｍＶ未満であるべきである。実際には、このような特定のＶオフセット範囲内にセレクタを製造することは困難である。例えば、セレクタが１．３Ｖのオフセット電圧を有する場合、Ｖオフセットを１０〜３０ｍＶに制御することは、Ｖオフセットを２．５％未満以内に制御することを示唆する。有利には、本明細書における実施例は、図２に示されるセレクタ２３８などのセレクタのオフセット電圧の変動を補償する。これらの実施例としては、他の実施例の中でも、図３の補償回路３２０、図４の補償回路４２０、及び図６の補償６２０が挙げられる。本明細書に提示される実施例は、セレクタのＶオフセットの変動を実質的に打ち消す。この拡大されたマージンは、他の変動源、例えばＭＲＡＭ直径の変動に使用することができる。本明細書に提示される実施例は、ＤＲＡＭの置き換えのために、１６〜６４Ｇｂ範囲での独立型ＭＲＡＭ製品の生産に有用となる。
【００２３】
選択可能なＭＲＡＭセル２３０のＭＴＪ  ２３２の磁化状態を検知するための３つの例示的な実施態様を以下に示す。例示的な各実施態様では、出力回路２２０は、Ｖ検知での電圧又は複数電圧を検知するための対応する構成を有し、一方、電流制御回路２１０は、対応するＩ制限の大きさのために電流ミラー２１２を制御する。具体的には、以下の実施例は、複数の電流制限（Ｉ制限）を適用し、Ｉ制限が変化する際にどのようにＶ検知が変化するかを検知する。ＶオフセットはＩ制限で一定であるため、最終結果においてＶオフセットを補償することができる。多くの場合、この補償は、Ｖ検知へのＶオフセットの影響の減算を指す。これは、上述の式におけるＩ制限に対するＶ検知の数学的導関数、すなわち、式２０３の導関数に対応する。
【００２４】
図３は、第１の例示的な実施態様３００を示すために提示される。図３では、出力回路２２０は補償回路３２０を含む。補償回路３２０は、コンデンサ３２１及び電流検知回路３２２を含み、これは、低電位（例えば、接地）に結合される。この実施例では、Ｃａの容量値を有するコンデンサ３２１が、図２のＶ検知電気ノードに結合される。更に、電流制御回路２１０は、回路２００に傾斜電流３０１を印加するように構成されている。この傾斜電流３０１は、図３のＩ制限＿傾斜によって示される、一定率のｄＩ制限／ｄｔでＩ制限を傾斜させる。Ｖ検知からコンデンサ３３１を介して接地へと通過するコンデンサ電流（ＩＣＡＰ）は、Ｖ検知の導関数に対応する。具体的には、ＩＣＡＰ＝ｄＶ検知／ｄｔ＝Ｃａ＊ｄＩ制限／ｄｔ＊（ＲＳ＋ＲＭＲＡＭ）。ＩＣＡＰが決定されると、ＭＲＡＭセル２３１の磁化状態は、ＲＭＲＡＭについて決定された値に基づいて決定することができる。有利には、Ｖ検知ではなくＩＣＡＰを検知することにより、式２０３におけるＶオフセット（及び関連するセレクタデバイス間の変動）の影響を低減又は排除する。
【００２５】
図２では、電流検知回路３２２を利用して、ＩＣＡＰを検知することができる。一実施例では、電流検知回路３２２は、電流ミラー２１２について示したものと同様の電流ミラーを備えることができる。電流ミラーの基準電流を使用して、ＩＣＡＰの状態を検知することができる。別の実施例では、電流検知回路３２２は、コンデンサ３２１の端子に結合された、５０〜１００キロオームなどの特定の抵抗の抵抗器を備えることができる。次いで、電流検知回路３２２は、コンパレータ又は他の類似回路を用いて、その抵抗器上の電圧降下を検知することができる。この電圧降下を使用して、ＩＣＡＰを決定することができる。
【００２６】
しかしながら、図３に示される実施態様は、ＩＣＡＰの検知における相対的複雑性に部分的に起因する課題を有する。出力回路２２０の別の例示的な実施態様４００を図４に提示する。図４では、Ｖ検知のサンプルは、Ｉ制限についての２つの異なる値に対して決定される。次いで、Ｖ検知の２つのサンプルを減算して結果を得る。この結果は、式２０３の離散微分の型に対応し、次いで、ＭＲＡＭセル２３１の磁化状態を決定するために使用される。図３の回路及び技術と同様に、図４の回路によって決定された結果はまた、式２０３におけるＶオフセット（及び関連するセレクタデバイス間の変動）の影響を低減又は排除する。
【００２７】
図４では、出力回路２２０は補償回路４２０を含む。補償回路４２０は、Ｖ検知上に存在する電圧をコンデンサ４２５及び４２６に選択的に提供するいくつかのトランジスタベースのスイッチング要素を含む。図４では、図３で行われるような、静電容量要素を通る電流の直接測定は行われない。代わりに、Ｖオフセットの影響を低減又は排除するＶＯＵＴを生成するために、コンデンサ４２５及び４２６を使用して、Ｖ検知についての２つの異なる値を減算する。
【００２８】
第１のスイッチング要素（トランジスタ４２１）は、第１の選択信号（Ｓ１）に結合されたゲート端子を有し、第２のスイッチング要素（トランジスタ４２２）は、第２の選択信号（Ｓ２）に結合されたゲート端子を有する。トランジスタ４２１〜４２２のドレイン端子は、Ｖ検知に結合される。コンデンサ４２５及び４２６はそれぞれ、図４の対応する静電容量値、すなわちＣｂ及びＣｃを有する。特定の静電容量値は、実施態様に基づいて変動するが、この実施例では、Ｃｂ及びＣｃは、互いに同じ値を含む。読み出しトランジスタ４２３及び４２４は、Ｃｂ及びＣｃによって蓄積された電圧間で減算操作を実行すると共に、得られた電圧をＶＯＵＴ上に提示する読み出し回路を備える。具体的には、トランジスタ４２３のゲート端子は、第１の読み出し制御信号（読み出しＡ）に結合され、トランジスタ４２４のゲート端子は、第２の読み出し制御信号（読み出しＢ）に結合される。トランジスタ４２１のソース端子は、コンデンサ４２５の第１の端子及びトランジスタ４２４のドレイン端子に結合される。トランジスタ４２４のソース端子は、コンデンサ４２６及びトランジスタ４２２のソース端子に結合される。トランジスタ４２３のソース端子及びコンデンサ４２６の第２の端子は、接地又は０Ｖなどの低電位に結合される。補償回路４２０からの結果を提示するＶＯＵＴは、トランジスタ４２３のドレイン端子に結合される。
【００２９】
動作中、電流制御回路２１０は、階段状電流４０１を回路２００に印加するように構成される。この階段状電流は、Ｉ制限の第１の一定値、すなわちＩ制限＿１、続いてＩ制限の第２の一定値、すなわちＩ制限＿２に対応する。この実施例では、Ｉ制限＿１は、Ｉ制限＿２よりも大きいが、他の構成が可能である。例示的な電流制限は、Ｉ制限＿１について１１マイクロアンペア（μＡ）、Ｉ制限＿２について２μＡである。これらの電流制限は、電流制御回路２１０によって選択され、電流ミラー２１２によってミラー電流を生成し、この電流ミラー２１２は、回路２００内の少なくともＭＲＡＭ要素２３１及びセレクタ２３８並びに関連する行線及び列線を通して電流を引き込む。
【００３０】
図５は、補償回路４２０のための制御シグナリングを詳細に示すタイミングダイアグラム５００を示す。ダイアグラム５００では、セレクタ２３８は、閾値電圧又は閾値電流などの閾値条件を超えることによって、「オン」状態に変更される。電圧は、選択可能なＭＲＡＭセル２３０にわたって確立することができ、これは、ダイアグラム５００のプロット５０１に見られるように、セレクタ２３８のための閾値電圧（Ｖｔ）を上回る電圧を生成する。具体的には、電圧は、Ｖビット線とＶワード線の差として確立されるか、又は本実施例では２．３Ｖである。Ｖビット線は、列ドライバ２４２によって列線２５２に印加される電圧に対応する。Ｖワード線は、行ドライバ２４１によって行線２５１に印加される電圧に対応する。セレクタ２３８が「オン」状態に置かれると、電流がセレクタ２３８を通過できる。その電流がヒステリシス電流値を上回ったままである限り、セレクタ２３８は、「オン」状態又は低抵抗状態に留まる。電流がヒステリシス電流値を下回る場合、セレクタは「オフ」状態に変化し、高抵抗状態に起因して感知可能な電流を通さなくなる。
【００３１】
第１の電流制限は、選択可能なＭＲＡＭセル２３０、すなわち１１μＡにおけるＩ制限＿１を通る電流に印加される。この第１の電流制限は、ダイアグラム５００のプロット５０３に見ることができる。第１の選択信号（Ｓ１）及び第２の選択信号（Ｓ２）が高電圧に留まることにより、関連するトランジスタ（４２１、４２２）をアクティブ状態に制御し、対応するコンデンサ（４２５、４２６）が、様々な電流制限にわたってＶ検知上に提示される電圧を追跡することを可能にする。具体的には、Ｉ制限＿１が印加されている間、第１の選択信号（Ｓ１）は、プロット５０２に見られるように高電圧（アクティブ状態）に駆動され、これは、トランジスタ４２１を制御して、Ｖ検知上に提示される電圧をノード４３２及びコンデンサ４２５に渡す。コンデンサ４２５は、Ｉ制限＿１におけるＶ検知のこの値を蓄積し、次いで、ゲート端子を低電圧（非アクティブ状態）に駆動して、コンデンサ４２５をＶ検知から分離することによって、Ｓ１は無効化される。第２の電流制限は、選択可能なＭＲＡＭセル２３０、すなわち２μＡにおけるＩ制限＿２を通る電流に印加される。この第２の電流制限は、ダイアグラム５００のプロット５０３に見ることができる。Ｉ制限＿１からＩ制限＿２への遷移は、電磁干渉及び標的レベル未満のリンギングを維持しながら補償回路４２０の動作の所望のタイミングを確実にするように選択された速度の傾斜であり得る。Ｉ制限＿２が印加されている間、第２の選択信号（Ｓ２）は、プロット５０４に見られるように高電圧（アクティブ状態）に駆動され、これは、トランジスタ４２２を制御して、Ｖ検知上に提示される電圧をノード４３１及びコンデンサ４２６に渡す。コンデンサ４２６は、Ｉ制限＿２におけるＶ検知のこの値を蓄積し、次いで、ゲート端子を低電圧（非アクティブ状態）に駆動して、コンデンサ４２６をＶ検知から分離することによって、Ｓ２は無効化される。
【００３２】
コンデンサ４２５及び４２６の両方が、特定の電流制限のためのＶ検知の特定のサンプルを使用して充電されると、コンデンサ４２５及び４２６に蓄積された電圧間で減算を行うことができる。まず、読み出しＡ信号を低電圧にしてトランジスタ４２３を無効化し（プロット５０５）、一方、読み出しＢ信号を高い値にしてトランジスタ４２４を有効化する（プロット５０６）。読み出しＡ信号及び読み出しＢ信号のこの構成により、コンデンサ４２５及び４２６に蓄積された電圧がトランジスタ４２４上で互いに減算されることが可能になり、結果として得られた電圧がＶＯＵＴに提示される。補償回路４２０からの出力又は結果は、次に、ダイアグラム５００（検知）におけるおよそのタイミングに従って示されるように、ＶＯＵＴにおいて検知することができる。ＶＯＵＴにおけるこの結果は、式２０３の離散微分の計算に対応し、次いで、ＭＲＡＭセル２３１の磁化状態を決定するために使用される。
【００３３】
図５のダイアグラム５１０は、補償回路４２０及びダイアグラム５００について上述したこのプロセスを使用してシミュレーションした結果を示す。ダイアグラム５１０のシミュレーションにおいてセレクタ２３８として使用される特定のセレクタは、８５℃の周囲温度において１．７Ｖの閾値電圧（Ｖｔ）を有するオボニック閾値スイッチ（ovonic threshold switch、ＯＴＳ）である。Ｃｂ及びＣｃの例示的な静電容量値も示されており、例示的な値は、ダイアグラム５１０の関連曲線について１０フェムトファラッド（femtofarad、ｆＦ）及び３０ｆＦである。更に、対応するＭＴＪ要素の平行（parallel、Ｐ）及び逆平行（antiparallel、ＡＰ）磁化状態によって示される、関連するＭＲＡＭ要素に記憶された各バイナリ値について曲線が示される。
【００３４】
ダイアグラム５１０では、曲線５１１及び５１２は、セレクタ２３８のＶオフセットの関数として、図４及びダイアグラム５００について上述したプロセスを使用することなく、Ｖ検知検知窓を示す。ＶオフセットによるＶ検知の大きな変動が示されていることが分かる。曲線５１３〜５１６は、容量減算方法を使用した補償回路４２０の電圧ＶＯＵＴを示す。Ｖオフセットによるこの電圧ＶＯＵＴの変動は、曲線５１１〜５１２についてはるかに小さく、＋／−０．２Ｖを超えるＶオフセットについてのマージンは、容量減算回路なしの曲線５１１及び５１２に示される＋／−１．２Ｖ未満のマージンと比較して、得ることができる。このシミュレーションに使用された特定のセレクタよりも漏れが少ないセレクタ２３８用のセレクタを使用して、より良好な結果が得られるであろう。
【００３５】
図４及び図５に見られる回路、構成、及び動作は、別の例示的な実施態様において更に簡略化することができる。図６は、この例示的な実施態様６００を提示する。実施態様６００は、単一のコンデンサ６２２及び単一のスイッチング要素（トランジスタ６２１）を利用する補償回路６２０を備える。図６では、Ｖ検知のサンプルは、Ｉ制限についての２つの異なる値に対して決定される。結果を得るためにコンデンサ６２２を使用して、Ｖ検知の２つのサンプルを減算する。この結果は、式２０３の離散微分の型に対応し、次いで、ＭＲＡＭセル２３１の磁化状態を決定するために使用される。図３及び図４の回路及び技術と同様に、図６の回路によって決定された結果はまた、式２０３におけるＶオフセット（及び関連するセレクタデバイス間の変動）の影響を低減又は排除する。図６では、図３で行われるような、静電容量要素を通る電流の直接測定は行われない。代わりに、Ｖ検知についての２つの異なる値をコンデンサ６２２内で減算して、Ｖオフセットの影響を低減又は排除するＶＯＵＴを生成する。
【００３６】
図６では、出力回路２２０は補償回路６２０を含む。Ｖ検知上に存在する電圧は、コンデンサ６２２の第１の端子に結合される。補償回路６２０は、コンデンサ６２２の第２の端子を接地又は０Ｖなどの低電位に選択的に結合又は結合解除する単一のトランジスタベースのスイッチング要素（６２１）を含む。トランジスタ６２１は、第１の選択信号（Ｓ１）に結合されたゲート端子を有する。トランジスタ６２１のドレイン端子は、コンデンサ６２２の第２の端子及びＶＯＵＴに結合され、トランジスタ６２１のソース端子は、低電位に結合される。コンデンサ６２２は、対応する静電容量値、すなわち図６のＣｄを有する。特定の静電容量値は、実施態様に基づいて変動する。補償回路６２０からの結果を提示するＶＯＵＴは、トランジスタ６２１のドレイン端子に結合される。トランジスタ４２３及び４２４などの別個の読み出し回路は、補償回路６２０において必要とされない。代わりに、トランジスタ６２１及びコンデンサ６２２は、読み出し回路を含み、並びに補償回路を含む。
【００３７】
動作中、電流制御回路２１０は、階段状電流６０１を回路２００に印加するように構成される。この階段状電流は、Ｉ制限の第１の一定値、すなわちＩ制限＿１、続いてＩ制限の第２の一定値、すなわちＩ制限＿２に対応する。この実施例では、Ｉ制限＿１は、Ｉ制限＿２よりも大きいが、他の構成が可能である。電流制限の実施例は、Ｉ制限＿１について１１マイクロアンペア（μＡ）、Ｉ制限＿２について２μＡである。これらの電流制限は、電流制御回路２１０によって選択され、電流ミラー２１２によってミラー電流を生成し、この電流ミラー２１２は、回路２００内の少なくともＭＲＡＭ要素２３１及びセレクタ２３８並びに関連する行線及び列線を通して電流を引き込む。
【００３８】
図７は、補償回路６２０のための制御シグナリングを詳細に示すタイミングダイアグラム７００を示す。ダイアグラム７００では、セレクタ２３８は、閾値電圧又は閾値電流などの閾値条件を超えることによって、「オン」状態に変更される。電圧は、ダイアグラム７００のプロット７０１に見られるように、選択可能なＭＲＡＭセル２３０にわたって電圧を確立することができ、これは、セレクタ２３８について閾値電圧（Ｖｔ）を上回る電圧を生成する。具体的には、電圧は、Ｖビット線とＶワード線の差として確立されるか、又は本実施例では２．３Ｖである。Ｖビット線は、列ドライバ２４２によって列線２５２に印加される電圧に対応する。Ｖワード線は、行ドライバ２４１によって行線２５１に印加される電圧に対応する。セレクタ２３８が「オン」状態に置かれると、電流がセレクタ２３８を通過できる。その電流がヒステリシス電流値を上回ったままである限り、セレクタ２３８は、「オン」状態又は低抵抗状態に留まる。電流がヒステリシス電流値を下回る場合、セレクタは「オフ」状態に変化し、高抵抗状態に起因して感知可能な電流を通さなくなる。
【００３９】
第１の電流制限は、選択可能なＭＲＡＭセル２３０、すなわち１１μＡにおけるＩ制限＿１を通る電流に印加される。この第１の電流制限は、ダイアグラム７００のプロット７０３に見ることができる。第１の選択信号（Ｓ１）が、関連するトランジスタ６２１をアクティブ状態に制御する第１の電流制限の間に高電圧に留まることにより、対応するコンデンサ６２２が、第１の電流制限にわたってＶ検知上に提示される電圧を追跡することを可能にする。具体的には、Ｉ制限＿１が印加されている間、第１の選択信号（Ｓ１）は、プロット７０２に見られるように、高電圧（アクティブ状態）に駆動され、これは、低電位に結合するようにトランジスタ６２１を制御する。コンデンサ６２２は、Ｉ制限＿１の間にＶ検知上に存在する電圧へと充電することができる。電流制御回路２１０が第２の電流制限（Ｉ制限＿２）を印加する前に、第１の選択信号（Ｓ１）は、プロット７０３に見られるように低く駆動され、トランジスタ６２１を非アクティブ状態に置き、かつ低電位に対してコンデンサ６２２の第２の端子を浮遊させる。しかしながら、コンデンサ６２２の第１の端子は、依然としてＶ検知に結合されている。電流制御回路２１０が第２の電流制限（Ｉ制限＿２）を印加すると、Ｖ検知において存在する電圧は、第１の電流制限（Ｉ制限＿１）の間に、最初にサンプリングされたＶ検知の値から連続的に減算される。Ｉ制限＿１からＩ制限＿２への電流の遷移後、ＶＯＵＴにおけるコンデンサ６２２の第２の端子における電圧は、補償回路６２０の結果に対応する。補償回路６２０からの出力又は結果は、次に、ダイアグラム７００（検知）におけるおよそのタイミングに従って示されるように、ＶＯＵＴで検知することができる。ＶＯＵＴにおけるこの結果は、式２０３の離散微分の計算に対応し、次いで、ＭＲＡＭセル２３１の磁化状態を決定するために使用される。
【００４０】
図７のダイアグラム７１０は、補償回路６２０及びダイアグラム７００について上述したこのプロセスを使用してシミュレーションした結果を示す。ダイアグラム５１０のシミュレーションにおいてセレクタ２３８として使用される特定のセレクタは、８５℃の周囲温度において１．７Ｖの閾値電圧（Ｖｔ）を有するオボニック閾値スイッチ（ＯＴＳ）である。ダイアグラム７１０におけるＣｄの例示的な静電容量値は、１０ｆＦに設定されるが、他の値を利用することができる。更に、ダイアグラム７１０は、２つのコンデンサを利用する補償回路４２０と１つのコンデンサを利用する補償回路６２０の間の比較を示す。補償回路６２０の単一のコンデンサベースの回路は、補償回路４２０の２つのコンデンサ回路よりも、Ｖオフセットにもそれほど依存しない結果を与える。有利には、補償回路６２０は、より少ない複雑さの構成、より小さい部品数を有し、Ｖ検知及びＶＯＵＴに対してより少ない総静電容量を提示し、補償回路４２０よりも速い結果を生成することができる。
【００４１】
ダイアグラム７１０では、曲線７１１及び７１３は、セレクタ２３８のＶオフセットの関数として、補償回路４２０を使用するＶ検知検知窓を示す。曲線７１２及び７１４は、セレクタ２３８のＶオフセットの関数として、補償回路６２０を使用するＶ検知検知窓を示す。見られるように、ＶオフセットによるＶ検知のより大きな変動が、曲線７１２及び７１４よりも曲線７１１及び７１３について示されている。Ｖオフセットによる、この電圧ＶＯＵＴの変動の低減は、曲線７１２及び７１４に対してはるかに小さく、＋／−０．１Ｖより大きなＶオフセットのマージンは、補償回路４２０の２つのコンデンサ減算回路を使用する曲線７１１及び７１３に示される＋／−０．２Ｖより小さいマージンと比較して、補償回路６２０の単一のコンデンサ回路を使用して得ることができる。このシミュレーションに使用された特定のセレクタよりも漏れが少ないセレクタ２３８用のセレクタを使用して、より良好な結果が得られるであろう。
【００４２】
図８は、本明細書で論じる様々な回路及びシステムの動作を示すために提示される。図８の動作は、図２の要素の文脈で論じられているが、代わりに異なる要素が利用され得る。図８では、選択可能なＭＲＡＭセル２３０から読み出された電圧に対する補償が行われる。この補償は、セレクタ２３８が選択可能なＭＲＡＭセル２３０電流を通過させた結果として生じる電圧に与える影響を低減する。具体的には、有効にされると、セレクタ２３８は、デバイス間で、並びにセレクタ２３８を通過する電流に基づいて、変動し得る特定のＶオフセット特性を有する。したがって、ＭＴＪ  ２３２から構成されるＭＲＡＭ要素２３１の電圧を読み取ることは困難であり得る。
【００４３】
要求されないが、いくつかの実施例は、読み出し動作前に消去動作又は書き込み動作を実行することができる。具体的には、ＭＲＡＭ要素３２１は、任意選択的に初期状態に消去することができ、次いで、所望のデータ値をＭＲＡＭ要素３２１に書き込むか、又はプログラムすることができる。別の実施例では、動作８０３〜８０５で論じられるような読み出し動作は、ＭＲＡＭ要素３２１の現在の状態を決定するために消去又は書き込み動作の前に実行され得る。ＭＲＡＭ要素３２１が所望の状態にある場合、消去又は書き込み動作を省略することができる。なお更なる実施例では、ＭＲＡＭ要素３２１は、初期状態に消去することなく、又は読み出し動作を介して以前にプログラムされた状態をチェックすることなく、書き込むか、又はプログラムすることができる。
【００４４】
消去動作が所望される場合、任意選択的な動作８０１を実行することができる。動作８０１では、まず、選択可能なＭＲＡＭセル２３０からデータを消去する。これは、選択可能なＭＲＡＭセル２３０にわたる電圧であって、セレクタ２３８をアクティブ又は導電状態に切り替えるために必要な閾値電圧（Ｖｔ）を超える電圧を駆動することによって達成することができる。導電状態になったら、セレクタ２３８は、選択可能なＭＲＡＭセル２３０内の直列接続されたＭＴＪ  ２３２を消去するために使用される電流を通すことができる。この消去動作は、所望の初期状態へと、ＭＴＪ  ２３２の磁化状態を置き、これは、数ある値の中でも、２値の「１」又は「０」を表し得る。この状態は、ＭＴＪ  ２３２の平行（Ｐ）又は逆平行（ＡＰ）状態に対応し、相対的に大きい電流が、電流極性に応じて、ＭＴＪ  ２３２を初期状態（例えばＰ又はＡＰ）に強いるための好ましい方向又は極性で、ＭＴＪ  ２３２を通過することができる。セレクタ２３８は、双方向又は双極性セレクタ要素を含むので、セレクタ２３８は、ＭＴＪ  ２３２のいずれかの極性で電流を通すことができる。
【００４５】
図１に示されるようなＭＲＡＭセルのアレイに利用される場合、特定の列及び行線が、消去のために標的ＭＲＡＭセルに到達するように選択され得る。図１に示されるような、クロスポイントメモリアレイでは、各メモリセルは、典型的には、列及び行線の各接合部で個々に選択可能である。選択動作を制御するために、様々な列及び行選択回路を利用することができる。
【００４６】
書き込み動作が所望される場合、任意選択的な動作８０２を実行することができる。選択可能なＭＲＡＭセル２３０は、ＭＲＡＭ要素３２１に書き込まれるか又はプログラムされるデータ値を有することができる。任意選択的な動作８０２では、データは、選択可能なＭＲＡＭセル２３０にわたる電圧であって、セレクタ２３８をアクティブ又は導電状態に切り替えるために必要な閾値電圧（Ｖｔ）を超える電圧を駆動することによって書き込まれる。導電状態になったら、セレクタ２３８は、選択可能なＭＲＡＭセル２３０内の直列接続されたＭＴＪ  ２３２をプログラムするために使用される電流を通すことができる。この書き込み動作は、数ある値の中でも、２値の「１」又は「０」を含み得るデータ値を表すために所望の状態へと、ＭＴＪ  ２３２の磁化状態を置く。これらのデータ値又はデータ状態は、ＭＴＪ  ２３２の平行（Ｐ）又は逆平行（ＡＰ）状態に対応し、電流が、電流極性に応じて、ＭＴＪ  ２３２を所望の状態（例えばＰ又はＡＰ）に強いるための好ましい方向又は極性で、ＭＴＪ  ２３２を通過することができる。セレクタ２３８は、双方向又は双極性セレクタ要素を含むので、セレクタ２３８は、ＭＴＪ  ２３２のいずれかの極性で電流を通すことができる。
【００４７】
ここで、強化された読み出し動作の論述を検討すると、選択可能なＭＲＡＭセル２３０は、ＭＲＡＭ要素３２１から読み出されたデータ値を有することができる。動作８０３では、選択可能なＭＲＡＭセル２３０にわたる電圧であって、セレクタ２３８をアクティブ又は導電状態に切り替えるために必要な閾値電圧（Ｖｔ）を超える電圧を駆動することによって、選択可能なＭＲＡＭセル２３０からデータを読み出す。導電状態になったら、セレクタ２３８は、選択可能なＭＲＡＭセル２３０内の直列接続されたＭＴＪ  ２３２の現在の磁化状態を読み出すために使用される電流を通すことができる。この読み出し動作は、数ある値の中でも、２値の「１」又は「０」を含み得るデータ値を表す、以前にプログラムされた磁化状態に依存する、ＭＴＪ  ２３２にわたる電圧を生成する。これらのデータ値又はデータ状態は、ＭＴＪ  ２３２の平行（Ｐ）又は逆平行（ＡＰ）状態に対応し、電流は、現在の磁化状態を反映しているＭＴＪ  ２３２にわたる電圧を生成するための好ましい方向又は極性で、ＭＴＪ  ２３２を通過することができる。セレクタ２３８は、双方向又は双極性セレクタ要素を含むので、セレクタ２３８は、ＭＴＪ  ２３２のいずれかの極性で電流を通すことができる。
【００４８】
しかしながら、図２の実施態様では、読み出し電流は、Ｉ制限について示される極性で、すなわち列ドライバ２４２から列線２５２を通って、直列接続されたセレクタ２３８及びＭＲＡＭ要素２３１を通って、行線２５１及び行ドライバ２４１を通って流れる。動作中、電圧は、セレクタ２３８を導電状態に変更するために利用され得るが、次に、セレクタ２３８及びＭＲＡＭ要素２３１を通った電流は、電流ミラー２１２と併せて電流制御回路２１０を使用して、大きさを制限される。この電流は、Ｖ検知で１つ以上の電圧を生成するために様々な方法で制限される。図３に示される第１の実施例では、Ｖ検知で傾斜電圧を生成する傾斜電流制限３０１が利用される。補償回路３２０は、Ｖ検知を受信し、セレクタ２３８のＶオフセット特性を補償するために利用され得る。この補償は、有利には、印加された読み出し電流によってＭＴＪ  ２３２にわたって生成される電圧に対するＶオフセットの影響を有利に低減し、並びに、セレクタ２３８におけるデバイス間変動性の作用を低減する。
【００４９】
図４に示される第２の実施例では、Ｖ検知で２つの後続電圧を生成する階段状電流制限４０１が利用される。補償回路４２０を利用してＶ検知を受信し、Ｖ検知の各値を一時的に記憶することができる。第１の電流制限から記憶されたＶ検知の第１の値は、第２の電流制限から記憶されたＶ検知の第２の値を減算することによって低減される。したがって、補償回路４２０は、この減算された結果を用いてセレクタ２３８のＶオフセット特性を補償することができる。図３のものと同様に、図４で実行される補償は、適用された読み出し電流によって、ＭＴＪ  ２３２にわたって生成された電圧に対するＶオフセットの影響を有利に低減し、並びに、セレクタ２３８におけるデバイス間変動性の作用を低減する。しかしながら、補償回路４２０は、補償回路３２０のものよりも少ない回路の複雑さでこの補償を達成する。
【００５０】
図６に示される第３の実施例では、Ｖ検知で２つの後続電圧を生成する階段状電流制限６０１が利用される。補償回路６２０は、Ｖ検知を受信し、第１の電流制限中にＶ検知の第１の値を一時的に記憶し、単一のコンデンサ内に、第２の電流制限中のＶ検知の第１の（記憶された）値からＶ検知の第２の値を減算するために利用することができる。したがって、補償回路６２０は、この減算された結果を用いてセレクタ２３８のＶオフセット特性を補償することができる。図４のものと同様に、図６で実行される補償は、適用された読み出し電流によって、ＭＴＪ  ２３２にわたって生成された電圧に対するＶオフセットの影響を有利に低減し、並びに、セレクタ２３８におけるデバイス間変動性の作用を低減する。しかしながら、補償回路６２０は、補償回路４２０のものよりも少ない回路の複雑さでこの補償を達成する。
【００５１】
上述したように、様々な電流制限から得られた検知電圧に基づいて、出力回路２２０は、出力電圧（ＶＯＵＴ）を決定する（８０４）。様々な補償回路が、ＭＴＪ  ２３２にわたって生成された電圧に対するＶオフセットの影響を補償するために含まれ得る。しかしながら、上述の補償回路の結果は、典型的には、減算された又はさもなければ排除されたＶオフセットの影響を伴う、Ｖ検知の導関数又は微分版を含む。これは、図２の式２０３の導関数又は微分版によって表すことができる。
【００５２】
次いで、出力回路２２０は、補償回路からの出力電圧に基づいて、選択可能なＭＲＡＭセル２３０内のＭＲＡＭ要素２３１におけるデータの値を決定する（８０５）。いくつかの実施例では、出力回路２２０は、ＶＯＵＴへの不定積分、積分、又は他の数学的操作を計算して、ＭＲＡＭ要素２３１内のＭＴＪ  ２３２の磁化状態を決定する。更なる実施例では、出力回路２２０は、ＶＯＵＴを直接解釈して、ＭＲＡＭ要素２３１内のＭＴＪ  ２３２の磁化状態を決定することができる。例えば、ＭＲＡＭ要素２３１内のＭＴＪ  ２３２の磁化状態が、２つの可能な値（例えば、一例では、平行状態及び逆平行状態に対応する「１」及び「０」）を有する場合、出力回路２２０は、ＶオフセットがＶＯＵＴから低減又は除去されると、２つの状態間の電圧差を決定することができる。したがって、ＶＯＵＴの２つの異なる電圧は、ＭＲＡＭ要素２３１内のＭＴＪ  ２３２の特定の磁化状態、したがって異なるデータ値にそれぞれ対応するであろう。次いで、データ値は、１つ以上の外部システムに示される異なる論理レベル、電圧レベル、又は他の表現に相関させることができる。更なる実施例では、バッファ１６０が、１つ以上の外部システムへの転送前に、データ値を記憶するために利用されてもよい。
【００５３】
含まれる説明及び図は、当業者に最良の形態を作製及び使用する方法を教示するための特定の実施形態を描写する。本発明の原理を教示する目的で、いくつかの従来の態様は、簡略化又は省略されている。当業者は、本開示の範囲内に含まれるこれらの実施形態からの変形を理解するであろう。当業者であれば、上記の特徴を様々な手法で組み合わせて、複数の実施形態を形成することができることも理解するであろう。その結果、本開示は、上述の特定の実施形態に限定されるものではなく、特許請求の範囲及びそれらの均等物によってのみ限定される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【外国語明細書】
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