(57)【要約】【課題】半導体記憶装置の単位面積当たりの記憶容量を大きくする。【解決手段】実施形態の半導体記憶装置は、複数の第１導電体層２３、複数の第２導電体層２４、及びピラーＭＰを含む。ピラーＭＰは、複数の第１導電体層２３と複数の第２導電体層２４とを貫通している。ピラーＭＰは、複数の第１導電体層２３と対向する第１半導体層３１と、複数の第２導電体層２４と対向する第２半導体層４１と、第２半導体層４１と複数の第２導電体層２４との間に設けられた第３導電体層４３と、第２半導体層４１と第３導電体層４３との間に設けられたゲート絶縁膜４２とを含んでいる。ピラーＭＰと第１導電体層２３との交差部分はメモリセルトランジスタＭＴとして機能する。ピラーＭＰと第２導電体層２４との交差部分は選択トランジスタＳＴ１として機能する。第３導電体層４３は複数の第２導電体層２４と電気的に接続されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
基板の上方に設けられ、互いが第１方向に離れて積層された複数の第１導電体層と、
前記複数の第１導電体層の上方に設けられ、互いが前記第１方向に離れて積層された複数の第２導電体層と、
前記複数の第１導電体層と前記複数の第２導電体層とを貫通し、前記第１方向に延伸し且つ前記複数の第１導電体層と対向する第１半導体層と、前記第１方向に延伸し且つ前記複数の第２導電体層と対向する第２半導体層と、前記第１方向に延伸し且つ前記第２半導体層と前記複数の第２導電体層との間に設けられた第３導電体層と、前記第２半導体層と前記第３導電体層との間に設けられたゲート絶縁膜とを含むピラーと、を備え、
前記ピラーと前記第１導電体層との交差部分はメモリセルトランジスタとして機能し、
前記ピラーと前記第２導電体層との交差部分は選択トランジスタとして機能し、
前記第３導電体層は前記複数の第２導電体層と電気的に接続されている、
半導体記憶装置。
【請求項２】
前記複数の第２導電体層を分断し且つ内部に絶縁体が形成され、前記第３導電体層に接触する第１スリットをさらに備える、
請求項１に記載の半導体記憶装置。
【請求項３】
前記複数の第１導電体層及び前記複数の第２導電体層を分断し且つ内部に絶縁体が形成され、前記第１方向と交差する第２方向に並んだ２つの第２スリットをさらに備え、
前記２つの第２スリット間には、複数の前記ピラーと、前記第２方向に並んだ複数の前記第１スリットとが設けられている、
請求項２に記載の半導体記憶装置。
【請求項４】
前記複数のピラーは、略等ピッチで配置されている、
請求項３に記載の半導体記憶装置。
【請求項５】
最上層の第１導電体層と最下層の第２導電体層との間の前記第１方向における間隔は、隣り合う第１導電体層間の前記第１方向における間隔よりも広い、
請求項１乃至請求項４のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１８３２２４号公報
【特許文献２】特開２０１４−１７５３４８号公報
【特許文献３】特開２０１４−０１１３８９号公報
【特許文献４】特開２０１８−１６３９６６号公報
【特許文献５】米国特許出願公開第２０１６／０２６８２６９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置の単位面積当たりの記憶容量を大きくする。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、複数の第１導電体層と、複数の第２導電体層と、ピラーと、を含む。複数の第１導電体層は、基板の上方に設けられ、互いが第１方向に離れて積層されている。複数の第２導電体層は、複数の第１導電体層の上方に設けられ、互いが第１方向に離れて積層されている。ピラーは、複数の第１導電体層と複数の第２導電体層とを貫通している。ピラーは、第１方向に延伸し且つ複数の第１導電体層と対向する第１半導体層と、第１方向に延伸し且つ複数の第２導電体層と対向する第２半導体層と、第１方向に延伸し且つ第２半導体層と複数の第２導電体層との間に設けられた第３導電体層と、第２半導体層と第３導電体層との間に設けられたゲート絶縁膜とを含んでいる。ピラーと第１導電体層との交差部分はメモリセルトランジスタとして機能する。ピラーと第２導電体層との交差部分は選択トランジスタとして機能する。第３導電体層は複数の第２導電体層と電気的に接続されている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置の構成例を示すブロック図。
【図２】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成の一例を示す回路図。
【図３】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
【図４】図３のＩＶ−ＩＶ線に沿ったメモリセルアレイの断面構造の一例を示す断面図。
【図５】図４のＶ−Ｖ線に沿ったメモリピラーの断面構造の一例を示す断面図。
【図６】図４のＶＩ−ＶＩ線に沿ったメモリピラーの断面構造の一例を示す断面図。
【図７】第１実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。
【図８】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図９】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１０】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１１】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１２】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１３】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１４】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１５】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１６】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１７】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１８】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図１９】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２０】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２１】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２２】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２３】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２４】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２５】第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図２６】第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面構造の一例を示す断面図。
【図２７】図２６のＸＸＶＩＩ−ＸＸＶＩＩ線に沿ったメモリピラーの断面構造の一例を示す断面図。
【図２８】第２実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。
【図２９】第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図３０】第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図３１】第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図３２】第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図３３】第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図３４】第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図３５】第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図３６】第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの断面図。
【図３７】第２実施形態の変形例に係る半導体記憶装置の備えるメモリセルアレイの断面構造の一例を示す断面図。
【図３８】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面構造の一例を示す断面図。
【図３９】第１実施形態の変形例に係る半導体記憶装置の備えるメモリセルアレイの断面構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
【０００８】
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
【０００９】
［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置１について説明する。
【００１０】
［１−１］半導体記憶装置１の構成
［１−１−１］半導体記憶装置１の全体構成
図１は、第１実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。
【００１１】
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
【００１２】
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【００１３】
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
【００１４】
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【００１５】
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
【００１６】
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【００１７】
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【００１８】
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
【００１９】
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００２０】
［１−１−２］メモリセルアレイ１０の回路構成
図２は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。
【００２１】
各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【００２２】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【００２３】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
【００２４】
以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【００２５】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【００２６】
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
【００２７】
［１−１−３］メモリセルアレイ１０の構造
以下に、第１実施形態におけるメモリセルアレイ１０の構造の一例について説明する。
【００２８】
尚、以下で参照される図面において、Ｘ方向はビット線ＢＬの延伸方向に対応し、Ｙ方向はワード線ＷＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１が形成される半導体基板２０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
【００２９】
図３は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の平面レイアウトの一例であり、ストリングユニットＳＵ０〜ＳＵ３に対応する構造体を含む領域を抽出して示している。図３に示すように、メモリセルアレイ１０は、例えばスリットＳＬＴ及びＳＨＥ、メモリピラーＭＰ、コンタクトＣＶ、並びにビット線ＢＬを含んでいる。
【００３０】
複数のスリットＳＬＴは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。複数のスリットＳＨＥは、それぞれがＹ方向に延伸し、隣り合うスリットＳＬＴ間においてＸ方向に配列している。スリットＳＬＴの幅は、例えばスリットＳＨＥの幅よりも広い。スリットＳＬＴ及びＳＨＥのそれぞれは、絶縁体を含んでいる。スリットＳＬＴは、例えばワード線ＷＬに対応する配線層と、選択ゲート線ＳＧＤに対応する配線層と、選択ゲート線ＳＧＳに対応する配線層とのそれぞれを分断する。スリットＳＨＥは、選択ゲート線ＳＧＤに対応する配線層を分断する。
【００３１】
スリットＳＬＴ及びＳＨＥによって区切られた領域が、１つのストリングユニットＳＵに対応している。具体的には、例えばＸ方向に隣り合うスリットＳＬＴ間に、ストリングユニットＳＵ０〜ＳＵ３が設けられる。そして、スリットＳＬＴ間においてスリットＳＨＥによって区切られた４つの領域が、それぞれストリングユニットＳＵ０〜ＳＵ３に対応している。つまり、第１実施形態に係る半導体記憶装置１には、スリットＳＨＥによって挟まれたストリングユニットＳＵが含まれている。メモリセルアレイ１０には、例えば同様のレイアウトがＸ方向に繰り返し配置される。
【００３２】
複数のメモリピラーＭＰは、隣り合うスリットＳＬＴ間の領域において、例えば１６列の千鳥状に配置される。メモリピラーＭＰの各々は、メモリホールＭＨ内に形成される部分と、ＳＧＤホールＳＨ内に形成される部分とを有している。ＳＧＤホールＳＨは、メモリホールＭＨよりも上層に設けられ、メモリホールＭＨよりも径が小さい。
【００３３】
対応するメモリホールＭＨとＳＧＤホールＳＨとの組は、平面視において重なった部分を有している。平面視において、対応するメモリホールＭＨの中心とＳＧＤホールＳＨの中心とは、重なっていても良いし、重なっていなくても良い。スリットＳＨＥの近傍に配置されたメモリピラーＭＰは、スリットＳＨＥと重なった部分を有している。第１実施形態に係る半導体記憶装置１では、スリットＳＨＥとメモリピラーＭＰとの接触が許容されたレイアウトが設計され得る。
【００３４】
複数のビット線ＢＬは、それぞれがＸ方向に延伸し、Ｙ方向に配列している。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのＳＧＤホールＳＨと重なるように配置される。例えば、各ＳＧＤホールＳＨには、２本のビット線ＢＬが重なっている。ＳＧＤホールＳＨに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該ＳＧＤホールＳＨとの間には、コンタクトＣＶが設けられる。ＳＧＤホールＳＨ内の構造体は、コンタクトＣＶを介して対応するビット線ＢＬと電気的に接続される。
【００３５】
尚、以上で説明したメモリセルアレイ１０の平面レイアウトはあくまで一例であり、これに限定されない。例えば、隣り合うスリットＳＬＴ間に配置されるスリットＳＨＥの数は、任意の数に設計され得る。隣り合うスリットＳＬＴ間のストリングユニットＳＵの個数は、スリットＳＨＥの数に基づいて変化する。メモリピラーＭＰの個数及び配置は、任意の個数及び配置に設計され得る。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
【００３６】
図４は、図３のＩＶ−ＩＶ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の断面構造の一例を示している。図４に示すように、メモリセルアレイ１０は、例えば導電体層２１〜２５をさらに含んでいる。導電体層２１〜２５は、半導体基板２０の上方に設けられる。
【００３７】
具体的には、半導体基板２０の上方に、絶縁体層を介して導電体層２１が設けられる。図示が省略されているが、例えば半導体基板２０と導電体層２１との間の絶縁体層には、センスアンプモジュール１６等の回路が設けられる。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２１は、例えばシリコン（Ｓｉ）を含んでいる。
【００３８】
導電体層２１の上方に、絶縁体層を介して導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばシリコン（Ｓｉ）を含んでいる。
【００３９】
導電体層２２の上方に、絶縁体層と導電体層２３とが交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。例えば、積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体層２３は、例えばタングステン（Ｗ）を含んでいる。
【００４０】
最上層の導電体層２３の上方に、絶縁体層を介して例えば４層の導電体層２４が積層される。最上層の導電体層２３と最下層の導電体層２４とのＺ方向における間隔は、隣り合う導電体層２３間のＺ方向における間隔よりも大きい。言い換えると、最上層の導電体層２３と最下層の導電体層２４との間の絶縁体層の厚さは、隣り合う導電体層２３間の絶縁体層の厚さよりも厚い。
【００４１】
隣り合う導電体層２４間には、絶縁体層が設けられる。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。以下では、積層された４層の導電体層２４のことを、半導体基板２０側から順に、それぞれ選択ゲート線ＳＧＤａ、ＳＧＤｂ、ＳＧＤｃ及びＳＧＤｄと呼ぶ。重なった選択ゲート線ＳＧＤａ、ＳＧＤｂ、ＳＧＤｃ及びＳＧＤｄの組が、選択ゲート線ＳＧＤとして使用される。導電体層２４は、例えばタングステン（Ｗ）を含んでいる。
【００４２】
最上層の導電体層２４の上方に、絶縁体層を介して導電体層２５が設けられる。例えば導電体層２５は、Ｘ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層２５は、Ｙ方向に沿って配列している。導電体層２５は、例えば銅（Ｃｕ）を含んでいる。
【００４３】
メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられ、導電体層２２〜２４を貫通している。具体的には、メモリピラーＭＰのメモリホールＭＨに対応する部分は、導電体層２２及び２３を貫通し、底部が導電体層２１に接触している。メモリピラーＭＰのＳＧＤホールＳＨに対応する部分は、メモリホールＭＨに対応する部分の上に設けられ、積層された導電体層２４を貫通している。メモリホールＭＨとＳＧＤホールＳＨとの境界を含む層は、最上層の導電体層２３と最下層の導電体層２４との間の層に含まれている。
【００４４】
また、メモリピラーＭＰは、例えばコア部材３０、半導体層３１、積層膜３２、コア部材４０、半導体層４１、絶縁体層４２、導電体層４３、及び半導体部４４を含んでいる。コア部材３０、半導体層３１、及び積層膜３２は、メモリホールＭＨに対応する部分に含まれている。コア部材４０、半導体層４１、絶縁体層４２、導電体層４３、及び半導体部４４は、ＳＧＤホールＳＨに対応する部分に含まれている。
【００４５】
コア部材３０は、Ｚ方向に沿って延伸して設けられる。コア部材３０の上端は、例えば最上層の導電体層２３が設けられた層よりも上層に含まれ、コア部材３０の下端は、例えば導電体層２１が設けられた層内に含まれる。コア部材３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
【００４６】
半導体層３１は、コア部材３０を覆っている。半導体層３１は、例えば円筒状に設けられた部分を含んでいる。例えば、半導体層３１の底部は、導電体層２１に接触している。尚、コア部材３０の側面及び底面に設けられた半導体層３１と、コア部材３０上に設けられた半導体層３１とは、異なる工程で形成される。
【００４７】
積層膜３２は、導電体層２１と半導体層３１とが接触している部分を除いて、メモリホールＭＨ内の半導体層３１の側面及び底面を覆っている。積層膜３２は、例えば円筒状に設けられた部分を含んでいる。積層膜３２の詳細な層構造については後述する。
【００４８】
コア部材４０は、Ｚ方向に沿って延伸して設けられる。例えば、コア部材４０の上端は、最上層の導電体層２４が設けられた層よりも上層に含まれ、コア部材４０の下端は、最上層の導電体層２３と最下層の導電体層２４との間の層に含まれている。コア部材４０は、例えば酸化シリコン等の絶縁体を含んでいる。
【００４９】
半導体層４１は、コア部材４０の側面及び底面を覆った第１の部分と、コア部材４０の底部からＺ方向に延伸した第２の部分とを含んでいる。半導体層４１の第１部分は、例えば円筒状に設けられた部分を含んでいる。例えば、半導体層４１の第１部分の上端は、最上層の導電体層２４が設けられた層よりも上層に含まれ、半導体層４１の第１部分の下端は、最上層の導電体層２３と最下層の導電体層２４との間の層に含まれている。半導体層４１の第２部分は、対応するメモリホールＭＨ内の半導体層３１の上面に接触している。
【００５０】
絶縁体層４２は、半導体層４１の第１部分の側面及び底面を覆っている。絶縁体層４２は、例えば円筒状に設けられた部分を含んでいる。例えば、絶縁体層４２の上端は、最上層の導電体層２４が設けられた層よりも上層に含まれ、絶縁体層４２の下端は、最上層の導電体層２３と最下層の導電体層２４との間の層に含まれている。絶縁体層４２は、例えば酸化シリコン等の絶縁体を含んでいる。
【００５１】
導電体層４３は、絶縁体層４２の側面の一部分を覆っている。導電体層４３は、円筒状に設けられた部分を含んでいる。例えば、導電体層４３の上端は、最上層の導電体層２４が設けられた層よりも上層に含まれ、導電体層４３の下端は、最上層の導電体層２３と最下層の導電体層２４との間の層に含まれている。導電体層４３は、貫通している選択ゲート線ＳＧＤａ、ＳＧＤｂ、ＳＧＤｃ及びＳＧＤｄと電気的に接続されている。
【００５２】
半導体部４４は、側面が半導体層４１の内壁に接し、底面がコア部材４０及び半導体層４１に接している。半導体部４４は、最上層の導電体層２４よりも上層に含まれている。半導体部４４は、例えば半導体層４１と同様の材料で設けられる。
【００５３】
以上で説明したＳＧＤホールＳＨ内の構造において、半導体層４１及び絶縁体層４２は、導電体層４３の上端に沿って設けられた部分を有している。絶縁体層４２の側面の一部分と、導電体層４３の側面とは、ＳＧＤホールＳＨの内壁に接している。例えば、半導体層４１、絶縁体層４２、及び半導体部４４の上端は揃っている。
【００５４】
メモリピラーＭＰ内の半導体層４１及び半導体部４４の上面には、柱状のコンタクトＣＶが設けられる。図示された領域には、８本のメモリピラーＭＰのうち、４本のメモリピラーＭＰに対応するコンタクトＣＶが表示されている。当該領域においてコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。コンタクトＣＶの上面には、１個の導電体層２５、すなわち１本のビット線ＢＬが接触している。１本のビット線ＢＬには、スリットＳＬＴ及びＳＨＥで区切られた空間のそれぞれにおいて、１個のコンタクトＣＶが接続される。
【００５５】
スリットＳＬＴは、例えばＹＺ平面に沿って広がった板状に形成され、導電体層２２〜２４を分断している。スリットＳＬＴの上端は、最上層の導電体層２４と導電体層２５との間の層に含まれている。スリットＳＬＴの下端は、例えば導電体層２１が設けられた層に含まれている。スリットＳＬＴは、例えば酸化シリコン等の絶縁体を含んでいる。
【００５６】
スリットＳＨＥは、例えばＹＺ平面に沿って広がった板状に形成され、積層された導電体層２４を分断している。スリットＳＨＥの上端は、最上層の導電体層２４と導電体層２５との間の層に含まれている。スリットＳＨＥの下端は、例えば最上層の導電体層２３が設けられた層と最下層の導電体層２４が設けられた層との間の層に含まれている。スリットＳＨＥは、例えば酸化シリコン等の絶縁体を含んでいる。
【００５７】
スリットＳＬＴの上端と、スリットＳＨＥの上端とは揃っている。メモリピラーＭＰの上端と、スリットＳＬＴ及びＳＨＥの上端とは、揃っていても良いし、揃っていなくても良い。導電体層４３の下端とスリットＳＨＥの下端とは、揃っていても良いし、揃っていなくても良い。
【００５８】
図５は、図４のＶ−Ｖ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示している。より具体的には、図５は、半導体基板２０の表面に平行且つ導電体層２３を含む層における、メモリピラーＭＰのメモリホールＭＨに対応する部分の断面構造を示している。
【００５９】
図５に示すように、導電体層２３を含む層では、例えばコア部材３０は、メモリピラーＭＰの中央部に設けられる。半導体層３１は、コア部材３０の側面を囲っている。積層膜３２は、半導体層３１の側面を囲っている。具体的には、積層膜３２は、例えばトンネル絶縁膜３３、絶縁膜３４、及びブロック絶縁膜３５を含んでいる。
【００６０】
トンネル絶縁膜３３は、半導体層３１の側面を囲っている。絶縁膜３４は、トンネル絶縁膜３３の側面を囲っている。ブロック絶縁膜３５は、絶縁膜３４の側面を囲っている。導電体層２３は、ブロック絶縁膜３５の側面を囲っている。トンネル絶縁膜３３及びブロック絶縁膜３５のそれぞれは、例えば酸化シリコンを含んでいる。絶縁膜３４は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
【００６１】
図６は、図４のＶＩ−ＶＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示している。より具体的には、図６は、半導体基板２０の表面に平行且つ導電体層２４を含む層における、メモリピラーＭＰのＳＧＤホールＳＨに対応する部分の断面構造を示している。また、図６に示された領域では、メモリピラーＭＰとスリットＳＨＥとが接触している。
【００６２】
図６に示すように、導電体層２４を含む層では、例えばコア部材４０は、ＳＧＤホールＳＨの中央部に設けられる。半導体層４１は、コア部材４０の側面を囲っている。絶縁体層４２は、半導体層４１の側面を囲っている。導電体層４３は、絶縁体層４２の側面を囲っている。導電体層４３の側面は、例えば導電体層２４と、スリットＳＨＥとのそれぞれに接触している。
【００６３】
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２３とが交差する部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差する部分が、選択トランジスタＳＴ１として機能する。
【００６４】
つまり、半導体層３１は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ２のそれぞれのチャネルとして使用される。絶縁膜３４は、メモリセルトランジスタＭＴの電荷蓄積層として使用される。半導体層４１は、選択トランジスタＳＴ１のチャネルとして使用される。絶縁体層４２は、選択トランジスタＳＴ１のゲート絶縁膜として使用される。これにより、メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。
【００６５】
尚、以上で説明したメモリセルアレイ１０の構造はあくまで一例であり、メモリセルアレイ１０はその他の構造を有していても良い。例えば、導電体層２３の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体層２２が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体層２２と異なる導電体が使用されても良い。選択ゲート線ＳＧＤに対応した導電体層２４は、少なくとも２層以上設けられていれば良い。メモリピラーＭＰと導電体層２５との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。スリットＳＬＴ内は、複数種類の絶縁体により構成されても良い。例えば、スリットＳＬＴに酸化シリコンが埋め込まれる前に、スリットＳＬＴの側壁として窒化シリコンが形成されても良い。
【００６６】
［１−２］半導体記憶装置１の製造方法
以下に、図７を適宜参照して、第１実施形態に係る半導体記憶装置１における、ワード線ＷＬに対応する積層構造の形成からスリットＳＬＴの形成までの一連の製造工程の一例について説明する。図７は、第１実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図８〜図２５のそれぞれは、第１実施形態に係る半導体記憶装置１の製造工程における、メモリセルアレイ１０に対応する構造体を含む断面構造の一例を示している。尚、以下で参照される製造工程の断面図には、半導体基板２０の表面に平行な断面と、半導体基板２０の表面に鉛直な断面とが含まれている。また、各製造工程の断面図に表示された領域は、複数のメモリピラーＭＰと、スリットＳＬＴ及びＳＨＥとのそれぞれが形成される領域を含んでいる。
【００６７】
まず、ステップＳ１０１の処理が実行され、図８に示すようにワード線部の犠牲部材５３が積層される。具体的には、まず半導体基板２０上に、絶縁体層５０、導電体層２１、絶縁体層５１、及び導電体層２２が順に積層される。図示が省略されているが、絶縁体層５０内には、センスアンプモジュール１６等に対応する回路が形成される。その後、導電体層２２上に絶縁体層５２及び犠牲部材５３が交互に積層され、最上層の犠牲部材５３上に絶縁体層５４が形成される。
【００６８】
導電体層２１は、ソース線ＳＬとして使用され、導電体層２２は、選択ゲート線ＳＧＳとして使用される。導電体層２１及び２２のそれぞれは、例えばシリコン（Ｓｉ）を含んでいる。絶縁体層５１、５２及び５４のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。例えば、犠牲部材５３が形成される層数が、積層されるワード線ＷＬの本数に対応している。犠牲部材５３は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
【００６９】
次に、ステップＳ１０２の処理が実行され、図９及び図１０に示すようにメモリホールＭＨが形成される。具体的には、まずフォトリソグラフィ等によって、メモリホールＭＨに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、メモリホールＭＨが形成される。平面視において複数のメモリホールＭＨは、千鳥状に配置されている。
【００７０】
本工程で形成されるメモリホールＭＨは、絶縁体層５１、５２及び５４、犠牲部材５３、並びに導電体層２２のそれぞれを貫通し、メモリホールＭＨの底部は、例えば導電体層２１内で停止する。本工程における異方性エッチングは、例えばＲＩＥ（Reactive Ion Etching）である。
【００７１】
次に、ステップＳ１０３の処理が実行され、図１１に示すようにメモリホールＭＨ内の積層構造が形成される。具体的には、メモリホールＭＨの側面及び底面と、絶縁体層５４の上面とに、積層膜３２が形成される。すなわち、ブロック絶縁膜３５、絶縁膜３４、及びトンネル絶縁膜３３が順に形成される。
【００７２】
そして、メモリホールＭＨ底部の積層膜３２が除去された後に、半導体層３１及びコア部材３０が順に形成され、メモリホールＭＨ内がコア部材３０によって埋め込まれる。それから、メモリホールＭＨ上部に形成されたコア部材３０の一部が除去され、その空間に半導体材料が埋め込まれる。その後、絶縁体層５４よりも上層に残存する積層膜３２、半導体層３１、及び半導体材料が除去される。これにより、メモリホールＭＨ内にメモリピラーＭＰに対応する構造体が形成される。
【００７３】
次に、ステップＳ１０４の処理が実行され、図１２に示すように選択ゲート線部の犠牲部材５６が積層される。具体的には、絶縁体層５４上に絶縁体層５５が形成され、絶縁体層５５上に、犠牲部材５６及び絶縁体層５７が交互に積層される。最上層の犠牲部材５６上に、絶縁体層５８が形成される。絶縁体層５５、５７及び５８のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。犠牲部材５６が形成される層数が、積層される選択ゲート線ＳＧＤの本数に対応している。犠牲部材５６は、例えば犠牲部材５３と同様の材料により形成され、窒化シリコン（ＳｉＮ）を含んでいる。
【００７４】
次に、ステップＳ１０５の処理が実行され、図１３及び図１４に示すようにスリットＳＨＥが形成される。具体的には、まずフォトリソグラフィ等によって、スリットＳＨＥに対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、スリットＳＨＥが形成される。平面視においてスリットＳＨＥは、千鳥状に配置されたメモリホールＭＨと重なった部分を有している。
【００７５】
本工程で形成されるスリットＳＨＥは、絶縁体層５７及び５８並びに犠牲部材５６のそれぞれを分断し、スリットＳＨＥの底部は、例えば絶縁体層５５が設けられた層内で停止する。スリットＳＨＥは、少なくとも積層された犠牲部材５６の全てを分断していれば良い。本工程における異方性エッチングは、例えばＲＩＥである。
【００７６】
次に、ステップＳ１０６の処理が実行され、図１５に示すようにスリットＳＨＥ内に犠牲部材５９が形成される。具体的には、絶縁体層５８上に、スリットＳＨＥが埋まるように犠牲部材５９が形成される。そして、絶縁体層５８よりも上層に形成された犠牲部材５９が、例えばエッチバック処理によって除去される。犠牲部材５９は、例えば犠牲部材５６と同様の材料により形成され、窒化シリコン（ＳｉＮ）を含んでいる。
【００７７】
次に、ステップＳ１０７の処理が実行され、図１６及び図１７に示すようにＳＧＤホールＳＨが形成される。具体的には、まずフォトリソグラフィ等によって、ＳＧＤホールＳＨに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、ＳＧＤホールＳＨが形成される。平面視において複数のＳＧＤホールＳＨは、それぞれ複数のメモリホールＭＨに重なっている。また、複数のＳＧＤホールＳＨには、スリットＳＨＥと重なっているＳＧＤホールＳＨが含まれている。
【００７８】
本工程で形成されるＳＧＤホールＳＨは、絶縁体層５７及び５８、並びに犠牲部材５６のそれぞれを貫通し、ＳＧＤホールＳＨの底部は、例えば絶縁体層５５内で停止する。ＳＧＤホールＳＨの底部は、スリットＳＨＥの底部と揃っていても良いし、揃っていなくても良い。本工程における異方性エッチングは、例えばＲＩＥである。
【００７９】
次に、ステップＳ１０８の処理が実行され、図１８に示すようにＳＧＤホールＳＨ内の積層構造が形成される。具体的には、まずＳＧＤホールＳＨの側面及び底面に、導電体層４３が形成される。その後、例えばエッチバック処理によってＳＧＤホールＳＨ底部の導電体層４３が除去される。導電体層４３の高さの調整は、ＳＧＤホールＳＨ内に所望の高さの犠牲部材を形成した後のエッチングによって実行されても良い。
【００８０】
そして、ＳＧＤホールＳＨの側面及び底面に、絶縁体層４２が形成される。その後、エッチバック処理によってＳＧＤホールＳＨ底部の絶縁体層４２が除去され、各ＳＧＤホールＳＨの底部において、さらにＳＧＤホールＳＨの直下の絶縁体層５５がエッチングされて、対応するメモリホールＭＨ内の半導体層３１の上面が露出する。それから、半導体層４１及びコア部材４０が順に形成され、ＳＧＤホールＳＨ内がコア部材４０によって埋め込まれる。その後、ＳＧＤホールＳＨ上部に形成されたコア部材４０の一部が除去され、その空間に半導体材料が埋め込まれる。絶縁体層５８よりも上層に残存する絶縁体層４２、半導体層４１、コア部材４０、及び半導体材料は、例えばＣＭＰによって除去される。本工程によりＳＧＤホールＳＨ内に残った半導体材料が、半導体部４４に対応している。これにより、ＳＧＤホールＳＨ内にメモリピラーＭＰに対応する構造体が形成される。
【００８１】
次に、ステップＳ１０９の処理が実行され、図１９及び図２０に示すようにスリットＳＬＴが形成される。具体的には、まずフォトリソグラフィ等によって、スリットＳＬＴに対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、スリットＳＬＴが形成される。
【００８２】
本工程で形成されるスリットＳＬＴは、絶縁体層５１、５２、５４、５５、５７及び５８、犠牲部材５３及び５６、並びに導電体層２２のそれぞれを分断し、スリットＳＬＴの底部は、例えば導電体層２１が設けられた層内で停止する。尚、スリットＳＬＴの底部は、少なくとも導電体層２１が形成された層に達していれば良い。本工程における異方性エッチングは、例えばＲＩＥである。
【００８３】
次に、ステップＳ１１０の処理が実行され、ワード線部と選択ゲート線部の置換処理が実行される。具体的には、図２１に示すように、まずスリットＳＬＴ内で露出した導電体層２１及び２２の表面が酸化され、図示されない酸化保護膜が形成される。その後、例えば熱リン酸によるウェットエッチングによって、犠牲部材５３、５６及び５９が選択的に除去される。犠牲部材５３、５６及び５９が除去された構造体は、複数のメモリピラーＭＰ等によってその立体構造が維持される。
【００８４】
そして、図２２及び図２３に示すように、犠牲部材５３及び５６が除去された空間に導電体６０が埋め込まれる。このとき、犠牲部材５３が除去された空間には、スリットＳＬＴを介して導電体６０が埋め込まれ、隣り合うスリットＳＨＥ間において犠牲部材５６が除去された空間には、スリットＳＨＥを介して導電体６０が埋め込まれる。
【００８５】
例えば、導電体６０は、メモリピラーＭＰの側面等、スリットＳＬＴ及びＳＨＥを介して露出した部分から成長する。このため、導電体６０を形成する厚さに依っては、隣り合うメモリピラーＭＰ間に形成される導電体６０に、シームＳＥが形成され得る。本工程では、半導体基板２０の表面に平行な断面において、少なくとも近接する３つのメモリピラーＭＰで形成される三角形の中心近傍に、空隙ＶＯが形成されていれば良い。本工程には、例えばＣＶＤが使用される。
【００８６】
それから、図２４に示すように、エッチバック処理によって、スリットＳＬＴ及びＳＨＥ内部と絶縁体層５８の上面に形成された導電体６０が除去される。このとき、スリットＳＨＥでは、空隙ＶＯとシームＳＥの部分からエッチングが進行する。本工程では、少なくともスリットＳＬＴ及びＳＨＥ内のそれぞれにおいて、隣り合う配線層に形成された導電体６０が分離されていれば良い。
【００８７】
これにより、ワード線ＷＬ０〜ＷＬ７にそれぞれ対応する複数の導電体層２３と、選択ゲート線ＳＧＤに対応する複数の導電体層２４とが形成される。本工程において形成される導電体層２３及び２４は、バリアメタルを含んでいても良い。この場合、犠牲部材５３、５６及び５９の除去後の導電体の形成では、例えば、バリアメタルとして窒化チタン（ＴｉＮ）が成膜された後に、タングステン（Ｗ）が形成される。
【００８８】
次に、ステップＳ１１１の処理が実行され、図２５に示すようにスリットＳＬＴ及びＳＨＥ内に絶縁体６１が形成される。具体的には、絶縁体層５８上に、スリットＳＬＴ及びＳＨＥが埋まるように絶縁体６１が形成される。そして、絶縁体層５８よりも上層に形成された絶縁体６１が、例えばＣＭＰによって除去される。絶縁体６１は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。
【００８９】
以上で説明した第１実施形態に係る半導体記憶装置１の製造工程によって、メモリピラーＭＰと、メモリピラーＭＰに接続されるソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤとのそれぞれが形成される。尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、製造工程の順番が問題が生じない範囲で入れ替えられても良い。
【００９０】
［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１に依れば、半導体記憶装置１の製造コストを抑制しつつ単位面積当たりの記憶容量を大きくすることが出来る。以下に、第１実施形態に係る半導体記憶装置１の詳細な効果について説明する。
【００９１】
メモリセルが三次元に積層された半導体記憶装置では、例えばワード線ＷＬとして使用される板状の配線が積層され、当該積層配線を貫通するメモリピラー内に、メモリセルトランジスタＭＴとして機能するための構造体が形成される。また、半導体記憶装置では、例えばワード線ＷＬと同様に、メモリピラーが貫通した板状の選択ゲート線ＳＧＤが形成され、選択ゲート線ＳＧＤが適宜分割されることによってページ単位の動作が実現される。このような半導体記憶装置において単位面積当たりの記憶容量を大きくするためには、メモリピラーの配置密度を上げることが好ましい。
【００９２】
しかしながら、メモリピラーの配置密度を単純に上げていく場合、選択ゲート線ＳＧＤを分割するためのスリットＳＨＥを、高密度に配列されたメモリピラーＭＰと重ならずに形成することが困難になる。スリットＳＨＥとメモリピラーＭＰとが接触した場合、選択トランジスタＳＴ１の特性ばらつきが大きくなり、動作が不安定になり得る。
【００９３】
これに対して、第１実施形態に係る半導体記憶装置１では、メモリピラーＭＰ内に円筒状の導電体層４３が設けられている。導電体層４３は、例えば高濃度の不純物がドープされたシリコンであり、選択トランジスタＳＴ１のゲート電極として使用される。そして、導電体層４３は、対応する選択ゲート線ＳＧＤ（導電体層２４）と電気的に接続される。第１実施形態に係る半導体メモリ装置１の製造工程において、メモリピラーＭＰは、スリットＳＨＥが形成された後に形成される。
【００９４】
このため、メモリピラーＭＰ内に形成される導電体層４３は、スリットＳＨＥ加工時における影響を受けないため、メモリピラーＭＰ毎の導電体層４３のばらつきが抑制され得る。言い換えると、第１実施形態に係る半導体メモリ装置１の製造方法では、各選択トランジスタＳＴ１において、半導体層４１（チャネル）及び絶縁体層４２（ゲート絶縁膜）を囲む導電体層４３（ゲート電極）の面積を均一にすることが出来る。
【００９５】
その結果、第１実施形態に係る半導体記憶装置１は、スリットＳＨＥとメモリピラーＭＰの重なりを許容し、且つ選択トランジスタＳＴ１の特性ばらつきを抑制することが出来る。従って、第１実施形態に係る半導体メモリ装置は、メモリピラーＭＰを高密度に配置（例えばメモリピラーを略等ピッチで配置）することが可能となり、単位面積当たりの記憶容量を大きくすることが出来る。
【００９６】
また、以上で説明した第１実施形態に係る半導体記憶装置１では、メモリピラーＭＰが高密度に配置されることに伴い、隣り合うスリットＳＬＴ間に３本のスリットＳＨＥが形成されている。隣り合うスリットＳＬＴ間に２本以上のスリットＳＨＥが形成される場合、２本のスリットＳＨＥによって挟まれた領域ではスリットＳＨＥによって遮られるため、スリットＳＬＴを介した横方向のエッチングが実行できない。つまり、２本のスリットＳＨＥによって挟まれた領域では、スリットＳＬＴを介した置換処理が出来ない。
【００９７】
これに対して、第１実施形態に係る半導体記憶装置１の製造方法は、スリットＳＨＥ内に犠牲部材５９を埋め込んだ後にメモリピラーＭＰを形成し、スリットＳＬＴ及びＳＨＥを介した置換処理を実行する。
【００９８】
具体的には、ワード線ＷＬ及び選択ゲート線ＳＧＤに対応する各配線層に形成された犠牲部材のうち、スリットＳＬＴ及びＳＨＥ間に形成された犠牲部材は、スリットＳＬＴを介したウェットエッチングによって除去される。一方で、各配線層に形成された犠牲部材のうち、２本のスリットＳＨＥ間に形成された犠牲部材は、スリットＳＨＥを介したウェットエッチングによって除去される。
【００９９】
そして、スリットＳＬＴ及びＳＨＥ間において犠牲部材が除去された空間には、スリットＳＬＴを介して導電体が埋め込まれ、２本のスリットＳＨＥ間において犠牲部材が除去された空間には、スリットＳＨＥを介して導電体が埋め込まれる。また、第１実施形態に係る半導体記憶装置１では、選択ゲート線ＳＧＤに対応する配線層が複数層用意され、これらの配線層の厚さがそれぞれ薄く設計されることによって、スリットＳＨＥを介した各配線層の埋め込みを可能としている。
【０１００】
選択ゲート線ＳＧＤに対応する配線層の空間を埋め込む工程では、スリットＳＨＥが閉塞する可能性がある。しかしながら、第１実施形態に係る半導体記憶装置１の製造方法は、スリットＳＨＥの一部が閉塞した場合においても、スリットＳＨＥ内に形成されたシームや空隙（ボイド）を介してエッチングを進行させることによって、積層された選択ゲート線ＳＧＤをストリングユニットＳＵ毎に分離することが出来る。
【０１０１】
以上のように、第１実施形態に係る半導体記憶装置１の製造方法は、ワード線ＷＬ及び選択ゲート線ＳＧＤの置換処理を一括で実行することが出来、スリットＳＨＥを用いることによって２本のスリットＳＨＥ間の選択ゲート線ＳＧＤの置換処理を実行することが出来る。その結果、第１実施形態に係る半導体記憶装置１の製造方法は、ワード線ＷＬと選択ゲート線ＳＧＤとを別で形成する場合よりも製造工程を減らすことが出来、製造コストを抑制することが出来る。
【０１０２】
［２］第２実施形態
第２実施形態に係る半導体記憶装置１は、第１実施形態に係る半導体記憶装置１の構造に対して、ＳＧＤホールＳＨの形成が省略された構造を有する。以下に、第２実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
【０１０３】
［２−１］メモリセルアレイ１０の構造
図２６は、第２実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の断面構造の一例を示している。図２６に示すように、第２実施形態におけるメモリセルアレイ１０の構造は、第１実施形態で図４を用いて説明したメモリセルアレイ１０の構造に対して、メモリピラーＭＰの構造が異なっている。具体的には、第２実施形態におけるメモリピラーＭＰでは、メモリホールＭＨ内に、コア部材３０、半導体層３１、積層膜３２、導電体層４３、及び半導体部４４が設けられる。
【０１０４】
コア部材３０、半導体層３１、及び積層膜３２のそれぞれの上端は、最上層の導電体層２４よりも上層に含まれている。積層膜３２は、導電体層４３の内壁に接触している。半導体層３１及び積層膜３２は、導電体層４３に沿って設けられた部分を含んでいる。半導体部４４は、側面が半導体層３１に接触し、底面がコア部材３０及び半導体層３１に接触している。積層膜３２の側面の一部分と、導電体層４３の側面とのそれぞれは、メモリホールＭＨの内壁に接触している。つまり、積層膜３２の側面の一部分は、導電体層４３の側面と揃っている。
【０１０５】
図２７は、図２６のＸＸＶＩＩ−ＸＸＶＩＩ線に沿った断面図であり、第２実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示している。より具体的には、図２７は、半導体基板２０の表面に平行且つ導電体層２４を含む層における、メモリピラーＭＰの断面構造を示している。また、図２７に示された領域では、メモリピラーＭＰとスリットＳＨＥとが接触している。
【０１０６】
図２７に示すように、導電体層２４を含む層では、例えばコア部材３０は、メモリホールＭＨの中央部に設けられる。半導体層３１は、コア部材３０の側面を囲っている。積層膜３２は、半導体層３１の側面を囲っている。具体的には、トンネル絶縁膜３３が、半導体層３１の側面を囲っている。絶縁膜３４が、トンネル絶縁膜３３の側面を囲っている。ブロック絶縁膜３５が、絶縁膜３４の側面を囲っている。導電体層４３は、積層膜３２の側面を囲っている。具体的には、導電体層４３は、ブロック絶縁膜３５の側面を囲っている。導電体層４３の側面は、例えば導電体層２４と、スリットＳＨＥとのそれぞれに接触している。第２実施形態に係る半導体記憶装置１のその他の構成は、第１実施形態に係る半導体記憶装置１の構成と同様のため、説明を省略する。
【０１０７】
［２−２］半導体記憶装置１の製造方法
以下に、図２８を適宜参照して、第２実施形態に係る半導体記憶装置１における、ワード線ＷＬに対応する積層構造の形成からスリットＳＬＴの形成までの一連の製造工程の一例について説明する。図２８は、第２実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図２９〜図３６のそれぞれは、第２実施形態に係る半導体記憶装置１の製造工程における、メモリセルアレイ１０に対応する構造体を含む断面構造の一例を示している。
【０１０８】
まず、ステップＳ２０１の処理が実行され、図２９に示すようにワード線部の犠牲部材５３と、選択ゲート線部の犠牲部材５６とが積層される。具体的には、まず半導体基板２０上に、絶縁体層５０、導電体層２１、絶縁体層５１、及び導電体層２２が順に積層され、導電体層２２上に、絶縁体層５２及び犠牲部材５３が交互に積層される。そして、最上層の犠牲部材５３上に、絶縁体層５４が形成され、絶縁体層５４上に、犠牲部材５６及び絶縁体層５７が交互に積層される。それから、最上層の犠牲部材５６上に、絶縁体層５８が形成される。
【０１０９】
次に、第１実施形態で説明したステップＳ１０５及びＳ１０６の処理が実行され、図３０に示すようにスリットＳＨＥが形成され、スリットＳＨＥ内に犠牲部材５９が形成される。本工程で形成されるスリットＳＨＥは、絶縁体層５７及び５８並びに犠牲部材５６のそれぞれを分断し、スリットＳＨＥの底部は、絶縁体層５４が設けられた層内で停止する。スリットＳＨＥは、少なくとも全ての犠牲部材５６を分断していれば良い。
【０１１０】
次に、ステップＳ２０２の処理が実行され、図３１に示すようにメモリホールＭＨが形成される。メモリホールＭＨの形成方法及び平面レイアウトは、第１実施形態と同様である。本工程で形成されるメモリホールＭＨは、絶縁体層５１、５２、５４、５７及び５８、犠牲部材５３及び５６、並びに導電体層２２のそれぞれを貫通し、メモリホールＭＨの底部は、例えば導電体層２１内で停止する。
【０１１１】
次に、ステップＳ２０３の処理が実行され、図３２に示すようにメモリホールＭＨ内に犠牲部材７０が形成される。具体的には、まず犠牲部材７０が形成され、例えばメモリホールＭＨ内が犠牲部材７０によって埋め込まれる。それから、エッチバック処理が実行され、メモリホールＭＨ内の上部に形成された犠牲部材７０が除去され、メモリホールＭＨ内で犠牲部材７０が所望の高さまで加工される。本工程で形成される犠牲部材７０の上面は、絶縁体層５４が形成された層内に含まれている。
【０１１２】
次に、ステップＳ２０４の処理が実行され、図３３に示すようにメモリホールＭＨの側面に導電体層４３が形成される。具体的には、まず導電体層４３が、例えばメモリホールＭＨの開口部分の側面及び底面に形成される。それから、エッチバック処理が実行され、メモリホールＭＨの開口部分の底部に形成された導電体層４３が除去され、メモリホールＭＨ内の導電体層４３が所望の高さまで加工される。
【０１１３】
尚、本工程では、導電体層４３の高さを調整するために、メモリホールＭＨ内に犠牲部材が一時的に埋め込まれても良い。この場合、例えばメモリホールＭＨの開口部分の底部に形成された導電体層４３が除去された後に、犠牲部材が埋め込まれる。そして、この犠牲部材を所望の高さまでエッチバックした後に、メモリホールＭＨ内で露出している導電体層４３が除去される。
【０１１４】
次に、ステップＳ２０５の処理が実行され、図３４に示すようにメモリホールＭＨ内の犠牲部材７０が除去される。本工程では、例えばウェットエッチングが使用される。本工程によって、メモリホールＭＨ内に導電体層４３が残った構造が形成される。
【０１１５】
次に、ステップＳ２０６の処理が実行され、メモリホールＭＨ内の積層構造が形成される。具体的には、まずメモリホールＭＨの側面及び底面と、絶縁体層５８の上面とに、積層膜３２が形成される。すなわち、ブロック絶縁膜３５、絶縁膜３４、及びトンネル絶縁膜３３が順に形成される。
【０１１６】
そして、メモリホールＭＨ底部の積層膜３２が除去された後に、半導体層３１及びコア部材３０が順に形成され、図３５に示すようにメモリホールＭＨ内がコア部材３０によって埋め込まれる。それから、図３６に示すようにメモリホールＭＨ上部に形成されたコア部材３０の一部が除去され、その空間に半導体材料が埋め込まれる。その後、絶縁体層５８よりも上層に残存する積層膜３２、半導体層３１、及び半導体材料が、例えばＣＭＰによって除去される。本工程によりメモリホールＭＨ内に残った半導体材料が、半導体部４４に対応している。
【０１１７】
次に、第１実施形態で説明したステップＳ１０９〜Ｓ１１１の処理が順に実行される。これらの工程の詳細は、第１実施形態と同様のため説明を省略する。これにより、第２実施形態に係る半導体記憶装置１における、メモリピラーＭＰと、メモリピラーＭＰに接続されるソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤとのそれぞれが形成される。尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、製造工程の順番が問題が生じない範囲で入れ替えられても良い。
【０１１８】
［２−３］第２実施形態の効果
第１実施形態のように、メモリホールＭＨに対応するピラーとＳＧＤホールＳＨに対応するピラーとが連結されたメモリピラーＭＰでは、ＳＧＤホールＳＨを形成する際にメモリホールＭＨとの間で重ね合わせのずれが生じ得る。また、メモリホールＭＨの形成と、ＳＧＤホールＳＨの形成とのそれぞれにおいてリソグラフィ工程が実行される。
【０１１９】
これに対して、第２実施形態に係る半導体記憶装置１の製造方法では、１回のリソグラフィ工程で形成されたメモリホールＭＨ内に、メモリセルトランジスタＭＴに対応する構成と、導電体層４３を含む選択トランジスタＳＴ１に対応する構成とが形成される。
【０１２０】
これにより、第２実施形態に係る半導体記憶装置１の製造方法では、メモリピラーＭＰにおける重ね合わせのずれが生じ得ない。つまり、第２実施形態に係る半導体記憶装置１の製造方法は、メモリピラーＭＰを高密度に配置して単位面積当たりの記憶容量を大きくしながらメモリピラーＭＰ起因の不良の発生を抑制することが出来、歩留まりを向上することが出来る。また、第２実施形態に係る半導体記憶装置１の製造方法は、第１実施形態よりも製造工程を減らすことが出来、製造コストを抑制することが出来る。
【０１２１】
尚、以上の説明では、メモリピラー内がコア部材３０によって完全に埋め込まれる場合について例示したが、これに限定されない。図３７は、第２実施形態の変形例に係る半導体記憶装置１におけるメモリセルアレイ１０の断面構造の一例を示している。図３７に示すように、メモリピラーＭＰがコア部材３０によって完全に埋め込まれず、空間ＳＰを含んでいても良い。空間ＳＰは、コア部材３０によって囲まれている。空間ＳＰが形成される領域は、例えば積層されたワード線ＷＬが形成された配線層と対向する部分である。第２実施形態に係る半導体記憶装置１は、このようにメモリピラーＭＰ内に空間ＳＰが含まれている場合においても、メモリピラー内に空間ＳＰが無い場合と同様に動作することが可能である。
【０１２２】
［３］その他の変形例等
実施形態の半導体記憶装置は、複数の第１導電体層と、複数の第２導電体層と、ピラーと、を含む。複数の第１導電体層は、基板の上方に設けられ、互いが第１方向に離れて積層されている。複数の第２導電体層は、複数の第１導電体層の上方に設けられ、互いが第１方向に離れて積層されている。ピラーは、複数の第１導電体層と複数の第２導電体層とを貫通している。ピラーは、第１方向に延伸し且つ複数の第１導電体層と対向する第１半導体層と、第１方向に延伸し且つ複数の第２導電体層と対向する第２半導体層と、第１方向に延伸し且つ第２半導体層と複数の第２導電体層との間に設けられた第３導電体層と、第２半導体層と第３導電体層との間に設けられたゲート絶縁膜とを含んでいる。ピラーと第１導電体層との交差部分はメモリセルトランジスタとして機能する。ピラーと第２導電体層との交差部分は選択トランジスタとして機能する。第３導電体層は複数の第２導電体層と電気的に接続されている。これにより、半導体記憶装置の単位面積当たりの記憶容量を大きくすることが出来る。また、半導体記憶装置の製造コストを抑制することが出来る。
【０１２３】
上記実施形態において、積層された選択ゲート線ＳＧＤには、例えば図３８に示すようにコンタクトが接続される。図３８は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の断面構造の一例を示し、ワード線ＷＬ及び選択ゲート線ＳＧＤとロウデコーダモジュール１５との接続に利用される領域が抽出されている。図３８に示すように、積層されたワード線ＷＬ（導電体層２３）の端部は、例えば階段状に形成される。積層された選択ゲート線ＳＧＤ（導電体層２４）の端部は、例えばワード線ＷＬと同様に、階段状に形成される。
【０１２４】
積層された導電体層２３のそれぞれの端部は、上層の導電体層２３と重ならないテラス部分を有している。積層された導電体層２４のそれぞれの端部は、上層の導電体層２４と重ならないテラス部分を有している。各導電体層２３のテラス部分上には、コンタクトＣＣが設けられ、当該導電体層２３と、対応する導電体層８０とが電気的に接続されている。各導電体層２４のテラス部分上には、コンタクトＣＣが設けられ、当該導電体層２４と、対応する導電体層８１とが電気的に接続されている。導電体層８０及び８１は、ロウデコーダモジュール１５に電気的に接続されている。導電体層８０及び８１が形成される層は、例えば導電体層２５よりも上層である。各ブロックＢＬＫにおいて、選択ゲート線ＳＧＤａ〜ＳＧＤｄに対応する４層の導電体層８１は、メモリピラーＭＰ内の導電体層４３を介して電気的に接続されている。各ブロックＢＬＫにおいて、同じストリングユニットＳＵの選択ゲート線ＳＧＤａ〜ＳＧＤｄに対応する導電体層８１は短絡していても良い。
【０１２５】
また、積層された選択ゲート線ＳＧＤの端部における構造は、図３９に示すような構造であっても良い。図３９は、第１実施形態の変形例に係る半導体記憶装置１の備えるメモリセルアレイ１０の断面構造の一例を示し、図３８と同様の領域が抽出されている。図３９に示すように、積層された選択ゲート線ＳＧＤａ〜ＳＧＤｄ（導電体層２４）の終端は揃っていても良い。
【０１２６】
この場合、積層された導電体層２４のそれぞれの端部領域には、例えばコンタクトＣＣが貫通している。導電体層２４を貫通したコンタクトＣＣは、積層された導電体層２４（選択ゲート線ＳＧＤａ〜ＳＧＤｄ）と電気的に接続される。導電体層２４を貫通したコンタクトＣＣの上端は、対応する導電体層８１と電気的に接続され、下端は、例えば最上層の導電体層２３と最下層の導電体層２４との間の層に含まれている。
【０１２７】
尚、図３８に示す一例において、導電体層２４に接続されるコンタクトＣＣは、導電体層２４を貫通していても良く、複数層の導電体層２４に電気的に接続されても良い。導電体層２４に接続されるコンタクトＣＣは、少なくとも最上層の導電体層２３（ワード線ＷＬ）に接触していなければ良い。図３９に示す一例において、導電体層２４を貫通したコンタクトＣＣは、少なくとも積層された導電体層２４と電気的に接続されていれば良く、当該コンタクトＣＣの下端が最下層の導電体層２４に接触していても良い。また、図３９に示す一例において、選択ゲート線ＳＧＤに接続されるコンタクトＣＣと、ワード線ＷＬに接続されるコンタクトＣＣとは、別工程で形成されても良い。図３８及び図３９に示されたメモリセルアレイ１０の構造は、第２実施形態に係る半導体記憶装置１においても同様に形成され得る。
【０１２８】
上記実施形態において、メモリセルアレイ１０の構造はその他の構造であっても良い。例えば、メモリピラーＭＰは、複数のピラーがＺ方向に連結された構造であっても良い。この場合に、メモリピラーＭＰは、例えば導電体層２４（選択ゲート線ＳＧＤ）及び複数の導電体層２３（ワード線ＷＬ）を貫通するピラーと、複数の導電体層２３（ワード線ＷＬ）及び導電体層２２（選択ゲート線ＳＧＳ）を貫通するピラーとが連結された構造であっても良い。また、メモリピラーＭＰには、複数の導電体層２３を貫通するピラーが複数含まれていても良い。
【０１２９】
第１実施形態では、対応するメモリホールＭＨ及びＳＧＤホールＳＨの中心が重なっている場合について例示したが、これに限定されない。対応するメモリホールＭＨ及びＳＧＤホールＳＨの中心は、スリットＳＬＴ及びＳＨＥとの位置関係に応じて変化していても良い。
【０１３０】
上記実施形態では、半導体記憶装置１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１は、半導体基板２０上にメモリセルアレイ１０及びセンスアンプモジュール１６が形成された構造であっても良い。また、半導体記憶装置１は、センスアンプモジュール１６等が設けられたチップと、メモリセルアレイ１０が設けられたチップとが貼り合わされた構造であっても良い。
【０１３１】
上記実施形態では、ワード線ＷＬと選択ゲート線ＳＧＳとが隣り合い、ワード線ＷＬと選択ゲート線ＳＧＤとが隣り合う構造について説明したが、これに限定されない。例えば、最上層のワード線ＷＬと選択ゲート線ＳＧＤとの間には、ダミーワード線が設けられても良い。同様に、最下層のワード線ＷＬと選択ゲート線ＳＧＳとの間には、ダミーワード線が設けられても良い。また、複数のピラーが連結された構造である場合には、連結部分近傍の導電体層がダミーワード線として使用されても良い。
【０１３２】
上記実施形態で説明に使用した図面では、メモリホールＭＨやＳＧＤホールＳＨ等の外径が積層位置に依らず一定である場合を例示したが、これに限定されない。例えば、メモリホールＭＨやＳＧＤホールＳＨは、テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。同様に、スリットＳＬＴ及びＳＨＥがテーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。
【０１３３】
上記実施形態では、メモリピラーＭＰの底部を介して半導体層３１と導電体層２１とが電気的に接続される場合について例示したが、これに限定されない。半導体層３１と導電体層２１とは、メモリピラーＭＰの側面を介して電気的に接続されても良い。この場合、メモリピラーＭＰの側面に形成された積層膜３２の一部が除去され、当該部分を介して半導体層３１と導電体層２１とが接触する構造が形成される。
【０１３４】
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、“電気的に接続される”とは、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。例えば、ＳＧＤホールＳＨ内の導電体層４３と導電体層２４との間には、アルミナ（Ａｌ２Ｏ３）等の絶縁体が形成されていても良い。導電体層２４における電圧の変化が導電体層４３における電圧の変化と連動する構造であれば、導電体層２４及び導電体層４３間は実質的に電気的に接続されているものとみなすことが出来る。
【０１３５】
“連続的に設けられる”とは、同じ製造工程によって形成されることを示している。ある構成要素において連続的に設けられた部分には、境界が形成されない。“連続的に設けられる”は、ある膜又は層における第１部分から第２部分まで連続膜であることと同義である。“膜厚”は、例えばメモリホールＭＨやＳＧＤホールＳＨ内に形成された構成要素の内径及び外径間の差のことを示している。“内径”及び“外径”は、それぞれ半導体基板２０と平行な断面における内径及び外径のことを示している。
【０１３６】
本明細書において“対向する部分”とは、半導体基板２０の表面に平行な方向において近接している２つの構成要素の部分に対応している。例えば、導電体層２３と対向する半導体層３１の部分は、当該導電体層２３が形成された層に含まれた半導体層３１の部分に対応している。“厚さが略等しい”は、同じ製造工程によって形成された層（膜）であることを示しており、成膜位置に基づいたばらつきも含んでいる。
【０１３７】
本明細書において“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。メモリホールＭＨ及びＳＧＤホールＳＨ内に形成された構造体は、それぞれ“ピラー”と称されても良い。つまり、第１実施形態においてメモリピラーＭＰは、メモリホールＭＨに対応するピラー上に、ＳＧＤホールＳＨに対応するピラーが形成された構造を有している。
【０１３８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３９】
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２５…導電体層、３０，４０…コア部材、３１，４１…半導体層、３２…積層膜、３３…トンネル絶縁膜、３４…絶縁膜、３５…ブロック絶縁膜、４２…絶縁体層、４３…導電体層、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…選択ゲート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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