(57)【要約】【課題】スイッチング素子の駆動時に発生するＥＭＩノイズのピーク値を低下させることができるスイッチング制御回路を提供する。【解決手段】スイッチング制御回路は、第１電流源と、第２電流源と、前記第１電流源とスイッチング素子のゲートとの間に設けられる第１スイッチと、前記第２電流源と前記スイッチング素子のゲートとの間に設けられる第２スイッチと、を備える。前記第１スイッチ及び前記第２スイッチはパルス信号に応じて相補的にオン／オフする。前記スイッチング素子のオン／オフに応じて生成される信号の各パルスの両エッジの一方で前記第１電流源によって前記スイッチング素子のゲートに供給される電流の値が可変する、及び／又は、前記両エッジの他方で前記第２電流源によって前記スイッチング素子のゲートから引き抜かれる電流の値が可変する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電流源と、
第２電流源と、
前記第１電流源とスイッチング素子のゲートとの間に設けられる第１スイッチと、
前記第２電流源と前記スイッチング素子のゲートとの間に設けられる第２スイッチと、
を備え、
前記第１スイッチ及び前記第２スイッチはパルス信号に応じて相補的にオン／オフし、
前記スイッチング素子のオン／オフに応じて生成される信号の各パルスの両エッジの一方で前記第１電流源によって前記スイッチング素子のゲートに供給される電流の値が可変する、及び／又は、
前記両エッジの他方で前記第２電流源によって前記スイッチング素子のゲートから引き抜かれる電流の値が可変する、スイッチング制御回路。
【請求項２】
前記両エッジの一方で前記スイッチング素子のゲートに供給される電流の積算値と、前記両エッジの他方で前記スイッチング素子のゲートから引き抜かれる電流の積算値との和が略一定である、請求項１に記載のスイッチング制御回路。
【請求項３】
前記両エッジの一方で前記第１電流源によって前記スイッチング素子のゲートに供給される電流の値が可変し、且つ、前記第１電流源が複数の第１サブ電流源を備え、前記複数の第１サブ電流源各々のオンタイミングが異なる、及び／又は、
前記両エッジの他方で前記第２電流源によって前記スイッチング素子のゲートから引き抜かれる電流の値が可変し、且つ、前記第２電流源が複数の第２サブ電流源を備え、前記複数の第２サブ電流源各々のオンタイミングが異なる、請求項１又は請求項２に記載のスイッチング制御回路。
【請求項４】
複数の遅延回路を備え、
前記オンタイミングの異なり具合は、前記複数の遅延回路の出力によって定まる、請求項３に記載のスイッチング制御回路。
【請求項５】
前記複数の遅延回路各々は、前記パルス信号又は前記パルス信号の反転信号を入力信号として受け取る、請求項４に記載のスイッチング制御回路。
【請求項６】
前記複数の遅延回路の少なくとも２つは、直列接続される、請求項４に記載のスイッチング制御回路。
【請求項７】
前記スイッチング素子のオン／オフに応じて生成される信号の各パルスの両エッジにおいて、一方のエッジでの前記スイッチング素子のゲートに供給される信号の立ち上がりスルーレート時間と、他方のエッジでの前記スイッチング素子のゲートに供給される信号の立ち下がりスルーレート時間との和が略一定である、請求項１〜６のいずれか一項に記載のスイッチング制御回路。
【請求項８】
請求項１〜７のいずれか一項に記載のスイッチング制御回路と、前記スイッチング素子と、を備える、通信装置。
【請求項９】
請求項１〜７のいずれか一項に記載のスイッチング制御回路と、前記スイッチング素子と、を備える、スイッチング電源装置。
【請求項１０】
請求項８に記載の通信装置及び請求項９に記載のスイッチング電源装置の少なくとも一方を備える、車両。
【請求項１１】
請求項８に記載の通信装置及び請求項９に記載のスイッチング電源装置の少なくとも一方を備える、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子のオン／オフを制御するスイッチング制御回路に関する。
【背景技術】
【０００２】
近年、車載関連機器では電子化が進み、通信ＩＣ（Integrated Circuit）の需要が高まっている。しかしながら、通信ＩＣはノイズ源となるため、車載関連機器の信頼性を向上させるためには、ノイズ対策の強化が必要となる。
【０００３】
また、パーソナルコンピュータ、ポータブル機器等の電気機器においても、回路の集積化及び小型化が進んでいることから、ノイズ対策の強化が要求されるようになっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１２９５９３号公報（図３）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１で提案されているスイッチング・レギュレータは、ノイズの影響を受け易い装置がＯＮ状態であるときにスイッチング素子を駆動する制御信号のスルーレートを遅くして当該スイッチング・レギュレータから発生するノイズを小さくしている。
【０００６】
しかしながら、特許文献１で提案されているスイッチング・レギュレータでは、ノイズの影響を受け易い装置がＯＮ状態であるときにスイッチング素子を駆動する制御信号のスルーレートは固定されているため、スルーレートが原因となるＥＭＩノイズの周波数が特定周波数に集中してしまう。これにより、特定周波数におけるＥＭＩノイズのピーク値が大きくなる。
【０００７】
本発明は、上記の状況に鑑み、スイッチング素子の駆動時に発生するＥＭＩノイズのピーク値を低下させることができるスイッチング制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係るスイッチング制御回路は、第１電流源と、第２電流源と、前記第１電流源とスイッチング素子のゲートとの間に設けられる第１スイッチと、前記第２電流源と前記スイッチング素子のゲートとの間に設けられる第２スイッチと、を備え、前記第１スイッチ及び前記第２スイッチはパルス信号に応じて相補的にオン／オフし、前記スイッチング素子のオン／オフに応じて生成される信号の各パルスの両エッジの一方で前記第１電流源によって前記スイッチング素子のゲートに供給される電流の値が可変する、及び／又は、前記両エッジの他方で前記第２電流源によって前記スイッチング素子のゲートから引き抜かれる電流の値が可変する構成（第１の構成）とする。
【０００９】
また、上記第１の構成であるスイッチング制御回路において、前記両エッジの一方で前記スイッチング素子のゲートに供給される電流の積算値と、前記両エッジの他方で前記スイッチング素子のゲートから引き抜かれる電流の積算値との和が略一定である構成（第２の構成）であってもよい。
【００１０】
また、上記第１又は第２の構成であるスイッチング制御回路において、前記両エッジの一方で前記第１電流源によって前記スイッチング素子のゲートに供給される電流の値が可変し、且つ、前記第１電流源が複数の第１サブ電流源を備え、前記複数の第１サブ電流源各々のオンタイミングが異なる、及び／又は、前記両エッジの他方で前記第２電流源によって前記スイッチング素子のゲートから引き抜かれる電流の値が可変し、且つ、前記第２電流源が複数の第２サブ電流源を備え、前記複数の第２サブ電流源各々のオンタイミングが異なる構成（第３の構成）であってもよい。
【００１１】
また、上記第３の構成であるスイッチング制御回路において、複数の遅延回路を備え、前記オンタイミングの異なり具合は、前記複数の遅延回路の出力によって定まる構成（第４の構成）であってもよい。
【００１２】
また、上記第４の構成であるスイッチング制御回路において、前記複数の遅延回路各々は、前記パルス信号又は前記パルス信号の反転信号を入力信号として受け取る構成（第５の構成）であってもよい。
【００１３】
また、上記第４の構成であるスイッチング制御回路において、前記複数の遅延回路の少なくとも２つは、直列接続される構成（第６の構成）であってもよい。
【００１４】
また、上記第１〜第６いずれかの構成であるスイッチング制御回路において、前記スイッチング素子のオン／オフに応じて生成される信号の各パルスの両エッジにおいて、一方のエッジでの前記スイッチング素子のゲートに供給される信号の立ち上がりスルーレート時間と、他方のエッジでの前記スイッチング素子のゲートに供給される信号の立ち下がりスルーレート時間との和が略一定である構成（第７の構成）であってもよい。
【００１５】
また、本発明に係る通信装置は、上記第１〜第７いずれかの構成であるスイッチング制御回路と、前記スイッチング素子と、を備える構成（第８の構成）とする。
【００１６】
また、本発明に係るスイッチング電源装置は、上記第１〜第７いずれかの構成であるスイッチング制御回路と、前記スイッチング素子と、を備える構成（第９の構成）とする。
【００１７】
また、本発明に係る車両は、上記第８の構成である通信装置及び上記第９の構成であるスイッチング電源装置の少なくとも一方を備える構成（第１０の構成）とする。
【００１８】
また、本発明に係る電子機器は、上記第８の構成である通信装置及び上記第９の構成であるスイッチング電源装置の少なくとも一方を備える構成（第１１の構成）とする。
【発明の効果】
【００１９】
本発明によれば、スイッチング素子の駆動時に発生するＥＭＩノイズのピーク値を低下させることができる。これにより、スイッチング素子の駆動時に発生するＥＭＩノイズによる周囲の機器への悪影響を低減することができる。
【図面の簡単な説明】
【００２０】
【図１】第１実施形態に係るスイッチング制御回路を概略的に示した図
【図２】第１実施形態に係るスイッチング制御回路の各部電圧波形を示すタイムチャート
【図３】第１実施形態に係るスイッチング制御回路において、スイッチング素子に供給されるゲート信号の立ち上がりスルーレートが原因となるＥＭＩノイズを概略的に示した図
【図４】特許文献１で提案されているスイッチング・レギュレータにおいて、スイッチング素子を駆動する制御信号の立ち上がりスルーレートが原因となるＥＭＩノイズを概略的に示した図
【図５】第２実施形態に係るスイッチング制御回路を概略的に示した図
【図６】第３実施形態に係るスイッチング制御回路を概略的に示した図
【図７Ａ】第４実施形態に係るスイッチング制御回路を概略的に示した図
【図７Ｂ】第４実施形態に係る他のスイッチング制御回路を概略的に示した図
【図７Ｃ】第４実施形態に係る更に他のスイッチング制御回路を概略的に示した図
【図８】通信ＩＣと他のデバイスとの接続状態を概略的に示した図
【図９】スイッチング電源装置を概略的に示した図
【図１０】車両の外観を示す図
【図１１】携帯機器の外観を示す図
【図１２】スイッチング制御回路の変形例を概略的に示した図
【発明を実施するための形態】
【００２１】
＜第１実施形態＞
図１は、第１実施形態に係るスイッチング制御回路を概略的に示した図である。本実施形態に係るスイッチング制御回路は、インバータＮ１及びＮ２と、遅延回路ＤＥＬ１１、ＤＥＬ１２、ＤＥＬ２１、及びＤＥＬ２２と、電流源１及び２と、スイッチＱ１及びＱ２と、を備えている。電流源１は定電流源ＣＳ１０〜ＣＳ１２の並列回路であり、電流源２は定電流源ＣＳ２０〜ＣＳ２２の並列回路である。本実施形態に係るスイッチング制御回路は、スイッチング素子Ｑ３を駆動して、スイッチング素子Ｑ３のオン／オフを制御する。本実施形態では、スイッチＱ１としてＰチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタが用いられており、スイッチＱ２としてＮチャネル型ＭＯＳ電界効果トランジスタが用いられており、スイッチング素子Ｑ３としてＮチャネル型ＭＯＳ電界効果トランジスタが用いられている。
【００２２】
端子Ｔ１はインバータＮ１の入力端に接続される。インバータＮ１の出力端は遅延回路ＤＥＬ１１、遅延回路ＤＥＬ２１、及びインバータＮ２の各入力端に接続される。インバータＮ２の出力端はスイッチＱ１及びＱ２の各ゲート並びに遅延回路ＤＥＬ２１及びＤＥＬ２２の各入力端に接続される。
【００２３】
スイッチＱ１のソースは電流源１の低電位端に接続される。電流源１の高電位端には定電圧Ｖｃｃが印加される。スイッチＱ１及びＱ２の各ドレインは、スイッチング素子Ｑ３のゲートに接続される。スイッチＱ２のソースは電流源２の高電位端に接続される。電流源２の低電位端はグランド電位の印加端に接続される。
【００２４】
ダイオードＤ１及びＤ２と、抵抗Ｒ１と、スイッチング素子Ｑ３とによって構成される回路は、出力電圧Ｖｏｕｔを生成する。ダイオードＤ１のアノードには定電圧Ｖｃｃが印加される。ダイオードＤ１のカソードは抵抗Ｒ１を介してダイオードＤ２のアノードに接続される。ダイオードＤ１のカソードはスイッチング素子Ｑ３のドレインに接続される。スイッチング素子Ｑ３のソースはグランド電位の印加端に接続される。抵抗Ｒ１とダイオードＤ２との接続ノードには端子Ｔ２が接続される。
【００２５】
上記構成である本実施形態に係るスイッチング制御回路の端子Ｔ１にはパルス信号Ｄが供給される。インバータＮ１は、パルス信号Ｄの反転信号ＸＤを、遅延回路ＤＥＬ１１、遅延回路ＤＥＬ２１、及びインバータＮ２の各入力端に供給する。インバータＮ２は、パルス信号Ｄを遅延回路ＤＥＬ２１及びＤＥＬ２２の各入力端に供給する。
【００２６】
遅延回路ＤＥＬ１１は、パルス信号Ｄの反転信号ＸＤを所定時間Δ１遅延させた遅延信号を生成する。遅延回路ＤＥＬ１１から出力される遅延信号は定電流源ＣＳ１１に供給される。遅延回路ＤＥＬ１２は、パルス信号Ｄの反転信号ＸＤを所定時間Δ２遅延させた遅延信号を生成する。遅延回路ＤＥＬ１２から出力される遅延信号は定電流源ＣＳ１２に供給される。なお、所定時間Δ２は所定時間Δ１より大きい。
【００２７】
遅延回路ＤＥＬ２１は、パルス信号Ｄを所定時間Δ３遅延させた遅延信号を生成する。遅延回路ＤＥＬ２１から出力される遅延信号は定電流源ＣＳ２１に供給される。遅延回路ＤＥＬ２２は、パルス信号Ｄを所定時間Δ４遅延させた遅延信号を生成する。遅延回路ＤＥＬ２２から出力される遅延信号は定電流源ＣＳ２２に供給される。なお、所定時間Δ４は所定時間Δ３より大きい。
【００２８】
インバータＮ２はパルス信号ＤをスイッチＱ１及びＱ２の各ゲートにも供給する。これにより、スイッチＱ１及びＱ２はパルス信号Ｄに応じて相補的にオン／オフする。なお、本実施形態ではスイッチＱ１及びＱ２のオン／オフが完全に逆転しているが、同時オフ期間（デッドタイム）を設けてもよい。すなわち、本明細書中で用いられる「相補的」という文言の意味には、スイッチＱ１及びＱ２のオン／オフが完全に逆転している場合のほか、同時オフ期間（デッドタイム）が設けられている場合も含む。
【００２９】
スイッチＱ１がオンであるときには、電流源１によってスイッチング素子Ｑ３のゲートに電流が供給される。電流源１内の定電流源ＣＳ１１は、遅延回路ＤＥＬ１１から出力される遅延信号がハイレベルであるときにイネーブル状態となり、遅延回路ＤＥＬ１１から出力される遅延信号がローレベルであるときにディセーブル状態となる。また、電流源１内の定電流源ＣＳ１２は、遅延回路ＤＥＬ１２から出力される遅延信号がハイレベルであるときにイネーブル状態となり、遅延回路ＤＥＬ１２から出力される遅延信号がローレベルであるときにディセーブル状態となる。したがって、定電流源ＣＳ１０、ＣＳ１１、及びＣ１２それぞれのオンタイミングが異なり、その異なり具合は遅延回路ＤＥＬ１１及びＤＥＬ１２から出力される各遅延信号によって定まる。これにより、スイッチＱ１がオンであるときに電流源１によってスイッチング素子Ｑ３のゲートに供給される電流の値は出力電圧Ｖｏｕｔの各立ち上がりエッジで可変する。
【００３０】
より具体的には、図２に示す通り、スイッチＱ１がオンであるときに電流源１によってスイッチング素子Ｑ３のゲートに供給される電流の値は、出力電圧Ｖｏｕｔの各立ち下がりエッジにおいて、パルス信号Ｄの立ち下がりエッジから所定時間Δ１が経過する迄の第１期間Ｔ１、第１期間終了時から所定時間（Δ２−Δ１）が経過する迄の第２期間Ｔ２、第２期間終了以降である第３期間Ｔ３でそれぞれ異なる。第２期間Ｔ２においてスイッチング素子Ｑ３のゲートに供給される電流の値は第１期間Ｔ１においてスイッチング素子Ｑ３のゲートに供給される電流の値よりも大きく、第３期間Ｔ３においてスイッチング素子Ｑ３のゲートに供給される電流の値は第２期間Ｔ２においてスイッチング素子Ｑ３のゲートに供給される電流の値よりも大きい。
【００３１】
一方、スイッチＱ２がオンであるときには、電流源２によってスイッチング素子Ｑ３のゲートから電流が引き抜かれる。電流源２内の定電流源ＣＳ２１は、遅延回路ＤＥＬ２１から出力される遅延信号がハイレベルであるときにイネーブル状態となり、遅延回路ＤＥＬ２１から出力される遅延信号がローレベルであるときにディセーブル状態となる。また、電流源１内の定電流源ＣＳ２２は、遅延回路ＤＥＬ２２から出力される遅延信号がハイレベルであるときにイネーブル状態となり、遅延回路ＤＥＬ２２から出力される遅延信号がローレベルであるときにディセーブル状態となる。したがって、定電流源ＣＳ２０、ＣＳ２１、及びＣ２２それぞれのオンタイミングが異なり、その異なり具合は遅延回路ＤＥＬ２１及びＤＥＬ２２から出力される各遅延信号によって定まる。これにより、スイッチＱ２がオンであるときに電流源２によってスイッチング素子Ｑ３のゲートから引き抜かれる電流の値は出力電圧Ｖｏｕｔの各立ち上がりエッジで可変する。
【００３２】
より具体的には、図２に示す通り、スイッチＱ２がオンであるときに電流源１によってスイッチング素子Ｑ３のゲートから引き抜かれる電流の値は、出力電圧Ｖｏｕｔの各立ち上がりエッジにおいて、パルス信号Ｄの立ち上がりエッジから所定時間Δ３が経過する迄の第４期間Ｔ４、第４期間終了時から所定時間（Δ４−Δ３）が経過する迄の第５期間Ｔ５、第５期間Ｔ５終了以降である第６期間Ｔ６でそれぞれ異なる。第５期間Ｔ５においてスイッチング素子Ｑ３のゲートから引き抜かれる電流の値は第４期間Ｔ４においてスイッチング素子Ｑ３のゲートから引き抜かれる電流の値よりも大きく、第６期間Ｔ６においてスイッチング素子Ｑ３のゲートから引き抜かれる電流の値は第５期間Ｔ５においてスイッチング素子Ｑ３のゲートから引き抜かれる電流の値よりも大きい。
【００３３】
スイッチング素子Ｑ３のオン／オフに応じて生成されて端子Ｔ２から出力される出力電圧Ｖｏは、スイッチング素子Ｑ３がオンであるときにローレベル（グランド電位と略同一レベル）となり、スイッチング素子Ｑ３がオフであるときにハイレベル（定電圧Ｖｃｃと略同一レベル）となる。
【００３４】
スイッチング素子Ｑ３に供給されるゲート信号の立ち上がりスルーレートは電流源１のドライブ能力に依存する。このため、出力電圧Ｖｏｕｔの各立ち下がりエッジにおいて、スイッチング素子Ｑ３に供給されるゲート信号の立ち上がりスルーレートは３種類となる。これにより、出力電圧Ｖｏｕｔの各立ち下がりエッジにおいて、スイッチング素子Ｑ３に供給されるゲート信号の立ち上がりスルーレートが原因となるＥＭＩノイズの周波数を図３に示すように３つに分散させることができる。この周波数分散によってＥＭＩノイズのピーク値ＰＫ１を小さくすることができる。なお、図３では参考のために後述するピーク値ＰＫ０も図示している。
【００３５】
一方、特許文献１で提案されているスイッチング・レギュレータのように、スイッチング素子を駆動する制御信号の立ち上がりスルーレートが固定されていると、スイッチング素子を駆動する制御信号の立ち上がりスルーレートが原因となるＥＭＩノイズの周波数は図４に示すように１つに固定されてしまう。このため、スイッチング素子を駆動する制御信号の固定された立ち上がりスルーレートが原因となるＥＭＩノイズのピーク値ＰＫ０が大きくなってしまう。
【００３６】
スイッチング素子Ｑ３に供給されるゲート信号の立ち下がりスルーレートが原因となるＥＭＩノイズに関しても、上述したスイッチング素子Ｑ３に供給されるゲート信号の立ち上がりスルーレートが原因となるＥＭＩノイズと同様に周波数分散によってＥＭＩノイズのピーク値を小さくすることができる。
【００３７】
以上のように、本実施形態に係るスイッチング制御回路によると、スイッチング素子Ｑ３の駆動時に発生するＥＭＩノイズのピーク値を低下させることができる。これにより、スイッチング素子Ｑ３の駆動時に発生するＥＭＩノイズによる周囲の機器への悪影響を低減することができる。
【００３８】
また、本実施形態に係るスイッチング制御回路によると、電流源１、スイッチＱ１、スイッチＱ２、及び電流源２が直列接続されている構成であるため、スイッチＱ１及びＱ２が同時オンになることを防止さえすれば貫通電流が流れることを防止することができる。すなわち、貫通電流が流れることを防止するための制御が簡単である。また、万が一、貫通電流が流れたとしても、電流源１もしくは電流源２によって、貫通電流が制限されるため、ＩＣ（本実施形態に係るスイッチング制御回路を含むＩＣ）が破壊されることは無い。
【００３９】
これに対して、特許文献１で提案されているスイッチング・レギュレータでは、２つの上側スイッチが並列接続され、２つの下側スイッチが並列接続されている構成であるため、２つの上側スイッチの少なくとも一つと２つの下側スイッチの少なくとも一つとが同時オンになることを防止しなければ貫通電流が流れることを防止することができない。すなわち、貫通電流が流れることを防止するための制御が複雑である。
【００４０】
また、本実施形態に係るスイッチング制御回路によると、スイッチＱ１がオンであるときに電流源１によってスイッチング素子Ｑ３のゲートに供給される電流の値、及び、スイッチＱ２がオンであるときに電流源２によってスイッチング素子Ｑ３のゲートから引き抜かれる電流の値それぞれが、出力電圧Ｖｏｕｔの１つのエッジ中に変化する。これにより、時間的に見ても、スイッチング素子Ｑ３に供給されるゲート信号の立ち上がりスルーレートが原因となるＥＭＩノイズの周波数、及び、スイッチング素子Ｑ３に供給されるゲート信号の立ち下がりスルーレートが原因となるＥＭＩノイズの周波数が細かく（出力電圧Ｖｏｕｔの１つのエッジ中で）分散する。したがって、時間的に見た場合でもＥＭＩノイズが特定周波数に集中することを防止することができる。
【００４１】
なお、出力電圧Ｖｏｕｔの立ち下がりエッジでスイッチング素子Ｑ３のゲートに供給される電流の積算値（図２に示す第１〜第３期間Ｔ１〜Ｔ３での電流積算値）と、出力電圧Ｖｏｕｔの立ち上がりエッジでスイッチング素子Ｑ３のゲートに供給される電流の積算値（図２に示す第４〜第６期間Ｔ４〜Ｔ６での電流積算値）との和が略一定であることが望ましい。このような構成によれば、出力電圧Ｖｏｕｔのオンデューティがスイッチング素子Ｑ３のゲートに供給されるゲート信号のスルーレートによる影響で変動することを抑制することができる。換言すると、出力電圧Ｖｏｕｔの各パルスの両エッジにおいて、一方のエッジでのスイッチング素子Ｑ３のゲートに供給される信号の立ち上がりスルーレート時間と、他方のエッジでのスイッチング素子Ｑ３のゲートに供給される信号の立ち下がりスルーレート時間との和が略一定となるので、出力電圧Ｖｏｕｔのオンデューティがスイッチング素子Ｑ３のゲートに供給されるゲート信号のスルーレートによる影響で変動することを抑制することができる。
【００４２】
＜第２実施形態＞
図５は、第２実施形態に係るスイッチング制御回路を概略的に示した図である。本実施形態に係るスイッチング制御回路が第１実施形態に係るスイッチング制御回路と異なる点は、遅延回路ＤＥＬ１２がパルス信号Ｄの反転信号ＸＤではなく遅延回路ＤＥＬ１１から出力される遅延信号を入力し、遅延回路ＤＥＬ２２がパルス信号Ｄではなく遅延回路ＤＥＬ２１から出力される遅延信号を入力する点である。すなわち、本実施形態では、遅延回路ＤＥＬ１１と遅延回路ＤＥＬ１２とが直列接続され、遅延回路ＤＥＬ２１と遅延回路ＤＥＬ２２とが直列接続される。
【００４３】
本実施形態に係るスイッチング制御回路によると、第１実施形態に係るスイッチング制御回路と同様に、スイッチング素子Ｑ３の駆動時に発生するＥＭＩノイズのピーク値を低下させることができる。これにより、スイッチング素子Ｑ３の駆動時に発生するＥＭＩノイズによる周囲の機器への悪影響を低減することができる。
【００４４】
また、本実施形態では、第１実施形態と異なり、遅延回路ＤＥＬ１１の遅延時間と遅延回路ＤＥＬ１２の遅延時間を同一にすることができ、遅延回路ＤＥＬ２１の遅延時間と遅延回路ＤＥＬ２２の遅延時間を同一にすることができる。なお、本実施形態においても、第１実施形態と同様に、遅延回路ＤＥＬ１１の遅延時間と遅延回路ＤＥＬ１２の遅延時間を互いに異なる時間とし、遅延回路ＤＥＬ２１の遅延時間と遅延回路ＤＥＬ２２の遅延時間を互いに異なる時間としてもよい。
【００４５】
＜第３実施形態＞
図６は、第３実施形態に係るスイッチング制御回路を概略的に示した図である。本実施形態に係るスイッチング制御回路が第１実施形態に係るスイッチング制御回路と異なる点は、遅延回路ＤＥＬ１１及びＤＥＬ１２がパルス信号Ｄの反転信号ＸＤではなくパルス信号Ｄを入力し、定電流源ＣＳ１１にスイッチＱ１１（Ｐチャネル型ＭＯＳ電界効果トランジスタＱ１１）を直列に接続し、定電流源ＣＳ１２にスイッチＱ１２（Ｐチャネル型ＭＯＳ電界効果トランジスタＱ１２）を直列に接続し、遅延回路ＤＥＬ１１から出力される遅延信号を定電流源ＣＳ１１ではなくスイッチＱ１１のゲートに供給し、遅延回路ＤＥＬ１２から出力される遅延信号を定電流源ＣＳ１２ではなくスイッチＱ１２のゲートに供給する点である。
【００４６】
本実施形態に係るスイッチング制御回路によると、第１実施形態に係るスイッチング制御回路と同様に、スイッチング素子Ｑ３の駆動時に発生するＥＭＩノイズのピーク値を低下させることができる。これにより、スイッチング素子Ｑ３の駆動時に発生するＥＭＩノイズによる周囲の機器への悪影響を低減することができる。
【００４７】
＜第４実施形態＞
図７Ａ〜図７Ｃはそれぞれ、第４実施形態に係るスイッチング制御回路を概略的に示した図である。本実施形態に係るスイッチング制御回路が第１実施形態に係るスイッチング制御回路と異なる点は、定電流源を用いていないことである。
【００４８】
図７Ａに示す構成では、遅延回路ＤＥＬ１１及びＤＥＬ１２がパルス信号Ｄの反転信号ＸＤではなくパルス信号Ｄを入力し、定電流源ＣＳ１０の代わりに抵抗Ｒ１０を用い、定電流源ＣＳ１１の代わりに、抵抗Ｒ１１と遅延回路ＤＥＬ１１から出力される遅延信号がローレベルであるときにオンになり遅延回路ＤＥＬ１１から出力される遅延信号がハイレベルであるときにオフになるスイッチＱ１１（Ｐチャネル型ＭＯＳ電界効果トランジスタＱ１１）との直列回路を用い、定電流源ＣＳ１２の代わりに、抵抗Ｒ１２と遅延回路ＤＥＬ１２から出力される遅延信号がローレベルであるときにオンになり遅延回路ＤＥＬ１２から出力される遅延信号がハイレベルであるときにオフになるスイッチＱ１２（Ｐチャネル型ＭＯＳ電界効果トランジスタＱ１２）との直列回路を用いている。さらに、図７Ａに示す構成では、定電流源ＣＳ２０の代わりに抵抗Ｒ２０を用い、定電流源ＣＳ２１の代わりに、抵抗Ｒ２１と遅延回路ＤＥＬ２１から出力される遅延信号がハイレベルであるときにオンになり遅延回路ＤＥＬ２１から出力される遅延信号がローレベルであるときにオフになるスイッチＱ２１（Ｎチャネル型ＭＯＳ電界効果トランジスタＱ２１）との直列回路を用い、定電流源ＣＳ２２の代わりに、抵抗Ｒ２２と遅延回路ＤＥＬ２２から出力される遅延信号がハイレベルであるときにオンになり遅延回路ＤＥＬ２２から出力される遅延信号がローレベルであるときにオフになるスイッチＱ２２（Ｎチャネル型ＭＯＳ電界効果トランジスタＱ２２）との直列回路を用いている。
【００４９】
図７Ｂに示す構成では、遅延回路ＤＥＬ１１及びＤＥＬ１２がパルス信号Ｄの反転信号ＸＤではなくパルス信号Ｄを入力し、定電流源ＣＳ１０〜ＣＳ１２それぞれの代わりにＰチャネル型ＭＯＳ電界効果トランジスタＱ１０〜Ｑ１２を用い、定電流源ＣＳ２０〜ＣＳ２２それぞれの代わりにＮチャネル型ＭＯＳ電界効果トランジスタＱ２０〜Ｑ２２を用いている。
【００５０】
図７Ｃに示す構成では、遅延回路ＤＥＬ１１及びＤＥＬ１２がパルス信号Ｄの反転信号ＸＤではなくパルス信号Ｄを入力し、定電流源ＣＳ１０〜ＣＳ１２それぞれの代わりにＰＮＰ型バイポーラトランジスタＱ１０〜Ｑ１２を用い、定電流源ＣＳ２０〜ＣＳ２２それぞれの代わりにＮＰＮ型バイポーラトランジスタＱ２０〜Ｑ２２を用いている。
【００５１】
本実施形態に係るスイッチング制御回路によると、第１実施形態に係るスイッチング制御回路と同様に、スイッチング素子Ｑ３の駆動時に発生するＥＭＩノイズのピーク値を低下させることができる。これにより、スイッチング素子Ｑ３の駆動時に発生するＥＭＩノイズによる周囲の機器への悪影響を低減することができる。ただし、本実施形態に係るスイッチング制御回路では、電流源１及び２が定電流源によって構成されていないので、電流源１及び２のドライブ能力が温度等によって変動し易い。
【００５２】
また、第１実施形態に係るスイッチング制御回路から第４実施形態に係るスイッチング制御回路への変更と同様の変更を、第２実施形態に係るスイッチング制御回路に対しても行うことができる。
【００５３】
＜用途＞
上述したスイッチング制御回路の用途について説明する。例えば、図１に示す回路全体を図８に示す通信ＩＣ１０の出力段として用いるとよい。図８に示す通信ＩＣ１０は、通信装置として機能し、端子Ｔ２からバスライン１１を介して他のデバイス１２にパルス信号である出力電圧Ｖｏｕｔを出力する。通信ＩＣ１０が車両に搭載される場合は、バスライン１１は例えばＬＩＮ（Local Interconnect Network）バスラインにすればよい。
【００５４】
また、例えば図１に示す回路全体を図９に示すスイッチング電源ＩＣ２０の出力段として用いるとよい。図９に示すスイッチング電源ＩＣ２０、インダクタＬ１、出力コンデンサＣＯ、及び分圧抵抗Ｒｄ１及びＲｄ２は、降圧型スイッチング電源装置として機能する。インダクタＬ１及び出力コンデンサＣＯは、スイッチング電源ＩＣ２０の端子Ｔ２から出力される出力電圧Ｖｏｕｔを平滑化して電圧Ｖｏを生成する。分圧抵抗Ｒｄ１及びＲｄ２は、電圧Ｖｏを分圧し、電圧Ｖｏの分圧をスイッチング電源ＩＣ２０に供給する。スイッチング電源ＩＣ２０は電圧Ｖｏの分圧に基づいてパルス信号Ｄを生成する。
【００５５】
図１０は、上述した通信ＩＣ１０及びスイッチング電源ＩＣ２０の少なくとも一つを搭載した車両Ｘを示す外観図である。
【００５６】
図１１は、上述した通信ＩＣ１０及びスイッチング電源ＩＣ２０の少なくとも一つを搭載した電子機器の一例（携帯端末（スマートフォン）Ｚ）を示す外観図である。ただし、携帯端末Ｘは、あくまで通信装置やスイッチング電源装置が好適に搭載される電子機器の例示に過ぎず、上述した通信ＩＣ１０及びスイッチング電源ＩＣ２０は、多種多様な電子機器（特にノイズ対策の強化が要求される電子機器）に搭載することができる。
【００５７】
＜変形例＞
上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【００５８】
例えば、本明細書中に示される複数の実施形態及び変形例は可能な範囲で組み合わせて実施されてよい。
【００５９】
また例えば、上述した各実施形態では、電流源１に遅延信号を出力する遅延回路を２個設け、出力電圧Ｖｏｕｔの各立ち下がりエッジにおいて、スイッチング素子Ｑ３に供給されるゲート信号の立ち上がりスルーレートは３種類とし、電流源２に遅延信号を出力する遅延回路を２個設け、出力電圧Ｖｏｕｔの各立ち上がりエッジにおいて、スイッチング素子Ｑ３に供給されるゲート信号の立ち上がりスルーレートは３種類としている。しかしながら、これらの例に限定されることはなく、ｍ、ｎを任意の自然数とし、電流源１に遅延信号を出力する遅延回路をｍ個設け、出力電圧Ｖｏｕｔの各立ち下がりエッジにおいて、スイッチング素子Ｑ３に供給されるゲート信号の立ち上がりスルーレートは（ｍ＋１）種類とし、電流源２に遅延信号を出力する遅延回路をｎ個設け、出力電圧Ｖｏｕｔの各立ち上がりエッジにおいて、スイッチング素子Ｑ３に供給されるゲート信号の立ち上がりスルーレートは（ｎ＋１）種類とすればよい。さらに、ｍとｎのうち一方を自然数ではなく、零にしてもよい。例えば、第１実施形態に対してｎ＝０とする変形を施した場合、図１２に示すような構成になる。
【符号の説明】
【００６０】
１、２  電流源
１０  通信ＩＣ
２０  スイッチング電源ＩＣ
Ｄ  パルス信号
ＤＥＬ１１、ＤＥＬ１２、ＤＥＬ２１、ＤＥＬ２２  遅延回路
Ｑ１、Ｑ２  スイッチ
Ｑ３  スイッチング素子
Ｙ  車両
Ｚ  携帯端末
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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