(57)【要約】【課題】半導体装置の信頼性が低下するのを抑制する。【解決手段】半導体基材ＳＢ、絶縁層ＢＸ、半導体層ＳＭを有する基板１のＳＯＩ領域１Ａに位置する半導体層ＳＭ上に第１ゲート絶縁膜を介して第１ゲート電極を、バルク領域１Ｂのうちの第１領域１Ｂａに位置し、かつ、エピタキシャル成長処理が施された半導体基材ＳＢ上に第２ゲート絶縁膜を介して第２ゲート電極を、バルク領域１Ｂのうちの第２領域１Ｂｂに位置し、かつ、エピタキシャル成長処理が施されない半導体基材ＳＢ上に第３ゲート絶縁膜を介して第３ゲート電極を、それぞれ形成する。【選択図】図８
2020107678.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体基材、前記半導体基材上に形成された絶縁層、前記絶縁層上に形成された半導体層を有する基板を準備する工程；
（ｂ）前記（ａ）工程の後、前記基板のバルク領域に位置する前記半導体層および前記絶縁層のそれぞれを除去する工程；
（ｃ）前記（ｂ）工程の後、前記バルク領域のうちの第１領域に位置する前記半導体基材の表面にエピタキシャル成長処理を施す工程；
（ｄ）前記（ｃ）工程の後、前記基板のＳＯＩ領域に位置する前記半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を、前記バルク領域のうちの前記第１領域に位置し、かつ、エピタキシャル成長処理が施された前記半導体基材上に第２ゲート絶縁膜を介して第２ゲート電極を、前記バルク領域のうちの第２領域に位置し、かつ、エピタキシャル成長処理が施されない前記半導体基材上に第３ゲート絶縁膜を介して第３ゲート電極を、それぞれ形成する工程、
ここで、
前記第３ゲート絶縁膜の厚さは、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜のそれぞれの厚さよりも大きく、
前記第１乃至第３ゲート電極のそれぞれは、第１材料から成り；
（ｅ）前記（ｄ）工程の後、前記第１乃至第３ゲート電極のそれぞれを覆うように、前記基板上に層間絶縁膜を形成する工程；
（ｆ）前記（ｅ）工程の後、前記層間絶縁膜を研磨し、前記第１乃至第３ゲート電極のそれぞれを前記層間絶縁膜から露出させる工程；
（ｇ）前記（ｆ）工程の後、前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極のそれぞれを構成する前記第１材料を、前記第１材料とは異なる第２材料に置換する工程。
【請求項２】
前記（ｃ）工程では、断面視において、前記（ｃ）工程により形成され、かつ、前記第２ゲート絶縁膜が接するエピタキシャル成長層の上面が、前記第２領域に位置し、かつ、前記第３ゲート絶縁膜が接する前記半導体基材の上面よりも高い高さに位置するように、および、前記第１ゲート絶縁膜が接する前記半導体層の上面と同じ高さ、あるいは、前記半導体層の前記上面よりも低い高さに位置するように、エピタキシャル成長処理を施す、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３ゲート絶縁膜の厚さは、前記半導体層、または、前記絶縁層の厚さよりも大きい、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記（ｇ）工程の後、前記ＳＯＩ領域には前記第２材料から成る前記第１ゲート電極を備えた第１電界効果トランジスタが形成され、前記バルク領域の前記第１領域には前記第２材料から成る前記第２ゲート電極を備えた第２電界効果トランジスタが形成され、前記バルク領域の前記第２領域には前記第２材料から成る前記第３ゲート電極を備えた第３電界効果トランジスタが形成され、
前記第３電界効果トランジスタを構成する前記第３ゲート電極のゲート長は、前記第２電界効果トランジスタを構成する前記第２ゲート電極のゲート長よりも長い、請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第３ゲート絶縁膜は、第１酸化シリコン膜、前記第１酸化シリコン膜上に形成され、かつ、前記第１酸化シリコン膜の誘電率よりも高い誘電率を有する絶縁膜、および前記絶縁膜上に形成された第２酸化シリコン膜から成る請求項２に記載の半導体装置の製造方法。
【請求項６】
前記第３ゲート絶縁膜は、酸化シリコンから成る第１絶縁層と、窒化シリコンから成り、かつ、前記第１絶縁層上に形成された第２絶縁層と、酸化シリコンから成り、かつ、前記第２絶縁層上に形成された第３絶縁層と、を有する、請求項２に記載の半導体装置の製造方法。
【請求項７】
前記第１材料は、多結晶シリコンであり、
前記第２材料は、金属である、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記（ｄ）工程の後、かつ、前記（ｅ）工程の前に、前記ＳＯＩ領域に位置する前記半導体層のうちの前記第１ゲート電極から露出する部分の表面に、エピタキシャル成長処理を施す、請求項７に記載の半導体装置の製造方法。
【請求項９】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体基材、前記半導体基材上に形成された絶縁層、前記絶縁層上に形成された半導体層を有する基板を準備する工程；
（ｂ）前記（ａ）工程の後、前記基板のバルク領域に位置する前記半導体層および前記絶縁層のそれぞれを除去する工程；
（ｃ）前記（ｂ）工程の後、前記バルク領域のうちの第1領域に位置する前記半導体基材の表面にエピタキシャル成長処理を施すことにより、エピタキシャル成長層を形成する工程；
（ｄ）前記（ｃ）工程の後、前記基板のＳＯＩ領域に位置する前記半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を、前記バルク領域のうちの前記第１領域に位置する前記エピタキシャル成長層上に第２ゲート絶縁膜を介して第２ゲート電極を、前記バルク領域のうちの第２領域に位置する前記半導体基材上に第３ゲート絶縁膜を介して第３ゲート電極を、それぞれ形成する工程、
ここで、
前記第３ゲート絶縁膜は、酸化シリコンから成る第１絶縁層と、窒化シリコンから成り、かつ、前記第１絶縁層上に形成された第２絶縁層と、酸化シリコンから成り、かつ、前記第２絶縁層上に形成された第３絶縁層と、を有し、
前記第３ゲート絶縁膜の厚さは、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜のそれぞれの厚さよりも大きく、
前記第１乃至第３ゲート電極のそれぞれは、多結晶シリコンから成り；
（ｅ）前記（ｄ）工程の後、前記第１乃至第３ゲート電極のそれぞれを覆うように、前記基板上に層間絶縁膜を形成する工程；
（ｆ）前記（ｅ）工程の後、前記層間絶縁膜を研磨し、前記第１乃至第３ゲート電極のそれぞれを前記層間絶縁膜から露出させる工程；
（ｇ）前記（ｆ）工程の後、前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極のそれぞれを除去する工程；
（ｈ）前記（ｇ）工程の後、前記（ｇ）工程により形成された空間内を、金属膜で埋める工程。
【請求項１０】
前記（ｃ）工程では、断面視において、前記（ｃ）工程により形成され、かつ、前記第２ゲート絶縁膜が接する前記エピタキシャル成長層の上面が、前記第２領域に位置し、かつ、前記第３ゲート絶縁膜が接する前記半導体基材の上面よりも高い高さに位置するように、および、前記第１ゲート絶縁膜が接する前記半導体層の上面と同じ高さ、あるいは、前記半導体層の前記上面よりも低い高さに位置するように、エピタキシャル成長処理を施す、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第３ゲート絶縁膜の厚さは、前記半導体層、または、前記絶縁層の厚さよりも大きい、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記（ｄ）工程の後、かつ、前記（ｅ）工程の前に、前記ＳＯＩ領域に位置する前記半導体層のうちの前記第１ゲート電極から露出する部分の表面に、エピタキシャル成長処理を施す、請求項１０に記載の半導体装置の製造方法。
【請求項１３】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体基材、前記半導体基材上に形成された絶縁層、前記絶縁層上に形成された半導体層を有する基板を準備する工程、
ここで、
前記基板は、ＳＯＩ領域と、バルク領域と、を有し、
前記ＳＯＩ領域は、第１電界効果トランジスタが形成される領域であり、
前記バルク領域は、第２電界効果トランジスタが形成される第１領域と、メモリトランジスタおよび前記メモリトランジスタを選択する選択トランジスタのそれぞれが形成される第２領域と、を有し、
前記第２領域は、前記メモリトランジスタが形成される第１部分と、前記選択トランジスタが形成される第２部分と、を有し、
（ｂ）前記（ａ）工程の後、前記バルク領域に位置する前記半導体層および前記絶縁層のそれぞれを除去する工程；
（ｃ）前記（ｂ）工程の後、前記第１領域に位置する前記半導体基材の表面および前記第２部分に位置する前記半導体基材の表面のそれぞれにエピタキシャル成長処理を施すことにより、エピタキシャル成長層を形成する工程；
（ｄ）前記（ｃ）工程の後、前記ＳＯＩ領域に位置する前記半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を、前記第１領域に位置する前記エピタキシャル成長層上に第２ゲート絶縁膜を介して第２ゲート電極を、前記第１部分に位置する前記半導体基材上に第３ゲート絶縁膜を介して第３ゲート電極を、前記第２部分に位置する前記エピタキシャル成長層上に第４ゲート絶縁膜を介して第４ゲート電極を、それぞれ形成する工程、
ここで、
前記第３ゲート絶縁膜は、酸化シリコンから成る第１絶縁層と、窒化シリコンから成り、かつ、前記第１絶縁層上に形成された第２絶縁層と、酸化シリコンから成り、かつ、前記第２絶縁層上に形成された第３絶縁層と、を有し、
前記第３ゲート絶縁膜の厚さは、前記第１ゲート絶縁膜、前記第２ゲート絶縁膜および前記第４ゲート絶縁膜のそれぞれの厚さよりも大きく、
前記第１乃至第４ゲート電極のそれぞれは、第１材料から成り；
（ｅ）前記（ｄ）工程の後、前記第１乃至第４ゲート電極のそれぞれを覆うように、前記基板上に層間絶縁膜を形成する工程；
（ｆ）前記（ｅ）工程の後、前記層間絶縁膜を研磨し、前記第１乃至第４ゲート電極のそれぞれを前記層間絶縁膜から露出させる工程；
（ｇ）前記（ｆ）工程の後、前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極および前記第４ゲート電極のそれぞれを構成する前記第１材料を、前記第１材料とは異なる第２材料に置換する工程。
【請求項１４】
前記（ｃ）工程では、断面視において、前記（ｃ）工程により形成され、かつ、前記第２ゲート絶縁膜が接する前記エピタキシャル成長層の上面が、前記第２領域に位置し、かつ、前記第３ゲート絶縁膜が接する前記半導体基材の上面よりも高い高さに位置するように、および、前記第１ゲート絶縁膜が接する前記半導体層の上面と同じ高さ、あるいは、前記半導体層の前記上面よりも低い高さに位置するように、エピタキシャル成長処理を施す、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第３ゲート絶縁膜の厚さは、前記半導体層、または、前記絶縁層の厚さよりも大きい、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１材料は、多結晶シリコンであり、
前記第２材料は、金属である、請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記（ｄ）工程の後、かつ、前記（ｅ）工程の前に、前記ＳＯＩ領域に位置する前記半導体層のうちの前記第１ゲート電極から露出する部分の表面に、エピタキシャル成長を施す、請求項１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、ＳＯＩ基板を用いた半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特許文献１には、ＳＯＩ構造（ＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓ）とバルク（バルク型ＭＩＳＦＥＴ形成領域Ｒｂ）構造が混在する、所謂ハイブリッド基板構造を有する半導体集積回路装置をゲートラスト方式により製造することが記載されている。具体的には、特許文献１には、メタルゲート電極のＳＯＩ（Silicon On Insulator）型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、ポリシリコンゲート電極のバルク型ＭＩＳＦＥＴとを備えた半導体集積回路装置に関する技術が記載されている。
【０００３】
特許文献２には、不揮発性メモリのメモリ素子（記憶素子、メモリセル）ＭＣが形成されたメモリ領域１Ａ、低耐圧のＭＩＳＦＥＴ２が形成された低耐圧ＭＩＳＦＥＴ形成領域１Ｂ、および高耐圧のＭＩＳＦＥＴ３が形成された高耐圧ＭＩＳＦＥＴ形成領域１Ｃを有する半導体装置とその製造方法に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−８４７６６号公報
【特許文献２】特開２０１８−２６４５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、まず、例えば上記特許文献１に示すバルク型ＭＩＳＦＥＴ形成領域（以降、「バルク領域」と呼ぶ）に、例えば上記特許文献２のように、複数種類のＭＩＳＦＥＴを混載させることを検討している。そして、本発明者は、ＳＯＩ型ＭＩＳＦＥＴ形成領域（以降、「ＳＯＩ領域」と呼ぶ）に形成されたＭＩＳＦＥＴのゲート電極だけでなく、上記のバルク領域に形成された各ＭＩＳＦＥＴのゲート電極に対しても、メタルゲート電極構造を採用することを検討している。そして、本発明者の検討によれば、上記のような構造（構成）に対して、単に上記特許文献１に示すゲートラスト方式を採用すると、各ＭＩＳＦＥＴのゲート電極を所望の形状に形成することができず、この結果、半導体装置の信頼性（すなわち、電気特性）が低下する恐れがあることが分かった。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００８】
一実施の形態における半導体装置の製造方法は、まず、基板のバルク領域に位置する半導体層および絶縁層を除去した後、このバルク領域のうちの第１領域に位置する半導体基材の表面にエピタキシャル成長を施す。そして、基板のＳＯＩ領域に位置する半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を、上記バルク領域のうちの第１領域に位置し、かつ、エピタキシャル成長処理が施された半導体基材上に第２ゲート絶縁膜を介して第２ゲート電極を、上記バルク領域のうちの第２領域に位置し、かつ、エピタキシャル成長処理が施されない半導体基材上に第３ゲート絶縁膜を介して第３ゲート電極を、それぞれ形成する。ここで、第３ゲート絶縁膜の厚さは、第１ゲート絶縁膜および第２ゲート絶縁膜のそれぞれの厚さよりも大きい。また、第１乃至第３ゲート電極のそれぞれは、第１材料から成る。その後、上記第１乃至第３ゲート電極のそれぞれを覆うように基板上に形成した層間絶縁膜を研磨し、第１乃至第３ゲート電極のそれぞれを層間絶縁膜から露出させた後、第１乃至第３ゲート電極のそれぞれを構成する第１材料を、この第１材料とは異なる第２材料に置換する。
【０００９】
また、一実施の形態における半導体装置の製造方法は、まず、基板のバルク領域に位置する半導体層および絶縁層を除去した後、このバルク領域のうちの第１領域に位置する半導体基材の表面にエピタキシャル成長を施すことにより、エピタキシャル成長層を形成する。そして、基板のＳＯＩ領域に位置する半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を、上記バルク領域のうちの第１領域に位置するエピタキシャル成長処層上に第２ゲート絶縁膜を介して第２ゲート電極を、上記バルク領域のうちの第２領域に位置し、かつ、エピタキシャル成長処理が施されない半導体基材上に第３ゲート絶縁膜を介して第３ゲート電極を、それぞれ形成する。ここで、第３ゲート絶縁膜は、酸化シリコンから成る第１絶縁層と、窒化シリコンから成り、かつ、第１絶縁層上に形成された第２絶縁層と、酸化シリコンから成り、かつ、第２絶縁層上に形成された第３絶縁層と、を有する。また、第３ゲート絶縁膜の厚さは、第１ゲート絶縁膜および第２ゲート絶縁膜のそれぞれの厚さよりも大きい。さらに、第１乃至第３ゲート電極のそれぞれは、多結晶シリコンから成る。その後、上記第１乃至第３ゲート電極のそれぞれを覆うように基板上に形成した層間絶縁膜を研磨し、第１乃至第３ゲート電極のそれぞれを層間絶縁膜から露出させた後、第１乃至第３ゲート電極のそれぞれを除去することにより形成された空間内を、金属膜で埋める。
【００１０】
さらに、一実施の形態における半導体装置の製造方法は、まず、基板のバルク領域に位置する半導体層および絶縁層を除去した後、このバルク領域のうちの第１領域に位置する半導体基材の表面およびこのバルク領域のうちの第２領域の第２部分に位置する半導体基材の表面のそれぞれにエピタキシャル成長処理を施すことにより、エピタキシャル成長層を形成する。そして、ＳＯＩ領域に位置する半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を、上記バルク領域のうちの第１領域に位置するエピタキシャル成長層上に第２ゲート絶縁膜を介して第２ゲート電極を、上記バルク領域のうちの第２領域の第１部分に位置する半導体基材上に第３ゲート絶縁膜を介して第３ゲート電極を、上記バルク領域のうちの第２領域の第２部分に位置するエピタキシャル成長層上に第４絶縁膜を介して第４ゲート電極を、それぞれ形成する。ここで、第３ゲート絶縁膜は、酸化シリコンから成る第１絶縁層と、窒化シリコンから成り、かつ、第１絶縁層上に形成された第２絶縁層と、酸化シリコンから成り、かつ、第２絶縁層上に形成された第３絶縁層と、を有する。また、第３ゲート絶縁膜の厚さは、第１ゲート絶縁膜、第２ゲート絶縁膜および第４ゲート絶縁膜のそれぞれの厚さよりも大きい。さらに、第１乃至第４ゲート電極のそれぞれは、第１材料から成る。その後、第１乃至第４ゲート電極のそれぞれを覆うように基板上に形成した層間絶縁膜を研磨し、第１乃至第４ゲート電極のそれぞれを層間絶縁膜から露出させた後、第１乃至第４ゲート電極のそれぞれを構成する第１材料を、この第１材料とは異なる第２材料に置換する。
【発明の効果】
【００１１】
一実施の形態によれば、半導体装置の信頼性が低下するのを抑制できる。
【図面の簡単な説明】
【００１２】
【図１】図１は、実施の形態１の半導体装置の要部平面図である。
【図２】図２は、図１のＸ−Ｘ線における要部断面図である。
【図３】図３は、実施の形態１の半導体装置の製造工程を示すプロセスフロー図である。
【図４】図４は、実施の形態１の半導体装置の製造工程中の要部断面図である。
【図５】図５は、図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図６は、図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図７は、図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図８は、図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図９は、図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図１０は、図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１１は、図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１２は、図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１３は、図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１４は、図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１５は、図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１６は、検討例１の半導体装置の製造工程中の要部断面図である。
【図１７】図１７は、図１６に続く検討例１の半導体装置の製造工程中の要部断面図である。
【図１８】図１８は、検討例２の半導体装置の製造工程中の要部断面図である。
【図１９】図１９は、検討例３の半導体装置の製造工程中の要部断面図である。
【図２０】図２０は、図１９に続く検討例３の半導体装置の製造工程中の要部断面図である。
【図２１】図２１は、検討例４の半導体装置の製造工程中の要部断面図である。
【図２２】図２２は、実施の形態１の変形例に係る半導体装置の要部断面図である。
【図２３】図２３は、実施の形態２の半導体装置の回路図である。
【図２４】図２４は、実施の形態２の半導体装置の要部断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１６】
（実施の形態１）
まず、本実施の形態１の半導体装置について、図１および図２を用いて説明する。図１は、本実施の形態１の半導体装置ＳＤ１の要部平面図である。図２は、図１のＸ−Ｘ線における要部断面図である。
【００１７】
[半導体装置]
図１および図２に示すように、半導体装置ＳＤ１は、複数の電界効果トランジスタ（ＭＩＳＦＥＴ、ＭＯＳＦＥＴ）Ｑ１、Ｑ２、Ｑ３を含んでいる。ここで、各電界効果トランジスタＱ１、Ｑ２、Ｑ３は、図１および図２に示すように、半導体層ＳＭおよび絶縁層ＢＸを貫通し、かつ、半導体基材ＳＢに達する溝ＴＲの内部に埋め込まれた素子分離部ＳＴで囲まれた領域（活性領域）に形成されている。
【００１８】
また、半導体装置ＳＤ１は、図１および図２に示すように、半導体基材（基材）ＳＢの一部、この半導体基材ＳＢの一部上に形成された絶縁層ＢＸ、およびこの絶縁層ＢＸ上に形成された半導体層ＳＭを有するＳＯＩ（Silicon On Insulator）領域１Ａと、上記絶縁層ＢＸおよび上記半導体層ＳＭを有さないバルク領域１Ｂとを備えた、所謂ハイブリッド構造のＳＯＩ基板（基板）１を含んでいる。なお、図１に記載された符号ＢＤＬが指す破線は、便宜上、平面視においてＳＯＩ領域１Ａとバルク領域１Ｂとの境界を示すものである。そして、この破線は、図２において、ＳＯＩ領域１Ａとバルク領域１Ｂとの境界を跨ぐように形成された素子分離部ＳＴの段差面に、ほぼ相当する。さらに、図２に示すように、バルク領域１Ｂは、半導体基材ＳＢの一部に対してエピタキシャル成長処理を施すことで、この半導体基材ＳＢの一部の表面にエピタキシャル成長層ＥＰ１が形成された領域（第１領域１Ｂａ）と、エピタキシャル成長処理が施されない領域（第２領域１Ｂｂ）と、を有している。なお、エピタキシャル成長層ＥＰ１は、半導体基材ＳＢを構成する材料と同じ材料から成る。
【００１９】
そして、ＳＯＩ領域１Ａには、例えばロジック回路またはデジタル回路を構成するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor））Ｑ１が形成されている。また、バルク領域１Ｂのうちの第１領域１Ｂａには、例えば周辺回路、具体的には入出力回路を構成するＭＩＳＦＥＴＱ２が形成されている。さらに、バルク領域１Ｂのうちの第２領域１Ｂｂには、例えばフラッシュメモリを構成するＭＩＳＦＥＴＱ３が形成されている。
【００２０】
ここで、各電界効果トランジスタ（ＭＩＳＦＥＴ）Ｑ１，Ｑ２、Ｑ３の各ゲート電極は、金属材料（金属膜）から成るメタルゲート電極ＭＴＧ１、ＭＴＧ２、ＭＴＧ３である。また、図２に示すように、電界効果トランジスタＱ１のゲート電極（メタルゲート電極ＭＴＧ１）は、ゲート絶縁膜ＩＦ１を介して、半導体層ＳＭ上に形成されている。また、図２に示すように、電界効果トランジスタＱ２のゲート電極（メタルゲート電極ＭＴＧ２）は、ゲート絶縁膜ＩＦ２を介して、エピタキシャル成長層ＥＰ１上に形成されている。また、図２に示すように、電界効果トランジスタＱ３のゲート電極（メタルゲート電極ＭＴＧ３）は、ゲート絶縁膜ＩＦ３を介して、半導体基材ＳＢ上に形成されている。
【００２１】
そして、各ゲート電極（メタルゲート電極ＭＴＧ１、ＭＴＧ２、ＭＴＧ３）の形状は、図２に示すように、互いにほぼ同じ形状である。なお、ここで言う「形状」とは、厚さのことである。一方、ゲート絶縁膜ＩＦ３の厚さは、図２に示すように、ゲート絶縁膜ＩＦ１、ＩＦ２の厚さよりも厚い。また、図２に示すように、第２領域１Ｂｂに位置し、かつ、ゲート絶縁膜ＩＦ３が接する面（半導体基材ＳＢの表面）は、ＳＯＩ領域１Ａに位置し、かつ、ゲート絶縁膜ＩＦ１が接する面（半導体層ＳＭの表面）、および第１領域１Ｂａに位置し、かつ、ゲート絶縁膜ＩＦ２が接する面（エピタキシャル成長層ＥＰ１の表面）のそれぞれよりも低い箇所（高さ）に位置している。
【００２２】
さらに、図２に示すように、各電界効果トランジスタ（ＭＩＳＦＥＴ）Ｑ１，Ｑ２、Ｑ３は、層間絶縁膜ＩＬ１と、この層間絶縁膜ＩＬ１上に形成された層間絶縁膜ＩＬ２とで覆われている。そして、各電界効果トランジスタ（ＭＩＳＦＥＴ）Ｑ１，Ｑ２、Ｑ３のソース／ドレインは、この２つの層間絶縁膜ＩＬ１、ＩＬ２を貫通するように形成された各コンタクトプラグＣＰ１、ＣＰ２、ＣＰ３を介して、層間絶縁膜ＩＬ２上に位置する配線層ＭＬ１に形成された各配線（配線パターン）Ｍ１と電気的に接続されている。なお、各配線Ｍ１は、層間絶縁膜ＩＬ２上に形成された別の層間絶縁膜ＩＬ３で覆われている。
【００２３】
[本実施の形態１の半導体装置による効果]
次に、本実施の形態１の半導体装置ＳＤ１による効果について、以下に説明する。
【００２４】
本実施の形態１では、上記のように、各電界効果トランジスタ（ＭＩＳＦＥＴ）Ｑ１，Ｑ２、Ｑ３の各ゲート電極が、金属膜から成るメタルゲート電極ＭＴＧ１、ＭＴＧ２、ＭＴＧ３であるため、例えば多結晶シリコン膜から成るゲート電極をＭＩＳＦＥＴのゲート電極として採用した場合に比べて、半導体装置の高速化を実現できる。すなわち、微細化に対応できる。
【００２５】
また、本実施の形態１では、上記のように、バルク領域１Ｂのうちの第１領域１Ｂａに位置する電界効果トランジスタ（ＭＩＳＦＥＴ）Ｑ２のゲート絶縁膜ＩＦ２の厚さが、バルク領域１Ｂのうちの第２領域１Ｂｂに位置する電界効果トランジスタ（ＭＩＳＦＥＴ）Ｑ３のゲート絶縁膜ＩＦ３の厚さよりも薄い。しかしながら、本実施の形態１では、図２に示すように、厚さの薄いゲート絶縁膜を有するＭＩＳＦＥＴ（例えば、電界効果トランジスタＱ２）が形成される領域の半導体基材の表面が、厚さの厚いゲート絶縁膜を有するＭＩＳＦＥＴ（例えば、電界効果トランジスタＱ３）が形成される領域の半導体基材の表面よりも上方に位置している。そのため、各領域１Ａ、１Ｂａ、１Ｂｂに形成された各ＭＩＳＦＥＴのゲート電極の形状を、互いにほぼ同じ形状にすることができる。すなわち、各ＭＩＳＦＥＴのゲート電極を所望の形状に形成することができるため、半導体装置ＳＤ１の信頼性（すなわち、電気特性）が低下するのを抑制することができる。
【００２６】
[半導体装置の製造方法]
次に、本実施の形態１の半導体装置の製造方法について、図３に示すプロセスフロー（ステップＳ１〜ステップＳ８）に沿って、かつ、図４〜図１５を用いて説明する。
【００２７】
１．ＳＯＩ基板準備（ステップＳ１）
まず、図３のステップＳ１として、ＳＯＩ基板１を準備する。本実施の形態では、上記したＳＯＩ基板（基板）１に対し、さらに、図４に示すように、半導体層ＳＭおよび絶縁層ＢＸを貫通し、かつ、半導体基材ＳＢに達する溝ＴＲの内部に素子分離部ＳＴが埋め込まれたものを準備する。なお、本実施の形態１では、例えば、半導体基材ＳＢはｐ型の単結晶シリコンから成り、その厚さは２５０μｍ〜８００μｍである。但し、ｎ型の単結晶シリコンから成る半導体基材ＳＢを使用してもよい。また、例えば、絶縁層ＢＸは酸化シリコンから成り、その厚さは５ｎｍ〜２０ｎｍである。また、例えば、半導体層ＳＭは単結晶シリコンから成り、その厚さは例えば５ｎｍ〜２０ｎｍである。さらに、例えば、素子分離部ＳＴは酸化シリコンから成る。ここで、この半導体層ＳＭには、例えばイオン注入によってｎ型またはｐ型の不純物が導入されていない、あるいは、イオン注入によって不純物が導入されていたとしても、その不純物濃度は１×１０１３／ｃｍ３以下である。また、溝ＴＲおよび素子分離部ＳＴは、半導体基材ＳＢ、絶縁層ＢＸおよび半導体層ＳＭを有するＳＯＩ基板１を準備した後に形成されたものであるが、溝ＴＲおよび素子分離部ＳＴのそれぞれの形成方法に関する説明は、省略する。
【００２８】
また、図４に示すように、ＳＯＩ基板１は、第１のＭＩＳＦＥＴが形成される、所謂ＳＯＩ領域１Ａと、第２のＭＩＳＦＥＴおよび第３のＭＩＳＦＥＴのそれぞれが形成される、所謂バルク領域１Ｂと、を備えている。さらに、このバルク領域１Ｂは、第２のＭＩＳＦＥＴが形成される第１領域１Ｂａと、第３のＭＩＳＦＥＴが形成される第２領域１Ｂｂと、を備えている。
【００２９】
２．バルク領域形成（ステップＳ２）
次に、図３のステップＳ２として、図５に示すように、ＳＯＩ領域１Ａに位置する半導体層ＳＭおよび絶縁層ＢＸのそれぞれが除去されないように、バルク領域１Ｂに位置する半導体層ＳＭおよび絶縁層ＢＸのそれぞれを除去する。具体的には、図示しないフォトレジストパターン（レジストパターン、マスク層）をＳＯＩ領域１Ａに位置する半導体層ＳＭ上に形成し、ＳＯＩ領域１Ａをフォトレジストパターンで覆う。そして、このフォトレジストパターンをエッチングマスクとして、バルク領域１Ｂ（１Ｂａ、１Ｂｂ）に位置する半導体層ＳＭにエッチング処理を施し、このバルク領域１Ｂ（１Ｂａ、１Ｂｂ）に位置する半導体層ＳＭを除去する。これにより、バルク領域１Ｂ（１Ｂａ、１Ｂｂ）に位置する絶縁層ＢＸが露出する。一方、ＳＯＩ領域１Ａは、図示しないフォトレジストパターンで覆われているため、このＳＯＩ領域１Ａに位置する半導体層ＳＭは、除去されない。なお、本実施の形態１では、このエッチング処理として、例えばフッ素ラジカル主体の等方性のドライエッチングを用いている。また、エッチングガスは、例えばＳＦ６（六フッ化硫黄）ガスを用いている。さらに、本実施の形態１では、半導体層ＳＭのエッチング速度よりも、絶縁層ＢＸおよび素子分離部ＳＴのそれぞれのエッチング速度が小さくなるエッチング条件を用いているため、半導体層ＳＭが除去されることで露出した絶縁層ＢＸを、エッチングストッパとして機能させることができる。
【００３０】
ＳＯＩ領域１Ａに位置する半導体層ＳＭを覆っていたフォトレジストパターンを除去した後、バルク領域１Ｂを図示しない新たなフォトレジストパターンで覆った状態で、ＳＯＩ領域１Ａに位置する半導体基材ＳＢに対してイオン注入を行う。これにより、図５に示すように、このＳＯＩ領域１Ａに位置する半導体基材ＳＢに、半導体領域（不純物拡散層）ＧＰを形成する。なお、この半導体領域ＧＰは、ｐ型またはｎ型の半導体領域であり、ＳＯＩ領域１Ａに位置する絶縁層ＢＸに隣接した位置に形成される。また、この半導体領域ＧＰは、ＳＯＩ領域１Ａに形成されるＭＩＳＦＥＴの閾値電圧を制御するために形成される。具体的には、製造された半導体装置において、この半導体領域ＧＰに所定の電圧を印加することによって、ＳＯＩ領域１Ａに形成されたＭＩＳＦＥＴの閾値電圧を制御することができる。
【００３１】
その後、ＳＯＩ領域１Ａに半導体領域ＧＰを形成する際にバルク領域１Ｂを覆っていたフォトレジストパターンを除去する一方、図示しない新たなフォトレジストパターンでＳＯＩ領域１Ａを覆う。そして、ＳＯＩ領域１Ａを覆ったフォトレジストパターンをマスク（イオン注入阻止マスク）として、バルク領域１Ｂに位置する半導体基材ＳＢに不純物を注入する。これにより、図５に示すように、バルク領域１Ｂに位置する絶縁層ＢＸに隣接した位置に、ウェル（半導体領域）ＷＥＬが形成される。なお、本実施の形態１では、不純物として、例えばホウ素を用いている。すなわち、バルク領域１Ｂに位置する絶縁層ＢＸに隣接した位置に形成されるウェルＷＥＬは、ｐ型のウェルである。
【００３２】
その後、ＳＯＩ領域１Ａを覆っていたフォトレジストパターンを除去する。そして、バルク領域１Ｂ（１Ｂａ、１Ｂｂ）に位置する絶縁層ＢＸにエッチング処理を施し、このバルク領域１Ｂ（１Ｂａ、１Ｂｂ）に位置する絶縁層ＢＸを除去する。これにより、図５の状態となる。なお、本実施の形態１では、このエッチング処理として、例えばウェットエッチング（等方性のエッチング処理）を用いている。
【００３３】
３．エレベーション処理（ステップＳ３）
次に、図３のステップＳ３として、バルク領域１Ｂのうちの第１領域１Ｂａが露出するように、ＳＯＩ領域１Ａと、バルク領域１Ｂのうちの第２領域１Ｂｂとを、図示しない保護膜で覆う。そして、バルク領域１Ｂのうちの第１領域１Ｂａに対してエピタキシャル成長処理を施すことで、図６に示すように、この第１領域１Ｂａに位置する半導体基材ＳＢの表面（絶縁層ＢＸを除去したことで露出した面）ＳＢａａ上にエピタキシャル成長層ＥＰ１を形成する。すなわち、バルク領域１Ｂのうちの第１領域１Ｂａに位置する半導体基材ＳＢの上面ＳＢａａを持ち上げる（以降、「エレベーション処理」とも呼ぶ）。なお、本実施の形態１では、図６に示すように、エピタキシャル成長層ＥＰ１の上面ＥＰ１ａが、ＳＯＩ領域１Ａに位置する半導体層ＳＭの上面ＳＭａとほぼ同じ高さに位置するように、エピタキシャル成長処理を施している。具体的には、エピタキシャル成長層ＥＰ１の上面ＥＰ１ａが、バルク領域１Ｂのうちの第２領域１Ｂｂに位置する半導体基材ＳＢの上面ＳＢａｂよりも高い高さに位置するように、エピタキシャル成長処理を施している。また、エピタキシャル成長層ＥＰ１の上面ＥＰ１ａが、ＳＯＩ領域１Ａに位置する半導体層ＳＭの上面ＳＭａと同じ高さ、あるいは、ＳＯＩ領域１Ａに位置する半導体層ＳＭの上面ＳＭａよりも低い高さに位置するように、エピタキシャル成長処理を施している。この理由については、後程、説明する。
【００３４】
また、上記のように、本実施の形態１では、エピタキシャル成長層ＥＰ１の上面ＥＰ１ａがＳＯＩ領域１Ａに位置する半導体層ＳＭの上面ＳＭａとほぼ同じ高さに位置するようにエピタキシャル成長処理を施しているため、本工程により形成されるエピタキシャル成長層ＥＰ１の厚さは、ＳＯＩ領域１Ａに位置する半導体層ＳＭの厚さと、ＳＯＩ領域１Ａに位置する絶縁層ＢＸの厚さとの和と、ほぼ同じである。また、本工程により形成するエピタキシャル成長層ＥＰ１の厚さは、絶縁層ＢＸおよび半導体層ＳＭのそれぞれの厚さよりも厚く、例えば１０ｎｍ〜４０ｎｍである。
【００３５】
また、本工程により形成されたエピタキシャル成長層ＥＰ１は、半導体基材ＳＢを構成する材料と同じ材料から成る。すなわち、本実施の形態１では、半導体基材ＳＢは単結晶シリコンから成るため、本工程により形成されたエピタキシャル成長層ＥＰ１も、例えば、単結晶シリコンから成る。
【００３６】
そして、バルク領域１Ｂのうちの第１領域１Ｂａにエピタキシャル成長層ＥＰ１を形成した後、このエピタキシャル成長層ＥＰ１に対して不純物を注入する。これにより、図６に示すように、エピタキシャル成長層ＥＰ１内にウェル（半導体領域、不純物領域）ＷＥＬが形成される。ここで、エピタキシャル成長層ＥＰ１に対して注入する不純物の種類は、先の工程においてバルク領域１Ｂに位置する半導体基材ＳＢに注入した不純物の種類と同じものである。この理由は、第１領域１Ｂａに形成されるＭＩＳＦＥＴのチャネル領域が、第１領域１Ｂａに形成されたウェルＷＥＬと、エピタキシャル成長層ＥＰ１内に形成されたウェルＷＥＬと、から成るためである。その後、ＳＯＩ領域１Ａと、バルク領域１Ｂのうちの第２領域１Ｂｂとを覆っていた、図示しない保護膜を除去する。
【００３７】
４．ゲート電極形成（ステップＳ４）
次に、図３のステップＳ４として、各領域１Ａ、１Ｂ（１Ｂａ、１Ｂｂ）に、ゲート電極を形成する。具体的には、図８に示すように、ＳＯＩ領域１Ａに位置する半導体層ＳＭの表面ＳＭａ上にゲート絶縁膜ＩＦ１を介してゲート電極Ｇ１を、バルク領域１Ｂのうちの第１領域１Ｂａに位置するエピタキシャル成長層ＥＰ１の表面ＥＰ１ａ上にゲート絶縁膜ＩＦ２を介してゲート電極Ｇ２を、バルク領域１Ｂのうちの第２領域１Ｂｂに位置する半導体基材ＳＢの表面ＳＢａｂ上にゲート絶縁膜ＩＦ３を介してゲート電極Ｇ３を、それぞれ形成する。また、各ゲート電極Ｇ１、Ｇ２、Ｇ３の厚さは、例えば３０ｎｍ〜２００ｎｍである。より具体的には、各ゲート電極Ｇ１、Ｇ２、Ｇ３は、以下の手順で形成される。
【００３８】
まず、図７に示すように、各領域１Ａ、１Ｂ（１Ｂａ、１Ｂｂ）および素子分離部ＳＴのそれぞれを含む半導体基材ＳＢ上に、酸化シリコン膜ＩＦを介して、例えばＣＶＤ（Chemical Vapor Deposition）法により多結晶シリコン膜（またはドープドポリシリコン膜）ＰＳを堆積する。ここで、第２領域１Ｂｂにおいては、絶縁膜ＩＦを半導体基材ＳＢ上に堆積する前に、後述する絶縁層ＩＦ３ａ、ＩＦ３ｂを予め形成しておく。その後、この堆積した多結晶シリコン膜ＰＳを、ドライエッチング処理によりパターニングする。さらに、酸化シリコンＩＦについても、エッチング処理によりパターニングする。これにより、図８に示すように、各ゲート絶縁膜ＩＦ１、ＩＦ２、ＩＦ３と合わせて、各ゲート電極Ｇ１、Ｇ２、Ｇ３が各領域１Ａ、１Ｂ（１Ｂａ、１Ｂｂ）に形成される。すなわち、本実施の形態１では、各ゲート電極Ｇ１、Ｇ２、Ｇ３は、１回のＣＶＤプロセスにより形成される。また、各ゲート電極Ｇ１、Ｇ２、Ｇ３は、互いに同じ材料（多結晶シリコン）から成る。
【００３９】
また、ゲート絶縁膜ＩＦ１およびゲート絶縁膜ＩＦ２のそれぞれは、酸化シリコンから成る。一方、ゲート絶縁膜ＩＦ３は、図８に示すように、３層構造から成る。具体的には、ゲート絶縁膜ＩＦ３は、バルク領域１Ｂの第２領域１Ｂｂに位置する半導体基材ＳＢの表面ＳＢａｂ上に形成され、かつ、酸化シリコンから成る絶縁層ＩＦ３ａと、絶縁層ＩＦ３ａ上に形成され、かつ、窒化シリコンから成る絶縁層ＩＦ３ｂと、絶縁層ＩＦ３ｂ上に形成され、かつ、酸化シリコンから成る絶縁層ＩＦ３ｃと、を有している。すなわち、絶縁層ＩＦ３ｂは、２つの絶縁層１Ｆ３ａ、１Ｆ３ｃで挟まれており、電荷を閉じ込めるための電荷保持層（電荷蓄積層）として機能する。
【００４０】
また、ゲート絶縁膜ＩＦ１、ゲート絶縁膜ＩＦ２、絶縁層ＩＦ３ａおよび絶縁層ＩＦ３ｃのそれぞれの厚さは、例えば２ｎｍ〜４ｎｍである。一方、絶縁層（電荷保持層、電荷蓄積層）ＩＦ３ｂの厚さは、例えば５ｎｍ〜１３ｎｍである。すなわち、３つの絶縁層ＩＦ３ａ、３ｂ、３ｃから成るゲート絶縁膜ＩＦ３の厚さは、９ｎｍ〜２１ｎｍであり、ゲート絶縁膜ＩＦ１およびゲート絶縁膜ＩＦ２のそれぞれの厚さよりも厚い。なお、本実施の形態１では、先の工程において、バルク領域１Ｂのうちの第１領域１Ｂａに位置する半導体基材ＳＢに対してエピタキシャル成長処理を施している。そのため、図８に示すように、各ゲート絶縁膜ＩＦ１、ＩＦ２、ＩＦ３（ＩＦ３ｃ）の上面の位置が互いにほぼ同じ高さに位置することになるため、各ゲート電極Ｇ１、Ｇ２、Ｇ３の表面（上面）についても、互いにほぼ同じ高さに位置させることができる。
【００４１】
５．ソース／ドレイン形成（ステップＳ５）
次に、ＳＯＩ領域１Ａおよびバルク領域１Ｂ（１Ｂａ、１Ｂｂ）のそれぞれに形成されるＭＩＳＦＥＴを構成する、ソース／ドレインとなる半導体領域（不純物領域）を、各領域１Ａ、１Ｂ（１Ｂａ、１Ｂｂ）に形成する。なお、ソース／ドレインとなる各半導体領域は、図９に示すように、半導体領域（不純物領域）ＥＸ、ＬＤＤ、ＬＭＤと、この半導体領域ＥＸ、ＬＤＤ、ＬＭＤと接し、かつ、この半導体領域ＥＸ、ＬＤＤ、ＬＭＤの不純物濃度よりも高い不純物濃度から成る半導体領域（不純物領域）Ｄ１、Ｄ２、ＭＤと、から成る。また、低濃度の各半導体領域ＥＸ、ＬＤＤ、ＬＭＤは、各オフセットスペーサＯＳ１、ＯＳ２、ＯＳ３を形成した後に、かつ、各サイドウォールスペーサＳＷ１、ＳＷ２、ＳＷ３を形成する前に、形成される。さらに、高濃度の各半導体領域Ｄ１、Ｄ２、ＭＤは、上述の各サイドウォールスペーサＳＷ１、ＳＷ２、ＳＷ３を形成した後に、形成される。各領域１Ａ、１Ｂに形成されるソース／ドレインの詳細については、以下に説明する。
【００４２】
まず、ＳＯＩ領域１Ａに形成されるソース／ドレインは、図９に示すように、半導体層ＳＭのうち、ゲート電極Ｇ１の側面を覆うように形成されたオフセットスペーサ（絶縁膜）ＯＳ１と、このオフセットスペーサＯＳ１を覆うように形成されたサイドウォール（絶縁膜）ＳＷ１とで覆われた部分（位置）に形成された半導体領域（エクステンション領域）ＥＸと、半導体層ＳＭのうち、オフセットスペーサＯＳ１とサイドウォールＳＷ１から露出する部分（位置）に形成された半導体領域（拡散領域）Ｄ１と、から成る。
【００４３】
ここで、ＳＯＩ領域１Ａに位置する半導体層ＳＭの一部（ゲート電極Ｇ１の直下に位置し、かつ、ソースとなる半導体領域とドレインとなる半導体領域との間に位置する部分）は、このＳＯＩ領域１Ａに形成されるＭＩＳＦＥＴのチャネル領域となる。そして、本実施の形態１では、このチャネル領域を構成する半導体層ＳＭの厚さが５ｎｍ〜２０ｎｍと薄い。そのため、後の工程において、ソース／ドレインとなる半導体領域上にコンタクトホールを形成する際、この半導体層ＳＭの下方に位置する絶縁層ＢＸ、または、この絶縁層ＢＸの下方に位置する半導体基材ＳＢまでコンタクトホールの底部が達するように、コンタクトホールが形成される恐れがある。
【００４４】
そこで、本実施の形態１では、図９に示すように、ゲート電極Ｇ１およびオフセットスペーサＯＳ１から露出した半導体層ＳＭに対してエピタキシャル成長処理を施し、この半導体層ＳＭの表面ＳＭａのうち、ゲート電極Ｇ１およびオフセットスペーサＯＳ１から露出した面（露出面）上にエピタキシャル成長層ＥＰ２を形成している。そして、この形成したエピタキシャル成長層ＥＰ２に対しても不純物を注入している。すなわち、ＳＯＩ領域１Ａに形成されるソース／ドレインを構成する半導体領域（拡散領域）Ｄ１は、図９に示すように、半導体層ＳＭに形成された部分と、この半導体層ＳＭ上に形成されたエピタキシャル成長層ＥＰ２に形成された部分と、から成る。
【００４５】
また、バルク領域１Ｂのうちの第１領域１Ｂａに形成されるソース／ドレインは、図９に示すように、エピタキシャル成長層ＥＰ１のうち、ゲート電極Ｇ２の側面を覆うように形成されたオフセットスペーサＯＳ２と、このオフセットスペーサＯＳ２を覆うように形成されたサイドウォールＳＷ２とで覆われた部分（位置）に形成された半導体領域（不純物領域）ＬＤＤと、エピタキシャル成長層ＥＰ１のうち、オフセットスペーサＯＳ２とサイドウォールＳＷ２から露出する部分（位置）に形成された半導体領域（拡散領域）Ｄ２と、から成る。さらに、バルク領域１Ｂのうちの第２領域１Ｂｂに形成されるソース／ドレインは、図９に示すように、半導体基材ＳＢのうち、ゲート電極Ｇ３の側面を覆うように形成されたオフセットスペーサＯＳ３と、このオフセットスペーサＯＳ３を覆うように形成されたサイドウォールＳＷ３とで覆われた部分（位置）に形成された半導体領域（不純物領域）ＬＭＤと、半導体基材ＳＢのうち、オフセットスペーサＯＳ３とサイドウォールＳＷ３から露出する部分（位置）に形成された半導体領域（拡散領域）ＭＤと、から成る。
【００４６】
なお、ソース／ドレインとなる各半導体領域（エクステンション領域、不純物領域、拡散領域）を形成するために使用される不純物は、形成されるＭＩＳＦＥＴがｎ型の電界効果トランジスタであれば、例えばリン（Ｐ）や砒素（Ａｓ）といったｎ型の不純物である。一方、各半導体領域（エクステンション領域、不純物領域、拡散領域）を形成するために使用される不純物は、形成されるＭＩＳＦＥＴがｐ型の電界効果トランジスタであれば、例えばボロン（Ｂ）といったｐ型の不純物である。
【００４７】
そして、各ＭＩＳＦＥＴのソース／ドレインを構成する各半導体領域を形成した後、図９に示すように、この各ＭＩＳＦＥＴのソース／ドレインを構成する各半導体領域Ｄ１、Ｄ２、ＭＤの表面ＥＰ２ａ、ＥＰ１ａ、ＳＢａｂに、シリサイド膜ＳＬＦ１、ＳＬＦ２、ＳＬＦ３を形成する形成する。
【００４８】
６．層間絶縁膜形成（ステップＳ６）
次に、図３のステップＳ６として、各領域１Ａ、１Ｂ（１Ｂａ、１Ｂｂ）に形成された各ゲート電極Ｇ１、Ｇ２、Ｇ３を覆うように、基板１上に層間絶縁膜ＩＬを形成する。ここで、図１０に示すように、各ゲート電極Ｇ１、Ｇ２、Ｇ３は基板１の表面から上方に向かって突出しているため、形成された各ゲート電極Ｇ１、Ｇ２、Ｇ３の厚さ（高さ）に応じて、層間絶縁膜ＩＬの表面には凹凸が形成される。すなわち、層間絶縁膜ＩＬのうち、各ゲート電極Ｇ１、Ｇ２、Ｇ３上には凸部Ｐ１、Ｐ２、Ｐ３が形成される。
【００４９】
７．研磨工程（ステップＳ７）
次に、図３のステップＳ７として、層間絶縁膜１Ｌの一部を研磨する。ここで、多結晶シリコン膜から成るゲート電極を有するＭＩＳＦＥＴを製造する場合は、ゲート電極が露出しないように、層間絶縁膜ＩＬの研磨量を制御する。これに対し、本実施の形態１における半導体装置の製造方法は、金属材料から成るゲート電極を有するＭＩＳＦＥＴを形成するものである。そのため、本実施の形態１では、図１１に示すように、各領域１Ａ、１Ｂ（１Ｂａ、１Ｂｂ）に形成された各ゲート電極Ｇ１、Ｇ２、Ｇ３が層間絶縁膜ＩＬから露出するように、層間絶縁膜ＩＬを研磨する。そして、本研磨工程により、研磨工程が施された層間絶縁膜ＩＬ１が形成される。その後、各ゲート電極Ｇ１、Ｇ２、Ｇ３を構成する材料（多結晶シリコン膜）を、この材料とは異なる金属材料に置換する工程を行う。
【００５０】
８．ゲート電極置換工程（ステップＳ８）
次に、図３のステップＳ８として、ゲート電極を構成する材料の置換工程について説明する。
【００５１】
まず、研磨された層間絶縁膜ＩＬ１から露出した各ゲート電極Ｇ１、Ｇ２、Ｇ３に対して、例えばウェットエッチング処理を施すことにより、この各ゲート電極Ｇ１、Ｇ２、Ｇ３を除去する。これにより、図１２に示すように、互いに対向する一対のオフセットスペーサＯＳ１，ＯＳ２、ＯＳ３と、ゲート絶縁膜ＩＦ１、ＩＦ２、ＩＦ３（ＩＦ３ｃ）とで囲まれた領域に、空間ＧＡＰ１、ＧＡＰ２、ＧＡＰ３を形成する。
【００５２】
次に、図１２において説明した各領域１Ａ、１Ｂ（１Ｂａ、１Ｂｂ）の各空間ＧＡＰ１、ＧＡＰ２、ＧＡＰ３内を塞ぐように、図１３に示すように、研磨された層間絶縁膜ＩＬ１上に金属膜ＭＦを形成する。ここで、金属膜ＭＦは、例えばスパッタリングにより形成する。また、金属膜ＭＦは、例えば窒化チタンから成る。さらに、図示しないが、金属膜ＭＦは、例えば酸化ハフニウム系の高誘電率材料から成るゲート絶縁膜（Ｈｉｇｈ−ｋゲート絶縁膜）を介して、研磨された層間絶縁膜ＩＬ１上、オフセットスペーサＯＳ１、ＯＳ２、ＯＳ３上およびゲート絶縁膜ＩＦ１、ＩＦ２、ＩＦ３上に形成される。なお、このＨｉｇｈ−ｋゲート絶縁膜（ＨｆＯＮ、ＨｆＯ）は、例えばＡＬＣＶＤ（Atomic Layer Chemical Vapor Deposition）により形成される。また、高誘電率ゲート絶縁膜の厚さは、例えば数Å〜数十Åである。
【００５３】
そして、図１４に示すように、金属膜ＭＦ（およびＨｉｇｈ−ｋゲート絶縁膜）のうち、図１２において説明した各空間ＧＡＰ１、ＧＡＰ２、ＧＡＰ３外に位置する部分（すなわち、金属膜ＭＦのうち、研磨された層間絶縁膜１Ｌ１の表面上に位置する不要部分）を除去することで、金属材料から成るゲート電極（メタルゲート電極）ＭＴＧ１、ＭＴＧ２、ＭＴＧ３が形成される。なお、本実施の形態１では、例えば研磨により不要部分を除去する。
【００５４】
次に、図１５に示すように、研磨された層間絶縁膜ＩＬ１から露出した各メタルゲート電極ＭＴＧ１、ＭＴＧ２、ＭＴＧ３の露出部分を覆うように、研磨された層間絶縁膜ＩＬ１上に、他の層間絶縁膜ＩＬ２を形成する。そして、これらの層間絶縁膜ＩＬ１、ＩＬ２のうち、メタルゲート電極ＭＴＧ１、ＭＴＧ２、ＭＴＧ３を有する各電界効果トランジスタ（ＭＩＳＦＥＴ、ＭＯＳＦＥＴ）Ｑ１、Ｑ２、Ｑ３のソース／ドレインとなる半導体領域Ｄ１、Ｄ２、ＭＤと重なる位置に、コンタクトホールＣＨ１、ＣＨ２、ＣＨ３を形成する。なお、コンタクトホールＣＨ１、ＣＨ２、ＣＨ３は、例えばフォトリソグラフィ技術およびドライエッチングにより形成される。そして、各コンタクトホールＣＨ１、ＣＨ２、ＣＨ３内に、例えばタングステンから成る導体膜を埋め込むことで、図１５に示すように、コンタクトプラグＣＰ１、ＣＰ２、ＣＰ３を形成する。その後、層間絶縁膜ＩＬ２上に位置する配線層ＭＬ１に複数の配線（配線パターン）Ｍ１を形成し、さらに、この複数の配線Ｍ１を層間絶縁膜ＩＬ３で覆うことで、図２の状態となる。
【００５５】
[本実施の形態１の半導体装置の製造方法による効果]
次に、本実施の形態１の半導体装置の製造方法による効果について、幾つかの検討例と合わせて説明する。
【００５６】
（検討例１）
まず、上記したように、本実施の形態１の半導体装置を構成する基板は、半導体基材上に形成された絶縁層および半導体層を有するＳＯＩ領域（例えば、ＳＯＩ領域１Ａ）だけでなく、この絶縁層および半導体層を有さないバルク領域（例えば、バルク領域１Ｂ）を備えている。また、上記バルク領域は、第１の厚さから成るゲート絶縁膜（例えば、ゲート絶縁膜ＩＦ２）を有するＭＩＳＦＥＴが形成される領域（例えば、第１領域１Ｂａ）と、上記第１の厚さよりも厚い厚さから成る第２のゲート絶縁膜（例えば、ゲート絶縁膜ＩＦ３）を有するＭＩＳＦＥＴが形成される領域（例えば、第２領域１Ｂｂ）とを、備えている。なお、ここまでの構成を、検討例１として、図１６に示す。
【００５７】
一方、こちらも上記のように、本実施の形態１の半導体装置の製造方法は、まず、仮のゲート電極を形成した後、このゲート電極の側面（側壁）を覆うように、オフセットスペーサおよびサイドウォールを順次、形成する。そして、ソース／ドレインとなる半導体領域を、ＭＩＳＦＥＴが形成される領域（活性領域）に形成した後、層間絶縁膜で仮のゲート電極を覆う。そして、仮のゲート電極の一部が露出するように層間絶縁膜の一部を除去した後、この仮のゲート電極を除去することで形成された空間内に、仮のゲート電極を構成していた材料（例えば、多結晶シリコン膜）とは異なる材料（例えば、金属膜）を埋め込む。すなわち、本実施の形態１の半導体装置の製造方法は、所謂ゲートラストプロセスである。
【００５８】
ここで、図１６に示すように、検討例１の場合、バルク領域１Ｂのうちの第１領域１Ｂａに対してエピタキシャル成長処理を施していない為、各ゲート電極Ｇ１、Ｇ２ａ、Ｇ３の表面（上面）は、互いにほぼ同じ高さに位置していない。具体的には、バルク領域１Ｂのうちの第１領域１Ｂａに形成されたゲート電極Ｇ２ａの表面は、他の領域１Ａ、１Ｂｂに形成されたゲート電極Ｇ１、Ｇ３の表面よりも低い。そのため、このような構成において、各領域１Ａ、１Ｂ（１Ｂａ、１Ｂｂ）に形成されたゲート電極Ｇ１、Ｇ２ａ、Ｇ３の全てが層間絶縁膜ＩＬ１から露出するように層間絶縁膜ＩＬ１を研磨すると、図１７に示すように、ゲート電極Ｇ１、Ｇ３が必要以上に研磨（除去）されてしまう。この結果、後の置換工程により形成されるメタルゲート電極が所望の形状（厚さ）を有さなくなり、電気特性（すなわち、半導体装置の信頼性）が低下する恐れがある。
【００５９】
（検討例２）
そこで、ゲート電極Ｇ２ａよりも基板１の上方に向かって突出しているゲート電極Ｇ１、Ｇ３が露出した時点で、層間絶縁膜ＩＬ１の研磨を終了するという検討例２についても、本発明者は検討した。しかしながら、この検討例２の場合、図１８に示すように、全てのゲート電極Ｇ１、Ｇ２ａ、Ｇ３のうち、ゲート電極の表面（上面）が最も基板１を構成する半導体基材ＳＢ側に位置するゲート電極Ｇ２ａが、層間絶縁膜ＩＬ１から露出されない。この結果、ゲート電極Ｇ２ａを構成する材料（例えば、多結晶シリコン膜）を、別の材料（例えば、金属膜）に置換させることができない。すなわち、ゲート電極Ｇ２ａから成る回路については、その処理速度を向上させることが、困難となる。
【００６０】
（検討例３）
そこで、本発明者は、新たな検討例として、ゲート電極Ｇ２ａの高さ（厚さ）よりも高い（厚い）ゲート電極Ｇ２ｂを採用することを検討した。この結果、図１９に示すように、各ゲート電極Ｇ１、Ｇ２ｂ、Ｇ３を必要以上に研磨（除去）することなく、各ゲート電極Ｇ１、Ｇ２ｂ、Ｇ３を層間絶縁膜ＩＬ１から露出させることができる。しかしながら、本検討例３の場合、図２０に示すように、ゲート電極Ｇ２ｂに対して置換工程の一部を行うことで形成される空間ＧＡＰ２ｂのアスペクト比（Ｈ２／Ｌ２）が、検討例１におけるゲート電極Ｇ２ａに対して置換工程の一部を行うことで形成される空間のアスペクト比、すなわち、他のゲート電極に対して置換工程の一部を行うことで形成される空間のアスペクト比（Ｈ１／Ｌ１）よりも大きくなってしまう。この結果、形成された空間ＧＡＰ２ｂ内に金属膜が埋め込まれ難くなる。すなわち、形成されるメタルゲート電極がボイドを有する恐れがあり、半導体装置の信頼性を低下させる恐れがある。
【００６１】
（検討例４）
ここで、上記したように、本実施の形態１の半導体装置を構成する基板は、半導体基材上に形成された絶縁層および半導体層を有するＳＯＩ領域（例えば、ＳＯＩ領域１Ａ）だけでなく、この絶縁層および半導体層を有さないバルク領域（例えば、バルク領域１Ｂ）を備えている。すなわち、バルク領域１Ｂに形成されるＭＩＳＦＥＴのゲート電極の表面（上面）は、断面視において、ＳＯＩ領域１Ａに形成されるＭＩＳＦＥＴのゲート電極の表面（上面）よりも、低い箇所に位置する。そこで、本発明者は、更なる検討例として、図２１に示すように、バルク領域１Ｂに位置する半導体層および絶縁層を除去した後、全てのバルク領域１Ｂ、すなわち、第１領域１Ｂａおよび第２領域１Ｂｂの両方に対してエピタキシャル成長処理を施すことで、半導体層および絶縁層の両方を除去したことにより生じた段差量を低減することを考えた。言い換えると、エピタキシャル成長層ＥＰ１の上面ＥＰ１aだけでなく、エピタキシャル成長層ＥＰ３の上面ＥＰ１ｂについても、ＳＯＩ領域１Ａに位置する半導体層ＳＭの上面ＳＭａとほぼ同じ高さに位置するように、各領域１Ｂａ、１Ｂｂに対してエピタキシャル成長処理を施すことを考えた。
【００６２】
しかしながら、図２１に示すように、バルク領域１Ｂのうちの第２領域１Ｂｂに形成されるＭＩＳＦＥＴのゲート絶縁膜ＩＦ３の厚さは、他の領域１Ａ、１Ｂａに形成されるＭＩＳＦＥＴのゲート絶縁膜ＩＦ１、ＩＦ２の厚さよりも厚い。そのため、検討例１および検討例２と同様に、研磨工程に先立って、各ゲート電極Ｇ１、Ｇ２、Ｇ３の表面（上面）を、互いにほぼ同じ高さに位置させることができない。
【００６３】
これに対し、本実施の形態１では、図２、図６および図１５に示すように、バルク領域１Ｂのうち、厚さが薄いゲート絶縁膜ＩＦ２を有する電界効果トランジスタ（ＭＩＳＦＥＴ）Ｑ２が形成される第１領域１Ｂａに対してエピタキシャル成長処理を施すが、バルク領域１Ｂのうち、厚さが厚いゲート絶縁膜ＩＦ３を有する電界効果トランジスタ（ＭＩＳＦＥＴ）Ｑ３が形成される第２領域１Ｂｂに対してはエピタキシャル成長処理を施さない。そのため、図８に示すように、層間絶縁膜ＩＬの研磨工程に先立って、各ゲート電極Ｇ１、Ｇ２、Ｇ３の表面（上面）を、互いにほぼ同じ高さに位置させることができる。この結果、図１１乃至図１４に示すように、予め形成しておいた仮のゲート電極Ｇ１、Ｇ２、Ｇ３とほぼ同じ形状（厚さ）のメタルゲート電極ＭＴＧ１、ＭＴＧ２、ＭＴＧ３を形成することができるため、半導体装置の信頼性が低下するのを抑制できる。言い換えると、各ＭＩＳＦＥＴに対して所望の形状から成るメタルゲート電極を採用することができるため、半導体装置の高速化を実現できる。また、本実施の形態１では、上記のように、層間絶縁膜ＩＬの研磨工程に先立って、各ゲート電極Ｇ１、Ｇ２、Ｇ３の表面（上面）を、互いにほぼ同じ高さに位置させているため、後の研磨工程における研磨条件（研磨量）を容易に設定できる。すなわち、安定して全てのゲート電極を研磨された層間絶縁膜ＩＬ１から容易に露出させることができるため、半導体装置の歩留まりも向上できる。
【００６４】
[本実施の形態１の変形例]
次に、本実施の形態１の変形例について説明する。
【００６５】
（変形例１）
まず、上記実施の形態１では、図５を用いて説明したように、バルク領域１Ｂに位置する半導体層ＳＭを除去した後、ＳＯＩ領域１Ａに位置する半導体基材ＳＢにイオン注入し、さらに、バルク領域１Ｂに位置する半導体基材ＳＢにイオン注入した後、ＳＯＩ領域１Ａおよびバルク領域１Ｂのそれぞれに位置する絶縁層ＢＸを除去することについて説明した。これに対し、本変形例１は、まず、バルク領域１Ｂに位置する半導体層ＳＭを除去した後、このバルク領域１Ｂに位置する半導体基材ＳＢにイオン注入し、さらに、ＳＯＩ領域１Ａに位置する半導体基材ＳＢにイオン注入した後、ＳＯＩ領域１Ａおよびバルク領域１Ｂのそれぞれに位置する絶縁層ＢＸを除去するものである。なお、上記実施の形態１および本変形例１のそれぞれにおいて、半導体層ＳＭおよび絶縁層ＢＸを除去するエッチング工程で使用するフォトレジストパターンの種類と、イオン注入工程で使用するフォトレジストパターンの種類は、互いに異なる。
【００６６】
（変形例２）
次に、上記実施の形態１では、図６を用いて説明したように、エレベーション処理における具体例として、エピタキシャル成長層ＥＰ１の上面ＥＰ１ａが、バルク領域１Ｂのうちの第２領域１Ｂｂに位置する半導体基材ＳＢの上面ＳＢａｂよりも高い高さに位置するように、および、ＳＯＩ領域１Ａに位置する半導体層ＳＭの上面ＳＭａと同じ高さ、あるいは、ＳＯＩ領域１Ａに位置する半導体層ＳＭの上面ＳＭａよりも低い高さに位置するように、エピタキシャル成長処理を施すことについて説明した。これに対し、本変形例２は、エピタキシャル成長層ＥＰ１の上面ＥＰ１ａが、ＳＯＩ領域１Ａに位置する半導体層ＳＭの上面ＳＭａよりも高い高さに位置するように、エピタキシャル成長処理を施すものである。しかしながら、エピタキシャル成長層ＥＰ１の上面ＥＰ１ａを半導体層ＳＭの上面ＳＭａよりも高く（厚く）し過ぎると、エピタキシャル成長処理の時間が長くなるだけでなく、この第１領域１Ｂａに形成されるゲート電極Ｇ２ａが、後の研磨工程において必要以上に研磨（除去）されてしまう。そのため、エピタキシャル成長層ＥＰ１の上面ＥＰ１ａが半導体層ＳＭの上面ＳＭａと同じ高さとなるようにエピタキシャル成長を制御することが困難な場合は、このエピタキシャル成長処理に要する時間を考慮すると、上記実施の形態１のように、エピタキシャル成長層ＥＰ１の上面ＥＰ１ａが、半導体層ＳＭの上面ＳＭａと同じ高さ、あるいは、この半導体層ＳＭの上面ＳＭａよりも低い高さに位置するように、エピタキシャル成長処理を施すことが好ましい。
【００６７】
（変形例３）
次に、上記実施の形態１では、図５に示すように、バルク領域１Ｂ（特に、第１領域１Ｂａ）に位置する絶縁層ＢＸに隣接した位置にウェルＷＥＬを形成し、さらに、第１領域１Ｂａに対してエレベーション処理（すなわち、エピタキシャル成長処理）を施した後、上記エレベーション処理により形成されたエピタキシャル成長層ＥＰ１内にウェルＷＥＬを形成することについて説明した。これに対し、本変形例３は、第１領域１Ｂａにおいては、エレベーション処理を行う前のイオン注入は実施せず、エレベーション処理を行った後にのみイオン注入工程を行うものである。すなわち、バルク領域１Ｂのうちの第２領域１Ｂｂに対してイオン注入を行う際、第１領域１Ｂａはフォトレジストパターンで覆っておくものである。そして、本変形例３によれば、第１領域１Ｂａに対するイオン注入の回数を減らすことができるため、この第１領域１Ｂａに形成される第２電界効果トランジスタＱ２の閾値電圧のバラつきを、上記実施の形態１よりも低減できる。
【００６８】
（変形例４）
次に、上記実施の形態１では、第２領域１Ｂｂに形成され、かつ、フラッシュメモリ回路を構成する電界効果トランジスタＱ３が、酸化シリコンから成る絶縁層ＩＦ３ａと、絶縁層ＩＦ３ａ上に形成され、かつ、窒化シリコンから成る絶縁層ＩＦ３ｂと、絶縁層ＩＦ３ｂ上に形成され、かつ、酸化シリコンから成る絶縁層ＩＦ３ｃと、から成るゲート絶縁膜ＩＦ３を有することについて説明した。これに対し、本変形例４は、別のメモリ回路を構成するＭＩＳＦＥＴとして、強誘電体メモリに関するものである。具体的には、本変形例４のＭＩＳＦＥＴのゲート電極は、第２領域１Ｂｂに位置する半導体基材ＳＢ上に形成され、かつ、酸化シリコンから成る絶縁層と、この絶縁層上に形成され、かつ、ハフニウムを含む絶縁層（例えば、ＨｆＳｉＯ、ＨｆＺｒＯ２等）と、このハフニウムを含む絶縁層上に形成され、かつ、窒化チタンから成るキャップ膜とを介して、半導体基材ＳＢ上に形成される。なお、真ん中に位置するハフニウムを含む絶縁層が、強誘電体膜である。また、この強誘電体膜は、上記した３つの層の中で最も厚い層である。しかしながら、この強誘電体膜の厚さの最大値は約１０ｎｍであり、上記実施の形態１の絶縁層（電荷保持層、電荷蓄積層）ＩＦ３ｂの厚さの最大値（約１３ｎｍ）よりも薄い。
【００６９】
（変形例５）
さらに、上記実施の形態１では、３層のゲート絶縁膜ＩＦ３を有するＭＩＳＦＥＴがバルク領域１Ｂのうちの第２領域１Ｂｂに形成されることについて説明した。これに対し、本変形例５は、この第２領域１Ｂｂに形成されるＭＩＳＦＥＴのゲート絶縁膜が１層のものである。具体的には、図２２に示すように、本変形例５の半導体装置ＳＤ２では、バルク領域１Ｂのうちの第１領域１Ｂａには低耐圧型の電界効果トランジスタ（ＭＩＳＦＥＴ）Ｑ４が形成され、バルク領域１Ｂのうちの第２領域１Ｂｂには高耐圧型の電界効果トランジスタ（ＭＩＳＦＥＴ）Ｑ５が形成される。そして、図２２に示すように、高耐圧型の電界効果トランジスタＱ５を構成するゲート絶縁膜ＩＦ５の厚さは、低耐圧型の電界効果トランジスタＱ４を構成するゲート絶縁膜ＩＦ４の厚さよりも、厚い。なお、本変形例５におけるゲート絶縁膜ＩＦ４の厚さは、例えば２ｎｍ〜４ｎｍである。また、本変形例５におけるゲート絶縁膜ＩＦ５の厚さは、例えば９ｎｍ〜２１ｎｍである。ここで、各ゲート絶縁膜ＩＦ４、ＩＦ５の厚さは、必要とする耐圧によって変わる。そのため、高耐圧型の電界効果トランジスタを構成するゲート絶縁膜の厚さが、例えば、上記実施の形態１のゲート絶縁膜ＩＦ３の厚さ（９ｎｍ〜２１ｎｍ）の半分以下となる場合も有る。そして、そのような高耐圧型の電界効果トランジスタのゲート電極にもメタルゲート電極を採用したい場合は、この高耐圧型の電界効果トランジスタが形成される領域（ここでは、第２領域１Ｂｂ）に対しても、エレベーション処理を施す必要がある。また、本変形例では、高耐圧型の電界効果トランジスタＱ５のゲート絶縁膜ＩＦ５の厚さが、低耐圧型の電界効果トランジスタＱ４のゲート絶縁膜ＩＦ４の厚さよりも大きいことについて説明したが、高耐圧型の電界効果トランジスタＱ５のゲート長が、低耐圧型の電界効果トランジスタＱ４のゲート長よりも大きくても良い。なお、ここで言う「ゲート長」とは、図２２において、ソース／ドレインとなる２つの半導体領域ＬＤＤのうちの一方から他方に向かう方向に沿ったゲート電極の長さである。さらに、高耐圧型の電界効果トランジスタＱ５のゲート長およびゲート絶縁膜ＩＦ５の厚さが、低耐圧型の電界効果トランジスタＱ４のゲート長およびゲート絶縁膜ＩＦ４の厚さよりも、それぞれ大きくても良い。なお、ゲート絶縁膜、メタルゲート電極、あるいは、オフセットスペーサなどを構成する材料、または、ソース／ドレインとなる半導体領域の構成など、上記以外の各構成については、上記実施の形態１および各変形例で説明した内容と同じであるため、説明は省略する。
【００７０】
（実施の形態２）
次に、本実施の形態２の半導体装置ＳＤ３について、図２３および図２４を用いて説明する。図２３は、本実施の形態２の半導体装置ＳＤ３の回路図である。図２４は、図２３に示されている複数のメモリセルＭＣのうちの１つを含む実施の形態２の半導体装置の要部断面図である。なお、上記実施の形態１との相違点については、まず、上記実施の形態１では、バルク領域１Ｂのうち、１つの活性領域である第２領域１Ｂｂには１つ（１種類）の電界効果トランジスタ（ＭＩＳＦＥＴ）Ｑ３が形成されることについて説明したが、本実施の形態２では、図２３および図２４に示すように、バルク領域１Ｂのうち、１つの活性領域である第２領域１Ｂｂには２つ（２種類）の電界効果トランジスタ（ＭＩＳＦＥＴ）Ｑ３、Ｑ６が形成される点で、上記実施の形態１とは異なる。それ以外の構成については、上記実施の形態１および各変形例で説明した内容と同じであるため、説明は省略する。
【００７１】
図２３に示すように、複数のメモリセルＭＣのそれぞれは、電界効果トランジスタ（メモリトランジスタ）Ｑ３と、この電界効果トランジスタＱ３と直列に接続され、かつ、この電界効果トランジスタＱ３を制御（選択）する電界効果トランジスタ（選択トランジスタ）Ｑ６と、を備えている。また、電界効果トランジスタＱ３のゲート電極（メタルゲート電極ＭＴＧ３）は、対応するメモリゲート線（ワード線）ＭＧＬ０、ＭＧＬ１と電気的に接続されている。すなわち、電界効果トランジスタＱ３のゲート電極は、メモリゲート電極ＭＧである。一方、電界効果トランジスタＱ６のゲート電極（メタルゲート電極ＭＴＧ６）は、対応する制御ゲート線（選択ゲート線）ＣＧＬ０、ＣＧＬ１と電気的に接続されている。すなわち、電界効果トランジスタＱ６のゲート電極は、制御ゲート電極（選択ゲート電極）ＣＧである。また、電界効果トランジスタＱ３のソース／ドレインは、ビット線ＢＬ０、ＢＬ１と電気的に接続されている。さらに、電界効果トランジスタＱ６のソース／ドレインは、ソース線ＳＬ０、ＳＬ１と電気的に接続されている。
【００７２】
また、本実施の形態２の半導体装置は、図２４に示すように、バルク領域１Ｂのうちの第２領域１Ｂｂにおいて、メモリトランジスタＱ３が形成されたメモリトランジスタ形成領域（メモリトランジスタ形成部）１Ｂｂａと、選択トランジスタＱ６が形成された選択トランジスタ形成領域（選択トランジスタ形成部）１Ｂｂｂとに跨る共通半導体領域（拡散領域、不純物領域）ＣＭＤを有している。具体的には、この共通半導体領域ＣＭＤは、メモリトランジスタ形成領域１Ｂｂａに位置する半導体基材ＳＢと、選択トランジスタ形成領域１Ｂｂｂに位置する半導体基材ＳＢ上に形成されたエピタキシャル成長層ＥＰ４の両方に形成されている。すなわち、共通半導体領域ＣＭＤは、電界効果トランジスタＱ３のドレインとなる半導体領域（拡散領域、不純物領域）であり、電界効果トランジスタＱ６のソースとなる半導体領域（拡散領域、不純物領域）でもある。
【００７３】
また、本実施の形態２では、図２４に示すように、選択トランジスタＱ６のゲート絶縁膜ＩＦ６の厚さが、メモリトランジスタＱ３のゲート絶縁膜ＩＦ３の厚さよりも薄い。すなわち、選択トランジスタＱ６のゲート絶縁膜ＩＦ６の厚さは、例えば、例えば２ｎｍ〜８ｎｍである。そのため、図２４に示すように、第２領域１Ｂｂのうちの選択トランジスタ形成領域１Ｂｂｂに位置する半導体基材ＳＢ上には、エピタキシャル成長層ＥＰ４が形成されている。なお、選択トランジスタ形成領域１Ｂｂｂに形成されたエピタキシャル成長層ＥＰ４に対しても、上記実施の形態１と同様、不純物が注入されている。すなわち、このエピタキシャル成長層ＥＰ４にも、ウェル（半導体領域、不純物領域）ＷＥＬが形成されている。
【００７４】
なお、選択トランジスタ形成領域１Ｂｂｂに形成されたエピタキシャル成長層ＥＰ４は、例えば図３のプロセスフローに示すステップＳ３（エレベーション処理）において、バルク領域１Ｂのうちの第１領域１Ｂａに対してエピタキシャル成長処理を施す際に、この選択トランジスタ形成領域１Ｂｂｂに対してもエピタキシャル成長処理を施すことで、形成する。しかしながら、選択トランジスタ形成領域１Ｂｂｂに対するエピタキシャル成長処理は、第１領域１Ｂａに対するエピタキシャル成長処理とは別の工程で行ってもよい。
【００７５】
[本実施の形態２の半導体装置の製造方法による効果]
次に、本実施の形態２の半導体装置の製造方法による効果について説明する。
【００７６】
本実施の形態２では、図２４に示すように、バルク領域１Ｂのうち、厚さが薄いゲート絶縁膜ＩＦ２を有する電界効果トランジスタ（ＭＩＳＦＥＴ）Ｑ２が形成される第１領域１Ｂａと、同じく厚さが薄いゲート絶縁膜ＩＦ６を有する電界効果トランジスタ（ＭＩＳＦＥＴ）Ｑ６が形成される選択トランジスタ形成領域１Ｂｂｂに対してエピタキシャル成長処理を施すが、バルク領域１Ｂのうち、厚さが厚いゲート絶縁膜ＩＦ３を有する電界効果トランジスタ（ＭＩＳＦＥＴ）Ｑ３が形成される選択トランジスタ形成領域１Ｂｂｂに対してはエピタキシャル成長処理を施さない。そのため、上記実施の形態１における説明と同様、層間絶縁膜ＩＬの研磨工程に先立って、各領域１Ａ、１Ｂａ、１Ｂｂａ、１Ｂｂｂに形成される各ゲート電極の表面（上面）を、互いにほぼ同じ高さに位置させることができる。この結果、こちらも上記実施の形態１における説明と同様、予め形成しておいた仮のゲート電極とほぼ同じ形状（厚さ）のメタルゲート電極ＭＴＧ１、ＭＴＧ２、ＭＴＧ３、ＭＴＧ６を形成することができるため、半導体装置の信頼性が低下するのを抑制できる。言い換えると、たとえ、１つの活性領域に、互いに厚さの異なるゲート絶縁膜ＩＦ３、ＩＦ６を有する２種類のＭＩＳＦＥＴが形成されたとしても、各ＭＩＳＦＥＴに対して所望の形状から成るメタルゲート電極を採用することができるため、半導体装置の高速化を実現できる。
【００７７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７８】
その他、上記実施の形態に記載された内容の一部を以下に記載する。
【００７９】
［付記１］
基材を有する基板と、
前記基板の第１領域に形成された第１電界効果トランジスタと、
前記基板の第２領域に形成された第２電界効果トランジスタと、
前記基板の第３領域に形成された第３電界効果トランジスタと、
を含み、
前記第１領域は、前記基材の第１部分と、前記基材の前記第１部分上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、を有し、
前記第１電界効果トランジスタの第１ゲート電極は、第１ゲート絶縁膜を介して、前記半導体層上に形成されており、
前記第２領域は、前記基材の第２部分と、前記基材の第２部分上に形成されたエピタキシャル成長層と、を有し、
前記第２電界効果トランジスタの第２ゲート電極は、第２ゲート絶縁膜を介して、前記エピタキシャル成長層上に形成されており、
前記第３領域は、前記基板の第３部分を有し、
前記第３電界効果トランジスタの第３ゲート電極は、第３ゲート絶縁膜を介して、前記基材の前記第３部分上に形成されており、
前記第３ゲート絶縁膜の厚さは、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜のそれぞれの厚さよりも厚く、
前記第１ゲート絶縁膜、前記第２ゲート絶縁膜および前記第３ゲート絶縁膜のそれぞれは、金属材料から成り、
前記第１ゲート絶縁膜、前記第２ゲート絶縁膜および前記第３ゲート絶縁膜のそれぞれは、互いにほぼ同じ厚さから成る、半導体装置。
【符号の説明】
【００８０】
１      ＳＯＩ基板（基板）
１Ａ    ＳＯＩ領域（ロジック回路形成領域）
１Ｂ    バルク領域
１Ｂａ  第１領域（入出力回路形成領域、低耐圧ＭＩＳＦＥＴ形成領域）
１Ｂｂ  第２領域（メモリ形成領域、高耐圧ＭＩＳＦＥＴ形成領域）
１Ｂｂａ  メモリトランジスタ形成領域
１Ｂｂｂ  選択トランジスタ形成領域
ＢＬ０、ＢＬ１    ビット線
ＢＸ    絶縁層
ＣＧ    制御ゲート電極（選択ゲート電極）
ＣＧＬ０、ＣＧＬ１    制御ゲート線（選択ゲート線）
ＣＨ１、ＣＨ２、ＣＨ３  コンタクトホール
ＣＭＤ  共通半導体領域（共通拡散領域、共通不純物領域）
ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４、ＣＰ５  コンタクトプラグ
Ｄ１、Ｄ２  半導体領域（拡散領域、不純物領域）
ＥＰ１、ＥＰ２、ＥＰ３、ＥＰ４    エピタキシャル成長層
ＥＰ１ａ、ＥＰ２ａ、ＥＰ１ｂ  表面（上面）
ＥＸ    半導体領域（エクステンション領域、不純物領域）
Ｇ１、Ｇ２、Ｇ３、Ｇ２ａ、Ｇ２ｂ  ゲート電極
ＧＰ    半導体領域（不純物領域）
ＧＡＰ１、ＧＡＰ２、ＧＡＰ３、ＧＡＰ２ｂ  空間
ＩＦ    酸化シリコン膜
ＩＦ１、ＩＦ２、ＩＦ３、ＩＦ４、ＩＦ５、ＩＦ６  ゲート絶縁膜
ＩＦ３ａ、ＩＦ３ｂ、ＩＦ３ｃ  絶縁層
ＩＬ、ＩＬ１、ＩＬ２、ＩＬ３  層間絶縁膜
ＬＤＤ、ＬＤＤ１、ＬＤＤ２  半導体領域（拡散領域、不純物領域）
ＬＭＤ  半導体領域（拡散領域、不純物領域）
Ｍ１    配線（配線パターン）
ＭＣ    メモリセル
ＭＤ    半導体領域（拡散領域、不純物領域）
ＭＦ    金属膜
ＭＧ    メモリゲート電極
ＭＴＧ１、ＭＴＧ２、ＭＴＧ３、ＭＴＧ６  メタルゲート電極
ＭＧＬ０、ＭＧＬ１    メモリゲート線
ＭＬ１  配線層
ＯＳ１、ＯＳ２、ＯＳ３、ＯＳ４、ＯＳ５、ＯＳ６  オフセットスペーサ（絶縁膜）
Ｐ１、Ｐ２、Ｐ３  凸部
ＰＳ    多結晶シリコン膜
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６  電界効果トランジスタ（ＭＩＳＦＥＴ）
ＳＢ    半導体基材（基材）
ＳＢａａ、ＳＢａｂ  表面（上面）
ＳＤ１、ＳＤ２、ＳＤ３    半導体装置
ＳＬ０、ＳＬ１    ソース線
ＳＬＦ１、ＳＬＦ２、ＳＬＦ３  シリサイド膜
ＳＭ    半導体層
ＳＭａ  表面（上面）
ＳＴ    素子分離部
ＳＷ１、ＳＷ２、ＳＷ３  サイドウォール（絶縁膜）
ＴＲ    溝
ＷＥＬ  ウェル（半導体領域、不純物領域）
【図１】
2020107678.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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