(57)【要約】【課題】ノイズ電流に起因する信号品質の劣化を低減することができる光電変換装置を提供すること。【解決手段】複数の光電変換部を含む画素と、前記複数の光電変換部の各々を動作状態又は非動作状態に制御する選択部と、を有し、前記複数の光電変換部は、第１のアバランシェダイオードを含む第１群及び第２のアバランシェダイオードを含む第２群を有し、前記選択部は、前記第１群を前記動作状態に制御する第１の場合には前記第２群を前記非動作状態に制御し、前記第２群を前記動作状態に制御する第２の場合には前記第１群を前記非動作状態に制御し、前記画素は、前記第１の場合と前記第２の場合とで、ともに前記動作状態にある光電変換部を有しない。【選択図】図５
2020099046.tif 000002
【特許請求の範囲】
【請求項１】
複数の光電変換部を含む画素と、
前記複数の光電変換部の各々を動作状態又は非動作状態に制御する選択部と、
を有し、
前記複数の光電変換部は、第１のアバランシェダイオードを含む第１群及び第２のアバランシェダイオードを含む第２群を有し、
前記選択部は、前記第１群を前記動作状態に制御する第１の場合には前記第２群を前記非動作状態に制御し、前記第２群を前記動作状態に制御する第２の場合には前記第１群を前記非動作状態に制御し、
前記画素は、前記第１の場合と前記第２の場合とで、ともに前記動作状態にある光電変換部を有しない
ことを特徴とする光電変換装置。
【請求項２】
前記選択部は、前記第１のアバランシェダイオード及び前記第２のアバランシェダイオードのいずれか一方においてアバランシェ増倍が生じるように制御する、
ことを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記選択部は、前記第１のアバランシェダイオード及び前記第２のアバランシェダイオードのいずれか一方においてアバランシェ増倍が生じるように、前記第１のアバランシェダイオード及び前記第２のアバランシェダイオードの少なくとも一方に供給されるバイアス電圧を制御する
ことを特徴とする請求項２に記載の光電変換装置。
【請求項４】
前記選択部は、前記第１のアバランシェダイオード及び前記第２のアバランシェダイオードの一方に逆バイアス電圧が供給されるように前記バイアス電圧を制御する
ことを特徴とする請求項３に記載の光電変換装置。
【請求項５】
前記選択部は、前記第１のアバランシェダイオード及び前記第２のアバランシェダイオードの他方をフローティング又はゼロバイアスとするように前記バイアス電圧を制御する
ことを特徴とする請求項４に記載の光電変換装置。
【請求項６】
前記画素は、素子分離領域により囲われたウェル領域を含み、
前記第１のアバランシェダイオード及び前記第２のアバランシェダイオードは、前記ウェル領域に形成される
ことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
【請求項７】
前記選択部は、選択回路及びクエンチ回路を含み、
前記選択回路は、前記第１のアバランシェダイオード及び前記第２のアバランシェダイオードの少なくとも一方と、前記クエンチ回路との間に配されている
ことを特徴とする請求項１乃至６のいずれか１項に記載の光電変換装置。
【請求項８】
前記選択部は、可変抵抗素子を含み、
前記可変抵抗素子は、前記第１のアバランシェダイオード及び前記第２のアバランシェダイオードの少なくとも一方と、所定の電位を与える電位線との間に配されている
ことを特徴とする請求項１乃至６のいずれか１項に記載の光電変換装置。
【請求項９】
前記第１のアバランシェダイオードでアバランシェ増倍が生じた場合の出力値を記憶する第１のフレームメモリと、
前記第２のアバランシェダイオードでアバランシェ増倍が生じた場合の出力値を記憶する第２のフレームメモリと、
を更に有し、
前記第１のフレームメモリに記憶されている値と前記第２のフレームメモリに記憶されている値のうちの小さい方を前記画素の出力値として出力する
ことを特徴とする請求項１乃至８のいずれか１項に記載の光電変換装置。
【請求項１０】
前記第１のアバランシェダイオードでアバランシェ増倍が生じた場合の出力値を記憶する第１のフレームメモリと、
前記第２のアバランシェダイオードでアバランシェ増倍が生じた場合の出力値を記憶する第２のフレームメモリと、
前記第１のフレームメモリに記憶されている値と前記第２のフレームメモリに記憶されている値のうちの小さい方を記憶する第３のフレームメモリと、
を更に有することを特徴とする請求項１乃至８のいずれか１項に記載の光電変換装置。
【請求項１１】
前記第１のアバランシェダイオード及び前記第２のアバランシェダイオードのうちのいずれかの出力値が所定値を超えているかを示す制御信号を出力する判定部を更に有し、
前記選択部は、前記判定部の出力に基づいてアバランシェ増倍が生じるアバランシェダイオードを選択するように制御を行う
ことを特徴とする請求項１乃至８のいずれか１項に記載の光電変換装置。
【請求項１２】
前記判定部は、前記画素に光が入射されない条件で取得された前記第１のアバランシェダイオード又は前記第２のアバランシェダイオードの出力値に基づいて、前記制御信号を生成する
ことを特徴とする請求項１１に記載の光電変換装置。
【請求項１３】
前記光電変換装置は、複数の前記画素と、複数のマイクロレンズとを有し、
前記複数の画素に対し前記複数のマイクロレンズが、１つの画素に対し、１つのマイクロレンズが対応するように配置されている
ことを特徴とする請求項１乃至１２のいずれか１項に記載の光電変換装置。
【請求項１４】
複数の光電変換部を含む画素と、
前記複数の光電変換部の各々を動作状態又は非動作状態に制御する選択部と、
を有し、
前記複数の光電変換部は、第１のアバランシェダイオードを含む第１群及び第２のアバランシェダイオードを含む第２群を有し、
前記選択部は、前記第１群から出力された信号に含まれるノイズが所定値を超えている場合に、前記第１群を前記非動作状態に制御し、前記第２群を前記動作状態に制御する、
ことを特徴とする光電変換装置。
【請求項１５】
複数の光電変換部を含む画素と、
前記複数の光電変換部の各々を動作状態又は非動作状態に制御する選択部と、
を有し、
前記複数の光電変換部は、第１のアバランシェダイオードを含む第１群及び第２のアバランシェダイオードを含む第２群を有し、
前記選択部は、前記第１群を前記動作状態に制御する第１の場合には、前記第２群を前記非動作状態に制御し、前記第２群を前記動作状態に制御する第２の場合には、前記第１群を前記非動作状態に制御し、
前記画素において、前記第１の場合と前記第２の場合とで、ともに前記動作状態にある光電変換部の数が等しい
ことを特徴とする光電変換装置。
【請求項１６】
請求項１乃至１５のいずれか１項に記載の光電変換装置と、
前記光電変換装置から出力される信号を処理する信号処理部と
を有することを特徴とする撮像システム。
【請求項１７】
移動体であって、
請求項１乃至１５のいずれか１項に記載の光電変換装置と、
前記光電変換装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する制御手段と
を有することを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置、撮像システム及び移動体に関する。
【背景技術】
【０００２】
アバランシェ（電子なだれ）増倍を利用することにより、単一光子レベルの微弱光を検出することが可能な光検出装置として単一光子アバランシェダイオード（ＳＰＡＤ：Single Photon Avalanche Diode）が知られている。特許文献１には、光検出部を構成する半導体領域の強電界領域において、単一光子に起因する光電荷がアバランシェ増倍を起こすＳＰＡＤが開示されている。
【０００３】
また、特許文献１のＳＰＡＤは、半導体基板の表面の一部に高い不純物濃度の半導体領域が配される構成となっており、この半導体領域に強電界を生じさせるとともに入射光により生じた光電荷が流れ込むようにポテンシャルが調整されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１８−６４０８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
アバランシェダイオードを用いた光電変換装置において、強電界領域の近傍にキャリア捕獲準位が存在することによりノイズ電流が生じる場合がある。このノイズ電流は信号品質の劣化の原因となり得る。
【０００６】
そこで本発明は、ノイズ電流に起因する信号品質の劣化を低減することができる光電変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、複数の光電変換部を含む画素と、前記複数の光電変換部の各々を動作状態又は非動作状態に制御する選択部と、を有し、前記複数の光電変換部は、第１のアバランシェダイオードを含む第１群及び第２のアバランシェダイオードを含む第２群を有し、前記選択部は、前記第１群を前記動作状態に制御する第１の場合には前記第２群を前記非動作状態に制御し、前記第２群を前記動作状態に制御する第２の場合には前記第１群を前記非動作状態に制御し、前記画素は、前記第１の場合と前記第２の場合とで、ともに前記動作状態にある光電変換部を有しないことを特徴とする光電変換装置が提供される。
【発明の効果】
【０００８】
本発明によれば、ノイズ電流に起因する信号品質の劣化を低減することができる光電変換装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係るアバランシェダイオードの断面模式図である。
【図２】第１実施形態に係るアバランシェダイオードの平面模式図である。
【図３】第１実施形態に係るアバランシェダイオードのポテンシャル図である。
【図４】第２実施形態に係る光電変換装置のブロック図である。
【図５】第２実施形態に係る画素のブロック図である。
【図６】第２実施形態に係る光電変換装置の制御及び信号処理方法を説明するフローチャートである。
【図７】ノイズ電流の少ない画像信号が得られるメカニズムをより詳細に説明する模式図である。
【図８】第２実施形態におけるノイズ電流の累積相対度数を示すグラフである。
【図９】第３実施形態に係る光電変換装置の制御及び信号処理方法を説明するフローチャートである。
【図１０】第３実施形態に係る画素のブロック図である。
【図１１】第３実施形態に係る出力判定回路のブロック図である。
【図１２】第４実施形態に係る画素のブロック図である。
【図１３】第４実施形態に係る可変抵抗回路の等価回路図である。
【図１４】第５実施形態に係る撮像システムのブロック図である。
【図１５】第６実施形態に係る撮像システム及び移動体のブロック図である。
【発明を実施するための形態】
【００１０】
［第１実施形態］
図１乃至図３を用いて第１実施形態に係る光電変換装置について説明する。本実施形態の光電変換装置は、１又は複数の画素を有しており、各画素は、複数のアバランシェダイオードを含む。アバランシェダイオードで生じる電荷対のうち信号電荷として用いられる電荷の導電型を第１導電型と呼ぶ。また、第１導電型と反対の導電型を第２導電型と呼ぶ。
【００１１】
図１は、本実施形態に係るアバランシェダイオードの断面模式図である。本実施形態のアバランシェダイオードは、半導体基板１５に配される。半導体基板１５は、第１面と、第１面に対向する第２面とを有する。例えば、第１面は半導体基板１５の表面であり、第２面は半導体基板１５の裏面である。本明細書において、第１面から第２面へ向かう方向を深さ方向と呼ぶ。半導体基板１５の表面側には、トランジスタのゲート電極、多層配線構造等が配される。
【００１２】
図１に示されているように、半導体基板１５には、素子分離領域として機能する分離部１６によって囲われたウェル領域が形成されている。このウェル領域は画素の感度領域を画定する。ウェル領域には、第１導電型の第１半導体領域７１Ａ、７１Ｂと、第２半導体領域７６と、第３半導体領域７４Ａ、７４Ｂと、第２導電型の第４半導体領域７２と、第５半導体領域７５とが配されている。また、半導体基板１５の第１面の上には、第１半導体領域７１Ａに接するように配されたコンタクトプラグ７７Ａと、第１半導体領域７１Ｂに接するように配されたコンタクトプラグ７７Ｂとが設けられている。コンタクトプラグ７７Ａは第１のアバランシェダイオードの端子として機能し、コンタクトプラグ７７Ｂは第２のアバランシェダイオードの端子として機能する。
【００１３】
第１半導体領域７１Ａ、７１Ｂ及び第２半導体領域７６は、第１の深さＸに配される。第１半導体領域７１Ａと第２半導体領域７６とは、深さ方向に対して垂直な方向（図１中の横方向）に接している。また、第１半導体領域７１Ｂと第２半導体領域７６も深さ方向に対して垂直な方向に接している。第２半導体領域７６は、第１半導体領域７１Ａと分離部１６との間、第１半導体領域７１Ｂと分離部１６の間及び第１半導体領域７１Ａと第１半導体領域７１Ｂの間に配される。
【００１４】
ここで、第１半導体領域７１Ａ、７１Ｂ及び第２半導体領域７６が第１の深さＸに配されるとは、例えば、半導体基板１５内に注入された不純物濃度が最も高い領域（ピーク）が第１の深さＸであることをいう。しかしながら、これはピークが第１の深さＸに厳密に一致していることを意味するものではなく、ピークが第１の深さＸから設計誤差、製造誤差等によりずれている場合もピークが第１の深さＸに配されている状態に含まれるものとする。
【００１５】
第３半導体領域７４Ａ、７４Ｂ及び第４半導体領域７２は、第１面に対して第１の深さＸよりも深い第２の深さＹに配される。第３半導体領域７４Ａと第４半導体領域７２とは深さ方向に対して垂直な方向に接している。また、第３半導体領域７４Ｂと第４半導体領域７２も深さ方向に対して垂直な方向に接している。第４半導体領域７２は、第２の深さＹにおいて、第３半導体領域７４Ａと分離部１６との間、第３半導体領域７４Ｂと分離部１６との間及び第３半導体領域７４Ａと第３半導体領域７４Ｂとの間にそれぞれ配される。第５半導体領域７５は、第１面に対して第２の深さＹよりも深い第３の深さＺに配される。
【００１６】
図２（ａ）及び図２（ｂ）は、本実施形態に係るアバランシェダイオードの平面模式図である。図２（ａ）は、第１の深さＸにおけるアバランシェダイオードの平面模式図であり、図２（ｂ）は、第２の深さＹにおけるアバランシェダイオードの平面模式図である。
【００１７】
図２（ａ）に示されるように、第１の深さＸにおいて、第１半導体領域７１Ａ、７１Ｂは、第２半導体領域７６に内包される。また、第１半導体領域７１Ａと第１半導体領域７１Ｂとは互いに重ならない。また、第２半導体領域７６は、分離部１６に内包される。
【００１８】
図２（ｂ）に示されるように、第２の深さＹにおいて、第３半導体領域７４Ａ、７４Ｂは、第４半導体領域７２に内包される。また、第３半導体領域７４Ａと第３半導体領域７４Ｂとは互いに重ならない。また、第４半導体領域７２は、分離部１６に内包される。図１、図２（ａ）及び図２（ｂ）に示されるように、平面視において、第１半導体領域７１Ａは、第３半導体領域７４Ａの少なくとも一部と重なる。また、平面視において、第１半導体領域７１Ｂは、第３半導体領域７４Ｂの少なくとも一部と重なる。また、平面視において、第３半導体領域７４Ａ、７４Ｂ及び第４半導体領域７２は、第５半導体領域７５と重なる。また、平面視において、第２半導体領域７６は、第４半導体領域７２の少なくとも一部と重なる。
【００１９】
図３は、本実施形態に係るアバランシェダイオードのポテンシャルの一例を示すグラフである。図３は、図１に示される断面図の線分ＪＫ、線分ＧＨ及び線分ＬＭにおけるポテンシャルの分布を示している。半導体領域内のポテンシャルは、コンタクトプラグ７７Ａ、７７Ｂに印加される電位により変化する。図３に示すポテンシャルは、コンタクトプラグ７７Ａに対応する第１のアバランシェダイオードにのみ逆バイアス電圧が印加されるように電位が供給されている場合のものである。この電位は、アバランシェダイオードの外部に設けられた電源電圧線から、クエンチ回路等の回路を介して供給される。また、電位のレベルは、第１のアバランシェダイオードでアバランシェ増倍が生じるように設定されている。これに対し、コンタクトプラグ７７Ｂに対応する第２のアバランシェダイオードには、フローティング状態であるか又はゼロバイアス近傍のバイアス電圧となるような電位が供給されている。
【００２０】
破線２０は、線分ＧＨにおけるポテンシャル分布を示しており、実線２１は、線分ＪＫにおけるポテンシャル分布を示しており、一点鎖線２２は、線分ＬＭにおけるポテンシャル分布を示している。これらのポテンシャルは、信号電荷である電子についてのポテンシャルを示している。なお、信号電荷が正孔である場合にはポテンシャルの高低の関係が逆になる。深さＸ、Ｙ、Ｚ、Ｗは、図１に示されている対応する符号が付された位置の深さに対応している。すなわち、深さＸ、Ｙ、Ｚはそれぞれ、上述の第１の深さＸ、第２の深さＹ、第３の深さＺである。また、深さＷは第２の深さＹと第３の深さＺとの間の深さである。
【００２１】
図３のポテンシャルの各レベルについて説明する。ＸＨレベルは、第４半導体領域７２のポテンシャルを示している。Ｈレベルは、第３半導体領域７４Ａのポテンシャルを示している。Ｍレベルは、第２半導体領域７６のポテンシャルを示している。Ｌレベルは、第１半導体領域７１Ａのポテンシャルを示している。なお、第３半導体領域７４Ａのポテンシャルよりも第２半導体領域７６のポテンシャルの方が低いものとしているが逆であってもよい。
【００２２】
第３半導体領域７４Ｂのポテンシャルは、ＸＨレベルとＨレベルの間である。第１半導体領域７１Ｂのポテンシャルは、ＭレベルとＬレベルの間である。なお、第４半導体領域７２のポテンシャルよりも第３半導体領域７４Ｂのポテンシャルの方が低いものとしているが同一であってもよい。また、第２半導体領域７６のポテンシャルよりも第１半導体領域７１Ｂのポテンシャルの方が低いものとしているが同一であってもよい。
【００２３】
破線２０により示されている線分ＧＨにおけるポテンシャルについて説明する。深さＺにおいて、ポテンシャルは、ＸＨレベルとＨレベルの間である。深さＺから深さＷに向かうにつれて徐々にポテンシャルは低下する。そして、深さＷから深さＹに向かうにつれて徐々にポテンシャルが上昇し、深さＹにおいてＸＨレベルとなる。更に、深さＹから深さＸに向かうにつれて徐々にポテンシャルが低下する。深さＸ近傍において、ポテンシャルはＭレベルとなる。
【００２４】
第１のアバランシェダイオードを通過する実線２１により示されている線分ＪＫにおけるポテンシャルについて説明する。深さＺにおいて、ポテンシャルは、ＸＨレベルとＨレベルの間である。深さＺから深さＹに向かうにつれて徐々にポテンシャルは低下し、深さＹの近傍でポテンシャルの傾きが、大きくなる。ポテンシャルは、深さＹにおいて、Ｈレベルである。深さＹから深さＸに向かうにつれて、ポテンシャルは急激に低下する。すなわち、深さＹから深さＸの間に急峻なポテンシャル勾配が形成されている。深さＸにおいて、ポテンシャルはＬレベルとなる。
【００２５】
第２のアバランシェダイオードを通過する一点鎖線２２により示されている線分ＬＭのポテンシャルについて説明する。深さＺにおいて、ポテンシャルは、ＸＨレベルとＨレベルの間である。深さＺから深さＷに向かうにつれて徐々にポテンシャルが低下する。そして、深さＷから深さＹに向かうにつれて徐々にポテンシャルが上昇し、深さＹにおいてＸＨレベルとＨレベルの間のレベルとなる。更に、深さＹから深さＸに向かうにつれて徐々にポテンシャルが低下する。深さＸにおいて、ポテンシャルは、ＭレベルとＬレベルの間のレベルとなる。これらの各線分の位置におけるポテンシャル分布の相違は、２つのアバランシェダイオードに印加される電位の差により生じている。
【００２６】
深さＺにおいて、線分ＧＨ、線分ＪＫ及び線分ＬＭにおけるポテンシャルはほぼ同一となっている。また、深さＺの近傍において、線分ＧＨ、線分ＪＫ及び線分ＬＭの位置では、半導体基板１５の第１面の側に向かって緩やかに低下するポテンシャル勾配が形成されている。そのため、入射光により画素内の半導体領域で生成された電荷は、このポテンシャル勾配によって第１面の側に向かって移動する。
【００２７】
線分ＪＫにおいて、深さＷから深さＹに近づくにつれて半導体基板１５の第１面の側に向かって緩やかに低下するポテンシャル勾配が形成されている。これにより、電荷は第１面の側に向かって移動する。一方、線分ＧＨ及び線分ＬＭにおいては、深さＷから深さＹに近づくにつれて、半導体基板１５の第１面の側に向かって緩やかに上昇するポテンシャル勾配が形成されている。このポテンシャル勾配は、第１面に向かう電荷に対するポテンシャル障壁となる。すなわち、第４半導体領域７２及び第３半導体領域７４Ｂは、第５半導体領域７５から第２半導体領域７６に電荷が移動することを抑制するポテンシャル障壁として機能する。これに対し、線分ＧＨ及び線分ＬＭの位置から線分ＪＫへの横方向のポテンシャル勾配は小さいため、深さＷから深さＹの範囲において、線分ＧＨ及び線分ＬＭの近傍に存在する電荷は、第１面に向かって移動する過程で線分ＪＫの付近に移動しやすくなる。
【００２８】
線分ＪＫで示した領域の近傍に移動した電荷は、深さＹから深さＸの範囲にかけて形成されている急峻なポテンシャル勾配、すなわち強電界によって加速される。強電界によって加速された電荷は、第１半導体領域７１Ａに到達する。このようにして、線分ＪＫの近傍の深さＹから深さＸの領域においてアバランシェ増倍が起こる。これに対し、線分ＧＨ及び線分ＬＭに示した領域においては、線分ＪＫの深さＹから深さＸの領域よりもアバランシェ増倍が起きにくいポテンシャル分布となっている。つまり、一方のアバランシェダイオードがアバランシェ増倍を起こすように制御されている期間に、他方のアバランシェダイオードがアバランシェ増倍を起こしくいように制御される。
【００２９】
このような構造を実現する一例は、以下のとおりである。第１半導体領域７１Ａのポテンシャルと第３半導体領域７４Ａのポテンシャルとの差を、第２半導体領域７６のポテンシャルと第４半導体領域７２のポテンシャルとの差よりも大きくする。そして、第１半導体領域７１Ａのポテンシャルと第３半導体領域７４Ａのポテンシャルとの差を、第１半導体領域７１Ｂのポテンシャルと第３半導体領域７４Ｂのポテンシャルとの差よりも大きくする。このようなポテンシャル構造とすることにより、画素に２つ配置されたアバランシェダイオードのうちの１つのみのアバランシェダイオードにおいてアバランシェ増倍が起こる構成が実現される。これにより、もう１つのアバランシェダイオードではアバランシェ増倍が起こらないことになるが、これによる感度低下は、以下の構成により軽減されている。
【００３０】
本実施形態では、２つのアバランシェダイオードが素子分離領域に囲われた同一のウェル領域に形成されている。そして、第３半導体領域７４Ａのポテンシャルが、第４半導体領域７２及び第３半導体領域７４Ｂのポテンシャルよりも低い。そのため、第４半導体領域７２及び第３半導体領域７４Ｂは、第５半導体領域７５に存在する信号電荷に対するポテンシャル障壁として機能する。これにより、第５半導体領域７５のうちの第４半導体領域７２又は第３半導体領域７４Ｂに重なる領域に存在する信号電荷が、第３半導体領域７４Ａを介して第１半導体領域７１Ａに移動しやすくなる。したがって、アバランシェ増倍が起こる側のアバランシェダイオードに電荷が集められるので、上述の感度低下が軽減される。
【００３１】
図３には、第３半導体領域７４Ａ、７４ＢがＰ型半導体領域である場合のポテンシャル構造が示されている。しかしながら、第３半導体領域７４Ａ，７４ＢがＮ型半導体領域である場合であっても、線分ＧＨ、線分ＪＫ、線分ＬＭのそれぞれについて深さＹにおけるポテンシャルの大小関係は変わらない。すなわち、深さＹにおいて、線分ＧＨ及び線分ＬＭにおけるポテンシャルは、線分ＪＫにおけるポテンシャルよりも高い。
【００３２】
また、図３では、第２半導体領域７６がＮ型半導体領域である場合のポテンシャル構造が示されているが、Ｐ型半導体領域であっても、線分ＧＨ、線分ＪＫ、線分ＬＭのそれぞれについて深さＹにおけるポテンシャルの大小関係は変わらない。すなわち、深さＹにおいて、線分ＧＨ及び線分ＬＭにおけるポテンシャルは、線分ＪＫにおけるポテンシャルよりも高い。
【００３３】
なお、平面視において、第１半導体領域７１Ａのすべての領域が、第３半導体領域７４Ａに重なることが望ましい。また、平面視において、第１半導体領域７１Ｂのすべての領域が、第３半導体領域７４Ｂに重なることが望ましい。言い換えると、平面視において、第１半導体領域７１Ａ、７１Ｂと第４半導体領域７２とが重ならないことが望ましい。このような構成によれば、第１半導体領域７１Ａ、７１Ｂと第４半導体領域７２との間にＰＮ接合が形成されない。第１半導体領域７１Ａ、７１Ｂと第４半導体領域７２との間にＰＮ接合が存在すると、そのＰＮ接合においてアバランシェ増倍が生じ、トンネル効果によってノイズが生じる場合がある。第１半導体領域７１Ａ、７１Ｂと第４半導体領域７２とが重ならない構造を採用することにより、上述のメカニズムに起因するノイズを抑制することが可能となる。
【００３４】
上述の説明では、コンタクトプラグ７７Ａに対応する第１のアバランシェダイオードにのみ逆バイアスの電位が印加されるよう電位が供給されるものとしている。また、コンタクトプラグ７７Ｂに対応する第２のアバランシェダイオードはゼロバイアス近傍の電位が供給されるか、又はフローティング状態とするものとしている。しかしながら、供給される電位の関係は、コンタクトプラグ７７Ａとコンタクトプラグ７７Ｂとの間で入れ替わっていてもよい。すなわち、アバランシェ増倍を生じさせるアバランシェダイオードを選択可能とするように供給電位を切り替える選択部を備えていてもよい。
【００３５】
この場合、図３において、破線２０は、線分ＧＨにおけるポテンシャル分布を示し、実線２１は、線分ＬＭにおけるポテンシャル分布を示し、一点鎖線２２は、線分ＪＫにおけるポテンシャル分布を示す。すなわち、線分ＬＭのポテンシャル分布と線分ＪＫのポテンシャル分布とが入れ替わる。したがって、コンタクトプラグ７７Ａ、７７Ｂに印加する電位を変えることにより、アバランシェ増倍が生じる領域を第１半導体領域７１Ａから第１半導体領域７１Ｂに切り替えることができる。
【００３６】
続いて、強電界領域で生じることがあるノイズ電流について説明する。重金属等によるキャリア捕獲準位によるノイズ電流は、近傍の電子キャリア密度ｎ及び正孔キャリア密度ｐの双方が真性キャリア密度ｎｉに比して小さい（すなわち、ｎ＜ｎｉかつｐ＜ｎｉ）場合に大きくなることが知られている。この電子キャリア密度ｎ及び正孔キャリア密度ｐがともに小さい状態は強電界等によりキャリアが排斥された空乏層においてみられる状態である。また、強電界領域においては近傍のポテンシャル変位が大きいため、見かけ上のバンドギャップが小さくなり、トンネル効果によるノイズ電流が大きくなることも知られている。
【００３７】
上述の理由により、第１半導体領域７１Ａ又は７１Ｂの強電界領域の近傍に重金属等によるキャリア捕獲準位が存在している場合、比較的大きなノイズ電流が生じることがある。この重金属等によるキャリア捕獲準位は、光電変換装置の製造時にある確率でランダムに発生し得る。
【００３８】
本実施形態の光電変換装置は、上述の要因により生じるノイズ電流の発生確率を低減することができる。まず、本実施形態の光電変換装置を製造した後に第１のアバランシェダイオードと第２のアバランシェダイオードのうちのノイズ電流の少ないアバランシェダイオードを確認する。その後、画素内のノイズ電流が少ない側のアバランシェダイオードでアバランシェ増倍が起こるようにコンタクトプラグ７７Ａ又はコンタクトプラグ７７Ｂに供給する電位を設定して逆バイアス電圧を供給する。また、ノイズ電流が大きい側のアバランシェダイオードではアバランシェ増倍が起こらないようにフローティング又はゼロバイアスになるように電位を制御する。これにより、ノイズ電流に起因する性能劣化を低減することができる。
【００３９】
以上のように、本実施形態の光電変換装置は、複数のアバランシェダイオードを有しており、ノイズ電流の少ないアバランシェダイオードを選択可能である。これにより、ノイズ電流に起因する信号品質の劣化を低減することができる光電変換装置を提供することができる。
【００４０】
なお、光電変換装置が複数のマイクロレンズを有するマイクロレンズアレイをさらに備える場合には、１つの画素に対し、１つのマイクロレンズが配される。別の見方をすれば、１つのマイクロレンズに対応する領域が、１つの画素の領域であるともいえる。このマイクロレンズを透過した光が、１つの画素に設けられた複数のアバランシェダイオードに入射することとなる。なお、本実施形態の光電変換装置は、マイクロレンズが図１の半導体基板１５の第１面側に設けられた、いわゆる表面照射型の構成と、マイクロレンズが第２面側に設けられた、いわゆる裏面照射型の構成のいずれであってもよい。
【００４１】
また、画素と画素の間に、画素同士を電気的に分離する素子分離領域を備えることを説明した。このような素子分離領域は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）、ＤＴＩ（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等による絶縁分離領域とすることができる。また、素子分離領域は、Ｐ型半導体領域とＮ型半導体領域とのＰＮ接合によるＰＮ分離領域としてもよい。
【００４２】
［第２実施形態］
図４乃至図８を用いて第２実施形態に係る光電変換装置について説明する。第１実施形態と同様の機能を有する部分には同様の符号を付し、詳細な説明を省略する。図４は、本実施形態に係る光電変換装置１０１０のブロック図である。光電変換装置１０１０は、画素部１０６、制御パルス生成部１０９、水平走査回路１０４、列回路１０５、信号線１０７、出力回路１０８及び垂直走査回路１０３を有している。
【００４３】
画素部１０６は、複数の行及び複数の列をなすように配された複数の画素１００を有している。各々の画素１００は、光電変換素子１０１及び画素信号処理部１０２を含む。光電変換素子１０１は、光電変換装置１０１０に入射された光を電気信号に変換する。画素信号処理部１０２は、変換された電気信号を信号線１０７を介して列回路１０５に出力する。
【００４４】
垂直走査回路１０３は、制御パルス生成部１０９から供給された制御パルスに基づいて各画素１００を画素行ごとに駆動するための制御パルスを供給する。垂直走査回路１０３には、シフトレジスタ、アドレスデコーダ等の論理回路が用いられ得る。信号線１０７は、画素部１０６の列ごとに配されている。信号線１０７は、垂直走査回路１０３により選択された画素１００から出力された信号を列回路１０５に伝送する。
【００４５】
列回路１０５には、信号線１０７を介して各画素１００からの信号が画素部１０６の列ごとに入力され、所定の処理を行う。所定の処理とは、入力された信号のノイズ除去、増幅等の処理と、処理後の信号を外部に出力できる形に変換する処理を含み得る。この機能を実現するため、例えば、列回路１０５は、パラレル−シリアル変換回路を有する。
【００４６】
水平走査回路１０４は、列回路１０５で処理された後の信号を出力回路１０８に列ごとに順次出力するための制御パルスを列回路１０５に供給する。
【００４７】
出力回路１０８は、バッファアンプ、差動増幅器等により構成される。出力回路１０８は、列回路１０５から出力された信号を光電変換装置１０１０の外部の装置の記憶部又は信号処理部に出力する。
【００４８】
図４において、画素部１０６における画素１００の配列は、２次元行列状であるがこれに限定されるものではない。例えば、画素部１０６は、複数の画素１００が１次元状に配されるものであってもよい。また、画素部１０６に含まれる画素１００は単一であってもよい。また、垂直走査回路１０３、水平走査回路１０４及び列回路１０５は、複数のブロックに分割されていてもよい。また、画素部１０６の複数の画素１００も複数のブロックに分割されていてもよく、画素部１０６のブロックが上述の垂直走査回路１０３、水平走査回路１０４及び列回路１０５のブロックと対応するように配置されていてもよい。また、水平走査回路１０４及び列回路１０５は、各画素列に対応するブロックに分割されていてもよい。
【００４９】
画素信号処理部１０２の機能が画素部１０６内のすべての画素１００に１つずつ設けられることは必須ではなく、例えば、複数の画素１００によって１つの画素信号処理部１０２が共有されていてもよい。この場合、画素信号処理部１０２は、複数の画素１００から出力される信号に対して順次処理を行う。
【００５０】
また、画素信号処理部１０２は、光電変換素子１０１が形成される半導体基板１５とは異なる半導体基板に設けられていてもよい。これにより、チップ面積に対する光電変換素子１０１の面積の割合を高くすることができ、光電変換素子１０１の感度が向上する。この場合、光電変換素子１０１と画素信号処理部１０２とは、画素１００ごとに設けられた接続配線を介して互いに電気的に接続される。垂直走査回路１０３、水平走査回路１０４、信号線１０７及び列回路１０５も同様に光電変換素子１０１とは異なる半導体基板に設けられていてもよく、同様の効果が得られる。
【００５１】
図５は、本実施形態における画素１００のブロック図の一例である。図５において、１つの画素１００は光電変換素子１０１及び画素信号処理部１０２を有する。光電変換素子１０１は、２つの光電変換部２０１Ａ、２０１Ｂ、制御部２０２及び選択回路２１０を有する。
【００５２】
光電変換部２０１Ａ及び２０１Ｂは、光電変換により入射光に応じた電荷対を生成する。光電変換部２０１Ａ及び２０１Ｂは、第１実施形態で述べた第１のアバランシェダイオード及び第２のアバランシェダイオードにそれぞれ対応する。光電変換部２０１Ａ、２０１Ｂのアノードには、電位ＶＬを供給する電位線に接続される。光電変換部２０１Ａ、２０１Ｂのカソードは、選択回路２１０に接続される。
【００５３】
選択回路２１０には垂直走査回路１０３から駆動線２０９を介して制御パルスｐＳＷが入力される。選択回路２１０は、制御パルスｐＳＷに基づいて、光電変換部２０１Ａ、２０１Ｂのいずれか一方を選択して、制御部２０２に接続する。選択回路２１０は、例えば制御パルスｐＳＷの信号レベルに応じて接続状態が変化するスイッチ回路であり得る。一例として、制御パルスｐＳＷが０又は１の値にそれぞれ対応するハイレベル又はローレベルの信号であり、０が光電変換部２０１Ａを選択する信号であり、１が光電変換部２０１Ｂを選択する信号であるものとする。制御パルスｐＳＷが０である場合には、選択回路２１０は、光電変換部２０１Ａのカソードと制御部２０２とを接続し、光電変換部２０１Ｂのカソードと制御部２０２とを接続しない。一方、制御パルスｐＳＷが１である場合には、選択回路２１０は、光電変換部２０１Ｂと制御部２０２とを接続し、光電変換部２０１Ａと制御部２０２とを接続しない。
【００５４】
選択回路２１０により選択された光電変換部（光電変換部２０１Ａ又は光電変換部２０１Ｂ）のカソードには電位ＶＬよりも高い電位ＶＨに基づく電位が供給される。選択回路２１０により選択された光電変換部のアノードとカソードには、アバランシェ増倍が生じ得るように逆バイアスが印加される。このような逆バイアスの電位が印加された状態で入射光による光電変換が行われると、生成された電荷がアバランシェ増倍を起こしアバランシェ電流が発生する。
【００５５】
なお、光電変換部に逆バイアスの電位が供給される場合において、アノードとカソードの電位差が降伏電圧より大きいときには、アバランシェダイオードはガイガーモード動作となる。ガイガーモード動作を用いて単一光子レベルの微弱信号を高速検出するフォトダイオードがＳＰＡＤである。
【００５６】
また、光電変換部のアノードとカソードの電位差が、光電変換部に生じた電荷がアバランシェ増倍を起こす電位差以上であって、かつ降伏電圧以下の電位差である場合には、アバランシェダイオードは線形モードで動作する。線形モードにおいて光検出を行うアバランシェダイオードをアバランシェフォトダイオード（ＡＰＤ）と呼ぶ。本実施形態において、光電変換部はどちらのアバランシェダイオードとして動作してもよい。なお、アバランシェ増倍を起こす電位差はおよそ６Ｖ以上である。
【００５７】
選択回路２１０により選択されなかった光電変換部のカソードには電位が供給されない。選択されなかった光電変換部のアノードとカソードの電位差は十分に小さくなり、入射光によって生じた電荷は光電変換部に流入しないため、アバランシェ増倍が起こらない。
【００５８】
制御部２０２は、電位ＶＬよりも高い電位ＶＨを供給する電源電圧線と光電変換部２０１Ａ及び２０１Ｂのいずれか一方とに接続される。制御部２０２は、光電変換部で生じたアバランシェ電流の変化を電圧信号に置き換える機能を有する。更に、制御部２０２は、アバランシェ増倍による信号増幅時に負荷回路（クエンチ回路）として機能する。この負荷回路は、光電変換部に供給する電圧を変化させて、アバランシェ増倍を抑制する。この動作はクエンチ動作と呼ばれる。制御部２０２は、例えば、抵抗素子又は能動クエンチ回路を含み得る。能動クエンチ回路は、アバランシェ電流の増加を検出してフィードバック制御を行うことによりアバランシェ増倍を能動的に抑制する回路である。以上のように、制御部２０２及び選択回路２１０は、２つのアバランシェダイオードのいずれか一方においてアバランシェ増倍が生じるように制御する選択部として機能する。
【００５９】
画素信号処理部１０２は、波形整形部２０３、カウンタ回路２０４及び選択回路２０６を有する。波形整形部２０３は、単一光子レベルの信号による電圧変化を整形して、パルス信号を出力する。このパルス信号は、光子の入射を示すものである。波形整形部２０３には、例えば、図５に示されているようにインバータ回路が用いられ得る。波形整形部２０３は、複数のインバータを直列接続した回路であってもよく、波形を整形する効果がある回路であればその他の回路を用いてもよい。
【００６０】
波形整形部２０３から出力されたパルス信号は、カウンタ回路２０４によってカウントされる。カウンタ回路２０４には、例えば、Ｎ−ｂｉｔカウンタ（Ｎ：正の整数）が備えられており、Ｎ−ｂｉｔカウンタは、入力されたパルス信号を最大で約２のＮ乗個までカウントしてその値を保持することが可能である。カウントにより得られた信号は、入射光の検出結果を示す信号としてカウンタ回路２０４に保持される。また、カウンタ回路２０４には、垂直走査回路１０３から駆動線２０７を介して制御パルスｐＲＥＳが供給される。カウンタ回路２０４は、制御パルスｐＲＥＳが入力されると保持している信号をリセットする。
【００６１】
選択回路２０６には、垂直走査回路１０３から駆動線２０８を介して制御パルスｐＳＥＬが供給される。選択回路２０６は、制御パルスｐＳＥＬに基づいてカウンタ回路２０４と信号線１０７との電気的な接続又は非接続を切り替える。選択回路２０６には、例えばトランジスタ、画素外に信号を出力するためのバッファ回路等が用いられ得る。
【００６２】
画素部１０６が複数の画素１００が行列状に配された構成である場合において、撮像動作は、ローリングシャッタ動作及びグローバル電子シャッタ動作のいずれであってもよい。例えば、カウンタ回路２０４によるカウントを行ごとに順次リセットし、カウンタ回路２０４に保持された信号を行ごとに順次出力することによりローリングシャッタ動作が実現される。
【００６３】
また、すべての画素行のカウンタ回路２０４によるカウントを同時にリセットし、カウンタ回路２０４に保持された信号を行ごとに順次出力することにより、グローバル電子シャッタ動作が実現される。なお、グローバル電子シャッタ動作を適用する場合には、カウンタ回路２０４によるカウントを行うか否かを切り替えることができるように、スイッチ等による切替手段を設けることが望ましい。
【００６４】
図６は本実施形態に係る光電変換装置１０１０の制御方法及び信号処理方法を示すフローチャートである。図６の処理の全部又は一部は、光電変換装置１０１０を搭載する撮像システム等の外部装置に設けられた制御装置による制御に基づくものであってもよく、光電変換装置１０１０の内部に設けられた制御装置による制御に基づくものであってもよい。図６に沿って、光電変換装置１０１０の制御方法及び信号処理方法を説明する。
【００６５】
ステップＳ１０１において、選択回路２１０は、光電変換部２０１Ａのカソードと制御部２０２とを接続状態とし、光電変換部２０１Ｂのカソードと制御部２０２とを非接続状態とする。これにより、光電変換部２０１Ａは、アバランシェ増倍が起こる状態となる。
【００６６】
ステップＳ１０２において、光電変換装置１０１０は、画素部１０６への入射光に基づく撮像を行う。この撮影により、画素部１０６の各画素１００から入射光に応じたカウント値が出力される。ここで、ステップＳ１０２における撮影条件は、画素部１０６に外部からの光が入射されるような通常撮影用の撮影条件であるものとする。この通常撮影用の撮影条件とは、例えば、光電変換装置１０１０がデジタルスチルカメラに搭載されている場合には、シャッタを開放して、入射光が画素部１０６に取り入れられるような条件である。すなわち、通常撮影用の撮影条件とは、シャッタを閉じた状態で撮影する等の入射光が取り込まれないような撮影条件ではないものとする。
【００６７】
その後、各画素のカウント値は、複数のフレームメモリのうちの第１のフレームメモリに保持される。ここで、複数のフレームメモリとは、複数の画像データを記憶することができるメモリであり、光電変換装置１０１０内に設けられる記憶装置であってもよく、光電変換装置１０１０の外部の撮像システム等に設けられる記憶装置であってもよい。この記憶装置は、記憶装置が設けられる光電変換装置１０１０、撮像システム等に設けられるプロセッサによって制御される。
【００６８】
ステップＳ１０３において、選択回路２１０は、光電変換部２０１Ｂのカソードと制御部２０２とを接続状態とし、光電変換部２０１Ａのカソードと制御部２０２とを非接続状態とする。これにより、光電変換部２０１Ｂは、アバランシェ増倍が起こる状態となる。
【００６９】
ステップＳ１０４において、光電変換装置１０１０は、画素部１０６への入射光の撮像を行う。このときの撮影条件は、ステップＳ１０２と同様に通常撮影用の撮影条件である。その後、各画素のカウント値は、複数のフレームメモリのうちの第２のフレームメモリに保持される。
【００７０】
ステップＳ１０５からステップＳ１０９のループ処理は、画素部１０６の画素１００ごとに対応するデータを読み出して順次行われる処理である。すなわち、画素１００の個数がＮである場合には、１番目の画素１００からＮ番目の画素１００まで、合計Ｎ回の処理が実行される。これらの処理は、複数のフレームメモリを構成する記憶装置を制御するプロセッサによって実行される。このプロセッサは、光電変換装置１０１０の内部又は光電変換装置１０１０の外部の撮像システム等に設けられ得る。なお、プロセッサにおいて平行処理が可能な場合には、このＮ回の処理の一部又は全部が同時に実行されてもよい。
【００７１】
ステップＳ１０６において、プロセッサは、第１のフレームメモリに保持された値と第２のフレームメモリに保持された値とを比較する。第１のフレームメモリに保持された値が第２のフレームメモリに保持された値以下である場合（ステップＳ１０６におけるＹＥＳ）、処理はステップＳ１０７に移行する。第１のフレームメモリに保持された値が第２のフレームメモリに保持された値より大きい場合（ステップＳ１０６におけるＮＯ）、処理はステップＳ１０８に移行する。
【００７２】
ステップＳ１０７において、プロセッサは、第１のフレームメモリに保持された値を複数のフレームメモリのうちの第３のフレームメモリに記憶させる。ステップＳ１０８において、第２のフレームメモリに保持された値を複数のフレームメモリのうちの第３のフレームメモリに記憶させる。このように、ステップＳ１０６からステップＳ１０８の処理は、第１のフレームメモリに保持された値と第２のフレームメモリに保持された値のうちの小さい方を外部出力用の第３のフレームメモリに記憶させる処理である。
【００７３】
ステップＳ１１０において、プロセッサは、第３のフレームメモリの値を撮像により得られた画像信号として外部に出力する。なお、複数のフレームメモリが光電変換装置１０１０の外部の記憶装置である場合には、この処理は必須ではない。
【００７４】
以上により、光電変換部２０１Ａで得られた信号と２０１Ｂで得られた信号のうちの値が小さい方に基づく画像信号を取得することができる。これによりノイズ電流による影響が少ない信号を選択した画像信号を得ることができ、良好な画質の画像を得ることができる。
【００７５】
なお、ステップＳ１０６からステップＳ１０８の処理は、第１のフレームメモリに保持された値が第２のフレームメモリに保持された値よりも大きい場合に第２のフレームメモリに保持された値を第１のフレームメモリに上書きするものであってもよい。この場合、第３のフレームメモリが不要になる。
【００７６】
図７（ａ）乃至図７（ｄ）は図６に示した処理によりノイズ電流による影響の少ない画像信号が得られるメカニズムをより詳細に説明する模式図である。図７（ａ）乃至図７（ｄ）は、１６個の画素１００が４行４列に配置されている場合の、第１の深さＸにおけるアバランシェダイオードの平面模式図である。
【００７７】
図２（ａ）と同様に、各画素１００には、第１導電型の第１半導体領域７１Ａ、７１Ｂと第２半導体領域７６とが含まれる。第１半導体領域７１Ａと７１Ｂに付されたハッチングは、これらの近傍に重金属が含まれており、ノイズ電流が大きいアバランシェダイオードであることを示しているものとする。図７（ａ）は、第１半導体領域７１Ａの近傍に重金属を含む画素１００の第１半導体領域７１Ａにハッチングを付して示したものである。図７（ｂ）は、第１半導体領域７１Ｂの近傍に重金属を含む画素１００の第１半導体領域７１Ｂにハッチングを付して示したものである。図７（ｃ）は、第１半導体領域７１Ａ、７１Ｂの少なくとも一方の近傍に重金属を含む画素１００の第１半導体領域７１Ａ、７１Ｂにハッチングを付して示したものである。図７（ｄ）は、第１半導体領域７１Ａ、７１Ｂの両方の近傍に重金属を含む画素１００のみについて第１半導体領域７１Ａ、７１Ｂにハッチングを付して示したものである。なお、図７（ａ）乃至図７（ｄ）の重金属が含まれる画素１００の個数及び配置は、本実施形態の効果をわかりやすく説明するための例示的なものであり、実際の製造工程で生じる重金属の混入分布を説明するものではない。
【００７８】
図７（ｃ）を参照すると、１６個の画素１００の内、近傍に重金属が含まれるアバランシェダイオードを少なくとも１つ含む画素１００は７個である。すなわち、１６個の画素のうち７個の画素１００が画像信号の品質を低下させる要因となり得る。
【００７９】
第１のフレームメモリに保持される値は、第１半導体領域７１Ａに対応する第１のアバランシェダイオードから出力された信号に基づくものである。したがって、図７（ａ）に示されるように、第１のフレームメモリに保持される値については、１６個の画素のうち４個の画素が画像信号の品質を低下させる要因となり得る。
【００８０】
また、第２のフレームメモリに保持される値は、第１半導体領域７１Ｂに対応する第２のアバランシェダイオードから出力された信号に基づくものである。したがって、図７（ｂ）に示されるように、第２のフレームメモリに保持される値については、１６個の画素のうち４個の画素が画像信号の品質を低下させる要因となり得る。
【００８１】
第１半導体領域７１Ａと第１半導体領域７１Ｂの配置及びレイアウトは同等であるため、半導体基板１５中の重金属の分布が一様である場合には、２つのアバランシェダイオードが大きなノイズ電流を発生させるものである確率は同等である。
【００８２】
図６に示す処理により第３のフレームメモリには、第１のフレームメモリと第２のフレームメモリのうちの小さい方のカウント値が選択されている。したがって、第３のフレームメモリに保持される値については、図７（ｄ）に示されるように１６個の画素のうち１個の画素のみが画像信号の品質を低下させる要因となり得る。すなわち、第３のフレームメモリに保持される値は、第１のフレームメモリと第２のフレームメモリのうちの小さい方のカウント値を選択したことにより、重金属に起因する画素信号の品質低下の発生頻度が低減されている。
【００８３】
図８は、本実施形態に係るアバランシェダイオードを含む多数の画素１００から出力された信号について、ノイズ電流値の累積相対度数を示すグラフである。本グラフにおける累積相対度数は、取得した複数の信号の度数をノイズ電流の値が大きい方から順に累積し、全信号数で除算した正規化したものである。図８では、第１、第２及び第３のフレームメモリに保持された値のグラフが重ねて表示されている。また、図８においてレベルＰ以下の値のノイズ電流は、拡散電流に起因するものである。また、レベルＱ近傍のノイズ電流は重金属等によるノイズ電流に起因するものである。
【００８４】
図７を参照して説明したように、第３のフレームメモリに保持されている値は、第１のフレームメモリと第２のフレームメモリのうちの小さい方のカウント値を選択したものである。第１のフレームメモリと第２のフレームメモリの両方に重金属によるノイズ電流の影響を受けた値が保持されている確率は、各フレームメモリにおける当該確率の積である。したがって、レベルＱにおける第３のフレームメモリの累積相対度数は、第１及び第２のフレームメモリの累積相対度数の積となる。したがって、２つのアバランシェダイオードでの重金属によるノイズ電流の発生確率が同一であれば、第３のフレームメモリの累積相対度数は、第１のフレームメモリの累積相対度数の２乗となる。したがって、本実施形態によれば、画像信号にノイズ電流の影響を受けた信号が含まれる確率を大幅に低減することができる。
【００８５】
なお、１つの画素１００に含まれるアバランシェダイオードの個数が３個以上であってもよい。その個数をｎ個とすると、ノイズ電流の発生確率は１個の場合のｎ乗となり、更にノイズ電流の影響を低減させることができる。
【００８６】
以上のように、本実施形態によれば、第１実施形態と同様にノイズ電流に起因する信号品質の劣化を低減することができる光電変換装置を提供することができる。
【００８７】
［第３実施形態］
図９乃至図１１を用いて、第３実施形態に係る光電変換装置について説明する。第１又は第２実施形態と同様の機能を有する部分には同様の符号を付し、詳細な説明を省略する。
【００８８】
図９は本実施形態に係る光電変換装置１０１０の制御方法及び信号処理方法を示すフローチャートである。図９の処理の全部又は一部は、光電変換装置１０１０内に設けられた回路により実現されるものであり得る。また、図９の処理の全部又は一部は、光電変換装置１０１０を搭載する撮像システム等の外部装置に設けられた制御装置による制御に基づくものであってもよく、光電変換装置１０１０の内部に設けられた制御装置による制御に基づくものであってもよい。図９に沿って、光電変換装置１０１０の制御方法及び信号処理方法を説明する。
【００８９】
ステップＳ２０１において、光電変換装置１０１０は、プリ設定用の撮影条件の設定を行う。ここで、プリ設定用の撮影条件とは、画素部１０６に外部からの光が入射されないような撮影条件であるものとする。このプリ設定は、ノイズ電流に対応する信号を取得するための設定である。具体例としては、光電変換装置１０１０がデジタルスチルカメラに搭載されている場合には、シャッタを閉じて、入射光が画素部１０６に導入されないようにすることでプリ設定用の撮影条件が実現される。
【００９０】
ステップＳ２０２において、選択回路２１０は、光電変換部２０１Ａのカソードと制御部２０２とを接続状態とし、光電変換部２０１Ｂのカソードと制御部２０２とを非接続状態とする。これにより、光電変換部２０１Ａは、アバランシェ増倍が起こる状態となる。
【００９１】
ステップＳ２０３において、光電変換装置１０１０は、画素部１０６への入射光に基づく撮像を行う。この撮影により、画素部１０６の各画素１００から入射光に応じたカウント値がカウンタ回路２０４から出力される。この処理において、入射光の蓄積時間は、通常撮影用の撮影時と比べて長い時間に設定される。プリ設定用の撮影は、ノイズ電流に相当する信号を取得するためのものであり、外乱による誤判定を防ぐため、十分に長い時間をかけて取得することが望ましいためである。この蓄積時間は例えば１秒程度であり得る。
【００９２】
ステップＳ２０４からステップＳ２０８のループ処理は、画素部１０６の画素１００ごとに行われる処理である。ステップＳ２０４からステップＳ２０８の処理は一部又は全部が同時に実行されてもよく、画素１００ごとに順次実行されてもよい。例えば後述のＳＲラッチ回路を用いた処理では、ステップＳ２０４からステップＳ２０８の処理は各画素１００について並行して行われ得る。
【００９３】
ステップＳ２０５において、光電変換装置１０１０は、カウンタ回路２０４から出力されたカウント値と設定値とを比較する。カウント値が設定値以下である場合（ステップＳ２０５におけるＹＥＳ）、処理はステップＳ２０６に移行する。カウント値が設定値より大きい場合（ステップＳ２０５におけるＮＯ）、処理はステップＳ２０７に移行する。
【００９４】
ステップＳ２０６において、光電変換装置１０１０内のメモリ装置は、対応する画素１００の設定値を０に設定する。ステップＳ２０７において、光電変換装置１０１０内のメモリ装置は、対応する画素１００の設定値を１に設定する。ここで、メモリ装置とは、画素１００ごとに１ビットの情報を記憶できるものであればよい。このメモリ装置は、保持期間によらず安定して論理値が保持されることが望ましく、後述のＳＲラッチ回路が一例として挙げられる。また、メモリ装置には、電源を遮断した場合にも情報が失われないように、不揮発性メモリが用いられてもよい。
【００９５】
ステップＳ２０９において、選択回路２１０は、設定値が０の画素１００に対して、光電変換部２０１Ａのカソードと制御部２０２とを接続状態とし、光電変換部２０１Ｂのカソードと制御部２０２とを非接続状態とする。これにより、光電変換部２０１Ａは、アバランシェ増倍が起こる状態となる。
【００９６】
ステップＳ２１０において、選択回路２１０は、設定値が１の画素１００に対して、光電変換部２０１Ｂのカソードと制御部２０２とを接続状態とし、光電変換部２０１Ａのカソードと制御部２０２とを非接続状態とする。これにより、光電変換部２０１Ｂは、アバランシェ増倍が起こる状態となる。
【００９７】
ステップＳ２１１において、光電変換装置１０１０は、通常撮影用の撮影条件の設定を行う。通常撮影用の撮影条件とは、第２実施形態で述べたものと同様である。ステップＳ２１２において、光電変換装置１０１０は、通常撮影用の撮影条件により、通常値の蓄積時間の設定で撮影を行い、画像信号として用いられるカウント値を取得する。なお、通常値の撮影時間は、プリ設定用の長時間の撮影時間よりも短い。
【００９８】
以上により、第２実施形態と同様にノイズ電流による影響が少ない信号を選択した画像信号を得ることができ、良好な画質の画像を得ることができる。
【００９９】
なお、本処理のステップＳ２０２では、光電変換部２０１Ａではなく、光電変換部２０１Ｂをアバランシェ増倍が起こる状態としてもよい。この場合、ステップＳ２０９とステップＳ２１０における設定値と光電変換部の対応関係が逆になる。
【０１００】
次に、図９の処理を実現し得る回路の例を図１０及び図１１を参照して説明する。なお、図１０及び図１１の回路は本実施形態の処理を実現し得る手段の一例に過ぎず、図９の処理を実現可能であれば、これ以外の態様であってもよい。図１０は、本実施形態に係る画素１００のブロック図である。画素１００の画素信号処理部１０２は、第２実施形態で述べた要素に加えて出力判定回路２１２を更に有している。
【０１０１】
出力判定回路２１２は、プリ設定時にカウント値が所定値を超えたか否かの判定結果を設定値として記憶し、選択回路２１０に出力する判定部として機能する回路である。出力判定回路２１２には、カウンタ回路２０４からの出力信号と、垂直走査回路１０３から出力された制御パルスｐＲＥＳ、ｐＥＮＢとが入力される。制御パルスｐＲＥＳは駆動線２０７を介して出力判定回路２１２に入力され、制御パルスｐＥＮＢは駆動線２０９を介して出力判定回路２１２に入力される。出力判定回路２１２の出力信号である制御パルスｐＳＷは選択回路２１０に入力される。なお、出力判定回路２１２に入力されるカウンタ回路２０４からの出力信号は、カウント値を構成するデジタル値の一部のビットの値であり得る。
【０１０２】
制御パルスｐＥＮＢは、出力判定回路２１２を有効にするためのイネーブル信号である。出力判定回路２１２は、制御パルスｐＥＮＢの値が１である場合にのみカウンタ回路２０４からの信号入力を有効に受け付ける。制御パルスｐＥＮＢの値が０である場合にはカウンタ回路２０４からの信号によらず、出力判定回路２１２は直前の状態を保持し続ける。例えば、図９の例では、プリ設定時には、制御パルスｐＥＮＢの値を１に設定して設定を変更可能にし、通常撮影時には、制御パルスｐＥＮＢの値を０に設定して設定を変更不能にすることで、出力判定回路２１２の状態を適切に制御することができる。
【０１０３】
制御パルスｐＲＥＳは、出力判定回路２１２をリセットする信号である。出力判定回路２１２のリセットはプリ設定の前に行われることが望ましく、例えば、ステップＳ２０２の処理の前に行われ得る。図１０に示す例では、カウンタ回路２０４のリセットに用いられる制御パルスｐＲＥＳは出力判定回路２１２にも共通に用いられており、これによりリセットのタイミングを一致させることができる。しかしながら、これは必須ではなく、カウンタ回路２０４と出力判定回路２１２が互いに異なる制御パルスによりリセットされてもよい。
【０１０４】
図１１は、本実施形態に係る出力判定回路２１２のブロック図である。出力判定回路２１２は、ＡＮＤ回路２１２Ａ、２１２ＢとＳＲラッチ回路２１２Ｃとを有する。ＡＮＤ回路２１２Ａには制御パルスｐＥＮＢとカウンタ回路２０４からの出力信号とが入力される。ＡＮＤ回路２１２Ａは、制御パルスｐＥＮＢとカウンタ回路２０４からの出力信号の論理積を出力する。ＳＲラッチ回路２１２Ｃのセット端子Ｓには、ＡＮＤ回路２１２Ａの出力信号が入力される。ＡＮＤ回路２１２Ｂには制御パルスｐＥＮＢと制御パルスｐＲＥＳとが入力される。ＡＮＤ回路２１２Ｂは、制御パルスｐＥＮＢと制御パルスｐＲＥＳの論理積を出力する。ＳＲラッチ回路２１２Ｃのリセット端子Ｒには、ＡＮＤ回路２１２Ｂの出力信号が入力される。ＳＲラッチ回路２１２Ｃの出力端子Ｑからは、制御パルスｐＳＷが出力される。
【０１０５】
カウンタ回路２０４から出力判定回路２１２に出力される信号は、例えば、カウンタ回路２０４の中間ビットの値であり得る。中間ビットの値は、ステップＳ２０５における設定値として機能する。カウンタ回路２０４が１６ビットのカウンタである場合には、カウンタ回路２０４の８ビット目の値が中間ビットの値であり得る。この場合、１２８ＬＳＢ（Least Significant Bit）に相当する値（２進数における１０００００００）をステップＳ２０５における設定値とすることができる。
【０１０６】
プリ設定の処理（制御パルスｐＥＮＢの値が１）において、光電荷に基づく１２８個のパルスがカウンタ回路２０４によりカウントされたときに、カウンタ回路２０４の出力値は１になり、ＳＲラッチ回路２１２Ｃのセット端子Ｓに１が入力される。これにより、ＳＲラッチ回路２１２Ｃの出力信号が０から１に変化する。ＳＲラッチ回路２１２Ｃの出力信号は、制御パルスｐＳＷであり、選択回路２１０によって接続されるアバランシェダイオードの選択に用いられる。以上のようにして、プリ設定用の撮影条件において設定値よりも大きいノイズ電流が検出された場合に接続するアバランシェダイオードを切り替える処理が実現される。
【０１０７】
以上のように、本実施形態によれば、第１実施形態及び第２実施形態と同様にノイズ電流に起因する信号品質の劣化を低減することができる光電変換装置を提供することができる。
【０１０８】
［第４実施形態］
図１２及び図１３を用いて、第４実施形態に係る光電変換装置について説明する。第１乃至第３実施形態と同様の機能を有する部分には同様の符号を付し、詳細な説明を省略する。
【０１０９】
図１２は、本実施形態に係る画素１００のブロック図である。本実施形態の光電変換素子１０１は、図５の制御部２０２及び選択回路２１０に代えて可変抵抗回路２１１を備える。また、本実施形態の画素信号処理部１０２においては、図５のインバータにより構成された波形整形部２０３に代えてＮＯＲ回路により構成された波形整形部２１３を備える。
【０１１０】
可変抵抗回路２１１は、電位ＶＨを供給する電源電圧線と光電変換部２０１Ａ、２０１Ｂのカソードとの間に設けられる。可変抵抗回路２１１には垂直走査回路１０３から駆動線２０９を介して制御パルスｐＳＷが入力される。可変抵抗回路２１１は、制御パルスｐＳＷの信号レベルに応じて電源電圧線と光電変換部２０１Ａの間の抵抗値及び電源電圧線と光電変換部２０１Ｂの間の抵抗値を変化させる。
【０１１１】
この２つの抵抗値のうちの一方は、アノードとカソードの間の電位差がゼロに近くなるように大きな抵抗値（第１の抵抗値）に設定される。これにより、アバランシェダイオードでアバランシェ増倍が起こらないようにすることができる。２つの抵抗値のうちの他方は、アバランシェダイオードでアバランシェ増倍が起こり、かつ、アバランシェ増倍により生じた電流による電位変化が波形整形部２１３での論理反転を引き起こすように調整された抵抗値（第２の抵抗値）に設定される。
【０１１２】
電源電圧線と光電変換部２０１Ａの間の抵抗値を第２の抵抗値に設定し、電源電圧線と光電変換部２０１Ｂの間の抵抗値を第１の抵抗値に設定することで、光電変換部２０１Ａのみでアバランシェ増倍が生じるように光電変換素子１０１を制御可能である。また、電源電圧線と光電変換部２０１Ａの間の抵抗値を第１の抵抗値に設定し、電源電圧線と光電変換部２０１Ｂの間の抵抗値を第２の抵抗値に設定することで、光電変換部２０１Ｂのみでアバランシェ増倍が生じるように光電変換素子１０１を制御可能である。以上のように、可変抵抗回路２１１は、２つのアバランシェダイオードのいずれか一方においてアバランシェ増倍が生じるように制御する選択部として機能する。
【０１１３】
可変抵抗回路２１１は、具体的にはＮＭＯＳ又はＰＭＯＳにより構成され得る。ＮＭＯＳ又はＰＭＯＳは、ゲート電位に応じてソース−ドレイン間に反転層（チャネル）を形成するＯＮ状態と反転層を形成しないＯＦＦ状態を切り替え可能である。また、ＮＭＯＳ又はＰＭＯＳは、ゲート電位に応じて反転層の大きさ、すなわち抵抗値を変化させることもできる。したがって、ＮＭＯＳ又はＰＭＯＳは、上述の２つの抵抗値を切り替え可能な可変抵抗素子として機能し得る。
【０１１４】
図１３は、本実施形態に係る可変抵抗回路２１１の等価回路図の一例である。可変抵抗回路２１１は、インバータ２１１Ａと、入力レベル変換回路２１１Ｂ、２１１Ｃと、可変抵抗素子２１１Ｄ、２１１Ｅとを含む。可変抵抗素子２１１Ｄ、２１１Ｅは、例えばＮＭＯＳであるが、ＰＭＯＳであってもよい。入力レベル変換回路２１１Ｂ、２１１Ｃは、入力される制御パルスｐＳＷの電位のレベルをＮＭＯＳの抵抗値の制御に適したレベルに変換する回路である。具体的には、入力レベル変換回路２１１Ｂ、２１１Ｃは、制御パルスｐＳＷがハイレベルのときに、可変抵抗素子２１１Ｄがオン状態、かつ第２の抵抗値になり、可変抵抗素子２１１Ｅがオフ状態、かつ、第１の抵抗値になるように電位のレベルを変換する。
【０１１５】
入力レベル変換回路２１１Ｂには、制御パルスｐＳＷがそのまま入力される。入力レベル変換回路２１１Ｂから出力される信号は、可変抵抗素子２１１Ｄのゲートに入力される。入力レベル変換回路２１１Ｃには、インバータ２１１Ａにより反転された制御パルスｐＳＷが入力される。入力レベル変換回路２１１Ｃから出力される信号は、可変抵抗素子２１１Ｅのゲートに入力される。
【０１１６】
可変抵抗素子２１１Ｄ、２１１Ｅのドレインは、電位ＶＨを供給する電源電圧線に接続される。可変抵抗素子２１１Ｄのソースは光電変換部２０１Ａのカソードに接続され、可変抵抗素子２１１Ｅのソースは光電変換部２０１Ｂのカソードに接続される。以上の構成により、可変抵抗回路２１１は、２つのアバランシェダイオードのいずれか一方においてアバランシェ増倍が生じるように抵抗を変化させることができる。
【０１１７】
以上のように、本実施形態によれば、第１実施形態乃至第３実施形態と同様にノイズ電流に起因する信号品質の劣化を低減することができる光電変換装置を提供することができる。
【０１１８】
［第５実施形態］
図１４を用いて第５実施形態に係る撮像システムについて説明する。本実施形態の撮像システムは、第１実施形態乃至第４実施形態の光電変換装置を有する。撮像システムとは、デジタルスチルカメラ、デジタルビデオカメラ、携帯電話用デジタルカメラ等の静止画又は動画の撮影に用いられる装置である。
【０１１９】
図１４は、第５実施形態に係る撮像システムのブロック図である。撮像システムは、レンズ部１４０１、レンズ駆動装置１４０２、シャッタ１４０３、シャッタ駆動装置１４０４、光電変換装置１４０５、撮像信号処理回路１４０６及びタイミング発生部１４０７を有する。撮像システムは、更に、メモリ部１４０８、全体制御・演算部１４０９、記録媒体制御Ｉ／Ｆ（Interface）部１４１０、記録媒体１４１１、外部Ｉ／Ｆ部１４１２及び測光装置１４１３を有する。
【０１２０】
レンズ部１４０１は、被写体の光学像を光電変換装置１４０５に結像させる部分である。レンズ駆動装置１４０２は、レンズ部１４０１を駆動する装置である。レンズ駆動装置１４０２は、レンズ部１４０１を駆動することにより、ズーム制御、フォーカス制御、絞り制御等を行う。シャッタ１４０３は、入射光の遮蔽を行う光学部材であり、例えば、メカニカルシャッタが用いられ得る。また、シャッタ１４０３は、絞りの機能を兼ねていてもよい。シャッタ駆動装置１４０４は、シャッタ１４０３の開閉等の制御を行う。
【０１２１】
光電変換装置１４０５は、第１実施形態乃至第４実施形態の光電変換装置であり、レンズ部１４０１によって結像された被写体の光学像を画像信号に変換して取得する。撮像信号処理回路１４０６は、光電変換装置１４０５から出力される画像信号に対して各種の補正、データ圧縮等を行う回路である。タイミング発生部１４０７は、光電変換装置１４０５、撮像信号処理回路１４０６に、各種タイミング信号を出力する回路である。
【０１２２】
全体制御・演算部１４０９は、各種演算と撮像システム全体の制御を行う制御回路である。メモリ部１４０８は、撮像信号処理回路１４０６から出力される画像データを一時的に記録するための記録装置である。記録媒体制御Ｉ／Ｆ部１４１０は、記録媒体１４１１に対して記録又は読み出しを行うためのインターフェースである。記録媒体１４１１は、半導体メモリ等の着脱可能な記録媒体であり、画像データの記録又は読み出しに用いられる。外部Ｉ／Ｆ部１４１２は、各種情報、撮影画像等を外部に提供するためのインターフェースであり、コンピュータ等の他の情報処理装置との通信インターフェースであってもよく、表示装置等のユーザインターフェースであってもよい。
【０１２３】
次に、撮像システムが測距機能を備えたデジタルスチルカメラである場合の撮影時の動作について説明する。撮像システムのメイン電源がオンになると、撮像システムの制御用の電源と撮像信号処理回路１４０６等に電力を供給する撮像用の電源が順次オンになる。
【０１２４】
ユーザが、不図示のレリーズボタンを押下すると、光電変換装置１４０５は、画像信号を取得し、全体制御・演算部１４０９は、画像信号のデータに基づいて測距演算を行い、その結果に基づいて被写体までの距離を算出する。その後、レンズ駆動装置１４０２は、算出された距離に基づいてレンズ部１４０１を駆動して合焦しているか否かを判断し、合焦していない場合には、再びレンズ部１４０１を駆動するという処理により焦点調節を行う。測距演算は、光電変換装置１４０５により取得された画像信号を用いるもの以外に、不図示の測距専用装置で行われるものであってもよい。
【０１２５】
合焦が確認されると、撮像システムは、撮影動作を開始する。撮影動作の終了後、光電変換装置１４０５から出力された画像信号は、撮像信号処理回路１４０６において処理され、全体制御・演算部１４０９の制御によりメモリ部１４０８に書き込まれる。撮像信号処理回路１４０６は、データの並べ替え、加算等を行う。メモリ部１４０８に記録されたデータは、全体制御・演算部１４０９の制御により記録媒体制御Ｉ／Ｆ部１４１０を介して記録媒体１４１１に記録される。また、このデータは、外部Ｉ／Ｆ部１４１２を介してコンピュータ等に入力されてもよい。コンピュータは、撮像システムから出力されたデータに対して画像の加工等の処理を行うことができる。
【０１２６】
本実施形態の撮像システムは、第１乃至第４実施形態の光電変換装置を備えている。第１乃至第４実施形態の光電変換装置は、ノイズ電流に起因する信号品質の劣化を低減することができるよう構成されている。したがって、本実施形態によれば、ノイズの少ない画像を取得し得る撮像システムが提供される。
【０１２７】
［第６実施形態］
本発明の第６実施形態に係る撮像システム及び移動体について、図１５（ａ）及び図１５（ｂ）を用いて説明する。図１５（ａ）及び図１５（ｂ）は、本実施形態による撮像システム３００及び移動体の構成を示す図である。
【０１２８】
図１５（ａ）は、車載カメラに関する撮像システム３００の一例を示したものである。撮像システム３００は、光電変換装置３１０を有する。本実施形態の光電変換装置３１０は、上述の第１乃至第４実施形態のいずれかに記載の光電変換装置である。撮像システム３００は、光電変換装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、光電変換装置３１０により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差算出部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離計測部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差算出部３１４及び距離計測部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
【０１２９】
撮像システム３００は、車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角等の車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
【０１３０】
本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図１５（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システム３００の配置例を示した。車両情報取得装置３２０は、撮像システム３００又は光電変換装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。
【０１３１】
他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、撮像システム３００は、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
【０１３２】
［変形実施形態］
本発明は、上述の実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
【０１３３】
また、第５及び第６実施形態に示した装置又はシステムは、本発明の光電変換装置を適用し得る装置又はシステムの構成例を示したものであり、本発明の光電変換装置を適用可能な装置又はシステムは図１４又は図１５に示した構成に限定されない。
【０１３４】
上述のいくつかの実施形態においては２個の光電変換部２０１Ａ、２０１Ｂを含む画素１００が例示されているが光電変換部の個数は２個よりも多くてもよい。すなわち、上述のいくつかの実施形態において、複数の光電変換部は、第１のアバランシェダイオードを含む第１群及び第２のアバランシェダイオードを含む第２群のみからなると言い換えることができる。第１群及び第２群の各々に含まれるアバランシェダイオードは、１個であってもよく２個以上であってもよい。このとき、選択部は、第１群の光電変換部と第２群の光電変換部との動作状態／非動作状態が排他的になるような制御を行う。すなわち、選択部は、第１群を動作状態に制御する第１の場合には前記第２群を非動作状態に制御し、第２群を動作状態に制御する第２の場合には第１群を非動作状態に制御する。第１の場合、第２の場合とで、ともに動作状態にある光電変換部（アバランシェダイオード）は無いように制御している。また、第１の場合と第２の場合とのそれぞれで、ともに動作状態にある光電変換部の個数が等しくなるように制御することができる。また、図９のようにノイズが所定値を超えているか否かに応じて動作状態／非動作状態を制御する例においては、選択部は、第１群から出力された信号に含まれるノイズが所定値を超えている場合に、第１群を非動作状態に制御し、第２群を動作状態に制御する。
【０１３５】
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読み出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【０１３６】
なお、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【０１３７】
１００                  画素
１０１                  光電変換素子
１０２                  画素信号処理部
２０１Ａ、２０１Ｂ      光電変換部（アバランシェダイオード）
２０２                  制御部
２１０                  選択回路
【図１】
2020099046.tif 000003
【図２】
2020099046.tif 000004
【図３】
2020099046.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2020099046.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2020099046.tif 000015
【図１４】
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【図１５】
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