(57)【要約】【課題】従来のアナログデジタル変換回路は、変換誤差を抑制することが出来ない問題があった。【解決手段】一実施の形態によれば、アナログデジタル変換回路は、容量分配型の第１のデジタルアナログ変換回路３０と、容量分配型の第２のデジタルアナログ変換回路３１と、２つのデジタルアナログ変換回路の出力電圧を比較する比較回路３２と、を有し、第１のデジタルアナログ変換回路に適用する基準電圧を逐次変化させる逐次比較動作を行う前に、アナログ入力信号の電圧値に対応するデジタル値を有する中間デジタル値を生成し、当該中間デジタル値に応じて第２のデジタルアナログ変換回路３１に与える基準電圧を確定し、その後、第２のデジタルアナログ変換回路３１の状態をホールドした状態で第１のデジタルアナログ変換回路３０を用いた逐次比較動作を行う。【選択図】図２
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【特許請求の範囲】
【請求項１】
アナログ入力信号をデジタル値に変換する主アナログデジタル変換回路と、
前記アナログ入力信号をデジタル値に変換するサブアナログデジタル変換回路と、
前記主アナログデジタル変換回路を制御して、最終結果出力値を出力する逐次比較制御回路と、を有し、
前記主アナログデジタル変換回路は、
比較回路と、
前記比較回路の差動入力端子の一方に一端が接続される複数の第１のコンデンサと、前記複数の第１のコンデンサの他方の端子に前記アナログ入力信号、第１の基準電圧及び第２の基準電圧のいずれか１つを選択して与える複数の第１のスイッチと、を有する第１のデジタルアナログ変換回路と、
前記比較回路の差動入力端子の他方に一端が接続される複数の第２のコンデンサと、前記複数の第２のコンデンサの他方の端子に前記アナログ入力信号、第１の基準電圧及び第２の基準電圧のいずれか１つを選択して与える複数の第２のスイッチと、を有する第２のデジタルアナログ変換回路と、を有し、
前記逐次比較制御回路は、
第１の期間に前記複数の第１のコンデンサ及び前記複数の第２のコンデンサに前記アナログ入力信号のアナログ値をサンプリングさせ、かつ、前記サブアナログデジタル変換回路から前記アナログ入力信号のアナログ値に対応する中間デジタル値を得て、
前記第１の期間終了後の第２の期間において、前記複数の第２のスイッチの接続状態を前記中間デジタル値に対応した状態に切り替えて前記複数の第２のコンデンサの他端に前記第１の基準電圧及び前記第２の基準電圧のいずれか一方を与え、
前記第２の期間終了後の第３の期間において、前記複数の第１のスイッチを操作する逐次比較動作を行うことで、前記最終結果出力値を得るアナログデジタル変換回路。
【請求項２】
アナログ値を有する複数の入力信号から選択した１つの信号を前記アナログ入力信号として出力する選択回路を有する請求項１に記載のアナログデジタル変換回路。
【請求項３】
前記選択回路は、周期的に前記アナログ入力信号として出力する前記入力信号を切り替える請求項２に記載のアナログデジタル変換回路。
【請求項４】
前記サブアナログデジタル変換回路は、フラッシュ型のアナログデジタル変換回路である請求項１に記載のアナログデジタル変換回路。
【請求項５】
前記複数の第２のコンデンサの総容量は、前記複数の第１のコンデンサの総容量と同じ容量を有する請求項１に記載のアナログデジタル変換回路。
【請求項６】
前記サブアナログデジタル変換回路は、前記主アナログデジタル変換回路の分解能以下の分解能を有する請求項１に記載のアナログデジタル変換回路。
【請求項７】
前記逐次比較制御回路は、前記サブアナログデジタル変換回路が出力する前記中間デジタル値をデコードして生成した制御信号により前記複数の第２のスイッチを制御する請求項６に記載のアナログデジタル変換回路。
【請求項８】
前記第２のデジタルアナログ変換回路と前記サブアナログデジタル変換回路に前記アナログ入力信号を伝達するバッファ回路を有する請求項１に記載のアナログデジタル変換回路。
【請求項９】
前記第２のデジタルアナログ変換回路に前記アナログ入力信号を伝達するバッファ回路を有する請求項１に記載のアナログデジタル変換回路。
【請求項１０】
前記第１のデジタルアナログ変換回路、前記第２のデジタルアナログ変換回路及び前記サブアナログデジタル変換回路に前記アナログ入力信号を伝達するバッファ回路と、
前記第１のデジタルアナログ変換回路、前記第２のデジタルアナログ変換回路及び前記サブアナログデジタル変換回路と、前記バッファ回路の出力端子との間に設けられる第１のスイッチと、
前記バッファ回路及び前記第１のスイッチにより構成される直列回路に対して並列接続される第２のスイッチと、を有する請求項１に記載のアナログデジタル変換回路。
【請求項１１】
前記逐次比較制御回路は、
前記第１の期間は、前記第１のスイッチをオン、前記第２のスイッチをオフとし、
前記第２の期間及び前記第３の期間は、前記第１のスイッチをオフ、前記第２のスイッチをオンとする請求項１０に記載のアナログデジタル変換回路。
【請求項１２】
アナログ入力信号をデジタル値に変換する主アナログデジタル変換回路と、
前記アナログ入力信号をデジタル値に変換するサブアナログデジタル変換回路と、
前記主アナログデジタル変換回路を制御して、最終結果出力値を出力する逐次比較制御回路と、を有し、
前記主アナログデジタル変換回路が、
比較回路と、
前記比較回路の差動入力端子の一方に接続され、電荷再配分型の回路構成を有する第１のデジタルアナログ変換回路と、
前記比較回路の差動入力端子の一方に接続され、電荷再配分型の回路構成を有する第２のデジタルアナログ変換回路と、を有するアナログデジタル変換回路の信号変換方法であって、
第１の期間に前記第１のデジタルアナログ変換回路及び前記第２のデジタルアナログ変換回路に前記アナログ入力信号のアナログ値をサンプリングさせ、かつ、前記サブアナログデジタル変換回路から前記アナログ入力信号のアナログ値に対応する中間デジタル値を得て、
前記第１の期間終了後の第２の期間において、前記第２のデジタルアナログ変換回路に与える基準電圧を前記中間デジタル値に対応した電圧値に切り替え、
前記第２の期間終了後の第３の期間において、前記第１のデジタルアナログ変換回路に対して逐次比較動作を行うことで、前記最終結果出力値を得るアナログデジタル変換回路の信号変換方法。
【請求項１３】
アナログ値を有する複数の入力信号から選択した１つの信号を前記アナログ入力信号として選択する請求項１２に記載のアナログデジタル変換回路の信号変換方法。
【請求項１４】
周期的に前記アナログ入力信号として出力する前記入力信号を切り替える請求項１３に記載のアナログデジタル変換回路の信号変換方法。
【請求項１５】
前記第２のデジタルアナログ変換回路中のサンプリングコンデンサの総容量は、前記第１のデジタルアナログ変換回路中のサンプリングコンデンサの総容量と同じ容量を有する請求項１２に記載のアナログデジタル変換回路の信号変換方法。
【請求項１６】
前記サブアナログデジタル変換回路は、前記主アナログデジタル変換回路の分解能以下の分解能を有する請求項１２に記載のアナログデジタル変換回路の信号変換方法。
【請求項１７】
前記サブアナログデジタル変換回路が出力する前記中間デジタル値をデコードして生成した制御信号により前記第２のデジタルアナログ変換回路に与える基準電圧を切り替える請求項１６に記載のアナログデジタル変換回路の信号変換方法。
【請求項１８】
比較回路と、
前記比較回路の差動入力端子の一方に一端が接続される複数の第１のコンデンサと、前記複数の第１のコンデンサの他端にアナログ入力信号、第１の基準電圧及び第２の基準電圧のいずれか１つを選択して与える複数の第１のスイッチと、を有する第１のデジタルアナログ変換回路と、
前記比較回路の差動入力端子の他方に一端が接続される複数の第２のコンデンサと、前記複数の第２のコンデンサの他方の端子に前記アナログ入力信号、第１の基準電圧及び第２の基準電圧のいずれか１つを選択して与える複数の第２のスイッチと、を有する第２のデジタルアナログ変換回路と、
前記アナログ入力信号をデジタル値に変換するサブアナログデジタル変換回路と、
前記サブアナログデジタル変換回路が出力する中間デジタル値に基づき前記複数の第２のスイッチを制御し、かつ、前記比較回路の出力値に応じて前記複数の第１のスイッチを制御する逐次比較制御回路と、を有し、
前記複数の第２のコンデンサの数と前記複数の第２のスイッチの数は、いずれも前記サブアナログデジタル変換回路の分解能を示すビット数と同じ数に設定されるアナログデジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアナログデジタル変換回路及びその信号変換方法に関し、例えば、シングルエンド入力に対して逐次比較動作によりアナログ入力信号をデジタル値に変換するアナログデジタル変換回路及びその信号変換方法に関する。
【背景技術】
【０００２】
マイクロコントローラ等のデジタル信号処理を行う半導体装置を用いてセンサから取得した情報を処理する場合には、センサから出力される情報がアナログ値を有しているため、このアナログ値をデジタル値に変換する必要がある。このような場合に、アナログ信号のアナログ値に対応したデジタル値を生成する回路として、アナログデジタル変換回路がある。アナログデジタル変換回路には、変換処理の分解能に優れる逐次比較型、変換速度に優れるフラッシュ型等、様々な形式がある。以下では、このようなアナログデジタル変換回路のうち逐次比較型について説明する。この逐次比較型のアナログデジタル変換回路の一例が特許文献１に示されている。
【０００３】
特許文献１に記載のアナログデジタル変換回路は、２つのバイナリ加重コンデンサアレイ（ＮＤＡＣ及びＰＤＡＣ）を有する。これにより、特許文献１に記載のアナログデジタル変換回路では、ビットアレイ中に、この２つのバイナリ荷重コンデンサアレイに与える基準電圧を切り替えることで、同相信号除去比（ＣＭＲＲ：Common-Mode Rejection Ratio）と、電源電圧変動除去比（ＰＳＲＲ：Power Supply Rejection Ratio）とを向上させる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第５，２４８，９７４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、複数のアナログ入力信号を切り替えながら、時分割で複数のアナログ入力信号に対するアナログデジタル変換処理を行う場合、選択されるアナログ入力信号の切り替わりに応じて、アナログデジタル変換回路に入力される入力電圧が大きく変動することがある。このような場合、コンデンサアレイを有する電荷配分型のアナログデジタル変換回路のコンデンサの誘電緩和現象に起因して、変換誤差が大きくなる問題がある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、アナログデジタル変換回路は、容量分配型の第１のデジタルアナログ変換回路と、容量分配型の第２のデジタルアナログ変換回路と、２つのデジタルアナログ変換回路の出力電圧を比較する比較回路と、を有し、第１のデジタルアナログ変換回路に適用する基準電圧を逐次変化させる逐次比較動作を行う前に、アナログ入力信号の電圧値に対応するデジタル値を有する中間デジタル値を生成し、当該中間デジタル値に応じて第２のデジタルアナログ変換回路に与える基準電圧を確定し、その後、第２のデジタルアナログ変換回路の状態をホールドした状態で第１のデジタルアナログ変換回路を用いた逐次比較動作を行う。
【発明の効果】
【０００８】
前記一実施の形態によれば、アナログデジタル変換回路における誘電緩和現象に起因する変換誤差を小さくすることができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１にかかるアナログデジタル変換回路を含む半導体装置のブロック図である。
【図２】実施の形態１にかかるアナログデジタル変換回路の回路図である。
【図３】比較例にかかるアナログデジタル変換回路の回路図である。
【図４】誘電緩和現象を説明するコンデンサの等価回路の回路図及びコンデンサの周波数特性を説明するグラフである。
【図５】誘電緩和現象によって生じる変換誤差を説明するグラフである。
【図６】誘電緩和現象によって生じるサンプリング電圧の変動を説明するブロック図である。
【図７】実施の形態１にかかるアナログデジタル変換回路の動作を説明するタイミングチャートである。
【図８】実施の形態１にかかるアナログデジタル変換回路の第１のサンプリング処理時のスイッチの状態を説明する回路図である。
【図９】実施の形態１にかかるアナログデジタル変換回路の第２のサンプリング処理時のスイッチの状態を説明する回路図である。
【図１０】実施の形態１にかかるアナログデジタル変換回路の比較処理時のスイッチの状態を説明する回路図である。
【図１１】実施の形態１にかかるアナログデジタル変換回路のサブＡＤＣの分解能と誘電緩和現象のキャンセル効果を説明するグラフである。
【図１２】実施の形態２にかかるアナログデジタル変換回路の第１の例を説明する回路図である。
【図１３】実施の形態２にかかるアナログデジタル変換回路の第２の例を説明する回路図である。
【図１４】実施の形態３にかかるアナログデジタル変換回路の回路図である。
【図１５】実施の形態３にかかるアナログデジタル変換回路の動作を説明するタイミングチャートである。
【発明を実施するための形態】
【００１０】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ（Central Processing Unit）、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１１】
また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Read Only Memory）、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable  PROM）、フラッシュＲＯＭ、ＲＡＭ（Random Access Memory））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
【００１２】
実施の形態１
以下の説明では、実施の形態１にかかるアナログデジタル変換回路について説明する。このアナログデジタル変換回路は、単体でも動作するが、以下の説明では、デジタル信号処理を行う半導体装置に組み込まれる例について説明する。このような半導体装置では、アナログデジタル変換回路に与えるアナログ入力信号が複数あることがある。そして、アナログデジタル変換回路では、時分割でアナログデジタル変換処理を施すアナログ入力信号を切り替える場合に、誘電緩和現象の影響がより顕著に表れる。つまり、実施の形態１にかかるアナログデジタル変換回路は、アナログデジタル変換処理を施すアナログ入力信号を時分割で切り替えるような用途でより大きな効果を奏する。
【００１３】
そこで、図１に実施の形態１にかかるアナログデジタル変換回路を含む半導体装置１のブロック図を示す。図１に示すように、半導体装置１は、バス１０、演算部（例えば、ＣＰＵ１１）、ＲＡＭ１２、フラッシュＲＯＭ１３、Ｉ／Ｏ（Input / Output）ポート１４、周辺回路１５、アナログデジタル変換回路１６を有する。実施の形態１にかかる半導体装置１では、バス１０により、ＣＰＵ１１、ＲＡＭ１２、フラッシュＲＯＭ１３、Ｉ／Ｏポート１４、周辺回路１５、及びアナログデジタル変換回路１６を相互に接続する。
【００１４】
ＣＰＵ１１は、フラッシュＲＯＭ１３のような不揮発性メモリに格納されているプログラムをロードして、ロードしたプログラムの内容に準じたデジタル信号処理を行う。ＲＡＭ１２は、ＣＰＵ１１の処理において生じる中間データを格納する。フラッシュＲＯＭ１３は、不揮発性メモリであり、プログラム或いは半導体装置１が動作するための設定値を格納する。Ｉ／Ｏポート１４は、半導体装置１と他の半導体装置との間で送受信されるデータの入出力インタフェースである。周辺回路１５は、タイマ、浮動小数点演算処理部等のＣＰＵ１１により用いられる特定機能を有する回路群である。アナログデジタル変換回路１６は、外部から与えられるアナログ入力信号に対してアナログデジタル変換処理を施して、アナログ入力信号の電圧レベルに対応したデジタル値を生成する。実施の形態１にかかる半導体装置１では、アナログデジタル変換回路１６に特徴の１つを有するため、以下ではアナログデジタル変換回路１６についてより詳しく説明する。
【００１５】
図１に示すように、アナログデジタル変換回路１６は、選択回路（例えば、マルチプレクサ２０）、ＡＤＣコア２１、逐次比較ＡＤＣ制御回路２２、レジスタ２３を有する。ＡＤＣコア２１は、入力チャネルＣＨ１〜ＣＨｍ（ｍはチャネル数を現す整数）を介して入力される複数のアナログ入力信号の１つを選択してＡＤＣコア２１に出力する。このとき、マルチプレクサ２０は、例えば、周期的に選択するアナログ入力信号を切り替える機能を有していても良い。
【００１６】
ＡＤＣコア２１は、マルチプレクサ２０が選択したアナログ入力信号をデジタル値に変換する、アナログデジタル変換処理を行う回路である。このＡＤＣコア２１は逐次比較型のアナログデジタル変換回路で有る。逐次比較ＡＤＣ制御回路２２は、ＡＤＣコア２１の出力値に応じてＡＤＣコア２１内のスイッチを順次切り替えるＡＤＣコア２１逐次比較動作を制御する。レジスタ２３は、逐次比較ＡＤＣ制御回路２２で決定される最終結果出力値Ｄａｄｃを格納し、ＣＰＵ１１等の求めに応じて出力する。
【００１７】
実施の形態１にかかる半導体装置１では、特に、ＡＤＣコア２１の構成に特徴の１つを有する。そこで、ＡＤＣコア２１についてさらに詳細に説明する。図２に実施の形態１にかかるアナログデジタル変換回路の回路図を示す。なお、図２では、ＡＤＣコア２１と、マルチプレクサ２０及び逐次比較ＡＤＣ制御回路２２との関係を示すために、マルチプレクサ２０及び逐次比較ＡＤＣ制御回路２２についても図示した。
【００１８】
図２に示すように、ＡＤＣコア２１は、第１のデジタルアナログ変換回路（例えば、ＰＤＡＣ３０）、第２のデジタルアナログ変換回路（例えば、ＮＤＡＣ３１）、比較回路３２、サブＡＤＣ３３を有する。ＰＤＡＣ３０及びＮＤＡＣ３１は、いずれも電荷再配分型のデジタルアナログ回路である。ここで、ＡＤＣコア２１では、ＰＤＡＣ３０、ＮＤＡＣ３１、比較回路３２により主アナログデジタル変換回路が構成される。
【００１９】
ＰＤＡＣ３０は、コンデンサアレイ３４及びスイッチ群３５を有する。コンデンサアレイ３４は、複数の第１のコンデンサ（例えば、コンデンサＣＰ０〜ＣＰｎ（ｎは、ＡＤＣコア２１の分解能を現す整数））を有する。コンデンサＣＰ０、ＣＰ１は、Ｃを単位容量とすると２０Ｃの大きさの容量値を有する。コンデンサＣＰ２〜ＣＰｎは、２１Ｃ〜２ｎ−１Ｃの大きさの容量値を有する。コンデンサＣＰ０〜ＣＰｎの一端は、比較回路３２の差動入力端子の一方に接続される。コンデンサＣＰ０〜ＣＰｎの他端は、スイッチ群３５に含まれるスイッチのうち対応するスイッチの共通端子に接続される。
【００２０】
スイッチ群３５は、ＰＤＡＣ３０に含まれるコンデンサに対応した数のスイッチを有する。より具体的には、スイッチ群３５は、複数の第１のスイッチ（例えば、スイッチＰＳＷ０〜ＰＳＷｎ）を有する。スイッチＰＳＷ０〜ＰＳＷｎは、それぞれ共通端子、第１〜第３の端子を有する。共通端子は、対応するコンデンサの他方の端子が接続される。第１の端子は、高電位側基準電圧ＡＶＲＥＦＴ（例えば、５Ｖ）が与えられる。第２の端子は、マルチプレクサ２０で選択されたアナログ入力信号が与えられる。第３の端子は、低電位側基準電圧ＡＶＲＥＦＢ（例えば、０Ｖ）が与えられる。
【００２１】
ＮＤＡＣ３１は、コンデンサアレイ３６及びスイッチ群３７を有する。コンデンサアレイ３６は、複数の第２のコンデンサ（例えば、コンデンサＣＮ０〜ＣＮｋ（ｋは、サブＡＤＣ３３の分解能を現す整数））を有する。コンデンサＣＮ０、ＣＮ１は、Ｃａを単位容量とすると２ｎ−ｋＣａの大きさの容量値を有する。コンデンサＣＮ２〜ＣＮｋは、２ｎ−ｋ＋１Ｃａ〜２ｎ−１Ｃａの大きさの容量値を有する。コンデンサＣＮ０〜ＣＮｋの一端は、比較回路３２の差動入力端子の他方に接続される。コンデンサＣＮ０〜ＣＮｋの他端は、スイッチ群３７に含まれるスイッチのうち対応するスイッチの共通端子に接続される。
【００２２】
なお、単位容量Ｃａの容量値は、コンデンサアレイ３４の総容量（コンデンサＣＰ０〜ＣＰｎの容量値の総和）とコンデンサアレイ３６の総容量（コンデンサＣＮ０〜ＣＮｎの容量値の総和）が一致する値に設定される。また、コンデンサアレイ３４の総容量とコンデンサアレイ３６の総容量とを合わせる場合、単位容量Ｃａと単位容量Ｃとの容量値を同一の値とする。また、実施の形態１にかかるＡＤＣコア２１では、サブＡＤＣ３３の分解能（ｋ−ｂｉｔ）を、ＡＤＣコア２１の分解能（ｎ−ｂｉｔ）よりも小さく設定する。つまり、実施の形態１にかかるＡＤＣコア２１では、ｎ≧ｋとなる。
【００２３】
スイッチ群３７は、ＮＤＡＣ３１に含まれるコンデンサに対応した数のスイッチを有する。より具体的には、スイッチ群３７は、複数の第２のスイッチ（例えば、スイッチＮＳＷ０〜ＮＳＷｋ）を有する。スイッチＮＳＷ０〜ＮＳＷｋは、それぞれ共通端子、第１〜第３の端子を有する。共通端子は、対応するコンデンサの他方の端子が接続される。第１の端子は、高電位側基準電圧ＡＶＲＥＦＴ（例えば、５Ｖ）が与えられる。第２の端子は、マルチプレクサ２０で選択されたアナログ入力信号が与えられる。第３の端子は、低電位側基準電圧ＡＶＲＥＦＢ（例えば、０Ｖ）が与えられる。
【００２４】
比較回路３２は、差動入力の比較回路である。比較回路３２の入力端子の一方には、スイッチＰＳＷｃｍの一端が接続される。比較回路３２の入力端子の他方には、スイッチＮＳＷｃｍの一端が接続される。また、比較回路３２の２つの入力端子の間には、スイッチＣＳＷが接続される。スイッチＰＷＳｃｍの他端、及び、スイッチＮＳＷｃｍの他端には、コモン電圧ＶＣＭが与えられる。比較回路３２は、ＰＤＡＣ３０から出力される電圧と、ＮＤＡＣ３１から出力される電圧と、を比較してその比較結果を比較結果電圧Ｒｃｍｐして逐次比較ＡＤＣ制御回路２２に出力する。
【００２５】
サブＡＤＣ３３は、ＰＤＡＣ３０及びＮＤＡＣ３１に入力されるアナログ入力信号をｋ−ｂｉｔの分解能でデジタル値とする。ここで、サブＡＤＣ３３の分解能は、ＰＤＡＣ３０、ＮＤＡＣ３１及び比較回路３２により構成されるアナログデジタル変換回路の分解能であるｎ−ｂｉｔ以下に設定する。図２に示す例では、サブＡＤＣ３３は、フラッシュ型アナログデジタル変換回路であり、逐次比較ＡＤＣ制御回路２２は、サブＡＤＣ３３が変換処理を行うための動作開始指示を制御信号Ｓｓにより行う。なお、サブＡＤＣ３３は、高速性を要求される部分でもあるため、このサブＡＤＣ３３としてフラッシュ型アナログデジタル変換回路を用いることが好ましいが、サブＡＤＣ３３としては逐次比較型アナログデジタル変換回路を用いることも出来る。
【００２６】
また、実施の形態１にかかるアナログデジタル変換回路１６では、逐次比較ＡＤＣ制御回路２２が、サブＡＤＣ３３のサブＡＤＣ変換結果Ｒｓａをデコードして生成した制御信号Ｓｎに基づきＮＤＡＣ３１のスイッチ群３７に含まれるスイッチが選択する基準電圧を切り替える。また、逐次比較ＡＤＣ制御回路２２は、逐次比較ＡＤＣ制御回路２２が出力比較結果信号Ｒｃｍｐに基づき制御信号Ｓｐを生成し、この制御信号ＳｐによりＰＤＡＣ３０のスイッチ群３５に含まれるスイッチが選択する基準電圧を切り替える逐次比較動作を制御する。また、逐次比較ＡＤＣ制御回路２２は、ＡＤＣコア２１の逐次比較動作の全体を制御する。逐次比較ＡＤＣ制御回路２２により制御されるＡＤＣコア２１の動作の詳細は後述する。
【００２７】
ここで、アナログデジタル変換回路において問題となる誘電緩和現象について説明する。そこで、誘電緩和現象の説明で用いる、比較例にかかるアナログデジタル変換回路の回路構成について説明する。図３に比較例にかかるアナログデジタル変換回路（ＡＤＣコア２１０）の回路図を示す。
【００２８】
図３に示すように、比較例にかかるＡＤＣコア２１０は、図２で説明したＡＤＣコア２１のＮＤＡＣ３１及びサブＡＤＣ３３を削除し、ＮＤＡＣ３１０を設けたものである。ＮＤＡＣ３１０は、コンデンサアレイ３６０を有する。コンデンサアレイ３６０は、コンデンサＣＮ０〜ＣＮｎを有する。コンデンサＣＮ０、ＣＮ１は、Ｃを単位容量とすると２０Ｃの大きさの容量値を有する。コンデンサＣＮ２〜ＣＮｎは、２１Ｃ〜２ｎ−１Ｃの大きさの容量値を有する。そして、コンデンサＣＮ０〜ＣＮｎの一端は、比較回路３２の差動入力端子の他方に接続される。コンデンサＣＮ０〜ＣＮｎの他端は、図３に示す例では低電位側基準電圧ＡＶＲＥＦＢが与えられる。
【００２９】
また、図４に誘電緩和現象を説明するコンデンサの等価回路の回路図（上図）及びコンデンサの周波数特性を説明するグラフ（下図）を示す。サンプリングコンデンサは、配線容量を用いて形成される。そのため、図４の上図に示すように、サンプリングコンデンサの理想的な特性を有するコンデンサを理想コンデンサＣｓｔｄとすると、サンプリングコンデンサには寄生抵抗Ｒｄと寄生コンデンサＣｄとの直列回路が理想コンデンサＣｓｔｄに並列に複数個（図４に示す例ではｉ個）接続される等価回路として表現することができる。つまり、実際のサンプリングコンデンサには、理想コンデンサＣｓｔｄに寄生する寄生抵抗Ｒｄ及び寄生コンデンサＣｄの直列回路が接続される。この寄生抵抗Ｒｄ及び寄生コンデンサＣｄの直列回路は、理想コンデンサＣｓｔｄよりも時定数が遅いという特徴を有する。そして、サンプリングコンデンサにおいては、寄生抵抗Ｒｄ及び寄生コンデンサＣｄの直列回路により誘電緩和現象が発生する。
【００３０】
そこで、図４の上図に示した等価回路の周波数特性を図４の下図に示す。なお、図４の下図では、寄生抵抗Ｒｄ及び寄生コンデンサＣｄを有するサンプリングコンデンサの周波数特性をサンプリング周波数で正規化された周波数値である０．００２の容量値に対する変動値を表したものである。そして、図４の下図に示すように、理想コンデンサＣｓｔｄは、周波数によらず容量値が一定である。一方、寄生抵抗Ｒｄ及び寄生コンデンサＣｄを有するサンプリングコンデンサでは、正規化周波数が高くなると容量値が小さくなる傾向がある。また、サンプリングコンデンサでは、サンプリング周波数の１０００分の１以下のＡＤＣコア２１の動作周波数よりも非常に遅い周波数成分も含んでいることに特徴を有する。
【００３１】
続いて、誘電緩和現象に起因する変換誤差について説明する。誘電緩和現象に起因する変換誤差は、例えば、図２に示す実施の形態１にかかるＡＤＣコア２１及び図３に示す比較例にかかるＡＤＣコア２１０のように、複数のチャネルを切り替えて、相関性のない独立した複数のアナログ入力信号を時分割でアナログデジタル変換処理する場合に問題になる。
【００３２】
そこで、図５に誘電緩和現象によって生じる変換誤差を説明するグラフを示す。図５では３つのグラフを示したが、３つのグラフは、いずれも比較例にかかるＡＤＣコア２１０に入力するアナログ入力信号の信号レベルをスイープしたときに変換誤差を表すものである。
【００３３】
図５の上図は、マルチプレクサ２０によるアナログ入力信号の切り替えを行わない場合の変換誤差を示すものである。図５の上図に示すように、この場合は、変換誤差は、±２ＬＳＢ程度に変換誤差が抑制される。
【００３４】
図５の中段の図は、直前に、アナログ入力信号が取り得る振幅の下限電圧ＡＶＲＥＦＢに対する変換処理を行った後に別のアナログ入力信号に対する変換処理を行った場合のへ変換誤差を示すものである。この場合は、変換誤差は、直前に入力された下限電圧ＡＶＲＥＦＢに近い部分では２ＬＳＢ程度に変換誤差が抑制されるが、アナログ入力信号の電圧が高くなるにつれて変換誤差が大きくなる。
【００３５】
図５の下図は、直前に、アナログ入力信号が取り得る振幅の上限電圧ＡＶＲＥＦＴに対する変換処理を行った後に別のアナログ入力信号に対する変換処理を行った場合のへ変換誤差を示すものである。この場合は、変換誤差は、直前に入力された上限電圧ＡＶＲＥＦＴに近い部分では２ＬＳＢ程度に変換誤差が抑制されるが、アナログ入力信号の電圧が低くなるにつれて変換誤差が大きくなる。
【００３６】
一般的に入力信号の周波数成分はアナログデジタル変換回路の変換周波数に対して十分に低周波であるが、変換対象のチャネル切り替えを行うため、図５の中段の図及び下図に示すような入力電圧の差が、２つの変換処理の間で生じる。図５の中段の図及び下図に示したような変換誤差は、１つ前の変換サイクルで変換した入力アナログ電圧の影響を受けたものである。このような前サイクルの変換サイクルで変換処理されたアナログ入力信号の影響により生じる変換誤差は、誘電緩和現象に起因したものである。そこで、この誘電緩和現象を、サンプリングコンデンサのみを簡略的に表現した回路モデルを参照して説明する。
【００３７】
そこで、図６に誘電緩和現象によって生じるサンプリング電圧の変動を説明するブロック図を示した。図６では、誘電緩和現象の原因となる寄生抵抗Ｒｄ及び寄生コンデンサＣｄの直列回路をサンプリングコンデンサＣｓと並列に接続した回路を示した。また、図６では、入力を切り替えるためのスイッチＭＳＷ１、ＭＳＷ２と、アナログデジタル変換回路のサンプリング状態とホールド状態を切り替えるスイッチＳ＿ＳＷを示した。図６に示したモデル回路では、スイッチＭＳＷ１、ＭＳＷ２がスイッチＳ＿ＳＷに対して並列に接続される。
【００３８】
そして、図６では、チャネルＣＨ１から入力されるアナログ入力電圧Ｖｃｈ１を第１の変換処理で変換する。このとき、サンプリングコンデンサＣｓの入力端子側の電圧はアナログ入力電圧Ｖｃｈ１となる。そして、第１の変換処理において、誘電緩和現象の原因となる寄生容量Ｃｄにアナログ入力電圧Ｖｃｈ１に相当する電荷が充電される。
【００３９】
その後、変換対象のアナログ入力電圧を入力するチャネルをチャネルＣＨ１からチャネルＣＨ２に切り替える。図６では、チャネルＣＨ２から入力されるアナログ入力電圧Ｖｃｈ２に対するアナログデジタル変換処理におけるモデル回路を第２の変換処理として示した。図６に示すように、第２の変換処理では、誘電緩和現象により寄生コンデンサＣｄに前サイクルのアナログ入力信号Ｖｃｈ１に起因する電荷が残存し、この残存した電荷によりサンプリングコンデンサＣｓの入力端子側の電圧にΔＶｃｈ１の誤差が生じ、第２の変換処理においてサンプリングコンデンサＣｓの入力端子側の電圧はＶｃｈ２＋ΔＶｃｈ１となる。
【００４０】
ここで、誤差電圧ΔＶｃｈ１について説明する。サンプリング時間をＴｓとすると、寄生コンデンサＣｄに残留する誤差ΔＶｃｈ１は、（１）式により表すことができる。
ΔＶｃｈ１＝（Ｖｃｈ２−Ｖｃｈ１）ＥＸＰ（−Ｔｓ／（Ｃｄ・Ｒｄ））・・・（１）
【００４１】
（１）式より、サンプリング時間Ｔｓが寄生成分の時定数（Ｃｄ・Ｒｄ）よりも十分に大きい（Ｔｓ＞＞Ｃｄ・Ｒｄ）関係である場合、ΔＶｃｈ１は無視できるほどに小さい値となる。しかしながら図４に示した等価回路からも明らかなように、サンプリングコンデンサＣｓは、複数の時定数を内包しているため、Ｔｓ＞＞Ｃｄ・Ｒｄの関係は成り立たず、ΔＶｃｈ１は無視できない大きさの誤差成分となる。そして、誤差電荷ΔＶｃｈ１の一部は、ＡＤＣコア２１０の比較動作中に放電され、変換誤差となる。
【００４２】
実施の形態１にかかるアナログデジタル変換回路１６は、図２に示した回路構成及び当該回路構成に対応した動作に基づき上記誘電緩和現象に起因する変換誤差を抑制する。そこで、図７に実施の形態１にかかるアナログデジタル変換回路１６の動作を説明するタイミングチャートを示す。
【００４３】
図７に示すタイミングチャートは、１つのサンプリングサイクルを示すものである。図７に示すように、実施の形態１にかかるアナログデジタル変換回路１６は、現サンプリングサイクルが完了した後の次のサンプリングサイクル中に現サンプリングサイクルで変換されたデジタル値である最終結果出力値Ｄａｄｃが出力される。
【００４４】
図７に示すタイミングチャートを参照して１つのサンプリングサイクル中のアナログデジタル変換回路１６の動作について説明する。図７に示すように、ＡＤＣコア２１は、タイミングＴ１〜Ｔ４の期間にサンプリング処理をし、タイミングＴ４〜Ｔ５の期間にスイッチＰＳＷ０〜ＰＳＷｎを操作して、逐次比較動作によって最終結果出力値を決定する比較処理を行う。また、実施の形態１にかかるアナログデジタル変換回路１６では、タイミングＴ１〜Ｔ４のサンプリング処理の期間中、ＰＤＡＣ３０のスイッチＰＳＷ０〜ＰＳＷｎにアナログ入力信号を選択させ、アナログ入力信号をコンデンサＣＰ０〜ＣＰｎに与えるサンプリング処理を行う。また、実施の形態１にかかるアナログデジタル変換回路１６では、タイミングＴ４〜Ｔ５の比較処理の期間中、比較結果Ｒｃｍｐに基づき逐次比較ＡＤＣ制御回路２２がスイッチＰＳＷ０〜ＰＳＷｎを操作して、コンデンサＣＰ０〜ＣＰｎに与える基準電圧を高電位側基準電圧ＡＶＲＥＦＴと低電位側基準電圧ＡＶＲＥＦＢとの何れか一方に決定する比較処理を行う。
【００４５】
そして、実施の形態１にかかるアナログデジタル変換回路１６では、タイミングＴ１〜Ｔ４の期間にサブＡＤＣ３３及びＮＤＡＣ３１を用いた処理を行うことに特徴の１つを有する。図７に示すように、実施の形態１にかかるアナログデジタル変換回路１６では、タイミングＴ１〜Ｔ３の第１の期間にＮＤＡＣ３１にアナログ入力信号をサンプリングする第１のサンプリング処理を行う。また、この第１の期間中のタイミングＴ１〜Ｔ２の期間においては、サブＡＤＣ３３が入力アナログ信号のサンプリングを行う。続いて、第１の期間中のタイミングＴ２〜Ｔ３の期間にいいて、サブＡＤＣ３３は、タイミングＴ１〜Ｔ２でサンプリングしたアナログ入力信号に対するアナログデジタル変換を行う。
【００４６】
そして、タイミングＴ３において、サブＡＤＣ３３が出力するサブＡＤＣ変換結果Ｒｓａが確定する。その後、タイミングＴ３〜Ｔ４の第２の期間において、実施の形態１にかかるアナログデジタル変換回路１６は、逐次比較ＡＤＣ制御回路２２に制御信号Ｓｎを出力させ、スイッチＮＳＷ０〜ＮＳＷｋを操作し、コンデンサＣＮ０〜ＣＮｋの他端にサブＡＤＣ変換結果Ｒｓａの値に応じて高電位側基準電圧ＡＶＲＥＦＴと低電位側基準電圧ＡＶＲＥＦＢの何れか一方を与える。これにより、ＮＤＡＣ３１のコンデンサＣＮ０〜ＣＮｋに蓄えられる電荷量は、ＡＤＣコア２１により最終結果出力値Ｄａｄｃを決定した際にＰＤＡＣ３０のコンデンサＣＰ０〜ＣＰｎに蓄えられる電荷量と同等な電荷量となる。
【００４７】
そして、実施の形態１にかかるアナログデジタル変換回路１６は、タイミングＴ４以降の第３の期間において、タイミングＴ４以前に決定したＮＤＡＣ３１の状態を保持したまま、ＰＤＡＣ３０に対してスイッチ操作を行う逐次比較動作によるビット決定処理を行う。
【００４８】
ここで、第１のサンプリング処理（第１の期間）、第２のサンプリング処理（第２の期間）及び比較処理（第３の期間）におけるＡＤＣコア２１の回路の状態について説明する。そこで、図８〜図１０を用いて各期間の回路の状態を説明する。
【００４９】
図８は、実施の形態１にかかるアナログデジタル変換回路の第１のサンプリング処理時のスイッチの状態を説明する回路図である。図８に示すように、第１のサンプリング処理では、スイッチＰＳＷ０〜ＰＳＷｎ及びスイッチＮＳＷ０〜ＮＳＷｋに第２の端子を選択させ、ＰＤＡＣ３０のコンデンサＣＰ０〜ＣＰｎ及びＮＤＡＣ３１のコンデンサＣＮ０〜ＣＮｋにアナログ入力信号ＶＩＮを与える。また、第１のサンプリング処理時には、スイッチＰＳＷｃｍ、ＮＳＷｃｍ、ＣＳＷがオン状態となり、比較回路３２の入力端子をコモン電圧ＶＣＭとする。
【００５０】
図９は、実施の形態１にかかるアナログデジタル変換回路の第２のサンプリング処理時のスイッチの状態を説明する回路図である。図９に示すように、第２のサンプリング処理では、スイッチＰＳＷ０〜ＰＳＷｎに第２の端子を選択させ、ＰＤＡＣ３０のコンデンサＣＰ０〜ＣＰｎにアナログ入力信号ＶＩＮを与える。一方、第２のサンプリング処理では、スイッチＮＳＷ０〜ＮＳＷｋにサブＡＤＣ３３が出力するサブＡＤＣ変換結果Ｒｓａに基づきコンデンサＣＮ０〜ＣＮｋの他端高電位側基準電圧ＡＶＲＥＦＴ又は低電位側基準電圧ＡＶＲＥＦＢを与える。また、第２のサンプリング処理時には、スイッチＰＳＷｃｍ、ＮＳＷｃｍ、ＣＳＷがオン状態とし、比較回路３２の入力端子をコモン電圧ＶＣＭとする。これにより、ＮＤＡＣ３１のコンデンサＣＮ０〜ＣＮｋに蓄積される電荷量がアナログ入力信号の電圧レベルに応じた電荷量となる。
【００５１】
図１０は、実施の形態１にかかるアナログデジタル変換回路の比較処理時のスイッチの状態を説明する回路図である。図１０に示すように、比較処理では、スイッチＮＳＷ０〜ＮＳＷｋの状態を第２のサンプリング処理完了時の状態で維持する。一方、比較処理では、比較結果Ｒｃｍｐに基づき、スイッチＰＳＷ０〜ＰＳＷｎをスイッチＰＳＷ０から順に切り替え、コンデンサＣＰ０〜ＣＰｎの他端に高電位側基準電圧ＡＶＲＥＦＴ又は低電位側基準電圧ＡＶＲＥＦＢを与える。また、比較処理時には、スイッチＰＳＷｃｍ、ＮＳＷｃｍ、ＣＳＷがオフ状態とし、比較回路３２の入力端子へのコモン電圧ＶＣＭの供給を停止する。
【００５２】
上記回路構成と動作に基づき、実施の形態１にかかるアナログデジタル変換回路１６は、誘電緩和現象に起因する変換誤差を抑制するが、この抑制効果についてより詳細に説明する。
【００５３】
まず、第１のサンプリング処理時、ＰＤＡＣ３０とＮＤＡＣ３１は、アナログ入力信号ＶＩＮをサンプリングするように接続される。このとき、比較回路３２の入力端子にはコモン電圧ＶＣＭが与えられる。つまり、第１のサンプリング処理時には、ＰＤＡＣ３０とＮＤＡＣ３１においてコンデンサアレイを構成するコンデンサには、同じ電荷が蓄積される。また、第１のサンプリング処理時には、サブＡＤＣ３３もアナログ入力信号ＶＩＮをサンプリングする。そして、第１のサンプリング処理の最後に制御信号ＳａによりサブＡＤＣ３３の変換開始信号が発行され、サブＡＤＣ３３は、アナログ入力信号ＶＩＮをｋ−ｂｉｔに量子化する。そして、ｋ−ｂｉｔのサブＡＤＣ変換結果Ｒｓａを逐次比較ＡＤＣ制御回路２２でデコードする。その後、第２のサンプリング処理に遷移し、逐次比較ＡＤＣ制御回路２２は、ＮＤＡＣ３１の制御信号Ｓｎの信号を生成する。制御信号Ｓｎは、ＮＤＡＣ３１の電荷量が（２）式の関係に近づくように生成される。
（ＶＩＮ−ＶＣＭ）２ｎＣ≒（ＡＶＲＥＦＴ−ＶＣＭ）・（２ｋ−ｍ）・２ｎ−ｋ・Ｃａ
＋（ＡＶＲＥＦＢ−ＶＣＭ）・ｍ・２ｎ−ｋ・Ｃａ・・・（２）
ここで、Ｃは、ＰＤＡＣ３０側のＬＳＢ（Least Significant Bit）の最小単位容量、Ｃａは、ＮＤＡＣ３１側のＬＳＢ（Least Significant Bit）の最小単位容量。ｍはサブＡＤＣ３３のサブＡＤＣ変換結果Ｒｓａから導き出された低電位側基準電圧ＡＶＲＥＦＢを選択する容量の数であり、０から２ｋの正の整数として表すことができる。
【００５４】
その後、実施の形態１にかかるアナログデジタル変換回路１６では、比較処理状態において、ＮＤＡＣ３１を第２のサンプリング処理が完了した後のまま固定し、ＰＤＡＣ３０に対して逐次比較制御を行うことで、最終結果出力値Ｄａｄｃが求まる。
【００５５】
上記動作において、コンデンサ容量の誘電緩和現象の影響が低減するのかを説明する。まず、ＰＤＡＣ３０のコンデンサにおいて、誘電緩和の寄生成分に残留する誤差成分をΔＶｃｈ１＿Ｐとすると、誤差成分ΔＶｃｈ１＿Ｐは（３）式で表される。
ΔＶｃｈ１＿Ｐ＝（Ｖｃｈ２−Ｖｃｈ１）ＥＸＰ（−Ｔｓ／（Ｃｄｐ・Ｒｄｐ））
・・・（３）
ここで、Ｔｓは第１のサンプリング処理と第２のサンプリング処理に要した時間を加算したサンプリング時間であり、Ｃｄｐ、Ｒｄｐは、ＰＤＡＣ３０のコンデンサの誘電緩和現象の原因となる寄生成分である。
【００５６】
（３）式に基づき、ＰＤＡＣ３０内に蓄積された誤差電荷ΔＱ＿ＰＤＡＣは、（４）式で表すことができる。
ΔＱ＿ＰＤＡＣ＝（Ｖｃｈ２−Ｖｃｈ１）ＥＸＰ（−Ｔｓ／（Ｃｄｐ・Ｒｄｐ））・２ｎＣ
・・・（４）
【００５７】
次にＮＤＡＣ３１において誘電緩和現象に起因して生じる誤差成分について考える。第１のサンプリング処理に要するサンプリング時間をＴｓ１、第２のサンプリング処理に要する時間をＴｓ２とする。つまり、Ｔｓ＝Ｔｓ１＋Ｔｓ２とする。これにより、第１のサンプリング処理においてＮＤＡＣ３１に生じる誤差成分ΔＶｃｈ１＿１＿Ｎは（５）式により表せる。なお、Ｃｄｎ、Ｒｄｎは、ＮＤＡＣ３１のコンデンサの誘電緩和現象に寄与する寄生成分である。
ΔＶｃｈ１＿１＿Ｎ＝（Ｖｃｈ２−Ｖｃｈ１）ＥＸＰ（−Ｔｓ１／（Ｃｄｎ・Ｒｄn））
・・・（５）
【００５８】
次に第２のサンプリング処理に移行した後の誤差について考える。この第２のサンプリング処理の期間中では、サブＡＤＣ３３のサブＡＤＣ変換結果Ｒｓａに応じてコンデンサＣＮ０〜ＣＮｋの他端に与えられる基準電圧が低電位側基準電圧ＡＶＲＥＦＢと高電位側基準電圧ＡＶＲＥＦＴとに分かれる。
【００５９】
このとき、高電位側基準電圧ＡＶＲＥＦＴが与えられるコンデンサの誤差電荷ΔＱＴは、（６）式で表され、低電位側基準電圧ＡＶＲＥＦＢが与えられるコンデンサの誤差電荷ΔＱＢは、（７）式で表される。
ΔＱＴ＝（ＡＶＲＥＦＴ−（Ｖｃｈ２−ΔＶｃｈ１＿１_Ｎ））・ＥＸＰ（−Ｔｓ２／（Ｃｄｎ・Ｒｄｎ））・（２ｋ−ｍ）・２ｎ−ｋ・Ｃａ・・・（６）
ΔＱＢ＝（ＡＶＲＥＦＢ−（Ｖｃｈ２−ΔＶｃｈ１_１＿Ｎ））・ＥＸＰ（−Ｔｓ２／（Ｃｄｎ・Ｒｄｎ））・ｍ・２ｎ−ｋ・Ｃａ・・・（７）
そして、（６）式及び（７）式からＮＤＡＣ３１の誤差電荷は（８）式により表される。
ΔＱ＿ＮＤＡＣ＝ΔＱＴ+ΔＱＢ
＝（ＡＶＲＥＦＴ・（２ｋ−ｍ）・２ｎ−ｋ・Ｃａ＋ＡＶＲＥＦＢ・ｍ・２ｎ−ｋ・Ｃａ）＋（ΔＶｃｈ１＿１_Ｎ−Ｖｃｈ２）・２ｎ・Ｃａ）・ＥＸＰ（−Ｔｓ２／（Ｃｄｎ・Ｒｄｎ））・・・（８）
【００６０】
ここでサブＡＤＣ３３のサブＡＤＣ変換結果ＲｓａからＮＤＡＣ３１で生成される電荷量の入力換算等価電圧をＶｃｈ２＿ｑと表すと、Ｖｃｈ２＿ｑは（９）式で表される。
Ｖｃｈ２＿ｑ＝ＡＶＲＥＦＴ・（２ｋ−ｍ）＋ＡＶＲＥＦＢ・ｍ・・・（９）
【００６１】
そして、（９）式を（８）式に適用すると（８）式は、（１０）式となる。
ΔＱ＿ＮＤＡＣ＝（ΔＶｃｈ１＿１＿Ｎ＋Ｖｃｈ２＿ｑ−Ｖｃｈ２）・２ｎＣａ／ＥＸＰ（−Ｔｓ２／（Ｃｄｎ・Ｒｄｎ））
＝（Ｖｃｈ２−Ｖｃｈ１）ＥＸＰ（−Ｔｓ／（Ｃｄｎ・Ｒｄn））・２ｎＣａ＋（Ｖｃｈ２＿ｑ−Ｖｃｈ２）・２ｎＣａ・ＥＸＰ（−Ｔｓ２／（Ｃｄｎ・Ｒｄｎ））
・・・（１０）
【００６２】
そして、実施の形態１にかかるＡＤＣコア２１では、ΔＱ＿ＰＤＡＣとΔＱ＿ＮＤＡＣの誤差成分のうち差動成分のみが比較結果に影響を及ぼし、同相成分は比較回路にてキャンセルされる。そこで、（４）式及び（１０）式に基づき差動成分ΔＱ＿ｄｉｆｆを求めると差動成分ΔＱ＿ｄｉｆｆは（１１）式で表される。なお、（１１）式の計算においてはＮＤＡＣ３１のコンデンサの単位容量ＣａをＰＤＡＣ３０のコンデンサの単位容量Ｃと同じ容量値として計算した。
ΔＱ＿ｄｉｆｆ＝ΔＱ＿ＰＤＡＣ−ΔＱ＿ＮＤＡＣ
＝（Ｖｃｈ２＿q−Ｖｃｈ２）・２ｎＣ・ＥＸＰ（−Ｔｓ２／（Ｃｄｎ・Ｒｄｎ））・・・（１１）
【００６３】
そして、（１１）式において、Ｖｃｈ２＿q≒Ｖｃｈ２、Ｒｄｐ＝Ｒｄｎ、Ｃｄｐ＝Ｃｄｎとすると、ΔＱ＿ｄｉｆｆ≒０となる。つまり、（１１）式から、実施の形態１にかかるＡＤＣコア２１を用いることで誘電緩和成分による誤差がキャンセルされることがわかる。
【００６４】
しかしながら、実施の形態１にかかるＡＤＣコア２１では、サブＡＤＣ３３の分解能（ｋ−ｂｉｔ）をＡＤＣコア２１の分解能（ｎ−ｂｉｔ）よりも小さく設定した場合は、この分解能の違いに起因してΔＱ＿ｄｉｆｆの残存量が変化するため、実施の形態１にかかるＡＤＣコア２１では、すべての誘電緩和現象に起因する誤差をキャンセルすることはできないが、十分に減衰させることが可能となる。そこで、サブＡＤＣ３３の分解能の違いに依存する誘電緩和現象に起因する誤差のキャンセル効果の関係について説明する。
【００６５】
図１１に実施の形態１にかかるアナログデジタル変換回路１６のサブＡＤＣ３３の分解能と誘電緩和現象のキャンセル効果を説明するグラフを示す。図１１では、縦軸に誤差成分の大きさを示し、横軸にＡＤＣコアの量子化ビット数を示した。また、図１１上段のグラフは、比較例にかかるＡＤＣコア２１０を用いた場合のアナログデジタル変換回路において生じる誤差ＬＳＢを示した。図１１の中段のグラフは、サブＡＤＣ３３の分解能を３ビットとした実施の形態１にかかるＡＤＣコア２１を用いた場合のアナログデジタル変換回路において生じる誤差ＬＳＢを示した。図１１の下段のグラフは、サブＡＤＣ３３の分解能を２ビットとした実施の形態１にかかるＡＤＣコア２１を用いた場合のアナログデジタル変換回路において生じる誤差ＬＳＢを示した。
【００６６】
図１１に示すように、比較例にかかるＡＤＣコア２１０を用いた場合、誤差ＬＳＢは最大で４ＬＳＢとなる。一方、サブＡＤＣ３３の分解能を２ビット又は３ビットとすると誤差ＬＳＢは、±１ＬＳＢ以下となる。また、サブＡＤＣ３３の分解能を増加させると誤差ＬＳＢの大きさは小さくなることがわかる。
【００６７】
上記説明より、実施の形態１にかかるアナログデジタル変換回路１６では、サブＡＤＣ３３を用いて、比較処理時のＮＤＡＣ３１の電荷量をアナログ入力信号の大きさに合わせた電荷の蓄積量に調整する。これにより、実施の形態１にかかるアナログデジタル変換回路１６では、ＰＤＡＣ３０のコンデンサの誘電緩和現象に起因する誤差を減少させることができる。
【００６８】
特に、変換サイクルによって入力されるアナログ入力信号が不連続な電圧値となるようなマルチプレクサ２０を有するアナログデジタル変換回路１６では、誘電緩和現象に起因する変換誤差が大きくなる傾向にある。そのため、実施の形態１にかかるアナログデジタル変換回路１６は、マルチプレクサ２０を有するような場合により大きな誤差削減効果を奏する。
【００６９】
また、実施の形態１にかかるアナログデジタル変換回路１６では、サブＡＤＣ３３の分解能をＡＤＣコア２１の分解能よりも小さくすることが可能である。これにより、実施の形態１にかかるアナログデジタル変換回路１６において第１の期間で行われるサブＡＤＣ３３の変換処理に要する時間を削減することができる。
【００７０】
また、実施の形態１にかかるアナログデジタル変換回路１６では、サブＡＤＣ３３の分解能をＡＤＣコア２１の分解能よりも小さくすることで、サブＡＤＣ３３に要する回路規模を抑制することができる。
【００７１】
また、実施の形態１にかかるアナログデジタル変換回路１６では、ＰＤＡＣ３０に設けられるコンデンサＣＰ０〜ＣＰｎの容量値の総和と、ＮＤＡＣ３１に設けられるコンデンサＣＮ０〜ＣＮｋの容量値の総和と、を一致させる。これにより、実施の形態１にかかるアナログデジタル変換回路１６は、ＰＤＡＣ３０が出力する信号とＮＤＡＣ３１が出力信号との間の同相成分に起因する変換誤差を削減することができる。
【００７２】
実施の形態２
実施の形態２では、実施の形態１にかかるＡＤＣコア２１の別の形態となるＡＤＣコア２１ａ、２１ｂについて説明する。なお、実施の形態２の説明において、実施の形態１で説明した構成要素については、実施の形態１と同じ符号を付して説明を省略する。
【００７３】
図１２に実施の形態２にかかるアナログデジタル変換回路の第１の例となるＡＤＣコア２１ａを説明する回路図を示す。図１２示す第１の例では、バッファ４１を介して、ＮＤＡＣ３１及びサブＡＤＣ３３に与えるアナログ入力信号を与える。
【００７４】
このように、バッファ４１を介して、ＮＤＡＣ３１及びサブＡＤＣ３３にアナログ入力信号を与えることで、第１の期間の第１のサンプリング処理及び第１の期間中のサブＡＤＣ３３のサンプリング処理に要する時間を短縮することができる。
【００７５】
また、図１３に実施の形態２にかかるアナログデジタル変換回路の第２の例となるＡＤＣコア２１ｂを説明する回路図を示す。図１３示す第２の例では、バッファ４２を介して、ＮＤＡＣ３１に与えるアナログ入力信号を与える。
【００７６】
このように、バッファ４２を介して、ＮＤＡＣ３１にアナログ入力信号を与えることで、第１の期間の第１のサンプリング処理に要する時間を短縮することができる。
【００７７】
また、ＮＤＡＣ３１及びサブＡＤＣ３３の少なくとも一方について、バッファを介してアナログ入力信号を与えることでアナログデジタル変換回路１６の入力端子から見たインピーダンスは、実質的にＰＤＡＣ３０に関するインピーダンスのみすることができる。これにより、アナログデジタル変換回路１６にアナログ入力信号を与えるドライバの出力インピーダンスを低下させる必要はない。また、バッファ４１又はバッファ４２の後段に接続される回路は、ＰＤＡＣ３０に対する逐次比較処理を行う際には変換処理とは切り離されるため、バッファ４１、４２に起因するノイズは、変換結果に影響を及ぼさない。
【００７８】
実施の形態３
実施の形態３では、実施の形態１にかかるＡＤＣコア２１の別の形態となるＡＤＣコア２１ｃについて説明する。なお、実施の形態３の説明において、実施の形態１で説明した構成要素については、実施の形態１と同じ符号を付して説明を省略する。
【００７９】
図１４に実施の形態３にかかるアナログデジタル変換回路となるＡＤＣコア２１ｃの回路図を示す。図１４に示すように、実施の形態３にかかるＡＤＣコア２１ｃは、実施の形態１にかかるＡＤＣコア２１にバッファ４３、スイッチＳＷＡ、ＳＷＢを追加したものである。バッファ４３は、マルチプレクサ２０の後段であって、ＰＤＡＣ３０、ＮＤＡＣ３１、サブＡＤＣ３３の前段に設けられる。スイッチＳＷＡは、バッファ４３の出力端子と、ＰＤＡＣ３０、ＮＤＡＣ３１、サブＡＤＣ３３との間に設けられる。スイッチＳＷＢは、バッファ４３及びスイッチＳＷＡとの直列回路に並列接続されるように設けられる。
【００８０】
ここで、実施の形態３にかかるＡＤＣコア２１の動作について説明する。そこで、図１５に実施の形態３にかかるアナログデジタル変換回路の動作を説明するタイミングチャートを示す。図１５に示すように、実施の形態３にかかるＡＤＣコア２１では、図７で説明した実施の形態１にかかるＡＤＣコア２１の動作に対してスイッチＳＷＡ、ＳＷＢの動作が加わる。このスイッチＳＷＡ、ＳＷＢは、逐次比較ＡＤＣ制御回路２２により制御される。
【００８１】
スイッチＳＷＡは、タイミングＴ１〜Ｔ３の第１の期間にオンするように制御される。また、この第１の期間では、スイッチＳＷＢはオフとなるように制御される。一方、第２の期間及び第３の期間では、スイッチＳＷＡはオフに制御され、スイッチＳＷＢはオンに制御される。
【００８２】
このような制御を行うことで、実施の形態３にかかるＡＤＣコア２１ｃは、第１の期間で行われる第１のサンプリング処理時は、バッファ４３がアナログ入力電圧をＰＤＡＣ３０とＮＤＡＣ３１の両方に供給し、ＰＤＡＣ３０及びＮＤＡＣ３１のコンデンサを充電する。このとき、信号源側からの負荷としてはバッファ４３の入力容量のみであり、ＰＤＡＣ３０及びＮＤＡＣ３１の容量よりも十分に小さい。
【００８３】
一方、第２のサンプリング処理では、スイッチＳＷＡはオフに制御されるためバッファ４３がＰＤＡＣ３０及びＮＤＡＣ３１から切り離される。そして、バッファ４３が切り離される代わりにスイッチＳＷＢがオンとなり、ＰＤＡＣ３０にアナログ入力信号を信号源から充電する。このとき、充電する電荷量のほとんどは第１のサンプリング処理が行われる第１の期間に充電されているため、信号源はバッファ４３のオフセットや整定誤差分の電圧を供給するのみで良い。一方、ＮＤＡＣ３１側のコンデンサは、アナログ入力信号ＶＩＮが入力される端子とは切り離され、サブＡＤＣ３３で決定されたサブＡＤＣ変換結果Ｒｓａに基づき生成される制御信号Ｓｎに基づき、高電位側基準電圧ＡＶＲＥＦＴと低電位側基準電圧ＡＶＲＥＦＢのいずれかに接続される。そのため、第２のサンプリング処理では、ＮＤＡＣ３１に対する信号源からのアナログ入力信号の供給は不要となる。実施の形態３にかかるＡＤＣコア２１ｃによりＮＤＡＣ３１が入力端子に接続することによるデメリットを無くし、アナログ信号源のインピーダンスが高くともサンプリング時間を従来同等とすることが可能となる。
【００８４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００８５】
１  半導体装置
１０  バス
１１  ＣＰＵ
１２  ＲＡＭ
１３  フラッシュＲＯＭ
１４  Ｉ／Ｏポート
１５  周辺回路
１６  アナログデジタル変換回路
２０  マルチプレクサ
２１  ＡＤＣコア
２２  逐次比較ＡＤＣ制御回路
２３  レジスタ
３０  ＰＤＡＣ
３１  ＮＤＡＣ
３２  比較回路
３３  サブＡＤＣ
３４、３６  コンデンサアレイ
３５、３７  スイッチ群
３７  スイッチ群
４１〜４３  バッファ
Ｒｄ  寄生抵抗
Ｃｄ  寄生コンデンサ
Ｃｓｔｄ  理想コンデンサ
Ｃｓ  サンプリングコンデンサ
ＣＰ  コンデンサ
ＣＮコンデンサ
ＭＳＷ  スイッチ
ＰＳＷｃｍ、ＮＳＷｃｍ  スイッチ
ＰＳＷ、ＮＳＷ  スイッチ
Ｓ＿ＳＷ、ＳＷＡ、ＳＷＢ  スイッチ
ＶＣＭ  コモン電圧
ＡＶＲＥＦＴ  高電位側基準電圧
ＡＶＲＥＦＢ  低電位側基準電圧
Ｄａｄｃ  最終結果出力値
Ｒｓａ  サブＡＤＣ変換結果
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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