(57)【要約】【課題】高速動作不能な端子を検査用端子と兼用した場合でも、速度を低下させることなくスキャンパス回路の検査を行うことができる半導体集積回路を提供する．【解決手段】半導体集積回路１は、検査装置により入力端子ＩＮに入力されたテストデータＳｈｉｆｔ＿ＩＮに応じてスキャンパス回路２が出力するデータＳｈｉｆｔ＿ＯＵＴと、検査装置が入力端子ＩＮに出力するデータ「ＯＵＴ期待値」とを比較する内部比較器３を備える。スキャン動作制御器５は、スキャンパス回路２のパス切り替えを行うと共に、内部比較器３による比較結果の出力を制御する。【選択図】図１
2020165657.tif 000002
【特許請求の範囲】
【請求項１】
スキャンパス回路（２）と、
このスキャンパス回路に検査装置が出力するテストデータが入力される入力端子（ＩＮ）と、
前記テストデータに応じて前記スキャンパス回路が出力するデータと、前記検査装置が前記入力端子に出力する前記データの期待値とを比較する比較器（３）と、
この比較器の比較結果を出力する出力端子（ＯＵＴ）と、
前記スキャンパス回路のパス切り替えを行うと共に、前記比較結果の出力を制御する制御回路（５，１３，２３）とを備える半導体集積回路。
【請求項２】
前記比較器の比較結果を内部の動作クロックに同期して保持する保持回路（４）を備える請求項１記載の半導体集積回路。
【請求項３】
前記スキャンパス回路が出力するデータを、前記出力端子に直接出力するようにデータパスを切替えるセレクタ（１２）を備える請求項１又は２記載の半導体集積回路。
【請求項４】
入力されるテストデータの数をカウントし、前記比較器の比較結果が異常を示した時点でカウント動作を停止するカウンタ（２２）と、
このカウンタのカウンタ値を前記出力端子に出力するようにデータパスを切替えるセレクタ（１２）とを備える請求項１から３の何れか一項に記載の半導体集積回路。
【請求項５】
前記テストデータが複数回入力されると、各テストデータに応じて前記スキャンパス回路が出力するデータを合成して圧縮する圧縮器（３２）を備える請求項１から４の何れか一項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャンパス回路を備える半導体集積回路に関する。
【背景技術】
【０００２】
デジタル回路部分にスキャンパス回路を備える半導体集積回路について、デジタル回路の機能をテストする場合，所謂スキャンテストを行う場合には検査装置を用いる。検査装置から出力したテストデータを半導体集積回路の検査用の入力端子に入力し、検査用の出力端子より出力されたデータを検査装置に入力する。そして、検査装置において半導体集積回路が出力したデータを期待値と比較して合否，フェイル／パスの判定を行う。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１０２７８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、半導体集積回路の検査用端子を削減できれば、同時に検査できる半導体集積回路の数が増えるため、結果的にスキャンテストに要するコストを削減できる。しかしながら、スキャンテストに用いる検査用出力端子は、一般に数１０ＭＨｚ程度で高速動作可能なものである必要がある。そのため、削減した検査用端子の代わりに、例えばコンデンサ等が接続されていることで１０ｋＨｚ程度でしか動作できない端子を用いると、それに合わせてテストデータの速度を低下させなければならず、検査時間が増大するという問題がある。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、高速動作不能な端子を検査用端子と兼用した場合でも、速度を低下させることなくスキャンパス回路の検査を行うことができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載の半導体集積回路は、検査装置により入力端子に入力されたテストデータに応じてスキャンパス回路が出力するデータと、検査装置が前記入力端子に出力するデータの期待値とを比較する比較器を備える。制御回路は、スキャンパス回路のパス切り替えを行うと共に、比較器による比較結果の出力を制御する。このように構成すれば、半導体集積回路の出力端子からは、上記の比較結果だけが出力される。したがって、高速動作不能な出力端子であっても検査用端子と兼用することができる。
【０００７】
請求項２記載の半導体集積回路は、比較器の比較結果を内部の動作クロックに同期して保持する保持回路を備える。これにより、出力端子が高速動作不能であっても、比較結果を内部の高速な動作クロックに同期させて確実に保持できる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態であり、半導体集積回路の構成を示す図
【図２】テストを行う際の動作タイミングチャート
【図３】第２実施形態であり、半導体集積回路の構成を示す図
【図４】テストを行う際の動作タイミングチャート
【図５】第３実施形態であり、半導体集積回路の構成を示す図
【図６】テストを行う際の動作タイミングチャート
【図７】第４実施形態であり、半導体集積回路の構成を示す図
【図８】テストを行う際の動作タイミングチャート
【発明を実施するための形態】
【０００９】
（第１実施形態）
図１に示すように、本実施形態の半導体集積回路１は、入力端子ＩＮと出力端子ＯＵＴＯとの間に、スキャンパス回路２，内部比較器３，保持器４及びスキャン動作制御器５を備えている。尚、スキャンパス回路２については、図中では「ＳＣＡＮ回路」と記載している。スキャンパス回路２は、複数のフリップフロップを有しており、テストが行われる際にスキャン動作制御器５によりスキャンパスが切り換えられてシフトレジスタが構成される。
【００１０】
内部比較器３は、ＥＸＯＲゲート６及びＡＮＤゲート７を備えている。ＥＸＯＲゲート６の入力端子の一方には、スキャンパス回路２に入力されるテストデータが与えられ、入力端子の他方には、スキャンパス回路２より出力されるデータが与えられる。ＥＸＯＲゲート６の出力端子は、ＡＮＤゲート７の入力端子の一方に接続されている。ＡＮＤゲート７の入力端子の他方には、スキャン動作制御器５からのイネーブル信号が与えられる。スキャン動作制御器５は制御回路に相当する。
【００１１】
保持器４は、ＯＲゲート８及びフリップフロップ９を備えている。ＯＲゲート８の入力端子の一方は、ＡＮＤゲート７の出力端子に接続されており、ＯＲゲート８の入力端子の他方は、フリップフロップ９の出力端子に接続されている。フリップフロップ９のクロック端子には、図示しないが半導体集積回路１内部の動作クロック信号が与えられる。動作クロック信号の周波数は、例えば数１０ＭＨｚ程度である。フリップフロップ９の出力端子は、半導体集積回路１の出力端子ＯＵＴに接続されている。保持器４は保持回路に相当する。
【００１２】
次に、本実施形態の作用について説明する。半導体集積回路１のスキャンテストを行う際には、図２に示すように、図示しない検査装置から前記動作クロックに同期させてテストデータＳｈｉｆｔ＿ＩＮ１が入力される。続いて検査装置からは、テストデータＳｈｉｆｔ＿ＩＮ１に応じて、スキャンパス回路２が出力することが期待される「ＯＵＴ１期待値」が入力される。
【００１３】
すると、内部比較器３には、スキャンパス回路２がテストデータＳｈｉｆｔ＿ＩＮ１に応じて出力したデータＳｈｉｆｔ＿ＯＵＴ１と、「ＯＵＴ１期待値」とが同期して入力される。スキャン動作制御器５は、内部比較器３の比較結果を出力させるタイミングで、イネーブル信号をハイレベルにする。すると、出力端子ＯＵＴから比較結果データが出力される。Ｓｈｉｆｔ＿ＯＵＴ１と「ＯＵＴ１期待値」とが一致すればデータ値は「０」となり、両者が不一致であればデータ値は「１」となる。
【００１４】
そして同様に、検査装置は、テストデータＳｈｉｆｔ＿ＩＮ２に続いて「ＯＵＴ２期待値」を入力し、テストデータＳｈｉｆｔ＿ＩＮ３に続いて「ＯＵＴ３期待値」を入力する。これらに応じて、内部比較器３は、出力データＳｈｉｆｔ＿ＯＵＴ２と「ＯＵＴ２期待値」とを比較し、続いて出力データＳｈｉｆｔ＿ＯＵＴ３と「ＯＵＴ３期待値」とを比較する。
【００１５】
以上のように本実施形態によれば、半導体集積回路１は、検査装置により入力端子ＩＮに入力されたテストデータＳｈｉｆｔ＿ＩＮに応じてスキャンパス回路２が出力するデータＳｈｉｆｔ＿ＯＵＴと、検査装置が入力端子ＩＮに出力するデータ「ＯＵＴ期待値」とを比較する内部比較器３を備える。スキャン動作制御器５は、スキャンパス回路２のパス切り替えを行うと共に、内部比較器３による比較結果の出力を制御する。このように構成すれば、半導体集積回路１の出力端子ＯＵＴからは上記の比較結果だけが出力される。したがって、高速動作が不能な出力端子であっても検査用端子と兼用することができる。
【００１６】
また、半導体集積回路１は、内部比較器３の比較結果を内部の動作クロックに同期して保持する保持器４を備える。これにより、出力端子が高速動作不能であっても、比較結果を内部の高速な動作クロックに同期させて確実に保持できる。
【００１７】
（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図３に示す第２実施形態の半導体集積回路１１は、半導体集積回路１の保持器４と出力端子ＯＵＴとの間にセレクタ１２を挿入したもので、スキャン動作制御器５に替わるスキャン動作制御器１３は、セレクタ１２の選択制御も行う。セレクタ１２の入力端子「１」側は保持器４の出力端子に接続され、入力端子「０」側はスキャンパス回路２の出力端子に接続されている。
【００１８】
次に、第２実施形態の作用について説明する。半導体集積回路１１は、セレクタ１２を備えたことで、従来の検査装置，故障解析ツールを用いたテストも実行可能となっている。すなわち、スキャン動作制御器１３がセレクタ１２の入力端子「１」側を選択すれば、第１実施形態と同様にテストを行うことができる。
【００１９】
一方、スキャン動作制御器１３が入力端子「０」側を選択すれば、図４に示すように、テストデータＳｈｉｆｔ＿ＩＮ１が入力されると、それに応じて出力したデータＳｈｉｆｔ＿ＯＵＴ１が出力端子ＯＵＴから外部に出力される。出力データＳｈｉｆｔ＿ＯＵＴ１は故障解析ツールに入力され、当該ツールの内部で「ＯＵＴ１期待値」との比較が行われる。
【００２０】
以上のように第２実施形態によれば、半導体集積回路１１は、スキャンパス回路２が出力するデータを出力端子ＯＵＴに直接出力するようにデータパスを切替えるセレクタ１２を備えたので、従来と同様に故障解析ツールを用いたテストも実行できる。
【００２１】
（第３実施形態）
図５に示すように、第３実施形態の半導体集積回路２１は、第２実施形態の構成に加えて、カウンタ２２，スキャン動作制御器２３及びセレクタ２４を備えている。スキャン動作制御器２３は、カウンタ２２に対してシフトクロックを出力する。カウンタ２２のカウントディスエーブル端子は、内部比較器３の出力端子に接続されている。カウンタ２２は、ディスエーブル端子がハイレベルになるとカウント動作を停止する。セレクタ１２の入力端子「０」側には、カウンタ２２のカウントデータ値が与えられている。
【００２２】
セレクタ２４は、内部比較器３と保持器４との間に挿入されており、セレクタ２４の入力端子「１」側は内部比較器３の出力端子に接続され、入力端子「０」側にはデータ値「０」が与えられている。また、セレクタ２４の選択制御は、セレクタ１２と同じ信号により行われる。
【００２３】
次に、第３実施形態の作用について説明する。スキャン動作制御器２３は、検査装置がテストデータＳｈｉｆｔ＿ＩＮ１及び「ＯＵＴ１期待値」〜テストデータＳｈｉｆｔ＿ＩＮ３及び「ＯＵＴ３期待値」を入力する期間は、セレクタ１２及び２４の入力端子「１」側を選択する。これにより図６に示すように、出力端子ＯＵＴからは、第１実施形態と同様に「比較結果１」〜「比較結果３」が出力される。
【００２４】
上記の期間内に、スキャン動作制御器２３は、入力されるデータをシフトさせる動作クロック信号，すなわちシフトクロックをカウンタ２２に出力する。これにより、カウンタ２２は、入力されるデータビット数をカウントする。そして、内部比較器３の比較結果が不一致／ＦＡＩＬになるとカウンタ２２はカウント動作を停止する。
【００２５】
「比較結果３」が出力された後に、スキャン動作制御器２３がセレクタ１２の入力端子「０」側を選択すると、カウンタ２２のカウントデータ値が出力端子ＯＵＴより出力される。前記データ値は、比較結果が不一致／ＦＡＩＬとなったデータの入力タイミングを示す。これにより、何れのデータビットにおいて比較結果が不一致となったのかを事後的に知ることができる。
【００２６】
また、スキャン動作制御器２３がセレクタ１２の入力端子「０」側を選択すると、セレクタ２４は、保持器４にはデータ値「０」を出力する。これにより、保持器４のフリップフロップ９はリセットされる。尚、以上の制御パターンでは、１回目に不一致が発生したタイミングの情報しか得られない。しかし、スキャン動作制御器２３が「ＯＵＴ１期待値」，「ＯＵＴ２期待値」，「ＯＵＴ３期待値」の入力終了後にそれぞれ、セレクタ１２及び２４の入力端子「０」側を選択すれば、テストデータＳｈｉｆｔ＿ＩＮ１〜３がそれぞれ入力された期間毎に、不一致が発生したか否かを確認できる。
【００２７】
以上のように第３実施形態によれば、入力されるテストデータの数をカウントし、内部比較器３の比較結果が不一致／ＦＡＩＬを示した時点でカウント動作を停止するカウンタ２２と、カウンタ２２のカウンタ値を出力端子ＯＵＴに出力するようにデータパスを切替えるセレクタ１２とを備えた。これにより、テストデータのどのビットが入力された時点でスキャンパス回路２に異常が発生したのかを確認できる。
【００２８】
（第４実施形態）
図７に示すように、第４実施形態の半導体集積回路３１は、スキャンパス回路２と内部比較器３との間に圧縮器３２を備えている。圧縮器３２は、スキャンパス回路２がテストデータＳｈｉｆｔ＿ＩＮ１の入力に応じて出力したデータＳｈｉｆｔ＿ＯＵＴ１を保持する。そして、スキャンパス回路２がテストデータＳｈｉｆｔ＿ＩＮ２の入力に応じてデータＳｈｉｆｔ＿ＯＵＴ２を出力すると、Ｓｈｉｆｔ＿ＯＵＴ２とＳｈｉｆｔ＿ＯＵＴ１との各ビットの排他的論理和をとる。その演算結果Ｓｈｉｆｔ＿ＯＵＴ１（＋）２は、圧縮器３２に保持される。尚、（＋）は排他的論理和を示すものとする。
【００２９】
次に、スキャンパス回路２がテストデータＳｈｉｆｔ＿ＩＮ３の入力に応じてデータＳｈｉｆｔ＿ＯＵＴ３を出力すると、圧縮器３２は、Ｓｈｉｆｔ＿ＯＵＴ３とＳｈｉｆｔ＿ＯＵＴ１（＋）２との各ビットの排他的論理和をとる。その演算結果Ｓｈｉｆｔ＿ＯＵＴ１（＋）２（＋）３は圧縮器３２に保持されると共に、内部比較器３の入力端子（２）に与えられている。
【００３０】
検査装置は、テストデータＳｈｉｆｔ＿ＩＮ３の入力後に比較用の期待値「ＯＵＴ１（＋）２（＋）３」を半導体集積回路３１に入力する。すると、内部比較器３は、圧縮器３２の出力データＳｈｉｆｔ＿ＯＵＴ１（＋）２（＋）３と、「ＯＵＴ１（＋）２（＋）３期待値」とを比較し、その比較結果が出力端子ＯＵＴより出力される。
【００３１】
以上のように第４実施形態によれば、半導体集積回路３１は、検査装置よりテストデータが複数回入力されると、各テストデータに応じてスキャンパス回路２が出力するデータを排他的論理和演算により合成して圧縮する圧縮器３２を備える。これにより、検査時間を短縮することができる。
【００３２】
本発明は上記し、又は図面に記載した実施形態に限定されるものではなく、以下のような変形又は拡張が可能である。
保持器４は、必要に応じて設ければ良い。
第３実施形態において、最初に不一致となったタイミングのみが判れば良い場合には、セレクタ２４を削除しても良い。
また、第３実施形態において、最初に不一致となったタイミングを示すカウント値のみを出力端子ＯＵＴから出力すれば良い場合には、セレクタ１２も削除して良い。
【符号の説明】
【００３３】
図面中、１は半導体集積回路、２はスキャンパス回路、３は内部比較器、４は保持器、５はスキャン動作制御器を示す。
【図１】
2020165657.tif 000003
【図２】
2020165657.tif 000004
【図３】
2020165657.tif 000005
【図４】
2020165657.tif 000006
【図５】
2020165657.tif 000007
【図６】
2020165657.tif 000008
【図７】
2020165657.tif 000009
【図８】
2020165657.tif 000010