(57)【要約】【課題】容量センシングにおいて、偽の動きの検出を抑制する。【解決手段】半導体装置が、２Ｎ個のバースト（ただし、Ｎは、２以上の整数）を含むセンシングフレームの間、センサアレイに駆動信号を供給するドライバ回路部と、センサアレイの２Ｎ−１個又は２Ｎ個の検出電極の静電容量にそれぞれに依存する複数の検出信号を変調して複数のミキサ出力を生成するように構成されたミキサ回路部と、複数のミキサ出力の和信号に対してアナログ−デジタル変換を行うＡＤコンバータと、ＡＤコンバータの出力に基づいて、センシングフレームにおけるセンサアレイへの物体の近接検出を行うように構成された処理回路部とを備えている。複数の検出信号のそれぞれが、２Ｎ個のバーストのうちの複数の第１バーストにおいて、駆動信号と同相の第１搬送波又は第１搬送波と位相がπだけずれた第２搬送波で変調される。【選択図】図２
2020027331.tif 000002
【特許請求の範囲】
【請求項１】
２Ｎ個のバースト（ただし、Ｎは、２以上の整数）を含むセンシングフレームの間、センサアレイに駆動信号を供給するドライバ回路部と、
前記センサアレイの２Ｎ−１個又は２Ｎ個の検出電極の静電容量にそれぞれに依存する複数の検出信号を変調して複数のミキサ出力を生成するように構成されたミキサ回路部と、
前記複数のミキサ出力の和信号に対してアナログ−デジタル変換を行うＡＤコンバータと、
前記ＡＤコンバータの出力に基づいて、前記センシングフレームにおける前記センサアレイへの物体の近接検出を行うように構成された処理回路部
とを備え、
前記複数の検出信号のそれぞれが、前記２Ｎ個のバーストのうちの複数の第１バーストにおいて、前記駆動信号と同相の第１搬送波又は前記第１搬送波と位相がπだけずれた第２搬送波で変調される
半導体装置。
【請求項２】
前記複数の検出信号のそれぞれについて、前記複数の第１バーストのうちの任意の２つが時間的に隣接しない
請求項１に記載の半導体装置。
【請求項３】
前記複数の検出信号は、
前記２Ｎ−１個又は２Ｎ個の検出電極のうちの第１検出電極の静電容量に依存する第１検出信号と、
前記２Ｎ−１個又は２Ｎ個の検出電極のうちの前記第１検出電極に隣接して設けられる第２検出電極の静電容量に依存する第２検出信号
とを備え、
前記２Ｎ個のバーストのうち、前記第１検出信号が前記第１搬送波又は前記第２搬送波で変調されるバーストにおいて、前記第２検出信号は、前記第１搬送波及び前記第２搬送波と位相が異なる搬送波で変調される
請求項１又は２に記載の半導体装置。
【請求項４】
前記複数の検出信号のそれぞれは、前記２Ｎ個のバーストのうちの前記複数の第１バースト以外の第２バーストにおいて、前記第１搬送波及び前記第２搬送波と位相が異なる搬送波で変調される
請求項１に記載の半導体装置。
【請求項５】
前記センシングフレームにおいて前記第１バーストと前記第２バーストとが交互に設けられる
請求項４に記載の半導体装置。
【請求項６】
前記処理回路部は、前記ＡＤコンバータの出力から、前記近接検出の有効な信号成分に対応する第１デジタル出力とノイズ成分に対応する第２デジタル出力とを生成するように構成された
請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記ミキサ回路部は、前記２Ｎ個のバーストのそれぞれにおいて、前記複数の検出信号のそれぞれを、前記第１搬送波、前記第２搬送波、前記第１搬送波から位相がπ／２だけ遅れた第３搬送波及び前記第１搬送波から位相がπ／２だけ進んだ第４搬送波のいずれかで変調して前記複数のミキサ出力を生成するように構成され、
前記処理回路部は、
前記駆動信号と同相の第１局所搬送波及び前記第１局所搬送波からπ／２だけ位相がずれた第２局所搬送波で前記ＡＤコンバータの出力を復調するように構成されたデジタル復調器と、
前記デジタル復調器の出力から前記第１デジタル出力と前記第２デジタル出力とを生成するデコーダとを備える
請求項６に記載の半導体装置。
【請求項８】
更に、
前記ドライバ回路部が、前記２Ｎ−１個又は２Ｎ個の検出電極のそれぞれに前記駆動信号を供給する複数のドライバ
を備える
請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
センサアレイと、
２Ｎ個のバースト（ただし、Ｎは、２以上の整数）を含むセンシングフレームの間、前記センサアレイに駆動信号を供給するドライバ回路部と、
前記センサアレイの２Ｎ−１個又は２Ｎ個検出電極の静電容量にそれぞれに依存する複数の検出信号を変調して複数のミキサ出力を生成するように構成されたミキサ回路部と、
前記複数のミキサ出力の和信号に対してアナログ−デジタル変換を行うＡＤコンバータと、
前記ＡＤコンバータの出力に基づいて、前記センシングフレームにおける前記センサアレイへの物体の近接検出を行うように構成された処理回路部
とを備え、
前記複数の検出信号のそれぞれが、前記２Ｎ個のバーストのうちの複数の第１バーストにおいて、前記駆動信号と同相の第１搬送波又は前記第１搬送波と位相がπだけずれた第２搬送波で変調される
容量センシングシステム。
【請求項１０】
前記複数の検出信号のそれぞれについて、前記複数の第１バーストのうちの任意の２つが時間的に隣接しない
請求項９に記載の容量センシングシステム。
【請求項１１】
前記複数の検出信号は、
前記２Ｎ−１個又は２Ｎ個の検出電極のうちの第１検出電極の静電容量に依存する第１検出信号と、
前記２Ｎ−１個又は２Ｎ個の検出電極のうちの前記第１検出電極に隣接して設けられる第２検出電極の静電容量に依存する第２検出信号
とを備え、
前記２Ｎ個のバーストのうち、前記第１検出信号が前記第１搬送波又は前記第２搬送波で変調されるバーストにおいて、前記第２検出信号は、前記第１搬送波及び前記第２搬送波と位相が異なる搬送波変調される
請求項９又は１０に記載の容量センシングシステム。
【請求項１２】
前記センサアレイが、表示パネルに集積化される
請求項９乃至１１のいずれか１項に記載の容量センシングシステム。
【請求項１３】
２Ｎ個のバースト（ただし、Ｎは、２以上の整数）を含むセンシングフレームの間、センサアレイに駆動信号を供給することと、
前記センサアレイの２Ｎ−１個又は２Ｎ個の検出電極の静電容量にそれぞれに依存する複数の検出信号を変調して複数のミキサ出力を生成することと、
前記複数のミキサ出力の和信号に対してアナログ−デジタル変換を行ってデジタルデータストリームを生成することと、
前記デジタルデータストリームに基づいて、前記センシングフレームにおける前記センサアレイへの物体の近接検出を行うこと
とを含み
前記複数の検出信号のそれぞれが、前記２Ｎ個のバーストのうちの複数の第１バーストにおいて、前記駆動信号と同相の第１搬送波又は前記第１搬送波と位相がπだけずれた第２搬送波で変調される
方法。
【請求項１４】
前記複数の検出信号のそれぞれについて、前記複数の第１バーストのうちの任意の２つが時間的に隣接しない
請求項１３に記載の方法。
【請求項１５】
前記複数の検出信号は、
前記２Ｎ−１個又は２Ｎ個の検出電極のうちの第１検出電極の静電容量に依存する第１検出信号と、
前記２Ｎ−１個又は２Ｎ個の検出電極のうちの前記第１検出電極に隣接して設けられる第２検出電極の静電容量に依存する第２検出信号
とを含み、
前記２Ｎ個のバーストのうち、前記第１検出信号が前記第１搬送波又は前記第２搬送波で変調されるバーストにおいて、前記第２検出信号は、前記第１搬送波及び前記第２搬送波と位相が異なる搬送波で変調される
請求項１３に記載の方法。
【請求項１６】
前記複数の検出信号のそれぞれは、前記２Ｎ個のバーストのうちの前記複数の第１バースト以外の第２バーストにおいて、前記第１搬送波及び前記第２搬送波と位相が異なる搬送波で変調される
請求項１３に記載の方法。
【請求項１７】
前記センシングフレームにおいて前記第１バーストと前記第２バーストとが交互に設けられる
請求項１６に記載の方法。
【請求項１８】
前記近接検出を行うことは、
前記デジタルデータストリームから、前記近接検出の有効な信号成分に対応する第１デジタル出力とノイズ成分に対応する第２デジタル出力とを生成することを含む
請求項１３乃至１７のいずれか１項に記載の方法。
【請求項１９】
前記複数のミキサ出力を生成することは、前記２Ｎ個のバーストのそれぞれにおいて、前記複数の検出信号のそれぞれを、前記第１搬送波、前記第２搬送波、前記第１搬送波から位相がπ／２だけ遅れた第３搬送波及び前記第１搬送波から位相がπ／２だけ進んだ第４搬送波のいずれかで変調して前記複数のミキサ出力を生成することを含み
前記第１デジタル出力と前記第２デジタル出力とを生成することは、
前記駆動信号と同相の第１局所搬送波及び前記同相の局所搬送波からπ／２だけ位相がずれた第２局所搬送波で前記デジタルデータストリームを復調して復調データを生成することと、
前記復調データから前記第１デジタル出力と前記第２デジタル出力とを生成することとを含む
請求項１８に記載の方法。
【請求項２０】
前記センサアレイに前記駆動信号を供給することは、前記２Ｎ−１個又は２Ｎ個の検出電極のそれぞれに前記駆動信号を供給することを含む
請求項１３乃至１９のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、容量センシング（capacitive sensing）を行うための半導体装置及び方法に関する。
【背景技術】
【０００２】
容量センシングは、ユーザの指及びスタイラスのような物体の、タッチパネルのような入力デバイスへの接近又は接触を検出する近接検出（proximity sensing）のために用いられる。容量センシングにおいては、偽の動き（motion artifact）が検出されることがあり、容量センシングを行うシステムは、偽の動きの検出を抑制するように設計される。
【発明の概要】
【０００３】
一実施形態では、半導体装置が、２Ｎ個のバースト（ただし、Ｎは、２以上の整数）を含むセンシングフレームの間、センサアレイに駆動信号を供給するドライバ回路部と、センサアレイの２Ｎ−１個又は２Ｎ個の検出電極の静電容量にそれぞれに依存する複数の検出信号を変調して複数のミキサ出力を生成するように構成されたミキサ回路部と、複数のミキサ出力の和信号に対してアナログ−デジタル変換を行うＡＤコンバータと、ＡＤコンバータの出力に基づいて、センシングフレームにおけるセンサアレイへの物体の近接検出を行うように構成された処理回路部とを備えている。複数の検出信号のそれぞれが、２Ｎ個のバーストのうちの複数の第１バーストにおいて、駆動信号と同相の第１搬送波又は第１搬送波と位相がπだけずれた第２搬送波で変調される。
【０００４】
他の実施形態では、方法が、２Ｎ個のバースト（ただし、Ｎは、２以上の整数）を含むセンシングフレームの間、センサアレイに駆動信号を供給することと、センサアレイの２Ｎ−１個又は２Ｎ個の検出電極の静電容量にそれぞれに依存する複数の検出信号を変調して複数のミキサ出力を生成することと、複数のミキサ出力の和信号に対してアナログ−デジタル変換を行ってデジタルデータストリームを生成することと、デジタルデータストリームに基づいて、センシングフレームにおけるセンサアレイへの物体の近接検出を行うこととを含む。複数の検出信号のそれぞれは、２Ｎ個のバーストのうちの複数の第１バーストにおいて、駆動信号と同相の第１搬送波又は第１搬送波と位相がπだけずれた第２搬送波で変調される。
【図面の簡単な説明】
【０００５】
【図１】一実施形態における容量センシングシステムの構成を示すブロック図である。
【図２】一実施形態における容量センシング回路部の構成を示す回路図である。
【図３】一実施形態における容量センシングシステムの動作を示している。
【図４】一実施形態における容量センシング回路部の構成を示す回路図である。
【図５】図４に示す容量センシング回路部の動作を示す回路図である。
【図６】図４に示す容量センシング回路部の動作を示す回路図である。
【図７】図４に示す容量センシング回路部の動作を示す回路図である。
【図８】図４に示す容量センシング回路部の動作を示す回路図である。
【図９】他の実施形態における容量センシングシステムの構成を示すブロック図である。
【発明を実施するための形態】
【０００６】
以下では、本開示の実施形態を説明する。以下において、同一又は類似の構成要素は、同一又は対応する参照符号で示すことがある。また、同一の構成要素を互いに区別する場合、参照符号に添字が付されることがある。
【０００７】
一実施形態では、図１に示すように、容量センシングシステム１００が、センサアレイ１と、半導体装置２とを備えている。
【０００８】
センサアレイ１は、行列に配置された検出電極３を備えている。一実施形態では、センサアレイ１は、タッチパネルに集積化されてもよい。他の実施形態では、センサアレイ１は、液晶表示パネルやＯＬＥＤ（organic light emitting diode）表示パネルのような表示パネルに集積化されてもよい。センサアレイ１が、行列に配置された複数の共通電極を備える液晶表示パネルに集積化される場合、該複数の共通電極が、検出電極３として用いられてもよい。各検出電極３は、半導体装置２に接続される。
【０００９】
半導体装置２は、容量センシング回路部４と、演算装置５とを備えている。容量センシング回路部４は、検出電極３の静電容量に依存する信号レベルを有する検出信号を取得し、該検出信号に応じたデジタル出力を生成する。演算装置５は、容量センシング回路部４から受け取ったデジタル出力に対し、ユーザの指やスタイラスのような物体のセンサアレイ１への近接検出のための演算処理を行う。本実施形態では、近接検出のための演算処理は、特定の方向、図１では縦方向に並んだＱ個の検出電極３を単位として行われる。ここで、Ｑは、３以上の整数である。センサアレイ１が表示パネルに集積化される場合、該表示パネルを駆動する表示ドライバ回路部が半導体装置に集積化されてもよい。
【００１０】
図２に示すように、容量センシング回路部４は、検出電極３１〜３Ｑにそれぞれに接続される入力端子１１１〜１１Ｑと、ドライバ回路部１２と、カレントコンベア（current conveyer）回路部１３と、エンコーダ回路部１４と、ＡＤコンバータ１５と、デコーダ回路部１６とを備えている。なお、図２には、容量センシング回路部４のうち、図１における破線６で囲まれたＱ個の検出電極３に関連する部分の構成が示されている。図２に図示されるＱ個の検出電極３は、図１において縦方向に並んで配置されている。図２の構成では、Ｑ個の検出電極３に対して１個のＡＤコンバータ１５が設けられる。
【００１１】
ドライバ回路部１２は、入力端子１１１〜１１Ｑにそれぞれに接続されたＱ個のドライバ２１１〜２１Ｑを備えている。ドライバ２１１〜２１Ｑは、それぞれ、検出電極３１〜３Ｑに駆動信号を供給する。駆動信号としては、周波数ｆＲＥＦの周期信号が用いられる。ドライバ２１１〜２１Ｑは、周波数ｆＲＥＦを有する参照クロック信号ＣＬＫＲＥＦが供給されており、参照クロック信号ＣＬＫＲＥＦに同期して駆動信号を生成する。様々な波形の信号が駆動信号として使用可能であり、例えば、正弦波、三角波及び矩形波が駆動信号として用いられ得る。
【００１２】
カレントコンベア回路部１３は、それぞれ入力端子１１１〜１１Ｑに接続されたカレントコンベア２２１〜２２Ｑを備えている。カレントコンベア２２１〜２２Ｑは、それぞれ、検出電極３１〜３Ｑの充放電電流の電流レベルに対応する信号レベルを有する検出信号ｆ１〜ｆＱを出力する。検出電極３１〜３Ｑに駆動信号が供給されたときに発生する検出電極３１〜３Ｑの充放電電流は、検出電極３１〜３Ｑの自己容量に依存しているから、検出信号ｆ１〜ｆＱは、検出電極３１〜３Ｑの自己容量の情報を、周波数ｆＲＥＦを有する周期信号で変調した信号として得られることになる。
【００１３】
エンコーダ回路部１４は、移相器２３と、Ｑ個のミキサ２４１〜２４Ｑとを備えている。移相器２３は、参照クロック信号ＣＬＫＲＥＦに同期して、ミキサ２４１〜２４Ｑに搬送波Ｍｉｘ１〜ＭｉｘＱを供給する。ミキサ２４１〜２４Ｑは、それぞれ、検出信号ｅ１〜ｅＱを搬送波Ｍｉｘ１〜ＭｉｘＱで変調することでミキサ出力ｇ１〜ｇＱを生成する。
【００１４】
搬送波Ｍｉｘ１〜ＭｉｘＱのそれぞれは、信号Φ−π／２、Φ０、Φπ／２、Φπ、のうちから選択される。ここで、信号Φ０は、駆動信号と同相(in-phase)の信号、より厳密には、駆動信号の電流波形と同一の位相を有する周期信号であり、信号Φπは、駆動信号と逆相(opposite phase)の信号である。一方、信号Φπ／２は、それぞれ、信号Φ０から位相がπ／２だけ遅れている周期信号であり、信号Φ−π／２は、信号Φ０から位相が−π／２だけ進んでいる、言い換えれば、信号Φ０から位相が３π／２だけ遅れている周期信号である。
【００１５】
ミキサ２４１〜２４Ｑから出力されるミキサ出力ｇ１〜ｇＱの和信号が、ＡＤコンバータ１５に供給される。ミキサ出力ｇ１〜ｇＱが電流信号である場合、ミキサ２４１〜２４Ｑの出力をＡＤコンバータ１５の入力に共通に接続し、ミキサ出力ｇ１〜ｇＱの加算を、ワイヤドサムによって実現してもよい。図２には、このような構成が図示されている。
【００１６】
検出信号ｆｋの変調に用いられる搬送波Ｍｉｘｋが、信号Φ０またはΦπである場合、ミキサ２４ｋから出力されるミキサ出力ｇｋは、近接検出に有効な信号成分の情報を有している。一方、搬送波Ｍｉｘｋが信号Φπ／２またはΦ−π／２である場合、ミキサ出力ｇｋは、ノイズ成分の情報を有している。搬送波Ｍｉｘｋが信号Φπ／２またはΦ−π／２である場合、ミキサ出力ｇｋの信号レベルは、本来はゼロであることが期待される。逆にいえば、ミキサ出力ｇｋの信号レベルがゼロでない場合、検出信号ｅｋがノイズの影響を受けているということができる。一実施形態では、搬送波Ｍｉｘｋが信号Φπ／２またはΦ−π／２である場合のミキサ出力ｇｋが、ノイズ検出に用いられてもよい。
【００１７】
なお、信号Φπ／２、Φ−π／２の代わりに、信号Φ０、Φπと位相が異なる周期信号を用いてもよい。信号Φ０、Φπと位相が異なる周期信号を搬送波Ｍｉｘｋとして用いた場合も、ミキサ出力ｇｋの信号レベルは、ノイズ成分の情報を有しており、ミキサ出力ｇｋがノイズ検出に使用可能である。
【００１８】
このような構成のエンコーダ回路部１４は、実質的には、符号分割多重化（code divisional multiplexing）を行っていると考えることもできる。検出信号ｆ１〜ｆＱには、符号が割り当てられる。移相器２３は、検出信号ｆｋに割り当てられた符号に応じて搬送波Ｍｉｘｋを信号Φ−π／２、Φ０、Φπ／２、Φπのうちから選択し、選択した搬送波Ｍｉｘｋを選択されたミキサ２４ｋに供給する。
【００１９】
ＡＤコンバータ１５は、ミキサ２４１〜２４Ｑから出力されるミキサ出力ｇ１〜ｇＱの和信号に対してアナログ−デジタル変換を行って、デジタルデータストリームｑを出力する。
【００２０】
デコーダ回路部１６は、演算装置５と共に、ＡＤコンバータ１５の出力、即ち、デジタルデータストリームｑを処理する処理回路部を構成している。具体的には、デコーダ回路部１６は、ＡＤコンバータ１５から出力されるデジタルデータストリームｑをデコードしてデジタル出力を生成する。デコーダ回路部１６は、積和演算を行うように構成されており、該積和演算によりデジタル出力が生成される。演算装置５は、デコーダ回路部１６から受け取ったデジタル出力に対し、物体のセンサアレイ１への近接検出のための演算処理を行う。この演算処理は、例えば、物体がセンサアレイ１に接近又は接触した位置を検出するための演算処理を含んでいてもよい。
【００２１】
このような構成の容量センシングシステム１００は、下記のように動作する。以下では、まず、Ｑが、４以上の偶数である場合の容量センシングシステム１００の動作について説明する。この場合、Ｎを２以上の整数として、Ｑ＝２Ｎと表すことができる。ただし、後に説明するように、本開示の技術は、Ｑが３以上の奇数である場合についても適用可能である。
【００２２】
図３に示すように、本実施形態では、各センシングフレーム(sensing frame)において近接検出が行われる。各センシングフレームは、Ｑ個のバースト（burst）、即ち、２Ｎ個のバーストを含んでいる。当該２Ｎ個のバーストを、それぞれ、バースト＃１〜＃(２Ｎ)と記載する。ドライバ２１１〜２１２Ｎは、バースト＃１〜＃(２Ｎ)に渡って、同一波形の駆動信号を検出電極３１〜３２Ｎに出力し続ける。
【００２３】
バースト＃１〜＃(２Ｎ)に渡って同一波形の駆動信号が検出電極３ｉに供給される場合、検出信号ｅｉが、バースト＃１〜＃(２Ｎ)に渡って同一波形であることが期待され、よって、ミキサ２４ｉから出力されるミキサ出力ｇｉもバースト＃１〜＃（２Ｎ）に渡って同一波形であることが期待される。バースト＃１〜バースト＃（２Ｎ）において、ＡＤコンバータ１５が入力信号をサンプリングする時刻を、それぞれ、ｔ、ｔ＋Ｔ、・・・、ｔ＋（２Ｎ−１）Ｔとし、時刻ｔにおける検出信号ｆ１〜ｆ２Ｎの信号レベルを、それぞれＡ１（ｔ）〜Ａ２Ｎ（ｔ）とすると、下記式（１）が成立することが期待される：
Ａ１（ｔ）＝Ａ１（ｔ＋Ｔ）＝  ・・・  ＝Ａ１（ｔ＋（２Ｎ−１）Ｔ）
Ａ２（ｔ）＝Ａ２（ｔ＋Ｔ）＝  ・・・  ＝Ａ２（ｔ＋（２Ｎ−１）Ｔ）
・・・
Ａ２Ｎ（ｔ）＝Ａ２Ｎ（ｔ＋Ｔ）＝  ・・・  ＝Ａ２Ｎ（ｔ＋（２Ｎ−１）Ｔ）      （１）
【００２４】
記載の簡略化のために、以下において、時刻ｔ、ｔ＋Ｔ、・・・、ｔ＋（２Ｎ−１）Ｔにおける検出信号ｆ１〜ｆ２Ｎの信号レベルを、単にＡ１〜Ａ２Ｎと記載することがある。また、エンコーダ回路部１４への入力、即ち、検出信号ｆ１〜ｆ２Ｎの信号レベルを、総括して入力テンソルａで表すことがある。ここで、入力テンソルａは、下記式（２）で表される
【数１】
2020027331.tif 000003
【００２５】
バースト＃１〜＃（２Ｎ）におけるエンコーダ回路部１４の演算は、下記の式（３）により定義されるエンコードテンソルＥとして表すことができる。
【数２】
2020027331.tif 000004
ここで、エンコードテンソルＥの第ｊ行は、バースト＃ｊにおいてエンコーダ回路部１４において行われる演算を表しており、第ｋ列は、検出信号ｆｋに対して行われる変調を表している。例えば、ミキサ２４１〜２４Ｑのゲインが１である場合には、エンコードテンソルＥの要素ｅｊｋは、バースト＃ｊにおいて検出信号ｅｋの変調に用いられる搬送波Ｍｉｘｋが、信号Φ０、Φπ／２、Φπ、Φ−π／２であるときに、それぞれ、ｅｉ０（＝１）、ｅｉπ／２（＝ｉ）、ｅｉπ（＝−１）、ｅ−ｉπ／２（＝−ｉ）である。
【００２６】
バースト＃１〜＃（２Ｎ）においてＡＤコンバータ１５から出力されるデジタルデータストリームｑの値を、それぞれ、ｑ１〜ｑ２Ｎとすると、ｑ１〜ｑ２Ｎは、下記式（４）で表すことができる。
【数３】
2020027331.tif 000005
【００２７】
あるバーストにおいて、ある検出信号ｅｋが信号Φ０又は信号Φ０からπだけ位相が遅れた信号Φπによって変調される場合、当該バーストにおいてＡＤコンバータ１５に入力される和信号及びＡＤコンバータ１５から出力されるデジタルデータストリームｑは、検出信号ｅｋの近接検出に有効な信号成分の情報を含んでいる。一方、当該検出信号ｅｋが、信号Φπ／２又はΦ−π／２によって変調される場合、当該バーストにおいてＡＤコンバータ１５から出力されるデジタルデータストリームｑは、検出信号ｅｋの近接検出に有効な信号成分の情報を含んでおらず、その代わりに、検出信号ｅｋのノイズ成分の情報を含んでいる。
【００２８】
デコーダ回路部１６でバースト＃１〜＃（２Ｎ）においてデジタルデータストリームｑに対して行われる行列演算をデコードテンソルＸで表し、デコーダ回路部１６から出力されるデジタル出力を出力テンソルｂＸとして表すと、出力テンソルｂＸは、下記式（５）と表すことができる。
【数４】
2020027331.tif 000006
【００２９】
式（５）において、エンコードテンソルＥとデコードテンソルＸの積ＸＥが、同一行に１つのみ非零要素を持つとき、デコードテンソルＸは、エンコードテンソルＥで変調された入力テンソルａを復調できると言える。
【００３０】
本実施形態では、偽の動き（motion artifact）の検出を抑制するために、検出信号ｅ１〜ｅ２Ｎのそれぞれが、バースト＃１〜＃（２Ｎ）のうちの複数のバーストにおいて、駆動信号と同相の信号Φ０又は信号Φπを用いて変調される。このような動作は、ＡＤコンバータ１５の数を抑制しながら各センシングフレームにおいて近接検出に有効な信号成分の情報をサンプリングする回数を増加し、偽の動きの検出を抑制するために有効である。例えば、各センシングフレームにおいてマルチプレクサを用いて検出信号ｅ１〜ｅ２ＮをＡＤコンバータに時分割で供給する構成では、近接検出に有効な信号成分の情報は、各センシングフレームにおいて検出信号ｅ１〜ｅ２Ｎのそれぞれについて１度しかサンプリングされない。これは、サンプリング周波数の低減、即ち、アンダーサンプリングにつながり、偽の動きの検出を招き得る。本実施形態では、近接検出に有効な信号成分の情報が各センシングフレームにおいて複数回サンプリングされるので、実効的なサンプリング周波数を高くすることができ、偽の動きの検出を抑制することができる。
【００３１】
検出信号ｅ１〜ｅ２Ｎのそれぞれが、バースト＃１〜＃（２Ｎ）のうちの複数のバーストにおいて、駆動信号と同相の信号Φ０又は信号Φπを用いて変調される場合、エンコードテンソルＥの各列には、実数である要素が２以上存在することになる。しかしながら、後に提示される議論からも理解されるように、このような制約があっても、エンコードテンソルＥとデコードテンソルＸを適切に選択することにより、エンコードテンソルＥとデコードテンソルＸの積ＸＥが同一行に１つのみ非零要素を持つようにすることができる。このようなエンコードテンソルＥとデコードテンソルＸの選択は、エンコーダ回路部１４における搬送波Ｍｉｘ１〜Ｍｉｘ（２Ｎ）の選択、及び、デコーダ回路部１６で行われる行列演算を適切に設計することで実現可能である。
【００３２】
一実施形態では、近接検出に有効な信号成分の情報をサンプリングするタイミングが、時間的に均一に分散されてもよい。具体的には、各検出信号ｅｋについて、信号Φ０又は信号Φπを用いて変調されるバーストが、時間的に隣接しないように選択されてもよい。一実施形態では、各センシングフレームにおいて、各検出信号ｅｋについて、当該検出信号ｅｋが信号Φ０又は信号Φπで変調されるバーストと、信号Φπ／２又は信号Φ−π／２で変調されるバーストとが交互に設けられてもよい。このような動作は、偽の動きの検出を抑制するために有効である。
【００３３】
また、近接検出に有効な信号成分の情報を取得する検出電極３が、空間的に均一に分散されてもよい。具体的には、空間的に隣接する２つの検出電極３に対応する検出信号ｅ２ｐ−１、ｅ２ｐについて、その一方が信号Φ０又は信号Φπを用いて変調されるバーストにおいて、他方が信号Φπ／２又は信号Φ-π／２を用いて変調されてもよい。このような動作は、偽の動きの検出を抑制するために有効である。
【００３４】
検出信号ｅ１〜ｅＱを信号Φπ／２又は信号Φ−π／２を用いて変調して得られたミキサ出力に基づいてノイズ検出を行ってもよい。この場合、デコーダ回路部１６は、検出信号ｅ１〜ｅＱを信号Φπ／２又は信号Φ−π／２を用いて変調した成分を取り出すように設計される。一実施形態では、ノイズ成分の情報を取得するタイミングが、時間的に均一に分散されてもよい。具体的には、各検出信号ｅｋについて、信号Φπ／２又は信号Φ−π／２を用いて変調されるバーストが、時間的に隣接しないように選択されてもよい。一実施形態では、各検出信号ｅｋは、１つおきのバーストにおいて、信号Φπ／２又は信号Φ−π／２を用いて変調されてもよい。また、ノイズ成分の情報を取得するタイミングが、空間的に均一に分散されてもよい。具体的には、空間的に隣接する２つの検出電極３に対応する検出信号ｅ２ｐ−１、ｅ２ｐについて、その一方が信号Φ０又は信号Φπを用いて変調されるバーストにおいて、他方は信号Φπ／２又は信号Φ−π／２を用いて変調されてもよい。
【００３５】
上述されているような、有効な信号成分の情報及びノイズ成分の情報を取得するタイミング及び位置を均一化するという条件は、エンコードテンソルＥにおいて、実数である要素と純虚数である要素とが、市松模様に配置されているとして記述できる。この場合、エンコードテンソルＥは、下記式（６ｂ）、（６ｃ）で表される２つのエンコード行列Ｅ１、Ｅ２を用いて下記式（６ａ）で表すことができる。
【数５】
2020027331.tif 000007
ここで、エンコード行列Ｅ１は、ｉ＋ｊが偶数である要素ｅｉｊが非零の実数であり、ｉ＋ｊが奇数である要素ｅｉｊが０である行列であり、エンコード行列Ｅ２は、ｉ＋ｊが偶数である要素ｅｉｊが０であり、ｉ＋ｊが奇数である要素ｅｉｊが非零の実数である行列である。
【００３６】
一例を示せば、Ｎ＝２である場合、即ち、１つのＡＤコンバータ１５に対して設けられる検出電極３の数が４である場合、エンコード行列Ｅ１、Ｅ２は、下記式（７ａ）、（７ｂ）で表すことができる。
【数６】
2020027331.tif 000008
【００３７】
今、一つの要素が１で、それ以外の要素が０である２×２行列Ｏｋｌを、下記式（８）で定義する。
【数７】
2020027331.tif 000009
ただし、δｉｊは、クロネッカーのデルタである。具体的には、行列Ｏ１１、Ｏ２２、Ｏ１２、Ｏ２１は、それぞれ式（９ａ）〜（９ｄ）で表される。
【数８】
2020027331.tif 000010
【００３８】
また、２×２行列Ｏｋｌに対応するエンコード行列の部分行列ｅｋｌを、下記式（１０）で定義する。
【数９】
2020027331.tif 000011
ここで、部分行列ｅｋｌは、Ｎ×Ｎ行列である。
【００３９】
部分行列ｅｋｌ及び行列Ｏｋｌを用いると、エンコード行列Ｅ１、Ｅ２は、下記式（１１ａ）、（１１ｂ）のように表すことができる。
【数１０】
2020027331.tif 000012
ここで、下記の演算子：
【数１１】
2020027331.tif 000013
は、クロネッカー積（Kronecker product）である。
【００４０】
一例を示せば、Ｎ＝２である場合、即ち、１つのＡＤコンバータ１５に対して設けられる検出電極３の数が４である場合、エンコード行列Ｅ１、Ｅ２は、下記式（１２ａ）、（１２ｂ）で表すことができる。
【数１２】
2020027331.tif 000014
エンコード行列Ｅ１の部分行列ｅ１１、ｅ２２、及び、エンコード行列Ｅ２の部分行列ｅ１２、ｅ２１は、２×２行列であり、これらの行列を下記式（１３ａ）〜（１３ｄ）で定義することで、Ｎ＝２である場合に式（１１ａ）、（１１ｂ）が成り立つことが理解されよう。
【数１３】
2020027331.tif 000015
【００４１】
エンコード行列Ｅｍが、基本とする線形変換Ｖｍに対応しているとすると、エンコードテンソルＥは、下記式（１４）で表すことができる。
【数１４】
2020027331.tif 000016
【００４２】
また、基本とする線形変換Ｗｍに対応するデコード行列をＸｍとすると、デコードテンソルＸは、下記式（１５）で表すことができる。
【数１５】
2020027331.tif 000017
【００４３】
この場合、出力テンソルｂＸは、下記式（１６）で表される。
【数１６】
2020027331.tif 000018
ここで、Ｍ＝２としている。即ち、式（１４）では、基本とする線形変換として行列Ｖ１、Ｖ２の２つが選択され、式（１５）では、基本とする線形変換として行列Ｗ１、Ｗ２の２つが選択されている。ここで、行列Ｖ１、Ｖ２は互いに直交しており、行列Ｗ１、Ｗ２は、互いに直交している。
【００４４】
ここで、エンコードテンソルＥとデコードテンソルＸの積ＸＥは、下記式（１７）で表される。
【数１７】
2020027331.tif 000019
式（１７）に示された積ＸＥが、同一行に１つのみ非零要素を持つとき、デコードテンソルＸは、エンコードテンソルＥで変調された入力テンソルａを復調できるといえる。
【００４５】
デコード行列Ｘ１、Ｘ２は、行列Ｏｘｌを用いて、下記式（１８）、（１９）で表すことができる。
【数１８】
2020027331.tif 000020
【数１９】
2020027331.tif 000021
ここで、式（１８）の行列ｘ１１、ｘ１２、ｘ２１、ｘ２２は、デコード行列Ｘ１の部分行列であり、式（１９）の行列ｙ１１、ｙ１２、ｙ２１、ｙ２２は、デコード行列Ｘ２の部分行列である。
【００４６】
行列Ｏｋｌの性質より、エンコードテンソルＥとデコードテンソルＸとの積ＸＥに含まれる、基本とする線形変換Ｖ１、Ｖ２と対応する行列は、下記式（２０）、（２１）で表される。
【数２０】
2020027331.tif 000022
【数２１】
2020027331.tif 000023
【００４７】
エンコードテンソルＥとデコードテンソルＸの積ＸＥが、同一行に１つのみ非零要素を持つという条件より、上述された、基本とする線形変換Ｖ１、Ｖ２と対応する行列から、次の８本の解くべき方程式が得られる。
【数２２】
2020027331.tif 000024
ここで、ｃ１〜ｃ１６は、任意定数であり、ｇ、ｇ’、ｈ、ｈ’は、１以上４以下の任意の整数である。
【００４８】
式（２２）の８本の方程式に解が存在すれば、エンコードテンソルＥとデコードテンソルＸの積ＸＥが、同一行に１つのみ非零要素を持ち、入力テンソルａを復調できることになる。式（２２）の８本の方程式には、エンコードテンソルＥについて４つ、デコード行列Ｘ１、Ｘ２についてそれぞれ４つの１２個の変数行列があり、更に、４つの変数ｇ、ｇ’、ｈ、ｈ’があるので、このままでは、直接に解くことは難しい。しかしながら、解は必ず存在する。一例としては、エンコード行列Ｅ１、Ｅ２の全ての部分行列ｅ１１、ｅ１２、ｅ２１、ｅ２２が、任意の正則な行列ｅに一致し、即ち、
【数２３】
2020027331.tif 000025
が成立し、かつ、デコード行列Ｘ１の部分行列ｘ１１、ｘ１２、ｘ２１、ｘ２２及びデコード行列Ｘ２の部分行列ｙ１１、ｙ１２、ｙ２１、ｙ２２について、下記式（２４ａ）、（２４ｂ）が成立するような解が、常に存在する。
【数２４】
2020027331.tif 000026
【００４９】
上記式（２３）、（２４ａ）、（２４ｂ）を満たすように、エンコード行列Ｅ１、Ｅ２の部分行列、デコード行列Ｘ１の部分行列、及び、デコード行列Ｘ２の部分行列を選択することにより、入力テンソルａを出力テンソルｂＸとして復調することができる。これは、デコーダ回路部１６から出力されるデジタル出力として、検出信号ｆ１〜ｆ２Ｎの信号レベルＡ１〜Ａ２Ｎの情報を得ることができることを意味する。
【００５０】
式（２２）の８本の方程式は、制約条件を追加することで解空間を狭くすることができる。加えて、制約条件を適切に設定することで、デコーダ回路部１６の回路規模を低減することができる。
【００５１】
例えば、同一列において基本とする線形変換が２種類以上出現しないようにデコード行列を選ぶと、デコーダ回路部１６において同一時間に動作する線形変換回路を１つにできる。これは、回路規模や制御論理規模の面で有利である。
【００５２】
例えば、デコード行列Ｘ１、Ｘ２として、式（２５）に示す偶数列の要素が全て０である行列Ｘ１ａ、及び式（２６）に示す奇数列の要素が全てゼロである行列Ｘ２ａを用いることで、デコード行列に関する変数行列の数を、行列ｘ１１、ｘ２１、ｙ１２、ｙ２２の４つに制限してもよい。
【数２５】
2020027331.tif 000027
【数２６】
2020027331.tif 000028
【００５３】
この場合、エンコードテンソルＥとデコードテンソルＸとの積ＸＥに含まれる、基本とする線形変換Ｖ１、Ｖ２と対応する行列は、下記式（２７）、（２８）で表される。
【数２７】
2020027331.tif 000029
【数２８】
2020027331.tif 000030
【００５４】
入力テンソルａを復調できる条件、即ち、エンコードテンソルＥとデコードテンソルＸとの積ＸＥが同一行に一つのみ非零要素を持つという条件は、式（２９）に示すように、より厳しく制限できる。
【数２９】
2020027331.tif 000031
ここで、Ｉは単位行列（unit matrix）であり、ｃ１、ｃ２、ｃ３、ｃ４は、任意定数であり、ｇは、１、２のうちいずれかの整数である。なぜならば、基本とする線形変換Ｖ１、Ｖ２と対応する行列の同一行に複数の非零要素が出現しても、デコード結果としては価値がなく冗長であるからである。
【００５５】
式（２９）の４本の方程式には、８つの変数行列と１つの変数ｇが存在するため、解は一意には求まらないが、解は実際に存在する。例えば、上記の式（２３）、（２４ａ）を満たすような部分行列ｅ１１、ｅ２１、ｅ１２、ｅ２２、ｘ１１、ｘ２１、ｙ１２、ｙ２２は、式（２９）の４本の方程式の解になる。
【００５６】
同様に、デコード行列Ｘ１、Ｘ２として、式（３０）に示す奇数列の要素が全て０である行列Ｘ１ｂ、及び式（３１）に示す偶数列の要素が全てゼロである行列Ｘ２ｂを用いることで、デコード行列に関する変数行列の数を、行列ｘ１２、ｘ２２、ｙ１１、ｙ２１の４つに制限してもよい。
【数３０】
2020027331.tif 000032
【数３１】
2020027331.tif 000033
【００５７】
この場合、エンコードテンソルＥとデコードテンソルＸとの積ＸＥに含まれる、基本とする線形変換Ｖ１、Ｖ２と対応する行列は、下記式（３２）、（３３）で表される。
【数３２】
2020027331.tif 000034
【数３３】
2020027331.tif 000035
【００５８】
入力テンソルａを復調できる条件、即ち、エンコードテンソルＥとデコードテンソルＸとの積ＸＥが同一行に一つのみ非零要素を持つという条件は、式（３４）に示すように、より厳しく制限できる。
【数３４】
2020027331.tif 000036
【００５９】
式（３４）の４本の方程式には、８つの変数行列と１つの変数ｇが存在するため、解は一意には求まらないが、解は実際に存在する。例えば、上記の式（２３）、（２４ｂ）を満たすような部分行列ｅ１１、ｅ２１、ｅ１２、ｅ２２、ｘ１２、ｘ２２、ｙ１１、ｙ２１は、式（２９）の４本の方程式の解になる。
【００６０】
以上に説明されているように、式（２２）、式（２９）又は式（３４）を満たす解を得た上で、エンコーダ回路部１４は、得られた解のエンコードテンソルＥに応じてミキサ２４に供給する搬送波Ｍｉｘ１〜Ｍｉｘ（２Ｎ）を選択するように設計され、デコーダ回路部１６は、得られたデコードテンソルＸに従った積和演算を実行するように設計される。
【００６１】
式（４）で表される、ＡＤコンバータ１５から出力されるデジタルデータストリームｑの値ｑ１〜ｑ２Ｎは、検出信号ｆ１〜ｆ２Ｎを信号Φ０、Φπで変調した情報、即ち、有効な信号成分の情報に加え、検出信号ｆ１〜ｆ２Ｎを信号Φπ／２、Φ―π／２で変調した情報、即ち、ノイズ成分の情報を有している。デコーダ回路部１６を、検出信号ｆ１〜ｆ２Ｎを信号Φπ／２、Φ―π／２で変調した情報を取り出すように設計することで、ノイズ検出を行ってもよい。
【００６２】
出力テンソルｂＸとして、検出信号ｆ１〜ｆ２Ｎを信号Φ０、Φπで変調した情報に加え、検出信号ｆ１〜ｆ２Ｎを信号Φ０、Φπと異なる位相を有する搬送波、具体的には、信号Φπ／２、Φ―π／２で変調した情報を取り出すために、一実施形態では、デコーダ回路部１６において、式（２９）の解となるデコード行列Ｘ１ａ、Ｘ２ａ、及び、式（３４）の解となるデコード行列Ｘ１ｂ、Ｘ２ｂから下記式（３５）で得ることができるデコード行列Ｘａ、Ｘｂを用いてもよい。
【数３５】
2020027331.tif 000037
【００６３】
デジタルデータストリームｑにデコード行列Ｘａを適用することにより、奇数番目の要素が検出信号ｆ１〜ｆ２Ｎを信号Φ０又はΦπで変調した情報、即ち、有効な信号成分の情報に対応し、偶数番目の要素が検出信号ｆ１〜ｆ２Ｎを信号Φπ／２、Φ―π／２で変調した情報、即ち、ノイズ成分の情報に対応するような出力テンソルｂＸを得ることができる。また、デジタルデータストリームｑにデコード行列Ｘｂを適用することにより、奇数番目の要素が有効な信号成分の情報に対応し、偶数番目の要素がノイズ成分の情報に対応するような出力テンソルｂＸを得ることができる。デコーダ回路部１６においてＡＤコンバータ１５から出力されるデジタルデータストリームｑに、デコード行列Ｘａ、Ｘｂを作用させることにより、有効な信号成分に対応するデジタル出力と、ノイズ成分に対応するデジタル出力とを得ることができる。
【００６４】
一実施形態では、演算装置５は、有効な信号成分に対応するデジタル出力に基づいて近接検出を行い、ノイズ成分に対応するデジタル出力に基づいてノイズ検出を行ってもよい。一実施形態では、あるセンシングフレームにおいてノイズ成分に対応するデジタル出力からノイズの存在を検出した場合、演算装置５が、当該センシングフレームについて得られた有効な信号成分に対応するデジタル出力のデータを破棄してもよい。この場合、物体のセンサアレイ１への近接検出は、ノイズが検出されなかったセンシングフレームにおける、有効な信号成分に対応するデジタル出力に基づいて行われてもよい。
【００６５】
上述された本開示の技術は、Ｑが３以上の奇数である場合、例えば、Ｑが２Ｎ−１である場合にも適用可能である。ここで、Ｎは、２以上の整数である。この場合、検出信号ｆ２Ｎの信号レベルＡ２Ｎが、第１〜第２Ｎバーストのいずれにおいてもゼロであるとして上記と同様の演算が行われる。検出信号ｆ２Ｎに関する演算結果は、デコーダ回路部１６において廃棄される。
【００６６】
以下では、Ｑ＝４かつＮ＝２である場合、即ち、１つのＡＤコンバータ１５に対して設けられる検出電極３の数が４である場合について、具体的な解及び容量センシング回路部４の構成の一例を示す。
【００６７】
Ｎ＝２である場合、エンコードテンソルＥは、４×４行列であり、エンコード行列Ｅ１、Ｅ２は、式（７ａ）（７ｂ）で記述される。また、エンコード行列Ｅ１、Ｅ２の部分行列ｅ１１、ｅ１２、ｅ２１、ｅ２２、デコード行列Ｘ１の部分行列ｘ１１、ｘ２１、ｘ１２、ｘ２２、デコード行列Ｘ２の部分行列ｙ１１、ｙ２１、ｙ１２、ｙ２２は、いずれも、２×２行列である。
【００６８】
エンコード行列Ｅ１、Ｅ２の全ての要素が＋１又は−１であるとき、エンコーダ回路部１４には、可変ゲイン段が不要であり、回路規模の面で有利である。デコード行列Ｘ１、Ｘ２についても同様である。そこで、エンコード行列Ｅ１、Ｅ２の部分行列ｅ１１、ｅ１２、ｅ２１、ｅ２２、デコード行列Ｘ１の部分行列ｘ１１、ｘ２１、ｘ１２、ｘ２２、デコード行列Ｘ２の部分行列ｙ１１、ｙ２１、ｙ１２、ｙ２２を、下記式（３６）の１６個の２×２行列から選択する。
【数３６】
2020027331.tif 000038
【００６９】
更に、エンコード行列の部分行列とデコード行列の部分行列が共に正則であれば、デコード行列の部分行列をエンコード行列の部分行列の逆行列の整数倍として扱えるため、計算が簡単になる。よって、解空間を下記式（３７）、（３８）のように制限する。
【数３７】
2020027331.tif 000039
【数３８】
2020027331.tif 000040
ここで、デコード行列の部分行列ｘｋｌ、ｙｋｌについての解空間の制限には、下記式（３９）の関係が利用されている。
【数３９】
2020027331.tif 000041
【００７０】
いま、エンコード行列の部分行列が正則であるとき、ｇ＝１、ｃ１＝ｃ２＝ｃ３＝ｃ４＝４とすると、下記式（４０）
【数４０】
2020027331.tif 000042
を満たすエンコード行列の部分行列とデコード行列の部分行列の最も簡単な例は、下記式（４１）で表されることが分かる。
【数４１】
2020027331.tif 000043
【００７１】
上記の式（３７）、（３８）のように解空間が制約される場合、エンコード行列の部分行列とデコード行列の部分行列との行列積において、２つの行列積の和又は差が単位行列の整数倍となるのは、行列積が単位行列の整数倍となるときのみである。つまり、ｇ＝１として、式（２２）は、下記式（４２）と書き換えることができ、
【数４２】
2020027331.tif 000044
式（４２）から、下記式（４３）が得られる。
【数４３】
2020027331.tif 000045
ここで、式（４３）に現れる係数２は、エンコード行列の部分行列の逆行列の整数倍となるデコード行列の部分行列が係数２を持つことによる。
【００７２】
今、右辺がゼロ行列になる下記の４本の式（４４）は、等価である。
【数４４】
2020027331.tif 000046
なぜならば、正則な行列同士の積が等しいとき、その逆行列も等しいからである。等価であることは、下記式（４５）、（４６）から容易に示すことができる。
【数４５】
2020027331.tif 000047
【数４６】
2020027331.tif 000048
これは、解を得るためには、行列積が等しくなる２組の正則な２×２行列を探せばよいことを意味している。実際、そのような組は複数存在する。
【００７３】
行列積の性質から、乗数行列の２つの列と対応する被乗数行列の２つの行とを同時に交換しても、行列積は変わらない。また、乗数行列の列の符号と対応する被乗数行列の２つの行の符号とが同時に反転しても行列積は変わらない。よって、被乗数行列であるエンコード行列の部分行列ｅｋｌに関する解は、下記式（４７）の関係から、
【数４７】
2020027331.tif 000049
下記式（４８）：
【数４８】
2020027331.tif 000050
と表すことができる最も簡単な解が一つ得られれば、他の解も容易に得られる。例えば、解を下記式（４９）のように選ぶと、２つのエンコード行列の行和の和が常に２になる。
【数４９】
2020027331.tif 000051
式（４９）は、入力テンソルａを復調できる解の一つである。
【００７４】
式（４９）に記述された解をより具体的に記述すれば、エンコードテンソルＥ、デコード行列Ｘａ、Ｘｂは、下記式（５０）、（５１）で表すことができる。
【数５０】
2020027331.tif 000052
【数５１】
2020027331.tif 000053
【００７５】
この場合、デコード行列Ｘａ、Ｘｂと、エンコードテンソルＥとの積は、下記式（５２）として表される。
【数５２】
2020027331.tif 000054
【００７６】
図４に示す実施形態では、エンコーダ回路部１４が、式（５０）に対応する構成を有しており、デコーダ回路部１６が、式（５１）に対応する構成を有している。ここで、１つのＡＤコンバータ１５に対して設けられる検出電極３の数が４である、言い換えれば、Ｑ＝４であり、エンコーダ回路部１４は、搬送波Ｍｉｘ１〜Ｍｉｘ４がそれぞれに供給される４つのミキサ２４１〜２４４を備えている。
【００７７】
デコーダ回路部１６は、デジタル復調器２５と、係数供給回路部２６と、デシメータ／フィルタ２７、２８と、デコーダ２９とを備えている。デジタル復調器２５は、駆動信号と同相の局所搬送波及び該同相の局所搬送波からπ／２だけ位相がずれた局所搬送波でデジタルデータストリームｑを復調して復調データを生成する。本実施形態では、デジタル復調器２５は、駆動信号と同相の局所搬送波に相当する係数Φ０をデジタルデータストリームｑに乗じるデジタルミキサ３１と、該同相の局所搬送波から位相がπ／２だけ遅れた局所搬送波に相当する係数Φπ／２をデジタルデータストリームｑに乗じるデジタルミキサ３２とを備えている。係数供給回路部２６は、参照クロック信号ＣＬＫＲＥＦに同期して、係数Φ０をデジタルミキサ３１に供給し、係数Φπ／２をデジタルミキサ３２に供給する。
【００７８】
デコーダ２９は、積和演算回路部３３、３４を備えている。積和演算回路部３３は、デコード行列Ｘａに相当する積和演算を行い、積和演算回路部３４は、デコード行列Ｘｂに相当する積和演算を行う。
【００７９】
デジメータ／フィルタ２７は、デジタルミキサ３１の出力を積和演算回路部３３、３４に分配するように構成され、デジメータ／フィルタ２８は、デジタルミキサ３２の出力を積和演算回路部３３、３４に分配するように構成されている。
【００８０】
以下では、図４に示す容量センシングシステム１００の動作を説明する。本実施形態では、Ｑ＝４、即ち、Ｎ＝２であり、ドライバ回路部１２は、バースト＃１〜＃４に渡って同一波形の駆動信号を検出電極３１〜３４に供給する。
【００８１】
図５に示すように、バースト＃１では、ミキサ２４１〜２４４は、それぞれ、信号Φ０、Φ−π／２、Φ０、Φπ／２を搬送波Ｍｉｘ１〜Ｍｉｘ４として用いて検出信号ｆ１〜ｆ４を変調する。このような動作は、式（５０）に示したエンコード行列Ｅ１、Ｅ２の第１行に対応している。バースト＃１においてＡＤコンバータ１５から出力されるデジタルデータストリームｑの値ｑ１は、式（５３）に示すように、
ｑ１＝（Ａ１＋Ａ３）Φ０−（Ａ２−Ａ４）Φπ／２          （５３）
である。デジタルミキサ３１、３２は、ｑ１に、それぞれ、係数Φ０、Φπ／２を乗じて得られる復調データＢ１．１、Ｂ１．２を出力する。ここで、復調データＢ１．１、Ｂ１．２は、下記式（５４ａ）、（５４ｂ）で表すことができる。
Ｂ１．１＝（Ａ１＋Ａ３）Φ０−（Ａ２−Ａ４）Φπ／２        （５４ａ）
Ｂ１．２＝（Ａ１＋Ａ３）Φπ／２＋（Ａ２−Ａ４）Φ０        （５４ｂ）
デジメータ／フィルタ２７は、デジタルミキサ３１から受け取った復調データＢ１．１を積和演算回路部３３に出力し、デジメータ／フィルタ２８は、デジタルミキサ３２から受け取った復調データＢ１．２を積和演算回路部３４に出力する。
【００８２】
図６に示すように、バースト＃２では、ミキサ２４１〜２４４は、それぞれ、信号Φπ／２、Φ０、Φ−π／２、Φ０を搬送波Ｍｉｘ１〜Ｍｉｘ４として用いて検出信号ｆ１〜ｆ４を変調する。このような動作は、式（５０）に示したエンコード行列Ｅ１、Ｅ２の第２行に対応している。バースト＃２においてＡＤコンバータ１５から出力されるデジタルデータストリームｑの値ｑ２は、式（５５）に示すように、
ｑ２＝（Ａ１−Ａ３）Φπ／２＋（Ａ２＋Ａ４）Φ０          （５５）
である。デジタルミキサ３１、３２は、ｑ２に、それぞれ、係数Φ０、Φπ／２を乗じて得られる復調データＢ２．１、Ｂ２．２を出力する。ここで、復調データＢ２．１、Ｂ２．２は、下記式（５６ａ）、（５６ｂ）で表すことができる。
Ｂ２．１＝（Ａ１−Ａ３）Φπ／２＋（Ａ２＋Ａ４）Φ０        （５６ａ）
Ｂ２．２＝−（Ａ１−Ａ３）Φ０＋（Ａ２＋Ａ４）Φπ／２      （５６ｂ）
デジメータ／フィルタ２７は、デジタルミキサ３１から受け取った復調データＢ２．１を積和演算回路部３４に出力し、デジメータ／フィルタ２８は、デジタルミキサ３２から受け取った復調データＢ２．２を積和演算回路部３３に出力する。
【００８３】
図７に示すように、バースト＃３では、ミキサ２４１〜２４４は、それぞれ、信号Φ０、Φπ／２、Φπ、Φπ／２を搬送波Ｍｉｘ１〜Ｍｉｘ４として用いて検出信号ｆ１〜ｆ４を変調する。このような動作は、式（５０）に示したエンコード行列Ｅ１、Ｅ２の第３行に対応している。バースト＃３においてＡＤコンバータ１５から出力されるデジタルデータストリームｑの値ｑ３は、式（５７）に示すように、
ｑ３＝（Ａ１−Ａ３）Φ０＋（Ａ２＋Ａ４）Φπ／２          （５７）
である。デジタルミキサ３１、３２は、ｑ３に、それぞれ、係数Φ０、Φπ／２を乗じて得られる復調データＢ３．１、Ｂ３．２を出力する。ここで、復調データＢ３．１、Ｂ３．２は、下記式（５８ａ）、（５８ｂ）で表すことができる。
Ｂ３．１＝（Ａ１−Ａ３）Φ０＋（Ａ２＋Ａ４）Φπ／２        （５８ａ）
Ｂ３．２＝（Ａ１−Ａ３）Φπ／２−（Ａ２＋Ａ４）Φ０        （５８ｂ）
デジメータ／フィルタ２７は、デジタルミキサ３１から受け取った復調データＢ３．１を積和演算回路部３３に出力し、デジメータ／フィルタ２８は、デジタルミキサ３２から受け取った復調データＢ３．２を積和演算回路部３４に出力する。
【００８４】
図８に示すように、バースト＃４では、ミキサ２４１〜２４４は、それぞれ、信号Φπ／２、Φ０、Φπ／２、Φ０を搬送波Ｍｉｘ１〜Ｍｉｘ４として用いて検出信号ｆ１〜ｆ４を変調する。このような動作は、式（５０）に示したエンコード行列Ｅ１、Ｅ２の第４行に対応している。バースト＃２においてＡＤコンバータ１５から出力されるデジタルデータストリームｑの値ｑ４は、式（５９）に示すように、
ｑ４＝（Ａ１＋Ａ３）Φπ／２−（Ａ２−Ａ４）Φ０          （５９）
である。デジタルミキサ３１、３２は、ｑ４に、それぞれ、係数Φ０、Φπ／２を乗じて得られる復調データＢ４．１、Ｂ４．２を出力する。ここで、復調データＢ４．１、Ｂ４．２は、下記式（６０ａ）、（６０ｂ）で表すことができる。
Ｂ４．１＝（Ａ１＋Ａ３）Φπ／２−（Ａ２−Ａ４）Φ０        （６０ａ）
Ｂ４．２＝−（Ａ１＋Ａ３）Φ０−（Ａ２−Ａ４）Φπ／２      （６０ｂ）
デジメータ／フィルタ２７は、デジタルミキサ３１から受け取った復調データＢ４．１を積和演算回路部３４に出力し、デジメータ／フィルタ２８は、デジタルミキサ３２から受け取った復調データＢ４．２を積和演算回路部３３に出力する。
【００８５】
デコーダ２９の積和演算回路部３３、３４は、バースト＃１〜＃４においてデシメータ／フィルタ２７、２８から受け取ったデータＢ１．１〜Ｂ１．４、及び、Ｂ２．１〜Ｂ２．４に対してデコード行列Ｘａ、Ｘｂに対応する演算を行い、有効な信号成分に対応するデジタル出力４Ａ１Φ０、４Ａ２Φ０、４Ａ３Φ０、４Ａ４Φ０、及び、ノイズ成分に対応するデジタル出力４Ａ１Φπ／２、４Ａ２Φπ／２、４Ａ３Φπ／２、４Ａ４Φπ／２を算出する。ここで、デコード行列Ｘａ、Ｘｂは、虚数ｉを含んでいるが、積和演算回路部３３、３４は、虚数ｉを乗じる演算を行う場合にデジタルミキサ３２から出力された値を使用し、積和演算回路部３３、３４それ自体は実数の範囲で演算を行うように構成されている。
【００８６】
具体的には、積和演算回路部３３は、バースト＃１〜＃４で受け取った復調データＢ１．１、Ｂ２．２、Ｂ３．１、Ｂ４．２について下記の行列演算を行うことで、デジタル出力４Ａ１Φ０、４Ａ２Φπ／２、４Ａ３Φ０、４Ａ４Φπ／２を算出する。
【数５３】
2020027331.tif 000055
式（６１）に現れる４×４行列は、デコード行列Ｘａに対応しているが、虚数ｉを用いない形式で表現されている。
【００８７】
一方、積和演算回路部３４は、バースト＃１〜＃４で受け取った復調データＢ１．２、Ｂ２．１、Ｂ３．２、Ｂ４．１について下記式（６２）の行列演算を行うことで、デジタル出力４Ａ１Φπ／２、４Ａ２Φ０、４Ａ３Φπ／２、４Ａ４Φ０を算出する。
【数５４】
2020027331.tif 000056
【００８８】
演算装置５は、有効な信号成分に対応するデジタル出力４Ａ１Φ０、４Ａ２Φ０、４Ａ３Φ０、４Ａ４Φ０に基づいて物体のセンサアレイ１への近接検出のための演算処理を行う。
【００８９】
演算装置５は、更に、ノイズ成分に対応するデジタル出力４Ａ１Φπ／２、４Ａ２Φπ／２、４Ａ３Φπ／２、４Ａ４Φπ／２に基づいてノイズ検出を行う。検出信号ｆ１〜ｆ４にノイズの影響がない場合には、デジタル出力４Ａ１Φπ／２、４Ａ２Φπ／２、４Ａ３Φπ／２、４Ａ４Φπ／２はゼロであることが期待される。そうでない場合、検出信号ｆ１〜ｆ４がノイズの影響があると判断できる。
【００９０】
以上には、本開示の様々な実施形態が具体的に記載されているが、本開示に記載された技術は、様々な変更と共に実施され得る。例えば、上記には自己容量センシングを行う実施形態が記述されているが、相互容量センシングが行われてもよい。この場合、センサアレイ１に検出電極３１〜３Ｑに対向する駆動電極が設けられる。ドライバ回路部１２は、検出電極３１〜３Ｑに対向する駆動電極に駆動信号を供給する。
【００９１】
また、図１には、一のＡＤコンバータ１５に対応する検出電極３が縦方向に並んでいる構成が図示されているが、一のＡＤコンバータ１５に対応する検出電極３の配置は、様々に変更可能である。例えば、図９に示すように、検出電極３がＱ個のグループ４０１〜４０Ｑにグループ化され、グループ４０１〜４０Ｑが特定方向に、図１では横方向に並んで配置される場合に、異なるグループ４０に属するＱ個の検出電極３が一のＡＤコンバータ１５に対応する検出電極３として選択されてもよい。例えば、図９においてハッチングで示された検出電極３が、一のＡＤコンバータ１５に対応する検出電極３として選択されてもよい。
【符号の説明】
【００９２】
１００      ：容量センシングシステム
１        ：センサアレイ
２        ：半導体装置
３        ：検出電極
４        ：容量センシング回路部
５        ：演算装置
６        ：破線
１１      ：入力端子
１２      ：ドライバ回路部
１３      ：カレントコンベア回路部
１４      ：エンコーダ回路部
１５      ：ＡＤコンバータ
１６      ：デコーダ回路部
２１      ：ドライバ
２２      ：カレントコンベア
２３      ：移相器
２４      ：ミキサ
２５      ：デジタル復調器
２６      ：係数供給回路部
２７、２８：デシメータ／フィルタ
２９      ：デコーダ
３１、３２：デジタルミキサ
３３、３４：積和演算回路部
４０        ：グループ
【図１】
2020027331.tif 000057
【図２】
2020027331.tif 000058
【図３】
2020027331.tif 000059
【図４】
2020027331.tif 000060
【図５】
2020027331.tif 000061
【図６】
2020027331.tif 000062
【図７】
2020027331.tif 000063
【図８】
2020027331.tif 000064
【図９】
2020027331.tif 000065