(57)【要約】【課題】画素の検査を速やかに実行することが可能な液晶表示装置を提供すること。【解決手段】液晶表示装置１は、検査対象の行の複数の画素１２からデータ線Ｄ１＋〜Ｄｍ＋に読み出された正極性の複数の画素駆動電圧ＶＰＥと、検査対象の行の複数の画素１２からデータ線Ｄ１−〜Ｄｍ−に読み出された負極性の複数の画素駆動電圧ＶＰＥと、のそれぞれの電位差を増幅するセンスアンプＳＡ＿１〜ＳＡ＿ｍと、各画素１２は、画素駆動電極ＰＥに印可された正極性の画素駆動電圧ＶＰＥを対応する正極性のデータ線に出力するか否かを切り替えるスイッチトランジスタＴｒ９と、画素駆動電極ＰＥに印可された負極性の画素駆動電圧ＶＰＥを対応する負極性のデータ線に供給するか否かを切り替えるスイッチトランジスタＴｒ１０と、を有する。【選択図】図７
2020020847.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素と、
前記複数の画素の各列に対応して設けられた複数の第１データ線と、
前記複数の画素の各列に対応して設けられた複数の第２データ線と、
前記複数の第１データ線のそれぞれに正極性の映像信号を供給するか否かを切り替えるとともに、前記複数の第２データ線のそれぞれに負極性の映像信号を供給するか否かを切り替える複数の第１スイッチ素子と、
検査対象の行の複数の前記画素から前記複数の第１データ線のそれぞれに読み出された複数の正極性の画素駆動電圧と、検査対象の行の複数の前記画素から前記複数の第２データ線のそれぞれに読み出された複数の負極性の画素駆動電圧と、の間のそれぞれの電位差を増幅して、複数の検出信号として出力する複数のセンスアンプと、を備え、
各前記画素は、
対応する前記第１データ線に供給された前記正極性の映像信号をサンプリングしてホールドする第１サンプルホールド回路と、
対応する前記第２データ線に供給された前記負極性の映像信号をサンプリングしてホールドする第２サンプルホールド回路と、
画素駆動電極、共通電極、及び、それらの間に封入された液晶によって構成された液晶表示素子と、
前記第１サンプルホールド回路にホールドされた前記正極性の映像信号の電圧、及び、前記第２サンプルホールド回路にホールドされた前記負極性の映像信号の電圧、を選択的に前記画素駆動電極に印可する選択部と、
前記第１サンプルホールド回路から前記選択部を介して前記画素駆動電極に印可された電圧を前記正極性の画素駆動電圧として前記対応する第１データ線に出力するか否かを切り替える第１スイッチトランジスタと、
前記第２サンプルホールド回路から前記選択部を介して前記画素駆動電極に印可された電圧を前記負極性の画素駆動電圧として前記対応する第２データ線に出力するか否かを切り替える第２スイッチトランジスタと、を有する、
液晶表示装置。
【請求項２】
前記第１サンプルホールド回路にホールドされた前記正極性の映像信号の電圧を出力する第１ソースフォロワバッファと、
前記第２サンプルホールド回路にホールドされた前記負極性の映像信号の電圧を出力する第２ソースフォロワバッファと、をさらに備え、
前記選択部は、前記第１及び前記第２ソースフォロワバッファのそれぞれの出力電圧を選択的に前記画素駆動電極に印可するように構成されている、
請求項１に記載の液晶表示装置。
【請求項３】
検査対象の行の複数の前記画素から前記複数の第１データ線のそれぞれに前記複数の正極性の画素駆動電圧が読み出される前に、前記複数の第１データ線のそれぞれに所定電圧を供給する複数の第２スイッチ素子と、
検査対象の行の複数の前記画素から前記複数の第２データ線のそれぞれに前記複数の負極性の画素駆動電圧が読み出される前に、前記複数の第２データ線のそれぞれに前記所定電圧を供給する複数の第３スイッチ素子と、をさらに備えた、
請求項１又は２に記載の液晶表示装置。
【請求項４】
前記映像信号の書き込み時には、前記複数の第１スイッチ素子をオンし、かつ、各前記画素に設けられた前記第１及び前記第２スイッチトランジスタをオフし、前記映像信号の読み出し時には、前記複数の第１スイッチ素子をオフした状態で、検査対象の行の各前記画素に設けられた前記第１及び前記第２スイッチトランジスタを選択的にオンするように制御するドライバをさらに備えた、
請求項１〜３の何れか一項に記載の液晶表示装置。
【請求項５】
複数の画素と、
前記複数の画素の各列に対応して設けられた複数の第１データ線と、
前記複数の画素の各列に対応して設けられた複数の第２データ線と、
前記複数の第１データ線のそれぞれに正極性の映像信号を供給するか否かを切り替えるとともに、前記複数の第２データ線のそれぞれに負極性の映像信号を供給するか否かを切り替える複数の第１スイッチ素子と、
検査対象の行の複数の前記画素から前記複数の第１データ線のそれぞれに読み出された複数の正極性の画素駆動電圧と、検査対象の行の複数の前記画素から前記複数の第２データ線のそれぞれに読み出された複数の負極性の画素駆動電圧と、の間のそれぞれの電位差を増幅して、複数の検出信号として出力する複数のセンスアンプと、を備え、
各前記画素は、
対応する前記第１データ線に供給された前記正極性の映像信号をサンプリングしてホールドする第１サンプルホールド回路と、
対応する前記第２データ線に供給された前記負極性の映像信号をサンプリングしてホールドする第２サンプルホールド回路と、
画素駆動電極、共通電極、及び、それらの間に封入された液晶によって構成された液晶表示素子と、
前記第１サンプルホールド回路にホールドされた前記正極性の映像信号の電圧、及び、前記第２サンプルホールド回路にホールドされた前記負極性の映像信号の電圧、を選択的に前記画素駆動電極に印可する選択部と、
前記第１サンプルホールド回路から前記選択部を介して前記画素駆動電極に印可された電圧を前記正極性の画素駆動電圧として前記対応する第１データ線に出力するか否かを切り替える第１スイッチトランジスタと、
前記第２サンプルホールド回路から前記選択部を介して前記画素駆動電極に印可された電圧を前記負極性の画素駆動電圧として前記対応する第２データ線に出力するか否かを切り替える第２スイッチトランジスタと、を有する、
液晶表示装置の画素検査方法であって、
各前記画素に設けられた前記第１及び前記第２スイッチトランジスタをオフした状態で、前記複数の第１スイッチ素子をオンすることにより、前記複数の第１データ線のそれぞれに前記正極性の映像信号を供給するとともに、前記複数の第２データ線のそれぞれに前記負極性の映像信号を供給し、
前記複数の第１データ線のそれぞれから検査対象の行の複数の前記画素に前記正極性の映像信号を書き込むとともに、前記複数の第２データ線のそれぞれから検査対象の行の複数の前記画素に前記負極性の映像信号を書き込み、
前記複数の第１スイッチ素子をオフした状態で、検査対象の行の各前記画素に設けられた前記第１スイッチトランジスタをオンすることにより、検査対象の行の複数の前記画素から前記複数の第１データ線のそれぞれに前記複数の正極性の画素駆動電圧を読み出し、
前記複数の第１スイッチ素子をオフした状態で、検査対象の行の各前記画素に設けられた前記第２スイッチトランジスタをオンすることにより、検査対象の行の複数の前記画素から前記複数の第２データ線のそれぞれに前記複数の負極性の画素駆動電圧を読み出し、
前記複数のセンスアンプを用いて、検査対象の行の複数の前記画素から前記複数の第１データ線のそれぞれに読み出された前記複数の正極性の画素駆動電圧と、検査対象の行の複数の前記画素から前記複数の第２データ線のそれぞれに読み出された前記複数の負極性の画素駆動電圧と、の間のそれぞれの電位差を増幅して、複数の検出信号として出力し、
前記複数のセンスアンプのそれぞれから出力された前記複数の検出信号に基づいて、検査対象の行の複数の前記画素の故障の有無を検出する、
液晶表示装置の画素検査方法。
【請求項６】
前記液晶表示装置は、
前記第１サンプルホールド回路にホールドされた前記正極性の映像信号の電圧を出力する第１ソースフォロワバッファと、
前記第２サンプルホールド回路にホールドされた前記負極性の映像信号の電圧を出力する第２ソースフォロワバッファと、をさらに備え、
前記選択部は、前記第１及び前記第２ソースフォロワバッファのそれぞれの出力電圧を選択的に前記画素駆動電極に印可するように構成されている、
請求項５に記載の液晶表示装置の画素検査方法。
【請求項７】
前記液晶表示装置は、
前記複数の第１データ線のそれぞれに所定電圧を供給するか否かを切り替える複数の第２スイッチ素子と、
前記複数の第２データ線のそれぞれに前記所定電圧を供給する否かを切り替える複数の第３スイッチ素子と、をさらに備え、
検査対象の行の複数の前記画素から前記複数の第１データ線のそれぞれに前記複数の正極性の画素駆動電圧が読み出される前に、前記複数の第２スイッチ素子をオンすることにより、前記複数の第１データ線のそれぞれに前記所定電圧を供給し、
検査対象の行の複数の前記画素から前記複数の第２データ線のそれぞれに前記複数の負極性の画素駆動電圧が読み出される前に、前記複数の第３スイッチ素子をオンすることにより、前記複数の第２データ線のそれぞれに前記所定電圧を供給し、
前記複数の第１スイッチ素子をオフした状態に加えて、前記複数の第２スイッチ素子をオフし、かつ、前記複数の第３スイッチ素子をオフした状態で、検査対象の行の各前記画素に設けられた前記第１スイッチトランジスタをオンすることにより、検査対象の行の複数の前記画素から前記複数の第１データ線のそれぞれに前記複数の正極性の画素駆動電圧を読み出し、
前記複数の第１スイッチ素子をオフした状態に加えて、前記複数の第２スイッチ素子をオフし、かつ、前記複数の第３スイッチ素子をオフした状態で、検査対象の行の各前記画素に設けられた前記第２スイッチトランジスタをオンすることにより、検査対象の行の複数の前記画素から前記複数の第２データ線のそれぞれに前記複数の負極性の画素駆動電圧を読み出す、
請求項５又は６に記載の液晶表示装置の画素検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置及びその画素検査方法に関し、速やかに画素の検査を実行するのに適した液晶表示装置及びその画素検査方法に関する。
【背景技術】
【０００２】
特許文献１に開示された液晶表示装置は、マトリクス状に配置された複数の画素と、複数の画素の各列に対応して設けられた複数組のデータ線と、複数の画素の各行に対応して設けられた複数のゲート線と、複数組のデータ線に対して組単位で順番に正極性及び負極性の映像信号を供給するための複数のスイッチと、複数のスイッチ及び複数のゲート線を駆動する駆動手段と、を備える。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２２３２８９公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、液晶表示装置には、信頼性向上のため、例えば製品出荷前に画素に欠陥や特性劣化がないかを検査することが求められている。
【０００５】
しかし、特許文献１には、画素の検査方法についての具体的な内容が開示されていない。したがって、特許文献１に開示された液晶表示装置では、例えば、通常動作時における画素への映像信号の書き込み経路を用いて、検査対象の画素に書き込まれた映像信号（画素駆動電圧）が読み出され、その読み出された映像信号に基づいて画素の検査が行われているものと考えられる。しかしながら、この検査方法では、映像信号の伝搬経路に付加された大きな配線容量の影響で、検査対象の画素に書き込まれた映像信号を速やかに読み出すことができないため、速やかに画素の検査を実行することができない、という問題があった。
【０００６】
本発明は以上の点に鑑みなされたもので、速やかに画素の検査を実行することが可能な液晶表示装置及びその画素検査方法を提供することを目的する。
【課題を解決するための手段】
【０００７】
本発明の一態様にかかる液晶表示装置は、複数の画素と、前記複数の画素の各列に対応して設けられた複数の第１データ線と、前記複数の画素の各列に対応して設けられた複数の第２データ線と、前記複数の第１データ線のそれぞれに正極性の映像信号を供給するか否かを切り替えるとともに、前記複数の第２データ線のそれぞれに負極性の映像信号を供給するか否かを切り替える複数の第１スイッチ素子と、検査対象の行の複数の前記画素から前記複数の第１データ線のそれぞれに読み出された複数の正極性の画素駆動電圧と、検査対象の行の複数の前記画素から前記複数の第２データ線のそれぞれに読み出された複数の負極性の画素駆動電圧と、の間のそれぞれの電位差を増幅して、複数の検出信号として出力する複数のセンスアンプと、を備え、各前記画素は、対応する前記第１データ線に供給された前記正極性の映像信号をサンプリングしてホールドする第１サンプルホールド回路と、対応する前記第２データ線に供給された前記負極性の映像信号をサンプリングしてホールドする第２サンプルホールド回路と、画素駆動電極、共通電極、及び、それらの間に封入された液晶によって構成された液晶表示素子と、前記第１サンプルホールド回路にホールドされた前記正極性の映像信号の電圧、及び、前記第２サンプルホールド回路にホールドされた前記負極性の映像信号の電圧、を選択的に前記画素駆動電極に印可する選択部と、前記第１サンプルホールド回路から前記選択部を介して前記画素駆動電極に印可された電圧を前記正極性の画素駆動電圧として前記対応する第１データ線に出力するか否かを切り替える第１スイッチトランジスタと、前記第２サンプルホールド回路から前記選択部を介して前記画素駆動電極に印可された電圧を前記負極性の画素駆動電圧として前記対応する第２データ線に出力するか否かを切り替える第２スイッチトランジスタと、を有する。
【０００８】
本発明の一態様にかかる液晶表示装置の画素検査方法は、複数の画素と、前記複数の画素の各列に対応して設けられた複数の第１データ線と、前記複数の画素の各列に対応して設けられた複数の第２データ線と、前記複数の第１データ線のそれぞれに正極性の映像信号を供給するか否かを切り替えるとともに、前記複数の第２データ線のそれぞれに負極性の映像信号を供給するか否かを切り替える複数の第１スイッチ素子と、検査対象の行の複数の前記画素から前記複数の第１データ線のそれぞれに読み出された複数の正極性の画素駆動電圧と、検査対象の行の複数の前記画素から前記複数の第２データ線のそれぞれに読み出された複数の負極性の画素駆動電圧と、の間のそれぞれの電位差を増幅して、複数の検出信号として出力する複数のセンスアンプと、を備え、各前記画素は、対応する前記第１データ線に供給された前記正極性の映像信号をサンプリングしてホールドする第１サンプルホールド回路と、対応する前記第２データ線に供給された前記負極性の映像信号をサンプリングしてホールドする第２サンプルホールド回路と、画素駆動電極、共通電極、及び、それらの間に封入された液晶によって構成された液晶表示素子と、前記第１サンプルホールド回路にホールドされた前記正極性の映像信号の電圧、及び、前記第２サンプルホールド回路にホールドされた前記負極性の映像信号の電圧、を選択的に前記画素駆動電極に印可する選択部と、前記第１サンプルホールド回路から前記選択部を介して前記画素駆動電極に印可された電圧を前記正極性の画素駆動電圧として前記対応する第１データ線に出力するか否かを切り替える第１スイッチトランジスタと、前記第２サンプルホールド回路から前記選択部を介して前記画素駆動電極に印可された電圧を前記負極性の画素駆動電圧として前記対応する第２データ線に出力するか否かを切り替える第２スイッチトランジスタと、を有する、液晶表示装置の画素検査方法であって、各前記画素に設けられた前記第１及び前記第２スイッチトランジスタをオフした状態で、前記複数の第１スイッチ素子をオンすることにより、前記複数の第１データ線のそれぞれに前記正極性の映像信号を供給するとともに、前記複数の第２データ線のそれぞれに前記負極性の映像信号を供給し、前記複数の第１データ線のそれぞれから検査対象の行の複数の前記画素に前記正極性の映像信号を書き込むとともに、前記複数の第２データ線のそれぞれから検査対象の行の複数の前記画素に前記負極性の映像信号を書き込み、前記複数の第１スイッチ素子をオフした状態で、検査対象の行の各前記画素に設けられた前記第１スイッチトランジスタをオンすることにより、検査対象の行の複数の前記画素から前記複数の第１データ線のそれぞれに前記複数の正極性の画素駆動電圧を読み出し、前記複数の第１スイッチ素子をオフした状態で、検査対象の行の各前記画素に設けられた前記第２スイッチトランジスタをオンすることにより、検査対象の行の複数の前記画素から前記複数の第２データ線のそれぞれに前記複数の負極性の画素駆動電圧を読み出し、前記複数のセンスアンプを用いて、検査対象の行の複数の前記画素から前記複数の第１データ線のそれぞれに読み出された前記複数の正極性の画素駆動電圧と、検査対象の行の複数の前記画素から前記複数の第２データ線のそれぞれに読み出された前記複数の負極性の画素駆動電圧と、の間のそれぞれの電位差を増幅して、複数の検出信号として出力し、前記複数のセンスアンプのそれぞれから出力された前記複数の検出信号に基づいて、検査対象の行の複数の前記画素の故障の有無を検出する。
【発明の効果】
【０００９】
本発明によれば、速やかに画素の検査を実行することが可能な液晶表示装置及びその画素検査方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本実施の形態に至る前の構想にかかる液晶表示装置の構成例を示す図である。
【図２】図１に示す液晶表示装置に設けられた水平ドライバ１６及びアナログスイッチ部１７をより詳細に示す図である。
【図３】図１に示す液晶表示装置に設けられた画素の具体的な構成例を示す図である。
【図４】図１に示す液晶表示装置による画素の駆動方法を説明するためのタイミングチャートである。
【図５】画素に書き込まれる正極性映像信号及び負極性映像信号のそれぞれの黒から白までの電圧レベルを説明するための図である。
【図６】図１に示す液晶表示装置の画像表示モードでの動作を示すタイミングチャートである。
【図７】実施の形態１にかかる液晶表示装置の構成例を示す図である。
【図８】図７に示す液晶表示装置に設けられた画素及びその周辺回路の具体的な構成例を示す図である。
【図９】図７に示す液晶表示装置に設けられたスイッチ部１８、センスアンプ部１９、及び、ラッチ部２０をより詳細に示す図である。
【図１０】図７に示す液晶表示装置に設けられたセンスアンプＳＡ＿ｉの具体的な構成例を示す図である。
【図１１】図７に示す液晶表示装置に設けられたシフトレジスタ回路２１の具体的な構成例を示す図である。
【図１２】図７に示す液晶表示装置の画素検査モードでの動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
＜発明者による事前検討＞
実施の形態１にかかる液晶表示装置について説明する前に、本発明者が事前検討した内容について説明する。
【００１２】
（構想段階の液晶表示装置５０の構成）
図１は、構想段階のアクティブマトリクス型の液晶表示装置５０の構成例を示す図である。図１に示すように、液晶表示装置５０は、画像表示部５１と、タイミング発生器１３と、極性切り替え制御回路１４と、垂直シフトレジスタ＆レベルシフタ１５と、水平ドライバ１６と、アナログスイッチ部１７と、ＡＮＤ回路ＡＤＡ１〜ＡＤＡｎ、ＡＤＢ１〜ＡＤＢｎと、を備える。水平ドライバ１６は、アナログスイッチ部１７とともにデータ線駆動回路を構成しており、シフトレジスタ回路１６１と、１ラインラッチ回路１６２と、コンパレータ部１６３と、階調カウンタ１６４と、を有する。なお、図１には、通常動作時に液晶表示装置５０に接続されるランプ信号発生器２も示されている。
【００１３】
図２は、液晶表示装置５０に設けられた水平ドライバ１６及びアナログスイッチ部１７をより詳細に示す図である。コンパレータ部１６３は、ｍ（ｍは２以上の整数）列の画素５２に対応するｍ個のコンパレータ１６３＿１〜１６３＿ｍを備える。アナログスイッチ部１７は、ｍ列の画素５２に対応するｍ組のスイッチ素子ＳＷ１＋，ＳＷ１−〜ＳＷｍ＋，ＳＷｍ−を備える。
【００１４】
画像表示部５１の画素配置領域には、水平方向（Ｘ軸方向）に延びるｎ行（ｎは２以上の整数）の行走査線Ｇ１〜Ｇｎ及びｎ行の読み出し用スイッチ選択線ＴＧ１〜ＴＧｎと、垂直方向（Ｙ軸方向）に延びるｍ列のデータ線Ｄ１＋，Ｄ１−〜Ｄｍ＋，Ｄｍ−の組と、が配線されている。また、画像表示部５１の画素配置領域には、ゲート制御信号線Ｓ＋，Ｓ−、及び、ゲート制御信号線Ｂが配線されている。
【００１５】
画像表示部５１は、規則的に配置された複数の画素５２を有する。ここで、複数の画素５２は、水平方向（Ｘ方向）に延びるｎ行の行走査線Ｇ１〜Ｇｎと、垂直方向（Ｙ方向）に延びるｍ組のデータ線Ｄ１＋，Ｄ１−〜Ｄｍ＋，Ｄｍ−と、が交差する合計ｎ×ｍ個の交差部に二次元マトリクス状に配置されている。
【００１６】
行走査線Ｇｊ（ｊは１〜ｎの任意の整数）、及び、読み出し用スイッチ選択線ＴＧｊは、ｊ行目に配置されたｍ個の画素５２のそれぞれに共通に接続されている。また、データ線Ｄｉ＋，Ｄｉ−（ｉは１〜ｍの任意の整数）は、ｉ列目に配置されたｎ個の画素５２のそれぞれに共通に接続されている。さらに、ゲート制御信号線Ｓ＋，Ｓ−、及び、ゲート制御信号線Ｂは、何れも、全ての画素５２に共通に接続されている。ただし、ゲート制御信号線Ｓ＋，Ｓ−、及び、ゲート制御信号線Ｂは、何れも、行毎に個別に設けられても良い。
【００１７】
極性切り替え制御回路１４は、タイミング発生器１３によって生成されたタイミング信号に基づいて、ゲート制御信号線Ｓ＋に対して正極性用のゲート制御信号（以下、ゲート制御信号Ｓ＋と称す）を出力し、ゲート制御信号線Ｓ−に対して負極性用ゲート制御信号（以下、ゲート制御信号Ｓ−と称す）を出力し、さらに、ゲート制御信号線Ｂに対してゲート制御信号（以下、ゲート制御信号Ｂと称す）を出力する。
【００１８】
垂直シフトレジスタ＆レベルシフタ１５は、ｎ行の走査パルスを１行目からｎ行目にかけて１行ずつ順番に１水平走査期間ＨＳＴの周期で出力する。ＡＮＤ回路ＡＤＡ１〜ＡＤＡｎは、それぞれ、外部から供給されるモード切替信号ＭＤに基づいて、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを行走査線Ｇ１〜Ｇｎに出力するか否かを制御する。ＡＮＤ回路ＡＤＢ１〜ＡＤＢｎは、それぞれ、外部から供給されるモード切替信号ＭＤに基づいて、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを読み出し用スイッチ選択線ＴＧ１〜ＴＧｎに出力するか否かを制御する。
【００１９】
例えば、画素５２に映像信号が書き込まれる動作（画像書き込み動作）の場合、外部からＨレベルのモード切替信号ＭＤが供給される。この場合、ＡＮＤ回路ＡＤＡ１〜ＡＤＡｎは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを行走査線Ｇ１〜Ｇｎに出力する。他方、ＡＮＤ回路ＡＤＢ１〜ＡＤＢｎは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを、読み出し用スイッチ選択線ＴＧ１〜ＴＧｎに出力しない。そのため、読み出し用スイッチ選択線ＴＧ１〜ＴＧｎは何れもＬレベルに固定される。
【００２０】
それに対し、画素５２に書き込まれた映像信号が読み出される動作（画像読み出し動作）の場合、外部からＬレベルのモード切替信号ＭＤが供給される。この場合、ＡＮＤ回路ＡＤＢ１〜ＡＤＢｎは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを、読み出し用スイッチ選択線ＴＧ１〜ＴＧｎに出力する。他方、ＡＮＤ回路ＡＤＡ１〜ＡＤＡｎは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを行走査線Ｇ１〜Ｇｎに出力しない。そのため、行走査線Ｇ１〜Ｇｎは何れもＬレベルに固定される。
【００２１】
（画素５２の具体的な構成例）
図３は、画素５２の具体的な構成例を示す図である。ここでは、ｎ行×ｍ列の画素５２のうちｊ行目かつｉ列目に設けられた画素５２について説明する。
【００２２】
図３に示すように、画素５２は、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｔｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ６，Ｔｒ９と、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｔｒ３，Ｔｒ４，Ｔｒ７，Ｔｒ８と、を有する。
【００２３】
トランジスタＴｒ１及び保持容量Ｃｓ１は、データ線Ｄｉ＋を介して供給される正極性の映像信号をサンプルしてホールドするサンプルホールド回路を構成している。具体的には、トランジスタＴｒ１では、ソースがデータ線対の一方のデータ線Ｄｉ＋に接続され、ドレインがトランジスタＴｒ３のゲートに接続され、ゲートが行走査線Ｇｊに接続されている。保持容量Ｃｓ１は、トランジスタＴｒ３のゲートと接地電圧端子Ｖｓｓとの間に設けられている。
【００２４】
トランジスタＴｒ２及び保持容量Ｃｓ２は、データ線Ｄｉ−を介して供給される負極性の映像信号をサンプルしてホールドするサンプルホールド回路を構成している。具体的には、トランジスタＴｒ２では、ソースがデータ線対の他方のデータ線Ｄｉ−に接続され、ドレインがトランジスタＴｒ４のゲートに接続され、ゲートが行走査線Ｇｊに接続されている。保持容量Ｃｓ２は、トランジスタＴｒ３のゲートと接地電圧端子Ｖｓｓとの間に設けられている。なお、保持容量Ｃｓ１，Ｃｓ２は、互いに独立して設けられ、それぞれ正極性及び負極性の映像信号を並列的に保持する。
【００２５】
トランジスタＴｒ３，Ｔｒ７は、保持容量Ｃｓ１に保持された電圧を出力するソースフォロワバッファ（インピーダンス変換用バッファ）を構成している。具体的には、ソースフォロワのトランジスタＴｒ３では、ドレインが接地電圧ラインＶｓｓに接続され、ソースがノードＮａに接続されている。バイアス制御可能な定電流負荷として用いられるトランジスタＴｒ７では、ソースが電源電圧ラインＶｄｄに接続され、ドレインがノードＮａに接続され、ゲートがゲート制御信号線Ｂに接続されている。
【００２６】
トランジスタＴｒ４，Ｔｒ８は、保持容量Ｃｓ２に保持された電圧を出力するソースフォロワバッファを構成している。具体的には、ソースフォロワのトランジスタＴｒ４では、ドレインが接地電圧ラインＶｓｓに接続され、ソースがノードＮｂに接続されている。バイアス制御可能な定電流負荷として用いられるトランジスタＴｒ８では、ソースが電源電圧ラインＶｄｄに接続され、ドレインがノードＮｂに接続され、ゲートがゲート制御信号線Ｂに接続されている。
【００２７】
トランジスタＴｒ５，Ｔｒ６は、極性切り替えスイッチを構成している。具体的には、トランジスタＴｒ５では、ソースがノードＮａに接続され、ドレインが画素駆動電極ＰＥに接続され、ゲートがゲート制御信号線対の一方のゲート制御信号線Ｓ＋に接続されている。トランジスタＴｒ６では、ソースがノードＮｂに接続され、ドレインが画素駆動電極ＰＥに接続され、ゲートがゲート制御信号線対の他方のゲート制御信号線Ｓ−に接続されている。
【００２８】
液晶表示素子ＬＣは、光反射特性を有する画素駆動電極（反射電極）ＰＥと、画素駆動電極と離間対向配置され光透過性を有する共通電極ＣＥと、これらの間の空間領域に充填封入された液晶ＬＣＭと、によって構成される。共通電極ＣＥには、共通電圧Ｖｃｏｍが印加されている。トランジスタＴｒ９は、画素駆動電極ＰＥとデータ線Ｄｉ＋との間に設けられ、読み出し用スイッチ選択線ＴＧｊによってオンオフを切り替える。
【００２９】
データ線対Ｄｉ＋，Ｄｉ−には、アナログスイッチ部１７によってサンプリングされた互いに極性の異なる映像信号が供給される。ここで、垂直シフトレジスタ＆レベルシフタ１５から出力された走査パルスが行走査線Ｇｊに供給されると、トランジスタＴｒ１，Ｔｒ２は同時にオン状態となる。それにより、保持容量Ｃｓ１，Ｃｓ２にはそれぞれ正極性及び負極性の映像信号の電圧が蓄積、保持される。
【００３０】
なお、正極側及び負極側のそれぞれのソースフォロワバッファの入力抵抗はほぼ無限大である。したがって、保持容量Ｃｓ１，Ｃｓ２のそれぞれに蓄積された電荷は、リークすることなく、１垂直走査期間が経過して新たな映像信号が書き込まれるまで保持される。
【００３１】
極性切り替えスイッチ（選択部）を構成するトランジスタＴｒ５，Ｔｒ６は、ゲート制御信号Ｓ＋，Ｓ−に応じて相補的にオンオフを切り替えることにより、正極側のソースフォロワバッファの出力電圧（正極性の映像信号の電圧）と、負極側のソースフォロワバッファの出力電圧（負極性の映像信号の電圧）と、を交互に選択して画素駆動電極ＰＥに対して出力する。これにより、画素駆動電極ＰＥには、周期的に極性反転する映像信号の電圧が印加される。このように、この液晶表示装置は、画素自体に極性反転機能を有しているため、各画素において、画素駆動電極ＰＥに供給される映像信号の電圧の極性を高速に切り替えることにより、垂直走査周波数に依らず、高い周波数での交流駆動が可能となる。
【００３２】
（画素５２の交流駆動方法の説明）
図４は、液晶表示装置５０による画素５２の交流駆動方法を説明するためのタイミングチャートである。ここでは、ｎ行×ｍ列の画素５２のうちｊ行目かつｉ列目に設けられた画素５２の交流駆動方法について説明する。
【００３３】
なお、図４において、ＶＳＴは、映像信号の垂直走査の基準となる垂直同期信号を表している。Ｂは、２種類のソースフォロワバッファの定電流負荷として用いられるトランジスタＴｒ７，Ｔｒ８のそれぞれのゲートに供給されるゲート制御信号を表している。Ｓ＋は、極性切り替えスイッチに設けられた正極側のトランジスタＴｒ５のゲートに供給されるゲート制御信号を表している。Ｓ−は、極性切り替えスイッチに設けられた負極側のトランジスタＴｒ６のゲートに供給されるゲート制御信号を表している。ＶＰＥは、画素駆動電極ＰＥに印加される電圧を表している。Ｖｃｏｍは、共通電極ＣＥに印加される電圧を表している。ＶＬＣは、液晶ＬＣＭに印加される交流電圧を表している。
【００３４】
また、図５は、画素５２に書き込まれる正極性映像信号及び負極性映像信号のそれぞれの黒から白までの電圧レベルを説明するための図である。図５の例では、正極性映像信号は、電圧レベルが最小のときに黒レベルを表し、電圧レベルが最大のときに白レベルを表している。それに対し、負極性映像信号は、電圧レベルが最小のときに白レベルを表し、電圧レベルが最大のときに黒レベルを表している。ただし、正極性映像信号は、電圧レベルが最小のときに白レベルを表し、電圧レベルが最大のときに黒レベルを表すようにしてもよい。また、負極性映像信号は、電圧レベルが最小のときに黒レベルを表し、電圧レベルが最大のときに白レベルを表すようにしてもよい。なお、図中の一点鎖線は、正極性映像信号及び負極性映像信号の反転中心を示している。
【００３５】
画素５２において、トランジスタＴｒ９は、読み出し用スイッチ選択線ＴＧｊがＬレベルに固定されているためオフ状態を維持する。他方、トランジスタＴｒ１，Ｔｒ２は、行走査線Ｇｊに走査パルスが供給された場合に一時的にオンする。それにより、保持容量Ｃｓ１，Ｃｓ２にはそれぞれ正極性及び負極性の映像信号の電圧が蓄積、保持される。
【００３６】
図４に示すように、ゲート制御信号Ｓ＋がＨレベルを示す期間、正極側のトランジスタＴｒ５がオンする。このとき、ゲート制御信号ＢをＬレベルにすることにより、トランジスタＴｒ７がオンするため、正極性側のソースフォロワバッファがアクティブになる。それにより、画素駆動電極ＰＥは、正極性の映像信号の電圧レベルに充電される。なお、ゲート制御信号ＢをＬレベルにすることにより、トランジスタＴｒ８がオンするため、負極性側のソースフォロワバッファもアクティブになる。しかしながら、負極性側のトランジスタＴｒ６がオフしているため、画素駆動電極ＰＥは、負極性の映像信号の電圧レベルに充電されることはない。画素駆動電極ＰＥに完全に電荷が充電された時点で、ゲート制御信号ＢをＬレベルからＨレベルに切り替えるとともに、ゲート制御信号Ｓ＋をＨレベルからＬレベルに切り替える。それにより、画素駆動電極ＰＥがフローティング状態となるため、液晶容量には正極性の駆動電圧が保持される。
【００３７】
一方、ゲート制御信号Ｓ−がＨレベルを示す期間、負極側のトランジスタＴｒ６がオンする。このとき、ゲート制御信号ＢをＬレベルにすることにより、負極側のトランジスタＴｒ８がオンするため、負極側のソースフォロワバッファがアクティブになる。それにより、画素駆動電極ＰＥは、負極性の映像信号の電圧レベルに充電される。なお、ゲート制御信号ＢをＬレベルにすることにより、トランジスタＴｒ７がオンするため、正極性側のソースフォロワバッファもアクティブになる。しかしながら、正極性側のトランジスタＴｒ５がオフしているため、画素駆動電極ＰＥは、正極性の映像信号の電圧レベルに充電されることはない。画素駆動電極ＰＥに完全に電荷が充電された時点で、ゲート制御信号ＢをＬレベルからＨレベルに切り替えるとともに、ゲート制御信号Ｓ−をＨレベルからＬレベルに切り替える。それにより、画素駆動電極ＰＥがフローティング状態となるため、液晶容量には負極性の駆動電圧が保持される。
【００３８】
上述の正極側及び負極側のそれぞれの動作を交互に繰り返すことにより、画素駆動電極ＰＥには、正極性及び負極性のそれぞれの映像信号の電圧を用いて交流化された駆動電圧ＶＰＥが印加されることになる。
【００３９】
なお、保持容量Ｃｓ１，Ｃｓ２に保持された電荷を直接に画素駆動電極ＰＥに転送するのではなく、ソースフォロワバッファを介して転送しているため、画素駆動電極ＰＥにおいて正極性及び負極性の映像信号の電圧の充放電を繰り返し行った場合でも、電荷を中和させることなく、電圧レベルの減衰しない画素駆動を実現することができる。
【００４０】
また、図４に示すように、画素駆動電極ＰＥへの印加電圧ＶＰＥの電圧レベルの切り替わりに同期して、共通電極ＣＥへの印加電圧Ｖｃｏｍの電圧レベルを、印加電圧ＶＰＥとは逆のレベルに切り替えている。なお、共通電極ＣＥへの印加電圧Ｖｃｏｍは、画素駆動電極ＰＥへの印加電圧ＶＰＥの反転基準電圧とほぼ等しい電圧を反転基準にしている。
【００４１】
ここで、液晶ＬＣＭに印加される実質的な交流電圧ＶＬＣは、画素駆動電極ＰＥへの印加電圧ＶＰＥと、共通電極ＣＥへの印加電圧Ｖｃｏｍと、の差電圧であるから、液晶ＬＣＭには、直流成分を含まない交流電圧ＶＬＣが印加されることとなる。このように、共通電極ＣＥへの印加電圧Ｖｃｏｍを画素駆動電極ＰＥへの印加電圧ＶＰＥと逆相で切り替えることにより、画素駆動電極ＰＥに印加すべき電圧の振幅を小さくすることができるため、画素の回路部分を構成するトランジスタの耐圧及び消費電力を低減することができる。
【００４２】
なお、仮に１画素当たりのソースフォロワバッファに定常的に流れる電流が１μＡの微少電流である場合でも、液晶表示装置の全画素に定常的に流れる電流は無視できないほどに大きな電流になる可能性がある。例えば、フルハイビジョン２００万画素の液晶表示装置では、消費電流が２Ａに達してしまう可能性がある。そこで、画素５２では、定電流負荷として用いられるトランジスタＴｒ７，Ｔｒ８を、常時オンにはせず、それぞれ正極側及び負極側のトランジスタＴｒ５，Ｔｒ６がオンしている期間のうちの限られた期間のみオンしている。それにより、一方のソースフォロワバッファを動作させている場合には、他方のソースフォロワバッファの動作を停止させることができるため、消費電流の増大を抑制することができる。
【００４３】
液晶表示素子ＬＣの交流駆動周波数は、垂直走査周波数に依らず、画素自身の反転制御周期を調整することで自由に調整することができる。例えば、垂直走査周波数が一般的なテレビ映像信号で用いられる６０Ｈｚであって、フルハイビジョンの垂直周期走査線数ｎが１１２５ラインであるとする。また、各画素における極性切り替えを１５ライン期間程度の周期で行うものとする。換言すると、各画素における極性切り替え１周期当たりのライン数ｒを３０ラインとする。この場合、液晶の交流駆動周波数は、６０Ｈｚ×１１２５／（１５×２）＝２．２５Ｈｚとなる。つまり、液晶表示装置５０は、液晶の交流駆動周波数を飛躍的に高めることができる。それにより、液晶の交流駆動周波数が低い場合に問題となっていた液晶画面に表示される映像の信頼性、安定性、表示品質を大幅に向上させることができる。
【００４４】
続いて、液晶表示装置５０の各動作モードでの動作について説明する。
【００４５】
（画像表示モードでの液晶表示装置５０の動作）
まず、液晶表示装置５０の画像表示モードでの動作について、図６を用いて説明する。図６は、液晶表示装置５０の画像表示モードでの動作を示すタイミングチャートである。
【００４６】
図６に示すように、水平同期信号ＨＳＴのパルス信号が供給されると、シフトレジスタ回路１６１は、クロック信号ＨＣＫに同期して、Ｎ（Ｎは２以上の整数）ビット幅の映像信号をｍ列分、逐次取り込む。１ラインラッチ回路１６２は、シフトレジスタ回路１６１に取り込まれたｍ列分の映像信号を、トリガ信号ＲＥＧ＿Ｓが一時的にアクティブになったタイミングで一斉に出力する。
【００４７】
階調カウンタ１６４は、クロック信号ＣＮＴ＿ＣＫの立ち上がり回数をカウントし、そのカウント値に応じた階調レベルの階調信号Ｃｏｕｔを出力する。ここで、階調カウンタ１６４は、１水平走査期間の開始時（水平同期信号ＨＳＴの立ち上がり時）には最小レベルの階調信号Ｃｏｕｔを出力し、カウント値の上昇に伴って階調信号Ｃｏｕｔの階調レベルを増加させ、１水平走査期間の終了時（水平同期信号ＨＳＴの次の立ち上がり直前）には最大レベルの階調信号Ｃｏｕｔを出力する。なお、階調カウンタ１６４によるカウント値は、例えば水平同期信号ＨＳＴの立ち上がりに応じてリセット信号ＣＮＴ＿Ｒがアクティブになることによって“０”に初期化される。
【００４８】
コンパレータ部１６３に設けられたｍ列のコンパレータ１６３＿１〜１６３＿ｍは、クロック信号ＣＭＰ＿ＣＫに同期して動作し、階調カウンタ１６４から出力された階調信号Ｃｏｕｔが１ラインラッチ回路１６２から一斉に出力されたｍ列の映像信号（ラインデータ）のそれぞれと一致したタイミングで、一致信号Ｐ１〜Ｐｍをアクティブ（例えばＬレベル）にする。
【００４９】
アナログスイッチ部１７に設けられたｍ組のスイッチ素子ＳＷ１＋，ＳＷ１−〜ＳＷｍ＋，ＳＷｍ−のうち、正極性側のスイッチ素子ＳＷ１＋〜ＳＷｍ＋は、それぞれ、データ線Ｄ１＋〜Ｄｍ＋と、共通配線Ｄｃｏｍ＋と、の間に設けられている。また、負極性側のスイッチ素子ＳＷ１−〜ＳＷｍ−は、それぞれ、データ線Ｄ１−〜Ｄｍ−と、共通配線Ｄｃｏｍ−と、の間に設けられている。ｍ組のスイッチ素子ＳＷ１＋，ＳＷ１−〜ＳＷｍ＋，ＳＷｍ−は、それぞれ、コンパレータ１６３＿１〜１６３＿ｍからの一致信号Ｐ１〜Ｐｍによってオンオフを切り替える。
【００５０】
なお、共通配線Ｄｃｏｍ＋には、ランプ信号発生器２から出力された正極性用のランプ信号である基準ランプ電圧Ｒｅｆ＿Ｒ＋が供給されている。また、共通配線Ｄｃｏｍ−には、ランプ信号発生器２から出力された負極性用のランプ信号である基準ランプ電圧Ｒｅｆ＿Ｒ−が供給されている。
【００５１】
基準ランプ電圧Ｒｅｆ＿Ｒ＋は、各水平走査期間の開始から終了にかけて映像のレベルが黒レベルから白レベルに変化する掃引信号である。基準ランプ電圧Ｒｅｆ＿Ｒ−は、各水平走査期間の開始から終了にかけて映像のレベルが白レベルから黒レベルに変化する掃引信号である。したがって、共通電圧Ｖｃｏｍに対する基準ランプ電圧Ｒｅｆ＿Ｒ＋と、共通電圧Ｖｃｏｍに対する基準ランプ電圧Ｒｅｆ＿Ｒ−とは、互いに反転関係となっている。
【００５２】
スイッチ素子ＳＷ１＋，ＳＷ１−〜ＳＷｍ＋，ＳＷｍ−は、水平走査期間の開始時にスタート信号ＳＷ＿Ｓｔａｒｔがアクティブ（例えばＨレベル）になることによって一斉にオンする。その後、スイッチ素子ＳＷ１＋，ＳＷ１−〜ＳＷｍ＋，ＳＷｍ−は、それぞれ、コンパレータ１６３＿１〜１６３＿ｍから出力された一致信号Ｐ１〜Ｐｍがアクティブ（例えばＬレベル）になることによってオンからオフに切り替わる。なお、水平走査期間の終了時にはスタート信号ＳＷ＿Ｓｔａｒｔはインアクティブ（例えばＬレベル）になる。
【００５３】
図６の例では、階調レベルｋの映像信号が書き込まれる画素列、に対応して設けられたスイッチ素子ＳＷｑ＋，ＳＷｑ−（ｑは１〜ｍの何れかの整数）、のオンオフを切り替えるタイミングを表す波形が、波形ＳＰｋとして示されている。図６を参照すると、上記スイッチ素子ＳＷｑ＋，ＳＷｑ−は、スタート信号ＳＷ＿Ｓｔａｒｔの立ち上がりでオンした後、一致信号Ｐｑがアクティブになることによってオンからオフに切り替わる。ここで、スイッチ素子ＳＷｑ＋，ＳＷｑ−は、オンからオフに切り替わるタイミングで基準ランプ電圧Ｒｅｆ＿Ｒ＋，Ｒｅｆ＿Ｒ−（図６における電圧Ｐ，Ｑ）をサンプリングする。これらのサンプリングされた電圧Ｐ，Ｑは、データ線Ｄｑ＋，Ｄｑ−に供給される。換言すると、階調レベルｋの映像信号のＤＡ変換結果であるアナログ電圧Ｐ，Ｑがそれぞれデータ線Ｄｑ＋，Ｄｑ−に供給される。
【００５４】
なお、画像表示モードでは、外部からＨレベルのモード切替信号ＭＤが供給されている。そのため、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスは、それぞれ行走査線Ｇ１〜Ｇｎに供給される。それにより、例えばｊ行目の各画素５２に設けられたトランジスタＴｒ１，Ｔｒ２は、行走査線Ｇｊに走査パルスが供給されることによって一時的にオンする。それにより、ｊ行目の各画素５２に設けられた保持容量Ｃｓ１，Ｃｓ２には、それぞれ対応する正極性及び負極性の映像信号の電圧が蓄積、保持される。他方、各画素５２に設けられたトランジスタＴｒ９はオフ状態を維持する。その後の各画素５２の交流駆動方法については、既に説明した通りである。
【００５５】
上述のように、スイッチ素子ＳＷ１＋，ＳＷ１−〜ＳＷｍ＋，ＳＷｍ−は、各水平走査期間の開始時に一斉にオンするが、それぞれ、対応する画素５２に表示させる画像の階調レベルに応じた任意のタイミングでオフする。つまり、スイッチ素子ＳＷ１＋，ＳＷ１−〜ＳＷｍ＋，ＳＷｍ−は、全て同時にオフする場合もあれば、異なるタイミングでオフする場合もある。また、オフする順番も固定されていない。
【００５６】
このように、液晶表示装置５０は、ランプ信号を用いて映像信号をＤＡ変換したうえで画素５２に書き込むことにより、画像の直線性を向上させることができる。
【００５７】
（画素検査モードでの液晶表示装置５０の動作）
続いて、液晶表示装置５０の画素検査モードでの動作について説明する。なお、画素検査モードでは、ランプ信号発生器２の代わりに検査装置が設けられる。
【００５８】
画素検査モードでは、まず、１行目のｍ個の画素５２からｎ行目のｍ個の画素１２にかけて１行ずつ順番に検査用の映像信号の書き込みが行われる。このときの動作は、基本的には、画素表示モードでの動作と同様である。その後、検査対象である画素５２に書き込まれた映像信号（画素駆動電圧ＶＰＥ）の読み出しが行われる。
【００５９】
画素読み出し動作では、外部から供給されるモード切替信号ＭＤがＨレベルからＬレベルに切り替わる。そのため、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスのうち検査対象であるｊ行目の走査パルスは、読み出し用スイッチ選択線ＴＧｊに供給される。それにより、検査対象であるｊ行目の各画素５２に設けられたトランジスタＴｒ９は、読み出し用スイッチ選択線ＴＧｊに走査パルスが供給されることによって一時的にオンする。他方、各画素５２に設けられたトランジスタＴｒ１，Ｔｒ２はオフ状態を維持する。
【００６０】
例えば、ｊ行目かつｉ列目に設けられた画素５２では、トランジスタＴｒ９をオンすることによって画素駆動電極ＰＥとデータ線Ｄｉ＋とが導通状態となるため、画素駆動電極ＰＥの電圧がデータ線Ｄｉ＋に読み出される。このとき、トランジスタＴｒ７，Ｔｒ８をアクティブにし、かつ、トランジスタＴｒ５，Ｔｒ６の何れかをオンすることにより、画素駆動電極ＰＥは、トランジスタＴｒ３，Ｔｒ７又はトランジスタＴｒ４，Ｔｒ８からなるソースフォロワバッファによって駆動された状態となる。それにより、ソースフォロワバッファによって画素駆動電極ＰＥに印可されている駆動電圧ＶＰＥは、データ線Ｄｉ＋に読み出される。
【００６１】
検査対象であるｊ行目のｍ個の画素５２からデータ線Ｄ１＋〜Ｄｍ＋のそれぞれに読み出されたｍ個の画素駆動電圧ＶＰＥは、アナログスイッチ部１７に設けられたｍ組のＳＷ１＋，ＳＷ１−〜ＳＷｍ＋，ＳＷｍ−を順次オンすることにより、共通配線Ｄｃｏｍ＋に逐次供給される。ランプ信号発生器２の代わりに設けられた検査装置（不図示）は、共通配線Ｄｃｏｍ＋を介して逐次供給されるｍ個の画素駆動電圧ＶＰＥに基づいて、ｊ行目のｍ個の画素５２の故障（画素の欠陥及び特性劣化）の有無を検出する。このような検査は、１行目のｍ個の画素５２からｎ行目のｍ個の画素５２にかけて１行ずつ順番に行われる。
【００６２】
ここで、検査対象の画素５２では、低出力インピーダンスのソースフォロワバッファによって駆動された画素駆動電極ＰＥの電圧ＶＰＥがそのまま読み出されるため、検査対象の画素５２の欠陥や特性劣化を正確かつ容易に検出することが可能である。
【００６３】
しかしながら、検査対象の画素５２から読み出された画素駆動電圧ＶＰＥは、データ線Ｄｉ＋、スイッチ素子ＳＷｉ＋、及び、共通配線Ｄｃｏｍ＋を介して、外部の検査装置に出力される。そのため、検査対象の画素５２のソースフォロワバッファは、大きな負荷容量及び大きな抵抗を持った配線を駆動する必要がある。
【００６４】
具体的には、データ線Ｄｉ＋には、ｎ行分の画素５２の配線容量が付加されている。例えば、ＦＨＤ（Ｆｕｌｌ  Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ）の場合、データ線Ｄｉ＋には１０８０画素分の配線容量（例えば１ｐＦ）が付加されている。また、共通配線Ｄｃｏｍ＋には、例えば５ｐＦの配線容量が付加されている。そのため、検査対象の画素５２のソースフォロワバッファは、画素駆動電圧ＶＰＥを保持容量Ｃｓ１，Ｃｓ２の何れかの保持電圧と同等レベルに安定させるために、長時間かけて合計６ｐＦ程度の高い負荷容量の充電を行う必要がある。また、画素検査モードでは、全ての画素５２のそれぞれの画素駆動電圧ＶＰＥがシリアルに読み出されるため、検査装置による検査時間が非常に長くなってしまう。つまり、液晶表示装置５０では、検査装置による画素５２の検査を速やかに実行させることができないという問題があった。検査時間の長時間化は、検査コストの増大を引き起こす。
【００６５】
なお、検査時間を短くするために、画素駆動電圧ＶＰＥが安定するのを待たずに検査対象の画素５２の検査が行われた場合、検査装置は、検査対象の画素５２の欠陥や特性劣化を正確に検出することができない。この場合、例えば、画像表示部５１に全体の画像を表示させてみなければ画素欠陥を特定することができないため、液晶組み立てや投影評価などの工数が増大してしまい、その結果、コストが増大してしまう。
【００６６】
そこで、画素の速やかな検査を実行することが可能な、実施の形態１にかかる液晶表示装置及びその検査方法が見いだされた。
【００６７】
＜実施の形態１＞
図７は、実施の形態１にかかる液晶表示装置１を示すブロック図である。液晶表示装置１は、液晶表示装置５０と比較して、画素１２への映像信号の書き込み経路とは別に、画素１２からの映像信号の読み出し経路をさらに備える。
【００６８】
具体的には、液晶表示装置１は、液晶表示装置５０と比較して、画像表示部５１に変えて画像表示部１１を備えるとともに、ＡＮＤ回路ＡＤＣ１〜ＡＤＣｎ、スイッチ部１８、センスアンプ部１９、ラッチ部２０、及び、シフトレジスタ回路２１をさらに備える。なお、図７には、通常動作時に液晶表示装置１に接続されるランプ信号発生器２も示されている。
【００６９】
画像表示部１１の画素配置領域には、水平方向（Ｘ軸方向）に延びるｎ行（ｎは２以上の整数）の行走査線Ｇ１〜Ｇｎ、ｎ行の読み出し用スイッチ選択線ＴＧ１＋〜ＴＧｎ＋、及び、ｎ行の読み出し用スイッチ選択線ＴＧ１−〜ＴＧｎ−が配線されている。また、画像表示部１１の画素配置領域には、垂直方向（Ｙ軸方向）に延びるｍ列のデータ線Ｄ１＋，Ｄ１−〜Ｄｍ＋，Ｄｍ−の組が配線されている。さらに、画像表示部１１の画素配置領域には、ゲート制御信号線Ｓ＋，Ｓ−、及び、ゲート制御信号線Ｂが配線されている。
【００７０】
画像表示部１１は、規則的に配置された複数の画素１２を有する。ここで、複数の画素１２は、水平方向（Ｘ方向）に延びるｎ行の行走査線Ｇ１〜Ｇｎと、垂直方向（Ｙ方向）に延びるｍ組のデータ線Ｄ１＋，Ｄ１−〜Ｄｍ＋，Ｄｍ−と、が交差する合計ｎ×ｍ個の交差部に二次元マトリクス状に配置されている。
【００７１】
行走査線Ｇｊ、及び、読み出し用スイッチ選択線ＴＧｊ＋，ＴＧｊ−は、ｊ行目に配置されたｍ個の画素１２のそれぞれに共通に接続されている。また、データ線Ｄｉ＋，Ｄｉ−は、ｉ列目に配置されたｎ個の画素１２のそれぞれに共通に接続されている。さらに、ゲート制御信号線Ｓ＋，Ｓ−、及び、ゲート制御信号線Ｂは、何れも、全ての画素１２に共通に接続されている。ただし、ゲート制御信号線Ｓ＋，Ｓ−、及び、ゲート制御信号線Ｂは、何れも、行毎に個別に設けられても良い。
【００７２】
（画素１２の具体的な構成例）
図８は、画素１２の具体的な構成例を示す図である。なお、図８の例では、ｎ行×ｍ列の画素１２のうちｊ行目かつｉ列目の画素１２が示されている。
【００７３】
図８を参照すると、各画素１２は、画素５２と比較して、ＮチャネルＭＯＳトランジスタ（スイッチトランジスタ；以下、単にトランジスタと称す）Ｔｒ１０をさらに有する。ｊ行目かつｉ列目の画素１２において、トランジスタ（スイッチトランジスタ）Ｔｒ９は、画素駆動電極ＰＥとデータ線Ｄｉ＋との間に設けられ、読み出し用スイッチ選択線ＴＧｊ＋によってオンオフを切り替える。また、トランジスタＴｒ１０は、画素駆動電極ＰＥとデータ線Ｄｉ−との間に設けられ、読み出し用スイッチ選択線ＴＧｊ−によってオンオフを切り替える。各画素１２のその他の構成については、画素５２の場合と同様であるため、その説明を省略する。
【００７４】
極性切り替え制御回路１４は、タイミング発生器１３によって生成されたタイミング信号に基づいて、ゲート制御信号線Ｓ＋に対して正極性用のゲート制御信号（ゲート制御信号Ｓ＋）を出力し、ゲート制御信号線Ｓ−に対して負極性用ゲート制御信号（ゲート制御信号Ｓ−）を出力し、さらに、ゲート制御信号線Ｂに対してゲート制御信号（ゲート制御信号Ｂ）を出力する。
【００７５】
垂直シフトレジスタ＆レベルシフタ１５は、ｎ行の走査パルスを１行目からｎ行目にかけて１行ずつ順番に１水平走査期間ＨＳＴの周期で出力する。ＡＮＤ回路ＡＤＡ１〜ＡＤＡｎは、それぞれ、外部から供給されるモード切替信号ＭＤに基づいて、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを行走査線Ｇ１〜Ｇｎに出力するか否かを制御する。また、ＡＮＤ回路ＡＤＢ１〜ＡＤＢｎは、それぞれ、外部から供給されるモード切替信号ＭＤ，ＴＭＤに基づいて、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを読み出し用スイッチ選択線ＴＧ１＋〜ＴＧｎ＋に出力するか否かを制御する。さらに、ＡＮＤ回路ＡＤＣ１〜ＡＤＣｎは、それぞれ、外部から供給されるモード切替信号ＭＤ，ＴＭＤに基づいて、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを読み出し用スイッチ選択線ＴＧ１−〜ＴＧｎ−に出力するか否かを制御する。
【００７６】
例えば、画素１２に映像信号が書き込まれる動作（画像書き込み動作）の場合、外部からＨレベルのモード切替信号ＭＤが供給される。この場合、ＡＮＤ回路ＡＤＡ１〜ＡＤＡｎは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを行走査線Ｇ１〜Ｇｎに出力する。なお、このとき、ＡＮＤ回路ＡＤＢ１〜ＡＤＢｎは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを、読み出し用スイッチ選択線ＴＧ１＋〜ＴＧｎ＋に出力しない。そのため、読み出し用スイッチ選択線ＴＧ１＋〜ＴＧｎ＋は何れもＬレベルに固定される。同様に、ＡＮＤ回路ＡＤＣ１〜ＡＤＣｎは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを、読み出し用スイッチ選択線ＴＧ１−〜ＴＧｎ−に出力しない。そのため、読み出し用スイッチ選択線ＴＧ１−〜ＴＧｎ−は何れもＬレベルに固定される。
【００７７】
それに対し、画素５２に書き込まれた映像信号が読み出される動作（画像読み出し動作）の場合、外部からＬレベルのモード切替信号ＭＤが供給される。この場合において、外部からＨレベルのモード切替信号ＴＭＤが供給されている場合、ＡＮＤ回路ＡＤＢ１〜ＡＤＢｎは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを、読み出し用スイッチ選択線ＴＧ１＋〜ＴＧｎ＋に出力する。他方、外部からＬレベルのモード切替信号ＴＭＤが供給されている場合、ＡＮＤ回路ＡＤＣ１〜ＡＤＣｎは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを、読み出し用スイッチ選択線ＴＧ１−〜ＴＧｎ−に出力する。なお、このとき、ＡＮＤ回路ＡＤＡ１〜ＡＤＡｎは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを行走査線Ｇ１〜Ｇｎに出力しない。そのため、行走査線Ｇ１〜Ｇｎは何れもＬレベルに固定される。
【００７８】
スイッチ部１８は、検査対象の行のｍ個の画素１２からｍ本のデータ線Ｄ１＋〜Ｄｍ＋のそれぞれに読み出されたｍ個の画素駆動電圧ＶＰＥを、ノードＮｄ１＿１〜Ｎｄ１＿ｍに出力するか否かを切り替える。また、スイッチ部１８は、検査対象の行のｍ個の画素１２からｍ本のデータ線Ｄ１−〜Ｄｍ−のそれぞれに読み出されたｍ個の画素駆動電圧ＶＰＥを、ノードＮｄ２＿１〜Ｎｄ２＿ｍに出力するか否かを切り替える。さらに、スイッチ部１８は、ｍ組のデータ線Ｄ１＋，Ｄ１−〜Ｄｍ＋，Ｄｍ−に対して電圧供給線ｍｉｄの所定電圧（所定電圧ｍｉｄ）を出力するか否かの切り替えも行う。
【００７９】
センスアンプ部１９は、ｍ本のデータ線Ｄ１＋〜Ｄｍ＋からスイッチ部１８を介してノードＮｄ１＿１〜Ｎｄ１＿ｍに出力された電圧と、ｍ本のデータ線Ｄ１−〜Ｄｍ−からスイッチ部１８を介してノードＮｄ２＿１〜Ｎｄ２＿ｍに出力された電圧と、の間のそれぞれの電位差を増幅して、増幅信号ｅ＿１〜ｅ＿ｍを出力する。ラッチ部２０は、センスアンプ部１９から出力された増幅信号ｅ＿１〜ｅ＿ｍをラッチして一斉に出力する。
【００８０】
図９は、液晶表示装置１に設けられたスイッチ部１８、センスアンプ部１９及びラッチ部２０をより詳細に示す図である。スイッチ部１８は、ｍ個のスイッチ素子ＳＷ２＿１〜ＳＷ２＿ｍと、ｍ個のスイッチ素子ＳＷ３＿１〜ＳＷ３＿ｍと、ｍ個のスイッチ素子ＳＷ７＿１〜ＳＷ７＿ｍと、ｍ個のスイッチ素子ＳＷ８＿１〜ＳＷ８＿ｍと、を備える。センスアンプ部１９は、ｍ個のセンスアンプＳＡ＿１〜ＳＡ＿ｍを備える。ラッチ部２０は、ｍ個のスイッチ素子ＳＷ４＿１〜ＳＷ４＿ｍを備える。
【００８１】
スイッチ部１８において、スイッチ素子ＳＷ２＿１〜ＳＷ２＿ｍは、それぞれ、データ線Ｄ１＋〜Ｄｍ＋とノードＮｄ１＿１〜Ｎｄ１＿ｍとの間に設けられ、切替信号ＫＳＷによってオンオフを切り替える。スイッチ素子ＳＷ３＿１〜ＳＷ３＿ｍは、それぞれ、ノードＮｄ１＿１〜Ｎｄ１＿ｍと電圧供給線ｍｉｄとの間に設けられ、切替信号ｎｕｔによってオンオフを切り替える。また、スイッチ素子ＳＷ７＿１〜ＳＷ７＿ｍは、それぞれ、データ線Ｄ１−〜Ｄｍ−とノードＮｄ２＿１〜Ｎｄ２＿ｍとの間に設けられ、切替信号ＫＳＷによってオンオフを切り替える。スイッチ素子ＳＷ８＿１〜ＳＷ８＿ｍは、それぞれ、ノードＮｄ２＿１〜Ｎｄ２＿ｍと電圧供給線ｍｉｄとの間に設けられ、切替信号ｎｕｔによってオンオフを切り替える。
【００８２】
センスアンプ部１９において、センスアンプＳＡ＿１〜ＳＡ＿ｍは、ノードＮｄ１＿１〜Ｎｄ１＿ｍの電圧と、ノードＮｄ２＿１〜Ｎｄ２＿ｍの電圧と、の間のそれぞれの電位差を増幅して、増幅信号ｅ＿１〜ｅ＿ｍを出力する。ラッチ部２０において、スイッチ素子ＳＷ４＿１〜ＳＷ４＿ｍは、それぞれ、増幅信号ｅ＿１〜ｅ＿ｍが伝搬する信号線上に設けられ、トリガ信号Ｔｌａｔによってオンオフを切り替える。
【００８３】
例えば、スイッチ素子ＳＷ２＿１〜ＳＷ２＿ｍをオンし、スイッチ素子ＳＷ３＿１〜ＳＷ３＿ｍをオンすることにより、ｍ個のデータ線Ｄ１＋〜Ｄｍ＋と電圧供給線ｍｉｄとがショートする。それにより、ｍ個のデータ線Ｄ１＋〜Ｄｍ＋の電圧は、所定電圧ｍｉｄにリフレッシュされる。同様に、スイッチ素子ＳＷ７＿１〜ＳＷ７＿ｍをオンし、スイッチ素子ＳＷ８＿１〜ＳＷ８＿ｍをオンすることにより、ｍ個のデータ線Ｄ１−〜Ｄｍ−と電圧供給線ｍｉｄとがショートする。それにより、ｍ個のデータ線Ｄ１−〜Ｄｍ−の電圧は、所定電圧ｍｉｄにリフレッシュされる。
【００８４】
また、例えば、スイッチ素子ＳＷ２＿１〜ＳＷ２＿ｍをオンし、スイッチ素子ＳＷ３＿１〜ＳＷ３＿ｍをオフすることにより、検査対象の行のｍ個の画素１２からｍ個のデータ線Ｄ１＋〜Ｄｍ＋のそれぞれに読み出されたｍ個の画素駆動電圧ＶＰＥがノードＮｄ１＿１〜Ｎｄ１＿ｍに出力される。同様に、スイッチ素子ＳＷ７＿１〜ＳＷ７＿ｍをオンし、スイッチ素子ＳＷ８＿１〜ＳＷ８＿ｍをオフすることにより、検査対象の行のｍ個の画素１２からｍ個のデータ線Ｄ１−〜Ｄｍ−のそれぞれに読み出されたｍ個の画素駆動電圧ＶＰＥがノードＮｄ２＿１〜Ｎｄ２＿ｍに出力される。このとき、センスアンプＳＡ＿１〜ＳＡ＿ｍは、ノードＮｄ１＿１〜Ｎｄ１＿ｍの電圧と、ノードＮｄ２＿１〜Ｎｄ２＿ｍの電圧と、の間のそれぞれの電位差を増幅して、Ｈ又はＬレベルで表される増幅信号ｅ＿１〜ｅ＿ｍを出力する。そして、ラッチ部２０に設けられたスイッチ素子ＳＷ４＿１〜ＳＷ４＿ｍは、センスアンプＳＡ＿１〜ＳＡ＿ｍの増幅信号ｅ＿１〜ｅ＿ｍをラッチして一斉に出力する。
【００８５】
（センスアンプＳＡ＿ｉの具体的な構成例）
図１０は、センスアンプＳＡ＿ｉの具体的な構成例を示す回路図である。なお、図１０には、電圧源回路３０も示されている。図１０に示すように、センスアンプＳＡ＿ｉは、トランジスタＴｒ１１〜Ｔｒ１７を備える。トランジスタＴｒ１３〜Ｔｒ１６は、何れもＰチャネルＭＯＳトランジスタであって、トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１７は、何れもＮチャネルＭＯＳトランジスタである。電圧源回路３０は、トランジスタＴｒ２１〜Ｔｒ２５を備える。トランジスタＴｒ２１，Ｔｒ２４は、何れもＰチャネルＭＯＳトランジスタであって、トランジスタＴｒ２２，Ｔｒ２３，Ｔｒ２５は、何れもＮチャネルＭＯＳトランジスタである。
【００８６】
トランジスタＴｒ１５，Ｔｒ１６は、電源電圧端子Ｖｄｄと接地電圧端子Ｖｓｓとの間に並列に設けられ、それぞれのゲートにノードＮ２の電圧が印可されている。トランジスタＴｒ１３，Ｔｒ１４は、それぞれトランジスタＴｒ１５，Ｔｒ１６に直列に設けられ、それぞれのゲートには、電圧源回路３０の出力電圧Ｖａが印加されている。トランジスタＴｒ１１，Ｔｒ１２は、それぞれトランジスタＴｒ１３，Ｔｒ１４に直列に設けられ、それぞれのゲートには、ノードＮｄ１＿ｉの電圧が供給される非反転入力端子、及び、ノードＮｄ２＿ｉの電圧が供給される反転入力端子が接続されている。トランジスタＴｒ１７は、トランジスタＴｒ１１，Ｔｒ１２と、接地電圧端子Ｖｓｓと、の間に設けられ、ゲートには、電圧源回路３０の出力電圧Ｖｂが印可されている。トランジスタＴｒ１１，Ｔｒ１３間ノードＮ１の電圧は、インバータＩＮＶ３によって反転された後、増幅信号ｅ＿ｉとして出力される。
【００８７】
電圧源回路３０において、トランジスタＴｒ２１〜Ｔｒ２３は、何れもダイオード接続されており、電源電圧端子Ｖｄｄと接地電圧端子Ｖｓｓとの間に直列に設けられている。トランジスタＴｒ２１，Ｔｒ２２のゲート電圧は、電圧源回路３０の電圧Ｖａとして出力される。トランジスタＴｒ２４，Ｔｒ２５は、何れもダイオード接続されており、電源電圧端子Ｖｄｄと接地電圧端子Ｖｓｓとの間に直列に設けられている。トランジスタＴｒ２５のゲート電圧は、電圧源回路３０の電圧Ｖｂとして出力される。
【００８８】
なお、センスアンプＳＡ＿ｉの構成は、図１０に示す構成に限られず、同等の機能を実現可能な他の構成、及び、よりゲインの高い高性能なセンスアンプの構成に適宜変更可能である。
【００８９】
シフトレジスタ回路２１は、ダイナミック型シフトレジスタ構成となっており、ラッチ部２０から一斉に出力された増幅信号ｅ＿１〜ｅ＿ｍを取り込んで、これらを一つずつ順番に検査信号（検出信号）ＴＯＵＴとして出力する。
【００９０】
図１１は、液晶表示装置１に設けられたシフトレジスタ回路２１をより詳細に示す図である。シフトレジスタ回路２１は、インバータＩＮＶ１＿１〜ＩＮＶ１＿ｍと、インバータＩＮＶ２＿１〜ＩＮＶ２＿ｍと、スイッチ素子ＳＷ５＿１〜ＳＷ５＿ｍと、スイッチ素子ＳＷ６＿１〜ＳＷ６＿ｍと、バッファＢＦ１と、を備える。
【００９１】
シフトレジスタ回路２１において、接地電圧端子Ｖｓｓと出力端子ＯＵＴとの間には、直列接続されたスイッチ素子ＳＷ５＿ｉ、インバータＩＮＶ１＿ｉ、スイッチ素子ＳＷ６＿ｉ、及び、インバータＩＮＶ２＿ｉの組み合わせが、ｍ組、直列に設けられている。インバータＩＮＶ２＿ｍの後段には、バッファＢＦ１が設けられている。ラッチ部２０から一斉に出力された増幅信号ｅ＿１〜ｅ＿ｍは、それぞれ、インバータＩＮＶ１＿１〜ＩＮＶ１＿ｍの出力端子に供給される。なお、スイッチ素子ＳＷ５＿１〜ＳＷ５＿ｍは、クロック信号ＴＣＫによってオンオフを切り替える。また、スイッチ素子ＳＷ６＿１〜ＳＷ６＿ｍは、クロック信号ＴＣＫｂによってスイッチ素子ＳＷ５＿１〜ＳＷ５＿ｍと相補的にオンオフを切り替える。シフトレジスタ回路２１の構成は、図１１に示す構成に限られず同等の機能を実現可能な他の構成に適宜変更可能である。
【００９２】
（画素検査モードでの液晶表示装置１の動作）
続いて、液晶表示装置１の画素検査モードでの動作について説明する。
【００９３】
図８は、既に説明したように、液晶表示装置１に設けられた画素１２及びその周辺回路の構成例を示す図である。なお、図８の例では、ｎ行×ｍ列の画素１２のうちｊ行目かつｉ列目の画素１２及びその周辺回路が示されている。また、図１２は、液晶表示装置１の画素検査モードでの動作を示すタイミングチャートである。
【００９４】
画素検査モードでは、まず、１行目のｍ個の画素１２からｎ行目のｍ個の画素１２にかけて１行ずつ順番に検査用の映像信号の書き込みが行われる。このときの動作は、基本的には、画像表示モードにおける映像信号の書き込み動作と同様である。このとき、外部からＨレベルのモード切替信号ＭＤが供給される。そのため、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスは、それぞれ行走査線Ｇ１〜Ｇｎに供給される。したがって、例えば、ｊ行目の各画素１２に設けられたトランジスタＴｒ１，Ｔｒ２は、行走査線Ｇｊに走査パルスが供給されることによって一時的にオンする（時刻ｔ１）。それにより、ｊ行目の各画素１２に設けられた保持容量Ｃｓ１，Ｃｓ２には、それぞれ対応する正極性及び負極性の映像信号の電圧が蓄積、保持される。他方、各画素１２に設けられたトランジスタＴｒ９，Ｔｒ１０はオフ状態を維持する。
【００９５】
次に、１行目のｍ個の画素１２からｎ行目のｍ個の画素１２にかけて１行ずつ順番に各画素１２に書き込まれた映像信号の読み出しが行われる。このとき、外部から供給されるモード切替信号ＭＤは、ＨレベルからＬレベルに切り替わる。また、このとき、アナログスイッチ部１７に設けられたスイッチ素子ＳＷ１＋，ＳＷ１−〜ＳＷｍ＋，ＳＷｍ−は何れもオフに制御される。
【００９６】
まず、切替信号ＫＳＷをアクティブ（例えばＨレベル）にすることによってスイッチ素子ＳＷ２＿１〜ＳＷ２＿ｍ、ＳＷ７＿１〜ＳＷ７＿ｍをオフからオンに切り替える（時刻ｔ２）。それにより、センスアンプＳＡ＿１〜ＳＡ＿ｍのそれぞれの非反転入力端子と、データ線Ｄ１＋〜Ｄｍ＋と、が導通状態となり、かつ、センスアンプＳＡ＿１〜ＳＡ＿ｍのそれぞれの反転入力端子と、データ線Ｄ１−〜Ｄｍ−と、が導通状態となる。
【００９７】
その後、切替信号ｎｕｔを一時的にアクティブ（例えばＨレベル）にすることによってスイッチ素子ＳＷ３＿１〜ＳＷ３＿ｍ、ＳＷ８＿１〜ＳＷ８＿ｍを一時的にオンする（時刻ｔ３）。それにより、データ線Ｄ１＋〜Ｄｍ＋と電圧供給線ｍｉｄとがショートするため、データ線Ｄ１＋〜Ｄｍ＋の電圧は、所定電圧ｍｉｄにリフレッシュされる。また、データ線Ｄ１−〜Ｄｍ−と電圧供給線ｍｉｄとがショートするため、データ線Ｄ１−〜Ｄｍ−の電圧は、所定電圧ｍｉｄにリフレッシュされる。
【００９８】
次に、検査対象の画素１２の保持容量Ｃｓ１に書き込まれた正極性の映像信号のデータ線Ｄｉ＋への読み出しが行われる。このとき、外部からＨレベルのモード切替信号ＴＭＤが供給される。
【００９９】
まず、ゲート制御信号Ｓ＋をアクティブ（Ｈレベル）にすることによって、検査対象であるｊ行目の各画素１２の正極性側のトランジスタＴｒ５をオンする（時刻ｔ４）。また、このとき、ゲート制御信号Ｂをアクティブ（Ｌレベル）にすることによって、各画素１２のトランジスタＴｒ３、Ｔｒ７からなるソースフォロワバッファを動作させる。それにより、ｊ行目の各画素１２の画素駆動電極ＰＥには、保持容量Ｃｓ１に保持された正極性の映像信号の電圧が充電される。
【０１００】
その後、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスのうち検査対象であるｊ行目の走査パルスが、読み出し用スイッチ選択線ＴＧｊ＋に供給される。それにより、ｊ行目の各画素１２に設けられたトランジスタＴｒ９は、読み出し用スイッチ選択線ＴＧｊ＋に走査パルスが供給されることによって一時的にオンする（時刻ｔ５）。そのため、ｊ行目のｍ個の画素１２に設けられた画素駆動電極ＰＥと、データ線Ｄ１＋〜Ｄｍ＋と、がそれぞれ導通状態となる。その結果、これらのｍ個の画素駆動電極ＰＥの正極性の電圧ＶＰＥは、それぞれデータ線Ｄ１＋〜Ｄｍ＋に読み出され、保持される。
【０１０１】
ここで、アナログスイッチ部１７の全てのスイッチがオフに制御されているため、データ線Ｄｉ＋には、共通配線Ｄｃｏｍ＋の５ｐＦ程度の配線容量は付加されておらず、ｎ行分の画素１２の配線容量のみが付加されている。例えば、ＦＨＤの場合、データ線Ｄｉ＋には、１０８０画素分の１ｐＦ程度の配線容量のみが付加されている。したがって、液晶表示装置１では、検査対象のｊ行目かつｉ列目の画素１２に設けられたソースフォロワバッファ（Ｔｒ３，Ｔｒ７）が、共通配線Ｄｃｏｍ＋の配線容量の影響を受けないため、液晶表示装置５０の場合と比較して容量換算で６分の１程度の容量を駆動するだけでよい。さらに、このソースフォロワバッファ（Ｔｒ３，Ｔｒ７）は、共通配線Ｄｃｏｍ＋の配線抵抗の影響も受けない。そのため、検査対象の画素１２に設けられたソースフォロワバッファ（Ｔｒ３，Ｔｒ７）によって画素駆動電圧ＶＰＥを保持容量Ｃｓ１の保持電圧と同等レベルに安定させるまでの時間は、液晶表示装置５０の場合と比較して、１０分の１程度に短縮される。
【０１０２】
その後、ゲート制御信号Ｓ＋及び読み出し用スイッチ選択信号ＴＧｊ＋は何れもインアクティブ（Ｌレベル）になる。それにより、トランジスタＴｒ５，Ｔｒ９はオフする（時刻ｔ６）。
【０１０３】
次に、検査対象の画素１２の保持容量Ｃｓ２に書き込まれた負極性の映像信号のデータ線Ｄｉ−への読み出しが行われる。このとき、外部からＬレベルのモード切替信号ＴＭＤが供給される。なお、引き続き、アナログスイッチ部１７に設けられたスイッチ素子ＳＷ１＋，ＳＷ１−〜ＳＷｍ＋，ＳＷｍ−は何れもオフに制御されている。
【０１０４】
まず、ゲート制御信号Ｓ−をアクティブ（Ｈレベル）にすることによって、検査対象であるｊ行目の各画素１２の負極性側のトランジスタＴｒ６をオンする（時刻ｔ７）。なお、ゲート制御信号Ｂはアクティブ（Ｌレベル）状態に維持されているため、各画素１２のトランジスタＴｒ４，Ｔｒ８からなるソースフォロワバッファは動作可能な状態になっている。そのため、ｊ行目の各画素１２の画素駆動電極ＰＥには、保持容量Ｃｓ２に保持された負極性の映像信号の電圧が充電される。
【０１０５】
その後、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスのうち検査対象であるｊ行目の走査パルスが、読み出し用スイッチ選択線ＴＧｊ−に供給される。それにより、ｊ行目の各画素１２に設けられたトランジスタＴｒ１０は、読み出し用スイッチ選択線ＴＧｊ−に走査パルスが供給されることによって一時的にオンする（時刻ｔ８）。そのため、ｊ行目のｍ個の画素１２に設けられた画素駆動電極ＰＥと、データ線Ｄ１−〜Ｄｍ−と、がそれぞれ導通状態となる。その結果、これらのｍ個の画素駆動電極ＰＥの負極性の電圧ＶＰＥは、それぞれデータ線Ｄ１−〜Ｄｍ−に読み出され、保持される。
【０１０６】
ここで、アナログスイッチ部１７の全てのスイッチがオフに制御されているため、データ線Ｄｉ−には、共通配線Ｄｃｏｍ−の５ｐＦ程度の配線容量は付加されておらず、ｎ行分の画素１２の配線容量のみが付加されている。例えば、ＦＨＤの場合、データ線Ｄｉ−には、１０８０画素分の１ｐＦ程度の配線容量のみが付加されている。したがって、液晶表示装置１では、検査対象のｊ行目かつｉ列目の画素１２に設けられたソースフォロワバッファ（Ｔｒ４，Ｔｒ８）が、共通配線Ｄｃｏｍ−の配線容量の影響を受けないため、液晶表示装置５０の場合と比較して容量換算で６分の１程度の容量を駆動するだけでよい。さらに、このソースフォロワバッファ（Ｔｒ４，Ｔｒ８）は、共通配線Ｄｃｏｍ−の配線抵抗の影響も受けない。そのため、検査対象の画素１２に設けられたソースフォロワバッファ（Ｔｒ４，Ｔｒ８）によって画素駆動電圧ＶＰＥを保持容量Ｃｓ２の保持電圧と同等レベルに安定させるまでの時間は、液晶表示装置５０の場合と比較して、１０分の１程度に短縮される。
【０１０７】
その後、ゲート制御信号Ｓ−及び読み出し用スイッチ選択信号ＴＧｊ−は何れもインアクティブ（Ｌレベル）になる。それにより、トランジスタＴｒ６，Ｔｒ１０はオフする（時刻ｔ９）。
【０１０８】
データ線Ｄ１＋〜Ｄｍ＋のそれぞれに読み出されたｍ個の正極性の画素駆動電圧ＶＰＥは、それぞれ、センスアンプＳＡ＿１〜ＳＡ＿ｍの非反転入力端子に供給される。データ線Ｄ１−〜Ｄｍ−のそれぞれに読み出されたｍ個の負極性の画素駆動電圧ＶＰＥは、それぞれ、センスアンプＳＡ＿１〜ＳＡ＿ｍの反転入力端子に供給される。
【０１０９】
センスアンプＳＡ＿１〜ＳＡ＿ｍは、ｊ行目のｍ個の画素１２のそれぞれからデータ線Ｄ１＋〜Ｄｍ＋に読み出されたｍ個の正極性の画素駆動電圧ＶＰＥと、ｊ行目のｍ個の画素１２のそれぞれからデータ線Ｄ１−〜Ｄｍ−に読み出されたｍ個の負極性の画素駆動電圧ＶＰＥと、の間のそれぞれの電位差を増幅し、Ｈ又はＬレベルで表される増幅信号ｅ＿１〜ｅ＿ｍを出力する。
【０１１０】
例えば、ｊ行目かつｉ列目の画素１２から、データ線Ｄｉ＋に２．６Ｖの正極性の画素駆動電圧ＶＰＥが読み出され、かつ、データ線Ｄｉ−に２．４Ｖの負極性の画素駆動電圧ＶＰＥが読み出された場合、センスアンプＳＡ＿ｉは、Ｈレベルの増幅信号ｅ＿ｉを出力する。逆に、ｊ行目かつｉ列目の画素１２からデータ線Ｄｉ＋に２．４Ｖの正極性の画素駆動電圧ＶＰＥが読み出され、データ線Ｄｉ−に２．６Ｖの負極性の画素駆動電圧ＶＰＥが読み出された場合、センスアンプＳＡ＿ｉは、Ｌレベルの増幅信号ｅ＿ｉを出力する。
【０１１１】
そして、ラッチ部２０に設けられたスイッチ素子ＳＷ４＿１〜ＳＷ４＿ｍは、トリガ信号Ｔｌａｔが一時的にアクティブになったタイミングで、センスアンプＳＡ＿１〜ＳＡ＿ｍの増幅信号ｅ＿１〜ｅ＿ｍを一斉に出力する（時刻ｔ１０）。
【０１１２】
その後、シフトレジスタ回路２１は、ラッチ部２０から一斉に出力された増幅信号ｅ＿１〜ｅ＿ｍを取り込んで、これらを一つずつ順番に検査信号ＴＯＵＴとして出力する（時刻ｔ１１）。
【０１１３】
液晶表示装置１の外部に設けられた検査装置（不図示）は、この検査信号ＴＯＵＴの値と期待値とを比較することにより、検査対象であるｊ行目のｍ個の画素１２の故障（欠陥や特性劣化など）を検出する。このような検査は、１行目のｍ個の画素１２からｎ行目のｍ個の画素１２にかけて１行ずつ順番に行われる。
【０１１４】
このように、本実施の形態にかかる液晶表示装置１は、画素１２への映像信号を書き込む経路とは別に、画素１２からの映像信号の読み出し経路を備え、検査対象の画素１２に書き込まれた映像信号の読み出し時には、画素１２への映像信号の書き込み経路の一部をデータ線から電気的に分離させる。それにより、本実施の形態にかかる液晶表示装置１は、検査対象の画素１２に書き込まれた映像信号の読み出し時、例えば共通配線Ｄｃｏｍ＋，Ｄｃｏｍ−の配線容量を余計に充電する必要がなくなるため、各画素１２のソースフォロワバッファによって画素駆動電圧ＶＰＥを安定させるまでの時間を短縮させることができ、その結果、検査装置による画素１２の検査を速やかに実行させることができる。
【０１１５】
また、本実施の形態にかかる液晶表示装置１では、各画素１２に設けられた保持容量Ｃｓ１，Ｃｓ２に蓄積された電荷のリークを検査することもできる。
【０１１６】
ここで、トランジスタＴｒ１のドレインを形成するＮ型拡散層と、Ｐウエルとは、ＰＮ接合されている。そのため、製造プロセスにおいてＰＮ接合部分に欠陥が生じた場合、保持容量Ｃｓ１に蓄積された電荷は、ＰＮ接合部分を介して、Ｐウエルにリークしてしまう可能性がある。それにより、保持容量Ｃｓ１の電圧は、接地電圧レベルに向かって徐々に減少してしまう可能性がある。同様に、トランジスタＴｒ２のドレインを形成するＮ型拡散層と、Ｐウエルとは、ＰＮ接合されている。そのため、製造プロセスにおいてＰＮ接合部分に欠陥が生じた場合、保持容量Ｃｓ２に蓄積された電荷は、ＰＮ接合部分を介して、Ｐウエルにリークしてしまう可能性がある。それにより、保持容量Ｃｓ２の電圧は、接地電圧レベルに向かって徐々に減少してしまう可能性がある。この場合、液晶表示パネル（画像表示部１１の表示画面）の表示画像に画素欠陥が生じてしまう。
【０１１７】
そこで、本実施の形態にかかる液晶表示装置１では、各画素１２に設けられた保持容量Ｃｓ１，Ｃｓ２に蓄積された電荷のリークを検査する場合、検査対象の画素１２の保持容量Ｃｓ１に正極性の映像信号が書き込まれてから、保持容量Ｃｓ１に書き込まれた映像信号が読み出されるまでの時間を、通常の検査時よりも長くする。同様に、検査対象の画素１２の保持容量Ｃｓ２に負極性の映像信号が書き込まれてから、保持容量Ｃｓ２に書き込まれた映像信号が読み出されるまでの時間を、通常の検査時よりも長くする。
【０１１８】
それにより、保持容量Ｃｓ１の電荷がリークしている場合、時間の経過によって保持容量Ｃｓ１に保持された電圧が低下するため、その低下した電圧は、ソースフォロワバッファ（Ｔｒ３，Ｔｒ７）によって、そのまま画素駆動電圧ＶＰＥとして出力される。同様に、保持容量Ｃｓ２の電荷がリークしている場合、時間の経過によって保持容量Ｃｓ２に保持された電圧が低下するため、その低下した電圧は、ソースフォロワバッファ（Ｔｒ４，Ｔｒ８）によって、そのまま画素駆動電圧ＶＰＥとして出力される。
【０１１９】
検査対象の画素１２に設けられた保持容量Ｃｓ１の電荷のリークを検査する場合、例えば、保持容量Ｃｓ１から読み出される正極性の画素駆動電圧ＶＰＥの期待値を２．６Ｖに設定し、保持容量Ｃｓ２から読み出される負極性の画素駆動電圧ＶＰＥの期待値を２．５Ｖに設定する。それにより、例えば、検査対象の画素１２に設けられた保持容量Ｃｓ１の電荷がリークしていない場合、当該画素１２から読み出された正極性の画素駆動電圧ＶＰＥが２．６Ｖを示すため、センスアンプの出力は、検査対象の画素１２が正常であることを表すＨレベルを示す。それに対し、検査対象の画素１２の保持容量Ｃｓ１の電荷がリークしている場合、当該画素１２から読み出された正極性の画素駆動電圧ＶＰＥが期待値よりも低い値（例えば２．４Ｖ）を示すため、センスアンプの出力は、検査対象の画素１２に設けられた保持容量Ｃｓ１の電荷がリークしていることを表すＬレベルを示す。その後、正極性の画素駆動電圧ＶＰＥの期待値の微調整及び検査を繰り返すことにより、保持容量Ｃｓ１のリーク量を特定することが可能である。
【０１２０】
同様にして、検査対象の画素１２に設けられた保持容量Ｃｓ２の電荷のリークを検査する場合、例えば、保持容量Ｃｓ１から読み出される正極性の画素駆動電圧ＶＰＥの期待値を２．５Ｖに設定し、保持容量Ｃｓ２から読み出される負極性の画素駆動電圧ＶＰＥの期待値を２．６Ｖに設定する。それにより、例えば、検査対象の画素１２に設けられた保持容量Ｃｓ２の電荷がリークしていない場合、当該画素１２から読み出された負極性の画素駆動電圧ＶＰＥが２．６Ｖを示すため、センスアンプの出力は、検査対象の画素１２が正常であることを表すＬレベルを示す。それに対し、検査対象の画素１２の保持容量Ｃｓ２の電荷がリークしている場合、当該画素１２から読み出された負極性の画素駆動電圧ＶＰＥが期待値よりも低い値（例えば２．４Ｖ）を示すため、センスアンプの出力は、検査対象の画素１２に設けられた保持容量Ｃｓ２の電荷がリークしていることを表すＨレベルを示す。その後、負極性の画素駆動電圧ＶＰＥの期待値の微調整及び検査を繰り返すことにより、保持容量Ｃｓ２のリーク量を特定することが可能である。
【０１２１】
このように、液晶表示装置１では、各画素１２に設けられた保持容量Ｃｓ１，Ｃｓ２のリークを検査することができる。
【０１２２】
なお、保持容量Ｃｓ１，Ｃｓ２のリーク量及びその発生箇所を特定することができれば、通常動作時にそのリーク量を補正することも可能である。それにより、本来であれば廃棄されていたチップを補正して利用することが可能になるため、歩留まりを向上させることができる。
【０１２３】
さらに、プローブテスト用に追加されたＰＡＤ（例えば、外部から信号ＴＣＫ，ＴＣＫｂ，Ｔｌａｔ，ｎｕｔ，ｍｉｄ，ＫＳＷ，ＴＯＵＴが供給されるＰＡＤ）は、検査後は使用されないため、例えば、プルダウン又はプルアップして画素検査回路を初期化して固定しておく。それにより、プローブテスト用に追加されたＰＡＤが外部から信号電圧が入力されずに浮いた状態であっても、画素検査回路は意図しない動作及び意図しないリーク電流を防ぐことができる。
【０１２４】
以上のように、本実施の形態にかかる液晶表示装置１では、検査対象の画素１２を構成するトランジスタＴｒ１〜Ｔｒ１０及び保持容量Ｃｓ１，Ｃｓ２のそれぞれが正常に動作しているか否かを速やかに検査することができるだけでなく、保持容量Ｃｓ１，Ｃｓ２のリーク量を特定することができる。
【０１２５】
また、本実施の形態にかかる液晶表示装置１では、検査対象の画素１２の正極性側の検査と負極性側の検査とを同時に行うことができるため、正極性側の検査と負極性側の検査とを別々に検査する場合と比較して、検査速度をさらに向上させることができる。
【０１２６】
さらに、本実施の形態にかかる液晶表示装置１では、画素検査モードにおいて、画素１２への映像信号の書き込み動作、及び、画素１２からの映像信号の読み出し動作、の何れも実行する。そのため、画素１２の検査のみならず、その周辺回路が正常に動作しているか否かを検査することができる。なお、本実施の形態にかかる液晶表示装置１の画素検査方法は、他の検査方法と組み合わせて用いられて良いことは言うまでも無い。
【符号の説明】
【０１２７】
１  液晶表示装置
２  ランプ信号発生器
１１  画像表示部
１２  画素
１３  タイミング発生器
１４  極性切り替え制御回路
１５  垂直シフトレジスタ＆レベルシフタ
１６  水平ドライバ
１７  アナログスイッチ部
１８  スイッチ部
１９  センスアンプ部
２０  ラッチ部
２１  シフトレジスタ回路
３０  電圧源回路
５０  液晶表示装置
５１  画像表示部
５２  画素
１６１  シフトレジスタ回路
１６２  １ラインラッチ回路
１６３  コンパレータ部
１６３＿１〜１６３＿ｍ  コンパレータ
１６４  階調カウンタ
ＡＤＡ１〜ＡＤＡｎ  ＡＮＤ回路
ＡＤＢ１〜ＡＤＢｎ  ＡＮＤ回路
ＡＤＣ１〜ＡＤＣｎ  ＡＮＤ回路
Ｂ  ゲート制御信号線
ＢＦ１  バッファ
ＣＥ  共通電極
Ｃｓ１，Ｃｓ２  保持容量
Ｄ１＋，Ｄ１−〜Ｄｍ＋，Ｄｍ−  データ線
Ｄｃｏｍ＋，Ｄｃｏｍ−  共通配線
Ｇ１〜Ｇｎ  行走査線
ＩＮＶ１＿１〜ＩＮＶ１＿ｍ  インバータ
ＩＮＶ２＿１〜ＩＮＶ２＿ｍ  インバータ
ＩＮＶ３  インバータ
ＬＣ  液晶表示素子
ＬＣＭ  液晶
Ｎ１，Ｎ２  ノード
Ｎａ，Ｎｂ  ノード
Ｎｄ１＿１〜Ｎｄ１＿ｍ  ノード
Ｎｄ２＿１〜Ｎｄ２＿ｍ  ノード
ＰＥ  画素駆動電極（反射電極）
Ｓ＋，Ｓ−  ゲート制御信号線
ＳＡ＿１〜ＳＡ＿ｍ  センスアンプ
ＳＷ１＋，ＳＷ１−〜ＳＷｍ＋，ＳＷｍ−  スイッチ素子
ＳＷ２＿１〜ＳＷ２＿ｍ  スイッチ素子
ＳＷ３＿１〜ＳＷ３＿ｍ  スイッチ素子
ＳＷ４＿１〜ＳＷ４＿ｍ  スイッチ素子
ＳＷ５＿１〜ＳＷ５＿ｍ  スイッチ素子
ＳＷ６＿１〜ＳＷ６＿ｍ  スイッチ素子
ＳＷ７＿１〜ＳＷ７＿ｍ  スイッチ素子
ＳＷ８＿１〜ＳＷ８＿ｍ  スイッチ素子
ＴＧ１＋〜ＴＧｎ＋  読み出し用スイッチ選択線
ＴＧ１−〜ＴＧｎ−  読み出し用スイッチ選択線
Ｔｒ１〜Ｔｒ１０  トランジスタ
Ｔｒ１１〜Ｔｒ１７  トランジスタ
Ｔｒ２１〜Ｔｒ２５  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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