(57)【要約】【課題】配線抵抗が大きくなってしまう場合でも、パワーデバイスを十分に駆動できる駆動回路を提供する。【解決手段】駆動回路２ａは、オペアンプ１１、ＮＭＯＳトランジスタ１２および抵抗１３にて基準電圧ＶＲＥＦから電流Ｉ１を生成し、ＰＭＯＳトランジスタ１４，１５によるカレントミラー回路で充電電流Ｉ２を出力し、パワーデバイス１をターンオンする充電回路１０に、充電電流補正回路４０を備えている。充電電流補正回路４０では、電源端子とＰＭＯＳトランジスタ１５との間に存在する配線抵抗１６の両端に生じた電位差をオペアンプ４１で増幅して補正電圧Ｖｏｎを生成し、この補正電圧Ｖｏｎをオペアンプ４７が基準電圧ＶＲＥＦに加算し、その加算した電圧をオペアンプ５１が極性反転して新たな基準電圧ＶＲＥＦ２とする。これにより、充電電流Ｉ２が増えることで、パワーデバイス１の駆動能力が維持できるようになる。【選択図】図１
2020099147.tif 000002
【特許請求の範囲】
【請求項１】
ハイサイド出力トランジスタおよびローサイド出力トランジスタからなるトーテムポール出力回路から出力される充電電流によって絶縁ゲート型デバイスを駆動する絶縁ゲート型デバイス駆動装置であって、
電源と前記ハイサイド出力トランジスタとの間のハイサイド配線抵抗によって減少する前記充電電流を増やすように補正する充電電流補正回路を備えている、絶縁ゲート型デバイス駆動装置。
【請求項２】
前記充電電流補正回路は、前記ハイサイド出力トランジスタおよび前記ハイサイド配線抵抗の接続部における第１の電位と前記ハイサイド配線抵抗および前記電源の接続部における第２の電位との電位差を増幅する差動増幅回路と、前記充電電流を設定するために外部より入力された基準電圧に前記差動増幅回路が出力する補正電圧を加算する加算回路と、前記加算回路の出力電圧の極性を反転して前記充電電流を生成する回路に供給する反転増幅回路とを有する、請求項１記載の絶縁ゲート型デバイス駆動装置。
【請求項３】
ハイサイド出力トランジスタおよびローサイド出力トランジスタからなるトーテムポール出力回路が絶縁ゲート型デバイスから放電電流を引き込むことによって前記絶縁ゲート型デバイスを駆動する絶縁ゲート型デバイス駆動装置であって、
前記ローサイド出力トランジスタとグランド端子との間のローサイド配線抵抗によって減少する前記放電電流を増やすように補正する放電電流補正回路を備えている、絶縁ゲート型デバイス駆動装置。
【請求項４】
前記放電電流補正回路は、前記ローサイド配線抵抗に前記放電電流が流れることによって生じる電圧降下を検出する電圧降下検出回路と、前記ローサイド出力トランジスタおよび前記ローサイド配線抵抗の直列回路に並列に接続されたバイパス回路とを備え、前記電圧降下検出回路が検出した電圧降下検出値が所定値を超えたとき、前記放電電流の一部を前記バイパス回路にバイパスさせるようにした、請求項３記載の絶縁ゲート型デバイス駆動装置。
【請求項５】
前記バイパス回路は、前記ローサイド出力トランジスタおよび前記ローサイド配線抵抗の直列回路の両端に接続されて前記電圧降下検出値が前記所定値を超えるとオンするスイッチ素子である、請求項４記載の絶縁ゲート型デバイス駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）またはＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）のような絶縁ゲート型のパワーデバイスを駆動する絶縁ゲート型デバイス駆動装置に関する。
【背景技術】
【０００２】
モータなどの負荷を制御する電力変換装置では、負荷をスイッチング制御するパワーデバイスとこのパワーデバイスを駆動する駆動回路とを１つのパッケージに収容した半導体モジュールが使用されている。パワーデバイスとしては、ＩＧＢＴまたはＭＯＳＦＥＴが一般に用いられている。駆動回路としては、出力段が電流を吐き出すトランジスタと電流を吸い込むトランジスタとを直列に接続したトーテムポール出力回路で構成されたものが用いられることがある（たとえば、特許文献１参照）。ここで、この特許文献１に記載の駆動回路について説明する。
【０００３】
図３は従来のパワーデバイスの駆動回路の一構成例を示す回路図である。
図３に例示したパワーデバイスの駆動回路２は、ＩＧＢＴとするパワーデバイス１をターンオンまたはターンオフするものであって、充電回路１０と、切替回路２０と、放電回路３０とを有している。駆動回路２は、集積回路（ＩＣ：Integrated Circuit）によって構成され、パワーデバイス１とともに半導体モジュールに収容されている。
【０００４】
充電回路１０は、オペアンプ１１と、ＮチャネルのＭＯＳＦＥＴ（以下、ＮＭＯＳトランジスタという）１２と、抵抗１３と、ＰチャネルのＭＯＳＦＥＴ（以下、ＰＭＯＳトランジスタという）１４，１５とを有し、充電電流を生成する回路を構成している。
【０００５】
オペアンプ１１は、その非反転入力端子に充電電流の値を設定するために外部より入力された基準電圧ＶＲＥＦが印加され、オペアンプ１１の出力端子は、ＮＭＯＳトランジスタ１２のゲートに接続されている。ＮＭＯＳトランジスタ１２のソースは、抵抗１３の一方の端子とオペアンプ１１の反転入力端子とに接続され、抵抗１３の他方の端子は、このパワーデバイス１および駆動回路２のグランドＧＮＤに接続されている。ここで、オペアンプ１１、ＮＭＯＳトランジスタ１２および抵抗１３は、基準電圧ＶＲＥＦを基に電流Ｉ１を生成する電圧入力／電流出力回路を構成している。すなわち、オペアンプ１１は、反転入力端子の電圧（抵抗１３の両端の電圧）が基準電圧ＶＲＥＦに等しくなるように動作するので、ＮＭＯＳトランジスタ１２には、基準電圧ＶＲＥＦと抵抗１３の抵抗値とで決まる電流Ｉ１が流れることになる。
【０００６】
ＮＭＯＳトランジスタ１２のドレインは、ＰＭＯＳトランジスタ１４のドレインおよびゲートとＰＭＯＳトランジスタ１５のゲートとに接続され、ＰＭＯＳトランジスタ１４，１５のソースは、駆動回路２の電源電圧Ｖｃｃのラインに接続されている。ここで、ＰＭＯＳトランジスタ１４，１５は、カレントミラー回路を構成し、電流Ｉ１に比例した充電電流Ｉ２をＰＭＯＳトランジスタ１５のドレインから出力する。
【０００７】
切替回路２０は、レベルシフト回路２１とＰＭＯＳトランジスタ２２とを有している。レベルシフト回路２１の入力端子は、駆動信号の入力端子に接続され、レベルシフト回路２１の出力端子は、ＰＭＯＳトランジスタ２２のゲートに接続されている。ＰＭＯＳトランジスタ２２のドレインは、ＰＭＯＳトランジスタ１５のゲートに接続され、ＰＭＯＳトランジスタ２２のソースは、駆動回路２の電源電圧Ｖｃｃのラインに接続されている。レベルシフト回路２１は、ハイレベルの駆動信号が入力されるとローレベルの信号を出力してＰＭＯＳトランジスタ２２をオンし、ＰＭＯＳトランジスタ１５のゲートと電源電圧Ｖｃｃのラインとを短絡状態にしてＰＭＯＳトランジスタ１５をオフする。レベルシフト回路２１は、また、ローレベルの駆動信号が入力されると電源電圧Ｖｃｃのレベルの信号を出力してＰＭＯＳトランジスタ２２をオフし、ＰＭＯＳトランジスタ１５をオンする。
【０００８】
放電回路３０は、バッファ３１とＮＭＯＳトランジスタ３２とを有している。バッファ３１の入力端子は、駆動信号の入力端子に接続され、バッファ３１の出力端子は、ＮＭＯＳトランジスタ３２のゲートに接続されている。バッファ３１は、ローレベルの駆動信号が入力されるとローレベルの信号を出力してＮＭＯＳトランジスタ３２をオフする。バッファ３１は、また、ハイレベルの駆動信号が入力されるとハイレベルの信号を出力してＮＭＯＳトランジスタ３２をオンする。
【０００９】
充電回路１０のＰＭＯＳトランジスタ１５のドレインは、放電回路３０のＮＭＯＳトランジスタ３２のドレインに接続され、この接続点は、駆動回路２の出力端子ＯＵＴを構成している。この出力端子ＯＵＴは、パワーデバイス１のゲートに接続されている。また、駆動回路２のグランドＧＮＤは、パワーデバイス１のエミッタに接続されている。
【００１０】
なお、充電回路１０のＰＭＯＳトランジスタ１５のソースは、配線抵抗１６を介して駆動回路２の電源電圧Ｖｃｃのラインに接続され、ＰＭＯＳトランジスタ１５のバックゲートは、電源電圧Ｖｃｃのラインに接続されている。また、放電回路３０のＮＭＯＳトランジスタ３２のソースは、配線抵抗３３を介してグランドＧＮＤに接続され、ＮＭＯＳトランジスタ３２のバックゲートは、グランドＧＮＤに接続されている。ここで、配線抵抗１６は、ＩＣ基板の電源電圧Ｖｃｃの電源端子とＰＭＯＳトランジスタ１５のソースとの間に不可避的に存在する配線の抵抗である。また、配線抵抗３３は、ＩＣ基板のグランドＧＮＤの端子とＮＭＯＳトランジスタ３２のソースとの間に不可避的に存在する配線の抵抗である。
【００１１】
以上の駆動回路２は、充電回路１０では、オペアンプ１１、ＮＭＯＳトランジスタ１２および抵抗１３が基準電圧ＶＲＥＦに相当する電流Ｉ１を生成し、ＰＭＯＳトランジスタ１４，１５が電流Ｉ１に比例した充電電流Ｉ２を出力するようにしている。
【００１２】
ここで、ローレベルの駆動信号が入力されると、レベルシフト回路２１は、ＰＭＯＳトランジスタ２２をオフし、ＰＭＯＳトランジスタ１５をオンして、充電電流Ｉ２を出力する。この充電電流Ｉ２は、パワーデバイス１のゲートに吐き出され、パワーデバイス１のゲート・エミッタ間容量およびゲート・コレクタ間容量を充電し、パワーデバイス１をターンオンする。このとき、放電回路３０では、バッファ３１がローレベルの信号を出力し、ＮＭＯＳトランジスタ３２をオフしている。
【００１３】
次に、ハイレベルの駆動信号が入力されると、レベルシフト回路２１は、ＰＭＯＳトランジスタ２２をオンし、ＰＭＯＳトランジスタ１５をオフする。一方、放電回路３０では、バッファ３１がハイレベルの信号を出力し、ＮＭＯＳトランジスタ３２をオンする。これにより、パワーデバイス１のゲート・エミッタ間容量に蓄積された電荷が放電電流Ｉ３としてＮＭＯＳトランジスタ３２に吸い込まれ、パワーデバイス１をターンオフする。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２０１３−２１９６３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
従来のパワーデバイスの駆動回路では、トーテムポール出力回路を構成するハイサイド出力トランジスタおよびローサイド出力トランジスタのソース側に配線抵抗が存在する。これらの配線抵抗は、ＩＣ基板における駆動回路のレイアウト構成上、少なからず存在するものであり、抵抗値が電源端子またはグランド端子とハイサイドまたはローサイドのトランジスタのソースとの間の距離に依存する。トーテムポール出力回路は、アンペアオーダーの大電流が流れるが、その場合、配線抵抗にはその電流に相当する電圧降下が生じ、ハイサイドまたはローサイドのトランジスタのソースに対してバックゲートに逆方向のバイアス電圧が印加されることになる。これにより、ハイサイドまたはローサイドのトランジスタは、バックゲート効果により閾値電圧が高くなるので、流そうとする充放電電流が絞られることになる。これは、駆動回路をＩＣ基板の電源端子またはグランド端子から離れた位置に配置せざるを得ない場合に顕著に現れ、パワーデバイスを十分に駆動することができなくなるという問題点があった。
【００１６】
本発明はこのような点に鑑みてなされたものであり、配線抵抗が無視できないほど大きくなってしまうような場合でも、パワーデバイスを十分に駆動することができる絶縁ゲート型デバイス駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明では、上記の課題を解決するために、ハイサイド出力トランジスタおよびローサイド出力トランジスタからなるトーテムポール出力回路から出力される充電電流によって絶縁ゲート型デバイスを駆動する絶縁ゲート型デバイス駆動装置が提供される。この絶縁ゲート型デバイス駆動装置は、電源とハイサイド出力トランジスタとの間のハイサイド配線抵抗によって減少する充電電流を増やすように補正する充電電流補正回路を備えている。
【００１８】
このような絶縁ゲート型デバイス駆動装置によれば、ハイサイド配線抵抗が大きい場合、ハイサイド出力トランジスタがオンしてハイサイド配線抵抗に充電電流が流れたときに、充電電流補正回路が充電電流を増やすように作用する。これにより、ハイサイド配線抵抗に電位差が生じてハイサイド出力トランジスタの閾値電圧が上昇することによる充電電流の減少を補うことができる。
【００１９】
また、本発明では、ハイサイド出力トランジスタおよびローサイド出力トランジスタからなるトーテムポール出力回路が絶縁ゲート型デバイスから放電電流を引き込むことによって絶縁ゲート型デバイスを駆動する絶縁ゲート型デバイス駆動装置が提供される。この絶縁ゲート型デバイス駆動装置は、ローサイド出力トランジスタとグランド端子との間のローサイド配線抵抗によって減少する放電電流を増やすように補正する放電電流補正回路を備えている。
【００２０】
このような絶縁ゲート型デバイス駆動装置によれば、ローサイド配線抵抗が大きい場合、ローサイド出力トランジスタがオンしてローサイド配線抵抗に放電電流が流れたときに、放電電流補正回路が放電電流を増やすように作用する。これにより、ローサイド配線抵抗に電圧降下が生じてローサイド出力トランジスタの閾値電圧が上昇することによる放電電流の減少を補うことができる。
【発明の効果】
【００２１】
上記構成の絶縁ゲート型デバイス駆動装置は、ハイサイド配線抵抗に電位差が生じることによる充電電流の減少が補われるので、絶縁ゲート型デバイスの本来の駆動能力を維持できるという利点がある。また、ローサイド配線抵抗に電圧降下が生じることによる放電電流の減少が補われるので、絶縁ゲート型デバイスの本来の駆動能力を維持できるという利点がある。
【図面の簡単な説明】
【００２２】
【図１】本発明を適用したパワーデバイスの駆動回路の一構成例を示す回路図である。
【図２】パワーデバイスの駆動回路の要部波形を示す図である。
【図３】従来のパワーデバイスの駆動回路の一構成例を示す回路図である。
【発明を実施するための形態】
【００２３】
以下、添付図面を参照しながら、本発明を実施するための形態を詳細に説明する。
図１は本発明を適用したパワーデバイスの駆動回路の一構成例を示す回路図、図２はパワーデバイスの駆動回路の要部波形を示す図である。なお、図１において、図３に示した構成要素と同じ構成要素については、同一の符号で示している。また、図２に示す波形は、上から駆動信号、充電電流Ｉ２および放電電流Ｉ３を示している。
【００２４】
図１に示したＩＧＢＴとするパワーデバイス１の駆動回路２ａは、図３に示した駆動回路２をベースとし、このベースとする駆動回路２に加えて、充電電流補正回路４０および放電電流補正回路６０を備えている。すなわち、ベースとする駆動回路２は、オペアンプ１１、ＮＭＯＳトランジスタ１２、抵抗１３およびＰＭＯＳトランジスタ１４，１５を含む充電回路１０と、レベルシフト回路２１およびＰＭＯＳトランジスタ２２を含む切替回路２０と、バッファ３１およびＮＭＯＳトランジスタ３２を含む放電回路３０とを備えている。なお、ＰＭＯＳトランジスタ１５は、ハイサイド出力トランジスタであり、ＮＭＯＳトランジスタ３２は、ローサイド出力トランジスタであり、ＰＭＯＳトランジスタ１５およびＮＭＯＳトランジスタ３２は、駆動回路２のトーテムポール出力回路を構成している。
【００２５】
充電電流補正回路４０は、オペアンプ４１を有し、このオペアンプ４１の反転入力端子には、抵抗４２の一方の端子が接続され、抵抗４２の他方の端子は、ＰＭＯＳトランジスタ１５のソースに接続されている。オペアンプ４１の反転入力端子は、また、抵抗４３の一方の端子に接続され、抵抗４３の他方の端子は、オペアンプ４１の出力端子に接続されている。オペアンプ４１の非反転入力端子は、抵抗４４の一方の端子に接続され、抵抗４４の他方の端子は、電源電圧Ｖｃｃの電源端子に接続されている。オペアンプ４１の非反転入力端子は、また、抵抗４５の一方の端子に接続され、抵抗４５の他方の端子は、グランドに接続されている。これにより、オペアンプ４１および抵抗４２，４３，４４，４５は、配線抵抗１６の両端に生じる電位差を増幅する差動増幅回路を構成している。
【００２６】
オペアンプ４１の出力端子は、抵抗４６の一方の端子に接続され、抵抗４６の他方の端子は、オペアンプ４７の反転入力端子に接続されている。オペアンプ４７の反転入力端子は、また、抵抗４８の一方の端子に接続され、抵抗４８の他方の端子は、基準電圧ＶＲＥＦの入力端子に接続されている。オペアンプ４７の反転入力端子は、さらに、抵抗４９の一方の端子に接続され、抵抗４９の他方の端子は、オペアンプ４７の出力端子に接続されている。オペアンプ４７の非反転入力端子は、グランドに接続されている。ここで、オペアンプ４７および抵抗４６，４８，４９は、基準電圧ＶＲＥＦに差動増幅回路が出力する電圧を加算する加算回路を構成している。
【００２７】
オペアンプ４７の出力端子は、抵抗５０の一方の端子に接続され、抵抗５０の他方の端子は、オペアンプ５１の反転入力端子に接続されている。オペアンプ５１の反転入力端子は、また、抵抗５２の一方の端子に接続され、抵抗５２の他方の端子は、オペアンプ５１の出力端子に接続されている。オペアンプ５１の非反転入力端子は、グランドに接続されている。オペアンプ５１の出力端子は、電圧入力／電流出力回路のオペアンプ１１の非反転入力端子に接続されている。ここで、オペアンプ５１および抵抗５０，５２は、オペアンプ５１の非反転入力端子を基準にして入力と出力の極性が逆極性になる反転増幅回路を構成している。
【００２８】
次に、充電電流補正回路４０の動作について説明する。まず、差動増幅回路において、オペアンプ４１の反転入力端子および非反転入力端子に接続された抵抗４２，４４の抵抗値をそれぞれＲ１ｐとし、オペアンプ４１の反転入力端子と出力端子とに接続された抵抗４３およびオペアンプ４１の非反転入力端子とグランドとに接続された抵抗４５の抵抗値をそれぞれＲ２ｐとする。また、配線抵抗１６のＰＭＯＳトランジスタ１５のソース側の電位をＶ１ｐ、配線抵抗１６の電源電圧Ｖｃｃの電源端子側の電位をＶ２ｐとする。これにより、オペアンプ４１が出力する補正電圧Ｖｏｎは、（Ｒ２ｐ／Ｒ１ｐ）・（Ｖ２ｐ−Ｖ１ｐ）となり、配線抵抗１６の両端の電位差（Ｖ２ｐ−Ｖ１ｐ）をオペアンプ４１の増幅率（Ｒ２ｐ／Ｒ１ｐ）で増幅した値になる。
【００２９】
オペアンプ４７による加算回路およびオペアンプ５１による反転増幅回路では、抵抗４６，４８，４９，５０，５２をすべて同じ抵抗値（Ｒ）とすると、オペアンプ４７，５１の増幅率は１となる。すると、オペアンプ４１の出力電圧は、−（Ｖｏｎ＋ＶＲＥＦ）となり、オペアンプ５１の出力電圧は、（Ｖｏｎ＋ＶＲＥＦ）＝ＶＲＥＦ２となり、オペアンプ１１の非反転入力端子には、電流Ｉ１を生成するための新たな基準電圧として、ＶＲＥＦ２が印加される。
【００３０】
この充電電流補正回路４０によれば、駆動信号としてハイレベルの論理信号が入力されているとき、レベルシフト回路２１によってＰＭＯＳトランジスタ２２がオンされており、ＰＭＯＳトランジスタ１４，１５のカレントミラー回路は、強制的に無効化されている。この場合、配線抵抗１６には電流が流れないので、差動増幅回路が出力する補正電圧Ｖｏｎは、０ボルト（Ｖ）である。したがって、オペアンプ１１に入力される基準電圧は、ＶＲＥＦ２＝ＶＲＥＦとなり、電圧入力／電流出力回路は、基準電圧ＶＲＥＦに相当する電流Ｉ１を生成している。
【００３１】
駆動信号がローレベルの論理信号となると、レベルシフト回路２１は、ＰＭＯＳトランジスタ２２をオフし、ＰＭＯＳトランジスタ１４，１５のカレントミラー回路を有効化する。駆動信号がローレベルになると、ＰＭＯＳトランジスタ１５は、図２に示したように、電流Ｉ１に比例した充電電流Ｉ２を流すことができるようになる。充電電流Ｉ２の値が大きくなるに連れて、配線抵抗１６での電圧降下が大きくなると、差動増幅回路が出力する補正電圧Ｖｏｎも大きくなっていく。これにより、電圧入力／電流出力回路のオペアンプ１１に入力される基準電圧ＶＲＥＦ２も大きくなるので、生成される電流Ｉ１の値が大きくなり、充電電流Ｉ２の値も大きくなる。
【００３２】
このように、充電電流Ｉ２は、配線抵抗１６での電圧降下が大きくなるに連れて大きくなるように補正される。したがって、配線抵抗１６での電圧降下が大きくなり、バックゲート効果による充電電流Ｉ２の低下（図２に破線で示す充電電流Ｉ２）が生じても、その充電電流Ｉ２の低下分が充電電流補正回路４０によって補われ、駆動能力が維持されることになる。なお、充電電流Ｉ２は、ＰＭＯＳトランジスタ１５が飽和するまで上昇するのではなく、パワーデバイス１のゲート・エミッタ間容量およびゲート・コレクタ間容量への充電が完了すると、最小値まで低下する。
【００３３】
放電電流補正回路６０は、比較器６１，６２を有し、これら比較器６１，６２の非反転入力端子は、ＮＭＯＳトランジスタ３２のソースに接続されている。比較器６１の反転入力端子は、電圧源６３の正極端子に接続され、電圧源６３の負極端子は、グランドに接続されている。電圧源６３は、比較器６１の比較基準の所定値である閾値電圧Ｖｔｈｎ１を出力する。比較器６２の反転入力端子は、電圧源６４の正極端子に接続され、電圧源６４の負極端子は、グランドに接続されている。電圧源６４は、比較器６２の比較基準の所定値である閾値電圧Ｖｔｈｎ２を出力する。なお、この閾値電圧Ｖｔｈｎ２は、閾値電圧Ｖｔｈｎ１より高い値に設定されている。これにより、比較器６１，６２および電圧源６３，６４は、ローサイド配線抵抗に生じる電圧降下の値を検出する電圧降下検出回路を構成している。
【００３４】
比較器６１の出力端子は、ＮＭＯＳトランジスタ６５のゲートに接続されている。ＮＭＯＳトランジスタ６５のドレインは、出力端子ＯＵＴに接続され、ＮＭＯＳトランジスタ６５のソースは、グランドＧＮＤに接続されている。これにより、ＮＭＯＳトランジスタ６５は、ＮＭＯＳトランジスタ３２および配線抵抗３３の直列回路に並列に接続されたスイッチ素子による第１のバイパス回路を構成している。比較器６２の出力端子は、ＮＭＯＳトランジスタ６６のゲートに接続されている。ＮＭＯＳトランジスタ６６のドレインは、出力端子ＯＵＴに接続され、ＮＭＯＳトランジスタ６６のソースは、グランドＧＮＤに接続されている。これにより、ＮＭＯＳトランジスタ６６は、第１のバイパス回路に並列に接続されたスイッチ素子による第２のバイパス回路を構成している。
【００３５】
なお、ＮＭＯＳトランジスタ６５，６６は、ＮＭＯＳトランジスタ３２に比べて流すことのできる許容ドレイン電流値が小さく、放電電流Ｉ３の補正量も小さいので、ＩＣ基板にスペース的な余裕があれば、許容ドレイン電流値の大きな素子にしておくのがよい。
【００３６】
次に、放電電流補正回路６０の動作について説明する。まず、駆動信号としてローレベルの論理信号が入力されているとき、バッファ３１の出力信号もローレベルであるため、ＮＭＯＳトランジスタ３２は、オフしている。このとき、配線抵抗３３の両端の電圧Ｖｎは、０Ｖであるので、比較器６１，６２の出力信号もローレベルになって、ＮＭＯＳトランジスタ６５，６６は、オフしている。
【００３７】
ここで、駆動信号がハイレベルの論理信号に変化すると、バッファ３１の出力信号もハイレベルに変化し、ＮＭＯＳトランジスタ３２がオンする。すると、パワーデバイス１のゲート・エミッタ間容量に蓄積されていた電荷が放電電流Ｉ３としてＮＭＯＳトランジスタ３２に吸い込まれ、パワーデバイス１をターンオフしようとする。このとき、図２に示したように、ＮＭＯＳトランジスタ３２を流れる放電電流Ｉ３の値が大きくなる。放電電流Ｉ３の値が大きくなるに連れて、配線抵抗３３での電圧降下が大きくなり、配線抵抗３３の両端の電圧Ｖｎも大きくなっていく。これにより、ＮＭＯＳトランジスタ３２は、バックゲート効果により閾値電圧が高くなって放電電流Ｉ３の吸い込み量を低減するようになる。
【００３８】
このとき、配線抵抗３３の両端の電圧Ｖｎが高くなって、電圧源６３の閾値電圧Ｖｔｈｎ１よりも高くなると、比較器６１は、ハイレベルの出力信号を出力し、ＮＭＯＳトランジスタ６５をオンする。これにより、放電電流Ｉ３の一部が分流して、ＮＭＯＳトランジスタ６５に流れるようになり、その分、放電電流Ｉ３の吸い込み量低減が緩和される。
【００３９】
配線抵抗３３の両端の電圧Ｖｎがさらに高くなって、電圧源６４の閾値電圧Ｖｔｈｎ２よりも高くなると、比較器６２は、ハイレベルの出力信号を出力し、ＮＭＯＳトランジスタ６６をオンする。これにより、放電電流Ｉ３の一部が分流して、ＮＭＯＳトランジスタ６６に流れるようになることで、放電電流Ｉ３の吸い込み量低減がさらに緩和される。そして、放電電流Ｉ３は、パワーデバイス１のターンオフ後、パワーデバイス１のゲート・エミッタ間容量に蓄積されていた電荷がなくなると、最小値まで低下する。
【００４０】
なお、この実施の形態の放電電流補正回路６０では、比較器６１，６２およびＮＭＯＳトランジスタ６５，６６のように、２組のバイパス回路を設けているが、これに限定されるのではなく、１組または３組以上の補正回路を設けてもよい。
【００４１】
本発明は、以上の構成の駆動回路２ａを１つのＩＣ基板に複数個備えた駆動装置に好適に適用することができる。すなわち、たとえば三相モータを駆動する駆動装置では、上述の駆動回路２ａが３組搭載されるが、ＩＣ基板上の駆動回路２ａは、レイアウト構成上、電源電圧Ｖｃｃの電源端子およびグランドＧＮＤの端子からの距離がそれぞれ異なっている。このため、それぞれの駆動回路２ａにおいて、ハイサイドの配線抵抗およびローサイドの配線抵抗が異なり、各相の駆動能力にアンバランスが生じることがある。このような三相モータ用の駆動装置では、各相の駆動回路２ａに上記の充放電電流の補正回路をそれぞれ追加することで、駆動能力のアンバランスを解消することが可能になる。
【００４２】
また、この実施の形態では、配線抵抗による充放電電流の低減を補正することができる機能をアナログ回路によって構成したが、同じ機能をデジタル回路によって構成することも可能である。
【符号の説明】
【００４３】
１  パワーデバイス（絶縁ゲート型デバイス）
２ａ  駆動回路
１０  充電回路
１１  オペアンプ
１２  ＮＭＯＳトランジスタ
１３  抵抗
１４，１５  ＰＭＯＳトランジスタ
１６  配線抵抗
２０  切替回路
２１  レベルシフト回路
２２  ＰＭＯＳトランジスタ
３０  放電回路
３１  バッファ
３２  ＮＭＯＳトランジスタ
３３  配線抵抗
４０  充電電流補正回路
４１  オペアンプ
４２，４３，４４，４５，４６  抵抗
４７  オペアンプ
４８，４９，５０  抵抗
５１  オペアンプ
５２  抵抗
６０  放電電流補正回路
６１，６２  比較器
６３，６４  電圧源
６５，６６  ＮＭＯＳトランジスタ
【図１】
2020099147.tif 000003
【図２】
2020099147.tif 000004
【図３】
2020099147.tif 000005