(57)【要約】【課題】半導体メモリの読み出し動作を高速化する。【解決手段】実施形態の半導体メモリは、第１及び第２メモリセル、第１及び第２メモリセルに接続されたワード線、第１及び第２メモリセルにそれぞれ接続された第１及び第２ビット線、第１及び第２ビット線にそれぞれ接続された第１及び第２センスアンプ、及びコントローラを含む。第１及び第２センスアンプの各々は第１乃至第３トランジスタを含む。第３トランジスタは一端が第１及び第２トランジスタに電気的に接続され、他端がビット線に接続される。読み出し動作においてコントローラはワード線に読み出し電圧ＥＲを印加する。第１時刻ｔ５において、コントローラは、第１及び第２トランジスタにそれぞれ第１電圧Ｖblk及び第２電圧Ｖblcを印加し、第１センスアンプは第１及び第３トランジスタを介して第１ビット線に電圧を印加し、第２センスアンプは第２及び第３トランジスタを介して第２ビット線に電圧を印加する。【選択図】図１３
2020027674.tif 000002
【特許請求の範囲】
【請求項１】
各々が閾値電圧に基づいて複数ビットのデータを記憶する第１及び第２メモリセルと、
前記第１及び第２メモリセルのそれぞれのゲートに接続されたワード線と、
前記第１及び第２メモリセルにそれぞれ接続された第１及び第２ビット線と、
前記第１及び第２ビット線にそれぞれ接続された第１及び第２センスアンプと、
コントローラと、
を備え、
前記第１及び第２センスアンプの各々は、第１トランジスタと、第２トランジスタと、一端が前記第１トランジスタと前記第２トランジスタとのそれぞれに電気的に接続され、他端が対応するビット線に接続された第３トランジスタとを含み、
前記第１及び第２メモリセルの読み出し動作において、
前記コントローラは、前記ワード線に第１読み出し電圧を印加し、
前記コントローラが前記第１読み出し電圧を印加する第１期間に含まれた第１時刻において、
前記コントローラは、前記第１トランジスタに接地電圧よりも高い第１電圧を印加し、前記第２トランジスタに前記第１電圧と異なる第２電圧を印加し、
前記第１時刻において、
前記第１センスアンプは、前記第１トランジスタと前記第３トランジスタとを介して前記第１ビット線に電圧を印加し、
前記第２センスアンプは、前記第２トランジスタと前記第３トランジスタとを介して前記第２ビット線に電圧を印加する、半導体メモリ。
【請求項２】
前記第１及び第２メモリセルの各々は、第１閾値電圧に基づいて第１データを記憶し、前記第１閾値電圧よりも高い第２閾値電圧に基づいて第２データを記憶し、
前記読み出し動作において、
前記第１メモリセルは前記第２閾値電圧を有し、
前記第２メモリセルは前記第１閾値電圧を有する、
請求項１に記載の半導体メモリ。
【請求項３】
前記第１及び第２センスアンプの各々は、一端が第１ノードに接続され、他端が前記第１トランジスタに接続された第４トランジスタと、一端が前記第１ノードに接続され、他端が前記第２トランジスタに接続され、ゲートが前記第４トランジスタのゲートに接続され、前記第４トランジスタと導電型が異なる第５トランジスタと、電源線と前記第１ノードとの間に接続された第６トランジスタと、をさらに含み、
前記第１及び第２センスアンプの各々において、前記第１トランジスタの他端と、前記第２トランジスタの他端と、前記第３トランジスタの一端とのそれぞれは、第２ノードに接続され、
前記第２電圧は、前記接地電圧と前記第１電圧との間の電圧である、
請求項１又は請求項２に記載の半導体メモリ。
【請求項４】
前記第１期間に含まれ且つ前記第１時刻よりも後の第２時刻において、
前記コントローラは、前記第１トランジスタと前記第２トランジスタとのそれぞれに前記第１電圧を印加する、
請求項３に記載の半導体メモリ。
【請求項５】
前記読み出し動作において、前記コントローラは、前記ワード線に前記第１読み出し電圧を印加する前に、最初に印加される読み出し電圧であり且つ前記第１読み出し電圧よりも低い第２読み出し電圧を印加し、
前記コントローラが前記第２読み出し電圧を印加する第２期間に含まれた第３時刻において、前記コントローラは、前記第１トランジスタに前記第２電圧よりも高い第３電圧を印加し、前記第２トランジスタに前記第２電圧を印加し、
前記第３時刻において、
前記第１センスアンプは、前記第２トランジスタと前記第３トランジスタとを介して前記第１ビット線に電圧を印加し、
前記第２センスアンプは、前記第２トランジスタと前記第３トランジスタとを介して前記第２ビット線に電圧を印加する、
請求項３に記載の半導体メモリ。
【請求項６】
前記第１電圧は、前記第３電圧よりも高い、
請求項５に記載の半導体メモリ。
【請求項７】
前記読み出し動作において、前記コントローラは、前記ワード線に前記第１読み出し電圧を印加する前に、最初に印加される読み出し電圧であり且つ前記第１読み出し電圧よりも高い第２読み出し電圧を印加し、
前記コントローラが前記第２読み出し電圧を印加する第２期間に含まれた第３時刻において、前記コントローラは、前記第１トランジスタに前記第２電圧よりも高い第３電圧を印加し、前記第２トランジスタに前記第２電圧を印加し、
前記第３時刻において、
前記第１センスアンプは、前記第１トランジスタと前記第３トランジスタとを介して前記第１ビット線に電圧を印加し、
前記第２センスアンプは、前記第１トランジスタと前記第３トランジスタとを介して前記第２ビット線に電圧を印加する、
請求項３に記載の半導体メモリ。
【請求項８】
前記第１電圧は、前記第３電圧よりも低い、
請求項７に記載の半導体メモリ。
【請求項９】
前記第１及び第２センスアンプの各々は、前記第４トランジスタのゲートと前記第５トランジスタのゲートとのそれぞれに接続された第１ラッチ回路を含む複数のラッチ回路を有し、
前記読み出し動作において、前記コントローラは、前記第２読み出し電圧による読み出し結果に基づいて、前記第１ラッチ回路の保持する情報を更新する、
請求項５乃至請求項８のいずれか一項に記載の半導体メモリ。
【請求項１０】
前記第１及び第２センスアンプの各々は、一端に電源電圧が供給された第４トランジスタと、一端が前記第４トランジスタの他端に接続され、他端が前記第１トランジスタの一端に接続された第５トランジスタと、一端に電源電圧が供給された第６トランジスタと、一端が前記第６トランジスタの他端に接続され、他端が前記第２トランジスタの一端に接続された第７トランジスタと、をさらに含み、
前記第１及び第２センスアンプの各々において、前記第１トランジスタの他端は、前記第３トランジスタの一端に接続され、前記第２トランジスタの他端は、前記第１トランジスタの前記一端に接続され、
前記第１時刻において、前記コントローラは、前記第５トランジスタに第３電圧を印加し、前記第７トランジスタに前記第３電圧よりも高い第４電圧を印加し、前記第１センスアンプの前記第６トランジスタに第１論理レベルの電圧を印加し、前記第２センスアンプの前記第６トランジスタに前記第１論理レベルと異なる第２論理レベルの電圧を印加し、
前記第２電圧は、前記第１電圧よりも高い、
請求項１又は請求項２に記載の半導体メモリ。
【請求項１１】
前記第１期間に含まれ且つ前記第１時刻よりも後の第２時刻において、
前記コントローラは、前記第１トランジスタに前記第３電圧を印加し、前記第２トランジスタに前記第３電圧よりも低い第５電圧を印加し、前記第５トランジスタに前記第４電圧を印加し、前記第７トランジスタに前記第３電圧よりも低い第６電圧を印加する、
請求項１０に記載の半導体メモリ。
【請求項１２】
前記読み出し動作において、前記コントローラは、前記ワード線に前記第１読み出し電圧を印加する前に、最初に印加される読み出し電圧であり且つ前記第１読み出し電圧よりも低い第２読み出し電圧を印加し、
前記コントローラが前記第２読み出し電圧を印加する第２期間に含まれた第３時刻において、前記コントローラは、前記第１トランジスタに前記第２電圧よりも高い第７電圧を印加し、前記第２トランジスタに前記第２電圧を印加し、
前記第３時刻において、前記コントローラは、前記第５トランジスタに前記第３電圧を印加し、前記第７トランジスタに前記第４電圧を印加し、前記第１センスアンプの前記第６トランジスタに前記第２論理レベルの電圧を印加し、前記第２センスアンプの前記第６トランジスタに前記第２論理レベルの電圧を印加する、
請求項１０に記載の半導体メモリ。
【請求項１３】
前記第１電圧は、前記第７電圧よりも高い、
請求項１２に記載の半導体メモリ。
【請求項１４】
前記読み出し動作において、前記コントローラは、前記ワード線に前記第１読み出し電圧を印加する前に、最初に印加される読み出し電圧であり且つ前記第１読み出し電圧よりも高い第２読み出し電圧を印加し、
前記コントローラが前記第２読み出し電圧を印加する期間に含まれた第３時刻において、前記コントローラは、前記第１トランジスタに前記第２電圧よりも高い第７電圧を印加し、前記第２トランジスタに前記第２電圧を印加し、
前記第３時刻において、前記コントローラは、前記第５トランジスタに前記第３電圧を印加し、前記第７トランジスタに前記第４電圧を印加し、前記第１センスアンプの前記第６トランジスタに前記第１論理レベルの電圧を印加し、前記第２センスアンプの前記第６トランジスタに前記第１論理レベルの電圧を印加する、
請求項１０に記載の半導体メモリ。
【請求項１５】
前記第１電圧は、前記第７電圧よりも低い、
請求項１４に記載の半導体メモリ。
【請求項１６】
前記コントローラは、前記第２読み出し電圧による読み出し結果に基づいて、前記第１時刻において前記第６トランジスタに印加する電圧を変更する、
請求項１２乃至請求項１５のいずれか一項に記載の半導体メモリ。
【請求項１７】
閾値電圧に基づいて複数ビットのデータを記憶するメモリセルと、
前記メモリセルのゲートに接続されたワード線と、
前記メモリセルに接続されたビット線と、
一端に電源電圧が供給された第１トランジスタと、一端が前記第１トランジスタの他端に接続された第２トランジスタと、一端が前記第２トランジスタの他端に接続された第３トランジスタと、一端が前記第３トランジスタの他端に接続され、他端が前記ビット線に接続された第４トランジスタと、を含むセンスアンプと、
読み出し動作において、前記ワード線に第１読み出し電圧と、前記第１読み出し電圧と異なる第２読み出し電圧とをそれぞれ印加することが可能なコントローラと、
を備え、
前記コントローラが前記第１読み出し電圧を印加する第１期間において、前記コントローラは、前記第２トランジスタに接地電圧よりも高い第１電圧を印加し、前記第３トランジスタに前記接地電圧よりも高い第２電圧を印加し、前記第３トランジスタに前記第２電圧を印加した後に、前記第３トランジスタに前記接地電圧よりも高く前記第２電圧よりも低い第３電圧を印加し、
前記コントローラが前記第２読み出し電圧を印加する第２期間において、前記コントローラは、前記第２トランジスタに前記第１電圧を印加し、前記第３トランジスタに前記第３電圧を印加し、前記第３トランジスタに前記第３電圧よりも高い電圧を印加しない、半導体メモリ。
【請求項１８】
前記コントローラは、前記ワード線に読み出し電圧を印加する期間において、前記第３トランジスタに前記第３電圧よりも高い電圧を印加するか否かを、読み出し電圧毎に設定する、
請求項１７に記載の半導体メモリ。
【請求項１９】
前記第１読み出し電圧は、前記第２読み出し電圧よりも高い、
請求項１７又は請求項１８に記載の半導体メモリ。
【請求項２０】
前記コントローラは、前記ワード線に前記第１読み出し電圧と前記第２読み出し電圧のそれぞれと異なる第３読み出し電圧を印加することが可能であり、
前記コントローラが前記第３読み出し電圧を印加する第３期間において、前記コントローラは、前記第２トランジスタに前記第１電圧を印加し、前記第３トランジスタに前記第３電圧よりも高く且つ前記第３電圧と異なる第４電圧を印加する、
請求項１７乃至請求項１９のいずれか一項に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体メモリに関する。
【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２３２２６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体メモリの読み出し動作を高速化する。
【課題を解決するための手段】
【０００５】
実施形態の半導体メモリは、第１及び第２メモリセルと、ワード線と、第１及び第２ビット線と、第１及び第２センスアンプと、コントローラと、を含む。第１及び第２メモリセルの各々は、閾値電圧に基づいて複数ビットのデータを記憶する。ワード線は、第１及び第２メモリセルのそれぞれのゲートに接続される。第１及び第２ビット線は、第１及び第２メモリセルにそれぞれ接続される。第１及び第２センスアンプは、それぞれ第１及び第２ビット線に接続される。第１及び第２センスアンプの各々は、第１トランジスタと、第２トランジスタと、第３トランジスタと、を含む。第３トランジスタは、一端が第１トランジスタと第２トランジスタとのそれぞれに電気的に接続され、他端が対応するビット線に接続される。第１及び第２メモリセルの読み出し動作において、コントローラは、ワード線に第１読み出し電圧を印加する。コントローラが第１読み出し電圧を印加する第１期間に含まれた第１時刻において、コントローラは、第１トランジスタに接地電圧よりも高い第１電圧を印加し、第２トランジスタに第１電圧と異なる第２電圧を印加する。第１時刻において、第１センスアンプは、第１トランジスタと第３トランジスタとを介して第１ビット線に電圧を印加し、第２センスアンプは、第２トランジスタと第３トランジスタとを介して第２ビット線に電圧を印加する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体メモリの構成例を示すブロック図。
【図２】第１実施形態に係る半導体メモリの備えるメモリセルアレイの回路構成の一例を示す回路図。
【図３】第１実施形態に係る半導体メモリの備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
【図４】第１実施形態に係る半導体メモリの備えるメモリセルアレイのセル領域における平面レイアウトの一例を示す平面図。
【図５】第１実施形態に係る半導体メモリの備えるメモリセルアレイのセル領域における断面構造の一例を示す断面図。
【図６】第１実施形態に係る半導体メモリにおけるメモリピラーの断面構造の一例を示す断面図。
【図７】第１実施形態に係る半導体メモリの備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。
【図８】第１実施形態に係る半導体メモリの備えるメモリセルアレイの引出領域における断面構造の一例を示す断面図。
【図９】第１実施形態に係る半導体メモリの備えるロウデコーダモジュールの回路構成の一例を示す回路図。
【図１０】第１実施形態に係る半導体メモリの備えるセンスアンプモジュールの回路構成の一例を示す回路図。
【図１１】第１実施形態に係る半導体メモリの備えるセンスアンプモジュールのより詳細な回路構成の一例を示す回路図。
【図１２】第１実施形態に係る半導体メモリにおけるメモリセルトランジスタの閾値分布とデータの割り付けと読み出し電圧との一例を示す図。
【図１３】第１実施形態に係る半導体メモリの読み出し動作の一例を示すタイミングチャート。
【図１４】第１実施形態の変形例における読み出し動作の一例を示すタイミングチャート。
【図１５】第２実施形態に係る半導体メモリの備えるセンスアンプモジュールの回路構成の一例を示す回路図。
【図１６】第２実施形態に係る半導体メモリの読み出し動作の一例を示すタイミングチャート。
【図１７】第２実施形態の変形例における読み出し動作の一例を示すタイミングチャート。
【図１８】第３実施形態に係る半導体メモリの備えるセンスアンプモジュールの回路構成の一例を示す回路図。
【図１９】第３実施形態の比較例における読み出し動作の一例を示すタイミングチャート。
【図２０】第３実施形態に係る半導体メモリの読み出し動作におけるキック動作の設定の一例を示すテーブル。
【図２１】第３実施形態に係る半導体メモリの読み出し動作の一例を示すタイミングチャート。
【図２２】第３実施形態の変形例における読み出し動作の一例を示すタイミングチャート。
【図２３】第４実施形態に係る半導体メモリの読み出し動作におけるキック動作の設定の一例を示すテーブル。
【図２４】第４実施形態に係る半導体メモリの読み出し動作の一例を示すタイミングチャート。
【図２５】第４実施形態の変形例における読み出し動作の一例を示すタイミングチャート。
【図２６】第１変形例における読み出し動作の一例を示すタイミングチャート。
【図２７】第２変形例における読み出し動作の一例を示すタイミングチャート。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
【０００８】
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
【０００９】
［１］第１実施形態
以下に、第１実施形態に係る半導体メモリ１について説明する。
【００１０】
［１−１］半導体メモリ１の構成
［１−１−１］半導体メモリ１の全体構成
半導体メモリ１は、例えばデータを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体メモリ１は、例えば外部のメモリコントローラ２によって制御される。図１は、実施形態に係る半導体メモリ１の構成例を示している。
【００１１】
図１に示すように、半導体メモリ１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備えている。
【００１２】
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。
【００１３】
また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【００１４】
コマンドレジスタ１１は、半導体メモリ１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
【００１５】
アドレスレジスタ１２は、半導体メモリ１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【００１６】
シーケンサ１３は、半導体メモリ１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
【００１７】
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【００１８】
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【００１９】
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
【００２０】
半導体メモリ１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体メモリ１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
【００２１】
コマンドラッチイネーブル信号ＣＬＥは、半導体メモリ１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体メモリ１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体メモリ１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体メモリ１に命令する信号である。
【００２２】
レディビジー信号ＲＢｎは、半導体メモリ１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
【００２３】
以上で説明した半導体メモリ１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００２４】
［１−１−２］メモリセルアレイ１０の回路構成
図２は、実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。
【００２５】
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含んでいる。
【００２６】
複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）に関連付けられている。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ１１、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
【００２７】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【００２８】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ１１は、選択トランジスタＳＴ１及びＳＴ２間に直列接続される。同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ１１の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ１１に共通接続される。
【００２９】
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ１１の一端に接続される。同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。
【００３０】
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ１１の他端に接続される。同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続され、選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
【００３１】
以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、例えばブロックＢＬＫ毎に対応する複数のＮＡＮＤストリングＮＳ間で共通接続される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共通接続される。
【００３２】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【００３３】
尚、実施形態に係る半導体メモリ１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
【００３４】
［１−１−３］メモリセルアレイ１０の構造
以下に、実施形態に係る半導体メモリ１の構造の一例について説明する。
【００３５】
尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体メモリ１が形成される半導体基板２０の表面に対する鉛直方向に対応している。
【００３６】
また、以下で参照される断面図では、図を見易くするために、絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。また、平面図には、図を見易くするために、ハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。
【００３７】
（メモリセルアレイ１０の平面レイアウト）
図３は、実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０の平面レイアウトの一例を、複数のブロックＢＬＫのうち８個のブロックＢＬＫ０〜ＢＬＫ７を抽出して示している。
【００３８】
図３に示すように、ブロックＢＬＫ０〜ＢＬＫ７のそれぞれは、Ｘ方向に沿って延伸している。ブロックＢＬＫ０〜ＢＬＫ７は、Ｙ方向に配列している。
【００３９】
メモリセルアレイ１０の領域は、例えばセル領域ＣＡ、並びに引出領域ＨＡ１及びＨＡ２に分割され得る。例えば、引出領域ＨＡ１及びＨＡ２は、それぞれブロックＢＬＫのＸ方向における一端部分と他端部分とに配置される。セル領域ＣＡは、引出領域ＨＡ１と引出領域ＨＡ２との間に配置される。
【００４０】
セル領域ＣＡは、複数のＮＡＮＤストリングＮＳが形成される領域である。引出領域ＨＡ１及びＨＡ２のそれぞれは、ＮＡＮＤストリングＮＳに接続された選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬのそれぞれとロウデコーダモジュール１５との間を電気的に接続するためのコンタクトが形成される領域である。
【００４１】
また、ブロックＢＬＫが設けられる領域には、例えば複数のスリットＳＬＴ、ＳＬＴａ及びＳＬＴｂが設けられる。スリットＳＬＴ、ＳＬＴａ及びＳＬＴｂのそれぞれには、例えば絶縁体が埋め込まれている。
【００４２】
各スリットＳＬＴは、Ｘ方向に沿って引出領域ＨＡ１から引出領域ＨＡ２まで延伸して設けられ、複数のスリットＳＬＴは、Ｙ方向に配列している。隣り合うスリットＳＬＴ間には、例えば１本のスリットＳＬＴａと、２本のスリットＳＬＴｂとが配置される。
【００４３】
例えば、隣り合うスリットＳＬＴ間において、スリットＳＬＴａ及びＳＬＴｂのそれぞれは、Ｘ方向に沿って延伸して設けられる。２本のスリットＳＬＴｂは、それぞれ引出領域ＨＡ１及びＨＡ２内に配置される。スリットＳＬＴａは、引出領域ＨＡ１内のスリットＳＬＴｂと、引出領域ＨＡ２内のスリットＳＬＴｂとの間に配置される。
【００４４】
言い換えると、隣り合うスリットＳＬＴ間には、例えばＸ方向に延伸し且つスリット分断部ＤＪを含む横方向スリットが設けられている。横方向スリットは、引出領域ＨＡ１及びＨＡ２のそれぞれにおいて、スリット分断部ＤＪによって分断されている。
【００４５】
分断された横方向スリットのうち、引出領域ＨＡ１から引出領域ＨＡ２まで延伸したスリット部分がスリットＳＬＴａに対応し、引出領域ＨＡ１及びＨＡ２内のそれぞれに設けられたスリット部分がスリットＳＬＴｂに対応している。
【００４６】
以上で説明した隣り合うスリットＳＬＴ間の構造体が、例えば１つのブロックＢＬＫに対応している。尚、スリットＳＬＴ間に配置されるスリットＳＬＴａ及びＳＬＴｂの個数は、任意の個数に設計され得る。スリットＳＬＴ間において、スリット分断部ＤＪは省略されても良い。
【００４７】
（セル領域ＣＡにおけるメモリセルアレイ１０の構造）
図４は、第１実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０のセル領域ＣＡにおける平面レイアウトの一例を、１つのブロックＢＬＫを抽出して示している。
【００４８】
図４に示すように、セル領域ＣＡにおいてメモリセルアレイ１０は、例えば複数のメモリピラーＭＰ、及び複数のダミーピラーＤＭＰを含んでいる。スリットＳＬＴとスリットＳＬＴａとの間には、例えばスリットＳＨＥが設けられる。
【００４９】
スリットＳＨＥは、Ｘ方向に沿って引出領域ＨＡ１から引出領域ＨＡ２まで延伸して設けられる。スリットＳＨＥには、例えば絶縁体が埋め込まれている。
【００５０】
ダミーピラーＤＭＰは、例えばメモリピラーＭＰと同様の構造を有するが、データの記憶に使用されない構造体である。ダミーピラーＤＭＰは、例えばスリットＳＨＥと重なるように配置される。
【００５１】
複数のメモリピラーＭＰは、スリットＳＬＴとスリットＳＨＥとの間において、例えば千鳥状に配置される。同様に、複数のメモリピラーＭＰは、スリットＳＬＴａとスリットＳＨＥとの間において、例えば千鳥状に配置される。
【００５２】
メモリピラーＭＰは、例えば１つのＮＡＮＤストリングＮＳとして機能する。例えば、スリットＳＬＴとスリットＳＨＥとの間に設けられた複数のメモリピラーＭＰの集合が、１つのストリングユニットＳＵに対応している。同様に、スリットＳＬＴａとスリットＳＨＥとの間に設けられた複数のメモリピラーＭＰの集合が、１つのストリングユニットＳＵに対応している。
【００５３】
また、セル領域ＣＡにおいてメモリセルアレイ１０には、メモリピラーＭＰの配置に対応して、複数のビット線ＢＬと複数のコンタクトＣＰとが設けられる。
【００５４】
複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。各メモリピラーＭＰには、例えば２本のビット線ＢＬが重なっている。
【００５５】
コンタクトＣＰは、メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間に配置される。各メモリピラーＭＰは、コンタクトＣＰを介して対応するビット線ＢＬと電気的に接続される。
【００５６】
尚、隣り合うスリットＳＬＴ間に設けられるストリングユニットＳＵの個数は、任意の個数に設計され得る。図示されたメモリピラーＭＰの個数及び配置はあくまで一例であり、メモリピラーＭＰは任意の個数及び配置に設計され得る。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
【００５７】
図５は、図４のＶ−Ｖ線に沿ったメモリセルアレイ１０の断面図であり、セル領域ＣＡにおけるブロックＢＬＫの断面構造の一例を示している。
【００５８】
図５に示すように、セル領域ＣＡに対応する領域には、例えば導電体２１〜２５、メモリピラーＭＰ、ダミーピラーＤＭＰ、コンタクトＣＰ、並びにスリットＳＬＴ、ＳＬＴａ及びＳＨＥが含まれている。
【００５９】
半導体基板２０の上方には、絶縁層を介して導電体２１が設けられる。図示が省略されているが、半導体基板２０と導電体２１との間の絶縁層には、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等の回路が設けられる。
【００６０】
導電体２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。
【００６１】
導電体２１上には、絶縁層を介して導電体２２が設けられる。導電体２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。
【００６２】
導電体２２上には、絶縁層と導電体２３とが交互に積層される。導電体２３は、例えばＸＹ平面に沿って広がった板状に形成される。例えば、積層された複数の導電体２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ１１として使用される。
【００６３】
導電体２３上には、絶縁層を介して導電体２４が設けられる。導電体２４は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。
【００６４】
導電体２４上には、絶縁層を介して導電体２５が設けられる。導電体２５は、例えばＹ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域では、複数の導電体２５がＸ方向に配列している。
【００６５】
メモリピラーＭＰは、Ｚ方向に沿って延伸した柱状に形成され、例えば導電体２２〜２４を貫通している。例えば、メモリピラーＭＰの上端は、導電体２４が設けられた層と導電体２５が設けられた層との間の層に含まれている。メモリピラーＭＰの下端は、例えば導電体２１が設けられた層に含まれ、導電体２１に接触している。
【００６６】
また、メモリピラーＭＰは、例えばコア部材３０、半導体３１、及び積層膜３２を含んでいる。コア部材３０は、例えば絶縁体であり、Ｚ方向に沿って延伸した柱状に形成される。コア部材３０の上端は、例えば導電体２４が設けられた層よりも上層に含まれている。コア部材３０の下端は、例えば導電体２１が設けられた層に含まれている。
【００６７】
コア部材３０は、半導体３１によって覆われている。半導体３１は、メモリピラーＭＰの側面を介して導電体２１と接触している。積層膜３２は、導電体２１と半導体３１とが接触している部分を除いて、半導体３１の側面及び底面を覆っている。
【００６８】
半導体３１上には、柱状のコンタクトＣＰが設けられる。コンタクトＣＰの上面には、１個の導電体２５、すなわち１本のビット線ＢＬが接触している。尚、メモリピラーＭＰと導電体２５との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されていても良い。
【００６９】
ダミーピラーＤＭＰは、Ｚ方向に沿って延伸した柱状に形成され、例えば導電体２２〜２４を貫通している。ダミーピラーＤＭＰの詳細な構造は、例えばメモリピラーＭＰの構造と同様である。ダミーピラーＤＭＰには、例えばコンタクトＣＰが接続されない。
【００７０】
スリットＳＬＴは、例えばＸＺ平面に沿って広がった板状に形成され、導電体２２〜２４を分断している。例えば、スリットＳＬＴの上端は、メモリピラーＭＰの上端を含む層と導電体２５が設けられた層との間の層に含まれている。スリットＳＬＴの下端は、例えば導電体２１が設けられた層に含まれている。スリットＳＬＴａの構造は、例えばスリットＳＬＴの構造と同様である。
【００７１】
スリットＳＨＥは、例えばＸ方向に延伸して設けられ、導電体２４を分断している。スリットＳＨＥは、ダミーピラーＤＭＰの一部分を分断していても良い。例えば、スリットＳＨＥの上端は、メモリピラーＭＰの上端を含む層と導電体２５が設けられた層との間の層に含まれている。スリットＳＨＥの下端は、例えば最上層の導電体２３と導電体２４との間の層に含まれている。Ｘ方向に延伸したスリットＳＨＥは、ダミーピラーＤＭＰと重なる位置でダミーピラーＤＭＰにより分断されていても良い。
【００７２】
図６は、半導体基板２０の表面に平行且つ導電体２３を含む断面におけるメモリピラーＭＰの断面構造の一例を示している。
【００７３】
図６に示すように、導電体２３を含む層においてコア部材３０は、メモリピラーＭＰの中央部に設けられる。半導体３１は、コア部材３０の側面を囲っている。積層膜３２は、半導体３１の側面を囲っている。積層膜３２は、例えばトンネル酸化膜３３、絶縁膜３４、及びブロック絶縁膜３５を含んでいる。
【００７４】
トンネル酸化膜３３は、半導体３１の側面を囲っている。絶縁膜３４は、トンネル酸化膜３３の側面を囲っている。ブロック絶縁膜３５は、絶縁膜３４の側面を囲っている。導電体２３は、ブロック絶縁膜３５の側面を囲っている。
【００７５】
以上で説明したメモリピラーＭＰの構成において、例えばメモリピラーＭＰと導電体２２とが交差する部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体２３とが交差する部分は、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体２４とが交差する部分は、選択トランジスタＳＴ１として機能する。
【００７６】
つまり、メモリピラーＭＰ内の半導体３１は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。メモリピラーＭＰ内の絶縁膜３４は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
【００７７】
（引出領域ＨＡにおけるメモリセルアレイ１０の構造）
図７は、第１実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０の引出領域ＨＡ１における平面レイアウトの一例を、複数のブロックＢＬＫのうち隣り合うブロックＢＬＫ０及びＢＬＫ１を抽出して示している。まず、引出領域ＨＡ１におけるブロックＢＬＫ０の平面レイアウトについて説明する。
【００７８】
図７に示すように、引出領域ＨＡ１内でブロックＢＬＫ０に対応する領域において、選択ゲート線ＳＧＤ（導電体２４）は、スリットＳＬＴ、ＳＬＴａ及びＳＨＥによって４つに分離される。この４つに分離された選択ゲート線ＳＧＤは、それぞれストリングユニットＳＵ０〜ＳＵ３に対応している。
【００７９】
ワード線ＷＬ０〜ＷＬ１１（導電体２３）は、上層の導電体と重ならない部分（テラス部分）を有している。例えば、ワード線ＷＬ０〜ＷＬ１１にそれぞれ対応する複数の導電体２３は、Ｙ方向に２段の段差を有し且つＸ方向に段差が形成された３列の階段状に設けられる。
【００８０】
スリット分断部ＤＪは、例えばワード線ＷＬ１１のテラス部分に配置される。同一のブロックＢＬＫ内で同じ層に設けられたワード線ＷＬは、スリット分断部ＤＪを介してショートしている。スリットＳＬＴｂは、例えばワード線ＷＬ１、ＷＬ４、ＷＬ７、及びＷＬ１０のテラス部分を分断するように配置される。
【００８１】
選択ゲート線ＳＧＳ（導電体２２）は、例えばワード線ＷＬ０〜ＷＬ２の端部領域からＸ方向に引き出されている。スリットＳＬＴｂは、選択ゲート線ＳＧＳを分断していても良いし、分断していなくても良い。隣り合うブロックＢＬＫのそれぞれに設けられた選択ゲート線ＳＧＳは、スリットＳＬＴによって分断されている。
【００８２】
また、ブロックＢＬＫ０に対応する領域において、例えば選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１１、並びに選択ゲート線ＳＧＤのテラス部分には、それぞれコンタクトＣＣが設けられる。
【００８３】
ブロックＢＬＫ０の選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１１、及び選択ゲート線ＳＧＤのそれぞれは、引出領域ＨＡ１に設けられたコンタクトＣＣを介して、ロウデコーダモジュール１５に電気的に接続される。
【００８４】
引出領域ＨＡ１におけるブロックＢＬＫ１の平面レイアウトは、例えばブロックＢＬＫ０の平面レイアウトをＸ方向を対称軸として反転し、且つコンタクトＣＣを省略したレイアウトと同様である。
【００８５】
この場合、ブロックＢＬＫ１の選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１１、及び選択ゲート線ＳＧＤのそれぞれは、引出領域ＨＡ２に設けられたコンタクトＣＣを介して、ロウデコーダモジュール１５に電気的に接続される。
【００８６】
具体的には、引出領域ＨＡ２におけるブロックＢＬＫ０及びＢＬＫ１の平面レイアウトは、例えば引出領域ＨＡ１におけるブロックＢＬＫ０及びＢＬＫ１の平面レイアウトをＹ方向を対称軸として反転し、コンタクトＣＣがブロックＢＬＫ１内の配線に対応して設けられたものと同様である。
【００８７】
図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿ったメモリセルアレイ１０の断面図であり、引出領域ＨＡにおけるブロックＢＬＫの断面構造の一例を示している。また、図８には、当該断面図の奥行き方向に設けられるスリットＳＨＥの配置が破線で表示されている。
【００８８】
図８に示すように、引出領域ＨＡ１内でブロックＢＬＫ０に対応する領域には、例えば導電体２１〜２４、導電体４０及び４１、並びにコンタクトＣＣ及びＶ１が含まれている。
【００８９】
引出領域ＨＡ１において、ソース線ＳＬに対応する導電体２１の端部は、例えば導電体２２よりも内側に設けられる。導電体２１は、少なくともセル領域ＣＡ内に設けられていれば良い。選択ゲート線ＳＧＳ、ワード線ＷＬ、及び選択ゲート線ＳＧＤにそれぞれ対応する導電体２２、導電体２３、及び導電体２４のそれぞれの端部は、少なくとも上層に設けられた導電体２３又は２４と重ならない部分を有している。
【００９０】
スリットＳＨＥは、選択ゲート線ＳＧＤに対応する導電体２４を分断するように設けられる。各コンタクトＣＣは、Ｚ方向に沿って延伸した柱状に形成される。コンタクトＣＣは、例えば柱状に形成された導電体を含んでいる。
【００９１】
導電体４０及び４１のそれぞれは、セル領域ＣＡから引出領域ＨＡ１に引き出された導電体２２〜２４と、ロウデコーダモジュール１５との間を接続するための配線である。複数の導電体４０は、それぞれ複数のコンタクトＣＣ上に設けられる。
【００９２】
複数の導電体４０上には、それぞれ複数のコンタクトＶ１が設けられる。複数のコンタクトＶ１上には、それぞれ複数の導電体４１が設けられる。導電体４０及び４１間は、複数のコンタクトを介して接続されていても良く、複数のコンタクト間に異なる配線が接続されていても良い。
【００９３】
以上で説明した引出領域ＨＡ１におけるブロックＢＬＫ０の構造において、コンタクトＣＣを介して引き出された配線は、例えば引出領域ＨＡ１よりも外側の領域を介してメモリセルアレイ１０下の回路に電気的に接続される。
【００９４】
これに限定されず、コンタクトＣＣを介して引き出された配線は、メモリセルアレイ１０下の回路に対して、例えば引出領域ＨＡ１内に設けられたダミーブロックを貫通するコンタクトを介して電気的に接続されても良いし、引出領域ＨＡ１に設けられた広いテラス部分を貫通するコンタクトを介して電気的に接続されても良い。
【００９５】
以上のように、第１実施形態に係る半導体メモリ１おいてワード線ＷＬ（導電体２３）は、Ｘ方向の一方側に接続されたコンタクトＣＣを介して電圧が印加される。ワード線ＷＬの構造に依っては、コンタクトＣＣの接続箇所から遠いワード線ＷＬの部分において、配線のＲＣ遅延の影響が無視できなくなる場合がある。
【００９６】
本明細書において“ＲＣ遅延”とは、配線に電圧を印加してから当該配線の電圧が目標値に上昇するまでの時間を示すＲＣ遅延時間の長さのことを示している。また、以下の説明では、コンタクトＣＣの接続箇所から遠いワード線ＷＬの部分のことを、“ワード線ＷＬの遠端”と称し、コンタクトＣＣの接続箇所から近いワード線ＷＬの部分のことを、“ワード線ＷＬの近端”と称する。
【００９７】
尚、以上で説明したメモリセルアレイ１０の構造において、導電体２３の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体２２が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体２２と異なる導電体が使用されても良い。選択ゲート線ＳＧＤには、複数層に設けられた複数の導電体２４が割り当てられても良い。
【００９８】
［１−１−４］ロウデコーダモジュール１５の回路構成
図９は、第１実施形態に係る半導体メモリ１の備えるロウデコーダモジュール１５の回路構成の一例を示している。
【００９９】
図９に示すように、ロウデコーダモジュール１５は、例えばロウデコーダＲＤ０〜ＲＤｎを含んでいる。ロウデコーダＲＤは、ブロックＢＬＫの選択に使用される。ロウデコーダＲＤ０〜ＲＤｎは、それぞれブロックＢＬＫ０〜ＢＬＫｎに関連付けられている。
【０１００】
以下に、ブロックＢＬＫ０に対応するロウデコーダＲＤ０に着目して、ロウデコーダＲＤの詳細な回路構成について説明する。
【０１０１】
ロウデコーダＲＤは、例えばブロックデコーダＢＤ並びに高耐圧ｎチャネルＭＯＳトランジスタＴＲ１〜ＴＲ１３を含んでいる。
【０１０２】
ブロックデコーダＢＤは、ブロックアドレスＢＡをデコードする。そしてブロックデコーダＢＤは、デコード結果に基づいて、所定の電圧を転送ゲート線ＴＧに印加する。転送ゲート線ＴＧは、トランジスタＴＲ１〜ＴＲ１３のゲートに共通接続される。トランジスタＴＲ１〜ＴＲ１３は、ドライバモジュール１４から配線された各種信号線と、関連付けられたブロックＢＬＫの各種配線との間に接続される。
【０１０３】
具体的には、ドライバモジュール１４には、信号線ＳＧＤＤ０〜ＳＧＤＤ３と、信号線ＣＧ０〜ＣＧ７と、信号線ＳＧＳＤとが接続されている。信号線ＳＧＤＤ０〜ＳＧＤＤ３は、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に対応している。信号線ＣＧ０〜ＣＧ７は、それぞれワード線ＷＬ０〜ＷＬ７に対応している。信号線ＳＧＳＤは、選択ゲート線ＳＧＳに対応している。
【０１０４】
トランジスタＴＲ１の一端は、信号線ＳＧＳＤに接続される。トランジスタＴＲ１の他端は、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ２〜ＴＲ９の一端は、それぞれ信号線ＣＧ０〜ＣＧ７に接続される。トランジスタＴＲ２〜ＴＲ９の他端は、それぞれワード線ＷＬ０〜ＷＬ７に接続される。トランジスタＴＲ１０〜ＴＲ１３の一端は、信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続される。トランジスタＴＲ１０〜ＴＲ１３の他端は、選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。
【０１０５】
以上の構成により、ロウデコーダモジュール１５は、各種動作を実行するブロックＢＬＫを選択することが出来る。
【０１０６】
具体的には、各種動作時において、選択されたブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｈ”レベルの電圧を転送ゲート線ＴＧに印加し、非選択のブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｌ”レベルの電圧を転送ゲート線ＴＧに印加する。
【０１０７】
本明細書において、“Ｈ”レベルは、ｎチャネルＭＯＳトランジスタがオン状態になり、ｐチャネルＭＯＳトランジスタがオフ状態になる電圧である。“Ｌ”レベルは、ｎチャネルＭＯＳトランジスタがオフ状態になり、ｐチャネルＭＯＳトランジスタがオン状態になる電圧である。
【０１０８】
例えば、ブロックＢＬＫ０が選択された場合、ロウデコーダＲＤ０に含まれたトランジスタＴＲ１〜ＴＲ１３がオン状態になり、その他のロウデコーダＲＤに含まれたトランジスタＴＲ１〜ＴＲ１３がオフ状態になる。この場合、ブロックＢＬＫ０に設けられた各種配線と、対応する信号線との間の電流経路が形成され、他のブロックＢＬＫに設けられた各種配線と、対応する信号線との間の電流経路が遮断される。
【０１０９】
その結果、ドライバモジュール１４によって各信号線に印加された電圧が、ロウデコーダＲＤ０を介して、選択されたブロックＢＬＫ０に設けられた各種配線に印加される。ロウデコーダモジュール１５は、その他のブロックＢＬＫが選択された場合についても同様に動作することが可能である。
【０１１０】
［１−１−５］センスアンプモジュール１６の回路構成
図１０は、第１実施形態に係る半導体メモリ１の備えるセンスアンプモジュール１６の回路構成の一例を示している。
【０１１１】
図１０に示すように、センスアンプモジュール１６は、例えばセンスアンプユニットＳＡＵ０〜ＳＡＵｍを含んでいる。センスアンプユニットＳＡＵ０〜ＳＡＵｍは、それぞれビット線ＢＬ０〜ＢＬｍにそれぞれ関連付けられている。
【０１１２】
各センスアンプユニットＳＡＵは、例えばセンスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬを含んでいる。センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬは、互いにデータを送受信可能なように接続される。
【０１１３】
センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬの電圧に基づいて、読み出しデータが“０”であるか“１”であるかを判定する。言い換えると、センスアンプ部ＳＡは、対応するビット線ＢＬに読み出されたデータをセンスして、選択されたメモリセルの記憶するデータを判定する。
【０１１４】
ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬのそれぞれは、読み出しデータや書き込みデータ等を一時的に保持する。ラッチ回路ＸＤＬは、図示されない入出力回路に接続され、センスアンプユニットＳＡＵと入出力回路との間のデータの入出力に使用され得る。
【０１１５】
ラッチ回路ＸＤＬは、半導体メモリ１のキャッシュメモリとして機能することも出来る。例えば、半導体メモリ１は、ラッチ回路ＳＤＬ、ＡＤＬ及びＢＤＬが使用中であったとしても、ラッチ回路ＸＤＬが空いていればレディ状態になることが可能である。
【０１１６】
図１１は、第１実施形態に係る半導体メモリの備えるセンスアンプモジュール１６のより詳細な回路構成の一例を、センスアンプモジュール１６に含まれた複数のセンスアンプユニットＳＡＵのうち１個のセンスアンプユニットＳＡＵを抽出して示している。
【０１１７】
図１１に示すように、センスアンプ部ＳＡは、例えばトランジスタ５０〜６０、並びにキャパシタ６１を含んでいる。ラッチ回路ＳＤＬは、例えばトランジスタ７０及び７１、並びにインバータ７２及び７３を含んでいる。
【０１１８】
例えば、トランジスタ５０及び５２のそれぞれは、ｐチャネルＭＯＳトランジスタである。トランジスタ５１、５３〜５６、５８〜６０、７０及び７１のそれぞれは、ｎチャネルＭＯＳトランジスタである。トランジスタ５７は、高耐圧のｎチャネルＭＯＳトランジスタである。
【０１１９】
トランジスタ５０の一端は、電源線に接続される。トランジスタ５０のゲートは、ラッチ回路ＳＤＬのノードＩＮＶ（ＳＤＬ）に接続される。トランジスタ５０の一端に接続された電源線には、例えば電源電圧Ｖｄｄが印加される。
【０１２０】
トランジスタ５１の一端は、トランジスタ５０の他端に接続される。トランジスタ５１の他端はノードＮＤ１に接続される。トランジスタ５１のゲートには、制御信号ＢＬＸが入力される。
【０１２１】
トランジスタ５２及び５３のそれぞれの一端は、ノードＮＤ１に接続される。トランジスタ５２及び５３のそれぞれのゲートは、ラッチ回路ＡＤＬのノードＩＮＶ（ＡＤＬ）に接続される。
【０１２２】
トランジスタ５４及び５５の一端は、それぞれトランジスタ５２及び５３の他端に接続される。トランジスタ５４及び５５のそれぞれの他端は、ノードＮＤ２に接続される。トランジスタ５４及び５５のゲートには、それぞれ制御信号ＢＬＣ１及びＢＬＣ２が入力される。
【０１２３】
トランジスタ５６の一端は、ノードＮＤ２に接続される。トランジスタ５６の他端は、ノードＳＲＣに接続される。トランジスタ５６のゲートは、ラッチ回路ＳＤＬのノードＩＮＶ（ＳＤＬ）に接続される。ノードＳＲＣには、例えば接地電圧ＶＳＳが印加される。
【０１２４】
トランジスタ５７の一端は、ノードＮＤ２に接続される。トランジスタ５７の他端は、対応するビット線ＢＬに接続される。トランジスタ５７のゲートには、制御信号ＢＬＳが入力される。
【０１２５】
トランジスタ５８の一端は、ノードＮＤ１に接続される。トランジスタ５８の他端は、ノードＳＥＮに接続される。トランジスタ５８のゲートには、制御信号ＸＸＬが入力される。トランジスタ５９の一端は、接地される。トランジスタ５９のゲートは、ノードＳＥＮに接続される。
【０１２６】
トランジスタ６０の一端は、トランジスタ５９の他端に接続される。トランジスタ６０の他端は、バスＬＢＵＳに接続される。トランジスタ６０のゲートには、制御信号ＳＴＢが入力される。キャパシタ６１の一端は、ノードＳＥＮに接続される。キャパシタ６１の他端には、クロックＣＬＫが入力される。
【０１２７】
ラッチ回路ＳＤＬにおいて、トランジスタ７０及び７１のそれぞれの一端は、バスＬＢＵＳに接続される。トランジスタ７０及び７１の他端は、それぞれノードＩＮＶ及びＬＡＴに接続される。トランジスタ７０及び７１のゲートには、それぞれ制御信号ＳＴＩ及びＳＴＬが入力される。
【０１２８】
インバータ７２の入力ノードとインバータ７３の出力ノードとのそれぞれは、ノードＬＡＴに接続される。インバータ７２の出力ノードとインバータ７３の入力ノードとのそれぞれは、ノードＩＮＶに接続される。
【０１２９】
ラッチ回路ＡＤＬ、ＢＤＬ及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様である。例えば、ラッチ回路ＡＤＬでは、トランジスタ７０及び７１のゲートにそれぞれ制御信号ＡＴＩ及びＡＴＬが入力される。ラッチ回路ＢＤＬ及びＸＤＬのそれぞれにおいて、トランジスタ７０及び７１のそれぞれには、ラッチ回路ＳＤＬと異なる制御信号が入力される。また、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬのそれぞれのノードＩＮＶ及びＬＡＴは、ラッチ回路毎に独立で設けられる。
【０１３０】
以上で説明した制御信号ＢＬＸ、ＢＬＣ１、ＢＬＣ２、ＢＬＳ、ＸＸＬ、ＳＴＢ、ＳＴＩ、ＳＴＬ、ＡＴＩ及びＡＴＬのそれぞれは、例えばシーケンサ１３によって生成される。例えば、シーケンサ１３は、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬを独立に制御することが出来る。
【０１３１】
センスアンプ部ＳＡがビット線ＢＬに読み出されたデータを判定するタイミングは、シーケンサ１３が制御信号ＳＴＢがアサートするタイミングに基づいている。以下の説明において、「制御信号ＳＴＢをアサートする」とは、シーケンサ１３が制御信号ＳＴＢを“Ｌ”レベルから“Ｈ”レベルに一時的に変化させることに対応している。
【０１３２】
［１−１−６］データの割り付けについて
図１２は、第１実施形態に係る半導体メモリ１におけるメモリセルトランジスタＭＴの閾値分布、読み出し電圧、及びベリファイ電圧の一例を示している。図１２に示す閾値分布の縦軸はメモリセルトランジスタＭＴの個数に対応し、横軸はメモリセルトランジスタＭＴの閾値電圧Ｖthに対応している。
【０１３３】
図１２に示すように、第１実施形態に係る半導体メモリ１では、例えば１個のセルユニットＣＵに含まれた複数のメモリセルトランジスタＭＴの閾値電圧によって、８種類の閾値分布が形成され得る。
【０１３４】
本明細書では、この８種類の閾値分布（書き込みレベル）を、閾値電圧の低い方から順に、“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルと称する。
【０１３５】
隣り合う閾値分布の間には、それぞれ読み出し動作で使用される読み出し電圧が設定される。例えば、“ＥＲ”レベルにおける最大の閾値電圧と、“Ａ”レベルにおける最小の閾値電圧との間に、読み出し電圧ＡＲが設定される。
【０１３６】
同様に、“Ａ”レベル及び“Ｂ”レベル間に、読み出し電圧ＢＲが設定される。“Ｂ”レベル及び“Ｃ”レベル間に、読み出し電圧ＣＲが設定される。“Ｃ”レベル及び“Ｄ”レベル間に、読み出し電圧ＤＲが設定される。“Ｄ”レベル及び“Ｅ”レベル間に、読み出し電圧ＥＲが設定される。“Ｅ”レベル及び“Ｆ”レベル間に、読み出し電圧ＦＲが設定される。“Ｆ”レベル及び“Ｇ”レベル間に、読み出し電圧ＧＲが設定される。
【０１３７】
例えば、メモリセルトランジスタＭＴは、ゲートに読み出し電圧ＡＲが印加されると、閾値電圧が“ＥＲ”レベルに分布している場合にオン状態になり、“Ａ”レベル以上に分布している場合にオフ状態になる。
【０１３８】
同様に、メモリセルトランジスタＭＴは、ゲートに読み出し電圧ＢＲが印加されると、閾値電圧が“Ａ”レベル以下に含まれる場合にオン状態になり、“Ｂ”レベル以上に含まれる場合にオフ状態になる。ゲートにその他の読み出し電圧が印加された場合においても、メモリセルトランジスタＭＴは、閾値電圧に応じてオン状態又はオフ状態になる。
【０１３９】
最も高い閾値分布よりも高い電圧には、読み出しパス電圧Ｖreadが設定される。具体的には、読み出しパス電圧Ｖreadは、“Ｇ”レベルにおける最大の閾値電圧よりも高い電圧に設定される。メモリセルトランジスタＭＴは、ゲートに読み出しパス電圧Ｖreadが印加されると、記憶するデータに依らずにオン状態になる。
【０１４０】
また、隣り合う閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル及び“Ｇ”レベルに対応して、それぞれベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ及びＧＶが設定される。
【０１４１】
ベリファイ電圧ＡＶは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間、且つ“Ａ”レベルの近傍に設定される。ベリファイ電圧ＢＶは、“Ａ”レベルにおける最大の閾値電圧と“Ｂ”レベルにおける最小の閾値電圧との間、且つ“Ｂ”レベルの近傍に設定される。その他のベリファイ電圧も同様に、対応する書き込みレベルの近傍に設定される。つまり、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ及びＧＶは、それぞれ読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ及びＧＲよりも高い電圧に設定される。
【０１４２】
書き込み動作において半導体メモリ１は、あるデータを記憶させるメモリセルトランジスタＭＴの閾値電圧が当該データに対応するベリファイ電圧を超えたことを検知すると、当該メモリセルトランジスタＭＴのプログラムを完了する。
【０１４３】
以上で説明された８種類のメモリセルトランジスタＭＴの閾値分布には、それぞれ異なる３ビットデータが割り当てられる。以下に、閾値分布に対するデータの割り付けの一例を羅列する。
【０１４４】
“ＥＲ”レベル：“１１１（上位ビット／中位ビット／下位ビット）”データ
“Ａ”レベル：“１１０”データ
“Ｂ”レベル：“１００”データ
“Ｃ”レベル：“０００”データ
“Ｄ”レベル：“０１０”データ
“Ｅ”レベル：“０１１”データ
“Ｆ”レベル：“００１”データ
“Ｇ”レベル：“１０１”データ。
【０１４５】
このようなデータの割り付けが適用された場合、下位ビットで構成される１ページデータ（下位ページデータ）は、読み出し電圧ＡＲ及びＥＲを用いた読み出し処理によって確定する。中位ビットで構成される１ページデータ（中位ページデータ）は、読み出し電圧ＢＲ、ＤＲ及びＦＲを用いた読み出し処理によって確定する。上位ビットで構成される１ページデータ（上位ページデータ）は、読み出し電圧ＣＲ及びＧＲのそれぞれを用いた読み出し処理によって確定する。
【０１４６】
つまり、下位ページデータ、中位ページデータ、及び上位ページデータは、それぞれ２種類、３種類、及び２種類の読み出し電圧を用いた
読み出し処理によって確定する。このようなデータの割り付けは、例えば“２−３−２コード”と称される。本明細書では、メモリセルトランジスタＭＴのデータの割り付けに“２−３−２コード”が適用された場合を例に説明する。
【０１４７】
［１−２］半導体メモリ１の読み出し動作
第１実施形態に係る半導体メモリ１では、読み出し動作において、キック動作を実行するビット線ＢＬとキック動作を実行しないビット線ＢＬとが混在する。
【０１４８】
キック動作とは、ドライバモジュール１４の駆動電圧を一旦目標の電圧値よりも高い値に設定し、一定時間経過後に目標の電圧値に下げる電圧の印加方法である。キック動作は、例えば信号線ＣＧや制御信号ＢＬＣに対して実行される。
【０１４９】
例えば、信号線ＣＧに対してキック動作が実行された場合、ワード線ＷＬの遠端における電圧を、目標の電圧値に早く到達させることが出来る。制御信号ＢＬＣに対してキック動作が実行された場合、ゲートに制御信号ＢＬＣが入力されたトランジスタによってビット線ＢＬに供給される電流量が多くなり、ビット線ＢＬが充電される。
【０１５０】
信号線ＣＧに対してキック動作が実行されることは、ワード線ＷＬに対してキック動作が実行されることと同義である。制御信号ＢＬＣに対してキック動作が実行されることは、ビット線ＢＬに対してキック動作が実行されることと同義である。
【０１５１】
このため、本明細書では、信号線ＣＧに対するキック動作のことを、ワード線ＷＬに対するキック動作とも称する。制御信号ＢＬＣに対するキック動作のことを、ビット線ＢＬに対するキック動作とも称する。
【０１５２】
また、以下の説明において、キック動作時において目標の電圧を印加する前に印加される目標の電圧よりも高い電圧のことを、キック電圧と称する。キック動作において目標の電圧とキック電圧との差分のことを、キック量と称する。読み出し対象のセルユニットＣＵに含まれたメモリセルトランジスタＭＴのことを選択メモリセルと称する。選択メモリセルに接続されたワード線ＷＬのことを選択ワード線ＷＬselと称する。選択ワード線ＷＬselに接続された信号線ＣＧのことを選択信号線ＣＧselと称する。
【０１５３】
以下に、ページ単位の読み出し動作のうち下位ページデータの読み出し動作を代表として、第１実施形態に係る半導体メモリ１の読み出し動作の一例について説明する。
【０１５４】
図１３は、第１実施形態に係る半導体メモリ１における下位ページデータの読み出し動作におけるタイミングチャートの一例を示している。
【０１５５】
尚、以下で説明される読み出し動作において、選択信号線ＣＧselには、ドライバモジュール１４とロウデコーダモジュール１５とによって電圧が印加されるものと定義する。ノードＳＥＮは、各読み出し電圧が印加される期間において適宜充電されるものとする。
【０１５６】
以下で参照されるタイミングチャートに示されたビット線ＢＬの電圧は、当該電圧に基づいた電圧がビット線ＢＬに印加されることを示している。ビット線ＢＬには、ビット線ＢＬの電圧をクランプするトランジスタのゲートに印加された電圧と、当該トランジスタの閾値電圧とに基づいた電圧が印加される。
【０１５７】
また、ラッチ回路ＳＤＬのノードＩＮＶ（ＳＤＬ）の電圧は、“Ｌ”レベルに設定されているものと定義する。つまり、読み出し動作が実行されている期間において、トランジスタ５０はオン状態であり、トランジスタ５１に電圧を供給している。また、トランジスタ５６はオフ状態であり、ノードＮＤ２及びＳＲＣ間の電流経路を遮断している。
【０１５８】
図１３に示すように、読み出し動作の開始時において、選択信号線ＣＧsel、選択ワード線ＷＬsel、制御信号ＢＬＸ、ＢＬＣ１、ＢＬＣ２及びＸＸＬ、並びにビット線ＢＬのそれぞれの電圧は、例えば接地電圧Ｖssである。ノードＩＮＶ（ＡＤＬ）及び制御信号ＳＴＢのそれぞれの電圧は、例えば“Ｌ”レベルである。
【０１５９】
ノードＩＮＶ（ＡＤＬ）の電圧が“Ｌ”レベルである場合、トランジスタ５２がオン状態になり、トランジスタ５３がオフ状態になる。つまり、ノードＮＤ１及びＮＤ２間の電流経路が、トランジスタ５２及び５４を介した経路に設定される。
【０１６０】
下位ページデータの読み出し動作を開始すると、例えば時刻ｔ０〜ｔ１の期間においてシーケンサ１３は、チャネル内の残留電子を除去する動作を実行する。時刻ｔ１〜ｔ４の期間においてシーケンサ１３は、読み出し電圧ＡＲを用いた読み出し処理を実行する。時刻ｔ４〜ｔ７の期間においてシーケンサ１３は、読み出し電圧ＥＲを用いた読み出し処理を実行する。
【０１６１】
具体的には、時刻ｔ０において選択信号線ＣＧselには、例えば読み出しパス電圧Ｖreadが印加される。すると、選択ワード線ＷＬselの電圧が、選択信号線ＣＧselに印加された電圧に基づいて上昇する。
【０１６２】
例えば、選択ワード線ＷＬselの近端における電圧（図１３、“Ｎｅａｒ”）が、選択信号線ＣＧselと同様に読み出しパス電圧Ｖreadまで上昇し、選択ワード線ＷＬselの遠端における電圧（図１３、“Ｆａｒ”）が、選択信号線ＣＧselよりも遅延して読み出しパス電圧Ｖreadまで上昇する。
【０１６３】
また、時刻ｔ０において、シーケンサ１３は、例えば制御信号ＢＬＸの電圧をＶssからＶblxＬに上昇させ、制御信号ＢＬＣ１及びＢＬＣ２のそれぞれの電圧をＶssからＶblcＬに上昇させる。ＶblcＬの電圧値は、例えばＶblxＬよりも低い。
【０１６４】
このとき、ノードＩＮＶ（ＡＤＬ）の電圧は“Ｌ”レベルであるため、ビット線ＢＬには、トランジスタ５２及び５４によってクランプされた電圧が印加される。すると、ビット線ＢＬの電圧は、例えば制御信号ＢＬＣ１と同様に、ＶssからＶblcＬまで上昇する。
【０１６５】
選択ワード線ＷＬselの電圧がＶreadまで上昇し、制御信号ＢＬＣ１及びＢＬＣ２のそれぞれの電圧をＶssからＶblcＬに上昇すると、ＮＡＮＤストリングＮＳ内のトランジスタがオン状態になり、当該ＮＡＮＤストリングＮＳのチャネルの残留電子が除去される。
【０１６６】
次に、時刻ｔ１において選択信号線ＣＧselには、読み出し電圧ＡＲが印加される。すると、選択ワード線ＷＬselの電圧が、選択信号線ＣＧselに印加された電圧に基づいて下降する。具体的には、例えば選択ワード線ＷＬselの近端における電圧が、選択信号線ＣＧselと同様に読み出し電圧ＡＲまで下降し、選択ワード線ＷＬselの遠端における電圧が、選択信号線ＣＧselよりも遅延して読み出し電圧ＡＲまで下降する。
【０１６７】
また、時刻ｔ１においてシーケンサ１３は、制御信号ＢＬＸの電圧を例えばＶblxＬからＶblxに上昇させ、ノードＩＮＶ（ＡＤＬ）の電圧を“Ｈ”レベルに設定する。すると、ノードＮＤ１における電圧が、トランジスタ５１によってクランプされた電圧に上昇する。ノードＩＮＶ（ＡＤＬ）の電圧が“Ｈ”レベルである場合、トランジスタ５２がオフ状態になり、トランジスタ５３がオン状態になる。すなわち、ノードＮＤ１及びＮＤ２間の電流経路が、トランジスタ５３及び５５を介した経路に設定され、ビット線ＢＬには、例えば制御信号ＢＬＣ２に基づいた電圧が印加される。
【０１６８】
次に、時刻ｔ２においてシーケンサ１３は、制御信号ＢＬＣ１及びＢＬＣ２の電圧をＶblcＬからＶblcに上昇させる。このとき、シーケンサ１３は、制御信号ＢＬＣ１に対してキック動作を実行する。Ｖblcの電圧値は、例えばＶblxよりも低い。
【０１６９】
具体的には、制御信号ＢＬＣ１が供給される信号線には、まずキック電圧Ｖblkが印加され、キック電圧Ｖblkが短時間印加された後にＶblcが印加される。キック電圧ＶblkはＶblcよりも高い電圧であり、ＶblkとＶblcの差分がキック量Ｄblkに対応している。
【０１７０】
時刻ｔ２においてノードＩＮＶ（ＡＤＬ）の電圧は“Ｈ”レベルであるため、ビット線ＢＬには、トランジスタ５３及び５５によってクランプされた電圧が印加される。すると、ビット線ＢＬの電圧は、例えば制御信号ＢＬＣ２に対応して、キック電圧Ｖblkに基づいた電圧が印加されることなく、Ｖblcに基づいた電圧に上昇する。
【０１７１】
また、選択ワード線ＷＬselに読み出し電圧ＡＲが印加されている間に、選択メモリセルの状態に応じてビット線ＢＬの電圧が変化する。具体的には、選択メモリセルは、その閾値電圧と読み出し電圧とに応じて、オン状態又はオフ状態になる。
【０１７２】
例えば、選択メモリセルがオン状態である場合、ビット線ＢＬの電圧がオフセルのビット線ＢＬ電圧より低下する（図１３、オンセル）。選択メモリセルがオフ状態である場合、ビット線ＢＬの電圧がＶblcに基づいた電圧を維持する（図１３、オフセル）。
【０１７３】
次に、時刻ｔ３においてシーケンサ１３は、制御信号ＸＸＬの電圧をＶssからＶxxlに上昇させる。制御信号ＸＸＬの電圧がＶxxlに上昇すると、トランジスタ５８がオン状態になる。すると、ノードＳＥＮの電圧が、ビット線ＢＬの電圧に応じて変化する。
【０１７４】
そして、シーケンサ１３は、ビット線ＢＬの電圧がノードＳＥＮに反映された後に、制御信号ＸＸＬの電圧をＶxxlからＶssに下降させる。制御信号ＸＸＬの電圧がＶssに下降すると、トランジスタ５８がオフ状態になり、ノードＳＥＮの電圧が固定される。
【０１７５】
その後、シーケンサ１３は、制御信号ＳＴＢをアサートして、選択メモリセルが記憶するデータを判定する。具体的には、センスアンプユニットＳＡＵが、対応する選択メモリセルの閾値電圧が読み出し電圧ＡＲ以上であるか否かを判定し、判定結果を例えばラッチ回路ＢＤＬに保持する。
【０１７６】
それから、シーケンサ１３は、ラッチ回路ＢＤＬに保持されたデータに基づいて、ラッチ回路ＡＤＬ内のノードＩＮＶ（ＡＤＬ）の電圧を変更する。言い換えると、シーケンサ１３は、読み出し電圧ＡＲによる読み出し結果に基づいて、ノードＮＤ１及びＮＤ２間の電流経路を設定する。
【０１７７】
例えば、ラッチ回路ＢＤＬがオフセルに対応するデータを保持していた場合、シーケンサ１３は、ノードＩＮＶ（ＡＤＬ）の電圧を“Ｌ”レベルに設定する。ラッチ回路ＢＤＬがオンセルに対応するデータを保持していた場合、シーケンサ１３は、ノードＩＮＶ（ＡＤＬ）の電圧を“Ｈ”レベルに設定する。
【０１７８】
つまり、読み出し電圧ＡＲによってオフ状態を維持した選択メモリセルに対応するセンスアンプユニットＳＡＵでは、ノードＮＤ１及びＮＤ２間の電流経路が、トランジスタ５２及び５４を介した経路に設定される。読み出し電圧ＡＲによってオン状態になった選択メモリセルに対応するセンスアンプユニットＳＡＵでは、ノードＮＤ１及びＮＤ２間の電流経路が、トランジスタ５３及び５５を介した経路に設定される。
【０１７９】
次に、時刻ｔ４において選択信号線ＣＧselには、読み出し電圧ＥＲが印加される。このとき、シーケンサ１３は、選択信号線ＣＧselに対してキック動作を実行する。具体的には、選択信号線ＣＧselには、読み出し電圧ＥＲが印加される前にキック電圧が短時間印加される。選択信号線ＣＧselに対するキック電圧は、例えば対象の読み出し電圧に対して、選択信号線ＣＧselに対するキック量Ｄcgkが加算された電圧に相当する。
【０１８０】
すると、選択ワード線ＷＬselの電圧が、選択信号線ＣＧselに印加された電圧に基づいて上昇する。具体的には、例えば選択ワード線ＷＬselの近端における電圧が、選択信号線ＣＧselと同様に、キック電圧が印加された後に読み出し電圧ＥＲに到達する。選択ワード線ＷＬselの遠端における電圧が、配線のＲＣ遅延の影響により、例えば読み出し電圧ＥＲを超えることなく読み出し電圧ＥＲに到達する。
【０１８１】
次に、時刻ｔ５においてシーケンサは、制御信号ＢＬＣ１に対してキック動作を実行する。具体的には、制御信号ＢＬＣ１が供給される信号線には、まずキック電圧Ｖblkが印加され、キック電圧Ｖblkが短時間印加された後にＶblcが印加される。
【０１８２】
時刻ｔ５においてノードＩＮＶ（ＡＤＬ）の電圧が“Ｌ”レベルである場合、ビット線ＢＬには、トランジスタ５２及び５４によってクランプされた電圧が印加される。すると、ビット線ＢＬの電圧は、例えば制御信号ＢＬＣ１に対応して、キック電圧Ｖblkに基づいた電圧が短時間印加された後に、Ｖblcに基づいた電圧に変化する（図１３、“ＢＬＣ１”）。
【０１８３】
時刻ｔ５においてノードＩＮＶ（ＡＤＬ）の電圧が“Ｈ”レベルである場合、ビット線ＢＬには、トランジスタ５３及び５５によってクランプされた電圧が印加される。すると、ビット線ＢＬの電圧は、例えば制御信号ＢＬＣ２に対応して、Ｖblcに基づいた電圧を維持する（図１３、“ＢＬＣ２”）。
【０１８４】
それから、ビット線ＢＬの電圧が、読み出し電圧ＥＲが印加された選択メモリセルの状態に応じて変化する。このビット線ＢＬの電圧変化は、時刻ｔ２において説明した読み出し電圧ＡＲによる読み出し処理と同様のため、説明を省略する。
【０１８５】
次に、時刻ｔ６においてシーケンサ１３は、制御信号ＸＸＬの電圧をＶssからＶxxlに上昇させる。制御信号ＸＸＬの電圧がＶxxlに上昇すると、トランジスタ５８がオン状態になる。すると、ノードＳＥＮの電圧が、ビット線ＢＬの電圧に応じて変化する。
【０１８６】
そして、シーケンサ１３は、ビット線ＢＬの電圧がノードＳＥＮに反映された後に、制御信号ＸＸＬの電圧をＶxxlからＶssに下降させる。制御信号ＸＸＬの電圧がＶssに下降すると、トランジスタ５８がオフ状態になり、ノードＳＥＮの電圧が固定される。
【０１８７】
その後、シーケンサ１３は、制御信号ＳＴＢをアサートして、選択メモリセルが記憶するデータを判定する。具体的には、センスアンプユニットＳＡＵが、対応する選択メモリセルの閾値電圧が読み出し電圧ＥＲ以上であるか否かを判定する。
【０１８８】
そして、シーケンサ１３は、この判定結果と、ラッチ回路ＢＤＬに保持されている読み出し電圧ＡＲによる読み出し結果とに基づいて下位ページデータを確定し、確定した下位ページデータを例えばラッチ回路ＸＤＬに保持させる。
【０１８９】
次に、時刻ｔ７においてシーケンサ１３は、選択信号線ＣＧsel、制御信号ＢＬＸ、ＢＬＣ１、ＢＬＣ２及びＸＸＬのそれぞれを読み出し動作前の状態に戻して、下位ページデータの読み出し動作を終了する。そして、メモリコントローラ２は、半導体メモリ１が下位ページデータの読み出し動作を終了したことを検知すると、半導体メモリ１に下位ページデータを出力させる。
【０１９０】
以上のように、第１実施形態に係る半導体メモリ１は、下位ページデータの読み出し動作を実行することが出来る。尚、第１実施形態に係る半導体メモリ１は、中位ページデータ及び上位ページデータのそれぞれの読み出し動作において、下位ページデータの読み出し動作と同様に、読み出し結果に応じて適宜キック動作を実行することが出来る。
【０１９１】
［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体メモリ１に依れば、半導体メモリ１の読み出し動作を高速化することが出来る。以下に、第１実施形態に係る半導体メモリ１の効果の詳細について説明する。
【０１９２】
メモリセルが三次元に積層された半導体メモリでは、メモリセルのゲート電極として使用される導電体（ワード線ＷＬ）と層間絶縁膜とを交互に積層させ、積層数を増やすことによって大容量化を実現している。
【０１９３】
積層されたワード線ＷＬは、例えばメモリセルアレイの端部において階段状に引き出され、形成された階段のテラス部分に接続されたコンタクトを介して電圧が印加される。しかしながら、このような構造を有するワード線ＷＬは、電圧が印加された際のＲＣ遅延が大きくなる傾向がある。
【０１９４】
例えば、ドライバから近い領域（ワード線ＷＬの近端）と、ドライバから遠い領域（ワード線ＷＬの遠端）との間で電圧の上昇速度が異なり、ワード線ＷＬの遠端における電圧が、ワード線ＷＬの近端における電圧よりも大きく遅延して目標の電圧に到達することが想定され得る。
【０１９５】
そこで、半導体メモリでは、例えばワード線ＷＬの遠端における電圧上昇を補助するために、ワード線ＷＬに対するキック動作が実行される。ワード線ＷＬに対するキック動作が実行されると、ワード線ＷＬの遠端における電圧が、キック動作が実行されない場合よりも早く目標の電圧に到達する。
【０１９６】
一方で、ワード線ＷＬに対するキック動作が実行された場合、ワード線ＷＬの近端部分に対応するＮＡＮＤストリングＮＳに接続されたビット線ＢＬにおいて過放電が発生し、ビット線ＢＬの電圧が安定するための時間が長くなることが生じ得る。
【０１９７】
このビット線ＢＬの過放電への対処としては、ビット線ＢＬに対してキック動作を実行することにより、過放電が発生したビット線ＢＬを充電することが考えられる。これにより、過放電が発生したビット線ＢＬに対する充電が補助され、ビット線ＢＬの電圧を短時間で安定させることが出来る。
【０１９８】
また、ビット線ＢＬに対するキック動作は、当該キック動作が実行される読み出し処理において、読み出し電圧が印加されたメモリセルがオン状態になるかオフ状態になるかによって、その効果が変わることが想定され得る。
【０１９９】
例えば、読み出し電圧が印加されたメモリセルの閾値電圧が当該読み出し電圧よりも大きい場合、シーケンサ１３がノードＳＥＮにビット線ＢＬの電圧を反映させる際に、ビット線ＢＬの電圧が“Ｈ”レベルの電圧である必要がある。言い換えると、読み出し電圧が印加されたメモリセルがオフ状態になる場合、ビット線ＢＬの電圧が高い状態で維持されることが好ましい。
【０２００】
つまり、各読み出し処理において、オフ状態になるメモリセル（以下、オフセルと称する）に接続されたビット線ＢＬでは、ビット線ＢＬの過放電による影響が大きく、誤読み出しの原因になり得る。このため、オフ状態になることが明らかであるメモリセルに接続されたビット線ＢＬには、キック動作が実行されることが好ましい。
【０２０１】
一方で、読み出し電圧が印加されたメモリセルの閾値電圧が当該読み出し電圧以下である場合、ノードＳＥＮにビット線ＢＬの電圧を反映させる際に、ビット線ＢＬの電圧が“Ｌ”レベルの電圧である必要がある。言い換えると、読み出し電圧が印加されたメモリセルがオン状態になる場合、ビット線ＢＬの電圧が低い状態に遷移することが好ましい。
【０２０２】
つまり、各読み出し処理において、オン状態になるメモリセル（以下、オンセルと称する）に接続されたビット線ＢＬでは、ビット線ＢＬの過放電による影響が小さい。このため、オン状態になることが明らかであるメモリセルに接続されたビット線ＢＬには、キック動作が省略されることが好ましい。
【０２０３】
また、各読み出し処理において、オンセルに接続されたビット線ＢＬにキック動作が実行された場合、ビット線ＢＬの電圧の変動が大きくなる。この場合、オンセルに接続されたビット線ＢＬと隣接するビット線ＢＬの電圧が、容量結合によって押し下げられることが想定され得る。例えば、オンセルに接続されたビット線ＢＬがオフセルに接続されたビット線ＢＬに隣接する場合、オフセルに接続されたビット線ＢＬの電圧が押し下げられ、当該オフセルに接続されたビット線ＢＬにおいて誤読み出しが生じ得る。
【０２０４】
そこで、第１実施形態に係る半導体メモリ１では、読み出し動作において、事前にオン状態と判断することが可能なビット線ＢＬに対するキック動作を省略する。
【０２０５】
本動作は、例えば図１１を用いて説明したセンスアンプユニットＳＡＵの回路構成によって実現され得る。具体的には、直前の読み出し処理におけるメモリセルトランジスタＭＴの状態が、例えばラッチ回路ＡＤＬのノードＩＮＶ（ＡＤＬ）によって保持される。
【０２０６】
例えば、読み出し電圧ＡＲ及びＥＲの順に読み出し処理が実行される場合、読み出し電圧ＡＲによりオン状態になったメモリセルトランジスタＭＴは、読み出し電圧ＥＲによりオン状態になることが明らかである。このとき、シーケンサ１３は、ノードＩＮＶ（ＡＤＬ）の電圧を例えば“Ｈ”レベルに設定する。
【０２０７】
一方で、読み出し電圧ＡＲによりオフ状態になったメモリセルトランジスタＭＴは、読み出し電圧ＥＲによりオン状態になるかオフ状態になるかが確定していない。このとき、シーケンサ１３は、ノードＩＮＶ（ＡＤＬ）の電圧を例えば“Ｌ”レベルに設定する。
【０２０８】
ノードＩＮＶ（ＡＤＬ）は、例えばｐチャネルＭＯＳトランジスタ５２のゲートと、ｎチャネルＭＯＳトランジスタ５３のゲートとに接続される。トランジスタ５２は、例えばキック動作が実行される電流経路に含まれ、トランジスタ５３は、例えばキック動作が実行されない電流経路に含まれている。つまり、トランジスタ５２及び５３は、ノードＩＮＶ（ＡＤＬ）の電圧に基づいて一方がオン状態になり、他方がオフ状態になる。
【０２０９】
これにより、第１実施形態に係る半導体メモリ１は、事前にオン状態と判断することが可能なビット線ＢＬに対するキック動作を選択的に省略することが出来る。
【０２１０】
その結果、第１実施形態に係る半導体メモリ１は、オンセルに接続されたビット線ＢＬに対してキック動作が実行されることによる誤読み出しを抑制することが出来る。そして、第１実施形態に係る半導体メモリ１は、ビット線ＢＬに対するキック動作を適切に実行することにより、ビット線ＢＬの安定時間を短縮することが出来るため、読み出し動作を高速化することが出来る。
【０２１１】
尚、読み出し電圧が低い方から順に印加される場合、最初に印加される読み出し電圧によりオン状態になるメモリセルトランジスタＭＴの数は、後で印加される読み出し電圧によりオン状態になるメモリセルトランジスタＭＴの数よりも少ないと考えられる。
【０２１２】
言い換えると、最初に印加される読み出し電圧における読み出し処理では、オンセルの数よりもオフセルの数の方が多いことが想定され得る。そして、オフセルの数が多いことから、オンセルに接続されたビット線ＢＬによるノイズの影響を受けるオフセルの数が多くなることが想定され得る。  そこで、第１実施形態に係る半導体メモリ１は、例えば初回の読み出し処理において、キック動作を全てのビット線ＢＬに対して省略する。また、第１実施形態に係る半導体メモリ１では、２回目以降の読み出し処理において、オン状態になることが明らかでないメモリセルトランジスタＭＴに対応するビット線ＢＬに対して、例えば初回の読み出し処理と同様にキック動作を省略する。
【０２１３】
これにより、第１実施形態に係る半導体メモリ１は、エラービット数を抑制することが出来、データの信頼性を向上することが出来る。
【０２１４】
尚、例えば２回目以降の読み出し処理において、読み出し電圧が所定の電圧よりも高い場合、オンセルの数が優位になることも想定され得る。このため、読み出し動作のうち２回目以降の読み出し処理においてシーケンサ１３は、オン状態になることが明らかでないメモリセルトランジスタＭＴに対応するビット線ＢＬに対して、印加する読み出し電圧に応じてキック動作を実行しても良い。
【０２１５】
［１−４］第１実施形態の変形例
以上で説明した第１実施形態に係る半導体メモリ１では、読み出し電圧が低い方から順に印加される読み出し動作について例示したが、これに限定されない。例えば、読み出し動作において読み出し電圧が高い方から印加される場合においても、第１実施形態で説明した動作が適用され得る。
【０２１６】
以下に、第１実施形態の変形例における読み出し動作の一例について説明する。
【０２１７】
図１４は、第１実施形態の変形例における下位ページデータの読み出し動作におけるタイミングチャートの一例を示している。
【０２１８】
図１４に示すように、第１実施形態の変形例における読み出し動作では、図１３を用いて説明した第１実施形態における読み出し動作に対して、読み出し電圧が印加される順番が入れ替えられている。
【０２１９】
つまり、第１実施形態の変形例における読み出し動作では、時刻ｔ１において選択信号線ＣＧselには、読み出し電圧ＥＲが印加される。時刻ｔ４において選択信号線ＣＧselには、読み出し電圧ＡＲが印加される。各読み出し電圧が選択信号線ＣＧselに印加された際に、選択ワード線ＷＬselの近端（図１４、“Ｎｅａｒ”）における電圧は、選択信号線ＣＧselと同様に下降し、選択ワード線ＷＬselの遠端（図１４、“Ｆａｒ”）における電圧が、選択信号線ＣＧselよりも遅延して下降する。
【０２２０】
また、第１実施形態の変形例における読み出し動作では、初回のキック動作において、全てのビット線ＢＬに対するキック動作が実行されている。
【０２２１】
具体的には、時刻ｔ１において、シーケンサ１３は、ノードＩＮＶ（ＡＤＬ）の電圧を“Ｌ”レベルに設定する。ノードＩＮＶ（ＡＤＬ）の電圧が“Ｌ”レベルである場合、トランジスタ５２がオン状態になり、トランジスタ５３がオフ状態になる。すなわち、ノードＮＤ１及びＮＤ２間の電流経路が、トランジスタ５２及び５４を介した経路に設定され、ビット線ＢＬには、例えば制御信号ＢＬＣ１に基づいた電圧が印加される。
【０２２２】
このため、時刻ｔ２においてビット線ＢＬには、キック動作が実行される制御信号ＢＬＣ１に応じた電圧が印加される。つまり、時刻ｔ２においてビット線ＢＬの電圧は、例えば制御信号ＢＬＣ１に対応して、キック電圧Ｖblkに基づいた電圧が短時間印加された後に、Ｖblcに基づいた電圧に変化する。
【０２２３】
第１実施形態の変形例における読み出し動作のその他の動作は、第１実施形態における読み出し動作と同様のため、説明を省略する。尚、第１実施形態の変形例として下位ページデータの読み出し動作を例示したが、中位ページデータ及び上位ページデータのそれぞれの読み出し動作に対しても同様の動作が実行され得る。
【０２２４】
以上のように、第１実施形態の変形例における読み出し動作では、事前にオフ状態と判断することが可能なビット線ＢＬに対してキック動作が実行される。
【０２２５】
例えば、読み出し電圧ＥＲ及びＡＲの順に読み出し処理が実行される場合、読み出し電圧ＥＲによりオフ状態になったメモリセルトランジスタＭＴは、読み出し電圧ＡＲによりオフ状態になることが明らかである。このとき、シーケンサ１３は、ノードＩＮＶ（ＡＤＬ）の電圧を例えば“Ｌ”レベルに設定する。
【０２２６】
一方で、読み出し電圧ＥＲによりオン状態になったメモリセルトランジスタＭＴは、読み出し電圧ＡＲによりオン状態になるかオフ状態になるかが確定していない。このとき、シーケンサ１３は、ノードＩＮＶ（ＡＤＬ）の電圧を例えば“Ｈ”レベルに設定する。
【０２２７】
そして、第１実施形態の変形例における読み出し動作では、第１実施形態と同様に、ノードＩＮＶ（ＡＤＬ）の電圧に基づいて、ビット線ＢＬに対してキック動作を実行するか否かが設定され得る。
【０２２８】
これにより、第１実施形態の変形例における読み出し動作では、事前にオフ状態と判断することが可能なビット線ＢＬに対して選択的にキック動作が実行され得る。
【０２２９】
その結果、第１実施形態の変形例における読み出し動作では、オフセルに接続されたビット線ＢＬに対してキック動作が実行されないことによる誤読み出しが抑制され得る。そして、第１実施形態の変形例における読み出し動作では、ビット線ＢＬに対するキック動作を適切に実行することによって、ビット線ＢＬの安定時間が短縮され、読み出し動作が高速化され得る。
【０２３０】
尚、読み出し電圧が高い方から順に印加される場合、最初に印加される読み出し電圧によりオン状態になるメモリセルトランジスタＭＴの数は、後で印加される読み出し電圧によりオン状態になるメモリセルトランジスタＭＴの数よりも多いと考えられる。
【０２３１】
言い換えると、最初に印加される読み出し電圧における読み出し処理では、オンセルの数がオフセルの数の方よりも多いことが想定され得る。そして、オンセルの数が多いことから、オンセルに接続されたビット線ＢＬによるノイズの影響を受けるオフセルの数が少なくなることが想定され得る。
【０２３２】
そこで、第１実施形態の変形例における読み出し動作では、例えば初回のキック動作が全てのビット線ＢＬに対して実行される。また、第１実施形態の変形例における読み出し動作では、２回目以降の読み出し処理において、オフ状態になることが明らかでないメモリセルトランジスタＭＴに対応するビット線ＢＬに対して、例えば初回の読み出し動作と同様にキック動作が実行される。
【０２３３】
これにより、第１実施形態の変形例における読み出し動作では、エラービット数を抑制することが出来、データの信頼性が向上され得る。
【０２３４】
尚、例えば２回目以降の読み出し処理において、読み出し電圧が所定の電圧よりも低い場合、オフセルの数が優位になることも想定され得る。このため、読み出し動作のうち２回目以降の読み出し処理においてシーケンサ１３は、オフ状態になることが明らかでないメモリセルトランジスタＭＴに対応するビット線ＢＬに対して、印加する読み出し電圧に応じてキック動作が省略されても良い。
【０２３５】
［２］第２実施形態
第２実施形態に係る半導体メモリ１は、第１実施形態と異なるセンスアンプモジュール１６を用いて、第１実施形態と同様の読み出し動作を実行する。以下に、第２実施形態に係る半導体メモリ１について、第１実施形態と異なる点を説明する。
【０２３６】
［２−１］センスアンプモジュール１６の回路構成
図１５は、第２実施形態に係る半導体メモリの備えるセンスアンプモジュール１６の回路構成の一例を、センスアンプモジュール１６に含まれた複数のセンスアンプユニットＳＡＵのうち１個のセンスアンプユニットＳＡＵを抽出して示している。
【０２３７】
図１５に示すように、第２実施形態におけるセンスアンプ部ＳＡは、第１実施形態で図１１を用いて説明したセンスアンプ部ＳＡにおいて、トランジスタ５１〜５５及び５８が省略され、トランジスタ８０〜８４が追加された構成を有している。
【０２３８】
例えば、トランジスタ８０〜８２及び８４のそれぞれは、ｎチャネルＭＯＳトランジスタである。トランジスタ８３は、ｐチャネルＭＯＳトランジスタである。
【０２３９】
トランジスタ８０の一端は、トランジスタ５０の他端に接続される。トランジスタ８０の他端は、ノードＮＤ２に接続される。トランジスタ８０のゲートには、制御信号ＢＬＸ１が入力される。
【０２４０】
トランジスタ８１は、トランジスタ５７の一端とノードＮＤ２との間に接続される。具体的には、トランジスタ８１の一端がノードＮＤ２に接続され、トランジスタ８１の他端がトランジスタ５７の一端に接続される。トランジスタ８１のゲートには、制御信号ＢＬＣ１が入力される。
【０２４１】
トランジスタ８２の一端は、ノードＮＤ２に接続される。トランジスタ８２の他端は、ノードＳＥＮに接続される。トランジスタ８２のゲートには、制御信号ＢＬＣ２が入力される。
【０２４２】
トランジスタ８３の一端は、電源線に接続される。トランジスタ８３のゲートは、バスＬＢＵＳに接続される。トランジスタ８３の一端に接続された電源線には、例えば電源電圧Ｖｄｄが印加される。
【０２４３】
トランジスタ８４の一端は、トランジスタ８３の他端に接続される。トランジスタ８４の他端は、ノードＳＥＮに接続される。トランジスタ８４のゲートには、制御信号ＢＬＸ２が入力される。
【０２４４】
第２実施形態に係る半導体メモリ１のその他の構成は、例えば第１実施形態に係る半導体メモリ１と同様のため、説明を省略する。
【０２４５】
［２−２］半導体メモリ１の読み出し動作
図１６は、第２実施形態に係る半導体メモリ１における下位ページデータの読み出し動作におけるタイミングチャートの一例を示している。尚、第２実施形態における読み出し動作においてトランジスタ５０は、第１実施形態と同様にオン状態であり、トランジスタ８０に電圧を供給しているものと定義する。
【０２４６】
図１６に示すように、読み出し動作の開始時において、選択信号線ＣＧsel、選択ワード線ＷＬsel、制御信号ＢＬＸ１、ＢＬＸ２、ＢＬＣ１及びＢＬＣ２、並びにビット線ＢＬのそれぞれの電圧は、例えば接地電圧Ｖssである。制御信号ＳＴＢの電圧は、例えば“Ｌ”レベルである。
【０２４７】
下位ページデータの読み出し動作を開始すると、例えば時刻ｔ０〜ｔ１の期間においてシーケンサ１３は、第１実施形態と同様に、チャネル内の残留電子を除去する動作を実行する。時刻ｔ１〜ｔ５の期間においてシーケンサ１３は、読み出し電圧ＡＲを用いた読み出し処理を実行する。時刻ｔ５〜ｔ９の期間においてシーケンサ１３は、読み出し電圧ＥＲを用いた読み出し処理を実行する。
【０２４８】
具体的には、時刻ｔ０において選択信号線ＣＧselには、例えば読み出しパス電圧Ｖreadが印加される。すると、選択ワード線ＷＬselの電圧が、選択信号線ＣＧselに印加された電圧に基づいて上昇する。
【０２４９】
また、時刻ｔ０において、シーケンサ１３は、例えば制御信号ＢＬＸ１、ＢＬＣ１及びＢＬＣ２のそれぞれの電圧をＶssからＶblcＬに上昇させ、制御信号ＢＬＸ２の電圧をＶssからＶblxＬに上昇させる。
【０２５０】
このとき、ビット線ＢＬには、例えばトランジスタ８０及び８１によってクランプされた電圧が印加される。すると、ビット線ＢＬの電圧は、例えば制御信号ＢＬＣ１に対応して、ＶssからＶblcＬに基づいた電圧まで上昇する。
【０２５１】
次に、時刻ｔ１において選択信号線ＣＧselには、読み出し電圧ＡＲが印加される。すると、選択ワード線ＷＬselの電圧が、選択信号線ＣＧselに印加された電圧に基づいて下降する。
【０２５２】
また、時刻ｔ１においてシーケンサ１３は、バスＬＢＵＳの電圧を“Ｈ”レベルに設定し、制御信号ＢＬＸ１の電圧を例えばＶblcＬからＶblcに上昇させ、制御信号ＢＬＸ２の電圧を例えばＶblxＬからＶblxに上昇させる。
【０２５３】
バスＬＢＵＳの電圧が“Ｈ”レベルに設定されると、トランジスタ８３がオフ状態になり、トランジスタ８４への電圧の供給が遮断される。また、ノードＮＤ２における電圧は、トランジスタ８０によってクランプされた電圧に上昇する。
【０２５４】
次に、時刻ｔ２においてシーケンサ１３は、例えば制御信号ＢＬＣ１及びＢＬＣ２のそれぞれに対してキック動作を実行する。具体的には、シーケンサ１３は、制御信号ＢＬＣ１の電圧をキック電圧ＶblkＨまで上昇させ、制御信号ＢＬＣ２の電圧をキック電圧Ｖblkまで上昇させる。キック電圧ＶblkＨは、Ｖblkよりも高い。
【０２５５】
制御信号ＢＬＣ１及びＢＬＣ２のそれぞれにキック動作が実行されている間に、ビット線ＢＬには、トランジスタ５０、８０及び８１を通過する経路による電圧が印加される。すると、ビット線ＢＬには、例えば制御信号ＢＬＸ１に対応して、Ｖblcに基づいた電圧が短時間印加される。
【０２５６】
そして、シーケンサ１３は、制御信号ＢＬＣ１及びＢＬＣ２のそれぞれにキック動作を実行した後に、制御信号ＢＬＣ１の電圧をＶblcまで下降させ、制御信号ＢＬＣ２の電圧をＶssまで下降させる。制御信号ＢＬＣ２の電圧がＶssになると、トランジスタ８２がオフ状態になる。
【０２５７】
次に、時刻ｔ３においてシーケンサ１３は、例えば制御信号ＢＬＸ１の電圧をＶblcからＶblxに上昇させ、制御信号ＢＬＸ２の電圧をＶblxからＶssに下降させる。制御信号ＢＬＣ２の電圧がＶssになると、トランジスタ８４がオフ状態になる。
【０２５８】
このとき、ビット線ＢＬには、トランジスタ５０、８０及び８１を通過する経路による電圧が印加される。すると、ビット線ＢＬには、例えば制御信号ＢＬＣ１に対応して、Ｖblcに基づいた電圧が印加される。
【０２５９】
また、選択ワード線ＷＬselに読み出し電圧ＡＲが印加されている間に、ビット線ＢＬの電圧が、第１実施形態と同様に選択メモリセルの状態に応じて変化する。
【０２６０】
次に、時刻ｔ４においてシーケンサ１３は、制御信号ＢＬＣ２の電圧を例えばＶxxlに上昇させる。制御信号ＢＬＣ２の電圧がＶxxlに上昇すると、トランジスタ８２がオン状態になる。すると、ノードＳＥＮの電圧が、ビット線ＢＬの電圧に応じて変化する。
【０２６１】
そして、シーケンサ１３は、ビット線ＢＬの電圧がノードＳＥＮに反映された後に、制御信号ＢＬＣ２の電圧をＶssに下降させる。制御信号ＸＸＬの電圧がＶssに下降すると、トランジスタ８２がオフ状態になり、ノードＳＥＮの電圧が固定される。
【０２６２】
その後、シーケンサ１３は、制御信号ＳＴＢをアサートして、選択メモリセルが記憶するデータを判定する。具体的には、センスアンプユニットＳＡＵが、対応する選択メモリセルの閾値電圧が読み出し電圧ＡＲ以上であるか否かを判定し、判定結果を例えばラッチ回路ＡＤＬに保持する。
【０２６３】
次に、時刻ｔ５において選択信号線ＣＧselには、読み出し電圧ＥＲが印加される。このとき、シーケンサ１３は、第１実施形態と同様に、選択信号線ＣＧselに対してキック動作を実行する。すると、選択ワード線ＷＬselの電圧が、第１実施形態と同様に、選択信号線ＣＧselに印加された電圧に基づいて上昇する。
【０２６４】
また、時刻ｔ５においてシーケンサ１３は、例えば制御信号ＢＬＸ１の電圧をＶblxからＶblcに下降させ、制御信号ＢＬＸ２の電圧をＶssからＶblxに上昇させ、制御信号ＢＬＣ２の電圧をＶssからＶblcに上昇させる。制御信号ＢＬＸ２の電圧がＶblxになるとトランジスタ８４がオン状態になり、制御信号ＢＬＣ２の電圧がＶblcになるとトランジスタ８２がオン状態になる。
【０２６５】
さらに、時刻ｔ５においてシーケンサ１３は、バスＬＢＵＳの電圧を、ラッチ回路ＡＤＬに保持されているデータに基づいて制御する。例えば、ラッチ回路ＡＤＬがオフセルに対応するデータを保持していた場合、シーケンサ１３は、バスＬＢＵＳの電圧を“Ｌ”レベルに設定する。ラッチ回路ＡＤＬがオンセルに対応するデータを保持していた場合、シーケンサ１３は、バスＬＢＵＳの電圧を“Ｈ”レベルに設定する。
【０２６６】
すると、読み出し電圧ＡＲによってオフ状態を維持した選択メモリセルに対応するセンスアンプユニットＳＡＵは、対応するビット線ＢＬに、トランジスタ５０、８０及び８１を通過する経路による電圧と、トランジスタ８３、８４、８２及び８１を通過する経路による電圧とのそれぞれを印加する。
【０２６７】
読み出し電圧ＡＲによってオン状態になった選択メモリセルに対応するセンスアンプユニットＳＡＵは、トランジスタ５０、８０及び８１を通過する経路による電圧を印加する。このように、第２実施形態における読み出し動作では、直前の読み出し結果に基づいて、ビット線ＢＬに電圧を印加する経路の数が変化する。
【０２６８】
次に、時刻ｔ６においてシーケンサは、例えば制御信号ＢＬＣ１及びＢＬＣ２のそれぞれに対してキック動作を実行する。具体的には、シーケンサ１３は、時刻ｔ２と同様に、制御信号ＢＬＣ１の電圧をキック電圧ＶblkＨまで上昇させ、制御信号ＢＬＣ２の電圧をキック電圧Ｖblkまで上昇させる。
【０２６９】
時刻ｔ６においてバスＬＢＵＳの電圧が“Ｈ”レベルである場合、ビット線ＢＬには、トランジスタ５０、８０及び８１を通過する経路による電圧が印加される。すると、ビット線ＢＬには、例えば制御信号ＢＬＸ１に対応して、Ｖblcに基づいた電圧が印加される（図１６、“ＢＬＣ１”）。
【０２７０】
時刻ｔ６においてバスＬＢＵＳの電圧が“Ｌ”レベルである場合、ビット線ＢＬには、トランジスタ５０、８０及び８１を通過する経路による電圧と、トランジスタ８３、８４、８２及び８１を通過する経路による電圧とが印加される。すると、ビット線ＢＬには、例えば制御信号ＢＬＣ２に対応して、キック電圧Ｖblkに基づいた電圧が短時間印加される（図１６、“ＢＬＣ２”）。
【０２７１】
次に、時刻ｔ７においてシーケンサ１３は、例えば制御信号ＢＬＸ１の電圧をＶblcからＶblxに上昇させ、制御信号ＢＬＸ２の電圧をＶblxからＶssに下降させる。制御信号ＢＬＣ２の電圧がＶssになると、トランジスタ８４がオフ状態になる。
【０２７２】
このとき、ビット線ＢＬには、トランジスタ５０、８０及び８１を通過する経路による電圧が印加される。すると、ビット線ＢＬには、例えば制御信号ＢＬＣ１に対応して、Ｖblcに基づいた電圧が印加される。
【０２７３】
また、選択ワード線ＷＬselに読み出し電圧ＥＲが印加されている間に、ビット線ＢＬの電圧が、第１実施形態と同様に選択メモリセルの状態に応じて変化する。
【０２７４】
次に、時刻ｔ８においてシーケンサ１３は、制御信号ＢＬＣ２の電圧を例えばＶssからＶxxlに上昇させる。制御信号ＢＬＣ２の電圧がＶxxlに上昇すると、トランジスタ８２がオン状態になる。すると、ノードＳＥＮの電圧が、ビット線ＢＬの電圧、すなわち選択メモリセルの状態に応じて変化する。
【０２７５】
そして、シーケンサ１３は、ビット線ＢＬの電圧がノードＳＥＮに反映された後に、制御信号ＢＬＣ２の電圧を例えばＶxxlからＶssに下降させる。制御信号ＢＬＣ２の電圧がＶssに下降すると、トランジスタ８２がオフ状態になり、ノードＳＥＮの電圧が固定される。
【０２７６】
その後、シーケンサ１３は、制御信号ＳＴＢをアサートして、選択メモリセルが記憶するデータを判定する。具体的には、センスアンプユニットＳＡＵが、対応する選択メモリセルの閾値電圧が読み出し電圧ＥＲ以上であるか否かを判定する。
【０２７７】
そして、シーケンサ１３は、この判定結果と、ラッチ回路ＡＤＬに保持されている読み出し電圧ＡＲによる読み出し結果とに基づいて下位ページデータを確定し、確定した下位ページデータを例えばラッチ回路ＸＤＬに保持させる。
【０２７８】
次に、時刻ｔ９においてシーケンサ１３は、選択信号線ＣＧsel、制御信号ＢＬＸ１、ＢＬＸ２、ＢＬＣ１及びＢＬＣ２のそれぞれを読み出し動作前の状態に戻して、下位ページデータの読み出し動作を終了する。そして、メモリコントローラ２は、半導体メモリ１が下位ページデータの読み出し動作を終了したことを検知すると、半導体メモリ１に下位ページデータを出力させる。
【０２７９】
以上のように、第２実施形態に係る半導体メモリ１は、下位ページデータの読み出し動作を実行することが出来る。尚、第２実施形態に係る半導体メモリ１は、中位ページデータ及び上位ページデータのそれぞれの読み出し動作において、下位ページデータの読み出し動作と同様に、読み出し結果に応じて適宜キック動作を実行することが出来る。
【０２８０】
［２−３］第２実施形態の効果
第２実施形態に係る半導体メモリ１は、読み出し動作において、第１実施形態と同様に、事前にオン状態と判断することが可能なビット線ＢＬに対するキック動作を省略することが出来る。その結果、第２実施形態に係る半導体メモリ１は、第１実施形態と同様の効果を得ることが出来る。
【０２８１】
また、第２実施形態に係る半導体メモリ１では、第１実施形態における２つのトランジスタ５４及び５８の役割が、１つのトランジスタ８２によって実現されている。
【０２８２】
その結果、第２実施形態に係る半導体メモリ１では、センスアンプユニットＳＡＵの素子数を第１実施形態よりも少なくすることが出来る。従って、第２実施形態に係る半導体メモリ１は、第１実施形態よりもセンスアンプユニットＳＡＵの回路面積を縮小することが出来、半導体メモリ１のチップ面積を抑制することが出来る。
【０２８３】
尚、第２実施形態に係る半導体メモリ１は、第１実施形態と同様に、初回の読み出し処理におけるキック動作を全てのビット線ＢＬに対して省略する。これにより、第２実施形態に係る半導体メモリ１は、第１実施形態と同様にエラービット数を抑制することが出来、データの信頼性を向上することが出来る。
【０２８４】
また、第２実施形態に係る半導体メモリ１において、シーケンサ１３は、第１実施形態と同様に、２回目以降の読み出し処理においてオン状態になることが明らかでないメモリセルトランジスタＭＴに対応するビット線ＢＬに対して、印加する読み出し電圧に応じてキック動作を実行しても良い。
【０２８５】
［２−４］第２実施形態の変形例
以上で説明した第２実施形態に係る半導体メモリ１では、読み出し電圧が低い方から順に印加される読み出し動作について例示したが、これに限定されない。例えば、第１実施形態の変形例と同様に、読み出し動作において読み出し電圧が高い方から印加される場合においても、第２実施形態で説明した動作が適用され得る。
【０２８６】
以下に、第２実施形態の変形例における読み出し動作の一例について説明する。
【０２８７】
図１７は、第２実施形態の変形例における下位ページデータの読み出し動作におけるタイミングチャートの一例を示している。
【０２８８】
図１７に示すように、第１実施形態の変形例における読み出し動作では、図１６を用いて説明した第１実施形態における読み出し動作に対して、読み出し電圧が印加される順番が入れ替えられている。
【０２８９】
つまり、第２実施形態の変形例における読み出し動作では、時刻ｔ１において選択信号線ＣＧselには、読み出し電圧ＥＲが印加される。時刻ｔ５において選択信号線ＣＧselには、読み出し電圧ＡＲが印加される。すると、第１実施形態の変形例と同様に、選択信号線ＣＧselの電圧に基づいて、選択ワード線ＷＬselの電圧が下降する。
【０２９０】
また、第２実施形態の変形例における読み出し動作では、第１実施形態の変形例と同様に、初回のキック動作において、全てのビット線ＢＬに対するキック動作が実行されている。
【０２９１】
具体的には、時刻ｔ１において、シーケンサ１３は、バスＬＢＵＳの電圧を“Ｌ”レベルに設定する。バスＬＢＵＳの電圧が“Ｌ”レベルである場合、トランジスタ８３がオン状態になる。すなわち、ビット線ＢＬには、トランジスタ５０、８０及び８１を通過する経路による電圧と、トランジスタ８３、８４、８２及び８１を通過する経路による電圧とのそれぞれが印加される。このため、時刻ｔ２においてビット線ＢＬには、例えば制御信号ＢＬＣ２に対応して、キック電圧Ｖblkに基づいた電圧が印加される。
【０２９２】
第２実施形態の変形例における読み出し動作のその他の動作は、第２実施形態における読み出し動作と同様のため、説明を省略する。尚、第２実施形態の変形例として下位ページデータの読み出し動作を例示したが、中位ページデータ及び上位ページデータのそれぞれの読み出し動作に対しても同様の動作が実行され得る。
【０２９３】
以上で説明した第２実施形態の変形例における半導体メモリ１に依れば、読み出し動作において、第１実施形態の変形例と同様に、事前にオフ状態と判断することが可能なビット線ＢＬに対してキック動作を実行することが出来る。その結果、第２実施形態の変形例における読み出し動作は、第１実施形態の変形例と同様の効果を得ることが出来る。
【０２９４】
尚、第２実施形態の変形例における読み出し動作は、第１実施形態の変形例と同様に、初回の読み出し処理におけるキック動作を全てのビット線ＢＬに対して実行する。これにより、第２実施形態の変形例における読み出し動作は、第１実施形態の変形例と同様にエラービット数を抑制することが出来、データの信頼性を向上することが出来る。
【０２９５】
また、第２実施形態の変形例における読み出し動作では、第１実施形態の変形例と同様に、２回目以降の読み出し処理においてオフ状態になることが明らかでないメモリセルトランジスタＭＴに対応するビット線ＢＬに対して、印加する読み出し電圧に応じてキック動作が省略されても良い。
【０２９６】
［３］第３実施形態
第３実施形態に係る半導体メモリ１は、センスアンプモジュール１６の回路構成が第１及び第２実施形態と異なる。そして、第３実施形態に係る半導体メモリ１は、読み出し動作において、読み出し電圧毎にキック動作を実行するか否かを設定する。以下に、第２実施形態に係る半導体メモリ１について、第１及び第２実施形態と異なる点を説明する。
【０２９７】
［３−１］センスアンプモジュール１６の回路構成
図１８は、第３実施形態に係る半導体メモリの備えるセンスアンプモジュール１６の回路構成の一例を、センスアンプモジュール１６に含まれた複数のセンスアンプユニットＳＡＵのうち１個のセンスアンプユニットＳＡＵを抽出して示している。
【０２９８】
図１８に示すように、第３実施形態におけるセンスアンプ部ＳＡは、第１実施形態で図１１を用いて説明したセンスアンプ部ＳＡにおいて、トランジスタ５１〜５５及び５８が省略され、トランジスタ９０〜９３が追加された構成を有している。
【０２９９】
トランジスタ９０〜９３のそれぞれは、例えばｎチャネルＭＯＳトランジスタである。
【０３００】
トランジスタ９０の一端は、トランジスタ５０の他端に接続される。トランジスタ９０の他端は、ノードＮＤ２に接続される。トランジスタ９０のゲートには、制御信号ＢＬＸが入力される。
【０３０１】
トランジスタ９１は、トランジスタ５７の一端とノードＮＤ２との間に接続される。具体的には、トランジスタ９１の一端がノードＮＤ２に接続され、トランジスタ９１の他端がトランジスタ５７の一端に接続される。トランジスタ９１のゲートには、制御信号ＢＬＣが入力される。
【０３０２】
トランジスタ９２の一端は、トランジスタ５０の他端に接続される。トランジスタ９２の他端は、ノードＳＥＮに接続される。トランジスタ９２のゲートには、制御信号ＨＬＬが入力される。
【０３０３】
トランジスタ９３の一端は、ノードＳＥＮに接続される。トランジスタ９３の他端は、ノードＮＤ２に接続される。トランジスタ９３のゲートには、制御信号ＸＸＬが入力される。
【０３０４】
第３実施形態に係る半導体メモリ１のその他の構成は、例えば第１実施形態に係る半導体メモリ１と同様のため、説明を省略する。
【０３０５】
［３−２］半導体メモリ１の読み出し動作
（第３実施形態の比較例における読み出し動作）
第３実施形態に係る半導体メモリ１の読み出し動作について説明する前に、第３実施形態の比較例における読み出し動作について説明する。第３実施形態の比較例における読み出し動作では、全ての読み出し電圧に対応する読み出し処理において、制御信号ＢＬＣに対するキック動作が実行される。
【０３０６】
図１９は、第３実施形態の比較例における中位ページデータの読み出し動作におけるタイミングチャートの一例を示している。尚、第３実施形態の比較例における読み出し動作においてトランジスタ５０は、第１実施形態と同様にオン状態であり、トランジスタ９０及び９２に電圧を供給しているものと定義する。
【０３０７】
また、第３実施形態の比較例において、トランジスタ９２は、シーケンサ１３により制御信号ＨＬＬが適宜制御され、ノードＳＥＮを適宜充電するものとする。選択ワード線ＷＬsel及びビット線ＢＬの電圧は、第１実施形態と同様に、それぞれ選択信号線ＣＧsel及び制御信号ＢＬＣの電圧に応じて変化するものとする。
【０３０８】
図１９に示すように、読み出し動作の開始時において、選択信号線ＣＧsel、選択ワード線ＷＬsel、制御信号ＢＬＸ、ＢＬＣ及びＸＸＬのそれぞれの電圧は、例えば接地電圧Ｖssである。制御信号ＳＴＢの電圧は、例えば“Ｌ”レベルである。
【０３０９】
中位ページデータの読み出し動作を開始すると、例えば時刻ｔ０〜ｔ１の期間においてシーケンサ１３は、第１実施形態と同様に、チャネル内の残留電子を除去する動作を実行する。時刻ｔ１〜ｔ４の期間においてシーケンサ１３は、読み出し電圧ＢＲを用いた読み出し処理を実行する。時刻ｔ４〜ｔ７の期間においてシーケンサ１３は、読み出し電圧ＤＲを用いた読み出し処理を実行する。時刻ｔ７〜ｔ１０の期間においてシーケンサ１３は、読み出し電圧ＦＲを用いた読み出し処理を実行する。
【０３１０】
具体的には、時刻ｔ０において選択信号線ＣＧselには、例えば読み出しパス電圧Ｖreadが印加される。すると、選択ワード線ＷＬselの電圧が、選択信号線ＣＧselに印加された電圧に基づいて上昇する。
【０３１１】
また、時刻ｔ０において、シーケンサ１３は、例えば制御信号ＢＬＸの電圧をＶssからＶblxＬに上昇させ、制御信号ＢＬＣの電圧をＶssからＶblcＬに上昇させる。このとき、ビット線ＢＬには、例えばトランジスタ９０及び９１によってクランプされた電圧が印加される。
【０３１２】
次に、時刻ｔ１において選択信号線ＣＧselには、読み出し電圧ＢＲが印加される。すると、選択ワード線ＷＬselの電圧が、選択信号線ＣＧselに印加された電圧に基づいて下降する。また、時刻ｔ１においてシーケンサ１３は、制御信号ＢＬＸの電圧を例えばＶblxＬからＶblcに上昇させる。
【０３１３】
次に、時刻ｔ２においてシーケンサ１３は、制御信号ＢＬＣに対してキック動作を実行する。具体的には、制御信号ＢＬＣが供給される信号線には、まずキック電圧Ｖblkが印加され、キック電圧Ｖblkが短時間印加された後にＶblcが印加される。
【０３１４】
また、選択ワード線ＷＬselに読み出し電圧ＢＲが印加されている間に、ビット線ＢＬの電圧が、第１実施形態と同様に選択メモリセルの状態に応じて変化する。
【０３１５】
次に、時刻ｔ３においてシーケンサ１３は、制御信号ＸＸＬの電圧をＶssからＶxxlに上昇させる。制御信号ＸＸＬの電圧がＶxxlに上昇すると、トランジスタ９３がオン状態になる。すると、ノードＳＥＮの電圧が、ビット線ＢＬの電圧、すなわち選択メモリセルの状態に応じて変化する。
【０３１６】
そして、シーケンサ１３は、ビット線ＢＬの電圧がノードＳＥＮに反映された後に、制御信号ＸＸＬの電圧をＶxxlからＶssに下降させる。制御信号ＸＸＬの電圧がＶssに下降すると、トランジスタ９３がオフ状態になり、ノードＳＥＮの電圧が固定される。
【０３１７】
その後、シーケンサ１３は、制御信号ＳＴＢをアサートして、選択メモリセルが記憶するデータを判定する。具体的には、センスアンプユニットＳＡＵが、対応する選択メモリセルの閾値電圧が読み出し電圧ＢＲ以上であるか否かを判定し、判定結果を例えばラッチ回路ＡＤＬに保持する。
【０３１８】
次に、時刻ｔ４において選択信号線ＣＧselには、読み出し電圧ＤＲが印加される。このとき、シーケンサ１３は、第１実施形態と同様に、選択信号線ＣＧselに対してキック動作を実行する。すると、選択ワード線ＷＬselの電圧が、第１実施形態と同様に、選択信号線ＣＧselに印加された電圧に基づいて上昇する。
【０３１９】
次に、時刻ｔ５においてシーケンサ１３は、制御信号ＢＬＣに対してキック動作を実行する。時刻ｔ５における半導体メモリ１の動作は、時刻ｔ２における動作と同様のため、説明を省略する。選択ワード線ＷＬselに読み出し電圧ＤＲが印加されている間に、ビット線ＢＬの電圧が、選択メモリセルの状態に応じて変化する。
【０３２０】
次に、時刻ｔ３においてシーケンサ１３は、時刻ｔ３と同様に制御信号ＸＸＬを制御して、ノードＳＥＮの電圧にビット線ＢＬの電圧を反映させる。それから、シーケンサ１３は、制御信号ＳＴＢをアサートして選択メモリセルが記憶するデータを判定する。
【０３２１】
具体的には、センスアンプユニットＳＡＵが、対応する選択メモリセルの閾値電圧が読み出し電圧ＥＲ以上であるか否かを判定する。そして、シーケンサ１３は、この判定結果と、ラッチ回路ＡＤＬに保持された読み出し電圧ＢＲにおける判定結果とに基づいて演算し、演算結果を例えばラッチ回路ＢＤＬに保持させる。
【０３２２】
次に、時刻ｔ７において選択信号線ＣＧselには、読み出し電圧ＦＲが印加される。このとき、シーケンサ１３は、第１実施形態と同様に、選択信号線ＣＧselに対してキック動作を実行する。すると、選択ワード線ＷＬselの電圧が、第１実施形態と同様に、選択信号線ＣＧselに印加された電圧に基づいて上昇する。
【０３２３】
次に、時刻ｔ８においてシーケンサ１３は、制御信号ＢＬＣに対してキック動作を実行する。時刻ｔ８における半導体メモリ１の動作は、時刻ｔ２における動作と同様のため、説明を省略する。選択ワード線ＷＬselに読み出し電圧ＦＲが印加されている間に、ビット線ＢＬの電圧が、選択メモリセルの状態に応じて変化する。
【０３２４】
次に、時刻ｔ９においてシーケンサ１３は、時刻ｔ３と同様に制御信号ＸＸＬを制御して、ノードＳＥＮの電圧にビット線ＢＬの電圧を反映させる。それから、シーケンサ１３は、制御信号ＳＴＢをアサートして選択メモリセルが記憶するデータを判定する。
【０３２５】
具体的には、センスアンプユニットＳＡＵが、対応する選択メモリセルの閾値電圧が読み出し電圧ＦＲ以上であるか否かを判定する。そして、シーケンサ１３は、この判定結果と、ラッチ回路ＢＤＬに保持された読み出し電圧ＢＲ及びＤＲにおける判定結果とに基づいて中位ページデータを確定し、確定した中位ページデータを例えばラッチ回路ＸＤＬに保持させる。
【０３２６】
次に、時刻ｔ１０においてシーケンサ１３は、選択信号線ＣＧsel、制御信号ＢＬＸ、ＢＬＣ及びＸＸＬのそれぞれを読み出し動作前の状態に戻して、中位ページデータの読み出し動作を終了する。そして、メモリコントローラ２は、半導体メモリ１が中位ページデータの読み出し動作を終了したことを検知すると、半導体メモリ１に下位ページデータを出力させる。
【０３２７】
（第３実施形態における読み出し動作）
以上で説明した第３実施形態の比較例における読み出し動作に対して、第３実施形態における読み出し動作では、読み出し電圧毎に制御信号ＢＬＣに対するキック動作が実行されるか否かが設定される。
【０３２８】
図２０は、第３実施形態に係る半導体メモリの読み出し動作におけるキック動作の条件の一例を示している。
【０３２９】
図２０に示すように、シーケンサ１３は、例えば読み出し電圧ＡＲ、ＢＲ及びＣＲに対応する読み出し処理のそれぞれにおいて、制御信号ＢＬＣに対するキック動作を省略する。また、シーケンサ１３は、例えば読み出し電圧ＤＲ、ＥＲ、ＦＲ及びＧＲに対応する読み出し処理のそれぞれにおいて、制御信号ＢＬＣに対するキック動作を実行する。
【０３３０】
言い換えると、第３実施形態に係る半導体メモリ１では、例えば読み出し電圧が低いグループ（例えば読み出し電圧ＡＲ、ＢＲ及びＣＲ）と、読み出し電圧が高いグループ（例えば読み出し電圧ＤＲ、ＥＲ、ＦＲ及びＧＲ）との２つのグループに分類される。そして、シーケンサ１３は、制御信号ＢＬＣに対するキック動作を、読み出し電圧が低いグループにおいて省略し、読み出し電圧が高いグループにおいて実行する。
【０３３１】
尚、読み出し動作において制御信号ＢＬＣに対するキック動作が実行されるか否かの設定は、以上で説明したグループ分けに限定されず、任意の設定に変更され得る。
【０３３２】
図２１は、第３実施形態に係る半導体メモリ１における中位ページデータの読み出し動作におけるタイミングチャートの一例を示している。
【０３３３】
図２１に示すように、第３実施形態における読み出し動作では、図１９を用いて説明した第３実施形態の比較例における読み出し動作に対して、読み出し電圧ＢＲに対応するキック動作が省略されている。
【０３３４】
具体的には、時刻ｔ２において、シーケンサ１３は、制御信号ＢＬＣの電圧を、キック電圧Ｖblkに上昇させることなくＶblcに上昇させている。このため、時刻ｔ２においてビット線ＢＬには、例えば制御信号ＢＬＣに対応して、Ｖblcに基づいた電圧が印加される。第３実施形態における読み出し動作のその他の動作は、第３実施形態の比較例における読み出し動作と同様のため、説明を省略する。
【０３３５】
このように、第３実施形態に係る半導体メモリ１は、中位ページデータの読み出し動作を実行することが出来る。尚、第３実施形態に係る半導体メモリ１は、下位ページデータ及び上位ページデータのそれぞれの読み出し動作において、中位ページデータの読み出し動作と同様に、読み出し電圧毎に適宜キック動作を実行することが出来る。
【０３３６】
［３−３］第３実施形態の効果
例えば、低い読み出し電圧によってオン状態になるメモリセルトランジスタＭＴの数は、高い読み出し電圧によってオン状態になるメモリセルトランジスタＭＴの数よりも少ないと考えられる。
【０３３７】
言い換えると、低い読み出し電圧によってオフ状態になるメモリセルトランジスタＭＴの数は、高い読み出し電圧によってオフ状態になるメモリセルトランジスタＭＴの数よりも多いと考えられる。
【０３３８】
このように、読み出し動作において、オンセル数とオフセル数のどちらが優位であるかは、読み出し電圧の値によって推測され得る。つまり、オンセル数とオフセル数との関係に基づいて、オンセルに接続されたビット線ＢＬによるノイズの影響を受けるオフセルの数が想定され得る。
【０３３９】
そこで、第３実施形態に係る半導体メモリ１では、読み出し電圧毎にビット線ＢＬに対するキック動作が実行されるか否かが設定される。具体的には、シーケンサ１３は、読み出し電圧が低いグループ（例えば読み出し電圧ＡＲ、ＢＲ及びＣＲ）においてキック動作を省略し、読み出し電圧が高いグループ（例えば読み出し電圧ＤＲ、ＥＲ、ＦＲ及びＧＲ）においてキック動作を実行する。
【０３４０】
つまり、シーケンサ１３は、オフセル数が優位であり且つキック動作により誤読み出しが生じ得るメモリセルの数が多いと推測されるグループの読み出し処理において、キック動作を省略する。一方で、シーケンサ１３は、オンセル数が優位であり且つキック動作により誤読み出しが生じ得るメモリセルの数が少ない推測されるグループの読み出し処理においてキック動作を実行する。
【０３４１】
このように、第３実施形態に係る半導体メモリ１は、読み出し電圧が高いグループと、読み出し電圧が低いグループとのそれぞれにおいて、適切な読み出し処理を実行することが出来る。その結果、第３実施形態に係る半導体メモリ１は、第１実施形態と同様に、エラービット数を抑制することが出来、データの信頼性を向上することが出来る。
【０３４２】
［３−４］第３実施形態の変形例
以上で説明した第３実施形態に係る半導体メモリ１では、読み出し電圧が低い方から順に印加される読み出し動作について例示したが、これに限定されない。例えば、第１実施形態の変形例と同様に、読み出し動作において読み出し電圧が高い方から印加される場合においても、第３実施形態で説明した動作が適用され得る。
【０３４３】
以下に、第３実施形態の変形例における読み出し動作の一例について説明する。
【０３４４】
図２２は、第３実施形態の変形例における中位ページデータの読み出し動作におけるタイミングチャートの一例を示している。
【０３４５】
図２２に示すように、第３実施形態の変形例における読み出し動作では、図２１を用いて説明した第３実施形態における読み出し動作に対して、読み出し電圧が印加される順番が入れ替えられている。
【０３４６】
つまり、第３実施形態の変形例における読み出し動作では、時刻ｔ１において選択信号線ＣＧselには、読み出し電圧ＦＲが印加される。時刻ｔ４において選択信号線ＣＧselには、読み出し電圧ＤＲが印加される。時刻ｔ７において選択信号線ＣＧselには、読み出し電圧ＢＲが印加される。すると、第１実施形態の変形例と同様に、選択信号線ＣＧselの電圧に基づいて、選択ワード線ＷＬselの電圧が下降する。
【０３４７】
また、第３実施形態の変形例においてシーケンサ１３は、第３実施形態における読み出し動作と同様に、図２０に示された制御信号ＢＬＣに対するキック動作の設定に基づいて読み出し動作を実行する。
【０３４８】
具体的には、例えば中位ページの読み出し動作においてシーケンサ１３は、読み出し電圧ＦＲ及びＤＲのそれぞれを用いた読み出し処理におけるキック動作を実行し、読み出し電圧ＢＲを用いた読み出し処理におけるキック動作を省略する。
【０３４９】
第３実施形態の変形例における読み出し動作のその他の動作は、第３実施形態における読み出し動作と同様のため、説明を省略する。尚、第３実施形態の変形例として中位ページデータの読み出し動作を例示したが、下位ページデータ及び上位ページデータのそれぞれの読み出し動作に対しても同様の動作が実行され得る。
【０３５０】
以上のように、第３実施形態の変形例における読み出し動作では、第３実施形態と同様に、読み出し電圧が高いグループと、読み出し電圧が低いグループとのそれぞれにおいて、適切な読み出し処理が実行され得る。その結果、第３実施形態の変形例における読み出し動作では、第３実施形態と同様の効果を得ることが出来る。
【０３５１】
［４］第４実施形態
第４実施形態に係る半導体メモリ１は、第３実施形態と同様の構成を有する。そして、第４実施形態に係る半導体メモリ１では、読み出し動作において、読み出し電圧毎にキック量を変更する。以下に、第４実施形態に係る半導体メモリ１について、第１〜第３実施形態と異なる点を説明する。
【０３５２】
［４−１］半導体メモリ１の読み出し動作
図２３は、第４実施形態に係る半導体メモリの読み出し動作におけるキック動作の条件の一例を示している。
【０３５３】
図２３に示すように、シーケンサ１３は、例えば第３実施形態と同様に、読み出し電圧ＡＲ、ＢＲ及びＣＲに対応する読み出し処理のそれぞれにおいて、制御信号ＢＬＣに対するキック動作を省略し、読み出し電圧ＤＲ、ＥＲ、ＦＲ及びＧＲに対応する読み出し処理のそれぞれにおいて、制御信号ＢＬＣに対するキック動作を実行する。
【０３５４】
そして、第４実施形態においてシーケンサ１３は、制御信号ＢＬＣに対するキック動作において、例えば読み出し電圧ＤＲ及びＥＲのそれぞれに対応して小さいキック量を適用し、読み出し電圧ＦＲ及びＧＲのそれぞれに対応して大きいキック量を適用する。
【０３５５】
尚、読み出し動作において制御信号ＢＬＣに対するキック動作が実行されるか否かの設定とキック量の設定とのそれぞれは、任意の設定に変更され得る。キック量の設定は、“大”又は“小”の２種類に限定されず、３種類以上の設定が使用されても良い。
【０３５６】
図２４は、第４実施形態に係る半導体メモリ１における中位ページデータの読み出し動作におけるタイミングチャートの一例を示している。
【０３５７】
図２４に示すように、第４実施形態における読み出し動作では、図２１を用いて説明した第３実施形態における読み出し動作と同様に、時刻ｔ２における読み出し電圧ＦＲを用いた読み出し処理に対するキック動作が省略されている。
【０３５８】
そして、第４実施形態における読み出し動作では、第３実施形態における読み出し動作に対して、読み出し電圧ＤＲを用いた読み出し処理と読み出し電圧ＦＲを用いた読み出し処理との間でキック電圧が異なっている。
【０３５９】
具体的には、時刻ｔ５において、シーケンサ１３は、読み出し電圧ＤＲに対応するキック動作を実行する。このとき、制御信号ＢＬＣが供給される信号線には、まずキック電圧Ｖblk１が印加され、キック電圧Ｖblk１が短時間印加された後にＶblcが印加される。キック電圧Ｖblk１はＶblcよりも高い電圧であり、Ｖblk１とＶblcの差分がキック量Ｄblk１に対応している。
【０３６０】
時刻ｔ８において、シーケンサ１３は、読み出し電圧ＦＲに対応するキック動作を実行する。このとき、制御信号ＢＬＣが供給される信号線には、まずキック電圧Ｖblk２が印加され、キック電圧Ｖblk２が短時間印加された後にＶblcが印加される。キック電圧Ｖblk２はＶblk１よりも高い電圧であり、Ｖblk２とＶblcの差分がキック量Ｄblk２に対応している。
【０３６１】
このように、第４実施形態では、キック電圧Ｖblk２のキック量Ｄblk２が、キック電圧Ｖblk１のキック量Ｄblk１よりも大きく設定されている。このため、時刻ｔ８のキック動作によってビット線ＢＬに印加される電圧は、時刻ｔ５のキック動作によってビット線ＢＬに印加される電圧よりも高くなる。第４実施形態における読み出し動作のその他の動作は、第３実施形態における読み出し動作と同様のため、説明を省略する。
【０３６２】
以上のように、第４実施形態に係る半導体メモリ１は、中位ページデータの読み出し動作を実行することが出来る。尚、第４実施形態に係る半導体メモリ１は、下位ページデータ及び上位ページデータのそれぞれの読み出し動作において、中位ページデータの読み出し動作と同様に、読み出し電圧毎に適宜キック動作を実行し、且つ読み出し電圧毎に適宜キック量を変更することが出来る。
【０３６３】
［４−２］第４実施形態の効果
読み出し動作において適切なキック量は、キック動作が実行される読み出し処理の読み出し電圧によって異なることが推測され得る。
【０３６４】
例えば、閾値電圧の高いメモリセルはオン状態になり辛い傾向があるため、キック動作が適用される場合には高いキック量が適用されることが好ましいと推測され得る。一方で、閾値電圧の低いメモリセルは比較的オン状態になり易い傾向があるため、キック動作が適用される場合には低いキック量が適用されることが好ましいと推測され得る。
【０３６５】
そこで、第４実施形態に係る半導体メモリ１では、第３実施形態と同様に、読み出し電圧毎にビット線ＢＬに対するキック動作が実行されるか否かが設定される。そして、第４実施形態では、ビット線ＢＬに対するキック動作が実行される場合に、対応する読み出し電圧に基づいてキック量が変更される。
【０３６６】
これにより、第４実施形態に係る半導体メモリ１は、読み出し処理毎に適切なキック量を適用することが出来る。つまり、第４実施形態に係る半導体メモリ１は、オンセルに接続されたビット線ＢＬに対してキック動作が実行されることによって生じるエラービット数の増加を抑制することが出来る。その結果、第４実施形態に係る半導体メモリ１は、第３実施形態よりもエラービット数を抑制することが出来、データの信頼性を向上することが出来る。
【０３６７】
［４−３］第４実施形態の変形例
以上で説明した第４実施形態に係る半導体メモリ１では、読み出し電圧が低い方から順に印加される読み出し動作について例示したが、これに限定されない。例えば、第１実施形態の変形例と同様に、読み出し動作において読み出し電圧が高い方から印加される場合においても、第４実施形態で説明した動作が適用され得る。
【０３６８】
以下に、第４実施形態の変形例における読み出し動作の一例について説明する。
【０３６９】
図２５は、第４実施形態の変形例における中位ページデータの読み出し動作におけるタイミングチャートの一例を示している。
【０３７０】
図２５に示すように、第４実施形態の変形例における読み出し動作では、図２４を用いて説明した第４実施形態における読み出し動作に対して、読み出し電圧が印加される順番が入れ替えられている。
【０３７１】
つまり、第４実施形態の変形例における読み出し動作では、時刻ｔ１において選択信号線ＣＧselには、読み出し電圧ＦＲが印加される。時刻ｔ４において選択信号線ＣＧselには、読み出し電圧ＤＲが印加される。時刻ｔ７において選択信号線ＣＧselには、読み出し電圧ＢＲが印加される。すると、第１実施形態の変形例と同様に、選択信号線ＣＧselの電圧に基づいて、選択ワード線ＷＬselの電圧が下降する。
【０３７２】
また、第４実施形態の変形例においてシーケンサ１３は、第４実施形態における読み出し動作と同様に、図２３に示された制御信号ＢＬＣに対するキック動作の設定に基づいて読み出し動作を実行する。
【０３７３】
具体的には、例えば中位ページの読み出し動作においてシーケンサ１３は、読み出し電圧ＦＲを用いた読み出し処理において、キック量Ｄblk２を適用したキック動作を実行する。読み出し電圧ＤＲを用いた読み出し処理において、シーケンサ１３は、キック量Ｄblk１を適用したキック動作を実行する。読み出し電圧ＢＲを用いた読み出し処理において、シーケンサ１３は、キック動作を省略する。
【０３７４】
第４実施形態の変形例における読み出し動作のその他の動作は、第４実施形態における読み出し動作と同様のため、説明を省略する。尚、第４実施形態の変形例として中位ページデータの読み出し動作を例示したが、下位ページデータ及び上位ページデータのそれぞれの読み出し動作に対しても同様の動作が実行され得る。
【０３７５】
以上のように、第４実施形態の変形例における読み出し動作では、第４実施形態と同様に、読み出し電圧が高いグループと、読み出し電圧が低いグループとのそれぞれにおいて、適切な読み出し処理が実行され得る。その結果、第４実施形態の変形例における読み出し動作では、第４実施形態と同様の効果を得ることが出来る。
【０３７６】
［５］その他の変形例
実施形態の半導体メモリは、第１及び第２メモリセルと、ワード線と、第１及び第２ビット線と、第１及び第２センスアンプと、コントローラと、を含む。第１及び第２メモリセルの各々は、閾値電圧に基づいて複数ビットのデータを記憶する。ワード線は、第１及び第２メモリセルのそれぞれのゲートに接続される。第１及び第２ビット線は、第１及び第２メモリセルにそれぞれ接続される。第１及び第２センスアンプは、それぞれ第１及び第２ビット線に接続される。第１及び第２センスアンプの各々は、第１トランジスタと、第２トランジスタと、第３トランジスタと、を含む。第３トランジスタは、一端が第１トランジスタと第２トランジスタとのそれぞれに電気的に接続され、他端が対応するビット線に接続される。第１及び第２メモリセルの読み出し動作において、コントローラは、ワード線に第１読み出し電圧を印加する。コントローラが第１読み出し電圧を印加する第１期間に含まれた第１時刻＜例えば図１３、ｔ５＞において、コントローラは、第１トランジスタに接地電圧よりも高い第１電圧＜例えば図１３、Ｖblk＞を印加し、第２トランジスタに第１電圧と異なる第２電圧＜例えば図１３、Ｖblc＞を印加する。第１時刻において、第１センスアンプは、第１トランジスタと第３トランジスタとを介して第１ビット線に電圧を印加し、第２センスアンプは、第２トランジスタと第３トランジスタとを介して第２ビット線に電圧を印加する。これにより、実施形態に係る半導体メモリでは、読み出し動作を高速化することが出来る。
【０３７７】
第１実施形態では、キック動作におけるキック量が均一である場合について例示したが、これに限定されない。例えば、第１実施形態に係る半導体メモリ１の読み出し動作において、第４実施形態のように、対応する読み出し電圧毎に異なるキック量が適用されても良い。このような読み出し動作のことを第１変形例と呼び、以下に説明する。
【０３７８】
図２６は、第１変形例における下位ページデータの読み出し動作のタイミングチャートの一例を示している。図２６に示すように、第１変形例における読み出し動作は、第１実施形態で図１３を用いて説明した読み出し動作に対して、時刻ｔ２における制御信号ＢＬＣのキック量と、時刻ｔ５における制御信号ＢＬＣのキック量とが異なっている。
【０３７９】
具体的には、第１変形例における読み出し動作では、時刻ｔ２のキック動作においてキック量Ｄblk１が適用され、制御信号ＢＬＣ１の電圧が一時的にＶblk１まで上昇する。時刻ｔ５のキック動作において、キック量Ｄblk１よりも大きいキック量Ｄblk２が適用され、制御信号ＢＬＣ１の電圧が一時的にＶblk２まで上昇する。
【０３８０】
これにより、第１変形例における読み出し動作では、第４実施形態と同様に、読み出し処理毎に適切なキック量を適用することが出来る。尚、第１実施形態の変形例のように読み出し電圧が高い方から印加される場合においても、第４実施形態と同様に、読み出し処理毎に適切なキック量を適用することが出来る。
【０３８１】
また、第２実施形態では、キック動作におけるキック量が均一である場合について例示したが、第４実施形態のように、対応する読み出し電圧毎に異なるキック量が適用されても良い。このような読み出し動作のことを第２変形例と呼び、以下に説明する。
【０３８２】
図２７は、第２変形例における下位ページデータの読み出し動作のタイミングチャートの一例を示している。図２７に示すように、第２変形例における読み出し動作は、第２実施形態で図１６を用いて説明した読み出し動作に対して、時刻ｔ２における制御信号ＢＬＣ２のキック量と、時刻ｔ６における制御信号ＢＬＣ２のキック量とが異なっている。
【０３８３】
具体的には、第２変形例における読み出し動作では、時刻ｔ２のキック動作において制御信号ＢＬＣ２の電圧が一時的にＶblk１まで上昇する。時刻ｔ６のキック動作において、時刻ｔ２におけるキック量よりも大きいキック量が適用され、制御信号ＢＬＣ１の電圧が一時的にＶblk２まで上昇する。
【０３８４】
これにより、第２変形例における読み出し動作では、第４実施形態と同様に、読み出し処理毎に適切なキック量を適用することが出来る。尚、第２実施形態の変形例のように読み出し電圧が高い方から印加される場合においても、第４実施形態と同様に、読み出し処理毎に適切なキック量を適用することが出来る。
【０３８５】
尚、上記実施形態では、選択信号線ＣＧselに対するキック動作において適用されるキック量が一定である場合について説明したが、これに限定されない。例えば、選択信号線ＣＧselに対応するキック量は、読み出し電圧毎に変更されても良い。
【０３８６】
上記実施形態で読み出し動作の説明に用いたタイミングチャートは、あくまで一例である。例えば、各時刻において信号及び配線のそれぞれの電圧が制御されるタイミングは、ずれていても良い。読み出し動作では、少なくとも各時刻における動作の前後関係が入れ替わっていなければ良い。
【０３８７】
上記実施形態で説明した読み出し動作では、読み出し処理が実行される前に、チャネル内の残留電子を除去する動作が挿入される場合について例示したが、これに限定されない。読み出し動作において、チャネル内の残留電子を除去する動作は省略されても良い。
【０３８８】
上記実施形態で説明した読み出し動作は、書き込み動作におけるベリファイ読み出しに対しても適用することが可能である。ベリファイ読み出しに上記実施形態が適用された場合においても、半導体メモリ1は上記実施形態と同様の効果を得ることが出来る。
【０３８９】
第１実施形態では、ビット線ＢＬにキック動作が適用されるか否かを、ラッチ回路ＡＤＬのノードＩＮＶ（ＡＤＬ）によって制御する場合について例示したが、これに限定されない。例えば、第２実施形態のように、バスＬＢＵＳが利用されても良い。この場合、バスＬＢＵＳが、トランジスタ５２とトランジスタ５３のそれぞれのゲートに接続される。
【０３９０】
同様に、第２実施形態では、ビット線ＢＬにキック動作が適用されるが否かを、バスＬＢＵＳによって制御する場合について例示したが、これに限定されない。例えば、第１実施形態のように、ラッチ回路ＡＤＬのノードＩＮＶ（ＡＤＬ）が利用されても良い。この場合、トランジスタ８３のゲートが、ノードＩＮＶ（ＡＤＬ）に接続される。
【０３９１】
上記実施形態では、選択ワード線ＷＬselの電圧が、選択信号線ＣＧselの電圧と同様の電圧になる場合について例示したが、これに限定されない。選択ワード線ＷＬselの電圧は、選択信号線ＣＧselの電圧と異なっていても良く、選択信号線ＣＧselの変化に基づいて変化していれば良い。
【０３９２】
上記実施形態では、データの記憶方法としてＴＬＣ（Triple-Level Cell）が適用される場合について例示したが、これに限定されない。例えば、メモリセルトランジスタＭＴが２ビット又は４ビット以上のデータを記憶する場合においても、半導体メモリ１は、上記実施形態で説明した読み出し動作を実行することが可能である。
【０３９３】
上記実施形態において、キック動作が開始されるタイミングは、任意のタイミングに設定され得る。キック動作が開始されるタイミングは、少なくとも対応する読み出し電圧の印加が開始してから当該読み出し電圧に安定するまでの期間に含まれていれば良い。
【０３９４】
上記実施形態の変形例では、読み出し電圧が高い方から低い方に遷移する場合に、選択信号線ＣＧselに対するキック動作が省略される場合について例示したが、これに限定されない。例えば、読み出し電圧が高い方から低い方に遷移する場合に、選択信号線ＣＧselに対するキック動作が実行されても良い。この場合、キック動作におけるキック量は、例えば負の値に設定され得る。
【０３９５】
上記実施形態では、引出領域ＨＡにおいてワード線ＷＬの端部が３列の階段状に形成される場合が例示されたが、これに限定されない。ワード線ＷＬの端部は、例えば２列又は４列以上の階段構造であっても良い。
【０３９６】
上記実施形態では、Ｙ方向に配列するブロックＢＬＫに対して電圧が印加される方向が、偶数番目のブロックＢＬＫと奇数番目のブロックＢＬＫとで異なる場合が例示されたが、これに限定されない。例えば、引出領域ＨＡが、セル領域ＣＡに対してＸ方向の一方側のみに設けられる構造であっても良い。この場合に、各ブロックＢＬＫに対応する積層配線には、同じ方向から電圧が印加される。
【０３９７】
上記実施形態では、ワード線ＷＬ等の積層配線に対してＸ方向の一方側から電圧が印加される構造である場合について例示されたが、これに限定されない。例えば、あるブロックＢＬＫにおいて引出領域ＨＡ１及びＨＡ２のそれぞれにコンタクトＣＣが設けられ、Ｘ方向の両側からワード線ＷＬ等に電圧が印加されても良い。このような場合においても、例えばワード線ＷＬの中央部分においてＲＣ遅延の影響が生じ得るため、上記実施形態のいずれかが適用されることによって同様の効果を得ることが出来る。
【０３９８】
上記実施形態において、センスアンプモジュール１６の回路構成は、種々変更することが可能である。例えば、センスアンプユニットＳＡＵが備えるラッチ回路の個数は、１個のメモリセルトランジスタＭＴが記憶するビット数に基づいて適宜変更され得る。センスアンプモジュール１６の構成によっては、「制御信号ＳＴＢをアサートする」という動作が、シーケンサ１３が制御信号ＳＴＢを“Ｈ”レベルから“Ｌ”レベルに一時的に変化させることに対応する場合もある。
【０３９９】
上記実施形態において、メモリピラーＭＰは、複数のピラーがＺ方向に連結された構造であっても良い。例えば、メモリピラーＭＰは、導電体２４（選択ゲート線ＳＧＤ）を貫通するピラーと、複数の導電体２３（ワード線ＷＬ）を貫通するピラーとが連結された構造であっても良い。また、メモリピラーＭＰは、それぞれが複数の導電体２３を貫通する複数のピラーがＺ方向に連結された構造であっても良い。
【０４００】
上記実施形態では、スリットＳＬＴ及びＳＬＴａが導電体２４を分断した構造が例示されているが、スリットＳＬＴ及びＳＬＴａは、導電体２４を分断していなくても良い。この場合、メモリピラーＭＰはＺ方向に複数のピラーが連結された構造を有する。例えば、下方に設けられたピラーが導電体２２及び２３を貫通し、上方に設けられたピラーが導電体２４を貫通する。そして、導電体２４は、例えばスリットＳＬＴ及びＳＬＴａと異なるスリットによって分断され、複数に分割された導電体２４のそれぞれが選択ゲート線ＳＧＤとして機能する。
【０４０１】
上記実施形態に係る半導体メモリ１では、例えばスリットＳＬＴ、ＳＬＴａ及びＳＬＴｂを用いた置換処理が実行されることにより、導電体２３及び２４が形成され得る。この場合、例えば隣り合うスリットＳＬＴ及びＳＬＴｂ間には、それぞれが絶縁体で形成され、導電体２３及び２４が形成される積層構造体を貫通した複数の支持柱が形成され得る。
【０４０２】
上記実施形態では、半導体メモリ１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する場合について例示したが、これに限定されない。例えば、半導体メモリ１は、半導体基板２０上にメモリセルアレイ１０が形成された構造であっても良い。この場合にメモリピラーＭＰは、例えばメモリピラーＭＰの底面を介して半導体３１とソース線ＳＬとが電気的に接続される。
【０４０３】
上記実施形態において、メモリセルアレイ１０の構造は、その他の構造であってもよい。その他のメモリセルアレイ１０の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号に記載されている。“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【０４０４】
上記実施形態において、ブロックＢＬＫは消去単位でなくても良い。その他の消去動作については、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【０４０５】
上記実施形態では、メモリセルアレイ１０に設けられたメモリセルトランジスタＭＴが三次元に積層された構造である場合を例に説明したが、これに限定されない。例えば、メモリセルアレイ１０の構成は、メモリセルトランジスタＭＴが二次元に配置された平面ＮＡＮＤフラッシュメモリであっても良い。
【０４０６】
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、本明細書において“オフ状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。
【０４０７】
本明細書において“コントローラが読み出し電圧を印加する期間”は、例えば図１３において、読み出し電圧ＡＲに対応する時刻ｔ１から時刻ｔ４までの期間と、読み出し電圧ＥＲに対応する時刻ｔ４から時刻ｔ７までの期間とに相当する。つまり、本明細書において当該期間は、読み出し電圧の印加が開始される時点と、キック動作が実行される期間とを含んでいる。
【０４０８】
本明細書において“導電型”という単語は、ｎチャネルＭＯＳトランジスタであるか、ｐチャネルＭＯＳトランジスタであるかを区別するために使用される。例えば、第１導電型のトランジスタがｎチャネルＭＯＳトランジスタに対応し、第１導電型と異なる第２導電型のトランジスタがｐチャネルＭＯＳトランジスタに対応する。
【０４０９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０４１０】
１…半導体メモリ、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２５…導電体、３０…コア部材、３１…半導体、３２…積層膜、３３…トンネル酸化膜、３４…絶縁膜、３５…ブロック絶縁膜、４０，４１…導電体、ＭＰ…メモリピラー、ＣＰ，Ｖ１，ＣＣ…コンタクト、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…選択ゲート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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