(57)【要約】【課題】開口率の低下を抑制する。【解決手段】本開示の表示装置は、第１の方向に配列された第１、第２の画素電極を含む第１の画素行と、第１の方向に配列された第３、第４の画素電極を含み、第１の方向に交差する第２の方向において第１の画素行と隣り合う第２の画素行と、第１の方向に配列された第５、第６の画素電極を含み、第２の方向において第２の画素行と隣り合う第３の画素行と、第１、第２の画素電極間、第３、第４の画素電極間、及び第５、第６の画素電極間において、第２の方向に延伸する第１、第２のソース線と、第１、第２の画素行間において、第１の方向に延伸する第１のゲート線と、第２、第３の画素行間において、第１の方向に延伸する第２のゲート線と、第２の方向に延伸し、第１のゲート線及び第２のゲート線と接続されたゲート引出線と、を含む。【選択図】図８
2020166000.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に配列された第１の画素電極、第２の画素電極を含む第１の画素行と、
前記第１の方向に配列された第３の画素電極、第４の画素電極を含み、前記第１の方向に交差する第２の方向において前記第１の画素行と隣り合う第２の画素行と、
前記第１の方向に配列された第５の画素電極、第６の画素電極を含み、前記第２の方向において前記第２の画素行と隣り合う第３の画素行と、
前記第１の画素電極と前記第２の画素電極の間、前記第３の画素電極と前記第４の画素電極の間、及び前記第５の画素電極と前記第６の画素電極の間において、前記第２の方向に延伸する第１のソース線、第２のソース線と、
前記第１の画素行と前記第２の画素行との間において、前記第１の方向に延伸する第１のゲート線と、
前記第２の画素行と前記第３の画素行との間において、前記第１の方向に延伸する第２のゲート線と、
前記第２の方向に延伸し、前記第１のゲート線及び前記第２のゲート線と接続されたゲート引出線と、を含む、
表示装置。
【請求項２】
前記第１の画素電極、前記第２の画素電極、前記第３の画素電極、前記第４の画素電極、前記第５の画素電極、及び前記第６の画素電極の外形は、前記第１の方向の最大幅よりも前記第２の方向の最大幅の方が小さい、
請求項１に記載の表示装置。
【請求項３】
前記第１の画素電極は、
前記第１の方向に対して第１の角度の傾きで延伸する第１の領域と、
前記第１の方向に対して前記第１の角度とは異なる第２の角度の傾きで延伸する第２の領域と、を有し、
前記ゲート引出線は、前記第１の領域と前記第２の領域との境界と平面視で重畳する、
請求項１に記載の表示装置。
【請求項４】
前記第３の画素電極は、
前記第１の方向に対して第３の角度の傾きで延伸する第３の領域と、
前記第１の方向に対して前記第３の角度とは異なる第４の角度の傾きで延伸する第４の領域と、を有し、
前記第１の領域と前記第２の領域との境界が、前記第３の領域と前記第４の領域との境界と同一線上に配置された、
請求項３に記載の表示装置。
【請求項５】
前記ゲート引出線は、前記第３の領域と前記第４の領域との境界と平面視で重畳する、
請求項４に記載の表示装置。
【請求項６】
前記第１の領域の前記第１の方向の最大幅が、前記第２の領域の前記第１の方向の最大幅と等しい、
請求項３に記載の表示装置。
【請求項７】
前記ゲート引出線は、前記第１のソース線と前記第２のソース線との間に配置された、
請求項１に記載の表示装置。
【請求項８】
前記第１のソース線は、前記第２のソース線よりも前記第１の画素電極に近い位置に配置され、
前記第２のソース線は、前記第１のソース線よりも前記第２の画素電極に近い位置に配置された、
請求項１に記載の表示装置。
【請求項９】
前記第２の画素行の端部で、前記第１のゲート線と前記第２のゲート線とを接続する第１の端部接続配線を更に含む、
請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
従来、液晶表示装置等の表示装置において、表示領域の周囲の額縁領域の面積を小さくする、いわゆる狭額縁化を実現するための技術が提案されている。例えば、特許文献１には、ゲートドライバとソースドライバを表示領域の一辺側に配置することにより、狭額縁化を図る構成が開示されている。
【０００３】
例えば、特許文献１においては、ソースドライバから垂直方向に延伸するソース線と、ソース線と並走するゲート引出線と、ゲート引出線に電気的に接続され、ソース線の延伸方向に直交する方向に延伸するゲート線が開示されている。ゲート線には、ゲート引出線を介してゲート信号が供給される。このような構成とすることにより、ソースドライバと同じ表示領域の一辺側に、ゲートドライバを配置することが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１１９７５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示された構成では、開口率が低いことが課題となっていた。即ち、上記従来の構成においては、ゲート引出線を配置する領域の面積に応じて開口率が低下してしまうことが課題となっていた。
【０００６】
本開示は、上記実情に鑑みてなされたものであり、その目的は、ゲート引出線を有する表示装置において、その開口率の低下を抑制することである。
【課題を解決するための手段】
【０００７】
本開示に係る表示装置は、第１の方向に配列された第１の画素電極、第２の画素電極を含む第１の画素行と、前記第１の方向に配列された第３の画素電極、第４の画素電極を含み、前記第１の方向に交差する第２の方向において前記第１の画素行と隣り合う第２の画素行と、前記第１の方向に配列された第５の画素電極、第６の画素電極を含み、前記第２の方向において前記第２の画素行と隣り合う第３の画素行と、前記第１の画素電極と前記第２の画素電極の間、前記第３の画素電極と前記第４の画素電極の間、及び前記第５の画素電極と前記第６の画素電極の間において、前記第２の方向に延伸する第１のソース線、第２のソース線と、前記第１の画素行と前記第２の画素行との間において、前記第１の方向に延伸する第１のゲート線と、前記第２の画素行と前記第３の画素行との間において、前記第１の方向に延伸する第２のゲート線と、前記第２の方向に延伸し、前記第１のゲート線及び前記第２のゲート線と接続されたゲート引出線と、を含む。
【発明の効果】
【０００８】
本開示に係る表示装置の構成によれば、開口率の低下を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は第１の実施形態に係る表示装置の概略構成を示す平面図である。
【図２】図２は第１の実施形態に係る表示装置におけるスペーサの配置を示す模式的な断面図である。
【図３】図３は第１の実施形態に係る表示装置における表示パネルの画素領域の概略構成を示す回路図である。
【図４】図４は第１の実施形態に係る表示装置における画素電極とゲート引出線との配置関係を示す模式的な平面図である。
【図５】図５は第１の実施形態の他の実施例に係る表示装置における画素電極の配置を示す模式的な平面図である。
【図６】図６は第１の実施形態の他の実施例に係る表示装置における画素電極とゲート引出線との配置関係を示す模式的な平面図である。
【図７】図７は第１の実施形態の他の実施例に係る表示装置における画素電極とゲート引出線との配置関係を示す模式的な平面図である。
【図８】図８は第１の実施形態の他の実施例に係る表示装置における表示パネルの画素領域の概略構成を示す回路図である。
【発明を実施するための形態】
【００１０】
本開示の第１の実施形態について、図面を用いて以下に説明する。以下では、表示装置１００として液晶表示装置を例に挙げて説明するが、本発明に係る表示装置は、液晶表示装置に限定されるものではなく、例えば有機ＥＬ（エレクトロルミネセンス）表示装置等であってもよい。
【００１１】
［第１の実施形態］
図１は、第１の実施形態に係る表示装置１００の概略構成を示す平面図である。表示装置１００は、主に、表示パネル２００と、表示パネル２００の背面側に配置されるバックライト（図示せず）とを含んで構成されている。表示パネル２００は、領域で大別すると、画像を表示する表示領域３００と、表示領域３００の外側周囲に位置する額縁領域４００とを含む。
【００１２】
額縁領域４００の一辺には、複数のソース線にソース信号を供給するソースドライバ４１０と、複数のゲート線にゲート信号を供給するゲートドライバ４２０が配置されている。なお、本実施形態においてはソースドライバ４１０と、ゲートドライバ４２０とが、共通する一辺に配置される構成を例に挙げるが、ソースドライバ４１０が配置される一辺と、ゲートドライバ４２０が配置される一辺とが、互いに対向する構成としてもよい。
【００１３】
図２は第１の実施形態における表示装置１００におけるスペーサＰＳの配置を示す模式的な断面図である。本実施形態において、表示装置１００は、第１の基板である薄膜トランジスタ基板２３０と、この薄膜トランジスタ基板２３０に対向する対向基板２４０とを有し、薄膜トランジスタ基板２３０と対向基板２４０との間には、液晶層２５０が配置されている。対向基板２４０の背面側には、薄膜トランジスタ基板２３０側に突出するスペーサＰＳを複数有する構成としている。当該スペーサＰＳは、表示面内における薄膜トランジスタ基板２３０と対向基板２４０とのギャップを保持する役割を果たす。スペーサＰＳは、例えば樹脂などからなる絶縁膜により形成することができる。図２に示す断面構造の詳細については後述する。
【００１４】
図３は、本実施形態における表示パネル２００の画素領域の概略構成を示す回路図である。図３に示すように、表示装置１００は、複数のゲート線ＧＬ（ＧＬ１、ＧＬ２等）を含む。複数のゲート線ＧＬは、第１の方向に交差する第２の方向に略等間隔に配置され、複数の画素間を横切るよう、第１の方向に延伸する。
【００１５】
さらに、複数のゲート線ＧＬは、第２の方向に延伸する複数のゲート引出線ＶＧＬ（ＶＧＬ１等）に電気的に接続されており、このゲート引出線ＶＧＬを介して、ゲートドライバ４２０からのゲート信号が、各ゲート線ＧＬに供給される。例えば、図３に示すように、第１のゲート引出線ＶＧＬ１は、第１のゲート線ＧＬ１、及び第２のゲート線ＧＬ２と接続されており、第１のゲート線ＧＬ１、第２のゲート線ＧＬ２には、第１のゲート引出線ＶＧＬ１を介して、ゲートドライバ４２０から共通のゲート信号が供給される。
【００１６】
このような構成とすることにより、開口率の低下を抑制することができる。即ち、上記構成とすることにより、第２の方向に延伸する複数のゲート線ＧＬの内、隣り合う２本のゲート線ＧＬに対して１本のゲート引出線ＶＧＬを接続させるのみで、全てのゲート線ＧＬにゲート信号を供給することができるため、表示パネル２００内を延伸するゲート引出線ＶＧＬの本数を半減させることが可能となり、開口率の低下を抑制することができる。
【００１７】
なお、本実施形態においては、第１のゲート線ＧＬ１と第２のゲート線ＧＬ２とは、その端部領域において、第１の端部接続配線ＥＣＷ１により接続される構成としている。このように、第１のゲート線ＧＬ１と第２のゲート線ＧＬ２とを接続する第１の端部接続配線ＥＣＷ１を更に設けることにより、第１のゲート線ＧＬ１、第２のゲート線ＧＬ２のいずれか一方に、第１のゲート引出線ＶＧＬ１に対する接続不良があったような場合においても、第１の端部接続配線ＥＣＷ１を介して、第１のゲート線ＧＬ１、第２のゲート線ＧＬ２の双方に、共通のゲート信号を供給することが可能となる。
【００１８】
また、図３に示すように、表示装置１００は、複数のソース線ＳＬ（ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４等）と、各ソース線ＳＬにソース信号を供給するソースドライバ４１０と、を含む。各ソース線ＳＬは、ソースドライバ４１０に接続され、複数の画素間を横切るよう、第２の方向に延伸する。より具体的には、各画素間において２本のソース線ＳＬが第２の方向に延伸する構成となっている。
【００１９】
表示パネル２００の表示領域３００には、複数のゲート線ＧＬ及び複数のソース線ＳＬによって区画された複数の画素領域がマトリクス状に配置されている。表示パネル２００は、図３に示すように、複数の画素領域に形成された複数の画素電極ＰＥ（ＰＥ１、ＰＥ２、ＰＥ３、ＰＥ４、ＰＥ５、ＰＥ６等）と、該複数の画素電極ＰＥに対応する共通電極ＣＥと、各ゲート線ＧＬ及び各ソース線ＳＬの交差部近傍に形成された複数の薄膜トランジスタＴＦＴ（ＴＦＴ１、ＴＦＴ２、ＴＦＴ３、ＴＦＴ４、ＴＦＴ５、ＴＦＴ６等）とを含んでいる。共通電極ＣＥには、共通電位が供給されている。
【００２０】
図３に示すように、第１の方向に配列された複数の画素電極ＰＥの群が画素行ＰＲ（ＰＲ１、ＰＲ２、ＰＲ３等）を構成している。本実施形態においては、第１の方向に配列された第１の画素電極ＰＥ１、及び第２の画素電極ＰＥ２を含む画素行を第１の画素行ＰＲ１とし、第１の方向に配列された第３の画素電極ＰＥ３、及び第４の画素電極ＰＥ４を含む画素行を第２の画素行ＰＲ２とし、第１の方向に配列された第５の画素電極ＰＥ５、及び第６の画素電極ＰＥ６を含む画素行を第３の画素行ＰＲ３とする。第１の画素行ＰＲ１、第２の画素行ＰＲ２、及び第３の画素行ＰＲ３は、第２の方向に順に配置されている。そのため、第２の画素行ＰＲ２は、第２の方向において第１の画素行ＰＲ１と隣り合い、第３の画素行ＰＲ３は、第２の方向において第２の画素行ＰＲ２と隣り合う。
【００２１】
また、図３に示すように、第２の方向に配列された複数の画素電極ＰＥの群が画素列ＰＣ（ＰＣ１、ＰＣ２等）を構成している。本実施形態においては、第２の方向に配列された第１の画素電極ＰＥ１、第３の画素電極ＰＥ３、及び第５の画素電極ＰＥ５を含む画素列を第１の画素列ＰＣ１とし、第２の方向に配列された第２の画素電極ＰＥ２、第４の画素電極ＰＥ４、及び第６の画素電極ＰＥ６を含む画素列を第２の画素列ＰＣ２とする。第１の画素列ＰＣ１と第２の画素列ＰＣ２は第１の方向において隣り合っている。
【００２２】
第１のソース線ＳＬ１と第２のソース線ＳＬ２は、第１の画素列ＰＣ１と第２の画素列ＰＣ２の間において、第２の方向に延伸している。即ち、第１のソース線ＳＬ１と第２のソース線ＳＬ２は、第１の画素電極ＰＥ１と第２の画素電極ＰＥ２の間、第３の画素電極ＰＥ３と第４の画素電極ＰＥ４の間、及び第５の画素電極ＰＥ５と第６の画素電極ＰＥ６の間において、第２の方向に延伸している。第１のソース線ＳＬ１は、第２のソース線ＳＬ２よりも第１の画素列ＰＣ１に近い位置に配置され、第２のソース線ＳＬ２は、第１のソース線ＳＬ１よりも第２の画素列ＰＣ２に近い位置に配置されている。即ち、第１のソース線ＳＬ１は、第２のソース線ＳＬ２よりも第１の画素電極ＰＥ１に近い位置に配置され、第２のソース線ＳＬ２は、第１のソース線ＳＬ１よりも第２の画素電極ＰＥ２に近い位置に配置されている。
【００２３】
第３の画素電極ＰＥ３は、第３の薄膜トランジスタＴＦＴ３を介して、第１のソース線ＳＬ１と電気的に接続され、第２の画素電極ＰＥ２、第６の画素電極ＰＥ６は、それぞれ第２の薄膜トランジスタＴＦＴ２、第６の薄膜トランジスタＴＦＴ６を介して、第２のソース線ＳＬ２と電気的に接続されている。
【００２４】
第１の画素列ＰＣ１の左側には、第２の方向に延伸する第３のソース線ＳＬ３が配置されており、第３のソース線ＳＬ３は、第１のソース線ＳＬ１と共に第１の画素列ＰＣ１を挟むように配置されている。第１の画素電極ＰＥ１、第５の画素電極ＰＥ５は、それぞれ第１の薄膜トランジスタＴＦＴ１、第５の薄膜トランジスタＴＦＴ５を介して、この第３のソース線ＳＬ３と電気的に接続されている。
【００２５】
第２の画素列ＰＣ２の右側には、第２の方向に延伸する第４のソース線ＳＬ４が配置されており、第４のソース線ＳＬ４は、第２のソース線ＳＬ２と共に第２の画素列ＰＣ２を挟むように配置されている。第４の画素電極ＰＥ４は、第４の薄膜トランジスタＴＦＴ４を介して、この第４のソース線ＳＬ４と電気的に接続されている。
【００２６】
第１のゲート線ＧＬ１は、第１の画素行ＰＲ１と第２の画素行ＰＲ２との間、即ち第１の画素電極ＰＥ１と第３の画素電極ＰＥ３との間、及び第２の画素電極ＰＥ２と第４の画素電極ＰＥ４との間において、第１の方向に延伸している。第２のゲート線ＧＬ２は、第２の画素行ＰＲ２と第３の画素行ＰＲ３との間、即ち第３の画素電極ＰＥ３と第５の画素電極ＰＥ５との間、及び第４の画素電極ＰＥ４と第６の画素電極ＰＥ６との間において、１の方向に延伸している。
【００２７】
第１の画素電極ＰＥ１、第２の画素電極ＰＥ２は、それぞれ第１の薄膜トランジスタＴＦＴ１、第２の薄膜トランジスタＴＦＴ２を介して、第１のゲート線ＧＬ１と電気的に接続され、第３の画素電極ＰＥ３、第４の画素電極ＰＥ４は、第３の薄膜トランジスタＴＦＴ３、第４の薄膜トランジスタＴＦＴ４を介して、第２のゲート線ＧＬ２と電気的に接続されている。
【００２８】
なお、本実施形態においては、上述した第１の端部接続配線ＥＣＷ１と同様に、他の端部接続配線ＥＣＷが、第２の方向に隣り合う２本のゲート線ＧＬを接続している。
【００２９】
このような構成とすることにより、高精細、大画面の表示装置においても、各画素において所望の明るさを再現することが可能となる。通常、高精細の表示装置においては、１本当たりのゲート線ＧＬにゲート信号を供給する書き込み時間が短くなってしまう。即ち、ゲート信号のパルス幅が小さくなってしまう。また、大画面の表示装置においては、ゲート抵抗・容量の増加に伴う遅延により、十分な書き込みができなくなる可能性がある。この課題に対し、上述のように２本のゲート線ＧＬに共通のゲート信号を入力する構成とすることにより、上述した書き込み時間を２倍にすることができ、ゲート信号のパルス幅を２倍にすることができる。その結果として、高精細、大画面の表示装置においても、各画素において所望の明るさを再現することができる。
【００３０】
特に、ゲート引出線ＶＧＬを介して、ゲートドライバ４２０からのゲート信号をゲート線ＧＬに供給する場合、信号伝達経路において、ゲート引出線ＶＧＬが介在する分、容量値、抵抗値ともに上昇するため、各画素電極ＰＥへの電圧供給が不十分となる可能性がある。しかし、上述した構成とすることにより、書き込み時間を２倍にすることができ、電圧供給不足を抑制することができる。
【００３１】
なお、図３に示す例では、隣接する二つの画素列ＰＣ間を延伸する２本のソース線ＳＬ間を、１本のゲート引出線ＶＧＬが第２の方向に延伸する例を示した。例えば、第１の画素列ＰＣ１と第２の画素列ＰＣ２との間を延伸する第１のソース線ＳＬ１と第２のソース線ＳＬ２の間を、第１のゲート引出線ＶＧＬ１が第２の方向に延伸する構成を示した。このような構成においては、図２を用いて上述した薄膜トランジスタ基板２３０と対向基板２４０とのギャップを保持するスペーサＰＳを、この２本のソース線ＳＬと、１本のゲート引出線ＶＧＬが、第２の方向に延伸する領域内、即ち隣接する二つの画素列ＰＣ間に配置する構成とすることが望ましい。２本のソース線ＳＬと、１本のゲート引出線ＶＧＬが、第２の方向に延伸する領域は、対向基板２４０に含まれるブラックマトリクスと平面視で重畳する領域であるため、スペーサＰＳを配置しても開口率を下げることが無いためである。
【００３２】
なお、本開示は、ゲート引出線ＶＧＬが２本の隣接するソース線ＳＬ間に配置される実施例に限定されない。以下、図４を用いてゲート引出線ＶＧＬが、画素電極ＰＥと平面視で重畳する例について説明する。
【００３３】
図４は、本実施形態における画素電極ＰＥとゲート引出線ＶＧＬとの配置関係を示す模式的な平面図である。図４に示すように、第１の画素電極ＰＥ１と第３の画素電極ＰＥ３との間、及び第２の画素電極ＰＥ２と第４の画素電極ＰＥ４との間には、第１の方向に延伸する第１のゲート線ＧＬ１が配置されている。第３の画素電極ＰＥ３と第５の画素電極ＰＥ５との間には、第１の方向に延伸する第２のゲート線ＧＬ２が配置されている。
【００３４】
また、第１の画素電極ＰＥ１と第２の画素電極ＰＥ２との間、及び第３の画素電極ＰＥ３と第４の画素電極ＰＥ４との間には、第２の方向に延伸する第１のソース線ＳＬ１と第２のソース線ＳＬ２とが配置されている。第１の画素電極ＰＥ１、第３の画素電極ＰＥ３の左側には、第３のソース線ＳＬ３が配置されており、第１のソース線ＳＬ１と第３のソース線ＳＬ３とが、第１の画素電極ＰＥ１、及び第３の画素電極ＰＥ３を挟むよう配置されている。
【００３５】
また、図４に示すように、第１のゲート線ＧＬ１、第３のソース線ＳＬ３、及び第１の画素電極ＰＥ１は、第１の薄膜トランジスタＴＦＴ１に電気的に接続されている。第２のゲート線ＧＬ２、第１のソース線ＳＬ１、及び第３の画素電極ＰＥ３は、第３の薄膜トランジスタＴＦＴ３に電気的に接続されている。
【００３６】
図４に示す例においては、各画素電極ＰＥの外形は、第１の方向の最大幅よりも第２の方向の最大幅の方が小さい構成となっており、例えば、カラーフィルタ基板に含まれる赤、緑、青の３色のカラーフィルタに対応する画素電極が、第２の方向に配列される構成としている。例えば、第１の画素電極ＰＥ１が、赤のカラーフィルタと平面視で重畳する場合は、第３の画素電極ＰＥ３は、青又は緑のカラーフィルタと平面視で重畳している。
【００３７】
このような構成とすることにより、ソース線ＳＬの本数を削減することが可能となるため、ゲートドライバ４２０と比較して高価なソースドライバ４１０の数を減らすことが可能となり、コスト削減を図ることができる。例えば、各画素電極ＰＥの外形が、第１の方向の最大幅よりも第２の方向の最大幅の方が大きく、カラーフィルタ基板に含まれる赤、緑、青の３色のカラーフィルタに対応する画素電極が、第１の方向に配列される構成と比較した場合、ソース線ＳＬの本数を３分の１に減らすことができる。
【００３８】
一方で、上記図４に示す構成では、ゲート引出線ＶＧＬの本数を増加させる必要がある。例えば、各画素電極ＰＥの外形が、第１の方向の最大幅よりも第２の方向の最大幅の方が大きく、カラーフィルタ基板に含まれる赤、緑、青の３色のカラーフィルタに対応する画素電極が、第１の方向に配列される構成と比較した場合、ゲート引出線ＶＧＬの本数を、通常は３倍に増やす必要がある。しかし、上述したように、本実施形態においては、第２の方向に隣り合う２本のゲート線ＧＬに共通のゲート信号を入力する構成としているため、ゲート引出線ＶＧＬの本数を半減することが可能となるため、ゲート引出線ＶＧＬを１．５倍に増やすだけで足りる。
【００３９】
また、上述した構成とすることで、一般的なフルハイビジョンにも適した構成とすることが可能となる。例えば、第１の方向に１９２０画素、第２の方向に１０８０画素が配列されるフルハイビジョンの構成において、各画素電極ＰＥの外形が、第１の方向の最大幅よりも第２の方向の最大幅の方が小さく、カラーフィルタ基板に含まれる赤、緑、青の３色のカラーフィルタに対応する画素電極が、第２の方向に配列される構成の場合、３２４０（＝１０８０×３）本のゲート線ＧＬが必要になる。この全てのゲート線ＧＬに対応するゲート引出線ＶＧＬを第２の方向に延伸させる場合、ゲート引出線ＶＧＬの本数（３２４０本）が、第１の方向に配列される画素数（１９２０画素）よりも大きくなってしまう。そのため、隣り合う二つの画素間にゲート引出線ＶＧＬを延伸させる場合は、この二つの画素間に複数本のゲート引出線ＶＧＬを配置する必要があるため、開口率の低下を招いてしまう。また、画素電極ＰＥと平面視で重畳するようにゲート引出線ＶＧＬを延伸させる場合は、複数本のゲート引出線ＶＧＬを一つの画素電極ＰＥと平面視で重畳するよう配置する必要があるため、同様に開口率の低下を招いてしまう。
【００４０】
これに対し、本実施形態においては、２本のゲート線ＧＬに共通のゲート信号を入力する構成としているため、ゲート引出線ＶＧＬの本数を半減することができる。そのため、１６２０（＝１０８０×３÷２）本のゲート引出線ＶＧＬを第２の方向に延伸すれば足りるため、第１の方向に配列される画素数（１９２０画素）よりも小さくすることができ、開口率の低下を抑制することができる。即ち、隣り合う二つの画素間にゲート引出線ＶＧＬを延伸させる場合は、この二つの画素間に１本のゲート引出線ＶＧＬを配置すれば足り、また、画素電極ＰＥと平面視で重畳するようにゲート引出線ＶＧＬを延伸させる場合は、１本のゲート引出線ＶＧＬを一つの画素電極ＰＥと平面視で重畳するよう配置すれば足りる。
【００４１】
また、本実施形態においては、第１の画素電極ＰＥ１が、第１の方向に対して第１の角度θ１の傾きで延伸する第１の領域ＡＲ１と、第１の方向に対して第１の角度θ１とは異なる第２の角度θ２の傾きで延伸する第２の領域ＡＲ２と、を有しており、第１の領域ＡＲ１と第２の領域ＡＲ２との境界で画素電極ＰＥが屈曲する構成を有している。そして、第１のゲート引出線ＶＧＬ１が、当該境界領域と平面視で重畳する構成としている。
【００４２】
この第１の領域ＡＲ１と第２の領域ＡＲ２とでは、電界をかけたときの液晶の回転の向きが逆転する。そのため、第１の領域ＡＲ１と第２の領域ＡＲ２の境界では、電界をかけても、液晶は回転せず、画素の開口率に寄与しない領域となっている。従って、この開口率に寄与しない境界領域に平面視で重畳するように第１のゲート引出線ＶＧＬ１を配置しても、第１のゲート引出線ＶＧＬ１の存在により開口率を下げることが無いため望ましい。なお、この図４に示す例においては、ブラックマトリクスＢＭを、第１の方向において隣り合う二つの画素電極ＰＥ間、及び第２の方向において隣り合う二つの画素電極ＰＥ間のみならず、画素電極ＰＥにおける第１の領域ＡＲ１と第２の領域ＡＲ２との境界領域とも平面視で重畳するように配置している。
【００４３】
このような構成とすることにより、図３に示した、第１のソース線ＳＬ１と第２のソース線ＳＬ２との間に第１のゲート引出線ＶＧＬ１を配置する構成と比較して、第１のソース線ＳＬ１と第２のソース線ＳＬ２との間に第１のゲート引出線ＶＧＬ１を配置する必要がないため、第１のソース線ＳＬ１と第２のソース線ＳＬ２との間の距離を近づけることが可能となり、開口率の低下を抑制することができる。
【００４４】
また、第１のソース線ＳＬ１、第２のソース線ＳＬ２と、第１のゲート引出線ＶＧＬ１とを同層に形成するような場合や、同層でなくても薄膜トランジスタ基板２３０に垂直な方向において、近い位置に配置する場合、第１のソース線ＳＬ１、第２のソース線ＳＬ２と、第１のゲート引出線ＶＧＬ１との間に寄生容量が発生するが、第１のゲート引出線ＶＧＬ１を第１の領域ＡＲ１と第２の領域ＡＲ２との境界領域と平面視で重畳するよう配置することにより、第１のゲート引出線ＶＧＬ１を、第１のソース線ＳＬ１、第２のソース線ＳＬ２に対して第１の方向に離して配置することが可能となるため、第１のソース線ＳＬ１、第２のソース線ＳＬ２と、第１のゲート引出線ＶＧＬ１との間における寄生容量の発生を抑制することができる。
【００４５】
なお、図４に示すように、第３の画素電極ＰＥ３は、第１の方向に対して第３の角度θ３の傾きで延伸する第３の領域ＡＲ３と、第１の方向に対して第３の角度θ３とは異なる第４の角度θ４の傾きで延伸する第４の領域ＡＲ４と、を有する。第３の角度θ３は、第１の領域ＡＲ１における第１の角度θ１と同じ角度であってもよく、第４の角度θ４は、第２の領域ＡＲ２における第２の角度θ２と同じ角度であってもよい。
【００４６】
ここで、図４に示すように、第１の領域ＡＲ１と第２の領域ＡＲ２との境界が、第３の領域ＡＲ３と第４の領域ＡＲ４との境界と同一線上に配置された構成とすることが望ましい。画素電極ＰＥの配置を示す模式的な平面図である図５に示すように、延伸方向の異なる境界領域が同一線上に配置されていない画素列ＰＣＡと、境界領域が同一線上に配置されている画素列ＰＣＢとを比較すると、画素列ＰＣＡの方が第２の方向に隣り合う画素電極ＰＥ間にデッドスペースがあるため、第２の方向に広がっていることがわかる。そのため、画素列ＰＣＡの開口率は、画素列ＰＣＢの開口率と比較して低くなってしまう。従って、図４に示したように、同一画素列ＰＣ内にある各画素電極ＰＥの境界領域が、同一線上に配置される構成とすることにより、第２の方向に隣り合う画素電極ＰＥ間を近づけることを可能とし、開口率の低下を抑制することが望ましい。
【００４７】
また、図４に示す構成においては、同一画素列ＰＣ内にある各画素電極ＰＥの境界領域が、同一線上に配置される構成となっているため、ゲート引出線ＶＧＬを屈曲させる必要がなく望ましい。即ち、図４に示す第１のゲート引出線ＶＧＬ１は、第３の領域ＡＲ３と第４の領域ＡＲ４との境界と、平面視で重畳するよう配置されており、第１の画素電極ＰＥ１における、第１の領域ＡＲ１と第２の領域ＡＲ２との境界から、第３の画素電極ＰＥ３における、第３の領域ＡＲ３と第４の領域ＡＲ４との境界まで、一直線上に延伸する構成となっている。そのため、第１の画素電極ＰＥ１と第３の画素電極ＰＥ３との間において、第１のゲート引出線ＶＧＬ１を屈曲させ、第１の方向に延伸する部分を設ける必要が無い。即ち、第１の画素電極ＰＥ１と第３の画素電極ＰＥ３との間において、第１のゲート引出線ＶＧＬ１を、第１のゲート線ＧＬ１と並走させる必要が無い。その結果として、開口率の低下を抑制することができる。
【００４８】
なお、図４に示す構成においては、図２を用いて上述した薄膜トランジスタ基板２３０と対向基板２４０とのギャップを保持するスペーサＰＳを、第２の方向に隣り合う画素電極ＰＥ間、例えば第１の画素電極ＰＥ１と第２の画素電極ＰＥ２との間の領域を利用して配置することが望ましい。第２の方向に隣り合う画素電極ＰＥ間の領域は、対向基板２４０に含まれるブラックマトリクスと平面視で重畳する領域であるため、スペーサＰＳを配置しても開口率を下げることが無いためである。
【００４９】
なお、更に開口率を上げるためには、図６に示すように、画素電極ＰＥを、ソース線ＳＬ近傍まで延長することが望ましい。図６に示す構成においては、第１の画素電極ＰＥ１が、第３のソース線ＳＬ３近傍まで延長されているため、図４に示した構成と比較して開口率を向上させることが可能となる。同様に、図６に示す構成においては、第３の画素電極ＰＥ３が、第１のソース線ＳＬ１近傍まで延長されているため、図４に示した構成と比較して開口率を向上させることが可能となる。
【００５０】
また、図６に示すように、第１の画素電極ＰＥ１において、第１の領域ＡＲ１における第１の方向の最大幅と、第２の領域ＡＲ２における第１の方向の最大幅が等しい構成とすることにより、視野角特性の低下を抑制することができ望ましい。同様に、第３の画素電極ＰＥ３において、第３の領域ＡＲ３における第１の方向の最大幅と、第４の領域ＡＲ４における第１の方向の最大幅が等しい構成とすることにより、視野角特性の低下を抑制することができ望ましい。
【００５１】
なお、開口率を向上させた上で、スペーサＰＳの配置領域を確保する構成としては、図７、８に示す構成とすることが望ましい。図７は、本実施形態の他の実施例における画素電極ＰＥとゲート引出線ＶＧＬとの配置関係を示す模式的な平面図である。また、図８は、本実施形態の他の実施例における表示パネル２００の画素領域の概略構成を示す回路図である。
【００５２】
図７、８に示すように、第１の画素電極ＰＥ１と第３の画素電極ＰＥ３との間、及び第２の画素電極ＰＥ２と第４の画素電極ＰＥ４との間には、第１の方向に延伸する第１のゲート線ＧＬ１が配置されている。第３の画素電極ＰＥ３と第５の画素電極ＰＥ５との間、及び第４の画素電極ＰＥ４と第６の画素電極ＰＥ６との間には、第１の方向に延伸する第２のゲート線ＧＬ２が配置されている。第１のゲート線ＧＬ１、及び第２のゲート線ＧＬ２は、第１のゲート引出線ＶＧＬ１に接続されており、第１のゲート引出線ＶＧＬ１を介して、ゲートドライバ４２０から共通のゲート信号が供給される。なお、本実施形態においては、第１のゲート線ＧＬ１と第２のゲート線ＧＬ２が、その端部領域において、第１の端部接続配線ＥＣＷ１により接続されている。
【００５３】
また、図７、８に示すように、第１の画素電極ＰＥ１と第２の画素電極ＰＥ２との間、及び第３の画素電極ＰＥ３と第４の画素電極ＰＥ４との間には、第２の方向に延伸する第１のソース線ＳＬ１と第２のソース線ＳＬ２とが配置されている。
【００５４】
そして、この図７、８に示す例においては、第１の画素電極ＰＥ１に電気的に接続された第１の薄膜トランジスタＴＦＴ１が、第１のゲート線ＧＬ１、及び第１のソース線ＳＬ１に電気的に接続されている。また、第２の画素電極ＰＥ２に電気的に接続された第２の薄膜トランジスタＴＦＴ２が、第１のゲート線ＧＬ１、及び第２のソース線ＳＬ２に電気的に接続されている。
【００５５】
そして、図７に示すように、スペーサＰＳが、第１の薄膜トランジスタＴＦＴ１の少なくとも一部、及び第２の薄膜トランジスタＴＦＴ２の少なくとも一部と平面視で重畳するよう配置されている。
【００５６】
この図７に示す例においては、ブラックマトリクスＢＭを、第１の方向において隣り合う二つの画素電極ＰＥ間、及び第２の方向において隣り合う二つの画素電極ＰＥ間と平面視で重畳するように配置している。そして、ブラックマトリクスＢＭを、第１の薄膜トランジスタＴＦＴ１、及び第２の薄膜トランジスタＴＦＴ２、及びスペーサＰＳと平面視で重畳するよう配置している。
【００５７】
このような構成とすることにより、第１のゲート線ＧＬ１と、第１のソース線ＳＬ１、第２のソース線ＳＬ２とが交差する領域に、第１の薄膜トランジスタＴＦＴ１、第２の薄膜トランジスタＴＦＴ２の配置位置をまとめることが可能となる。この第１の薄膜トランジスタＴＦＴ１、第２の薄膜トランジスタＴＦＴ２が配置される位置は、もともと開口率に寄与しない位置である。そのため、この第１の薄膜トランジスタＴＦＴ１、第２の薄膜トランジスタＴＦＴ２が配置された位置に跨るようにスペーサＰＳを配置することにより、開口率の低下を抑制しつつ、且つ第１の薄膜トランジスタＴＦＴ１、第２の薄膜トランジスタＴＦＴ２が配置された位置に跨る程度の大きさを有するスペーサＰＳを配置することが可能となり、表示ムラの発生を抑制することが可能となる。
【００５８】
図２は、図７に示すスペーサＰＳを配置した領域における第１の方向に沿った断面を示す模式的な断面図である。表示パネル２００は、背面側に配置される薄膜トランジスタ基板２３０と、表示面側に配置され、薄膜トランジスタ基板２３０に対向する対向基板２４０と、薄膜トランジスタ基板２３０及び対向基板２４０の間に挟持される液晶層２５０と、を含んでいる。スペーサＰＳは、対向基板２４０の背面側から薄膜トランジスタ基板２３０側に突出する構成となっている。
【００５９】
薄膜トランジスタ基板２３０は、ガラス基板２３１と、このガラス基板２３１の表示面側に形成された第１のゲート線ＧＬ１と、第１のゲート線ＧＬ１を覆うゲート絶縁膜２３７と、を含む。ゲート絶縁膜２３７の表示面側には、第１の薄膜トランジスタＴＦＴ１の一部を構成する第１の半導体層ＳＥＭ１と、第２の薄膜トランジスタＴＦＴ２の一部を構成する第２の半導体層ＳＥＭ２と、が形成されている。第１の半導体層ＳＥＭ１の表示面側には、第１のソース線ＳＬ１、及び第１のソース電極ＳＭ１が形成され、第２の半導体層ＳＥＭ２の表示面側には、第２のソース線ＳＬ２、及び第２のソース電極ＳＭ２が形成されている。
【００６０】
ゲート絶縁膜２３７の表示面側には、第１の半導体層ＳＥＭ１、第１のソース線ＳＬ１、第１のソース電極ＳＭ１、第２の半導体層ＳＥＭ２、第２のソース線ＳＬ２、及び第２のソース電極ＳＭ２を覆うように、絶縁膜２３３が形成されている。絶縁膜２３３の表示面側には、絶縁膜２３４が形成されており、絶縁膜２３４の表示面側には、第１の画素電極ＰＥ１と第２の画素電極ＰＥ２が形成されている。第１の画素電極ＰＥ１、第２の画素電極ＰＥ２は、絶縁膜２３４、及び絶縁膜２３３の一部を貫通し、図示しない共通電極の開口部を介して、それぞれ第１のソース電極ＳＭ１、第２のソース電極ＳＭ２と接続されている。絶縁膜２３４、第１の画素電極ＰＥ１、及び第２の画素電極ＰＥ２の表示面側には、配向膜２３５が形成されている。ガラス基板２３１の背面側には偏光板２３６が形成されている。
【００６１】
対向基板２４０は、ガラス基板２４１上に形成されたブラックマトリクスＢＭを含み、ブラックマトリクスＢＭは、第１の半導体層ＳＥＭ１、第２の半導体層ＳＥＭ２、スペーサＰＳ、及び第１のゲート線ＧＬ１と平面視で重畳するよう配置されている。そのため、ブラックマトリクスＢＭは、第１の半導体層ＳＥＭ１が形成される領域から、第２の半導体層ＳＥＭ２が形成される領域まで、連続的に形成されている。更に、対向基板２４０は、ブラックマトリクスＢＭや、図示しないカラーフィルタの背面側を覆うように設けられたオーバーコート膜２４２と、オーバーコート膜２４２の背面側に設けられた配向膜２４３とを含む。ガラス基板２４１の表示面側には、偏光板２４４が形成されている。
【００６２】
このような構成とすることにより、開口率の低下を抑制しつつ、且つ第１の半導体層ＳＥＭ１が配置された位置と、第２の半導体層ＳＥＭ２が配置された位置とに跨る程度の大きさを有するスペーサＰＳを配置することが可能となり、表示ムラの発生を抑制することが可能となる。
【００６３】
以上、本発明の一実施形態について説明したが、本発明は上記各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で上記各実施形態から当業者が適宜変更した形態も本発明の技術的範囲に含まれることは言うまでもない。
【符号の説明】
【００６４】
１００  表示装置、２００  表示パネル、３００  表示領域、４００  額縁領域、４１０  ソースドライバ、４２０  ゲートドライバ、２３０  薄膜トランジスタ基板、２３１  ガラス基板、２３３  絶縁膜、２３４  絶縁膜、２３５  配向膜、２３６  偏光板、２３７  ゲート絶縁膜、２４０  対向基板、２４１  ガラス基板、２４２  オーバーコート膜、２４３  配向膜、２４４  偏光板、２５０  液晶層、θ１  第１の角度、θ２  第２の角度、θ３  第３の角度、θ４  第４の角度、ＧＬ  ゲート線、ＧＬ１  第１のゲート線、ＧＬ２  第２のゲート線、ＳＬ  ソース線、ＳＬ１  第１のソース線、ＳＬ２  第２のソース線、ＳＬ３  第３のソース線、ＳＬ４  第４のソース線、ＰＥ  画素電極、ＰＥ１  第１の画素電極、ＰＥ２  第２の画素電極、ＰＥ３  第３の画素電極、ＰＥ４  第４の画素電極、ＰＥ５  第５の画素電極、ＰＥ６  第６の画素電極、ＰＲ  画素行、ＰＲ１  第１の画素行、ＰＲ２  第２の画素行、ＰＲ３  第３の画素行、ＰＣ  画素列、ＰＣ１  第１の画素列、ＰＣ２  第２の画素列、ＥＣＷ  端部接続配線、ＥＣＷ１  第１の端部接続配線、ＶＧＬ  ゲート引出線、ＶＧＬ１  第１のゲート引出線、ＡＲ１  第１の領域、ＡＲ２  第２の領域、ＡＲ３  第３の領域、ＡＲ４  第４の領域、ＴＦＴ  薄膜トランジスタ、ＴＦＴ１  第１の薄膜トランジスタ、ＴＦＴ２  第２の薄膜トランジスタ、ＴＦＴ３  第３の薄膜トランジスタ、ＴＦＴ４  第４の薄膜トランジスタ、ＴＦＴ５  第５の薄膜トランジスタ、ＴＦＴ６  第６の薄膜トランジスタ、ＣＥ  共通電極、ＳＥＭ１  第１の半導体層、ＳＥＭ２  第２の半導体層、ＳＭ１  第１のソース電極、ＳＭ２  第２のソース電極、ＰＳ  スペーサ、ＢＭ  ブラックマトリクス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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