(57)【要約】【課題】  マルチプレクス駆動においてスイッチ信号線の両側からスイッチ信号を入力しつつ、ショート状態を抑制可能な表示ドライバー、電気光学装置及び電子機器等の提供。【解決手段】  表示ドライバー１０は、駆動回路１１０と、第１〜第ＮのデマルチプレクサーＤＭＸ１〜ＤＭＸＮに接続されるスイッチ信号線群の一端に対して、第１のスイッチ信号群ＳＥＬＡ１〜ＳＥＬＡ８を出力する第１のスイッチ信号出力回路１６１と、スイッチ信号線群の他端に対して、第２のスイッチ信号群ＳＥＬＢ１〜ＳＥＬＢ８を出力する第２のスイッチ信号出力回路１６２を含む。第１のスイッチ信号出力回路１６１は、スイッチ信号の電圧レベルの遷移期間において、第１のスイッチ信号群の出力端子群ＴＳＱＡ１〜ＴＳＱＡ８をハイインピーダンス状態に設定する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
電気光学パネルが有するデマルチプレクサー回路の第１〜第Ｎ（Ｎは２以上の整数）のデマルチプレクサーに接続される第１〜第Ｎの画像信号線に対して、第１〜第Ｎの画像信号を出力する第１〜第Ｎの駆動ユニットを含む駆動回路と、
前記電気光学パネルの前記第１〜第Ｎのデマルチプレクサーに接続されるスイッチ信号線群の一端に対して、第１のスイッチ信号群を出力する第１のスイッチ信号出力回路と、
前記スイッチ信号線群の他端に対して、第２のスイッチ信号群を出力する第２のスイッチ信号出力回路と、
を含み、
前記駆動回路の前記第１〜第Ｎの駆動ユニットの第ｉ（ｉは１≦ｉ≦Ｎの整数）の駆動ユニットは、前記第１〜第Ｎの画像信号線の第ｉの画像信号線に対して、前記電気光学パネルの複数のデータ線に対応する複数の画像信号が時分割に多重化された第ｉの画像信号を出力し、
第１〜第Ｎのデマルチプレクサーの第ｉのデマルチプレクサーは、前記スイッチ信号線群に接続される複数のスイッチ素子を含み、前記第ｉの画像信号に時分割に多重化された前記複数の画像信号のそれぞれを、前記複数のデータ線のうちの対応するデータ線に分配し、
前記第１のスイッチ信号出力回路は、
前記第１のスイッチ信号群のスイッチ信号の電圧レベルの遷移期間において、前記第１のスイッチ信号群の出力端子群をハイインピーダンス状態に設定することを特徴とする表示ドライバー。
【請求項２】
請求項１に記載の表示ドライバーにおいて、
前記第１のスイッチ信号出力回路は、
前記第１のスイッチ信号群のスイッチ信号の電圧レベルが第１の電圧レベルから第２の電圧レベルに遷移する第１の遷移期間と、前記第１のスイッチ信号群のスイッチ信号の電圧レベルが前記２の電圧レベルから前記第１の電圧レベルに遷移する第２の遷移期間において、前記第１のスイッチ信号群の前記出力端子群を前記ハイインピーダンス状態に設定することを特徴とする表示ドライバー。
【請求項３】
請求項２に記載の表示ドライバーにおいて、
前記第２のスイッチ信号出力回路は、
前記第１のスイッチ信号出力回路の前記第１の遷移期間において、前記第２のスイッチ信号群のスイッチ信号の電圧レベルを前記第１の電圧レベルから前記第２の電圧レベルに遷移させ、前記第１のスイッチ信号出力回路の前記第２の遷移期間において、前記第２のスイッチ信号群のスイッチ信号の電圧レベルを前記第２の電圧レベルから前記第１の電圧レベルに遷移させることを特徴とする表示ドライバー。
【請求項４】
請求項１乃至３のいずれか一項に記載の表示ドライバーおいて、
前記第１のスイッチ信号出力回路は、
前記第１のスイッチ信号群である第１〜第Ｋ（Ｋは２以上の整数）のスイッチ信号を、前記出力端子群である第１〜第Ｋの出力端子に出力する第１〜第Ｋのスイッチ信号出力ユニットを含み、
前記第１〜第Ｋのスイッチ信号出力ユニットの第ｊ（ｊは１≦ｊ≦Ｋの整数）のスイッチ信号出力ユニットは、前記遷移期間において、前記第１〜第Ｋの出力端子の第ｊの出力端子を前記ハイインピーダンス状態に設定することを特徴とする表示ドライバー。
【請求項５】
請求項４に記載の表示ドライバーにおいて、
前記第ｊのスイッチ信号出力ユニットは、
第ｊのスイッチ信号を生成するための入力信号と、制御信号が入力され、
前記制御信号は、前記入力信号が第１の入力電圧レベルから第２の入力電圧レベルに変化するタイミングから第１の期間の間、アクティブになり、前記入力信号が前記第２の入力電圧レベルから前記第１の入力電圧レベルに変化するタイミングから第２の期間の間、アクティブになり、
前記第ｊのスイッチ信号出力ユニットは、前記第１の期間及び前記第２の期間において、前記第ｊの出力端子を前記ハイインピーダンス状態に設定することを特徴とする表示ドライバー。
【請求項６】
請求項５に記載の表示ドライバーにおいて、
前記第ｊのスイッチ信号出力ユニットは、
高電位側電源と前記第ｊの出力端子の間に設けられるＰ型トランジスターと、前記第ｊの出力端子と低電位側電源との間に設けられるＮ型トランジスターを有するバッファー回路と、
前記Ｐ型トランジスターに入力される第１信号と、前記Ｎ型トランジスターに入力される第２信号を、前記入力信号と前記制御信号に基づき生成する信号生成回路と、
を含むことを特徴とする表示ドライバー。
【請求項７】
請求項６に記載の表示ドライバーにおいて、
前記信号生成回路は、
前記第１期間の終了タイミングにおいて前記Ｐ型トランジスターをオフ状態からオン状態に変化させ、前記第２期間の開始タイミングにおいて前記Ｐ型トランジスターをオン状態からオフ状態に変化させる前記第１信号を生成し、
前記第１期間の開始タイミングにおいて前記Ｎ型トランジスターをオン状態からオフ状態に変化させ、前記第２期間の終了タイミングにおいて前記Ｎ型トランジスターをオフ状態からオン状態に変化させる前記第２信号を生成することを特徴とする表示ドライバー。
【請求項８】
請求項１乃至７のいずれか一項に記載の表示ドライバーと、
前記表示ドライバーに駆動される前記電気光学パネルと、
を含み、
前記電気光学パネルは、
前記デマルチプレクサー回路と、
前記データ線と走査線と複数の画素が設けられる画素領域と、
前記スイッチ信号線群と、
を含むことを特徴とする電気光学装置。
【請求項９】
請求項１乃至７のいずれか一項に記載の表示ドライバーを含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示ドライバー、電気光学装置及び電子機器等に関する。
【背景技術】
【０００２】
液晶パネル等の電気光学パネルの駆動方式として、マルチプレクス駆動が広く知られている。マルチプレクス駆動は、１水平走査期間において、電気光学パネル上の複数のデータ線を駆動する方式である。マルチプレクス駆動においては、多重化された画像信号を各データ線に分離する必要がある。そのため表示ドライバーは、データ電圧を供給するデータ線を選択するためのスイッチ信号をデマルチプレクサーに出力する。
【０００３】
特許文献１には、サンプルホールド回路に入力する信号を電気光学パネルの片側から入力する手法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２４９１３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電気光学パネルの高解像度化及び高速駆動化が進むにつれて、１画素への書き込み時間が短くなっている。スイッチ信号を電気光学パネルの片側から入力した場合、初段と後段で信号遅延が生じる。これに対してスイッチ信号を電気光学パネルの両側から入力する構成を用いることによって、安定したスイッチ信号を入力する手法が考えられる。ただし、２つのスイッチ信号のタイミングが一致しない場合、一時的にショート状態となり、表示ドライバーの回路装置に異常な電流が流れるおそれがある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、電気光学パネルが有するデマルチプレクサー回路の第１〜第Ｎのデマルチプレクサーに接続される第１〜第Ｎ（Ｎは２以上の整数）の画像信号線に対して、第１〜第Ｎの画像信号を出力する第１〜第Ｎの駆動ユニットを含む駆動回路と、前記電気光学パネルの前記第１〜第Ｎのデマルチプレクサーに接続されるスイッチ信号線群の一端に対して、第１のスイッチ信号群を出力する第１のスイッチ信号出力回路と、前記スイッチ信号線群の他端に対して、第２のスイッチ信号群を出力する第２のスイッチ信号出力回路と、を含み、前記駆動回路の前記第１〜第Ｎの駆動ユニットの第ｉ（ｉは１≦ｉ≦Ｎの整数）の駆動ユニットは、前記第１〜第Ｎの画像信号線の第ｉの画像信号線に対して、前記電気光学パネルの複数のデータ線に対応する複数の画像信号が時分割に多重化された第ｉの画像信号を出力し、第１〜第Ｎのデマルチプレクサーの第ｉのデマルチプレクサーは、前記スイッチ信号線群に接続される複数のスイッチ素子を含み、前記第ｉの画像信号に時分割に多重化された前記複数の画像信号のそれぞれを、前記複数のデータ線のうちの対応するデータ線に分配し、前記第１のスイッチ信号出力回路は、前記第１のスイッチ信号群のスイッチ信号の電圧レベルの遷移期間において、前記第１のスイッチ信号群の出力端子群をハイインピーダンス状態に設定する表示ドライバーに関係する。
【図面の簡単な説明】
【０００７】
【図１】表示ドライバーの構成例。
【図２】電気光学パネルの構成例及び電気光学パネルと表示ドライバーの接続例。
【図３】比較例における電気光学パネルと表示ドライバーの接続例。
【図４】比較例におけるマルチプレクス駆動を説明するタイミングチャート。
【図５】比較例の課題を説明する波形図。
【図６】本実施形態におけるマルチプレクス駆動を説明するタイミングチャート。
【図７】２つのスイッチ信号のタイミングが一致しない場合の波形図。
【図８】ショート状態を説明する図。
【図９】本実施形態の手法を説明するタイミングチャート。
【図１０】第１のスイッチ信号出力回路の構成例。
【図１１】スイッチ信号出力ユニットの構成例。
【図１２】スイッチ信号出力ユニットの動作を説明する波形図。
【図１３】スイッチ信号出力ユニットの構成例。
【図１４】スイッチ信号出力ユニットの構成例。
【図１５】電気光学装置の構成例。
【図１６】電子機器の構成例。
【発明を実施するための形態】
【０００８】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【０００９】
１．表示ドライバー、電気光学パネル
図１は、表示ドライバー１０の構成例である。表示ドライバー１０は、駆動回路１１０と、第１のスイッチ信号出力回路１６１と、第２のスイッチ信号出力回路１６２とを含む。また表示ドライバー１０は、Ｄ／Ａ変換回路１２０と、処理回路１３０と、インターフェース回路１４０と、制御回路１５０と、画像信号出力端子ＴＱ１〜ＴＱＮと、第１のスイッチ信号群が出力される出力端子群ＴＳＱＡ１〜ＴＳＱＡ８と、第２のスイッチ信号群が出力される出力端子ＴＳＱＢ１〜ＴＳＱＢ８と、を含むことができる。ここでＮは２以上の整数であり、例えば８０である。
【００１０】
インターフェース回路１４０は、表示ドライバー１０の外部の処理装置と表示ドライバー１０との間の通信を行う。処理装置は、例えばＣＰＵやＭＰＵ、表示コントローラー等である。インターフェース回路１４０は、処理装置が送信した表示データを受信したり、処理装置が送信した設定データを受信したり、処理装置に対して種々のデータを送信したりする。表示データは画像データ又は階調データである。設定データは、例えばレジスター設定値や、コマンド等である。処理装置に送信されるデータは、例えばレジスター読み出しデータである。インターフェース回路１４０の通信方式としては、例えばＳＰＩ（Serial Peripheral Interface）方式やＩ２Ｃ（Inter Integrated Circuit）方式、ＬＶＤＳ（Low Voltage Differential Signaling）方式、ＲＧＢシリアルインターフェース方式等を採用できる。
【００１１】
処理回路１３０は、インターフェース回路１４０が受信した表示データに対してデータ処理を行い、処理後の表示データをＤ／Ａ変換回路１２０に出力する。例えば、処理回路１３０は、表示データのマルチプレクス処理を行う。即ち、１ラインの表示データをラッチし、マルチ数分の画素の表示データを１水平走査期間において時分割に出力する。マルチ数とは、１つのアンプ回路が１つの水平走査期間に駆動する画素の数である。図１の例においては、マルチ数は８であるが、これに限定されない。また処理回路１３０は、表示データに対してガンマ補正処理やホワイトバランス補正処理、ＦＲＣ（Frame Rate Control）の処理等を行ってもよい。また処理回路１３０は、ゲートアレイなどの自動配置配線により構成されるロジック回路により実現される。
【００１２】
Ｄ／Ａ変換回路１２０は、処理回路１３０が時分割に出力する画素の表示データをＤ／Ａ変換し、時分割の画素の表示データに対応する時分割の階調電圧を出力する。Ｄ／Ａ変換回路１２０は、複数の電圧を生成する電圧生成回路と、その複数の電圧の中から画素の表示データに対応した電圧を選択する電圧選択回路と、で構成される。電圧生成回路は、例えばラダー抵抗回路であり、電圧選択回路は、例えばスイッチで構成されたセレクターである。
【００１３】
駆動回路１１０は、Ｄ／Ａ変換回路１２０からの時分割の階調電圧を増幅し、その増幅した階調電圧であるデータ電圧を電圧ＶＱ１〜ＶＱＮとして出力する。具体的には、駆動回路１１０は、アンプ回路ＡＭ１〜ＡＭＮを含み、アンプ回路ＡＭｉが電圧ＶＱｉを出力する。ｉは１以上Ｎ以下の整数である。電圧ＶＱｉは画像信号出力端子ＴＱｉから電気光学パネルの画像信号入力端子に出力される。アンプ回路ＡＭｉは、例えばボルテージフォロア回路である。この場合、アンプ回路ＡＭｉは演算増幅器を含み、演算増幅器の出力ノードと反転入力ノードが接続され、演算増幅器の非反転入力ノードに階調電圧が入力される。反転入力ノードは負極性入力ノードであり、非反転入力ノードは正極性入力ノードである。或いは、アンプ回路ＡＭｉは、反転増幅回路である。この場合、アンプ回路ＡＭｉは、演算増幅器と、階調電圧が入力されるノードと演算増幅器の非反転入力ノードとの間に設けられる抵抗と、演算増幅器の出力ノードと反転入力ノードとの間に接続される抵抗と、を含む。
【００１４】
制御回路１５０は、表示ドライバー１０の各部に対して種々の制御を行う。具体的には、インターフェース回路１４０を介して受信した表示データやタイミング制御信号に基づいて電気光学パネルの駆動のタイミング制御を行う。また、制御回路１５０は、インターフェース回路１４０を介して受信した設定情報やコマンドに基づいて表示ドライバー１０の各部の動作設定等を行う。例えば、制御回路１５０は処理回路１３０による表示データのマルチプレクス処理のタイミングを制御したり、第１のスイッチ信号出力回路１６１によるスイッチ信号ＳＥＬＡ１〜ＳＥＬＡ８の出力のタイミング制御、及び第２のスイッチ信号出力回路１６２によるスイッチ信号ＳＥＬＢ１〜ＳＥＬＢ８の出力のタイミング制御を行う。スイッチ信号ＳＥＬＡ１〜ＳＥＬＡ８及びスイッチ信号ＳＥＬＢ１〜ＳＥＬＢ８とは、スイッチ素子のオンオフを制御するスイッチ制御信号である。
【００１５】
第１のスイッチ信号出力回路１６１は、電気光学パネルのデマルチプレクサーのスイッチ素子である図２のＳＤ１１〜ＳＤ１８、ＳＤＮ１〜ＳＤＮ８をオン又はオフに制御するスイッチ信号ＳＥＬＡ１〜ＳＥＬＡ８を出力する。具体的には、第１のスイッチ信号出力回路１６１は、デマルチプレクサーに接続されるスイッチ信号線群ＳＷＬ１〜ＳＷＬ８の一端に、スイッチ信号ＳＥＬＡ１〜ＳＥＬＡ８を出力する。
【００１６】
第２のスイッチ信号出力回路１６２は、電気光学パネルのデマルチプレクサーのスイッチ素子をオン又はオフに制御するスイッチ信号ＳＥＬＢ１〜ＳＥＬＢ８を出力する。具体的には、第２のスイッチ信号出力回路１６２は、デマルチプレクサーに接続されるスイッチ信号線群の他端に、スイッチ信号ＳＥＬＢ１〜ＳＥＬＢ８を出力する。スイッチ信号ＳＥＬＡｊは、第１のスイッチ信号群の出力端子群に含まれる端子であるＴＳＱＡｊから、表示パネルの第１のスイッチ信号入力端子群に含まれる端子である図２のＴＳＩＡｊに出力される。スイッチ信号ＳＥＬＢｊは、第２のスイッチ信号群の出力端子群に含まれる端子であるＴＳＱＢｊから、表示パネルの第２のスイッチ信号入力端子群に含まれる端子である図２のＴＳＩＢｊに出力される。ｊは１以上８以下の整数である。
【００１７】
図２は、表示ドライバー１０が駆動する電気光学パネル２００の構成例である。電気光学パネル２００は、スイッチ信号線群ＳＷＬ１〜ＳＷＬ８と、画像信号線ＤＬ１〜ＤＬＮと、デマルチプレクサー回路ＤＭＸと、画素領域２１０を含む。画素領域２１０は、走査線ＧＬ１〜ＧＬＭと、データ線ＳＬ１１〜ＳＬ１８、…ＳＬＮ１〜ＳＬＮ８）と、複数の画素とを含む。Ｍは２以上の整数である。図２の例では、画素領域２１０は、（８×Ｎ）×Ｍ個の画素を含む。例えばＮ＝８０及びＭ＝４８０であり、画素領域２１０は６４０×４８０のサイズの画素アレイを含む。ただし、画素アレイのサイズはこれに限定されない。
【００１８】
１つのデマルチプレクサーは、８つのスイッチで構成される。具体的には、デマルチプレクサーＤＭＸ１はスイッチＳＤ１１〜ＳＤ１８で構成される。スイッチＳＤ１１は、画像信号線ＤＬ１とデータ線ＳＬ１１との間に設けられる。同様に、スイッチＳＤ１２〜ＳＤ１８は、各々、画像信号線ＤＬ１とデータ線ＳＬ１２〜ＳＬ１８との間に設けられる。スイッチＳＤ１１〜ＳＤ１８はトランジスターであり、例えばＴＦＴ（Thin Film Transistor）である。走査線ＧＬｓを例にとると、画素Ｐ１１ｓは走査線ＧＬｓとデータ線ＳＬ１１とに接続される。ｓは１以上Ｍ以下の整数である。同様に、画素Ｐ１２ｓ〜Ｐ１８ｓは、各々、走査線ＧＬｓとデータ線ＳＬ１２〜ＳＬ１８とに接続される。各画素は、例えば液晶セルと、ＴＦＴとを含む。ＴＦＴのソースはデータ線に接続され、ドレインは液晶セルに接続され、ゲートは走査線に接続される。ＴＩ２〜ＴＩＮに関する部分についても同様である。
【００１９】
２．マルチプレクス駆動
従来、電気光学パネル２００のスイッチ信号線群の一端のみからスイッチ信号群を出力し、他端側からはスイッチ信号群を出力しない表示ドライバー１０が知られている。
【００２０】
図３は、スイッチ信号線群の一端にスイッチ信号群を出力する比較例における表示ドライバー１１及び電気光学パネル２００の構成例である。なお電気光学パネル２００については、図２と同様の構成には同じ符号を付している。比較例の表示ドライバー１１はスイッチ信号出力回路１６０を含む。スイッチ信号出力回路１６０は、デマルチプレクサーのスイッチをオン又はオフに制御するスイッチ信号ＳＥＬ１〜ＳＥＬ８を出力する。
【００２１】
図４は、図３の構成の表示ドライバー１１を用いた場合のマルチプレクス駆動の例を説明するタイミングチャートである。表示ドライバー１１は、水平走査期間ＴＨＳにおいて、画素にデータ電圧を書き込む。なお、図４ではアンプ回路ＡＭ１が出力する電圧ＶＱ１を例示する。駆動期間ＴＳＡ１においてスイッチ信号出力回路１６０がアクティブのスイッチ信号ＳＥＬ１を出力し、アンプ回路ＡＭ１がデータ電圧ＶＩＤ１を出力する。データ電圧ＶＩＤ１は画素Ｐ１１ｓの表示データに対応した画像信号の電圧である。駆動期間ＴＳＡ１では、スイッチ信号ＳＥＬ２〜ＳＥＬ８は非アクティブである。なお、アクティブとは、スイッチをオンさせる論理レベルである第１の論理レベルであり、非アクティブとは、スイッチをオフさせる論理レベルである第２の論理レベルである。
【００２２】
同様に、駆動期間ＴＳＡ２〜ＴＳＡ８においてスイッチ信号出力回路１６０がアクティブのスイッチ信号ＳＥＬ２〜ＳＥＬ８を出力し、アンプ回路ＡＭ１がデータ電圧ＶＩＤ２〜ＶＩＤ８を出力する。
【００２３】
このようにすれば、スイッチ信号ＳＥＬ１〜ＳＥＬ８に基づいて適切なスイッチ制御が可能なようにも思える。ただし、近年の電気光学パネル２００は、高解像度化及び高速駆動化が進んでいる。素子の数が増えることにより負荷が増大するため、スイッチ信号の波形が鈍ることで書き込み能力が低下したり、スイッチ信号のタイミングが遅れたりする。高解像度化及び高速駆動化が進むと１画素への書き込み時間が短くなるため、書き込み能力の低下及びタイミングの遅れによる影響が大きい。
【００２４】
図５は、スイッチ信号出力回路１６０の出力であるスイッチ信号ＳＥＬ１、図３のＮＤ１における電圧値、及びＮＤ２における電圧値の時間変化を説明する波形図である。スイッチ信号ＳＥＬ１は、駆動期間ＴＳＡ１においてアクティブとなり、他の期間において非アクティブとなる。
【００２５】
図５のＮＤ１，ＮＤ２に示した波形からわかるとおり、入力側から後段に行くにつれて、信号の立ち上がり及び立ち下がりのタイミングがスイッチ信号ＳＥＬ１に比べて遅れる。また、入力側から後段に行くにつれて、立ち上がり及び立ち下がりにおける電圧値の変化が緩やかになる。ここで入力側とは、スイッチ信号線ＳＷＬ１のうち、スイッチ信号入力端子ＴＳＩ１に近い側を表し、後段側とはスイッチ信号入力端子から遠い側を表す。図３のＮＤ１とＮＤ２であれば、ＮＤ１が入力側であり、ＮＤ２はＮＤ１よりも後段側となる。
【００２６】
これにより、例えばアンプ回路ＡＭ１がデータ電圧ＶＩＤ１を出力しているのにスイッチＳＤ１１がオンにならない期間が発生する可能性がある。或いはアンプ回路ＡＭ１がデータ電圧ＶＩＤ２の出力に移行しているにもかかわらず、スイッチＳＤ１１がオンのままである期間が発生する可能性もある。即ち、書き込み能力の低下、及び信号タイミングの遅れによって適切な制御が難しくなる。上述したように、電気光学パネル２００の高解像度化が進むほど、後段側の書き込み能力の低下、及び信号タイミングの遅れが顕著になる。
【００２７】
スイッチ信号出力回路１６０のドライブ能力を向上させることによって、書き込み能力の低下、及び信号タイミングの遅れを抑制可能である。ただし、ドライブ能力を向上させることによって、スイッチ信号出力回路１６０が大型化してしまう。例えば、ドライブ能力の向上のためには、スイッチ信号出力回路１６０のバッファー回路を構成するトランジスターのサイズを大きくする必要がある。
【００２８】
その点、本実施形態に係る表示ドライバー１０は、図１に示したとおり、駆動回路１１０と、第１のスイッチ信号出力回路１６１と、第２のスイッチ信号出力回路１６２とを含む。
【００２９】
駆動回路１１０は、電気光学パネル２００が有するデマルチプレクサー回路ＤＭＸの第１〜第ＮのデマルチプレクサーＤＭＸ１〜ＤＭＸＮに接続される第１〜第Ｎの画像信号線ＤＩ１〜ＤＩＮに対して、第１〜第Ｎの画像信号ＶＱ１〜ＶＱＮを出力する第１〜第Ｎの駆動ユニットを含む。第１〜第Ｎの駆動ユニットは、アンプ回路ＡＭ１〜ＡＭＮに対応する。
【００３０】
駆動回路１１０の第１〜第Ｎの駆動ユニットの第ｉ（１≦ｉ≦Ｎ）の駆動ユニットは、第１〜第Ｎの画像信号線ＤＬ１〜ＤＬＮの第ｉの画像信号線ＤＬｉに対して、電気光学パネル２００の複数のデータ線に対応する複数の画像信号が時分割に多重化された第ｉの画像信号ＶＱｉを出力する。具体的にはアンプ回路ＡＭｉは、画像信号線ＤＬｉに対して、８画素分の画像信号ＶＩＤ１〜ＶＩＤ８が時分割に多重化された画像信号ＶＱｉを出力する。
【００３１】
第１のスイッチ信号出力回路１６１は、電気光学パネル２００の第１〜第Ｎのデマルチプレクサーに接続されるスイッチ信号線群の一端に対して、第１のスイッチ信号群を出力する。第２のスイッチ信号出力回路１６２は、スイッチ信号線群の他端に対して、第２のスイッチ信号群を出力する。ここでのスイッチ信号線群はＳＷＬ１〜ＳＷＬ８に対応する。第１のスイッチ信号群はＳＥＬＡ１〜ＳＥＬＡ８に対応し、第２のスイッチ信号群はＳＥＬＢ１〜ＳＥＬＢ８に対応する。
【００３２】
ここで、第１〜第Ｎのデマルチプレクサーの第ｉのデマルチプレクサーは、スイッチ信号線に接続される複数のスイッチ素子を含み、第ｉの画像信号に時分割に多重化された複数の画像信号のそれぞれを、複数のデータ線のうちの対応するデータ線に分配する。例えばデマルチプレクサーＤＭＸ１は、スイッチ信号線群ＳＷＬ１〜ＳＷＬ８に接続されるスイッチ素子ＳＤ１１〜ＳＤ１８を含み、第１の画像信号ＶＱ１に時分割に多重化された複数の画像信号ＶＩＤ１〜ＶＩＤ８のそれぞれを、対応するデータ線ＳＬ１１〜ＳＬ１８に分配する。
【００３３】
図６は、画像信号を各データ線に適切に分配するための、スイッチ信号の例を表すタイミングチャートである。図６は、図４と同様にアンプ回路ＡＭ１が出力する電圧ＶＱ１を例示する。駆動期間ＴＳＡ１において、アンプ回路ＡＭ１がデータ電圧ＶＩＤ１を出力する。そして当該駆動期間ＴＳＡ１において、第１のスイッチ信号出力回路１６１がアクティブのスイッチ信号ＳＥＬＡ１を出力し、第２のスイッチ信号出力回路１６２がアクティブのスイッチ信号ＳＥＬＢ１を出力する。駆動期間ＴＳＡ１では、スイッチ信号ＳＥＬＡ２〜ＳＥＬＡ８、及びスイッチ信号ＳＥＬＢ２〜ＳＥＬＢ８は非アクティブである。
【００３４】
同様に、駆動期間ＴＳＡ２〜ＴＳＡ８において、アンプ回路ＡＭ１がデータ電圧ＶＩＤ２〜ＶＩＤ８を出力するとともに、第１のスイッチ信号出力回路１６１がアクティブのスイッチ信号ＳＥＬＡ２〜ＳＥＬＡ８を出力し、第２のスイッチ信号出力回路１６２がアクティブのスイッチ信号ＳＥＬＢ２〜ＳＥＬＢ８を出力する。
【００３５】
このようにすれば、２つのスイッチ信号出力回路を用いてスイッチ制御を行うことが可能になる。負荷が分散されるため、電気光学パネル２００の高解像度化が進んだ場合であっても、書き込み能力の低下及び信号タイミングの遅れを抑制することが可能になる。
【００３６】
ただし、スイッチ信号線の両端からスイッチ信号を入力する場合、図３〜図５を用いて説明した比較例にはない新たな課題が生じる。具体的には、第１のスイッチ信号群と第２のスイッチ信号群のタイミングにズレが生じることで、ショート状態となるおそれがある。以下、説明を簡略化するためにＳＥＬＡ１とＳＥＬＢ１の関係について説明を行うが、ＳＥＬＡ２〜ＳＥＬＡ８とＳＥＬＢ２〜ＳＥＬＢ８の関係についても同様である。
【００３７】
詳細については図１１等を後述するが、第１のスイッチ信号出力回路１６１は、入力信号ＩＮ１に基づいてスイッチ信号ＳＥＬＡ１を出力し、第２のスイッチ信号出力回路１６２は、入力信号に基づいてスイッチ信号ＳＥＬＢ１を出力する。ここで、ＳＥＬＡ１を生成するための入力信号と、ＳＥＬＢ１を生成するための入力信号は異なる信号である。そのため、２つの入力信号のタイミングは厳密に一致させることは容易でなく、例えば表示ドライバー１０における内部遅延等によって、タイミングに差が生じる。入力信号のタイミングにズレが生じた場合、第１のスイッチ信号出力回路１６１の出力であるＳＥＬＡ１と、第２のスイッチ信号出力回路１６２の出力であるＳＥＬＢ１のタイミングにもズレが生じてしまう。
【００３８】
図７は、ＳＥＬＡ１とＳＥＬＢ１のタイミングがずれた場合の信号波形図である。図７の例では、ＳＥＬＡ１はｔ１のタイミングで立ち上がるのに対して、ＳＬＥＢ１はｔ１よりも遅いｔ２のタイミングで立ち上がる。そのため、ｔ１〜ｔ２の期間では、ＳＥＬＡ１がアクティブ且つＳＥＬＢ１が非アクティブである。またＳＥＬＡ１はｔ３のタイミングで立ち下がるのに対して、ＳＬＥＢ１はｔ３よりも遅いｔ４のタイミングで立ち下がる。そのため、ｔ３〜ｔ４の期間では、ＳＥＬＡ１が非アクティブ且つＳＥＬＢ１がアクティブである。このように、ＳＥＬＡ１とＳＥＬＢ１のタイミングが一致しない場合、ショート状態が発生して故障の原因となるおそれがある。
【００３９】
図８はショート状態を説明する図である。なお図８では、第１のスイッチ信号出力回路１６１の一部のみを図示している。具体的には、高電位側電源ＶＤＤと出力端子ＴＳＱＡ１の間に設けられるＰ型トランジスターＴＰ１と、出力端子ＴＳＱＡ１と低電位側電源ＶＳＳとの間に設けられるＮ型トランジスターＴＮ１を図示している。Ｐ型トランジスターＴＰ１及びＮ型トランジスターＴＮ１は、例えばバッファー回路を構成するトランジスターである。第２のスイッチ信号出力回路１６２についても同様に、Ｐ型トランジスターＴＰ２とＮ型トランジスターＴＮ２を図示している。
【００４０】
図７のｔ１〜ｔ２に示したように、ＳＥＬＡ１がアクティブ且つＳＥＬＢ１が非アクティブである場合、第１のスイッチ信号出力回路１６１のＰ型トランジスターＴＰ１がオン状態、且つ第２のスイッチ信号出力回路１６２のＮ型トランジスターＴＮ２がオン状態となる。よってｔ１〜ｔ２の期間において、Ｂ１に示した経路によって、高電位側電源ＶＤＤから低電位側電源ＶＳＳへ大きな電流が流れる。
【００４１】
また図７のｔ３〜ｔ４に示したように、ＳＥＬＡ１が非アクティブ且つＳＥＬＢ１がアクティブである場合、第１のスイッチ信号出力回路１６１のＮ型トランジスターＴＮ１がオン状態、且つ第２のスイッチ信号出力回路１６２のＰ型トランジスターＴＰ２がオン状態となる。よってｔ３〜ｔ４の期間において、Ｂ２に示した経路によって、高電位側電源ＶＤＤから低電位側電源ＶＳＳへ大きな電流が流れる。
【００４２】
特に、図８に示したＰ型トランジスターＴＰ１，ＴＰ２、及びＮ型トランジスターＴＮ１，ＴＮ２は、ドライブ能力を高くするためにサイズが大きいことが想定され、ショート状態となることによる影響が大きい。
【００４３】
そこで本実施形態の第１のスイッチ信号出力回路１６１は、第１のスイッチ信号群のスイッチ信号の電圧レベルの遷移期間において、第１のスイッチ信号群の出力端子群をハイインピーダンス状態に設定する。
【００４４】
ここでのハイインピーダンス状態とは、第１のスイッチ信号群の出力端子群ＴＳＱＡ１〜ＴＳＱＡ８が電源に接続されない状態を表す。なお本実施形態の手法は、第１のスイッチ信号出力回路１６１が、スイッチ信号の状態をアクティブ／非アクティブ／ハイインピーダンス状態の３状態で切り替え可能とする手法と考えてもよい。本実施形態の手法によれば、図７のｔ１〜ｔ２或いはｔ３〜ｔ４のようにショート状態が発生するおそれがある期間を含む期間において、スイッチ信号の出力端子群の一方側の端子が電源に接続されない状態を実現できる。結果として、ショート状態の発生を抑制できる。具体的には、第１のスイッチ信号出力回路１６１及び第２のスイッチ信号出力回路１６２の一方側の電源からの電流が、第１のスイッチ信号出力回路１６１の出力端子を介して、他方側の電源に流れることを抑制できる。
【００４５】
第１のスイッチ信号出力回路１６１は、第１のスイッチ信号群のスイッチ信号の電圧レベルが第１の電圧レベルから第２の電圧レベルに遷移する第１の遷移期間と、第１のスイッチ信号群のスイッチ信号の電圧レベルが２の電圧レベルから第１の電圧レベルに遷移する第２の遷移期間において、第１のスイッチ信号群の出力端子群をハイインピーダンス状態に設定する。
【００４６】
第１の電圧レベルとは、例えばスイッチをオフさせる論理レベルに対応し、第２の電圧レベルとはスイッチをオンさせる論理レベルに対応する。本実施形態の手法によれば、第１のスイッチ信号群のスイッチ信号は、非アクティブからハイインピーダンス状態を経た後に、アクティブに移行する。同様に第１のスイッチ信号群のスイッチ信号は、アクティブからハイインピーダンス状態を経た後に、非アクティブに移行する。
【００４７】
そして第２のスイッチ信号出力回路１６２は、第１のスイッチ信号出力回路１６１の第１の遷移期間において、第２のスイッチ信号群のスイッチ信号の電圧レベルを第１の電圧レベルから第２の電圧レベルに遷移させる。また第２のスイッチ信号出力回路１６２は、第１のスイッチ信号出力回路１６１の第２の遷移期間において、第２のスイッチ信号群のスイッチ信号の電圧レベルを第２の電圧レベルから第１の電圧レベルに遷移させる。
【００４８】
図９は、本実施形態の手法におけるＳＥＬＡ１とＳＥＬＢ１を説明するタイミングチャートである。図９に示したように、ＳＥＬＡ１は、非アクティブからアクティブに移行する際に、第１の遷移期間Ｔ１においてハイインピーダンス状態となる。またＳＥＬＡ１は、アクティブから非アクティブに移行する際に、第２の遷移期間Ｔ２においてハイインピーダンス状態となる。さらにＳＥＬＢ１は、第１の遷移期間Ｔ１内のｔ２のタイミングにおいて非アクティブからアクティブに移行し、第２の遷移期間Ｔ２内のｔ４のタイミングにおいてアクティブから非アクティブに移行する。
【００４９】
このようにすれば、ＳＥＬＡ１とＳＥＬＢ１の一方がアクティブ且つ他方が非アクティブとなる状態の発生を抑制できる。即ち、ショート状態の発生を抑制することが可能である。
【００５０】
３．スイッチ信号出力ユニット
図９に示したように、本実施形態の第１のスイッチ信号出力回路１６１は、スイッチ信号のアクティブ／非アクティブの制御に加えて、出力端子群であるＴＳＱＡ１〜ＴＳＱＡ８をハイインピーダンス状態に設定する制御を行う必要がある。以下、図９に示したスイッチ信号を出力するための、第１のスイッチ信号出力回路１６１の構成について詳細に説明する。
【００５１】
図１０は、第１のスイッチ信号出力回路１６１の構成例を示す図である。第１のスイッチ信号出力回路１６１は、第１のスイッチ信号群である第１〜第Ｋのスイッチ信号を、出力端子群である第１〜第Ｋの出力端子に出力する第１〜第Ｋのスイッチ信号出力ユニットを含む。例えばＫ＝８であり、図１０においては第１〜第Ｋのスイッチ信号出力ユニットとして、第１〜第８のスイッチ信号出力ユニット１６３−１〜１６３−８を例示している。また第１〜第Ｋのスイッチ信号はＳＥＬＡ１〜ＳＥＬＡ８に対応する。第１〜第Ｋの出力端子は、ＴＳＱＡ１〜ＴＳＱＡ８に対応する。
【００５２】
そして、第１〜第Ｋのスイッチ信号出力ユニットの第ｊ（１≦ｊ≦Ｋ）のスイッチ信号出力ユニット１６３−ｊは、遷移期間において、第１〜第Ｋの出力端子の第ｊの出力端子ＴＳＱＡｊをハイインピーダンス状態に設定する。
【００５３】
スイッチ信号の数に対応するスイッチ信号出力ユニットを設けることによって、複数のスイッチ信号ＳＥＬＡ１〜ＳＥＬＡ８のアクティブ／非アクティブを個別に制御すること、及び複数の出力端子ＴＳＱＡ１〜ＴＳＱＡ８をハイインピーダンス状態とするか否かを個別に制御すること、が可能になる。
【００５４】
第ｊのスイッチ信号出力ユニット１６３−ｊは、第ｊのスイッチ信号を生成するための入力信号ＩＮｊと、制御信号ＥＮＢｊが入力される。ここで、制御信号ＥＮＢｊは、入力信号ＩＮｊが第１の入力電圧レベルから第２の入力電圧レベルに変化するタイミングから第１の期間の間、アクティブになる。ここで、第１の入力電圧レベルとは、例えばスイッチ信号ＳＥＬＡｊの非アクティブに対応する電圧レベルであり、第２の入力電圧レベルとは、スイッチ信号ＳＥＬＡｊのアクティブに対応する電圧レベルである。また制御信号ＥＮＢｊは、入力信号ＩＮｊが第２の入力電圧レベルから第１の入力電圧レベルに変化するタイミングから第２の期間の間、アクティブになる。そして第ｊのスイッチ信号出力ユニット１６３−ｊは、第１の期間及び第２の期間において、第ｊの出力端子ＴＳＱＡｊをハイインピーダンス状態に設定する。
【００５５】
このようにすれば、入力信号ＩＮｊと制御信号ＥＮＢｊに基づいて、スイッチ信号ＳＥＬｊのアクティブ／非アクティブの制御、及び出力端子ＴＳＱＡｊのハイインピーダンス状態の制御が可能になる。具体的には、第ｊのスイッチ信号出力ユニット１６３−ｊは、制御信号ＥＮＢｊがアクティブの場合に、出力端子ＴＳＱＡｊをハイインピーダンス状態に設定する。また第ｊのスイッチ信号出力ユニット１６３−ｊは、制御信号ＥＮＢｊが非アクティブの場合に、入力信号ＩＮｊの入力電圧レベルに応じてアクティブ／非アクティブが設定されるスイッチ信号ＳＥＬＡｊを出力する。
【００５６】
図１１は、第ｊのスイッチ信号出力ユニット１６３−ｊの構成例を示す図である。第ｊのスイッチ信号出力ユニット１６３−ｊは、バッファー回路１６４と、信号生成回路１６５を含む。バッファー回路１６４は、高電位側電源ＶＤＤと第ｊの出力端子ＴＳＱＡｊの間に設けられるＰ型トランジスターＴＰ３と、第ｊの出力端子ＴＳＱＡｊと低電位側電源ＶＳＳとの間に設けられるＮ型トランジスターＴＮ３を有する。信号生成回路１６５は、Ｐ型トランジスターＴＰ３に入力される第１信号ＰＩＮと、Ｎ型トランジスターＴＮ３に入力される第２信号ＮＩＮを、入力信号ＩＮｊと制御信号ＥＮＢｊに基づき生成する。
【００５７】
信号生成回路１６５は、インバーターＩＮＶ１と、ＮＡＮＤ回路ＮＡ１と、ＮＯＲ回路ＮＯ１を含む。また信号生成回路１６５は、インバーターＩＮＶ２〜ＩＮＶ７と、レベルシフターＬＳ１、ＬＳ２を含むことができる。図１１の例では、レベルシフターＬＳ１及びＬＳ２は、電圧レベルのシフト、及び信号の反転を行う。
【００５８】
インバーターＩＮＶ１には、制御信号ＥＮＢｊが入力される。ＮＡＮＤ回路ＮＡ１には、制御信号ＥＮＢｊ及び入力信号ＩＮｊが入力される。ＮＯＲ回路ＮＯ１には、インバーターＩＮＶ１の出力と入力信号ＩＮｊが入力される。ＮＡＮＤ回路ＮＡ１の出力は、インバーターＩＮＶ２、インバーターＩＮＶ３、レベルシフターＬＳ１、及びインバーターＩＮＶ４を介して、第１信号ＰＩＮとしてＰ型トランジスターＴＰ３のゲートに入力される。ＮＯＲ回路ＮＯ１の出力は、インバーターＩＮＶ５、インバーターＩＮＶ６、レベルシフターＬＳ２、及びインバーターＩＮＶ７を介して、第２信号ＮＩＮとしてＮ型トランジスターＴＮ３のゲートに入力される。
【００５９】
図１２は、制御信号ＥＮＢｊ、入力信号ＩＮｊ、第１信号ＰＩＮ、第２信号ＮＩＮ、及び出力信号であるスイッチ信号ＳＥＬＡｊを説明する信号波形図である。図１１の構成においては、制御信号ＥＮＢｊはアクティブの場合にローレベルとなり、非アクティブの場合にハイレベルとなる信号である。
【００６０】
入力信号ＩＮｊは、ｔ５において第１の入力電圧レベルから第２の入力電圧レベルに変化し、ｔ７において第２の入力電圧レベルから第１の入力電圧レベルに変化する。制御信号ＥＮＢｊは、ｔ５から第１期間の間、及びｔ７から第２期間の間、アクティブとなり、他の期間で非アクティブとなる。ここで第１期間は図９に示した第１の遷移期間Ｔ１に対応し、第２期間は第２の遷移期間Ｔ２に対応する。
【００６１】
第１信号ＰＩＮの論理レベルは、ＮＡＮＤ回路ＮＡ１の出力の論理レベルに対応する。よって信号生成回路１６５は、図１２に示すように、第１期間の終了タイミングであるｔ６においてＰ型トランジスターＴＰ３をオフ状態からオン状態に変化させ、第２期間の開始タイミングであるｔ７においてＰ型トランジスターＴＰ３をオン状態からオフ状態に変化させる第１信号ＰＩＮを生成する。即ち、第１信号ＰＩＮは、ｔ６〜ｔ７においてローレベルであり、それ以外の期間でハイレベルとなる信号である。
【００６２】
また第２信号ＮＩＮの論理レベルは、ＮＯＲ回路ＮＯ１の出力の論理レベルに対応する。よって信号生成回路１６５は、第１期間の開始タイミングであるｔ５においてＮ型トランジスターＴＮ３をオン状態からオフ状態に変化させ、第２期間の終了タイミングであるｔ８においてＮ型トランジスターＴＮ３をオフ状態からオン状態に変化させる第２信号ＮＩＮを生成する。即ち、第２信号ＮＩＮは、ｔ５〜ｔ８においてローレベルであり、それ以外の期間でハイレベルとなる信号である。
【００６３】
Ｐ型トランジスターＴＰ３がオフ状態且つＮ型トランジスターＴＮ３がオン状態の場合、出力端子ＴＳＱＡｊは低電位側電源ＶＳＳに接続されるため、スイッチ信号ＳＥＬＡｊは非アクティブとなる。Ｐ型トランジスターＴＰ３がオン状態且つＮ型トランジスターＴＮ３がオフ状態の場合、出力端子ＴＳＱＡｊは高電位側電源ＶＤＤに接続されるため、スイッチ信号ＳＥＬＡｊはアクティブとなる。Ｐ型トランジスターＴＰ３とＮ型トランジスターＴＮ３の両方がオフ状態の場合、出力端子ＴＳＱＡｊは高電位側電源ＶＤＤと低電位側電源ＶＳＳのいずれにも接続されないため、出力端子ＴＳＱＡｊがハイインピーダンス状態に設定される。
【００６４】
図１１に示した構成の第ｊのスイッチ信号出力ユニット１６３−ｊを用いることによって、スイッチ信号ＳＥＬＡｊの電圧レベルの遷移期間において、出力端子ＴＳＱＡｊをハイインピーダンス状態に設定することが可能になる。
【００６５】
４．変形例
以下、いくつかの変形例について説明する。
【００６６】
４．１  スイッチ信号出力ユニットの変形例
第ｊのスイッチ信号出力ユニット１６３−ｊは、スイッチ信号ＳＥＬＡｊの電圧レベルの遷移期間において、出力端子ＴＳＱＡｊをハイインピーダンス状態に設定できればよく、図１１の構成には限定されない。
【００６７】
図１３は、第ｊのスイッチ信号出力ユニット１６３−ｊの他の構成を説明する図である。図１３の第ｊのスイッチ信号出力ユニット１６３−ｊは、インバーターＩＮＶ８〜ＩＮＶ１２と、レベルシフターＬＳ３、ＬＳ４と、トランスファーゲートＴＳＧを含む。レベルシフターＬＳ３及びＬＳ４は、電圧レベルのシフト、及び信号の反転を行う。図１３のトランスファーゲートＴＳＧは、Ｐ型トランジスターＴＰ４及びＮ型トランジスターＴＮ４を含むＣＭＯＳトランスファーゲートである。
【００６８】
図１３に示すように、第ｊのスイッチ信号出力ユニット１６３−ｊのトランスファーゲートＴＳＧは、制御信号ＥＮＢｊのアクティブ／非アクティブに基づいてオン／オフが制御されるスイッチである。トランスファーゲートＴＳＧがオンの場合、第ｊのスイッチ信号出力ユニット１６３−ｊは、入力信号ＩＮｊに基づく信号をスイッチ信号ＳＥＬＡｊとして出力する。トランスファーゲートＴＳＧがオフの場合、第ｊのスイッチ信号出力ユニット１６３−ｊは、出力端子ＴＳＱＡｊをハイインピーダンス状態に設定する。
【００６９】
図１４は、第ｊのスイッチ信号出力ユニット１６３−ｊのさらに他の構成を説明する図である。図１４の第ｊのスイッチ信号出力ユニット１６３−ｊは、インバーターＩＮＶ１３〜ＩＮＶ１６と、レベルシフターＬＳ５、ＬＳ６と、Ｐ型トランジスターＴＰ５、ＴＰ６と、Ｎ型トランジスターＴＮ５、ＴＮ６を含む。
【００７０】
Ｐ型トランジスターＴＰ５のゲートに制御信号ＥＮＢｊの反転信号が入力され、Ｎ型トランジスターＴＮ５のゲートに制御信号ＥＮＢｊが入力される。Ｐ型トランジスターＴＰ５及びＮ型トランジスターＴＮ５は、制御信号ＥＮＢｊが非アクティブの場合に両方がオンになり、制御信号ＥＮＢｊがアクティブの場合に両方がオフになる。ここでは、非アクティブとはハイレベルに対応し、アクティブとはローレベルに対応する。即ち、制御信号ＥＮＢｊがアクティブの場合、出力端子ＴＳＱＡｊは、高電位側電源ＶＤＤと低電位側電源ＶＳＳのいずれにも接続されないため、ハイインピーダンス状態となる。
【００７１】
一方、制御信号ＥＮＢｊが非アクティブの場合、Ｐ型トランジスターＴＰ６は高電位側電源ＶＤＤに接続され、Ｎ型トランジスターＴＮ６は低電位側電源ＶＳＳに接続される。即ち、第ｊのスイッチ信号出力ユニット１６３−ｊは、入力信号の入力電圧レベルに応じた信号を、スイッチ信号ＳＥＬＡｊとして出力する。
【００７２】
４．２  第２のスイッチ信号出力回路の構成例
以上では、第１のスイッチ信号出力回路１６１について説明した。第１のスイッチ信号の出力端子群ＴＳＱＡ１〜ＴＳＱＡ８と、第２のスイッチ信号の出力端子群ＴＳＱＢ１〜ＴＳＱＢ８のいずれか一方を、スイッチ信号の遷移期間においてハイインピーダンス状態に設定することによって、ショート状態の発生を抑制可能である。即ち、第１のスイッチ信号の出力端子群をハイインピーダンス状態に設定可能である場合、第２のスイッチ信号出力回路１６２は、出力端子群ＴＳＱＢ１〜ＴＳＱＢ８をハイインピーダンス状態に設定する必要はない。
【００７３】
この場合、第２のスイッチ信号出力回路１６２に含まれるスイッチ信号出力ユニットは、従来手法と同様に、制御信号ＥＮＢが入力されない構成であってもよい。即ち、第２のスイッチ信号出力回路１６２に含まれるスイッチ信号出力ユニットは、入力信号ＩＮのバッファリング及びレベルシフトを行った信号を、第２のスイッチ信号群ＳＥＬＢ１〜ＳＥＬＢ８として出力する。
【００７４】
或いは、第２のスイッチ信号出力回路１６２に含まれるスイッチ信号出力ユニットは、図１１、図１３、及び図１４のいずれかと同様の構成であり、且つ、非アクティブである制御信号ＥＮＢが入力される構成であってもよい。この場合、スイッチ信号の遷移期間においても、制御信号ＥＮＢｊが非アクティブであるため、第２のスイッチ信号出力回路１６２は出力端子群をハイインピーダンス状態に設定しない。
【００７５】
或いは、出力端子群をハイインピーダンス状態にするスイッチ信号出力回路が、タイミングに応じて切り替え可能に構成されてもよい。例えば、所与の期間においては、第１のスイッチ信号群のスイッチ信号の遷移期間において第１のスイッチ信号出力回路１６１が出力端子群ＴＳＱＡ１〜ＴＳＱＡ８をハイインピーダンス状態に設定し、且つ、第２のスイッチ信号出力回路１６２は出力端子群ＴＳＱＢ１〜ＴＳＱＢ８をハイインピーダンス状態に設定しない。そして上記所与の期間と異なる期間においては、第２のスイッチ信号群のスイッチ信号の遷移期間において第２のスイッチ信号出力回路１６２が出力端子群ＴＳＱＢ１〜ＴＳＱＢ８をハイインピーダンス状態に設定し、且つ、第１のスイッチ信号出力回路１６１は出力端子群ＴＳＱＡ１〜ＴＳＱＡ８をハイインピーダンス状態に設定しない。
【００７６】
また、スイッチ信号の出力先であるスイッチ信号線に応じて、出力端子群をハイインピーダンス状態にするスイッチ信号出力回路が異なる構成としてもよい。例えば、スイッチ信号線ＳＷＬ１に関しては、第１のスイッチ信号出力回路１６１が出力端子ＴＳＱＡ１をハイインピーダンス状態に設定し、且つ、第２のスイッチ信号出力回路１６２は出力端子ＴＳＱＢ１をハイインピーダンス状態に設定しない。スイッチ信号線ＳＷＬ２に関しては、第２のスイッチ信号出力回路１６２が出力端子ＴＳＱＢ２をハイインピーダンス状態に設定し、且つ、第１のスイッチ信号出力回路１６１は出力端子ＴＳＱＡ２をハイインピーダンス状態に設定しない。スイッチ信号線ＳＷＬ３〜ＳＷＬ８に関しても同様である。このようにすれば、いずれの側の出力端子をハイインピーダンス状態にするかを柔軟に設定可能である。
【００７７】
５．電気光学装置、電子機器
図１５は、表示ドライバー１０を含む電気光学装置３５０の構成例である。電気光学装置３５０は、表示ドライバー１０、電気光学パネル２００を含む。電気光学パネル２００は、図２に示したように、デマルチプレクサー回路ＤＭＸと、画素領域２１０と、スイッチ信号線群ＳＷＬ１〜ＳＷＬ８と、を含む。画素領域２１０は、データ線ＳＬ１１〜ＳＬ１８、…、ＳＬＮ１〜ＳＬＮ８と走査線ＧＬ１〜ＧＬＭと複数の画素が設けられる領域である。
【００７８】
電気光学パネル２００は、例えばアクティブマトリックス型の液晶表示パネルである。例えば表示ドライバー１０はフレキシブル基板に実装され、そのフレキシブル基板が電気光学パネル２００に接続され、フレキシブル基板に形成された配線によって表示ドライバー１０の画像信号出力端子と電気光学パネル２００の画像信号入力端子とが接続される。或いは、表示ドライバー１０はリジッド基板に実装され、リジッド基板と電気光学パネル２００とがフレキシブル基板により接続され、フレキシブル基板に形成された配線によって表示ドライバー１０の画像信号出力端子と電気光学パネル２００の画像信号入力端子とが接続されてもよい。
【００７９】
図１６は、表示ドライバー１０を含む電子機器３００の構成例である。電子機器３００は、処理装置３１０、表示コントローラー３２０、表示ドライバー１０、電気光学パネル２００、メモリー３３０、通信インターフェース３４０、操作インターフェース３６０を含む。電子機器３００の具体例としては、例えばメーターパネルなどのパネル機器やカーナビゲーションシステム等の車載機器、プロジェクター、ヘッドマウントディスプレイ、印刷装置、携帯情報端末、携帯型ゲーム端末、ロボット、或いは情報処理装置などの種々の電子機器がある。
【００８０】
操作インターフェース３６０は、ユーザーからの種々の操作を受け付けるユーザーインターフェースである。操作インターフェース３６０は、例えば、ボタンやマウスやキーボード、電気光学パネル２００に装着されたタッチパネル等である。通信インターフェース３４０は、画像データや制御データの入出力を行うデータインターフェースである。通信インターフェース３４０は、例えば無線ＬＡＮや近距離無線通信等の無線通信インターフェース、或いは有線ＬＡＮやＵＳＢ等の有線通信インターフェースである。メモリー３３０は、例えば通信インターフェース３４０から入力されたデータを記憶したり、或いは、処理装置３１０のワーキングメモリーとして機能したりする。メモリー３３０は、例えばＲＡＭやＲＯＭ等のメモリー、或いはＨＤＤ等の磁気記憶装置、或いはＣＤドライブ、ＤＶＤドライブ等の光学記憶装置等である。表示コントローラー３２０は、通信インターフェース３４０から入力された或いはメモリー３３０に記憶された画像データを処理して表示ドライバー１０に転送する。表示ドライバー１０は、表示コントローラー３２０から転送された画像データに基づいて電気光学パネル２００に画像を表示させる。処理装置３１０は、電子機器３００の制御処理や、種々の信号処理等を行う。処理装置３１０は、例えばＣＰＵやＭＰＵ等のプロセッサー、或いはＡＳＩＣ等である。
【００８１】
例えば電子機器３００がプロジェクターである場合、電子機器３００は更に光源と光学装置とを含む。光学装置とは、例えばレンズ、プリズム、ミラー等である。電気光学パネル２００が透過型である場合、光学装置が光源からの光を電気光学パネル２００に入射させ、電気光学パネル２００を透過した光をスクリーンに投影させる。電気光学パネル２００が反射型である場合、光学装置が光源からの光を電気光学パネル２００に入射させ、電気光学パネル２００から反射された光をスクリーンに投影させる。
【００８２】
本発明の一態様は、電気光学パネルが有するデマルチプレクサー回路の第１〜第Ｎ（Ｎは２以上の整数）のデマルチプレクサーに接続される第１〜第Ｎの画像信号線に対して、第１〜第Ｎの画像信号を出力する第１〜第Ｎの駆動ユニットを含む駆動回路と、前記電気光学パネルの前記第１〜第Ｎのデマルチプレクサーに接続されるスイッチ信号線群の一端に対して、第１のスイッチ信号群を出力する第１のスイッチ信号出力回路と、前記スイッチ信号線群の他端に対して、第２のスイッチ信号群を出力する第２のスイッチ信号出力回路と、を含み、前記駆動回路の前記第１〜第Ｎの駆動ユニットの第ｉ（ｉは１≦ｉ≦Ｎの整数）の駆動ユニットは、前記第１〜第Ｎの画像信号線の第ｉの画像信号線に対して、前記電気光学パネルの複数のデータ線に対応する複数の画像信号が時分割に多重化された第ｉの画像信号を出力し、第１〜第Ｎのデマルチプレクサーの第ｉのデマルチプレクサーは、前記スイッチ信号線群に接続される複数のスイッチ素子を含み、前記第ｉの画像信号に時分割に多重化された前記複数の画像信号のそれぞれを、前記複数のデータ線のうちの対応するデータ線に分配し、前記第１のスイッチ信号出力回路は、前記第１のスイッチ信号群のスイッチ信号の電圧レベルの遷移期間において、前記第１のスイッチ信号群の出力端子群をハイインピーダンス状態に設定する表示ドライバーに関係する。
【００８３】
本発明の一態様によれば、表示ドライバーはスイッチ信号線群の両端からスイッチ信号を入力する。このようにすれば、電気光学パネルが高解像度化及び高速駆動化した場合であっても、安定したスイッチ信号を入力することが可能になる。また第１のスイッチ信号出力回路は、スイッチ信号の電圧レベルの遷移期間において、第１のスイッチ信号群の出力端子群をハイインピーダンス状態に設定する。このようにすれば、２つのスイッチ信号のタイミングが一致しない場合にも、異常な電流が流れることを抑制できる。
【００８４】
本発明の一態様では、前記第１のスイッチ信号出力回路は、前記第１のスイッチ信号群のスイッチ信号の電圧レベルが第１の電圧レベルから第２の電圧レベルに遷移する第１の遷移期間と、前記第１のスイッチ信号群のスイッチ信号の電圧レベルが前記２の電圧レベルから前記第１の電圧レベルに遷移する第２の遷移期間において、前記第１のスイッチ信号群の前記出力端子群を前記ハイインピーダンス状態に設定してもよい。
【００８５】
このようにすれば、第１の電圧レベルから第２の電圧レベルへの遷移、及び第２の電圧レベルから第１の電圧レベルへの遷移のいずれの遷移期間においても、適切に出力端子群をハイインピーダンス状態に設定することが可能になる。
【００８６】
本発明の一態様では、前記第２のスイッチ信号出力回路は、前記第１のスイッチ信号出力回路の前記第１の遷移期間において、前記第２のスイッチ信号群のスイッチ信号の電圧レベルを前記第１の電圧レベルから前記第２の電圧レベルに遷移させ、前記第１のスイッチ信号出力回路の前記第２の遷移期間において、前記第２のスイッチ信号群のスイッチ信号の電圧レベルを前記第２の電圧レベルから前記第１の電圧レベルに遷移させてもよい。
【００８７】
このようにすれば、スイッチ信号線の一方側に接続される出力端子がハイインピーダンス状態の期間において、他方側に接続される出力端子のスイッチ信号の電圧レベルが遷移する。そのため、ショート状態の発生を適切に抑制できる。
【００８８】
本発明の一態様では、前記第１のスイッチ信号出力回路は、前記第１のスイッチ信号群である第１〜第Ｋ（Ｋは２以上の整数）のスイッチ信号を、前記出力端子群である第１〜第Ｋの出力端子に出力する第１〜第Ｋのスイッチ信号出力ユニットを含み、前記第１〜第Ｋのスイッチ信号出力ユニットの第ｊ（ｊは１≦ｊ≦Ｋの整数）のスイッチ信号出力ユニットは、前記遷移期間において、前記第１〜第Ｋの出力端子の第ｊの出力端子を前記ハイインピーダンス状態に設定してもよい。
【００８９】
このようにすれば、出力端子群に含まれる各出力端子を適切にハイインピーダンス状態に設定することが可能になる。
【００９０】
本発明の一態様では、前記第ｊのスイッチ信号出力ユニットは、第ｊのスイッチ信号を生成するための入力信号と、制御信号が入力され、前記制御信号は、前記入力信号が第１の入力電圧レベルから第２の入力電圧レベルに変化するタイミングから第１の期間の間、アクティブになり、前記入力信号が前記第２入力電圧レベルから前記第１の入力電圧レベルに変化するタイミングから第２の期間の間、アクティブになり、前記第ｊのスイッチ信号出力ユニットは、前記第１の期間及び前記第２の期間において、前記第ｊの出力端子を前記ハイインピーダンス状態に設定してもよい。
【００９１】
このようにすれば、制御信号及び入力信号に基づいて、出力端子群に含まれる各出力端子を適切にハイインピーダンス状態に設定することが可能になる。
【００９２】
本発明の一態様では、前記第ｊのスイッチ信号出力ユニットは、高電位側電源と前記第ｊの出力端子の間に設けられるＰ型トランジスターと、前記第ｊの出力端子と低電位側電源との間に設けられるＮ型トランジスターを有するバッファー回路と、前記Ｐ型トランジスターに入力される第１信号と、前記Ｎ型トランジスターに入力される第２信号を、前記入力信号と前記制御信号に基づき生成する信号生成回路と、を含んでもよい。
【００９３】
このように、高電位側電源と低電位側電源との間に設けられるＰ型トランジスター及びＮ型トランジスターに、制御信号及び入力信号に基づく信号を入力することによって、出力端子をハイインピーダンス状態に設定することが可能になる。
【００９４】
本発明の一態様では、前記信号生成回路は、前記第１期間の終了タイミングにおいて前記Ｐ型トランジスターをオフ状態からオン状態に変化させ、前記第２期間の開始タイミングにおいて前記Ｐ型トランジスターをオン状態からオフ状態に変化させる前記第１信号を生成し、前記第１期間の開始タイミングにおいて前記Ｎ型トランジスターをオン状態からオフ状態に変化させ、前記第２期間の終了タイミングにおいて前記Ｎ型トランジスターをオフ状態からオン状態に変化させる前記第２信号を生成してもよい。
【００９５】
このようにすれば、Ｐ型トランジスター及びＮ型トランジスターを用いて、適切な期間において、出力端子をハイインピーダンス状態に設定することが可能になる。
【００９６】
本発明の他の態様は、上記のいずれか一項に記載の表示ドライバーと、前記表示ドライバーに駆動される前記電気光学パネルと、を含み、前記電気光学パネルは、前記デマルチプレクサー回路と、前記データ線と走査線と複数の画素が設けられる画素領域と、前記スイッチ信号線群と、を含む電気光学装置に関係する。
【００９７】
本発明のさらに他の態様は、上記のいずれか一項に記載の表示ドライバーを含む電子機器に関係する。
【００９８】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また表示ドライバー、電気光学装置、電子機器の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【００９９】
１０…表示ドライバー、１１…表示ドライバー（比較例）、１１０…駆動回路、１２０…Ａ／Ｄ変換回路、１３０…処理回路、１４０…インターフェース回路、１５０…制御回路、１６０…スイッチ信号出力回路（比較例）、１６１…第１のスイッチ信号出力回路、１６２…第２のスイッチ信号出力回路、１６３−１〜１６３−８…スイッチ信号出力ユニット、１６４…バッファー回路、１６５…信号生成回路、２００…電気光学パネル、３００…電子機器、３１０…処理装置、３２０…表示コントローラー、３３０…メモリー、３４０…通信インターフェース、３５０…電気光学装置、３６０…操作インターフェース、ＡＭ１〜ＡＭＮ…アンプ回路、ＤＩ１〜ＤＩＮ…画像信号線、ＤＭＸ…デマルチプレクサー回路、ＤＭＸ１〜ＤＭＸＮ…デマルチプレクサー、ＧＬ１〜ＧＬＭ…走査線、ＩＮＶ１〜ＩＮＶ１６…インバーター、ＬＳ１〜ＬＳ６…レベルシフター、ＮＡ１…ＮＡＮＤ回路、ＮＯ１…ＮＯＲ回路、Ｐ１１ｓ〜Ｐ１８ｓ，ＰＮ１ｓ〜ＰＮ８ｓ…画素、ＳＤ１１〜ＳＤ１８，ＳＤＮ１〜ＳＤＮ８…スイッチ素子、ＳＥＬ１〜ＳＥＬ８…スイッチ信号（比較例）、ＳＥＬＡ１〜ＳＥＬＡ８，ＳＥＬＢ１〜ＳＥＬＢ８…スイッチ信号、ＳＬ１１〜ＳＬ１８，ＳＬＮ１〜ＳＬＮ８…データ線、ＳＷＬ１〜ＳＷＬ８…スイッチ信号線、ＴＨＳ…水平走査期間、ＴＩ１〜ＴＩＮ…画像信号入力端子、ＴＮ１〜ＴＮ６…Ｎ型トランジスター、ＴＰ１〜ＴＰ６…Ｐ型トランジスター、ＴＱ１〜ＴＱＮ…画像信号出力端子、ＴＳＧ…トランスファーゲート、ＴＳＱＡ１〜ＴＳＱＡ８，ＴＳＱＢ１〜ＴＳＱＢ８…スイッチ信号の出力端子、ＴＳＱ１〜ＴＳＱ８…スイッチ信号の出力端子（比較例）、ＶＩＤ１〜ＶＩＤ８…データ電圧、ＶＱ１〜ＶＱＮ…画像信号、ＶＤＤ…高電位側電源、ＶＳＳ…低電位側電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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