(57)【要約】      （修正有）【課題】バスマスターの機能の変更を伴わない方法により、メモリーアクセスを停止または抑制させる制御装置を提供する。【解決手段】プロジェクターにおいて、メモリー１０に対するアクセスを制御するプロセッサー２は、メモリー１０へのデータアクセスを実行する物理層コントローラー３５と、複数のバスマスター１８からメモリー１０に対するアクセス要求を受け付けて、アクセス要求を物理層コントローラー３５により実行させるメモリーコントローラー３１と、ＣＰＵ１１と、を備える。ＣＰＵ１１は、メモリー１０を省電力状態にする条件が満たされると、メモリーコントローラー３１を、アクセス要求を受け付けて実行を待機するビジー状態に移行させ、メモリーコントローラー３１の実行待機状態で、メモリー１０を省電力状態にする制御を実行させる。【選択図】図３
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【特許請求の範囲】
【請求項１】
メモリーに対するアクセスを制御する制御装置であって、
前記メモリーへのデータアクセスを実行するメモリーインターフェイス部と、
複数のバスマスターから前記メモリーに対するアクセス要求を受け付けて、前記アクセス要求を前記メモリーインターフェイス部により実行させるメモリーコントローラーと、
メモリーコントローラー管理部と、を備え、
前記メモリーコントローラー管理部は、
前記メモリーを省電力状態にする条件が満たされると、前記メモリーコントローラーを、前記アクセス要求を受け付けて実行を待機する実行待機状態に移行させ、
前記メモリーコントローラーの実行待機状態で、前記メモリーインターフェイス部により前記メモリーを前記省電力状態にする制御を実行させる、制御装置。
【請求項２】
前記メモリーコントローラーは、前記バスマスターの前記アクセス要求を所定の順序で実行し、前記アクセス要求の実行中は他の前記アクセス要求を受付可能であって実行を待機するビジー状態となり、前記実行待機状態では前記ビジー状態の動作を実行する、請求項１記載の制御装置。
【請求項３】
前記メモリーコントローラーは、
前記バスマスターの前記アクセス要求を受け付けて前記アクセス要求を前記メモリーインターフェイス部により実行させる第１データインターフェイスと、
前記メモリーコントローラー管理部の制御に従って、前記第１データインターフェイスを前記実行待機状態に移行させる第１制御インターフェイスと、を備える、請求項１または２記載の制御装置。
【請求項４】
前記メモリーインターフェイス部は、パラメーターに基づき前記メモリーへのアクセスを実行し、前記パラメーターが省電力状態用のパラメーターである場合に、前記メモリーを前記省電力状態にする制御を実行し、
前記メモリーコントローラー管理部は、前記メモリーコントローラーを前記実行待機状態にさせた後、前記メモリーインターフェイス部の前記パラメーターを、前記省電力状態用のパラメーターに変更させる、請求項１から３のいずれかに記載の制御装置。
【請求項５】
前記メモリーインターフェイス部は、
前記パラメーターに基づき前記メモリーへのアクセスを実行する物理層インターフェイスと、
前記メモリーコントローラー管理部の制御に従って物理層インターフェイスに前記パラメーターを設定する第２制御インターフェイスと、を備える、請求項４記載の制御装置。
【請求項６】
前記メモリーインターフェイス部は、キャリブレーションを実行して得られる補正データを利用してメモリーへのアクセスを実行し、
前記メモリーコントローラー管理部は、前記メモリーが前記省電力状態に移行する前に前記メモリーインターフェイス部の前記補正データを取得して保存し、前記メモリーインターフェイス部の前記補正データを変更させ、
前記メモリーが前記省電力状態から通常動作状態に復帰する場合に、保存していた前記補正データを前記メモリーインターフェイス部に設定する、請求項１から５のいずれかに記載の制御装置。
【請求項７】
画像データを記憶するメモリーと、
前記メモリーにアクセスして前記画像データを処理するプロセッサーと、
前記画像データに基づき画像を表示する表示部と、を備え、
前記プロセッサーは、
前記画像データを処理するデータ処理部を備え、
前記データ処理部からの前記メモリーへのアクセス要求に応じて前記メモリーに対するアクセスを制御する制御装置として機能し、
前記メモリーへのデータアクセスを実行するメモリーインターフェイス部と、
前記データ処理部から前記メモリーに対するアクセス要求を受け付けて、前記アクセス要求を前記メモリーインターフェイス部により実行させるメモリーコントローラーと、
メモリーコントローラー管理部と、を備え、
前記メモリーコントローラー管理部は、
前記メモリーを省電力状態にする条件が満たされると、前記メモリーコントローラーを、前記アクセス要求を受け付けて実行を待機する実行待機状態に移行させ、
前記メモリーコントローラーの実行待機状態で、前記メモリーインターフェイス部により前記メモリーを前記省電力状態にする制御を実行させる、表示装置。
【請求項８】
メモリーへのデータアクセスを実行するメモリーインターフェイス部と、複数のバスマスターから前記メモリーに対するアクセス要求を受け付けて、前記アクセス要求を前記メモリーインターフェイス部により実行させるメモリーコントローラーと、を用いるメモリーの制御方法であって、
前記メモリーを省電力状態にする条件が満たされると、前記メモリーコントローラーを、前記アクセス要求を受け付けて実行を待機する実行待機状態に移行させ、
前記メモリーコントローラーの実行待機状態で、前記メモリーインターフェイス部により前記メモリーを前記省電力状態にする制御を実行させる、メモリーの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御装置、表示装置、メモリーの制御方法に関する。
【背景技術】
【０００２】
従来、デバイスからメモリーへのアクセスを制御する手段を備えた装置において、消費電力を削減する手法が提案されている（例えば、特許文献１参照）。特許文献１記載の装置は、メモリーへのアクセス要求が発生しない間にメモリー制御のクロックを停止することで、消費電力を削減する。この装置は、バスマスターに対してリクエストマスク信号を送信し、バスマスターからのアクセス要求をマスクすることにより、メモリーへのアクセス要求が発生しない期間を作り出す。
メモリーへのアクセス要求を停止させる方法は、他にも提案されている（例えば、特許文献２参照）。特許文献２には、データ伝送の停止を指示する旨の停止指示信号を、マスターモジュールに送信することにより、メモリーへのアクセス要求を停止させる手法が開示されている。
このように、従来のメモリーへのアクセス要求を制御する方法では、バスマスターに信号を与えてバスマスターの機能を変更させていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−４６１３０号公報
【特許文献２】特開２０１１−９５９６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、バスマスターの機能の変更を伴わない方法により、メモリーアクセスを停止または抑制させることを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成する一態様は、メモリーに対するアクセスを制御する制御装置であって、前記メモリーへのデータアクセスを実行するメモリーインターフェイス部と、複数のバスマスターから前記メモリーに対するアクセス要求を受け付けて、前記アクセス要求を前記メモリーインターフェイス部により実行させるメモリーコントローラーと、メモリーコントローラー管理部と、を備え、前記メモリーコントローラー管理部は、前記メモリーを省電力状態にする条件が満たされると、前記メモリーコントローラーを、前記アクセス要求を受け付けて実行を待機する実行待機状態に移行させ、前記メモリーコントローラーの実行待機状態で、前記メモリーインターフェイス部により前記メモリーを前記省電力状態にする制御を実行させる、制御装置である。
【０００６】
上記制御装置において、前記メモリーコントローラーは、前記バスマスターの前記アクセス要求を所定の順序で実行し、前記アクセス要求の実行中は他の前記アクセス要求を受付可能であって実行を待機するビジー状態となり、前記実行待機状態では前記ビジー状態の動作を実行する構成であってもよい。
【０００７】
上記制御装置において、前記メモリーコントローラーは、前記バスマスターの前記アクセス要求を受け付けて前記アクセス要求を前記メモリーインターフェイス部により実行させる第１データインターフェイスと、前記メモリーコントローラー管理部の制御に従って、前記第１データインターフェイスを前記実行待機状態に移行させる第１制御インターフェイスと、を備える構成であってもよい。
【０００８】
上記制御装置において、前記メモリーインターフェイス部は、パラメーターに基づき前記メモリーへのアクセスを実行し、前記パラメーターが省電力状態用のパラメーターである場合に、前記メモリーを前記省電力状態にする制御を実行し、前記メモリーコントローラー管理部は、前記メモリーコントローラーを前記実行待機状態にさせた後、前記メモリーインターフェイス部の前記パラメーターを、前記省電力状態用のパラメーターに変更させる構成であってもよい。
【０００９】
上記制御装置において、前記メモリーインターフェイス部は、前記パラメーターに基づき前記メモリーへのアクセスを実行する物理層インターフェイスと、前記メモリーコントローラー管理部の制御に従って物理層インターフェイスに前記パラメーターを設定する第２制御インターフェイスと、を備える構成であってもよい。
【００１０】
上記制御装置において、前記メモリーインターフェイス部は、キャリブレーションを実行して得られる補正データを利用してメモリーへのアクセスを実行し、前記メモリーコントローラー管理部は、前記メモリーが前記省電力状態に移行する前に前記メモリーインターフェイス部の前記補正データを取得して保存し、前記メモリーインターフェイス部の前記補正データを変更させ、前記メモリーが前記省電力状態から通常動作状態に復帰する場合に、保存していた前記補正データを前記メモリーインターフェイス部に設定する構成であってもよい。
【００１１】
上記目的を達成する一態様は、画像データを記憶するメモリーと、前記メモリーにアクセスして前記画像データを処理するプロセッサーと、前記画像データに基づき画像を表示する表示部と、を備え、前記プロセッサーは、前記画像データを処理するデータ処理部を備え、前記データ処理部からの前記メモリーへのアクセス要求に応じて前記メモリーに対するアクセスを制御する制御装置として機能し、前記メモリーへのデータアクセスを実行するメモリーインターフェイス部と、前記データ処理部から前記メモリーに対するアクセス要求を受け付けて、前記アクセス要求を前記メモリーインターフェイス部により実行させるメモリーコントローラーと、メモリーコントローラー管理部と、を備え、前記メモリーコントローラー管理部は、前記メモリーを省電力状態にする条件が満たされると、前記メモリーコントローラーを、前記アクセス要求を受け付けて実行を待機する実行待機状態に移行させ、前記メモリーコントローラーの実行待機状態で、前記メモリーインターフェイス部により前記メモリーを前記省電力状態にする制御を実行させる、表示装置である。
【００１２】
上記目的を達成する一態様は、メモリーへのデータアクセスを実行するメモリーインターフェイス部と、複数のバスマスターから前記メモリーに対するアクセス要求を受け付けて、前記アクセス要求を前記メモリーインターフェイス部により実行させるメモリーコントローラーと、を用いるメモリーの制御方法であって、前記メモリーを省電力状態にする条件が満たされると、前記メモリーコントローラーを、前記アクセス要求を受け付けて実行を待機する実行待機状態に移行させ、前記メモリーコントローラーの実行待機状態で、前記メモリーインターフェイス部により前記メモリーを前記省電力状態にする制御を実行させる、メモリーの制御方法である。
【００１３】
上記目的を達成する態様は、上述した制御装置、表示装置、メモリーの制御方法以外の種々の形態で実現されてもよい。例えば、上記のメモリーの制御方法を実行するためにコンピューターまたはプロセッサーが実行するプログラムであってもよい。上記プログラムを記録した記録媒体、プログラムを配信するサーバー装置、上記プログラムを伝送する伝送媒体、上記プログラムを搬送波内に具現化したデータ信号等であってもよい。
【図面の簡単な説明】
【００１４】
【図１】プロジェクターのブロック図。
【図２】プロセッサーのブロック図。
【図３】プロセッサーのブロック図。
【図４】プロセッサーの動作を示すシーケンス図。
【発明を実施するための形態】
【００１５】
［プロジェクターの構成］
図１は、プロジェクター１の構成を示すブロック図である。
プロジェクター１は、プロセッサー２、及びメモリー１０を備える。プロセッサー２は、メモリー１０を利用してデータ処理を実行し、プロジェクター１の各部を制御する。プロセッサー２の詳細は後述する。メモリー１０は、揮発性の記憶領域を有し、例えば、ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）で構成される。プロセッサー２は、メモリー１０にアクセスしてデータ処理を実行する。また、プロセッサー２は、メモリー１０へのアクセスを制御する機能を備え、制御装置として機能する。
【００１６】
プロジェクター１は、画像光ＰＬを形成してスクリーンＳＣに投射する投射部５０を備える。また、投射部５０には、投射部５０を駆動する駆動回路６２、及び、光変調装置駆動部６３が接続される。駆動回路６２及び光変調装置駆動部６３は、プロセッサー２に接続され、プロセッサー２の制御に従って動作する。投射部５０は表示部に相当する。
【００１７】
投射部５０は、光源５１と、光変調装置５２と、光学ユニット５３と、を備える。
光源５１は、ランプや固体光源で構成され、駆動回路６２から供給される電力により発光する。例えば、光源５１には、ハロゲンランプ、キセノンランプ、超高圧水銀ランプ等のランプを用いることができる。また、光源５１は、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）やレーザー光源等の固体光源であってもよい。
駆動回路６２は、プロセッサー２の制御に従って、光源５１に駆動電流やパルスを供給する。
【００１８】
光変調装置５２は、光源５１が発する光を変調して画像光ＰＬを生成し、画像光ＰＬを光学ユニット５３に照射する。
光変調装置５２は、例えば、透過型の液晶ライトバルブ、反射型の液晶ライトバルブ、デジタルミラーデバイス等の光変調素子を備える。光変調装置５２の光変調素子には光変調装置駆動部６３が接続される。光変調装置駆動部６３は、プロセッサー２の制御に従って光変調装置５２を駆動し、光変調素子にフレーム単位で画像を描画する。例えば、光変調装置５２が液晶ライトバルブで構成される場合、光変調装置駆動部６３は液晶ドライバー回路である。
【００１９】
光学ユニット５３は、レンズやミラー等の光学素子を備え、光変調装置５２で変調された画像光ＰＬをスクリーンＳＣに向けて投射する。
【００２０】
プロジェクター１は、不揮発性メモリー６１を備える。不揮発性メモリー６１は、例えば、フラッシュメモリー、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等で構成される。不揮発性メモリー６１は、プロセッサー２によって処理される各種のデータを不揮発的に記憶する。例えば、不揮発性メモリー６１は、画像処理や、投射部５０を制御する制御処理等に関する設定値を記憶する。また、不揮発性メモリー６１は、プロジェクター１が投射部５０により投射する画像のソースとなる画像データを記憶してもよい。この場合、プロセッサー２は、不揮発性メモリー６１から画像データを読み出して画像処理を実行し、投射部５０により画像を投射させる。
【００２１】
図１では、一例として、プロジェクター１がインターフェイス６４、操作パネル６５、リモコン受光部６６を備える構成を示す。
インターフェイス６４は、プロジェクター１に外部の装置を接続する有線または無線のインターフェイスである。インターフェイス６４は、無線通信インターフェイスとして構成してもよい。この場合、インターフェイス６４は、アンテナ、ＲＦ回路、ベースバンド回路等を含む通信モジュールとすることができる。例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）、Ｗｉ−Ｆｉ（登録商標）を含む無線ＬＡＮ、ＮＦＣ（Ｎｅａｒ  Ｆｉｅｌｄ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ）等の無線通信を実行する。
【００２２】
図において、インターフェイス６４を「Ｉ／Ｆ」と省略して記載する。同様に、以下の説明で参照する各図において、後述する不揮発性メモリーインターフェイス１７を「不揮発性Ｉ／Ｆ」と記載し、第１データインターフェイス３２を「第１データＩ／Ｆ」と記載し、第１制御インターフェイス３４を「第１制御Ｉ／Ｆ」と記載する。また、第２データインターフェイス３６を「第２データＩ／Ｆ」と記載し、物理層インターフェイス３７を「物理層Ｉ／Ｆ」と記載し、第２制御インターフェイス３８を「第２制御Ｉ／Ｆ」と記載する。また、物理層コントローラー３５を「ＰＨＹ」と省略して記載する。
【００２３】
また、インターフェイス６４は、画像データが入力されるインターフェイスとすることができる。この場合、インターフェイス６４は、コネクター、及び、コネクターに接続される図示しないケーブルを介して画像データを受信するインターフェイス回路を備える。例えば、画像データの伝送規格であるＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）等に準拠した構成であってもよい。ＨＤＭＩは登録商標である。
【００２４】
インターフェイス６４は、外部の装置と通信する通信インターフェイスとして構成してもよい。この場合、インターフェイス６４は、コネクター、及び、コネクターを介してデータを送受信するインターフェイス回路を備える。例えば、Ｅｔｈｅｒｎｅｔ（登録商標）、ＩＥＥＥ１３９４、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）等のデータ通信を実行する回路として構成してもよい。
【００２５】
インターフェイス６４には、例えば、画像データを供給する画像供給装置を接続可能である。具体的には、ノート型ＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）、デスクトップ型ＰＣ、タブレット端末、スマートフォン、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）等を接続可能な構成とすることができる。また、ビデオ再生装置、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）プレーヤー、ブルーレイディスクプレーヤー等を接続可能な構成であってもよい。また、ハードディスクレコーダー、テレビチューナー装置、ＣＡＴＶ（Ｃａｂｌｅ  ｔｅｌｅｖｉｓｉｏｎ）のセットトップボックス、ビデオゲーム機等を接続可能な構成であってもよい。
インターフェイス６４に接続される装置は、データ処理機能を有する装置に限定されない。例えば、ＵＳＢメモリーデバイスや入力デバイス等のデバイスを接続可能な構成であってもよい。
【００２６】
操作パネル６５は、例えば、プロジェクター１の筐体に配置され、各種のスイッチを備える。操作パネル６５のスイッチが操作されると、操作されたスイッチに対応する操作信号がプロセッサー２に入力される。
リモコン受光部６６は、図示しないリモコンが送信する赤外線信号を受光して、受光した信号をデコードする。リモコン受光部６６は、受光した信号をデコードしたデータを、プロセッサー２に出力する。
【００２７】
プロセッサー２は、プロジェクター１の制御、及び、投射部５０により投射する画像に対するデータ処理を実行する。プロセッサー２は、投射する画像の画像ソースを選択する。本実施形態で、プロセッサー２は、画像ソースを、インターフェイス６４に入力される画像データ、或いは、不揮発性メモリー６１が記憶する画像データから選択する。プロセッサー２は、選択した画像ソースから画像データを取得し、画像処理を行う。
【００２８】
プロセッサー２は、画像ソースから取得した画像データに基づく画像をメモリー１０にフレーム毎に展開し、メモリー１０に展開した画像に対する各種処理を実行する。プロセッサー２は、例えば、画像データの解像度を、光変調装置５２の表示解像度に合わせて変換する解像度変換処理を実行する。また、プロセッサー２は、メモリー１０に展開した画像を光変調装置５２に描画するフレームレートを、画像ソースのフレームレートから変換するフレームレート変換処理を実行する。また、プロセッサー２は、投射部５０がスクリーンＳＣに投射する画像の台形歪みや糸巻き型歪みを補正する幾何補正処理を実行してもよい。また、プロセッサー２は、画像データの色調を補正する色調補正処理を実行してもよいし、画像ソースに基づきメモリー１０に展開された画像に他の画像を重畳して合成するＯＳＤ（Ｏｎ  Ｓｃｒｅｅｎ  Ｄｉｓｐｌａｙ）処理を実行してもよい。プロセッサー２は、その他の処理を実行してもよい。プロセッサー２は、処理後の画像を表示するための画像信号を生成し、光変調装置駆動部６３に出力する。
【００２９】
［プロセッサーの構成］
図２は、プロセッサー２の構成を示すブロック図である。
プロセッサー２は、１または複数のプロセッサーコア及びメモリーを統合した統合チップであり、例えば、ＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ）である。本実施形態のプロセッサー２は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１１、ＲＯＭ１２、及び、ＲＡＭ１３を備える。
【００３０】
図２の例では、プロセッサー２は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）コア１４を備える。また、ＵＳＢコントローラー１５、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）コントローラー１６、及び、不揮発性メモリーインターフェイス１７を備える。これらは、ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）コアとしてプロセッサー２に実装される。ＣＰＵ１１、ＲＯＭ１２、及びＲＡＭ１３も同様である。
【００３１】
図２の構成は一例であり、ＤＳＰコア１４、ＵＳＢコントローラー１５、ＰＣＩコントローラー１６、及び不揮発性メモリーインターフェイス１７はプロセッサー２に必須の構成ではない。また、プロセッサー２は、図２に示した機能ブロック以外のＩＰコアを搭載した構成とすることができる。例えば、プロセッサー２は、音声コーデックを搭載してもよい。また、プロセッサー２は、アンプ、Ａ／Ｄコンバーター、Ｄ／Ａコンバーター、電源回路、センサー等を搭載した構成であってもよい。また、プロセッサー２が搭載する機能ブロックはアナログ回路であってもよいし、デジタル回路であってもよい。
【００３２】
ＣＰＵ１１は、ＲＯＭ１２が記憶する制御プログラムを実行することにより、プロセッサー２の各部の制御、及び、プロジェクター１の制御を実行する。ＲＯＭ１２は、ＣＰＵ１１が実行する制御プログラムや、ＣＰＵ１１が処理する各種データを不揮発的に記憶する。ＲＡＭ１３は、ワークエリアを形成し、ＣＰＵ１１が処理するデータを一時的に記憶する。
【００３３】
ＤＳＰコア１４は、画像処理を実行し、投射部５０により投射される画像データを処理する。ＤＳＰコア１４は、上述した解像度変換処理、フレームレート変換処理、幾何補正処理、色調補正処理、ＯＳＤ処理等を実行する。ＤＳＰコア１４が実行する処理はこれらの処理に限定されない。ＤＳＰコア１４は、データ処理部に相当する。
【００３４】
ＵＳＢコントローラー１５は、インターフェイス６４が備えるＵＳＢコネクターに接続される装置との間の通信を制御する。
ＰＣＩコントローラー１６は、プロジェクター１の内部でプロセッサー２に周辺機器を接続するＰＣＩバスを介した通信を制御する。例えば、操作パネル６５及びリモコン受光部６６は、プロセッサー２にＰＣＩバスを介して接続される。また、駆動回路６２及び光変調装置駆動部６３を、ＰＣＩバスによりプロセッサー２に接続する構成であってもよい。
不揮発性メモリーインターフェイス１７は、不揮発性メモリー６１に接続され、プロセッサー２による不揮発性メモリー６１へのデータの書き込み、消去、及び、不揮発性メモリー６１からのデータの読み出しを制御する。
【００３５】
プロセッサー２は、メモリーサブシステム３０を備える。メモリーサブシステム３０は、メモリー１０に接続され、プロセッサー２の各部からメモリー１０に対するデータの書き込み、読み出し、消去のアクセスを制御する。具体的には、メモリーサブシステム３０は、ＣＰＵ１１、ＤＳＰコア１４、ＵＳＢコントローラー１５、ＰＣＩコントローラー１６、及び不揮発性メモリーインターフェイス１７の各部からメモリー１０に対するアクセスを制御する。
【００３６】
メモリーサブシステム３０は、プロセッサー２の各部からのアクセスの制御を行うメモリーコントローラー３１と、メモリー１０へのアクセスを実行する物理層コントローラー３５とを備える。
【００３７】
［メモリーアクセス制御］
図３は、プロセッサー２のブロック図であり、メモリーサブシステム３０の構成を詳細に示す。図４は、プロセッサー２のメモリー１０へのアクセス制御機能を示すシーケンス図である。
【００３８】
図３には、ＣＰＵ１１のほか、メモリー１０にアクセスする制御ブロックをバスマスター１８と記載する。バスマスター１８は、メモリー１０に対しホストとしてアクセスし、ＤＭＡＣ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌｌｅｒ）を備えるデバイスを指す。バスマスター１８は、例えば、図２に示したＤＳＰコア１４、ＵＳＢコントローラー１５、ＰＣＩコントローラー１６を含む。また、プロセッサー２は、その他のプロセッサーコアをバスマスター１８として備えていてもよい。
【００３９】
プロセッサー２では、ＣＰＵ１１からメモリー１０へのＩ／ＯアクセスＳ１１、及び、各々のバスマスター１８からメモリー１０へのアクセス要求Ｓ１３、Ｓ１５が発生する。
【００４０】
バス２０は、アービター２１を備える。アービター２１は、ＣＰＵ１１及びバスマスター１８のバス権の調停を行い、ＣＰＵ１１及びバスマスター１８のアクセスＳ１１、Ｓ１３、Ｓ１５が衝突しないように、アクセスを順次実行させる。
アービター２１は、バス２０に接続されるバスコントローラー等のハードウェアであってもよいし、ＣＰＵ１１または他のプロセッサーがプログラムを実行して実現してもよい。
【００４１】
メモリーサブシステム３０は、上述のようにメモリーコントローラー３１と物理層コントローラー３５により構成される。
メモリーコントローラー３１は、第１データインターフェイス３２を備える。第１データインターフェイス３２は、調停機構３３を有し、バス２０を経由して入力されるバスマスター１８からの要求を、調停機構３３によって調停する。第１データインターフェイス３２は、バスマスター１８からのアクセス要求Ｓ１３、Ｓ１５を調停機構３３によって順次処理し、物理層コントローラー３５へのアクセスを行う。物理層コントローラー３５は、メモリー１０へのデータアクセスを実行し、メモリーインターフェイス部として機能する。
【００４２】
物理層コントローラー３５は、第２データインターフェイス３６、及び物理層インターフェイス３７を備える。第２データインターフェイス３６は、メモリーコントローラー３１からのアクセスを受け付けるインターフェイスである。物理層インターフェイス３７は、メモリー１０に接続され、第２データインターフェイス３６で受け付けたアクセスを実行する。物理層インターフェイス３７がメモリー１０にアクセスした処理結果やメモリー１０から読み出したデータ等は第２データインターフェイス３６に出力される。このデータ等は、第２データインターフェイス３６から第１データインターフェイス３２を経由して、バスマスター１８に出力される。
【００４３】
物理層インターフェイス３７には、トレーニングデータ３７Ａが設定されている。トレーニングデータ３７Ａは、キャリブレーションシーケンスを実行して得られたデータである。物理層インターフェイス３７は、トレーニングデータ３７Ａに基づき調整されたアクセスを実行するので、メモリー１０のプロセス、電圧、温度によるばらつきの影響が軽減される。これにより、メモリーサブシステム３０とメモリー１０との接続性を高めることができる。トレーニングデータ３７Ａは、補正データに相当する。
【００４４】
ＣＰＵ１１は、後述するように、プロセッサー２のメモリーコントローラー３１及び物理層コントローラー３５を制御し、メモリー１０へのアクセス制御を実行させる。ＣＰＵ１１は、メモリーコントローラー管理部として機能する。
【００４５】
物理層コントローラー３５は、物理層インターフェイス３７に接続される第２制御インターフェイス３８を有する。第２制御インターフェイス３８は、ＣＰＵ１１に接続され、ＣＰＵ１１が送信するコマンドＳ２１に従って、物理層インターフェイス３７に物理層パラメーターＤ１を設定する処理を実行できる。物理層パラメーターＤ１は、物理層インターフェイス３７の動作状態を設定するパラメーターである。
【００４６】
本実施形態では、ＣＰＵ１１の制御により、物理層コントローラー３５が、メモリー１０の消費電力を抑制する省電力状態を実行できる。省電力状態は、通常の動作状態に比べてメモリー１０の消費電力を低下させた状態であり、メモリー１０に対するクロックの供給停止、メモリー１０の一部のバンクまたは全体に対する給電停止等が実行される。
第２制御インターフェイス３８が物理層インターフェイス３７に物理層パラメーターＤ１を設定することにより、物理層インターフェイス３７の動作を切り替えることができる。すなわち、省電力状態用の物理層パラメーターＤ１を物理層インターフェイス３７に設定すると、物理層インターフェイス３７は、メモリー１０を省電力状態に移行させる。物理層インターフェイス３７に、通常動作用の物理層パラメーターＤ１を設定すると、物理層インターフェイス３７はメモリー１０に対し通常動作を実行させる。通常動作は、バスマスター１８のアクセス要求Ｓ１３、Ｓ１５に応じて、物理層インターフェイス３７がメモリー１０にアクセスする動作状態を指す。
【００４７】
ＣＰＵ１１は、第２制御インターフェイス３８を制御して、物理層インターフェイス３７に、省電力状態用の物理層パラメーターＤ１を設定する処理、及び、通常動作用の物理層パラメーターＤ１を設定する処理を実行させる。
【００４８】
省電力状態用の物理層パラメーターＤ１、及び、通常動作用の物理層パラメーターＤ１は、ＲＯＭ１２に予め記憶されている。ＣＰＵ１１は、メモリー１０を通常動作状態から省電力状態に移行させる際に、ＲＯＭ１２から省電力状態用の物理層パラメーターＤ１を読み出す。ＣＰＵ１１は、設定を指示するコマンドＳ２１と物理層パラメーターＤ１とを、第２制御インターフェイス３８に送信し、第２制御インターフェイス３８により物理層パラメーターＤ１を設定させる。また、ＣＰＵ１１は、メモリー１０を省電力状態から通常動作状態に復帰させる際に、ＲＯＭ１２から通常動作状態用の物理層パラメーターＤ１を読み出す。ＣＰＵ１１は、設定を指示するコマンドＳ２１と物理層パラメーターＤ１とを、第２制御インターフェイス３８に送信し、第２制御インターフェイス３８により物理層パラメーターＤ１を設定させる。
【００４９】
物理層インターフェイス３７が有するトレーニングデータ３７Ａは、通常動作状態で物理層インターフェイス３７の動作を設定するデータであり、省電力状態では、物理層インターフェイス３７はトレーニングデータ３７Ａに基づく動作を実行しない。このため、メモリー１０が省電力状態に移行する際には、トレーニングデータ３７Ａを、省電力状態用のデータに置き換えることが好ましい。この場合、メモリー１０が省電力状態から通常動作状態に復帰する際に、物理層インターフェイス３７を、トレーニングデータ３７Ａに従って動作する状態にすることが好ましい。
【００５０】
ＣＰＵ１１は、メモリー１０を通常動作状態から省電力状態に移行させる際に、物理層インターフェイス３７からトレーニングデータ３７Ａを取得する。詳細には、ＣＰＵ１１は、第２制御インターフェイス３８に対し、トレーニングデータ３７Ａの取得を指示するコマンドＳ２１を送信する。ＣＰＵ１１のコマンドＳ２１に従って、第２制御インターフェイス３８は、物理層インターフェイス３７からトレーニングデータ３７Ａを取得し、ＣＰＵ１１に送信する。ＣＰＵ１１は、第２制御インターフェイス３８が送信するトレーニングデータ３７Ａを、ＲＡＭ１３に一時的に記憶させる。
【００５１】
ＣＰＵ１１は、メモリー１０を省電力状態から通常動作状態に復帰させる際に、ＲＡＭ１３からトレーニングデータ３７Ａを読み出す。ＣＰＵ１１は、第２制御インターフェイス３８に対し、トレーニングデータ３７Ａの設定を指示するコマンドＳ２１と、ＲＡＭ１３から読み出したトレーニングデータ３７Ａとを送信する。第２制御インターフェイス３８は、ＣＰＵ１１のコマンドＳ２１に従って、物理層インターフェイス３７にトレーニングデータ３７Ａを設定する。これにより、物理層インターフェイス３７は、トレーニングデータ３７Ａに基づき通常動作状態の動作を実行できる。ＣＰＵ１１がＲＡＭ１３にトレーニングデータ３７Ａを一時的に保持するので、物理層インターフェイス３７が通常動作状態に移行する際に、キャリブレーションとトレーニングをやり直す必要がなく、速やかに通常動作状態に復帰できるという利点がある。
【００５２】
メモリー１０を省電力状態に移行させる処理は、メモリーサブシステム３０からメモリー１０へのアクセスが無い間に実行する必要がある。メモリー１０へのアクセスを実行中に、物理層インターフェイス３７への物理層パラメーターＤ１の設定や、トレーニングデータ３７Ａの変更を行うと、メモリー１０へのアクセスが失敗し、プロセッサー２の動作のエラーが発生する可能性がある。その一方で、メモリー１０へのアクセスがなくなるまで待ってから省電力状態に移行する方法を採用すると、省電力状態に移行できるまでに長時間を要することが懸念される。
そこで、ＣＰＵ１１は、メモリー１０を省電力状態に移行させる際に、メモリー１０へのアクセスを発生させない制御を実行する。
【００５３】
メモリーコントローラー３１は、第１データインターフェイス３２を制御する第１制御インターフェイス３４を備える。第１制御インターフェイス３４は、ＣＰＵ１１の制御に従って、第１データインターフェイス３２をビジー状態に設定する機能を有する。
【００５４】
調停機構３３は、バスマスター１８のアクセス要求Ｓ１３、Ｓ１５が発生した場合に、各アクセス要求Ｓ１３、Ｓ１５の実行順序を決定し、決定した順序でアクセス要求Ｓ１３、Ｓ１５に対応して物理層コントローラー３５へのアクセスを行う。調停機構３３は、アクセス要求Ｓ１３、Ｓ１５のいずれか一つの要求に基づく動作の実行中に、別のアクセス要求に対してビジー状態となる。ビジー状態では、調停機構３３は、アクセス要求を受け付ける処理を行うが、アクセス要求を実行せず待機させる。このため、アクセス要求を行ったバスマスター１８は、バス２０がビジー状態であるために待機させられる。これらはバスマスター１８、及び第１データインターフェイス３２の通常のアクセス制御機能である。
【００５５】
ＣＰＵ１１は、第１制御インターフェイス３４に対して、ビジー状態への切替を指示するコマンドＳ３１を送信する。この場合、第１制御インターフェイス３４は、調停機構３３をビジー状態に切り換えさせる。これにより、調停機構３３は、アクセス要求Ｓ１３、Ｓ１５が発生していなくてもビジー状態を維持する。この状態では、バスマスター１８がアクセス要求Ｓ１３、Ｓ１５を送信しても、バス２０がビジー状態である場合と同様に、アクセス要求Ｓ１３、Ｓ１５が調停機構３３により受け付けられるが実行されない。このため、バスマスター１８は待機する。
【００５６】
従って、ＣＰＵ１１が調停機構３３をビジー状態に切り替えさせる制御を行うことで、一時的に、メモリーコントローラー３１からメモリー１０へのアクセスがされない状態とすることができる。このため、メモリー１０を省電力状態に移行させることができる。
【００５７】
メモリー１０を省電力状態から通常動作状態に復帰させる場合、ＣＰＵ１１は、第１制御インターフェイス３４に対して、ビジー状態の終了を指示するコマンドＳ３１を送信する。この場合、第１制御インターフェイス３４は、調停機構３３をビジー状態から通常動作状態に切り換えさせる。これにより、調停機構３３は、ビジー状態から復帰し、ビジー状態である間に受け付けたアクセス要求Ｓ１３、Ｓ１５を、順次処理する。
【００５８】
上記の一連の動作を、図４のシーケンス図に従って説明する。以下に説明する動作では、ＣＰＵ１１に対し、メモリー１０を省電力状態に移行させるトリガー、及び、省電力状態から通常動作状態に復帰させるトリガーが入力される。これらのトリガーは、インターフェイス６４から入力されるデータ、操作パネル６５やリモコン受光部６６から入力される信号等であってもよい。また、プロセッサー２が現在時刻を計時するＲＴＣ（Ｒｅａｌ  Ｔｉｍｅ  Ｃｌｏｃｋ）を備え、予めスケジュールされている時刻に省電力状態への移行及び通常動作状態への復帰を行う場合、ＲＴＣの出力に基づきＣＰＵ１１へのトリガーを発生させてもよい。メモリー１０を省電力状態に移行させるトリガーの発生は、メモリー１０を省電力状態に移行させる条件が成立したことに相当する。
【００５９】
ＣＰＵ１１は、省電力状態への移行のトリガーが発生すると（ステップＳＴ１）、第１制御インターフェイス３４に対しコマンドＳ３１を送信して、ビジー状態への切替を指示する（ステップＳＴ３）。
【００６０】
第１制御インターフェイス３４は、ＣＰＵ１１から送信されたコマンドＳ３１に対する応答を送信する（ステップＳＴ５）。第１制御インターフェイス３４は、メモリーコントローラー３１の調停機構３３をビジー状態に設定し（ステップＳＴ７）、これにより、第１データインターフェイス３２がビジー状態となる（ステップＳＴ９）。
【００６１】
ステップＳＴ９以後にバスマスター１８からアクセス要求が発生すると（ステップＳＴ１１）、このアクセス要求はメモリーコントローラー３１によって受け付けられるが、実行されず待機する。
【００６２】
ＣＰＵ１１は、第２制御インターフェイス３８に対し、トレーニングデータ３７Ａの取得を指示するコマンドＳ２１を送信する（ステップＳＴ１３）。このコマンドに従って第２制御インターフェイス３８が物理層インターフェイス３７からトレーニングデータ３７Ａを取得し、トレーニングデータ３７ＡがＣＰＵ１１に送信される（ステップＳＴ１５）。ＣＰＵ１１は、ステップＳＴ１５で受信したトレーニングデータ３７Ａを、ＲＡＭ１３に保存する（ステップＳＴ１７）。
【００６３】
ＣＰＵ１１は、省電力状態で使用する物理層パラメーターＤ１をＲＯＭ１２から読み出して、設定を指示するコマンドＳ２１とともに、第２制御インターフェイス３８に送信する（ステップＳＴ１９）。コマンドＳ２１に従って、第２制御インターフェイス３８が物理層インターフェイス３７に物理層パラメーターＤ１を設定すると、物理層インターフェイス３７及びメモリー１０が省電力状態に移行する（ステップＳＴ２１）。
【００６４】
ＣＰＵ１１は、省電力状態からの復帰のトリガーが発生すると（ステップＳＴ２３）、通常動作状態で使用する物理層パラメーターＤ１をＲＯＭ１２から読み出す。ＣＰＵ１１は、ＲＡＭ１３に保存したトレーニングデータ３７Ａを読み出す。ＣＰＵ１１は、物理層パラメーターＤ１と、トレーニングデータ３７Ａと、設定を指示するコマンドＳ２１とを、第２制御インターフェイス３８に送信する（ステップＳＴ２５）。
これにより、物理層インターフェイス３７は、メモリー１０を省電力状態から通常動作状態に復帰させ（ステップＳＴ２７）、トレーニングデータ３７Ａに基づく動作を開始する。
【００６５】
ＣＰＵ１１は、第１制御インターフェイス３４に対しコマンドＳ３１を送信して、ビジー状態の終了を指示する（ステップＳＴ２９）。第１制御インターフェイス３４は、コマンドＳ３１に従って、メモリーコントローラー３１のビジー状態を解除させ（ステップＳＴ３１）、第１データインターフェイス３２がアクセス要求を処理可能となる（ステップＳＴ３３）。
【００６６】
第１データインターフェイス３２は、ステップＳＴ９でビジー状態に移行してから受け付けたアクセス要求を、実行する（ステップＳＴ３５）。例えば、ステップＳＴ１１で発生したアクセス要求が、ステップＳＴ３５で実行される。物理層インターフェイス３７はアクセス要求に従ってメモリー１０へのアクセスを行い、実行結果をメモリーコントローラー３１に返す（ステップＳＴ３７）。これにより、アクセス要求を行ったバスマスター１８に、アクセス結果が返される（ステップＳＴ３９）。
【００６７】
以上説明したように、プロセッサー２は、メモリー１０に対するアクセスを制御する制御装置として機能し、ＣＰＵ１１を備える。プロセッサー２は、メモリー１０へのデータアクセスを実行する物理層コントローラー３５を備える。プロセッサー２は、複数のバスマスター１８からメモリー１０に対するアクセス要求を受け付けて、アクセス要求を物理層コントローラー３５により実行させるメモリーコントローラー３１を備える。ＣＰＵ１１は、メモリー１０を省電力状態にする条件が満たされると、メモリーコントローラー３１を、アクセス要求を受け付けて実行を待機する実行待機状態としてのビジー状態に移行させ、メモリーコントローラー３１のビジー状態で、物理層コントローラー３５によってメモリー１０を省電力状態にする制御を実行させる。メモリー１０を省電力状態にする条件は、例えば、省電力状態への移行のトリガーの発生（ステップＳＴ１）である。
【００６８】
本発明の制御装置、及び、メモリーの制御方法を適用したプロセッサー２によれば、バスマスター１８のアクセス要求に基づくメモリー１０へのアクセスを停止させて、メモリー１０を省電力状態に移行させることができる。このため、バスマスター１８の機能の変更を伴わない方法により、メモリー１０へのアクセスを停止または抑制させることができ、メモリー１０を省電力状態に移行させる際のエラーの発生を防止または抑制できる。
ＣＰＵ１１は、バスマスター１８及びメモリーコントローラー３１が通常有しているビジー状態の機能を利用して、メモリー１０へのアクセスがない状態を一時的に作り出すことができる。従って、メモリー１０へのアクセスがない状態を、容易に実装可能な方法により形成して、メモリー１０の省電力機能を実現できる。
【００６９】
ＣＰＵ１１は、ビジー状態の機能を利用して、メモリー１０へのアクセスがない状態を一時的に作り出すので、バスマスター１８を制御してアクセス要求を停止させる必要がない。また、メモリーコントローラー３１にアクセス要求を遮断する新たな機能を実装する必要もない。近年、Ｓｏｃ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等の統合プロセッサーの利用が拡大している。これらの統合プロセッサーが搭載するＩＰコアの数や種類は、増大する傾向にあり、バスマスターとして動作するＩＰコアの機能の全てを管理することは容易ではない。これは、プロジェクター１において画像データの処理に関するバスマスター１８を搭載したプロセッサー２についても例外ではない。
【００７０】
上述した従来の技術のように、例えば、バスマスター１８にＣＰＵ１１がコマンドを送信する方法により、バスマスター１８のアクセス要求を停止させる場合、このようなコマンドをバスマスター１８が搭載しているかどうかを確認すること自体が容易ではない。このため、バスマスター１８の種類や数が多い場合、従来の手法は、確実に実行できるとは言い切れず、実現性に懸念がある。
【００７１】
これに対し、本実施形態で説明した手法は、バスマスター１８の機能に影響を与えず、バスマスター１８を仕様通りに動作させながら、メモリー１０へのアクセスを一時的に停止させることができる。このため、メモリーコントローラー３１のビジー状態に対応可能なバスマスター１８として動作するＩＰコアに、本実施形態の構成を容易に適用可能である。このため、プロセッサー２は、バスマスター１８を搭載した統合プロセッサーに広く適用可能な、汎用性に富む方法により、メモリー１０の省電力化を図ることができる。
【００７２】
プロセッサー２を備えるプロジェクター１は、画像データを記憶するメモリー１０と、メモリー１０にアクセスして画像データを処理するプロセッサー２と、画像データに基づき画像を表示する投射部５０と、を備える。プロセッサー２は、画像データを処理するＤＳＰコア１４を備え、ＤＳＰコア１４からのメモリー１０へのアクセス要求に応じてメモリー１０に対するアクセスを制御する制御装置として機能する。プロセッサー２は、ＣＰＵ１１と、メモリー１０へのデータアクセスを実行する物理層コントローラー３５とを備える。プロセッサー２は、ＤＳＰコア１４からメモリー１０に対するアクセス要求を受け付けて、アクセス要求を物理層コントローラー３５により実行させるメモリーコントローラー３１を備える。ＣＰＵ１１は、メモリーコントローラー３１を、アクセス要求を受け付けて実行を待機する実行待機状態に移行させ、メモリーコントローラー３１の実行待機状態で、物理層コントローラー３５により、メモリー１０を省電力状態にする制御を実行させる。
【００７３】
本発明の表示装置を適用したプロジェクター１によれば、画像データに基づき画像を投射する際に、画像データを処理するプロセッサー２からメモリー１０へのアクセスを制御して、メモリー１０を省電力状態に移行させることができる。これにより、メモリー１０の省電力機能を利用することができ、ひいてはプロジェクター１の消費電力の低減を図ることができる。
【００７４】
メモリーコントローラー３１は、バスマスター１８のアクセス要求を所定の順序で実行する。メモリーコントローラー３１は、アクセス要求の実行中はアクセス要求を受付可能であって実行を待機するビジー状態となる。メモリーコントローラー３１は、ＣＰＵ１１の制御により、ビジー状態の動作を実行する。このように、ＣＰＵ１１は、メモリーコントローラー３１がアクセス調停のために有しているビジー状態を利用して、メモリー１０へのアクセスを一時的に停止させることができる。このため、メモリー１０へのアクセスを制御する統合プロセッサーに適用可能であり、汎用的な、メモリー１０の制御方法を提供できる。
【００７５】
メモリーコントローラー３１は、バスマスター１８のアクセス要求を受け付けて、アクセス要求を物理層コントローラー３５により実行させる第１データインターフェイス３２を備える。メモリーコントローラー３１は、ＣＰＵ１１の制御に従って、第１データインターフェイス３２をビジー状態に移行させる第１制御インターフェイス３４を備える。このため、第１データインターフェイス３２の動作を妨げることなく、ＣＰＵ１１の制御によって、第１データインターフェイス３２をビジー状態に移行させることができる。
【００７６】
物理層コントローラー３５は、物理層パラメーターＤ１に基づきメモリー１０へのアクセスを実行する。物理層コントローラー３５は、物理層パラメーターＤ１が省電力状態用の物理層パラメーターＤ１である場合に、メモリー１０を省電力状態とする。ＣＰＵ１１は、メモリーコントローラー３１をビジー状態にさせた後、物理層コントローラー３５の物理層パラメーターＤ１を、省電力状態用の物理層パラメーターＤ１に変更する。従って、ＣＰＵ１１が物理層コントローラー３５を制御することにより、メモリー１０を速やかに省電力状態に移行させることができる。さらに、ＣＰＵ１１が物理層コントローラー３５を制御するため、メモリーコントローラー３１がビジー状態となっていても、問題なくメモリー１０を省電力状態に移行させることができる。
【００７７】
物理層コントローラー３５は、物理層パラメーターＤ１に基づきメモリー１０へのアクセスを実行する物理層インターフェイス３７を備える。物理層コントローラー３５は、ＣＰＵ１１の制御に基づき物理層インターフェイス３７に物理層パラメーターＤ１を設定する第２制御インターフェイス３８を備える。このため、メモリー１０に接続された物理層インターフェイス３７の動作を妨げることなく、ＣＰＵ１１の制御によって、物理層インターフェイス３７に物理層パラメーターＤ１を設定できる。
【００７８】
物理層コントローラー３５は、キャリブレーションを実行して得られるトレーニングデータ３７Ａを利用してメモリー１０へのアクセスを実行する。ＣＰＵ１１は、メモリーが省電力状態に移行する前に物理層コントローラー３５のトレーニングデータ３７Ａを取得してＲＡＭ１３に保存する。ＣＰＵ１１は、トレーニングデータ３７Ａを保存してから、物理層コントローラー３５の補正データを変更させる。ＣＰＵ１１は、メモリー１０を省電力状態から通常動作状態に復帰させる場合に、ＲＡＭ１３に保存していたトレーニングデータ３７Ａを物理層コントローラー３５に設定する。このため、メモリー１０を省電力状態から通常動作状態に復帰させる際に、物理層インターフェイス３７に、適切なトレーニングデータ３７Ａを設定できる。また、物理層インターフェイス３７のトレーニングやキャリブレーションを省略できるので、メモリー１０を省電力状態から通常動作状態に復帰させる処理を速やかに完了できる。
【００７９】
なお、上述した実施形態は本発明を適用した具体的態様の例に過ぎず、本発明を限定するものではなく、異なる態様として本発明を適用することも可能である。
例えば、上記実施形態では、プロジェクター１の制御および画像処理を実行するプロセッサー２に、本発明を適用した構成例を説明した。本発明はこれに限定されず、バスマスターとして動作するデバイスが実装され、ＤＤＲ  ＳＤＲＡＭ等のメモリーに対するアクセス制御機能を有するプロセッサーであれば、広く適用可能である。具体的には、バスマスターの機能は、ＤＳＰコア１４、ＵＳＢコントローラー１５、ＰＣＩコントローラー１６等の機能に制限されない。また、メモリー１０へのアクセスを制御する構成部は、メモリーサブシステム３０として実装されていなくてもよく、例えば、ＣＰＵ１１が、メモリーサブシステム３０の機能をソフトウェアとして実行してもよい。
【００８０】
上記実施形態では、表示装置の一例としてプロジェクター１を示したが、本発明の表示装置は、液晶ディスプレイであってもよい。また、プラズマディスプレイパネルや有機ＥＬパネルを備えた表示装置であってもよい。
【００８１】
図１−図３に示した機能ブロックのうち少なくとも一部は、ハードウェアで実現してもよいし、ハードウェアとソフトウェアの協働により実現される構成としてもよい。また、図に示した通りに独立したハードウェア資源を配置する構成に限定されず、図示した以外の機能部を備える構成であってもよい。
【符号の説明】
【００８２】
１…プロジェクター、２…プロセッサー（制御装置）、１０…メモリー、１１…ＣＰＵ（メモリーコントローラー管理部）、１２…ＲＯＭ、１３…ＲＡＭ、１４…ＤＳＰコア（データ処理部）、１５…ＵＳＢコントローラー、１６…ＰＣＩコントローラー、１７…不揮発性メモリーインターフェイス、１８…バスマスター、２０…バス、２１…アービター、３０…メモリーサブシステム、３１…メモリーコントローラー、３２…第１データインターフェイス、３３…調停機構、３４…第１制御インターフェイス、３５…物理層コントローラー（メモリーインターフェイス部）、３６…第２データインターフェイス、３７…物理層インターフェイス、３７Ａ…トレーニングデータ（補正データ）、３８…第２制御インターフェイス、５０…投射部（表示部）、５１…光源、５２…光変調装置、５３…光学ユニット、Ｄ１…物理層パラメーター（パラメーター）、ＰＬ…画像光、ＳＣ…スクリーン。
【図１】
2020027520.tif 000003
【図２】
2020027520.tif 000004
【図３】
2020027520.tif 000005
【図４】
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