(57)【要約】【課題】画素内の複数の光電変換手段の信号の処理の時間差を低減し、良好な画像を得ることができる撮像装置を提供することである。【解決手段】撮像装置は、第１の画素と、第１の処理手段と、第２の処理手段とを有し、前記第１の画素は、各々が光を電荷に変換する第１〜第４の光電変換手段と、前記第１〜第４の光電変換手段により変換された電荷を第１の電荷蓄積手段にそれぞれ転送する第１〜第４の転送手段とを有し、前記第１の画素は、前記第１の電荷蓄積手段に蓄積された電荷量に応じた信号を出力し、前記第１の処理手段は、前記第１の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理し、前記第２の処理手段は、前記第２の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理する。【選択図】図７
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【特許請求の範囲】
【請求項１】
第１の画素と、
第１の処理手段と、
第２の処理手段とを有し、
前記第１の画素は、
各々が光を電荷に変換する第１〜第４の光電変換手段と、
前記第１〜第４の光電変換手段により変換された電荷を第１の電荷蓄積手段にそれぞれ転送する第１〜第４の転送手段とを有し、
前記第１の画素は、前記第１の電荷蓄積手段に蓄積された電荷量に応じた信号を出力し、
前記第１の処理手段は、前記第１の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理し、
前記第２の処理手段は、前記第２の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理することを特徴とする撮像装置。
【請求項２】
前記第１〜第４の光電変換手段は、２行２列の配列であることを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記第１の処理手段は、前記第１の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理し、その後、前記第３の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理し、
前記第２の処理手段は、前記第２の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理し、その後、前記第４の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理することを特徴とする請求項１または２に記載の撮像装置。
【請求項４】
前記第３の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理する第３の処理手段と、
前記第４の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理する第４の処理手段とをさらに有することを特徴とする請求項１または２に記載の撮像装置。
【請求項５】
第２の画素と、
第５〜第８の処理手段とをさらに有し、
前記第２の画素は、
各々が光を電荷に変換する第５〜第８の光電変換手段と、
前記第５〜第８の光電変換手段により変換された電荷を第２の電荷蓄積手段にそれぞれ転送する第５〜第８の転送手段とをさらに有し、
前記第２の画素は、前記第２の電荷蓄積手段に蓄積された電荷量に応じた信号を出力し、
前記第５の処理手段は、前記第５の光電変換手段により変換された電荷に基づく前記第２の画素の出力信号を処理し、
前記第６の処理手段は、前記第６の光電変換手段により変換された電荷に基づく前記第２の画素の出力信号を処理し、
前記第７の処理手段は、前記第７の光電変換手段により変換された電荷に基づく前記第２の画素の出力信号を処理し、
前記第８の処理手段は、前記第６の光電変換手段により変換された電荷に基づく前記第２の画素の出力信号を処理することを特徴とする請求項４に記載の撮像装置。
【請求項６】
前記第１の画素は、
各々が光を電荷に変換する第５〜第８の光電変換手段と、
前記第５〜第８の光電変換手段により変換された電荷を前記第１の電荷蓄積手段にそれぞれ転送する第５〜第８の転送手段とをさらに有することを特徴とする請求項１に記載の撮像装置。
【請求項７】
前記第１〜第８の光電変換手段は、２行４列の配列であることを特徴とする請求項６に記載の撮像装置。
【請求項８】
前記第１〜第８の光電変換手段は、４行２列の配列であることを特徴とする請求項６に記載の撮像装置。
【請求項９】
前記第１の処理手段は、前記第１の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理し、その後、前記第３の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理し、その後、前記第５の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理し、その後、前記第７の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理し、
前記第２の処理手段は、前記第２の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理し、その後、前記第４の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理し、その後、前記第６の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理し、その後、前記第８の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理することを特徴とする請求項６〜８のいずれか１項に記載の撮像装置。
【請求項１０】
前記第１の処理手段は、前記第１の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理し、その後、前記第５の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理し、
前記第２の処理手段は、前記第２の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理し、その後、前記第６の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理し、
前記撮像装置は、
前記第３の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理し、その後、前記第７の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理する第３の処理手段と、
前記第４の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理し、その後、前記第８の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理する第４の処理手段とをさらに有することを特徴とする請求項６〜８のいずれか１項に記載の撮像装置。
【請求項１１】
前記第３の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理する第３の処理手段と、
前記第４の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理する第４の処理手段と、
前記第５の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理する第５の処理手段と、
前記第６の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理する第６の処理手段と、
前記第７の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理する第７の処理手段と、
前記第８の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理する第８の処理手段とをさらに有することを特徴とする請求項６〜８のいずれか１項に記載の撮像装置。
【請求項１２】
前記第１〜第４の光電変換手段には、ベイヤ配列の色フィルタが設けられることを特徴とする請求項１〜１１のいずれか１項に記載の撮像装置。
【請求項１３】
前記第１の処理手段の処理期間と前記第２の処理手段の処理期間は、相互に一部が重なることを特徴とする請求項１〜１２のいずれか１項に記載の撮像装置。
【請求項１４】
前記第１の処理手段と前記第２の処理手段は、それぞれ、信号をアナログからデジタルに変換することを特徴とする請求項１〜１３のいずれか１項に記載の撮像装置。
【請求項１５】
前記第１の処理手段は、前記第１の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号と、前記第１の画素のリセット解除に基づく前記第１の画素の出力信号との差分を出力し、
前記第２の処理手段は、前記第２の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号と、前記第１の画素のリセット解除に基づく前記第１の画素の出力信号との差分を出力することを特徴とする請求項１〜１４のいずれか１項に記載の撮像装置。
【請求項１６】
前記第１の処理手段は、前記第１の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号と、前記第１の画素のリセット解除に基づく前記第１の画素の出力信号との差分のデジタル値を出力し、
前記第２の処理手段は、前記第２の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号と、前記第１の画素のリセット解除に基づく前記第１の画素の出力信号との差分のデジタル値を出力することを特徴とする請求項１〜１５のいずれか１項に記載の撮像装置。
【請求項１７】
前記第１の画素は、第１の信号線に信号を出力し、
前記第１の処理手段と前記第２の処理手段は、それぞれ、前記第１の信号線の信号を処理することを特徴とする請求項１〜１６のいずれか１項に記載の撮像装置。
【請求項１８】
第１の画素と、
第１の処理手段と、
第２の処理手段とを有する撮像装置の制御方法であって、
前記第１の画素は、
各々が光を電荷に変換する第１〜第４の光電変換手段と、
前記第１〜第４の光電変換手段により変換された電荷を第１の電荷蓄積手段にそれぞれ転送する第１〜第４の転送手段とを有し、
前記第１の画素が、前記第１の電荷蓄積手段に蓄積された電荷量に応じた信号を出力するステップと、
前記第１の処理手段が、前記第１の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理するステップと、
前記第２の処理手段が、前記第２の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理するステップと
を有することを特徴とする撮像装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置および撮像装置の制御方法に関する。
【背景技術】
【０００２】
ＸＹアドレス方式で各画素信号を読み出すＣＭＯＳ（Complementary Metal Oxide Semiconductor）型イメージセンサ（以下ＣＭＯＳセンサという）が知られている。また、ＣＭＯＳセンサとして、１つの画素が光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含む撮像素子が開発されている（特許文献１参照）。１つの画素が複数の分割画素を含むＣＭＯＳセンサでは、行単位で複数の画素を順次選択し、選択行における各画素に含まれる分割画素の信号をそれぞれアナログデジタル（ＡＤ）変換して画像信号として出力する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２８４２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１では、１回の読み出し動作で各画素に含まれる１つの分割画素の信号しか読み出すことができない。特に、水平方向に分割された複数の分割画素に対して画素信号読み出し部を共有する場合は、１行分の信号を読み出すのに、複数の分割画素に相当する回数だけ読み出し動作を行う必要がある。これにより、画素信号読み出し部を共有する複数の分割画素間に読み出し時間差が発生し、撮像した被写体に輪郭ずれを起こすという課題が発生する。
【０００５】
本発明の目的は、画素内の複数の光電変換手段の信号の処理の時間差を低減し、良好な画像を得ることができる撮像装置および撮像装置の制御方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の撮像装置は、第１の画素と、第１の処理手段と、第２の処理手段とを有し、前記第１の画素は、各々が光を電荷に変換する第１〜第４の光電変換手段と、前記第１〜第４の光電変換手段により変換された電荷を第１の電荷蓄積手段にそれぞれ転送する第１〜第４の転送手段とを有し、前記第１の画素は、前記第１の電荷蓄積手段に蓄積された電荷量に応じた信号を出力し、前記第１の処理手段は、前記第１の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理し、前記第２の処理手段は、前記第２の光電変換手段により変換された電荷に基づく前記第１の画素の出力信号を処理する。
【発明の効果】
【０００７】
本発明によれば、画素内の複数の光電変換手段の信号の処理の時間差を低減し、良好な画像を得ることができる。
【図面の簡単な説明】
【０００８】
【図１】撮像システムの構成例を示す図である。
【図２】撮像素子の構成例を示す図である。
【図３】画素の構成例を示す図である。
【図４】画素のレイアウト例を示す図である。
【図５】列信号処理部の構成例を示す図である。
【図６】撮像素子の制御方法を示すタイミングチャートである。
【図７】連続読み出し動作を示す図である。
【図８】同期読み出し動作を示す図である。
【図９】撮影動作を示す図である。
【図１０】重ね読み出し動作を示す図である。
【図１１】画素の構成例を示す図である。
【図１２】画素のレイアウト例を示す図である。
【図１３】列信号処理部の構成例を示す図である。
【図１４】連続読み出し動作を示す図である。
【図１５】撮影動作を示す図である。
【図１６】画素の構成例を示す図である。
【図１７】画素のレイアウト例を示す図である。
【図１８】列信号処理部の構成例を示す図である。
【発明を実施するための形態】
【０００９】
以下に、図面を参照して本発明の実施形態について詳細に説明する。なお、実施形態は、本発明の実現手段としての一例であり、本発明が適用される装置の構成や各種条件によって適宜修正又は変更されるべきものであり、本発明は以下の実施形態に限定されるものではない。
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態による撮像システム１０の構成例を示す図である。撮像システム１０は、光学系１１と、撮像素子１２と、信号処理部１３と、圧縮伸張部１４と、同期制御部１５と、操作部１６と、画像表示部１７と、画像記録部１８とを有する。
【００１１】
光学系１１は、レンズ、レンズ駆動機構、メカニカルシャッタ機構、および絞り機構などを有する。光学系１１の可動部は、同期制御部１５からの制御信号に基づいて駆動される。
【００１２】
撮像素子１２は、例えばＸＹアドレス方式のＣＭＯＳセンサであり、同期制御部１５からの制御信号により撮像動作を実施する撮像装置である。そして、撮像素子１２は、アナログデジタル変換回路により画像信号をアナログからデジタルに変換し、デジタルの画像信号を信号処理部１３に出力する。撮像素子１２の詳細については、後述する。
【００１３】
信号処理部１３は、同期制御部１５の制御の下で、撮像素子１２から入力されるデジタルの画像信号に対して、信号処理、ＡＦ（Auto Focus）およびＡＥ（Auto Exposure）等の制御情報の検出を実施する。そして、信号処理部１３は、信号処理された画像信号や制御情報を同期制御部１５に出力する。
【００１４】
圧縮伸張部１４は、同期制御部１５の制御の下で、画像信号の圧縮符号化処理を実施したり、静止画像の符号化データの伸張復号化処理を実施する。また、圧縮伸張部１４は、動画像の圧縮符号化／伸張復号化処理を実施してもよい。
【００１５】
同期制御部１５は、例えば、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、およびＲＡＭ（Random Access Memory）などを有するマイクロコントローラである。同期制御部１５は、ＲＯＭなどに記憶されたプログラムを実行することにより、この撮像システム１０の各部を統括的に制御する。
【００１６】
操作部１６は、例えばシャッタレリーズボタンなどの各種操作部材を有し、ユーザによる入力操作に応じた制御信号を同期制御部１５に出力する。画像表示部１７は、画像信号をＬＣＤ（Liquid Crystal Display）などの表示デバイスに供給して画像を表示させる。画像記録部１８は、例えば、可搬型の記録媒体に対して、圧縮符号化された画像データファイルを記憶する。
【００１７】
次に、撮像システム１０の動作について説明する。静止画像の撮像前には、撮像素子１２は、画像信号を信号処理部１３に順次供給する。信号処理部１３は、撮像素子１２からの画像信号に対して信号処理を施し、カメラスルー画像の信号として、同期制御部１５を通じて画像表示部１７に供給する。画像表示部１７は、カメラスルー画像を表示し、ユーザは表示画像を見て画角合わせを行うことが可能となる。
【００１８】
この状態で、操作部１６のシャッタレリーズボタンが押下されると、撮像素子１２は、同期制御部１５の制御により、１フレーム分の画像信号を信号処理部１３に出力する。信号処理部１３は、１フレーム分の画像信号に信号処理を施し、処理後の画像信号を圧縮伸張部１４に供給する。圧縮伸張部１４は、入力された画像信号を圧縮符号化することにより符号化データを生成し、その生成した符号化データを同期制御部１５を通じて画像記録部１８に供給する。画像記録部１８は、符号化データを静止画像のデータファイルとして記録する。
【００１９】
次に、画像記録部１８に記録された静止画像のデータファイルを再生する処理を説明する。同期制御部１５は、操作部１６からの操作入力に応じて、選択されたデータファイルを画像記録部１８から読み出し、データファイルを圧縮伸張部１４に供給する。圧縮伸張部１４は、データファイルに対して伸張復号化処理を行うことにより画像信号を生成し、画像信号を同期制御部１５を介して画像表示部１７に供給する。画像表示部１７は、静止画像を表示する。
【００２０】
次に、動画像を記録する処理を説明する。撮像素子１２は、動画像の画像信号を信号処理部１３に出力する。信号処理部１３は、動画像の画像信号を処理して圧縮伸張部１４に出力する。圧縮伸張部１４は、動画像の画像信号に対して圧縮符号化処理を施し、動画像の符号化データを生成して画像記録部１８に出力する。画像記録部１８は、動画像の符号化データを動画像のデータファイルとして記録する。
【００２１】
次に、画像記録部１８に記録された動画像のデータファイルを再生する処理を説明する。同期制御部１５は、操作部１６からの操作入力に応じて、選択された動画像のデータファイルを画像記録部１８から読み出し、動画像のデータファイルを圧縮伸張部１４に供給する。圧縮伸張部１４は、動画像のデータファイルに対して伸張復号化処理を行うことにより動画像の画像信号を生成し、動画像の画像信号を同期制御部１５を介して画像表示部１７に供給する。画像表示部１７は、動画像を表示する。
【００２２】
図２は、図１の撮像素子１２の構成例を示す図である。撮像素子１２は、画素領域２０１と、垂直走査部２０２と、複数の第１の列信号処理部２０３ａと、複数の第２の列信号処理部２０３ｂと、第１の水平走査部２０７ａと、第２の水平走査部２０７ｂと、第１の出力部２０９ａと、第２の出力部２０９ｂとを有する。さらに、撮像素子１２は、タイミング部２１１を有する。
【００２３】
画素領域２０１は、２次元行列状に配列された複数の画素２００を有する。複数の画素２００の各々は、Ｐ１１〜Ｐ８６で示すように、水平方向および垂直方向に行列状に配列されている。１行目の画素２００は、Ｐ１１〜Ｐ１６で表される。８行目の画素２００は、Ｐ８１〜Ｐ８６で表される。図２では、６×８配列（８行６列）の画素２００の例を説明するが、画素２００は、この数に限定されるものではない。複数の画素２００は、奇数行にはＲ（赤）フィルタとＧ（緑）フィルタが交互に配置され、偶数行にはＧ（緑）フィルタとＢ（青）フィルタが交互に配置される２×２配列の色フィルタを有する。
【００２４】
垂直走査部２０２は、画素２００の配列を１行ずつ選択し、選択した行の画素２００のリセット動作や読み出し動作を制御する。画素制御線２２１は、画素２００の行毎に共通に接続される。垂直走査部２０２は、画素制御線２２１を介して、行単位で、画素２００に制御信号を伝達する。
【００２５】
列信号線２３１は、画素２００の列毎に共通に接続される。各列の画素２００は、画素制御線２２１により選択された場合には、画素信号をそれぞれ対応する列信号線２３１に出力する。
【００２６】
第１の列信号処理部２０３ａは、それぞれ対応する列信号線２３１毎に設けられる。各列の第１の列信号処理部２０３ａは、各列の列信号線２３１を通して、行単位の画素信号を入力し、画素信号をアナログからデジタルに変換する。
【００２７】
第２の列信号処理部２０３ｂは、それぞれ対応する列信号線２３１毎に設けられる。各列の第２の列信号処理部２０３ｂは、各列の列信号線２３１を通して、行単位の画素信号を入力し、画素信号をアナログからデジタルに変換する。
【００２８】
第１の水平走査部２０７ａは、各列の列選択線２５１ａを介して、各列の第１の列信号処理部２０３ａを順次選択する。各列の第１の列信号処理部２０３ａは、選択された場合には、記憶されているデジタルの画素信号を、第１の出力線２６１ａを介して第１の出力部２０９ａに出力する。第１の出力部２０９ａは、行単位のデジタルの画素信号を信号処理部１３へ出力する。
【００２９】
第２の水平走査部２０７ｂは、各列の列選択線２５１ｂを介して、各列の第２の列信号処理部２０３ｂを順次選択する。各列の第２の列信号処理部２０３ｂは、選択された場合には、記憶されているデジタルの画素信号を、第２の出力線２６１ｂを介して第２の出力部２０９ｂに出力する。第２の出力部２０９ｂは、行単位のデジタルの画素信号を信号処理部１３へ出力する。
【００３０】
タイミング部２１１は、同期制御部１５からの制御信号に基づいて、撮像素子１２の各部の動作に必要な各種のクロック信号や制御信号などを出力する。制御線２７１、２８１ａおよび２８１ｂは、それぞれ、垂直走査部２０２、第１の列信号処理部２０３ａおよび第２の列信号処理部２０３ｂに対して、タイミング部２１１からクロック信号や制御信号などを出力するための制御線である。制御線２８５ａおよび２８５ｂは、それぞれ、第１の水平走査部２０７ａおよび第２の水平走査部２０７ｂに対して、タイミング部２１１からクロック信号や制御信号などを出力するための制御線である。
【００３１】
図３は、図２の画素２００の構成例を示す回路図である。画素２００は、画素制御線２２１と列信号線２３１に接続される。画素制御線２２１は、リセット制御線ｐＲＳ、転送制御線ｐＴ１１，ｐＴ１２，ｐＴ２１，ｐＴ２２、および選択線ｐＳＥＬを有する。画素制御線２２１は、垂直走査部２０２に接続され、各行の画素２００に共通して接続され、同一行の画素２００を同時に制御する。列信号線２３１は、負荷トランジスタＴｌｏｄに接続され、各列の画素２００に共通して接続される。
【００３２】
画素２００は、光電変換素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２と、転送トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２と、フローティングディフュージョン容量（ＦＤ容量）Ｃｆｄとを有する。さらに、画素２００は、リセットトランジスタＴｒｓと、増幅トランジスタＴｄｒｖと、選択トランジスタＴｓｅｌとを有する。
【００３３】
光電変換素子Ｄ１１、Ｄ１２、Ｄ２１およびＤ２２は、光を電荷に変換すると共に、変換された電荷を蓄積するフォトダイオードである。光電変換素子Ｄ１１は、ＰＮ接合のＰ側が接地され、Ｎ側が転送トランジスタＴ１１のソースに接続されている。光電変換素子Ｄ１２は、ＰＮ接合のＰ側が接地され、Ｎ側が転送トランジスタＴ１２のソースに接続されている。光電変換素子Ｄ２１は、ＰＮ接合のＰ側が接地され、Ｎ側が転送トランジスタＴ２１のソースに接続されている。光電変換素子Ｄ２２は、ＰＮ接合のＰ側が接地され、Ｎ側が転送トランジスタＴ２２のソースに接続されている。
【００３４】
転送トランジスタ（転送スイッチ）Ｔ１１は、ゲートが転送制御線ｐＴ１１に接続され、ドレインがＦＤ容量Ｃｆｄのノード３０１に接続され、光電変換素子Ｄ１１により変換された電荷をＦＤ容量Ｃｆｄに転送する。転送トランジスタＴ１２は、ゲートが転送制御線ｐＴ１２に接続され、ドレインがＦＤ容量Ｃｆｄのノード３０１に接続され、光電変換素子Ｄ１２により変換された電荷をＦＤ容量Ｃｆｄに転送する。
【００３５】
転送トランジスタＴ２１は、ゲートが転送制御線ｐＴ２１に接続され、ドレインがＦＤ容量Ｃｆｄのノード３０１に接続され、光電変換素子Ｄ２１により変換された電荷をＦＤ容量Ｃｆｄに転送する。転送トランジスタＴ２２は、ゲートが転送制御線ｐＴ２２に接続され、ドレインがＦＤ容量Ｃｆｄのノード３０１に接続され、光電変換素子Ｄ２２により変換された電荷をＦＤ容量Ｃｆｄに転送する。
【００３６】
ＦＤ容量Ｃｆｄは、ノード３０１と接地ノードとの間に接続され、光電変換素子Ｄ１１、Ｄ１２、Ｄ２１またはＤ２２から転送された電荷を蓄積する電荷蓄積部であり、電荷量を電圧に変換する。
【００３７】
リセットトランジスタ（リセットスイッチ）Ｔｒｓは、ゲートがリセット制御線ｐＲＳに接続され、ドレインが電源電圧Ｖｄｄのノードに接続され、ソースがＦＤ容量Ｃｆｄのノード３０１に接続され、ノード３０１の電位を電源電圧Ｖｄｄにリセットする。また、リセットトランジスタＴｒｓは、転送トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２を介して、光電変換素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２の電位を電源電圧Ｖｄｄにリセットすることで、露光時間を制御する。
【００３８】
増幅トランジスタ（増幅部）Ｔｄｒｖは、画素内アンプを構成するトランジスタであり、ゲートがＦＤ容量Ｃｆｄのノード３０１に接続され、ドレインが電源電圧Ｖｄｄのノードに接続され、ソースが選択トランジスタＴｓｅｌのドレインに接続される。増幅トランジスタＴｄｒｖは、ＦＤ容量Ｃｆｄに蓄積された電荷量（電圧）に応じた電圧を出力する。
【００３９】
選択トランジスタ（選択スイッチ）Ｔｓｅｌは、ゲートが選択線ｐＳＥＬに接続され、ソースが列信号線２３１に接続され、増幅トランジスタＴｄｒｖの出力信号を画素２００の出力信号として、列信号線２３１に出力する。
【００４０】
負荷トランジスタＴｌｏｄは、ソースとゲートが接地ノードに接続され、ドレインが列信号線２３１に接続されている。負荷トランジスタＴｌｏｄは、列信号線２３１毎に設けられる。負荷トランジスタＴｌｏｄは、増幅トランジスタＴｄｒｖとともに、画素内アンプとなるソースフォロア回路を構成している。通常、画素２００の信号を出力する時は、負荷トランジスタＴｌｏｄをゲート接地の定電流源として動作させる。
【００４１】
増幅トランジスタＴｄｒｖおよび負荷トランジスタＴｌｏｄ以外のトランジスタは、スイッチとして働き、ゲートに接続されている制御線がハイレベルの時に導通（オン）し、ローレベルの時に遮断（オフ）する。
【００４２】
図４（ａ）は、２×２に配列された画素２００の平面図であり、図４（ｂ）は、図４（ａ）のｘ−ｘ’の断面図である。回路４０１は、画素２００の中の光電変換素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２以外の回路である。マイクロレンズ４０２は、光電変換素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２毎に設けられている。
【００４３】
色フィルタ４０４は、光電変換素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２毎にベイヤ配列で設けられている。色フィルタ４０４は、光電変換素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２毎に、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のうちの１つが配置されている。例えば、１行目の光電変換素子のフィルタをＲフィルタとＧフィルタの繰り返しとし、２行目の光電変換素子のフィルタをＧフィルタとＢフィルタの繰り返しにすることで、カラー画像の撮影が可能となる。
【００４４】
基板４０３に、光電変換素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２が形成される。光電変換素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２は、２行２列の配列になっている。光電変換素子Ｄ１１およびＤ１２は、１行目となる。光電変換素子Ｄ２１およびＤ２２は、２行目となる。回路４０１は、２×２の光電変換素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２の中心に配置されている。
【００４５】
図５は、図２の第１の列信号処理部２０３ａの構成例を示す図である。第１の列信号処理部２０３ａは、サンプルホールド回路５１１、比較器５１２と、カウンタ回路５１３と、ラッチ回路５１４と、メモリ回路５１５とを有する。制御線２８１ａは、信号選択制御線ｐＳＨ１ａ、ランプ波信号線Ｖｒｍｐ１ａ、カウンタ制御線ｐＣＮＴａ、ラッチ制御線ｐＬＴＣａおよびメモリ制御線ｐＭＥＭａを有する。
【００４６】
以下、第１の列信号処理部２０３ａの構成を説明するが、第２の列信号処理部２０３ｂも第１の列信号処理部２０３ａと同様の構成を有する。制御線２８１ｂは、信号選択制御線ｐＳＨ１ｂ、ランプ波信号線Ｖｒｍｐ１ｂ、カウンタ制御線ｐＣＮＴｂ、ラッチ制御線ｐＬＴＣｂおよびメモリ制御線ｐＭＥＭｂを有する。
【００４７】
サンプルホールド回路５１１は、信号選択制御線ｐＳＨ１ａに接続され、信号選択制御線ｐＳＨ１ａを介したタイミング部２１１からの制御により、列信号線２３１の画素信号Ｖｓｉｇ（図６）を保持して出力する。図２のタイミング部２１１は、ランプ波信号線Ｖｒｍｐ１ａ（図６）を介して、ランプ波を比較器５１２に出力する。ランプ波は、初期レベル（初期電圧）から徐々に変化する三角波の参照信号である。
【００４８】
比較器５１２は、サンプルホールド回路５１１の出力信号とランプ波信号線Ｖｒｍｐ１ａのランプ波を比較し、その比較結果を出力する。比較器５１２は、サンプルホールド回路５１１の出力信号がランプ波信号線Ｖｒｍｐ１ａのランプ波より大きい場合にはハイレベルを出力し、サンプルホールド回路５１１の出力信号がランプ波信号線Ｖｒｍｐ１ａのランプ波より小さい場合にはローレベルを出力する。
【００４９】
カウンタ回路５１３は、カウンタ制御線ｐＣＮＴａに接続され、カウンタ制御線ｐＣＮＴａから供給されるクロック信号を基にカウントを行う。カウンタ回路５１３は、ランプ波の開始時にカウント値のカウントを開始し、比較器５１２の出力信号が反転すると、カウント値のカウントを停止し、その時のカウント値を出力する。このときのカウント値は、列信号線２３１の画素信号をアナログからデジタルに変換したデジタル値である。また、カウンタ回路５１３は、カウンタ制御線ｐＣＮＴａにより、ダウンカウントとアップカウントの切り換えが可能となっており、これを用いて、ノイズ低減を実現している。
【００５０】
ラッチ回路５１４は、ラッチ制御線ｐＬＴＣａに接続され、カウンタ回路５１３が出力するカウント値を一時的に保持するとともに、ラッチ制御線ｐＬＴＣａを介した制御により保持しているカウント値を出力する。
【００５１】
メモリ回路５１５は、メモリ制御線ｐＭＥＭａに接続され、メモリ制御線ｐＭＥＭａを介した制御によりラッチ回路５１４が出力するカウント値を画素２００の画素値として記憶する。また、メモリ回路５１５は、対応する列選択線２５１ａを介した制御により、記憶しているカウント値を、出力線２６１ａに出力する。アナログデジタル変換回路は、比較器５１２、カウンタ回路５１３およびラッチ回路５１４を有し、画素２００の出力信号を処理する処理回路である。
【００５２】
図６は、本実施形態による撮像素子１２の制御方法を示すタイミングチャートである。図６では、同じ行に隣接する光電変換素子Ｄ１１と光電変換素子１２の画素信号を読み出す場合を例にして説明する。以下で説明するように、一方の光電変換素子Ｄ１１の信号読み出し動作、列信号処理動作、水平出力動作が、他方の光電変換素子Ｄ１２の信号読み動作、列信号処理動作、水平出力動作と、重なって実施されることを重ね読み出し動作と表現する。
【００５３】
垂直走査部２０２は、同一行の画素２００を同時に制御する。例えば、同一行の画素Ｐ１１〜Ｐ１６を読み出す場合は、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１と光電変換素子Ｄ１２に対して、図６の動作が適用される。
【００５４】
ＨＤは、画素領域２０１に配列された画素２００を行毎に読み出す時の水平同期信号を示す。ｐＲＳ、ｐＴ１１、ｐＴ１２、ｐＳＥＬは、それぞれ、１行目の画素Ｐ１１〜Ｐ１６の画素制御線２２１であるリセット制御線、転送制御線、選択線の制御パルスを示す。ｐＳＨ１ａ、ｐＭＥＭａは、それぞれ、第１の列信号処理部２０３ａが画素Ｐ１１内の光電変換素子Ｄ１１の信号を処理する時の信号選択制御線、メモリ制御線の制御パルスを示す。ｐＳＨ１ｂ、ｐＭＥＭｂは、それぞれ、第２の列信号処理部２０３ｂが画素Ｐ１１内の光電変換素子Ｄ１２の信号を処理する時の信号選択制御線、メモリ制御線の制御パルスを示す。
【００５５】
ｐＨｒ１ａは、制御線２８５ａに含まれる水平走査制御線の制御パルスを示す。タイミング部２１１は、第１の水平走査部２０７ａを制御して、第１の列信号処理部２０３ａのメモリ回路５１５の出力を制御するパルスを列選択線２５１ａに順番に発生させる。
【００５６】
ｐＨｒ１ｂは、制御線２８５ｂに含まれる水平走査制御線の制御パルスを示す。タイミング部２１１は、第２の水平走査部２０７ｂを制御して、第２の列信号処理部２０３ｂのメモリ回路５１５の出力を制御するパルスを列選択線２５１ｂに順番に発生させる。
【００５７】
Ｖｓｉｇは、１列目の列信号線２３１に読み出された画素Ｐ１１の光電変換素子Ｄ１１と光電変換素子Ｄ１２の信号を示す。Ｖｒｍｐ１ａは、第１の列信号処理部２０３ａの比較器５１２に入力されるランプ波信号線を示す。Ｖｒｍｐ１ｂは、第２の列信号処理部２０３ｂの比較器５１２に入力されるランプ波信号線を示す。
【００５８】
次に、図６を用いて、画素Ｐ１１の光電変換素子Ｄ１１およびＤ１２の信号を重ね読み出しする第１の読み出し動作を説明する。第１の読み出し動作では、撮像素子１２は、各画素２００について、ノード３０１のリセット解除に基づくＮ信号、および、その後、光電変換素子により変換された電荷に基づくＳ信号の読み出しを行う。第１の列信号処理部２０３ａおよび第２の列信号処理部２０３ｂは、列毎に共通の列信号線２３１を用いて、時間差を付けて読み出された光電変換素子Ｄ１１およびＤ１２の信号をアナログデジタル変換して、デジタルの画素信号を出力する。
【００５９】
Ｎ信号Ｖｎ１１は、画素２００のリセット解除に基づく画素２００の出力信号である。Ｓ信号Ｖｎｓ１１は、光電変換素子Ｄ１１により変換された電荷に基づく画素２００の出力信号である。画素信号Ｖｓ１１は、Ｓ信号Ｖｎｓ１１とＮ信号Ｖｎ１１との差分である。Ｎ信号Ｖｎ１２は、画素２００のリセット解除に基づく画素２００の出力信号である。Ｓ信号Ｖｎｓ１２は、光電変換素子Ｄ１２により変換された電荷に基づく画素２００の出力信号である。画素信号Ｖｓ１２は、Ｓ信号Ｖｎｓ１２とＮ信号Ｖｎ１２との差分である。
【００６０】
時刻ｔ０１は、電子シャッタ動作を行う水平同期期間の始まりである。時刻ｔ０２〜ｔ０５では、電子シャッタ動作としての光電変換素子Ｄ１１のリセット動作が行われる。時刻ｔ０２では、リセット制御線ｐＲＳがハイレベルになり、リセットトランジスタＴｒｓは、オンになり、ノード３０１の電位を電源電圧Ｖｄｄにリセットする。時刻ｔ０３では、転送制御線ｐＴ１１がハイレベルになり、転送トランジスタＴ１１は、オンになり、リセットトランジスタＴｒｓは、光電変換素子Ｄ１１をリセットする。時刻ｔ０４では、転送制御線ｐＴ１１がローレベルになり、転送トランジスタＴ１１がオフになり、光電変換素子Ｄ１１の露光が開始される。時刻ｔ０５では、リセット制御線ｐＲＳがローレベルになり、リセットトランジスタＴｒｓは、オフになり、ノード３０１のリセットを解除する。
【００６１】
時刻ｔ０６〜ｔ０９は、電子シャッタ動作としての光電変換素子Ｄ１２のリセット動作を示す。時刻ｔ０６では、リセット制御線ｐＲＳがハイレベルになり、リセットトランジスタＴｒｓは、オンになり、ノード３０１の電位を電源電圧Ｖｄｄにリセットする。時刻ｔ０７では、転送制御線ｐＴ１２がハイレベルになり、転送トランジスタＴ１２は、オンになり、光電変換素子Ｄ１２に蓄積している電荷をリセットする。時刻ｔ０８では、転送制御線ｐＴ１２がローレベルになり、転送トランジスタＴ１２がオフになり、光電変換素子Ｄ１２の露光が開始される。時刻ｔ０９では、リセット制御線ｐＲＳがローレベルになり、リセットトランジスタＴｒｓは、オフになり、ノード３０１のリセットを解除する。
【００６２】
最後に、時刻ｔ１１では、電子シャッタ動作を行う水平同期期間が終了する。このように、光電変換素子Ｄ１１の電子シャッタ動作と光電変換素子Ｄ１２の電子シャッタ動作は、同じ水平同期期間において実施される。時刻ｔ２１以前の信号選択制御線ｐＳＨ１ａ、ｐＳＨ１ｂ、メモリ制御線ｐＭＥＭａ、ｐＭＥＭｂ、水平走査制御線ｐＨｒ１ａ、ｐＨｒ１ｂ、画素信号Ｖｓｉｇ、ランプ波信号線Ｖｒｍｐ１ａ、Ｖｒｍｐ１ｂは、画素Ｐ１１以外の画素の信号を処理している。そのため、これらを点線で表現している。
【００６３】
時刻ｔ２１は、設定された露光時間経過後の水平同期期間の始まりを示す。時刻ｔ２１〜ｔ８１の１水平同期期間では、１行目の画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１の信号が出力される。１行分の光電変換素子Ｄ１１の信号は、それぞれ、対応する列信号線２３１を介して第１の列信号処理部２０３ａに入力され、デジタル信号に変換され、第１の出力線２６１ａから出力される。
【００６４】
まず、第１の列信号処理部２０３ａの動作を説明する。時刻ｔ２２では、リセット制御線ｐＲＳがハイレベルになり、リセットトランジスタＴｒｓは、オンになり、ノード３０１の電位を電源電圧Ｖｄｄにリセットする。また、選択線ｐＳＥＬがハイレベルになり、選択トランジスタＴｓｅｌがオンになり、増幅トランジスタＴｄｒｖは、ノード３０１の電位に対応する電圧を列信号線２３１に出力する。また、信号選択制御線ｐＳＨ１ａがハイレベルになり、サンプルホールド回路５１１は、列信号線２３１の画素信号Ｖｓｉｇの書き込み動作を開始する。
【００６５】
次に、時刻ｔ２３では、リセット制御線ｐＲＳがローレベルになり、リセットトランジスタＴｒｓは、オフになり、ノード３０１のリセットを解除する。増幅トランジスタＴｄｒｖは、ノード３０１のリセット解除に基づくＮ信号Ｖｎ１１を列信号線２３１に画素信号Ｖｓｉｇとして出力する。その後、撮像素子１２は、列信号線２３１に出力されたＮ信号Ｖｎ１１が安定するのを待つ。
【００６６】
時刻ｔ２４では、Ｎ信号Ｖｎ１１が安定し、信号選択制御線ｐＳＨ１ａがローレベルになり、サンプルホールド回路５１１は、Ｎ信号Ｖｎ１１の書き込み動作を終了し、Ｎ信号Ｖｎ１１を保持する。期間ｔ２２〜ｔ２４は、Ｎ信号Ｖｎ１１の保持動作期間Ｔｎ１１である。
【００６７】
時刻ｔ２４以降では、Ｎ信号Ｖｎ１１のアナログデジタル変換が実施される。比較器５１２は、サンプルホールド回路５１１からＮ信号Ｖｎ１１を入力する。時刻ｔ２４では、タイミング部２１１は、ランプ波信号線Ｖｒｍｐ１ａのランプ波の出力を開始する。比較器５１２は、Ｎ信号Ｖｎ１１とランプ波を比較する。また、カウンタ回路５１３は、カウンタ制御線ｐＣＮＴａを介したタイミング部２１１の制御により、カウント値のダウンカウントを開始する。
【００６８】
時刻ｔ２５では、タイミング部２１１は、ランプ波信号線Ｖｒｍｐ１ａのランプ波の出力を終了する。ランプ波信号線Ｖｒｍｐ１ａのランプ波の振幅は、Ｎ信号Ｖｎ１１の振幅に対して十分な余裕があればよいので、あらかじめ測定しておき、タイミング部２１１で作成できるように設定しておく。
【００６９】
時刻ｔ２４〜ｔ２５のどこかで、比較器５１２は、ランプ波信号線Ｖｒｍｐ１ａのランプ波とＮ信号Ｖｎ１１の大小関係が逆転すると、出力信号をローレベルからハイレベルに反転させる。カウンタ回路５１３は、比較器５１２の出力信号が反転すると、カウント値のダウンカウンタを停止し、カウント値を保持する。時刻ｔ２４〜ｔ２５は、Ｎ信号Ｖｎ１１のアナログデジタル変換期間ＴＡｎ１１である。アナログデジタル変換期間ＴＡｎ１１は、Ｎ信号Ｖｎ１１をサンプルホールド回路５１１に保持する保持期間でもある。
【００７０】
次に、時刻ｔ２６では、転送制御線ｐＴ１１がハイレベルになり、転送トランジスタＴ１１は、光電変換素子Ｄ１１により変換された電荷をＦＤ容量Ｃｆｄに転送する。増幅トランジスタＴｄｒｖは、光電変換素子Ｄ１１により変換された電荷に基づくＳ信号Ｖｎｓ１１を列信号線２３１に画素信号Ｖｓｉｇとして出力する。また、信号選択制御線ｐＳＨ１ａがハイレベルになり、サンプルホールド回路５１１は、列信号線２３１に出力されたＳ信号Ｖｎｓ１１の書き込み動作を開始する。
【００７１】
続いて、時刻ｔ２７では、転送制御線ｐＴ１１がローレベルになり、転送トランジスタＴ１１は、オフになり、電荷の転送を終了する。その後、撮像素子１２は、列信号線２３１に出力されたＳ信号Ｖｎｓ１１が安定するのを待つ。
【００７２】
時刻ｔ２８では、Ｓ信号Ｖｎｓ１１が安定し、信号選択制御線ｐＳＨ１ａがローレベルになり、サンプルホールド回路５１１は、Ｓ信号Ｖｎｓ１１の書き込み動作を終了し、Ｓ信号Ｖｎｓ１１を保持する。時刻ｔ２６〜ｔ２８は、Ｓ信号Ｖｎｓ１１の保持動作期間Ｔｓ１１である。
【００７３】
時刻ｔ２９では、リセット制御線ｐＲＳがハイレベルになり、リセットトランジスタＴｒｓは、オンになり、ノード３０１の電位を電源電圧Ｖｄｄにリセットする。これにより、列信号線２３１の画素信号Ｖｓｉｇもリセットされる。
【００７４】
時刻ｔ３０では、ノード３０１の電位が十分にリセットされ、リセット制御線ｐＲＳがローレベルになり、リセットトランジスタＴｒｓは、オフになり、ノード３０１のリセットを解除する。また、選択線ｐＳＥＬがローレベルになり、選択トランジスタＴｓｅｌは、オフになり、増幅トランジスタＴｄｒｖを列信号線２３１から電気的に切り離す。
【００７５】
時刻ｔ２８以降では、Ｓ信号Ｖｎｓ１１のアナログデジタル変換が実施される。比較器５１２は、サンプルホールド回路５１１からＳ信号Ｖｎｓ１１を入力する。時刻ｔ２８では、タイミング部２１１は、ランプ波信号線Ｖｒｍｐ１ａのランプ波の出力を開始する。比較器５１２は、Ｓ信号Ｖｎｓ１１とランプ波信号線Ｖｒｍｐ１ａのランプ波を比較する。また、カウンタ回路５１３は、カウンタ制御線ｐＣＮＴａを介したタイミング部２１１の制御により、上記の停止したカウント値からアップカウントを開始する。
【００７６】
時刻ｔ３７では、タイミング部２１１は、ランプ波信号線Ｖｒｍｐ１ａのランプ波の出力を終了する。期間ＴＡｓ１１のランプ波信号線Ｖｒｍｐ１ａのランプ波は、期間ＴＡｎ１１のランプ波信号線Ｖｒｍｐ１ａのランプ波と同じ傾きを持つ。期間ＴＡｓ１１のランプ波信号線Ｖｒｍｐ１ａのランプ波は、Ｓ信号Ｖｎｓ１１の振幅に対して十分余裕がある振幅でなければならないので、あらかじめ測定しておき、タイミング部２１１で作成できるように設定しておく。
【００７７】
時刻ｔ２８〜ｔ３７のどこかで、比較器５１２は、ランプ波信号線Ｖｒｍｐ１ａのランプ波とＳ信号Ｖｎｓ１１の大小関係が逆転すると、出力信号をローレベルからハイレベルに反転させる。カウンタ回路５１３は、比較器５１２の出力信号が反転すると、カウント値のアップカウントを停止し、カウント値とラッチ信号をラッチ回路５１４に出力する。
【００７８】
ラッチ回路５１４は、ラッチ信号を入力すると、カウント値を保持する。このカウント値は、画素信号Ｖｓ１１をアナログからデジタルに変換したデジタル値である。カウンタ回路５１３は、Ｎ信号Ｖｎ１１のダウンカウント値からスタートして、Ｓ信号Ｖｎｓ１１のアップカウントを行い、画素信号Ｖｓ１１のカウント値を出力する。画素信号Ｖｓ１１は、Ｓ信号Ｖｎｓ１１とＮ信号Ｖｎ１１との差分である。
【００７９】
時刻ｔ２８〜ｔ３７は、Ｓ信号Ｖｎｓ１１のアナログデジタル変換期間ＴＡｓ１１である。アナログデジタル変換期間ＴＡｓ１１は、Ｓ信号Ｖｎｓ１１をサンプルホールド回路５１１に保持する保持期間でもある。
【００８０】
また、時刻ｔ３７では、ラッチ回路５１４は、ラッチ制御線ｐＬＴＣａを介したタイミング部２１１の制御により、保持するカウント値をメモリ回路５１５に出力する。メモリ制御線ｐＭＥＭａがハイレベルになり、メモリ回路５１５は、ラッチ回路５１４のカウント値をデジタルの画素信号Ｖｓ１１として書き込み動作を開始する。時刻ｔ３８では、メモリ制御線ｐＭＥＭａがローレベルになり、メモリ回路５１５は、ラッチ回路５１４のカウント値の書き込み動作を終了し、ラッチ回路５１４のカウント値をデジタル画素信号Ｖｓ１１として記憶する。
【００８１】
次に、時刻ｔ３９〜ｔ８１は、メモリ回路５１５に記憶されたデジタル画素信号Ｖｓ１１を出力する水平出力動作期間である。時刻ｔ３９〜ｔ８１では、タイミング部２１１は、制御線２８５ａ内の水平走査制御線ｐＨｒ１ａの制御パルスを第１の水平走査部２０７ａに出力する。第１の水平走査部２０７ａは、水平走査制御線ｐＨｒ１ａの制御パルスに同期して、列選択線２５１ａを介して、複数の第１の列信号処理部２０３ａを順番に選択する。
【００８２】
複数の第１の列信号処理部２０３ａは、選択されたメモリ回路５１５が記憶しているデジタル画素信号Ｖｓ１１を、第１の出力線２６１ａに順番に出力する。順番に選択された第１の列信号処理部２０３ａは、１行分のデジタル画素信号Ｖｓ１１を、第１の出力線２６１ａを介して、第１の出力部２０９ａに出力する。時刻ｔ３９〜ｔ８１は、光電変換素子Ｄ１１の水平出力動作期間ＴＤ１１である。
【００８３】
次に、第２の列信号処理部２０３ｂの動作を説明する。時刻ｔ３１では、リセット制御線ｐＲＳがハイレベルになり、リセットトランジスタＴｒｓは、オンになり、ノード３０１の電位を電源電圧Ｖｄｄにリセットする。また、選択線ｐＳＥＬがハイレベルになり、選択トランジスタＴｓｅｌがオンになり、増幅トランジスタＴｄｒｖは、ノード３０１の電位に対応する電圧を列信号線２３１に出力する。また、信号選択制御線ｐＳＨ１ｂがハイレベルになり、サンプルホールド回路５１１は、列信号線２３１の画素信号Ｖｓｉｇの書き込み動作を開始する。
【００８４】
次に、時刻ｔ３２では、リセット制御線ｐＲＳがローレベルになり、リセットトランジスタＴｒｓは、オフになり、ノード３０１のリセットを解除する。増幅トランジスタＴｄｒｖは、ノード３０１のリセット解除に基づくＮ信号Ｖｎ１２を列信号線２３１に画素信号Ｖｓｉｇとして出力する。その後、撮像素子１２は、列信号線２３１に出力されたＮ信号Ｖｎ１２が安定するのを待つ。
【００８５】
時刻ｔ３３では、Ｎ信号Ｖｎ１２が安定し、信号選択制御線ｐＳＨ１ｂがローレベルになり、サンプルホールド回路５１１は、Ｎ信号Ｖｎ１２の書き込み動作を終了し、Ｎ信号Ｖｎ１２を保持する。期間ｔ３１〜ｔ３３は、Ｎ信号Ｖｎ１２の保持動作期間Ｔｎ１２である。
【００８６】
時刻ｔ３３では、タイミング部２１１は、ランプ波信号線Ｖｒｍｐ１ｂのランプ波の出力を開始する。比較器５１２は、Ｎ信号Ｖｎ１２とランプ波を比較する。また、カウンタ回路５１３は、カウンタ制御線ｐＣＮＴｂを介したタイミング部２１１の制御により、カウント値のダウンカウントを開始する。
【００８７】
時刻ｔ３４では、タイミング部２１１は、ランプ波信号線Ｖｒｍｐ１ｂのランプ波の出力を終了する。時刻ｔ３３〜ｔ３４のどこかで、比較器５１２は、ランプ波信号線Ｖｒｍｐ１ｂのランプ波とＮ信号Ｖｎ１２の大小関係が逆転すると、出力信号をローレベルからハイレベルに反転させる。カウンタ回路５１３は、比較器５１２の出力信号が反転すると、カウント値のダウンカウンタを停止し、カウント値を保持する。時刻ｔ３３〜ｔ３４は、Ｎ信号Ｖｎ１２のアナログデジタル変換期間ＴＡｎ１２である。アナログデジタル変換期間ＴＡｎ１２は、Ｎ信号Ｖｎ１２をサンプルホールド回路５１１に保持する保持期間でもある。
【００８８】
次に、時刻ｔ３５では、転送制御線ｐＴ１２がハイレベルになり、転送トランジスタＴ１２は、光電変換素子Ｄ１２により変換された電荷をＦＤ容量Ｃｆｄに転送する。増幅トランジスタＴｄｒｖは、光電変換素子Ｄ１２により変換された電荷に基づくＳ信号Ｖｎｓ１２を列信号線２３１に画素信号Ｖｓｉｇとして出力する。また、信号選択制御線ｐＳＨ１ｂがハイレベルになり、サンプルホールド回路５１１は、列信号線２３１に出力されたＳ信号Ｖｎｓ１２の書き込み動作を開始する。
【００８９】
続いて、時刻ｔ３６では、転送制御線ｐＴ１２がローレベルになり、転送トランジスタＴ１２は、オフになり、電荷の転送を終了する。その後、撮像素子１２は、列信号線２３１に出力されたＳ信号Ｖｎｓ１２が安定するのを待つ。
【００９０】
時刻ｔ３７では、Ｓ信号Ｖｎｓ１２が安定し、信号選択制御線ｐＳＨ１ｂがローレベルになり、サンプルホールド回路５１１は、Ｓ信号Ｖｎｓ１２の書き込み動作を終了し、Ｓ信号Ｖｎｓ１２を保持する。時刻ｔ３５〜ｔ３７は、Ｓ信号Ｖｎｓ１２の保持動作期間Ｔｓ１２である。
【００９１】
時刻ｔ３８では、リセット制御線ｐＲＳがハイレベルになり、リセットトランジスタＴｒｓは、オンになり、ノード３０１の電位を電源電圧Ｖｄｄにリセットする。これにより、列信号線２３１の画素信号Ｖｓｉｇもリセットされる。
【００９２】
時刻ｔ３９では、ノード３０１の電位が十分にリセットされ、リセット制御線ｐＲＳがローレベルになり、リセットトランジスタＴｒｓは、オフになり、ノード３０１のリセットを解除する。また、選択線ｐＳＥＬがローレベルになり、選択トランジスタＴｓｅｌは、オフになり、増幅トランジスタＴｄｒｖを列信号線２３１から電気的に切り離す。
【００９３】
時刻ｔ３７以降では、Ｓ信号Ｖｎｓ１２のアナログデジタル変換が実施される。比較器５１２は、サンプルホールド回路５１１からＳ信号Ｖｎｓ１２を入力する。時刻ｔ３７では、タイミング部２１１は、ランプ波信号線Ｖｒｍｐ１ｂのランプ波の出力を開始する。比較器５１２は、Ｓ信号Ｖｎｓ１２とランプ波信号線Ｖｒｍｐ１ｂのランプ波を比較する。また、カウンタ回路５１３は、カウンタ制御線ｐＣＮＴｂを介したタイミング部２１１の制御により、上記の停止したカウント値からアップカウントを開始する。
【００９４】
時刻ｔ４０では、タイミング部２１１は、ランプ波信号線Ｖｒｍｐ１ｂのランプ波の出力を終了する。期間ＴＡｓ１２のランプ波信号線Ｖｒｍｐ１ｂのランプ波は、期間ＴＡｎ１２のランプ波信号線Ｖｒｍｐ１ｂのランプ波およびランプ波信号線Ｖｒｍｐ１ａのランプ波と同じ傾きを持つ。
【００９５】
時刻ｔ３７〜ｔ４０のどこかで、比較器５１２は、ランプ波信号線Ｖｒｍｐ１ｂのランプ波とＳ信号Ｖｎｓ１２の大小関係が逆転すると、出力信号をローレベルからハイレベルに反転させる。カウンタ回路５１３は、比較器５１２の出力信号が反転すると、カウント値のアップカウントを停止し、カウント値とラッチ信号をラッチ回路５１４に出力する。ラッチ回路５１４は、ラッチ信号を入力すると、カウント値を保持する。このカウント値は、画素信号Ｖｓ１２をアナログからデジタルに変換したデジタル値である。カウンタ回路５１３は、Ｎ信号Ｖｎ１２のダウンカウント値からスタートして、Ｓ信号Ｖｎｓ１２のアップカウントを行い、画素信号Ｖｓ１２のカウント値を出力する。画素信号Ｖｓ１２は、Ｓ信号Ｖｎｓ１２とＮ信号Ｖｎ１２との差分である。
【００９６】
時刻ｔ３７〜ｔ４０は、Ｓ信号Ｖｎｓ１２のアナログデジタル変換期間ＴＡｓ１２である。アナログデジタル変換期間ＴＡｓ１２は、Ｓ信号Ｖｎｓ１２をサンプルホールド回路５１１に保持する保持期間でもある。
【００９７】
また、時刻ｔ４０では、ラッチ回路５１４は、ラッチ制御線ｐＬＴＣｂを介したタイミング部２１１の制御により、保持するカウント値をメモリ回路５１５に出力する。メモリ制御線ｐＭＥＭｂがハイレベルになり、メモリ回路５１５は、ラッチ回路５１４のカウント値をデジタルの画素信号Ｖｓ１２として書き込み動作を開始する。時刻ｔ４１では、メモリ制御線ｐＭＥＭｂがローレベルになり、メモリ回路５１５は、ラッチ回路５１４のカウント値の書き込み動作を終了し、ラッチ回路５１４のカウント値をデジタル画素信号Ｖｓ１２として記憶する。
【００９８】
次に、時刻ｔ４２〜ｔ４３は、メモリ回路５１５に記憶されたデジタル画素信号Ｖｓ１２を出力する水平出力動作期間である。時刻ｔ４２〜ｔ４３では、タイミング部２１１は、制御線２８５ｂ内の水平走査制御線ｐＨｒ１ｂの制御パルスを第２の水平走査部２０７ｂに出力する。第２の水平走査部２０７ｂは、水平走査制御線ｐＨｒ１ｂの制御パルスに同期して、列選択線２５１ｂを介して、複数の第２の列信号処理部２０３ｂを順番に選択する。
【００９９】
複数の第２の列信号処理部２０３ｂは、選択されたメモリ回路５１５が記憶しているデジタル画素信号Ｖｓ１２を、第２の出力線２６１ｂに順番に出力する。順番に選択された第２の列信号処理部２０３ｂは、１行分のデジタル画素信号Ｖｓ１２を、第２の出力線２６１ｂを介して、第２の出力部２０９ｂに出力する。時刻ｔ４２〜ｔ４３は、光電変換素子Ｄ１２の水平出力動作期間ＴＤ１２である。
【０１００】
時刻ｔ８１の水平同期信号ＨＤにより、第１の列信号処理部２０３ａは、上記の光電変換素子Ｄ１１の読み出し動作と同様に、１行目の画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２１の読み出し動作を開始する。以上の動作が、水平同期信号ＨＤに同期して、１水平同期期間ずつ遅延して行われ、画素２００内の光電変換素子の信号が順次出力される。従って、光電変換素子の露光期間は、１行毎にずれていくことになる。
【０１０１】
また、時刻ｔ４３以降では、第２の列信号処理部２０３ｂは、上記の光電変換素子Ｄ１２の読み出し動作と同様に、１行目の画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２２の読み出し動作を開始する。以上の動作が、水平同期信号ＨＤに同期して、１水平同期期間ずつ遅延して行われ、画素２００内の光電変換素子の信号が順次出力される。従って、光電変換素子の露光期間は、１行毎にずれていくことになる。
【０１０２】
時刻ｔ８１以降の信号選択制御線ｐＳＨ１ａ、ｐＳＨ１ｂ、メモリ制御線ｐＭＥＭａ、ｐＭＥＭｂ、画素信号Ｖｓｉｇ、ランプ波信号線Ｖｒｍｐ１ａ、Ｖｒｍｐ１ｂは、光電変換素子Ｄ２１およびＤ２２の信号を処理するため、図６では点線で表現している。
【０１０３】
第１の読み出し動作では、光電変換素子Ｄ１１およびＤ１２は、共通の列信号線２３１を時分割で利用することで、読み出し動作を実施している。また、列信号処理部２０３ａおよび２０３ｂは、光電変換素子Ｄ１１およびＤ１２の読み出し動作の時間差をもって、２系統のアナログデジタル変換を実施する。また、第１の出力線２６１ａおよび第２の出力線２６１ｂは、２系統になっているので、メモリ回路５１５は、光電変換素子Ｄ１１およびＤ１２のデジタル画素信号を、同様に時間差をもって２系統で出力することができる。
【０１０４】
光電変換素子Ｄ１１のＳ信号Ｖｎｓ１１をアナログデジタル変換している途中の時刻ｔ３１では、画素２００は、光電変換素子Ｄ１２のＮ信号Ｖｎ１２を列信号線２３１に出力している。保持動作期間Ｔｎ１２およびアナログデジタル変換期間ＴＡｎ１２は、アナログデジタル変換期間ＴＡｓ１１に対して、重なっている。
【０１０５】
また、光電変換素子Ｄ１１のＳ信号Ｖｎｓ１１をアナログデジタル変換している途中の時刻ｔ３５では、画素２００は、光電変換素子Ｄ１２のＳ信号Ｖｎｓ１２を列信号線２３１に出力している。保持動作期間Ｔｓ１２は、アナログデジタル変換期間ＴＡｓ１１に対して、重なっている。
【０１０６】
これにより、上記の期間が重なっていない場合に比べて、読み出し動作の短縮が可能となるため、重ね読み出し動作におけるフレームレートを向上させることができる。
【０１０７】
以上のように、１回目の水平同期信号ＨＤにより、光電変換素子Ｄ１１およびＤ１２の画素信号が出力され、２回目の水平同期信号ＨＤにより、光電変換素子Ｄ２１およびＤ２２の画素信号が出力される。従って、光電変換素子は、露光期間が行毎にずれる。
【０１０８】
ここで、画素２００の光電変換素子Ｄ１１およびＤ２２を重ね読み出しする場合を第２の読み出し動作とする。第２の読み出し動作では、図６において、転送制御線ｐＴ１２の代わりに転送制御線ｐＴ２２を動作させる。これにより、２×２配列の光電変換素子Ｄ１１〜Ｄ２２は、異なる行の異なる列となる右斜め下に位置する光電変換素子Ｄ１１およびＤ２２の重ね読み出しが実施可能となる。
【０１０９】
次に、画素２００の光電変換素子Ｄ１２およびＤ２１を重ね読み出しする場合を第３の読み出し動作とする。第３の読み出し動作では、図６において、転送制御線ｐＴ１１およびｐＴ１２の代わりに、それぞれ転送制御線ｐＴ１２およびｐＴ２１を動作させる。これにより、２×２配列の光電変換素子Ｄ１１〜Ｄ２２は、異なる行の異なる列となる左斜め下に位置する光電変換素子Ｄ１２およびＤ２１の重ね読み出しが実施可能となる。
【０１１０】
２×２配列の光電変換素子Ｄ１１〜Ｄ２２の場合は、上記の第２の読み出し動作と第３の読み出し動作を組み合わせて、２×２配列の光電変換素子Ｄ１１〜Ｄ２２の信号を読み出すことも可能である。
【０１１１】
さらに、画素２００の光電変換素子Ｄ１１およびＤ２１を重ね読み出しする場合を第４の読み出し動作とする。第４の読み出し動作では、図６において、転送制御線ｐＴ１２の代わりに、転送制御線ｐＴ２１を動作させる。これにより、２×２配列の光電変換素子Ｄ１１〜Ｄ２２は、上下に位置する光電変換素子Ｄ１１およびＤ２１の重ね読み出しが実施可能となる。そして、次の水平同期期間では、画素２００の光電変換素子Ｄ１２およびＤ２２を重ね読み出しする。その場合、図６において、転送制御線ｐＴ１１およびｐＴ１２の代わりに、それぞれ転送制御線ｐＴ１２およびｐＴ２２を動作させる。
【０１１２】
図７は、撮像素子１２の連続読み出し動作を示す図である。撮像素子１２は、図６の第１の読み出し動作を連続させる。動作Ｏｐｒ１は、第１の列信号処理部２０３ａが画素２００の奇数列番号の光電変換素子Ｄ１１およびＤ２１の読み出しから出力線２６１ａにデジタル画素信号を出力するまでの動作を示す。動作Ｏｐｒ２は、第２の列信号処理部２０３ｂが画素２００の偶数列番号の光電変換素子Ｄ１２およびＤ２２の読み出しから出力線２６１ｂにデジタル画素信号を出力するまでの動作を示す。
【０１１３】
動作Ｏｐｒ１の時刻ｓ０１〜ｓ０９では、第１の列信号処理部２０３ａは、１行目の画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１の読み出しからデジタル信号を出力するまでの処理を行う。動作Ｏｐｒ１の時刻ｓ０９〜ｓ１３では、第１の列信号処理部２０３ａは、１行目の画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２１の読み出しからデジタル信号を出力するまでの処理を行う。動作Ｏｐｒ１の時刻ｓ１３以降では、２行目の画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ１１の読み出しからデジタル信号を出力するまでの処理を行う。
【０１１４】
動作Ｏｐｒ２の時刻ｓ０４〜ｓ１０では、第２の列信号処理部２０３ｂは、１行目の画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１２の読み出しからデジタル信号を出力するまでの処理を行う。動作Ｏｐｒ２の時刻ｓ１０〜ｓ１４では、第２の列信号処理部２０３ｂは、１行目の画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２２の読み出しからデジタル信号を出力するまでの処理を行う。動作Ｏｐｒ２の時刻ｓ１４以降では、２行目の画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ１２の読み出しからデジタル信号を出力するまでの処理を行う。
【０１１５】
ｎ１、ｎ２、ｎ３、ｎ４は、それぞれ、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２のＮ信号の保持動作期間を示す。ｎ５、ｎ６は、それぞれ、画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ１１、Ｄ１２のＮ信号の保持動作期間を示す。
【０１１６】
Ａｎ１、Ａｎ２、Ａｎ３、Ａｎ４は、それぞれ、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２のＮ信号のアナログデジタル変換期間を示す。Ａｎ５、Ａｎ６は、それぞれ、画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ１１、Ｄ１２のＮ信号のアナログデジタル変換期間を示す。
【０１１７】
ｓ１、ｓ２、ｓ３、ｓ４は、それぞれ、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２のＳ信号の保持動作期間を示す。ｓ５は、画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ１１のＳ信号の保持動作期間を示す。
【０１１８】
Ａｓ１、Ａｓ２、Ａｓ３、Ａｓ４は、それぞれ、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２のＳ信号のアナログデジタル変換期間を示す。Ａｓ５は、画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ１１のＳ信号のアナログデジタル変換期間を示す。
【０１１９】
Ｄｏｕｔ１、Ｄｏｕｔ２、Ｄｏｕｔ３、Ｄｏｕｔ４は、それぞれ、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２のＳ信号の水平出力動作期間を示す。
【０１２０】
動作Ｏｐｒ１の時刻ｓ０１〜ｓ０４は、撮像素子１２が光電変換素子Ｄ１１の画素信号を列信号線２３１に読み出す画素読み動作期間である。動作Ｏｐｒ２の時刻ｓ０４〜ｓ０７は、撮像素子１２が光電変換素子Ｄ１２の画素信号を列信号線２３１に読み出す画素読み動作期間である。これは、図６において説明したように、奇数列番号の光電変換素子Ｄ１１と偶数列番号の光電変換素子Ｄ１２は、共通の列信号線２３１を時分割で利用した画素読み動作を実施することで実現している。
【０１２１】
時刻ｓ０１、ｓ０９、ｓ１３で、水平同期信号ＨＤを発生させることにより、動作Ｏｐｒ１では、第１の列信号処理部２０３ａは、水平同期信号ＨＤに同期して、奇数列番号の光電変換素子Ｄ１１およびＤ２１を読み出す。動作Ｏｐｒ２の時刻ｓ０４、ｓ１０、ｓ１４では、第２の列信号処理部２０３ｂは、偶数列番号の光電変換素子Ｄ１２およびＤ２２を読み出す。
【０１２２】
図７に示すように、第１の列信号処理部２０３ａの処理期間と第２の列信号処理部２０３ｂの処理期間は、相互に一部が重なっている。上記と同様に、撮像素子１２は、第２の読み出し動作、第３の読み出し動作および第４の読み出し動作が実施可能である。
【０１２３】
図８は、撮像素子１２の同期読み出し動作を示す図である。撮像素子１２は、水平同期信号ＨＤに同期し、図７の第１の読み出し動作に対する連続読み出しを行う。なお、図８では、図７と同じ符号を用いる。
【０１２４】
ＨＤは、撮像素子１２を駆動するための水平同期信号を示し、立ち下がりで有効となる。Ｔｈｄは、１つの水平同期期間である。ＨＳは、水平同期信号ＨＤのサブ水平同期信号を示し、立ち下がりで有効となる。Ｔｈｓは、１つのサブ水平同期期間である。サブ水平同期信号ＨＳは、撮像素子１２がＮ個（Ｎは２以上の整数）の出力部を有する場合、１水平同期期間Ｔｈｄに画素２００内のＮ個の光電変換素子の信号を読み出せるように、１水平同期期間ＴｈｄをＮ分割した周期（間隔毎）で立ち下がる。これらの水平同期信号ＨＤ、サブ水平同期信号ＨＳは、同期信号発生手段としてのタイミング部２１１によって供給される。
【０１２５】
撮像素子１２は、第１の出力部２０９ａおよび第２の出力部２０９ｂを有するため、２個の光電変換素子の信号を並列に出力することが可能となっている。そこで、サブ水平同期信号ＨＳは、水平同期期間Ｔｈｄを２等分した周期で立ち下がる。このため、水平同期期間Ｔｈｄは、サブ水平同期期間Ｔｈｓの２倍の長さとなっている。
【０１２６】
動作Ｏｐｒ１は、水平同期信号ＨＤに同期して、あるいは、水平同期信号ＨＤに同期する１回目のサブ水平同期信号ＨＳに同期して動作を開始する。これより、時刻ｓ２１、ｓ２９、ｓ３５において、奇数列番号の光電変換素子Ｄ１１およびＤ２１の信号の読み出しが開始される。
【０１２７】
動作Ｏｐｒ２は、水平同期信号ＨＤに同期する２回目のサブ水平同期信号ＨＳに同期して動作を開始する。撮像素子１２は、共通の列信号線２３１を有する。そのため、動作Ｏｐｒ２は、光電変換素子Ｄ１１のＳ信号Ｖｎｓ１１のサンプルホールドが完了した保持動作期間ｓ１の終了時刻ｓ２４以降に動作を開始する必要がある。水平同期期間Ｔｈｄを２分割したサブ水平同期期間Ｔｈｓは、光電変換素子Ｄ１１の画素読み動作期間ｓ２１〜ｓ２４より長く設定されている。そのため、２回目のサブ水平同期信号ＨＳは、Ｓ信号Ｖｎｓ１１の保持動作期間ｓ１の終了後、十分に時間が経過した後の時刻ｓ２５に設けられている。これより、ｓ２５、ｓ３３において、偶数列番号の光電変換素子Ｄ１２およびＤ２２の信号の読み出しが開始される。
【０１２８】
このように、図８においては、動作Ｏｐｒ１と動作Ｏｐｒ２を１サブ水平同期期間Ｔｈｓに相当する時間だけずらして動作させる。このため、タイミング部２１１は、動作Ｏｐｒ１の光電変換素子Ｄ１１およびＤ２１の読み出しからデジタル画素信号の出力までの処理を列毎に並列に制御することが可能である。
【０１２９】
また、タイミング部２１１は、１サブ水平同期期間Ｔｈｓに相当する時間だけずらして、動作Ｏｐｒ２の光電変換素子Ｄ１２およびＤ２２の読み出しからデジタル画素信号の出力までの処理を列毎に並列に制御することが可能である。
【０１３０】
タイミング部２１１は、光電変換素子Ｄ１１，Ｄ２１の画素読み動作期間および光電変換素子Ｄ１２，Ｄ２２の画素読み動作期間の開始タイミングを、同期制御部１５からの制御信号に基づいて、個別にかつ適宜設定できる。
【０１３１】
同様に、撮像素子１２は、図８と同様に、第２の読み出し動作、第３の読み出し動作および第４の読み出し動作が実施可能である。
【０１３２】
図９は、撮像素子１２の撮影動作を示す図である。撮像素子１２は、図８の同期読み出しに対応した撮影動作を説明する。ＶＤは、撮像素子１２を駆動するための垂直同期信号を示し、立ち下がりで有効となる。Ｔｆｒは、１つの垂直同期期間である。水平同期信号ＨＤ、サブ水平同期信号ＨＳは、図８と同じである。これら、垂直同期信号ＶＤ、水平同期信号ＨＤおよびサブ水平同期信号ＨＳは、同期信号発生手段としてのタイミング部２１１によって供給される。
【０１３３】
Ｓｉｇ０１〜Ｓｉｇ１６は、列信号線２３１に読み出される画素信号の動作を順番に示す。Ｓｉｇ０１〜Ｓｉｇ０４は、それぞれ、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２の画素信号の動作を示す。Ｓｉｇ０５〜Ｓｉｇ０８は、それぞれ、画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２の画素信号の動作を示す。Ｓｉｇ０９〜Ｓｉｇ１２は、それぞれ、画素Ｐ３１〜Ｐ３６の光電変換素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２の画素信号の動作を示す。Ｓｉｇ１３〜Ｓｉｇ１６は、それぞれ、画素Ｐ４１〜Ｐ４６の光電変換素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２の画素信号の動作を示す。
【０１３４】
ｅＰ０１ｒ〜ｅＰ１６ｒは、Ｓｉｇ０１〜Ｓｉｇ１６に対応する光電変換素子の露光期間を示す。水平動作期間Ｒｏは、列信号処理部２０３ａまたは２０３ｂが、画素信号を入力してから、デジタル画素信号を出力部２０９ａまたは２０９ｂに出力するまでの期間である。例えば、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１の信号については、図８の時刻ｓ２１〜ｔ２９が水平動作期間Ｒｏに対応する。画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１２の信号については、図８の時刻ｓ２５〜ｔ３３が水平動作期間Ｒｏに対応する。
【０１３５】
まず、時刻ｒ０１では、垂直同期信号ＶＤおよび水平同期信号ＨＤに同期する１回目のサブ水平同期信号ＨＳに同期して、動作Ｓｉｇ０１の光電変換素子Ｄ１１は、リセットされ、露光を開始する。次に、時刻ｒ０２では、次のサブ水平同期信号ＨＳに同期して、動作Ｓｉｇ０２の光電変換素子Ｄ１２は、リセットされ、露光を開始する。
【０１３６】
時刻ｒ０３以降では、上記と同様に、サブ水平同期信号ＨＳに同期して、動作Ｓｉｇ０３〜Ｓｉｇ１６の光電変換素子は、それぞれ、リセットされ、露光を開始する。このように、１つのサブ水平同期信号ＨＳ毎に光電変換素子をリセットすることで、ライン順次のローリングシャッタ動作の露光を開始する。
【０１３７】
次に、時刻ｒ０１から垂直同期期間Ｔｆｒ経過後の時刻ｒ１１では、垂直同期信号ＶＤおよび水平同期信号ＨＤに同期する１回目のサブ水平同期信号ＨＳに同期して、動作Ｓｉｇ０１の光電変換素子Ｄ１１の信号は、水平動作期間Ｒｏに出力される。
【０１３８】
そして、時刻ｒ１２では、次のサブ水平同期信号ＨＳに同期して、動作Ｓｉｇ０２の光電変換素子Ｄ１２の信号は、水平動作期間Ｒｏに出力される。時刻ｒ１３以降では、上記と同様に、サブ水平同期信号ＨＳに同期して、動作Ｓｉｇ０３〜Ｓｉｇ１６の光電変換素子の信号は、それぞれ、水平動作期間Ｒｏに出力される。このように、１つのサブ水平同期信号ＨＳ毎に出力することで、ライン順次のローリングシャッタ動作を終了する。
【０１３９】
この撮影動作では、垂直同期信号ＶＤに同期して動作Ｓｉｇ０１の光電変換素子Ｄ１１のリセットを開始し、次の垂直同期信号ＶＤに同期して動作Ｓｉｇ０１の光電変換素子Ｄ１１の読み出しを実施している。そのため、最長の露光時間は、垂直同期期間Ｔｆｒと同じになる。露光時間Ｔｆｒのローリングシャッタ動作を全ての光電変換素子に実施することで、全ての光電変換素子の露光時間をそろえた撮影動作が実施される。
【０１４０】
このとき、動作Ｓｉｇ０１の光電変換素子のリセットは、時刻ｒ０１〜ｒ１１までの間にある水平同期信号ＨＤあるいはサブ水平同期信号ＨＳのいずれかからスタートされ、ライン順次のローリングシャッタ動作が開始する。これにより、電子シャッタ動作による、水平同期期間Ｔｈｄ単位あるいはサブ水平同期期間Ｔｈｓ単位の露光時間制御が可能となる。
【０１４１】
時刻ｒ０５の６０１と時刻ｒ０６の６０２は、動作Ｓｉｇ０１の光電変換素子に対して、異なる露光時間のリセットを実施した時のタイミングを示している。例えば、タイミング６０１において、動作Ｓｉｇ０１の光電変換素子の読み出しを実施することで、光電変換素子をリセットし、露光を開始する。動作Ｓｉｇ０２以降も、同様に、サブ水平同期信号ＨＳに同期して、動作Ｓｉｇ０２〜Ｓｉｇ１６の光電変換素子をリセットすることで、それぞれの露光を開始する。
【０１４２】
そして、時刻ｒ１１以降で、動作Ｓｉｇ０１〜Ｓｉｇ１６の光電変換素子の信号をそれぞれ対応する水平動作期間Ｒｏに出力すると、８Ｔｈｄ（８倍の水平同期期間）あるいは１６Ｔｈｓ（１６倍のサブ水平同期期間）の露光時間を設定することができる。同様に、タイミング６０２でリセット動作を開始すると、３Ｔｈｓ（３倍のサブ水平同期期間）の露光時間を設定することができる。
【０１４３】
このようにして、動作Ｏｐｒ１により、画素２００の奇数列番号の光電変換素子Ｄ１１，Ｄ２１の信号が読み出され、第１の出力部２０９ａから出力される。また、動作Ｏｐｒ２により、画素２００の偶数列番号の光電変換素子Ｄ１２，Ｄ２２の信号が読み出され、第２の出力部２０９ｂから出力される。そして、出力部２０９ａおよび２０９ｂから並列に出力された信号は、信号処理部１３にそれぞれ入力される。こうして、画素２００内の２つの光電変換素子毎に水平同期信号ＨＤに同期して第１の読み出し動作を繰り返すことで、２つの光電変換素子毎に並列に読み出すことができる。
【０１４４】
ここで、正確な露光時間に関しては、図６に示す水平同期期間ＨＤ内の画素読み動作のタイミングに合わせて、補正が必要になる。図６の光電変換素子Ｄ１１の場合、転送制御線ｐＴ１１をローレベルにする時刻ｔ０４から、次に転送制御線ｐＴ１１をローレベルにする時刻ｔ２７までが、正確な露光時間となる。
【０１４５】
そこで、図８のように、水平同期信号ＨＤやサブ水平同期信号ＨＳを用いた露光時間制御においては、ｔ２１〜ｔ２７の期間からｔ０１〜ｔ０４の期間を減算した期間だけ、常に加算して補正する必要がある。同様に、図６の光電変換素子Ｄ１２の場合、ｔ２１〜ｔ３６の期間からｔ０１〜ｔ０８の期間を減算した期間だけ、常に加算して補正する必要があり、通常は、光電変換素子Ｄ１１の補正に等しくなるように設定される。しかしながら、図８においては、この露光時間の補正を省略して説明をしたが、正確な露光時間制御が必要な場合は、この露光時間の補正を適宜考慮すればよい。図９の撮影動作においては、図６を用いて説明した光電変換素子の組み合わせにより、第２の読み出し動作、第３の読み出し動作および第４の読み出し動作が実施可能である。
【０１４６】
以上のように、本実施形態では、第１の出力部２０９ａによる光電変換素子Ｄ１１，Ｄ２１の信号出力と、第２の出力部２０９ｂによる光電変換素子Ｄ１２，Ｄ２２の信号出力とを並列に行うことにより、高速読み出し動作を実現できる。本実施形態では、画素２００内の２つの光電変換素子を同時並列的に出力することが可能となるので、２倍の読み出しレートが実現できることになる。これにより、１つの光電変換素子ずつ読み出す動作に比べて、読み出し時間は半分になる。このため、露光期間の時間差が原因となるローリングシャッタ歪みの発生も半分に低減させることができる。
【０１４７】
本実施形態では、第１の読み出し動作を用いて、画素２００内で、光電変換素子Ｄ１１、光電変換素子Ｄ１２、光電変換素子Ｄ２１、光電変換素子Ｄ２２の順番で読み出している。このとき、画素Ｐ１１の光電変換素子Ｄ１２と光電変換素子Ｄ２１と光電変換素子Ｄ２２と、画素Ｐ２１の光電変換素子Ｄ１１は、水平同期信号ＨＤをまたいで、第３の読み出し動作による重ね読み出しを実施していることになる。そして、このとき、出力される色フィルタの信号の順番は、Ｒ（赤）、Ｇ（緑）、Ｇ（緑）、Ｂ（青）となる。
【０１４８】
同様に、第４の読み出し動作を用いた場合は、画素２００内で、光電変換素子Ｄ１１、光電変換素子Ｄ２１、光電変換素子Ｄ１２、光電変換素子Ｄ２２の順番で読み出すことになる。このとき、画素Ｐ１１の光電変換素子Ｄ２１と光電変換素子Ｄ１２と光電変換素子Ｄ２２と、画素Ｐ２１の光電変換素子Ｄ１１は、水平同期信号ＨＤをまたいで、第３の読み出し動作による重ね読みを実施していることになる。ただし、光電変換素子Ｄ２１と光電変換素子Ｄ１２の読み出し順番は、方向が逆になっている。そして、このとき、出力される色フィルタの信号の順番は、Ｒ（赤）、Ｇ（緑）、Ｇ（緑）、Ｂ（青）となる。
【０１４９】
また、第２の読み出し動作と第３の読み出し動作を組み合わせて用いた場合は、画素２００内で、光電変換素子Ｄ１１、光電変換素子Ｄ２２、光電変換素子Ｄ１２、光電変換素子Ｄ２１の順番で読み出すことになる。このとき、画素Ｐ１１の光電変換素子Ｄ２２と光電変換素子Ｄ１２と光電変換素子Ｄ２１と、画素Ｐ２１の光電変換素子Ｄ１１は、水平同期信号ＨＤをまたいで、第４の読み出し動作による重ね読み出しを実施していることになる。ただし、光電変換素子Ｄ２２と光電変換素子Ｄ１２の読み出し順番は、上下が逆になっている。そして、このとき、出力される色フィルタの信号の順番は、Ｒ（赤）、Ｂ（青）、Ｇ（緑）、Ｇ（緑）となる。
【０１５０】
このように、信号の読み出し順番を選択することが可能となっているので、信号処理に応じて、どれかを選択したり、組み合わせたりすることが可能となる。
【０１５１】
（第２の実施形態）
図１０は、本発明の第２の実施形態による撮像素子１２の同期読み出し動作を示す図である。図１０では、図８と同じ符号を用いる。
【０１５２】
動作Ｏｐｒ１の時刻ｓ４１〜ｓ４４では、第１の列信号処理部２０３ａは、期間ｎ１、Ａｎ１、ｓ１の動作を行う。時刻ｓ４１〜ｓ４４は、サブ水平同期期間Ｔｈｓである。動作Ｏｐｒ１の時刻ｓ４４〜ｓ４７では、第１の列信号処理部２０３ａは、期間Ａｓ１の動作を行う。時刻ｓ４４〜ｓ４７は、サブ水平同期期間Ｔｈｓである。時刻ｓ４１〜ｓ４７は、水平同期期間Ｔｈｄである。動作Ｏｐｒ１の時刻ｓ４７〜ｓ５１では、第１の列信号処理部２０３ａは、期間Ｄｏｕｔ１の動作を行う。時刻ｓ４７〜ｓ５１は、水平同期期間Ｔｈｄである。
【０１５３】
時刻ｓ４７では、第１の列信号処理部２０３ａの比較器５１２、カウンタ回路５１３およびラッチ回路５１４は、光電変換素子Ｄ１１の処理が終了するので、光電変換素子Ｄ２１の処理を開始することができる。
【０１５４】
そこで、動作Ｏｐｒ１の時刻ｓ４７〜ｓ５０では、第１の列信号処理部２０３ａは、期間ｎ３、Ａｎ３、ｓ３の動作を行う。時刻ｓ４７〜ｓ５０は、サブ水平同期期間Ｔｈｓである。動作Ｏｐｒ１の時刻ｓ５０〜ｓ５１では、第１の列信号処理部２０３ａは、期間Ａｓ３の動作を行う。時刻ｓ５０〜ｓ５１は、サブ水平同期期間Ｔｈｓである。時刻ｓ４７〜ｓ５１は、水平同期期間Ｔｈｄである。動作Ｏｐｒ１の時刻ｓ５１〜ｓ５３では、第１の列信号処理部２０３ａは、期間Ｄｏｕｔ３の動作を行う。時刻ｓ５１〜ｓ５３は、水平同期期間Ｔｈｄである。
【０１５５】
時刻ｓ４７〜ｓ５１では、期間Ｄｏｕｔ１の動作と、期間ｎ３、Ａｎ３、ｓ３、Ａｓ３の動作が並列に行われる。時刻ｓ５１では、タイミング部２１１は、期間Ａｓ３が終了する前に、期間Ｄｏｕｔ１が終了するように、タイミングを制御する。
【０１５６】
同様に、動作Ｏｐｒ１の時刻ｓ５１〜ｓ５２では、第１の列信号処理部２０３ａは、期間ｎ５、Ａｎ５、ｓ５の動作を行う。時刻ｓ５１〜ｓ５２は、サブ水平同期期間Ｔｈｓである。動作Ｏｐｒ１の時刻ｓ５２〜ｓ５３では、第１の列信号処理部２０３ａは、期間Ａｓ５の動作を行う。時刻ｓ５２〜ｓ５３は、サブ水平同期期間Ｔｈｓである。動作Ｏｐｒ１の時刻ｓ５３〜ｓ５５では、第１の列信号処理部２０３ａは、期間Ｄｏｕｔ５の動作を行う。時刻ｓ５３〜ｓ５５は、水平同期期間Ｔｈｄである。
【０１５７】
また、動作Ｏｐｒ２の時刻ｓ４４〜ｓ４７では、第２の列信号処理部２０３ｂは、期間ｎ２、Ａｎ２、ｓ２の動作を行う。時刻ｓ４４〜ｓ４７は、サブ水平同期期間Ｔｈｓである。動作Ｏｐｒ２の時刻ｓ４７〜ｓ５０では、第２の列信号処理部２０３ｂは、期間Ａｓ２の動作を行う。時刻ｓ４７〜ｓ５０は、サブ水平同期期間Ｔｈｓである。動作Ｏｐｒ２の時刻ｓ５０〜ｓ５２では、第２の列信号処理部２０３ｂは、期間Ｄｏｕｔ２の動作を行う。時刻ｓ５０〜ｓ５２は、水平同期期間Ｔｈｄである。
【０１５８】
時刻ｓ５０では、第２の列信号処理部２０３ｂの比較器５１２、カウンタ回路５１３およびラッチ回路５１４は、光電変換素子Ｄ１２の処理が終了するので、光電変換素子Ｄ２２の処理を開始することができる。
【０１５９】
そこで、動作Ｏｐｒ２の時刻ｓ５０〜ｓ５１では、第２の列信号処理部２０３ｂは、期間ｎ４、Ａｎ４、ｓ４の動作を行う。時刻ｓ５０〜ｓ５１は、サブ水平同期期間Ｔｈｓである。動作Ｏｐｒ２の時刻ｓ５１〜ｓ５２では、第２の列信号処理部２０３ｂは、期間Ａｓ４の動作を行う。時刻ｓ５１〜ｓ５２は、サブ水平同期期間Ｔｈｓである。動作Ｏｐｒ２の時刻ｓ５２〜ｓ５４では、第２の列信号処理部２０３ｂは、期間Ｄｏｕｔ４の動作を行う。時刻ｓ５２〜ｓ５４は、水平同期期間Ｔｈｄである。
【０１６０】
時刻ｓ５０〜ｓ５２では、期間Ｄｏｕｔ２の動作と、期間ｎ４、Ａｎ４、ｓ４、Ａｓ４の動作が並列に行われる。時刻ｓ５２では、タイミング部２１１は、期間Ａｓ４が終了する前に、期間Ｄｏｕｔ２が終了するように、タイミングを制御する。
【０１６１】
同様に、動作Ｏｐｒ２の時刻ｓ５２〜ｓ５３では、第２の列信号処理部２０３ｂは、期間ｎ６、Ａｎ６、ｓ６の動作を行う。時刻ｓ５２〜ｓ５３は、サブ水平同期期間Ｔｈｓである。動作Ｏｐｒ２の時刻ｓ５３〜ｓ５４では、第２の列信号処理部２０３ｂは、期間Ａｓ６の動作を行う。時刻ｓ５３〜ｓ５４は、サブ水平同期期間Ｔｈｓである。動作Ｏｐｒ２の時刻ｓ５４〜ｓ５６では、第２の列信号処理部２０３ｂは、期間Ｄｏｕｔ６の動作を行う。時刻ｓ５４〜ｓ５６は、水平同期期間Ｔｈｄである。
【０１６２】
水平同期信号ＨＤのタイミングを、時刻ｓ４１、ｓ４７、ｓ５１、ｓ５３、ｓ５５とすると、動作Ｏｐｒ１では、水平同期信号ＨＤに同期して、光電変換素子の信号読み出しとアナログデジタル変換を実施する。動作Ｏｐｒ２では、時刻ｓ４４、ｓ５０、ｓ５２、ｓ５４、ｓ５６で、サブ水平同期信号ＨＳに同期して、光電変換素子の信号読み出しとアナログデジタル変換を実施する。
【０１６３】
列信号処理部２０３ａおよび２０３ｂは、列信号線２３１を共有するため、動作Ｏｐｒ２は、光電変換素子Ｄ１１のＳ信号Ｖｎｓ１１のサンプルホールドが完了した保持動作期間ｓ１の終了時刻ｓ４４以降に動作を開始する必要がある。水平同期期間Ｔｈｄを２分割したサブ水平同期期間Ｔｈｓが、光電変換素子Ｄ１１の画素読み動作期間ｓ４１〜ｓ４４に設定されているので、２回目のサブ水平同期信号ＨＳは、Ｓ信号Ｖｎｓ１１の保持動作期間ｓ１の終了時刻ｓ４４に設けられている。
【０１６４】
これにより、画素２００内の２つの光電変換素子毎に水平同期信号ＨＤに同期して第１の読み出し動作を繰り返すことで、２つの光電変換素子の信号を並列に読み出すことができる。そして、画素領域２０１内の複数行の画素に対して、第１の読み出し動作を連続して実施できる。さらに、画素読み動作と列信号処理動作を前の光電変換素子の水平出力動作と並列に実施することで、図８の重ね読み動作のさらに２倍のフレームレートが実現できる。また、図１０の動作では、図６を用いて説明した第２の読み出し動作、第３の読み出し動作および第４の読み出し動作が実施可能である。
【０１６５】
以上のように、本実施形態によれば、第１の出力部２０９ａによる光電変換素子Ｄ１１，Ｄ２１の信号出力と、第２の出力部２０９ｂによる光電変換素子Ｄ１２，Ｄ２２の信号出力とを並列に行うことにより、高速読み出し動作を実現できる。本実施形態では、期間Ｄｏｕｔ１の処理と、期間ｎ３、Ａｎ３、ｓ２、Ａｓ３の処理を並列に行うことにより、４倍の読み出しレートが実現できる。これにより、１つの光電変換素子ずつ読み出す動作に比べて、読み出し時間は４分の１になる。このため、ライン毎に発生する露光期間の時間差が原因となるローリングシャッタ歪みの発生も４分の１に低減させることができる。
【０１６６】
（第３の実施形態）
図１１は、本発明の第３の実施形態による画素２００の構成例を示す回路図である。図１１では、図３と同じ符号を用いる。本実施形態の撮像システム１０の基本的な構成と動作および撮像素子１２の基本的な構成と動作は、第１の実施形態と同様である。以下、本実施形態が第１の実施形態と異なる点を説明する。
【０１６７】
画素２００は、２行４列の光電変換素子Ｄ１１〜Ｄ１４，Ｄ２１〜Ｄ２４を有する。図１１の画素２００は、図３の画素２００に対して、光電変換素子Ｄ１３，Ｄ１４，Ｄ２３，Ｄ２４と転送トランジスタＴ１３，Ｔ１４，Ｔ２３，Ｔ２４と転送制御線ｐＴ１３，ｐＴ１４，ｐＴ２３，ｐＴ２４を追加したものである。画素制御線２２１は、リセット制御線ｐＲ、転送制御線ｐＴ１１、ｐＴ１２、ｐＴ１３、ｐＴ１４、ｐＴ２１、ｐＴ２２、ｐＴ２３、ｐＴ２４、選択線ｐＳＥＬを有する。
【０１６８】
光電変換素子Ｄ１３、Ｄ１４、Ｄ２３およびＤ２４は、光を電荷に変換すると共に、変換された電荷を蓄積するフォトダイオードである。光電変換素子Ｄ１３は、ＰＮ接合のＰ側が接地され、Ｎ側が転送トランジスタＴ１３のソースに接続されている。光電変換素子Ｄ１４は、ＰＮ接合のＰ側が接地され、Ｎ側が転送トランジスタＴ１４のソースに接続されている。光電変換素子Ｄ２３は、ＰＮ接合のＰ側が接地され、Ｎ側が転送トランジスタＴ２３のソースに接続されている。光電変換素子Ｄ２４は、ＰＮ接合のＰ側が接地され、Ｎ側が転送トランジスタＴ２４のソースに接続されている。
【０１６９】
転送トランジスタＴ１３は、ゲートが転送制御線ｐＴ１３に接続され、ドレインがＦＤ容量Ｃｆｄのノード３０１に接続され、光電変換素子Ｄ１３により変換された電荷をＦＤ容量Ｃｆｄに転送する。転送トランジスタＴ１４は、ゲートが転送制御線ｐＴ１４に接続され、ドレインがＦＤ容量Ｃｆｄのノード３０１に接続され、光電変換素子Ｄ１４により変換された電荷をＦＤ容量Ｃｆｄに転送する。転送トランジスタＴ２３は、ゲートが転送制御線ｐＴ２３に接続され、ドレインがＦＤ容量Ｃｆｄのノード３０１に接続され、光電変換素子Ｄ２３により変換された電荷をＦＤ容量Ｃｆｄに転送する。転送トランジスタＴ２４は、ゲートが転送制御線ｐＴ２４に接続され、ドレインがＦＤ容量Ｃｆｄのノード３０１に接続され、光電変換素子Ｄ２４により変換された電荷をＦＤ容量Ｃｆｄに転送する。
【０１７０】
図１２（ａ）は、２つの画素２００の平面図であり、図１２（ｂ）は、図１２（ａ）のｘ−ｘ’の断面図である。回路４０１は、画素２００の中の光電変換素子Ｄ１１〜Ｄ１４，Ｄ２１〜Ｄ２４以外の回路である。マイクロレンズ４０２は、光電変換素子Ｄ１１〜Ｄ１４，Ｄ２１〜Ｄ２４毎に設けられている。色フィルタ４０４は、光電変換素子Ｄ１１〜Ｄ１４，Ｄ２１〜Ｄ２４毎にベイヤ配列で設けられている。色フィルタ４０４は、光電変換素子Ｄ１１〜Ｄ１４，Ｄ２１〜Ｄ２４毎に、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のうちの１つが配置されている。例えば、１行目の光電変換素子Ｄ１１〜Ｄ１４のフィルタをＲフィルタとＧフィルタの繰り返しとし、２行目の光電変換素子Ｄ２１〜Ｄ２４のフィルタをＧフィルタとＢフィルタの繰り返しにすることで、カラー画像の撮影が可能となる。
【０１７１】
基板４０３に、光電変換素子Ｄ１１〜Ｄ１４，Ｄ２１〜Ｄ２４が形成される。光電変換素子Ｄ１１〜Ｄ１４，Ｄ２１〜Ｄ２４は、２行４列の配列になっている。光電変換素子Ｄ１１〜Ｄ１４は、１行目となる。光電変換素子Ｄ２１〜Ｄ２４は、２行目となる。回路４０１は、光電変換素子Ｄ１１〜Ｄ１４，Ｄ２１〜Ｄ２４の中心に配置されている。
【０１７２】
図１３は、本実施形態による第１の列信号処理部２０３ａの構成例を示す図である。図１３の第１の列信号処理部２０３ａは、図５の第１の列信号処理部２０３ａに対して、サンプルホールド回路５２１、比較器５２２と、カウンタ回路５２３と、ラッチ回路５２４と、メモリ回路５２５を追加したものである。図１３の制御線２８１ａは、図５の制御線２８１ａに対して、信号選択制御線ｐＳＨ２ａとランプ波信号線Ｖｒｍｐ２ａを追加したものである。列選択線２５１ａは、メモリ選択線ｐＨ１ａおよびｐＨ２ａを有する。出力線２６１ａは、出力線ＤＳｉｇ１ａおよびＤＳｉｇ２ａを有する。以下、第１の列信号処理部２０３ａの構成を説明するが、第２の列信号処理部２０３ｂも第１の列信号処理部２０３ａと同様の構成を有する。以下、図１３が図５と異なる点を説明する。
【０１７３】
サンプルホールド回路５２１は、信号選択制御線ｐＳＨ２ａに接続され、信号選択制御線ｐＳＨ２ａを介したタイミング部２１１からの制御により、列信号線２３１の画素信号Ｖｓｉｇを保持して出力する。タイミング部２１１は、ランプ波信号線Ｖｒｍｐ２ａを介して、ランプ波を比較器５２２に出力する。
【０１７４】
比較器５２２は、サンプルホールド回路５２１の出力信号とランプ波信号線Ｖｒｍｐ２ａのランプ波を比較し、その比較結果を出力する。比較器５２２は、サンプルホールド回路５２１の出力信号がランプ波信号線Ｖｒｍｐ２ａのランプ波より大きい場合にはハイレベルを出力し、サンプルホールド回路５２１の出力信号がランプ波信号線Ｖｒｍｐ２ａのランプ波より小さい場合にはローレベルを出力する。
【０１７５】
カウンタ回路５２３は、カウンタ制御線ｐＣＮＴａに接続され、カウンタ制御線ｐＣＮＴａから供給されるクロック信号を基にカウントを行う。カウンタ回路５２３は、ランプ波信号線Ｖｒｍｐ２ａのランプ波の開始時にカウント値のカウントを開始し、比較器５２２の出力信号が反転すると、カウント値のカウントを停止し、その時のカウント値を出力する。このときのカウント値は、列信号線２３１の画素信号をアナログからデジタルに変換したデジタル値である。また、カウンタ回路５２３は、カウンタ制御線ｐＣＮＴａにより、ダウンカウントとアップカウントの切り換えが可能となっており、これを用いて、ノイズ低減を実現している。
【０１７６】
ラッチ回路５２４は、ラッチ制御線ｐＬＴＣａに接続され、カウンタ回路５２３が出力するカウント値を一時的に保持するとともに、ラッチ制御線ｐＬＴＣａを介した制御により保持しているカウント値を出力する。
【０１７７】
メモリ回路５２５は、メモリ制御線ｐＭＥＭａに接続され、メモリ制御線ｐＭＥＭａを介した制御によりラッチ回路５２４が出力するカウント値を画素２００の画素値として記憶する。また、メモリ回路５２５は、対応するメモリ選択線ｐＨ２ａを介した制御により、記憶しているカウント値を、出力線ＤＳｉｇ２ａに出力する。第１のアナログデジタル変換回路は、サンプルホールド回路５１１、比較器５１２、カウンタ回路５１３、ラッチ回路５１４およびメモリ回路５１５を有する。第２のアナログデジタル変換回路は、サンプルホールド回路５２１、比較器５２２、カウンタ回路５２３、ラッチ回路５２４およびメモリ回路５２５を有する。第１および第２のアナログデジタル変換回路は、前記画素２００の出力信号を処理する処理回路である。なお、メモリ回路５１５は、対応するメモリ選択線ｐＨ１ａを介した制御により、記憶しているカウント値を、出力線ＤＳｉｇ１ａに出力する。
【０１７８】
次に、撮像素子１２の動作を説明する。第１の列信号処理部２０３ａは、２つのアナログデジタル変換回路を有し、第２の列信号処理部２０３ｂは、２つのアナログデジタル変換回路を有する。撮像素子１２は、４つのアナログデジタル変換回路を用いて、光電変換素子Ｄ１１〜Ｄ１４の信号を処理する。
【０１７９】
撮像素子１２は、同一行の画素２００を同時に制御する。例えば、画素セルＰ１１〜Ｐ１６の光電変換素子Ｄ１１〜Ｄ１４，Ｄ２１〜Ｄ２４は、同じタイミングで動作する。例えば、光電変換素子Ｄ１１と光電変換素子Ｄ１２の動作タイミングは、第１の読み出し動作となる図６の動作タイミングが適用される。
【０１８０】
光電変換素子Ｄ１３およびＤ１４の動作では、線ｐＴ１１、ｐＴ１２、ｐＳＨ１ａ、ｐＳＨ１ｂ、Ｖｒｍｐ１ａ、Ｖｒｍｐ１ｂの代わりに、線ｐＴ１３、ｐＴ１４、ｐＳＨ２ａ、ｐＳＨ２ｂ、Ｖｒｍｐ２ａ、Ｖｒｍｐ２ｂを動作させる。また、線ｐＨ１ａ、ｐＨ１ｂ、ＤＳｉｇ１ａ、ＤＳｉｇ１ｂの代わりに、線ｐＨ２ａ、ｐＨ２ｂ、ＤＳｉｇ２ａ、ＤＳｉｇ２ｂを動作させる。
【０１８１】
光電変換素子Ｄ２１〜Ｄ２４の動作は、光電変換素子Ｄ１１〜Ｄ１４の動作に対して、転送制御線ｐＴ１１、ｐＴ１２、ｐＴ１３、ｐＴ１４の代わりに、転送制御線ｐＴ２１、ｐＴ２２、ｐＴ２３、ｐＴ２４を動作させる。
【０１８２】
撮像素子１２は、４つのアナログデジタル変換回路を有する。そのため、図６の時刻ｔ０１〜ｔ１１の水平同期期間に、光電変換素子Ｄ１１〜Ｄ１４のリセット動作を実行することが可能である。同様に、撮像素子１２は、時刻ｔ２１〜ｔ８１の水平同期期間に、光電変換素子Ｄ１１〜Ｄ１４の読み出し動作を実行することが可能である。
【０１８３】
また、撮像素子１２は、時刻ｔ１１から始まる水平同期期間に、光電変換素子Ｄ２１〜Ｄ２４のリセット動作を実行し、時刻ｔ８１から始まる水平同期期間に、光電変換素子Ｄ２１〜Ｄ２４の読み出し動作を実行することが可能である。
【０１８４】
このとき、図１３において、光電変換素子Ｄ１１およびＤ２１の信号は、列信号処理部２０３ａのサンプルホールド回路５１１に保持された後、アナログデジタル変換される。光電変換素子Ｄ１２およびＤ２２の信号は、列信号処理部２０３ｂのサンプルホールド回路５１１に保持された後、アナログデジタル変換される。光電変換素子Ｄ１３およびＤ２３の信号は、列信号処理部２０３ａのサンプルホールド回路５２１に保持された後、アナログデジタル変換される。光電変換素子Ｄ１４およびＤ２４の信号は、列信号処理部２０３ｂのサンプルホールド回路５２１に保持された後、アナログデジタル変換される。
【０１８５】
図１４は、本実施形態による撮像素子１２の動作を示す図である。撮像素子１２は、第１の読み出し動作を行う。第１の列信号処理部２０３ａは、２つのアナログデジタル変換回路を有する。第２の列信号処理部２０３ｂは、２つのアナログデジタル変換回路を有する。撮像素子１２は、４つのアナログデジタル変換回路を用いて、４つの光電変換素子単位で処理する。
【０１８６】
動作Ｏｐｒ１は、第１の列信号処理部２０３ａの第１のアナログデジタル変換回路が、光電変換素子Ｄ１１およびＤ２１の信号を読み出し、出力線ＤＳｉｇ１ａにデジタル画素信号を出力する動作を示す。動作Ｏｐｒ２は、第２の列信号処理部２０３ｂの第１のアナログデジタル変換回路が、光電変換素子Ｄ１２およびＤ２２の信号を読み出し、出力線ＤＳｉｇ１ｂにデジタル画素信号を出力する動作を示す。動作Ｏｐｒ３は、第１の列信号処理部２０３ａの第２のアナログデジタル変換回路が、光電変換素子Ｄ１３およびＤ２３の信号を読み出し、出力線ＤＳｉｇ２ａにデジタル画素信号を出力する動作を示す。動作Ｏｐｒ４は、第２の列信号処理部２０３ｂの第２のアナログデジタル変換回路が、光電変換素子Ｄ１４およびＤ２４の信号を読み出し、出力線ＤＳｉｇ２ｂにデジタル画素信号を出力する動作を示す。
【０１８７】
例えば、動作Ｏｐｒ１では、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１およびＤ２１と、画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ１１およびＤ２１等の信号が処理される。動作Ｏｐｒ２では、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１２およびＤ２２と、画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ１２およびＤ２２等の信号が処理される。動作Ｏｐｒ３では、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１３およびＤ２３と、画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ１３およびＤ２３等の信号が処理される。動作Ｏｐｒ４では、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１４およびＤ２４と、画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ１４およびＤ２４等の信号が処理される。
【０１８８】
動作Ｏｐｒ１の時刻ｓ０１〜ｓ０９では、１行目の画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１の信号が処理される。動作Ｏｐｒ１の時刻ｓ０９〜ｓ１３では、１行目の画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２１の信号が処理される。動作Ｏｐｒ１の時刻ｓ１３以降では、２行目の画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ１１の信号が処理される。
【０１８９】
動作Ｏｐｒ２の時刻ｓ０４〜ｓ１０では、１行目の画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１２の信号が処理される。動作Ｏｐｒ２の時刻ｓ１０〜ｓ１４では、１行目の画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２２の信号が処理される。動作Ｏｐｒ２の時刻ｓ１４以降では、２行目の画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ１２の信号が処理される。
【０１９０】
動作Ｏｐｒ３の時刻ｓ０７〜ｓ１１では、１行目の画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１３の信号が処理される。動作Ｏｐｒ３の時刻ｓ１１以降では、１行目の画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２３の信号が処理される。
【０１９１】
動作Ｏｐｒ４の時刻ｓ０８〜ｓ１２では、１行目の画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１４の信号が処理される。動作Ｏｐｒ４の時刻ｓ１２以降では、１行目の画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２４の信号が処理される。
【０１９２】
ｎ１、ｎ２、ｎ３、ｎ４は、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４のＮ信号の保持動作期間を示す。ｎ５、ｎ６、ｎ７、ｎ８は、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２１、Ｄ２２、Ｄ２３、Ｄ２４のＮ信号の保持動作期間を示す。ｎ９、ｎ１０は、画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ１１、Ｄ１２のＮ信号の保持動作期間を示す。
【０１９３】
Ａｎ１、Ａｎ２、Ａｎ３、Ａｎ４は、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４のＮ信号のアナログデジタル変換期間を示す。Ａｎ５、Ａｎ６、Ａｎ７、Ａｎ８は、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２１、Ｄ２２、Ｄ２３、Ｄ２４のＮ信号のアナログデジタル変換期間を示す。Ａｎ９、Ａｎ１０は、画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ２１、Ｄ２２のＮ信号のアナログデジタル変換期間を示す。
【０１９４】
ｓ１、ｓ２、ｓ３、ｓ４は、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４のＳ信号の保持動作期間を示す。ｓ５、ｓ６、ｓ７、ｓ８は、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２１、Ｄ２２、Ｄ２３、Ｄ２４のＳ信号の保持動作期間を示す。ｓ９、ｓ１０は、画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ１１、Ｄ１２のＳ信号の保持動作期間を示す。
【０１９５】
Ａｓ１、Ａｓ２、Ａｓ３、Ａｓ４は、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４のＳ信号のアナログデジタル変換期間を示す。Ａｓ５、Ａｓ６、Ａｓ７、Ａｓ８は、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２１、Ｄ２２、Ｄ２３、Ｄ２４のＳ信号のアナログデジタル変換期間を示す。Ａｓ９、Ａｓ１０は、画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ１１、Ｄ１２のＳ信号のアナログデジタル変換期間を示す。
【０１９６】
Ｄｏｕｔ１、Ｄｏｕｔ２、Ｄｏｕｔ３、Ｄｏｕｔ４は、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４のＳ信号の水平出力動作期間を示す。Ｄｏｕｔ５、Ｄｏｕｔ６、Ｄｏｕｔ７、Ｄｏｕｔ８は、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２１、Ｄ２２、Ｄ２３、Ｄ２４のＳ信号の水平出力動作期間を示す。Ｄｏｕｔ９、Ｄｏｕｔ１０は、画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ１１、Ｄ１２のＳ信号の水平出力動作期間を示す。
【０１９７】
動作Ｏｐｒ１の時刻ｓ０１〜ｓ０４では、第１の列信号処理部２０３ａは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１についての期間ｎ１、Ａｎ１、ｓ１の処理を行う。動作Ｏｐｒ１の時刻ｓ０４〜ｓ０７では、第１の列信号処理部２０３ａは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１についての期間Ａｓ１の処理を行う。動作Ｏｐｒ１の時刻ｓ０７〜ｓ０９では、第１の列信号処理部２０３ａは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１についての期間Ｄｏｕｔ１の処理を行う。
【０１９８】
動作Ｏｐｒ２の時刻ｓ０４〜ｓ０７では、第２の列信号処理部２０３ｂは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１２についての期間ｎ２、Ａｎ２、ｓ２の処理を行う。動作Ｏｐｒ２の時刻ｓ０７〜ｓ０８では、第２の列信号処理部２０３ｂは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１２についての期間Ａｓ２の処理を行う。動作Ｏｐｒ２の時刻ｓ０８〜ｓ１０では、第２の列信号処理部２０３ｂは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１２についての期間Ｄｏｕｔ２の処理を行う。
【０１９９】
動作Ｏｐｒ３の時刻ｓ０７〜ｓ０８では、第１の列信号処理部２０３ａは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１３についての期間ｎ３、Ａｎ３、ｓ３の処理を行う。動作Ｏｐｒ３の時刻ｓ０８〜ｓ０９では、第１の列信号処理部２０３ａは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１３についての期間Ａｓ３の処理を行う。動作Ｏｐｒ３の時刻ｓ０９〜ｓ１１では、第１の列信号処理部２０３ａは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１３についての期間Ｄｏｕｔ３の処理を行う。
【０２００】
動作Ｏｐｒ４の時刻ｓ０８〜ｓ０９では、第２の列信号処理部２０３ｂは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１４についての期間ｎ４、Ａｎ４、ｓ４の処理を行う。動作Ｏｐｒ４の時刻ｓ０９〜ｓ１０では、第２の列信号処理部２０３ｂは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１４についての期間Ａｓ４の処理を行う。動作Ｏｐｒ４の時刻ｓ１０〜ｓ１２では、第２の列信号処理部２０３ｂは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１４についての期間Ｄｏｕｔ４の処理を行う。
【０２０１】
動作Ｏｐｒ１の時刻ｓ０９〜ｓ１０では、第１の列信号処理部２０３ａは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２１についての期間ｎ５、Ａｎ５、ｓ５の処理を行う。動作Ｏｐｒ１の時刻ｓ１０〜ｓ１１では、第１の列信号処理部２０３ａは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２１についての期間Ａｓ５の処理を行う。動作Ｏｐｒ１の時刻ｓ１１〜ｓ１３では、第１の列信号処理部２０３ａは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２１についての期間Ｄｏｕｔ５の処理を行う。
【０２０２】
動作Ｏｐｒ２の時刻ｓ１０〜ｓ１１では、第２の列信号処理部２０３ｂは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２２についての期間ｎ６、Ａｎ６、ｓ６の処理を行う。動作Ｏｐｒ２の時刻ｓ１１〜ｓ１２では、第２の列信号処理部２０３ｂは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２２についての期間Ａｓ６の処理を行う。動作Ｏｐｒ２の時刻ｓ１２〜ｓ１４では、第２の列信号処理部２０３ｂは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２２についての期間Ｄｏｕｔ６の処理を行う。
【０２０３】
動作Ｏｐｒ３の時刻ｓ１１〜ｓ１２では、第１の列信号処理部２０３ａは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２３についての期間ｎ７、Ａｎ７、ｓ７の処理を行う。動作Ｏｐｒ３の時刻ｓ１２〜ｓ１３では、第１の列信号処理部２０３ａは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２３についての期間Ａｓ７の処理を行う。動作Ｏｐｒ３の時刻ｓ１３以降では、第１の列信号処理部２０３ａは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２３についての期間Ｄｏｕｔ７の処理を行う。
【０２０４】
動作Ｏｐｒ４の時刻ｓ１２〜ｓ１３では、第２の列信号処理部２０３ｂは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２４についての期間ｎ８、Ａｎ８、ｓ８の処理を行う。動作Ｏｐｒ４の時刻ｓ１３〜ｓ１４では、第２の列信号処理部２０３ｂは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２４についての期間Ａｓ８の処理を行う。動作Ｏｐｒ４の時刻ｓ１４以降では、第２の列信号処理部２０３ｂは、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２４についての期間Ｄｏｕｔ８の処理を行う。
【０２０５】
撮像素子１２は、４つのアナログデジタル変換回路を有し、４つの光電変換素子の信号を並列に出力することが可能となっている。そこで、サブ水平同期信号ＨＳは、図１５に示すように、水平同期期間Ｔｈｄを４等分した周期で立ち下がるように設定する。このため、水平同期期間Ｔｈｄは、サブ水平同期期間Ｔｈｓの４倍の長さとなる。
【０２０６】
動作Ｏｐｒ１は、水平同期信号ＨＤに同期して、あるいは、水平同期信号ＨＤに同期する１回目のサブ水平同期信号ＨＳに同期して動作を開始する。これより、時刻ｓ０１、ｓ０９、ｓ１３において、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２１、画素Ｐ２１〜Ｐ１６の光電変換素子Ｄ１１の信号の読み出しが開始される。
【０２０７】
動作Ｏｐｒ２は、水平同期信号ＨＤに同期する２回目のサブ水平同期信号ＨＳに同期して動作を開始する。列信号処理部２０３ａおよび２０３ｂは、列信号線２３１を共有するため、動作Ｏｐｒ２は、光電変換素子Ｄ１１のＳ信号Ｖｎｓ１１のサンプルホールドが完了した保持動作期間ｓ１の終了時刻ｓ０４以降に動作を開始する必要がある。
【０２０８】
水平同期期間Ｔｈｄを４分割したサブ水平同期期間Ｔｈｓは、光電変換素子Ｄ１１の画素読み動作期間ｓ０１〜ｓ０４に設定されているので、２回目のサブ水平同期信号ＨＳは、Ｓ信号Ｖｎｓ１１の保持動作期間ｓ１の終了時刻ｓ０４に設けられる。これより、時刻ｓ０４、ｓ１０、ｓ１４において、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１２、Ｄ２２、画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ１２の信号の読み出しが開始される。
【０２０９】
動作Ｏｐｒ３は、水平同期信号ＨＤに同期する３回目のサブ水平同期信号ＨＳに同期して動作を開始する。これより、時刻ｓ０７、ｓ１１において、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１３、Ｄ２３の信号の読み出しが開始される。
【０２１０】
動作Ｏｐｒ４は、水平同期信号ＨＤに同期する４回目のサブ水平同期信号ＨＳに同期して動作を開始する。これより、時刻ｓ０８、ｓ１２において、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１４、Ｄ２４の信号の読み出しが開始される。
【０２１１】
このように、動作Ｏｐｒ１、Ｏｐｒ２、Ｏｐｒ３、Ｏｐｒ４をそれぞれ１サブ水平同期期間Ｔｈｓに相当する時間だけずらして動作させる。読み出し動作が繰り返される場合には、動作Ｏｐｒ４とその次の動作Ｏｐｒ１の関係についても同様である。
【０２１２】
出力部２０９ａおよび２０９ｂから出力されたデジタル画素信号は、信号処理部１３に入力される。撮像素子１２は、画素２００内の４つの光電変換素子ずつ読み出す第１の読み出し動作を連続して実施できる。これにより、本実施形態は、第１の実施形態のさらに２倍のフレームレートが実現できる。
【０２１３】
ここで、画素２００の光電変換素子Ｄ１１と光電変換素子Ｄ２２を並列に読み出す場合を第２の読み出し動作とする。第２の読み出し動作では、図６において、転送制御線ｐＴ１２の代わりに、転送制御線ｐＴ２２を動作させる。これにより、画素セル２００内で、異なる行の異なる列となる右斜め下に位置する光電変換素子Ｄ１１およびＤ２２の並列読み出しが実施可能となる。同様に、光電変換素子Ｄ１１と光電変換素子Ｄ２４のように、右斜め下方向に位置する光電変換素子の並列読み出しも第２の読み出し動作と呼ぶ。
【０２１４】
次に、画素２００の光電変換素子Ｄ１２と光電変換素子Ｄ２１を並列に読み出す場合を第３の読み出し動作とする。第３の読み出し動作では、図６において、転送制御線ｐＴ１１およびｐＴ１２の代わりに、転送制御線ｐＴ１２およびｐＴ２１を動作させる。これにより、画素２００内で、異なる行の異なる列となる左斜め下に位置する光電変換素子の並列読み出しが実施可能となる。同様に、光電変換素子Ｄ１４およびＤ２１のように、左斜め下方向に位置する光電変換素子の並列読み出しも第３の読み出し動作と呼ぶ。
【０２１５】
上記の第２の読み出し動作と第３の読み出し動作を組み合わせて、８つの光電変換素子の信号を読み出すことも可能である。
【０２１６】
さらに、画素２００の光電変換素子Ｄ１１およびＤ２１を並列に読み出す場合を第４の読み出し動作とする。第４の読み出し動作では、図６において、転送制御線ｐＴ１２の代わりに、転送制御線ｐＴ２１を動作させる。これにより、画素２００内で、上下に位置する光電変換素子の並列読み出しが実施可能となる。同様に、光電変換素子Ｄ１２およびＤ２２のように、上下に位置する光電変換素子の並列読み出しも第４の読み出し動作と呼ぶ。
【０２１７】
図１５は、本実施形態による撮像素子１２の撮影動作を示す図である。撮像素子１２は、図１４の第１の読み出し動作による撮影動作を行う。図１５では、図９と同じ符号を用いる。サブ水平同期信号ＨＳは、水平同期期間Ｔｈｄを４等分した周期で立ち下がるように設定する。
【０２１８】
Ｓｉｇ０１〜Ｓｉｇ０８は、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４、Ｄ２１、Ｄ２２、Ｄ２３およびＤ２４の画素信号の動作を示す。Ｓｉｇ０９〜Ｓｉｇ１６は、画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４、Ｄ２１、Ｄ２２、Ｄ２３およびＤ２４の画素信号の動作を示す。ｅＰ０１ｒ〜ｅＰ１６ｒは、動作Ｓｉｇ０１〜Ｓｉｇ１６の光電変換素子の露光期間を示す。
【０２１９】
まず、時刻ｒ０１では、垂直同期信号ＶＤおよび水平同期信号ＨＤに同期する１回目のサブ水平同期信号ＨＳに同期して、動作Ｓｉｇ０１の光電変換素子Ｄ１１は、リセットされ、露光を開始する。次に、時刻ｒ０２では、水平同期信号ＨＤに同期する２回目のサブ水平同期信号ＨＳに同期して、動作Ｓｉｇ０２の光電変換素子Ｄ１２は、リセットされ、露光を開始する。
【０２２０】
次に、時刻ｒ０３では、水平同期信号ＨＤに同期する３回目のサブ水平同期信号ＨＳに同期して、動作Ｓｉｇ０３の光電変換素子Ｄ１３は、リセットされ、露光を開始する。次に、時刻ｒ０４では、水平同期信号ＨＤに同期する４回目のサブ水平同期信号ＨＳに同期して、動作Ｓｉｇ０４の光電変換素子Ｄ１４は、リセットされ、露光を開始する。時刻ｒ０５以降では、同様に、水平同期信号ＨＤおよびサブ水平同期信号ＨＳに同期して、動作Ｓｉｇ０５〜Ｓｉｇ１６の光電変換素子は、リセットされ、露光を開始する。このように、サブ水平同期信号ＨＳ毎にリセットすることで、ライン順次のローリングシャッタ動作の露光を開始する。
【０２２１】
次に、時刻ｒ０１から垂直同期期間Ｔｆｒ経過後の時刻ｒ１１では、垂直同期信号ＶＤおよび水平同期信号ＨＤに同期する１回目のサブ水平同期信号ＨＳに同期して、動作Ｓｉｇ０１の光電変換素子Ｄ１１の信号は、水平動作期間Ｒｏに出力される。続いて、時刻ｒ１２では、水平同期信号ＨＤに同期する２回目のサブ水平同期信号ＨＳに同期して、動作Ｓｉｇ０２の光電変換素子Ｄ１２の信号は、水平動作期間Ｒｏに出力される。
【０２２２】
続いて、時刻ｒ１３では、水平同期信号ＨＤに同期する３回目のサブ水平同期信号ＨＳに同期して、動作Ｓｉｇ０３の光電変換素子Ｄ１３の信号は、水平動作期間Ｒｏに出力される。続いて、時刻ｒ１４では、水平同期信号ＨＤに同期する４回目のサブ水平同期信号ＨＳに同期して、動作Ｓｉｇ０４の光電変換素子Ｄ１４の信号は、水平動作期間Ｒｏに出力される。
【０２２３】
時刻ｒ１５以降では、同様に、水平同期信号ＨＤおよびサブ水平同期信号ＨＳに同期して、動作Ｓｉｇ０５〜Ｓｉｇ１６の光電変換素子の信号は、水平動作期間Ｒｏに出力される。このように、サブ水平同期信号ＨＳ毎に出力することで、ライン順次のローリングシャッタ動作を終了する。
【０２２４】
垂直同期信号ＶＤに同期して動作Ｓｉｇ０１の光電変換素子のリセットを開始し、次の垂直同期信号ＶＤに同期して動作Ｓｉｇ０１の光電変換素子の信号出力を実施しているので、最長の露光時間は、垂直同期期間のＴｆｒとなる。これにより、露光時間Ｔｆｒのローリングシャッタ動作を全ての光電変換素子に実施することで、全ての光電変換素子の露光時間をそろえた撮影動作が実施される。
【０２２５】
このとき、動作Ｓｉｇ０１の光電変換素子のリセットを、時刻ｒ０１〜ｓ１１の間にある水平同期信号ＨＤあるいはサブ水平同期信号ＨＳのいずれかからスタートし、ライン順次のローリングシャッタ動作を開始する。これにより、電子シャッタ動作による、水平同期期間Ｔｈｄ単位あるいはサブ水平同期期間Ｔｈｓ単位の露光時間制御が可能となる。
【０２２６】
時刻ｒ０５の６０１と時刻ｒ０６の６０２は、動作Ｓｉｇ０１の光電変換素子に対して、異なる露光時間のリセットを実施した時のタイミングを示している。例えば、タイミング６０１において、動作Ｓｉｇ０１の光電変換素子の読み出しを実施することで、光電変換素子をリセットし、露光を開始する。動作Ｓｉｇ０２以降も、同様に、サブ水平同期信号ＨＳに同期して、動作Ｓｉｇ０２〜Ｓｉｇ１６の光電変換素子のリセットを実施することで、それぞれの露光を開始する。
【０２２７】
時刻ｒ１１以降では、動作Ｓｉｇ０１〜Ｓｉｇ１６の光電変換素子の信号をそれぞれ対応する水平動作期間Ｒｏに出力すると、４Ｔｈｄ（４倍の水平同期期間）あるいは１６Ｔｈｓ（１６倍のサブ水平同期期間）の露光時間を設定することができる。同様に、タイミング６０２でリセット動作を開始すると、３Ｔｈｓ（３倍のサブ水平同期期間）の露光時間を設定することができる。
【０２２８】
水平同期信号に同期して第１の読み出し動作を繰り返すことで、４つの光電変換素子の信号を並列に読み出すことができる。図１５の撮影動作は、図１４を用いて説明した第２の読み出し動作、第３の読み出し動作および第４の読み出し動作が実施可能である。
【０２２９】
撮像素子１２は、４つのアナログデジタル変換回路を用いて、４つの光電変換素子の信号を並列にアナログデジタル変換することにより、高速読み出し動作を実現できる。本実施形態では、４倍の読み出しレートが実現できる。これにより、１つの光電変換素子ずつ読み出す動作に比べて、読み出し時間は４分の１になる。このため、ライン毎に発生する露光期間の時間差が原因となるローリングシャッタ歪みの発生も４分の１に低減させることができる。
【０２３０】
本実施形態では、第１の読み出し動作を用いて、画素２００内の光電変換素子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４、Ｄ２１、Ｄ２２、Ｄ２３およびＤ２４の順番で読み出している。このとき、光電変換素子Ｄ１４およびＤ２１と、光電変換素子Ｄ２４と次行の画素の光電変換素子Ｄ１１は、水平同期信号ＨＤをまたいで、第３の読み出し動作を実施していることになる。そして、このとき、出力される色フィルタの信号の順番は、Ｒ（赤）、Ｇ（緑）、Ｒ（赤）、Ｇ（緑）、Ｇ（緑）、Ｂ（青）、Ｇ（緑）、Ｂ（青）となる。
【０２３１】
また、第１の読み出し動作と第３の読み出し動作を組み合わせて、画素２００内の光電変換素子Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２、Ｄ１３、Ｄ１４、Ｄ２３およびＤ２４の順番で読み出すことができる。その場合は、第１の実施形態で説明した２×２配列の光電変換素子の読み出し順番を左右に２回繰り返したものとなる。そして、このとき、出力される色フィルタの信号の順番は、Ｒ（赤）、Ｇ（緑）、Ｇ（緑）、Ｂ（青）、Ｒ（赤）、Ｇ（緑）、Ｇ（緑）、Ｂ（青）となる。
【０２３２】
同様に、第３の読み出し動作と第４の読み出し動作を組み合わせて、画素２００内の光電変換素子Ｄ１１、Ｄ２１、Ｄ１２、Ｄ２２、Ｄ１３、Ｄ２３、Ｄ１４およびＤ２４の順番で読み出すことができる。その場合、第１の実施形態で説明した２×２配列の光電変換素子の読み出し順番を左右に２回繰り返したものとなる。そして、このとき、出力される色フィルタの信号の順番は、Ｒ（赤）、Ｇ（緑）、Ｇ（緑）、Ｂ（青）、Ｒ（赤）、Ｇ（緑）、Ｇ（緑）、Ｂ（青）となる。
【０２３３】
さらに、第２の読み出し動作、第３の読み出し動作および第４の読み出し動作を組み合わせて、画素２００内の光電変換素子Ｄ１１、Ｄ２２、Ｄ１２、Ｄ２１、Ｄ１３、Ｄ２４、Ｄ１４およびＤ２３の順番で読み出すことができる。その場合、第１の実施形態で説明した２×２配列の光電変換素子の読み出し順番を左右に２回繰り返したものとなる。そして、このとき、出力される色フィルタの信号の順番は、Ｒ（赤）、Ｂ（青）、Ｇ（緑）、Ｇ（緑）、Ｒ（赤）、Ｂ（青）、Ｇ（緑）、Ｇ（緑）となる。
【０２３４】
このように、信号の読み出し順番を選択することが可能となっているので、信号処理に応じて、光電変換素子を選択したり、組み合わせたりすることが可能となる。さらに、色フィルタ配列である２×２配列毎に信号を読み出すことも可能となる。
【０２３５】
（第４の実施形態）
図１６は、本発明の第４の実施形態による画素２００の構成例を示す回路図である。図１６では、図１１と同じ符号を用いる。本実施形態の撮像システム１０の基本的な構成と動作および撮像素子１２の基本的な構成と動作は、第３の実施形態と同様である。以下、本実施形態が第３の実施形態と異なる点を説明する。
【０２３６】
画素２００は、４行２列の光電変換素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２，Ｄ３１，Ｄ３２，Ｄ４１，Ｄ４２を有する。図１６の画素２００は、図３の画素２００に対して、光電変換素子Ｄ３１，Ｄ３２，Ｄ４１，Ｄ４２と転送トランジスタＴ３１，Ｔ３２，Ｔ４１，Ｔ４２と転送制御線ｐＴ３１，ｐＴ３２，ｐＴ４１，ｐＴ４２を追加したものである。画素制御線２２１は、リセット制御線ｐＲ、転送制御線ｐＴ１１、ｐＴ１２、ｐＴ２１、ｐＴ２２、ｐＴ３１、ｐＴ３２、ｐＴ４１、ｐＴ４２、選択線ｐＳＥＬを有する。
【０２３７】
光電変換素子Ｄ３１、Ｄ３２、Ｄ４１およびＤ４２は、光を電荷に変換すると共に、変換された電荷を蓄積するフォトダイオードである。光電変換素子Ｄ３１は、ＰＮ接合のＰ側が接地され、Ｎ側が転送トランジスタＴ３１のソースに接続されている。光電変換素子Ｄ３２は、ＰＮ接合のＰ側が接地され、Ｎ側が転送トランジスタＴ３２のソースに接続されている。光電変換素子Ｄ４１は、ＰＮ接合のＰ側が接地され、Ｎ側が転送トランジスタＴ４１のソースに接続されている。光電変換素子Ｄ４２は、ＰＮ接合のＰ側が接地され、Ｎ側が転送トランジスタＴ４２のソースに接続されている。
【０２３８】
転送トランジスタＴ３１は、ゲートが転送制御線ｐＴ３１に接続され、ドレインがＦＤ容量Ｃｆｄのノード３０１に接続され、光電変換素子Ｄ３１により変換された電荷をＦＤ容量Ｃｆｄに転送する。転送トランジスタＴ３２は、ゲートが転送制御線ｐＴ３２に接続され、ドレインがＦＤ容量Ｃｆｄのノード３０１に接続され、光電変換素子Ｄ３２により変換された電荷をＦＤ容量Ｃｆｄに転送する。
【０２３９】
転送トランジスタＴ４１は、ゲートが転送制御線ｐＴ４１に接続され、ドレインがＦＤ容量Ｃｆｄのノード３０１に接続され、光電変換素子Ｄ４１により変換された電荷をＦＤ容量Ｃｆｄに転送する。転送トランジスタＴ４２は、ゲートが転送制御線ｐＴ４２に接続され、ドレインがＦＤ容量Ｃｆｄのノード３０１に接続され、光電変換素子Ｄ４２により変換された電荷をＦＤ容量Ｃｆｄに転送する。
【０２４０】
図１７（ａ）は、２つの画素２００の平面図であり、図１７（ｂ）は、図１７（ａ）のｙ−ｙ’の断面図である。回路４０１は、画素２００の中の光電変換素子Ｄ１１〜Ｄ４２以外の回路である。マイクロレンズ４０２は、光電変換素子Ｄ１１〜Ｄ４２毎に設けられている。
【０２４１】
色フィルタ４０４は、光電変換素子Ｄ１１〜Ｄ４２毎にベイヤ配列で設けられている。色フィルタ４０４は、光電変換素子Ｄ１１〜Ｄ４２毎に、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のうちの１つが配置されている。例えば、１行目および３行目の光電変換素子のフィルタをＲフィルタとＧフィルタの繰り返しとし、２行目および４行目の光電変換素子のフィルタをＧフィルタとＢフィルタの繰り返しにすることで、カラー画像の撮影が可能となる。
【０２４２】
基板４０３に、光電変換素子Ｄ１１〜Ｄ４２が形成される。光電変換素子Ｄ１１〜Ｄ４２は、４行２列の配列になっている。光電変換素子Ｄ１１およびＤ１２は、１行目となる。光電変換素子Ｄ２１およびＤ２２は、２行目となる。光電変換素子Ｄ３１およびＤ３２は、３行目となる。光電変換素子Ｄ４１およびＤ４２は、４行目となる。回路４０１は、光電変換素子Ｄ１１〜Ｄ４２の中心に配置されている。
【０２４３】
次に、撮像素子１２の動作を説明する。第１の列信号処理部２０３ａは、２つのアナログデジタル変換回路を有する。第２の列信号処理部２０３ｂは、２つのアナログデジタル変換回路を有する。撮像素子１２は、４つのアナログデジタル変換回路を有するので、４つの光電変換素子の信号を並列の処理することができる。ある水平同期期間では、撮像素子１２は、光電変換素子Ｄ１１、Ｄ１２、Ｄ２１およびＤ２２を第１の読み出し動作で読み出す。そして、次の水平同期期間では、撮像素子１２は、光電変換素子Ｄ３１、Ｄ３２、Ｄ４１およびＤ４２を第１の読み出し動作で読み出す。
【０２４４】
本実施形態の光電変換素子Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２、Ｄ３１、Ｄ３２、Ｄ４１およびＤ４２は、第３の実施形態の光電変換素子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４、Ｄ２１、Ｄ２２、Ｄ２３およびＤ２４と同様の動作を行う。これにより、撮像素子１２は、図１４に示す第１の読み出し動作が実施可能となる。同様に、撮像素子１２は、図１５に示す第１の読み出し動作による撮影動作の実施可能となる。
【０２４５】
ここで、画素２００の光電変換素子Ｄ１１およびＤ２２を並列に読み出す場合を第２の読み出し動作とする。第２の読み出し動作では、図６において、転送制御線ｐＴ１２の代わりに、転送制御線ｐＴ２２を動作させる。これにより、画素２００内で、異なる行の異なる列となる右斜め下に位置する光電変換素子の並列読み出しが実施可能となる。同様に、光電変換素子Ｄ３１およびＤ４２のように、右斜め下方向に位置する光電変換素子の並列読み出しも第２の読み出し動作と呼ぶ。
【０２４６】
また、画素セル２００の光電変換素子Ｄ１２およびＤ２１を並列に読み出す場合を第３の読み出し動作とする。第３の読み出し動作では、図６において、転送制御線ｐＴ１１およびｐＴ１２の代わりに、転送制御線ｐＴ１２およびｐＴ２１を動作させる。これにより、画素２００内で、異なる行の異なる列となる左斜め下に位置する光電変換素子の並列読み出しが実施可能となる。同様に、光電変換素子Ｄ３２およびＤ４１のように、左斜め下方向に位置する光電変換素子の並列読み出しも第３の読み出し動作と呼ぶ。また、上記の第２の読み出し動作と第３の読み出し動作を組み合わせて、８つの光電変換素子を読み出すことも可能である。
【０２４７】
さらに、画素２００の光電変換素子Ｄ１１およびＤ２１を並列に読み出す場合を第４の読み出し動作とする。第４の読み出し動作では、図６において、転送制御線ｐＴ１２の代わりに、転送制御線ｐＴ２１を動作させる。これにより、画素セル２００内で、上下に位置する光電変換素子の並列読み出しが実施可能となる。同様に、光電変換素子Ｄ１２およびＤ２２、光電変換素子Ｄ３１およびＤ４１、光電変換素子Ｄ３２およびＤ４２のように、上下に位置する光電変換素子の並列読み出しも第４の読み出し動作と呼ぶ。
【０２４８】
撮像素子１２は、４つのアナログデジタル変換回路を用いて、４つの光電変換素子の信号を並列にアナログデジタル変換することにより、高速読み出し動作を実現できる。本実施形態では、４倍の読み出しレートが実現できる。これにより、１つの光電変換素子ずつ読み出す動作に比べて、読み出し時間は４分の１になる。このため、ライン毎に発生する露光期間の時間差が原因となるローリングシャッタ歪みの発生も４分の１に低減させることができる。
【０２４９】
本実施形態では、第１の読み出し動作を用いて、画素２００内の光電変換素子Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２、Ｄ３１、Ｄ３２、Ｄ４１およびＤ４２の順番で読み出している。このとき、光電変換素子Ｄ１２およびＤ２１、光電変換素子Ｄ２２およびＤ３１、光電変換素子Ｄ３２およびＤ４１、光電変換素子Ｄ４２および次行の画素の光電変換素子Ｄ１１は、第３の読み出し動作を実施していることになる。そして、このとき、出力される色フィルタの信号の順番は、Ｒ（赤）、Ｇ（緑）、Ｇ（緑）、Ｂ（青）、Ｒ（赤）、Ｇ（緑）、Ｇ（緑）、Ｂ（青）となる。この場合は、第１の実施形態で説明した２×２配列の光電変換素子の読み出し順番を上下に２回繰り返したものとなる。
【０２５０】
同様に、第３の読み出し動作と第４の読み出し動作を組み合わせて、画素２００内の光電変換素子Ｄ１１、Ｄ２１、Ｄ１２、Ｄ２２、Ｄ３１、Ｄ４１、Ｄ３２およびＤ４２の順番で読み出すことできる。その場合、第１の実施形態で説明した２×２配列の光電変換素子の読み出し順番を上下に２回繰り返したものとなる。そして、このとき、出力される色フィルタの信号の順番は、Ｒ（赤）、Ｇ（緑）、Ｇ（緑）、Ｂ（青）、Ｒ（赤）、Ｇ（緑）、Ｇ（緑）、Ｂ（青）となる。
【０２５１】
さらに、第２の読み出し動作、第３の読み出し動作および第４の読み出し動作を組み合わせて、画素２００内の光電変換素子Ｄ１１、Ｄ２２、Ｄ１２、Ｄ２１、Ｄ３１、Ｄ４２、Ｄ３２およびＤ４１の順番で読み出すことができる。その場合、第１の実施形態で説明した２×２配列の光電変換素子の読み出し順番を上下に２回繰り返したものとなる。そして、このとき、出力される色フィルタの信号の順番は、Ｒ（赤）、Ｂ（青）、Ｇ（緑）、Ｇ（緑）、Ｒ（赤）、Ｂ（青）、Ｇ（緑）、Ｇ（緑）となる。
【０２５２】
このように、信号の読み出し順番を選択することが可能となっているので、信号処理に応じて、光電変換素子を選択したり、組み合わせたりすることが可能となる。さらに、色フィルタ配列である２×２配列毎に信号を読み出すことも可能となる。
【０２５３】
（第５の実施形態）
図１８は、本発明の第５の実施形態による第１の列信号処理部２０３ａの構成例を示す図である。図１８では、図１３と同じ符号を用いる。第１の列信号処理部２０３ａは、第１〜第４のアナログデジタル変換回路を有する。第１のアナログデジタル変換回路は、サンプルホールド回路５１１、比較器５１２、カウンタ回路５１３、ラッチ回路５１４およびメモリ回路５１５を有する。第２のアナログデジタル変換回路は、サンプルホールド回路５２１、比較器５２２、カウンタ回路５２３、ラッチ回路５２４およびメモリ回路５２５を有する。
【０２５４】
第３のアナログデジタル変換回路は、サンプルホールド回路５３１、比較器５３２、カウンタ回路５３３、ラッチ回路５３４およびメモリ回路５３５を有する。第４のアナログデジタル変換回路は、サンプルホールド回路５４１、比較器５４２、カウンタ回路５４３、ラッチ回路５４４およびメモリ回路５４５を有する。第１〜第４のアナログデジタル変換回路は、画素２００の出力信号を処理する処理回路である。
【０２５５】
図１８の制御線２８１ａは、図１３の制御線２８１ａに対して、信号選択制御線ｐＳＨ３ａ，ｐＳＨ４ａとランプ波信号線Ｖｒｍｐ３ａ，Ｖｒｍｐ４ａを追加したものである。列選択線２５１ａは、メモリ選択線ｐＨ１ａ〜ｐＨ４ａを有する。出力線２６１ａは、出力線ＤＳｉｇ１ａ〜ＤＳｉｇ４ａを有する。以下、第１の列信号処理部２０３ａの構成を説明するが、第２の列信号処理部２０３ｂも第１の列信号処理部２０３ａと同様の構成を有する。以下、図１８が図１３と異なる点を説明する。
【０２５６】
サンプルホールド回路５３１および５４１は、それぞれ、信号選択制御線ｐＳＨ３ａおよびｐＳＨ４ａに接続され、信号選択制御線ｐＳＨ３ａおよびｐＳＨ４ａを介したタイミング部２１１からの制御により、列信号線２３１の画素信号Ｖｓｉｇを保持して出力する。タイミング部２１１は、ランプ波信号線Ｖｒｍｐ３ａおよびＶｒｍｐ４を介して、ランプ波を比較器５３２および５４２に出力する。
【０２５７】
比較器５３２および５４２は、それぞれ、サンプルホールド回路５３１および５４１の出力信号とランプ波信号線Ｖｒｍｐ３ａおよびＶｒｍｐ４ａのランプ波を比較し、その比較結果を出力する。比較器５３２および５４２は、それぞれ、サンプルホールド回路５３１および５４１の出力信号がランプ波信号線Ｖｒｍｐ３ａおよびＶｒｍｐ４ａのランプ波より大きい場合にはハイレベルを出力する。また、比較器５３２および５４２は、それぞれ、サンプルホールド回路５３１および５４１の出力信号がランプ波信号線Ｖｒｍｐ３ａおよびＶｒｍｐ４ａのランプ波より小さい場合にはローレベルを出力する。
【０２５８】
カウンタ回路５３３および５４３は、カウンタ制御線ｐＣＮＴａに接続され、カウンタ制御線ｐＣＮＴａから供給されるクロック信号を基にカウントを行う。カウンタ回路５３３および５４３は、それぞれ、ランプ波信号線Ｖｒｍｐ３ａおよびＶｒｍｐ４ａのランプ波の開始時にカウント値のカウントを開始し、比較器５３２および５４２の出力信号が反転すると、カウント値のカウントを停止する。そして、カウンタ回路５３３および５４３は、その時のカウント値を出力する。このときのカウント値は、列信号線２３１の画素信号をアナログからデジタルに変換したデジタル値である。また、カウンタ回路５３３および５４３は、カウンタ制御線ｐＣＮＴａにより、ダウンカウントとアップカウントの切り換えが可能となっており、これを用いて、ノイズ低減を実現している。
【０２５９】
ラッチ回路５３４および５４４は、それぞれ、ラッチ制御線ｐＬＴＣａに接続され、カウンタ回路５３３および５４３が出力するカウント値を一時的に保持するとともに、ラッチ制御線ｐＬＴＣａを介した制御により保持しているカウント値を出力する。
【０２６０】
メモリ回路５３５および５４５は、それぞれ、メモリ制御線ｐＭＥＭａに接続され、メモリ制御線ｐＭＥＭａを介した制御によりラッチ回路５３４および５４４が出力するカウント値を画素２００の画素値として記憶する。また、メモリ回路５３５および５４５は、それぞれ、対応するメモリ選択線ｐＨ３ａおよびｐＨ４ａを介した制御により、記憶しているカウント値を、出力線ＤＳｉｇ３ａおよびＤＳｉｇ４ａに出力する。
【０２６１】
次に、撮像素子１２の動作を説明する。第１の列信号処理部２０３ａは、４つのアナログデジタル変換回路を有する。第２の列信号処理部２０３ｂは、４つのアナログデジタル変換回路を有する。撮像素子１２は、８つのアナログデジタル変換回路を用いて、８つの光電変換素子Ｄ１１〜Ｄ４２の信号を並列に処理することができる。
【０２６２】
第１の列信号処理部２０３ａの第１のアナログデジタル変換回路は、光電変換素子Ｄ１１について、期間ｎ１、Ａｎ１、ｓ１、Ａｓ１、Ｄｏｕｔ１の動作を行う。第２の列信号処理部２０３ｂの第１のアナログデジタル変換回路は、光電変換素子Ｄ１２について、期間ｎ２、Ａｎ２、ｓ２、Ａｓ２、Ｄｏｕｔ２の動作を行う。
【０２６３】
第１の列信号処理部２０３ａの第２のアナログデジタル変換回路は、光電変換素子Ｄ２１について、期間ｎ３、Ａｎ３、ｓ３、Ａｓ３、Ｄｏｕｔ３の動作を行う。第２の列信号処理部２０３ｂの第２のアナログデジタル変換回路は、光電変換素子Ｄ２２について、期間ｎ４、Ａｎ４、ｓ４、Ａｓ４、Ｄｏｕｔ４の動作を行う。
【０２６４】
第１の列信号処理部２０３ａの第３のアナログデジタル変換回路は、光電変換素子Ｄ３１について、期間ｎ５、Ａｎ５、ｓ５、Ａｓ５、Ｄｏｕｔ５の動作を行う。第２の列信号処理部２０３ｂの第３のアナログデジタル変換回路は、光電変換素子Ｄ３２について、期間ｎ６、Ａｎ６、ｓ６、Ａｓ６、Ｄｏｕｔ６の動作を行う。
【０２６５】
第１の列信号処理部２０３ａの第４のアナログデジタル変換回路は、光電変換素子Ｄ４１について、期間ｎ７、Ａｎ７、ｓ７、Ａｓ７、Ｄｏｕｔ７の動作を行う。第２の列信号処理部２０３ｂの第４のアナログデジタル変換回路は、光電変換素子Ｄ４２について、期間ｎ８、Ａｎ８、ｓ８、Ａｓ８、Ｄｏｕｔ８の動作を行う。また、撮像素子１２は、第２の読み出し動作、第３の読み出し動作および第４の読み出し動作を実施可能である。
【０２６６】
撮像素子１２は、８つのアナログデジタル変換回路を用いて、８つの光電変換素子Ｄ１１〜Ｄ４２の信号を並列にアナログデジタル変換することにより、高速読み出し動作を実現できる。本実施形態では、８倍の読み出しレートが実現できる。これにより、１つの光電変換素子ずつ読み出す動作に比べて、読み出し時間は８分の１になる。このため、ライン毎に発生する露光期間の時間差が原因となるローリングシャッタ歪みの発生も８分の１に低減させることができる。
【０２６７】
次に、上記の実施形態の組み合わせを説明する。第１および第２の実施形態では、図１３の列信号処理部２０３ａおよび２０３ｂを用いることができる。第１の列信号処理部２０３ａの第１のアナログデジタル変換回路は、光電変換素子Ｄ１１について、図１４の動作Ｏｐｒ１と同様の動作を行う。第２の列信号処理部２０３ｂの第１のアナログデジタル変換回路は、光電変換素子Ｄ１２について、図１４の動作Ｏｐｒ２と同様の動作を行う。
【０２６８】
第１の列信号処理部２０３ａの第２のアナログデジタル変換回路は、光電変換素子Ｄ２１について、図１４の動作Ｏｐｒ３と同様の動作を行う。第２の列信号処理部２０３ｂの第２のアナログデジタル変換回路は、光電変換素子Ｄ２２について、図１４の動作Ｏｐｒ４と同様の動作を行う。これにより、撮像素子１２は、画素２００内の４つの光電変換素子Ｄ１１〜Ｄ２２の信号を並列に処理することが可能となり、４倍の読み出しレートが実現できる。
【０２６９】
また、第１および第２の実施形態では、図１８の列信号処理部２０３ａおよび２０３ｂを用いることができる。
【０２７０】
第１の列信号処理部２０３ａの第１のアナログデジタル変換回路は、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１１について、期間ｎ１、Ａｎ１、ｓ１、Ａｓ１、Ｄｏｕｔ１の動作を行う。第２の列信号処理部２０３ｂの第１のアナログデジタル変換回路は、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ１２について、期間ｎ２、Ａｎ２、ｓ２、Ａｓ２、Ｄｏｕｔ２の動作を行う。
【０２７１】
第１の列信号処理部２０３ａの第２のアナログデジタル変換回路は、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２１について、期間ｎ３、Ａｎ３、ｓ３、Ａｓ３、Ｄｏｕｔ３の動作を行う。第２の列信号処理部２０３ｂの第２のアナログデジタル変換回路は、画素Ｐ１１〜Ｐ１６の光電変換素子Ｄ２２について、期間ｎ４、Ａｎ４、ｓ４、Ａｓ４、Ｄｏｕｔ４の動作を行う。
【０２７２】
第１の列信号処理部２０３ａの第３のアナログデジタル変換回路は、画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ１１について、期間ｎ５、Ａｎ５、ｓ５、Ａｓ５、Ｄｏｕｔ５の動作を行う。第２の列信号処理部２０３ｂの第３のアナログデジタル変換回路は、画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ１２について、期間ｎ６、Ａｎ６、ｓ６、Ａｓ６、Ｄｏｕｔ６の動作を行う。
【０２７３】
第１の列信号処理部２０３ａの第４のアナログデジタル変換回路は、画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ２１について、期間ｎ７、Ａｎ７、ｓ７、Ａｓ７、Ｄｏｕｔ７の動作を行う。第２の列信号処理部２０３ｂの第４のアナログデジタル変換回路は、画素Ｐ２１〜Ｐ２６の光電変換素子Ｄ２２について、期間ｎ８、Ａｎ８、ｓ８、Ａｓ８、Ｄｏｕｔ８の動作を行う。
【０２７４】
その場合、撮像素子１２は、２行の画素の８つの光電変換素子の信号を並列に処理することが可能となり、８倍の読み出しレートが実現できる。
【０２７５】
また、第３の実施形態では、図５の列信号処理部２０３ａおよび２０３ｂを用いることができる。
【０２７６】
第１の列信号処理部２０３ａのアナログデジタル変換回路は、光電変換素子Ｄ１１について、期間ｎ１、Ａｎ１、ｓ１、Ａｓ１、Ｄｏｕｔ１の動作を行う。その後、第１の列信号処理部２０３ａのアナログデジタル変換回路は、光電変換素子Ｄ１３について、期間ｎ３、Ａｎ３、ｓ３、Ａｓ３、Ｄｏｕｔ３の動作を行う。その後、第１の列信号処理部２０３ａのアナログデジタル変換回路は、光電変換素子Ｄ２１について、期間ｎ５、Ａｎ５、ｓ５、Ａｓ５、Ｄｏｕｔ５の動作を行う。その後、第１の列信号処理部２０３ａのアナログデジタル変換回路は、光電変換素子Ｄ２３について、期間ｎ７、Ａｎ７、ｓ７、Ａｓ７、Ｄｏｕｔ７の動作を行う。
【０２７７】
また、第２の列信号処理部２０３ｂのアナログデジタル変換回路は、光電変換素子Ｄ１２について、期間ｎ２、Ａｎ２、ｓ２、Ａｓ２、Ｄｏｕｔ２の動作を行う。その後、第２の列信号処理部２０３ｂのアナログデジタル変換回路は、光電変換素子Ｄ１４について、期間ｎ４、Ａｎ４、ｓ４、Ａｓ４、Ｄｏｕｔ４の動作を行う。その後、第２の列信号処理部２０３ｂのアナログデジタル変換回路は、光電変換素子Ｄ２２について、期間ｎ６、Ａｎ６、ｓ６、Ａｓ６、Ｄｏｕｔ６の動作を行う。その後、第２の列信号処理部２０３ｂのアナログデジタル変換回路は、光電変換素子Ｄ２４について、期間ｎ８、Ａｎ８、ｓ８、Ａｓ８、Ｄｏｕｔ８の動作を行う。
【０２７８】
その場合、撮像素子１２は、画素２００内の８つの光電変換素子を２つの光電変換素子ずつに分けて、２つの光電変換素子の信号を並列に処理することが可能となり、２倍の読み出しレートが実現できる。
【０２７９】
また、第３の実施形態では、図１８の列信号処理部２０３ａおよび２０３ｂを用いることができる。
【０２８０】
第１の列信号処理部２０３ａの第１のアナログデジタル変換回路は、光電変換素子Ｄ１１について、期間ｎ１、Ａｎ１、ｓ１、Ａｓ１、Ｄｏｕｔ１の動作を行う。第２の列信号処理部２０３ｂの第１のアナログデジタル変換回路は、光電変換素子Ｄ１２について、期間ｎ２、Ａｎ２、ｓ２、Ａｓ２、Ｄｏｕｔ２の動作を行う。第１の列信号処理部２０３ａの第２のアナログデジタル変換回路は、光電変換素子Ｄ１３について、期間ｎ３、Ａｎ３、ｓ３、Ａｓ３、Ｄｏｕｔ３の動作を行う。第２の列信号処理部２０３ｂの第２のアナログデジタル変換回路は、光電変換素子Ｄ１４について、期間ｎ４、Ａｎ４、ｓ４、Ａｓ４、Ｄｏｕｔ４の動作を行う。
【０２８１】
第１の列信号処理部２０３ａの第３のアナログデジタル変換回路は、光電変換素子Ｄ２１について、期間ｎ５、Ａｎ５、ｓ５、Ａｓ５、Ｄｏｕｔ５の動作を行う。第２の列信号処理部２０３ｂの第３のアナログデジタル変換回路は、光電変換素子Ｄ２２について、期間ｎ６、Ａｎ６、ｓ６、Ａｓ６、Ｄｏｕｔ６の動作を行う。第１の列信号処理部２０３ａの第４のアナログデジタル変換回路は、光電変換素子Ｄ２３について、期間ｎ７、Ａｎ７、ｓ７、Ａｓ７、Ｄｏｕｔ７の動作を行う。第２の列信号処理部２０３ｂの第４のアナログデジタル変換回路は、光電変換素子Ｄ２４について、期間ｎ８、Ａｎ８、ｓ８、Ａｓ８、Ｄｏｕｔ８の動作を行う。
【０２８２】
その場合、撮像素子１２は、画素２００内の８つの光電変換素子の信号を並列に処理することが可能となり、８倍の読み出しレートが実現できる。
【０２８３】
また、第３の実施形態では、図１０の動作を実施することにより、第３の実施形態に対して２倍の読み出しレートが実現できる。
【０２８４】
また、第４の実施形態では、図５の列信号処理部２０３ａおよび２０３ｂを用いることができる。
【０２８５】
第１の列信号処理部２０３ａのアナログデジタル変換回路は、光電変換素子Ｄ１１について、期間ｎ１、Ａｎ１、ｓ１、Ａｓ１、Ｄｏｕｔ１の動作を行う。その後、第１の列信号処理部２０３ａのアナログデジタル変換回路は、光電変換素子Ｄ２１について、期間ｎ３、Ａｎ３、ｓ３、Ａｓ３、Ｄｏｕｔ３の動作を行う。その後、第１の列信号処理部２０３ａのアナログデジタル変換回路は、光電変換素子Ｄ３１について、期間ｎ５、Ａｎ５、ｓ５、Ａｓ５、Ｄｏｕｔ５の動作を行う。その後、第１の列信号処理部２０３ａのアナログデジタル変換回路は、光電変換素子Ｄ４１について、期間ｎ７、Ａｎ７、ｓ７、Ａｓ７、Ｄｏｕｔ７の動作を行う。
【０２８６】
また、第２の列信号処理部２０３ｂのアナログデジタル変換回路は、光電変換素子Ｄ１２について、期間ｎ２、Ａｎ２、ｓ２、Ａｓ２、Ｄｏｕｔ２の動作を行う。その後、第２の列信号処理部２０３ｂのアナログデジタル変換回路は、光電変換素子Ｄ２２について、期間ｎ４、Ａｎ４、ｓ４、Ａｓ４、Ｄｏｕｔ４の動作を行う。その後、第２の列信号処理部２０３ｂのアナログデジタル変換回路は、光電変換素子Ｄ３２について、期間ｎ６、Ａｎ６、ｓ６、Ａｓ６、Ｄｏｕｔ６の動作を行う。その後、第２の列信号処理部２０３ｂのアナログデジタル変換回路は、光電変換素子Ｄ４２について、期間ｎ８、Ａｎ８、ｓ８、Ａｓ８、Ｄｏｕｔ８の動作を行う。
【０２８７】
その場合、撮像素子１２は、画素２００内の８つの光電変換素子を２つの光電変換素子ずつに分けて、２つの光電変換素子の信号を並列に処理することが可能となり、２倍の読み出しレートが実現できる。
【０２８８】
また、第４および第５の実施形態では、図１０の動作を実施することにより、第４および第５の実施形態に対して２倍の読み出しレートが実現できる。
【０２８９】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。撮像素子１２は、デジタルカメラ、ビデオカメラの他、スマートフォン、タブレット、工業用カメラ、医療用カメラ、車載カメラ等に適用可能である。
【符号の説明】
【０２９０】
１２  撮像素子、２００  画素、２０１  画素領域、２０２  垂直走査部、２０３ａ  第１の列信号処理部、２０３ｂ  第２の列信号処理部、２０７ａ  第１の水平走査部、２０７ｂ  第２の水平走査部、２０９ａ  第１の出力部、２０９ｂ  第２の出力部、２１１  タイミング部、５１１  サンプルホールド回路、５１２  比較器、５１３  カウンタ回路、５１４  ラッチ回路、５１５  メモリ回路
【図１】
2020080449.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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