(57)【要約】【課題】半導体装置のターンオフ損失を低減させる。【解決手段】半導体装置１は、半導体基板７と、第２電極２６とを備える。半導体基板７は、素子領域１００と、外周領域１０３とを含む。ｎ-ドリフト領域１０及び第２電極２６は、素子領域１００から外周領域１０３に延在している。ｎバッファ層２０及びｐコレクタ層２２は、外周領域１０３にも設けられている。外周領域１０３に、ｎ型領域４０が設けられている。ｎ型領域４０は、第２電極２６とｎバッファ層２０とに接触している。【選択図】図３
2020088155.tif 000002
【特許請求の範囲】
【請求項１】
おもて面と裏面とを有する半導体基板と、
前記おもて面上に設けられている第１電極と、
前記裏面上に設けられている第２電極とを備え、
前記半導体基板は、第１半導体素子を含む素子領域と、前記素子領域を囲む外周領域とを含み、
前記第１半導体素子は、ｎ-ドリフト領域と、ｐベース領域と、前記第１電極に接触しているｎ+エミッタ領域と、前記ｎ+エミッタ領域と前記ｎ-ドリフト領域との間の前記ｐベース領域の部分上に設けられているゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記ｐベース領域の前記部分に対向するゲート電極と、前記ｎ-ドリフト領域に接触し、かつ、前記ｎ-ドリフト領域に対して前記裏面側に設けられているｎバッファ層と、前記ｎバッファ層及び前記第２電極に接触し、かつ、前記ｎバッファ層に対して前記裏面側に設けられているｐコレクタ層とを含み、
前記ｎ-ドリフト領域、前記ｎバッファ層及び前記第２電極は、前記素子領域から前記外周領域に延在しており、
前記ｐコレクタ層は、前記外周領域にも設けられており、
前記外周領域にｎ型領域が設けられており、前記ｎ型領域は前記第２電極と前記ｎバッファ層とに接触しており、前記外周領域にある前記ｎ型領域に対する前記外周領域の内側部分にある前記ｎ型領域の第１面積割合は、前記外周領域にある前記ｎ型領域に対する前記外周領域の外側部分にある前記ｎ型領域の第２面積割合よりも大きい、半導体装置。
【請求項２】
前記ｎ型領域は、前記ｎバッファ層よりも高い電子濃度を有している、請求項１に記載の半導体装置。
【請求項３】
前記ｎ型領域は、前記素子領域の外周端から、少なくとも前記半導体基板の厚さ以上の距離だけ離間しており、前記半導体基板の前記厚さは、前記外周端における前記おもて面と前記裏面との間の距離として定義される、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記裏面からの平面視において、前記外周領域に形成されている全ての前記ｎ型領域は前記ｐコレクタ層に囲まれている、請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記裏面からの平面視において、前記外周領域に対する前記ｎ型領域の第３面積割合は、前記外周領域に対する前記ｐコレクタ層の第４面積割合よりも小さい、請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項６】
前記ｎ型領域は、前記素子領域を囲む１つ以上のリング状に形成されている、請求項１から請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記ｎ型領域は複数のｎ型領域部分を含み、
前記複数のｎ型領域部分は、前記外周領域に離散的に配置されている、請求項１から請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記素子領域は第２半導体素子をさらに含み、
前記第２半導体素子は、前記ｎ-ドリフト領域に対して前記おもて面側に設けられたｐアノード層と、前記ｎ-ドリフト領域に対して前記裏面側に設けられたｎ+カソード層とを含む、請求項１から請求項７のいずれか１項に記載の半導体装置。
【請求項９】
おもて面と裏面とを有する半導体基板と、
前記おもて面上に設けられている第１電極と、
前記裏面上に設けられている第２電極とを備え、
前記半導体基板は、第１半導体素子を含む素子領域と、前記素子領域を囲む外周領域とを含み、
前記第１半導体素子は、ｎ-ドリフト領域と、ｐベース領域と、前記第１電極に接触しているｎ+エミッタ領域と、前記ｎ+エミッタ領域と前記ｎ-ドリフト領域との間の前記ｐベース領域の部分上に設けられているゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記ｐベース領域の前記部分に対向するゲート電極と、前記ｎ-ドリフト領域に接触し、かつ、前記ｎ-ドリフト領域に対して前記裏面側に設けられているｎバッファ層と、前記ｎバッファ層に接触し、かつ、前記ｎバッファ層に対して前記裏面側に設けられているｐコレクタ層とを含み、
前記ｎ-ドリフト領域、前記ｎバッファ層、前記ｐコレクタ層及び前記第２電極は、前記素子領域から前記外周領域に延在しており、
前記外周領域にｎ型領域が設けられており、前記ｎ型領域は前記第２電極に接触しており、前記ｐコレクタ層は前記ｎバッファ層と前記ｎ型領域との間にあるｐコレクタ部分を含む、半導体装置。
【請求項１０】
前記ｎ型領域は、少なくとも前記素子領域の外周端から前記外周領域の第１部分まで延在しており、前記第１部分は、前記外周端から前記半導体基板の厚さだけ離れており、前記半導体基板の前記厚さは、前記外周端における前記おもて面と前記裏面との間の距離として定義される、請求項９に記載の半導体装置。
【請求項１１】
前記裏面からの平面視において、前記ｎ型領域は複数のｎ型領域部分を含み、
前記複数のｎ型領域部分は、前記外周領域に離散的に配置されている、請求項９に記載の半導体装置。
【請求項１２】
前記素子領域は第２半導体素子をさらに含み、
前記第２半導体素子は、前記ｎ-ドリフト領域に対して前記おもて面側に設けられたｐアノード層と、前記ｎ-ドリフト領域に対して前記裏面側に設けられたｎ+カソード層とを含む、請求項９から請求項１１のいずれか１項に記載の半導体装置。
【請求項１３】
おもて面と裏面とを有する半導体基板と、
前記おもて面上に設けられている第１電極と、
前記裏面上に設けられている第２電極とを備え、
前記半導体基板は、第１半導体素子を含む素子領域と、前記素子領域を囲む外周領域とを含み、
前記第１半導体素子は、ｎ-ドリフト領域と、ｐベース領域と、前記第１電極に接触しているｎ+エミッタ領域と、前記ｎ+エミッタ領域と前記ｎ-ドリフト領域との間の前記ｐベース領域の部分上に設けられているゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記ｐベース領域の前記部分に対向するゲート電極と、前記ｎ-ドリフト領域に対して前記裏面側に設けられており、かつ、前記第２電極に接触しているｐコレクタ層とを含み、
前記ｎ-ドリフト領域及び前記第２電極は、前記素子領域から前記外周領域に延在しており、
前記外周領域に絶縁領域が設けられており、前記絶縁領域は、前記ｎ-ドリフト領域と前記第２電極との間にあり、かつ、前記第２電極に接触している、半導体装置。
【請求項１４】
前記絶縁領域は、少なくとも前記素子領域の外周端から前記外周領域の第１部分まで延在しており、前記第１部分は、前記外周端から前記半導体基板の厚さだけ離れており、前記半導体基板の前記厚さは、前記外周端における前記おもて面と前記裏面との間の距離として定義される、請求項１３に記載の半導体装置。
【請求項１５】
前記裏面からの平面視において、前記絶縁領域は複数の絶縁領域部分を含み、
前記複数の絶縁領域部分は、前記外周領域に離散的に配置されている、請求項１３に記載の半導体装置。
【請求項１６】
前記素子領域は第２半導体素子をさらに含み、
前記第２半導体素子は、前記ｎ-ドリフト領域に対して前記おもて面側に設けられたｐアノード層と、前記ｎ-ドリフト領域に対して前記裏面側に設けられたｎ+カソード層とを含む、請求項１３から請求項１５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
特開２０１６−２２５３６３号公報（特許文献１）は、素子領域と、素子領域を囲む外周領域とを含む半導体装置を開示している。素子領域には、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のような半導体素子が形成されている。外周領域には、半導体素子の耐圧を確保するために、ガードリングが形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−２２５３６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示された半導体装置では、半導体素子のオン状態において、エミッタ電極からコレクタ電極に電流が流れる。この電流の一部は、外周領域にも流れ込む。外周領域に、電子及び正孔が蓄積される。半導体素子のターンオフ過程（半導体素子がオン状態からオフ状態に遷移する過程）において、外周領域から排出すべき正孔の量が多くなる。そのため、特許文献１に開示された半導体装置では、大きなターンオフ損失を有する。本発明は、上記の課題を鑑みてなされたものであり、その目的は、半導体装置のターンオフ損失を低減させることである。
【課題を解決するための手段】
【０００５】
本発明の第一局面の半導体装置は、おもて面と裏面とを有する半導体基板と、おもて面上に設けられている第１電極と、裏面上に設けられている第２電極とを備える。半導体基板は、第１半導体素子を含む素子領域と、素子領域を囲む外周領域とを含む。第１半導体素子は、ｎ-ドリフト領域と、ｐベース領域と、ｎ+エミッタ領域と、ゲート絶縁膜と、ゲート電極と、ｎバッファ層と、ｐコレクタ層とを含む。ｎ+エミッタ領域は、第１電極に接触している。ゲート絶縁膜は、ｎ+エミッタ領域とｎ-ドリフト領域との間のｐベース領域の部分上に設けられている。ゲート電極は、ゲート絶縁膜を挟んでｐベース領域の部分に対向している。ｎバッファ層は、ｎ-ドリフト領域に接触し、かつ、ｎ-ドリフト領域に対して裏面側に設けられている。ｐコレクタ層は、ｎバッファ層及び第２電極に接触し、かつ、ｎバッファ層に対して裏面側に設けられている。ｎ-ドリフト領域、ｎバッファ層及び第２電極は、素子領域から外周領域に延在している。ｐコレクタ層は、外周領域にも設けられている。外周領域に、ｎ型領域が設けられている。ｎ型領域は、第２電極とｎバッファ層とに接触している。外周領域にあるｎ型領域に対する外周領域の内側部分にあるｎ型領域の第１面積割合は、外周領域にあるｎ型領域に対する外周領域の外側部分にあるｎ型領域の第２面積割合よりも大きい。
【０００６】
本発明の第二局面の半導体装置は、おもて面と裏面とを有する半導体基板と、おもて面上に設けられている第１電極と、裏面上に設けられている第２電極とを備える。半導体基板は、第１半導体素子を含む素子領域と、素子領域を囲む外周領域とを含む。第１半導体素子は、ｎ-ドリフト領域と、ｐベース領域と、ｎ+エミッタ領域と、ゲート絶縁膜と、ゲート電極と、ｎバッファ層と、ｐコレクタ層とを含む。ｎ+エミッタ領域は、第１電極に接触している。ゲート絶縁膜は、ｎ+エミッタ領域とｎ-ドリフト領域との間のｐベース領域の部分上に設けられている。ゲート電極は、ゲート絶縁膜を挟んでｐベース領域の部分に対向している。ｎバッファ層は、ｎ-ドリフト領域に接触し、かつ、ｎ-ドリフト領域に対して裏面側に設けられている。ｐコレクタ層は、ｎバッファ層に接触し、かつ、ｎバッファ層に対して裏面側に設けられている。ｎ-ドリフト領域、ｎバッファ層、ｐコレクタ層及び第２電極は、素子領域から外周領域に延在している。外周領域に、ｎ型領域が設けられている。ｎ型領域は、第２電極に接触している。ｐコレクタ層はｎバッファ層とｎ型領域との間にあるｐコレクタ部分を含む。
【０００７】
本発明の第三局面の半導体装置は、おもて面と裏面とを有する半導体基板と、おもて面上に設けられている第１電極と、裏面上に設けられている第２電極とを備える。半導体基板は、第１半導体素子を含む素子領域と、素子領域を囲む外周領域とを含む。第１半導体素子は、ｎ-ドリフト領域と、ｐベース領域と、ｎ+エミッタ領域と、ゲート絶縁膜と、ゲート電極と、ｐコレクタ層とを含む。ｎ+エミッタ領域は、第１電極に接触している。ゲート絶縁膜は、ｎ+エミッタ領域とｎ-ドリフト領域との間のｐベース領域の部分上に設けられている。ゲート電極は、ゲート絶縁膜を挟んでｐベース領域の部分に対向している。ｐコレクタ層は、ｎ-ドリフト領域に対して裏面側に設けられており、かつ、第２電極に接触している。ｎ-ドリフト領域及び第２電極は、素子領域から外周領域に延在している。外周領域に絶縁領域が設けられており、絶縁領域は、ｎ-ドリフト領域と第２電極との間にあり、かつ、第２電極に接触している。
【発明の効果】
【０００８】
本発明の第一局面の半導体装置では、ｎ型領域は、外周領域において、ｐコレクタ層とｎバッファ層との間のｐｎ接合に印加される順バイアス電圧を減少させる。ｎ型領域は、第１半導体素子のオン状態において外周領域に流れ込む正孔の量を減少させる。ｎ型領域は、第１半導体素子のターンオフ過程の際に外周領域から排出すべき正孔の量を減少させる。そのため、本発明の第一局面の半導体装置は、ターンオフ損失を低減させることができる。
【０００９】
本発明の第二局面の半導体装置では、ｎ型領域とｐコレクタ部分とｎ-ドリフト領域とで構成されるｎｐｎトランジスタは、キャリア（電子、正孔）の流れ遮断する。第１半導体素子のオン状態において外周領域に流れ込む正孔の量が減少する。第１半導体素子のターンオフ過程の際に外周領域から排出すべき正孔の量が減少する。そのため、本発明の第二局面の半導体装置は、ターンオフ損失を低減させることができる。
【００１０】
本発明の第三局面の半導体装置では、絶縁領域は、キャリア（電子、正孔）の流れ遮断する。絶縁領域は、第１半導体素子のオン状態において外周領域に流れ込む正孔の量を大幅に減少させる。絶縁領域は、第１半導体素子のターンオフ過程の際に外周領域から排出すべき正孔の量を減少させる。そのため、本発明の第三局面の半導体装置は、ターンオフ損失を低減させることができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１に係る半導体装置の概略平面図である。
【図２】実施の形態１に係る半導体装置の概略底面図である。
【図３】実施の形態１に係る半導体装置の、図１に示される断面線ＩＩＩ−ＩＩＩにおける概略部分拡大断面図である。
【図４】実施の形態１に係る半導体装置の製造方法の一工程を示す概略部分拡大断面図である。実施の形態４に係る半導体装置の製造方法の一工程を示す概略部分拡大断面図である。実施の形態６に係る半導体装置の製造方法の一工程を示す概略部分拡大断面図である。
【図５】実施の形態１に係る半導体装置の製造方法における、図４に示す工程の次工程を示す概略部分拡大断面図である。実施の形態４に係る半導体装置の製造方法における、図４に示す工程の次工程を示す概略部分拡大断面図である。実施の形態６に係る半導体装置の製造方法における、図４に示す工程の次工程を示す概略部分拡大断面図である。
【図６】実施の形態１に係る半導体装置の製造方法における、図５に示す工程の次工程を示す概略部分拡大断面図である。実施の形態４に係る半導体装置の製造方法における、図５に示す工程の次工程を示す概略部分拡大断面図である。実施の形態６に係る半導体装置の製造方法における、図５に示す工程の次工程を示す概略部分拡大断面図である。
【図７】実施の形態１に係る半導体装置の製造方法における、図６に示す工程の次工程を示す概略部分拡大断面図である。
【図８】実施の形態１に係る半導体装置の製造方法における、図７に示す工程の次工程を示す概略部分拡大断面図である。
【図９】実施の形態１に係る半導体装置の製造方法における、図８に示す工程の次工程を示す概略部分拡大断面図である。
【図１０】実施の形態２に係る半導体装置の概略平面図である。
【図１１】実施の形態２に係る半導体装置の概略底面図である。
【図１２】実施の形態２に係る半導体装置の、図１０に示される断面線ＸＩＩ−ＸＩＩにおける概略部分拡大断面図である。
【図１３】実施の形態３に係る半導体装置の概略平面図である。
【図１４】実施の形態３に係る半導体装置の概略底面図である。
【図１５】実施の形態３に係る半導体装置の、図１３に示される断面線ＸＶ−ＸＶにおける概略部分拡大断面図である。
【図１６】実施の形態４に係る半導体装置の概略平面図である。
【図１７】実施の形態４に係る半導体装置の概略底面図である。
【図１８】実施の形態４に係る半導体装置の、図１６に示される断面線ＸＶＩＩＩ−ＸＶＩＩＩにおける概略部分拡大断面図である。
【図１９】実施の形態４に係る半導体装置の製造方法の第一の例及び第二の例における、図６に示す工程の次工程を示す概略部分拡大断面図である。実施の形態６における、図６に示す工程の次工程を示す概略部分拡大断面図である。
【図２０】実施の形態４に係る半導体装置の製造方法の第一の例及び第二の例における、図１９に示す工程の次工程を示す概略部分拡大断面図である。実施の形態６における、図１９に示す工程の次工程を示す概略部分拡大断面図である。
【図２１】実施の形態４に係る半導体装置の製造方法の第一の例における、図２０に示す工程の次工程を示す概略部分拡大断面図である。実施の形態６における、図２０に示す工程の次工程を示す概略部分拡大断面図である。
【図２２】実施の形態４に係る半導体装置の製造方法の第一の例における、図２１に示す工程の次工程を示す概略部分拡大断面図である。実施の形態６における、図２１に示す工程の次工程を示す概略部分拡大断面図である。
【図２３】実施の形態４に係る半導体装置の製造方法の第一の例における、図２２に示す工程の次工程を示す概略部分拡大断面図である。
【図２４】実施の形態４に係る半導体装置の製造方法の第一の例における、図２３に示す工程の次工程を示す概略部分拡大断面図である。
【図２５】実施の形態４に係る半導体装置の製造方法の第二の例における、図２０に示す工程の次工程を示す概略部分拡大断面図である。
【図２６】実施の形態４に係る半導体装置の製造方法の第二の例における、図２５に示す工程の次工程を示す概略部分拡大断面図である。
【図２７】実施の形態５に係る半導体装置の概略平面図である。
【図２８】実施の形態５に係る半導体装置の概略底面図である。
【図２９】実施の形態５に係る半導体装置の、図２７に示される断面線ＸＸＩＸ−ＸＸＩＸにおける概略部分拡大断面図である。
【図３０】実施の形態６に係る半導体装置の概略平面図である。
【図３１】実施の形態６に係る半導体装置の概略底面図である。
【図３２】実施の形態６に係る半導体装置の、図３０に示される断面線ＸＸＸＩＩ−ＸＸＸＩＩにおける概略部分拡大断面図である。
【図３３】実施の形態６に係る半導体装置の製造方法における、図２２に示す工程の次工程を示す概略部分拡大断面図である。
【図３４】実施の形態６に係る半導体装置の製造方法における、図３３に示す工程の次工程を示す概略部分拡大断面図である。
【図３５】実施の形態７に係る半導体装置の概略平面図である。
【図３６】実施の形態７に係る半導体装置の概略底面図である。
【図３７】実施の形態７に係る半導体装置の、図３５に示される断面線ＸＸＸＶＩＩ−ＸＸＸＶＩＩにおける概略部分拡大断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態を説明する。なお、同一の構成には同一の参照番号を付し、その説明は繰り返さない。
【００１３】
実施の形態１．
図１から図３を参照して、実施の形態１に係る半導体装置１を説明する。半導体装置１は、半導体基板７と、第１電極１８と、第２電極２６とを主に備える。半導体装置１は、ゲートパッド１０４と、浮遊電極３２と、チャネルストップ電極３６とをさらに備えてもよい。
【００１４】
半導体基板７は、例えば、シリコン基板または炭化珪素基板である。半導体基板７は、おもて面７ａと、おもて面７ａに対向する裏面７ｂとを有している。半導体基板７は、素子領域１００と、素子領域１００を囲む外周領域１０３とを含む。素子領域１００は、第１半導体素子領域１０１を含む。第１半導体素子領域１０１に、第１半導体素子が形成されている。第１半導体素子は、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）である。素子領域１００は、ｐウェル領域１９をさらに含んでもよい。図３に示されるように、第１電極１８は、おもて面７ａ上に設けられている。第２電極２６は、裏面７ｂ上に設けられている。
【００１５】
図３に示されるように、第１半導体素子は、ｎ-ドリフト領域１０と、ｐベース領域１１と、ｎ+エミッタ領域１２と、ｐ+コンタクト層１３と、ゲート絶縁膜１５と、ゲート電極１６と、ｎバッファ層２０と、ｐコレクタ層２２とを含む。
【００１６】
ｐベース領域１１は、ｎ-ドリフト領域１０に接触し、かつ、ｎ-ドリフト領域１０に対しておもて面７ａ側に設けられている。ｎ+エミッタ領域１２は、おもて面７ａの一部に形成されている。ｎ+エミッタ領域１２は、第１電極１８に接触している。ｎ+エミッタ領域１２は、ｐベース領域１１に接触している。ｎ+エミッタ領域１２は、ｐベース領域１１によって、ｎ-ドリフト領域１０から隔てられている。ｐ+コンタクト層１３は、ｎ+エミッタ領域１２が形成されていないおもて面７ａの一部に形成されている。ｐ+コンタクト層１３は、ｐベース領域１１に接触している。ｐ+コンタクト層１３の正孔（ｐ型キャリア）濃度は、ｐベース領域１１の正孔濃度よりも高い。
【００１７】
ゲート絶縁膜１５は、ｎ+エミッタ領域１２とｎ-ドリフト領域１０との間のｐベース領域１１の部分１１ｃ上に設けられている。第１半導体素子のオン動作時に、ｐベース領域１１の部分１１ｃにチャネルが形成される。特定的には、半導体基板７には、ｎ+エミッタ領域１２及びｐベース領域１１を貫いてｎ-ドリフト領域１０に達するトレンチ１４が設けられている。ゲート絶縁膜１５は、トレンチ１４の側壁と底面との上に形成されている。ゲート絶縁膜１５は、例えば、ＳｉＯ2膜である。
【００１８】
ゲート電極１６は、ゲート絶縁膜１５を挟んでｐベース領域１１の部分１１ｃに対向している。一例として、ゲート電極１６は、トレンチゲート電極であり、かつ、第１半導体素子は、トレンチゲート型ＩＧＢＴである。ゲート電極１６は、トレンチ１４内のゲート絶縁膜１５上に設けられている。
【００１９】
ｎバッファ層２０は、ｎ-ドリフト領域１０に接触し、かつ、ｎ-ドリフト領域１０に対して裏面７ｂ側に設けられている。ｎバッファ層２０の電子（ｎ型キャリア）濃度は、ｎ-ドリフト領域１０の電子濃度よりも大きい。ｎバッファ層２０は、例えば、１．０×１０15ｃｍ-3以上の電子濃度を有する。ｎバッファ層２０は、５．０×１０16ｃｍ-3以上の電子濃度を有してもよい。ｎバッファ層２０は、５．０×１０17ｃｍ-3以下の電子濃度を有してもよい。ｎバッファ層２０の厚さは、ｎ-ドリフト領域１０の厚さよりも小さい。
【００２０】
ｐコレクタ層２２は、ｎバッファ層２０に接触し、かつ、ｎバッファ層２０に対して裏面７ｂ側に設けられている。ｐコレクタ層２２は、半導体基板７の裏面７ｂに設けられている。
【００２１】
第１半導体素子は、第１電極１８と、第２電極２６とをさらに含む。第１電極１８は、おもて面７ａにおけるｎ+エミッタ領域１２上に形成されている。第１電極１８は、おもて面７ａにおけるｐ+コンタクト層１３上にも形成されている。第１電極１８は、ｎ+エミッタ領域１２とｐ+コンタクト層１３とに接触している。第１電極１８は、エミッタ電極として機能する。第１電極１８は、ｐ+コンタクト層１３を介してｐベース領域１１に電気的に接続されている。第１電極１８は、層間絶縁膜１７によって、ゲート電極１６から電気的に絶縁されている。層間絶縁膜１７は、例えば、ＳｉＯ2膜である。
【００２２】
第２電極２６は、ｐコレクタ層２２上に形成されている。第２電極２６は、ｐコレクタ層２２に接触している。本明細書において、第２電極２６がｐコレクタ層２２に接触することは、第２電極２６がｐコレクタ層２２に直接接触することと、第２電極２６がｐコンタクト層（図示せず）を介してｐコレクタ層２２に接触することとを含む。第２電極２６は、コレクタ電極として機能する。
【００２３】
ｐウェル領域１９は、素子領域１００の外周端６０と、外周端６０に最も近位するトレンチ１４との間に形成されている。おもて面７ａからの平面視において、素子領域１００の外周端６０は、第１電極１８の外周端６０である。おもて面７ａからの平面視において、ｐウェル領域１９は、素子領域１００を囲んでいる。ｐウェル領域１９は、ｐベース領域１１よりも高い正孔濃度を有している。ｐウェル領域１９は、ｐアノード層１１ａよりも高い正孔濃度を有している。ｐウェル領域１９は、第１電極１８に接触している。ｐウェル領域１９は、半導体装置１の耐圧を向上させることができる。
【００２４】
ｐウェル領域１９は、ｐベース領域１１よりも、おもて面７ａからより深く形成されている。ｐウェル領域１９は、ゲート絶縁膜１５を介して、ゲート電極１６の角部を覆っている。そのため、ｐウェル領域１９は、ゲート電極１６の角部への電界集中を緩和することができる。ｐウェル領域１９は、ｐアノード層１１ａよりも、おもて面７ａからより深く形成されている。
【００２５】
素子領域１００は、第２半導体素子領域１０２をさらに含んでもよい。第２半導体素子領域１０２に、第２半導体素子が形成されている。図１及び図２に示されるように、おもて面７ａからの平面視及び裏面７ｂからの平面視において、第２半導体素子領域１０２は、第１半導体素子領域１０１に囲まれている。
【００２６】
第２半導体素子は、フリーホイールダイオード（ＦＷＤ）である。ＩＧＢＴとＦＷＤとは、互いに逆並列接続されている。半導体装置１に逆バイアス電圧が印加されているときに、ＦＷＤはＩＧＢＴに電流が流れ込むことを防止する。こうして、ＦＷＤは、ＩＧＢＴを電気的に保護して、ＩＧＢＴが破壊されることを防止する。半導体装置１は、例えば、逆導通絶縁ゲート型バイポーラトランジスタ（ＲＣ−ＩＧＢＴ）である。
【００２７】
図３に示されるように、第２半導体素子は、ｎ-ドリフト領域１０と、ｐアノード層１１ａと、ｐ+コンタクト層１３と、ｎバッファ層２０と、ｎ+カソード層２４とを含む。
【００２８】
ｐアノード層１１ａは、ｎ-ドリフト領域１０に接触し、かつ、ｎ-ドリフト領域１０に対しておもて面７ａ側に設けられている。ｐアノード層１１ａは、例えば、ｐベース領域１１と同じの材料で構成されている。ｐ+コンタクト層１３は、ｐアノード層１１ａに接触している。ｐ+コンタクト層１３は、おもて面７ａに形成されている。ｐ+コンタクト層１３の正孔濃度は、ｐアノード層１１ａの正孔濃度よりも高い。
【００２９】
ｎバッファ層２０は、ｎ-ドリフト領域１０に接触し、かつ、ｎ-ドリフト領域１０に対して裏面７ｂ側に設けられている。ｎバッファ層２０の電子濃度は、ｎ-ドリフト領域１０の電子濃度よりも大きい。ｎバッファ層２０の厚さは、ｎ-ドリフト領域１０の厚さよりも小さい。
【００３０】
ｎ+カソード層２４は、ｎバッファ層２０に接触し、かつ、ｎバッファ層２０に対して裏面７ｂ側に設けられている。ｎ+カソード層２４は、半導体基板７の裏面７ｂに設けられている。ｎ+カソード層２４の電子濃度は、ｎバッファ層２０の電子濃度よりも大きい。ｎ+カソード層２４は、例えば、１．０×１０19ｃｍ-3以上の電子濃度を有する。ｎ+カソード層２４は、例えば、１．０×１０20ｃｍ-3以下の電子濃度を有する。ｎ+カソード層２４は、ｐコレクタ層２２に接触してもよい。
【００３１】
第２半導体素子は、第１電極１８と、第２電極２６とをさらに含む。第１電極１８は、おもて面７ａにおけるｐ+コンタクト層１３上に形成されている。第１電極１８は、ｐ+コンタクト層１３を介してｐアノード層１１ａに電気的に接続されている。第１電極１８は、ｐ+コンタクト層１３に接触している。第１電極１８は、アノード電極として機能する。第２電極２６は、ｎ+カソード層２４上に形成されている。第２電極２６は、ｎ+カソード層２４に接触している。第２電極２６は、カソード電極として機能する。
【００３２】
ｎ-ドリフト領域１０、ｎバッファ層２０、ｐコレクタ層２２及び第２電極２６は、外周領域１０３にも設けられている。特定的には、ｎ-ドリフト領域１０、ｎバッファ層２０、ｐコレクタ層２２及び第２電極２６は、素子領域１００から外周領域１０３に延在している。ｐベース領域１１、ｐアノード層１１ａ、ｎ+エミッタ領域１２、ｐ+コンタクト層１３、ゲート絶縁膜１５、ゲート電極１６、第１電極１８及びｎ+カソード層２４は、外周領域１０３に形成されていない。
【００３３】
半導体基板７のおもて面７ａ上に、層間絶縁膜１７を介して、ゲートパッド１０４が形成されている。ゲートパッド１０４は、ゲート配線（図示せず）を介して、ゲート電極１６に接続されている。ゲートパッド１０４及びゲート配線は、第１電極１８から電気的に絶縁されている。
【００３４】
電界制限リング（ＦＬＲ）構造３０が、半導体基板７のおもて面７ａの外周領域１０３に設けられている。おもて面７ａからの平面視において、電界制限リング構造３０は、素子領域１００を囲んでいる。電界制限リング構造３０は、１つ以上のガードリング３１と、１つ以上の浮遊電極３２とを含む。本実施の形態では、電界制限リング構造３０は、複数のガードリング３１と、複数の浮遊電極３２とを含む。
【００３５】
複数のガードリング３１は、半導体基板７のおもて面７ａの外周領域１０３に設けられている。おもて面７ａからの平面視において、複数のガードリング３１は、各々、素子領域１００を囲んでいる。複数のガードリング３１は、各々、ｐベース領域１１及びｐアノード層１１ａよりも高い正孔濃度を有している。複数の浮遊電極３２は、それぞれ、層間絶縁膜３４から露出する複数のガードリング３１上に設けられている。層間絶縁膜３４は、例えば、ＳｉＯ2膜である。複数の浮遊電極３２は、それぞれ、複数のガードリング３１に接触している。おもて面７ａからの平面視において、複数の浮遊電極３２は、各々、素子領域１００を囲んでいる。複数の浮遊電極３２は、第１電極１８から離間されており、第１電極１８から電気的に絶縁されている。電界制限リング構造３０は、半導体装置１の耐圧を向上させる。
【００３６】
ｎ+チャネルストッパ領域３３は、半導体基板７のおもて面７ａに設けられている。ｎ+チャネルストッパ領域３３は、半導体基板７の外周端７ｊに形成されている。半導体基板７の外周端７ｊは、外周領域１０３の外周端である。チャネルストップ電極３６は、層間絶縁膜３４から露出するｎ+チャネルストッパ領域３３上に設けられている。チャネルストップ電極３６は、ｎ+チャネルストッパ領域３３に接触している。おもて面７ａからの平面視において、ｎ+チャネルストッパ領域３３及びチャネルストップ電極３６は、各々、素子領域１００を囲んでいる。チャネルストッパ領域３３は、空乏層が、複数のガードリング３１とｎ-ドリフト領域１０との間に形成されるｐｎ接合部から半導体基板７の外周端７ｊ（外周領域１０３の外周端６０）に達することを防止する。
【００３７】
ｎ型領域４０は、半導体基板７の裏面７ｂの外周領域１０３に設けられている。ｎ型領域４０は、第２電極２６とｎバッファ層２０とに接触している。ｎ型領域４０は、ｎ-ドリフト領域１０及びｎバッファ層２０よりも高い電子濃度を有している。ｎ型領域４０は、例えば、ｎ+カソード層２４と同じ電子濃度を有している。ｎ型領域４０は、ｎ+カソード層２４よりも低い電子濃度を有してもよい。ｎ型領域４０は、例えば、１．０×１０18ｃｍ-3以上の電子濃度を有する。ｎ型領域４０は、１．０×１０19ｃｍ-3以上の電子濃度を有してもよい。ｎ型領域４０は、例えば、１．０×１０20ｃｍ-3以下の電子濃度を有する。
【００３８】
図２に示されるように、裏面７ｂからの平面視において、ｎ型領域４０は、素子領域１００を囲むリング状に形成されている。裏面７ｂからの平面視において、外周領域１０３に形成されている全てのｎ型領域４０はｐコレクタ層２２に囲まれている。裏面７ｂからの平面視において、ｎ型領域４０は、半導体基板７の外周端７ｊから離間している。裏面７ｂからの平面視において、ｎ型領域４０は、素子領域１００の外周端６０から離間している。特定的には、ｎ型領域４０は、素子領域１００の外周端６０から、少なくとも半導体基板７の厚さｔ以上の距離だけ離間している。すなわち、素子領域１００の外周端６０からｎ型領域４０までの距離ｄ1は、半導体基板７の厚さｔ以上である。半導体基板７の厚さｔは、素子領域１００の外周端６０におけるおもて面７ａと裏面７ｂとの間の距離として定義される。ｎ型領域４０は、ｐウェル領域１９の直下に設けられていない。裏面７ｂからの平面視において、ｎ型領域４０は、半導体基板７の外周端７ｊよりも、素子領域１００の外周端６０の近くにある。
【００３９】
外周領域１０３にあるｎ型領域４０に対する外周領域１０３の内側部分６１にあるｎ型領域４０の第１面積割合は、外周領域１０３にあるｎ型領域４０に対するｎ型領域に対する外周領域１０３の外側部分６２にあるｎ型領域４０の第２面積割合よりも大きい。外周領域１０３の内側部分６１は、外周領域１０３のうち、素子領域１００の外周端６０と外周領域１０３の中間部６３との間にある部分である。外周領域１０３の外側部分６２は、外周領域１０３のうち、外周領域１０３の中間部６３と半導体基板７の外周端７ｊの間にある部分である。外周領域１０３の中間部６３と素子領域１００の外周端６０との間の距離は、外周領域１０３の中間部６３と半導体基板７の外周端７ｊとの間の距離に等しい。
【００４０】
第１面積割合は、裏面７ｂからの平面視における外周領域１０３の内側部分６１にあるｎ型領域４０の面積を、裏面７ｂからの平面視における外周領域１０３にあるｎ型領域４０の面積で割ることによって与えられる。第２面積割合は、裏面７ｂからの平面視における外周領域１０３の外側部分６２にあるｎ型領域４０の面積を、裏面７ｂからの平面視における外周領域１０３にあるｎ型領域４０の面積で割ることによって与えられる。
【００４１】
外周領域１０３の内側部分６１に対するｎ型領域４０の面積割合は、外周領域１０３の外側部分６２に対するｎ型領域４０の面積割合よりも大きい。外周領域１０３の内側部分６１に対するｎ型領域４０の面積割合は、裏面７ｂからの平面視における外周領域１０３の内側部分６１にあるｎ型領域４０の面積を、裏面７ｂからの平面視における外周領域１０３の内側部分６１の面積で割ることによって与えられる。外周領域１０３の外側部分６２に対するｎ型領域４０の面積割合は、裏面７ｂからの平面視における外周領域１０３の外側部分６２にあるｎ型領域４０の面積を、裏面７ｂからの平面視における外周領域１０３の外側部分６２の面積で割ることによって与えられる。
【００４２】
ｎバッファ層２０は、少なくとも素子領域１００の外周端６０からｎ型領域４０まで延在している。ｎバッファ層２０は、素子領域１００の外周端６０から外周領域１０３の中間部６３まで延在してもよい。ｎバッファ層２０は、素子領域１００の外周端６０から半導体基板７の外周端７ｊまで延在してもよい。
【００４３】
裏面７ｂからの平面視において、外周領域１０３に対するｎ型領域４０の第３面積割合は、外周領域１０３に対するｐコレクタ層２２の第４面積割合よりも小さい。第３面積割合は、裏面７ｂからの平面視における外周領域１０３にあるｎ型領域４０の面積を、裏面７ｂからの平面視における外周領域１０３の面積で割ることによって与えられる。第４面積割合は、裏面７ｂからの平面視における外周領域１０３にあるｐコレクタ層２２の面積を、裏面７ｂからの平面視における外周領域１０３の面積で割ることによって与えられる。
【００４４】
ｎ型領域４０の幅ｗは、外周領域１０３のｐコレクタ層２２の幅ｄ2よりも小さい。ｎ型領域４０の幅ｗは、裏面７ｂからの平面視において、半導体装置１の中心から半導体基板７の外周端７ｊに向かう方向における、ｎ型領域４０の長さで与えられる。ｐコレクタ層２２の幅ｄ2は、裏面７ｂからの平面視において、半導体装置１の中心から半導体基板７の外周端７ｊに向かう方向における、ｐコレクタ層２２の長さで与えられる。ｎ型領域４０の幅ｗは、ｎ型領域４０よりも内側の外周領域１０３にあるｐコレクタ層２２の幅ｄ3よりも小さい。ｎ型領域４０の幅ｗは、ｎ型領域４０よりも外側の外周領域１０３にあるｐコレクタ層２２の幅ｄ4よりも小さい。本実施の形態では、幅ｄ2は、幅ｄ3と幅ｄ4との和である。ｎ型領域４０の幅ｗは、例えば、２．０μｍ以上である。ｎ型領域４０の幅ｗは、４．０μｍ以上であってもよい。ｎ型領域４０の幅ｗは、例えば、１０．０μｍ以下である。ｎ型領域４０の幅は、８．０μｍ以下であってもよい。
【００４５】
図４から図９を参照して、実施の形態１に係る半導体装置１の製造方法の一例を説明する。
【００４６】
図４に示されるように、半導体装置１のおもて面７ａ側の構造が形成された半導体基板７を準備する。具体的には、公知の方法により、半導体基板７（ｎ-ドリフト領域１０）の素子領域１００のおもて面７ａ側に、ｐベース領域１１と、ｐアノード層１１ａと、ｎ+エミッタ領域１２と、ｐ+コンタクト層１３と、トレンチ１４と、ゲート絶縁膜１５と、ゲート電極１６と、ｐウェル領域１９とが形成される。公知の方法により、半導体基板７の活性領域のおもて面７ａ上に、層間絶縁膜１７と第１電極１８とが形成される。第１電極１８は、ｎ+エミッタ領域１２とｐ+コンタクト層１３とに接触している。公知の方法により、半導体基板７（ｎ-ドリフト領域１０）の外周領域１０３のおもて面７ａ側に、電界制限リング構造３０と層間絶縁膜３４とが形成される。電界制限リング構造３０は、第１電極１８から離間されており、第１電極１８から電気的に絶縁されている。
【００４７】
半導体基板７の裏面７ｂを加工して、半導体基板７（ｎ-ドリフト領域１０）を薄くする。一例では、半導体基板７の裏面７ｂは、グラインダーを用いて研削されてもよいし、ウェットエッチングされてもよい。半導体基板７は、特に限定されないが、３μｍ以上８００μｍ以下の厚さまで薄くされる。
【００４８】
図５に示されるように、裏面７ｂにｎ型ドーパントをドープする。ｎ型ドーパントは、例えば、リン、ヒ素またはプロトンである。ｎ型ドーパントは、例えば、イオン注入装置を用いて、裏面７ｂにドープされる。図６に示されるように、ｎ型ドーパントがドープされた半導体基板７をアニールして、半導体基板７にドープされたｎ型ドーパントを活性化する。こうして、裏面７ｂにｎバッファ層２０が形成される。ｎバッファ層２０は、ｎ-ドリフト領域１０に接触しており、かつ、ｎ-ドリフト領域１０に対して裏面７ｂ側に形成される。ｎバッファ層２０は、素子領域１００と外周領域１０３とに形成される。
【００４９】
図７に示されるように、開口を有するマスク５０を、裏面７ｂ上に形成する。裏面７ｂの一部にｎ型ドーパントをドープする。ｎ型ドーパントは、例えば、リン、ヒ素またはプロトンである。ｎ型ドーパントは、例えば、イオン注入装置を用いて、裏面７ｂの一部にドープされる。裏面７ｂの一部は、裏面７ｂのうち、ｎ+カソード層２４が形成されるべき部分とｎ型領域４０が形成されるべき部分である。
【００５０】
図８に示されるように、開口を有するマスク５１を、裏面７ｂ上に形成する。裏面７ｂの一部にｐ型ドーパントをドープする。ｐ型ドーパントは、例えば、ボロンである。ｐ型ドーパントは、例えば、イオン注入装置を用いて、裏面７ｂの一部にドープされる。裏面７ｂの一部は、裏面７ｂのうち、ｐコレクタ層２２が形成されるべき部分である。
【００５１】
図９に示されるように、ｎ型ドーパント及びｐ型ドーパントがドープされた半導体基板７をアニールして、半導体基板７にドープされたｎ型ドーパント及びｐ型ドーパントを活性化する。こうして、裏面７ｂに、ｎ+カソード層２４と、ｐコレクタ層２２と、ｎ型領域４０とが形成される。ｎ+カソード層２４は、ｎバッファ層２０に接触しており、かつ、ｎバッファ層２０に対して裏面７ｂ側に形成される。ｎ+カソード層２４は、裏面７ｂに形成される。ｐコレクタ層２２は、ｎバッファ層２０に接触しており、かつ、ｎバッファ層２０に対して裏面７ｂ側に形成される。ｐコレクタ層２２は、裏面７ｂに形成される。ｎ型領域４０は、ｎバッファ層２０に接触しており、かつ、ｎバッファ層２０に対して裏面７ｂ側に形成される。ｎ型領域４０は、裏面７ｂの外周領域１０３に形成される。裏面７ｂからの平面視において、外周領域１０３に形成されている全てのｎ型領域４０はｐコレクタ層２２に囲まれている。
【００５２】
最後に、ｐコレクタ層２２、ｎ+カソード層２４及びｎ型領域４０上に、第２電極２６を形成する。第２電極２６は、例えば、Ａｌ／Ｔｉ／Ｎｉ／Ａｕの積層膜、または、ＡｌＳｉ／Ｔｉ／Ｎｉ／Ａｕの積層膜である。第２電極２６を、ｎ+カソード層２４とｐコレクタ層２２とｎ型領域４０とにオーミック接触させるために、第２電極２６が形成された半導体基板７をアニールしてもよい。こうして、図１から図３に示される本実施の形態の半導体装置１が得られる。
【００５３】
半導体装置１の動作を説明しながら、まず、半導体装置１のターンオフ損失が減少する理由を説明する。
【００５４】
ゲート電極１６に閾値電圧よりも大きな電圧が印加し、かつ、第２電極２６に第１電極１８よりも大きな電圧を印加して、第１半導体素子（ＩＧＢＴ）をオン状態とする。この時、第２半導体素子（ＦＷＤ）は、オフ状態である。
【００５５】
ゲート電極１６に閾値電圧よりも大きな電圧が印加されているため、ｐベース領域１１の部分１１ｃにチャネルが形成される。ｎ+エミッタ領域１２からｎ-ドリフト領域１０に電子が流れ込む。ｐコレクタ層２２とｎバッファ層２０との間のｐｎ接合に順バイアス電圧が印加されるため、正孔が、ｐコレクタ層２２からｎ-ドリフト領域１０に流れ込む。こうして、電子及び正孔が、ｎ-ドリフト領域１０に高い濃度で蓄積される。ｎ-ドリフト領域１０に伝導度変調が発生し、ｎ-ドリフト領域１０の抵抗が大幅に減少する。第１半導体素子のオン電圧（第１半導体素子のオン状態における、第１電極１８と第２電極２６との間の電圧）が大幅に低くなる。
【００５６】
第１半導体素子のオン状態では、ｐコレクタ層２２から流れ込む正孔の一部が、外周領域１０３におけるｎ-ドリフト領域１０の一部にも流れ込んで、外周領域１０３におけるｎ-ドリフト領域１０の一部にも蓄積される。ｐコレクタ層２２は、広い面積で第２電極２６に接触しているため、ｐコレクタの電圧は、実質的に第２電極２６に印加される電圧に等しい。ｎ型領域４０は、外周領域１０３において、第２電極２６とｎバッファ層２０とに接触している。ｎ型領域４０は、外周領域１０３において、ｎバッファ層２０の電圧を第２電極２６に印加される電圧に近づける。ｎ型領域４０は、外周領域１０３において、ｐコレクタ層２２とｎバッファ層２０との間のｐｎ接合に印加される順バイアス電圧を減少させる。ｎ型領域４０は、第１半導体素子のオン状態において外周領域１０３に流れ込む正孔の量を減少させる。ｎ型領域４０は、第１半導体素子のオン状態において外周領域１０３に蓄積される正孔の量を減少させる。
【００５７】
それから、ゲート電極１６に閾値電圧よりも小さな電圧を印加して、第１半導体素子をオン状態からオフ状態に移行させる。第１半導体素子のオン状態においてｎ-ドリフト領域１０に蓄積されていた電子及び正孔は、第１半導体素子のターンオフ過程（第１半導体素子がオン状態からオフ状態に遷移する過程）で、ｎ-ドリフト領域１０から排出される。先に記載したように、ｎ型領域４０は、第１半導体素子のオン状態において外周領域１０３に蓄積される正孔の量を減少させる。ｎ型領域４０は、第１半導体素子のターンオフ過程の際に外周領域１０３から排出すべき正孔の量を減少させる。そのため、半導体装置１は、ターンオフ損失を減少させることができる。
【００５８】
これに対し、比較例の半導体装置は、ｎ型領域４０を含んでいない。そのため、第１半導体素子のオン状態で、ｐコレクタ層２２とｎバッファ層２０との間のｐｎ接合に印加される順バイアス電圧を減少させることができない。比較例の半導体装置のターンオフ過程の際に外周領域１０３から排出すべき正孔の量が減少しない。比較例の半導体装置は、より大きなターンオフ損失を有する。
【００５９】
半導体装置１では、外周領域１０３にあるｎ型領域４０に対する外周領域１０３の内側部分６１にあるｎ型領域４０の第１面積割合は、外周領域１０３にあるｎ型領域４０に対する外周領域１０３の外側部分６２にあるｎ型領域４０の第２面積割合よりも大きい。ｎバッファ層２０は、電気抵抗を有する。そのため、ｎバッファ層２０内の部分の電圧と第２電極２６に印加される電圧との間の差は、ｎバッファ層２０内の部分がｎ型領域４０から離れるにつれて大きくなる。ｐコレクタ層２２は、広い面積で第２電極２６に接触しているため、ｐコレクタの電圧は、実質的に第２電極２６に印加される電圧に等しい。ｐコレクタ層２２とｎバッファ層２０内の部分との間のｐｎ接合に印加される順バイアス電圧は、ｎバッファ層２０内の部分がｎ型領域４０から離れるにつれて増加する。また、素子領域１００の外周端６０に近づくにつれて、外周領域１０３に正孔は流れ込みやすい。ｎバッファ層２０は、正孔が流れ込みやすい外周領域１０３の内側部分６１において、順バイアス電圧の上記増加を抑制する。第１半導体素子のターンオフ過程の際に外周領域１０３から排出すべき正孔の量が減少する。そのため、半導体装置１は、ターンオフ損失を減少させることができる。
【００６０】
半導体装置１では、ｎバッファ層２０は、ｎ-ドリフト領域１０よりも高い電子濃度を有している。ｎバッファ層２０は、低い電気抵抗を有する。そのため、ｎバッファ層２０は、ｎバッファ層２０内の部分がｎ型領域４０から離れるにつれて、ｐコレクタ層２２とｎバッファ層２０内の部分との間のｐｎ接合に印加される順バイアス電圧が増加することを抑制する。第１半導体素子のターンオフ過程の際に外周領域１０３から排出すべき正孔の量が減少する。そのため、半導体装置１は、ターンオフ損失を減少させることができる。
【００６１】
次に、半導体装置１のリカバリー過程において、半導体装置１のリカバリー損失が減少する理由を説明する。半導体装置１のリカバリー過程は、第１電極１８に第２電極２６よりも大きな電圧が印加されている第１状態から、第２電極２６に第１電極１８よりも大きな電圧が印加されている第２状態に遷移する過程である。
【００６２】
第１電極１８に第２電極２６よりも大きな電圧が印加されているとき、第１半導体素子（ＩＧＢＴ）は、オフ状態である。しかし、ｐアノード層１１ａ、ｐベース領域１１及びｐウェル領域１９、ｎ-ドリフト領域１０、ｎバッファ層２０並びにｎ型領域４０は、寄生ダイオードを構成する。そのため、第１状態において第１電極１８から第２電極２６に向かって流れる正孔の一部が、外周領域１０３にも流れ込む。
【００６３】
しかし、ｎ型領域４０は外周領域１０３に形成されているため、この寄生ダイオードを流れるキャリア（電子、正孔）の経路が長くなる。寄生ダイオードの内部抵抗は大きくなる。第１電極１８に第２電極２６よりも大きな電圧が印加されている第１状態において、寄生ダイオードを流れるキャリアの量は少なく、外周領域１０３に流れ込む正孔の量は少ない。半導体装置１のリカバリー過程の際に外周領域１０３から排出すべき正孔の量は少ない。そのため、半導体装置１のリカバリー損失は小さい。
【００６４】
本実施の形態の半導体装置１では、裏面７ｂからの平面視において、外周領域１０３に対するｎ型領域４０の第３面積割合は、外周領域１０３に対するｐコレクタ層２２の第４面積割合よりも小さい。ｎ型領域４０の面積が小さいため、寄生ダイオードの内部抵抗は大きい。第１電極１８に第２電極２６よりも大きな電圧が印加されている第１状態において、寄生ダイオードを流れるキャリアの量は少なく、外周領域１０３に流れ込む正孔の量は少ない。半導体装置１のリカバリー過程の際に外周領域１０３から排出すべき正孔の量は少ない。そのため、半導体装置１のリカバリー損失は小さい。
【００６５】
本実施の形態の半導体装置１では、ｎ型領域４０は、素子領域１００の外周端６０から、少なくとも半導体基板７の厚さｔ以上の距離だけ離間している。半導体基板７の厚さｔは、素子領域１００の外周端６０におけるおもて面７ａと裏面７ｂとの間の距離として定義される。そのため、寄生ダイオードを流れるキャリア（電子、正孔）の経路が長くなる。寄生ダイオードの内部抵抗は大きくなる。第１電極１８に第２電極２６よりも大きな電圧が印加されている第１状態において、寄生ダイオードを流れるキャリアの量は少なく、外周領域１０３に流れ込む正孔の量は少ない。半導体装置１のリカバリー過程の際に外周領域１０３から排出すべき正孔の量は少ない。そのため、半導体装置１のリカバリー損失は小さい。
【００６６】
本実施の形態の第１変形例では、ｐウェル領域１９が省略されてもよい。
本実施の形態の第２変形例では、裏面７ｂからの平面視において、第１半導体素子領域１０１は、第２半導体素子領域１０２に囲まれてもよい。ｐウェル領域１９は、ｐアノード層１１ａよりも高い正孔濃度を有し、かつ、ｐウェル領域１９は、ｐアノード層１１ａよりも、おもて面７ａからより深く形成されている。そのため、第２半導体素子（ＦＷＤ）のリカバリー過程において、正孔は、ｐウェル領域１９を流れやすい。本実施の形態では、裏面７ｂからの平面視において、第２半導体素子領域１０２は、第１半導体素子領域１０１に囲まれているため、本実施の形態は、本実施の形態の第２変形例よりも、第２半導体素子（ＦＷＤ）をｐウェル領域１９からさらに隔てることができる。本実施の形態は、本実施の形態の第２変形例よりも、第２半導体素子のリカバリー過程の際に外周領域１０３から排出すべき正孔の量が減少する。本実施の形態は、本実施の形態の第２変形例よりも、リカバリー損失が小さい。
【００６７】
本実施の形態の半導体装置１の効果を説明する。
本実施の形態の半導体装置１は、おもて面７ａと裏面７ｂとを有する半導体基板７と、おもて面７ａ上に設けられている第１電極１８と、裏面７ｂ上に設けられている第２電極２６とを備える。半導体基板７は、第１半導体素子を含む素子領域１００と、素子領域１００を囲む外周領域１０３とを含む。第１半導体素子は、ｎ-ドリフト領域１０と、ｐベース領域１１と、ｎ+エミッタ領域１２と、ゲート絶縁膜１５と、ゲート電極１６と、ｎバッファ層２０と、ｐコレクタ層２２とを含む。ｎ+エミッタ領域１２は、第１電極１８に接触している。ゲート絶縁膜１５は、ｎ+エミッタ領域１２とｎ-ドリフト領域１０との間のｐベース領域１１の部分１１ｃ上に設けられている。ゲート電極１６は、ゲート絶縁膜１５を挟んでｐベース領域１１の部分１１ｃに対向している。ｎバッファ層２０は、ｎ-ドリフト領域１０に接触し、かつ、ｎ-ドリフト領域１０に対して裏面７ｂ側に設けられている。ｐコレクタ層２２は、ｎバッファ層２０及び第２電極２６に接触し、かつ、ｎバッファ層２０に対して裏面７ｂ側に設けられている。
【００６８】
ｎ-ドリフト領域１０、ｎバッファ層２０及び第２電極２６は、素子領域１００から外周領域１０３に延在している。ｐコレクタ層２２は、外周領域１０３にも設けられている。外周領域１０３に、ｎ型領域４０が設けられている。ｎ型領域４０は、第２電極２６とｎバッファ層２０とに接触している。外周領域１０３にあるｎ型領域４０に対する外周領域１０３の内側部分６１にあるｎ型領域４０の第１面積割合は、外周領域１０３にあるｎ型領域４０に対する外周領域１０３の外側部分６２にあるｎ型領域４０の第２面積割合よりも大きい。
【００６９】
ｎ型領域４０は、外周領域１０３において、第２電極２６とｎバッファ層２０とに接触している。そのため、ｎ型領域４０は、外周領域１０３において、ｐコレクタ層２２とｎバッファ層２０との間のｐｎ接合に印加される順バイアス電圧を減少させる。また、外周領域１０３にあるｎ型領域４０に対する外周領域１０３の内側部分６１にあるｎ型領域４０の第１面積割合は、外周領域１０３にあるｎ型領域４０に対する外周領域１０３の外側部分６２にあるｎ型領域４０の第２面積割合よりも大きい。ｎバッファ層２０は、第１半導体素子のオン状態の間に正孔が流れ込みやすい外周領域１０３の内側部分６１において、ｎバッファ層２０内の部分がｎ型領域４０から離れるにつれてｐコレクタ層２２とｎバッファ層２０内の部分との間のｐｎ接合に印加される順バイアス電圧が増加することを抑制する。さらに、ｎバッファ層２０は、ｎ-ドリフト領域１０よりも高い電子濃度を有している。ｎバッファ層２０は、ｎバッファ層２０内の部分がｎ型領域４０から離れるにつれてｐコレクタ層２２とｎバッファ層２０内の部分との間のｐｎ接合に印加される順バイアス電圧が増加することを抑制する。
【００７０】
こうして、ｎ型領域４０は、第１半導体素子のオン状態において外周領域１０３に流れ込む正孔の量を減少させる。ｎ型領域４０は、第１半導体素子のターンオフ過程の際に外周領域１０３から排出すべき正孔の量を減少させる。そのため、半導体装置１は、ターンオフ損失を減少させることができる。
【００７１】
また、ｎ型領域４０は外周領域１０３に形成されているため、ｐベース領域１１、ｎ-ドリフト領域１０、ｎバッファ層２０及びｎ型領域４０で構成される寄生ダイオードを流れるキャリア（電子、正孔）の経路が長くなる。寄生ダイオードの内部抵抗は大きくなる。第１電極１８に第２電極２６よりも大きな電圧が印加されている第１状態において、寄生ダイオードを流れるキャリアの量は少なく、外周領域１０３に流れ込む正孔の量は少ない。半導体装置１のリカバリー過程の際に外周領域１０３から排出すべき正孔の量は少ない。そのため、半導体装置１のリカバリー損失は小さい。
【００７２】
本実施の形態の半導体装置１では、ｎ型領域４０は、ｎバッファ層２０よりも高い電子濃度を有している。そのため、ｎ型領域４０の電気抵抗が下がり、ｎバッファ層２０の電圧を第２電極２６に印加される電圧に近づけることができる。ｐコレクタ層２２とｎバッファ層２０との間のｐｎ接合に印加される順バイアス電圧が減少する。ｎ型領域４０は、第１半導体素子のオン状態において外周領域１０３に流れ込む正孔の量を減少させる。ｎ型領域４０は、第１半導体素子のターンオフ過程の際に外周領域１０３から排出すべき正孔の量を減少させる。そのため、半導体装置１は、ターンオフ損失を減少させることができる。
【００７３】
本実施の形態の半導体装置１では、ｎ型領域４０は、素子領域１００の外周端６０から、少なくとも半導体基板７の厚さｔ以上の距離だけ離間している。半導体基板７の厚さｔは、素子領域１００の外周端６０におけるおもて面７ａと裏面７ｂとの間の距離として定義される。
【００７４】
素子領域１００の外周端６０に近づくにつれて、外周領域１０３に正孔は流れ込みやすいため、素子領域１００の外周端６０から半導体基板７の厚さｔの距離までのｎ型領域４０の部分に、正孔は流れ込みやすい。しかし、ｎバッファ層２０に接触するｎ型領域４０は、素子領域１００の外周端６０から、少なくとも半導体基板７の厚さｔ以上の距離にわたるｎバッファ層２０の部分の電圧を、ｐコレクタ層２２の電圧に近づけることができる。ｐコレクタ層２２とｎバッファ層２０との間のｐｎ接合に印加される順バイアス電圧が減少する。ｎ型領域４０は、第１半導体素子のオン状態において外周領域１０３に流れ込む正孔の量を減少させる。ｎ型領域４０は、第１半導体素子のターンオフ過程の際に外周領域１０３から排出すべき正孔の量を減少させる。そのため、半導体装置１は、ターンオフ損失を減少させることができる。
【００７５】
また、ｎ型領域４０は、素子領域１００の外周端６０から、少なくとも半導体基板７の厚さｔ以上の距離だけ離間している。そのため、ｐベース領域１１、ｎ-ドリフト領域１０、ｎバッファ層２０及びｎ型領域４０で構成される寄生ダイオードを流れるキャリア（電子、正孔）の経路が長くなる。寄生ダイオードの内部抵抗は大きくなる。第１電極１８に第２電極２６よりも大きな電圧が印加されている第１状態において、寄生ダイオードを流れるキャリアの量は少なく、外周領域１０３に流れ込む正孔の量は少ない。半導体装置１のリカバリー過程の際に外周領域１０３から排出すべき正孔の量は少ない。そのため、半導体装置１のリカバリー損失は小さい。
【００７６】
本実施の形態の半導体装置１では、裏面７ｂからの平面視において、外周領域１０３に形成されている全てのｎ型領域４０はｐコレクタ層２２に囲まれている。素子領域１００の外周端６０に近づくにつれて、外周領域１０３に正孔は流れ込みやすい。しかし、外周領域１０３に形成されている全てのｎ型領域４０はｐコレクタ層２２に囲まれているため、ｎ型領域４０は素子領域１００の外周端６０から隔てられている。また、ｎ型領域４０は、外周領域１０３の一部に形成されているにすぎない。そのため、第１状態において外周領域１０３に流れ込む正孔の量は少ない。半導体装置１のリカバリー過程の際に外周領域１０３から排出すべき正孔の量は少ない。そのため、半導体装置１のリカバリー損失は小さい。
【００７７】
本実施の形態の半導体装置１では、裏面７ｂからの平面視において、外周領域１０３に対するｎ型領域４０の第３面積割合は、外周領域１０３に対するｐコレクタ層２２の第４面積割合よりも小さい。ｎ型領域４０の面積が小さいため、ｐベース領域１１、ｎ-ドリフト領域１０、ｎバッファ層２０及びｎ型領域４０で構成される寄生ダイオードの内部抵抗は大きくなる。第１電極１８に第２電極２６よりも大きな電圧が印加されている第１状態において、寄生ダイオードを流れるキャリアの量は少なく、外周領域１０３に流れ込む正孔の量は少ない。半導体装置１のリカバリー過程の際に外周領域１０３から排出すべき正孔の量は少ない。そのため、半導体装置１のリカバリー損失は小さい。
【００７８】
本実施の形態の半導体装置１では、裏面７ｂからの平面視において、ｎ型領域４０は、素子領域１００を囲むリング状に形成されている。ｎ型領域４０は、素子領域１００が延在する全ての方向において、第１半導体素子のターンオフ過程の際に外周領域１０３から排出すべき正孔の量を減少させる。そのため、半導体装置１は、ターンオフ損失を減少させることができる。
【００７９】
本実施の形態の半導体装置１では、素子領域１００は第２半導体素子をさらに含む。第２半導体素子は、ｎ-ドリフト領域１０に対しておもて面７ａ側に設けられたｐアノード層１１ａと、ｎ-ドリフト領域１０に対して裏面７ｂ側に設けられたｎ+カソード層２４とを含む。ｐアノード層１１ａと、ｎ-ドリフト領域１０と、ｎ+カソード層２４とは、ＦＷＤを構成する。半導体装置１に逆バイアス電圧が印加されているときに、第２半導体素子は、第１半導体素子に電流が流れ込むことを防止する。こうして、第２半導体素子は、第１半導体素子を電気的に保護して、第１半導体素子が破壊されることを防止する。
【００８０】
また、ｎ型領域４０は外周領域１０３に形成されているため、ｐベース領域１１及びｐアノード層１１ａ、ｎ-ドリフト領域１０、ｎバッファ層２０並びにｎ型領域４０で構成される寄生ダイオードを流れるキャリア（電子、正孔）の経路が長くなる。寄生ダイオードの内部抵抗は大きくなる。第１電極１８に第２電極２６よりも大きな電圧が印加されている第１状態において、寄生ダイオードを流れるキャリアの量は少なく、外周領域１０３に流れ込む正孔の量は少ない。第２半導体素子のリカバリー過程の際に外周領域１０３から排出すべき正孔の量は少ない。そのため、半導体装置１のリカバリー損失は小さい。
【００８１】
本実施の形態の半導体装置１では、ｎ型領域４０は、素子領域１００の外周端６０から、少なくとも半導体基板７の厚さｔ以上の距離だけ離間している。半導体基板７の厚さｔは、素子領域１００の外周端６０におけるおもて面７ａと裏面７ｂとの間の距離として定義される。そのため、ｐベース領域１１及びｐアノード層１１ａ、ｎ-ドリフト領域１０、ｎバッファ層２０並びにｎ型領域４０で構成される寄生ダイオードを流れるキャリア（電子、正孔）の経路が長くなる。寄生ダイオードの内部抵抗は大きくなる。第１電極１８に第２電極２６よりも大きな電圧が印加されている第１状態において、寄生ダイオードを流れるキャリアの量は少なく、外周領域１０３に流れ込む正孔の量は少ない。第２半導体素子のリカバリー過程の際に外周領域１０３から排出すべき正孔の量は少ない。そのため、半導体装置１のリカバリー損失は小さい。
【００８２】
本実施の形態の半導体装置１では、裏面７ｂからの平面視において、外周領域１０３に対するｎ型領域４０の第３面積割合は、外周領域１０３に対するｐコレクタ層２２の第４面積割合よりも小さい。ｎ型領域４０の面積が小さいため、ｐベース領域１１及びｐアノード層１１ａ、ｎ-ドリフト領域１０、ｎバッファ層２０並びにｎ型領域４０で構成される寄生ダイオードの内部抵抗は大きくなる。第１電極１８に第２電極２６よりも大きな電圧が印加されている第１状態において、寄生ダイオードを流れるキャリアの量は少なく、外周領域１０３に流れ込む正孔の量は少ない。第２半導体素子のリカバリー過程の際に外周領域１０３から排出すべき正孔の量は少ない。そのため、半導体装置１のリカバリー損失は小さい。
【００８３】
実施の形態２．
図１０から図１２を参照して、実施の形態２に係る半導体装置１ｂを説明する。半導体装置１ｂは、実施の形態１の半導体装置１と同様の構成を備え、同様の効果を奏するが、主に以下の点で異なる。
【００８４】
半導体装置１ｂでは、裏面７ｂからの平面視において、ｎ型領域４０は複数のｎ型領域部分４１を含む。複数のｎ型領域部分４１は、外周領域１０３に離散的に配置されている。複数のｎ型領域部分４１は、例えば、外周領域１０３に、破線状に形成されている。複数のｎ型領域部分４１は、外周領域１０３に、ドット状に形成されてもよい。ｎ型領域部分４１の長手方向の長さＬは、互いに隣り合う２つのｎ型領域部分４１の間の間隔Ｇより小さくてもよい。本実施の形態では、実施の形態１よりも、外周領域１０３に対するｎ型領域４０の第３面積割合が減少する。そのため、半導体装置１ｂのリカバリー損失がさらに低減され得る。
【００８５】
実施の形態３．
図１３から図１５を参照して、実施の形態３に係る半導体装置１ｃを説明する。半導体装置１ｃは、実施の形態１の半導体装置１と同様の構成を備え、同様の効果を奏するが、主に以下の点で異なる。
【００８６】
本実施の形態の半導体装置１ｃでは、裏面７ｂからの平面視において、ｎ型領域４０は、素子領域１００を囲む複数のリング状に形成されている。具体的には、ｎ型領域４０は複数のｎ型領域部分４２，４３を含む。複数のｎ型領域部分４２，４３は、各々、それぞれ、素子領域１００を囲む。複数のｎ型領域部分４２，４３は、外周領域１０３に離散的に配置されている。複数のｎ型領域部分４２，４３は、互いに離間している。ｎ型領域部分４２は、実施の形態１のｎ型領域４０と同じ位置に形成されている。ｎ型領域部分４３は、ｎ型領域部分４２よりも、内側（素子領域１００の外周端６０に近位する側）に形成されている。
【００８７】
ｎ型領域部分４２は幅ｗ1を有し、ｎ型領域部分４３は幅ｗ2を有する。ｎ型領域４０の幅ｗは、幅ｗ1と幅ｗ2との和である。ｎ型領域部分４２の幅ｗ1は、例えば、ｎ型領域部分４３の幅ｗ2に等しい。ｎ型領域部分４２の幅ｗ1は、ｎ型領域部分４３の幅ｗ2より大きくてもよいし、ｎ型領域部分４３の幅ｗ2より小さくてもよい。ｎ型領域部分４２の幅ｗ1は、互いに隣り合う２つのｎ型領域部分４２，４３の間の間隔ｇよりも小さい。ｎ型領域部分４３の幅ｗ2は、互いに隣り合う２つのｎ型領域部分４２，４３の間の間隔ｇよりも小さい。本実施の形態の変形例では、複数のｎ型領域部分４２，４３は、各々、実施の形態２のように形成されてもよい。
【００８８】
本実施の形態では、実施の形態１よりも、外周領域１０３に対するｎ型領域４０の第３面積割合が増加するとともに、ｎ型領域４０が素子領域１００の外周端６０のより近くに形成されている。そのため、半導体装置１ｃのターンオフ損失がさらに低減され得る。
【００８９】
実施の形態４．
図１６から図１８を参照して、実施の形態４に係る半導体装置１ｄを説明する。本実施の形態の半導体装置１ｄは、実施の形態１の半導体装置１と同様の構成を備えるが、主に以下の点で異なる。
【００９０】
半導体装置１ｄでは、実施の形態１のｎ型領域４０に代えて、ｎ型領域４４が外周領域１０３に設けられている。ｎ型領域４４は、ｎ+カソード層２４よりも低い電子濃度を有している。ｎ型領域４４は、ｎ-ドリフト領域１０よりも高い電子濃度を有している。ｎ型領域４４は、例えば、１．０×１０18ｃｍ-3以上の電子濃度を有する。ｎ型領域４４は、例えば、１．０×１０20ｃｍ-3以下の電子濃度を有する。
【００９１】
半導体装置１ｄでは、ｐコレクタ層２２は、第１ｐコレクタ部分２２ａと、第２ｐコレクタ部分２２ｂとを含む。第２ｐコレクタ部分２２ｂは、第１ｐコレクタ部分２２ａよりも低い正孔濃度を有してもよい。第２ｐコレクタ部分２２ｂは、例えば、１．０×１０16ｃｍ-3以上の正孔濃度を有する。第２ｐコレクタ部分２２ｂは、例えば、１．０×１０18ｃｍ-3以下の正孔濃度を有する。第２ｐコレクタ部分２２ｂは、例えば、０．２０μｍ以上１．００μｍ以下の厚さを有する。
【００９２】
ｎ型領域４４は、第２電極２６に接触している。第２ｐコレクタ部分２２ｂは、ｎバッファ層２０とｎ型領域４４との間にある。第２ｐコレクタ部分２２ｂは、ｎバッファ層２０とｎ型領域４４とに接触している。第２ｐコレクタ部分２２ｂとｎ型領域４４との間に第１ｐｎ接合部が形成される。第２ｐコレクタ部分２２ｂとｎバッファ層２０との間に第２ｐｎ接合部が形成される。ｎ型領域４４と、第２ｐコレクタ部分２２ｂと、ｎバッファ層２０とは、ｎｐｎトランジスタとして機能する。
【００９３】
ｎ型領域４４は、少なくとも素子領域１００の外周端６０から外周領域１０３の第１部分６４まで延在している。第１部分６４は、外周端６０から半導体基板７の厚さｔだけ離れている。半導体基板７の厚さｔは、素子領域１００の外周端６０におけるおもて面７ａと裏面７ｂとの間の距離として定義される。ｎ型領域４４は、素子領域１００の外周端６０から外周領域１０３の中間部６３まで延在してもよい。ｎ型領域４４は、素子領域１００の外周端６０から半導体基板７の外周端７ｊまで延在してもよい。ｎ型領域４４は、素子領域１００の外周端６０から素子領域１００の一部にさらに延在してもよい。
【００９４】
図４から図６及び図１９から図２４を参照して、本実施の形態の半導体装置１ｄの製造方法の第一の例を説明する。本実施の形態の半導体装置１ｄの製造方法の第一の例は、実施の形態１の半導体装置１の製造方法と同様の工程を備えるが、主に以下の点で異なる。
【００９５】
図６に示される工程の後に、図１９に示されるように、開口を有するマスク５３を、裏面７ｂ上に形成する。裏面７ｂの一部にｐ型ドーパントをドープする。ｐ型ドーパントは、例えば、ボロンである。ｐ型ドーパントは、例えば、イオン注入装置を用いて、裏面７ｂの一部にドープされる。裏面７ｂの一部は、裏面７ｂのうち、ｐコレクタ層２２が形成されるべき部分である。図２０に示されるように、ｐ型ドーパントがドープされた半導体基板７をアニールして、半導体基板７にドープされたｐ型ドーパントを活性化する。こうして、裏面７ｂにｐコレクタ層２２が形成される。ｐコレクタ層２２は、ｎバッファ層２０に接触している。ｐコレクタ層２２は、裏面７ｂの第１半導体素子領域と外周領域１０３とに形成される。ｐコレクタ層２２は、第２半導体素子領域１０２に形成されない。
【００９６】
図２１に示されるように、開口を有するマスク５４を、裏面７ｂ上に形成する。裏面７ｂの一部にｎ型ドーパントをドープする。ｎ型ドーパントは、例えば、リン、ヒ素またはプロトンである。ｎ型ドーパントは、例えば、イオン注入装置を用いて、裏面７ｂの一部にドープされる。裏面７ｂの一部は、裏面７ｂのうち、ｎ+カソード層２４が形成されるべき部分である。図２２に示されるように、ｎ型ドーパントがドープされた半導体基板７をアニールして、半導体基板７にドープされたｎ型ドーパントを活性化する。
【００９７】
図２３に示されるように、開口を有するマスク５５を、裏面７ｂ上に形成する。裏面７ｂの一部にｎ型ドーパントをドープする。ｎ型ドーパントは、例えば、リン、ヒ素またはプロトンである。ｎ型ドーパントは、例えば、イオン注入装置を用いて、裏面７ｂの一部にドープされる。裏面７ｂの一部は、裏面７ｂのうち、ｎ型領域４４が形成されるべき部分である。図２４に示されるように、ｎ型ドーパントがドープされた半導体基板７をアニールして、半導体基板７にドープされたｎ型ドーパントを活性化する。こうして、ｎ+カソード層２４及びｎ型領域４４が裏面７ｂに形成される。
【００９８】
図１９及び図２０に示される工程で形成されるｐコレクタ層２２の正孔濃度は、裏面７ｂに近づくほど高くなる。図２５及び図２６に示される工程で、ｐコレクタ層２２のうち裏面７ｂに近位する部分にｎ型領域４４が形成される。そのため、第２ｐコレクタ部分２２ｂの正孔濃度は、第１ｐコレクタ部分２２ａの正孔濃度よりも低くなる。最後に、ｐコレクタ層２２、ｎ+カソード層２４及びｎ型領域４４上に、第２電極２６を形成する。こうして、図１６から図１８に示される本実施の形態の半導体装置１ｄが得られる。
【００９９】
図４から図６、図１９、図２０、図２５及び図２６を参照して、本実施の形態の半導体装置１ｄの製造方法の第二の例を説明する。本実施の形態の半導体装置１ｄの製造方法の第二の例は、実施の形態１の半導体装置１の製造方法と同様の工程を備えるが、主に以下の点で異なる。
【０１００】
図２０に示される工程の後に、図２５に示されるように、開口を有するマスク５６を、裏面７ｂ上に形成する。マスク５６には、ｎ+カソード層２４が形成されるべき部分をすべて露出させる大きな開口と、ｎ型領域４４が形成されるべき部分の一部を露出させる複数の微小開口とが設けられている。
【０１０１】
裏面７ｂの一部にｎ型ドーパントをドープする。ｎ型ドーパントは、例えば、リン、ヒ素またはプロトンである。ｎ型ドーパントは、例えば、イオン注入装置を用いて、裏面７ｂの一部にドープされる。ｎ型ドーパントは、裏面７ｂに対して斜め方向から裏面７ｂに注入される。ｎ型領域４４が形成されるべき部分上には、複数の微小開口が設けられたマスク５６が形成されている。そのため、マスク５６は、ｎ型領域４４が形成されるべき部分に向かうｎ型ドーパントの一部が裏面７ｂに達することを妨げる。ｎ型領域４４が形成されるべき部分には、ｎ+カソード層２４が形成されるべき部分よりも少ないｎ型ドーパントが注入される。
【０１０２】
図２６に示されるように、ｎ型ドーパントがドープされた半導体基板７をアニールして、半導体基板７にドープされたｎ型ドーパントを活性化する。こうして、ｎ+カソード層２４及びｎ型領域４４が裏面７ｂに形成される。最後に、ｐコレクタ層２２上に第２電極２６を形成する。こうして、図１６から図１８に示される本実施の形態の半導体装置１ｄが得られる。本実施の形態の半導体装置１ｄの製造方法の第二の例は、本実施の形態の半導体装置１ｄの製造方法の第一の例よりも少ない工程で半導体装置１ｄを得ることができる。
【０１０３】
半導体装置１ｄの動作を説明しながら、まず、半導体装置１ｄのターンオフ損失が減少する理由を説明する。
【０１０４】
ゲート電極１６に閾値電圧よりも大きな電圧が印加し、かつ、第２電極２６に第１電極１８よりも大きな電圧を印加して、第１半導体素子（ＩＧＢＴ）をオン状態とする。この時、第２半導体素子（ＦＷＤ）は、オフ状態である。
【０１０５】
第１ｐコレクタ部分２２ａ及びｎ型領域４４は、広い面積で第２電極２６に接触している。第１ｐコレクタの電圧及びｎ型領域４４の電圧は、各々、実質的に第２電極２６に印加される電圧に等しい。しかし、第２ｐコレクタ部分２２ｂは、第２電極２６に接触していない。ｐコレクタ層２２は、電気抵抗を有している。第２電極２６に第１電極１８よりも大きな電圧が印加されているとき、第２ｐコレクタ部分２２ｂの電圧は、第１ｐコレクタ部分２２ａの電圧よりも低い。
【０１０６】
こうして、第２ｐコレクタ部分２２ｂとｎ型領域４４との間に形成される第１ｐｎ接合部に、逆バイアス電圧が印加される。ｎ型領域４４と第２ｐコレクタ部分２２ｂとｎバッファ層２０とで構成されるｎｐｎトランジスタは、キャリア（電子、正孔）の流れを遮断する。第１半導体素子のオン状態の間に外周領域１０３に流れ込む正孔の量が大幅に減少する。第１半導体素子のターンオフ過程の際に外周領域１０３から排出すべき正孔の量が大幅に減少する。そのため、半導体装置１ｄは、ターンオフ損失を減少させることができる。
【０１０７】
次に、半導体装置１ｄのリカバリー過程において、半導体装置１ｄのリカバリー損失が減少する理由を説明する。半導体装置１ｄのリカバリー過程は、第１電極１８に第２電極２６よりも大きな電圧が印加されている第１状態から、第２電極２６に第１電極１８よりも大きな電圧が印加されている第２状態に遷移する過程である。
【０１０８】
第２ｐコレクタ部分２２ｂとｎ型領域４４との間に形成される第１ｐｎ接合部におけるビルトインポテンシャルのため、第１電極１８に第２電極２６よりも大きな電圧が印加されている第１状態においても、ｎ型領域４４と第２ｐコレクタ部分２２ｂとｎバッファ層２０とで構成されるｎｐｎトランジスタは、キャリア（電子、正孔）の流れを遮断することができる。第１状態において、ｐアノード層１１ａ、ｐベース領域１１及びｐウェル領域１９から外周領域１０３に流れ込む正孔の量は少ない。半導体装置１ｄのリカバリー過程の際に外周領域１０３から排出すべき正孔の量は少ない。そのため、半導体装置１ｄのリカバリー損失は小さい。
【０１０９】
本実施の形態の第１変形例の半導体装置１ｄでは、ｐウェル領域１９が省略されてもよい。本実施の形態の第２変形例では、外周領域１０３において、ｎバッファ層２０が省略されてもよい。第２変形例では、ｐコレクタ層２２は、ｎ-ドリフト領域１０とｎ型領域４４との間にある。ｐコレクタ層２２は、ｎ-ドリフト領域１０とｎ型領域４４とに接触している。ｐコレクタ層２２とｎ型領域４４との間に第１ｐｎ接合部が形成される。ｐコレクタ層２２とｎバッファ層２０との間に第２ｐｎ接合部が形成される。本実施の形態の第２変形例では、ｎ型領域４４と、第２ｐコレクタ部分２２ｂと、ｎ-ドリフト領域１０とは、ｎｐｎトランジスタとして機能する。
【０１１０】
本実施の形態の半導体装置１ｄの効果を説明する。
本実施の形態の半導体装置１ｄは、おもて面７ａと裏面７ｂとを有する半導体基板７と、おもて面７ａ上に設けられている第１電極１８と、裏面７ｂ上に設けられている第２電極２６とを備える。半導体基板７は、第１半導体素子を含む素子領域１００と、素子領域１００を囲む外周領域１０３とを含む。第１半導体素子は、ｎ-ドリフト領域１０と、ｐベース領域１１と、ｎ+エミッタ領域１２と、ゲート絶縁膜１５と、ゲート電極１６と、ｎバッファ層２０と、ｐコレクタ層２２とを含む。ｎ+エミッタ領域１２は、第１電極１８に接触している。ゲート絶縁膜１５は、ｎ+エミッタ領域１２とｎ-ドリフト領域１０との間のｐベース領域１１の部分上に設けられている。ゲート電極１６は、ゲート絶縁膜１５を挟んでｐベース領域１１の部分に対向している。ｎバッファ層２０は、ｎ-ドリフト領域１０に接触し、かつ、ｎ-ドリフト領域１０に対して裏面７ｂ側に設けられている。ｐコレクタ層２２は、ｎバッファ層２０に接触し、かつ、ｎバッファ層２０に対して裏面７ｂ側に設けられている。
【０１１１】
ｎ-ドリフト領域１０、ｎバッファ層２０、ｐコレクタ層２２及び第２電極２６は、素子領域１００から外周領域１０３に延在している。外周領域１０３に、ｎ型領域４４が設けられている。ｎ型領域４４は、第２電極２６に接触している。ｐコレクタ層２２はｎバッファ層２０とｎ型領域４４との間にあるｐコレクタ部分（第２ｐコレクタ部分２２ｂ）を含む。
【０１１２】
第１半導体素子がオン状態にあるとき、第２ｐコレクタ部分２２ｂとｎ型領域４４との間に形成される第１ｐｎ接合部に、逆バイアス電圧が印加される。ｎ型領域４４と第２ｐコレクタ部分２２ｂとｎバッファ層２０とで構成されるｎｐｎトランジスタは、キャリア（電子、正孔）の流れ遮断する。第１半導体素子のオン状態の間に外周領域１０３に流れ込む正孔の量が大幅に減少する。第１半導体素子のターンオフ過程の際に外周領域１０３から排出すべき正孔の量が減少する。そのため、半導体装置１ｄは、ターンオフ損失を減少させることができる。
【０１１３】
第２ｐコレクタ部分２２ｂとｎ型領域４４との間に形成される第１ｐｎ接合部におけるビルトインポテンシャルのため、第１電極１８に第２電極２６よりも大きな電圧が印加されている第１状態においても、ｎ型領域４４と第２ｐコレクタ部分２２ｂとｎバッファ層２０とで構成されるｎｐｎトランジスタは、キャリア（電子、正孔）の流れを遮断することができる。第１状態において外周領域１０３に流れ込む正孔の量は少ない。半導体装置１ｄのリカバリー過程の際に外周領域１０３から排出すべき正孔の量は少ない。そのため、半導体装置１ｄのリカバリー損失は小さい。
【０１１４】
本実施の形態の半導体装置１ｄは、ｎ型領域４４は、少なくとも素子領域１００の外周端６０から外周領域１０３の第１部分６４まで延在している。第１部分６４は、外周端６０から半導体基板７の厚さｔだけ離れている。半導体基板７の厚さｔは、素子領域１００の外周端６０におけるおもて面７ａと裏面７ｂとの間の距離として定義される。
【０１１５】
素子領域１００の外周端６０に近づくにつれて、外周領域１０３に正孔は流れ込みやすいため、素子領域１００の外周端６０から半導体基板７の厚さｔの距離までのｎ型領域４４の部分に、正孔は流れ込みやすい。しかし、ｎ型領域４４と第２ｐコレクタ部分２２ｂとｎバッファ層２０とで構成されるｎｐｎトランジスタは、素子領域１００の外周端６０から、少なくとも半導体基板７の厚さｔ以上の距離にわたって、キャリア（電子、正孔）の流れを遮断する。第１半導体素子のターンオフ過程の際に外周領域１０３から排出すべき正孔の量が減少する。半導体装置１ｄは、ターンオフ損失を減少させることができる。半導体装置１ｄのリカバリー過程の際に外周領域１０３から排出すべき正孔の量は少ない。半導体装置１ｄのリカバリー損失は小さい。
【０１１６】
本実施の形態の半導体装置１ｄは、素子領域１００は第２半導体素子をさらに含む。第２半導体素子は、ｎ-ドリフト領域１０よりもおもて面７ａ側に設けられたｐアノード層１１ａと、ｎ-ドリフト領域１０よりも裏面７ｂ側に設けられたｎ+カソード層２４とを含む。半導体装置１ｄに逆バイアス電圧が印加されているときに、第２半導体素子は、第１半導体素子に電流が流れ込むことを防止する。こうして、第２半導体素子は、第１半導体素子を電気的に保護して、第１半導体素子が破壊されることを防止する。
【０１１７】
第２ｐコレクタ部分２２ｂとｎ型領域４４との間に形成される第１ｐｎ接合部におけるビルトインポテンシャルのため、第１電極１８に第２電極２６よりも大きな電圧が印加されている第１状態において、ｎ型領域４４と第２ｐコレクタ部分２２ｂとｎバッファ層２０とで構成されるｎｐｎトランジスタは、キャリア（電子、正孔）の流れを遮断することができる。第１状態（第２半導体素子のオン状態）において外周領域１０３に流れ込む正孔の量は少ない。第２半導体素子のリカバリー過程の際に外周領域１０３から排出すべき正孔の量は少ない。そのため、半導体装置１ｄのリカバリー損失は小さい。
【０１１８】
本実施の形態の半導体装置１ｄは、ｎ型領域４４は、少なくとも素子領域１００の外周端６０から外周領域１０３の第１部分６４まで延在している。素子領域１００の外周端６０に近づくにつれて、外周領域１０３に正孔は流れ込みやすいため、素子領域１００の外周端６０から半導体基板７の厚さｔの距離までのｎ型領域４４の部分に、正孔は流れ込みやすい。しかし、ｎ型領域４４と第２ｐコレクタ部分２２ｂとｎバッファ層２０とで構成されるｎｐｎトランジスタは、素子領域１００の外周端６０から、少なくとも半導体基板７の厚さｔ以上の距離にわたって、キャリア（電子、正孔）の流れを遮断することができる。第２半導体素子のオン状態（第１状態）において外周領域１０３に流れ込む正孔の量は少ない。第２半導体素子のリカバリー過程の際に外周領域１０３から排出すべき正孔の量は少ない。半導体装置１ｄのリカバリー損失は小さい。
【０１１９】
実施の形態５．
図２７から図２９を参照して、実施の形態５に係る半導体装置１ｅを説明する。本実施の形態の半導体装置１ｅは、実施の形態４の半導体装置１ｄと同様の構成を備えるが、主に以下の点で異なる。
【０１２０】
本実施の形態の半導体装置１ｅでは、裏面７ｂからの平面視において、ｎ型領域４４は複数のｎ型領域部分４５を含む。複数のｎ型領域部分４５は、外周領域１０３に離散的に配置されている。複数のｎ型領域部分４５は、外周領域１０３に、二次元的に配置されてもよい。本実施の形態の半導体装置１ｅは、実施の形態４と同様の理由により、ｎ型領域４４を含まない比較例の半導体装置よりも、ターンオフ損失及びリカバリー損失を減少させることができる。
【０１２１】
実施の形態６．
図３０から図３２を参照して、実施の形態６に係る半導体装置１ｆを説明する。本実施の形態の半導体装置１ｆは、実施の形態４の半導体装置１ｄと同様の構成を備えるが、主に以下の点で異なる。
【０１２２】
半導体装置１ｆでは、実施の形態４の半導体装置１ｄのｎ型領域４４に代えて、絶縁領域４７が外周領域１０３に設けられている。絶縁領域４７は、例えば、半導体基板７を構成する半導体材料の酸化物で構成されている。例えば、半導体基板７がシリコン基板である場合、絶縁領域４７は、二酸化シリコンで構成されている。絶縁領域４７は、第２ｐコレクタ部分２２ｂと第２電極２６との間にある。絶縁領域４７は、第２ｐコレクタ部分２２ｂと第２電極２６とに接触している。
【０１２３】
絶縁領域４７は、少なくとも素子領域１００の外周端６０から外周領域１０３の第１部分６４まで延在している。第１部分６４は、外周端６０から半導体基板７の厚さｔだけ離れている。半導体基板７の厚さｔは、素子領域１００の外周端６０におけるおもて面７ａと裏面７ｂとの間の距離として定義される。絶縁領域４７は、素子領域１００の外周端６０から外周領域１０３の中間部６３まで延在してもよい。絶縁領域４７は、素子領域１００の外周端６０から半導体基板７の外周端７ｊまで延在してもよい。絶縁領域４７は、素子領域１００の外周端６０から素子領域１００の一部にさらに延在してもよい。
【０１２４】
図４から図６、図１９から図２２、図３３及び図３４を参照して、本実施の形態の半導体装置１ｆの製造方法の一例を説明する。本実施の形態の半導体装置１ｆの製造方法は、実施の形態４の半導体装置１ｄの製造方法の第一の例と同様の工程を備えるが、主に以下の点で異なる。
【０１２５】
図２２に示される工程の後に、図３３に示されるように、開口を有するマスク５５を、裏面７ｂ上に形成する。裏面７ｂの一部に酸素イオンをドープする。酸素イオンは、例えば、イオン注入装置を用いて、裏面７ｂの一部にドープされる。裏面７ｂの一部は、裏面７ｂのうち、絶縁領域４７が形成されるべき部分である。図３４に示されるように、酸素原子がドープされた半導体基板７をアニールする。酸素イオンは、半導体基板７を構成する半導体材料と反応して、絶縁領域４７が裏面７ｂに形成される。最後に、ｐコレクタ層２２、ｎ+カソード層２４及び絶縁領域４７上に、第２電極２６を形成する。こうして、図３０から図３２に示される本実施の形態の半導体装置１ｆが得られる。
【０１２６】
半導体装置１ｆの動作を説明しながら、まず、半導体装置１ｆのターンオフ損失が減少する理由を説明する。
【０１２７】
ゲート電極１６に閾値電圧よりも大きな電圧が印加し、かつ、第２電極２６に第１電極１８よりも大きな電圧を印加して、第１半導体素子（ＩＧＢＴ）をオン状態とする。この時、第２半導体素子（ＦＷＤ）は、オフ状態である。
【０１２８】
絶縁領域４７は、キャリア（電子、正孔）の流れを遮断する。絶縁領域４７は、第１半導体素子のオン状態において外周領域１０３に流れ込む正孔の量を大幅に減少させる。第１半導体素子のターンオフ過程の際に外周領域１０３から排出すべき正孔の量が大幅に減少する。そのため、半導体装置１ｆは、ターンオフ損失を減少させることができる。
【０１２９】
次に、半導体装置１ｆのリカバリー過程において、半導体装置１ｆのリカバリー損失が減少する理由を説明する。半導体装置１ｆのリカバリー過程は、第１電極１８に第２電極２６よりも大きな電圧が印加されている第１状態から、第２電極２６に第１電極１８よりも大きな電圧が印加されている第２状態に遷移する過程である。
【０１３０】
絶縁領域４７は、キャリア（電子、正孔）の流れを遮断する。絶縁領域４７は、第１状態において外周領域１０３に流れ込む正孔の量を大幅に減少させる。半導体装置１ｆのリカバリー過程の際に外周領域１０３から排出すべき正孔の量が大幅に減少する。そのため、半導体装置１ｆのリカバリー損失は小さい。
【０１３１】
本実施の形態の第１変形例の半導体装置１ｆでは、ｐウェル領域１９が省略されてもよい。本実施の形態の第２変形例では、外周領域１０３において、ｎバッファ層２０が省略されてもよい。第２変形例では、ｐコレクタ層２２は、ｎ-ドリフト領域１０と絶縁領域４７との間にある。ｐコレクタ層２２は、ｎ-ドリフト領域１０と絶縁領域４７とに接触している。本実施の形態の第３変形例では、外周領域１０３において、ｐコレクタ層２２が省略されてもよい。第３変形例では、絶縁領域４７は、ｎバッファ層２０と第２電極２６とに接触している。本実施の形態の第４変形例では、外周領域１０３において、ｎバッファ層２０及びｐコレクタ層２２が省略されてもよい。第４変形例では、絶縁領域４７は、ｎ-ドリフト領域１０と第２電極２６とに接触している。
【０１３２】
本実施の形態の半導体装置１ｆの効果を説明する。
本実施の形態の半導体装置１ｆは、おもて面７ａと裏面７ｂとを有する半導体基板７と、おもて面７ａ上に設けられている第１電極１８と、裏面７ｂ上に設けられている第２電極２６とを備える。半導体基板７は、第１半導体素子を含む素子領域１００と、素子領域１００を囲む外周領域１０３とを含む。第１半導体素子は、ｎ-ドリフト領域１０と、ｐベース領域１１と、ｎ+エミッタ領域１２と、ゲート絶縁膜１５と、ゲート電極１６と、ｐコレクタ層２２とを含む。ｎ+エミッタ領域１２は、第１電極１８に接触している。ゲート絶縁膜１５は、ｎ+エミッタ領域１２とｎ-ドリフト領域１０との間のｐベース領域１１の部分上に設けられている。ゲート電極１６は、ゲート絶縁膜１５を挟んでｐベース領域１１の部分に対向している。ｐコレクタ層２２は、ｎ-ドリフト領域１０に対して裏面７ｂ側に設けられており、かつ、第２電極２６に接触している。
【０１３３】
ｎ-ドリフト領域１０及び第２電極２６は、素子領域１００から外周領域１０３に延在している。外周領域１０３に絶縁領域４７が設けられており、絶縁領域４７は、ｎ-ドリフト領域１０と第２電極２６との間にあり、かつ、第２電極２６に接触している。
【０１３４】
絶縁領域４７は、キャリア（電子、正孔）の流れを遮断する。絶縁領域４７は、第１半導体素子のオン状態において外周領域１０３に流れ込む正孔の量を大幅に減少させる。第１半導体素子のターンオフ過程の際に外周領域１０３から排出すべき正孔の量が大幅に減少する。そのため、半導体装置１ｆは、ターンオフ損失を減少させることができる。
【０１３５】
絶縁領域４７は、キャリア（電子、正孔）の流れを遮断する。絶縁領域４７は、第１電極１８に第２電極２６よりも大きな電圧が印加されている第１状態において外周領域１０３に流れ込む正孔の量を大幅に減少させる。半導体装置１ｆのリカバリー過程の際に外周領域１０３から排出すべき正孔の量が大幅に減少する。そのため、半導体装置１ｆのリカバリー損失は小さい。
【０１３６】
本実施の形態の半導体装置１ｆでは、絶縁領域４７は、少なくとも素子領域１００の外周端６０から外周領域１０３の第１部分６４まで延在している。第１部分６４は、外周端６０から半導体基板７の厚さｔだけ離れている。半導体基板７の厚さｔは、素子領域１００の外周端６０におけるおもて面７ａと裏面７ｂとの間の距離として定義される。
【０１３７】
素子領域１００の外周端６０に近づくにつれて、外周領域１０３に正孔は流れ込みやすいため、素子領域１００の外周端６０から半導体基板７の厚さｔの距離までのｎ型領域４４の部分に、正孔は流れ込みやすい。しかし、絶縁領域４７は、素子領域１００の外周端６０から、少なくとも半導体基板７の厚さｔ以上の距離にわたって、キャリア（電子、正孔）の流れを遮断する。第１半導体素子のターンオフ過程の際に外周領域１０３から排出すべき正孔の量が減少する。半導体装置１ｆは、ターンオフ損失を減少させることができる。半導体装置１ｆのリカバリー過程の際に外周領域１０３から排出すべき正孔の量は少ない。半導体装置１ｆのリカバリー損失は小さい。
【０１３８】
本実施の形態の半導体装置１ｆでは、素子領域１００は第２半導体素子をさらに含む。第２半導体素子は、ｎ-ドリフト領域１０よりもおもて面７ａ側に設けられたｐアノード層１１ａと、ｎ-ドリフト領域１０よりも裏面７ｂ側に設けられたｎ+カソード層２４とを含む。半導体装置１ｆに逆バイアス電圧が印加されているときに、第２半導体素子は、第１半導体素子に電流が流れ込むことを防止する。こうして、第２半導体素子は、第１半導体素子を電気的に保護して、第１半導体素子が破壊されることを防止する。
【０１３９】
絶縁領域４７は、第１状態（第２半導体素子のオン状態）において外周領域１０３に流れ込む正孔の量を大幅に減少させる。第２半導体素子のリカバリー過程の際に外周領域１０３から排出すべき正孔の量が減少する。そのため、半導体装置１ｆは、リカバリー損失を減少させることができる。
【０１４０】
本実施の形態の半導体装置１ｆは、絶縁領域４７は、少なくとも素子領域１００の外周端６０から外周領域１０３の第１部分６４まで延在している。素子領域１００の外周端６０に近づくにつれて、外周領域１０３に正孔は流れ込みやすいため、素子領域１００の外周端６０から、少なくとも半導体基板７の厚さｔの距離までのｎ型領域４４の部分に、正孔は流れ込みやすい。しかし、絶縁領域４７は、素子領域１００の外周端６０から、少なくとも半導体基板７の厚さｔ以上の距離にわたって、キャリア（電子、正孔）の流れを遮断する。第２半導体素子のリカバリー過程の際に外周領域１０３から排出すべき正孔の量は少ない。半導体装置１ｆのリカバリー損失は小さい。
【０１４１】
実施の形態７．
図３５から図３７を参照して、実施の形態７に係る半導体装置１ｇを説明する。本実施の形態の半導体装置１ｇは、実施の形態６の半導体装置１ｆと同様の構成を備えるが、主に以下の点で異なる。
【０１４２】
本実施の形態の半導体装置１ｇでは、裏面７ｂからの平面視において、絶縁領域４７は複数の絶縁領域部分４８を含む。複数の絶縁領域部分４８は、外周領域１０３に離散的に配置されている。複数の絶縁領域部分４８は、外周領域１０３に、二次元的に配置されてもよい。本実施の形態の半導体装置１ｇは、実施の形態６と同様の理由により、絶縁領域４７を含まない比較例の半導体装置よりも、ターンオフ損失及びリカバリー損失を減少させることができる。
【０１４３】
今回開示された実施の形態１−７はすべての点で例示であって制限的なものではないと考えられるべきである。矛盾のない限り、今回開示された実施の形態１−７の少なくとも２つを組み合わせてもよい。本発明の範囲は、上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
【符号の説明】
【０１４４】
１，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ  半導体装置、７  半導体基板、７ａ  おもて面、７ｂ  裏面、７ｊ  外周端、１０  ｎ-ドリフト領域、１１  ｐベース領域、１１ａ  ｐアノード層、１１ｃ  部分、１２  ｎ+エミッタ領域、１３  ｐ+コンタクト層、１４  トレンチ、１５  ゲート絶縁膜、１６  ゲート電極、１７，３４  層間絶縁膜、１８  第１電極、１９  ｐウェル領域、２０  ｎバッファ層、２２ａ  第１ｐコレクタ部分、２２ｂ  第２ｐコレクタ部分、２４  ｎ+カソード層、２６  第２電極、３０  電界制限リング構造、３１  ガードリング、３２  浮遊電極、３３  ｎ+チャネルストッパ領域、３６  チャネルストップ電極、４０，４４  ｎ型領域、４１，４２，４３，４５  ｎ型領域部分、４７  絶縁領域、４８  絶縁領域部分、５０，５１，５３，５４，５５，５６  マスク、６０  外周端、６１  内側部分、６２  外側部分、６３  中間部、６４  第１部分、１００  素子領域、１０１  第１半導体素子領域、１０２  第２半導体素子領域、１０３  外周領域、１０４  ゲートパッド。 
【図１】
2020088155.tif 000003
【図２】
2020088155.tif 000004
【図３】
2020088155.tif 000005
【図４】
2020088155.tif 000006
【図５】
2020088155.tif 000007
【図６】
2020088155.tif 000008
【図７】
2020088155.tif 000009
【図８】
2020088155.tif 000010
【図９】
2020088155.tif 000011
【図１０】
2020088155.tif 000012
【図１１】
2020088155.tif 000013
【図１２】
2020088155.tif 000014
【図１３】
2020088155.tif 000015
【図１４】
2020088155.tif 000016
【図１５】
2020088155.tif 000017
【図１６】
2020088155.tif 000018
【図１７】
2020088155.tif 000019
【図１８】
2020088155.tif 000020
【図１９】
2020088155.tif 000021
【図２０】
2020088155.tif 000022
【図２１】
2020088155.tif 000023
【図２２】
2020088155.tif 000024
【図２３】
2020088155.tif 000025
【図２４】
2020088155.tif 000026
【図２５】
2020088155.tif 000027
【図２６】
2020088155.tif 000028
【図２７】
2020088155.tif 000029
【図２８】
2020088155.tif 000030
【図２９】
2020088155.tif 000031
【図３０】
2020088155.tif 000032
【図３１】
2020088155.tif 000033
【図３２】
2020088155.tif 000034
【図３３】
2020088155.tif 000035
【図３４】
2020088155.tif 000036
【図３５】
2020088155.tif 000037
【図３６】
2020088155.tif 000038
【図３７】
2020088155.tif 000039