(57)【要約】【課題】ＳｉＣ−ＭＯＳＦＥＴにおいて高耐圧、大電流が可能で低オン電圧、低スイッチング損失、低ノイズを実現する半導体装置を提供する。【解決手段】高チャネル移動度を有するSi-MOSFETと高バルク移動度を有するＳｉＣからなるドリフト層を組み合わせたＳｉＣ−ＭＯＳＦＥＴとする。ドリフト層を形成した第一導電型のＳｉＣウェハと第二導電型のＳｉウェハを接合させてトレンチゲートをSiCの一部まで掘り、MOSFETを作製する。短冊状ないし円形状に成ったゲートを複数設けてアレイを成し、ソース拡散層及び第２導電型のSi拡散層を第二導電型Si基板の表面に設けるが、ソース拡散層及び第２導電型のSi拡散層はゲートのアレイ端には置かず、アレイの内部のみに配置する。これによりオフ状態の耐圧がアレイ内部のみならずでアレイ端に於いても高耐圧素子とする事が可能する事を特徴とするMOSFET。【選択図】図１
2020088136.tif 000002
【特許請求の範囲】
【請求項１】
裏面側からドレイン電極、第一導電型の第一のドレイン拡散層及び当該拡散層より濃度の低い第一導電型の第二のドレイン拡散層をこの順に有する第一導電型のＳｉＣ基板の上部に第一導電型と異なる第二導電型のＳｉ基板が直接接合し、該第二導電型Ｓｉ基板の表面側から当該Si/SiC接合界面より深いSiC層内部まで溝を掘り、溝の側面に絶縁膜を設けゲート絶縁膜とし、続いて溝をゲート材で埋めトレンチゲートと成し、次に当該Si基板上部にゲート絶縁膜に隣接して第一導電型のソース拡散層を有し、更に同じく当該Si基板上部にソース拡散層に隣接して第二導電型基板拡散層を有するＭＯＳ構造が形成されており、ソース拡散層とｐ型Si拡散層は常に接地され、短冊状のトレンチゲートが複数本平行に設けられアレイを成し、複数の短冊状ゲートはゲート配線に接続されて同電位とし、短冊状ゲート間に挟まれた第二導電型のＳｉ基板上にのみソース拡散層とｐ型Si拡散層を有し、ゲートアレイ端で短冊状ゲート間に挟まれていない第二導電型のＳｉ基板上にはソース拡散層とｐ型Si拡散層は有しない事を特徴とするパワー半導体素子。
【請求項２】
前記ＭＯＳ構造における短冊状ゲートとソース拡散層及びｐ型Si拡散層は平行に設けられるが、ソース拡散層とｐ型Si拡散層の長さは短冊状ゲートの長さより短く、短冊状のソース拡散層とｐ型Si拡散層の両端は短冊状のゲートの両端より内に入っている事を特徴とする請求項１に記載のパワー半導体素子。
【請求項３】
前記ＭＯＳ構造における短冊状ゲートとソース拡散層及びｐ型Si拡散層は平行に設けられるが、ソース拡散層とｐ型Si拡散層の長さは短冊状ゲートの長さより短く、短冊状のソース拡散層とｐ型Si拡散層の両端は短冊状のゲートの両端より2ミクロン以上内側に入っている事を特徴とする請求項２に記載のパワー半導体素子。
【請求項４】
前記ＭＯＳ構造に於いて平行に並ぶ複数の短冊状ゲートのアレイ両端はゲートで囲み、短冊状のソース拡散層とｐ型Si拡散層は平行に並ぶ複数の短冊状ゲート間スペース部にのみ有る事を特徴とする請求項１に記載のパワー半導体素子。
【請求項５】
裏面側からドレイン電極、第一導電型の第一のドレイン拡散層及び当該拡散層より濃度の低い第一導電型の第二のドレイン拡散層をこの順に有する第一導電型のＳｉＣ基板の上部に第一導電型と異なる第二導電型のＳｉ基板が直接接合し、該第二導電型Ｓｉ基板の表面側から当該Si/SiC接合界面より深いSiC層内部まで溝を掘り、溝の側面に絶縁膜を設けゲート絶縁膜とし、続いて溝をゲート材で埋めトレンチゲートと成し、次に当該Si基板上部にゲート絶縁膜に隣接して第一導電型のソース拡散層を有し、更に同じく当該Si基板上部にソース拡散層に隣接して第二導電型基板拡散層を有するＭＯＳ構造が形成されており、ソース拡散層とｐ型Si拡散層は常に接地され、上から見て円形状のトレンチゲートが複数本設けられアレイを成し、複数の円形状ゲートはゲート配線に接続されて同電位とし、円形ゲートの周囲を第二導電型のソース拡散層が囲み、ソース拡散層間のスペース部にｐ型Si拡散層を設ける事を特徴とするパワー半導体素子。
【請求項６】
前記ＭＯＳ構造に於いて、上から見て１つの円形ゲートに着目するとその回りを正六角形の隣接ゲートで取り囲んでいる事を特徴とする請求項５に記載のパワー半導体素子。
【請求項７】
前記ＭＯＳ構造におけるアレイ端に位置する円形状ゲートはソース拡散層で囲まず、更に第二導電型基板拡散層もアレイ端の円形状ゲート近傍には配置しない事を請求項５ないし６に記載のパワー半導体素子。
【請求項８】
前記ＭＯＳ構造におけるゲート電極の形状がトレンチゲート型であり、該トレンチゲートの先端部は第一導電型のSiCドリフト層部内に0.5ミクロンメータ以上深くに位置する事を特徴とした請求項１、２、３、４、７に記載のパワー半導体素子。
【請求項９】
チャンネル幅を稼ぐために複数のトレンチゲートが平行に設けられ、ゲート間に挟まれた第二の導電型のSi基板の水平方向の幅が2ミクロンメータ以下である事を特徴とした請求項１、２、３、４、７に記載のパワー半導体素子。
【請求項１０】
前記第二導電型Ｓｉ基板において、該第一導電型SiC界面に接合した底辺部に該第二導電型Ｓｉ基板よりも高い濃度の第二導電型ブロック拡散領域を形成する事を特徴とした請求項１、２、３、４、７に記載のパワー半導体素子。
【請求項１１】
前記第二導電型Ｓｉ基板において、該第一導電型SiC界面に接合した該第二導電型Ｓｉ基板全体が単位立方センチ当たり１０の17乗を超える濃度の第二導電型領域とする事を特徴とした請求項１、２、３、４、７に記載のパワー半導体素子。
【請求項１２】
前記第二導電型Si基板及び第一導電型SiCドリフト層の一部内に形成されたトレンチゲートの底部の該酸化膜の厚みを、該側面の酸化膜よりも厚くする事を特徴とした請求項１、２、３、４、７に記載のパワー半導体素子。
【請求項１３】
前記第二の導電型のSi基板が直接接合している第一の導電型の基板材料としてSiC以外のワイドバンドギャップ材料であるGaN、Ga2O3、及びダイヤモンドを用いた事を特徴とした請求項１、２、３、４、７に記載のパワー半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力用スイッチング素子等に適したMOS型トランジスタ素子とその製造方法。
【背景技術】
【０００２】
電力用半導体デバイスの分野では、従来SiによるIGBTやMOSFET等のパワースイッチが多用されてきたが、脱炭素社会に向けたエネルギー効率化目標に対して、それらの性能は限界に近づいていると言われている。一方、近年ワイドバンドギャップと言われる新結晶素材による代替技術の発展が期待されているが、性能、コスト、及び信頼性面において技術的課題が多く量産が容易ではないため、その改善が強く望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許5,506,421号
【特許文献２】米国特許5,396,085号
【特許文献３】米国特許5,323,040号
【特許文献４】米国特許5,614,749号
【特許文献５】特許第5,610,492号
【特許文献６】特開2013-243333
【非特許文献】
【０００４】
【非特許文献１】”Lateral n-channel inversion mode 4H-SiC MOSFETs”, S.Sridenvan et.al. IEEE Electron Device Letters, ( Volume: 19, Issue: 7, July 1998 )
【非特許文献２】Determination of intrinsic phonon-limited mobility and carrier transport property extraction of 4H-SiC MOSFET, Noguchi, et.al. 9.3.1 IEDM17, pp219-222. (2017)
【非特許文献３】”1800V Bipolar mode MOSFETs: a first application of Silicon wafer Direct Bonding (SDB) technique to a power device”, A. Nakagawa,IEDM86, 5.6, pp122-125
【非特許文献４】“創エネ・省エネデバイスを目指す異種半導体材料の貼り合わせ”, 重川直輝、J. Vac. Soc. Jpn. Vol. 60, No.11, (2017) 421-427.
【非特許文献５】"Impact Ionization in Silicon: A REVIEW AND UPDATE" W. MAES, et.al. Solid State Electronics Vol.33, No.6 pp705-718, 1990
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パワートランジスタとして主流となっているのはシリコン材料（以下Siと呼ぶ ）によるIGBTとMOSFETである。IGBTはバイポーラ型素子であるため、キャリヤの伝導度変調作用により、Ｐ型コレクタ層上の低濃度Ｎ型ドリフト層の低抵抗化が可能となり、高耐圧且つ大電流が実現できる。ところがターンオフ動作の際に、高水準注入された電子とホールは再結合によるキャリヤ消滅時間を要し、立下りに時間を要する為スイッチング動作が遅くなるのでターンオフ損失が増大する。これに対してSiによるMOSFET（以下Si-MOSFETと呼ぶ）はユニポーラ型素子なので高濃度ドレイン拡散層上の低濃度ドレイン拡散層（以下ドリフト層）においては再結合速度が問題にならないのでターンオフ損失が低くなるという利点がある。しかし高電圧向けに耐圧を上げようとドリフト層を厚くした場合、オン状態の時に抵抗が高くなり、オン電圧が上がってしまいエネルギー損失が増大するという欠点があり高電圧向け用途には不向きである。図１０(1)に従来例のSi-MOSFETの断面図を示す。
【０００６】
上記のようなSiデバイスの技術限界から、近年ワイドバンドギャップ半導体が代替可能な次世代パワー半導体材料として期待されている。中でもシリコンカーバイド (以下SiC）と窒化ガリウム (以下GaN)は、いずれもバンドギャップがSiの3倍程度あり、絶縁耐圧も約10倍程度高い、一方移動度はSiと同等である。このような利点から高電圧向け用途においてもウェハを薄くして使用することが出来、オン抵抗を下げられるので高電圧且つ高速動作が可能になる。更に高温動作が可能で、熱伝導率が高く放熱性に優れるので冷却が容易で、高速かつ大電力用途のパワー半導体素子材料として大いに期待されている。しかし、ＳｉＣはウェハコストが高いこと、及びＳｉと比較しウェハプロセスにおいて高温の熱処理工程が必要になること等が製造上の課題とされている。
【０００７】
SiC結晶により作製されたMOSFET（以下、従来のSiC-MOSFETと呼ぶ）は研究が開始されてから（非特許文献１）長い期間が経過したが、ゲート熱酸化膜界面の品質に起因する伝導電子の低チャネル移動度（Siに比べ約2桁小さい）の問題の原因は未だ十分解明されていない。その原因はゲート絶縁膜とＳｉＣとの界面での欠陥（界面準位密度）が多いために、チャネル移動度が低くなってしまう事が原因であると推測されている（非特許文献２）。すなわちＳｉＣのバルク結晶中の電子移動度は800-1000 cm/v・secであるにもかかわらず、MOSFETにおける表面チャネル移動度は10 cm/v・sec (Si面)と極めて低いことが知られている。
【０００８】
そのため、デバイス動作においては基板ドレイン拡散層上に形成されるSiCドリフト層の抵抗が十分低いのにもかかわらず、MOSFETのチャネル抵抗があまりにも高いという深刻な問題に陥っている。その結果、オン電圧が上昇してエネルギー損失を増大させてしまい、ＳｉＣの長所を十分生かすことができていない。図１０(2)は従来例のSiC-MOSFETの断面図である。ここではゲート酸化膜下の界面準位７１１によりチャネル電子伝導が阻害される為に電流利得が小さくなってしまう。又、トレンチ型の縦型SiC-MOSFET構造（特許文献１）においては、駆動能力を上げようとゲート酸化膜を薄くしても、SiC熱酸化膜の品質が劣化しやすく耐圧が低い為、ゲートの底面隅部７３１での絶縁破壊不良が頻繁に起こる。このような欠陥の多いSiC界面状態や熱酸化膜質を改善させる手段として、様々なアニール方法等が試みられてきたものの、劣化の根本原因は十分解明されていない。そのために基本原理からの界面状態の理解についての抜本的な見直しが必要とされている。(非特許文献２）このような状況において本願発明の解決すべき課題は、オン動作損失が少なく、且つ高耐圧化が可能なＳｉＣ結晶を用いたMOSFETを実現することである。
【０００９】
従来例における課題を解決するために、特許文献２においてはSiC上にSi-MOSFETを積層した構造が考案された。図１１に当該公知例の断面図を示す。当該構造においてはメサ型のSi-MOSFETについてサイドウォールゲート５０を用いたもので、トレンチ底にSiCのSchottky接合ゲート６２を設けたMESFETを能動負荷としたものである。この構造はSi-MOSFETによりチャネル抵抗を下げるとともに、ドリフト層に抵抗の低いSiC基板４８を用いる事で素子全体のオン抵抗を下げる事を意図しているものと思われる。Si中での許容電界強度（0.33MV/cm）はSiCの1/10程度しかないので、SiC中の高電界(>1MV/cm)から一桁以上減衰させないとアバランシェ降伏を起こしてしまうが、当該メサ型Si底辺にはＮ＋層57が形成されている為にオフ状態においては該SiCドリフト層からの強い電界により逆にSi電位を上昇させてしまう。しかし当該特許では電界を減衰させるためにメサ幅（チャネル幅）を可能な限り狭く狭チャネル効果による電位降下によりSiへの電界の進入を抑制できると説明しているが、高密度のＮ型空間電荷による大幅な電位上昇が起こるので緩和に逆行し効果は望めない。
【００１０】
一方、当該特許ではオン状態では図１０のサイドウォ―ル型トレンチゲート50の下端がSiとSiCによるヘテロ接合位置５６‘よりも上方にある為、SiC領域の表面電位にはトレンチゲートからの電界効果が及ばず電子は伝導帯段差を乗り越えられずにチャネル伝導を妨げてしまう。しかしながら当該特許の構造においてはトレンチ底面と側面にMESFETを構成する為にショットキー電極５２を形成しなくてはならず、当該電極上部端を当該SiC/Si界面に出来るだけ近づける必要がある事から、物理的にサイドウォールゲート下端の位置をヘテロ接合位置より下げる事は不可能である。
【課題を解決するための手段】
【００１１】
本願発明においては高いチャネル移動度を持つSi-MOSFETに対し高いバルク移動度を持つＳｉＣからなるドリフト層を積層する事で、高い性能を達成できる新たなデバイス構造と、その製造方法を考案し、上記既存デバイスの持つ課題を解決した。以下に具体的な解決手段を以下に列挙する。
【００１２】
本願発明に係るパワー半導体素子は、底面側からドレイン電極、第一導電型の拡散層及び第一導電型のドリフト層をこの順に有する第一導電型のＳｉＣ基板と、その上に第二導電型のＳｉ基板が直接接合される。Si表面側から当該Si基板及びSiC基板の一部までに及ぶ溝（リセス溝）を掘り、ゲート酸化膜を介して金属ないし多結晶Siを埋込み、トレンチゲートが形成される。ここで当該ゲートの底面位置はSiCとSiの接合位置よりも下方になるものとする。一方、第二導電型Ｓｉ基板の表面側上部にはゲート電極配線、及びソース電極配線を有するＭＯＳＦＥＴが作製される事を特徴とする。
【００１３】
好適にはトレンチゲートの下端位置は第一導電型SiCのドリフト層と第二導電型Si基板のヘテロ接合位置よりも0.5um以上深くすることで、オン状態においてはSiCドリフト層のMOS界面に電界効果を及ぼし、伝導電子がSi/SiC伝導帯ヘテロ接合のエネルギー段差を容易に乗り越えるようにして円滑にドレイン電流を流すことができる。一方オフ状態においては逆バイアス状態となる為、第一導電型SiCドリフト層からの高電界を第二導電型Si基板において減衰させなくてはならないが、該SiCドリフト層とSi基板界面をトレンチゲート間の奥方向に配置する事で電界の壁となり、Si中への電界の進入を緩和する事が出来る。更に、トレンチゲート底部の隅の角が尖っていては電界集中により絶縁破壊が起こる恐れがあるので、角部を丸めておく必要がある。例えば0.05um以上の曲率半径であれば良い。これは電界強度がゲートの曲率半径に反比例するからであり、出来ればゲート幅半分の曲率である事が望ましい。
【００１４】
本願発明に係るパワー半導体素子においては、前記オフ状態において第二導電型Ｓｉ基板での電界を更に大幅に緩和させなくてはならない。好適には、トレンチゲート間で生じる狭チャネル効果により、Si内の電位分布が空間的変調を受け低下し、電界強度を弱めるように間隔を狭く設定する事は有効である。それに加えて第二導電型Ｓｉ基板の底部に第二導電型ブロック領域を設ける事によりSiへの電界の進入を一層阻止できる方策を考案した。当該ブロック層を設ける事で、オフ状態に空乏層幅を制限出来るので、過度にトレンチゲート間隔のみを狭くする事に依存する必要はなくなる。更にオン状態おいても当該ブロック層がチャネル表面電位を決定し実質的なチャネル長を決定するので当該Si基板の厚みに依存せずに安定した電流を供給する事が可能になる。以上本願発明においては、該トレンチのSiCリセス溝、ゲート間狭チャネル効果及びブロック層形成の導入によりオン状態及びオフ状態において安定的に高い性能を達成することが実現できる。
【００１５】
本願発明に係るパワー半導体素子においては、パワー素子はオン状態において抵抗を下げる為にトランジスタのチャネル幅を長くする必要が有る。その為にゲートの幅が長い短冊形状のトランジスタを複数平行にアレイで並べる。アレイ端に於いて、対向するゲートが存する箇所にのみソース拡散層を形成する事によりチャネル幅を狭く出来て、オフ状態において、Si内の電位分布が空間的変調を受け低下し、電界強度を弱めるように間隔を狭くする事が可能になる。
【００１６】
本願発明に係るパワー半導体素子の製造方法は、第一導電型のドリフト層を形成したＳｉＣウェハと第二導電型のＳｉウェハを例えば表面活性化接合技術（非特許文献３，４）等により合体させた後、研磨して薄膜化した後、該Si側からトレンチ溝を掘り、該Si基板及び該SiC基板の一部（リセス溝）まで削る。その後、ゲート酸化膜を成膜させた後、多結晶シリコンで該トレンチに埋込みゲート電極を形成する。トレンチゲート間の第二導電型Si基板底部には第二導電型ブロック層が形成されており、ソース領域及び基板との電気的接合の為の第一、及び第二導電型拡散層、及び該拡散層に接する電極を形成することを特徴とするMOSFETである。
【発明の効果】
【００１７】
本願発明のデバイス構造、及びこれに好適な製造方法により、損失が少なく高耐圧化が可能なMOSFETを考案した。オン状態動作において、即ち解決が必要であったＳｉＣの酸化膜界面の欠陥によるチャネル移動度劣化の問題を、Si結晶を用いたMOSチャネルに転換することで回避することが可能になる。特に該SiC/Siヘテロ接合部分に対しトレンチゲートをSiC（リセス溝）側に十分オーバーラップさせる事でオン状態において電子が伝導帯エネルギー段差を乗り越え易くして大きなドレイン電流を取り出す事が可能になる。そして、第二導電型ブロック層を同型Si基板底部に設ける事で実質的なチャネル長が決定されるので、該基板厚さが多少バラついても常に安定した電流を流す事ができる。この構造によりソースからドレインに至るSi及びSiC全導電領域に渡って高い伝導度が安定的に維持でき、低いオン電圧を達成することができる。そして入力にはSi-MOSFET構造を採用しているので、ゲート入力パルス振幅が従来のSiC-MOSFETより低くできるので発振雑音や輻射も低減できる。
【００１８】
他方、オフ状態における従来のSi-MOSFETでは高耐圧化についてはドリフト層を厚くする以外に方策が無かったが、特に本願発明においてはドリフト層にＳiＣを用いているため性能の大幅な向上が可能になる。該SiCのドリフト層からの強い電界がSi領域に進入する事を防ぐための方策として、トレンチゲート間を狭くする事により生じる狭チャネル効果作用、そして該狭チャネル効果を増強する、Si面領域に形成した第二導電型ブロック層の形成によりSi中への電界の進入が効果的に阻止できる。更に該トレンチゲートをSiC領域（リセス溝）まで形成させる事も該第二導電型Si基板への電界進入の抑制に有効である。これらの方策を適正に組み合わせる事により低いオン抵抗の実現と高電圧オフ状態でのSi基板中でのアバランシェ降伏が抑止でき、従来のSi-MOSFET、Si-IGBT、及びSiC-MOSFETでは実現できなかった高い素子性能が達成されるものである。
【００１９】
他方、パワー素子はオン状態において抵抗を下げる為にトランジスタのチャネル幅を長くする。その為にゲートの幅が長い短冊形状のトランジスタを複数平行にアレイで並べるが、アレイ端に於いて、対向するゲートが存する箇所にのみソース拡散層を形成する。それによりアレイ形状のパワー素子に於いても、チャネル幅の広い部分を無くする事が出来、オフ状態において高耐圧のデバイスが実現出来る。
【図面の簡単な説明】
【００２０】
【図１】本願発明に係るデバイスの断面構造図（１）及び平面図（２）である。
【図２】本願発明のエネルギーバンド図(1)オン動作状態、及び(2)オフ動作状態を示す。
【図３】本願発明におけるデバイスの断面図（１）とチャネル幅の差異（２−１),（２−２)とｐ型ブロック層形成の有無（２−２),（２−３)による電位分布の変調効果の概略図である。
【図４】本願発明における、ゲート間で生じる狭チャネル効果によるゲート間中央位置での電界分布とゲート間中央位置でのSi表層部のＰ型ブロック拡散層有無の電界分布についてのデバイスシミュレーション結果である。
【図５】本願発明におけるトランジスタアレイに於いてゲート周囲をソース拡散層が全周囲った場合の平面図。
【図６】図６の形状の場合の、オフ状態における等電位図を示す断面図。
【図７】歩願発明の第二の実施例に於ける、デバイスの断面構造図（１）及び平面図（２）である。
【図８】本願発明の第三の実施例に於ける、デバイスの平面図の一部である。
【図９】本願発明の第三の実施例に於ける、デバイスの全体を示す平面図である。
【図１０】従来例の説明図。 (1)は従来例のSi-MOSFET断面図、及び(2)は従来例のSiC-MOSFETの断面図。
【図１１】特許文献１における公知例の素子断面図。
【発明を実施するための形態】
【００２１】
本願発明においてはMOSFET部分をSiで構成し、ドリフト層部分をSiCにより構成された新たなパワーＭＯＳＦＥＴ構造、及びその製造方法としてSiウェハ、及びSiCウェハを直接接合する方法により一体化させる事ができる製造プロセス工程について考案したものである。
【実施例】
【００２２】
第一の実施例について図１、図2を用いて以下に詳細に説明する。図１（１）は、本発明に係るMOSFETの断面構造図である。図中の符号１０は第二導電型、例えばｐ型の拡散層、３は第一導電型、例えばｎ型ソース拡散層である。以下第一の導電型はn型とし、第二導電型はｐ型とするが逆も可である。１はゲート電極、３はソース電極と、４ はp型のSiバルク領域、５は ｐ型基板より高濃度のｐ型基板でブロック領域、８はソース拡散層とｐ型Si接合電極で常に接地されている、９は、ゲート配線、６は n型のＳｉＣからなるドリフト領域、7は n型のＳｉＣにおけるドレイン拡散層、1３ はドレイン電極、１２は層間絶縁膜である。従来のＳｉＣ-MOSFETとは異なり、MOSFET領域内にあるｐ型ブロック領域５、ｎ型ソース拡散層３、ｐ型拡散層１０及びｐ型バルク層４はSi基板内において構成され、ｎ型ドレイン拡散層７とｎ型ドリフト層６はＳｉＣ基板内において構成されている。図示するように、ゲート１の深さはSi/ＳｉＣ界面１１よりも深い該SiC内部領域に及ぶ。尚ゲート１は多結晶Siないし、金属で形成される。ｐ型Si基板内のｐ型ブロック層５の位置は、該SiCドリフト層と該Si基板の界面1１上に形成される。ここでゲートの底部を該ヘテロ接合にオーバーラップを持たせる事で、該ドリフト領域にゲート電界及びチャネル電流路が遮断されないように配慮している。
【００２３】
このように作製した接合について、エネルギーバンドの観点から、本MOSFETの動作について説明する。図２の（１）は図１に示す破線Aの領域に於けるオン状態のエネルギーバンド図であり、オン状態のSi/SiCヘテロ界面１１におけるドリフト層への電子注入機構を図解したものである。ここに示すようにオン状態における該エネルギーバンド図においては伝導帯端のエネルギー状態はSiCが0.5eVだけＳｉよりも高いので、伝導電子にとっては障壁となり、MOS構造においてはゲート電界により該Si基板中の自由電子はSiCのエネルギー伝導帯端まで充満する。伝導電子がこのエネルギー障壁を乗り越えさせるには該SiC（リセス溝）内のMOS構造においてトレンチゲート１から電界を及ぼしSiC表面電位を上昇させれば、電子は容易にＳｉＣの該エネルギー障壁を乗り越えられｎ型ドリフト層６に電子は注入される事ができる。一方、Ｐ型ブロック層５ではチャネル電位が低くなるのでこの領域の電界効果により電流は制御されるので実質的なチャネル長と見做せる。そうするとドレイン電流は当該基板の厚さに依存せず常に安定することになる。
【００２４】
一方、図２（２）には図１に示す破線Aの領域に於けるオフ状態のエネルギーバンド図を示す。ここでは逆バイアス状態となっているのでｐ型のSi基板に対してSiCドリフト層から電界が進入し、Si中の許容レベル(0.33MV/cm)を越えた電界強度が発生した場合にはSi中でインパクトイオン化を生じアバランシェ降伏を起こす懸念がある。それに対する第一の方策として狭いｐ型Siバルク層効果がある。これは2つのゲート間のｐ型基板の幅を狭くし、接地電位にあるゲート電極端による空間エッジ効果により電位分布を変調させる事でSiへの電界の進入を抑止できるものである。より電界を抑制させるにはSi領域の幅を半導体微細化限界まで狭くする必要がある。図３（１）に示す様に隣り合うゲートで挟まれたp型Siバルク領域４の幅をWとする。図２（２−１）はWが広い場合、（２−２）は狭い場合における電位分布がチャネル幅の違いにより空間的変調を受ける様の概略図を示す。尚、図２（２−１）と（２−２）はブロック層５が無い場合と成っている。
【００２５】
一方。第二の方策としてSiCドリフト層からの電界進入に対してSi基板底面領域にSi基板よりも濃度が高いp型のブロック拡散層3を形成する事でSi領域への電界の進入を効果的に阻止する事ができる。図３の（２−２）,（２−３）にブロック層の有無についてその差異を示す。
【００２６】
これら2つの電界緩和法の効果を予測する為にオフ状態について深さ方向の電界分布を図４（a）,（b）に示した。ここでトレンチゲート１を0V、ドレイン電極１８に１０００Ｖを印加してSiCドリフト層は10umとした。図４の（a
）は第一の実施例において、第一の方策である狭いp型Siバルク層効果を調べる為にｐ型Siバルク層幅（図３（１）におけるW）を4.2um（破線）から1.2um（実線）に縮めた場合Si/SiC界面付近のSi中1um当たりの平均電界の変化を示す。ここで電界はWが1.2umで大幅に低減されている事がわかる。これは空間エッジ効果によりSiCからの電界が変調されポテンシャルの低下させている事に他ならない。又、図４（b）には第二の方策であるSi面でのp型ブロック領域３の有無についての結果を示す。ブロック層が存在する場合（実線）に電界強度が更に低減されている事は明らかである。
【００２７】
更に付け加えると図１（１）に示されるゲート１と n型のＳｉＣからなるドリフト層６のオーバーラップ領域（リセス溝）を設ける事は、オフ状態での過度なSi中への電界の進入を阻止するためにも効果的である。これは該トレンチゲートが障壁となりヘテロ接合まで電界が及びにくいからである。このように当該p型Siバルク領域４の幅を狭くする効果、ｐ型ブロック層５の効果及びヘテロ接合へのゲートオーバーラップ効果の組み合わせによりSi中に進入する電界は1umの深さについての平均値が0.2MV/cmを下回っており、電離増倍係数が0.1程度と十分アバランシェ降伏が起きないレベルまで低下している事は非特許文献７の電離定数の電界依存性より明らかである。
【００２８】
図１（１）に示したMOSFETの断面図に対応する1例としての平面図を図５に示す。本平面図ではゲート電極１、ゲート絶縁膜２、ソース拡散層３、ｐ型Siバルク層４とｐ型Si拡散層１０の形状を示す。本例に於いては1つのMOSFETは横に長い長方形と成っており、複数のMOSFETが並列に並びアレイを成し、各ゲート１は図示していないが共通ゲート電極配線９に接続され、同電位となる。又MOSFETのソース拡散層３とp型拡散層１０も共通のメタル電極８に接続されて0Vとなる。MOSFETの上下のアレイ端及び左右のアレイ端ではソース拡散層４とｐ型Si拡散層１０が存在する。
【００２９】
図６に図５にのA-A’断面に対応するオフ状態での電位分布を示す。ゲート電極端（A’）に於いてソース拡散層３とｐ型Si拡散層が存在する。ゲート電極端（A’）ではｐ型Siバルク層４は開放端となり、ソース拡散層３とｐ型Si拡散層が0Vに接地されている為、高電位がｐ型Siバルク層４内部に侵入してくる。よってｐ型Siバルク層４内部は高電界となり、インパクトイオン化を生じアバランシェ降伏を起こしてしまい、耐圧は低くなってしまう。
【００３０】
図１（２）に本発明の平面図を示す。図１（２）ではソース拡散層３及びｐ型Si拡散層１０は上下と左右のゲート１で取り囲まれている。又ソース拡散層３及びｐ型Si拡散層１０は0Vに常に接地されている。ゲート１で囲まれたｐ型Siバルク層４は前述の通り、オフ状態において、狭いp型Siバルク層効果によりSiへの電界の進入を抑止でき、低電界となる。ゲート１で囲まれた領域外は0Vに接地されたソース拡散層３及びｐ型Si拡散層１０は無い為、ｐ型Siバルク層は電気的に浮遊状態となり、高電界は発生しない。本発明の構造ではオフ状態に於いて高耐圧のデバイスが実現出来る。尚本平面図ではゲート１すべて繋がっているが、左右の縦長のゲート１と上下横長のゲート１の間隔が狭い距離で離れていても良い。その場合でもゲート１の内側に有るp型Siバルク層は粗相対するゲートの狭い間隔内に有り、Siへの電界の進入を抑止でき、低電界となるからである。
【００３１】
図７に第二の実施例の平面図を示す。図７ではソース拡散層３及びｐ型Si拡散層１０の横幅は短く、その端はゲート１のアレイ端より内部に収まっている。又ゲート１の上下のアレイ端ではソース拡散層３及びｐ型Si拡散層１０はゲート１の外側には形成されて無い。又ソース拡散層３及びｐ型Si拡散層１０は前述と同様に0Vに接地されている。本構造ではオフ状態において、ソース拡散層３及びｐ型Si拡散層近傍のｐ型Siバルク層４は相対する狭いゲート間スペースで挟まれており、狭いp型Siバルク層効果によりSiへの電界の進入を抑止でき、低電界となる。更にソース拡散層３及びｐ型Si拡散層１０から離れた領域のｐ型Siバルク層４は電気的に浮遊状態となり高電界は発生しない。よって、本発明の構造ではオフ状態に於いて高耐圧のデバイスが実現出来る。
【００３２】
図８に第三の実施例の平面図を示す。トレンチゲート１は上から見て円形のアレイに成っており、その周りをゲート絶縁膜２が囲み、さらにその周りをソース拡散層３が囲む。例えば上から見て１つの円形ゲートに着目するとその回りを正六角形の隣接ゲートで取り囲んでいる。隣り合うソース拡散層３のスペースにｐ型Si拡散層が形成される。図示されて無いが各ゲート１はゲート配線９で接続され同電位となる。同じく図示されて無いが、各ソース拡散層３とｐ型Si拡散層１０はソース拡散層とｐ型Si接合電極８で接続され接地されている。図８のA-A’断面図は図１（１）と同様の形状をしている。
【００３３】
図９に第三の実施例でのMOSFETのアレイ全体を示す平面図である。ソース拡散層３とｐ型Si拡散層１０のアレイはゲートアレイより内側にあり、ゲートアレイ端部には存しない。本構造ではオフ状態において、ソース拡散層３及びｐ型Si拡散層近傍のｐ型Siバルク層４は相対する狭いゲート間スペースで挟まれており、狭いp型Siバルク層効果によりSiへの電界の進入を抑止でき、低電界となる。更にソース拡散層３及びｐ型Si拡散層から離れた領域のｐ型Siバルク層４は電気的に浮遊状態となり高電界は発生しない。よって、本発明の構造ではオフ状態に於いて高耐圧のデバイスが実現出来る。
【産業上の利用可能性】
【００３４】
本発明により大電力、高効率、低ノイズのパワー半導体が実現し、社会インフラにおける総電力使用量の低減に貢献し、地球温暖化等の環境問題の改善にも資するものである。
【符号の説明】
【００３５】
ゲート電極、２. ゲート絶縁膜、3. ソースSi拡散層、4. p型Siバルク層、5.  p型Siブロック層、6. n型ＳiCドリフト層、7. ｎ型SiCドレイン拡散層、8. ソース拡散層とｐ型Si接合電極、9. ゲート配線、10. ｐ型Si拡散層、１１．Si/ＳiC界面、  12. 層間絶縁膜、13. ドレイン電極、１４．電位分布等高線、４２.  特許文献１の公知例におけるデバイス断面図、  ４８.  同公知例におけるSiC基板、  ４９.  同公知例におけるサイドウォールゲート、  ５０.  同公知例におけるサイドウォールゲート、  ５２.  同公知例における電ソース電極、  ５４.  同公知例におけるドレイン電極、  ５６’.  同公知例におけるn型層SiCドリフト層とn型Si層界面、  ５７.  同公知例におけるn型層SiのMESFET拡散層、  ５８.  同公知例におけるn型Siソース拡散層、  ５９.  同公知例におけるn型層Siのドレイン拡散層、  ６０.  同公知例におけるｐ型Si基板、  ６１.  同公知例におけるゲート酸化膜  ６２.  同公知例におけるショットキー接合電極, 30１.  従来例SiC-MOSFETのn型ソース拡散層、  ３１１.  従来例SiC-MOSFETのゲート電極、  ３２１.  従来例SiC-MOSFETのゲート電極、  ３３１.  従来例SiC-MOSFETのp型SiC領域、  ３６１.  従来例Si-MOSFETのN型ドリフト領域、  ３７１.  従来例Si-MOSFETのn型ドレイン拡散領域、  ３８１. 従来例Si-MOSFETのドレイン電極、３９１.  従来例SiC-MOSFETの絶縁保護膜、    711 . 従来例SiC-MOSFETの界面準位、7２1. 従来例SiC-MOSFETのドレイン拡散層  731.  従来例SiC-MOSFETのトレンチ隅ゲート酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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