(57)【要約】【課題】コストを抑え、可変容量素子の容量特性の劣化を防止することのできる半導体素子の製造方法を提供することを目的とする。【解決手段】基板の表面にＭＯＳ構造のＦＥＴとバラクタとを形成する半導体素子の製造方法であって、バラクタ領域のウェル表面を覆う形状を有するレジストを基板の表面に生成する第１マスキング工程と、基板の表面に形成されたＦＥＴ領域のウェルと同極性の不純物を基板の表面に注入し、ＦＥＴ領域のウェルに対してチャネル領域を形成するチャネル形成工程と、ＦＥＴ領域のウェル上及びバラクタ領域のウェル上のそれぞれに絶縁膜を介してゲートＧを形成するゲート形成工程と、第１注入阻止層と同じ領域を覆う第２注入阻止層を基板の表面に生成する第２マスキング工程と、ＦＥＴ領域のウェルと逆極性の不純物を基板の表面に注入し、ＦＥＴ領域のウェルに対してエクステンション領域を形成するエクステンション形成工程とを含む。【選択図】図７
2020113599.tif 000002
【特許請求の範囲】
【請求項１】
基板の表面にＭＯＳ構造のＦＥＴと可変容量素子とを形成する半導体素子の製造方法であって、
可変容量素子領域のウェル表面を覆う形状を有する第１注入阻止層を前記基板の表面に生成する第１マスキング工程と、
前記基板の表面に形成されたＦＥＴ領域のウェルと同極性の不純物を前記基板の表面に注入し、前記ＦＥＴ領域のウェルに対してチャネル領域を形成するチャネル形成工程と、
前記ＦＥＴ領域のウェル上及び前記可変容量素子領域のウェル上のそれぞれに絶縁膜を介して電極を形成する電極形成工程と、
前記第１注入阻止層と同じ領域を覆う第２注入阻止層を前記基板の表面に生成する第２マスキング工程と、
前記ＦＥＴ領域のウェルと逆極性の不純物を前記基板の表面に注入し、前記ＦＥＴ領域のウェルに対してエクステンション領域を形成するエクステンション形成工程と、
を含む半導体素子の製造方法。
【請求項２】
前記基板の表面に、前記ＦＥＴ領域のウェルと、前記ＦＥＴ領域のウェルと逆極性となる前記可変容量素子領域のウェルとを形成するウェル形成工程を含み、
第１マスキング工程は、前記ウェル形成工程の後に行われる請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第１マスキング工程では、フォトマスクを用いて前記第１注入阻止層を生成し、
前記第２マスキング工程では、前記フォトマスクを用いて前記第２注入阻止層を生成する請求項１または２に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
集積回路には、例えば発信周波数の制御など、所望の機能を達成するために、可変容量素子が用いられている。可変容量素子としては、ＭＯＳ型の可変容量素子（ＭＯＳバラクタ）が使用される（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２３５５７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
集積回路では、多種の半導体素子を混載して製造するため、可変容量素子は、例えばＦＥＴ等と混在して製造される。可変容量素子がＦＥＴ等と混載されると、半導体の製造プロセスにおいて、意図しない不純物が可変容量素子へ注入されることがあり、可変容量素子の容量特性を劣化させてしまう可能性があった。
【０００５】
また、半導体の製造プロセスにおいて、リソグラフィ技術で用いるマスクはとても高価であり、使用するマスクの総数を抑制することが望まれている。しかしながら、不用意に各工程で用いるマスクを共有化しようとすると、意図しない不純物が可変容量素子へ注入される恐れがあった。
【０００６】
本発明は、このような事情に鑑みてなされたものであって、コストを抑え、可変容量素子の容量特性の劣化を防止することのできる半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１態様は、基板の表面にＭＯＳ構造のＦＥＴと可変容量素子とを形成する半導体素子の製造方法であって、可変容量素子領域のウェル表面を覆う形状を有する第１注入阻止層を前記基板の表面に生成する第１マスキング工程と、前記基板の表面に形成されたＦＥＴ領域のウェルと同極性の不純物を前記基板の表面に注入し、前記ＦＥＴ領域のウェルに対してチャネル領域を形成するチャネル形成工程と、前記ＦＥＴ領域のウェル上及び前記可変容量素子領域のウェル上のそれぞれに絶縁膜を介して電極を形成する電極形成工程と、前記第１注入阻止層と同じ領域を覆う第２注入阻止層を前記基板の表面に生成する第２マスキング工程と、前記ＦＥＴ領域のウェルと逆極性の不純物を前記基板の表面に注入し、前記ＦＥＴ領域のウェルに対してエクステンション領域を形成するエクステンション形成工程と、を含む半導体素子の製造方法である。
【０００８】
上記のような構成によれば、ＦＥＴ領域のウェルと同極性の不純物を基板の表面に注入するチャネル形成工程の前に、可変容量素子領域のウェル表面を覆う形状を有する第１注入阻止層を生成するため、可変容量素子領域のウェルに不純物が注入されることを防止することができる。このため、可変容量素子の容量特性の劣化を抑制することができる。
【０００９】
また、第２マスキング工程において、第１マスキング工程における第１注入阻止層と同じ領域を覆う第２注入阻止層を基板の表面に生成するため、例えばフォトマスク等の注入阻止層を形成するためのツールを共有化することも可能となり、集積回路製造に用いるマスク総数を節約し、コストを低減することが可能となる。
【００１０】
上記半導体素子の製造方法において、前記基板の表面に、前記ＦＥＴ領域のウェルと、前記ＦＥＴ領域のウェルと逆極性となる前記可変容量素子領域のウェルとを形成するウェル形成工程を含み、第１マスキング工程は、前記ウェル形成工程の後に行われることとしてもよい。
【００１１】
上記のような構成によれば、基板の表面にＦＥＴ領域のウェルと、ＦＥＴ領域のウェルと逆極性となる可変容量素子領域のウェルとを形成する場合であっても、可変容量素子のウェル表面を覆う形状を有する第１注入阻止層を用いてチャネル形成工程を行うことができ、可変容量素子の容量特性の劣化を抑制することができる。
【００１２】
上記半導体素子の製造方法において、前記第１マスキング工程では、フォトマスクを用いて前記第１注入阻止層を生成し、前記第２マスキング工程では、前記フォトマスクを用いて前記第２注入阻止層を生成することとしてもよい。
【００１３】
上記のような構成によれば、第１注入阻止層と第２注入阻止層とを生成するフォトマスクを共有化することで、フォトマスクの製造枚数を抑制し、集積回路の製造コストを抑制することができる。なお、第２マスキング工程では、同一の基板に対して行われた第１マスキング工程のフォトマスクを用いてもよいし、並列して製造が行われている場合には、他の基板に対して行われた第１マスキング工程のフォトマスクを用いる（流用する）こととしてもよい。
【発明の効果】
【００１４】
本発明によれば、コストを抑え、可変容量素子の容量特性の劣化を防止することができるという効果を奏する。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態に係る半導体素子の製造方法のウェル形成工程を示す図である。
【図２】本発明の一実施形態に係る半導体素子の製造方法のチャネル形成工程を示す図である。
【図３】本発明の一実施形態に係る半導体素子の製造方法のゲート形成工程を示す図である。
【図４】本発明の一実施形態に係る半導体素子の製造方法のエクステンション形成工程を示す図である。
【図５】本発明の一実施形態に係る半導体素子の製造方法のソース／ドレイン形成工程を示す図である。
【図６】本発明の一実施形態に係る半導体素子の製造方法で製造したＦＥＴの断面図である。
【図７】本発明の一実施形態に係る半導体素子の製造方法で製造したバラクタの断面図である。
【図８】参考例に係る半導体素子の製造方法のウェル形成工程を示す図である。
【図９】参考例に係る半導体素子の製造方法のチャネル形成工程を示す図である。
【図１０】参考例に係る半導体素子の製造方法のゲート形成工程を示す図である。
【図１１】参考例に係る半導体素子の製造方法のエクステンション形成工程を示す図である。
【図１２】参考例に係る半導体素子の製造方法のソース／ドレイン形成工程を示す図である。
【図１３】参考例に係る半導体素子のＣ−Ｖ特性の変動例である。
【図１４】本発明の一実施形態に係る半導体素子のＣ−Ｖ特性の例である。
【発明を実施するための形態】
【００１６】
以下に、本発明に係る半導体素子の製造方法の一実施形態について、図面を参照して説明する。
図１−５は、本発明の一実施形態に係る半導体素子の製造方法を示す図である。図１−５では、Ｎ型のＭＯＳ構造を有する半導体素子の縦断面図を示している。なお、図１−５では、左側を、Ｎ型のＭＯＳ構造を有するＦＥＴ（以下、「ＦＥＴ」という。）を形成する領域（以下、「ＦＥＴ領域」という。）、右側を、Ｎ型のＭＯＳ構造を有する可変容量素子（以下、「バラクタ」という。）を形成する領域（以下、「バラクタ領域」という。）として示している。すなわち、同一の基板（シリコン基板）の表面に、ＭＯＳＦＥＴとＭＯＳバラクタが混在して製造される。
【００１７】
なお、図１−５では、Ｎ型のＭＯＳ構造の半導体を製造する場合を例として示しているが、Ｐ型のＭＯＳ構造の半導体を製造する場合にも同様に適用することができる。
【００１８】
本実施形態に係る半導体の製造方法は、図１に示すウェル形成工程Ｐ１と、第１マスキング工程と、図２に示すチャネル形成工程Ｐ３と、図３に示すゲート形成工程Ｐ４（電極形成工程）と、第２マスキング工程と、図４に示すエクステンション形成工程Ｐ６と、図５に示すソース／ドレイン形成工程Ｐ７とを主な工程として有する。なお、本実施形態に係る半導体の製造方法は、チャネル形成工程Ｐ３とエクステンション形成工程Ｐ６とを含んでいれば、上記の工程に限定されない。
【００１９】
各処理が行われる前処理として、基板（ウェハ）が作成される。基板は、例えば単結晶シリコンをチップ製造工程の処理に合わせた形状に加工することで作成される。ＦＥＴやバラクタは、基板表面に作成される。基板表面とは、基板の表面に対して内部方向及び外部方向における近傍領域（表面付近）を意味する。具体的には、基板の表面に対して内部方向の近傍領域には、ＦＥＴ等を構成するウェルやソースＳ／ドレインＤが形成され、基板の表面に対して外部方向の近傍領域には、ＦＥＴ等を構成するゲートＧが形成される。
【００２０】
ウェル形成工程Ｐ１では、基板の表面に、半導体素子のウェルを形成する。図１に示すように、ＦＥＴのウェルと、ＦＥＴのウェルと逆極性となるバラクタのウェルとが形成される。なお、図１において、ＳＴＩとは、隣接する半導体素子の干渉を防止するための素子分離領域である。
【００２１】
ＦＥＴは、Ｎ型のＭＯＳトランジスタであるため、ＦＥＴ領域には、Ｐ型のウェル（以下、「Ｐウェル」という。）が形成される。Ｐウェルを形成するために、ＦＥＴ領域に対してＰ型の不純物（例えばボロン）が注入される。なお、ＦＥＴ領域にＰウェルが形成される場合には、バラクタ領域にＰ型の不純物が注入されないように、バラクタ領域の基板表面はマスキングされる。
【００２２】
バラクタでは、低電圧領域において高い容量値を確保できるように、バラクタ領域にＮ型のウェル（以下、「Ｎウェル」という。）が形成される。Ｎウェルを形成するために、バラクタ領域に対してＮ型の不純物（例えばリン）が注入される。なお、バラクタ領域にＮウェルが形成される場合には、ＦＥＴ領域にＮ型の不純物が注入されないように、ＦＥＴ領域の基板表面はマスキングされる。
【００２３】
このようにして、ウェル形成工程Ｐ１では、ＦＥＴ領域にＰウェルが形成され、バラクタ領域にＮウェルが形成される。
【００２４】
第１マスキング工程では、バラクタ領域のウェル表面を覆う形状を有する第１注入阻止層（レジスト）を基板の表面に生成する。集積回路では、リソグラフィ技術を用いて基板表面にマスキング処理を施す。例えば、リソグラフィ技術では、まず基板表面の全体にレジストＲｅｓ（感光剤）を塗布する。そして、フォトマスク（以下、「マスク」という。）を用いて、マスクに予め構成されたパターンをレジストＲｅｓに転写する。マスクは、例えばガラス板の表面にクロム等で所定のパターンが描かれた原板であり、クロム等で覆われていない部分が光を透過できるようになっている。このため、露光処理として、マスクを介してレジストＲｅｓに光（紫外線）を照射することにより、マスクに形成されたパターン（クロム等で覆われていない部分）をレジストＲｅｓに転写することができる。レジストＲｅｓにおいて光が照射された部分は、物性が変化し、現像液により溶解することで、光が照射された部分を取り除くことができる。このようにして、マスクに描かれたパターンを基板表面のレジストに転写する。なお、マスクに描かれるパターンは、半導体素子の微細化に伴って非常に高い精度が求められているため、マスク自体が非常に高価である。このため、半導体製造の工程において、マスクの総枚数を抑制することが求められる。
【００２５】
第１マスキング工程では、リソグラフィ技術を用いて、所定のパターンが形成された第１マスク（フォトマスク）を用いて、ウェル形成工程Ｐ１においてウェルが形成された基板表面に所定のパターンのレジストＲｅｓを形成する。本実施形態では、第１マスクには、基板表面に形成されたバラクタのウェルをレジストＲｅｓが覆うように、パターンが描画されている。このため、第１マスクを用いてレジストＲｅｓが生成されると、ウェル形成工程Ｐ１により形成したバラクタのＮウェルはレジストＲｅｓによって覆われる。一方で、次工程のチャネル形成工程Ｐ３においてＦＥＴ領域に不純物を注入可能なように、ウェル形成工程Ｐ１により形成したＦＥＴのＰウェルはレジストＲｅｓで覆われない。
【００２６】
チャネル形成工程Ｐ３では、ＦＥＴ領域にチャネルを形成する。具体的には、チャネル形成工程Ｐ３では、基板の表面に形成されたＦＥＴのウェルと同極性の不純物を基板の表面に注入し、ＦＥＴのウェルに対してチャネル領域を形成する。図２において、ＦＥＴ領域には、Ｐウェルが形成されている。このため、チャネル形成工程Ｐ３では、Ｐ型の不純物（例えばボロン）を基板の表面に注入する。この時、第１マスキング工程にて、バラクタ領域の表面はレジストＲｅｓで覆われているため、Ｐ型の不純物は、バラクタ領域には注入されない。
【００２７】
チャネル形成工程Ｐ３が終了すると、基板表面に形成されたレジストＲｅｓは除去される。
【００２８】
ゲート形成工程Ｐ４では、ＦＥＴのウェル上及びバラクタのウェル上のそれぞれに絶縁膜を介して電極を形成する。ゲート形成工程Ｐ４は、図３に示すように、半導体素子にゲートＧを形成する工程である。まず、ＦＥＴ領域及びバラクタ領域を含む基板の表面の全体を酸化することにより、ゲート酸化膜Ｏｘを形成する。そして、ゲート酸化膜Ｏｘの表面の全体にポリシリコン（多結晶シリコン）を例えばＣＶＤ法等によって形成する。そして、ＦＥＴ領域及びバラクタ領域の両方において、ゲート電極を形成する位置（ポリシリコンの表面）にレジストＲｅｓを形成する。この状態で、エッチング処理を行うことで、レジストＲｅｓに覆われていないポリシリコン及びゲート酸化膜Ｏｘがエッチングされる。そして、レジストＲｅｓを除去することで、ＦＥＴ領域及びバラクタ領域のそれぞれにおいて、ゲートＧが形成される。
【００２９】
第２マスキング工程では、第１注入阻止層と同じ領域を覆う第２注入阻止層（レジスト）を基板の表面に生成する。すなわち、第２マスキング工程でも、リソグラフィ技術を適用し、所定のパターンが形成された第２マスク（フォトマスク）を用いて、ゲート形成工程Ｐ４においてゲートＧが形成された基板表面に所定のパターンのレジストＲｅｓを形成する。第２マスクは、第１マスクと同形状のパターンを有しており、基板表面に形成されたバラクタのウェルをレジストＲｅｓが覆うように、パターンが描画されている。このため、第２マスクを用いてレジストＲｅｓが生成されると、バラクタのＮウェルはレジストＲｅｓによって覆われる。一方で、次工程のエクステンション形成工程Ｐ６においてＦＥＴ領域に不純物を注入可能なように、ＦＥＴのＰウェルはレジストＲｅｓで覆われない。
【００３０】
なお、第２マスキング工程において、第１マスキング工程における第１マスクと同形状のパターンを有するため、第１マスクと第２マスクは、共通化（共有化）することが好ましい。例えば、１つの半導体素子の製造装置が稼働する場合には、同製造装置で用いた第１マスクを第２マスクとして流用してもよい。また、例えば、複数の半導体素子の製造装置が並列して稼働する場合には、並列する他の製造装置で用いた第１マスクを第２マスクとして流用してもよい。すなわち、第１マスキング工程における第１マスクと、第２マスキング工程における第２マスクとを共有化することができるため、半導体の製造に係るマスクの総数を抑制することができる。このため、高価なマスクの必要数を抑制でき、コストを効果的に抑制することができる。
【００３１】
エクステンション形成工程Ｐ６では、ＦＥＴ領域にエクステンションＥｘを形成する。エクステンションＥｘとは、ソースＳ−ドレインＤ間を走行する電子がソースＳ／ドレインＤの端子近傍に生じた強い電界によってホットキャリアとなり、ゲート酸化膜Ｏｘ等に損傷を与えるのを防ぐためのものである。なお、エクステンションＥｘは、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）または低濃度不純物ドレインともいう。
【００３２】
エクステンション形成工程Ｐ６では、ＦＥＴのウェルと逆極性の不純物を基板の表面に注入し、ＦＥＴのウェルに対してエクステンションＥｘを形成する。図４に示すように、ＦＥＴ領域には、Ｐウェルが形成されている。このため、エクステンション形成工程Ｐ６では、Ｎ型の不純物（例えばリン）を基板の表面に注入する。この時、第２マスキング工程にて、バラクタ領域の表面はレジストＲｅｓで覆われているため、Ｎ型の不純物は、バラクタ領域には注入されない。
【００３３】
エクステンション形成工程Ｐ６が終了すると、基板表面に形成されたレジストＲｅｓは除去される。なお、エクステンション形成工程Ｐ６の後に、ゲートＧに対してサイドウォールを形成することとしてもよい。サイドウォールを形成することで、ゲートＧ、ソースＳ、ドレインＤをシリサイド化したときに、ゲートＧ、ソースＳ、ドレインＤにおける電極自体の抵抗を下げたり、後の金属配線との抵抗を下げることができる。サイドウォールは、例えば、基板表面の全体にシリコン酸化膜を形成し、異方性エッチング（エッチバック）を施すことにより、ゲートＧの側壁に酸化膜を残すことで形成される。
【００３４】
ソース／ドレイン形成工程Ｐ７は、ＦＥＴ領域及びバラクタ領域のそれぞれにおいて、ソースＳ及びドレインＤとなる電極を形成する。なお、ＦＥＴ及びバラクタの構造はゲートＧに対して左右対称であるため、ソース／ドレイン形成工程Ｐ７で形成された電極がソースＳ及びドレインＤのいずれとなるかは、印加される電圧の方向によって決定される。
【００３５】
図５に示すように、ＦＥＴ領域にはＰウェルが形成されているため、Ｐウェルに対してＮ型の不純物（例えばリン）が注入される。このため、Ｎ型の不純物は、ＦＥＴ領域のＰウェル表面において、ゲートＧで覆われていない領域に注入される。Ｎ型の不純物が注入されることによって、ソースＳとＰウェル間及びドレインＤとＰウェル間をＰＮ接合とし、ゲートＧに電圧が印加されていない状態では、ドレインＤ−ソースＳ間に電流は流れない。しかしながら、ゲートＧに正の電圧が印加されるとゲートＧ下のＰウェルの表面に電子が集まり、局所的に反転層（Ｎ型領域）を形成する。このため、Ｐウェルの表面の反転層を介してドレインＤ−ソースＳ間に電子が流通する。
【００３６】
バラクタ領域においても、Ｎ型の不純物（例えばリン）が注入される。このため、Ｎ型の不純物は、バラクタ領域のＮウェル表面において、ゲートＧで覆われていない領域に注入される。このため、バラクタ領域は、Ｎ型のウェルと、Ｎ型のソースＳと、Ｎ型のドレインＤと、ゲート酸化膜Ｏｘ（絶縁膜）を介したゲートＧとで構成される。このため、ソースＳ及びドレインＤと、ゲートＧとの間において、低電圧領域（０Ｖ付近）であっても高い容量値を確保することが可能となる。
【００３７】
ソース／ドレイン形成工程Ｐ７が終了すると、例えば、シリサイドの形成や、配線を形成し、集積回路（ＩＣ）が形成される。
【００３８】
上記の各工程によりＦＥＴ及びバラクタを構成すると、図６−７のような構造となる。図６はＦＥＴの構造を示しており、図７はバラクタの構造を示している。上記の各工程により形成されたＦＥＴは、図６に示すように、Ｐウェル領域と、Ｎソース領域と、Ｎドレイン領域と、ゲート領域とを含んで構成されている。また、ＦＥＴは、チャネル領域及びエクステンション領域についても形成される。このため、ＦＥＴは、適切な閾値電圧に設計することができる。また、ＦＥＴは、高速動作が可能であり、ホットキャリアの発生によるゲート酸化膜Ｏｘの損傷等を抑制可能な高性能なＦＥＴとすることができる。
【００３９】
また、上記の各工程により形成されたバラクタは、図７に示すように、Ｎウェル領域と、Ｎソース領域と、Ｎドレイン領域と、ゲート領域とを含んで構成されている。また、バラクタには、上記ＦＥＴで形成されたチャネル領域及びエクステンション領域が形成されない。このため、後述するように、低電圧領域において容量値の低下を抑制することができる。
【００４０】
次に、参考例に係る半導体素子の製造方法について説明する。なお、参考例の半導体の製造方法では、エクステンション形成工程Ｐ６’においてバラクタ領域にエクステンションＥｘを形成し、第１マスキング工程と第２マスキング工程のマスクを共通化する場合の製造例である。参考例に係る半導体の製造方法は、図８に示すウェル形成工程Ｐ１’と、第１マスキング工程と、図９に示すチャネル形成工程Ｐ３’と、図１０に示すゲート形成工程Ｐ４’と、第２マスキング工程と、図１１に示すエクステンション形成工程Ｐ６’と、図１２に示すソース／ドレイン形成工程Ｐ７’とを主な工程として実行される。
【００４１】
参考例に係るウェル形成工程Ｐ１’では、基板の表面に、半導体素子のウェルを形成する。図８に示すように、ＦＥＴのウェルと、ＦＥＴのウェルと逆極性となるバラクタのウェルとが形成される。
【００４２】
参考例に係る第１マスキング工程では、マスクを用いて、所定のパターンのレジストＲｅｓを基板表面に形成する。参考例では、第１マスキング工程におけるマスクと第２マスキング工程におけるマスクを共通化している。このため、基板に形成されたＦＥＴのＰウェル及びバラクタのＮウェルは、レジストＲｅｓによって覆われない。
【００４３】
参考例に係るチャネル形成工程Ｐ３’では、ＦＥＴ領域にチャネルを形成するために、基板の表面に形成されたＦＥＴのウェルと同極性の不純物を基板の表面に注入する。図９に示すように、ＦＥＴ領域はＰウェルが形成されているため、チャネル形成工程Ｐ３’では、Ｐ型の不純物（例えばボロン）を基板の表面に注入する。この時、第１マスキング工程にて、基板表面にレジストＲｅｓを形成したが、第１マスキング工程のマスクと第２マスキング工程のマスクとを共有化することとしているため、ＦＥＴのＰウェル及びバラクタのＮウェルは、レジストＲｅｓによって覆われない。このため、Ｐ型の不純物は、バラクタ領域にも注入されてしまう。
【００４４】
参考例に係るゲート形成工程Ｐ４’では、図１０に示すように、ＦＥＴ領域のウェル上及びバラクタのウェル上のそれぞれに絶縁膜を介してゲートＧを形成する。
【００４５】
参考例に係る第２マスキング工程では、マスクを用いて、所定のパターンのレジストＲｅｓを基板表面に形成する。エクステンションＥｘは、ＦＥＴ領域に形成することで、ＦＥＴの高速化等の性能向上を図ることができる。また、エクステンションＥｘは、バラクタ領域に形成することで、バラクタの容量特性の向上を図ることもできる。このため、第２マスキング工程では、基板に形成されたＦＥＴのＰウェル及びバラクタのＮウェルは、レジストＲｅｓによって覆われない。
【００４６】
参考例に係るエクステンション形成工程Ｐ６’では、ＦＥＴのウェルに対してエクステンション領域を形成するために、ＦＥＴのウェルと逆極性の不純物を基板の表面に注入する。図１１に示すように、ＦＥＴ領域にはＰウェルが形成されているため、エクステンション形成工程Ｐ６’では、Ｎ型の不純物（例えばリン）を基板の表面に注入する。バラクタ領域にも、Ｎ型の不純物が注入されるため、バラクタ領域にもエクステンションＥｘが形成される。
【００４７】
参考例に係るソース／ドレイン形成工程Ｐ７’では、図１２に示すように、ＦＥＴ領域及びバラクタ領域のそれぞれにおいて、ソースＳ及びドレインＤとなる電極を形成する。
【００４８】
上記のように、参考例に係る製造方法では、バラクタ領域にエクステンションＥｘを形成するために、前工程の第２マスキング工程においてバラクタ領域が覆われないようなレジストＲｅｓが形成される。そして、マスクの総数を節約するために、第２マスキング工程に使用されるマスクが第１マスキング工程においても使用されている。このため、第１マスキング工程において生成されるレジストＲｅｓでは、バラクタ領域のＮウェルが覆われず、次に行われるチャネル形成工程Ｐ３’において、Ｐ型の不純物がバラクタ領域にも注入されてしまう。
【００４９】
バラクタ領域のＮウェルにＰ型の不純物が注入されてしまうと、Ｎウェルにおける電子とＰ型の不純物における正孔とが再結合してしまい（カウンタ）、バラクタのＮウェル表面における多数キャリアの状態が変動してしまう。このため、バラクタのＣ−Ｖ特性（容量−電圧特性）が変動する。図１３は、バラクタ領域のＮウェルにＰ型の不純物が注入された場合のＣ−Ｖ特性の変動例を示している。図１３に示すように、バラクタ領域のＮウェルにＰ型の不純物が注入されてしまうと（Ｌ２）、バラクタ領域のＮウェルにＰ型の不純物が注入されない場合（Ｌ１）と比較して、０Ｖ付近（低電圧領域付近）における容量特性が劣化してしまう。すなわち、低電圧領域において十分な容量値が確保できなくなる。また、０Ｖ付近において容量の電圧制御性も低下してしまい、広い電圧範囲での制御性が得られなくなる。
【００５０】
換言すると、参考例に係る製造方法では、マスクの総数を低減できるものの、チャネル形成工程Ｐ３’においてバラクタ領域に意図しない不純物が注入されてしまうため、バラクタのＣ−Ｖ特性が劣化してしまう。
【００５１】
これに対して、本実施形態に係る半導体素子の製造方法では、チャネル形成工程Ｐ３の前に行われる第１マスキング工程において、バラクタ領域のＮウェルを覆うレジストＲｅｓを形成することとしているため、チャネル形成工程Ｐ３においてバラクタ領域に意図しない不純物が注入されてしまうことを防止し、バラクタのＣ−Ｖ特性の劣化を防止できる。本実施形態におけるバラクタのＣ−Ｖ特性を図１４に示す。図１４に示すように、本実施形態におけるバラクタは、参考例におけるバラクタ（Ｌ２）と比較して、低電圧領域において高い容量値を確保することができる（Ｌ３）。このため、本実施形態におけるバラクタは、低電圧領域において制御性も高い。また、第１マスキング工程における第１マスクと、第２マスキング工程における第２マスクを共有化することができるため、半導体素子の製造に係るマスクの必要総数を抑制し、コストを抑えることが可能となる。
【００５２】
なお、本実施形態では、Ｎ型のＦＥＴとバラクタを基板上に製造する場合について説明したが、Ｐ型のＦＥＴ及びバラクタについても同様に適用することができる。Ｐ型のＦＥＴが形成される場合には、ＦＥＴは、Ｎウェル領域と、Ｐソース領域と、Ｐドレイン領域と、ゲート領域とを含んで構成されている。また、ＦＥＴは、チャネル領域及びエクステンション領域についても形成される。Ｐ型のバラクタが形成される場合には、Ｐウェル領域と、Ｐソース領域と、Ｐドレイン領域と、ゲート領域とを含んで構成されている。また、バラクタには、上記ＦＥＴで形成されたチャネル領域及びエクステンション領域が形成されない。そして、第１マスキング工程における第１マスクと、第２マスキング工程における第２マスクとは共有化される。
【００５３】
また、Ｎ型のＦＥＴ、Ｎ型のバラクタ、Ｐ型のＦＥＴ、及びＰ型のバラクタの少なくとも２つが基板上に混載されることとしてもよい。チャネル形成工程Ｐ３においてバラクタにおけるウェルに不純物が注入されず、第１マスキング工程と第２マスキング工程のマスクが共有化できれば、作成する半導体素子は適宜選択可能である。
【００５４】
以上説明したように、本実施形態に係る半導体素子の製造方法によれば、ＦＥＴのウェルと同極性の不純物を基板の表面に注入するチャネル形成工程Ｐ３の前に、バラクタのウェル表面を覆う形状を有する第１マスクを用いてマスキングを行うこととしている。可変容量素子のウェルにおいて、逆極性の不純物が注入されることを防止することができるため、可変容量素子のＣ−Ｖ特性の劣化を抑制することができる。
【００５５】
また、チャネル形成工程Ｐ３の前に行われる第１マスキング工程と、エクステンション形成工程Ｐ６の前に行われる第２マスキング工程とで使用するマスクを、同形状とすることで、例えばマスクを流用することも可能となり、集積回路製造に用いるマスク総数を節約し、コストを低減することが可能となる。
【００５６】
本発明は、上述の実施形態のみに限定されるものではなく、発明の要旨を逸脱しない範囲において、種々変形実施が可能である。
【符号の説明】
【００５７】
Ｄ      ：ドレイン
Ｅｘ    ：エクステンション
Ｇ      ：ゲート
Ｏｘ    ：ゲート酸化膜
Ｐ１    ：ウェル形成工程
Ｐ３    ：チャネル形成工程
Ｐ４    ：ゲート形成工程
Ｐ６    ：エクステンション形成工程
Ｐ７    ：ドレイン形成工程
Ｒｅｓ  ：レジスト
Ｓ      ：ソース
【図１】
2020113599.tif 000003
【図２】
2020113599.tif 000004
【図３】
2020113599.tif 000005
【図４】
2020113599.tif 000006
【図５】
2020113599.tif 000007
【図６】
2020113599.tif 000008
【図７】
2020113599.tif 000009
【図８】
2020113599.tif 000010
【図９】
2020113599.tif 000011
【図１０】
2020113599.tif 000012
【図１１】
2020113599.tif 000013
【図１２】
2020113599.tif 000014
【図１３】
2020113599.tif 000015
【図１４】
2020113599.tif 000016
【手続補正書】
【提出日】令和2年5月27日(2020.5.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板の表面にＭＯＳ構造のＦＥＴと可変容量素子とを形成する半導体素子の製造方法であって、
可変容量素子領域のウェル表面を覆う形状を有する第１注入阻止層を前記基板の表面に生成する第１マスキング工程と、
前記基板の表面に形成されたＦＥＴ領域のウェルと同極性の不純物を前記基板の表面に注入し、前記ＦＥＴ領域のウェルに対してチャネル領域を形成するチャネル形成工程と、
前記ＦＥＴ領域のウェル上及び前記可変容量素子領域のウェル上のそれぞれに絶縁膜を介して電極を形成する電極形成工程と、
前記第１注入阻止層と同じ領域を覆う第２注入阻止層を前記基板の表面に生成する第２マスキング工程と、
前記ＦＥＴ領域のウェルと逆極性の不純物を前記基板の表面に注入し、前記ＦＥＴ領域のウェルに対してエクステンション領域を形成するエクステンション形成工程と、
を含み、
前記可変容量素子には、エクステンション領域が形成されない半導体素子の製造方法。
【請求項２】
前記基板の表面に、前記ＦＥＴ領域のウェルと、前記ＦＥＴ領域のウェルと逆極性となる前記可変容量素子領域のウェルとを形成するウェル形成工程を含み、
第１マスキング工程は、前記ウェル形成工程の後に行われる請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第１マスキング工程では、フォトマスクを用いて前記第１注入阻止層を生成し、
前記第２マスキング工程では、前記フォトマスクを用いて前記第２注入阻止層を生成する請求項１または２に記載の半導体素子の製造方法。