(57)【要約】【課題】本発明は、ハイサイド駆動回路のチップ面積を小さくすることを目的とする。【解決手段】本発明のハイサイド駆動回路は、第１電位を電源電位とするハイサイド駆動回路であって、第２電位を基準電位として動作し、第１電位から、第１電位より低く第２電位より高い第３電位を生成する定電圧回路と、第３電位を基準電位として動作する論理回路と、論理回路の出力信号を受け、出力信号の基準電位を第３電位から第２電位にシフトするレベルシフト回路と、レベルシフト回路によりシフトされた第２電位を基準電位とし、論理回路の出力信号によってスイッチング素子を駆動する駆動回路とを備える。【選択図】図１
2020088546.tif 000002
【特許請求の範囲】
【請求項１】
第１電位を電源電位とするハイサイド駆動回路であって、
第２電位を基準電位として動作し、前記第１電位から、前記第１電位より低く前記第２電位より高い第３電位を生成する定電圧回路と、
前記第３電位を基準電位として動作する論理回路と、
前記論理回路の出力信号を受け、前記出力信号の基準電位を前記第３電位から前記第２電位にシフトするレベルシフト回路と、
前記レベルシフト回路によりシフトされた前記第２電位を基準電位とし、前記論理回路の出力信号によってスイッチング素子を駆動する駆動回路と、
を備える、
ハイサイド駆動回路。
【請求項２】
前記論理回路は低耐圧素子で構成される、
請求項１に記載のハイサイド駆動回路。
【請求項３】
前記定電圧回路は、
カソードが前記第１電位に接続されたツェナーダイオードと、
前記ツェナーダイオードのアノードに接続され、前記ツェナーダイオードに電流を供給するバイアス回路と、を備える、
請求項１または２に記載のハイサイド駆動回路。
【請求項４】
入力信号をローサイドからハイサイドにレベルシフトして前記論理回路に入力する高圧レベルシフト回路をさらに備え、
前記高圧レベルシフト回路は、
前記入力信号がゲートに入力される第１スイッチング素子と、
前記第１スイッチング素子のドレインにドレインが接続され、前記第１電位にソースが接続される第２スイッチング素子と、
前記第２スイッチング素子のドレインにカソードが接続され、前記第２電位にアノードが接続されるダイオードと、を備える、
請求項１から３のいずれか１項に記載のハイサイド駆動回路。
【請求項５】
入力信号をローサイドからハイサイドにレベルシフトして前記論理回路に入力する高圧レベルシフト回路をさらに備え、
前記高圧レベルシフト回路は、
前記入力信号がゲートに入力される第１スイッチング素子と、
前記第１スイッチング素子のドレインにドレインが接続され、前記第１電位にソースが接続される第２スイッチング素子と、
前記第２スイッチング素子のドレインにアノードが接続され、前記第２電位にカソードが接続されるツェナーダイオードと、を備える、
請求項１から３のいずれか１項に記載のハイサイド駆動回路。
【請求項６】
前記第２スイッチング素子は低耐圧素子である、
請求項５に記載のハイサイド駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ハイサイド駆動回路に関する。
【背景技術】
【０００２】
一般的な集積回路は、耐圧が８Ｖ程度の低耐圧ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）と耐圧が２４Ｖ程度の中耐圧ＭＯＳＦＥＴとで構成されている。耐圧が大きくなるほど素子単体の面積は大きくなってしまうため、中耐圧程度の耐圧が不要な論理回路などには、低耐圧ＭＯＳＦＥＴを用いる方がチップ面積の観点で有利である。従って、ローサイド駆動回路では低耐圧ＭＯＳＦＥＴの耐圧程度の定電圧を生成し、この定電圧を回路の電源電位とすることで低耐圧ＭＯＳＦＥＴを使用している。
【０００３】
また、特許文献１ではハイサイド内に特殊な分離構造を有することで、ハイサイド回路内にＶＢ電位よりも低いＶＬ電位を電源電位とする半導体領域を形成し、低耐圧ＭＯＳＦＥＴを使用可能とする手法を開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１５／００１９２６号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の自己分離型のＨＶＩＣでは、一般的にｐ型基板の表面層に設けられるｎ型半導体領域との間で高電位の分離が形成されており、ｎ型半導体領域は高電位側回路の電源電位と接続される。従って、このような分離構造を持つＨＶＩＣでは回路の電源電位を下げることができないため、低耐圧ＭＯＳＦＥＴで構成可能な回路であっても中耐圧素子を用いて構成する必要があり、チップ面積が大きくなってしまう。
【０００６】
特許文献１では、この課題に対して、特殊な分離構造を有する手法を開示しているが、特殊な分離構造である分チップ面積が大きくなってしまう。本発明はこの問題に鑑み、ハイサイド駆動回路のチップ面積を小さくすることを目的とする。
【課題を解決するための手段】
【０００７】
本発明のハイサイド駆動回路は、第１電位を電源電位とするハイサイド駆動回路であって、第２電位を基準電位として動作し、第１電位から、第１電位より低く第２電位より高い第３電位を生成する定電圧回路と、第３電位を基準電位として動作する論理回路と、論理回路の出力信号を受け、出力信号の基準電位を第３電位から第２電位にシフトするレベルシフト回路と、レベルシフト回路によりシフトされた第２電位を基準電位とし、論理回路の出力信号によってスイッチング素子を駆動する駆動回路と、を備える。
【発明の効果】
【０００８】
本発明のハイサイド駆動回路は、論理回路の基準電位を、定電圧生成回路が第１電位から作成した第３電位とする。これにより、特殊な分離構造を採用することなく、論理回路を低耐圧素子で構成することができる。したがって、ハイサイド駆動回路のチップ面積を小さくすることができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１の駆動回路のブロック図である。
【図２】実施の形態１の高圧レベルシフト回路の回路図である。
【図３】実施の形態１の定電圧回路の回路図である。
【図４】実施の形態１のレベルシフト回路の回路図である。
【図５】実施の形態２の高圧レベルシフト回路の回路図である。
【発明を実施するための形態】
【００１０】
＜Ａ．実施の形態１＞
図１は実施の形態１の駆動回路１０１のブロック図を示している。駆動回路１０１は、ローサイド制御回路２０１とハイサイド駆動回路４０１とを備えている。ハイサイド駆動回路４０１は、高圧レベルシフト回路３０１、定電圧回路５０１、論理回路６０１、レベルシフト回路７０１および駆動回路８０１を備えている。高圧レベルシフト回路３０１、定電圧回路５０１、論理回路６０１、レベルシフト回路７０１および駆動回路８０１は第１電位であるＶＢを電源電位とする。高圧レベルシフト回路３０１、定電圧回路５０１、および駆動回路８０１は、第２電位であるＶＳを基準電位とする。論理回路６０１は、定電圧回路５０１が生成するＨＶＲＥＧを基準電位とする。また、レベルシフト回路７０１は、ＶＳを第１の基準電位とし、ＨＶＲＥＧを第２の基準電位とする。駆動回路１０１では、定電圧回路５０１で生成される第３電位であるＨＶＲＥＧが論理回路６０１の基準電位となるため、論理回路６０１を低耐圧ＭＯＳＦＥＴにより構成することができる。
【００１１】
ハイサイド駆動回路４０１の電源電位ＶＢと基準電位ＶＳの間には、コンデンサ６６が接続されている。コンデンサ６６は、ローサイド制御回路２０１の電源電位ＶＣＣとハイサイド駆動回路４０１の電源電位ＶＢとの間に接続されたダイオード６７および抵抗６８と共にブートストラップ回路を構成し、ハイサイド駆動回路４０１を駆動するフローティング電源として働く。駆動回路８０１は、スイッチング対象のＩＧＢＴ６２のゲート端子に接続される。ＩＧＢＴ６２のコレクタ−エミッタ間にはダイオード６３が接続されている。ＩＧＢＴ６２のエミッタには、ＩＧＢＴ６４のコレクタが接続されている。ＩＧＢＴ６４のコレクタ−エミッタ間にはダイオード６５が接続されている。また、ＩＧＢＴ６２のエミッタには駆動回路１０１のＶＳ端子が接続されている。
【００１２】
ローサイド制御回路２０１には直流電源Ｖ１が接続されている。ローサイド制御回路２０１の電源電位はＶＣＣであり、基準電位はＧＮＤである。ローサイド制御回路２０１は高圧レベルシフト回路３０１に接続されている。
【００１３】
図２は高圧レベルシフト回路３０１の回路構成を示している。高圧レベルシフト回路３０１は、高耐圧のＮ型ＭＯＳＦＥＴ９０（以下、ＮＭＯＳ９０とも称する）、バイアス回路２１、ダイオード１１、Ｐ型ＭＯＳＦＥＴ５２，５３（以下、ＰＭＯＳ５２，５３とも称する）、抵抗７１、バッファ８１を備えている。ＮＭＯＳ９０のゲートにはローサイド制御回路２０１からの信号が入力され、この信号によりＮＭＯＳ９０はスイッチングする。ＮＭＯＳ９０を第１スイッチング素子とも称する。ＮＭＯＳ９０のソースには、基準電位ＧＮＤとの間にバイアス回路２１が接続されている。ＮＭＯＳ９０のドレインには、電源電位ＶＢとの間にＰＭＯＳ５２，５３からなるカレントミラー回路が接続されている。ＰＭＯＳ５２のドレインとＰＭＯＳ５３のゲートがＮＭＯＳ９０のドレインに接続されている。カレントミラー回路の２次側であるＰＭＯＳ５３のドレインには、抵抗７１とバッファ８１からなる電流電圧変換回路が接続されている。
【００１４】
ローサイド制御回路２０１の出力信号により高耐圧のＮＭＯＳ９０のスイッチングが制御される。ＮＭＯＳ９０がオンのとき、バイアス回路２１により生成される電流がＰＭＯＳ５２のソース−ドレイン間を流れる。これにより、カレントミラー回路の２次側であるＰＭＯＳ５３のソース−ドレイン間にもＰＭＯＳ５２のソース−ドレイン間と同様の電流が流れる。ＰＭＯＳ５２のドレイン電流が抵抗７１に流れて、抵抗７１の両端に電圧が発生する。この電圧がバッファ８１を介して論理回路６０１に入力される。このように、高圧レベルシフト回路３０１では、ＮＭＯＳ９０を介して供給される電流をハイサイドにて電圧に変換することで、ローサイドの信号をハイサイドにレベルシフトしている。
【００１５】
ＰＭＯＳ５２のドレインと基準電位ＶＳとの間にダイオード１１が接続されることが望ましい。ＰＭＯＳ５２を第２スイッチング素子とも称する。ＰＭＯＳ５２のドレイン電位は電源電位ＶＢからＰＭＯＳ５２のドレイン−ソース間電圧分だけ降下した電位である。とはいえ、基準電位ＶＳおよび電源電位ＶＢが急峻に変動する際には、ＰＭＯＳ５２のドレイン電位が電源電位ＶＢの変動に追従できず、ドレイン−ソース間電圧が大きくなってしまう。そして、ドレイン−ソース間電圧がＰＭＯＳ５２の耐圧を超える電圧となると、ＰＭＯＳ５２が破壊してしまう。しかし、ＰＭＯＳ５２のドレインと基準電位ＶＳとの間にダイオード１１が挿入されることで、ＰＭＯＳ５２のドレイン電位が基準電位ＶＳよりも低い電位に下がることが抑制されるため、ＰＭＯＳ５２の破壊が抑制される。なお、上記の理由によりＰＭＯＳ５２，５３は中耐圧素子にて構成する必要がある。
【００１６】
図３は定電圧回路５０１の回路構成を示している。定電圧回路５０１は、電源電位ＶＢを基準としてＨＶＲＥＧを生成する。定電圧回路５０１は、ツェナーダイオード１０、バイアス回路２０および増幅器３０を備えている。ツェナーダイオード１０のカソードは電源電位ＶＢに接続され、ツェナーダイオード１０のアノードと基準電位ＶＳとの間にはバイアス回路２０が接続される。バイアス回路２０から安定した電流が供給されることにより、ツェナーダイオード１０の動作が安定する。図３に示すように、ツェナーダイオード１０の生成電圧は増幅器３０で増幅されることが望ましい。これにより、論理回路６０１などの負荷によるＨＶＲＥＧの変動が抑制される。
【００１７】
図４はレベルシフト回路７０１の回路構成を示している。レベルシフト回路７０１は、インバータ４０、ＰＭＯＳ５０，５１、ＮＭＯＳ６０，６１、抵抗７０、バッファ８０を備えている。ＰＭＯＳ５０とＮＭＯＳ６０はトーテムポール接続され、ＰＭＯＳ５１とＮＭＯＳ６１はトーテムポール接続されている。ＰＭＯＳ５０，５１のソースは電源電位ＶＢに接続されている。ＮＭＯＳ６０，６１のソースは基準電位ＶＳに接続されている。ＮＭＯＳ６０，６１のドレインはそれぞれＰＭＯＳ５０，５１のドレインに接続されている。ＮＭＯＳ６０，６１のゲートは互いのドレインに接続されている。ＮＭＯＳ６１のドレインと基準電位ＶＳとの間には抵抗７０が接続されている。また、ＮＭＯＳ６０のドレインはバッファ８０の入力端子と接続される。バッファ８０はＶＢを電源電位とし、ＶＳを基準電位としている。バッファ８０の出力はレベルシフト回路７０１の出力であり、駆動回路８０１に入力される。
【００１８】
ＰＭＯＳ５０，５１のゲートには基準電位をＨＶＲＥＧとする信号が入力される。ＰＭＯＳ５１には、ＰＭＯＳ５０に入力される信号がインバータ４０を介して反転した信号が入力される。
【００１９】
例えば、ＰＭＯＳ５０にハイの信号が入力されるとき、ＰＭＯＳ５１にはローの信号が入力される。このとき、ローの信号の電位はＨＶＲＥＧであるが、ＰＭＯＳ５１がオン状態となる電位よりは十分に低く、ＰＭＯＳ５１はオン状態となる。また、ＰＭＯＳ５０にはローの信号が入力されているため、ＰＭＯＳ５０はオフ状態となる。ＰＭＯＳ５０がオフ状態かつＰＭＯＳ５１がオン状態となることで、ＮＭＯＳ６０はオン状態、ＮＭＯＳ６１はオフ状態となる。ＰＭＯＳ５１がオン状態かつＮＭＯＳ６１がオフ状態であるため、バッファ８０の出力電位はハイとなる。このとき、バッファ８０から出力されるハイ電位はＶＢ電位となる。
【００２０】
また、ＰＭＯＳ５０にローの信号が入力されるとき、ＰＭＯＳ５１にはハイの信号が入力される。このとき、ＰＭＯＳ５０はオン状態となり、ＰＭＯＳ５１はオフ状態となる。これにより、ＮＭＯＳ６０はオフ状態、ＮＭＯＳ６１はオン状態となる。ＰＭＯＳ５１がオフ状態でかつＮＭＯＳ６１がオン状態であるため、バッファ８０の出力電位はローとなる。このとき、バッファ８０から出力されるロー電位はＶＳ電位となる。以上の動作により、レベルシフト回路７０１において、信号の基準電位がＨＶＲＥＧからＶＳにレベルシフトする。
【００２１】
以上に説明したように、実施の形態１のハイサイド駆動回路４０１は、第１電位であるＶＢを電源電位とするハイサイド駆動回路であって、第２電位であるＶＳを基準電位として動作し、ＶＢから、ＶＢより低くＶＳより高い第３電位であるＨＶＲＥＧを生成する定電圧回路５０１と、ＨＶＲＥＧを基準電位として動作する論理回路６０１と、論理回路６０１の出力信号を受け、出力信号の基準電位をＨＶＲＥＧからＶＳにシフトするレベルシフト回路７０１と、レベルシフト回路８０１によりシフトされた第２電位であるＶＳを基準電位とし、論理回路６０１の出力信号によってスイッチング素子であるＩＧＢＴ６２を駆動する駆動回路８０１を備える。このように、論理回路６０１はＨＶＲＥＧを基準電位とし、ＶＢを電源電位として動作するため、低耐圧素子で構成されることが可能となる。これにより、ハイサイド駆動回路４０１のチップ面積を小さくすることができる。
【００２２】
ハイサイド駆動回路４０１の定電圧回路５０１は、カソードがＶＢに接続されたツェナーダイオード１０と、ツェナーダイオード１０のアノードに接続され、ツェナーダイオード１０に電流を供給するバイアス回路２０と、を備える。バイアス回路２０により安定した電流がツェナーダイオード１０に供給されることで、定電圧回路５０１が作成する電位ＨＶＲＥＧが安定する。
【００２３】
実施の形態１のハイサイド駆動回路４０１は、入力信号をローサイドからハイサイドにレベルシフトして論理回路に入力する高圧レベルシフト回路３０１を備える。高圧レベルシフト回路３０１は、入力信号がゲートに入力される第１スイッチング素子であるＮＭＯＳ９０と、ＮＭＯＳ９０のドレインにドレインが接続され、ＶＢにソースが接続される第２スイッチング素子であるＰＭＯＳ５２と、ＰＭＯＳ５２のドレインにカソードが接続され、ＶＳにアノードが接続されるダイオード１１と、を備える。これにより、ＰＭＯＳ５２のドレイン電位が基準電位ＶＳよりも低い電位に下がることが抑制され、ＰＭＯＳ５２の破壊が抑制される。
【００２４】
＜Ｂ．実施の形態２＞
実施の形態２の駆動回路は、図１に示す駆動回路１０１において、高圧レベルシフト回路３０１を高圧レベルシフト回路３０２に置き換えたものである。図５は実施の形態２の高圧レベルシフト回路３０２の回路図である。高圧レベルシフト回路３０２は、図２に示した実施の形態１の高圧レベルシフト回路３０１の構成において、ダイオード１１の代わりにツェナーダイオード１２を備えたものである。ツェナーダイオード１２のカソードがＰＭＯＳ５２のドレインに接続され、アノードが電源電位ＶＢに接続される。このような構成により、電源電位ＶＢが変動する際のＰＭＯＳ５２のドレイン電位を、電源電位ＶＢからツェナーダイオード１２の降伏電圧分低い電位にクランプすることが可能である。これにより、ＰＭＯＳ５２，５３を低耐圧素子にて構成することが可能となり、高圧レベルシフト回路３０２のチップ面積を小さくすることができる。
【００２５】
実施の形態２のハイサイド駆動回路は、入力信号をローサイドからハイサイドにレベルシフトして論理回路に入力する高圧レベルシフト回路３０２を備える。高圧レベルシフト回路３０２は、入力信号がゲートに入力される第１スイッチング素子であるＮＭＯＳ９０と、ＮＭＯＳ９０のドレインにドレインが接続され、ＶＢにソースが接続される第２スイッチング素子であるＰＭＯＳ５２と、ＰＭＯＳ５２のドレインにアノードが接続され、ＶＳにカソードが接続されるツェナーダイオード１２と、を備える。このような構成により、電源電位ＶＢが変動する際のＰＭＯＳ５２のドレイン電位を、電源電位ＶＢからツェナーダイオード１２の降伏電圧分低い電位にクランプすることが可能である。これにより、ＰＭＯＳ５２，５３を低耐圧素子にて構成することが可能となり、高圧レベルシフト回路３０２のチップ面積を小さくすることができる。
【００２６】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【００２７】
１０，１２  ツェナーダイオード、１１，６３，６５，６７  ダイオード、２０，２１  バイアス回路、３０  増幅器、４０  インバータ、５０，５１，５２，５３  Ｐ型ＭＯＳＦＥＴ、６０，６１，９０  Ｎ型ＭＯＳＦＥＴ、６２，６４  ＩＧＢＴ、６６  コンデンサ、６８，７０，７１  抵抗、８０，８１  バッファ、１０１，８０１  駆動回路、２０１  ローサイド制御回路、３０１，３０２  高圧レベルシフト回路、４０１  ハイサイド駆動回路、５０１  定電圧回路、６０１  論理回路、７０１  レベルシフト回路。
【図１】
2020088546.tif 000003
【図２】
2020088546.tif 000004
【図３】
2020088546.tif 000005
【図４】
2020088546.tif 000006
【図５】
2020088546.tif 000007