(57)【要約】【課題】ホールを形成する際の積層体へのダメージ及びホール内の残渣を抑制する。【解決手段】第１のエッチング工程では、第１の積層工程で基板上に積層された第１の積層体に第１のホールが形成される。第１の埋込工程では、第１のホール内に有機材料からなる第１の犠牲材料が埋め込まれる。第２の積層工程では、凹部形成工程で第１の積層体の第１のホールの上部に形成された凹部内に酸化膜が積層される。第１の除去工程では、第１の積層体を第２の温度でアニールすることで第１の犠牲材料が除去される。第２の埋込工程では、凹部内の酸化膜上に第２の犠牲材料が埋め込まれる。第３の積層工程では、第１の積層体及び第２の犠牲材料上に第２の積層体が積層される。第２のエッチング工程では、第２の積層体の第１のホールに対応する位置に第２のホールが形成される。第２の除去工程では、酸化膜及び第２の犠牲材料が除去される。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に第１の積層体を積層する第１の積層工程と、
前記第１の積層体をエッチングすることにより、前記第１の積層体に第１のホールを形成する第１のエッチング工程と、
前記第１のホール内に熱分解可能な有機材料からなる第１の犠牲材料を埋め込む第１の埋込工程と、
前記第１の積層体を第１の温度でアニールして前記第１の犠牲材料の一部を熱分解させる、または、前記第１の積層体を酸素プラズマに晒して前記第１の犠牲材料の一部をアッシングすることにより、前記第１のホールの上部に凹部を形成する凹部形成工程と、
前記凹部内に酸化膜を積層する第２の積層工程と、
前記第１の積層体を、前記第１の温度よりも高い第２の温度でアニールすることにより前記第１の犠牲材料全体を熱分解させ、前記酸化膜を介して前記第１の犠牲材料を除去する第１の除去工程と、
前記凹部内の前記酸化膜上に第２の犠牲材料を埋め込む第２の埋込工程と、
前記第１の積層体および前記第２の犠牲材料上に第２の積層体を積層する第３の積層工程と、
前記第１のホールの延伸方向に沿って前記第２の積層体をエッチングすることにより、前記第２の積層体における前記第１のホールに対応する位置に第２のホールを形成する第２のエッチング工程と、
前記酸化膜および前記第２の犠牲材料を除去する第２の除去工程と
を含む半導体メモリの製造方法。
【請求項２】
前記第１の犠牲材料は、複数種類のモノマーの重合により生成された尿素結合を有する重合体である請求項１に記載の半導体メモリの製造方法。
【請求項３】
前記第１の温度は、２５０℃以上３００℃未満の範囲内の温度であり、
前記第２の温度は、３００℃以上の範囲内の温度である請求項２に記載の半導体メモリの製造方法。
【請求項４】
前記第１の積層体および前記第２の積層体は、
互いに誘電率が異なる第１の絶縁膜および第２の絶縁膜が交互に複数積層された構造を有する請求項１から３のいずれか一項に記載の半導体メモリの製造方法。
【請求項５】
前記第１の絶縁膜は、シリコン酸化膜であり、
前記第２の絶縁膜は、シリコン窒化膜である請求項４に記載の半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の種々の側面および実施形態は、半導体メモリの製造方法に関する。
【背景技術】
【０００２】
３Ｄ−ＮＡＮＤフラッシュメモリ等の三次元積層半導体メモリの製造では、多数の絶縁膜が積層された積層膜に高アスペクト比のホールを形成する工程がある。近年の半導体メモリの容量の増大に伴い、絶縁膜の積層数が増加しており、積層膜が厚くなっている。そのため、より高アスペクト比のホールを積層膜に形成することが求められている。しかし、所望の形状のホールを、高アスペクト比で形成することは難しい。
【０００３】
そこで、多数の絶縁膜が積層された積層体に２回に分けてホールを形成する技術が検討されている（例えば、下記特許文献１参照）。この技術では、所定数の絶縁膜が積層された第１の積層体が形成された段階で、第１の積層体に第１のホールが形成され、形成された第１のホールにポリシリコン等の犠牲材料が充填される。そして、第１のホールに犠牲材料が充填された第１の積層体上にさらに所定数の絶縁膜が積層された第２の積層体上が形成される。そして、第２の積層体における第１のホールに対応する位置に第２のホールが形成され、ウエットエッチングにより、第２のホールを介して、第１のホールに充填された犠牲材料が除去される。これにより、第１のホールと第２のホールとが連通し、高アスペクト比のホールを形成することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第９４４９９８２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本開示は、積層体にホールを形成する際の積層体へのダメージおよびホール内の残渣を抑制することができる半導体メモリの製造方法を提供する。
【課題を解決するための手段】
【０００６】
本開示の一側面は、半導体メモリの製造方法であって、第１の積層工程と、第１のエッチング工程と、第１の埋込工程と、凹部形成工程と、第２の積層工程と、第１の除去工程と、第２の埋込工程と、第３の積層工程と、第２のエッチング工程と、第２の除去工程とを含む。第１の積層工程では、基板上に第１の積層体が積層される。第１のエッチング工程では、第１の積層体がエッチングされることにより、第１の積層体に第１のホールが形成される。第１の埋込工程では、第１のホール内に熱分解可能な有機材料からなる第１の犠牲材料が埋め込まれる。凹部形成工程では、第１の積層体を第１の温度でアニールして第１の犠牲材料の一部が熱分解される、または、第１の積層体を酸素プラズマに晒して第１の犠牲材料の一部をアッシングすることにより、第１のホールの上部に凹部が形成される。第２の積層工程では、凹部内に酸化膜が積層される。第１の除去工程では、第１の積層体が、第１の温度よりも高い第２の温度でアニールされることにより第１の犠牲材料全体が熱分解され、酸化膜を介して第１の犠牲材料が除去される。第２の埋込工程では、第１のホール内の酸化膜上に第２の犠牲材料が埋め込まれる。第３の積層工程では、第１の積層体および第２の犠牲材料上に第２の積層体が積層される。第２のエッチング工程では、第１のホールの延伸方向に沿って第２の積層体がエッチングされることにより、第２の積層体における第１のホールに対応する位置に第２のホールが形成される。第２の除去工程では、酸化膜および第２の犠牲材料膜が除去される。
【発明の効果】
【０００７】
本開示の種々の側面および実施形態によれば、積層体にホールを形成する際の積層体へのダメージおよびホール内の残渣を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本開示の一実施形態における半導体メモリの製造方法の一例を示すフローチャートである。
【図２】図２は、基板上に第１の積層体が積層された被処理体の一例を示す断面図である。
【図３】図３は、第１のホールが形成された被処理体の一例を示す断面図である。
【図４】図４は、埋込装置の一例を示す概略断面図である。
【図５】図５は、第１のホールに第１の犠牲材料が埋め込まれた被処理体の一例を示す断面図である。
【図６Ａ】図６Ａは、アニール装置の一例を示す概略断面図である。
【図６Ｂ】図６Ｂは、アッシング装置の一例を示す概略断面図である。
【図７】図７は、第１の犠牲材料の一部が除去された被処理体の一例を示す断面図である。
【図８】図８は、酸化膜が積層された被処理体の一例を示す断面図である。
【図９】図９は、第１の犠牲材料が除去された被処理体の一例を示す断面図である。
【図１０】図１０は、凹部に第２の犠牲材料が埋め込まれた被処理体の一例を示す断面図である。
【図１１】図１１は、第１の積層体の上面がＣＭＰ（Chemical  Mechanical  Polishing）により研磨された被処理体の一例を示す断面図である。
【図１２】図１２は、第１の積層体上に第２の積層体が積層された被処理体の一例を示す断面図である。
【図１３】図１３は、第２の積層体にホールが形成された被処理体の一例を示す断面図である。
【図１４】図１４は、酸化膜および第２の犠牲材料が除去された被処理体の一例を示す断面図である。
【発明を実施するための形態】
【０００９】
以下に、開示される半導体メモリの製造方法の実施形態について、図面に基づいて詳細に説明する。なお、以下の実施形態により、開示される半導体メモリの製造方法が限定されるものではない。
【００１０】
ところで、従来のホールの形成方法では、第２のホールが形成された後、第１のホールに充填された犠牲材料が、ウエットエッチングにより除去される。しかし、犠牲材料を分解する薬液の侵入経路は第１のホールの上方に形成された第２のホールであるため、薬液は、第１のホールの底部の犠牲材料まで届きにくい。そのため、第１のホールの底部の犠牲材料を十分に除去することが難しい。
【００１１】
そのため、第１のホールの底部の犠牲材料を十分に除去するために、ウエットエッチングの時間を長くしたり、よりエッチングレートが高い条件でエッチングを行うことも考えられる。しかし、この場合、薬液に触れる積層体の部分におけるダメージが大きくなるという問題がある。
【００１２】
また、第１のホールおよび第２のホールのアスペクト比が高いため、第１のホール内で薬液の流れが発生し難い。そのため、第１のホールの底部で犠牲材料が分解されても、分解された犠牲材料が第２のホールの外部まで流れずに、第１のホール内に留まり、残渣となる場合がある。第１のホール内に残渣が存在すると、半導体メモリの品質が低くなる。
【００１３】
そこで、本開示は、ホールを形成する際の積層体へのダメージおよびホール内の残渣を抑制することができる半導体メモリの製造技術を提供する。
【００１４】
［半導体メモリの製造方法］
図１は、本開示の一実施形態における半導体メモリの製造方法の一例を示すフローチャートである。図１に示されるフローチャートでは、３Ｄ−ＮＡＮＤフラッシュメモリ等の半導体メモリに用いられる被処理体に高アスペクト比のホールを形成する方法が例示されている。
【００１５】
まず、図示しない成膜装置を用いて、基板上に第１の積層体が積層される（Ｓ１００）。これにより、例えば図２に示されるような被処理体Ｗが作成される。図２は、基板１０上に第１の積層体１１−１が積層された被処理体Ｗの一例を示す断面図である。ステップＳ１００では、例えば図２に示されるように、シリコン基板等の基板１０上に第１の積層体１１−１が積層される。ステップＳ１００は、第１の積層工程の一例である。
【００１６】
基板１０は、ソース拡散層１００を含む。第１の積層体１１−１は、互いに誘電率が異なる２種類の絶縁膜が交互に複数積層された構造を有する。具体的には、第１の積層体１１−１は、例えば図２に示されるように、シリコン酸化膜１１０およびシリコン窒化膜１１１が交互に複数積層された構造を有する。シリコン酸化膜１１０は、第１の絶縁膜の一例であり、シリコン窒化膜１１１は、第２の絶縁膜の一例である。
【００１７】
次に、図示しないエッチング装置を用いて被処理体Ｗをエッチングすることにより、例えば図３に示されるように、被処理体Ｗに第１のホール１２が形成される（Ｓ１０１）。図３は、第１のホール１２が形成された被処理体Ｗの一例を示す断面図である。ステップＳ１０１では、被処理体Ｗがエッチングされることにより、例えば図３に示されるように、第１の積層体１１−１および基板１０の厚さ方向に複数の第１のホール１２が形成される。ステップＳ１０１は、第１のエッチング工程の一例である。
【００１８】
次に、例えば図４に示される埋込装置４を用いて、第１のホール１２に、熱分解可能な有機材料である第１の犠牲材料が埋め込まれる（Ｓ１０２）。ステップＳ１０２は、第１の埋込工程の一例である。図４は、埋込装置４の一例を示す概略断面図である。本実施形態において、埋込装置４は、例えばＣＶＤ（Chemical  Vapor  Deposition）装置である。
【００１９】
埋込装置４は、容器４０と、排気装置４１とを有する。排気装置４１は、容器４０内のガスを排気する。容器４０内は、排気装置４１によって所定の真空雰囲気にされる。
【００２０】
容器４０には、原料モノマーの一例であるイソシアネートを液体で収容する原料供給源４２ａが、供給管４３ａを介して接続されている。また、容器４０には、原料モノマーの一例であるアミンを液体で収容する原料供給源４２ｂが、供給管４３ｂを介して接続されている。イソシアネートおよびアミンは、有機材料からなり、熱分解可能な第１の犠牲材料を生成するための複数種類のモノマーの一例である。
【００２１】
原料供給源４２ａから供給されたイソシアネートの液体は、供給管４３ａに介在する気化器４４ａにより気化される。そして、イソシアネートの蒸気が、供給管４３ａを介して、ガス吐出部であるシャワーヘッド４５に導入される。また、原料供給源４２ｂから供給されたアミンの液体は、供給管４３ｂに介在する気化器４４ｂにより気化される。そして、アミンの蒸気が、シャワーヘッド４５に導入される。
【００２２】
シャワーヘッド４５は、例えば容器４０の上部に設けられ、下面に多数の吐出口が形成されている。シャワーヘッド４５は、供給管４３ａを介して導入されたイソシアネートの蒸気と、供給管４３ｂを介して導入されたアミンの蒸気とを、別々の吐出口から容器４０内にシャワー状に吐出する。
【００２３】
容器４０内には、図示しない温度調節機構を有する載置台４６が設けられている。載置台４６には被処理体Ｗが載置される。載置台４６内の温度調節機構は、被処理体Ｗの温度が所定温度となるように被処理体Ｗの温度を制御する。載置台４６内の温度調節機構は、被処理体Ｗの温度が原料供給源４２ａおよび原料供給源４２ｂからそれぞれ供給された原料モノマーの蒸着重合に適した温度となるように、被処理体Ｗの温度を制御する。蒸着重合に適した温度は、原料モノマーの種類に応じて定めされる。本実施形態において、載置台４６は、被処理体Ｗの温度を、例えば４０℃〜１５０℃となるように制御する。一例として、載置台４６は、被処理体Ｗの温度を例えば８０℃となるように制御する。
【００２４】
このような埋込装置４を用いて、被処理体Ｗの表面において２種類の原料モノマーの蒸着重合反応を起こすことにより、例えば図５に示されるように、被処理体Ｗの第１のホール１２に重合体の第１の犠牲材料１３を埋め込むことができる。図５は、第１のホール１２に第１の犠牲材料１３が埋め込まれた被処理体Ｗの一例を示す断面図である。本実施形態において、第１の犠牲材料１３は、例えば尿素結合を有する重合体である。２種類の原料モノマーが、例えばイソシアネートおよびアミンである場合、第１の犠牲材料１３は、例えばポリ尿素である。なお、被処理体Ｗに形成された第１のホール１２の側面であって、シリコン酸化膜１１０およびシリコン窒化膜１１１が交互に複数積層された側面は、ポリシリコン（Ｐｏｌｙ−Ｓｉ）やチタンナイトライド（ＴｉＮ）等の犠牲ライナー膜によって保護されてもよい。
【００２５】
次に、第１のホール１２に第１の犠牲材料１３が埋め込まれた被処理体Ｗが、例えば図６Ａに示されるアニール装置５内に搬入され、第１の犠牲材料１３の一部が除去される（Ｓ１０３）。本実施形態において、第１の犠牲材料１３の一部は、例えばアニールにより除去される。図６Ａは、アニール装置５の一例を示す概略断面図である。アニール装置５は、容器５１と、排気管５２とを有する。容器５１内には、供給管５３を介して不活性ガスが供給される。本実施形態において、不活性ガスは、例えば窒素（Ｎ2）ガスである。容器５１内のガスは、排気管５２から排気される。本実施形態において、容器５１内は常圧雰囲気であるが、他の形態として、容器５１内は真空雰囲気であってもよい。
【００２６】
容器５１内には、被処理体Ｗが載置される載置台５４が設けられている。被処理体Ｗが載置される載置台５４の面と対向する位置には、ランプハウス５５が設けられている。ランプハウス５５内には、赤外線ランプ５６が配置されている。
【００２７】
載置台５４上に被処理体Ｗが載置された状態で、容器５１内に不活性ガスが供給される。そして、赤外線ランプ５６を点灯させることにより、被処理体Ｗが加熱される。被処理体Ｗの第１のホール１２に埋め込まれた第１の犠牲材料１３が、解重合反応を起こす温度になると、第１の犠牲材料１３が２種類の原料モノマーに解重合する。本実施形態において、第１の犠牲材料１３はポリ尿素であるため、被処理体Ｗが２５０℃以上に加熱されることにより、第１の犠牲材料１３が原料モノマーであるイソシアネートとアミンとに解重合する。解重合は、温度が高いほど早く進行する。なお、第１の犠牲材料１３は、ウレタンであってもよい。
【００２８】
ステップＳ１０３では、アニール装置５によって被処理体Ｗの温度が第１の温度となるように加熱される。第１の温度は、例えば２５０℃以上３００℃以下の範囲内の温度である。本実施形態において、被処理体Ｗは、例えば２６０℃となるように加熱される。ステップＳ１０３による加熱は、例えば数十分間行われる。これにより、それぞれの第１のホール１２から第１の犠牲材料１３の一部が除去される。
【００２９】
なお、ステップＳ１０３における第１の犠牲材料１３の一部の除去は、例えば図６Ｂに示されるようなアッシング装置６によるアッシングによって実現されてもよい。図６Ｂは、アッシング装置６の一例を示す概略断面図である。アッシング装置６は、容器６１と、排気管６２とを有する。容器６１内には、供給管６３を介してＡｒガスまたは酸素（Ｏ2）ガスが供給される。容器６１内のガスは、排気管６２から排気される。本実施形態において、容器６１内は常圧雰囲気であるが、他の形態として、容器６１内は真空雰囲気であってもよい。
【００３０】
容器６１内には、下部電極６４が設けられており、下部電極６４には、被処理体Ｗが載置される。被処理体Ｗが載置される下部電極６４の面と対向する位置には、ハウジング６５が設けられている。ハウジング６５内には、上部電極６６が配置されている。上部電極６６には、高周波電源６７が接続されている。
【００３１】
下部電極６４上に被処理体Ｗが載置された後に、容器６１内にＡｒガスが供給される。そして、高周波電源６７から上部電極６６に所定周波数の高周波電力が印加されることにより、容器６１内にＡｒガスのプラズマが励起される。Ａｒガスのプラズマが励起した後に、容器６１内にＯ2ガスがさらに供給されることにより、被処理体Ｗのそれぞれの第１のホール１２に埋め込まれた第１の犠牲材料１３がアッシング（炭化）され、それぞれの第１のホール１２から第１の犠牲材料１３の一部が除去される。
【００３２】
ステップＳ１０３における処理が行われることにより、被処理体Ｗは、例えば図７のようになる。図７は、第１の犠牲材料１３の一部が除去された被処理体Ｗの一例を示す断面図である。例えば図７に示されるように、第１の犠牲材料１３の上部が解重合により除去されることにより、第１のホール１２内に凹部１４が形成される。ステップＳ１０３は、凹部形成工程の一例である。第１の犠牲材料１３がポリ尿素である場合、２５０℃以上３００℃以下の範囲内の温度では、３００℃以上に加熱された場合に比べて、解重合の進行が遅い。これにより、加熱時間を調整することにより、凹部１４の深さを精度よく調整することができる。凹部１４の深さは、例えば５０〜２００ｎｍである。本実施形態において、凹部１４の深さは、例えば５０ｎｍである。
【００３３】
次に、第１のホール１２に凹部１４が形成された被処理体Ｗが、図示しない成膜装置内に搬入され、例えば図８に示されるように、被処理体Ｗ上に酸化膜１５が積層される（Ｓ１０４）。図８は、酸化膜１５が積層された被処理体Ｗの一例を示す断面図である。ステップＳ１０４は、第２の積層工程の一例である。酸化膜１５は、例えばＡＬＤ（Atomic  Layer  Deposition）により被処理体Ｗ上に積層される。本実施形態において、酸化膜１５は、ＳｉＯ2で構成された低温酸化膜（ＬＴＯ：Low  Temperature  Oxide）であり、高温で形成される熱酸化膜に比べて疎な膜である。酸化膜１５は、例えば３ｎｍ〜５ｎｍの厚さで積層される。本実施形態において、酸化膜１５の厚さは、例えば３ｎｍである。
【００３４】
次に、酸化膜１５が積層された被処理体Ｗが、再び図６に例示されたアニール装置５内に搬入され、アニールされる（Ｓ１０５）。ステップＳ１０５では、アニール装置５によって被処理体Ｗの温度が第２の温度となるように加熱される。第２の温度は、例えば３００℃以上の範囲内の温度である。本実施形態において、被処理体Ｗは、例えば４００℃となるように加熱される。ステップＳ１０５による加熱は、例えば数分間行われる。これにより、第１のホール１２内の全ての第１の犠牲材料１３が解重合する。解重合は、熱分解の一例である。そして、解重合によって発生したイソシアネートおよびアミンが、疎な膜である酸化膜１５を通過することにより、酸化膜１５の下の第１のホール１２から脱離する。これにより、酸化膜１５の下の第１のホール１２から第１の犠牲材料１３が除去され、例えば図９に示されるように、酸化膜１５の下の第１のホール１２に空隙１３’が形成される。図９は、第１の犠牲材料１３が除去された被処理体Ｗの一例を示す断面図である。ステップＳ１０５は、第１の除去工程の一例である。
【００３５】
次に、第１の犠牲材料１３が除去された被処理体Ｗが、図示しない成膜装置内に搬入され、例えば図１０に示されるように、被処理体Ｗの凹部１４に第２の犠牲材料１６が埋め込まれる（Ｓ１０６）。図１０は、凹部１４に第２の犠牲材料１６が埋め込まれた被処理体Ｗの一例を示す断面図である。これにより、第１のホール１２に形成された凹部１４内に第２の犠牲材料１６が埋め込まれる。ステップＳ１０６は、第２の埋込工程の一例である。第２の犠牲材料１６は、例えばＡＬＤにより凹部１４に埋め込まれる。本実施形態において、第２の犠牲材料１６は、ポリシリコン、タングステン、アルミニウムオキサイド（ＡｌＯ）、またはアルミニウムナイトライド（ＡｌＮ）等である。
【００３６】
次に、第１の積層体１１−１の上面が、ＣＭＰ（Chemical  Mechanical  Polishing）により研磨される（Ｓ１０７）。これにより、例えば図１１に示されるように、被処理体Ｗの上面に積層された酸化膜１５および第２の犠牲材料１６が除去される。図１１は、第１の積層体１１−１の上面がＣＭＰにより研磨された被処理体Ｗの一例を示す断面図である。ただし、第１のホール１２の上部には、酸化膜１５および第２の犠牲材料１６が残存する。第１のホール１２の上部に残存している第２の犠牲材料１６の厚さは、凹部１４の深さから酸化膜１５の厚さを引いた厚さである。凹部１４の深さが例えば５０ｎｍであり、酸化膜１５の厚さが例えば３ｎｍである場合、第１のホール１２の上部に残存している第２の犠牲材料１６の厚さは、例えば４７ｎｍである。
【００３７】
次に、上面が研磨された被処理体Ｗが、図示しない成膜装置内に搬入され、例えば図１２に示されるように、第１の積層体１１−１上に第２の積層体１１−２が積層される（Ｓ１０８）。図１２は、第１の積層体１１−１上に第２の積層体１１−２が積層された被処理体Ｗの一例を示す断面図である。第２の積層体１１−２は、第１の積層体１１−１と同様に、互いに誘電率が異なる２種類の絶縁膜が交互に複数積層された構造を有する。具体的には、第２の積層体１１−２は、例えば図１２に示されるように、シリコン酸化膜１１０およびシリコン窒化膜１１１が交互に複数積層された構造を有する。ステップＳ１０８は、第３の積層工程の一例である。
【００３８】
例えば図１２に示されるように、第１の積層体１１−１の空隙１３’の上部に酸化膜１５および第２の犠牲材料１６が存在することにより、第２の積層体１１−２が積層される際に、第２の積層体１１−２によって空隙１３’が埋められることが防止される。そのため、第１の積層体１１−１内の空隙１３’を維持しつつ、第１の積層体１１−１の上に第２の積層体１１−２を積層することができる。
【００３９】
次に、図示しないエッチング装置を用いて、第１のホール１２の延伸方向に沿って第２の積層体１１−２をエッチングすることにより、第２の積層体１１−２における第１のホール１２に対応する位置に第２のホール１７が形成される（Ｓ１０９）。これにより、例えば図１３に示されるように、第２の積層体１１−２に第２のホール１７が形成される。図１３は、第２のホール１７が形成された被処理体Ｗの一例を示す断面図である。ステップＳ１０９は、第２のエッチング工程の一例である。
【００４０】
空隙１３’の上の酸化膜１５および第２の犠牲材料１６が、エッチングのストッパの役割を担っている。即ち、空隙１３’の上に酸化膜１５および第２の犠牲材料１６が存在することにより、第２のホール１７の形成過程において空隙１３’の側壁や底部が過度にエッチングされることが防止される。
【００４１】
次に、第２のホール１７が形成された被処理体Ｗから酸化膜１５および第２の犠牲材料１６が除去される（Ｓ１１０）。ステップＳ１１０は、第２の除去工程の一例である。酸化膜１５および第２の犠牲材料１６は、例えばウエットエッチングにより除去される。酸化膜１５および第２の犠牲材料１６が除去されることにより、例えば図１４に示されるように、第１の積層体１１−１の第１のホール１２と第２の積層体１１−２の第２のホール１７とが連通する。これにより、第１のホール１２および第２のホール１７よりもアスペクト比が高いホール１８が被処理体Ｗに形成される。図１４は、酸化膜１５および第２の犠牲材料１６が除去された被処理体Ｗの一例を示す断面図である。図１４に示された被処理体Ｗにさらに所定の加工が施されることにより、３Ｄ−ＮＡＮＤフラッシュメモリ等の半導体メモリが製造される。
【００４２】
以上、第１の実施形態における半導体メモリの製造方法について説明した。本実施形態における半導体メモリの製造方法は、第１の積層工程と、第１のエッチング工程と、第１の埋込工程と、凹部形成工程と、第２の積層工程と、第１の除去工程と、第２の埋込工程と、第３の積層工程と、第２のエッチング工程と、第２の除去工程とを含む。第１の積層工程では、基板上に第１の積層体が積層される。第１のエッチング工程では、第１の積層体１１−１がエッチングされることにより、第１の積層体１１−１に第１のホール１２が形成される。第１の埋込工程では、第１のホール１２内に熱分解可能な有機材料からなる第１の犠牲材料１３が埋め込まれる。凹部形成工程では、第１の積層体１１−１を第１の温度でアニールして第１の犠牲材料１３の一部を熱分解させる、または、第１の積層体１１−１を酸素プラズマに晒して第１の犠牲材料１３の一部をアッシングすることにより、第１のホール１２の上部に凹部１４が形成される。第２の積層工程では、凹部１４内に酸化膜１５が積層される。第１の除去工程では、第１の積層体１１−１が、第１の温度よりも高い第２の温度でアニールされることにより第１の犠牲材料１３全体が熱分解され、酸化膜１５を介して第１の犠牲材料１３が除去される。第２の埋込工程では、第１のホール１２内の酸化膜１５上に第２の犠牲材料１６が埋め込まれる。第３の積層工程では、第１の積層体１１−１および第２の犠牲材料１６上に第２の積層体１１−２が積層される。第２のエッチング工程では、第１のホール１２の延伸方向に沿って第２の積層体１１−２がエッチングされることにより、第２の積層体１１−２における第１のホール１２に対応する位置に第２のホール１７が形成される。第２の除去工程では、酸化膜１５および第２の犠牲材料１６が除去される。これにより、被処理体Ｗにホール１８を形成する際の第１の積層体１１−１および第２の積層体１１−２へのダメージ、および、ホール１８内の残渣を抑制することができる。
【００４３】
また、上記した実施形態において、第１の犠牲材料１３は、複数種類のモノマーの重合により生成された尿素結合を有する重合体である。これにより、第１の犠牲材料１３を容易に生成することができると共に、加熱することで第１の犠牲材料１３を容易に除去することができる。
【００４４】
また、上記した実施形態において、第１の温度は、２５０℃以上３００℃未満の範囲内の温度であり、第２の温度は、３００℃以上の範囲内の温度である。第１の温度が２５０℃以上３００℃未満の範囲内の温度であることにより、第１のホール１２の上部に形成される凹部１４の深さを容易に調整することができる。また、第２の温度が３００℃以上の範囲内の温度であることにより、残渣を残すことなく第１の犠牲材料１３を第１のホール１２内から除去することができる。
【００４５】
また、上記した実施形態において、第１の積層体１１−１および第２の積層体１１−２は、互いに誘電率が異なる第１の絶縁膜および第２の絶縁膜が交互に複数積層された構造を有する。また、第１の絶縁膜は、例えばシリコン酸化膜１１０であり、第２の絶縁膜は、例えばシリコン窒化膜１１１である。これにより、３Ｄ−ＮＡＮＤフラッシュメモリ等の半導体メモリを製造することができる。
【００４６】
［その他］
なお、本願に開示された技術は、上記した実施形態に限定されるものではなく、その要旨の範囲内で数々の変形が可能である。
【００４７】
例えば、上記した実施形態では、第１の積層体１１−１に第１のホール１２が形成され、第２の積層体１１−２に第２のホール１７が形成された後に、第１のホール１２と第２のホール１７とが連結された。これにより、被処理体Ｗに第１のホール１２および第２のホール１７よりもアスペクト比が高いホール１８が形成される。しかし、開示の技術はこれに限られない。例えば、ホール１８が形成された第１の積層体１１−１および第２の積層体１１−２を第１の積層体１１−１とみなして、ステップＳ１０２〜Ｓ１１０の処理がさらに実行されてもよい。さらに、ステップＳ１０２〜Ｓ１１０の処理が２回以上繰り返されてもよい。これにより、被処理体Ｗに任意のアスペクト比のホール１８を形成することができる。
【００４８】
また、上記した実施形態では、第１の犠牲材料１３としてポリ尿素が用いられたが、熱分解可能な有機材料であれば、他の有機材料が用いられてもよい。熱分解可能な有機材料としては、ポリ尿素以外に、ポリウレタン、アクリル樹脂、ポリオレフィン、ポリカーボネート、ポリアミド、フェノール樹脂、または熱気化可能な低分子材料等が考えられる。また、熱分解可能な有機材料は、塗布によって被処理体Ｗのそれぞれの第１のホール１２内に埋め込まれてもよい。
【００４９】
また、上記した実施形態では、一例として半導体メモリに用いられる多層膜のエッチングが説明されたが、開示の技術はこれに限られない。例えば、単層膜のエッチングにおいても、高アスペクト比のホールやトレンチが求められる分野であれば、開示の技術を適用することができる。
【００５０】
また、上記した実施形態では、酸化膜１５が積層された後に、ステップＳ１０５において、第１のホール１２内の第１の犠牲材料１３がアニールにより除去されるが、開示の技術はこれに限られない。例えば、第２の積層体１１−２に第２のホール１７が形成され、ウエットエッチングにより第２のホール１７を介して酸化膜１５および第２の犠牲材料１６が除去された後に、被処理体Ｗをアニールすることにより第１の犠牲材料１３が除去されてもよい。これにより、第２の積層体１１−２が積層される際、または、第２の積層体１１−２に第２のホール１７が形成される際に、酸化膜１５および第２の犠牲材料１６が空隙１３’内に落下することを防止することができる。これにより、第２の積層体１１−２に第２のホール１７が形成された後でも、第１のホール１２の上部に酸化膜１５および第２の犠牲材料１６が残存する。そのため、ウエットエッチングにより第２のホール１７を介して酸化膜１５および第２の犠牲材料１６を容易に除去することができる。
【００５１】
また、上記した実施形態では、第１のホール１２内に第１の犠牲材料１３が埋め込まれた後、第１の犠牲材料１３上に酸化膜１５が積層されたが、開示の技術はこれに限られない。例えば、第１のホール１２内に第１の犠牲材料１３が埋め込まれた後、ＣＭＰにより第１の積層体１１−１の上面の第１の犠牲材料１３が除去され、第１の積層体１１−１上に第２の積層体１１−２が積層されてもよい。そして、第２の積層体１１−２に第２のホール１７を形成した後、被処理体Ｗを例えば４００℃でアニールして第１のホール１２内から第１の犠牲材料１３を除去することにより、第１のホール１２と第２のホール１７とを連結させてもよい。
【００５２】
なお、今回開示された実施形態は全ての点で例示であって制限的なものではないと考えられるべきである。実に、上記した実施形態は多様な形態で具現され得る。また、上記の実施形態は、添付の特許請求の範囲およびその趣旨を逸脱することなく、様々な形態で省略、置換、変更されてもよい。
【符号の説明】
【００５３】
Ｗ  被処理体
１０  基板
１００  ソース拡散層
１１−１  第１の積層体
１１−２  第２の積層体
１１０  シリコン酸化膜
１１１  シリコン窒化膜
１２  第１のホール
１３  第１の犠牲材料
１３’  空隙
１４  凹部
１５  酸化膜
１６  第２の犠牲材料
１７  第２のホール
１８  ホール
４  埋込装置
５  アニール装置
６  アッシング装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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