(57)【要約】【課題】入出力に要するデータ線の数を抑制することのできるＳＲＡＭ、半導体集積回路及びＬＣＤドライバを提供することを目的とする。【解決手段】ＳＲＡＭは、行列状に配置された複数のメモリセルＭＣを有するセルアレイと、入力された入力データを保持し、入力データをメモリセルＭＣへ出力することで、メモリセルＭＣへ入力データの書込みを行う入力部Ｉと、メモリセルＭＣから出力された出力データを保持し、出力データを出力することで、出力データの読出しを行う出力部Ｏとを有する複数の入出力ユニットＩＯＵを有する入出力回路ＩＯと、を備え、各入力部Ｉがシリアル接続されることによって各入力部Ｉへ入力データがシリアル入力され、各出力部Ｏがシリアル接続されることによって各出力部Ｏが保持する出力データがシリアル出力される。【選択図】図３
2020205134.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルを有するセルアレイと、
入力された入力データを保持し、前記入力データを前記メモリセルへ出力することで、前記メモリセルへ前記入力データの書込みを行う入力部と、前記メモリセルから出力された出力データを保持し、前記出力データを出力することで、前記出力データの読出しを行う出力部とを有する複数の入出力ユニットを有する入出力回路と、
を備え、
各前記入力部がシリアル接続されることによって各前記入力部へ前記入力データがシリアル入力され、
各前記出力部がシリアル接続されることによって各前記出力部が保持する前記出力データがシリアル出力されるＳＲＡＭ。
【請求項２】
前記入力部は、出力側の接続先として、前記メモリセル及びシリアル接続された他の前記入力部のいずれか１方を選択する出力側セレクタを備え、
前記出力部は、入力側の接続先として、前記メモリセル及びシリアル接続された他の前記出力部のいずれか１方を選択する入力側セレクタを備える請求項１に記載のＳＲＡＭ。
【請求項３】
前記入出力回路は、シリアル接続された前記入力部において、所定の前記入力部の間に、後段の前記入力部の入力側の接続先として、前段の前記入力部及び外部入力端子のいずれか１方を選択する入力側分割セレクタを有する請求項１または２に記載のＳＲＡＭ。
【請求項４】
前記入出力回路は、シリアル接続された前記出力部において、所定の前記出力部の間に、前段の前記出力部の出力側の接続先として、後段の前記出力部及び外部出力端子のいずれか１方を選択する出力側分割セレクタを有する請求項１から３のいずれか１項に記載のＳＲＡＭ。
【請求項５】
前記シリアル入力は、シリアル接続された前記入力部のうち最前段の前記入力部へ入力されたシリアル形式の前記入力データを、所定のクロック信号に基づいて次段の前記入力部へシフトさせ、シリアル接続された各前記入力部へ前記入力データを入力する請求項１から４のいずれか１項に記載のＳＲＡＭ。
【請求項６】
前記シリアル出力は、所定のクロック信号に基づいてシリアル接続された各前記出力部が保持する前記出力データをシフトさせ、シリアル接続された前記出力部のうち最後段の前記出力部からシリアル形式の前記出力データを出力させる請求項１から５のいずれか１項に記載のＳＲＡＭ。
【請求項７】
前記入力部は、入力側の接続先として、シリアル接続された他の前記入力部及び外部入力端子のいずれか１方を選択する入力側セレクタを備え、
前記出力部は、出力側の接続先として、シリアル接続された他の前記出力部及び外部出力端子のいずれか１方を選択する出力側セレクタを備える請求項１から６のいずれか１項に記載のＳＲＡＭ。
【請求項８】
行列状に配置された複数のメモリセルを有するセルアレイと、
入力された入力データを保持し前記メモリセルへ出力する入力部と、前記メモリセルから出力された出力データを保持し出力する出力部とを有する複数の入出力ユニットを有する入出力回路と、
を備え、
前記入力部は、
入力側の接続先として、シリアル接続された他の前記入力部及び外部入力端子のいずれか１方を選択する第１入力側セレクタと、
出力側の接続先として、前記メモリセル及びシリアル接続された他の前記入力部のいずれか１方を選択する第１出力側セレクタと、
を有し、
前記出力部は、
入力側の接続先として、前記メモリセル及びシリアル接続された他の前記出力部のいずれか１方を選択する第２入力側セレクタと、
出力側の接続先として、シリアル接続された他の前記出力部及び外部出力端子のいずれか１方を選択する第２出力側セレクタと、
を有し、
前記入出力回路は、
シリアル接続された前記入力部において、所定の前記入力部の間に、後段の前記入力部の入力側の接続先として、前段の前記入力部及び外部入力端子のいずれか１方を選択する入力側分割セレクタと、
シリアル接続された前記出力部において、所定の前記出力部の間に、前段の前記出力部の出力側の接続先として、後段の前記出力部及び外部出力端子のいずれか１方を選択する出力側分割セレクタと、
を有するＳＲＡＭ。
【請求項９】
請求項１から８のいずれか１項に記載のＳＲＡＭを備えた半導体集積回路。
【請求項１０】
請求項９に記載の半導体集積回路を備えたＬＣＤドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ、半導体集積回路及びＬＣＤドライバに関するものである。
【背景技術】
【０００２】
揮発性の半導体メモリの一種であるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、高速動作可能で消費電力が低いため高速性や低消費電力性が求められる機器に用いられている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＳＲＡＭは、高速性の観点から出力のビット数に応じたデータがパラレル形式で出力される。例えば、３２ビットのＳＲＡＭでは、入力端子が３２ビット分、出力端子が３２ビット分必要であり、計６４ビット分のデータを伝送するためにＳＲＡＭの外部端子が６４つとなり、集積回路内において外部端子に接続されるデータ線（ＳＲＡＭと外部要素とを接続するための配線）を６４本配置しなければならない。各ビットのデータをパラレルで出力することによって、高速に読み書きが可能となる一方で、ＳＲＡＭを含む集積回路内においてデータ線に多くの面積を要することとなる。
【０００４】
また、ＳＲＡＭは集積回路における配置条件から、ＳＲＡＭのインスタンスが横長に配置される場合がある。このような場合には、横方向の長さがミリメートルオーダーとなることもあり、各ビットのデータをパラレルで出力することとすると、データ線の占有面積がさらに増大する。
【０００５】
一方で、ＳＲＡＭに対する高速性の要求が低い機器では、パラレル出力による高速性が過剰性能となる場合があり、このような場合でも、パラレル出力によりデータ線に多くの面積を要していた。
【０００６】
本発明は、このような事情に鑑みてなされたものであって、入出力に要するデータ線の数を抑制することのできるＳＲＡＭ、半導体集積回路及びＬＣＤドライバを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１態様は、行列状に配置された複数のメモリセルを有するセルアレイと、入力された入力データを保持し、前記入力データを前記メモリセルへ出力することで、前記メモリセルへ前記入力データの書込みを行う入力部と、前記メモリセルから出力された出力データを保持し、前記出力データを出力することで、前記出力データの読出しを行う出力部とを有する複数の入出力ユニットを有する入出力回路と、を備え、各前記入力部がシリアル接続されることによって各前記入力部へ前記入力データがシリアル入力され、各前記出力部がシリアル接続されることによって各前記出力部が保持する前記出力データがシリアル出力されるＳＲＡＭである。
【０００８】
上記のような構成によれば、行列状に配置された複数のメモリセルを有するセルアレイに対して設けたデータの読み書きを行う入出力ユニットにおいて、入力された入力データを保持し、入力データをメモリセルへ出力することで、メモリセルへ入力データの書込みを行う入力部と、メモリセルから出力された出力データを保持し、出力データを出力することで、出力データの読出しを行う出力部とを有することとしている。そして、各入力部がシリアル接続されることによって各入力部へ入力データがシリアル入力され、各出力部がシリアル接続されることによって各出力部が保持する出力データがシリアル出力される。このため、メモリセルへデータの書き込みを行うために各入出力ユニットの入力部へ入力データを入力する場合に、シリアル接続された各入力部へ入力データをシリアル入力することが可能となる。シリアル接続された各入力部へデータ入力は例えばシリアル接続の端の入力部から行うことができるため、各入出力ユニットの入力部へデータをパラレル入力する場合と比較して、入力に要するデータ線の数を抑制することが可能となる。
【０００９】
また、メモリセルからの出力データの読出しを行うために各入出力ユニットの出力部から出力データを出力する場合に、シリアル接続された各出力部から出力データをシリアル出力することが可能となる。シリアル接続された各出力部からのデータ出力は例えばシリアル接続の端の出力部から行うことができるため、各入出力ユニットの出力部からデータをパラレル出力する場合と比較して、出力に要するデータ線の数を抑制することが可能となる。
【００１０】
例えば、入出力ユニットが３２ビット分ある場合には、パラレル出力に要するデータ線は、３２本となる。しかしながら、入出力ユニットを４分割（３２ビットを８ビット単位で分割）した場合には、８ビット単位でシリアル出力することが可能となるため、データの出力に要するデータ線は４本となる。このため、データ線に要する面積を効果的に低減することが可能となる。
【００１１】
上記ＳＲＡＭにおいて、前記入力部は、出力側の接続先として、前記メモリセル及びシリアル接続された他の前記入力部のいずれか１方を選択する出力側セレクタを備え、前記出力部は、入力側の接続先として、前記メモリセル及びシリアル接続された他の前記出力部のいずれか１方を選択する入力側セレクタを備えることとしてもよい。
【００１２】
上記のような構成によれば、入力部は、出力側の接続先としてメモリセル及びシリアル接続された他の入力部のいずれか１方を選択する出力側セレクタを備えるため、入力部の出力側の接続先としてメモリセルを選択することでメモリセルへの入力データの書込みを行うことができ、入力部の出力側の接続先としてシリアル接続された他の入力部を選択することで入力部をシリアル接続することが可能となる。また、出力部は、入力側の接続先として、メモリセル及びシリアル接続された他の出力部のいずれか１方を選択する入力側セレクタを備えるため、出力部の入力側の接続先としてメモリセルを選択することでメモリセルからの出力データの読出しを行うことができ、出力部の入力側の接続先としてシリアル接続された他の出力部を選択することで出力部をシリアル接続することが可能となる。
【００１３】
上記ＳＲＡＭにおいて、前記入出力回路は、シリアル接続された前記入力部において、所定の前記入力部の間に、後段の前記入力部の入力側の接続先として、前段の前記入力部及び外部入力端子のいずれか１方を選択する入力側分割セレクタを有することとしてもよい。
【００１４】
上記のような構成によれば、シリアル接続された入力部において、所定の入力部の間に、後段の入力部の入力側の接続先として、前段の入力部及び外部入力端子のいずれか１方を選択する入力側分割セレクタを有するため、入力部のシリアル接続状態を変更することが可能となる。すなわち、後段の入力部の入力側の接続先として前段の入力部を選択することで、所定の入力部の間をシリアル接続することが可能となる。また、後段の入力部の入力側の接続先として外部入力端子を選択することで、シリアル接続された入力部を所定の入力部の間で分割することが可能となる。このため、シリアル接続された入力部のシリアル接続状態を分割することが可能となる。
【００１５】
上記ＳＲＡＭにおいて、前記入出力回路は、シリアル接続された前記出力部において、所定の前記出力部の間に、前段の前記出力部の出力側の接続先として、後段の前記出力部及び外部出力端子のいずれか１方を選択する出力側分割セレクタを有することとしてもよい。
【００１６】
上記のような構成によれば、シリアル接続された出力部において、所定の出力部の間に、前段の出力部の出力側の接続先として、後段の出力部及び外部出力端子のいずれか１方を選択する出力側分割セレクタを有するため、出力部のシリアル接続状態を変更することが可能となる。すなわち、前段の出力部の出力側の接続先として後段の出力部を選択することで、所定の出力部の間をシリアル接続することが可能となる。また、前段の出力部の出力側の接続先として外部出力端子を選択することで、シリアル接続された出力部を所定の出力部の間で分割することが可能となる。このため、シリアル接続された出力部のシリアル接続状態を分割することが可能となる。
【００１７】
上記ＳＲＡＭにおいて、前記シリアル入力は、シリアル接続された前記入力部のうち最前段の前記入力部へ入力されたシリアル形式の前記入力データを、所定のクロック信号に基づいて次段の前記入力部へシフトさせ、シリアル接続された各前記入力部へ前記入力データを入力することとしてもよい。
【００１８】
上記のような構成によれば、シリアル接続された入力部のうち最前段の入力部へ入力されたシリアル形式の入力データを、所定のクロック信号に基づいて次段の入力部へシフトさせ、シリアル接続された各入力部へ入力データを格納することによって、最前段の入力部へ接続されたデータ線のみで、シリアル接続された各入力部へ入力データの格納が可能となる。このため、データ線の数を抑制しデータ線に要する面積を効果的に低減することが可能となる。
【００１９】
上記ＳＲＡＭにおいて、前記シリアル出力は、所定のクロック信号に基づいてシリアル接続された各前記出力部が保持する前記出力データをシフトさせ、シリアル接続された前記出力部のうち最後段の前記出力部からシリアル形式の前記出力データを出力させることとしてもよい。
【００２０】
上記のような構成によれば、所定のクロック信号に基づいてシリアル接続された各出力部が保持する出力データをシフトさせ、シリアル接続された出力部のうち最後段の出力部からシリアル形式の出力データを出力させることによって、最後段の出力部へ接続されたデータ線のみで、シリアル接続された各出力部から出力データを出力させることが可能となる。このため、データ線の数を抑制しデータ線に要する面積を効果的に低減することが可能となる。
【００２１】
上記ＳＲＡＭにおいて、前記入力部は、入力側の接続先として、シリアル接続された他の前記入力部及び外部入力端子のいずれか１方を選択する入力側セレクタを備え、前記出力部は、出力側の接続先として、シリアル接続された他の前記出力部及び外部出力端子のいずれか１方を選択する出力側セレクタを備えることとしてもよい。
【００２２】
上記のような構成によれば、入力部は、入力側の接続先として、シリアル接続された他の入力部及び外部入力端子のいずれか１方を選択する入力側セレクタを有する。このため、入力側の接続先としてシリアル接続された他の入力部を選択すれば入力部間をシリアル接続することができ、接続先として外部入力端子を選択すれば各入力部へ直接入力データを入力すること（パラレル入力）が可能となる。また、出力部は、出力側の接続先として、シリアル接続された他の出力部及び外部出力端子のいずれか１方を選択する出力側セレクタを有する。このため、出力側の接続先としてシリアル接続された他の出力部を選択すれば出力部間をシリアル接続することができ、接続先として外部出力端子を選択すれば各出力部から直接出力データを出力すること（パラレル出力）が可能となる。
【００２３】
本発明の第２態様は、行列状に配置された複数のメモリセルを有するセルアレイと、入力された入力データを保持し前記メモリセルへ出力する入力部と、前記メモリセルから出力された出力データを保持し出力する出力部とを有する複数の入出力ユニットを有する入出力回路と、を備え、前記入力部は、入力側の接続先として、シリアル接続された他の前記入力部及び外部入力端子のいずれか１方を選択する第１入力側セレクタと、出力側の接続先として、前記メモリセル及びシリアル接続された他の前記入力部のいずれか１方を選択する第１出力側セレクタと、を有し、前記出力部は、入力側の接続先として、前記メモリセル及びシリアル接続された他の前記出力部のいずれか１方を選択する第２入力側セレクタと、出力側の接続先として、シリアル接続された他の前記出力部及び外部出力端子のいずれか１方を選択する第２出力側セレクタと、を有し、前記入出力回路は、シリアル接続された前記入力部において、所定の前記入力部の間に、後段の前記入力部の入力側の接続先として、前段の前記入力部及び外部入力端子のいずれか１方を選択する入力側分割セレクタと、シリアル接続された前記出力部において、所定の前記出力部の間に、前段の前記出力部の出力側の接続先として、後段の前記出力部及び外部出力端子のいずれか１方を選択する出力側分割セレクタと、を有するＳＲＡＭである。
【００２４】
上記のような構成によれば、入力部へ入力データを入力する場合に、第１入力側セレクタにおいて外部入力端子を選択することでパラレル入力を行うことが可能となる。また、入力部へ入力データを入力する場合に、第１入力側セレクタにおいてシリアル接続された他の入力部を選択し、第１出力側セレクタにおいてシリアル接続された他の入力部を選択することによって、各入力部をシリアル接続して、各入力部へ入力データをシリアル入力することが可能となる。また、第１出力側セレクタにおいて、メモリセルを選択することにより、入力された入力データをメモリセルへ出力して、書き込みを行うことが可能となる。
【００２５】
また、第２入力側セレクタにおいて、メモリセルを選択することで、メモリセルから出力部へ出力データを出力することができる。また、第２入力側セレクタにおいてシリアル接続された他の出力部を選択し、第２出力側セレクタにおいてシリアル接続された他の出力部を選択することによって、各出力部をシリアル接続して、各出力部から出力データをシリアル出力することが可能となる。また、第２出力側セレクタにおいて、外部出力端子を選択することによってパラレル出力を行うことが可能となる。
【００２６】
また、シリアル接続された入力部において、所定の入力部の間に、後段の入力部の入力側の接続先として、前段の入力部及び外部入力端子のいずれか１方を選択する入力側分割セレクタを有するため、入力部のシリアル接続状態を変更することが可能となる。すなわち、後段の入力部の入力側の接続先として前段の入力部を選択することで、所定の入力部の間をシリアル接続することが可能となる。また、後段の入力部の入力側の接続先として外部入力端子を選択することで、シリアル接続された入力部を所定の入力部の間で分割することが可能となる。また、シリアル接続された出力部において、所定の出力部の間に、前段の出力部の出力側の接続先として、後段の出力部及び外部出力端子のいずれか１方を選択する出力側分割セレクタを有するため、出力部のシリアル接続状態を変更することが可能となる。すなわち、前段の出力部の出力側の接続先として後段の出力部を選択することで、所定の出力部の間をシリアル接続することが可能となる。また、前段の出力部の出力側の接続先として外部出力端子を選択することで、シリアル接続された出力部を所定の出力部の間で分割することが可能となる。
【００２７】
本発明の第３態様は、上記のＳＲＡＭを備えた半導体集積回路である。
【００２８】
本発明の第４態様は、上記の半導体集積回路を備えたＬＣＤドライバである。
【発明の効果】
【００２９】
本発明によれば、入出力に要するデータ線の数を抑制することができるという効果を奏する。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態に係るＳＲＡＭの概略構成を示す図である。
【図２】本発明の一実施形態に係るＳＲＡＭインスタンスの構成例を示す図である。
【図３】本発明の一実施形態に係る入出力回路の構成例を示す図である。
【図４】本発明の一実施形態に係る入力部の構成例を示す図である。
【図５】本発明の一実施形態に係る出力部の構成例を示す図である。
【図６】本発明の一実施形態に係る入出力回路のパラレル入出力モードを示す図である。
【図７】本発明の一実施形態に係る入出力回路のシリアル入出力モード（分割あり）を示す図である。
【図８】本発明の一実施形態に係る入出力回路のシリアル入出力モード（分割なし）を示す図である。
【図９】本発明の一実施形態に係る入出力回路の各動作モードに要するデータ線の占有面積の比較を示す図である。
【図１０】本発明の一実施形態に係る入出力回路のシリアル出力の動作を説明する図である。
【図１１】本発明の一実施形態に係る入出力回路のシリアル入力の動作を説明する図である。
【発明を実施するための形態】
【００３１】
以下に、本発明に係るＳＲＡＭ、半導体集積回路及びＬＣＤドライバの一実施形態について、図面を参照して説明する。
なお、本実施形態におけるＳＲＡＭは、半導体集積器回路に備えられ、例えばＬＣＤドライバ等の機器に搭載される。ＳＲＡＭが搭載される機器については、ＳＲＡＭに要求される高速性能が低い装置であればＬＣＤドライバに限定されず適用することが可能である。また、本実施形態におけるＳＲＡＭは、ｅＳＲＡＭ（内蔵ＳＲＡＭ）としてもよい。
【００３２】
図１は、本発明の一実施形態に係るＳＲＡＭの構成を示す図である。図１に示すように、ＳＲＡＭには、複数のＳＲＡＭインスタンスＳＩが複数設けられている。ＳＲＡＭインスタンスＳＩは、ＳＲＡＭを構成する単位要素であり、ＳＲＡＭインスタンスＳＩを複数設けることによってシステム（半導体集積回路）の必要とする容量を持つＳＲＡＭが構成されている。ＳＲＡＭインスタンスＳＩは、図２に示すように様々な形状とすることが可能である。図２に示すように、ＳＲＡＭインスタンスＳＩは、Ｌ字型や２ＭＡＴ型、４ＭＡＴ型等がある。図１では、ＳＲＡＭインスタンスＳＩが２ＭＡＴ型である場合を例として示している。
【００３３】
図１に示すようにＳＲＡＭインスタンスＳＩには、セルアレイＣＡと、ワード線ドライバＷＤと、入出力回路ＩＯとを備えている。なお、他の型のＳＲＡＭインスタンスＳＩにおいても、同様に、セルアレイＣＡと、ワード線ドライバＷＤと、入出力回路ＩＯとを備えている。なお、各ＳＲＡＭインスタンスＳＩには、ＳＲＡＭインスタンスＳＩを制御する制御部ＣＬが設けられており、ＳＲＡＭ全体を制御する制御ブロックＣＢが設けられている。以降に説明する各種処理は、制御部ＣＬや制御ブロックＣＢで制御されてもよいし、各端子へ外部から直接信号が入力されて制御されることとしてもよい。ＳＲＡＭインスタンスＳＩの構成については、セルアレイＣＡと入出力回路ＩＯを備えていれば他の構成とすることも可能である。
【００３４】
セルアレイＣＡは、行列状に配置された複数のメモリセルＭＣを有している。メモリセルＭＣは、フリップフロップとなっており、データの保持を行うことができる。メモリセルＭＣは、例えばＣＭＯＳ型や、高抵抗負荷型、ＴＦＴ負荷型などとすることができる。メモリセルＭＣは、行方向に第０行目から第ｍ行目まで、列方向に第０列目から第ｎ列目まで配置されるものとすると、（ｍ＋１）×（ｎ＋１）個のメモリセルＭＣがセルアレイＣＡに配置されることとなる。セルアレイＣＡでは、行に対応してワード線が設けられており、列に対応してビット線が設けられている。各ワード線は、対応する行に設けられている各メモリセルＭＣに接続され、各ビット線は、対応する列に設けられている各メモリセルＭＣに接続されている。各ワード線は、ワード線ドライバＷＤに接続されており、各ビット線は、入出力回路ＩＯに接続されている。すなわち、ワード線は、メモリセルＭＣの行数に対応して（ｍ＋１）本設けられており、ビット線（ｂｉｔ線（ＢＴ）及び／ｂｉｔ線（ＢＢ）の対（ビット線対）であり、Ｔｒｕｅ／Ｂａｒの差動ビット線）は、メモリセルＭＣの列数に対応して（ｎ＋１）本設けられている。なお、セルアレイＣＡの構成については、各メモリセルＭＣに対してデータの読み書きを行うことができれば、上記構成に限定されない。
【００３５】
ワード線がＨｉｇｈとなることによって対応する行のメモリセルＭＣに対して読み出し／書き込みが可能となる。ワード線がＨｉｇｈとなると、対応する行のメモリセルＭＣが活性化され、格納されていたデータはビット線に出力され（読み出し）、入出力回路ＩＯにおいてデータをビット線に出力することでメモリセルＭＣにデータを格納できる（書き込み）。
【００３６】
ビット線は、ｂｉｔ線及び／ｂｉｔ線の対となっている。例えば、データがＨｉｇｈ（１）の場合には、ｂｉｔ線はＨｉｇｈ、／ｂｉｔ線はＬｏｗとなり、データがＬｏｗ（０）の場合には、ｂｉｔ線はＬｏｗ、／ｂｉｔ線はＨｉｇｈなる。データの読み出しを行う場合には、ｂｉｔ線及び／ｂｉｔ線は差動型センスアンプに入力され、ｂｉｔ線及び／ｂｉｔ線のどちらが高いかを判別して、ＨｉｇｈまたはＬｏｗが入出力回路ＩＯへ出力される。なお、センスアンプは、シングルエンド型としてもよいし、ラッチ型やカレントミラー型の差動型としてもよい。またはセンスアンプ（差動型センスアンプ）を使わない構成としてもよい。
【００３７】
データの書き込みを行う場合には、入出力回路ＩＯから出力されたデータはライトアンプに入力され、ライトアンプは入力されたデータに基づいてｂｉｔ線及び／ｂｉｔ線へ出力を行う（ＨｉｇｈまたはＬｏｗ）。
【００３８】
このように、ワード線に対応して所定の行のメモリセルＭＣが活性化され、対応する列に対してビット線によりデータの読み書きが行われるため、行列配置された所定のメモリセルＭＣに対してデータの読み書きを行うことが可能となる。例えば、第１行目のワード線によって第１行目の各メモリセルＭＣが活性化され、第１０列目のビット線よりデータを読み出す場合には、第１行目第１０列目に配置されたメモリセルＭＣよりデータを読み出すこととなる。
【００３９】
ワード線ドライバＷＤは、与えられたアドレス信号に従って、対応する行のワード線を活性化する。例えば、ワード線ドライバＷＤは、対応する行のワード線をＨｉｇｈ状態とすることによってワード線を活性化する。これにより、対応する行の各メモリセルＭＣが活性化されるため、活性化された各メモリセルＭＣに対してデータの読み書きを行うことが可能な状態となる。
【００４０】
入出力回路ＩＯは、セルアレイＣＡの各メモリセルＭＣに対してデータの読み書きを行う。入出力回路ＩＯは、各ビット線が対応して接続されている。入出力回路ＩＯは、図３に示すように、複数の入出力ユニットＩＯＵを有している。なお、図３に示す入出力回路ＩＯでは、一例として、入出力ユニットＩＯＵを８つ（８ビット分）備える構成としている。図３では、各入出力ユニットＩＯＵから入力されるパラレル入力端子をＤＩ［０］〜ＤＩ［７］と示し、各入出力ユニットＩＯＵから出力されるパラレル出力端子をＱ［０］〜Ｑ［７］と示し、シリアル接続された入力部Ｉへ入力されるシリアル入力端子をＳＩ［０］、ＳＩ［１］と示し、シリアル接続された出力部Ｏから出力されるシリアル出力端子をＳＯ［０］、ＳＯ［１］と示している。なお、ＳＲＡＭ１のビット番号の付け方については上記に限定されず設定することも可能である。例えば、図３の示す回路において、偶数ビット（例えば、ＤＩ［０］、ＤＩ［２］、ＤＩ［４］・・・）と奇数ビット（例えば、ＤＩ［１］、ＤＩ［３］、ＤＩ［５］・・・）を分けて配置してもよい。このように、図３において、入力部Ｉ及び出力部Ｏは８ビット分の情報を保持及び入出力可能となっている。なお、入出力回路ＩＯの構成（入出力ユニットＩＯＵの設置数等）については図３の構成に限定されない。また、図３に示す入出力回路ＩＯでは、一例として、入出力ユニットＩＯＵを４つごと分け、セレクタ（ＩＤＳ、ＯＤＳ）でシリアル接続状態を変更可能としているが、分割する箇所及び分割数については図３の構成に限定されない。
【００４１】
入出力ユニットＩＯＵは、例えば複数のビット線に対して１つ設けられている。例えば、ビット線４本毎（４列毎）に１つの入出力ユニットＩＯＵが設けられている。入出力ユニットＩＯＵは、例えばビット線セレクタを介して複数のビット線と接続可能とされており、１つの入出力ユニットＩＯＵに対して複数のビット線のいずれか１つを選択して接続させることができる。すなわち、各ビット線は、センスアンプ／ライトアンプを介してビット線セレクタへ接続されており、ビット線セレクタにより選択されたビット線（列）が入出力ユニットＩＯＵと接続される。
【００４２】
図３に示されるように、入出力ユニットＩＯＵは、メモリセルＭＣへデータの書込みを行う入力部ＩとメモリセルＭＣからデータの読出しを行う出力部Ｏと、セレクタＩＯＳとを有している。なお、各入出力ユニットＩＯＵは同様の構成となっており、入出力ユニットＩＯＵを並べ、端子（入出力ユニットＩＯＵの入力及び出力に係る端子であり、例えば端子ａ〜ｆとする。）を適切に接続することによって構成される。
【００４３】
入力部Ｉは、入力された入力データを保持し、入力データをメモリセルＭＣへ出力することで、メモリセルＭＣへ入力データの書込みを行う。各入力部Ｉがシリアル接続されることによって各入力部Ｉへ入力データがシリアル入力される。入力部Ｉは、フリップフロップ（ＦＦ）構造となっており、２入力−２出力構成となっている。すなわち、入力部Ｉは、入力側の接続先を選択する入力側セレクタ（第１入力側セレクタ）ＩＳ１及び出力側の接続先を選択する出力側セレクタ（第１出力側セレクタ）ＯＳ１を有し、２入力−２出力が構成されている。
【００４４】
入力部Ｉは、具体的には図４に示す構成である。なお、図４の構成は一例であり該構成に限定されない。図４に示すように、入力部Ｉは、第１入力端子Ａと、第２入力端子Ｂとのいずれか１方を選択する入力側セレクタＩＳ１がラッチＰＬ１と接続されており、ラッチＰＬ１が出力側セレクタＯＳ１に接続されている。そして、出力側セレクタＯＳ１は、インバータＩＮ５を介した第１出力端子Ｃ及びラッチＳＬ１を介した第２出力端子Ｄと接続されている。第１入力端子Ａには、パラレル入力端子が接続され、第２入力端子Ｂには、シリアル接続された他の（前段の）入力部Ｉが接続され（なお、入力部Ｉが最前段の場合にはシリアル入力端子が接続される）、第１出力端子Ｃは、メモリセルＭＣ（ライトアンプ）に対して接続されており、第２出力端子Ｄには、シリアル接続された他の（後段の）入力部Ｉが接続される（なお、入力部Ｉが最高段の場合にはオープンとされる）。なお、入力側セレクタＩＳ１は、後述するように、入力側の接続先として、シリアル接続された他の入力部Ｉ及びパラレル入力端子（外部入力端子）のいずれか１方を選択するものである。なお、出力側セレクタＯＳ１は、後述するように、出力側の接続先として、メモリセルＭＣ及びシリアル接続された他の入力部Ｉのいずれか１方を選択するものである。ラッチＰＬ１では、入力側セレクタＩＳ１からトランスファーゲートＴＧ１を介してインバータＩＮ１へ接続され、インバータＩＮ１の出力は出力側セレクタＯＳ１へ接続されるとともに、インバータＩＮ２及びトランスファーゲートＴＧ２を介してインバータＩＮ１の入力側へ帰還接続されている。ラッチＳＬ１では、出力側セレクタＯＳ１からトランスファーゲートＴＧ３を介してインバータＩＮ３へ接続され、インバータＩＮ３の出力は第２出力端子Ｄへ接続されるとともに、インバータＩＮ４及びトランスファーゲートＴＧ４を介してインバータＩＮ３の入力側へ帰還接続されている。なお、ラッチＰＬ１及びラッチＳＬ１は同様の構成である。
【００４５】
また、ラッチＰＬ１のトランスファーゲートＴＧ１、ＴＧ４には後述するクロック信号ＩＯＣＫが入力され、ラッチＳＬ１のトランスファーゲートＴＧ２、ＴＧ３にはクロック信号ＩＯＣＫの反転信号が入力される。すなわち、クロック信号ＩＯＣＫがＨｉｇｈのとき（ラッチＰＬ１がデータを取り込み、ラッチＳＬ１がデータを保持する場合）にトランスファーゲートＴＧ１及びトランスファーゲートＴＧ４が導通状態となり、トランスファーゲートＴＧ２とトランスファーゲートＴＧ３が非導通状態となる。また、クロック信号ＩＯＣＫがＬｏｗのとき（ラッチＰＬ１がデータを保持し、ラッチＳＬ１がデータを取り込む場合）にトランスファーゲートＴＧ１及びトランスファーゲートＴＧ４が非導通状態となり、トランスファーゲートＴＧ２とトランスファーゲートＴＧ３が導通状態となる。すなわち、クロック信号ＩＯＣＫがＨｉｇｈのときには、入力側セレクタＩＳ１から入力された値（ＨｉｇｈまたはＬｏｗ）によりラッチＰＬ１の出力が決定され、出力側セレクタＯＳ１へ出力される。出力側セレクタＯＳ１により第１出力端子Ｃが選択されている場合には、ラッチＰＬ１の出力がインバータＩＮ５を介して第１出力端子Ｃへ出力される。出力側セレクタＯＳ１により第２出力端子Ｄ側（すなわちラッチＳＬ１側）が選択されている場合には、クロック信号ＩＯＣＫがＬｏｗのときにラッチＰＬ１の出力が入力され、該入力に応じてラッチＳＬ１の出力が決定され、第２出力端子Ｄへ出力される。このように、入力部Ｉでは、第１出力端子Ｃ（メモリセルＭＣへ出力される端子）はラッチＳＬ１の出力となり、第２出力端子Ｄ（他の入力部Ｉへ入力される端子）はフリップフロップの出力となる。
【００４６】
なお、図４に示す入力部Ｉの構成では、入力の信号が反転せず出力される場合を例としているが、入力部Ｉが接続される他の構成に従って反転出力されることとしてもよい。
【００４７】
入力部Ｉにおける第１入力端子Ａは、入出力ユニットＩＯＵの端子ｃと接続され、第２入力端子Ｂは、入出力ユニットＩＯＵの端子ａと接続され、第２出力端子Ｄは、入出力ユニットＩＯＵの端子ｆと接続されている。なお、第１出力端子Ｃは、セレクタＩＯＳへ接続されている。
【００４８】
出力部Ｏは、メモリセルＭＣから出力された出力データを保持し、出力データを出力することで、出力データの読出しを行う。各出力部Ｏがシリアル接続されることによって各出力部Ｏが保持する出力データがシリアル出力される。出力部Ｏは、フリップフロップ（ＦＦ）構造となっており、２入力−２出力構成となっている。すなわち、出力部Ｏは、入力側の接続先を選択する入力側セレクタ（第２入力側セレクタ）ＩＳ２及び出力側の接続先を選択する出力側セレクタ（第２出力側セレクタ）ＯＳ２を有し、２入力−２出力が構成されている。
【００４９】
出力部Ｏは、具体的には図５に示す構成である。なお、図５の構成は一例であり該構成に限定されない。図５に示すように、出力部Ｏは、第１入力端子Ｅと、第２入力端子Ｆとのいずれか１方を選択する入力側セレクタＩＳ２がラッチＰＬ２と接続されており、ラッチＰＬ２が出力側セレクタＯＳ２に接続されている。そして、出力側セレクタＯＳ２は、インバータＩＮ１０を介した第１出力端子Ｇ及びラッチＳＬ２を介した第２出力端子Ｈと接続されている。第１入力端子Ｅは、メモリセルＭＣ（センスアンプ）に対して接続されており、第２入力端子Ｆには、シリアル接続された他の（前段の）出力部Ｏが接続され（なお、出力部Ｏが最前段の場合にはオープンとされる）、第１出力端子Ｇには、パラレル出力端子が接続され、第２出力端子Ｈには、シリアル接続された他の（後段の）出力部Ｏが接続される（なお、出力部Ｏが最高段の場合にはシリアル出力端子が接続される）。なお、入力側セレクタＩＳ２は、後述するように、入力側の接続先として、メモリセルＭＣ及びシリアル接続された他の出力部Ｏのいずれか１方を選択するものである。なお、出力側セレクタＯＳ２は、後述するように、出力側の接続先として、シリアル接続された他の出力部Ｏ及び外部出力端子（パラレル出力端子）のいずれか１方を選択するものである。ラッチＰＬ２では、入力側セレクタＩＳ２からトランスファーゲートＴＧ６を介してインバータＩＮ６へ接続され、インバータＩＮ６の出力は出力側セレクタＯＳ２へ接続されるとともに、インバータＩＮ７及びトランスファーゲートＴＧ７を介してインバータＩＮ６の入力側へ帰還接続されている。ラッチＳＬ２では、出力側セレクタＯＳ２からトランスファーゲートＴＧ８を介してインバータＩＮ８へ接続され、インバータＩＮ８の出力は第２出力端子Ｈへ接続されるとともに、インバータＩＮ９及びトランスファーゲートＴＧ９を介してインバータＩＮ８の入力側へ帰還接続されている。なお、ラッチＰＬ２及びラッチＳＬ２は同様の構成である。
【００５０】
また、ラッチＰＬ２のトランスファーゲートＴＧ６、ＴＧ９には後述するクロック信号ＩＯＣＫが入力され、ラッチＳＬ２のトランスファーゲートＴＧ７、ＴＧ８にはクロック信号ＩＯＣＫの反転信号が入力される。すなわち、クロック信号ＩＯＣＫがＨｉｇｈのとき（ラッチＰＬ２がデータを取り込み、ラッチＳＬ２がデータを保持する場合）にトランスファーゲートＴＧ６及びトランスファーゲートＴＧ９が導通状態となり、トランスファーゲートＴＧ７とトランスファーゲートＴＧ８が非導通状態となる。また、クロック信号ＩＯＣＫがＬｏｗのとき（ラッチＰＬ２がデータを保持し、ラッチＳＬ２がデータを取り込む場合）にトランスファーゲートＴＧ６及びトランスファーゲートＴＧ９が非導通状態となり、トランスファーゲートＴＧ７とトランスファーゲートＴＧ８が導通状態となる。すなわち、クロック信号ＩＯＣＫがＨｉｇｈのときには、入力側セレクタＩＳ２から入力された値（ＨｉｇｈまたはＬｏｗ）によりラッチＰＬ２の出力が決定され、出力側セレクタＯＳ２へ出力される。出力側セレクタＯＳ２により第１出力端子Ｇが選択されている場合には、ラッチＰＬ２の出力がインバータＩＮ１０を介して第１出力端子Ｇへ出力される。出力側セレクタＯＳ２により第２出力端子Ｈ側（すなわちラッチＳＬ２側）が選択されている場合には、クロック信号ＩＯＣＫがＬｏｗのときにラッチＰＬ２の出力が入力され、該入力に応じてラッチＳＬ２の出力が決定され、第２出力端子Ｈへ出力される。このように、入力部Ｉでは、第１出力端子Ｇ（メモリセルＭＣへ出力される端子）はラッチＳＬ２の出力となり、第２出力端子Ｈ（他の入力部Ｉへ入力される端子）はフリップフロップの出力となる。
【００５１】
なお、図５に示す出力部Ｏの構成では、入力の信号が反転せず出力される場合を例としているが、出力部Ｏが接続される他の構成に従って反転出力されることとしてもよい。
【００５２】
出力部Ｏにおける第２入力端子Ｆは、入出力ユニットＩＯＵの端子ｂと接続され、第１出力端子Ｇは、入出力ユニットＩＯＵの端子ｄと接続され、第２出力端子Ｈは、入出力ユニットＩＯＵの端子ｅと接続されている。なお、第１入力端子Ｅは、セレクタＩＯＳへ接続されている。
【００５３】
セレクタＩＯＳは、メモリセルＭＣ側の接続先として、入力部Ｉ及び出力部Ｏのいずれか１方を選択する。すなわち、セレクタＩＯＳには、入力部Ｉの第１出力端子Ｃと、出力部Ｏの第１入力端子Ｅとが選択可能に接続されている。そして、選択された端子は、メモリセルＭＣ側、すなわち、ビット線セレクタにより選択されたビット線（列）と接続される。具体的には、セレクタＩＯＳにおいて入力部Ｉの第１出力端子Ｃが選択されている場合には、ビット線セレクタにより選択されたビット線へ、対応するライトアンプを介して接続される。また、セレクタＩＯＳにおいて出力部Ｏの第１入力端子Ｅが選択されている場合には、ビット線セレクタにより選択されたビット線へ、対応するセンスアンプを介して接続される。
【００５４】
このように、入出力回路ＩＯにおいては複数の入出力ユニットＩＯＵが設けられている。そして、それぞれの入出力ユニットＩＯＵは互いに接続されている。具体的には、予め設定された複数の入出力ユニットＩＯＵの入力部Ｉはシリアル接続（カスケード接続）されており、予め設定された複数の入出力ユニットＩＯＵの出力部Ｏはシリアル接続（カスケード接続）されている。すなわち、入出力回路ＩＯに含まれる入出力ユニットＩＯＵは、少なくとも２以上の入出力ユニットＩＯＵがシリアル接続（カスケード接続）されている。シリアル接続する入出力ユニットＩＯＵの数が増えるほど、シリアル入力及びシリアル出力によって外部端子の数（外部端子に接続されるデータ線の数）を抑制することが可能となる。本実施形態では、図３に示すように、入出力回路ＩＯに含まれる８つの入出力ユニットＩＯＵがシリアル接続されているものとする。すなわち、各入出力ユニットＩＯＵの入力部Ｉがシリアル接続されており、また、各入出力ユニットＩＯＵの出力部Ｏがシリアル接続されている。
【００５５】
入力部Ｉの接続については、入力部Ｉの出力（第２出力端子Ｄ）と、他の入力部Ｉの入力（第２入力端子Ｂ）と（端子ｆと端子ａと）が接続されることによって、各入力部Ｉがシリアル接続される。具体的には、シリアル接続された入力部Ｉのうち、最前段の入出力ユニットＩＯＵの入力部Ｉの出力（第２出力端子Ｄ）と、次段の入出力ユニットＩＯＵの入力部Ｉの入力（第２入力端子Ｂ）とが接続され、次段以降も同様に接続され、シリアル接続がされる。最前段の入出力ユニットＩＯＵの入力部Ｉの入力（第２入力端子Ｂ）には、外部入力端子であるシリアル入力端子が接続される。最後段の入出力ユニットＩＯＵの出力部Ｏの出力（第２出力端子Ｄ）は、例えばオープン（開放）とする。このように、入力部Ｉがシリアル接続されることによって、Ｄフリップフロップをシリアル接続（カスケード接続）した構成とすることができるため、最前段の入力部Ｉのシリアル入力端子から入力されたシリアル形式の入力データを、所定のクロック信号ＩＯＣＫに基づいて次段の入力部Ｉ（フリップフロップ）へシフトさせることができ、シリアル入力端子に接続したデータ線のみで各入力部Ｉへデータを入力することが可能となる。
【００５６】
また、図３の例では、各入力部Ｉの第１入力端子Ａ（端子ｃ）は、外部入力端子であるパラレル入力端子に接続されている。後述するように、ＯＰＴ端子によってシリアル入力及びパラレル入力のいずれか１方が選択可能となるが、パラレル入力が不要の場合には、パラレル入力端子を設けなくてもよいし、パラレル入力端子を設けても外部と接続するためのデータ線を接続しないこととしてもよい。また、パラレル入力端子を設ける場合には、パラレル入力端子をクランプ（ＨｉｇｈまたはＬｏｗで固定）しておくこととしてもよい。
【００５７】
出力部Ｏの接続については、出力部Ｏの出力（第２出力端子Ｈ）と、他の出力部Ｏの入力（第２入力端子Ｆ）と（端子ｅと端子ｂと）が接続されることによって、各出力部Ｏがシリアル接続される。具体的には、シリアル接続された出力部Ｏのうち、最前段の入出力ユニットＩＯＵの出力部Ｏの出力（第２出力端子Ｈ）と、次段の入出力ユニットＩＯＵの出力部Ｏの入力（第２入力端子Ｆ）とが接続され、次段以降も同様に接続され、シリアル接続がされる。最前段の入出力ユニットＩＯＵの出力部Ｏの入力（第２入力端子Ｆ）は、例えばオープン（開放）とする。最後段の入出力ユニットＩＯＵの出力部Ｏの出力（第２出力端子Ｈ）には、外部出力端子であるシリアル出力端子が接続される。このように、出力部Ｏがシリアル接続されることによって、Ｄフリップフロップをシリアル接続（カスケード接続）した構成とすることができるため、所定のクロック信号ＩＯＣＫに基づいてシリアル接続された各出力部Ｏが保持する出力データをシフトさせ、シリアル接続された出力部Ｏのうち最後段の出力部Ｏからシリアル形式の出力データを出力させることができ、最後段の出力部Ｏに接続されたシリアル出力端子に接続したデータ線のみで各出力部Ｏへデータを入力することが可能となる。
【００５８】
また、図３の例では、各出力部Ｏの第１入力端子Ｅ（端子ｄ）は、外部入力端子であるパラレル出力端子に接続されている。後述するように、ＯＰＴ端子によってシリアル出力及びパラレル出力のいずれか１方が選択可能となるが、パラレル出力が不要の場合には、パラレル出力端子を設けなくてもよいし、パラレル出力端子を設けても外部と接続するためのデータ線を接続しないこととしてもよい。
【００５９】
また、図３に示すように、分割セレクタ（入力側分割セレクタＩＤＳ及び出力側分割セレクタＯＤＳ）を用いることによって、シリアル接続状態を分割することが可能となる。具体的には、入出力回路ＩＯには、シリアル接続された入力部Ｉにおいて、所定の入力部Ｉの間に、後段の入力部Ｉの入力側の接続先として、前段の入力部Ｉ及びシリアル入力端子（図３のＳＩ［１］）のいずれか１方を選択する入力側分割セレクタＩＤＳが設けられている。また、入出力回路ＩＯには、シリアル接続された出力部Ｏにおいて、所定の出力部Ｏの間に、前段の出力部Ｏの出力側の接続先として、後段の出力部Ｏ及びシリアル出力端子（図３のＳＯ［０］）のいずれか１方を選択する出力側分割セレクタＯＤＳが設けられている。なお、図３には分割セレクタを用いた構成の一例が示されているが、分割セレクタを用いない構成とすることも可能である。また、分割セレクタを設ける位置については図３の位置に限定されない。
【００６０】
入力側分割セレクタＩＤＳは、シリアル接続された入力部Ｉにおいて、予め設定された２つの入力部Ｉ間の接続状態を変更可能とするためのものであり、シリアル接続された入力部Ｉのシリアル接続状態を、該２つの入力部Ｉ間で分け、分割するものである。すなわち、入力側分割セレクタＩＤＳは、入力部Ｉの出力（第２出力端子Ｄ）と、他の入力部Ｉの入力（第２入力端子Ｂ）と（端子ｆと端子ａと）の間に設けられる。具体的には、入力側分割セレクタＩＤＳは、選択可能なように前段の入力部Ｉの出力（第２出力端子Ｄ）と外部入力端子（シリアル入力端子）が接続されており、これらのうち選択された方と、後段の入力部Ｉの入力（第２入力端子Ｂ）とを接続する。入力側分割セレクタＩＤＳの選択状態は、後述するＯＰＴ端子によって制御される。
【００６１】
図３の例では、入力側分割セレクタＩＤＳにおいて前段の入力部Ｉの出力（第２出力端子Ｄ）と後段の入力部Ｉの入力（第２入力端子Ｂ）とが接続されることによって、８つのすべての入力部Ｉがシリアル接続され、シリアル入力端子（図３のＳＩ［０］）から８つ設けられた各入力部Ｉへデータを入力することが可能となる。そして、入力側分割セレクタＩＤＳにおいて外部入力端子（シリアル入力端子）と後段の入力部Ｉの入力（第２入力端子Ｂ）とが接続されることによって、４つごとに入力部Ｉがシリアル接続され、シリアル入力端子（図３のＳＩ［０］またはＳＩ［１］）から４つ設けられた各入力部Ｉへデータを入力することが可能となる。すなわち、図３の例では、入力側分割セレクタＩＤＳの選択状態を制御することによって、８つの入力部Ｉをシリアル接続する状態と、４つごとに入力部Ｉをシリアル接続する状態とを変更することが可能となる。
【００６２】
出力側分割セレクタＯＤＳは、シリアル接続された出力部Ｏにおいて、予め設定された２つの出力部Ｏ間の接続状態を変更可能とするためのものであり、シリアル接続された出力部Ｏのシリアル接続状態を、該２つの出力部Ｏ間で分け、分割するものである。すなわち、出力側分割セレクタＯＤＳは、出力部Ｏの出力（第２出力端子Ｈ）と、他の出力部Ｏの入力（第２入力端子Ｆ）と（端子ｅと端子ｂと）の間に設けられる。具体的には、出力側分割セレクタＯＤＳは、選択可能なように後段の出力部Ｏの入力（第２入力端子Ｆ）と外部出力端子（シリアル出力端子）が接続されており、これらのうち選択された方と、前段の出力部Ｏの出力（第２出力端子Ｈ）とを接続する。出力側分割セレクタＯＤＳの選択状態は、後述するＯＰＴ端子によって制御される。
【００６３】
図３の例では、出力側分割セレクタＯＤＳにおいて前段の出力部Ｏの出力（第２出力端子Ｈ）と後段の出力部Ｏの入力（第２入力端子Ｆ）とが接続されることによって、８つのすべての出力部Ｏがシリアル接続され、シリアル入力端子（図３のＳＯ［１］）から８つ設けられた各出力部Ｏからデータを出力することが可能となる。そして、出力側分割セレクタＯＤＳにおいて外部出力端子（シリアル出力端子）と後段の出力部Ｏの入力（第２入力端子Ｆ）とが接続されることによって、４つごとに出力部Ｏがシリアル接続され、シリアル出力端子（図３のＳＯ［０］またはＳＯ［１］）から４つ設けられた各出力部Ｏからデータを出力することが可能となる。すなわち、図３の例では、出力側分割セレクタＯＤＳの選択状態を制御することによって、８つの出力部Ｏをシリアル接続する状態と、４つごとに出力部Ｏをシリアル接続する状態とを変更することが可能となる。
【００６４】
入出力回路ＩＯには、オプション端子（以下、「ＯＰＴ端子」という。）が設けられている。ＯＰＴ端子は、入力部Ｉ及び出力部Ｏのセレクタ（ＩＳ１、ＯＳ１、ＩＳ２、ＯＳ２）及び分割セレクタ（ＩＤＳ、ＯＤＳ）の選択状態を設定する。図３の例では、入力部Ｉの入力側セレクタＩＳ１及び出力側セレクタＯＳ１、出力部Ｏの入力側セレクタＩＳ２及び出力側セレクタＯＳ２、入力側分割セレクタＩＤＳ、出力側分割セレクタＯＤＳがＯＰＴ端子によって制御される。ＯＰＴ端子のビット数は、入出力回路ＩＯの動作モードの数に応じて設定される。本実施形態では、ＯＰＴ端子は２ビット分のデータ（００、０１、０１、１１）を設定可能とする。入出力回路ＩＯは、ＯＰＴ端子より００が入力された場合には、後述するパラレル入出力モードとなり、ＯＰＴ端子より０１が入力された場合には、後述するシリアル入出力モード（分割あり）となり、ＯＰＴ端子より１１が入力された場合には、後述するシリアル入出力モード（分割なし）となる。なお、本実施形態では、図３に示すように、入力側分割セレクタＩＤＳと出力側分割セレクタＯＤＳを各１つ設けることとしているため、シリアル接続状態を分割セレクタ（ＩＤＳ、ＯＤＳ）を境界として２つに分割することができる。このため、動作モードは、パラレル入出力モード、シリアル入出力モード（分割あり）、シリアル入出力モード（分割なし）の３パターンとなる。しかしながら、入力側分割セレクタＩＤＳと出力側分割セレクタＯＤＳを各２以上設ける場合には、例えばシリアル接続状態を２分割したり４分割することも可能である。このため、分割セレクタ（ＩＤＳ、ＯＤＳ）の設置数によって動作モードは変化するため（例えば、パラレル入出力モード、シリアル入出力モード（２分割）、シリアル入出力モード（４分割）、シリアル入出力モード（分割なし）など）、各動作モードを切り替え可能なように、ＯＰＴ端子のビット数は設定される。
【００６５】
次に、入出力回路ＩＯにおける各動作モードにおける接続状態について説明する。なお、動作状態とは、パラレル入出力モード、シリアル入出力モード（分割あり）、シリアル入出力モード（分割なし）である。
【００６６】
図６は、パラレル入出力モードにおける入出力回路ＩＯの接続状態を示した図である。なお、図６の接続状態は、ＯＰＴ端子が００を示す場合に対応する。図６では、入力部Ｉ及び出力部Ｏの各セレクタ（ＩＳ１、ＯＳ１、ＩＳ２、ＯＳ２、ＩＤＳ、ＯＤＳ）で選択されている線を実線で表示し、選択されていない線を破線で示している。入力及び出力のいずれを行うかは、セレクタＩＯＳによって設定される。パラレル入力を行う場合には、各入力部Ｉへパラレル入力端子を用いて直接データを入力する。図６に示すように、入力部Ｉでは、入力側セレクタＩＳ１において、パラレル入力端子（ＤＩ［０］−ＤＩ［７］）が選択されており、出力側セレクタＯＳ１において、メモリセルＭＣが選択されている。このため、各パラレル入力端子から直接入力部Ｉへデータの入力を行うことができる。
【００６７】
このように、パラレル入力する場合には、設けた入力部Ｉの数分、すなわち図６では８つのパラレル入力端子（ＤＩ［０］−ＤＩ［７］）を用いる。
【００６８】
パラレル出力を行う場合には、各出力部Ｏからパラレル出力端子を用いて直接データを出力する。図６では、入力部Ｉ及び出力部Ｏの各セレクタ（ＩＳ１、ＯＳ１、ＩＳ２、ＯＳ２、ＩＤＳ、ＯＤＳ）で選択されている線を実線で表示し、選択されていない線を破線で示している。図６に示すように、出力部Ｏでは、入力側セレクタＩＳ２において、メモリセルＭＣが選択されており、出力側セレクタＯＳ２において、パラレル出力端子（Ｑ［０］−Ｑ［７］）が選択されている。このため、各パラレル出力端子から直接データの出力を行うことができる。
【００６９】
このように、パラレル出力する場合には、設けた出力部Ｏの数分、すなわち図６では８つのパラレル出力端子（Ｑ［０］−Ｑ［７］）を用いる。
【００７０】
図７は、シリアル入出力モード（分割あり）における入出力回路ＩＯの接続状態を示した図である。なお、図７では、入力部Ｉへデータを入力する場合及び出力部Ｏからデータを出力する場合の接続状態を示している。図７の接続状態は、ＯＰＴ端子が０１を示す場合に対応する。図７では、入力部Ｉ及び出力部Ｏの各セレクタ（ＩＳ１、ＯＳ１、ＩＳ２、ＯＳ２、ＩＤＳ、ＯＤＳ）で選択されている線を実線で表示し、選択されていない線を破線で示している。なお、図７の例では、入力側分割セレクタＩＤＳにおいてシリアル入力端子（ＳＩ［１］）と後段の入力部Ｉとが接続されており、出力側分割セレクタＯＤＳにおいて前段の出力部Ｏとシリアル出力端子（ＳＯ［０］）とが接続されている場合を示している。入力及び出力のいずれを行うかは、セレクタＩＯＳによって設定される。シリアル入力を行う場合には、各入力部Ｉをシリアル接続し、シリアル入力によりデータを入力する。図７に示すように、入力部Ｉでは、入力側セレクタＩＳ１において、シリアル接続された他の入力部Ｉが選択されており、出力側セレクタＯＳ１において、シリアル接続された他の入力部Ｉが選択されている。そして、入力側分割セレクタＩＤＳ及び出力側分割セレクタＯＤＳにより、８つの入出力ユニットＩＯＵが２分割されている（４つの入出力ユニットＩＯＵ毎に分かれている）。このため、分割して各入力部Ｉをシリアル接続することができ、分割された単位毎に、最前段の入力部Ｉへ入力されたシリアル形式の入力データをシリアル入力端子（ＳＩ［０］−ＳＩ［１］）へ入力し、所定のクロック信号ＩＯＣＫに基づいて次段の入力部Ｉへシフトさせ、シリアル接続された各入力部Ｉへ入力データを入力することができる。
【００７１】
このように、シリアル入力（分割あり）する場合には、分割した数分、すなわち図７では２つシリアル入力端子（ＳＩ［０］−ＳＩ［１］）を用いる。
【００７２】
シリアル出力を行う場合には、各出力部Ｏをシリアル接続し、シリアル出力によりデータを出力するモードである。図７に示すように、出力部Ｏでは、入力側セレクタＩＳ２において、シリアル接続された他の出力部Ｏが選択されており、出力側セレクタＯＳ２において、シリアル接続された他の出力部Ｏが選択されている。そして、入力側分割セレクタＩＤＳ及び出力側分割セレクタＯＤＳにより、８つの入出力ユニットＩＯＵが２分割されている（４つの入出力ユニットＩＯＵ毎に分かれている）。このため、分割して各出力部Ｏをシリアル接続することができ、分割された単位毎に、所定のクロック信号ＩＯＣＫに基づいてシリアル接続された各出力部Ｏが保持する出力データをシフトさせ、シリアル接続された出力部Ｏのうち最後段の出力部Ｏへ接続されたシリアル出力端子（ＳＯ［０］−ＳＯ［１］）からシリアル形式の前記出力データを出力させることができる。
【００７３】
このように、シリアル出力（分割あり）する場合には、分割した数分、すなわち図７では２つシリアル出力端子（ＳＯ［０］−ＳＯ［１］）を用いる。
【００７４】
図８は、シリアル入出力モード（分割なし）における入出力回路ＩＯの接続状態を示した図である。なお、図８では、入力部Ｉへデータを入力する場合及び出力部Ｏからデータを出力する場合の接続状態を示している。図８の接続状態は、ＯＰＴ端子が１１を示す場合に対応する。図８では、入力部Ｉ及び出力部Ｏの各セレクタ（ＩＳ１、ＯＳ１、ＩＳ２、ＯＳ２、ＩＤＳ、ＯＤＳ）で選択されている線を実線で表示し、選択されていない線を破線で示している。なお、図８の例では、入力側分割セレクタＩＤＳにおいて前段の入力部Ｉと後段の入力部Ｉとが接続されており、出力側分割セレクタＯＤＳにおいて前段の出力部Ｏと後段の出力部Ｏとが接続されている場合を示している。入力及び出力のいずれを行うかは、セレクタＩＯＳによって設定される。シリアル入力を行う場合には、各入力部Ｉをシリアル接続し、シリアル入力によりデータを入力する。図８に示すように、入力部Ｉでは、入力側セレクタＩＳ１において、シリアル接続された他の入力部Ｉが選択されており、出力側セレクタＯＳ１において、シリアル接続された他の入力部Ｉが選択されている。このため、各入力部Ｉをシリアル接続することができ、最前段の入力部Ｉへ入力されたシリアル形式の入力データをシリアル入力端子（ＳＩ［０］）へ入力し、所定のクロック信号ＩＯＣＫに基づいて次段の入力部Ｉへシフトさせ、シリアル接続された各入力部Ｉへ入力データを入力することができる。
【００７５】
このように、シリアル入力（分割なし）する場合には、１つシリアル入力端子（ＳＩ［０］）を用いる。
【００７６】
シリアル出力を行う場合には、各出力部Ｏをシリアル接続し、シリアル出力によりデータを出力するモードである。図８に示すように、出力部Ｏでは、入力側セレクタＩＳ２において、シリアル接続された他の出力部Ｏが選択されており、出力側セレクタＯＳ２において、シリアル接続された他の出力部Ｏが選択されている。このため、各出力部Ｏをシリアル接続することができ、所定のクロック信号ＩＯＣＫに基づいてシリアル接続された各出力部Ｏが保持する出力データをシフトさせ、シリアル接続された出力部Ｏのうち最後段の出力部Ｏへ接続されたシリアル出力端子（ＳＯ［１］）からシリアル形式の前記出力データを出力させることができる。
【００７７】
このように、シリアル出力（分割なし）する場合には、１つシリアル出力端子（ＳＯ［１］）を用いる。
【００７８】
このように、各動作モードによって使用する外部端子の数が異なる。外部端子は、外部とのデータの伝達のためにデータ線が接続される。このデータ線はＳＲＡＭを含む半導体集積回路においてＳＲＡＭが占める空間以外の空間に配置されるが、データ線の数が多くなるほど必要な配線面積が増加する。このため、パラレル入出力モードと比較して、シリアル入出力モード（分割あり）またはシリアル入出力モード（分割なし）では必要な外部端子の数を抑制することができるため、データ線の数を抑制することができる。例えば、図９は配線に要する面積を示す図である。図９では、パラレル入出力モードの場合に要するデータ線が占める面積と、シリアル入出力モード（分割なし）の場合に要するデータ線が占める面積が比較されている。パラレル入出力モードでは、図６の例では、パラレル入力端子が８つ、パラレル出力端子が８つ必要であるため、計１６本のデータ線が必要となる。一方で、シリアル入出力モード（分割なし）では、図８の例では、シリアル入力端子が１つ、シリアル出力端子が１つ必要であるため、計２本のデータ線が必要となる。すなわち、シリアル入出力モード（分割なし）におけるデータ線の占有面積は、パラレル入出力モードにおけるデータ線の占有面積に対して１／８とすることができる。本実施形態では、入出力ユニットＩＯＵが８つの場合を例として説明しているが、ビット数の増大に対して、面積低減の効果は顕著となる。
【００７９】
次に、シリアル入出力モード（分割なし）における入出力回路ＩＯの動作を説明する。図１０は、シリアル出力（Ｒｅａｄ）を示す図であり、図１１は、シリアル入力（Ｗｒｉｔｅ）を示す図である。なお、図１０及び図１１は、図３等に示すように、入出ユニットが８ビット分設けられる場合に対応している。
【００８０】
まず、図１０を用いて、シリアル出力（Ｒｅａｄ）を行う場合について説明する。すなわち、各出力部Ｏへ格納された出力データは、シリアル出力端子（ＳＯ［１］）より出力される。図１０におけるＩＯＣＫは、クロック信号として、各出力部ＯのラッチＰＬ２、ＳＬ２における各トランスファーゲートＴＧ６−ＴＧ９へ入力される。ＯＰＴ端子に１１が入力され、シリアル出力を行う場合には、まず、メモリセルＭＣから出力された出力データを各出力部Ｏへ格納するため、出力部Ｏの入力側セレクタＩＳ２において第１入力端子Ｅが選択され、出力部Ｏの第１入力端子ＥにはメモリセルＭＣから出力された出力データが入力される（セレクタＩＯＳは出力部Ｏ側を選択）。メモリセルＭＣから出力された出力データを各出力部Ｏへ格納するための動作（出力部Ｏの入力側セレクタＩＳ２において第１入力端子Ｅを選択し、セレクタＩＯＳにおいて出力部Ｏ側を選択する動作）は、シリアル出力を行う場合に、各出力部Ｏをシリアル接続する前段階として、制御部ＣＬや制御ブロックＣＢにおいて制御される。この状態において、図１０に示すように、ＩＯＣＫの＃Ｓが立ち上がると、出力部ＯのトランスファーゲートＴＧ６、ＴＧ９が導通状態となり（トランスファーゲートＴＧ７、ＴＧ８は非導通状態）、出力データに基づいてラッチＰＬ２の出力が設定される。そして、ＩＯＣＫが立ち下がると、トランスファーゲートＴＧ６、ＴＧ９が非導通状態となり、トランスファーゲートＴＧ７、ＴＧ８が導通状態となるため、ラッチＰＬ２の出力がラッチＳＬ２へ伝達され、入力された出力データが出力部Ｏから出力可能な状態となる。このように、各出力部Ｏでは、ＩＯＣＫの立ち上がりで前段のラッチＰＬ２にデータが導通し、ＩＯＣＫの立ち下がりで後段のラッチＳＬ２へデータがセットされる。なお、各出力部Ｏにデータがセットされると、最前段の出力部Ｏに１ビット目の出力データが格納され、次段の出力部Ｏに２ビット目の出力データが格納され、次段の出力部Ｏに３ビット目の出力データが格納され、次段の出力部Ｏに４ビット目の出力データが格納され、次段の出力部Ｏに５ビット目の出力データが格納され、次段の出力部Ｏに６ビット目の出力データが格納され、次段の出力部Ｏに７ビット目の出力データが格納され、最後段の出力部Ｏ（ＳＯ［１］が接続された出力部Ｏ）に８ビット目の出力データが格納さるものとする。
【００８１】
各出力部Ｏへ出力データがセットされると、図８のように８つの各出力部Ｏはシリアル接続される（図１０の「動作切り替え」）。シリアル接続されると、最後段の出力部Ｏの出力がシリアル出力端子（ＳＯ［１］）から出力される（８ビット目のデータ出力）。なお、シリアル出力端子（ＳＯ［１］）からは最後段の出力部Ｏの出力が出力されるため、ビット番号の設定の仕方によっては、８ビット目が出力される場合に限定されない。各出力部Ｏをシリアル接続するための動作（入力側セレクタＩＳ２において第２入力端子Ｆを選択し、出力側セレクタＯＳ２において第２出力端子Ｈを選択する動作）は、シリアル出力を行う場合に、各出力部Ｏに出力データがセットされた後段階として、制御部ＣＬや制御ブロックＣＢにおいて制御される。そして、各出力部Ｏがシリアル接続された状態で、ＩＯＣＫの＃０が立ち上がると、前段の出力部Ｏの出力データによって出力部Ｏの前段のラッチＰＬ２の値が設定され、ＩＯＣＫの＃０が立ち下がると、前段のラッチＰＬ２の出力によって、後段のラッチＳＬ２出力が設定される。すると、最後段の出力部Ｏは、前段の出力部Ｏが最初に保持していた出力データ（７ビット目のデータ）を出力し、シリアル出力端子（ＳＯ［１］）から出力される（７ビット目のデータ出力）。このようにして、出力部Ｏに最初に保持された出力データ（１ビット目のデータから８ビット目のデータ）はクロック信号ＩＯＣＫに従って次段の出力部Ｏへシフトされ、シリアル出力端子（ＳＯ［１］）から出力される。このようにして、各出力部Ｏへ出力データがセットされた後に各出力部Ｏがシリアル接続され、保持している出力データがシリアル出力される。
【００８２】
このように、シリアル出力を行う場合には、まず、出力部Ｏの入力側セレクタＩＳ２において第１入力端子Ｅを選択し、セレクタＩＯＳにおいて出力部Ｏ側を選択して、メモリセルＭＣから出力された出力データを各出力部Ｏへ格納するための動作を行い、その後、各出力部Ｏをシリアル接続するための動作（入力側セレクタＩＳ２において第２入力端子Ｆを選択し、出力側セレクタＯＳ２において第２出力端子Ｈを選択する動作）への動作の切り替えを行い、出力データをシリアル出力する。
【００８３】
図１１を用いて、シリアル入力（Ｗｒｉｔｅ）を行う場合について説明する。すなわち、シリアル入力端子より入力された入力データはシリアル入力端子（ＳＩ［０］）より、シリアル接続された各入力部Ｉへ入力される。図１１におけるＩＯＣＫは、クロック信号として、各入力部ＩのラッチＰＬ１、ＳＬ１における各トランスファーゲートＴＧ１−ＴＧ４へ入力される。ＯＰＴ端子に１１が入力され、シリアル入力を行う場合、シリアル入力端子（ＳＩ［０］）には、シリアル形式の入力データが入力される。シリアル形式とは、各入力部Ｉへ保持したい入力データがシリアルに配列されたデータである。すなわち、書き込みたい８ビット目の入力データから１ビット目の入力データまでがシリアルに配置され、シリアル入力端子（ＳＩ［０］）から入力される。ＯＰＴ端子には１１が設定され、図８のように８つの各入力部Ｉはシリアル接続されているものとする。すなわち、各入力部Ｉをシリアル接続するための動作（入力側セレクタＩＳ１において第２入力端子Ｂを選択し、出力側セレクタＯＳ１において第２出力端子Ｄを選択する動作）は、シリアル入力を行う場合に、各入力部ＩからメモリセルＭＣへ入力データを出力する前段階として、制御部ＣＬや制御ブロックＣＢにおいて制御される。なお、ＯＰＴ端子を用いて外部より１１を入力することにより、入力側セレクタＩＳ１において第２入力端子Ｂを選択し、出力側セレクタＯＳ１において第２出力端子Ｄを選択し、各入力部Ｉをシリアル接続する動作を行うこととしてもよい。
【００８４】
シリアル入力端子から８ビット目の入力データが入力されている状態でＩＯＣＫの＃０が立ち上がると、入力部ＩのトランスファーゲートＴＧ１、ＴＧ４が導通状態となり（トランスファーゲートＴＧ２、ＴＧ３は非導通状態）、８ビット目のデータは最前段の入力部Ｉの前段のラッチＰＬ１に出力される。そして、ＩＯＣＫの＃０が立ち下がると、トランスファーゲートＴＧ１、ＴＧ４が非導通状態となり、トランスファーゲートＴＧ２、ＴＧ３が導通状態となるため、８ビット目の入力データは、最前段の入力部Ｉの後段のラッチＳＬ１から出力される。そして、シリアル入力端子（ＳＩ［０］）から７ビット目の入力データが入力されている状態でＩＯＣＫの＃１が立ち上がると、８ビット目の入力データは次段の入力部Ｉの前段のラッチＰＬ１に出力されるとともに（シフト）、７ビット目の入力データは、最前段の入力部Ｉの前段のラッチＰＬ１に出力される。そして、ＩＯＣＫの＃１が立ち下がると、８ビット目の入力データは次段の入力部Ｉの後段のラッチＳＬ１に出力されるとともに、７ビット目の入力データは、最前段の入力部Ｉの後段のラッチＳＬ１に出力される。このようにして、各入力部Ｉへ入力データがシフトされ格納される。
【００８５】
各入力部Ｉへ入力データが格納されると、各入力部Ｉに保持された入力データはライトアンプへ出力され（図１１の「動作切り替え」）、メモリセルＭＣへ出力される（セレクタＩＯＳは入力部Ｉ側を選択）。具体的には、各入力部Ｉへ格納された入力データをメモリセルＭＣへ出力するための動作（入力部Ｉの出力側セレクタＯＳ１において第１出力端子Ｃを選択し、セレクタＩＯＳにおいて入力部Ｉ側を選択する動作）は、シリアル入力を行う場合に、各入力部Ｉに入力データがセットされた後段階として、制御部ＣＬや制御ブロックＣＢにおいて制御される。
【００８６】
このように、シリアル入力を行う場合には、まず、入力側セレクタＩＳ１において第２入力端子Ｂを選択し、出力側セレクタＯＳ１において第２出力端子Ｄを選択して、各入力部Ｉをシリアル接続するための動作を行い、その後、各入力部Ｉへ格納された入力データをメモリセルＭＣへ出力するための動作（入力部Ｉの出力側セレクタＯＳ１において第１出力端子Ｃを選択し、セレクタＩＯＳにおいて入力部Ｉ側を選択する動作）への動作の切り替えを行い、シリアル入力を行う。
【００８７】
このようにして、メモリセルＭＣへの入力データの書き込み及びメモリセルＭＣが保持している出力データの書き出しがシリアル入出力により行われる。
【００８８】
本実施形態におけるＳＲＡＭは、他の回路とともに半導体集積回路に含まれ、機器に搭載される。ＳＲＡＭは一般的には高速性能が要求されるため、入出力回路ＩＯからは各データがパラレル出力される。しかしながら、高速性能の要求度が低い機器においては、ＳＲＡＭから各データをパラレル出力する必要がない場合がある。高速性能の要求度が低い機器とは例えばＬＣＤドライバである。パラレル出力すると、ＳＲＡＭへの接続のためのデータ線の数が増大し、データ線の敷設に大きな面積を要してしまう場合がある。このため、ＬＣＤドライバのような高速性能の要求度が低い機器においては、上述のようにシリアルにデータを入出力することによってＳＲＡＭへの接続のためのデータ線の数を抑制することができるため、データ線の占有面積を抑制することができる。これは、入出力ビットが多く、データ線の総距離が長いほど、効果的に占有面積を抑制することが可能となる。ＬＣＤドライバにおいて、ＲＧＢがｎバイト必要な場合には、３×８×ｎビット分のデータを入出力する必要があるため、パラレルで入出力を行うこととすると、データ線数が膨大となる、このため、シリアルで入出力を行うこととすることで、データ線数を抑制し、集積回路内の配線空間を有効活用することが可能となる。また、ＬＣＤドライバでは、ＳＲＡＭが図１のように横長で構成される場合があるため、このように１本のデータ線の長さが長くなる場合にも、パラレルではなくシリアルで入出力を行うことで、データ線の占有面積を効果的に低減することが可能となる。
【００８９】
また、本実施形態では、ＯＰＴ端子によって、パラレル及びシリアルを選択することが可能となっている。このため、搭載される機器の仕様に合わせてパラレル及びシリアルを選択することができる。すなわち、本実施形態のＳＲＡＭは汎用性が高く、速度要求及び配線面積要求等に応じて適切な動作モードを選択し、搭載することができる。
【００９０】
以上説明したように、本実施形態に係るＳＲＡＭ、半導体集積回路及びＬＣＤドライバによれば、行列状に配置された複数のメモリセルＭＣを有するセルアレイＣＡに対して設けたデータの読み書きを行う入出力ユニットＩＯＵにおいて、入力された入力データを保持し、入力データをメモリセルＭＣへ出力することで、メモリセルＭＣへ入力データの書込みを行う入力部Ｉと、メモリセルＭＣから出力された出力データを保持し、出力データを出力することで、出力データの読出しを行う出力部Ｏとを有することとしている。そして、各入力部Ｉがシリアル接続されることによって各入力部Ｉへ入力データがシリアル入力され、各出力部Ｏがシリアル接続されることによって各出力部Ｏが保持する出力データがシリアル出力される。このため、メモリセルＭＣへデータの書き込みを行うために各入出力ユニットＩＯＵの入力部Ｉへ入力データを入力する場合に、シリアル接続された各入力部Ｉへ入力データをシリアル入力することが可能となる。シリアル接続された各入力部Ｉへデータ入力は例えばシリアル接続の端の入力部Ｉから行うことができるため、各入出力ユニットＩＯＵの入力部Ｉへデータをパラレル入力する場合と比較して、入力に要するデータ線の数を抑制することが可能となる。
【００９１】
また、メモリセルＭＣからの出力データの読出しを行うために各入出力ユニットＩＯＵの出力部Ｏから出力データを出力する場合に、シリアル接続された各出力部Ｏから出力データをシリアル出力することが可能となる。シリアル接続された各出力部Ｏからのデータ出力は例えばシリアル接続の端の出力部Ｏから行うことができるため、各入出力ユニットＩＯＵの出力部Ｏからデータをパラレル出力する場合と比較して、出力に要するデータ線の数を抑制することが可能となる。
【００９２】
例えば、入出力ユニットＩＯＵが３２ビット分ある場合には、パラレル出力に要するデータ線は、３２本となる。しかしながら、入出力ユニットＩＯＵを４分割（３２ビットを８ビット単位で分割）した場合には、８ビット単位でシリアル出力することが可能となるため、データの出力に要するデータ線は４本となる。このため、データ線に要する面積を効果的に低減することが可能となる。
【００９３】
また、入力部Ｉは、出力側の接続先としてメモリセルＭＣ及びシリアル接続された他の入力部Ｉのいずれか１方を選択する出力側セレクタＯＳ１を備えるため、入力部Ｉの出力側の接続先としてメモリセルＭＣを選択することでメモリセルＭＣへの入力データの書込みを行うことができ、入力部Ｉの出力側の接続先としてシリアル接続された他の入力部Ｉを選択することで入力部Ｉをシリアル接続することが可能となる。また、出力部Ｏは、入力側の接続先として、メモリセルＭＣ及びシリアル接続された他の出力部Ｏのいずれか１方を選択する入力側セレクタＩＳ２を備えるため、出力部Ｏの入力側の接続先としてメモリセルＭＣを選択することでメモリセルＭＣからの出力データの読出しを行うことができ、出力部Ｏの入力側の接続先としてシリアル接続された他の出力部Ｏを選択することで出力部Ｏをシリアル接続することが可能となる。
【００９４】
また、シリアル接続された入力部Ｉにおいて、所定の入力部Ｉの間に、後段の入力部Ｉの入力側の接続先として、前段の入力部Ｉ及びシリアル入力端子のいずれか１方を選択する入力側分割セレクタＩＤＳを有するため、入力部Ｉのシリアル接続状態を変更することが可能となる。すなわち、後段の入力部Ｉの入力側の接続先として前段の入力部Ｉを選択することで、所定の入力部Ｉの間をシリアル接続することが可能となる。また、後段の入力部Ｉの入力側の接続先としてシリアル入力端子を選択することで、シリアル接続された入力部Ｉを所定の入力部Ｉの間で分割することが可能となる。このため、シリアル接続された入力部Ｉのシリアル接続状態を分割することが可能となる。
【００９５】
また、シリアル接続された出力部Ｏにおいて、所定の出力部Ｏの間に、前段の出力部Ｏの出力側の接続先として、後段の出力部Ｏ及びシリアル出力端子のいずれか１方を選択する出力側分割セレクタＯＤＳを有するため、出力部Ｏのシリアル接続状態を変更することが可能となる。すなわち、前段の出力部Ｏの出力側の接続先として後段の出力部Ｏを選択することで、所定の出力部Ｏの間をシリアル接続することが可能となる。また、前段の出力部Ｏの出力側の接続先としてシリアル出力端子を選択することで、シリアル接続された出力部Ｏを所定の出力部Ｏの間で分割することが可能となる。このため、シリアル接続された出力部Ｏのシリアル接続状態を分割することが可能となる。
【００９６】
また、シリアル接続された入力部Ｉのうち最前段の入力部Ｉへ入力されたシリアル形式の入力データを、所定のクロック信号ＩＯＣＫに基づいて次段の入力部Ｉへシフトさせ、シリアル接続された各入力部Ｉへ入力データを格納することによって、最前段の入力部Ｉへ接続されたデータ線のみで、シリアル接続された各入力部Ｉへ入力データの格納が可能となる。このため、データ線の数を抑制しデータ線に要する面積を効果的に低減することが可能となる。
【００９７】
また、所定のクロック信号ＩＯＣＫに基づいてシリアル接続された各出力部Ｏが保持する出力データをシフトさせ、シリアル接続された出力部Ｏのうち最後段の出力部Ｏからシリアル形式の出力データを出力させることによって、最後段の出力部Ｏへ接続されたデータ線のみで、シリアル接続された各出力部Ｏから出力データを出力させることが可能となる。このため、データ線の数を抑制しデータ線に要する面積を効果的に低減することが可能となる。
【００９８】
また、入力部Ｉは、入力側の接続先として、シリアル接続された他の入力部Ｉ及びシリアル入力端子のいずれか１方を選択する入力側セレクタＩＳ１を有する。このため、入力側の接続先としてシリアル接続された他の入力部Ｉを選択すれば入力部Ｉ間をシリアル接続することができ、接続先としてパラレル入力端子を選択すれば各入力部Ｉへ直接入力データを入力すること（パラレル入力）が可能となる。また、出力部Ｏは、出力側の接続先として、シリアル接続された他の出力部Ｏ及びシリアル出力端子のいずれか１方を選択する出力側セレクタＯＳ２を有する。このため、出力側の接続先としてシリアル接続された他の出力部Ｏを選択すれば出力部Ｏ間をシリアル接続することができ、接続先としてパラレル出力端子を選択すれば各出力部Ｏから直接出力データを出力すること（パラレル出力）が可能となる。
【００９９】
また、入力部Ｉへ入力データを入力する場合に、入力側セレクタ（第１入力側セレクタ）ＩＳ１においてパラレル入力端子を選択することでパラレル入力を行うことが可能となる。また、入力部Ｉへ入力データを入力する場合に、入力側セレクタ（第１入力側セレクタ）ＩＳ１においてシリアル接続された他の入力部Ｉを選択し、出力側セレクタ（第１出力側セレクタ）ＯＳ１においてシリアル接続された他の入力部Ｉを選択することによって、各入力部Ｉをシリアル接続して、各入力部Ｉへ入力データをシリアル入力することが可能となる。また、出力側セレクタ（第１出力側セレクタ）ＯＳ１において、メモリセルＭＣを選択することにより、入力された入力データをメモリセルＭＣへ出力して、書き込みを行うことが可能となる。
【０１００】
また、入力側セレクタ（第２入力側セレクタ）ＩＳ２において、メモリセルＭＣを選択することで、メモリセルＭＣから出力部Ｏへ出力データを出力することができる。また、入力側セレクタ（第２入力側セレクタ）ＩＳ２においてシリアル接続された他の出力部Ｏを選択し、出力側セレクタ（第２出力側セレクタ）ＯＳ２においてシリアル接続された他の出力部Ｏを選択することによって、各出力部Ｏをシリアル接続して、各出力部Ｏから出力データをシリアル出力することが可能となる。また、出力側セレクタ（第２出力側セレクタ）ＯＳ２において、パラレル出力端子を選択することによってパラレル出力を行うことが可能となる。
【０１０１】
また、シリアル接続された入力部Ｉにおいて、所定の入力部Ｉの間に、後段の入力部Ｉの入力側の接続先として、前段の入力部Ｉ及びシリアル入力端子のいずれか１方を選択する入力側分割セレクタＩＤＳを有するため、入力部Ｉのシリアル接続状態を変更することが可能となる。すなわち、後段の入力部Ｉの入力側の接続先として前段の入力部Ｉを選択することで、所定の入力部Ｉの間をシリアル接続することが可能となる。また、後段の入力部Ｉの入力側の接続先としてシリアル入力端子を選択することで、シリアル接続された入力部Ｉを所定の入力部Ｉの間で分割することが可能となる。また、シリアル接続された出力部Ｏにおいて、所定の出力部Ｏの間に、前段の出力部Ｏの出力側の接続先として、後段の出力部Ｏ及びシリアル出力端子のいずれか１方を選択する出力側分割セレクタＯＤＳを有するため、出力部Ｏのシリアル接続状態を変更することが可能となる。すなわち、前段の出力部Ｏの出力側の接続先として後段の出力部Ｏを選択することで、所定の出力部Ｏの間をシリアル接続することが可能となる。また、前段の出力部Ｏの出力側の接続先としてシリアル出力端子を選択することで、シリアル接続された出力部Ｏを所定の出力部Ｏの間で分割することが可能となる。
【０１０２】
本発明は、上述の実施形態のみに限定されるものではなく、発明の要旨を逸脱しない範囲において、種々変形実施が可能である。
【符号の説明】
【０１０３】
Ａ              ：第１入力端子
Ｂ              ：第２入力端子
Ｃ              ：第１出力端子
ＣＡ            ：セルアレイ
ＣＢ            ：制御ブロック
ＣＬ            ：制御部
Ｄ              ：第２出力端子
Ｅ              ：第１入力端子
Ｆ              ：第２入力端子
Ｇ              ：第１出力端子
Ｈ              ：第２出力端子
Ｉ              ：入力部
ＩＤＳ          ：入力側分割セレクタ
ＩＮ１−ＩＮ１０：インバータ
ＩＯ            ：入出力回路
ＩＯＣＫ        ：クロック信号
ＩＯＳ          ：セレクタ
ＩＯＵ          ：入出力ユニット
ＩＳ１、ＩＳ２  ：入力側セレクタ
ＭＣ            ：メモリセル
Ｏ              ：出力部
ＯＳ１、ＯＳ２  ：出力側セレクタ
ＯＤＳ          ：出力側分割セレクタ
ＰＬ１、ＰＬ２  ：ラッチ
ＳＬ１、ＳＬ２  ：ラッチ
ＳＩ            ：ＳＲＡＭインスタンス
ＴＧ１−ＴＧ４  ：トランスファーゲート
ＴＧ６−ＴＧ９  ：トランスファーゲート
ＷＤ            ：ワード線ドライバ
【図１】
2020205134.tif 000003
【図２】
2020205134.tif 000004
【図３】
2020205134.tif 000005
【図４】
2020205134.tif 000006
【図５】
2020205134.tif 000007
【図６】
2020205134.tif 000008
【図７】
2020205134.tif 000009
【図８】
2020205134.tif 000010
【図９】
2020205134.tif 000011
【図１０】
2020205134.tif 000012
【図１１】
2020205134.tif 000013
【手続補正書】
【提出日】令和2年10月29日(2020.10.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルを有するセルアレイと、
入力された入力データを保持し、前記入力データを前記メモリセルへ出力することで、前記メモリセルへ前記入力データの書込みを行う入力部と、前記メモリセルから出力された出力データを保持し、前記出力データを出力することで、前記出力データの読出しを行う出力部とを有する複数の入出力ユニットを有する入出力回路と、
を備え、
各前記入力部がシリアル接続されることによって各前記入力部へ前記入力データがシリアル入力され、
各前記出力部がシリアル接続されることによって各前記出力部が保持する前記出力データがシリアル出力され、
前記入力部は、出力側の接続先として、前記メモリセル及びシリアル接続された他の前記入力部のいずれか１方を選択する出力側セレクタを備え、
前記出力部は、入力側の接続先として、前記メモリセル及びシリアル接続された他の前記出力部のいずれか１方を選択する入力側セレクタを備えるＳＲＡＭ。
【請求項２】
行列状に配置された複数のメモリセルを有するセルアレイと、
入力された入力データを保持し、前記入力データを前記メモリセルへ出力することで、前記メモリセルへ前記入力データの書込みを行う入力部と、前記メモリセルから出力された出力データを保持し、前記出力データを出力することで、前記出力データの読出しを行う出力部とを有する複数の入出力ユニットを有する入出力回路と、
を備え、
各前記入力部がシリアル接続されることによって各前記入力部へ前記入力データがシリアル入力され、
各前記出力部がシリアル接続されることによって各前記出力部が保持する前記出力データがシリアル出力され、
前記入出力回路は、シリアル接続された前記入力部において、所定の前記入力部の間に、後段の前記入力部の入力側の接続先として、前段の前記入力部及び外部入力端子のいずれか１方を選択する入力側分割セレクタを有するＳＲＡＭ。
【請求項３】
行列状に配置された複数のメモリセルを有するセルアレイと、
入力された入力データを保持し、前記入力データを前記メモリセルへ出力することで、前記メモリセルへ前記入力データの書込みを行う入力部と、前記メモリセルから出力された出力データを保持し、前記出力データを出力することで、前記出力データの読出しを行う出力部とを有する複数の入出力ユニットを有する入出力回路と、
を備え、
各前記入力部がシリアル接続されることによって各前記入力部へ前記入力データがシリアル入力され、
各前記出力部がシリアル接続されることによって各前記出力部が保持する前記出力データがシリアル出力され、
前記入出力回路は、シリアル接続された前記出力部において、所定の前記出力部の間に、前段の前記出力部の出力側の接続先として、後段の前記出力部及び外部出力端子のいずれか１方を選択する出力側分割セレクタを有するＳＲＡＭ。
【請求項４】
行列状に配置された複数のメモリセルを有するセルアレイと、
入力された入力データを保持し、前記入力データを前記メモリセルへ出力することで、前記メモリセルへ前記入力データの書込みを行う入力部と、前記メモリセルから出力された出力データを保持し、前記出力データを出力することで、前記出力データの読出しを行う出力部とを有する複数の入出力ユニットを有する入出力回路と、
を備え、
各前記入力部がシリアル接続されることによって各前記入力部へ前記入力データがシリアル入力され、
各前記出力部がシリアル接続されることによって各前記出力部が保持する前記出力データがシリアル出力され、
前記入力部は、入力側の接続先として、シリアル接続された他の前記入力部及び外部入力端子のいずれか１方を選択する入力側セレクタを備え、
前記出力部は、出力側の接続先として、シリアル接続された他の前記出力部及び外部出力端子のいずれか１方を選択する出力側セレクタを備えるＳＲＡＭ。
【請求項５】
前記シリアル入力は、シリアル接続された前記入力部のうち最前段の前記入力部へ入力されたシリアル形式の前記入力データを、所定のクロック信号に基づいて次段の前記入力部へシフトさせ、シリアル接続された各前記入力部へ前記入力データを入力する請求項１から４のいずれか１項に記載のＳＲＡＭ。
【請求項６】
前記シリアル出力は、所定のクロック信号に基づいてシリアル接続された各前記出力部が保持する前記出力データをシフトさせ、シリアル接続された前記出力部のうち最後段の前記出力部からシリアル形式の前記出力データを出力させる請求項１から５のいずれか１項に記載のＳＲＡＭ。
【請求項７】
行列状に配置された複数のメモリセルを有するセルアレイと、
入力された入力データを保持し前記メモリセルへ出力する入力部と、前記メモリセルから出力された出力データを保持し出力する出力部とを有する複数の入出力ユニットを有する入出力回路と、
を備え、
前記入力部は、
入力側の接続先として、シリアル接続された他の前記入力部及び外部入力端子のいずれか１方を選択する第１入力側セレクタと、
出力側の接続先として、前記メモリセル及びシリアル接続された他の前記入力部のいずれか１方を選択する第１出力側セレクタと、
を有し、
前記出力部は、
入力側の接続先として、前記メモリセル及びシリアル接続された他の前記出力部のいずれか１方を選択する第２入力側セレクタと、
出力側の接続先として、シリアル接続された他の前記出力部及び外部出力端子のいずれか１方を選択する第２出力側セレクタと、
を有し、
前記入出力回路は、
シリアル接続された前記入力部において、所定の前記入力部の間に、後段の前記入力部の入力側の接続先として、前段の前記入力部及び外部入力端子のいずれか１方を選択する入力側分割セレクタと、
シリアル接続された前記出力部において、所定の前記出力部の間に、前段の前記出力部の出力側の接続先として、後段の前記出力部及び外部出力端子のいずれか１方を選択する出力側分割セレクタと、
を有するＳＲＡＭ。
【請求項８】
請求項１から７のいずれか１項に記載のＳＲＡＭを備えた半導体集積回路。
【請求項９】
請求項８に記載の半導体集積回路を備えたＬＣＤドライバ。