(57)【要約】【課題】ホールド期間でフィードバックファクタの低下に起因した精度劣化が発生するのを回避することができるようにしたΔΣ変調器を提供する。【解決手段】ΔΣ変調器１は、サンプリング容量Ｃｓを有する入力回路２、積分回路３、量子化器４およびＤＡＣ容量を有するＤ／Ａ変換器６を備えている。入力回路２は、アナログ入力電圧Ｖｉｎをサンプリング期間でサンプリング容量Ｃｓに取り込み、ホールド期間で積分回路３に電荷を転送する。Ｄ／Ａ変換器６は、量子化器４のデジタル出力に基づいてサンプリング期間で選択スイッチＳｄｔ、Ｓｄｍ、Ｓｄｂが接続されたアナログ電位をＤＡＣ容量Ｃｄに取り込み、ホールド期間で積分回路３から電荷を減算する。このとき、入力回路２およびＤ／Ａ変換器６は、互いにホールド期間が重複しないように設定されるので、フィードバックファクタの低下に基づく誤差が抑制される。【選択図】図１
2020080480.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力電圧に対応した電荷をサンプリング期間でサンプリング容量（Ｃｓ）に蓄積し、ホールド期間で電荷を転送する入力回路（２）と、
量子化結果に応じて複数のアナログ電位のうちから何れかに対応した電荷量をサンプリング期間でＤＡＣ容量（Ｃｄ）に蓄積し、ホールド期間で転送するＤ／Ａ変換器（６）と、
前記入力回路で蓄積された電荷および前記Ｄ／Ａ変換器で蓄積された電荷を積分する積分回路（３）と、
前記積分回路の出力を量子化演算する量子化器（４）と、
前記量子化器の量子化結果に基づいて、前記入力回路および前記Ｄ／Ａ変換器によるサンプリング期間およびホールド期間の制御を行う制御回路（５）とを備え、
前記制御回路は、前記入力回路のホールド期間と前記Ｄ／Ａ変換器のホールド期間とが互いに重複しない条件で動作するように制御するΔΣ変調器。
【請求項２】
前記制御回路は、前記入力回路のサンプリング期間に前記Ｄ／Ａ変換器によるサンプリングおよびこれに続くホールド動作を実施し、前記入力回路のホールド期間では前記Ｄ／Ａ変換器は待機動作を実施する請求項１に記載のΔΣ変調器。
【請求項３】
前記制御回路は、前記入力回路のサンプリング期間に前記Ｄ／Ａ変換器によるサンプリングおよびこれに続くホールド動作を複数回実施する請求項２に記載のΔΣ変調器。
【請求項４】
前記制御回路は、前記入力回路のホールド期間を前記Ｄ／Ａ変換器のサンプリング期間と重複するように延長し、前記入力回路のサンプリング期間は前記Ｄ／Ａ変換器のホールド期間から開始させるように設定する請求項３に記載のΔΣ変調器。
【請求項５】
前記制御回路は、前記入力回路のホールド期間および前記Ｄ／Ａ変換器の待機期間を、前記Ｄ／Ａ変換器のサンプリング期間またはホールド期間の複数回分に設定する請求項２または３に記載のΔΣ変調器。
【請求項６】
前記制御回路は、前記入力回路のサンプリング期間およびホールド期間からなる１サイクルを、前記Ｄ／Ａ変換器のサンプリング期間またはホールド期間を最小制御期間とした場合にその最小制御期間の偶数倍の期間となるように設定する請求項１から５のいずれか一項に記載のΔΣ変調器。
【請求項７】
請求項１から６のいずれか一項に記載のΔΣ変調器を備えるΔΣ変調型Ａ／Ｄ変換器。
【請求項８】
請求項１から６のいずれか一項に記載のΔΣ変調器を備えるインクリメンタルΔΣ変調型Ａ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換に用いられるΔΣ変調器、ΔΣ変調型Ａ／Ｄ変換器およびインクリメンタルΔΣ変調型Ａ／Ｄ変換器に関する。
【背景技術】
【０００２】
ΔΣ変調型Ａ／Ｄ変換器においては、アナログ入力電圧をサンプリング容量Ｃｓによりサンプリングして、充電されたサンプリング容量Ｃｓの電荷をアンプの入出力端子間に接続されている積分容量Ｃｆに転送する。一方、アンプの出力電圧を量子化した結果によりＤ／Ａ変換器でアナログ電圧を出力する部分にはＤＡＣ容量Ｃｄが設けられている。
【０００３】
このＤＡＣ容量Ｃｄによるアナログ電圧を生成して、生成した電圧に応じた電荷を積分容量Ｃｆに蓄積された電荷から減算する。このような処理を繰り返すことで、量子化を繰り返してデジタル出力を得るようにしている。
【０００４】
この場合、従来では、サンプリング容量Ｃｓに蓄積された入力電圧に対応した電荷量を積分容量Ｃｆに転送するサンプリング容量Ｃｓのホールド期間とＤＡＣ容量Ｃｄに蓄積された量子化結果に対応した電荷量を積分容量Ｃｆから減算するＤＡＣ容量Ｃｄのホールド期間とが同じ期間になる。この結果、サンプリング容量ＣｓとＤＡＣ容量Ｃｄと積分容量Ｃｆとが同時に接続されるため、フィードバックファクタが低下し、アンプゲインが低下するため、演算精度が劣化する問題があった。
【０００５】
また、通常、Ａ／Ｄ変換器の変換対象である入力信号は、Ａ／Ｄ変換器の前段に設けられたドライバ回路を介してＡ／Ｄ変換器に入力される。ΔΣ変調型Ａ／Ｄ変換器では、変換対象である入力信号のサンプリングを高速に繰り返すオーバーサンプリングを用いるため、高速なドライバ回路が必要となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１４−１４６８９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記事情を考慮してなされたもので、その目的は、ホールド期間でフィードバックファクタが低下することによる精度劣化が発生するのを回避することができるようにしたΔΣ変調器およびそのΔΣ変調器を用いるΔΣ変調型Ａ／Ｄ変換器およびインクリメンタルΔΣ変調型Ａ／Ｄ変換器を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１に記載のΔΣ変調器は、アナログ入力電圧に対応した電荷をサンプリング期間でサンプリング容量に蓄積し、ホールド期間で電荷を転送する入力回路と、量子化結果に応じて複数のアナログ電位のうちから何れかに対応した電荷量をサンプリング期間でＤＡＣ容量（Ｃｄ）に蓄積し、ホールド期間で転送するＤ／Ａ変換器と、前記入力回路で蓄積された電荷および前記Ｄ／Ａ変換器で蓄積された電荷を積分する積分回路と、前記積分回路の出力を量子化演算する量子化器と、前記量子化器の量子化結果に基づいて、前記入力回路および前記Ｄ／Ａ変換器によるサンプリング期間およびホールド期間の制御を行う制御回路とを備え、前記制御回路は、前記入力回路のホールド期間と前記Ｄ／Ａ変換器のホールド期間とが互いに重複しない条件で動作するように制御する。
【０００９】
上記構成を採用することにより、入力回路によりアナログ入力電圧に対応した電荷をサンプリング期間でサンプリング容量に蓄積した後にホールド期間で積分回路に転送する状態では、Ｄ／Ａ変換器はホールド期間を実施することがない。また同様に、Ｄ／Ａ変換器によりＤＡＣ容量に取り込んだ量子化結果に対応したアナログ電位に対応した電荷をホールド期間で積分回路から減算する状態では、入力回路はホールド期間を実施することがない。これにより、ホールド期間においてサンプリング容量とＤＡＣ容量とが直接電気的に接続された状態が回避されるようになり、フィードバックファクタ低下による精度劣化が発生するのを回避することができる。
【００１０】
この場合、ホールド期間が重なっているときのホールド期間のフィードバックファクタは、積分容量Ｃｆ、ＤＡＣ容量Ｃｄ、サンプリング容量Ｃｓで示すと、次式（１）のようになる。また、ホールド期間が重なっていないときには、サンプリング容量Ｃｓのホールド期間のフィードバックファクタは次式（２）のようになり、ＤＡＣ容量Ｃｄのホールド期間のフィードバックファクタは次式（３）のようになる。この結果、ホールド期間が重なっていないときのほうがフィードバックファクタを大きくすることができ、フィードバックファクタに比例するアンプのゲインも大きくすることができる。
Ｃｆ／（Ｃｆ＋Ｃｄ＋Ｃｓ）      …（１）
Ｃｆ／（Ｃｆ＋Ｃｓ）            …（２）
Ｃｆ／（Ｃｆ＋Ｃｄ）            …（３）
【図面の簡単な説明】
【００１１】
【図１】第１実施形態を示す電気的構成図
【図２】タイムチャート
【図３】第２実施形態を示すタイムチャート
【図４】第３実施形態を示すタイムチャート
【図５】第４実施形態を示すタイムチャート
【図６】第５実施形態を示すタイムチャート
【図７】第６実施形態を示す電気的構成図
【図８】第７実施形態を示す電気的構成図
【発明を実施するための形態】
【００１２】
（第１実施形態）
以下、本発明を第１実施形態について、図１および図２を参照して説明する。
図１において、ΔΣ変調器１はアナログ入力電圧Ｖｉｎの入力端子１ａおよびデジタル信号出力Ｄｏｕｔの出力端子１ｂを備えている。ΔΣ変調器１は、入力回路２、積分回路３、量子化器４、制御回路５およびＤ／Ａ変換器６を備えている。
【００１３】
入力回路２は、サンプリング容量Ｃｓ、４つのスイッチＳｓ１〜Ｓｓ４を備えている。入力端子１ａは、スイッチＳｓ１、サンプリング容量ＣｓおよびスイッチＳｓ３を直列に介して積分回路３に接続される。サンプリング容量Ｃｓの入出力側はそれぞれスイッチＳｓ４、Ｓｓ２を介してアナロググランドＡＧＮＤ（以下単にＡＧＮＤとする）に接続される。４つのスイッチＳｓ１〜Ｓｓ４は、制御回路５によりオンオフの動作制御がなされる。
【００１４】
この場合、制御回路５は、サンプル動作およびホールド動作を実施する。制御回路５は、サンプル動作では、スイッチＳｓ１、Ｓｓ２をオン、スイッチＳｓ３、Ｓｓ４をオフさせ、ホールド動作では、スイッチＳｓ１、Ｓｓ２をオフ、スイッチＳｓ３、Ｓｓ４をオンさせる。
【００１５】
積分回路３は、アンプ３１および積分容量Ｃｆを備えている。アンプ３１の非反転入力端子は入力回路２のスイッチＳｓ３に接続されると共に、積分容量Ｃｆを介して出力端子に接続される。アンプ３１の反転入力端子はＡＧＮＤに接続される。
【００１６】
量子化器４は、内部にコンパレータを備える。量子化器４は、積分回路３のアンプ３１から出力されるアナログ出力Ｖａｍｐが入力され、アナログ出力Ｖａｍｐを閾値電圧と比較して判定結果すなわち量子化結果Ｑｏｕｔを制御回路５に出力する。制御回路５は量子化結果Ｑｏｕｔに対応した制御信号を後述するＤ／Ａ変換器６に出力するとともに、量子化結果Ｑｏｕｔを積分した結果に応じてΔΣ変調結果Ｄｏｕｔを出力する。
【００１７】
Ｄ／Ａ変換器６は、ＤＡＣ容量Ｃｄ、５個のスイッチＳｄｔ、Ｓｄｍ、Ｓｄｂ、Ｓｄ２、Ｓｄ３を備える。
【００１８】
また、Ｄ／Ａ変換器６は、参照電位として３つのアナログ電位Ｖｒｅｆｐ、Ｖｒｅｆｍ、Ｖｃｍを有している。通常、ＶｃｍはＡＧＮＤに設定され、ＶｒｅｆｐはＡＧＮＤよりも高い電位に設定され、ＶｒｅｆｍはＡＧＮＤよりも低い電位に設定される。なお、ＶｒｅｆｐとＶｒｅｆｍは、ＡＧＮＤが０Ｖの場合には、互いに絶対値が同一で正負が逆の関係にあり、Ｖｒｅｆｐ＝−Ｖｒｅｆを満たすように設定される。スイッチＳｄｔ、Ｓｄｍ、Ｓｄｂは選択スイッチとして機能するもので、それぞれＶｒｅｆｐ、Ｖｃｍ、ＶｒｅｆｍをＤＡＣ容量Ｃｄの入力側に接続する。
【００１９】
ＤＡＣ容量Ｃｄの出力側は、スイッチＳｄ２を介してＡＧＮＤに接続されると共に、スイッチＳｄ３を介してアンプ３１の反転入力端子に接続される。５個のスイッチＳｄｔ、Ｓｄｍ、Ｓｄｂ、Ｓｄ２、Ｓｄ３は、制御回路５によりオンオフの動作制御がなされる。
【００２０】
この場合、制御回路５は、量子化器４から出力される量子化結果に対応した制御信号に基づいて、サンプル動作およびホールド動作を実施する。制御回路５は、サンプル動作では、スイッチＳｄ２をオンさせると共に選択スイッチＳｄｔ、Ｓｄｍ、Ｓｄｂのうちのいずれかをオンさせる。また、制御回路５は、ホールド動作では、スイッチＳｄ２をオフさせてスイッチＳｄ３をオンさせると共に選択スイッチＳｄｔ、Ｓｄｍ、Ｓｄｂのうちのいずれかをオンさせる。
【００２１】
次に、上記構成の作用について、図２も参照して説明する。図２（１）、（２）は、サンプリング容量Ｃｓ、ＤＡＣ容量Ｃｄの動作状態の期間として、サンプリング（sampling）期間Ｓおよびホールド（hold）期間Ｈを示している。図２（３）〜（６）は各種スイッチのオンオフ状態を示している。図２（７）は量子化クロックＱＣＫの状態を示し、図２（８）はＡ／Ｄ変換のクロックＭＣＫの状態を示している。
【００２２】
なお、量子化クロックＱＣＫは、ハイレベルに立ち上がるタイミングで、量子化器４が量子化処理を実行して量子化結果Ｑｏｕｔを出力する。また、Ａ／Ｄ変換のクロックＭＣＫは、サンプリング期間やホールド期間の最小制御期間を設定するもので、１サイクル毎の立ち上がりタイミングで時刻ｔ０、ｔ１、・・・とタイミング設定を行う。
【００２３】
Ａ／Ｄ変換処理の基本内容としては、図２（１）に示しているように、入力端子１ａに入力されるアナログ入力電圧Ｖｉｎをサンプリング期間Ｓ（ｔ０−ｔ１）でサンプリング容量Ｃｓに取り込むサンプリング動作を実施し、ホールド期間Ｈ（ｔ１−ｔ２）でサンプリング容量Ｃｓに蓄積された入力信号Ｖｉｎに基づく電荷を、積分容量Ｃｆに転送するホールド動作を実施する。そして、入力回路２においては、サンプリング動作とホールド動作とを交互に実施する。
【００２４】
このとき、制御回路５は、上記したサンプリング容量Ｃｓに対するサンプリング動作を実施する場合には、図２（３）、（４）に示すように、時刻ｔ０でスイッチＳｓ１およびＳｓ２をオン状態とし、スイッチＳｓ３およびＳｓ４をオフ状態とする。これにより、サンプリング容量Ｃｓの入力側は入力端子１ａに接続され、出力側はＡＧＮＤに接続された状態となり、アナログ入力電圧Ｖｉｎによってサンプリング容量Ｃｓが充電される。
【００２５】
また、制御回路５は、ホールド動作を実施する場合には、時刻ｔ１でスイッチＳｓ３およびＳｓ４をオン状態とし、スイッチＳｓ１およびＳｓ２をオフ状態とする。これにより、サンプリング容量Ｃｓの入力側はＡＧＮＤに接続され、出力側は積分回路３のアンプ３１の非反転入力端子に接続される。サンプリング容量Ｃｓの端子電圧がアンプ３１に入力される状態となる。
【００２６】
一方、ＤＡＣ容量Ｃｄに対して、制御回路５は、図２（２）に示すように、サンプリング動作およびホールド動作を交互に実施する。このとき、制御回路５は、サンプリング期間Ｓにおけるサンプリング動作では、図２（５）、（６）に示すように、時刻ｔ１でスイッチＳｄ２をオンさせ、スイッチＳｄ３はオフ状態に保持する。
【００２７】
同時に、制御回路５は、選択スイッチＳｄｔ、Ｓｄｍ、Ｓｄｂのうちのいずれかをオンさせる。これにより、ＤＡＣ容量Ｃｄの入力側は、Ｖｒｅｆｐ、Ｖｒｅｆｍ、Ｖｃｍのいずれかに接続され、出力側はＡＧＮＤに接続された状態となり、接続された電位によってＤＡＣ容量Ｃｄが充電される。
【００２８】
また、制御回路５は、ホールド期間Ｈにおけるホールド動作では、図２（５）、（６）に示すように、時刻ｔ２でスイッチＳｄ２をオフさせ、スイッチＳｄ３をオンさせる。同時に、制御回路５は、選択スイッチＳｄｔ、Ｓｄｍ、Ｓｄｂのうちのいずれかをオンさせる。これにより、ＤＡＣ容量Ｃｄの入力側は、Ｖｒｅｆｐ、Ｖｒｅｆｍ、Ｖｃｍのいずれかに接続された状態で、出力側は積分回路３のアンプ３１の非反転入力端子に接続された状態となる。ＤＡＣ容量Ｃｄの端子電圧がアンプ３１に入力される状態となる。
【００２９】
このとき、Ｄ／Ａ変換器６では、サンプリング期間Ｓおよびホールド期間Ｈのそれぞれにおいて、選択スイッチＳｄｔ、Ｓｄｍ、Ｓｄｂにより選択する３つの電位であるＶｒｅｆｐ、Ｖｒｅｆｍ、Ｖｃｍを組み合わせることによって、アンプ３１の非反転入力端子に複数レベルのアナログ電位を出力することができるようになる。
【００３０】
そして、この実施形態においては、従来において発生した課題を解決するために、制御回路５により、入力回路２におけるホールド期間Ｈと、Ｄ／Ａ変換器６におけるホールド期間Ｈとが時間的に重複しないように制御している。
【００３１】
図２（１）、（８）に示すように、サンプリング容量Ｃｓに対するサンプリング期間Ｓおよびホールド期間Ｈは、それぞれクロックＭＣＫの１サイクル毎に対応している。また、図２（２）、（８）に示すように、ＤＡＣ容量Ｃｄに対するサンプリング期間Ｓおよびホールド期間Ｈは、それぞれクロックＭＣＫの１サイクルの期間に対応している。
【００３２】
また、量子化クロックＱＣＫは、時刻ｔ０およびｔ２で立ち上がるパルスを出力している。これにより、ｔ０およびｔ２において量子化器４により量子化処理が実施され、量子化データを出力する。
【００３３】
上記のように、制御回路５により、それぞれのホールド期間Ｈの制御が実施されるので、積分回路３のアンプ３１の非反転入力端子に対して、入力回路２とＤ／Ａ変換器６との両者から同時に入力する状態が回避される状態となる。これによって、サンプリング容量ＣｓとＤＡＣ容量Ｃｄとが同時にアンプ３１の非反転入力端子に電気的に接続される状態が無くなる。
【００３４】
このような第１実施形態によれば、入力回路２およびＤ／Ａ変換器６におけるホールド期間Ｈの制御について、制御回路５により、両者のホールド期間Ｈが互いに時間的に重複しないように調整する構成としたので、フィードバックファクタの低下による精度劣化が発生するのを回避することができる。
【００３５】
なお、上記実施形態において、Ｄ／Ａ変換器６のスイッチＳｓ１とスイッチＳｓ２とは、互いに同じ位相で同期してオンオフ動作するが、オンとオフのタイミングは完全に同じ位相ではなく適宜時間差を設けてもよい。スイッチＳｓ３とスイッチＳｓ４のオンとオフのタイミングについても同様である。
【００３６】
また、スイッチＳｓ１およびスイッチＳｓ２と、スイッチＳｓ３およびスイッチＳｓ４とは、オンとオフが反転した状態で動作するが、それらのスイッチのオンとオフの切り替わりの過程において、例えば、サンプリング容量Ｃｓの同じ一端に接続されるスイッチＳｓ１およびスイッチＳｓ４、もしくは、スイッチＳｓ２およびスイッチＳｓ３が、同時にオフ状態になる期間を設けてもよい。また、スイッチＳｄ２とスイッチＳｄ３についても同様にオンとオフが反転した状態で動作するが、それらのスイッチのオンとオフの切り替わりの過程において同時にオフ状態になる期間を設けてもよい。
【００３７】
（第２実施形態）
図３は、第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、入力回路２およびＤ／Ａ変換器６におけるホールド期間Ｈが時間的に重複しないように調整するために、制御回路５によるサンプリング期間Ｓおよびホールド期間Ｈに加えて、サンプリング動作もホールド動作も行わない待機（wait）期間Ｗを設けることで異なる制御を実施している。
【００３８】
この実施形態では、第１実施形態でクロックＭＣＫの２サイクル分で、入力回路２およびＤ／Ａ変換器６におけるサンプリング動作およびホールド動作を実行する制御をしていたのに対して、クロックＭＣＫを３サイクル分で１回の動作を実施するように設定されている。
【００３９】
図３（１）、（８）に示すように、サンプリング容量Ｃｓに対するサンプリング期間Ｓ（ｔ０−ｔ２）は、クロックＭＣＫの２サイクル分の期間に対応している。また、ホールド期間Ｈ（ｔ２−ｔ３）は、それぞれクロックＭＣＫの１サイクル分の期間に対応している。
【００４０】
また、図３（２）、（８）に示すように、ＤＡＣ容量Ｃｄに対するサンプリング期間Ｓ（ｔ０−ｔ１）、ホールド期間Ｈ（ｔ１−ｔ２）および待機期間Ｗ（ｔ２−ｔ３）は、この順序で、それぞれクロックＭＣＫの１サイクル分の期間に対応している。
【００４１】
この場合、制御回路５は、ホールド期間Ｈに続く待機期間Ｗ（ｔ２−ｔ３）においては、選択スイッチＳｄｔ、Ｓｄｂをオフ、Ｓｄｍをオン状態にする。スイッチＳｄ２およびＳｄ３は、サンプリング動作と同様に、スイッチＳｄ２をオンし、スイッチＳｄ３をオフ動作させる。これによって、ＤＡＣ容量Ｃｄは、入出力両側がＡＧＮＤに接続され、電荷をリセットした状態となる。
【００４２】
また、このとき、量子化クロックＱＣＫは、各サイクルの開始時点つまり時刻ｔ０、ｔ３でハイレベルのパルスが出力されている。したがって、時刻ｔ０およびｔ３のそれぞれにおいて、量子化器４により量子化処理が実行され量子化データが出力される。
【００４３】
このように、第２実施形態においては、入力回路２におけるサンプリング期間Ｓを第１実施形態で設定した期間の２倍の期間に設定し、この期間中にＤ／Ａ変換器６でのサンプリング期間Ｓおよびホールド期間Ｈを設定している。そして、入力回路２のホールド期間Ｈでは、Ｄ／Ａ変換器６は待機期間Ｗとなるように設定している。
【００４４】
したがって、このような第２実施形態においても、第１実施形態と同様の効果を得ることができると共に、入力回路２においては十分なサンプリング時間を確保することができるので、前段ドライバ回路に対する要求仕様を緩和することができるようになる。
【００４５】
（第３実施形態）
図４は第３実施形態を示すもので、以下、第２実施形態と異なる部分について説明する。この実施形態では、入力回路２におけるサンプリング期間Ｓ（ｔ０−ｔ４）を第２実施形態でクロックＭＣＫによる２サイクル分としていたのに対して、４サイクル分の長さに設定している。
【００４６】
図４（１）、（８）に示すように、サンプリング容量Ｃｓに対するサンプリング期間Ｓ（ｔ０−ｔ４）は、クロックＭＣＫの４サイクル分の期間に対応している。また、ホールド期間Ｈ（ｔ４−ｔ５）は、それぞれクロックＭＣＫの１サイクル分の期間に対応している。
【００４７】
また、図４（２）、（８）に示すように、入力回路２のサンプリング期間Ｓ（ｔ０−ｔ４）に対応して、Ｄ／Ａ変換器６では、ＤＡＣ容量Ｃｄに対するサンプリング期間Ｓ（ｔ０−ｔ１、ｔ２−ｔ３）、ホールド期間Ｈ（ｔ１−ｔ２、ｔ３−ｔ４）を２回繰り返して実施している。そして、入力回路２のホールド期間Ｈ（ｔ４−ｔ５）に対応して、待機期間Ｗ（ｔ４−ｔ５）を実施している。
【００４８】
この場合、Ｄ／Ａ変換器６の制御回路５は、ホールド期間Ｈに続く待機期間Ｗ（ｔ４−ｔ５）においては、選択スイッチＳｄｔ、Ｓｄｂをオフ、Ｓｄｍをオン状態とする。スイッチＳｄ２およびＳｄ３は、サンプリング動作と同様に、スイッチＳｄ２をオンし、スイッチＳｄ３をオフ動作させる。これによって、ＤＡＣ容量Ｃｄは、入出力両側がＡＧＮＤに接続され、電荷はリセットされた状態となる。
【００４９】
また、このとき、量子化クロックＱＣＫは、入力回路２のサンプリング期間Ｓの開始時点つまり時刻ｔ０と期間中の時刻ｔ２でハイレベルのパルスが出力されている。したがって、時刻ｔ０およびｔ２のそれぞれにおいて、量子化器４により量子化処理が実行され量子化データが出力される。
【００５０】
このように、第３実施形態においては、入力回路２におけるサンプリング期間Ｓを第２実施形態で設定した期間の２倍の期間に設定し、この期間中にＤ／Ａ変換器６でのサンプリング期間Ｓおよびホールド期間Ｈを繰り返し２回設定している。そして、入力回路２のホールド期間Ｈでは、Ｄ／Ａ変換器６は待機期間Ｗとなるように設定している。
【００５１】
したがって、このような第３実施形態においても、第２実施形態と同様の効果を得ることができると共に、１回のサンプリングに対し、Ｄ／Ａ変換器６で複数のフィードバックが実行できるため、ドライバの動作速度が比較的低速であっても、量子化結果のフィードバックを高速に維持し、ΔΣ変調器１の分解能を高めることができる。
【００５２】
（第４実施形態）
図５は第４実施形態を示すもので、以下、第３実施形態と異なる部分について説明する。この実施形態では、入力回路２におけるサンプリング期間Ｓを第３実施形態で４サイクルのクロックＭＣＫ分としていたのに対して、サンプリング期間Ｓ初期のクロックＭＣＫ１サイクル分の期間（ｔ０−ｔ１）において、前サイクルでのホールド期間Ｈを延長させた設定としている。
【００５３】
図５（１）、（８）に示すように、サンプリング期間Ｓ（ｔ１−ｔ４）に先立って、ホールド期間Ｈ（ｔ０−ｔ１）が設定されている。このホールド期間Ｈは、前サイクルから続くものである。サンプリング容量Ｃｓに対するサンプリング期間Ｓ（ｔ１−ｔ４）はクロックＭＣＫの３サイクル分の期間に対応している。また、ホールド期間Ｈ（ｔ４−ｔ６）は、サンプリング期間Ｓに続いてクロックＭＣＫの２サイクル分の期間に対応している。ホールド期間Ｈの後半（ｔ４−ｔ５）は、最初のホールド期間Ｈ（ｔ０−ｔ１）に対応する期間である。
【００５４】
また、図５（２）、（８）に示すように、入力回路２のホールド期間Ｈ（ｔ０−ｔ１）に対応してＤ／Ａ変換器６では、ＤＡＣ容量Ｃｄに対するサンプリング期間Ｓ（ｔ０−ｔ１）が設定される。また、入力回路２のサンプリング期間Ｓ（ｔ１−ｔ４）に対応して、Ｄ／Ａ変換器６では、ＤＡＣ容量Ｃｄに対するホールド期間Ｈ（ｔ１−ｔ２、ｔ３−ｔ４）、サンプリング期間Ｓ（ｔ２−ｔ３）が設定される。そして、入力回路２のホールド期間Ｈ（ｔ４−ｔ６）に対応して、待機期間Ｗ（ｔ４−ｔ５）、サンプリング期間Ｓ（ｔ５−ｔ６）が設定されている。
【００５５】
このように、第４実施形態においては、入力回路２におけるサンプリング期間Ｓを第３実施形態で設定した期間の最初の部分を１サイクル分短く設定し、この期間をホールド期間Ｈに充てることで２サイクル分に延長させるようにした。これにより、入力回路２におけるサンプリング容量Ｃｓの充電電荷の転送時間を確保することができるようになる。
【００５６】
したがって、このような第４実施形態においても、第３実施形態と同様の効果を得ることができると共に、入力回路２においてはサンプリング期間Ｓを確保しつつ、ホールド期間Ｈも確保することができるようになる。
【００５７】
（第５実施形態）
図６は第５実施形態を示すもので、以下、第３実施形態と異なる部分について説明する。この実施形態では、入力回路２におけるホールド期間Ｈを第３実施形態で１サイクルのクロックＭＣＫ分としていたのに対して、２サイクル分に延長して設定している。
【００５８】
図６（１）、（８）に示すように、サンプリング容量Ｃｓに対するサンプリング期間Ｓ（ｔ０−ｔ４）は、第３実施形態と同様にしてクロックＭＣＫの４サイクル分の期間に対応している。
【００５９】
また、図６（２）、（８）に示すように、入力回路２のサンプリング期間Ｓ（ｔ０−ｔ４）に対応して、Ｄ／Ａ変換器６では、ＤＡＣ容量Ｃｄに対するサンプリング期間Ｓ（ｔ０−ｔ１、ｔ２−ｔ３）、ホールド期間Ｈ（ｔ１−ｔ２、ｔ３−ｔ４）を２回繰り返して実施している。
【００６０】
一方、入力回路２のホールド期間Ｈ（ｔ４−ｔ６）は、第３実施形態におけるホールド期間Ｈの２倍の期間つまりクロックＭＣＫの２サイクル分の期間に設定している。そして、Ｄ／Ａ変換器６では、入力回路２のホールド期間Ｈ（ｔ４−ｔ６）に対応して、待機期間Ｗ（ｔ４−ｔ６）を実施している。つまり、待機期間Ｗも第３実施形態における待機期間Ｗの２倍の期間に設定している。
このように、第５実施形態においては、入力回路２におけるサンプリング期間Ｓを長く設定し、かつホールド期間Ｈも長く設定している。
【００６１】
したがって、このような第５実施形態においても、第３実施形態と同様に入力回路２においてはサンプリング期間Ｓを確保しつつ、さらにホールド期間Ｈも確保することができるようになる。これにより、入力回路２におけるサンプリング容量Ｃｓの充電電荷の転送時間を確保することができるようになる。
【００６２】
また、第５実施形態では、入力回路２のサンプリング期間Ｓおよびホールド期間Ｈからなる１サイクルの動作をクロックＭＣＫの偶数倍（２ｎ倍）のサイクルとして設定するので、期間の設定のための制御信号を生成する論理回路を簡単に構成することができるようになる。
【００６３】
（第６実施形態）
図７は第６実施形態として、ΔΣ変調型Ａ／Ｄ変換器１００に適用した場合を示している。この実施形態では、上記した第１から第５実施形態で示したΔΣ変調器１を用いてΔΣ変調型Ａ／Ｄ変換器１００を構成している。ΔΣ変調型Ａ／Ｄ変換器１００は、ΔΣ変調器１の出力信号Ｄｏｕｔを処理するデジタルフィルタ１０１を備えている。
【００６４】
この構成により、上記各実施形態で説明したΔΣ変調器１の出力であるΔΣ変調結果のデジタル信号Ｄｏｕｔを、一般的なΔΣ変調器と同様にΔΣ変調器の後段に配置したデジタルフィルタ１０１により処理することにより、Ａ／Ｄ変換を実施することができる。
【００６５】
（第７実施形態）
図８は第７実施形態として、インクリメンタルΔΣ変調型Ａ／Ｄ変換器２００に適用した場合を示している。この実施形態では、上記した第１から第５実施形態で示したΔΣ変調器１を用いてインクリメンタルΔΣ変調型Ａ／Ｄ変換器２００を構成している。インクリメンタルΔΣ変調型Ａ／Ｄ変換器２００は、ΔΣ変調器１の後段にΔΣ変調器１の次数に応じた段数のデジタル回路で構成する積分器２０１を配置している。
【００６６】
この構成により、ΔΣ変調器１の積分回路３とデジタル回路で構成する積分器２０１を一旦リセットしてから所定の期間動作させることで、インクリメンタルΔΣ変調型Ａ／Ｄ変換器２００として動作させることができる。
【００６７】
（他の実施形態）
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
【００６８】
第３および第５実施形態では、入力回路２のサンプリング期間Ｓに対応してＤ／Ａ変換器６のサンプリング期間Ｓおよびホールド期間Ｈを２サイクル実施する場合を示したが、３サイクル以上実施することも可能である。
【００６９】
第５実施形態では、入力回路２のホールド期間Ｈの設定期間をクロックＭＣＫの２個分としているが、３個分以上に設定することも可能である。また、その場合に、Ｄ／Ａ変換器６の待機期間Ｗも同様に設定することもできるし、第４実施形態におけるように待機期間Ｗに加えてサンプリング期間Ｓを設定することもできる。
【００７０】
上記した各実施形態および変形例においては、回路構成をいずれもシングルエンド型の場合で説明したが、回路構成が差動型のものにも適用することができる。
【００７１】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【００７２】
図面中、１はΔΣ変調器、２は入力回路、３は積分回路、４は量子化器、５は制御回路、６はＤ／Ａ変換器、３１はアンプ、１００はΔΣ変調型Ａ／Ｄ変換器、１０１はデジタルフィルタ、２００はインクリメンタルΔΣ変調型Ａ／Ｄ変換器、２０１は積分器、Ｃｓはサンプリング容量、Ｃｆは積分容量、ＣｄはＤＡＣ容量、Ｓｓ１〜Ｓｓ４はスイッチ、Ｓｄｔ、Ｓｄｍ、Ｓｄｂは選択スイッチ、Ｓｄ２は接地スイッチ、Ｓｄ３は出力スイッチである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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