(57)【要約】      （修正有）【課題】論理回路等の１出力に作用する少なくとも２入力を持つ回路において、トランジスタの劣化に伴う回路の動作不良を抑制する。【解決手段】論理回路等の１出力に作用する少なくとも２入力を持つ回路において、ある特定レベルの信号（Ｌレベル信号）を出力し続けるトランジスタにおいて、当該トランジスタを流れる電流の方向を入れ替える（反転させる）構成とする。つまり、トランジスタの第１の端子と第２の端子（ソース又はドレインとなる端子）に加わる電圧の大小関係を任意の期間毎に入れ替えることにより、ソースとドレインを任意の期間毎に切り替える構成とする。具体的には、トランジスタを有する回路において、ある特定レベルの信号（Ｌレベル信号）を出力し続ける部分では、当該特定レベルの信号として、互いに異なる複数の電位を有するＬレベル信号（任意の期間毎に電位が変化するＬレベル信号）を用いる。【選択図】図１
2020173887.tif 000002
【特許請求の範囲】
【請求項１】
第１の回路乃至第３の回路を有し、
前記第１の回路乃至前記第３の回路は、第１のトランジスタ乃至第１２のトランジスタをそれぞれ有し、
前記第２の回路において、
前記第１のトランジスタのソースまたはドレインの一方、前記第２のトランジスタのソースまたはドレインの一方、前記第４のトランジスタのゲート、前記第７のトランジスタのソースまたはドレインの一方、前記第８のトランジスタのゲート、前記第９のトランジスタのゲート、及び、前記第１１のトランジスタのゲートは、互いに電気的に接続され、
前記第１のトランジスタのゲート、及び、前記第６のトランジスタのゲートは、前記第１の回路に電気的に接続され、
前記第２のトランジスタのゲートは、前記第３の回路に電気的に接続され、
前記第３のトランジスタのソースまたはドレインの一方、及び、前記第３のトランジスタのゲートは、互いに電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方、前記第４のトランジスタのソースまたはドレインの一方、及び、前記第５のトランジスタのゲートは、互いに電気的に接続され、
前記第５のトランジスタのソースまたはドレインの一方、前記第６のトランジスタのソースまたはドレインの一方、前記第７のトランジスタのゲート、前記第８のトランジスタのソースまたはドレインの一方、前記第１０のトランジスタのゲート、及び、前記第１２のトランジスタのゲートは、互いに電気的に接続され、
前記第９のトランジスタのソースまたはドレインの一方、及び、前記第１０のトランジスタのソースまたはドレインの一方は、前記第１の回路及び前記第３の回路に電気的に接続され、
前記第１１のトランジスタのソースまたはドレインの一方、及び、前記第１２のトランジスタのソースまたはドレインの一方は、画素に電気的に接続され、
前記第９のトランジスタのソースまたはドレインの他方、及び、前記第１１のトランジスタのソースまたはドレインの他方は、第１の配線に電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、第２の配線に電気的に接続され、
前記第１２のトランジスタのソースまたはドレインの他方は、第３の配線に電気的に接続される半導体装置。
【請求項２】
第１の回路乃至第３の回路を有し、
前記第１の回路乃至前記第３の回路は、第１のトランジスタ乃至第１２のトランジスタをそれぞれ有し、
前記第２の回路において、
前記第１のトランジスタのソースまたはドレインの一方、前記第２のトランジスタのソースまたはドレインの一方、前記第４のトランジスタのゲート、前記第７のトランジスタのソースまたはドレインの一方、前記第８のトランジスタのゲート、前記第９のトランジスタのゲート、及び、前記第１１のトランジスタのゲートは、互いに電気的に接続され、
前記第１のトランジスタのゲート、及び、前記第６のトランジスタのゲートは、前記第１の回路に電気的に接続され、
前記第２のトランジスタのゲートは、前記第３の回路に電気的に接続され、
前記第３のトランジスタのソースまたはドレインの一方、及び、前記第３のトランジスタのゲートは、互いに電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方、前記第４のトランジスタのソースまたはドレインの一方、及び、前記第５のトランジスタのゲートは、互いに電気的に接続され、
前記第５のトランジスタのソースまたはドレインの一方、前記第６のトランジスタのソースまたはドレインの一方、前記第７のトランジスタのゲート、前記第８のトランジスタのソースまたはドレインの一方、前記第１０のトランジスタのゲート、及び、前記第１２のトランジスタのゲートは、互いに電気的に接続され、
前記第９のトランジスタのソースまたはドレインの一方、及び、前記第１０のトランジスタのソースまたはドレインの一方は、前記第１の回路及び前記第３の回路に電気的に接続され、
前記第１１のトランジスタのソースまたはドレインの一方、及び、前記第１２のトランジスタのソースまたはドレインの一方は、画素に電気的に接続され、
前記第９のトランジスタのソースまたはドレインの他方、及び、前記第１１のトランジスタのソースまたはドレインの他方は、第１の配線に電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、第２の配線に電気的に接続され、
前記第１２のトランジスタのソースまたはドレインの他方は、第３の配線に電気的に接続され、
前記第５のトランジスタのソースまたはドレインの他方、及び、前記第３のトランジスタのゲートは、互いに電気的に接続される半導体装置。
【請求項３】
第１の回路乃至第３の回路を有し、
前記第１の回路乃至前記第３の回路は、第１のトランジスタ乃至第１２のトランジスタをそれぞれ有し、
前記第２の回路において、
前記第１のトランジスタのソースまたはドレインの一方、前記第２のトランジスタのソースまたはドレインの一方、前記第４のトランジスタのゲート、前記第７のトランジスタのソースまたはドレインの一方、前記第８のトランジスタのゲート、前記第９のトランジスタのゲート、及び、前記第１１のトランジスタのゲートは、互いに電気的に接続され、
前記第１のトランジスタのゲート、及び、前記第６のトランジスタのゲートは、前記第１の回路に電気的に接続され、
前記第２のトランジスタのゲートは、前記第３の回路に電気的に接続され、
前記第３のトランジスタのソースまたはドレインの一方、及び、前記第３のトランジスタのゲートは、互いに電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方、前記第４のトランジスタのソースまたはドレインの一方、及び、前記第５のトランジスタのゲートは、互いに電気的に接続され、
前記第５のトランジスタのソースまたはドレインの一方、前記第６のトランジスタのソースまたはドレインの一方、前記第７のトランジスタのゲート、前記第８のトランジスタのソースまたはドレインの一方、前記第１０のトランジスタのゲート、及び、前記第１２のトランジスタのゲートは、互いに電気的に接続され、
前記第９のトランジスタのソースまたはドレインの一方、及び、前記第１０のトランジスタのソースまたはドレインの一方は、前記第１の回路及び前記第３の回路に電気的に接続され、
前記第１１のトランジスタのソースまたはドレインの一方、及び、前記第１２のトランジスタのソースまたはドレインの一方は、画素に電気的に接続され、
前記第９のトランジスタのソースまたはドレインの他方、及び、前記第１１のトランジスタのソースまたはドレインの他方は、第１の配線に電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方、前記第４のトランジスタのソースまたはドレインの他方、前記第６のトランジスタのソースまたはドレインの他方、前記第７のトランジスタのソースまたはドレインの他方、前記第８のトランジスタのソースまたはドレインの他方は、第２の配線に電気的に接続され、
前記第１２のトランジスタのソースまたはドレインの他方は、第３の配線に電気的に接続される半導体装置。
【請求項４】
第１の回路乃至第３の回路を有し、
前記第１の回路乃至前記第３の回路は、第１のトランジスタ乃至第１２のトランジスタをそれぞれ有し、
前記第２の回路において、
前記第１のトランジスタのソースまたはドレインの一方、前記第２のトランジスタのソースまたはドレインの一方、前記第４のトランジスタのゲート、前記第７のトランジスタのソースまたはドレインの一方、前記第８のトランジスタのゲート、前記第９のトランジスタのゲート、及び、前記第１１のトランジスタのゲートは、互いに電気的に接続され、
前記第１のトランジスタのゲート、及び、前記第６のトランジスタのゲートは、前記第１の回路に電気的に接続され、
前記第２のトランジスタのゲートは、前記第３の回路に電気的に接続され、
前記第３のトランジスタのソースまたはドレインの一方、及び、前記第３のトランジスタのゲートは、互いに電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方、前記第４のトランジスタのソースまたはドレインの一方、及び、前記第５のトランジスタのゲートは、互いに電気的に接続され、
前記第５のトランジスタのソースまたはドレインの一方、前記第６のトランジスタのソースまたはドレインの一方、前記第７のトランジスタのゲート、前記第８のトランジスタのソースまたはドレインの一方、前記第１０のトランジスタのゲート、及び、前記第１２のトランジスタのゲートは、互いに電気的に接続され、
前記第９のトランジスタのソースまたはドレインの一方、及び、前記第１０のトランジスタのソースまたはドレインの一方は、前記第１の回路及び前記第３の回路に電気的に接続され、
前記第１１のトランジスタのソースまたはドレインの一方、及び、前記第１２のトランジスタのソースまたはドレインの一方は、画素に電気的に接続され、
前記第９のトランジスタのソースまたはドレインの他方、及び、前記第１１のトランジスタのソースまたはドレインの他方は、第１の配線に電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方、前記第４のトランジスタのソースまたはドレインの他方、前記第６のトランジスタのソースまたはドレインの他方、前記第７のトランジスタのソースまたはドレインの他方、前記第８のトランジスタのソースまたはドレインの他方は、第２の配線に電気的に接続され、
前記第１２のトランジスタのソースまたはドレインの他方は、第３の配線に電気的に接続され、
前記第５のトランジスタのソースまたはドレインの他方、及び、前記第３のトランジスタのゲートは、互いに電気的に接続される半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記第１の配線は、前記第２の回路にクロック信号を供給する機能を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置に関し、特にトランジスタを用いて構成される半導体装置又はその動作方法に
関する。また、半導体装置を適用した表示装置及び当該表示装置を具備する電子機器に関
する。
【背景技術】
【０００２】
近年、液晶表示装置や発光装置などの表示装置に関する開発が活発に進められている。特
に、絶縁体上に非単結晶半導体により形成されたトランジスタを用いて、画素回路やシフ
トレジスタ回路等を含む駆動回路（以下、内部回路という）を一体形成する技術は、低消
費電力化、低コスト化、信頼性の向上、狭額縁化等に大きく貢献するため、活発に開発が
進められている。絶縁体上に形成された内部回路は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉ
ｎｔｅｄ  ｃｉｒｃｕｉｔ）等を介して絶縁体の外に配置されたコントローラＩＣ等（以
下、外部回路という）に接続され、その動作が制御されている。
【０００３】
また、絶縁体上に一体形成された内部回路として、非単結晶半導体のトランジスタを用い
て構成されるシフトレジスタ回路が考案されている（特許文献１参照）。
【０００４】
しかし、上記シフトレジスタ回路は、出力端子がフローティング状態になる期間があるた
め、ノイズが出力端子に発生しやすく、出力端子に発生したノイズによりシフトレジスタ
回路が誤動作するという問題を抱えていた。
【０００５】
上記問題点を解決するために、出力端子がフローティング状態にならないシフトレジスタ
回路が考案されている。例えば、特許文献２では、いわゆるスタティック駆動によって、
シフトレジスタ回路を動作することが提案されている。この場合、シフトレジスタ回路は
、出力端子がフローティング状態にならないため、出力端子に発生するノイズを減らすこ
とができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第９５／３１８０４号パンフレット
【特許文献２】特開２００４−７８１７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記特許文献２に示すようにスタティック駆動で動作させる場合、その動作期間が選択信
号を出力する選択期間と、非選択信号を出力する非選択期間とに分かれる。この動作期間
のうちほとんどの期間が非選択期間になる。選択信号が高電位（ハイレベル信号）である
場合には、非選択期間において、出力端子にトランジスタを介して非選択信号（低電位（
ロウレベル信号））を供給している。つまり、出力端子に低電位を供給するためのトラン
ジスタは、回路の動作期間のうちほとんどの期間においてオン状態となっている。
【０００８】
非単結晶半導体を用いて作製されるトランジスタは、オンしている時間や印加する電位に
したがって劣化することが知られている。トランジスタが劣化すると、例えば、しきい値
電圧がプラス側へシフトするしきい値電圧シフトが起こり、回路の動作不良が生じる問題
がある。
【０００９】
また、シフトレジスタ回路やラッチ回路等のデジタル回路は、画素やアナログスイッチ（
例えば、トランスファーゲート）等と違って電流が流れる向きが固定されている場合が多
い。つまり、トランジスタのソースとドレインが固定化されているため、ドレイン側に電
界が集中し、トランジスタが劣化しやすくなっている。
【００１０】
このような問題点に鑑み、トランジスタの劣化を低減することを目的の一とする。又は、
トランジスタの劣化に伴う回路の動作不良を抑制することを目的の一とする。又は、トラ
ンジスタを有する回路の信頼性を向上させることを目的の一とする。
【課題を解決するための手段】
【００１１】
トランジスタの劣化を低減するために、画素や回路中で、ある特定レベルの信号（例えば
、Ｌレベル信号（ロウレベル信号））を出力し続けるトランジスタにおいて、当該トラン
ジスタを流れる電流の方向を入れ替える（反転させる）構成とする。つまり、トランジス
タの第１の端子と第２の端子（ソース又はドレインとなる端子）に加わる電圧の大小関係
を任意の期間毎に入れ替えることにより、ソースとドレインを任意の期間毎に切り替える
構成とする。
【００１２】
そのため、トランジスタを有する回路において、ある特定レベルの信号（例えば、Ｌレベ
ル信号）を出力し続ける部分では、当該特定レベルの信号として、互いに異なる複数の電
位を有するＬレベル信号（任意の期間毎に電位が変化するＬレベル信号）を用いる。例え
ば、あるトランジスタを介してＬレベル信号を出力し続ける場合、Ｌレベル信号として、
電位がＶＬＨからなる第１の電位と、電位がＶＬＬからなる第２の電位（ＶＬＨ＞ＶＬＬ
）が任意の期間毎に切り替わる信号を用いることができる。つまり、電位が変化する信号
をＬレベル信号として用い、トランジスタを流れる電流の方向を入れ替える（ソースとド
レインを入れ替える）ことによって、ソース側又はドレイン側への電界の集中を抑制し、
トランジスタの劣化を低減させる。
【００１３】
なお、第１の電位（ＶＬＨ）と第２の電位（ＶＬＬ）は、回路においてＬレベル信号とし
て機能すればどのような電位としてもよい。例えば、Ｌレベル信号が回路において非選択
信号となる場合には、第１の電位と第２の電位が非選択信号として機能するように電位を
設定すればよい。また、複数の電位として、３つ以上の電位を設定してもよい。
【００１４】
また、トランジスタを介してＨレベル信号（ハイレベル信号）が出力し続ける場合には、
Ｈレベル信号として、電位がＶＨＨからなる第１の電位と、電位がＶＨＬからなる第２の
電位（ＶＨＨ＞ＶＨＬ）が任意の期間に切り替わる信号を用いる。なお、第１の電位（Ｖ
ＨＨ）と第２の電位（ＶＨＬ）は、回路においてＨレベル信号として機能すればどのよう
な電位としてもよい。例えば、Ｈレベル信号が回路において選択信号となる場合には、第
１の電位と第２の電位が選択信号として機能するように電位を設定すればよい。
【００１５】
また、開示する発明の一例は、ソース又はドレインの一方が第１の配線と電気的に接続さ
れ、他方が第３の配線と電気的に接続された第１のトランジスタと、ソース又はドレイン
の一方が第２の配線と電気的に接続され、他方が第３の配線と電気的に接続された第２の
トランジスタと、ゲートが第３の配線に電気的に接続され、第３の配線に供給される選択
信号によりオンとなり且つ非選択信号によりオフとなる第３のトランジスタとを有し、選
択信号が第１のトランジスタがオンしている期間に第１の配線から第３の配線へ供給され
、非選択信号が第２のトランジスタがオンしている期間に第２の配線から第３の配線へ供
給され、選択信号又は非選択信号の少なくとも一方が所定の期間毎に電位が変化する信号
であることを特徴としている。
【００１６】
また、開示する発明の一例は、ソース又はドレインの一方が第１の配線と電気的に接続さ
れ、他方が第３の配線と電気的に接続された第１のトランジスタと、ソース又はドレイン
の一方が第２の配線と電気的に接続され、他方が第３の配線と電気的に接続され、且つ互
いに並列に設けられた複数の第２のトランジスタと、ゲートが第３の配線に電気的に接続
され、第３の配線に供給される選択信号によりオンとなり且つ非選択信号によりオフとな
る第３のトランジスタとを有し、選択信号が第１のトランジスタがオンしている期間に第
１の配線から第３の配線へ供給され、非選択信号が所定の期間毎に電位が変化する信号で
あって、複数の第２のトランジスタのいずれかがオンしている期間に第２の配線から第３
の配線へ供給されることを特徴としている。
【００１７】
また、開示する発明の一例は、ソース又はドレインの一方が第１の配線と電気的に接続さ
れ、他方が第３の配線と電気的に接続された第１のトランジスタと、ソース又はドレイン
の一方が第２の配線と電気的に接続され、他方が第３の配線と電気的に接続された第２の
トランジスタと、ソース又はドレインの一方が第４の配線と電気的に接続され、他方が第
３の配線と電気的に接続された第４のトランジスタと、ゲートが第３の配線に電気的に接
続され、第３の配線に供給される選択信号によりオンとなり且つ非選択信号によりオフと
なる第３のトランジスタとを有し、選択信号が第１のトランジスタがオンしている期間に
第１の配線から第３の配線へ供給され、非選択信号が第２のトランジスタがオンしている
期間又は第４のトランジスタがオンしている期間に第２の配線又は第４の配線から第３の
配線へ供給され、第２の配線及び第４の配線には互いに異なる電位が印加され、且つ第２
の配線に印加される電位と第４の配線に印加される電位が入れ替わることを特徴としてい
る。
【００１８】
本明細書において、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単
なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。
ただし、オフ電流を抑えたい場合、オフ電流が少ない方の極性のトランジスタを用いるこ
とが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を有するトランジス
タやマルチゲート構造を有するトランジスタ等がある。または、スイッチとして動作させ
るトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）の電
位に近い値で動作する場合はＮチャネル型トランジスタを用いることが望ましい。反対に
、ソース端子の電位が、高電位側電源（Ｖｄｄなど）の電位に近い値で動作する場合はＰ
チャネル型トランジスタを用いることが望ましい。なぜなら、Ｎチャネル型トランジスタ
ではソース端子が低電位側電源の電位に近い値で動作するとき、Ｐチャネル型トランジス
タではソース端子が高電位側電源の電位に近い値で動作するとき、ゲートとソースの間の
電圧の絶対値を大きくできるため、スイッチとして、より正確な動作を行うことができる
からである。さらに、トランジスタがソースフォロワ動作をしてしまうことが少ないため
、出力電圧の大きさが小さくなってしまうことが少ないからである。
【００１９】
なお、Ｎチャネル型トランジスタとＰチャネル型トランジスタの両方を用いて、ＣＭＯＳ
型のスイッチをスイッチとして用いてもよい。ＣＭＯＳ型のスイッチにすると、Ｐチャネ
ル型トランジスタまたはＮチャネル型トランジスタのどちらか一方のトランジスタが導通
すれば電流が流れるため、スイッチとして機能しやすくなる。例えば、スイッチへの入力
信号の電圧が高い場合でも、低い場合でも、適切に電圧を出力させることが出来る。さら
に、スイッチをオンまたはオフさせるための信号の電圧振幅値を小さくすることが出来る
ので、消費電力を小さくすることも出来る。
【００２０】
なお、スイッチとしてトランジスタを用いる場合、スイッチは、入力端子（ソース端子ま
たはドレイン端子の一方）と、出力端子（ソース端子またはドレイン端子の他方）と、導
通を制御する端子（ゲート端子）とを有している。一方、スイッチとしてダイオードを用
いる場合、スイッチは、導通を制御する端子を有していない場合がある。そのため、トラ
ンジスタよりもダイオードをスイッチとして用いた方が、端子を制御するための配線を少
なくすることが出来る。
【００２１】
なお、「ＡとＢとが接続されている」と明示的に記載する場合は、ＡとＢとが電気的に接
続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続さ
れている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回
路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係
、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続
関係以外のものも含むものとする。
【００２２】
例えば、ＡとＢとが電気的に接続されている場合として、ＡとＢとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オードなど）が、ＡとＢとの間に１個以上接続されていてもよい。あるいは、ＡとＢとが
機能的に接続されている場合として、ＡとＢとの機能的な接続を可能とする回路（例えば
、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回
路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、
降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、
切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、
差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制
御回路など）が、ＡとＢとの間に１個以上接続されていてもよい。例えば、ＡとＢとの間
に別の回路を挟んでいても、Ａから出力された信号がＢへ伝達される場合は、ＡとＢとは
機能的に接続されているものとする。
【００２３】
なお、「ＡとＢとが電気的に接続されている」と明示的に記載する場合は、ＡとＢとが電
気的に接続されている場合（つまり、ＡとＢとの間に別の素子や別の回路を挟んで接続さ
れている場合）と、ＡとＢとが機能的に接続されている場合（つまり、ＡとＢとの間に別
の回路を挟んで機能的に接続されている場合）と、ＡとＢとが直接接続されている場合（
つまり、ＡとＢとの間に別の素子や別の回路を挟まずに接続されている場合）とを含むも
のとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続さ
れている、とのみ明示的に記載されている場合と同じであるとする。
【００２４】
なお、表示素子、表示素子を有する装置である表示装置、発光素子、発光素子を有する装
置である発光装置は、様々な形態を用いることが出来る。例えば、表示素子、表示装置、
発光素子または発光装置としては、ＥＬ（エレクトロルミネッセンス）素子（有機物及び
無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥ
Ｄ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ
）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ
（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、デジタルマイクロミラーデバイス
（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナノチューブ、などを用いることが
できる。これらは、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが
変化する表示媒体を有することができる。なお、ＥＬ素子を用いた表示装置としてはＥＬ
ディスプレイなどがある。電子放出素子を用いた表示装置としてはフィールドエミッショ
ンディスプレイ（ＦＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−
ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌｙ）などがある
。液晶素子を用いた表示装置としては液晶ディスプレイ（透過型液晶ディスプレイ、半透
過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶
ディスプレイ）などがある。電子インクや電気泳動素子を用いた表示装置としては電子ペ
ーパーなどがある。
【００２５】
なお、ＥＬ素子とは、陽極と、陰極と、陽極と陰極との間に挟まれたＥＬ層とを有する素
子である。なお、ＥＬ層としては、１重項励起子からの発光（蛍光）を利用するもの、３
重項励起子からの発光（燐光）を利用するもの、１重項励起子からの発光（蛍光）を利用
するものと３重項励起子からの発光（燐光）を利用するものとを含むもの、有機物によっ
て形成されたもの、無機物によって形成されたもの、有機物によって形成されたものと無
機物によって形成されたものとを含むもの、高分子の材料、低分子の材料、高分子の材料
と低分子の材料とを含むものなどを有することができる。ただし、これに限定されず、Ｅ
Ｌ素子として様々なものを有することができる。
【００２６】
なお、電子放出素子とは、陰極に高電界を集中して電子を引き出す素子である。例えば、
電子放出素子として、スピント型、カーボンナノチューブ（ＣＮＴ）型、金属―絶縁体―
金属を積層したＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型、金属―絶縁
体―半導体を積層したＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）型、ＭＯＳ型、シリコン型、薄膜ダイオード型、ダイヤモンド型、金属―絶縁体
―半導体−金属型等の薄膜型、ＨＥＥＤ型、ＥＬ型、ポーラスシリコン型、表面伝導（Ｓ
ＣＥ）型などを有することができる。ただし、これに限定されず、電子放出素子として様
々なものを有することができる。
【００２７】
なお、液晶素子とは、液晶の光学的変調作用によって光の透過または非透過を制御する素
子であり、一対の電極、及び液晶により構成される。なお、液晶の光学的変調作用は、液
晶にかかる電界（横方向の電界、縦方向の電界又は斜め方向の電界を含む）によって制御
される。なお、液晶素子としては、ネマチック液晶、コレステリック液晶、スメクチック
液晶、ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶、
高分子液晶、高分子分散型液晶（ＰＤＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶、
側鎖型高分子液晶、プラズマアドレス液晶（ＰＡＬＣ）、バナナ型液晶などを挙げること
ができる。また、液晶の駆動方式としては、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モ
ード、ＳＴＮ（Ｓｕｐｅｒ  Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−
Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉ
ｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉ
ｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍ
ｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ  Ｓｕｐｅｒ  Ｖｉｅｗ）モード、ＡＳＭ（
Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード
、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ
）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｂｉｒｅｆｒｉ
ｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓ
ｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒ
ｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  
Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ブルー相（Ｂｌｕｅ  Ｐｈａｓｅ）モー
ドなどを用いることができる。ただし、これに限定されず、液晶素子及びその駆動方式と
して様々なものを用いることができる。
【００２８】
なお、電子ペーパーとしては、分子により表示されるもの（光学異方性、染料分子配向な
ど）、粒子により表示されるもの（電気泳動、粒子移動、粒子回転、相変化など）、フィ
ルムの一端が移動することにより表示されるもの、分子の発色／相変化により表示される
もの、分子の光吸収により表示されるもの、電子とホールが結合して自発光により表示さ
れるものなどのことをいう。例えば、電子ペーパーの表示方法として、マイクロカプセル
型電気泳動、水平移動型電気泳動、垂直移動型電気泳動、球状ツイストボール、磁気ツイ
ストボール、円柱ツイストボール方式、帯電トナー、電子粉流体、磁気泳動型、磁気感熱
式、エレクトロウェッテイング、光散乱（透明／白濁変化）、コレステリック液晶／光導
電層、コレステリック液晶、双安定性ネマチック液晶、強誘電性液晶、２色性色素・液晶
分散型、可動フィルム、ロイコ染料による発消色、フォトクロミック、エレクトロクロミ
ック、エレクトロデポジション、フレキシブル有機ＥＬなどを用いることができる。ただ
し、これに限定されず、電子ペーパー及びその表示方法として様々なものを用いることが
できる。ここで、マイクロカプセル型電気泳動を用いることによって、電気泳動方式の欠
点である泳動粒子の凝集、沈殿を解決することができる。電子粉流体は、高速応答性、高
反射率、広視野角、低消費電力、メモリー性などのメリットを有する。
【００２９】
なお、プラズマディスプレイパネルは、電極を表面に形成した基板と、電極及び微小な溝
を表面に形成し且つ溝内に蛍光体層を形成した基板とを狭い間隔で対向させて、希ガスを
封入した構造を有する。あるいは、プラズマチューブを上下からフィルム状の電極で挟み
込んだ構造とすることも可能である。プラズマチューブとは、ガラスチューブ内に、放電
ガス、ＲＧＢそれぞれの蛍光体などを封止したものである。プラズマディスプレイパネル
は、電極間に電圧をかけることによって紫外線を発生させ、蛍光体を光らせることで、表
示を行うことができる。なお、放電方式としては、ＤＣ型とＡＣ型があり、どちらを用い
てもよい。ここで、プラズマディスプレイパネルの駆動方式としては、ＡＷＳ（Ａｄｄｒ
ｅｓｓ  Ｗｈｉｌｅ  Ｓｕｓｔａｉｎ）駆動、サブフレームをリセット期間、アドレス期
間、維持期間に分割するＡＤＳ（Ａｄｄｒｅｓｓ  Ｄｉｓｐｌａｙ  Ｓｅｐａｒａｔｅｄ
）駆動、ＣＬＥＡＲ（ＨＩ‐ＣＯＮＴＲＡＳＴ＆ＬＯＷ  ＥＮＥＲＧＹ  ＡＤＤＲＥＳＳ
＆ＲＥＤＵＣＴＩＯＮ  ＯＦ  ＦＡＬＳＥ  ＣＯＮＴＯＵＲ  ＳＥＱＵＥＮＣＥ）駆動、
ＡＬＩＳ（Ａｌｔｅｒｎａｔｅ  Ｌｉｇｈｔｉｎｇ  ｏｆ  Ｓｕｒｆａｃｅｓ）方式、Ｔ
ＥＲＥＳ（Ｔｅｃｈｎｏｌｏｇｙ  ｏｆ  Ｒｅｃｉｐｒｏｃａｌ  Ｓｕｓｔａｉｎｅｒ）
駆動などを用いることができる。ただし、これに限定されず、プラズマディスプレイパネ
ルの駆動方式として様々なものを用いることができる。
【００３０】
なお、光源を必要とする表示装置、例えば、液晶ディスプレイ（透過型液晶ディスプレイ
、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射
型液晶ディスプレイ）、グレーティングライトバルブ（ＧＬＶ）を用いた表示装置、デジ
タルマイクロミラーデバイス（ＤＭＤ）を用いた表示装置などの光源としては、エレクト
ロルミネッセンス、冷陰極管、熱陰極管、ＬＥＤ、レーザー光源、水銀ランプなどを用い
ることができる。ただし、これに限定されず、光源として様々なものを用いることができ
る。
【００３１】
なお、トランジスタとして、様々な形態のトランジスタを用いることが出来る。よって、
用いるトランジスタの種類に限定はない。例えば、非晶質シリコン、多結晶シリコン、微
結晶（マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う）シリコンなど
に代表される非単結晶半導体膜を有する薄膜トランジスタ（ＴＦＴ）などを用いることが
出来る。ＴＦＴを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合よ
りも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることが
できる。製造装置を大きくできるため、大型基板上に製造できる。そのため、同時に多く
の個数の表示装置を製造できるため、低コストで製造できる。さらに、製造温度が低いた
め、耐熱性の弱い基板を用いることができる。そのため、透光性を有する基板上にトラン
ジスタを製造できる。そして、透光性を有する基板上のトランジスタを用いて表示素子で
の光の透過を制御することが出来る。あるいは、トランジスタの膜厚が薄いため、トラン
ジスタを構成する膜の一部は、光を透過させることが出来る。そのため、開口率が向上さ
せることができる。
【００３２】
なお、多結晶シリコンを製造するときに、触媒（ニッケルなど）を用いることにより、結
晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。その
結果、ゲートドライバ回路（走査線駆動回路）やソースドライバ回路（信号線駆動回路）
、信号処理回路（信号生成回路、ガンマ補正回路、ＤＡ変換回路など）を基板上に一体形
成することが出来る。
【００３３】
なお、微結晶シリコンを製造するときに、触媒（ニッケルなど）を用いることにより、結
晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。この
とき、レーザー照射を行うことなく、熱処理を加えるだけで、結晶性を向上させることも
可能である。その結果、ソースドライバ回路の一部（アナログスイッチなど）およびゲー
トドライバ回路（走査線駆動回路）を基板上に一体形成することが出来る。さらに、結晶
化のためにレーザー照射を行わない場合は、シリコンの結晶性のムラを抑えることができ
る。そのため、画質の向上した画像を表示することが出来る。
【００３４】
ただし、触媒（ニッケルなど）を用いずに、多結晶シリコンや微結晶シリコンを製造する
ことは可能である。
【００３５】
なお、シリコンの結晶性を、多結晶または微結晶などへと向上させることは、パネル全体
で行うことが望ましいが、それに限定されない。パネルの一部の領域のみにおいて、シリ
コンの結晶性を向上させてもよい。選択的に結晶性を向上させることは、レーザー光を選
択的に照射することなどにより可能である。例えば、画素以外の領域である周辺回路領域
にのみ、レーザー光を照射してもよい。または、ゲートドライバ回路、ソースドライバ回
路等の領域にのみ、レーザー光を照射してもよい。あるいは、ソースドライバ回路の一部
（例えば、アナログスイッチ）の領域にのみ、レーザー光を照射してもよい。その結果、
回路を高速に動作させる必要がある領域にのみ、シリコンの結晶化を向上させることがで
きる。画素領域は、高速に動作させる必要性が低いため、結晶性が向上されなくても、問
題なく画素回路を動作させることが出来る。結晶性を向上させる領域が少なくて済むため
、製造工程も短くすることが出来、スループットが向上し、製造コストを低減させること
が出来る。必要とされる製造装置の数も少ない数で製造できるため、製造コストを低減さ
せることが出来る。
【００３６】
または、半導体基板やＳＯＩ基板などを用いてトランジスタを形成することが出来る。こ
れらにより、特性やサイズや形状などのバラツキが少なく、電流供給能力が高く、サイズ
の小さいトランジスタを製造することができる。これらのトランジスタを用いると、回路
の低消費電力化、又は回路の高集積化を図ることができる。
【００３７】
または、酸化亜鉛（ＺｎＯ）、インジウムとガリウムと亜鉛を含む酸化物（ＩｎＧａＺｎ
Ｏ）、シリコンゲルマニウム（ＳｉＧｅ）、砒化ガリウム（ＧａＡｓ）、酸化インジウム
酸化亜鉛（ＩＺＯ）、インジウム錫酸化物（ＩＴＯ）、酸化錫（ＳｎＯ）などの化合物半
導体または酸化物半導体を有するトランジスタや、さらに、これらの化合物半導体または
酸化物半導体を薄膜化した薄膜トランジスタなどを用いることが出来る。これらにより、
製造温度を低くでき、例えば、室温でトランジスタを製造することが可能となる。その結
果、耐熱性の低い基板、例えばプラスチック基板やフィルム基板に直接トランジスタを形
成することが出来る。なお、これらの化合物半導体または酸化物半導体を、トランジスタ
のチャネル部分に用いるだけでなく、それ以外の用途で用いることも出来る。例えば、こ
れらの化合物半導体または酸化物半導体を抵抗素子、画素電極、透光性を有する電極とし
て用いることができる。さらに、それらをトランジスタと同時に成膜又は形成できるため
、コストを低減できる。
【００３８】
または、インクジェットや印刷法を用いて形成したトランジスタなどを用いることが出来
る。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することができ
る。マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタの
レイアウトを容易に変更することが出来る。さらに、レジストを用いる必要がないので、
材料費が安くなり、工程数を削減できる。さらに、必要な部分にのみ膜を付けるため、全
面に成膜した後でエッチングする、という製法よりも、材料が無駄にならず、低コストに
できる。
【００３９】
または、有機半導体やカーボンナノチューブを有するトランジスタ等を用いることができ
る。これらにより、曲げることが可能な基板上にトランジスタを形成することが出来る。
このような基板を用いた半導体装置は、衝撃に対して強くすることができる。
【００４０】
さらに、様々な構造のトランジスタを用いることができる。例えば、ＭＯＳ型トランジス
タ、接合型トランジスタ、バイポーラトランジスタなどをトランジスタとして用いること
が出来る。ＭＯＳ型トランジスタを用いることにより、トランジスタのサイズを小さくす
ることが出来る。よって、複数のトランジスタを搭載することができる。バイポーラトラ
ンジスタを用いることにより、大きな電流を流すことが出来る。よって、高速に回路を動
作させることができる。
【００４１】
なお、ＭＯＳ型トランジスタ、バイポーラトランジスタなどを１つの基板に混在させて形
成してもよい。これにより、低消費電力、小型化、高速動作などを実現することが出来る
。
【００４２】
なお、トランジスタの構成は、様々な形態をとることができ、特定の構成に限定されない
。例えば、ゲート電極が２個以上のマルチゲート構造を適用することができる。マルチゲ
ート構造にすると、チャネル領域が直列に接続されるため、複数のトランジスタが直列に
接続された構成となる。マルチゲート構造により、オフ電流の低減、トランジスタの耐圧
向上（信頼性の向上）を図ることができる。あるいは、マルチゲート構造により、飽和領
域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があ
まり変化せず、電圧・電流特性の傾きをフラットにすることができる。電圧・電流特性の
傾きがフラットである特性を利用すると、理想的な電流源回路や、非常に高い抵抗値をも
つ能動負荷を実現することが出来る。その結果、特性のよい差動回路やカレントミラー回
路を実現することが出来る。
【００４３】
別の例として、チャネルの上下にゲート電極が配置されている構造を適用することができ
る。チャネルの上下にゲート電極が配置されている構造にすることにより、チャネル領域
が増えるため、電流値の増加を図ることができる。または、チャネルの上下にゲート電極
が配置されている構造にすることにより、空乏層ができやすくなるため、Ｓ値の改善を図
ることができる。なお、チャネルの上下にゲート電極が配置される構成にすることにより
、複数のトランジスタが並列に接続されたような構成となる。
【００４４】
チャネル領域の上にゲート電極が配置されている構造、チャネル領域の下にゲート電極が
配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分けた
構造、チャネル領域を並列に接続した構造、またはチャネル領域が直列に接続する構成も
適用できる。さらに、チャネル領域（もしくはその一部）にソース電極やドレイン電極が
重なっている構造も適用できる。チャネル領域（もしくはその一部）にソース電極やドレ
イン電極が重なる構造にすることによって、チャネル領域の一部に電荷が溜まることによ
り動作が不安定になることを防ぐことができる。あるいは、ＬＤＤ領域を設けた構造を適
用できる。ＬＤＤ領域を設けることにより、オフ電流の低減、又はトランジスタの耐圧向
上（信頼性の向上）を図ることができる。あるいは、ＬＤＤ領域を設けることにより、飽
和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流
があまり変化せず、電圧・電流特性の傾きをフラットにすることができる。
【００４５】
なお、トランジスタは、様々なタイプを用いることができ、様々な基板を用いて形成させ
ることができる。したがって、所定の機能を実現させるために必要な回路の全てを、同一
の基板に形成することも可能である。例えば、所定の機能を実現させるために必要な回路
の全てを、ガラス基板、プラスチック基板、単結晶基板、またはＳＯＩ基板などの様々な
基板を用いて形成することも可能である。所定の機能を実現させるために必要な回路の全
てが同じ基板を用いて形成されていることにより、部品点数の削減によるコストの低減、
又は回路部品との接続点数の低減による信頼性の向上を図ることができる。あるいは、所
定の機能を実現させるために必要な回路の一部が、ある基板に形成され、所定の機能を実
現させるために必要な回路の別の一部が、別の基板に形成されていることも可能である。
つまり、所定の機能を実現させるために必要な回路の全てが同じ基板を用いて形成されて
いなくてもよい。例えば、所定の機能を実現させるために必要な回路の一部は、ガラス基
板上にトランジスタにより形成され、所定の機能を実現させるために必要な回路の別の一
部は、単結晶基板に形成され、単結晶基板を用いて形成されたトランジスタで構成された
ＩＣチップをＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）でガラス基板に接続して、ガラス基
板上にそのＩＣチップを配置することも可能である。あるいは、そのＩＣチップをＴＡＢ
（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板
と接続することも可能である。このように、回路の一部が同じ基板に形成されていること
により、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信
頼性の向上を図ることができる。あるいは、駆動電圧が高い部分及び駆動周波数が高い部
分の回路は、消費電力が大きくなってしまうので、そのような部分の回路は同じ基板に形
成せず、そのかわりに、例えば、単結晶基板にその部分の回路を形成して、その回路で構
成されたＩＣチップを用いるようにすれば、消費電力の増加を防ぐことができる。
【００４６】
なお、一画素とは、明るさを制御できる要素一つ分を示すものとする。よって、一例とし
ては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。
従って、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合
には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるもの
とする。なお、色要素は、三色に限定されず、三色以上を用いても良いし、ＲＧＢ以外の
色を用いても良い。例えば、白色を加えて、ＲＧＢＷ（Ｗは白）としても可能である。あ
るいは、ＲＧＢに、例えば、イエロー、シアン、マゼンタ、エメラルドグリーン、朱色な
どを一色以上追加することも可能である。あるいは、例えば、ＲＧＢの中の少なくとも一
色に類似した色を、ＲＧＢに追加することも可能である。例えば、Ｒ、Ｇ、Ｂ１、Ｂ２と
してもよい。Ｂ１とＢ２とは、どちらも青色であるが、波長が異なっている。同様に、Ｒ
１、Ｒ２、Ｇ、Ｂとすることも可能である。このような色要素を用いることにより、より
実物に近い表示を行うことができる。このような色要素を用いることにより、消費電力を
低減することが出来る。別の例としては、一つの色要素について、複数の領域を用いて明
るさを制御する場合は、その領域一つ分を一画素とすることも可能である。よって、一例
として、面積階調を行う場合または副画素（サブ画素）を有している場合、一つの色要素
につき、明るさを制御する領域が複数あり、その全体で階調を表現するが、明るさを制御
する領域の一つ分を一画素とすることも可能である。よって、その場合は、一つの色要素
は、複数の画素で構成されることとなる。あるいは、明るさを制御する領域が一つの色要
素の中に複数あっても、それらをまとめて、一つの色要素を１画素としてもよい。よって
、その場合は、一つの色要素は、一つの画素で構成されることとなる。あるいは、一つの
色要素について、複数の領域を用いて明るさを制御する場合、画素によって、表示に寄与
する領域の大きさが異なっている場合がある。あるいは、一つの色要素につき複数ある、
明るさを制御する領域において、各々に供給する信号を僅かに異ならせるようにして、視
野角を広げるようにしてもよい。つまり、一つの色要素について、複数個ある領域が各々
有する画素電極の電位が、各々異なっていることも可能である。その結果、液晶分子に加
わる電圧が各画素電極によって各々異なる。よって、視野角を広くすることが出来る。
【００４７】
なお、一画素（三色分）と明示的に記載する場合は、ＲとＧとＢの三画素分を一画素と考
える場合であるとする。一画素（一色分）と明示的に記載する場合は、一つの色要素につ
き、複数の領域がある場合、それらをまとめて一画素と考える場合であるとする。
【００４８】
なお、画素は、マトリクス状に配置（配列）されている場合がある。ここで、画素がマト
リクスに配置（配列）されているとは、縦方向もしくは横方向において、画素が直線上に
並んで配置されている、又はギザギザな線上に配置されている場合を含む。よって、例え
ば三色の色要素（例えばＲＧＢ）でフルカラー表示を行う場合に、ストライプ配置されて
いる場合、又は三つの色要素のドットがデルタ配置されている場合も含む。さらに、ベイ
ヤー配置されている場合も含む。なお、色要素のドット毎にその表示領域の大きさが異な
っていてもよい。これにより、低消費電力化、又は表示素子の長寿命化を図ることができ
る。
【００４９】
なお、画素に能動素子を有するアクティブマトリクス方式、または、画素に能動素子を有
しないパッシブマトリクス方式を用いることが出来る。
【００５０】
アクティブマトリクス方式では、能動素子（アクティブ素子、非線形素子）として、トラ
ンジスタだけでなく、さまざまな能動素子（アクティブ素子、非線形素子）を用いること
が出来る。例えば、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）やＴＦＤ（
Ｔｈｉｎ  Ｆｉｌｍ  Ｄｉｏｄｅ）などを用いることも可能である。これらの素子は、製
造工程が少ないため、製造コストの低減、又は歩留まりの向上を図ることができる。さら
に、素子のサイズが小さいため、開口率を向上させることができ、低消費電力化や高輝度
化をはかることが出来る。
【００５１】
なお、アクティブマトリクス方式以外のものとして、能動素子（アクティブ素子、非線形
素子）を用いないパッシブマトリクス型を用いることも可能である。能動素子（アクティ
ブ素子、非線形素子）を用いないため、製造工程が少なく、製造コストの低減、又は歩留
まりの向上を図ることができる。能動素子（アクティブ素子、非線形素子）を用いないた
め、開口率を向上させることができ、低消費電力化や高輝度化をはかることが出来る。
【００５２】
なお、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子
を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレ
イン領域とチャネル領域とソース領域とを介して電流を流すことが出来る。ここで、ソー
スとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソー
スまたはドレインであるかを限定することが困難である。そこで、ソース及びドレインと
して機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例と
しては、それぞれを第１端子、第２端子と表記する場合がある。あるいは、それぞれを第
１電極、第２電極と表記する場合がある。あるいは、第１領域、第２領域と表記する場合
がある。
【００５３】
なお、トランジスタは、ベースとエミッタとコレクタとを含む少なくとも三つの端子を有
する素子であってもよい。この場合も同様に、エミッタとコレクタとを、第１端子、第２
端子などと表記する場合がある。
【００５４】
なお、ゲートとは、ゲート電極とゲート配線（ゲート線、ゲート信号線、走査線、走査信
号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ゲート電極と
は、チャネル領域を形成する半導体と、ゲート絶縁膜を介してオーバーラップしている部
分の導電膜のことを言う。なお、ゲート電極の一部は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐ
ｅｄ  Ｄｒａｉｎ）領域またはソース領域（またはドレイン領域）と、ゲート絶縁膜を介
してオーバーラップしている場合もある。ゲート配線とは、各トランジスタのゲート電極
の間を接続するための配線、各画素の有するゲート電極の間を接続するための配線、又は
ゲート電極と別の配線とを接続するための配線のことを言う。
【００５５】
なお、ソースとは、ソース領域とソース電極とソース配線（ソース線、ソース信号線、デ
ータ線、データ信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言
う。ソース領域とは、Ｐ型不純物（ボロンやガリウムなど）やＮ型不純物（リンやヒ素な
ど）が多く含まれる半導体領域のことを言う。従って、少しだけＰ型不純物やＮ型不純物
が含まれる領域、いわゆる、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域は
、ソース領域には含まれない。ソース電極とは、ソース領域とは別の材料で形成され、ソ
ース領域と電気的に接続されて配置されている部分の導電層のことを言う。ただし、ソー
ス電極は、ソース領域も含んでソース電極と呼ぶこともある。ソース配線とは、各トラン
ジスタのソース電極の間を接続するための配線、各画素の有するソース電極の間を接続す
るための配線、又はソース電極と別の配線とを接続するための配線のことを言う。
【００５６】
なお、ドレインについては、ソースと同様である。
【００５７】
なお、半導体装置とは半導体素子（トランジスタ、ダイオード、サイリスタなど）を含む
回路を有する装置のことをいう。さらに、半導体特性を利用することで機能しうる装置全
般を半導体装置と呼んでもよい。または、半導体材料を有する装置のことを半導体装置と
言う。
【００５８】
なお、表示装置とは、表示素子を有する装置のことを言う。なお、表示装置は、表示素子
を含む複数の画素を含んでいても良い。なお、表示装置は、複数の画素を駆動させる周辺
駆動回路を含んでいても良い。なお、複数の画素を駆動させる周辺駆動回路は、複数の画
素と同一基板上に形成されてもよい。なお、表示装置は、ワイヤボンディングやバンプな
どによって基板上に配置された周辺駆動回路、いわゆる、チップオングラス（ＣＯＧ）で
接続されたＩＣチップ、または、ＴＡＢなどで接続されたＩＣチップを含んでいても良い
。なお、表示装置は、ＩＣチップ、抵抗素子、容量素子、インダクタ、トランジスタなど
が取り付けられたフレキシブルプリントサーキット（ＦＰＣ）を含んでもよい。なお、表
示装置は、フレキシブルプリントサーキット（ＦＰＣ）などを介して接続され、ＩＣチッ
プ、抵抗素子、容量素子、インダクタ、トランジスタなどが取り付けられたプリント配線
基板（ＰＷＢ）を含んでいても良い。なお、表示装置は、偏光板または位相差板などの光
学シートを含んでいても良い。なお、表示装置は、照明装置、筐体、音声入出力装置、光
センサなどを含んでいても良い。
【００５９】
なお、照明装置は、バックライトユニット、導光板、プリズムシート、拡散シート、反射
シート、光源（ＬＥＤ、冷陰極管など）、冷却装置（水冷式、空冷式）などを有していて
も良い。
【００６０】
なお、発光装置とは、発光素子などを有している装置のことをいう。表示素子として発光
素子を有している場合は、発光装置は、表示装置の具体例の一つである。
【００６１】
なお、反射装置とは、光反射素子、光回折素子、光反射電極などを有している装置のこと
をいう。
【００６２】
なお、液晶表示装置とは、液晶素子を有している表示装置をいう。液晶表示装置には、直
視型、投写型、透過型、反射型、半透過型などがある。
【００６３】
なお、駆動装置とは、半導体素子、電気回路、電子回路を有する装置のことを言う。例え
ば、ソース信号線から画素内への信号の入力を制御するトランジスタ（選択用トランジス
タ、スイッチング用トランジスタなどと呼ぶことがある）、画素電極に電圧または電流を
供給するトランジスタ、発光素子に電圧または電流を供給するトランジスタなどは、駆動
装置の一例である。さらに、ゲート信号線に信号を供給する回路（ゲートドライバ、ゲー
ト線駆動回路などと呼ぶことがある）、ソース信号線に信号を供給する回路（ソースドラ
イバ、ソース線駆動回路などと呼ぶことがある）などは、駆動装置の一例である。
【００６４】
なお、表示装置、半導体装置、照明装置、冷却装置、発光装置、反射装置、駆動装置など
は、互いに重複して有している場合がある。例えば、表示装置が、半導体装置および発光
装置を有している場合がある。あるいは、半導体装置が、表示装置および駆動装置を有し
ている場合がある。
【発明の効果】
【００６５】
本明細書で開示する発明の一態様により、トランジスタの劣化を低減することができる。
【００６６】
また、本明細書で開示する発明の一態様により、トランジスタの劣化に伴う回路の動作不
良を抑制することができる。
【００６７】
また、本明細書で開示する発明の一態様により、トランジスタを有する回路の信頼性を向
上させることができる。
【図面の簡単な説明】
【００６８】
【図１】半導体装置の一例を示す図。
【図２】半導体装置及びその動作を説明する図。
【図３】半導体装置及びその動作を説明する図。
【図４】半導体装置及びその動作を説明する図。
【図５】半導体装置の一例を示す図。
【図６】半導体装置の動作の一例を説明する図。
【図７】半導体装置の動作の一例を説明する図。
【図８】半導体装置の動作の一例を説明する図。
【図９】半導体装置の動作の一例を説明する図。
【図１０】半導体装置の動作の一例を説明する図。
【図１１】半導体装置の動作の一例を説明する図。
【図１２】半導体装置の一例を示す図。
【図１３】半導体装置の動作の一例を説明する図。
【図１４】半導体装置の動作の一例を説明する図。
【図１５】半導体装置の動作の一例を説明する図。
【図１６】半導体装置の一例を示す図。
【図１７】半導体装置の一例を示す図。
【図１８】半導体装置の一例を示す図。
【図１９】半導体装置の一例を示す図。
【図２０】半導体装置の一例を示す図。
【図２１】半導体装置の一例を示す図。
【図２２】半導体装置の一例を示す図。
【図２３】半導体装置の一例を示す図。
【図２４】半導体装置の一例を示す図。
【図２５】半導体装置の一例を示す図。
【図２６】半導体装置の一例を示す図。
【図２７】半導体装置の一例を示す図。
【図２８】半導体装置の使用形態を示す図。
【発明を実施するための形態】
【００６９】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同一
部分又は同様な機能を有する部分は異なる図面間で共通の符号を用いて示し、同一部分又
は同様な機能を有する部分の詳細な説明は省略する。
【００７０】
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形
態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施
の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換え
などを行うことが出来る。
【００７１】
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて
述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
【００７２】
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、
その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数
の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより
、さらに多くの図を構成させることが出来る。
【００７３】
なお、ある一つの実施の形態において述べる図または文章において、その一部分を取り出
して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図また
は文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一
態様として開示されているものであり、発明の一態様を構成することが可能であるものと
する。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子
（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、
基板、モジュール、装置、固体、液体、気体、動作方法、製造方法などが単数又は複数記
載された図面（断面図、平面図、回路図、ブロック図、フローチャート、工程図、斜視図
、立面図、配置図、タイミングチャート、構造図、模式図、グラフ、表、光路図、ベクト
ル図、状態図、波形図、写真、化学式など）または文章において、その一部分を取り出し
て、発明の一態様を構成することが可能であるものとする。一例としては、Ｎ個（Ｎは整
数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍ
は整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態
様を構成することは可能である。別の一例としては、Ｎ個（Ｎは整数）の層を有して構成
される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成
することは可能である。別の一例としては、Ｎ個（Ｎは整数）の要素を有して構成される
フローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を
構成することは可能である。
【００７４】
なお、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具
体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に
理解される。したがって、ある一つの実施の形態において述べる図または文章において、
少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様とし
て開示されているものであり、発明の一態様を構成することが可能である。
【００７５】
なお、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開
示されているものであり、発明の一態様を構成することが可能である。したがって、ある
内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発
明の一態様として開示されているものであり、発明の一態様を構成することが可能である
。同様に、図の一部を取り出した図についても、発明の一態様として開示されているもの
であり、発明の一態様を構成することが可能である。
【００７６】
なお、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など
）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、
発明の一態様を構成することは可能な場合がある。特に、端子の接続先が複数の場合には
、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トラン
ジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端
子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可
能な場合がある。
【００７７】
なお、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定
することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば
、当業者であれば、発明を特定することが可能な場合がある。したがって、ある回路につ
いて、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されている
ものであり、発明の一態様を構成することが可能である。または、ある回路について、接
続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであ
り、発明の一態様を構成することが可能である。
【００７８】
（実施の形態１）
本実施の形態では、トランジスタを具備する半導体装置の一例に関して説明する。
【００７９】
本実施の形態で示す半導体装置は、トランジスタの劣化を低減するために、トランジスタ
が導通（Ｏｎ（オン））している期間に当該トランジスタを流れる電流の方向を入れ替え
る（反転させる）構成となっている。つまり、トランジスタが導通している期間に当該ト
ランジスタの第１の端子と第２の端子（ソース又はドレインとなる端子）に加わる電圧の
大小関係を任意の期間毎に入れ替えることにより、ソースとドレインを任意の期間毎に切
り替える構成とする。以下に、具体的な回路構成及び動作について図面を参照して説明す
る。
【００８０】
本実施の形態で示す半導体装置は、配線１０１と配線１０３の間に設けられたトランジス
タ１１１と、配線１０２と配線１０３の間に設けられたトランジスタ１１２とを少なくと
も有している（図１（Ａ）参照）。
【００８１】
トランジスタ１１１は、ソース又はドレインの一方が配線１０１に電気的に接続され、他
方が配線１０３に電気的に接続されている。トランジスタ１１１がオンすることにより、
配線１０１に入力される信号（ＩＮ１）が配線１０３に供給される。トランジスタ１１２
は、ソース又はドレインの一方が配線１０２に電気的に接続され、他方が配線１０３に電
気的に接続されている。トランジスタ１１２がオンすることにより、配線１０２に入力さ
れる信号（ＩＮ２）が配線１０３に供給される。
【００８２】
つまり、配線１０３には、配線１０１に入力される信号（ＩＮ１）に対応する第１の信号
、又は配線１０２に入力される信号（ＩＮ２）に対応する第２の信号が供給される。
【００８３】
例えば、第１の信号として高電位（ハイ（Ｈ）レベル信号）、第２の信号として低電位（
ロウ（Ｌ）レベル信号）を用い、トランジスタ１１１及びトランジスタ１１２のオン又は
オフを制御することにより、配線１０３にＨレベル信号又はＬレベル信号を選択的に出力
できる。また、図２（Ａ）に示すように、配線１０３にトランジスタのゲートを接続し、
配線１０３からＨレベル信号又はＬレベル信号を出力することにより、当該トランジスタ
のオン又はオフを制御することができる。
【００８４】
なお、図１では、トランジスタ１１１及びトランジスタ１１２は、Ｎチャネル型で設けた
場合を示しているが、Ｐチャネル型で設けてもよい。又は、トランジスタ１１１とトラン
ジスタ１１２の極性が異なっていてもよいし、各トランジスタをＣＭＯＳで設けてもよい
。また、トランジスタ１１１は配線１０１と配線１０３との間のスイッチとして機能し、
トランジスタ１１２は配線１０２と配線１０３との間のスイッチとして機能し得る（図１
（Ｂ）参照）。
【００８５】
本実施の形態では、図１に示した構成において、トランジスタ１１１とトランジスタ１１
２の少なくとも一方について、当該トランジスタを流れる電流の方向を入れ替える構成と
する。つまり、トランジスタ１１１とトランジスタ１１２の少なくとも一方について、ト
ランジスタのソース又はドレインとなる端子である第１の端子と第２の端子に加わる電圧
の大小関係を任意の期間毎に入れ替える（ソースとドレインを入れ替える）構成とする。
【００８６】
特に、回路の動作時において、長い期間オン状態を維持するトランジスタについて、当該
トランジスタを流れる電流の方向を入れ替える構成とすることが好ましい。例えば、図１
（Ａ）において、トランジスタ１１２が長い期間オン状態を維持する場合には、少なくと
も当該トランジスタ１１２を流れる電流の方向（Ａ方向又はＢ方向）を入れ替える構成と
する。つまり、トランジスタ１１２の第１の端子と第２の端子に加わる電圧の大小関係を
期間毎に入れ替える（ソースとドレインを入れ替える）構成とする。
【００８７】
以下に、具体的な動作方法に関して図２、図３を参照して説明する。
【００８８】
以下の説明においては、配線１０３にＮチャネル型のトランジスタ１２１のゲートが電気
的に接続されている構成（例えば、配線１０３がゲート線として機能する場合）について
説明する（図２（Ａ）参照）。また、配線１０２に入力する信号として、電位が所定の期
間毎に変化する信号を用いることによって、トランジスタ１１２がオンしている期間に当
該トランジスタ１１２を流れる電流の方向を入れ替える場合について説明する。
【００８９】
図２（Ｂ）〜（Ｆ）はそれぞれ、配線１０３に供給される信号（Ｏｕｔ）、配線１０１に
入力される信号（ＩＮ１）、配線１０２に入力される信号（ＩＮ２）、トランジスタ１１
１のゲートに入力される信号（ＩＮ３）、トランジスタ１１２のゲートに入力される信号
（ＩＮ４）を示している。もちろん、これらの信号（ＩＮ１〜ＩＮ４）は一例であり、図
２に示した信号に限られない。
【００９０】
まず、期間Ｔ１において、トランジスタ１１１のゲートに当該トランジスタ１１１をオン
させる信号（ＩＮ３）が入力される。その結果、トランジスタ１１１がオン状態となり、
配線１０１に入力された信号（ＩＮ１）に対応する第１の信号（ここでは、Ｈレベル信号
（トランジスタ１２１をオンさせる選択信号））がトランジスタ１１１を介して配線１０
３に供給される。そして、配線１０３に接続されているトランジスタ１２１のゲートに選
択信号が入力され、トランジスタ１２１がオンする（図３（Ａ）参照）。
【００９１】
期間Ｔ１において、トランジスタ１１１のゲートに入力される信号（ＩＮ３）の電位がＶ
Ｈの場合、トランジスタ１１１のしきい値をＶｔｈとすると、配線１０３に出力される信
号の電位はＶＨ−Ｖｔｈとなる。配線１０３に出力される信号の電位をＶＨとするために
は、期間Ｔ１においてトランジスタ１１１のゲートを浮遊状態とし、ブートストラップ動
作を行うことによって、トランジスタ１１１のゲートに入力する信号（ＩＮ３）の電位を
ＶＨ＋Ｖｔｈより大きくすればよい。もちろん、配線１０３に出力される信号の電位をＶ
Ｈとするために、トランジスタ１１１のゲートに入力する信号（ＩＮ３）の電位をあらか
じめＶＨ＋Ｖｔｈより大きくなるように設定（例えば、ＶＨ＋Ｖｔｈ＋α）してもよい。
【００９２】
また、期間Ｔ１において、トランジスタ１１２は、非導通（オフ状態）となっている。但
し、これに限定されず、配線１０３に選択信号が出力されるのであれば、トランジスタ１
１２がオンとなっていてもよい。この場合、配線１０２に入力される信号（ＩＮ２）の電
位がＶＨとなっていることが好ましい。
【００９３】
また、期間Ｔ１よりも前の期間において、トランジスタ１１１がオンしていてもよい。こ
の場合には、配線１０１に入力される信号は、Ｌレベル信号になっていることが望ましい
。
【００９４】
次に、期間Ｔ２になると、トランジスタ１１２のゲートに当該トランジスタ１１２をオン
させる信号（ＩＮ４）が入力される。このとき、トランジスタ１１２において、配線１０
２に接続されている端子の電位（この場合、ＶＬＬ）は配線１０３に接続されている端子
の電位（この場合、ＶＨ）より低くなるため、配線１０２に接続されている端子がソース
となり、配線１０３に接続されている端子がドレインとなる。その結果、トランジスタ１
１２において、ゲートとソース間の電位ＶｇｓＢ＝ＶＨ−ＶＬＬがトランジスタ１１２の
しきい値より大きくなるため、トランジスタ１１２がオン状態となり、配線１０２に入力
された信号（ＩＮ２）に対応する第２の信号（ここでは、トランジスタ１２１をオフさせ
る非選択信号、電位ＶＬＬ）がトランジスタ１１２を介して配線１０３に供給される。
【００９５】
そして、配線１０３に接続されているトランジスタ１２１のゲートに非選択信号が供給さ
れ、トランジスタ１２１がオフする。なお、トランジスタ１１１は、期間Ｔ２において、
オフ状態となっている。ただし、これに限定されず、ＩＮ１がＶＬＬになるならトランジ
スタ１１１がオン状態となっていてもよい。
【００９６】
このように、期間Ｔ２では、トランジスタ１１２において、配線１０２に接続されている
端子の電位が配線１０３に接続されている端子の電位より低くなることにより、配線１０
２に接続されている端子がソースとなり、配線１０３に接続されている端子がドレインと
なり、電流はドレインからソース（図２（Ａ）中Ｂ方向）に流れる（図３（Ｂ）参照）。
【００９７】
次に、期間Ｔ３になると、トランジスタ１１１はオフ状態を維持し、配線１０２に入力さ
れる信号（ＩＮ２）の電位がＶＬＬからＶＬＨ（ＶＬＬ＜ＶＬＨ）に変化する。このとき
、トランジスタ１１２において、配線１０２に接続されている端子の電位（この場合、Ｖ
ＬＨ）が配線１０３に接続されている端子の電位（この場合、ＶＬＬ）より高くなるため
、配線１０２に接続されている端子がドレインとなり、配線１０３に接続されている端子
がソースとなる。トランジスタ１１２において、ゲートとソース間の電位ＶｇｓＡ＝ＶＨ
−ＶＬＨがトランジスタ１１２のしきい値より大きい状態を維持するため、トランジスタ
１１２がオン状態を維持し、配線１０２に入力された信号（ＩＮ２）に対応する第２の信
号（ここでは、トランジスタ１２１をオフさせる非選択信号、電位ＶＬＨ）がトランジス
タ１１２を介して配線１０３に供給される。
【００９８】
そして、配線１０３に接続されているトランジスタ１２１のゲートには非選択信号が入力
されるため、トランジスタ１２１がオフ状態を維持する。ここで、電位ＶＬＨと電位ＶＬ
Ｌは互いに異なり、且つトランジスタ１２１のゲートに印加されても当該トランジスタ１
２１をオンさせない電位である。例えば、トランジスタ１２１のソース又はドレインにお
いて最も低い電位をＶｍｉｎ、最も高い電圧をＶｍａｘ、トランジスタ１２１のしきい値
電圧をＶｔｈとしたとき、ＶＬＨ−Ｖｍｉｎ＜Ｖｔｈ、ＶＨ−Ｖｍａｘ＞Ｖｔｈを満たす
関係とすればよい。
【００９９】
このように、期間Ｔ３では、トランジスタ１１２において、配線１０２に接続されている
端子の電位が配線１０３に接続されている端子の電位より高くなることにより、配線１０
２に接続されている端子がドレインとなり、配線１０３に接続されている端子がソースと
なり、電流はドレインからソース（図２（Ａ）中Ａ方向）に流れる（図３（Ｃ）参照）。
【０１００】
続く期間Ｔｎ〜期間Ｔ（ｎ＋１）においては、期間Ｔ２〜期間Ｔ３の動作を繰り返すため
、配線１０３には所定の期間毎に電位ＶＬＬと電位ＶＬＨが切り替わる第２の信号が供給
され（ここでは、電位がＶＬＨである信号、偶数の期間に電位がＶＬＬである信号が供給
される）、トランジスタ１２１はオフ状態を維持する。また、トランジスタ１１２は、オ
ン状態を維持するが、電流の方向が入れ替わる構成となる（図３（Ｄ）（Ｅ）参照）。
【０１０１】
つまり、本実施の形態では、Ｌレベル信号を出力し続けるトランジスタ１１２に、任意の
期間毎に電位が変化するＬレベル信号（非選択信号）を入力することによって、トランジ
スタ１１２においてソース又はドレインとなる２つの端子の電圧の大小関係を入れ替え、
トランジスタ１１２を流れる電流の方向を入れ替えている。
【０１０２】
このように、トランジスタ１１２を流れる電流の方向を入れ替える（ソースとドレインを
入れ替える）構成とすることにより、トランジスタ１２１を安定してオフさせるためにト
ランジスタ１１２を長い期間オン状態とする場合であっても、トランジスタ１１２のチャ
ネル部（ドレイン端）での電界の集中を緩和し、トランジスタ１１２の劣化を低減するこ
とができる。その結果、トランジスタの劣化に伴う回路の動作不良を抑制し、信頼性を向
上することができる。
【０１０３】
特に、トランジスタとしてアモルファスシリコンや微結晶シリコン（マイクロクリスタル
、ナノクリスタル）をチャネル形成領域とする場合には、回路の動作期間において長い期
間オン状態を維持するトランジスタを図２、図３で示したように動作させることはトラン
ジスタの劣化の低減に有効となる。なお、アモルファスシリコンや微結晶シリコン以外で
あっても、例えば、ポリシリコン、酸化物半導体（ＺｎＯ、ＩＧＺＯ（ＩｎＧａＺｎＯ）
等）、有機半導体、カーボンナノチューブ等をチャネル形成領域とする場合であってもト
ランジスタの劣化の低減に有効となる。
【０１０４】
なお、図２では、Ｌレベル信号として、電位がＶＬＨからなる第１の電位と、電位がＶＬ
Ｌからなる第２の電位（ＶＬＨ＞ＶＬＬ）が任意の期間毎に切り替わる信号を用いた場合
を示したが、配線１０２に入力する信号は、互いに電位が異なる２種類の信号に限られな
い。トランジスタ１２１をオンさせない電位であれば、互いに異なる３種類以上の電位を
組み合わせてトランジスタ１１２に入力してもよい。
【０１０５】
また、上記図２では、配線１０２に電位がＶＬＨからなる第１の電位と、電位がＶＬＬか
らなる第２の電位を同じ期間交互に繰り返し入力する場合を示したが、第１の電位と第２
の電位を入力する期間は任意に設定することができる。また、配線１０２に電位がＶＬＨ
からなる第１の電位と、電位がＶＬＬからなる第２の電位を同じ期間交互に繰り返し入力
する場合であっても、その周期は任意に設定することができる。
【０１０６】
また、図２で示した信号（ＩＮ１〜ＩＮ４）は一例に過ぎず、これに限られない。例えば
、上記図２では配線１０１に一定電位の信号を入力する場合（例えば、配線１０１を電源
線に接続する場合）を示したが、配線１０１に他の信号（例えば、クロック信号）を入力
してもよい。また、上記図２では期間Ｔ２〜期間Ｔｎにおいて、トランジスタ１１１がオ
フ状態となる場合を示したが、配線１０１からＬレベル信号が供給される場合には、トラ
ンジスタ１１１をオン状態とする期間を設けてもよい。
【０１０７】
また、期間Ｔ１において、トランジスタ１１２のゲートに入力する信号（ＩＮ４）の電位
をＶＬＬとした場合を示したが、トランジスタ１１２がオフとなるのであればこれに限ら
れない。例えば、トランジスタ１１２のゲートに入力する信号（ＩＮ４）の電位としてＶ
ＬＬより低い電位としてもよい。この場合、トランジスタ１１２がオフの際に、Ｖｇｓを
０Ｖより小さくすることができるため、当該トランジスタ１１２の劣化を効果的に抑制す
ることができる。
【０１０８】
また、上記図２では、期間Ｔ２〜期間Ｔｎにおいて、トランジスタ１１２がオン状態を維
持する場合を示したが、これに限られない。例えば、期間Ｔ２〜期間Ｔｎのある期間にお
いてトランジスタ１１２をオフとする構成としてもよい。つまり、トランジスタ１１２が
オンしている期間とオフしている期間を組み合わせ、さらに、オンしている期間では当該
トランジスタ１１２を流れる電流の向きを入れ替える構成とする。この場合、トランジス
タ１１２の劣化をより効果的に抑制することができる。なお、トランジスタ１１２をオフ
する期間において配線１０２と配線１０３の電位は等しくてもよいし、異なっていてもよ
い。また、トランジスタ１１２をオフとする期間は特に限定されないが、制御のしやすさ
からトランジスタ１１２をオンする期間とオフする期間をほぼ等しくすることが好ましい
。
【０１０９】
また、本実施の形態で示す半導体装置は、上述したように、トランジスタ１１１のゲート
を一時的に浮遊状態とすることによって、トランジスタ１１１のゲートとソース間の容量
結合を利用するブートストラップ動作を適用した回路構成とすることができる。この場合
、図１（Ｃ）に示すように、トランジスタ１１１のゲートと、ソース又はドレインの一方
の間に容量素子１１５を設けた構成としてもよい。容量素子１１５を設けることにより、
安定してブートストラップ動作を行うことができる。なお、トランジスタ１１１のゲート
と、ソース又はドレインとの間に十分な寄生容量が生じる場合には、容量素子１１５を設
けずにブートストラップ動作を行うことも可能である。
【０１１０】
また、本実施の形態では、Ｌレベル信号を出力し続けるトランジスタ１１２を流れる電流
の方向を入れ替える構成を例に挙げたが、トランジスタ１１１がＬレベル信号を出力し続
ける場合には、トランジスタ１１１を流れる電流の方向を入れ替える構成とすればよい。
この場合、配線１０１に入力する信号（ＩＮ１）として、電位がＶＬＨからなる第１の電
位と、電位がＶＬＬからなる第２の電位（ＶＬＨ＞ＶＬＬ）が任意の期間毎に切り替わる
信号を用いることができる。
【０１１１】
また、トランジスタ１１２（又はトランジスタ１１１）がＨレベル信号を出力し続ける場
合には、当該トランジスタ１１２（又はトランジスタ１１１）を流れる電流の方向を入れ
替える構成とすればよい。この場合、配線１０２（又は配線１０１）に入力する信号とし
て、電位がＶＨＨからなる第１の電位と、電位がＶＨＬからなる第２の電位（ＶＨＨ＞Ｖ
ＨＬ）が任意の期間に切り替わる信号を用いることができる。
【０１１２】
もちろん、トランジスタ１１１とトランジスタ１１２の双方において、電流の方向が入れ
替わる構成としてもよい。例えば、トランジスタ１１１を介して配線１０１から配線１０
３にＨレベル信号が供給され、トランジスタ１１２を介して配線１０２から配線１０３に
Ｌレベル信号が供給される場合、配線１０１に入力する信号（ＩＮ１）として電位がＶＨ
Ｈからなる第１の電位と、電位がＶＨＬからなる第２の電位が任意の期間毎に切り替わる
信号を用い、配線１０２に入力する信号（ＩＮ２）として電位がＶＬＨからなる第１の電
位と、電位がＶＬＬからなる第２の電位が任意の期間毎に切り替わる信号を用いることが
できる。
【０１１３】
また、本実施の形態では、トランジスタ１１１、トランジスタ１１２及びトランジスタ１
２１をＮチャネル型のトランジスタで設けた場合を示したが、Ｐチャネル型のトランジス
タで設けてもよい（図４（Ａ）〜（Ｆ）参照）。Ｐチャネル型のトランジスタで設けた場
合には、配線１０２に入力する信号として、電位がＶＨＨからなる第１の電位と、電位が
ＶＨＬからなる第２の電位（ＶＨＨ＞ＶＨＬ）が任意の期間に切り替わる信号を用いるこ
とによって、トランジスタ１１２を流れる電流の方向が入れ替わるように動作させること
ができる。その結果、トランジスタ１１２の劣化を低減し回路の動作不良を抑制すること
ができる。なお、図４では、トランジスタ１１１、トランジスタ１１２及びトランジスタ
１２１をＰチャネル型のトランジスタで設けた場合を示したが、トランジスタ１２１をＮ
チャネル型のトランジスタで設けてもよい。
【０１１４】
なお、本実施の形態で示した構成は、本明細書で示した他の構成（他の実施の形態で示し
た構成を含む）と適宜組み合わせて実施することができる。
【０１１５】
（実施の形態２）
本実施の形態では、上記実施の形態と異なる構成を有する半導体装置の一例に関し図面を
参照して説明する。
【０１１６】
本実施の形態で示す半導体装置は、配線１０１と配線１０３の間に設けられたトランジス
タ１１１と、配線１０２と配線１０３の間に互いに並列して設けられた複数のトランジス
タ１１２ａ、１１２ｂとを少なくとも具備している（図５（Ａ）参照）。つまり、図５（
Ａ）に示す構成は、図１で示した構成にトランジスタ１１２ｂを追加した構成となってい
る（図５のトランジスタ１１２ａが図１のトランジスタ１１２に対応している）。なお、
図５（Ａ）では、２個のトランジスタ（トランジスタ１１２ａ、１１２ｂ）を並列して設
けた場合を示したが、トランジスタの数は３個以上設けてもよい。
【０１１７】
トランジスタ１１２ａ、１１２ｂは、ソース又はドレインの一方が配線１０２に電気的に
接続され、他方が配線１０３に接続されており、互いに並列に設けられている。そのため
、トランジスタ１１２ａ、１１２ｂの少なくとも一方がオンすることにより、配線１０２
に入力される信号（ＩＮ２）が配線１０３に供給される。
【０１１８】
配線１０３には、配線１０１に入力される信号（ＩＮ１）に対応する第１の信号、又は配
線１０２に入力される信号（ＩＮ２）に対応する第２の信号が供給される。
【０１１９】
なお、図５では、トランジスタ１１１、トランジスタ１１２ａ、１１２ｂは、Ｎチャネル
型で設けた場合を示しているが、Ｐチャネル型で設けてもよいし、ＣＭＯＳで設けてもよ
い。また、トランジスタ１１１は、配線１０１と配線１０３との間のスイッチとして機能
し、トランジスタ１１２ａ、１１２ｂは配線１０２と配線１０３との間のスイッチとして
機能する（図５（Ｂ）参照）。
【０１２０】
本実施の形態では、並列に設けられた複数のトランジスタ（図５では、トランジスタ１１
２ａ、１１２ｂ）のオンとオフを交互に行う。そして、複数のトランジスタを流れる電流
の方向を入れ替える構成（トランジスタのソース又はドレインとなる端子に加わる電圧の
大小関係を期間毎に入れ替える（ソースとドレインを入れ替える）構成）とする。つまり
、並列に設けられた複数のトランジスタのオンとオフとを制御する。そして、複数のトラ
ンジスタを流れる電流の方向を制御することにより、トランジスタのチャネル部（ドレイ
ン端）での電界の集中を緩和し劣化を低減する。
【０１２１】
以下に、具体的な動作方法に関して図面を参照して説明する。
【０１２２】
［ＩＮ２の周期がＩＮ４、ＩＮ５の周期より小さい場合の動作］
図６（Ａ）〜（Ｆ）はそれぞれ、配線１０３から出力される信号（Ｏｕｔ）、配線１０１
に入力される信号（ＩＮ１）、配線１０２に入力される信号（ＩＮ２）、トランジスタ１
１１のゲートに入力される信号（ＩＮ３）、トランジスタ１１２ａのゲートに入力される
信号（ＩＮ４）、トランジスタ１１２ｂのゲートに入力される信号（ＩＮ５）を示してい
る。図６では、配線１０２に入力される信号（ＩＮ２）の周期がトランジスタ１１２ａ、
１１２ｂのゲートに入力される信号（ＩＮ４、ＩＮ５）の１／２である場合を示している
。もちろん、入力される信号（ＩＮ１〜ＩＮ５）は一例であり、これらに限定されるもの
でない。
【０１２３】
また、図６（Ｇ）は、トランジスタ１１２ａ、トランジスタ１１２ｂの電流の流れる向き
を示しており、Ａ１、Ａ２、Ｂ１、Ｂ２はそれぞれ図５に示した方向に対応している。ま
た、トランジスタがオフして電流が流れない期間は×で示している。
【０１２４】
まず、期間Ｔ１において、トランジスタ１１１のゲートに当該トランジスタ１１１をオン
させる信号（ＩＮ３）が入力される。その結果、トランジスタ１１１がオン状態となり、
配線１０１に入力された信号（ＩＮ１）に対応する第１の信号（ここでは、Ｈレベル信号
（選択信号））がトランジスタ１１１を介して配線１０３に供給される。配線１０３にト
ランジスタ１２１のゲートが接続されている場合（図５（Ｃ）参照）には、当該配線１０
３に接続されているトランジスタ１２１のゲートに選択信号が入力され、トランジスタ１
２１がオンする。
【０１２５】
期間Ｔ１において、トランジスタ１１１のゲートに入力される信号（ＩＮ３）の電位がＶ
Ｈの場合、トランジスタ１１１のしきい値をＶｔｈとすると、配線１０３に出力される信
号の電位はＶＨ−Ｖｔｈとなる。この場合、配線１０３に出力される信号の電位をＶＨと
するためには、期間Ｔ１においてトランジスタ１１１のゲートを浮遊状態とし、ブートス
トラップ動作を行う構成とすればよい。もちろん、配線１０３に出力される信号の電位を
ＶＨとするために、トランジスタ１１１のゲートに入力する信号（ＩＮ３）の電位をあら
かじめＶＨ＋Ｖｔｈ以上に設定してもよい。
【０１２６】
また、期間Ｔ１において、トランジスタ１１２ａ、１１２ｂは、オフ状態となっている。
但し、これに限定されず、配線１０３に選択信号が出力されるのであれば、トランジスタ
１１２ａ、１１２ｂがオンとなっていてもよい。この場合、配線１０２に入力される信号
（ＩＮ２）の電位がＶＨとなっていることが好ましい。
【０１２７】
次に、期間Ｔ２になると、トランジスタ１１２ａのゲートに当該トランジスタ１１２ａを
オンさせる信号（ＩＮ４）が入力される。このとき、トランジスタ１１２ａにおいて、配
線１０２に接続されている端子の電位（この場合、ＶＬＬ）が配線１０３に接続されてい
る端子の電位（この場合、ＶＨ）より低くなるため、配線１０２に接続されている端子が
ソースとなり、配線１０３に接続されている端子がドレインとなる。その結果、トランジ
スタ１１２ａにおいて、ゲートとソース間の電位ＶｇｓＢ＝ＶＨ−ＶＬＬがトランジスタ
１１２ａのしきい値より大きくなるため、トランジスタ１１２ａがオン状態となり、配線
１０２に入力された信号（ＩＮ２）に対応する電位がＶＬＬの第２の信号（非選択信号）
がトランジスタ１１２ａを介して配線１０３に供給される。
【０１２８】
配線１０３にトランジスタ１２１のゲートが接続されている場合には、当該配線１０３に
接続されているトランジスタ１２１のゲートに非選択信号が入力され、トランジスタ１２
１がオフする。
【０１２９】
続いて、期間Ｔ２の後半になると、配線１０２に入力される信号（ＩＮ２）の電位が変化
（ここでは、ＶＬＬからＶＬＨに変化）する。このとき、トランジスタ１１２ａにおいて
、配線１０２に接続されている端子の電位（この場合、ＶＬＨ）が配線１０３に接続され
ている端子の電位（この場合、ＶＬＬ）より高くなるため、配線１０２に接続されている
端子がドレインとなり、配線１０３に接続されている端子がソースとなる。その結果、ト
ランジスタ１１２ａにおいて、ゲートとソース間の電位ＶｇｓＡ＝ＶＨ−ＶＬＬがトラン
ジスタ１１２ａのしきい値より大きくなるため、トランジスタ１１２ａがオン状態を維持
し、配線１０２に入力された信号（ＩＮ２）に対応する電位がＶＬＨの第２の信号（非選
択信号）がトランジスタ１１２ａを介して配線１０３に供給される。
【０１３０】
配線１０３にトランジスタ１２１のゲートが接続されている場合には、当該配線１０３に
接続されているトランジスタ１２１のゲートに非選択信号が入力されるため、トランジス
タ１２１はオフを維持する。
【０１３１】
このように、期間Ｔ２の前半では、トランジスタ１１２ａにおいて、配線１０２に接続さ
れている端子の電位が配線１０３に接続されている端子の電位より低くなることにより、
配線１０２に接続されている端子がソースとなり、配線１０３に接続されている端子がド
レインとなり、電流はドレインからソース（図５中Ｂ１方向）に流れる。一方、期間Ｔ２
の後半では、トランジスタ１１２ａにおいて、配線１０２に接続されている端子の電位が
配線１０３に接続されている端子の電位より高くなることにより、配線１０２に接続され
ている端子がドレインとなり、配線１０３に接続されている端子がソースとなり、電流は
ドレインからソース（図５中Ａ１方向）に流れる。
【０１３２】
次に、期間Ｔ３になると、トランジスタ１１２ａがオフし、トランジスタ１１２ｂのゲー
トに当該トランジスタ１１２ｂをオンさせる信号（ＩＮ５）が入力される。このとき、ト
ランジスタ１１２ｂにおいて、配線１０２に接続されている端子の電位（この場合、ＶＬ
Ｌ）が配線１０３に接続されている端子の電位（この場合、ＶＬＨ）より低くなるため、
配線１０２に接続されている端子がソースとなり、配線１０３に接続されている端子がド
レインとなる。その結果、トランジスタ１１２ｂにおいて、ゲートとソース間の電位Ｖｇ
ｓＢ＝ＶＨ−ＶＬＬがトランジスタ１１２ｂのしきい値より大きくなるため、トランジス
タ１１２ｂがオン状態となり、配線１０２に入力された信号（ＩＮ２）に対応する電位Ｖ
ＬＬの第２の信号（非選択信号）がトランジスタ１１２ｂを介して配線１０３に供給され
る。
【０１３３】
配線１０３にトランジスタ１２１のゲートが接続されている場合には、当該配線１０３に
接続されているトランジスタ１２１のゲートに非選択信号が入力されるため、トランジス
タ１２１はオフを維持する。
【０１３４】
続いて、期間Ｔ３の後半になると、配線１０２に入力される信号（ＩＮ２）の電位が変化
（ここでは、ＶＬＬからＶＬＨに変化）する。このとき、トランジスタ１１２ｂにおいて
、配線１０２に接続されている端子の電位（この場合、ＶＬＨ）が配線１０３に接続され
ている端子の電位（この場合、ＶＬＬ）より高くなるため、配線１０２に接続されている
端子がドレインとなり、配線１０３に接続されている端子がソースとなる。その結果、ト
ランジスタ１１２ｂにおいて、ゲートとソース間の電位ＶｇｓＡ＝ＶＨ−ＶＬＬがトラン
ジスタ１１２ｂのしきい値より大きくなるため、トランジスタ１１２ｂがオン状態を維持
し、配線１０２に入力された信号（ＩＮ２）に対応する電位ＶＬＨの第２の信号（非選択
信号）がトランジスタ１１２ｂを介して配線１０３に供給される。
【０１３５】
配線１０３にトランジスタ１２１のゲートが接続されている場合には、当該配線１０３に
接続されているトランジスタ１２１のゲートに非選択信号が入力されるため、トランジス
タ１２１はオフを維持する。
【０１３６】
このように、期間Ｔ３の前半では、トランジスタ１１２ｂにおいて、配線１０２に接続さ
れている端子の電位が配線１０３に接続されている端子の電位より低くなることにより、
配線１０２に接続されている端子がソースとなり、配線１０３に接続されている端子がド
レインとなり、電流はドレインからソース（図５中Ｂ２方向）に流れる。一方、期間Ｔ３
の後半では、トランジスタ１１２ｂにおいて、配線１０２に接続されている端子の電位が
配線１０３に接続されている端子の電位より高くなることにより、配線１０２に接続され
ている端子がドレインとなり、配線１０３に接続されている端子がソースとなり、電流は
ドレインからソース（図５中Ａ２方向）に流れる。
【０１３７】
続く期間Ｔ４〜期間Ｔｎにおいては、期間Ｔ２又は期間Ｔ３と同様の動作を行う。
【０１３８】
期間Ｔ３〜期間Ｔｎにおいて、トランジスタ１１２ａがオンのとき、オンしている期間の
うち前半の期間に配線１０２から電位がＶＬＬである第２の信号が配線１０３に供給され
、オンしている期間のうち後半の期間に配線１０２から電位がＶＬＨである第２の信号が
配線１０３に供給される。そのため、トランジスタ１１２ａがオンしている期間のうち前
半の期間は、配線１０２に接続されている端子がソースとなり、配線１０３に接続されて
いる端子がドレインとなり、電流はドレインからソース（図５中Ｂ１方向）に流れる。ま
た、トランジスタ１１２ａがオンしている期間のうち後半の期間は、配線１０２に接続さ
れている端子がドレインとなり、配線１０３に接続されている端子がソースとなり、電流
はドレインからソース（図５中Ａ１方向）に流れる。
【０１３９】
また、トランジスタ１１２ａがオンしている期間（トランジスタ１１２ｂがオフしている
期間）のうち後半の期間は、配線１０２の電位がＶＬＨとなるため、トランジスタ１１２
ｂにおいてゲートとソース間電圧（Ｖｇｓ）が負（Ｖｇｓ＜０Ｖ）となる。このように、
トランジスタ１１２ｂにおいて、ゲートとソース間電圧（Ｖｇｓ）が負（Ｖｇｓ＜０Ｖ）
となる期間を設けることにより、トランジスタの劣化を効果的に抑制することができる。
【０１４０】
期間Ｔ３〜期間Ｔｎにおいて、トランジスタ１１２ｂがオンのとき、オンしている期間の
うち前半の期間に配線１０２から電位がＶＬＬである第２の信号が配線１０３に供給され
、オンしている期間のうち後半の期間に配線１０２から電位がＶＬＨである第２の信号が
配線１０３に供給される。そのため、トランジスタ１１２ｂがオンしている期間のうち前
半の期間は、配線１０２に接続されている端子がソースとなり、配線１０３に接続されて
いる端子がドレインとなり、電流はドレインからソース（図５中Ｂ２方向）に流れる。ま
た、トランジスタ１１２ｂがオンしている期間のうち後半の期間は、配線１０２に接続さ
れている端子がドレインとなり、配線１０３に接続されている端子がソースとなり、電流
はドレインからソース（図５中Ａ２方向）に流れる。
【０１４１】
また、トランジスタ１１２ｂがオンしている期間（トランジスタ１１２ａがオフしている
期間）のうち後半の期間は、配線１０２の電位がＶＬＨとなるため、トランジスタ１１２
ａにおいてゲートとソース間電圧（Ｖｇｓ）が負（Ｖｇｓ＜０Ｖ）となる。このように、
トランジスタ１１２ａにおいて、ゲートとソース間電圧（Ｖｇｓ）が負（Ｖｇｓ＜０Ｖ）
となる期間を設けることにより、トランジスタの劣化を効果的に抑制することができる。
【０１４２】
このように、並列に設けられた複数のトランジスタのオンとオフを交互に行い、トランジ
スタがオンしている期間に当該トランジスタを流れる電流の方向を入れ替える（トランジ
スタの第１の端子と第２の端子（ソース又はドレインとなる端子）に加わる電圧の大小関
係を期間毎に入れ替える（ソースとドレインを入れ替える））構成とすることにより、ト
ランジスタのチャネル部（ドレイン端）での電界の集中を緩和し劣化を低減することがで
きる。その結果、トランジスタの劣化に伴う回路の動作不良を抑制し、信頼性を向上する
ことができる。
【０１４３】
また、図６に示すようにトランジスタ１１２ａ、トランジスタ１１２ｂにおいて、オンす
る期間とオフする期間をほぼ等しくすることが制御のしやすさの点から好ましい。この場
合、トランジスタ１１２ａ、トランジスタ１１２ｂがオンしている期間のうち半分の期間
毎にトランジスタを流れる電流の向きを変えることができる。
【０１４４】
なお、図６では、並列に設けられた複数のトランジスタ（トランジスタ１１２ａ、トラン
ジスタ１１２ｂ）が交互にオンとオフする場合を示したが、トランジスタ１１２ａとトラ
ンジスタ１１２ｂのオンとオフの期間が一部重なるように動作させてもよい。つまり、ト
ランジスタ１１２ａとトランジスタ１１２ｂの双方がオンしている期間や双方がオフして
いる期間を設けてもよい。
【０１４５】
また、図６では、配線１０２に入力される信号（ＩＮ２）の周期がトランジスタ１１２ａ
、１１２ｂのゲートに入力される信号（ＩＮ４、ＩＮ５）の１／２である場合を示したが
これに限られず、１／２より小さくてもよいし大きくてもよい。また、図６において、配
線１０２に入力される信号（ＩＮ２）の位相をずらしてもよく、例えば、配線１０２に入
力される信号（ＩＮ２）を１／２又は１／４周期だけ位相をずらしてもよい。
【０１４６】
また、図５に示した構造の動作において、配線１０２に入力される信号（ＩＮ２）の周期
はトランジスタ１１２ａ、１１２ｂのゲートに入力される信号（ＩＮ４、ＩＮ５）の周期
より小さい場合に限られない。以下に、配線１０２に入力される信号（ＩＮ２）の周期が
トランジスタ１１２ａ、１１２ｂのゲートに入力される信号（ＩＮ４、ＩＮ５）の周期と
同じ場合、大きい場合について図面を参照して説明する。
【０１４７】
［ＩＮ２の周期がＩＮ４、ＩＮ５の周期より大きい場合の動作］
以下の説明において、図７、図８の（Ａ）〜（Ｆ）はそれぞれ、配線１０３から出力され
る信号（Ｏｕｔ）、配線１０１に入力される信号（ＩＮ１）、配線１０２に入力される信
号（ＩＮ２）、トランジスタ１１１のゲートに入力される信号（ＩＮ３）、トランジスタ
１１２ａのゲートに入力される信号（ＩＮ４）、トランジスタ１１２ｂのゲートに入力さ
れる信号（ＩＮ５）を示している。図７、図８では、配線１０２に入力される信号（ＩＮ
２）の周期がトランジスタ１１２ａ、１１２ｂのゲートに入力される信号（ＩＮ４、ＩＮ
５）より大きい場合（ＩＮ２の周期がＩＮ４、ＩＮ５の周期の２倍の場合）を示している
。もちろん、入力される信号（ＩＮ１〜ＩＮ５）は一例であり、これらに限定されるもの
でない。
【０１４８】
また、図７、図８の（Ｇ）は、トランジスタ１１２ａ、トランジスタ１１２ｂの電流の流
れる向きを示しており、Ａ１、Ａ２、Ｂ１、Ｂ２はそれぞれ図５に示した方向に対応して
いる。また、トランジスタがオフして電流が流れない期間は×で示している。また、トラ
ンジスタがオンしているが電流が流れない期間は−で示している。
【０１４９】
まず、期間Ｔ１において、トランジスタ１１１のゲートにトランジスタ１１１をオンさせ
る信号（ＩＮ３）が入力される。ここでは、上記図６の期間Ｔ１と同様に動作する。
【０１５０】
次に、期間Ｔ２になると、トランジスタ１１２ａのゲートに当該トランジスタ１１２ａを
オンさせる信号（ＩＮ４）が入力される。このとき、トランジスタ１１２ａにおいて配線
１０２に接続されている端子の電位（この場合、ＶＬＬ）は配線１０３に接続されている
端子の電位（この場合、ＶＨ）より低くなるため、配線１０２に接続されている端子がソ
ースとなり、配線１０３に接続されている端子がドレインとなる。その結果、トランジス
タ１１２ａにおいて、ゲートとソース間の電位ＶｇｓＢ＝ＶＨ−ＶＬＬがトランジスタ１
１２ａのしきい値より大きくなるため、トランジスタ１１２ａがオン状態となり、配線１
０２に入力された信号（ＩＮ２）に対応する電位がＶＬＬの第２の信号（非選択信号）が
トランジスタ１１２ａを介して配線１０３に供給される。
【０１５１】
配線１０３にトランジスタ１２１のゲートが接続されている場合（図５（Ｃ）参照）には
、当該配線１０３に接続されているトランジスタ１２１のゲートに非選択信号が入力され
、トランジスタ１２１がオフする。
【０１５２】
このように、期間Ｔ２では、トランジスタ１１２ａにおいて、配線１０２に接続されてい
る端子の電位が配線１０３に接続されている端子の電位より低くなることにより、配線１
０２に接続されている端子がソースとなり、配線１０３に接続されている端子がドレイン
となり、電流はドレインからソース（図５中Ｂ１方向）に流れる。
【０１５３】
次に、期間Ｔ３になると、トランジスタ１１２ａのゲートに当該トランジスタ１１２ａを
オフさせる信号（ＩＮ４）が入力され、トランジスタ１１２ｂのゲートに当該トランジス
タ１１２ｂをオンさせる信号（ＩＮ５）が入力され、トランジスタ１１２ａとトランジス
タ１１２ｂのオンとオフが入れ替わる。このとき、トランジスタ１１２ｂにおいて、配線
１０２に接続されている端子の電位（この場合、ＶＬＨ）が配線１０３に接続されている
端子の電位（この場合、ＶＬＬ）より高くなるため、配線１０２に接続されている端子が
ドレインとなり、配線１０３に接続されている端子がソースとなる。その結果、トランジ
スタ１１２ｂにおいて、ゲートとソース間の電位ＶｇｓＡ＝ＶＨ−ＶＬＬがトランジスタ
１１２ｂのしきい値より大きくなるため、トランジスタ１１２ｂがオン状態となり、配線
１０２に入力された信号（ＩＮ２）に対応する電位がＶＬＨの第２の信号（非選択信号）
がトランジスタ１１２ｂを介して配線１０３に供給される。
【０１５４】
このように、期間Ｔ３では、トランジスタ１１２ｂにおいて、配線１０３に接続されてい
る端子の電位が配線１０２に接続されている端子の電位より低くなることにより、配線１
０３に接続されている端子がソースとなり、配線１０２に接続されている端子がドレイン
となり、電流はドレインからソース（図５中Ａ２方向）に流れる。
【０１５５】
また、期間Ｔ３では、トランジスタ１１２ａにおいて、ゲートとソース間電圧（Ｖｇｓ）
が負（Ｖｇｓ＜０Ｖ）となる。このように、トランジスタ１１２ａにおいて、ゲートとソ
ース間電圧（Ｖｇｓ）が負（Ｖｇｓ＜０Ｖ）となる期間を設けることにより、Ｖｇｓ＝０
Ｖとなる場合と比較してトランジスタの劣化を効果的に抑制することができる。
【０１５６】
次に、期間Ｔ４になると、トランジスタ１１２ａのゲートに当該トランジスタ１１２ａを
オンさせる信号（ＩＮ４）が入力され、トランジスタ１１２ｂのゲートに当該トランジス
タ１１２ｂをオフさせる信号（ＩＮ５）が入力され、トランジスタ１１２ａとトランジス
タ１１２ｂのオンとオフが入れ替わる。また、配線１０２の電位がＶＬＨを保持するため
、配線１０３の電位もＶＬＨを維持する。従って、トランジスタ１１２ａにおいては、配
線１０２に接続されている端子の電位と配線１０３に接続されている端子の電位とが等し
くなるため、トランジスタ１１２ａには電流は流れない。
【０１５７】
次に、期間Ｔ５になると、トランジスタ１１２ａのゲートに当該トランジスタ１１２ａを
オフさせる信号（ＩＮ４）が入力され、トランジスタ１１２ｂのゲートに当該トランジス
タ１１２ｂをオンさせる信号（ＩＮ５）が入力され、トランジスタ１１２ａとトランジス
タ１１２ｂのオンとオフが入れ替わる。このとき、トランジスタ１１２ｂにおいて、配線
１０２に接続されている端子の電位（この場合、ＶＬＬ）が配線１０３に接続されている
端子の電位（この場合、ＶＬＨ）より低くなるため、配線１０２に接続されている端子が
ソースとなり、配線１０３に接続されている端子がドレインとなる。その結果、トランジ
スタ１１２ｂにおいて、ゲートとソース間の電位ＶｇｓＢ＝ＶＨ−ＶＬＬがトランジスタ
１１２ｂのしきい値より大きくなるため、トランジスタ１１２ｂがオン状態となり、配線
１０２に入力された信号（ＩＮ２）に対応する電位がＶＬＬの第２の信号（非選択信号）
がトランジスタ１１２ｂを介して配線１０３に供給される。
【０１５８】
このように、期間Ｔ５では、トランジスタ１１２ｂにおいて、配線１０２に接続されてい
る端子の電位が配線１０３に接続されている端子の電位より低くなることにより、配線１
０２に接続されている端子がソースとなり、配線１０３に接続されている端子がドレイン
となり、電流はドレインからソース（図５中Ｂ２方向）に流れる。
【０１５９】
続く期間Ｔ６〜期間Ｔｎにおいては、期間Ｔ２〜期間Ｔ５の動作を繰り返すため、トラン
ジスタ１１１はオフ状態を維持し、トランジスタ１１２ａ、１１２ｂは交互にオンとなり
、配線１０３には電位ＶＬＨと、電位ＶＬＬが任意の期間毎に切り替わる信号が入力され
る。そのため、配線１０３にトランジスタ１２１のゲートが接続されている場合には、当
該トランジスタ１２１が安定してオフ状態を維持する。
【０１６０】
なお、図７に示した動作方法では、トランジスタ１１２ａを流れる電流の方向を入れ替え
る（ソースとドレインを入れ替える）ことができない。従って、ある期間毎に、配線１０
２に入力される信号（ＩＮ２）の周期をずらし、トランジスタ１１２ａを流れる電流の方
向を入れ替える構成とすることが好ましい。
【０１６１】
図８は、配線１０２に入力される信号（ＩＮ２）をずらすことにより、トランジスタ１１
２ａを流れる電流の方向を入れ替える構成とした場合を示している。図８に示した動作で
は、トランジスタ１１２ｂを流れる電流の方向を入れ替える（ソースとドレインを入れ替
える）ことができない。従って、回路の動作時において、図７に示した動作と図８に示し
た動作を期間毎に切り替えることによって、配線１０２に入力される信号（ＩＮ２）の周
期をトランジスタ１１２ａ、１１２ｂのゲートに入力される信号（ＩＮ４、ＩＮ５）より
大きくした場合であってもトランジスタ１１２ａ及びトランジスタ１１２ｂの劣化を低減
することができる。
【０１６２】
図７、図８では、並列に設けられた複数のトランジスタ（トランジスタ１１２ａ、トラン
ジスタ１１２ｂ）が交互にオンとオフする場合を示したが、トランジスタ１１２ａとトラ
ンジスタ１１２ｂのオンとオフの期間が一部重なるように動作させてもよい。つまり、ト
ランジスタ１１２ａとトランジスタ１１２ｂの双方がオンしている期間や双方がオフして
いる期間を設けてもよい。
【０１６３】
また、図７、図８では、配線１０２に入力される信号（ＩＮ２）の周期がトランジスタ１
１２ａ、１１２ｂのゲートに入力される信号（ＩＮ４、ＩＮ５）の２倍である場合を示し
たがこれに限られず、２倍より小さくてもよいし大きくてもよい。
【０１６４】
［ＩＮ２の周期がＩＮ４、ＩＮ５の周期と等しい場合の動作］
以下の説明において、図９、図１０の（Ａ）〜（Ｆ）はそれぞれ、配線１０３から出力さ
れる信号（Ｏｕｔ）、配線１０１に入力される信号（ＩＮ１）、配線１０２に入力される
信号（ＩＮ２）、トランジスタ１１１のゲートに入力される信号（ＩＮ３）、トランジス
タ１１２ａのゲートに入力される信号（ＩＮ４）、トランジスタ１１２ｂのゲートに入力
される信号（ＩＮ５）を示している。図９、図１０では、配線１０２に入力される信号（
ＩＮ２）の周期がトランジスタ１１２ａ、１１２ｂのゲートに入力される信号（ＩＮ４、
ＩＮ５）の周期と等しい場合を示している。もちろん、入力される信号（ＩＮ１〜ＩＮ５
）は一例であり、これらに限定されるものでない。
【０１６５】
また、図９、図１０の（Ｇ）は、トランジスタ１１２ａ、トランジスタ１１２ｂの電流の
流れる向きを示しており、Ａ１、Ａ２、Ｂ１、Ｂ２はそれぞれ図５に示した方向に対応し
ている。また、トランジスタがオフして電流が流れない期間は×で示している。また、ト
ランジスタがオンしているが電流が流れない期間は−で示している。
【０１６６】
本実施の形態では、図９に示す動作と図１０に示す動作を任意の期間毎に交互に行うこと
により、トランジスタを動作させる。
【０１６７】
まず、ある期間Ｔｘ１〜Ｔｘｎでは、トランジスタ１１２ａがオンのときに配線１０２か
ら電位がＶＬＬである第２の信号が配線１０３に供給され、トランジスタ１１２ｂがオン
のときに配線１０２から電位がＶＬＨである第２の信号が配線１０３に供給される（図９
参照）。
【０１６８】
そのため、期間Ｔｘ１〜期間Ｔｘｎでは、トランジスタ１１２ａがオンのとき、トランジ
スタ１１２ａにおいて配線１０２に接続されている端子がソースとなり、配線１０３に接
続されている端子がドレインとなり、電流はドレインからソース（図５中Ｂ１方向）に流
れる。また、トランジスタ１１２ｂがオンのとき、トランジスタ１１２ｂにおいて配線１
０３に接続されている端子がソースとなり、配線１０２に接続されている端子がドレイン
となり、電流はドレインからソース（図５中Ａ２方向）に流れる。また、トランジスタ１
１２ａがオフの場合に、当該トランジスタ１１２ａにおいてゲートとソース間電圧（Ｖｇ
ｓ）を負（Ｖｇｓ＜０Ｖ）とすることができるため、Ｖｇｓ＝０Ｖとなる場合と比較して
トランジスタの劣化を効果的に抑制することができる。
【０１６９】
なお、トランジスタ１１２ａ、トランジスタ１１２ｂにおいて、電流が流れることにより
、配線１０２に接続されている端子の電位と配線１０３に接続されている端子の電位が等
しくなった場合には、ソースとドレインの区別がなくなる。
【０１７０】
別の期間Ｔｙ１〜期間Ｔｙｎでは、トランジスタ１１２ａがオンのときに配線１０２から
電位がＶＬＨである第２の信号が配線１０３に供給され、トランジスタ１１２ｂがオンの
ときに配線１０２から電位がＶＬＬである第２の信号が配線１０３に供給される（図１０
参照）。
【０１７１】
そのため、期間Ｔｙ１〜期間Ｔｙｎでは、トランジスタ１１２ａがオンのとき、トランジ
スタ１１２ａにおいて配線１０２に接続されている端子がドレインとなり、配線１０３に
接続されている端子がソースとなり、電流はドレインからソース（図５中Ａ１方向）に流
れる。また、トランジスタ１１２ｂがオンのとき、トランジスタ１１２ｂにおいて配線１
０３に接続されている端子がドレインとなり、配線１０２に接続されている端子がソース
となり、電流はドレインからソース（図５中Ｂ２方向）に流れる。また、トランジスタ１
１２ｂがオフの場合に、当該トランジスタ１１２ｂにおいてゲートとソース間電圧（Ｖｇ
ｓ）を負（Ｖｇｓ＜０Ｖ）とすることができるため、Ｖｇｓ＝０Ｖとなる場合と比較して
トランジスタの劣化を効果的に抑制することができる。
【０１７２】
従って、任意の期間毎に、配線１０２に入力される信号（ＩＮ２）の周期をずらし（例え
ば、反転させ）、図９の動作と図１０の動作を組み合わせて行うことにより（例えば、図
１１参照）、トランジスタ１１２ａ、トランジスタ１１２ｂをそれぞれ流れる電流の方向
を入れ替える（トランジスタのソース又はドレインとなる端子に加わる電圧の大小関係を
期間毎に入れ替える（ソースとドレインを入れ替える））構成とすることができる。その
結果、トランジスタ１１２ａ及びトランジスタ１１２ｂのチャネル部（ドレイン端）での
電界の集中を緩和し劣化を低減することができる。さらに、並列に設けられた複数のトラ
ンジスタ（トランジスタ１１２ａ、トランジスタ１１２ｂ）のオンとオフを交互に行うこ
とによって、トランジスタの劣化を抑制することができる。
【０１７３】
任意の期間としては、例えば、本実施の形態における半導体装置を表示装置のゲートドラ
イバとして適用する場合、１フレーム期間毎に図９に示す動作と図１０に示す動作を切り
替えて行うことができる。
【０１７４】
なお、図９、図１０では、配線１０２に入力される信号（ＩＮ２）とトランジスタ１１２
ａ、１１２ｂのゲートに入力される信号（ＩＮ４、ＩＮ５）の立ち上がり及び立ち下がり
を同じタイミングで行う場合を示しているが、これに限られず、例えば、配線１０２に入
力される信号（ＩＮ２）の周期を１／４周期だけ位相をずらして動作させてもよい。
【０１７５】
本実施の形態で示したように、並列に設けられた複数のトランジスタのオンとオフを交互
に行うと共に、当該複数のトランジスタを流れる電流の方向を入れ替える（トランジスタ
のソース又はドレインとなる端子に加わる電圧の大小関係を期間毎に入れ替える（ソース
とドレインを入れ替える））構成とすることによって、トランジスタのチャネル部（ドレ
イン端）での電界の集中を緩和し、トランジスタの劣化を効果的に抑制することが可能と
なる。
【０１７６】
なお、本実施の形態では、トランジスタ１１１、トランジスタ１１２ａ、トランジスタ１
１２ｂ及びトランジスタ１２１をＮチャネル型のトランジスタで設けた場合を示したが、
Ｐチャネル型のトランジスタで設けてもよい。この場合も、トランジスタ１１２ａ、１１
２ｂを流れる電流の方向が入れ替わるように動作させることにより、トランジスタの劣化
を低減し回路の動作不良を抑制することができる。
【０１７７】
また、本実施の形態では、回路の動作時においてＬレベル信号を出力し続ける構成とした
が、Ｈレベル信号を出力し続ける場合には、配線１０１と配線１０３の間に互いに並列し
て設けられた複数のトランジスタを設け、配線１０１に入力する信号として、電位がＶＬ
Ｈからなる第１の電位と、電位がＶＬＬからなる第２の電位が任意の期間毎に切り替わる
信号を用いる構成とすることができる。
【０１７８】
なお、本実施の形態で示した構成は、本明細書で示した他の構成（他の実施の形態で示し
た構成を含む）と適宜組み合わせて実施することができる。
【０１７９】
（実施の形態３）
本実施の形態では、上記実施の形態と異なる構成を有する半導体装置の一例に関し図面を
参照して説明する。
【０１８０】
本実施の形態で示す半導体装置は、配線１０１と配線１０３の間に設けられたトランジス
タ１１１と、配線１０２と配線１０３の間に設けられたトランジスタ１１２と、配線１０
４と配線１０３の間に設けられたトランジスタ１１４とを少なくとも具備している（図１
２（Ａ）参照）。
【０１８１】
トランジスタ１１４は、ソース又はドレインの一方が配線１０４に電気的に接続され、他
方が配線１０３に接続されている。つまり、図１２に示す構成は、図５で示した構成に配
線１０４を追加し、更に図５のトランジスタ１１２ｂのソース又はドレインの一方を配線
１０２ではなく配線１０４に電気的に接続した構成となっている。そのため、トランジス
タ１１４がオンすることにより、配線１０４に入力される信号（ＩＮ６）が配線１０３に
供給される。
【０１８２】
そのため、配線１０３には、配線１０１に入力される信号（ＩＮ１）に対応する第１の信
号、配線１０２に入力される信号（ＩＮ２）に対応する第２の信号、又は配線１０４に入
力される信号（ＩＮ６）に対応する第３の信号が供給される。
【０１８３】
このように、配線１０２と配線１０４を分けて設けることによって、トランジスタ１１２
とトランジスタ１１４に同時に異なる信号を供給することができる。その結果、信号の周
波数を低減させ、消費電力を下げることが可能となる。
【０１８４】
なお、図１２では、トランジスタ１１１、トランジスタ１１２、トランジスタ１１４は、
Ｎチャネル型で設けた場合を示しているが、Ｐチャネル型で設けてもよいし、ＣＭＯＳで
設けてもよい。また、トランジスタ１１１は、配線１０１と配線１０３との間のスイッチ
として機能し、トランジスタ１１２は配線１０２と配線１０３との間のスイッチとして機
能し、トランジスタ１１４は配線１０４と配線１０３との間のスイッチとして機能する（
図１２（Ｂ）参照）。
【０１８５】
本実施の形態では、特定の信号（例えば、非選択信号）を配線１０３に供給し続ける場合
において、ソース又はドレインの一方がそれぞれ配線１０３に接続され、他方がそれぞれ
異なる配線に接続された複数のトランジスタ（図１２では、トランジスタ１１２、１１４
）のオンとオフを交互に行うと共に、当該複数のトランジスタを流れる電流の方向を入れ
替える（トランジスタのソース又はドレインとなる端子に加わる電圧の大小関係を期間毎
に入れ替える（ソースとドレインを入れ替える））構成とする。つまり、複数のトランジ
スタのオンとオフとを制御し、且つ流れる電流の方向を制御することにより、トランジス
タのチャネル部（ドレイン端）での電界の集中を緩和し劣化を低減する。
【０１８６】
以下に、具体的な動作方法に関して図面を参照して説明する。
【０１８７】
以下の説明において、図１３、図１４の（Ａ）〜（Ｇ）はそれぞれ、配線１０３から出力
される信号（Ｏｕｔ）、配線１０１に入力される信号（ＩＮ１）、配線１０２に入力され
る信号（ＩＮ２）、配線１０４に入力される信号（ＩＮ６）、トランジスタ１１１のゲー
トに入力される信号（ＩＮ３）、トランジスタ１１２のゲートに入力される信号（ＩＮ４
）、トランジスタ１１４のゲートに入力される信号（ＩＮ５）を示している。もちろん、
入力される信号（ＩＮ１〜ＩＮ６）は一例であり、これらに限定されるものでない。
【０１８８】
また、図１３、図１４の（Ｈ）は、トランジスタ１１２、トランジスタ１１４の電流の流
れる向きを示しており、Ａ１、Ａ２、Ｂ１、Ｂ２はそれぞれ図１２に示した方向に対応し
ている。また、トランジスタがオフして電流が流れない期間は×で示している。また、ト
ランジスタがオンしているが電流が流れない期間は−で示している。
【０１８９】
図１３、図１４では、配線１０２と配線１０４にそれぞれ電位ＶＬＬと電位ＶＬＨを任意
の期間毎に切り替えて印加する。以下の説明では、配線１０２に電位ＶＬＬを印加し、配
線１０４に電位ＶＬＨを印加する期間Ｔｘ１〜期間Ｔｘｎと、配線１０２にＶＬＨを印加
し、配線１０４にＶＬＬを印加する期間Ｔｙ１〜期間Ｔｙｎを任意の期間毎に切り替えて
動作させる場合について示す。
【０１９０】
まず、期間Ｔｘ１〜Ｔｘｎでは、トランジスタ１１１がオンのとき（期間Ｔｘ１）、配線
１０１に入力された信号（ＩＮ１）に対応する第１の信号（ここでは、Ｈレベル信号（選
択信号））が配線１０３に供給される。配線１０３にトランジスタ１２１のゲートが接続
されている場合（図１２（Ｃ）参照）には、当該配線１０３に接続されているトランジス
タ１２１のゲートに選択信号が入力され、当該トランジスタ１２１がオンする。
【０１９１】
また、期間Ｔｘ１〜Ｔｘｎにおいて、トランジスタ１１２がオンのとき（ここでは、期間
Ｔｘ２、Ｔｘ４、Ｔｘ６、Ｔｘ８、Ｔｘｎ）に配線１０２から電位がＶＬＬである第２の
信号が配線１０３に供給され、トランジスタ１１４がオンのとき（ここでは、期間Ｔｘ３
、Ｔｘ５、Ｔｘ７）に配線１０４から電位がＶＬＨである第３の信号が配線１０３に供給
される（図１３参照）。配線１０３にトランジスタ１２１のゲートが接続されている場合
（図１２（Ｃ）参照）には、当該トランジスタ１２１がオフする。
【０１９２】
そのため、期間Ｔｘ１〜期間Ｔｘｎでは、トランジスタ１１２がオンのとき、トランジス
タ１１２において配線１０２に接続されている端子がソースとなり、配線１０３に接続さ
れている端子がドレインとなり、電流はドレインからソース（図１２中Ｂ１方向）に流れ
る。また、トランジスタ１１４がオンのとき、トランジスタ１１４において配線１０３に
接続されている端子がソースとなり、配線１０２に接続されている端子がドレインとなり
、電流はドレインからソース（図１２中Ａ２方向）に流れる。
【０１９３】
別の期間Ｔｙ１〜期間Ｔｙｎにおいては、トランジスタ１１２がオンのとき（ここでは、
期間Ｔｙ４、Ｔｙ６、Ｔｙ８、Ｔｙｎ）に配線１０２から電位がＶＬＨである第２の信号
が配線１０３に供給され、トランジスタ１１４がオンのとき（ここでは、期間Ｔｙ３、Ｔ
ｙ５、Ｔｙ７）に配線１０４から電位がＶＬＬである第３の信号が配線１０３に供給され
る（図１４参照）。
【０１９４】
そのため、期間Ｔｙ１〜期間Ｔｙｎでは、トランジスタ１１２がオンのとき、トランジス
タ１１２において配線１０２に接続されている端子がドレインとなり、配線１０３に接続
されている端子がソースとなり、電流はドレインからソース（図１２中Ａ１方向）に流れ
る。また、トランジスタ１１４がオンのとき、トランジスタ１１４において配線１０３に
接続されている端子がドレインとなり、配線１０４に接続されている端子がソースとなり
、電流はドレインからソース（図１２中Ｂ２方向）に流れる。
【０１９５】
従って、配線１０２に入力される信号（ＩＮ２）と配線１０４に入力される信号（ＩＮ６
）を任意の期間毎に反転させ、図１３の動作と図１４の動作を組み合わせて行うことによ
り（例えば、図１５参照）、トランジスタ１１２、トランジスタ１１４をそれぞれ流れる
電流の方向を入れ替える（トランジスタのソース又はドレインとなる端子に加わる電圧の
大小関係を期間毎に入れ替える（ソースとドレインを入れ替える））構成とすることがで
きる。その結果、トランジスタ１１２及びトランジスタ１１４のチャネル部（ドレイン端
）での電界の集中を緩和し劣化を低減することができる。さらに、複数のトランジスタ（
トランジスタ１１２、トランジスタ１１４）のオンとオフを交互に行うことによって、ト
ランジスタの劣化を抑制することができる。
【０１９６】
任意の期間としては、例えば、本実施の形態における半導体装置を表示装置のゲートドラ
イバとして適用する場合、１フレーム期間毎に図１３に示す動作と図１４に示す動作を切
り替えて行うことができる。
【０１９７】
また、本実施の形態で示す構成を用いることにより、複数の電位からなる特定の信号（例
えば、非選択信号）を配線１０３に供給し続ける場合であっても、配線１０２、配線１０
４を定電位とすることができるため、低消費電力化を図ることができる。
【０１９８】
なお、本実施の形態で示した構成は、本明細書で示した他の構成（他の実施の形態で示し
た構成を含む）と適宜組み合わせて実施することができる。
【０１９９】
（実施の形態４）
本実施の形態では、上記実施の形態で示した構成の使用形態に関し図面を参照して説明す
る。
【０２００】
上記実施の形態で示した構成は、走査線駆動回路（ゲートドライバ）、信号線駆動回路（
ソースドライバ）及び画素部を有する表示装置において、走査線駆動回路及び／又は信号
線駆動回路に適用することができる（図１６参照）。
【０２０１】
図１７に、上記実施の形態１で示した構成を表示装置のゲートドライバに適用する場合を
示す。図１７では、複数の画素が設けられた液晶表示装置のゲートドライバに上記実施の
形態１で示した構成を適用する場合を示している。
【０２０２】
複数の画素にそれぞれ設けられたトランジスタ１２１は、ゲートがゲート線として機能す
る配線１０３ａ〜１０３ｃのいずれかに電気的に接続され、ソース又はドレインの一方が
ソース線として機能する配線１４１ａ〜１４１ｃのいずれかに電気的に接続され、他方が
画素電極１２５に電気的に接続されている。また、画素電極１２５と対向電極１２６の間
に液晶材料が設けられた構成となっている。なお、図１７では、配線１０１ａ〜１０１ｃ
をそれぞれ電気的に独立して設けた構成を示したが、共通化して設けてもよい。
【０２０３】
また、トランジスタ１２１をオンさせるには、トランジスタ１１１を介して配線１０１ａ
〜１０１ｃから選択信号となるＨレベル信号を供給し、トランジスタ１２１をオフさせる
には、トランジスタ１１２を介して配線１０２から非選択信号となるＬレベル信号を供給
すればよい。
【０２０４】
線順次方式のように各行の画素を選択してデータを書き込んでいく場合には、各画素に設
けられたトランジスタ１２１をオンさせた後、当該トランジスタ１２１をオフさせる非選
択信号をトランジスタ１２１のゲートに供給する必要がある。特に、トランジスタ１２１
を安定してオフ状態とするには、トランジスタ１１２を介して配線１０３ａ〜１０３ｃに
非選択信号を所定の期間供給し続けることが有効となる。
【０２０５】
ここでは、上記実施の形態１で示したように、配線１０２に非選択信号となる複数のＬレ
ベル信号を入力し、トランジスタ１１２がオンしている期間において当該トランジスタ１
１２を流れる電流の方向を入れ替える構成とすることにより、トランジスタ１１２の劣化
を低減することができる。その結果、各画素に設けられたトランジスタ１２１を安定して
オフさせると共に、トランジスタ１１２の劣化に伴う回路の動作不良を抑制することがで
きる。
【０２０６】
特に、トランジスタとしてアモルファスシリコンや微結晶シリコンをチャネル形成領域と
する場合には、回路の動作期間において長い期間オン状態を維持するトランジスタの劣化
を低減することは回路の動作不良の抑制に有効となる。
【０２０７】
また、図１７では、ゲートドライバに設けられたトランジスタ１１１、トランジスタ１１
２、画素に設けられたトランジスタ１２１を全てＮチャネル型で設けた場合を示したが、
Ｐチャネル型で設けてもよいし、ＣＭＯＳで設けることも可能である。
【０２０８】
また、図１７では、ゲートドライバに上記実施の形態１で示した構成を適用する場合を示
したがこれに限られず、上記実施の形態２、実施の形態３で示した構成を適用することが
できる。
【０２０９】
上記実施の形態２で示した構成を適用する場合には、図１７において、ソース又はドレイ
ンの一方が配線１０２に電気的に接続され、他方が配線１０３ａ（又は配線１０３ｂ、配
線１０３ｃ）に接続され且つトランジスタ１１２と並列するトランジスタ１１２ｂを設け
ればよい（図１８参照）。
【０２１０】
また、上記実施の形態３で示した構成を適用する場合には、図１７において、配線１０４
を新たに設け、ソース又はドレインの一方が配線１０４に電気的に接続され、他方が配線
１０３ａ（又は配線１０３ｂ、配線１０３ｃ）に接続されるトランジスタ１１４を設けれ
ばよい（図１９参照）。
【０２１１】
なお、図１９では、トランジスタ１１２のソース又はドレインの一方を配線１０２と電気
的に接続させ且つトランジスタ１１４のソース又はドレインの一方を配線１０４と電気的
に接続させる場合と、トランジスタ１１２のソース又はドレインの一方を配線１０４と電
気的に接続させ且つトランジスタ１１４のソース又はドレインの一方を配線１０２と電気
的に接続させる場合を、行方向において交互に設ける構成を示しているが限られない。全
ての行において、トランジスタ１１２のソース又はドレインの一方を配線１０２と電気的
に接続させ且つトランジスタ１１４のソース又はドレインの一方を配線１０４と電気的に
接続させてもよいし、トランジスタ１１２のソース又はドレインの一方を配線１０４と電
気的に接続させ且つトランジスタ１１４のソース又はドレインの一方を配線１０２と電気
的に接続させてもよい。
【０２１２】
また、図１７〜図１９では、液晶表示装置に適用する場合を示したが、上記実施の形態で
示した構成は、他の表示装置（有機ＥＬ表示装置等）のゲートドライバ及び／又はソース
ドライバにも適用可能である。例えば、図２０に示すように、画素にトランジスタ１２１
、トランジスタ１２８及び発光素子１２９が設けられた有機ＥＬ表示装置のゲートドライ
バとして適用することができる。
【０２１３】
図２０において、複数の画素にそれぞれ設けられたトランジスタ１２１は、ゲートが配線
１０３ａ〜１０３ｃのいずれかに電気的に接続され、ソース又はドレインの一方がトラン
ジスタ１２８のゲートに電気的に接続されている。なお、トランジスタ１２１は、スイッ
チングトランジスタと呼ばれることがある。また、トランジスタ１２８は、ソース又はド
レインの一方が配線１４２ａ、１４２ｂのいずれかに電気的に接続され、他方が発光素子
１２９の一方の電極に電気的に接続されている。なお、トランジスタ１２８は、駆動トラ
ンジスタと呼ばれることがある。
【０２１４】
なお、図１７〜図２０で示した回路構成は一例であり、他の回路構成を適用することも可
能である。
【０２１５】
次に、駆動回路に適用可能な回路構成について説明する。
【０２１６】
トランジスタ１１１のゲートに他のトランジスタ（ここでは、トランジスタ１６１）のソ
ース又はドレインの一方を電気的に接続させた構成とすることができる（図２１（Ａ）参
照）。また、図２１（Ａ）の構成において、トランジスタ１１１のゲートに他のトランジ
スタ（ここでは、トランジスタ１６２）のソース又はドレインの一方を電気的に接続させ
た構成とすることができる（図２１（Ｂ）参照）。また、図２１（Ａ）の構成において、
トランジスタ１１２のゲートに他のトランジスタ（ここでは、トランジスタ１６３）のソ
ース又はドレインの一方を電気的に接続させた構成とすることができる（図２１（Ｃ）参
照）。
【０２１７】
なお、図２１（Ｂ）において、トランジスタ１６２のソース又はドレインの他方が接続さ
れている配線は配線１０２と電気的に接続されていてもよいし、トランジスタ１１２とト
ランジスタ１６２のゲートが同一の配線に電気的に接続される構成としてもよい。
【０２１８】
また、図２１（Ａ）〜（Ｃ）において、トランジスタ１６１のゲートをドレインに電気的
に接続（ダイオード接続）した構成としてもよい（図２２（Ａ）〜（Ｃ）参照）。
【０２１９】
次に、ゲートドライバとして適用する場合の具体的な回路構成について詳細に説明する。
【０２２０】
図２３を参照して、ゲートドライバを構成するシフトレジスタの一構成例について説明す
る。なお、図２３では、シフトレジスタにおける第ｎ段の構成を示す。
【０２２１】
第ｎ段は、第１のトランジスタ２０１〜第７のトランジスタ２０７、容量素子２０８から
構成されている。なお、図２３では、第１のトランジスタ２０１〜第７のトランジスタ２
０７をＮチャネル型で設けた場合を示しているが、Ｐチャネル型で設けてもよい。
【０２２２】
第１のトランジスタ２０１は、ゲートが第２のトランジスタ２０２のソース、第３のトラ
ンジスタ２０３のソース又はドレインの一方、第４のトランジスタ２０４のソース又はド
レインの一方及び第５のトランジスタ２０５のゲートに電気的に接続され、ソース又はド
レインの一方が配線２１２ａに電気的に接続され、他方が第３のトランジスタ２０３のゲ
ート、第６のトランジスタ２０６のゲート及び容量素子２０８の一方の電極に電気的に接
続されている。
【０２２３】
第２のトランジスタ２０２は、ゲートがドレインに電気的に接続（ダイオード接続）され
、ソースが第１のトランジスタ２０１のゲート及び第５のトランジスタ２０５のゲートに
電気的に接続されている。また、ドレインにｎ−１段から出力された信号が入力される。
【０２２４】
第３のトランジスタ２０３は、ゲートが第１のトランジスタ２０１のソース又はドレイン
の他方及び容量素子２０８の一方の電極に電気的に接続され、ソース又はドレインの一方
が第５のトランジスタ２０５のゲートに電気的に接続され、他方が配線２１２ａに電気的
に接続されている。
【０２２５】
第４のトランジスタ２０４は、ゲートにｎ＋１段から出力された信号が入力され、ソース
又はドレインの一方が第５のトランジスタ２０５のゲートに電気的に接続され、他方が配
線２１２ａに電気的に接続されている。
【０２２６】
第５のトランジスタ２０５は、ゲートが第１のトランジスタ２０１のゲート、第２のトラ
ンジスタ２０２のソース、第３のトランジスタ２０３のソース又はドレインの一方及び第
４のトランジスタ２０４のソース又はドレインの一方に電気的に接続され、ソース又はド
レインの一方が配線２１１に電気的に接続され、他方が配線２１３と電気的に接続されて
いる。
【０２２７】
第６のトランジスタ２０６は、ゲートが第１のトランジスタ２０１のソース又はドレイン
の他方及び容量素子２０８の一方の電極に電気的に接続され、ソース又はドレインの一方
が配線２１２ｂに電気的に接続され、他方が配線２１３に電気的に接続されている。
【０２２８】
第７のトランジスタ２０７は、ゲートにクロック反転信号（ＣＬＫＢ）が入力され、ソー
ス又はドレインの一方に配線２１２ｃが電気的に接続され、他方が配線２１３に電気的に
接続されている。
【０２２９】
容量素子２０８は、一方の電極が第３のトランジスタ２０３のゲート及び第６のトランジ
スタ２０６のゲートに電気的に接続され、他方の電極が配線２１１に電気的に接続されて
いる。
【０２３０】
配線２１１には、クロック信号（ＣＬＫ）が入力され、配線２１２ａ〜２１２ｃには、Ｌ
レベル信号又は電位が変化するＬレベル信号が入力される。なお、各配線に入力される信
号はこれに限られず適宜選択することができる。
【０２３１】
図２３に示す構成において、ｎ段のゲートを選択する期間以外の期間（画素に非選択信号
を供給する非選択期間）には、第３のトランジスタ２０３及び第６のトランジスタ２０６
と、第７のトランジスタ２０７が交互にオンして動作する。そのため、上記実施の形態で
示したように、配線２１２ｂ、２１２ｃに電位が変化するＬレベル信号を入力し、第６の
トランジスタ２０６、第７のトランジスタ２０７を流れる電流の方向を入れ替える（ソー
スとドレインを入れ替える）ことによって、ソース側又はドレイン側への電界の集中を抑
制し、トランジスタの劣化を低減することができる。また、配線２１２ａに電位が変化す
るＬレベル信号を入力することにより、第３のトランジスタ２０３を流れる電流の方向を
入れ替える（ソースとドレインを入れ替える）構成としてもよい。
【０２３２】
なお、配線２１２ａ、配線２１２ｂ、配線２１２ｃのうち、少なくとも２つの配線が電気
的に接続された構成としてもよい。配線２１２ｂと配線２１２ｃを電気的に接続する場合
には、第６のトランジスタ２０６と第７のトランジスタ２０７は、上記図５におけるトラ
ンジスタ１１２ａ、トランジスタ１１２ｂとして機能する。また、配線２１２ｂと配線２
１２ｃを電気的に独立させてそれぞれ異なる信号を供給する場合には、第６のトランジス
タ２０６と第７のトランジスタ２０７は、図１２におけるトランジスタ１１２、トランジ
スタ１１４として機能する。
【０２３３】
なお、ゲートドライバとして適用可能な回路構成は図２３に限られない。例えば、図２４
に示すように、第１のトランジスタ２２１〜第１２のトランジスタ２３２を各段（ここで
は、ｎ段）に有する構成としてもよい。
【０２３４】
図２４において、第１のトランジスタ２２１は、ゲートにｎ−１段からの出力信号が入力
され、ソース又はドレインの一方が配線２４１に電気的に接続され、他方が第４のトラン
ジスタ２２４のゲート、第８のトランジスタ２２８のゲート、第９のトランジスタ２２９
のゲート及び第１１のトランジスタ２３１のゲートに電気的に接続されている。また、第
２のトランジスタ２２２は、ゲートにｎ＋１段からの出力信号が入力され、ソース又はド
レインの一方が配線２４２ａに電気的に接続され、他方が第４のトランジスタ２２４のゲ
ート、第８のトランジスタ２２８のゲート、第９のトランジスタ２２９のゲート及び第１
１のトランジスタ２３１のゲートに電気的に接続されている。また、第３のトランジスタ
２２３は、ゲートがドレインに電気的に接続（ダイオード接続）され、ソースが第５のト
ランジスタ２２５のゲートに電気的に接続され、ドレインが配線２４１と電気的に接続さ
れている。また、第４のトランジスタ２２４は、ソース又はドレインの一方が配線２４２
ａに電気的に接続され、他方が第５のトランジスタ２２５のゲートに電気的に接続されて
いる。
【０２３５】
また、第５のトランジスタ２２５は、ソース又はドレインの一方が配線２４１に電気的に
接続され、他方が第７のトランジスタ２２７のゲート、第１０のトランジスタ２３０のゲ
ート及び第１２のトランジスタ２３２のゲートに電気的に接続されている。また、第６の
トランジスタ２２６は、ゲートにｎ−１段からの出力信号が入力され、ソース又はドレイ
ンの一方が配線２４２ａに電気的に接続され、他方が第７のトランジスタ２２７のゲート
、第１０のトランジスタ２３０のゲート及び第１２のトランジスタ２３２のゲートに電気
的に接続されている。また、第７のトランジスタ２２７は、ソース又はドレインの一方が
配線２４２ａに電気的に接続され、他方が第４のトランジスタ２２４のゲート、第８のト
ランジスタ２２８のゲート、第９のトランジスタ２２９のゲート及び第１１のトランジス
タ２３１のゲートに電気的に接続されている。第８のトランジスタ２２８は、ソース又は
ドレインの一方が配線２４２ａに電気的に接続され、他方が第７のトランジスタ２２７の
ゲート、第１０のトランジスタ２３０のゲート及び第１２のトランジスタ２３２のゲート
に電気的に接続されている。
【０２３６】
また、第９のトランジスタ２２９は、ソース又はドレインの一方にクロック信号（ＣＬＫ
）又はクロック反転信号（ＣＬＫＢ）が入力される。また、第１０のトランジスタ２３０
は、ソース又はドレインの一方が配線２４２ｂに電気的に接続されている。また、第１１
のトランジスタ２３１は、ソース又はドレインの一方にクロック信号又はクロック反転信
号が入力され、他方が配線２４３に電気的に接続されている。また、第１２のトランジス
タ２３２は、ソース又はドレインの一方が配線２４２ｂに電気的に接続され、他方が配線
２４３に電気的に接続されている。
【０２３７】
図２４に示す構成において、非選択期間には、第７のトランジスタ２２７、第１０のトラ
ンジスタ２３０及び第１２のトランジスタ２３２がオン状態を維持する。そのため、配線
２４２ａ、配線２４２ｂにＬレベル信号又は電位が変化するＬレベル信号を入力し、第７
のトランジスタ２２７、第１０のトランジスタ２３０及び第１２のトランジスタ２３２を
流れる電流の方向を入れ替える（ソースとドレインを入れ替える）ことによって、ソース
側又はドレイン側への電界の集中を抑制し、トランジスタの劣化を低減することができる
。
【０２３８】
なお、図２４において、第１のトランジスタ２２１〜第１２のトランジスタ２３２をＮチ
ャネル型で設けた場合を示しているが、Ｐチャネル型で設けてもよい。また、第９のトラ
ンジスタ２２９及び第１０のトランジスタ２３０を設けずに、配線２４３から出力される
信号をｎ−１段及びｎ＋１段に出力してもよい。また、配線２４２ａと配線２４２ｂを電
気的に接続する構成としてもよい。また、配線２４１に電位が変化するＨレベル信号を入
力してもよい。この場合、第５のトランジスタ２２５を流れる電流の方向を入れ替える（
ソースとドレインを入れ替える）ことによって、ソース側又はドレイン側への電界の集中
を抑制し、トランジスタの劣化を低減することができる。なお、図２４において、各配線
に入力される信号はこれに限られず適宜選択することができる。
【０２３９】
他にも、図２５に示すように第１のトランジスタ２５１〜第５のトランジスタ２５５を各
段（ここでは、ｎ段）に有する構成としてもよい。
【０２４０】
図２５において、第１のトランジスタ２５１は、ゲートにクロック反転信号（ＣＬＫＢ）
が入力され、ソース又はドレインの一方にｎ−１段からの出力信号が入力され、他方が第
４のトランジスタ２５４のゲートに電気的に接続されている。また、第２のトランジスタ
２５２は、ゲートが配線２６３に電気的に接続され、ソース又はドレインの一方が配線２
６２ａと電気的に接続され、他方が第５のトランジスタ２５５のゲートと電気的に接続さ
れている。また、第３のトランジスタ２５３は、ゲートにクロック反転信号（ＣＬＫＢ）
が入力され、ソース又はドレインの一方が配線２６４と電気的に接続され、他方が第５の
トランジスタ２５５のゲートと電気的に接続されている。また、第４のトランジスタ２５
４は、ゲートが第１のトランジスタ２５１のソース又はドレインの他方と電気的に接続さ
れ、ソース又はドレインの一方にクロック信号（ＣＬＫ）が入力され、他方が配線２６３
と電気的に接続されている。また、第５のトランジスタ２５５は、ソース又はドレインの
一方が配線２６２ｂと電気的に接続され、他方が配線２６３と電気的に接続されている。
【０２４１】
図２５に示す構成において、非選択期間には、第５のトランジスタ２５５がオン状態を維
持する。そのため、配線２６２ｂに電位が変化するＨレベル信号を入力し、第５のトラン
ジスタ２５５を流れる電流の方向を入れ替える（ソースとドレインを入れ替える）ことに
よって、ソース側又はドレイン側への電界の集中を抑制し、トランジスタの劣化を低減す
ることができる。
【０２４２】
なお、図２５において、第１のトランジスタ２５１〜第５のトランジスタ２５５をＰチャ
ネル型で設けた場合を示しているが、Ｎチャネル型で設けてもよい。また、配線２６２ａ
と配線２６２ｂは電気的に接続する構成としてもよい。また、図２５において、各配線に
入力される信号はこれに限られず適宜選択することができる。
【０２４３】
他にも、図２６に示すように第１のトランジスタ２７１〜第１０のトランジスタ２８０を
各段（ここでは、ｎ段）に有する構成としてもよい。
【０２４４】
図２６において、第１のトランジスタ２７１は、ゲートに第１のクロック信号が入力され
、ソース又はドレインの一方に第１の入力信号が入力され、他方が第８のトランジスタ２
７８のゲートと電気的に接続されている。また、第２のトランジスタ２７２は、ゲートに
第２のクロック信号が入力され、ソース又はドレインの一方に第２の入力信号が入力され
、他方が第８のトランジスタ２７８のゲートと電気的に接続されている。また、第３のト
ランジスタ２７３は、ソース又はドレインの一方が配線２８２ａに電気的に接続され、他
方が第８のトランジスタ２７８のゲートと電気的に接続されている。また、第４のトラン
ジスタ２７４は、ソース又はドレインの一方が配線２８２ａに電気的に接続され、他方が
第５のトランジスタ２７５のソース又はドレインの一方及び第６のトランジスタ２７６の
ソース又はドレインの一方に電気的に接続されている。また、第５のトランジスタ２７５
は、ゲートに第３のクロック信号が入力され、ソース又はドレインの一方が第４のトラン
ジスタ２７４のソース又はドレインの他方に電気的に接続され、他方が第８のトランジス
タ２７８のゲートと電気的に接続されている。
【０２４５】
また、第６のトランジスタ２７６は、ゲートが配線２８１に電気的に接続され、ソース又
はドレインの一方が第４のトランジスタ２７４のソース又はドレインの他方に電気的に接
続され、他方が第９のトランジスタ２７９のゲートと電気的に接続されている。また、第
７のトランジスタ２７７は、ゲートがドレインに電気的に接続（ダイオード接続）され、
ソースが第３のトランジスタ２７３のゲート、第４のトランジスタ２７４のゲート及び第
１０のトランジスタ２８０のゲートに電気的に接続され、ドレインに第３のクロック信号
が入力される。第８のトランジスタ２７８は、ソース又はドレインの一方が配線２８２ａ
に電気的に接続され、他方が第３のトランジスタ２７３のゲート、第４のトランジスタ２
７４のゲート及び第１０のトランジスタ２８０のゲートに電気的に接続されている。また
、第９のトランジスタ２７９は、ソース又はドレインの一方に第４のクロック信号が入力
され、他方が配線２８３と電気的に接続されている。また、第１０のトランジスタ２８０
は、ソース又はドレインの一方が配線２８２ｂに電気的に接続され、他方が配線２８３に
電気的に接続されている。
【０２４６】
図２６に示す構成において、非選択期間には、第１０のトランジスタ２８０がオン状態を
維持する。そのため、配線２８２ｂに電位が変化するＨレベル信号を入力し、第１０のト
ランジスタ２８０を流れる電流の方向を入れ替える（ソースとドレインを入れ替える）こ
とによって、ソース側又はドレイン側への電界の集中を抑制し、トランジスタの劣化を低
減することができる。
【０２４７】
なお、図２６において、第１のトランジスタ２７１〜第１０のトランジスタ２８０をＰチ
ャネル型で設けた場合を示しているが、Ｎチャネル型で設けてもよい。また、配線２８２
ａと配線２８２ｂは電気的に接続する構成としてもよい。また、図２６において、各配線
に入力される信号はこれに限られず適宜選択することができる。
【０２４８】
なお、本実施の形態では、上記実施の形態で示した構成をゲートドライバやソースドライ
バ等の駆動回路に適用する場合を示したが、これに限られない。他にも、容量線の電位を
制御する場合、共通電極の電位を制御する場合にも適用可能である。
【０２４９】
なお、本実施の形態で示した構成は、本明細書で示した他の構成（他の実施の形態で示し
た構成を含む）と適宜組み合わせて実施することができる。
【０２５０】
（実施の形態５）
本実施の形態においては、上記実施の形態で示した回路に適用可能なトランジスタの構造
について説明する。トランジスタは、トランジスタが有する半導体層に用いる材料によっ
て大きく分類されることができる。半導体層に用いる材料としては、主成分としてシリコ
ンが含まれるシリコン系材料と、主成分としてシリコンを含まない非シリコン系材料に分
類できる。シリコン系材料には、アモルファスシリコン（ａ−Ｓｉ：Ｈ）、マイクロクリ
スタルシリコン（μｃ−Ｓｉ）、ポリシリコン（ｐ−Ｓｉ）、単結晶シリコン（ｃ−Ｓｉ
）等が挙げられる。非シリコン系材料としては、砒化ガリウム（ＧａＡｓ）等の化合物半
導体、酸化亜鉛（ＺｎＯ）、インジウムとガリウムと亜鉛を含む酸化物（ＩｎＧａＺｎＯ
）等の酸化物半導体等が挙げられる。
【０２５１】
アモルファスシリコンまたはマイクロクリスタルシリコンをトランジスタの半導体層とし
て用いる場合は、トランジスタの特性の均一性が高く、かつ、製造コストが小さいという
利点がある。特に、対角の長さが５００ｍｍを超えるような大型の基板にトランジスタを
作製する場合に有効である。以下に、半導体層としてアモルファスシリコンまたはマイク
ロクリスタルシリコンを用いるトランジスタおよび容量素子の構造の一例について説明す
る。
【０２５２】
図２７（Ａ）は、トップゲート型のトランジスタの断面構造及び容量素子の断面構造を示
す図である。
【０２５３】
基板５１４１上に第１の絶縁膜（絶縁膜５１４２）が形成される。第１の絶縁膜は、基板
側からの不純物が半導体層に影響を及ぼし、トランジスタの性質が変化してしまうことを
防ぐ下地膜としての機能を有することができる。なお、第１の絶縁膜としては、酸化シリ
コン膜、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ）などの単層、又はこれ
らの積層を用いることができる。特に、窒化シリコン膜は緻密な膜であり、高いバリア性
を有するため、第１の絶縁膜には窒化シリコンが含まれることが好ましい。なお、第１の
絶縁膜は必ずしも形成されなくても良い。第１の絶縁膜が形成されない場合は、工程数の
削減、製造コストの低減および歩留まりの向上を図ることができる。
【０２５４】
第１の絶縁膜上に、第１の導電層（導電層５１４３、導電層５１４４及び導電層５１４５
）が形成される。導電層５１４３は、トランジスタ５１５８のソース及びドレインの一方
として機能する部分を含む。導電層５１４４は、トランジスタ５１５８のソース及びドレ
インの他方として機能する部分を含む。導電層５１４５は、容量素子５１５９の第１の電
極として機能する部分を含む。なお、第１の導電層としては、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、
Ｗ、Ａｌ、Ｎｄ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｎｂ、Ｓｉ、Ｚｎ、Ｆｅ、Ｂａ、Ｇｅなど、
又はこれらの合金を用いることができる。あるいは、これらの元素（合金も含む）の積層
膜を用いることができる。
【０２５５】
導電層５１４３及び導電層５１４４の上部に、第１の半導体層（半導体層５１４６及び半
導体層５１４７）が形成される。半導体層５１４６は、ソースとドレインの一方として機
能する部分を含む。半導体層５１４７は、ソースとドレインの他方として機能する部分を
含む。なお、第１の半導体層としては、リン等を含んだシリコン等を用いることができる
。
【０２５６】
導電層５１４３と導電層５１４４との間であって、かつ第１の絶縁膜上に、第２の半導体
層（半導体層５１４８）が形成される。そして、半導体層５１４８の一部は、導電層５１
４３上及び導電層５１４４上まで延長されている。半導体層５１４８は、トランジスタ５
１５８のチャネル領域として機能する部分を含む。なお、第２の半導体層としては、アモ
ルファスシリコン（ａ−Ｓｉ：Ｈ）等の非結晶性を有する半導体層、又は微結晶シリコン
（μｃ−Ｓｉ）等の半導体層などを用いることができる。
【０２５７】
少なくとも半導体層５１４８及び導電層５１４５を覆うように、第２の絶縁膜（絶縁膜５
１４９及び絶縁膜５１５０）が形成される。第２の絶縁膜は、ゲート絶縁膜としての機能
を有する。なお、第２の絶縁膜としては、酸化シリコン膜、窒化シリコン膜又は酸化窒化
シリコン膜（ＳｉＯｘＮｙ）などの単層、又はこれらの積層を用いることができる。
【０２５８】
なお、第２の半導体層に接する部分の第２の絶縁膜としては、酸化シリコン膜を用いるこ
とが望ましい。なぜなら、第２の半導体層と第２の絶縁膜とが接する界面におけるトラッ
プ準位が少なくなるからである。
【０２５９】
なお、第２の絶縁膜がＭｏと接する場合、Ｍｏと接する部分の第２の絶縁膜としては酸化
シリコン膜を用いることが望ましい。なぜなら、酸化シリコン膜はＭｏを酸化させないか
らである。
【０２６０】
第２の絶縁膜上に、第２の導電層（導電層５１５１及び導電層５１５２）が形成される。
導電層５１５１は、トランジスタ５１５８のゲート電極として機能する部分を含む。導電
層５１５２は、容量素子５１５９の第２の電極、又は配線としての機能を有する。なお、
第２の導電層としては、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗ、Ａｌ、Ｎｄ、Ｃｕ、Ａｇ、Ａｕ、
Ｐｔ、Ｎｂ、Ｓｉ、Ｚｎ、Ｆｅ、Ｂａ、Ｇｅなど、又はこれらの合金を用いることができ
る。あるいは、これらの元素（合金も含む）の積層を用いることができる。
【０２６１】
なお、第２の導電層が形成された後の工程として、様々な絶縁膜、又は様々な導電膜が形
成されてもよい。
【０２６２】
図２７（Ｂ）は、逆スタガ型（ボトムゲート型）のトランジスタの断面構造及び容量素子
の断面構造を示す図である。特に、図２７（Ｂ）に示すトランジスタは、チャネルエッチ
型と呼ばれる構造である。
【０２６３】
基板５１６１上に第１の絶縁膜（絶縁膜５１６２）が形成される。第１の絶縁膜は、基板
側からの不純物が半導体層に影響を及ぼし、トランジスタの性質が変化してしまうことを
防ぐ下地膜としての機能を有することができる。なお、第１の絶縁膜としては、酸化シリ
コン膜、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ）などの単層、又はこれ
らの積層を用いることができる。特に、窒化シリコン膜は緻密な膜であり、高いバリア性
を有するため、第１の絶縁膜には窒化シリコンが含まれることが好ましい。なお、第１の
絶縁膜は必ずしも形成されなくても良い。第１の絶縁膜が形成されない場合は、工程数の
削減、製造コストの低減および歩留まりの向上を図ることができる。
【０２６４】
第１の絶縁膜上に、第１の導電層（導電層５１６３及び導電層５１６４）が形成される。
導電層５１６３は、トランジスタ５１７８のゲート電極として機能する部分を含む。導電
層５１６４は、容量素子５１７９の第１の電極として機能する部分を含む。なお、第１の
導電層としては、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗ、Ａｌ、Ｎｄ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、
Ｎｂ、Ｓｉ、Ｚｎ、Ｆｅ、Ｂａ、Ｇｅなど、又はこれらの合金を用いることができる。あ
るいは、これらの元素（合金も含む）の積層を用いることができる。
【０２６５】
少なくとも第１の導電層を覆うように、第２の絶縁膜（絶縁膜５１６５）が形成される。
第２の絶縁膜は、ゲート絶縁膜としての機能を有する。なお、第２の絶縁膜としては、酸
化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ）などの単層、又
はこれらの積層を用いることができる。
【０２６６】
なお、半導体層に接する部分の第２の絶縁膜としては、酸化シリコン膜を用いることが望
ましい。なぜなら、半導体層と第２の絶縁膜とが接する界面におけるトラップ準位が少な
くなるからである。
【０２６７】
なお、第２の絶縁膜がＭｏと接する場合、Ｍｏと接する部分の第２の絶縁膜としては酸化
シリコン膜を用いることが望ましい。なぜなら、酸化シリコン膜はＭｏを酸化させないか
らである。
【０２６８】
第２の絶縁膜上のうち第１の導電層と重なって形成される部分の一部に、フォトリソグラ
フィ法、インクジェット法又は印刷法などによって、第１の半導体層（半導体層５１６６
）が形成される。そして、半導体層５１６６の一部は、第２の絶縁膜上のうち第１の導電
層と重なって形成されていない部分まで延長されている。半導体層５１６６は、トランジ
スタ５１７８のチャネル領域として機能する部分を含む。なお、半導体層５１６６として
は、アモルファスシリコン（ａ−Ｓｉ：Ｈ）等の非結晶性を有する半導体層、又は微結晶
シリコン（μｃ−Ｓｉ）等の半導体層などを用いることができる。
【０２６９】
第１の半導体層上の一部に、第２の半導体層（半導体層５１６７及び半導体層５１６８）
が形成される。半導体層５１６７は、ソースとドレインの一方として機能する部分を含む
。半導体層５１６８は、ソースとドレインの他方として機能する部分を含む。なお、第２
の半導体層としては、リン等を含んだシリコン等を用いることができる。
【０２７０】
第２の半導体層上及び第２の絶縁膜上に、第２の導電層（導電層５１６９、導電層５１７
０及び導電層５１７１）が形成される。導電層５１６９は、トランジスタ５１７８のソー
スとドレインの一方として機能する部分を含む。導電層５１７０は、トランジスタ５１７
８のソースとドレインの他方として機能する部分を含む。導電層５１７１は、容量素子５
１７９の第２の電極として機能する部分を含む。なお、第２の導電層としては、Ｔｉ、Ｍ
ｏ、Ｔａ、Ｃｒ、Ｗ、Ａｌ、Ｎｄ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｎｂ、Ｓｉ、Ｚｎ、Ｆｅ、
Ｂａ、Ｇｅなど、又はこれらの合金を用いることができる。あるいは、これらの元素（合
金も含む）の積層を用いることができる。
【０２７１】
なお、第２の導電層が形成された後の工程として、様々な絶縁膜、又は様々な導電膜が形
成されてもよい。
【０２７２】
なお、チャネルエッチ型のトランジスタの製造工程において、第１の半導体層及び第２の
半導体層は連続して成膜されることができる。そして、第１の半導体層及び第２の半導体
層は、同じマスクを用いて形成されることができる。
【０２７３】
さらに、第２の導電層が形成された後で、第２の導電層をマスクとして用いて第２の半導
体層の一部を除去することができる。または、第２の導電層に用いたマスクと同じマスク
を用いて第２の半導体層の一部を除去することで、トランジスタのチャネル領域を形成す
ることができる。こうすることで、第２の半導体層の一部を除去するためだけの新たなマ
スクを用いる必要がないため、製造工程が簡単となり、製造コストが低減できる。ここで
、除去される第２の半導体層の下部に形成されている第１の半導体層の一部がトランジス
タのチャネル領域となる。
【０２７４】
図２７（Ｃ）は、逆スタガ型（ボトムゲート型）のトランジスタの断面構造及び容量素子
の断面構造を示す図である。特に、図２７（Ｃ）に示すトランジスタは、チャネル保護型
（エッチストップ型）と呼ばれる構造である。
【０２７５】
基板５１８１上に第１の絶縁膜（絶縁膜５１８２）が形成される。第１の絶縁膜は、基板
側からの不純物が半導体層に影響を及ぼし、トランジスタの性質が変化してしまうことを
防ぐ下地膜としての機能を有することができる。なお、第１の絶縁膜としては、酸化シリ
コン膜、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ）などの単層、又はこれ
らの積層を用いることができる。特に、窒化シリコン膜は緻密な膜であり、高いバリア性
を有するため、第１の絶縁膜には窒化シリコンが含まれることが好ましい。なお、第１の
絶縁膜は必ずしも形成されなくても良い。第１の絶縁膜が形成されない場合は、工程数の
削減、製造コストの低減および歩留まりの向上を図ることができる。
【０２７６】
第１の絶縁膜上に、第１の導電層（導電層５１８３及び導電層５１８４）が形成される。
導電層５１８３は、トランジスタ５１９８のゲート電極として機能する部分を含む。導電
層５１８４は、容量素子５１９９の第１の電極として機能する部分を含む。なお、第１の
導電層としては、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗ、Ａｌ、Ｎｄ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、
Ｎｂ、Ｓｉ、Ｚｎ、Ｆｅ、Ｂａ、Ｇｅなど、又はこれらの合金を用いることができる。あ
るいは、これらの元素（合金も含む）の積層を用いることができる。
【０２７７】
少なくとも第１の導電層を覆うように、第２の絶縁膜（絶縁膜５１８５）が形成される。
第２の絶縁膜は、ゲート絶縁膜としての機能を有する。なお、第２の絶縁膜としては、酸
化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ）などの単層、又
はこれらの積層を用いることができる。
【０２７８】
なお、半導体層に接する部分の第２の絶縁膜としては、酸化シリコン膜を用いることが望
ましい。なぜなら、半導体層と第２の絶縁膜とが接する界面におけるトラップ準位が少な
くなるからである。
【０２７９】
なお、第２の絶縁膜がＭｏと接する場合、Ｍｏと接する部分の第２の絶縁膜としては酸化
シリコン膜を用いることが望ましい。なぜなら、酸化シリコン膜はＭｏを酸化させないか
らである。
【０２８０】
第２の絶縁膜上のうち第１の導電層と重なって形成される部分の一部に、フォトリソグラ
フィ法、インクジェット法又は印刷法などによって、第１の半導体層（半導体層５１８６
）が形成される。そして、半導体層５１８８の一部は、第２の絶縁膜上のうち第１の導電
層と重なって形成されていない部分まで延長されている。半導体層５１８６は、トランジ
スタ５１９８のチャネル領域として機能する部分を含む。なお、半導体層５１８６として
は、アモルファスシリコン（ａ−Ｓｉ：Ｈ）等の非結晶性を有する半導体層、又は微結晶
シリコン（μｃ−Ｓｉ）等の半導体層などを用いることができる。
【０２８１】
第１の半導体層上の一部に、第３の絶縁膜（絶縁膜５１９２）が形成される。絶縁膜５１
９２は、トランジスタ５１９８のチャネル領域がエッチングによって除去されることを防
止する機能を有する。つまり、絶縁膜５１９２は、チャネル保護膜（エッチストップ膜）
として機能する。なお、第３の絶縁膜としては、酸化シリコン膜、窒化シリコン膜又は酸
化窒化シリコン膜（ＳｉＯｘＮｙ）などの単層、又はこれらの積層を用いることができる
。
【０２８２】
第１の半導体層上の一部及び第３の絶縁膜上の一部に、第２の半導体層（半導体層５１８
７及び半導体層５１８８）が形成される。半導体層５１８７は、ソースとドレインの一方
として機能する部分を含む。半導体層５１８８は、ソースとドレインの他方として機能す
る部分を含む。なお、第２の半導体層としては、リン等を含んだシリコン等を用いること
ができる。
【０２８３】
第２の半導体層上に、第２の導電層（導電層５１８９、導電層５１９０及び導電層５１９
１）が形成される。導電層５１８９は、トランジスタ５１９８のソースとドレインの一方
として機能する部分を含む。導電層５１９０は、トランジスタ５１９８のソースとドレイ
ンの他方として機能する部分を含む。導電層５１９１は、容量素子５１９９の第２の電極
として機能する部分を含む。なお、第２の導電層としては、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗ
、Ａｌ、Ｎｄ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｎｂ、Ｓｉ、Ｚｎ、Ｆｅ、Ｂａ、Ｇｅなど、又
はこれらの合金を用いることができる。あるいは、これらの元素（合金も含む）の積層を
用いることができる。
【０２８４】
なお、第２の導電層が形成された後の工程として、様々な絶縁膜、又は様々な導電膜が形
成されてもよい。
【０２８５】
次に、ポリシリコンをトランジスタの半導体層として用いる場合は、トランジスタの移動
度が高く、かつ、製造コストが小さいという利点がある。さらに、特性の経年劣化が小さ
いため、信頼性の高い装置を得ることができる。以下に、半導体層としてポリシリコンを
用いるトランジスタおよび容量素子の構造の一例について説明する。
【０２８６】
図２７（Ｄ）は、ボトムゲート型のトランジスタの断面構造及び容量素子の断面構造を示
す図である。
【０２８７】
基板５２０１上に第１の絶縁膜（絶縁膜５２０２）が形成される。第１の絶縁膜は、基板
側からの不純物が半導体層に影響を及ぼし、トランジスタの性質が変化してしまうことを
防ぐ下地膜としての機能を有することができる。なお、第１の絶縁膜としては、酸化シリ
コン膜、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ）などの単層、又はこれ
らの積層を用いることができる。特に、窒化シリコン膜は緻密な膜であり、高いバリア性
を有するため、第１の絶縁膜には窒化シリコンが含まれることが好ましい。なお、第１の
絶縁膜は必ずしも形成されなくても良い。第１の絶縁膜が形成されない場合は、工程数の
削減、製造コストの低減および歩留まりの向上を図ることができる。
【０２８８】
第１の絶縁膜上に、第１の導電層（導電層５２０３及び導電層５２０４）が形成される。
導電層５２０３は、トランジスタ５２１８のゲート電極として機能する部分を含む。導電
層５２０４は、容量素子５２１９の第１の電極として機能する部分を含む。なお、第１の
導電層としては、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗ、Ａｌ、Ｎｄ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、
Ｎｂ、Ｓｉ、Ｚｎ、Ｆｅ、Ｂａ、Ｇｅなど、又はこれらの合金を用いることができる。あ
るいは、これらの元素（合金も含む）の積層を用いることができる。
【０２８９】
少なくとも第１の導電層を覆うように、第２の絶縁膜（絶縁膜５２１４）が形成される。
第２の絶縁膜は、ゲート絶縁膜としての機能を有する。なお、第２の絶縁膜としては、酸
化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ）などの単層、又
はこれらの積層を用いることができる。
【０２９０】
なお、半導体層に接する部分の第２の絶縁膜としては、酸化シリコン膜を用いることが望
ましい。なぜなら、半導体層と第２の絶縁膜とが接する界面におけるトラップ準位が少な
くなるからである。
【０２９１】
なお、第２の絶縁膜がＭｏと接する場合、Ｍｏと接する部分の第２の絶縁膜としては酸化
シリコン膜を用いることが望ましい。なぜなら、酸化シリコン膜はＭｏを酸化させないか
らである。
【０２９２】
第２の絶縁膜上のうち第１の導電層と重なって形成される部分の一部に、フォトリソグラ
フィ法、インクジェット法又は印刷法などによって、半導体層が形成される。そして、半
導体層の一部は、第２の絶縁膜上のうち第１の導電層と重なって形成されていない部分ま
で延長されている。半導体層は、チャネル形成領域（チャネル形成領域５２１０）、Ｌｉ
ｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ（ＬＤＤ）領域（ＬＤＤ領域５２０８、ＬＤＤ領域
５２０９）、不純物領域（不純物領域５２０５、不純物領域５２０６、不純物領域５２０
７）を有している。チャネル形成領域５２１０は、トランジスタ５２１８のチャネル形成
領域として機能する。ＬＤＤ領域５２０８及びＬＤＤ領域５２０９は、トランジスタ５２
１８のＬＤＤ領域として機能する。なお、ＬＤＤ領域５２０８及びＬＤＤ領域５２０９が
形成されることによって、トランジスタのドレインに高電界がかかることを抑制できるた
め、トランジスタの信頼性を向上できる。ただし、ＬＤＤ領域は形成されなくてもよい。
この場合は、製造工程を簡単にすることができるため、製造コストを低減できる。不純物
領域５２０５は、トランジスタ５２１８のソース及びドレインの一方として機能する部分
を含む。不純物領域５２０６は、トランジスタ５２１８のソース及びドレインの他方とし
て機能する部分を含む。不純物領域５２０７は、容量素子５２１９の第２の電極として機
能する部分を含む。
【０２９３】
第３の絶縁膜（絶縁膜５２１１）の一部には、選択的にコンタクトホールが形成される。
絶縁膜５２１１は、層間膜としての機能を有する。第３の絶縁膜としては、無機材料（酸
化シリコン、窒化シリコン、酸化窒化シリコンなど）あるいは、低誘電率の有機化合物材
料（感光性又は非感光性の有機樹脂材料）などを用いることができる。あるいは、シロキ
サンを含む材料を用いることもできる。なお、シロキサンは、シリコン（Ｓｉ）と酸素（
Ｏ）との結合で骨格構造が構成される材料である。置換基として、有機基（例えばアルキ
ル基、芳香族炭化水素）やフルオロ基を用いてもよい。あるいは、有機基は、フルオロ基
を有していてもよい。
【０２９４】
第３の絶縁膜上に、第２の導電層（導電層５２１２及び導電層５２１３）が形成される。
導電層５２１２は、第３の絶縁膜に形成されたコンタクトホールを介してトランジスタ５
２１８のソースまたはドレインの他方と電気的に接続されている。したがって、導電層５
２１２は、トランジスタ５２１８のソースまたはドレインの他方として機能する部分を含
む。導電層５２１３と導電層５２０４とが、図示しない部分において電気的に接続されて
いる場合は、導電層５２１３は容量素子５２１９の第１の電極として機能する部分を含む
。あるいは、導電層５２１３が不純物領域５２０７と図示しない部分において電気的に接
続されている場合は、導電層５２１３は容量素子５２１９の第２の電極として機能する部
分を含む。あるいは、導電層５２１３が導電層５２０４及び不純物領域５２０７と電気的
に接続されていない場合は、容量素子５２１９とは別の容量素子が形成される。この容量
素子は、導電層５２１３、不純物領域５２０７及び絶縁膜５２１１がそれぞれ容量素子の
第１の電極、第２の電極、絶縁膜として用いられる構成である。なお、第２の導電層とし
ては、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗ、Ａｌ、Ｎｄ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｎｂ、Ｓｉ
、Ｚｎ、Ｆｅ、Ｂａ、Ｇｅなど、又はこれらの合金を用いることができる。あるいは、こ
れらの元素（合金も含む）の積層を用いることができる。
【０２９５】
なお、第２の導電層が形成された後の工程として、様々な絶縁膜、又は様々な導電膜が形
成されてもよい。
【０２９６】
なお、半導体層としてポリシリコンを用いるトランジスタにおいても、トップゲート型の
トランジスタとすることができる。
【０２９７】
なお、本実施の形態で示した構成は、本明細書で示した他の構成（他の実施の形態で示し
た構成を含む）と適宜組み合わせて実施することができる。
【０２９８】
（実施の形態６）
本実施の形態では、上記実施の形態で示した表示装置を適用した様々な電子機器について
、図面を参照して説明する。
【０２９９】
上記実施の形態で示した表示装置を適用した電子機器として、テレビジョン、ビデオカメ
ラ、デジタルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレ
イ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）
、ノート型コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話
、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジ
タルバーサタイルディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうる表示
装置を備えた装置）、照明器具などが挙げられる。これらの電子機器の具体例を図２８に
示す。
【０３００】
図２８（Ａ）は表示装置であり、筐体８００１、支持台８００２、表示部８００３、スピ
ーカー部８００４、ビデオ入力端子８００５等を含む。上記実施の形態で示した構成を表
示部８００３に用いることにより作製される。なお、表示装置は、パーソナルコンピュー
タ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用装置が含まれる。上記実施の
形態で示した表示装置を適用することで、信頼性を向上させた表示装置を提供することが
できる。
【０３０１】
図２８（Ｂ）はコンピュータであり、筐体８１０２、表示部８１０３、キーボード８１０
４、外部接続ポート８１０５、ポインティングデバイス８１０６等を含む。なお、コンピ
ュータは、上記実施の形態で示した構成を表示部８１０３に用いることにより作製される
。上記実施の形態で示した表示装置を適用することで、信頼性を向上させたコンピュータ
を提供することができる。
【０３０２】
図２８（Ｃ）はビデオカメラであり、表示部８２０２、外部接続ポート８２０４、リモコ
ン受信部８２０５、受像部８２０６、操作キー８２０９等を含む。なお、ビデオカメラは
、上記実施の形態で示した構成を表示部８２０２に用いることにより作製される。上記実
施の形態で示した表示装置を適用することで、信頼性を向上させたビデオカメラを提供す
ることができる。
【０３０３】
図２８（Ｄ）は携帯電話であり、表示部８４０３、音声入力部８４０４、音声出力部８４
０５、操作キー８４０６、外部接続ポート８４０７等を含む。なお、携帯電話は、上記実
施の形態で示した構成を表示部８４０３に用いることにより作製される。また、赤外線通
信機能、テレビ受信機能等を備えた携帯電話としてもよい。上記実施の形態で示した表示
装置を適用することで、信頼性を向上させた携帯電話を提供することができる。
【０３０４】
図２８（Ｅ）は卓上照明器具であり、照明部８３０１、傘８３０２、可変アーム８３０３
、スイッチ８３０５等を含む。なお、卓上照明器具は、上記実施の形態で示した構成を照
明部８３０１に用いることにより作製される。なお、照明器具には天井固定型の照明器具
または壁掛け型の照明器具なども含まれる。上記実施の形態で示した表示装置を適用する
ことで、信頼性を向上させた卓上照明器具を提供することができる。
【０３０５】
以上のようにして、上記実施の形態で示した表示装置を適用して電子機器や照明器具を得
ることができる。上記実施の形態で示した表示装置の適用範囲は極めて広く、あらゆる分
野の電子機器に適用することが可能である。
【０３０６】
なお、本実施の形態で示した構成は、本明細書で示した他の構成（他の実施の形態で示し
た構成を含む）と適宜組み合わせて実施することができる。
【符号の説明】
【０３０７】
１０１    配線
１０２    配線
１０３    配線
１０４    配線
１１１    トランジスタ
１１２    トランジスタ
１１４    トランジスタ
１１５    容量素子
１２１    トランジスタ
１２２    トランジスタ
１２５    画素電極
１２６    対向電極
１２８    トランジスタ
１２９    発光素子
１６１    トランジスタ
１６２    トランジスタ
１６３    トランジスタ
２０１    トランジスタ
２０２    トランジスタ
２０３    トランジスタ
２０４    トランジスタ
２０５    トランジスタ
２０６    トランジスタ
２０７    トランジスタ
２０８    容量素子
２１１    配線
２１３    配線
２２１    トランジスタ
２２２    トランジスタ
２２３    トランジスタ
２２４    トランジスタ
２２５    トランジスタ
２２６    トランジスタ
２２７    トランジスタ
２２８    トランジスタ
２２９    トランジスタ
２３０    トランジスタ
２３１    トランジスタ
２３２    トランジスタ
２４１    配線
２４３    配線
２５１    トランジスタ
２５２    トランジスタ
２５３    トランジスタ
２５４    トランジスタ
２５５    トランジスタ
２６３    配線
２６４    配線
２７１    トランジスタ
２７２    トランジスタ
２７３    トランジスタ
２７４    トランジスタ
２７５    トランジスタ
２７６    トランジスタ
２７７    トランジスタ
２７８    トランジスタ
２７９    トランジスタ
２８０    トランジスタ
２８１    配線
２８３    配線
１０１ａ    配線
１０３ａ    配線
１０３ｂ    配線
１０３ｃ    配線
１１２ａ    トランジスタ
１１２ｂ    トランジスタ
１４１ａ    配線
１４２ａ    配線
２１２ａ    配線
２１２ｂ    配線
２１２ｃ    配線
２４２ａ    配線
２４２ｂ    配線
２６２ａ    配線
２６２ｂ    配線
２８２ａ    配線
２８２ｂ    配線
５１４１    基板
５１４２    絶縁膜
５１４３    導電層
５１４４    導電層
５１４５    導電層
５１４６    半導体層
５１４７    半導体層
５１４８    半導体層
５１４９    絶縁膜
５１５０    絶縁膜
５１５１    導電層
５１５２    導電層
５１５８    トランジスタ
５１５９    容量素子
５１６１    基板
５１６２    絶縁膜
５１６３    導電層
５１６４    導電層
５１６５    絶縁膜
５１６６    半導体層
５１６７    半導体層
５１６８    半導体層
５１６９    導電層
５１７０    導電層
５１７１    導電層
５１７８    トランジスタ
５１７９    容量素子
５１８１    基板
５１８２    絶縁膜
５１８３    導電層
５１８４    導電層
５１８５    絶縁膜
５１８６    半導体層
５１８７    半導体層
５１８８    半導体層
５１８９    導電層
５１９０    導電層
５１９１    導電層
５１９２    絶縁膜
５１９８    トランジスタ
５１９９    容量素子
５２０１    基板
５２０２    絶縁膜
５２０３    導電層
５２０４    導電層
５２０５    不純物領域
５２０５    不純物領域
５２０６    不純物領域
５２０７    不純物領域
５２０８    ＬＤＤ領域
５２０９    ＬＤＤ領域
５２１０    チャネル形成領域
５２１１    絶縁膜
５２１１    絶縁膜
５２１２    導電層
５２１３    導電層
５２１４    絶縁膜
５２１８    トランジスタ
５２１９    容量素子
８００１    筐体
８００２    支持台
８００３    表示部
８００４    スピーカー部
８００５    ビデオ入力端子
８１０２    筐体
８１０３    表示部
８１０４    キーボード
８１０５    外部接続ポート
８１０６    ポインティングデバイス
８２０２    表示部
８２０４    外部接続ポート
８２０５    リモコン受信部
８２０６    受像部
８２０９    操作キー
８３０１    照明部
８３０２    傘
８３０３    可変アーム
８３０５    スイッチ
８４０３    表示部
８４０４    音声入力部
８４０６    操作キー
８４０７    外部接続ポート
【図１】
2020173887.tif 000003
【図２】
2020173887.tif 000004
【図３】
2020173887.tif 000005
【図４】
2020173887.tif 000006
【図５】
2020173887.tif 000007
【図６】
2020173887.tif 000008
【図７】
2020173887.tif 000009
【図８】
2020173887.tif 000010
【図９】
2020173887.tif 000011
【図１０】
2020173887.tif 000012
【図１１】
2020173887.tif 000013
【図１２】
2020173887.tif 000014
【図１３】
2020173887.tif 000015
【図１４】
2020173887.tif 000016
【図１５】
2020173887.tif 000017
【図１６】
2020173887.tif 000018
【図１７】
2020173887.tif 000019
【図１８】
2020173887.tif 000020
【図１９】
2020173887.tif 000021
【図２０】
2020173887.tif 000022
【図２１】
2020173887.tif 000023
【図２２】
2020173887.tif 000024
【図２３】
2020173887.tif 000025
【図２４】
2020173887.tif 000026
【図２５】
2020173887.tif 000027
【図２６】
2020173887.tif 000028
【図２７】
2020173887.tif 000029
【図２８】
2020173887.tif 000030