(57)【要約】      （修正有）【課題】半導体特性、特に、リーク電流が抑制され、耐圧性および放熱性に優れている半導体膜および板状体ならびに半導体装置を提供する。【解決手段】半導体装置は、コランダム構造を有する酸化物半導体を主成分として含む結晶性半導体膜、特に、ガリウム、インジウムおよびアルミニウムから選ばれる１種または２種以上の酸化物のうち、半導体である成分を主成分として含む結晶性半導体膜であって、膜厚が１μｍ以上であることを特徴とする結晶性半導体膜または板状体ならびに前記結晶性半導体膜または前記板状体を含む半導体構造を備える。【選択図】なし【特許請求の範囲】
【請求項１】
コランダム構造を有する酸化物半導体を主成分として含む結晶性半導体膜からなる半導体層と電極とを少なくとも備える半導体装置であって、前記結晶性半導体膜の膜厚が１μｍ以上であり、さらに、前記半導体層が、トレンチ溝からなるトレンチ構造を有し、前記半導体装置がトランジスタであることを特徴とする半導体装置。
【請求項２】
前記半導体層が、複数のトレンチ溝からなるトレンチ構造を有する請求項１記載の半導体装置。
【請求項３】
前記電極が、少なくとも前記トレンチ溝内に形成されている請求項１または２に記載の半導体装置。
【請求項４】
前記電極が、絶縁膜を介して少なくとも前記トレンチ溝内に形成されている請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記酸化物半導体が、少なくともガリウムを含む請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
縦型デバイスである請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
パワーデバイスである請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、接合電界効果トランジスタ（ＪＦＥＴ）または絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）である請求項１〜７のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に有用な結晶性半導体膜および板状体ならびに前記結晶性半導体膜もしくは前記板状体を用いた半導体装置に関する。
【背景技術】
【０００２】
高耐圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、バンドギャップの大きな酸化ガリウム（Ｇａ２Ｏ３）を用いた半導体装置が注目されており、インバータなどの電力用半導体装置への適用が期待されている。当該酸化ガリウムは、非特許文献１によれば、インジウムやアルミニウムをそれぞれ、あるいは組み合わせて混晶とすることにより、バンドギャップを制御することが可能であり、中でも、ＩｎＸ’ＡｌＹ’ＧａＺ’Ｏ３（０≦Ｘ’≦２、０≦Ｙ’≦２、０≦Ｚ’≦２、Ｘ’＋Ｙ’＋Ｚ’＝１．５〜２．５）で表されるＩｎＡｌＧａＯ系半導体は、極めて魅力的な材料である。
【０００３】
特許文献１には、ドーパント（４価の錫）を添加した結晶性の高い導電性α−Ｇａ２Ｏ３薄膜が記載されている。しかしながら、特許文献１記載の薄膜では、十分な耐圧性を維持することができず、また、炭素不純物が多く含まれており、導電性も含め、半導体特性もまだまだ満足のいくものではなく、半導体装置に用いることがまだまだ困難であった。
【０００４】
特許文献２には、α−Ａｌ２Ｏ３基板上に、ｐ型のα−（Ａｌｘ’’Ｇａ１−ｘ’’）２Ｏ３単結晶膜を形成したＧａ２Ｏ３系半導体素子が記載されている。しかしながら、特許文献２記載の半導体素子では、α−Ａｌ２Ｏ３が絶縁体であったり、結晶の品質にも問題があったりして、半導体素子に適用するには制約が多く、また、ＭＢＥ法では、ｐ型半導体を得るのに、イオン注入と高温での熱処理が必要であり、そのため、ｐ型のα−Ａｌ２Ｏ３そのものが実現困難であり、実際には、特許文献２記載の半導体素子自体が実現困難であった。
【０００５】
また、非特許文献２には、α−Ｇａ２Ｏ３薄膜がＭＢＥ法によってサファイア上に成膜できることが記載されている。しかしながら、４５０℃以下の温度で膜厚１００ｎｍまで結晶成長するが、膜厚がそれ以上になると結晶の品質が悪くなり、さらに、膜厚１μｍ以上の膜は得ることができない旨記載されている。
そのため、膜厚が１μｍ以上であり、結晶の品質も劣化していないα−Ｇａ２Ｏ３薄膜が待ち望まれていた。
【０００６】
特許文献３には、ガリウム又はインジウムの臭化物又はヨウ化物を用いて、ミストＣＶＤ法により、酸化物結晶薄膜を製造する方法が記載されている。
特許文献４〜６には、コランダム型結晶構造を有する下地基板上に、コランダム型結晶構造を有する半導体層と、コランダム型結晶構造を有する絶縁膜とが積層された多層構造体が記載されている。
なお、特許文献３〜６はいずれも本出願人による特許または特許出願に関する公報であるが、出願時には、膜厚１μｍ以上の結晶薄膜を得ることはできていなかった。また、特許文献３〜６記載の方法で得られた膜は、いずれも実際には、基板から剥離できるものではなかった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−２８４８０号公報
【特許文献２】特開２０１３−５８６３７号公報
【特許文献３】特許第５３９７７９４号
【特許文献４】特許第５３４３２２４号
【特許文献５】特許第５３９７７９５号
【特許文献６】特開２０１４−７２５３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、半導体特性、特に、リーク電流が抑制され、耐圧性および放熱性に優れている半導体膜および板状体ならびに半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明者らは、上記目的を達成すべく鋭意検討した結果、コランダム構造を有する酸化物半導体を主成分として含む結晶性半導体膜であって、膜厚が１μｍ以上である結晶性半導体膜の創製に成功した。
また、本発明者らは、さらに検討を重ねて、コランダム構造を有する酸化物半導体を主成分として含む板状体の製造にも成功した。
また、本発明者らは、前記結晶性半導体膜または前記板状体を用いて半導体装置を製造し、得られた半導体装置が、リーク電流が抑制されており、耐圧性および放熱性に優れていることを見出し、上記した各種知見を得た後、さらに検討を重ねて、本発明を完成させるに至った。
【発明の効果】
【００１０】
本発明の結晶性半導体膜および板状体は半導体特性に優れており、本発明の半導体装置は、リーク電流が抑制され、耐圧性や放熱性に優れている。
【図面の簡単な説明】
【００１１】
【図１】本発明のショットキーバリアダイオード（ＳＢＤ）の好適な一例を模式的に示す図である。
【図２】本発明のショットキーバリアダイオード（ＳＢＤ）の好適な一例を模式的に示す図である。
【図３】本発明のショットキーバリアダイオード（ＳＢＤ）の好適な一例を模式的に示す図である。
【図４】本発明の金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の好適な一例を模式的に示す図である。
【図５】本発明の高電子移動度トランジスタ（ＨＥＭＴ）の好適な一例を模式的に示す図である。
【図６】本発明の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の好適な一例を模式的に示す図である。
【図７】図６の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造工程の一部を説明するための模式図である。
【図８】本発明の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の一例を模式的に示す図である。
【図９】本発明の静電誘導トランジスタ（ＳＩＴ）の好適な一例を模式的に示す図である。
【図１０】本発明のショットキーバリアダイオード（ＳＢＤ）の好適な一例を模式的に示す図である。
【図１１】本発明のショットキーバリアダイオード（ＳＢＤ）の好適な一例を模式的に示す図である。
【図１２】本発明の高電子移動度トランジスタ（ＨＥＭＴ）の好適な一例を模式的に示す図である。
【図１３】本発明の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の好適な一例を模式的に示す図である。
【図１４】本発明の接合電界効果トランジスタ（ＪＦＥＴ）の好適な一例を模式的に示す図である。
【図１５】本発明の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の好適な一例を模式的に示す図である。
【図１６】本発明の発光素子（ＬＥＤ）の好適な一例を模式的に示す図である。
【図１７】本発明の発光素子（ＬＥＤ）の好適な一例を模式的に示す図である。
【図１８】実施例で用いたミストＣＶＤ装置の構成図である。
【図１９】実施例で用いたサセプタを説明する図である。
【図２０】実施例で用いたサセプタと供給管との断面積の関係を示す図である。
【図２１】本発明の実施例での液中ドーパント含有率と、膜中ゲルマニウム含有量との関係を示すグラフである。
【図２２】実施例におけるショットキーバリアダイオード（ＳＢＤ）の構造を説明する図である。
【図２３】実施例において、ゲルマニウムをドーピングした半導体層のＳＩＭＳ分析の結果を示す図である。
【図２４】実施例において、ケイ素をドーピングした半導体層のＳＩＭＳ分析の結果を示す図である。
【図２５】実施例で得られた自立膜のＸ線回折像を示す図である。
【図２６】実施例におけるショットキーバリアダイオード（ＳＢＤ）の構造を説明する図である。
【図２７】実施例で得られたＳＢＤの電流電圧特性を示す図である。
【図２８】実施例で作製されたＭＥＳＦＥＴの構造を示す図である。
【図２９】実施例で作製されたＭＥＳＦＥＴのＤＣ特性を示す図である。なお、縦軸はドレイン電流（Ａ）を示し、横軸はドレイン電圧（Ｖ）を示す。
【図３０】実施例で用いたミストＣＶＤ装置の概略構成図である。
【図３１】実施例における順方向の電流電圧特性の評価結果を示す図である。
【図３２】実施例における逆方向の電流電圧特性の評価結果を示す図である。
【図３３】実施例におけるＸＲＤの結果を示す図である。
【図３４】実施例における膜の写真を示す図である。
【図３５】実施例における膜の写真を示す図である。
【発明を実施するための形態】
【００１２】
本発明の結晶性半導体膜は、コランダム構造を有する酸化物半導体を主成分として含む結晶性半導体膜であって、膜厚が１μｍ以上であれば特に限定されないが、本発明においては、前記膜厚が、２μｍ以上であるのが好ましく、３μｍ以上であるのがより好ましく、５μｍ以上であるのが最も好ましい。また、本発明においては、前記膜厚が、７．６μｍ以上であるのも好ましく、膜厚が７．６μｍ以上になると、結晶性半導体膜が自立できるようになる。また、本発明においては、膜厚が１０μｍ以上であるのがより好ましく、膜厚が１０μｍ以上の主成分が同じである多層膜（例えばｎ−型半導体層とｎ＋型半導体層との積層体）であるのが、半導体特性がより向上するので最も好ましい。また、前記結晶性半導体膜の形状等は特に限定されず、四角形状であっても、円形状であっても、多角形状であってもよい。前記結晶性半導体膜の表面積は、特に限定されず、本発明においては、３ｍｍ角以上（９ｍｍ２以上）であるのが好ましく、５ｍｍ角以上（２５ｍｍ２以上）であるのがより好ましく、直径５０ｍｍ以上であるのが最も好ましい。本発明では、特定の条件下でミストＣＶＤ法を用いることによって、従来ではなしえなかった３ｍｍ角以上の前記結晶性半導体膜を容易に得ることができる。
【００１３】
前記結晶性半導体膜は、単結晶膜であってもよく、多結晶膜であってもよいが、本発明においては、前記結晶性半導体膜が、多結晶が含まれていてもよい単結晶膜であるのが好ましい。前記酸化物半導体は、コランダム構造を有する酸化物半導体であれば特に限定されない。前記酸化物半導体としては、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｆｅ、Ｃｒ、Ｖ、Ｔｉ、Ｒｈ、ＮｉおよびＣｏ等から選ばれる１種または２種以上の金属を含む金属酸化物半導体などが挙げられる。本発明においては、前記酸化物半導体が、インジウム、アルミニウムおよびガリウムから選ばれる１種または２種以上の元素を主成分として含有するのが好ましく、少なくともインジウムまたは／およびガリウムを主成分として含んでいるのがより好ましく、少なくともガリウムを主成分として含んでいるのが最も好ましい。なお、本発明において、「主成分」とは、前記のコランダム構造を有する酸化物半導体が、原子比で、前記結晶性半導体膜の全成分に対し、好ましくは５０％以上、より好ましくは７０％以上、更に好ましくは９０％以上含まれることを意味し、１００％であってもよいことを意味する。
【００１４】
また、本発明においては、前記酸化物半導体が、α型ＩｎＸＡｌＹＧａＺＯ３（０≦Ｘ≦２、０≦Ｙ≦２、０≦Ｚ≦２、Ｘ＋Ｙ＋Ｚ＝１．５〜２．５であり、０＜Ｘ又は０＜Ｚである。）であるのが好ましい。前記酸化物半導体がα型ＩｎＸＡｌＹＧａＺＯ３である場合の好ましい組成は、本発明の目的を阻害しない限り、特に限定されないが、前記結晶性半導体膜に含まれる金属元素中のガリウム、インジウムおよびアルミニウムの合計の原子比が０．５以上であることが好ましく、０．８以上であることがより好ましい。また、前記酸化物半導体がガリウムを含む場合の好ましい組成は、前記結晶性半導体膜に含まれる金属元素中のガリウムの原子比が０．５以上であることが好ましく、０．８以上であるのがより好ましい。
【００１５】
前記結晶性半導体膜中には、ドーパントが含まれていてもよい。前記ドーパントは、本発明の目的を阻害しない限り、特に限定されない。前記ドーパントとしては、例えば、スズ、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブ等のｎ型ドーパント、またはｐ型ドーパントなどが挙げられる。ドーパントの濃度は、通常、約１×１０１６／ｃｍ３〜１×１０２２／ｃｍ３であってもよいし、また、ドーパントの濃度を例えば約１×１０１７／ｃｍ３以下の低濃度にして、例えばｎ型ドーパントの場合には、ｎ−型半導体等とすることができる。また、さらに、本発明によれば、ドーパントを約１×１０２０／ｃｍ３以上の高濃度で含有させて、例えばｎ型ドーパントの場合にはｎ＋型半導体等とすることもできる。本発明においては、ｎ型ドーパントが、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブであるのが好ましく、ｎ−型半導体層を形成する場合、前記結晶性半導体膜中のゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブの濃度を、約１×１０１３〜５×１０１７／ｃｍ３にすることが好ましく、約１×１０１５〜１×１０１７／ｃｍ３にすることがより好ましい。また、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブをｎ型ドーパントとしてｎ＋型半導体層を形成する場合には、前記結晶性半導体膜中のゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブの濃度を、約１×１０２０／ｃｍ３〜１×１０２３／ｃｍ３にすることが好ましく、約１×１０２０／ｃｍ３〜１×１０２１／ｃｍ３にすることがより好ましい。以上のようにして、前記結晶性半導体膜に、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブを含ませることで、スズをドーパントとして用いたときよりも、電気特性に優れた結晶性半導体膜とすることができる。
【００１６】
前記結晶性半導体膜は、下地基板上に直接形成してもよく、別の層を介して形成してもよい。別の層としては、別の組成のコランダム構造結晶薄膜、コランダム構造以外の結晶薄膜、又はアモルファス薄膜などが挙げられる。構造としては、単層構造であってもよく、複数層構造であってもよい。また、同一の層内に２相以上の結晶相が混じっていてもよい。複数層構造の場合、結晶性半導体膜は、例えば、絶縁性薄膜と導電性薄膜が積層されて構成されるが、本発明においては、これに限定されるものではない。なお、絶縁性薄膜と導電性薄膜とが積層されて複数層構造が構成される場合、絶縁性薄膜と導電性薄膜の組成は、同じであっても互いに異なっていてもよい。絶縁性薄膜と導電性薄膜の厚さの比は、特に限定されないが、例えば、（導電性薄膜の厚さ）／（絶縁性薄膜の厚さ）の比が０．００１〜１００であるのが好ましく、０．１〜５がさらに好ましい。このさらに好ましい比は、具体的には例えば、０．１、０．２、０．３、０．４、０．５、０．６、０．７、０．８、０．９、１、１．１、１．２、１．３、１．４、１．５、１．６、１．７、１．８、１．９、２，３、４、５であり、ここで例示した数値の何れか２つの間の範囲内であってもよい。
【００１７】
本発明においては、例えば、図１９や図２０に示されるサセプタや異常粒抑制剤等を用いたミストＣＶＤ法により、下地基板上に、そのまま又は他の層を介して、前記結晶性半導体膜を積層することができる。
【００１８】
＜下地基板＞
下地基板は、上記の結晶性半導体膜の支持体となるものであれば特に限定されない。絶縁体基板であってもよいし、半導体基板であってもよいし、導電性基板であってもよいが、前記下地基板が、絶縁体基板であるのが好ましく、表面に金属膜を有する基板であるのも好ましい。本発明においては、前記下地基板が、コランダム構造を有する結晶物を主成分として含む基板、またはβ−ガリア構造を有する結晶物を主成分として含む基板であるのも好ましい。コランダム構造を有する結晶物を主成分として含む基板は、基板中の組成比で、コランダム構造を有する結晶物を５０％以上含むものであれば、特に限定されないが、本発明においては、７０％以上含むものであるのが好ましく、９０％以上であるのがより好ましい。コランダム構造を有する結晶を主成分とする基板としては、例えば、サファイア基板（例：ｃ面サファイア基板）や、α型酸化ガリウム基板などが挙げられる。β−ガリア構造を有する結晶物を主成分とする基板は、基板中の組成比で、β−ガリア構造を有する結晶物を５０％以上含むものであれば、特に限定されないが、本発明においては、７０％以上含むものであるのが好ましく、９０％以上であるのがより好ましい。β−ガリア構造を有する結晶物を主成分とする基板としては、例えばβ−Ｇａ２Ｏ３基板、又はＧａ２Ｏ３とＡｌ２Ｏ３とを含みＡｌ２Ｏ３が０ｗｔ％より多くかつ６０ｗｔ％以下である混晶体基板などが挙げられる。その他の下地基板の例としては、六方晶構造を有する基板（例：ＳｉＣ基板、ＺｎＯ基板、ＧａＮ基板）などが挙げられる。六方晶構造を有する基板上には、直接または別の層（例：緩衝層等）を介して、前記結晶性半導体膜を形成するのが好ましい。下地基板の厚さは、本発明においては特に限定されないが、好ましくは、５０〜２０００μｍであり、より好ましくは２００〜８００μｍである。
【００１９】
前記下地基板が、表面に金属膜を有する基板である場合には、前記金属膜は、基板表面の一部または全部に設けられていてもよく、メッシュ状やドット状の金属膜が設けられていてもよい。また、前記金属膜の厚さは、特に限定されないが、好ましくは、１０〜１０００ｎｍであり、より好ましくは１０〜５００ｎｍである。前記金属膜の構成材料としては、例えば、白金（Ｐｔ）、金（Ａｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、クロム（Ｃｒ）、銅（Ｃｕ）、鉄（Ｆｅ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、マンガン（Ｍｎ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）もしくはハフニウム（Ｈｆ）等の金属またはこれらの合金などが挙げられる。なお、前記金属は、一軸に配向しているのが好ましい。一軸に配向している金属は、膜厚方向及び膜面内方向、もしくは膜厚方向などの一定の方向に単一の結晶方位をもつ金属であればそれでよく、一軸に優先配向している金属も含む。本発明においては、膜厚方向に一軸に配向しているのが好ましい。配向については、一軸に配向しているのか否かをＸ線回折法により確認することができる。例えば、一軸に配向している結晶面に由来するピークとその他の結晶面に由来するピークとの積分強度比が、ランダムに配向した同一結晶粉末の一軸に配向している結晶面に由来するピークとその他の結晶面に由来するピークとの積分強度比と比較して、大きい場合（好ましくは倍以上大きい場合、より好ましくは一桁以上大きい場合）に、一軸に配向していると判断することができる。
【００２０】
本発明においては、前記下地基板が、サファイア基板（例：ｃ面サファイア基板）、α型酸化ガリウム基板、β−Ｇａ２Ｏ３基板もしくはＧａ２Ｏ３とＡｌ２Ｏ３とを含み、Ａｌ２Ｏ３が０ｗｔ％より多くかつ６０ｗｔ％以下である混晶体基板または表面に金属膜が形成されているこれらの基板であるのが好ましい。このような好ましい下地基板を用いることで、前記結晶性半導体膜の不純物のカーボン含有率、キャリア濃度および半値幅が、他の下地基板を用いた場合に比べてさらに低減することができる。
【００２１】
前記ミストＣＶＤ法は、例えば超音波振動子により、原料を霧化してミストを発生させる工程（１）と、キャリアガスを供給する工程（２）と、前記ミストをキャリアガスによってサセプタに保持されている前記下地基板へ搬送して成膜する工程（３）とを含む成膜方法であれば特に限定されない。前記ミスト法としては、より具体的には例えば、ミスト・エピタキシー法やミストＣＶＤ法などが挙げられる。
【００２２】
前記工程（１）は、原料を霧化してミストを発生させれば特に限定されない。工程（１）には、原料を霧化してミストを発生させるミスト発生器を用いることができる。前記ミスト発生器は、原料を霧化してミストを発生させることができれば特に限定されず、公知のものであってもよいが、本発明においては、超音波により、原料を霧化してミストを発生させるのが好ましい。なお、原料については、後述する。
【００２３】
前記工程（２）は、キャリアガスを供給すれば特に限定されない。前記キャリアガスは、原料を霧化して発生したミストを基板上に搬送できるガス状のものであれば特に限定されない。前記キャリアガスとしては、特に限定されないが、例えば、酸素ガス、窒素ガス、アルゴンガス、フォーミングガスなどが挙げられる。
【００２４】
前記工程（３）は、前記ミストをキャリアガスによってサセプタに保持されている前記下地基板へ搬送して成膜できれば特に限定されない。工程（３）には、ミストをキャリアガスによって前記基板へ搬送して、供給管内にて成膜できる管状炉を好適に用いることができる。
【００２５】
本発明においては、工程（３）において、供給管内で成膜する場合、前記サセプタとして、例えば図１９や図２０に示されるサセプタを用いて、前記結晶性半導体膜を形成するのが好ましい。
【００２６】
図１９は、サセプタの一態様を示している。図１９に示されるサセプタ５１は、ミスト加速部５２、基板保持部５３および支持部５４を備えている。支持部５４は棒状であり、途中で角度を変えて、支持部５４の供給管５５との接触角を約９０°にするように構成されている。このような構成とすることにより、サセプタ５１の安定性が向上するが、本発明においては、支持部５４の形状については、特に限定されず、適宜、種々の形状を用いることができる。
【００２７】
図１９（ａ）は、ミストの上流から下流方向に向けて、基板に至るまでの供給管内の断面を示しており、供給管の基板側表面の外周形状が、略半円状であり、前記供給管の内周に沿って略同一となるような形状であることが分かる。図１９（ｂ）は、ミストの上流を左に、下流を右にしたときの、供給管、基板およびサセプタの断面を示している。ミストはその性質上、供給管では沈降しやすいが、サセプタ５１では、ミスト加速部５２が傾斜して設けられており、沈降したミストを加速上昇させて基板に搬送できるように構成されている。
【００２８】
図２０は、供給管５５内において、図１９に示されるサセプタおよび基板の領域を基板・サセプタ領域６１として、未反応のミストを排出する領域を、排出領域６２として示しており、サセプタと基板との総面積と、排出領域の面積との関係が分かるようになっている。本発明では、図２０に示されるように、前記サセプタが占めるサセプタ領域と、前記基板領域と、未反応のミストを排出する排出領域とに分けられる前記供給管内の断面において、前記サセプタ領域と前記基板との総面積が、前記排出領域の面積よりも大きいことが好ましい。このような好ましいサセプタを用いることにより、基板上でミストを加速させることができ、より均質でより厚い結晶性半導体膜を得ることができる。
【００２９】
なお、前記結晶性半導体膜形成の際に、ドーパントを用いて、ドーピング処理を行うことができる。また、本発明においては、通常、ドーピング処理を、前記原料に異常粒抑制剤を含めて行う。前記原料に異常粒抑制剤を含めてドーピング処理を行うことで、表面平滑性に優れた結晶性半導体膜を得ることができる。ドーピング量は、本発明の目的を阻害しない限り、特に限定されないが、原料中、モル比で、０．０１〜１０％であるのが好ましく、０．１〜５％であるのがより好ましい。
【００３０】
前記異常粒抑制剤は、成膜過程で副生する粒子の発生を抑制する効果を有するものをいい、結晶性半導体膜の表面粗さ（Ｒａ）を例えば０．１μｍ以下とすることができれば特に限定されないが、本発明においては、Ｂｒ、Ｉ、ＦおよびＣｌから選択される少なくとも１種からなる異常粒抑制剤であるのが好ましい。安定的に膜形成をするために異常粒抑制剤として、ＢｒやＩを膜中に導入すると異常粒成長による表面粗さの悪化を抑制することができる。異常粒抑制剤の添加量は、異常粒を抑制できれば特に限定されないが、原料溶液中、体積比で５０％以下であることが好ましく、３０％以下であることがより好ましく、１〜３０％の範囲内であることが最も好ましい。このような好ましい範囲で異常粒抑制剤を使用することにより、異常粒抑制剤として機能させることができるので、結晶性半導体膜の異常粒の成長を抑制して表面を平滑にすることができる。
【００３１】
結晶性半導体膜の形成方法は、本発明の目的を阻害しない限り、特に限定されないが、例えば、ガリウム化合物及び所望によりインジウム化合物またはアルミニウム化合物等を結晶性半導体膜の組成に合わせて組み合わせた原料を反応させることによって形成可能である。これによって、下地基板上に、下地基板側から結晶性半導体膜を結晶成長させることができる。ガリウム化合物としては、ガリウム金属を出発材料として成膜直前にガリウム化合物に変化させたものであってもよい。ガリウム化合物としては、例えば、ガリウムの有機金属錯体（例：アセチルアセトナート錯体等）やハロゲン化物（例：フッ化、塩化、臭化又はヨウ化物等）などが挙げられるが、本発明においては、ハロゲン化物（例：フッ化、塩化、臭化又はヨウ化物等）を用いることが好ましい。原料化合物にハロゲン化物を用いてミストＣＶＤで成膜することで、前記結晶性半導体膜に炭素を実質的に含まないようにすることができる。
【００３２】
より具体的には、結晶性半導体膜は、原料化合物が溶解した原料溶液から生成された原料微粒子を成膜室に供給して、前記サセプタを用いて、前記成膜室内で前記原料化合物を反応させることによって形成することができる。原料溶液の溶媒は、特に限定されないが、水、過酸化水素水または有機溶媒であることが好ましい。本発明においては、通常、ドーパント原料の存在下で、上記原料化合物を反応させる。なお、ドーパント原料は、好ましくは、原料溶液に含められて、原料化合物と共に又は別々に微粒子化される。前記結晶性半導体膜に含まれる炭素が、ドーパントよりも少なくなり、好ましくは、前記結晶性半導体膜に炭素を実質的に含まないようにことができる。なお、本発明の結晶性半導体膜が、ハロゲン（好ましくはＢｒ）を含むのも良好な半導体構造を形成するため好ましい。ドーパント原料としては、例えば、スズ、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブの金属単体又は化合物（例：ハロゲン化物、酸化物等）などが挙げられる。
【００３３】
以上のようにして成膜することにより、工業的有利に、膜厚が１μｍ以上である結晶性半導体膜を得ることができる。なお、本発明においては、成膜時間を適宜調整することにより、膜厚を１μｍ以上とすることができる。
【００３４】
本発明においては、成膜後、アニール処理を行ってもよい。アニール処理の温度は、特に限定されないが、６００℃以下が好ましく、５５０℃以下がより好ましい。このような好ましい温度でアニール処理を行うことにより、より好適に前記結晶性半導体膜のキャリア濃度を調節することができる。アニール処理の処理時間は、本発明の目的を阻害しない限り、特に限定されないが、１０秒〜１０時間であるのが好ましく、１０秒〜１時間であるのがより好ましい。
【００３５】
前記下地基板を前記結晶性半導体膜から剥離することができる。剥離手段は、本発明の目的を阻害しない限り、特に限定されず、公知の手段であってもよい。剥離手段としては、例えば、機械的衝撃を加えて剥離する手段、熱を加えて熱応力を利用して剥離する手段、超音波等の振動を加えて剥離する手段、エッチングして剥離する手段などが挙げられる。前記剥離によって、前記結晶性半導体膜を自立膜として得ることができる。
なお、下地基板が、表面に金属膜が形成されている基板である場合には、基板部分のみを剥離してもよく、金属膜が半導体層表面に残っていてもよい。金属膜を半導体層表面に残すことで、半導体表面上の電極形成が容易かつ良好なものとすることができる。
【００３６】
また、前記成膜は繰り返し行ってもよく、成膜を繰り返し行うことにより、膜厚をより厚くすることができ、コランダム構造を有する酸化物半導体を主成分として含む板状体を得ることもできる。なお、本発明においては、前記自立膜上に再度、結晶性半導体膜を成膜してもよい。
本発明においては、上記のようにして成膜することにより、厚さが７．６μｍ以上、好ましくは１０μｍ以上、より好ましくは１５μｍ以上、最も好ましくは５０μｍ以上の板状体を得ることができる。前記板状体は、半導体層として用いることができるだけでなく、基板としても用いることができる。
【００３７】
前記結晶性半導体膜または前記板状体は、半導体装置に有用な半導体構造を有しており、本発明においては、前記結晶性半導体膜または前記板状体をそのままで又は所望により更に加工等の処理を施して、半導体構造として半導体装置に用いることができる。また、前記半導体構造を半導体装置に用いる場合には、本発明の半導体構造をそのまま半導体装置に用いてもよいし、さらに他の層（例えば絶縁体層、半絶縁体層、導体層、半導体層、緩衝層またはその他中間層等）などを形成してもよい。
【００３８】
本発明の半導体構造は、様々な半導体装置に有用であり、とりわけ、パワーデバイスに有用である。また、半導体装置は、電極が半導体層の片面側に形成された横型の素子（横型デバイス）と、半導体層の表裏両面側にそれぞれ電極を有する縦型の素子（縦型デバイス）に分類することができ、本発明においては、前記半導体構造を横型デバイスにも縦型デバイスにも好適に用いることができるが、中でも、縦型デバイスに用いることが好ましい。前記半導体装置としては、例えば、ショットキーバリアダイオード（ＳＢＤ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）または発光ダイオードなどが挙げられる。本発明においては、前記半導体装置が、ＳＢＤ、ＭＯＳＦＥＴ、ＳＩＴ、ＪＦＥＴまたはＩＧＢＴであるのが好ましく、ＳＢＤ、ＭＯＳＦＥＴまたはＳＩＴであるのがより好ましい。また、本発明においては、前記半導体装置が、ｐ型半導体層を含まないものであってもよい。
【００３９】
以下、前記半導体構造の結晶性半導体膜をｎ型半導体層（ｎ＋型半導体やｎ−型半導体等）に適用した場合の好適な例を、図面を用いて説明するが、本発明は、これらの例に限定されるものではない。なお、以下に例示する半導体装置において、本発明の目的を阻害しない限り、さらに他の層（例えば絶縁体層、半絶縁体層、導体層、半導体層、緩衝層またはその他中間層等）などが含まれていてもよいし、また、緩衝層（バッファ層）なども適宜省いてもよい。
【００４０】
（ＳＢＤ）
図１は、本発明に係るショットキーバリアダイオード（ＳＢＤ）の一例を示している。図１のＳＢＤは、ｎ−型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、ショットキー電極１０５ａおよびオーミック電極１０５ｂを備えている。
【００４１】
ショットキー電極およびオーミック電極の材料は、公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。
【００４２】
ショットキー電極およびオーミック電極の形成は、例えば、真空蒸着法またはスパッタリング法などの公知の手段により行うことができる。より具体的に例えば、ショットキー電極を形成する場合、Ｍｏからなる層とＡｌからなる層を積層させ、Ｍｏからなる層およびＡｌからなる層に対して、フォトリソグラフィの手法を利用したパターニングを施すことにより行うことができる。
【００４３】
図１のＳＢＤに逆バイアスが印加された場合には、空乏層（図示せず）がｎ型半導体層１０１ａの中に広がるため、高耐圧のＳＢＤとなる。また、順バイアスが印加された場合には、オーミック電極１０５ｂからショットキー電極１０５ａへ電子が流れる。このようにして前記半導体構造を用いたＳＢＤは、高耐圧・大電流用に優れており、スイッチング速度も速く、耐圧性・信頼性にも優れている。
【００４４】
図２は、本発明に係るショットキーバリアダイオード（ＳＢＤ）の一例を示している。図２のＳＢＤは、図１のＳＢＤの構成に加え、さらに絶縁体層１０４を備えている。より具体的には、ｎ−型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、ショットキー電極１０５ａ、オーミック電極１０５ｂおよび絶縁体層１０４を備えている。
【００４５】
絶縁体層１０４の材料としては、例えば、ＧａＯ、ＡｌＧａＯ、ＩｎＡｌＧａＯ、ＡｌＩｎＺｎＧａＯ４、ＡｌＮ、Ｈｆ２Ｏ３、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＭｇＯ、ＧｄＯ、ＳｉＯ２またはＳｉ３Ｎ４などが挙げられるが、本発明においては、コランダム構造を有するものであるのが好ましい。コランダム構造を有する絶縁体を絶縁体層に用いることで、界面における半導体特性の機能を良好に発現させることができる。絶縁体層１０４は、ｎ−型半導体層１０１とショットキー電極１０５ａとの間に設けられている。絶縁体層の形成は、例えば、スパッタリング法、真空蒸着法またはＣＶＤ法などの公知の手段により行うことができる。
【００４６】
ショットキー電極やオーミック電極の形成や材料等については、上記図１のＳＢＤの場合と同様であり、例えばスパッタリング法、真空蒸着法、圧着法、ＣＶＤ法等の公知の手段を用いて、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などからなる電極を形成することができる。
【００４７】
図２のＳＢＤは、図１のＳＢＤに比べ、さらに絶縁特性に優れており、より高い電流制御性を有する。
【００４８】
図３のＳＢＤは、本発明に係るショットキーバリアダイオード（ＳＢＤ）の一例を示している。図３のＳＢＤは、図１や図２のＳＢＤの構成とは、トレンチ構造を有しており、半絶縁体層１０３を備えている点で大きく異なっている。図３のＳＢＤは、ｎ−型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、ショットキー電極１０５ａ、オーミック電極１０５ｂおよび半絶縁体層１０３を備えており、耐圧性を維持したまま、リーク電流を大幅に低減することができ、大幅な低オン抵抗化も可能となる。
【００４９】
半絶縁体層１０３は、半絶縁体で構成されていればそれでよく、前記半絶縁体としては、例えば、マグネシウム（Ｍｇ）、ルテニウム（Ｒｕ）、鉄（Ｆｅ）、ベリリウム（Ｂｅ）、セシウム（Ｃｓ）、ストロンチウム、バリウム等の半絶縁体ドーパントを含むものやドーピング処理がなされていないもの等が挙げられる。
【００５０】
（ＭＥＳＦＥＴ）
図４は、本発明に係る金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の一例を示している。図４のＭＥＳＦＥＴは、ｎ−型半導体層１１１ａ、ｎ＋型半導体層１１１ｂ、緩衝層（バッファ層）１１８、半絶縁体層１１４、ゲート電極１１５ａ、ソース電極１１５ｂおよびドレイン電極１１５ｃを備えている。
【００５１】
ゲート電極、ドレイン電極およびソース電極の材料は、公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。ゲート電極、ドレイン電極およびソース電極の形成は、例えば、真空蒸着法またはスパッタリング法などの公知の手段により行うことができる。
【００５２】
半絶縁体層１１４は、半絶縁体で構成されていればそれでよく、前記半絶縁体としては、例えば、マグネシウム（Ｍｇ）、ルテニウム（Ｒｕ）、鉄（Ｆｅ）、ベリリウム（Ｂｅ）、セシウム（Ｃｓ）、ストロンチウム、バリウム等の半絶縁体ドーパントを含むものやドーピング処理がなされていないもの等が挙げられる。
【００５３】
図４のＭＥＳＦＥＴでは、ゲート電極下に良好な空乏層が形成されるので、ドレイン電極からソース電極に流れる電流を効率よく制御することができる。
【００５４】
（ＨＥＭＴ）
図５は、本発明に係る光電子移動度トランジスタ（ＨＥＭＴ）の一例を示している。図５のＨＥＭＴは、バンドギャップの広いｎ型半導体層１２１ａ、バンドギャップの狭いｎ型半導体層１２１ｂ、ｎ＋型半導体層１２１ｃ、半絶縁体層１２４、緩衝層１２８、ゲート電極１２５ａ、ソース電極１２５ｂおよびドレイン電極１２５ｃを備えている。
【００５５】
ゲート電極、ドレイン電極およびソース電極の材料は、それぞれ公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。ゲート電極、ドレイン電極およびソース電極の形成は、例えば、真空蒸着法またはスパッタリング法などの公知の手段により行うことができる。
【００５６】
なお、ゲート電極下のｎ型半導体層は、少なくともバンドギャップの広い層１２１ａと狭い層１２１ｂとで構成されており、半絶縁体層１２４は、半絶縁体で構成されていればそれでよく、前記半絶縁体としては、例えばルテニウム（Ｒｕ）や鉄（Ｆｅ）等の半絶縁体ドーパントを含むものやドーピング処理がなされていないもの等が挙げられる。
図５のＨＥＭＴでは、ゲート電極下に良好な空乏層が形成されるので、ドレイン電極からソース電極に流れる電流を効率よく制御することができる。また、本発明においては、さらにリセス構造とすることで、ノーマリーオフを発現することができる。
【００５７】
（ＭＯＳＦＥＴ）
本発明の半導体装置がＭＯＳＦＥＴである場合の一例を図６に示す。図６のＭＯＳＦＥＴは、トレンチ型のＭＯＳＦＥＴであり、ｎ−型半導体層１３１ａ、ｎ＋型半導体層１３１ｂ及び１３１ｃ、ゲート絶縁膜１３４、ゲート電極１３５ａ、ソース電極１３５ｂおよびドレイン電極１３５ｃを備えている。
【００５８】
ドレイン電極１３５ｃ上には、例えば厚さ１００ｎｍ〜１００μｍのｎ＋型半導体層１３１ｂが形成されており、前記ｎ＋型半導体層１３１ｂ上には、例えば厚さ１００ｎｍ〜１００μｍのｎ−型半導体層１３１ａが形成されている。そして、さらに、前記ｎ−型半導体層１３１ａ上には、ｎ＋型半導体層１３１ｃが形成されており、前記ｎ＋型半導体層１３１ｃ上には、ソース電極１３５ｂが形成されている。
【００５９】
また、前記ｎ−型半導体層１３１ａ及び前記ｎ＋型半導体層１３１ｃ内には、前記ｎ＋半導体層１３１ｃを貫通し、前記ｎ−型半導体層１３１ａの途中まで達する深さの複数のトレンチ溝が形成されている。前記トレンチ溝内には、例えば、１０ｎｍ〜１μｍの厚みのゲート絶縁膜１３４を介してゲート電極１３５ａが埋め込み形成されている。
【００６０】
図６のＭＯＳＦＥＴのオン状態では、前記ソース電極１３５ｂと前記ドレイン電極１３５ｃとの間に電圧を印可し、前記ゲート電極１３５ａに前記ソース電極１３５ｂに対して正の電圧を与えると、前記ｎ−型半導体層１３１ａの側面にチャネル層が形成され、電子が前記ｎ−型半導体層１３１ａに注入され、ターンオンする。オフ状態は、前記ゲート電極の電圧を０Ｖにすることにより、チャネル層ができなくなり、ｎ−型半導体層１３１ａが空乏層で満たされた状態になり、ターンオフとなる。
【００６１】
図７は、図６のＭＯＳＦＥＴの製造工程の一部を示している。例えば図７（ａ）に示すような半導体構造を用いて、ｎ−型半導体層１３１ａおよびｎ＋型半導体層１３１ｃの所定領域にエッチングマスクを設け、前記エッチングマスクをマスクにして、さらに、反応性イオンエッチング法等により異方性エッチングを行って、図７（ｂ）に示すように、前記ｎ＋型半導体層１３１ｃ表面から前記ｎ−型半導体層１３１ａの途中にまで達する深さのトレンチ溝を形成する。次いで、図７（ｃ）に示すように、熱酸化法、真空蒸着法、スパッタリング法、ＣＶＤ法等の公知の手段を用いて、前記トレンチ溝の側面及び底面に、例えば５０ｎｍ〜１μｍ厚のゲート絶縁膜１３４を形成した後、ＣＶＤ法、真空蒸着法、スパッタリング法等を用いて、前記トレンチ溝に、例えばポリシリコン等のゲート電極材料１３５ａをｎ−型半導体層の厚み以下に形成する。
【００６２】
そして、真空蒸着法、スパッタリング法、ＣＶＤ法等の公知の手段を用いて、ｎ＋型半導体層１３１ｃ上にソース電極１３５ｂを、ｎ＋型半導体層１３１ｂ上にドレイン電極１３５ｃを、それぞれ形成することで、パワーＭＯＳＦＥＴを製造することができる。なお、ソース電極およびドレイン電極の電極材料は、それぞれ公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。
【００６３】
このようにして得られたＭＯＳＦＥＴは、従来のトレンチ型ＭＯＳＦＥＴに比べて、さらに耐圧性に優れたものとなる。なお、図６では、トレンチ型の縦型ＭＯＳＦＥＴの例を示したが、本発明においては、これに限定されず、種々のＭＯＳＦＥＴの形態に適用可能である。例えば、図６のトレンチ溝の深さをｎ−型半導体層１３１ａの底面まで達する深さまで掘り下げて、シリーズ抵抗を低減させるようにしてもよい。なお、横型のＭＯＳＦＥＴの場合の一例を図８に示す。図８のＭＯＳＦＥＴは、ｎ−型半導体層１３１ａ、第１のｎ＋型半導体層１３１ｂ、第２のｎ＋型半導体層１３１ｃ、ゲート絶縁膜１３４、ゲート電極１３５ａ、ソース電極１３５ｂ、ドレイン電極１３５ｃ、緩衝層１３８および半絶縁体層１３９を備えている。図８に示すように、ｎ＋型半導体層をｎ−型半導体層に埋め込むことで、他の横型のＭＯＳＦＥＴに比べ、より良好に電流を流すことができる。
【００６４】
（ＳＩＴ）
図９は、本発明の半導体装置がＳＩＴである場合の一例を示す。図９のＳＩＴは、ｎ−型半導体層１４１ａ、ｎ＋型半導体層１４１ｂ及び１４１ｃ、ゲート電極１４５ａ、ソース電極１４５ｂおよびドレイン電極１４５ｃを備えている。
【００６５】
ドレイン電極１４５ｃ上には、例えば厚さ１００ｎｍ〜１００μｍのｎ＋型半導体層１４１ｂが形成されており、前記ｎ＋型半導体層１４１ｂ上には、例えば厚さ１００ｎｍ〜１００μｍのｎ−型半導体層１４１ａが形成されている。そして、さらに、前記ｎ−型半導体層１４１ａ上には、ｎ＋型半導体層１４１ｃが形成されており、前記ｎ＋型半導体層１４１ｃ上には、ソース電極１４５ｂが形成されている。
【００６６】
また、前記ｎ−型半導体層１４１ａ内には、前記ｎ＋半導体層１４１ｃを貫通し、前記ｎ−半導体層１４１ａの途中の深さまで達する深さの複数のトレンチ溝が形成されている。前記トレンチ溝内のｎ−型半導体層上には、ゲート電極１４５ａが形成されている。
図９のＳＩＴのオン状態では、前記ソース電極１４５ｂと前記ドレイン電極１４５ｃとの間に電圧を印可し、前記ゲート電極１４５ａに前記ソース電極１４５ｂに対して正の電圧を与えると、前記ｎ−型半導体層１４１ａ内にチャネル層が形成され、電子が前記ｎ−型半導体層１４１ａに注入され、ターンオンする。オフ状態は、前記ゲート電極の電圧を０Ｖにすることにより、チャネル層ができなくなり、ｎ−型半導体層１４１ａが空乏層で満たされた状態になり、ターンオフとなる。
【００６７】
図９に示されるＳＩＴの製造には、公知の手段を用いることができる。例えば、図７（ａ）に示される半導体構造を用いて、上記の図７のＭＯＳＦＥＴの製造工程と同様にして、ｎ−型半導体層１４１ａおよびｎ＋型半導体層１４１ｃの所定領域にエッチングマスクを設け、前記エッチングマスクをマスクにして、例えば、反応性イオンエッチング法等により異方性エッチングを行って、前記ｎ＋型半導体層１４１ｃ表面から前記ｎ−型半導体層１４１ａの途中まで達する深さのトレンチ溝を形成する。次いで、ＣＶＤ法、真空蒸着法、スパッタリング法等で、前記トレンチ溝に、例えばポリシリコン等のゲート電極材料をｎ−型半導体層の厚み以下に形成する。そして、真空蒸着法、スパッタリング法、ＣＶＤ法等の公知の手段を用いて、ｎ＋型半導体層１４１ｃ上にソース電極１４５ｂを、ｎ＋型半導体層１４１ｂ上にドレイン電極１４５ｃを、それぞれ形成することで、図９に示されるＳＩＴを製造することができる。
【００６８】
なお、ソース電極およびドレイン電極の電極材料は、それぞれ公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。
【００６９】
上記例では、ｐ型半導体を使用していない例を示したが、本発明においては、これに限定されず、ｐ型半導体を用いてもよい。ｐ型半導体を用いた例を図１０〜１６に示す。これらの半導体装置は、上記例と同様にして製造することができる。なお、ｐ型半導体は、ｎ型半導体と同じ材料であって、ｐ型ドーパントを含むものであってもよいし、異なるｐ型半導体であってもよい。
【００７０】
図１０は、ｎ−型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、ｐ型半導体層１０２、絶縁体層１０４、ショットキー電極１０５ａおよびオーミック電極１０５ｂを備えているショットキーバリアダイオード（ＳＢＤ）の好適な一例を示す。
【００７１】
図１１は、ｎ−型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、ｐ型半導体層１０２、ショットキー電極１０５ａおよびオーミック電極１０５ｂを備えているトレンチ型のショットキーバリアダイオード（ＳＢＤ）の好適な一例を示す。トレンチ型のＳＢＤによれば、耐圧性を維持したまま、リーク電流を大幅に低減することができ、大幅な低オン抵抗化も可能となる。
【００７２】
図１２は、バンドギャップの広いｎ型半導体層１２１ａ、バンドギャップの狭いｎ型半導体層１２１ｂ、ｎ＋型半導体層１２１ｃ、ｐ型半導体層１２３、ゲート電極１２５ａ、ソース電極１２５ｂ、ドレイン電極１２５ｃおよび基板１２９を備えている高電子移動度トランジスタ（ＨＥＭＴ）の好適な一例を示す。
【００７３】
図１３は、ｎ−型半導体層１３１ａ、第１のｎ＋型半導体層１３１ｂ、第２のｎ＋型半導体層１３１ｃ、ｐ型半導体層１３２、ｐ＋型半導体層１３２ａ、ゲート絶縁膜１３４、ゲート電極１３５ａ、ソース電極１３５ｂおよびドレイン電極１３５ｃを備えている金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の好適な一例を示す。なお、ｐ＋型半導体層１３２ａは、ｐ型半導体層であってもよく、ｐ型半導体層１３２と同じであってもよい。
【００７４】
図１４は、ｎ−型半導体層１４１ａ、第１のｎ＋型半導体層１４１ｂ、第２のｎ＋型半導体層１４１ｃ、ｐ型半導体層１４２、ゲート電極１４５ａ、ソース電極１４５ｂおよびドレイン電極１４５ｃを備えている接合電界効果トランジスタ（ＪＦＥＴ）の好適な一例を示す。
【００７５】
図１５は、ｎ型半導体層１５１、ｎ−型半導体層１５１ａ、ｎ＋型半導体層１５１ｂ、ｐ型半導体層１５２、ゲート絶縁膜１５４、ゲート電極１５５ａ、エミッタ電極１５５ｂおよびコレクタ電極１５５ｃを備えている絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の好適な一例を示す。
【００７６】
（ＬＥＤ）
本発明の半導体装置が発光ダイオード（ＬＥＤ）である場合の一例を図１６に示す。図１６の半導体発光素子は、第２の電極１６５ｂ上にｎ型半導体層１６１を備えており、ｎ型半導体層１６１上には、発光層１６３が積層されている。そして、発光層１６３上には、ｐ型半導体層１６２が積層されている。ｐ型半導体層１６２上には、発光層１６３が発生する光を透過する透光性電極１６７を備えており、透光性電極１６７上には、第１の電極１６５ａが積層されている。なお、図１６の半導体発光素子は、電極部分を除いて保護層で覆われていてもよい。
【００７７】
透光性電極の材料としては、インジウム（Ｉｎ）またはチタン（Ｔｉ）を含む酸化物の導電性材料などが挙げられる。より具体的には、例えば、Ｉｎ２Ｏ３、ＺｎＯ、ＳｎＯ２、Ｇａ２Ｏ３、ＴｉＯ２、ＣｅＯ２またはこれらの２以上の混晶またはこれらにドーピングされたものなどが挙げられる。これらの材料を、スパッタリング等の公知の手段で設けることによって、透光性電極を形成できる。また、透光性電極を形成した後に、透光性電極の透明化を目的とした熱アニールを施してもよい。
【００７８】
図１６の半導体発光素子によれば、第１の電極１６５ａを正極、第２の電極１６５ｂを負極とし、両者を介してｐ型半導体層１６２、発光層１６３およびｎ型半導体層１６１に電流を流すことで、発光層１６３が発光するようになっている。
【００７９】
第１の電極１６５ａ及び第２の電極１６５ｂの材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。電極の形成法は特に限定されることはなく、印刷方式、スプレー法、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。
【００８０】
なお、発光素子の別の態様を図１７に示す。図１７の発光素子では、基板１６９上にｎ型半導体層１６１が積層されており、ｐ型半導体層１６２、発光層１６３およびｎ型半導体層１６１の一部を切り欠くことによって露出したｎ型半導体層１６１の半導体層露出面上の一部に第２の電極１６５ｂが積層されている。
【実施例】
【００８１】
以下、本発明の実施例を説明する。
【００８２】
＜実施例１＞
１．成膜装置
図１８を用いて、本実施例で用いたミストＣＶＤ装置１９を説明する。ミストＣＶＤ装置１９は、基板２０を載置するサセプタ２１と、キャリアガスを供給するキャリアガス供給手段２２と、キャリアガス供給手段２２から送り出されるキャリアガスの流量を調節するための流量調節弁２３と、原料溶液２４ａが収容されるミスト発生源２４と、水２５ａが入れられる容器２５と、容器２５の底面に取り付けられた超音波振動子２６と、内径４０ｍｍの石英管からなる供給管２７と、供給管２７の周辺部に設置されたヒーター２８を備えている。サセプタ２１は、石英からなり、基板２０を載置する面が水平面から傾斜している。供給管２７とサセプタ２１をどちらも石英で作製することにより、基板２０上に形成される膜内に装置由来の不純物が混入することを抑制している。
なお、サセプタ２１として、図１９に示されるサセプタ５１を用いた。なお、サセプタの傾斜角を４５°とし、供給管内の基板・サセプタの総面積を、図１９に示される通り、サセプタ領域を徐々に大きくなるようにし、排出領域を徐々に狭くなるようにし、図２０に示される通り、サセプタ領域を排出領域よりも大きくなるように構成した。
【００８３】
２．原料溶液の調整
臭化ガリウムと酸化ゲルマニウムをガリウムに対するゲルマニウムの原子比が１：０．０５となるように水溶液を調整した。この際、４８％臭化水素酸溶液を体積比で１０％を含有させた。条件１では、酸化ゲルマニウムの濃度は、５．０×１０−３ｍｏｌ／Ｌとした。
この原料溶液２４ａをミスト発生源２４内に収容した。
【００８４】
３．成膜準備
次に、基板２０として、１辺が１０ｍｍの正方形で厚さ６００μｍのｃ面サファイア基板をサセプタ２１上に設置させ、ヒーター２８を作動させて供給管２７内の温度を５００℃にまで昇温させた。次に、流量調節弁２３を開いてキャリアガス供給手段２２からキャリアガスを供給管２７内に供給し、供給管２７の雰囲気をキャリアガスで十分に置換した後、キャリアガスの流量を５Ｌ／ｍｉｎに調節した。キャリアガスとしては、酸素ガスを用いた。
【００８５】
４．膜形成
次に、超音波振動子２６を２．４ＭＨｚで振動させ、その振動を、水２５ａを通じて原料溶液２４ａに伝播させることによって、原料溶液２４ａを微粒子化させて、原料微粒子を生成した。
この原料微粒子が、キャリアガスによって供給管２７内に導入され、供給管２７内で反応して、基板２０の成膜面でのＣＶＤ反応によって基板２０上に膜を形成した。
【００８６】
５．評価
得られた膜の相の同定をした。同定は、ＸＲＤ回折装置を用いて、１５度から９５度の角度で２θ／ωスキャンを行うことによって行った。測定は、ＣｕＫα線を用いて行った。その結果、得られた膜は、α−Ｇａ２Ｏ３であった。また、得られた結晶性半導体膜の膜厚は３．５μｍであった。
【００８７】
得られた膜の電気特性の評価としてはｖａｎ ｄｅｒ ｐａｕｗ法により、ホール効果測定を行った。測定環境としては、室温で印加磁場の周波数は５０ｍＨｚとした。その結果、キャリア密度は、４．３３×１０１８（１／ｃｍ２）であり、移動度は１９（ｃｍ２／Ｖ・ｓ）であった。
【００８８】
＜実施例２＞
臭化ガリウムと酸化ゲルマニウムをガリウムに対するゲルマニウムの原子比が１Ｅ−７、１Ｅ−６、８Ｅ−５、４Ｅ−４、２Ｅ−３、１Ｅ−２、２Ｅ−１、８Ｅ−１となるようにそれぞれ原料溶液を調整した。この際、４８％臭化水素酸溶液を体積比で１０％を含有させた。実施例１と同様の成膜条件で成膜を行い、ＳＩＭＳを用いて、入射イオン種は酸素、出力３ｋＶ、２００ｎＡで不純物濃度の定量分析を行った。その結果を図２１に示す。図２１に示すように、液中ドーパント含有割合と、結晶膜中のドーピング量が相関関係を有し、液中ドーパント含有割合を調整することによって、形成される膜中のドーピング濃度を容易に制御することができることが分かった。
【００８９】
＜実施例３＞
酸化ゲルマニウムの濃度を５．０×１０−３ｍｏｌ／Ｌに代えて１．０×１０−３ｍｏｌ／Ｌにしたこと以外は、条件１と同様にして、ｎ＋半導体層として、ゲルマニウムをドーピングしたα−Ｇａ２Ｏ３膜をｃ面サファイア基板上に成膜し、ついで、膜上に、ｎ−半導体層として、ドーピングしていないα−Ｇａ２Ｏ３膜を成膜した。ｎ−半導体層の形成については、何もドーピングしなかったこと以外は、上記と同様にして成膜することにより行った。得られた結晶性半導体膜の膜厚は７．６μｍであり、成膜時間は１８０分であった。そして、図２２に示すように、ｎ−半導体層１０１ａの一部をエッチングした後、スパッタリングで、ｎ＋半導体層１０１ｂ上にＴｉからなるオーミック電極１０５ｂを、ｎ−半導体層１０１ａ上にＰｔからなるショットキー電極１０５ａをそれぞれ設けて、ＳＢＤを作製した。
得られたＳＢＤにつき、ＳＩＭＳ分析（Cs 3kV 200nA Ap16% Raster400）を行った。結果を図２３に示す。図２３から明らかなように、横軸のスパッタリング時間で１５００秒を過ぎたあたりまではゲルマニウムが含まれておらず、また、１５００秒を過ぎたあたりから４０００秒あたりまではゲルマニウムが均一に含まれており、ｎ＋型半導体層およびｎ−型半導体層が良好に形成されていることが分かる。
【００９０】
＜実施例４＞
臭化ガリウム、オルトケイ酸テトラエチルをそれぞれ物質量比で１００：１となるように水溶液を調整した。この際、４８％臭化水素酸溶液を体積比で１０％を含有させた。臭化ケイ素の濃度は、１．０×１０−３ｍｏｌ／Ｌとした。成膜温度５００℃、キャリアガスは窒素、流量は５Ｌ／ｍｉｎの条件で９０分間成膜を行った。なお、その他の成膜条件は、実施例１と同様にして成膜した。得られた膜につき、ＸＲＤ回折装置を用いて、１５度から９５度の角度で２θ／ωスキャンを行うことにより、相の同定を行った。なお、測定には、ＣｕＫα線を用いた。その結果、得られた膜は、α−Ｇａ２Ｏ３であった。膜厚は２．５μｍであった。
また、得られた膜につき、ＳＩＭＳ分析（Cs 3kV 200nA Ap16% Raster400）を行った。結果を図２４に示す。ケイ素が良好にドーピングされていることがわかる。なお、電気特性等もゲルマニウム含有の実施例１と同等の性能を示した。
【００９１】
＜実施例５＞
実施例３と同様にして、結晶性半導体膜を成膜した。成膜後、超音波振動により、結晶性半導体膜を基板から剥離した。得られた膜につき、ＸＲＤ回折装置を用いて、１５度から９５度の角度で２θ／ωスキャンを行うことにより、相の同定を行った。なお、測定には、ＣｕＫα線を用いた。その結果、得られた膜は、α−Ｇａ２Ｏ３であった。膜厚は７．６μｍであり、成膜時間は１８０分であった。
また、得られた自立膜につき、Ｘ線回折装置を用いて、構造評価した。Ｘ線回折結果として、Ｘ線回折像を図２５に示す。図２５からも明らかなように、基板の回折斑点が存在せず、自立膜であることが分かる。
【００９２】
＜実施例６＞
図２６に示すように、実施例５で得られた自立膜１７１に、ショットキー電極１７５ａとしてタングステンを、オーミック電極１７５ｂとしてインジウムをそれぞれ用いて、ＳＢＤを作製した。得られたＳＢＤにつき、電流電圧特性を評価した。結果を図２７に示す。
【００９３】
＜実施例７＞
実施例１と同様にして、結晶性半導体膜を長時間成膜した。得られた膜につき、ＸＲＤ回折装置を用いて、１５度から９５度の角度で２θ／ωスキャンを行うことにより、相の同定を行った。なお、測定には、ＣｕＫα線を用いた。その結果、得られた膜は、α−Ｇａ２Ｏ３であった。また、膜厚は５０μｍであり、膜厚が５０μｍになると、もはや膜ではなく板状となる。
【００９４】
＜実施例８＞
実施例１と同様にして、結晶性半導体膜を成膜した。得られた膜につき、ＸＲＤ回折装置を用いて、１５度から９５度の角度で２θ／ωスキャンを行うことにより、相の同定を行った。なお、測定には、ＣｕＫα線を用いた。その結果、得られた膜は、α−Ｇａ２Ｏ３であった。また、膜厚は１．９μｍであった。得られた膜をそのまま用いて、図２８に示す通り、ＭＥＳＦＥＴを作製した。図２８のＭＥＳＦＥＴは、ゲート電極１８５ａ、ソース電極１８５ｂ、ドレイン電極１８５ｃ、ｎ型半導体層１８１および基板１８９を備えている。ｎ型半導体層１８１はα−Ｇａ２Ｏ３であり、ゲート電極１８５ａは白金（Ｐｔ）からなり、ソース電極１８５ｂおよびドレイン電極１８５ｃは、それぞれチタン（Ｔｉ）金（Ａｕ）合金から形成されている。作製したＭＥＳＦＥＴのＤＣ特性を図２９に示す。図２９から明らかな通り、リーク電流がほとんどなく、特に、ゲート電圧−２５Ｖで０．５ｎＡ程度という結果を得た。また、ゲート電圧１Ｖで５１９μＡに至ったので、オン・オフ比も１０６という比較的高い値であった。
【００９５】
＜実施例９＞
９−１．成膜装置
図３０を用いて、本実施例で用いたミストＣＶＤ装置１を説明する。ミストＣＶＤ装置１は、キャリアガスを供給するキャリアガス源２ａと、キャリアガス源２ａから送り出されるキャリアガスの流量を調節するための流量調節弁３ａと、キャリアガス（希釈）を供給するキャリアガス（希釈）源２ｂと、キャリアガス（希釈）源２ｂから送り出されるキャリアガス（希釈）の流量を調節するための流量調節弁３ｂと、原料溶液４ａが収容されるミスト発生源４と、水５ａが入れられる容器５と、容器５の底面に取り付けられた超音波振動子６と、成膜室７と、ミスト発生源４から成膜室７までをつなぐ供給管９と、成膜室７内に設置されたホットプレート８と、熱反応後のミスト、液滴および排気ガスを排出する排気口１１とを備えている。なお、ホットプレート８上には、基板１０が設置されている。
【００９６】
９−２．原料溶液の作製
臭化ガリウムと酸化ゲルマニウムを水に混合し、ガリウムに対するゲルマニウムの原子比が１：０．０１となるように水溶液を調整し、この際、臭化水素酸を体積比で１０％を含有させ、これを原料溶液とした。
【００９７】
９−３．成膜準備
上記２．で得られた原料溶液４ａをミスト発生源４内に収容した。次に、基板１０として、４インチのサファイア基板をホットプレート８上に設置し、ホットプレート８を作動させて成膜室７内の温度を５５０℃にまで昇温させた。次に、流量調節弁３ａ、３ｂを開いて、キャリアガス源であるキャリアガス供給手段２ａ、２ｂからキャリアガスを成膜室７内に供給し、成膜室７の雰囲気をキャリアガスで十分に置換した後、キャリアガスの流量を５．０Ｌ／分に、キャリアガス（希釈）の流量を０．５Ｌ／分にそれぞれ調節した。なお、キャリアガスとして酸素を用いた。
【００９８】
９−４．膜形成
次に、超音波振動子６を２．４ＭＨｚで振動させ、その振動を、水５ａを通じて原料溶液４ａに伝播させることによって、原料溶液４ａを霧化させてミスト４ｂを生成させた。このミスト４ｂが、キャリアガスによって、供給管９内を通って、成膜室７内に導入され、大気圧下、５５０℃にて、成膜室７内でミストが熱反応して、基板１０上にｎ＋層が形成された。また、２層目として、酸化ゲルマニウムを用いていないこと以外は、１層目と同じ原料溶液を用いて、ｎ＋層上に、１層目と同じ条件で、２層目としてｎ−層を形成した。なお、成膜時間は４時間３０分間であった。
また、図１８のミストＣＶＤ装置を用いて、２層目を上記と同条件で再成長させた。成膜時間は１２０分であった。結晶性半導体膜の膜厚は計１１．９μｍであり、うち、ｎ＋層の膜厚は、３．８μｍであり、ｎ−層の膜厚は、８．１μｍであった。なお、ＸＲＤ回折装置を用いて、得られた膜の相の同定を行ったところ、得られた膜はいずれもα−Ｇａ２Ｏ３であった。
【００９９】
９−５．電極形成
サファイア基板をα−Ｇａ２Ｏ３膜から剥離した後、ｎ−層上にショットキー電極として金を、ｎ＋層上にオーミック電極としてＴｉ／Ａｕを、それぞれ蒸着により形成し、ＳＢＤを作製した。
【０１００】
９−６．評価
また、得られたＳＢＤにつき、電流電圧特性を評価した。順方向での結果を図３１に示し、逆方向での結果を図３２に示す。結果から明らかなとおり、半導体の電気特性に優れており、特に、逆バイアス時の耐圧は３００Ｖを超え、本発明品は、良好なダイオード特性を有していることがわかる。
【０１０１】
＜実施例１０＞
１０−１．成膜装置
実施例９と同様に、図３０に示される成膜装置を用いた。
【０１０２】
１０−２．原料溶液（バッファ層用）の作製
０．０５Ｍの鉄アセチルアセトナート水溶液に、塩酸を体積比で１．５％含有させ、これをバッファ層用原料溶液とした。
【０１０３】
１０−３．成膜準備
上記１０−２．で得られたバッファ層用原料溶液４ａをミスト発生源４内に収容した。次に、基板１０として、サファイア基板をホットプレート８上に設置し、ホットプレート８を作動させてヒーターの温度を５５０℃にまで昇温させた。次に、流量調節弁３ａ、３ｂを開いて、キャリアガス源であるキャリアガス供給手段２ａ、２ｂからキャリアガスを成膜室７内に供給し、成膜室７の雰囲気をキャリアガスで十分に置換した後、キャリアガスの流量を２．０Ｌ／分に、キャリアガス（希釈）の流量を０．５Ｌ／分にそれぞれ調節した。なお、キャリアガスとして窒素を用いた。
【０１０４】
１０−４．バッファ層の形成
次に、超音波振動子６を２．４ＭＨｚで振動させ、その振動を、水５ａを通じて原料溶液４ａに伝播させることによって、原料溶液４ａを霧化させてミスト４ｂを生成させた。このミスト４ｂが、キャリアガスによって、供給管９内を通って、成膜室７内に導入され、大気圧下、５５０℃にて、成膜室７内でミストが熱反応して、基板１０上にバッファ層が形成された。なお、成膜時間は３０分間であった。
【０１０５】
１０−５．原料溶液の作製
０．０５Ｍの臭化ガリウム水溶液を用意し、この際、臭化水素酸を体積比で２０％を含有させ、さらに、ガリウムに対してスズが８原子％となるように臭化スズを加え、これを原料溶液とした。
【０１０６】
１０−６．成膜準備
上記１０−５．で得られた原料溶液４ａをミスト発生源４内に収容した。次に、基板１０として、バッファ層付きのサファイア基板をホットプレート８上に設置し、ホットプレート８を作動させてヒーターの温度を５００℃にまで昇温させた。次に、流量調節弁３ａ、３ｂを開いて、キャリアガス源であるキャリアガス供給手段２ａ、２ｂからキャリアガスを成膜室７内に供給し、成膜室７の雰囲気をキャリアガスで十分に置換した後、キャリアガスの流量を１．０Ｌ／分に、キャリアガス（希釈）の流量を０．５Ｌ／分にそれぞれ調節した。なお、キャリアガスとしてフォーミングガス（Ｈ２：Ｎ２＝５：９５）を用いた。
【０１０７】
１０−７．膜形成
次に、超音波振動子６を２．４ＭＨｚで振動させ、その振動を、水５ａを通じて原料溶液４ａに伝播させることによって、原料溶液４ａを霧化させてミスト４ｂを生成させた。このミスト４ｂが、キャリアガスによって、供給管９内を通って、成膜室７内に導入され、大気圧下、５００℃にて、成膜室７内でミストが熱反応して、基板１０上にバッファ層が形成された。なお、成膜時間は３００分間であった。
【０１０８】
１０−８．剥離膜
濃塩酸でバッファ層を溶かして、上記１０−４．で得た膜を基板から剥離した。得られた膜の膜厚は４μｍであった。また、Ｘ線回折装置を用いて、膜の同定を行ったところ、α−Ｇａ２Ｏ３であった。ＸＲＤの結果を図３３に示す。図３３から明らかなとおり、サファイア基板のピークもバッファ層のピークもなく、α−Ｇａ２Ｏ３のきれいな剥離膜であることがわかる。また、得られたα−Ｇａ２Ｏ３膜をレーザーで１ｍｍ角に切り出した。切り出す前のα−Ｇａ２Ｏ３膜の写真を図３４に示し、切り出した後のα−Ｇａ２Ｏ３膜を図３５に示す。図３４から明らかなように、得られた剥離膜は、５ｍｍ角以上の大面積を有していた。また、図３５からも明らかな通り、１ｍｍ角の良質なα−Ｇａ２Ｏ３膜を切り出すことができる。
【産業上の利用可能性】
【０１０９】
本発明の結晶性半導体膜および板状体は、半導体（例えば化合物半導体電子デバイス等）、電子部品・電気機器部品、光学・電子写真関連装置、工業部材などあらゆる分野に用いることができるが、半導体特性に優れているため、特に、半導体装置に有用である。
【符号の説明】
【０１１０】
１    ミストＣＶＤ装置
２ａ  キャリアガス源
２ｂ  キャリアガス（希釈）源
３ａ  流量調節弁
３ｂ  流量調節弁
４    ミスト発生源
４ａ  原料溶液
４ｂ  ミスト
５    容器
５ａ  水
６    超音波振動子
７    成膜室
８    ホットプレート
９    供給管
１０    基板
１１    排気口
１９    ミストＣＶＤ装置
２０    基板
２１    サセプタ
２２    キャリアガス供給手段
２３    流量調節弁
２４    ミスト発生源
２４ａ  原料溶液
２５    容器
２５ａ  水
２６    超音波振動子
２７    成膜室
２８    ヒーター
５１    サセプタ
５２    ミスト加速手段
５３    基板保持部
５４    支持部
５５    供給管
６１    基板・サセプタ領域
６２    排出領域
１０１ａ  ｎ−型半導体層
１０１ｂ  ｎ＋型半導体層
１０２    ｐ型半導体層
１０３    半絶縁体層
１０４    絶縁体層
１０５ａ  ショットキー電極
１０５ｂ  オーミック電極
１０９    基板
１１１ａ  ｎ−型半導体層
１１１ｂ  ｎ＋型半導体層
１１４    半絶縁体層
１１５ａ  ゲート電極
１１５ｂ  ソース電極
１１５ｃ  ドレイン電極
１１８    緩衝層
１２１ａ  バンドギャップの広いｎ型半導体層
１２１ｂ  バンドギャップの狭いｎ型半導体層
１２１ｃ  ｎ＋型半導体層
１２３    ｐ型半導体層
１２４    半絶縁体層
１２５ａ  ゲート電極
１２５ｂ  ソース電極
１２５ｃ  ドレイン電極
１２８    緩衝層
１２９    基板
１３１ａ  ｎ−型半導体層
１３１ｂ  第１のｎ＋型半導体層
１３１ｃ  第２のｎ＋型半導体層
１３２    ｐ型半導体層
１３４    ゲート絶縁膜
１３５ａ  ゲート電極
１３５ｂ  ソース電極
１３５ｃ  ドレイン電極
１３８    緩衝層
１３９    半絶縁体層
１４１ａ  ｎ−型半導体層
１４１ｂ  第１のｎ＋型半導体層
１４１ｃ  第２のｎ＋型半導体層
１４２    ｐ型半導体層
１４５ａ  ゲート電極
１４５ｂ  ソース電極
１４５ｃ  ドレイン電極
１５１    ｎ型半導体層
１５１ａ  ｎ−型半導体層
１５１ｂ  ｎ＋型半導体層
１５２    ｐ型半導体層
１５４    ゲート絶縁膜
１５５ａ  ゲート電極
１５５ｂ  エミッタ電極
１５５ｃ  コレクタ電極
１６１    ｎ型半導体層
１６２    ｐ型半導体層
１６３    発光層
１６５ａ  第１の電極
１６５ｂ  第２の電極
１６７    透光性電極
１６９    基板
１７１    α−Ｇａ２Ｏ３層
１７５ａ  タングステン電極
１７５ｂ  インジウム電極
１８１    ｎ型半導体層
１８５ａ  ゲート電極
１８５ｂ  ソース電極
１８５ｃ  ドレイン電極
１８９    基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
2020113773.tif 000033
【図３３】
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【図３４】
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【図３５】
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