(57)【要約】【課題】簡易な構成で耐圧を向上させることが可能な半導体集積回路を提供すること。【解決手段】基板１２と、基板１２上に設けられた埋め込み絶縁膜１４と、埋め込み絶縁膜１４上に形成されたＰ型不純物領域１６と、Ｐ型不純物領域１６内に形成されたＮ型不純物領域１８と、を含み、基板１２の電位が、Ｐ型不純物領域１６の電位とＮ型不純物領域１８の電位の間の電位とされている。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた埋め込み絶縁膜と、
前記埋め込み絶縁膜上に形成されたＰ型不純物領域と、
前記Ｐ型不純物領域内に形成されたＮ型不純物領域と、を含み、
前記基板の電位が、前記Ｐ型不純物領域の電位と前記Ｎ型不純物領域の電位の間の電位とされた
半導体集積回路。
【請求項２】
前記Ｐ型不純物領域の電位が前記Ｎ型不純物領域の電位より低い
請求項１に記載の半導体集積回路。
【請求項３】
前記Ｐ型不純物領域と前記Ｎ型不純物領域とを囲み、前記埋め込み絶縁膜に達する溝を更に含む
請求項１又は請求項２に記載の半導体集積回路。
【請求項４】
前記溝に充填された導電体を更に含み
前記導電体には予め定められた電位が付与される
請求項３に記載の半導体集積回路。
【請求項５】
前記Ｐ型不純物領域の電位と前記Ｎ型不純物領域の電位とを分圧する分圧部を更に含み、
前記分圧部で分圧された電位が前記基板に印加される
請求項１から請求項４のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、特にＳＯＩ構造を有するダイオードを含む半導体集積回路に関する。
【背景技術】
【０００２】
ダイオードを備えた半導体集積回路の従来例として、下記特許文献１には、分離領域を有する基板に形成されたダイオードであって、第１導電型のアノードと、アノードの下方に配置され基板と電気的に接触している第２導電型のカソードとを含み、カソードとアノードのうち少なくとも１つが複数の垂直に当接している拡散領域を含み、カソードとアノードが隣接する分離領域の間に配置されており、分離領域がアノード及びカソードより深く基板内に延在しているダイオードが開示されている。
【０００３】
特許文献１に開示されたダイオードはＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電気放電）保護素子としてのダイオードである。このようなＥＳＤ保護用ダイオードを一例として、ダイオードでは耐圧が問題となる場合がある。
【０００４】
一方、ダイオードの構成の一例として、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）ウェハを用いた構成がある。ＳＯＩウェハとは、シリコン基板上に絶縁膜（酸化膜）を形成し、該絶縁膜上にシリコン単結晶層（シリコン半導体層）を形成したウェハをいう。該絶縁膜はＢＯＸ（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ：埋め込み絶縁膜）とも称され、ＳＯＩウェハを用いて半導体集積回路を構成することにより、半導体素子に対する寄生容量が抑制されるとされている。ＳＯＩウェハを用いたダイオードは、例えばＰ型のシリコン基板、ＢＯＸ上のシリコン半導体層に形成されたＰ型不純物領域（アノード）、該Ｐ型不純物領域の内部に形成されたＮ型不純物領域（カソード）を含み、該Ｐ型不純物領域と該Ｎ型不純物領域との界面にＰＮ接合が形成されている。
【０００５】
例えばＥＳＤ保護用ダイオードの場合逆バイアスで用いられるので、例えば上記Ｎ型不純物領域（カソード）がＧＮＤ（グランド、接地）に接続され、上記Ｐ型不純物領域（アノード）に負電圧が印加される。一方で、ＳＯＩを用いた半導体集積回路では、一般に上記ＢＯＸに電圧を負担させて半導体素子、特にＰＮ接合を備えた半導体素子の耐圧を確保する場合がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−２８２８９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ここで、上記構成のダイオードでは、ＢＯＸに電圧を負担させて耐圧を確保する場合、ＢＯＸは半導体素子が必要とする耐圧と同程度の電圧負担が必要となる。一方、ＢＯＸの許容電圧はＢＯＸの膜厚に依存し、膜厚が厚いほうが許容電圧が大きい。しかしながら、ＢＯＸの膜厚は製造プロセス等に依存し、採用できる膜厚には自ずと限界がある。すなわち、ＢＯＸが負担できる電圧にも限界がある。そのため、上記構造のダイオードでは、ＢＯＸの負担電圧以上の耐圧を確保することが困難となっている、という問題があった。従って、耐圧がより向上したダイオードの実現が望まれるが、その際構成があまり複雑にならないことが望ましい。
【０００８】
本発明は、上記事実を考慮し、簡易な構成で耐圧を向上させることが可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１実施態様に係る半導体集積回路は、基板と、基板上に設けられた埋め込み絶縁膜と、埋め込み絶縁膜上に形成されたＰ型不純物領域と、Ｐ型不純物領域内に形成されたＮ型不純物領域と、を含み、基板の電位が、Ｐ型不純物領域の電位とＮ型不純物領域の電位の間の電位とされている。
【００１０】
第１実施態様に係る半導体集積回路は、埋め込み絶縁膜と、埋め込み絶縁膜上に形成されたＰ型不純物領域と、Ｐ型不純物領域内に形成されたＮ型不純物領域と、を含む。
【００１１】
ここで、Ｐ型不純物領域とＮ型不純物領域の界面にはＰＮ接合が存在し、ダイオードが形成されている。そして、基板の電位が、Ｐ型不純物領域の電位とＮ型不純物領域の電位の間の電位とされている。このため、埋め込み絶縁膜に付与される電界が緩和されるので、ダイオードの耐圧が向上する。
【００１２】
本発明の第２実施態様に係る半導体集積回路では、第１実施態様に係る半導体集積回路において、Ｐ型不純物領域の電位がＮ型不純物領域の電位より低くされている。
【００１３】
第２実施態様に係る半導体集積回路によれば、Ｐ型不純物領域の電位がＮ型不純物領域の電位より低い。このため、ダイオードに逆バイアスが印加され、サージ等を効果的に遮断（カット）することができる。
【００１４】
本発明の第３実施態様に係る半導体集積回路では、第１実施態様又は第２実施態様に係る半導体集積回路において、Ｐ型不純物領域とＮ型不純物領域とを囲み、埋め込み絶縁膜に達する溝を更に含む。
【００１５】
第３実施態様に係る半導体集積回路によれば、Ｐ型不純物領域とＮ型不純物領域とを囲み、埋め込み絶縁層に達する溝を含んでいる。このため、個々の半導体集積回路を確実に分離することができるので、集積化が容易である。
【００１６】
本発明の第４実施態様に係る半導体集積回路では、第３実施態様に係る半導体集積回路において、溝に充填された導電体を更に含み、導電体には予め定められた電位が付与される。
【００１７】
第４実施態様に係る半導体集積回路によれば、溝に充填された導電体に電位が付与される。このため、ダイオードの耐圧等に応じて溝に印加するバイアス電圧を調整することができる。
【００１８】
本発明の第５実施態様に係る半導体集積回路では、第１実施態様から第４実施態様のいずれか１つに係る半導体集積回路において、Ｐ型不純物領域の電位とＮ型不純物領域の電位とを分圧する分圧部を更に含み、分圧部で分圧された電位が基板に印加される。
【００１９】
第５実施態様に係る半導体集積回路によれば、Ｐ型不純物領域の電位とＮ型不純物領域の電位とを分圧する分圧部で分圧された電位が基板に印加される。このため、基板への印加電位を容易に変えることができる。
【発明の効果】
【００２０】
本発明によれば、簡易な構成で耐圧を向上させることが可能な半導体集積回路を提供することができる、という優れた効果を奏する。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態に係る、（ａ）は半導体集積回路に含まれるダイオードの構成の一例を示す断面図、（ｂ）は半導体集積回路の構成の一例を示す回路図である。
【図２】本発明の実施の形態に係る半導体集積回路の電源の接続状態を示す断面図である。
【図３】本発明の実施の形態に係る半導体集積回路の、基板電位と耐圧との関係の一例を示すグラフである。
【発明を実施するための形態】
【００２２】
以下、図１から図３を参照して、本発明の一実施の形態に係る半導体集積回路について説明する。以下の実施の形態では、本発明に係る半導体集積回路をダイオード、特に、逆バイアスを印加し、電源等に加えられたサージ等の外乱を遮断（カット）するダイオードに適用した形態を例示して説明する。なお、各図面において同一又は等価な構成要素及び部分には同一の参照符号を付与し、重複する説明は適宜省略する。
【００２３】
図１（ａ）は、本実施の形態に係るダイオード５０の断面図の一例を、図１（ｂ）は半導体集積回路１０の電源を含む等価回路を、各々示している。図１（ａ）に示すように、ダイオード５０は、半導体基板１２、埋め込み絶縁膜１４、Ｐ型不純物領域１６、Ｎ型不純物領域１８、アノード電極２０、及びカソード電極２２を含んで構成されている。
【００２４】
本実施の形態に係るダイオード５０は、一例としてＳＯＩウェハを用いて製造されている。すなわち、半導体基板１２は、一例としてＰ型（Ｐ−）のシリコン基板とされて、埋め込み絶縁膜１４はいわゆるＢＯＸである。Ｐ型不純物領域１６、Ｎ型不純物領域１８の各々は、ＳＯＩウェハに含まれるシリコン半導体層に形成されている。Ｐ型不純物領域１６はダイオード５０のアノードを構成する層であり、コンタクト層（Ｐ＋層、図示省略）を介してアノード電極２０が接続されている。Ｎ型不純物領域１８はカソードを構成する層であり、コンタクト層（Ｎ＋層、図示省略）を介してカソード電極２２が接続されている。Ｐ型不純物領域１６とＮ型不純物領域１８との界面には、ＰＮ接合が形成されている。ここで、本実施の形態では、Ｐ−は比較的低い濃度のＰ型不純物領域を、Ｐ＋は比較的濃度の高いＰ型不純物領域を、Ｎ＋は比較的濃度の高いＮ型不純物領域を、各々意味している。
【００２５】
ダイオード５０は、更に、ポリシリコン２４、及び絶縁膜２６を含んでいる。ポリシリコン２４は、ＳＯＩウェハのシリコン半導体層に形成されたトレンチ２９（溝）を充填して形成されている。本実施の形態では、一例として、トレンチ２９は埋め込み絶縁膜１４に到達する深さを有している。また、トレンチ２９の内壁には酸化膜２８が形成されている。トレンチ２９は、平面視においてダイオード５０を取り囲んで形成されている。トレンチ２９によって、例えばダイオード５０を他の回路素子から容易に分離することができる。ポリシリコン２４をトレンチ２９に充填することにより、後述するように埋め込み絶縁膜１４に連なるポリシリコン２４にバイアス電圧（本実施の形態では接地電位）を印加することができる。絶縁膜２６は、ダイオード５０の表面の被覆すべき領域を絶縁する絶縁膜であり、例えばＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法によって形成されている。なお、「ポリシリコン２４」は、本発明に係る「導電体」の一例である。
【００２６】
図１（ｂ）に示すように、本実施の形態に係る半導体集積回路１０は、ダイオード５０に加え、抵抗３０及び抵抗３１を含んで構成されている。後述するように、半導体集積回路１０のアノード電極２０は電源３２に接続され、カソード電極２２はＧＮＤに接続される。一方、抵抗３０及び３１は、電源３２の電源電圧Ｖａを分圧し、基板電位Ｖｓを生成する。基板電位Ｖｓは、半導体集積回路１０の半導体基板１２に印加される。すなわち、本実施の形態に係る半導体集積回路１０では半導体基板１２の電位が、アノード電極２０の電位と、カソード電極２２の電位の間の電位とされている。なお、「抵抗３０」及び「抵抗３１」は、本発明に係る「分圧部」の一例である。
【００２７】
図２は、半導体集積回路１０、ダイオード５０、及び電源３２の間の接続をより詳細に示した図である。先述したように、本実施の形態では、一例として、アノード電極２０に電源３２の負極が、カソード電極２２に正極が接続されるとともに、カソード電極２２は接地される。図２に示すように、電源電圧Ｖａは抵抗３０と３１とで分圧され、該分圧電圧は、基板電位Ｖｓとして半導体基板１２に印加される。一方、ポリシリコン２４はＧＮＤに接続されている。なお、本実施の形態では、アノード電極２０を電源３２の負極に、カソード電極２２をＧＮＤに接続する形態を例示して説明するが、ダイオード５０が逆バイアスになる接続であれば、この形態に限定されない。
【００２８】
本実施の形態に係る半導体集積回路１０では、抵抗３０、３１も集積化され、平面視でダイオード５０の近傍にレイアウトされ、アノード電極２０及びカソード電極２２と配線層を介して接続されている。むろん、これに限られず抵抗３０、３１を外付けとした形態としてもよい。更に、分圧部を介さず、独立した電源から半導体基板１２に直接所定の電位を付与する構成としてもよい。
【００２９】
ここで、半導体集積回路１０の実装方法について説明する。半導体集積回路１０は、例えばリードフレーム等のパッケージに実装される。半導体集積回路１０の半導体基板１２の裏面は、例えば金等の金属でメタライズされており、半導体集積回路１０の裏面はリードフレームに備えられたランドにはんだ付け等によって固定される。抵抗３０、３１が半導体集積回路１０に集積化されている場合には、抵抗３０と抵抗３１との接続点から延伸されたパッド等と、該ランドとがボンディングワイヤー等によって接続される。
【００３０】
次に、半導体集積回路１０において、半導体基板１２の電位を、アノード電極２０の電位と、カソード電極２２の電位の間の電位である基板電位Ｖｓとする理由について説明する。
【００３１】
図２に示すように、ダイオード５０には逆バイアスが印加されているので、Ｐ型不純物領域１６の不純物濃度を比較的低くしておくことにより、ＰＮ接合部分からＰ型不純物領域１６に向けて空乏層ＤＬＴが伸び、トレンチ２９の側壁の酸化膜２８まで到達している。一方、ポリシリコン２４は接地とされており、アノード電極２０を介して電源電圧ＶａとされたＰ型不純物領域１６よりも高電位となっている。そのため、トレンチ２９の側壁付近が電界効果によって空乏化され、側壁部分での耐圧の低下が抑制されている。この際、半導体基板１２と、ダイオード５０を構成するＰ型不純物領域１６との間に位置する埋め込み絶縁膜１４が耐圧を決定づける電圧を分担する。なお、本実施の形態では、ポリシリコン２４に印加する電位を接地（ＧＮＤ）とする形態を例示して説明するが、これに限られず、ダイオード５０の耐圧等を勘案して、他の電位を与える形態としてもよい。
【００３２】
上記構成に加え、本実施の形態に係る半導体集積回路１０では、ダイオード５０の耐圧を向上させるために、半導体基板１２の電位を、アノード電極２０の電位と、カソード電極２２の電位の間の電位である基板電位Ｖｓとしている。このことにより、ポリシリコン２４とＰ型不純物領域１６との間の電位差が小さくなり、埋め込み絶縁膜１４（ＢＯＸ）が負担する電圧が減少するので、ダイオード５０（半導体集積回路１０）の耐圧が向上する。
【００３３】
すなわち、埋め込み絶縁膜１４（ＢＯＸ）の許容電圧は、主として、埋め込み絶縁膜１４（ＢＯＸ）に印加される電界で決定づけられ、電界が小さい方が耐圧上有利である。また、該電界は、埋め込み絶縁膜１４（ＢＯＸ）に印加される印加電圧及び埋め込み絶縁膜１４（ＢＯＸ）の膜厚に依存し、印加電圧が低いほど、膜厚が厚いほど電界は小さくなる。つまり、膜厚の厚さに限界がある場合には、印加電圧を小さくすることによって埋め込み絶縁膜１４（ＢＯＸ）の許容電圧を上げ、ダイオード５０（半導体集積回路１０）の耐圧を向上させることができる。本実施の形態に係る半導体集積回路１０は、以上の知見に基づいて構成されている。
【００３４】
図３は、本実施の形態に係る半導体集積回路１０の耐圧の測定結果の一例を示している。図３は、横軸を基板電位Ｖｓとし、縦軸を耐圧Ｖｂとし、基板電位Ｖｓを変化させた場合の耐圧Ｖｂの実測値をプロットしている。図３に示す測定においては、カソード電極２２は接地され、アノード電極２０には所定の負電位（約−２００Ｖ）が付与されている。基板電位Ｖｓは、ダイオード５０のアノード電極２０とカソード電極２２との間に印加する電源３２とは別電源から生成し、耐圧Ｖｂはダイオード５０の逆方向ブレークダウン（降伏）電圧でみている。
【００３５】
図３に示すように、基板電位Ｖｓが約０Ｖ（接地電位）の場合には約５６０Ｖであった耐圧Ｖｂが、基板電位Ｖｓを約−１００Ｖ（アノード電極２０の電位とカソード電極２２の電位との間の電位）とすることによって約６４０Ｖとなり、約８０Ｖ改善していることがわかる。一方、基板電位Ｖｓを約＋１００Ｖ（カソード電極２２の電位より高い電位）とすると、耐圧Ｖｂは約５００Ｖに劣化する。
【００３６】
以上詳述したように、本実施の形態に係る半導体集積回路１０によれば耐圧を向上させることができるので、例えば逆バイアスを印加することによりサージ等の外乱を効果的に遮断（カット）することが可能となる。しかも、本実施の形態に係る半導体集積回路１０は、Ｐ型不純物領域１６の電位とＮ型不純物領域１８の電位の間の電位を半導体基板１２に印加するだけなので、極めて簡易な構成で実現することができる。
【００３７】
なお、上記実施の形態では、Ｐ型の半導体基板を用いた形態を例示して説明したが、Ｎ型基板を用いた形態としてもよい。この場合は、上記において、Ｐ型をＮ型に、Ｎ型をＰ型に読み替えればよい。
【符号の説明】
【００３８】
１０・・・半導体集積回路、１２・・・半導体基板、１４・・・埋め込み絶縁膜、１６・・・Ｐ型不純物領域、１８・・・Ｎ型不純物領域、２０・・・アノード電極、２２・・・カソード電極、２４・・・ポリシリコン、２６・・・絶縁膜、２８・・・酸化膜、２９・・・トレンチ、３０、３１・・・抵抗、３２・・・電源、５０・・・ダイオード、Ｖｓ・・・基板電位、Ｖａ・・・電源電圧
【図１】
2020205328.tif 000003
【図２】
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【図３】
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