(57)【要約】【課題】メモリホールの形成時に生じた不良の周辺ダイへの影響を抑制すること。【解決手段】実施形態の半導体装置は、基板上に配置された制御回路と、制御回路上に配置され、第１の元素を主成分として含む第１の導電層と、第１の導電層上に配置され、第２の導電層と絶縁層とが交互に複数積層された多層構造と、多層構造を貫通し、底部が第１の導電層に到達するメモリ層と、制御回路と第１の導電層との間に配置され、第１の元素を主成分とする第１の層と、制御回路と第１の層との間に配置され、第１の元素とは異なる第２の元素を主成分とする第２の層と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に配置された制御回路と、
前記制御回路上に配置され、第１の元素を主成分として含む第１の導電層と、
前記第１の導電層上に配置され、第２の導電層と絶縁層とが交互に複数積層された多層構造と、
前記多層構造を貫通し、底部が前記第１の導電層に到達するメモリ層と、
前記制御回路と前記第１の導電層との間に配置され、前記第１の元素を主成分とする第１の層と、
前記制御回路と前記第１の層との間に配置され、前記第１の元素とは異なる第２の元素を主成分とする第２の層と、を備える、
半導体装置。
【請求項２】
前記第１の層は、前記第１の元素としてシリコンを含み、
前記第２の層は、前記第２の元素として、Ａｌ、Ｚｒ、Ｔｉ、Ｈｆ、Ｔａのうち少なくとも１種類以上の元素を含む金属酸化物を含む、
請求項１に記載の半導体装置。
【請求項３】
前記第１の層は、ポリシリコン層、アモルファスシリコン層、シリコンカーバイド層、または、酸素含有シリコンカーバイド層の少なくともいずれかを含み、
前記第２の層は、酸化アルミニウム層を含む、
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記メモリ層が配置される前記多層構造を有するメモリ領域と、
前記メモリ領域の周辺に配置され、前記第１の導電層および前記多層構造を有さない周辺領域と、を備え、
前記第１の層および前記第２の層は前記メモリ領域および前記周辺領域に配置される、
請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記多層構造は、下層に前記第１の元素を主成分とする第３の導電層を有する、
請求項１乃至請求項４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
３次元不揮発性メモリは、導電層と絶縁層との多層構造を貫通して延びるメモリホール内に充填されたチャネル層を含むメモリ層を備える。多層構造の下方には、例えば、チャネル層と接続されるソース配線層を介してメモリセルを制御する制御回路の配線層が配置される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１８−００５９６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、メモリホールの形成時に生じた不良の周辺ダイへの影響を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、基板上に配置された制御回路と、前記制御回路上に配置され、第１の元素を主成分として含む第１の導電層と、前記第１の導電層上に配置され、第２の導電層と絶縁層とが交互に複数積層された多層構造と、前記多層構造を貫通し、底部が前記第１の導電層に到達するメモリ層と、前記制御回路と前記第１の導電層との間に配置され、前記第１の元素を主成分とする第１の層と、前記制御回路と前記第１の層との間に配置され、前記第１の元素とは異なる第２の元素を主成分とする第２の層と、を備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態にかかる半導体装置の構成例を示す断面図である。
【図２】図２は、実施形態にかかる半導体装置１の製造処理の手順の一例を示すフロー図である。
【図３】図３は、実施形態にかかる半導体装置１の製造処理の手順の一例を示すフロー図である。
【図４】図４は、実施形態にかかる半導体装置１の製造処理の手順の一例を示すフロー図である。
【図５】図５は、実施形態および比較例にかかる半導体装置の製造処理の手順の一例を示すフロー図である。
【図６】図６は、実施形態および比較例にかかる半導体装置の製造処理の手順の一例を示すフロー図である。
【発明を実施するための形態】
【０００７】
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００８】
（半導体装置の構成例）
図１は、実施形態にかかる半導体装置１の構成例を示す断面図である。図１には、後述するメモリセルＭＣが配置されたメモリ領域としてのセルアレイ領域ＡＲＲと、セルアレイ領域ＡＲＲの周辺に配置される周辺領域ＰＥＲとが示されている。
【０００９】
図１に示すように、半導体装置１は、シリコン基板等の基板Ｓｕｂ上に、メモリセルＭＣの動作を制御する制御回路２を備える。制御回路２は、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等のトランジスタＴｒ、及びトランジスタＴｒを上層の配線等に接続する配線層Ｄ０〜Ｄ３等を有している。制御回路２は、層間絶縁層１０で覆われている。
【００１０】
半導体装置１は、層間絶縁層１０上に、層間絶縁層１０側から順に、密着層２１、第２の層としてのエッチングストッパ層２２、密着層２３、及び第１の層としてのエッチングストッパ層２４を備えている。
【００１１】
密着層２１，２３は、例えば窒化シリコン（ＳｉＮ）層等である。密着層２１，２３は、自身の上下に配置される層の密着性を向上させる層である。密着層２１，２３は無くともよい。
【００１２】
エッチングストッパ層２２は、例えば第２の元素としてのＡｌ、Ｚｒ、Ｔｉ、Ｈｆ、Ｔａのうち少なくとも１種類以上の元素を主成分とする金属酸化物を含む。１つの具体例としては、エッチングストッパ層２２は、例えば酸化アルミニウム（ＡｌｘＯｙ）層である。
【００１３】
エッチングストッパ層２４は、例えば後述するソース配線層３２と同様、第１の元素としてのシリコンを主成分とする。幾つかの具体例としては、エッチングストッパ層２４は、例えばポリシリコン（Ｐｏｌｙ−Ｓｉ）層、アモルファスシリコン（α−Ｓｉ）層、シリコンカーバイド（ＳｉＣ）層、または、酸素含有シリコンカーバイド（ＳｉＯＣ）層の少なくともいずれかである。
【００１４】
セルアレイ領域ＡＲＲにおいて、半導体装置１は、エッチングストッパ層２４上に、層間絶縁層３１を介して第１の導電層としてのソース配線層３２を備えている。ソース配線層３２は、例えば第１の元素としてのシリコン等を主成分とし、１つの具体例としてはポリシリコン層である。
【００１５】
半導体装置１は、ソース配線層３２上に多層構造４０を備える。多層構造４０は、絶縁層４１と第２の導電層としての導電層４３とが交互に複数積層された構造を有する。絶縁層４１は例えば酸化シリコン（ＳｉＯ２）層であり、導電層４３は例えばタングステン（Ｗ）層である。ただし、多層構造４０の最下層の導電層は、例えばポリシリコン層等の第３の導電層としての導電層４２である。
【００１６】
半導体装置１は、多層構造４０を貫通し、底部がソース配線層３２に到達する複数のメモリホールＭＨを備える。メモリホールＭＨの内壁はメモリ層ＭＥで覆われている。メモリ層ＭＥは、メモリホールＭＨの内壁側から順に、ブロック絶縁層５、電荷蓄積層６、トンネル絶縁層７、及びチャネル層８の積層構造を有する。チャネル層８はメモリホールＭＨの底部をも覆う。ブロック絶縁層５およびトンネル絶縁層７は例えば酸化シリコン層である。電荷蓄積層６は例えば窒化シリコン層である。チャネル層８は、例えばポリシリコン層またはアモルファスシリコン層である。チャネル層８は、メモリホールＭＨ底部のソース配線層３２と接続される。メモリホールＭＨ内であって、メモリ層ＭＥの更に内側には酸化シリコン等を主成分とするピラーとしてのコア層Ｐが充填されている。
【００１７】
以上のような構成により、各々の導電層４３の高さ位置には、メモリ層ＭＥを含むメモリセルＭＣがコア層Ｐの高さ方向に沿って配列される。メモリセルＭＣは、電荷蓄積層６が保持する電荷の有無によってデータを不揮発に記憶する。複数のコア層Ｐのそれぞれ導電層４３と交差する位置に複数のメモリセルＭＣが配置されることで、これらのメモリセルＭＣがマトリクス状に配置されたセルアレイ領域ＡＲＲが構成される。
【００１８】
また、このように、１つのコア層Ｐに沿って高さ方向に連なる複数のメモリセルＭＣはメモリストリングＭＳを構成する。最下層の導電層４２および最上層の導電層４３は、メモリ層ＭＥを含む選択ゲートＳＧに接続される選択ゲート線ＳＧＬとして機能する。選択ゲートＳＧは、自身の属するメモリストリングＭＳを選択状態または非選択状態とする。その他の導電層４３は、導電層４３と同じ高さのメモリセルＭＣに接続されるワード線ＷＬとして機能する。
【００１９】
なお、ワード線ＷＬの積層数、及び１つのメモリストリングＭＳに含まれるメモリセルＭＣの数は任意である。
【００２０】
周辺領域ＰＥＲにおいて、半導体装置１は、エッチングストッパ層２４上に、層間絶縁層５０を備えている。層間絶縁層５０は、例えばＴＥＯＳ層等の酸化シリコン層である。層間絶縁層５０は、セルアレイ領域ＡＲＲにおける多層構造４０と略同じ高さを有する。
【００２１】
半導体装置１は、層間絶縁層５０、エッチングストッパ層２４、密着層２３、エッチングストッパ層２２、及び密着層２１を貫通し、底部が制御回路２を覆う層間絶縁層１０に到達する複数のコンタクトホールＣＨを備える。コンタクトホールＣＨの内壁は絶縁層ＤＬで覆われている。コンタクトホールＣＨ内であって、絶縁層ＤＬの更に内側にはタングステン等の導電材料を主成分とするコンタクトＣＴが充填されている。
【００２２】
コンタクトＣＴの底部は例えば制御回路２の配線層Ｄ３等に接続している。コンタクトＣＴの上端部は例えば図示しない上層配線に接続している。上層配線は例えばメモリセルＭＣのチャネル層８、ワード線ＷＬ、及び選択ゲート線ＳＧＬ等に接続している。このように、制御回路２とチャネル層８、ワード線ＷＬ、及び選択ゲート線ＳＧＬ等とはコンタクトＣＴを介して電気的に接続されている。これにより、制御回路２はメモリセルＭＣ、ワード線ＷＬ、及び選択ゲート線ＳＧＬの動作を制御する。
【００２３】
（半導体装置の製造処理の例）
次に、図２〜図４を用いて、実施形態の半導体装置１の製造処理の例について説明する。図２〜図４は、実施形態にかかる半導体装置１の製造処理の手順の一例を示すフロー図である。
【００２４】
図２（Ａ）に示すように、シリコン基板等の基板Ｓｕｂ上に、複数のトランジスタＴｒ及びトランジスタＴｒをコンタクトＣＴ等に接続する配線層Ｄ０〜Ｄ３等を形成する。これにより、制御回路２が形成される。形成された制御回路２は層間絶縁層１０で覆われる。
【００２５】
図２（Ｂ）に示すように、層間絶縁層１０上に、密着層２１、エッチングストッパ層２２、密着層２３、及びエッチングストッパ層２４をこの順に積層する。
【００２６】
セルアレイ領域ＡＲＲに相当する領域のエッチングストッパ層２４上には、層間絶縁層３１、ソース配線層３２、絶縁層４１、及び導電層４２を形成する。以降は、絶縁層４１と犠牲層４４とをこの順に複数積層し、絶縁層４１、導電層４２、及び犠牲層４４を含む多層構造４０ｓを形成する。犠牲層４４は、後に導電材料と置き換えられて導電層４３となる層であり、例えば窒化シリコン層等である。
【００２７】
周辺領域ＰＥＲに相当する領域のエッチングストッパ層２４上には、層間絶縁層５０を形成する。層間絶縁層５０は、多層構造４０ｓの上端部とほぼ同じ高さになるよう形成される。
【００２８】
図２（Ｃ）に示すように、セルアレイ領域ＡＲＲにおいて、導電層４２をエッチングストッパとして、複数の絶縁層４１及び複数の犠牲層４４をドライエッチングする。導電層４２をエッチングストッパとするには、導電層４２のエッチングレートが絶縁層４１及び犠牲層４４のエッチングレートより遅く、導電層４２に対して絶縁層４１及び犠牲層４４がエッチング選択比を有するエッチング条件を用いればよい。つまり、かかるエッチング条件に対して導電層４２はエッチング耐性を有する。
【００２９】
これにより、複数の絶縁層４１及び複数の犠牲層４４を貫通し、底部が導電層４２に到達するメモリホールＭＨが形成される。底部が導電層４２に到達するとは、メモリホールＭＨの底部が、少なくとも導電層４２を貫通しない状態で、導電層４２上に接触しているか、あるいは、導電層４２中に留まっている状態をいう。
【００３０】
図２（Ｄ）に示すように、メモリホールＭＨの底部を更に追加でドライエッチングすることにより、底部がソース配線層３２に到達するメモリホールＭＨが形成される。底部がソース配線層３２に到達するとは、メモリホールＭＨの底部が、少なくともソース配線層３２を貫通しない状態で、ソース配線層３２上に接触しているか、あるいは、ソース配線層３２中に留まっている状態をいう。また、このときのエッチング条件は、導電層４２と絶縁層４１とを積極的にエッチングする条件である。
【００３１】
図２（Ｃ），（Ｄ）のように、２段階でメモリホールＭＨを形成することにより、複数のメモリホールＭＨのエッチング深さを揃えることができる。これにより、より確実にソース配線層３２に到達し、一方で、ソース配線層３２を貫通してしまうことなくメモリホールＭＨを形成することができる。
【００３２】
図３（Ａ）に示すように、メモリホールＭＨの内壁を覆うようにメモリ層ＭＥを形成する。具体的には、メモリホールＭＨの内壁側から順に、ブロック絶縁層５、電荷蓄積層６、トンネル絶縁層７、及びチャネル層８を形成する。
【００３３】
図３（Ｂ）に示すように、メモリ層ＭＥの更に内側に酸化シリコン等を充填してコア層Ｐを形成する。その後、多層構造４０ｓを貫通する図示しないスリットを形成する。
【００３４】
図３（Ｃ）に示すように、スリットを介して多層構造４０ｓの犠牲層４４を除去する。
【００３５】
図３（Ｄ）に示すように、スリットを介して、犠牲層４４が除去された間隙にタングステン等の導電材料を充填して導電層４３を形成する。これにより、絶縁層４１、導電層４２，４３を含む多層構造４０が形成される。
【００３６】
図４（Ａ）に示すように、周辺領域ＰＥＲにおいて、層間絶縁層５０、エッチングストッパ層２４、密着層２３、エッチングストッパ層２２、及び密着層２１を貫通し、底部が配線層Ｄ３に到達するコンタクトホールＣＨを形成する。
【００３７】
図４（Ｂ）に示すように、コンタクトホールＣＨの内壁を覆うように絶縁層ＤＬを形成する。
【００３８】
図４（Ｃ）に示すように、絶縁層ＤＬの更に内側にタングステン等の導電材料を充填し、配線層Ｄ３に接続されるコンタクトＣＴを形成する。その後、コンタクトＣＴを介して制御回路２およびメモリセルＭＣを接続する図示しない上層配線等を形成する。
【００３９】
以上により、実施形態の半導体装置１の製造処理が終了する。
【００４０】
（比較例）
上述のような半導体装置１の製造処理においては、メモリホールＭＨを形成するため、フォトレジスト等によりセルアレイ領域ＡＲＲにホールパターンを形成する。このとき、フォトリソグラフィ処理において不良が発生し、セルアレイ領域ＡＲＲ内または周辺領域ＰＥＲ内の意図しない位置に誤形成パターンが形成されてしまうことがある。誤形成パターンはホール状のパターンを有するとは限らず、溝状または不規則な形状を有する場合があり、正規のホールパターンよりも大きな開口を有することがある。
【００４１】
ここで、図５及び図６を用いて、実施形態の半導体装置１と比較例の半導体装置において、それぞれ誤形成パターンＭＦｍ，ＭＦｐが形成されてしまった場合の例について比較する。図５及び図６は、実施形態および比較例にかかる半導体装置の製造処理の手順の一例を示すフロー図である。図５及び図６において、左図が実施形態の半導体装置１であり、右図が比較例の半導体装置である。
【００４２】
まず、比較例の半導体装置について説明する。
【００４３】
図５（Ａｂ）に示すように、基板Ｓｕｂ上に制御回路２を形成し、セルアレイ領域ＡＲＲには多層構造４０ｓを形成し、周辺領域ＰＥＲには層間絶縁層５０を形成する。このとき、比較例の半導体装置においては、エッチングストッパ層２２，２４がいずれも形成されない。
【００４４】
図５（Ｂｂ）に示すように、セルアレイ領域ＡＲＲに、底部が導電層４２に到達するメモリホールＭＨを形成する。このとき、セルアレイ領域ＡＲＲに形成された誤形成パターンＭＦｍの底部は、導電層４２がエッチングストッパの機能を果たし、導電層４２を貫通することなく導電層４２上あるいは導電層４２中に留まっていると考えられる。しかしながら、周辺領域ＰＥＲには導電層４２がなく、周辺領域ＰＥＲに形成された誤形成パターンＭＦｐの底部は、層間絶縁層５０を貫通して制御回路２を覆う層間絶縁層１０にまで到達してしまっていると考えられる。誤形成パターンＭＦｐの位置によっては、誤形成パターンＭＦｐの底部に制御回路２の配線層Ｄ０〜Ｄ３等の一部が露出してしまっている場合もあると考えられる。
【００４５】
図６（Ａｂ）に示すように、セルアレイ領域ＡＲＲのメモリホールＭＨが更に追加でドライエッチングされ、底部がソース配線層３２に到達する。一方、セルアレイ領域ＡＲＲに形成された誤形成パターンＭＦｍは、例えばメモリホールＭＨよりも大きな開口を有するためにアスペクト比が低い場合がある。このため、誤形成パターンＭＦｍではメモリホールＭＨよりもドライエッチングが速く進行し、底部がソース配線層３２等を貫通して層間絶縁層１０にまで到達してしまうと考えられる。誤形成パターンＭＦｍの位置によっては、誤形成パターンＭＦｍの底部に制御回路２の配線層Ｄ０〜Ｄ３等の一部が露出してしまっている場合もあると考えられる。周辺領域ＰＥＲに形成された誤形成パターンＭＦｐの底部は、層間絶縁層１０の更に深い位置にまで到達すると考えられ、底部に配線層Ｄ０〜Ｄ３等が露出する可能性は更に高まる。
【００４６】
図６（Ｂｂ）に示すように、誤形成パターンＭＦｍ，ＭＦｐの底部に配線層Ｄ０〜Ｄ３等が露出していると、その後のメモリ層ＭＥ形成時に行われる酸化処理等によって、露出した配線層Ｄ０〜Ｄ３等が異常酸化して体積膨張を起こしてしまう。これにより、多層構造４０ｓ等に膜剥がれ等の不良Ｄｅｆが発生する。このような不良Ｄｅｆが発生すると、誤形成パターンＭＦｍ，ＭＦｐが形成されてしまったダイのみならず周辺のダイまで不良となり、歩留まりが低下してしまう。
【００４７】
次に、実施形態の半導体装置１について説明する。
【００４８】
図５（Ａａ）に示すように、基板Ｓｕｂ上に制御回路２を形成し、セルアレイ領域ＡＲＲには多層構造４０ｓを形成し、周辺領域ＰＥＲには層間絶縁層５０を形成する。このとき、実施形態の半導体装置１においては、上述のように、エッチングストッパ層２２，２４が、セルアレイ領域ＡＲＲと周辺領域ＰＥＲとの両方に形成される。
【００４９】
図５（Ｂｂ）に示すように、セルアレイ領域ＡＲＲに、底部が導電層４２に到達するメモリホールＭＨを形成する。このとき、上述のように、導電層４２をエッチングストッパとする。
【００５０】
このため、セルアレイ領域ＡＲＲに形成された誤形成パターンＭＦｍの底部は、導電層４２がエッチングストッパの機能を果たし、導電層４２を貫通することなく導電層４２上あるいは導電層４２中に留まる。
【００５１】
また、周辺領域ＰＥＲに形成された誤形成パターンＭＦｐの底部は、エッチングストッパ層２４の存在により、エッチングストッパ層２４を貫通することなくエッチングストッパ層２４層上あるいはエッチングストッパ層２４中に留まる。
【００５２】
上述のように、エッチングストッパ層２４は導電層４２と同一の主成分を有する。このため、上記のメモリホールＭＨ形成時の絶縁層４１及び犠牲層４４のエッチングに対し、エッチングストッパ層２４はエッチング耐性を有する。換言すれば、かかるエッチング条件において、エッチングストッパ層２４のエッチングレートは絶縁層４１及び犠牲層４４のエッチングレートより遅く、エッチングストッパ層２４に対して絶縁層４１及び犠牲層４４がエッチング選択比を有する。これにより、エッチングストッパ層２４が、メモリホールＭＨの形成条件におけるエッチングストッパとして機能する。
【００５３】
図６（Ａａ）に示すように、セルアレイ領域ＡＲＲのメモリホールＭＨが更に追加でドライエッチングされ、底部がソース配線層３２に到達する。このとき、上述のように、導電層４２と絶縁層４１とを積極的にエッチングする条件を用いる。
【００５４】
ここで、セルアレイ領域ＡＲＲに形成された誤形成パターンＭＦｍは、例えばメモリホールＭＨよりも大きな開口を有するためにアスペクト比が低いことがある。このため、誤形成パターンＭＦｍではメモリホールＭＨよりもドライエッチングが速く進行し、底部がソース配線層３２及びエッチングストッパ層２４等を貫通してしまう。このように、導電層４２と同種の材料で構成されるソース配線層３２及びエッチングストッパ層２４は、エッチングストッパの機能を果たしえない。しかし、誤形成パターンＭＦｍの底部は、エッチングストッパ層２２の存在により、エッチングストッパ層２２を貫通することなくエッチングストッパ層２２上あるいはエッチングストッパ層２２中に留まる。
【００５５】
上述のように、エッチングストッパ層２２は、導電層４２及びソース配線層３２とはその構成材料が大きく異なる。このため、メモリホールＭＨの追加加工時の導電層４２および絶縁層４１のエッチングに対し、エッチングストッパ層２２はエッチング耐性を有する。換言すれば、かかるエッチング条件において、エッチングストッパ層２２のエッチングレートは導電層４２および絶縁層４１のエッチングレートより遅く、エッチングストッパ層２２に対して導電層４２および絶縁層４１がエッチング選択比を有する。これにより、エッチングストッパ層２２が、メモリホールＭＨの形成条件におけるエッチングストッパとして機能する。
【００５６】
また、周辺領域ＰＥＲに形成された誤形成パターンＭＦｐの底部は、エッチングストッパ層２４を貫通してしまう。このように、導電層４２及びソース配線層３２と同一の主成分を有するエッチングストッパ層２４は、エッチングストッパの機能を果たしえない。しかし、誤形成パターンＭＦｐの底部は、エッチングストッパ層２２の存在により、エッチングストッパ層２２を貫通することなくエッチングストッパ層２２上あるいはエッチングストッパ層２２中に留まる。
【００５７】
図６（Ｂａ）に示すように、誤形成パターンＭＦｍ，ＭＦｐの底部に配線層Ｄ０〜Ｄ３等が露出していないので、その後に行われる酸化処理等によって、配線層Ｄ０〜Ｄ３等が異常酸化して体積膨張を起こしてしまうことが抑制される。これにより、誤形成パターンＭＦｍ，ＭＦｐが形成されてしまったダイは不良となっても、周辺のダイまでもが不良となってしまうことが抑制され、歩留まりを向上させることができる。
【００５８】
ところで、誤形成パターンＭＦｍ，ＭＦｐの底部に露出したエッチングストッパ層２２は、メモリ層ＭＥ形成時の酸化処理に曝される。しかし、エッチングストッパ層２２は、酸化耐性のある材料で構成され、または、少なくとも異常酸化による体積膨張を起こさない材料で構成されている。
【００５９】
また、このほかにも、露出したエッチングストッパ層２２は、ホットリン酸、フッ酸、硫酸過水、及びコリン水溶液（ＴＭＹ）等に曝されることもあり、これらに対して耐性を有する材料で構成されることが好ましい。
【００６０】
一方で、コンタクトホールＣＨの形成時には、エッチングストッパ層２２，２４はドライエッチング等によりエッチング除去されなければならない。エッチングストッパ層２２，２４は、このような加工容易な材料から構成されることが好ましい。
【００６１】
そのほか、半導体装置１の特性に影響を及ぼさないよう、エッチングストッパ層２２，２４は、密着性に優れ、高い絶縁性および誘電率を有していることが好ましい。
【００６２】
実施形態の半導体装置１は、ソース配線層３２の下方にエッチングストッパ層２２，２４を備える。これにより、誤形成パターンが生じてしまっても、誤形成パターンの底部が制御回路２の領域にまで到達し、配線層Ｄ０〜Ｄ３等が露出してしまうことが抑制される。よって、配線層Ｄ０〜Ｄ３等の異常酸化による膜剥がれ等の不良Ｄｅｆが発生して周辺のダイに影響を及ぼすことを抑制することができる。
【００６３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６４】
１…半導体装置、２…制御回路、５…ブロック絶縁層、６…電荷蓄積層、７…トンネル絶縁層、８…チャネル層、１０，３１，５０…層間絶縁層、２２，２４…エッチングストッパ層、３２…ソース配線層、４１…絶縁層、４２，４３…導電層、４４…犠牲層、ＡＲＲ…セルアレイ領域、ＣＨ…コンタクトホール、ＣＴ…コンタクト、Ｄ０〜Ｄ３…配線層、ＭＣ…メモリセル、ＭＥ…メモリ層、ＭＨ…メモリホール、ＭＳ…メモリストリング、ＰＥＲ…周辺領域、Ｐ…コア層、Ｓｕｂ…基板、Ｔｒ…トランジスタ。
【図１】
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【図２】
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【図３】
2020113724.tif 000005
【図４】
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【図５】
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【図６】
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