(57)【要約】【課題】ＨＶＩＣにおいて、レベルシフト素子の発熱と伝達遅延時間のトレードオフを改善することができる半導体集積回路を提供する。【解決手段】高耐圧接合終端構造の一部に設けられたレベルシフト素子１０ａと、レベルシフト素子１０ａの周囲を囲むように設けられた分離領域５ａとを備え、レベルシフト素子１０ａが、ｐ−型の基体１の上部に設けられたｐ型のベース領域３と、ベース領域３に接して設けられたｎ−型のソース領域８ａと、ベース領域３に接して設けられたｎ−型のドリフト領域６ａと、ドリフト領域６ａの上部に設けられたドレイン領域７ａと、ベース領域３の電位を制御する制御電極９ａとを含み、平面パターン上、制御電極９ａと重なる部分のベース領域３の幅で定義される実効チャネル幅Ｗ１１が、その実効チャネル幅Ｗ１１と同一方向に沿って測られるドレイン領域７ａの幅Ｗ１２よりも広い。【選択図】図３
2020088287.tif 000002
【特許請求の範囲】
【請求項１】
高電位側回路領域と、
前記高電位側回路領域の周囲に環状に設けられた高耐圧接合終端構造と、
前記高耐圧接合終端構造の一部に設けられたレベルシフト素子と、
前記レベルシフト素子の周囲を囲むように設けられ、前記高電位側回路領域と前記レベルシフト素子とを電気的に分離する分離領域と、
を備え、
前記レベルシフト素子が、
第１導電型の基体の上部に設けられ、前記基体よりも高不純物濃度の第１導電型のベース領域と、
前記ベース領域に接して設けられた第１主電極領域と、
前記基体の上部に、前記ベース領域に接して設けられた第２導電型のドリフト領域と、
前記ドリフト領域の上部に、前記第１主電極領域に対向して設けられた第２主電極領域と、
平面パターン上、前記第１及び第２主電極領域に挟まれた位置において、前記ベース領域の電位を制御するように配置された制御電極と、
を含み、
前記平面パターン上、前記制御電極と重なる部分の前記ベース領域の幅で定義される実効チャネル幅が、該実効チャネル幅と同一方向に沿って測られる前記第２主電極領域の幅よりも広いことを特徴とする半導体集積回路。
【請求項２】
前記ドリフト領域の平面形状が、前記第２主電極領域側の辺の長さより前記第１主電極領域側の辺の長さが長い台形状であることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記平面パターン上、前記高耐圧接合終端構造が角部を有し、
前記レベルシフト素子が前記角部に設けられ、前記平面パターン上、前記制御電極及び前記第２主電極領域が曲率を有し、前記第２主電極領域の前記曲率をなす円弧の外周側に前記制御電極が位置する
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記実効チャネル幅及び前記第２主電極領域の幅が、前記制御電極及び前記第２主電極領域の前記曲率をなす前記円弧に沿ってそれぞれ測られることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
高電位側回路領域と、
前記高電位側回路領域の周囲に環状に設けられた高耐圧接合終端構造と、
前記高耐圧接合終端構造の一部に設けられたレベルシフト素子と、
前記高電位側回路領域の周囲を囲むように設けられ、前記高電位側回路領域と前記レベルシフト素子とを電気的に分離する分離領域と、
を備え、
前記レベルシフト素子が、
第１導電型の基体の上部に設けられ、前記基体よりも高不純物濃度の第１導電型のベース領域と、
前記ベース領域に接して設けられた第１主電極領域と、
前記基体の上部に、前記ベース領域に接して設けられた第２導電型のドリフト領域と、
前記ドリフト領域の上部に、前記第１主電極領域に対向して設けられた第２主電極領域と、
平面パターン上、前記第１及び第２主電極領域に挟まれた位置において、前記ベース領域の電位を制御するように配置された制御電極と、
を含み、
前記平面パターン上、前記制御電極と重なる部分の前記ベース領域の幅で定義される実効チャネル幅が、該実効チャネル幅と同一方向に沿って測られる前記第２主電極領域の幅よりも狭いことを特徴とする半導体集積回路。
【請求項６】
前記ドリフト領域の平面形状が、前記第２主電極領域側の辺の長さより前記第１主電極領域側の辺の長さが短い台形状であることを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記平面パターン上、前記高耐圧接合終端構造が角部を有し、
前記レベルシフト素子が前記角部に設けられ、前記平面パターン上、前記制御電極及び前記第２主電極領域が曲率を有し、前記制御電極の前記曲率をなす円弧の外周側に前記第２主電極領域が位置する
ことを特徴とする請求項５に記載の半導体集積回路。
【請求項８】
前記実効チャネル幅及び前記第２主電極領域の幅が、前記制御電極及び前記第２主電極領域の前記曲率をなす前記円弧に沿って測られることを特徴とする請求項７に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に電力用の半導体集積回路に関する。
【背景技術】
【０００２】
高耐圧集積回路（ＨＶＩＣ）は、ローサイド回路領域とハイサイド回路領域とから構成される。以下においては、ローサイド回路領域の基準電位を「ＧＮＤ電位」、ハイサイド回路領域のＧＮＤ電位より高い基準電位を「ＶＳ電位」と呼称して説明する。ＨＶＩＣは、ＧＮＤ電位を基準とした入力信号を、ＶＳ電位を基準とした信号に変換して出力する機能を有する。この機能により、ハーフブリッジ回路を構成する上アームを構成するスイッチング素子のゲート駆動等が可能になる。
【０００３】
この機能を実現するためには、ハイサイド回路領域とローサイド回路領域とを電気的に分離する高耐圧接合終端（ＨＶＪＴ）構造と、ハイサイド回路領域とローサイド回路領域の間で信号伝達を行うレベルシフト素子が必要である。レベルシフト素子は例えば高耐圧ｎ型ＭＯＳトランジスタで構成される。レベルシフト素子の形成方法は主に、ワイヤボンディング（ＷＢ）方式とセルフシールディング（ＳＳ）方式の２つに大別される。ＷＢ方式はＨＶＪＴ構造とレベルシフト素子を個別に形成する方法であり、必要な接続をワイヤボンディングによって行う。
【０００４】
一方、ＳＳ方式は、ＨＶＪＴ構造の一部の領域にレベルシフト素子を形成する方法であり、ｐ型の分離領域によってレベルシフト素子をハイサイド回路領域から分離する。ＳＳ方式は更に、ｐ型の分離領域でレベルシフト素子を囲う方法（以下、「分割型ＳＳ方式」と称する）と、ｐ型の分離領域でハイサイド回路領域を囲う方法（以下、「非分割型ＳＳ方式」と称する）とに大別される。
【０００５】
近年、ＨＶＩＣには高周波駆動対応が求められている。しかし、高周波駆動は発熱の増大をもたらすため、ＨＶＩＣ最大の発熱源であるレベルシフト素子には電流能力の低減が求められる。一方、レベルシフト素子の電流能力を低減すると、信号伝達に要する時間（伝達遅延時間）が長くなる。このように、レベルシフト素子の発熱と伝達遅延時間にはトレードオフの関係がある。
【０００６】
特許文献１には、ＷＢ方式のレベルシフト素子をｐ型の分離領域で２つに分けることにより寄生容量を低減する方法が記載されている。特許文献２には、レベルシフト素子を小さいユニットに分割して配置することにより、各ユニットの放熱性を良くし、発熱を抑える方法が記載されている。特許文献３には、ＳＳ方式のレベルシフト素子の形成方法が記載されている。特許文献４には、非分割型ＳＳ方式の構成が記載されている。しかしながら、特許文献１〜４のいずれにも、レベルシフト素子の発熱と遅延時間のトレードオフを改善する方法は言及されていない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第５２９３８３１号公報
【特許文献２】特許第５０６１５９７号公報
【特許文献３】特許第４５７４６０１号公報
【特許文献４】特開２０１５−１７３２５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記問題に鑑み、本発明は、ＨＶＩＣにおいて、レベルシフト素子の発熱と伝達遅延時間のトレードオフを改善することができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、（ａ）高電位側回路領域と、（ｂ）高電位側回路領域の周囲に環状に設けられた高耐圧接合終端構造と、（ｃ）高耐圧接合終端構造の一部に設けられたレベルシフト素子と、（ｄ）レベルシフト素子の周囲を囲むように設けられ、高電位側回路領域とレベルシフト素子とを電気的に分離する分離領域とを備え、レベルシフト素子が、第１導電型の基体の上部に設けられ、基体よりも高不純物濃度の第１導電型のベース領域と、ベース領域に接して設けられた第１主電極領域と、基体の上部に、ベース領域に接して設けられた第２導電型のドリフト領域と、ドリフト領域の上部に、第１主電極領域に対向して設けられた第２主電極領域と、平面パターン上、第１及び第２主電極領域に挟まれた位置において、ベース領域の電位を制御するように配置された制御電極とを含み、平面パターン上、制御電極と重なる部分のベース領域の幅で定義される実効チャネル幅が、その実効チャネル幅と同一方向に沿って測られる第２主電極領域の幅よりも広い半導体集積回路であることを要旨とする。
【００１０】
本発明の他の態様は、（ａ）高電位側回路領域と、（ｂ）高電位側回路領域の周囲に環状に設けられた高耐圧接合終端構造と、（ｃ）高耐圧接合終端構造の一部に設けられたレベルシフト素子と、（ｄ）高電位側回路領域の周囲を囲むように設けられ、高電位側回路領域とレベルシフト素子とを電気的に分離する分離領域とを備え、レベルシフト素子が、第１導電型の基体の上部に設けられ、基体よりも高不純物濃度の第１導電型のベース領域と、ベース領域に接して設けられた第１主電極領域と、基体の上部に、ベース領域に接して設けられた第２導電型のドリフト領域と、ドリフト領域の上部に、第１主電極領域に対向して設けられた第２主電極領域と、平面パターン上、第１及び第２主電極領域に挟まれた位置において、ベース領域の電位を制御するように配置された制御電極とを含み、平面パターン上、制御電極と重なる部分のベース領域の幅で定義される実効チャネル幅が、その実効チャネル幅と同一方向に沿って測られる第２主電極領域の幅よりも狭い半導体集積回路であることを要旨とする。
【発明の効果】
【００１１】
本発明によれば、ＨＶＩＣにおいて、レベルシフト素子の発熱と伝達遅延時間のトレードオフを改善することができる半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態に係る半導体集積回路の一例を示す回路図である。
【図２】本発明の第１実施形態に係る半導体集積回路の一例を示す平面図である。
【図３】図２の左側のレベルシフト素子の部分拡大図である。
【図４】図３のＡ−Ａ方向から見た断面図である。
【図５】本発明の第１実施形態の比較例に係る半導体集積回路の一例を示す平面図である。
【図６】図５の左側のレベルシフト素子の部分拡大図である。
【図７】本発明の第１実施形態の変形例に係る半導体集積回路の一例を示す平面図である。
【図８】図７の左上側のレベルシフト素子の部分拡大図である。
【図９】本発明の第１実施形態の変形例に係る半導体集積回路の他の一例を示す平面図である。
【図１０】本発明の第２実施形態に係る半導体集積回路の一例を示す平面図である。
【図１１】図１０の左側のレベルシフト素子の部分拡大図である。
【図１２】図１１のＡ−Ａ方向から見た断面図である。
【図１３】本発明の第２実施形態の比較例に係る半導体集積回路の一例を示す平面図である。
【図１４】図１３の左側のレベルシフト素子の部分拡大図である。
【図１５】本発明の第２実施形態の変形例に係る半導体集積回路の一例を示す平面図である。
【図１６】図１５の左下側のレベルシフト素子の部分拡大図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明の第１及び第２実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【００１４】
本明細書において、「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。また、静電誘導（ＳＩ）サイリスタやゲートターンオフ（ＧＴＯ）サイリスタにおいてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。また、「第２主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯサイリスタにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。このように、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。バイアス関係を交換すれば、ＦＥＴ等の場合、「第１主電極領域」の機能と「第２主電極領域」の機能を交換可能である。更に、本明細書において単に「主電極領域」と記載する場合は、第１主電極領域又は第２主電極領域のいずれか一方を包括的に意味する。
【００１５】
また、「制御電極」とは、ＦＥＴ、ＳＩＴ、ＩＧＢＴ、ＳＩサイリスタやＧＴＯサイリスタのゲート電極を意味し、上記第１主電極領域と第２主電極領域の間を流れる主電流の流れを制御する機能を有する。
【００１６】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【００１７】
また、以下の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。また「ｎ」や「ｐ」に付す「＋」や「−」は、「＋」及び「−」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味していることは、技術的にも論理的にも自明である。
【００１８】
（第１実施形態）
本発明の第１実施形態に係る半導体集積回路５０は、図１に示すように、駆動対象として、例えば電力変換用ブリッジ回路の一相分である電力変換部６０を駆動するＨＶＩＣである。電力変換部６０は、高圧側スイッチング素子Ｓ１と、低圧側スイッチング素子Ｓ２とを直列に接続して出力回路を構成している。
【００１９】
図１においては、高圧側スイッチング素子Ｓ１及び低圧側スイッチング素子Ｓ２がそれぞれＩＧＢＴである場合を例示しているが、高圧側スイッチング素子Ｓ１及び低圧側スイッチング素子Ｓ２はＩＧＢＴに限定されるものではなく、ＭＯＳＦＥＴ等の他の電力用スイッチング素子でも構わない。図１では高圧側スイッチング素子Ｓ１には還流ダイオードＦＷＤ１が並列に逆接続され、低圧側スイッチング素子Ｓ２には、還流ダイオードＦＷＤ２が並列に逆接続された等価回路表示がされている。実際には、高耐圧側スイッチング素子Ｓ１と還流ダイオードＦＷＤ１が１チップに集積され、低耐圧側スイッチング素子Ｓ２と還流ダイオードＦＷＤ２が１チップに集積された逆導通ＩＧＢＴの構成でも構わない。
【００２０】
高圧側スイッチング素子Ｓ１及び低圧側スイッチング素子Ｓ２は、正極側である高圧の主電源ＶＤＣと、主電源ＶＤＣに対する負極側となる接地電位（ＧＮＤ電位）との間に直列で接続されてハーフブリッジ回路を構成している。高圧側スイッチング素子Ｓ１の高電位側電極端子（コレクタ端子）が主電源ＶＤＣに接続され、低圧側スイッチング素子Ｓ２の低電位側電極端子（エミッタ端子）がＧＮＤ電位に接続されている。高圧側スイッチング素子Ｓ１の低電位側電極端子（エミッタ端子）と低圧側スイッチング素子Ｓ２の高電位側電極端子（コレクタ端子）の間の接続点６１は、電力変換用ブリッジ回路の一相分である電力変換部６０の出力点である。接続点６１にはモータ等の負荷６７が接続され、基準電圧端子ＶＳにおけるＶＳ電位が負荷６７に供給される。
【００２１】
第１実施形態に係る半導体集積回路５０は、入力端子ＩＮからの入力信号に応じて、高圧側スイッチング素子Ｓ１のゲートをオン・オフして駆動する駆動信号を出力ＯＵＴから出力する。第１実施形態に係る半導体集積回路５０は、低電位側回路（ローサイド回路）４１、レベルシフト回路４２及び高電位側回路（ハイサイド回路）４３等を少なくとも一部の回路として含む。ローサイド回路４１、レベルシフト回路４２及びハイサイド回路４３は、例えば単一の半導体チップ（半導体基板）上にモノリシックに集積してもよい。或いは、ローサイド回路４１、レベルシフト回路４２及びハイサイド回路４３を構成する素子を２以上の半導体チップに分けてハイブリッドに集積してもよい。
【００２２】
ローサイド回路４１は、接地端子ＧＮＤに印加されるＧＮＤ電位を基準電位とし、低電位側電源端子ＶＣＣに印加されるＶＣＣ電位を電源電位として動作する。ローサイド回路４１は、入力端子ＩＮからの入力信号に応じて、ローサイドレベルのオン・オフ信号を生成し、レベルシフト回路４２に出力する。ローサイド回路４１は、図示を省略するが、例えばｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの相補型ＭＯＳ（ＣＭＯＳ）回路を備えていてよい。
【００２３】
レベルシフト回路４２は、接地端子ＧＮＤに印加されるＧＮＤ電位を基準電位として動作する。レベルシフト回路４２は、ローサイド回路４１からのローサイドレベルのオン・オフ信号を、ハイサイド側で用いるハイサイドレベルのオン・オフ信号に変換する。レベルシフト回路４２は、例えばｎＭＯＳトランジスタ等からなるレベルシフト素子６９を備える。レベルシフト素子６９のゲート端子Ｇはローサイド回路４１に接続され、レベルシフト素子６９のソース端子Ｓは接地端子ＧＮＤに接続され、レベルシフト素子６９のドレイン端子Ｄはハイサイド回路４３の入力端子に接続される。レベルシフト素子６９のドレイン端子Ｄにはレベルシフト抵抗６８の一端が接続され、レベルシフト抵抗６８の他端が電源端子ＶＢに接続される。レベルシフト素子６９のゲート・ソース間には保護ダイオード７０が接続されている。
【００２４】
ハイサイド回路４３は、基準電圧端子ＶＳに印加されるＶＳ電位を基準電位とし、高電位側電源端子ＶＢに印加されるＶＢ電位を電源電位として動作する。ハイサイド回路４３は、レベルシフト回路４２からのオン・オフ信号に応じて、出力端子ＯＵＴから駆動信号を出力して、高圧側スイッチング素子Ｓ１のゲートを駆動する。ハイサイド回路４３は、例えば能動素子としてのｎＭＯＳトランジスタ４６と、能動素子としてのｐＭＯＳトランジスタ４５とのＣＭＯＳ回路を出力段に備える。ｐＭＯＳトランジスタ４５のソース端子は高電位側電源端子ＶＢに接続されている。ｎＭＯＳトランジスタ４６のソース端子は基準電圧端子ＶＳに接続されている。ｐＭＯＳトランジスタ４５のドレイン端子とｎＭＯＳトランジスタ４６のドレイン端子との間には出力端子ＯＵＴが接続されている。
【００２５】
第１実施形態に係る半導体集積回路５０としては、ブートストラップ回路方式を例示している。図１に例示した構成では低電位側電源端子ＶＣＣと高電位側電源端子ＶＢとの間には外付け素子としてのブートストラップダイオード６５が接続される。そして、高電位側電源端子ＶＢと基準電圧端子ＶＳとの間には外付け素子としてのブートストラップコンデンサ６６が接続される。ブートストラップダイオード６５及びブートストラップコンデンサ６６は、高圧側スイッチング素子Ｓ１の駆動電源の回路の一部をなす。
【００２６】
ＶＢ電位は半導体集積回路５０に印加される最高電位であり、ノイズの影響を受けていない通常状態では、ブートストラップコンデンサ６６により、ＶＳ電位よりも１５Ｖ程度高く保たれている。ＶＳ電位は、高圧側スイッチング素子Ｓ１と低圧側スイッチング素子Ｓ２とが相補的にオン・オフされることによって、主電源ＶＤＣの高電位側電位（例えば４００Ｖ〜６００Ｖ程度）と低電位側電位（ＧＮＤ電位）との間で上昇及び下降を繰り返し、０Ｖから数百Ｖまでの間で変動する。なお、ＶＳ電位はマイナスの電位になる場合もある。
【００２７】
図２は、第１実施形態に係る半導体集積回路５０の一部の平面レイアウトを示す。第１実施形態では、半導体集積回路５０が、高電位側回路部（ハイサイド回路部）１００と、ハイサイド回路部１００の周囲に配置された低電位側回路領域（ローサイド回路領域）１０３とを１チップに備える場合について説明する。ハイサイド回路部１００は、高電位側回路領域（ハイサイド回路領域）１０１と、ハイサイド回路領域１０１の周囲に環状に配置された耐圧接合終端（ＨＶＪＴ）構造１０２とを含む。ハイサイド回路領域１０１は、図１に示したハイサイド回路４３に対応する。ローサイド回路領域１０３は、図１に示したローサイド回路４１に対応する。図２において、ハイサイド回路領域１０１及びローサイド回路領域１０３にそれぞれ含まれる素子は図示を省略している。
【００２８】
図２に示すように、ハイサイド回路領域１０１は、略矩形の平面パターンを有する。ハイサイド回路領域１０１において、第１導電型（ｐ−型）の基体１の上部に第２導電型（ｎ−型）のウェル領域２が設けられている。基体１は、ｐ−型のシリコン（Ｓｉ）からなる半導体基板で構成することができる。或いは、基体１は、ｐ−型の半導体基板と、半導体基板上に設けられたｐ−型のエピタキシャル層で構成されていてもよい。基体１はＧＮＤ電位が印加される接地端子ＧＮＤに電気的に接続されていてもよい。
【００２９】
ハイサイド回路領域１０１の周囲には、ウェル領域２の上部にｎ＋型のコンタクト領域１１が環状に設けられている。コンタクト領域１１は、図１に示したＶＢ電位が印加される高電位側電源端子ＶＢに電気的に接続されている。ＨＶＪＴ構造１０２は、ハイサイド回路領域１０１とローサイド回路領域１０３とを電気的に分離する。ＨＶＪＴ構造１０２の周囲には、ｐ型のベース領域３が環状に設けられている。ベース領域３の外周には、ベース領域３と接するように、ｐ＋型のベースコンタクト領域４が環状に設けられている。ベースコンタクト領域４は、ＧＮＤ電位が印加される接地端子ＧＮＤに電気的に接続されている。
【００３０】
ＨＶＪＴ構造１０２の一部には、対称位置において互いに対向するように第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂがそれぞれ設けられている。なお、第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂの配置位置は対称位置に限定されず、ＨＶＪＴ構造１０２の一部に設けられていればよい。第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂは、図１に単一として模式的に示したｎＭＯＳトランジスタであるレベルシフト素子６９に対応する。第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂは、入力信号がオン信号の場合にオンするｎＭＯＳトランジスタと、入力信号がオフ信号の場合にオンするｎＭＯＳトランジスタとを個別に構成してもよい。
【００３１】
第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂの周囲には、ｐ−型の第１分離領域５ａ及び第２分離領域５ｂが設けられている。第１分離領域５ａは、第１レベルシフト素子１０ａの周囲を囲み、第１分離領域５ａの端部がベース領域３に接している。第２分離領域５ｂは、第２レベルシフト素子１０ｂの周囲を囲み、第２分離領域５ｂの端部がベース領域３に接している。即ち、第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂは、それぞれｐ−型の第１分離領域５ａ及び第２分離領域５ｂで周囲を囲われる「分割型ＳＳ方式」で形成されている。
【００３２】
図２に示した左側の第１レベルシフト素子１０ａの平面レイアウトの拡大図を図３に示す。また、図３のＡ−Ａ方向から見た断面図を図４に示す。図３及び図４に示すように、第１レベルシフト素子１０ａは、ｐ−型の基体１の上部に設けられたｎ−型の第１ドリフト領域６ａと、第１ドリフト領域６ａの上部に選択的に設けられ、基体１よりも高不純物濃度のｐ型のベース領域３を備える。第１ドリフト領域６ａはｐ−型の第１分離領域５ａに接している。基体１の上部の第１分離領域５ａよりも内側には、第１分離領域５ａに接するように、ハイサイド回路領域１０１を構成するｎ−型のウェル領域２が設けられている。
【００３３】
更に、第１レベルシフト素子１０ａは、ベース領域３の上部に選択的に設けられたｎ＋型の第１ソース領域（第１主電極領域）８ａと、第１ソース領域８ａに対向するように、第１ドリフト領域６ａの上部に選択的に設けられたｎ＋型の第１ドレイン領域（第２主電極領域）７ａとを備える。第１ソース領域８ａ及び第１ドレイン領域７ａの不純物濃度は、第１ドリフト領域６ａの不純物濃度よりも高い。第１ソース領域８ａは、図１に示したＧＮＤ電位が印加される接地端子ＧＮＤに電気的に接続されている。第１ドレイン領域７ａは、図１に示したレベルシフト抵抗６８を介してＶＢ電位が印加される高電位側電源端子ＶＢに電気的に接続されている。
【００３４】
更に、第１レベルシフト素子１０ａは、第１ドレイン領域７ａ上から第１ソース領域８ａ上に亘って、ゲート絶縁膜（図示省略）を介して配置された第１ゲート電極（制御電極）９ａを備える。ゲート絶縁膜は、例えばシリコン酸化膜（ＳｉＯ２膜）やＳｉＯ２膜以外のシリコン窒化膜（Ｓｉ３Ｎ４膜）等の種々の絶縁膜、或いはＳｉＯ２膜、Ｓｉ３Ｎ４膜等を含む絶縁膜の積層膜で形成することが可能である。第１ゲート電極９ａは、平面パターン上、第１ソース領域８ａ及び第１ドレイン領域７ａに挟まれた位置において、ベース領域３の電位を制御するように配置されている。第１ゲート電極９ａは、例えば不純物が導入された多結晶シリコン（ドープド・ポリシリコン）膜、高融点金属、高融点金属のシリサイド等で形成されている。
【００３５】
第１実施形態に係る半導体集積回路では、図３に示すように、第１レベルシフト素子１０ａの実効チャネル幅Ｗ１１が、第１ドレイン領域７ａの幅（ドレイン幅）Ｗ１２よりも広い。実効チャネル幅Ｗ１１は、第１ゲート電極９ａとベース領域３とが重なり、第１ゲート電極（制御電極）９ａの直下に反転チャネルが形成される部分の幅として定義される。第１ドリフト領域６ａの平面パターンは、第１ドリフト領域６ａのソース側の辺の長さＷ１３が、第１ドリフト領域６ａのドレイン側の辺の長さＷ１４よりも長い略台形をなす。例えば、第１ドリフト領域６ａのソース側の辺の長さＷ１３は、第１ドリフト領域６ａのドレイン側の辺の長さＷ１４の２倍程度であってよい。
【００３６】
図３では模式的に、第１ドリフト領域６ａの平面パターンを斜線のハッチングで示す。また、ｐ−型の基体１とｎ−型の第１ドリフト領域６ａとのｐｎ接合部分のうち、第１レベルシフト素子１０ａの伝達遅延時間に寄生容量が寄与する接合領域Ａ１１を破線で示す。接合領域Ａ１１は、第１ドリフト領域６ａ近傍の、ｐ−型の第１分離領域５ａに囲まれた領域となる。例えば、第１ドリフト領域６ａのソース側の辺の長さＷ１３に直交する方向で定義される接合領域Ａ１１の長さＬ２は、第１ドリフト領域６ａのソース側の辺の長さＷ１３に直交する方向で定義される第１ドリフト領域６ａの長さＬ１の１／２程度であってよい。
【００３７】
図２に示した右側の第２レベルシフト素子１０ｂは、第１レベルシフト素子１０ａと鏡像関係で同様の構成を有する。第２レベルシフト素子１０ｂは、基体１の上部に設けられたｎ−型の第２ドリフト領域６ｂと、第２ドリフト領域６ｂの上部に選択的に設けられたｐ型のベース領域３とを備える。更に、第２レベルシフト素子１０ｂは、ベース領域３の上部に選択的に設けられたｎ＋型の第２ソース領域（第１主電極領域）８ｂと、第２ソース領域８ｂに対向するように、第２ドリフト領域６ｂの上部に選択的に設けられたｎ＋型の第２ドレイン領域（第２主電極領域）７ｂとを備える。更に、第２レベルシフト素子１０ｂは、第２ドレイン領域７ｂ上から第２ソース領域８ｂ上に亘って、ゲート絶縁膜（図示省略）を介して配置された第２ゲート電極（制御電極）９ｂを備える。
【００３８】
近年、ＨＶＩＣには高周波駆動対応が求められている。しかし、高周波駆動は発熱の増大をもたらすため、ＨＶＩＣ最大の発熱源である第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂには電流能力の低減が求められる。一方、第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂの電流能力を低減すると、信号伝達に要する時間（伝達遅延時間）が長くなる。これは、第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂにおける遅延時間が、電流値をＩ、ｐ−型の基体１とｎ型の第１ドリフト領域６ａ及び第２ドリフト領域６ｂとのそれぞれのｐｎ接合の寄生容量値をＣとして、Ｃ／Ｉというパラメータに比例するためである。
【００３９】
ＨＶＩＣの発熱量はＶＳ電位が高い時に最大となり、最大の発熱量は第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂの飽和電流をＩｓａｔとして、ＶＳ×Ｉｓａｔに比例する。逆に、ＨＶＩＣの伝達遅延時間はＶＳ電位が低い時に最大となり、最大の遅延時間は第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂのオン電流をＩｏｎとして、Ｃ／Ｉｏｎに比例する。一般的に飽和電流Ｉｓａｔを低減する方法はオン電流Ｉｏｎの低減を伴うため、発熱を低減しようとすると伝達遅延時間が延びることとなる。即ち、第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂの発熱と伝達遅延時間はトレードオフの関係にある。
【００４０】
第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂの特徴として、オン電流Ｉｏｎはドリフト抵抗に強く依存し、飽和電流Ｉｓａｔはチャネル抵抗に強く依存する。上記トレードオフの最も簡単な改善方法は、第１ドリフト領域６ａ及び第２ドリフト領域６ｂの不純物濃度をそれぞれ高くしてドリフト抵抗を下げることである。これにより、飽和電流Ｉｓａｔや寄生容量Ｃを大きく変えることなく、オン電流Ｉｏｎのみを大きくすることができるため、トレードオフを改善することはできる。しかし、この方法は耐圧領域の不純物濃度を変えることと同義であるため、耐圧低下等を引き起こす可能性がある。
【００４１】
そこで、第１実施形態に係る半導体集積回路は、飽和電流ＩｓａｔやＣ／Ｉｏｎというパラメータに着目し、不純物濃度を変えることなく、第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂの発熱と遅延時間のトレードオフを改善するものである。
【００４２】
＜第１実施形態の比較例＞
ここで、図５及び図６を参照して、第１実施形態の比較例に係る半導体集積回路を説明する。図５は比較例に係る半導体集積回路の平面レイアウトであり、図５に示した左側の第１レベルシフト素子１０ａの拡大図を図６に示す。図５及び図６に示すように、比較例に係る半導体集積回路では、第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂが分割型ＳＳ方式で設けられている点は、第１実施形態に係る半導体集積回路と同様である。
【００４３】
図６に示すように、比較例に係る半導体集積回路では、第１レベルシフト素子１０ａの第１ドレイン領域７ａの幅（ドレイン幅）Ｗ１５が長くなり、ドレイン幅Ｗ１５が実効チャネル幅Ｗ１１と等しい点が、第１実施形態に係る半導体集積回路と異なる。第１ドリフト領域６ａの幅Ｗ１６は、第１ソース領域８ａ側から第１ドレイン領域７ａ側に亘って均一である。図６では、第１ドリフト領域６ａの平面パターンを斜線のハッチングで示す。また、ｐ−型の基体１とｎ型の第１ドリフト領域６ａとのｐｎ接合部分のうち、第１レベルシフト素子１０ａの伝達遅延時間に寄生容量が寄与する接合領域Ａ１２を破線で示す。
【００４４】
これに対して、第１実施形態に係る半導体集積回路では、図３に示すように、分割型ＳＳ方式において、第１レベルシフト素子１０ａの実効チャネル幅Ｗ１１をドレイン幅Ｗ１２よりも広くする。これにより、オン電流Ｉｏｎは、第１ドリフト領域６ａの平均幅によって決まるが、比較例に係る半導体集積回路と比較して第１ドリフト領域６ａの平均幅が狭くなるので、オン電流Ｉｏｎが減少する。一方、比較例に係る半導体集積回路の接合領域Ａ１２に対する接合領域Ａ１１の面積の減少分がオン電流Ｉｏｎの減少分を上回る。このため、パラメータＣ／Ｉｏｎを低減することができ、伝達遅延時間を小さくすることができる。
【００４５】
例えば、図３に示した第１実施形態に係る半導体集積回路の第１ドリフト領域６ａの平面形状を台形とみなし、図５に示した比較例に係る半導体集積回路の第１ドリフト領域６ａの平面形状を矩形とみなす。そして、第１実施形態に係る半導体集積回路の第１ドリフト領域６ａのドレイン側の辺の長さＷ１４をソース側の辺の長さＷ１３の１／２とし、第１実施形態に係る半導体集積回路の接合領域Ａ１１及び比較例に係る半導体集積回路の接合領域Ａ１２のそれぞれの長さＬ２を第１ドリフト領域６ａの長さＬ１の１／２とした場合、第１実施形態に係る半導体集積回路では、比較例に係る半導体集積回路に対して、第１ドリフト領域６ａの平均幅は約２５％減少し、接合領域Ａ１１は約３７．５％減少する。
【００４６】
また、第１実施形態に係る半導体集積回路のチャネルの構造は、比較例に係る半導体集積回路と同様であるので、飽和電流Ｉｓａｔはほとんど変わらないため、発熱量を抑制することができる。第２レベルシフト素子１０ｂも第１レベルシフト素子１０ａと同様の構成を有するため、上述した第１レベルシフト素子１０ａの効果と同様の効果を奏する。したがって、第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂの発熱と伝達遅延時間とのトレードオフを改善することができる。
【００４７】
＜第１実施形態の実施例＞
第１実施形態に係る半導体集積回路の実施例Ａ，Ｂを作製した。実施例Ａ，Ｂの実効チャネル幅は１９２．１μｍで共通とし、実施例Ａ，Ｂの実効チャネル幅を含むドレイン幅以外のパラメータを共通とした。実施例Ａのドレイン幅は１３８．７μｍとし、実施例Ｂのドレイン幅は実施例Ａのドレイン幅の１／２程度の６９．３μｍとした。実施例Ａ，Ｂについて、オン電流Ｉｏｎ、飽和電流Ｉｓａｔ、伝達遅延時間の測定結果を表１に示す。
【００４８】
【表１】
2020088287.tif 000003
【００４９】
表１から、ドレイン幅が相対的に小さい実施例Ｂでは、ドレイン幅が相対的に大きい実施例Ａと比較して、オン電流Ｉｏｎが低下するものの、伝達遅延時間が小さくなることが分かる。また、実施例Ｂでは、実施例Ａと比較して、飽和電流Ｉｓａｔはほとんど変化しないことが分かる。
【００５０】
＜第１実施形態の変形例＞
第１実施形態の変形例に係る半導体集積回路は、図７に示すように、分割型ＳＳ方式において、第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂの配置位置が、図２に示した第１実施形態に係る半導体集積回路と異なる。図７に示すように、第１レベルシフト素子１０ａは、ハイサイド回路部１００の左上の角部に設けられている。第２レベルシフト素子１０ｂは、ハイサイド回路部１００の左下の角部に設けられている。
【００５１】
図７の左上に示した第１レベルシフト素子１０ａの拡大図を図８に示す。第１レベルシフト素子１０ａは、ｐ−型の基体１の上部に設けられたｎ−型の第１ドリフト領域６ａと、第１ドリフト領域６ａの上部に選択的に設けられたｐ型のベース領域３を備える。ベース領域３は、曲率を有するように円弧状の平面パターンで設けられている。
【００５２】
更に、第１レベルシフト素子１０ａは、ベース領域３の上部に選択的に設けられたｎ＋型の第１ソース領域（第１主電極領域）８ａと、第１ソース領域８ａに対向するように、第１ドリフト領域６ａの上部に選択的に設けられたｎ＋型の第１ドレイン領域（第２主電極領域）７ａとを備える。第１ソース領域８ａ及び第１ドレイン領域７ａは、曲率を有するように円弧状の平面パターンで設けられている。第１ソース領域８ａは、第１ドレイン領域７ａよりも曲率をなす円弧の外周側に平面パターンとして位置する。
【００５３】
更に、第１レベルシフト素子１０ａは、第１ドレイン領域７ａ上から第１ソース領域８ａ上に亘って、ゲート絶縁膜（図示省略）を介して配置された第１ゲート電極（制御電極）９ａを備える。第１ゲート電極９ａは、曲率を有するように円弧状の平面パターンで設けられている。ここで、第１レベルシフト素子１０ａの実効チャネル幅Ｗ１７が、第１ドレイン領域７ａの幅（ドレイン幅）Ｗ１８よりも広い。実効チャネル幅Ｗ１７は、第１ゲート電極９ａとベース領域３とが重なり、第１ゲート電極（制御電極）９ａの直下に反転チャネルが形成される部分の曲率をなす円弧の長さとして定義される。ドレイン幅Ｗ１８は、第１ドレイン領域７ａの曲率をなす円弧の長さとして定義される。即ち、実効チャネル幅Ｗ１７及びドレイン幅Ｗ１８は、第１ゲート電極９ａ及び第１ドレイン領域７ａの曲率をなす円弧に沿って測られる。
【００５４】
図７の左下に示した第２レベルシフト素子１０ｂは、第１レベルシフト素子１０ａと鏡像関係で同様の構成を有する。第２レベルシフト素子１０ｂは、基体１の上部に設けられたｎ−型の第２ドリフト領域６ｂと、第２ドリフト領域６ｂの上部に選択的に設けられたｐ型のベース領域３とを備える。更に、第２レベルシフト素子１０ｂは、ベース領域３の上部に選択的に設けられたｎ＋型の第２ソース領域（第１主電極領域）８ｂと、第２ソース領域８ｂに対向するように、第２ドリフト領域６ｂの上部に選択的に設けられたｎ＋型の第２ドレイン領域（第２主電極領域）７ｂとを備える。更に、第２レベルシフト素子１０ｂは、第２ドレイン領域７ｂ上から第２ソース領域８ｂ上に亘って、ゲート絶縁膜（図示省略）を介して配置された第２ゲート電極（制御電極）９ｂを備える。また、第１実施形態の変形例に係る半導体集積回路の他の構成は、第１実施形態に係る半導体集積回路の他の構成と同様であるので、重複した説明を省略する。
【００５５】
第１実施形態の変形例に係る半導体集積回路によれば、第１実施形態に係る半導体集積回路と同様に、第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂの発熱と伝達遅延時間とのトレードオフを改善することができる。更に、第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂをハイサイド回路部１００の角部に設けることにより、電流の分布が均等になり、電流集中による破壊を防止することができる。更に、ＨＶＪＴ構造１０２がなす４つの角部のうち、上下左右で隣接する２つの角部に第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂを設けることにより、マスクのバラツキを補償することができる。なお、ＨＶＪＴ構造１０２がなす４つの角部のうちの対角である２つの角部に第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂを設けてもよい。
【００５６】
なお、図９に示すように、分割型ＳＳ方式において、ＨＶＪＴ構造１０２がなす４つの角部に４つの第１レベルシフト素子１０ａ、第２レベルシフト素子１０ｂ，第３レベルシフト素子１０ｃ及び第４レベルシフト素子１０ｄをそれぞれ設けてもよい。図９の右上に示す第３レベルシフト素子１０ｃは、第１レベルシフト素子１０ａと左右対称で同様の構成である。第３レベルシフト素子１０ｃは、基体１の上部に設けられたｎ型の第３ドリフト領域６ｃと、第３ドリフト領域６ｃの上部に選択的に設けられたｐ型のベース領域３とを備える。更に、第３レベルシフト素子１０ｃは、ベース領域３の上部に選択的に設けられたｎ＋型の第３ソース領域（第１主電極領域）８ｃと、第３ソース領域８ｃに対向するように、第３ドリフト領域６ｃの上部に選択的に設けられたｎ＋型の第３ドレイン領域（第２主電極領域）７ｃとを備える。更に、第３レベルシフト素子１０ｃは、第３ドレイン領域７ｃ上から第３ソース領域８ｃ上に亘って、ゲート絶縁膜（図示省略）を介して配置された第３ゲート電極（制御電極）９ｃを備える。
【００５７】
図９の右下に示す第４レベルシフト素子１０ｄは、第２レベルシフト素子１０ｂと左右対称で同様の構成である。第４レベルシフト素子１０ｄは、基体１の上部に設けられたｎ型の第４ドリフト領域６ｄと、第４ドリフト領域６ｄの上部に選択的に設けられたｐ型のベース領域３とを備える。更に、第４レベルシフト素子１０ｄは、ベース領域３の上部に選択的に設けられたｎ＋型の第４ソース領域（第１主電極領域）８ｄと、第４ソース領域８ｄに対向するように、第４ドリフト領域６ｄの上部に選択的に設けられたｎ＋型の第４ドレイン領域（第２主電極領域）７ｄとを備える。更に、第４レベルシフト素子１０ｄは、第４ドレイン領域７ｄ上から第４ソース領域８ｄ上に亘って、ゲート絶縁膜（図示省略）を介して配置されたゲート電極（制御電極）９ｄを備える。
【００５８】
（第２実施形態）
本発明の第２実施形態に係る半導体集積回路の等価回路は、図１に示した第１実施形態に係る半導体集積回路の等価回路と同様である。図１０に示すように、第２実施形態に係る半導体集積回路のハイサイド回路部１００は、ハイサイド回路領域１０１と、ハイサイド回路領域１０１の周囲に配置されたＨＶＪＴ構造１０２を備える。ＨＶＪＴ構造１０２の一部には、第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂが設けられている。第２実施形態に係る半導体集積回路では、第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂが、ｐ−型の分離領域１２でハイサイド回路領域１０１を囲う「非分割型ＳＳ方式」で形成されている点が、「分割型ＳＳ方式」である第１実施形態に係る半導体集積回路と異なる。
【００５９】
即ち、ハイサイド回路領域１０１の周囲の一部には、ｎ＋型のコンタクト領域１１が下向きのＵ字状に設けられている。ハイサイド回路領域１０１の周囲の他の一部には、コンタクト領域１１に対向してｐ−型の分離領域１２が上向きのＵ字状に設けられている。分離領域１２の上端はコンタクト領域１１の内部に含まれている。即ち、コンタクト領域１１のＵ字の開口幅よりも、分離領域１２のＵ字の開口幅の方が狭い。第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂは、ｐ−型の分離領域１２でハイサイド回路領域１０１と電気的に分離されている。ｐ−型の分離領域１２の外周には、ｎ−型のウェル領域６が環状に設けられている。
【００６０】
図１０に示した左側の第１レベルシフト素子１０ａの平面レイアウトの拡大図を図１１に示す。また、図１１のＡ−Ａ方向から見た断面図を図１２に示す。図１１及び図１２に示すように、第１レベルシフト素子１０ａは、ｐ−型の基体１の上部に設けられている。第１レベルシフト素子１０ａは、基体１の上部に設けられたｎ−型のウェル領域６の一部で構成される第１ドリフト領域と、第１ドリフト領域６の上部に選択的に設けられたｐ型のベース領域３を備える。
【００６１】
更に、第１レベルシフト素子１０ａは、ベース領域３の上部に選択的に設けられたｎ＋型の第１ソース領域（第１主電極領域）８ａと、第１ソース領域８ａに対向するように、第１ドリフト領域６の上部に選択的に設けられたｎ＋型の第１ドレイン領域（第２主電極領域）７ａとを備える。第１ソース領域８ａ及び第１ドレイン領域７ａの不純物濃度は、第１ドリフト領域６の不純物濃度よりも高い。更に、第１レベルシフト素子１０ａは、第１ドレイン領域７ａ上から第１ソース領域８ａ上に亘って、ゲート絶縁膜（図示省略）を介して配置された第１ゲート電極（制御電極）９ａを備える。
【００６２】
第２実施形態に係る半導体集積回路では、図１１に示すように、第１レベルシフト素子１０ａの実効チャネル幅Ｗ２１が、実効チャネル幅Ｗ２１と同一方向に沿って測られる第１ドレイン領域７ａの幅（ドレイン幅）Ｗ２２よりも狭い。実効チャネル幅Ｗ２１は、平面パターン上、第１ゲート電極９ａとベース領域３とが重なり、第１ゲート電極９ａの直下に反転チャネルが形成される部分のベース領域３の幅として定義される。第１ドリフト領域６の第１ソース領域８ａ側の辺の長さＷ２３は、第１ドリフト領域６の第１ドレイン領域７ａ側の辺の長さＷ２４よりも短い台形状の平面パターンをなす。図１０及び図１１では模式的に、第１レベルシフト素子１０ａの電流が流れる第１ドリフト領域６として機能する領域Ａ２３を斜線のハッチングで示す。
【００６３】
図１０に示した右側の第２レベルシフト素子１０ｂは、第１レベルシフト素子１０ａと左右対称で同様の構成である。第２レベルシフト素子１０ｂは、基体１の上部に設けられたｎ−型のウェル領域６の一部で構成される第２ドリフト領域と、第２ドリフト領域６の上部に選択的に設けられたｐ型のベース領域３とを備える。更に、第２レベルシフト素子１０ｂは、ベース領域３の上部に選択的に設けられたｎ＋型の第１主電極領域である第２ソース領域８ｂと、第２ソース領域８ｂに対向するように、第２ドリフト領域６の上部に選択的に設けられたｎ＋型の第２主電極領域である第２ドレイン領域７ｂとを備える。更に、第２レベルシフト素子１０ｂは、第２ドレイン領域７ｂ上から第２ソース領域８ｂ上に亘って、ゲート絶縁膜（図示省略）を介して配置された第２ゲート電極（制御電極）９ｂを備える。図１０では模式的に、第２レベルシフト素子１０ｂの電流が流れる第２ドリフト領域６として機能する領域Ａ２４を斜線のハッチングで示す。
【００６４】
また、図１０において、ｐ−型の基体１と第１レベルシフト素子１０ａのｎ−型の第１ドリフト領域６とのｐｎ接合部分のうち、第１レベルシフト素子１０ａの伝達遅延時間に寄生容量Ｃが寄与する接合領域Ａ２１を破線で示す。また、ｐ−型の基体１と第２レベルシフト素子１０ｂのｎ−型の第２ドリフト領域６とのｐｎ接合部分のうち、第２レベルシフト素子１０ｂの伝達遅延時間に寄生容量Ｃが寄与する接合領域Ａ２２を破線で示す。接合領域Ａ２１，Ａ２２は、ドレイン電位と略等電位となる領域であり、電位が大きく変動する領域である。接合領域Ａ２１，Ａ２２は、第１ドレイン領域７ａ及び第２ドレイン領域７ｂ近傍をそれぞれ含むように、ｐ−型の分離領域１２に沿ってそれぞれ延伸する。
【００６５】
＜第２実施形態の比較例＞
ここで、図１３及び図１４を参照して、第２実施形態の比較例に係る半導体集積回路を説明する。図１３は比較例に係る半導体集積回路の平面レイアウトであり、図１３に示した左側の第１レベルシフト素子１０ａの拡大図を図１４に示す。図１３及び図１４に示すように、比較例に係る半導体集積回路では、第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂが非分割型ＳＳ方式で設けられている点は、第２実施形態に係る半導体集積回路と同様である。
【００６６】
しかし、図１４に示すように、比較例に係る半導体集積回路では、第１レベルシフト素子１０ａの第１ドレイン領域７ａの幅（ドレイン幅）Ｗ２５が短くなり、ドレイン幅Ｗ２５が実効チャネル幅Ｗ２１と等しい点が、第２実施形態に係る半導体集積回路と異なる。第１レベルシフト素子１０ａの第１ドリフト領域６の幅Ｗ２６は、第１ソース領域８ａ側から第１ドレイン領域７ａ側に亘って均一である。図１３及び図１４では模式的に、第１レベルシフト素子１０ａの電流が流れる第１ドリフト領域６として機能する領域Ａ２７を斜線のハッチングで示す。
【００６７】
図１３に示した第２レベルシフト素子１０ｂも、第１レベルシフト素子１０ａと同様の構成を有する。図１３では模式的に、第２レベルシフト素子１０ｂの電流が流れる第２ドリフト領域６として機能する領域Ａ２８を斜線のハッチングで示す。また、図１３において、ｐ−型の基体１とｎ−型の第２ドリフト領域６とのｐｎ接合部分のうち、第１レベルシフト素子１０ａの伝達遅延時間に寄生容量Ｃが寄与する接合領域Ａ２５を破線で示す。また、ｐ−型の基体１とｎ−型の第２ドリフト領域６とのｐｎ接合部分のうち、第２レベルシフト素子１０ｂの伝達遅延時間に寄生容量Ｃが寄与する接合領域Ａ２６を破線で示す。
【００６８】
これに対して、第２実施形態に係る半導体集積回路によれば、図１１に示すように、非分割型ＳＳ方式において、第１レベルシフト素子１０ａのドレイン幅Ｗ２２を実効チャネル幅Ｗ２１よりも広くする。これにより、第１レベルシフト素子１０ａのオン電流Ｉｏｎはドリフト領域６の平均幅によって決まるが、比較例に係る半導体集積回路と比較してドリフト領域６の平均幅が広いため、第１レベルシフト素子１０ａのオン電流Ｉｏｎを増加させることができる。一方、非分割型ＳＳ方式の場合、第１レベルシフト素子１０ａの伝達遅延時間に寄生容量Ｃが寄与する接合領域Ａ２１は、ｐ−型の分離領域１２に沿って広がる大きな面積となるため、比較例に係る半導体集積回路の接合領域Ａ２５とほとんど変わらない。よって、Ｃ／Ｉｏｎのパラメータを低減することができ、伝達遅延時間を小さくすることができる。
【００６９】
また、第２実施形態に係る半導体集積回路のチャネルの構造は比較例に係る半導体集積回路と同様であり、飽和電流Ｉｓａｔはほとんど変わらないため、発熱を抑制することができる。また、第２レベルシフト素子１０ｂも第１レベルシフト素子１０ａと同様の構成を有するので、上述した第１レベルシフト素子１０ａの効果と同様の効果を奏する。したがって、非分割型ＳＳ方式において、第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂの発熱と伝達遅延時間とのトレードオフを改善することができる。
【００７０】
＜第２実施形態の実施例＞
第２実施形態に係る半導体集積回路の比較例Ａ及び実施例Ｃを作製した。比較例Ａ及び実施例Ｃの実効チャネル幅は１９２．１μｍで共通とし、比較例Ａ及び実施例Ｃの実効チャネル幅を含むドレイン幅以外のパラメータを共通とした。比較例Ａのドレイン幅は実効チャネル幅よりも小さい１３８．７μｍとし、実施例Ｃのドレイン幅は実効チャネル幅よりも大きい２３４．７μｍとした。比較例Ａ及び実施例Ｃについて、オン電流Ｉｏｎ、飽和電流Ｉｓａｔ、伝達遅延時間の測定結果を表２に示す。
【００７１】
【表２】
2020088287.tif 000004
【００７２】
表２から、実施例Ｃでは、比較例Ａと比較して、オン電流Ｉｏｎが増加し、伝達遅延時間が小さくなることが分かる。また、実施例Ｃでは、比較例Ａと比較して、飽和電流Ｉｓａｔはほとんど変化しないことが分かる。
【００７３】
＜第２実施形態の変形例＞
第２実施形態の変形例に係る半導体集積回路は、図１５に示すように、非分割型ＳＳ方式において、第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂの配置位置が、図１０に示した第２実施形態に係る半導体集積回路と異なる。図１５に示すように、第１レベルシフト素子１０ａは、ハイサイド回路部１００のＨＶＪＴ構造１０２がなす左下の角部に設けられている。第２レベルシフト素子１０ｂは、ハイサイド回路部１００のＨＶＪＴ構造１０２がなす右下の角部に設けられている。
【００７４】
図５の左下に示した第１レベルシフト素子１０ａの拡大図を図１６に示す。第１レベルシフト素子１０ａは、基体１の上部に設けられたｎ型の第１ドリフト領域６と、第１ドリフト領域６の上部に選択的に設けられたｐ型のベース領域３を備える。ベース領域３は、曲率を有するように円弧状の平面パターンで設けられている。
【００７５】
更に、第１レベルシフト素子１０ａは、ベース領域３の上部に選択的に設けられたｎ＋型の第１ソース領域（第１主電極領域）８ａと、第１ソース領域８ａに対向するように、第１ドリフト領域６の上部に選択的に設けられたｎ＋型の第１ドレイン領域（第２主電極領域）７ａとを備える。第１ソース領域８ａ及び第１ドレイン領域７ａは、曲率を有するように円弧状の平面パターンで設けられている。第１ドレイン領域７ａは、第１ソース領域８ａよりも曲率をなす円弧の外周側に平面パターンとして位置する。
【００７６】
更に、第１レベルシフト素子１０ａは、第１ドレイン領域７ａ上から第１ソース領域８ａ上に亘って、ゲート絶縁膜（図示省略）を介して配置された第１ゲート電極（制御電極）９ａを備える。第１ゲート電極９ａは、曲率を有するように円弧状の平面パターンで設けられている。
【００７７】
第２実施形態の変形例では、第１レベルシフト素子１０ａの実効チャネル幅Ｗ２７は、第１ドレイン領域７ａの幅（ドレイン幅）Ｗ２８よりも狭い。実効チャネル幅Ｗ２７は、第１ゲート電極９ａとベース領域３とが重なり、第１ゲート電極（制御電極）９ａの直下に反転チャネルが形成される部分の円弧の長さとして定義される。ドレイン幅Ｗ２８は、第１ドレイン領域７ａの円弧の長さとして定義される。
【００７８】
図１５の右下に示した第２レベルシフト素子１０ｂの構成は、第１レベルシフト素子１０ａの構成と同様であるので、重複した説明を省略する。また、第２実施形態の変形例に係る半導体集積回路の他の構成は、第２実施形態に係る半導体集積回路の他の構成と同様であるので、重複した説明を省略する。
【００７９】
第２実施形態の変形例に係る半導体集積回路によれば、第２実施形態に係る半導体集積回路と同様に、第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂの発熱と伝達遅延時間とのトレードオフを改善することができる。更に、第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂをハイサイド回路部１００のＨＶＪＴ構造１０２がなす角部に設けることにより、電流の分布が均等になり、電流集中による破壊を防止することができる。なお、第１レベルシフト素子１０ａ及び第２レベルシフト素子１０ｂと同様の第３レベルシフト素子及び第４レベルシフト素子を加え、合計４つのレベルシフト素子を、ハイサイド回路部１００のＨＶＪＴ構造１０２がなす４つの角部にそれぞれ設けてもよい。
【００８０】
（その他の実施形態）
上記のように、本発明は第１及び第２実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００８１】
例えば、上記の第１及び第２実施形態においては第１レベルシフト素子１０ａと第２レベルシフト素子１０ｂの２つのレベルシフト素子を有する場合と、第１レベルシフト素子１０ａ、第２レベルシフト素子１０ｂ，第３レベルシフト素子１０ｃ及び第４レベルシフト素子１０ｄの４つのレベルシフト素子を有する場合を主に例示的に示したが、レベルシフト素子の数は少なくとも１個あればよく、３つでも、５つ以上でも構わない。本明細書で、単に「レベルシフト素子」と呼ぶときは、第１レベルシフト素子１０ａ、第２レベルシフト素子１０ｂ，第３レベルシフト素子１０ｃ及び第４レベルシフト素子１０ｄ等の総称としての概念である。
【００８２】
また、本発明の第１及び第２実施形態において、基体１としてシリコン（Ｓｉ）基板を用いた半導体集積回路を例示したが例示に過ぎない。本発明の第１及び第２実施形態で説明した技術的思想は、ガリウムヒ素（ＧａＡｓ）等の化合物半導体を用いた半導体集積回路にも適用可能である。更に、本発明の第１及び第２実施形態で説明した技術的思想は、ＳｉＣ、窒化ガリウム（ＧａＮ）又はダイヤモンド等のワイドバンドギャップ半導体を用いた半導体集積回路にも適用可能である。更に、インジウムアンチモン（ＩｎＳｂ）等のナローギャップ半導体や半金属等を用いた半導体集積回路にも適用可能である。
【００８３】
このように、上記の第１及び第２実施形態が開示する技術内容の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本発明に含まれ得ることが明らかとなろう。また、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の例示的説明から妥当な、特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００８４】
１…基体
２…ウェル領域
３…ベース領域
４…ベースコンタクト領域
５ａ，５ｂ…分離領域
６、６ａ，６ｂ，６ｃ，６ｄ…ドリフト領域
７ａ，７ｂ，７ｃ，７ｄ…ドレイン領域
８ａ，８ｂ，８ｃ，８ｄ…ソース領域
９ａ，９ｂ，９ｃ，９ｄ…ゲート電極
１０ａ，１０ｂ，１０ｃ，１０ｄ…レベルシフト素子
１１…コンタクト領域
１２…分離領域
４１…ローサイド回路
４２…レベルシフト回路
４３…ハイサイド回路
４５…ｐＭＯＳトランジスタ
４６…ｎＭＯＳトランジスタ
５０…半導体集積回路
６０…電力変換部
６１…接続点
６５…ブートストラップダイオード
６６…ブートストラップコンデンサ
６７…負荷
６８…レベルシフト抵抗
６９…レベルシフト素子
７０…保護ダイオード
１００…ハイサイド回路部
１０１…ハイサイド回路領域
１０２…ＨＶＪＴ構造
１０３…ローサイド回路領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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