(57)【要約】【課題】コンタクトオープンの不良を低減させることができる構成を備えた半導体装置を提供する。【解決手段】半導体装置１０は、半導体層１１の主表面１９のうちソース領域１２に対応する領域に接続された第１電極部１７と、半導体層１１の主表面１９のうちドレイン領域１３に対応する領域に接続された第２電極部１８と、を含む。第１電極部１７は、ソース領域１２に対応する領域に接続された複数の第１コンタクト２３を有する。第２電極部１８は、ドレイン領域１３に対応する領域に接続された複数の第２コンタクト２４を有する。半導体層１１の主表面１９の面方向のうちの一方向をゲート電極１５のゲート幅方向と定義する。複数の第１コンタクト２３は、ゲート電極１５のゲート幅方向に沿って一列に配置されている。複数の第２コンタクト２４は、ゲート電極１５のゲート幅方向に沿って一列に配置されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
主表面（１９）を有し、前記主表面の面方向のうちの一方向に沿って前記主表面側にチャネルが発生する半導体層（１１）と、
前記半導体層のうち前記チャネルが発生する部分を挟むように前記半導体層の表層部に形成されたソース領域（１２）及びドレイン領域（１３）と、
前記チャネルの上方に形成されていると共に、前記主表面の面方向のうちの一方向に沿って形成されたゲート電極（１５）と、
前記半導体層の前記主表面のうち前記ソース領域に対応する領域に接続された第１電極部（１７）と、
前記半導体層の前記主表面のうち前記ドレイン領域に対応する領域に接続された第２電極部（１８）と、
を含み、
前記第１電極部は、前記ソース領域に対応する領域に接続された複数の第１コンタクト（２３）を有し、
前記第２電極部は、前記ドレイン領域に対応する領域に接続された複数の第２コンタクト（２４）を有し、
前記半導体層の前記主表面の面方向のうちの前記一方向を前記ゲート電極のゲート幅方向と定義すると、
前記複数の第１コンタクトは、前記ゲート電極の前記ゲート幅方向に沿って一列に配置され、
前記複数の第２コンタクトは、前記ゲート電極の前記ゲート幅方向に沿って一列に配置された半導体装置。
【請求項２】
前記複数の第１コンタクトは、前記ゲート電極の前記ゲート幅方向に沿って互いに離間して配置され、
前記複数の第２コンタクトは、前記ゲート電極の前記ゲート幅方向に沿って互いに離間して配置された請求項１に記載の半導体装置。
【請求項３】
前記半導体層の前記主表面の面方向において、前記ゲート幅方向に垂直な方向をゲート長方向と定義すると、
前記第１電極部は、前記ゲート長方向における前記第１コンタクトの幅よりも狭い幅の第１接続部（２６）を有し、
前記複数の第１コンタクトの隣同士が前記第１接続部によって前記ゲート幅方向に接続され、
前記第２電極部は、前記ゲート長方向における前記第２コンタクトの幅よりも狭い幅の第２接続部（２７）を有し、
前記複数の第２コンタクトの隣同士が前記第２接続部によって前記ゲート幅方向に接続された請求項１に記載の半導体装置。
【請求項４】
前記複数の第１コンタクトは、２個であり、
前記複数の第２コンタクトは、２個である請求項１ないし３のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来より、ゲート領域を挟んでソース領域とドレイン領域とが配置された半導体素子が、例えば特許文献１で提案されている。ソース領域は、ソース領域用のコンタクトに接続される１個のコンタクト領域を有する。ドレイン領域は、ドレイン領域用のコンタクトに接続される１個のコンタクト領域を有する。コンタクトは、配線に接続される電極である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−１２２７４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体技術の分野では、異物のスクリーニング等の検査検出率や製造工程の異物低減対策が継続して行われている。しかし、上記従来の技術では、ソース領域やドレイン領域に接続されるコンタクトは１個である。このため、コンタクトに異物が付着した場合、コンタクトオープンになる可能性がある。そして、コンタクトオープンの不良を低減する検査の手法は未だに確立されていない。したがって、コンタクトオープンの不良そのものを低減させる必要が生じている。
【０００５】
本発明は上記点に鑑み、コンタクトオープンの不良を低減させることができる構成を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、請求項１に記載の発明では、半導体装置は、主表面（１９）を有し、主表面の面方向のうちの一方向に沿って主表面側にチャネルが発生する半導体層（１１）を含む。
【０００７】
半導体装置は、半導体層のうちチャネルが発生する部分を挟むように半導体層の表層部に形成されたソース領域（１２）及びドレイン領域（１３）を含む。半導体装置は、チャネルの上方に形成されていると共に、主表面の面方向のうちの一方向に沿って形成されたゲート電極（１５）を含む。
【０００８】
半導体装置は、半導体層の主表面のうちソース領域に対応する領域に接続された第１電極部（１７）を含む。半導体装置は、半導体層の主表面のうちドレイン領域に対応する領域に接続された第２電極部（１８）を含む。
【０００９】
第１電極部は、ソース領域に対応する領域に接続された複数の第１コンタクト（２３）を有する。第２電極部は、ドレイン領域に対応する領域に接続された複数の第２コンタクト（２４）を有する。
【００１０】
半導体層の主表面の面方向のうちの一方向をゲート電極のゲート幅方向と定義する。複数の第１コンタクトは、ゲート電極のゲート幅方向に沿って一列に配置されている。複数の第２コンタクトは、ゲート電極のゲート幅方向に沿って一列に配置されている。
【００１１】
これによると、第１コンタクトが複数設けられているので、第１コンタクトの全てがコンタクトオープンになりにくくなる。同様に、第２コンタクトが複数設けられているので、第２コンタクトの全てがコンタクトオープンになりにくくなる。したがって、コンタクトオープンの不良を低減させることができる。
【００１２】
なお、この欄及び特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態に係る半導体装置の平面図である。
【図２】図１のII−II断面図である。
【図３】図１のIII−III断面図である。
【図４】第１実施形態に係る第１電極部の変形例を示した平面図である。
【図５】第２実施形態に係る半導体装置の平面図である。
【図６】第２実施形態に係る第１電極部の変形例を示した平面図である。
【図７】第２実施形態に係る第１電極部の変形例を示した平面図である。
【図８】第２実施形態に係る第１電極部の変形例を示した平面図である。
【図９】第２実施形態に係る第１電極部の変形例を示した平面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１５】
（第１実施形態）
以下、第１実施形態について図を参照して説明する。本実施形態に係る半導体装置は、例えばＮ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：MOSFET）である。
【００１６】
図１〜図３に示されるように、半導体装置１０は、Ｎ型の半導体層１１、Ｎ型のソース領域１２、Ｎ型のドレイン領域１３、ゲート酸化膜１４、ゲート電極１５、絶縁膜１６、第１電極部１７、及び第２電極部１８を含む。
【００１７】
図２及び図３に示されるように、半導体層１１は、主表面１９を有する。半導体層１１は、例えば、ＳＯＩ基板のシリコン層である。半導体層１１は、例えば単独のシリコン基板でも良い。
【００１８】
また、半導体層１１は、Ｐ型のウェル領域２０を有する。ウェル領域２０は、半導体層１１の主表面１９側に形成された一定の領域である。半導体層１１の主表面１９側には、半導体層１１の主表面１９の面方向のうちの一方向に沿って、チャネルが発生する。チャネルは、ウェル領域２０のうちの主表面１９側に発生する。
【００１９】
ソース領域１２及びドレイン領域１３は、半導体層１１の表層部に形成されたＮ型の領域である。「半導体層１１の表層部」とは、半導体層１１の厚み方向における主表面１９側の領域である。表層部には主表面１９が含まれる。電源側に電気的に接続されるＮ型の領域がドレイン領域１３となる。グランド側に電気的に接続されるＮ型の領域がソース領域１２となる。
【００２０】
ソース領域１２及びドレイン領域１３は、半導体層１１のうちチャネルが発生する部分を挟むように、ウェル領域２０のうちの主表面１９側に形成されている。つまり、ソース領域１２及びドレイン領域１３は、一定の間隔を空けて形成されている。
【００２１】
図２に示されるように、ゲート酸化膜１４は、半導体層１１の主表面１９のうちのチャネルが発生する領域に形成されている。ゲート酸化膜１４は、半導体層１１の主表面１９の酸化処理等によって形成される。ゲート酸化膜１４は、例えばＳｉＯ２等の絶縁膜である。
【００２２】
ゲート電極１５は、ゲート酸化膜１４の上に形成されている。すなわち、ゲート電極１５は、チャネルの上方に形成されている。ゲート電圧がゲート電極１５に印加されると、半導体層１１の表層部にチャネルが発生する。これにより、ドレイン・ソース間に電流が流れる。
【００２３】
また、図１に示されるように、ゲート電極１５は、半導体層１１の主表面１９の面方向のうちの一方向に沿って形成されている。つまり、ゲート電極１５は、直線状にレイアウトされている。ゲート電極１５は、例えばポリシリコンである。ポリシリコンは、例えばＣＶＤ法によって形成される。
【００２４】
ここで、半導体層１１の主表面１９の面方向のうちの一方向をゲート電極１５のゲート幅方向と定義する。また、半導体層１１の主表面１９の面方向において、ゲート幅方向に垂直な方向をゲート長方向と定義する。よって、ソース領域１２及びドレイン領域１３はゲート幅方向に沿って形成されていると共に、ゲート長方向において離間して位置していている。
【００２５】
図２及び図３に示されるように、絶縁膜１６は、主に、半導体層１１の主表面１９に形成されている。絶縁膜１６は、半導体層１１の主表面１９のうち、ソース領域１２及びドレイン領域１３に対応する領域、ゲート酸化膜１４及びゲート電極１５を覆っている。絶縁膜１６は、例えばシリコン酸化膜である。絶縁膜１６は、例えばＣＶＤ法によって形成される。
【００２６】
また、絶縁膜１６は、複数のホール２１、２２を有する。各ホール２１、２２はコンタクトホールである。第１ホール２１は、２個設けられている。第１ホール２１は、半導体層１１の主表面１９のうち、ソース領域１２に対応する領域に通じている。２個の第１ホール２１は、ゲート電極１５のゲート幅方向に沿って一列に配置されている。
【００２７】
第２ホール２２は、２個設けられている。第２ホール２２は、半導体層１１の主表面１９のうち、ドレイン領域１３に対応する領域に通じている。２個の第２ホール２２は、ゲート電極１５のゲート幅方向に沿って一列に配置されている。なお、絶縁膜１６は、ゲート電極１５に通じる図示しないコンタクトホールも有している。
【００２８】
第１電極部１７は、ソース用の電極である。第１電極部１７は、半導体層１１の主表面１９のうちソース領域１２に対応する領域に接続されている。第１電極部１７は、ソース領域１２に対応する領域に接続された２個の第１コンタクト２３を有する。
【００２９】
２個の第１コンタクト２３は、２個の第１ホール２１にそれぞれ埋められている。すなわち、図１に示されるように、２個の第１コンタクト２３がゲート電極１５のゲート幅方向に沿って一列に配置されている。言い換えると、ゲート長方向において、ゲート電極１５から一方の第１コンタクト２３までの距離と、ゲート電極１５から他方の第１コンタクト２３までの距離と、が同じである。
【００３０】
本実施形態では、２個の第１コンタクト２３は、ゲート電極１５のゲート幅方向に沿って互いに離間して配置されている。つまり、２個の第１コンタクト２３は、ゲート幅方向に沿って離れて位置している。
【００３１】
第２電極部１８は、ドレイン用の電極である。第２電極部１８は、半導体層１１の主表面１９のうちドレイン領域１３に対応する領域に接続されている。第２電極部１８は、ドレイン領域１３に対応する領域に接続された複数の第２コンタクト２４を有する。
【００３２】
２個の第２コンタクト２４は、２個の第２ホール２２にそれぞれ埋められている。すなわち、２つの第２コンタクト２４がゲート電極１５のゲート幅方向に沿って一列に配置されている。ゲート長方向において、ゲート電極１５から一方の第２コンタクト２４までの距離と、ゲート電極１５から他方の第２コンタクト２４までの距離と、が同じである。２個の第２コンタクト２４は、ゲート電極１５のゲート幅方向に沿って互いに離間して配置されている。
【００３３】
各コンタクト２３、２４の平面形状は、例えば正方形である。各コンタクト２３、２４の平面形状は、長方形でも良い。各コンタクト２３、２４は、例えば、Ａｌ、Ｃｕ、Ｗ等の金属材料である。各コンタクト２３、２４は、図示しない配線に接続される。各コンタクト２３、２４は、例えばＣＶＤ法によって形成される。
【００３４】
図１に示されるように、本実施形態では、ゲート電極１５がゲート長方向に２本形成されている。また、ウェル領域２０がゲート幅方向に互いに離間して２箇所形成されている。半導体層１１の主表面１９の面方向において、２箇所のウェル領域２０は２本のゲート電極１５と交差している。
【００３５】
一方のウェル領域２０において、ソース領域１２は、ウェル領域２０のうち２本のゲート電極１５の間に位置している。ドレイン領域１３は、ウェル領域２０のうち２本のゲート電極１５に挟まれていない位置に形成されている。つまり、ゲート長方向に２個の半導体素子２５が形成されている。ソース領域１２は２個の半導体素子２５に共通になっている。
【００３６】
他方のウェル領域２０も同じ構造である。したがって、図１には４個の半導体素子２５が１つのセルとして示されている。なお、セルはデジタルセルとして構成されていても良いし、アナログセルとして構成されていても良い。
【００３７】
以上説明したように、半導体装置１０には第１コンタクト２３が２個設けられているので、第１コンタクト２３の両方がコンタクトオープンになりにくくなる。同様に、第２コンタクト２４が２個設けられているので、第２コンタクト２４の全てがコンタクトオープンになりにくくなる。したがって、半導体装置１０におけるコンタクトオープンの不良を低減させることができる。
【００３８】
発明者らは、各コンタクト２３、２４を２個設けた半導体装置１０を多数形成すると共に、コンタクトオープンとなった半導体装置１０の数を調べた。その結果、コンタクトオープンの半導体装置１０はほぼ０であった。この結果から、コンタクトオープンの不良を低減できたことがわかった。
【００３９】
また、半導体層１１に電流が流れることで、半導体層１１の温度上昇と共にスイッチング時間が増加する等の温度特性が生じることが知られている。しかし、各コンタクト２３、２４がゲート幅方向に一列に配置されている。言い換えると、ゲート長方向において、ゲート電極１５から各第１コンタクト２３までの距離が同じであるので、ゲート長方向において電流が流れる範囲を最小限に留めることができる。すなわち、ゲート長方向において熱が発生する範囲を最小限に留めることができる。したがって、各コンタクト２３、２４の数が２個であるとしても、温度特性に強い半導体装置１０を提供することができる。
【００４０】
また、半導体装置１０には各コンタクト２３、２４が２個設けられているので、１個設けられる場合よりも製造ばらつきに強い半導体装置１０を得ることができる。さらに、２個の第１コンタクト２３のうちの一方がコンタクトオープンになったとしても、他方の電気的接続は保たれている。よって、半導体素子２５の動作速度の低下を防止することができる。
【００４１】
変形例として、図４に示されるように、第１電極部１７は３個の第１コンタクト２３を有していても良い。この場合、３個の第１コンタクト２３がゲート幅方向に沿って一列に設けられる。また、第１コンタクト２３は３個に限られず、４個以上設けられていても良い。第２電極部１８についても同様である。
【００４２】
（第２実施形態）
本実施形態では、主に、第１実施形態と異なる部分について説明する。図５に示されるように、第１電極部１７は、第１接続部２６を有する。第１接続部２６は、ゲート長方向における第１コンタクト２３の幅よりも狭い幅の電極である。第１接続部２６は、第１コンタクト２３の一方と他方とを接続する。第１接続部２６は、ゲート長方向における各第１コンタクト２３の中央に接続されている。
【００４３】
また、第２電極部１８は、第２接続部２７を有する。第２接続部２７は、ゲート長方向における第２コンタクト２４の幅よりも狭い幅の電極である。第２接続部２７は、第２コンタクト２４の一方と他方とを接続する。第２接続部２７は、ゲート長方向における各第２コンタクト２４の中央に接続されている。
【００４４】
各接続部２６、２７は、絶縁膜１６に形成されたコンタクトホールに埋められている。第１接続部２６はソース領域１２に接続されている。第２接続部２７はドレイン領域１３に接続されている。
【００４５】
したがって、２個の第１コンタクト２３は、第１接続部２６によってゲート幅方向に接続されている。また、２個の第２コンタクト２４は、第２接続部２７によってゲート幅方向に接続されている。これにより、配線と各コンタクト２３、２４との接続面積が各接続部２６、２７の面積だけ増えるので、コンタクトオープンの不良をさらに低減することができる。
【００４６】
変形例として、図６に示されるように、第１接続部２６は、ゲート長方向における各第１コンタクト２３の一端側に接続されていても良い。もちろん、第１接続部２６は、ゲート長方向における各第１コンタクト２３の他端側に接続されていても良い。これは、第２コンタクト２４についても同様である。
【００４７】
変形例として、第１電極部１７は、複数の第１接続部２６を有していても良い。例えば図７に示されるように、２本の第１接続部２６がゲート長方向における各第１コンタクト２３の両端に接続される。あるいは、図８に示されるように、２本の第１接続部２６がゲート長方向における各第１コンタクト２３の両端以外の位置に接続される。第１接続部２６は２本に限られず、３本以上でも良い。これは、第２電極部１８についても同様である。
【００４８】
変形例として、図９に示されるように、３個の第１コンタクト２３の隣同士が第１接続部２６によってゲート幅方向に接続されていても良い。接続方法は図６〜図８に示された方法と同じでも良い。もちろん、４個以上の第１コンタクト２３にも適用できる。これは、第２コンタクト２４についても同様である。
【００４９】
（他の実施形態）
上記各実施形態で示された半導体装置１０の構成は一例であり、上記で示した構成に限定されることなく、他の構成とすることもできる。例えば、半導体装置１０は、図２及び図３に示された素子構造に限定されない。ＭＯＳＦＥＴはＰ型として構成されていても良い。また、ソース領域１２やドレイン領域１３にはコンタクト用のＮ＋型領域が形成されていても良い。この場合、各コンタクト２３、２４はコンタクト用の領域に接続される。
【００５０】
上記各実施形態では、各コンタクト２３、２４は２個ずつであるが、これは各コンタクト２３、２４が同数であることを限定するものではない。各コンタクト２３、２４は複数の個数であり、かつ、異なる個数に設定されていても良い。
【符号の説明】
【００５１】
１０        半導体装置
１１        半導体層
１２        ソース領域
１３        ドレイン領域
１５        ゲート電極
１７、１８  電極部
１９        主表面
２３、２４  コンタクト
２６、２７  接続部
【図１】
2020088138.tif 000003
【図２】
2020088138.tif 000004
【図３】
2020088138.tif 000005
【図４】
2020088138.tif 000006
【図５】
2020088138.tif 000007
【図６】
2020088138.tif 000008
【図７】
2020088138.tif 000009
【図８】
2020088138.tif 000010
【図９】
2020088138.tif 000011