(57)【要約】【課題】センサ素子に蓄えられている電荷に対する分解能を向上させることが可能なセンサ装置を提供することにある。【解決手段】実施形態に係るセンサ装置は、スイッチと、制御回路と、Ａ／Ｄ変換器とを具備する。スイッチは、電荷を蓄えることが可能なセンサ素子に接続され、センサ素子に蓄えられた電荷を当該センサ素子から読み出すために設けられる。制御回路は、センサ素子に蓄えられた電荷を部分的に順次読み出すようにスイッチを制御する。Ａ／Ｄ変換器は、スイッチに接続され、当該スイッチを介して部分的に読み出された電荷毎に、当該電荷に応じたアナログ信号をＡ／Ｄ変換したデジタル信号を出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電荷を蓄えることが可能なセンサ素子に接続され、前記センサ素子に蓄えられた電荷を当該センサ素子から読み出すために設けられたスイッチと、
前記センサ素子に蓄えられた電荷を部分的に順次読み出すように前記スイッチを制御する制御回路と、
前記スイッチに接続され、当該スイッチを介して部分的に読み出された電荷毎に、当該電荷に応じたアナログ信号をＡ／Ｄ変換したデジタル信号を出力するＡ／Ｄ変換器と
を具備するセンサ装置。
【請求項２】
前記部分的に読み出された電荷毎に前記Ａ／Ｄ変換器から出力されたデジタル信号を積算する積算器を更に具備する請求項１記載のセンサ装置。
【請求項３】
前記制御回路は、前記Ａ／Ｄ変換器から出力されたデジタル信号に基づいて前記スイッチを制御する請求項１記載のセンサ装置。
【請求項４】
前記制御回路は、
前記Ａ／Ｄ変換器から出力されたデジタル信号の値が予め定められた値以下でない場合、前記センサ素子から更に電荷を読み出すように前記スイッチを制御し、
前記Ａ／Ｄ変換器から出力されたデジタル信号の値が前記予め定められた値以下である場合、前記センサ素子とは異なるセンサ素子からの電荷の読み出しを開始するように前記スイッチを制御する
請求項３記載のセンサ装置。
【請求項５】
前記Ａ／Ｄ変換器は、
前記センサ素子と接続される第１入力端子と所定電位が印加される第２入力端子とを有する演算増幅器と、
前記第１入力端子と前記演算増幅器の出力端子との間に並列に接続される帰還容量、リセットスイッチ及び抵抗と、
前記演算増幅器の出力端子と接続される比較器と
を含む
請求項４記載のセンサ装置。
【請求項６】
前記制御回路は、前記センサ素子に蓄えられた電荷の一部である第１電荷を読み出すように前記スイッチを制御し、当該第１電荷が読み出された後に当該センサ素子に残存している電荷の一部である第２電荷を読み出すように前記スイッチを更に制御し、
前記スイッチを制御することによって前記第２電荷が読み出される第２時間は、前記スイッチを制御することによって前記第１電荷が読み出される第１時間以上である
請求項１記載のセンサ装置。
【請求項７】
前記第１時間及び前記第２時間は、それぞれ予め定められた時間である請求項６記載のセンサ装置。
【請求項８】
前記第２時間は、前記第１電荷に応じたアナログ信号をＡ／Ｄ変換したデジタル信号に基づいて決定される請求項６記載のセンサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、センサ駆動回路に関する。
【背景技術】
【０００２】
一般に、例えば入射光に応じた電荷を発生する光電変換素子を含むセンサ素子にはセンサ駆動回路が接続されている。また、このようなセンサ駆動回路は、Ａ／Ｄ変換器を備える。
【０００３】
上記したセンサ素子には光電変換素子で発生した電荷が蓄えられており、センサ駆動回路は、Ａ／Ｄ変換器により、当該電荷（アナログ信号）をデジタル信号に変換して出力することができる。このようにセンサ駆動回路（Ａ／Ｄ変換器）から出力されたデジタル信号は、各種処理に用いることができる。
【０００４】
ここで、上記したセンサ素子に蓄えられている電荷に対する分解能はＡ／Ｄ変換器に備えられる演算増幅器のビット幅に制限されるが、当該分解能を向上させることが望まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１１２０７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明が解決しようとする課題は、センサ素子に蓄えられている電荷に対する分解能を向上させることが可能なセンサ駆動回路を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態に係るセンサ駆動回路は、スイッチと、制御回路と、Ａ／Ｄ変換器とを具備する。前記スイッチは、電荷を蓄えることが可能なセンサ素子に接続され、前記センサ素子に蓄えられた電荷を当該センサ素子から読み出すために設けられる。前記制御回路は、前記センサ素子に蓄えられた電荷を部分的に順次読み出すように前記スイッチを制御する。前記Ａ／Ｄ変換器は、前記スイッチに接続され、当該スイッチを介して部分的に読み出された電荷毎に、当該電荷に応じたアナログ信号をＡ／Ｄ変換したデジタル信号を出力する。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係るセンサモジュールの概略構成を示す図。
【図２】センサパネルの回路構成の一例を示す図。
【図３】センサ駆動回路に備えられる信号読み出し回路の構成の一例を示す図。
【図４】本実施形態の比較例におけるセンサ駆動回路の動作の一例について説明するための図。
【図５】本実施形態におけるセンサ駆動回路の動作の一例について説明するための図。
【図６】本実施形態の比較例におけるＡ／Ｄ分解能について説明するための図。
【図７】本実施形態におけるＡ／Ｄ分解能について説明するための図。
【図８】本実施形態の比較例において得ることが可能なデジタル信号を概念的に示す図。
【図９】本実施形態において得ることが可能なデジタル信号を概念的に示す図。
【図１０】第２実施形態におけるセンサ駆動回路の動作の一例について説明するための図。
【図１１】帰還容量及びリセットスイッチと並列に接続された抵抗を備える信号読み出し回路の構成の一例を示す図。
【図１２】第３実施形態におけるセンサ駆動回路の動作の一例について説明するための図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、各実施形態について説明する。  
なお、開示はあくまで一例に過ぎず、当業者において、発明の趣旨を保っての定義変更について容易に想到するものについては、当然に本発明の範囲に含有される。また、図面は、説明をより明確にするため、実際の態様に比べて模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。各図において、連続して配置される同一または類似の要素については符号を省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。
【００１０】
（第１実施形態）  
まず、第１実施形態について説明する。図１は、本実施形態に係るセンサモジュール（センサ装置）の概略構成を示す。
【００１１】
図１に示すセンサモジュール１０は、センサパネル１１及びセンサ駆動回路１２を備える。
【００１２】
センサパネル１１には、例えば画面（パネル）に照射された光（入射光）に応じた電荷を発生する光電変換素子を有する複数のセンサ素子が例えばマトリクス状に配置されている。なお、センサパネル１１に配置されている複数のセンサ素子の各々は、当該センサ素子が有する光電変換素子で発生した電荷を蓄えることが可能なように構成されている。
【００１３】
センサパネル１１（当該センサパネル１１に配置されている複数のセンサ素子の各々）は、ゲート線１３及び信号線１４を介してセンサ駆動回路１２と電気的に接続されている。
【００１４】
センサ駆動回路１２は、上記したセンサ素子に蓄えられた電荷を当該センサ素子から読み出して、当該読み出された電荷に応じた電気信号を出力するための回路である。センサ駆動回路１２は、ゲート駆動回路１２１、信号読み出し回路１２２及び制御回路１２３を備える。
【００１５】
ゲート駆動回路１２１は、センサパネル１１に配置されている複数のセンサ素子の各々とゲート線１３を介して接続される。ゲート駆動回路１２１は、当該センサ素子に蓄えられた電荷を読み出すために当該センサ素子に備えられるセンサスイッチを駆動するための回路である。
【００１６】
信号読み出し回路１２２は、センサパネル１１に配置されている複数のセンサ素子の各々から電荷を読み出し、当該電荷に応じたアナログ信号をＡ／Ｄ変換したデジタル信号を出力するための回路である。
【００１７】
制御回路１２３は、信号読み出し回路１２２によるセンサ素子からの電荷の読み出しを制御するための回路である。
【００１８】
図２は、図１に示すセンサパネル１１の回路構成の一例を示す。センサパネル１１には、上記したように複数のセンサ素子がマトリクス状に配置されている。なお、図２においては、便宜的に、４つのセンサ素子１１１〜１１４のみが示されている。
【００１９】
以下、図２に示す４つのセンサ素子１１１〜１１４のうちのセンサ素子１１１の構成について説明する。
【００２０】
センサ素子１１１は、光電変換素子１１１ａ、電荷保持容量（センサ画素容量）１１１ｂ及びセンサスイッチ１１１ｃを備える。
【００２１】
光電変換素子１１１ａは、上記したようにセンサパネル１１に照射された光に応じた電荷を発生する素子である。光電変換素子１１１ａとしては例えばフォトダイオード等が用いられるが、当該光電変換素子１１１ａは、入射光に応じて電荷を発生するものであれば他のものであってもよい。また、光電変換素子１１１ａは単独である必要はなく、例えば複数の光電変換素子を束ねてひとつのセンサ素子としてもよい。
【００２２】
電荷保持容量１１１ｂは、光電変換素子１１１ａで発生した電荷を蓄えるためのキャパシタ（コンデンサ）であり、当該光電変換素子１１１ａと電気的に接続されている。
【００２３】
センサスイッチ１１１ｃは、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を含む。センサスイッチ１１１ｃは、例えば、複数のセンサ素子が配列する列に沿って延びるゲート線１３（センサゲート線）と当該複数のセンサ素子が配列する行に沿って延びる信号線１４（センサ信号線）とが交差する位置近傍に配置されている。
【００２４】
センサスイッチ１１１ｃのゲート電極は、対応するゲート線１３と電気的に接続されている。センサスイッチ１１１ｃのソース電極は、対応する信号線１４と電気的に接続されている。センサスイッチ１１１ｃのドレイン電極は、電荷保持容量１１１ｂと電気的に接続されている。なお、センサスイッチ１１１ｃのドレイン電極が信号線と１３と接続され、当該センサスイッチ１１１ｃのソース電極が電荷保持容量１１１ｂと接続される構成であってもよい。
【００２５】
ここで、上記したようにゲート線１３は、センサ駆動回路１２に備えられるゲート駆動回路１２１と接続されている。また、信号線１４は、センサ駆動回路１２に備えられる信号読み出し回路１２２と接続されている。
【００２６】
ゲート駆動回路１２１は、ゲート線１３にオン電圧を順次印加して、当該ゲート線１３に電気的に接続されたセンサスイッチ１１１ｃのゲート電極にオン電圧を供給する。センサスイッチ１１１ｃのゲート電極にオン電圧が供給された場合、当該センサスイッチ１１１ｃのソース電極−ドレイン電極間が導通する。
【００２７】
これにより、電荷保持容量１１１ｂに蓄えられている電荷（つまり、光電変換素子１１１ａで発生した電荷）が信号線１４を介して出力され、当該信号線１４と接続されている信号読み出し回路１２２は、当該電荷を読み出すことができる。
【００２８】
ここでは、センサ素子１１１の構成についてのみ説明したが、他のセンサ素子（センサ素子１１２〜１１４）についても同様の構成を有する。
【００２９】
図３は、センサ駆動回路１２に備えられる信号読み出し回路１２２の構成の一例を示す。信号読み出し回路１２２は、読み出しスイッチ１２２ａ、演算増幅器１２２ｂ、帰還容量１２２ｃ、リセットスイッチ１２２ｄ、比較器１２２ｅ及び積算器１２２ｆを備える。
【００３０】
読み出しスイッチ１２２ａは、センサパネル１１に配置されているセンサ素子の各々に接続され、当該センサ素子（電荷保持容量）に蓄えられた電荷を当該センサ素子から読み出すために設けられている。
【００３１】
読み出しスイッチ１２２ａは、センサ駆動回路１２に備えられる制御回路１２３による制御に基づいて、センサ素子から電荷を読み出すことが可能な状態（オン状態）及び当該センサ素子からの電荷の読み出しを停止した状態（オフ状態）を切り替える。
【００３２】
なお、センサパネル１１には複数のセンサ素子が配置されているが、読み出しスイッチ１２２ａを介して信号読み出し回路１２２によって電荷が読み出されるセンサ素子は、上記したゲート駆動回路１２１によってゲート電極にオン電圧が供給されているセンサスイッチを備えるセンサ素子である。換言すれば、信号読み出し回路１２２によって電荷が読み出されるセンサ素子は、ゲート線にオン電圧を印加するゲート駆動回路１２１によって順次選択される。
【００３３】
演算増幅器１２２ｂは、非反転入力端子（＋）、反転入力端子（−）及び出力端子を有する。非反転入力端子には基準電圧が入力され、反転入力端子には読み出しスイッチ１２２ａが電気的に接続されている。
【００３４】
また、演算増幅器１２２ｂの反転入力端子及び出力端子間には帰還容量１２２ｃが接続され、負帰還回路が構成されている。なお、上記した演算増幅器１２２ｂ及び帰還容量１２２ｃは、積分器（積分回路）に相当する。
【００３５】
リセットスイッチ１２２ｄは、帰還容量１２２ｃに並列に接続されている。信号読み出し回路１２２においては、リセットスイッチ１２２ｄをオン状態とすることによって、上記した積分器をリセットすることができる。
【００３６】
比較器１２２ｅは、演算増幅器１２２ｂの出力端子と電気的に接続されており、当該演算増幅器１２２ｂの出力信号と比較信号とを比較する。
【００３７】
本実施形態において、上記した演算増幅器１２２ｂ、帰還容量１２２ｃ、リセットスイッチ１２２ｄ及び比較器１２２ｅは、アナログ信号をＡ／Ｄ変換してデジタル信号を出力するためのＡ／Ｄ変換器を構成する。
【００３８】
ここで、信号読み出し回路１２２が演算増幅器１２２ｂ、帰還容量１２２ｃ、リセットスイッチ１２２ｄ及び比較器１２２ｅを備える（つまり、積算器１２２ｆを備えない）構成のセンサ駆動回路を本実施形態の比較例とし、図４を参照して、当該比較例に係るセンサ駆動回路の動作の一例について説明する。
【００３９】
ここでは、センサパネル１１に配置されている複数のセンサ素子のうち、センサスイッチ１を備えるセンサ素子（以下、第１センサ素子と表記）及びセンサスイッチ２を備えるセンサ素子（以下、第２センサ素子と表記）から順次電荷を読み出す場合の動作について説明する。
【００４０】
まず、第１センサ素子から電荷を読み出す場合、図４に示す時刻ｔ１１において、ゲート駆動回路１２１からセンサスイッチ１のゲート電極にオン電圧が供給されることによって、センサスイッチ１のソース電極−ドレイン電極間が導通する。また、時刻ｔ１１においては、読み出しスイッチ１２２ａをオン状態とする。
【００４１】
これにより、第１センサ素子（第１センサ素子に備えられる電荷保持容量）に蓄えられている電荷がセンサスイッチ１及び読み出しスイッチ１２２ａを介して信号読み出し回路１２２に入力可能となり、当該電荷の読み出しが開始される。
【００４２】
ここで、時刻ｔ１２に到達した場合、第１センサ素子からの電荷の読み出しを終了する。この場合、センサスイッチ１のゲート電極に対するオン電圧の供給を停止するとともに、読み出しスイッチ１２２ａをオフ状態とする（つまり、第１センサ素子からの電荷の読み出しを停止する）。時刻ｔ１２は、時刻ｔ１１に対して、第１センサ素子から全ての電荷を読み出すことが可能な時間が加算された時刻であるものとする。
【００４３】
なお、第１センサ素子から読み出された電荷は、Ａ／Ｄ変換器によってデジタル信号に変換される。これによれば、第１センサ素子から読み出された電荷に応じたアナログ信号をＡ／Ｄ変換したデジタル信号がＡ／Ｄ変換器から出力される。
【００４４】
上記したＡ／Ｄ変換が完了した場合、リセットスイッチ１２２ｄをオン状態とすることによって積分器がリセットされる。積分器のリセットが完了すると、リセットスイッチ１２２ｄをオフ状態とする。
【００４５】
次に、第２センサ素子から電荷を読み出す場合、時刻ｔ１３において、ゲート駆動回路１２１からセンサスイッチ２のゲート電極にオン電圧が供給されることによって、センサスイッチ２のソース電極−ドレイン電極間が導通する。また、時刻ｔ１３においては、読み出しスイッチ１２２ａをオン状態とする。
【００４６】
これにより、第２センサ素子（第２センサ素子に備えられる電荷保持容量）に蓄えられている電荷がセンサスイッチ２及び読み出しスイッチ１２２ａを介して信号読み出し回路１２２に入力可能となり、当該電荷の読み出しが開始される。
【００４７】
ここで、時刻ｔ１４に到達した場合、第２センサ素子からの電荷の読み出しを終了する。この場合、センサスイッチ２のゲート電極に対するオン電圧の供給を停止するとともに、読み出しスイッチ１２２ａをオフ状態とする（つまり、第２センサ素子からの電荷の読み出しを停止する）。時刻ｔ１４は、時刻ｔ１３に対して、第２センサ素子から全ての電荷を読み出すことが可能な時間が加算された時刻であるものとする。
【００４８】
なお、第２センサ素子から読み出された電荷は、Ａ／Ｄ変換器によってデジタル信号に変換される。これによれば、第２センサ素子から読み出された電荷に応じたアナログ信号をＡ／Ｄ変換したデジタル信号がＡ／Ｄ変換器から出力される。
【００４９】
上記したＡ／Ｄ変換が完了した場合、リセットスイッチ１２２ｄをオン状態とすることによって積分器がリセットされる。積分器のリセットが完了すると、リセットスイッチ１２２ｄをオフ状態とする。
【００５０】
ここでは第１センサ素子及び第２センサ素子から電荷を読み出す場合について説明したが、他のセンサ素子からも同様に電荷が読み出される。
【００５１】
ここで、本実施形態の比較例においては、例えば第１センサ素子に蓄えられている電荷を全て読み出し、Ａ／Ｄ変換器によって当該読み出された電荷（アナログ信号）がＡ／Ｄ変換されるが、この電荷に対する分解能（以下、Ａ／Ｄ分解能と表記）は、当該Ａ／Ｄ変換器を構成する演算増幅器のビット幅に制限される。
【００５２】
しかしながら、センサ素子に蓄えられている電荷に対して精度の高いデジタル信号を出力するためには、上記したＡ／Ｄ分解能を向上させる必要がある。
【００５３】
そこで、本実施形態においては、制御回路１２３がセンサ素子に蓄えられている電荷を部分的に順次読み出すように読み出しスイッチ１２２ａを制御する構成を有する。
【００５４】
このような構成の場合、Ａ／Ｄ変換器は、制御回路１２３の読み出しスイッチ１２２ａに対する制御によって部分的に読み出された電荷毎に、当該電荷に応じたアナログ信号をＡ／Ｄ変換したデジタル信号を出力する。
【００５５】
ここで、本実施形態において、信号読み出し回路１２２は、図３に示すようにＡ／Ｄ変換器（比較器）と電気的に接続された積算器１２２ｆを備える。
【００５６】
積算器１２２ｆは、上記したように部分的に読み出された電荷毎にＡ／Ｄ変換器から出力されるデジタル信号の各々を積算して出力する。
【００５７】
以下、図５を参照して、本実施形態におけるセンサ駆動回路の動作（センサ素子からの電荷の読み出し動作）の一例について説明する。ここでは、上記した図４と同様に、センサパネル１１に配置されている複数のセンサ素子のうち、センサスイッチ１を備える第１センサ素子及びセンサスイッチ２を備える第２センサ素子から順次電荷を読み出す場合の動作について説明する。
【００５８】
まず、第１センサ素子から電荷を読み出す場合、図５に示す時刻ｔ２１において、ゲート駆動回路１２１からセンサスイッチ１のゲート電極にオン電圧が供給されることによって、センサスイッチ１のソース電極−ドレイン電極間が導通する。また、時刻ｔ２１においては、読み出しスイッチ１２２ａをオン状態とする。
【００５９】
これにより、第１センサ素子（第１センサ素子に備えられる電荷保持容量）に蓄えられている電荷がセンサスイッチ１及び読み出しスイッチ１２２ａを介して信号読み出し回路１２２に入力可能となり、当該電荷の読み出しが開始される。
【００６０】
ここで、上記した本実施形態の比較例においては、第１センサ素子に蓄えられている電荷の読み出しが開始された場合、当該電荷を全て読み出すまで読み出しスイッチ１２２ａのオン状態が維持されるが、本実施形態において、制御回路１２３は、当該電荷の一部が読み出された時点で読み出しスイッチ１２２ａを一旦オフ状態とする。なお、制御回路１２３は、読み出しスイッチ１２２ａがオン状態にされた後、例えば第１センサ素子に蓄えられている電荷の全てが読み出される時間よりも短い時間間隔で読み出しスイッチ１２２ａをオフ状態とする。
【００６１】
このように読み出された第１センサ素子に蓄えられている電荷の一部（つまり、部分的に読み出された電荷）は、Ａ／Ｄ変換器によってデジタル信号に変換される。これによれば、第１センサ素子から部分的に読み出された電荷に応じたアナログ信号をＡ／Ｄ変換したデジタル信号がＡ／Ｄ変換器から出力される。
【００６２】
上記したＡ／Ｄ変換が完了した場合、リセットスイッチ１２２ｄをオン状態とすることによって積分器がリセットされる。積分器のリセットが完了すると、リセットスイッチ１２２ｄをオフ状態とする。
【００６３】
次に、制御回路１２３は、読み出しスイッチ１２２ａを再度オン状態とし、上記した時間間隔で当該読み出しスイッチ１２２ａを再度オフ状態とする。これにより、第１センサ素子に蓄えられている（残存している）電荷の一部が再度読み出される。
【００６４】
本実施形態においては、このような第１センサ素子からの部分的な電荷の読み出し、当該電荷に対するＡ／Ｄ変換及び積分器のリセットを含む一連の動作が第１センサ素子に蓄えられている電荷を全て読み出すことが可能な時間が経過するまで繰り返される。
【００６５】
具体的には、図５に示す例では、時刻ｔ２２に到達した際に第１センサ素子からの読み出しを終了し、当該第１センサ素子から最後に読み出された電荷をＡ／Ｄ変換し、積分器をリセットする。これにより、第１センサ素子からの電荷の読み出し動作が完了する。
【００６６】
なお、この第１センサ素子からの電荷の読み出し動作の間にＡ／Ｄ変換器から出力されたデジタル信号（つまり、第１センサ素子から部分的に読み出された電荷に応じたアナログ信号をＡ／Ｄ変換したデジタル信号の各々）は、積算器１２２ｆによって積算される。本実施形態においては、このように積算器１２２ｆによって積算された結果が第１センサ素子に蓄えられている電荷に対するＡ／Ｄ変換の結果として出力される。
【００６７】
次に、第２センサ素子から電荷を読み出す場合、時刻ｔ２３において、ゲート駆動回路１２１からセンサスイッチ２のゲート電極にオン電圧が供給されることによって、センサスイッチ２のソース電極−ドレイン電極間が導通する。また、時刻ｔ２３においては、読み出しスイッチ１２２ａをオン状態とする。
【００６８】
これにより、第２センサ素子（第２センサ素子に備えられる電荷保持容量）に蓄えられている電荷がセンサスイッチ２及び読み出しスイッチ１２２ａを介して信号読み出し回路１２２に入力可能となり、当該電荷の読み出しが開始される。
【００６９】
なお、第２センサ素子からの電荷の読み出しが開始された後の動作は、上記した第１センサ素子からの電荷の読み出しが開始された後の動作と同様である。すなわち、第２センサ素子からの部分的な電荷の読み出し、当該電荷に対するＡ／Ｄ変換及び積分器のリセットを含む一連の動作が第２センサ素子に蓄えられている電荷を全て読み出すことが可能な時間が経過するまで繰り返される。
【００７０】
具体的には、図５に示すように、時刻ｔ２４に到達した際に第２センサ素子からの読み出しを終了し、当該第２センサ素子から最後に読み出された電荷をＡ／Ｄ変換し、積分器をリセットする。これにより、第２センサ素子からの電荷の読み出し動作が完了する。
【００７１】
なお、この第２センサ素子からの電荷の読み出し動作の間にＡ／Ｄ変換器から出力されたデジタル信号（つまり、第２センサ素子から部分的に読み出された電荷に応じたアナログ信号をＡ／Ｄ変換したデジタル信号の各々）は、積算器１２２ｆによって積算される。本実施形態においては、このように積算器１２２ｆによって積算された結果が第２センサ素子に蓄えられている電荷に対するＡ／Ｄ変換の結果として出力される。
【００７２】
ここでは第１センサ素子及び第２センサ素子から電荷を読み出す場合について説明したが、他のセンサ素子からも同様に電荷が読み出される。
【００７３】
また、図５に示す時刻ｔ２１〜時刻ｔ２４における時間間隔は、図４に示す時刻ｔ１１〜ｔ１４における時間間隔と同一であってもよいし、異なっていてもよい。
【００７４】
上記したように本実施形態においては、センサ素子に蓄えられた電荷を部分的に順次読み出すように読み出しスイッチ１２２ａを制御し、当該読み出しスイッチ１２２ａを介して部分的に読み出された電荷毎に、当該電荷に応じたアナログ信号をＡ／Ｄ変換したデジタル信号を出力する構成により、センサ素子に蓄えられている電荷に対する分解能（Ａ／Ｄ分解能）を向上させることが可能となる。
【００７５】
以下、本実施形態に係る構成により上記したＡ／Ｄ分解能を向上させることができる原理について簡単に説明する。ここでは、説明の便宜上、Ａ／Ｄ変換器に備えられる演算増幅器１２２ｂのビット幅が３ビットであるものとして説明する。
【００７６】
まず、図６を参照して、本実施形態の比較例に係るセンサ駆動回路におけるＡ／Ｄ分解能について説明する。図６は、本実施形態の比較例においてセンサスイッチのゲート電極にオン電圧が供給されるタイミング（ゲートクロック）、当該センサスイッチを備えるセンサ素子から読み出された電荷に応じたアナログ信号をＡ／Ｄ変換するタイミング及び当該Ａ／Ｄ変換の結果として出力されるデジタル信号の関係性を示している。
【００７７】
図６に示すように、本実施形態の比較例においては、センサ素子から読み出された電荷に対するＡ／Ｄ変換の回数は１回であり、Ａ／Ｄ分解能はＡ／Ｄ変換器に備えられる演算増幅器のビット幅に制限される。すなわち、本実施形態の比較例においては、センサ素子に蓄えられている電荷を０から７までで表すことが可能な３ビットのデジタル信号を得ることができる。
【００７８】
次に、図７を参照して、本実施形態におけるＡ／Ｄ分解能について説明する。図７は、本実施形態におけるセンサスイッチのゲート電極にオン電圧が供給されるタイミング（ゲートクロック）、当該センサスイッチを備えるセンサ素子から読み出された電荷に応じたアナログ信号をＡ／Ｄ変換するタイミング及び当該Ａ／Ｄ変換の結果として出力されるデジタル信号の関係性を示している。
【００７９】
図７に示すように、本実施形態においては、センサ素子から部分的に読み出された電荷毎にＡ／Ｄ変換する。また、本実施形態において、部分的に読み出された電荷毎にＡ／Ｄ変換された結果（３ビットのデジタル信号）は、積算器１２２ｆによって積算される。
【００８０】
図７に示す例では、センサ素子から読み出された電荷に対するＡ／Ｄ変換の回数は４回であり、当該Ａ／Ｄ変換の結果の各々が積算されている。これによれば、センサ素子に蓄えられた電荷に対するＡ／Ｄ変換の結果として、当該電荷を０から２８までで表すことが可能な５ｂｉｔのデジタル信号を得ることができる。
【００８１】
ここで、図８は、本実施形態の比較例において得ることが可能なデジタル信号（つまり、本実施形態の比較例におけるＡ／Ｄ分解能）を概念的に示す図である。一方、図９は、本実施形態において得ることが可能なデジタル信号（つまり、本実施形態におけるＡ／Ｄ分解能）を概念的に示す図である。
【００８２】
図８に示すように本実施形態の比較例においてはセンサスイッチに蓄えられている電荷に対して３ビットのデジタル信号を得ることができるのに対し、図９に示すように本実施形態においては当該電荷に対して実質的に５ビットのデジタル信号を得ることができる。
【００８３】
すなわち、本実施形態においては、本実施形態の比較例に対してより高いＡ／Ｄ分解能を実現することが可能である。
【００８４】
ここで、本実施形態の比較例におけるＡ／Ｄ分解能が演算増幅器のビット幅に制限されるのに対して、本実施形態におけるＡ／Ｄ分解能は、実効的に「演算増幅器のビット幅＋ｌｏｇ２（Ａ／Ｄ変換の回数）」に増加する。上記したように演算増幅器１２２ｂのビット幅が３ビットであり、Ａ／Ｄ変換の回数（積算回数）が４回である場合には、Ａ／Ｄ分解能は、図７において説明したように５ビット（３＋ｌｏｇ２（４）＝５ビット）となる。
【００８５】
また、例えば演算増幅器１２２ｂのビット幅が１０ビットであり、Ａ／Ｄ変換の回数（積算回数）が６４回である場合を想定する。この場合、本実施形態の比較例におけるＡ／Ｄ分解能は１０ビットであるのに対し、本実施形態におけるＡ／Ｄ分解能は実効的に１６ビット（８＋ｌｏｇ２（６４）＝１６ビット）となる。
【００８６】
上記したように本実施形態においては、センサ素子に蓄えられている電荷に対する分解能を向上させることが可能となる。
【００８７】
なお、本実施形態においてはセンサ素子が光電変換素子を有するものとして説明したが、本実施形態は、電荷を蓄えることが可能なセンサ素子から当該電荷を読み出すものであれば適用可能である。すなわち、本実施形態におけるセンサ素子は、光電変換素子を備えるセンサ素子以外のものであってもよい。
【００８８】
（第２実施形態）
次に、第２実施形態について説明する。本実施形態に係るセンサモジュール、センサパネル及びセンサ駆動回路の構成等については、前述した第１実施形態と同様であるため、適宜、図１〜図３等を用いて説明する。ここでは、前述した第１実施形態と異なる点について主に述べる。
【００８９】
本実施形態においては、センサ素子からの電荷の読み出し動作において行われるＡ／Ｄ変換の回数（つまり、積算回数）が当該センサ素子に蓄えられている電荷（電荷量）に応じて変えることができる点で、前述した第１実施形態とは異なる。
【００９０】
以下、図１０を参照して、本実施形態におけるセンサ駆動回路１２の動作（センサ素子からの電荷の読み出し動作）の一例について説明する。ここでは、センサパネル１１に配置されている複数のセンサ素子のうち、センサスイッチ１を備える第１センサ素子及びセンサスイッチ２を備える第２センサ素子から順次電荷を読み出す場合の動作について説明する。
【００９１】
まず、第１センサ素子から電荷を読み出す場合、図１０に示す時刻ｔ３１において、ゲート駆動回路１２１からセンサスイッチ１のゲート電極にオン電圧が供給されることによって、センサスイッチ１のソース電極−ドレイン電極間が導通する。また、時刻ｔ３１においては、読み出しスイッチ１２２ａをオン状態とする。
【００９２】
これにより、第１センサ素子（第１センサ素子に備えられる電荷保持容量）に蓄えられている電荷がセンサスイッチ１及び読み出しスイッチ１２２ａを介して信号読み出し回路１２２に入力可能となり、当該電荷の読み出しが開始される。
【００９３】
本実施形態において、制御回路１２３は、前述した第１実施形態と同様に、例えば読み出しスイッチ１２２ａがオン状態にされた後、第１センサ素子に蓄えられている電荷の全てが読み出される時間よりも短い時間間隔で読み出しスイッチ１２２ａをオフ状態とする。
【００９４】
このように読み出された第１センサ素子に蓄えられている電荷の一部（つまり、部分的に読み出された電荷）は、Ａ／Ｄ変換器によってデジタル信号に変換される。
【００９５】
上記したＡ／Ｄ変換が完了した場合、リセットスイッチ１２２ｄをオン状態とすることによって、積分器がリセットされる。積分器のリセットが完了すると、リセットスイッチ１２２ｄをオフ状態とする。
【００９６】
ここで、本実施形態における制御回路１２３は、上記したＡ／Ｄ変換が行われた場合にＡ／Ｄ変換器から出力されたデジタル信号（つまり、第１センサ素子から部分的に読み出された電荷に応じたアナログ信号をＡ／Ｄ変換したデジタル信号）に基づいて、第１センサ素子からの電荷の読み出し動作を継続するか否かを判定する。
【００９７】
具体的には、例えばＡ／Ｄ変換器から出力されたデジタル信号の値が予め定められた値以下でない場合、制御回路１２３は、第１センサ素子には読み出すべき電荷が残存しているものとして、当該第１センサ素子からの電荷の読み出し動作を継続すると判定する。制御回路１２３によって第１センサ素子からの電荷の読み出し動作を継続すると判定された場合、制御回路１２３は読み出しスイッチ１２２ａを再度オン状態とし、当該読み出し動作が継続される。
【００９８】
一方、例えばＡ／Ｄ変換の結果としてのデジタル信号の値が予め定められた値以下である場合、制御回路１２３は、第１センサ素子には読み出すべき電荷が残存していないものとして、当該第１センサ素子からの電荷の読み出し動作を継続しない（つまり、終了する）と判定する。制御回路１２３によって第１センサ素子からの電荷の読み出し動作を継続しないと判定された場合、当該第１センサ素子からの電荷の読み出しを完了し、第２センサ素子からの電荷の読み出し動作に移行する。この場合、制御回路１２３は、例えば第２センサ素子からの電荷の読み出し動作に移行する旨をゲート駆動回路１２１に通知することによって第２センサ素子に備えられるセンサスイッチ２のソース電極−ドレイン電極間を導通させるとともに、読み出しスイッチ１２２ａをオン状態とする制御を実行する。
【００９９】
本実施形態においては、上記した第１センサ素子からの部分的な電荷の読み出し、当該電荷に対するＡ／Ｄ変換、積分器のリセット及び読み出し動作を継続するか否かの判定を含む一連の動作が当該読み出し動作を継続しないと判定されるまで繰り返される。
【０１００】
図１０においては、時刻ｔ３２に到達した時点で第１センサ素子から読み出された電荷に応じたアナログ信号をＡ／Ｄ変換したデジタル信号に基づいて、第１センサ素子からの電荷の読み出し動作を継続しないと判定された場合について示している。
【０１０１】
なお、第１センサ素子からの電荷の読み出し動作の間にＡ／Ｄ変換器から出力されたデジタル信号が積算器１２２ｆによって積算される点については、前述した第１実施形態と同様である。
【０１０２】
第１センサ素子からの電荷の読み出し動作が完了した場合には、第２センサ素子からの電荷の読み出し動作が開始されるが、当該第２センサ素子からの電荷の読み出し動作については、第１センサ素子からの電荷の読み出し動作と同様であるため、ここではその詳しい説明を省略する。なお、第２センサ素子からの電荷の読み出し動作における図１０に示す時刻ｔ３３及び時刻ｔ３４は、第１センサ素子からの電荷の読み出し動作における時刻ｔ３１及び時刻ｔ３２に対応している。
【０１０３】
なお、図１０に示す例では、第１センサ素子からの電荷の読み出し動作においてはＡ／Ｄ変換が５回行われているのに対し、第２センサ素子からの電荷の読み出し動作においてはＡ／Ｄ変換が７回行われている。このように本実施形態においては、第１センサ素子に蓄えられている電荷（電荷量）及び第２センサ素子に蓄えられている電荷（電荷量）に応じてＡ／Ｄ変換の回数（つまり、積算回数）を変えることが可能である。
【０１０４】
すなわち、上記したように本実施形態においては、部分的に読み出された電荷に応じたアナログ信号をＡ／Ｄ変換したデジタル信号に基づいて読み出しスイッチ１２２ａを制御する構成を有する。
【０１０５】
ここで、図１０に示す時刻ｔ３１から時刻ｔ３２までの時間（第１センサ素子からの電荷の読み出しが完了する時間）は、前述した第１実施形態において説明した図５に示す時刻ｔ２１から時刻ｔ２２までの時間よりも短い。
【０１０６】
すなわち、本実施形態においては、上記した構成により、例えばセンサ素子に読み出すべき電荷が残存していないにもかかわらず当該センサ素子からの電荷の読み出し動作を継続するような事態を回避し、当該動作時間を短縮することが可能となる。
【０１０７】
また、本実施形態においては、Ａ／Ｄ変換の回数（つまり、積算回数）を低減することができるため、当該Ａ／Ｄ変換によって生じる可能性のあるノイズ成分を抑制することも期待できる。
【０１０８】
ここで、本実施形態における信号読み出し回路１２２は、例えば図１１に示すように、発振防止や低周波成分除去のために、帰還容量１２２ｃ及びリセットスイッチ１２２ｄと並列に接続された抵抗１２２ｇを備えていてもよい。
【０１０９】
なお、図１１に示すように抵抗１２２ｇを備える構成において、一度のサンプリングによるセンサ素子からの電荷の読み出し動作時間（つまり、読み出しスイッチ１２２ａをオフ状態とすることによる電荷の読み出し時間）が長い場合、抵抗と容量の応答特性の違いから、当該抵抗１２２ｇに流れる電流量の比率が大きくなり、デジタル信号に変換すべき電荷量に誤差が生じる。
【０１１０】
これに対して、本実施形態においてはセンサ素子からの電荷の読み出し動作時間を短縮することが可能となるため、図１１に示す構成であっても、高い精度のデジタル信号（つまり、誤差の少ないデジタル信号）を得ることが可能となる。
【０１１１】
なお、本実施形態においては、部分的に読み出された電荷に応じたアナログ信号をＡ／Ｄ変換したデジタル信号に基づいて読み出しスイッチ１２２ａを制御する（つまり、センサ素子からの電荷の読み出し動作を継続するか否かを判定する）ものとして説明したが、当該読み出しスイッチ１２２ａは、当該部分的に読み出された電荷（つまり、アナログ信号）に基づいて制御されてもよい。
【０１１２】
（第３実施形態）
次に、第３実施形態について説明する。本実施形態に係るセンサモジュール、センサパネル及びセンサ駆動回路の構成等については、前述した第１実施形態と土曜であるため、適宜、図１〜図３等を用いて説明する。ここでは、前述した第１実施形態と異なる点について主に述べる。
【０１１３】
本実施形態においては、センサ素子からの電荷の読み出し動作における電荷の読み出し時間（つまり、積算間隔）が一定でない点で、前述した第１実施形態とは異なる。
【０１１４】
ここで、例えば前述した第１実施形態においてはセンサ素子に蓄えられている電荷を部分的に複数回読み出す構成であるため、信号読み出し回路１２２に備えられる帰還容量１２２ｃは前述した第１実施形態の比較例と比べて小さくすることが可能である。
【０１１５】
このように帰還容量１２２ｃを小さくする構成とした場合には、センサ駆動回路１２（信号読み出し回路）の小型化及び低コスト化を実現することが可能となる。
【０１１６】
しかしながら、帰還容量１２２ｃを小さくした場合、センサ素子から読み出される電荷によって当該帰還容量１２２ｃ（演算増幅器１２２ｂ）が飽和する可能性がある。更に、センサ素子からの電荷の読み出し動作の開始時は、当該読み出し動作の完了時と比べて当該電荷の読み出し効率が高い。
【０１１７】
このため、本実施形態においては、例えばセンサ素子からの電荷の読み出し動作の開始から完了までの間で、当該電荷の読み出し時間（つまり、読み出しスイッチ１２２ａをオフ状態とする時間）を段階的に長くする構成を採用する。
【０１１８】
以下、図１２を参照して、本実施形態におけるセンサ駆動回路１２の動作（センサ素子からの電荷の読み出し動作）の一例について説明する。ここでは、センサパネル１１に配置されている複数のセンサ素子のうち、センサスイッチ１を備える第１センサ素子及びセンサスイッチ２を備える第２センサ素子から順に電荷を読み出す場合の動作について説明する。
【０１１９】
まず、第１センサ素子から電荷を読み出す場合、図１２に示す時刻ｔ４１において、ゲート駆動回路１２１からセンサスイッチ１のゲート電極にオン電圧が供給されることによって、センサスイッチ１のソース電極−ドレイン電極間が導通する。また、時刻ｔ４１においては、読み出しスイッチ１２２ａをオン状態とする。
【０１２０】
これにより、第１センサ素子（第１センサ素子に備えられる電荷保持容量）に蓄えられている電荷がセンサスイッチ１及び読み出しスイッチ１２２ａを介して信号読み出し回路１２２に入力可能となり、当該電荷の読み出しが開始される。
【０１２１】
本実施形態において、制御回路１２３は、前述した第１実施形態と同様に、例えば読み出しスイッチ１２２ａがオン状態にされた後、第１センサ素子に蓄えられている電荷の全てが読み出される時間よりも短い時間間隔で読み出しスイッチ１２２ａをオフ状態とする。
【０１２２】
このように読み出された第１センサ素子に蓄えられている電荷の一部（つまり、部分的に読み出された電荷）は、Ａ／Ｄ変換器によってデジタル信号に変換される。
【０１２３】
上記したＡ／Ｄ変換が完了した場合、リセットスイッチ１２２ｄをオン状態とすることによって、積分器がリセットされる。積分器のリセットが完了すると、リセットスイッチ１２２ｄをオフ状態とする。
【０１２４】
なお、本実施形態においては、上記した第１センサ素子からの部分的な電荷の読み出し、当該電荷に対するＡ／Ｄ変換及び積分器のリセットを含む一連の動作が第１センサ素子に蓄えられている電荷を全て読み出すことが可能な時間が経過するまで繰り返される。この動作については前述した第１実施形態と同様であるため、ここではその詳しい説明を省略する。
【０１２５】
ここで、本実施形態において、制御回路１２３は、第１センサ素子からの電荷の読み出し時間を制御する。なお、第１センサ素子からの電荷の読み出し時間とは、第１センサ素子から電荷を読み出すために読み出しスイッチ１２２ａのオン状態が継続される時間をいう。
【０１２６】
例えば図１２に示す第１センサ素子からの電荷の読み出し動作において、第１センサ素子からの部分的な電荷の読み出し、当該電荷に対するＡ／Ｄ変換及び積分器のリセット動作は、４回繰り返されている。
【０１２７】
この場合、制御回路１２３は、例えば２回目の読み出し時間が１回目の読み出し時間以上となるように読み出しスイッチ１２２ａを制御する。同様に、制御回路１２３は、例えば３回目の読み出し時間が２回目の読み出し時間以上となるように読み出しスイッチ１２２ａを制御する。更に、制御回路１２３は、例えば４回目の読み出し時間が３回目の読み出し時間以上となるように読み出しスイッチ１２２ａを制御する。図１２に示す例では、２回目の読み出し時間及び３回目の読み出し時間は同一である。
【０１２８】
上記したように第１センサ素子から電荷が読み出される回数及び各読み出し時間は、予め定められているものとする。この場合、図１２に示す時刻ｔ４１から時刻ｔ４２までの時間（第１センサ素子からの電荷の読み出しが完了する時間）は、上記した第１センサ素子から電荷が読み出される回数及び各読み出し時間に基づいて判別することができる。
【０１２９】
なお、第１センサ素子からの電荷に読み出し動作の間にＡ／Ｄ変換器から出力されたデジタル信号が積算器１２２ｆによって積算される点については、前述した第１実施形態と同様である。
【０１３０】
第１センサ素子からの電荷の読み出し動作が完了した場合には、第２センサ素子からの電荷の読み出し動作が開始されるが、当該第２センサ素子からの電荷の読み出し動作につては、第１センサ素子からの電荷に読み出し動作と同様であるため、ここでは、その詳しい説明を省略する。なお、第２センサ素子から電荷の読み出し動作における図１０に示す時刻ｔ４３及び時刻ｔ４４は、第１センサ素子からの電荷の読み出し動作における時刻ｔ４１及び時刻ｔ４２に対応している。
【０１３１】
上記したように本実施形態においては、センサ素子に蓄えられた電荷の一部（第１電荷）を読み出すように読み出しスイッチ１２２ａを制御し、当該電荷が読み出された後に当該センサ素子に残存している電荷の一部（第２電荷）を読み出すように読み出しスイッチ１２２ａを制御するが、当該第２電荷が読み出される時間（第２時間）は、当該第１電荷が読み出される時間（第１時間）以上とする。
【０１３２】
すなわち、本実施形態におけるセンサ素子からの電荷の読み出し動作においては、最初は短時間で電荷をサンプリングし、後半ほど長時間で電荷をサンプリングするように読み出しスイッチ１２２ａが制御される。
【０１３３】
本実施形態においては、このような構成により、上記したように帰還容量１２２ｃを小さくした構成であっても当該帰還容量１２２ｃが飽和することを回避し、センサ素子からの電荷の読み出し動作を効率的に行うことが可能となる。
【０１３４】
更に、本実施形態においては、Ａ／Ｄ変換の回数（つまり、積算回数）を低減することができるため、当該Ａ／Ｄ変換によって生じる可能性のあるノイズ成分を抑制することが可能となる。
【０１３５】
なお、本実施形態においては、センサ素子からの電荷の読み出し動作における各読み出し時間が予め定められているものとして説明したが、当該読み出し時間は、直前にＡ／Ｄ変換器から出力されたデジタル信号に基づいて動的に決定されても構わない。具体的には、例えば図１２に示す２回目の読み出し時間は、１回目の読み出し時間に読み出された電荷に応じたアナログ信号をＡ／Ｄ変換したデジタル信号に基づいて決定されてもよい。３回目以降の読み出し時間についても同様である。
【０１３６】
また、本実施形態において、前述した第２実施形態において説明した構成（つまり、部分的に読み出された電荷に応じたアナログ信号をＡ／Ｄ変換したデジタル信号に基づいてセンサ素子からの電荷の読み出し動作を継続するか否かを判定する構成）を組み合わせても構わない。
【０１３７】
以下、各実施形態に係る発明を付記する。  
［Ｃ１］  
電荷を蓄えることが可能なセンサ素子に接続され、前記センサ素子に蓄えられた電荷を当該センサ素子から読み出すために設けられたスイッチと、  
前記センサ素子に蓄えられた電荷を部分的に順次読み出すように前記スイッチを制御する制御回路と、  
前記スイッチに接続され、当該スイッチを介して部分的に読み出された電荷毎に、当該電荷に応じたアナログ信号をＡ／Ｄ変換したデジタル信号を出力するＡ／Ｄ変換器と  
を具備するセンサ装置。  
［Ｃ２］  
前記部分的に読み出された電荷毎に前記Ａ／Ｄ変換器から出力されたデジタル信号を積算する積算器を更に具備する［Ｃ１］記載のセンサ装置。  
［Ｃ３］  
前記制御回路は、前記Ａ／Ｄ変換器から出力されたデジタル信号に基づいて前記スイッチを制御する［Ｃ１］記載のセンサ装置。  
［Ｃ４］  
前記制御回路は、  
前記Ａ／Ｄ変換器から出力されたデジタル信号の値が予め定められた値以下でない場合、前記センサ素子から更に電荷を読み出すように前記スイッチを制御し、  
前記Ａ／Ｄ変換器から出力されたデジタル信号の値が前記予め定められた値以下である場合、前記センサ素子とは異なるセンサ素子からの電荷の読み出しを開始するように前記スイッチを制御する  
［Ｃ３］記載のセンサ装置。  
［Ｃ５］  
前記Ａ／Ｄ変換器は、  
前記センサ素子と接続される第１入力端子と所定電位が印加される第２入力端子とを有する演算増幅器と、  
前記第１入力端子と前記演算増幅器の出力端子との間に並列に接続される帰還容量、リセットスイッチ及び抵抗と、  
前記演算増幅器の出力端子と接続される比較器と  
を含む  
［Ｃ４］記載のセンサ装置。  
［Ｃ６］  
前記制御回路は、前記センサ素子に蓄えられた電荷の一部である第１電荷を読み出すように前記スイッチを制御し、当該第１電荷が読み出された後に当該センサ素子に残存している電荷の一部である第２電荷を読み出すように前記スイッチを更に制御し、  
前記スイッチを制御することによって前記第２電荷が読み出される第２時間は、前記スイッチを制御することによって前記第１電荷が読み出される第１時間以上である  
［Ｃ１］記載のセンサ装置。  
［Ｃ７］  
前記第１時間及び前記第２時間は、それぞれ予め定められた時間である［Ｃ６］記載のセンサ装置。  
［Ｃ８］  
前記第２時間は、前記第１電荷に応じたアナログ信号をＡ／Ｄ変換したデジタル信号に基づいて決定される［Ｃ６］記載のセンサ装置。
［Ｃ９］  
電荷を蓄えることが可能なセンサ素子に接続され、前記センサ素子に蓄えられた電荷を当該センサ素子から読み出すために設けられたスイッチを備えるセンサ装置が実行するＡ／Ｄ変換方法であって、  
前記センサ素子に蓄えられた電荷を部分的に順次読み出すように前記スイッチを制御するステップと、  
前記スイッチを介して部分的に読み出された電荷毎に、当該電荷に応じたアナログ信号をＡ／Ｄ変換したデジタル信号を出力するステップと  
を具備するＡ／Ｄ変換方法。  
［Ｃ１０］  
前記部分的に読み出された電荷毎に前記Ａ／Ｄ変換器から出力されたデジタル信号を積算するステップを更に具備する［Ｃ９］記載のＡ／Ｄ変換方法。  
［Ｃ１１］  
前記制御するステップは、前記出力されたデジタル信号に基づいて前記スイッチを制御するステップを含む［Ｃ９］記載のＡ／Ｄ変換方法。  
［Ｃ１２］  
前記制御するステップは、前記出力されたデジタル信号の値が予め定められた値以下でない場合、前記センサ素子から更に電荷を読み出すように前記スイッチを制御するステップと、  
前記出力されたデジタル信号の値が前記予め定められた値以下である場合、前記センサ素子とは異なるセンサ素子からの電荷の読み出しを開始するように前記スイッチを制御するステップと  
［Ｃ１１］記載のＡ／Ｄ変換方法。  
［Ｃ１３］
前記出力するステップは、Ａ／Ｄ変換器によって実行され、  
前記Ａ／Ｄ変換器は、  
前記センサ素子と接続される第１入力端子と所定電位が印加される第２入力端子とを有する演算増幅器と、  
前記第１入力端子と前記演算増幅器の出力端子との間に並列に接続される帰還容量、リセットスイッチ及び抵抗と、  
前記演算増幅器の出力端子と接続される比較器と
を含む  
［Ｃ１２］記載のＡ／Ｄ変換方法。  
［Ｃ１４］  
前記制御するステップは、前記センサ素子に蓄えられた電荷の一部である第１電荷を読み出すように前記スイッチを制御し、当該第１電荷が読み出された後に当該センサ素子に残存している電荷の一部である第２電荷を読み出すように前記スイッチを更に制御するステップを含み、  
前記スイッチを制御することによって前記第２電荷が読み出される第２時間は、前記スイッチを制御することによって前記第１電荷が読み出される第１時間以上である  
［Ｃ９］記載のＡ／Ｄ変換方法。  
［Ｃ１５］  
前記第１時間及び前記第２時間は、それぞれ予め定められた時間である［Ｃ１４］記載のＡ／Ｄ変換方法。  
［Ｃ１６］  
前記第２時間は、前記第１電荷に応じたアナログ信号をＡ／Ｄ変換したデジタル信号に基づいて決定される［Ｃ１４］記載のＡ／Ｄ変換方法。
【０１３８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。  
【符号の説明】
【０１３９】
１０…センサモジュール（センサ装置）、１１…センサパネル、１２…センサ駆動回路、１３…ゲート線、１４…信号線、１２１…ゲート駆動回路、１２２…信号読み出し回路、１２３…制御回路、１１１〜１１４…センサ素子、１１１ａ…光電変換素子、１１１ｂ…電荷保持容量、１１１ｃ…センサスイッチ、１２２ａ…読み出しスイッチ、１２２ｂ…演算増幅器、１２２ｃ…帰還容量、１２２ｄ…リセットスイッチ、１２２ｅ…比較器、１２２ｆ…積算器、１２２ｇ…抵抗。
【図１】
2020080453.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2020080453.tif 000012
【図１１】
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【図１２】
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