(57)【要約】      （修正有）【課題】ミリ波などの周波数においても特性を良好にできるようにした高周波スイッチを提供する。【解決手段】高周波スイッチ３は、第３ポートＰ３を構成する一対のポール端子Ｔ３ａ，Ｔ３ｂと、第１ポートＰ１，第２ポートＰ２を構成する複数の一対のスロー端子Ｔ１ａ，Ｔ１ｂ，Ｔ２ａ，Ｔ２ｂと、を備えている。複数の一対のスロー端子Ｔ１ａ，Ｔ１ｂ，Ｔ２ａ，Ｔ２ｂには、それぞれ、一対のそれぞれのスロー端子Ｔ１ａ，Ｔ１ｂ，Ｔ２ａ，Ｔ２ｂとグランドノードＧとの間にそれぞれ並列接続されるインダクタＬ１ａ，Ｌ１ｂ，Ｌ２ａ，Ｌ２ｂと、複数の一対のスロー端子Ｔ１ａ−Ｔ１ｂ、Ｔ２ｂ−Ｔ２ｂ間にそれぞれ接続された並列接続スイッチＳ１、Ｓ２と、複数の一対のスロー端子Ｔ１ａ，Ｔ１ｂ，Ｔ２ａ，Ｔ２ｂからそれぞれ一対のポール端子Ｔ３ａ，Ｔ３ｂまでの間に介在して直列接続された直列接続スイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂと、を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
集積回路に構成された差動信号の経路を切替える高周波スイッチ（３，３ａ，３ｂ；１０３；２０３；４０３；５０３；６０３；７０３）であり、
一つのポートを構成する一対のポール端子（Ｔ３ａ，Ｔ３ｂ）と、
複数のポートを構成する前記複数の一対のスロー端子（Ｔ１ａ，Ｔ１ｂ、Ｔ２ａ，Ｔ２ｂ；Ｔ１ａ，Ｔ１ｂ、Ｔ２ａ，Ｔ２ｂ、Ｔ４ａ，Ｔ４ｂ）と、を備え、
前記複数の一対のスロー端子には、それぞれ、
前記一対のそれぞれのスロー端子とグランドノード（Ｇ）との間、又は、前記一対のスロー端子の間にそれぞれ並列接続されるインダクタ（Ｌ１ａ，Ｌ１ｂ，Ｌ２ａ，Ｌ２ｂ；Ｌ１ｃ，Ｌ２ｃ；Ｌ４ａ，Ｌ４ｂ；St1a, St1b, St2a, St2b）と、
前記複数の一対のスロー端子の間にそれぞれ接続された並列接続スイッチ（Ｓ１，Ｓ２）と、
前記複数の一対のスロー端子からそれぞれ前記一対のポール端子までの間に介在して直列接続された直列接続スイッチ（Ｓ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂ；Ｓ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂ，Ｓ４ａ，Ｓ４ｂ）と、
を備える高周波スイッチ。
【請求項２】
前記一対のスロー端子（Ｓ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂ）を２つ備えたＳＰＤＴ（Single Pole Double Throw)スイッチとして構成される請求項１記載の高周波スイッチ。
【請求項３】
前記並列接続スイッチ及び前記直列接続スイッチはそれぞれ単一又は複数段のＭＯＳＦＥＴ（Ｍ１；Ｍ１１…Ｍ１ｋ）を用いて構成され、
前記並列接続スイッチ及び前記直列接続スイッチの前記ＭＯＳＦＥＴのゲート幅が同一で、且つ、前記スロー端子にそれぞれ接続される前記インダクタが互いに同一構造である請求項１または２記載の高周波スイッチ。
【請求項４】
前記並列接続スイッチ及び前記直列接続スイッチはそれぞれ単一又は複数段のＭＯＳＦＥＴ（Ｍ１；Ｍ１１…Ｍ１ｋ）を用いて構成され、
前記直列接続スイッチを構成する前記ＭＯＳＦＥＴのゲート幅、及び前記各スロー端子にそれぞれ接続される前記インダクタのサイズ、が正相／逆相の位相差に応じて設定されている請求項１または２記載の高周波スイッチ。
【請求項５】
前記並列接続スイッチ及び前記直列接続スイッチを構成する前記ＭＯＳＦＥＴのオフ容量、並びに前記インダクタのインダクタンスにより共振周波数が所定の動作周波数帯に含まれる請求項４記載の高周波スイッチ。
【請求項６】
前記複数のスロー端子と前記ポール端子とを信号線により結合する結合ノード（Ｎ３ａ，Ｎ３ｂ）に可変容量（Ｃａ，Ｃｂ）を接続して構成される請求項１から５の何れか一項に記載の高周波スイッチ。
【請求項７】
前記複数のスロー端子と前記ポール端子とを信号線により結合する結合ノード（Ｎ３ａ，Ｎ３ｂ）を備え、
前記複数のスロー端子から前記結合ノードに至るときの前記結合ノードにおける正相／逆相の間の線路間隔（Ｗ１）は、各スロー端子から前記結合ノードへの伸び始めの線路間隔（Ｗ２，Ｗ３）よりも狭く、
前記ポール端子から前記結合ノードに至るときの前記結合ノードにおける正相／逆相の間の線路間隔（Ｗ４）は、前記ポール端子から前記結合ノードへの伸び始めの線路間隔（Ｗ５）よりも狭く設定されている請求項１から６の何れか一項に記載の高周波スイッチ。
【請求項８】
前記並列接続スイッチは、複数段に直列接続されたトランジスタ（Ｍ１）を用いて構成されている請求項１から７の何れか一項に記載の高周波スイッチ。
【請求項９】
前記直列接続スイッチは、単一又は複数段に接続されたトランジスタ（Ｍ１；Ｍ１１…Ｍ１ｋ）を用いて構成され、
前記並列接続スイッチは、その構成段数が前記直列接続スイッチのトランジスタの段数よりも多くなるように構成されている請求項８記載の高周波スイッチ。
【請求項１０】
前記インダクタ（Ｌ１ｃ，Ｌ２ｃ）は、前記一対のスロー端子が接続される正相信号線と逆相信号線との間に接続されている請求項１記載の高周波スイッチ。
【請求項１１】
前記ポール端子に直列接続される第２のインダクタ（Ｌ３ａ，Ｌ３ｂ）をさらに備える請求項１から１０の何れか一項に記載の高周波スイッチ。
【請求項１２】
前記集積回路（２ａ）の内部に構成されたＰＬＬ（１２ａ）の出力を前記集積回路の内部又は外部に切替えるために用いられる請求項１から１１の何れか一項に記載の高周波スイッチ。
【請求項１３】
受信器（１１ａ）が受信する受信信号に代えて、自己診断テスト時に高周波信号を前記受信器に入力するために用いられる請求項１から１１の何れか一項に記載の高周波スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波スイッチに関する。
【背景技術】
【０００２】
一般に、高周波回路の技術分野では、電力を分配するためにウィルキンソン電力分配器が用いられる。このウィルキンソン電力分配器は、電力を均等に分配できるものの、λ／４の伝送線路、例えば、実効比誘電率を３．５としたとき、４０ＧＨｚにておよそ１０００μｍ、を必要とする。このため、このウィルキンソン電力分配器を集積回路内に組み込む際には、必要とするレイアウト面積が大きくなりやすい。非特許文献１には、差動ウィルキンソン電力分配器及び高周波スイッチが記載されている。
【０００３】
他方、無線通信での送受信の経路をアンテナ端にて切替えるものとして、ＳＰＤＴ（Single Pole Double Throw）などの高周波スイッチを用いるものがある。例えば、非特許文献２のFig.9及びその説明には、ＣＭＯＳスイッチを用いて送受信の経路を切替える回路が記載されている。しかし、この回路は０．５−３０ＧＨｚの周波数帯域を対象としているため、３０ＧＨｚ以上のミリ波帯の周波数帯域では、非特許文献２のFig.10の特性に示すように、リターンロス及び挿入損失の悪化が懸念される。
【０００４】
また非特許文献３に記載の技術では、並列スイッチが片側のノード及びグランド間に構成されているため、シャントスイッチとグランドノードとの間に余分な寄生インピーダンスを生じてしまい、しかも占有面積が大きくなってしまう。また、非特許文献４には、分岐の前後に緩衝用増幅器を備えることで高周波信号の分配を行う回路が開示されているが、緩衝用増幅器を備える場合は、増幅器分のレイアウト面積や電力の消費の点で不利になる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Bon-Hyun Ku et al. , “A High-Linearity 76-85-GHz 16-Element 8-Transmit/8-Receive Phased-Array Chip With High Isolation and Flip-Chip Packaging”, IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES , VOL.62 , NO.10 , OCTOBER 2014
【非特許文献２】Xinwang Zhang et al. , “A 0.5-30GHz Wideband Differential CMOS T/R Switch with Independent Bias and Leakage Cancellation Techniques”, 2015 IEEE International Symposium on Circuits and Systems , 24-27 MAY 2015
【非特許文献３】Hyun-Woong Kim et al. , “A High Power CMOS Differential T/R Switch using Multi-section Impedance Transformation Technique”, 2010 IEEE Radio Frequency Integrated Circuits Symposium , 23-25 MAY 2010
【非特許文献４】Y.Mo et al. , “An LO Power Distribution Network Design for Integrated 60-GHz Transceiver on Chip” , 2009 IEEE 8th International Conference on ASIC , pp.292-295
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本開示の目的は、ミリ波などの高い周波数においても特性を良好にできるようにした高周波スイッチを提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載の発明は、差動信号の経路を切替える高周波スイッチを対象としている。この高周波スイッチは、一つのポートを構成する一対のポール端子と、複数のポートを構成する複数の一対のスロー端子と、を備えている。複数の一対のスロー端子には、それぞれ、一対のスロー端子とグランドノードとの間、又は、一対のスロー端子の間にそれぞれ並列接続されるインダクタと、複数の一対のスロー端子の間にそれぞれ接続された並列接続スイッチと、複数の一対のスロー端子からそれぞれ一対のポール端子までの間に介在して直列接続された直列接続スイッチと、を備えている。これによりミリ波などの高い周波数においても特性を良好にできるようになる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係るミリ波レーダシステムの全体構成図
【図２】高周波スイッチの説明図
【図３】高周波スイッチの回路図
【図４Ａ】直列接続スイッチ、並列接続スイッチの構成例のその１
【図４Ｂ】直列接続スイッチ、並列接続スイッチの構成例のその２
【図４Ｃ】オン状態における直列接続スイッチ、並列接続スイッチの等価回路図
【図４Ｄ】オフ状態における直列接続スイッチ、並列接続スイッチの等価回路図
【図５Ａ】レイアウト構成図
【図５Ｂ】レイヤの構成説明図
【図５Ｃ】伝送線路の断面図
【図６Ａ】第１ポートのリターンロス特性Ｓ１１を示す図
【図６Ｂ】第２ポートのリターンロス特性Ｓ２２を示す図
【図６Ｃ】第３ポートのリターンロス特性Ｓ３３を示す図
【図６Ｄ】第１ポートと第２ポートとの間のアイソレーション特性Ｓ１２を示す図
【図６Ｅ】第１ポートと第３ポートとの間の挿入損失特性Ｓ１３を示す図
【図６Ｆ】第２ポートと第３ポートとの間のアイソレーション特性Ｓ２３を示す図
【図７】第２実施形態に係る高周波スイッチの回路図
【図８】第３実施形態に係る高周波スイッチの回路図
【図９Ａ】Ｔ字分岐路のレイアウト構成図のその１
【図９Ｂ】Ｔ字分岐路のレイアウト構成図のその２
【図９Ｃ】可変容量の回路図
【図１０】第４実施形態に係るＴ字分岐路のレイアウト構成図のその３
【図１１】第５実施形態に係る高周波スイッチの回路図
【図１２】第６実施形態に係る高周波スイッチの回路図
【図１３】第７実施形態に係るマスタ集積回路の回路図
【図１４】第８実施形態に係る高周波スイッチのレイアウト構成図
【図１５】第９実施形態に係る伝送線路の断面図のその１
【図１６】伝送線路の断面図のその２
【図１７】伝送線路の断面図のその３
【図１８】伝送線路の断面図のその４
【図１９】伝送線路の断面図のその５
【図２０】伝送線路の断面図のその６
【発明を実施するための形態】
【０００９】
以下、高周波スイッチの幾つかの実施形態について図面を参照しながら説明する。以下に説明する各実施形態において、同一又は類似の動作を行う構成については、同一又は類似の符号を付して必要に応じて説明を省略する。
【００１０】
（第１実施形態）
図１から図６Ｆに、第１実施形態の説明図を示す。図１に示すミリ波レーダシステム１は、例えば車両前方に７９ＧＨｚ帯の変調された電波を発射し、対象物から反射された反射波を測定することで、対象物との距離や相対速度を測るものである。以下、ミリ波レーダシステム１を構成する集積回路２ａ、２ｂに高周波スイッチ３ａ、３ｂを組み込んだ形態を説明する。
【００１１】
ミリ波レーダシステム１は、同一構造をもつ２つの集積回路２ａ、２ｂを互いに接続すると共に、それぞれの集積回路２ａ、２ｂに制御器４を接続して構成される。制御器４は、例えばＣＰＵ５、ＲＯＭ、ＲＡＭ等によるメモリ６、Ｉ／Ｏ７、Ａ／Ｄ変換器８、を内蔵したマイクロコンピュータを用いて構成される。制御器４の機能は、集積回路２ａ、２ｂに搭載されることもあるが、制御関係の機能は、ここでは集積回路２ａ、２ｂとは別の制御器４に搭載されることとして以降説明する。
【００１２】
２つの集積回路２ａ、２ｂはそれぞれ１チップ化されている。２つの集積回路２ａ、２ｂは同一構造を備えているが、これらは異なる制御状態で用いられる。このため、図３中の集積回路２ａの内部には同一の回路構成要素に添え字ａを付して示し、図１中の集積回路２ｂの内部には同一の回路構成要素に添え字ｂを付して示している。
【００１３】
集積回路２ａは、デジタル部９ａ、インタフェース９ｄａ、送信部１０ａ、受信部１１ａ、ＰＬＬ(Phase Locked Loop)１２ａ、局部発振信号分配増幅器１３ａ、周波数ダブラー１４ａ、及び、高周波スイッチ３ａを備える。デジタル部９ａは、回路制御レジスタ９ａａ、不揮発性メモリ９ｂａ、及び制御部９ｃａを備え、インタフェース９ｄａを介して制御器４との間で通信可能である。
集積回路２ｂも同様に、デジタル部９ｂ、インタフェース９ｄｂ、送信部１０ｂ、受信部１１ｂ、ＰＬＬ１２ｂ、局部発振信号分配増幅器１３ｂ、周波数ダブラー１４ｂ、及び、高周波スイッチ３ｂを備える。デジタル部９ｂは、回路制御レジスタ９ａｂ、不揮発性メモリ９ｂｂ、及び制御部９ｃｂを備えて構成され、インタフェース９ｄｂを介して制御器４との間で通信可能である。
また、集積回路２ａは、外部に局部発振信号を出力するための局部発振信号出力ポート１５ａと、外部から局部発振信号を入力するための局部発振信号入力ポート１６ａとを備える。集積回路２ｂもまた、他の集積回路２ａと同一の局部発振信号を共有するための局部発振信号入力ポート１６ｂを備える。集積回路２ｂは同一の局部発振信号を外部に出力するための局部発振信号出力ポート１５ｂも備える。
【００１４】
制御器４は、インタフェース９ｄａを介して集積回路２ａの回路制御レジスタ９ａａにマスタとして機能させるフラグを記憶させ、また、インタフェース９ｄｂを介して集積回路２ｂの回路制御レジスタ９ａｂにスレーブとして機能させるフラグを記憶させる。また制御器４は、各集積回路２ａ，２ｂの回路制御レジスタ９ａａ、９ａｂに各種の制御パラメータを書き込むことで、集積回路２ａ，２ｂへの指令処理及び回路制御処理を行う。
【００１５】
以下の説明では、マスタとして機能する集積回路２ａを、必要に応じてマスタ集積回路２ａと称する。またスレーブとして機能する集積回路２ｂを、必要に応じてスレーブ集積回路２ｂと称する。なお図１には、それぞれの集積回路２ａ、２ｂの内部の各ブロック間を伝達する高周波信号を単線により簡略化して表しているが、これらの各ブロック間を伝達する高周波信号は、必要に応じてバランにより単相信号もしくは差動信号に変換されている。また、図１に示すミリ波レーダシステム１においては、同一構造を持つ２つの集積回路２ａ、２ｂをマスタ、スレーブにそれぞれ割当て、送信及び受信のチャンネル数を増したレーダの構成例を説明しているが、１つの集積回路のみ用いたとしてもレーダとして動作可能である。
【００１６】
各集積回路２ａ，２ｂに搭載されたＰＬＬ１２ａ，１２ｂは、ＶＣＯ（Voltage Controlled Oscillator）及びこのＶＣＯの出力信号を制御するフィードバックループ回路（何れも図示せず）を備える。マスタ集積回路２ａの制御部９ｃａは、回路制御レジスタ９ａａに保持されたフラグ及びパラメータに基づき、例えばＦＭＣＷ（Frequency Modulated Continuous Wave）などの方式により変調された局部発振信号をＰＬＬ１２ａにより生成し高周波スイッチ３ａに出力させる。他方、スレーブ集積回路２ｂの制御部９ｃｂは、デジタル部９ｂ内の回路制御レジスタ９ａｂのフラグを参照することでＰＬＬ１２ｂの動作を停止させる。
【００１７】
各集積回路２ａ、２ｂの高周波スイッチ３ａ、３ｂは２入力且つ１出力の構成でありその詳細は後述する。デジタル部９ａ、９ｂは、それぞれ、回路制御レジスタ９ａａ、９ａｂに記憶されたフラグに基づいて高周波スイッチ３ａ、３ｂの経路を切替える。デジタル部９ａの制御部９ｃａは、回路制御レジスタ９ａａのフラグを参照し、ＰＬＬ１２ａと局部発振信号分配増幅器１３ａとを接続するようにマスタ集積回路２ａの高周波スイッチ３ａの経路を切替える。
デジタル部９ｂの制御部９ｃｂは、回路制御レジスタ９ａｂのフラグを参照し、局部発振信号入力ポート１６ｂと局部発振信号分配増幅器１３ｂとを接続するようにスレーブ集積回路２ｂの高周波スイッチ３ｂの経路を切替える。これにより、マスタ集積回路２ａのＰＬＬ１２ａにて生成された信号は、局部発振信号分配増幅器１３ａを通じて内部の送信部１０ａ及び受信部１１ａに伝達されるとともに、局部発振信号出力ポート１５ａと局部発振信号入力ポート１６ｂとを介して、集積回路２ｂの送信部１０ｂ及び受信部１１ｂにも伝達される。
【００１８】
また、マスタ集積回路２ａの局部発振信号出力ポート１５ａとスレーブ集積回路２ｂの局部発振信号入力ポート１６ｂは、集積回路２ａ、２ｂが実装されたプリント基板上の伝送線路（図示せず）を介して接続される。プリント基板では、特性インピーダンスＺ０が定義された伝送線路の構造をとることにより、高周波信号の損失、反射を低減できる。
【００１９】
送信部１０ａ、１０ｂは、レーダの送信チャンネルTX1ch〜TXnchごとに送信器１７ａ、１７ｂを備える。本実施形態では、２つの集積回路２ａ、２ｂを接続しているため、ｎチャンネル分の送信チャンネルTX1ch〜TXnchを２つ、つまり２×ｎの送信チャンネルを構成できる。
【００２０】
送信器１７ａ、１７ｂは、移相器１８ａ、１８ｂ、周波数ダブラー１９ａ、１９ｂ、電力増幅器２０ａ、２０ｂをそれぞれ縦続接続して構成される。移相器１８ａ、１８ｂは、各送信チャンネルTX1ch〜TXnchにおける位相を制御する。また移相器１８ａ、１８ｂは、周波数ダブラー１９ａ、１９ｂの前に接続されているが、周波数ダブラー１９ａ、１９ｂの後に置くことも可能である。図１においては、周波数ダブラー１９ａ、１９ｂの前段に移相器１８ａ、１８ｂを設けた場合を一例として説明する。また第１実施形態では、周波数ダブラー１９ａ、１９ｂを用いた例を示すが、入力信号周波数の３倍の周波数を出力する周波数トリプラーなどを用いて構成することもできる。
【００２１】
各送信チャンネルTX1ch〜TXnchにおける送信器１７ａの出力は、プリント基板上に形成されたアンテナ素子ＡＴａ１〜ＡＴａｎの給電点にそれぞれ接続されている。各送信チャンネルTX1ch〜TXnchにおける送信器１７ｂの出力も同様に、プリント基板上に形成されたアンテナ素子ＡＴｂ１〜ＡＴｂｎの給電点にそれぞれ接続されている。最終的には、アンテナ素子ＡＴａ１〜ＡＴａｎ及びアンテナ素子ＡＴｂ１〜ＡＴｂｎから変調された電波が対象物へ向けて放射される。
【００２２】
受信部１１ａ、１１ｂもまた、レーダの受信チャンネルRX1ch〜RXmchごとに受信器２１ａ，２１ｂを備える。ここで送信チャンネル数ｎは、受信チャンネル数ｍと同一数でも異なっていても良い。各受信チャンネルRX1ch〜RXmchの受信器２１ａは、ＬＮＡ(Low Noise Amplifier)２２ａ、ミキサ２３ａ、及び中間周波数増幅器２４ａを備え、それぞれ各受信チャンネルRX1ch〜RXmchのアンテナ素子ＡＲａ１〜ＡＲａｍに接続されている。各受信チャンネルRX1ch〜RXmchの受信器２１ｂもまた、ＬＮＡ２２ｂ、ミキサ２３ｂ、及び中間周波数増幅器２４ｂを備え、それぞれ各受信チャンネルRX1ch〜RXmchのアンテナ素子ＡＲｂ１〜ＡＲｂｍに接続されている。
【００２３】
対象物から反射された反射波は、それぞれ複数のアンテナ素子ＡＲａ１〜ＡＲａｍ、ＡＲｂ１〜ＡＲｂｍを介して受信部１１ａ、１１ｂにそれぞれ入力される。受信部１１ａ、１１ｂのＬＮＡ２２ａ、２２ｂは、それぞれ受信信号を増幅しミキサ２３ａ、２３ｂに出力する。ミキサ２３ａ、２３ｂは、周波数ダブラー１４ａ、１４ｂからの局部発振信号により受信信号を中間周波数に周波数変換する。
【００２４】
中間周波数増幅器２４ａ、２４ｂは、例えば可変利得増幅器により構成され、それぞれ回路制御レジスタ９ａａ、９ａｂに設定されたパラメータにより、ミキサ２３ａ、２３ｂによる周波数変換後の中間周波数信号を増幅し、制御器４のＡ／Ｄ変換器８に出力する。なお、図１の第１実施形態では、Ａ／Ｄ変換器８は制御器４に内蔵されているが、Ａ／Ｄ変換器８は、各集積回路２ａ，２ｂにそれぞれ内蔵されていても良い。制御器４は、Ａ／Ｄ変換器８により変換されたデジタルデータに基づいて信号処理を実行することで、対象物との距離や相対速度を算出する。
【００２５】
以上のように、集積回路２ａ、２ｂが、マスタ−スレーブ関係を備えて接続されていると、システム全体として送信チャンネル数ｎ、及び受信チャンネル数ｍを増やすことができる。このとき、マスタ集積回路２ａ及びスレーブ集積回路２ｂは、当該マスタ集積回路２ａに搭載されたＰＬＬ１２ａからの出力信号を局部発振信号として用いるため、マスタ集積回路２ａ及びスレーブ集積回路２ｂは同期して動作できる。
【００２６】
以下、これらのマスタ集積回路２ａ及びスレーブ集積回路２ｂに用いられる高周波スイッチ３ａ、３ｂの構成を詳細に説明する。以下では、高周波スイッチ３ａ、３ｂを総称または何れか一方を高周波スイッチ３と称する。
図１に示した例では、高周波スイッチ３ａ、３ｂは、それぞれ２入力且つ１出力の機能を備えるスイッチとして使用されるが、高周波スイッチ３自体は入力と出力を入れ替えて動作させることも可能である。即ち、高周波スイッチ３は、１入力且つ２出力で動作させることも可能である。
【００２７】
図２に示すように、高周波スイッチ３は、第１ポートＰ１、第２ポートＰ２、第３ポートＰ３の３ポートを備える。第１ポートＰ１及び第２ポートＰ２は、それぞれスローポートであり、第１ポートＰ１は、一対の端子（以下、スロー端子と称する）Ｔ１ａ、Ｔ１ｂを備え、第２ポートＰ２は、一対の端子（以下、スロー端子と称する）Ｔ２ａ、Ｔ２ｂを備える。第３ポートＰ３は、ポールポートであり、この第３ポートＰ３もまた一対の端子（以下、ポール端子と称する）Ｔ３ａ、Ｔ３ｂを備える。これにより、高周波スイッチ３は、差動のＳＰＤＴとして動作する。
【００２８】
各ポートＰ１〜Ｐ３には、一対の差動信号線Li1a-Li1b、Li2a-Li2b、Li3a-Li3bが接続されている。一対の差動信号線Li1a-Li1b、Li2a-Li2b、Li3a-Li3bは、それぞれ一方の信号線Li1a、Li2a、Li3a（必要に応じて正相信号線と称す）と他方の信号線Li1b、Li2b、Li3b（必要に応じて逆相信号線と称す）からなる。
【００２９】
高周波スイッチ３の第１ポートＰ１は、図１に示すように、局部発振信号入力ポート１６ａ又は１６ｂに接続されるポートである。また、高周波スイッチ３ａの第２ポートＰ２は、集積回路２ａ、２ｂの内部のＰＬＬ１２ａ、１２ｂにそれぞれ接続されるポートである。
【００３０】
図３は、高周波スイッチ３の回路図を示す。第１ポートＰ１の一対のスロー端子Ｔ１ａ、Ｔ１ｂに接続される信号線Li1a、Li1bとグランドノードＧとの間には、インダクタＬ１ａ、Ｌ１ｂがそれぞれ接続されている。また、信号線Li1a、Li1bの各ノードＮ１ａ、Ｎ１ｂの間には、並列接続スイッチＳ１が接続されている。
【００３１】
また第２ポートＰ２の一対のスロー端子Ｔ２ａ、Ｔ２ｂに接続される信号線Li2a、Li2bとグランドノードＧとの間にも、インダクタＬ２ａ、Ｌ２ｂがそれぞれ接続されている。また、信号線Li2a、Li2bの各ノードＮ２ａ、Ｎ２ｂの間には、並列接続スイッチＳ２が接続されている。
【００３２】
インダクタＬ１ａ、Ｌ１ｂ、Ｌ２ａ、Ｌ２ｂは、高周波におけるインピーダンス整合のために設けられるもので、後述の図５Ａに示すように集積回路２ａ、２ｂ上のスパイラルインダクタIn1a，In1b , In2a，In2bにより構成されている。
【００３３】
また直列接続スイッチＳ１ａ、Ｓ１ｂが、第１ポートＰ１の一対のスロー端子Ｔ１ａ、Ｔ１ｂから一対のポール端子Ｔ３ａ、Ｔ３ｂまでの間に介在して一対接続されている。これらの一対の直列接続スイッチＳ１ａ、Ｓ１ｂと第３ポートＰ３との間にはＴ字分岐路ＬＴが構成されている。
【００３４】
他方、直列接続スイッチＳ２ａ、Ｓ２ｂが、第２ポートＰ２の一対のスロー端子Ｔ２ａ、Ｔ２ｂから一対のポール端子Ｔ３ａ、Ｔ３ｂまでの間に介在して一対で接続されている。これらの一対の直列接続スイッチＳ２ａ、Ｓ２ｂと第３ポートＰ３との間にはＴ字分岐路ＬＴが構成されている。
【００３５】
Ｔ字分岐路ＬＴは、第１ポートＰ１と第２ポートＰ２との間に介在する線路と、第１ポートＰ１及び第２ポートＰ２の中間のノードＮ３ａ、Ｎ３ｂから屈折して第３ポートＰ３側に伸びる線路とを分岐するＴ字型の分岐路であり、線路レイアウト上においては、結合ノードＮ３ａ、Ｎ３ｂにて分岐して構成される。
【００３６】
図４Ａ及び図４Ｂには、並列接続スイッチＳ１、Ｓ２又は／及び直列接続スイッチＳ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂの回路を示している。これらのスイッチＳ１、Ｓ２、Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂは、１段構成のスイッチＳＷａ、または、複数のｋ段構成のスイッチＳＷｂのいずれかにより構成される。
【００３７】
図４Ａに示すスイッチＳＷａは、ｎチャネル型のＭＯＳＦＥＴ＿Ｍ１による単一のトランジスタを用いた構成であり、そのゲートに高周波信号の損失を低減する目的の高い抵抗値をもつゲート抵抗Ｒｇを接続すると共に、バックゲートとグランドノードＧとの間にも同様に高い抵抗値をもつバックゲート抵抗Ｒｂを接続して構成されている。
ＭＯＳＦＥＴ＿Ｍ１のソース及びドレイン間に印加される高周波の電圧振幅が高くなるときには、図４Ｂに示すように、複数段のＭＯＳＦＥＴ＿Ｍ１１…Ｍ１ｋで構成されたスイッチＳＷｂを用いても良い。図４Ｂに示すスイッチＳＷｂは、図４Ａに示すスイッチＳＷａを単位スイッチとした場合に当該単位スイッチをｋ段多段化して構成されている。図４Ｂに示すスイッチＳＷｂは、ＭＯＳＦＥＴ＿Ｍ１１…Ｍ１ｋのドレイン／ソースを隣接するもの同士で接続して構成されている。また図４Ｂには、図４Ａに示すゲート抵抗Ｒｇとバックゲート抵抗Ｒｂに対応する抵抗Ｒｇ、Ｒｂにそれぞれ添え字１…ｋを付し、ゲート抵抗Ｒｇ１…Ｒｇｋ、バックゲート抵抗Ｒｂ１…Ｒｂｋとして示している。このとき、印加される電圧を複数のＭＯＳＦＥＴ＿Ｍ１１…Ｍ１ｋにより分圧でき、スイッチＳＷｂの耐圧を向上できる。
【００３８】
また、ＭＯＳＦＥＴ＿Ｍ１；Ｍ１１…Ｍ１ｋのソース及びドレインにおけるフローティングを解消するため、当該ソース及びドレイン間に挿入される高抵抗値のジャンパー抵抗を設けているが、図４Ａ、図４Ｂでは、このジャンパー抵抗の記載を省略している。また、ＭＯＳＦＥＴ＿Ｍ１；Ｍ１１…Ｍ１ｋがトリプルウェル構造により構成される場合もあるが、この場合のディープＮウェルに接続される高抵抗値の抵抗も省略している。このような図４Ａ、図４Ｂに示すスイッチＳＷａ、ＳＷｂによれば、外部からＭＯＳＦＥＴ＿Ｍ１；Ｍ１１…Ｍ１ｋのゲートに印加する制御信号を変化させることで、スイッチＳＷａ、ＳＷｂのオン／オフ状態を切り替えることができる。
【００３９】
なおこれらの図４Ａ、図４Ｂにおいては、スイッチＳＷａ、ＳＷｂが、ｎチャネル型のＭＯＳＦＥＴ＿Ｍ１；Ｍ１１…Ｍ１ｋにより構成されている形態を示したが、これに限定されず、他種のトランジスタを用いても良い。また、後述するバルクのシリコン基板３１を使用する場合でも、ＳＯＩ (Silicon on Insulator)基板を使用する場合でも、どちらにも適用が可能である。
【００４０】
図４Ｃは、ＭＯＳＦＥＴ＿Ｍ１；Ｍ１１…Ｍ１ｋがオンしている場合の等価回路を示し、図４ＤはＭＯＳＦＥＴ＿Ｍ１；Ｍ１１…Ｍ１ｋがオフしている場合の等価回路を示している。ＭＯＳＦＥＴ＿Ｍ１；Ｍ１１…Ｍ１ｋがオン状態のとき、図４Ｃに示すように、ＭＯＳＦＥＴ＿Ｍ１；Ｍ１１…Ｍ１ｋのソースドレイン間はオン抵抗Ｒonによる等価回路で表すことができる。このとき、オン抵抗Ｒonの値はＭＯＳＦＥＴ＿Ｍ１；Ｍ１１…Ｍ１ｋのゲート幅に反比例する。他方、ＭＯＳＦＥＴ＿Ｍ１；Ｍ１１…Ｍ１ｋがオフ状態のとき、図４Ｄに示すように、ＭＯＳＦＥＴ＿Ｍ１；Ｍ１１…Ｍ１ｋのソースドレイン間をオフ容量Ｃoffによる等価回路で表すことができる。オフ容量Ｃoffの値はＭＯＳＦＥＴ＿Ｍ１；Ｍ１１…Ｍ１ｋのゲート幅に比例する。
【００４１】
４つの直列接続スイッチＳ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂは、第１ポートＰ１における周波数特性、第２ポートＰ２における周波数特性、及び第３ポートＰ３における周波数特性を近似させる目的で、そのゲート幅及びゲート長が互いに同一値となるようにすることが望ましい。また、２つの並列接続スイッチＳ１、Ｓ２も同様の理由から、そのゲート幅及びゲート長が互いに同一値となるようにすることが望ましい。なお、各ポートＰ１、Ｐ２、Ｐ３におけるリターンロスの周波数特性などの諸特性を近似させる必要がなければ、必ずしも同一値とする必要はない。
【００４２】
取り扱う高周波信号の電力が高い場合、直列接続スイッチＳ１a、Ｓ１ｂ、Ｓ２a、Ｓ２ｂと比較して並列接続スイッチＳ１、Ｓ２のソースドレイン間の電圧振幅が高くなることがある。このため並列接続スイッチＳ１、Ｓ２は、図４Ｂに示すようにＭＯＳＦＥＴ＿Ｍ１１…Ｍ１ｋを多段化して構成することが望ましい。また、４つのインダクタＬ１ａ、Ｌ１ｂ、Ｌ２ａ、Ｌ２ｂは、同じインダクタンス値にすることが望ましい。これは、前述と同様に各ポートＰ１、Ｐ２、Ｐ３におけるリターンロスの周波数特性などの諸特性を近似させるためである。
【００４３】
図３に示すように、高周波スイッチ３の直列接続スイッチＳ１ａ、Ｓ１ｂがオン、直列接続スイッチＳ２ａ、Ｓ２ｂがオフ、並列接続スイッチＳ１がオフ、並列接続スイッチＳ２がオンしており、第１ポートＰ１と第３ポートＰ３とが導通状態とされている場合を考慮する。この場合の周波数特性は、並列接続スイッチＳ１のオフ容量Ｃoffと直列接続スイッチＳ２ａ、Ｓ２ｂのオフ容量Ｃoffとの合成容量、及び、インダクタＬ１ａ、Ｌ１ｂのインダクタンス値、に基づいて決定される共振周波数により定まる。共振周波数はミリ波レーダシステム１にて使用される所定の動作周波数帯に含まれる。
他方、図示はしていないが、高周波スイッチ３の直列接続スイッチＳ１ａ、Ｓ１ｂがオフ、直列接続スイッチＳ２ａ、Ｓ２ｂがオン、並列接続スイッチＳ１がオン、並列接続スイッチＳ２がオフしており、第２ポートＰ２と第３ポートＰ３とが導通状態とされている場合の周波数特性は、並列接続スイッチＳ２のオフ容量Ｃoffと直列接続スイッチＳ１ａ、Ｓ１ｂのオフ容量Ｃoffとの合成容量、及びインダクタＬ２ａ、Ｌ２ｂのインダクタンス、に基づいて決定される共振周波数により定まる。共振周波数はミリ波レーダシステム１にて使用される所定の動作周波数帯に含まれる。
このため、前述したように、スイッチＳ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂを構成するＭＯＳＦＥＴ＿Ｍ１；Ｍ１１…Ｍ１ｋのゲート幅、ゲート長、スイッチＳ１、Ｓ２を構成するＭＯＳＦＥＴ＿Ｍ１；Ｍ１１…Ｍ１ｋのゲート幅、ゲート長が同一となるように構成されており、さらに、インダクタＬ１ａ、Ｌ１ｂ、Ｌ２ａ、Ｌ２ｂのインダクタンス値が同一となるように構成されていれば、第１ポートＰ１と第２ポートＰ２の間のアイソレーションＳ２１と第２ポートＰ２と第３ポートＰ３との間のアイソレーションＳ３２の周波数特性を近似させることができる。
同様に、第１ポートＰ１と第２ポートＰ２とにおけるリターンロスＳ１１、Ｓ２２の周波数特性を近似させることができる。なお、直列接続スイッチＳ１a、Ｓ１ｂ、Ｓ２a、Ｓ２ｂ、並列接続スイッチＳ１、Ｓ２およびインダクタＬ１ａ、Ｌ１ｂ、Ｌ２ａ、Ｌ２ｂ以外の伝送線路やグランド線路における寄生成分を考慮に入れて各種設計パラメータを設定することがさらに望ましい。
【００４４】
図５Ａは、図２の高周波スイッチ３で示した回路図をミリ波帯における動作に適用した場合のレイアウトの例を示している。このレイアウトの例は、３８ＧＨｚ付近において高周波特性が確保されるように設計されている。図５Ｂは、レイヤの定義を模式的に示す説明図である。
【００４５】
図５Ｂに示すように、シリコン基板３１上には配線層３０が構成されている。この配線層３０は、比較的狭い領域における素子同士の接続に使用するローカル配線３２と、そのローカル配線３２の上に位置して当該ローカル配線３２を比較的広い領域にて接続するためのグローバル配線３３とを備える。
ローカル配線３２は、ビアＬＶ１〜ＬＶｎを通じて互いに接続される複数のローカル配線層ＬＬ１〜ＬＬｎを備える。同様にグローバル配線３３も、ビアＧＶａ〜ＧＶｂを通じて互いに接続される複数のグローバル配線層ＧＬａ〜ＧＬｃから構成される。以下では、これらのローカル配線３２及びグローバル配線３３を構成するビアＬＶ１〜ＬＶｎ及びＧＶａ〜ＧＶｂの一部又は全部を必要に応じて「ビアＶ」と称する。また、図５Ａには、これらのビアＶ１〜ＬＶｎ及びＧＶａ〜ＧＶｂの一部を「Ｖ」と表記している。グローバル配線３３は、ローカル配線３２に比較して金属配線の膜厚を厚く、また配線幅を広く構成できるので、Ｑ値などの高周波特性が良い伝送線路や、各種インダクタなどの受動素子を集積回路内にて構成するのに適している。
また最上層のグローバル配線層ＧＬｃはアルミニウムにより構成される。これに対し、グローバル配線層ＧＬｃの下のグローバル配線層ＧＬｂは銅により構成される。このため、グローバル配線層ＧＬｂは、単位長あたりの抵抗値が低く、高周波特性が良い。このため、グローバル配線層ＧＬｂは、受動素子（例えば、インダクタＬ１ａ、Ｌ１ｂ、Ｌ２ａ、Ｌ２ｂ）や伝送線路の信号線（詳しくは下記参照）を構成するのに適している。
図５Ｂには、ローカル配線３２及びグローバル配線３３の断面構造例を示したが、このようなレイヤの構造に限定されるものではない。例えば、異なる半導体プロセスを用いて構成すると、ローカル配線層ＬＬ１〜ＬＬｎ、グローバル配線層ＧＬａ〜ＧＬｃの数や膜厚等が異なる場合があるが、このような場合においても、設計パラメータやレイアウトを調整することで適用可能である。
【００４６】
図３に示した高周波スイッチ３を構成する各素子間、例えば、直列接続スイッチＳ１a、Ｓ１ｂ、Ｓ２a、Ｓ２ｂ、並列接続スイッチＳ１、Ｓ２およびインダクタＬ１ａ、Ｌ１ｂ、Ｌ２ａ、Ｌ２ｂの間の接続は、一例として図５Ｃに示すコプレーナ導波路１５０を用いて構成される。コプレーナ導波路１５０はグローバル配線層ＧＬｂを利用している。
図５Ｃは、第１ポートＰ１側に構成されるコプレーナ導波路１５０について、図５ＡのＶＣ−ＶＣ線に沿って切断した断面図を示している。コプレーナ導波路１５０は、差動信号線を構成する２本の信号線４１ａ、４１ｂと３本の接地線４１ｃ、４１ｄ、４１ｅとを互い違いに間隔をおいて構成されている。このとき、信号線４１ａ、４１ｂ及び接地線４１ｃ、４１ｄ、４１ｅは、図５Ｃに示すように、最上層のグローバル配線層ＧＬｃよりも下のグローバル配線層ＧＬｂにて構成されることが望ましい。これは、前述したように高周波特性が良いためである。
なお断面図は省略するが、第２ポートＰ２側においても、コプレーナ導波路１５０は、差動信号線を構成する２本の信号線４２ａ、４２ｂと３本の接地線４２ｃ、４２ｄ、４２ｅとを互い違いに間隔をおいて構成されている。また第３ポートＰ３においても、コプレーナ導波路１５０は、差動信号線を構成する２本の信号線４３ａ、４３ｂと３本の接地線４３ｃ、４３ｄ、４３ｅとを互い違いに間隔をおいて構成されている。
【００４７】
これらの信号線４１ａ、４１ｂ、４２ａ、４２ｂ、４３ａ、４３ｂ及び接地線４１ｃ〜４１ｅ、４２ｃ〜４２ｅ、４３ｃ〜４３ｅの各配線幅、離間幅は、各ポートＰ１〜Ｐ３における差動特性インピーダンスＺ０がおよそ１００Ωとなるように設定されている。但し、差動特性インピーダンスＺ０の値は、必ずしも１００Ωである必要はなく、接続される増幅器等からの要求に合わせて変更される。３本の接地線４１ｃ〜４１ｅ、４２ｃ〜４２ｅ、４３ｃ〜４３ｅの幅は、互いに同一幅に構成されており、２本の信号線４１ａ，４１ｂ、４２ａ、４２ｂ、４３ａ、４３ｂもまた互いに同一幅に構成されている。但し、前述の接地線４１ｃ〜４１ｅ、４２ｃ〜４２ｅ、４３ｃ〜４３ｅ、及び信号線４１ａ、４１ｂ、４２ａ、４２ｂ、４３ａ、４３ｂをそれぞれ同一幅にする理由は、差動線路の対称性を確保するためであり、一般的によく実施される一つの手段であり、限定されるものではない。
【００４８】
第１ポートＰ１の一方の端部に位置する第１の接地線４１ｃは、第１ポートＰ１から第２ポートＰ２の側にかけて一方向に延伸して構成され、第２ポートＰ２の第１の接地線４２ｃに連結されている。第１ポートＰ１の中央に位置する第２の接地線４１ｄは、第１の接地線４１ｃと並行に延伸している。この第２の接地線４１ｄは、第１ポートＰ１から高周波スイッチ３の中央にかけて構成されている。また第２の接地線４２ｄは、第２ポートＰ２から高周波スイッチ３の中央にかけて構成されているが、第２の接地線４１ｄとは分断されている。
【００４９】
第１ポートＰ１の他方の端部に位置する第３の接地線４１ｅは、第１の接地線４１ｃと並行に延伸して高周波スイッチ３の中央にかけて構成されると共に、その延設端部から第３ポートＰ３の側に屈曲して構成されており、第１の接地線４３ｃに連結されている。同様に、第２ポートＰ２の他方の端部に位置する第３の接地線４２ｅは、第１の接地線４２ｃと並行に延伸して高周波スイッチ３の中央にかけて構成されると共に、その延設端部から第３ポートＰ３の側に屈曲して構成され、第３の接地線４３ｅに連結されている。また、第３ポートＰ３の中央に位置する第２の接地線４３ｄは、高周波スイッチ３の中央側にかけて構成されている。
【００５０】
また、集積回路２ａ、２ｂ上にて高周波スイッチ３に含まれる接地線を共通に接続するため、グランド強化線路４４１が第１ポートＰ１に近接した位置に設けられている。このグランド強化線路４４１は、最上層のグローバル配線層ＧＬｃにて２本の信号線４１ａ、４１ｂ及び３本の接地線４１ｃ〜４１ｅの上方を渡って構成されると共に、その下のグローバル配線層ＧＬｂに構成される３本の接地線４１ｃ〜４１ｅにビアＶを通じて接続されることで構成され、これにより３本の接地線４１ｃ〜４１ｅが連結される。これにより、第１〜第３の接地線４１ｃ〜４１ｅのインピーダンスを極力低くするように接続できる。
【００５１】
同様に、グランド強化線路４４２が第２ポートＰ２に近接した位置に設けられている。このグランド強化線路４４２は、最上層のグローバル配線層ＧＬｃにて２本の信号線４２ａ、４２ｂ及び３本の接地線４２ｃ〜４２ｅの上方を渡って構成されると共に、その下のグローバル配線層ＧＬｂに構成される３本の接地線４１ｃ〜４１ｅにビアＶを通じて接続されることで構成され、これにより３本の接地線４２ｃ〜４２ｅが連結されている。これにより、第１〜第３の接地線４２ｃ〜４２ｅのインピーダンスを極力低くするように接続できる。
【００５２】
同様に、グランド強化線路４４３が第３ポートＰ３に近接した位置に設けられている。このグランド強化線路４４３は、最上層のグローバル配線層ＧＬｃにて２本の信号線４３ａ、４３ｂ及び３本の接地線４３ｃ〜４３ｅの上方を渡って構成されると共に、その下のグローバル配線層ＧＬｂに構成される３本の接地線４３ｃ〜４３ｅにビアＶを通じて接続されることで構成され、これにより３本の接地線４３ｃ〜４３ｅが連結されている。これにより、第１〜第３の接地線４３ｃ〜４３ｅのインピーダンスを極力低くするように接続できる。図５Ａの例では、３つのグランド強化線路４４１，４４２，４４３を配置しているが、必要に応じて、配線幅を太くしたり、グランド強化線路の数を増やしたりしても良い。但し、高周波信号を扱う回路であるので、信号線との容量結合などによる寄生成分の発生には注意する必要がある。
【００５３】
第１ポートＰ１の第１の信号線４１ａ及び第２の信号線４１ｂは、第１ポートＰ１から第２ポートＰ２の設置方向に向けて第１の接地線４１ｃ及び第３の接地線４１ｅと並行に延伸している。また、第２ポートＰ２の第１の信号線４２ａ及び第２の信号線４２ｂは、第２ポートＰ２から第１ポートＰ１の設置方向に向けて第１の接地線４２ｃ及び第３の接地線４２ｅと並行に延伸している。
【００５４】
第１ポートＰ１と第２ポートＰ２との間には、第１の信号線４１ａ、配線４６ａ、第１の信号線４２ａが形成されている。第１の信号線４１ａと配線４６ａとの間には直列接続スイッチＳ１ａが配置されている。配線４６ａと第１の信号線４２ａとの間には直列接続スイッチＳ２ａが配置されている。言い換えると、第１ポートＰ１の第１の信号線４１ａは、２つの直列接続スイッチＳ１ａ、Ｓ２ａを介在して第２ポートＰ２の第１の信号線４２ａに接続されている。
【００５５】
また第１ポートＰ１と第２ポートＰ２との間には、第２の信号線４１ｂ、配線４６ｂ、及び第２の信号線４２ｂが設けられている。第２の信号線４１ｂと配線４６ａとの間には直列接続スイッチＳ１ｂが配置されており、配線４６ｂと第２の信号線４２ｂとの間には直列接続スイッチＳ２ｂが配置されている。言い換えると、第１ポートＰ１の第２の信号線４１ｂは、２つの直列接続スイッチＳ１ｂ、Ｓ２ｂを介在して第２ポートＰ２の第２の信号線４２ｂに接続されている。
【００５６】
直列接続スイッチＳ１ａ、Ｓ１ｂの第１ポートＰ１の側には、第１の信号線４１ａのノードＮ１ａと第２の信号線４１ｂのノードＮ１ｂとの間に並列接続スイッチＳ１が構成されている。直列接続スイッチＳ２ａ、Ｓ２ｂの第２ポートＰ２の側にも、第１の信号線４２ａのノードＮ２ａと第２の信号線４２ｂのノードＮ２ｂとの間に並列接続スイッチＳ２が構成されている。
【００５７】
第１の信号線４１ａ、４２ａ、第２の信号線４１ｂ、４１ｂ、及び配線４６ａ、４６ｂは、それぞれ、コプレーナ導波路１５０に用いられるグローバル配線層ＧＬｂからその下方に位置する複数のビアＧＶａ、ＬＶｎ〜ＬＶ１及びグローバル配線層ＧＬａ並びにローカル配線層ＬＬｎ〜ＬＬ１（図５Ｂ参照）を通じて、各スイッチＳ１ａ、Ｓ２ａ、Ｓ１ｂ、Ｓ２ｂ、Ｓ１、Ｓ２の各ノードへコンタクトされる。
【００５８】
なお、正相信号線Li1aは、第１の信号線４１ａから配線４６ａを経由して結合ノードＮ３ａに至るまで伸びる信号線である。正相信号線Li2aは、第１の信号線４２ａから配線４６ａを経由して結合ノードＮ３ａに至るまで伸びる信号線である。正相信号線Li3aは、第１の信号線４３ａからビアＶ及び接続線４７並びに配線４６ａを経由して結合ノードＮ３ａに至るまで伸びる信号線である。
【００５９】
また逆相信号線Li1bは、第２の信号線４１ｂから配線４６ｂを経由して結合ノードＮ３ｂに至るまで伸びる信号線である。逆相信号線Li2bは、第２の信号線４２ｂから配線４６ｂを経由して結合ノードＮ３ｂに至るまで伸びる信号線である。逆相信号線Li3bは、第２の信号線４３ｂから配線４６ｂを経由して結合ノードＮ３ａに至るまで伸びる信号線である。
【００６０】
インダクタＬ１ａは、第１ポートＰ１の一方のスロー端子Ｔ１ａの近くに構成されている。このインダクタＬ１ａは、第１の信号線４１ａの接続ノードＮ１ａと第１の接地線４１ｃとの間を連結して構成されている。図示したインダクタＬ１ａは１巻きであるが、複数回巻回してもよく、この場合インダクタンスを大きくできる。
グローバル配線層ＧＬａには接続線４５１ａが第１の接地線４１ｃを潜って配線されており、グローバル配線層ＧＬｂに構成されたインダクタＬ１ａの配線と接続線４５１ａとがビアＶを用いてコンタクトしている。インダクタＬ１ａの外周は、第１の接地線４１ｃにより囲われており、これにより、グランド電位を強化でき、さらに高周波スイッチ３の周囲に配置される他のブロックの素子に対するアイソレーションを向上できる。
【００６１】
インダクタＬ１ｂは、第１ポートＰ１の他方のスロー端子Ｔ１ｂの近くに構成されている。このインダクタＬ１ｂは、第２の信号線４１ｂの接続ノードＮ２ａと第３の接地線４１ｅとの間を連結して構成されている。図示したインダクタＬ１ｂは１巻きであるが、複数回巻回してもよく、この場合、インダクタンスを大きくできる。
特に、グローバル配線層ＧＬａには、接続線４５１ｂが第３の接地線４１ｅを潜って配線されており、グローバル配線層ＧＬｂに構成されたインダクタＬ１ｂの配線と接続線４５１ｂとがビアＶを用いてコンタクトしている。このインダクタＬ１ｂもまたその外周が、第３の接地線４１ｅにより囲われており、これにより、グランド電位を強化でき、高周波スイッチ３の周囲に配置される他のブロックの素子に対するアイソレーションを向上できる。
【００６２】
インダクタＬ２ａが第２ポートＰ２の一方のスロー端子Ｔ２ａの近くに構成されている。このインダクタＬ２ａは、第１の信号線４２ａの接続ノードＮ２ａと第１の接地線４２ｃとの間を連結して構成されている。図示したインダクタＬ２ａは１巻きであるが、複数回巻回しても良く、この場合インダクタンスを大きくできる。
グローバル配線層ＧＬａには、接続線４５２ａが第１の接地線４２ｃを潜って配線されており、グローバル配線層ＧＬｂに構成されたインダクタＬ２ａの配線と接続線４５２ａとがビアＶを用いてコンタクトしている。このインダクタＬ２ａの外周は、第１の接地線４２ｃにより囲われており、これにより、グランド電位を強化でき、高周波スイッチ３の周囲に配置される他のブロックの素子に対するアイソレーションを向上できる。
【００６３】
インダクタＬ２ｂは、第２ポートＰ２の他方のスロー端子Ｔ２ｂの近くに構成されている。このインダクタＬ２ｂは、第２の信号線４２ｂの接続ノードＮ２ｂと第３の接地線４２ｅとの間を連結して構成されている。図示したインダクタＬ２ｂは１巻きであるが、複数回巻回しても良く、この場合インダクタンスを大きくできる。
特に、グローバル配線層ＧＬａには、接続線４５２ｂが第３の接地線４２ｅを潜って配線されており、グローバル配線層ＧＬｂに構成されたインダクタＬ２ｂの配線と接続線４５２ｂとがビアＶを用いてコンタクトしている。このインダクタＬ２ｂの外周もまた、第３の接地線４２ｅにより囲われており、これによりグランド電位の強化及びに高周波スイッチ３の周囲に配置されている他のブロックの素子に対するアイソレーションを向上させている。
【００６４】
これらのインダクタＬ１ａ、Ｌ１ｂ、Ｌ２ａ、Ｌ２ｂは、そのサイズ、すなわち線幅、線路長、を互いに等しくすることで自己インダクタンスを等しくすることが望ましい。これにより、第１ポートＰ１及び第２ポートＰ２に係る各種諸特性、例えば伝達特性である挿入損失、リターンロス等、についての周波数依存性を近似させることができる。
【００６５】
配線４６ａ、４６ｂは、それぞれその中間のノードＮ３ａ、Ｎ３ｂにてＴ字型に分岐するように構成されている。
【００６６】
配線４６ａは、その中間のノードＮ３ａにて第３ポートＰ３の側に突設しており、この突設部が接続線４７及びビアＶを用いて第１の信号線４３ａに連結されている。接続線４７は、グローバル配線層ＧＬａに構成されており、グローバル配線層ＧＬｂに構成された配線４６ｂの下側を潜って第１の信号線４３ａに連結されている。
【００６７】
配線４６ｂは、その中間のノードＮ３ｂにて第３ポートＰ３の側に突設しており、この突設部が第２の信号線４３ｂに連結されている。
【００６８】
以上により、高周波スイッチ３は構成されている。この高周波スイッチ３では、インダクタＬ１ａ、Ｌ１ｂ、Ｌ２ａ、Ｌ２ｂと、スイッチＳＷａ又はＳＷｂのオフ容量Ｃoffとによりインピーダンスの整合が取れるため、高周波特性を良好にできる。
【００６９】
上記構成の作用を説明する。図３に示すように、第１ポートＰ１の側の直列接続スイッチＳ１ａ及びＳ１ｂがオン、並列接続スイッチＳ１がオフしており、第２ポートＰ２の側の直列接続スイッチＳ２ａ及びＳ２ｂがオフ、並列接続スイッチＳ２がオンしている制御状態を考える。この制御状態では、第１ポートＰ１と第３ポートＰ３の間で高周波信号の伝達が可能になり、第１ポートＰ１と第２ポートＰ２の間及び第２ポートＰ２と第３ポートＰ３の間に高周波信号は伝達されない。この制御状態では、第２ポートＰ２に高周波信号が入力されると、入力された電力の大部分が反射される。
【００７０】
図６Ａ、図６Ｂ、…、図６Ｆは、高周波スイッチ３における各ポートＰ１…Ｐ３のリターンロス特性及び各ポートＰ１〜Ｐ３の間の挿入損失およびアイソレーション特性のシミュレーション結果を示している。この場合、図３に示す条件でシミュレーションを実行しており、理想的には、第１ポートＰ１の入力信号がロスなく第３ポートＰ３に伝送されることが望ましく、また、第２ポートＰ２の入力信号が、他の第１ポートＰ１または第３ポートＰ３に漏れることなく反射することが望ましい。
【００７１】
図６Ａは、第１ポートＰ１におけるリターンロス特性Ｓ１１、図６Ｂは第２ポートＰ２におけるリターンロス特性Ｓ２２、図６Ｃは第３ポートＰ３におけるリターンロス特性Ｓ３３を示している。また、図６Ｄは第２ポートＰ２から第１ポートＰ１へのアイソレーション特性Ｓ１２、図６Ｅは第３ポートＰ３から第１ポートＰ１への挿入損失特性Ｓ１３、図６Ｆは第３ポートＰ３から第２ポートＰ２へのアイソレーション特性Ｓ２３を示している。
【００７２】
図６Ａ、図６Ｃに示すように、第１ポートＰ１及び第３ポートＰ３のリターンロス特性を表すＳ１１、Ｓ３３は、３８ＧＨｚの周辺帯域において−１０ｄＢ未満となる帯域幅を適切に確保できる。また図６Ｂに示すように、第２ポートＰ２では、全帯域において反射することが確かめられた。また図６Ｅに示すように、挿入損失特性Ｓ１３は、−２．５ｄＢと得られることを確認できた。
【００７３】
また、図６Ｄ、図６Ｆに示すように、オフポートである第２ポートＰ２に対するアイソレーション特性Ｓ１２、Ｓ３２（＝Ｓ２３）は、全帯域で−２０ｄＢ以下を確保している。以上により、挿入損失が少なくかつ高いアイソレーションを確保した高周波スイッチ３の特性を得られることが確認できた。
【００７４】
なお、この設計の事例は一例を示すものであり、必要に応じて、各スイッチＳＷａ、ＳＷｂを構成するＭＯＳＦＥＴ＿Ｍ１；Ｍ１１…Ｍ１ｋのゲート幅、当該ＭＯＳＦＥＴ＿Ｍ１；Ｍ１１…Ｍ１ｋの構成段数、及びインダクタＬ１ａ、Ｌ１ｂ、Ｌ２ａ、Ｌ２ｂのサイズ、素子値を調整してもよい。但し、高周波特性が変動することに留意する。
【００７５】
本実施形態の高周波スイッチ３においては、インダクタＬ１ａ、Ｌ１ｂ、Ｌ２ａ、Ｌ２ｂが、一対のスロー端子Ｔ１ａ、Ｔ１ｂ、Ｔ２ａ、Ｔ２ｂとグランドノードＧとの間にそれぞれ並列接続されており、並列接続スイッチＳ１、Ｓ２が、複数の一対のスロー端子Ｔ１ａ−Ｔ１ｂ間、Ｔ２ａ−Ｔ２ｂ間にそれぞれ接続されている。また直列接続スイッチＳ１ａ、Ｓ１ｂが、複数の一対のスロー端子Ｔ１ａ、Ｔ１ｂから一対のポール端子Ｔ３ａ、Ｔ３ｂまでの間に介在して直列接続されている。また、直列接続スイッチＳ２ａ、Ｓ２ｂが複数の一対のスロー端子Ｔ２ａ、Ｔ２ｂから一対のポール端子Ｔ３ａ、Ｔ３ｂまでの間に介在して直列接続されている。
【００７６】
このように構成することで、３０ＧＨｚ以上のミリ波帯における挿入損失を３ｄＢ以下、すなわち一般的なウィルキンソン電力分配器の挿入損失より低減できる。例えば、一般的なＴ字型ジャンクションにて各３つのポートＰ１、Ｐ２、Ｐ３における特性インピーダンスＺ０が等しい場合、分岐箇所にて反射が発生するため、等分に分配される場合の挿入損失（通過特性）が３．０ｄＢより劣化して約３．６ｄＢになる。一方、本実施形態の高周波スイッチ３によれば、使用する所定の周波数帯域の３８ＧＨｚ付近において、挿入損失を約２．５ｄＢに低減できる。
【００７７】
非特許文献４は、分岐箇所の前後に高周波の緩衝増幅器を使用している。緩衝増幅器を使用する場合には、この緩衝増幅器分の消費電流が発生する。これに対し、本実施形態の高周波スイッチ３は、インダクタＬ１ａ、Ｌ１ｂ、Ｌ２ａ、Ｌ２ｂと伝送線路の受動素子とスイッチング動作するトランジスタとにより構成されているため、デジタル部９ａ、９ｂ相当の制御回路以外は電流を消費しない。このため本実施形態における高周波スイッチ３は、非特許文献４に記載の技術と比較して低消費電力化できる。レイアウト面積の観点でも、緩衝増幅器を使用する場合にはＴ字型ジャンクションの前後に合計３個分の緩衝増幅器のレイアウトエリアが必要である。これに対し、本実施形態の高周波スイッチ３では緩衝用の増幅器を必要としない。このため高周波スイッチ３は、非特許文献４に記載の構成に比較して小型化が可能である。
【００７８】
また、本実施形態の高周波スイッチ３は、ウィルキンソン電力分配器と比較した場合、当該ウィルキンソン電力分配器の構成に必要なλ／４の伝送線路を必要としないため、レイアウト面積を小さくできる。
【００７９】
（第２実施形態）
図７に、第２実施形態の説明図を示す。第１実施形態の図１の構成においては、３ポートの高周波スイッチ３の例を挙げたが、図７に示すように４ポートの高周波スイッチ１０３にも適用できる。
【００８０】
４ポートの高周波スイッチ１０３は、前述した３ポートの高周波スイッチ３の構成に加えて、一対のスロー端子Ｔ４ａ，Ｔ４ｂからなる第４ポートＰ４を備え、第４ポートＰ４の入出力信号に係る制御を実行する直列接続スイッチＳ４ａ，Ｓ４ｂ、並列接続スイッチＳ４、及びインダクタＬ４ａ，Ｌ４ｂを備える。
第４ポートＰ４に係る直列接続スイッチＳ４ａ，Ｓ４ｂ、並列接続スイッチＳ４、及びインダクタＬ４ａ，Ｌ４ｂの接続関係は、第１ポートＰ１又は第２ポートＰ２に係る直列接続スイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂ、並列接続スイッチＳ１，Ｓ２、及びインダクタＬ１ａ，Ｌ１ｂ，Ｌ２ａ，Ｌ２ｂの接続関係に準じているため、その説明を省略する。
【００８１】
各ポートへの分岐の仕方として、図７の回路図に示したように、Ｔ字分岐路を２つ（ＬＴ１、ＬＴ２）設けても良い。図５Ａのレイアウトを参照して説明すると、レイアウト上では、第４ポートＰ４は、第１の信号線４１ａ及び４２ａの延伸方向を中心として第３ポートＰ３に対向する側に設けられる。このとき、Ｔ字分岐路ＬＴ１は、前述のＴ字分岐路ＬＴ相当であり、ノードＮ３ａ、Ｎ３ｂから分岐する線路を備える。また、Ｔ字分岐路ＬＴ２は、配線４６ａ、４６ｂの結合ノードＮ３ａ、Ｎ３ｂとは異なる位置に別途第２結合ノードを設け、第３ポートＰ３の側とは逆方向に第２分岐ノードから屈曲した線路を備えるように構成すると良い。
また、Ｔ字分岐路ＬＴ１、ＬＴ２に代えて十字分岐路を設けても良い。図５Ａのレイアウトを参照して説明すると、この十字分岐路は、第１の信号線４１ａ及び４２ａ等の延伸方向に対し第３ポートＰ３側とは逆方向に結合ノードＮ３ａ，Ｎ３ｂから屈曲した線路を備えるように構成される。
【００８２】
第１実施形態の高周波スイッチ３の他にも、本形態に示したようなＳＰ３Ｔ（Single Pole Triple Throw)の高周波スイッチ１０３にも適用できる。説明を省略するが、更にポート数を増したＳＰｎＴ（Single Pole n Throw、nは自然数）など、各種の高周波スイッチにも本形態の手法は適用可能である。
【００８３】
（第３実施形態）
図８から図９Ｃに、第３実施形態の説明図を示す。この第３実施形態では、第２ポートＰ２と第３ポートＰ３とが導通状態のときに発生する第１ポートＰ１の正相信号線Li1aと逆相信号線Li1bとの間における振幅差及び位相差を補正する形態を示す。
【００８４】
第３ポートＰ３が、第１ポートＰ１と第２ポートＰ２とを結合する方向（図３では左右方向）に対し屈曲した方向（図３では下方向）に位置して配置されていると、第１ポートＰ１及び第２ポートＰ２の各スロー端子Ｔ１ａ−Ｔ２ａ、Ｔ１ｂ−Ｔ２ｂ間を結合する結合ノードＮ３ａ、Ｎ３ｂにおいて、第３ポートＰ３の配置位置に向けて差動のＴ字分岐路ＬＴを経由して信号線Li3a，Li3bを延伸する必要を生じる。
【００８５】
この場合、図５Ａのレイアウト構成に示すように、第２ポートＰ２から第３ポートＰ３に至る伝送線路の経路長が正相／逆相の間で互いに異なる。例えば、第２ポートＰ２から第３ポートＰ３に至る正相信号線Li2a−Li3aは、図５Ａのレイアウト上では、第１の信号線４２ａから配線４６ａのノードＮ３ａを経由して第１の信号線４３ａに達する。
他方、第２ポートＰ２から第３ポートＰ３に至る逆相信号線Li2b−Li3bは、図５Ａのレイアウト構成上では、第２の信号線４２ｂから配線４６ｂのノードＮ３ｂを経由して第２の信号線４３ｂに達する。このとき、第３ポートＰ３は、図５Ａ中の下側に配置されているため、第１の信号線４２ａから第１の信号線４３ａに至る経路長が、第２の信号線４２ｂから第２の信号線４３ｂに至る経路長に対して長くなる。これにより、高周波信号の振幅及び位相に差が発生する。
【００８６】
この経路長差の影響が無視できる程度であれば、第１実施形態（例えば、図３）の構成を用いることが望ましい。しかし、この影響が無視できない程度に大きい場合には、第３実施形態にて示すように、正相、逆相における振幅差、位相差を補正する手法を用いることが望ましい。特にミリ波などの高周波信号では波長が短くなり、正相、逆相における経路長差が無視できなくなるため効果的である。
【００８７】
より具体的には、図１に示したミリ波レーダシステム１のように、高周波スイッチ３の後段に局部発振信号分配増幅器１３ａ、１３ｂや移相器１８ａ、１８ｂなどが接続される場合、高周波スイッチ３にて発生した正相と逆相の振幅差がそのまま入力され、後段に伝達されることがある。後段の局部発振信号分配増幅器１３ａ、１３ｂの内部にバランなどによる正相、逆相の不平衡を補正する素子が備えられていない場合、増幅を担うトランジスタの正相、逆相に異なる電圧振幅を生じる。
この場合、電圧振幅が高い側のトランジスタに対する負荷が大きくなる。このトランジスタがＭＯＳＦＥＴなどにより構成されている場合には、ＴＤＤＢ（Time Dependent Dielectric Breakdown）やＨＣＩ（Hot Carrier Injection）などの信頼性に影響する。また、後段の局部発振信号分配増幅器１３ａ、１３ｂなどが最大電力供給の条件である複素共役によりインピーダンス整合を取る場合は、トランジスタの正相、逆相でインピーダンスが異なり最適な条件を満たすことが難しくなる。
【００８８】
このような場合、直列接続スイッチＳ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂを構成するＭＯＳＦＥＴ＿Ｍ１；Ｍ１１…Ｍ１ｋのゲート幅、インダクタＬ１ａ、Ｌ１ｂ、Ｌ２ａ、Ｌ２ｂのサイズを正相／逆相の経路長の差に応じて変更すると良い。これにより、経路長の差の影響を極力抑制でき、正相信号と逆相信号の振幅差及び位相差のアンバランスを極力解消できる。
【００８９】
また図９Ａは、図５Ａに示したＴ字分岐路ＬＴを構成する配線４６ａ、４６ｂの経路を模式的に示している。図９Ａに示すレイアウト構成では、接続線４７が配線４６ｂの下層側を潜って図９Ａ中の下方向に延伸されている。
図９Ｂは、Ｔ字分岐路ＬＴを構成する配線１４６ａ、１４６ｂの経路の変形例を模式的に示している。図９Ｂに示すレイアウト構成では、配線１４６ａが接続線１４７の上を跨いで図９Ｂ中の上下方向に延伸されている。接続線１４７はグローバル配線層ＧＬａに構成されており、グローバル配線層ＧＬｂに構成された配線１４６ａの下側を潜ってビアＶを用いて逆相信号線Li1b-Li2bを連結している。
【００９０】
図９Ａ、図９Ｂの何れの構造でも、図８に示すように、Ｔ字分岐路ＬＴにおいて正相信号線Li3a及び逆相信号線Li3bとグランドノードＧとの間にそれぞれ容量Ｃａ、Ｃｂを設けると良い。この容量Ｃａ，Ｃｂは、可変容量とすることがさらに望ましい。第１ポートＰ１及び第３ポートＰ３が導通状態の場合と、第２ポートＰ２及び第３ポートＰ３が導通状態の場合とに応じて、この可変容量Ｃａ，Ｃｂの値を調整することで、何れの導通状態においても正相、逆相のアンバランスを低減できる。
【００９１】
可変容量Ｃａ，Ｃｂは、図９Ｃに示す構成を用いると良い。図９Ｃに示すように、可変容量Ｃａ，Ｃｂは、ＭＯＳＦＥＴ＿Ｍ２と、ＭＯＭ(Metal-Oxide-Metal)容量などにより構成される固定容量Ｃ２とを備える。このＭＯＳＦＥＴ＿Ｍ２と固定容量Ｃ２とは、Ｔ字分岐路ＬＴの結合ノードＮ３ａ，Ｎ３ｂとグランドノードＧとの間に直列接続される。図示しないロジック回路によりＭＯＳＦＥＴ＿Ｍ２をオン／オフさせることで、結合ノードＮ３ａ，Ｎ３ｂとグランドノードＧとの間の容量値を変化させることができる。
【００９２】
結合ノードＮ３ａ，Ｎ３ｂとグランドノードＧとの間の容量値は、固定容量Ｃ２とＭＯＳＦＥＴ＿Ｍ２のソース／ドレイン間容量との合成容量値になる。
【００９３】
直列接続スイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂ及び並列接続スイッチＳ１，Ｓ２のオン・オフ状態が制御され、第２ポートＰ２と第３ポートＰ３とを導通させた場合を考慮する。このとき、正相信号線Li3aに接続された可変容量Ｃａの容量値を小さくすると共に、逆相信号線Li3bに接続された可変容量Ｃｂの容量値を可変容量Ｃａより大きくし、第３ポートＰ３において正相信号と逆相信号との間に振幅差をなくすように調整すると良い。このようにして可変容量Ｃａ，Ｃｂの各容量値を調整することで、第３ポートＰ３における正相信号と逆相信号との間の振幅差及び位相差を低減できる。
【００９４】
第１ポートＰ１と第３ポートＰ３とを導通させると、正相側と逆相側での線路長の差は信号の電気長に対してほぼ無視できる長さになる。したがって、正相信号線Li3aに接続された可変容量Ｃａの容量値と、逆相信号線Li3bに接続された可変容量Ｃｂの容量値とを等しい値に調整すると良い。
【００９５】
以上説明したように、各動作状態に応じて可変容量Ｃａ，Ｃｂの各容量値を調整することで、第２ポートＰ２と第３ポートＰ３とを導通させた場合でも、第１ポートＰ１と第３ポートＰ３とを導通させた場合でも、正相信号と逆相信号の間で発生する振幅差及び位相差を低減できる。
【００９６】
（第４実施形態）
図１０には、図９Ａ又は図９Ｂの構造に代わる、結合ノードＮ３ａ，Ｎ３ｂの付近におけるＴ字分岐路ＬＴ２の具体的なレイアウト構造を示す。図１０に示すように、Ｔ字分岐路ＬＴ２は、結合ノードＮ３ａ，Ｎ３ｂにおける正相／逆相の信号線Li1a-Li1b間の線路間隔Ｗ１が、正相／逆相の信号線Li1a-Li1bの伸び始めの線路間隔Ｗ２よりも狭く構成されている。結合ノードＮ３ａ，Ｎ３ｂにおける正相／逆相の信号線Li2a-Li2b間の線路間隔Ｗ１が、正相／逆相の信号線Li1a-Li1bの伸び始めの線路間隔Ｗ３よりも狭く構成されている。
【００９７】
また、結合ノードＮ３ａ，Ｎ３ｂにおける正相／逆相の信号線Li3a-Li3b間の線路間隔Ｗ４が、正相／逆相の信号線Li3a-Li3bの伸び始めの線路間隔Ｗ５よりも狭く構成されている。このような図１０に示すレイアウト構成を採用することで、第２ポートＰ２と第３ポートＰ３が導通した状態でも、外回り経路と内回り経路の経路長の差を低減できる。この結果、振幅差及び位相差を低減できる。
このとき、前述実施形態で示した可変容量Ｃａ，Ｃｂをさらに設けても良いし設けなくても良い。また、第１ポートＰ１における線路間隔Ｗ２と、第２ポートＰ２における線路間隔Ｗ３、及び第３ポートＰ３における線路間隔Ｗ５は、各ポートＰ１〜Ｐ３における特性インピーダンスＺ０を等しくするため通常は等しいものの、各ポートＰ１〜Ｐ３における必要な特性インピーダンスＺ０に応じて異なっていても構わない。同様に、線路間隔Ｗ１と線路間隔Ｗ４についても同様の観点から通常等しいものの、これらの線路間隔Ｗ１及びＷ４は互いに異なっていても構わない。
【００９８】
（第５実施形態）
図１１に、第５実施形態における高周波スイッチ４０３の回路図を示す。図１１に示すように、第５実施形態においては、差動構成のインダクタＬ１ｃ，Ｌ２ｃが、第１ポートＰ１及び第２ポートＰ２の各スロー端子Ｔ１ａ−Ｔ１ｂ間、Ｔ２ａ−Ｔ２ｂ間にそれぞれ接続される。
【００９９】
高周波スイッチ４０３は、第１実施形態の構成に比較して、インダクタの個数を少なくできる。このため、当該インダクタの占有面積を少なくでき、レイアウト面積を縮小できる。また、第１実施形態では、インダクタＬ１ａのグランドの位置とインダクタＬ１ｂのグランドの位置が、レイアウト上では異なるため、グランドの寄生成分が高周波的に影響する。これに対し、第５実施形態では差動信号線間にインダクタＬ１ｃ，Ｌ２ｃがそれぞれ挿入されるため、寄生成分の影響を低減できる。
【０１００】
（第６実施形態）
図１２に、第６実施形態における高周波スイッチ５０３の回路図を示す。第６実施形態では、第２のインダクタＬ３ａ，Ｌ３ｂが、第３ポートＰ３のポール端子Ｔ３ａ，Ｔ３ｂの信号線Li3a，Li3bに直列接続されている。
【０１０１】
第１ポートＰ１及び第２ポートＰ２に係る回路構成やレイアウト構成に比較すると、第３ポートＰ３に係る回路構成やレイアウト構成は対称な構造にはなっていない。従って、第１実施形態では、第１ポートＰ１及び第２ポートＰ２においてリターンロスＳ１１、Ｓ２２の周波数特性を優先させると、第３ポートＰ３におけるリターンロスＳ３３が悪化しやすい。
【０１０２】
この課題に対し、第６実施形態では第３ポートＰ３のポール端子Ｔ３ａ、Ｔ３ｂに対し直列にインダクタＬ３ａ，Ｌ３ｂを接続することで、第３ポートＰ３でのリターンロス特性Ｓ３３を改善できる。
【０１０３】
（第７実施形態）
図１３に、第７実施形態の構成図を示す。図１３に示すように、集積回路２の内部の局部発振信号を受信器２１ａに入力する経路を設けることで、高周波回路用のＢＩＳＴ（Built-In-Self Test）機能が設けることができる。このＢＩＳＴ機能は、出荷時や出荷後の高周波試験に要するコストを低減するために設けられ、内部で生成された高周波信号を各回路ブロックに入力することで回路動作の検証を行う。
【０１０４】
図１３に示すマスタ集積回路６０２ａについて、ＢＩＳＴ機能以外の構成については、第１実施形態と同様であるため、制御器４の構成及び説明を省略する。
【０１０５】
マスタ集積回路２ａに代わるマスタ集積回路６０２ａは、第１実施形態で説明したマスタ集積回路２ａと同様の構成の他、局部発振信号分配増幅器１３ａの後段に高周波スイッチ６０３、周波数ダブラー６１４、及びカプラ６１５１…６１５ｍを備える。
高周波スイッチ６０３の一方の出力ポートは第１ポートＰ１として構成され、外部への局部発振信号出力ポート１５ａに接続されている。高周波スイッチ６０３の他方の出力ポートは、第２ポートＰ２として構成され、周波数ダブラー６１４を介してカプラ６１５１…６１５ｍに接続されている。このカプラ６１５１…６１５ｍは、内部のＰＬＬ１２ａにて生成された局部発振信号を受信器２１ａの各受信チャンネルRX1ch〜RXmchにテスト信号として入力する機能を持つ。
【０１０６】
マスタ集積回路６０２ａの受信系回路を自己診断するときには、制御部９ｃａは、回路制御レジスタ９ａａに記憶されたパラメータに基づいて、高周波スイッチ３ａの入力側の経路をＰＬＬ１２ａ側に切り替え、高周波スイッチ６０３の出力側の経路を周波数ダブラー６１４側に切り替える。
【０１０７】
マスタ集積回路６０２ａの内部の信号の経路を前記の状態に制御することで、受信器２１ａの各チャンネルに、自己診断用の高周波信号が入力される。一方、受信器２１ａの内部のミキサ２３ａには、周波数ダブラー１４ａを介して、局部発振信号が入力される。最終的には、中間周波数増幅器２４ａの出力信号や、内部のノードの電気的特性を検査することで、受信器２１aの内部のＬＮＡ２１ａ、ミキサ２３ａ、中間周波数増幅器２４ａについて自己診断テストを行うことができる。
【０１０８】
本実施形態によれば、高周波スイッチ６０３が、自己診断テスト時に局部発振信号を受信部１１ａのＬＮＡ２１ａに入力するために用いられる。これにより内部の局部発振信号を用いて自己診断テストを行うことができる。
【０１０９】
（第８実施形態）
図１４に示す高周波スイッチ７０３は、第１実施形態におけるインダクタＬ１ａ，Ｌ１ｂ，Ｌ２ａ，Ｌ２ｂに代えてスタブSt1a,St1b,St2a,St2bを用いることで構成されている。なお、図５Ａと同様の部分には同一構造を示して符号も省略している。
【０１１０】
スタブSt1aは、第１ポートＰ１の側の第１の信号線４１ａと第１の接地線４１ｃとの間に、配線４８１ａ、接続線４５１ａをビアＶを用いて接続すると共に、ＭＯＭ又はＭＩＭ(Metal Insulator Metal)による容量素子Ｃ１ａを直列接続して構成される。配線４８１ａは、容量素子Ｃ１ａを接続することで接地線４１ｃに対し高周波的に接地されている。
【０１１１】
他のスタブSt1b、St2a、St2bの構造は、図１４に示すように、スタブSt1aと図示左右上下対称構造であり、その構成及び動作原理は同様である。このため、これらのスタブSt1b、St2a、St2bの構成説明を省略する。
【０１１２】
また、図１４に示すスタブSt1a,St1b,St2a,St2bは、信号線の両側に接地線を備えたコプレーナ導波路により構成されており、また、レイアウト面積を縮小するため、伝送線路の途中で折り曲げられている。
【０１１３】
このようなスタブSt1a,St1b,St2a,St2bが構成されることで、高周波特性上、スパイラルインダクタIn1a，In1b，In2a，In2bを用いた場合と同様の特性を得ることが可能である。その他は、第１実施形態と同様であるため説明を省略する。
【０１１４】
（第９実施形態）
図１５から図２０に、第１実施形態における図５Ｃに示したコプレーナ導波路１５０に代わる伝送線路２５０、３５０、４５０、５５０、６５０、７５０の構成例を示す。
【０１１５】
図１５に示す伝送線路２５０のように、コプレーナ導波路１５０の中央に接地線４１ｄを設けることなく構成しても良い。すなわち、一対の信号線４１ａ、４１ｂが隣接すると共に、これら一対の信号線４１ａ、４１ｂから両外方に離間して接地線４１ｃ、４１ｅが配置されていても良い。
【０１１６】
また図１６の伝送線路３５０に示すように、伝送線路２５０の両端の接地線４１ｃ、４１ｅを設けなくても良い。この場合、２本の信号線４１ａ、４１ｂがシリコン基板３１の上方に配置されており、シリコン基板３１がグランド電位として機能する。
【０１１７】
また図１７の伝送線路４５０に示すように、グランドシールド層Ｌｓ付きのコプレーナ線路を用いても良い。この伝送線路４５０は、接地線４１ｃ〜４１ｅとシリコン基板３１との間にグランドシールド層Ｌｓを設けている。グランドシールド層Ｌｓは、接地線４１ｃ，４１ｅ及び信号線４１ａ，４１ｂとシリコン基板３１との間に当該シリコン基板３１に並行して延設され、シリコン基板３１に対するシールドとして設けられている。グランドシールド層Ｌｓは、グローバル配線層ＧＬｂから他のグローバル配線層ＧＬａ及びローカル配線３２を通じて接地線４１ｃ〜４１ｅを互いに接続する。
【０１１８】
同様に、図１８の伝送線路５５０に示すように、グランドシールド層Ｌｓ付きのコプレーナ線路を用いても良い。この伝送線路５５０は、図１５に示した中央の接地線４１ｄがないコプレーナ線路に対して、両端の接地線４１ｃ，４１ｅとシリコン基板３１との間にグランドシールド層Ｌｓを設けている。
【０１１９】
また図１９の伝送線路６５０に示すように、グランドシールド層Ｌｓ付きのマイクロストリップライン線路を用いても良い。この伝送線路６５０は、信号線４１ａ，４１ｂとシリコン基板３１との間にグランドシールド層Ｌｓを設けた構成である。図１９における断面図では、グランドシールド層Ｌｓの電位はフローティング状態にみえるが、実際は集積回路６０２ａ内にて他のグランド電位のノードと接続されている。
【０１２０】
また図２０の伝送線路７５０に示すように、グランドシールド層Ｌｓ及びＬｓ２付きのコプレーナ線路を用いても良い。グランドシールド層Ｌｓ２は、グローバル配線層ＧＬｂの上方に位置したグローバル配線層ＧＬｃに構成されている。
【０１２１】
伝送線路７５０は、グランドシールド層Ｌｓ及びＬｓ２により信号線４１ａを上下に挟んで構成されている。図２０に示す伝送線路７５０では、信号線４１ａ及び４１ｂ間の中央に接地線４１ｄを設けていないが、接地線４１ｄを設けても良い。
【０１２２】
第１実施形態で説明した図５Ｃ及び第９実施形態での図１５〜図２０に示した伝送線路について、周波数の十分高い領域での差動伝送線路のOddモードの特性インピーダンスＺ０は、下記の（１）式により与えられる。
【数１】
2020088597.tif 000003
【０１２３】
この（１）式において、Ｌｏは単位長さ当たりのインダクタンス成分を示し、Ｃｇは対グランド容量成分、Ｃｓは対信号線容量成分を示す。伝送線路の構造、サイズにより、インダクタンス成分Ｌｏ、対グランド容量成分Ｃｇ、及び対信号線容量成分Ｃｓが変化することから、特性インピーダンスＺ０の値も変化する。
【０１２４】
（他の実施形態）
本発明は、前述した実施形態に限定されるものではなく、種々変形して実施することができ、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。
【０１２５】
前述した複数の実施形態の構成、機能を組み合わせても良い。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において考え得るあらゆる態様も実施形態と見做すことが可能である。
【０１２６】
本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。
【符号の説明】
【０１２７】
図面中、３，３ａ，３ｂ；１０３；２０３；４０３；５０３；６０３；７０３は高周波スイッチ、Ｔ３ａ、Ｔ３ｂはポール端子、Ｔ１ａ，Ｔ１ｂ、Ｔ２ａ，Ｔ２ｂはスロー端子、Ｌ１ａ，Ｌ１ｂ，Ｌ２ａ，Ｌ２ｂはインダクタ、Ｌ３ａ，Ｌ３ｂはインダクタ、St1a, St1b, St2a, St2bはスタブ（インダクタ）、Ｓ１，Ｓ２は並列接続スイッチ、Ｓ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂは直列接続スイッチ、を示す。
【図１】
2020088597.tif 000004
【図２】
2020088597.tif 000005
【図３】
2020088597.tif 000006
【図４Ａ】
2020088597.tif 000007
【図４Ｂ】
2020088597.tif 000008
【図４Ｃ】
2020088597.tif 000009
【図４Ｄ】
2020088597.tif 000010
【図５Ａ】
2020088597.tif 000011
【図５Ｂ】
2020088597.tif 000012
【図５Ｃ】
2020088597.tif 000013
【図６Ａ】
2020088597.tif 000014
【図６Ｂ】
2020088597.tif 000015
【図６Ｃ】
2020088597.tif 000016
【図６Ｄ】
2020088597.tif 000017
【図６Ｅ】
2020088597.tif 000018
【図６Ｆ】
2020088597.tif 000019
【図７】
2020088597.tif 000020
【図８】
2020088597.tif 000021
【図９Ａ】
2020088597.tif 000022
【図９Ｂ】
2020088597.tif 000023
【図９Ｃ】
2020088597.tif 000024
【図１０】
2020088597.tif 000025
【図１１】
2020088597.tif 000026
【図１２】
2020088597.tif 000027
【図１３】
2020088597.tif 000028
【図１４】
2020088597.tif 000029
【図１５】
2020088597.tif 000030
【図１６】
2020088597.tif 000031
【図１７】
2020088597.tif 000032
【図１８】
2020088597.tif 000033
【図１９】
2020088597.tif 000034
【図２０】
2020088597.tif 000035