(57)【要約】【課題】スイッチトキャパシタ回路に供給される基準電圧の変動を抑制する。【解決手段】変動抑制回路１は、差動構成のスイッチトキャパシタ回路２に供給される基準電圧ＶＲＥＦＰ、ＶＲＥＦＭの変動を抑制するものであり、電荷供給回路５を備える。スイッチトキャパシタ回路２は、入力電圧ＶＩＮＰ、ＶＩＮＭを充電するためのキャパシタＣｓ１、Ｃｓ２と、基準電圧ＶＲＥＦＰ、ＶＲＥＦＭを充電するためのキャパシタＣｒ１、Ｃｒ２と、が互いに独立して設けられた構成である。電荷供給回路５は、スイッチトキャパシタ回路２で発生する充放電電荷を相殺するための相殺電荷を電圧値が一定である差動電圧ＶＲＥＰＰ、ＶＲＥＰＭを用いて生成し、スイッチトキャパシタ回路２において基準電圧ＶＲＥＦＰ、ＶＲＥＦＭが供給されるノードＮ１、Ｎ２に相殺電荷を供給する。【選択図】図１
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【特許請求の範囲】
【請求項１】
差動構成のスイッチトキャパシタ回路（２、４２、５２）に供給される基準電圧の変動を抑制する変動抑制回路であって、
前記スイッチトキャパシタ回路は、入力電圧を充電するための入力キャパシタ（Ｃｓ１、Ｃｓ２）と、前記基準電圧を充電するための基準キャパシタ（Ｃｒ１、Ｃｒ２、Ｃｄ４１、Ｃｄ４２、Ｃｌ４１、Ｃｌ４２）と、が互いに独立して設けられた構成であり、
前記スイッチトキャパシタ回路で発生する充放電電荷を相殺するための相殺電荷を所定の相殺用電圧を用いて生成し、前記スイッチトキャパシタ回路において前記基準電圧が供給される２つの基準入力ノード（Ｎ１、Ｎ２、Ｎ４１、Ｎ４２）に前記相殺電荷を供給する電荷供給回路（５）を備える変動抑制回路。
【請求項２】
前記電荷供給回路は、前記スイッチトキャパシタ回路で充放電電荷が生じるタイミングと同じタイミングで前記相殺電荷の供給を行う請求項１に記載の変動抑制回路。
【請求項３】
前記電荷供給回路は、電圧値が一定である前記相殺用電圧を用いて前記相殺電荷を生成する請求項１または２に記載の変動抑制回路。
【請求項４】
前記電荷供給回路は、差動構成であり、
その差動構成において対をなす２つの相殺キャパシタ（Ｃｐ１、Ｃｐ２）と、
前記２つの相殺キャパシタの一方と前記２つの基準入力ノードの一方との間を開閉する第１相殺スイッチ（Ｓ１５）と、
前記２つの相殺キャパシタの他方と前記２つの基準入力ノードの他方との間を開閉する第２相殺スイッチ（Ｓ１６）と、
を備える請求項１から３のいずれか一項に記載の変動抑制回路。
【請求項５】
前記電荷供給回路は、前記相殺用電圧を用いて前記２つの相殺キャパシタの充電および放電を行うスイッチ回路（７）を備え、
前記スイッチ回路は、前記相殺用電圧が与えられる２つの相殺用ノード（Ｎ３、Ｎ４）の一方と前記２つの相殺キャパシタとの間をそれぞれ開閉する２つのスイッチ（Ｓ１９、Ｓ２１）と、前記２つの相殺用ノードの他方と前記２つの相殺キャパシタとの間をそれぞれ開閉する２つのスイッチ（Ｓ２０、Ｓ２２）と、を備える請求項４に記載の変動抑制回路。
【請求項６】
前記スイッチトキャパシタ回路（２、５２）は、前記入力キャパシタを充電するサンプル動作と、前記サンプル動作により前記入力キャパシタに蓄積された電荷を保持するホールド動作と、を実行するともに、前記ホールド動作において前記充放電電荷が発生する構成であり、
前記電荷供給回路は、前記ホールド動作時に前記相殺電荷の供給を行う請求項１から５のいずれか一項に記載の変動抑制回路。
【請求項７】
前記スイッチトキャパシタ回路（２、４２）は、前記入力キャパシタを充電するサンプル動作と、サンプル動作により前記入力キャパシタに蓄積された電荷を保持するホールド動作と、を実行するとともに、前記サンプル動作および前記ホールド動作の双方において前記充放電電荷が発生する構成であり、
前記電荷供給回路は、前記サンプル動作時および前記ホールド動作時に前記相殺電荷の供給を行う請求項１から５のいずれか一項に記載の変動抑制回路。
【請求項８】
前記電荷供給回路を２つ備え、
２つの前記電荷供給回路のうちの一方を第１電荷供給回路（５ａ）とし、２つの前記電荷供給回路のうちの他方を第２電荷供給回路（５ｂ）とすると、
前記第１電荷供給回路（５ａ）は、前記サンプル動作時に前記相殺電荷の供給を行い、
前記第２電荷供給回路（５ｂ）は、前記ホールド動作時に前記相殺電荷の供給を行う請求項７に記載の変動抑制回路。
【請求項９】
Ａ／Ｄ変換器の一部を構成する前記スイッチトキャパシタ回路（２、４２、５２）に供給される前記基準電圧の変動を抑制する請求項１から８のいずれか一項に記載の変動抑制回路。
【請求項１０】
レベルシフト回路の一部を構成する前記スイッチトキャパシタ回路（４２、５２）に供給される前記基準電圧の変動を抑制する請求項１から９のいずれか一項に記載の変動抑制回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動構成のスイッチトキャパシタ回路に供給される基準電圧の変動を抑制する変動抑制回路に関する。
【背景技術】
【０００２】
基準電圧を使用するスイッチトキャパシタ回路を有するＡ／Ｄ変換器、レベルシフト回路などでは、キャパシタへの充放電により基準電圧が過渡的に変動すると、動作の高速化が難しくなる問題、多チャンネル化などに伴い精度が悪化する問題などが生じる。このような問題への対策としては、アンプの広帯域化を図る、パスコンを追加するなどが考えられる。しかし、前者の対策では消費電流が増加するという問題が生じるし、後者の対策では部品コストが増加するという問題、端子数が増加するという問題などが生じる。そこで、従来、基準電源の過渡変動を抑制するための技術が種々考えられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７９０７０７４号明細書
【特許文献２】国際公開第２０１２／１５７１５５号
【特許文献３】米国特許出願公開第２０１２／０２７４３６０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来技術では、供給対象となる回路における基準電圧の変動自体が抑制する構成ではなく、回路側で生じた基準電圧の変動によるノイズが基準電圧を生成する電源部側へと伝搬することを抑制する構成が採用されている。そのため、従来技術では、供給対象となる回路において使用される基準電圧の変動は抑制されず、それによるノイズが発生することとなる。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、スイッチトキャパシタ回路に供給される基準電圧の変動を抑制することができる変動抑制回路を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載の変動抑制回路は、差動構成のスイッチトキャパシタ回路（２、４２、５２）に供給される基準電圧の変動を抑制するものであり、電荷供給回路（５）を備える。この場合、スイッチトキャパシタ回路は、入力電圧を充電するための入力キャパシタ（Ｃｓ１、Ｃｓ２）と、基準電圧を充電するための基準キャパシタ（Ｃｒ１、Ｃｒ２、Ｃｄ４１、Ｃｄ４２、Ｃｌ４１、Ｃｌ４２）と、が互いに独立して設けられた構成である。電荷供給回路は、スイッチトキャパシタ回路で発生する充放電電荷を相殺するための相殺電荷を所定の相殺用電圧を用いて生成し、スイッチトキャパシタ回路において基準電圧が供給される２つの基準入力ノード（Ｎ１、Ｎ２、Ｎ４１、Ｎ４２）に相殺電荷を供給する。
【０００７】
このような構成によれば、アンプの広帯域化を図る、パスコンを追加するなどの対策を施すことなく、スイッチトキャパシタ回路に供給される基準電圧の変動を抑制することができる。そのため、上記構成によれば、回路の高精度化、部品点数削減、消費電流低減、干渉抑制、ノイズ抑制などの効果が得られる。この場合、スイッチトキャパシタ回路は、入力キャパシタと基準キャパシタとが互いに独立して設けられた分離型の構成である。そのため、電荷供給回路における相殺電荷の生成にあたって、入力依存の充電量を考慮する必要がない。
【０００８】
また、この場合、スイッチトキャパシタ回路が差動構成であるため、スイッチトキャパシタ回路において、１回の動作、つまり１周期で発生する充放電電荷、すなわち消費電荷が明確となる。したがって、上記構成によれば、電荷供給回路が、スイッチトキャパシタ回路の構成に応じて明確に定まる、つまり既知の値となる充放電電荷に基づいて相殺電荷を生成することにより、基準電圧の変動を精度良く抑制することができる。
【０００９】
請求項２に記載の変動抑制回路において、電荷供給回路は、スイッチトキャパシタ回路で充放電電荷が生じるタイミングと同じタイミングで相殺電荷の供給を行う。このような構成によれば、１回の動作、つまり１周期毎の基準電圧の変動を抑制することができるため、例えば１回のセットリングの応答改善などの効果が得られる。
【００１０】
請求項３に記載の電荷供給回路は、電圧値が一定である相殺用電圧を用いて相殺電荷を生成する。前述したように、スイッチトキャパシタ回路における１回の動作での充放電電荷は既知の値となる。そのため、この場合、上記した相殺用電圧を、既知の値である充放電電荷に応じた一定の電圧値とすれば、基準電圧の変動を精度良く抑制することができる。このような構成によれば、電荷供給回路は、例えば充放電電荷に応じて相殺用電圧を可変にするためのＤ／Ａ変換器などの構成を必要とすることがなく、比較的単純な構成とすることができる。したがって、上記構成によれば、回路構成を簡素化することができるという効果が得られる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態に係る積分器および変動抑制回路の構成を模式的に示す図
【図２】第１実施形態に係る各部の動作を表すタイミングチャート
【図３】第１実施形態に係るセットリングの応答改善効果を説明するための図
【図４】第２実施形態に係る積分器および変動抑制回路の構成を模式的に示す図
【図５】第２実施形態に係る各部の動作を表すタイミングチャート
【図６】第３実施形態に係る積分器および変動抑制回路の構成を模式的に示す図
【図７】第３実施形態に係る各部の動作を表すタイミングチャート
【図８】第４実施形態に係る積分器および変動抑制回路の構成を模式的に示す図
【図９】第５実施形態に係る積分器および変動抑制回路の構成を模式的に示す図
【発明を実施するための形態】
【００１２】
以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
以下、第１実施形態について図１〜図３を参照して説明する。
【００１３】
図１に示す変動抑制回路１は、ΔΣ型のＡ／Ｄ変換器の一部を構成するスイッチトキャパシタ回路２に供給される基準電圧ＶＲＥＦＰ、ＶＲＥＦＭの変動を抑制するものであり、例えば車両に搭載される電池を監視する電池監視ＩＣに適用される。なお、以下では、Ａ／Ｄ変換器のことをＡＤＣと省略することがある。また、以下では、基準電圧ＶＲＥＦＰ、ＶＲＥＦＭについて、それらを区別する必要がない場合には基準電圧ＶＲＥＦと総称することとする。スイッチトキャパシタ回路２は、差動構成であり、差動出力形式のＯＰアンプ３などとともに、ΔΣ型ＡＤＣの初段の積分器４を構成している。
【００１４】
積分器４には、基準入力ノードに相当するノードＮ１、Ｎ２を介して基準電圧ＶＲＥＦＰ、ＶＲＥＦＭが供給されている。基準電圧ＶＲＥＦＰ、ＶＲＥＦＭは、図示しない基準電源により生成される。また、積分器４には、信号入力端子に相当する端子Ｐ１、Ｐ２を介して入力電圧ＶＩＮＰ、ＶＩＮＭが入力されている。ＯＰアンプ３のコモン電圧は、電圧Ｖｃｍに等しく設定されている。下記（１）式に示すように、電圧Ｖｃｍは、基準電圧ＶＲＥＦＰと基準電圧ＶＲＥＦＭとの中間電圧になっている。
Ｖcm＝（ＶREFP−ＶREFM）／２  …（１）
基準電圧ＶＲＥＦＰ、基準電圧ＶＲＥＦＭおよび電圧Ｖｃｍの各電圧値は、電池監視ＩＣの仕様に応じて予め定められた所定の値となっている。
【００１５】
ＯＰアンプ３の反転入力端子と非反転出力端子との間にはキャパシタＣｆ１が接続されており、ＯＰアンプ３の非反転入力端子と反転出力端子との間にはキャパシタＣｆ２が接続されている。キャパシタＣｆ１、Ｃｆ２は、積分容量として機能する。ＯＰアンプ３は、その非反転出力端子、反転出力端子からそれぞれ差動電圧ＶＯＰ、ＶＯＭを出力する。差動電圧ＶＯＰ、ＶＯＰは、積分器４による積分結果を表す電圧となる。
【００１６】
スイッチトキャパシタ回路２は、キャパシタＣｓ１、Ｃｓ２、Ｃｒ１、Ｃｒ２およびスイッチＳ１〜Ｓ１４を備えている。差動構成において対をなすキャパシタＣｓ１、Ｃｓ２は、入力電圧ＶＩＮＰ、ＶＩＮＭを充電するためのものであり、入力キャパシタに相当する。キャパシタＣｓ１、Ｃｓ２は、同じ容量値Ｃｓになっている。なお、本明細書における「同じ容量値」とは、容量値が完全に一致するものだけでなく、目的とする効果を奏するのであれば、互いの容量値に若干の差があり厳密には一致していないようなものも含む。また、以下では、キャパシタＣｓ１、Ｃｓ２について、それらを区別する必要がない場合にはキャパシタＣｓと総称することとする。
【００１７】
キャパシタＣｓ１、Ｃｓ２の各一端と端子Ｐ１、Ｐ２との間には、それぞれスイッチＳ１、Ｓ２が接続されている。キャパシタＣｓ１、Ｃｓ２の各一端には、それぞれスイッチＳ３、Ｓ４を介して、電圧Ｖｃｍが印加可能とされている。キャパシタＣｓ１、Ｃｓ２の各他端は、それぞれスイッチＳ５、Ｓ６を介して、ＯＰアンプ３の反転入力端子、非反転入力端子に接続されている。キャパシタＣｓ１、Ｃｓ２の各他端には、それぞれスイッチＳ７、Ｓ８を介して、電圧Ｖｃｍが印加可能とされている。
【００１８】
差動構成において対をなすキャパシタＣｒ１、Ｃｒ２は、基準電圧ＶＲＥＦＰ、ＶＲＥＦＭを充電するためのものであり、基準キャパシタに相当する。キャパシタＣｒ１、Ｃｒ２は、同じ容量値Ｃｒになっている。なお、容量値Ｃｒは、電池監視ＩＣの仕様などに応じて定まるＡＤＣの分解能に基づいて予め定められた所定の値となっている。また、以下では、キャパシタＣｒ１、Ｃｒ２について、それらを区別する必要がない場合にはキャパシタＣｒと総称することとする。
【００１９】
キャパシタＣｒ１、Ｃｒ２の各一端には、それぞれスイッチＳ９、Ｓ１０を介して、電圧Ｖｃｍが印加可能とされている。キャパシタＣｒ１の一端は、スイッチＳ１１を介してノードＮ１に接続されているとともに、スイッチＳ１２を介してノードＮ２に接続されている。キャパシタＣｒ２の一端は、スイッチＳ１３を介してノードＮ１に接続されているとともに、スイッチＳ１４を介してノードＮ２に接続されている。
【００２０】
キャパシタＣｒ１、Ｃｒ２の各他端は、それぞれキャパシタＣｓ１、Ｃｓ２の各他端と共通接続されている。すなわち、キャパシタＣｒ１、Ｃｒ２の各他端は、それぞれスイッチＳ５、Ｓ６を介して、ＯＰアンプ３の反転入力端子、非反転入力端子に接続されている。また、キャパシタＣｒ１、Ｃｒ２の各他端には、それぞれスイッチＳ７、Ｓ８を介して、電圧Ｖｃｍが印加可能とされている。上記したように、スイッチトキャパシタ回路２は、入力キャパシタであるキャパシタＣｓと、基準キャパシタであるキャパシタＣｒと、が互いに独立して設けられた分離型の構成となっている。
【００２１】
スイッチＳ１〜Ｓ１４は、例えばＭＯＳトランジスタにより構成されており、そのオンオフは制御回路１１により制御される。スイッチＳ１、Ｓ２、Ｓ７〜Ｓ１０を第１スイッチと総称するとともに、スイッチＳ３〜Ｓ６を第２スイッチと総称すると、第１スイッチおよび第２スイッチは、相補的にオンオフされる。図２に示すように、第１スイッチのオンオフを制御する信号Φ１と、第２スイッチのオンオフを制御する信号Φ２とは、いずれも２値の信号であり、互いに逆相の信号となっている。
【００２２】
各スイッチは、信号Φ１、Φ２がハイレベルのときにオンされるとともに、ロウレベルのときにオフされるようになっている。なお、図２などでは、２値の信号のハイレベルを単に「Ｈ」と表わし、２値の信号のロウレベルを単に「Ｌ」と表わしている。信号Φ１がハイレベルである期間は、スイッチトキャパシタ回路２においてキャパシタＣｓを充電するサンプル動作が実行されるサンプル期間に相当する。信号Φ２がハイレベルである期間は、スイッチトキャパシタ回路２においてキャパシタＣｓに蓄積された電荷を保持するホールド動作が実行されるホールド期間に相当する。図２などでは、サンプル期間をＰｈａｓｅ「Ｓ」と表わすとともに、ホールド期間をＰｈａｓｅ「Ｈ」と表わしている。
【００２３】
スイッチＳ１１〜Ｓ１４は、ΔΣ型ＡＤＣにおける１ビットのＤ／Ａ変換器を構成している。なお、以下では、Ｄ／Ａ変換器のことをＤＡＣと省略することがある。スイッチＳ１１〜Ｓ１４は、サンプル期間には常時オフされるとともに、ホールド期間にはＤＡＣに入力されるデジタル値であるＤＡＣ値に応じてオンオフされる。このＤＡＣ値は、例えば「１」および「−１」という２値、または「１」および「０」という２値となるものであり、制御回路１１により生成される。
【００２４】
上記構成では、例えばＤＡＣ値が「１」のとき、スイッチＳ１１、Ｓ１４がオンされるとともに、スイッチＳ１２、Ｓ１３がオフされる。また、ＤＡＣ値が「−１」のとき、スイッチＳ１１、Ｓ１４がオフされるとともに、スイッチＳ１２、Ｓ１３がオンされる。このように、スイッチＳ１１、Ｓ１４と、スイッチＳ１２、Ｓ１３とは、相補的にオンオフされる。このようにスイッチＳ１１〜Ｓ１４のオンオフが制御されることから、スイッチトキャパシタ回路２は、ホールド動作において充放電電荷が発生する構成となっている。すなわち、図２に示すように、キャパシタＣｒの充電電流は、ホールド期間の開始直後において比較的大きな値を示し、その後はゼロに収束する。
【００２５】
スイッチトキャパシタ回路２では、このようなキャパシタＣｒへの充放電により、基準電圧ＶＲＥＦが過渡的に変動する。変動抑制回路１は、このような基準電圧ＶＲＥＦの変動を抑制することができる構成となっている。変動抑制回路１は、差動構成の電荷供給回路５および電圧源６を備えている。電荷供給回路５は、スイッチトキャパシタ回路２で発生する充放電電荷を相殺するための相殺電荷を生成し、その相殺電荷をノードＮ１、Ｎ２に供給する。
【００２６】
電圧源６は、基準電圧ＶＲＥＦを生成する図示しない基準電源と同等の電圧を発生させるレプリカ基準電源である。なお、電池監視ＩＣにおいて、基準電源と同等の電圧を発生させる回路が既に存在する場合、その回路を電圧源６として機能させてもよい。電圧源６は、ノードＮ３、Ｎ４を通じて差動電圧ＶＲＥＰＰ、ＶＲＥＰＭを出力する。この場合、差動電圧ＶＲＥＰＰ、ＶＲＥＦＭは、予め定められた一定の電圧値となっている。なお、以下では、差動電圧ＶＲＥＰＰ、ＶＲＥＰＭについて、それらを区別する必要がない場合には差動電圧ＶＲＥＰと総称することとする。電荷供給回路５は、差動電圧ＶＲＥＰを用いて相殺電荷を生成する。したがって、差動電圧ＶＲＥＰは、相殺用電圧に相当する。また、ノードＮ３、Ｎ４は、相殺用電圧が与えられる相殺用ノードに相当する。
【００２７】
差動構成において対をなすキャパシタＣｐ１、Ｃｐ２は、差動電圧ＶＲＥＰにより充放電されるものであり、相殺キャパシタに相当する。キャパシタＣｐ１、Ｃｐ２は、同じ容量値Ｃｐになっている。なお、以下では、キャパシタＣｐ１、Ｃｐ２について、それらを区別する必要がない場合にはキャパシタＣｐと総称することとする。容量値Ｃｐおよび差動電圧ＶＲＥＰＰ、ＶＲＥＰＭの各電圧値は、容量値Ｃｒおよび基準電圧ＶＲＥＦＰ、ＶＲＥＦＭの各電圧値に応じて、基準電圧ＶＲＥＦの変動抑制の効果が所望する程度に得られるような値に設定される。
【００２８】
キャパシタＣｐ１、Ｃｐ２の各一端とノードＮ１、Ｎ２との間には、それぞれスイッチＳ１５、Ｓ１６が接続されている。スイッチＳ１５は、キャパシタＣｐ１とノードＮ１との間を開閉するもので第１相殺スイッチに相当する。スイッチＳ１６は、キャパシタＣｐ２とノードＮ２との間を開閉するもので第２相殺スイッチに相当する。キャパシタＣｐ１、Ｃｐ２の各一端には、それぞれスイッチＳ１７、Ｓ１８を介して、電圧Ｖｃｍが印加可能とされている。
【００２９】
キャパシタＣｐ１の他端は、スイッチＳ１９を介してノードＮ３に接続されているとともに、スイッチＳ２０を介してノードＮ４に接続されている。キャパシタＣｐ２の他端は、スイッチＳ２１を介してノードＮ３に接続されているとともに、スイッチＳ２２を介してノードＮ４に接続されている。つまり、スイッチＳ１９、Ｓ２１は、ノードＮ３と２つのキャパシタＣｐ１、Ｃｐ２との間をそれぞれ開閉する。また、スイッチＳ２０、Ｓ２２は、ノードＮ４と２つのキャパシタＣｐ１、Ｃｐ２との間をそれぞれ開閉する。これらスイッチＳ１９〜Ｓ２２により、差動電圧ＶＲＥＰＰ、ＶＲＥＰＭを用いて２つのキャパシタＣｐ１、Ｃｐ２の充電および放電を行うスイッチ回路７が構成されている。
【００３０】
スイッチＳ１５〜Ｓ２２は、例えばＭＯＳトランジスタにより構成されており、そのオンオフは制御回路１１により制御される。スイッチＳ１７〜Ｓ１９、Ｓ２２のオンオフは、スイッチトキャパシタ回路２における第１スイッチと同様、信号Φ１により制御される。また、スイッチＳ１５、Ｓ１６、Ｓ２０、Ｓ２１のオンオフは、スイッチトキャパシタ回路２における第２スイッチと同様、信号Φ２により制御される。
【００３１】
このようにスイッチＳ１５〜Ｓ２２のオンオフが制御されることから、電荷供給回路５は、スイッチトキャパシタ回路２のホールド動作時に相殺電荷の供給を行うようになっている。すなわち、図２に示すように、キャパシタＣｐの放電電流は、ホールド期間の開始直後において比較的大きな値を示し、その後はゼロに収束する。また、この場合、電荷供給回路５は、スイッチトキャパシタ回路２で充放電電荷が生じるタイミングと同じタイミングで相殺電荷の供給を行うことになる。そのため、図２に示すように、キャパシタＣｒの充電電流の変化のタイミングと、キャパシタＣｐの放電電流の変化のタイミングとが一致しており、キャパシタＣｒの充電動作とキャパシタＣｐの放電動作とが同相化されている。
【００３２】
上記構成において、基準電圧ＶＲＥＦの変動抑制の効果を最大限に得るための条件について説明する。なお、ここでは、基準電圧ＶＲＥＦＰ側の電荷充放電を例にして説明を行うが、基準電圧ＶＲＥＦＭ側についても同様の考え方を適用することができる。この場合、キャパシタＣｒの充電電荷ＱＲＥＦＰおよびキャパシタＣｐの放電電荷ＱＲＥＰＰは、それぞれ下記（２）式および（３）式により表される。
ＱREFP＝Ｃｒ（ＶREFP−Ｖcm）  …（２）
ＱREPP＝Ｃｐ（ＶREFP−ＶREPP）−Ｃｒ（Ｖcm−ＶREPM）  …（３）
【００３３】
上記構成では、キャパシタＣｒの充電電流とキャパシタＣｐの放電電流とが一致すれば、基準電圧ＶＲＥＦの変動を完全に抑えることが可能となる。言い換えると、下記（４）式が成立すれば、基準電圧ＶＲＥＦの変動を完全に抑えることが可能となる。
ＱREFP＋ＱREPP＝０  …（４）
【００３４】
したがって、上記（４）式の関係が成立するように、差動電圧ＶＲＥＰＰ、ＶＲＥＰＭの各電圧値および容量値Ｃｐを設定すれば、基準電圧ＶＲＥＦの変動を完全に抑制することができる。上記した電圧値および容量値の設定の一例として、例えば、下記（５）〜（７）式に示すように、差動電圧ＶＲＥＰＰ、ＶＲＥＰＭの各電圧値がそれぞれ基準電圧ＶＲＥＦＰ、ＶＲＥＦＭの各電圧値と等しくなるように設定するとともに、容量値Ｃｐが容量値Ｃｒと等しくなるように設定することが考えられる。
【００３５】
ＶREFP＝ＶREPP  …（５）
ＶREFM＝ＶREPM  …（６）
Ｃｒ＝Ｃｐ  …（７）
このような電圧値および容量値の設定によれば、上記（４）式の関係が成立し、図２に示すように、基準電圧ＶＲＥＦの変動を完全に抑制することができる。
【００３６】
以上説明した本実施形態によれば、次のような効果が得られる。
本実施形態の変動抑制回路１において、電荷供給回路５は、差動電圧ＶＲＥＰを用いてスイッチトキャパシタ回路２で発生する充放電電荷を相殺するための相殺電荷を生成し、その相殺電荷をスイッチトキャパシタ回路２において基準電圧ＶＲＥＦが供給されるノードＮ１、Ｎ２に供給する。このような構成によれば、アンプの広帯域化を図る、パスコンを追加するなどの対策を施すことなく、スイッチトキャパシタ回路２に供給される基準電圧ＶＲＥＦの変動を抑制することができる。そのため、上記構成によれば、回路の高精度化、部品点数削減、消費電流低減、干渉抑制、ノイズ抑制などの効果が得られる。
【００３７】
この場合、スイッチトキャパシタ回路２は、入力キャパシタであるキャパシタＣｓと基準キャパシタであるキャパシタＣｒとが互いに独立して設けられた分離型の構成である。そのため、電荷供給回路５における相殺電荷の生成にあたって、入力依存の充電量を考慮する必要がない。また、この場合、スイッチトキャパシタ回路２が差動構成であるため、スイッチトキャパシタ回路２において、１回の動作、つまり１周期で発生する充放電電荷、すなわち消費電荷が明確となる。したがって、上記構成によれば、電荷供給回路５が、スイッチトキャパシタ回路２の構成に応じて明確に定まる、つまり既知の値となる充放電電荷に基づいて相殺電荷を生成することにより、基準電圧ＶＲＥＦの変動を精度良く抑制することができる。
【００３８】
さらに、この場合、電荷供給回路５は、スイッチトキャパシタ回路２で充放電電荷が生じるタイミングと同じタイミングで相殺電荷の供給を行う。このような構成によれば、１回の動作、つまり１周期毎の基準電圧ＶＲＥＦの変動を抑制することができるため、例えば１回のセットリングの応答改善などの効果が得られる。以下、本実施形態によるセットリングの応答改善の効果について、変動抑制回路１が設けられていない構成を比較例として説明する。
【００３９】
この場合、差動電圧ＶＲＥＰの電圧値が基準電圧ＶＲＥＦの電圧値に完全に一致しておらず、例えば０．２％の誤差が生じているものとする。また、この場合、「目標セットリング誤差＜０．１ｍＶ」とする。図３に示すように、サンプル期間Ｔｓの開始時点における基準電圧ＶＲＥＦの電圧値は、比較例では、ほぼゼロになっているのに対し、本実施形態では、定常値に近い電圧値になっている。これは、変動抑制回路１の電荷供給回路５による動作に起因している。
【００４０】
そのため、本実施形態によれば、差動電圧ＶＲＥＰの電圧値に多少の誤差がある場合でも、比較例に比べて早くセットリングが完了する。具体的には、比較例および本実施形態では、サンプル期間Ｔｓにおける基準電圧ＶＲＥＦは、それぞれ下記（８）式および（９）式により表される。ただし、ｔは時間であり、τはスイッチのオン抵抗と容量値Ｃｓとに依存するＲＣ時定数であり、αは同相化によるτの改善効果である。
【００４１】
【数１】
2020088728.tif 000003
【００４２】
例えば、比較例において「１０τ＜Ｔｓ」が必要となる場合、本実施形態では「４τ＜Ｔｓ」に緩和される。つまり、本実施形態によれば、比較例に対し、時定数比で２．５倍程度、セットリングの高速化を図ることができる。
【００４３】
電荷供給回路５は、電圧値が一定である差動電圧ＶＲＥＰを用いて相殺電荷を生成する。前述したように、スイッチトキャパシタ回路２における１回の動作での充放電電荷は既知の値となる。そのため、この場合、上記した差動電圧ＶＲＥＰを、既知の値である充放電電荷に応じた一定の電圧値とすれば、基準電圧ＶＲＥＦの変動を精度良く抑制することができる。このような構成によれば、電荷供給回路５は、例えば充放電電荷に応じて差動電圧ＶＲＥＰを可変にするためのＤＡＣなどの構成を必要とすることがなく、比較的単純な構成とすることができる。したがって、上記構成によれば、回路構成を簡素化することができるという効果が得られる。
【００４４】
スイッチトキャパシタ回路２は、前述したように分離型の構成であり、キャパシタＣｓを充電するサンプル動作と、そのサンプル動作によりキャパシタＣｓに蓄積された電荷を保持するホールド動作と、を実行するともに、ホールド動作において充放電電荷が発生する構成、いわゆる分離型ＶＲＥＦ半速の構成である。そして、電荷供給回路５は、ホールド動作時に相殺電荷の供給を行う構成である。したがって、本実施形態の変動抑制回路１は、分離型ＶＲＥＦ半速の構成に用いるのに好適な構成となっている。
【００４５】
（第２実施形態）
以下、第２実施形態について図４および図５を参照して説明する。
図４に示すように、第２実施形態では、第１実施形態における制御回路１１に代えて制御回路２１が設けられている。この場合、スイッチＳ１１〜Ｓ１４は、サンプル期間およびホールド期間の双方において、ＤＡＣ値に応じてオンオフされる。
【００４６】
上記構成では、サンプル期間、ＤＡＣ値が「１」のときにはスイッチＳ１１、Ｓ１４がオフされるとともにスイッチＳ１２、Ｓ１３がオンされ、ＤＡＣ値が「−１」のときにはスイッチＳ１１、Ｓ１４がオンされるとともにスイッチＳ１２、Ｓ１３がオフされる。また、上記構成では、ホールド期間、ＤＡＣ値が「１」のときにはスイッチＳ１１、Ｓ１４がオンされるとともにスイッチＳ１２、Ｓ１３がオフされ、ＤＡＣ値が「−１」のときにはスイッチＳ１１、Ｓ１４がオフされるとともにスイッチＳ１２、Ｓ１３がオンされる。
【００４７】
このようにスイッチＳ１１〜Ｓ１４のオンオフが制御されることから、スイッチトキャパシタ回路２は、サンプル動作およびホールド動作の双方において充放電電荷が発生する構成となっている。すなわち、図５に示すように、キャパシタＣｒの充電電流は、サンプル期間の開始直後およびホールド期間の開始直後において比較的大きな値を示し、その後はゼロに収束する。
【００４８】
制御回路２１は、電荷供給回路５のスイッチＳ１５〜Ｓ２２については、次のように制御する。すなわち、スイッチＳ１７〜Ｓ１９、Ｓ２２を第３スイッチと総称するとともに、スイッチＳ１５、Ｓ１６、Ｓ２０、Ｓ２１を第４スイッチと総称すると、第３スイッチおよび第４スイッチは、相補的にオンオフされる。図５に示すように、第３スイッチのオンオフを制御する信号Φ３と、第４スイッチのオンオフを制御する信号Φ４とは、いずれも２値の信号であり、互いに逆相の信号となっている。また、信号Φ３、Φ４の周期は、信号Φ１、Φ２の周期の半分となっている。つまり、この場合、変動抑制回路１は、スイッチトキャパシタ回路２に対し、倍速で動作するようになっている。
【００４９】
このようにスイッチＳ１５〜Ｓ２２のオンオフが制御されることから、電荷供給回路５は、スイッチトキャパシタ回路２のサンプル動作時およびホールド動作時に相殺電荷の供給を行うようになっている。すなわち、図５に示すように、キャパシタＣｐの放電電流は、サンプル期間の開始直後およびホールド期間の開始直後において比較的大きな値を示し、その後はゼロに収束する。
【００５０】
また、この場合も、第１実施形態と同様、電荷供給回路５は、スイッチトキャパシタ回路２で充放電電荷が生じるタイミングと同じタイミングで相殺電荷の供給を行うことになる。そのため、図５に示すように、キャパシタＣｒの充電電流の変化のタイミングと、キャパシタＣｐの放電電流の変化のタイミングとが一致しており、キャパシタＣｒの充電動作とキャパシタＣｐの放電動作とが同相化されている。
【００５１】
以上説明した本実施形態によっても、第１実施形態と同様の効果が得られる。この場合、スイッチトキャパシタ回路２は、前述したように分離型の構成であり、サンプル動作およびホールド動作の双方において充放電電荷が発生する構成、いわゆる分離型ＶＲＥＦ倍速の構成である。そして、電荷供給回路５は、サンプル動作時およびホールド動作時に相殺電荷の供給を行う構成である。したがって、本実施形態の変動抑制回路１は、分離型ＶＲＥＦ倍速の構成に用いるのに好適な構成となっている。
【００５２】
（第３実施形態）
以下、第３実施形態について図６および図７を参照して説明する。
図６に示すように、第３実施形態では、第１実施形態における制御回路１１に代えて制御回路３１が設けられている。また、第３実施形態の変動抑制回路３２は、電荷供給回路５を２系統分備えている。以下、２系統の電荷供給回路５のうち、一方を第１電荷供給回路５ａとし、他方を第２電荷供給回路５ｂとする。また、第１電荷供給回路５ａが備える構成の符号の末尾には「ａ」を付すとともに、第２電荷供給回路５ｂが備える構成の符号の末尾には「ｂ」を付すこととする。この場合、スイッチＳ１１〜Ｓ１４は、第２実施形態と同様、サンプル期間およびホールド期間の双方において、ＤＡＣ値に応じてオンオフされる。
【００５３】
制御回路３１は、第１電荷供給回路５ａのスイッチＳ１５ａ〜Ｓ２２ａについては、次のように制御する。すなわち、スイッチＳ１７ａ〜Ｓ１９ａ、Ｓ２２ａのオンオフは、スイッチトキャパシタ回路２における第２スイッチと同様、信号Φ２により制御される。また、スイッチＳ１５ａ、Ｓ１６ａ、Ｓ２０ａ、Ｓ２１ａのオンオフは、スイッチトキャパシタ回路２における第１スイッチと同様、信号Φ１により制御される。このようにスイッチＳ１５ａ〜Ｓ２２ａのオンオフが制御されることから、第１電荷供給回路５ａは、スイッチトキャパシタ回路２のサンプル動作時に相殺電荷の供給を行うようになっている。
【００５４】
制御回路３１は、第２電荷供給回路５ｂのスイッチＳ１５ｂ〜Ｓ２２ｂについては、次のように制御する。すなわち、スイッチＳ１７ｂ〜Ｓ１９ｂ、Ｓ２２ｂのオンオフは、スイッチトキャパシタ回路２における第１スイッチと同様、信号Φ１により制御される。また、スイッチＳ１５ｂ、Ｓ１６ｂ、Ｓ２０ｂ、Ｓ２１ｂのオンオフは、スイッチトキャパシタ回路２における第２スイッチと同様、信号Φ２により制御される。このようにスイッチＳ１５ｂ〜Ｓ２２ｂのオンオフが制御されることから、第２電荷供給回路５ｂは、スイッチトキャパシタ回路２のホールド動作時に相殺電荷の供給を行うようになっている。
【００５５】
つまり、この場合、変動抑制回路３２は、第１電荷供給回路５ａおよび第２電荷供給回路５ｂの位相を互いに半周期ずらすようになっている。その結果、図７に示すように、キャパシタＣｐの放電電流は、サンプル期間の開始直後およびホールド期間の開始直後において比較的大きな値を示し、その後はゼロに収束する。また、この場合も、第１実施形態と同様、２系統の電荷供給回路５ａ、５ｂは、スイッチトキャパシタ回路２で充放電電荷が生じるタイミングと同じタイミングで相殺電荷の供給を行うことになる。そのため、図７に示すように、キャパシタＣｒの充電電流の変化のタイミングと、キャパシタＣｐの放電電流の変化のタイミングとが一致しており、キャパシタＣｒの充電動作とキャパシタＣｐの放電動作とが同相化されている。
【００５６】
以上説明した本実施形態によっても、第１実施形態と同様の効果が得られる。この場合、スイッチトキャパシタ回路２は、前述したように分離型の構成であり、サンプル動作およびホールド動作の双方において充放電電荷が発生する構成、いわゆる分離型ＶＲＥＦ倍速の構成である。そして、電荷供給回路５は、サンプル動作時およびホールド動作時に相殺電荷の供給を行う構成である。したがって、本実施形態の変動抑制回路１は、第２実施形態と同様、分離型ＶＲＥＦ倍速の構成に用いるのに好適な構成となっている。
【００５７】
（第４実施形態）
以下、第４実施形態について図８を参照して説明する。
図８に示すように、本実施形態の変動抑制回路４１は、スイッチトキャパシタ回路４２に供給される基準電圧ＶＲＥＦＰ、ＶＲＥＦＭの変動を抑制するものであり、第１実施形態などの変動抑制回路１と同様の構成となっている。スイッチトキャパシタ回路４２は、差動構成であり、差動出力形式のＯＰアンプ４３などとともに、ΔΣ型ＡＤＣの初段の積分器４４を構成している。
【００５８】
積分器４４には、基準入力ノードに相当するノードＮ４１、Ｎ４２を介して、第１実施形態と同様の基準電圧ＶＲＥＦＰ、ＶＲＥＦＭが供給されている。また、積分器４４には、信号入力端子に相当する端子Ｐ４１、Ｐ４２を介して入力電圧ＶＩＮＰ、ＶＩＮＭが入力されている。なお、この場合、入力電圧ＶＩＮＰ、ＶＩＮＭが例えば５Ｖレンジであるのに対し、内部回路は全て３Ｖで動作するようになっている。そのため、積分器４４は、５Ｖから３Ｖへと降圧させるレベルシフトを行うレベルシフト回路を備えている。
【００５９】
ＯＰアンプ４３の反転入力端子と非反転出力端子との間にはスイッチＳ４１およびキャパシタＣｆ４１の直列回路が接続されており、ＯＰアンプ４３の非反転入力端子と反転出力端子との間にはスイッチＳ４２およびキャパシタＣｆ４２の直列回路が接続されている。キャパシタＣｆ４１、Ｃｆ４２は、積分容量として機能する。ＯＰアンプ４３は、その非反転出力端子、反転出力端子からそれぞれ差動電圧ＶＯＰ、ＶＯＭを出力する。差動電圧ＶＯＰ、ＶＯＰは、積分器４４による積分結果を表す電圧となる。
【００６０】
スイッチトキャパシタ回路４２は、キャパシタＣｓ４１、Ｃｓ４２、Ｃｄ４１、Ｃｄ４２、Ｃｌ４１、Ｃｌ４２およびスイッチＳ４３〜Ｓ５４を備えている。差動構成において対をなすキャパシタＣｓ４１、Ｃｓ４２は、Ｃｓ１、Ｃｓ２と同様、入力電圧ＶＩＮＰ、ＶＩＮＭを充電するためのものであり、入力キャパシタに相当する。キャパシタＣｓ４１、Ｃｓ４２は、同じ容量値Ｃｓになっている。
【００６１】
キャパシタＣｓ４１の一端は、スイッチＳ４３を介して端子Ｐ４１に接続されているとともに、スイッチＳ４４を介して端子Ｐ４２に接続されている。キャパシタＣｓ４２の一端は、スイッチＳ４５を介して端子Ｐ４１に接続されているとともに、スイッチＳ４６を介して端子Ｐ４２に接続されている。キャパシタＣｓ４１、Ｃｓ４２の各他端は、それぞれＯＰアンプ４３の反転入力端子、非反転入力端子に接続されている。
【００６２】
差動構成において対をなすキャパシタＣｄ４１、Ｃｄ４２は、基準電圧ＶＲＥＦＰ、ＶＲＥＦＭを充電するためのものであり、基準キャパシタに相当する。キャパシタＣｄ４１、Ｃｄ４２は、同じ容量値Ｃｄになっている。なお、容量値Ｃｄは、電池監視ＩＣの仕様などに応じて予め定められた所定の値となっている。また、以下では、キャパシタＣｄ４１、Ｃｄ４２について、それらを区別する必要がない場合にはキャパシタＣｄと総称することとする。
【００６３】
キャパシタＣｄ４１の一端は、スイッチＳ４７を介してノードＮ４１に接続されているとともに、スイッチＳ４８を介してノードＮ４２に接続されている。キャパシタＣｄ４２の一端は、スイッチＳ４９を介してノードＮ４１に接続されているとともに、スイッチＳ５０を介してノードＮ４２に接続されている。キャパシタＣｄ４１、Ｃｄ４２の各他端は、それぞれＯＰアンプ４３の反転入力端子、非反転入力端子に接続されている。
【００６４】
差動構成において対をなすキャパシタＣｌ４１、Ｃｌ４２は、基準電圧ＶＲＥＦＰ、ＶＲＥＦＭを充電するためのものであり、基準キャパシタに相当する。キャパシタＣｌ４１、Ｃｌ４２は、同じ容量値Ｃｌになっている。なお、容量値Ｃｌは、電池監視ＩＣの仕様などに応じて予め定められた所定の値となっている。また、以下では、キャパシタＣｌ４１、Ｃｌ４２について、それらを区別する必要がない場合にはキャパシタＣｌと総称することとする。
【００６５】
キャパシタＣｌ４１の一端は、スイッチＳ５１を介してノードＮ４１に接続されているとともに、スイッチＳ５２を介してノードＮ４２に接続されている。キャパシタＣｌ４２の一端は、スイッチＳ５３を介してノードＮ４１に接続されているとともに、スイッチＳ５４を介してノードＮ４２に接続されている。キャパシタＣｌ４１、Ｃｌ４２の各他端は、それぞれＯＰアンプ４３の反転入力端子、非反転入力端子に接続されている。上記したように、スイッチトキャパシタ回路４２は、スイッチトキャパシタ回路２と同様、入力キャパシタに相当するキャパシタＣｓと、基準キャパシタに相当するキャパシタＣｄ、Ｃｌと、が互いに独立して設けられた分離型の構成となっている。
【００６６】
スイッチＳ４１〜Ｓ５４のオンオフは制御回路４５により制御される。スイッチＳ４３、Ｓ４６のオンオフは、第２実施形態のスイッチトキャパシタ回路２における第１スイッチと同様、図５に示した信号Φ１により制御される。また、スイッチＳ４４、Ｓ４５のオンオフは、第２実施形態のスイッチトキャパシタ回路２における第２スイッチと同様、図５に示した信号Φ２により制御される。
【００６７】
スイッチＳ４７〜Ｓ５０は、ΔΣ型ＡＤＣにおける１ビットのＤＡＣを構成している。スイッチＳ４７〜Ｓ５０は、第２実施形態におけるスイッチＳ１１〜Ｓ１４と同様、サンプル期間およびホールド期間の双方において、ＤＡＣ値に応じてオンオフされる。スイッチＳ５１〜Ｓ５４は、積分器４４におけるレベルシフト回路を構成している。スイッチＳ５１〜Ｓ５４は、ＤＡＣを構成するスイッチＳ４７〜Ｓ５０と同様のタイミングで、そのオンオフが制御される。
【００６８】
ただし、スイッチＳ５１〜Ｓ５４は、スイッチＳ４７〜Ｓ５０と異なり、レベルシフトする方向に応じて常時同じ制御となる。例えば、負方向にレベルシフトする場合、信号Φ１がハイレベルとなるサンプル期間、スイッチＳ５１、Ｓ５４がオフされるとともにスイッチＳ５２、Ｓ５３がオンされる。また、この場合、信号Φ２がハイレベルとなるホールド期間、スイッチＳ５１、Ｓ５４がオンされるとともにスイッチＳ５２、Ｓ５３がオフされる。
【００６９】
このようにスイッチＳ４７〜Ｓ５４のオンオフが制御されることから、スイッチトキャパシタ回路４２は、サンプル動作およびホールド動作の双方において充放電電荷が発生する構成となっている。すなわち、キャパシタＣｄおよびキャパシタＣｌの充電電流は、いずれも、図５に示した第２実施形態のキャパシタＣｒの充電電流と同様、サンプル期間の開始直後およびホールド期間の開始直後において比較的大きな値を示し、その後はゼロに収束する。
【００７０】
制御回路４５は、第２実施形態の制御回路２１と同様に、電荷供給回路５のスイッチＳ１５〜Ｓ２２のオンオフを制御する。つまり、この場合、変動抑制回路４１は、スイッチトキャパシタ回路４２に対し、倍速で動作するようになっている。このようにスイッチＳ１５〜Ｓ２２のオンオフが制御されることから、電荷供給回路５は、スイッチトキャパシタ回路４２のサンプル動作時およびホールド動作時に相殺電荷の供給を行うようになっている。すなわち、キャパシタＣｐの放電電流は、図５に示した第２実施形態のキャパシタＣｐの放電電流と同様、サンプル期間の開始直後およびホールド期間の開始直後において比較的大きな値を示し、その後はゼロに収束する。
【００７１】
また、この場合も、電荷供給回路５は、スイッチトキャパシタ回路４２で充放電電荷が生じるタイミングと同じタイミングで相殺電荷の供給を行うことになる。そのため、キャパシタＣｄおよびキャパシタＣｌの充電電流の変化のタイミングと、キャパシタＣｐの放電電流の変化のタイミングとは、第２実施形態と同様に一致しており、キャパシタＣｄおよびキャパシタＣｌの充電動作とキャパシタＣｐの放電動作とが同相化されている。
【００７２】
以上説明した本実施形態の変動抑制回路４１によれば、レベルシフト回路の一部を構成するスイッチトキャパシタ回路４２に供給される基準電圧ＶＲＥＦの変動を抑制することができる。この場合、スイッチトキャパシタ回路４２において、ＤＡＣ側のキャパシタＣｄおよびレベルシフト回路側のキャパシタＣｌのそれぞれで電荷を消費する構成となっている。
【００７３】
また、この場合、スイッチトキャパシタ回路４２において、ＤＡＣ、つまりスイッチＳ４７〜Ｓ５０の動作タイミングと、レベルシフト回路、つまりスイッチＳ５１〜Ｓ５４の動作タイミングと、は同じとなっている。そのため、変動抑制回路４１の電荷供給回路５において、ＤＡＣでの充放電電荷およびレベルシフト回路での充放電電荷の合計の電荷量と同等の相殺電荷をノードＮ４１、Ｎ４２に対して供給できるように、容量値Ｃｐおよび差動電圧ＶＲＥＰＰ、ＶＲＥＰＭの各電圧値を設定すれば、基準電圧ＶＲＥＦの変動を精度良く抑制することができる。
【００７４】
（第５実施形態）
以下、第５実施形態について図９を参照して説明する。
図９に示すように、本実施形態の変動抑制回路５１は、スイッチトキャパシタ回路５２に供給される基準電圧ＶＲＥＦＰ、ＶＲＥＦＭの変動を抑制するものであり、第１実施形態などの変動抑制回路１と同様の構成となっている。スイッチトキャパシタ回路５２は、差動構成であり、差動出力形式のＯＰアンプ４３などとともに、ΔΣ型ＡＤＣの初段の積分器５３を構成している。
【００７５】
スイッチトキャパシタ回路５２は、第４実施形態のスイッチトキャパシタ回路４２に対し、電圧Ｖｃｍを用いる制御となっている点が異なる。そのため、スイッチトキャパシタ回路５２は、スイッチトキャパシタ回路４２に対し、以下のように若干構成が異なっている。すなわち、キャパシタＣｄ４１、Ｃｄ４２の各一端には、それぞれスイッチＳ４８、Ｓ５０を介して、電圧Ｖｃｍが印加可能とされている。
【００７６】
この場合、スイッチＳ４７に代えてスイッチＳ４７ｐ、Ｓ４７ｍが設けられるとともに、スイッチＳ４９に代えてスイッチＳ４９ｐ、Ｓ４９ｍが設けられている。キャパシタＣｄ４１の一端は、スイッチＳ４７ｐを介してノードＮ４１に接続されているとともに、スイッチＳ４７ｍを介してノードＮ４２に接続されている。キャパシタＣｄ４２の一端は、スイッチＳ４９ｐを介してノードＮ４１に接続されているとともに、スイッチＳ４９ｍを介してノードＮ４２に接続されている。
【００７７】
キャパシタＣｌ４１、Ｃｌ４２の各一端には、それぞれスイッチＳ５２、Ｓ５４を介して、電圧Ｖｃｍが印加可能とされている。この場合も、キャパシタＣｌ４１の一端は、スイッチＳ５１を介してノードＮ４１に接続されている。ただし、この場合、キャパシタＣｌ４２の一端は、スイッチＳ５３を介してノードＮ４２に接続されている。
【００７８】
スイッチＳ４１〜Ｓ５４のオンオフは制御回路５４により制御される。スイッチＳ４３、Ｓ４６、Ｓ４８、Ｓ５０、Ｓ５２、Ｓ５４のオンオフは、第１実施形態のスイッチトキャパシタ回路２における第１スイッチと同様、図２に示した信号Φ１により制御される。また、スイッチＳ４４、Ｓ４５、Ｓ５１、Ｓ５３のオンオフは、第２実施形態のスイッチトキャパシタ回路２における第２スイッチと同様、図５に示した信号Φ２により制御される。さらに、スイッチＳ４７ｐ、Ｓ４７ｍ、Ｓ４９ｐ、Ｓ４９ｍは、第１実施形態のスイッチＳ１１〜Ｓ１４と同様、サンプル期間には常時オフされるとともに、ホールド期間にはＤＡＣに入力されるデジタル値であるＤＡＣ値に応じてオンオフされる。なお、この場合、レベルシフト回路は、負方向にレベルシフトするようになっている。
【００７９】
このようにスイッチＳ４７ｐ〜Ｓ５４のオンオフが制御されることから、スイッチトキャパシタ回路５２は、ホールド動作において充放電電荷が発生する構成となっている。すなわち、キャパシタＣｄおよびキャパシタＣｌの充電電流は、いずれも、図２に示した第１実施形態のキャパシタＣｒの充電電流と同様、ホールド期間の開始直後において比較的大きな値を示し、その後はゼロに収束する。
【００８０】
制御回路５４は、第１実施形態の制御回路１１と同様に、電荷供給回路５のスイッチＳ１５〜Ｓ２２のオンオフを制御する。このようにスイッチＳ１５〜Ｓ２２のオンオフが制御されることから、電荷供給回路５は、スイッチトキャパシタ回路５２のホールド動作時に相殺電荷の供給を行うようになっている。すなわち、キャパシタＣｐの放電電流は、図２に示した第１実施形態のキャパシタＣｐの放電電流と同様、ホールド期間の開始直後において比較的大きな値を示し、その後はゼロに収束する。
【００８１】
また、この場合も、電荷供給回路５は、スイッチトキャパシタ回路５２で充放電電荷が生じるタイミングと同じタイミングで相殺電荷の供給を行うことになる。そのため、キャパシタＣｄおよびキャパシタＣｌの充電電流の変化のタイミングと、キャパシタＣｐの放電電流の変化のタイミングとは、第１実施形態と同様に一致しており、キャパシタＣｄおよびキャパシタＣｌの充電動作とキャパシタＣｐの放電動作とが同相化されている。
【００８２】
以上説明した本実施形態の変動抑制回路５１によれば、第４実施形態と同様、レベルシフト回路の一部を構成するスイッチトキャパシタ回路５２に供給される基準電圧ＶＲＥＦの変動を抑制することができる。この場合、第４実施形態と同様、スイッチトキャパシタ回路５２において、ＤＡＣ側のキャパシタＣｄおよびレベルシフト回路側のキャパシタＣｌのそれぞれで電荷を消費する構成となっている。
【００８３】
また、この場合、第４実施形態と同様、スイッチトキャパシタ回路５２において、ＤＡＣ、つまりスイッチＳ４７ｐ〜Ｓ５０の動作タイミングと、レベルシフト回路、つまりスイッチＳ５１〜Ｓ５４の動作タイミングと、は同じとなっている。そのため、変動抑制回路５１の電荷供給回路５において、ＤＡＣでの充放電電荷およびレベルシフト回路での充放電電荷の合計の電荷量と同等の相殺電荷をノードＮ４１、Ｎ４２に対して供給できるように、容量値Ｃｐおよび差動電圧ＶＲＥＰＰ、ＶＲＥＰＭの各電圧値を設定すれば、基準電圧ＶＲＥＦの変動を精度良く抑制することができる。
【００８４】
（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
上記各実施形態で示した数値などは例示であり、それに限定されるものではない。
上記各実施形態の変動抑制回路は、ΔΣ型ＡＤＣの一部を構成するスイッチトキャパシタ回路を対象としていたが、本発明の変動抑制回路は、差動構成であり且つ分離型の構成のスイッチトキャパシタ回路全般を対象とすることができる。
電荷供給回路５は、図１、図４、図６、図８、図９に示した構成に限らずともよく、その具体的な構成は適宜変更することができる。
【００８５】
上記各実施形態の変動抑制回路は、１つのスイッチトキャパシタ回路に供給される基準電圧の変動を抑制する用途に適用された構成であったが、本発明の変動抑制回路は、複数のスイッチトキャパシタ回路に供給される基準電圧の変動を抑制する用途に適用することも可能である。すなわち、基準電圧を使用するスイッチトキャパシタ回路が複数存在する場合、それら複数のスイッチトキャパシタ回路が同じタイミングで動作するのであれば、複数のスイッチトキャパシタ回路での充放電電荷のトータルの電荷と同等の相殺電荷を供給する電荷供給回路を設ければよい。また、この場合、それら複数のスイッチトキャパシタ回路が異なるタイミングで動作するのであれば、複数のスイッチトキャパシタ回路のそれぞれでの充放電電荷と同等の相殺電荷を供給する複数の電荷供給回路を設ければよい。
【００８６】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【００８７】
１、３２、４１、５１…変動抑制回路、２、４２、５２…スイッチトキャパシタ回路、５…電荷供給回路、５ａ…第１電荷供給回路、５ｂ…第２電荷供給回路、７…スイッチ回路、Ｃｐ１、Ｃｐ２…キャパシタ、Ｃｒ１、Ｃｒ２、Ｃｄ４１、Ｃｄ４２、Ｃｌ４１、Ｃｌ４１…キャパシタ、Ｃｓ１、Ｃｓ２…キャパシタ、Ｎ１、Ｎ２、Ｎ４１、Ｎ４２…ノード、Ｎ３、Ｎ４…ノード、Ｓ１５、Ｓ１６…スイッチ、Ｓ１９〜Ｓ２２…スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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