(57)【要約】【課題】大容量通信に対応できる高品質な配線形状を有し、かつ基板配線の複雑化に起因した信号干渉が少なく、さらにスマートフォンの筐体に収納可能な回路基板を提供する。【解決手段】貫通穴を備えたガラスコアの表裏面に形成された密着層の上に備えられた導体パターンと、その上に絶縁樹脂層と配線パターンからなる組を２組以上交互に積層してなるビルドアップ層と、を備えた高周波モジュール用電子基板において、ガラスコアの表裏面と貫通穴の内壁面に形成された密着層を磁心とする様に、ビルドアップ層の絶縁樹脂上に形成された表裏面側の配線パターンを交互に貫通穴に形成されたＴＧＶを介して接続して形成されたコイルならなるインダクタＬと、ビルドアップ層の上下の配線パターンを電極として誘電体層を狭持して形成されたキャパシタＣと、を備えており、ＬとＣにより干渉抑制用ＬＣ要素が備えられていることを特徴とする高周波モジュール用電子基板。【選択図】図３
2020113674.tif 000002
【特許請求の範囲】
【請求項１】
貫通穴を備えたガラスコアの表裏面に形成された密着層の上に備えられた導体パターンと、その導体パターンの上に絶縁樹脂層と配線パターンからなる組を２組以上交互に積層してなるビルドアップ層と、を備えた高周波モジュール用電子基板であって、
導体パターンは、その形成時に貫通穴の内壁面に同時に形成された導電体からなるＴＧＶを介して、交互に接続することにより形成されたコイルを構成しており、
ビルドアップ層には、下側の配線パターンと、上側の配線パターンと、それらにより狭持された誘電体層と、からなるキャパシタが備えられており、
コイルは、少なくともガラスコアの表裏面に形成された比透磁率が１００以上の高透磁率材料を含んでいる密着層を磁心として備えており、
コイルからなるインダクタとキャパシタにより、干渉抑制用ＬＣ要素が備えられていることを特徴とする高周波モジュール用電子基板。
【請求項２】
前記干渉抑制用ＬＣ要素が、デュプレクサ、ダイプレクサ、ハイパスフィルタ、バンドパスフィルタの中から選ばれたいずれか１以上を含むことを特徴とする請求項１に記載の高周波モジュール用電子基板。
【請求項３】
前記比透磁率１００以上の高透磁率材料を含んでいる密着層が、ニッケル層を含む金属の積層体であることを特徴とする請求項１に記載の高周波モジュール用電子基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スマートフォンに搭載可能な薄型のＬＣ回路を備えた高周波モジュール用電子基板に関する。
【背景技術】
【０００２】
近年、スマートフォンの出荷量は横ばいであるが、動画配信サービスの拡大を背景として通信データ量は増大しており、この傾向は今後も続くと予想されている。通信データ量の増大に対応する為に、Ｈｉｇｈ  Ｂａｎｄ（２．３〜６．０ＧＨｚ）ＴＤＤ（Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｄｕｐｌｅｘ）、ＣＡ（Ｃａｒｒｉｅｒ  Ａｇｇｒｅｇａｔｉｏｎ）、ＭＩＭＯ（Ｍｕｌｔｉ  Ｉｎｐｕｔ  Ｍｕｌｔｉ  Ｏｕｔｐｕｔ）等の新たな高速セルラー通信技術が普及するのに伴い、１台のスマートフォンが使用するＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）フィルタの数が増加している。
【０００３】
携帯電話用の高速無線通信規格の１つで現在の主流となっているＬＴＥ（Ｌｏｎｇ  Ｔｅｒｍ  Ｅｖｏｌｕｔｉｏｎ）には、ＴＤＤとＦＤＤ（Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｄｕｐｌｅｘ）とがある。ＴＤＤは一つの通信帯域を時分割で二重化し、ＦＤＤは隣接した1組の通信帯域（送信帯域をＵＬ：Ｕｐ  Ｌｉｎｋ、受信帯域をＤＬ：Ｄｏｗｎ  Ｌｉｎｋと呼ぶ。）を使用して二重化する。
【０００４】
送受信で電波を対称に二重化するＦＤＤに対し、ＴＤＤは非対称な二重化が可能なため、電波利用効率において原理的に優位である。また、２波長帯を使うＦＤＤに対し、1波長帯で実現するＴＤＤは、回路構成もよりシンプルになるメリットがある。
【０００５】
この様に、ＴＤＤは原理的優位性を有する。しかしながら、デジタルセルラー通信サービス開始当初は、携帯端末と基地局間の同期精度が低く、送信と受信の間に長いブランク期間を設ける必要があった。そのため、電波利用効率でも優位であるＦＤＤから普及が進んだ。
【０００６】
この様な状況に対し、近年の携帯端末と基地局間の同期技術の進歩が、ＴＤＤの送信と受信の間のブランク期間を短縮したため、ＴＤＤの普及を加速している。
また、同期技術の進歩は、ブロードバンドによる高速通信にも繋がっている。サービス開始当初のＦＤＤ帯域幅は２０ＭＨｚ以下であったが、現在のＴＤＤ帯域幅は２００ＭＨｚのブロードバンドで利用されている。
【０００７】
一方、現在のセルラー通信では４６０ＭＨｚから６ＧＨｚの周波数帯が通信帯域として割り当てられている。
また、電波の伝達特性（減衰や障害物回避など）はより低周波において優れる為、使用帯域は１ＧＨｚ以下から普及が進んだ。しかし、通信量拡大に伴い、１ＧＨｚ以下帯域の利用状況は過密化し、現在は２ＧＨｚまで過密化が進んでいる。
この様な状況を背景とし、今後は未使用帯域が残る２．３〜６．０ＧＨｚ帯域のブロードバンドＴＤＤの普及が進むと思われる。
【０００８】
各国の各キャリア（電気通信事業者）が使用する通信帯域は、３ＧＰＰ（Ｔｈｉｒｄ  Ｇ  ｅｎｅｒａｔｉｏｎ  Ｐａｒｔｎｅｒｓｈｉｐ  Ｐｒｏｊｅｃｔ)が仕様を策定し、各々の通信帯域にはｂａｎｄナンバーが付与される。
【０００９】
その中の１つであるｂａｎｄ１２の通信帯域は、ＦＤＤ方式、ＵＬ６９９〜７１６ＭＨｚ、ＤＬ７２９〜７４６ＭＨｚと規定されており、１７ＭＨｚの狭い帯域幅を１３ＭＨｚの近接した間隔で利用する。通信帯域は、バンドパスフィルタ（以降、ＢＰＦと略す、又は周波数フィルタと呼ぶ場合がある。）によって、ノイズとなる外来電波から隔離される。ｂａｎｄ１２の様な近接した狭い帯域を隔離する周波数フィルタには、シャープなバンドパス特性をもつＡＷ（Ａｃｏｕｓｔｉｃ  Ｗａｖｅ）フィルタが用いられる。
【００１０】
ＡＷフィルタには、ＳＡＷ（Ｓｕｒｆａｃｅ  Ａｃｏｕｓｔｉｃ  Ｗａｖｅ）フィルタと、ＢＡＷ（Ｂｕｌｋ  Ａｃｏｕｓｔｉｃ  Ｗａｖｅ）フィルタがある。
ＳＡＷフィルタは、圧電体の上に櫛歯型対向電極を形成し、表面弾性波の共振を利用するフィルタである。
ＢＡＷフィルタには、ＦＢＡＲ型（ｆｉｌｍ  ｂｕｌｋ  ａｃｏｕｓｔｉｃ  ｒｅｓｏｎａｔｏｒ）とＳＭＲ型（ｓｏｌｉｄ  ｍｏｕｎｔｅｄ  ｒｅｓｏｎａｔｏｒ）がある。
ＦＢＡＲは、圧電体フィルムの下にキャビティを設けバルク弾性波の共振を利用するフィルタである。
ＳＭＲは、キャビティの代わりに圧電膜の下に音響多層膜（ミラー層）を設けることで弾性波を反射させ共振を利用するフィルタである。
【００１１】
ＦＢＡＲは、フィルタ特性の急峻性と許容挿入電力においてＳＭＲより優れ、現在のＢＡＷの主流となっているが、前述したキャビティを高度なＭＥＭＳ技術で形成するため、ＳＡＷより高価であるといわれている。
【００１２】
ＢＡＷフィルタは、ＳＡＷフィルタと比較し、許容挿入電力などの点で高周波特性に優れており、利用周波数において、両者は下記の様な棲み分けがなされている。
Ｌｏｗ  Ｂａｎｄ（〜１．０ＧＨｚ）          ：ＳＡＷフィルタ、
Ｍｉｄｄｌｅ  Ｂａｎｄ（１．０〜２．３ＧＨｚ）：ＳＡＷフィルタ又はＢＡＷフィルタ、
Ｈｉｇｈ  Ｂａｎｄ（２．３ＧＨｚ〜）        ：ＢＡＷフィルタ
【００１３】
ソレノイドコイル（以後、らせん状のコイルまたは単にコイルとも記す。）とキャパシタを組み合わせたＬＣフィルタも、周波数フィルタとして使用できる。しかしながら、ＡＷフィルタと比較し閾値特性がブロードな為、隣接帯域を同時使用するＦＤＤでの活用は困難だった。しかしながら、１帯域で運用するＴＤＤでは、ＬＣフィルタを周波数フィルタとして用いる事が可能である。
【００１４】
また、ＬＣフィルタはＡＷフィルタと比較し、許容挿入電力、広通信帯域（ブロードバンド）、温度ドリフトなどの優位性を有する。この為、ＬＣフィルタは、今後普及するＨｉｇｈ  Ｂａｎｄ（３．５〜６．０ＧＨｚ）ＴＤＤ用の周波数フィルタとして有望な技術といえる。
【００１５】
しかしながら、従来のＬＴＣＣ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏ−ｆｉｒｅｄ  Ｃｅｒａｍｉｃｓ）技術で製造するチップＬＣフィルタは、ＡＷフィルタに比べサイズが大きく、特に厚みの問題から、ハイエンド・スマートフォンの薄型モジュールに内蔵することは困難だった。
【００１６】
同様に、今後普及が進む高速通信技術にＣＡ（Ｃａｒｒｉｅｒ  Ａｇｇｒｅｇａｔｉｏ
ｎ）がある。ＣＡは複数通信帯域を同時使用し高速通信を実現する技術である。
その為、ＣＡの周波数フィルタは、同時使用する互いの通信波から其々の通信波を隔離しなければならない。即ち、抑制しなければならないノイズ強度は、従来の外来電波に比べ非常に大きい。この対策として、ＣＡ単位でモジュールの最適化を行う必要がある。
【００１７】
ＣＡで同時使用する複数通信帯域の中には２．３〜６．０ＧＨｚ帯ＴＤＤも含まれる。然るに、今後の高速通信技術に対応する為に、スマートフォンの薄型モジュール内に、いかにしてＬＣフィルタを実装するかという課題がある。これに対し、回路基板にコイルを内蔵することで、よりコンパクトな回路構成を実現する技術が特許文献１開示されている。
【００１８】
具体的には、配線パターン層のうち、少なくとも２層以上にコイルの一部となるコイル用パターンが形成され、コイル用パターンに挟まれた電気絶縁性基材の所定位置に、コイル用パターンの各々の端部間を連通する貫通穴が設けられ、貫通穴内に導電性ペーストが充填されて各々の端部間が電気的に接続されているコイル内蔵多層回路基板が開示されている。
【００１９】
ここで、上記電気絶縁性基材は、いわゆるガラスエポキシ基板等であり、貫通穴をドリル等の機械加工で形成しているため、貫通穴の内周にガラス繊維の端部が露出し、それにより内周面が凹凸状となっている。また、ガラスエポキシ基板の表面も本来的に凹凸を有する粗面である。したがって、上述したようにコイルパターンを形成できたとしても、その配線の幅や径が局所的に変化するので、コイルの電気的特性が悪くなるという問題がある。
【００２０】
これに対し、ＬＴＣＣ技術で高密度実装用ＬＣフィルタを製造することも知られている。しかしながら、かかるＬＴＣＣ技術では、ソレノイドコイル素子を多層セラミックス配線により基板表面鉛直方向に形成する為、本来的に薄形化が難しく、薄形のスマートフォンの筐体内に収容することは困難である。
【００２１】
また、ＬＣフィルタのためのインダクタを形成する場合に、必要なインダクタンスを得るためにコイルの直径、巻き数などの面で、所望するよりも大きなスペースを必要とする場合もあり、その場合もスマートフォンの筐体内への収容が困難になる。
【００２２】
また、シリコン基板にコイルを内蔵する試みもあるが、シリコンは完全な絶縁体でないので、回路基板として使用するためには絶縁膜を形成しなくてはならず、コストが高くなるという問題がある。
【００２３】
一方、世界各国で使用するハイエンド・スマートフォンは、一機種で各国地域とキャリアに対応する為に、多くの通信帯域（１０〜２０）を切替えて使用するＲＦ（Ｒａｄｉｏ
Ｆｒｅｑｕｅｎｃｙ）回路を有している。この為、ハイエンド・スマートフォンでは回路基板配線の複雑化に起因した信号干渉を生じ易いという問題もある。
【００２４】
また、スマートフォンでは、厚さ６ｍｍ程度の筐体に、回路基板と表示素子を重ねて実装する為、モジュール厚は０．６〜０．９ｍｍ程度に納める必要がある。
【先行技術文献】
【特許文献】
【００２５】
【特許文献１】特開２００５−２６８４４７号公報
【発明の概要】
【発明が解決しようとする課題】
【００２６】
本発明は、かかる事情に鑑みてなされたものであり、スマートフォンの大容量通信に対応できる高品質な配線形状を有し、かつ基板配線の複雑化に起因した信号干渉が少なく、さらにスマートフォンの筐体に収納可能な回路基板を提供することを課題とする。
【課題を解決するための手段】
【００２７】
上記の課題を解決する手段として、本発明の請求項１に記載の発明は、貫通穴を備えたガラスコアの表裏面に形成された密着層の上に備えられた導体パターンと、その導体パターンの上に絶縁樹脂層と配線パターンからなる組を２組以上交互に積層してなるビルドアップ層と、を備えた高周波モジュール用電子基板であって、
導体パターンは、その形成時に貫通穴の内壁面に同時に形成された導電体からなるＴＧＶを介して、交互に接続することにより形成されたコイルを構成しており、
ビルドアップ層には、下側の配線パターンと、上側の配線パターンと、それらにより狭持された誘電体層と、からなるキャパシタが備えられており、
コイルは、少なくともガラスコアの表裏面に形成された比透磁率が１００以上の高透磁率材料を含んでいる密着層を磁心として備えており、
コイルからなるインダクタとキャパシタにより、干渉抑制用ＬＣ要素が備えられていることを特徴とする高周波モジュール用電子基板である。
【００２８】
また、本発明の請求項２に記載の発明は、前記干渉抑制用ＬＣ要素が、デュプレクサ、ダイプレクサ、ハイパスフィルタ、バンドパスフィルタの中から選ばれたいずれか１以上を含むことを特徴とする請求項１に記載の高周波モジュール用電子基板である。
【００２９】
また、本発明の請求項３に記載の発明は、前記比透磁率１００以上の高透磁率材料を含んでいる密着層が、ニッケル層を含む金属の積層体であることを特徴とする請求項１に記載の高周波モジュール用電子基板である。
【発明の効果】
【００３０】
本発明の高周波モジュール用電子基板によれば、ガラス基板に形成された貫通穴の内壁面が滑らかであることにより、高品質な配線形状とすることができる。そのため、高周波信号の劣化を抑制することができる。
また、本発明の高周波モジュール用電子基板によれば、干渉抑制用ＬＣ要素を備えているため、同一回路基板上に異なる周波数の信号を取り扱う回路が存在しても、干渉することを抑制することが可能である。
また、本発明の高周波モジュール用電子基板によれば、ＬＣ要素のインダクタとなるコイルに比透磁率が１００以上の高透磁率材料を含む磁心を備えているため、インダクタのサイズを小型化することができる。そのため、スマートフォンの筐体に収納可能な回路基板を提供することができる。
【図面の簡単な説明】
【００３１】
【図１】は、本発明の高周波モジュール用電子基板を用いて作製した送受信回路を例示したブロック図である。
【図２】本発明の実施形態に含まれるキャパシタの断面図を例示する図である。
【図３】（ａ）は本発明の実施形態に含まれるインダクタであるコイルを例示する斜視図、（ｂ）はインダクタの各層を例示する説明図、である。
【図４】本発明の実施形態に含まれるバンドパスフィルタの一例を示す回路図である。
【図５】本発明の実施形態に含まれるバンドパスフィルタを備えた高周波モジュール用電子基板の一例を示す断面図である。
【図６】本発明の高周波モジュール用電子基板の製造工程を例示する断面図である。
【図７】本発明の高周波モジュール用電子基板の製造工程を例示する断面図である。
【図８】本発明の高周波モジュール用電子基板の製造工程を例示する断面図である。
【図９】本発明の高周波モジュール用電子基板の製造工程を例示する断面図である。
【図１０】本発明の高周波モジュール用電子基板の製造工程を例示する断面図である。
【図１１】本発明の高周波モジュール用電子基板の製造工程を例示する断面図である。
【図１２】本発明の高周波モジュール用電子基板の製造工程を例示する断面図である。
【図１３】本発明の高周波モジュール用電子基板の製造工程を例示する断面図である。
【図１４】本発明の高周波モジュール用電子基板の製造工程を例示する断面図である。
【図１５】本発明の高周波モジュール用電子基板の製造工程を例示する断面図である。
【図１６】本発明の高周波モジュール用電子基板の製造工程を例示する断面図である。
【図１７】本発明の高周波モジュール用電子基板の製造工程を例示する断面図である。
【図１８】本発明の高周波モジュール用電子基板の製造工程を例示する断面図である。
【発明を実施するための形態】
【００３２】
＜高周波モジュール用電子基板＞
以下に、本発明の電子基板の実施形態について、図面を参照して説明する。尚、本明細書中、「上」とはガラス基板から遠ざかる方向をいい、「下」とはガラス基板に近づく方向をいう。また、「回路素子」とは、抵抗器、キャパシタ、インダクタ、などの受動素子であり、特にＬＣ回路の構成要素となる素子（以後、回路素子とも記す。）をいう。かかる回路素子は、複数帯域通信の内、少なくとも２ＧＨｚ以上の帯域でＴＤＤに使用するバンドパスフィルタを構成するＬＣフィルタの部品である。このＬＣフィルタは、ローパスフィルタ、ハイパスフィルタ、ダイプレクサ等の分波フィルタや、特定帯域のノイズを除去するノッチフィルタとして構成しても良い。そして、これらの受動部品と能動部品を配線基板に実装または内蔵した物品を電子基板または回路基板と記す。
【００３３】
以下に、本発明の高周波モジュール用電子基板を、図１〜図１８を使用して説明する。
本発明の高周波モジュール用電子基板４１（図１８（ａｆ）参照）は、貫通穴４３を備えたガラスコア４２の表裏面に形成された密着層４４の上に備えられた導体パターン４６と、その導体パターン４６の上に絶縁樹脂層３２と配線パターン５５を２組以上交互に積層してなるビルドアップ層と、を備えた高周波モジュール用電子基板である（図６〜図９参照）。
【００３４】
導体パターン４６は、その形成時に貫通穴４３の内壁面に同時に形成された導電体からなるＴＧＶを介して、交互に接続することにより形成されたコイルを構成している。
【００３５】
ビルドアップ層には、下側の配線パターン５５と、上側の配線パターン５５´と、それらにより狭持された誘電体層４７と、からなるキャパシタが備えられている。
【００３６】
コイルは、少なくともガラスコア４２の表裏面に形成された比透磁率が１００以上の高透磁率材料を含んでいる密着層４４を磁心として備えている。
【００３７】
コイルからなるインダクタとキャパシタにより、干渉抑制用ＬＣ要素が形成されていることが特徴である。
【００３８】
干渉抑制用ＬＣ要素は、デュプレクサ、ダイプレクサ、ハイパスフィルタ、バンドパスフィルタの中から選ばれたいずれか１以上を含むものであっても良い。
【００３９】
また、比透磁率１００以上の高透磁率材料を含んでいる密着層４４が、ニッケル層を含む金属の積層体であっても良い。
【００４０】
（送受信回路の構造と機能）
まず、本実施形態にかかる高周波モジュール用電子基板（以後、電子基板とも記す。）４１を用いた送受信回路全体の構造と機能について、図１（ａ）を参照して説明する。図１（ａ）に示す送受信回路は、次世代のスマートフォンに好適に用いることができる。次世代のスマートフォンとは、同時複数帯域通信を行い、高速通信を実現するＣＡ方式に対応したセルラーＲＦ回路を使用するスマートフォンであって、各々の通信帯域で周波数フィルタとして使用するバンドパスフィルタ２０４〜２０７と、スイッチ２０８、アンプ２０９を有し、必要に応じて、ハイパスフィルタ、ローパスフィルタ、ダイプレクサ２１２、２１３等の分波フィルタやなど、何れかのＲＦ部品を集積する電子基板を有するものである。
【００４１】
受信時において、アンテナ２１４が受信した電波から、トランシーバＬＳＩ２０２が制
御するＲＦ回路２１５が通信波を取り出す。ベースバンドプロッセッサ２１０は通信波からベースバンド信号取り出し、パケットを再構成する。アプリケーションプロセッサ２１１は、受け取ったパケットからユーザーが必要なサービスを構成する。これに対し送信は、逆の経路をたどる。
【００４２】
（ＣＡ方式におけるＲＦ回路の動作）
ＣＡ方式におけるＲＦ回路２１５の動作を、より詳細に説明する。
アンテナ２１４が受信した電波は、ダイプレクサ２１３により１０００ＭＨｚを境に、より高周波な帯域（Ｈｉｇｈ  Ｂａｎｄ）と、より低周波な帯域（Ｌｏｗ  Ｂａｎｄ）に分波される。より高周波な帯域は更に、ダイプレクサ２１２により２３００ＭＨｚを境に、中周波帯域（Ｍｉｄｄｌｅ  Ｂａｎｄ）と高周波帯域（Ｈｉｇｈ  Ｂａｎｄ）に分波される。Ｌｏｗ  Ｂａｎｄはｂａｎｄ８  ＦＤＤ、Ｍｉｄｄｌｅ  Ｂａｎｄはｂａｎｄ１  ＦＤＤとｂａｎｄ３  ＦＤＤ、Ｈｉｇｈ  Ｂａｎｄはｂａｎｄ４１  ＴＤＤとｂａｎｄ４２  ＴＤＤの通信波を含む。この様に、周波数フィルタによってｂａｎｄ毎の通信波を取出す前に、分波フィルタを使って帯域を分離する事は、複数帯域を同時使用するＣＡ方式において、帯域間の干渉を抑制する為の有効な手段となる。
【００４３】
分波フィルタでの分離なしに、同一回路上に異なる周波数フィルタ（ダイプレクサ２１３とバンドパスフィルタ２０４、バンドパスフィルタ２０５とバンドパスフィルタ２０６）が存在する場合、干渉抑制が必要な各々のフィルタ毎に調整用ＬＣ要素を追加することも有効である。調整用ＬＣ要素は、分波フィルタで分離したフィルタ間においても必要に応じて有効に用いることができる。この様な干渉抑制用ＬＣ要素をモジュール回路基板に内蔵することも、高機能でありながらコンパクトな回路基板を実現する為に有効である。
ＦＤＤに用いる送受信用一組のバンドパスフィルタ２０５、２０６は、デュプレクサと呼ばれる。ＴＤＤでは一つのバンドパスフィルタ２０４、２０７を、送受信時分割使用するためにスイッチ２０８を使用する。送信時はＦＤＤ、ＴＤＤ共、周波数フィルタの通過前に、通信波をアンプ２０９で増幅する。
【００４４】
（ＣＡ単位モジュールの回路構成）
ＣＡ単位モジュール２０１は、ダイプレクサ×２、バンドパスフィルタ×２、スイッチ×２、デュプレクサ×３、アンプ×５を含んでいる。本実施形態によってダイプレクサ×２、バンドパスフィルタ×２はＬＣフィルタとしてモジュール回路基板内に形成し、該ＬＣフィルタのソレノイドコイル（以後、らせん状のコイルおよび単にコイルとも記す。）素子は、少なくともその構造の一部を回路基板内に有する事で薄型が可能となる。該ＬＣフィルタ以外のＲＦ部品はモジュール回路基板上に実装する事が可能であり、ＬＣフィルタ上にそれらを実装する事でモジュール面積を縮小することが可能となる。これにより高機能でありながらコンパクトな電子基板を実現できる。
【００４５】
図１（ａ）のＲＦ回路２１５は一つのＣＡ単位モジュール２０１を有しているが、スマートフォンが複数の通信キャリアに対応する場合、異なるＣＡごとに対応した複数のＣＡ単位モジュールを搭載してもよい。
【００４６】
本実施形態では、図１（ｂ）に示す様に、帯域や通信方式毎に、周波数フィルタ、アンプ、スイッチをまとめてなる従来型モジュールとし、Ｈｉｇｈ  Ｂａｎｄ  ＴＤＤモジュールとして用いることも可能である。図１（ｂ）では、ハイパスフィルタ３０２とＴＤＤ用バンドパスフィルタ３０３、３０４、ＬＣフィルタとしてモジュール回路基板内に構成する事ができる。図１（ｂ）において、共通する部品については同じ符号を付して、重複説明を省略する。
【００４７】
（回路の構成要素）
本実施形態にかかる回路の構成要素である回路素子は、ＴＤＤに使用するバンドパスフィルタを構成するＬＣフィルタである事が好ましい。また、本実施形態にかかる回路素子は、ダイプレクサ、ハイパスフィルタ、ローパスフィルタなど分波フィルタを構成するＬＣフィルタである事が好ましい。さらに、本実施形態にかかる回路素子は、前記バンドパスフィルタ間の干渉抑制調整回路用のソレノイドコイル素子である事が好ましい。
【００４８】
（ＬＣ回路の回路素子）
次に、ガラス基板をコア材として、その表裏両面に配線層と、絶縁樹脂層と、を交互に形成した基板を例にとって、ＬＣ回路を構成する回路素子としてのキャパシタとインダクタの例を、それぞれ説明する。
【００４９】
（キャパシタ）
キャパシタについては、二枚の導体板の間に誘電体を挟んだ構造とする。キャパシタの例としては、図２に示したように、ガラス基板（図示省略）直上に、又はガラス基板上に形成した絶縁樹脂層１１の上に、下電極１２を形成し、下電極１２の上に誘電体層１３を積層し、さらにその上に上電極１４を積層したものである。下電極１２と上電極１４は、一般的に、無電解ニッケルめっきやスパッタリング法などにより形成した薄い金属薄膜であるシード層と、そのシード層の上に形成した電解銅めっきなどの導電層からなる多層構造を有する。
【００５０】
（インダクタ）
インダクタについては、らせん状のコイルと同様の性能を、貫通穴を備えた基板に内蔵することができる。図３は、２列に並んだ貫通穴を有する平行平板状のガラス基板を透明化して、ガラス基板に形成された貫通穴２３を使用してらせん状のコイルを形成した状態を例示している。具体的には、図示していないガラス基板の表裏面において、らせん状のコイルを巻回する方向において隣接する貫通穴２３の開口部同士を接続するように配線２１、２２を形成する。またガラス基板の表裏面を連通する貫通穴２３の内壁に導体層を形成し、貫通導電ビア（以下、ＴＧＶ（Ｔｈｒｏｕｇｈ  Ｇｌａｓｓ  Ｖｉａｓ）と記す。）とする。この様にして、ガラス基板の表裏面に形成された配線２１と配線２２を、ＴＧＶによって順次、直列に接続することにより、らせん状のコイルを作製することができる。
【００５１】
更に詳しく説明すると、１列目ｎ番目のＴＧＶを、ＴＧＶ(１、ｎ）とし、２列目ｎ番目のＴＧＶを、ＴＧＶ（２、ｎ）とする。裏面側の配線２２により導体層ＴＧＶ(１、ｎ）と、ＴＧＶ(２、ｎ）とを接続し、表面側の配線２１によりＴＧＶ(１、ｎ）と、ＴＧＶ(２、ｎ＋１）とを接続すると、配線２２と、ＴＧＶ(１、ｎ）と、配線２１と、ＴＧＶ(２、ｎ＋１）とで、ガラス基板の内部と表面を導体が一周（一巻き）するコイル状の回路（以後、コイルとも記す。）を構成することができる。この事を順次繰り返すことにより、らせん状に巻回したコイルが連接したソレノイドコイルを形成することができる。
【００５２】
この様にして作製したコイルに電流を流すことで、インダクタとして機能させることができる。インダクタの特性は、巻き数を変えることで調整することができるが、コイルの内部に、強磁性体のコアを配置することで、より大きなインダクタンスを得ることができる。
【００５３】
（強磁性体のコアを備えたソレノイドコイルの形成方法）
次に、図３（ａ）に示されるソレノイドコイルに強磁性体のコアを挿入する方法について説明する。図３（ａ）に示されている強磁性体のコアのないソレノイドコイルにおいては、配線２１と配線２２は、ガラス基板からなるコア（以後、ガラスコアとも記す、図示
省略）の表裏面に形成されている。しかし、強磁性体のコアを形成する場合に、ガラスコアの表裏に強磁性体の層を製膜することでは、強磁性体が導体でもあるため、配線２１と２２が短絡してしまう問題がある。
【００５４】
そこで、ガラスコアの表裏両面に、まず強磁性体層を形成し、その上に絶縁樹脂層を形成し、その絶縁樹脂層の上に配線パターンを形成する事によって、強磁性体層と電気的に短絡することなく、ソレノイドコイルを形成することができる。
【００５５】
図３（ｂ）の（３）は、ガラスコア３１に形成された貫通穴のうち、ソレノイドコイルを構成するＴＧＶとして使用される貫通穴の内壁面に導体が形成される事によってＴＧＶが形成された状態を示している。ガラスコア３１の表裏面とも、初期は同じ状態となっている。
【００５６】
次に、図３（ｂ）の（２）に示すように、ガラスコア３１の表面側に、強磁性体層５６と、ＴＧＶと、につながったガラスコア上のランド５７を形成する。
【００５７】
図３（ｂ）の（１）は、図３（ｂ）の（２）の上に絶縁樹脂層３２を介して、その表面に形成されたソレノイドコイルの一部を構成する配線５５とランド５８を形成した状態を例示している。ガラスコア３１上のランド５７と配線パターン５５の端のランド５８をＴＧＶで接続することによって、ソレノイドコイルの配線と強磁性体層５６が接触することを防ぐことができる。
【００５８】
図３（ｂ）の（４）は、図３（ｂ）の（２）と同様に、ガラスコア３１の裏面側に強磁性体層５６´と、ＴＧＶと、につながったガラスコア上のランド５７´を形成する。
【００５９】
図３（ｂ）の（５）は、図３（ｂ）の（１）と同様に、図３（ｂ）の（４）の上に絶縁樹脂層３２´を介して、その表面に形成されたソレノイドコイルの一部を構成する配線５５´とランド５８´を形成した状態を例示している。
【００６０】
以上の様にして、図３に例示した様なソレノイドコイルの内部に強磁性体からなるコアを備えたソレノイドコイルを、強磁性体コアと配線パターン５５、５５´が短絡することなく、形成することができる。この様にして、回路基板の厚さを低減し、且つ強磁性体コアを備えることによりコイルの巻き数を低減したコンパクトなインダクタを形成可能となる。そのため、本発明の電子基板で使用するＬＣ回路素子はコンパクトなサイズとなる。
【００６１】
（ＬＣ回路によるバンドパスフィルタ）
次に、基板内部に形成されるＬＣ回路によるバンドパスフィルタ（ＢＰＦ）について、説明する。ＢＰＦの基本的な回路図の例を、図４に示した。回路中のキャパシタの電気容量（以下、キャパシタと記す。）とインダクタの誘導係数（以下、インダクタンスと記す。）を適切に設定することによって、所望の帯域の周波数のみを通過させ、それ以外を遮断するバンドパス効果を発現させることができる。
【００６２】
図４の回路図に示したキャパシタＣ１〜Ｃ３とインダクタＬ１〜Ｌ３を実際の回路基板に形成した状態、を図５に模式的に示した。図中Ｃ１〜Ｃ３がキャパシタ、Ｌ１〜Ｌ３がインダクタを示す。
【００６３】
キャパシタＣ１〜Ｃ３は、ガラスコア３１の表面に、下電極３３と誘電体３５と上電極３４を順次、積層することにより形成されている。全体としてキャパシタＣ１〜Ｃ３は、ガラスコア３１の表面上の絶縁樹脂層３２に埋設されるように備えられており、回路基板外部の電極と接続する場合には、絶縁樹脂層３２にビアホールを作り、その内部の導体を
介して接続できる（図９および図１０参照）。
【００６４】
インダクタＬ１〜Ｌ３は、ガラスコア３１に形成されたＴＧＶと、ガラスコア３１の表裏面に積層した絶縁層３２の上に形成した配線２１、２２（図３、図５および図６参照）をつないでソレノイドコイルを作ることにより作製することができる。なお、ＴＧＶは導体パターン４６を作製する時に、同時に導体パターン４６を構成する密着層４４とその上に形成される電解銅めっきからなる導電体が、貫通穴４３の内壁面にも形成されることにより形成される。
インダクタＬ１〜Ｌ３本体は、ガラスコア３１の内部と、その配線を含む導体層の上に積層される絶縁樹脂層３２（図５参照）に埋設されるように備えられており、回路基板最外層の電極との導通は、キャパシタＣ１〜Ｃ３と同様に、図１６〜図１８に示した様に、絶縁樹脂層５１に形成されたビアホール５２を介して行うことができる。またインダクタ内に挿入されるインダクタのコア５３（図１５参照）は、ガラスコア４２の表裏の密着層４４に含まれている強磁性体層と、ＴＧＶ内壁面に形成された密着層４４に含まれている強磁性体層にて構成される。
【００６５】
＜回路基板の製造工程＞
次に、図６〜１８を用いて、ガラスコア４２としてガラス基板を用いた回路基板の製造工程の一例を示す。
【００６６】
（回路設計）
まず、回路設計を行うため、通過又は遮断する電波の周波数帯域に応じて、必要なキャパシタとインダクタンスを、シミュレーションソフトによって算出する。例えば３４００ＭＨｚ以上、３６００ＭＨｚ以下の帯域について、図４に示すような回路構成において、所望の特性を実現するための素子の仕様例を表１と表２に示す。
【００６７】
表１にはキャパシタＣ１〜Ｃ３に関する仕様例を、表２にはインダクタＬ１〜Ｌ３に関する使用例を示した。ここで、インダクタＬ１とＬ３については、インダクタンスが非常に小さいため、コイルの形状にする必要がなく、一本の配線の自己インダクタンスで足りるため、表２中では、その配線の寸法について示してある。またＬ２については、強磁性体のコアを挿入した場合について計算してあるが、参考として、同じインダクタンスを、強磁性体のコアなしで実現する場合の寸法をＬ２´として表に示した。
【００６８】
表２から明らかな様に、インダクタに強磁性体のコアが備えられている場合のインダクタＬ２の寸法は、コアが備えられていない場合のインダクタＬ２´の寸法より小さくすることができ、コイル幅を１／２、コイル長さを１／３にすることができる例を示している。
【００６９】
【表１】
2020113674.tif 000003
【００７０】
【表２】
2020113674.tif 000004
【００７１】
２４９９ＭＨｚ以上、２６９０ＭＨｚ以下の帯域用のＢＰＦについても、同様の手順によって、キャパシタ、インダクタンスを計算し、必要な回路の設計を行うことができる（数値については省略）。
【００７２】
（回路基板の製造工程）
以上の回路設計に基づいて、必要な回路基板を製作する。
まず、図６（ａ）に示すように、低膨張のガラスコア４２（厚さ３００μｍ、ＣＴＥ（熱膨張係数）：３．５ｐｐｍ／Ｋ）を準備する。
【００７３】
次いで図６（ｂ）に示すように、かかるガラスコア４２に開口径８０μｍ〜１００μｍ
の貫通穴４３を形成する。形成にあたっては、第一段階として、貫通穴４３の形成を所望する位置にＵＶレーザー光をパルス照射し、照射されたガラスに脆弱部を作り、第二段階として、ガラスコア４２に対してフッ化水素酸水溶液によるエッチングを行う。これにより脆弱部が選択的にエッチングされ、高精度な貫通穴４３が迅速に形成される。ガラスエポキシ基板を用いる場合と比較すると、より高精度な内径を持ち且つ凹凸のない内壁面を有する貫通穴４３を形成することができる。
【００７４】
つぎに図６（ｃ）に示すように、ガラスコアの表裏面および貫通穴の内部に密着層４４の積層を行う。図中では密着層４４は一層のようになっているが、実際には密着層として、スパッタリングによるＴｉ膜を５０ｎｍ、Ｃｕ膜を３００ｎｍ、この順序にて積層し、その上に無電解めっきにてＮｉ層を０．２μｍの厚さで積層した。
【００７５】
つぎに、セミアディティブ法によって、ガラスコア４２の表裏面に必要な導体パターンを形成し、貫通穴の内部にさらに厚く導電層を形成するための準備として、図７（ｄ）に示すように、ガラスコア４２の両面に、例えば日立化成株式会社製ドライフィルムレジスト層を形成する。例えば、商品名ＲＹ−３５２５（厚さ２５μｍ）をラミネートする。ドライフィルムレジスト層の代わりに、液状レジスト塗布でもよい。
【００７６】
その後、図７（ｅ）に示すように、フォトリソグラフィー法により、導体パターン４６すなわち配線パターンを形成するためのマスクを介してレジスト層に露光し、現像によってレジスト層に、ドライフィルムレジスト層４５からなる配線パターン（開口部）を形成する。この際に中止すべこき点としては、後にインダクタのコア５３（図１５（ｚ）参照）となるべき部分については、この段階ではレジストにてマスキングして、次の電解銅メッキにて、銅層の積層をしない様にする。
【００７７】
次に、図７（ｆ）に示すように、電解銅めっきによって上記開口部に銅を析出させ、導電性部材である導体パターン４６を１５μｍの厚さで形成する。この段階において、ガラスコア４２の貫通穴４３のうち、レジストパターンから露出させておいたものの内壁にも銅めっきが析出する。前記のインダクタのコアにあたる部分に位置する貫通穴に関しては、レジストにて覆って銅を析出させないようにしている。これは、コアとして考えたときに、より比透磁率の高いニッケル層を露出させた方が、コアとしての効果が高いからである。
【００７８】
続いて、図８（ｇ）に示すように、ドライフィルムレジスト層４５を剥離する。この結果、ガラスコア４２の表裏面はＴｉ／Ｃｕ／Ｎｉからなる密着層４４で覆われた部分と、さらにその上に電解銅めっきからなるＣｕが積層された導体パターン４６の部分が混在している。
【００７９】
つぎに図８（ｈ）に示すように、インダクタのコアとなる部分のみにドライフィルムレジスト層４５が積層されるように、フォトリソグラフィーにて基板の表裏にレジストパターンを形成する。
【００８０】
続いて、図８（ｉ）に示すように、ドライフィルムレジスト層４５に保護されていない部分の密着層４４を上から、Ｎｉ（ニッケル）、Ｃｕ（銅）、Ｔｉ（チタン）の順にエッチング除去する。
【００８１】
続いて図９（ｊ）に示すように、ドライフィルムレジスト層４５を剥離除去した結果、この段階において、基板表面でニッケル層が露出しているのは、後にインダクタのコア５３（図１５（ｚ）参照）となる部分だけとなる。
【００８２】
つぎに図９（ｋ）に示すように、ガラスコア４２の両面およびその上に積層されている導体パターン４６などを含む面の上に、例えば、味の素ファインテクノ株式会社製の絶縁樹脂（商品名「ＡＢＦ−ＧＸ−Ｔ３１Ｒ」）を貼付して、絶縁樹脂層（樹脂ビルド層）３２を形成する。形成方法は真空プレスラミネート装置にて、ガラスコア４２の貫通穴４３の内部にボイドなく絶縁樹脂を封入する。絶縁樹脂層３２の厚さについては、導体パターン４６が確実に埋まっている限りはとくに制限はないが、実験的には２５μｍ程度が好適であった。
【００８３】
さらに図９（ｌ）に示すように、レーザー加工によって、導通をとりたい位置に、絶縁樹脂層３２を除去し、ガラスコアに形成された配線層である導体パターン４６に達する絶縁樹脂層の穴（以後、ビアホールとも記す。）５２を形成する。絶縁樹脂層の穴５２の直径は６０μｍ程度が好ましい。
【００８４】
つぎに、図１０（ｍ）に示すように、ガラスコア４２の表裏面の絶縁樹脂層３２に無電解銅めっきを施し、シード層５４を形成する。その厚さについては、自由に設定できるが、本実施形態の説明においては０．６μｍとした。この処理によって、表裏面のみならず、先にレーザー加工にて形成したビアホール５２の内壁にもシード層５４が形成される。
【００８５】
つづいて、図１０（ｎ）に示すように、基板両面にドライフィルムレジスト層４５を貼付し、フォトリソグラフィー法によって、配線パターン５５を設けたい部分に開口部を備えたドライフィルムレジスト層を設ける。
【００８６】
ついで、図１０（ｏ）に示すように、基板にシード層５４を電極として電解銅めっきを施し、厚さ１５μｍにて配線パターン５５を形成する。また、この電解銅めっき処理において、絶縁樹脂層３２のビアホール５２の内部も銅めっきで満たされ、ガラスコア４２表面の導体パターン４６との導通もとれる。図中では配線パターン５５の一部にキャパシタの下電極となる部分を示したが、これはキャパシタを積層基板内のどこに配置するかによって、自由に選択してよい部分であり、二枚の電極に誘電体が挟まれる構造を作ることができれば、他の層に形成した電極を選択してもよい。以後の説明においては、図１０（ｏ）に示す位置にキャパシタの下電極を配置した場合について説明を進める。
【００８７】
その後、図１１（ｐ）に示すように、ドライフィルムレジスト層４５を剥離る。
【００８８】
さらに図１１（ｑ）に示すように、基板の表裏面のうち、キャパシタを形成する側の面に誘電体層４７を形成する。具体的には、ＣＶＤ製膜法にて、厚さ２００ｎｍ乃至４００ｎｍでＳｉＮ膜を形成する。
【００８９】
つづいて、図１１（ｒ）に示すように、キャパシタの上電極を形成する際のシード層４８として、スパッタリング法にて、Ｎｉ膜とＣｕ膜をそれぞれ５０ｎｍと３００ｎｍの厚さで、この順序に誘電体層の上に製膜する。
【００９０】
続いて、図１２（ｓ）に示すように、キャパシタの上電極を形成すべく、フォトリソグラフィーにて、上電極を形成する部分のみをドライフィルムレジスト４５から露出させた状態とする。
【００９１】
ついで図１２（ｔ）に示すように、電解銅めっきにて、厚さ１０μｍにて上電極４９を形成する。
【００９２】
その後、図１３（ｕ）に示すように、ドライフィルムレジスト４５を除去する。この時点では、キャパシタの上電極４９が積層された部分以外には、上電極の密着層が露出して
いる。
【００９３】
そこで、図１３（ｖ）に示すように、不要なシード層４８を除去すべく、まずフォトリソグラフィーにて、上記キャパシタの上電極４９上のみをドライフィルムレジスト層５０で保護する。
【００９４】
続いて、図１４（ｗ）に示すように、キャパシタの上電極４９を製膜する際のＣｕスパッタ層のうち、不要な部分を除去するべく、ウエットエッチング法にて基板を処理し、不要な部分のＴｉＮ層とＳｉＮ層を除去すべく、基板をそれらの層をエッチング除去可能なガスを使用したドライエッチング法にて処理する。
具体的には、まず不要な部分で一番上にあるＣｕスパッタ層をエッチング液にて除去する。つぎに、その下にあるスパッタＴｉ層とＣＶＤ製膜したＳｉＮ層を、ドライエッチングにて除去する。そのあと、キャパシタの上電極４９を保護していたドライフィルムレジスト５０を剥離除去する。
【００９５】
なお、図１４（ｘ）に示すように、この時点で、まだ絶縁樹脂層３２直上の無電解Ｃｕ層からなるシード層５４は残っている。
【００９６】
つぎに、図１５（ｙ）に示すように、絶縁樹脂層３２の表面に形成されているシード層５４を除去すべく、ウエットエッチング工法にて処理することにより同時に除去される。一方、配線パターン５５やキャパシタの下電極およびキャパシタの上電極４９などを形成しているＣｕ層は、わずかにエッチング液に溶けるが、その厚さが比較的大きいため、完全に除去されてしまうことはない。
【００９７】
そのあとで図１５（ｚ）に示すように、ドライフィルムレジスト層５０の除去を行うと、配線パターン５５やキャパシタの電極が無い部分には、下地の絶縁樹脂層３２が露出することとなる。以上の結果として、ガラスコア４２の表面には、導体パターンとインダクタのコア５３が形成され、その上に積層された絶縁樹脂層３２の上には、キャパシタ１０１と配線パターン５５が形成され、配線パターン５５と導体パターン４６はビアホール５２にて接続されている。
【００９８】
次に再び、基板両面に絶縁樹脂層を形成するために、図１５（ｚ）に示すように基板の両面に絶縁樹脂層５１を積層する。
【００９９】
次に、図１６（ａａ）から図１８（ａｆ）に示すように、絶縁樹脂層５１にレーザー加工によりビアホール５２を形成し（図１６（ａａ））、絶縁樹脂層５１の両面とビアホール５２内にシード層４８を形成し（図１６（ａｂ））、フォトリソグラフィーによりドライフィルムレジスト層４５を形成した後（図１７（ａｃ））、電解銅めっきによって配線パターン５５´を形成する（図１７（ａｄ））。
【０１００】
次に、ドライフィルムレジスト層４５を剥離除去し（図１８（ａｅ））、更にシード層４８をエッチング除去する（図１８（ａｆ））ことにより、本発明における高周波モジュール用電子基板を得ることができる。また、必要に応じて、このあと、図１５（ｚ）から図１８（ａｆ）の工程を繰り返して、ビルドアップを重ねてゆくこともできる。
【符号の説明】
【０１０１】
１１・・・絶縁樹脂層
１２・・・（キャパシタの）下電極
１３・・・（キャパシタの）誘電体層
１４・・・（キャパシタの）上電極
２１、２２・・・配線
２３・・・貫通穴
３１・・・ガラスコア
３２・・・絶縁樹脂層
３３・・・下電極
３４・・・上電極
３５・・・誘電体層
４１・・・回路基板
４２・・・ガラスコア
４３・・・貫通穴
４４・・・密着層（Ｔｉ／Ｃｕスパッタ層+Ｎｉメッキ層）
４５・・・ドライフィルムレジスト層
４６・・・導体パターン（ガラス直上銅配線：キャパシタ下電極を含む）
４７・・・誘電体層
４８・・・シード層（誘電体層上Ｎｉ／Ｃｕスパッタ層）
４９・・・（キャパシタの）上電極
５０・・・（キャパシタ保護用の）ドライフィルムレジスト層
５１・・・絶縁樹脂層
５２・・・絶縁樹脂層の穴（ビアホール）
５３・・・インダクタのコア
５４・・・シード層（無電解Ｃｕ層）
５５・・・（下側の）配線パターン
５５´・・・（上側の）配線パターン
５６・・・強磁性体層
５７・・・（ガラスコア上の）ランド
５８・・・（絶縁樹脂層上の）ランド
１０１・・・キャパシタ
１０２・・・インダクタ
２０１、３０１・・・ＣＡ単位モジュール
２０２・・・トランシーバＬＳＩ
２０４・・・バンドパスフィルタ
２０５・・・バンドパスフィルタ
２０６・・・バンドパスフィルタ
２０７・・・バンドパスフィルタ
２０８・・・スイッチ
２０９・・・アンプ
２１０・・・ベースバンドプロッセッサ
２１１・・・アプリケーションプロセッサ
２１２・・・ダイプレクサ
２１３・・・ダイプレクサ
２１４・・・アンテナ
２１５・・・ＲＦ回路
３０２・・・ハイパスフィルタ
３０３・・・ＴＤＤ用バンドパスフィルタ
３０４・・・ＴＤＤ用バンドパスフィルタ
３０５、３０６・・・スイッチ
３０７、３０８・・・アンプ
３０９・・・トランシーバＬＳＩ
【図１】
2020113674.tif 000005
【図２】
2020113674.tif 000006
【図３】
2020113674.tif 000007
【図４】
2020113674.tif 000008
【図５】
2020113674.tif 000009
【図６】
2020113674.tif 000010
【図７】
2020113674.tif 000011
【図８】
2020113674.tif 000012
【図９】
2020113674.tif 000013
【図１０】
2020113674.tif 000014
【図１１】
2020113674.tif 000015
【図１２】
2020113674.tif 000016
【図１３】
2020113674.tif 000017
【図１４】
2020113674.tif 000018
【図１５】
2020113674.tif 000019
【図１６】
2020113674.tif 000020
【図１７】
2020113674.tif 000021
【図１８】
2020113674.tif 000022