(57)【要約】【課題】暗電流特性が向上されたイメージセンサーを提供する。【解決手段】本発明はイメージセンサーに係り、より詳細には第１面及び第２面を有する半導体基板、半導体基板は光電変換領域を有するピクセル領域を含み、第１トレンチ内の第１導電パターン、第１トレンチはピクセル領域を定義し、第１面から第２面に向かって延長され、第２トレンチ内の第２導電パターン、第２トレンチはピクセル領域の第１面の活性パターンの間に定義され、第１トレンチより浅く、活性パターン上の伝送トランジスタ及びロジックトランジスタと、第２面上に提供されて、第１導電パターンと電気的に連結される導電ラインと、を含む。【選択図】図４Ｂ
2020113750.tif 000002
【特許請求の範囲】
【請求項１】
イメージセンサーであって、
第１面及び第２面を有する半導体基板と、
ここで前記半導体基板は、光電変換領域を有するピクセル領域を含み、
第１トレンチ内の第１導電パターンと、
ここで前記第１トレンチは、前記ピクセル領域を定義し、前記第１面から前記第２面に向かって延長され、
第２トレンチ内の第２導電パターンと、
ここで前記第２トレンチは、前記ピクセル領域の前記第１面の活性パターンの間に定義され、前記第１トレンチより浅く、
前記活性パターン上の伝送トランジスタ及びロジックトランジスタと、
前記第２面上に提供されて、前記第１導電パターンと電気的に連結される導電ラインと、を含むことを特徴とするイメージセンサー。
【請求項２】
前記第１導電パターンは、前記ピクセル領域を囲む格子構造を有することを特徴とする請求項１に記載のイメージセンサー。
【請求項３】
前記第１導電パターン上の絶縁パターンをさらに含み、
前記絶縁パターンは、前記第１トレンチの上部を満たし、
前記絶縁パターンの上面は、前記第１面と共面をなすことを特徴とする請求項１に記載のイメージセンサー。
【請求項４】
前記第２トレンチは、前記絶縁パターンを貫通して、前記第１導電パターンの上面を露出し、
前記第２導電パターンは、前記第１導電パターンの上面と接触することを特徴とする請求項３に記載のイメージセンサー。
【請求項５】
前記活性パターンを定義する素子分離構造体をさらに含み、
前記第２トレンチは、前記素子分離構造体内に形成され、
前記素子分離構造体によって前記第２導電パターンが前記半導体基板から絶縁されることを特徴とする請求項１に記載のイメージセンサー。
【請求項６】
前記第１導電パターンの底面は、前記第２面と共面をなすことを特徴とする請求項１に記載のイメージセンサー。
【請求項７】
前記第２トレンチ内の第１絶縁パターンをさらに含み、
前記第１絶縁パターンは、前記半導体基板と前記第２導電パターンとの間に介在され、
前記第１絶縁パターンによって前記第２導電パターンが前記半導体基板から絶縁されることを特徴とする請求項１に記載のイメージセンサー。
【請求項８】
前記第２導電パターン上の第２絶縁パターンをさらに含み、
前記第２絶縁パターンは、前記第２トレンチの上部を満たし、
前記第２絶縁パターンの上面は、前記第１面と共面をなすことを特徴とする請求項７に記載のイメージセンサー。
【請求項９】
前記ピクセル領域の前記第２面上のカラーフィルターと、
前記カラーフィルター上のマイクロレンズと、をさらに含むことを特徴とする請求項１に記載のイメージセンサー。
【請求項１０】
イメージセンサーであって
第１面及び第２面を有する半導体基板と、
ここで前記半導体基板は、光電変換領域を有するピクセル領域を含み、
前記ピクセル領域を囲む格子構造を有する第１素子分離構造体と、
ここで前記第１素子分離構造体は、第１導電パターンを含み、
前記ピクセル領域内の第２素子分離構造体と、
ここで前記第２素子分離構造体は、第２導電パターンを含み、
前記第２面上に提供されて、前記第１導電パターンと電気的に連結される導電ラインと、を含み、
前記第１及び第２素子分離構造体の上面は、前記第１面と共面を成し、
前記第１素子分離構造体の底面は、前記第２素子分離構造体の底面より前記第２面にさらに近いことを特徴とするイメージセンサー。
【請求項１１】
前記第１素子分離構造体は、前記第１導電パターン上の第１絶縁パターンをさらに含み、
前記第２素子分離構造体は、前記第２導電パターン上の第２絶縁パターンをさらに含み、
前記第１及び第２絶縁パターンの上面は、前記第１面と共面をなすことを特徴とする請求項１０に記載のイメージセンサー。
【請求項１２】
イメージセンサーであって、
第１面及び第２面を有する半導体基板と、
ここで前記半導体基板は、光電変換領域を有するピクセル領域を含み、
前記ピクセル領域を囲む格子構造を有する第１素子分離構造体と、
ここで前記第１素子分離構造体は、第１導電パターン及び前記第１導電パターン上の第１絶縁パターンを含み、
前記ピクセル領域内の第２素子分離構造体と、を含み、
ここで前記第２素子分離構造体は、第２導電パターン及び前記第２導電パターン上の第２絶縁パターンを含み、
前記第１絶縁パターン及び前記第２絶縁パターンの上面は、前記第１面と共面を成し、
前記第２導電パターンの上面は、前記第１導電パターンの上面より前記第１面にさらに近いことを特徴とするイメージセンサー。
【請求項１３】
前記第２面上に提供されて、前記第１導電パターンと電気的に連結される導電ラインをさらに含むことを特徴とする請求項１２に記載のイメージセンサー。
【請求項１４】
前記第２素子分離構造体は、
前記第１素子分離構造体上の第１部分と、
前記第１部分から前記ピクセル領域内に延長される第２部分と、を含み、
前記第１部分の前記第２導電パターンは、前記第１導電パターンの上面と接触することを特徴とする請求項１０又は１２に記載のイメージセンサー。
【請求項１５】
前記ピクセル領域の前記第１面の活性パターンを定義する第３素子分離構造体をさらに含み、
前記第２素子分離構造体の第２部分は、前記第３素子分離構造体上に提供され、
前記第３素子分離構造体によって前記第２部分の前記第２導電パターンが前記半導体基板から絶縁されることを特徴とする請求項１０又は１２に記載のイメージセンサー。
【請求項１６】
前記第１面上の配線層と、
前記配線層の配線と前記第２導電パターンを互いに電気的に連結するコンタクトと、をさらに含むことを特徴とする請求項１、１０、１２のいずれか一項に記載のイメージセンサー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はイメージセンサーに係り、より詳しくは、ＣＭＯＳイメージセンサーに関する。
【背景技術】
【０００２】
イメージセンサーは光学映像を電気信号に変換させる。最近、コンピュータ産業と通信産業との発達に応じてデジタルカメラ、カムコーダー、ＰＣＳ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｓｙｓｔｅｍ）、ゲーム機器、警備用カメラ、医療用マイクロカメラ等の多様な分野で、性能が向上されたイメージセンサーの需要が増大している。
【０００３】
イメージセンサーとしては電荷結合素子（ＣＣＤ：Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）及びＣＭＯＳイメージセンサーがある。この中で、ＣＭＯＳイメージセンサーは駆動方式が簡単であり、信号処理回路を単一チップに集積できるので、製品の小型化が可能である。また、ＣＭＯＳイメージセンサーは電力消費が非常に低いので、バッテリー容量が制限的である製品に適用が容易である。また、ＣＭＯＳイメージセンサーはＣＭＯＳ工程技術を互換して使用できるので、製造単価を低下させることができる。また、ＣＭＯＳイメージセンサーは技術開発と共に高解像度が具現可能であるので、その使用が急激に増加している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第９，１８４，０８６号公報
【特許文献２】米国特許第９，９４２，４６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は暗電流特性が向上されたイメージセンサーを提供することにある。
【課題を解決するための手段】
【０００６】
本発明の概念に係るイメージセンサーは、第１面及び第２面を有する半導体基板と、ここで前記半導体基板は光電変換領域を有するピクセル領域を含み、第１トレンチ内の第１導電パターンと、ここで前記第１トレンチは前記ピクセル領域を定義し、前記第１面から前記第２面に向かって延長され、第２トレンチ内の第２導電パターンと、ここで前記第２トレンチは前記ピクセル領域の前記第１面の活性パターンの間に定義され、前記第１トレンチより浅く、前記活性パターン上の伝送トランジスタ及びロジックトランジスタと、前記第２面上に提供されて、前記第１導電パターンと電気的に連結される導電ラインと、を含むことができる。
【０００７】
本発明の他の概念に係るイメージセンサーは、第１面及び第２面を有する半導体基板と、ここで前記半導体基板は光電変換領域を有するピクセル領域を含み、前記ピクセル領域を囲む格子構造を有する第１素子分離構造体と、ここで前記第１素子分離構造体は第１導電パターンを含み、前記ピクセル領域内の第２素子分離構造体と、ここで前記第２素子分離構造体は第２導電パターンを含み、そして前記第２面上に提供されて、前記第１導電パターンと電気的に連結される導電ラインと、を含むことができる。前記第１及び第２素子分離構造体の上面は前記第１面と共面を成し、前記第１素子分離構造体の底面は、前記第２素子分離構造体の底面より前記第２面にさらに近い。
【０００８】
本発明のその他の概念に係るイメージセンサーは、第１面及び第２面を有する半導体基板と、ここで前記半導体基板は光電変換領域を有するピクセル領域を含み、前記ピクセル領域を囲む格子構造を有する第１素子分離構造体と、ここで前記第１素子分離構造体は第１導電パターン及び前記第１導電パターン上の第１絶縁パターンを含み、そして前記ピクセル領域内の第２素子分離構造体と、を含むことができる。前記第２素子分離構造体は第２導電パターン及び前記第２導電パターン上の第２絶縁パターンを含み、前記第１絶縁パターン及び前記第２絶縁パターンの上面は前記第１面と共面を成し、前記第２導電パターンの上面は、前記第１導電パターンの上面より前記第１面にさらに近い。
【発明の効果】
【０００９】
本発明に係るイメージセンサーは、第１トレンチ内の第１導電パターンと、前記第１トレンチより浅い第２トレンチ内の第２導電パターンに負の電圧が印加される。したがって、ピクセル領域で生成された正電荷が除去され、イメージセンサーの暗電流特性を改善できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係るイメージセンサーを説明するためのブロック図である。
【図２】本発明の実施形態に係るイメージセンサーのアクティブピクセルセンサーアレイの回路図である。
【図３】本発明の実施形態に係るイメージセンサーを説明するための平面図である。
【図４Ａ】図３のＩ−Ｉ’線に沿って切断した断面図である。
【図４Ｂ】図３のＩＩ−ＩＩ’線に沿って切断した断面図である。
【図５】本発明の実施形態に係るイメージセンサーの製造方法を説明するための平面図である。
【図６Ａ】図５のＩ−Ｉ’線に沿って切断した断面図である。
【図６Ｂ】図５のＩＩ−ＩＩ’線に沿って切断した断面図である。
【図７】本発明の実施形態に係るイメージセンサーの製造方法を説明するための平面図である。
【図８Ａ】図７のＩ−Ｉ’線に沿って切断した断面図である。
【図８Ｂ】図７のＩＩ−ＩＩ’線に沿って切断した断面図である。
【図９】本発明の実施形態に係るイメージセンサーの製造方法を説明するための平面図である。
【図１０Ａ】図９のＩ−Ｉ’線に沿って切断した断面図である。
【図１０Ｂ】図９のＩＩ−ＩＩ’線に沿って切断した断面図である。
【図１１】本発明の実施形態に係るイメージセンサーを説明するための平面図である。
【図１２Ａ】図１１のＩ−Ｉ’線に沿って切断した断面図である。
【図１２Ｂ】図１１のＩＩ−ＩＩ’線に沿って切断した断面図である。
【図１３】本発明の実施形態に係るイメージセンサーの製造方法を説明するための平面図である。
【図１４Ａ】図１３のＩ−Ｉ’線に沿って切断した断面図である。
【図１４Ｂ】図１３のＩＩ−ＩＩ’線に沿って切断した断面図である。
【図１５】本発明の実施形態に係るイメージセンサーの製造方法を説明するための平面図である。
【図１６Ａ】図１５のＩ−Ｉ’線に沿って切断した断面図である。
【図１６Ｂ】図１５のＩＩ−ＩＩ’線に沿って切断した断面図である。
【図１７】本発明の実施形態に係るイメージセンサーの製造方法を説明するための平面図である。
【図１８Ａ】図１７のＩ−Ｉ’線に沿って切断した断面図である。
【図１８Ｂ】図１７のＩＩ−ＩＩ’線に沿って切断した断面図である。
【発明を実施するための形態】
【００１１】
図１は本発明の実施形態に係るイメージセンサーを説明するためのブロック図である。
図１を参照すれば、イメージセンサーはアクティブピクセルセンサーアレイ（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ  ａｒｒａｙ）１、行デコーダー（ｒｏｗ  ｄｅｃｏｄｅｒ）２、行ドライバー（ｒｏｗ  ｄｒｉｖｅｒ）３、列デコーダー（ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ）４、タイミング発生器（ｔｉｍｉｎｇ  ｇｅｎｅｒａｔｏｒ）５、相関二重サンプラー（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｅｒ）６、アナログデジタルコンバーター（ＡＤＣ：Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）７、及び入出力バッファ（Ｉ／Ｏ  ｂｕｆｆｅｒ）８を含む。
【００１２】
アクティブピクセルセンサーアレイ１は２次元的に配列された複数の単位ピクセルを含み、光信号を電気的信号に変換する。アクティブピクセルセンサーアレイ１は行ドライバー３からのピクセル選択信号、リセット信号、及び電荷伝送信号のような複数の駆動信号によって駆動される。また、変換された電気的信号は相関二重サンプラー６に提供される。
【００１３】
行ドライバー３は、行デコーダー２でデコーディングされた結果に応じて多数の単位ピクセルを駆動するための多数の駆動信号をアクティブピクセルセンサーアレイ１に提供する。単位ピクセルが行列形状に配列された場合には各行別に駆動信号が提供できる。
【００１４】
タイミング発生器５は行デコーダー２及び列デコーダー４にタイミング（ｔｉｍｉｎｇ）信号及び制御信号を提供する。
【００１５】
相関二重サンプラー（ＣＤＳ）６はアクティブピクセルセンサーアレイ１で生成された電気信号を受信して維持（ｈｏｌｄ）及びサンプリングする。相関二重サンプラー６は特定な雑音レベル（ｎｏｉｓｅ  ｌｅｖｅｌ）と電気的信号による信号レベルを二重にサンプリングして、雑音レベルと信号レベルの差に該当する差レベルを出力する。
【００１６】
アナログデジタルコンバーター（ＡＤＣ）７は相関二重サンプラー６から出力された差レベルに該当するアナログ信号をデジタル信号に変換して出力する。
【００１７】
入出力バッファ８はデジタル信号をラッチ（ｌａｔｃｈ）し、ラッチされた信号は列デコーダー４でのデコーディング結果に応じて順次、映像信号処理部（未図示）にデジタル信号を出力する。
【００１８】
図２は本発明の実施形態に係るイメージセンサーのアクティブピクセルセンサーアレイの回路図である。
【００１９】
図１及び図２を参照すれば、センサーアレイ１は複数の単位ピクセルＰＸを含み、単位ピクセルＰＸはマトリックス状に配列される。各々の単位ピクセルＰＸは伝送トランジスタＴＸとロジックトランジスタとを含むことができる。ロジックトランジスタはリセットトランジスタＲＸ、選択トランジスタＳＸ、及びドライブトランジスタＤＸを含むことができる。伝送トランジスタＴＸは伝送ゲートＴＧを含むことができる。各々の単位ピクセルＰＸは光電変換素子ＰＤ及びフローティング拡散領域ＦＤをさらに含むことができる。
【００２０】
光電変換素子ＰＤは外部から入射された光の量に比例して光電荷を生成、及び蓄積する。光電変換素子ＰＤはフォトダイオード、フォトトランジスタ、フォトゲート、ピンフォトダイオード（ｐｉｎｎｅｄ  ｐｈｏｔｏｄｉｏｄｅ）、及びこれらの組合せを含む。伝送トランジスタＴＸは光電変換素子ＰＤで生成された電荷をフローティング拡散領域ＦＤに伝送する。フローティング拡散領域ＦＤは光電変換素子ＰＤで生成された電荷を受信して累積的に格納する。フローティング拡散領域ＦＤに蓄積された光電荷の量に応じてドライブトランジスタＤＸが制御される。
【００２１】
リセットトランジスタＲＸはフローティング拡散領域ＦＤに蓄積された電荷を定期的にリセットさせる。リセットトランジスタＲＸのドレーン電極はフローティング拡散領域ＦＤと連結され、ソース電極は電源電圧ＶＤＤに連結される。リセットトランジスタＲＸがターンオン（ｔｕｒｎ−ｏｎ）されれば、リセットトランジスタＲＸのソース電極と連結された電源電圧ＶＤＤがフローティング拡散領域ＦＤに印加される。したがって、リセットトランジスタＲＸがターンオンされれば、フローティング拡散領域ＦＤに蓄積された電荷が排出されてフローティング拡散領域ＦＤがリセットされる。
【００２２】
ドライブトランジスタＤＸはソースフォロワバッファ増幅器（ｓｏｕｒｃｅ  ｆｏｌｌｏｗｅｒ  ｂｕｆｆｅｒ  ａｍｐｌｉｆｉｅｒ）の役割をすることができる。ドライブトランジスタＤＸはフローティング拡散領域ＦＤでの電位変化を増幅し、これを出力ライン（Ｖｏｕｔ）に出力することができる。
【００２３】
選択トランジスタＳＸは行単位に読み出す単位ピクセルＰＸを選択する。選択トランジスタＳＸがターンオンされる時、電源電圧ＶＤＤがドライブトランジスタＤＸのドレーン電極に印加される。
【００２４】
図３は本発明の実施形態に係るイメージセンサーを説明するための平面図である。図４Ａ及び図４Ｂは各々図３のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面図である。
【００２５】
図３、図４Ａ、及び図４Ｂを参照すれば、本発明の実施形態に係るイメージセンサーは、光電変換層１０、配線層２０、及び光透過層３０を含む。垂直的観点で、光電変換層１０は配線層２０と光透過層３０との間に配置される。光電変換層１０は、半導体基板１００及び半導体基板１００内に提供された光電変換領域１１０を含む。外部から入射した光は光電変換領域１１０で電気的信号に変換される。
【００２６】
半導体基板１００は互いに対向する第１面１００ａ（又は前面）及び第２面１００ｂ（又は後面）を有する。配線層２０は半導体基板１００の第１面１００ａ上に配置され、光透過層３０は半導体基板１００の第２面１００ｂ上に配置される。
【００２７】
半導体基板１００は第１導電形（例えば、ｐ形）のバルク（ｂｕｌｋ）シリコン基板上に第１導電形のエピタキシァル層が形成された基板である。この時、イメージセンサーの製造工程上、半導体基板１００にはバルクシリコン基板が除去されてｐ形のエピタキシァル層のみが残留する。また、半導体基板１００は第１導電形のウェルを含むバルク半導体基板である。これとは異なり、半導体基板１００はｎ形のエピタキシァル層、バルクシリコン基板、ＳＯＩ基板等多様な形態の基板を含むことができる。
【００２８】
半導体基板１００は、第１素子分離構造体１０１によって定義された複数のピクセル領域ＰＲを含むことができる。ピクセル領域ＰＲは図１及び図２の単位ピクセルＰＸに対応する。ピクセル領域ＰＲは、互いに交差する第１方向Ｄ１及び第２方向Ｄ２に沿ってマトリックス状に配列される。第１素子分離構造体１０１は、ピクセル領域ＰＲに入射される入射光によって生成された光電荷がランダムドリフト（ｒａｎｄｏｍ  ｄｒｉｆｔ）によって隣接するピクセル領域ＰＲに入射することを防止できる。即ち、第１素子分離構造体１０１はピクセル領域ＰＲの間のクロストーク現象を防止できる。
【００２９】
平面視で、第１素子分離構造体１０１は格子構造を有することができる。平面視で、第１素子分離構造体１０１は各々のピクセル領域ＰＲを完全に囲むことができる。より具体的に、第１素子分離構造体１０１は第２方向Ｄ２に延長され、第１方向Ｄ１に互いに離隔された第１部分と、第１方向Ｄ１に延長され、第２方向Ｄ２に互いに離隔された第２部分を含むことができる。一対の第１部分と一対の第２部分によってピクセル領域ＰＲを定義することができる。再び言えば、ピクセル領域ＰＲは一対の第１部分と一対の第２部分によって囲まれることができる。
【００３０】
第１素子分離構造体１０１は半導体基板１００の第１面１００ａから第２面１００ｂに向かって延長される。第１素子分離構造体１０１は半導体基板１００を貫通することができる。さらに、第１素子分離構造体１０１の深さは半導体基板１００の垂直厚さと実質的に同一である。一例として、第１素子分離構造体１０１の幅は半導体基板１００の第１面１００ａから第２面１００ｂに行くほど、だんだん減少する。
【００３１】
光電変換領域１１０がピクセル領域ＰＲ内に各々配置される。光電変換領域１１０は、半導体基板１００と反対である第２導電形（例えば、ｎ形）の不純物でドーピングされた不純物領域である。一例として、光電変換領域１１０は半導体基板１００の第２面１００ｂと隣接する。光電変換領域１１０は第１面１００ａより第２面１００ｂにさらに近く配置される。
【００３２】
各々の光電変換領域１１０は、第１面１００ａに隣接する第１領域と第２面１００ｂに隣接する第２領域を含むことができる。光電変換領域１１０の前記第１領域と前記第２領域との間において不純物濃度差を有する。したがって、光電変換領域１１０は半導体基板１００の第１面１００ａと第２面１００ｂとの間でポテンシャル勾配を有する。
【００３３】
半導体基板１００と光電変換領域１１０とはフォトダイオードを構成する。第１導電型の半導体基板１００と第２導電型の光電変換領域１１０との接合（ｊｕｎｃｔｉｏｎ）によってフォトダイオードが形成される。フォトダイオードを構成する光電変換領域１１０は、入射光の強さに比例して光電荷を生成及び蓄積する。
【００３４】
半導体基板１００の第１面１００ａ上に、第１活性パターンＡＣＴ１、第２活性パターンＡＣＴ２、及び第３活性パターンＡＣＴ３を定義する第２素子分離構造体１０３が提供される。各々のピクセル領域ＰＲは、第１活性パターンＡＣＴ１、第２活性パターンＡＣＴ２、及び第３活性パターンＡＣＴ３を含む。第１活性パターンＡＣＴ１、第２活性パターンＡＣＴ２、及び第３活性パターンＡＣＴ３は互いに離隔されて配置される。第１活性パターンＡＣＴ１、第２活性パターンＡＣＴ２、及び第３活性パターンＡＣＴ３は互いに異なるサイズを有する。第１活性パターンＡＣＴ１は第２活性パターンＡＣＴ２及び第３活性パターンＡＣＴ３の間に配置される。
【００３５】
平面視で、第１活性パターンＡＣＴ１はピクセル領域ＰＲの中心領域に配置される。第１活性パターンＡＣＴ１は‘Ｌ’字形状の平面形状を有することができる。平面視で、第２及び第３活性パターンＡＣＴ２、ＡＣＴ３の各々はピクセル領域ＰＲの縁領域に配置される。各々の第２及び第３活性パターンＡＣＴ２、ＡＣＴ３は第２方向Ｄ２に延長されるライン形状を有する。第１乃至第３活性パターンＡＣＴ１、ＡＣＴ２、ＡＣＴ３の平面形状が図３に示した形状に限定されることはなく、多様に変更され得る。
【００３６】
第２素子分離構造体１０３の幅は半導体基板１００の第１面１００ａから第２面１００ｂに行くほど、だんだん減少する。第２素子分離構造体１０３の底面は光電変換領域１１０に対して垂直に離隔される。第２素子分離構造体１０３の深さは第１素子分離構造体１０１の深さより小さい。第１素子分離構造体１０１は第２素子分離構造体１０３の一部に重畳する。
【００３７】
先に図２を参照して説明した伝送トランジスタＴＸ及びロジックトランジスタＲＸ、ＳＸ、ＤＸが半導体基板１００の第１面１００ａ上に提供される。ピクセル領域ＰＲの各々の第１活性パターンＡＣＴ１上に伝送トランジスタＴＸが提供される。伝送トランジスタＴＸは光電変換領域１１０と電気的に連結される。
【００３８】
伝送トランジスタＴＸは、第１活性パターンＡＣＴ１上の伝送ゲートＴＧ及びフローティング拡散領域ＦＤを含む。伝送ゲートＴＧは半導体基板１００内に挿入された下部部分と、前記下部部分と連結され、半導体基板１００の第１面１００ａの上に突出される上部部分とを含むことができる。伝送ゲートＴＧと半導体基板１００との間にゲート誘電膜ＧＩが介在される。フローティング拡散領域ＦＤは伝送ゲートＴＧの一側の第１活性パターンＡＣＴ１内に位置する。フローティング拡散領域ＦＤは半導体基板１００と反対である第２導電形（例えば、ｎ形）を有する。
【００３９】
ピクセル領域ＰＲの各々の第２活性パターンＡＣＴ２上にドライブトランジスタＤＸ及び選択トランジスタＳＸが提供される。ドライブトランジスタＤＸは第２活性パターンＡＣＴ２上のドライブゲートＳＦＧ、及び選択ゲートＳＧを含む。ピクセル領域ＰＲの各々の第３活性パターンＡＣＴ３上にリセットトランジスタＲＸが提供される。リセットトランジスタＲＸは第３活性パターンＡＣＴ３上のリセットゲートＲＧを含む。
【００４０】
各々のドライブ、選択及びリセットゲートＳＦＧ、ＳＧ、ＲＧと半導体基板１００との間にゲート誘電膜ＧＩが介在する。各々のドライブ、選択及びリセットゲートＳＦＧ、ＳＧ、ＲＧの両側の活性パターンＡＣＴ２、ＡＣＴ３の上部に不純物領域ＤＲが提供される。例えば、不純物領域ＤＲは半導体基板１００と反対である第２導電形（例えば、ｎ形）を有する。
【００４１】
配線層２０は、第１乃至第３層間絶縁膜２２１、２２２、２２３及び第１及び第２配線２１２、２１３を含むことができる。第１層間絶縁膜２２１は半導体基板１００の第１面１００ａ上に提供されて、伝送トランジスタＴＸ及びロジックトランジスタＲＸ、ＳＸ、ＤＸを覆うことができる。第１及び第２配線２１２、２１３は、第１層間絶縁膜２２１上に積層された第２及び第３層間絶縁膜２２２、２２３内に各々配置される。
【００４２】
第１及び第２配線２１２、２１３は、第１層間絶縁膜２２１を貫通する第１コンタクトＣＴ１を通じて伝送トランジスタＴＸ及びロジックトランジスタＲＸ、ＳＸ、ＤＸと電気的に連結される。本発明の実施形態で、第１及び第２配線２１２、２１３は光電変換領域１１０の配列に関わらずに配置される。平面視で、第１及び第２配線２１２、２１３は光電変換領域１１０を横切ることもできる。
【００４３】
光透過層３０はカラーフィルター３０３及びマイクロレンズ３０７を含む。光透過層３０は外部から入射される光を集光及びフィルターリングして、光を光電変換層１０に提供する。
【００４４】
具体的に、半導体基板１００の第２面１００ｂ上にカラーフィルター３０３及びマイクロレンズ３０７が提供される。カラーフィルター３０３がピクセル領域ＰＲ上に各々配置される。マイクロレンズ３０７がカラーフィルター３０３上に各々配置される。半導体基板１００の第２面１００ｂとカラーフィルター３０３との間に第１平坦膜３０１が配置され、カラーフィルター３０３とマイクロレンズ３０７との間に第２平坦膜３０５が配置される。
【００４５】
カラーフィルター３０３は原色カラーフィルター（Ｐｒｉｍａｒｙ  Ｃｏｌｏｒ  Ｆｉｌｔｅｒ）を含む。一例として、カラーフィルター３０３は、緑色、赤色、及び青色のカラーフィルターを含む。カラーフィルター３０３はベイヤーパターン（ｂａｙｅｒ  ｐａｔｔｅｒｎ）方式で配列される。他の例として、カラーフィルター３０３はシアン（ｃｙａｎ）、マゼンタ（ｍａｇｅｎｔａ）、又は黄色（ｙｅｌｌｏｗ）等の異なるカラーを含むこともできる。
【００４６】
マイクロレンズ３０７はピクセル領域ＰＲに入射される光を集光させるように膨らんでいる形状を有することができる。平面視で、マイクロレンズ３０７は光電変換領域１１０と各々重畳される。
【００４７】
以下、第１素子分離構造体１０１及び第２素子分離構造体１０３に関してより詳細に説明する。半導体基板１００を貫通してピクセル領域ＰＲを定義する第１トレンチＴＲ１が定義される。平面視で、第１トレンチＴＲ１は格子構造を有する。第１素子分離構造体１０１は第１トレンチＴＲ１を満たす。
【００４８】
第１素子分離構造体１０１は、第１導電パターンＳＰ１、第１絶縁パターンＩＰ１、及び第２絶縁パターンＩＰ２を含むことができる。第１絶縁パターンＩＰ１が第１トレンチＴＲ１の内側壁を覆うことができる。第１導電パターンＳＰ１及び第２絶縁パターンＩＰ２が第１トレンチＴＲ１を満たす。第２絶縁パターンＩＰ２は第１トレンチＴＲ１の上部を満たし、第１導電パターンＳＰ１は第１トレンチＴＲ１の前記上部を除外した残りの部分を満たすことができる。
【００４９】
第２絶縁パターンＩＰ２は第１面１００ａに隣接し、第２絶縁パターンＩＰ２の上面は第１面１００ａと共面をなす。第１導電パターンＳＰ１は第２面１００ｂに隣接し、第１導電パターンＳＰ１の底面は第２面１００ｂと共面をなす。
【００５０】
第１絶縁パターンＩＰ１は第１導電パターンＳＰ１と半導体基板１００との間に介在され得る。第１絶縁パターンＩＰ１によって第１導電パターンＳＰ１が半導体基板１００から離隔され得る。第１絶縁パターンＩＰ１によって第１導電パターンＳＰ１が半導体基板１００から絶縁され得る。一例として、第１導電パターンＳＰ１はｎ形又はｐ形でドーピングされたポリシリコンを含む。第１絶縁パターンＩＰ１及び第２絶縁パターンＩＰ２の各々は、シリコン酸化膜、シリコン酸化窒化膜、又はシリコン窒化膜を含むことができる。
【００５１】
半導体基板１００の第２面１００ｂの周辺領域上に導電ラインＣＬが提供される。導電ラインＣＬは第１素子分離構造体１０１の第１導電パターンＳＰ１と電気的に連結される。一例として、導電ラインＣＬは第１導電パターンＳＰ１の底面と直接接触する。
【００５２】
導電ラインＣＬに負の電圧が印加することができる。一例として、導電ラインＣＬはチャージポンプ（ｃｈａｒｇｅ  ｐｕｍｐ）に電気的に連結されて、チャージポンプから導電ラインＣＬに負の電圧が印加され得る。前記負の電圧の印加は正電圧の印加にされ得る。
【００５３】
導電ラインＣＬを通じて負の電圧が第１導電パターンＳＰ１に印加され得る。ピクセル領域ＰＲで生成された正電荷がピクセル領域ＰＲを囲む第１導電パターンＳＰ１を通じて除去され得る。結果的に、イメージセンサーの暗電流特性が改善される。
【００５４】
ピクセル領域ＰＲの第１乃至第３活性パターンＡＣＴ１、ＡＣＴ２、ＡＣＴ３を定義する第２トレンチＴＲ２が定義され得る。第２トレンチＴＲ２は第１面１００ａから第２面１００ｂに向かって延長され得る。第２トレンチＴＲ２は第１トレンチＴＲ１よりさらに浅い。第２素子分離構造体１０３は第２トレンチＴＲ２を満たすことができる。第１素子分離構造体１０１の底面は、第２素子分離構造体１０３の底面より第２面１００ｂにさらに近い。
【００５５】
第２素子分離構造体１０３は、第２導電パターンＳＰ２、第３絶縁パターンＩＰ３、及び第４絶縁パターンＩＰ４を含むことができる。第３絶縁パターンＩＰ３が第２トレンチＴＲ２の内側壁及び底を覆うことができる。第２導電パターンＳＰ２及び第４絶縁パターンＩＰ４が第２トレンチＴＲ２を満たすことができる。第４絶縁パターンＩＰ４は第２トレンチＴＲ２の上部を満たすことができ、第２導電パターンＳＰ２は第２トレンチＴＲ２の下部を満たすことができる。
【００５６】
第４絶縁パターンＩＰ４は第１面１００ａに隣接し、第４絶縁パターンＩＰ４の上面は第１面１００ａと共面をなすことができる。第４絶縁パターンＩＰ４は第１素子分離構造体１０１の第１及び第２絶縁パターンＩＰ１、ＩＰ２の上面と共面をなすことができる。
【００５７】
第３絶縁パターンＩＰ３は第２導電パターンＳＰ２と半導体基板１００との間に介在され得る。第３絶縁パターンＩＰ３によって第２導電パターンＳＰ２が半導体基板１００から離隔され得る。第３絶縁パターンＩＰ３によって第２導電パターンＳＰ２が半導体基板１００から絶縁され得る。
【００５８】
第２素子分離構造体１０３の第２導電パターンＳＰ２は、第１素子分離構造体１０１の第１絶縁パターンＩＰ１によって第１導電パターンＳＰ１から離隔され得る。第１絶縁パターンＩＰ１によって第２導電パターンＳＰ２が第１導電パターンＳＰ１から絶縁され得る。第２導電パターンＳＰ２が第１導電パターンＳＰ１と電気的に連結されないので、第１導電パターンＳＰ１に負の電圧が印加されても第２導電パターンＳＰ２にも負の電圧が共に印加されないことがあり得る。
【００５９】
一例として、第２導電パターンＳＰ２はｎ形又はｐ形でドーピングされたポリシリコンを含む。第３絶縁パターンＩＰ３及び第４絶縁パターンＩＰ４の各々は、シリコン酸化膜、シリコン酸化窒化膜、又はシリコン窒化膜を含むことができる。
【００６０】
第２導電パターンＳＰ２の上面と第１導電パターンＳＰ１の上面は互いに異なるレベルに位置することができる。第２導電パターンＳＰ２の上面は第１導電パターンＳＰ１の上面よりさらに高いレベルに位置することができる。第２導電パターンＳＰ２の上面は第１導電パターンＳＰ１の上面より半導体基板１００の第１面１００ａにさらに近い。
【００６１】
第１層間絶縁膜２２１及び第４絶縁パターンＩＰ４を貫通して、第２導電パターンＳＰ２と電気的に連結される少なくとも１つの第２コンタクトＣＴ２が提供され得る。少なくとも１つの第１配線２１２が少なくとも１つの第２コンタクトＣＴ２を通じて第２導電パターンＳＰ２と電気的に連結され得る。少なくとも１つの第１配線２１２及び少なくとも１つの第２コンタクトＣＴ２を通じて第２導電パターンＳＰ２に負の電圧が印加され得きる。一例として、少なくとも１つの第１配線２１２は先に導電ラインＣＬと類似にチャージポンプに電気的に連結される。ピクセル領域ＰＲで生成された正電荷が第１導電パターンＳＰ１のみならず、第２導電パターンＳＰ２を通じても除去され得る。結果的に、イメージセンサーの暗電流特性がさらに改善できる。
【００６２】
図５、図７、及び図９は本発明の実施形態に係るイメージセンサーの製造方法を説明するための平面図である。図６Ａ、図８Ａ、及び図１０Ａは各々図５、図７、及び図９のＩ−Ｉ’線に沿って切断した断面図である。図６Ｂ、図８Ｂ、及び図１０Ｂは各々図５、図７、及び図９のＩＩ−ＩＩ’線に沿って切断した断面図である。
【００６３】
図５、図６Ａ、及び図６Ｂを参照すれば、互いに対向する第１面１００ａ及び第２面１００ｂを有する半導体基板１００が提供される。半導体基板１００は第１導電形（例えば、ｐ形）を有するように不純物でドーピングされ得る。
【００６４】
基板１００の第１面１００ａ上に第２素子分離構造体１０３が形成され得る。具体的に、基板１００の第１面１００ａをパターニングして、第１乃至第３活性パターンＡＣＴ１、ＡＣＴ２、ＡＣＴ３を定義する第２トレンチＴＲ２が形成され得る。第２トレンチＴＲ２が形成される間に、第１乃至第３活性パターンＡＣＴ１、ＡＣＴ２、ＡＣＴ３を除外した第１面１００ａの領域がリセスされる。
【００６５】
第２トレンチＴＲ２を部分的に満たす第３絶縁パターンＩＰ３が形成される。第３絶縁パターンＩＰ３を形成することは、基板１００の第１面１００ａ上に第１絶縁膜をコンフォーマルに形成することを含む。第３絶縁パターンＩＰ３は第２トレンチＴＲ２の内側壁及び底を覆うる。一例として、前記第１絶縁膜はシリコン酸化膜、シリコン酸化窒化膜、又はシリコン窒化膜を含む。
【００６６】
第３絶縁パターンＩＰ３上に第２導電パターンＳＰ２が形成される。第２導電パターンＳＰ２を形成することは、第２トレンチＴＲ２を満たす第１導電膜を形成すること、及び前記第１導電膜をエッチバックすることを含む。第２導電パターンＳＰ２は第２トレンチＴＲ２の下部を満たす。第２導電パターンＳＰ２の上面は、第１乃至第３活性パターンＡＣＴ１、ＡＣＴ２、ＡＣＴ３の上面より低い。一例として、前記第１導電膜はｎ形又はｐ形でドーピングされたポリシリコンを含む。
【００６７】
第２導電パターンＳＰ２上に第４絶縁パターンＩＰ４が形成され得る。第４絶縁パターンＩＰ４を形成することは、第２トレンチＴＲ２の上部を満たす第２絶縁膜を形成することを含む。一例として、前記第２絶縁膜はシリコン酸化膜、シリコン酸化窒化膜、又はシリコン窒化膜を含む。第１乃至第３活性パターンＡＣＴ１、ＡＣＴ２、ＡＣＴ３の上面が露出される時まで前記第１絶縁膜及び前記第２絶縁膜に平坦化工程を遂行して、第３絶縁パターンＩＰ３及び第４絶縁パターンＩＰ４が各々形成される。第２トレンチＴＲ２内に形成された第２導電パターンＳＰ２、第３絶縁パターンＩＰ３、及び第４絶縁パターンＩＰ４は第２素子分離構造体１０３を構成する。
【００６８】
図７、図８Ａ、及び図８Ｂを参照すれば、基板１００の第１面１００ａ上に第１素子分離構造体１０１が形成される。具体的に、基板１００の第１面１００ａをパターニングして、ピクセル領域ＰＲを定義する第１トレンチＴＲ１が形成される。単位ピクセルＰＸは互いに交差する第１方向Ｄ１及び第２方向Ｄ２に２次元的に配列される。第１トレンチＴＲ１を形成する間に、第２素子分離構造体１０３の一部が蝕刻される。第１トレンチＴＲ１は第２素子分離構造体１０３の一部を貫通するように形成される。平面視で、第１トレンチＴＲ１は格子構造に形成される。
【００６９】
第１トレンチＴＲ１は第１面１００ａから第２面１００ｂに向かって延長され得る。一例として、第１トレンチＴＲ１の幅は第１面１００ａから第２面１００ｂに向かって行くほど、漸進的に減少する。第１トレンチＴＲ１は第２素子分離構造体１０３が満たされた第２トレンチＴＲ２より深い。第１トレンチＴＲ１の底は第２面１００ｂから垂直に離隔される。
【００７０】
第１トレンチＴＲ１を部分的に満たす第１絶縁パターンＩＰ１が形成される。第１絶縁パターンＩＰ１を形成することは、基板１００の第１面１００ａ上に第３絶縁膜をコンフォーマルに形成することを含む。第１絶縁パターンＩＰ１は第１トレンチＴＲ１の内側壁及び底を覆う。一例として、前記第３絶縁膜はシリコン酸化膜、シリコン酸化窒化膜、又はシリコン窒化膜を含む。
【００７１】
第１絶縁パターンＩＰ１上に第１導電パターンＳＰ１が形成される。第１導電パターンＳＰ１を形成することは、第１トレンチＴＲ１を満たす第２導電膜を形成すること、及び前記第２導電膜をエッチバックすることを含む。第１導電パターンＳＰ１は第１トレンチＴＲ１の下部を満たす。再び言えば、第１導電パターンＳＰ１は第１トレンチＴＲ１の上部を除外した残りの部分を満たす。第１導電パターンＳＰ１の上面は、第１乃至第３活性パターンＡＣＴ１、ＡＣＴ２、ＡＣＴ３の上面より低い。第１導電パターンＳＰ１の上面は、第２導電パターンＳＰ２の上面より低い。一例として、前記第２導電膜はｎ形又はｐ形でドーピングされたポリシリコンを含む。
【００７２】
第１導電パターンＳＰ１上に第２絶縁パターンＩＰ２が形成される。第２絶縁パターンＩＰ２を形成することは、第１トレンチＴＲ１の上部を満たす第４絶縁膜を形成することを含む。一例として、前記第４絶縁膜はシリコン酸化膜、シリコン酸化窒化膜、又はシリコン窒化膜を含む。第１乃至第３活性パターンＡＣＴ１、ＡＣＴ２、ＡＣＴ３の上面が露出される時まで前記第３絶縁膜及び前記第４絶縁膜に平坦化工程を遂行して、第１絶縁パターンＩＰ１及び第２絶縁パターンＩＰ２が各々形成される。第１トレンチＴＲ１内に形成された第１導電パターンＳＰ１、第１絶縁パターンＩＰ１、及び第２絶縁パターンＩＰ２は第１素子分離構造体１０１を構成する。
【００７３】
図９、図１０Ａ、及び図１０Ｂを参照すれば、ピクセル領域ＰＲの各々の第１活性パターンＡＣＴ１上に伝送トランジスタＴＸが形成され、第２活性パターンＡＣＴ２上にドライブトランジスタＤＸ及び選択トランジスタＳＸが形成され、第３活性パターンＡＣＴ３上にリセットトランジスタＲＸが形成される。
【００７４】
具体的に伝送トランジスタＴＸを形成することは、第１活性パターンＡＣＴ１に不純物をドーピングしてフローティング拡散領域ＦＤを形成すること、及び第１活性パターンＡＣＴ１上に伝送ゲートＴＧを形成することを含む。ドライブトランジスタＤＸ及び選択トランジスタＳＸを形成することは、第２活性パターンＡＣＴ２に不純物をドーピングして不純物領域ＤＲを形成すること、及び第２活性パターンＡＣＴ２上にドライブゲートＳＦＧ及び選択ゲートＳＧを形成することを含む。リセットトランジスタＲＸを形成することは、第３活性パターンＡＣＴ３に不純物をドーピングして不純物領域ＤＲを形成すること、及び第３活性パターンＡＣＴ３上にリセットゲートＲＧを形成することを含む。
【００７５】
基板１００の第１面１００ａ上に第１層間絶縁膜２２１が形成される。第１層間絶縁膜２２１は基板１００の第１面１００ａ上に形成された伝送トランジスタＴＸ及びロジックトランジスタＲＸ、ＳＸ、ＤＸを覆うように形成される。
【００７６】
第１層間絶縁膜２２１上に第２及び第３層間絶縁膜２２２、２２３が順次形成される。第２及び第３層間絶縁膜２２２、２２３内に各々第１及び第２配線２１２、２１３が形成される。第１及び第２配線２１２、２１３を伝送トランジスタＴＸ及びロジックトランジスタＲＸ、ＳＸ、ＤＸに電気的に連結させる第１コンタクトＣＴ１が形成される。少なくとも１つの第１配線２１２を第２導電パターンＳＰ２に電気的に連結させる少なくとも１つの第２コンタクトＣＴ２が形成される。
【００７７】
図３、図４Ａ、及び図４Ｂを再び参照すれば、第１素子分離構造体１０１の第１導電パターンＳＰ１が露出される時まで半導体基板１００の第２面１００ｂ上に平坦化工程が遂行される。したがって、半導体基板１００の厚さが薄くなる。第１素子分離構造体１０１の深さと半導体基板１００の厚さが互いに同一になる。
【００７８】
ピクセル領域ＰＲ内に不純物をドーピングして、光電変換領域１１０が各々形成される。光電変換領域１１０は、前記第１導電形（例えば、ｐ形）と異なる第２導電形（例えば、ｎ形）を有することができる。
【００７９】
半導体基板１００の第２面１００ｂ上に第１平坦膜３０１が形成される。半導体基板１００の第２面１００ｂの周辺領域上に導電ラインＣＬが形成される。導電ラインＣＬは第１素子分離構造体１０１の第１導電パターンＳＰ１と電気的に連結される。
【００８０】
第１平坦膜３０１上にカラーフィルター３０３が形成される。カラーフィルター３０３はピクセル領域ＰＲ上に各々形成される。カラーフィルター３０３上に第２平坦膜３０５が形成される。第２平坦膜３０５上にマイクロレンズ３０７が形成される。マイクロレンズ３０７はカラーフィルター３０３上に各々形成される。
【００８１】
図１１は本発明の実施形態に係るイメージセンサーを説明するための平面図である。図１２Ａ及び図１２Ｂは各々図１１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面図である。本実施形態では、先に図３、図４Ａ、及び図４Ｂを参照して説明したのと重複する技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
【００８２】
図１１、図１２Ａ、及び図１２Ｂを参照すれば、第１及び第２素子分離構造体１０１、１０３上に第３素子分離構造体１０５が追加に提供される。第３素子分離構造体１０５の上面は半導体基板１００の第１面１００ａと共面をなす。
【００８３】
第１及び第２素子分離構造体１０１、１０３の上部がリセスされて、第３トレンチＴＲ３が定義される。第３トレンチＴＲ３は第１乃至第３活性パターンＡＣＴ１、ＡＣＴ２、ＡＣＴ３と離隔されて形成される。第３トレンチＴＲ３の深さは、第１トレンチＴＲ１の深さより浅い。第３トレンチＴＲ３の深さは、第２トレンチＴＲ２の深さより浅い。第３素子分離構造体１０５は第３トレンチＴＲ３を満たす。第３トレンチＴＲ３は第２トレンチＴＲ２の一部である。したがって、第３素子分離構造体１０５は第２トレンチＴＲ２の一部を満たす。
【００８４】
第３素子分離構造体１０５は、第３導電パターンＳＰ３及び第３導電パターンＳＰ３上の第５絶縁パターンＩＰ５を含む。第５絶縁パターンＩＰ５は第１面１００ａに隣接し、第５絶縁パターンＩＰ５の上面は第１面１００ａと共面をなす。さらに、第５絶縁パターンＩＰ５の上面、第２絶縁パターンＩＰ２の上面、及び第４絶縁パターンＩＰ４の上面は互いに共面をなす。
【００８５】
一例として、第３導電パターンＳＰ３はｎ形又はｐ形でドーピングされたポリシリコンを含む。第５絶縁パターンＩＰ５は、シリコン酸化膜、シリコン酸化窒化膜、又はシリコン窒化膜を含むことができる。一方、先に図３、図４Ａ、及び図４Ｂの第２素子分離構造体１０３とは異なり、本実施形態に係る第２素子分離構造体１０３で第２導電パターンＳＰ２は省略することができる。さらに、本実施形態に係る第２素子分離構造体１０３は第３絶縁パターンＩＰ３及び第４絶縁パターンＩＰ４を含む。
【００８６】
第３素子分離構造体１０５は、第１素子分離構造体１０１上の第１部分Ｐ１及び第２素子分離構造体１０３上の第２部分Ｐ２を有する。第１部分Ｐ１は互いに隣接するピクセル領域ＰＲの間の境界に提供される。第１部分Ｐ１はピクセル領域ＰＲの間の境界を定義する第１素子分離構造体１０１上に提供される。第１部分Ｐ１は第１素子分離構造体１０１と垂直に重畳する。平面視で、第１部分Ｐ１は第１方向Ｄ１に延長されるライン形状を有する。
【００８７】
第２部分Ｐ２はピクセル領域ＰＲ内に提供される。第２部分Ｐ２はピクセル領域ＰＲ内の第２素子分離構造体１０３上に提供される。第２部分Ｐ２は第２素子分離構造体１０３の少なくとも一部と垂直に重畳する。平面視で、第２部分Ｐ２は第１部分Ｐ１からピクセル領域ＰＲの上に水平的に延長される。第２部分Ｐ２は第１乃至第３活性パターンＡＣＴ１、ＡＣＴ２、ＡＣＴ３の間に位置する。
【００８８】
第１部分Ｐ１の底面は、第１素子分離構造体１０１の第１導電パターンＳＰ１の上面と接する。第１部分Ｐ１の第３導電パターンＳＰ３は第１素子分離構造体１０１の第１導電パターンＳＰ１と接触する。第２部分Ｐ２の底面は、第２トレンチＴＲ２の底上の第３絶縁パターンＩＰ３と接する。第２部分Ｐ２の第３導電パターンＳＰ３は第２素子分離構造体１０３の第３絶縁パターンＩＰ３と接触する。
【００８９】
第１部分Ｐ１の第３導電パターンＳＰ３は第１素子分離構造体１０１の第１導電パターンＳＰ１と電気的に連結される。第１部分Ｐ１の第３導電パターンＳＰ３から第２部分Ｐ２の第３導電パターンＳＰ３が水平的に延長されるので、第２部分Ｐ２の第３導電パターンＳＰ３もやはり第１導電パターンＳＰ１と電気的に連結される。第２部分Ｐ２の第３導電パターンＳＰ３は、第２素子分離構造体１０３の第３絶縁パターンＩＰ３によって半導体基板１００から絶縁される。
【００９０】
導電ラインＣＬを通じて第１素子分離構造体１０１の第１導電パターンＳＰ１に負の電圧が印加される。第３導電パターンＳＰ３は第１導電パターンＳＰ１と電気的に連結されるので、第３導電パターンＳＰ３にも負の電圧が印加される。ピクセル領域ＰＲ上の第３導電パターンＳＰ３は第２素子分離構造体１０３上に提供されるので、第２素子分離構造体１０３の周辺で生成された正電荷が第３導電パターンＳＰ３を通じて除去される。
【００９１】
図１３、図１５、及び図１７は本発明の実施形態に係るイメージセンサーの製造方法を説明するための平面図である。図１４Ａ、図１６Ａ、及び図１８Ａは各々図１３、図１５、及び図１７のＩ−Ｉ’線に沿って切断した断面図である。図１４Ｂ、図１６Ｂ、及び図１８Ｂは各々図１３、図１５、及び図１７のＩＩ−ＩＩ’線に沿って切断した断面図である。本実施形態では、先に図５乃至図１０Ｂを参照して説明した製造方法と重複される技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
【００９２】
図１３、図１４Ａ、及び図１４Ｂを参照すれば、基板１００の第１面１００ａ上に第２素子分離構造体１０３が形成される。具体的に、第２トレンチＴＲ２を部分的に満たす第３絶縁パターンＩＰ３が形成される。第３絶縁パターンＩＰ３上に第４絶縁パターンＩＰ４が形成される。先に図５、図６Ａ、及び図６Ｂの第２素子分離構造体１０３とは異なりに、本実施形態に係る第２素子分離構造体１０３で第２導電パターンＳＰ２は省略される。
【００９３】
図１５、図１６Ａ、及び図１６Ｂを参照すれば、基板１００の第１面１００ａ上に第１素子分離構造体１０１が形成される。第１素子分離構造体１０１を形成することは、第１トレンチＴＲ１内に第１絶縁パターンＩＰ１、第１導電パターンＳＰ１、及び第２絶縁パターンＩＰ２を形成することを含む。本実施形態に係る第１素子分離構造体１０１を形成することは、先に図７、図８Ａ、及び図８Ｂを参照して説明した第１素子分離構造体１０１の形成方法と実質的に同一である。
【００９４】
図１７、図１８Ａ、及び図１８Ｂを参照すれば、基板１００の第１面１００ａ上に第３素子分離構造体１０５が形成される。具体的に、第１及び第２素子分離構造体１０１、１０３の上部をパターニングして、第３トレンチＴＲ３が形成される。第３トレンチＴＲ３は第１素子分離構造体１０１の第２絶縁パターンＩＰ２を貫通して、第１導電パターンＳＰ１の上面を露出する。第３トレンチＴＲ３は第２素子分離構造体１０３の第３絶縁パターンＩＰ３を露出する。本実施形態で第３絶縁パターンＩＰ３はシリコン窒化膜を含み、したがって、第３絶縁パターンＩＰ３は第３トレンチＴＲ３を形成する蝕刻工程の蝕刻停止膜として作用することができる。
【００９５】
第３トレンチＴＲ３を部分的に満たす第３導電パターンＳＰ３が形成される。第３導電パターンＳＰ３を形成することは、第３トレンチＴＲ３を満たす第３導電膜を形成すること、及び前記第３導電膜をエッチバックすることを含む。第３導電パターンＳＰ３は第３トレンチＴＲ３の下部を満たす。第３導電パターンＳＰ３は第１導電パターンＳＰ１の上面と接するように形成される。一例として、前記第３導電膜はｎ形又はｐ形でドーピングされたポリシリコンを含む。
【００９６】
第３導電パターンＳＰ３上に第５絶縁パターンＩＰ５が形成される。第５絶縁パターンＩＰ５を形成することは、第３トレンチＴＲ３の上部を満たす第５絶縁膜を形成することを含む。一例として、前記第５絶縁膜はシリコン酸化膜、シリコン酸化窒化膜、又はシリコン窒化膜を含む。第１乃至第３活性パターンＡＣＴ１、ＡＣＴ２、ＡＣＴ３の上面が露出される時まで前記第５絶縁膜に平坦化工程を遂行して、第５絶縁パターンＩＰ５が形成される。第３トレンチＴＲ３内に形成された第３導電パターンＳＰ３及び第５絶縁パターンＩＰ５は第３素子分離構造体１０５を構成する。
【００９７】
後続的に、ピクセル領域ＰＲの各々の第１活性パターンＡＣＴ１上に伝送トランジスタＴＸが形成され、第２活性パターンＡＣＴ２上にドライブトランジスタＤＸ及び選択トランジスタＳＸが形成され、第３活性パターンＡＣＴ３上にリセットトランジスタＲＸが形成される。
【００９８】
基板１００の第１面１００ａ上に第１乃至第３層間絶縁膜２２１、２２２、２２３及び第１及び第２配線２１２、２１３が形成される。第１及び第２配線２１２、２１３を伝送トランジスタＴＸ及びロジックトランジスタＲＸ、ＳＸ、ＤＸに電気的に連結させる第１コンタクトＣＴ１が形成される。一方、先に図９、図１０Ａ、及び図１０Ｂを参照して説明したのと異なり、第２コンタクトＣＴ２は省略することができる。
【００９９】
図１１、図１２Ａ、及び図１２Ｂを再び参照すれば、半導体基板１００の第２面１００ｂ上に平坦化工程が遂行されて、第１素子分離構造体１０１の第１導電パターンＳＰ１が露出される。ピクセル領域ＰＲ内に不純物をドーピングして、光電変換領域１１０が各々形成される。ピクセル領域ＰＲ上にカラーフィルター３０３が各々形成される。カラーフィルター３０３上にマイクロレンズ３０７が各々形成される。
【０１００】
以上、添付した図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須的な特徴を変形せずに、他の具体的な形態に実施できることは理解するべきである。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないものとして理解しなければならない。
【符号の説明】
【０１０１】
１  アクティブピクセルセンサーアレイ
２  行デコーダー
３  行ドライバー
４  列デコーダー
５  タイミング発生器
６  相関二重サンプラー
７  アナログデジタルコンバーター
８  入出力バッファ
１０  光電変換層
２０  配線層
３０  光透過層
１００  半導体基板
１００ａ  第１面
１００ｂ  第２面
１０１、１０３、１０５  素子分離構造体
１１０  光電変換領域
２１２、２１３  配線
２２１、２２２、２２３  層間絶縁膜
３０１、３０５  平坦膜
３０３  カラーフィルター
３０７  マイクロレンズ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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