(57)【要約】【課題】絶縁ゲート型電界効果トランジスタを備えた半導体装置とその製造方法とを提供する。【解決手段】半導体基板（ＳＵＢ）の一方の主面側の第１領域内に規定されたセル領域ＥＦＲに、絶縁ゲート型電界効果トランジスタ（ＭＦＥＴ）が形成され、第１領域内に規定されたゲートパッド領域ＧＰＲに、スナバ回路ＳＮＣが形成されたスナバ領域ＳＮＲが規定されている。第１および第２領域内では、互いに間隔を隔てて配置された第１および第２ディープトレンチが形成されており、第２領域内に形成された複数の第２ディープトレンチの少なくとも一つの幅は、第１領域内に形成された第１ディープトレンチの幅よりも小さい。【選択図】図４
2020205381.tif 000002
【特許請求の範囲】
【請求項１】
第１主面、及び、前記第１主面と反対側の第２主面を有する半導体基板と、
前記半導体基板の第１領域に配置される絶縁ゲート型電界効果トランジスタと、
前記第１領域以外の第２領域に配置されるスナバ回路と、
を備え、
前記スナバ回路は、前記第２領域内において拡散層で構成された抵抗および容量を含み、
前記第１領域には、平面視において、互いに間隔を隔てて配置された複数の第１トレンチが形成され、
前記第２領域には、平面視において、互いに間隔を隔てて配置された複数の第２トレンチが形成され、
平面視において、前記複数の第１トレンチのそれぞれは第１の幅を有し、前記複数の第２トレンチのそれぞれは第２の幅を有し、
前記複数の第２トレンチのうち、少なくとも一つの前記第２トレンチの前記第２の幅は、前記複数の第１トレンチのうち、少なくとも一つの前記第１トレンチの前記第１の幅より小さい、半導体装置。
【請求項２】
平面視において、前記第２トレンチは、０．５μｍ以上かつ０．７μｍ未満である幅を有する、請求項１に記載の半導体装置。
【請求項３】
前記第１領域に形成された前記複数の第１トレンチは、前記半導体基板に形成されたトレンチゲート電極よりも深いディープトレンチである、請求項１に記載の半導体装置。
【請求項４】
前記第２領域に形成された前記複数の第２トレンチは、前記半導体基板に形成されたトレンチゲート電極よりも深いディープトレンチである、請求項１に記載の半導体装置。
【請求項５】
第１主面、および、前記第１主面と反対側の第２主面を有する半導体基板を用意する工程と、
前記半導体基板の第１領域に絶縁ゲート型電界効果トランジスタを形成するとともに、
前記第１領域以外の第２領域に抵抗および容量を有するスナバ回路を形成する工程を含む素子を形成する工程と、
を有し、
前記第１領域および前記第２領域に、前記第１主面から前記半導体基板に向かって複数の第１ディープトレンチおよび複数の第２ディープトレンチを形成する工程を含み、
前記第２領域に形成された前記複数の第２ディープトレンチのうち、少なくとも一つの前記第２ディープトレンチの第２の幅は、前記第１領域に形成された前記複数の第１ディープトレンチのうち、少なくとも一つの前記第１ディープトレンチの第１の幅より小さい、半導体装置の製造方法。
【請求項６】
前記素子を形成する工程は、
前記半導体基板と電気的に接続された第１導電型の第１拡散層を形成する工程と、
前記第１拡散層よりも前記第１主面側の浅い位置にわたり、前記第１領域では、前記絶縁ゲート型電界効果トランジスタのチャネルとなり、前記第２領域では、前記スナバ回路の前記抵抗となると共に、前記第１拡散層と接合されて前記容量となる第２導電型の第２拡散層を形成する工程を含む、請求項５に記載の半導体装置の製造方法。
【請求項７】
平面視において、前記複数の第２ディープトレンチは、０．５μｍ以上かつ０．７μｍ未満の幅で形成される、請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、たとえば、トレンチゲート型のパワーＭＯＳＦＥＴを備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
電力のスイッチングを行う半導体装置として、トレンチゲート型のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のような絶縁ゲート型電界効果トランジスタが知られている。
【０００３】
この種の半導体装置では、絶縁ゲート型電界効果トランジスタが有する寄生のダイオードがリカバリされる際に、半導体装置における回路が有する寄生インダクタンスによって、ソース電極とドレイン電極との間に、サージ電圧が発生する事がある。また、絶縁ゲート型電界効果トランジスタがオンからオフへ動作する際も、寄生インダクタンスによって、ソース電極とドレイン電極との間に、サージ電圧が発生する事がある。サージ電圧は、絶縁ゲート型電界効果トランジスタまたは他の半導体素子を破壊する要因となる。
【０００４】
このようなサージ電圧を軽減するために、半導体装置には、スナバ回路が設けられている。スナバ回路は、直列に接続された抵抗と容量とで構成される。直列に接続された抵抗及び容量は、トレンチゲート型のパワーＭＯＳＦＥＴのドレイン電極とソース電極との間に電気的に接続されている。スナバ回路を備えた半導体装置を開示した文献としては、たとえば、特開２０１７−１４３１８８号公報（特許文献１）がある。
【０００５】
特許文献１では、半導体基板に規定されたスナバ領域に、抵抗および容量を有するスナバ回路が形成されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１７−１４３１８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
実施の形態の課題は、絶縁ゲート型電界効果トランジスタを備えた半導体装置の信頼性を高めることである。
【０００８】
その他の課題と新規な特徴は、本発明の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
実施の形態に係る半導体装置は、半導体基板と、半導体基板の第１領域に形成された絶縁ゲート型電界効果トランジスタと、第１領域以外の第２領域に形成され、且つ、抵抗および容量を有するスナバ回路とを有する。上記半導体装置は、第１領域の第１主面側の平面視において、互いに間隔を隔てて島状に配置された複数の第１ディープトレンチを有している。上記半導体装置は、第２領域の第１主面側の平面視において、互いに間隔を隔てて島状に配置された複数の第２ディープトレンチを有している。ここで、第１領域の第１主面側の平面視において、複数の第２ディープトレンチの少なくとも一つの幅は、複数の第１ディープトレンチの少なくとも一つの幅より小さい。
【００１０】
実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。第１主面および第１主面と反対側の第２主面を有する半導体基板を用意する工程。半導体基板の第１領域に絶縁ゲート型電界効果トランジスタを形成するとともに、第１領域以外の第２領域に抵抗および容量を有するスナバ回路を形成する工程。第１領域において、第１主面から基板に向かって、互いに間隔を隔てて島状に配置された複数の第１ディープトレンチを形成する工程。第２領域において、第１主面から基板に向かって互いに間隔を隔てて島状に配置された複数の第２ディープトレンチを形成する工程。ここで、第１領域の第１主面から基板に向かって互いに間隔を隔てて島状に配置された複数の第２ディープトレンチの少なくとも一つの幅は、複数の第１ディープトレンチの幅より小さい。
【発明の効果】
【００１１】
実施の形態に係る半導体装置によれば、絶縁ゲート型電界効果トランジスタを備えた半導体装置の信頼性を高めることができる。
【００１２】
他の実施の形態に係る半導体装置の製造方法によれば、絶縁ゲート型電界効果トランジスタを備えた半導体装置の信頼性を高めることができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、実施の形態１に係るチップ状態の半導体装置の平面パターンを示す平面図である。
【図２】図２は、実施の形態１に係る絶縁ゲート型電界効果トランジスタおよびスナバ回路の等価回路図である。
【図３】図３は、実施の形態１に係る図１に示す枠Ａ１内の平面パターンを示す平面図である。
【図４】図４は、実施の形態１に係る図１に示す枠Ａ１内の構造を示す断面傾斜図である。
【図５】図５は、実施の形態１に係る図３に示す断面線Ｖ−Ｖにおける断面図である。
【図６】図６は、比較例に係る半導体装置の構造を示す断面傾斜図である。
【図７】図７は、実施の形態１に係る半導体装置の製造方法の工程を示す断面図である。
【図８】図８は、実施の形態１に係る図７に示す工程の後に行われる工程を示す断面図である。
【図９】図９は、実施の形態１に係る図８に示す工程の後に行われる工程を示す断面図である。
【図１０】図１０は、実施の形態１に係る図９に示す工程の後に行われる工程を示す断面図である。
【図１１】図１１は、実施の形態１に係る図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】図１２は、実施の形態１に係る図１１に示す工程の後に行われる工程を示す断面図である。
【図１３】図１３は、実施の形態１に係る図１２に示す工程の後に行われる工程を示す断面図である。
【図１４】図１４は、実施の形態１に係る図１３に示す工程の後に行われる工程を示す断面図である。
【図１５】図１５は、実施の形態１に係る図１４に示す工程の後に行われる工程を示す断面図である。
【図１６】図１６は、実施の形態１に係るスナバ部の機能を説明するための第１の等価回路図である。
【図１７】図１７は、実施の形態１に係るスナバ部の機能を説明するための第２の等価回路図である。
【図１８】図１８は、実施の形態２に係る図１に示す枠Ａ１内に対応する部分の構造を示す断面傾斜図である。
【図１９】図１９は、実施の形態３に係る図１に示す枠Ａ１内に対応する部分の構造を示す断面傾斜図である。
【発明を実施するための形態】
【００１４】
以下、実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。
【００１５】
（実施の形態１）
以下、図面を参照しながら本実施の形態１の半導体装置について説明する。
【００１６】
図１は、本実施の形態に係る半導体装置の平面図である。図１の半導体装置ＰＳＤ（半導体チップ）では、第１主面とその反対側の第２主面を有する。図１は、第１主面側から見た平面図である。半導体基板ＳＵＢの第１主面側に、たとえば、半導体装置ＰＳＤ（半導体チップ）のエッジ側に沿うようにゲートパッド領域ＧＰＲ、およびダイオードパッド領域ＤＰＲが規定されている。ゲートパッド領域ＧＰＲには、スナバ領域ＳＮＲが形成されている。また、たとえば、ゲートパッド領域ＧＰＲ、およびダイオードパッド領域ＤＰＲ以外の半導体装置ＰＳＤ（半導体チップ）にセル領域ＥＦＲが規定されて、半導体装置ＰＳＤ（半導体チップ）の絶縁ゲート型電界効果トランジスタＭＦＥＴが形成されている。
【００１７】
ゲートパッド領域ＧＰＲには、ゲートパッドＧＥＰが形成されている。ゲートパッドＧＥＰは、絶縁ゲート電界効果トランジスタのゲート電極ＭＦＥＴと電気的に接続されている。ゲートパッドＧＥＰは、外部との電気的な接続に使用される。
【００１８】
ダイオードパッド領域ＤＰＲには、ダイオードパッドＤＯＰが形成されている。ダイオードパッド領域ＤＰＲには、半導体装置の温度を検知する素子として、たとえば、温度検知ダイオード（図示せず）が形成されている。ダイオードパッドＤＯＰ１は、温度検知ダイオードのアノードと電気的に接続されている。また、ダイオードパッドＤＯＰ２は、温度検知ダイオードのカソードと電気的に接続されている。ダイオードパッドＤＯＰ１およびダイオードパッドＤＯＰ２を含むダイオードパッドＤＯＰは、外部との電気的な接続に使用される。
【００１９】
セル領域ＥＦＲを覆うように、ソース電極ＳＥＬが形成されている。ソース電極ＳＥＬは、絶縁ゲート電界効果トランジスタＭＦＥＴのソースと電気的に接続されている。ソース電極ＳＥＬ等を覆うように、パッシベーション膜（図示せず）が形成されている。パッシベーション膜には、たとえば、ソース電極ＳＥＬを露出する開口部が形成されている。露出したソース電極ＳＥＬは、ソースパッドＳＥＰとして、外部との電気的な接続に使用される。
【００２０】
次に、スナバ回路および絶縁ゲート型電界効果トランジスタの等価回路について説明する。図２に示すように、スナバ回路ＳＮＣは、絶縁ゲート型電界効果トランジスタＭＦＥＴのソースＳとドレインＤとの間に電気的に並列に接続されている。絶縁ゲート型電界効果トランジスタＭＦＥＴは、寄生容量として、容量ＣＤＳ、容量ＣＧＤ、および容量ＣＧＳを有し、寄生のダイオードとして、ダイオードＰＤ１を有する。
【００２１】
容量ＣＤＳは、ドレインＤとソースＳとの間の寄生容量である。容量ＣＧＤは、ゲートＧとドレインＤとの間の寄生容量である。容量ＣＧＳは、ゲートＧとソースＳとの間の寄生容量である。ダイオードＰＤ１は、ソースＳとドレインＤとの間の寄生のダイオードである。なお、抵抗ＲＧは、ゲートＧの抵抗である。
【００２２】
スナバ回路ＳＮＣは、抵抗ＲＳＮＢ、容量ＣＤＳ２、容量ＣＧＤ２および容量ＣＧＳ２を有する。このスナバ回路ＳＮＣは、ゲートパッドＧＥＰ下に配置された第２埋め込み絶縁体ＺＯＦ２とトレンチゲート電極ＴＧＥＬとによって形成されるものである。ＣＤＳ２はドレインＤとソースＳとの間の寄生容量である。容量ＣＧＤ２は、ゲートＧとドレインＤとの間の寄生容量である。容量ＣＧＳ２は、ゲートＧとドレインＤとの間の寄生容量である。ダイオードＰＤ２は、ソースＳとドレインＤとの間の寄生のダイオードである。
【００２３】
次に、スナバ回路ＳＮＣおよびスナバ回路ＳＮＣの周辺の構造について、図３、図４および図５を用いて説明する。図１に示す破線四角枠Ａ１内の構造について、図３では、平面パターンでの例を示し、図４では、断面斜視図での例を示し、図５では、断面図での例を示す。
【００２４】
図３、図４および図５に示すように、半導体基板ＳＵＢの一方の主面（第１主面）の側に、スナバ領域ＳＮＲおよびセル領域ＥＦＲがそれぞれ規定されている。スナバ領域ＳＮＲは、ゲートパッド領域ＧＰＲに規定されている。図４に示すように、スナバ領域ＳＮＲにおいて、ｐ型拡散層ＰＤＬは、抵抗素子として構成されている。また、ｐ型拡散層ＰＤＬおよびｎ型カラム層ＮＣＬは、容量素子として構成されている。さらに、図４、図５では、半導体基板ＳＵＢの他方の主面（第２主面）の側に、ｎ型基板ＮＰＳＢ（ｎ型エピタキシャル層ＮＥＬ）が配置されている。ｎ型基板ＮＰＳＢは、ドレイン電極（図示せず）に電気的に接続されている。
【００２５】
セル領域ＥＦＲでは、半導体基板ＳＵＢの一方の主面から所定の深さにわたり、ベース拡散層ＢＤＬが形成されている。ベース拡散層ＢＤＬには、絶縁ゲート型電界効果トランジスタのチャネルが形成されることになる。ベース拡散層ＢＤＬの底から所定の深さに達してｎ型ＮＰＳＢに接するｎ型カラム層ＮＣＬが形成されている。
【００２６】
半導体基板ＳＵＢの一方の主面からベース拡散層ＢＤＬを貫通してｎ型カラム層ＮＣＬに達するトレンチゲート電極ＴＧＥＬが形成されている。トレンチゲート電極ＴＧＥＬは、ゲートトレンチＴＲＣ内に、ゲート絶縁膜ＧＩＦを介在させて形成されている。トレンチゲート電極ＴＧＥＬはメッシュ状に配置されている。
【００２７】
ベース拡散層ＢＤＬには、半導体基板ＳＵＢの一方の主面からベース拡散層ＢＤＬの底よりも浅い領域にわたり、ｎ型のソース拡散層ＳＤＬが形成されている。ソース拡散層ＳＤＬは、トレンチゲート電極ＴＧＥＬの側方にゲート絶縁膜ＧＩＦを介在させて形成されている。半導体基板ＳＵＢの一方の主面からｎ型基板ＮＰＳＢへ向かって、複数の埋め込み絶縁体ＺＯＦが形成されている。第１領域であるセル領域ＥＦＲには、第１埋め込み絶縁体ＺＯＦ１が形成され、第２領域であるスナバ領域ＳＮＲには、第２絶縁体ＺＯＦ２が形成されている。第１埋め込み絶縁体ＺＯＦ１は、第１ディープトレンチＤＴＣ１内に形成され、第２絶縁体ＺＯＦ２は、第２ディープトレンチＤＴＣ２内に形成されている。
【００２８】
第１ディープトレンチＤＴＣ１および第２ディープトレンチＤＴＣ２は、たとえば、互いに距離を隔てて島状に配置されている。第１ディープトレンチＤＴＣ１は、平面視においてメッシュ状に配置されたトレンチゲート電極ＴＧＥＬによって囲まれた領域に形成されている。また、図４に示すように、第１ディープトレンチＤＴＣ１は、ｐ型カラム層ＰＣＬ、ｐ+拡散層ＤＣＣに接するように形成されている。
【００２９】
第２ディープトレンチＤＴＣ２は、平面視においてＹ軸方向に互いに間隔を隔ててストライプ状に延在するトレンチゲート電極ＴＧＥＬに沿うように形成されている。また、第２埋め込み絶縁体ＺＯＦ２は、ｐ型カラム層ＰＣＬに接するように形成されている。なお、Ｙ軸方向とは、平面視において、スナバ領域ＳＮＲに形成されるトレンチゲート電極ＴＧＥＬの長手方向に沿う方向である。Ｘ軸方向とは、平面視において、スナバ領域ＳＮＲに形成されるトレンチゲート電極ＴＧＥＬの短手方向に沿う方向である。平面視において、Ｘ軸およびＹ軸は、互いに直交している。
【００３０】
また、平面視において複数の第２ディープトレンチＤＴＣ２の少なくとも一つの幅は、複数の第１ディープトレンチＤＴＣ１の少なくとも一つの幅よりも小さい。さらに、基板方向における第１ディープトレンチＤＴＣ１の少なくとも一つの深さは、第２ディープトレンチＤＴＣ２の少なくとも一つより浅い。
【００３１】
たとえば、第２ディープトレンチＤＴＣ２の開口サイズは、平面視において第１ディープトレンチＤＴＣ１の開口サイズより小さい。たとえば、第１ディープトレンチＤＴＣ１の幅（開口幅）は、平面視において０．７μｍ以上であり、第２ディープトレンチＤＴＣ２の幅は、平面視において０．５μｍ以上かつ０．７μｍ未満である。また、たとえば、第１ディープトレンチＤＴＣ１の基板方向における深さは８μｍ以上であり、第２ディープトレンチＤＴＣ２の基板方向における深さは６μｍ以上かつ８μｍ未満である。ここで、開口幅とは、平面視において、開口部を構成する複数の辺のうち、互いに対向する２つの辺の間隔の最大値である。深さとは、厚さ方向において、ディープトレンチＤＴＣの底面と、ディープトレンチＤＴＣに埋め込まれた埋め込み絶縁体ＺＯＦの上面との間隔の最大値である。
【００３２】
ｐ型カラム層ＰＣＬは、ｎ型カラム層ＮＣＬにも接する。ｐ型カラム層ＰＣＬとｎ型カラム層ＮＣＬとは、スーパージャンクション構造として、交互に配置される。
【００３３】
ｐ+拡散層ＤＣＣは、埋め込み絶縁体ＺＯＦに接して形成されるが、ベース拡散層ＢＤＬと、ｎ型カラム層ＮＣＬにも接して形成されている。ｐ+拡散層ＤＣＣは、セル領域ＥＦＲの誘導負荷耐量を大きくするために、セル領域ＥＦＲに形成されている。
【００３４】
ソース拡散層ＳＤＬとｎ型カラム層ＮＣＬとによって、寄生の容量ＣＤＳが形成される。トレンチゲート電極ＴＧＥＬとｎ型カラム層ＮＣＬとによって、寄生の容量ＣＧＤが形成される。トレンチゲート電極ＴＧＥＬとソース拡散層ＳＤＬとによって、寄生のダイオードＰＤ１が形成される。
【００３５】
スナバ領域ＳＮＲでは、半導体基板ＳＵＢの一方の主面から所定の深さにわたり、p型拡散層ＰＤＬが形成されている。ｐ型拡散層ＰＤＬの底から所定の深さに達してｎ型エピタキシャル層ＮＥＬに達するｎ型カラム層ＮＣＬが形成されている。
【００３６】
半導体基板ＳＵＢの一方の主面からｐ型拡散層ＰＤＬを貫通してｎ型カラム層ＮＣＬに達するトレンチゲート電極ＴＧＥＬが形成されている。トレンチゲート電極ＴＧＥＬは、ゲートトレンチＴＲＣ内に、ゲート絶縁膜ＧＩＦを介在させて形成されている。スナバ領域ＳＮＲでは、トレンチゲート電極ＴＧＥＬは、Ｙ軸方向に互いに間隔を隔ててストライプ状に形成されている。一方、セル領域ＥＦＲでは、トレンチゲート電極ＴＧＥＬは、Ｙ軸方向に延在し、且つ、Ｙ軸方向と交差するＸ軸方向に互いに間隔を隔ててメッシュ状に形成されている。
【００３７】
トレンチゲート電極ＴＧＥＬと他のトレンチゲート電極ＴＧＥＬとの間に位置するｐ型拡散層ＰＤＬによって、スナバ回路ＳＮＣの抵抗ＲＳＮＢが形成される。抵抗ＲＳＮＢは、たとえば、Ｙ軸方向に延在する。抵抗ＲＳＮＢにおけるセル領域ＥＦＲ側の端部に、ソース電極ＳＥＬ（ソースＳ）と電気的に接続されるコンタクトＣＴＳが設けられている。たとえば、コンタクトＣＴＳを起点としてコンタクトＣＴＳからのｐ型拡散層ＰＤＬの長さによって、抵抗ＲＳＮＢの抵抗値を調整することができる。
【００３８】
ｐ型拡散層ＰＤＬの下には、ｐ型拡散層ＰＤＬに接合する態様でｎ型カラム層ＮＣＬが位置している。ｐ型拡散層ＰＤＬとｎ型カラム層ＮＣＬとによって、寄生の容量ＣＤＳ２が形成される。寄生の容量ＣＤＳ２の容量は、ドレインに印加する逆バイアス（電圧）に依存する。また、たとえば、ｐ型拡散層ＰＤＬ（ｐ型カラム層ＰＣＬ）のディメンジョン（Ｘ，Ｙ方向の長さ）により、ｐ型拡散層ＰＤＬ（ｐ型カラム層ＰＣＬ）とｎ型カラム層ＮＣＬとの接合面積を変えて、寄生の容量ＣＤＳ２の容量を調整することができる。後述するように、抵抗ＲＳＮＢの抵抗値および寄生の容量ＣＤＳ２の容量は、サージ電圧を低減するための重要なパラメータとなる。
【００３９】
トレンチゲート電極ＴＧＥＬと他のトレンチゲート電極ＴＧＥＬとの間に位置する領域には、複数の埋め込み絶縁体ＺＯＦが、Ｙ軸方向に互いに距離を隔てて島状に配置されている。複数の埋め込み絶縁体ＺＯＦは、半導体基板ＳＵＢの一方の主面からｐ型拡散層ＰＤＬおよびｎ型カラム層ＮＣＬを貫通して、ｎ型エピタキシャル層ＮＥＬに達するディープトレンチＤＴＣ内に形成されている。埋め込み絶縁体ＺＯＦ、ｎ型カラム層ＮＣＬおよびｐ+型拡散層ＤＣＣにそれぞれ接するように、ｐ型カラム層ＰＣＬが形成されている。
【００４０】
トレンチゲート電極ＴＧＥＬとｎ型カラム層ＮＣＬとによって、寄生の容量ＣＧＤ２が形成される。トレンチゲート電極ＴＧＥＬとｐ型拡散層ＰＤＬとによって、寄生の容量ＣＧＳ２が形成される。スナバ領域ＳＮＲのｐ型拡散層ＰＤＬとセル領域ＦＥＲのベース拡散層ＢＤＬとは、たとえば、Ｘ軸方向に延在するトレンチゲート電極ＴＧＥＬによって仕切られている。
【００４１】
セル領域ＦＥＲおよびスナバ領域ＳＮＲを覆うように、半導体基板ＳＵＢの主面上に保護絶縁膜ＴＰＦが形成され、保護絶縁膜ＴＰＦの上部に接するように層間絶縁膜ＩＬＦが形成されている。層間絶縁膜ＩＬＦを覆うように、ソース電極ＳＥＬとゲートパッドＧＥＰとが形成されている。ソース電極ＳＥＬは、ソース拡散層ＳＤＬとベース拡散層ＢＤＬとに電気的に接続されている。
【００４２】
また、ソース電極ＳＥＬは、コンタクトＣＴＳを介してｐ型拡散層ＰＤＬに電気的に接続されている。ソース電極ＳＥＬおよびゲートパッドＧＥＰを覆うように、パッシベーション膜ＰＶＦが形成されている。半導体装置の主要部分は上記のように構成される。
【００４３】
次に、上述した半導体装置の製造方法の一例について説明する。まず、ｎ＋＋型基板ＮＰＳＢ、ｎ型エピタキシャル層ＮＥＬおよびｐ型エピタキシャル層ＰＥＬを有する半導体基板ＳＵＢ（図７参照）を用意する。
【００４４】
次に、半導体基板ＳＵＢの一方の主面側に、ｐ型エピタキシャル層ＰＥＬの表面から所定の深さのゲートトレンチ（図示せず）が形成される。次に、熱酸化処理を行うことにより、ゲートトレンチ内に露出したｐ型エピタキシャル層ＰＥＬの部分を含むｐ型エピタキシャル層ＰＥＬの表面に、シリコン酸化膜（図示せず）が形成される。次に、ゲートトレンチＴＲＣ内を充填するように、ポリシリコン膜（図示せず）が形成される。
【００４５】
次に、ｐ型エピタキシャル層ＰＥＬの上面上に位置するシリコン酸化膜の部分およびポリシリコン膜の部分が除去される。これにより、図７に示すように、ゲートトレンチＴＲＣ内に残されたシリコン酸化膜の部分がゲート絶縁膜ＧＩＦとして形成される。また、ゲートトレンチＴＲＣ内に残されたポリシリコン膜の部分が、トレンチゲート電極ＴＧＥＬとして形成される。このとき、スナバ領域ＳＮＲでは、トレンチゲート電極ＴＧＥＬは、たとえば、Ｙ軸方向に延在するように形成される（図３および図４参照）。
【００４６】
次に、熱酸化処理を行うことにより、ｐ型エピタキシャル層ＰＥＬの表面に、保護絶縁膜ＩＰＦ（図８参照）が形成される。次に、写真製版処理およびエッチング処理を行うことにより、セル領域ＥＦＲに第１ディープトレンチＤＴＣ１およびスナバ領域ＳＮＲに第２ディープトレンチＤＴＣ２が形成される（図８参照）。第１ディープトレンチＤＴＣ１および第２ディープトレンチＤＴＣ２は、互いに距離を隔てて島状に形成される。第２ディープトレンチＤＴＣ２の少なくとも一つの幅は、平面視において、第１ディープトレンチＤＴＣ１の少なくとも一つの幅よりも小さい。また、基板方向における第２ディープトレンチＤＴＣ２の少なくとも一つの深さは、ディープトレンチＤＴＣ１の少なくとも一つの深さよりも浅い。
【００４７】
次に、図８に示すように、保護絶縁膜ＩＰＦおよびディープトレンチＤＴＣを介して、ｎ型の不純物が斜め注入される。次に、熱処理を行うことによって、セル領域ＥＦＲおよびスナバ領域ＳＮＲのそれぞれに、ｎ型カラム層ＮＣＬが形成される。次に、図９に示すように、保護絶縁膜ＩＰＦおよびディープトレンチＤＴＣを介して、ｐ型の不純物が注入される。次に、熱処理を行うことにより、セル領域ＥＦＲおよびスナバ領域ＳＮＲのそれぞれに、ディープトレンチＤＴＣの側壁面に沿ってｐ型カラム層ＰＣＬが形成される。ｐ型カラム層ＰＣＬはｎ型カラム層ＮＣＬに接することになる。
【００４８】
次に、ディープトレンチＤＴＣを埋め込むように、たとえば、シリコン酸化膜（図示せず）が形成される。次に、たとえば、化学的機械研磨処理（ＣＭＰ：chemical Mechanical polishing）を行うことによって、ディープトレンチＤＴＣ内に位置するシリコン酸化膜の部分を残して、半導体基板ＳＵＢの上面上に位置するシリコン酸化膜の部分が除去される。これにより、図１０に示すように、セル領域ＥＦＲに第１埋め込み絶縁体ＺＯＦ１と、スナバ領域ＳＮＲに第２埋め込み絶縁体ＺＯＦ２が形成される。第２埋め込み絶縁体ＺＯＦ２は、Ｙ軸方向に互いに距離を隔てて島状に形成される（図３および図４参照）。
第２埋め込み絶縁体ＺＯＦ２の少なくとも一つの幅は、平面視において第１埋め込み絶縁体ＺＯＦ１の少なくとも一つの幅よりも小さい。また、第２埋め込み絶縁体ＺＯＦ２の基板方向における少なくとも一つの深さは、第１埋め込み絶縁体ＺＯＦ１の少なくとも一つの深さよりも浅い。
【００４９】
次に、たとえば、熱酸化処理を行い、半導体基板ＳＵＢの表面を酸化することによって、保護絶縁膜ＴＰＦが形成される（図１１参照）。次に、写真製版処理を行うことにより、ベース拡散層およびｐ型拡散層が形成される領域を露出するフォトレジストパターン（図示せず）が形成される。そのフォトレジストパターンを注入マスクとして、保護絶縁膜ＴＰＦを介してｐ型の不純物が注入される。その後、フォトレジストパターンが除去される。
【００５０】
これにより、図１１に示すように、セル領域ＥＦＲには、ｐ型のベース拡散層ＢＤＬが形成される。スナバ領域ＳＮＲには、ｐ型拡散層ＰＤＬが形成される。ベース拡散層ＢＤＬおよびｐ型拡散層ＰＤＬは、半導体基板ＳＵＢの表面から、トレンチゲート電極ＴＧＥＬが形成される位置よりも浅い位置に形成される。そのことにより、スナバ領域ＳＮＲでは、スナバ回路ＳＮＣの抵抗および容量となるｎ型カラム層ＮＣＬおよびｐ型拡散層ＰＤＬが、セル領域ＥＦＲに形成されるｎ型カラム層ＮＣＬおよびベース拡散層ＢＤＬと同時に形成される。
【００５１】
次に、図１２に示すように、写真製版処理を行うことにより、スナバ領域ＳＮＲを覆うとともに、セル領域ＥＦＲでは、ソース拡散層が形成される領域を露出するフォトレジストパターンＰＲ１が形成される。次に、フォトレジストパターンＰＲ１を注入マスクとして、保護絶縁膜ＴＰＦを介してｎ型の不純物が注入される。
【００５２】
このことにより、セル領域ＥＦＲでは、ソース拡散層ＳＤＬが形成される。ソース拡散層ＳＤＬは、ベース拡散層ＢＤＬの表面から、ベース拡散層ＢＤＬの底部の位置よりも浅い位置に形成される。その後、フォトレジストパターンＰＲ１が除去される。
【００５３】
次に、図１３に示すように、半導体基板ＳＵＢ（保護絶縁膜ＴＰＦ）を覆うように、層間絶縁膜ＩＬＦが形成される。次に、層間絶縁膜ＩＬＦに、写真製版処理およびエッチング処理を行うことにより、図１３に示すように、セル領域ＥＦＲでは、ソース拡散層ＳＤＬおよびベース拡散層ＢＤＬを露出する開口部ＣＨ１が形成される。次に、層間絶縁膜ＩＬＦをマスクとして、開口部ＣＨ１内にイオン注入を行うことで、ベース拡散層ＢＤＬとｎ型カラム層ＮＣＬとの境界付近に、ｐ+拡散層ＤＣＣが形成される。なお、開口部ＣＨ１の形成時に、スナバ領域ＳＮＲでは、ｐ型拡散層ＰＤＬを露出する開口部ＣＨ２が形成される。
【００５４】
次に、たとえば、スパッタリング法等によって、層間絶縁膜ＩＬＦを覆うように、アルミニウム膜（図示せず）が形成される。その後、アルミニウム膜に所定の写真製版処理およびエッチング処理が行われる。これにより、図１４に示すように、セル領域ＥＦＲでは、ソース電極ＳＥＬが形成される。スナバ領域ＳＮＲ（ゲートパッド領域ＧＰＲ）では、ゲートパッドＧＥＰが形成される。
【００５５】
次に、図１５に示すように、ソース電極ＳＥＬおよびゲートパッドＧＥＰを覆うように、パッシベーション膜ＰＶＦが形成される。その後、スクライブ領域（図示せず）をダイシングすることにより、複数の半導体装置がチップとして取り出される。このことにより、半導体装置ＰＳＤの主要部分が完成する。
【００５６】
上述した半導体装置ＰＳＤでは、絶縁ゲート型電界効果トランジスタＭＦＥＴが配置されていない領域に、スナバ領域ＳＮＲが規定されて、スナバ回路ＳＮＣが配置されている。次にそのスナバ回路ＳＮＣが有する２つの機能について説明する。
【００５７】
まず、１つ目の機能は、発生したサージ電圧を、スナバ回路ＳＮＣによって低減する機能である。図２に示すように、絶縁ゲート型電界効果トランジスタＭＦＥＴでは、元来、ソースＳとドレインＤとの間に、寄生の容量ＣＤＳを有する。上述した半導体装置ＰＳＤでは、その絶縁ゲート型電界効果トランジスタＭＦＥＴに対して、さらに、付加的に、スナバ回路ＳＮＣ（容量ＣＤＳ２および抵抗ＲＳＮＢ）が電気的に接続される。
【００５８】
これにより、図１６に示すように、寄生のダイオードＰＤ１がリカバリ動作等をする際にサージ電圧（逆バイアス）が発生した場合には、サージ電圧は、スナバ部ＳＮＲにおいてエネルギーとして吸収されるので、サージ電圧を低減することができる（等価回路図における太い線参照）。その結果、絶縁ゲート型電界効果トランジスタＭＦＥＴあるいは周辺の半導体素子（図示されず）が破壊されるのを防止することができる。
【００５９】
次に、２つ目の機能は、発生したサージ電圧によって、絶縁ゲート型電界効果トランジスタＭＦＥＴをセルフターンオンさせて、サージ電圧を低減させる機能である。セルフターンオンとは、ドレイン・ソース間の寄生の容量比によって、ゲート・ソース間に電圧（電位差）が生じて、ゲートがオンする現象である。
【００６０】
次に、図１７に示すように、ドレイン（ポイントＰ１）に印加される電圧を電圧Ｖｄｓとする。ソースＳと容量ＣＧＳとの間（ポイントＰ２）に生じる電圧を電圧Ｖｇｓ１とする。ソースＳと抵抗ＲＳＮＢとの間（ポイントＰ３）に生じる電圧を電圧Ｖｓ２とする。ソースＳと抵抗ＲＳＮＢおよび容量ＣＧＳとの間（ポイントＰ４）に生じる電圧をＶｇｓとする。また、容量ＣＧＳの容量Ｃｇｓとする。容量ＣＧＤの容量をＣｇｄとする。容量ＣＧＤ２の容量をＣｇｄ２とする。容量ＣＧＳ２の容量をＣＧＳ２とする。
【００６１】
電圧Ｖｇｓ１は、次の式１によって表される。
【００６２】
Ｖｇｓ１＝Ｖｄｓ×（Ｃｇｄ＋Ｃｇｄ２）／（Ｃｇｓ＋Ｃｇｓ２＋Ｃｇｄ＋Ｃｇｄ２）・・・（式１）
電圧Ｖｇｓ２は、次の式２によって表される。
【００６３】
Ｖｇｓ２＝Ｖｓ２×Ｃｇｓ２／（Ｃｇｓ＋Ｃｇｓ２）・・・（式２）
電圧Ｖｇｓは、次の式３によって表される。
【００６４】
Ｖｇｓ＝Ｖｇｓ１＋Ｖｇｓ２・・・（式３）
したがって、電圧Ｖｇｓが、絶縁ゲート型電界効果トランジスタＭＦＥＴのしきい値電圧Ｖｔｈ以上（Ｖｇｓ≧Ｖｔｈ）に上がれば、絶縁ゲート型電界効果トランジスタＭＦＥＴをセルフターンオンさせることができる。
【００６５】
上述したように、寄生のダイオードＰＤ１がリカバリ動作等をする際には、寄生インダクタンスによって、ソース・ドレイン間にサージ電圧が発生することがある。ここで、絶縁ゲート型界効果トランジスタＭＦＥＴがオフの状態で、ドレインＤに、たとえば、５０Ｖ程度の電圧を印加した場合を想定する。このとき、スナバ領域ＳＮＲを設けていない半導体装置の場合（比較例）には、寄生のインダクタンスによって、瞬間的に電圧が１００Ｖ程度にまで上昇することがある。このため、この上昇した電圧によって、絶縁ゲート型界効果トランジスタ等が破壊されてしまうおそれがある。
【００６６】
比較例に対して、上述した半導体装置ＰＳＤでは、スナバ回路ＳＮＣを設けることで、ドレインに電圧が印加された瞬間に、ゲート・ソース間に電圧Ｖｇｓ２をさらに生じさせることができる（式２参照）。これにより、ゲート・ソース間（ポイントＰ５）の電圧Ｖｇｓ（式３参照）が、比較例に係る半導体装置の場合の対応するゲート・ソース間の電圧よりも高くなり、絶縁ゲート型界効果トランジスタＭＦＥＴをセルフターンオンさせやすくなる。
【００６７】
絶縁ゲート型界効果トランジスタＭＦＥＴがセルフターンオンすることで、ドレインＤとソースＳとの間が導通して電圧差が無くなり、電圧Ｖｄｓが上昇しようとするのを抑えることができる。電圧Ｖｄｓが上昇しようとするのを抑えることができる。
【００６８】
電圧Ｖｇｓを印加する時間は、式１〜式３に示されている容量比によって制御することができる。このことから、ターンオンしてドレインからソースに流れる電流を制限することができ、電流が流れ過ぎないようにすることができる。つまり、電圧Ｖｇｓによってドレインからソースに流れる電流を制御することで、ドレインの電圧の上昇を抑えることができる。
【００６９】
上述した半導体装置ＰＳＤでは、スナバ回路ＳＮＣが形成されるスナバ領域ＳＮＲは、絶縁ゲート型界効果トランジスタＭＦＥＴが形成されていない領域に形成されており、ここでは、ゲートパッド領域ＧＰＲに規定されている。ゲートパッド領域ＧＰＲの面積は、絶縁ゲート型界効果トランジスタＭＦＥＴが形成されるセル領域ＥＦＲの面積の数％程度である。
【００７０】
また、たとえば、Ｙ軸方向に延在するスナバ領域ＳＮＲの長さ（図４参照）等を調整することで、サージ電圧を低減するのに最適な容量ＣＤＳ２と抵抗ＲＳＮＢとを有するスナバ回路ＳＮＣを形成することができる。さらに、そのようなスナバ回路ＳＮＣを、付加的な工程を追加することなく、マスクパターンの変更だけで、セル領域ＥＦＲに絶縁ゲート型界効果トランジスタＭＦＥＴを形成する工程と同時に形成することができる。
【００７１】
なお、上述した半導体装置ＰＳＤでは、スナバ領域ＳＮＲが、ゲートパッド領域ＧＰＲに規定されている場合を例に挙げて説明したが、絶縁ゲート型界効果トランジスタＭＦＥＴが形成されていない領域として、たとえば、スナバ領域ＳＮＲが、温度検知素子としてのダイオードが配置されるダイオードパッド領域ＤＰＲ（図１参照）に規定されてもよい。
（比較例）
ここで、実施の形態１に係る半導体装置ＰＳＤの特徴について説明するために、比較例に係る半導体装置ｃＰＳＤについて説明する。図６は、半導体装置ｃＰＳＤの構成の一例を示す断面斜視図である。半導体装置ｃＰＳＤは、スナバ領域ＳＮＲに形成される第２ディープトレンチＤＴＣ２と、セル領域ＥＦＲに形成される第１ディープトレンチＤＴＣ１の平面視における幅は同じであり、基板方向における深さも同じである。
【００７２】
図６に示すように、半導体装置ｃＰＳＤは、実施の形態１に係る半導体装置ＰＳＤと、同じ２つの効果を奏する。次に、その同じ２つの奏する効果について説明する。
【００７３】
まず、１つ目の効果は、図１６に示すように、寄生のダイオードＰＤ１がリカバリ動作等をする際にサージ電圧（逆バイアス）が発生した場合には、サージ電圧は、スナバ部ＳＮＲにおいてエネルギーとして吸収されるので、サージ電圧を低減することができる。
【００７４】
次に、２つ目の効果は、発生したサージ電圧によって、絶縁ゲート型界効果トランジスタＭＦＥＴをセルフターンオンさせて、サージ電圧を低減させることができる。しかし、検討例に係る半導体装置ｃＰＳＤの構造は、サージ電圧低減構造に伴って、引き起こされる２つの副作用の問題点が新たに生じていた。次に２つの問題点について説明する。
【００７５】
まず、１つ目の問題点は、ドレイン−ソース間に電圧を加え、ブレークダウンを起こした際、耐圧波形が振動することである（以下、単に「耐圧振動」ともいう）。ゲートパッド領域ＧＰＲの下にディープトレンチＤＴＣ１を形成することにより、素子領域ＥＦＲとスナバ領域ＳＮＲの耐圧が等しくなる。そのためスナバ領域ＳＮＲで発生したブレークダウン電流は、ドレイン−ソース間の電流経路にある抵抗ＲＳＮＢを経由することでゲートパッド領域ＧＰＲの直下のＰｃｈ電位がソース電位よりも上昇する。その後、ゲートパッド領域ＧＰＲ直下の接合電位差がブレークダウン電圧を下回り、降伏状態から回復する。降伏状態から回復後、電流が流れなくなるため、Ｐｃｈ電位とソースとの電位差がなくなり、再びゲートパッド領域ＧＰＲの直下が降伏する。その結果、降伏と阻止状態を繰り返し、測定電位が安定しない問題が生じる。
【００７６】
次に、２つ目の問題点は、アバランシェ降伏時に寄生バイポーラが誤動作し、ラッチアップによってＬ負荷耐量低下を引き起こすことである。ドレイン−ソース間が降伏し、スナバ領域ＳＮＲで発生したブレークダウン電流は、ソースへと流れる。このとき、電流経路には、コンタクトＣＴＳ直下に存在する寄生のバイポーラトランジスタ（ｎ型のソース拡散層ＳＤＬがｎ、ベース拡散層ＢＤＬがｐ、ｎ型カラム層ＮＣＬがｎであるｎｐｎ型寄生のバイポーラトランジスタ）が存在する。ブレークダウン電流は寄生バイポーラトランジスタのベース部に電流が流れ、その電圧降下によって寄生のバイポーラトランジスタが誤動作し、ラッチアップが起こりＬ負荷耐量低下を引き起こす問題が生じる。
【００７７】
これに対して、実施の形態１に係る半導体装置ＰＳＤでは、平面視においてスナバ領域ＳＮＲに形成されるディープトレンチＤＴＣ（第２ディープトレンチＤＴＣ２）の少なくとも一つの幅は、セル領域ＮＥＲに形成されるディープトレンチＤＴＣ（第１ディープトレンチＤＴＣ１）よりも小さく形成される。たとえば、セル領域ＮＥＲに形成されるディープトレンチＤＴＣ（第１ディープトレンチＤＴＣ１）の幅は、０．５μｍ以上で形成される。スナバ領域ＳＮＲに形成されるディープトレンチＤＴＣ（第２ディープトレンチＤＴＣ２）の幅は、０．５μｍ以上かつ０．７μｍ未満で形成される。すなわち、第２ディープトレンチＤＴＣ２は、第１ディープトレンチＤＴＣ１よりも開口幅が狭い。
【００７８】
また、基板の深さ方向においてスナバ領域ＳＮＲに形成される第２ディープトレンチＤＴＣ２の少なくとも一つの深さは、セル領域ＮＥＲに形成される第１ディープトレンチＤＴＣ１の少なくとも一つの深さよりも浅い。たとえば、第１ディープトレンチＤＴＣ１の基板方向における深さは８μｍ以上であり、第２ディープトレンチＤＴＣ２の基板方向における深さは６μｍ以上かつ８μｍ未満である。
【００７９】
開口幅が狭い第２ディープトレンチＤＴＣ２では、ｎ型およびｐ型の不純物が注入される実効ドーズ量が減少し、空乏層の領域が広がり、耐圧が向上する。スナバ領域ＳＮＲが規定されるゲートパッド領域ＧＰＲの直下の耐圧が向上することにより、ゲートパッド領域ＧＰＲ直下でブレークダウンが発生しない。ブレークダウンは、セル領域ＥＦＲで発生するため、ゲートパッド領域ＧＰＲ直下での耐圧振動が抑制される。
【００８０】
また、スナバ領域ＳＮＲが規定されるゲートパッド領域ＧＰＲの耐圧が向上することにより、ゲートパッド領域ＧＰＲ直下でブレークダウンは抑制される。その結果、寄生のバイポーラトランジスタの誤動作を防止し、Ｌ負荷耐量低下が抑制される。
【００８１】
（実施の形態２）
以下、図面を参照しながら本実施の形態２の半導体装置について説明する。
【００８２】
図１８に示すように、スナバ領域ＳＮＲに形成される複数の第２ディープトレンチＤＴＣ２は、たとえば、Ｘ軸方向に互いに間隔を隔てて延在するとともに、Ｙ軸方向には、セル領域ＮＥＲに形成される複数の第１ディープトレンチＤＴＣ１のピッチよりも広いピッチとなるように、形成される。たとえば、複数の第２埋め込み絶縁体ＺＯＦ２のピッチは、２．５μｍ以上かつ３．０μｍ以下で形成される。複数の第１ディープトレンチＤＴＣ１のピッチは、たとえば、２．５μｍ未満で形成される。
【００８３】
また、平面視において、スナバ領域ＳＮＲに形成される複数の第２ディープトレンチＤＴＣ２の少なくとも一つと、セル領域ＮＥＲに形成される複数の第１ディープトレンチＤＴＣ１の少なくとも一つは、同じ幅で形成される。
【００８４】
さらに、基板の深さ方向において、スナバ領域ＳＮＲに形成される複数の第２ディープトレンチＤＴＣ２の少なくとも一つと、セル領域ＮＥＲに形成される複数の第１ディープトレンチＤＴＣ１の少なくとも一つは略同じ深さで形成される。
【００８５】
なお、これ以外の構成については、図３、図４および図５に示す半導体装置の構成と同様なので、同一部材には同一符号を付し、必要である場合を除き、その説明を繰り返さないこととする。
【００８６】
次に、上述した半導体装置の製造方法について説明する。上述した半導体装置は、実施の形態１において説明した半導体装置の一連の製造工程において、スナバ領域ＳＮＲに形成される複数の第２ディープトレンチＤＴＣ２およびセル領域ＥＦＲに形成される複数の第１ディープトレンチＤＴＣ１の各々の幅および深さを変更せずに形成される。また、上述した半導体装置は、スナバ領域ＳＮＲに形成される第２ディープトレンチＤＴＣ２のＹ軸方向におけるピッチが広くなるように変更するだけで、実施の形態１と同じ製造工程によって形成することができる。
【００８７】
これにより、上述した半導体装置では、実施の形態１において説明したのと同様に、ゲートパッド領域ＧＰＲの直下の耐圧が向上することで、スナバ領域ＳＮＲが規定されるゲートパッド領域ＧＰＲ直下でブレークダウンが抑制され、セル領域ＥＦＲでブレークダウンするため、ゲートパッド領域ＧＰＲ直下での耐圧振動が抑制される。すなわち、ゲートパッド領域ＧＰＲ直下の第２ディープトレンチＤＴＣ２のピッチを広げて形成することで、ゲートパッド領域ＧＰＲの直下の耐圧が向上し、前述したとおり、耐圧振動が抑制される。
【００８８】
また、スナバ領域ＳＮＲが規定されるゲートパッド領域ＧＰＲの耐圧が向上することにより、ゲートパッド領域ＧＰＲ直下でブレークダウンは抑制される。その結果、寄生のバイポーラトランジスタの誤動作を防ぎ、Ｌ負荷耐量低下が抑制される。すなわち、ゲートパッド領域ＧＰＲ直下の第２ディープトレンチＤＴＣ２のピッチを広げて形成することで、ゲートパッド領域ＧＰＲの直下の耐圧が向上し、前述したとおり、Ｌ負荷耐量低下が抑制される。
【００８９】
さらに、上述した半導体装置では、実施の形態１において説明したのと同様に、寄生のダイオードＰＤ１がリカバリ動作をする際に発生したサージ電圧を、スナバ回路ＳＮＣにおいてエネルギーとして吸収させることができる。また、発生したサージ電圧によって、絶縁ゲート型電界効果トランジスタＭＦＥＴをセルフターンオンさせて、サージ電圧を低減することができる。
【００９０】
（実施の形態３）
以下、図面を参照しながら本実施の形態３の半導体装置について説明する。
【００９１】
図１９に示すように、スナバ領域ＳＮＲでは、トレンチゲート電極ＴＧＥＬは、たとえば、Ｙ軸方向に互いに間隔を隔ててストライプ状に形成されるとともに、セル領域ＥＦＲに形成されるトレンチゲート電極ＴＧＥＬよりも、Ｘ軸方向に幅を広げて形成される。たとえば、スナバ領域ＳＮＲに形成されるトレンチゲート電極ＴＧＥＬのＸ軸方向の幅は、０.２８〜０.９μｍである。
【００９２】
なお、これ以外の構成については、図３、図４および図５に示す半導体装置の構成と同様なので、同一部材には同一符号を付し、必要である場合を除き、その説明を繰り返さないこととする。
【００９３】
次に、上述した半導体装置の製造方法について説明する。上述した半導体装置は、実施の形態１において説明した半導体装置の一連の製造工程において、トレンチゲート電極ＴＧＥＬのパターンを変更するだけで、同じ製造工程によって形成することができる。すなわち、前述したトレンチゲート電極を形成する工程（図６参照）で、スナバ領域ＳＮＲに形成される少なくとも一つのトレンチゲート電極ＴＧＥＬの幅は、セル領域ＥＦＲに形成される少なくとも一つのトレンチゲート電極ＴＧＥＬの幅より大きい。
【００９４】
さらに、上述した半導体装置では、実施の形態１において説明したのと同様に、寄生のダイオードＰＤ１がリカバリ動作をする際に発生したサージ電圧を低減することができる。また、発生したサージ電圧によって、絶縁ゲート型電界効果トランジスタＭＦＥＴをセルフターンオンさせて、サージ電圧を低減することができる。
【００９５】
また、上述した半導体装置では、実施の形態１において説明した効果に加え、次のような効果が得られる。特に、スナバ領域ＳＮＲでは、トレンチゲート電極ＴＧＥＬをＸ軸方向に幅を広げて形成されている。これにより、ｐ型拡散層ＰＤＬを電流が流れる経路が狭くなり、抵抗ＲＳＮＢの抵抗がより高くなる。スナバ回路ＳＮＣ内の抵抗値が高くなることで、よりサージ電圧を低減することが可能となる。また、Ｘ軸の幅に比例して、Ｙ軸方向にも絶縁ゲート型電界効果トランジスタＭＦＥＴが基板方向に対して深くなるためゲート−ドレイン間容量ＣＧＤ２が大きくなる。これにより絶縁ゲート型電界効果トランジスタＭＦＥＴをセルフターンオンしやすくなり、よりサージ電圧を低減することが可能になる。
【００９６】
なお、各実施の形態において説明した半導体装置のスナバ回路等については、必要に応じて種々組み合わせることが可能である。
【００９７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９８】
ＢＤＬ：ベース拡散層
ＣＤＳ２、ＣＧＤ２、ＣＧＳ２、ＣＤＳ、ＣＧＤ、ＣＧＳ：容量
ＣＨ１，ＣＨ２：開口部
ＣＴＳ：コンタクト部
ＤＣＣ：Ｐ＋拡散層
ＤＥＬ：ドレイン電極
ＤＯＰ、ＤＯＰ１、ＤＯＰ２：ダイオードパッド
ＤＰＲ：ダイオードパッド領域
ＤＴＣ：ディープトレンチ  
ＤＴＣ１：第１ディープトレンチ
ＤＴＣ２：第２ディープトレンチ
ＥＦＲ：セル領域
ＧＥＰ：ゲートパッド
ＧＩＦ：裏面
ＧＰＲ：ゲートパッド領域
ＩＬＦ：層間絶縁膜
ＩＰＦ：保護絶縁膜
ＭＦＥＴ：絶縁ゲート型電界効果トランジスタ
ＮＣＬ：封止部
ＮＤＬ：ｎ型拡散層
ＮＥＬ：Ｎ型エピタキシャル層
ＮＰＳＢ：ｎ＋＋型基板
ＰＣＬ：ｐ型カラム層
ＰＤ１、ＰＤ２：ダイオード
ＰＤＬ：ｐ型拡散層
ＰＥＬ：Ｐ型エピタキシャル層
ＰＥＲ：周辺領域
ＰＲ１、ＰＲ２：フォトレジストパターン
ＰＳＤ：半導体装置
ＰＶＦ：パッシベーション膜
ＲＳＮＢ、ＲＧ：抵抗
ＳＤＬ：ソース拡散層
ＳＥＬ：ソース電極
ＳＥＰ：ソースパッド
ＳＮＣ：スナバ回路
ＳＮＲ：スナバ領域
ＳＵＢ：半導体基板
ＴＧＥＬ：トレンチゲート電極
ＴＰＦ：保護絶縁膜
ＴＲＣ：上面
ＺＯＦ：埋め込み絶縁体
ＺＯＦ１：第１埋め込み絶縁体
ＺＯＦ２：第２埋め込み絶縁体
【図１】
2020205381.tif 000003
【図２】
2020205381.tif 000004
【図３】
2020205381.tif 000005
【図４】
2020205381.tif 000006
【図５】
2020205381.tif 000007
【図６】
2020205381.tif 000008
【図７】
2020205381.tif 000009
【図８】
2020205381.tif 000010
【図９】
2020205381.tif 000011
【図１０】
2020205381.tif 000012
【図１１】
2020205381.tif 000013
【図１２】
2020205381.tif 000014
【図１３】
2020205381.tif 000015
【図１４】
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【図１５】
2020205381.tif 000017
【図１６】
2020205381.tif 000018
【図１７】
2020205381.tif 000019
【図１８】
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【図１９】
2020205381.tif 000021