(57)【要約】【課題】ＰＬＬ回路のリファレンスリークノイズや帯域内ノイズを低減して低ノイズ化を実現できる発振器等の提供。【解決手段】発振器４は、水晶振動子１０と回路装置２０を含み、回路装置２０は発振回路３０とＰＬＬ回路４０を含む。ＰＬＬ回路４０は、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫとの間の位相比較を行う位相比較回路４２と、位相比較の結果に基づいて、制御電圧ＶＣを生成する制御電圧生成回路４４と、制御電圧ＶＣに対応する周波数のクロック信号ＣＫＱを生成する電圧制御発振回路５０と、クロック信号ＣＫＱを分周してフィードバッククロック信号ＦＢＣＫを出力する分周回路５８を含む。そして水晶振動子１０の発振周波数ｆｘｔａｌが２００ＭＨｚ以上であり、且つ、位相比較回路４２の位相比較周波数ｆｐｆｄが２００ＭＨｚ以上となっている。【選択図】図１
2020088706.tif 000002
【特許請求の範囲】
【請求項１】
水晶振動子と、
前記水晶振動子に電気的に接続される回路装置と、
を含み、
前記回路装置は、
前記水晶振動子を発振させることで基準クロック信号を生成する発振回路と、
前記基準クロック信号が入力されるＰＬＬ回路と、
を含み、
前記ＰＬＬ回路は、
前記基準クロック信号とフィードバッククロック信号との間の位相比較を行う位相比較回路と、
前記位相比較の結果に基づいて、制御電圧を生成する制御電圧生成回路と、
前記制御電圧に対応する周波数のクロック信号を生成する電圧制御発振回路と、
前記クロック信号を分周して前記フィードバッククロック信号を出力する分周回路と、
を含み、
前記水晶振動子の発振周波数が２００ＭＨｚ以上であり、且つ、前記位相比較回路の位相比較周波数が２００ＭＨｚ以上であることを特徴とする発振器。
【請求項２】
請求項１に記載の発振器において、
前記ＰＬＬ回路は、
前記クロック信号の前記周波数を定める分周比データが入力され、前記分周比データに基づいてデルタシグマ変調を行い、前記分周回路の分周比を設定するデルタシグマ変調回路を含むことを特徴とする発振器。
【請求項３】
請求項２に記載の発振器において、
前記デルタシグマ変調回路の動作周波数は２００ＭＨｚ以上であることを特徴とする発振器。
【請求項４】
請求項２又は３に記載の発振器において、
前記デルタシグマ変調回路は、
前記デルタシグマ変調の演算を行う演算回路と、
前記演算回路の演算結果を保持する保持回路と、
を含み、
前記演算回路は、前記フィードバッククロック信号に同期して前記演算結果を出力し、
前記保持回路は、前記フィードバッククロック信号に同期して前記演算結果を保持し、保持した前記演算結果を前記分周回路に出力することを特徴とする発振器。
【請求項５】
請求項１乃至４のいずれか一項に記載の発振器において、
前記ＰＬＬ回路のループ帯域幅は０．５ＭＨｚよりも大きいことを特徴とする発振器。
【請求項６】
請求項１乃至５のいずれか一項に記載の発振器において、
前記電圧制御発振回路は、インダクターとキャパシターを有するＬＣ発振回路であり、
前記ＬＣ発振回路の前記インダクターが前記回路装置の金属配線層により構成されることを特徴とする発振器。
【請求項７】
請求項６に記載の発振器において、
前記水晶振動子及び前記回路装置が収容されるパッケージを含み、
前記回路装置の能動面が前記水晶振動子に対向するように、前記水晶振動子及び前記回路装置が前記パッケージ内に配置され、
前記インダクターは前記回路装置の前記能動面に設けられ、
前記インダクターと前記水晶振動子との間の距離が、１５０μｍ以上であることを特徴とする発振器。
【請求項８】
請求項６に記載の発振器において、
前記水晶振動子及び前記回路装置が収容されるパッケージを含み、
前記インダクターは前記回路装置の能動面に設けられ、
前記回路装置の前記能動面が前記水晶振動子に対向し、且つ、前記インダクターと前記水晶振動子とが、前記能動面に直交する方向での平面視において重ならないように、前記水晶振動子及び前記回路装置が前記パッケージ内に配置されることを特徴とする発振器。
【請求項９】
請求項６に記載の発振器において、
前記水晶振動子及び前記回路装置が収容されるパッケージを含み、
前記回路装置は、第１の辺と、前記第１の辺の反対辺である第２の辺を有し、
前記回路装置の能動面に直交する方向での平面視において、前記第１の辺が前記第２の辺に比べて前記水晶振動子に近い位置に配置され、前記水晶振動子が前記インダクターに比べて前記第１の辺に近い位置に配置され、前記インダクターが前記水晶振動子に比べて前記第２の辺に近い位置に配置されるように、前記水晶振動子及び前記回路装置が前記パッケージ内に配置されることを特徴とする発振器。
【請求項１０】
請求項６に記載の発振器において、
前記水晶振動子及び前記回路装置が収容されるパッケージと、
前記回路装置が実装される基板と、
を含み、
前記回路装置の能動面が前記基板に対向するように、前記回路装置が前記基板に実装され、
前記インダクターは前記回路装置の前記能動面に設けられ、
前記インダクターと前記基板との間の距離が、１５０μｍ以上であることを特徴とする発振器。
【請求項１１】
請求項１乃至１０のいずれか一項に記載の発振器において、
前記水晶振動子は、
振動部を有する圧電基板と、
前記圧電基板の第１の主面において前記振動部に対応する位置に設けられる第１の励振電極と、
前記圧電基板の第２の主面において前記振動部に対応する位置に設けられる第２の励振電極と、
前記圧電基板の前記第１の主面に設けられると共に前記第１の励振電極に電気的に接続され、前記第１の励振電極よりも厚膜の第１のリード電極と、
前記圧電基板の前記第２の主面に設けられると共に前記第２の励振電極に電気的に接続され、前記第２の励振電極よりも厚膜の第２のリード電極と、
を含むことを特徴とする発振器。
【請求項１２】
請求項１乃至１１のいずれか一項に記載の発振器を含むことを特徴とする電子機器。
【請求項１３】
請求項１乃至１１のいずれか一項に記載の発振器を含むことを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振器、電子機器及び移動体等に関する。
【背景技術】
【０００２】
ＰＬＬ回路は、基準クロック信号とフィードバック信号の位相比較を行うことで、基準クロック信号の周波数を逓倍した周波数のクロック信号を生成する。ＰＬＬ回路が生成するクロック信号を高精度にするために、ＰＬＬ回路に入力される基準クロック信号を、水晶振動子を用いて生成する場合がある。この場合に、ＰＬＬ回路に使用される水晶振動子としては、５０ＭＨｚ程度の発振周波数の振動子が用いられていた。例えば発振周波数を２倍にするダブラー回路を追加するなどの工夫を施したとしても、ＰＬＬ回路の位相比較周波数は１００〜１２０ＭＨｚ程度が最大であった。
【０００３】
例えば特許文献１にはデルタシグマ変調を行う周波数を過剰に高くすることなく、電圧制御発振回路の動作レンジを適切に設定可能なフラクショナル−Ｎ型のＰＬＬ回路が開示されている。このＰＬＬ回路では、ＰＬＬ回路に入力される基準クロック信号の周波数は１００ＭＨｚとなっており、ＰＬＬ回路の位相比較周波数は１００ＭＨｚとなっている。そして分周回路の分周比を例えば３４．２５に設定することで、３４２５ＭＨｚの周波数のクロック信号がＰＬＬ回路から出力される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−５９０２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら特許文献１のＰＬＬ回路では、位相比較周波数である１００ＭＨｚの周波数のリファレンスリークノイズや、位相比較周波数の１／２の周波数である５０ＭＨｚをピークとするＤＳＭ（Delta Sigma Modulator）ノイズが発生する。このようなリファレンスリークノイズやＤＳＭノイズが発生すると、ＰＬＬ回路が生成するクロック信号の低ノイズ化を阻害してしまう。
【課題を解決するための手段】
【０００６】
本発明の一態様は、水晶振動子と、前記水晶振動子に電気的に接続される回路装置と、を含み、前記回路装置は、前記水晶振動子を発振させることで基準クロック信号を生成する発振回路と、前記基準クロック信号が入力されるＰＬＬ回路と、を含み、前記ＰＬＬ回路は、前記基準クロック信号とフィードバッククロック信号との間の位相比較を行う位相比較回路と、前記位相比較の結果に基づいて、制御電圧を生成する制御電圧生成回路と、前記制御電圧に対応する周波数のクロック信号を生成する電圧制御発振回路と、前記クロック信号を分周して前記フィードバッククロック信号を出力する分周回路と、を含み、前記水晶振動子の発振周波数が２００ＭＨｚ以上であり、且つ、前記位相比較回路の位相比較周波数が２００ＭＨｚ以上である発振器に関係する。
【図面の簡単な説明】
【０００７】
【図１】本実施形態の発振器の構成例。
【図２】本実施形態の発振器の詳細な構成例。
【図３】ＰＬＬ回路の各定数の比較を示す図。
【図４】位相比較周波数とＰＬＬ回路のループ帯域内ノイズの関係を示す図。
【図５】ＤＳＭノイズとデルタシグマ変調の次数の関係を示す図。
【図６】位相比較周波数が４００ＭＨｚの場合のノイズ特性を模式的に示す図。
【図７】位相比較周波数が１００ＭＨｚの場合のノイズ特性を模式的に示す図。
【図８】デルタシグマ変調回路の構成例。
【図９】デルタシグマ変調回路の動作を説明する信号波形図。
【図１０】発振回路の構成例。
【図１１】ローパスフィルターの構成例。
【図１２】位相比較周波数とローパスフィルターのループ帯域幅とローパスフィルターの各定数の例。
【図１３】電圧制御発振回路の構成例。
【図１４】電圧制御発振回路のインダクター、キャパシターのレイアウト配置例。
【図１５】発振器の第１の構造例の断面図。
【図１６】発振器の第２の構造例の断面図。
【図１７】発振器の第２の構造例の平面図。
【図１８】発振器の第３の構造例の断面図。
【図１９】水晶振動子とインダクターの間の距離を変えて行った実験の説明図。
【図２０】水晶振動子とインダクターの間の距離を変えて行った実験の結果を示す図。
【図２１】水晶振動子の構造例。
【図２２】電子機器の構成例。
【図２３】移動体の構成例。
【発明を実施するための形態】
【０００８】
以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。
【０００９】
１．発振器
図１に本実施形態の発振器４の構成例を示す。発振器４は、回路装置２０と水晶振動子１０を含む。振動子である水晶振動子１０は回路装置２０に電気的に接続されている。例えば水晶振動子１０及び回路装置２０を収納するパッケージの内部配線、ボンディグワイヤー又は金属バンプ等を用いて、水晶振動子１０と回路装置２０は電気的に接続されている。
【００１０】
水晶振動子１０は、電気的な信号により機械的な振動を発生する圧電振動素子であり、水晶振動片により実現できる。具体的には水晶振動子１０は、カット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片により実現できる。なお水晶振動子１０を有する発振器４は、ＳＰＸＯ（Simple Packaged Crystal Oscillator）であってもよいし、恒温槽を備えない温度補償型発振器（ＴＣＸＯ）や、恒温槽を備える恒温槽型発振器（ＯＣＸＯ）であってもよい。
【００１１】
回路装置２０は、ＩＣ（Integrated Circuit）と呼ばれる集積回路装置である。例えば回路装置２０は、半導体プロセスにより製造されるＩＣであり、半導体基板上に回路素子が形成された半導体チップである。回路装置２０は発振回路３０とＰＬＬ回路４０を含む。なお回路装置２０は、発振回路３０、ＰＬＬ回路４０以外の回路ブロックを有していてもよい。
【００１２】
発振回路３０は、水晶振動子１０を発振させることで基準クロック信号ＲＦＣＫを生成する。即ち発振回路３０は水晶振動子１０を振動させて発振信号である基準クロック信号ＲＦＣＫを生成する。例えば水晶振動子１０の発振の周波数をｆｘｔａｌとした場合に、基準クロック信号ＲＦＣＫの周波数もｆｘｔａｌになる。なお発振回路３０にダブラー回路などを設けてもよく、この場合には基準クロック信号ＲＦＣＫの周波数は例えば２×ｆｘｔａｌになる。例えば回路装置２０は、第１、第２の振動子接続用の端子を含み、回路装置２０の外付け部品である水晶振動子１０の一端である第１の端子電極が第１の振動子接続用の端子に接続され、水晶振動子１０の他端である第２の端子電極が第２の振動子接続用の端子に接続される。第１、第２の振動子接続用の端子は、例えば回路装置２０のパッドである。発振回路３０は、第１の振動子接続用の端子と第２の振動子接続用の端子の間に設けられた発振用の駆動回路などを含む。発振回路３０の詳細な構成例について後述する。
【００１３】
ＰＬＬ回路４０は、基準クロック信号ＲＦＣＫが入力される。そしてＰＬＬ（Phase Locked Loop）の動作を行う。例えばＰＬＬ回路４０は、基準クロック信号ＲＦＣＫの周波数を逓倍した周波数のクロック信号ＣＫＱを生成する。即ち基準クロック信号ＲＦＣＫに位相同期した高精度のクロック信号ＣＫＱを生成する。ＰＬＬ回路４０は、位相比較回路４２と、制御電圧生成回路４４と、電圧制御発振回路５０と、分周回路５８を含む。
【００１４】
位相比較回路４２は、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫとの間の位相比較を行う。例えば位相比較回路４２は、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫの位相を比較し、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫの位相差に応じた信号ＣＱを位相比較結果の信号として出力する。位相差に応じた信号ＣＱは、例えば位相差に比例したパルス幅のパルス信号である。
【００１５】
制御電圧生成回路４４は、位相比較回路４２での位相比較の結果に基づいて、制御電圧ＶＣを生成する。例えば制御電圧生成回路４４は、位相比較回路４２からの位相比較結果の信号ＣＱに基づいて、チャージポンプ動作やフィルター処理を行って、電圧制御発振回路５０の発振を制御する制御電圧ＶＣを生成する。
【００１６】
ＶＣＯ（Voltage controlled oscillator）である電圧制御発振回路５０は、制御電圧ＶＣに対応する周波数のクロック信号ＣＫＱを生成する。例えば制御電圧生成回路４４からの制御電圧ＶＣに基づいて発振動作を行って、クロック信号ＣＫＱを生成する。例えば電圧制御発振回路５０は、制御電圧ＶＣに応じて変化する周波数のクロック信号ＣＫＱを発振動作により生成する。一例としては、電圧制御発振回路５０は、バラクターなどの可変容量素子を有し、この可変容量素子の容量が制御電圧ＶＣに基づいて変化することで、電圧制御発振回路５０の発振動作により生成される発振信号であるクロック信号ＣＫＱの周波数が変化する。
【００１７】
分周回路５８は、クロック信号ＣＫＱを分周してフィードバッククロック信号ＦＢＣＫを出力する。例えば分周回路５８は、クロック信号ＣＫＱの周波数を、分周比データにより設定される分周比で分周した周波数の信号を、フィードバッククロック信号ＦＢＣＫとして出力する。例えば電圧制御発振回路５０の発振の周波数をｆｖｃｏとし、分周回路５８を分周動作の分周比をＤＩＶとした場合に、フィードバッククロック信号ＦＢＣＫの周波数は、ｆｖｃｏ／ＤＩＶになる。そして位相比較回路４２は、前述のように、発振回路３０からの基準クロック信号ＲＦＣＫと、分周回路５８からのフィードバッククロック信号ＦＢＣＫの位相比較を行う。例えば位相比較回路４２は、位相比較周波数ｆｐｆｄで位相比較動作を行う。位相比較周波数ｆｐｆｄは、例えばフィードバッククロック信号ＦＢＣＫの周波数と同一であり、ｆｐｆｄ＝ｆｖｃｏ／ＤＩＶである。
【００１８】
そして本実施形態では、水晶振動子１０の発振周波数ｆｘｔａｌが２００ＭＨｚ以上であり、且つ、位相比較回路４２の位相比較周波数ｆｐｆｄが２００ＭＨｚ以上となっている。例えば一般に使用される汎用的な水晶振動子は５０ＭＨｚ程度の発振周波数となっているが、本実施形態の水晶振動子１０は、例えば後述の図２１に示すような構造等を用いることで、２００ＭＨｚ以上の発振周波数ｆｘｔａｌで発振する。例えば励振電極の膜厚を薄くする一方で、振動には無関係なリード電極や端子電極の膜厚を厚くする。これにより膜抵抗を低くし、ＣＩ（Crystal Impedanse）の値を改善することで、２００ＭＨｚ以上となる発振周波数ｆｘｔａｌを実現する。なお発振周波数ｆｘｔａｌは、例えば高調波モードではなく基本波モードでの発振周波数である。具体的には発振周波数ｆｘｔａｌは、例えば厚みすべり振動の基本波モードの発振周波数である。また位相比較周波数ｆｐｆｄは、位相比較回路４２の位相比較動作の周期に対応する周波数であり、例えば基準クロック信号ＲＦＣＫやフィードバッククロック信号ＦＢＣＫの周波数に対応する。なお例えば発振回路３０に発振周波数のダブラー回路などを設けた場合には、基準クロック信号ＲＦＣＫの周波数は、発振周波数ｆｘｔａｌとは一致しなくなり、例えば発振周波数ｆｘｔａｌの２倍の周波数などになる。
【００１９】
図２に本実施形態の発振器４の詳細な構成例を示す。図２では、回路装置２０は、発振回路３０、ＰＬＬ回路４０に加えて、出力回路８０、処理回路９０、インターフェース回路９２を含む。またＰＬＬ回路４０は、位相比較回路４２、制御電圧生成回路４４、電圧制御発振回路５０、分周回路５８に加えて、デルタシグマ変調回路６０を含む。即ちＰＬＬ回路４０は、いわゆるフラクショナル−Ｎ型のＰＬＬ回路になっている。デルタシグマ変調回路６０は、分周比データが入力され、分周比データに基づいてデルタシグマ変調を行い、分周回路５８の分周比を設定する。分周比データは例えば処理回路９０により設定される。分周比データは、クロック信号ＣＫＱの周波数を定めるデータである。例えば分周比データは、ＰＬＬ回路４０の分周比を設定するためのデータである。なお発振器４は図２の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００２０】
ＰＬＬ回路４０の位相比較回路４２は、基準クロック信号ＲＦＣＫとフィードバッククロック信号ＦＢＣＫの位相を比較し、位相差に応じた信号ＣＱを出力する。制御電圧生成回路４４は、位相差に応じた信号ＣＱに基づき制御電圧ＶＣを生成する。具体的には制御電圧生成回路４４はチャージポンプ回路４６とローパスフィルター４８を含む。例えば位相比較回路４２は、位相の比較結果であるアップ信号又はダウン信号を信号ＣＱとして出力する。チャージポンプ回路４６は、位相比較回路４２からのアップ信号又はダウン信号である信号ＣＱを出力電流に変換する。即ち、矩形の電圧パルスであるアップ信号とダウン信号を、矩形の電流パルスである出力電流に変換する。例えばチャージポンプ回路４６は、アップ信号が入力された場合には正の電流パルスを出力し、ダウン信号が入力された場合には負の電流パルスを出力する。ローパスフィルター４８は、チャージポンプ回路４６の出力信号の平滑化を行って、電圧制御発振回路５０の発振周波数を制御する制御電圧ＶＣを生成して電圧制御発振回路５０に出力する。具体的にはローパスフィルター４８は、チャージポンプ回路４６の出力電流を電流電圧変換すると共にフィルター処理を行う。ローパスフィルター４８の出力電圧である制御電圧ＶＣは、アップ信号が出力された場合には上昇し、ダウン信号が出力された場合には下降する。ローパスフィルター４８は例えば３次や４次のＲＣフィルターにより実現できる。即ち抵抗及びキャパシターを用いたパッシブのＲＣフィルターにより実現できる。なおローパスフィルター４８は受動素子としてインダクターを用いたパッシブフィルターであってもよい。
【００２１】
ローパスフィルター４８からの制御電圧ＶＣが電圧制御発振回路５０に入力されることで、バラクター等により実現される可変容量素子の容量が変化して、電圧制御発振回路５０の発振周波数が制御される。そして制御電圧ＶＣにより設定される周波数ｆｖｃｏのクロック信号ＣＫＱが分周回路５８や出力回路８０に出力される。
【００２２】
そして本実施形態では分周回路５８とデルタシグマ変調回路６０とによりフラクショナル分周器が構成される。フラクショナル分周器は、ＰＬＬ回路４０の逓倍率の逆数を分周比としてクロック信号ＣＫＱを分周し、分周後のクロック信号をフィードバッククロック信号ＦＢＣＫとして位相比較回路４２に出力する。デルタシグマ変調回路６０は、分周比の小数部の値をデルタシグマ変調して、整数である変調値を生成する。例えばデルタシグマ変調回路６０は３次や４次のデルタシグマ変調処理を行う。そして分周比の整数部の値と変調値の加算値が、分周比の設定値として分周回路５８に設定される。これによりフラクショナル−Ｎ型のＰＬＬ回路４０が実現される。
【００２３】
具体的には、デルタシグマ変調回路６０は、例えばフィードバッククロック信号ＦＢＣＫに基づいて動作し、分数分周比Ｌ／Ｍを積分して量子化するデルタシグマ変調を行い、デルタシグマ変調信号を生成する。そしてデルタシグマ変調回路６０は、デルタシグマ変調信号と整数分周比Ｎとを加減算する処理を行い、加減算後の出力信号が分周回路５８に入力される。この加減算後の出力信号は、整数分周比Ｎの付近の範囲の複数の整数分周比が時系列に変化し、その時間平均値はＮ＋Ｌ／Ｍに一致する。このＮ＋Ｌ／Ｍが、処理回路９０からの分周比データにより設定される。例えば前述したように、クロック信号ＣＫＱの周波数をｆｖｃｏとし、基準クロック信号ＲＦＣＫ及びフィードバッククロック信号ＦＢＣＫの周波数である位相比較周波数をｆｐｆｄとする。この場合に、基準クロック信号ＲＦＣＫの位相とフィードバッククロック信号ＦＢＣＫの位相が同期した定常状態では、ｆｖｃｏ＝（Ｎ＋Ｌ／Ｍ）×ｆｐｆｄの関係式が成り立つ。このような構成のフラクショナル−Ｎ型のＰＬＬ回路４０を用いることで、Ｎ＋Ｌ／Ｍで表される分周比で基準クロック信号ＲＦＣＫを逓倍したクロック信号ＣＫＱを生成できるようになる。
【００２４】
出力回路８０は、ＰＬＬ回路４０からのクロック信号ＣＫＱが入力される。そしてＬＶＤＳ（Low Voltage Differential Signaling）、ＰＥＣＬ（Positive Emitter Coupled Logic）、ＨＣＳＬ（High Speed Current Steering Logic）、又は差動のＣＭＯＳ（Complementary MOS）などの信号形式で、クロック信号ＣＫＱを回路装置２０の外部に出力する。例えば出力回路８０は、ＬＶＤＳ、ＰＥＣＬ、ＨＣＳＬ及びＣＭＯＳの全ての信号形式でクロック信号ＣＫＱを出力可能な回路であってもよい。この場合には出力回路８０は、処理回路９０により設定された信号形式でクロック信号ＣＫＱを出力することになる。
【００２５】
処理回路９０は、回路装置２０の種々の制御処理や設定処理を行う。例えば処理回路９０は、回路装置２０の各回路ブロックの制御処理を行う。また処理回路９０が、温度補償処理、エージング補正処理、或いはデジタルフィルター処理などのデジタル信号処理を行ってもよい。温度補償処理を行う場合には、例えば温度センサーを設け、処理回路９０が、温度センサーからの温度検出情報に基づいて、発振周波数の温度特性を補償する温度補償処理を行い、発振周波数を制御するための周波数制御データを出力する。具体的には処理回路９０は、温度に応じて変化する温度検出データと、近似関数の係数である温度補償係数のデータに基づいて、温度変化による発振周波数の変動をキャンセル又は抑制するための温度補償処理を行う。処理回路９０は、ゲートアレイ等の自動配置配線によるＡＳＩＣ（Application Specific Integrated Circuit）の回路により実現できる。或いは処理回路９０を、ＤＳＰ（Digital Signal Processor）、ＣＰＵ（Central Processing Unit）などのプロセッサーにより実現してもよい。
【００２６】
インターフェース回路９２は、Ｉ２Ｃ（Inter Integrated Circuit）、ＳＰＩ（Serial Peripheral Interface）などのインターフェースを実現する回路である。即ちインターフェース回路９２は、発振器４の外部デバイスとの間のインターフェース処理を行う。
【００２７】
そして図２の発振器４においても、水晶振動子１０の発振周波数ｆｘｔａｌは２００ＭＨｚ以上であり、位相比較回路４２の位相比較周波数ｆｐｆｄは２００ＭＨｚ以上になっている。具体的には水晶振動子１０は、例えば後述の図２１に示すような構造によりｆｘｔａｌ＝４００ＭＨｚの基本波モードの発振周波数で発振する振動子となっている。発振回路３０は、後述の図１０に示すような構成により４００ＭＨｚの発振動作が可能な回路となっている。位相比較回路４２は４００ＭＨｚ以上の位相比較動作が可能な回路になっており、チャージポンプ回路４６も４００ＭＨｚ以上のチャージポンプ動作が可能な回路になっている。これにより位相比較周波数ｆｐｆｄ＝４００ＭＨｚが実現される。ローパスフィルター４８は、例えば後述の図１１に示すような３次のパッシブのＲＣフィルターの回路になっている。電圧制御発振回路５０は、後述の図１３に示すようなＬＣ発振回路の回路構成とすることで、ｆｖｃｏ＝５８５０ＭＨｚのＶＣＯの発振動作を行う。分周回路５８の分周比ＤＩＶは平均で１４．６２５の分周動作を行う。具体的にはデルタシグマ変調回路６０のデルタシグマ変調により１１〜１８の範囲で分周比が変遷する。デルタシグマ変調回路６０は、４００ＭＨｚの動作周波数で動作し、３次のデルタシグマ変調処理を行う。ＰＬＬ回路４０のループ帯域幅は２ＭＨｚである。ループ帯域幅は、ループ帯域の周波数範囲の上限の周波数であり、ＰＬＬ回路４０のループフィルター特性のカットオフ周波数に対応する。ＰＬＬ回路４０のループ帯域幅は、ローパスフィルター４８のカットオフ周波数に加えて、電圧制御発振回路５０の回路特性やＰＬＬ回路４０の逓倍数などを要因として決まる。
【００２８】
さて、一般的に位相ノイズ計測のオフセット周波数の仕様の範囲は１００ＭＨｚ以下の計測範囲である。即ち位相ノイズの計測機器は、キャリアの周波数に対するオフセット周波数が０〜１００ＭＨｚの範囲までしか測定できない機器が殆どであり、通信規格における位相ジッターの測定周波数範囲であるオフセット周波数範囲は１００ＭＨｚ以下となっている。例えば１０Ｇ  Ｇｉｇａｂｉｔ  Ｅｔｈｅｒｎｅｔのオフセット周波数範囲は１．８７５ＭＨｚ〜２０ＭＨｚであり、Ｆｉｂｅｒ  Ｃｈａｎｎｅｌのオフセット周波数範囲は０．６３７ＭＨｚ〜１０ＭＨｚである。またＳＯＮＥＴ／ＳＤＨのオフセット周波数範囲は、１２ＫＨｚ〜５ＭＨｚ、１２ＫＨｚ〜２０ＭＨｚ又は２０ＫＨｚ〜８０ＭＨｚである。これらの各通信規格において、各オフセット周波数範囲での位相ジッターを計測機器が計測することになる。
【００２９】
例えば図２のフラクショナル−Ｎ型のＰＬＬ回路４０の場合には、デルタシグマ変調を利用して分解能の高いＰＬＬ動作を実現しているが、位相比較周波数ｆｐｆｄは、デルタシグマ変調回路６０の動作周波数となっている。このため後述の図５に示すように、位相比較周波数ｆｐｆｄの１／２であるｆｒｅｆ×０．５の周波数をピークとするＤＳＭノイズが発生する。また図１、図２のＰＬＬ回路４０では、位相比較周波数ｆｐｆｄの成分が、リファレンスリークノイズとなってＰＬＬ回路４０の出力に漏れやすい。また基準クロック信号ＲＦＣＫの周波数＝位相比較周波数ｆｐｆｄに対する、電圧制御発振回路５０のＶＣＯの周波数ｆｖｃｏの比を、ＰＬＬ回路４０の逓倍数と呼ぶが、逓倍数＝ｆｖｃｏ／ｆｐｆｄが大きいほど、ＰＬＬ回路４０の帯域内ノイズは大きくなる。
【００３０】
上述したＤＳＭノイズ、リファレンスリークノイズ、帯域内ノイズなどのノイズは、位相比較周波数ｆｐｆｄが低くなるほどノイズ性能が悪化し、低ノイズ化の妨げとなる。このため低ノイズを実現するためには、位相比較周波数ｆｐｆｄをできるだけ高くしてＰＬＬ回路４０を動作させることが望ましい。
【００３１】
しかしながら、ＰＬＬ回路４０の基準クロック信号ＲＦＣＫの生成に用いられる汎用の水晶振動子１０は、一般的には、基本波モードで５０ＭＨｚ程度の周波数での発振が上限であった。また３次高調波モードであっても、１００〜１２０ＭＨｚ程度の周波数での発振が限界であった。従って、ｆｐｆｄ又はｆｐｆｄ／２の周波数の周辺にノイズが発生してしまい、ＰＬＬ回路４０の低ノイズ化の限界に達していた。
【００３２】
そこで本実施形態では、基準クロック信号ＲＦＣＫを生成する水晶振動子１０の発振周波数ｆｘｔａｌを２００ＭＨｚ以上にする。また位相比較周波数ｆｐｆｄを２００ＭＨｚ以上にして図１、図２のＰＬＬ回路４０を動作させる。発振回路３０にダブラー回路等を設けない場合には、通常はｆｐｆｄ＝ｆｘｔａｌになる。なお、発振回路３０にダブラー回路等を設けた場合には、例えばｆｐｆｄ≧２×ｆｘｔａｌになる。また図２のフラクショナル−Ｎ型のＰＬＬ回路４０の場合には、デルタシグマ変調回路６０の動作周波数も２００ＭＨｚ以上にする。
【００３３】
例えば本実施形態では、デルタシグマ変調回路６０はフィードバッククロック信号ＦＢＣＫに基づき動作しており、位相比較周波数ｆｐｆｄはデルタシグマ変調回路６０の動作周波数になっている。従って、位相比較周波数ｆｐｆｄを２００ＭＨｚ以上というように高くすることで、位相比較周波数ｆｐｆｄの１／２であるｆｄｓｍ＝ｆｒｅｆ×０．５の周波数をピークとするＤＳＭノイズは、１００ＭＨｚ以上の周波数帯域に追いやられるようになる。そして前述したように位相ノイズの計測範囲は１００ＭＨｚより低い計測範囲である。従って、ＤＳＭノイズが現れる周波数は、位相ノイズの計測範囲外になり、位相ノイズについての仕様、規格を遵守できるようになり、低ノイズ化を実現できる。即ち、計測範囲外となる高い周波数の位相ノイズは、ＰＬＬ回路４０のループ帯域によるフィルター特性により十分に低減でき、発振器４の実動作においても低ノイズ化に悪影響を及ぼさないと考えられるからである。なお本実施形態ではループ帯域によるフィルター特性を、適宜、ループフィルター特性と記載する。ループフィルター特性は、ＰＬＬループにおけるループフィルターの周波数特性である。
【００３４】
また位相比較周波数ｆｐｆｄの成分が、リファレンスリークノイズとなって、ＰＬＬ回路４０の出力に漏れたとしても、位相比較周波数ｆｐｆｄを２００ＭＨｚ以上というように高くすることで、リファレンスリークノイズも位相ノイズの計測範囲外になり、位相ノイズについての仕様、規格を遵守できるようになる。例えばリファレンスリークノイズも、ＰＬＬ回路４０のループフィルター特性により十分に低減でき、発振器４の実動作においても問題とならないノイズになるため、低ノイズ化を実現できる。
【００３５】
また位相比較周波数ｆｐｆｄを２００ＭＨｚ以上というように高くすることで、ＰＬＬ回路４０の逓倍数であるｆｖｃｏ／ｆｐｆｄは小さくなる。例えば逓倍数が大きくなると、ＰＬＬ回路４０の帯域内ノイズが増加するが、位相比較周波数ｆｐｆｄを２００ＭＨｚ以上というように高くして、逓倍数であるｆｖｃｏ／ｆｐｆｄを小さくすれば、ＰＬＬ回路４０の帯域内ノイズが小さくなり、ＰＬＬ回路４０の低ノイズ化を実現できる。
【００３６】
また位相比較周波数ｆｐｆｄを２００ＭＨｚ以上というように高くすることで、本来はＰＬＬ回路４０において除去すべきリファレンスリークノイズが現れる周波数（ｆｐｆｄ）や、ＤＳＭノイズが現れる周波数（０．５×ｆｐｆｄ）を、十分に高くすることが可能になる。これにより、ＰＬＬ回路４０のループ帯域幅を決めるローパスフィルター４８のカットオフ周波数を高い周波数に設定できるようになる。このようにローパスフィルター４８のカットオフ周波数を高い周波数に設定できることで、ローパスフィルター４８のカットオフ周波数を決めるローパスフィルター４８のキャパシターの容量値又は抵抗の抵抗値を小さくすることが可能になる。そして、これらの容量値又は抵抗値を小さくすることで、ローパスフィルター４８のキャパシター又は抵抗のレイアウト面積を小さくでき、回路装置２０の小面積化を実現できるようになる。
【００３７】
図３はＰＬＬ回路の各定数の比較を示す図である。ここでは発振回路３０にダブラー回路を用いておらず、位相比較周波数ｆｐｆｄと発振周波数ｆｘｔａｌは、ｆｐｆｄ＝ｆｘｔａｌとなっている。
【００３８】
ｆｐｆｄ＝ｆｘｔａｌ＝１００ＭＨｚの場合に、電圧制御発振回路５０の発振の周波数ｆｖｃｏを５８５０ＭＨｚとすると、分周回路５８の分周比ＤＩＶの平均は５８．５になる。例えばＤＩＶ＝ＮＮ＝ｆｖｃｏ／ｆｐｆｄの関係式が成り立つ。ここでＮＮは逓倍数を表す。そして位相比較周波数がｆｐｆｄ＝１００ＭＨｚであるため、リファレンスリークノイズの周波数は、ｆｌｅａｋ＝ｆｐｆｄ＝１００ＭＨｚとなり、ＤＳＭノイズの周波数は、ｆｄｓｍ＝ｆｐｆｄ×０．５＝５０ＭＨｚになる。またＰＬＬ回路４０のループ帯域幅ｆｂｗを、ｆｂｗ＝ｆｐｆｄ／２００とすると、ｆｂｗ＝０．５ＭＨｚになる。
【００３９】
またｆｐｆｄ＝ｆｘｔａｌ＝２００ＭＨｚの場合に、周波数ｆｖｃｏを５８５０ＭＨｚとすると、分周比ＤＩＶの平均は２９．２５になる。そして位相比較周波数がｆｐｆｄ＝２００ＭＨｚであるため、リファレンスリークノイズの周波数は、ｆｌｅａｋ＝ｆｐｆｄ＝２００ＭＨｚとなり、ＤＳＭノイズの周波数は、ｆｄｓｍ＝ｆｐｆｄ×０．５＝１００ＭＨｚになる。またＰＬＬ回路４０のループ帯域幅は、ｆｂｗ＝ｆｐｆｄ／２００＝１．０ＭＨｚになる。
【００４０】
またｆｐｆｄ＝ｆｘｔａｌ＝４００ＭＨｚの場合に、周波数ｆｖｃｏを５８５０ＭＨｚとすると、分周比ＤＩＶの平均は１４．６２５になる。そして位相比較周波数がｆｐｆｄ＝４００ＭＨｚであるため、リファレンスリークノイズの周波数は、ｆｌｅａｋ＝ｆｐｆｄ＝４００ＭＨｚとなり、ＤＳＭノイズの周波数は、ｆｄｓｍ＝ｆｐｆｄ×０．５＝２００ＭＨｚになる。またＰＬＬ回路４０のループ帯域幅は、ｆｂｗ＝ｆｐｆｄ／２００＝２．０ＭＨｚになる。
【００４１】
図３においてｆｐｆｄ＝２００ＭＨｚの場合には、ｆｐｆｄ＝１００ＭＨｚの場合に比べて、分周比ＤＩＶに対応する逓倍数ＮＮが５８．５から２９．２５というように小さくなる。このように逓倍数ＮＮが小さくなることで、上述したようにＰＬＬ回路４０の帯域内ノイズが小さくなり、低ノイズ化を実現できるようになる。またｆｐｆｄ＝４００ＭＨｚにすれば、逓倍数ＮＮが１４．６２５となって更に小さくなるため、ＰＬＬ回路４０の帯域内ノイズを低くでき、更なる低ノイズ化を実現できるようになる。
【００４２】
またｆｐｆｄ＝２００ＭＨｚの場合には、ｆｐｆｄ＝１００ＭＨｚの場合に比べて、リファレンスリークノイズの周波数ｆｌｅａｋが１００ＭＨｚから２００ＭＨｚというように高い周波数になり、ＤＳＭノイズの周波数も５０ＭＨｚから１００ＭＨｚというように高い周波数になる。このようにｆｌｅａｋ、ｆｄｓｍが１００ＭＨｚ以上の高い周波数になることで、リファレンスリークノイズ、ＤＳＭノイズが位相ノイズの計測範囲外になり、ＰＬＬ回路４０のループフィルター特性により十分に低減できるようになるため、低ノイズ化を実現できる。またｆｐｆｄ＝４００ＭＨｚにすれば、リファレンスリークノイズの周波数が４００ＭＨｚになり、ＤＳＭノイズの周波数が２００ＭＨｚになるというように、ｆｌｅａｋ、ｆｄｓｍが更に高い周波数になる。従って、リファレンスリークノイズ、ＤＳＭノイズが、ＰＬＬ回路４０のループフィルター特性により更に低減できるようになるため、更なる低ノイズ化を実現できる。
【００４３】
またｆｐｆｄ＝２００ＭＨｚの場合には、ｆｐｆｄ＝１００ＭＨｚの場合に比べて、ＰＬＬ回路４０のループ帯域幅ｆｂｗを、０．５ＭＨｚから１．０ＭＨｚというように増加できるようになる。ＰＬＬ回路４０のループ帯域幅ｆｂｗが増加すると、ＰＬＬ回路４０のローパスフィルター４８のカットオフ周波数を高い周波数に設定できるようになり、ローパスフィルター４８のカットオフ周波数を決めるローパスフィルター４８のキャパシターの容量値又は抵抗の抵抗値を小さくすることが可能になる。これにより、ローパスフィルター４８のキャパシター又は抵抗のレイアウト面積を小さくでき、回路装置２０の小面積化を実現できるようになる。またｆｐｆｄ＝４００ＭＨｚにすれば、ＰＬＬ回路４０のループ帯域幅ｆｂｗを、２．０ＭＨｚというように増加できるようになる。従って、ローパスフィルター４８のカットオフ周波数を更に高い周波数に設定できるようになり、ローパスフィルター４８のキャパシターの容量値又は抵抗の抵抗値を更に小さくすることが可能になる。これにより、回路装置２０の更なる小面積化を実現できるようになる。
【００４４】
なおＰＬＬ回路４０のループ帯域内ノイズは下式（１）のような理論式により表すことができる。
【００４５】
Ｌin-band（ｆｍ）＝Ｌ（ｆｍ）＋２０×ｌｏｇ１０ｆｖｃｏ−１０×ｌｏｇ１０ｆｒｅｆ  （１）
上式（１）において、Ｌin-band（ｆｍ）が帯域内ノイズであり、ｆｖｃｏが、ＶＣＯである電圧制御発振回路５０の発振の周波数である。またｆｒｅｆは基準クロック信号ＲＦＣＫの周波数であり、ｆｒｅｆ＝ｆｐｆｄである。上式（１）から明らかなように、ｆｖｃｏが同じまま、逓倍数ＮＮが１／４倍になってｆｒｅｆが４倍になると、上式（１）の右辺の第３項が−１０×ｌｏｇ１０（４）＝−６ｄＢｃ／Ｈｚとなる。従って、ＰＬＬ回路４０のループ帯域内ノイズが−６ｄＢｃ／Ｈｚ程度改善するようになる。即ち図３において、位相比較周波数ｆｐｆｄを１００ＭＨｚから４００ＭＨｚというように４倍にし、逓倍数ＮＮを５８．５から１４．６２５というように１／４倍にすることで、ＰＬＬ回路４０のループ帯域内ノイズが−６ｄＢｃ／Ｈｚ程度改善する。即ち位相比較周波数ｆｐｆｄを上昇させて、逓倍数ＮＮを小さくすることで、ループ帯域内ノイズを改善できる。
【００４６】
図４は位相比較周波数ｆｐｆｄとＰＬＬ回路４０のループ帯域内ノイズの関係を示す図である。横軸がオフセット周波数であり、縦軸がＰＬＬ回路４０の約１ＭＨｚ以下のループ帯域内ノイズである位相ノイズである。図４に示すように、位相比較周波数ｆｐｆｄが２００ＭＨｚの場合には、１００ＭＨｚの場合に比べて、ＰＬＬ回路４０のループ帯域内ノイズが低くなっており、大幅に改善されている。また位相比較周波数ｆｐｆｄを４００ＭＨｚにすると、ループ帯域内ノイズが更に低くなって改善される。
【００４７】
図５はＤＳＭノイズとデルタシグマ変調の次数の関係を示す図である。横軸がオフセット周波数であり、縦軸が位相ノイズである。図５に示すように、ＤＳＭノイズは、ｆｄｓｍ＝ｆｐｆｄ×０．５の周波数にピークを有する。従って、位相比較周波数ｆｐｆｄを２００ＭＨｚ以上にすれば、ＤＳＭノイズのピークの周波数であるｆｄｓｍ＝ｆｐｆｄ×０．５は、１００ＭＨｚ以上になって位相ノイズの計測範囲外になり、ＰＬＬ回路４０のループフィルター特性により十分に低減できるようになる。また図５に示すようにデルタシグマ変調の次数が高くなるほど、ノイズシェーピング効果が上昇する。従って、デルタシグマ変調回路６０でのデルタシグマ変調の次数を高くすることで、ＰＬＬ回路４０のループフィルター特性により、ＤＳＭノイズを十分に低減できるようになる。但しデルタシグマ変調の次数を変えても、ＤＳＭノイズのピークの周波数であるｆｄｓｍ＝ｆｐｆｄ×０．５は変わらない。従って、位相比較周波数ｆｐｆｄを高くするほど、ＤＳＭノイズのピークの周波数であるｆｄｓｍも高くなり、ＰＬＬ回路４０のループフィルター特性により低減されやすくなり、結果的にＰＬＬ回路４０の低ノイズ化を実現できるようになる。
【００４８】
またリファレンスリークノイズを低減するためには、ＰＬＬ回路４０のループ帯域幅ｆｂｗを、位相比較周波数ｆｐｆｄの１／１００程度以下にすることが望ましい。即ちｆｂｗ≦ｆｐｆｄ／１００とする。しかしながら、ＰＬＬ回路４０のループ帯域幅ｆｂｗをむやみに下げると、ＰＬＬ回路４０の安定性が悪くなり、ロック時間が長くなってしまうなどのデメリットも発生する。そこで位相比較周波数ｆｐｆｄを高くすることで、リファレンスリークノイズの周波数ｆｌｅａｋを高周波帯域に持ち上げ、ある程度、ＰＬＬ回路４０のループ帯域幅ｆｂｗを増加してもＰＬＬ回路４０の系が安定になるような自由度を与えることが望ましい。またリファレンスリークノイズの周波数ｆｌｅａｋを高くすることで、ＰＬＬ回路４０のループフィルター特性によりリファレンスリークノイズが低減されやすくなり、結果的にＰＬＬ回路４０の低ノイズ化を実現できる。
【００４９】
図６は位相比較周波数ｆｐｆｄが４００ＭＨｚの場合のＰＬＬ回路４０のノイズ特性を模式的に示す図であり、図７は位相比較周波数ｆｐｆｄが１００ＭＨｚの場合のノイズ特性を模式的に示す図である。図６、図７において横軸がオフセット周波数であり、ログスケールになっている。また縦軸が位相ノイズである。またＲＭＮは位相ノイズ計測範囲であり、位相ノイズ計測範囲ＲＭＮは１００ＭＨｚ以下となっている。
【００５０】
位相比較周波数が４００ＭＨｚである図６では、Ａ１に示すＰＬＬ回路４０のループ帯域でのノイズ量ＮＺ１が、位相比較周波数が１００ＭＨｚである図７のＢ１に示すループ帯域でのノイズ量ＮＺ２よりも小さくなっている。具体的にはノイズ量が約６ｄＢｃ／Ｈｚだけ低減されている。即ち、図３や上式（１）で説明したように、ｆｐｆｄ＝４００ＭＨｚとすることで、ｆｐｆｄ＝１００ＭＨｚの場合に比べて、ＰＬＬ回路４０の逓倍数が１／４倍になり、これによりＰＬＬ回路４０の帯域内ノイズを約６ｄＢｃ／Ｈｚだけ低下できる。
【００５１】
また位相比較周波数ｆｐｆｄが４００ＭＨｚである図６では、Ａ２に示すようにＤＳＭノイズのピークの周波数であるｆｄｓｍは約２００ＭＨｚであり、１００ＭＨｚを上限とする位相ノイズ計測範囲ＲＭＮ外になっており、ＰＬＬ回路４０のループフィルター特性により十分に低減されている。一方、位相比較周波数ｆｐｆｄが１００ＭＨｚである図７では、Ｂ２に示すように、ＤＳＭノイズのピークの周波数であるｆｄｓｍは、位相ノイズ計測範囲ＲＭＮ内になっており、ＰＬＬ回路４０のループフィルター特性では十分に低減できないノイズとなっている。
【００５２】
また位相比較周波数ｆｐｆｄが４００ＭＨｚである図６では、Ａ３に示すようにリファレンスリークノイズの周波数ｆｌｅａｋは約４００ＭＨｚであり、位相ノイズ計測範囲ＲＭＮ外になっており、ＰＬＬ回路４０のループフィルター特性により十分に低減されている。一方、位相比較周波数ｆｐｆｄが１００ＭＨｚである図７では、Ｂ３に示すように、リファレンスリークノイズの周波数ｆｌｅａｋは、位相ノイズ計測範囲ＲＭＮ内になっており、ＰＬＬ回路４０のループフィルター特性では十分に低減できないノイズとなっている。
【００５３】
２．詳細な構成例
図８にデルタシグマ変調回路６０の詳細な構成例を示す。デルタシグマ変調回路６０は、分周比ＤＩＶを設定するための分周比データＤＤＩＶが入力され、分周比データＤＤＩＶに基づいてデルタシグマ変調を行い、分周回路５８の分周比を設定する。このようなデルタシグマ変調回路６０を設けることで、フラクショナル−Ｎ型のＰＬＬ回路４０の実現が可能になり、分周比ＤＩＶとして整数のみならず分数の設定も可能になる。そして本実施形態では、このようなデルタシグマ変調回路６０によるデルタシグマ変調を行った場合にも、位相比較周波数ｆｐｆｄを２００ＭＨｚ以上にしているため、ＤＳＭノイズによる悪影響が低減され、低ノイズ化を実現できる。
【００５４】
また図８に示すようにデルタシグマ変調回路６０は、位相比較周波数ｆｐｆｄと同一の周波数のフィードバッククロック信号ＦＢＣＫに基づき動作するため、デルタシグマ変調回路６０の動作周波数は、位相比較周波数ｆｐｆｄと同一の周波数になる。従って、位相比較周波数ｆｐｆｄを２００ＭＨｚ以上とすることで、デルタシグマ変調回路６０の動作周波数も、位相比較周波数ｆｐｆｄと同じように、２００ＭＨｚ以上になる。このようにデルタシグマ変調回路６０の動作周波数が２００ＭＨｚ以上になることで、ＤＳＭノイズのピークの周波数であるｆｄｓｍ＝ｆｐｆｄ×０．５は、１００ＭＨｚ以上になる。従って、ＤＳＭノイズのピークの周波数ｆｄｓｍを、位相ノイズ計測範囲外にすることができ、低ノイズ化を実現できる。
【００５５】
また図８に示すようにデルタシグマ変調回路６０は、デルタシグマ変調の演算を行う演算回路６２と、演算回路６２の演算結果ＤＱを保持する保持回路６４を含む。演算回路６２は、積和演算器などにより実現され、デルタシグマ変調のための積和演算処理等を実行する。例えば図２の処理回路９０により、レジスター６６に対して分周比データＤＤＩＶが設定される。演算回路６２は、この分周比データＤＤＩＶに基づいてデルタシグマ変調の演算処理を行う。即ち演算回路６２は、フィードバッククロック信号ＦＢＣＫを動作クロック信号として動作して、デルタシグマ変調の演算処理を行う。保持回路６４は、例えばフリップフロップ回路などにより構成されるＦＩＦＯ（First In First Out）の回路により実現され、演算回路６２からの演算結果ＤＱを、フィードバッククロック信号ＦＢＣＫに同期したタイミングで取り込んで保持する。保持回路６４は多段のＦＩＦＯ構成の回路であることが望ましい。
【００５６】
そして本実施形態では演算回路６２は、フィードバッククロック信号ＦＢＣＫに同期して演算結果ＤＱを出力し、保持回路６４は、フィードバッククロック信号ＦＢＣＫに同期して演算結果ＤＱを保持し、保持した演算結果ＤＱを分周回路５８に出力する。例えば図９にデルタシグマ変調回路６０の動作を説明する信号波形図を示す。図９に示すように演算回路６２は、フィードバッククロック信号ＦＢＣＫに同期して、デルタシグマ変調の演算処理を実行する。そして保持回路６４は、演算回路６２の演算処理により求められた演算結果ＤＱを、フィードバッククロック信号ＦＢＣＫに同期して取り込んで、保持する。そして保持された演算結果ＤＱを分周回路５８に出力し、分周回路５８は、例えばフィードバッククロック信号ＦＢＣＫを用いて、保持回路６４からの演算結果ＤＱである分周比を取り込む。このように本実施形態では、演算回路６２と分周回路５８の間に、ＦＩＦＯのバッファー回路となる保持回路６４を設けている。これにより、位相比較周波数ｆｐｆｄが２００ＭＨｚ以上というように高い周波数になり、デルタシグマ変調回路６０の動作周波数も２００ＭＨｚ以上というように高い周波数になった場合にも、適正なデルタシグマ変調の演算処理を実現できるようになる。即ち図９に示すように、演算回路６２は、フィードバッククロック信号ＦＢＣＫの１クロックサイクル期間の後半のＥ１に示すタイミングまでの時間を、演算処理の時間として用いることが可能になる。従って、デルタシグマ変調回路６０の動作周波数が２００ＭＨｚ以上というように速くなった場合にも、デルタシグマ変調の演算処理を１クロックサイクル内において適正に終了させて、演算結果ＤＱを保持回路６４に適正に保持できるようになる。
【００５７】
図１０に発振回路３０の詳細な構成例を示す。図１０の発振回路３０は、ピアス型の発振回路であり、トランジスターＴＣ１、バイポーラートランジスターＢＰ、抵抗ＲＣ１、ＲＣ２、キャパシターＣＣ１、ＣＣ２、バッファー回路ＢＦを含む。高電位側電源であるＶＤＤのノードと、低電位側電源であるＶＳＳのノードとの間に、Ｎ型のＭＯＳのトランジスターＴＣ１と、バイポーラートランジスターＢＰと、抵抗ＲＣ２が直列に接続されている。具体的には、トランジスターＴＣ１は、ＶＤＤのノードと、バイポーラートランジスターＢＰのコレクターのノードＮＣ１との間に設けられる。トランジスターＴＣ１のゲートにはバイアス電圧ＶＢＳが入力され、このバイアス電圧ＶＢＳにより発振電流が設定される。抵抗ＲＣ１は、発振用の帰還抵抗であり、ノードＮＣ１と、バイポーラートランジスターＢＰのベースのノードＮＣ２との間に設けられる。抵抗ＲＣ２は、バイポーラートランジスターＢＰのエミッターのノードＮＣ３とＶＳＳのノードとの間に設けられる。キャパシターＣＣ１、ＣＣ２は発振用の容量であり、キャパシターＣＣ１は、ノードＮＣ２とＶＳＳのノードとの間に設けられ、キャパシターＣＣ２は、ノードＮＣ１とＶＳＳのノードの間に設けられている。水晶振動子１０はノードＮＣ１、ノードＮＣ２の間に接続される。バッファー回路ＢＦは、入力端子にノードＮＣ１が接続され、出力端子から基準クロック信号ＲＦＣＫを出力する。バッファー回路ＢＦは、発振回路３０により生成された発振信号をバッファリングして、基準クロック信号ＲＦＣＫとして出力する。なお図１０では、バイポーラートランジスターＢＰを用いているが、バイポーラートランジスターＢＰの代わりに、高いトランジション周波数ｆｔの特性を有するＭＯＳのトランジスターを用いてもよい。また本実施形態における接続は、電気的な接続である。電気的な接続は、電気信号が伝達可能に接続されていることである。電気的な接続は、電気信号による情報の伝達が可能となる接続であり、信号線や能動素子等を介した接続であってもよい。
【００５８】
図１０の構成の発振回路３０によれば、水晶振動子１０として発振周波数ｆｘｔａｌが２００ＭＨｚ以上となるような振動子を用いた場合にも、２００ＭＨｚ以上の高速の発振動作が可能になり、水晶振動子１０を適正に発振させることが可能になる。
【００５９】
図１１にローパスフィルター４８の詳細な構成例を示す。図１１のローパスフィルター４８は３次のパッシブのＲＣフィルターであり、抵抗ＲＤ１、ＲＤ２とキャパシターＣＤ１、ＣＤ２、ＣＤ３を含む。抵抗ＲＤ１とキャパシターＣＤ１は、チャージポンプ回路４６の出力端子のノードＮＤ１とＶＳＳのノードとの間に直列に設けられる。チャージポンプ回路４６は、位相比較回路４２からアップ信号ＵＰ、ダウン信号ＤＷが入力されてチャージポンプ動作を行う。抵抗ＲＤ２は、ノードＮＤ１と、電圧制御発振回路５０の入力端子のノードＮＤ２との間に設けられる。キャパシターＣＤ２は、ノードＮＤ１とＶＳＳのノードの間に設けられ、キャパシターＣＤ３は、ノードＮＤ２とＶＳＳのノードの間に設けられる。
【００６０】
図１２は位相比較周波数とループ帯域幅とローパスフィルター４８の各定数の例である。図１２では、ＰＬＬ回路４０の安定性を示す指標である位相余裕を６０ｄｅｇ以上にキープしたまま、位相比較周波数ｆｐｆｄを１００ＭＨｚ、２００ＭＨｚ、４００ＭＨｚと変化させた場合のＰＬＬ回路４０の定数の数値例が示されている。例えば図１２では、位相比較周波数ｆｐｆｄが１００ＭＨｚから２００ＭＨｚ、２００ＭＨｚから４００ＭＨｚというように高くなるにつれて、ループ帯域幅ｆｂｗも０．５ＭＨｚから１．０ＭＨｚ、１．０ＭＨｚから２．０ＭＨｚというように増加させている。これによりローパスフィルター４８において大きなレイアウト面積を占めるキャパシターＣＤ１の容量値を例えば４０００ｐＦから２０００ｐＦ、２０００ｐＦから１０００ｐＦというように減少できる。このようにキャパシターＣＤ１の容量値が減少することで、キャパシターＣＤ１のレイアウト面積を小さくできるようになり、回路装置２０の小面積化を実現できる。
【００６１】
このように本実施形態では、ＰＬＬ回路４０のループ帯域幅ｆｂｗを０．５ＭＨｚよりも大きくしている。ループ帯域は例えば位相ノイズ測定結果のフラット領域からノイズレベルが−３ｄＢとなるオフセット周波数である。具体的には位相比較周波数ｆｐｆｄを２００ＭＨｚ以上としながら、ループ帯域幅ｆｂｗを０．５ＭＨｚよりも大きくしており、更に望ましくはループ帯域幅ｆｂｗを１．０ＭＨｚ以上にしている。このようにループ帯域幅ｆｂｗを増加させることで、ローパスフィルター４８のキャパシター又は抵抗のレイアウト面積を小さくできるようになり、回路装置２０の小面積化を図れるようになる。なおＰＬＬ回路４０のループ帯域幅ｆｂｗは、例えばｆｂｗ＝ｆｐｆｄ／１００〜ｆｐｆｄ／３００というような範囲の値に設定できる。
【００６２】
図１３に電圧制御発振回路５０の詳細な構成例を示す。本実施形態の電圧制御発振回路５０は、インダクターＬ１、Ｌ２とキャパシターＣＡ１、ＣＡ２を有するＬＣ発振回路である。即ち電圧制御発振回路５０は、インダクターＬ１、Ｌ２とキャパシターＣＡ１、ＣＡ２を有する共振回路により発振動作を行うＬＣ発振回路である。このＬＣ発振回路のインダクターＬ１、Ｌ２は回路装置２０の金属配線層により構成される。例えば回路装置２０の複数の配線層のうちの最上層の金属配線層によりインダクターＬ１、Ｌ２が形成される。金属配線層は例えばアルミ配線層である。最上層の金属配線層は、トップメタルと呼ばれる最上層のアルミ配線層であり、例えば回路装置２０のパッドを形成する配線層である。このように電圧制御発振回路５０としてＬＣ発振回路を用いれば、高い位相比較周波数に対応した高い発振周波数での電圧制御発振回路５０の適正な発振動作を実現できる。またインダクターＬ１、Ｌ２を回路装置２０の金属配線層により構成することで、外付け部品のインダクターを用いなくても済むようになり、発振器４のコンパクト化を図れるようになる。
【００６３】
具体的には図１３の電圧制御発振回路５０は、インダクターＬ１、Ｌ２、キャパシターＣＡ１、ＣＡ２、ＣＢ１、ＣＢ２、トランジスターＴＡ１、ＴＡ２、電流源ＩＳ、バッファー回路ＢＦＣを含む。例えば出力信号線ＬＱ１の接続ノードであるノードＮ１と、ノードＮ３との間に、トランジスターＴＡ１が設けられ、出力信号線ＬＱ２の接続ノードであるノードＮ２と、ノードＮ３との間に、トランジスターＴＡ２が設けられる。またノードＮ３とＶＳＳのノードの間に電流源ＩＳが設けられる。トランジスターＴＡ１、ＴＡ２は、例えば第１導電型であるＮ型のトランジスターである。トランジスターＴＡ１のゲートはノードＮ２に接続され、トランジスターＴＡ２のゲートはノードＮ１に接続される。電流源ＩＳは、例えばゲートにバイアス電圧が設定されるＮ型のトランジスターなどにより実現できる。
【００６４】
また図１３の電圧制御発振回路５０では、ＶＶＤのノードＮ５とノードＮ１との間にインダクターＬ１が設けられ、ＶＶＤのノードＮ５とノードＮ２との間にインダクターＬ２が設けられる。即ちインダクターＬ１、Ｌ２の一端はＶＤＤのノードＮ５に共通接続され、インダクターＬ１、Ｌ２の他端は、各々、ノードＮ１、Ｎ２に接続される。
【００６５】
また電圧制御発振回路５０のノードＮ４には、電圧制御発振回路５０の発振周波数を制御する制御電圧ＶＣが印加される。制御電圧ＶＣは、図１、図２に示すように制御電圧生成回路４４から電圧制御発振回路５０に入力される。そしてノードＮ４とノードＮ１との間にはキャパシターＣＡ１が設けられ、ノードＮ４とノードＮ２との間にはキャパシターＣＡ２が設けられる。キャパシターＣＡ１、ＣＡ２は、容量が可変のキャパシターであり、例えばバラクターにより実現できる。バラクターは、印加電圧によって静電容量が変化するキャパシターであり、可変容量ダイオードやバリキャップとも呼ばれる。このようなバラクターなどにより実現される容量が可変のキャパシターＣＡ１、ＣＡ２の一端に、制御電圧ＶＣを印加することで、インダクターＬ１、Ｌ２及びキャパシターＣＡ１、ＣＡ２によるＬＣの共振回路の共振周波数が変化して、電圧制御発振回路５０の発振周波数を制御できるようになる。
【００６６】
また図１３の電圧制御発振回路５０では、ノードＮ１とＶＳＳのノードの間にキャパシターＣＢ１が設けられ、ノードＮ２とＶＳＳのノードの間にキャパシターＣＢ２が設けられる。キャパシターＣＢ１、ＣＢ２は、容量が可変のキャパシターであり、例えば、ＭＩＭ（Metal Insulator Metal）のキャパシターのキャパシターアレイとスイッチ素子のスイッチアレイとにより実現できる。例えば周波数設定データに基づいて、スイッチアレイのスイッチ素子のオン、オフを制御することで、キャパシターＣＢ１、ＣＢ２の容量を可変に調整できる。キャパシターＣＢ１、ＣＢ２の容量を変化させることで、電圧制御発振回路５０の周波数の微調整を実現できる。例えば回路装置２０の製品の出荷時や検査時などにおいて、キャパシターＣＢ１、ＣＢ２の容量を調整することで、電圧制御発振回路５０の発振周波数を公称周波数の仕様の範囲内に収めることが可能になる。
【００６７】
バッファー回路ＢＦＣは、出力信号線ＬＱ１、ＬＱ２に出力される差動の出力信号ＱＰ、ＱＮを受け、シングルエンドのクロック信号ＣＫＱを出力する。図２に示すようにクロック信号ＣＫＱは分周回路５８や出力回路８０に出力される。
【００６８】
図１４に電圧制御発振回路５０のレイアウト配置例を示す。レイアウト配置は、回路装置２０の半導体チップでの回路素子や回路ブロックの物理的な配置を示すものである。図１４では、方向ＤＲ１の反対方向を方向ＤＲ２とし、方向ＤＲ１に直交する方向を方向ＤＲ３とし、方向ＤＲ３の反対方向を方向ＤＲ４としている。方向ＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４は、各々、第１の方向、第２の方向、第３の方向、第４の方向である。
【００６９】
図１４では電圧制御発振回路５０の出力信号線ＬＱ１、ＬＱ２は例えば方向ＤＲ３に沿って配線される。例えば出力信号線ＬＱ１、ＬＱ２は互いに平行に配線される。そして出力信号線ＬＱ１、ＬＱ２の間の基準線をＬＲＦとする。基準線ＬＲＦは方向ＤＲ３に沿った線である。そして基準線ＬＲＦは例えば電圧制御発振回路５０のレイアウト配置における対称軸に対応する線である。例えば電圧制御発振回路５０は基準線ＬＲＦを対称軸として線対称にレイアウト配置されている。このようなレイアウト配置とすることで差動信号伝送のバランスが悪化するのを防止できる。
【００７０】
また電圧制御発振回路５０は、図１３に示すようにインダクターＬ１、Ｌ２とキャパシターＣＡ１、ＣＡ２を有するＬＣ発振回路である。そしてインダクターＬ１、Ｌ２は、アルミ層等の金属線を複数回、周回させることで形成されている。例えばインダクターＬ１は、金属線を時計回りに周回させることで形成され、インダクターＬ２は、金属線を半時計回りに周回させることで形成されている。例えばインダクターＬ１の金属線とインダクターＬ２の金属線は平行になるように周回して配線されている。例えば基準線ＬＲＦに対して方向ＤＲ１側の領域では、インダクターＬ１の金属線が最外周に配線され、その内側にインダクターＬ２の金属線が配線され、その内側にインダクターＬ１の金属線が配線されている。一方、基準線ＬＲＦに対して方向ＤＲ２側の領域では、インダクターＬ２の金属線が最外周に配線され、その内側にインダクターＬ１の金属線が配線され、その内側にインダクターＬ２の金属線が配線されている。
【００７１】
また図１３に示すように電圧制御発振回路５０は、出力信号線ＬＱ１に一端が接続され、容量が可変のキャパシターＣＡ１、ＣＢ１と、出力信号線ＬＱ２に一端が接続され、容量が可変のキャパシターＣＡ２、ＣＢ２を有する。そして図１４に示すようにキャパシターＣＡ１、ＣＢ１は、基準線ＬＲＦに対して方向ＤＲ１側に配置される。具体的にはキャパシターＣＡ１は、基準線ＬＲＦと出力信号線ＬＱ１との間に配置され、キャパシターＣＢ１は、出力信号線ＬＱ１の方向ＤＲ１側に配置される。一方、キャパシターＣＡ２、ＣＢ２は、基準線ＬＲＦに対して方向ＤＲ２側に配置される。具体的にはキャパシターＣＡ２は、基準線ＬＲＦと出力信号線ＬＱ２との間に配置され、キャパシターＣＢ２は、出力信号線ＬＱ２の方向ＤＲ２側に配置される。なお図１３、図１４では、発振周波数の微調整用のキャパシターＣＢ１、ＣＢ２を設けているが、これらのキャパシターＣＢ１、ＣＢ２を設けない構成とする変形実施も可能である。
【００７２】
このように容量が可変のキャパシターＣＡ１、ＣＢ１、ＣＡ２、ＣＢ２を設けることで、電圧制御発振回路５０の発振周波数の制御や初期調整などが可能になる。そして図１４に示すキャパシターの配置手法によれば、基準線ＬＲＦに沿って配線される出力信号線ＬＱ１、ＬＱ２にキャパシターＣＡ１、ＣＢ１、ＣＡ２、ＣＢ２をショートパスで接続できるようになる。これにより、レイアウト効率を向上でき、回路装置２０の小面積化に寄与できると共に、信号を引き回すことによる寄生容量に起因して発振周波数が変動してしまう事態などを抑制できるようになる。またキャパシターＣＡ１、ＣＢ１とキャパシターＣＡ２、ＣＢ２とを、基準線ＬＲＦに対して線対称に配置することが可能になり、差動信号伝送のバランスが悪化するのを防止できるようになる。
【００７３】
３．発振器の構造
次に本実施形態の発振器４の種々の構造例を説明する。図１３、図１４で説明したように本実施形態の発振器４の電圧制御発振回路５０はＬＣ発振回路であり、ＬＣ発振回路のインダクターＬ１、Ｌ２が回路装置２０の金属配線層により形成される。具体的にはインダクターＬ１、Ｌ２は回路装置２０の半導体チップの最上層の金属配線層により形成される。また図３に示すように電圧制御発振回路５０は例えば５８５０ＭＨｚというような高い周波数で発振させる必要がある。このような電圧制御発振回路５０を低ノイズで適正に発振させるためには、インダクターＬ１、Ｌ２と水晶振動子１０等との配置関係が問題になる。なお以下ではインダクターＬ１、Ｌ２を総称してインダクターＬと記載する。
【００７４】
図１５は発振器４の第１の構造例を模式的に示す断面図である。発振器４は、水晶振動子１０及び回路装置２０が収容されるパッケージ５を含む。パッケージ５は、例えばセラミック等により形成され、その内側に収容空間を有しており、この収容空間に回路装置２０及び水晶振動子１０が収容される。収容空間は気密封止されており、望ましくは真空に近い状態である減圧状態になっている。このパッケージ５により、水晶振動子１０及び回路装置２０を衝撃、埃、熱、湿気等から好適に保護することができる。パッケージ５はベース６とリッド７を有する。具体的にはパッケージ５は、水晶振動子１０及び回路装置２０を支持するベース６と、ベース６との間に収容空間を形成するようにベース６の上面に接合されたリッド７とにより構成されている。
【００７５】
図１５に示すように、ベース６は、その内側に、上面に開口する第１凹部と、第１凹部の底面に開口する第２凹部を有する。第１凹部の底面には段差部２が設けられており、水晶振動子１０は段差部２に支持されている。そして水晶振動子１０の端子電極１２５、１２６は、パッケージ５の内部配線やボンディングワイヤーを介して、発振器４の内部端子Ｔ１、Ｔ２に電気的に接続される。端子電極１２５、１２６はパッド電極とも呼ばれる。内部端子Ｔ１、Ｔ２は、ベース６の第２凹部の底面に設けられている。そして内部端子Ｔ１、Ｔ２は、例えばボンディングワイヤーにより回路装置２０の振動子接続用の端子Ｐ１、Ｐ２に接続される。端子Ｐ１、Ｐ２は、半導体チップである回路装置２０のパッドである。これにより水晶振動子１０の端子電極１２５、１２６と回路装置２０の端子Ｐ１、Ｐ２が電気的に接続される。即ち、図１、図２の水晶振動子１０と発振回路３０が電気的に接続されるようになり、発振回路３０による水晶振動子１０の発振動作が可能になる。
【００７６】
また発振器４の内部端子Ｔ３、Ｔ４はボンディングワイヤーにより回路装置２０の外部接続用の端子Ｐ３、Ｐ４に接続される。内部端子Ｔ３、Ｔ４は、ベース６の第２凹部の底面に設けられている。端子Ｐ３、Ｐ４は回路装置２０のパッドである。そして発振器４の内部端子Ｔ３、Ｔ４はパッケージ５の内部配線を介して、発振器４の外部端子８、９に電気的に接続される。外部端子８、９は、パッケージ５の外側底面に形成されている。外部端子８、９は、外部配線を介して外部デバイスに接続される。外部配線は、例えば外部デバイスが実装される回路基板に形成される配線である。これにより回路装置２０と外部デバイスの間の電気的な接続が可能になり、回路装置２０と外部デバイスとの間で、例えば図２のインターフェース回路９２等を介した情報のやり取りが可能になる。或いは回路装置２０への電源の供給なども可能になる。なお図１５では回路装置２０の端子Ｐ３、Ｐ４、発振器４の内部端子Ｔ３、Ｔ４、発振器４の外部端子８、９のそれぞれの端子数が２個であるとして便宜的に説明しているが、端子数は実際には３個以上である。
【００７７】
また図１５では、回路装置２０の能動面ＳＦＡにインダクターＬが設けられている。このインダクターＬは、図１３、図１４のインダクターＬ１、Ｌ２に対応する。例えば回路装置２０は半導体基板を有し、半導体基板の能動面ＳＦＡに、トランジスター等の能動素子が形成される。また能動面ＳＦＡには、抵抗、キャパシター又はインダクター等の受動素子も形成される。能動面ＳＦＡは回路装置２０の半導体基板の主面である。回路装置２０である半導体チップは、後述の図１７に示すように能動面ＳＦＡに直交する方向ＤＡ１での平面視において、例えば矩形形状になっている。なお、ここでいう矩形形状とは必ずしも完全なものではなく、一部に凸形状や凹形状を含んでいたり、辺が曲線を含むものも許容される。また図１５において方向ＤＡ１に直交する方向を方向ＤＡ２としている。方向ＤＡ２は例えば回路装置２０の能動面ＳＦＡに沿った方向である。
【００７８】
そして図１５では回路装置２０の能動面ＳＦＡが水晶振動子１０に対向するように、水晶振動子１０及び回路装置２０がパッケージ内に配置されている。例えば回路装置２０の第１、第２の主面のうちの能動面ＳＦＡである第１の主面が、水晶振動子１０の主面に対向するように水晶振動子１０及び回路装置２０が配置される。具体的には、回路装置２０の能動面ＳＦＡが水晶振動子１０に対向するように、ベース６の段差部２に水晶振動子１０が支持され、第２凹部の底面に回路装置２０が配置される。そして本実施形態では、回路装置２０の能動面ＳＦＡに設けられるインダクターＬと、水晶振動子１０との間の距離ＤＬ１が、１５０μｍ以上になっている。例えばインダクターＬは、回路装置２０の能動面ＳＦＡにおいて水晶振動子１０の励振電極と対向する位置に設けられており、インダクターＬと水晶振動子１０の励振電極との間の距離ＤＬ１が１５０μｍ以上になっている。距離ＤＬ１は、インダクターＬと水晶振動子１０の間の方向ＤＡ１での距離であり、インダクターＬと水晶振動子１０の間の最小距離である。
【００７９】
以上のように図１５では、発振器４が、水晶振動子１０及び回路装置２０が収容されるパッケージ５を含み、回路装置２０の能動面ＳＦＡが水晶振動子１０に対向するように、水晶振動子１０及び回路装置２０がパッケージ５内に配置される。また回路装置２０の能動面ＳＦＡにはインダクターＬが設けられる。そしてインダクターＬと水晶振動子１０との間の距離ＤＬ１が、１５０μｍ以上になっている。例えばインダクターＬと水晶振動子１０との間の距離ＤＬ１が短いと、インダクターＬによる磁界が、水晶振動子１０の励振電極等の電極により妨害されて、インダクターＬのインダクタンスが設計値から変動してしまう事態が発生する。このようにインダクタンスが変動してしまうと、ＬＣ発振回路である電圧制御発振回路５０のＬＣの共振周波数が変動してしまい、発振ノイズが発生したり、最悪の場合には発振動作が停止してしまう事態が生じるおそれがある。この点、インダクターＬと水晶振動子１０との間の距離ＤＬ１を１５０μｍ以上というように長くすれば、インダクターＬによる磁界が水晶振動子１０の電極等により妨害されてインダクタンスが変動してしまうのを抑制できる。これにより、発振ノイズの発生を抑制したり、発振動作が停止してしまうような事態の発生を防止できるようになる。
【００８０】
図１６は発振器４の第２の構造例を模式的に示す断面図であり、図１７は第２の構造例を模式的に示す平面図である。ベース６及びリッド７により構成されるパッケージ５の構造や、端子電極１２５、１２６と端子Ｐ１、Ｐ２との内部端子Ｔ１、Ｔ２を介した接続や、端子Ｐ３、Ｐ４と外部端子８、９との内部端子Ｔ３、Ｔ４を介した接続等は、図１５と同様であるため、詳細な説明は省略する。
【００８１】
図１６、図１７の発振器４は、水晶振動子１０及び回路装置２０が収容されるパッケージ５を含み、回路装置２０の能動面ＳＦＡにはインダクターＬが設けられ、能動面ＳＦＡが水晶振動子１０に対向している。そして図１６、図１７の第２の構造例では、更に、インダクターＬと水晶振動子１０とが、能動面ＳＦＡに直交する方向ＤＡ１での平面視において重ならないように、水晶振動子１０及び回路装置２０がパッケージ５内に配置される。
【００８２】
例えば図１７は、能動面ＳＦＡに直交する方向ＤＡ１での平面視における平面図である。図１７に示すように、方向ＤＡ１の平面視において、インダクターＬと水晶振動子１０は重ならないように配置されている。例えばインダクターＬの上方に、水晶振動子１０の励振電極等の電極が位置しないように、水晶振動子１０及び回路装置２０が配置される。
【００８３】
このような配置にすれば、図１６から明らかなようにインダクターＬと水晶振動子１０との間の距離ＤＬ２を長くすることができ、例えば距離ＤＬ２を１５０μｍ以上にすることが容易になる。距離ＤＬ２は、例えばインダクターＬの端部と水晶振動子１０の端部との間の距離であり、インダクターＬと水晶振動子１０の間の最小距離である。そして、このように平面視においてインダクターＬと水晶振動子１０が重ならないように配置して、距離ＤＬ２を長くすれば、インダクターＬによる磁界が水晶振動子１０の電極等により妨害されてインダクタンスが変動してしまうのを抑制できる。これにより、発振ノイズの発生を抑制したり、発振動作が停止してしまうような事態の発生を防止できるようになる。
【００８４】
また図１６、図１７では、回路装置２０は、辺ＳＤ１と、辺ＳＤ１の反対辺である辺ＳＤ２を有する。辺ＳＤ１は第１の辺であり、辺ＳＤ２は第２の辺である。即ち図１７に示すように、回路装置２０は、能動面ＳＦＡに直交する方向ＤＡ１での平面視において、例えば矩形形状になっている。辺ＳＤ１、ＳＤ２はこの矩形形状における辺である。そして図１７の平面視において、回路装置２０の辺ＳＤ１が辺ＳＤ２に比べて水晶振動子１０に近い位置に配置される。例えば回路装置２０の辺ＳＤ１側に水晶振動子１０が配置される。そして水晶振動子１０がインダクターＬに比べて辺ＳＤ１に近い位置に配置される。例えば水晶振動子１０と辺ＳＤ１との間の距離の方が、インダクターＬと辺ＳＤ１との間の距離よりも短い。即ち水晶振動子１０が、平面視において辺ＳＤ１側の位置に配置される。一方、図１７の平面視において、インダクターＬが水晶振動子１０に比べて辺ＳＤ２に近い位置に配置される。例えばインダクターＬと辺ＳＤ２との間の距離の方が、水晶振動子１０と辺ＳＤ２との間の距離よりも短い。即ちインダクターＬが、平面視において辺ＳＤ２側の位置に配置される。つまり、回路装置２０の能動面ＳＦＡに直交する方向ＤＡ１での平面視において、水晶振動子１０がインダクターＬに比べて辺ＳＤ１に近い位置に配置され、インダクターＬが水晶振動子１０に比べて辺ＳＤ２に近い位置に配置されるように、水晶振動子１０及び回路装置２０がパッケージ５内に配置される。
【００８５】
このような配置にすれば、図１６から明らかなようにインダクターＬと水晶振動子１０との間の距離ＤＬ２を長くすることができ、例えば距離ＤＬ２を１５０μｍ以上にすることが容易になる。そして、このように平面視において辺ＳＤ１側に水晶振動子１０を配置し、辺ＳＤ２側にインダクターＬを配置して、距離ＤＬ２を長くすれば、インダクターＬによる磁界が水晶振動子１０の電極等により妨害されてインダクタンスが変動してしまうのを抑制できる。これにより、発振ノイズの発生を抑制したり、発振動作が停止してしまうような事態の発生を防止できるようになる。
【００８６】
図１８は発振器４の第３の構造例を模式的に示す断面図である。図１８では発振器４は、水晶振動子１０及び回路装置２０が収容されるパッケージ５と、回路装置２０が実装される基板３を含む。パッケージ５の構造等は図１５〜図１７と同様であるため詳細な説明を省略する。
【００８７】
そして図１８では回路装置２０の能動面ＳＦＡが基板３に対向するように、回路装置２０が基板３に実装され、回路装置２０の能動面ＳＦＡにインダクターＬが設けられる。そしてインダクターＬと基板３との間の距離ＤＬ３が、１５０μｍ以上になっている。
【００８８】
図１８において基板３は配線電極が形成される基板である。そして回路装置２０の端子であるパッドと基板３の配線電極は導電性バンプＢＭＰを介して接続される。導電性バンプＢＭＰは、例えば金属で形成された金属バンプであり、例えば金バンプ、銀バンプ又は銅バンプなどである。或いは導電性バンプとして、樹脂により形成されたバンプのコアを金属でメッキすることで構成される樹脂コアバンプを用いてもよい。そして回路装置２０の外部接続用の端子は、導電性バンプＢＭＰを介して基板３の配線電極に電気的に接続され、基板３の配線電極は、パッケージ５の内部配線等を介して、発振器４の外部端子８、９に電気的に接続される。これにより回路装置２０と外部デバイスの間の電気的な接続が可能になり、回路装置２０と外部デバイスとの間で、例えば図２のインターフェース回路９２等を介した情報のやり取りが可能になる。或いは回路装置２０への電源の供給なども可能になる。また水晶振動子１０の端子電極１２５、１２６は、パッケージ５の内部配線やボンディングワイヤーと、基板３の配線電極と、導電性バンプＢＭＰを介して、回路装置２０の振動子接続用の端子に電気的に接続される。これにより図１、図２の水晶振動子１０と発振回路３０が電気的に接続されるようになり、発振回路３０による水晶振動子１０の発振動作が可能になる。
【００８９】
例えば、回路装置２０の能動面ＳＦＡに設けられるインダクターＬと、基板３との間の距離ＤＬ３が短いと、インダクターＬによる磁界が、基板３の配線電極により妨害されて、インダクターＬのインダクタンスが設計値から変動してしまう事態が発生する。このようにインダクタンスが変動してしまうと、電圧制御発振回路５０のＬＣの共振周波数が変動してしまい、発振ノイズが発生したり、最悪の場合には発振動作が停止してしまう事態が生じるおそれがある。この点、インダクターＬと基板３との間の距離ＤＬ３を１５０μｍ以上というように長くすれば、インダクターＬによる磁界が基板３の配線電極により妨害されてインダクタンスが変動してしまうのを抑制できる。これにより、発振ノイズの発生を抑制したり、発振動作が停止してしまうような事態の発生を防止できるようになる。
【００９０】
図１９は水晶振動子１０とインダクターＬの間の距離を変えて行った実験の説明図である。例えば図１９では、水晶振動子１０と回路装置２０のＩＣの間に、絶縁性のスペーサー２２を数枚重ねて、距離ＤＬを変える実験を行っている。絶縁性のスペーサー２２は例えばテープ状の部材である。インダクターＬの上方にはポリイミドコート２４が形成されている。回路装置２０には、ＬＣ発振回路である電圧制御発振回路５０が搭載されており、発振周波数や発振ノイズが測定可能になっている。
【００９１】
図２０は水晶振動子１０とインダクターＬの間の距離を変えて行った実験の結果である。即ち図１９の実験において、距離ＤＬを変えた場合の発振周波数と発振のノイズの変化を測定した結果である。水晶振動子１０を設けなかった場合の発振周波数をｆ０とし、ノイズの量をＮ０とする。距離ＤＬが３００μｍである場合には、発振周波数はｆ０のままであり、ノイズも増加せずにＮ０のままである。距離ＤＬが１５０μｍである場合には、発振周波数が＋１％だけ変化している。発振のノイズの変化は許容範囲内である。距離ＤＬが０μｍである場合には、正常な発振をしない。これらの実験結果から、距離ＤＬ＝１５０μｍ程度が、許容範囲となる限界値の距離であると考えられる。これにより図１５、図１６、図１７では、距離ＤＬ１、ＤＬ２、ＤＬ３を１５０μｍ以上としている。
【００９２】
４．水晶振動子の構造
図２１に水晶振動子１０の構造例を示す。図２１では、水晶振動子１０の平面図と、Ａ−Ａ’での断面図及びＢ−Ｂ’での断面図が示されている。水晶振動子１０は、圧電基板１１０と、励振電極１２１、１２２と、リード電極１２３、１２４と、端子電極１２５、１２６を含む。励振電極１２１とリード電極１２３と端子電極１２５とにより、圧電基板１１０の第１の主面に形成される第１の電極が構成される。励振電極１２２とリード電極１２４と端子電極１２６とにより、圧電基板１１０の第２の主面の形成される第２の電極が構成される。第１の主面は第１の振動面であり、第２の主面は第２の振動面である。
【００９３】
圧電基板１１０は、矩形の平面形状に薄肉の平板状に形成された振動部１１１と、振動部１１１よりも厚肉に形成された支持部１１２を有する。支持部１１２は、振動部１１１の矩形平面の３辺と繋がるように形成されている。具体的には振動部１１１は、支持部１１２から陥没した形態の構造になっている。なお貫通溝１１３は圧電基板１１０に生じる応力を緩和するための溝である。
【００９４】
図２１では、薄膜の第１の励振電極である励振電極１２１が、圧電基板１１０の第１の振動面である第１の主面に形成される。また薄膜の第２の励振電極である励振電極１２２が、圧電基板１１０の第２の振動面である第２の主面に形成される。具体的には圧電基板１１０の振動部１１１を挟むように励振電極１２１、１２２が設けられる。
【００９５】
励振電極１２１は、励振電極１２１よりも厚膜のリード電極１２３を介して、励振電極１２１よりも厚膜の端子電極１２５に電気的に接続される。リード電極１２３は第１のリード電極であり、端子電極１２５は第１の端子電極である。励振電極１２２は、励振電極１２２よりも厚膜のリード電極１２４を介して、励振電極１２２よりも厚膜の端子電極１２６に接続される。リード電極１２４は第２のリード電極であり、端子電極１２６は第２の端子電極である。なお端子電極１２５、１２６はパッド電極とも呼ばれる。
【００９６】
図１５で説明したように、端子電極１２５、１２６は、パッケージ５の内部配線やボンディングワイヤーや内部端子Ｔ１、Ｔ２を介して、回路装置２０の振動子接続用の端子Ｐ１、Ｐ２に電気的に接続される。これにより図１、図２の発振回路３０が励振電極１２１、１２２に電気的に接続されて、水晶振動子１０の発振動作が実現されるようになる。具体的には、発振回路３０による駆動電流により、励振電極１２１と励振電極１２２との間に電界が生じ、圧電効果により振動部１１１が振動する。圧電基板１１０を、三方晶系の圧電材料に属する水晶を用いて形成する場合に、図２１に示すように、互いに直交する結晶軸Ｘ、Ｙ、Ｚを有する。Ｘ軸は電気軸、Ｙ軸は機械軸、Ｚ軸光学軸と呼ばれ、ＸＺ面をＸ軸回りに所定の角度θだけ回転させた平面に沿って、切り出された平板が圧電基板１１０として用いられる。例えばＡＴカット水晶基板の場合に、角度θは３５．２５度になり、このように形成されたＡＴカット水晶基板により、圧電基板１１０が形成される。なお本実施形態の圧電基板１１０はＡＴカットに限定されず、例えば厚みすべり振動を励振するＢＴカットなどの圧電基板であってもよい。
【００９７】
以上のように本実施形態では、水晶振動子１０は、振動部１１１を有する圧電基板１１０と、第１の励振電極である励振電極１２１と、第２の励振電極である励振電極１２２と、第１のリード電極であるリード電極１２３と、第２のリード電極であるリード電極１２４を含む。励振電極１２１は、圧電基板１１０の第１の主面において振動部１１１に対応する位置に設けられる。励振電極１２２は、圧電基板１１０の第２の主面において振動部１１１に対応する位置に設けられる。そしてリード電極１２３は、圧電基板１１０の第１の主面に設けられると共に励振電極１２１に電気的に接続され、励振電極１２１よりも厚膜の電極になっている。リード電極１２４は、圧電基板１１０の第２の主面に設けられると共に励振電極１２２に電気的に接続され、励振電極１２２よりも厚膜の電極になっている。
【００９８】
このように図２１の水晶振動子１０では、リード電極１２３、１２４が、励振電極１２１、１２２よりも厚膜に形成されている。即ち振動部１１１の振動性能を高めるために、励振電極１２１、１２２は、極力薄く成膜されるが、薄膜化によって増加する抵抗による損失であるオーミックロスが生じる。このオーミックロスを低減するために、リード電極１２３、１２４を、励振電極１２１、１２２よりも厚膜に形成している。また端子電極１２５、１２６も、励振電極１２１、１２２よりも厚膜に形成している。これによりＣＩ値の劣化を抑制することができ、水晶振動子１０を例えば２００ＭＨｚ以上というような高い発振周波数ｆｘｔａｌで発振させることが可能になる。
【００９９】
具体的には、励振電極１２１、１２２の各々は、第１の導電層と第２の導電層を積層することで形成される。第１の導電層は、例えば圧電基板１１０の水晶との密着性に優れたニッケル（Ｎｉ）を下地層として成膜される。そして第１の導電層の表面に、導電膜として金（Ａｕ）を用いて第２の導電層を形成する。
【０１００】
一方、リード電極１２３、１２４の各々は、励振電極１２１、１２２との共通電極層としての第１の導電層及び第２の導電層を有する。そしてリード電極１２３、１２４を厚膜に形成するために、リード電極１２３、１２４の各々では、共通電極層である第２の電極層の上に、第３の導電層が積層される。例えば第３の導電層としては、導電膜として金が成膜される。このようにすることで、励振電極１２１、１２２を薄膜に形成して、振動部１１１の振動性能を高めながら、リード電極１２３、１２４を厚膜に形成して、オーミックロスを低減できるようになる。これにより、水晶振動子１０を例えば２００ＭＨｚ以上というような高い発振周波数ｆｘｔａｌで発振させることが可能になる。また励振電極１２１、１２２の第１、第２の導電層と、リード電極１２３、１２４の第１、第２の導電層を共通電極層にすることで、励振電極１２１、１２２とリード電極１２３、１２４との電気的な接続が確実に行われ、高い信頼性を有する水晶振動子１０を実現することが可能になる。
【０１０１】
５．電子機器、移動体
図２２に、本実施形態の発振器４を含む電子機器５００の構成例を示す。電子機器５００は、水晶振動子１０及び回路装置２０により構成される発振器４と、処理装置５２０を含む。また電子機器５００は、アンテナＡＮＴ、通信インターフェース５１０、操作インターフェース５３０、表示部５４０、メモリー５５０を含むことができる。なお電子機器５００は図２２の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１０２】
電子機器５００は、例えば基地局又はルーター等のネットワーク関連機器、距離、時間、流速又は流量等の物理量を計測する高精度の計測機器、生体情報を測定する生体情報測定機器、或いは車載機器などである。生体情報測定機器は例えば超音波測定装置、脈波計又は血圧測定装置等である。車載機器は自動運転用の機器等である。また電子機器５００は、頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、スマートフォン等の携帯情報端末、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などであってもよい。
【０１０３】
通信インターフェース５１０は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。プロセッサーである処理装置５２０は、電子機器５００の制御処理や、通信インターフェース５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理装置５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作インターフェース５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。メモリー５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーにより実現できる。
【０１０４】
図２３に、本実施形態の発振器４を含む移動体の例を示す。本実施形態の発振器４は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。図２３は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形の発振器４が組み込まれる。制御装置２０８は、発振器４により生成されたクロック信号により動作する。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。例えば制御装置２０８により、自動車２０６の自動運転を実現してもよい。なお本実施形態の発振器４が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられるメーターパネル機器やナビゲーション機器などの種々の車載機器に組み込むことが可能である。
【０１０５】
以上に説明したように本実施形態の発振器は、水晶振動子と、水晶振動子に電気的に接続される回路装置と、を含み、回路装置は、水晶振動子を発振させることで基準クロック信号を生成する発振回路と、基準クロック信号が入力されるＰＬＬ回路を含む。またＰＬＬ回路は、基準クロック信号とフィードバッククロック信号との間の位相比較を行う位相比較回路と、位相比較の結果に基づいて、制御電圧を生成する制御電圧生成回路と、制御電圧に対応する周波数のクロック信号を生成する電圧制御発振回路と、クロック信号を分周してフィードバッククロック信号を出力する分周回路を含む。そして水晶振動子の発振周波数が２００ＭＨｚ以上であり、且つ、位相比較回路の位相比較周波数が２００ＭＨｚ以上となっている。
【０１０６】
本実施形態によれば、発振周波数が２００ＭＨｚ以上となる水晶振動子により基準クロック信号が生成され、生成された基準クロック信号とフィードバッククロック信号との位相比較が、２００ＭＨｚ以上の位相比較周波数で行われる。このようにすれば、位相比較周波数の成分が、リファレンスリークノイズとなって、ＰＬＬ回路の出力に漏れたとしても、位相比較周波数を２００ＭＨｚ以上というように高くすることで、リファレンスリークノイズも位相ノイズの計測範囲外になり、低ノイズ化を実現できる。また位相比較周波数を２００ＭＨｚ以上というように高くすることで、ＰＬＬ回路の逓倍数を小さくすることが可能になり、ＰＬＬ回路の帯域内ノイズを小さくでき、低ノイズ化を実現できる。
【０１０７】
また本実施形態では、ＰＬＬ回路は、クロック信号の周波数を定める分周比データが入力され、分周比データに基づいてデルタシグマ変調を行い、分周回路の分周比を設定するデルタシグマ変調回路を含んでもよい。
【０１０８】
このようにすれば、フラクショナル−Ｎ型のＰＬＬ回路の実現が可能になり、分周比として整数のみならず分数の設定も可能になる。そして位相比較周波数を２００ＭＨｚ以上とすることで、デルタシグマ変調のノイズが現れる周波数を、位相ノイズの計測範囲外にすることが可能になり、低ノイズ化の実現が可能になる。
【０１０９】
また本実施形態では、デルタシグマ変調回路の動作周波数は２００ＭＨｚ以上であってもよい。
【０１１０】
このようにすれば、デルタシグマ変調回路によるデルタシグマ変調のノイズが発生したとしても、デルタシグマ変調のノイズが現れる周波数は１００ＭＨｚ以上になるため、位相ノイズの計測範囲外になり、低ノイズ化の実現が可能になる。
【０１１１】
また本実施形態では、デルタシグマ変調回路は、デルタシグマ変調の演算を行う演算回路と、演算回路の演算結果を保持する保持回路と、を含み、演算回路は、フィードバッククロック信号に同期して演算結果を出力し、保持回路は、フィードバッククロック信号に同期して演算結果を保持し、保持した演算結果を分周回路に出力してもよい。
【０１１２】
このようにすれば、位相比較周波数が高い周波数になり、デルタシグマ変調回路の動作周波数も高い周波数になった場合にも、デルタシグマ変調の演算処理を１クロックサイクル内において適正に終了させて、演算結果を保持回路に適正に保持できるようになる。
【０１１３】
また本実施形態では、ＰＬＬ回路のループ帯域幅は０．５ＭＨｚよりも大きくてもよい。
【０１１４】
このようにＰＬＬ回路のループ帯域幅を０．５ＭＨｚよりも大きくできることで、ＰＬＬ回路のループフィルターとなるローパスフィルターの面積を小さくでき、回路装置の小面積化を図れるようになる。
【０１１５】
また本実施形態では、電圧制御発振回路は、インダクターとキャパシターを有するＬＣ発振回路であり、ＬＣ発振回路のインダクターが回路装置の金属配線層により構成されてもよい。
【０１１６】
このように電圧制御発振回路としてＬＣ発振回路を用いれば、高い位相比較周波数に対応した高い発振周波数での電圧制御発振回路の発振動作を実現できるようになる。またインダクターを回路装置の金属配線層により構成することで、外付け部品のインダクターを用いなくても済むようになり、発振器のコンパクト化を図れるようになる。
【０１１７】
また本実施形態では、水晶振動子及び回路装置が収容されるパッケージを含み、回路装置の能動面が水晶振動子に対向するように、水晶振動子及び回路装置がパッケージ内に配置され、インダクターは回路装置の能動面に設けられ、インダクターと水晶振動子との間の距離が、１５０μｍ以上であってもよい。
【０１１８】
このようにインダクターと水晶振動子との間の距離を１５０μｍ以上というように長くすれば、インダクターによる磁界が水晶振動子の電極等により妨害されてインダクタンスが変動してしまうのを抑制でき、発振ノイズの発生の抑制等が可能になる。
【０１１９】
また本実施形態では、水晶振動子及び回路装置が収容されるパッケージを含み、インダクターは回路装置の能動面に設けられ、回路装置の能動面が水晶振動子に対向し、且つ、インダクターと水晶振動子とが、能動面に直交する方向での平面視において重ならないように、水晶振動子及び回路装置がパッケージ内に配置されてもよい。
【０１２０】
このようにインダクターと水晶振動子とが平面視において重ならないように配置にすれば、インダクターと水晶振動子の間の距離を長くすることが可能になり、インダクターによる磁界が水晶振動子の電極等により妨害されてインダクタンスが変動してしまうのを抑制でき、発振ノイズの発生の抑制等が可能になる。
【０１２１】
また本実施形態では、水晶振動子及び回路装置が収容されるパッケージを含み、回路装置は、第１の辺と、第１の辺の反対辺である第２の辺を有し、回路装置の能動面に直交する方向での平面視において、第１の辺が第２の辺に比べて水晶振動子に近い位置に配置され、水晶振動子がインダクターに比べて第１の辺に近い位置に配置され、インダクターが水晶振動子に比べて第２の辺に近い位置に配置されるように、水晶振動子及び回路装置がパッケージ内に配置されてもよい。
【０１２２】
このように平面視において第１の辺に近い位置に水晶振動子を配置し、第２の辺に近い位置にインダクターを配置すれば、インダクターと水晶振動子の間の距離を長くすることが可能になり、インダクターによる磁界が水晶振動子の電極等により妨害されてインダクタンスが変動してしまうのを抑制でき、発振ノイズの発生の抑制等が可能になる。
【０１２３】
また本実施形態では、水晶振動子及び回路装置が収容されるパッケージと、回路装置が実装される基板と、を含み、回路装置の能動面が基板に対向するように、回路装置が基板に実装され、インダクターは回路装置の能動面に設けられ、インダクターと基板との間の距離が、１５０μｍ以上であってもよい。
【０１２４】
このようにインダクターと基板との間の距離を１５０μｍ以上というように長くすれば、インダクターによる磁界が基板の配線電極等により妨害されてインダクタンスが変動してしまうのを抑制でき、発振ノイズの発生の抑制等が可能になる。
【０１２５】
また本実施形態では、水晶振動子は、振動部を有する圧電基板と、圧電基板の第１の主面において振動部に対応する位置に設けられる第１の励振電極と、圧電基板の第２の主面において振動部に対応する位置に設けられる第２の励振電極と、圧電基板の第１の主面に設けられると共に第１の励振電極に電気的に接続され、第１の励振電極よりも厚膜の第１のリード電極と、圧電基板の第２の主面に設けられると共に第２の励振電極に電気的に接続され、第２の励振電極よりも厚膜の第２のリード電極を含んでもよい。
【０１２６】
このように、第１、第２のリード電極を、第１、第２の励振電極よりも厚膜にすれば、オーミックロスを低減でき、ＣＩ値の劣化も抑制できるようになり、水晶振動子を２００ＭＨｚ以上というような高い発振周波数で発振させることが可能になる。
【０１２７】
また本実施形態は、上記に記載の発振器を含む電子機器に関係する。
【０１２８】
また本実施形態は、上記に記載の発振器を含む移動体に関係する。
【０１２９】
なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また発振器、回路装置、発振回路、ＰＬＬ回路、電子機器、移動体の構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１３０】
ｆｘｔａｌ…発振周波数、ｆｐｆｄ…位相比較周波数、ｆｂｗ…ループ帯域幅、
ｆｄｓｍ、ｆｌｅａｋ、ｆｖｃｏ…周波数、ＲＦＣＫ…基準クロック信号、
ＦＢＣＫ…フィードバッククロック信号、ＶＣ…制御電圧、ＣＫＱ…クロック信号、
ＤＩＶ…分周比、ＤＱ…演算結果、ＲＭＮ…位相ノイズ計測範囲、
ＢＦ、ＢＦＣ…バッファー回路、ＢＰ…バイポーラートランジスター、ＩＳ…電流源、
ＣＡ１、ＣＡ２、ＣＢ１、ＣＢ２、ＣＣ１、ＣＣ２、ＣＤ１〜ＣＤ３…キャパシター、
ＲＣ１、ＲＣ２、ＲＤ１、ＲＤ２…抵抗、Ｌ、Ｌ１、Ｌ２…インダクター、
ＴＡ１、ＴＡ２、ＴＣ１…トランジスター、ＢＭＰ…導電性バンプ、
Ｐ１〜Ｐ４…端子、Ｔ１〜Ｔ４…内部端子、ＤＬ、ＤＬ１〜ＤＬ３…距離、
ＳＤ１、ＳＤ２…辺、ＳＦＡ…能動面
２…段差部、３…基板、４…発振器、５…パッケージ、６…ベース、７…リッド、
８、９…外部端子、１０…水晶振動子、２０…回路装置、２２…スペーサー、
２４…ポリイミドコート、３０…発振回路、４０…ＰＬＬ回路、４２…位相比較回路、
４４…制御電圧生成回路、４６…チャージポンプ回路、４８…ローパスフィルター、
５０…電圧制御発振回路、５８…分周回路、６０…デルタシグマ変調回路、
６２…演算回路、６４…保持回路、６６…レジスター、８０…出力回路、
９０…処理回路、９２…インターフェース回路、
１１０…圧電基板、１１１…振動部、１１２…支持部、１１３…貫通溝、
１２１、１２２…励振電極、１２３、１２４…リード電極、１２５、１２６…端子電極、
２０６…自動車、２０７…車体、２０８…制御装置、２０９…車輪、
５００…電子機器、５１０…通信インターフェース、５２０…処理装置、
５３０…操作インターフェース、５４０…表示部、５５０…メモリー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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