(57)【要約】      （修正有）【課題】簡易な方式で精度の高いデータ信号を出力することが可能な半導体装置を提供する。【解決手段】半導体装置１は、第１信号線を駆動する第１ドライバ２と、第２信号線を駆動する第２ドライバ４と、第１および第２ドライバを制御する制御回路１０とを備える。第１および第２ドライバは、複数のアナログスイッチと抵抗素子とを含む。制御回路１０は、タイミング信号の入力に従って、複数のアナログスイッチを選択的に導通させて、複数の抵抗素子のうちの導通した抵抗素子の抵抗分割に従い第１信号線の電圧を第１電圧から第２電圧に遷移させる際に段階的に設定するための第１デコード信号を出力する第１デコーダ１４と、複数の抵抗素子のうちの導通した抵抗素子の抵抗分割に従い第２信号線の電圧を第２電圧から第１電圧に遷移させる際に段階的に設定するための第２デコード信号を出力する第２デコーダ１６とを含む。【選択図】図１
2020088444.tif 000002
【特許請求の範囲】
【請求項１】
第１信号線を駆動する第１ドライバと、
第２信号線を駆動する第２ドライバと、
前記第１および第２ドライバを制御する制御回路とを備え、
各前記第１および第２ドライバは、
複数のアナログスイッチと、
前記複数のアナログスイッチにそれぞれ対応して設けられる複数の抵抗素子とを含み、
前記制御回路は、
タイミング信号の入力に従って、前記複数のアナログスイッチを選択的に導通させて、前記複数の抵抗素子のうちの導通した抵抗素子の抵抗分割に従い第１信号線の電圧を第１電圧から第２電圧に遷移させる際に段階的に設定するための第１デコード信号を出力する第１デコーダと、
前記タイミング信号の入力に従って、前記複数のアナログスイッチを選択的に導通させて、前記複数の抵抗素子のうちの導通した抵抗素子の抵抗分割に従い前記第２信号線の電圧を前記第２電圧から前記第１電圧に遷移させる際に段階的に設定するための第２デコード信号を出力する第２デコーダとを含む、半導体装置。
【請求項２】
前記制御回路は、データ信号およびクロック信号の入力に基づいて前記タイミング信号を出力するカウンタをさらに含む、請求項１記載の半導体装置。
【請求項３】
前記第１および第２ドライバは、ＵＳＢ（Universal Serial Bus）ドライバである、請求項１記載の半導体装置。
【請求項４】
前記第１および第２デコーダは、奇数回の前記タイミング信号の入力に従って、前記複数のアナログスイッチを選択的に導通させて、前記複数の抵抗素子のうちの導通した抵抗素子の抵抗分割に従い前記第１および第２信号線の電圧を前記第１電圧から前記第２電圧もしくは前記第２電圧から前記第１電圧に遷移させる際に奇数回により段階的に設定するための第１および第２デコード信号を出力する、請求項１記載の半導体装置。
【請求項５】
前記第１および第２デコーダは、偶数回の前記タイミング信号の入力に従って、前記複数のアナログスイッチを選択的に導通させて、前記複数の抵抗素子のうちの導通した抵抗素子の抵抗分割に従い前記第１および第２信号線の電圧を前記第１電圧から前記第２電圧もしくは前記第２電圧から前記第１電圧に遷移させる際に偶数回により段階的に設定するための第１および第２デコード信号を出力する、請求項１記載の半導体装置。
【請求項６】
前記第１および第２デコーダは、前記タイミング信号の入力に従って、前記複数のアナログスイッチを選択的に導通させて、前記複数の抵抗素子のうちの導通した抵抗素子の抵抗分割に従い第１および第２信号線の電圧を第１電圧から第２電圧もしくは前記第２電圧から前記第１電圧に遷移させる際に一部分において段階的に設定するための第１および第２デコード信号を出力する、請求項１記載の半導体装置。
【請求項７】
前記第１信号線および前記第２信号線の少なくともいずれか一方の電圧を検出する検出回路をさらに備える、請求項１記載の半導体装置。
【請求項８】
前記第１デコーダは、
前記タイミング信号の入力に従って、前記複数のアナログスイッチを選択的に導通させて、前記複数の抵抗素子のうちの導通した抵抗素子の抵抗分割に従い前記第１信号線の電圧を前記第１電圧から前記第２電圧に遷移させる際に段階的に設定するための前記第１デコード信号を出力し、
前記検出回路の検出結果に基づいて、前記複数のアナログスイッチを選択的に導通させて抵抗分割なしに前記第１信号線の電圧を前記第１電圧から前記第２電圧に遷移させる第３デコード信号を出力し、
前記第２デコーダは、
前記タイミング信号の入力に従って、前記複数のアナログスイッチを選択的に導通させて、前記複数の抵抗素子のうちの導通した抵抗素子の抵抗分割に従い前記第２信号線の電圧を前記第２電圧から前記第１電圧に遷移させる際に段階的に設定するための前記第２デコード信号を出力し、
前記検出回路の検出結果に基づいて、前記複数のアナログスイッチを選択的に導通させて抵抗分割なしに前記第２信号線の電圧を前記第２電圧から前記第１電圧に遷移させる第４デコード信号を出力する、請求項７記載の半導体装置。
【請求項９】
前記検出回路は、前記第１信号線および前記第２信号線の電圧差を検出する、請求項７記載の半導体装置。
【請求項１０】
前記第１デコーダは、
第１タイミング信号の入力に従って、前記複数のアナログスイッチを選択的に導通させて、前記複数の抵抗素子のうちの導通した抵抗素子の第１抵抗分割に従い前記第１信号線の電圧を前記第１電圧から前記第２電圧に遷移させる際に段階的に設定するための前記第１デコード信号を出力し、
第２タイミング信号の入力に従って、前記複数のアナログスイッチを選択的に導通させて、前記複数の抵抗素子のうちの導通した抵抗素子の第２抵抗分割に従い前記第１信号線の電圧を前記第１電圧から前記第２電圧に遷移させる際に同じ電圧レベルに維持するための第３デコード信号を出力し、
前記第２デコーダは、
前記第１タイミング信号の入力に従って、前記複数のアナログスイッチを選択的に導通させて、前記複数の抵抗素子のうちの導通した抵抗素子の抵抗分割に従い前記第２信号線の電圧を前記第２電圧から前記第１電圧に遷移させる際に段階的に設定するための前記第２デコード信号を出力し、
前記第２タイミング信号の入力に従って、前記複数のアナログスイッチを選択的に導通させて、前記複数の抵抗素子のうちの導通した抵抗素子の抵抗分割に従い前記第２信号線の電圧を前記第２電圧から前記第１電圧に遷移させる際に同じ電圧レベルに維持するための第４デコード信号を出力する、請求項１記載の半導体装置。
【請求項１１】
前記第２抵抗分割により導通した抵抗素子に流れる電流は、前記第１抵抗分割により導通した抵抗素子に流れる電流よりも小さい、請求項１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関する。
【背景技術】
【０００２】
近年、パソコン周辺機器用の通信規格としてＵＳＢ（Universal Serial Bus）規格が採用されている。この点で、スルーレート制御型の出力バッファ回路が提案されている（特許文献１）。
【０００３】
一方で、上記文献に記載される出力バッファ回路は、基準電流を生成するブロックと最終段トランジスタと、フィードバック容量と、基準電流を供給するカレントミラーとを有している。当該出力バッファ回路のドライバの遷移時間はフィードバック容量の容量値と基準電流の電流量から決まり、一定の傾きを持った立ち上がり（Rise）および立ち下がり（Fall）を行うことが可能である。
【０００４】
一方で、ＵＳＢ規格で定められた立ち上がり（Rise）および立ち下がり（Fall）の時間は値が大きいため、ある程度大きなフィードバック容量が必要である。また、基準電流のばらつきを抑えるために、カレントミラーのサイズも大きくする必要がある。したがって、ドライバの面積の大部分をフィードバック容量とカレントミラーとが占めることになる。
【０００５】
さらに、フィードバック容量や基準電流は、プロセス、温度、電圧によってばらつく可能性がある。プロセスごとにＵＳＢ規格に適合するような合わせ込みが必要となり、その都度工数がかかる課題があった。すなわち、上記のように特性ばらつきが発生しやすい構成であるのに対して、ＵＳＢ規格に定められた波形特性規格は厳しいため条件を満たすように合わせ込みをする煩雑な作業が必要であった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−４９５８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本開示は、上記の課題を解決するためになされたものであって、簡易な方式で精度の高いデータ信号を出力することが可能な半導体装置を提供する。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本開示のある局面に従う半導体装置は、第１信号線を駆動する第１ドライバと、第２信号線を駆動する第２ドライバと、第１および第２ドライバを制御する制御回路とを備える。各第１および第２ドライバは、複数のアナログスイッチと、複数のアナログスイッチにそれぞれ対応して設けられる複数の抵抗素子とを含む。制御回路は、第１デコーダと、第２デコーダとを含む。第１デコーダは、タイミング信号の入力に従って、複数のアナログスイッチを選択的に導通させて、複数の抵抗素子のうちの導通した抵抗素子の抵抗分割に従い第１信号線の電圧を第１電圧から第２電圧に遷移させる際に段階的に設定するための第１デコード信号を出力する。第２デコーダは、タイミング信号の入力に従って、複数のアナログスイッチを選択的に導通させて、複数の抵抗素子のうちの導通した抵抗素子の抵抗分割に従い第２信号線の電圧を第２電圧から第１電圧に遷移させる際に段階的に設定するための第２デコード信号を出力する。
【発明の効果】
【００１０】
一実施例によれば、本開示の半導体装置は、簡易な方式で精度の高いデータ信号を出力することが可能である。
【図面の簡単な説明】
【００１１】
【図１】実施形態１に従う出力回路１について説明する図である。
【図２】実施形態１に従うカウンタ１２を説明する図である。
【図３】実施形態１に従うデコーダ１４，１６およびドライバ２，４の構成について説明する図である。
【図４】実施形態１に従うドライバ２の合成抵抗を可変に設定する場合を説明する図である。
【図５】実施形態１に従うドライバ２，４の抵抗分割に従う出力ノードＤＰ，ＤＭの設定について説明する図である。
【図６】実施形態１に従う出力回路１の動作について説明する図である。
【図７】実施形態１に従う信号線Ｓ１，Ｓ２の電圧レベルの遷移を説明する図である。
【図８】実施形態１に従うＵＳＢ規格に従う波形特性規格について説明する図である。
【図９】出力回路１のシミュレーション結果を説明する図である。
【図１０】実施形態２に従う出力回路１＃の構成について説明する図である。
【図１１】実施形態２に従う出力回路１＃の動作について説明する図である。
【図１２】実施形態２の変形例に従う出力回路１＃の動作について説明する図である。
【図１３】実施形態２の変形例２に従う出力回路１＃Ａの構成について説明する図である。
【図１４】実施形態２の変形例２に従う出力回路１＃の動作について説明する図である。
【図１５】実施形態２の変形例３に従う出力回路１＃Ｂの動作について説明する図である。
【図１６】実施形態３に従うドライバ２，４の構成について説明する図である。
【図１７】実施形態３に従うドライバ２の合成抵抗を可変に設定する場合を説明する図である。
【図１８】実施形態３に従うサブクロックを生成する回路を説明する図である。
【図１９】実施形態３に従う出力回路１の動作について説明する図である。
【図２０】実施形態３に従うドライバ２，４の低抵抗分割に従う出力ノードＤＰ，ＤＭの設定について説明する図である。
【図２１】実施形態３に従うドライバ２，４の高抵抗分割に従う出力ノードＤＰ，ＤＭの設定について説明する図である。
【発明を実施するための形態】
【００１２】
実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００１３】
（実施形態１）
実施形態においては、半導体装置として信号線にデータ信号を出力する出力回路について説明する。
【００１４】
図１は、実施形態１に従う出力回路１について説明する図である。
図１を参照して、実施形態１に従う出力回路１は、２本の信号線Ｓ１，Ｓ２を駆動するドライバ２，４と、ドライバ２，４を制御する制御回路１０とを備える。
【００１５】
ドライバ２は、信号線Ｓ１を駆動する。言い換えれば、ドライバ２が信号線Ｓ１の電位を変化させる。ドライバ４は、信号線Ｓ２を駆動する。言い換えれば、ドライバ４が信号線Ｓ２の電位を変化させる。ドライバ２，４のそれぞれにより２本の信号線Ｓ１，Ｓ２を駆動することによりデータ信号が伝送される。
【００１６】
制御回路１０は、カウンタ１２と、デコーダ１４，１６とを含む。
制御回路１０は、基準クロックとデータ信号との入力を受けて、ドライバ２，４を制御するデコード信号を出力する。
【００１７】
図２は、実施形態１に従うカウンタ１２を説明する図である。
図２を参照して、カウンタ１２は、データ信号ＤＡＴＡと、基準クロックとの入力を受けて動作する。具体的には、カウンタ１２は、基準クロックをカウントしてタイミング信号をデコーダに出力する。また、カウンタ１２は、図示しない周辺回路からの制御信号ＤＡＴＡ＿ＥＮおよび制御信号ＲＥＳＥＴの入力を受ける。
【００１８】
カウンタ１２は、制御信号ＤＡＴＡ＿ＥＮの入力に従って、活性化されて動作が可能となる。また、カウンタ１２は、制御信号ＲＥＳＥＴの入力に従って、内部で保持するカウント値をリセットする。
【００１９】
図３は、実施形態１に従うデコーダ１４，１６およびドライバ２，４の構成について説明する図である。
【００２０】
図３を参照して、ここでは、デコーダ１４およびドライバ２の構成が示されている。なお、デコーダ１６およびドライバ４の構成についても同様であるのでその詳細な説明については繰り返さない。
【００２１】
ドライバ４は、複数のトランジスタ（アナログスイッチ）と複数の抵抗素子とを含む。
なお、本例における抵抗素子は、トランジスタ等を用いた抵抗成分であってもよい。
【００２２】
電源電圧ＶＤＤ側のトランジスタ（アナログスイッチ）は、ＰチャネルＭＯＳトランジスタである。接地電圧ＶＳＳ側のトランジスタ（アナログスイッチ）は、ＮチャネルＭＯＳトランジスタである。
【００２３】
複数のトランジスタ（アナログスイッチ）に対応して複数の抵抗素子が設けられている。
【００２４】
例えば、出力ノードＤＰと、電源電圧ＶＤＤとの間には直列にＰチャネルＭＯＳトランジスタＰＴと、抵抗素子ＰＲとが接続される。出力ノードＤＰと、接地電圧ＶＳＳとの間には直列にＮチャネルＭＯＳトランジスタＮＴと、抵抗素子ＮＲとが接続される。
【００２５】
デコーダ１４からのデコード信号に従って電源電圧ＶＤＤ側に接続されている複数のＰチャネルＭＯＳトランジスタ（アナログスイッチ）が選択的に導通する。具体的には、図３に示すように、電源電圧ＶＤＤ側に接続されている複数のＰチャネルＭＯＳトランジスタのうち、一部のＰチャネルＭＯＳトランジスタが導通する。なお、全てのＰチャネルＭＯＳトランジスタが導通してもよい。これにより、電源電圧ＶＤＤ側に接続されている抵抗素子が選択的に導通する。したがって、電源電圧ＶＤＤと出力ノードＤＰとの間に接続されている合成抵抗を可変に設定することが可能である。
【００２６】
また、デコーダ１４からのデコード信号に従って接地電圧ＶＳＳ側に接続されている複数のＮチャネルＭＯＳトランジスタ（アナログスイッチ）が選択的に導通する。これにより、接地電圧ＶＳＳ側に接続されている抵抗素子が選択的に導通する。具体的には、図３に示すように、接地電圧ＶＳＳ側に接続されている複数のＮチャネルＭＯＳトランジスタのうち、一部のＮチャネルＭＯＳトランジスタが導通する。なお、全てのＮチャネルＭＯＳトランジスタが導通してもよい。したがって、接地電圧ＶＳＳと出力ノードＤＰとの間に接続されている合成抵抗を可変に設定することが可能である。
【００２７】
出力ノードＤＰと電源電圧ＶＤＤとの間に接続されている抵抗素子と、出力ノードＤＰと接地電圧ＶＳＳとの間に接続されている抵抗素子との抵抗分割に従って出力ノードＤＰの電圧レベルを設定することが可能である。
【００２８】
図４は、実施形態１に従うドライバ２の合成抵抗を可変に設定する場合を説明する図である。
【００２９】
図４を参照して、電源電圧ＶＤＤ側に２０個のＰチャネルＭＯＳトランジスタおよび抵抗素子と、接地電圧ＶＳＳ側に２０個のＮチャネルＭＯＳトランジスタおよび抵抗素子とが設けられている。
【００３０】
各抵抗素子の抵抗値は９００Ωに設定されている。
例えば、２０個のＰチャネルＭＯＳトランジスタ（アナログスイッチ）をすべて導通させた場合には、合成抵抗は４５Ωに設定される。
【００３１】
１０個のＰチャネルＭＯＳトランジスタ（アナログスイッチ）を導通させた場合には、合成抵抗は９０Ωに設定される。
【００３２】
５個のＰチャネルＭＯＳトランジスタ（アナログスイッチ）を導通させた場合には、合成抵抗は１８０Ωに設定される。
【００３３】
４個のＰチャネルＭＯＳトランジスタ（アナログスイッチ）を導通させた場合には、合成抵抗は２２５Ωに設定される。接地電圧ＶＳＳ側のＮチャネルＭＯＳトランジスタについても同様である。
【００３４】
電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＰの電圧が設定される。
【００３５】
ドライバ４についても同様である。
図５は、実施形態１に従うドライバ２，４の抵抗分割に従う出力ノードＤＰ，ＤＭの設定について説明する図である。
【００３６】
図５を参照して、ドライバ２の電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＰの電圧が設定される。
【００３７】
一例として、電源電圧ＶＤＤ側の合成抵抗（４５Ω）と、接地電圧ＶＳＳ側の合成抵抗（２２５Ω）との抵抗分割に従って出力ノードＤＰの電圧がＶＤＤ×５／６に設定される。
【００３８】
電源電圧ＶＤＤ側の合成抵抗（９０Ω）と、接地電圧ＶＳＳ側の合成抵抗（１８０Ω）との抵抗分割に従って出力ノードＤＰの電圧がＶＤＤ×４／６に設定される。電源電圧ＶＤＤ側の合成抵抗（１８０Ω）と、接地電圧ＶＳＳ側の合成抵抗（１８０Ω）との抵抗分割に従って出力ノードＤＰの電圧がＶＤＤ×３／６に設定される。電源電圧ＶＤＤ側の合成抵抗（１８０Ω）と、接地電圧ＶＳＳ側の合成抵抗（９０Ω）との抵抗分割に従って出力ノードＤＰの電圧がＶＤＤ×２／６に設定される。電源電圧ＶＤＤ側の合成抵抗（２２５Ω）と、接地電圧ＶＳＳ側の合成抵抗（４５Ω）との抵抗分割に従って出力ノードＤＰの電圧がＶＤＤ×１／６に設定される。また、電圧ＶＤＤに設定する場合には、出力ノードＤＰに対して電源電圧ＶＤＤ側のＰチャネルＭＯＳトランジスタのみ導通させる。本例の場合には、ＰチャネルＭＯＳトランジスタのみ導通させて合成抵抗（４５Ω）に設定し、接地電圧ＶＳＳ側のＮチャネルＭＯＳトランジスタは導通させない。また、接地電圧ＶＳＳに設定する場合には、出力ノードＤＰに対して接地電圧ＶＳＳ側のＮチャネルＭＯＳトランジスタのみ導通させる。本例の場合には、ＮチャネルＭＯＳトランジスタのみ導通させて合成抵抗（４５Ω）に設定し、電源電圧ＶＤＤ側のＰチャネルＭＯＳトランジスタは導通させない。
【００３９】
当該方式に従ってアナログスイッチを選択的に導通させることによりドライバ２の出力ノードＤＰの電圧レベルを段階的に設定することが可能である。
【００４０】
ドライバ４の電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＰの電圧が設定される。ドライバ４の出力ノードＤＭの電圧レベルについても出力ノードＤＰと同様に設定することが可能である。
【００４１】
実施形態１においては、ドライバ２，４の出力ノードＤＰ，ＤＭの電圧レベルをアナログスイッチを選択的に導通させることにより上記の方式に従って段階的に設定する。これにより、信号線Ｓ１，Ｓ２を立ち上がり（Rise）および立ち下がり（Fall）のタイミングを精度よく設定することが可能である。また、信号線Ｓ１，Ｓ２の立ち上がり（Rise）および立ち下がり（Fall）の時間を精度よく設定することが可能である。
【００４２】
図６は、実施形態１に従う出力回路１の動作について説明する図である。
図６（Ａ）を参照して、出力回路１がデータ信号ＤＡＴＡ（「１」）の入力を受けて信号線Ｓ１，Ｓ２を駆動する場合を説明する図である。一例として６段階で段階的に信号線Ｓ１，Ｓ２の電圧レベルが設定される場合について説明する。
【００４３】
時刻ＴＡにおいて、カウンタ１２は、制御信号ＲＥＳＥＴの入力を受けて初期化する。そして、時刻ＴＢにおいて、カウンタ１２は、制御信号ＤＡＴＡ＿ＥＮの入力に従ってデータ信号ＤＡＴＡの入力受付を可能な状態に設定する。
【００４４】
時刻Ｔ０において、カウンタ１２は、データ信号ＤＡＴＡ（「１」）の立ち上がりを検出する。
【００４５】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ１において、３ビット（ｂｉｔ０〜ｂｉｔ２）のタイミング信号（「００１」）を出力する。デコーダ１４は、タイミング信号（「００１」）の入力を受けて電源電圧ＶＤＤ側の合成抵抗（２２５Ω）と、接地電圧ＶＳＳ側の合成抵抗（４５Ω）との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×１／６に設定する。デコーダ１６は、タイミング信号（「００１」）の入力を受けて電源電圧ＶＤＤ側の合成抵抗（４５Ω）と、接地電圧ＶＳＳ側の合成抵抗（２２５Ω）との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×５／６に設定する。
【００４６】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ２において、３ビット（ｂｉｔ０〜ｂｉｔ２）のタイミング信号（「０１０」）を出力する。デコーダ１４は、タイミング信号（「０１０」）の入力を受けて電源電圧ＶＤＤ側の合成抵抗（１８０Ω）と、接地電圧ＶＳＳ側の合成抵抗（９０Ω）との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×２／６に設定する。デコーダ１６は、タイミング信号（「０１０」）の入力を受けて電源電圧ＶＤＤ側の合成抵抗（９０Ω）と、接地電圧ＶＳＳ側の合成抵抗（１８０Ω）との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×４／６に設定する。
【００４７】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ３において、３ビット（ｂｉｔ０〜ｂｉｔ２）のタイミング信号（「０１１」）を出力する。デコーダ１４は、タイミング信号（「０１１」）の入力を受けて電源電圧ＶＤＤ側の合成抵抗（１８０Ω）と、接地電圧ＶＳＳ側の合成抵抗（１８０Ω）との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×３／６に設定する。デコーダ１６は、タイミング信号（「０１１」）の入力を受けて電源電圧ＶＤＤ側の合成抵抗（１８０Ω）と、接地電圧ＶＳＳ側の合成抵抗（１８０Ω）との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×３／６に設定する。
【００４８】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ４において、３ビット（ｂｉｔ０〜ｂｉｔ２）のタイミング信号（「１００」）を出力する。デコーダ１４は、タイミング信号（「１００」）の入力を受けて電源電圧ＶＤＤ側の合成抵抗（９０Ω）と、接地電圧ＶＳＳ側の合成抵抗（１８０Ω）との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×４／６に設定する。デコーダ１６は、タイミング信号（「１００」）の入力を受けて電源電圧ＶＤＤ側の合成抵抗（１８０Ω）と、接地電圧ＶＳＳ側の合成抵抗（９０Ω）との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×２／６に設定する。
【００４９】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ５において、３ビット（ｂｉｔ０〜ｂｉｔ２）のタイミング信号（「１０１」）を出力する。デコーダ１４は、タイミング信号（「１０１」）の入力を受けて電源電圧ＶＤＤ側の合成抵抗（４５Ω）と、接地電圧ＶＳＳ側の合成抵抗（２２５Ω）との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×５／６に設定する。デコーダ１６は、タイミング信号（「１０１」）の入力を受けて電源電圧ＶＤＤ側の合成抵抗（２２５Ω）と、接地電圧ＶＳＳ側の合成抵抗（４５Ω）との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×１／６に設定する。
【００５０】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ６において、３ビット（ｂｉｔ０〜ｂｉｔ２）のタイミング信号（「１１０」）を出力する。デコーダ１４は、タイミング信号（「１１０」）の入力を受けて電源電圧ＶＤＤ側の合成抵抗（４５Ω）を接続し、出力ノードＤＰの電圧を電源電圧ＶＤＤに設定する。デコーダ１６は、タイミング信号（「１１０」）の入力を受けて接地電圧ＶＳＳ側の合成抵抗（４５Ω）を接続し、出力ノードＤＭの電圧を接地電圧ＶＳＳ（０）に設定する。
【００５１】
図６（Ｂ）を参照して、出力回路１がデータ信号ＤＡＴＡ（「０」）の入力を受けて信号線Ｓ１，Ｓ２を駆動する場合を説明する図である。一例として６段階で段階的に信号線Ｓ１，Ｓ２の電圧レベルが設定される場合について説明する。
【００５２】
時刻ＴＣにおいて、カウンタ１２は、制御信号ＲＥＳＥＴの入力を受けて初期化する。そして、時刻ＴＤにおいて、カウンタ１２は、制御信号ＤＡＴＡ＿ＥＮの入力に従ってデータ信号ＤＡＴＡの入力受付を可能な状態に設定する。
【００５３】
時刻Ｔ１０において、カウンタ１２は、データ信号ＤＡＴＡ（「０」）の立ち下がりを検出する。
【００５４】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ１１において、３ビット（ｂｉｔ０〜ｂｉｔ２）のタイミング信号（「１０１」）を出力する。デコーダ１４は、タイミング信号（「１０１」）の入力を受けて電源電圧ＶＤＤ側の合成抵抗（４５Ω）と、接地電圧ＶＳＳ側の合成抵抗（２２５Ω）との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×５／６に設定する。デコーダ１６は、タイミング信号（「１０１」）の入力を受けて電源電圧ＶＤＤ側の合成抵抗（２２５Ω）と、接地電圧ＶＳＳ側の合成抵抗（４５Ω）との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×１／６に設定する。
【００５５】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ１２において、３ビット（ｂｉｔ０〜ｂｉｔ２）のタイミング信号（「１００」）を出力する。デコーダ１４は、タイミング信号（「１００」）の入力を受けて電源電圧ＶＤＤ側の合成抵抗（９０Ω）と、接地電圧ＶＳＳ側の合成抵抗（１８０Ω）との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×４／６に設定する。デコーダ１６は、タイミング信号（「１００」）の入力を受けて電源電圧ＶＤＤ側の合成抵抗（１８０Ω）と、接地電圧ＶＳＳ側の合成抵抗（９０Ω）との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×２／６に設定する。
【００５６】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ１３において、３ビット（ｂｉｔ０〜ｂｉｔ２）のタイミング信号（「０１１」）を出力する。デコーダ１４は、タイミング信号（「０１１」）の入力を受けて電源電圧ＶＤＤ側の合成抵抗（１８０Ω）と、接地電圧ＶＳＳ側の合成抵抗（１８０Ω）との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×３／６に設定する。デコーダ１６は、タイミング信号（「０１１」）の入力を受けて電源電圧ＶＤＤ側の合成抵抗（１８０Ω）と、接地電圧ＶＳＳ側の合成抵抗（１８０Ω）との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×３／６に設定する。
【００５７】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ１４において、３ビット（ｂｉｔ０〜ｂｉｔ２）のタイミング信号（「０１０」）を出力する。デコーダ１４は、タイミング信号（「０１０」）の入力を受けて電源電圧ＶＤＤ側の合成抵抗（１８０Ω）と、接地電圧ＶＳＳ側の合成抵抗（９０Ω）との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×２／６に設定する。デコーダ１６は、タイミング信号（「０１０」）の入力を受けて電源電圧ＶＤＤ側の合成抵抗（９０Ω）と、接地電圧ＶＳＳ側の合成抵抗（１８０Ω）との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×４／６に設定する。
【００５８】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ１５において、３ビット（ｂｉｔ０〜ｂｉｔ２）のタイミング信号（「００１」）を出力する。デコーダ１４は、タイミング信号（「００１」）の入力を受けて電源電圧ＶＤＤ側の合成抵抗（２２５Ω）と、接地電圧ＶＳＳ側の合成抵抗（４５Ω）との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×１／６に設定する。デコーダ１６は、タイミング信号（「００１」）の入力を受けて電源電圧ＶＤＤ側の合成抵抗（４５Ω）と、接地電圧ＶＳＳ側の合成抵抗（２２５Ω）との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×５／６に設定する。
【００５９】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ１６において、３ビット（ｂｉｔ０〜ｂｉｔ２）のタイミング信号（「０００」）を出力する。デコーダ１４は、タイミング信号（「０００」）の入力を受けて接地電圧ＶＳＳ側の合成抵抗（４５Ω）を接続し、出力ノードＤＰの電圧を接地電圧ＶＳＳ（０）に設定する。デコーダ１６は、タイミング信号（「０００」）の入力を受けて電源電圧ＶＤＤ側の合成抵抗（４５Ω）を接続し、出力ノードＤＭの電圧を電源電圧ＶＤＤに設定する。
【００６０】
なお、本例においては、６段階で段階的に信号線の電圧レベルを設定する場合について説明したが、さらに段階数を増やすことにより遷移を滑らかにすることも可能である。
【００６１】
なお、基準クロックは、システムが保持しているクロックを用いることが可能である。なお、基準クロックの調整としてシステムが保持しているクロックが高速である場合には、分周して任意の周波数に調整することが可能である。あるいは、遅延素子を介して任意の周波数に調整することも可能である。また、システムが保持しているクロックが遅い場合には、クロックの立ち上がり、立ち下がりの両エッジを用いて２倍の速さのタイミングを確保することも可能である。
【００６２】
図７は、実施形態１に従う信号線Ｓ１，Ｓ２の電圧レベルの遷移を説明する図である。
図７（Ａ）を参照して、本例においては、一例として６段階で段階的に信号線Ｓ１，Ｓ２の電圧レベルを設定する場合の電圧の遷移が示されている。
【００６３】
信号線Ｓ１，Ｓ２に関して、出力ノードＤＰ，ＤＭの電圧がＶＤＤ×３／６の場合に電圧が交差する場合が示されている。
【００６４】
したがって、信号線Ｓ１，Ｓ２の立ち上がり（Rise）および立ち下がり（Fall）による交差点（クロスポイント）のタイミングを調整することが可能であるとともに、交差位置を電源電圧ＶＤＤの中間値に設定することが可能である。
【００６５】
図７（Ｂ）を参照して、本例においては、一例として５段階で段階的に信号線Ｓ１，Ｓ２の電圧レベルを設定する場合の電圧の遷移が示されている。
【００６６】
信号線Ｓ１，Ｓ２に関して、出力ノードＤＰ，ＤＭの電圧が中間値を跨ぐ場合に電圧が交差する場合が示されている。
【００６７】
したがって、信号線Ｓ１，Ｓ２の立ち上がり（Rise）および立ち下がり（Fall）による交差点（クロスポイント）のタイミングを調整することが可能であるとともに、交差位置を電源電圧ＶＤＤの中間値に設定することが可能である。
【００６８】
図７（Ａ）および（Ｂ）に示されるように、段階数を奇数とするか偶数とするかにより交差位置の遷移が異なる。すなわち、段階数を奇数にする場合には、遷移中に交差（クロス）が発生する。一方、段階数を偶数にする場合には、遷移中ではなく電圧レベルを維持する期間で交差（クロス）が発生する。
【００６９】
段階数を偶数にする場合には、抵抗素子のばらつきにより互いの分圧レベルがずれる可能性があり、期待した中間位置から少しずれた位置でクロスが生じる可能性もある。
【００７０】
したがって、段階数を奇数にする方が交差位置のタイミングを調整し易い。
どちらにせよ、両方の方法で期待した挙動を実現可能である。
【００７１】
図８は、実施形態１に従うＵＳＢ規格に従う波形特性規格について説明する図である。
図８に示されるように、Ｆｕｌｌ−ｓｐｅｅｄ  Ｒｉｓｅ  ｔｉｍｅ，Ｆｕｌｌ−ｓｐｅｅｄ  Ｆａｌｌ  ｔｉｍｅ，Ｆｕｌｌ−ｓｐｅｅｄ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｒｉｓｅ  ａｎｄ  Ｆａｌｌ  ｔｉｍｅ  Ｍａｔｃｈｉｎｇ，Ｌｏｗ−ｓｐｅｅｄ  Ｒｉｓｅ  ｔｉｍｅ，Ｌｏｗ−ｓｐｅｅｄ  Ｆａｌｌ  ｔｉｍｅ，Ｌｏｗ−ｓｐｅｅｄ  Ｄｉｆｆｒｅｎｔｉａｌ  Ｒｉｓｅ  ａｎｄ  Ｆａｌｌ  ｔｉｍｅ  Ｍａｔｃｈｉｎｇ，Ｏｕｔｐｕｔ  Ｓｉｇｎａｌ  Ｃｒｏｓｓｏｖｅｒ  Ｖｏｌｔａｇｅ，Ｄｒｉｖｅｒ  Ｏｕｔｐｕｔ  Ｒｅｓｉｓｔａｎｃｅ（ｗｈｉｃｈ  ａｌｓｏ  ｓｅｒｖｅｓ  ａｓ  ｈｉｇｈ−ｓｐｅｅｄ  ｔｅｒｍｉｎａｔｉｏｎ）等の波形特性規格が示されている。
【００７２】
一例として、「Ｆｕｌｌ−ｓｐｅｅｄ  Ｒｉｓｅ  ｔｉｍｅ」および「Ｆｕｌｌ−ｓｐｅｅｄ  Ｆａｌｌ  ｔｉｍｅ」は、「４〜２０ｎｓ」に規定されている。また、「Ｆｕｌｌ−ｓｐｅｅｄ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｒｉｓｅ  ａｎｄ  Ｆａｌｌ  ｔｉｍｅ  Ｍａｔｃｈｉｎｇ」は、「９０〜１１１．１％」に規定されている。「Ｌｏｗ−ｓｐｅｅｄ  Ｒｉｓｅ  ｔｉｍｅ」および「Ｌｏｗ−ｓｐｅｅｄ  Ｆａｌｌ  ｔｉｍｅ」は、「７５〜３００ｎｓ」に規定されている。「Ｌｏｗ−ｓｐｅｅｄ  Ｄｉｆｆｒｅｎｔｉａｌ  Ｒｉｓｅ  ａｎｄ  Ｆａｌｌ  ｔｉｍｅ  Ｍａｔｃｈｉｎｇ」は、「８０〜１２５％」に規定されている。「Ｏｕｔｐｕｔ  Ｓｉｇｎａｌ  Ｃｒｏｓｓｏｖｅｒ  Ｖｏｌｔａｇｅ」は、「１．３〜２．０Ｖ」に規定されている。「Ｄｒｉｖｅｒ  Ｏｕｔｐｕｔ  Ｒｅｓｉｓｔａｎｃｅ」は、「４０．５〜４９．５Ω」に規定されている。
【００７３】
したがって、フルスピード（Ｆｕｌｌ−ｓｐｅｅｄ）モード、ロースピード（Ｌｏｗ−ｓｐｅｅｄ）モードにおける立ち上がり（Rise）および立ち下がり（Fall）の遷移時間やマッチング、および交差電圧等の厳しい条件が規定されている。
【００７４】
例えば、交差電圧として、電源電圧ＶＤＤ（３．３Ｖ）の場合に、「１．３〜２．０Ｖ」の範囲内の中間値付近で交差する要求が規定されている。
【００７５】
したがって、従来の出力回路の構成では、ばらつき等により信号の波形特性が変化する場合に、合わせ込みをする点で煩雑な作業が必要であった。
【００７６】
実施形態１に従う出力回路１は、データ信号を出力する際、カウンタ１２からのタイミング信号に基づいて信号線Ｓ１，Ｓ２の波形の立ち上がり（Rise）および立ち下がり（Fall）を設定するため簡易な方式で開始タイミングを調整することが可能である。また、基準クロックをカウントすることによりタイミング調整することが可能である。したがって、フルスピード（Ｆｕｌｌ−ｓｐｅｅｄ）モード、ロースピード（Ｌｏｗ−ｓｐｅｅｄ）モードのいずれにおいても立ち上がり（Rise）および立ち下がり（Fall）の遷移時間を簡易な方式で調整することが可能である。また、信号線Ｓ１，Ｓ２のデータ信号の立ち上がりおよび立ち下がりの交差する際のタイミングも段階的に電圧を変化させることにより、中間値付近で交差するようにタイミング調整することが可能である。出力回路１は、簡易な方式で精度の高いデータ信号を出力することが可能である。
【００７７】
また、プロセス、温度、電圧の影響を受けにくい構成であるためばらつきを抑えた波形特性を得ることが可能である。また、プロセスに依存しない為、ポーティングも容易であり回路の設計工数も抑えることが可能である。さらに、従来回路で面積の大部分を占めていた容量素子とカレントミラー回路を設けていないため回路全体のサイズの縮小を図ることが可能である。
【００７８】
（実施形態２）
図９は、出力回路１のシミュレーション結果を説明する図である。
【００７９】
図９には、電圧０Ｖ〜３．３Ｖの範囲内で信号線Ｓ１，Ｓ２が駆動された場合が示されている。
【００８０】
また、出力ノードＤＰ，ＤＭに流れる電流波形が示されている。
当該図に示されるように抵抗分割に従い電圧レベルを設定するため貫通電流が流れる。
【００８１】
本例においては、当該シミュレーション結果として１０ｍＡの貫通電流が定常的に流れる場合が示されている。
【００８２】
したがって、当該定常的に流れる貫通電流により消費電力がある程度かかるという課題がある。
【００８３】
実施形態２においては消費電力を低減する構成について説明する。
図１０は、実施形態２に従う出力回路１＃の構成について説明する図である。
【００８４】
図１０を参照して、出力回路１＃は、差動アンプ２０と、シングルエンドレシーバ２２，２４とをさらに含む。
【００８５】
差動アンプ２０は、信号線Ｓ１，Ｓ２とそれぞれ接続され、信号線Ｓ１，Ｓ２の電圧レベルの差分に応じた信号を出力する。具体的には、信号線Ｓ１，Ｓ２の電圧レベルが入れ替わった場合（交差した場合）に差動アンプ２０の出力信号が切り替わる。
【００８６】
シングルエンドレシーバ２２，２４は、信号線Ｓ１，Ｓ２にそれぞれ対応して設けられ、各信号線Ｓ１，Ｓ２の電圧レベルを比較して所定の電圧レベル以上となった場合あるいは、所定の電圧レベル以下となった場合を検出して検出信号を出力する。
【００８７】
差動アンプ２０およびシングルエンドレシーバ２２，２４は、ＵＳＢ規格を満たすために一般的に設けられている場合が多く、特に部品点数を増加させることなく実現することが可能である。
【００８８】
図１１は、実施形態２に従う出力回路１＃の動作について説明する図である。
図１１を参照して、実施形態２に従う出力回路１＃は、信号線Ｓ１，Ｓ２の波形の立ち上がり（Rise）および立ち下がり（Fall）の全期間において段階的に信号線Ｓ１，Ｓ２の電圧レベルを設定するのではなく、一部の期間においてのみ段階的に信号線Ｓ１，Ｓ２の電圧レベルを設定する。
【００８９】
本例においては、信号線Ｓ１，Ｓ２の波形の立ち上がり（Rise）および立ち下がり（Fall）の電圧レベルが交差する前の前半期間は、段階的に信号線Ｓ１，Ｓ２の電圧レベルを設定し、信号線Ｓ１，Ｓ２の電圧レベルが交差した後の後半期間は回路特性に従って信号線Ｓ１，Ｓ２を放電あるいは充電する。差動アンプ２０は、信号線Ｓ１，Ｓ２の電圧レベルが交差したか否かの判定信号（差動信号）を出力する。
【００９０】
本例においては、５段階で段階的に信号線の電圧レベルを設定可能な場合について説明する。また、電源電圧ＶＤＤは、３．３Ｖに設定されている場合について説明する。
【００９１】
カウンタ１２は、データ信号ＤＡＴＡ（「１」）の立ち上がりを検出する。
カウンタ１２は、基準クロックをカウントして、時刻Ｔ２０において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×１／５に設定する。デコーダ１６は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×４／５に設定する。
【００９２】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ２１において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×２／５に設定する。デコーダ１６は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×３／５に設定する。
【００９３】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ２２において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×３／５に設定する。デコーダ１６は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×２／５に設定する。
【００９４】
時刻Ｔ２３において、出力ノードＤＰ，ＤＭの電圧が交差する。こにれに従い差動アンプ２０は、判定信号（差動信号）を「Ｌ」レベルから「Ｈ」レベルに変化させる。すなわち、信号線Ｓ１，Ｓ２の電圧レベルが入れ替わった場合（交差した場合）を指し示す。
【００９５】
制御回路１０＃は、差動アンプ２０から出力される判定信号（差動信号）を検出する。
カウンタ１２は、基準クロックをカウントして、時刻Ｔ２４において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けてドライバ２の電源電圧ＶＤＤ側のみのアナログスイッチを導通させる。すなわち、信号線Ｓ１を電源電圧ＶＤＤと接続してプルアップさせる。デコーダ１６は、タイミング信号の入力を受けてドライバ４の接地電圧ＶＳＳ側のみのアナログスイッチを導通させる。すなわち、信号線Ｓ２を接地電圧ＶＳＳと接続してプルダウンさせる。
【００９６】
時刻Ｔ２５において、信号線Ｓ１は、電源電圧ＶＤＤの電圧レベルに充電される。また、信号線Ｓ２は、接地電圧ＶＳＳの電圧レベルに放電される。
【００９７】
本例の場合には、制御回路１０＃は、差動信号が切り替わる前の時刻Ｔ２０〜Ｔ２４までの期間は段階的に信号線Ｓ１，Ｓ２の電圧レベルを設定する。制御回路１０＃は、差動信号が切り替わった後の時刻Ｔ２４において、信号線Ｓ１，Ｓ２の電圧レベルを分割抵抗に基づいて設定するのでは無く、電源電圧ＶＤＤあるいは接地電圧ＶＳＳと接続することにより信号線Ｓ１，Ｓ２を充電あるいは放電する。
【００９８】
当該構成において、前半期間は分割抵抗により段階的に信号線の電圧レベルを設定する方式であるため貫通電流が流れるが、後半期間は分割抵抗ではないため貫通電流は流れない。したがって、全体として消費電力を低減することが可能である。すなわち、信号線Ｓ１，Ｓ２が交差するまでは精度よく電圧レベルを調整し、交差後は貫通電流を抑制することにより消費電力を抑制しつつ精度よく信号の波形特性を調整することが可能である。
【００９９】
（変形例１）
図１２は、実施形態２の変形例に従う出力回路１＃の動作について説明する図である。
【０１００】
図１２を参照して、実施形態２の変形例に従う出力回路１＃は、信号線Ｓ１，Ｓ２の波形の立ち上がり（Rise）および立ち下がり（Fall）の全期間において段階的に信号線Ｓ１，Ｓ２の電圧レベルを設定するのではなく、一部の期間においてのみ段階的に信号線Ｓ１，Ｓ２の電圧レベルを設定する。
【０１０１】
本例においては、信号線Ｓ１，Ｓ２の波形の立ち上がり（Rise）および立ち下がり（Fall）の電圧レベルが交差する前の前半期間は、段階的に信号線Ｓ１，Ｓ２の電圧レベルを設定し、信号線Ｓ１，Ｓ２の電圧レベルが交差した後の後半期間は回路特性に従って信号線Ｓ１，Ｓ２を放電あるいは充電する。シングルエンドレシーバ２２，２４は、信号線Ｓ１，Ｓ２のそれぞれの電圧レベルを検出し、閾値との比較に基づいて検出信号Ｐ１，Ｐ２を出力する。
【０１０２】
本例においては、５段階で段階的に信号線の電圧レベルを設定可能な場合について説明する。また、電源電圧ＶＤＤは、３．３Ｖに設定されている場合について説明する。
【０１０３】
カウンタ１２は、データ信号ＤＡＴＡ（「１」）の立ち上がりを検出する。
カウンタ１２は、基準クロックをカウントして、時刻Ｔ３０において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×１／５に設定する。デコーダ１６は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×４／５に設定する。
【０１０４】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ３１において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×２／５に設定する。デコーダ１６は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×３／５に設定する。
【０１０５】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ３２において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×３／５に設定する。デコーダ１６は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×２／５に設定する。
【０１０６】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ３３において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×４／５に設定する。デコーダ１６は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×１／５に設定する。
【０１０７】
時刻Ｔ３４において、出力ノードＤＰに対応するシングルエンドレシーバ２２は、「Ｈ」レベルを検出する。この検出に伴い、カウンタ１２は、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けてドライバ２の電源電圧ＶＤＤ側のみのアナログスイッチを導通させる。すなわち、信号線Ｓ１を電源電圧ＶＤＤと接続してプルアップさせる。
【０１０８】
時刻Ｔ３５において、出力ノードＤＭに対応するシングルエンドレシーバ２４は、「Ｌ」レベルを検出する。この検出に伴い、カウンタ１２は、タイミング信号を出力する。デコーダ１６は、タイミング信号の入力を受けてドライバ４の接地電圧ＶＳＳ側のみのアナログスイッチを導通させる。すなわち、信号線Ｓ２を接地電圧ＶＳＳと接続してプルダウンさせる。
【０１０９】
時刻Ｔ３６において、信号線Ｓ１は、電源電圧ＶＤＤの電圧レベルに充電される。また、信号線Ｓ２は、接地電圧ＶＳＳの電圧レベルに放電される。
【０１１０】
本例の場合には、制御回路１０＃は、時刻Ｔ３０〜Ｔ３３までの期間は段階的に信号線Ｓ１，Ｓ２の電圧レベルを設定する。制御回路１０＃は、シングルエンドレシーバ２２による検出信号の入力を受けた後の時刻Ｔ３４において、信号線Ｓ１の電圧レベルを分割抵抗に基づいて設定するのでは無く、電源電圧ＶＤＤと接続することにより信号線Ｓ１を充電する。制御回路１０＃は、シングルエンドレシーバ２４による検出信号の入力を受けた後の時刻Ｔ３５において、信号線Ｓ２の電圧レベルを分割抵抗に基づいて設定するのでは無く、接地電圧ＶＳＳと接続することにより信号線Ｓ２を放電する。
【０１１１】
当該構成において、前半期間は分割抵抗により段階的に信号線の電圧レベルを設定する方式であるため貫通電流が流れるが、後半期間は分割抵抗ではないため貫通電流は流れない。したがって、全体として消費電力を低減することが可能である。すなわち、信号線Ｓ１，Ｓ２が交差するまでは精度よく電圧レベルを調整し、交差後は貫通電流を抑制することにより消費電力を抑制しつつ精度よく信号の波形特性を調整することが可能である。
【０１１２】
（変形例２）
図１３は、実施形態２の変形例２に従う出力回路１＃Ａの構成について説明する図である。
【０１１３】
図１３を参照して、出力回路１＃Ａは、差動アンプ２０と、シングルエンドレシーバ２２，２４の代わりにレベル検知回路３０を設ける。
【０１１４】
レベル検知回路３０は、信号線Ｓ１，Ｓ２とそれぞれ接続され、信号線Ｓ１，Ｓ２の電圧レベルを検知する。本例においては、信号線Ｓ１，Ｓ２の電圧レベルとしてＨレベル側の信号と、Ｌレベル側の信号との両方を検知したか否かを判定する。レベル検知回路３０は、両方を検知した場合には判定信号を出力する。
【０１１５】
図１４は、実施形態２の変形例２に従う出力回路１＃の動作について説明する図である。
【０１１６】
図１４を参照して、実施形態２の変形例に従う出力回路１＃は、信号線Ｓ１，Ｓ２の波形の立ち上がり（Rise）および立ち下がり（Fall）の全期間において段階的に信号線Ｓ１，Ｓ２の電圧レベルを設定するのではなく、一部の期間においてのみ段階的に信号線Ｓ１，Ｓ２の電圧レベルを設定する。
【０１１７】
本例においては、信号線Ｓ１，Ｓ２の波形の立ち上がり（Rise）および立ち下がり（Fall）の電圧レベルが交差する直前の中間期間は、段階的に信号線Ｓ１，Ｓ２の電圧レベルを設定し、信号線Ｓ１，Ｓ２の電圧レベルが交差する前そして交差した後の前半および後半期間は回路特性に従って放電あるいは充電する。本例においては、５段階で段階的に信号線の電圧レベルを設定可能な場合について説明する。
【０１１８】
カウンタ１２は、データ信号ＤＡＴＡ（「１」）の立ち上がりを検出する。
カウンタ１２は、基準クロックをカウントして、時刻Ｔ４０において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けてドライバ２の電源電圧ＶＤＤ側のみのアナログスイッチを導通させる。すなわち、信号線Ｓ１を電源電圧ＶＤＤと接続してプルアップさせる。デコーダ１６は、タイミング信号の入力を受けてドライバ４の接地電圧ＶＳＳ側のみのアナログスイッチを導通させる。すなわち、信号線Ｓ２を接地電圧ＶＳＳと接続してプルダウンさせる。
【０１１９】
時刻Ｔ４１において、レベル検知回路３０は、信号線Ｓ１の電圧レベルがＨ側の閾値以下であることを検出する。また、レベル検知回路３０は、信号線Ｓ２の電圧レベルがＬ側の閾値以上であることを検出する。これにより、レベル検知回路３０は、Ｈレベル側の信号と、Ｌレベル側の信号との両方を検知して、判定信号を制御回路１０＃Ａに出力する。
【０１２０】
カウンタ１２は、当該判定信号を受けてタイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×２／５に設定する。デコーダ１６は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×３／５に設定する。
【０１２１】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ４２において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×３／５に設定する。デコーダ１６は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×２／５に設定する。
【０１２２】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ４３において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けてドライバ２の電源電圧ＶＤＤ側のみのアナログスイッチを導通させる。すなわち、信号線Ｓ１を電源電圧ＶＤＤと接続してプルアップさせる。デコーダ１６は、タイミング信号の入力を受けてドライバ４の接地電圧ＶＳＳ側のみのアナログスイッチを導通させる。すなわち、信号線Ｓ２を接地電圧ＶＳＳと接続してプルダウンさせる。
【０１２３】
時刻Ｔ４３において、信号線Ｓ１は、電源電圧ＶＤＤの電圧レベルに充電される。また、信号線Ｓ２は、接地電圧ＶＳＳの電圧レベルに放電される。
【０１２４】
本例の場合には、制御回路１０＃Ａは、レベル検知回路３０の判定信号の入力を受けた時刻Ｔ４１〜Ｔ４３までの期間は段階的に信号線Ｓ１，Ｓ２の電圧レベルを設定する。それ以外の時刻Ｔ４０〜Ｔ４１およびＴ４３〜Ｔ４４の期間は、信号線Ｓ１の電圧レベルを分割抵抗に基づいて設定するのでは無く、電源電圧ＶＤＤと接続することにより信号線Ｓ１を充電する。また、信号線Ｓ２の電圧レベルを分割抵抗に基づいて設定するのでは無く、接地電圧ＶＳＳと接続することにより信号線Ｓ２を放電する。
【０１２５】
当該構成において、中間期間は分割抵抗により段階的に信号線の電圧レベルを設定する方式であるため貫通電流が流れるが、前半および後半期間は分割抵抗ではないため貫通電流は流れない。したがって、全体として消費電力を低減することが可能である。すなわち、信号線Ｓ１，Ｓ２が交差する期間のみ精度よく電圧レベルを調整し、交差する前および交差した後は貫通電流を抑制することにより消費電力を抑制しつつ精度よく信号の波形特性を調整することが可能である。
【０１２６】
（変形例３）
図１５は、実施形態２の変形例３に従う出力回路１＃Ｂの動作について説明する図である。
【０１２７】
図１５を参照して、実施形態２の変形例３に従う出力回路１＃Ｂは、信号線Ｓ１，Ｓ２の波形の立ち上がり（Rise）および立ち下がり（Fall）の全期間において段階的に信号線Ｓ１，Ｓ２の電圧レベルを設定するのではなく、一部の期間においてのみ段階的に信号線Ｓ１，Ｓ２の電圧レベルを設定する。
【０１２８】
上記の構成においては、信号線Ｓ１，Ｓ２の電圧レベルを検出して検出結果に基づいて抵抗分割に基づく電圧設定を切り替える方式について説明したが、本変形例３においては、電圧レベルを検出することなく切り替える。
【０１２９】
本例においては、信号線Ｓ１，Ｓ２の波形の立ち上がり（Rise）および立ち下がり（Fall）の電圧レベルが交差する前の前半期間は、段階的に信号線Ｓ１，Ｓ２の電圧レベルを設定し、信号線Ｓ１，Ｓ２の電圧レベルが交差した後の後半期間は回路特性に従って信号線Ｓ１，Ｓ２を放電あるいは充電する。本例においては、５段階で段階的に信号線の電圧レベルを設定可能な場合について説明する。
【０１３０】
カウンタ１２は、データ信号ＤＡＴＡ（「１」）の立ち上がりを検出する。
カウンタ１２は、基準クロックをカウントして、時刻Ｔ５０において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×４／５に設定する。デコーダ１６は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×１／５に設定する。
【０１３１】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ５１において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×３／５に設定する。デコーダ１６は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×２／５に設定する。
【０１３２】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ５２において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けてドライバ２の電源電圧ＶＤＤ側のみのアナログスイッチを導通させる。すなわち、信号線Ｓ１を電源電圧ＶＤＤと接続してプルアップさせる。デコーダ１６は、タイミング信号の入力を受けてドライバ４の接地電圧ＶＳＳ側のみのアナログスイッチを導通させる。すなわち、信号線Ｓ２を接地電圧ＶＳＳと接続してプルダウンさせる。
【０１３３】
時刻Ｔ５３において、信号線Ｓ１は、電源電圧ＶＤＤの電圧レベルに充電される。また、信号線Ｓ２は、接地電圧ＶＳＳの電圧レベルに放電される。
【０１３４】
本例の場合には、制御回路１０＃は、基準クロックをカウントして、２回分の時刻Ｔ５０〜Ｔ５２までの期間は段階的に信号線Ｓ１，Ｓ２の電圧レベルを設定する。制御回路１０＃は、基準クロックをカウントして、２回を終えた時刻Ｔ５２以降の期間は、信号線Ｓ１の電圧レベルを分割抵抗に基づいて設定するのでは無く、電源電圧ＶＤＤと接続することにより信号線Ｓ１を充電する。制御回路１０＃は、信号線Ｓ２の電圧レベルを分割抵抗に基づいて設定するのでは無く、接地電圧ＶＳＳと接続することにより信号線Ｓ２を放電する。
【０１３５】
当該構成において、前半期間は分割抵抗により段階的に信号線の電圧レベルを設定する方式であるため貫通電流が流れるが、後半期間は分割抵抗ではないため貫通電流は流れない。したがって、全体として消費電力を低減することが可能である。すなわち、信号線Ｓ１，Ｓ２が交差するまでは精度よく電圧レベルを調整し、交差後は貫通電流を抑制することにより消費電力を抑制しつつ精度よく信号の波形特性を調整することが可能である。
【０１３６】
また、信号線Ｓ１，Ｓ２の電圧レベルを検出する必要がなく、基準クロックのカウントのみであるため部品点数を削減することが可能である。
【０１３７】
（実施形態３）
実施形態３においては消費電力を低減する別の構成について説明する。
【０１３８】
図１６は、実施形態３に従うドライバ２，４の構成について説明する図である。
図１６を参照して、実施形態３においてはドライバ２，４で実行する抵抗分割を低抵抗分割から高抵抗分割に切り替える方式について説明する。
【０１３９】
図１７は、実施形態３に従うドライバ２の合成抵抗を可変に設定する場合を説明する図である。
【０１４０】
図１７を参照して、電源電圧ＶＤＤ側に２０個のＰチャネルＭＯＳトランジスタおよび抵抗素子と、接地電圧ＶＳＳ側に２０個のＮチャネルＭＯＳトランジスタおよび抵抗素子とが設けられている。なお、本例における抵抗素子は、トランジスタ等を用いた抵抗成分であってもよい。
【０１４１】
各抵抗素子の抵抗値は９００Ωに設定されている。
例えば、２０個のＰチャネルＭＯＳトランジスタ（アナログスイッチ）をすべて導通させた場合には、合成抵抗は４５Ωに設定される。
【０１４２】
１２個のＰチャネルＭＯＳトランジスタ（アナログスイッチ）を導通させた場合には、合成抵抗は７５Ωに設定される。
【０１４３】
１０個のＰチャネルＭＯＳトランジスタ（アナログスイッチ）を導通させた場合には、合成抵抗は９０Ωに設定される。
【０１４４】
６個のＰチャネルＭＯＳトランジスタ（アナログスイッチ）を導通させた場合には、合成抵抗は１５０Ωに設定される。
【０１４５】
５個のＰチャネルＭＯＳトランジスタ（アナログスイッチ）を導通させた場合には、合成抵抗は１８０Ωに設定される。
【０１４６】
４個のＰチャネルＭＯＳトランジスタ（アナログスイッチ）を導通させた場合には、合成抵抗は２２５Ωに設定される。
【０１４７】
３個のＰチャネルＭＯＳトランジスタ（アナログスイッチ）を導通させた場合には、合成抵抗は３００Ωに設定される。
【０１４８】
２個のＰチャネルＭＯＳトランジスタ（アナログスイッチ）を導通させた場合には、合成抵抗は４５０Ωに設定される。
【０１４９】
接地電圧ＶＳＳ側のＮチャネルＭＯＳトランジスタについても同様である。
電源電圧ＶＤＤ側の合成抵抗と、接地電圧ＶＳＳ側の合成抵抗との抵抗分割に従って出力ノードＤＰの電圧が設定される。
【０１５０】
ドライバ４についても同様である。
実施形態３においては、分圧比を同じ状態を維持しながら低抵抗分割から高抵抗分割に切り替える。例えば、低抵抗分割において、ＰチャネルＭＯＳトランジスタの合成抵抗を９０Ωに設定した場合には、高抵抗分割において、ＰチャネルＭＯＳトランジスタ１８０Ωに設定する。また、低抵抗分割において、ＮチャネルＭＯＳトランジスタの合成抵抗を９０Ωに設定した場合には、高抵抗分割において、ＮチャネルＭＯＳトランジスタを１８０Ωに設定する。当該方式により、分圧比を同じ状態に維持しながら、全体の抵抗値を変更することが可能である。これにより低抵抗分割により電圧レベルの遷移を高速に変化させつつ、高抵抗分割により電圧レベルの維持において貫通電流を低減することが可能である。
【０１５１】
図１８は、実施形態３に従うサブクロックを生成する回路を説明する図である。
図１８を参照して、インバータＩＶ１，ＩＶ２と、ＡＮＤ回路ＡＤとを含む。
【０１５２】
ＮＡＮＤ回路ＡＤは、基準クロックの入力と、インバータＩＶ１を介する基準クロックの入力とに基づいてＮＡＮＤ論理演算結果を出力する。ＮＡＮＤ回路ＡＤは、インバータＩＶ２を介して反転信号をサブクロックとして出力する。
【０１５３】
図１９は、実施形態３に従う出力回路１の動作について説明する図である。
図１９を参照して、出力回路１がデータ信号ＤＡＴＡ（「１」）の入力を受けて信号線Ｓ１，Ｓ２を駆動する場合を説明する図である。一例として６段階で段階的に信号線Ｓ１，Ｓ２の電圧レベルが設定される場合について説明する。
【０１５４】
基準クロックが示されており、上記の方式に従って基準クロックに基づいてサブクロックが生成される。本例においては、サブクロックの立ち下がりに同期して低抵抗分割から高抵抗分割に切り替わえる方式について説明する。
【０１５５】
時刻Ｔ５９において、カウンタ１２は、データ信号ＤＡＴＡ（「１」）の立ち上がりを検出する。
【０１５６】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ６０において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗（２２５Ω）と、接地電圧ＶＳＳ側の合成抵抗（４５Ω）との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×１／６に設定する。デコーダ１６は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗（４５Ω）と、接地電圧ＶＳＳ側の合成抵抗（２２５Ω）との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×５／６に設定する。
【０１５７】
カウンタ１２は、サブクロックの立ち下がりに同期して、時刻Ｔ６１において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗（４５０Ω）と、接地電圧ＶＳＳ側の合成抵抗（９０Ω）との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×１／６の状態で維持するように設定する。デコーダ１６は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗（９０Ω）と、接地電圧ＶＳＳ側の合成抵抗（４５０Ω）との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×５／６の状態で維持するように設定する。
【０１５８】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ６２において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗（１５０Ω）と、接地電圧ＶＳＳ側の合成抵抗（７５Ω）との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×２／６に設定する。デコーダ１６は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗（７５Ω）と、接地電圧ＶＳＳ側の合成抵抗（１５０Ω）との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×４／６に設定する。
【０１５９】
カウンタ１２は、サブクロックの立ち下がりに同期して、時刻Ｔ６３において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗（３００Ω）と、接地電圧ＶＳＳ側の合成抵抗（１５０Ω）との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×２／６の状態で維持するように設定する。デコーダ１６は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗（１５０Ω）と、接地電圧ＶＳＳ側の合成抵抗（３００Ω）との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×４／６の状態で維持するように設定する。
【０１６０】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ６４において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗（１５０Ω）と、接地電圧ＶＳＳ側の合成抵抗（１５０Ω）との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×３／６に設定する。デコーダ１６は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗（１５０Ω）と、接地電圧ＶＳＳ側の合成抵抗（１５０Ω）との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×３／６に設定する。
【０１６１】
カウンタ１２は、サブクロックの立ち下がりに同期して、時刻Ｔ６５において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗（３００Ω）と、接地電圧ＶＳＳ側の合成抵抗（３００Ω）との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×３／６の状態で維持するように設定する。デコーダ１６は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗（３００Ω）と、接地電圧ＶＳＳ側の合成抵抗（３００Ω）との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×３／６の状態で維持するように設定する。
【０１６２】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ６６において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗（７５Ω）と、接地電圧ＶＳＳ側の合成抵抗（１５０Ω）との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×４／６に設定する。デコーダ１６は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗（１５０Ω）と、接地電圧ＶＳＳ側の合成抵抗（７５Ω）との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×２／６に設定する。
【０１６３】
カウンタ１２は、サブクロックの立ち下がりに同期して、時刻Ｔ６７において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗（１５０Ω）と、接地電圧ＶＳＳ側の合成抵抗（３００Ω）との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×４／６の状態で維持するように設定する。デコーダ１６は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗（３００Ω）と、接地電圧ＶＳＳ側の合成抵抗（１５０Ω）との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×２／６の状態で維持するように設定する。
【０１６４】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ６８において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗（４５Ω）と、接地電圧ＶＳＳ側の合成抵抗（２２５Ω）との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×５／６に設定する。デコーダ１６は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗（２２５Ω）と、接地電圧ＶＳＳ側の合成抵抗（４５Ω）との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×１／６に設定する。
【０１６５】
カウンタ１２は、サブクロックの立ち下がりに同期して、時刻Ｔ６９において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗（９０Ω）と、接地電圧ＶＳＳ側の合成抵抗（４５０Ω）との抵抗分割に従って出力ノードＤＰの電圧をＶＤＤ×５／６の状態で維持するように設定する。デコーダ１６は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗（４５０Ω）と、接地電圧ＶＳＳ側の合成抵抗（９０Ω）との抵抗分割に従って出力ノードＤＭの電圧をＶＤＤ×１／６の状態で維持するように設定する。
【０１６６】
カウンタ１２は、基準クロックをカウントして、時刻Ｔ７０において、タイミング信号を出力する。デコーダ１４は、タイミング信号の入力を受けて電源電圧ＶＤＤ側の合成抵抗（４５Ω）を接続し、出力ノードＤＰの電圧を電源電圧ＶＤＤに設定する。デコーダ１６は、タイミング信号の入力を受けて接地電圧ＶＳＳ側の合成抵抗（４５Ω）を接続し、出力ノードＤＭの電圧を接地電圧ＶＳＳ（０）に設定する。
【０１６７】
図２０は、実施形態３に従うドライバ２，４の低抵抗分割に従う出力ノードＤＰ，ＤＭの設定について説明する図である。
【０１６８】
図２１は、実施形態３に従うドライバ２，４の高抵抗分割に従う出力ノードＤＰ，ＤＭの設定について説明する図である。
【０１６９】
図２０および２１に示されるように、低抵抗分割から高抵抗分割に切り替えることにより貫通電流を半分に低減することが可能である。
【０１７０】
当該構成において、前半期間は低抵抗分割により段階的に信号線の電圧レベルを設定する際に、高速に電圧レベルを設定するとともに、後半期間は高抵抗分割により貫通電流を抑制することが可能である。したがって、全体として消費電力を低減することが可能である。
【０１７１】
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１７２】
１，１＃，１＃Ａ  出力回路、２，４  ドライバ、１０，１０＃，１０＃Ａ  制御回路、１２  カウンタ、１４，１６  デコーダ、２０  差動アンプ、２２，２４  シングルエンドレシーバ、３０  レベル検知回路。
【図１】
2020088444.tif 000003
【図２】
2020088444.tif 000004
【図３】
2020088444.tif 000005
【図４】
2020088444.tif 000006
【図５】
2020088444.tif 000007
【図６】
2020088444.tif 000008
【図７】
2020088444.tif 000009
【図８】
2020088444.tif 000010
【図９】
2020088444.tif 000011
【図１０】
2020088444.tif 000012
【図１１】
2020088444.tif 000013
【図１２】
2020088444.tif 000014
【図１３】
2020088444.tif 000015
【図１４】
2020088444.tif 000016
【図１５】
2020088444.tif 000017
【図１６】
2020088444.tif 000018
【図１７】
2020088444.tif 000019
【図１８】
2020088444.tif 000020
【図１９】
2020088444.tif 000021
【図２０】
2020088444.tif 000022
【図２１】
2020088444.tif 000023