(57)【要約】【課題】  電力効率およびピーク電流を考慮しつつ回路面積を削減可能な電圧生成回路を提供する。【解決手段】  本発明の電圧生成回路１００は、外部電源電圧EXVDDから内部電源電圧INTVDDを生成するINTVDD生成回路１１０と、外部電源電圧EXVDDから内部電源電圧VDD_V1を生成するVDD_V1生成回路１２０と、内部電電電圧VDD_V1を用いてビット線を充電するための充電電圧を出力ノードに生成するV1_駆動回路１３０とを含む。V1_駆動回路１３０は、弱い駆動能力の電圧W_V1と強い駆動能力の電圧S_V1とを生成することが可能である。V1_駆動回路１３０は、ビット線の最初の充電期間に弱い駆動能力の電圧W_V1でビット線を充電し、その後の充電期間に強い駆動能力の電圧S_V1でビット線を充電する。【選択図】  図８
2020205129.tif 000002
【特許請求の範囲】
【請求項１】
外部電源電圧を用いて第１の内部電源電圧を生成する第１の回路と、
前記第１の内部電源電圧を用いてビット線を充電するための充電電圧を出力ノードに生成する第２の回路とを含み、
前記第２の回路は、第１の駆動能力を有する充電電圧を生成する第１の生成回路と、
前記第１の駆動能力よりも高い第２の駆動能力を有する充電電圧を生成する第２の生成回路と、
前記第１および第２の生成回路による充電電圧の生成を制御する制御手段とを含む、電圧生成回路。
【請求項２】
前記制御手段は、ビット線の最初の充電期間に前記第１の生成回路により第１の駆動能力を有する充電電圧を生成させ、ビット線の次の充電期間に前記第２の生成回路により第２の駆動能力を有する充電電圧を生成させる、請求項１に記載の電圧生成回路。
【請求項３】
前記制御手段は、前記次の充電期間に前記第１および第２の生成回路により第１の駆動能力を有する充電電圧と第２の駆動能力を有する充電電圧を生成させる、請求項１または２に記載の電圧生成回路。
【請求項４】
電圧生成回路はさらに、前記第１の回路とは独立して、外部電源電圧を用いて第２の内部電源電圧を生成する第３の回路を含み、当該第３の回路は、前記第２の内部電源電圧をビット線の充電とは異なる他の回路に供給する、請求項１に記載の電圧生成回路。
【請求項５】
前記第１の生成回路は、第１の内部電源電圧と前記出力ノードとの間に第１のプルアップトランジスタを含み、前記第２の生成回路は、第１の内部電源電圧と前記出力ノードとの間に第２のプルアップトランジスタを含み、第２のプルアップトランジスタのＷ／Ｌ比は第１のプルアップトランジスタのＷ／Ｌ比よりも大きい、請求項１ないし４いずれか１つに記載の電圧生成回路。
【請求項６】
第１のプルアップトランジスタのゲート長は、第２のプルアップトランジスタのゲート長に等しい、請求項５に記載の電圧生成回路。
【請求項７】
前記第２の回路はさらに、第１および第２のプルアップトランジスタに直列に接続されたプルダウントランジスタを含み、
前記制御手段は、第１および第２のプルアップトランジスタおよびプルダウントランジスタを駆動するための駆動制御信号を出力する、請求項５に記載の電圧生成回路。
【請求項８】
前記制御手段は、トリミングコードに基づき第１の駆動能力を有する充電電圧と第２の駆動能力を有する充電電圧との間のレシオを調整する、請求項１に記載の電圧生成回路。
【請求項９】
前記トリミングコードは、少なくとも製造プロセスの変動に基づき設定される、請求項８に記載の電圧生成回路。
【請求項１０】
前記第２の回路で生成された充電電圧は、内部電源電圧で動作されるトランジスタを介してページバッファ／センス回路に供給される、請求項１ないし９いずれか１つに記載の電圧生成回路。
【請求項１１】
請求項１ないし１０いずれか１つに記載の電圧生成回路と、当該電圧生成回路に接続されたページバッファ／センス回路とを含み、前記第２の回路は、ページバッファ／センス回路の周囲に配置される、半導体記憶装置。
【請求項１２】
半導体記憶装置におけるビット線を充電する方法であって、
外部電源電圧からビット線の充電にのみ使用される内部電源電圧を生成し、
ビット線の最初の充電期間に、前記内部電源電圧から生成された第１の駆動能力を有する充電電圧で前記ビット線を充電し、
ビット線の次の充電期間に、前記内部電源電圧から生成された前記第１の駆動能力よりも大きな第２の駆動能力を有する充電電圧で前記ビット線を充電する、方法。
【請求項１３】
前記次の充電期間に、第１の駆動能力の充電電圧と第２の駆動能力の充電電圧で前記ビット線を充電する、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ等の半導体記憶装置に関し、特に動作時のピーク電流の抑制に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリの読出し動作では、偶数ビット線からなるページまたは奇数ビット線からなるページが交互に読出される。偶数ページの読出しが行われている間、奇数ページがセンスアンプから切り離されてシールド電位が供給され、奇数ページの読出しが行われている間、偶数ページがセンスアンプから切り離されてシールド電位が供給され、これにより隣接するビット線間の容量結合によるノイズを低減している（例えば、特許文献１）。また、ページ読出しでは、ビット線をプリチャージし、選択メモリセルの記憶状態に応じてビット線を放電させ、その後にビット線の電位をセンスするが、ページ数の増加に伴いビット線容量が増加すると、ビット線の充放電に要する時間が長くなる。そこで、ブロック間にプリチャージ回路を配置しビット線のプリチャージ時間の短縮を図ることが開示されている（例えば、特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１７６１７７号公報
【特許文献２】特許第５６３１４３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１は、偶数ビット線と奇数ビット線の２つのビット線によって共有される１つのページバッファ／センス回路の一部の構成とビット線選択回路とを示す図である。ページバッファ／センス回路は、電圧V1とセンスノードSNSとの間に接続され、ビット線をプリチャージするためのNMOSトランジスタBLPREと、ビット線の電圧をクランプするためのNMOSトランジスタBLCLAMPと、ビット線選択回路との接続を行うためのNMOSトランジスタBLCNとを含む。トランジスタBLCLAMPとトランジスタBLCNはノードTOBLを介して接続される。トランジスタBLPREとトランジスタBLCLAMPは、それぞれゲート長がＬｇ＝０．３μｍであり、低電圧で駆動される。なお、ページバッファ／センス回路は、ここには図示しないが、センスノードSNSに接続されたラッチ回路を含む。
【０００５】
ビット線選択回路は、偶数ビット線GBLeを選択するためのトランジスタBLSe、奇数ビット線GBLoを選択するためのトランジスタBLSo、仮想電源VIRPWRを偶数ビット線GBLeに接続するためのトランジスタYBLe、仮想電源VIRPWRを奇数ビット線GBLoに接続するためのトランジスタYBLoを含んで構成される。これらのトランジスタは、高電圧で駆動されるNMOSトランジスタである。例えば、読出し動作時に、偶数ビット線GBLeが選択されるとき、トランジスタYBLeがオフし、トランジスタTBLoがオンし、奇数ビット線GBLoには、仮想電源VIRPWRから０Ｖが供給され、奇数ビット線GBLoが選択されるとき、トランジスタYBLeがオンし、トランジスタYBLoがオフし、偶数ビット線GBLeには仮想電源VIRPWRから０Ｖが供給され、シールド読出しが行われる。プログラム動作時には、非選択のビット線には、仮想電源VIRPWRからバイアス電圧が印加され、メモリセル間のＦＧカップリングが抑制される。
【０００６】
電圧V1を生成するためのV1_駆動回路V１_DRVや仮想電源VIRPWRの駆動回路VIRPWR_DRVは、図４に示すようにページバッファＰＢの周囲に配置される。図２に、V1_駆動回路V1_DRVの構成を示す。V1_駆動回路V1_DRVは、外部から供給された外部電源電圧EXVDD（例えば、３．３Ｖ）と内部電源電圧INTVDD（例えば、１．８Ｖ）とを用いて電圧V1を生成する。駆動回路は、インバータＩＮ１、ＩＮ２、ＩＮ３、プルアップトランジスタＱ１、Ｑ２、プルダウントランジスタＱ３を含み、プルアップトランジスタＱ１が外部電源電圧EXVDDと出力ノードＮ１との間に接続され、プルアップトランジスタＱ２が内部電源電圧INTVDDと出力ノードＮ１との間に接続され、トランジスタＱ３が出力ノードＮ１とＧＮＤとの間に接続される。トランジスタＱ１およびインバータＩＮ１のゲート長（Ｌｇ＝０．５μｍ）は、高電圧駆動による耐圧のために他のトランジスタのゲート長（Ｌｇ＝０．３μｍ）よりも大きく、また、インバータＩＮ１には、レベルシフタＬＳでレベルシフトされた駆動信号が供給される。
【０００７】
トランジスタＱ１がオンされるとき、トランジスタＱ２、Ｑ３はオフされ、出力ノードＮ１には、外部電源電圧EXVDDレベル（ここでは、３．３Ｖ）の電圧V1が生成される。トランジスタＱ２がオンされるとき、トランジスタＱ１、Ｑ３はオフされ、出力ノードＮ１には、内部電源電圧INTVDDレベル（ここでは、１．８Ｖ）の電圧V1が生成される。トランジスタＱ３がオンされるとき、トランジスタＱ１、Ｑ２がオフされ、出力ノードＮ１はＧＮＤレベルである。また、仮想電源VIRPWRのための駆動回路VIRPWR_DRVは、ここには図示しないが、図２に示すV1_駆動回路V1_DRVと同様に構成される。
【０００８】
図３に内部電源電圧INTVDDを生成するレギュレータの構成例を示す。同図に示すように、レギュレータ１０は、外部電源電圧EXVDDと出力ノードＮ２の間に接続されたPMOSトランジスタＱ４と、出力ノードＮ２とＧＮＤとの間に接続された抵抗分割器と、抵抗分割器で分圧されたノードＮ３の電圧と基準電圧Vrefとを比較し、その比較結果に基づきトランジスタＱ４を制御するオペアンプ（差動増幅器）ＯＰとを含み、出力ノードＮ２からは、外部電源電圧EXVDDを降圧した１．８Ｖの内部電源電圧INTVDDが出力される。この内部電源電圧INTVDDは、V1_駆動回路V1_DRVや仮想電源VIRPWRの駆動回路VIRPWR_DRVで使用されるだけでなく、ロジックや他の回路においても使用される。
【０００９】
図４に示すように、一般に、V1_駆動回路V1_DRVや仮想電源VIRPWRの駆動回路VIRPWR_DRVは、配線等のＲＣ負荷のためにページバッファＰＢの回りに他の駆動回路２０と一緒に配置される。言い換えれば、これらのV1_駆動回路V1_DRV、VIRPWR_DRV、他の駆動回路２０は、ページバッファＰＢから遠く離れて配置することができない。
【００１０】
図５に、ビット線をチャージするときのセンスノードSNSに表れる充電電圧SNS_INTVDDとノードTOBLに表れるクランプ電圧VCLMPの波形と、V1_駆動回路との関係を示す。ビット線をチャージするとき、トランジスタBLPRE、トランジスタBLCLAMPおよびトランジスタBLCNがオンされ、電圧V1が選択されたビット線に供給される。V1_駆動回路V1_DRVは、図２に示したように、外部電源電圧EXVDDによる電圧供給パスと内部電源電圧INVDDによる電圧供給パスとを備えており、ビット線を最初にチャージする期間ｔ１、外部電源電圧EXVDDの電圧供給パスを介してビット線がチャージされる。センスノードSNSは、外部電源電圧EXVDDの電圧V1で充電を開始され、ノードTOBLには、トランジスタVCLAMPのゲート電圧によりクランプされたクランプ電圧VCLMPが表れる。次のチャージ期間ｔ２で内部電源電圧INTVDDの電圧供給パスを介してビット線をチャージする。外部電源電圧EXVDDから内部電源電圧INTVDDへの電圧供給パスの切替えは、トランジスタBLPREおよびトランジスタBLCLAMPが内部電源電圧で動作される耐圧であるため、センスノードSNSに表れる充電電圧SNS_INTVDDが内部電源電圧INTVDDに到達する前に行われなければならない。従って、V1_駆動回路は、この条件を、すべてのＰＶＴ（プロセス／電圧／温度）の状況下で満足するように調整されなければならない。
【００１１】
しかしながら、もし、外部電源電圧EXVDDによるチャージ期間ｔ１が最も早い条件で調整されてしまうと、これが最も遅い条件のデバイスに適用された場合、内部電源電圧INTVDDに切替えられた時点でビット線の電圧レベルが低くなりすぎ、内部電源電圧INTVDDに大きな電圧降下が生じてしまう。内部電源電圧INTVDDの電圧降下は、内部電源電圧INTVDDが全体の回路の制御に使用されるので、できるだけ避けるべきである。
【００１２】
こうした事態を回避するため、電圧V1のためだけに使用される専用の内部電源電圧と、それ以外のロジック等の回路で使用される内部電源電圧との２つの内部電源電圧を利用する方法がある。図６に示すV1_駆動回路V1_DRVは、外部電圧EXVDDによる電圧供給パスと、電圧V1に専用の内部電源電圧VDD_V1による電圧供給パスとを備えている。それ以外の構成は、図２のV1_駆動回路V1_DRVと同じである。
【００１３】
図７（Ａ）は、内部電源電圧INTVDDを生成するレギュレータを示す。このレギュレータ３０は、図３に示すレギュレータ１０と同様に構成される。レギュレータ３０で生成された内部電源電圧INTVDDは、上記したようにロジックやその他の回路において使用される。図７（Ｂ）は、内部電源電圧VDD_V1を生成するレギュレータを示す。このレギュレータ４０で生成された内部電源電圧VDD_V1は、上記したように、図６に示すV1_駆動回路V1_DRVにおいてのみ使用される。
【００１４】
このようにV1_駆動回路V1_DRVに使用される内部電源電圧VDD_V1を専用にすることで、ビット線のチャージ中に、もし、外部電源電圧EXVDDの電圧供給パスによるビット線の電圧レベルが最も遅い条件で適用されたデバイスにおいて低くなり過ぎ、内部電源電圧VDD_V1の電圧降下が生じたとしても、内部電源電圧INTVDDは、内部電源電圧VDD_V1とは独立しているため、内部電源電圧VDD_V1の電圧降下が内部電源電圧INTVDDに与える影響は限定的である。さらに、この方法の場合、V1_駆動回路V1_DRVや仮想電源VIRPWRの駆動回路VIRPWR_DRVに追加する回路はない。言い換えれば、内部電源電圧VDD_V1のレギュレータ４０（仮想電源VIRPWRの駆動回路で使用されるレギュレータも同様）は、ページバッファＰＢから離れて配置することができ、それ故、ページバッファＰＢの周囲の面積を増加させない。
【００１５】
しかしながら、V1_駆動回路V1_DRV（および仮想電源VIRPWRの駆動回路VIRPWR_DRV）には、依然として外部電源電圧EXVDDの電圧供給パスを有し、V1_駆動回路V1_DRVおよび仮想電源VIRPWRの駆動回路VIRPWR_DRVは、ページバッファＰＢの周囲に配置されるが、外部電圧EXVDDの電圧供給パスは、ページバッファＰＢの周囲の占有面積を増加させる。特に、データまたはアドレススクランブルスキーム、あるいは連続読出しスキームが実施されると、これらの駆動回路の数が増加するため、できるだけ、V1_駆動回路V1_DRVおよび仮想電源VIRPWRの駆動回路VIRPWR_DRVは縮小されることが望ましい。
【００１６】
本発明は、このような従来の課題を解決し、電力効率およびピーク電流を考慮しつつ回路面積を削減可能な電圧生成回路および半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係る電圧生成回路は、外部電源電圧を用いて第１の内部電源電圧を生成する第１の回路と、前記第１の内部電源電圧を用いてビット線を充電するための充電電圧を出力ノードに生成する第２の回路とを含み、前記第２の回路は、第１の駆動能力を有する充電電圧を生成する第１の生成回路と、前記第１の駆動能力よりも高い第２の駆動能力を有する充電電圧を生成する第２の生成回路と、前記第１および第２の生成回路による充電電圧の生成を制御する制御手段とを含む。
【００１８】
ある実施態様では、前記制御手段は、ビット線の最初の充電期間に前記第１の生成回路により第１の駆動能力を有する充電電圧を生成させ、ビット線の次の充電期間に前記第２の生成回路により第２の駆動能力を有する充電電圧を生成させる。ある実施態様では、前記制御手段は、前記次の充電期間に前記第１および第２の生成回路により第１の駆動能力を有する充電電圧と第２の駆動能力を有する充電電圧を生成させる。ある実施態様では、電圧生成回路はさらに、前記第１の回路とは独立して、外部電源電圧を用いて第２の内部電源電圧を生成する第３の回路を含み、当該第３の回路は、前記第２の内部電源電圧をビット線の充電とは異なる他の回路に供給する。ある実施態様では、前記第１の生成回路は、第１の内部電源電圧と前記出力ノードとの間に第１のプルアップトランジスタを含み、前記第２の生成回路は、第１の内部電源電圧と前記出力ノードとの間に第２のプルアップトランジスタを含み、第２のプルアップトランジスタのＷ／Ｌ比は第１のプルアップトランジスタのＷ／Ｌ比よりも大きい。ある実施態様では、第１のプルアップトランジスタのゲート長は、第２のプルアップトランジスタのゲート長に等しい。ある実施態様では、前記第２の回路はさらに、第１および第２のプルアップトランジスタに直列に接続されたプルダウントランジスタを含み、前記制御手段は、第１および第２のプルアップトランジスタおよびプルダウントランジスタを駆動するための駆動制御信号を出力する。ある実施態様では、前記制御手段は、トリミングコードに基づき第１の駆動能力を有する充電電圧と第２の駆動能力を有する充電電圧との間のレシオを調整する。ある実施態様では、前記トリミングコードは、少なくとも製造プロセスの変動に基づき設定される。ある実施態様では、前記第２の回路で生成された充電電圧は、内部電源電圧で動作されるトランジスタを介してページバッファ／センス回路に供給される。
【００１９】
本発明に係る半導体記憶装置は、上記記載の電圧生成回路と、当該電圧生成回路に接続されたページバッファ／センス回路とを含み、前記第２の回路は、ページバッファ／センス回路の周囲に配置される。
【００２０】
本発明に係る半導体記憶装置におけるビット線を充電する方法は、外部電源電圧からビット線の充電にのみ使用される内部電源電圧を生成し、ビット線の最初の充電期間に、前記内部電源電圧から生成された第１の駆動能力を有する充電電圧で前記ビット線を充電し、
ビット線の次の充電期間に、前記内部電源電圧から生成された前記第１の駆動能力よりも大きな第２の駆動能力を有する充電電圧で前記ビット線を充電する。ある実施態様では、前記次の充電期間に、第１の駆動能力の充電電圧と第２の駆動能力の充電電圧で前記ビット線を充電する。
【発明の効果】
【００２１】
本発明によれば、外部電源電圧を用いて生成された第１の内部電源電圧からビット線を充電するための充電電圧を生成し、かつ第１の駆動能力を有する充電電圧と第１の駆動能力よりも高い駆動能力を有する充電電圧とを選択的に用いてビット線を充電するようにしたので、従来よりもビット線を充電する時の電力効率およびピーク電流が改善され、かつビット線を充電するための回路面積を縮小することができる。
【図面の簡単な説明】
【００２２】
【図１】フラッシュメモリのページバッファ／センス回路の一部とビット線選択回路を示す図である。
【図２】従来のビット線のチャージに用いられる電圧の駆動回路を示す図である。
【図３】内部電源電圧を生成するレギュレータを示す図である。
【図４】ページバッファ／センス回路の周囲に配置される駆動回路のレイアウト例を示す図である。
【図５】従来のビット線をチャージするときのクランプ電圧および内部電源電圧の波形とV1_駆動回路の動作との関係を説明するグラフである。
【図６】従来の他の方法によるV1_駆動回路の構成を示す図である。
【図７】従来の他の方法による内部電源電圧を２分割する例を示す図である。
【図８】本発明の実施例に係る電圧生成回路の構成を示すブロック図である。
【図９】本発明の実施例に係るV1_駆動回路の構成を示す図である。
【図１０】本発明の実施例によりビット線をチャージするときのクランプ電圧および内部電源電圧の波形とV1_駆動回路の動作との関係を説明するグラフである。
【発明を実施するための形態】
【００２３】
次に、本発明の実施の形態について説明する。一般に、ＮＡＮＤ型フラッシュメモリは、ビット線に電圧を印加するとき、電圧V1の駆動回路／仮想電源VIRPWRの駆動回路を使用する。従来のフラッシュメモリでは、ピーク電流を削減するため、ビット線をチャージするときに外部電源電圧EXVDDを利用する。つまり、外部電源電圧EXVDDでビット線を一定期間チャージした後、外部電源電圧EXVDDから内部電源電圧INTVDDによるチャージに切替えられる。
【００２４】
従来の方法は、外部電源電圧EXVDDが用いられるため電力効率の点で優れているが、電圧V1の駆動回路／仮想電源VIRPWRの駆動回路は、図６に示すうように、レベルシフタＬＳ、ゲート長Ｌｇ＝０．５μｍのＬＶＰ／ＬＶＮトランジスタを含む回路に専用の外部電源電圧EXVDDを必要とする。さらに、電圧V1の駆動回路／仮想電源VIRPWRの駆動回路やページバッファのブレークダウン電圧を保護するために設計や動作の制御に注意を払う必要がある。それ故、ページバッファ周辺のエリアやフレキシビリティの問題がある。
【００２５】
本実施の形態では、新規な電圧V1の駆動回路／仮想電源VIRPWRの駆動回路は、外部電源電圧EXVDDを必要としない。さらに本実施の形態では、ビット線をチャージするときに、ピーク電流の増加、電力効率の低下、内部電源電圧INTVDDの降下を抑制する。本実施の形態は、次のような特徴を備える。
１．電圧V1の駆動回路／仮想電源VIRPWRの駆動回路は、外部電源供給EXVDDを必要としない。
２．電圧V1の駆動回路／仮想電源VIRPWRの駆動回路に供給される電圧は、内部電源電圧INTVDDと異なる専用のレギュレータにより発生された内部電源電圧VDD_V1である。
３．電圧V1の駆動回路／仮想電源VIRPWRの駆動回路は、駆動能力を切替え可能な制御ユニット／機能を有する。
４．電圧V1の駆動回路／仮想電源VIRPWRの駆動回路は、ビット線をチャージするとき、最初に弱い駆動能力でチャージし、その後、強い駆動能力のチャージに切替えられる。
【実施例】
【００２６】
次に、本発明の実施例について図面を参照して詳細に説明する。図８は、本発明の実施例に係る電圧生成回路の構成を示す図である。本実施例の電圧生成回路１００は、ＮＡＮＤ型フラッシュメモリに搭載され、読出しやプログラム等の動作時にビット線をチャージ（充電）する回路として利用することができる。
【００２７】
電圧生成回路１００は、外部から供給される外部電源電圧EXVDDを用いて内部電源電圧INTVDDを生成するINTVDD生成回路１１０と、外部電源電圧EXVDDを用いて内部電源電圧VDD_V1を生成するVDD_V1生成回路１２０と、内部電源電圧VDD_V1を用いてビット線をチャージするために利用される電圧V1を生成するV1_駆動回路１３０とを含んで構成される。外部電源電圧EXVDDは、例えば、３．３Ｖであり、内部電源電圧INTVDDおよびVDD_V1は、１．８Ｖである。
【００２８】
INTVDD生成回路１１０は、先に説明した図７（Ａ）に示すレギュレータ３０により構成される。レギュレータ３０で生成された内部電源電圧INTVDDは、フラッシュメモリのロジックやその他の回路全体に供給される。また、VDD_V1生成回路１２０は、先に説明した図７（Ｂ）に示すレギュレータ４０により構成される。レギュレータ４０で生成された内部電源電圧VDD_V1は、ビット線のチャージにのみに利用されるものであり、V1_駆動回路１３０に供給される。
【００２９】
図９に、V1_駆動回路１３０の内部構成を示す。V1_駆動回路１３０は、内部電源電圧VDD_V1で動作され、内部電源電圧VDD_V1と出力ノードＮ５との間に並列に接続されたＰ型のプルアップトランジスタＰＵ１、ＰＵ２と、出力ノードＮ５とＧＮＤとの間に接続されたＮ型のプルダウントランジスタＰＤと、これらのトランジスタＰＵ１、ＰＵ２、ＰＤの各ゲートに出力が接続されたインバータ１３２、１３４、１３６と、インバータ１３２、１３４、１３６の入力に接続された駆動制御回路１３８とを有する。
【００３０】
プルアップトランジスタＰＵ１、ＰＵ２、プルダウントランジスタＰＤ、インバータ１３２、１３４、１３６を構成するＰＭＯＳ／ＮＭＯＳトランジスタは、全て低電圧（１．８Ｖ）で駆動されるため、トランジスタの耐圧は小さくて済むため、ゲート長Ｌｇは０．３μｍである。これに対し、図２および図６に示すプルアップトランジスタＱ１およびインバータＩＮ１は、外部電源電圧EXVDDの高電圧（３．３Ｖ）で駆動されるため、それらのゲート長は０．５μｍであり、さらにレベルシフタＬＳを必要とする。加えて、プルアップトランジスタＱ１とＱ２でソース側の電源電圧が異なるため、レイアウトする際にＮ型のWellを分離する必要もある。従って、本実施例のV1_駆動回路１３０の回路面積は、外部電源電圧EXVDDを用いる図２および図６に示す駆動回路よりも小さくすることができる。
【００３１】
また、本実施例のV1_駆動回路１３０では、プルアップトランジスタＰＵ２の駆動能力がプルアップトランジスタＰＵ１の駆動能力よりも強く構成される。つまり、プルアップトランジスタＰＵ２のＷ／Ｌ比は、プルアップトランジスタＰＵ１のＷ／Ｌ比よりも大きく構成され、それ故、プルアップトランジスタＰＵ２が導通したときに流れるドレイン電流は、プルアップトランジスタＰＵ１が導通したときに流れるドレイン電流よりも大きい。
【００３２】
駆動制御回路１３８は、図示しないコントローラまたはステートマシンにより制御され、ビット線をチャージするときのタイミングシーケンスに従い駆動信号Ｓ１、Ｓ２、Ｓ３をインバータ１３２、１３４、１３６に出力する。インバータ１３２、１３４、１３６は、駆動信号Ｓ１、Ｓ２、Ｓ３に応じて、ＨレベルまたはＬレベルの信号をプルアップトランジスタＰＵ１、ＰＵ２、プルダウントランジスタＰＤのゲートに出力する。
【００３３】
駆動制御回路１３８は、ビット線のチャージを行うとき、例えば、Ｈレベルの駆動信号Ｓ１、Ｌレベルの駆動信号Ｓ２、Ｈレベルの駆動信号Ｓ３を出力すると、プルアップトランジスタＰＵ１がオンし、プルアップトランジスタＰＵ２がオフし、プルダウントランジスタＰＤがオフし、出力ノードＮ１には、駆動能力の弱い電圧Ｗ＿Ｖ１が生成される。また、Ｌレベルの駆動信号Ｓ１、Ｈレベルの駆動信号Ｓ２、Ｈレベルの駆動信号Ｓ３を出力すると、プルアップトランジスタＰＵ１がオフし、プルアップトランジスタＰＵ２がオンし、プルダウントランジスタＰＤがオフし、出力ノードＮ１には、駆動能力の強い電圧Ｓ＿Ｖ１が生成される。あるいは、Ｈレベルの駆動信号Ｓ１、Ｈレベルの駆動信号Ｓ２、Ｈレベルの駆動信号Ｓ３を出力すると、プルアップトランジスタＰＵ１がオンし、プルアップトランジスタＰＵ２がオンし、プルダウントランジスタＰＤがオフし、出力ノードＮ１には、駆動能力の弱い電圧Ｗ＿Ｖ１と駆動能力の強い電圧Ｓ＿Ｖ１とが生成される。ビット線へのチャージが行われない場合には、駆動制御回路１３８は、Ｌレベルの駆動信号Ｓ１、Ｓ２、Ｓ３を出力し、プルアップトランジスタＰＵ１、ＰＵ２をオフし、プルダウントランジスタＰＤをオンし、出力ノードＮ５をＧＮＤレベルにする。
【００３４】
V1_駆動回路１３０の出力ノードＮ５に生成された電圧Ｖ１は、図１に示すページバッファ／センス回路のプリチャージ用トランジスタのドレインに供給される。なお、ここには図示しないが、ビット線選択回路に接続された仮想電源VIRPWRの駆動回路は、図９に示すV1_駆動回路１３０と同様に構成される。
【００３５】
次に、ビット線をチャージするときのV1_駆動回路１３０の動作について説明する。図１０は、ビット線をチャージする時にセンスノードSNSに表れる充電電圧SNS_INTVDDとノードTOBLに表れるクランプ電圧VCLMPの波形と、V1_駆動回路による駆動能力との関係を示している。同図に示すように、駆動制御回路１３８は、ビット線を最初にチャージする期間ｔ１、プルアップトランジスタＰＵ１をオンし、プルダウントランジスタＰＵ２をオフし、ビット線を弱い駆動能力の電圧W_V1でチャージする。次のチャージ期間ｔ２、駆動制御回路１３８は、プルアップトランジスタＰＵ１、ＰＵ２をオンし、ビット線を弱く駆動能力の電圧W_V1と強い駆動能力の電圧S_V1でチャージする。
【００３６】
最初のチャージ期間ｔ１、弱い駆動能力の電圧W_V1でビット線をチャージするため、その期間中のピーク電流を削減することができる。つまり、内部電源電圧VDD_V1の電圧降下により引き起こされる外部電源電圧EXVDDの電圧降下を低減することができ、内部電源電圧INTVDDへの影響を制限することができる。また、弱い駆動能力の電圧W_V1の期間ｔ１を長くしても、内部電源電圧を用いてチャージするため、充電電圧SNS_INTVDDが内部電源電圧を超えることはなく、つまり、低電圧駆動で設計されたトランジスタBLPREやトランジスタBLCLAMPに耐圧違反を生じない。
【００３７】
また、本実施例のV1_駆動回路１３０の全体の駆動能力（弱い駆動能力＋強い駆動能力）は、おおよそ図２の駆動能力と同じに設定され得る。なぜなら、全体の駆動能力は、電圧V1／SNS／TOBLの収束する能力によって決定されるためである。
【００３８】
このように本実施例によれば、V1_駆動回路１３０は、外部電源電圧EXVDDを使用しないため、プルアップトランジスタＰＵ１およびインバータ１３２を他のトランジスタと同様に低電圧駆動にすることができ、かつレベルシフタを使用しないため、外部電源電圧を利用する従来の駆動回路と比較して回路面積を削減することができる。加えて、プルアップトランジスタＰＵ１とＰＵ２でソース側の電源電圧が同じなので、レイアウトする際にＮ型のWellを共有できるため、レイアウト面積を削減することができる。これにより、ページバッファ周辺のエリアを有効に活用することができる。また、V1_駆動回路１３０が弱い駆動能力の充電電圧W_V1と強い駆動能力の充電電圧S_V1とを生成する機能を備え、これらの充電電圧を選択的に切替えることで、ビット線の充電時のピーク電流を削減することが可能である。
【００３９】
次に、本発明の変形例について説明する。一般に、フラッシュメモリでは、プロセス等の変動による回路動作のバラツキを抑制するため、トリミングコード（動作設定情報）をヒューズメモリに格納している。トリミングコードは、出荷前のテスト時にヒューズメモリに格納され、出荷後、フラッシュメモリへの電源投入時、コントローラは、ヒューズメモリからトリミングコードを読出し、これに基づき回路等の動作パラメータを設定する。
【００４０】
そこで、本実施例では、プロセス変動に応じたV1_駆動回路１３０の駆動能力のバラツキを調整するため、コントローラは、トリミングコードに基づき駆動制御回路１３８による駆動信号Ｓ１、Ｓ２、Ｓ３のタイミングを制御し、弱い駆動能力の電圧W_V1と強い駆動能力の電圧S_V1との間のレシオを調整する。ここで、本実施例では、V1_駆動回路１３０のＰＭＯＳトランジスタＰＵ１、ＰＵ２は同一のゲート長であり、かつ同じ内部電源電圧VDD_V1をソース電源にしているため、トリミングコードを使用したトランジスタＰＵ１、ＰＵ２の駆動能力の調整は容易に行うことができる。
【００４１】
V1_駆動回路１３０は、ＰＶＴ（Process/Voltage/Temperature）の変動によって、駆動能力にバラツキが生じ得る。この場合、早く充電できるバラツキならば、弱い駆動能力の電圧W_V1で可能な限り長く充電してピーク電流を削減することができる。ピーク電流が大きく見えるのは、プルアップトランジスタのドレイン電流が大きいとき、つまり早く充電できるバラツキの場合であるため、できるだけ弱い駆動能力の電圧W_V1で充電を行うことが望ましい。また、遅い充電になるバラツキならば、ビット線を充電するために許容されるターゲット時間までに充電が完了するように強い駆動能力S_V1で充電する期間を長くするようにしてもよい。
【００４２】
また、フラッシュメモリが動作温度を検出する機能を備えている場合には、コントローラは、検出された動作温度に基づき駆動制御回路１３８による弱い駆動能力の電圧W_V1と強い駆動能力の電圧S_V1を生成するタイミングを調整するようにしてもよい。この場合、動作温度と駆動能力のバラツキとの関係は、回路シミュレーション等により既知とする。
【００４３】
また、V1_の駆動回路の駆動能力の調整方法は、上記のようにプルアップトランジスタＰＵ１、ＰＵ２のタイミングを調整する以外にも、ゲート幅Ｗが異なる複数のプルアップトランジスタを用意しておき、トリミングコードに基づき最適なプルアップトランジスタが選択されるようにしてもよい。例えば、４種類のプルアップトランジスタを用意し（ゲート幅Ｗ１＝４０μｍに対応するコードが「０ｈ」、ゲート幅Ｗ２＝８０μｍに対応するコードが「１ｈ」、ゲート幅Ｗ２＝１２０μｍに対応するコードが「２ｈ」、ゲート幅Ｗ３＝１１６０μｍに対応するコードが「３ｈ」）、初期値では、駆動能力が弱いプルアップトランジスタが「０ｈ」、駆動能力が強いプルアップトランジスタが「２ｈ」とする。
【００４４】
ＰＶＴの変動またはトリミングコードに応じて、初期値「０ｈ」、「２ｈ」をそれぞれ、「１ｈ」、「３ｈ」に変更するようにしてもよい。選択の方法は任意であり、例えば、電気的な切替え回路によりコードに対応するプルアップトランジスタが電圧供給パスに接続されるようにしてもうよいし、レーザー等により配線を溶断することで恒久的な選択にしてもよい。
【００４５】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４６】
１００：電圧生成回路
１１０：INTVDD生成回路
１２０：VDD_V1生成回路
１３０：V1_駆動回路
１３２、１３４、１３６：インバータ
１３８：駆動制御回路
Ｑ１、Ｑ２、ＰＵ１、ＰＵ２：プルアップトランジスタ
Ｑ３、ＰＤ：プルダウントランジスタ
W_V1：弱い駆動能力の電圧
W_V1：強い駆動能力の電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】令和2年10月1日(2020.10.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項３
【補正方法】変更
【補正の内容】
【請求項３】
前記制御手段は、前記次の充電期間に前記第１および第２の生成回路により第１の駆動能力を有する充電電圧と第２の駆動能力を有する充電電圧を生成させる、請求項２に記載の電圧生成回路。