(57)【要約】【課題】  上側チップと下側チップとで直接接続される信号の配線性を悪化させることなく、下側のチップの放熱性を向上させた積層型半導体パッケージを提供すること。【解決手段】  下側ボールから上側チップに電気的に直結する電源／ＧＮＤ／信号のボールをパッケージの４角周辺に配置し、４角に配置したボールの内側と隣接する位置にサーマルボール用のビアランドを配置し、４角に配置したボールの内側と隣接する位置にサーマルボールを配置する。【選択図】図１
2020088213.tif 000002
【特許請求の範囲】
【請求項１】
第１のパッケージ基板と第１の半導体チップとからなる第１の半導体パッケージと、
第１の半導体パッケージの上方向に接合される第２の半導体パッケージと、
前記第１の半導体パッケージと前期第２の半導体パッケージとの間に配置され前記第１の半導体チップに接合した熱伝導部材と、
から構成される積層型半導体パッケージにおいて、
前記第１のパッケージ基板の上面には、前記第２の半導体パッケージと接合するための複数の第１の電極と、前記熱伝導部材を接合するための複数の第２の電極とを有し、
前記第１のパッケージ基板の下面には、前記第１の電極を経由して前記第２の半導体パッケージと電気的に接続する複数の第３の電極と、前記第２の電極を経由して前記熱伝導部材と接続する複数の第４の電極とを有し、
前記第１のパッケージ基板には、前記第２の電極と前期第４の電極を接続するサーマルビアを有し、
前記第３の電極は前記第１のパッケージ基板の４角周辺に配置され、
前記第４の電極は前記第３の電極の内側に隣接する位置に配置されることを特徴とする。
【請求項２】
前記第３の電極は、少なくとも電源またはＧＮＤまたは信号線であることを特徴とする請求項１に記載の積層型半導体パッケージ。
【請求項３】
前記第４の電極は、ＧＮＤと接続されることを特徴とする請求項１に記載の積層型半導体パッケージ。
【請求項４】
前記第２の半導体パケージは、ＬＰＤＤＲまたは撮像センサまたはＦＰＧＡであることを特徴とする請求項１に記載の積層型半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型半導体パッケージの実装技術に関する。
【背景技術】
【０００２】
近年、電子機器の小型化、高機能化の要求が強まっており、ＬＳＩのパッケージングにおいて、ＰｏＰ（Ｐａｃｋａｇｅ  Ｏｎ  Ｐａｃｋａｇｅ）技術により、複数の半導体パッケージを積層する技術が用いられている。例えば、撮像装置や携帯型端末では、画像処理を行うロジックチップのパッケージを下側に実装し、ＬＰＤＤＲメモリチップのパッケージを上側に実装した、ＰｏＰ構造の半導体パッケージが用いられている。
【０００３】
ＰｏＰ構造の半導体パッケージの場合、下側のロジックチップと上側のメモリチップとの距離が近接しているため、下側のロジックチップでの発熱が上側のメモリチップに伝熱し、上側のメモリチップの動作不良を引き起こす場合がある。
【０００４】
特許文献１には、下側のチップと上側のチップとの間に熱伝導部材を配置する技術が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１６−０２５２９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、熱伝導部材の熱を下側パッケージ経由で基板側に逃がすためのサーマルビアが下側パッケージ内に貫通ビアとして構成されるので、（１）上側チップと下側チップとで直接接続される信号の配線性、（２）下側チップと下側ボールを接続する配線の配線性、（３）ＬＳＩを実装するメイン基板での下側ボールからの配線性の低化が生じる。
【０００７】
本発明は、下側のチップと上側のチップとの間に熱伝導部材を配置した積層型半導体パッケージにおいて、
１）上側チップと下側チップとで直接接続される信号の配線性
２）下側チップと下側ボールを接続する配線の配線性
３）ＬＳＩを実装するメイン基板での下側ボールからの配線性
を損なうことなく、下側チップの放熱性を向上させた半導体パッケージを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するための一手段として、本発明に係る積層型半導体パッケージは以下の構成を備える。
【０００９】
第１のパッケージ基板と第１の半導体チップとからなる第１の半導体パッケージと、
第１の半導体パッケージの上方向に接合される第２の半導体パッケージと、
前記第１の半導体パッケージと前期第２の半導体パッケージとの間に配置され前記第１の半導体チップに接合した熱伝導部材と、から構成される積層型半導体パッケージにおいて、
前記第１のパッケージ基板の上面には、前記第２の半導体パッケージと接合するための複数の第１の電極と、前記熱伝導部材を接合するための複数の第２の電極とを有し、
前記第１のパッケージ基板の下面には、前記第１の電極を経由して前記第２の半導体パッケージと電気的に接続する複数の第３の電極と、前記第２の電極を経由して前記熱伝導部材と接続する複数の第４の電極とを有し、
前記第１のパッケージ基板には、前記第２の電極と前期第４の電極を接続するサーマルビアを有し、
前記第３の電極は前記第１のパッケージ基板の４角周辺に配置され、
前記第４の電極は前記第３の電極の内側に隣接する位置に配置される手段を持つ。
【発明の効果】
【００１０】
本発明によれば、上側チップと下側チップとで直接接続される信号の配線性および、下側チップと下側ボールを接続する配線の配線性、ＬＳＩを実装するメイン基板での下側ボールからの配線性を損なうことなく、下側チップの放熱性を向上させた半導体パッケージの提供を実現できる。
【図面の簡単な説明】
【００１１】
【図１】実施例構成の断面図
【図２】同じく上面図
【図３】同じく上面図
【図４】同じく下面図
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明に係る積層型半導体パッケージについて説明する。ただし、本発明の積層型半導体パッケージは多くの異なる態様で実施することが可能であり、以下に示す実施形態の記載内容に限定して解釈されるものではない。なお、本実施例で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【実施例１】
【００１３】
本発明の実施例に係る積層型半導体パッケージ１の概要について、図１、図２、図３、図４を参照しながら、詳細に説明する。
【００１４】
図１は、本発明の実施形態１に係る積層型半導体パッケージ１の断面図を示したものである。
【００１５】
積層型半導体パッケージ１は、半導体パッケージ３と熱伝導部材６と半導体パッケージ２から構成される。
【００１６】
半導体パッケージ３は例えばＬＰＤＤＲであり、電源・ＧＮＤ・信号線の電極が下面に配置されている。そのうち半導体パッケージ３単独で必要な電源・ＧＮＤ・信号線を電極６１として図１に図示している。さらに半導体パッケージ３と半導体チップ５との間で接続される信号のための電極も存在する。
【００１７】
半導体パッケージ２は半導体チップ５とパッケージ基板４とから構成されている。パッケージ基板４の上面には、半田ボール５１を介してして半導体パッケージ３と接続するための電極４１と、  接合部材５２を介して熱伝導部材６を接続するための電極４２と、半導体チップ５が配置される。半導体チップ５はパッケージ基板４とフリップ接続されている。半導体チップ５の信号線、電源、ＧＮＤは、パッケージ基板４を経由して半導体ボール１３や半導体パッケージ３と接続される。
【００１８】
パッケージ基板４の下面には、貫通ビア３１を経由して半導体パッケージ３と接続される電極２１、サーマルビア３２を経由して熱伝導部材６に接続される電極２２、パッケージ基板４内の通常ビア配線を経由して半導体チップ５と接続される電極１３とが配置される。各電極２１、２２、２３は各々半田ボール１１、１２、１３によりメイン基板（不図示）に接続される。
【００１９】
熱伝導部材６は、半導体チップ５の上面に接合するとともに、接合部材５２を介して電極４２と接続される。半導体チップ５で発生する熱は、熱伝導部材６、接合部材５２、電極４２、サーマルビア３２、電極２２、半田ボール１２の放熱経路によりメイン基板側へ放熱される。
【００２０】
図２は積層型半導体パッケージ１を上方向から見た時の、パッケージ基板４の上面図である。
【００２１】
電極４３は、半導体パッケージ３と半導体チップ５との間で接続される信号のための電極である。電極４３と半導体チップ５の接続パターンは、電極４１と電極４２に阻害されることなく、パッケージ基板４の上面でのみで最短パターンで配線されている。
【００２２】
図３は積層型半導体パッケージ１を上方向から見た時の、熱伝導部材６の位置での上面図である。
【００２３】
実際には半導体チップ５と接合部材５２は熱伝導部材６に隠れているが、位置関係を説明するために、透過的に図示している。
【００２４】
図４はパッケージ基板４の下面図である。
【００２５】
図１で説明したように、電極２２にはサーマルビア３２と半田ボール１２が接続されており、半導体チップ５での発熱を半田ボール１２経由でメイン基板に排熱することができる。これにより半導体チップ５で発生した熱が、半導体パッケージ３へ伝熱しにくい構造となる。
【００２６】
上記で説明したような構造とすることにより電極４１（貫通ビア３１）を４角に配置し、その内側に電極４２（サーマルビア３２）を配置することができるので、パッケージ基板４の上面で半導体パッケージ３と半導体チップ５とが直接接続される信号の配線性を損なうことがない。
【００２７】
同様に貫通ビア３１（電極１１）を４角に配置し、その内側にサーマルビア３２（電極１２）を配置することができるので、パッケージ基板４内での、半田ボール１３（電極２３）と半導体チップ５との接続配線性を損なうことがない。
【００２８】
同様にメイン基板において、半田ボール１１（パッケージ３とメイン基板との接続経路）や半田ボール１２（熱伝導部材６とメイン基板との接続経路）に阻害されることなく、半田ボール１３（半導体チップ５とメイン基板との接続経路）からの配線引き出しが行うことが可能となる。
【００２９】
更にパッケージ基板４の下面で、電極２２（サーマルビア３２と接続）をＧＮＤと接続して熱伝導性を向上させても良い。
【００３０】
またメイン基板上で、半田ボール１２経由の配線をＧＮＤと接続することで、メイン基板での放熱性を向上させても良い。
【００３１】
半導体パッケージ３は、例えば撮像センサやＦＰＧＡである。
【符号の説明】
【００３２】
１  積層型半導体パッケージ、２  半導体パッケージ、３  半導体パッケージ、
４  パッケージ基板、５  半導体チップ、６  熱伝導部材、
１１〜１３，５１  半田ボール、２１〜２３，４１〜４２，６１  電極、
３１  貫通ビア、３２  サーマルビア、５２  接合部材
【図１】
2020088213.tif 000003
【図２】
2020088213.tif 000004
【図３】
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【図４】
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