(57)【要約】【課題】半導体記憶装置のチップ面積を縮小する。【解決手段】実施形態の半導体記憶装置は、第１領域と、第２領域と、複数の第１ワード線と、第１ピラーと、第１接合金属と、第１トランジスタとを含むメモリチップを含む。第１領域は、複数のメモリセルを含む。第２領域ＨＲは第１領域と異なる。複数の第１ワード線４３は、第１領域及び第２領域において、第１方向に互いに離れて積層される。第１ピラーは、第１領域において、複数の第１ワード線を貫通して設けられた第１半導体層と、第１半導体層と複数の第１ワード線との間に設けられた第１絶縁体層とを含む。第１接合金属６２は、第２領域に設けられる。第１トランジスタＴＲは、第２領域において、複数の第１ワード線と第１接合金属との間の第１層Ｍ１に設けられ、１本の第１ワード線と前記第１接合金属との間に電気的に接続される。【選択図】図１１Ａ
2020205302.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを含む第１領域と、
前記第１領域と異なる第２領域と、
前記第１領域及び前記第２領域において、第１方向に互いに離れて積層された複数の第１ワード線と、
前記第１領域において、前記複数の第１ワード線を貫通して設けられた第１半導体層と、前記第１半導体層と前記複数の第１ワード線との間に設けられた第１絶縁体層と、を含み、前記複数の第１ワード線と前記第１半導体層との交差部分がそれぞれメモリセルとして機能する第１ピラーと、
前記第２領域に設けられた第１接合金属と、
前記第２領域において、前記複数の第１ワード線と前記第１接合金属との間の第１層に設けられ、１本の第１ワード線と前記第１接合金属との間に接続された第１トランジスタと、を含むメモリチップを備える、
半導体記憶装置。
【請求項２】
前記メモリチップは、
前記第１領域及び前記第２領域において、前記複数の第１ワード線と離れて設けられ、前記第１方向において互いに離れて積層された複数の第２ワード線と、
前記第１領域において、前記複数の第２ワード線を貫通して設けられた第２半導体層と、前記第２半導体層と前記複数の第２ワード線との間に設けられた第２絶縁体層と、を含み、前記複数の第２ワード線と前記第２半導体層との交差部分がそれぞれメモリセルとして機能する第２ピラーと、
前記第２領域において、前記第１層に設けられ、１本の第２ワード線と前記第１接合金属との間に接続され、ゲート電極が前記第１トランジスタと分離された第２トランジスタと、をさらに含む、
請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリチップは、前記第２領域おいて、前記第１トランジスタのゲートに電気的に接続された第２接合金属と、前記第２トランジスタのゲートに電気的に接続された第３接合金属と、をさらに含む、
請求項２に記載の半導体記憶装置。
【請求項４】
第１方向において互いに離れて積層された複数の第１ワード線と、
前記複数の第１ワード線を貫通して設けられた第１半導体層と、前記第１半導体層と前記複数の第１ワード線との間に設けられた第１絶縁体層と、を含み、前記複数の第１ワード線と前記第１半導体層との交差部分がそれぞれメモリセルとして機能する第１ピラーと、
前記第１半導体層と電気的に接続された第１ビット線と、
前記第１ビット線と電気的に接続された第１トランジスタと、
前記第１トランジスタを介して前記第１ビット線と電気的に接続された第１接合金属と、
を含むメモリチップを備える、
半導体記憶装置。
【請求項５】
前記メモリチップは、
前記複数の第１ワード線を貫通して設けられた第２半導体層と、前記第２半導体層と前記複数の第１ワード線との間に設けられた第２絶縁体層と、を含み、前記複数の第２ワード線と前記第２半導体層との交差部分がそれぞれメモリセルとして機能する第２ピラーと、
前記第２半導体層と電気的に接続された第２ビット線と、
前記第２ビット線と電気的に接続され、且つゲートが前記第１トランジスタのゲートと電気的に接続された第２トランジスタと、
前記第２トランジスタを介して前記第２ビット線と電気的に接続された第２接合金属と、をさらに含む、
請求項４に記載の半導体記憶装置。
【請求項６】
前記メモリチップは、前記第１トランジスタの前記ゲートと、前記第２トランジスタの前記ゲートとに電気的に接続された第３接合金属をさらに含む、
請求項５に記載の半導体記憶装置。
【請求項７】
第１方向において互いに離れて積層された複数の第１ワード線と、
前記複数の第１ワード線を貫通して設けられた第１半導体層と、前記第１半導体層と前記複数の第１ワード線との間に設けられた第１絶縁体層と、を含み、前記複数の第１ワード線と前記第１半導体層との交差部分がそれぞれメモリセルとして機能する第１ピラーと、
前記第１半導体層と電気的に接続された第１ビット線と、
前記第１ビット線と電気的に接続された第１トランジスタと、
前記第１トランジスタを介して前記第１ビット線と電気的に接続された第１接合金属と、
前記第１トランジスタを介して高電圧を前記ビット線に印加することが可能なポンプ回路と、
を含むメモリチップを備える、
半導体記憶装置。
【請求項８】
前記メモリチップは、
前記複数の第１ワード線にそれぞれ接続された複数の第２トランジスタと、
前記複数の第２トランジスタを介して前記複数の第１ワード線と接続された信号線と、
前記信号線に接続された第３トランジスタと、
前記第１トランジスタと前記第３トランジスタとの間に接続された第４トランジスタと、をさらに含む、
請求項７に記載の半導体記憶装置。
【請求項９】
前記メモリチップに貼り合わされた回路チップをさらに備え、
前記回路チップは、
基板と、
前記メモリチップ内の前記第１接合金属と対向して設けられた前記第４接合金属と、
前記基板上に設けられ、前記第１接合金属と前記第４接合金属とを介して前記第１トランジスタと電気的に接続された制御回路と、を含む、
請求項１乃至請求項８のいずれか一項に記載の半導体記憶装置。
【請求項１０】
前記制御回路に含まれたトランジスタは、前記第１トランジスタよりも低耐圧のトランジスタによって構成される、
請求項９に記載の半導体記憶装置。
【請求項１１】
前記第１トランジスタのチャネルは、前記第１方向に延伸している、
請求項１乃至１０のいずれか一項に記載の半導体記憶装置。
【請求項１２】
前記第１接合金属は、銅を含む、
請求項１乃至１１のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１８−１４８０７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置が記憶するデータの信頼性を向上させる。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１領域と、第２領域と、複数の第１ワード線と、第１ピラーと、第１接合金属と、第１トランジスタとを含むメモリチップを含む。第１領域は、複数のメモリセルを含む。第２領域は第１領域と異なる。複数の第１ワード線は、第１領域及び第２領域において、第１方向に互いに離れて積層される。第１ピラーは、第１領域において、複数の第１ワード線を貫通して設けられた第１半導体層と、第１半導体層と複数の第１ワード線との間に設けられた第１絶縁体層とを含む。複数の第１ワード線と第１半導体層との交差部分がそれぞれメモリセルとして機能する。第１接合金属は、第２領域に設けられる。第１トランジスタは、第２領域において、複数の第１ワード線と第１接合金属との間の第１層に設けられ、１本の第１ワード線と前記第１接合金属との間に電気的に接続される。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置の構成例を示すブロック図。
【図２】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成の一例を示す回路図。
【図３】第１実施形態に係る半導体記憶装置の備えるセンスアンプモジュールの回路構成の一例を示す回路図。
【図４】第１実施形態に係る半導体記憶装置におけるセンスアンプユニットの回路構成の一例を示す回路図。
【図５】第１実施形態に係る半導体記憶装置におけるロウデコーダモジュールの回路構成の一例を示す回路図。
【図６】第１実施形態に係る半導体記憶装置の構造の一例を示す斜視図。
【図７】第１実施形態に係る半導体記憶装置におけるメモリチップの平面レイアウトの一例を示す平面図。
【図８】第１実施形態に係る半導体記憶装置のメモリ領域における平面レイアウトの一例を示す平面図。
【図９】第１実施形態に係る半導体記憶装置のメモリ領域における断面構造の一例を示す、図８のＩＸ−ＩＸ線に沿った断面図。
【図１０】第１実施形態に係る半導体記憶装置におけるメモリピラーの断面構造の一例を示す、図９のＸ−Ｘ線に沿った断面図。
【図１１Ａ】第１実施形態に係る半導体記憶装置のあるブロックの引出領域における断面構造の一例を示す断面図。
【図１１Ｂ】第１実施形態に係る半導体記憶装置の他のブロックの引出領域における断面構造の他の一例を示す断面図。
【図１２】第１実施形態に係る半導体記憶装置における縦型トランジスタの断面構造の一例を示す、図１１ＡのＸＩＩ−ＸＩＩ線に沿った断面図。
【図１３】第１実施形態に係る半導体記憶装置の引出領域における構造の一例を示す斜視図。
【図１４】第１実施形態に係る半導体記憶装置のメモリ領域ＭＲ及びセンスアンプ領域における断面構造の一例を示す断面図。
【図１５】第２実施形態に係る半導体記憶装置の引出領域における構造の一例を示す斜視図。
【図１６】第２実施形態に係る半導体記憶装置における横型トランジスタの断面構造の一例を示す断面図。
【図１７】第３実施形態に係る半導体記憶装置のメモリ領域ＭＲ及びセンスアンプ領域における断面構造の一例を示す断面図。
【図１８】第４実施形態に係る半導体記憶装置におけるセンスアンプユニットの回路構成の一例を示す回路図。
【図１９】第４実施形態に係る半導体記憶装置における消去動作の一例を示すタイミングチャート。
【図２０】第５実施形態に係る半導体記憶装置の回路構成の一例を示す回路図。
【図２１】第５実施形態の比較例に係る半導体記憶装置における動作の完了処理一例を示すタイミングチャート。
【図２２】第５実施形態に係る半導体記憶装置における動作の完了処理の一例を示すタイミングチャート。
【図２３】第６実施形態に係る半導体記憶装置におけるドライバモジュールの回路構成の一例を示す回路図。
【図２４】第６実施形態に係る半導体記憶装置におけるパッド領域の平面レイアウトの一例を示す平面図。
【図２５】第６実施形態に係る半導体記憶装置におけるチャージポンプの構造の一例を示す斜視図。
【図２６】第７実施形態に係る半導体記憶装置におけるメモリチップの平面レイアウトの一例を示す平面図。
【図２７】第７実施形態と第７実施形態の比較例におけるプレーン間の配線のイメージを示す平面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
【０００８】
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
【０００９】
［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置１について説明する。
【００１０】
［１−１］半導体記憶装置１の構成
［１−１−１］半導体記憶装置１の全体構成
図１は、第１実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。
【００１１】
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、センスアンプモジュール１４、ドライバモジュール１５、及びロウデコーダモジュール１６を備えている。
【００１２】
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【００１３】
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
【００１４】
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【００１５】
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてセンスアンプモジュール１４、ドライバモジュール１５、及びロウデコーダモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
【００１６】
センスアンプモジュール１４は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１４は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
【００１７】
ドライバモジュール１５は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１５は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【００１８】
ロウデコーダモジュール１６は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１６は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【００１９】
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００２０】
［１−１−２］半導体記憶装置１の回路構成
（メモリセルアレイ１０の回路構成について）
図２は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路構成の一例を示し、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫが抽出されている。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。
【００２１】
各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【００２２】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【００２３】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
【００２４】
以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【００２５】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【００２６】
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０は、以上で説明した回路構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
【００２７】
（センスアンプモジュール１４の回路構成について）
図３は、第１実施形態に係る半導体記憶装置１の備えるセンスアンプモジュール１４の回路構成の一例を示している。図３に示すように、センスアンプモジュール１４は、例えばセンスアンプユニットＳＡＵ０〜ＳＡＵｍを含んでいる。センスアンプユニットＳＡＵ０〜ＳＡＵｍは、それぞれビット線ＢＬ０〜ＢＬｍに関連付けられている。各センスアンプユニットＳＡＵは、例えばビット線接続部ＢＬＨＵ、センスアンプ部ＳＡ、バスＬＢＵＳ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬを含んでいる。
【００２８】
ビット線接続部ＢＬＨＵは、関連付けられたビット線ＢＬと、センスアンプ部ＳＡとの間に接続される。センスアンプ部ＳＡは、例えば読み出し動作において、関連付けられたビット線ＢＬの電圧に基づいて、読み出しデータが“０”であるか“１”であるかを判定する。言い換えると、センスアンプ部ＳＡは、関連付けられたビット線ＢＬに読み出されたデータをセンスして、選択されたメモリセルの記憶するデータを判定する。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬのそれぞれは、読み出しデータや書き込みデータ等を一時的に保持する。
【００２９】
センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬは、それぞれがバスＬＢＵＳに接続され、バスＬＢＵＳを介して互いにデータを送受信することが出来る。ラッチ回路ＸＤＬは、図示されない入出力回路に接続され、センスアンプユニットＳＡＵと入出力回路との間のデータの入出力に使用される。また、ラッチ回路ＸＤＬは、例えば半導体記憶装置１のキャッシュメモリとしても使用され得る。例えば、半導体記憶装置１は、ラッチ回路ＳＤＬ、ＡＤＬ及びＢＤＬが使用中であったとしても、ラッチ回路ＸＤＬが空いている場合にレディ状態になることが出来る。
【００３０】
図４は、第１実施形態に係る半導体記憶装置１におけるセンスアンプユニットＳＡＵの回路構成の一例を示している。図４に示すように、例えば、センスアンプ部ＳＡはトランジスタ２０〜２７並びにキャパシタ２８を含み、ビット線接続部ＢＬＨＵはトランジスタ３０を含んでいる。
【００３１】
トランジスタ２０は、Ｐ型のＭＯＳトランジスタである。トランジスタ２１〜２７のそれぞれは、Ｎ型のＭＯＳトランジスタである。トランジスタ３０は、トランジスタ２０〜２７のそれぞれよりも高耐圧なＮ型のＭＯＳトランジスタである。以下では、トランジスタ２０〜２７のことを低耐圧トランジスタ、トランジスタ３０のことを高耐圧トランジスタとも称する。
【００３２】
トランジスタ２０のソースは、電源線に接続される。トランジスタ２０のドレインは、ノードＮＤ１に接続される。トランジスタ２０のゲートは、例えばラッチ回路ＳＤＬ内のノードＩＮＶに接続される。トランジスタ２１のドレインは、ノードＮＤ１に接続される。トランジスタ２１のソースは、ノードＮＤ２に接続される。トランジスタ２１のゲートには、制御信号ＢＬＸが入力される。トランジスタ２２のドレインは、ノードＮＤ１に接続される。トランジスタ２２のソースは、ノードＳＥＮに接続される。トランジスタ２２のゲートには、制御信号ＨＬＬが入力される。
【００３３】
トランジスタ２３のドレインは、ノードＳＥＮに接続される。トランジスタ２３のソースは、ノードＮＤ２に接続される。トランジスタ２３のゲートには、制御信号ＸＸＬが入力される。トランジスタ２４のドレインは、ノードＮＤ２に接続される。トランジスタ２４のゲートには、制御信号ＢＬＣが入力される。トランジスタ２５のドレインは、ノードＮＤ２に接続される。トランジスタ２５のソースは、ノードＳＲＣに接続される。トランジスタ２５のゲートは、例えばラッチ回路ＳＤＬ内のノードＩＮＶに接続される。
【００３４】
トランジスタ２６のソースは、接地される。トランジスタ２６のゲートは、ノードＳＥＮに接続される。トランジスタ２７のドレインは、バスＬＢＵＳに接続される。トランジスタ２７のソースは、トランジスタ２６のドレインに接続される。トランジスタ２７のゲートには、制御信号ＳＴＢが入力される。キャパシタ２８の一方電極は、ノードＳＥＮに接続される。キャパシタ２８の他方電極には、クロックＣＬＫが入力される。
【００３５】
トランジスタ３０のドレインは、トランジスタ２４のソースに接続される。トランジスタ３０のソースは、ビット線ＢＬに接続される。トランジスタ３０のゲートには、制御信号ＢＬＳが入力される。
【００３６】
以上で説明したセンスアンプユニットＳＡＵの回路構成において、トランジスタ２０のソースに接続された電源線には、例えば電源電圧ＶＤＤが印加される。ノードＳＲＣには、例えば接地電圧ＶＳＳが印加される。制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ、ＳＴＢ、及びＢＬＳ、並びにクロックＣＬＫのそれぞれは、例えばシーケンサ１３によって生成される。センスアンプ部ＳＡは、例えば制御信号ＳＴＢがアサートされたタイミングに基づいて、ビット線ＢＬに読み出されたデータを判定する。
【００３７】
尚、第１実施形態に係る半導体記憶装置１が備えるセンスアンプモジュール１４は、以上で説明した回路構成に限定されない。例えば、各センスアンプユニットＳＡＵが備えるラッチ回路の個数は、１つのセルユニットＣＵが記憶するページ数に基づいて適宜変更され得る。センスアンプ部ＳＡは、ビット線ＢＬに読み出されたデータを判定することが可能であれば、その他の回路構成であっても良い。
【００３８】
（ロウデコーダモジュール１６の回路構成について）
図５は、第１実施形態に係る半導体記憶装置１の備えるロウデコーダモジュール１６の回路構成の一例を示している。図５に示すように、ロウデコーダモジュール１６は、例えば信号線ＣＧ０〜ＣＧ７、ＳＧＤＤ０〜ＳＧＤＤ３、ＳＧＳＤ、ＵＳＧＤ、及びＵＳＧＳを介してドライバモジュール１５に接続される。
【００３９】
以下に、ブロックＢＬＫ０に対応するロウデコーダＲＤ０に着目して、ロウデコーダＲＤの詳細な回路構成について説明する。ロウデコーダＲＤは、例えばブロックデコーダＢＤ、転送ゲート線ＴＧ及びｂＴＧ、並びにトランジスタＴＲ０〜ＴＲ１７を含んでいる。
【００４０】
ブロックデコーダＢＤは、ブロックアドレスＢＡｄをデコードする。そして、ブロックデコーダＢＤは、デコード結果に基づいて転送ゲート線ＴＧ及びｂＴＧのそれぞれに所定の電圧を印加する。転送ゲート線ＴＧに印加される電圧と転送ゲート線ｂＴＧに印加される電圧とは、相補的な関係にある。言い換えると、転送ゲート線ＴＧｂには、転送ゲート線ＴＧの反転信号が入力される。
【００４１】
トランジスタＴＲ０〜ＴＲ１７のそれぞれは、高耐圧なＮ型のＭＯＳトランジスタである。トランジスタＴＲ０〜ＴＲ１２のそれぞれのゲートは、転送ゲート線ＴＧに共通接続される。トランジスタＴＲ１３〜ＴＲ１７のそれぞれのゲートは、転送ゲート線ｂＴＧに共通接続される。また、各トランジスタＴＲは、ドライバモジュール１５から配線された信号線と、対応するブロックＢＬＫに設けられた配線との間に接続される。
【００４２】
具体的には、トランジスタＴＲ０のドレインは、信号線ＳＧＳＤに接続される。トランジスタＴＲ０のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１〜ＴＲ８のそれぞれのドレインは、それぞれ信号線ＣＧ０〜ＣＧ７に接続される。トランジスタＴＲ１〜ＴＲ８のそれぞれのソースは、それぞれワード線ＷＬ０〜ＷＬ７に接続される。トランジスタＴＲ９〜ＴＲ１２のそれぞれのドレインは、それぞれ信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続される。トランジスタＴＲ９〜ＴＲ１２のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。トランジスタＴＲ１３のドレインは、信号線ＵＳＧＳに接続される。トランジスタＴＲ１３のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１４〜ＴＲ１７のそれぞれのドレインは、信号線ＵＳＧＤに共通接続される。トランジスタＴＲ１４〜ＴＲ１７のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。
【００４３】
以上の構成によりロウデコーダモジュール１６は、ブロックＢＬＫを選択することが出来る。具体的には、各種動作時において、選択されたブロックＢＬＫに対応するブロックデコーダＢＤが、“Ｈ”レベル及び“Ｌ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加し、非選択のブロックＢＬＫに対応するブロックデコーダＢＤが、“Ｌ”レベル及び“Ｈ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。
【００４４】
尚、以上で説明したロウデコーダモジュール１６の回路構成はあくまで一例であり、適宜変更され得る。例えば、ロウデコーダモジュール１６が含むトランジスタＴＲの個数は、各ブロックＢＬＫに設けられる配線の本数に基づいた個数に設計され得る。
【００４５】
［１−１−３］半導体記憶装置１の構造
以下に、第１実施形態に係る半導体記憶装置１の構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１が形成される半導体基板の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。本明細書で参照される図面では、図を見易くするために、配線やコンタクト等の構成要素が適宜省略されている。
【００４６】
（半導体記憶装置１の全体構造について）
図６は、第１実施形態に係る半導体記憶装置１の全体構造の一例を示している。図６に示すように、半導体記憶装置１は、メモリチップＭＣ及びＣＭＯＳチップＣＣを含み、メモリチップＭＣの下面とＣＭＯＳチップＣＣの上面とが貼り合わされた構造を有している。メモリチップＭＣは、例えばメモリセルアレイ１０に対応する構造と、ロウデコーダモジュール１６に対応する構造の一部とを含んでいる。ＣＭＯＳチップＣＣは、例えばシーケンサ１３、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、センスアンプモジュール１４、及びドライバモジュール１５に対応する構造と、ロウデコーダモジュール１６に対応する構造の一部とを含んでいる。
【００４７】
メモリチップＭＣの領域は、例えばメモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、並びにパッド領域ＰＲ１に分けられる。メモリ領域ＭＲには、ＮＡＮＤストリングＮＳが設けられる。メモリ領域ＭＲは、例えばＸ方向において引出領域ＨＲ１及びＨＲ２によって挟まれている。引出領域ＨＲ１及びＨＲ２には、ロウデコーダモジュール１６に対応する回路の一部（例えばトランジスタＴＲ）が設けられる。パッド領域ＰＲ１は、例えばメモリ領域ＭＲ並びに引出領域ＨＲ１及びＨＲ２と、Ｙ方向において隣り合っている。
【００４８】
ＣＭＯＳチップＣＣの領域は、例えばセンスアンプ領域ＳＲ、周辺回路領域ＰＥＲＩ、転送領域ＸＲ１及びＸＲ２、並びにパッド領域ＰＲ２に分けられる。センスアンプ領域ＳＲには、センスアンプモジュール１４が設けられる。周辺回路領域ＰＥＲＩには、例えばシーケンサ１３等が設けられる。転送領域ＸＲ１及びＸＲ２には、例えばロウデコーダモジュール１６に対応する回路の一部（例えばブロックデコーダＢＤ）が設けられる。センスアンプ領域ＳＲ及び周辺回路領域ＰＥＲＩのそれぞれは、Ｘ方向において隣り合っている。例えば、センスアンプ領域ＳＲ及び周辺回路領域ＰＥＲＩの組は、メモリチップＭＣ内のメモリ領域ＭＲと重なって配置され、Ｘ方向において転送領域ＸＲ１及びＸＲ２によって挟まれている。転送領域ＸＲ１及びＸＲ２は、それぞれメモリチップＭＣ内の引出領域ＨＲ１及びＨＲ２と重なっている。パッド領域ＰＲ２には、例えば半導体記憶装置１の入出力回路等が設けられる。パッド領域ＰＲ２は、メモリチップＭＣ内のパッド領域ＰＲ１と重なっている。
【００４９】
メモリチップＭＣは、メモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、並びにパッド領域ＰＲ１のそれぞれの下部において、複数の貼合パッドＢＰを有している。ＣＭＯＳチップＣＣは、センスアンプ領域ＳＲ、周辺回路領域ＰＥＲＩ、転送領域ＸＲ１及びＸＲ２、並びにパッド領域ＰＲ２のそれぞれの上部において、複数の貼合パッドＢＰを有している。
【００５０】
メモリ領域ＭＲ内の貼合パッドＢＰは、ビット線ＢＬと電気的に接続され、センスアンプ領域ＳＲ内の貼合パッドＢＰと重なって配置される。引出領域ＨＲ１内の貼合パッドＢＰは、ワード線ＷＬと電気的に接続され、転送領域ＸＲ１内の貼合パッドＢＰと重なって配置される。引出領域ＨＲ２内の貼合パッドＢＰは、ワード線ＷＬと電気的に接続され、転送領域ＸＲ２内の貼合パッドＢＰと重なって配置される。パッド領域ＰＲ１内の貼合パッドＢＰは、パッド領域ＰＲ２内の貼合パッドＢＰと重なって配置される。各領域において、メモリチップＭＣ及びＣＭＯＳチップＣＣ間で対向する貼合パッドＢＰ同士は貼り合わされ、電気的に接続される。
【００５１】
尚、第１実施形態に係る半導体記憶装置１の全体構造は、以上で説明した構造に限定されない。例えば、メモリ領域ＭＲと隣り合う引出領域ＨＲは、少なくとも１つ設けられていれば良い。半導体記憶装置１は、メモリ領域ＭＲ及び引出領域ＨＲの組を複数有していても良い。この場合、センスアンプ領域ＳＲ、転送領域ＸＲ、及び周辺回路領域ＰＥＲＩの組は、メモリ領域ＭＲ及び引出領域ＨＲの配置に対応して適宜設けられる。
【００５２】
（半導体記憶装置１のメモリチップＭＣにおける構造について）
図７は、第１実施形態に係る半導体記憶装置１のメモリチップＭＣにおける平面レイアウトの一例であり、メモリ領域ＭＲ及び引出領域ＨＲ１及びＨＲ２において１つのブロックＢＬＫ（すなわちストリングユニットＳＵ０〜ＳＵ３）に対応する領域を示している。図７に示すように、メモリチップＭＣは、複数のスリットＳＬＴを含んでいる。
【００５３】
複数のスリットＳＬＴは、それぞれがＸ方向に沿って延伸して設けられ、Ｘ方向においてメモリ領域ＭＲ及び引出領域ＨＲ１及びＨＲ２を横切っている。また、複数のスリットＳＬＴは、Ｙ方向に配列している。スリットＳＬＴは、内部に絶縁部材が埋め込まれた構造を有し、同じ配線層に設けられ且つ当該スリットＳＬＴを介して隣り合う導電体層間を分断している。具体的には、スリットＳＬＴは、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ対応する複数の配線層を分断している。
【００５４】
引出領域ＨＲ１及びＨＲ２のそれぞれには、例えばメモリ領域ＭＲから延伸した配線層が階段状に設けられる。そして、引出領域ＨＲ１及びＨＲ２のそれぞれの階段部分には、ＮＡＮＤストリングＮＳに接続されたワード線ＷＬ０〜ＷＬ７並びに選択ゲート線ＳＧＳ及びＳＧＤとロウデコーダモジュール１６との間を電気的に接続するための複数のコンタクトが設けられる。
【００５５】
以上で説明した実施形態におけるメモリセルアレイ１０の平面レイアウトでは、スリットＳＬＴによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。つまり、本例では、各々がＸ方向に延伸したストリングユニットＳＵ０〜ＳＵ３が、Ｙ方向に配列している。そして、メモリ領域ＭＲ及び引出領域ＨＲ１及びＨＲ２には、例えば図７に示されたレイアウトがＹ方向に繰り返し配置される。
【００５６】
図７に示された一例では、同一のブロックＢＬＫに対応するストリングユニットＳＵが、スリットＳＬＴによって完全に区切られている。この場合、同一のブロックＢＬＫ内でスリットＳＬＴによって分割され、且つ同一の配線層に設けられたワード線ＷＬや選択ゲート線ＳＧＳのそれぞれは、異なる配線層を介して電気的に接続される。
【００５７】
尚、同一のブロックＢＬＫに対応するストリングユニットＳＵは、必ずしもスリットＳＬＴによって完全に区切られていなくても良い。例えば、同一のブロックＢＬＫの内側に設けられたスリットＳＬＴは、少なくともメモリ領域ＭＲと選択ゲート線ＳＧＤとを分断していれば良い。この場合、同一のブロックＢＬＫで同一の配線層に設けられたワード線ＷＬは、引出領域ＨＲ１及びＨＲ２において連続的に設けられ、電気的に接続される。
【００５８】
図８は、第１実施形態に係る半導体記憶装置１のメモリ領域ＭＲにおける平面レイアウトの一例を示している。図８に示すように、メモリ領域ＭＲにおいて半導体記憶装置１は、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬをさらに含んでいる。
【００５９】
各メモリピラーＭＰは、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、例えば隣り合う２つのスリットＳＬＴ間の領域において、４列の千鳥状に配置される。これに限定されず、隣り合う２つのスリットＳＬＴ間におけるメモリピラーＭＰの個数及び配置は、適宜変更され得る。隣り合うスリットＳＬＴ間に配置されたメモリピラーＭＰの集合が、例えば１つのストリングユニットＳＵに対応している。
【００６０】
複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。本例において各メモリピラーＭＰには、２本のビット線ＢＬが重なって配置されている。メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＶが設けられる。各メモリピラーＭＰは、コンタクトＣＶを介して対応するビット線ＢＬと電気的に接続される。
【００６１】
図９は、図８のＩＸ−ＩＸ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１のメモリ領域ＭＲにおける断面構造の一例を示している。図９に示された半導体記憶装置１は、上下が反転した状態で示され、図９の上側に貼合パッドＢＰが位置している。図９に示すように、メモリ領域ＭＲにおいて半導体記憶装置１は、例えば絶縁体層４０、導電体層４１〜４８、並びにコンタクトＶ０〜Ｖ２をさらに含んでいる。
【００６２】
絶縁体層４０は、図示された領域において最上層に設けられた絶縁体層である。絶縁体層４０下には、導電体層４１が設けられる。導電体層４１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層４１は、例えばシリコン（Ｓｉ）を含んでいる。
【００６３】
導電体層４１の下方には、絶縁体層を介して導電体層４２が設けられる。導電体層４２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層４２は、例えばタングステン（Ｗ）を含んでいる。
【００６４】
導電体層４２の下方には、導電体層４３と絶縁体層とが交互に積層される。導電体層４３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層４３は、絶縁体層４０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体層４３は、例えばタングステン（Ｗ）を含んでいる。
【００６５】
最下層の導電体層４３の下方には、絶縁体層を介して導電体層４４が設けられる。導電体層４４は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体層４４は、例えばタングステン（Ｗ）を含んでいる。
【００６６】
導電体層４４の下方には、絶縁体層を介して導電体層４５が設けられる。導電体層４５は、例えばＹ方向に延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層４５は、Ｘ方向に沿って配列している。導電体層４５は、例えば銅（Ｃｕ）を含んでいる。以下では、導電体層４５（ビット線ＢＬ）が設けられた配線層のことを配線層Ｍ０と呼ぶ。
【００６７】
導電体層４５の下方には、絶縁体層を介して導電体層４６が設けられる。導電体層４６は、例えば貼合パッドＢＰ及びビット線ＢＬ間の接続を中継する配線として使用される。導電体層４６と導電体層４５（ビット線ＢＬ）との間は、コンタクトＶ０によって接続される。導電体層４６は、例えば銅（Ｃｕ）を含んでいる。以下では、導電体層４６が設けられた配線層のことを配線層Ｍ１と呼ぶ。
【００６８】
導電体層４６の下方には、絶縁体層を介して導電体層４７が設けられる。導電体層４７は、例えば貼合パッドＢＰ及びビット線ＢＬ間の接続を中継する配線として使用される。導電体層４７と導電体層４６との間は、コンタクトＶ１によって接続される。導電体層４７は、例えば銅（Ｃｕ）を含んでいる。以下では、導電体層４７が設けられた配線層のことを配線層Ｍ２と呼ぶ。
【００６９】
導電体層４７の下方には、絶縁体層を介して導電体層４８が設けられる。導電体層４８は、貼合パッドＢＰとして使用され、メモリ領域ＭＲの最下部に配置される。例えば、導電体層４８（貼合パッドＢＰ）と導電体層４７との間は、コンタクトＶ２によって接続される。導電体層４８は、例えば銅（Ｃｕ）を含んでいる。以下では、導電体層４８が設けられた配線層のことを配線層Ｍ３と呼ぶ。
【００７０】
スリットＳＬＴは、例えばＸＺ平面に沿って広がった板状に形成され、導電体層４２〜４４を分断している。スリットＳＬＴの上端は、例えば導電体層４１に接触している。スリットＳＬＴの下端は、例えば導電体層４４及び４５間の層に含まれている。
【００７１】
メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して設けられ、導電体層４２〜４４を貫通している。メモリピラーＭＰの上部は、導電体層４１に接している。また、メモリピラーＭＰの各々は、例えば半導体層５０、トンネル絶縁膜５１、絶縁膜５２、及びブロック絶縁膜５３を含んでいる。
【００７２】
半導体層５０は、Ｚ方向に沿って延伸して設けられる。例えば、半導体層５０の上端は、導電体層４１に接触し、半導体層５０の下端は、導電体層４４及び４５間の層に含まれている。トンネル絶縁膜５１は、半導体層５０の側面を覆っている。絶縁膜５２は、トンネル絶縁膜５１の側面を覆っている。ブロック絶縁膜５３は、絶縁膜５２の側面を覆っている。トンネル絶縁膜５１及びブロック絶縁膜５３のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。絶縁膜５２は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
【００７３】
メモリピラーＭＰ内の半導体層５０下には、柱状のコンタクトＣＶが設けられる。図示された領域には、２本のメモリピラーＭＰのうち、１本のメモリピラーＭＰに対応するコンタクトＣＶが表示されている。当該領域においてコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。
【００７４】
コンタクトＣＶの下面には、１つの導電体層４５、すなわち１本のビット線ＢＬが接触している。１つの導電体層４５には、スリットＳＬＴによって区切られた空間のそれぞれにおいて、１本のコンタクトＣＶが接続される。つまり、導電体層４５の各々には、隣り合う２本のスリットＳＬＴ間における１本のメモリピラーＭＰが電気的に接続される。
【００７５】
図１０は、図９のＸ−Ｘ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示している。図１０に示すように、導電体層４３を含む層では、半導体層５０は、例えばメモリピラーＭＰの中央部に設けられる。トンネル絶縁膜５１は、半導体層５０の側面を囲っている。絶縁膜５２は、トンネル絶縁膜５１の側面を囲っている。ブロック絶縁膜５３は、絶縁膜５２の側面を囲っている。導電体層４３は、ブロック絶縁膜５３の側面を囲っている。尚、各メモリピラーＭＰは、半導体層５０の内側に絶縁体層をさらに含み、メモリピラーＭＰの中央部に当該絶縁体層が位置していても良い。
【００７６】
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層４２とが交差した部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層４３とが交差した部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層４４とが交差した部分が、選択トランジスタＳＴ１として機能する。つまり、半導体層５０は、メモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。絶縁膜５２は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
【００７７】
図１１Ａ及び図１１Ｂは、第１実施形態に係る半導体記憶装置１の引出領域ＨＲにおける断面構造の一例を示している。図１１Ａは、半導体記憶装置１に含まれる１つのブロックＢＬＫの引出領域ＨＲに対応しており、図１１Ｂは、半導体記憶装置１に含まれる他のブロックＢＬＫの引出領域ＨＲに対応している。
【００７８】
図１１Ａに示すように、ある１つのブロックＢＬＫの引出領域ＨＲでは、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤのそれぞれの端部は、この順番でＸ方向に段差が形成された階段状に設けられる。言い換えると、引出領域ＨＲにおいて選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤのそれぞれは、端部において下層の配線層（導電体層）と重ならないテラス部分を有している。
【００７９】
また、上述の１つのブロックＢＬＫの引出領域ＨＲにおいて半導体記憶装置１は、複数のコンタクトＣＰ、Ｖ１及びＶ２、複数のトランジスタＴＲ、導電体層６０、複数の導電体層６１、並びに複数の導電体層６２をさらに含んでいる。
【００８０】
複数のコンタクトＣＰは、選択ゲート線ＳＧＳに対応する導電体層４２と、ワード線ＷＬ０〜ＷＬ７にそれぞれ対応する複数の導電体層４３と、選択ゲート線ＳＧＤに対応する複数の導電体層４４とのそれぞれのテラス部分に、それぞれ設けられる。
【００８１】
各コンタクトＣＰの下方には、１つのトランジスタＴＲが設けられる。本例においてトランジスタＴＲは縦型トランジスタであり、トランジスタＴＲの上面及び底面にそれぞれ接触した２つのコンタクト間を流れる電流を制御することが出来る。尚、本明細書において“縦型トランジスタ”とは、チャネルの方向が半導体基板の表面に対して鉛直な方向であるトランジスタのことを示している。
【００８２】
複数のトランジスタＴＲのそれぞれは、導電体層６０を貫通している。導電体層６０は、例えばＸ方向に延伸した板状に設けられる。導電体層６０は、例えば配線層Ｍ１に含まれ、複数のトランジスタＴＲで共有される転送ゲート線ＴＧとして機能する。
【００８３】
複数のコンタクトＶ１は、例えば複数のトランジスタＴＲの下方と導電体層６０の下方とにそれぞれ設けられる。各コンタクトＶ１の下方には、１つの導電体層６１が設けられる。導電体層６１は、例えば配線層Ｍ２に含まれ、ロウデコーダモジュール１６に接続される信号線として機能する。対応する導電体層６１及びトランジスタＴＲとの間と、導電体層６０と導電体層６１との間とのそれぞれは、コンタクトＶ１によって接続される。
【００８４】
複数のコンタクトＶ２は、例えば複数の導電体層６１の下方にそれぞれ設けられる。各コンタクトＶ２の下方には、例えば１つの導電体層６２が設けられる。導電体層６２は、例えば配線層Ｍ３に含まれ、貼合パッドＢＰとして使用される。対応する導電体層６１と導電体層６２との間は、コンタクトＶ２によって接続される。導電体層６２は、例えば銅（Ｃｕ）を含んでいる。
【００８５】
図１１Ｂに示すように、他のブロックＢＬＫの引出領域ＨＲも、上述の１つのブロックＢＬＫの引き出し領域ＨＲと同様の構成を有している。一方で、他のブロックＢＬＫの引出領域ＨＲでは、コンタクトＶ２及び導電体層６２がそれぞれ１つしか設けられていないという点が、上述の１つのブロックＢＬＫと異なっている。
【００８６】
図１２は、図１１ＡのＸＩＩ−ＸＩＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１におけるトランジスタＴＲの断面構造の一例を示している。図１２に示すように、トランジスタＴＲは、絶縁体層７０、半導体層７１、及びゲート絶縁膜７２を含んでいる。
【００８７】
導電体層６０を含む層では、絶縁体層７０は、例えばトランジスタＴＲの中央部に設けられる。半導体層７１は、絶縁体層７０の側面を囲っている。ゲート絶縁膜７２は、半導体層７１の側面を囲っている。導電体層６０は、ゲート絶縁膜７２の側面を囲っている。つまり、半導体層７１と導電体層６０との間は、ゲート絶縁膜７２によって絶縁されている。これにより、半導体層７１がトランジスタＴＲのチャネルとして機能する。例えば、絶縁体層７０及びゲート絶縁膜７２のそれぞれは、酸化シリコン（ＳｉＯ２）を含んでいる。各トランジスタＴＲにおいて、絶縁体層７０は省略されても良い。
【００８８】
図１３は、第１実施形態に係る半導体記憶装置１の引出領域ＨＲにおける構造の一例を示す斜視図であり、引出領域ＨＲにおける積層配線の階段構造の一部が抽出されている。図１３に示すように、導電体層４３（ワード線ＷＬ）のテラス部分には、コンタクトＣＰが接続される。そして、当該コンタクトＣＰには、板状の導電体層６０（転送ゲート線ＴＧ）を貫通するトランジスタＴＲが接続される。トランジスタＴＲには、コンタクトＶ１を介して導電体層６１（信号線ＣＧ）が接続される。導電体層６１（信号線ＣＧ）は、複数のブロックＢＬＫの引出領域ＨＲにわたって設けられている。
【００８９】
同様に、図示されない領域において、選択ゲート線ＳＧＳや選択ゲート線ＳＧＤには、コンタクトＣＰ、トランジスタＴＲ、及びコンタクトＶ１を介して導電体層６１（信号線ＳＧＳＤ又はＳＧＤＤ）が接続される。
【００９０】
以上で説明した第１実施形態に係る半導体記憶装置１の引出領域ＨＲにおける構造では、ワード線ＷＬ０〜ＷＬ７並びに選択ゲート線ＳＧＤ及びＳＧＳのそれぞれが、対応するコンタクトＣＰと縦型のトランジスタＴＲとの組を介してロウデコーダモジュール１６に電気的に接続される。
【００９１】
（半導体記憶装置１のＣＭＯＳチップＣＣにおける構造について）
図１４は、第１実施形態に係る半導体記憶装置１のセンスアンプ領域ＳＲにおける断面構造の一例を示している。尚、図１４には、トランジスタ３０及び貼合パッドＢＰを含む領域が示され、センスアンプ領域ＳＲ上に配置されたメモリ領域ＭＲも併せて示されている。図１４に示すように、センスアンプ領域ＳＲにおいて半導体記憶装置１は、例えばＰ型ウェル領域８０、導電体層８１〜８５、並びに柱状のコンタクトＣＳ及びＣ０〜Ｃ３を含んでいる。
【００９２】
Ｐ型ウェル領域８０は、Ｐ型不純物を含み、高耐圧トランジスタが設けられるアクティブ領域ＡＡに対応している。また、Ｐ型ウェル領域８０は、例えばＹ方向に並んだＮ型領域ＮＰ１〜ＮＰ４を含んでいる。Ｎ型領域ＮＰ１〜ＮＰ４のそれぞれは、Ｎ型不純物が拡散した領域であり、Ｐ型ウェル領域８０の表面近傍に設けられる。
【００９３】
Ｐ型ウェル領域８０のＮ型領域ＮＰ１及びＮＰ２間の上方には、ゲート絶縁膜を介して導電体層８１が設けられる。導電体層８１は、ゲート線ＧＣとして使用される。Ｎ型領域ＮＰ１及びＮＰ２間の導電体層８１は、ビット線接続部ＢＬＨＵ内のトランジスタ３０に対応している。同様に、Ｐ型ウェル領域８０のＮ型領域ＮＰ３及びＮＰ４間の上方には、ゲート絶縁膜を介して導電体層８１が設けられる。Ｎ型領域ＮＰ３及びＮＰ４間の導電体層８１は、センスアンプ部ＳＡ内のトランジスタ２４に対応している。Ｎ型領域ＮＰ１〜ＮＰ４のそれぞれの上には、それぞれコンタクトＣＳが設けられる。導電体層８１上には、コンタクトＣ０が設けられる。例えば、コンタクトＣＳの上面とコンタクトＣ０の上面とは揃っている。
【００９４】
コンタクトＣＳ及びＣ０上のそれぞれには、それぞれ１つの導電体層８２が設けられる。導電体層８２上には、コンタクトＣ１が設けられる。コンタクトＣ１上には、導電体層８３が設けられる。導電体層８３上には、コンタクトＣ２が設けられる。コンタクトＣ２上には、導電体層８４が設けられる。導電体層８４上には、コンタクトＣ３が設けられる。コンタクトＣ３上には、導電体層８５が設けられる。導電体層８５は、例えば銅（Ｃｕ）を含んでいる。以下では、導電体層８２、８３、８４及び８５がそれぞれ設けられた複数の配線層のことを、それぞれ配線層Ｄ０、Ｄ１、Ｄ２及びＤ３と呼ぶ。
【００９５】
導電体層８５は、貼合パッドＢＰとして使用され、センスアンプ領域ＳＲの最上部に配置される。そして、導電体層８５は、対向する導電体層４８と電気的に接続される。言い換えると、センスアンプ領域ＳＲ内の導電体層８５（貼合パッドＢＰ）は、対向するメモリ領域ＭＲ内の導電体層４８（貼合パッドＢＰ）と貼り合わされる。
【００９６】
以上で説明した半導体記憶装置１のセンスアンプ領域ＳＲにおける構造は、ＣＭＯＳチップＣＣ内のその他の領域についても同様に設けられ得る。例えば、転送領域ＸＲ内に設けられたロウデコーダモジュール１６に対応する回路（例えばブロックデコーダＢＤ）やドライバモジュール１５に対応する回路は、図１４におけるトランジスタ３０と類似した構造で形成される。そして、ブロックデコーダＢＤやドライバモジュール１５に対応する回路は、ＣＭＯＳチップＣＣ内で当該回路と電気的に接続された貼合パッドＢＰを介して、メモリチップＭＣ内の貼合パッドＢＰ（導電体層６２）と電気的に接続される。
【００９７】
［１−２］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１に依れば、チップ面積を縮小することが出来、半導体記憶装置１の製造コストを抑制することが出来る。以下に、第１実施形態に係る半導体記憶装置１における効果の詳細について説明する。
【００９８】
ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置における回路構成は、大まかにメモリセルアレイとその他の周辺回路とに分けられる。半導体記憶装置のビットコストを低減するためには、半導体記憶装置のチップ面積のうちメモリセルアレイに対応する領域の占める割合（セル占有率）を拡大することが好ましい。
【００９９】
これに対して、第１実施形態に係る半導体記憶装置１は、メモリセルアレイ１０を含むメモリチップＭＣと、その他の周辺回路を含むＣＭＯＳチップＣＣとを備えている。メモリチップＭＣとＣＭＯＳチップＣＣとは、それぞれ異なるウエハに形成される。そして、メモリチップＭＣとＣＭＯＳチップＣＣとが互いに貼り合わされ、半導体記憶装置１に対応する１つの半導体チップが形成される。このような半導体記憶装置１では、メモリチップＭＣ及びＣＭＯＳチップＣＣ間で対向する貼合パッドＢＰ同士が接合されることによって、上下のチップが電気的に接続される。
【０１００】
これにより、第１実施形態に係る半導体記憶装置１は、メモリセルアレイ１０と周辺回路とが重なった構造となり、セル占有率を大きくすることが出来る。また、第１実施形態に係る半導体記憶装置１では、メモリセルアレイ１０形成時の熱がＣＭＯＳチップＣＣ内のトランジスタに加えられないため、ＣＭＯＳチップＣＣ内のトランジスタの設計難易度を下げることが出来る。
【０１０１】
また、以上で説明した貼り合わせ構造を有する半導体記憶装置では、例えばメモリチップＭＣ内に設けられたワード線ＷＬ等の積層配線が、引出領域ＨＲ内の貼合パッドＢＰを介してＣＭＯＳチップＣＣ内のロウデコーダモジュール１６に接続される。例えば、ロウデコーダモジュール１６に対応する全ての回路がＣＭＯＳチップＣＣに設けられた場合、引出領域ＨＲに設けられる貼合パッドＢＰの数が、トランジスタＴＲが接続される積層配線の本数と同じになる。言い換えると、このような例において引出領域ＨＲ内の貼合パッドＢＰの数は、ブロックＢＬＫの個数と積層配線の層数とを掛けた数になる。
【０１０２】
これに対して、第１実施形態に係る半導体記憶装置１は、メモリチップＭＣ側にロウデコーダモジュール１６内のトランジスタＴＲが設けられた構造を有している。この場合、ブロックＢＬＫ間で共有される各種信号線に対して少なくとも１個の貼合パッドＢＰを設ければ、ＣＭＯＳチップＣＣ内のドライバモジュール１５と電気的に接続することが出来る。
【０１０３】
このため、引出領域ＨＲに設けられる貼合パッドＢＰの数は、例えば信号線ＣＧ０〜７、ＳＧＤＤ０〜３、ＳＧＳＤ、並びにＵＳＧＳの本数と、転送ゲート線ＴＧ及びＴＧｂにそれぞれ対応する配線の本数との合計と同じになる。つまり、第１実施形態では、積層配線に対応する貼合パッドＢＰの数が、ブロックＢＬＫの個数に依存せずに決定する。
【０１０４】
すなわち、図１１Ａに示すように、ある１つのブロックＢＬＫの引出領域ＨＲにおいては、信号線ＣＧ０〜ＣＧ７、ＳＧＤＤ０〜ＳＧＤＤ３、ＳＧＳＤ、並びにＵＳＧＳに対応する貼合パッドＢＰが必要である。一方で、図１１Ｂに示すように、他のブロックＢＬＫの引出領域ＨＲにおいては、転送ゲート線ＴＧ及びＴＧｂに対応する貼合パッドＢＰを設けるだけで良い。従って、第１実施形態に係る半導体記憶装置１では、信号線ＣＧ０〜ＣＧ７、ＳＧＤＤ０〜ＳＧＤＤ３、ＳＧＳＤ、並びにＵＳＧＳに対応する貼合パッドＢＰの総数を抑制することが出来る。
【０１０５】
その結果、第１実施形態に係る半導体記憶装置１は、引出領域ＨＲに設けられる貼合パッドＢＰの数を、ロウデコーダモジュール１６に対応する全ての素子がＣＭＯＳチップＣＣ内に設けられる場合よりも少なくすることが出来る。また、第１実施形態に係る半導体記憶装置１では、トランジスタＴＲに対応する面積をＣＭＯＳチップＣＣにおいて省略にすることが出来るため、ＣＭＯＳチップＣＣ内でロウデコーダモジュール１６に対応する回路の面積を縮小することが出来る。
【０１０６】
以上のように、第１実施形態に係る半導体記憶装置１は、セル占有率を大きくすることが出来、且つＣＭＯＳチップＣＣのチップ面積を縮小することが出来る。従って、第１実施形態に係る半導体記憶装置１は、チップ面積を縮小することが出来、半導体記憶装置１の製造コストを抑制することが出来る。
【０１０７】
尚、引出領域ＨＲにおける貼合パッドＢＰの配置は、図１１Ａ及び図１１Ｂに示された一例に限定されない。例えば、ある１つのブロックＢＬＫの引出領域ＨＲに信号線ＣＧ０〜ＣＧ７、ＳＧＤＤ０〜ＳＧＤＤ３、ＳＧＳＤ、並びにＵＳＧＳに対応する貼合パッドＢＰを集中的に設けるのではなく、それらを複数のブロックＢＬＫの引出領域ＨＲに分散させて配置してもよい。
【０１０８】
［２］第２実施形態
第２実施形態に係る半導体記憶装置１は、第１実施形態におけるメモリチップＭＣ内のトランジスタＴＲが横型トランジスタで構成された構造を有する。以下に、第２実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
【０１０９】
［２−１］半導体記憶装置１の引出領域ＨＲにおける構造
図１５は、第２実施形態に係る半導体記憶装置１の引出領域ＨＲにおける構造の一例を示す斜視図であり、図１４と同様の領域が抽出されている。図１５に示すように、第２実施形態に係る半導体記憶装置１は、例えば第１実施形態に対して、トランジスタＴＲに対応する構造が複数の導電体層６３、絶縁体層６４、及び導電体層６５に置き換えられた構造を有している。
【０１１０】
複数の導電体層６３は、それぞれがＹ方向に延伸して設けられ、Ｘ方向に配列している。そして、各導電体層６３の一端部分にはコンタクトＣＰが接続され、他端部分にはコンタクトＶ１が接続される。絶縁体層６４は、Ｘ方向に配列する複数の導電体層６３の下方、且つコンタクトＣＰが接続された領域とコンタクトＶ１が接続された領域との間に設けられる。導電体層６５は、Ｘ方向に延伸し且つ絶縁体層６４の下方に設けられる。
【０１１１】
導電体層６５と導電体層６３とは、絶縁体層６４を介して隣り合っている。これにより、導電体層６３と導電体層６５との交差部分が、それぞれ横型のトランジスタＴＲとして機能する。尚、本明細書において“横型トランジスタ”とは、チャネルの方向が半導体基板の表面に対して平行な方向であるトランジスタのことを示している。
【０１１２】
つまり、導電体層６３は、トランジスタＴＲの電流経路（チャネル）として使用される。絶縁体層６４は、トランジスタＴＲのゲート絶縁膜として使用される。導電体層６５は、複数のトランジスタＴＲで共有される転送ゲート線ＴＧとして使用される。選択ゲート線ＳＧＳや選択ゲート線ＳＧＤに対しても同様に、コンタクトＣＰを介して横型のトランジスタＴＲが接続される。
【０１１３】
図１６は、第２実施形態に係る半導体記憶装置１におけるトランジスタＴＲの断面構造の一例を示している。図１６に示すように、導電体層６３は、２つの高濃度拡散領域ＤＤ、チャネル部、及びオフセット部を含んでいる。
【０１１４】
導電体層６３において高濃度拡散領域ＤＤは、コンタクトＣＰの接続箇所と、コンタクトＶ１の接続箇所とのそれぞれに設けられる。高濃度拡散領域ＤＤにドープされた不純物の導電型は、導電体層６３にドープされた不純物の導電型と異なっている。例えば、導電体層６３は、Ｐ型不純物がドープされた半導体層であり、高濃度拡散領域ＤＤには、Ｎ型不純物がドープされる。チャネル部は、導電体層６５と対向している。オフセット部は、チャネル部と高濃度拡散領域ＤＤとの間に設けられる。
【０１１５】
以上のように、第２実施形態に係る半導体記憶装置１では、２つの高濃度拡散領域ＤＤ、チャネル部、及びオフセット部と、絶縁体層６４（ゲート絶縁膜）及び導電体層６５（転送ゲート線ＴＧ）とが適宜配置されることによって、導電体層６３及び導電体層６５の交差部分がトランジスタＴＲとして機能する。第２実施形態に係る半導体記憶装置１のその他の構成は、例えば第１実施形態と同様のため説明を省略する。
【０１１６】
尚、第２実施形態では、トランジスタＴＲがシングルゲート型の横型トランジスタである場合について例示したが、これに限定されない。例えば、トランジスタＴＲは、ダブルゲート型の横型トランジスタであっても良い。この場合、半導体記憶装置１では、例えば導電体層６３が、Ｚ方向において、転送ゲート線ＴＧとして機能する２本の導電体層６５によって挟まれた構造が設けられる。
【０１１７】
また、第２実施形態では、トランジスタＴＲのチャネルとして使用される導電体層６３に対して、コンタクトＣＰが上方から接続され、コンタクトＶ１が下方から接続される場合について例示したが、これに限定されない。少なくともコンタクトＣＰ及びＶ１のそれぞれは、導電体層６３の所定の領域に接続されていれば良く、コンタクトＣＰ及びＶ１のそれぞれは任意の方向から導電体層６３に接続され得る。
【０１１８】
［２−２］第２実施形態の効果
以上のように、第２実施形態に係る半導体記憶装置１では、メモリチップＭＣ内に設けられたトランジスタＴＲが横型トランジスタで構成されている。このような場合においても、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に動作することが出来、第１実施形態と同様の効果を得ることが出来る。すなわち、第２実施形態に係る半導体記憶装置１に依れば、チップ面積を縮小することが出来、半導体記憶装置１の製造コストを抑制することが出来る。
【０１１９】
［３］第３実施形態
第３実施形態に係る半導体記憶装置１は、第１実施形態においてＣＭＯＳチップＣＣ内に設けられていたトランジスタ３０が、メモリチップＭＣ内に設けられた構造を有する。以下に、第３実施形態に係る半導体記憶装置１について、第１及び第２実施形態と異なる点を説明する。
【０１２０】
［３−１］半導体記憶装置１のメモリ領域ＭＲ及びセンスアンプ領域ＳＲにおける構造
図１７は、第３実施形態に係る半導体記憶装置１のメモリ領域ＭＲ及びセンスアンプ領域ＳＲにおける断面構造の一例を示し、図１４と同様の領域が抽出されている。図１７に示すように、第３実施形態に係る半導体記憶装置１は、例えば第１実施形態に対して、メモリ領域ＭＲ内にトランジスタ３０及び導電体層４９が追加された構造を有している。
【０１２１】
第３実施形態におけるトランジスタ３０は、例えばコンタクトＶ０及びＶ１間に設けられた縦型トランジスタであり、トランジスタ３０の上面及び底面にそれぞれ接触した２つのコンタクト間を流れる電流を制御することが出来る。例えば、トランジスタ３０は、第１実施形態で説明した縦型のトランジスタＴＲと同様の構造を有し、導電体層４９を貫通している。
【０１２２】
導電体層４９は、例えば配線層Ｍ１に含まれ、トランジスタ３０のゲート電極として機能する。導電体層４９は、例えばコンタクトＶ１、導電体層４７、及びコンタクトＶ２を介して、導電体層４８（貼合パッドＢＰ）に接続される。導電体層４９に接続された貼合パッドＢＰは、対向するセンスアンプ領域ＳＲ内の貼合パッドＢＰと貼り合わされ、センスアンプ領域ＳＲ内の回路に接続される。
【０１２３】
第３実施形態では、メモリチップＭＣ内のメモリ領域ＭＲにトランジスタ３０が設けられるため、図１７に示された領域ではＰ型ウェル領域８０上にトランジスタ２４が設けられている。第３実施形態に係る半導体記憶装置１のその他の構成は、例えば第１実施形態と同様のため説明を省略する。
【０１２４】
尚、第３実施形態では、トランジスタ３０が縦型トランジスタである場合について例示したが、トランジスタ３０は横型トランジスタであっても良い。トランジスタ３０が横型トランジスタで構成される場合、トランジスタ３０の構造は、第２実施形態で説明したように適宜変更され得る。
【０１２５】
［３−２］第３実施形態の効果
以上のように、第３実施形態に係る半導体記憶装置１では、センスアンプユニットＳＡＵ内のトランジスタ３０がメモリチップＭＣ内に設けられている。このような場合においても、第３実施形態に係る半導体記憶装置１は、第１実施形態と同様に動作することが出来る。さらに、第３実施形態に係る半導体記憶装置１では、センスアンプ領域ＳＲに配置されるトランジスタの数が、第１実施形態よりも少なくなる。
【０１２６】
その結果、第３実施形態に係る半導体記憶装置１では、センスアンプ領域ＳＲの面積を縮小することが出来、ＣＭＯＳチップＣＣのチップ面積を縮小することが出来る。従って、第３実施形態に係る半導体記憶装置１に依れば、第１実施形態よりもチップ面積を縮小することが出来、半導体記憶装置１の製造コストを抑制することが出来る。
【０１２７】
［４］第４実施形態
第４実施形態に係る半導体記憶装置１は、第１実施形態におけるセンスアンプユニットＳＡＵの回路構成の変形例である。以下に、第４実施形態に係る半導体記憶装置１について、第１〜第３実施形態と異なる点を説明する。
【０１２８】
［４−１］センスアンプモジュールの回路構成
図１８は、第４実施形態に係る半導体記憶装置１におけるセンスアンプユニットＳＡＵの回路構成の一例を示している。図１８に示すように、第４実施形態におけるセンスアンプユニットＳＡＵは、第１実施形態におけるセンスアンプユニットＳＡＵ内のビット線接続部ＢＬＨＵがトランジスタ３１をさらに含む構成を有している。
【０１２９】
トランジスタ３１のドレインは、ノードＢＬＢＩＡＳに接続される。トランジスタ３１のソースは、ビット線ＢＬに接続される。トランジスタ３１のゲートには、制御信号ＢＩＡＳが入力される。ノードＢＬＢＩＡＳには、例えば消去電圧ＶＥＲＡが印加される。制御信号ＢＩＡＳは、例えばシーケンサ１３によって生成される。
【０１３０】
また、第４実施形態におけるトランジスタ３１は、例えば第３実施形態におけるトランジスタ３０と同様に、メモリチップＭＣ内に設けられる。具体的には、例えば第３実施形態で説明した図１７における導電体層４５（ビット線ＢＬ）に対して、トランジスタ３１に対応し且つメモリチップＭＣ内に設けられた縦型トランジスタが接続される。
【０１３１】
メモリチップＭＣ内におけるトランジスタ３０及び３１の構成はこれに限定されず、適宜変更され得る。例えば、第４実施形態においてトランジスタ３０及び３１は、横型トランジスタで構成されても良い。また、トランジスタ３０及び３１との間を接続する配線が、配線層Ｍ０及びＭ１間の配線層に追加されても良い。第４実施形態に係る半導体記憶装置１のその他の構成は、例えば第１実施形態と同様のため説明を省略する。
【０１３２】
［４−２］半導体記憶装置１の消去動作
以下に、第１実施形態に係る半導体記憶装置１の消去動作の一例について説明する。尚、以下では、各種配線に印加される電圧について適宜参照符号のみで記載する。消去動作の対象のブロックＢＬＫのことを選択ブロックＢＬＫと呼び、消去動作の対象外であるブロックＢＬＫのことを非選択ブロックＢＬＫと呼ぶ。各種配線及びノードに印加される電圧は、例えばドライバモジュール１５によって生成され、ロウデコーダモジュール１６等を介して印加される。
【０１３３】
図１９は、第４実施形態に係る半導体記憶装置１における消去動作の一例を示すタイミングチャートである。図１９には、消去動作におけるノードＢＬＢＩＡＳ、制御信号ＢＩＡＳ、ビット線ＢＬ、選択ゲート線ＳＧＤ、ワード線ＷＬ、選択ゲート線ＳＧＳ、及びソース線ＳＬのそれぞれの電圧の一例が示されている。
【０１３４】
図１９に示すように、消去動作前におけるノードＢＬＢＩＡＳ、制御信号ＢＩＡＳ、ビット線ＢＬ、選択ゲート線ＳＧＤ、ワード線ＷＬ、選択ゲート線ＳＧＳ、及びソース線ＳＬのそれぞれの電圧は、例えば接地電圧ＶＳＳである。シーケンサ１３は、消去動作を開始すると、トランジスタ３０をオフ状態にしてビット線ＢＬ及びセンスアンプ部ＳＡ間の電流経路を遮断し、選択ゲート線ＳＧＳ及びＳＧＤのそれぞれと、非選択ブロックＢＬＫに対応するワード線ＷＬとをフローティング状態にする。
【０１３５】
その後、シーケンサ１３は、ノードＢＬＢＩＡＳ及びソース線ＳＬのそれぞれの電圧を消去電圧ＶＥＲＡまで上昇させ、制御信号ＢＩＡＳの電圧をＶＥＲＡＨまで上昇させ、選択ブロックＢＬＫにおけるワード線ＷＬの電圧をＶＩＳＯに維持する。ＶＥＲＡは、ＶＳＳよりも高く、消去動作で使用される高電圧である。ＶＥＲＡＨは、ＶＥＲＡよりも高い電圧である。ＶＩＳＯは、ＶＥＲＡよりも低い電圧であり、例えばＶＳＳと同じ電圧である。
【０１３６】
ゲート及びドレインにそれぞれＶＥＲＡＨ及びＶＥＲＡが印加されたトランジスタ３１はオン状態になり、ノードＢＬＢＩＡＳの電圧がビット線ＢＬに転送される。すると、ビット線ＢＬの電圧がＶＥＲＡまで上昇し、メモリピラーＭＰの下部に高電界領域が形成される。同様に、ソース線ＳＬの電圧がＶＥＲＡまで上昇することによって、メモリピラーＭＰの上部に高電界領域が形成される。これにより、選択トランジスタＳＴ１及びＳＴ２のそれぞれの近傍において、ＧＩＤＬ（Gate-Induced-Drain-Leakage）による正孔が発生し、メモリピラーＭＰ内のチャネルに正孔が注入される。
【０１３７】
また、ビット線ＢＬ及びソース線ＳＬの電圧がＶＥＲＡまで上昇することに伴い、メモリピラーＭＰ内のチャネル（半導体層５０）の電圧が上昇する。すると、チャネルの電圧上昇に応じて、選択ゲート線ＳＧＤ及びＳＧＳと、非選択ブロックＢＬＫに対応するワード線ＷＬとのそれぞれの電圧が上昇する。例えば、選択ゲート線ＳＧＤ及びＳＧＳのそれぞれの電圧はＳＧＥＲＡまで上昇し、非選択ブロックＢＬＫに対応するワード線ＷＬの電圧はＷＬＥＲＡまで上昇する。尚、ＳＧＥＲＡ及びＷＬＥＲＡは異なっていても良い。
【０１３８】
一方で、選択ブロックＢＬＫに対応するワード線ＷＬは、電圧ＶＩＳＯに維持されているため、メモリセルトランジスタＭＴの制御ゲート−チャネル間で電圧差が生じる。言い換えると、高いチャネル電圧と低いワード線ＷＬ電圧との間で電圧の勾配が形成される。すると、チャネル内の正孔が、電荷蓄積層（絶縁膜５２）に注入され、書き込まれたデータに基づいて電荷蓄積層に保持された電子と、注入された正孔との再結合が発生する。
【０１３９】
その結果、メモリセルトランジスタＭＴの閾値電圧が低下し、メモリセルトランジスタＭＴに記憶されていたデータが消去される。その後、シーケンサ１３は、各種配線の電圧を消去動作の開始前の状態に戻す。以上のように、第４実施形態に係る半導体記憶装置１は、メモリセルトランジスタＭＴに記憶されたデータを消去することが出来る。
【０１４０】
［４−３］第４実施形態の効果
以上のように、第４実施形態に係る半導体記憶装置１では、センスアンプユニットＳＡＵ内のトランジスタ３０及び３１がメモリチップＭＣ内に設けられている。このような場合においても、第４実施形態に係る半導体記憶装置１は、第１実施形態と同様に動作することが出来る。そして、第４実施形態に係る半導体記憶装置１では、第３実施形態と同様に、センスアンプ領域ＳＲの面積を縮小することが出来、ＣＭＯＳチップＣＣのチップ面積を縮小することが出来る。従って、第４実施形態に係る半導体記憶装置１に依れば、第３実施形態と同様に、半導体記憶装置１の製造コストを抑制することが出来る。
【０１４１】
［５］第５実施形態
第５実施形態に係る半導体記憶装置１は、第４実施形態に対してメモリセルアレイ１０に接続される配線の電圧を等しくすることが可能な回路をさらに備える。以下に、第５実施形態に係る半導体記憶装置１について、第１〜第４実施形態と異なる点を説明する。
【０１４２】
［５−１］半導体記憶装置１の回路構成
図２０は、第５実施形態に係る半導体記憶装置１の回路構成の一例を示している。図２０に示すように、第５実施形態に係る半導体記憶装置１は、イコライズ回路ＥＱＣを含んでいる。イコライズ回路ＥＱＣは、メモリセルアレイ１０に接続された配線の電圧を等しくする機能を有している。イコライズ回路ＥＱＣは、例えばトランジスタ９０〜９３並びにノードＮＥＱを含んでいる。
【０１４３】
トランジスタ９０〜９３のそれぞれは、高耐圧なＮ型のＭＯＳトランジスタである。トランジスタ９０のドレインは、信号線ＣＧ０〜７に接続される。トランジスタ９１のドレインは、信号線ＳＧＳＤ、ＳＧＤＤ、ＵＳＧＳ及びＵＳＧＤに接続される。トランジスタ９２のドレインは、ノードＢＬＢＩＡＳに接続される。トランジスタ９３のドレインは、ソース線ＳＬに接続される。トランジスタ９０〜９３のそれぞれのゲートには、それぞれ制御信号ＥＱＣＧ、ＥＱＳＤ、ＥＱＢＬ、及びＥＱＳＬが入力される。トランジスタ９０〜９３のそれぞれのソースは、ノードＮＥＱに接続される。
【０１４４】
また、トランジスタ９０〜９３のそれぞれは、例えば第３実施形態におけるトランジスタ３０と同様に、メモリチップＭＣ内に設けられる。具体的には、トランジスタ９０〜９３のそれぞれは、例えばパッド領域ＰＲ１に設けられる。トランジスタ９０〜９３のそれぞれは、縦型トランジスタであっても良いし、横型トランジスタであっても良い。
【０１４５】
以上で説明したイコライズ回路ＥＱＣの回路構成において、制御信号ＥＱＣＧ、ＥＱＳＤ、ＥＱＢＬ、及びＥＱＳＬは、例えばシーケンサ１３によって生成される。信号線ＣＧ０〜７、ＳＧＳＤ、ＳＧＤＤ、ＵＳＧＳ、並びにＵＳＧＤは、少なくとも高耐圧トランジスタを介してノードＮＥＱと接続されていれば良く、各種信号線とノードＮＥＱとの間に設けられるトランジスタは任意の個数に設計され得る。第５実施形態に係る半導体記憶装置１のその他の構成は、例えば第４実施形態と同様のため説明を省略する。
【０１４６】
［５−２］第５実施形態の効果
以上で説明した第５実施形態に係る半導体記憶装置１に依れば、半導体記憶装置の動作を高速化することが出来る。以下に、第５実施形態に係る半導体記憶装置１における効果の詳細について説明する。
【０１４７】
半導体記憶装置は、読み出し動作や書き込み動作等を完了する際に、各種配線に印加した電圧をアイドル状態と同様の状態に戻している。このような動作の完了処理では、隣接する配線とのカップリング等の影響によって、各種配線の電圧に意図しない変動が生じる可能性がある。以下に、イコライズ回路ＥＱＣが省略された半導体記憶装置を第５実施形態の比較例として、動作の完了処理時における電圧変化の一例について説明する。
【０１４８】
図２１は、第５実施形態の比較例における動作の完了処理時の電圧変化の一例を示している。図２２は、第５実施形態における動作の完了処理時の電圧変化の一例を示している。図２１及び図２２のそれぞれには、選択されたワード線ＷＬselの電圧と、非選択のワード線ＷＬuselの電圧と、選択ゲート線ＳＧＳ及びＳＧＤのそれぞれの電圧と、ソース線ＳＬの電圧とが示されている。動作の完了処理の開始時における各種配線の電圧の一例は、続けて羅列する通りである。選択されたワード線ＷＬselの電圧は、接地電圧ＶＳＳ付近である。ソース線ＳＬの電圧は、選択されたワード線ＷＬselよりも高い。ビット線ＢＬの電圧は、ソース線ＳＬの電圧よりも高い。非選択のワード線ＷＬusel並びに選択ゲート線ＳＧＳ及びＳＧＤのそれぞれの電圧は、ビット線ＢＬの電圧よりも高い。
【０１４９】
第５実施形態の比較例では、図２１に示すように時刻ｔ１において動作の完了処理が開始すると、非選択のワード線ＷＬusel、選択ゲート線ＳＧＳ及びＳＧＤ、ビット線ＢＬ、並びにソース線ＳＬのそれぞれの電圧が接地電圧ＶＳＳまで下降する。このとき、選択されたワード線ＷＬselの電圧は、その他の配線とのカップリングの影響により一時的に負の電圧まで下降する。選択されたワード線ＷＬselの電圧は、カップリングの影響が小さくなると再び接地電圧ＶＳＳまで上昇する。これらの配線の電圧は、時刻ｔ２においてアイドル状態と同様の状態になる。図２１における時刻ｔ１から時刻ｔ２までの時間Ｔ１が、第５実施形態の比較例における動作の完了処理の時間に対応している。
【０１５０】
一方で第５実施形態では、図２２に示すように時刻ｔ１において動作の完了処理が開始すると、シーケンサ１３がトランジスタ９０〜９３のそれぞれをオン状態にしてから各種配線の放電を開始する。すると、非選択のワード線ＷＬusel、選択ゲート線ＳＧＳ及びＳＧＤ、ビット線ＢＬ、並びにソース線ＳＬのそれぞれの電圧が下降し、且つ選択されたワード線ＷＬselの電圧が上昇し、時刻ｔ２においてこれらの電圧が等しくなる。それから、シーケンサ１３は、例えばトランジスタ９０〜９３のそれぞれをオフ状態にしてから、第５実施形態の比較例と同様に各種配線を接地電圧ＶＳＳまで放電させる。図２２における、イコライズ回路ＥＱＣが動作している時刻ｔ１から時刻ｔ２までの期間ＴＥＱと、時刻ｔ２から各種配線が接地電圧ＶＳＳまで放電される時刻ｔ３までの期間ＴＤＩＳとの合計の時間Ｔ２が、第５実施形態における動作の完了処理の時間に対応している。
【０１５１】
以上のように、第５実施形態では、第５実施形態の比較例において生じているカップリングによる電圧変化が、イコライズ回路ＥＱＣによってキャンセルされている。このため、第５実施形態では、例えば選択されたワード線ＷＬselの電圧が接地電圧ＶＳＳまで遷移するまでの時間が、第５実施形態の比較例よりも短くなる。従って、第５実施形態に係る半導体記憶装置１は、動作の完了処理の時間を短縮することが出来、動作を高速化することが出来る。
【０１５２】
尚、第５実施形態では、第４実施形態に対してイコライズ回路ＥＱＣを追加する場合について例示したが、イコライズ回路ＥＱＣはその他の実施形態（例えば第１実施形態）に対して追加されても良い。この場合のイコライズ回路ＥＱＣは、例えばトランジスタ９２が省略された構成を有し、図２２の説明と同様に動作することが出来る。
【０１５３】
［６］第６実施形態
第６実施形態に係る半導体記憶装置１は、第１実施形態においてＣＭＯＳチップＣＣ内に設けられたドライバモジュール１５に対応する回路の一部がメモリチップＭＣ側に設けられた構造を有する。以下に、第６実施形態に係る半導体記憶装置１について、第１〜第５実施形態と異なる点を説明する。
【０１５４】
［６−１］半導体記憶装置１の回路構成
図２３は、第６実施形態に係る半導体記憶装置１の備えるドライバモジュール１５の回路構成の一例を示している。図２３に示すように、第６実施形態におけるドライバモジュール１５は、チャージポンプＣＨを含んでいる。チャージポンプＣＨは、入力された電圧ＶＩＮを昇圧して、昇圧された電圧ＶＯＵＴを出力する機能を有している。チャージポンプＣＨは、例えばトランジスタＰＴ１〜ＰＴ４、キャパシタＰＣ１〜ＰＣ４、抵抗部Ｒ１及びＲ２、比較器ＰＣＭＰ、ポンプ制御回路ＰＣＮＴ、並びにノードＮ１〜Ｎ１０を含んでいる。
【０１５５】
トランジスタＰＴ１〜ＰＴ４のそれぞれは、高耐圧なＮ型のＭＯＳトランジスタである。トランジスタＰＴ１のドレイン及びゲートは、ノードＮ１に共通接続される。トランジスタＰＴ２のドレイン及びゲートは、ノードＮ２に共通接続される。トランジスタＰＴ３のドレイン及びゲートは、ノードＮ３に共通接続される。トランジスタＰＴ４のドレイン及びゲートは、ノードＮ４に共通接続される。トランジスタＰＴ１〜ＰＴ４のそれぞれのソースは、それぞれノードＮ２〜Ｎ５に接続される。
【０１５６】
キャパシタＰＣ１〜ＰＣ４のそれぞれの一方電極は、それぞれノードＮ１〜Ｎ４に接続される。キャパシタＰＣ１〜ＰＣ４のそれぞれの他方電極は、それぞれノードＮ６〜Ｎ９に接続される。抵抗部Ｒ１は、ノードＮ５及びＮ１０間に接続される。抵抗部Ｒ２は、接地線とノードＮ１０との間に接続される。このため、チャージポンプＣＨにおいてノードＮ１０の電圧は、電圧ＶＯＵＴに応じて変化する。
【０１５７】
比較器ＰＣＭＰの第１入力は、ノードＮ１０に接続される。比較器ＰＣＭＰの第２入力には、参照電圧Ｖrefが入力される。比較器ＰＣＭＰの出力からは、比較器ＰＣＭＰの第１入力の電圧と第２入力の電圧との比較結果に基づいた信号が出力される。ポンプ制御回路ＰＣＮＴは、比較器ＰＣＭＰの出力信号に基づいてノードＮ６〜Ｎ９の電圧を制御する。例えば、ポンプ制御回路ＰＣＮＴは、比較器ＰＣＭＰを用いて電圧ＶＯＵＴの電圧を間接的に検知し、キャパシタＰＣ１〜ＰＣ４を適宜充電する。これにより、チャージポンプＣＨは、入力された電圧を所望の電圧に昇圧して出力することが出来る。
【０１５８】
尚、以上で説明したチャージポンプＣＨの回路構成におけるトランジスタＰＴ及びキャパシタＰＣの個数はあくまで一例であり、これに限定されない。チャージポンプＣＨ内で直列接続されるトランジスタＰＴの個数と、隣り合うトランジスタ間のノードに接続されるキャパシタＰＣの個数とは、昇圧する電圧の目標値に応じて適宜変更され得る。また、参照電圧Ｖrefは、目標のＶＯＵＴの値に応じて適宜変更される。
【０１５９】
［６−２］半導体記憶装置１のパッド領域ＰＲ１における構造
図２４は、第６実施形態に係る半導体記憶装置１のパッド領域ＰＲ１における構造の一例を示し、チャージポンプＣＨに対応する領域が抽出されている。図２４に示すように、パッド領域ＰＲ１において半導体記憶装置１は、複数のトランジスタＰＴに対応してチャネル部ＣＮＬ及び複数のゲート電極ＧＥを含み、複数のキャパシタＰＣに対応して複数の一方電極ＥＬ１及び複数の他方電極ＥＬ２を含んでいる。
【０１６０】
チャネル部ＣＮＬは、例えばＸ方向に延伸して設けられた半導体層である。複数のゲート電極ＧＥは、例えばそれぞれがＹ方向に延伸して且つチャネル部ＣＮＬと交差して設けられ、Ｘ方向に配列している。チャネル部ＣＮＬと４本のゲート電極ＧＥとの交差部分のそれぞれが、それぞれトランジスタＰＴ１〜ＰＴ４として機能する。
【０１６１】
一方電極ＥＬ１及び他方電極ＥＬ２のそれぞれは、例えば板状に設けられた半導体層である。例えば、一方電極ＥＬ１及び他方電極ＥＬ２のそれぞれは、チャネル部ＣＮＬのＹ方向における両側に２個ずつ設けられる。本例において、４個の一方電極ＥＬ１は、それぞれ４個の他方電極ＥＬ２と重なっている。重なった一方電極ＥＬ１及び他方電極ＥＬ２の４組が、それぞれキャパシタＰＣ１〜ＰＣ４として機能する。
【０１６２】
以上で説明したチャージポンプＣＨの各構成は、図２４に示されたノードＮ１〜Ｎ４及びＮ６〜Ｎ９のように接続される。これにより、チャージポンプＣＨによって昇圧された電圧ＶＯＵＴが、チャネル部ＣＮＬの端部に接続されたコンタクトを介して出力される。
【０１６３】
図２５は、第６実施形態に係る半導体記憶装置１のチャージポンプＣＨの構造の一例を示す斜視図であり、トランジスタＰＴ１及びＰＴ２並びにキャパシタＰＣ１及びＰＣ２に対応する構造が抽出されている。図２５に示すように、半導体記憶装置１は、チャージポンプＣＨが形成される領域において、絶縁体層ＩＮＳ１及びＩＮＳ２をさらに含んでいる。
【０１６４】
絶縁体層ＩＮＳ１は、各キャパシタＰＣの一方電極ＥＬ１と他方電極ＥＬ２との間に設けられる。つまり、キャパシタＰＣの断面は、ノーマリオンのトランジスタと同様の構造を有している。絶縁体層ＩＮＳ２は、チャネル部ＣＮＬとゲート電極ＧＥとの間に設けられる。つまり、絶縁体層ＩＮＳ２は、各トランジスタＰＴのそれぞれのゲート絶縁膜として使用される。また、各トランジスタＰＴのチャネル部ＣＮＬとゲート電極ＧＥとのそれぞれの上に、柱状のコンタクトが適宜設けられる。同様に、各キャパシタＰＣの一方電極ＥＬ１と他方電極ＥＬ２とのそれぞれの上に、柱状のコンタクトが適宜設けられる。例えば、これらのコンタクトの上面は揃っており、図２４で説明したように適宜電気的に接続される。第６実施形態に係る半導体記憶装置１のその他の構成は、例えば第１実施形態と同様のため説明を省略する。
【０１６５】
尚、チャージポンプＣＨの構造は、以上で説明したものに限定されない。例えば、各トランジスタＰＴや各キャパシタＰＣに接続されるコンタクトの本数は、任意の本数に設計され得る。トランジスタＰＴは、縦型トランジスタであっても良い。キャパシタＰＣは、縦型キャパシタであっても良い。
【０１６６】
また、第５実施形態に係る半導体記憶装置１は、少なくとも図２４と同様の構造を含んでいれば良く、トランジスタＰＴ及びキャパシタＰＣの構造及び配置は適宜変更され得る。例えば、チャージポンプＣＨに対応する回路が全てメモリチップＭＣに含まれていても良いし、ポンプ制御回路ＰＣＮＴ及び比較器ＰＣＭＰがＣＭＯＳチップＣＣに含まれていても良い。第５実施形態では、チャージポンプＣＨ内の高耐圧トランジスタに対応する素子が、メモリチップＭＣ側に設けられることが好ましい。
【０１６７】
［６−３］第６実施形態の効果
以上のように、第６実施形態に係る半導体記憶装置１では、ドライバモジュール１５に含まれたチャージポンプＣＨがメモリチップＭＣ側に設けられる。この場合、第６実施形態に係る半導体記憶装置１では、チャージポンプＣＨに対応する回路をＣＭＯＳチップＣＣから省略することが出来、ＣＭＯＳチップＣＣのチップ面積を縮小することが出来る。すなわち、第６実施形態に係る半導体記憶装置１に依れば、チップ面積を縮小することが出来、半導体記憶装置１の製造コストを抑制することが出来る。
【０１６８】
また、第６実施形態に係る半導体記憶装置１では、チャージポンプＣＨがメモリチップＭＣ側に設けられており、バックバイアス効果の影響を受けない。このため、第６実施形態におけるチャージポンプＣＨは、トランジスタＰＴ及びキャパシタＰＣの数、すなわちポンプの段数を削減することが出来る。その結果、第６実施形態に係る半導体記憶装置１は、消費電流を減らすことが出来、消費電力を抑制することが出来る。
【０１６９】
［７］第７実施形態
第７実施形態に係る半導体記憶装置１は、第１実施形態に対してメモリチップＭＣが複数のメモリセルアレイ１０を有する場合の具体例である。以下に、第７実施形態に係る半導体記憶装置１について、第１〜第６実施形態と異なる点を説明する。
【０１７０】
［７−１］半導体記憶装置１の構成
図２６は、第７実施形態に係る半導体記憶装置１のメモリチップＭＣにおける平面レイアウトの一例を示している。図２６に示すように、第７実施形態においてメモリチップＭＣは、メモリ領域ＭＲａ及びＭＲｂ、引出領域ＨＲ１ａ及びＨＲ２ａ、引出領域ＨＲ１ｂ及びＨＲ２ｂ、並びにパッド領域を含んでいる。
【０１７１】
メモリ領域ＭＲａ及びＭＲｂのそれぞれは、第１実施形態で説明したメモリ領域ＭＲと同様の構造を有している。引出領域ＨＲ１ａ及びＨＲ１ｂのそれぞれは、第１実施形態で説明した引出領域ＨＲ１と同様の構造を有し、メモリ領域ＭＲａを挟んでいる。引出領域ＨＲ２ａ及びＨＲ２ｂのそれぞれは、第１実施形態で説明した引出領域ＨＲ２と同様の構造を有し、メモリ領域ＭＲｂを挟んでいる。
【０１７２】
メモリ領域ＭＲａ並びに引出領域ＨＲ１ａ及びＨＲ２ａの組と、メモリ領域ＭＲｂ並びに引出領域ＨＲ１ｂ及びＨＲ２ｂの組とは、例えばＸ方向に隣り合っている。パッド領域ＰＲ１は、例えばメモリ領域ＭＲａ及びＭＲｂのそれぞれと隣接している。また、図示は省略されているが、ＣＭＯＳチップＣＣには、メモリ領域ＭＲａ及びＭＲｂ、引出領域ＨＲ１ａ及びＨＲ２ａ、並びに引出領域ＨＲ１ｂ及びＨＲ２ｂに対応して、センスアンプ領域ＳＲ、周辺回路領域ＰＥＲＩ、及び転送領域ＸＲが適宜配置される。
【０１７３】
メモリ領域ＭＲａ及びＭＲｂのそれぞれは、メモリセルアレイ１０として機能する。メモリ領域ＭＲａに対応するメモリセルアレイ１０は、メモリ領域ＭＲａに配置された貼合パッドＢＰや、引出領域ＨＲ１ａ及びＨＲ２ａに配置された貼合パッドＢＰを介して、ＣＭＯＳチップＣＣに設けられた回路に接続される。メモリ領域ＭＲｂに対応するメモリセルアレイ１０は、メモリ領域ＭＲｂに配置された貼合パッドＢＰや、引出領域ＨＲ１ｂ及びＨＲ２ｂに配置された貼合パッドＢＰを介して、ＣＭＯＳチップＣＣに設けられた回路に接続される。
【０１７４】
第７実施形態に係る半導体記憶装置１において、シーケンサ１３は、メモリ領域ＭＲａ内のメモリセルアレイ１０とメモリ領域ＭＲｂ内のメモリセルアレイ１０とを独立に制御することが出来る。このように、異なる領域に設けられたメモリセルアレイ１０及び関連する回路の集合は、例えばプレーンと称される。第７実施形態に係る半導体記憶装置１のその他の構成は、例えば第１実施形態と同様のため説明を省略する。
【０１７５】
［７−２］第７実施形態の効果
以上のように、第７実施形態に係る半導体記憶装置１は、複数のプレーンを備えている。複数のプレーンを備える半導体記憶装置１では、例えばプレーン間で共有される回路や、プレーン間の通信に使用される回路が設けられる場合がある。以下に、ロウデコーダモジュール１６に対応する全ての素子がＣＭＯＳチップＣＣに設けられた場合を第７実施形態の比較例として、第７実施形態の効果の詳細について説明する。
【０１７６】
図２７は、第７実施形態と第７実施形態の比較例におけるプレーン間の配線のイメージを示している。図２７に示すように第７実施形態と第７実施形態の比較例とでは、引出領域ＨＲにおける貼合パッドＢＰの数が異なっている。具体的には、引出領域ＨＲ内の貼合パッドＢＰの数は、第７実施形態の比較例よりも、第７実施形態の方が少ない。
【０１７７】
プレーン間の通信に使用される配線は、隣り合うプレーン間の部分に配置された引出領域ＨＲを通過する必要がある。第７実施形態の比較例のように、引出領域ＨＲにおける貼合パッドＢＰの数が多くなると、プレーン間の通信に使用される配線のレイアウトが困難になる。一方で、第７実施形態では、引出領域ＨＲ内の貼合パッドＢＰの数が少ないため、プレーン間の通信に使用される配線のレイアウトの自由度が高くなる。
【０１７８】
つまり、第７実施形態に係る半導体記憶装置１は、プレーン間の通信に使用される配線レイアウトの設計難易度を下げることが出来る。従って、第７実施形態のように半導体記憶装置１が複数のプレーンを備える場合においても、第１実施形態におけるトランジスタＴＲの構成を適用することによって、製造コストを抑制することが出来る。
【０１７９】
［８］その他の変形例等
実施形態の半導体記憶装置は、第１領域と、第２領域と、複数の第１ワード線と、第１ピラーと、第１接合金属と、第１トランジスタとを含むメモリチップを含む。第１領域は、複数のメモリセルを含む。第２領域は第１領域と異なる。複数の第１ワード線は、第１領域及び第２領域において、第１方向に互いに離れて積層される。第１ピラーは、第１領域において、複数の第１ワード線を貫通して設けられた第１半導体層と、第１半導体層と複数の第１ワード線との間に設けられた第１絶縁体層とを含む。複数の第１ワード線と第１半導体層との交差部分がそれぞれメモリセルとして機能する。第１接合金属は、第２領域に設けられる。第１トランジスタは、第２領域において、複数の第１ワード線と第１接合金属との間の第１層に設けられ、１本の第１ワード線と前記第１接合金属との間に電気的に接続される。これにより、半導体記憶装置のチップ面積を縮小することが出来、製造コストを抑制することが出来る。
【０１８０】
上記実施形態は、組み合わせることが可能である。例えば、メモリチップＭＣに設けられた高耐圧トランジスタとしては、縦型トランジスタと横型トランジスタとの両方が使用されても良い。チャージポンプＣＨとイコライズ回路ＥＱＣとの両方がメモリチップＭＣ側に設けられても良い。
【０１８１】
半導体記憶装置で使用される高耐圧トランジスタは、低耐圧トランジスタよりもデザインルールの縮小が困難である。このため、小容量のメモリチップＭＣや複数プレーンのメモリチップＭＣを作製する場合、高耐圧トランジスタを含むＣＭＯＳチップＣＣのチップ面積がメモリチップＭＣよりも大きくなってしまうおそれがある。
【０１８２】
これに対して、上記実施形態を組み合わせた半導体記憶装置１は、高耐圧トランジスタを全てメモリチップＭＣ側に設けることが出来る。この場合、ＣＭＯＳチップＣＣ内のトランジスタを全て低耐圧トランジスタで構成することが出来るため、ＣＭＯＳチップＣＣのチップ面積を縮小し且つプロセス難易度を下げることも出来る。
【０１８３】
上記実施形態では、メモリピラーＭＰ及び導電体層４５間が１本のコンタクトＣＶを介して接続される場合について例示したが、これに限定されない。コンタクトＣＶは、Ｚ方向に連結された２本以上のコンタクトによって構成されても良い。その他のコンタクトについても同様である。また、Ｘ方向に複数のコンタクトが連結される場合に、隣り合うコンタクト間に異なる導電体層が挿入されても良い。コンタクト及び配線層は、半導体記憶装置１の回路構成に応じて、適宜追加又は省略されても良い。
【０１８４】
上記実施形態では、隣り合う２本のスリットＳＬＴ間の構造体が１つのストリングユニットＳＵに対応する場合について例示したが、これに限定されない。例えば、隣り合う２本のスリットＳＬＴ間に選択ゲート線ＳＧＤを分断するスリットが設けることによって、隣り合う２本のスリットＳＬＴ間に複数のストリングユニットＳＵが形成されても良い。隣り合うスリットＳＬＴ間におけるストリングユニットＳＵの個数は、選択ゲート線ＳＧＤを分断するスリットの本数に基づいて変化する。
【０１８５】
上記実施形態において、メモリピラーＭＰは、複数のピラーがＺ方向に２本以上連結された構造であっても良い。また、メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造であっても良い。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
【０１８６】
上記実施形態において、メモリピラーＭＰ、並びにコンタクトＣＰ、ＣＶ、Ｖ０、Ｖ１及びＶ２のそれぞれは、テーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。同様に、スリットＳＬＴがテーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。また、メモリピラーＭＰやトランジスタＴＲの断面構造が円形である場合について例示したが、これらの断面構造は楕円形であっても良く、任意の形状に設計され得る。
【０１８７】
上記実施形態では、ワード線ＷＬ等の積層配線が引出領域ＨＲにおいてＸ方向に段差を有する階段構造を形成する場合について例示したが、これに限定されない。例えば、積層されたワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの端部は、Ｙ方向に段差が形成されても良い。引出領域ＨＲにおける積層されたワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの端部は、任意の列数の階段状に設計され得る。形成される階段構造は、選択ゲート線ＳＧＳと、ワード線ＷＬと、選択ゲート線ＳＧＤとの間で異なっていても良い。
【０１８８】
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。
【０１８９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１９０】
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…センスアンプモジュール、１５…ドライバモジュール、１６…ロウデコーダモジュール、２０〜２７，３０，３１，９０〜９３，ＴＲ，ＰＴ…トランジスタ、Ｒ１，Ｒ２…抵抗部、２８…キャパシタ、４０，６４，７０…絶縁体層、４１〜４９…導電体層、５０，７１…半導体層、５１…トンネル絶縁膜、５２…絶縁膜、５３…ブロック絶縁膜、６０〜６３，６５，８１〜８５…導電体層、７２…ゲート絶縁膜、８０…Ｐ型ウェル領域、Ｃ０〜Ｃ３，Ｖ０〜Ｖ２…コンタクト、ＭＲ…メモリ領域、ＨＲ…引出領域、ＸＲ…転送領域、ＰＥＲＩ…周辺回路領域、ＰＲ…パッド領域、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＲＤ…ロウデコーダ、ＳＡＵ…センスアンプユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＣＧ，ＳＧＤＤ，ＳＧＳＤ，ＵＳＧＳ，ＵＳＧＤ…信号線
【図１】
2020205302.tif 000003
【図２】
2020205302.tif 000004
【図３】
2020205302.tif 000005
【図４】
2020205302.tif 000006
【図５】
2020205302.tif 000007
【図６】
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【図７】
2020205302.tif 000009
【図８】
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【図９】
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【図１０】
2020205302.tif 000012
【図１１Ａ】
2020205302.tif 000013
【図１１Ｂ】
2020205302.tif 000014
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2020205302.tif 000020
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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