(57)【要約】      （修正有）【課題】上方及び下方のセンサ／エミッタアレイ間のほぼ完全なアライメントを有する二重線形センサ／エミッタアレイを形成する方法および、３つ以上のグループ化されたセンサ／エミッタアレイ間のほぼ完全なアライメントを有するセンサ／エミッタアレイを形成する方法を提供する。【解決手段】第１の表面５４及び第１の表面５４と反対側の第２の表面５６を有するシリコンウェハから複数の線形アレイを組み立てる方法であって、第１の表面５４は、それぞれ第１の方向６４に対して平行に配置された、少なくともセンサ／エミッタ素子６０の第１の線形アレイ５８及びセンサ／エミッタ素子６０の第２の線形アレイ６２と、センサ／エミッタ素子６０の第１の線形アレイ５８とセンサ／エミッタ素子６０の第２の線形アレイ６２との間に位置付けられた犠牲部分６６と、を有する。【選択図】図３
2020113756.tif 000002
【特許請求の範囲】
【請求項１】
第１の表面と、前記第１の表面の反対側の第２の表面と、を含むシリコンウェハから二重線形センサアレイを組み立てる方法であって、前記第１の表面は、それぞれ第１の方向に対して平行に配置された、少なくともセンサ素子の第１の線形アレイ及びセンサ素子の第２の線形アレイと、センサ素子の前記第１の線形アレイとセンサ素子の前記第２の線形アレイとの間に位置付けられた犠牲部分と、を有し、前記方法は、
前記犠牲部分と反対側に、かつ前記第１の方向に対して平行に位置付けられた前記第２の表面に、第１の空洞を形成することと、
前記シリコンウェハに少なくとも第１の貫通切断部、第２の貫通切断部、第３の貫通切断部、及び第４の貫通切断部を形成することであって、前記第１及び第２の貫通切断部は前記第１の方向に平行であり、前記第３及び第４の貫通切断部は前記第１の方向に垂直であり、前記第１の貫通切断部は、前記犠牲部分と反対側のセンサ素子の前記第１の線形アレイに近接して配置され、前記第２の貫通切断部は、前記犠牲部分と反対側のセンサ素子の前記第２の線形アレイに近接して配置され、前記第３及び第４の貫通切断部は、前記第１、第２、第３、及び第４の貫通切断部によって画定された多列センサチップの第１の端部及び第２の端部をそれぞれ形成する、ことと、
前記シリコンウェハの前記第２の表面によって形成された前記多列センサチップの少なくとも一部を実装基板に接合することと、
前記犠牲部分を除去することと、を含む、方法。
【請求項２】
前記第１の方向に平行な前記第１の表面に、第１の基準貫通切断部を形成することであって、前記第１の空洞の位置は、前記第１の基準貫通切断部の位置によって画定される、ことを更に含む、請求項１に記載の方法。
【請求項３】
前記第１の方向に垂直な前記第１の表面に、第２の基準貫通切断部を形成することと、
前記第１の方向に対して垂直な前記第２の表面に、第２の空洞を形成することであって、前記第２の空洞の位置は、前記第２の基準貫通切断部の位置によって画定される、ことと、を更に含む、請求項２に記載の方法。
【請求項４】
前記第１の方向に垂直な前記第１の表面に、第１の基準貫通切断部を形成することと、
前記第１の方向に対して垂直な前記第２の表面に、第２の空洞を形成することであって、前記第２の空洞の位置は、前記第１の基準貫通切断部の位置によって画定される、ことと、を更に含む、請求項１に記載の方法。
【請求項５】
前記第１の方向に垂直な前記第２の表面に、第２の空洞を形成することと、
前記第２の空洞と概ね反対側に、かつ前記第１の方向に垂直に位置付けられた前記第１の表面に、少なくとも第１のカラム部分貫通切断部を形成することと、を更に含む、請求項１に記載の方法。
【請求項６】
前記シリコンウェハ内の固有の場所に前記第１の貫通切断部、前記第２の貫通切断部、前記第３の貫通切断部、及び前記第４の貫通切断部を形成する前記工程を繰り返し、それによって複数の多列センサチップを形成することであって、前記複数の多列センサチップのそれぞれは、それぞれ第１の方向に対して平行に配置されているセンサ素子の第１の線形アレイ及びセンサ素子の第２の線形アレイと、犠牲部分と、を含む、ことと、
前記シリコンウェハの前記第２の表面によって形成された前記複数の多列センサチップのそれぞれの少なくとも一部を前記実装基板に近接して接合することと、
前記複数の犠牲部分のそれぞれを除去することと、を更に含む、請求項１に記載の方法。
【請求項７】
前記実装基板が、少なくとも電気コネクタの第１の列と、前記第１の列に平行な電気コネクタの第２の列と、を含み、前記シリコンウェハの前記第２の表面によって形成された前記多列センサチップの少なくとも一部を前記実装基板に接合する前記工程は、結果的に、前記犠牲部分を電気コネクタの前記第２の列上に整列させる、請求項１に記載の方法。
【請求項８】
前記第１の空洞を形成する前記工程と、少なくとも前記第１の貫通切断部、前記第２の貫通切断部、前記第３の貫通切断部、及び前記第４の貫通切断部を形成する前記工程と、のうちの少なくとも１つが、機械的摩耗、レーザー切断、化学エッチング、又はこれらの組み合わせによって実行される、請求項１に記載の方法。
【請求項９】
前記実装基板上の第１の電気コネクタとセンサ素子の前記第１の線形アレイとの間に少なくとも１つの第１の導線を接合することと、
前記実装基板上の第２の電気コネクタとセンサ素子の前記第２の線形アレイとの間に少なくとも１つの第２の導線を接合することと、を更に含む、請求項１に記載の方法。
【請求項１０】
前記犠牲部分を除去する前記工程が、
前記第１の空洞と概ね反対側に、かつ前記第１の方向に対して平行に位置付けられた第５の貫通切断部を形成することであって、前記第５の貫通切断部は、センサ素子の前記第１の線形アレイと前記犠牲部分との間に配置されている、ことと、
前記第１の空洞と概ね反対側に、かつ前記第１の方向に対して平行に位置付けられた第６の貫通切断部を形成することであって、前記第５の貫通切断部は、センサ素子の前記第２の線形アレイと前記犠牲部分との間に配置されている、ことと、を含む、請求項１に記載の方法。
【請求項１１】
接合する前記工程の前に、
前記第１の空洞と概ね反対側に、かつ前記第１の方向に対して平行に位置付けられた前記第１の表面に、少なくとも第１のストリート部分貫通切断部及び第２のストリート部分貫通切断部を形成することであって、前記第１のストリート部分貫通切断部は、センサ素子の前記第１の線形アレイと前記犠牲部分との間に配置され、前記第２のストリート部分貫通切断部は、センサ素子の前記第２の線形アレイと前記犠牲部分との間に配置されている、ことを更に含む、請求項１に記載の方法。
【請求項１２】
前記犠牲部分を除去する前記工程が、
前記第１のストリート部分貫通切断部に沿って、かつ前記第２のストリート部分貫通切断部に沿って、前記犠牲部分を劈開することを含む、請求項１１に記載の方法。
【請求項１３】
前記第１の空洞と概ね反対側に、かつ前記第１の方向に対して平行に位置付けられた前記第１の表面に、少なくとも第３のストリート部分貫通切断部を形成することであって、前記第３のストリート部分貫通切断部は、前記第１のストリート部分貫通切断部と前記第２のストリート部分貫通切断部との間に配置されている、ことを更に含む、請求項１１に記載の方法。
【請求項１４】
前記犠牲部分が、センサ素子の第３の線形アレイを含む、請求項１に記載の方法。
【請求項１５】
第１の表面と、前記第１の表面の反対側の第２の表面と、を含むシリコンウェハから二重線形発光アレイを組み立てる方法であって、前記第１の表面は、それぞれ第１の方向に対して平行に配置された、少なくとも発光素子の第１の線形アレイ及び発光素子の第２の線形アレイと、発光素子の前記第１の線形アレイと発光素子の前記第２の線形アレイとの間に位置付けられた犠牲部分と、を含み、前記方法は、
前記犠牲部分と反対側に、かつ前記第１の方向に対して平行に位置付けられた前記第２の表面に、第１の空洞を形成することと、
前記シリコンウェハに少なくとも第１の貫通切断部、第２の貫通切断部、第３の貫通切断部、及び第４の貫通切断部を形成することであって、前記第１及び第２の貫通切断部は前記第１の方向に平行であり、前記第３及び第４の貫通切断部は前記第１の方向に垂直であり、前記第１の貫通切断部は、前記犠牲部分と反対側の発光素子の前記第１の線形アレイに近接して配置され、前記第２の貫通切断部は、前記犠牲部分と反対側の発光素子の前記第２の線形アレイに近接して配置され、前記第３及び第４の貫通切断部は、前記第１、第２、第３、及び第４の貫通切断部に画定された多列発光チップの第１の端部及び第２の端部をそれぞれ形成する、ことと、
前記シリコンウェハの前記第２の表面によって形成された前記多列発光チップの少なくとも一部を実装基板に接合することと、
前記犠牲部分を除去することと、を含む、方法。
【請求項１６】
前記第１の貫通切断部、前記第２の貫通切断部、前記第３の貫通切断部、及び前記第４の貫通切断部を前記シリコンウェハ内の固有の場所に形成する前記工程を繰り返し、それによって複数の多列発光チップを形成することであって、前記複数の多列発光チップのそれぞれは、それぞれ第１の方向に対して平行に配置された、発光素子の第１の線形アレイ及び発光素子の第２の線形アレイと、犠牲部分と、を含む、ことと、
前記シリコンウェハの前記第２の表面によって形成された前記複数の多列発光チップのそれぞれの少なくとも一部を前記実装基板に近接して接合することと、
前記複数の犠牲部分のそれぞれを除去することと、を更に含む、請求項１５に記載の方法。
【請求項１７】
前記実装基板が、少なくとも電気コネクタの第１の列と、前記第１の列に平行な電気コネクタの第２の列と、を含み、前記シリコンウェハの前記第２の表面によって形成された前記多列発光チップの少なくとも一部を前記実装基板に接合する前記工程は、結果的に、前記犠牲部分を電気コネクタの前記第２の列上に整列させる、請求項１５に記載の方法。
【請求項１８】
前記犠牲部分を除去する前記工程が、
前記第１の空洞と概ね反対側に、かつ前記第１の方向に対して平行に位置付けられた第５の貫通切断部を形成することであって、前記第５の貫通切断部は、センサ素子の前記第１の線形アレイと前記犠牲部分との間に配置されている、ことと、
前記第１の空洞と概ね反対側に、かつ前記第１の方向に対して平行に位置付けられた第６の貫通切断部を形成することであって、前記第５の貫通切断部は、センサ素子の前記第２の線形アレイと前記犠牲部分との間に配置されている、ことと、を含む、請求項１５に記載の方法。
【請求項１９】
接合する前記工程の前に、
前記第１の空洞と概ね反対側に、かつ前記第１の方向に対して平行に位置付けられた前記第１の表面に、少なくとも第１のストリート部分貫通切断部及び第２のストリート部分貫通切断部を形成することであって、前記第１のストリート部分貫通切断部は、発光素子の前記第１の線形アレイと前記犠牲部分との間に配置され、前記第２のストリート部分貫通切断部は、発光素子の前記第２の線形アレイと前記犠牲部分との間に配置されている、ことを更に含む、請求項１５に記載の方法。
【請求項２０】
前記犠牲部分を除去する前記工程が、
前記第１のストリート部分貫通切断部に沿って、かつ前記第２のストリート部分貫通切断部に沿って、前記犠牲部分を劈開することを含む、請求項１９に記載の方法。
【請求項２１】
前記第１の空洞と概ね反対側に、かつ前記第１の方向に対して平行に位置付けられた前記第１の表面に、少なくとも第３のストリート部分貫通切断部を形成することであって、前記第３のストリート部分貫通切断部は、前記第１のストリート部分貫通切断部と前記第２のストリート部分貫通切断部との間に配置されている、ことを更に含む、請求項１９に記載の方法。
【請求項２２】
前記犠牲部分が、発光素子の第３の線形アレイを含む、請求項１５に記載の方法。
【請求項２３】
第１の表面と、前記第１の表面の反対側の第２の表面と、を含むシリコンウェハから少なくとも３つの線形センサアレイを組み立てる方法であって、前記第１の表面は、それぞれ第１の方向に対して平行に配置された、少なくともセンサ素子の第１の線形アレイ、センサ素子の第２の線形アレイ、及びセンサ素子の第３の線形アレイと、センサ素子の前記第１の線形アレイとセンサ素子の前記第２の線形アレイとの間に位置付けられた第１の犠牲部分と、センサ素子の前記第２の線形アレイとセンサ素子の前記第３の線形アレイとの間に位置付けられた第２の犠牲部分と、を含み、前記方法は、
前記第１の犠牲部分と反対側に、かつ前記第１の方向に対して平行に位置付けられた前記第２の表面に、第１の空洞を形成することと、
前記第２の犠牲部分と反対側に、かつ前記第１の方向に対して平行に位置付けられた前記第２の表面に、第２の空洞を形成することと、
前記第２の空洞と概ね反対側に、かつ前記第１の方向に対して平行に位置付けられた前記第１の表面に、少なくとも第３のストリート部分貫通切断部及び第４のストリート部分貫通切断部を形成することであって、前記第３のストリート部分貫通切断部は、センサ素子の前記第２の線形アレイと前記第２の犠牲部分との間に配置され、前記第４のストリート部分貫通切断部は、センサ素子の前記第３の線形アレイと前記第２の犠牲部分との間に配置されている、ことと、
前記シリコンウェハに少なくとも第１の貫通切断部、第２の貫通切断部、第３の貫通切断部、及び第４の貫通切断部を形成することであって、前記第１及び第２の貫通切断部は前記第１の方向に平行であり、前記第３及び第４の貫通切断部は前記第１の方向に垂直であり、前記第１の貫通切断部は、前記第１の犠牲部分と反対側のセンサ素子の前記第１の線形アレイに近接して配置され、前記第２の貫通切断部は、前記第２の犠牲部分と反対側のセンサ素子の前記第３の線形アレイに近接して配置され、前記第３及び第４の貫通切断部は、前記第１、第２、第３、及び第４の貫通切断部によって画定された多列センサチップの第１の端部及び第２の端部をそれぞれ形成する、ことと、
前記シリコンウェハの前記第２の表面によって形成された前記多列センサチップの少なくとも一部を実装基板に接合することと、
前記第１の犠牲部分及び前記第２の犠牲部分を除去することと、を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施形態は、センサ／エミッタアレイを形成する方法、より具体的には、複数のサブアレイを含む線形センサ／エミッタアレイを形成する方法、更により具体的には、複数のサブアレイ、例えば、複数のフォトサイト又は発光素子のアレイの間にサブミクロンのｙ軸アライメントを有する線形センサ／エミッタアレイを形成する方法に関する。
【０００２】
複数の線状に整列されたフォトダイオード又はフォトサイトを含むセンサアレイは、当該技術分野において周知である。例えば、一般的に全幅センサアレイと称される線形センサアレイは、走査される基板の幅以上の長さを有するフォトセンサ／フォトダイオード／フォトサイトのアレイ又は複数のアレイを含む。しかしながら、そのようなアレイを製造するための既存の機器により、アレイは、それぞれのセンサアレイが、フォトセンサの一定の列数、例えば４列を含むという点において制限を有する。
【０００３】
多列低解像度画像センサアレイ、例えば、本明細書で第１及び第２のアレイとも称される上部及び下部アレイが、長さ（Ｙ）軸に沿って互いに「完全に」整列されるように、互いに平行する、１インチ当たり６００ドット（ｄｐｉ）を有する２つ以上のアレイを有することに多くの利点がある。長軸又はＹ軸はまた、プロセス方向軸と称される場合があることを理解されたい。しかしながら、このような精密に整列されたアレイを作製するための再現可能な方法は、これまで理解しにくいものであった。２列の別個のチップをサブミクロン、すなわちナノメートルの精度をもって互いに対して機械的に整列させる能力は、現在、既知の手段及び方法では達成不可能である。
【０００４】
同様に、サブミクロンのアライメント精度を有する発光素子のアレイも、不可能でない場合、既知のアライメント及びアセンブリ技術を用いて形成することは困難とされてきた。
【０００５】
本開示は、標準的な単一アレイアセンブリよりもいくつかの利点をもたらす、上方及び下方のセンサ／エミッタアレイ間のほぼ完全なアライメントを有する二重線形センサ／エミッタアレイを形成する方法の実施形態を記載する。「上方」及び「下方」などの用語は、互いに対する構造の空間的位置を参照するために使用される相対的用語であることを理解されたい。更に、本開示は、３つ以上のグループ化されたセンサ／エミッタアレイ間のほぼ完全なアライメントを有するセンサ／エミッタアレイを形成する方法の実施形態を記載する。
【０００６】
本開示の実施形態は、製造がサブミクロン精度を提供する、ウェハ製造プロセス、例えば、ＣＭＯＳウェハ製造の精度に依存することによって、既知のサブアレイ素子及び既知の製造機器を使用したアライメントのこのような精度を実現する。本開示は、低解像度の光電性チップ及び標準的なセンサアレイ製作機器の標準的なシリコンウェハを使用して、上部アレイと下部アレイとのほぼ完全な、すなわちサブミクロンのアライメントを有するセンサチップの二重線形アレイ、又は同様に、上部及び下部アレイよりも多くを有するセンサチップの線形アレイを製造するプロセスを記載する。標準的なデバイスウェハが切断されて、３つ以上の標準的なチップ幅、すなわち３列以上の単一の多列チップが作製される。多列チップの中央の下部側の、「犠牲領域」と称される部分の下に陥凹切断部が形成される。次いで、チップが、実装基板、例えば回路基板上の電気的接続部の第１の列に近接して位置付けられ、下部の陥凹部が、回路基板上の電気的接続部の第２の列をまたぐように、前述の多列チップを使用して実装基板上にアレイが構築される。多列チップを実装基板に接合することが完了すると、すなわち、アレイの形成が完了すると、中央又は犠牲領域が除去され、下にある電気的接続部の第２の列が露出し、その結果、上部アレイが下部アレイとほぼ完全に整列している、２つの平行したセンサのアレイが生成される。以下の開示は主にセンサアレイに焦点を当てているが、本開示のプロセスは、発光ダイオード（ＬＥＤ）アレイなどの他の種類のアレイにも利用され得ることを理解されたい。更に、本開示は主に二重アレイ配置に焦点を当てているが、３つ以上の整列されたアレイも形成され得ることを理解されたい。
【０００７】
本明細書に示される態様によれば、第１の表面及び第１の表面と反対側の第２の表面を有するシリコンウェハから二重線形センサアレイを組み立てる方法が提供され、第１の表面は、それぞれ第１の方向に対して平行に配置された、少なくともセンサ素子の第１の線形アレイ及びセンサ素子の第２の線形アレイと、センサ素子の第１の線形アレイとセンサ素子の第２の線形アレイとの間に位置付けられた犠牲部分と、を有する。本方法は、犠牲部分と反対側に、かつ第１の方向に対して平行に位置付けられた第２の表面に、第１の空洞を形成することと、シリコンウェハに少なくとも第１の貫通切断部、第２の貫通切断部、第３の貫通切断部、及び第４の貫通切断部を形成することであって、第１及び第２の貫通切断部は第１の方向に平行であり、第３及び第４の貫通切断部は第１の方向に垂直であり、第１の貫通切断部は、犠牲部分と反対側の第１の線形アレイのセンサ素子に近接して配置され、第２の貫通切断部は、犠牲部分と反対側のセンサ素子の第２の線形アレイに近接して配置され、第３及び第４の貫通切断部は、第１、第２、第３、及び第４の貫通切断部に画定された多列センサチップの第１の端部及び第２の端部をそれぞれ形成する、ことと、シリコンウェハの第２の表面によって形成された多列センサチップの少なくとも一部を実装基板に接合することと、犠牲部分を除去することと、を含む。
【０００８】
本明細書に示される他の態様によれば、第１の表面及び第１の表面と反対側の第２の表面を有するシリコンウェハから二重線形発光アレイを組み立てる方法が提供され、第１の表面は、それぞれ第１の方向に対して平行に配置された、少なくとも発光素子の第１の線形アレイ及び発光素子の第２の線形アレイと、発光素子の第１の線形アレイと発光素子の第２の線形アレイとの間に位置付けられた犠牲部分と、を有する。本方法は、犠牲部分と反対側に、かつ第１の方向に対して平行に位置付けられた第２の表面に、第１の空洞を形成することと、シリコンウェハに少なくとも第１の貫通切断部、第２の貫通切断部、第３の貫通切断部、及び第４の貫通切断部を形成することであって、第１及び第２の貫通切断部は、第１の方向に平行であり、第３及び第４の貫通切断部は、第１の方向に垂直であり、第１の貫通切断部は、犠牲部分と反対側の発光素子の第１の線形アレイに近接して配置され、第２の貫通切断部は、犠牲部分と反対側の発光素子の第２の線形アレイに近接して配置され、第３及び第４の貫通切断部は、第１、第２、第３、及び第４の貫通切断部によって画定された多列発光チップの第１の端部及び第２の端部をそれぞれ形成する、ことと、シリコンウェハの第２の表面によって形成された多列発光チップの少なくとも一部を実装基板に接合することと、犠牲部分を除去することと、を含む。
【０００９】
本明細書に示される他の態様によれば、第１の表面及び第１の表面と反対側の第２の表面を有するシリコンウェハから少なくとも３つの線形センサアレイを組み立てる方法が提供され、第１の表面は、それぞれ第１の方向に対して平行に配置された、少なくともセンサ素子の第１の線形アレイ、センサ素子の第２の線形アレイ、及びセンサ素子の第３の線形アレイと、センサ素子の第１の線形アレイとセンサ素子の第２の線形アレイとの間に位置付けられた第１の犠牲部分と、センサ素子の第２の線形アレイとセンサ素子の第３の線形アレイとの間に位置付けられた第２の犠牲部分と、を有する。この方法は、第１の犠牲部分と反対側に、かつ第１の方向に対して平行に位置付けられた第２の表面に、第１の空洞を形成することと、第２の犠牲部分と反対側に、かつ第１の方向に対して平行に位置付けられた第２の表面に第２の空洞を形成することと、第２の空洞と概ね反対側に、かつ第１の方向に対して平行に位置付けられた第１の表面に少なくとも第３のストリート部分貫通切断部及び第４のストリート部分貫通切断部を形成することであって、第３のストリート部分貫通切断部は、センサ素子の第２の線形アレイと第２の犠牲部分との間に配置され、第４のストリート部分貫通切断部は、センサ素子の第３の線形アレイと第２の犠牲部分との間に配置される、ことと、シリコンウェハに少なくとも第１の貫通切断部、第２の貫通切断部、第３の貫通切断部、及び第４の貫通切断部を形成することであって、第１の及び第２の貫通切断部は第１の方向に平行であり、第３及び第４の貫通切断部は第１の方向に垂直であり、第１の貫通切断部は、第１の犠牲部分と反対側にあるセンサ素子の第１の線形アレイに近接して配置され、第２の貫通切断部は、第２の犠牲部分と反対側にあるセンサ素子の第３の線形アレイに近接して配置され、第３及び第４の貫通切断部は、第１、第２、第３、及び第４の貫通切断部によって画定された多列センサチップの第１の端部及び第２の端部をそれぞれ形成する、ことと、シリコンウェハの第２の表面によって形成される多列センサチップの少なくとも一部を実装基板に接合することと、第１の犠牲部分及び第２の犠牲部分を除去することと、を含む。
【００１０】
１つ以上の実施形態の他の目的、特徴、及び利点は、以下の詳細な説明から並びに添付の図面及び特許請求の範囲から容易に理解されるであろう。
【図面の簡単な説明】
【００１１】
【図１】センサアレイを製造する本開示の方法の実施形態を使用することによって形成される、二重線形センサアレイの平面図である。
【図２】上に製造される複数の多列センサチップを含むシリコンウェハの平面図である。
【図３】図２に示されるシリコンウェハから分離した後の多列センサチップの斜視図である。
【図４】図２に示されるシリコンウェハから分離した後の多列センサチップの斜視図である。
【図５】図２に示されるシリコンウェハから分離する前の多列センサチップを含むシリコンウェハの一部の斜視図であり、明確にするため、また、シリコンウェハの下面内の空洞切断部と、部分貫通切断部及び完全貫通切断部の両方で、シリコンウェハの上面内の様々なストリート及びカラム切断部の相対的な配置と、を更に描写するため、フォトセンサ素子及び電気的接続部は除去されている。
【図６】実装基板上に位置付けられた単一の多列センサチップを有するセンサアレイを製造する本開示の方法の実施形態を使用することによって形成される、二重線形センサアレイの平面図である。
【図７】実装基板上に位置付けられた複数の多列センサチップを有するセンサアレイを製造する本開示の方法の実施形態を使用することによって形成される、二重線形センサアレイの平面図である。
【図８】センサチップアレイを製造する本開示の方法の実施形態による、多列センサチップの犠牲部分を除去するために整列されたダイシングソーの側面図である。
【図９】センサチップアレイを製造する本開示の方法の実施形態による、多列センサチップから犠牲部分を除去した後のサブミクロンのＹ軸アライメントを有する二重線形アレイの斜視図である。
【図１０】センサチップアレイを製造する本開示の方法の実施形態による、多列センサチップから犠牲部分を除去した後のサブミクロンのＹ軸アライメントを有する二重線形アレイの平面図である。
【図１１】センサチップアレイを製造する本開示の方法の実施形態による、多列センサチップから犠牲部分を除去し、実装基板とセンサアレイとの間にいくつかの導線を取り付けた後のサブミクロンのＹ軸アライメントを有する二重線形アレイの平面図である。
【図１２】センサチップアレイを製造する本開示の方法の実施形態による、多列センサチップから犠牲部分を除去し、実装基板とセンサアレイとの間にいくつかの導線を取り付けた後のサブミクロンのＹ軸アライメントを有する二重線形アレイの斜視図である。
【図１３】発光アレイを製造する本開示の方法の実施形態を使用することによって形成される、二重線形発光アレイの平面図である。
【図１４】上に製造される複数の多列発光チップを含むシリコンウェハの平面図である。
【図１５】図１４に示されるシリコンウェハから分離した後の多列発光チップの斜視図である。
【図１６】図１４に示されるシリコンウェハから分離した後の多列発光チップの斜視図である。
【図１７】図１４に示されるシリコンウェハから分離する前の多列発光チップを含むシリコンウェハの一部の斜視図であり、明確にするため、また、シリコンウェハの下面内の空洞切断部と、部分貫通切断部及び完全貫通切断部の両方で、シリコンウェハの上面内の様々なストリート及びカラム切断部の相対的な配置と、を更に描写するため、発光素子及び電気的接続部は除去されている。
【図１８】実装基板上に位置付けられた単一の多列発光チップを有する発光アレイを製造する本開示の方法の実施形態を使用することによって形成される、二重線形発光アレイの平面図である。
【図１９】実装基板上に位置付けられた複数の多列発光チップを有する発光アレイを製造する本開示の方法の実施形態を使用することによって形成される、二重線形発光アレイの平面図である。
【図２０】発光チップアレイを製造する本開示の方法の実施形態による、多列発光チップから犠牲部分を除去した後のサブミクロンのＹ軸アライメントを有する二重線形アレイの斜視図である。
【図２１】線形アレイの間に配置された２つの犠牲部分を除去する前の、３つの線形アレイを有する多列センサチップの断面図である。
【発明を実施するための形態】
【００１２】
別途定義されない限り、本明細書で使用される全ての技術用語及び科学用語は、これらの実施形態が属する分野の当業者によって一般的に理解される意味と同じ意味を有する。本明細書で使用するとき、「プロセス方向」は、プリンタ、複写機、スキャナなどを通じた媒体輸送の方向を意味することを意図し、「クロスプロセス方向」は、プリンタ、複写機、スキャナなどを介した媒体輸送の方向に対して垂直、又は言い換えれば、プロセス方向に対して垂直を意味することを意図する。本明細書で使用するとき、「上方」及び「下方」センサアレイは、プロセス方向にオフセットされた２つのアレイを指すことを理解されたい。例えば、プロセス方向に移動する媒体を走査する、プロセス方向に対して上方のセンサアレイは、第１のセンサアレイであり、プロセス方向に移動する媒体を走査する、プロセス方向に対して下方のセンサアレイは、第２のセンサアレイである。本明細書で使用するとき、「精密アライメント」及び「サブミクロンアライメント」は、１ミクロン以内のアライメントを意味することを意図する。例えば、前述の用語は、＋／−０．９マイクロメートル（μｍ）以内に整列されたフォトサイト中心線を意味すると解釈され得るが、これらの用語はその精度に限定されない。更に、本明細書に記載される精密／サブミクロンアライメントは、センサアレイを実装基板に固定するために使用される接合材料、例えば接着剤のガラス転移温度（Ｔｇ）未満の温度で維持されると考えられることを理解されたい。加えて、同等の量の接合材料がセンサアレイごとに使用されることを条件として、実装基板に接合されたセンサアレイごとに、同等の移動が生じるべきであると考えられる。
【００１３】
更に、本明細書で使用するとき、「プリンタ」、「プリンタシステム」、「印刷システム」、「プリンタデバイス」、及び「印刷デバイス」は、本明細書で使用される場合、デジタル複写機、製本機械、ファクシミリ機械、多機能機械などの、任意の目的のための印刷出力機能を実行する任意の装置を包含し、一方、「多機能デバイス」及び「ＭＦＤ」は、本明細書で使用される場合、プリンタ、複写機、ファクシミリ、及び／又はスキャナを含むがこれらに限定されない、複数の異なる撮像デバイスを含むデバイスを意味することを意図し、また、有線接続又は無線接続のいずれかを介して、ローカルエリアネットワーク、ワイドエリアネットワーク、Ｅｔｈｅｒｎｅｔベースのネットワーク、又はインターネットへの接続を更に提供することができる。ＭＦＤは、１つのユニット内でいくつかの機能を組み合わせる任意のハードウェアを更に指すことができる。例えば、ＭＦＤとしては、スタンドアロンプリンタ、１つ以上のパーソナルコンピュータ、スタンドアロンスキャナ、携帯電話、ＭＰ３プレーヤ、オーディオエレクトロニクス、ビデオエレクトロニクス、ＧＰＳシステム、テレビ、記録媒体及び／若しくは再生媒体、又は任意の他のタイプの消費者若しくは非消費者向けアナログエレクトロニクス及び／若しくはデジタルエレクトロニクスを挙げることができるが、これらに限定されない。更に、本明細書で使用される場合、「シート」、「紙のシート」、及び「紙」は、例えば、紙、スライドフィルム、羊皮紙、フィルム、布地、プラスチック、写真仕上げ紙、又は上部に情報若しくはマーキングを可視化及び／又は再生することができるウェブの形態の他のコーティングされた若しくはコーティングされていない基材媒体を指す。
【００１４】
本明細書で使用するとき、「フォトセンサ」、「フォトサイト」、及び「フォトダイオード」などの用語は、互換的に使用され、光を電流などの電気エネルギに変換する素子、例えば、半導体デバイスを意味することを意図し、電気エネルギは、続いて、素子に衝突する光の量、例えば強度、持続時間などを定量化するために使用され得ることを理解されたい。「フォトセンサアレイ」は、フォトサイトの２次元（２Ｄ）アレイ、例えば、平行かつ近接する４列の１２８個のフォトサイトを意味することを意図する。
【００１５】
本明細書で使用するとき、用語「平均」は、複数の入力データに基づいて結果データム又は決定が得られる任意の計算を含むように広く解釈されるべきであり、これには、限定するものではないが、加重平均、ローリング入力に基づくＹｅｓ／Ｎｏ決定が挙げられる。更に、本明細書で使用するとき、システム又は要素と組み合わせた語句「のうちの少なくとも１つを含む（ｃｏｍｐｒｉｓｅｓ  ａｔ  ｌｅａｓｔ  ｏｎｅ  ｏｆ）」及び「のうちの少なくとも１つを含む（ｃｏｍｐｒｉｓｉｎｇ  ａｔ  ｌｅａｓｔ  ｏｎｅ  ｏｆ）」は、システム又は要素が、その語句の後に列挙される要素のうちの１つ以上を含むことを意味することを意図する。例えば、第１の要素、第２の要素、及び第３の要素のうちの少なくとも１つを含むデバイスは、デバイスが第１の要素を備えるか、デバイスが第２の要素を備えるか、デバイスが第３の要素を備えるか、デバイスが第１の要素及び第２の要素を備えるか、デバイスが第１の要素及び第３の要素を備えるか、デバイスが第１の要素、第２の要素、及び第３の要素を備えるか、又はデバイスが第２の要素及び第３の要素を備える構造的配置のうちのいずれか１つと解釈されることを意図する。語句「〜のうちの少なくとも１つにおいて使用される（ｕｓｅｄ  ｉｎ  ａｔ  ｌｅａｓｔ  ｏｎｅ  ｏｆ：）」が本明細書で使用される場合も、類似する解釈が意図される。更に、本明細書で使用される場合、「及び／又は」は、列挙された要素又は条件のうちの１つ以上が含まれ得ること、又は発生し得ることを示すために使用される、文法的な接続詞を意味することを意図する。例えば、第１の要素、第２の要素、及び／又は第３の要素を備えるデバイスは、デバイスが第１の要素を備えるか、デバイスが第２の要素を備えるか、デバイスが第３の要素を備えるか、デバイスが第１の要素と第２の要素とを備えるか、デバイスが第１の要素と第３の要素とを備えるか、デバイスが第１の要素と、第２の要素と、第３の要素とを備えるか、又はデバイスが第２の要素と第３の要素とを備える構造的構成のうちのいずれか１つと解釈されることを意図する。
【００１６】
更に、本明細書で説明される方法、デバイス、又は材料に類似する、又は同等の任意の方法、デバイス、又は材料を、これらの実施形態の実施又は試験に使用することができるが、方法、デバイス、及び材料のいくつかの実施形態を以下に説明する。
【００１７】
広くは、本開示は、シリコンウェハ５２から二重線形センサアレイ５０を組み立てる方法を含む。シリコンウェハ５２は、第１の表面５４及び第１の表面５４と反対側の第２の表面５６を含む。第１の表面５４は、少なくともセンサ素子の２つの線形アレイ、例えば、センサ素子６０の第１の線形アレイ５８及びセンサ素子６０の第２の線形アレイ６２を含む。センサ素子６０のアレイ５８及び６２のそれぞれは、第１の方向６４に対して平行に配置される。更に、第１の表面５４は、センサ素子６０の第１の線形アレイ５８とセンサ素子６０の第２の線形アレイ６２との間に位置付けられた犠牲部分６６を含む。
【００１８】
いくつかの実施形態では、本方法は、犠牲部分６６と反対側に、かつ第１の方向６４に対して平行に位置付けられた第２の表面５６に第１の空洞６８を形成することと、第１の空洞６８と概ね反対側に、かつ第１の方向６４に対して平行に位置付けられた第１の表面５４に、少なくとも第１のストリート部分貫通切断部７０及び第２のストリート部分貫通切断部７２を形成することであって、第１のストリート部分貫通切断部７０は、センサ素子６０の第１の線形アレイ５８と犠牲部分６６との間に配置され、第２のストリート部分貫通切断部７２は、センサ素子６０の第２の線形アレイ６２と犠牲部分６６との間に配置される、ことと、シリコンウェハ５２に少なくとも第１の貫通切断部７４、第２の貫通切断部７６、第３の貫通切断部７８、及び第４の貫通切断部８０を形成することであって、第１及び第２の貫通切断部７４及び７６は、それぞれ第１の方向６４に平行であり、第３及び第４の貫通切断部７８及び８０は、それぞれ第１の方向６４に垂直であり、第１の貫通切断部７４は、犠牲部分６６と反対側にあるセンサ素子６０の第１の線形アレイ５８に近接して配置され、第２の貫通切断部７６は、犠牲部分６６と反対側にあるセンサ素子６０の第２の線形アレイ６２に近接して配置され、第３及び第４の貫通切断部７８及び８０はそれぞれ、第１、第２、第３、及び第４の貫通切断部７４、７６、７８、及び８０によってそれぞれ画定される、多列センサチップ８６の第１の端部８２及び第２の端部８４をそれぞれ形成する、ことと、シリコンウェハ５２の第２の表面５６によって形成される多列センサチップ８６の少なくとも一部を実装基板８８に接合することと、犠牲部分６６を除去することと、を含む。しかしながら、以下により詳細に記載されるように、少なくとも第１のストリート部分貫通切断部７０及び第２のストリート部分貫通切断部７２を形成する工程は、犠牲部分６６が劈開によって除去される実施形態の場合に生じることを理解されたい。よって、犠牲部分６６が劈開によって除去されない実施形態では、第１及び第２のストリート部分貫通切断部は形成され得ない。
【００１９】
実装基板８８は、様々な構造のうちの１つであり得ることを理解されたい。例えば、実装基板８８は、プリント基板（ＰＢ）、プリント配線板（ＰＷＢ）、プリント回路基板（ＰＣＢ）、又は多列センサチップ８６を受け入れ、それと接合することが可能な任意の他の基板であってもよい。好ましくは、このような実装基材は、低量の熱膨張を経験し、振動力による変化を受けない。しかしながら、熱膨張及び振動変化を受ける基材も使用されてもよい。
【００２０】
いくつかの実施形態では、本方法は、第１の方向６４に平行な第１の表面５４に第１の基準貫通切断部９０を形成することを更に含んでもよく、第１の空洞６８の位置は、第１の基準貫通切断部９０の位置によって画定される。１つの位置が別の位置によって画定されることによって、１つの位置は、そこから第２の位置を整列させる、形成する、などの基準位置として使用されることを意味することを意図することを理解されたい。いくつかの実施形態では、本方法は、第１の方向６４に垂直な第１の表面５４に第２の基準貫通切断部９２を形成することと、第１の方向６４に対して垂直な第２の表面５６に第２の空洞９４を形成することであって、第２の空洞９４は、第２の基準貫通切断部９２の位置によって画定される、ことと、をなお更に含むか又は代替として含む。
【００２１】
いくつかの実施形態では、本方法は、第１の方向６４に対して垂直な第２の表面５６に第２の空洞９４を形成することと、第２の空洞９４と概ね反対側に、かつ第１の方向６４に対して垂直に位置付けられた第１の表面５４に、少なくとも第１のカラム部分貫通切断部９６を形成することと、を更に含む。
【００２２】
シリコンウェハ５２は、複数の多列センサチップ８６を含んでもよく、このように、複数のセンサチップ８６は、シリコンウェハ５２から切断され、様々な長さの二重線形センサアレイを形成するために使用されてもよいことを理解されたい。よって、いくつかの実施形態では、本方法は、シリコンウェハ５２内の固有の場所に第１の貫通切断部７４、第２の貫通切断部７６、第３の貫通切断部７８、及び第４の貫通切断部８０を形成する工程を繰り返し、それによって、複数の多列センサチップ８６を形成することであって、複数の多列センサチップ８６のそれぞれは、それぞれ第１の方向６４に対して平行に配置されているセンサ素子６０の第１の線形アレイ５８及びセンサ素子６０の第２の線形アレイ６２を含み、かつ犠牲部分６６を更に含む、ことと、シリコンウェハ５２の第２の表面５６によって形成された複数の多列センサチップ８６のそれぞれの少なくとも一部を実装基板８８に近接して接合することと、複数の犠牲部分６６のそれぞれを除去することと、を更に含んでもよい。これらの実施形態では、複数の多列センサチップを「近接して」接合することは、図７に示されるように、チップのラインが集合的に多列チップの線形アレイを形成するように、それぞれの多列センサチップが実装基板に接合されて、多列センサチップのラインを形成することを意味することを意図する。
【００２３】
いくつかの実施形態では、実装基板８８は、電気コネクタ１００の少なくとも第１の列９８と、第１の列９８に平行な電気コネクタ１００の第２の列１０２とを含む。これらの実施形態では、シリコンウェハ５２の第２の表面５６によって形成された多列センサチップ８６の少なくとも一部を実装基板８８に接合する上述の工程は、結果的に、犠牲部分６６を電気コネクタ１００の第２の列１０２上に整列させる。
【００２４】
いくつかの実施形態では、本方法は、実装基板８８上の第１の電気コネクタ１０６とセンサ素子６０の第１の線形アレイ５８との間に少なくとも１つの第１の導線１０４を接合することと、実装基板８８上の第２の電気コネクタ１１０とセンサ素子６０の第２の線形アレイ６２との間に少なくとも１つの第２の導線１０８を接合することと、を更に含む。
【００２５】
本開示の方法では、部分貫通切断部及び完全貫通切断部を形成する様々な方法を使用することができる。いくつかの実施形態では、第１の空洞６８を形成する工程と、少なくとも第１のストリート部分貫通切断部７０及び第２のストリート部分貫通切断部７２を形成する工程と、少なくとも第１の貫通切断部７４、第２の貫通切断部７６、第３の貫通切断部７８、及び第４の貫通切断部８０を形成する工程と、のうちの少なくとも１つが、機械的研磨、例えば、切れ刃、レーザー切断、化学エッチング、又はこれらの組み合わせによって実行される。
【００２６】
多列センサチップ８６を実装基板８８に接合した後、犠牲部分６６を除去するために、様々な方法を使用することができる。例えば、いくつかの実施形態では、犠牲部分６６を除去する工程は、第１の空洞６８と概ね反対側に、かつ第１の方向６４に対して平行に位置付けられた第５の貫通切断部１１２を形成することであって、第５の貫通切断部１１２は、センサ素子６０の第１の線形アレイ５８と犠牲部分６６との間に配置される、ことと、第１の空洞６８の概ね反対側に、かつ第１の方向６４に対して平行に位置付けられた第６の貫通切断部１１４を形成することであって、第６の貫通切断部１１４は、センサ素子６０の第２の線形アレイ６２と犠牲部分６６との間に配置される、ことと、を含む。いくつかの実施形態では、例えば、犠牲部分６６を除去する工程は、第１のストリート部分貫通切断部７０に沿って、かつ第２のストリート部分貫通切断部７２に沿って、犠牲部分６６を劈開することを含む。
【００２７】
犠牲部分６６は、様々な形態をとり得ることを理解されたい。例えば、いくつかの実施形態では、犠牲部分６６は、センサ素子６０の第３の線形アレイ１１６を含む。あるいは、犠牲部分６６は、ブランクのままであってもよく、又はテストパターン、アライメントパターンなどを含んでもよい。
【００２８】
限定するものではないが、センサ素子の線形アレイの寸法を含む要因及び劈開プロセスの再現性に応じて、犠牲部分６６を除去するプロセスに役立つために、劈開工程の前に追加の部分貫通切断部が形成されてもよい。いくつかの実施形態では、犠牲部分６６は、センサ素子６０の第４の線形アレイ１１８を含み、本方法は、第１の空洞６８と概ね反対側に、かつ第１の方向６４に対して平行に位置付けられた第１の表面５４に少なくとも第３のストリート部分貫通切断部１２０を形成することであって、第３のストリート部分貫通切断部１２０は、センサ素子６０の第３の線形アレイ１１６とセンサ素子６０の第４の線形アレイ１１８との間に配置される、ことを更に含む。上述したように、犠牲部分６６は、その中のセンサ素子のアレイなしに形成されてもよいことを理解されたい。よって、第３のストリート部分貫通切断部１２０は、第１のストリート部分貫通切断部７０と第２のストリート部分貫通切断部７２との間に形成されてもよい。犠牲部分６６に加えられた下向きの圧力が、同時又はほぼ同時の破壊若しくは劈開で、第１、第２、及び第３のストリート部分貫通切断部７０、７２、及び１２０の劈開をそれぞれ引き起こすことになる。
【００２９】
上述の実施形態は、多列センサチップアセンブリを対象としているが、同様の方法を使用して多列光エミッタアセンブリを形成することも可能であることを理解されたい。よって、広くは、本開示は、第１の表面２５４及び第１の表面２５４と反対側の第２の表面２５６を含むシリコンウェハ２５２から二重線形発光アレイ２５０を組み立てる方法を含む。第１の表面２５４は、発光素子の少なくとも２つの線形アレイ、例えば、発光素子２６０の第１の線形アレイ２５８と発光素子２６０の第２の線形アレイ２６２とを含む。発光素子２６０のアレイ２５８及び２６２のそれぞれは、第１の方向２６４に対して平行に配置される。更に、第１の表面２５４は、発光素子２６０の第１の線形アレイ２５８と発光素子２６０の第２の線形アレイ２６２との間に位置付けられた犠牲部分２６６を含む。本方法は、上述の実施形態と同様に、犠牲部分２６６と反対側に、かつ第１の方向２６４に対して平行に位置付けられた第２の表面２５６に第１の空洞２６８を形成することと、第１の空洞２６８と概ね反対側に、かつ第１の方向２６４に対して平行に位置付けられた第１の表面２５４に、少なくとも第１のストリート部分貫通切断部２７０及び第２のストリート部分貫通切断部２７２を形成することであって、第１のストリート部分貫通切断部２７０は、発光素子２６０の第１の線形アレイ２５８と犠牲部分２６６との間に配置され、第２のストリート部分貫通切断部２７２は、発光素子２６０の第２の線形アレイ２６２と犠牲部分２６６との間に配置される、ことと、シリコンウェハ２５２に少なくとも第１の貫通切断部２７４、第２の貫通切断部２７６、第３の貫通切断部２７８、及び第４の貫通切断部２８０を形成することであって、第１及び第２の貫通切断部２７４及び２７６は、それぞれ第１の方向２６４に平行であり、第３及び第４の貫通切断部２７８及び２８０は、それぞれ第１の方向２６４に垂直であり、第１の貫通切断部２７４は、犠牲部分２６６と反対側の発光素子２６０の第１の線形アレイ２５８に近接して配置され、第２の貫通切断部２７６は、犠牲部分２６６と反対側の発光素子２６０の第２の線形アレイ２６２に近接して配置され、第３及び第４の貫通切断部２７８及び２８０はそれぞれ第１、第２、第３、及び第４の貫通切断部２７４、２７６、２７８、及び２８０によって画定される、多列発光チップ２８６の第１の端部２８２及び第２の端部２８４をそれぞれ形成する、ことと、シリコンウェハ２５２の第２の表面２５６によって形成される多列発光チップ２８６の少なくとも一部を実装基板２８８に接合することと、犠牲部分２６６を除去することと、を含む。しかしながら、以下により詳細に記載されるように、少なくとも第１のストリート部分貫通切断部２７０及び第２のストリート部分貫通切断部２７２を形成する工程は、犠牲部分２６６が劈開によって除去される実施形態の場合に生じることを理解されたい。よって、犠牲部分２６６が劈開によって除去されない実施形態では、第１及び第２のストリート部分貫通切断部は形成され得ない。
【００３０】
実装基板２８８は、様々な構造のうちの１つであり得ることを理解されたい。例えば、実装基板２８８は、プリント基板（ＰＢ）、プリント配線板（ＰＷＢ）、プリント回路基板（ＰＣＢ）、又は多列発光チップ２８６を受け入れ、それと接合することが可能な任意の他の基板であってもよい。好ましくは、このような実装基材は、低量の熱膨張を経験し、振動力による変化を受けない。しかしながら、熱膨張及び振動変化を受ける基材も使用されてもよい。
【００３１】
いくつかの実施形態では、本方法は、第１の方向２６４に平行な第１の表面２５４に第１の基準貫通切断部２９０を形成することを更に含んでもよく、第１の空洞２６８の位置は、第１の基準貫通切断部２９０の位置によって画定される。１つの位置が別の位置によって画定されることによって、１つの位置は、そこから第２の位置を整列させる、形成する、などの基準位置として使用されることを意味することを意図することを理解されたい。いくつかの実施形態では、本方法は、第１の方向２６４に垂直な第１の表面２５４に第２の基準貫通切断部２９２を形成することと、第１の方向２６４に対して垂直な第２の表面２５６に第２の空洞２９４を形成することであって、第２の空洞２９４は、第２の基準貫通切断部２９２の位置によって画定される、ことと、をなお更に含むか又は代替として含む。
【００３２】
いくつかの実施形態では、本方法は、第１の方向２６４に対して垂直な第２の表面２５６に第２の空洞２９４を形成することと、第２の空洞２９４と概ね反対側に、かつ第１の方向２６４に対して垂直に位置付けられた第１の表面２５４に少なくとも第１のカラム部分貫通切断部２９６を形成することと、を更に含む。
【００３３】
再び、上述の実施形態と同様に、いくつかの実施形態では、本方法は、シリコンウェハ２５２内の固有の場所に第１の貫通切断部２７４、第２の貫通切断部２７６、第３の貫通切断部２７８、及び第４の貫通切断部２８０を形成する工程を繰り返し、それによって、複数の多列発光チップ２８６を形成することであって、複数の多列発光チップ２８６のそれぞれは、それぞれ第１の方向２６４に対して平行に配置されている発光素子２６０の第１の線形アレイ２５８及び発光素子２６０の第２の線形アレイ２６２を含み、複数の多列発光チップ２８６のそれぞれは、犠牲部分を更に含む、ことと、シリコンウェハ２５２の第２の表面２５６によって形成された複数の多列発光チップ２８６のそれぞれの少なくとも一部を実装基板２８８に近接して接合することと、複数の犠牲部分２６６のそれぞれを除去することと、を更に含む。これらの実施形態では、複数の多列発光チップを「近接して」接合することは、図１９に示されるように、チップのラインが集合的に多列チップの線形アレイを形成するように、それぞれの多列発光チップが実装基板に接合されて、多列発光チップのラインを形成することを意味することを意図する。
【００３４】
いくつかの実施形態では、実装基板２８８は、電気コネクタ３００の少なくとも第１の列２９８と、第１の列２９８に平行な電気コネクタ３００の第２の列３０２とを含み、シリコンウェハ２５２の第２の表面２５６によって形成された多列発光チップ２８６の少なくとも一部を実装基板２８８に接合する工程は、結果的に、犠牲部分２６６を電気コネクタ３００の第２の列３０２上に整列させる。
【００３５】
いくつかの実施形態では、本方法は、実装基板２８８上の第１の電気コネクタと発光素子２６０の第１の線形アレイ２５８との間に少なくとも１つの第１の導線を接合することと、実装基板２８８上の第２の電気コネクタと発光素子２６０の第２の線形アレイ２６２との間に少なくとも１つの第２の導線を接合することと、を更に含む。
【００３６】
本開示の方法では、部分貫通切断部及び完全貫通切断部を形成する様々な方法を使用することができる。いくつかの実施形態では、第１の空洞２６８を形成する工程と、少なくとも第１のストリート部分貫通切断部２７０及び第２のストリート部分貫通切断部２７２を形成する工程と、少なくとも第１の貫通切断部２７４、第２の貫通切断部２７６、第３の貫通切断部２７８、及び第４の貫通切断部２８０を形成する工程と、のうちの少なくとも１つが、機械的研磨、例えば、切れ刃、レーザー切断、化学エッチング、又はこれらの組み合わせによって実行される。
【００３７】
多列発光チップ２８６を実装基板２８８に接合した後、犠牲部分２６６を除去するために、様々な方法を使用することができる。例えば、いくつかの実施形態では、犠牲部分２６６を除去する工程は、第１の空洞２６８と概ね反対側に、かつ第１の方向２６４に対して平行に位置付けられた第５の貫通切断部３１２を形成することであって、第５の貫通切断部３１２は、センサ素子２６０の第１の線形アレイ２５８と犠牲部分２６６との間に配置される、ことと、第１の空洞２６８と概ね反対側に、かつ第１の方向２６４に対して平行に位置付けられた第６の貫通切断部３１４を形成することであって、第６の貫通切断部３１４は、センサ素子２６０の第２の線形アレイ２６２と犠牲部分２６６との間に配置される、ことと、を含む。いくつかの実施形態では、例えば、犠牲部分２６６を除去する工程は、第１のストリート部分貫通切断部２７０に沿って、かつ第２のストリート部分貫通切断部２７２に沿って、犠牲部分２６６を劈開することを含む。
【００３８】
犠牲部分２６６は、様々な形態をとり得ることを理解されたい。例えば、いくつかの実施形態では、犠牲部分２６６は、発光素子２６０の第３の線形アレイ３１６を含む。あるいは、犠牲部分２６６は、ブランクのままであってもよく、又はテストパターン、アライメントパターンなどを含んでもよい。
【００３９】
限定するものではないが、発光素子の線形アレイの寸法を含む要因及び劈開プロセスの再現性に応じて、犠牲部分２６６を除去するプロセスに役立つために、劈開工程の前に追加の部分貫通切断部が形成されてもよい。いくつかの実施形態では、犠牲部分２６６は、発光素子２６０の第４の線形アレイ３１８を含み、本方法は、第１の空洞２６８と概ね反対側に、かつ第１の方向２６４に対して平行に位置付けられた第１の表面２５４に少なくとも第３のストリート部分貫通切断部３２０を形成することであって、第３のストリート部分貫通切断部３２０は、発光素子２６０の第３の線形アレイ３１６と発光素子２６０の第４の線形アレイ３１８との間に配置される、ことを更に含む。上述したように、犠牲部分２６６は、その中の発光素子のアレイなしに形成されてもよいことを理解されたい。よって、第３のストリート部分貫通切断部３２０は、第１のストリート部分貫通切断部２７０と第２のストリート部分貫通切断部２７２との間に形成されてもよい。犠牲部分２６６に加えられた下向きの圧力が、同時又はほとんど同時の破壊若しくは劈開で、第１、第２、及び第３のストリート部分貫通切断部２７０、２７２、及び３２０の劈開をそれぞれ引き起こすことになる。
【００４０】
本方法の上述の実施形態は、サブミクロンのｙ軸、すなわちプロセス方向のアライメントを有する二重線形アレイを製造する手段を明らかにした。以下は、それらに関連して記載される特定の動作及び機器を用いる実施形態のより詳細な説明である。以下の実施例は、本方法がどのように実行され得るかを更に説明することを意図するが、特許請求の範囲を限定することを意図するものではないことを理解されたい。よって、以下の工程は、本方法の更なる実施形態を提供するものであり、「工程１」、「工程２」などで記載されているが、明記される工程の全てを含まずに実行されてもよく、明記されるものとは異なる工程順序で実行されてもよい。
【００４１】
工程１−ダイシングソー、例えば、ダイシングソー４００を使用してシリコンウェハの上面上に基準切断部を形成する。基準切断部は、ウェハの下面上の後続の切断部を、上部側の回路に対して位置付けるのを支援するために使用される。用語「上部」、「上部側」、「下部」、及び「下部側」は、シリコンウェハの対向する側部について論じるために使用される相対的な用語であることを理解されたい。同様の基準切断部を形成する実施例は、米国特許出願公開第２０１１／０１４７８９８（Ａ１）号に開示されている。前述の特許出願公開に開示されている基準切断部とは異なり、本方法は、Ｘ方向及びＹ方向の両方に形成された基準切断部を使用することができる。加えて、プロセスのこの工程では、カラム切断部、すなわち、上面の部分貫通切断部を形成することも可能である。カラム切断部は、センサチップ又は発光素子の列のそれぞれの組の始まり及び終わりを画定するために使用される。
【００４２】
工程２−ダイシングソーを使用して、Ｘ方向及びＹ方向の両方の後方切断部を形成して、Ｙ軸のカラム切断部の下に空洞を作製し、また、Ｘ軸の、１列以上のチップを含み得る犠牲部分の下に空洞を作製する。これらの切断部は、概ね、図３〜図５に示されている。図のいくつかは、２つの犠牲列のチップを示しているが、これはシリコンウェハ上にチップを形成する時点で画定され得るため、２列よりも多い又は少ない列を含むことが可能であることに留意されたい。
【００４３】
工程３−全てのチップ列のストリート領域としても知られるＹ軸に沿って、ダイシングソーを使用してシリコンウェハの上部側にトレンチ（溝）を切り込む。前述のトレンチは、１）ダイシング冷却剤がＹ軸貫通切断部の切断を補助することを可能にするためと、２）多列チップ内の潜在的なブレーキライン／劈開ラインを可能にすることと、の２つの目的を果たす。図３〜図５を参照されたい。
【００４４】
工程４−工程１で形成された全てのカラムが切り開かれるように、ダイシングソーを使用して、Ｘ軸及びＹ軸の両方でシリコンウェハに貫通切断部を作製するが、３列以上のセンサチップを含む単一の多列チップを生成するには、センサチップの複数の列の周りにストリート貫通切断部のみを作製する。
【００４５】
工程５−多列チップ上のセンサチップの上部列が電気的接続部の第１の列の真下に存在し、多列センサチップの中央又は犠牲領域が回路基板の始端部上の電気的接続部の第２の列をまたぐように、精密なダイボンダを使用して、回路基板上への単一の多列チップのピックアンドプレイスを行う。図６を参照されたい。工程４によって切断されたシリコンウェハから多列チップをピックし、続いて、それらのチップを保管容器（例えば、ワッフルパック）に入れることなどの中間工程が、この工程の前に所望される場合があることに留意されたい。更に、回路基板上に置かれた後、それぞれのチップは、回路基板、例えばプリント配線基板（ＰＷＢ）に接合される。
【００４６】
工程６−標準的なアレイ構築プロセスと同様に、工程５のプロセス、すなわち、ダイボンダ上での多列チップのピックアンドプレイスを繰り返して、精密アレイを構築する。図７を参照されたい。
【００４７】
工程７−必要に応じて任意の接着剤を硬化させることを含む、接合プロセスが完了したら、次いで、全ての多列チップの中央の犠牲領域を除去する。図８〜図１２を参照されたい。犠牲領域を除去する多くの方法が存在するが、犠牲領域を除去するための次の２つの別個の方法が本明細書に含まれる。１）工程３で形成されたスクライブ切断部に沿って、アレイ全体をダイシングソー４００上に置き、中央の犠牲領域を切り開いて、チップを含み得る中央の犠牲部分を除去する。ダイシングブレード４００の高さ４０２は、工程２で形成された多列チップの下部側のポケット付き領域に切り込むが、回路基板上の回路に切り込むほど深くはない高さである。２）中央の犠牲領域の制御された「劈開」を実行することによって、中央の犠牲領域を除去し、それにより、チップは、工程３で形成された多列チップ上のスクライブ領域に沿って破断する一方で、定位置に接合された多列チップの２つの部分が残る。
【００４８】
工程８−通常の手順に従ってセンサチップに導線を接合するが、二重アレイを形成する本方法では、導線数は典型的な単一アレイの２倍である。図１１及び図１２を参照されたい。
【００４９】
工程９−二重アレイに対する最終テスト及び最終モジュール構築工程を実行する。このテスト及び工程は、それらが二重アレイを収容するように修正されることを除いて、既知の方法と同様である。
【００５０】
上で論じたマルチアレイセンサを組み立てる方法の様々な実施形態は、センサ又はエミッタの２つの整列されたアレイを組み立てることを目的とするが、これらの方法は、３つ以上の整列されたセンサ又はエミッタアレイを含む多列センサチップを形成するように容易に修正されてもよいことを理解されたい。以下は、センサ素子の３つの整列されたアレイを含む、多列センサが形成される例示的な実施形態である。
【００５１】
いくつかの実施形態は、第１の表面４５８及び第１の表面４５８と反対側の第２の表面４６０を含むシリコンウェハの部分４５６からの、少なくとも３つの線形センサアレイ、すなわち、線形センサアレイ４５０、４５２、及び４５４を含む、多列センサアレイの組立て方法を含む。第１の表面４５８は、それぞれ第１の方向、すなわち、図の平面に垂直な方向に対して平行に配置されている、少なくともセンサ素子の第１の線形アレイ４５０、センサ素子の第２の線形アレイ４５２、及びセンサ素子の第３の線形アレイ４５４を含む。部分４５６は、センサ素子の第１の線形アレイ４５０とセンサ素子の第２の線形アレイ４５２との間に位置付けられた第１の犠牲部分４６２と、センサ素子の第２の線形アレイ４５２とセンサ素子の第３の線形アレイ４５４との間に位置付けられた第２の犠牲部分４６４と、を更に含む。この方法は、第１の犠牲部分４６２と反対側に、かつ第１の方向に対して平行に位置付けられた第２の表面４６０に第１の空洞４６６を形成することと、第２の犠牲部分４６４と反対側に、かつ第１の方向に対して平行に位置付けられた第２の表面４６０に第２の空洞４６８を形成することと、第１の空洞４６６と概ね反対側に、かつ第１の方向に対して平行に位置付けられた第１表面４５８に少なくとも第１のストリート部分貫通切断部４７０及び第２のストリート部分貫通切断部４７２を形成することであって、第１のストリート部分貫通切断部４７０は、センサ素子の第１の線形アレイ４５０と第１の犠牲部分４６２との間に配置され、第２のストリート部分貫通切断部４７２は、センサ素子の第２の線形アレイ４５２と第１の犠牲部分４６２との間に配置される、ことと、第２の空洞４６８の概ね反対側に、かつ第１の方向に対して平行に位置付けられた第１の表面４５８に少なくとも第３のストリート部分貫通切断部４７４及び第４のストリート部分貫通切断部４７６を形成することであって、第３のストリート部分貫通切断部４７４は、センサ素子の第２の線形アレイ４５２と第２の犠牲部分４６４との間に配置され、第４のストリート部分貫通切断部４７６は、センサ素子の第３の線形アレイ４５４と第２の犠牲部分４６４との間に配置される、ことと、シリコンウェハに少なくとも第１の貫通切断部、第２の貫通切断部、第３の貫通切断部、及び第４の貫通切断部を形成することであって、第１及び第２の貫通切断部は第１の方向に平行であり、第３及び第４の貫通切断部は第１の方向に垂直であり、第１の貫通切断部は、第１の犠牲部分４６２と反対側のセンサ素子の線形アレイ４５０に近接して配置され、第２の貫通切断部は、第２の犠牲部分４６４と反対側のセンサ素子の第３の線形アレイ４５４に近接して配置され、第３及び第４の貫通切断部は、第１、第２、第３、及び第４の貫通切断部によって画定された多列センサチップ４７８の第１の端部及び第２の端部をそれぞれ形成する、ことと、シリコンウェハの部分４５６の第２の表面４６０によって形成された多列センサチップ４７８の少なくとも一部を実装基板４８０に接合することと、第１の犠牲部分４６２及び第２の犠牲部分４６４を除去することと、を含む。しかしながら、以下により詳細に記載されるように、少なくとも第１のストリート部分貫通切断部４７０及び第２のストリート部分貫通切断部４７２を形成する工程は、犠牲部分４６２が劈開によって除去される実施形態の場合に生じることを理解されたい。よって、犠牲部分４６２が劈開によって除去されない実施形態では、第１及び第２のストリート部分貫通切断部は形成され得ない。
【００５２】
第１、第２、第３、及び第４の貫通切断部は、前述の実施形態に関する図に示されていないが、これらの貫通切断は、図５及び図１７に示される貫通切断部と類似していることを理解されたい。それぞれの実施形態では、これらの貫通切断部は、犠牲部分又は複数の犠牲部分を除去する前に、多列センサチップの外縁部を画定するために使用される。更に、センサの３つの整列されたアレイのみが図２１に示され、この実施形態に関して論じられているが、様々な工程を繰り返すことによって同じ方法を使用して３つより多くの整列されたアレイが形成されてもよく、光エミッタはセンサとは対照的に形成されてもよいことを理解されたい。なお更に、例えばストリート部分貫通切断部４８２及び４８４など、追加のストリート部分貫通切断部が、犠牲部分の除去を補助するために形成されてもよい。
【００５３】
本開示は、広く、上部／上方アレイと下部／下方アレイとの、又は互いに対する全アレイのほぼ完全な、すなわちサブミクロンのアライメントを有する、センサチップの二重アレイ又はセンサチップの複数のアレイを製造するプロセスを含む。シリコンウェハは、３つ以上の標準的なチップ幅、すなわち３列以上の単一チップを生成するように切断される。１つ以上の陥凹部は、これらの多列チップのセンサチップのアレイ間にある領域の下面に切り込まれ、それによって１つ以上の「犠牲領域」が形成される。多列チップのアレイは、次いで、２列のセンサチップを含む実施形態の場合は、下部の陥凹部が回路基板、すなわち実装基板上の電気的接続部の第２の列をまたぎ、３列のセンサチップを含む実施形態の場合は、回路基板上の電気的接続部の第２及び第３の列をまたぐ、というように、従来のチップ配置技術を使用して構築される。アレイを生成する接合工程が完了すると、中央の犠牲領域又は複数の犠牲領域が除去され、その下の電気的接続部を露出させ、結果的に、それぞれのアレイが互いにほぼ完全に整列している２つ以上の平行アレイ、例えば、下部アレイと整列する上部アレイが生じる。本方法は、高い精度で整列されたセンサのアレイを作製する能力を提供する。前述の開示は主にセンサアレイについて論じているが、このプロセスはまた、ＬＥＤアレイなどの他の種類のアレイに利用されてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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