(57)【要約】【課題】高圧電源から複数の電源を適正に構成することができる電源装置を提供する。【解決手段】絶縁型のトランス３０は、交流電力の電圧を変圧する。整流回路４０は、トランス３０により変圧された交流電力を直流電力に整流する。平滑インダクタ５０は、整流回路４０により整流された直流電力を平滑する。第１出力端子７１は、平滑インダクタ５０により平滑された直流電力を出力する。第２出力端子７２は、第１出力端子７１とは異なる端子であり平滑インダクタ５０により平滑された直流電力を出力する。ＦＥＴＱ５は、平滑インダクタ５０と第１出力端子７１との間に設けられ平滑インダクタ５０から第１出力端子７１に出力される電流を調整する。ＦＥＴＱ６は、平滑インダクタ５０と第２出力端子７２との間に設けられ平滑インダクタ５０から第２出力端子７２に出力される電流を調整する。制御部８０は、ＦＥＴＱ５及びＦＥＴＱ６を制御する。【選択図】図１
2020080625.tif 000002
【特許請求の範囲】
【請求項１】
交流電力の電圧を変圧する絶縁型の変圧器と、
前記変圧器により変圧された前記交流電力を直流電力に整流する整流回路と、
前記整流回路により整流された前記直流電力を平滑する平滑インダクタと、
前記平滑インダクタにより平滑された前記直流電力を出力する第１出力端子と、
前記第１出力端子とは異なる端子であり前記平滑インダクタにより平滑された前記直流電力を出力する第２出力端子と、
前記平滑インダクタと前記第１出力端子との間に設けられ前記平滑インダクタから前記第１出力端子に出力される電流を調整する第１スイッチング素子と、
前記平滑インダクタと前記第２出力端子との間に設けられ前記平滑インダクタから前記第２出力端子に出力される電流を調整する第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子を制御する制御部と、
を備えることを特徴とする電源装置。
【請求項２】
電源から供給される直流電力を変換した交流電力を前記変圧器に出力するスイッチング回路を備え、
前記制御部は、前記第１出力端子から出力される出力値と目標にする第１目標値との差分、及び、前記第２出力端子から出力される出力値と目標にする第２目標値との差分に応じた第１フィードバック制御量に基づいて前記スイッチング回路を制御する請求項１に記載の電源装置。
【請求項３】
前記制御部は、前記第１出力端子又は前記第２出力端子のいずれか一方から出力される出力値と目標にする目標値との差分に応じた第２フィードバック制御量に基づいて生成された矩形状の第１パルス信号により前記第１スイッチング素子を制御し、且つ、前記第１パルス信号を反転させた第２パルス信号により前記第２スイッチング素子を制御する請求項１又は２に記載の電源装置。
【請求項４】
前記整流回路の逆回復時間に起因するサージ電力を蓄電する蓄電素子、前記蓄電素子に蓄電された前記サージ電力を放電する第３スイッチング素子、及び、前記第３スイッチング素子と前記第２出力端子との間に設けられるスナバインダクタを含んで構成されるスナバ回路と、
前記第１出力端子と前記第３スイッチング素子との間に設けられ前記第１出力端子と前記第３スイッチング素子との間に流れる電流を通電又は遮断する第４スイッチング素子と、を備え、
前記スナバインダクタ、前記第３スイッチング素子、及び、前記第４スイッチング素子は、前記第１出力端子から供給される電力の電圧を降圧して前記第２出力端子に出力する降圧チョッパ回路、及び、前記第２出力端子から供給される電力の電圧を昇圧して前記第１出力端子に出力する昇圧チョッパ回路を構成する請求項１〜３のいずれか１項に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置に関する。
【背景技術】
【０００２】
従来、電源装置として、例えば、高圧電源の直流電圧を変圧する絶縁型のＤＣ／ＤＣコンバータと、当該ＤＣ／ＤＣコンバータにより変圧された直流電圧を降圧する降圧チョッパ回路とを備えた多出力の電源装置がある。なお、特許文献１には、直流電圧を変圧するメインコンバータと、メインコンバータよりも小さい電圧に直流電圧を変圧するサブコンバータとを備えたスイッチング電源装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−６７７０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上述の多出力の電源装置は、例えば、高圧電源から複数の異なる電源を構成する点で更なる改善の余地がある。
【０００５】
そこで、本発明は、上記に鑑みてなされたものであって、高圧電源から複数の電源を適正に構成することができる電源装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明に係る電源装置は、交流電力の電圧を変圧する絶縁型の変圧器と、前記変圧器により変圧された前記交流電力を直流電力に整流する整流回路と、前記整流回路により整流された前記直流電力を平滑する平滑インダクタと、前記平滑インダクタにより平滑された前記直流電力を出力する第１出力端子と、前記第１出力端子とは異なる端子であり前記平滑インダクタにより平滑された前記直流電力を出力する第２出力端子と、前記平滑インダクタと前記第１出力端子との間に設けられ前記平滑インダクタから前記第１出力端子に出力される電流を調整する第１スイッチング素子と、前記平滑インダクタと前記第２出力端子との間に設けられ前記平滑インダクタから前記第２出力端子に出力される電流を調整する第２スイッチング素子と、前記第１スイッチング素子及び前記第２スイッチング素子を制御する制御部と、を備えることを特徴とする。
【０００７】
上記電源装置において、電源から供給される直流電力を変換した交流電力を前記変圧器に出力するスイッチング回路を備え、前記制御部は、前記第１出力端子から出力される出力値と目標にする第１目標値との差分、及び、前記第２出力端子から出力される出力値と目標にする第２目標値との差分に応じた第１フィードバック制御量に基づいて前記スイッチング回路を制御することが好ましい。
【０００８】
上記電源装置において、前記制御部は、前記第１出力端子又は前記第２出力端子のいずれか一方から出力される出力値と目標にする目標値との差分に応じた第２フィードバック制御量に基づいて生成された矩形状の第１パルス信号により前記第１スイッチング素子を制御し、且つ、前記第１パルス信号を反転させた第２パルス信号により前記第２スイッチング素子を制御することが好ましい。
【０００９】
上記電源装置において、前記整流回路の逆回復時間に起因するサージ電力を蓄電する蓄電素子、前記蓄電素子に蓄電された前記サージ電力を放電する第３スイッチング素子、及び、前記第３スイッチング素子と前記第２出力端子との間に設けられるスナバインダクタを含んで構成されるスナバ回路と、前記第１出力端子と前記第３スイッチング素子との間に設けられ前記第１出力端子と前記第３スイッチング素子との間に流れる電流を通電又は遮断する第４スイッチング素子と、を備え、前記スナバインダクタ、前記第３スイッチング素子、及び、前記第４スイッチング素子は、前記第１出力端子から供給される電力の電圧を降圧して前記第２出力端子に出力する降圧チョッパ回路、及び、前記第２出力端子から供給される電力の電圧を昇圧して前記第１出力端子に出力する昇圧チョッパ回路を構成することが好ましい。
【発明の効果】
【００１０】
本発明に係る電源装置は、絶縁型の変圧器及び単一インダクタマルチ出力（ＳＩＭＯ）方式の回路により多出力の電源装置を構成することができるので、高圧電源から複数の電源を適正に構成することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１実施形態に係る多出力電源装置の構成例を示す回路図である。
【図２】図２は、第１実施形態に係る位相シフト量及びデューティの算出例を示す図である。
【図３】図３は、第１実施形態に係る多出力電源装置の動作例を示すシーケンス図である。
【図４】図４は、第１実施形態の変形例に係る多出力電源装置の構成例を示す回路図である。
【図５】図５は、第２実施形態に係る多出力電源装置の構成例を示す回路図である。
【図６】図６は、第２実施形態に係る多出力電源装置の第１動作例を示す回路図である。
【図７】図７は、第２実施形態に係る多出力電源装置の第２動作例を示す回路図である。
【図８】図８は、第２実施形態に係る多出力電源装置の第３動作例を示す回路図である。
【図９】図９は、第２実施形態に係る多出力電源装置の第４動作例を示す回路図である。
【発明を実施するための形態】
【００１２】
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成は適宜組み合わせることが可能である。また、本発明の要旨を逸脱しない範囲で構成の種々の省略、置換又は変更を行うことができる。
【００１３】
〔第１実施形態〕
図面を参照しながら第１実施形態に係る多出力電源装置１について説明する。図１は、第１実施形態に係る多出力電源装置１の構成例を示す回路図である。図２は、第１実施形態に係る位相シフト量Ｐｈ及びデューティＤｕの算出例を示す図である。図３は、第１実施形態に係る多出力電源装置１の動作例を示すシーケンス図である。
【００１４】
多出力電源装置１は、高圧の電源１０から複数の異なる電源を構成するものである。多出力電源装置１は、図１に示すように、電源１０と、スイッチング回路としてのフルブリッジ回路２０と、変圧器としてのトランス３０と、整流回路４０と、平滑インダクタ５０と、スイッチング部６０と、出力部７０と、制御部８０とを備える。
【００１５】
電源１０は、直流電力を供給するものである。電源１０は、例えば、複数の電池セルが直列に接続されて構成されている。電源１０は、絶縁が必要な比較的高い電圧を供給する。
【００１６】
フルブリッジ回路２０は、直流電力を交流電力に変換するものである。フルブリッジ回路２０は、位相シフト方式のスイッチング回路であり、４つのスイッチング素子を含んで構成されている。フルブリッジ回路２０は、例えば、ＦＥＴ（Ｆｉｅｌｄ-ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ；電界効果トランジスタ）Ｑ１と、ＦＥＴＱ２と、ＦＥＴＱ３と、ＦＥＴＱ４とを含んで構成される。ＦＥＴＱ１〜Ｑ４は、例えば、Ｎチャネル型のＭＯＳ（Ｍｅｔａｌ-Ｏｘｉｄｅ-Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴである。
【００１７】
フルブリッジ回路２０は、ＦＥＴＱ１のソース端子とＦＥＴＱ２のドレイン端子とが接続されることで第１直列回路を形成している。第１直列回路は、ＦＥＴＱ１のドレイン端子が電源１０の正極に接続され、ＦＥＴＱ２のソース端子が電源１０の負極に接続され、電源１０の正極と負極との間に接続されている。
【００１８】
フルブリッジ回路２０は、ＦＥＴＱ３のソース端子とＦＥＴＱ４のドレイン端子とが接続されることで第２直列回路を形成している。第２直列回路は、ＦＥＴＱ３のドレイン端子が電源１０の正極に接続され、ＦＥＴＱ４のソース端子が電源１０の負極に接続され、電源１０の正極と負極との間に接続されている。また、第２直列回路は、ＦＥＴＱ３のドレイン端子がＦＥＴＱ１のドレイン端子に接続され、ＦＥＴＱ４のソース端子がＦＥＴＱ２のソース端子に接続されることで、第１直列回路に並列接続されている。
【００１９】
フルブリッジ回路２０は、制御部８０に接続され、当該制御部８０によりＦＥＴＱ１〜Ｑ４がＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）制御される。フルブリッジ回路２０は、電源１０から供給される直流電力をＦＥＴＱ１〜Ｑ４により交流電力に変換し当該交流電力をトランス３０の１次巻線に出力する。なお、フルブリッジ回路２０と電源１０との間には平滑用の入力コンデンサＣ１が設けられている。
【００２０】
トランス３０は、交流電力の電圧を変圧するものである。トランス３０は、１次巻線と、２次巻線とを含んで構成される。１次巻線及び２次巻線は、互いに絶縁された状態で磁気結合される。１次巻線は、フルブリッジ回路２０に接続されている。１次巻線は、例えば、一端がＦＥＴＱ１のソース端子とＦＥＴＱ２のドレイン端子との間の接続線に接続され、他端がＦＥＴＱ３のソース端子とＦＥＴＱ４のドレイン端子との間の接続線に接続されている。
【００２１】
２次巻線は、整流回路４０に接続されている。２次巻線は、例えば、一端が後述するダイオードｄ３のアノード端子とダイオードｄ４のカソード端子との間の接続線に接続され、他端がダイオードｄ１のアノード端子とダイオードｄ２のカソード端子との間の接続線に接続されている。トランス３０の変圧の度合は、１次巻線と２次巻線との巻数比（変圧比）に応じて定められる。トランス３０は、フルブリッジ回路２０から供給される交流電力を降圧して整流回路４０に出力する。
【００２２】
整流回路４０は、交流電力を直流電力に整流するものである。整流回路４０は、４つの整流素子を含んで構成される。整流回路４０は、例えば、ダイオードｄ１と、ダイオードｄ２と、ダイオードｄ３と、ダイオードｄ４とを含んで構成される。整流回路４０は、ダイオードｄ１〜ｄ４によりブリッジ回路を構成し、全波整流を行う。整流回路４０は、ダイオードｄ１のアノード端子とダイオードｄ２のカソード端子とが接続され、ダイオードｄ３のアノード端子とダイオードｄ４のカソード端子とが接続されている。また、整流回路４０は、ダイオードｄ１のカソード端子とダイオードｄ３のカソード端子とが接続され、ダイオードｄ２のアノード端子とダイオードｄ４のアノード端子とが接続されている。
【００２３】
整流回路４０は、上述したように、ダイオードｄ３のアノード端子とダイオードｄ４のカソード端子との間の接続線には、２次巻線の一端が接続されている。整流回路４０は、ダイオードｄ１のアノード端子とダイオードｄ２のカソード端子との間の接続線には２次巻線の他端が接続されている。整流回路４０は、ダイオードｄ１のカソード端子とダイオードｄ３のカソード端子との間の接続線には平滑インダクタ５０が接続されている。整流回路４０は、ダイオードｄ２のアノード端子とダイオードｄ４のアノード端子との間の接続線にはグランドＧが接続されている。整流回路４０は、トランス３０により降圧された交流電力を直流電力に整流し当該直流電力を平滑インダクタ５０及びスイッチング部６０を介して出力部７０に出力する。
【００２４】
平滑インダクタ５０は、直流（脈流）を平滑するものである。平滑インダクタ５０は、整流回路４０とスイッチング部６０との間に設けられている。平滑インダクタ５０は、一端がダイオードｄ１のカソード端子とダイオードｄ３のカソード端子との間の接続線に接続され、他端がスイッチング部６０に接続されている。平滑インダクタ５０は、整流回路４０により整流された直流電力を平滑し、平滑した直流電力をスイッチング部６０に出力する。
【００２５】
スイッチング部６０は、２つの出力端子に流れる電流を調整するものである。スイッチング部６０及び平滑インダクタ５０は、ＳＩＭＯ（単一インダクタマルチ出力；Ｓｉｎｇｌｅ  Ｉｎｄｕｃｔｏｒ  Ｍｕｌｔｉｐｌｅ  Ｏｕｔｐｕｔ）方式の回路を構成している。スイッチング部６０は、２つのスイッチング素子を含んで構成されている。スイッチング部６０は、例えば、第１スイッチング素子としてのＦＥＴＱ５と、第２スイッチング素子としてのＦＥＴＱ６とを含んで構成される。ＦＥＴＱ５、Ｑ６は、例えば、Ｎチャネル型のＭＯＳＦＥＴである。ＦＥＴＱ５は、平滑インダクタ５０と第１出力端子７１との間に設けられている。ＦＥＴＱ５は、ソース端子が平滑インダクタ５０の他端に接続され、ドレイン端子が第１出力端子７１に接続されている。ＦＥＴＱ５は、ゲート端子が制御部８０に接続され、当該制御部８０によりＰＷＭ制御される。ＦＥＴＱ５は、平滑インダクタ５０から第１出力端子７１に出力される電流を調整する。
【００２６】
ＦＥＴＱ６は、平滑インダクタ５０と第２出力端子７２との間に設けられている。ＦＥＴＱ６は、ドレイン端子が平滑インダクタ５０の他端に接続され、ソース端子が第２出力端子７２に接続されている。ＦＥＴＱ６は、制御部８０に接続され、当該制御部８０によりＰＷＭ制御される。ＦＥＴＱ６は、平滑インダクタ５０から第２出力端子７２に出力される電流を調整する。
【００２７】
出力部７０は、直流電力を出力するものである。出力部７０は、スイッチング部６０に接続され、当該スイッチング部６０から出力される直流電力を出力する。出力部７０は、第１出力端子７１と、第２出力端子７２とを含んで構成される。第１出力端子７１及び第２出力端子７２は、それぞれ異なる端子である。第１出力端子７１は、ＦＥＴＱ５のドレイン端子に接続され、ＦＥＴＱ５から出力された直流電力を出力する。第２出力端子７２は、ＦＥＴＱ６のソース端子に接続され、ＦＥＴＱ６から出力された直流電力を出力する。本実施形態では、第１出力端子７１から出力される電力は、第２出力端子７２から出力される電力よりも大きい。なお、ＦＥＴＱ５と第１出力端子７１との間には、出力コンデンサＣ２が並列に設けられ、ＦＥＴＱ６と第２出力端子７２との間には、出力コンデンサＣ３が並列に設けられている。
【００２８】
制御部８０は、フルブリッジ回路２０及びスイッチング部６０を制御するものである。制御部８０は、ＣＰＵ、記憶部を構成するＲＯＭ、ＲＡＭ及びインターフェースを含む周知のマイクロコンピュータを主体とする電子回路を含んで構成される。制御部８０は、フルブリッジ回路２０のＦＥＴＱ１〜Ｑ４をＰＷＭ制御する。制御部８０は、図３に示すように、各パルス信号Ｓ１〜Ｓ４によりＦＥＴＱ１〜Ｑ４をそれぞれ制御する。制御部８０は、ＤＳＰ（デジタル信号処理；Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ）によりＦＥＴＱ１〜Ｑ４をフィードバック制御する。制御部８０は、例えば、第１出力端子７１から出力される出力値と目標にする第１目標電圧（第１目標値）Ｖｒｅｆ１との差分、及び、第２出力端子７２から出力される出力値と目標にする第２目標電圧（第２目標値）Ｖｒｅｆ２との差分に応じた第１フィードバック制御量に基づいてフルブリッジ回路２０をフィードバック制御する。
【００２９】
制御部８０は、例えば、第１出力端子７１から出力される直流電力の電圧である第１出力電圧Ｖｏ１と第１目標電圧Ｖｒｅｆ１との差分を求める。制御部８０は、図２に示すように、第１目標電圧Ｖｒｅｆ１から第１出力電圧Ｖｏ１を減算することで、第１目標電圧Ｖｒｅｆ１に対する第１出力電圧Ｖｏ１の差分を求める。ここで、第１目標電圧Ｖｒｅｆ１は、第１出力端子７１に接続される負荷部が要求する電力の電圧であり、当該負荷部の要求に応じて適宜変更される。
【００３０】
制御部８０は、第２出力端子７２から出力される直流電力の電圧である第２出力電圧Ｖｏ２と第２目標電圧Ｖｒｅｆ２との差分を求める。制御部８０は、図２に示すように、第２目標電圧Ｖｒｅｆ２から第２出力電圧Ｖｏ２を減算することで、第２目標電圧Ｖｒｅｆ２に対する第２出力電圧Ｖｏ２の差分を求める。ここで、第２目標電圧Ｖｒｅｆ２は、第２出力端子７２に接続される負荷部が要求する電力の電圧であり、当該負荷部の要求に応じて適宜変更される。
【００３１】
そして、制御部８０は、上述の第１出力電圧Ｖｏ１の差分と第２出力電圧Ｖｏ２の差分とを加算した合計の差分に対してＰＩ演算を行い、第１フィードバック制御量を求める。そして、制御部８０は、図３に示すように、第１フィードバック制御量に基づいて、ＦＥＴＱ１〜Ｑ４をＰＷＭ制御するための各パルス信号Ｓ１〜Ｓ４の位相シフト量Ｐｈ及びデューティ（時比率デューティ）を求める。ここで、位相シフト量Ｐｈは、例えば、パルス信号Ｓ１とパルス信号Ｓ３との位相差である。制御部８０は、求めた位相シフト量Ｐｈ及びデューティに基づいてＦＥＴＱ１〜Ｑ４をＰＷＭ制御する。
【００３２】
制御部８０は、スイッチング部６０のＦＥＴＱ５、Ｑ６をフィードバック制御する。制御部８０は、例えば、第２出力端子７２から出力される出力値と第２目標電圧Ｖｒｅｆ２との差分に応じた第２フィードバック制御量に基づいて矩形状のパルス信号Ｓ６を生成する。制御部８０は、例えば、図２に示すように、上述の第２出力電圧Ｖｏ２の差分に対してＰＩ演算を行い、第２フィードバック制御量を求める。制御部８０は、当該第２フィードバック制御量に基づいて、ＦＥＴＱ６をＰＷＭ制御するためのパルス信号Ｓ６のデューティＤｕ（図３参照）を求める。制御部８０は、求めたデューティＤｕのパルス信号Ｓ６に基づいてＦＥＴＱ６をＰＷＭ制御する。制御部８０は、パルス信号Ｓ６を反転させたパルス信号Ｓ５によりＦＥＴＱ５を制御する。ここで、パルス信号Ｓ６及びパルス信号Ｓ５は、一方のパルス信号がオンの場合には他方のパルスがオフであり、相補関係のパルス信号である。
【００３３】
次に、多出力電源装置１の動作例について説明する。制御部８０は、各パルス信号Ｓ１〜Ｓ４に基づいてフルブリッジ回路２０のＦＥＴＱ１〜Ｑ４をＰＷＭ制御する。フルブリッジ回路２０は、図３に示すように、ＦＥＴＱ２、Ｑ３がオンした状態でトランス３０の１次巻線に一方側から電圧Ｖｔを印加し、ＦＥＴＱ１、Ｑ４がオンした状態でトランス３０の１次巻線に他方側から電圧Ｖｔを印加する。トランス３０は、フルブリッジ回路２０から出力された交流電力を降圧し、降圧した交流電力を整流回路４０に出力する。整流回路４０は、トランス３０から出力された交流電力を直流電力に整流し、当該直流電力を平滑インダクタ５０に出力する。平滑インダクタ５０は、整流回路４０から出力された直流電力を平滑し、平滑された直流電力をスイッチング部６０に出力する。スイッチング部６０は、平滑インダクタ５０から出力された直流電力の電流を調整する。スイッチング部６０は、例えば、パルス信号Ｓ５に基づいてＦＥＴＱ５をオンオフすることにより、第１出力端子７１から出力される電流Ｉ１（図３参照）を調整する。また、スイッチング部６０は、パルス信号Ｓ６に基づいてＦＥＴＱ６をオンオフすることにより、第２出力端子７２から出力される電流Ｉ２を調整する。なお、図３に示す電流ＩＬは、平滑インダクタ５０から出力される電流である。
【００３４】
そして、制御部８０は、第１フィードバック制御量に基づいて求めた位相シフト量Ｐｈ及びデューティによりＦＥＴＱ１〜Ｑ４をフィードバック制御する。また、制御部８０は、第２フィードバック制御量に基づいて求めたデューティＤｕによりＦＥＴＱ５、Ｑ６をフィードバック制御する。
【００３５】
以上のように、第１実施形態に係る多出力電源装置１は、絶縁型のトランス３０と、整流回路４０と、平滑インダクタ５０と、第１出力端子７１と、第２出力端子７２と、ＦＥＴＱ５と、ＦＥＴＱ６と、制御部８０とを備える。絶縁型のトランス３０は、交流電力の電圧を変圧する。整流回路４０は、トランス３０により変圧された交流電力を直流電力に整流する。平滑インダクタ５０は、整流回路４０により整流された直流電力を平滑する。第１出力端子７１は、平滑インダクタ５０により平滑された直流電力を出力する。第２出力端子７２は、第１出力端子７１とは異なる端子であり平滑インダクタ５０により平滑された直流電力を出力する。ＦＥＴＱ５は、平滑インダクタ５０と第１出力端子７１との間に設けられ平滑インダクタ５０から第１出力端子７１に出力される電流を調整する。ＦＥＴＱ６は、平滑インダクタ５０と第２出力端子７２との間に設けられ平滑インダクタ５０から第２出力端子７２に出力される電流を調整する。制御部８０は、ＦＥＴＱ５及びＦＥＴＱ６を制御する。
【００３６】
この構成により、多出力電源装置１は、絶縁型のトランス３０及び単一インダクタマルチ出力（ＳＩＭＯ）方式の回路により多出力の電源装置を構成することができる。これにより、多出力電源装置１は、第１及び第２出力端子７１、７２からそれぞれ異なる電圧の電力を出力することができるので、高圧の電源１０から複数の電源を適正に構成することができる。
【００３７】
また、従来の多出力電源装置は、例えば、絶縁型のＤＣ／ＤＣコンバータ及び降圧チョッパ回路により多出力の電源装置を構成している場合がある。これに対して、本発明に係る多出力電源装置１は、絶縁型のフルブリッジ回路２０及び単一インダクタマルチ出力（ＳＩＭＯ）方式の回路により多出力の電源装置を構成している。この構成により、本発明に係る多出力電源装置１は、従来の多出力電源装置と比較してスイッチング素子が増加する一方でインダクタ及びダイオードを削減することができる。これにより、本発明に係る多出力電源装置１は、体格が比較的大きなインダクタを削減することができるので、装置の大型化を抑制することができる。また、多出力電源装置１は、製造コストを削減することができる。
【００３８】
上記多出力電源装置１は、電源１０から供給される直流電力を変換した交流電力をトランス３０に出力するフルブリッジ回路２０を備える。制御部８０は、第１出力端子７１から出力される出力値と目標にする第１目標電圧Ｖｒｅｆ１との差分、及び、第２出力端子７２から出力される出力値と目標にする第２目標電圧Ｖｒｅｆ２との差分に応じた第１フィードバック制御量に基づいてフルブリッジ回路２０を制御する。この構成により、多出力電源装置１は、第１出力端子７１及び第２出力端子７２からそれぞれ出力される出力値の差分を考慮して第１フィードバック制御量を求めるので、一方側の出力端子から出力される出力値の差分に基づいて第１フィードバック制御量を求める場合と比較して、フルブリッジ回路２０から出力される電力を目標値に近づけることができる。
【００３９】
上記多出力電源装置１において、制御部８０は、第２出力端子７２から出力される出力値と目標にする第２目標電圧Ｖｒｅｆ２との差分に応じた第２フィードバック制御量に基づいて生成された矩形状のパルス信号Ｓ６によりＦＥＴＱ６を制御し、且つ、パルス信号Ｓ６を反転させたパルス信号Ｓ５によりＦＥＴＱ５を制御する。この構成により、多出力電源装置１は、相補関係のパルス信号を用いてＦＥＴＱ５、Ｑ６を制御するので、一方側の出力端子から出力される出力値の差分に応じた第２フィードバック制御量に基づいてフィードバック制御することができる。これにより、多出力電源装置１は、ＦＥＴＱ５、Ｑ６のフィードバック制御を簡素化することができる。
【００４０】
〔第１実施形態の変形例〕
次に、第１実施形態の変形例について説明する。図４は、第１実施形態の変形例に係る多出力電源装置１Ａの構成例を示す回路図である。多出力電源装置１Ａは、図４に示すように、センタタップ方式のトランス３０Ａ及び整流回路４０Ａを備える点で第１実施形態の多出力電源装置１とは異なる。整流回路４０Ａは、ダイオードｄ５、ｄ６を有している。トランス３０Ａは、２次巻線のセンタタップが平滑インダクタ５０に接続され、２次巻線の一端が整流回路４０Ａのダイオードｄ６のカソード端子に接続され、２次巻線の他端が整流回路４０Ａのダイオードｄ５のカソード端子に接続されている。ダイオードｄ５、ｄ６は、それぞれのアノード端子がグランドＧに接続されている。
【００４１】
トランス３０Ａは、フルブリッジ回路２０から出力された交流電力を降圧し、降圧した交流電力を整流回路４０Ａに出力する。整流回路４０Ａは、トランス３０Ａから出力された交流電力を直流電力に整流し、当該直流電力を平滑インダクタ５０に出力する。平滑インダクタ５０は、整流回路４０Ａから出力された直流電力を平滑し、平滑された直流電力をスイッチング部６０に出力する。スイッチング部６０は、平滑インダクタ５０から出力された直流電力の電流を調整する。このように、多出力電源装置１Ａは、センタタップ方式のトランス３０Ａを採用してもよい。
【００４２】
〔第２実施形態〕
次に、第２実施形態に係る多出力電源装置１Ｂについて説明する。図５は、第２実施形態に係る多出力電源装置１Ｂの構成例を示す回路図である。図６は、第２実施形態に係る多出力電源装置１Ｂの第１動作例を示す回路図である。図７は、第２実施形態に係る多出力電源装置１Ｂの第２動作例を示す回路図である。図８は、第２実施形態に係る多出力電源装置１Ｂの第３動作例を示す回路図である。図９は、第２実施形態に係る多出力電源装置１Ｂの第４動作例を示す回路図である。
【００４３】
第２実施形態に係る多出力電源装置１Ｂは、スナバ回路９０及び第４スイッチング素子としてのＦＥＴＱ１３を備える点で第１実施形態係る多出力電源装置１とは異なる。スナバ回路９０は、電力のサージ成分（サージ電力）を抑制する回路である。スナバ回路９０は、ダイオードｄ７、ｄ８と、蓄電素子としてのスナバコンデンサＣ４と、ＦＥＴＱ１１と、第３スイッチング素子としてのＦＥＴＱ１２と、平滑用のスナバインダクタＬとを含んで構成される。スナバ回路９０は、２次側のフルブリッジ回路（整流回路）４０ＢのＦＥＴＱ７〜Ｑ１０における寄生ダイオードの逆回復時間に起因して出力されるサージ電力をスナバコンデンサＣ４に蓄電することで、出力におけるサージ成分を抑制する。なお、ＦＥＴＱ７〜Ｑ１０は、例えば、Ｎチャネル型のＭＯＳＦＥＴである。スナバコンデンサＣ４は、電力を蓄電するコンデンサであり、ダイオードｄ７を介してトランス３０の２次巻線の一端側に接続される。また、スナバコンデンサＣ４は、ダイオードｄ８を介してトランス３０の２次巻線の他端側に接続される。
【００４４】
ＦＥＴＱ１１は、スナバコンデンサＣの負極側の端子と第２出力端子７２との間に設けられる。ＦＥＴＱ１１は、Ｎチャネル型のＭＯＳＦＥＴであり、ソース端子がスナバコンデンサＣの負極側の端子に接続され、ドレイン端子がスナバインダクタＬを介して第２出力端子７２に接続される。ＦＥＴＱ１１は、スナバコンデンサＣに蓄電されたサージ電力を第２出力端子７２に出力する際には制御部８０によりオフされる。ＦＥＴＱ１１は、スナバコンデンサＣにサージ電力を蓄電する際には制御部８０によりオンされる。
【００４５】
ＦＥＴＱ１２は、スナバコンデンサＣに蓄電されたサージ電力を第２出力端子７２に放電するものである。ＦＥＴＱ１２は、スナバコンデンサＣと第２出力端子７２との間に設けられる。ＦＥＴＱ１２は、Ｎチャネル型のＭＯＳＦＥＴであり、ドレイン端子がスナバコンデンサＣの正極側の端子に接続され、ソース端子がスナバインダクタＬを介して第２出力端子７２に接続される。ＦＥＴＱ１２は、制御部８０によりオンされ、スナバコンデンサＣに蓄電されたサージ電力を第２出力端子７２に出力し回生する。ＦＥＴＱ１２は、制御部８０によりオフされ、スナバコンデンサＣにサージ電力を蓄電する。
【００４６】
スナバインダクタＬは、出力コンデンサＣ３と共にスナバ平滑回路を構成する。スナバインダクタＬは、ＦＥＴＱ１２と第２出力端子７２との間に設けられる。スナバインダクタＬは、一端がＦＥＴＱ１２のソース端子に接続され、他端が第２出力端子７２に接続される。スナバ平滑回路は、スナバコンデンサＣから供給される電力を平滑して第２出力端子７２に出力する。
【００４７】
ＦＥＴＱ１３は、第１出力端子７１と第２出力端子７２との間に流れる電流を通電又は遮断するものである。ＦＥＴＱ１３は、第１出力端子７１とＦＥＴＱ１２との間に設けられている。ＦＥＴＱ１３は、Ｎチャネル型のＭＯＳＦＥＴであり、ドレイン端子が第１出力端子７１に接続され、ソース端子がＦＥＴＱ１２のドレイン端子に接続されている。ＦＥＴＱ１３は、制御部８０によりオンされ、第１出力端子７１と第２出力端子７２との間を通電する。ＦＥＴＱ１３は、制御部８０によりオフされ、第１出力端子７１と第２出力端子７２との間を遮断する。
【００４８】
スナバインダクタＬ、ＦＥＴＱ１２、及び、ＦＥＴＱ１３は、降圧チョッパ回路を構成する。降圧チョッパ回路は、ＦＥＴＱ１３をオンし、ＦＥＴＱ１２をスイッチング制御することにより、第１出力端子７１に接続されるバッテリから供給される電力の電圧を降圧して第２出力端子７２に接続されるバッテリに出力する。また、スナバインダクタＬ、ＦＥＴＱ１２、及び、ＦＥＴＱ１３は、昇圧チョッパ回路を構成する。昇圧チョッパ回路は、例えば、ＦＥＴＱ１３をオンし、ＦＥＴＱ１２をスイッチング制御することにより、第２出力端子７２に接続されるバッテリから供給される電力の電圧を昇圧して第１出力端子７１に接続されるバッテリに出力する。
【００４９】
次に、多出力電源装置１Ｂの動作例について説明する。多出力電源装置１Ｂは、図６に示すように、１次側から２次側に電力を供給し、第１出力端子７１及び第２出力端子７２にそれぞれ接続される各バッテリに電力を供給する。このとき、スナバ回路９０は、２次側のフルブリッジ回路４０Ｂの逆回復時間に起因して出力されるサージ電力を回生電力として第２出力端子７２に出力する。
【００５０】
多出力電源装置１Ｂは、図７に示すように、２次側から１次側に電力を供給し、１次側の電源１０に電力を供給する。このとき、スナバ回路９０は、２次側のフルブリッジ回路４０Ｂの逆回復時間に起因して出力されるサージ電力を回生電力として第２出力端子７２に出力する。
【００５１】
多出力電源装置１Ｂは、図８に示すように、上述の降圧チョッパ回路により、第１出力端子７１に接続されるバッテリから供給される電力の電圧を降圧して第２出力端子７２に接続されるバッテリに出力する。このとき、多出力電源装置１Ｂは、１次側から２次側に電力を供給しないので、２次側のフルブリッジ回路４０Ｂの逆回復時間に起因して出力されるサージ電力が発生しない。これにより、多出力電源装置１Ｂは、スナバ回路９０が動作しないので、当該スナバ回路９０の一部（スナバインダクタＬ及びＦＥＴＱ１２）を兼用して降圧チョッパ回路を構成することができる。
【００５２】
多出力電源装置１Ｂは、図９に示すように、上述の昇圧チョッパ回路により、第２出力端子７２に接続されるバッテリから供給される電力の電圧を昇圧して第１出力端子７１に接続されるバッテリに出力する。このとき、多出力電源装置１Ｂは、１次側から２次側に電力を供給しないので、２次側のフルブリッジ回路４０Ｂの逆回復時間に起因して出力されるサージ電力が発生しない。これにより、多出力電源装置１Ｂは、スナバ回路９０が動作しないので、当該スナバ回路９０の一部（スナバインダクタＬ及びＦＥＴＱ１２）を兼用して昇圧チョッパ回路を構成することができる。
【００５３】
以上のように、第２実施形態に係る多出力電源装置１Ｂは、スナバ回路９０と、ＦＥＴＱ１３とを備える。スナバ回路９０は、スナバコンデンサＣ４と、ＦＥＴＱ１２と、スナバインダクタＬを含んで構成される。スナバコンデンサＣ４は、フルブリッジ回路４０Ｂの逆回復時間に起因するサージ電力を蓄電する。ＦＥＴＱ１２は、スナバコンデンサＣ４に蓄電されたサージ電力を放電する。スナバインダクタＬは、ＦＥＴＱ１２と第２出力端子７２との間に設けられる。ＦＥＴＱ１３は、第１出力端子７１とＦＥＴＱ１２との間に設けられ、第１出力端子７１とＦＥＴＱ１２との間に流れる電流を通電又は遮断する。スナバインダクタＬ、ＦＥＴＱ１２、及び、ＦＥＴＱ１３は、降圧チョッパ回路及び昇圧チョッパ回路を構成する。降圧チョッパ回路は、第１出力端子７１から供給される電力の電圧を降圧して第２出力端子７２に出力する。昇圧チョッパ回路は、第２出力端子７２から供給される電力の電圧を昇圧して第１出力端子７１に出力する。
【００５４】
この構成により、多出力電源装置１Ｂは、スナバ回路９０の一部（スナバインダクタＬ及びＦＥＴＱ１２）を兼用して降圧チョッパ回路及び昇圧チョッパ回路を構成することができる。これにより、多出力電源装置１Ｂは、装置の大型化を抑制することができ、製造コストを削減することができる。多出力電源装置１Ｂは、第１出力端子７１と第２出力端子７２との間でも電力変換することができるので、電力変換のパターンを増やすことができ、商品力の高い電源装置を提供することができる。
【００５５】
なお、上記説明において、制御部８０は、第１出力電圧Ｖｏ１の差分と第２出力電圧Ｖｏ２の差分とを加算した合計の差分に対してＰＩ演算を行う例について説明したが、これに限定されず、ＰＩＤ演算等のその他の演算方法を適用してもよい。
【００５６】
制御部８０は、第２出力端子７２から出力される出力値と第２目標電圧Ｖｒｅｆ２の差分に応じた第２フィードバック制御量に基づいて生成された矩形状のパルス信号Ｓ６によりＦＥＴＱ６を制御し、且つ、パルス信号Ｓ６を反転させたパルス信号Ｓ５によりＦＥＴＱ５を制御する例について説明したが、これに限定されない。制御部８０は、例えば、第１出力端子７１から出力される出力値と第１目標電圧Ｖｒｅｆ１の差分に応じた第２フィードバック制御量に基づいて生成された矩形状のパルス信号Ｓ５によりＦＥＴＱ５を制御し、且つ、パルス信号Ｓ５を反転させたパルス信号Ｓ６によりＦＥＴＱ６を制御してもよい。
【００５７】
制御部８０は、ＤＳＰによりＦＥＴＱ１〜Ｑ４をフィードバック制御する例について説明したが、これに限定されず、アナログ回路によりＦＥＴＱ１〜Ｑ４をフィードバック制御してもよい。
【００５８】
ＦＥＴＱ１〜Ｑ１３は、Ｎチャネル型のＭＯＳＦＥＴである例について説明したが、これに限定されず、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等のその他のスイッチング素子であってもよい。
【００５９】
第２実施形態に係る多出力電源装置１Ｂは、センタタップ方式のトランスにより構成してもよい。
【符号の説明】
【００６０】
１、１Ａ、１Ｂ  多出力電源装置（電源装置）
１０  電源
２０  フルブリッジ回路（スイッチング回路）
３０、３０Ａ  トランス（変圧器）
４０、４０Ａ  整流回路
４０Ｂ  フルブリッジ回路（整流回路）
５０  平滑インダクタ
７１  第１出力端子
７２  第２出力端子
８０  制御部
９０  スナバ回路
Ｃ４  スナバコンデンサ（蓄電素子）
Ｌ  スナバインダクタ
Ｑ５  ＦＥＴ（第１スイッチング素子）
Ｑ６  ＦＥＴ（第２スイッチング素子）
Ｑ１２  ＦＥＴ（第３スイッチング素子）
Ｑ１３  ＦＥＴ（第４スイッチング素子）
Ｓ６  パルス信号（第１パルス信号）
Ｓ５  パルス信号（第２パルス信号）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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