(57)【要約】【課題】接合する際に位置ずれが生じても、第１電極と第２電極との間の接続抵抗を一定に保つことが可能な半導体装置を提供する。【解決手段】半導体装置は、第１面を有する第１半導体チップと、第２面を有する第２半導体チップとを備える。第１面には、第１方向及び第２方向において等間隔で離隔して位置する複数の第１パッドを含む第１電極が形成されている。第２面には、第１方向及び第２方向において等間隔で離隔して位置する複数の第２パッド含む第２電極が形成されている。第１パッド及び第２パッドは、平面視において、それぞれ同一の正方形形状を有している。複数の第１パッドは、第１ピッチで配列されている。複数の第２パッドは、第２ピッチで配列されている。第２ピッチは、第１ピッチと正方形形状の１辺の長さとの和に等しい。第１面と第２面とは、第１電極及び第２電極とが互いに電気的に接続されるように接合されている。【選択図】図１
2020088186.tif 000002
【特許請求の範囲】
【請求項１】
第１面を有する第１半導体チップと、
第２面を有する第２半導体チップとを備え、
前記第１面には、第１方向及び前記第１方向に直交する第２方向において等間隔で離隔して位置する複数の第１パッドを含む第１電極が形成されており、
前記第２面には、前記第１方向及び前記第２方向において等間隔で離隔して位置する複数の第２パッド含む第２電極が形成されており、
前記第１パッド及び前記第２パッドは、平面視において、それぞれ同一の正方形形状を有しており、
複数の前記第１パッドは、前記第１方向及び前記第２方向において第１ピッチで配列されており、
複数の前記第２パッドは、前記第１方向及び前記第２方向において第２ピッチで配列されており、
前記第２ピッチは、前記第１ピッチと前記正方形形状の１辺の長さとの和に等しく、
前記第１面と前記第２面とは、前記第１電極及び前記第２電極とが互いに電気的に接続されるように接合されている、半導体装置。
【請求項２】
前記第１電極は、平面視において、前記第１パッドを前記第１ピッチで正方格子状に配列することにより構成されている、請求項１に記載の半導体装置。
【請求項３】
前記第１ピッチは、前記正方形形状の１辺の長さの２倍である、請求項２に記載の半導体装置。
【請求項４】
前記第１ピッチは、前記正方形形状の１辺の長さの２倍よりも短い、請求項２に記載の半導体装置。
【請求項５】
前記第１ピッチは、前記正方形形状の１辺の長さの２倍よりも長い、請求項２に記載の半導体装置。
【請求項６】
前記第２方向において奇数番目に位置する前記第１パッドの列は、前記第２方向において偶数番目に位置する前記第１パッドの列から前記第１方向においてずれた位置に配置されている、請求項１に記載の半導体装置。
【請求項７】
前記第１半導体チップの内部には、抵抗素子が形成されており、
前記抵抗素子は、前記第１電極に電気的に接続されている、請求項１に記載の半導体装置。
【請求項８】
第１面を有する第１半導体チップと、
第２面を有する第２半導体チップとを備え、
前記第１面には、第１方向及び前記第１方向に直交する第２方向において等間隔で離隔して位置する複数の第１パッドを含む第１電極が形成されており、
前記第２面には、複数の第２パッド、第３パッド、第４パッド及び第５パッドを含む第２電極が形成されており、
前記第１パッドの数は、（２Ｎ＋２）２個（Ｎ：自然数）であり、
前記第２パッドの数、前記第３パッドの数、前記第４パッドの数及び前記第４パッドの数は、それぞれＮ２個であり、
前記第１パッド、前記第２パッド、前記第３パッド、前記第４パッド及び前記第５パッドは、平面視において、それぞれ同一の正方形形状を有しており、
複数の前記第１パッドは、前記第１方向及び前記第２方向において第１ピッチで配列されており、
前記第２電極は、平面視において、第１正方形領域と、前記第１方向において前記第１正方形領域と隣接する第２正方形領域と、前記第２方向において前記第１正方形領域と隣接する第３正方形領域と、前記第２方向において前記第２正方形領域と隣接するとともに前記第１方向において前記第３正方形領域と隣接する第４正方形領域からなり、
前記第１正方形領域内、前記第２正方形領域内、前記第３正方形領域内及び前記第４正方形領域内においては、それぞれ、Ｎ２個の前記第２パッド、Ｎ２個の前記第３パッド、Ｎ２個の前記第４パッド及びＮ２個の前記第５パッドが、平面視において前記第１ピッチで前記第１方向及び前記第２方向において等間隔で配列されており、
最も前記第３パッド側にある前記第２パッドと最も前記第２パッド側にある前記第３パッドとの間の前記第１方向におけるピッチ、最も前記第４パッド側にある前記第２パッドと最も前記第２パッド側にある前記第４パッドとの間の前記第２方向におけるピッチ、最も前記第５パッド側にある前記第３パッドと最も前記第３パッド側にある前記第５パッドとの間の前記第２方向におけるピッチ及び最も前記第５パッド側にある前記第４パッドと最も前記第４パッド側にある前記第５パッドとの間の前記第１方向におけるピッチは、第３ピッチとなっており、
前記第１ピッチは、前記正方形形状の１辺の長さの２倍であり、
前記第３ピッチは、前記正方形形状の１辺の長さの３倍であり、
前記第１面と前記第２面とは、前記第１電極及び前記第２電極が互いに電気的に接続されるように接合されている、半導体装置。
【請求項９】
第１面を有する第１半導体チップと、
第２面を有する第２半導体チップとを備え、
前記第１面には、第１方向及び前記第１方向に直交する第２方向において等間隔で離隔して位置する複数の第１パッドを含む第１電極が形成されており、
前記第２面には、第２パッド、第３パッド、第４パッド及び第５パッドを含む第２電極が形成されており、
前記第１パッドは、平面視において、所定のピッチで配列されており、
前記第３パッドを前記第１方向に沿って前記ピッチに等しい距離だけ前記第２パッドに向かって平行移動させ、前記第４パッドを前記第２方向に沿って前記ピッチに等しい距離だけ前記第２パッドに向かって平行移動させ、かつ、前記第５パッドを前記第１方向に沿って前記ピッチに等しい距離だけ前記第２パッドに向かって平行移動させるとともに、前記第２方向に沿って前記ピッチに等しい距離だけ前記第２パッドに向かって平行移動させた場合、前記第２パッド、前記第３パッド、前記第４パッド及び前記第５パッドを組み合わせた形状は、平面視において、正方形形状となり、
前記第１パッド、前記第２パッド、前記第３パッド、前記第４パッド及び前記第５パッドの面積は、互いに等しく、
前記第１面と前記第２面とは、前記第１電極及び前記第２電極とが互いに電気的に接続されるように接合されている、半導体装置。
【請求項１０】
第１面に第１層間絶縁膜が形成された第１半導体ウェハを準備する工程と、
前記第１面に複数の第１パッドを含む第１電極を形成する工程と、
第２面に第２層間絶縁膜が形成された第２半導体ウェハを準備する工程と、
前記第２面に第２パッド、第３パッド、第４パッド及び第５パッドを含む第２電極を形成する工程と、
前記第１電極及び前記第２電極とが互いに電気的に接続されるように、前記第１面と前記第２面とを接合する工程とを備え、
前記第１電極を形成する工程は、前記第１パッドを構成する材料が埋め込まれる複数の第１溝を前記第１層間絶縁膜中に形成する工程と、
前記第１溝に前記第１パッドを構成する材料を埋め込む工程と、
前記第１溝からはみ出した前記第１パッドを構成する材料を第１ＣＭＰで除去する工程とを有しており、
前記第２電極を形成する工程は、前記第２パッド、前記第３パッド、前記第４パッド及び前記第５パッドを構成する材料が埋め込まれる第２溝を前記第２層間絶縁膜中に形成する工程と、
前記第２溝に前記第２パッド、前記第３パッド、前記第４パッド及び前記第５パッドを構成する材料を埋め込む工程と、
前記第２溝からはみ出した前記第２パッド、前記第３パッド、前記第４パッド及び前記第５パッドを構成する材料を第２ＣＭＰで除去する工程とを有しており、
前記第１ＣＭＰ及び前記第２ＣＭＰにおける加工条件は、同一であり、
前記第１パッド、前記第２パッド、前記第３パッド、前記第４パッド及び前記第５パッドは、平面視において、それぞれ同一の正方形形状を有しており、
前記第１電極は、平面視において、複数の前記第１パッドを、平面視において第１ピッチで第１方向及び前記第１方向に直交する第２方向において等間隔で離隔して配列することにより構成されており、
前記第２電極は、前記第２パッド、前記第３パッド、前記第４パッド及び前記第５パッドを、平面視において第２ピッチで前記第１方向及び前記第２方向において等間隔で離隔して配列することにより構成されており、
前記第２ピッチは、前記第１ピッチと前記正方形形状の１辺の長さとの和に等しい、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
非特許文献１（Soon-Wook  Kim外8名、Ultra-fine  Pitch  3D  Integration  Using  Face-to-Face  Hybrid  Wafer  Bonding  Combined  with  a  Via-Middle  Through-Silicon-Via  Process、2016  IEEE  66th  Electronic Components  and  Technology  Conference、第1179頁〜第1185頁）には、第１半導体チップと、第２半導体チップとを有する半導体装置が記載されている。第１半導体チップは、第１面を有している。第２半導体チップは、第２面を有している。第１面には、複数の第１パッドが形成されている。複数の第１パッドは、第１電極を構成している。第２面には、複数の第２パッドが形成されている。複数の第２パッドは、第２電極を構成している。
【０００３】
第１パッド及び第２パッドは、平面視において、正方形形状を有している。第２パッドの大きさ（平面視における面積）は、第１パッドの大きさ（平面視における面積）よりも小さくなっている。
【０００４】
第１パッドの形成においては、第１に、第１半導体チップの最上層にある層間絶縁膜中に溝が形成される。第１パッドの形成においては、第２に、第１パッドを構成する材料が当該溝中に埋め込まれる。第１パッドの形成においては、第３に、当該溝からはみ出した第１パッドを構成する材料が、ＣＭＰ（Chemical  Mechanical  Polishing）により除去される。第２パッドの形成も、第１パッドの形成と同様に行われる。
【０００５】
第１面と第２面とは、互いに接合されている。これにより、第１電極及び第２電極は、互いに電気的に接続され、第１半導体チップと第２半導体チップとの間で電気信号が伝達されることになる。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Soon-Wook  Kim外8名、Ultra-fine  Pitch  3D  Integration  Using  Face-to-Face  Hybrid  Wafer  Bonding  Combined  with  a  Via-Middle  Through-Silicon-Via  Process、2016  IEEE  66th  Electronic Components  and  Technology  Conference、第1179頁〜第1185頁
【発明の概要】
【発明が解決しようとする課題】
【０００７】
非特許文献１に記載の半導体装置においては、第２パッドの大きさが第１パッドの大きさよりも小さくなっているため、第１面及び第２面を互いに接合する際に第１半導体チップ及び第２半導体チップに位置ずれが生じたとしても、第１電極と第２電極との間の接続抵抗は一定に保たれる。
【０００８】
しかしながら、非特許文献１に記載の半導体装置においては、第１パッドを形成する際のＣＭＰ及び第２パッドを形成する際のＣＭＰに、それぞれ異なる処理条件を適用する必要がある。第１パッドの大きさと第２パッドの大きさとが異なる場合、ＣＭＰの際のディシングの生じやすさの程度が異なるからである。
【０００９】
その他の課題及び新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施形態に係る半導体装置は、第１面を有する第１半導体チップと、第２面を有する第２半導体チップとを備える。第１面には、第１方向及び第１方向に直交する第２方向において等間隔で離隔して位置する複数の第１パッドを含む第１電極が形成されている。第２面には、第１方向及び第２方向において等間隔で離隔して位置する複数の第２パッド含む第２電極が形成されている。第１パッド及び第２パッドは、平面視において、それぞれ同一の正方形形状を有している。複数の第１パッドは、第１方向及び第２方向において第１ピッチで配列されている。複数の第２パッドは、第１方向及び第２方向において第２ピッチで配列されている。第２ピッチは、第１ピッチと正方形形状の１辺の長さとの和に等しい。第１面と第２面とは、第１電極及び第２電極とが互いに電気的に接続されるように接合されている。
【発明の効果】
【００１１】
一実施形態に係る半導体装置によると、第１面と第２面とを接合する際に位置ずれが生じても、第１面に対するＣＭＰの処理条件と第２面に対するＣＭＰの処理条件を大きく変えることなく第１電極と第２電極との間の接続抵抗を一定に保つことが可能になる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態に係る半導体装置の断面図である。
【図２】第１実施形態における第１半導体チップＣＨＰ１の上面図である。
【図３】図２のＩＩＩ−ＩＩＩにおける断面図である。
【図４】第１実施形態の第１変形例での第１半導体チップＣＨＰ１の上面図である。
【図５】第１実施形態の第２変形例での第１半導体チップＣＨＰ１の上面図である。
【図６】第１実施形態の第３変形例での第１半導体チップＣＨＰ１の上面図である。
【図７】第１実施形態における第２半導体チップＣＨＰ２の上面図である。
【図８】図７のＶＩＩＩ−ＶＩＩＩにおける断面図である。
【図９】第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図１０】第１半導体ウェハ準備工程Ｓ１０における詳細な工程図である。
【図１１】抵抗素子形成工程Ｓ１０ｂにおける第１半導体ウェハの断面図である。
【図１２】第１層間絶縁膜形成工程Ｓ１０ｃにおける第１半導体ウェハの断面図である。
【図１３】コンタクトプラグ形成工程Ｓ１０ｄにおける第１半導体ウェハの断面図である。
【図１４】第２層間絶縁膜形成工程Ｓ１０ｅにおける第１半導体ウェハの断面図である。
【図１５】第１配線形成工程Ｓ１０ｆにおける第１半導体ウェハの断面図である。
【図１６】第３層間絶縁膜形成工程Ｓ１０ｇにおける第１半導体ウェハの断面図である。
【図１７】第２配線形成工程Ｓ１０ｈにおける第１半導体ウェハの断面図である。
【図１８】第４層間絶縁膜形成工程Ｓ１０ｉにおける第１半導体ウェハの断面図である。
【図１９】第３配線形成工程Ｓ１０ｊにおける第１半導体ウェハの断面図である。
【図２０】第５層間絶縁膜形成工程Ｓ１０ｋにおける第１半導体ウェハの断面図である。
【図２１】第２半導体ウェハ準備工程Ｓ２０における詳細な工程図である。
【図２２】第１層間絶縁膜形成工程Ｓ２０ｂにおける第２半導体ウェハの断面図である。
【図２３】第２層間絶縁膜形成工程Ｓ２０ｃにおける第２半導体ウェハの断面図である。
【図２４】第１配線形成工程Ｓ２０ｄにおける第２半導体ウェハの断面図である。
【図２５】第３層間絶縁膜形成工程Ｓ２０ｅにおける第２半導体ウェハの断面図である。
【図２６】第２配線形成工程Ｓ２０ｆにおける第２半導体ウェハの断面図である。
【図２７】第４層間絶縁膜形成工程Ｓ２０ｇにおける第２半導体ウェハの断面図である。
【図２８】第３配線形成工程Ｓ２０ｈにおける第２半導体ウェハの断面図である。
【図２９】第５層間絶縁膜形成工程Ｓ２０ｉにおける第２半導体ウェハの断面図である。
【図３０】比較例に係る半導体装置の構成を示す模式図である。
【図３１】第１実施形態に係る半導体装置の効果を説明するための模式図である。
【図３２】第２実施形態における第１半導体チップＣＨＰ１の上面図である。
【図３３】第２実施形態における第２半導体チップＣＨＰ２の上面図である。
【図３４】第２実施形態の変形例での第１半導体チップＣＨＰ１の上面図である。
【図３５】第２実施形態に係る半導体装置の効果を説明するための模式的図である。
【図３６】第２実施形態の変形例に係る半導体装置の効果を説明するための模式図である。
【図３７】第３実施形態における第１電極ＥＬ１及び第２電極ＥＬ２の位置関係を示す模式図である。
【図３８】第３実施形態の第１変形例における第１電極ＥＬ１及び第２電極ＥＬ２の位置関係を示す模式図である。
【図３９】第３実施形態の第２変形例における第１電極ＥＬ１及び第２電極ＥＬ２の位置関係を示す模式図である。
【図４０】第３実施形態の第３変形例における第１電極ＥＬ１及び第２電極ＥＬ２の位置関係を示す模式図である。
【発明を実施するための形態】
【００１３】
実施形態の詳細を、図面を参照しながら説明する。以下の図面においては、同一又は相当する部分に同一の参照符号を付し、重複する説明は繰り返さない。
【００１４】
（第１実施形態に係る半導体装置の構成）
以下に、第１実施形態に係る半導体装置の構成を説明する。
【００１５】
＜第１実施形態に係る半導体装置の全体構造＞
図１に示されるように、第１実施形態に係る半導体装置は、第１半導体チップＣＨＰ１と、第２半導体チップＣＨＰ２とを有している。
【００１６】
第１半導体チップＣＨＰ１、表面ＦＳ１（第１面）と、裏面ＢＳ１とを有している。裏面ＢＳ１は、表面ＦＳ１の反対面である。第２半導体チップＣＨＰ２は、表面ＦＳ２（第２面）と、裏面ＢＳ２とを有している。裏面ＢＳ２は、表面ＦＳ２の反対面である。表面ＦＳ１と表面ＦＳ２とは、互いに接合されている。これにより、後述する第１電極ＥＬ１及び第２電極ＥＬ２が互いに電気的に接続されることになる。
【００１７】
＜第１半導体チップの構造＞
図２及び図３に示されるように、第１半導体チップＣＨＰ１は、基板ＳＵＢ１と、抵抗素子Ｒと、コンタクトプラグＣＰ１と、層間絶縁膜ＩＬＤ１〜層間絶縁膜ＩＬＤ５と、配線ＷＬ１〜配線ＷＬ３と、ビアプラグＶＰ１と、第１パッドＰＤ１とを有している。第１パッドＰＤ１の数は、複数である。
【００１８】
基板ＳＵＢ１は、例えば単結晶のシリコン（Ｓｉ）で形成されている。基板ＳＵＢ１上には、抵抗素子Ｒが形成されている。抵抗素子Ｒは、例えば不純物がドープされた多結晶のシリコンで形成されている。抵抗素子Ｒは、例えば、基板ＳＵＢ１の表面に形成された素子分離膜ＩＳＬ１上に配置されている。抵抗素子Ｒは、ペア抵抗を構成する抵抗素子の１つであってもよい。素子分離膜ＩＳＬ１は、例えばＳＴＩ（Shallow  Trench  Isolation）構造を有している。
【００１９】
なお、図示されていないが、第１半導体チップＣＨＰ１は、基板ＳＵＢ１に形成されたソース領域、ドレイン領域及びウェル領域と、ソース領域及びドレイン領域に挟み込まれたウェル領域の部分上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とで構成されたトランジスタを有している。
【００２０】
基板ＳＵＢ１上には、抵抗素子Ｒを覆うように層間絶縁膜ＩＬＤ１が形成されている。層間絶縁膜ＩＬＤ１は、例えばシリコン酸化物（ＳｉＯ２）で形成されている。層間絶縁膜ＩＬＤ１中には、コンタクトプラグＣＰ１が形成されている。より具体的には、コンタクトプラグＣＰ１は、層間絶縁膜ＩＬＤ１中に形成されたコンタクトホールに埋め込まれている。コンタクトプラグＣＰ１は、抵抗素子Ｒに電気的に接続されている。コンタクトプラグＣＰ１は、例えばタングステン（Ｗ）で形成されている。
【００２１】
層間絶縁膜ＩＬＤ１上には、層間絶縁膜ＩＬＤ２が形成されている。層間絶縁膜ＩＬＤ２は、例えばシリコン酸化物で形成されている。層間絶縁膜ＩＬＤ２中には、配線ＷＬ１が形成されている。より具体的には、配線ＷＬ１は、層間絶縁膜ＩＬＤ２中に形成された配線溝に埋め込まれている。配線ＷＬ１は、例えば銅（Ｃｕ）又は銅合金で形成されている。配線ＷＬ１は、コンタクトプラグＣＰ１に電気的に接続されている。
【００２２】
層間絶縁膜ＩＬＤ２上には、層間絶縁膜ＩＬＤ３が形成されている。層間絶縁膜ＩＬＤ３は、例えばシリコン酸化物で形成されている。層間絶縁膜ＩＬＤ３中には、配線ＷＬ２が形成されている。配線ＷＬ２は、配線部ＷＬ２ａと、ビア部ＷＬ２ｂとを有している。配線部ＷＬ２ａ及びビア部ＷＬ２ｂは、それぞれ、層間絶縁膜ＩＬＤ３中に形成された配線溝及びビア溝に埋め込まれている。配線ＷＬ２は、例えば銅又は銅合金で形成されている。配線ＷＬ２は、配線ＷＬ１に電気的に接続されている。
【００２３】
層間絶縁膜ＩＬＤ３上には、層間絶縁膜ＩＬＤ４が形成されている。層間絶縁膜ＩＬＤ４は、例えばシリコン酸化物で形成されている。層間絶縁膜ＩＬＤ４中には、配線ＷＬ３が形成されている。配線ＷＬ３は、配線部ＷＬ３ａと、ビア部ＷＬ３ｂとを有している。配線部ＷＬ３ａ及びビア部ＷＬ３ｂは、それぞれ、層間絶縁膜ＩＬＤ４中に形成された配線溝及びビア溝に埋め込まれている。配線ＷＬ３は、例えば銅又は銅合金で形成されている。配線ＷＬ３は、配線ＷＬ２に電気的に接続されている。
【００２４】
層間絶縁膜ＩＬＤ４上には、層間絶縁膜ＩＬＤ５が形成されている。層間絶縁膜ＩＬＤ５は、例えばシリコン酸化物で形成されている。層間絶縁膜ＩＬＤ５中には、ビアプラグＶＰ１及び第１パッドＰＤ１が形成されている。ビアプラグＶＰ１は、層間絶縁膜ＩＬＤ５中に形成されたビア溝に埋め込まれている。ビアプラグＶＰ１は、配線ＷＬ３に電気的に接続されている。
【００２５】
第１パッドＰＤ１は、層間絶縁膜ＩＬＤ５中に形成された配線溝に埋め込まれている。第１パッドＰＤ１及びビアプラグＶＰ１は、一体に形成されている。ビアプラグＶＰ１及び第１パッドＰＤ１は、例えば銅又は銅合金で形成されている。第１パッドＰＤ１の上面は、表面ＦＳ１の一部を構成している。すなわち、第１パッドＰＤ１は、表面ＦＳ１に形成されている。
【００２６】
第１電極ＥＬ１は、第１方向ＤＲ１に沿って配列された第１パッドＰＤ１の列（以下においては、「第１パッドＰＤ１の列」という）を、第２方向ＤＲ２に沿って複数本配列することにより構成されている。第２方向ＤＲ２は、第１方向ＤＲ１と直交している。
【００２７】
第１方向ＤＲ１において互いに隣り合う２つの第１パッドＰＤ１の間のピッチ及び第２方向ＤＲ２において互いに隣り合う２本の第１パッドＰＤ１の列の間のピッチは、互いに等しくなっている（このピッチを、以下においては「第１ピッチＰ１」という）。すなわち、第１パッドＰＤ１は、第１方向ＤＲ１及び第２方向ＤＲ２において等間隔で離隔して配置されている。
【００２８】
「第１方向ＤＲ１において互いに隣り合う２つの第１パッドＰＤ１の間のピッチ」は、第１方向ＤＲ１において互いに隣り合う２つの第１パッドＰＤ１の平面視における中央の間の距離である。「第２方向ＤＲ２において互いに隣り合う２本の第１パッドＰＤ１の列の間のピッチ」は、ある列に属する第１パッドＰＤ１の平面視における中央と第２方向ＤＲ２において当該列に隣り合う列に属する第１パッドＰＤ１の平面視における中央との間の、第２方向ＤＲ２における距離である。
【００２９】
第１パッドＰＤ１は、平面視において、第１ピッチＰ１で正方格子状に配列されていることが好ましい。第１ピッチＰ１は、第１パッドＰＤ１の正方形形状の１辺の長さを長さＬとした場合に、長さＬの２倍であることが好ましい。第１ピッチＰ１は、図４に示されるように、長さＬの２倍を超えていてもよい。また、第１ピッチＰ１は、図５に示されるように、長さＬの２倍未満であってもよい。
【００３０】
第１パッドＰＤ１は、正方格子状に配列されていなくてもよい。例えば、図６に示されるように、第２方向ＤＲ２において奇数番目にある第１パッドＰＤ１の列は、第２方向ＤＲ２において偶数番目にある第２パッドＰＤ２の列と第１方向ＤＲ１においてずれた位置に配置されていてもよい。
【００３１】
第１パッドＰＤ１は、平面視において、正方形形状を有している。この正方形形状は、第１方向ＤＲ１に平行な一対の辺と、第２方向ＤＲ２に平行な一対の辺から構成されている。第１パッドＰＤ１は、第１方向ＤＲ１における幅と第２方向ＤＲ２における幅とが互いに等しい場合、「正方形形状」を有していることになる。
【００３２】
このことを別の観点からいえば、第１パッドＰＤ１の平面視における角部が丸まっていたとしても（第１パッドＰＤ１の平面視における形状が角丸正方形であったとしても）、「第１パッドＰＤ１が平面視において正方形形状を有している」に含まれる。
【００３３】
＜第２半導体チップの構造＞
図７及び図８に示されるように、第２半導体チップＣＨＰ２は、基板ＳＵＢ２と、層間絶縁膜ＩＬＤ６〜層間絶縁膜ＩＬＤ１０と、配線ＷＬ４〜配線ＷＬ６と、ビアプラグＶＰ２と、第２パッドＰＤ２、第３パッドＰＤ３、第４パッドＰＤ４及び第５パッドＰＤ５とを有している。
【００３４】
基板ＳＵＢ２は、例えば単結晶のシリコンで形成されている。なお、図示されていないが、第２半導体チップＣＨＰ２は、基板ＳＵＢ２に形成されたソース領域、ドレイン領域及びウェル領域と、ソース領域及びドレイン領域に挟み込まれたウェル領域の部分上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とで構成されたトランジスタを有している。
【００３５】
基板ＳＵＢ２上には、層間絶縁膜ＩＬＤ６が形成されている。層間絶縁膜ＩＬＤ６上には、層間絶縁膜ＩＬＤ７が形成されている。層間絶縁膜ＩＬＤ６及び層間絶縁膜ＩＬＤ７は、例えばシリコン酸化物で形成されている。
【００３６】
層間絶縁膜ＩＬＤ７中には、配線ＷＬ４が形成されている。より具体的には、配線ＷＬ４は、層間絶縁膜ＩＬＤ７中に形成された配線溝に埋め込まれている。配線ＷＬ４は、例えば銅又は銅合金で形成されている。
【００３７】
層間絶縁膜ＩＬＤ７上には、層間絶縁膜ＩＬＤ８が形成されている。層間絶縁膜ＩＬＤ８は、例えばシリコン酸化物で形成されている。層間絶縁膜ＩＬＤ８中には、配線ＷＬ５が形成されている。配線ＷＬ５は、配線部ＷＬ５ａと、ビア部ＷＬ５ｂとを有している。配線部ＷＬ５ａ及びビア部ＷＬ５ｂは、それぞれ、層間絶縁膜ＩＬＤ８中に形成された配線溝及びビア溝に埋め込まれている。配線ＷＬ５は、例えば銅又は銅合金で形成されている。配線ＷＬ５は、配線ＷＬ４に電気的に接続されている。
【００３８】
層間絶縁膜ＩＬＤ８上には、層間絶縁膜ＩＬＤ９が形成されている。層間絶縁膜ＩＬＤ９は、例えばシリコン酸化物で形成されている。層間絶縁膜ＩＬＤ９中には、配線ＷＬ６が形成されている。配線ＷＬ６は、配線部ＷＬ６ａと、ビア部ＷＬ６ｂとを有している。配線部ＷＬ６ａ及びビア部ＷＬ６ｂは、それぞれ、層間絶縁膜ＩＬＤ９中に形成された配線溝及びビア溝に埋め込まれている。配線ＷＬ６は、例えば銅又は銅合金で形成されている。配線ＷＬ６は、配線ＷＬ５に電気的に接続されている。
【００３９】
層間絶縁膜ＩＬＤ９上には、層間絶縁膜ＩＬＤ１０が形成されている。層間絶縁膜ＩＬＤ１０は、例えばシリコン酸化物で形成されている。層間絶縁膜ＩＬＤ１０中には、ビアプラグＶＰ２及び第２パッドＰＤ２が形成されている。ビアプラグＶＰ２は、層間絶縁膜ＩＬＤ１０中に形成されたビア溝に埋め込まれている。ビアプラグＶＰ２は、配線ＷＬ６に電気的に接続されている。
【００４０】
第２パッドＰＤ２〜第５パッドＰＤ５は、層間絶縁膜ＩＬＤ１０中に形成された配線溝に埋め込まれている。第２パッドＰＤ２〜第５パッドＰＤ５は、それぞれ、ビアプラグＶＰ２と一体に形成されている。第２パッドＰＤ２〜第５パッドＰＤ５及びビアプラグＶＰ２は、例えば銅又は銅合金で形成されている。第２パッドＰＤ２〜第５パッドＰＤ５の上面、第は、表面ＦＳ２の一部を構成している。すなわち、第２パッドＰＤ２〜第５パッドＰＤ５は、表面ＦＳ２に形成されている。
【００４１】
第２電極ＥＬ２は、第２パッドＰＤ２〜第５パッドを第１方向ＤＲ１及び第２方向ＤＲ２において等間隔で離隔して配列することにより、構成されている。より具体的には、第２電極ＥＬ２は、平面視において第２パッドＰＤ２〜第５パッドＰＤ５を第２ピッチＰ２で正方格子状に配列することにより、構成されている。第２ピッチＰ２は、第１ピッチＰ１よりも大きい。具体的には、第２ピッチＰ２は、第１ピッチＰ１と長さＬとの和に等しい。なお、第３パッドＰＤ３は、第１方向ＤＲ１において、第２パッドＰＤ２と隣り合っており、第４パッドＰＤ４は、第２方向ＤＲ２において、第２パッドＰＤ２と隣り合っている。第５パッドＰＤ５は、第１方向ＤＲ１において第４パッドＰＤ４と隣り合っているとともに、第２方向ＤＲ２において第３パッドＰＤ３と隣り合っている。
【００４２】
第２パッドＰＤ２〜第５パッドＰＤ５は、平面視において、第１パッドＰＤ１と同一の正方形形状を有している。このことを別の観点からいえば、第２パッドＰＤ２〜第５パッドＰＤ５の平面視における面積は、第１パッドＰＤ１の平面視における面積と等しくなっている。
【００４３】
なお、第２パッドＰＤ２の平面視における角部が丸まっていたとしても（第２パッドＰＤ２の平面視における形状が角丸正方形であったとしても）、「第２パッドＰＤ２が平面視において正方形形状を有している」に含まれることは、第１パッドＰＤ１に関して説明したとおりである。
【００４４】
（第１実施形態に係る半導体装置の製造方法）
以下に、実施形態に係る半導体装置の製造方法を説明する。図９に示されるように、実施形態に係る半導体装置の製造方法は、第１半導体ウェハ準備工程Ｓ１０と、第２半導体ウェハ準備工程Ｓ２０と、接合工程Ｓ３０と、ダイシング工程Ｓ４０とを有している。
【００４５】
図１０に示されるように、第１半導体ウェハ準備工程Ｓ１０は、半導体基板準備工程Ｓ１０ａと、抵抗素子形成工程Ｓ１０ｂと、第１層間絶縁膜形成工程Ｓ１０ｃと、コンタクトプラグ形成工程Ｓ１０ｄとを有している。第１半導体ウェハ準備工程Ｓ１０は、第２層間絶縁膜形成工程Ｓ１０ｅと、第１配線形成工程Ｓ１０ｆと、第３層間絶縁膜形成工程Ｓ１０ｇと、第２配線形成工程Ｓ１０ｈと、第４層間絶縁膜形成工程Ｓ１０ｉと、第３配線形成工程Ｓ１０ｊと、第５層間絶縁膜形成工程Ｓ１０ｋと、第１パッド形成工程Ｓ１０ｌとをさらに有している。
【００４６】
図１１に示されるように、抵抗素子形成工程Ｓ１０ｂにおいては、抵抗素子Ｒが形成される。抵抗素子Ｒの形成は、例えば、基板ＳＵＢ１上に抵抗素子Ｒを構成する材料をＣＶＤ（Chemical  Vapor  Deposition）で成膜するとともに、成膜された抵抗素子Ｒを構成する材料をフォトリソグラフィ及びエッチングを用いてパターンニングすることにより行われる。
【００４７】
図１２に示されるように、第１層間絶縁膜形成工程Ｓ１０ｃにおいては、層間絶縁膜ＩＬＤ１が形成される。層間絶縁膜ＩＬＤ１の形成は、例えば、ＣＶＤで層間絶縁膜ＩＬＤ１を構成する材料を成膜するとともに、成膜された層間絶縁膜ＩＬＤ１を構成する材料をＣＭＰ（Chemical  Mechanical  Polishing）で平坦化することにより行われる。
【００４８】
図１３に示されるように、コンタクトプラグ形成工程Ｓ１０ｄにおいては、コンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１の形成においては、第１に、層間絶縁膜ＩＬＤ１中にコンタクトホールが形成される。コンタクトホールの形成は、異方性のエッチング処理により行われる。コンタクトプラグＣＰ１の形成においては、第２に、コンタクトプラグＣＰ１を構成する材料が、例えばＣＶＤで当該コンタクトホールに埋め込まれる。コンタクトプラグＣＰ１の形成においては、第３に、当該コンタクトホールからはみ出したコンタクトプラグＣＰ１を構成する材料が、例えばＣＭＰで除去される。
【００４９】
図１４に示されるように、第２層間絶縁膜形成工程Ｓ１０ｅにおいては、層間絶縁膜ＩＬＤ２が形成される。層間絶縁膜ＩＬＤ２の形成は、例えばＣＶＤで層間絶縁膜ＩＬＤ２を構成する材料を成膜することにより行われる。
【００５０】
図１５に示されるように、第１配線形成工程Ｓ１０ｆにおいては、配線ＷＬ１が形成される。配線ＷＬ１の形成は、例えばシングルダマシン法で行われる。すなわち、配線ＷＬ１の形成においては、第１に、層間絶縁膜ＩＬＤ２中に配線溝が形成される。配線溝の形成は、異方性のエッチング処理により行われる。配線ＷＬ１の形成においては、第２に、配線ＷＬ１を構成する材料が、当該配線溝に電解めっき等で埋め込まれる。配線ＷＬ１の形成においては、第３に、当該配線溝からはみ出した配線ＷＬ１を構成する材料が、ＣＭＰ等で除去される。
【００５１】
図１６に示されるように、第３層間絶縁膜形成工程Ｓ１０ｇにおいては、層間絶縁膜ＩＬＤ３が形成される。層間絶縁膜ＩＬＤ３の形成は、例えばＣＶＤで層間絶縁膜ＩＬＤ３を構成する材料を成膜することにより行われる。
【００５２】
図１７に示されるように、第２配線形成工程Ｓ１０ｈにおいては、配線ＷＬ２が形成される。配線ＷＬ２の形成は、デュアルダマシン法で行われる。すなわち、配線ＷＬ２の形成においては、第１に、層間絶縁膜ＩＬＤ３中に配線溝及びビア溝が形成される。配線ＷＬ２の形成においては、第２に、配線ＷＬ２を構成する材料が、当該配線溝及び当該ビア溝に電解めっき等で埋め込まれる。配線ＷＬ３の形成においては、第３に、当該配線溝からはみ出した配線ＷＬ２を構成する材料が、ＣＭＰ等で除去される。
【００５３】
図１８に示されるように、第４層間絶縁膜形成工程Ｓ１０ｉにおいては、層間絶縁膜ＩＬＤ４が形成される。層間絶縁膜ＩＬＤ４の形成は、例えばＣＶＤで層間絶縁膜ＩＬＤ４を構成する材料を成膜することにより行われる。
【００５４】
図１９に示されるように、第３配線形成工程Ｓ１０ｊにおいては、配線ＷＬ３の形成が行われる。配線ＷＬ３の形成は、例えばデュアルダマシン法で行われる。
【００５５】
図２０に示されるように、第５層間絶縁膜形成工程Ｓ１０ｋにおいては、層間絶縁膜ＩＬＤ５が形成される。層間絶縁膜ＩＬＤ５の形成は、例えばＣＶＤで層間絶縁膜ＩＬＤ５を構成する材料を成膜することにより行われる。
【００５６】
第１パッド形成工程Ｓ１０ｌにおいては、ビアプラグＶＰ１及び第１パッドＰＤ１の形成が行われる。ビアプラグＶＰ１及び第１パッドＰＤ１の形成は、デュアルダマシン法で行われる。より具体的には、ビアプラグＶＰ１及び第１パッドＰＤ１の形成においては、第１に、層間絶縁膜ＩＬＤ５中に配線溝及びビア溝が形成される。
【００５７】
ビアプラグＶＰ１及び第１パッドＰＤ１の形成においては、第２に、ビアプラグＶＰ１及び第１パッドＰＤ１を構成する材料が、当該配線溝及び当該ビア溝に電解めっき等で埋め込まれる。ビアプラグＶＰ１及び第１パッドＰＤ１の形成においては、第３に、当該配線溝からはみ出したビアプラグＶＰ１及び第１パッドＰＤ１を構成する材料が、ＣＭＰ等で除去される。以上により、図２及び図３に示される構造が形成された第１半導体ウェハが準備される。
【００５８】
なお、図示されていないが、第１半導体ウェハ準備工程Ｓ１０は、基板ＳＵＢ１に素子分離膜ＩＳＬ１を形成する工程、基板ＳＵＢ１に不純物拡散領域（ソース領域、ドレイン領域及びウェル領域）を形成する工程、基板ＳＵＢ１上にゲート絶縁膜を形成する工程、ゲート絶縁膜上にゲート電極を形成する工程を有している。これらの工程は、従来公知の方法にしたがって行われる。
【００５９】
図２１に示されるように、第２半導体ウェハ準備工程Ｓ２０は、半導体基板準備工程Ｓ２０ａと、第１層間絶縁膜形成工程Ｓ２０ｂと、第２層間絶縁膜形成工程Ｓ２０ｃと、第１配線形成工程Ｓ２０ｄと、第３層間絶縁膜形成工程Ｓ２０ｅと、第２配線形成工程Ｓ２０ｆと、第４層間絶縁膜形成工程Ｓ２０ｇと、第３配線形成工程Ｓ２０ｈと、第５層間絶縁膜形成工程Ｓ２０ｉと、第２パッド形成工程Ｓ２０ｊとを有している。
【００６０】
図２２に示されるように、第１層間絶縁膜形成工程Ｓ２０ｂにおいては、層間絶縁膜ＩＬＤ６が形成される。層間絶縁膜ＩＬＤ６の形成は、例えばＣＶＤで層間絶縁膜ＩＬＤ６を構成する材料を成膜するとともに、成膜された層間絶縁膜ＩＬＤ６を構成する材料を例えばＣＭＰで平坦化することにより行われる。
【００６１】
図２３に示されるように、第２層間絶縁膜形成工程Ｓ２０ｃにおいては、層間絶縁膜ＩＬＤ７が形成される。層間絶縁膜ＩＬＤ７の形成は、例えばＣＶＤで層間絶縁膜ＩＬＤ７を構成する材料を成膜することにより行われる。
【００６２】
図２４に示されるように、第１配線形成工程Ｓ２０ｄにおいては、配線ＷＬ４が形成される。配線ＷＬ４の形成は、例えばシングルダマシン法で行われる。図２５に示されるように、第３層間絶縁膜形成工程Ｓ２０ｅにおいては、層間絶縁膜ＩＬＤ８が形成される。層間絶縁膜ＩＬＤ８の形成は、例えばＣＶＤで層間絶縁膜ＩＬＤ８を構成する材料を成膜することにより行われる。
【００６３】
図２６に示されるように、第２配線形成工程Ｓ２０ｆにおいては、配線ＷＬ５が形成される。配線ＷＬ５の形成は、例えばデュアルダマシン法で行われる。図２７に示されるように、第４層間絶縁膜形成工程Ｓ２０ｇにおいては、層間絶縁膜ＩＬＤ９が形成される。層間絶縁膜ＩＬＤ９の形成は、例えばＣＶＤで層間絶縁膜ＩＬＤ９を構成する材料を成膜することにより行われる。図２８に示されるように、第３配線形成工程Ｓ２０ｈにおいては、配線ＷＬ６が形成される。配線ＷＬ６の形成は、例えばデュアルダマシン法で行われる。
【００６４】
図２９に示されるように、第５層間絶縁膜形成工程Ｓ２０ｉにおいては、層間絶縁膜ＩＬＤ１０が形成される。層間絶縁膜ＩＬＤ１０の形成は、例えばＣＶＤで層間絶縁膜ＩＬＤ１０を構成する材料を成膜することにより行われる。
【００６５】
第２パッド形成工程Ｓ２０ｊにおいては、ビアプラグＶＰ２及び第２パッドＰＤ２〜第５パッドＰＤ５の形成が行われる。ビアプラグＶＰ２及び第２パッドＰＤ２〜第５パッドＰＤ５の形成は、デュアルダマシン法で行われる。
【００６６】
より具体的には、ビアプラグＶＰ２及び第２パッドＰＤ２〜第５パッドＰＤ５の形成においては、第１に、層間絶縁膜ＩＬＤ１０中に配線溝及びビア溝が形成される。ビアプラグＶＰ２及び第２パッドＰＤ２〜第５パッドＰＤ５の形成においては、第２に、ビアプラグＶＰ２及び第２パッドＰＤ２〜第５パッドＰＤ５を構成する材料が、当該配線溝及び当該ビア溝に電解めっき等で埋め込まれる。ビアプラグＶＰ２及び第２パッドＰＤ２〜第５パッドＰＤ５の形成においては、第３に、当該配線溝からはみ出したビアプラグＶＰ２及び第２パッドＰＤ２〜第５パッドＰＤ５を構成する材料が、ＣＭＰ等で除去される。
【００６７】
第２パッド形成工程Ｓ２０ｊにおけるＣＭＰの加工条件は、第１パッド形成工程Ｓ１０ｌにおけるＣＭＰの加工条件と同一であることが好ましい。以上により、図７及び図８に示される構造が形成された第２半導体ウェハが準備される。
【００６８】
なお、図示されていないが、第２半導体ウェハ準備工程Ｓ２０は、基板ＳＵＢ２に素子分離膜を形成する工程、基板ＳＵＢ２に不純物拡散領域（ソース領域、ドレイン領域及びウェル領域）を形成する工程、基板ＳＵＢ２上にゲート絶縁膜を形成する工程、ゲート絶縁膜上にゲート電極を形成する工程を有している。これらの工程は、従来公知の方法にしたがって行われる。
【００６９】
接合工程Ｓ３０においては、表面ＦＳ１及び表面ＦＳ２の接合が行われる。接合工程Ｓ３０においては、第１に、表面ＦＳ１及び表面ＦＳ２の活性化処理が行われる。当該活性化処理は、表面ＦＳ１及び表面ＦＳ２に対するプラズマ処理等により行われる。接合工程Ｓ３０においては、第２に、表面ＦＳ１及び表面ＦＳ２を互いに接触させた状態で、第１半導体チップＣＨＰ１及び第２半導体チップＣＨＰ２に対する加熱及び加圧が行われる。
【００７０】
接合工程Ｓ３０においては、第３に、熱処理が行われる。当該熱処理は、例えば第１半導体チップＣＨＰ１及び第２半導体チップＣＨＰ２を、２００℃以上４００℃以下の範囲の温度において保持することにより行われる。
【００７１】
ダイシング工程Ｓ４０においては、第１半導体ウェハ及び第２半導体ウェハの切断が行われる。この切断は、ダイシングブレード又はレーザダイシングにより行われる。以上により、図１に示される構造の第１実施形態に係る半導体装置が製造される。
【００７２】
（第１実施形態に係る半導体装置の効果）
以下に、第１実施形態に係る半導体装置の効果を説明する。
【００７３】
比較例に係る半導体装置において、第１半導体チップＣＨＰ１は、第１パッドＰＤ１を有しており、第２半導体チップＣＨＰ２は、第２パッドＰＤ２〜第５パッドＰＤ５を組み合わせた正方形形状のパッドＰＤを有している。比較例に係る半導体装置においては、パッドＰＤの平面視における面積が第１パッドＰＤ１の面積よりも大きいため、第２半導体チップＣＨＰ２が第１半導体チップＣＨＰ１に対してずれて接合されたとしても、図３０（Ａ）及び（Ｂ）に示されるように、第１パッドＰＤ１とパッドＰＤとの間の接続面積は一定に保たれる（図３０中において、第１パッドＰＤ１とパッドＰＤとの接続部分は、ハッチングで示されている）。なお、図３０（Ａ）は、第２半導体チップＣＨＰ２が第１半導体チップＣＨＰ１に対してずれていない場合を示しており、図３０（Ｂ）は第２半導体チップＣＨＰ２が第１半導体チップＣＨＰ１に対してずれている場合を示している。
【００７４】
第１実施形態に係る半導体装置において、第１パッドＰＤ１は、第１ピッチＰ１で正方格子状に配列されている（以下において、便宜上、図３１中の左下にある第１パッドＰＤ１を第１パッドＰＤ１ａといい、図３１中の左上にある第１パッドＰＤ１を第１パッドＰＤ１ｂといい、図３１中の右下にある第１パッドＰＤ１を第１パッドＰＤ１ｃといい、図３１中の右上にある第１パッドＰＤ１を第１パッドＰＤ１ｄという）。
【００７５】
第２ピッチＰ２は、第１ピッチＰ１と長さＬの和に等しくなっている。このことを別の観点からいえば、第１実施形態に係る半導体装置において、第３パッドＰＤ３を第１方向ＤＲ１に沿って第１ピッチＰ１に等しい距離だけ平行移動させ、第４パッドＰＤ４を第２方向ＤＲ２に沿って第１ピッチＰ１に等しい距離だけ平行移動させ、第５パッドＰＤ５を第１方向ＤＲ１及び第２方向ＤＲ２に沿って第１ピッチＰ１に等しい距離だけ平行移動させることにより、第２パッドＰＤ２〜第５パッドＰＤ５を組み合わせた形状は、パッドＰＤと同一になる。
【００７６】
そして、第１実施形態に係る半導体装置においては、第１パッドＰＤ１は、第１ピッチＰ１で正方格子状に配列されているため、第１パッドＰＤ１ａ（第１パッドＰＤ１ｂ〜第１パッドＰＤ１ｄ）と第２パッドＰＤ２（第３パッドＰＤ３〜第５パッドＰＤ５）との位置関係は、図３０中における第１パッドＰＤ１とパッドＰＤの第２パッドＰＤ２（第３パッドＰＤ３〜第５パッドＰＤ５）に相当する部分との位置関係と同一となる。その結果、第１実施形態に係る半導体装置も、比較例に係る半導体装置と同様に、第２半導体チップＣＨＰ２が第１半導体チップＣＨＰ１に対してずれて接合されたとしても、第１電極ＥＬ１と第２電極ＥＬ２との間の接続面積は一定に保たれる。
【００７７】
比較例に係る半導体装置においては、第１パッドＰＤ１の平面視における面積は、パッドＰＤの平面視における面積の１／４となっている。そのため、そのため、第１パッドＰＤ１を形成する際のＣＭＰとパッドＰＤを形成する際のＣＭＰとで、ディッシングの生じやすさに大きな違いがある。
【００７８】
他方で、第１パッドＰＤ１〜第５パッドＰＤ５は、平面視において、それぞれ同一の正方形形状を有している。そのため、第１パッドＰＤ１を形成する際のＣＭＰと第２パッドＰＤ２を形成する際のＣＭＰとで、ディッシングの生じやすさに大きな違いはない。したがって、第１実施形態に係る半導体装置によると、第１パッドＰＤ１を形成する際のＣＭＰの加工条件及び第２パッドＰＤ２〜第５パッドＰＤ５を形成する際のＣＭＰの加工条件を、それぞれに最適化する必要がなくなる。
【００７９】
ペア抵抗においては、ペア抵抗を構成する各々の抵抗素子の間の電気抵抗値の比率が重要となる。抵抗素子Ｒが第１電極ＥＬ１及び第２電極ＥＬ２に電気的に接続されており、かつ抵抗素子Ｒがペア抵抗を構成する抵抗素子の１つである場合には、第１実施形態に係る半導体装置においては第１電極ＥＬ１及び第２電極ＥＬ２の接続抵抗が一定に保たれるため、ペア抵抗を精度よく構成することが可能となる。
【００８０】
（第２実施形態に係る半導体装置の構成）
以下に、第２実施形態に係る半導体装置の構成を説明する。以下においては、第１実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さない。
【００８１】
第２実施形態に係る半導体装置は、第１半導体チップＣＨＰ１と、第２半導体チップＣＨＰ２とを有している。第１半導体チップＣＨＰ１は、表面ＦＳ１を有しており、表面ＦＳ１に第１パッドＰＤ１が形成されている。第２半導体チップＣＨＰ２は、表面ＦＳ２を有しており、表面ＦＳ２に第２パッドＰＤ２〜第５パッドＰＤ５が形成されている。第１パッドＰＤ１及び第２パッドＰＤ２〜第５パッドＰＤ５は、平面視において、それぞれ同一の正方形形状を有している。これらの点に関して、第２実施形態に係る半導体装置の構成は、第１半導体装置の構成と共通している。
【００８２】
しかしながら、図３２に示されるように、第２実施形態に係る半導体装置に係る半導体装置においては、第１パッドＰＤ１の数が、（２Ｎ＋２）２個（Ｎ：自然数）になっている。第１パッドＰＤ１は、平面視において、第１ピッチＰ１で正方格子状に配列されている（第１方向ＤＲ１及び第２方向ＤＲ２において等間隔で離隔して配列されている）。なお、図３２には、Ｎの値が３である場合の例が示されている。なお、Ｎの値が１である場合には、第２実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成に一致する。Ｎの値は、長さＬの値が５μｍ以上１０μｍ以下の場合には、平面視における第１電極ＥＬ１の１辺の長さが５０μｍ以上となるように選択されることが好ましい。
【００８３】
また、図３３に示されるように、第２実施形態に係る半導体装置においては、第２パッドＰＤ２の数、第３パッドＰＤ３の数、第４パッドＰＤ４の数及び第５パッドＰＤ５の数が、それぞれＮ２個になっている。
【００８４】
第２電極ＥＬ２は、平面視において、第１正方形領域Ｒ１、第２正方形領域Ｒ２、第３正方形領域Ｒ３及び第４正方形領域Ｒ４に区分されている。第１正方形領域Ｒ１〜第４正方形領域Ｒ４は、平面視において、同一の正方形形状を有している。
【００８５】
第１正方形領域Ｒ１内には、Ｎ２個の第２パッドＰＤ２が、平面視において第２ピッチＰ２で正方格子状に配列されている（第１方向ＤＲ１及び第２方向ＤＲ２において等間隔で離隔して配列されている）。第２正方形領域Ｒ２は、第１方向ＤＲ１において第１正方形領域Ｒ１と隣接している。第２正方形領域Ｒ２内には、Ｎ２個の第３パッドＰＤ３が、平面視において第２ピッチＰ２で正方格子状に配列されている（第１方向ＤＲ１及び第２方向ＤＲ２において等間隔で離隔して配列されている）。
【００８６】
第３正方形領域Ｒ３は、第２方向ＤＲ２において第１正方形領域Ｒ１と隣接している。第３正方形領域Ｒ３内には、Ｎ２個の第４パッドＰＤ４が、平面視において第２ピッチＰ２で正方格子状に配列されている（第１方向ＤＲ１及び第２方向ＤＲ２において等間隔で離隔して配列されている）。第４正方形領域Ｒ４は、第２方向ＤＲ２において第２正方形領域Ｒ２と隣接しているとともに、第１方向ＤＲ１において第３正方形領域Ｒ３と隣接している。第４正方形領域Ｒ４内には、Ｎ２個の第５パッドＰＤ５が、平面視において第１ピッチＰ１で正方格子状に配列されている（第１方向ＤＲ１及び第２方向ＤＲ２において等間隔で離隔して配列されている）。
【００８７】
最も第２正方形領域Ｒ２側にある第２パッドＰＤ２と最も第１正方形領域Ｒ１側にある第３パッドＰＤ３との間の第１方向ＤＲ１におけるピッチは、第３ピッチＰ３となっている。最も第３正方形領域Ｒ３側にある第２パッドＰＤ２と最も第１正方形領域Ｒ１側にある第４パッドＰＤ４との間の第２方向ＤＲ２におけるピッチは、第３ピッチＰ３となっている。
【００８８】
最も第４正方形領域Ｒ４側にある第３パッドＰＤ３と最も第２正方形領域Ｒ２側にある第５パッドＰＤ５との間の第２方向ＤＲ２におけるピッチは、第３ピッチＰ３となっている。最も第４正方形領域Ｒ４側にある第４パッドＰＤ４と最も第３正方形領域Ｒ３側にある第５パッドＰＤ５との間の第１方向ＤＲ１におけるピッチは、第３ピッチＰ３となっている。
【００８９】
第１ピッチＰ１は、長さＬの２倍となっている。第３ピッチＰ３は、第１ピッチＰ１と長さＬとの和に等しくなっている（第３ピッチＰ３は、長さＬの３倍となっている）。以上の点に関して、第２実施形態に係る半導体装置の構成と異なっている。
【００９０】
このことを別の観点からいえば、最も第３パッドＰＤ３に近い位置にある第２パッドＰＤ２と最も第２パッドＰＤ２に近い位置にある第３パッドＰＤ３との間の第１方向ＤＲ１における距離は、第１ピッチＰ１に等しくなっている。最も第４パッドＰＤ４に近い位置にある第２パッドＰＤ２と最も第２パッドＰＤ２に近い位置にある第４パッドＰＤ４との間の第２方向ＤＲ２における距離は、第２ピッチＰ２に等しくなっている。最も第５パッドＰＤ５に近い位置にある第３パッドＰＤ３と最も第３パッドＰＤ３に近い位置にある第５パッドＰＤ５との間の第２方向ＤＲ２における距離は、第１ピッチＰ１に等しくなっており、最も第５パッドＰＤ５に近い位置にある第４パッドＰＤ４と最も第４パッドＰＤ４に近い位置にある第５パッドＰＤ５との間の第１方向ＤＲ１における距離は、第１ピッチＰ１に等しくなっている。
【００９１】
＜第２実施形態の変形例に係る半導体装置の構成＞
以下に、第２実施形態の変形例に係る半導体装置の構成を説明する。
【００９２】
図３４に示されるように、第２実施形態の変形例に係る半導体装置においては、第１パッドＰＤ１の数は、｛（２Ｎ＋Ｍ−１）＋２｝２個（Ｍ：自然数）である。その余の構成に関しては、第２実施形態に係る半導体装置の構成と同様である。なお、図３４には、Ｍの値が２である場合の例が示されている。
【００９３】
（第２実施形態に係る半導体装置の製造方法）
第２実施形態に係る半導体装置の製造方法は、第１パッド形成工程Ｓ１０ｌ及び第２パッド形成工程Ｓ２０ｊにおいて形成される第１パッドＰＤ１及び第２パッドＰＤ２〜第５パッドＰＤ５の個数及び配列が異なっている点を除き、第１実施形態に係る半導体装置の製造方法と共通しているため、その説明は省略する。
【００９４】
（第２実施形態に係る半導体装置の効果）
第２実施形態に係る半導体装置においては、第１方向ＤＲ１及び第２方向ＤＲ２における第２半導体チップＣＨＰ２の第１半導体チップＣＨＰ１に対する相対的なずれ量が第１ピッチＰ１の１倍までの範囲内にあれば、図３５に示されるように、第１電極ＥＬ１及び第２電極ＥＬ２を一定に保つことが可能となる。また、第２実施形態に係る半導体装置における各パッドの配置は、このような機能を実現する上で第１電極ＥＬ１の面積が最小となる配置である。
【００９５】
第１パッドＰＤ１の数が｛（２Ｍ＋Ｍ−１）＋２｝２個である場合、図３６に示されるように、第１方向ＤＲ１及び第２方向ＤＲ２における第２半導体チップＣＨＰ２の第１半導体チップＣＨＰ１の相対的なずれ量が第１ピッチＰ１のＭ倍までの範囲内にあれば、第１電極ＥＬ１及び第２電極ＥＬ２を一定に保つことが可能となる。
【００９６】
（第３実施形態に係る半導体装置の構成）
以下に、第３実施形態に係る半導体装置の構成を説明する。以下においては、第１実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さない。
【００９７】
第３実施形態に係る半導体装置は、第１半導体チップＣＨＰ１と、第２半導体チップＣＨＰ２とを有している。第１半導体チップＣＨＰ１は、表面ＦＳ１を有しており、表面ＦＳ１に第１パッドＰＤ１が形成されている。第２半導体チップＣＨＰ２は、表面ＦＳ２を有しており、表面ＦＳ２に第２パッドＰＤ２〜第５パッドＰＤ５が形成されている。第１パッドＰＤ１は、平面視において第１ピッチＰ１で正方格子状に配列されている（第１方向ＤＲ１及び第２方向ＤＲ２において等間隔で離隔して配列されている）。第１パッドＰＤ１〜第５パッドＰＤ５の平面視における面積は、互いに等しい。これらの点に関して、第３実施形態に係る半導体装置の構成は、第１半導体装置の構成と共通している。
【００９８】
図３７に示されるように、第３パッドＰＤ３の平行移動、第４パッドＰＤ４の平行移動及び第５パッドＰＤ５の平行移動を第２パッドＰＤ２に向かって行った場合、第２パッドＰＤ２〜第５パッドＰＤ５を組み合わせた形状は、平面視において正方形形状となる。この正方形形状の１辺の長さは、第１ピッチＰ１に等しい。
【００９９】
より具体的には、第３パッドＰＤ３を、第１方向ＤＲ１に沿って第１ピッチＰ１に等しい距離だけ第２パッドＰＤ２に向かって平行移動させる。第４パッドＰＤ４を、第２方向ＤＲ２に沿って第１ピッチＰ１に等しい距離だけ第２パッドＰＤ２に向かって平行移動させる。第５パッドを、第１方向ＤＲ１に沿って第１ピッチＰ１に等しい距離だけ第２パッドＰＤ２に向かって平行移動させるとともに、第２方向ＤＲ２に沿って第１ピッチＰ１に等しい距離だけ第２パッドＰＤ２に向かって平行移動させる。これにより、第２パッドＰＤ２〜第５パッドＰＤ５を組み合わせた形状は、正方形形状となる（図３７中では、平行移動した後の第３パッドＰＤ３〜第５パッドＰＤ５の位置は、点線で示されている）。
【０１００】
第１パッドＰＤ１〜第５パッドＰＤ５においては、平面視において合同な形状であることが好ましい。なお、第３実施形態に係る半導体装置の構成は、第１パッドＰＤ１〜第５パッドＰＤ５がそれぞれ平面視において同一の正方形形状を有している場合、第１実施形態に係る半導体装置の構成と一致する。すなわち、第３実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成を一般化したものである。
【０１０１】
＜第３実施形態の変形例に係る半導体装置＞
第２電極ＥＬ２を構成するパッドの数は、４個よりも少なくてもよい。例えば、図３８に示されるように、第２電極ＥＬ２を構成するパッドの数は、例えば、３個であってもよい。すなわち、第２電極ＥＬ２は、平面視において、第２パッドＰＤ２、第３パッドＰＤ３及び第４パッドＰＤ４で構成されていてもよい。この例においては、第１パッドＰＤ１〜第４パッドＰＤ４は、平面視において長方形形状を有している。
【０１０２】
また、第２パッドＰＤ２〜第４パッドＰＤ４を組み合わせた形状は、正方形形状でなくてもよい。図３９に示されるように、第２パッドＰＤ２〜第４パッドＰＤ４は、正六角形形状を等面積の３個の菱形に分割した形状を有していてもよい。この場合、第１パッドＰＤ１は、平面視において正方格子状に配列されておらず、第１ピッチで千鳥格子状に配列されている（第２方向ＤＲ２と第１方向ＤＲ１とが直交していなくてもよい）。
【０１０３】
すなわち、図３９の例においては、第１方向ＤＲ１において互いに隣り合う２つの第１パッドＰＤ１のピッチ及び第１方向ＤＲ１に対して６０°の角度をなす第２方向ＤＲ２において隣り合う２つの第１パッドＰＤ１のピッチは、第１ピッチＰ１になっている。この場合、第３パッドＰＤ３を第１方向ＤＲ１に沿って第１ピッチＰ１に等しい距離だけ第２パッドＰＤ２に向かって平行移動するとともに、第４パッドＰＤ４を第２方向ＤＲ２に沿って第１ピッチＰ１に等しい距離だけ第２パッドＰＤ２に向かって平行移動させて第２パッドＰＤ２〜第４パッドＰＤ４を組み合わせることにより、正六角形形状となる。
【０１０４】
第２電極ＥＬ２を構成するパッドの数は、４個よりも多くてもよい。例えば、図４０に示されるように、第２電極ＥＬ２を構成するパッドの数は、８個であってもよい。すなわち、第２電極ＥＬ２は、平面視において、第２パッドＰＤ２〜第９パッドＰＤ９で構成されていてもよい。この例においては、第１パッドＰＤ１〜第９パッドＰＤ９は、平面視において正方形形状を等面積の８個の直角二等辺三角形に分割した形状を有している。
【０１０５】
（第３実施形態に係る半導体装置の効果）
第３実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成を一般化したものであり、同様の説明があてはまるため、第２半導体チップＣＨＰ２が第１半導体チップＣＨＰ１に対してずれて接合されたとしても、第１電極ＥＬ１と第２電極ＥＬ２との間の接続面積は一定に保たれる。また、第３実施形態に係る半導体装置の構成においても、第１パッドＰＤ１〜第５パッドＰＤ５の面積が等しくなっているため、第１パッドＰＤ１を形成する際のＣＭＰの加工条件及び第２パッドＰＤ２〜第５パッドＰＤ５を形成する際のＣＭＰの加工条件を、それぞれに最適化する必要がなくなる。
【０１０６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０７】
ＢＳ１，ＢＳ２  裏面、ＣＨＰ１  第１半導体チップ、ＣＨＰ２  第２半導体チップ、ＣＰ１  コンタクトプラグ、ＤＲ１  第１方向、ＤＲ２  第２方向、ＥＬ１  第１電極、ＥＬ２  第２電極、ＦＳ１，ＦＳ２  表面、ＩＬＤ１，ＩＬＤ２，ＩＬＤ３，ＩＬＤ４，ＩＬＤ５，ＩＬＤ６，ＩＬＤ７，ＩＬＤ８，ＩＬＤ９，ＩＬＤ１０  層間絶縁膜、ＩＳＬ１  素子分離膜、Ｌ  長さ、Ｐ１  第１ピッチ、Ｐ２  第２ピッチ、Ｐ３  第３ピッチ、ＰＤ  パッド、ＰＤ１ａ，ＰＤ１ｂ，ＰＤ１ｃ，ＰＤ１ｄ，ＰＤ１  第１パッド、ＰＤ２  第２パッド、ＰＤ３  第３パッド、ＰＤ４  第４パッド、ＰＤ５  第５パッド、ＰＤ９  第９パッド、Ｒ  抵抗素子、Ｒ１  第１正方形領域、Ｒ２  第２正方形領域、Ｒ３  第３正方形領域、Ｒ４  第４正方形領域、Ｓ１０  第１半導体ウェハ準備工程、Ｓ１０ａ，Ｓ２０ａ  半導体基板準備工程、Ｓ１０ｂ  抵抗素子形成工程、Ｓ１０ｃ，Ｓ２０ｂ  第１層間絶縁膜形成工程、Ｓ１０ｄ  コンタクトプラグ形成工程、Ｓ１０ｅ，Ｓ２０ｃ  第２層間絶縁膜形成工程、Ｓ１０ｆ，Ｓ２０ｄ  第１配線形成工程、Ｓ１０ｇ，Ｓ２０ｅ  第３層間絶縁膜形成工程、Ｓ１０ｈ，Ｓ２０ｆ  第２配線形成工程、Ｓ１０ｉ，Ｓ２０ｇ  第４層間絶縁膜形成工程、Ｓ１０ｊ，Ｓ２０ｈ  第３配線形成工程、Ｓ１０ｋ，Ｓ２０ｉ  第５層間絶縁膜形成工程、Ｓ１０ｌ  第１パッド形成工程、Ｓ２０ｊ  第２パッド形成工程、Ｓ２０  第２半導体ウェハ準備工程、Ｓ３０  接合工程、Ｓ４０  ダイシング工程、ＳＵＢ１，ＳＵＢ２  基板、ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６  配線、ＷＬ２ｂ，ＷＬ３ｂ，ＷＬ５ｂ，ＷＬ６ｂ  ビア部、ＶＰ１，ＶＰ２  ビアプラグ、ＷＬ２ａ，ＷＬ３ａ，ＷＬ５ａ，ＷＬ６ａ  配線部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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