(57)【要約】【課題】デジタル画素に配置されるＡＤ変換器の比較器が低電力かつ低ピーク電流で、低電圧動作が可能であり、しかも入力レンジ全体で高い直線性を実現することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供する。【解決手段】比較器７００は、クランプダイオード付きの２段プリアンプ７１０，７２０と２つの直列電流制御インバータ７３０，４０で構成されており、すべての分岐は電流制御されている。２段のプリアンプ７１０，７２０とそれに続く２つの連続するインバータ７３０，７４０段はすべて、低電力および低ピーク電流を実現するように電流制御される。また、バイアス電流を使用して比較器の帯域幅を制御することにより、ノイズと比較器速度との間のトレードオフも可能になり、これは複数の比較器動作モードにとって有益である。【選択図】図９
2020113892.tif 000002
【特許請求の範囲】
【請求項１】
光電変換を行う画素が配置された画素部と、
前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、
前記画素は、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、
アナログ−デジタル（ＡＤ）変換のため、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、を含み、
前記比較器は、
一方のトランジスタのゲートに前記参照電圧が供給され、他方のトランジスタのゲートに前記出力バッファ部による前記電圧信号が供給され、前記参照電圧と前記電圧信号との比較動作を行い、前記参照電圧と前記電圧信号が同等レベルになったときに出力レベルを反転する電流制御可能な電流源に接続された差動増幅部を含む第１アンプと、
電流制御可能で、前記第１アンプの反転出力をレベル反転してゲインアップして出力する増幅部を含む第２アンプと、
電流制御可能で、前記第２アンプの出力を反転して出力する第１インバータと、
電流制御可能で、前記第２インバータの出力を反転して出力する第２インバータと、を含む
固体撮像装置。
【請求項２】
前記第１アンプは、
一方のトランジスタのゲートに前記参照電圧が供給され、他方のトランジスタのゲートに前記出力バッファ部による前記電圧信号が供給され、前記参照電圧と前記電圧信号との比較動作を行う差動トランジスタ対と、
前記差動トランジスタ対の前記他方のトランジスタのゲートとドレイン間に接続されたオートゼロスイッチと、
前記差動トランジスタ対の前記他方のトランジスタのゲートに接続されたオートゼロキャパシタと、を含む
請求項１記載の固体撮像装置。
【請求項３】
前記第２アンプは、
前記第１アンプの出力ノードが入力端子としてのゲートに接続され、ソースが電源電位に接続された第１導電型電界効果トランジスタと、
ドレインが前記第１導電型電界効果トランジスタのドレインに接続され、その接続ノードにより当該第２アンプの出力ノードが形成され、ソースが基準電位に接続された第２導電型電界効果トランジスタと、を含み、
前記第１アンプの前記差動トランジスタ対および前記電流源は第２導電型電界効果トランジスタにより形成され、
前記第１アンプの出力ノードには、
ダイオード接続されたクランプ用第１導電型電界効果トランジスタが接続されている
キャパシタが接続されている
請求項２記載の固体撮像装置。
【請求項４】
前記第２アンプの前記第１導電型電界効果トランジスタのゲートに第１ノイズ帯域制限キャパシタが接続されている
請求項３記載の固体撮像装置。
【請求項５】
前記電圧信号の前記オートゼロキャパシタへの入力ラインに第２ノイズ帯域制限キャパシタが接続されている
請求項４記載の固体撮像装置。
【請求項６】
前記差動トランジスタ対の前記他方のトランジスタのゲートに第３ノイズ帯域制限キャパシタが接続されている
請求項３から５のいずれか一に記載の固体撮像装置。
【請求項７】
前記第１インバータは、
ゲート同士が接続されて入力ノードが形成され、ドレイン同士が接続されて出力ノードが形成された第１インバータ用第１導電型電界効果トランジスタおよび第１インバータ用第２導電型電界効果トランジスタ、並びに、ドレインが当該第１インバータ用第２導電型電界効果トランジスタのソースに接続され、ソースが基準電位に接続された電流制御用第２導電型電界効果トランジスタを含み、前記第１インバータ用第１導電型電界効果トランジスタのソースが電源電位に接続され、
前記第２インバータは、
ゲート同士が接続されて入力ノードが形成され、ドレイン同士が接続されて出力ノードが形成された第２インバータ用第１導電型電界効果トランジスタおよび第２インバータ用第２導電型電界効果トランジスタ、並びに、ドレインが当該第２インバータ用第１導電型電界効果トランジスタのソースに接続され、ソースが電源電位に接続された電流制御用第１導電型電界効果トランジスタを含み、前記第２インバータ用第２導電型電界効果トランジスタのソースが基準電位に接続されている
請求項３から６のいずれか一に記載の固体撮像装置。
【請求項８】
前記読み出し部は、
前記第１アンプの前記電流源を形成する第２導電型電界効果トランジスタのゲート電圧を制御する第１のサポート回路と、
前記第２アンプの前記電流制御用第２導電型電界効果トランジスタのゲート電圧および前記第１インバータの前記電流制御用前記第２導電型電界効果トランジスタのゲート電圧を制御する第２のサポート回路と、
前記第２インバータの前記電流制御用第１導電型電界効果トランジスタのゲート電圧を制御する第３のサポート回路と、を含む
請求項７記載の固体撮像装置。
【請求項９】
前記第１のサポート回路は、
前記第１アンプの前記電流源を形成する第２導電型電界効果トランジスタのゲートに接続された第１の制御ノードと、
ソースが基準電位に接続され、ゲートおよびドレインが前記第１の制御ノードに接続されたカレントミラー用第２導電型電界効果トランジスタと、
前記カレントミラー用第２導電型電界効果トランジスタのドレインと電源との間に接続された第１の電流源と、
前記第１の制御ノードと基準電位との間に接続され、当該電流源を選択的に遮断するための第１の遮断スイッチと、を含み、
前記第２のサポート回路は、
前記第２アンプの電流制御用第２導電型電界効果トランジスタのゲートおよび前記第１インバータの電流制御用前記第２導電型電界効果トランジスタのゲートに接続された第２の制御ノードと、
ソースが基準電位に接続され、ゲートおよびドレインが前記第２の制御ノードに接続されたカレントミラー用第２導電型電界効果トランジスタと、
電源と前記カレントミラー用第２導電型電界効果トランジスタのドレインとの間に接続された第２の電流源と、
前記第２の制御ノードと基準電位との間に接続された第２の遮断スイッチと、を含み、
前記第３のサポート回路は、
前記第２インバータの電流制御用前記第１導電型電界効果トランジスタのゲートに接続された第３の制御ノードと、
ソースが電源に接続され、ゲートおよびドレインが前記第３の制御ノードに接続されたカレントミラー用第１導電型電界効果トランジスタと、
基準電位と前記カレントミラー用第１導電型電界効果トランジスタのドレインとの間に接続された第３の電流源と、
前記第３の制御ノードと電源との間に接続された第３の遮断スイッチと、を含む
請求項８記載の固体撮像装置。
【請求項１０】
前記第１サポート回路は、
バイアス電流を選択的に増加させるためのスイッチおよび電流源が、前記第１制御ノードと電源との間に接続されている
請求項９記載の固体撮像装置。
【請求項１１】
前記画素は、
前記比較器の比較結果信号に応じたアナログ‐デジタルコード（ＡＤＣ）データを記憶するメモリ部を含み、
前記メモリ部は、スタティックランダムメモリ（ＳＲＡＭ）により形成され、前記読み出し部の制御の下、ＡＤＣコードの書き込み、読み出しが行われる
請求項１から１０のいずれか一に記載の固体撮像装置。
【請求項１２】
前記比較器は、前記読み出し部の制御の下、
前記蓄積期間に前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、
前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、を行う
請求項１から１１のいずれか一に記載の固体撮像装置。
【請求項１３】
前記比較器は、前記第１の比較処理において、
前記オーバーフロー電荷の量に応じた時間に対応する前記第１の比較結果信号を出力する
請求項１２記載の固体撮像装置。
【請求項１４】
前記比較器は、前記第１の比較処理において、
前記オーバーフロー電荷が前記光電変換素子から前記出力ノードに溢れ始める最大サンプリング時間における前記光電変換素子の信号レベルから最小サンプリング時間で得られる信号レベルまでの光レベルに対応可能である
請求項１３記載の固体撮像装置。
【請求項１５】
前記蓄積期間は、
前記光電変換素子および前記出力ノードがリセットレベルにリセットされてから、前記転送素子が導通状態に切り替えられて前記転送期間が開始されるまでの期間であり、
前記第１の比較処理の期間は、
前記光電変換素子および前記出力ノードがリセットレベルにリセットされてから、前記転送期間が開始される前に、前記出力ノードがリセットレベルにリセットされるまでの期間であり、
前記第２の比較処理の期間は、
前記出力ノードがリセットレベルにリセットされた後の期間であって、前記転送期間後の期間を含む期間である
請求項１２から１４のいずれか一に記載の固体撮像装置。
【請求項１６】
前記読み出し部は、
前記第１の比較処理と前記第２の比較処理を、照度に応じて選択的に行うように制御する
請求項１２から１５のいずれか一に記載の固体撮像装置。
【請求項１７】
前記画素は、
前記出力ノードとしてのフローティングディフュージョンと、
リセット期間に前記フローティングディフュージョンを所定の電位にリセットするリセット素子と、を含み、
前記出力バッファ部は、
前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を出力するソースフォロワ素子と、
前記ソースフォロワ素子のソースに接続された電流源と、を含む
請求項１から１６のいずれか一に記載の固体撮像装置。
【請求項１８】
第１の基板と、
第２の基板と、を含み、
前記第１の基板と前記第２の基板は接続部を通して接続された積層構造を有し、
前記画素は、
前記比較器の比較結果信号に応じたアナログ‐デジタルコード（ＡＤＣ）データを記憶するメモリ部を含み、
前記第１の基板には、
少なくとも、前記画素の前記光電変換素子、前記転送素子、前記出力ノード、および出力バッファ部が形成され、
前記第２の基板には、
少なくとも、前記比較器、前記メモリ部、および前記読み出し部の少なくとも一部が形成されている
請求項１から１７のいずれか一に記載の固体撮像装置。
【請求項１９】
光電変換を行う画素が配置された画素部と、
前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、
前記画素は、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、
アナログ−デジタル（ＡＤ）変換のため、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、を含み、
前記比較器は、
一方のトランジスタのゲートに前記参照電圧が供給され、他方のトランジスタのゲートに前記出力バッファ部による前記電圧信号が供給され、前記参照電圧と前記電圧信号との比較動作を行い、前記参照電圧と前記電圧信号が同等レベルになったときに出力レベルを反転する電流制御可能な電流源に接続された差動増幅部を含む第１アンプと、
電流制御可能で、前記第１アンプの反転出力をレベル反転してゲインアップして出力する増幅部を含む第２アンプと、
電流制御可能で、前記第２アンプの出力を反転して出力する第１インバータと、
電流制御可能で、前記第２インバータの出力を反転して出力する第２インバータと、を含む
固体撮像装置の駆動方法であって、
前記第１アンプ、前記第２アンプ、前記第１インバータ、および前記第２インバータを、低電力および低ピーク電流を実現するように電流制御し、
バイアス電流を使用して前記比較器の帯域幅を制御する
固体撮像装置の駆動方法。
【請求項２０】
固体撮像装置と、
前記固体撮像装置に被写体像を結像する光学系と、を有し、
前記固体撮像装置は、
光電変換を行う画素が配置された画素部と、
前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、
前記画素は、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、
アナログ−デジタル（ＡＤ）変換のため、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、を含み、
前記比較器は、
一方のトランジスタのゲートに前記参照電圧が供給され、他方のトランジスタのゲートに前記出力バッファ部による前記電圧信号が供給され、前記参照電圧と前記電圧信号との比較動作を行い、前記参照電圧と前記電圧信号が同等レベルになったときに出力レベルを反転する電流制御可能な電流源に接続された差動増幅部を含む第１アンプと、
電流制御可能で、前記第１アンプの反転出力をレベル反転してゲインアップして出力する増幅部を含む第２アンプと、
電流制御可能で、前記第２アンプの出力を反転して出力する第１インバータと、
電流制御可能で、前記第２インバータの出力を反転して出力する第２インバータと、を含む
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、固体撮像装置の駆動方法、および電子機器に関するものである。
【背景技術】
【０００２】
光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。
ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
【０００３】
ＣＭＯＳイメージセンサは、画素毎にフォトダイオード（光電変換素子）および浮遊拡散層（ＦＤ：Floating Diffusion、フローティングディフュージョン)を有するＦＤアンプを持ち合わせており、その読み出しは、画素アレイの中のある一行を選択し、それらを同時に列（カラム）出力方向へと読み出すような列並列出力型が主流である。
【０００４】
また、列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。
それらの中で、その最も進んだ回路のひとつが、列（カラム）毎にアナログ−デジタル変換器（ＡＤＣ（Analog digital converter)）を備え、画素信号をデジタル信号として取り出す回路である（たとえば特許文献１，２参照）。
【０００５】
この列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（カラムＡＤ方式ＣＭＯＳイメージセンサ）では、比較器（コンパレータ）はいわゆるＲＡＭＰ波と画素信号の比較をして、後段のカウンタでデジタルＣＤＳを行うことによりＡＤ変換を行う。
【０００６】
しかしながら、この種のＣＭＯＳイメージセンサは、信号の高速転送が可能であるが、グローバルシャッタ読み出しができないという不利益がある。
【０００７】
これに対して、各画素に比較器を含むＡＤＣ（さらにはメモリ部）を配置して、画素アレイ部中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタをも実現可能にするデジタル画素（ピクセル）センサが提案されている（たとえば特許文献３，４参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−２７８１３５号公報
【特許文献２】特開２００５−２９５３４６号公報
【特許文献３】ＵＳ ７１６４１１４ Ｂ２  ＦＩＧ、４
【特許文献４】ＵＳ ２０１０／０１８１４６４ Ａ１
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、上述したデジタル画素センサ（ＤＰＳ）では、ＡＤＣ（アナログ−デジタル変換器）は、画素内のＳＲＡＭビットセルおよびいくつかの制御ロジックと共に各画素に存在することが要求される。
より高い空間分解能を達成するためには、画素ピッチを小さくすることが重要である。ＳＲＡＭビットセルは、たとえば６５ｎｍプロセスの場合、１０ビットメモリの画素面積の約３０〜４０％を消費するが、ＳＲＡＭビットセルは４０ｎｍや２２ｎｍなどのより高度なロジックプロセスでスケールする。
【００１０】
したがって、ＳＲＡＭビットセルのための領域はもはや主要な寄与者にならなくなる。これに対して、ＡＤＣに使用されるトランジスタは、たとえば、低入力換算ノイズ性能および広い入力コモンモードレンジを達成するために容易にトランジスタサイズを低減することができないので、ＡＤＣサイズが支配的となる。
【００１１】
最小サイズのＡＤＣトポロジーはシングルスロープＡＤＣであることが知られており、ＤＰＳアーキテクチャの場合、画素側では比較器が必要であり、画素アレイ外ではランプ（ＲＡＭＰ）信号発生器が必要である。
比較器用のトランジスタは、通常、純粋なデジタル論理回路およびＳＲＡＭビットセルよりも高い電圧を必要とし、その結果、最小サイズＷおよびＬがはるかに大きくなる。
したがって、より小さい画素ピッチを達成するためには、比較器のサイズを小さくすることが非常に重要である。
【００１２】
ＤＰＳの比較器に必要なその他の特性は、低電力かつ低ピーク電流である。画素アレイの全画素が同時に動作するので、低電力が不可欠である。
たとえば、比較器当たり１μAと１Megaピクセルと仮定する。この場合、１Ａ（＝１μＡ×１Mega）が消費される。
これは大きすぎるため、適切なＡＤＣ機能のために電源およびグランドラインのＩＲドロップが許容されない。また、画素アレイ内の寄生ダイオードによって引き起こされる可能性のあるラッチアップ現象の緩和と同様の理由により、低ピーク電流が必須である。
【００１３】
さらに別の重要な特徴は、低ノイズ性能である。典型的には、グローバルシャッタ（ＧＳ）画素は、ローリングシャッタ（ＲＳ）画素よりも大きなダークノイズフロアを示す。ダークノイズフロアが高いことは、ＧＳ CMOSイメージセンサが主な技術ストリームにない主な理由である。
【００１４】
さらにもう1つの重要な特性は、ＳＲＡＭビットセルと同じ電源の使用可否であり、同一電源が使用できるためには、低電圧動作が必須である。また、この場合は、シート抵抗が充分低い余分なトップ金属線の必要性を緩和することができ、そうでなければ金属線リソースが不足する。
【００１５】
最後に、入力レンジ全体で高い直線性が要求される。特にＤＰＳ画素の場合、比較器の電源電圧がたとえば１．３Ｖに低下し、さらにトランジスタの製造ばらつきにより閾値電圧が個々にばらつき、実質的に電源電圧が低下する。
０．８Vの入力レンジを仮定すると、０．４Ｖのヘッドルームしか利用できないが、一部のトランジスタは飽和領域外になるため、入力レンジ全体で良好な直線性を得ることは通常困難である。
【００１６】
また、上述した従来のデジタル画素センサを備えたＣＭＯＳイメージセンサでは、グローバルシャッタ機能を実現することは可能であるが、たとえば蓄積期間にフォトダイオードから溢れ出る電荷をリアルタイムに利用していないことから、広ダイナミックレンジ化、高フレームレート化には限界がある。
【００１７】
また、ＣＭＯＳイメージセンサの重要な性能指標にランダムノイズがあり、主なランダムノイズ源として、画素とＡＤ変換器があることが知られている。
一般的には、ランダムノイズ低減手法として、トランジスタサイズを大きくすることでフリッカノイズ（flicker noise）を低減する、もしくは比較器出力に容量を付加し、帯域を落とすことでＣＤＳによるノイズのフィルタ効果を狙う方法が知られている。
しかし、それぞれの手法だけでは、使用できる面積が小さいため充分に雑音を低下させることができず、結果的に雑音性能を満たすために、画素ピッチが増大するという不利益がある。
【００１８】
また、各画素に比較器を含むＡＤＣ（さらにはメモリ部）を配置することから、有効画素領域を最大限に拡大することは困難で、コストあたりの価値を最大限に高めることが困難である。
【００１９】
本発明は、デジタル画素に配置されるＡＤ変換器の比較器が低電力かつ低ピーク電流で、低電圧動作が可能であり、しかも入力レンジ全体で高い直線性を実現することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
本発明は、デジタル画素に配置されるＡＤ変換器の比較器が低電力かつ低ピーク電流で、低電圧動作が可能であり、しかも入力レンジ全体で高い直線性を実現することが可能で、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
また、本発明は、デジタル画素に配置されるＡＤ変換器の比較器が低電力かつ低ピーク電流で、低電圧動作が可能であり、しかも入力レンジ全体で高い直線性を実現することが可能で、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能であり、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
【課題を解決するための手段】
【００２０】
本発明の第１の観点の固体撮像装置は、光電変換を行う画素が配置された画素部と、前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、アナログ−デジタル（ＡＤ）変換のため、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、を含み、前記比較器は、一方のトランジスタのゲートに前記参照電圧が供給され、他方のトランジスタのゲートに前記出力バッファ部による前記電圧信号が供給され、前記参照電圧と前記電圧信号との比較動作を行い、前記参照電圧と前記電圧信号が同等レベルになったときに出力レベルを反転する電流制御可能な電流源に接続された差動増幅部を含む第１アンプと、電流制御可能で、前記第１アンプの反転出力をレベル反転してゲインアップして出力する増幅部を含む第２アンプと、電流制御可能で、前記第２アンプの出力を反転して出力する第１インバータと、電流制御可能で、前記第２インバータの出力を反転して出力する第２インバータと、を含む。
【００２１】
本発明の第２の観点は、光電変換を行う画素が配置された画素部と、前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、アナログ−デジタル（ＡＤ）変換のため、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、を含み、前記比較器は、一方のトランジスタのゲートに前記参照電圧が供給され、他方のトランジスタのゲートに前記出力バッファ部による前記電圧信号が供給され、前記参照電圧と前記電圧信号との比較動作を行い、前記参照電圧と前記電圧信号が同等レベルになったときに出力レベルを反転する電流制御可能な電流源に接続された差動増幅部を含む第１アンプと、電流制御可能で、前記第１アンプの反転出力をレベル反転してゲインアップして出力する増幅部を含む第２アンプと、電流制御可能で、前記第２アンプの出力を反転して出力する第１インバータと、電流制御可能で、前記第２インバータの出力を反転して出力する第２インバータと、を含む固体撮像装置の駆動方法であって、前記第１アンプ、前記第２アンプ、前記第１インバータ、および前記第２インバータを、低電力および低ピーク電流を実現するように電流制御し、バイアス電流を使用して前記比較器の帯域幅を制御する。
【００２２】
本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、光電変換を行う画素が配置された画素部と、前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、アナログ−デジタル（ＡＤ）変換のため、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、を含み、前記比較器は、一方のトランジスタのゲートに前記参照電圧が供給され、他方のトランジスタのゲートに前記出力バッファ部による前記電圧信号が供給され、前記参照電圧と前記電圧信号との比較動作を行い、前記参照電圧と前記電圧信号が同等レベルになったときに出力レベルを反転する電流制御可能な電流源に接続された差動増幅部を含む第１アンプと、電流制御可能で、前記第１アンプの反転出力をレベル反転してゲインアップして出力する増幅部を含む第２アンプと、電流制御可能で、前記第２アンプの出力を反転して出力する第１インバータと、電流制御可能で、前記第２インバータの出力を反転して出力する第２インバータと、を含む。
【発明の効果】
【００２３】
本発明によれば、デジタル画素に配置されるＡＤ変換器の比較器が低電力かつ低ピーク電流で、低電圧動作が可能であり、しかも入力レンジ全体で高い直線性を実現することが可能となる。
本発明によれば、デジタル画素に配置されるＡＤ変換器の比較器が低電力かつ低ピーク電流で、低電圧動作が可能であり、しかも入力レンジ全体で高い直線性を実現することが可能であり、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能となる。
また、本発明によれば、デジタル画素に配置されるＡＤ変換器の比較器が低電力かつ低ピーク電流で、低電圧動作が可能であり、しかも入力レンジ全体で高い直線性を実現することが可能で、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能であり、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能となる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
【図２】本発明の第１の実施形態に係る固体撮像装置の画素部のデジタル画素アレイの一例を示す図である。
【図３】本発明の第１の実施形態に係る固体撮像装置の画素の一例を示す回路図である。
【図４】本発明の第１の実施形態に係るデジタル画素の主要部である電荷蓄積転送系の構成例を示す簡略断面図およびオーバーフロー時のポテンシャル図である。
【図５】本実施形態に係る比較器の第１の比較処理を説明するための図である。
【図６】本実施形態に係る比較器の第１の比較処理を説明するための図であって、参照電圧の他のパターン例を説明するための図である。
【図７】本実施形態に係る比較器に種々の参照電圧を入力した場合の光時間変換の状態を示す図である。
【図８】本発明の第１の実施形態に係るデジタル画素における光応答カバレッジを示す図である。
【図９】本第１の実施形態に係る比較器の構成例を示す回路図である。
【図１０】本第１の実施形態に係る画素および比較器の動作を説明するためのタイミングチャートである。
【図１１】ＡＤＣコードメモリとしてのＳＲＡＭビットセルの一例を示す図である。
【図１２】本発明の第１の実施形態に係る固体撮像装置におけるフレーム読み出しシーケンスの一例を示す図である。
【図１３】本第１の実施形態に係る固体撮像装置の積層構造について説明するための模式図である。
【図１４】本第１の実施形態に係る固体撮像装置の積層構造について説明するための簡略断面図である。
【図１５】本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。
【図１６】本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す図である。
【図１７】本第２の実施形態に係る比較器の構成例を示す回路図である。
【図１８】本第３の実施形態に係る比較器の構成例を示す回路図である。
【図１９】本第４の実施形態に係る比較器の構成例を示す回路図である。
【図２０】本発明の第５の実施形態に係る固体撮像装置を説明するための図であって、タイムスタンプＡＤＣモード動作とリニアＡＤＣモード動作の選択処理の一例を示す図である。
【図２１】本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態を図面に関連付けて説明する。
【００２６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
本実施形態において、固体撮像装置１０は、たとえば画素としてデジタル画素(Digital Pixel)を含むＣＭＯＳイメージセンサにより構成される。
【００２７】
この固体撮像装置１０は、図１に示すように、撮像部としての画素部２０、垂直走査回路（行走査回路）３０、出力回路４０、およびタイミング制御回路５０を主構成要素として有している。
これらの構成要素のうち、たとえば垂直走査回路３０、出力回路４０、およびタイミング制御回路５０により画素信号の読み出し部６０が構成される。
【００２８】
本第１の実施形態において、固体撮像装置１０は、画素部２０において、デジタル画素として光電変換読み出し部、ＡＤ（アナログデジタル）変換部、およびメモリ部を含み、グローバルシャッタの動作機能を持つ、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。
本第１の実施形態に係る固体撮像装置１０において、後で詳述するように、各デジタル画素ＤＰがＡＤ変換機能を有しており、ＡＤ変換部は、光電変換読み出し部により読み出される電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器（コンパレータ）を有している。
比較器は、読み出し部６０の制御の下、蓄積期間に光電変換素子から出力ノード（フローティングディフュージョン）に溢れ出たオーバーフロー電荷に応じた電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、蓄積期間後の転送期間に出力ノードに転送された光電変換素子の蓄積電荷に応じた電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、を行う。
【００２９】
そして、本第１の実施形態に係る固体撮像装置１０は、低電力、低ピーク電流、低ノイズ、低電圧、および広い入力レンジが可能となるように、比較器の回路構成と制御技術を採用している。
本実施形態に係る比較器は、基本的に、一方のトランジスタのゲートに参照電圧が供給され、他方のトランジスタのゲートに出力バッファ部による電圧信号が供給され、参照電圧と電圧信号との比較動作を行い、参照電圧と電圧信号が同等レベルになったときに出力レベルを反転する電流制御可能な電流源に接続された差動増幅部を含む第１アンプ、電流制御可能で、第１アンプの反転出力をレベル反転してゲインアップして出力する増幅部を含む第２アンプ、電流制御可能で、第２アンプの出力を反転して出力する第１インバータ、および電流制御可能で、第２インバータの出力を反転して出力する第２インバータを含み、第１アンプ、第２アンプ、第１インバータ、および第２インバータを、低電力および低ピーク電流を実現するように電流制御し、バイアス電流を使用して比較器の帯域幅を制御する。
【００３０】
以下、固体撮像装置１０の各部の構成および機能の概要、特に、画素部２０およびデジタル画素の構成および機能、それらに関連した読み出し処理、並びに、画素部２０と読み出し部６０の積層構造等について詳述する。
【００３１】
（画素部２０およびデジタル画素２００の構成）
図２は、本発明の第１の実施形態に係る固体撮像装置１０の画素部のデジタル画素アレイの一例を示す図である。
図３は、本発明の第１の実施形態に係る固体撮像装置１０の画素の一例を示す回路図である。
【００３２】
画素部２０は、図２に示すように、複数のデジタル画素２００がＮ行Ｍ列の行列状（マトリクス状）に配列されている。
なお、図２においては、図面の簡単化のため、９つのデジタル画素２００が３行３列の行列状（Ｍ＝３、Ｎ＝３のマトリクス状）に配置されている例が示されている。
【００３３】
本第１の実施形態に係るデジタル画素２００は、光電変換読み出し部（図２ではＰＤと表記）２１０、ＡＤ変換部（図２ではＡＤＣと表記）２２０、およびメモリ部（図２ではＭＥＭと表記）２３０を含んで構成されている。
本第１の実施形態の画素部２０は、後で詳述するように、第１の基板１１０と第２の基板１２０の積層型のＣＭＯＳイメージセンサとして構成されるが、本例では、図３に示すように、第１の基板１１０に光電変換読み出し部２１０が形成され、第２の基板１２０にＡＤ変換部２２０およびメモリ部２３０が形成されている。
【００３４】
デジタル画素２００の光電変換読み出し部２１０は、フォトダイオード（光電変換素子）と画素内アンプとを含んで構成される。
具体的には、この光電変換読み出し部２１０は、たとえば光電変換素子であるフォトダイオードＰＤ１を有する。
このフォトダイオードＰＤ１に対して、転送素子としての転送トランジスタＴＧ１−Ｔｒ、リセット素子としてのリセットトランジスタＲＳＴ１−Ｔｒ、ソースフォロワ素子としてのソースフォロワトランジスタＳＦ１−Ｔｒ、電流源素子としてのカレントトランジスタＩＣ１−Ｔｒ、出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１，および読み出しノードＮＤ２をそれぞれ一つずつ有する。
このように、第１の実施形態に係るデジタル画素２００の光電変換読み出し部２１０は、転送トランジスタＴＧ１−Ｔｒ、リセットトランジスタＲＳＴ１−Ｔｒ、ソースフォロワトランジスタＳＦ１−Ｔｒ、およびカレントトランジスタＩＣ１−Ｔｒの４トランジスタ（４Ｔｒ）を含んで構成されている。
【００３５】
そして、本第１の実施形態においては、ソースフォロワトランジスタＳＦ１−Ｔｒ、カレントトランジスタＩＣ１−Ｔｒ、および読み出しノードＮＤ２を含んで出力バッファ部２１１が構成されている。
【００３６】
本第１の実施形態に係る光電変換読み出し部２１０は、出力バッファ部２１１の読み出しノードＮＤ２がＡＤ変換部２２０の入力部に接続されている。
光電変換読み出し部２１０は、出力ノードとしてのフローティングディフュージョンＦＤ１の電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号ＶＳＬをＡＤ変換部２２０に出力する。
【００３７】
より具体的には、光電変換読み出し部２１０は、ＡＤ変換部２２０の第１の比較処理期間ＰＣＭＰ１において、蓄積期間ＰＩに光電変換素子であるフォトダイオードＰＤ１から出力ノードとしてのフローティングディフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬを出力する。
【００３８】
さらに、光電変換読み出し部２１０は、ＡＤ変換部２２０の第２の比較処理期間ＰＣＭＰ２において、蓄積期間ＰＩ後の転送期間ＰＴに出力ノードとしてのフローティングディフュージョンＦＤ１に転送されたフォトダイオードＰＤ１の蓄積電荷に応じた電圧信号ＶＳＬを出力する。
光電変換読み出し部２１０は、第２の比較処理期間ＰＣＭＰ２において、画素信号としての読み出しリセット信号(信号電圧)（ＶＲＳＴ）および読み出し信号(信号電圧)（ＶＳＩＧ）をＡＤ変換部２２０に出力する。
【００３９】
フォトダイオードＰＤ１は、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷が正孔（ホール）であったり、各トランジスタがｐ型トランジスタであっても構わない。
また、本実施形態は、複数のフォトダイオードおよび転送トランジスタ間で、各トランジスタを共有している場合にも有効である。
【００４０】
各デジタル画素２００において、フォトダイオード（ＰＤ）としては、埋め込み型フォトダイオード（ＰＰＤ）が用いられる。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
【００４１】
光電変換読み出し部２１０の転送トランジスタＴＧ１−Ｔｒは、フォトダイオードＰＤ１とフローティングディフュージョンＦＤ１の間に接続され、制御線を通じてゲートに印加される制御信号ＴＧにより制御される。
転送トランジスタＴＧ１−Ｔｒは、制御信号ＴＧがハイ（Ｈ）レベルの転送期間ＰＴに選択されて導通状態となり、フォトダイオードＰＤ１で光電変換され蓄積された電荷（電子）をフローティングディフュージョンＦＤ１に転送する。
なお、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１が所定のリセット電位にリセットされた後、転送トランジスタＴＧ１−Ｔｒは、制御信号ＴＧがロー（Ｌ）レベルの非導通状態となり、フォトダイオードＰＤ１は蓄積期間ＰＩとなるが、このとき、入射する光の強度（量）が非常に高い場合、飽和電荷量を超えた電荷が転送トランジスタＴＧ１―Ｔｒ下のオーバーフローパスを通じてオーバーフロー電荷としてフローティングディフュージョンＦＤ１に溢れ出す。
【００４２】
リセットトランジスタＲＳＴ１−Ｔｒは、電源電圧（または電源電位という場合もある）ＶＤＤの電源線ＶｄｄとフローティングディフュージョンＦＤ１の間に接続され、制御線を通じてゲートに印加される制御信号ＲＳＴにより制御される。
リセットトランジスタＲＳＴ１−Ｔｒは、制御信号ＲＳＴがＨレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンＦＤ１を電源電圧ＶＤＤの電源線Ｖｄｄの電位にリセットする。
【００４３】
ソースフォロワ素子としてのソースフォロワトランジスタＳＦ１−Ｔｒは、ソースが読み出しノードＮＤ２に接続され、ドレイン側が電源線Ｖｄｄに接続され、ゲートがフローティングディフュージョンＦＤ１に接続されている。
読み出しノードＮＤ２と基準電位ＶＳＳ（たとえばＧＮＤ）の間に電流源素子としてのカレントトランジスタＩＣ１−Ｔｒのドレイン、ソースが接続されている。カレントトランジスタＩＣ１−Ｔｒのゲートは制御信号ＶＢＮＰＩＸの供給ラインに接続されている。
そして、読み出しノードＮＤ２とＡＤ変換部２２０の入力部間の信号線ＬＳＧＮ１は、電流源素子としてのカレントトランジスタＩＣ１−Ｔｒにより駆動される。
【００４４】
図４（Ａ）および（Ｂ）は、本発明の第１の実施形態に係るデジタル画素の主要部である電荷蓄積転送系の構成例を示す簡略断面図およびオーバーフロー時のポテンシャル図である。
【００４５】
各デジタル画素セルＰＸＬＣは、光Ｌが照射される第１基板面１１０１側（たとえば裏面側）と、この第１基板面１１０１側と対向する側の第２基板面１１０２側とを有する基板（本例では第１の基板１１０）に形成され、分離層ＳＰＬにより分離されている。
そして、図４のデジタル画素セルＰＬＸＣは、光電変換読み出し部２１０を形成するフォトダイオードＰＤ１、転送トランジスタＴＧ１−Ｔｒ、フローティングディフュージョンＦＤ１、リセットトランジスタＲＳＴ１−Ｔｒ、分離層ＳＰＬ、さらには図示しないカラーフィルタ部およびマイクロレンズを含んで構成されている。
【００４６】
（フォトダイオードの構成）
フォトダイオードＰＤ１は、第１基板面１１０１側と、第１基板面１１０１側と対向する側の第２基板面１１０２側とを有する半導体基板に対して埋め込むように形成された第１導電型（本実施形態ではｎ型）半導体層（本実施形態ではｎ層）２１０１を含み、受光した光の光電変換機能および電荷蓄積機能を有するように形成されている。
フォトダイオードＰＤ１の基板の法線に直交する方向（Ｘ方向）における側部には第２の導電型（本実施形態ではｐ型）分離層ＳＰＬが形成されている。
【００４７】
このように、本実施形態では、各デジタル画素セルＰＸＬＣにおいて、フォトダイオード（ＰＤ）としては、埋め込み型フォトダイオード（ＰＰＤ）が用いられる。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
【００４８】
図４のフォトダイオードＰＤ１においては、ｎ層（第１導電型半導体層）２１０１が、基板１１０の法線方向（図中の直交座標系のＺ方向）に２層構造を持つように構成されている。
本例では、第１基板面１１０１側にｎ−層２１０２が形成され、このｎ−層２１０２の第２基板面１１０２側にｎ層２１０３が形成され、このｎ層２１０３の第２基板面１１０２側にｐ＋層２１０４およびｐ層２１０５が形成されている。
また、ｎ−層２１０２の第１基板面１１０１側にｐ＋層２１０６が形成されている。
ｐ＋層２１０６は、フォトダイオードＰＤ１のみならず分離層ＳＰＬ、さらには他のデジタル画素セルＰＸＬＣにわたって一様に形成されている。
【００４９】
なお、このＰ＋層２１０６の光入射側には、カラーフィルタ部が形成され、さらに、カラーフィルタ部の光入射射側であって、フォトダイオードＰＤ１および分離層ＳＰＬの一部に対応するようにマイクロレンズが形成されている。
【００５０】
これらの構成は一例であり、単層構造であってもよく、また、３層、４層以上の積層構造であってもよい。
【００５１】
（Ｘ方向（列方向）における分離層の構成）
図４のＸ方向（列方向）におけるｐ型分離層ＳＰＬにおいては、フォトダイオードＰＤ１のｎ−層２１０２と接する側であって基板の法線に直交する方向（図中の直交座標系のＸ方向）の右側部に、第１のｐ層（第２導電型半導体層）２１０７が形成されている。
さらに、ｐ型分離層ＳＰＬにおいては、第１のｐ層２１０７のＸ方向の右側に、第２のｐ層（第２導電型半導体層）２１０８が、基板１１０の法線方向（図中の直交座標系のＺ方向）に２層構造を持つように構成されている。
本例では、第２のｐ層２１０８において、第１基板面１１０１側にｐ−層２１０９が形成され、このｐ−層２１０９の第２基板面１１０２側にｐ層２１１０が形成されている。
【００５２】
これらの構成は一例であり、単層構造であってもよく、また、３層、４層以上の積層構造であってもよい。
【００５３】
ｐ型分離層ＳＰＬの第１のｐ層２１０７および第２のｐ−層２１０９の第１の基板面１１０１側にはフォトダイオードＰＤ１と同様のｐ＋層２１０６が形成されている。
【００５４】
ｐ型分離層ＳＰＬの第１のｐ層２１０７の第２の基板面１１０２側の一部にかかりオーバーフローパスＯＶＰが形成されるように、ｎ層２１０３が延長するように形成されている。
そして、ｎ層２１０３の第２基板面１１０２側のｐ層２１０５上に、ゲート絶縁膜を介して転送トランジスタＴＧ１−Ｔｒのゲート電極２１１１が形成されている。
さらに、ｐ型分離層ＳＰＬの第１のｐ層２１０７の第２の基板面１１０２側にはフローティングディフュージョンＦＤ１となるｎ＋層２１１２が形成され、ｎ＋層２１１２に隣接してリセットトランジスタＲＳＴ１−Ｔｒのチャネル形成領域となるｐ層２１１３、ｐ層２１１３に隣接してｎ＋層２１１４が形成されている。
そして、ｐ層２１１３上に、ゲート絶縁膜を介してゲート電極２１１５が形成されている。
【００５５】
このような構造において、入射する光の強度（量）が非常に高い場合、飽和電荷量を超えた電荷が転送トランジスタＴＧ１―Ｔｒ下のオーバーフローパスＯＶＰを通じてオーバーフロー電荷としてフローティングディフュージョンＦＤ１に溢れ出す。
【００５６】
デジタル画素２００のＡＤ変換部２２０は、光電変換読み出し部２１０により出力されるアナログの電圧信号ＶＳＬを、所定の傾きを持たせて変化させたランプ波形または固定電圧の参照電圧ＶＲＥＦと比較して、デジタル信号に変換する機能する。
【００５７】
ＡＤ変換部２２０は、図３に示すように、比較器（ＣＯＭＰ）２２１、入力側結合キャパシタＣ２２１、出力側の負荷キャパシタＣ２２２、およびリセットスイッチＳＷ−ＲＳＴを含んで構成されている。
【００５８】
比較器２２１は、第１の入力端子としての反転入力端子（−）に、光電変換読み出し部２１０の出力バッファ部２１１から信号線ＬＳＧＮ１に出力された電圧信号ＶＳＬが供給され、第２の入力端子としての非反転入力端子（＋）に参照電圧ＶＲＥＦが供給され、電圧信号ＶＳＴと参照電圧ＶＲＥＦとを比較し、デジタル化した比較結果信号ＳＣＭＰを出力する比較処理を行う。
【００５９】
比較器２２１は、第１の入力端子としての反転入力端子（−）に結合キャパシタＣ２２１が接続されており、第１の基板１１０側の光電変換読み出し部２１０の出力バッファ部２１１と第２の基板１１２０側のＡＤ変換部２２０の比較器２２１の入力部をＡＣ結合することにより、低ノイズ化を図り、低照度時に高ＳＮＲを実現可能なように構成されている。
【００６０】
また、比較器２２１は、出力端子と第１の入力端子としての反転入力端子（−）との間にリセットスイッチＳＷ−ＲＳＴが接続され、出力端子と基準電位ＶＳＳとの間にノイズ帯域幅制限キャパシタとしての負荷キャパシタＣ２２２が接続されている。
【００６１】
基本的に、ＡＤ変換部２２０においては、光電変換読み出し部２１０の出力バッファ部２１１から信号線ＬＳＧＮ１に読み出されたアナログ信号（電位ＶＳＬ）は比較器２２１で参照電圧ＶＲＥＦ、たとえばある傾きを持った線形に変化するスロープ波形であるランプ信号ＲＡＭＰと比較される。
このとき、比較器２２１と同様に列毎に配置された図示しないカウンタが動作しており、ランプ波形のあるランプ信号ＲＡＭＰとカウンタ値が一対一の対応を取りながら変化することで電圧信号ＶＳＬをデジタル信号に変換する。
基本的に、ＡＤ変換部２２０は、参照電圧ＶＲＥＦ（たとえばランプ信号ＲＡＭＰ）の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
そして、アナログ信号ＶＳＬとランプ信号ＲＡＭＰ（参照電圧ＶＲＥＦ）が交わったとき、比較器２２１の出力が反転し、カウンタの入力クロックを停止し、または、入力を停止していたクロックをカウンタに入力し、そのときのカウンタの値（データ）がメモリ部２３０に記憶されてＡＤ変換を完了させる。
以上のＡＤ変換期間終了後、各デジタル画素２００のメモリ部２３０に格納されたデータ（信号）は出力回路４０から図示しない信号処理回路に出力され、所定の信号処理により２次元画像が生成される。
【００６２】
（比較器２２１のおける第１の比較処理および第２の比較処理）
そして、本第１の実施形態のＡＤ変換部２２０の比較器２２１は、画素信号の読み出し期間に次の２つの第１の比較処理および第２の比較処理を行うように、読み出し部６０により駆動制御される。
【００６３】
第１の比較処理ＣＭＰＲ１において、比較器２２１は、読み出し部６０の制御の下、蓄積期間ＰＩに光電変換素子であるフォトダイオードＰＤ１から出力ノードであるフローティングフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬ１に対するデジタル化した第１の比較結果信号ＳＣＭＰ１を出力する。
なお、この第１の比較処理ＣＭＰＲ１の動作を、タイムスタンプＡＤＣモードの動作ともいう。
【００６４】
第２の比較処理ＣＭＰＲ２において、比較器２２１は、読み出し部６０の制御の下、蓄積期間ＰＩ後の転送期間ＰＴに出力ノードであるフローティングフュージョンＦＤ１に転送されたフォトダイオードＰＤ１の蓄積電荷に応じた電圧信号ＶＳＬ２（ＶＳＩＧ）に対するデジタル化した第２の比較結果信号ＳＣＭＰ２を出力する。
実際には、第２の比較処理ＣＭＰＲ２において、蓄積電荷に応じた電圧信号ＶＳＬ２（ＶＳＩＧ）に対するデジタル化の前に、リセット時のフローティングディフュージョンＦＤ１のリセット電圧に応じた電圧信号ＶＳＬ２（ＶＲＲＴ）に対するデジタル化を行う。
なお、この第２の比較処理ＣＭＰＲ２の動作を、リニアＡＤＣモードの動作ともいう。
【００６５】
なお、本実施形態において、基本的に、蓄積期間ＰＩは、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１がリセットレベルにリセットされてから、転送トランジスタＴＧ１−Ｔｒが導通状態に切り替えられて転送期間ＰＴが開始されるまでの期間である。
第１の比較処理ＣＭＰＲ１の期間ＰＣＭＰＲ１は、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１がリセットレベルにリセットされてから、転送期間ＰＴが開始される前に、フローティングディフュージョンＦＤ１がリセットレベルにリセットされるまでの期間である。
第２の比較処理ＣＭＰＲ２の期間ＰＣＭＰＲ２は、フローティングディフュージョンＦＤ１がリセットレベルにリセットされた後の期間であって、転送期間ＰＴ後の期間を含む期間である。
【００６６】
ここで、第１の比較処理ＣＭＰＲ１についてさらに詳述する。
図５は、本実施形態に係る比較器２２１の第１の比較処理ＣＭＰＲ１を説明するための図である。
図５において、横軸が時間を示し、縦軸が出力ノードであるフローティングディフュージョンＦＤ１の電圧レベルＶＦＤを示している。
【００６７】
フローティングディフュージョンＦＤ１の電圧レベルＶＦＤは、リセットレベルのときが電荷量が最も少なく電圧レベルＶＦＤは最も高いレベルＶＦＤｉｎｉとなる。
一方、飽和状態のときが電荷量が多く、電圧レベルＶＦＤは低いレベルＶＦＤｓａｔとなる。
このような条件に従って、比較器２２１の参照電圧ＶＲＥＦ１を、飽和状態となる手前の非飽和状態時のレベルに固定した電圧ＶＲＥＦｓａｔに設定する、あるいはリセットレベル時の電圧レベルＶＲＥＦｒｓｔから電圧レベルＶＲＥＦｓａｔに至るランプ電圧ＶＲＥＦｒａｍｐに設定する。
【００６８】
第１の比較処理ＣＭＰＲ１のときに、このような参照電圧ＶＲＥＦ１がＶＲＥＦｓａｔまたはＶＲＥＦｒａｍｐに設定されると、図５に示すように、入射光の強度が高い高照度のときほど電荷量が多いため比較器２２１の出力がフリップ（反転）する時間が速い。
最も高い照度の例ＥＸＰ１の場合には、比較器２２１の出力が時刻ｔ１に直ちにフリップ（反転）する。
例ＥＸＰ１より低い照度の例ＥＸＰ２の場合には、比較器２２１の出力が時刻ｔ１より遅い時刻ｔ２にフリップ（反転）する。
例ＥＸＰ２より低い照度の例ＥＸＰ３の場合には、比較器２２１の出力が時刻ｔ２より遅い時刻ｔ３にフリップ（反転）する。
【００６９】
このように、比較器２２１は、第１の比較処理ＣＭＰＲ１において、蓄積期間ＰＩの所定期間にフォトダイオードＰＤ１からフローティングディフュージョンＦＤ１へのオーバーフロー電荷の量に応じた時間に対応する第１の比較結果信号ＳＣＭＰ１を出力する。
【００７０】
より具体的には、比較器２２１は、第１の比較処理ＣＭＰＲ１において、オーバーフロー電荷がフォトダイオードＰＤ１から出力ノードであるフローティングディフュージョンＦＤ１に溢れ始める最大サンプリング時間におけるフォトダイオードＰＤ１の所定の閾値に対応した信号レベルから最小サンプリング時間で得られる信号レベルまでの光レベルとの比較処理に対応可能である。
【００７１】
上述したように、タイムスタンプＡＤＣモードにおける光変換動作(Photo conversion operation)は、蓄積期間ＰＩにおいて、光―時間変換(Light to time conversion)を伴って実行される。
図５に示すように、非常に明るい光の下では、リセット活性化期間の直後に比較器２２１の出力状態が反転され、その光レベルは、以下の時間で説明される飽和信号（ウェル容量）に対応する。
【００７２】
（（ＦＤ飽和量×蓄積時間）／サンプリング期間）＋ＰＤ飽和量
たとえば、ＦＤ飽和：８Ｋｅ @ 150uV / e〜ＦＤ容量の１．１ｆＦ、最小サンプリング時間：１５ｎｓｅｃ、蓄積時間：３ｍｓｅｃ：
であると仮定する。
【００７３】
このタイムスタンプＡＤＣ動作モードでは、上述したように、オーバーフロー電荷がフォトダイオードＰＤ１から出力ノードであるフローティングディフュージョンＦＤ１に溢れ始める最大サンプリング時間におけるフォトダイオードＰＤ１の所定の閾値に対応した信号レベルから最小サンプリング時間で得られる信号レベルまでの光レベルをカバーすることができる。
【００７４】
図６は、本実施形態に係る比較器２２１の第１の比較処理ＣＭＰＲ１を説明するための図であって、参照電圧の他のパターン例を説明するための図である。
【００７５】
参照電圧ＶＲＥＦは、図６中に（１）で示す所定の傾きを持たせて変化させたランプ波形（信号）ＲＡＭＰまたは図６中に（２）で示す固定電圧ＤＣであってもよく、また、図６中に（３）で示すログ（ｌｏｇ）や図６中に（４）で示す指数関数的な値をとる電圧信号あってもよい。
【００７６】
図７は、本実施形態に係る比較器に種々の参照電圧ＶＲＥＦを入力した場合の光時間変換の状態を示す図である。
図７において，横軸がサンプリング時間を示し、縦軸がオーバーフロー信号における推定信号を示している。
【００７７】
図７は、適用される光の性質（適性）によるオーバーフロー電荷（信号）に対応する比較器２２１が反転するサンプリング時間を示している。
図７においては、さまざまな固定基準電圧ＤＣ１、ＤＣ２、ＤＣ３とランプ基準電圧ＶＲＡＭＰに対して反転するサンプリング時間を示している。ここでは、線形基準ランプが使用されている。
【００７８】
以上の飽和したオーバーフロー電荷に対する第１の比較処理ＣＭＰＲ１を行うタイムスタンプＡＤＣモードの動作が終了すると、フローティングディフュージョンＦＤ１と比較器２２１をリセットした後に、非飽和電荷に対する第２の比較処理ＣＭＰＲ２を行うリニアＡＤＣモードの動作に移行する。
【００７９】
図８は、本発明の第１の実施形態に係るデジタル画素における光応答カバレッジを示す図である。
図８において、ＡがタイムスタンプＡＤＣモード動作による信号を示し、ＢがリニアＡＤＣモード動作による信号を示している。
【００８０】
タイムスタンプＡＤＣモードは，非常に明るい光に対する光応答を有することができることから、リニアＡＤＣモードは暗いレベルからの光応答を有することができる。たとえば、１２０ｄＢのダイナミックレンジ性能を実現することができる。
たとえば、上述したように、光変換範囲の飽和信号は９００Ｋｅである。
リニアＡＤＣモードは、ＡＤＣを適用した通常の読み出しモード動作のため、２ｅのノイズレベルから８ＫｅのフォトダイオードＰＤ１とフローティングディフュージョンＦＤ１の飽和までカバーすることがでる。
リニアＡＤＣモードのカバレッジは、追加のスイッチと容量で３０Ｋｅに拡張することができる。
【００８１】
（比較器の構成例）
本第１の実施形態に係る比較器２２１は、低電力、低ピーク電流、低ノイズ、低電圧、および広い入力レンジが可能となるように、回路構成と制御技術が採用されている。
本実施形態に係る比較器２２１は、非縦続接続された第１アンプ、第２アンプ、第１インバータ、および第２インバータを有し、低電力および低ピーク電流を実現するように電流制御され、バイアス電流を使用して帯域幅が制御される。
【００８２】
以下、本実施形態の特徴的な構成を有する比較器２２１の構成、機能について詳細に説明する。
なお、本実施形態において、第１導電型はｐチャネルまたはｎチャネルであり、第２導電型はｎチャネルまたはｐチャネルである。
以下において、比較器は符号７００を付して説明する。
【００８３】
図９は、本第１の実施形態に係る比較器の構成例を示す回路図である。
【００８４】
比較器７００は、図９に示すように、非縦続接続された第１アンプ７１０、第２アンプ７２０、第１インバータ７３０、第２インバータ７４０、クランプ用ＰＭＯＳトランジスタＰＴ７５１、および第１ノイズ帯域幅制限キャパシタＣ７５１を有している。
【００８５】
第１アンプ７１０は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ７１１〜ＰＴ７１３、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ７１１〜ＮＴ７１３、およびオートゼロ（ＡＺ）レベルのサンプリング容量としてのＡＺキャパシタＣ７１１（ＣＣ）を有する。
【００８６】
ＰＭＯＳトランジスタＰＴ７１１のソースおよびＰＭＯＳトランジスタＰＴ７１２のソースが電源電位ＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ７１１のドレインがＮＭＯＳトランジスタＮＴ７１１のドレインに接続され、その接続点によりノードＮＤ７１１が形成されている。また、ＰＭＯＳトランジスタＰＴ７１１のドレインとゲートが接続され、その接続点がＰＭＯＳトランジスタ７１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ７１２のドレインがＮＭＯＳトランジスタＮＴ７１２のドレインに接続され、その接続点により第１アンプ２１０の出力ノードＮＤ７１２が形成されている。
ＮＭＯＳトランジスタＮＴ７１１とＮＭＯＳトランジスタＮＴ７１２のソース同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ７１３のドレインに接続されている。ＮＭＯＳトランジスタＮＴ７１３のソースは基準電位（たとえば接地電位）ＧＮＤに接続されている。
【００８７】
ＮＭＯＳトランジスタＮＴ７１２のゲートがキャパシタＣ７１１の第１電極に接続され、その接続点によりノードＮＤ７１３が形成されている。そして、キャパシタＣ７１１の第２電極がアナログ信号ＶＳＬの入力ラインに接続されている。
また、ＮＭＯＳトランジスタＮＴ７１３のゲートがバイアス制御信号（ゲートバイアス電圧）ＶＢＮＯＴＡの入力ラインに接続されている。
ＰＭＯＳトランジスタＰＴ７１３のソースがノードＮＤ７１２に接続され、ドレインがノードＮＤ７１３に接続されている。
そして、ＰＭＯＳトランジスタＰＴ７１３のゲートがローレベルでアクティブの信号ＡＺの入力ラインに接続されている。
【００８８】
このような構成を有する第１アンプ７１０において、ＰＭＯＳトランジスタＰＴ７１１，ＰＴ７１２によりカレントミラー回路が構成され、ＮＭＯＳトランジスタＮＴ７１１，ＮＴ７１２によりＮＭＯＳトランジスタＮＴ７１３を電流源とする差動トランジスタ対ＤＴＰが構成される。
また、ＰＭＯＳトランジスタＰＴ７１３がＡＺスイッチとして機能し、キャパシタＣ７１１がＡＺレベルのサンプリング容量として機能する。
そして、第１アンプ７１０の出力信号ｖｏｕｔ１は出力ノードＮＤ７１２から第２アンプ７２０に出力される。
【００８９】
本実施形態において、第１アンプ７１０の出力ノードＮＤ７１２には、ダイオード接続されたクランプ用ＰＭＯＳトランジスタＰＴ７５１（第１導電型電界効果トランジスタ）が接続されている。
具体的には、ＰＭＯＳトランジスタＰＴ７５１のソースが電源電位ＶＤＤに接続され、ゲートおよびドレインが第１アンプ７１０の出力ノードＮＤ７１２に接続されている。
【００９０】
第２アンプ７２０は、ＰＭＯＳトランジスタＰＴ７２１およびＮＭＯＳトランジスタＮＴ７２１を有する。
【００９１】
ＰＭＯＳトランジスタＰＴ７２１のソースが電源電位ＶＤＤに接続され、ゲートが第１アンプ７１０の出力ノードＮＤ７１２に接続されている。
ＰＭＯＳトランジスタＰＴ７２１のドレインがＮＭＯＳトランジスタＮＴ７２１のドレインに接続され、その接続点により出力ノードＮＤ７２１が形成されている。
ＮＭＯＳトランジスタＮＴ７２１のソースが基準電位ＶＳＳ（接地電位ＧＮＤ）に接続されている。
そして、ＮＭＯＳトランジスタＮＴ７２１のゲートがバイアス制御信号（ゲートバイアス電圧）ＶＢＮＩＮＶの入力ラインに接続されている。
【００９２】
このような構成を有する第２アンプ７２０において、ＰＭＯＳトランジスタＰＴ７２１により入力および増幅回路が構成されている。
また、ＮＭＯＳトランジスタＮＴ７２１により電流制御が行われる。
第２アンプ７２０は、第１アンプ７１０の反転出力をレベル反転してゲインアップして第１インバータ７３０に出力する増幅部として機能する。
【００９３】
第１ノイズ帯域幅制限キャパシタＣ７５１は、第１電極がソース接地型増幅器としてＰＭＯＳトランジスタＰＴ７２１のゲート（入力）に接続され、第２電極が基準に電位ＶＳＳに接続されている。
このキャパシタＣ７５１は、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。
第１アンプ７１０の出力に見える容量は、ＰＭＯＳトランジスタＰＴ７２１のゲイン倍されることからキャパシタＣ７２１の容量値は小さくてよい。
これにより、比較器７００の帯域は小さな容量で大きく狭められる。
【００９４】
第１インバータ７３０は、インバータＩＮＶ１を形成するＰＭＯＳトランジスタＰＴ７３１およびＮＭＯＳトランジスタＮＴ７３１、並びに、電流制御用ＮＭＯＳトランジスタＮＴ７３２を有する。
ＰＭＯＳトランジスタＰＴ７３１およびＮＭＯＳトランジスタＮＴ７３１のゲート同士が接続されて入力ノードＮＤ７３１が形成され、ドレイン同士が接続されて出力ノードＮＤ７３２が形成されている。
ＰＭＯＳトランジスタＰＴ７３１のソースが電源電位ＶＤＤに接続され、ＮＭＯＳトランジスタＮＴ７３１のソースが電流制御用ＮＭＯＳトランジスタＮＴ７３２のドレインに接続され、ＮＭＯＳトランジスタＮＴ７３２のソースが基準電位ＶＳＳに接続されている。
そして、ＮＭＯＳトランジスタＮＴ７３２のゲートがバイアス制御信号（ゲートバイアス電圧）ＶＢＮＩＮＶの入力ラインに接続されている。
【００９５】
第２インバータ７４０は、インバータＩＮＶ２を形成するＰＭＯＳトランジスタＰＴ７４１およびＮＭＯＳトランジスタＮＴ７４１、並びに、電流制御用ＰＭＯＳトランジスタＮＴ７４２を有する。
ＰＭＯＳトランジスタＰＴ７４１およびＮＭＯＳトランジスタＮＴ７４１のゲート同士が接続されて入力ノードＮＤ７４１が形成され、ドレイン同士が接続されて出力ノードＮＤ７４２が形成されている。
ＮＭＯＳトランジスタＮＴ７４１のソースが基準電位ＶＳＳに接続され、ＰＭＯＳトランジスタＰＴ７４１のソースが電流制御用ＰＭＯＳトランジスタＰＴ７３２のドレインに接続され、ＰＭＯＳトランジスタＰＴ７４２のソースが電源電位ＶＤＤに接続されている。
そして、ＰＭＯＳトランジスタＰＴ７４２のゲートがバイアス制御信号（ゲートバイアス電圧）ＶＢＰＩＮＶの入力ラインに接続されている。
第２インバータ７４０の出力ノードＮＤ７４２は比較器７００（２２１）の出力端子に接続されている。
【００９６】
上述したように、この比較器７００（２２１）は、低電力、低ピーク電流、低ノイズ、低電圧、および広い入力レンジが可能となるように、回路構成と制御技術が採用されている。以下に、図９の比較器７００の回路構成等について考察する。
【００９７】
本実施形態に係る比較器７００（２２１）は、ＳＲＡＭビットセルに使用されているのと同じ低電源電圧の使用と同様に、小さなフットプリントを可能にする２段プリアンプに続く２つの電流制御されたインバータ７３０，７４０の簡単な相互コンダクタンス増幅器（ＯＴＡ）として構成されている。
この構成により、１２ｄＢ ＡＤＣ分解能に十分な〜８０ｄＢまでＤＣゲインを増加させることができる。
また、低電力および低ピーク電流で大きな画素フォーマットのアレイを可能にする。
【００９８】
第１アンプ７１０においては、フォトン信号振幅レベルのみを取得することにより、低電源電圧下で入力コモンモードレンジを最大化するアナログ相関二重サンプリングを実行するためのオートゼロ（ＡＺ）スイッチとしてのＰＭＯＳトランジスタＰＴ７１３およびＡＺキャパシタＣ７１１（ＣＣ）が使用されている。
すなわち、フローティングディフュージョンリセットレベルとの差のみである。また、プリアンプのオフセットミスマッチ（〜100mVpp）は削除され、低い非直線性で入力信号レンジをさらに拡大する。
また、フローティングディフュージョンリセットノイズとフォトダイオード画素ソースフォロワ（ＳＦ）オフセットが除去され、ノイズの低減と入力レンジの拡大に貢献する。
以上のように、ＡＺキャパシタＣ７１１は低ノイズ性能と低電圧、広入力範囲動作を可能にする。
【００９９】
２段のプリアンプ７１０，７２０とそれに続く２つの連続するインバータ７３０，７４０段はすべて、低電力および低ピーク電流を実現するように電流制御される。
また、バイアス電流を使用して比較器の帯域幅を制御することにより、ノイズと比較器速度との間のトレードオフも可能になり、これは複数の比較器動作モードにとって有益である。
【０１００】
比較器７００の最終段の第２インバータ７４０は、ＰＭＯＳトランジスタＰＴ７４２によるＰＭＯＳ電流源によって制御され、ＮＭＯＳトランジスタＮＴ７４１は完全にオンになり、比較器からＳＲＡＭビットセルのワード線（ＷＬ）へのより高速かつ強力な低レベル（グランドレベル）の伝搬を可能にしてワード線に接続されるアクセストランジスタを遮断することができるビット線（ＢＬ）からＳＲＡＭビットセルの内容を上書きしないようにして、ＡＤＣコードをフリーズさせる。
【０１０１】
また、第１アンプ７１０の出力は、ダイオード接続されたＰＭＯＳトランジスタＰＴ７５１によってクランプされている。
ランプ信号ＲＡＭＰが信号ＶＩＮＰで初期化されるとき、出力は入力スイングに関係なく電源（１．３Ｖ）とグランド（０Ｖ）の中間レベル（０．６〜０．８Ｖ）にクランプされる。この現象は、クランプ電圧からプリアンプの2段目のスレッショルド電圧までのスイングレンジを規定している。
したがって、クランプされたノード上の遷移電圧は、入力スイングに関係なく同一になり、その結果、入力レンジ依存性がないため、高い直線性を達成する。
【０１０２】
すなわち、クランプ用にダイオード接続されたＰＭＯＳトランジスタＰＴ７５１は、入力スイングに関係なく遷移電圧を調整する出力信号ｖｏｕｔ1でのスイングを制限する。クランプされた電圧から第2アンプ７２０のＰＭＯＳトランジスタＰＴ７２１のスレッショルド電圧まで常に変化する。このメカニズムは、入力依存性が除去されるため、入力レンジ全体で高い直線性を実現する。
【０１０３】
図１０は、本第１の実施形態に係る画素および比較器の動作を説明するためのタイミングチャートである。
【０１０４】
時刻Ｔ１〜Ｔ２はオートゼロ期間である。第１アンプ７１０の差動トランジスタ対ＤＴＰの他方のＮＭＯＳトランジスタＮＴ７１２のゲートの電圧ｖｉｎｍ_ｖｉｒはランプ信号ＲＡＭＰ（ＶＩＮＰ）によって設定された電圧Ｖａｚに落ち着く。
信号ＡＺがハイレベルに切り替えられ、ＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ７１３が非導通状態に切り替えられると、電圧ｖｉｎｍ_ｖｉｒは電荷注入とクロックフィードスルーの影響を受ける。
【０１０５】
時刻Ｔ２〜Ｔ３においては、ランプ電圧ＲＡＭＰ（ＶＩＮＰ）は電圧Ｖｒｌｏに初期化される。第１アンプ７１０の出力信号ｖｏｕｔ１がクランプされ、電圧変化がないために電圧ｖｏｕｔｍ_ｖｉｒは影響を受けない。
【０１０６】
時刻Ｔ３〜Ｔ４においては、フォトダイオードＰＤ１からフローティングディフュージョンＦＤ１への電荷転送が行われ、電圧ｖｉｎｍ_ｖｉｒもそれに応じて変更される。ただし、第１アンプ７１０の出力信号ｖｏｕｔ１は同じ位置にとどまる。
【０１０７】
時刻Ｔ４〜Ｔ６はランプ期間である。信号ＲＡＭＰ（ＶＩＮＰ）が電圧ｖｉｎｍ_ｖｉｒのＶｘを横切ると、比較器７００（２２１）の出力ＳＣＭＰ（VCOMPOUT）が反転し、ＡＤＣコードがメモリ（図示せず）に固定される。
【０１０８】
なお、図１０において、入力スイングにかかわらず、第１アンプ７１０の出力信号ｖｏｕｔ１はＶｃｌｐにクランプされ、Ｖｃｌｐからプリアンプの2段目のスレッショルド電圧までの遷移波形Ｖｔｈは同様になる。
【０１０９】
（メモリ部の構成）
メモリ部２３０は、ＡＤＣメモリとしてのＳＲＡＭ２３１により形成され、読み出し部６０の制御の下、ＡＤＣコードの書き込み、読み出しが行われる。
【０１１０】
図１１（Ａ）〜（Ｃ）は、ＡＤＣコードメモリとしてのＳＲＡＭビットセルの一例を示す図である。
【０１１１】
図１１に示すように、ＡＤＣメモリはＳＲＡＭビットセルにより構成され、ＡＤＣ_ＣＯＤＥとその反転信号（ＡＤＣ_ＣＯＤＥ_Ｂ）の両方が提供されて読み出しおよび書き込み動作を実行する。
図１１には、１０ビットのＡＤＣメモリが示されている。
通常のＳＲＡＭビットセルでは、図１１（Ｃ）に示すように、標準的な６個のトランジスタが使用されている。
【０１１２】
比較器２２１において、第１の比較処理ＣＭＰＲ１によりフローティングディフュージョンＦＤ１のオーバーフロー電荷に応じた電圧信号がデジタル化された第１の比較結果信号ＳＣＭＰ１、および、第２の比較処理ＣＭＰＲ２によりフォトダイオードＰＤ１の蓄積電荷がデジタル化された第２の比較結果信号ＳＣＭＰ２は、関連付けられて部２３０のＳＲＡＭ２３１にデジタルデータとして記憶される。
上述したように、メモリ部２３０はＳＲＡＭにより構成され、デジタル変換された信号が供給され、フォトコンバージョン符号に対応し、画素アレイ周辺の出力回路４０の外部ＩＯバッファにより読み出すことができる。
【０１１３】
図１２は、本発明の第１の実施形態に係る固体撮像装置１０におけるフレーム読み出しシーケンスの一例を示す図である。
ここで、固体撮像装置１０におけるフレーム読み出し方式の一例について説明する。
図１２において、ＴＳはタイムスタンプＡＤＣの処理期間を示し、ＬｉｎはリニアＡＤＣの処理期間を示している。
【０１１４】
上述したように、オーバーフロー電荷は蓄積期間ＰＩ中にフローティングディフュージョンＦＤ１に蓄積される。タイムスタンプＡＤＣモードは蓄積時間ＰＩ中に動作する。
実際には、タイムスタンプＡＤＣモードは、蓄積期間ＰＩ中であって、フローティングディフュージョンＦＤ１がリセットされるまでの期間に動作する。
タイムスタンプＡＤＣモードの動作が終了すると、リニアＡＤＣモードに遷移し、フローティングディフュージョンＦＤ１のリセット時の信号（ＶＲＳＴ）を読み出してデジタル信号をメモリ部２３０に格納するように変換する。
さらに蓄積期間ＰＩの終了後、リニアＡＤＣモードではフォトダイオードＰＤ１の蓄積電荷に応じた信号（ＶＳＩＧ）を読み取ってデジタル信号をメモリ部２３０に格納するように変換する。
読み出されたフレームは、メモリノードからのデジタル信号データの読み出しによって実行され、そのようなＭＩＰＩデータフォーマットを有する、たとえば出力回路４０のＩＯバッファを介して固体撮像装置１０（イメージセンサ）の外部に送られる。この動作は、全画素（ピクセル）アレイに対してグローバルに実行することができる。
【０１１５】
また、画素部２０において、全画素同時にリセットトランジスタＲＳＴ１−Ｔｒと転送トランジスタＴＧ１−Ｔｒを使ってフォトダイオードＰＤ１をリセットすることで、全画素同時並列的に露光を開始する。また、所定の露光期間（蓄積帰還ＰＩ）が終了した後、転送トランジスタＴＧ１−Ｔｒを使って光電変換読み出し部からの出力信号をＡＤ変換部２２０、メモリ部２３０でサンプリングすることで、全画素同時並列的に露光を終了する。これにより、完全なシャッタ動作を電子的に実現する。
【０１１６】
垂直走査回路３０は、タイミング制御回路５０の制御に応じてシャッタ行および読み出し行において行走査制御線を通してデジタル画素２００の光電変換読み出し部２１０の駆動を行う。
垂直走査回路３０は、タイミング制御回路５０の制御に応じて、各デジタル画素２００の比較器２２１に対して、第１の比較処理ＣＭＰＲ１、第２の比較処理ＣＭＰＲ２に準じて設定される参照電圧ＶＲＥＦ１，ＶＲＥＦ２を供給する。
また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤに蓄積された電荷をリセットするシャッタ行の行アドレスの行選択信号を出力する。
【０１１７】
出力回路４０は、画素部２０の各デジタル画素２００のメモリ出力に対応して配置されたＩＯバッファ４１を含み、各デジタル画素２００から読み出されるデジタルデータを外部に出力する。
【０１１８】
タイミング制御回路５０は、画素部２０、垂直走査回路３０、出力回路４０等の信号処理に必要なタイミング信号を生成する。
【０１１９】
本第１の実施形態において、読み出し部６０は、たとえばグローバルシャッタモード時に、デジタル画素２００からの画素信号の読み出し制御を行う。
【０１２０】
（固体撮像装置１０の積層構造）
次に、本第１の実施形態に係る固体撮像装置１０の積層構造について説明する。
【０１２１】
図１３（Ａ）および（Ｂ）は、本第１の実施形態に係る固体撮像装置１０の積層構造について説明するための模式図である。
図１４は、本第１の実施形態に係る固体撮像装置１０の積層構造について説明するための簡略断面図である。
【０１２２】
本第１の実施形態に係る固体撮像装置１０は、第１の基板（上基板）１１０と第２の基板（下基板）１２０の積層構造を有する。
固体撮像装置１０は、たとえばウェハレベルで貼り合わせた後、ダイシングで切り出した積層構造の撮像装置として形成される。
本例では、第１の基板１１０と第２の基板１２０が積層された構造を有する。
【０１２３】
第１の基板１１０には、その中央部を中心として画素部２０の各デジタル画素２００の光電変換読み出し部２１０が形成されている。
第１の基板１１０の光Ｌが入射側である第１面１１１側にフォトダイオードＰＤが形成され、その光入射側にマイクロレンズＭＣＬやカラーフィルタが形成されている。
第１の基板１１０の第２面側に転送トランジスタＴＧ１−Ｔｒ，リセットトランジスタＲＳＴ１−Ｔｒ，ソースフォロワトランジスタＳＦ１−Ｔｒ，カレントトランジスタＩＣ１−Ｔｒが形成されている
【０１２４】
このように、本第１の実施形態においては、第１の基板１１０には、基本的に、デジタル画素２００の光電変換読み出し部２１０が行列状に形成されている。
【０１２５】
第２の基板１２０には、各デジタル画素２００のＡＤ変換部２２０、メモリ部２３０がマトリクス状に形成されている。
また、第２の基板１２０には、垂直走査回路３０、出力回路４０、およびタイミング制御回路５０も形成されてもよい。
【０１２６】
このような積層構造において、第１の基板１１０の各光電変換読み出し部２１０の読み出しノードＮＤ２と第２の基板１２０の各デジタル画素２００の比較器２２１の反転入力端子（−）とが、たとえば図３に示すように、それぞれ信号線ＬＳＧＮ１、マイクロバンプＢＭＰやビア（Ｄｉｅ−ｔｏ−Ｄｉｅ  Ｖｉａ）等を用いて電気的な接続が行われている。
また、本実施形態においては第１の基板１１０の各光電変換読み出し部２１０の読み出しノードＮＤ２と第２の基板１２０の各デジタル画素２００の比較器２２１の反転入力端子（−）とが、結合キャパシタＣ２２１によりＡＣ結合されている。
【０１２７】
（固体撮像装置１０の読み出し動作）
以上、固体撮像装置１０の各部の特徴的な構成および機能について説明した。
次に、本第１の実施形態に係る固体撮像装置１０のデジタル画素２００の画素信号の読み出し動作等について詳述する。
【０１２８】
図１５は、本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。
図１６（Ａ）〜（Ｄ）は、本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す図である。
【０１２９】
まず、読み出し動作を開始するに当たって、図１８および図１９（Ａ）に示すように、各デジタル画素２００のフォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１をリセットするグローバルリセットが行われる。
グローバルリセットにおいては、全画素同時にリセットトランジスタＲＳＴ１−Ｔｒと転送トランジスタＴＧ１−Ｔｒが所定期間導通状態に保持されて、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１がリセットされる。そして、全画素同時にリセットトランジスタＲＳＴ１−Ｔｒと転送トランジスタＴＧ１−Ｔｒが非導通状態に切り替えられて、全画素同時並列的に露光、すなわち電荷の蓄積が開始される。
【０１３０】
そして、図１５および図１６（Ｂ）に示すように、オーバーフロー電荷に対するタイムスタンプ（ＴＳ）ＡＤＣモードの動作が開始される。
オーバーフロー電荷は蓄積期間ＰＩ中にフローティングディフュージョンＦＤ１に蓄積される。タイムスタンプＡＤＣモードは蓄積時間ＰＩ中、具体的には、蓄積期間ＰＩ中であって、フローティングディフュージョンＦＤ１がリセットされるまでの期間に動作する。
【０１３１】
タイムスタンプ（ＴＳ）ＡＤＣモードにおいては、光電変換読み出し部２１０において、ＡＤ変換部２２０の第１の比較処理期間ＰＣＭＰ１に対応して、蓄積期間ＰＩにフォトダイオードＰＤ１から出力ノードとしてのフローティングディフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬ１が出力される。
そして、ＡＤ変換部２２０の比較器２２１において、第１の比較処理ＣＭＰＲ１が行われる。比較器２２１では、読み出し部６０の制御の下、蓄積期間ＰＩ中であって、フローティングディフュージョンＦＤ１がリセットされるまでの期間にフォトダイオードＰＤ１から出力ノードであるフローティングフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬ１に対するデジタル化した第１の比較結果信号ＳＣＭＰ１が出力され、第１の比較結果信号ＳＣＭＰ１に応じたデジタルデータがメモリ部２３０のメモリ２３１に格納される。
【０１３２】
次に、図１５および図１６（Ｃ）に示すように、オーバーフロー電荷に対するタイムスタンプ（ＴＳ）ＡＤＣモードの動作が終了し、リニアＡＤＣモードに遷移し、フローティングディフュージョンＦＤ１のリセット期間ＰＲ２に移行する。
リセット期間ＰＲ２においては、リセットトランジスタＲＳＴ１−Ｔｒが所定期間導通状態に保持されて、フローティングディフュージョンＦＤ１がリセットされる。フローティングディフュージョンＦＤ１のリセット時の信号（ＶＲＳＴ）を読み出してデジタル信号がメモリ部２３０のメモリ２３２に格納される。
そして、リセットトランジスタＲＳＴ１−Ｔｒが非導通状態に切り替えられる。この場合、蓄積期間ＰＩは継続される。
【０１３３】
次に、図１５および図１６（Ｄ）に示すように、蓄積期間ＰＩが終了し、転送期間ＰＴに移行する。
転送期間ＰＴにおいては、転送トランジスタＴＧ１−Ｔｒが所定期間導通状態に保持されて、フォトダイオードＰＤ１の蓄積電荷がフローティングディフュージョンＦＤ１に転送される。
【０１３４】
リニア（Ｌｉｎ）ＡＤＣモードにおいては、光電変換読み出し部２１０において、ＡＤ変換部２２０の第２の比較処理期間ＰＣＭＰ２に対応して、蓄積期間ＰＩ終了後に、フォトダイオードＰＤ１から出力ノードとしてのフローティングディフュージョンＦＤ１に転送された蓄積電荷に応じた電圧信号ＶＳＬ２が出力される。
そして、ＡＤ変換部２２０の比較器２２１において、第２の比較処理ＣＭＰＲ２が行われる。比較器２２１では、読み出し部６０の制御の下、蓄積期間ＰＩ後に、フォトダイオードＰＤ１から出力ノードであるフローティングフュージョンＦＤ１に転送された蓄積電荷に応じた電圧信号ＶＳＬ２に対するデジタル化した第２の比較結果信号ＳＣＭＰ２が出力され、第２の比較結果信号ＳＣＭＰ２に応じたデジタルデータがメモリ部２３０のメモリ２３２に格納される。
【０１３５】
メモリ部２３０に読み出された信号は、メモリノードからのデジタル信号データの読み出しによって実行され、そのようなＭＩＰＩデータフォーマットを有する、たとえば出力回路４０のＩＯバッファを介して固体撮像装置１０（イメージセンサ）の外部に送られる。この動作は、全画素（ピクセル）アレイに対してグローバルに実行される。
【０１３６】
以上説明したように、本第１の実施形態によれば、固体撮像装置１０は、画素部２０において、デジタル画素として光電変換読み出し部２１０、ＡＤ変換部２２０、およびメモリ部２３０を含み、グローバルシャッタの動作機能を持つ、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。
本第１の実施形態に係る固体撮像装置１０において、各デジタル画素２００がＡＤ変換機能を有しており、ＡＤ変換部２２０は、光電変換読み出し部２１０により読み出される電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器２２１を有している。
【０１３７】
本第１の実施形態の比較器２２１（７００）は、クランプダイオード付きの２段プリアンプ７１０，７２０と２つの直列電流制御インバータ７３０，４０で構成されており、すべての分岐は電流制御されている。
２段のプリアンプ７１０，７２０とそれに続く２つの連続するインバータ７３０，７４０段はすべて、低電力および低ピーク電流を実現するように電流制御される。
また、バイアス電流を使用して比較器の帯域幅を制御することにより、ノイズと比較器速度との間のトレードオフも可能になり、これは複数の比較器動作モードにとって有益である。
比較器７００の最終段の第２インバータ７４０は、ＰＭＯＳトランジスタＰＴ７４２によるＰＭＯＳ電流源によって制御され、ＮＭＯＳトランジスタＮＴ７４１は完全にオンになり、比較器からＳＲＡＭビットセルのワード線（ＷＬ）へのより高速かつ強力な低レベル（グランドレベル）の伝搬を可能にしてワード線に接続されるアクセストランジスタを遮断することができるビット線（ＢＬ）からＳＲＡＭビットセルの内容を上書きしないようにして、ＡＤＣコードをフリーズさせることができる。
【０１３８】
また、第１アンプ７１０の出力は、ダイオード接続されたＰＭＯＳトランジスタＰＴ７５１によってクランプされている。
ランプ信号ＲＡＭＰが信号ＶＩＮＰで初期化されるとき、出力は入力スイングに関係なく電源（１．３Ｖ）とグランド（０Ｖ）の中間レベル（０．６〜０．８Ｖ）にクランプされる。この現象は、クランプ電圧からプリアンプの2段目のスレッショルド電圧までのスイングレンジを規定している。
したがって、クランプされたノード上の遷移電圧は、入力スイングに関係なく同一になり、その結果、入力レンジ依存性がないため、高い直線性を達成する。
すなわち、クランプ用にダイオード接続されたＰＭＯＳトランジスタＰＴ７５１は、入力スイングに関係なく遷移電圧を調整する出力信号ｖｏｕｔ１でのスイングを制限する。クランプされた電圧から第2アンプ７２０のＰＭＯＳトランジスタＰＴ７２１のスレッショルド電圧まで常に変化する。このメカニズムは、入力依存性が除去されるため、入力レンジ全体で高い直線性を実現する。
また、第１ノイズ帯域幅制限キャパシタＣ７５１が、第１電極がソース接地型増幅器としてＰＭＯＳトランジスタＰＴ７２１のゲート（入力）に接続されている。
【０１３９】
したがって、本第１の実施形態によれば、低電源電圧の使用を有効にする。特に金属資源を軽減するためにＳＲＡＭビットセルの同じ電圧を適用することが可能となり、１２ｄＢ ＡＤＣには十分な、８０ｄＢを超えるＤＣゲインを有効にする。
電流とピーク電流を制御して、大フォーマットのピクセルアレイを有効にする。
動作速度と低ノイズ性能の間のトレードオフを可能にする。
比較器出力の遷移時間は、ＮＭＯＳトランジスタのみによって引かれるので非常に速く、これは比較器出力の製造上の変動を減少させる。
広い直線性（１．３Ｖのうち１Ｖ以下）で広い入力範囲を可能にする。
【０１４０】
すなわち、本第１の実施形態によれば、デジタル画素に配置されるＡＤ変換器の比較器が低電力かつ低ピーク電流で、低電圧動作が可能であり、しかも入力レンジ全体で高い直線性を実現することが可能となる。
【０１４１】
また、比較器２２１は、読み出し部６０の制御の下、蓄積期間にフォトダイオードＰＤ１から出力ノード（フローティングディフュージョン）ＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号に対するデジタル化した第１の比較結果信号ＳＣＭＰ１を出力する第１の比較処理ＣＭＰＲ１と、蓄積期間後の転送期間にフローティングノードＦＤ１（出力ノード）に転送されたフォトダイオードＰＤ１の蓄積電荷に応じた電圧信号に対するデジタル化した第２の比較結果信号ＳＣＭＰ２を出力する第２の比較処理ＣＭＰＲ２と、を行う。
【０１４２】
したがって、本第１の実施形態の固体撮像装置１０によれば、蓄積期間にフォトダイオードから溢れ出る電荷をリアルタイムに利用することから、広ダイナミックレンジ化、高フレームレート化を実現することが可能となる。
また、本発明によれば、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能となる。
【０１４３】
また、本第１の実施形態の固体撮像装置１０によれば、構成の複雑化を防止しつつ、レイアウト上の面積効率の低下を防止することができる。
【０１４４】
また、本第１の実施形態に係る固体撮像装置１０は、第１の基板（上基板）１１０と第２の基板（下基板）１２０の積層構造を有する。
したがって、本第１の実施形態において、第１の基板１１０側を、基本的に、ＮＭＯＳ系の素子だけで形成すること、および、画素アレイにより有効画素領域を最大限に拡大することにより、コストあたりの価値を最大限に高めることができる。
【０１４５】
（第２の実施形態）
図１７は、本第２の実施形態に係る比較器の構成例を示す回路図である。
【０１４６】
本第２の実施形態に係る固体撮像装置１０Ａが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。
本第２の実施形態に係る固体撮像装置１０Ａにおいては、画素の出力バッファ部２１１により電圧信号ＶＳＬの第１アンプ７１０のオートゼロキャパシタＣ７１１への入力ラインに第２ノイズ帯域制限キャパシタＣ７５２が接続されている。
【０１４７】
画素のソースフォロワ出力は、ノイズ帯域幅制限キャパシタとして機能する通常１〜２ｐＦの寄生容量を有するが、ＤＰＳ画素のソースフォロワ出力はこれらの寄生容量を搭載しない典型的なローリングシャッタＣＭＯＳイメージセンサとは異なる。したがって、より高い周波数の雑音スペクトルが比較器に転送され、これは全体として比較器入力換算ノイズを増加させる。
そのため、本第２の実施形態では、ノイズを減衰させるために、画素２００の出力バッファ部２１１により電圧信号ＶＳＬの第１アンプ７１０のオートゼロキャパシタＣ７１１への入力ラインに第２ノイズ帯域制限キャパシタＣ７５２が接続されている。
このフォトダイオードの画素ノイズ帯域幅制限キャパシタＣ７５２（ＣＬ２）は、低ノイズ比較器の反転入力端子（負入力端子）に追加されている。このキャパシタＣ７５２は、画素のソースフォロワ出力からの高周波ノイズを効果的に減衰させる。
【０１４８】
（第３の実施形態）
図１８は、本第３の実施形態に係る比較器の構成例を示す回路図である。
【０１４９】
本第３の実施形態に係る固体撮像装置１０Ｂが、上述した第２の実施形態に係る固体撮像装置１０Ａと異なる点は、次のとおりである。
本第３の実施形態に係る固体撮像装置１０Ｂにおいては、差動トランジスタ対ＤＴＰの他方のＮＭＯＳトランジスタＮＴ７１３のゲートに第３ノイズ帯域制限キャパシタＣ７５３が接続されている。
【０１５０】
本第３の実施形態の比較器７００Ｂでは、ＡＺ期間時のＡＺスイッチトランジスタノイズを抑えるために、第３ノイズ帯域幅制限キャパシタＣ７５３がノードＮＤ７１３に接続寄生容量が小さいため、高電圧ノイズを示す。
したがって、第３ノイズ帯域幅制限キャパシタＣ７５３（ＣＬ３）を追加することは、ＡＺノイズを低減するのに有効である。
【０１５１】
（第４の実施形態）
図１９は、本第４の実施形態に係る比較器の構成例を示す回路図である。
【０１５２】
本第４の実施形態に係る固体撮像装置１０Ｃが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。
本第４の実施形態に係る固体撮像装置１０Ｃにおいては、ロウドライバとしての垂直走査回路３０に比較器７００の電流制御を行うためのサポート回路が示されている。
【０１５３】
読み出し部６０を構成する垂直走査回路３０は、第１アンプ７１０の電流源を形成するＮＭＯＳトランジスタＮＴ７１３のゲート電圧を制御する第１のサポート回路３１０、第２アンプ７２０の電流制御用ＮＭＯＳトランジスタＮＴ７２１のゲート電圧および第１インバータ７３０の電流制御用ＮＭＯＳトランジスタＮＴ７３２のゲート電圧を制御する第２のサポート回路３２０、並びに、第２インバータ７４０の電流制御用ＰＭＯＳトランジスタＰＴ７４２のゲート電圧を制御する第３のサポート回路３３０を有する。
【０１５４】
第１のサポート回路３１０は、第１アンプ７１０の電流源を形成するＮＭＯＳトランジスタＮＴ７１３のゲートに接続された第１の制御ノードＣＮＤ１、ソースが基準電位ＶＳＳに接続され、ゲートおよびドレインが第１の制御ノードＣＮＤ１に接続されたカレントミラー用ＮＭＯＳトランジスタＮＴ３１１、カレントミラー用ＮＭＯＳトランジスタＮＴ３１１のドレインと電源との間に接続された第１の電流源Ｉ３１１、第１の制御ノードＣＮＤ１と基準電位ＶＳＳとの間に接続され、電流源Ｉ３１１を選択的に遮断するための第１の遮断スイッチＳＷ１を含む。
本実施形態の第１のサポート回路３１０は、バイアス電流を選択的に増加させるためのスイッチＳＷ−ＢＳＴおよび電流源Ｉ３１２が、第１制御ノードＣＮＤ１と電源電位ＶＤＤとの間に接続されている。
【０１５５】
第２のサポート回路３２０は、第２アンプ７２０の電流制御用ＮＭＯＳトランジスタＮＴ７２１のゲートおよび第１インバータ７３０の電流制御用ＮＭＯＳトランジスタＮＴ７３２のゲートに接続された第２の制御ノードＣＮＤ２、ソースが基準電位ＶＳＳに接続され、ゲートおよびドレインが第２の制御ノードＣＮＤ２に接続されたカレントミラー用んＭＯＳトランジスタＮＴ３２１、電源電位ＶＤＤとカレントミラー用ＮＭＯＳトランジスタＮＴ３２１のドレインとの間に接続された第２の電流源Ｉ３２１、および第２の制御ノードＣＮＤ２と基準電位ＶＳＳとの間に接続された第２の遮断スイッチＳＷ２を有する。
【０１５６】
第３のサポート回路３３０は、第２インバータ７４０の電流制御用ＰＭＯＳトランジスタＰＴ７４２のゲートに接続された第３の制御ノードＣＮＤ３、ソースが電源電位ＶＤＤに接続され、ゲートおよびドレインが第３の制御ノードＣＮＤ３に接続されたカレントミラー用ＰＭＯＳトランジスタＰＴ３３１、基準電位ＶＳＳとカレントミラー用ＰＭＯＳトランジスタＰＴ７３１のドレインとの間に接続された第３の電流源Ｉ３３１、および第３の制御ノードＣＮＤ３と電源電位ＶＤＤとの間に接続された第３の遮断スイッチＳＷ３を有する。
【０１５７】
第１のサポート回路３１０、第２のサポート回路３２０、および第３のサポート回路３３０により、比較器７００（２２１）の各分岐電流は独立して制御することができる。
スイッチＳＷ１、ＳＷ２、ＳＷ３は、スタンバイ消費電流のために画素内の電流源を完全に遮断するために実装されている。
【０１５８】
第１のサポート回路３１０に配置されたスイッチＳＷ−ＢＳＴは、入力としての低ノイズ性能のために１段目の第１アンプ７１０のバイアス電流を増加させる。
トランスコンダクタンスが電流の増加分だけ増加すると、入力換算電圧ノイズスペクトラムは減少する。これは、次の式を使用して示すことができる。
【０１５９】
【数１】
2020113892.tif 000003
【０１６０】
本第４の実施形態においては、比較器バイアス電流がロウドライバ内で発生され、待機電流を減少させるために遮断スイッチが追加される。
また、１段目の第１アンプ７１０のバイアス電流発生部に電流ブーストスイッチを追加して、低ノイズ性能を実現している。
カレントミラー比を大きく設定できるので、各ブランチのバイアス電流を正確に設定できる。ランニングパワーはスタンバイ電流を少なくすることで低減できる。１段目の電流をブーストするだけで低ノイズ性能が得られる。
【０１６１】
（第５の実施形態）
図２０は、本発明の第５の実施形態に係る固体撮像装置を説明するための図であって、タイムスタンプＡＤＣモード動作とリニアＡＤＣモード動作の選択処理の一例を示す図である。
【０１６２】
本第５の実施形態に係る固体撮像装置１０Ｄが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。
第１の実施形態に係る固体撮像装置１０では、タイムスタン（ＴＳ）ＡＤＣモード動作とリニア（Ｌｉｎ）ＡＤＣモード動作が連続して行われる。
【０１６３】
これに対して、本第２の実施形態に係る固体撮像装置１０Ｄでは、照度に応じてタイムスタンプ（ＴＳ）ＡＤＣモード動作とリニア（Ｌｉｎ）ＡＤＣモード動作を選択的に行うことができる。
【０１６４】
図２０の例では、通常の照度である場合（ＳＴ１）、タイムスタンプＡＤＣモード動作とリニアＡＤＣモード動作が連続して行う（ＳＴ２）。
通常の照度ではなく、非常に（極めて）高照度の場合（ＳＴ１、ＳＴ３）、フォトダイオードＰＤ１から電荷がフローティングディフュージョンＦＤ１にオーバーフローする確率が高いことから、タイムスタンプＡＤＣモード動作のみを行う（ＳＴ４）、
通常の照度ではなく、非常に（極めて）高照度でもなく、非常に（極めて）低照度の場合（ＳＴ１、ＳＴ３、ＳＴ５）、フォトダイオードＰＤ１から電荷がフローティングディフュージョンＦＤ１にオーバーフローする確率がきわめて低いことから、リニアＡＤＣモード動作のみを行う（ＳＴ６）、
【０１６５】
本第５の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができることはもとより、読み出し処理の高速化、低消費電力化を図ることが可能となる。
【０１６６】
以上説明した固体撮像装置１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄは、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。
【０１６７】
図２１は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載し
た電子機器の構成の一例を示す図である。
【０１６８】
本電子機器１００は、図２１に示すように、本実施形態に係る固体撮像装置１０が適用可能なＣＭＯＳイメージセンサ１１０を有する。
さらに、電子機器１００は、このＣＭＯＳイメージセンサ１１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）１２０を有する。
電子機器１００は、ＣＭＯＳイメージセンサ３１０の出力信号を処理する信号処理回路(ＰＲＣ)１３０を有する。
【０１６９】
信号処理回路１３０は、ＣＭＯＳイメージセンサ１１０の出力信号に対して所定の信号処理を施す。
信号処理回路１３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
【０１７０】
上述したように、ＣＭＯＳイメージセンサ３１０として、前述した固体撮像装置１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
【符号の説明】
【０１７１】
１０，１０Ａ，１０Ｂ，１０Ｃ．１０Ｄ・・・固体撮像装置、２０・・・画素部、ＰＤ１・・・フォトダイオード、ＴＧ１−Ｔｒ・・・転送トランジスタ、ＲＳＴ１−Ｔｒ・・・リセットトランジスタ、ＳＦ１−Ｔｒ・・・ソースフォロワトランジスタ、ＩＣ１−Ｔｒ・・・カレントトランジスタ、ＦＤ１・・・フローティングディフュージョン、２００・・・デジタル画素、２１０・・・光電変換読み出し部、２１１・・・出力バッファ部、２２０・・・ＡＤ変換部、２２１・・・比較器、・・・カウンタ、２３０・・・メモリ部、２３１・・・ＳＲＡＭ、３０・・・垂直走査回路、３１０・・・第１のサポート回路、３２０・・・第２のサポート回路、３３０・・・第３のサポート回路、４０・・・出力回路、５０・・・タイミング制御回路、６０・・・読み出し部、７００・・・比較器、７１０・・・第１アンプ、７２０・・・第２アンプ、７３０・・・第１インバータ、７４０・・・第２インバータ、ＤＴＰ・・・差動トランジスタ対、１００・・・電子機器、１１０・・・ＣＭＯＳイメージセンサ、１２０・・・光学系、１３０・・・信号処理回路（ＰＲＣ）。
【図１】
2020113892.tif 000004
【図２】
2020113892.tif 000005
【図３】
2020113892.tif 000006
【図４】
2020113892.tif 000007
【図５】
2020113892.tif 000008
【図６】
2020113892.tif 000009
【図７】
2020113892.tif 000010
【図８】
2020113892.tif 000011
【図９】
2020113892.tif 000012
【図１０】
2020113892.tif 000013
【図１１】
2020113892.tif 000014
【図１２】
2020113892.tif 000015
【図１３】
2020113892.tif 000016
【図１４】
2020113892.tif 000017
【図１５】
2020113892.tif 000018
【図１６】
2020113892.tif 000019
【図１７】
2020113892.tif 000020
【図１８】
2020113892.tif 000021
【図１９】
2020113892.tif 000022
【図２０】
2020113892.tif 000023
【図２１】
2020113892.tif 000024
【手続補正書】
【提出日】令和1年11月18日(2019.11.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
光電変換を行う画素が配置された画素部と、
前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、
前記画素は、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、
アナログ−デジタル（ＡＤ）変換のため、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、を含み、
前記比較器は、
一方のトランジスタのゲートに前記参照電圧が供給され、他方のトランジスタのゲートに前記出力バッファ部による前記電圧信号が供給され、前記参照電圧と前記電圧信号との比較動作を行い、前記参照電圧と前記電圧信号が同等レベルになったときに出力レベルを反転する電流制御可能な電流源に接続された差動増幅部を含む第１アンプと、
電流制御可能で、前記第１アンプの反転出力をレベル反転してゲインアップして出力する増幅部を含む第２アンプと、
電流制御可能で、前記第２アンプの出力を反転して出力する第１インバータと、
電流制御可能で、前記第１インバータの出力を反転して出力する第２インバータと、を含む
固体撮像装置。
【請求項２】
前記第１アンプは、
一方のトランジスタのゲートに前記参照電圧が供給され、他方のトランジスタのゲートに前記出力バッファ部による前記電圧信号が供給され、前記参照電圧と前記電圧信号との比較動作を行う差動トランジスタ対と、
前記差動トランジスタ対の前記他方のトランジスタのゲートとドレイン間に接続されたオートゼロスイッチと、
前記差動トランジスタ対の前記他方のトランジスタのゲートに接続されたオートゼロキャパシタと、を含む
請求項１記載の固体撮像装置。
【請求項３】
前記第２アンプは、
前記第１アンプの出力ノードが入力端子としてのゲートに接続され、ソースが電源電位に接続された第１導電型電界効果トランジスタと、
ドレインが前記第１導電型電界効果トランジスタのドレインに接続され、その接続ノードにより当該第２アンプの出力ノードが形成され、ソースが基準電位に接続された第２導電型電界効果トランジスタと、を含み、
前記第１アンプの前記差動トランジスタ対および前記電流源は第２導電型電界効果トランジスタにより形成され、
前記第１アンプの出力ノードには、
ダイオード接続されたクランプ用第１導電型電界効果トランジスタが接続されている
請求項２記載の固体撮像装置。
【請求項４】
前記第２アンプの前記第１導電型電界効果トランジスタのゲートに第１ノイズ帯域制限キャパシタが接続されている
請求項３記載の固体撮像装置。
【請求項５】
前記電圧信号の前記オートゼロキャパシタへの入力ラインに第２ノイズ帯域制限キャパシタが接続されている
請求項４記載の固体撮像装置。
【請求項６】
前記差動トランジスタ対の前記他方のトランジスタのゲートに第３ノイズ帯域制限キャパシタが接続されている
請求項３から５のいずれか一に記載の固体撮像装置。
【請求項７】
前記第１インバータは、
ゲート同士が接続されて入力ノードが形成され、ドレイン同士が接続されて出力ノードが形成された第１インバータ用第１導電型電界効果トランジスタおよび第１インバータ用第２導電型電界効果トランジスタ、並びに、ドレインが当該第１インバータ用第２導電型電界効果トランジスタのソースに接続され、ソースが基準電位に接続された電流制御用第２導電型電界効果トランジスタを含み、前記第１インバータ用第１導電型電界効果トランジスタのソースが電源電位に接続され、
前記第２インバータは、
ゲート同士が接続されて入力ノードが形成され、ドレイン同士が接続されて出力ノードが形成された第２インバータ用第１導電型電界効果トランジスタおよび第２インバータ用第２導電型電界効果トランジスタ、並びに、ドレインが当該第２インバータ用第１導電型電界効果トランジスタのソースに接続され、ソースが電源電位に接続された電流制御用第１導電型電界効果トランジスタを含み、前記第２インバータ用第２導電型電界効果トランジスタのソースが基準電位に接続されている
請求項３から６のいずれか一に記載の固体撮像装置。
【請求項８】
前記読み出し部は、
前記第１アンプの前記電流源を形成する第２導電型電界効果トランジスタのゲート電圧を制御する第１のサポート回路と、
前記第２アンプの前記電流制御用第２導電型電界効果トランジスタのゲート電圧および前記第１インバータの前記電流制御用前記第２導電型電界効果トランジスタのゲート電圧を制御する第２のサポート回路と、
前記第２インバータの前記電流制御用第１導電型電界効果トランジスタのゲート電圧を制御する第３のサポート回路と、を含む
請求項７記載の固体撮像装置。
【請求項９】
前記第１のサポート回路は、
前記第１アンプの前記電流源を形成する第２導電型電界効果トランジスタのゲートに接続された第１の制御ノードと、
ソースが基準電位に接続され、ゲートおよびドレインが前記第１の制御ノードに接続されたカレントミラー用第２導電型電界効果トランジスタと、
前記カレントミラー用第２導電型電界効果トランジスタのドレインと電源との間に接続された第１の電流源と、
前記第１の制御ノードと基準電位との間に接続され、当該電流源を選択的に遮断するための第１の遮断スイッチと、を含み、
前記第２のサポート回路は、
前記第２アンプの電流制御用第２導電型電界効果トランジスタのゲートおよび前記第１インバータの電流制御用前記第２導電型電界効果トランジスタのゲートに接続された第２の制御ノードと、
ソースが基準電位に接続され、ゲートおよびドレインが前記第２の制御ノードに接続されたカレントミラー用第２導電型電界効果トランジスタと、
電源と前記カレントミラー用第２導電型電界効果トランジスタのドレインとの間に接続された第２の電流源と、
前記第２の制御ノードと基準電位との間に接続された第２の遮断スイッチと、を含み、
前記第３のサポート回路は、
前記第２インバータの電流制御用前記第１導電型電界効果トランジスタのゲートに接続された第３の制御ノードと、
ソースが電源に接続され、ゲートおよびドレインが前記第３の制御ノードに接続されたカレントミラー用第１導電型電界効果トランジスタと、
基準電位と前記カレントミラー用第１導電型電界効果トランジスタのドレインとの間に接続された第３の電流源と、
前記第３の制御ノードと電源との間に接続された第３の遮断スイッチと、を含む
請求項８記載の固体撮像装置。
【請求項１０】
前記第１サポート回路は、
バイアス電流を選択的に増加させるためのスイッチおよび電流源が、前記第１制御ノードと電源との間に接続されている
請求項９記載の固体撮像装置。
【請求項１１】
前記画素は、
前記比較器の比較結果信号に応じたアナログ‐デジタルコード（ＡＤＣ）データを記憶するメモリ部を含み、
前記メモリ部は、スタティックランダムメモリ（ＳＲＡＭ）により形成され、前記読み出し部の制御の下、ＡＤＣコードの書き込み、読み出しが行われる
請求項１から１０のいずれか一に記載の固体撮像装置。
【請求項１２】
前記比較器は、前記読み出し部の制御の下、
前記蓄積期間に前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、
前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、を行う
請求項１から１１のいずれか一に記載の固体撮像装置。
【請求項１３】
前記比較器は、前記第１の比較処理において、
前記オーバーフロー電荷の量に応じた時間に対応する前記第１の比較結果信号を出力する
請求項１２記載の固体撮像装置。
【請求項１４】
前記比較器は、前記第１の比較処理において、
前記オーバーフロー電荷が前記光電変換素子から前記出力ノードに溢れ始める最大サンプリング時間における前記光電変換素子の信号レベルから最小サンプリング時間で得られる信号レベルまでの光レベルに対応可能である
請求項１３記載の固体撮像装置。
【請求項１５】
前記蓄積期間は、
前記光電変換素子および前記出力ノードがリセットレベルにリセットされてから、前記転送素子が導通状態に切り替えられて前記転送期間が開始されるまでの期間であり、
前記第１の比較処理の期間は、
前記光電変換素子および前記出力ノードがリセットレベルにリセットされてから、前記転送期間が開始される前に、前記出力ノードがリセットレベルにリセットされるまでの期間であり、
前記第２の比較処理の期間は、
前記出力ノードがリセットレベルにリセットされた後の期間であって、前記転送期間後の期間を含む期間である
請求項１２から１４のいずれか一に記載の固体撮像装置。
【請求項１６】
前記読み出し部は、
前記第１の比較処理と前記第２の比較処理を、照度に応じて選択的に行うように制御する
請求項１２から１５のいずれか一に記載の固体撮像装置。
【請求項１７】
前記画素は、
前記出力ノードとしてのフローティングディフュージョンと、
リセット期間に前記フローティングディフュージョンを所定の電位にリセットするリセット素子と、を含み、
前記出力バッファ部は、
前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を出力するソースフォロワ素子と、
前記ソースフォロワ素子のソースに接続された電流源と、を含む
請求項１から１６のいずれか一に記載の固体撮像装置。
【請求項１８】
第１の基板と、
第２の基板と、を含み、
前記第１の基板と前記第２の基板は接続部を通して接続された積層構造を有し、
前記画素は、
前記比較器の比較結果信号に応じたアナログ‐デジタルコード（ＡＤＣ）データを記憶するメモリ部を含み、
前記第１の基板には、
少なくとも、前記画素の前記光電変換素子、前記転送素子、前記出力ノード、および出力バッファ部が形成され、
前記第２の基板には、
少なくとも、前記比較器、前記メモリ部、および前記読み出し部の少なくとも一部が形成されている
請求項１から１７のいずれか一に記載の固体撮像装置。
【請求項１９】
光電変換を行う画素が配置された画素部と、
前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、
前記画素は、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、
アナログ−デジタル（ＡＤ）変換のため、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、を含み、
前記比較器は、
一方のトランジスタのゲートに前記参照電圧が供給され、他方のトランジスタのゲートに前記出力バッファ部による前記電圧信号が供給され、前記参照電圧と前記電圧信号との比較動作を行い、前記参照電圧と前記電圧信号が同等レベルになったときに出力レベルを反転する電流制御可能な電流源に接続された差動増幅部を含む第１アンプと、
電流制御可能で、前記第１アンプの反転出力をレベル反転してゲインアップして出力する増幅部を含む第２アンプと、
電流制御可能で、前記第２アンプの出力を反転して出力する第１インバータと、
電流制御可能で、前記第１インバータの出力を反転して出力する第２インバータと、を含む
固体撮像装置の駆動方法であって、
前記第１アンプ、前記第２アンプ、前記第１インバータ、および前記第２インバータを、低電力および低ピーク電流を実現するように電流制御し、
バイアス電流を使用して前記比較器の帯域幅を制御する
固体撮像装置の駆動方法。
【請求項２０】
固体撮像装置と、
前記固体撮像装置に被写体像を結像する光学系と、を有し、
前記固体撮像装置は、
光電変換を行う画素が配置された画素部と、
前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、
前記画素は、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、
アナログ−デジタル（ＡＤ）変換のため、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、を含み、
前記比較器は、
一方のトランジスタのゲートに前記参照電圧が供給され、他方のトランジスタのゲートに前記出力バッファ部による前記電圧信号が供給され、前記参照電圧と前記電圧信号との比較動作を行い、前記参照電圧と前記電圧信号が同等レベルになったときに出力レベルを反転する電流制御可能な電流源に接続された差動増幅部を含む第１アンプと、
電流制御可能で、前記第１アンプの反転出力をレベル反転してゲインアップして出力する増幅部を含む第２アンプと、
電流制御可能で、前記第２アンプの出力を反転して出力する第１インバータと、
電流制御可能で、前記第１インバータの出力を反転して出力する第２インバータと、を含む
電子機器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本発明の第１の観点の固体撮像装置は、光電変換を行う画素が配置された画素部と、前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、アナログ−デジタル（ＡＤ）変換のため、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、を含み、前記比較器は、一方のトランジスタのゲートに前記参照電圧が供給され、他方のトランジスタのゲートに前記出力バッファ部による前記電圧信号が供給され、前記参照電圧と前記電圧信号との比較動作を行い、前記参照電圧と前記電圧信号が同等レベルになったときに出力レベルを反転する電流制御可能な電流源に接続された差動増幅部を含む第１アンプと、電流制御可能で、前記第１アンプの反転出力をレベル反転してゲインアップして出力する増幅部を含む第２アンプと、電流制御可能で、前記第２アンプの出力を反転して出力する第１インバータと、電流制御可能で、前記第１インバータの出力を反転して出力する第２インバータと、を含む。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
本発明の第２の観点は、光電変換を行う画素が配置された画素部と、前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、アナログ−デジタル（ＡＤ）変換のため、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、を含み、前記比較器は、一方のトランジスタのゲートに前記参照電圧が供給され、他方のトランジスタのゲートに前記出力バッファ部による前記電圧信号が供給され、前記参照電圧と前記電圧信号との比較動作を行い、前記参照電圧と前記電圧信号が同等レベルになったときに出力レベルを反転する電流制御可能な電流源に接続された差動増幅部を含む第１アンプと、電流制御可能で、前記第１アンプの反転出力をレベル反転してゲインアップして出力する増幅部を含む第２アンプと、電流制御可能で、前記第２アンプの出力を反転して出力する第１インバータと、電流制御可能で、前記第１インバータの出力を反転して出力する第２インバータと、を含む固体撮像装置の駆動方法であって、前記第１アンプ、前記第２アンプ、前記第１インバータ、および前記第２インバータを、低電力および低ピーク電流を実現するように電流制御し、バイアス電流を使用して前記比較器の帯域幅を制御する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、光電変換を行う画素が配置された画素部と、前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、アナログ−デジタル（ＡＤ）変換のため、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、を含み、前記比較器は、一方のトランジスタのゲートに前記参照電圧が供給され、他方のトランジスタのゲートに前記出力バッファ部による前記電圧信号が供給され、前記参照電圧と前記電圧信号との比較動作を行い、前記参照電圧と前記電圧信号が同等レベルになったときに出力レベルを反転する電流制御可能な電流源に接続された差動増幅部を含む第１アンプと、電流制御可能で、前記第１アンプの反転出力をレベル反転してゲインアップして出力する増幅部を含む第２アンプと、電流制御可能で、前記第２アンプの出力を反転して出力する第１インバータと、電流制御可能で、前記第１インバータの出力を反転して出力する第２インバータと、を含む。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
そして、本第１の実施形態に係る固体撮像装置１０は、低電力、低ピーク電流、低ノイズ、低電圧、および広い入力レンジが可能となるように、比較器の回路構成と制御技術を採用している。
本実施形態に係る比較器は、基本的に、一方のトランジスタのゲートに参照電圧が供給され、他方のトランジスタのゲートに出力バッファ部による電圧信号が供給され、参照電圧と電圧信号との比較動作を行い、参照電圧と電圧信号が同等レベルになったときに出力レベルを反転する電流制御可能な電流源に接続された差動増幅部を含む第１アンプ、電流制御可能で、第１アンプの反転出力をレベル反転してゲインアップして出力する増幅部を含む第２アンプ、電流制御可能で、第２アンプの出力を反転して出力する第１インバータ、および電流制御可能で、第１インバータの出力を反転して出力する第２インバータを含み、第１アンプ、第２アンプ、第１インバータ、および第２インバータを、低電力および低ピーク電流を実現するように電流制御し、バイアス電流を使用して比較器の帯域幅を制御する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
図７は、オーバーフロー電荷（信号）に対応する比較器２２１が反転するサンプリング時間を示している。
図７においては、さまざまな固定基準電圧ＤＣ１、ＤＣ２、ＤＣ３とランプ基準電圧ＶＲＡＭＰに対して反転するサンプリング時間を示している。ここでは、線形基準ランプが使用されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】
タイムスタンプＡＤＣモードは，非常に明るい光に対する光応答を有することができることから、リニアＡＤＣモードは暗いレベルからの光応答を有することができる。たとえば、１２０ｄＢのダイナミックレンジ性能を実現することができる。
たとえば、上述したように、光変換範囲の飽和信号は９００Ｋｅに相当する。
リニアＡＤＣモードは、ＡＤＣを適用した通常の読み出しモード動作のため、２ｅのノイズレベルから８ＫｅのフォトダイオードＰＤ１とフローティングディフュージョンＦＤ１の飽和までカバーすることがでる。
リニアＡＤＣモードのカバレッジは、追加のスイッチと容量で３０Ｋｅに拡張することができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】変更
【補正の内容】
【００８６】
ＰＭＯＳトランジスタＰＴ７１１のソースおよびＰＭＯＳトランジスタＰＴ７１２のソースが電源電位ＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ７１１のドレインがＮＭＯＳトランジスタＮＴ７１１のドレインに接続され、その接続点によりノードＮＤ７１１が形成されている。また、ＰＭＯＳトランジスタＰＴ７１１のドレインとゲートが接続され、その接続点がＰＭＯＳトランジスタ７１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ７１２のドレインがＮＭＯＳトランジスタＮＴ７１２のドレインに接続され、その接続点により第１アンプ７１０の出力ノードＮＤ７１２が形成されている。
ＮＭＯＳトランジスタＮＴ７１１とＮＭＯＳトランジスタＮＴ７１２のソース同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ７１３のドレインに接続されている。ＮＭＯＳトランジスタＮＴ７１３のソースは基準電位（たとえば接地電位）ＧＮＤに接続されている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００９３
【補正方法】変更
【補正の内容】
【００９３】
第１ノイズ帯域幅制限キャパシタＣ７５１は、第１電極がソース接地型増幅器としてＰＭＯＳトランジスタＰＴ７２１のゲート（入力）に接続され、第２電極が基準に電位ＶＳＳに接続されている。
このキャパシタＣ７５１は、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。
第１アンプ７１０の出力に見える容量は、ＰＭＯＳトランジスタＰＴ７２１のゲイン倍されることからキャパシタＣ７５１の容量値は小さくてよい。
これにより、比較器７００の帯域は小さな容量で大きく狭められる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正の内容】
【００９７】
本実施形態に係る比較器７００（２２１）は、ＳＲＡＭビットセルに使用されているのと同じ低電源電圧の使用と同様に、小さなフットプリントを可能にする２段プリアンプに続く２つの電流制御されたインバータ７３０，７４０の簡単な相互コンダクタンス増幅器（ＯＴＡ）として構成されている。
この構成により、１２ビットのＡＤＣ分解能に十分な〜８０ｄＢまでＤＣゲインを増加させることができる。
また、低電力および低ピーク電流で大きな画素フォーマットのアレイを可能にする。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００９８
【補正方法】変更
【補正の内容】
【００９８】
第１アンプ７１０においては、光電変換出力の信号振幅レベルのみを取得することにより、低電源電圧下で入力コモンモードレンジを最大化するアナログ相関二重サンプリングを実行するためのオートゼロ（ＡＺ）スイッチとしてのＰＭＯＳトランジスタＰＴ７１３およびＡＺキャパシタＣ７１１（ＣＣ）が使用されている。
すなわち、光電変換出力の信号振幅は、フローティングディフュージョンのリセットレベルと信号電荷転送後のフローティングディフュージョン電位の差に画素ソースフォロワ（ＳＦ）の電圧利得を乗じたものとなる。また、プリアンプのオフセットミスマッチ（〜100mVpp）は削除され、入力信号レンジをさらに拡大する。
また、フローティングディフュージョンのリセットノイズとフォトダイオード画素ソースフォロワ（ＳＦ）オフセットが除去され、ノイズの低減と入力レンジの拡大に貢献する。
以上のように、ＡＺキャパシタＣ７１１は低ノイズ性能と低電圧、広入力範囲動作を可能にする。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１２９
【補正方法】変更
【補正の内容】
【０１２９】
まず、読み出し動作を開始するに当たって、図１５および図１６（Ａ）に示すように、各デジタル画素２００のフォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１をリセットするグローバルリセットが行われる。
グローバルリセットにおいては、全画素同時にリセットトランジスタＲＳＴ１−Ｔｒと転送トランジスタＴＧ１−Ｔｒが所定期間導通状態に保持されて、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１がリセットされる。そして、全画素同時にリセットトランジスタＲＳＴ１−Ｔｒと転送トランジスタＴＧ１−Ｔｒが非導通状態に切り替えられて、全画素同時並列的に露光、すなわち電荷の蓄積が開始される。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正の内容】
【０１３７】
本第１の実施形態の比較器２２１（７００）は、クランプダイオード付きの２段プリアンプ７１０，７２０と２つの直列電流制御インバータ７３０，７４０で構成されており、すべての分岐は電流制御されている。
２段のプリアンプ７１０，７２０とそれに続く２つの連続するインバータ７３０，７４０段はすべて、低電力および低ピーク電流を実現するように電流制御される。
また、バイアス電流を使用して比較器の帯域幅を制御することにより、ノイズと比較器速度との間のトレードオフも可能になり、これは複数の比較器動作モードにとって有益である。
比較器７００の最終段の第２インバータ７４０は、ＰＭＯＳトランジスタＰＴ７４２によるＰＭＯＳ電流源によって制御され、ＮＭＯＳトランジスタＮＴ７４１は完全にオンになり、比較器からＳＲＡＭビットセルのワード線（ＷＬ）へのより高速かつ強力な低レベル（グランドレベル）の伝搬を可能にしてワード線に接続されるアクセストランジスタを遮断することができるビット線（ＢＬ）からＳＲＡＭビットセルの内容を上書きしないようにして、ＡＤＣコードをフリーズさせることができる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１３９
【補正方法】変更
【補正の内容】
【０１３９】
したがって、本第１の実施形態によれば、低電源電圧の使用を可能にする。これにより、ＳＲＡＭビットセルと同じ電圧を適用することが可能となり、金属リソースを軽減することができる。また、動作電流とピーク電流を制御することができるので、大フォーマットのピクセルアレイを実現することが可能となる。
さらに、比較器出力の遷移時間は、ＮＭＯＳトランジスタのみによって引かれるので非常に速く、これは比較器出力の製造上の変動を減少させる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１４２
【補正方法】変更
【補正の内容】
【０１４２】
したがって、本第１の実施形態の固体撮像装置１０によれば、蓄積期間にフォトダイオードから溢れ出る電荷をリアルタイムに利用することから、広ダイナミックレンジ化、高フレームレート化を実現することが可能となる。
また、本第１の実施形態によれば、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能となる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１５２
【補正方法】変更
【補正の内容】
【０１５２】
本第４の実施形態に係る固体撮像装置１０Ｃが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。
本第４の実施形態に係る固体撮像装置１０Ｃにおいては、ロウドライバとしての垂直走査回路３０に比較器７００Ｃの電流制御を行うためのサポート回路が示されている。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１６２
【補正方法】変更
【補正の内容】
【０１６２】
本第５の実施形態に係る固体撮像装置１０Ｄが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。
第１の実施形態に係る固体撮像装置１０では、タイムスタンプ（ＴＳ）ＡＤＣモード動作とリニア（Ｌｉｎ）ＡＤＣモード動作が連続して行われる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１６４
【補正方法】変更
【補正の内容】
【０１６４】
図２０の例では、通常の照度である場合（ＳＴ１）、タイムスタンプＡＤＣモード動作とリニアＡＤＣモード動作が連続して行う（ＳＴ２）。
通常の照度ではなく、極めて高照度の場合（ＳＴ１、ＳＴ３）、フォトダイオードＰＤ１から電荷がフローティングディフュージョンＦＤ１にオーバーフローする確率が高いことから、タイムスタンプＡＤＣモード動作のみを行う（ＳＴ４）、
通常の照度ではなく、極めて高照度でもなく、極めて低照度の場合（ＳＴ１、ＳＴ３、ＳＴ５）、フォトダイオードＰＤ１から電荷がフローティングディフュージョンＦＤ１にオーバーフローする確率がきわめて低いことから、リニアＡＤＣモード動作のみを行う（ＳＴ６）、
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１７０
【補正方法】変更
【補正の内容】
【０１７０】
上述したように、ＣＭＯＳイメージセンサ１１０として、前述した固体撮像装置１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
【手続補正２０】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2020113892.tif 000025
【手続補正２１】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2020113892.tif 000026
【手続補正２２】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正の内容】
【図１７】
2020113892.tif 000027
【手続補正２３】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正の内容】
【図１８】
2020113892.tif 000028
【手続補正２４】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正の内容】
【図１９】
2020113892.tif 000029