(57)【要約】【課題】高性能かつ高信頼性のパワー半導体装置を提供する。【解決手段】ＳｉＣ基板１０７の第１主面に形成され、ＳｉＣ基板の不純物濃度よりも低い不純物濃度を有する第１導電型のエピタキシャル層１０１と、エピタキシャル層に形成される第２導電型の第１及び第２のボディ層１０２と、第１のボディ層に形成される第１導電型のソース領域１０３と、第１及び第２のボディ層に挟まれたエピタキシャル層であるＪＦＥＴ領域１０４と第１のボディ層とに接し、エピタキシャル層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１領域１０５と、ＪＦＥＴ領域に形成される第２導電型の第２領域１３０と、ソース領域、第１のボディ層及び第１領域に延在して形成されるトレンチ１０６と、トレンチの内壁に形成される絶縁膜１１０と、トレンチの絶縁膜上に形成されるゲート電極１１１とを有する。【選択図】図３Ａ
2020080387.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のＳｉＣ基板と、
前記ＳｉＣ基板の第１主面に形成され、前記ＳｉＣ基板の不純物濃度よりも低い不純物濃度を有する第１導電型のエピタキシャル層と、
前記ＳｉＣ基板の前記第１主面に対向する第２主面に形成されるドレイン領域と、
前記エピタキシャル層に形成される第２導電型の第１及び第２のボディ層と、
前記第１のボディ層に形成される第１導電型の第１のソース領域と、
前記第１及び前記第２のボディ層に挟まれた前記エピタキシャル層であるＪＦＥＴ領域と前記第１のボディ層とに接し、前記エピタキシャル層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１の第１領域と、
前記ＪＦＥＴ領域に形成される第２導電型の第２領域と、
前記第１のソース領域、前記第１のボディ層及び前記第１の第１領域に延在して形成される第１のトレンチと、
前記第１のトレンチの内壁に形成される絶縁膜と、
前記第１のトレンチの前記絶縁膜上に形成されるゲート電極とを有する半導体装置。
【請求項２】
請求項１において、
前記第２のボディ層に形成される第１導電型の第２のソース領域と、
前記ＪＦＥＴ領域と前記第２のボディ層とに接し、前記エピタキシャル層の不純物濃度よりも高い第１導電型の第２の第１領域と、
前記第２のソース領域、前記第２のボディ層及び前記第２の第１領域に延在して形成される第２のトレンチとを有し、
前記絶縁膜は前記第２のトレンチの内壁に形成され、前記ゲート電極は前記第２のトレンチの前記絶縁膜上に形成される半導体装置。
【請求項３】
請求項２において、
前記第１及び前記第２のボディ層、前記第１及び前記第２のソース領域、前記第１及び前記第２の第１領域は、平面視においてストライプパターンを有し、
前記第１のトレンチ及び前記第２のトレンチを通る直線は前記ストライプパターンの長手方向と交差する半導体装置。
【請求項４】
請求項２において、
前記第１及び前記第２の第１領域、前記ＪＦＥＴ領域及び前記第２領域を覆うように、第２導電型の第３領域を有する半導体装置。
【請求項５】
請求項２において、
前記第２領域は、前記第１及び前記第２の第１領域よりも深く形成されている半導体装置。
【請求項６】
請求項２において、
前記第２領域の直下に、前記エピタキシャル層の不純物濃度よりも高い不純物濃度を有する第１導電型の第４領域を有する半導体装置。
【請求項７】
請求項３において、
前記第２領域は、前記ストライプパターンの長手方向に延在するストライプパターンを有する半導体装置。
【請求項８】
請求項３において、
前記第２領域は、前記第１のトレンチ及び前記第２のトレンチに挟まれる領域に、平面視において島状に形成される半導体装置。
【請求項９】
請求項２において、
前記第１のボディ層に形成され、前記第１のボディ層の不純物濃度よりも高い不純物濃度を有する第２導電型の第１の第５領域と、
前記第２のボディ層に形成され、前記第２のボディ層の不純物濃度よりも高い不純物濃度を有する第２導電型の第２の第５領域と、
前記第１のソース領域、前記第１の第５領域、前記第２のソース領域、及び前記第２の第５領域を接続するソース電極とを有する半導体装置。
【請求項１０】
請求項９において、
前記第２領域は、前記ソース電極と接続される半導体装置。
【請求項１１】
請求項１０において、
前記ソース電極は、前記第２領域周辺の前記ＪＦＥＴ領域と接する半導体装置。
【請求項１２】
電源電位と、
基準電位と、
負荷入力電位と、
前記電源電位と前記負荷入力電位との間に接続される第１のスイッチング素子と、
前記基準電位と前記負荷入力電位との間に接続される第２のスイッチング素子と、
前記第１のスイッチング素子及び前記第２のスイッチング素子を制御する制御回路とを有し、
前記第１のスイッチング素子及び前記第２のスイッチング素子として、請求項１〜１１のいずれか１項に記載の半導体装置を用いる電力変換装置。
【請求項１３】
請求項１２において、
前記第１のスイッチング素子に、逆並列に接続される第１のダイオードと、
前記第２のスイッチング素子に、逆並列に接続される第２のダイオードとを有する電力変換装置。
【請求項１４】
直流電力を交流電力に変換する電力変換装置と、
前記電力変換装置により駆動されるモータとを有し、
前記電力変換装置として、請求項１２に記載の電力変換装置を用いるモータシステム。
【請求項１５】
車輪と、
前記車輪に接続される駆動軸とを有し、
請求項１４に記載のモータシステムにより前記駆動軸に動力を入出力可能とされる車両。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体装置およびそれを用いた電力変換装置、モータシステム、自動車、鉄道車両に関する。
【背景技術】
【０００２】
パワー半導体デバイスの一つであるパワー金属絶縁膜半導体電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）において、従来、珪素（Ｓｉ）基板を用いたパワーＭＩＳＦＥＴ（以下、ＳｉパワーＭＩＳＦＥＴと記す）が主流であった。
【０００３】
これに対して、炭化珪素（ＳｉＣ）基板（以下、ＳｉＣ基板と記す）を用いたパワーＭＩＳＦＥＴ（以下、ＳｉＣパワーＭＩＳＦＥＴと記す）はＳｉパワーＭＩＳＦＥＴと比較して、高耐圧化および低損失化が可能である。このため、省電力または環境配慮型のインバータ技術の分野において、特に注目が集まっている。
【０００４】
ＳｉＣパワーＭＩＳＦＥＴは、ＳｉパワーＭＩＳＦＥＴと比較して、同耐圧ではオン抵抗の低抵抗化が可能である。これは、炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）と比較して絶縁破壊電界強度が約７倍と大きく、ドリフト層となるエピタキシャル層を薄くできることに起因する。しかし、炭化珪素（ＳｉＣ）から得られるべき本来の特性から考えると、未だ十分な特性が得られているとは言えず、エネルギーの高効率利用の観点から、更なるオン抵抗の低減が望まれている。
【０００５】
特許文献１には従来のＤＭＯＳ（Double diffused Metal Oxide Semiconductor）構造の高いチャネル寄生抵抗を、（０００１）面の基板にボディ層の内部に溝を掘るようにトレンチを形成することで、高チャネル移動度の（１１−２０）面や（１−１００）面を利用して、実効的なチャネル幅を広くすることが開示されている（以下、この構造をトレンチ型ＤＭＯＳと呼称する）。これにより、オフ時におけるトレンチ底部の信頼性を損ねることなくチャネル寄生抵抗を低減し、オン抵抗を低減することができる。
【０００６】
また、特許文献２には基板表面に浅くボディ層と同じ極性の不純物領域（以後、電界緩和層と呼称する）を形成することで、トレンチ型ＤＭＯＳの耐圧を高めた構造が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２０１５／１７７９１４号
【特許文献２】国際公開第２０１６／１１６９９８号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１のトレンチ型ＤＭＯＳにおいてはトレンチ底部をボディ層内に形成するため、ボディ層より高濃度の電流拡散層を形成する必要がある。この電流拡散層はエピタキシャル層に比べて非常に高濃度となるため、デバイスの高耐圧化に必要な空乏層の形成が困難になり、耐圧が低下するおそれがある。また、電流拡散層−ボディ層間の相対的な形成位置のオフセット（以後、合わせズレと呼称する）によって、ボディ層の間に存在するＪＦＥＴ領域内に高濃度領域が形成されてしまい、空乏化が阻害された結果、チップ内の最弱セルで決定する耐圧が大幅に低下する可能性がある。
【０００９】
なお、特許文献２の電界緩和層は基板表面に形成するため、電流拡散層の合わせズレに対しては効果がない。
【００１０】
本発明の目的は、トレンチ型ＤＭＯＳの電流拡散層による耐圧低下を改善し、高性能かつ高信頼性を期待できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一実施態様である半導体装置は、第１導電型のＳｉＣ基板と、ＳｉＣ基板の第１主面に形成され、ＳｉＣ基板の不純物濃度よりも低い不純物濃度を有する第１導電型のエピタキシャル層と、ＳｉＣ基板の第１主面に対向する第２主面に形成されるドレイン領域と、エピタキシャル層に形成される第２導電型の第１及び第２のボディ層と、第１のボディ層に形成される第１導電型の第１のソース領域と、第１及び第２のボディ層に挟まれたエピタキシャル層であるＪＦＥＴ領域と第１のボディ層とに接し、エピタキシャル層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１の第１領域と、ＪＦＥＴ領域に形成される第２導電型の第２領域と、第１のソース領域、第１のボディ層及び第１の第１領域に延在して形成される第１のトレンチと、第１のトレンチの内壁に形成される絶縁膜と、第１のトレンチの絶縁膜上に形成されるゲート電極とを有する。
【発明の効果】
【００１２】
高性能かつ高信頼性の半導体装置を提供する。
【００１３】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【図面の簡単な説明】
【００１４】
【図１】複数のＳｉＣパワーＭＩＳＦＥＴが搭載された半導体チップの要部上面図である。
【図２Ａ】ＳｉＣパワーＭＩＳＦＥＴの要部鳥瞰図である。
【図２Ｂ】ＳｉＣパワーＭＩＳＦＥＴの終端部における要部鳥瞰図である。
【図３Ａ】図２Ａの線分ＡＡ’におけるＳｉＣパワーＭＩＳＦＥＴの要部断面図である。
【図３Ｂ】図２Ａの線分ＢＢ’におけるＳｉＣパワーＭＩＳＦＥＴの要部断面図である。
【図４】図２Ａの線分ＣＣ’におけるＳｉＣパワーＭＩＳＦＥＴの要部断面図である。
【図５】トレンチ型ＤＭＯＳ（合わせズレなし）によるＳｉＣパワーＭＩＳＦＥＴの、チャネルオフ時の空乏層構造を説明する図である。
【図６】トレンチ型ＤＭＯＳ（合わせズレあり）によるＳｉＣパワーＭＩＳＦＥＴの、チャネルオフ時の空乏層構造を説明する図である。
【図７】実施例１によるＳｉＣパワーＭＩＳＦＥＴ（合わせズレあり）の、チャネルオフ時の空乏層構造を説明する図である。
【図８】実施例１による炭化珪素半導体装置の製造工程を説明する図である。
【図９】工程Ｐ１における炭化珪素半導体装置の要部断面図である。
【図１０Ａ】工程Ｐ２における炭化珪素半導体装置の要部断面図である。
【図１０Ｂ】工程Ｐ２における炭化珪素半導体装置の要部断面図である。
【図１０Ｃ】工程Ｐ２における炭化珪素半導体装置の要部断面図である。
【図１０Ｄ】工程Ｐ２における炭化珪素半導体装置の要部断面図である。
【図１１】工程Ｐ２における炭化珪素半導体装置の要部断面図である。
【図１２】図１１に続く、炭化珪素半導体装置の製造工程中の図６と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１３】工程Ｐ２における炭化珪素半導体装置の要部断面図である。
【図１４】工程Ｐ４における炭化珪素半導体装置の要部上面図である。
【図１５Ａ】工程Ｐ４における、炭化珪素半導体装置の図１４の線分ＡＡ’における要部断面図である。
【図１５Ｂ】工程Ｐ４における、炭化珪素半導体装置の図１４の線分ＢＢ’における要部断面図である。
【図１６】工程Ｐ４における、炭化珪素半導体装置の図１４の線分ＡＡ’における要部断面図である。
【図１７】工程Ｐ５における炭化珪素半導体装置の要部断面図である。
【図１８】工程Ｐ５における炭化珪素半導体装置の要部断面図である。
【図１９】工程Ｐ５における炭化珪素半導体装置の要部断面図である。
【図２０】工程Ｐ６における炭化珪素半導体装置の要部断面図である。
【図２１】工程Ｐ６における炭化珪素半導体装置の要部断面図である。
【図２２】工程Ｐ６における炭化珪素半導体装置の要部断面図である。
【図２３】工程Ｐ６における炭化珪素半導体装置の要部断面図である。
【図２４】工程Ｐ６における炭化珪素半導体装置の要部断面図である。
【図２５】実施例２によるＳｉＣパワーＭＩＳＦＥＴの要部断面図である。
【図２６】トレンチ型ＤＭＯＳ（合わせズレなし）によるＳｉＣパワーＭＩＳＦＥＴの、チャネルオン時の空乏層構造を説明する図である。
【図２７】実施例２によるＳｉＣパワーＭＩＳＦＥＴ（合わせズレなし）の、チャネルオン時の空乏層構造を説明する図である。
【図２８】実施例２による炭化珪素半導体装置の製造工程における炭化珪素半導体装置の要部断面図である。
【図２９】実施例１によるＳｉＣパワーＭＩＳＦＥＴ（大きな合わせズレあり）の、チャネルオフ時の空乏層構造を説明する図である。
【図３０】実施例３によるＳｉＣパワーＭＩＳＦＥＴ（大きな合わせズレあり）の、チャネルオフ時の空乏層構造を説明する図である。
【図３１】実施例４によるＳｉＣパワーＭＩＳＦＥＴの、チャネルオン時の空乏層構造を説明する図である。
【図３２】実施例１によるＳｉＣパワーＭＩＳＦＥＴの、チャネルオン時の空乏層構造を説明する図である。
【図３３】実施例１、実施例２、実施例３及び実施例４を組み合わせたＳｉＣパワーＭＩＳＦＥＴのチャネルオン時の空乏層構造を説明する図である。
【図３４】実施例１、実施例２、実施例３及び実施例４を組み合わせたＳｉＣパワーＭＩＳＦＥＴ（合わせズレあり）のチャネルオフ時の空乏層構造を説明する図である。
【図３５】実施例５によるＳｉＣパワーＭＩＳＦＥＴの要部断面図である。
【図３６】実施例５によるＳｉＣパワーＭＩＳＦＥＴの要部断面図である。
【図３７】実施例６による炭化珪素半導体装置の要部上面図である。
【図３８】電力変換装置（インバータ）の回路図である。
【図３９】電力変換装置（インバータ）の回路図である。
【図４０】電気自動車の構成図である。
【図４１】昇圧コンバータの回路図である。
【図４２】鉄道車両の構成図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【実施例１】
【００１７】
≪炭化珪素半導体装置≫
実施例１に係る炭化珪素半導体装置の構造について図１を用いて説明する。図１は複数のＳｉＣパワーＭＩＳＦＥＴが搭載された半導体チップの要部上面図である。
【００１８】
図１に示すように、炭化珪素半導体装置を搭載する半導体チップ１は、複数のｎチャネル型のＳｉＣパワーＭＩＳＦＥＴが並列接続されたソース配線用電極２の下方に位置するアクティブ領域（ＳｉＣパワーＭＩＳＦＥＴ形成領域、素子形成領域）と、平面視においてアクティブ領域を囲む周辺形成領域とによって構成される。周辺形成領域には、平面視においてアクティブ領域を囲むように形成された複数のｐ型のフローティング・フィールド・リミッティング・リング（ＦＬＲ：Floating Field Limited Ring）３と、さらに平面視において複数のｐ型のＦＬＲ３を囲むように形成されたｎ型のガードリング４が形成されている。
【００１９】
ｎ型の炭化珪素（ＳｉＣ）エピタキシャル基板（以下、ＳｉＣエピタキシャル基板と記す）のアクティブ領域の表面側に、ＳｉＣパワーＭＩＳＦＥＴのゲート電極、ｎ＋＋型のソース領域、およびチャネル領域等が形成され、ＳｉＣエピタキシャル基板の裏面側に、ＳｉＣパワーＭＩＳＦＥＴのｎ＋型のドレイン領域が形成されている。
【００２０】
複数のｐ型のＦＬＲ３をアクティブ領域の周辺に形成することにより、オフ時において、最大電界部分が順次外側のｐ型のＦＬＲ３へ移り、最外周のｐ型のＦＬＲ３で降伏するようになるので、炭化珪素半導体装置を高耐圧とすることが可能となる。図１では、３個のｐ型のＦＬＲ３が形成されている例を図示しているが、これに限定されるものではない。また、ｎ＋＋型のガードリング４は、アクティブ領域に形成されたＳｉＣパワーＭＩＳＦＥＴを保護する機能を有する。
【００２１】
アクティブ領域内に形成された複数のＳｉＣパワーＭＩＳＦＥＴ６は、平面視においてストライプパターンを有しており、それぞれのストライプパターンに接続する引出配線（ゲートバスライン）によって、全てのＳｉＣパワーＭＩＳＦＥＴのゲート電極はゲート配線用電極８と電気的に接続している。
【００２２】
また、複数のＳｉＣパワーＭＩＳＦＥＴはソース配線用電極２に覆われており、それぞれのＳｉＣパワーＭＩＳＦＥＴのソースおよびボディ層の電位固定層はソース配線用電極２に接続されている。ソース配線用電極２は半導体チップ１を保護するパッシベーション膜に設けられたソース開口部７を通じて外部配線と接続されている。ゲート配線用電極８は、ソース配線用電極２と離間して形成されており、それぞれのＳｉＣパワーＭＩＳＦＥＴのゲート電極と接続されている。ゲート配線用電極８も同様に、半導体チップ１を保護するパッシベーション膜に設けられているゲート開口部５を通じて外部配線と接続されている。また、ｎ型のＳｉＣエピタキシャル基板の裏面側に形成されたｎ＋型のドレイン領域は、ｎ型のＳｉＣエピタキシャル基板の裏面全面に形成されたドレイン配線用電極（図示せず）と電気的に接続している。
【００２３】
次に、本実施の形態におけるＳｉＣパワーＭＩＳＦＥＴの構造について説明する。図２ＡはＳｉＣパワーＭＩＳＦＥＴの要部鳥瞰図である。
【００２４】
炭化珪素（ＳｉＣ）からなるｎ＋型のＳｉＣ基板１０７の表面（第１主面）上に、ｎ＋型のＳｉＣ基板よりも不純物濃度の低い炭化珪素（ＳｉＣ）からなるｎ−型のエピタキシャル層１０１が形成されている。ｎ−型のエピタキシャル層１０１はドリフト層として機能する。エピタキシャル層１０１の厚さは、例えば５〜５０μｍ程度である。
【００２５】
エピタキシャル層１０１の表面から所定の深さを有して、エピタキシャル層１０１内にｐ型のボディ層（ウェル領域）１０２が形成されている。また、エピタキシャル層１０１の表面から所定の深さを有して、ｐ型のボディ層１０２内に窒素を不純物とするｎ＋型のソース領域１０３が形成されている。
【００２６】
隣接するボディ層１０２ａ及びボディ層１０２ｂに挟まれたエピタキシャル層１０１の一部をＪＦＥＴ領域１０４と呼称する。ｐ型のボディ層１０２及びＪＦＥＴ領域１０４に延在するように、エピタキシャル層１０１の表面から所定の深さを有して、ｎ＋型の電流拡散層１０５が形成されている。ｎ＋型の電流拡散層１０５ａとｎ＋型の電流拡散層１０５ｂに挟まれた領域の一部には、ｐ型の電位固定層１３０が形成されている。このｐ型の電位固定層１３０は、電流拡散層１０５と接していてもよい。また、必ずしも隣り合う２つの電流拡散層１０５ａ及び電流拡散層１０５ｂの中央に位置していなくてもよい。
【００２７】
ｎ＋＋型のソース領域１０３から、ｐ型のボディ層１０２を渡って、ｎ＋型の電流拡散層１０５にかかるようにトレンチ１０６が複数形成されている。トレンチ１０６の底面はｐ型のボディ層１０２に接している。図２Ａには図示していないが、トレンチ１０６上には、後述するように、ゲート絶縁膜１１０及び絶縁膜１１７が形成されている。ゲート絶縁膜１１０上には、ゲート電極１１１が形成されている。
【００２８】
図２Ｂに素子形成部の終端領域の鳥瞰図を示す。ＪＦＥＴ領域１０４はｐ型のボディ層１０２で終端されており、ｐ型の電位固定層１３０は終端部を形成するボディ層１０２に接続していても良いし、していなくても良い。電位固定層１３０がボディ層１０２に接続されていない場合には、ｐ型の電位固定層１３０の電位はゲートオフ時においてはゲート電位とほぼ等しい値に固定される。電位固定層１３０の電位は、ゲート電位に対するｐｎダイオードとゲート絶縁膜との容量分圧で決まるが、一般にｐｎダイオードの容量の方が遥かに低容量であるためである。一方、ボディ層１０２に接続されている場合は、ｐ型のボディ層１０２を通じてソース電極と接続され、ソース電位に固定される。電位固定層１３０とボディ層１０２とを接続しない場合、その隙間幅ｄ１は周期構造におけるｐ型の電位固定層１３０とｐ型のボディ層１０２の隙間幅ｄ２より小さい方が好ましい。これは隙間幅が広い程耐圧が低下することから、耐圧低下に起因して終端部から破壊が生じることを避けるためである。
【００２９】
図３Ａ〜図５を参照して、実施例１の構造を詳細に説明する。図３Ａは、図２Ａにおいてトレンチの長手方向に平行でトレンチが形成されている領域を通る基板主面上の線分ＡＡ’を含み、ＳｉＣ基板主面に垂直な面における断面構造である。図３Ａに示すように、ソースコンタクト領域（金属シリサイド層）１１３を除いて、ボディ層１０２に挟まれるＪＦＥＴ領域１０４表面の平坦部１３９を含む基板主面１３４上に絶縁膜１１７が形成されており、ゲート電極１１１はソース領域１０３とボディ層１０２および電流拡散層１０５に延在するようにゲート絶縁膜１１０および絶縁膜１１７上に形成され、隣接するトレンチと繋がっている。
【００３０】
一方、図３Ｂは図２Ａにおいてトレンチの長手方向に平行でトレンチが形成されていない領域を通る基板主面上の線分ＢＢ’を含み、ＳｉＣ基板主面に垂直な面における断面構造である。基板主面にはソースコンタクト領域１１３を除いて全面に絶縁膜１１７が存在し、ゲート電極１１１はソース領域１０３とボディ層１０２および電流拡散層１０５、ＪＦＥＴ領域１０４およびｐ型の電位固定層１３０に延在するように絶縁膜１１７上に形成されている。
【００３１】
図４は図２Ａにおいてトレンチの長手方向に垂直でｐ型の電位固定層１３０が形成されている領域を通る基板主面上の線分ＣＣ’を含み、ＳｉＣ基板表面に垂直な面における断面構造である。ＳｉＣ基板表面には絶縁膜１１７が存在し、ゲート電極１１１は絶縁膜１１７上で隣接セルと繋がっている。ｐ型の電位固定層１３０はＳｉＣ基板表面から所定の深さで形成され、隣接セルと繋がっている。アクティブ領域の終端部分においては、先に述べた通り、ｐ＋型の電位固定層１３０はボディ層１２０と接続されていても良いし、接続されていなくても良い。
【００３２】
ｐ型のボディ層１０２のエピタキシャル層１０１の表面からの深さ（第１深さＬ１）は、例えば０．５〜２．０μｍ程度である。また、ｎ＋＋型のソース領域１０３のエピタキシャル層１０１の表面からの深さ（第３深さＬ３）は、例えば０．１〜１．０μｍ程度である。ｎ＋型の電流拡散層１０５のエピタキシャル層１０１の表面からの深さ（第４深さＬ４）は、例えば０．１〜１．０μｍ程度である。ｐ型のボディ層１０２とｎ＋型の電流拡散層１０５との重ならない幅Ｗ１は、例えば０．１〜２．０μｍ程度である。トレンチ１０６のエピタキシャル層１０１の表面からの深さ（第６深さＬ６）は、ｐ型のボディ層１０２のエピタキシャル層１０１の表面からの深さ（第１深さＬ１）よりも浅く、例えば０．１〜１．５μｍ程度である。トレンチ１０６のチャネル長に並行な方向の長さは、例えば０．５〜３．０μｍ程度である。トレンチ１０６のチャネル幅に並行な方向の長さは、例えば０．１〜２．０μｍ程度である。チャネル幅に並行な方向のトレンチ間隔は、例えば０．１〜２．０μｍ程度である。ｐ＋＋型のボディ層コンタクト領域１０９のエピタキシャル層１０１の表面からの深さ（第２深さＬ２）は、例えば０．１〜０．５μｍ程度である。ｐ型の電位固定層１３０の深さは例えば０．１〜２．０μｍ程度であり、幅はＪＦＥＴ領域１０４より狭く、例えば０．１〜５．０μｍ程度である。ｎ＋型の電流拡散層１０５とｐ型の電位固定層１３０との間隔は、任意に指定することができ、例えば０〜２．０μｍ程度である。ゲート絶縁膜１１０は、例えば膜厚は０．００５μｍから０．０１５μｍである。厚い絶縁膜１１７の膜厚は必ずゲート絶縁膜１１０より厚く、例えば０．１〜３．０μｍ程度である。
【００３３】
なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の不純物濃度は高くなる。
【００３４】
ｎ＋型のＳｉＣ基板１０７の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３である。ｎ−型のエピタキシャル層１０１の不純物濃度の好ましい範囲は、例えば１×１０１４〜１×１０１７ｃｍ−３である。ｐ型のボディ層１０２の不純物濃度の好ましい範囲は、例えば１×１０１６〜１×１０１９ｃｍ−３である。ｐ型のボディ層１０２の最大不純物濃度の好ましい範囲は、例えば１×１０１７〜１×１０１９ｃｍ−３である。また、ｎ＋＋型のソース領域１０３の不純物濃度の好ましい範囲は、例えば１×１０１９〜１×１０２１ｃｍ−３である。ｎ＋型の電流拡散層１０５の不純物濃度の好ましい範囲は、例えば５×１０１６〜５×１０１８ｃｍ−３である。ｐ＋＋型のボディ層コンタクト領域１０９の不純物濃度の好ましい範囲は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。ｐ型の電位固定層１３０の最大不純物濃度の好ましい範囲は、ｎ＋型の電流拡散層１０５の不純物濃度より高く、１×１０１６〜１×１０１９ｃｍ−３である。
【００３５】
次に 、実施例１に係るＳｉＣパワーＭＩＳＦＥＴの構成の特徴を、図５〜図７を参照して説明する。
【００３６】
従来のトレンチ型ＤＭＯＳのチャネルオフ時における空乏層の構造を、図５を参照して説明する。ＪＦＥＴ領域１０４上部のＳｉＣエピタキシャル基板表面１４１から伸びる空乏層の端部１４０ａと、ボディ層１０２から伸びる空乏層の端部１４０ｂおよび１４０ｃとが、ドレイン−ソース印加電圧の増加に伴い発展していく。ＳｉＣエピタキシャル基板表面１４１から伸びる空乏層の端部１４０ａと、ボディ層１０２から伸びる空乏層の端部１４０ｂおよび１４０ｃとが接触することによってＪＦＥＴ領域が空乏化により絶縁される。これによってＪＦＥＴ領域１０４の電位を低減し、ゲート絶縁膜１１０にかかる電界で決定されるゲート−ドレイン耐圧、及び主にボディ層１０２とＪＦＥＴ領域１０４あるいはエピタキシャル層１０１との接合部にかかる電界で決定される主耐圧を高めることができる。このとき、電流拡散層１０５はＪＦＥＴ領域１０４と比べて高濃度のため、電流拡散層１０５においては空乏層が発展しにくい。したがって、電流拡散層１０５に合わせズレが生じると、この空乏化は大きな影響を受けて、耐圧が大幅に低下する。
【００３７】
従来のトレンチ型ＤＭＯＳにおいて、電流拡散層１０５に合わせズレが生じた場合における空乏層の構造を、図６を参照して説明する。電流拡散層１０５が基板水平右側にシフトした場合、空乏層の端部１４０ａの起点が左側のボディ層１０２から遠くなることにより、空乏層の端部１４０ａと空乏層の端部１４０ｂの結合が困難となり、この結果、ゲート絶縁膜１１０の表面近傍の電位及びＪＦＥＴ領域１０４の電位がドレイン電位のままとなり、ゲート絶縁膜１１０あるいはボディ層１０２とＪＦＥＴ領域１０４との接合部分に高電界がかかることで絶縁破壊に至る。パワーデバイスの耐圧は、多数に並列されたセルの耐圧のうち最小のもので決定される（最小リングモデルという）。合わせズレとしては、リソグラフィの基準マークに対するボディ層１０２のズレ、電流拡散層１０５のズレ及びマスクの回転などをすべて足し合わせた合わせズレを想定する必要があり、特にＪＦＥＴ領域１０４の幅が大きいデバイスにおいては合わせズレに伴う耐圧低下は顕著になる。
【００３８】
実施例１のデバイス構造により、空乏層の構造が改善されることを、図７を参照して説明する。図７のデバイスにおいても、図６と同様に電流拡散層１０５が基板水平右側にシフトしているものとする。この場合、図６に示したトレンチ型ＤＭＯＳと異なり、ＳｉＣ基板表面からの空乏層の端部１４０ａに代わり、ｐ型の電位固定層１３０からの空乏層の端部１４０ｄが発展する。この空乏層の端部１４０ｄの起点はＳｉＣエピタキシャル基板表面１４１から深い位置にあるため、この発展に電流拡散層１０５の影響を受けにくい。したがって電流拡散層１０５の合わせズレが生じた場合においても空乏化を可能とし、最少リングモデルで決定される素子全体の耐圧を改善する。
【００３９】
さらには、ｐ型の電位固定層１３０の存在する領域はドレイン−ゲート電極間においてＪＦＥＴ領域１０４−電位固定層１３０のｐｎダイオードが直列に挿入されるため、帰還容量が大幅に低減される。また、適切にｐ型の電位固定層１３０のｐ型のボディ層１０２に対するアスペクト比を設計することによって、空乏化を調整できるため、帰還容量−ドレイン電圧特性を好ましい特性に制御可能になる。この効果によってスイッチング損失の低減及び誤点弧などの動的な特性に対する信頼性が向上する。以上のように、実施例１の構造によって、従来のＭＯＳ構造やトレンチＭＯＳ構造よりも低い損失と高い信頼性とを同時に実現するデバイスの提供が可能になる。
【００４０】
また、高いチャネル移動度と広いチャネル幅を有するトレンチ型ＤＭＯＳの長所を維持しながら、耐圧を改善し、かつスイッチング特性を向上できるため、高信頼かつ高性能なＳｉＣパワーＭＩＳＦＥＴを提供することが可能になる。
【００４１】
≪炭化珪素半導体装置の製造方法≫
実施例１による炭化珪素半導体装置の製造方法について、以下図面を用いて工程順に説明する。図８は実施例１における半導体装置の製造方法を説明する工程図である。
【００４２】
＜工程Ｐ１＞
工程Ｐ１ではエピタキシャル層（ドリフト層）を形成する。まず、図９に示すように、ｎ＋型の４Ｈ−ＳｉＣ基板１０７を用意する。ｎ＋型のＳｉＣ基板１０７には、ｎ型不純物が導入されている。このｎ型不純物は、例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲である。また、ｎ＋型のＳｉＣ基板１０７は珪素面と炭素面と異方性のある極性面を有しており、本実施の形態においてはｎ＋型のＳｉＣ基板１０７の表面は（０００１）珪素面とするが、炭素面の利用をなんら制限するものではない。
【００４３】
次に、ｎ＋型のＳｉＣ基板１０７の表面（第１主面）にエピタキシャル成長法により炭化珪素（ＳｉＣ）のｎ−型のエピタキシャル層１０１を形成する。ｎ−型のエピタキシャル層１０１には、ｎ＋型のＳｉＣ基板１０７の不純物濃度よりも低いｎ型不純物が導入されている。ｎ−型のエピタキシャル層１０１の不純物濃度はＳｉＣパワーＭＩＳＦＥＴの素子定格に依存するが、例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。また、ｎ−型のエピタキシャル層１０１の厚さは、例えば５〜５０μｍである。以上の工程により、ｎ＋型のＳｉＣ基板１０７およびｎ−型のエピタキシャル層１０１を有するＳｉＣエピタキシャル基板が形成される。
【００４４】
＜工程Ｐ２＞
工程Ｐ２では各種不純物を注入する。図９に示すように、ｎ＋型のＳｉＣ基板１０７の裏面（第２主面）から所定の深さ（第７深さＬ７）を有して、ｎ＋型のＳｉＣ基板１０７の裏面にｎ＋型のドレイン領域１０８を形成する。ｎ＋型のドレイン領域１０８の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００４５】
次に、図１０Ａに示すように、ｎ−型のエピタキシャル層１０１の表面上に、マスクＭ１１を形成する。マスクＭ１１の厚さは、例えば１．０〜３．０μｍ程度である。素子形成領域におけるマスクＭ１１の幅は、例えば１．０〜１０．０μｍ程度である。マスク材料としては無機材料のＳｉＯ２膜、Ｓｉ膜、ＳｉＮ膜や有機材料のレジスト膜、ポリイミド膜などを用いることができる。
【００４６】
次に、マスクＭ１１越しに、ｎ−型のエピタキシャル層１０１にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する。これにより、ｎ−型のエピタキシャル層１０１の素子形成領域にｐ型のボディ層１０２を形成する。なお、図示は省略するが、同時に素子形成領域周辺にｐ型のＦＬＲ３を形成する。終端部の構造としては、これに限定されるものではなく、例えばジャンクション・ターミネーション・エクステンション（ＪＴＥ：Junction Termination Extension）構造であってもよい。なお、このｐ型のＦＬＲ３はこの工程とは別のマスクを用いて形成しても良い。
【００４７】
ｐ型のボディ層１０２のエピタキシャル層１０１の表面からの深さ（第１深さＬ１）は、例えば０．５〜２．０μｍ程度である。また、ｐ型のボディ層１０２の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。また、ｐ型のボディ層１０２の最大不純物濃度は、例えば１×１０１７〜１×１０１９ｃｍ−３の範囲である。
【００４８】
次に、図１０Ｂに示すように、マスクＭ１１を除去した後、マスクＭ１２を形成する。マスクＭ１２の厚さは、例えば０．５〜３．０μｍ程度である。素子形成領域におけるマスクＭ１２の幅は、例えば２．０〜１０．０μｍ程度である。マスクＭ１２は例えば、レジスト膜で形成する。
【００４９】
次に、マスクＭ１２越しに、ｎ−型のエピタキシャル層１０１にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する。これにより、ｐ型のボディ層１０２の間のＪＦＥＴ領域１０４内にｐ型の電位固定層１３０を形成する。ｐ型の電位固定層１３０のエピタキシャル層１０１の表面からの深さは、例えば０．１〜２．０μｍ程度である。また、ｐ型の電位固定層１３０の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。
【００５０】
以上のｐ型のボディ層１０２及びｐ型の電位固定層１３０の形成方法は、セルフアライン化することが可能である。図１０Ｃに示すように、マスクＭＳＡ１を形成し、これに部分的に重複するようにマスクＭＳＡ２を形成する。このマスクＭＳＡ１及びマスクＭＳＡ２越しにイオン注入によってｐ型のボディ層１０２を形成する。続いて、図１０Ｄに示すように、マスクＭＳＡ２を選択的に除去した後、マスクＭＳＡ１に部分的に重複するようにマスクＭＳＡ３を形成する。マスクＭＳＡ１及びマスクＭＳＡ３越しにイオン注入によってｐ型の電位固定層１３０を形成する。マスクＭＳＡ１はマスクＭＳＡ２及びマスクＭＳＡ３の除去時にエッチングされない材料を用いる。例えば、マスクＭＳＡ１にはＳｉＯ２膜、Ｓｉ膜、ＳｉＮ膜を用い、マスクＭＳＡ２及びマスクＭＳＡ３にはレジスト膜を用いることができる。マスクＭＳＡ１、マスクＭＳＡ２、マスクＭＳＡ３の厚さは、例えば０．５〜３．０μｍ程度である。マスクＭＳＡ１の幅は、例えば１．０〜５．０μｍ程度である。マスクＭＳＡ２、マスクＭＳＡ３の幅はそれぞれマスクＭ１１、マスクＭ１２の値からマスクＭＳＡ１との重複幅を引いた値である。マスクＭＳＡ１とマスクＭＳＡ２あるいはマスクＭＳＡ３の重複幅は、０．３μｍ〜４．７μｍである。この重複幅は使用するリソグラフィ装置の想定される合わせズレ幅より大きくすることが好ましい。以上の工夫によって、ｐ型のボディ層１０２とｐ型の電位固定層１３０の相対位置の精度を高め、素子の耐圧及び損失を改善し、歩留まりを向上させることができる。
【００５１】
次に、図１１に示すように、基板上のすべてのマスクを除去した後、マスクＭ１３を例えば、レジスト膜で形成する。マスクＭ１３の厚さは、例えば、０．５〜３．０μｍ程度である。マスクＭ１３の幅は、例えば、０．５〜４．０μｍ程度である。マスクＭ１３は、ｎ＋＋型のソース領域１０３形成部を開口する。また、図示は省略するが、マスクＭ１３には、ＦＬＲ３の外周にガードリング４が形成される領域にも開口部が設けられている。マスクＭ１３越しに、ｐ型のボディ層１０２にｎ型不純物、例えば窒素原子（Ｎ）やリン原子（Ｐ）をイオン注入して、ｎ＋＋型のソース領域１０３を形成し、図示は省略するが、周辺形成領域にｎ＋＋型のガードリング４を形成する。
【００５２】
次に、図１２に示すように、マスクＭ１３を除去し、マスクＭ１４を形成する。マスクＭ１４は例えば、レジスト膜で形成する。マスクＭ１４の厚さは、例えば、０．５〜３．０μｍ程度である。マスクＭ１４はｐ＋＋型のボディ層コンタクト領域１０９形成部を開口する。マスクＭ１４越しに、ｐ型のボディ層１０２にｐ型不純物をイオン注入して、ｐ＋＋型のボディ層コンタクト領域１０９を形成する。ｐ＋＋型のボディ層コンタクト領域１０９のｐ型のボディ層１０２の表面からの深さ（第２深さＬ２）は、例えば０．１〜０．５μｍ程度である。ｐ＋＋型のボディ層コンタクト領域１０９の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００５３】
次に、図１３に示すように、マスクＭ１４を除去し、マスクＭ１５を例えば、レジスト膜で形成する。マスクＭ１５の厚さは、例えば、１〜４μｍ程度である。マスクＭ１５は、ｎ＋型の電流拡散層１０５形成部を開口する。マスクＭ１５越しに、ｎ−型のエピタキシャル層１０１およびｐ型のボディ層１０２にｎ型不純物をイオン注入して、ｎ＋型の電流拡散層１０５を形成する。
【００５４】
＜工程Ｐ３＞
工程Ｐ３では活性化アニールを行う。マスクＭ１５を除去した後、図示は省略するが、ＳｉＣエピタキシャル基板の表面上および裏面上に、例えばプラズマＣＶＤ法により炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、例えば０．０３μｍ程度である。この炭素（Ｃ）膜により、ＳｉＣエピタキシャル基板の表面および裏面を被覆した後、ＳｉＣエピタキシャル基板に１５００℃以上の温度で２〜３分間程度の熱処理を施す。これにより、ＳｉＣエピタキシャル基板にイオン注入した各不純物の活性化を行う。熱処理後に、炭素（Ｃ）膜を、例えば酸素プラズマ処理により除去する。
【００５５】
＜工程Ｐ４＞
工程Ｐ４ではトレンチを形成する。図１４は並列接続されたＳｉＣパワーＭＩＳＦＥＴの要部上面図、図１５Ａは、図１４のトレンチが形成されている領域を通る線分ＡＡ’における要部断面図、図１５Ｂは図１４のトレンチが形成されていない領域を通る線分ＢＢ’の要部断面図である。図１５Ａ、図１５Ｂに示すように、マスクＭ１６を絶縁膜、例えば酸化珪素膜で形成する。マスクＭ１６の厚さは、のちの工程で形成するゲート絶縁膜１１０より厚い方が好ましく、例えば０．０１〜４μｍ程度である。マスクＭ１６には、後の工程においてトレンチ１０６が形成される領域に開口部分が設けられている（図１５Ａ）。以降の工程は、図１４の線分ＡＡ’における要部断面図である図１６〜図２４を参照して説明する。
【００５６】
図１６に示すように、異方性ドライエッチングプロセスを用いて、ｎ＋＋型のソース領域１０３と、ｐ型のボディ層１０２と、ｎ＋型の電流拡散層１０５とに延在するトレンチ１０６を形成する。形成するトレンチの深さは、ｐ型のボディ層１０２の深さよりも浅い。形成するトレンチの深さは、例えば０．１〜１．５μｍ程度である。トレンチのチャネル長に並行な方向の長さは、例えば０．５〜３．０μｍ程度である。トレンチのチャネル幅に並行な方向の長さは、例えば０．１〜１．０μｍ程度である。チャネル幅に並行な方向のトレンチ間隔は、例えば０．１〜１．０μｍ程度である。このドライエッチング工程の際に、マスクＭ１６の開口部の肩が丸まって絶縁膜１１７となり、ボディ層１０２に挟まれたＪＦＥＴ領域１０４とゲート電極間、ソース領域１０３とゲート電極間の絶縁膜信頼性の向上だけでなく、フィールド絶縁膜としても機能する。
【００５７】
＜工程Ｐ５＞
工程Ｐ５ではゲートスタックを形成する。図１７に示すように、エピタキシャル層１０１の表面とトレンチ１０６表面および厚い絶縁膜１１７表面上に、等方的な堆積法によってゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０は底面１３５及び側面１３３ａで均一な膜厚となる。ゲート絶縁膜１１０は、例えば熱ＣＶＤ法により形成されたＳｉＯ２膜からなる。ゲート絶縁膜１１０の厚さは、例えば０．００５〜０．１５μｍ程度である。なお、ゲート絶縁膜１１０はトレンチの底部のみ選択的に厚くしても良く、その場合は例えば炭素面を基板主面に採用し、熱酸化によってゲート絶縁膜１１０を形成するとよい。絶縁膜１１７の膜厚はゲート絶縁膜１１０の膜厚以下でも良いが、より厚い方が好ましい。具体的には、絶縁膜１１７の膜厚が、ゲート絶縁膜１１０の膜厚の３倍以上あれば効果的に絶縁膜電界を低減することができる。
【００５８】
次に、図１８に示すように、ゲート絶縁膜１１０上に、多結晶珪素（Ｓｉ）膜１１１Ａを形成する。多結晶珪素（Ｓｉ）膜１１１Ａは前工程で堆積した絶縁膜１１０の表面に沿って堆積される。絶縁膜１１７が厚い場合、多結晶珪素（Ｓｉ）膜１１１ＡはＳｉＣ基板の表面の形状に沿わず離れるため、トレンチ上部角部の電界集中が緩和し耐圧が向上する。多結晶珪素（Ｓｉ）膜１１１Ａの厚さは、例えば０．０１〜４μｍ程度である。多結晶珪素（Ｓｉ）膜１１１Ａの極性はｎ型でもｐ型でも良く、閾値電圧に応じて調整することができる。
【００５９】
次に、図１９に示すように、マスクＭ１７（ホトレジスト膜）を用いて、多結晶珪素（Ｓｉ）膜１１１Ａをドライエッチング法により加工して、ゲート電極１１１を形成する。これに加えて、ｐ型のボディ層１０２に挟まれたｐ型の電位固定層１３０上の多結晶珪素（Ｓｉ）膜１１１Ｂをドライエッチングによって開口しても良い。
【００６０】
＜工程Ｐ６＞
工程Ｐ６では各種電極を形成する。図２０に示すように、ボディ層１０２の表面上に、ゲート電極１１１およびゲート絶縁膜１１０を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜１１２を形成する。
【００６１】
次に、図２１に示すように、マスクＭ１８（ホトレジスト膜）を用いて、層間絶縁膜１１２およびゲート絶縁膜１１０および絶縁膜１１７をドライエッチング法により加工して、ｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層コンタクト領域１０９に達する開口部ＣＮＴ＿Ｓを形成する。
【００６２】
次に、図２２に示すように、マスクＭ１８を除去した後、開口部ＣＮＴ＿Ｓの底面に露出しているｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層コンタクト領域１０９のそれぞれの表面に金属シリサイド層１１３を形成する。まず、図示は省略するが、エピタキシャル層１０１の表面上に、層間絶縁膜１１２および開口部ＣＮＴ＿Ｓの内部（側面および底面）を覆うように、例えばスパッタリング法により第１金属膜として、例えばニッケル（Ｎｉ）を堆積する。この第１金属膜の厚さは、例えば０．０５μｍ程度である。続いて、６００〜１０００℃のシリサイド化熱処理を施すことにより、開口部ＣＮＴ＿Ｓの底面において第１金属膜とエピタキシャル層とを反応させて、金属シリサイド層１１３として、例えばニッケルシリサイド（ＮｉＳｉ）層を開口部ＣＮＴの底面に露出しているｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層コンタクト領域１０９のそれぞれの表面に形成する。続いて、未反応の第１金属膜をウェットエッチング法により除去する。ウェットエッチング法には、例えば硫酸過水が用いられる。
【００６３】
次に、図示は省略するが、マスク（ホトレジスト膜）を用いて、層間絶縁膜１１２を加工して、ゲート電極１１１に達する開口部ＣＮＴ＿Ｇを形成する。開口部ＣＮＴ＿Ｇは、ゲート配線用電極８とゲート電極１１１とを接続するために設けられる。
【００６４】
次に、図２３に示すように、ｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層コンタクト領域１０９のそれぞれの表面に形成された金属シリサイド層１１３に達する開口部ＣＮＴ＿Ｓ、ならびにゲート電極１１１に達する開口部ＣＮＴ＿Ｇ（図示は省略）の内部を含む層間絶縁膜１１２上に第３金属膜、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。アルミニウム（Ａｌ）膜の厚さは、例えば２．０μｍ以上が好ましい。続いて、第３金属膜を加工することにより、開口部ＣＮＴ＿Ｓ内の金属シリサイド層１１３を介してｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層コンタクト領域１０９と電気的に接続するソース配線用電極２と、ゲート電極１１１と開口部ＣＮＴ＿Ｇを通して電気的に接続するゲート配線用電極８とを形成する。
【００６５】
次に、図示は省略するが、ＳｉＯ２膜もしくはポリイミド膜をパッシベーション膜としてゲート配線用電極８およびソース配線用電極２を覆うように堆積させる。
【００６６】
次に、図示は省略するが、パッシベーション膜を加工してパッシベーションを形成する。その際に、ソース電極開口部７とゲート電極開口部５を形成する。
【００６７】
次に、図示は省略するが、ｎ＋型のドレイン領域１０８に、例えばスパッタリング法により第２金属膜を堆積する。この第２金属膜の厚さは、例えば０．１μｍ程度である。
【００６８】
次に、図２４に示すように、レーザーシリサイド化熱処理を施すことにより、第２金属膜とｎ＋型のドレイン領域１０８と反応させて、ｎ＋型のドレイン領域１０８を覆うように金属シリサイド層１１５を形成する。続いて、金属シリサイド層１１５を覆うように、ドレイン配線用電極１１６を形成する。ドレイン配線用電極１１６にはＴｉ膜とＮｉ膜と金（Ａｕ）膜の積層膜を０．５〜１．０μｍ堆積させて形成する。
【００６９】
その後、ソース配線用電極２、ゲート配線用電極８、およびドレイン配線用電極１１６に、それぞれ外部配線が電気的に接続される。
【００７０】
このように、実施例１によれば、既述の通り、ｐ型の電位固定層１３０の形成により電流拡散層１０５の合わせズレの影響を低減し最少リングモデルから成る耐圧の向上を実現し、ＭＩＳＦＥＴの信頼性を大幅に向上させている。
【００７１】
さらに通常のＤＭＯＳ構造及びトレンチ型ＤＭＯＳにおいては、電流拡散層１０５及びエピタキシャル層１０１のうち、絶縁膜１１７及びゲート絶縁膜１１０を挟んでゲート電極１１１と対向している面がキャパシタとなり、帰還容量の主要な部分となるが、図２４に示されるように、実施例１の構造においては、ｐ型の電位固定層１３０が存在する部分についてはｐｎ接合を直列に挿入しているものと等価であるため、この部分の容量は無視でき、帰還容量は大幅に低減される。この効果はスイッチング損失の低減及び誤点弧の防止につながる。さらに、本実施例で説明したように、ｐ型の電位固定層１３０はｐ型のボディ層１０２に対してセルフアラインで形成することができる。したがってＪＦＥＴ抵抗値は顕著に増加しない。
【００７２】
以上より、ｐ型の電位固定層１３０を形成することで、通常のトレンチ型ＭＯＳ構造並みの低いチャネル抵抗を損なうことなく、課題であった耐圧を改善し、さらに良好なスイッチング特性を実現することができるため、従来のトレンチ型ＤＭＯＳよりも高信頼かつ低損失なＳｉＣパワーＭＩＳＦＥＴを提供することが可能である。これにより、高い信頼性を有する炭化珪素半導体装置およびその製造方法を提供することができる。
【実施例２】
【００７３】
図２５は、実施例２によるＳｉＣパワーＭＩＳＦＥＴの要部断面図であって、特にＪＦＥＴ領域２０４近傍の拡大図である。実施例１との相違点は、ｐ型の電界緩和層２３１がｎ＋型の電流拡散層２０５からＪＦＥＴ領域２０４、ｐ型の電位固定層２３０にかけてＳｉＣ基板表面直下に形成されていることである。このように、ｐ型の電位固定層２３０とｐ型の電界緩和層２３１とを同時に用いることによって、各手法のデメリットを最小化しながらより大きな耐圧向上を得ることができる。特許文献２のように、電界緩和層２３１はトレンチ型ＤＭＯＳの耐圧向上とゲート絶縁膜１１０の保護に効果的である。しかしながら、既述の通り電流拡散層２０５の合わせズレに対しては高耐圧化が不十分である。また、図２６の従来のトレンチ型ＤＭＯＳにおけるチャネルオン時の空乏層分布図に示す（符号２４０は空乏層の端部を示す）ように、電界緩和層２３１−エピタキシャル層間のビルトインポテンシャルによって、ＪＦＥＴ領域２０４上部の基板表面からも空乏層が進展してしまい、電流経路が狭まることによってＪＦＥＴ抵抗が増加してしまうというトレードオフ関係がある。図示は省略するが、ｐ型の電位固定層２３０が単体で存在する場合もｐ型の電位固定層２３０から空乏層が進展し、同様のトレードオフ関係がある。これら２つの構造はどちらの場合も形成される空乏層の位置が同じであるため、ｐ型の電界緩和層２３１とｐ型の電位固定層２３０とを同時に用いることによって、いずれか一方の構造のみを適用する場合と比較して、新たな抵抗増加を抑えながら、大きな耐圧向上を実現することができる。
【００７４】
実施例２の構造によるチャネルオン時の空乏層分布を、図２７を用いて説明する。ｐ型の電位固定層２３０は、ｎ型の電界緩和層２３１からの空乏層が存在していた領域に配置しているため、ｐ型の電位固定層２３０の追加による空乏層幅、つまりＪＦＥＴ抵抗の増加はわずかである。一方で、ｐ型の電位固定層２３０による大幅な耐圧の向上の恩恵をｐ型のボディ層２０２の隙間幅で定義されるＪＦＥＴ幅を広げることに利用すれば、より低いＪＦＥＴ抵抗を得ることができる。以上から、ｐ型の電界緩和層２３１とｐ型の電位固定層２３０を同時に用いることによって、より低損失かつ高耐圧のＳｉＣパワーＭＩＳＦＥＴを実現することができる。
【００７５】
なお、図２５〜図２７において、詳細な説明は省略したが、符号２０２はｐ型のボディ層、符号２０６はトレンチ、符号２１０はゲート絶縁膜、符号２１７は絶縁膜を示している。
【００７６】
≪炭化珪素半導体装置の製造方法≫
実施例２による炭化珪素半導体装置の製造方法について、要点のみ、図２８を用いて説明する。
【００７７】
ｐ型の電界緩和層２３１は、実施例１における、ボディ層形成工程以降かつ活性化工程以前であれば、任意の工程に挿入できる。例えば、図２８は、実施例１の工程において、ｎ型の電流拡散層２０５を形成した後にｐ型の電界緩和層２３１を形成する場合の例を示している。
【００７８】
ｎ型の電流拡散層２０５を形成し、全てのマスクを除去するまでは実施例１と同じである。続いて、例えばレジスト膜を用いてマスクＭ２１を形成する。マスクＭ２１越しにｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入し、ｐ型の電界緩和層２３１を形成する。マスクＭ２１の厚さは、例えば、１〜４μｍ程度である。マスクＭ２１の開口部幅は、ｎ型の電流拡散層２０５の全表面を埋められる幅が好ましい。ｐ型の電界緩和層２３１の不純物濃度は、基板中の同一点におけるｎ型の電流拡散層２０５の濃度より高く、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。
【００７９】
ｐ型の電界緩和層２３１は、ｐ型の電流拡散層２０５と同じマスク、及びＪＦＥＴ領域２０４を開口したマスクを用いて２度以上に分けて注入しても良い。この場合、電流拡散層２０５に対しセルフアラインとなるため、チャネルへの影響を軽微にできる。
【００８０】
このようにｐ型の電界緩和層２３１とｐ型の電位固定層２３０とを併用することによって、空乏層の構造を有効に利用し、高耐圧化と低損失化を同時に行うことが可能である。さらに、絶縁膜がｎ型領域に露出する面積が減るため、帰還容量も低減されスイッチング損失の低減及び誤点弧の防止を行うことができる。
【実施例３】
【００８１】
図３０は実施例３によるＳｉＣパワーＭＩＳＦＥＴの要部断面図の、特にＪＦＥＴ領域３０４近傍の拡大図である。前述した実施例１との相違点は、ｐ型の電位固定層３３０がｎ型の電流拡散層３０５より深い位置まで形成されている点である。
【００８２】
比較のため、図２９に、実施例１の構造において、例えば図７に示した例よりもさらに大きな合わせズレが生じた伴う場合の空乏層の構造を示す。ｎ型の電流拡散層１０５がｐ型の電位固定層１３０の下部にも存在する場合、ｐ型の電位固定層１３０からの空乏層の端部１４０ｄが発展できなくなる。この場合、ｐ型の電位固定層１３０によって空乏層を閉塞できず、耐圧が大きく低下するおそれがある。
【００８３】
そこで、実施例３では、図３０に示すように、ｐ型の電位固定層３３０をｎ型の電流拡散層３０５より深くまで形成する。この場合、ｎ型の電流拡散層３０５がｐ型の電位固定層３３０と重なるほど合わせズレが生じた場合でも、確実に空乏層３４０を閉塞させることができる。なお、図３０において詳細な説明は省略したが、符号３０２はｐ型のボディ層、符号３０６はトレンチ、符号３１０はゲート絶縁膜、符号３１７は絶縁膜を示している。
【００８４】
以上のように、実施例３の構造を用いたトレンチ型ＤＭＯＳは、ｎ型の電流拡散層３０５の合わせズレに起因する顕著な耐圧の低下を確実に防止し、低損失かつ高耐圧で高い耐圧歩留まりを持つＳｉＣパワーＭＩＳＦＥＴ及びその製造方法を実現することができる。
【実施例４】
【００８５】
図３１は実施例４によるＳｉＣパワーＭＩＳＦＥＴのチャネルオン時の空乏層の構造を示す。前述した実施例１との相違点は、ｐ型の電位固定層４３０の直下に、ＪＦＥＴ領域４０４より高濃度のｎ型の領域４３２（以下、カウンターと呼称する）が形成されている点である。
【００８６】
比較のため、図３２に、実施例１の構造におけるチャネルオン時の空乏層の構造を示す。ｐ型の電位固定層１３０が存在する場合、チャネルオン時においても空乏層の端部１４０ｅが発展する。ＪＦＥＴ領域１０４は低濃度のｎ型領域のため、空乏層の端部１４０ｅはＪＦＥＴ領域４０４に深くまで伸び、ＪＦＥＴ領域の抵抗が大きくなる。
【００８７】
これに対し、図３１に示されるように、本実施例の構造では、高濃度のｎ型のカウンター４３２が存在するため、ｐ型の電位固定層４３０からの空乏層端４４０ｅはｎ型のカウンター４３２内で止まり、電流経路を狭窄しない。さらには、キャリア密度の高いｎ型のカウンター４３２を通じてＪＦＥＴ領域中央まで電流を拡散することができ、損失を低減することができる。実施例４の構造においても、ｐ型のボディ層４０２とｐ型の電位固定層４３０を結ぶ直線上は低濃度領域となるため、実施例１の構造と同様に空乏化を行うことができ、高耐圧化の効果は失われない。
【００８８】
さらに、実施例２の電界緩和層および実施例３の深い電位固定層と併用することによって、より高性能なパワーデバイスを実現することができる。ｐ型の電界緩和層４３１、深いｐ型の電位固定層４３０ａおよびｎ型のカウンター４３２を形成したトレンチ型ＤＭＯＳのチャネルオン・オフ時それぞれの空乏層の構造を示す図３３及び３４を用いて説明する。図３３に示すチャネルオン時には、ｎ型のカウンター４３２の濃度を適切に設計することによって、ｐ型の電界緩和層４３１のみを用いた場合より低損失化が可能である。図３４に示すチャネルオフ時には、ｎ型の電流拡散層４０５が大きな合わせズレを伴う場合にも深いｐ型の電位固定層４３０ａの側面から伸びる空乏層によって高耐圧化される。なお、図３１〜図３４において詳細な説明は省略したが、符号４０６はトレンチ、符号４１０はゲート絶縁膜、符号４１７は絶縁膜を示している。
【００８９】
以上から、ｐ型の電位固定層４３０の直下にＪＦＥＴ領域４０４より高濃度のｎ型のカウンター４３２を形成することによってＪＦＥＴ領域の抵抗を低減し、より低損失かつ高耐圧のＳｉＣパワーＭＩＳＦＥＴを実現することができる。
【００９０】
≪炭化珪素半導体装置の製造方法≫
実施例４による炭化珪素半導体装置の製造方法について説明する。図示は省略するが、実施例１あるいは２あるいは３において、ｐ型の電位固定層４３０を形成する際に、ｐ型の電位固定層４３０と同じマスクを用いてｎ型の不純物をｐ型の電位固定層より高エネルギーのイオン注入することによって実現される。
【実施例５】
【００９１】
図３５は実施例５によるＳｉＣパワーＭＩＳＦＥＴの要部断面図である。前述した実施例１との相違点は、ゲート電極５１１・絶縁膜５１７・層間絶縁膜５１２の中央部が開口しており、ソース電極２がｐ型の電位固定層５３０と接続されている点である。ｐ型の電位固定層５３０は終端構造においてｐ型のボディ層５０２及びｐ＋＋型のボディ層コンタクト領域５０９を通じてソース電極２に接続することができるが、一般にｐ型領域は高抵抗のため、高速スイッチング時にフローティングとなる可能性がある。実施例５の構造では、ｐ型の電位固定層５３０の電位が全域で直接ソース電位に固定されるため、高速スイッチング時の信頼性を向上させることができる。
【００９２】
さらに、図３６に示すように、ソース電極２とｐ型の電位固定層５３０とをシリサイド層を介して接続するのではなく、ｐ型の電位固定層５３０からはみ出すようにソース電極２を接続しても良い。この場合、ショットキーバリアダイオードとして動作することができ、内蔵ボディダイオードの電流を低減することで逆方向通電時の結晶欠陥の拡張を防ぎ、長期信頼性を向上させることができる。
【００９３】
なお、図３５〜図３６において詳細な説明は省略したが、符号５０１はｎ−型のエピタキシャル層、符号５０２はｐ型のボディ層、符号５０３はｎ＋＋型のソース領域、符号５０５はｎ＋型の電流拡散層、符号５０６はトレンチ、符号５０７はｎ＋型のＳｉＣ基板、符号５０８はｎ＋型のドレイン領域、符号５０９はｐ＋＋型のボディ層コンタクト領域、符号５１０はゲート絶縁膜、符号５１３は金属シリサイド層、符号５１５は金属シリサイド層、符号５１６はドレイン配線用電極を示している。
【００９４】
≪炭化珪素半導体装置の製造方法≫
実施例５による炭化珪素半導体装置の製造方法について実施例１との相違点を説明する。
【００９５】
ゲート電極５１１の加工時に、ｐ型の電位固定層５３０上も開口するようなマスクを使用してエッチングを行う。さらに、層間絶縁膜５１２、ゲート絶縁膜５１０及び絶縁膜５１７をエッチングして金属シリサイド層５１３を形成する工程において、ｐ型の電位固定層５３０の直上を開口するようなマスクを使用してエッチングを行う。あるいは、金属シリサイド層５１３を形成した後に別のマスクによってｐ型の電位固定層５３０のコンタクト部を開口しても良い。この場合、シリサイドを形成せずにｐ型の電位固定層５３０にコンタクトすることができる。ｐ型の電位固定層５３０上の開口幅は例えば、０．５〜５．０μｍである。
【００９６】
このように、実施例５によれば、実施例１と同様にトレンチ型ＤＭＯＳ構造より高信頼な炭化珪素半導体装置およびその製造方法を実現できることに加えて、本形態ではｐ型の電位固定層５３０の電位をソース電位に固定し、高速スイッチング時の信頼性向上が可能である。さらに、ｐ型の電位固定層５３０のコンタクトにシリサイドを用いず適切な開口幅を用いればショットキーバリアダイオードを内蔵して逆方向通電時の劣化を抑制することが可能であり、高耐圧・低損失・高速スイッチングに加え長期信頼性を持つＳｉＣパワーＭＩＳＦＥＴが実現可能である。
【実施例６】
【００９７】
図３７は実施例６によるＳｉＣパワーＭＩＳＦＥＴの要部上面図である。前述した実施例１との相違点は、ｐ型の電位固定層６３０がストライプ状ではなく、一定の間隔を置いて並列しており、トレンチの長手方向延長上に配置されている点である。
【００９８】
ｐ型の電位固定層６３０は耐圧を向上させる一方で、ＪＦＥＴ領域の抵抗を増加させてしまう。実施例６では、最も電界が集中するトレンチ６０６形成領域近傍のみ、空乏化を促進することによって、損失の増加を最小限に抑えながら、大きな耐圧向上を実現することができる。なお、図３７において詳細な説明は省略したが、符号６０３はｎ＋＋型のソース領域、符号６０５はｎ＋型の電流拡散層、符号６０９はｐ＋＋型のボディ層コンタクト領域を示している。
【００９９】
≪炭化珪素半導体装置の製造方法≫
実施例６による炭化珪素半導体装置の製造方法については、実施例１において、ｐ型の電位固定層６３０形成時のマスクの開口部をストライプ型から島型に変更することで実現できる。ｐ型の電位固定層６３０のトレンチ長手方向と垂直な方向のピッチはトレンチ６０６のピッチと等しいことが好ましいが、例えば倍周期にしても良い。また、ｐ型の電位固定層６３０のトレンチ長手方向と垂直な方向の幅は例えば０．３μｍ〜１．０μｍの範囲である。
【０１００】
このように、実施例５によれば、実施例１と同様にトレンチ型ＤＭＯＳ構造より高信頼な炭化珪素半導体装置およびその製造方法を実現できることに加えて、損失の増加を最小化することができる。
【０１０１】
以上、実施例１〜６において説明したＳｉＣＭＩＳＦＥＴを有する半導体装置を各種装置に用いることができる。図３８は電力変換装置（インバータ）の一例を示す回路図である。
【０１０２】
図３８に示すように、インバータ８０２はスイッチング素子であるＳｉＣＭＩＳＦＥＴ８０４と、ダイオード８０５とを有する。各単相において、電源電位（Ｖｃｃ）と負荷（この例では３相モータ）８０１への入力電位との間にＳｉＣＭＩＳＦＥＴ８０４とダイオード８０５とが逆並列に接続されており（上アーム）、負荷８０１の入力電位と基準電位（ＧＮＤ）との間にもＳｉＣＭＩＳＦＥＴ８０４とダイオード８０５とが逆並列に接続されている（下アーム）。つまり、負荷８０１に対し、各単相に２つのＳｉＣＭＩＳＦＥＴ８０４と２つのダイオード８０５が設けられており、３相で６つのスイッチング素子８０４と６つのダイオード８０５が設けられている。そして、個々のＳｉＣＭＩＳＦＥＴ８０４のゲート電極には制御回路８０３が接続されており、この制御回路８０３によってＳｉＣＭＩＳＦＥＴ８０４が制御されている。従って、制御回路８０３でインバータ８０２を構成するＳｉＣＭＩＳＦＥＴ８０４を流れる電流を制御することにより、負荷８０１を駆動することができる。
【０１０３】
インバータ８０２を構成するＳｉＣＭＩＳＦＥＴ８０４の機能について以下に説明する。負荷８０１、例えばモータを制御駆動させるためには所望の電圧の正弦波を負荷８０１に入力する必要がある。制御回路８０３はＳｉＣＭＩＳＦＥＴ８０４を制御し、矩形波のパルス幅を動的に変化させるパルス幅変調動作を行っている。出力された矩形波はインダクタを経ることで、平滑化され、擬似的な所望の正弦波となる。ＳｉＣＭＩＳＦＥＴ８０４は、このパルス幅変調動作を行うための矩形波を作り出す機能を有している。
【０１０４】
ＳｉＣＭＩＳＦＥＴ８０４として、実施例１から実施例６において説明した半導体装置を用いることにより、インバータなどの電力変換装置を高性能化することができる。また、長期信頼性のある半導体装置をＳｉＣＭＩＳＦＥＴ８０４として用いることにより、インバータなどの電力変換装置の使用年数を長期化できる。その結果として、実施例１から実施例６において説明した半導体装置を用いる電力変換装置を用いるモータシステム（図３８）の高性能化、使用年数の長期化を実現することができる。
【０１０５】
図３９は電力変換装置（インバータ）の別の例を示す回路図である。インバータ９０２はスイッチング素子であるＳｉＣＭＩＳＦＥＴ９０４を有する。本例も負荷９０１は３相モータである。各単相において、電源電位（Ｖｃｃ）と負荷（例えばモータ）９０１への入力電位との間にＳｉＣＭＩＳＦＥＴ９０４が接続されており（上アーム）、負荷９０１の入力電位と基準電位（ＧＮＤ）との間にもＳｉＣＭＩＳＦＥＴ９０４が接続されている（下アーム）。つまり、負荷９０１では各単相に２つのＳｉＣＭＩＳＦＥＴ９０４が設けられており、３相で６つのスイッチング素子９０４が設けられている。そして、個々のＳｉＣＭＩＳＦＥＴ９０４のゲート電極には制御回路９０３が接続されており、この制御回路９０３によってＳｉＣＭＩＳＦＥＴ９０４が制御されている。従って、制御回路９０３でインバータ９０２を構成するＳｉＣＭＩＳＦＥＴ９０４を流れる電流を制御することにより、負荷９０１を駆動することができる。
【０１０６】
インバータ９０２を構成するＳｉＣＭＩＳＦＥＴ９０４の機能について以下に説明する。ここでは、ＳｉＣＭＩＳＦＥＴの機能として、パルス幅変調動作を行うための矩形波を作り出すとともに、図３８のインバータにおけるダイオード８０５の役割をも担う。インバータ９０２において、例えばモータのように負荷９０１にインダクタンスを含む場合、ＳｉＣＭＩＳＦＥＴ９０４をオフしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない（還流電流）。図３８の電力変換装置ではダイオード８０５がこの役割を担うのに対し、図３９の電力変換装置では、この役割をＳｉＣＭＩＳＦＥＴ９０４が担っている。すなわち、同期整流駆動が用いられる。ここで、同期整流駆動とは、還流時にＳｉＣＭＩＳＦＥＴ９０４のゲートをオンし、ＳｉＣＭＩＳＦＥＴ９０４を逆導通させる方法をいう。
【０１０７】
したがって、還流時導通損失はダイオードの特性ではなく、ＳｉＣＭＩＳＦＥＴ９０４の特性で決まる。また、同期整流駆動を行う場合、上下アームが短絡することを防ぐため、上下のＳｉＣＭＩＳＦＥＴが共にオフとなる不動作時間が必要となる。この不動作時間の間はＳｉＣＭＩＳＦＥＴ９０４のドリフト層とｐ型ボディ層によって形成される内蔵ｐｎダイオードが駆動する。ただし、ＳｉＣはキャリアの走行距離がＳｉより短く、不動作時間の間の損失は小さい。例えば、ダイオード８０５をＳｉＣショットキーバリアダイオードとした場合と同等である。
【０１０８】
このように、ＳｉＣＭＩＳＦＥＴ９０４として、実施例１から実施例６において説明した半導体装置を用いることにより、還流時の損失を小さくでき、ダイオードを使わないため、インバータなどの電力変換装置を小型化することができる。また、長期信頼性のある半導体装置をＳｉＣＭＩＳＦＥＴ９０４として用いることにより、インバータなどの電力変換装置の使用年数を長期化できる。また、実施例１から実施例６において説明した半導体装置を用いる電力変換装置はモータシステムであってもよい。その結果として、実施例１から実施例６において説明した半導体装置を用いる電力変換装置を用いるモータシステムの高性能化、使用年数の長期化を実現することができる。
【０１０９】
以上のようなモータシステムをハイブリット自動車、電気自動車、燃料電池自動車などの自動車に用いることができる。モータシステムを用いた自動車を図４０および図４１を用いて説明する。図４０は、電気自動車の構成の一例を示す概略図であり、図４１は、電気自動車に用いる昇圧コンバータの一例を示す回路図である。
【０１１０】
図４０に示すように、電気自動車は、駆動輪１００１ａおよび駆動輪１００１ｂが接続された駆動軸１００２に動力を入出力可能とする３相モータ１００３と、３相モータ１００３を駆動するためのインバータ１００４と、バッテリ１００５と、昇圧コンバータ１００８と、リレー１００９と、電子制御ユニット１０１０と、を備え、昇圧コンバータ１００８は、インバータ１００４が接続された電力ライン１００６と、バッテリ１００５が接続された電力ライン１００７とに接続されている。
【０１１１】
３相モータ１００３は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ１００４には、図３８または図３９に示したようなインバータを用いることができる。
【０１１２】
昇圧コンバータ１００８は、図４１に示すように、インバータ１０１３に、リアクトル１０１１および平滑用コンデンサ１０１２が接続された構成を有する。インバータ１０１３はＳｉＣＭＩＳＦＥＴ１０１４で構成され、実施例１から実施例６において説明した半導体装置が用いられる。
【０１１３】
図４０の電子制御ユニット１０１０は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、３相モータ１００３のロータ位置を検出するセンサからの信号、またはバッテリ１００５の充放電値などを受信する。そして、インバータ１００４、昇圧コンバータ１００８、およびリレー１００９を制御するための信号を出力する。
【０１１４】
電力変換装置であるインバータ１００４には図３８または図３９に示した電力変換装置を用いることができる。また、３相モータ１００３、およびインバータ１００４などからなる３相モータシステムに、図３８または図３９に示した電力変換装置を用いる３相モータシステムを用いることができる。これにより、電気自動車の省エネルギー化、小型化、軽量化、省スペース化を図ることができる。
【０１１５】
なお、電気自動車について説明したが、エンジンも併用するハイブリット自動車、バッテリ１００５が燃料電池スタックとなった燃料電池自動車にも同様に、上述の３相モータシステムを適用することができる。また、鉄道車両に用いることもできる。３相モータシステムを用いた鉄道車両を図４２に示す。図４２は、鉄道車両に備えられるコンバータおよびインバータの一例を示す回路図である。
【０１１６】
図４２に示すように、鉄道車両には架線ＯＷ（例えば２５ｋＶ）からパンタグラフＰＧを介して電力が供給される。トランス１１０９を介して電圧が１．５ｋＶまで降圧され、コンバータ１１０７で交流から直流に変換される。さらに、キャパシタ１１０８を介してインバータ１１０２で直流から交流に変換されて、負荷１１０１である３相モータを駆動する。コンバータ１１０７内の素子構成は、図３８のようにＳｉＣＭＩＳＦＥＴおよびダイオードを併用してもよく、図３９のようにＳｉＣＭＩＳＦＥＴ単独でもよい。図４２の例では、ＳｉＣＭＩＳＦＥＴ１１０４単独で構成された例を示している。なお、この図では制御回路は省略している。また、図中、符号ＲＴは線路、符号ＷＨは車輪を示し、３相モータ１１０１は車輪ＷＨが接続される駆動軸に動力を入出力可能とされている。
【０１１７】
このようにインバータやコンバータに実施例１から実施例６において説明した半導体装置を用いた３相モータシステムを鉄道車両に用いることにより、鉄道車両の省エネルギー化、床下部品の小型化および軽量化を図ることができる。
【０１１８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１９】
例えば、各部の材質、導電型、および製造条件等は前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。ここで、説明の都合上、半導体基板および半導体膜の導電型を固定して説明したが、前述した実施の形態に記載した導電型には限定されない。
【符号の説明】
【０１２０】
１：半導体チップ、２：ソース配線用電極、３：フローティング・フィールド・リミッティング・リング、４：ガードリング、５：ゲート開口部、６：ＳｉＣパワーＭＩＳＦＥＴ、７：ソース開口部、８：ゲート配線用電極、１０１，２０１，５０１：エピタキシャル層、１０２，２０２，３０２，４０２，５０２：ボディ層、１０３，２０３，５０３，６０３：ソース領域、１０４，２０４，３０４，４０４，５０４：ＪＦＥＴ領域、１０５，２０５，３０５，４０５，５０５，６０５：電流拡散層、１０６，２０６，３０６，４０６，５０６，６０６：トレンチ、１０７，２０７，５０７：ＳｉＣ基板、１０８，２０８，５０８：ドレイン領域、１０９，５０９，６０９：ボディ層コンタクト領域、１１０，２１０，３１０，４１０，５１０：ゲート絶縁膜、１１１，５１１：ゲート電極、１１２，５１２：層間絶縁膜、１１３，５１３：ソースコンタクト領域（金属シリサイド層）、１１５，５１５：金属シリサイド層、１１６，５１６：ドレイン配線用電極、１１７，２１７，３１７，４１７，５１７：絶縁膜、１３０，２３０，３３０，４３０，５３０，６３０：電位固定層、１４０，２４０，３４０：空乏層の端部、１４１：ＳｉＣエピタキシャル基板表面、２３１，４３１：電界緩和層、４３２：カウンター、８０１，９０１：負荷、８０２，９０２：インバータ、８０３，９０３：制御回路、８０４，９０４：ＳｉＣＭＩＳＦＥＴ、８０５：ダイオード、１００１：駆動輪、１００２：駆動軸、１００３：３相モータ、１００４：インバータ、１００５：バッテリ、１００６：電力ライン、１００７：電力ライン、１００８：昇圧コンバータ、１００９：リレー、１０１０：電子制御ユニット、１０１１：リアクトル、１０１２：平滑用コンデンサ、１０１３：インバータ、１０１４：ＳｉＣＭＩＳＦＥＴ、１１０１：負荷、１１０２：インバータ、１１０４：ＳｉＣＭＩＳＦＥＴ、１１０７：コンバータ、１１０８：キャパシタ、１１０９：トランス。
【図１】
2020080387.tif 000003
【図２Ａ】
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【図２Ｂ】
2020080387.tif 000005
【図３Ａ】
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【図３Ｂ】
2020080387.tif 000007
【図４】
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【図５】
2020080387.tif 000009
【図６】
2020080387.tif 000010
【図７】
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【図８】
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【図９】
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【図１０Ａ】
2020080387.tif 000014
【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
2020080387.tif 000017
【図１１】
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【図１２】
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【図１３】
2020080387.tif 000020
【図１４】
2020080387.tif 000021
【図１５Ａ】
2020080387.tif 000022
【図１５Ｂ】
2020080387.tif 000023
【図１６】
2020080387.tif 000024
【図１７】
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【図１８】
2020080387.tif 000026
【図１９】
2020080387.tif 000027
【図２０】
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【図２１】
2020080387.tif 000029
【図２２】
2020080387.tif 000030
【図２３】
2020080387.tif 000031
【図２４】
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【図２５】
2020080387.tif 000033
【図２６】
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【図２７】
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【図２８】
2020080387.tif 000036
【図２９】
2020080387.tif 000037
【図３０】
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【図３１】
2020080387.tif 000039
【図３２】
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【図３３】
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【図３４】
2020080387.tif 000042
【図３５】
2020080387.tif 000043
【図３６】
2020080387.tif 000044
【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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