(57)【要約】【課題】  スタックされる複数のＦＥＴそれぞれについて、別途の素子を追加することなく、電圧の均等分配を行うことができる高周波スイッチを提供する。【解決手段】  本発明の一実施形態による高周波スイッチは、第１端子と第２端子の間に直列に接続された複数のシリーズＦＥＴを有する第１シリーズスイッチと、上記第１端子と第１接地の間に直列に接続された複数のシャントＦＥＴを有する第１シャントスイッチと、上記第１シャントスイッチの複数のシャントＦＥＴそれぞれのゲートに接続された複数のゲート抵抗を有する第１シャントゲート抵抗回路と、を含み、上記第１シャントゲート抵抗回路の複数のゲート抵抗は、上記第１接地から上記第１端子方向に遠ざかるほど大きい抵抗値を有する。【選択図】図１
2020205578.tif 000002
【特許請求の範囲】
【請求項１】
第１端子と第２端子の間に直列に接続された複数のシリーズＦＥＴを有する第１シリーズスイッチと、
前記第１端子と第１接地の間に直列に接続された複数のシャントＦＥＴを有する第１シャントスイッチと、
前記第１シャントスイッチの複数のシャントＦＥＴそれぞれのゲートに接続された複数のゲート抵抗を有する第１シャントゲート抵抗回路と、を備え、
前記第１シャントゲート抵抗回路の複数のゲート抵抗は、
前記第１接地から前記第１端子方向に遠ざかるほど大きい抵抗値を有する、
高周波スイッチ。
【請求項２】
前記第１シャントゲート抵抗回路の前記複数のゲート抵抗はそれぞれ、
下記式１によって決定される抵抗値を有し、
［式１］
ＲＧｍ＝ＰＶ＊ＲＧ（ｍ−１）
前記式１において、前記ｍは、前記シャントスイッチに含まれる複数のシャントＦＥＴのうちｍ番目のＦＥＴを示し、前記ＰＶは、比率値で１よりも小さい、
請求項１に記載の高周波スイッチ。
【請求項３】
前記第１シャントゲート抵抗回路の前記複数のゲート抵抗はそれぞれ、
下記式２によって決定される抵抗値を有し、
［式２］
ＲＧ２＝［２ｎ−３／２ｎ−１］＊ＲＧ１
ＲＧ３＝［２ｎ−５／２ｎ−３］＊ＲＧ２
…
ＲＧｍ＝｛（２ｎ−２ｍ＋１）／（２ｎ−２ｍ＋３）｝＊ＲＧ（ｍ−１）
前記式２において、ｎは、前記第１端子から前記第１接地までのシャントＦＥＴのスタック個数であり、ｍは、ｎ個のシャントＦＥＴのうち該当ＦＥＴの配置位置を意味し、２を超え、ｎ以下の自然数である、
請求項２に記載の高周波スイッチ。
【請求項４】
前記第１シャントスイッチの複数のシャントＦＥＴそれぞれのボディに接続された複数のボディ抵抗を有する第１シャントボディ抵抗回路を備える、請求項１から３のいずれか一項に記載の高周波スイッチ。
【請求項５】
前記第１シャントボディ抵抗回路の複数のボディ抵抗は、
前記第１接地から前記第１端子方向に遠ざかるほど大きい抵抗値を有する、請求項４に記載の高周波スイッチ。
【請求項６】
前記第１シャントボディ抵抗回路の前記複数のボディ抵抗はそれぞれ、
下記式３によって決定される抵抗値を有し、
［式３］
ＲＢｍ＝ＰＶ＊ＲＢ（ｍ−１）
前記式３において、前記ｍは、前記シャントスイッチに含まれる複数のシャントＦＥＴのうちｍ番目のＦＥＴを示し、前記ＰＶは、比率値で１よりも小さい、
請求項５に記載の高周波スイッチ。
【請求項７】
前記第１シャントボディ抵抗回路の前記複数のボディ抵抗はそれぞれ、
下記式４によって決定される抵抗値を有し、
［式４］
ＲＢ２＝［２ｎ−３／２ｎ−１］＊ＲＢ１
ＲＢ３＝［２ｎ−５／２ｎ−３］＊ＲＢ２
…
ＲＢｍ＝｛（２ｎ−２ｍ＋１）／（２ｎ−２ｍ＋３）｝＊ＲＢ（ｍ−１）
前記式４において、ｎは、前記第１端子から前記第１接地までのシャントＦＥＴのスタック個数であり、ｍは、ｎ個のシャントＦＥＴのうち該当ＦＥＴの配置位置を意味し、２を超え、ｎ以下の自然数である、
請求項６に記載の高周波スイッチ。
【請求項８】
第２端子と共通ノードの間に直列に接続された複数のシリーズＦＥＴを有する第２シリーズスイッチと、
前記第２端子と第２接地の間に直列に接続された複数のシャントＦＥＴを有する第２シャントスイッチと、
前記第２シャントスイッチの複数のシャントＦＥＴそれぞれのゲートに接続された複数のゲート抵抗を有する第２シャントゲート抵抗回路と、
前記第２シャントスイッチの複数のシャントＦＥＴそれぞれのボディに接続された複数のボディ抵抗を有する第２シャントボディ抵抗回路と、を備え、
前記第２シャントゲート抵抗回路の複数のゲート抵抗は、
前記第２接地から前記第２端子方向に遠ざかるほど大きい抵抗値を有し、
前記第２シャントボディ抵抗回路の複数のボディ抵抗は、
前記第２接地から前記第２端子方向に遠ざかるほど大きい抵抗値を有する、
請求項７に記載の高周波スイッチ。
【請求項９】
第１端子と共通ノードの間に直列に接続された複数のシリーズＦＥＴを有する第１シリーズスイッチと、
前記第１端子と第１接地の間に直列に接続された複数のシャントＦＥＴを有する第１シャントスイッチと、
前記第１シャントスイッチの複数のシャントＦＥＴそれぞれのゲートに接続された複数のゲート抵抗、及び前記複数のゲート抵抗の共通接続ノードと第１シャントゲート電圧端子の間に接続された共通ゲート抵抗を有する第１シャントゲート抵抗回路と、を備え、
前記第１シャントゲート抵抗回路の複数のゲート抵抗は、前記複数のゲート抵抗が奇数個である場合には、前記複数のゲート抵抗の中央に位置したゲート抵抗を基準位置とし、前記複数のゲート抵抗が偶数個である場合には、前記複数のゲート抵抗の中央に位置した接続ノードを基準位置として、前記基準位置から遠ざかるほど大きい抵抗値を有する、
高周波スイッチ。
【請求項１０】
前記第１シャントゲート抵抗回路の前記複数のゲート抵抗について、前記第１端子から前記基準位置までの複数のゲート抵抗それぞれと、前記第１接地から前記基準位置までの複数のゲート抵抗それぞれは、
下記式５によって決定される抵抗値を有し、
［式５］
ＲＧｍ'＝ＰＶ＊ＲＧ（ｍ'−１）
前記式５において、前記ｍ'は、前記第１端子から前記基準位置まで、及び前記第１接地から前記基準位置までの複数のＦＥＴ個数のうちｍ'番目のＦＥＴを示し、前記ＰＶは、比率値で１よりも小さい、
請求項９に記載の高周波スイッチ。
【請求項１１】
前記第１シャントゲート抵抗回路の前記複数のゲート抵抗について、前記第１端子から前記基準位置までの複数のゲート抵抗それぞれと、前記第１接地から前記基準位置までの複数のゲート抵抗それぞれは、
下記式６によって決定される抵抗値を有し、
［式６］
ＲＧ２＝［２ｎ'−３／２ｎ'−１］＊ＲＧ１
ＲＧ３＝［２ｎ'−５／２ｎ'−３］＊ＲＧ２
…
ＲＢｍ'＝｛（２ｎ−２ｍ'＋１）／（２ｎ−２ｍ'＋３）｝＊ＲＢ（ｍ'−１）
前記式６において、ｎ'は、前記第１端子から前記基準位置まで、または前記第１接地から前記基準位置までのシャントＦＥＴのスタック個数であり、ｍ'は、ｎ'個のシャントＦＥＴのうち該当ＦＥＴの配置位置を意味し、２を超え、ｎ'以下の自然数である、
請求項１０に記載の高周波スイッチ。
【請求項１２】
前記第１シャントスイッチの複数のシャントＦＥＴそれぞれのボディに接続された複数のボディ抵抗と、前記複数のボディ抵抗の共通接続ノードと第１シャントボディ電圧端子の間に接続された共通ボディ抵抗を有する第１シャントボディ抵抗回路と、を備える、請求項９から１１のいずれか一項に記載の高周波スイッチ。
【請求項１３】
前記第１シャントボディ抵抗回路の複数のボディ抵抗は、
前記複数のボディ抵抗が奇数個である場合には、前記複数のボディ抵抗の中央に位置したボディ抵抗を基準位置とし、前記複数のボディ抵抗が偶数個である場合には、前記複数のボディ抵抗の中央に位置した接続ノードを基準位置として、前記基準位置から遠ざかるほど大きい抵抗値を有する、
請求項１２に記載の高周波スイッチ。
【請求項１４】
前記第１シャントボディ抵抗回路の前記複数のボディ抵抗について、前記第１端子から前記基準位置までの複数のボディ抵抗それぞれと、前記第１接地から前記基準位置までの複数のボディ抵抗それぞれは、
下記式７によって決定される抵抗値を有し、
［式７］
ＲＢｍ'＝ＰＶ＊ＲＢ（ｍ'−１）
前記式７において、前記ｍ'は、前記第１端子から前記基準位置まで、及び前記第１接地から前記基準位置までの複数のＦＥＴのうちｍ'番目のＦＥＴを示し、前記ＰＶは、比率値で１よりも小さい、
請求項１３に記載の高周波スイッチ。
【請求項１５】
前記第１シャントボディ抵抗回路の前記複数のボディ抵抗について、前記第１端子から前記基準位置までの複数のボディ抵抗それぞれと、前記第１接地から前記基準位置までの複数のボディ抵抗それぞれは、
下記式８によって決定される抵抗値を有し、
［式８］
ＲＢ２＝［２ｎ'−３／２ｎ'−１］＊ＲＢ１
ＲＢ３＝［２ｎ'−５／２ｎ'−３］＊ＲＢ２
…
ＲＢｍ'＝｛（２ｎ−２ｍ'＋１）／（２ｎ−２ｍ'＋３）｝＊ＲＢ（ｍ'−１）
前記式８において、ｎ'は、前記第１端子から前記基準位置まで、または前記第１接地から前記基準位置までのシャントＦＥＴのスタック個数であり、ｍ'は、ｎ'個のシャントＦＥＴのうち該当ＦＥＴの配置位置を意味し、２を超え、ｎ以下の自然数である、
請求項１４に記載の高周波スイッチ。
【請求項１６】
第２端子と共通ノードの間に直列に接続された複数のシリーズＦＥＴを有する第２シリーズスイッチと、
前記第２端子と第２接地の間に直列に接続された複数のシャントＦＥＴを有する第２シャントスイッチと、
前記第２シャントスイッチの複数のシャントＦＥＴそれぞれのゲートに接続された複数のゲート抵抗を有する第２シャントゲート抵抗回路と、を備え、
前記第２シャントゲート抵抗回路の複数のゲート抵抗は、
前記複数のゲート抵抗が奇数個である場合には、前記複数のゲート抵抗の中央に位置したゲート抵抗を基準位置とし、前記複数のゲート抵抗が偶数個である場合には、前記複数のゲート抵抗の中央に位置した接続ノードを基準位置として、前記基準位置から遠ざかるほど大きい抵抗値を有する、
請求項９から１５のいずれか一項に記載の高周波スイッチ。
【請求項１７】
前記第２シャントスイッチの複数のシャントＦＥＴそれぞれのボディに接続された複数のボディ抵抗を有する第２シャントボディ抵抗回路を備え、
前記第２シャントボディ抵抗回路の複数のボディ抵抗は、
前記複数のボディ抵抗が奇数個である場合には、前記複数のボディ抵抗の中央に位置したボディ抵抗を基準位置とし、前記複数のボディ抵抗が偶数個である場合には、前記複数のボディ抵抗の中央に位置した接続ノードを基準位置として、前記基準位置から遠ざかるほど大きい抵抗値を有する、
請求項１６に記載の高周波スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、均等電圧分配機能を有する高周波スイッチに関するものである。
【背景技術】
【０００２】
一般に、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）スイッチは、スタック構造（ｓｔａｃｋｅｄ  ｓｔｒｕｃｔｕｒｅ）とシリーズ−シャント（ｓｅｒｉｅｓ−ｓｈｕｎｔ）構造を構造的特徴とする。
【０００３】
通常、スイッチにおいて用いられるＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、工程によって破壊電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ：ＢＶ）が決められ、一つのＦＥＴがＰＡ（Ｐｏｗｅｒ  Ａｍｐｌｉｆｉｅｒ）の高い出力パワーに耐えられるＢＶを有していないため、多数のＦＥＴが直列に連結されたスタック構造（ｓｔａｃｋｅｄ  ｓｔｒｕｃｔｕｒｅ）を用いる。
【０００４】
かかるスタック構造を用いる場合、スタックされたＦＥＴの個数が多ければ多いほど高いパワーをハンドリング（ｈａｎｄｌｉｎｇ）することができるが、挿入損失（ｉｎｓｅｒｔｉｏｎ  ｌｏｓｓ）が増加するという欠点がある。したがって、スタックされるＦＥＴの個数を適切に選択しなければならない。
【０００５】
ＲＦスイッチは、挿入損失を低減し、且つ大きなパワーを扱うために十分に大きいＦＥＴを用いることができるが、その場合、該当ＦＥＴがオフ状態の時に大きな寄生キャパシタ（ｐａｒａｓｉｔｉｃ  ｃａｐａｃｉｔｏｒ）によってアイソレーション（ｉｓｏｌａｔｉｏｎ）性能が低下することがある。このような点を補完するために、シリーズ−シャント（ｓｅｒｉｅｓ−ｓｈｕｎｔ）構造を用いることができる。
【０００６】
かかるシリーズ−シャント（ｓｅｒｉｅｓ−ｓｈｕｎｔ）構造は、シリーズスイッチ（Ｓｅｒｉｅｓ  ｓｗｉｔｃｈ）とシャントスイッチ（Ｓｈｕｎｔ  ｓｗｉｔｃｈ）を含み、シリーズスイッチがオン状態になると、シャントスイッチはオフ状態になり、シリーズスイッチがオフ状態になると、シャントスイッチはオン状態になる。このようなシリーズ−シャント（ｓｅｒｉｅｓ−ｓｈｕｎｔ）構造を用いると、端子（Ｔｅｒｍｉｎａｌまたはｐｏｒｔ）間のアイソレーション特性を向上させることができる。
【０００７】
一方、ＲＦスイッチに複数のＦＥＴがスタックされた場合、理想的には複数のＦＥＴそれぞれに電圧が均等に分配されることが好ましいが、ＦＥＴのゲート、ボディを介して漏洩電流（ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）が発生するため、実際には複数のＦＥＴそれぞれに電圧が均等に分配されない。
【０００８】
また、一つのＦＥＴが耐えられる電圧であるＢＶＤＳＳ（Ｄｒａｉｎ  ｔｏ  Ｓｏｕｒｃｅ  Ｂｒｅａｋｄｏｗｎ  Ｖｏｌｔａｇｅ）は工程によって決められるが、複数のＦＥＴそれぞれに電圧が均等に分配されない場合には、このような状況を考慮して、耐えるべき最大電圧よりも多いＦＥＴを用いなければならない。
【０００９】
このようにスタックされるＦＥＴの個数が増加するにつれて挿入損失特性が悪化してスイッチの性能が低下することがある。
【００１０】
かかる問題点を解消するために、ＵＳ９９２３５９４Ｂ２（Ｖｏｌｔａｇｅ  ｓｗｉｎｇ  ｕｎｉｆｏｒｍｉｔｙ  ｉｎ  ｒａｄｉｏ−ｆｒｅｑｕｅｎｃｙ  ｓｗｉｔｃｈｅｓ）などの従来の発明では、スタックされるＦＥＴのゲートとソース、及び／またはゲートとドレインの間にキャパシタ及び抵抗をさらに接続した構造を提案している。
【００１１】
かかる従来の技術は、電圧の均等分配のために、受動素子をさらに用いなければならず、特に、キャパシタをさらに用いることによって、ＥＳＤ（ｅｌｅｃｔｒｏ  ｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）に脆弱であるという問題点がある。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】ＵＳ９９２３５９４（２０１８．０３．２０）
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明の一実施形態は、スタックされる複数のＦＥＴそれぞれについて、別途の素子を追加することなく、電圧の均等分配を行うことができる高周波スイッチを提供する。
【課題を解決するための手段】
【００１４】
本発明の一実施形態によると、第１端子と第２端子の間に直列に接続された複数のシリーズＦＥＴを有する第１シリーズスイッチと、上記第１端子と第１接地の間に直列に接続された複数のシャントＦＥＴを有する第１シャントスイッチと、上記第１シャントスイッチの複数のシャントＦＥＴそれぞれのゲートに接続された複数のゲート抵抗を有する第１シャントゲート抵抗回路と、を含み、上記第１シャントゲート抵抗回路の複数のゲート抵抗は、上記第１接地から上記第１端子方向に遠ざかるほど大きい抵抗値を有する、高周波スイッチが提案される。
【００１５】
また、本発明の他の一実施形態によると、第１端子と共通ノードの間に直列に接続された複数のシリーズＦＥＴを有する第１シリーズスイッチと、上記第１端子と第１接地の間に直列に接続された複数のシャントＦＥＴを有する第１シャントスイッチと、上記第１シャントスイッチの複数のシャントＦＥＴそれぞれのゲートに接続された複数のゲート抵抗、及び上記複数のゲート抵抗の共通接続ノードと第１シャントゲート電圧端子の間に接続された共通ゲート抵抗を有する第１シャントゲート抵抗回路と、を含み、上記第１シャントゲート抵抗回路の複数のゲート抵抗は、上記複数のゲート抵抗が奇数個である場合には、上記複数のゲート抵抗の中央に位置したゲート抵抗を基準位置とし、上記複数のゲート抵抗が偶数個である場合には、上記複数のゲート抵抗の中央に位置した接続ノードを基準位置として、上記基準位置から遠ざかるほど大きい抵抗値を有する、高周波スイッチが提案される。
【発明の効果】
【００１６】
本発明の一実施形態によると、スタックされる複数のＦＥＴそれぞれについて、別途の素子を追加することなく、スタックされる複数のＦＥＴそれぞれのゲートに接続されるゲート抵抗の抵抗値を適切に設定することにより、電圧の均等分配を行うことができ、複数のゲート抵抗を介して漏洩する電流間の偏差を低減することができる。これにより、高周波スイッチにおいてシャントスイッチに含まれるＦＥＴスタックの個数を最適化することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態による個別ゲート抵抗を有する高周波スイッチの一例示図である。
【図２】本発明の一実施形態による個別ゲート抵抗及び個別ボディ抵抗を有する高周波スイッチの一例示図である。
【図３】本発明の一実施形態による個別ゲート抵抗を有するＳＰＤＴ高周波スイッチの一例示図である。
【図４】本発明の一実施形態による個別ゲート抵抗及び個別ボディ抵抗を有するＳＰＤＴ高周波スイッチの一例示図である。
【図５】本発明の一実施形態による個別ボディ抵抗及び共通ゲート抵抗を有する高周波スイッチの一例示図である。
【図６】本発明の一実施形態による個別ゲート抵抗、個別ボディ抵抗、共通ボディ抵抗、及び共通ボディ抵抗を有する高周波スイッチの一例示図である。
【図７】本発明の一実施形態による個別ゲート抵抗及び共通ゲート抵抗を有するＳＰＤＴ高周波スイッチの一例示図である。
【図８】本発明の一実施形態による個別ゲート抵抗、個別ボディ抵抗、共通ゲート抵抗、及び共通ボディ抵抗を有するＳＰＤＴ高周波スイッチの一例示図である。
【図９】本発明の一実施形態によるスイッチ及びオフ状態であるスイッチの等価回路を例示する図である。
【図１０】本発明の一実施形態による個別ゲート抵抗、個別ボディ抵抗、共通ゲート抵抗、及び共通ボディ抵抗を有するシャントスイッチの一例示図である。
【図１１】個別ゲート抵抗、共通ゲート抵抗、及び偶数個のシャントＦＥＴを有する第１シャント回路の一例示図である。
【図１２】個別ゲート抵抗、共通ゲート抵抗、及び奇数個のシャントＦＥＴを有する第１シャント回路の一例示図である。
【図１３】個別ゲート抵抗を有する第１シャント回路のシャントＦＥＴの個数とドレイン−ソース電圧Ｖｄｓ間の相関関係を例示するグラフである。
【図１４】共通ゲート抵抗を有する第１シャント回路のシャントＦＥＴの個数とドレイン−ソース電圧Ｖｄｓ間の相関関係を例示するグラフである。
【図１５】従来のシャントスイッチにおいて、シャントＦＥＴの接続位置ごとのゲート漏洩電流をを例示する図である。
【図１６】本発明のシャントスイッチにおいて、シャントＦＥＴの接続位置ごとのゲート漏洩電流をを例示する図である。
【発明を実施するための形態】
【００１８】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。
【００１９】
図１は本発明の一実施形態による個別ゲート抵抗を有する高周波スイッチの一例示図であり、図２は本発明の一実施形態による個別ゲート抵抗及び個別ボディ抵抗を有する高周波スイッチの一例示図である。
【００２０】
図１及び図２を参照すると、本発明の一実施形態による高周波スイッチは、第１シリーズスイッチＳＥ１、第１シャントスイッチＳＨ１、第１シリーズゲート抵抗回路ＲＧ−ＳＥ１、及び第１シャントゲート抵抗回路ＲＧ−ＳＨ１を含むことができる。
【００２１】
第１シリーズスイッチＳＥ１は、第１端子Ｔ１と第２端子Ｔ２の間に直列に接続された複数のシリーズＦＥＴＭ１１〜Ｍ１ｍ（ここで、ｍは２以上の自然数）を含むことができる。
【００２２】
第１シャントスイッチＳＨ１は、第１端子Ｔ１と第１接地ＴＧ１の間に直列に接続された複数のシャントＦＥＴＭ２１〜Ｍ２ｎ（ここで、ｎは２以上の自然数）を含むことができる。
【００２３】
第１シリーズゲート抵抗回路ＲＧ−ＳＥ１は、上記第１シリーズスイッチＳＥ１の複数のシリーズＦＥＴＭ１１〜Ｍ１ｍそれぞれのゲートに接続された複数のゲート抵抗ＲＧ１〜ＲＧｍを含むことができる。
【００２４】
第１シャントゲート抵抗回路ＲＧ−ＳＨ１は、上記第１シャントスイッチＳＨ１の複数のシャントＦＥＴＭ２１〜Ｍ２ｎそれぞれのゲートに接続された複数のゲート抵抗ＲＧ１〜ＲＧｎを含むことができる。
【００２５】
本発明の各図面において、同一の符号及び同一の機能の構成要素についての不要な重複説明はできるだけ省略し、各図面において異なる点を中心に説明する。
【００２６】
図２を参照すると、上記高周波スイッチは、図１の回路構造に、第１シリーズボディ抵抗回路ＲＢ−ＳＥ１及び第１シャントボディ抵抗回路ＲＢ−ＳＨ１をさらに含むことができる。
【００２７】
上記第１シリーズボディ抵抗回路ＲＢ−ＳＥ１は、第１シリーズスイッチＳＥ１の複数のシリーズＦＥＴＭ１１〜Ｍ１ｍそれぞれのボディに接続された複数のボディ抵抗ＲＢ１〜ＲＢｍを含むことができる。
【００２８】
上記第１シャントボディ抵抗回路ＲＢ−ＳＨ１は、上記第１シャントスイッチＳＨ１の複数のシャントＦＥＴＭ２１〜Ｍ２ｎそれぞれのボディに接続された複数のボディ抵抗ＲＢ１〜ＲＢｎを含むことができる。
【００２９】
図１及び図２を参照すると、上記第１シャントゲート抵抗回路ＲＧ−ＳＨ１の複数のゲート抵抗ＲＧ１〜ＲＧｎは、第１接地ＴＧ１から上記第１端子Ｔ１方向に接続位置が遠ざかるほど大きい抵抗値を有することができる。換言すると、上記第１シャントゲート抵抗回路ＲＧ−ＳＨ１の複数のゲート抵抗ＲＧ１〜ＲＧｎは、第１端子Ｔ１から上記第１接地ＴＧ１方向に接続位置が遠ざかるほど小さい抵抗値を有することができる。
【００３０】
上記第１シャントボディ抵抗回路ＲＢ−ＳＨ１の複数のボディ抵抗ＲＢ１〜ＲＢｎは、第１接地ＴＧ１から上記第１端子Ｔ１方向に接続位置が遠ざかるほど大きい抵抗値を有することができる。換言すると、上記第１シャントボディ抵抗回路ＲＢ−ＳＨ１の複数のボディ抵抗ＲＢ１〜ＲＢｎは、第１端子Ｔ１から上記第１接地ＴＧ１方向に接続位置が遠ざかるほど小さい抵抗値を有することができる。
【００３１】
例えば、本発明において、上記第１端子Ｔ１から上記第１接地ＴＧ１方向に遠ざかるという意味は、第１端子Ｔ１から上記第１接地ＴＧ１の間の複数のシャントＦＥＴＭ２１〜Ｍ２ｎの接続位置に基づいて「遠ざかる」ことを意味する。一例として、第１端子Ｔ１と上記第１接地ＴＧ１の間に直列に接続される複数のシャントＦＥＴＭ２１〜Ｍ２ｎのうち、ＦＥＴＭ２１は、第１端子Ｔ１に直接接続されているため、接続位置が最も近く、ＦＥＴＭ２２、ＦＥＴＭ２３、ＦＥＴＭ２４、…ＦＥＴＭ２ｎは、第１端子Ｔ１から接続位置が徐々に遠くなり、ＦＥＴＭ２ｎは、第１接地ＴＧ１に接続されているため、第１端子Ｔ１から接続位置が最も遠い。このような説明は、本発明のすべての実施形態に適用されることができる。
【００３２】
図３は本発明の一実施形態による個別ゲート抵抗を有するＳＰＤＴ（Ｓｉｎｇｌｅ−Ｐｏｌｅ  Ｄｏｕｂｌｅ−Ｔｈｒｏｗ）高周波スイッチの一例示図であり、図４は本発明の一実施形態による個別ゲート抵抗及び個別ボディ抵抗を有するＳＰＤＴ高周波スイッチの一例示図である。
【００３３】
図３を参照すると、本発明の一実施形態によるＳＰＤＴ高周波スイッチは、図１の回路構造に、第２シリーズスイッチＳＥ２、第２シャントスイッチＳＨ２、第２シリーズゲート抵抗回路ＲＧ−ＳＥ２、及び第２シャントゲート抵抗回路ＲＧ−ＳＨ２をさらに含むことができる。
【００３４】
第２シリーズスイッチＳＥ２は、第２端子Ｔ２と共通ノードＮｃｏｍの間に直列に接続された複数のシリーズＦＥＴＭ３１〜Ｍ３ｊを含むことができる。
【００３５】
第２シャントスイッチＳＨ２は、上記第２端子Ｔ２と第２接地ＴＧ２の間に直列に接続された複数のシャントＦＥＴＭ４１〜Ｍ４ｋ（ここで、ｋは２以上の自然数）を含むことができる。
【００３６】
第２シリーズゲート抵抗回路ＲＧ−ＳＥ２は、上記第２シリーズスイッチＳＥ２の複数のシリーズＦＥＴＭ３１〜Ｍ３ｊ（ここで、ｊは２以上の自然数）それぞれのゲートに接続された複数のゲート抵抗ＲＧ１〜ＲＧｊを含むことができる。
【００３７】
第２シャントゲート抵抗回路ＲＧ−ＳＨ２は、上記第２シャントスイッチＳＨ２の複数のシャントＦＥＴＭ４１〜Ｍ４ｋそれぞれのゲートに接続された複数のゲート抵抗ＲＧ１〜ＲＧｋを含むことができる。
【００３８】
図４を参照すると、上記ＳＰＤＴ高周波スイッチは、図３の回路構造に、第２シリーズボディ抵抗回路ＲＢ−ＳＥ２及び第２シャントボディ抵抗回路ＲＢ−ＳＨ２をさらに含むことができる。
【００３９】
第２シリーズボディ抵抗回路ＲＢ−ＳＥ２は、上記第２シリーズスイッチＳＥ２の複数のシリーズＦＥＴＭ３１〜Ｍ３ｊそれぞれのボディに接続された複数のボディ抵抗ＲＢ１〜ＲＢｊを含むことができる。
【００４０】
第２シャントボディ抵抗回路ＲＢ−ＳＨ２は、上記第２シャントスイッチＳＨ２の複数のシャントＦＥＴＭ４１〜Ｍ４ｋそれぞれのボディに接続された複数のボディ抵抗ＲＢ１〜ＲＢｋを含むことができる。
【００４１】
図３及び図４を参照すると、上記第２シャントゲート抵抗回路ＲＧ−ＳＨ２の複数のゲート抵抗ＲＧ１〜ＲＧｋは、上記第２接地ＴＧ２から上記第２端子Ｔ２方向に接続位置が遠ざかるほど大きい抵抗値を有することができる。
【００４２】
上記第２シャントボディ抵抗回路ＲＢ−ＳＨ２の複数のボディ抵抗ＲＢ１〜ＲＢｋは、上記第２接地ＴＧ２から上記第２端子Ｔ２方向に接続位置が遠ざかるほど大きい抵抗値を有することができる。
【００４３】
図１〜図４を参照すると、上記第１シャントゲート抵抗回路ＲＧ−ＳＨ１の上記複数のゲート抵抗ＲＧ１〜ＲＧｎはそれぞれ、下記式１によって決定される抵抗値を有する。
【００４４】
［式１］
ＲＧｍ＝ＰＶ＊ＲＧ（ｍ−１）（ここで、ｍは２以上の自然数である。）
【００４５】
上記式１において、ｍは、ｍ番目のＦＥＴを示し、ｍ＞２である。したがって、ＲＧｍは、ｍ番目ＦＥＴのゲート（ｇａｔｅ）に連結された抵抗値を示す。ＰＶは、１よりも小さい値である（ＰＶ＜１）。
【００４６】
また、本発明の各実施形態における複数のゲート抵抗ＲＧ１〜ＲＧｍにおいて、ｍ番目のＦＥＴゲート（ｇａｔｅ）抵抗はＲＧｍと表記し、ｍは、ｍ番目のＦＥＴであり、ｍ＞２であり、ｎは、スタック（ｓｔａｃｋ）の個数であり、ｎ＞３である。
【００４７】
上記第１シャントゲート抵抗回路ＲＧ−ＳＨ１の上記複数のゲート抵抗ＲＧ１〜ＲＧｎはそれぞれ、下記式２によって決定される抵抗値を有する。
【００４８】
［式２］
ＲＧ２＝［２ｎ−３／２ｎ−１］＊ＲＧ１
ＲＧ３＝［２ｎ−５／２ｎ−３］＊ＲＧ２
…
ＲＧｍ＝｛（２ｎ−２ｍ＋１）／（２ｎ−２ｍ＋３）｝＊ＲＧ（ｍ−１）
【００４９】
上記式２において、ｎは、複数のシャントＦＥＴの全体スタック個数（スタック数）であり、ｍは、ｎ個のシャントＦＥＴのうち該当ＦＥＴの配置位置を意味し、２を超え、ｎ以下の自然数である。
【００５０】
例えば、ｎ個のＦＥＴで構成されたスイッチ（ｓｗｉｔｃｈ）において各ゲート抵抗を求めると、下記式３のように表現されることができる。
【００５１】
［式３］
ＲＧ２＝（２ｎ−２ｍ＋１）／（２ｎ−２ｍ＋３）＊ＲＧ１＝（２ｎ−４＋１）／（２ｎ−４＋３）＊ＲＧ１＝（２ｎ−３）／（２ｎ−１）＊ＲＧ１
ＲＧ３＝（２ｎ−２ｍ＋１）／（２ｎ−２ｍ＋３）＊ＲＧ２＝（２ｎ−６＋１）／（２ｎ−６＋３）＊ＲＧ１＝（２ｎ−５）／（２ｎ−３）＊ＲＧ２
ＲＧ４＝（２ｎ−２ｍ＋１）／（２ｎ−２ｍ＋３）＊ＲＧ１＝（２ｎ−８＋１）／（２ｎ−８＋３）＊ＲＧ１＝（２ｎ−７）／（２ｎ−５）＊ＲＧ３
ＲＧ５＝（２ｎ−２ｍ＋１）／（２ｎ−２ｍ＋３）＊ＲＧ２＝（２ｎ−１０＋１）／（２ｎ−１０＋３）＊ＲＧ１＝（２ｎ−９）／（２ｎ−７）＊ＲＧ４
…
【００５２】
上記式３において、例えばｎ＝５、つまり、スタック（ｓｔａｃｋ）されたＦＥＴを５個とし、ＲＧ１＝１０００Ｋと仮定すると、ＲＧ１＝１０００Ｋ、ＲＧ２＝７／９＊１０００Ｋ＝７７８Ｋ、ＲＧ３＝５／７＊７７８Ｋ＝５５６Ｋ、ＲＧ４＝３／５＊５５６Ｋ＝３３３Ｋ、そして、ＲＧ５＝１／３３３３Ｋ＝１１１Ｋとなることができる。
【００５３】
上記第１シャントボディ抵抗回路ＲＢ−ＳＨ１の上記複数のボディ抵抗はそれぞれ、下記式４によって決定される抵抗値を有することができる。
【００５４】
［式４］
ＲＢｍ＝ＰＶ＊ＲＢ（ｍ−１）
【００５５】
上記式４において、ｍは、ｍ番目のＦＥＴを示し、ｍ＞２である。したがって、ＲＢｍは、ｍ番目のＦＥＴボディ（ｂｏｄｙ）に連結された抵抗値を示す。ＰＶは、１よりも小さい値（ＰＶ＜１）である。
【００５６】
また、本発明の各実施形態における複数のボディ抵抗ＲＢ１〜ＲＢｍにおいて、ｍ番目のＦＥＴボディ（ｂｏｄｙ）抵抗はＲＢｍと表記し、ｍは、ｍ番目のＦＥＴであり、ｍ＞２であり、ｎは、スタック（ｓｔａｃｋ）個数であり、ｎ＞３である。
【００５７】
上記第１シャントボディ抵抗回路ＲＢ−ＳＨ１の上記複数のボディ抵抗はそれぞれ、下記式５によって決定される抵抗値を有することができる。
【００５８】
［式５］
ＲＢ２＝［２ｎ−３／２ｎ−１］＊ＲＢ１
ＲＢ３＝［２ｎ−５／２ｎ−３］＊ＲＢ２
…
ＲＢｍ＝｛（２ｎ−２ｍ＋１）／（２ｎ−２ｍ＋３）｝＊ＲＢ（ｍ−１）
【００５９】
上記式５において、ｎは、複数のシャントＦＥＴの全体スタック個数（スタック数）であり、ｍは、ｎ個のシャントＦＥＴのうち該当ＦＥＴの配置位置を意味し、２を超え、ｎ以下の自然数である。
【００６０】
図５は本発明の一実施形態による  個別ボディ抵抗及び共通ゲート抵抗を有する高周波スイッチの一例示図であり、図６は本発明の一実施形態による  個別ゲート抵抗、個別ボディ抵抗、共通ボディ抵抗、及び共通ボディ抵抗  を有する高周波スイッチの一例示図である。
【００６１】
図５を参照すると、本発明の一実施形態による高周波スイッチは、第１シリーズスイッチＳＥ１、第１シャントスイッチＳＨ１、第１シリーズゲート抵抗回路ＲＧ−ＳＥ１、及び第１シャントゲート抵抗回路ＲＧ−ＳＨ１を含むことができる。
【００６２】
第１シリーズスイッチＳＥ１は、第１端子Ｔ１と共通ノードＮｃｏｍの間に直列に接続された複数のシリーズＦＥＴＭ１１〜Ｍ１ｍを含むことができる。
【００６３】
第１シャントスイッチＳＨ１は、第１端子Ｔ１と第１接地ＴＧ１の間に直列に接続された複数のシャントＦＥＴＭ２１〜Ｍ２ｎを含むことができる。
【００６４】
第１シリーズゲート抵抗回路ＲＧ−ＳＥ１は、第１シリーズスイッチＳＥ１の複数のシリーズＦＥＴＭ１１〜Ｍ１ｍそれぞれのゲートに接続された複数のゲート抵抗ＲＧ１〜ＲＧｍと、上記複数のゲート抵抗ＲＧ１〜ＲＧｍの共通接続ノードＮＧ１と第１シリーズゲート電圧ＶＧ−ＳＥ１端子の間に接続された共通ゲート抵抗ＲＧＣ１を有することができる。
【００６５】
第１シャントゲート抵抗回路ＲＧ−ＳＨ１は、上記第１シャントスイッチＳＨ１の複数のシャントＦＥＴＭ２１〜Ｍ２ｎそれぞれのゲートに接続された複数のゲート抵抗ＲＧ１〜ＲＧｎと、上記複数のゲート抵抗ＲＧ１〜ＲＧｎの共通接続ノードＮＧ２と第１シャントゲート電圧ＶＧ−ＳＨ１端子の間に接続された共通ゲート抵抗ＲＧＣ２を有することができる。
【００６６】
図６を参照すると、高周波スイッチは、図５の回路構造に、第１シリーズボディ抵抗回路ＲＢ−ＳＥ１及び第１シャントボディ抵抗回路ＲＢ−ＳＨ１をさらに含むことができる。
【００６７】
第１シリーズボディ抵抗回路ＲＢ−ＳＥ１は、第１シリーズスイッチＳＥ１の複数のシリーズＦＥＴＭ１１〜Ｍ１ｍそれぞれのボディに接続された複数のボディ抵抗ＲＢ１〜ＲＢｍと、上記複数のボディ抵抗ＲＢ１〜ＲＢｍの共通接続ノードＮＢ１と第１シリーズボディ電圧ＶＢ−ＳＥ１端子の間に接続された共通ボディ抵抗ＲＢＣ１を有することができる。
【００６８】
第１シャントボディ抵抗回路ＲＢ−ＳＨ１は、上記第１シャントスイッチＳＨ１の複数のシャントＦＥＴＭ２１〜Ｍ２ｎそれぞれのボディに接続された複数のボディ抵抗ＲＢ１〜ＲＢｎと、上記複数ボディ抵抗ＲＢ１〜ＲＢｎの共通接続ノードＮＢ１と第１シャントボディ電圧ＶＢ−ＳＨ１端子の間に接続された共通ボディ抵抗ＲＢＣ２を有することができる。
【００６９】
図５及び図６を参照すると、上記第１シャントゲート抵抗回路ＲＧ−ＳＨ１の複数のゲート抵抗ＲＧ１〜ＲＧｎは、上記複数のゲート抵抗ＲＧ１〜ＲＧｎが奇数個である場合には、接続位置上、上記複数のゲート抵抗ＲＧ１〜ＲＧｎの中央に位置したゲート抵抗を基準位置とし、上記複数のゲート抵抗ＲＧ１〜ＲＧｎが偶数個である場合には、接続位置上、上記複数のゲート抵抗ＲＧ１〜ＲＧｎの中央に位置した接続ノードを基準位置として、上記基準位置から接続位置が遠ざかるほど大きい抵抗値を有することができる。
【００７０】
また、上記第１シャントボディ抵抗回路ＲＢ−ＳＨ１の複数のボディ抵抗ＲＢ１〜ＲＢｎは、上記複数のボディ抵抗ＲＢ１〜ＲＢｎが奇数個である場合には、接続位置上、上記複数のボディ抵抗ＲＢ１〜ＲＢｎの中央に位置したボディ抵抗を基準位置とし、上記複数のボディ抵抗ＲＢ１〜ＲＢｎが偶数個である場合には、接続位置上、上記複数のボディ抵抗ＲＢ１〜ＲＢｎの中央に位置した接続ノードを基準位置として、上記基準位置から接続位置が遠ざかるほど大きい抵抗値を有することができる。
【００７１】
一方、本発明において、複数のスタックされたＦＥＴにはそれぞれゲート抵抗が接続されるため、接続位置と関連して、複数のＦＥＴにおける接続位置は、ゲート抵抗の接続位置に対応することができる。
【００７２】
図７は本発明の一実施形態による  個別ゲート抵抗及び共通ゲート抵抗を有するＳＰＤＴ高周波スイッチの一例示図であり、図８は本発明の一実施形態による  個別ゲート抵抗、個別ボディ抵抗、共通ゲート抵抗、及び共通ボディ抵抗を有するＳＰＤＴ高周波スイッチの一例示図である。
【００７３】
図７に示されたＳＰＤＴ高周波スイッチは、図５の回路構造に、第２シリーズスイッチＳＥ２、第２シャントスイッチＳＨ２、第２シリーズゲート抵抗回路ＲＧ−ＳＥ２、及び第２シャントゲート抵抗回路ＲＧ−ＳＨ２をさらに含むことができる。
【００７４】
図８に示されたＳＰＤＴ高周波スイッチは、図７の回路構造に、第２シリーズボディ抵抗回路ＲＢ−ＳＥ２及び第２シャントボディ抵抗回路ＲＢ−ＳＨ２をさらに含むことができる。
【００７５】
図７及び図８を参照すると、第２シリーズスイッチＳＥ２は、第２端子Ｔ２と共通ノードＮｃｏｍの間に直列に接続された複数のシリーズＦＥＴＭ３１〜Ｍ３ｊを含むことができる。
【００７６】
第２シャントスイッチＳＨ２は、上記第２端子Ｔ２と第２接地ＴＧ２の間に直列に接続された複数のシャントＦＥＴＭ４１〜Ｍ４ｋを含むことができる。
【００７７】
第２シリーズゲート抵抗回路ＲＧ−ＳＥ２は、上記第２シリーズスイッチＳＥ２の複数のシリーズＦＥＴＭ３１〜Ｍ３ｊそれぞれのゲートに接続された複数のゲート抵抗ＲＧ１〜ＲＧｊを含むことができる。
【００７８】
第２シャントゲート抵抗回路ＲＧ−ＳＨ２は、上記第２シャントスイッチＳＨ２の複数のシャントＦＥＴＭ４１〜Ｍ４ｋそれぞれのゲートに接続された複数のゲート抵抗ＲＧ１〜ＲＧｋを含むことができる。
【００７９】
図８を参照すると、第２シリーズボディ抵抗回路ＲＢ−ＳＥ２は、上記第２シリーズスイッチＳＥ２の複数のシリーズＦＥＴＭ３１〜Ｍ３ｊそれぞれのボディに接続された複数のボディ抵抗ＲＢ１〜ＲＢｊを含むことができる。
【００８０】
第２シャントボディ抵抗回路ＲＢ−ＳＨ２は、上記第２シャントスイッチＳＨ２の複数のシャントＦＥＴＭ４１〜Ｍ４ｋそれぞれのボディに接続された複数のボディ抵抗ＲＢ１〜ＲＢｋを含むことができる。
【００８１】
図７及び図８を参照すると、上記第２シャントゲート抵抗回路ＲＧ−ＳＨ２の複数のゲート抵抗ＲＧ１〜ＲＧｋは、上記複数のゲート抵抗ＲＧ１〜ＲＧｋが奇数個である場合には、接続位置上、上記複数のゲート抵抗ＲＧ１〜ＲＧｋの中央に位置したゲート抵抗を基準位置とし、上記複数のゲート抵抗ＲＧ１〜ＲＧｋが偶数個である場合には、上記複数のゲート抵抗ＲＧ１〜ＲＧｋの中央に位置した接続ノードを基準位置として、上記基準位置から接続位置が遠ざかるほど大きい抵抗値を有することができる。
【００８２】
また、上記第２シャントボディ抵抗回路ＲＢ−ＳＨ２の複数のボディ抵抗ＲＢ１〜ＲＢｋは、上記複数のボディ抵抗ＲＢ１〜ＲＢｋが奇数個である場合には、接続位置上、上記複数のボディ抵抗ＲＢ１〜ＲＢｋの中央に位置したボディ抵抗を基準位置とし、上記複数のボディ抵抗ＲＢ１〜ＲＢｋが偶数個である場合には、接続位置上、上記複数のボディ抵抗ＲＢ１〜ＲＢｋの中央に位置した接続ノードを基準位置として、上記基準位置から接続位置が遠ざかるほど大きい抵抗値を有することができる。
【００８３】
図４〜図８を参照すると、上記第１シャントゲート抵抗回路ＲＧ−ＳＨ１の上記複数のゲート抵抗ＲＧ１〜ＲＧｎについて、上記第１端子Ｔ１から上記基準位置までの複数のゲート抵抗それぞれと、上記第１接地ＴＧ１から上記基準位置までの複数のゲート抵抗それぞれは、下記式６によって決定される抵抗値を有することができる。
【００８４】
［式６］
ＲＧｍ'＝ＰＶ＊ＲＧ（ｍ'−１）
【００８５】
上記式６において、上記ｍ'は、上記第１端子Ｔ１から上記基準位置まで、及び上記第１接地ＴＧ１から上記基準位置までの複数のシャントＦＥＴのうちｍ'番目のシャントＦＥＴを示し、したがって、ＲＧｍ'はｍ'番目のゲート抵抗値を示す。ｍ'＝１は、上記第１端子Ｔ１に最も近いＦＥＴを示すとともに、上記第１接地ＴＧ１に最も近いＦＥＴを示し、上記基準位置を基準に対称的な値を有する。
【００８６】
上記第１シャントゲート抵抗回路ＲＧ−ＳＨ１の上記複数のゲート抵抗ＲＧ１〜ＲＧｎについて、上記第１端子Ｔ１から上記基準位置までの複数のゲート抵抗それぞれと、上記第１接地ＴＧ１から上記基準位置までの複数のゲート抵抗それぞれは、下記式７によって決定される抵抗値を有することができる。
【００８７】
［式７］
ＲＧ２＝［２ｎ'−３／２ｎ'−１］＊ＲＧ１
ＲＧ３＝［２ｎ'−５／２ｎ'−３］＊ＲＧ２
…
ＲＧｍ'＝｛（２ｎ−２ｍ'＋１）／（２ｎ−２ｍ'＋３）｝＊ＲＧ（ｍ'−１）
【００８８】
上記式７において、ｎ'は、上記第１端子Ｔ１から上記基準位置まで、または上記第１接地ＴＧ１から上記基準位置までのシャントＦＥＴのスタック個数である。ｍ'は、ｎ'個のシャントＦＥＴのうち該当ＦＥＴの配置位置を意味し、２を超え、ｎ'以下の自然数である。
【００８９】
上記第１シャントボディ抵抗回路ＲＢ−ＳＨ１の上記複数のボディ抵抗ＲＢ１〜ＲＢｎについて、上記第１端子Ｔ１から上記基準位置までの複数のボディ抵抗それぞれと、上記第１接地ＴＧ１から上記基準位置までの複数のボディ抵抗それぞれは、下記式８によって決定される抵抗値を有することができる。
【００９０】
［式８］
ＲＢｍ'＝ＰＶ＊ＲＢ（ｍ'−１）
【００９１】
上記式８において、上記ｍ'は、上記第１端子Ｔ１から上記基準位置まで、及び上記第１接地ＴＧ１から上記基準位置までの複数のシャントＦＥＴのうちｍ'番目のシャントＦＥＴを示し、したがって、ＲＢｍ'はｍ'番目のボディ抵抗値を示す。ｍ'＝１は、上記第１端子Ｔ１に最も近いＦＥＴを示すとともに、上記第１接地ＴＧ１に最も近いＦＥＴを示し、上記基準位置を基準に対称的な値を有する。
【００９２】
上記第１シャントボディ抵抗回路ＲＢ−ＳＨ１の上記複数のゲート抵抗ＲＢ１〜ＲＢｎについて、上記第１端子Ｔ１から上記基準位置までの複数のボディ抵抗それぞれと、上記第１接地ＴＧ１から上記基準位置までの複数のボディ抵抗それぞれは、下記式９によって決定される抵抗値を有することができる。
【００９３】
［式９］
ＲＢ２＝［２ｎ'−３／２ｎ'−１］＊ＲＢ１
ＲＢ３＝［２ｎ'−５／２ｎ'−３］＊ＲＢ２
…
ＲＢｍ'＝｛（２ｎ−２ｍ'＋１）／（２ｎ−２ｍ'＋３）｝＊ＲＢ（ｍ'−１）
【００９４】
上記式９において、ｎ'は、上記第１端子Ｔ１から上記基準位置まで、または上記第１接地ＴＧ１から上記基準位置までのシャントＦＥＴのスタック個数である。ｍ'は、ｎ'個のシャントＦＥＴのうち該当ＦＥＴの配置位置を意味し、２を超え、ｎ'以下の自然数である。
【００９５】
図９は本発明の一実施形態によるスイッチ及びオフ状態であるスイッチの等価回路を例示する図である。
【００９６】
図９を参照して、ゲート抵抗を通る漏洩電流と該当ゲート抵抗の抵抗値との相関関係を検討する。
【００９７】
図９のスイッチは、一つのシリーズスイッチ及び一つのシャントスイッチを含むスイッチ構造では、シリーズスイッチまたはシャントスイッチになり、第１及び第２シリーズスイッチと、第１及び第２シャントスイッチを含むスイッチ構造では、第１シリーズスイッチまたは第２シャントスイッチになることができる。
【００９８】
図９の左側は、３個のＦＥＴを含むスイッチであり、図９の右側は、左側のスイッチに対する等価回路である。左側のスイッチは、第１端子Ｔ１と第１接地ＴＧ１の間に直列に接続された３個のＦＥＴＭ１、Ｍ２、Ｍ３を含む。
【００９９】
図９において、オフスイッチゲート電圧ＶＧは０Ｖ以下の電圧を用い、３個のＦＥＴを含むスイッチは、数百ＭＨｚ以上の周波数信号で用いられるため、図９の右側のように等価的に表現されることができる。
【０１００】
図９において、各ＦＥＴがオフ状態でのチャンネルの抵抗は非常に大きいため省略され、キャパシタは、各ＦＥＴのゲート−ソースキャパシタと、ゲート−ドレインキャパシタを示した。
【０１０１】
一例として、図９において各ＦＥＴは、ゲート−ソースキャパシタ（Ｃｇｓ）とゲート−ドレインキャパシタ（Ｃｇｄ）が類似した値を有するように対称的に製作されるが、工程偏差と印加される電圧によって異なる値を有することができる。また、各キャパシタにかかる電圧は、漏洩電流（ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）による電圧降下が小さいため、同一の値を有すると仮定する。
【０１０２】
第１端子Ｔ１にＲＦ信号が印加されると、第１端子Ｔ１から接地に向かってみたときの等価インピーダンス（ｉｍｐｅｄａｎｃｅ）によって決定される電流Ｉが流れるようになる。オフ状態のスイッチのインピーダンスは、非常に大きい値であるため、電流Ｉは、数ｕＡから数十ｕＡ程度の小さい値となり、ＲＦ信号の位相によって電圧と電流の方向は変わるが、設計者は、ＦＥＴをスタックする際に、各ＦＥＴにかかる電圧Ｖｄｓが均等に分配されることを希望し、各ＦＥＴが耐えられる電圧は決められているため、すべてのＦＥＴが均等な電圧を有するときに、最小のＦＥＴスタック個数を有するスイッチを製作することができる。
【０１０３】
図９の左側のスイッチにおいて、３個のＦＥＴそれぞれのゲートに接続されたゲート抵抗ＲＧ１、ＲＧ２、ＲＧ３の抵抗値が十分に大きくてゲート抵抗ＲＧ１、ＲＧ２、ＲＧ３を介して接地に流れる漏洩電流Ｉ１、Ｉ２、Ｉ３を無視することができれば、各キャパシタを介して流れる電流はＩとなることができる。この場合、図９の右側の等価回路において、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４である場合、「Ｖｄｓ１＝Ｖｄｓ２＝Ｖｄｓ３」となって、各ＦＥＴに同一の電圧を分けて有するようになる。
【０１０４】
しかし、ゲート電圧が供給される端子から各ＦＥＴのゲートを見たときに、各ＦＥＴのゲート抵抗ＲＧは、ゲートキャパシタンス（ＣＧ）と共にスイッチングターンオン／ターンオフ時間を決定するが、ゲート抵抗ＲＧを、ゲート漏洩電流（ｇａｔｅ  ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）を無視できるほど十分に大きくする場合、ターンオン／ターンオフ時間も大きくなる。
【０１０５】
このような理由により、ゲート抵抗ＲＧは通常、スイッチング時間（ｓｗｉｔｃｈｉｎｇ  ｔｉｍｅ）が許容する範囲内でできるだけ大きい値に設計する。このとき、各ＦＥＴの等価キャパシタそれぞれにかかる電圧は、下記式１０の通りである。
【０１０６】
［式１０］
Ｖ１＝Ｉ＊１／Ｚｃ
Ｖ２＝（Ｉ−Ｉ１）＊１／Ｚｃ（ここで、Ｚｃはキャパシタのインピーダンスである）
Ｖ３＝（Ｉ−Ｉ１−Ｉ２）＊１／Ｚｃ
Ｖ４＝（Ｉ−Ｉ１−Ｉ２−Ｉ３）＊１／Ｚｃ
【０１０７】
ここで、Ｍ１のＣｇｓとＭ２のＣｇｄは漏洩経路（ｌｅａｋａｇｅ  ｐａｔｈ）がないため、同一の電圧Ｖ２がかかる。
【０１０８】
したがって、各ＦＥＴにかかるＶｄｓを求めると、下記式１１の通りである。
【０１０９】
［式１１］
Ｖｄｓ１＝Ｖ１＋Ｖ２＝（２＊Ｉ−Ｉ１）／Ｚｃ、
Ｖｄｓ２＝Ｖ２＋Ｖ３＝（２＊Ｉ２＊Ｉ１−Ｉ２）／Ｚｃ、
Ｖｄｓ３＝Ｖ３＋Ｖ４＝（２＊Ｉ２＊Ｉ１−２＊Ｉ２−Ｉ３）／Ｚｃ
【０１１０】
一方、スイッチング時間以外にも高調波（ｈａｒｍｏｎｉｃ）性能など他の特性に影響を与えるため、最小化されるべきゲート漏洩電流（Ｇａｔｅ  ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）は、各ＦＥＴのゲート電圧とゲート抵抗によって決定されるが、性能比較のために、ゲート漏洩電流が一定の定数であると仮定する。
【０１１１】
まず、「Ｉ１＋Ｉ２＋Ｉ３＝Ａ（ｃｏｎｓｔａｎｔ）」としたときに、下記式１２のような等式が成立する。
【０１１２】
［式１２］
△Ｖｄｓ１＝Ｖｄｓ１−Ｖｄｓ２＝（Ｉ１＋Ｉ２）／Ｚｃ
△Ｖｄｓ２＝Ｖｄｓ２−Ｖｄｓ３＝（Ｉ２＋Ｉ３）／Ｚｃ
【０１１３】
上記式１２を参照すると、Ｉ１＝Ｉ２＝Ｉ３であるときに、△Ｖｄｓ（各Ｖｄｓの差）が最小となる。したがって、ゲート抵抗ＲＧを同一の値に設定すると、漏洩電流は、「Ｉ１＞Ｉ２＞Ｉ３」となって各ＦＥＴに分配される電圧Ｖｄｓの差が大きくなり、ゲート抵抗ＲＧを「Ｉ１＝Ｉ２＝Ｉ３」となるように適切な値に設定すると、各ＦＥＴに分配される電圧Ｖｄｓの差を減らすことができることが分かる。
【０１１４】
この場合、漏洩電流（ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）が同一となるように各ゲート抵抗の抵抗値をどのように設定するべきかについて説明する。
【０１１５】
まず、第１端子Ｔ１にかかるＲＦ信号のピーク（ｐｅａｋ）電圧をＶｐｋとし、ｎ段のＦＥＴがスタックされているとする場合、各ＦＥＴのゲート電圧は、下記式１３の通りである。
【０１１６】
［式１３］
ＶＧ１＝Ｖｐｋ−Ｖｐｋ／２ｎ
ＶＧ２＝Ｖｐｋ−Ｖｐｋ／２ｎ−２＊Ｖｐｋ／２ｎ＝Ｖｐｋ−３＊Ｖｐｋ／２ｎ、
ＶＧ３＝Ｖｐｋ−５＊Ｖｐｋ／２ｎ
ＶＧ４＝Ｖｐｋ−７＊Ｖｐｋ／２ｎ
【０１１７】
したがって、各ＦＥＴのゲート漏洩電流（ｇａｔｅ  ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）は、下記式１４の通りである。
【０１１８】
［式１４］
Ｉ１＝ＶＧ１／ＲＧ１＝（Ｖｐｋ−Ｖｐｋ／２Ｎ）／ＲＧ１
Ｉ２＝ＶＧ２／ＲＧ２＝（Ｖｐｋ−３＊Ｖｐｋ／２Ｎ）／ＲＧ２
Ｉ３＝ＶＧ３／ＲＧ３＝（Ｖｐｋ−５＊Ｖｐｋ／２Ｎ）／ＲＧ３
…
ＩＮ＝ＶＧＮ／ＲＧＮ＝（Ｖｐｋ−（２Ｎ−１）＊Ｖｐｋ／２Ｎ）／ＲＧＮ
【０１１９】
例えば、Ｉ１＝Ｉ２＝Ｉ３＝…＝ＩＮとなるように、それぞれのゲート抵抗ＲＧの抵抗値は、下記式１５によって決定することができる。
【０１２０】
［式１５］
ＲＧ２＝［２ｎ−３／２ｎ−１］＊ＲＧ１
ＲＧ３＝［２ｎ−５／２ｎ−３］＊ＲＧ２
…
ＲＧｍ＝｛（２ｎ−２ｍ＋１）／（２ｎ−２ｍ＋３）｝＊ＲＧ（ｍ−１）
【０１２１】
上記式１５において、ｎは、上記第１端子Ｔ１から第１接地ＴＧ１までのシャントＦＥＴのスタック個数である。ｍは、ｎ個のシャントＦＥＴのうち該当ＦＥＴの配置位置を意味し、２を超え、ｎ以下の自然数である。
【０１２２】
例えば、ｎ＝５、つまり、スタック（ｓｔａｃｋ）されたＦＥＴを５個とし、ＲＧ１＝１０００Ｋと仮定すると、ＲＧ１＝１０００Ｋ、ＲＧ２＝（７／９）＊１０００Ｋ＝７７８Ｋ、ＲＧ３＝（５／７）＊７７８Ｋ＝５５６Ｋ、ＲＧ４＝（３／５）＊５５６Ｋ＝３３３Ｋ、そして、ＲＧ５＝（１／３）＊３３３Ｋ＝１１１Ｋとなることができる。
【０１２３】
以下、図１０、図１１及び図１２を参照して、シャントスイッチがゲート抵抗及びボディ抵抗を２段以上に含む場合にゲート抵抗及びボディ抵抗それぞれの抵抗値を設定する内容について、より詳細説明する。
【０１２４】
図１０は本発明の一実施形態による  個別ゲート抵抗、個別ボディ抵抗、共通ゲート抵抗及び共通ボディ抵抗を有するシャントスイッチの一例示図である。
【０１２５】
図１０を参照すると、本発明の一実施形態によるシャントスイッチは、第１、第２及び第３シャントＦＥＴＭ１、Ｍ２、Ｍ３を含む場合、上記第１、第２及び第３シャントＦＥＴＭ１、Ｍ２、Ｍ３それぞれのゲートには、個別ゲート抵抗ＲＧ１、ＲＧ２、ＲＧ３が接続されることができ、上記第１、第２及び第３シャントＦＥＴＭ１、Ｍ２、Ｍ３それぞれのボディには、個別ボディ抵抗ＲＢ１、ＲＢ２、ＲＢ３が接続されることができる。
【０１２６】
また、上記シャントスイッチは、個別ゲート抵抗ＲＧ１、ＲＧ２、ＲＧ３の共通接続ノードに連結された共通ゲート抵抗ＲＧＣと、個別ボディ抵抗ＲＢ１、ＲＢ２、ＲＢ３の共通接続ノードに連結された共通ボディ抵抗ＲＢＣを含むことができる。
【０１２７】
そして、上記シャントスイッチは、上記第１、第２及び第３シャントＦＥＴＭ１、Ｍ２、Ｍ３それぞれのドレイン−ソースの間に接続されたドレイン−ソース抵抗Ｒｄｓ１、Ｒｄｓ２、Ｒｄｓ３を含むことができる。
【０１２８】
このとき、個別ゲート抵抗ＲＧ１、ＲＧ２、ＲＧ３に流れる漏洩電流（ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）が一定となるように、ゲート抵抗値を適切に設定すると、第１、第２、第３シャントＦＥＴＭ１、Ｍ２、Ｍ３間のドレイン−ソース電圧ＶＤＳの偏差を緩和することができる。
【０１２９】
一例として、第１端子Ｔ１に信号が入力され、第２端子Ｔ２が接地された場合、共通ゲート抵抗ＲＧＣの影響によって共通ノードでＶｘ電圧が発生し、上記Ｖｘ電圧は、第１シャントＦＥＴＭ１のゲート電圧よりも低く、第３シャントＦＥＴＭ３のゲート電圧より高くなる。これにより、第１シャントＦＥＴＭ１の漏洩電流（ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）の一部は、第３シャントＦＥＴＭ３に入る動作をする。この場合、第１シャントＦＥＴＭ１と第３シャントＦＥＴＭ３にかかるＶＤＳが高くなり、第２シャントＦＥＴＭ２にかかるＶＤＳは小さくなる。ここで、ボディ抵抗とボディ漏洩電流に対する効果も、上述のゲートの場合と同一である。
【０１３０】
図１０のように、個別ゲート抵抗ＲＧ１、ＲＧ２、ＲＧ３と共通ゲート抵抗ＲＧＣを含む場合、または個別ボディ抵抗ＲＢ１、ＲＢ２、ＲＢ３と共通ボディ抵抗ＲＢＣを含む場合、つまり、ゲート抵抗及びボディ抵抗を２段以上に含む場合、個別ゲート抵抗及び個別ボディ抵抗を決定する方法は、上記複数のゲート抵抗のうち中央の抵抗（スタックされたＦＥＴの個数が奇数の場合）または中央の地点（スタックされたＦＥＴの個数が偶数の場合）を基準に、両方向から遠ざかるほど抵抗値が徐々に大きな値を有するように設定することができる。例えば、全体ｎ個のスタック（ｓｔａｃｋ）を含む場合、第１端子Ｔ１または第２端子Ｔ２から（ｎ＋１）／２番目の接続位置に配置された中央のＦＥＴ（奇数の場合）または中央の接続ノード（偶数の場合）を基準位置として、両側方向に遠ざかるほど抵抗値が次第に大きい値を有するように設定することができる。
【０１３１】
図１１は  個別ゲート抵抗、共通ゲート抵抗及び偶数個のシャントＦＥＴを有する第１シャント回路の一例示図である。
【０１３２】
図１１を参照すると、シャントスイッチに含まれたスタック全体ＦＥＴの個数が偶数である場合、複数のシャントＦＥＴのうち中央に位置する接続ノードを基準位置として、Ｖｐｋ１＝Ｖｐｋ／２に設定する。この場合、新しいスタック個数ｎ'＝［ｎ／２］の整数（ｎは、全体スタックの個数）に設定し、上記式１３及び式１４を適用することができる。この場合、ゲート抵抗及びボディ抵抗それぞれの抵抗値は、基準位置を中心に対称に設定されることができる。
【０１３３】
図１２は  個別ゲート抵抗、共通ゲート抵抗及び奇数個のシャントＦＥＴを有する第１シャント回路の一例示図である。
【０１３４】
図１２を参照すると、シャントスイッチに含まれた全体スタックＦＥＴの個数が奇数である場合、複数のシャントＦＥＴのうち中央に位置するＦＥＴを基準位置として、Ｖｐｋ１＝Ｖｐｋ／２に設定する。この場合、新しいスタック個数ｎ'＝［ｎ／２］の整数（ｎは、全体スタックの個数）に設定し、上記式１３及び式１４を適用することができる。この場合、ゲート抵抗及びボディ抵抗それぞれの抵抗値は、基準位置を中心に対称に設定されることができる。
【０１３５】
このとき、中央に位置したＦＥＴのゲート抵抗の抵抗値は、任意に設定することができる。この場合、ゲート抵抗及びボディ抵抗それぞれの抵抗値は、中央のゲート抵抗またはボディ抵抗から第１端子または第２端子に向かう方向に徐々に大きくなるように設定することができ、互いに対称に設定することができる。
【０１３６】
図１３は個別ゲート抵抗を有する第１シャント回路のシャントＦＥＴの個数とドレイン−ソース電圧Ｖｄｓ間の相関関係を例示するグラフである。
【０１３７】
図１３に示されたグラフは、図１０に図示されたシャントスイッチにおいて、ＦＥＴスタック個数を１０個に拡張し、オフ状態で各ＦＥＴのＶｄｓを表示したシミュレーション結果を示すグラフである。図１３のグラフを参照すると、Ｖｐｋは３６Ｖｐｋと設定され、ゲート抵抗はＲＧ１＝４００Ｋ、……ＲＧ１０＝６０Ｋまで順次適用している。漏洩電流（Ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）を一定にするには、全体スタック個数ｎ＝１０の場合、ＲＧ１／ＲＧ２＝３．５であるため、ＲＧ１０は非常に小さい値となる。
【０１３８】
したがって、漏洩電流の差を最小化しながら漏洩電流の合計が均一な抵抗を用いた場合と同一となるように、ＲＧ１０の値を慎重に設定しなければならない。
【０１３９】
図１４は共通ゲート抵抗を有する第１シャント回路のシャントＦＥＴの個数とドレイン−ソース電圧Ｖｄｓ間の相関関係を例示するグラフである。
【０１４０】
図１４に示されたグラフは、図１０に示されたシャントスイッチにおいて、ＦＥＴスタック個数を１０個に拡張し、オフ状態で従来のシャントスイッチと比較してＶＤＳをシミュレーションした結果を示すグラフである。従来の構造と比較して、本発明に従ってゲート抵抗の抵抗値を設定した場合、偏差が著しく改善されることが確認できる。
【０１４１】
図１５は従来のシャントスイッチにおいて、シャントＦＥＴの接続位置ごとのゲート漏洩電流をを例示する図である。図１６は本発明のシャントスイッチにおいて、シャントＦＥＴの接続位置ごとのゲート漏洩電流をを例示する図である。
【０１４２】
図１５及び図１６に示されたグラフにおいてＲＧ１〜ＲＧ１０は、それぞれの該当ゲート抵抗を通る漏洩電流を示すグラフである。このようなグラフを参照すると、従来のシャントスイッチでは、ＦＥＴごとの漏洩電流の大きさが大きく異なって漏洩電流の偏差が大きいが、本発明によるシャントスイッチでは、中央に配置されたＦＥＴを中心に両側のＦＥＴそれぞれの漏洩電流は、互いに類似した大きさの電流を有する。即ち、中央の基準位置における電圧と中央のＦＥＴのゲート電圧が類似するため、中央のＦＥＴは漏洩がほとんどないことが分かる。
【０１４３】
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１４４】
ＳＥ１  第１シリーズスイッチ
ＳＨ１  第１シャントスイッチ
ＳＥ２  第２シリーズスイッチ
ＳＨ２  第２シャントスイッチ
ＲＧ−ＳＨ１  第１シャントゲート抵抗回路
ＲＧ−ＳＨ２  第２シャントゲート抵抗回路
ＲＢ−ＳＨ１  第１シャントボディ抵抗回路
ＲＢ−ＳＨ２  第２シャントボディ抵抗回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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