(57)【要約】【課題】アバランシェ耐量と短絡耐量の両方を得ることが可能な半導体装置を提供する。【解決手段】ｎ型不純物領域４については、コンタクトトレンチ４ｂを通じてｎ＋型コンタクト領域４ａと上部電極１０とを電気的に接続させる。また、ｐ型ボディ領域３については、ｎ＋型コンタクト領域４ａが無い平面形状のｐ型ボディ領域３の表面にｐ＋型コンタクト領域３ａを形成し、このｐ＋型コンタクト領域３ａを通じて上部電極１０と電気的に接続させる。【選択図】図１
2020113710.tif 000002
【特許請求の範囲】
【請求項１】
トレンチゲート構造を有するトレンチ型の半導体スイッチング素子を備えた半導体装置であって、
前記半導体スイッチング素子は、
第１導電型のドリフト層（２）と、
前記ドリフト層上に形成された第２導電型のボディ領域（３）と、
前記ボディ領域内における該ボディ領域の表層部に形成され、前記ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）と、
一方向を長手方向とすると共に前記第１不純物領域から前記ボディ領域を貫通して前記ドリフト層に達する複数のトレンチ（５）内それぞれに、絶縁膜（６）を介して、ゲート電極層（８）が形成された複数のトレンチゲート構造と、
前記ドリフト層を挟んで前記ボディ領域と反対側に形成され、前記ドリフト層よりも高不純物濃度とされた第１または第２導電型の高濃度層（１）と、
前記第１不純物領域および前記ボディ領域と電気的に接続される上部電極（１０）と、
前記高濃度層と電気的に接続された下部電極（１２）と、を有し、
前記ボディ領域が前記複数のトレンチゲート構造の間に形成されていると共に、前記第１不純物領域が前記ボディ領域の一部の表面部に形成されており、
前記ボディ領域は、該ボディ領域よりも第２導電型不純物濃度が高くされていると共に前記上部電極と接触させられる第２導電型コンタクト領域（３ａ）を有し、
前記第１不純物領域は、該第１不純物領域よりも第１導電型不純物濃度が高くされていると共に前記上部電極と接触させられる第１導電型コンタクト領域（４ａ）を有し、
前記ボディ領域のうち前記第１不純物領域が形成されていない部分に、前記第１導電型コンタクト領域が形成されておらずに前記第２導電型コンタクト領域が形成され、
前記第１不純物領域にはコンタクトトレンチ（４ｂ）が形成され、該コンタクトトレンチ内において前記第１導電型コンタクト領域が形成されている半導体装置。
【請求項２】
前記ボディ領域は前記第１不純物領域が形成されていない部分において、表面が平面形状とされており、該平面形状の平面に、前記第１導電型コンタクト領域は形成されておらずに前記第２導電型コンタクト領域が形成されている請求項１に記載の半導体装置。
【請求項３】
前記ボディ領域が前記複数のトレンチゲート構造の間において該トレンチゲート構造の長手方向に沿って形成されていると共に、前記第１不純物領域が前記一方向において分離されて複数個が並べられており、
複数個の前記第１不純物領域の間において、前記ボディ領域は表面が平面形状とされており、該平面形状の平面に前記第２導電型コンタクト領域が形成されている請求項２に記載の半導体装置。
【請求項４】
前記第２導電型コンタクト領域は、複数個の前記第１不純物領域の間に配置された前記ボディ領域のうち前記複数のトレンチゲート構造の配列方向の中央位置に配置され、
前記コンタクトトレンチは、前記第１不純物領域のうち前記複数のトレンチゲート構造の配列方向の中央位置に配置されている請求項３に記載の半導体装置。
【請求項５】
前記コンタクトトレンチによって前記ボディ領域が露出させられており、該ボディ領域のうち前記コンタクトトレンチにて露出させられ表面にも、前記第２導電型コンタクト領域が形成されている請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記トレンチゲート構造は、前記複数のトレンチ内それぞれに、前記絶縁膜を介して、シールド電極（７）と前記ゲート電極層（８）が積層された２層構造とされている請求項１ないし５のいずれか１つに記載の半導体装置。
【請求項７】
トレンチゲート構造を有するトレンチ型の半導体スイッチング素子を備えた半導体装置の製造方法であって、
第１導電型または第２導電型の高濃度層（１）および該高濃度層の一面側に形成され、該高濃度層よりも低不純物濃度とされた第１導電型のドリフト層（２）とを有する基板（１、２）を用意することと、
前記ドリフト層に対して、一方向を長手方向とする複数のトレンチ（５）を形成したのち、該複数のトレンチ内それぞれに、絶縁膜（６）を介して、ゲート電極層（８）を備えることで複数のトレンチゲート構造を形成することと、
前記複数のトレンチの間における前記ドリフト層上に、第２導電型のボディ領域（３）を形成することと、
前記ボディ領域内における該ボディ領域の一部の表面部に、前記ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）を形成することと、
前記トレンチゲート構造と前記ボディ領域及び前記第１不純物領域の上に層間絶縁膜（１１）を形成することと、
前記層間絶縁膜に対して前記ボディ領域や前記第１不純物領域に繋がるコンタクトホール（１１ａ）を形成することと、
前記コンタクトホールを通じて前記第１不純物領域および前記ボディ領域と電気的に接続される上部電極（１０）を形成することと、
前記高濃度層と電気的に接続される下部電極（１２）を形成することと、を含み、
前記コンタクトホールを形成することは、前記第１不純物領域に繋がる第１コンタクトホールを形成することと、前記ボディ領域のうち前記第１不純物領域が形成されていない部分に繋がる第２コンタクトホールを形成することとを含み、
前記第１コンタクトホールを形成することを行ったのち、前記層間絶縁膜をマスクとした第１導電型不純物のイオン注入を行うことで、前記第１不純物領域に第１導電型コンタクト領域（４ａ）を形成することと、
前記層間絶縁膜をマスクとして、前記第１コンタクトホールを通じて前記第１導電型コンタクト領域を含む前記第１不純物領域をエッチングしてコンタクトトレンチ（４ｂ）を形成し、該コンタクトトレンチの側面に前記第１導電型コンタクト領域を露出させると共に底面に前記ボディ領域を露出させることと、を行い、
その後、前記第２コンタクトホールを形成することを行ったのち、前記層間絶縁膜をマスクとした第２導電型不純物のイオン注入を行うことで、前記ボディ領域に第２導電型コンタクト領域（３ａ）を形成すること、を行う半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を有するトレンチ型の半導体スイッチング素子を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来より、トレンチ型のＭＯＳＦＥＴを有する半導体装置が知られている。この半導体装置では、ｎ＋型基板の上に形成したｎ−型ドリフト層の表層部に、一方向を長手方向とするトレンチゲート構造を複数本形成し、複数本のトレンチゲート構造の間に、ｐ型ボディ層やｎ型ソース領域を形成した構造とされる。ｎ型ソース領域は、トレンチゲート構造の長手方向に沿って複数個が並べられた構成とされている。そして、各ｎ型ソース領域の中央位置にｎ型コンタクト領域が形成され、各ｎ型ソース領域の間に位置するｐ型ボディ領域の中央位置にｐ型コンタクト領域が形成された構造とされる。
【０００３】
ここで、ｐ型コンタクト領域やｎ型コンタクト領域の構造としては、２種類が採用されている。１つは、ｐ型ボディ領域やｎ型ソース領域の表面が平面形状とされ、その平面にｐ型コンタクト領域やｎ型コンタクト領域を形成する構造（以下、第１構造という）である。また、もう１つが、ｐ型ボディ領域やｎ型ソース領域の表面にコンタクトトレンチを形成し、そのコンタクトトレンチ内部にｐ型コンタクト領域やｎ型コンタクト領域を形成する構造（以下、第２構造という）である（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−８４９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のような構造の場合、いずれの場合にも課題が生じることが判った。
【０００６】
具体的には、第１構造の場合、アバランシェ耐量を低下させるという課題を発生させる。Ｌ負荷をクランプダイオード無しの構造でスイッチングしたとき、ＭＯＳＦＥＴはアバランシェ動作に入る。このとき、アバランシェブレークダウンによって発生した電子はドレイン電極によって引き抜かれ、正孔はソース電極によって引き抜かれる。しかしながら、第１構造の場合、引き抜かれる正孔がｐ型ボディ領域を通過する際に、その領域の電位を上昇させる。このため、アバランシェ耐量を低下させることになる。
【０００７】
一方、第２構造の場合、負荷短絡時に飽和電流密度を低減できず、短絡耐量を低下させるという課題を発生させる。短絡耐量を向上させるためには、飽和電流密度を低減することが必要である。これは、ｎ型コンタクト領域やｐ型コンタクト領域を構成する拡散層を分割して形成することで対応可能である。ここで、飽和電流密度はｎ型コンタクト領域の幅で決定される。ところが、層間絶縁膜に対してコンタクトホールを形成し、それをマスクとしてコンタクトトレンチやｎ型コンタクト領域を形成するため、ｐ型ボディ領域側のトレンチの側面にもｎ型コンタクト領域が形成された構造になる。このため、ｐ型ボディ領域においてもｎ型コンタクト領域が電子の注入源となり、飽和電流密度を低減することができなくなるために、短絡耐量を低下させることになる。
【０００８】
本発明は上記点に鑑みて、アバランシェ耐量と短絡耐量の両方を得ることが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明は、トレンチゲート構造を有するトレンチ型の半導体スイッチング素子を備えた半導体装置であって、半導体スイッチング素子は、第１導電型のドリフト層（２）と、ドリフト層上に形成された第２導電型のボディ領域（３）と、ボディ領域内における該ボディ領域の表層部に形成され、ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）と、一方向を長手方向とすると共に第１不純物領域からボディ領域を貫通してドリフト層に達する複数のトレンチ（５）内それぞれに、絶縁膜（６）を介して、ゲート電極層（８）が形成された複数のトレンチゲート構造と、ドリフト層を挟んでボディ領域と反対側に形成され、ドリフト層よりも高不純物濃度とされた第１または第２導電型の高濃度層（１）と、第１不純物領域およびボディ領域と電気的に接続される上部電極（１０）と、高濃度層と電気的に接続された下部電極（１２）と、を有している。このような構造において、ボディ領域が複数のトレンチゲート構造の間に形成されていると共に、第１不純物領域がボディ領域の一部の表面部に形成されており、ボディ領域は、該ボディ領域よりも第２導電型不純物濃度が高くされていると共に上部電極と接触させられる第２導電型コンタクト領域（３ａ）を有している。また、第１不純物領域は、該第１不純物領域よりも第１導電型不純物濃度が高くされていると共に上部電極と接触させられる第１導電型コンタクト領域（４ａ）を有し、ボディ領域は第１不純物領域が形成されていない部分において、表面が平面形状とされており、該平面形状の平面に第２導電型コンタクト領域が形成され、第１不純物領域にはコンタクトトレンチ（４ｂ）が形成され、該コンタクトトレンチ内において第１導電型コンタクト領域が形成されている。
【００１０】
このように、第１不純物領域については、コンタクトトレンチを通じて第１導電型コンタクト領域と上部電極とが電気的に接続させられるようにしている。このため、アバランシェ動作に入ったときに、アバランシェブレークダウンによって発生したキャリアが上部電極に引き抜かれるときに、コンタクトトレンチを通じた経路で引き抜かれる。したがって、ボディ領域での電圧の上昇を抑制でき、アバランシェ耐量の低下を抑制することが可能となる。
【００１１】
また、ボディ領域については、第１導電型コンタクト領域が無い平面形状のボディ領域の表面に第２導電型コンタクト領域を形成し、この第２導電型コンタクト領域を通じて上部電極と電気的に接続させられるようにしている。このため、負荷短絡時には、第１不純物領域の間に位置しているボディ領域にはキャリアの注入源となる第１導電型コンタクト領域が存在しておらず、飽和電流密度を抑制することが可能となる。したがって、短絡耐量の低下を抑制することも可能となる。
【００１２】
よって、アバランシェ耐量と短絡耐量の両方を得ることが可能な半導体装置とすることが可能となる。
【００１３】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態にかかる半導体装置の部分断面斜視図である。
【図２Ａ】図１中のIIA−IIA断面図である。
【図２Ｂ】図１中のIIB−IIB断面図である。
【図３Ａ】参考例として示すコンタクトトレンチを形成しない構造の半導体製造装置におけるｎ型不純物領域を通る位置での断面図である。
【図３Ｂ】図３Ａに示す半導体製造装置におけるｎ型不純物領域を通らない位置での断面図である。
【図４Ａ】参考例として示すコンタクトトレンチを形成する構造の半導体製造装置におけるｎ型不純物領域を通る位置での断面図である。
【図４Ｂ】図４Ａに示す半導体製造装置におけるｎ型不純物領域を通らない位置での断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１６】
（第１実施形態）
第１実施形態について説明する。本実施形態では、ｎチャネルタイプのトレンチ型のＭＯＳＦＥＴが備えられた半導体装置について説明する。以下、図１、図２Ａ、図２Ｂに基づいて本実施形態にかかる半導体装置の構造について説明する。なお、これらの図に示すＭＯＳＦＥＴは、半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることで半導体装置が構成されているが、ここではＭＯＳＦＥＴのみ図示してある。なお、以下では、図１に示すように、ＭＯＳＦＥＴの幅方向をｘ方向、ｘ方向に対して交差するＭＯＳＦＥＴの奥行方向をｙ方向、ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりｘｙ平面に対する法線方向をｚ方向として説明する。
【００１７】
図１に示すように、本実施形態にかかる半導体装置は、シリコン等の半導体材料によって構成されたｎ＋型の半導体基板１を用いて形成されている。ｎ＋型の半導体基板１の表面上には、ｎ＋型の半導体基板１よりも不純物濃度が低濃度とされたｎ−型ドリフト層２が形成されている。ｎ＋型の半導体基板１は、不純物濃度が高濃度とされた高濃度層を構成するものであり、この半導体基板１とｎ−型ドリフト層２とにより、高濃度層とその一面側にそれよりも低不純物濃度とされたドリフト層とを備えた基板を構成している。
【００１８】
また、ｎ−型ドリフト層２の表層部の所望位置には、比較的不純物濃度が低く設定されたｐ型ボディ領域３が形成されている。ｐ型ボディ領域３は、例えばｎ−型ドリフト層２に対してｐ型不純物をイオン注入することなどによって形成され、チャネル領域を形成するチャネル層としても機能する。ｐ型ボディ領域３は、図１に示すように、後述する複数のトレンチゲート構造の間において、ｙ方向を長手方向として形成されている。
【００１９】
ｐ型ボディ領域３の表層部には、ｎ−型ドリフト層２よりも不純物濃度が高濃度とされたソース領域に相当するｎ型不純物領域４が備えられている。ｎ型不純物領域４は、図１に示すように、ｙ方向おいて分離された複数個が並べられた構成とされている。本実施形態では、ｙ方向に並べられたそれぞれのｎ型不純物領域４は、同じ大きさで、上面形状が長方形とされ、等間隔に配置されている。また、各ｎ型不純物領域４の間において、ｐ型ボディ領域３が露出した状態となっている。そして、ｐ型ボディ領域３にはボディコンタクトとなるｐ＋型コンタクト領域３ａが形成され、ｎ型不純物領域４にはソースコンタクトとなるｎ＋型コンタクト領域４ａが形成されている。
【００２０】
より詳しくは、ｎ型不純物領域４が形成されていない部分においては、各ｎ型不純物領域４の間に位置する各ｐ型ボディ領域３の表面は平面形状となっており、その平面におけるｘ方向の中央位置にｐ＋型コンタクト領域３ａが形成されている。つまり、各ｎ型不純物領域４の間に位置する各ｐ型ボディ領域３の表面とｐ＋型コンタクト領域３ａの表面とが同一平面となっている。そして、この部分については、後述するｎ＋型コンタクト領域４ａが形成されていないコンタクト構造とされている。
【００２１】
一方、各ｎ型不純物領域４は、ｘ方向の中央部においてコンタクトトレンチ４ｂが形成されており、このコンタクトトレンチ４ｂ内において露出するようにｎ＋型コンタクト領域４ａが形成されている。さらに、本実施形態の場合は、コンタクトトレンチ４ｂがｐ型ボディ領域３を露出させる深さまで形成されており、この露出させられたｐ型ボディ領域３の表面部にもｐ＋型コンタクト領域３ａが形成されている。
【００２２】
本実施形態の場合、ｐ＋型コンタクト領域３ａは、ｐ型ボディ領域３のうちｎ型不純物領域４の間に位置している部分の中央位置に形成されており、表面形状が長方形とされている。また、ｎ＋型コンタクト領域４ａは、各ｎ型不純物領域４の中央位置に形成されており、表面形状が長方形とされている。
【００２３】
また、ｎ−型ドリフト層２の表層部のうち各ｐ型ボディ領域３や各ｎ型不純物領域４の間には、一方向を長手方向とする複数本のゲートトレンチ５が形成されている。このゲートトレンチ５はトレンチゲート構造を形成するためのトレンチであり、本実施形態では、各ゲートトレンチ５が等間隔に並行に並べられることでストライプ状のレイアウトとされている。
【００２４】
ゲートトレンチ５は、ｐ型ボディ領域３よりも深い位置まで、つまり基板表面側からｎ型不純物領域４およびｐ型ボディ領域３を貫通してｎ−型ドリフト層２まで達する深さとされている。また、本実施形態では、ゲートトレンチ５は、底部に向かうほど徐々に幅が狭くなり、底部が丸まった形状とされている。
【００２５】
ゲートトレンチ５の内壁面は、絶縁膜６によって覆われている。絶縁膜６については、単独の膜で構成されていても良いが、本実施形態の場合は、ゲートトレンチ５のうちの下方部分を覆っているシールド絶縁膜６ａと上方部分を覆っているゲート絶縁膜６ｂとによって構成している。シールド絶縁膜６ａは、ゲートトレンチ５の底部から下方部分の側面を覆い、ゲート絶縁膜６ｂは、ゲートトレンチ５の上方部分の側面を覆っている。本実施形態では、シールド絶縁膜６ａをゲート絶縁膜６ｂよりも厚く形成してある。
【００２６】
また、ゲートトレンチ５内には、絶縁膜６を介してドープトＰｏｌｙ−Ｓｉによって構成されたシールド電極７およびゲート電極層８が積層されて二層構造となっている。シールド電極７は、ソース電位に固定されることで、ゲート−ドレイン間の容量を小さくし、縦型ＭＯＳＦＥＴの電気特性の向上を図るために形成されている。ゲート電極層８は、縦型ＭＯＳＦＥＴのスイッチング動作を行うもので、ゲート電圧印加時にゲートトレンチ５の側面のｐ型ボディ領域３にチャネル領域を形成する。
【００２７】
シールド電極７とゲート電極層８との間には中間絶縁膜９が形成されており、中間絶縁膜９によってシールド電極７とゲート電極層８とが絶縁されている。これらゲートトレンチ５、絶縁膜６、シールド電極７、ゲート電極層８および中間絶縁膜９によってトレンチゲート構造が構成されている。このトレンチゲート構造は、例えば図２Ａ、図２Ｂの紙面垂直方向を長手方向として、図２Ａ、図２Ｂの紙面左右方向に複数本が配列されることでストライプ状のレイアウトとされている。
【００２８】
さらに、図示していないが、ゲートトレンチ５の長手方向の両端部、具体的には図２Ａ、図２Ｂの紙面手前側および紙面向こう側の端部において、シールド電極７は、ゲート電極層８よりも外側まで延設されている。そして、それらの部分をシールドライナーとしてｐ型ボディ領域３やｎ型不純物領域４の表面側から露出させられている。
【００２９】
また、ゲート電極層８を覆うように酸化膜などで構成された層間絶縁膜１１が形成され、この層間絶縁膜１１の上にソース電極に相当する上部電極１０や図示しないゲート配線が形成されている。上部電極１０は、層間絶縁膜１１に形成されたコンタクトホール１１ａ内に埋込まれたタングステン（Ｗ）プラグなどの接続部１０ａを通じてｐ＋型コンタクト領域３ａやｎ＋型コンタクト領域４ａと接触させられている。これにより、上部電極１０がｎ型不純物領域４およびｐ型ボディ領域３に電気的に接続されている。ゲート配線も、層間絶縁膜１１に形成されたコンタクトホールを通じて、ゲート電極層８に電気的に接続されている。
【００３０】
さらに、ｎ＋型の半導体基板１のうちｎ−型ドリフト層２とは反対側の面にドレイン電極に相当する下部電極１２が形成されている。このような構成により、縦型ＭＯＳＦＥＴの基本構造が構成されている。そして、縦型ＭＯＳＦＥＴが複数セル集まって形成されることで、セル領域が構成されている。
【００３１】
以上のようにして、縦型ＭＯＳＦＥＴを有する半導体装置が構成されている。次に、本実施形態にかかる半導体装置の製造方法について説明する。ただし、本実施形態にかかる半導体装置のうち従来とは異なっている製造方法について説明し、従来と同様の部分については簡略化して説明を行う。
【００３２】
まず、半導体基板１を用意し、半導体基板１の表面上にｎ−型ドリフト層２をエピタキシャル成長させることで、高濃度層に相当する半導体基板１の一面側にｎ−型ドリフト層２が形成された基板を用意する。次に、ゲートトレンチ５の形成予定領域が開口する図示しないハードマスクを配置し、そのハードマスクを用いたエッチングによりゲートトレンチ５を形成する。続いて、ハードマスクを除去した後、熱酸化などによってゲートトレンチ５の内壁面を含めてｎ−型ドリフト層２の表面にシールド絶縁膜６ａを形成する。そして、シールド絶縁膜６ａの上にドープトポリシリコンを積んでからエッチバックし、ゲートトレンチ５の底部やゲートトレンチ５の端部にのみドープトポリシリコンを残すことでシールド電極７やシールドライナーを形成する。
【００３３】
さらに、シールド絶縁膜６ａのうちゲートトレンチ５の上部の側面上やｎ−型ドリフト層２の表面上に形成された部分をエッチングして除去する。そして、プラズマＣＶＤ（chemical vapor deposition）などで絶縁膜をデポジションすることでシールド電極７の上やゲートトレンチ５の上部の側面を覆ったのち、マスクを用いてシールド電極７やシールドライナーの上に形成された部分のみが残るようにエッチングする。これにより、中間絶縁膜９が形成される。
【００３４】
この後、熱酸化などによってゲートトレンチ５の上部の側面上などに絶縁膜を形成することで、ゲート絶縁膜６ｂが形成される。そして、再びドープトポリシリコンを積んでから、エッチバックすることでゲートトレンチ５内にゲート電極層８を形成する。これにより、トレンチゲート構造が形成される。
【００３５】
この後、ｐ型不純物をイオン注入することにより、ｐ型ボディ領域３を形成する。そして、ｎ型不純物領域４の形成予定領域が開口するマスクを配置したのち、ｎ型不純物をイオン注入することでｎ型不純物領域４を形成する。
【００３６】
続いて、ＣＶＤ等によって酸化膜などで構成される層間絶縁膜１１を形成したのち、平坦化研磨を行って層間絶縁膜１１の表面の平坦化を行う。そして、層間絶縁膜１１に対してコンタクトホール１１ａを形成する。
【００３７】
このとき、まずはｎ型不純物領域４に繋がるコンタクトホール１１ａが形成されるようにする。すなわち、層間絶縁膜１１をハードマスクで覆い、ホトエッチングによってハードマスクのうち、ｎ型不純物領域４におけるｘ方向の中央位置と対応する部分を開口させる。そして、ハードマスクをマスクとして用いたエッチングによって層間絶縁膜１１にコンタクトホール１１ａを形成する。これにより、ｎ型不純物領域４の表面の一部については露出させられ、ｐ型ボディ領域３の表面については層間絶縁膜１１で覆われたままの状態となる。なお、このときに形成しているｎ型不純物領域４に繋がるコンタクトホール１１ａが第１コンタクトホールに相当する。
【００３８】
さらに、ハードマスクを除去したのち、層間絶縁膜１１をマスクとしてｎ型不純物をイオン注入することで、ｎ型不純物領域４の表面部にｎ＋型コンタクト領域４ａを形成する。そして、層間絶縁膜１１をマスクとしてシリコンエッチングを行い、コンタクトホール１１ａと対応する位置、つまりｎ型不純物領域４におけるｘ方向の中央位置にコンタクトトレンチ４ｂを形成する。これにより、コンタクトトレンチ４ｂの側面においてｎ＋型コンタクト領域４ａが露出させられると共に、コンタクトトレンチ４ｂの底面においてｐ型ボディ領域３が露出させられる。
【００３９】
次に、再び層間絶縁膜１１をハードマスクで覆い、ホトエッチングによってハードマスクのうち、ｐ型ボディ領域３におけるｘ方向の中央位置と対応する部分を開口させる。これにより、ｐ型ボディ領域３の表面の一部については露出させられ、ｎ型不純物領域４の表面についてはハードマスクによって覆われたままの状態となる。そして、ハードマスクをマスクとして用いたエッチングによって層間絶縁膜１１に残りのコンタクトホール１１ａを形成する。このときに形成しているｐ型ボディ領域３に繋がるコンタクトホール１１ａが第２コンタクトホールに相当する。これにより、ｐ型ボディ領域３の表面が露出させられる。そして、ハードマスクを除去することで、層間絶縁膜１１やｎ型不純物領域４の表面と対応する位置に形成されたコンタクトホール１１ａも露出させ、この状態で層間絶縁膜１１をマスクとしてｐ型不純物のイオン注入を行う。これにより、各ｎ型不純物領域４の間に位置する各ｐ型ボディ領域３の表面、つまり平面形状となった部分と、コンタクトトレンチ４ｂの底部に位置する部分におけるｐ型ボディ領域３の表面に、ｐ＋型コンタクト領域３ａが形成される。
【００４０】
この後は、図示しないが、接続部１０ａの形成工程、上部電極１０およびゲートライナーの形成工程、下部電極１２の形成工程を行う。このようにして、本実施形態にかかる縦型ＭＯＳＦＥＴを有する半導体装置が完成する。
【００４１】
このように構成された半導体装置によれば、次のような効果を得ることができる。
【００４２】
まず、従来のトレンチ型のＭＯＳＦＥＴは、第１構造もしくは第２構造とされていた。具体的には、第１構造は、図３Ａおよび図３Ｂに示す構造である。すなわち、第１構造は、ｐ型ボディ領域３やｎ型不純物領域４の表面が平面形状とされ、その平面にｐ＋型コンタクト領域３ａやｎ＋型コンタクト領域４ａを形成した構造とされている。また、第２構造は、図４Ａおよび図４Ｂに示す構造である。すなわち、ｐ型ボディ領域３やｎ型不純物領域４の表面にコンタクトトレンチ３ｂ、４ｂを形成し、コンタクトトレンチ３ｂ、４ｂ内にｐ＋型コンタクト領域３ａやｎ＋型コンタクト領域４ａを形成した構造とされている。
【００４３】
これらは、コンタクトホール１１ａの形成後に、コンタクトトレンチ３ｂ、４ｂを形成するか否かをｐ型ボディ領域３側とｎ型不純物領域４側の両方で揃えていたためである。このため、アバランシェ耐量と短絡耐量のいずれかについては低下してしまうという課題があった。
【００４４】
これに対して、本実施形態の場合、ｎ型不純物領域４については、コンタクトトレンチ４ｂを通じてｎ＋型コンタクト領域４ａと上部電極１０とが電気的に接続させられるようにしている。このため、アバランシェ動作に入ったときに、アバランシェブレークダウンによって発生した正孔が上部電極１０に引き抜かれるときに、コンタクトトレンチ４ｂを通じた経路で引き抜かれる。したがって、ｐ型ボディ領域３での電圧の上昇を抑制でき、アバランシェ耐量の低下を抑制することが可能となる。
【００４５】
また、ｐ型ボディ領域３については、ｎ＋型コンタクト領域４ａが無い平面形状のｐ型ボディ領域３の表面にｐ＋型コンタクト領域３ａを形成し、このｐ＋型コンタクト領域３ａを通じて上部電極１０と電気的に接続させられるようにしている。このため、負荷短絡時には、ｎ型不純物領域４の間に位置しているｐ型ボディ領域３には電子の注入源となるｎ＋型コンタクト領域４ａが存在しておらず、飽和電流密度を抑制することが可能となる。したがって、短絡耐量の低下を抑制することも可能となる。
【００４６】
以上説明したように、本実施形態の半導体装置では、ｎ型不純物領域４についてはコンタクトトレンチ４ｂを形成し、ｐ型ボディ領域３については平面形状のままとして、上部電極１０と電気的な接続が行われるようにしている。これにより、アバランシェ耐量と短絡耐量の両方を得ることが可能な半導体装置とすることが可能となる。
【００４７】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００４８】
（１）例えば、上記実施形態では、半導体基板１によって高濃度の不純物領域を形成し、その上にｎ−型ドリフト層２をエピタキシャル成長させることで、高濃度層とｎ−型ドリフト層２とが形成された基板を構成している。これは、ドリフト層を挟んでｐ型ボディ領域３と反対側に高濃度層を構成する場合の一例を示したに過ぎず、ドリフト層を半導体基板によって構成し、その一面側にイオン注入等を行うことで高濃度層を形成するようにしても良い。
【００４９】
（２）また、上記実施形態では、複数個のトレンチゲート構造の間に配置されるｐ型ボディ領域３をｙ方向に沿って形成し、ｎ型不純物領域４がｙ方向において複数個に分断された構造としているが、これも一例を示したに過ぎない。すなわち、ｐ型ボディ領域３の一部の表面部にｎ型不純物領域４が形成された構造に対して本発明が適用される。その場合、ｐ型ボディ領域３のうちｎ型不純物領域４が形成されていない部分の表面が平面形状とされる。そして、ｎ型不純物領域４にｎ＋型コンタクト領域４ａが備えられ、ｐ型ボディ領域３のうちｎ型不純物領域４が形成されていない平面形状とされた部分にｐ＋型コンタクト領域３ａが備えられることで、それぞれが上部電極１０に接続されれば良い。
【００５０】
（３）また、上記実施形態では、ｐ型ボディ領域３におけるｘ方向の中央位置にｐ＋型コンタクト領域３ａを形成し、ｎ型不純物領域４におけるｘ方向の中央位置にｎ＋型コンタクト領域４ａを形成している。しかしながら、これは好ましい形態として記載したのであり、マスクずれ等の影響で配置場所がずれたりしても構わない。
【００５１】
（４）また、上記実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴを半導体スイッチング素子の一例として説明した。しかしながら、これは一例を示したに過ぎず、他の構造の半導体スイッチング素子、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴとしても良い。さらに、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴの場合、半導体基板１の導電型をｎ型からｐ型に変更する以外は、上記実施形態で説明した縦型ＭＯＳＦＥＴと同様である。さらに、上記各実施形態では、シールド電極７とゲート電極層８を積層した２層構造のトレンチゲート構造を備えたＭＯＳＦＥＴに対して本発明を適用しているが、ゲート電極層８の単層構造のものでも良い。
【００５２】
（５）さらに、上記実施形態では、ｐ型ボディ領域３のうちｎ型不純物領域４が形成されていない部分の表面が平面形状となるようにしている。これについても一例を示したに過ぎず、この位置にもコンタクトトレンチを形成しても良く、コンタクトトレンチの底面にｐ＋型コンタクト領域３ａを形成するようにしても良い。この場合にも、ｎ＋型コンタクト領域４ａを形成する際のイオン注入がｐ型ボディ領域３のうちｎ型不純物領域４が形成されていない部分に為されないように、マスクを配置してイオン注入の打ち分けを行えば良い。
【符号の説明】
【００５３】
３      ｐ型ボディ領域
３ａ    ｐ＋型コンタクト領域
４      ｎ型不純物領域
４ａ    ｎ＋型コンタクト領域
５      ゲートトレンチ
６      絶縁膜
７      シールド電極
８      ゲート電極層
１０    上部電極
１２    下部電極
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
2020113710.tif 000007
【図４Ａ】
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【図４Ｂ】
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