(57)【要約】【課題】従来技術として、抵抗と容量による充放電時間を利用した周波数回路があるが、検知する周波数を変更する場合に回路面積が大きく変化するという問題点がある。【解決手段】容量に定電流を流し、その充放電時間によって周波数を検知する回路を提案する。この回路においてはカレントミラー回路（Ｍ３、Ｍ４）のＭＯＳトランジスタの個数比を変えることで、容量に流す電流を操作できるため、検知周波数を変更できる。従来技術の回路と容量の面積を同一にした場合、抵抗と比べてＭＯＳトランジスタは小さい面積で製造することができるため、回路面積を小さくすることが可能となる。【選択図】図１
2020173098.tif 000002
【特許請求の範囲】
【請求項１】
定電流源と、
外部からのクロック信号に応じてオン状態およびオフ状態が切り替わるスイッチング素子と、
容量素子を有し、前記スイッチング素子が前記オン状態のときに前記定電流源により前記容量素子が充電され、前記スイッチング素子が前記オフ状態のときに前記容量素子が放電される充放電回路と
を備える周波数検知回路。
【請求項２】
カレントミラー回路
をさらに備え、
前記定電流源は、前記カレントミラー回路の入力側に接続され、前記入力側に定電流を供給し、
前記スイッチング素子は、前記カレントミラー回路の出力側に接続され、
前記充放電回路は、前記カレントミラー回路の出力側に接続された前記容量素子を有する
請求項１に記載の周波数検知回路。
【請求項３】
前記容量素子の充電電圧と、閾値電圧との比較結果を出力するコンパレータ
をさらに備える請求項１または２に記載の周波数検知回路。
【請求項４】
前記コンパレータは、前記閾値電圧として第１の閾値電圧と、前記第１の閾値電圧よりも高い値の第２の閾値電圧とを個別に設定できる構成を有し、前記充電電圧が前記第１の閾値電圧と前記第２の閾値電圧とで規定される電圧範囲にあるか否かを出力する
請求項３に記載の周波数検知回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量に定電流を流した充電電圧により周波数を判別する周波数検知回路に関する。
【背景技術】
【０００２】
一般的な電子回路は、基準となるクロックをもとに各機能が動作するようになっている。このクロックの周波数が許容範囲を逸脱する異常状態になった場合には、電子回路が誤動作するおそれがある。
【０００３】
クロックの周波数が異常状態になったことを検知する従来の周波数検知回路としては、クロックがハイ状態あるいはロー状態になるごとに容量の充放電を繰り返し、容量の充電電圧と閾値電圧とを比較することで、周波数が異常状態であるか否かを判別する構成を備えたものがある。このような構成では、抵抗と容量を変更して抵抗値と容量値を所望の値にし、放電時間を調整することで、異なる範囲の周波数を検知することが可能である（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２００５／０８５８８２号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術には、以下のような課題がある。
より低い周波数の異常状態を検知する場合には、従来の周波数検知回路では、より大きな抵抗値、あるいはより大きな容量値が必要となる。この結果、回路面積へ与える影響が大きいという問題点がある。換言すると、従来の周波数検知回路は、異常状態を検知すべき周波数が低くなればなるほど、ＩＣ化する際の回路面積が抑制できないという課題があった。
【０００６】
本発明は、前記のような課題を解決するためになされたものであり、従来と比較して、回路規模を抑えながら、異常状態を検知すべき周波数をより広く変更することが可能な周波数検知回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る周波数検知回路は、定電流源と、外部からのクロック信号に応じてオン状態およびオフ状態が切り替わるスイッチング素子と、容量素子を有し、スイッチング素子がオン状態のときに定電流源により容量素子が充電され、スイッチング素子がオフ状態のときに容量素子が放電される充放電回路とを備えるものである。
【発明の効果】
【０００８】
本発明によれば、容量に定電流を流し、その充放電時間によって周波数を検知する構成を採用することにより、従来と比較して、回路規模を抑えながら、異常状態を検知すべき周波数をより広く変更することが可能な周波数検知回路を得ることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１における周波数検知回路の回路構成を示した図である。
【図２】本発明の実施の形態１における周波数検知回路の第１の動作例を示したタイミングチャートであり、高周波数側における異常検知時のタイミングチャートである。
【図３】本発明の実施の形態１における周波数検知回路の第２の動作例を示したタイミングチャートであり、低周波数側における異常検知時のタイミングチャートである。
【図４】本発明の実施の形態２における周波数検知回路の回路構成を示した図である。
【図５】本発明の実施の形態２における周波数検知回路の第１の動作例を示したタイミングチャートであり、高周波数側における異常検知時のタイミングチャートである。
【図６】本発明の実施の形態２における周波数検知回路の第２の動作例を示したタイミングチャートであり、低周波数側における異常検知時のタイミングチャートである。
【図７】本発明の実施の形態３における周波数検知回路の回路構成を示した図である。
【図８】本発明の実施の形態３における周波数検知回路の第１の動作例を示したタイミングチャートであり、高周波数側における異常検知時のタイミングチャートである。
【図９】本発明の実施の形態３における周波数検知回路の第２の動作例を示したタイミングチャートであり、低周波数側における異常検知時のタイミングチャートである。
【発明を実施するための形態】
【００１０】
以下、本発明の周波数検知回路の好適な実施の形態につき、図面を用いて説明する。
【００１１】
実施の形態１．
図１は、本発明の実施の形態１における周波数検知回路の回路構成を示した図である。図１に示した周波数検知回路は、４つのＭＯＳトランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｔｒａｎｓｉｓｔｏｒ：金属酸化膜半導体トランジスタ）Ｍ１〜Ｍ４、定電流源Ｉｒｅｆ、容量素子Ｃ１、およびインバータＩＮＶを備えて構成されている。４つのＭＯＳトランジスタＭ１〜Ｍ４は、オン状態とオフ状態とが切り替わるスイッチング素子として機能する。
【００１２】
周波数の検知対象であるクロック信号ＣＬＫが、外部から入力端子ＩＮを介して周波数検知回路に入力される。ＭＯＳトランジスタＭ３およびＭＯＳトランジスタＭ４は、カレントミラー回路として構成されている。カレントミラー回路の入力側には、ＭＯＳトランジスタＭ３に定電流を供給するための定電流源Ｉｒｅｆが接続されている。すなわち、カレントミラー回路の入力側では、電源ＶＤＤとグランドＧＮＤとの間に、ＭＯＳトランジスタＭ３と定電流源Ｉｒｅｆとが直列に接続されている。
【００１３】
一方、カレントミラー回路の出力側では、電源ＶＤＤとグランドＧＮＤとの間に、ＭＯＳトランジスタＭ４と、ＭＯＳトランジスタＭ２と、容量素子Ｃ１とが直列に接続されている。また、容量素子Ｃ１と並列に、ＭＯＳトランジスタＭ１が接続されている。
【００１４】
クロック信号ＣＬＫは、入力端子ＩＮを介して、ＭＯＳトランジスタＭ１、およびＭＯＳトランジスタＭ２に供給される。図１に示すように、ＭＯＳトランジスタＭ１、およびＭＯＳトランジスタＭ２は、クロック信号ＣＬＫのハイレベルまたはローレベルに応じて、互いに排他的にオン状態またはオフ状態にスイッチング動作する。ここで、ハイレベルとは電源ＶＤＤの電圧レベルに相当し、ローレベルは、グランドＧＮＤの電圧レベルに相当する。
【００１５】
従って、ＭＯＳトランジスタＭ２がオン状態のときには、ＭＯＳトランジスタＭ１がオフ状態となり、カレントミラー回路の出力側に接続されている容量素子Ｃ１が充電される。一方、ＭＯＳトランジスタＭ２がオフ状態のときには、ＭＯＳトランジスタＭ１がオン状態となり、カレントミラー回路の出力側に接続されている容量素子Ｃ１が放電される。すなわち、ＭＯＳトランジスタＭ１と容量素子Ｃ１とで充放電回路が構成されている。
【００１６】
ＭＯＳトランジスタＭ２と容量素子Ｃ１との接続点の電圧は、容量素子Ｃ１の充電電圧Ｖｃａｐとなる。図１では、ＭＯＳトランジスタＭ２と容量素子Ｃ１との接続点は、インバータＩＮＶを介して出力端子ＯＵＴに接続されている。従って、出力端子ＯＵＴからは、容量素子Ｃ１の充電電圧Ｖｃａｐが、ある閾値電圧Ｖｒｅｆを超えた場合にハイレベルとなる信号が出力される。
【００１７】
カレントミラー回路は、入力側のＭＯＳトランジスタＭ３と、出力側のＭＯＳトランジスタＭ４との個数の比によって、出力側の電流値を調整することができる。例えば、個数の比がＭ３：Ｍ４＝１：１である場合には、入力側の電流値と同じ値を出力側の電流値として得ることができる。また、個数の比がＭ３：Ｍ４＝１：２である場合には、入力側の電流値の２倍の値を出力側の電流値として得ることができる。また、個数の比がＭ３：Ｍ４＝２：１である場合には、入力側の電流値の１／２の値を出力側の電流値として得ることができる。
【００１８】
さらに、容量素子Ｃ１の充電電圧Ｖｃａｐは、カレントミラー回路の出力側に流れる定電流により、時間経過に比例して上昇していく。従って、容量素子Ｃ１の充電電圧Ｖｃａｐの大きさには、クロック信号ＣＬＫの周波数が反映されることとなる。この結果、出力端子ＯＵＴをモニタし、充電電圧Ｖｃａｐが閾値電圧Ｖｒｅｆを超えるか否かをチェックすることで、クロック信号ＣＬＫの周波数がある周波数以上であるか否かを容易に識別することができる。
【００１９】
図２は、本発明の実施の形態１における周波数検知回路の第１の動作例を示したタイミングチャートであり、高周波数側における異常検知時のタイミングチャートである。具体的には、図２では、クロック信号ＣＬＫ、容量素子Ｃ１の充電電圧Ｖｃａｐ、および出力端子ＯＵＴの時間経過に伴う電圧波形を示している。充電電圧Ｖｃａｐの波形に対する閾値電圧Ｖｒｅｆが、点線として示されている。
【００２０】
クロック信号ＣＬＫがハイレベルのときには、容量素子Ｃ１が充電され、充電電圧Ｖｃａｐは、時間経過に比例して上昇する。また、クロック信号ＣＬＫがローレベルのときには、容量素子Ｃ１が放電され、充電電圧Ｖｃａｐは、ゼロとなる。
【００２１】
出力端子ＯＵＴには、充電電圧Ｖｃａｐが閾値電圧Ｖｒｅｆ以上となった場合にハイ状態となる信号が出力される。従って、クロック信号ＣＬＫのハイ状態の期間が短い場合には、出力端子ＯＵＴがハイ状態にならないことで、周波数異常が検知される。
【００２２】
図３は、本発明の実施の形態１における周波数検知回路の第２の動作例を示したタイミングチャートであり、低周波数側における異常検知時のタイミングチャートである。基本的な動作は、図２の場合と同様である。図３の場合には、クロック信号ＣＬＫのハイ状態の期間が長い場合に、出力端子ＯＵＴがハイ状態となることで、周波数異常が検知される。
【００２３】
次に、抵抗と容量を用いた従来の周波数検知回路に対して、カレントミラー回路を用いた本実施の形態１に係る周波数検知回路のメリットについて説明する。従来の周波数検知回路において、容量Ｃと抵抗Ｒとで決まる時定数により、電圧ＶＤＤから時間ｔにわたり放電した場合の電圧Ｖｔは、下式（１）で表される。
Ｖｔ＝ＶＤＤ×ｅｘｐ（−ｔ／ＲＣ）                        （１）
【００２４】
クロック信号ＣＬＫの周波数がＦｉｎである場合、放電時間は、下式（２）となる。
１／（２×Ｆｉｎ）                                        （２）
【００２５】
検出電圧をＶｄｅｔとすると、上式（１）、（２）から下式（３）が得られる。
Ｖｄｅｔ＝ＶＤＤ×ｅｘｐ｛−１／（２×Ｆｉｎ×ＲＣ）｝    （３）
【００２６】
従って、上式（３）から、ＲＣは、下式（４）となる。
ＲＣ＝１／｛２×Ｆｉｎ×ｌｎ（ＶＤＤ／Ｖｄｅｔ）｝        （４）
【００２７】
ここで、ＶＤＤ＝５（Ｖ）、Ｖｄｅｔ＝２．５（Ｖ）、Ｆｉｎ＝１（ＭＨｚ）とすると、上式（４）から、ＲＣ＝７．２×１０−７となる。従って、１ＭＨｚのクロック信号ＣＬＫの周波数異常を検知するためには、例えば、Ｃ＝５（ｐＦ）とした場合には、Ｒ＝１４４（ｋΩ）としてＣＲの値を設計することができる。
【００２８】
また、ＶＤＤ＝５（Ｖ）、Ｖｄｅｔ＝２．５（Ｖ）、Ｆｉｎ＝１００（ｋＨｚ）とすると、上式（４）から、ＲＣ＝７．２×１０−６となる。従って、１００ｋＨｚのクロック信号ＣＬＫの周波数異常を検知するためには、例えば、Ｃ＝５（ｐＦ）とした場合には、Ｒ＝１．４４（ＭΩ）としてＣＲの値を設計することができる。
【００２９】
このように、クロック周波数が１ＭＨｚのときと１００ｋＨｚのときとの比較から明らかなように、従来の周波数検知回路では、異常状態を検知すべき周波数が低くなればなるほど、ＲＣの値を大きくする必要がある。従って、ＩＣ化する際の回路面積が抑制できない問題が生じる。
【００３０】
これに対して、本実施の形態１に係る周波数検知回路に関する回路設計について説明する。図１に示した本実施の形態１に係る周波数検知回路において、容量素子Ｃ１に電流ｉが時間ｔの間流れた場合の充電電圧Ｖｃａｐは、下式（５）となる。
Ｖ＝（ｉ／ｃ１）×ｔ                                        （５）
【００３１】
カレントミラー回路の入力側のＭＯＳトランジスタＭ３の個数をＡ、カレントミラー回路の出力側のＭＯＳトランジスタＭ４の個数をＢとする。この場合、ＭＯＳトランジスタＭ４に流れる電流ＩＭ４は、下式（５）となる。
ＩＭ４＝（Ｂ／Ａ）×Ｉｒｅｆ                                （６）
【００３２】
クロック信号ＣＬＫの周波数がＦｉｎである場合、放電時間は、上式（２）となる。従って、検出電圧をＶｄｅｔとすると、上式（６）、（２）から下式（７）が得られる。
Ｖｄｅｔ＝｛（Ａ／Ｂ）×Ｉｒｅｆ｝／（２×Ｆｉｎ×Ｃ１）  （７）
【００３３】
従って、上式（７）から、（Ａ／Ｂ）／Ｃ１は、下式（８）となる。
（Ａ／Ｂ）／Ｃ１＝２（Ｆｉｎ×Ｖｄｅｔ）／Ｉｒｅｆ          （８）
【００３４】
ここで、Ｉｒｅｆ＝１０（μＡ）、Ｖｄｅｔ＝２．５（Ｖ）、Ｆｉｎ＝１（ＭＨｚ）とすると、上式（８）から、（Ａ／Ｂ）／Ｃ１＝５．０×１０１１となる。従って、１ＭＨｚのクロック信号ＣＬＫの周波数異常を検知するためには、例えば、Ｃ＝５（ｐＦ）とした場合には、Ａ／Ｂ＝５／２としてＡ、Ｂの値を設計することとなる。
【００３５】
また、Ｉｒｅｆ＝１０（μＡ）、Ｖｄｅｔ＝２．５（Ｖ）、Ｆｉｎ＝１００（ｋＨｚ）とすると、上式（８）から、（Ａ／Ｂ）／Ｃ１＝５．０×１０１０となる。従って、１００ｋＨｚのクロック信号ＣＬＫの周波数異常を検知するためには、例えば、Ｃ＝５（ｐＦ）とした場合には、Ａ／Ｂ＝２５としてＡ、Ｂの値を設計することとなる。
【００３６】
このように、本実施の形態１に係る周波数検知回路では、異常状態を検知すべき周波数が低くなった場合であっても、カレントミラー回路の入力側のＭＯＳトランジスタＭ３の個数Ａ、およびカレントミラー回路の出力側のＭＯＳトランジスタＭ４の個数Ｂを適切な値に設計することで対応可能である。
【００３７】
ここで、ＭＯＳ製造プロセスは、微細化が進んでおり、ＭＯＳトランジスタは、ゲート長が数十〜数百ｎｍで製造することが可能である。一方、抵抗は、面積当たりの抵抗値が材質によって決定するため、微細化が進まず、ＭＯＳトランジスタと比較して専有面積が大きい。従って、金属酸化膜半導体を利用した集積回路であるＭＯＳトランジスタの回路面積は、抵抗Ｒの回路面積よりも小さくて済む。この結果、従来と比較して、回路規模を抑えながら、異常状態を検知すべき周波数をより広く変更することが可能な周波数検知回路を実現できる。
【００３８】
さらに、本実施の形態１に係る周波数検知回路では、定電流源に従って時間経過に比例して上昇する充電電圧Ｖｃａｐを閾値電圧Ｖｒｅｆと比較することで、周波数異常を検知している。従って、ＲＣの時定数によって一次遅れ波形として変化する信号を用いる従来の周波数検知回路と比較して、本実施の形態１に係る周波数検知回路は、異常検知精度の高精度化を実現できる。
【００３９】
実施の形態２．
先の実施の形態１では、インバータＩＮＶを用いて出力端子ＯＵＴに検知結果を出力する回路について説明した。これに対して、本実施の形態２では、インバータＩＮＶの代わりに、コンパレータＣＭＰを用いる場合について説明する。
【００４０】
図４は、本発明の実施の形態２における周波数検知回路の回路構成を示した図である。図４に示した本実施の形態２に係る周波数検知回路は、図１の構成と比較すると、インバータＩＮＶの代わりに、ＭＯＳトランジスタＭ５、抵抗Ｒ１、およびコンパレータＣＭＰを備えている点が異なっている。そこで、これらの相違点を中心に、以下に説明する。
【００４１】
図４の回路では、カレントミラー回路の出力側に、ＭＯＳトランジスタＭ４と並列のＭＯＳトランジスタＭ５が接続されている。そして、電源ＶＤＤとグランドＧＮＤとの間に、ＭＯＳトランジスタＭ５と抵抗Ｒ１が直列に接続されている。ＭＯＳトランジスタＭ５と抵抗Ｒ１との接続点の電圧は、閾値電圧Ｖｒｅｆとなる。このような回路構成により、ＭＯＳトランジスタＭ５の個数、および抵抗Ｒ１の抵抗値を適切な値に設計することで、所望の閾値電圧Ｖｒｅｆを設定することができる。
【００４２】
コンパレータＣＭＰには、充電電圧Ｖｃａｐと閾値電圧Ｖｒｅｆとが入力される。そして、コンパレータＣＭＰは、充電電圧Ｖｃａｐと閾値電圧Ｖｒｅｆとの比較結果として、充電電圧Ｖｃａｐが閾値電圧Ｖｒｅｆを超えた場合にハイレベルとなる信号を出力する。
【００４３】
図５は、本発明の実施の形態２における周波数検知回路の第１の動作例を示したタイミングチャートであり、高周波数側における異常検知時のタイミングチャートである。図５における各波形は、先の図２と同等であり、詳細な説明は省略する。また、図６は、本発明の実施の形態２における周波数検知回路の第２の動作例を示したタイミングチャートであり、低周波数側における異常検知時のタイミングチャートである。図６における各波形は、先の図３と同等であり、詳細な説明は省略する。
【００４４】
本実施の形態２に係る周波数検知回路によれば、先の実施の形態１におけるインバータＩＮＶの代わりに、ＭＯＳトランジスタＭ５、抵抗Ｒ１、およびコンパレータＣＭＰから構成された回路を備えている。この結果、先の実施の形態１の効果に加え、閾値電圧を容易に、かつ高精度に設定することができ、より広い範囲の周波数に対する異常検知を容易に実現できる。
【００４５】
実施の形態３．
先の実施の形態２では、１つのコンパレータＣＭＰを用い、充電電圧Ｖｃａｐと１つの閾値電圧Ｖｒｅｆとの比較を行う場合について説明した。これに対して、本実施の形態３では、２つのコンパレータＣＭＰ１、ＣＭＰ２を用い、充電電圧Ｖｃａｐに対して２つの閾値電圧Ｖｒｅｆ１、Ｖｒｅｆ２での比較を個別に行う場合について説明する。ここで、閾値電圧Ｖｒｅｆ１は、第１の閾値電圧に相当し、Ｖｒｅｆ２は、閾値電圧Ｖｒｅｆ１よりも大きな値として設定された第２の閾値電圧に相当する。
【００４６】
図７は、本発明の実施の形態３における周波数検知回路の回路構成を示した図である。図７に示した本実施の形態３に係る周波数検知回路は、図４の構成と比較すると、ＭＯＳトランジスタＭ６、抵抗Ｒ２、コンパレータＣＭＰ２、および論理回路ＬＣをさらに備えている点が異なっている。そこで、これらの相違点を中心に、以下に説明する。
【００４７】
図７の回路では、カレントミラー回路の出力側に、ＭＯＳトランジスタＭ４と並列のＭＯＳトランジスタＭ５およびＭＯＳトランジスタＭ６が接続されている。そして、電源ＶＤＤとグランドＧＮＤとの間に、ＭＯＳトランジスタＭ６と抵抗Ｒ２が直列に接続されている。ＭＯＳトランジスタＭ６と抵抗Ｒ２との接続点の電圧は、閾値電圧Ｖｒｅｆ２となる。
【００４８】
なお、先の図４におけるコンパレータＣＭＰは、図７においてはコンパレータＣＭＰ１として記載されている。また、先の図４における閾値電圧Ｖｒｅｆは、図７においては閾値電圧Ｖｒｅｆ１として記載されている。
【００４９】
このような回路構成により、ＭＯＳトランジスタＭ５の個数、および抵抗Ｒ１の抵抗値を適切な値に設計することで、所望の閾値電圧Ｖｒｅｆ１を設定することができる。さらに、ＭＯＳトランジスタＭ６の個数、および抵抗Ｒ２の抵抗値を適切な値に設計することで、所望の閾値電圧Ｖｒｅｆ２を設定することができる。すなわち、本実施の形態３に係る周波数検知回路ｄは、閾値電圧Ｖｒｅｆ１と閾値電圧Ｖｒｅｆ２とを個別に所望の値として設定できる。
【００５０】
コンパレータＣＭＰ１には、充電電圧Ｖｃａｐと閾値電圧Ｖｒｅｆ１とが入力される。そして、コンパレータＣＭＰ１は、充電電圧Ｖｃａｐが閾値電圧Ｖｒｅｆ１を超えた場合にハイレベルとなる信号を出力する。
【００５１】
また、コンパレータＣＭＰ２には、充電電圧Ｖｃａｐと閾値電圧Ｖｒｅｆ２とが入力される。そして、コンパレータＣＭＰ２は、充電電圧Ｖｃａｐが閾値電圧Ｖｒｅｆ２を超えた場合にハイレベルとなる信号を出力する。
【００５２】
論理回路ＬＣには、コンパレータＣＭＰ１およびコンパレータＣＭＰ２のそれぞれの出力信号が入力される。そして、論理回路ＬＣは、コンパレータＣＭＰ１およびコンパレータＣＭＰ２のそれぞれの出力信号に基づいて、クロック信号ＣＬＫの立ち下がりの時点で、充電電圧Ｖｃａｐが閾値電圧Ｖｒｅｆ１と閾値電圧Ｖｒｅｆとの間の範囲内にない場合に、周波数異常を示すハイレベルの信号を出力する。
【００５３】
図８は、本発明の実施の形態３における周波数検知回路の第１の動作例を示したタイミングチャートであり、高周波数側における異常検知時のタイミングチャートである。具体的には、図８では、クロック信号ＣＬＫ、容量素子Ｃ１の充電電圧Ｖｃａｐ、コンパレータＣＭＰ１の出力ＯＵＴ１、コンパレータＣＭＰ２の出力ＯＵＴ２、および出力端子ＯＵＴの時間経過に伴う電圧波形を示している。充電電圧Ｖｃａｐの波形に対する閾値電圧Ｖｒｅｆ１およびＶｒｅｆ２が、点線として示されている。
【００５４】
クロック信号ＣＬＫがハイレベルのときには、容量素子Ｃ１が充電され、充電電圧Ｖｃａｐは、時間経過に比例して上昇する。また、クロック信号ＣＬＫがローレベルのときには、容量素子Ｃ１が放電され、充電電圧Ｖｃａｐは、ゼロとなる。
【００５５】
充電電圧Ｖｃａｐが閾値電圧Ｖｒｅｆ１に達しない場合、または充電電圧Ｖｃａｐが閾値電圧Ｖｒｅｆ２を超えた場合にハイ状態となる信号が論理回路ＬＣにより生成され、出力端子ＯＵＴを介して出力される。従って、クロック信号ＣＬＫのハイ状態の期間が、閾値電圧Ｖｒｅｆ１以上、閾値電圧Ｖｒｅｆ２以下の範囲として規定される所望の周波数範囲を逸脱している場合には、出力端子ＯＵＴがハイ状態になることで、周波数異常が検知される。
【００５６】
図８では、クロック信号ＣＬＫのハイ状態の期間が短いため、充電電圧Ｖｃａｐが閾値電圧Ｖｒｅｆ１に達しないことで、出力端子ＯＵＴがハイ状態になり、周波数異常が検知された場合を例示している。
【００５７】
図９は、本発明の実施の形態３における周波数検知回路の第２の動作例を示したタイミングチャートであり、低周波数側における異常検知時のタイミングチャートである。基本的な動作は、図８の場合と同様である。図９では、クロック信号ＣＬＫのハイ状態の期間が長いため、充電電圧Ｖｃａｐが閾値電圧Ｖｒｅｆ２を超えたことで、出力端子ＯＵＴがハイ状態になり、周波数異常が検知された場合を例示している。
【００５８】
本実施の形態３に係る周波数検知回路によれば、２つのコンパレータＣＭＰ１、ＣＭＰ２を用いて、クロック信号ＣＬＫが立ち下がる直前の充電電圧Ｖｃａｐが、閾値電圧Ｖｒｅｆ１と閾値電圧Ｖｒｅｆ２で規定される電圧範囲内に存在するか否かを判断できる構成を備えている。この結果、先の実施の形態２の効果に加え、クロック周波数が、一定の周波数範囲に含まれているか否かを容易に検知できる周波数検知回路を容易に実現できる。
【符号の説明】
【００５９】
Ｍ１〜Ｍ６  ＭＯＳトランジスタ（金属酸化膜半導体トランジスタ）、Ｃ１  容量素子、Ｉｒｅｆ  定電流源、ＩＮＶ  インバータ、ＣＭＰ、ＣＭＰ１、ＣＭＰ２  コンパレータ、ＬＣ  論理回路、Ｒ１、Ｒ２  抵抗。
【図１】
2020173098.tif 000003
【図２】
2020173098.tif 000004
【図３】
2020173098.tif 000005
【図４】
2020173098.tif 000006
【図５】
2020173098.tif 000007
【図６】
2020173098.tif 000008
【図７】
2020173098.tif 000009
【図８】
2020173098.tif 000010
【図９】
2020173098.tif 000011