(57)【要約】【課題】製造時における歩留りを向上させることを目的とする。【解決手段】半導体基板と、前記半導体基板の上方に設けられ、物理量に応じた信号を出力する検出部と、前記半導体基板にＭＯＳトランジスタにより構成された静電気放電保護回路と、前記半導体基板上に、前記静電気放電保護回路に含まれるゲート電極と同一の材料により形成されたダミーパターンと、を有する検出装置。【選択図】図１２
2020085503.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に設けられ、物理量に応じた信号を出力する検出部と、
前記半導体基板にＭＯＳトランジスタにより構成された静電気放電保護回路と、
前記半導体基板上に、前記静電気放電保護回路に含まれるゲート電極と同一の材料により形成されたダミーパターンと、
を有する検出装置。
【請求項２】
前記半導体基板上における前記ゲート電極及び前記ダミーパターンの配列密度は１０％以上である請求項１に記載の検出装置。
【請求項３】
前記ダミーパターンは、前記検出部、前記検出部に接続された信号線、及び前記静電気放電保護回路以外の領域に配置されている請求項１又は２に記載の検出装置。
【請求項４】
前記ゲート電極及び前記ダミーパターンは、多結晶シリコンにより形成されている請求項１ないし３いずれか１項に記載の検出装置。
【請求項５】
前記ダミーパターンは、矩形状の構成要素が複数配列されてなる請求項１ないし４いずれか１項に記載の検出装置。
【請求項６】
前記検出部は、一対の電極間に感湿膜が配置された湿度検出用キャパシタを有し、湿度に応じた信号を出力する請求項１ないし５いずれか１項に記載の検出装置。
【請求項７】
前記湿度検出用キャパシタは、
前記半導体基板の上方に形成された下部電極と、
前記感湿膜上に形成された上部電極と、
前記下部電極と前記上部電極との間に配置された前記感湿膜と、
を有する請求項６に記載の検出装置。
【請求項８】
前記検出部は、
前記下部電極と、
前記半導体基板と前記下部電極との間に配置された参照電極と、
前記参照電極と前記下部電極との間に配置された絶縁膜と、
により構成された参照用キャパシタを有する請求項７に記載の検出装置。
【請求項９】
前記感湿膜は、ポリイミドにより形成されている請求項６ないし８いずれか１項に記載の検出装置。
【請求項１０】
前記半導体基板と前記検出部とを含む第１半導体チップと、
前記検出部を駆動する駆動部と、前記検出部から出力される電荷を電圧に変換する電荷電圧変換部とを含む第２半導体チップと、
を有し、
前記第１半導体チップは、前記第２半導体チップ上に積層されている請求項１ないし９いずれか１項に記載の検出装置。
【請求項１１】
前記駆動部は、交流の駆動信号を前記検出部に印加する請求項１０に記載の検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、湿度検出装置等の検出装置に関する。
【背景技術】
【０００２】
検出装置として、例えば湿度検出装置には、吸収した水分量に応じて誘電率が変化する高分子材料で形成された感湿膜を誘電体として用いた静電容量式のものがある。この静電容量式の湿度検出装置では、感湿膜が電極間に配置され、この電極間の静電容量を測定することにより湿度（相対湿度）が求められる（例えば、特許文献１参照）。
【０００３】
静電容量式の湿度検出装置の電極構造として、櫛歯型や平行平板型が知られている。櫛歯型とは、対向する一対の櫛歯状電極を同一平面上に設け、当該一対の櫛歯状電極上に感湿膜を設けた構造である。平行平板型とは、基板上に形成された下部電極と、当該下部電極上に対向して設けられた上部電極との間に感湿膜を設けた構造である。
【０００４】
この感湿膜の材料として、一般的にポリイミドが用いられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第５５４７２９６号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
静電容量式の湿度検出装置の電極間距離は、例えば０．２μｍ〜２μｍと小さく、感湿膜は薄膜であるので、静電気による静電破壊が問題となる。湿度検出装置は、例えば、センサチップを他の基板等に実装することにより製造されるので、センサチップは、ウェハ上で素子構造が形成されてから実装が終了するまでの間は、静電破壊のリスクに晒されている。このため、製造時に、製造装置などで生じた静電気が印加されることにより静電破壊が生じ、歩留りが低下することが懸念される。
【０００７】
本発明は、製造時における歩留りを向上させることを目的とする。
【課題を解決するための手段】
【０００８】
開示の技術は、半導体基板と、前記半導体基板の上方に設けられ、物理量に応じた信号を出力する検出部と、前記半導体基板にＭＯＳトランジスタにより構成された静電気放電保護回路と、前記半導体基板上に、前記静電気放電保護回路に含まれるゲート電極と同一の材料により形成されたダミーパターンと、を有する検出装置である。
【発明の効果】
【０００９】
本発明によれば、製造時における歩留りを向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る湿度検出装置の概略構成を例示する図である。
【図２】図１中のＡ−Ａ線に沿う断面を概略的に示す断面図である。
【図３】モールド樹脂を除去した状態における湿度検出装置の平面図である。
【図４】センサチップの構成を示す概略平面図である。
【図５】ＥＳＤ保護回路の構成を例示する回路図である。
【図６】ＥＳＤ保護回路を構成するＮＭＯＳトランジスタの層構造を例示する図である。
【図７】湿度検出部の構成を例示する回路図である。
【図８】温度検出部の構成を例示する回路図である。
【図９】センサチップの素子構造を説明するための概略断面図である。
【図１０】下部電極及び上部電極の形状を例示する平面図である
【図１１】加熱部を構成するｎ型拡散層の形状を例示する平面図である。
【図１２】センサチップ上におけるダミーパターンの形成領域を例示する図である。
【図１３】ダミーパターンの構成要素を例示する図である。
【図１４】配線下におけるダミーパターンの配置箇所を説明する概略断面図である。
【図１５】ゲート電極及びダミーパターンのみを示した図である。
【図１６】ＡＳＩＣチップの構成を例示するブロック図である。
【図１７】湿度計測処理部の構成を例示する図である。
【図１８】測定シーケンスを説明するタイミングチャートである。
【図１９】ＥＳＤ保護回路の変形例を示す回路図である。
【図２０】ＥＳＤ保護回路の変形例に係る層構造を例示する図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して発明を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。なお、本開示において、単に湿度と記載されている場合における湿度は、相対湿度を意味する。
【００１２】
［概略構成］
本発明の一実施形態に係る湿度検出装置１０の構成について説明する。
【００１３】
図１は、本発明の一実施形態に係る湿度検出装置１０の概略構成を例示する図である。図１（Ａ）は、湿度検出装置１０を上方から見た平面図である。図１（Ｂ）は、湿度検出装置１０を下方から見た下面図である。図１（Ｃ）は、湿度検出装置１０を横方向から見た側面図である。また、図２は、図１（Ａ）中のＡ−Ａ線に沿う断面を概略的に示す断面図である。
【００１４】
湿度検出装置１０は、平面形状がほぼ矩形状であって、対向する２組の二辺の一方がＸ方向に平行であって、他方がＹ方向に平行である。Ｘ方向とＹ方向とは互いに直交する。また、湿度検出装置１０は、Ｘ方向及びＹ方向に直交するＺ方向に厚みを有する。なお、湿度検出装置１０の平面形状は、矩形状に限られず、円形、楕円、多角形等であってもよい。
【００１５】
湿度検出装置１０は、第１半導体チップとしてのセンサチップ２０と、第２半導体チップとしてのＡＳＩＣ（Application Specific Integrated Circuit）チップ３０と、封止部材としてのモールド樹脂４０と、複数のリード端子４１とを有する。
【００１６】
センサチップ２０は、ＡＳＩＣチップ３０上に第１ＤＡＦ（Die Attach Film）４２を介して積層されている。すなわち、センサチップ２０とＡＳＩＣチップ３０とは、スタック構造となっている。
【００１７】
センサチップ２０とＡＳＩＣチップ３０とは、複数の第１ボンディングワイヤ４３により電気的に接続されている。ＡＳＩＣチップ３０と複数のリード端子４１とは、複数の第２ボンディングワイヤ４４により電気的に接続されている。
【００１８】
このように積層化されたセンサチップ２０及びＡＳＩＣチップ３０、複数の第１ボンディングワイヤ４３、複数の第２ボンディングワイヤ４４、及び複数のリード端子４１は、モールド樹脂４０により封止されてパッケージ化されている。このパッケージ方式は、ＰＬＰ（Plating Lead Package）方式と呼ばれるものである。
【００１９】
ＡＳＩＣチップ３０の下面には、詳しくは後述するが、ＰＬＰ方式によりパッケージ化する際に使用された第２ＤＡＦ４５が残存している。第２ＤＡＦ４５は、ＡＳＩＣチップ３０の下面を絶縁する役割を有する。湿度検出装置１０の下面には、第２ＤＡＦ４５と、複数のリード端子４１とが露出している。
【００２０】
各リード端子４１は、ニッケルや銅により形成されている。第１ＤＡＦ４２及び第２ＤＡＦ４５は、それぞれ樹脂とシリカなどの混合物からなる絶縁材料で形成されている。モールド樹脂４０は、カーボンブラックやシリカなどの混合物を含むエポキシ樹脂等の遮光性を有する黒色系の樹脂である。
【００２１】
湿度検出装置１０の上面側には、センサチップ２０の一部をモールド樹脂４０から露出させる開口部５０が形成されている。この開口部５０は、例えば、壁部がテーパ状であって、開口面積が下方に向かうにつれて小さくなる。この開口部５０のうち、実際にセンサチップ２０を露出させる最下端の部分を有効開口部５１という。
【００２２】
開口部５０を形成する際には、金型をセンサチップ２０に押しあてながらモールド樹脂４０により封止する。このときの金型によるセンサチップ２０とＡＳＩＣチップ３０とへの押圧力によって、チップ割れ等の破損が生じるおそれがある。この破損を防止するために、センサチップ２０の厚みＴ１とＡＳＩＣチップ３０の厚みＴ２は、それぞれ例えば２００μｍ以上であることが好ましい。
【００２３】
図３は、モールド樹脂４０を除去した状態における湿度検出装置１０の平面図である。図３に示すように、センサチップ２０とＡＳＩＣチップ３０とは、それぞれ平面形状がほぼ矩形状であって、Ｘ方向に平行な二辺と、Ｙ方向に平行な二辺とを有する。センサチップ２０は、ＡＳＩＣチップ３０より小さく、ＡＳＩＣチップ３０の表面上に第１ＤＡＦ４２を介して積層されている。
【００２４】
センサチップ２０には、有効開口部５１により露出される領域に、湿度検出部２１と、温度検出部２２と、加熱部２３とが設けられている。加熱部２３は、湿度検出部２１の下面側に、湿度検出部２１の形成領域を覆うように形成されている。すなわち、加熱部２３の面積は、湿度検出部２１より大きい。このように、封止部材としてのモールド樹脂４０は、湿度検出部２１及び温度検出部２２を露出させた状態でセンサチップ２０等を封止している。
【００２５】
また、センサチップ２０の端部には、複数のボンディングパッド（以下、単にパッドという。）２４が形成されている。本実施形態では、６個のパッド２４が形成されている。パッド２４は、例えばアルミニウムやアルミシリコン合金（ＡｌＳｉ）により形成されている。
【００２６】
ＡＳＩＣチップ３０は、信号処理及び制御用の半導体チップであって、後述する湿度計測処理部３１、温度計測処理部３２、加熱制御部３３、及び故障判定部３４（いずれも図１６参照）が形成されている。
【００２７】
また、ＡＳＩＣチップ３０の表面においてセンサチップ２０で覆われていない領域には、複数の第１パッド３５と、複数の第２パッド３６とが設けられている。第１パッド３５及び第２パッド３６は、例えばアルミニウムやアルミシリコン合金（ＡｌＳｉ）により形成されている。
【００２８】
第１パッド３５は、第１ボンディングワイヤ４３を介して、センサチップ２０の対応するパッド２４に接続されている。第２パッド３６は、第２ボンディングワイヤ４４を介して、対応するリード端子４１に接続されている。リード端子４１は、ＡＳＩＣチップ３０の周囲に配置されている。
【００２９】
製造時において、ＡＳＩＣチップ３０の実装位置は、リード端子４１を基準として決定される。センサチップ２０のＡＳＩＣチップ３０上の実装位置は、ＡＳＩＣチップ３０の位置又はリード端子４１のいずれかを基準として決定される。開口部５０は、金型を用いたトランスファモールド法等により形成されるが、この金型の位置は、リード端子４１を基準として決定される。
【００３０】
図３に示す符号２５は、センサチップ２０上における湿度検出部２１及び温度検出部２２の形成許容領域を表す。この形成許容領域２５は、実装時に、ＡＳＩＣチップ３０、センサチップ２０、及び金型の間に位置ずれが最も大きく発生した場合であっても、開口部５０から確実に露出するように、開口部５０の形成領域内に設定されている。湿度検出部２１及び温度検出部２２は、形成許容領域２５内に形成されていれば、上記位置ずれにかかわらず、開口部５０から確実に露出する。
【００３１】
［センサチップの構成］
次に、センサチップ２０の構成について説明する。
【００３２】
図４は、センサチップ２０の構成を示す概略平面図である。前述のパッド２４は、外部からの電圧印加や、電位検出に使用される端子である。図４では、図３に示した複数のパッド２４を、パッド２４ａ〜２４ｆと区別して示している。なお、パッド２４ａ〜２４ｆを区別する必要がない場合は、単にパッド２４という。
【００３３】
パッド２４ａは、グランド電位に接地されるグランド電極端子（ＧＮＤ）として機能する。このパッド２４ａは、配線や基板を介して、温度検出部２２や加熱部２３等の各部に電気的に接続される。また、パッド２４ａは、センサチップ２０を構成するｐ型半導体基板７０（図９参照）に電気的に接続される。
【００３４】
パッド２４ｂは、湿度検出部２１の下部電極８３に電気的に接続された信号端子（ＴＳ）である。パッド２４ｃは、湿度検出部２１の上部電極８４に電気的に接続された第１駆動端子（Ｔ１）である。パッド２４ｄは、湿度検出部２１の参照電極８２（図９参照）に電気的に接続された第２駆動端子（Ｔ２）である。
【００３５】
パッド２４ｅは、温度検出部２２に電気的に接続された温度検出用端子（ＴＭＰ）である。パッド２４ｅは、温度の検出信号を取得するために用いられる。パッド２４ｆは、加熱部２３に電気的に接続された加熱用端子（ＨＴ）である。パッド２４ｆは、加熱部２３を駆動するための駆動電圧を供給するために用いられる。
【００３６】
また、パッド２４ａ以外のパッド２４ｂ〜２４ｆには、それぞれ静電気放電（ＥＳＤ：Electro-Static Discharge）保護回路６０が接続されている。各ＥＳＤ保護回路６０は、入力端子又は出力端子としてのパッド２４ｂ〜２４ｆのそれぞれと、グランド電極端子としてのパッド２４ａとの間に接続されている。本実施形態では、ＥＳＤ保護回路６０は、１つのダイオード６１により構成されている。ダイオード６１は、アノード側がパッド２４ａに接続され、カソード側がパッド２４ｂ〜２４ｆのうちのいずれかに接続されている。
【００３７】
ＥＳＤ保護回路６０は、有効開口部５１から可能な限り離すように、パッド２４ｂ〜２４ｆの近傍に配置することが好ましい。ＥＳＤ保護回路６０は、モールド樹脂４０により覆われているので、光電効果による不要な電荷発生が生じることはない。
【００３８】
［ＥＳＤ保護回路の構成］
次に、ＥＳＤ保護回路６０の構成について説明する。
【００３９】
図５は、ＥＳＤ保護回路６０の構成を例示する回路図である。図５に示すように、ＥＳＤ保護回路６０を構成するダイオード６１は、例えば、ＮチャネルＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ（以下、ＮＭＯＳトランジスタという。）により形成されている。具体的には、ダイオード６１は、ＮＭＯＳトランジスタのソースとゲートとバックゲートを短絡（いわゆるダイオード接続）したものである。この短絡部は、アノードとして機能する。このＮＭＯＳトランジスタのドレインは、カソードとして機能する。
【００４０】
図６は、ＥＳＤ保護回路６０を構成するＮＭＯＳトランジスタの層構造を例示する図である。このＮＭＯＳトランジスタは、センサチップ２０を構成するためのｐ型半導体基板７０の表層に形成された２つのｎ型拡散層７１，７２と、コンタクト層７３と、ゲート電極７４とを有する。ゲート電極７４は、ｐ型半導体基板７０の表面上にゲート絶縁膜７５を介して形成されている。ゲート電極７４は、２つのｎ型拡散層７１，７２の間に配置されている。
【００４１】
例えば、ｎ型拡散層７１がソースとして機能し、ｎ型拡散層７２がドレインとして機能する。コンタクト層７３は、バックゲートとしてのｐ型半導体基板７０との電気的接続のための低抵抗層（ｐ型拡散層）である。ｎ型拡散層７１とゲート電極７４とコンタクト層７３とは、共通に接続されて短絡される。この短絡部がアノードとして機能し、ｎ型拡散層７２がカソードとして機能する。
【００４２】
ｐ型半導体基板７０は、例えばｐ型シリコン基板である。ゲート電極７４は、多結晶シリコン（ポリシリコン）により形成されている。ゲート絶縁膜７５は、例えば、二酸化シリコン等の酸化膜により形成されている。
【００４３】
また、ｐ型半導体基板７０上の所定の領域には、絶縁膜７７を介してダミーパターン７８が形成されている。絶縁膜７７は、ゲート絶縁膜７５と同一の製造工程で形成された同一の絶縁膜であり、ゲート絶縁膜７５と同一の材料で形成され、ほぼ同一の膜厚を有する。
【００４４】
ダミーパターン７８は、ゲート電極７４と同一の製造工程で形成された同一の導電膜であり、ゲート電極７４と同一の材料で形成され、ほぼ同一の膜厚を有する。ゲート電極７４及びダミーパターン７８は、フォトリソグラフィ及びエッチングにより形成される。ダミーパターン７８の形成領域については後述する。
【００４５】
［湿度検出部の構成］
次に、湿度検出部２１の構成について説明する。
【００４６】
図７は、湿度検出部２１の構成を例示する回路図である。図７に示すように、湿度検出部２１は、湿度検出用キャパシタ８０と参照用キャパシタ８１とを有する。
【００４７】
湿度検出部２１の一方の電極（下部電極８３）は、信号端子ＴＳとしてのパッド２４ｂに接続されている。湿度検出部２１の他方の電極（上部電極８４）は、第１駆動端子Ｔ１としてのパッド２４ｃに接続されている。参照用キャパシタ８１の一方の電極は、湿度検出部２１の一方の電極（下部電極８３）と共通である。参照用キャパシタ８１の他方の電極（参照電極８２）は、第２駆動端子Ｔ２としてのパッド２４ｄに接続されている。
【００４８】
湿度検出用キャパシタ８０は、電極間に後述する感湿膜８６が設けられている。感湿膜８６は、空気中の水分を吸収し、吸収した水分量に応じて誘電率が変化するポリイミド等の高分子材料で形成されている。したがって、湿度検出用キャパシタ８０は、感湿膜８６が吸収する水分量に応じて静電容量が変化する。
【００４９】
参照用キャパシタ８１は、電極間に後述する第２絶縁膜１１１（図９参照）が設けられている。第２絶縁膜１１１は、水分を吸収しない二酸化シリコン（ＳｉＯ２）等の絶縁材料で形成されている。したがって、参照用キャパシタ８１は、静電容量は変化しないか、変化したとしても極僅かである。
【００５０】
感湿膜８６に含まれる水分量は、湿度検出装置１０の周囲の湿度に対応するので、湿度検出用キャパシタ８０の静電容量と参照用キャパシタ８１の静電容量との差を検出することにより、相対湿度を測定することができる。この相対湿度の測定は、ＡＳＩＣチップ３０内の湿度計測処理部３１（図１６参照）によって行われる。
【００５１】
［温度検出部の構成］
次に、温度検出部２２の構成について説明する。
【００５２】
図８は、温度検出部２２の構成を例示する回路図である。温度検出部２２は、半導体のバンドギャップで温度変化により電気特性が比例的に変化する特性を利用して温度を検出するバンドギャップ型の温度センサである。例えば、温度検出部２２は、ベース、エミッタ、コレクタのいずれか２つを接続して２端子とされた１又は複数のバイポーラトランジスタを含む。この２端子間の抵抗値を検出することにより、温度を測定することができる。
【００５３】
図８に示すように、本実施形態では、温度検出部２２は、ベースとコレクタを接続したｎｐｎ型のバイポーラトランジスタ９０を、複数個（例えば８個）並列に接続することにより構成されている。このように、複数個のバイポーラトランジスタ９０を並列接続することにより、ｐｎ接合の接合面積が増大し、ＥＳＤ耐性が向上する。
【００５４】
バイポーラトランジスタ９０のエミッタは、グランド電極端子としてのパッド２４ａに接続されている。バイポーラトランジスタ９０のベース及びコレクタは、温度検出用端子としてのパッド２４ｅに接続されている。
【００５５】
温度の測定は、パッド２４ｅの電位に基づき、ＡＳＩＣチップ３０内の温度計測処理部３２（図１６参照）によって行われる。
【００５６】
［センサチップの素子構造］
次に、センサチップ２０の素子構造について説明する。
【００５７】
図９は、センサチップ２０の素子構造を説明するための概略断面図である。なお、図９では、パッド２４ａ，２４ｂ，２４ｃ，２４ｅを、湿度検出部２１、温度検出部２２、及び加熱部２３と同一の断面内に示しているが、これは構造の理解を容易にするために示したものであり、実際に同一断面内に存在することを意味するものではない。湿度検出部２１、温度検出部２２、及び加熱部２３の断面についても、構造の理解を容易にするために簡略化しており、各部の位置関係等は実際とは異なる。
【００５８】
図９に示すように、センサチップ２０は、前述のｐ型半導体基板７０を用いて形成されている。このｐ型半導体基板７０には、第１ディープｎウェル１００ａと、第２ディープｎウェル１００ｂとが形成されている。第１ディープｎウェル１００ａには、温度検出部２２が形成されている。第２ディープｎウェル１００ｂには、加熱部２３が形成されている。
【００５９】
第１ディープｎウェル１００ａと第２ディープｎウェル１００ｂとのいずれも形成されていないｐ型半導体基板７０の表層には、ｐウェル１０３ａ，１０３ｂが形成されている。ｐウェル１０３ａ，１０３ｂの表層には、それぞれｐ型拡散領域からなるコンタクト層１０４ａ，１０４ｂが形成されている。コンタクト層１０４ａ，１０４ｂは、ｐ型半導体基板７０上に形成される所定の配線層とｐ型半導体基板７０との電気的接続のための低抵抗層（ｐ型拡散層）である。
【００６０】
第１ディープｎウェル１００ａの表層には、ｐウェル１０１とｎウェル１０２とが形成されている。ｐウェル１０１の表層には、ｎ型拡散層９１及びｐ型拡散層９２が形成されている。ｎウェル１０２の表層には、ｎ型拡散層９３が形成されている。ｎ型拡散層９１、ｐ型拡散層９２、及びｎ型拡散層９３は、前述のｎｐｎ型のバイポーラトランジスタ９０を構成し、それぞれエミッタ、ベース、及びコレクタとして機能する。
【００６１】
第２ディープｎウェル１００ｂの表層には、ｐウェル１０５が形成されている。ｐウェル１０５の表層には、１又は２以上のｎ型拡散層１０６が形成されている。本実施形態では、複数のｎ型拡散層１０６が形成されている。例えば、各ｎ型拡散層１０６は、紙面に直交する方向に延伸しており、全体として１次元格子状となっている（図１１参照）。ｎ型拡散層１０６は、所定の抵抗値（例えば、約３Ωのシート抵抗値）を有し、電流が流れることにより発熱する抵抗体として機能する。すなわち、ｎ型拡散層１０６は、前述の加熱部２３を構成する。
【００６２】
ｐ型半導体基板７０内の各層は、通常の半導体製造工程（ＣＭＯＳプロセス）を用いて形成される。したがって、抵抗体としてのｎ型拡散層１０６は、温度検出部２２の一部に含まれるｎ型拡散層９１，９３と同一の製造工程で形成される。ｎ型拡散層１０６，９１，９３は、ｎ型不純物（例えばリン）をイオン注入することにより基板中への不純物添加を行うイオン注入工程により同時に形成される。すなわち、抵抗体としてのｎ型拡散層１０６は、温度検出部２２の一部に含まれるｎ型拡散層９１，９３と、ｐ型半導体基板７０の表面からの深さが同一である。また、ｎ型拡散層１０６は、温度検出部２２の一部に含まれるｐ型拡散層９２と、ｐ型半導体基板７０の表面からの深さが同一であってもよい。
【００６３】
なお、ｎ型拡散層１０６，９１，９３は、イオン注入工程に代えて、熱処理によって不純物添加を行う熱拡散工程で形成することも可能である。
【００６４】
また、前述のＥＳＤ保護回路６０のｎ型拡散層７１，７２についてもｎ型拡散層１０６，９１，９３と同一の製造工程（イオン注入工程又は熱拡散工程）で作成される。コンタクト層７３は、ｐ型拡散層９２、コンタクト層１０４ａ，１０４ｂ等と同一の製造工程（イオン注入工程又は熱拡散工程）で作成される。
【００６５】
ｐ型半導体基板７０中のその他の層は、主にコンタクト層として機能するものであるので、説明は省略する。
【００６６】
ｐ型半導体基板７０の表面上には、第１絶縁膜１１０、第２絶縁膜１１１、及び第３絶縁膜１１２が順に積層されている。これらは、二酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等の絶縁材料で形成されている。
【００６７】
第１絶縁膜１１０上には、第１配線層１２０が形成されている。第２絶縁膜１１１上には、第２配線層１２１が形成されている。第２絶縁膜１１１は、第１配線層１２０上を覆っている。第３絶縁膜１１２は、第２配線層１２１上を覆っている。第１配線層１２０及び第２配線層１２１は、アルミニウム等の導電性材料により形成されている。
【００６８】
第１絶縁膜１１０中には、第１配線層１２０をｐ型半導体基板７０に接続するための複数の第１プラグを有する第１プラグ層１２２が形成されている。第２絶縁膜１１１中には、第１配線層１２０と第２配線層１２１とを接続するための複数の第２プラグを有する第２プラグ層１２３が形成されている。第１プラグ層１２２及び第２プラグ層１２３は、タングステン等の導電性材料により形成されている。
【００６９】
例えば、前述のバイポーラトランジスタ９０のベースとコレクタとを接続するための配線９４は、第１配線層１２０により形成され、第１プラグ層１２２を介してｐ型拡散層９２及びｎ型拡散層９３に接続される。また、配線９４は、第２プラグ層１２３及び第２配線層１２１を介して、温度検出用端子としてのパッド２４ｅに接続される。また、バイポーラトランジスタ９０のエミッタとしてのｎ型拡散層９１は、第１プラグ層１２２、第１配線層１２０、及び第２配線層１２１を介して、グランド電極端子としてのパッド２４ａに接続される。
【００７０】
加熱部２３の一端をグランド電位に接地するための配線１０７は、第１配線層１２０により形成され、第１プラグ層１２２を介してｎ型拡散層１０６及びコンタクト層１０４ｂに接続される。また、加熱部２３の他端を加熱用端子としてのパッド２４ｆに接続するための配線１０８は、第１プラグ層１２２を介してｎ型拡散層１０６に接続され、かつ、第２プラグ層１２３及び第２配線層１２１を介してパッド２４ｆに接続される。なお、配線１０８は、加熱部２３に大きな電流を流すことによるエレクトロマイグレーションを防止するために、他の配線より幅を太くすることが好ましい。
【００７１】
参照用キャパシタ８１の参照電極８２は、第１配線層１２０により形成され、第２プラグ層１２３及び第２配線層１２１を介して、第２駆動端子Ｔ２としてのパッド２４ｄ（図９では図示せず）に接続される。
【００７２】
また、湿度検出用キャパシタ８０の下部電極８３は、第２配線層１２１により形成され、信号端子ＴＳとしてのパッド２４ｂに接続されている。さらに、湿度検出用キャパシタ８０の上部電極８４を第１駆動端子Ｔ１としてのパッド２４ｃに接続するための配線８５は、第２配線層１２１により形成されている。なお、下部電極８３は、第２絶縁膜１１１を介して参照電極８２に対向する位置に配置されている。
【００７３】
パッド２４ａ〜２４ｆは、アルミニウム等の導電性材料によって、第３絶縁膜１１２上に形成され、第３絶縁膜１１２を貫通して第２配線層１２１に接続されている。
【００７４】
第３絶縁膜１１２上には、感湿膜８６が形成されている。感湿膜８６は、厚みが０．５μｍ〜１．５μｍであって、湿度に応じて水分子を吸着及び脱着しやすい高分子材料で形成されている。感湿膜８６は、例えば、厚みが１μｍのポリイミド膜である。なお、感湿膜８６を形成する高分子材料は、ポリイミドに限られず、セルロース、ポリメチルメタクリレート（ＰＭＭＡ）、ポリビニルアルコール（ＰＶＡ）などであってもよい。
【００７５】
感湿膜８６の上面は平坦であり、この上面に、平板状の上部電極８４が形成されている。上部電極８４は、感湿膜８６を介して下部電極８３に対向する位置に形成されている。上部電極８４の一部は、配線８５に接続されている。上部電極８４は、例えば、厚みが２００ｎｍのアルミニウム等で形成された導電膜である。また、上部電極８４には、空気中の水分子を感湿膜８６に効率的に取り込むために、複数の開口８４ａが形成されている。
【００７６】
感湿膜８６上には、上部電極８４を覆うようにオーバーコート膜８７が設けられている。オーバーコート膜８７は、高分子材料、例えば、感湿膜８６と同一の材料で形成されている。オーバーコート膜８７の厚みは、例えば０．５μｍ〜１０μｍである。
【００７７】
感湿膜８６及びオーバーコート膜８７には、パッド２４ａ〜２４ｆを露出させる開口が形成されている。
【００７８】
このように、下部電極８３と上部電極８４とによって平行平板の湿度検出用キャパシタ８０が構成されている。また、下部電極８３と参照電極８２とによって、平行平板の参照用キャパシタ８１が構成されている。また、湿度検出用キャパシタ８０と参照用キャパシタ８１とは、加熱部２３の上方に配置されている。
【００７９】
したがって、加熱部２３が発熱することにより、下部電極８３と上部電極８４との間の感湿膜８６が加熱される。これにより、感湿膜８６は、加熱により温度が上昇することで湿度に応じた量の水分子を吸着するので、誘電率が変化し、湿度検出用キャパシタ８０の静電容量が低下する。また、温度検出部２２は、加熱部２３により生じる温度上昇を検出する。
【００８０】
図１０は、下部電極８３及び上部電極８４の形状を例示する平面図である。図１０に示すように、下部電極８３と上部電極８４とはともに矩形状である。上部電極８４は、下部電極８３上を覆うように形成されている。
【００８１】
開口８４ａは、可能な限り小さいほうが好ましく、小さいほど空気中への電界の漏れが防止される。実際は、多数の開口８４ａが形成されている。なお、開口８４ａは、正方形には限られず、細長い短冊状であってもよいし、円形であってもよい。また、開口８４ａは、千鳥状に配列されていてもよい。開口８４ａは、円形であって、かつ千鳥状配列であることが望ましい。
【００８２】
なお、図１０では図示を省略しているが、下部電極８３の下方には、矩形状の参照電極８２が形成されている。
【００８３】
図１１は、加熱部２３を構成するｎ型拡散層１０６の形状を例示する平面図である。図１１に示すように、ｎ型拡散層１０６は、細長い短冊状の領域が複数平行に並べられた一次元格子状となっている。この一次元格子状のｎ型拡散層１０６の一端が前述の配線１０７に接続され、他端が前述の配線１０８に接続されている。加熱部２３は、温度検出部２２の全体を覆うように、温度検出部２２の下方に位置している。
【００８４】
［ダミーパターンの形成領域］
次に、前述のダミーパターン７８の形成領域について説明する。
【００８５】
図１２は、センサチップ２０上におけるダミーパターン７８の形成領域を例示する図である。図１３は、ダミーパターン７８の構成要素７８ａを例示する図である。
【００８６】
図１３に示すように、ダミーパターン７８は、短冊状の構成要素７８ａがＸ方向及びＹ方向に所定の間隔で複数配列されたものである。例えば、構成要素７８ａは、Ｘ方向への長さがＬｘである対向する２辺と、Ｙ方向への長さがＬｙである対向する２辺とを有する長方形である。長さＬｘは、例えば５０μｍである。長さＬｙは、例えば４μｍである。構成要素７８ａは、Ｘ方向及びＹ方向へそれぞれ、例えば２μｍの間隔を開けて配列されている。
【００８７】
図１２に示すように、ダミーパターン７８は、湿度検出部２１、温度検出部２２、加熱部２３、ＥＳＤ保護回路６０、及びパッド２４以外の領域に形成されている。
【００８８】
また、ダミーパターン７８は、湿度検出部２１及び温度検出部２２に接続される信号線２０１〜２０４の下方には形成されていない。これは、ダミーパターン７８を設けることによる信号線２０１〜２０４への寄生容量の付加を抑制し、駆動負荷等を低減することを目的としている。
【００８９】
信号線２０１〜２０４は、第１配線層１２０及び第２配線層１２１により形成された配線である。信号線２０１は、湿度検出部２１の下部電極８３とパッド２４ｂとの間に接続された配線である。信号線２０２は、湿度検出部２１の上部電極８４とパッド２４ｃとの間に接続された配線である。信号線２０３は、湿度検出部２１の参照電極８２とパッド２４ｄとの間に接続された配線である。信号線２０４は、温度検出部２２とパッド２４ａとの間に接続された配線である。
【００９０】
なお、ダミーパターン７８は、信号線の下方には配置されないが、電源配線やグランド配線の下方に配置しても問題はない。例えば、図１２では、加熱部２３に駆動電圧を供給するために、パッド２４ｆと加熱部２３との間に接続された電源配線２０５の下方に、ダミーパターン７８を設けている。
【００９１】
図１４は、配線下におけるダミーパターン７８の配置箇所を説明する概略断面図である。上述のように、ダミーパターン７８は、信号線２０１〜２０４の下方には配置されていないが、電源配線２０５の下方には配置されている。
【００９２】
また、図１２では図示を省略しているが、信号線２０１〜２０４や電源配線２０５を除いた領域に、第１配線層１２０によってグランド配線２０６が形成されている。このグランド配線２０６は、ｐ型半導体基板７０の表面を遮光する機能も兼ねている。ダミーパターン７８は、主に、グランド配線２０６下に設けられる。
【００９３】
［配置密度］
次に、同一材料で形成されるＥＳＤ保護回路６０のゲート電極７４と、ダミーパターン７８との配置密度について説明する。
【００９４】
図１５は、配置密度を説明するために、ゲート電極７４及びダミーパターン７８のみを示した図である。ゲート電極７４及びダミーパターン７８は、ｐ型半導体基板７０上に、絶縁膜を介して多結晶シリコンからなる導電層を形成し、フォトリソグラフィによりレジストパターンを形成した後、レジストパターンに基づいて導電層をエッチングすることにより形成される。このエッチングとしては、例えばドライエッチング法が用いられる。
【００９５】
センサチップ２０の面積に対するゲート電極７４及びダミーパターン７８の配置領域が占める面積の割合を配置密度という。本実施形態における配置密度は、約１２％である。
【００９６】
仮に、ダミーパターン７８を設けない場合、すなわち結晶シリコンからなる導電層がゲート電極７４のみである場合には、配線密度は１％未満となる。この場合、フォトリソグラフィにおけるレジストパターンの現像処理が不安定となり、レジストパターン中のポリマーの量が減少することによりサイドエッチの量が大きくなる場合がある。これにより、レジストパターンに基づくエッチングによるパターンの加工精度が劣化し、歩留りが低下する恐れがある。
【００９７】
これに対して、本実施形態では、ダミーパターン７８を設けることにより配置密度を約１０％以上としているので、現像処理が安定することによりパターンの加工精度が向上し、歩留りが向上する。なお、配置密度は、大きいほど好ましく、本実施形態においては、１２％以上であることが好ましい。
【００９８】
［ＡＳＩＣチップの構成］
次に、ＡＳＩＣチップ３０の構成について説明する。
【００９９】
図１６は、ＡＳＩＣチップ３０の構成を例示するブロック図である。図１６に示すように、ＡＳＩＣチップ３０には、湿度計測処理部３１、温度計測処理部３２、加熱制御部３３、及び故障判定部３４が構成されている。
【０１００】
まず、湿度計測処理部３１の構成について説明する。
【０１０１】
図１７は、湿度計測処理部３１の構成を例示する図である。図１７に示すように、湿度計測処理部３１は、駆動部３００と、チャージアンプ３０１と、制御部３０２と、ＡＤコンバータ（ＡＤＣ）３０３とを有する。
【０１０２】
駆動部３００は、第１駆動回路ＤＲＶ１と、第２駆動回路ＤＲＶ２とを含む。チャージアンプ３０１は、キャパシタＣ１と、オペアンプＯＰ１と、スイッチ回路ＳＷ１とを含んで構成された電荷電圧変換（ＣＶ変換）部である。
【０１０３】
第１駆動回路ＤＲＶ１は、制御部３０２からの制御に基づいて、センサチップ２０の第１駆動端子Ｔ１に、矩形波の交流駆動信号である第１駆動信号を印加する。第２駆動回路ＤＲＶ２は、制御部３０２からの制御に基づいて、センサチップ２０の第２駆動端子Ｔ２に、矩形波の交流駆動信号であって、第１駆動信号とは逆送の第２駆動信号を印加する。第１駆動信号及び第２駆動信号のハイレベルは、例えば電源電圧ＶＤＤと等しく、ローレベルは、例えばグランド電位ＧＮＤと等しい。
【０１０４】
第１駆動信号と第２駆動信号とは、互いに逆位相である。すなわち、第１駆動信号がハイレベルの場合には第２駆動信号はローレベルであり、第１駆動信号がローレベルの場合には第２駆動信号はハイレベルである。
【０１０５】
キャパシタＣ１は、一端がセンサチップ２０の信号端子ＴＳに接続され、他端がオペアンプＯＰ１の出力に接続されている。
【０１０６】
オペアンプＯＰ１は、反転入力端子が信号端子ＴＳに接続され、非反転入力端子には基準電圧Ｖｒｅｆが入力される。基準電圧Ｖｒｅｆは、例えば、第１駆動信号及び第２駆動信号におけるハイレベルとローレベルとの中間の値である。
【０１０７】
オペアンプＯＰ１は電圧ゲインが非常に大きいので、信号端子ＴＳの電圧はほぼ基準電圧Ｖｒｅｆと等しくなる。また、オペアンプＯＰ１は反転入力端子の入力インピーダンスは非常に高いので、反転入力端子にはほとんど電流が流れ込まない。オペアンプＯＰ１は、信号端子ＴＳの電圧と基準電圧Ｖｒｅｆとの差を増幅した電圧Ｖｏを出力する。
【０１０８】
スイッチ回路ＳＷ１は、キャパシタＣ１に蓄積される電荷を放電するための回路であり、キャパシタＣ１と並列に接続される。スイッチ回路ＳＷ１は、制御部３０２からの制御に基づいて、オン又はオフする。
【０１０９】
ＡＤＣ３０３は、制御部３０２からの制御に基づいて、オペアンプＯＰ１の出力電圧Ｖｏをデジタル信号Ｄｓに変換する。
【０１１０】
制御部３０２は、ＡＳＩＣチップ３０内の各部を制御する。制御部３０２は、駆動部３００による駆動信号の発生、スイッチ回路ＳＷ１によるキャパシタＣ１の放電、ＡＤＣ３０３によるアナログ−デジタル変換動作を所定の測定シーケンスに基づいて実行する。
【０１１１】
図１８は、測定シーケンスを説明するタイミングチャートである。測定シーケンスにおいて、制御部３０２はリセット期間Ｔｒｓｔと電荷転送期間Ｔｃｈｇを交互に繰り返すように各部を制御する。制御部３０２は、リセット期間Ｔｒｓｔでは、スイッチ回路ＳＷ１をオンとしてキャパシタＣ１の電荷を放電するとともに、第１駆動信号をハイレベルとし、第２駆動信号をローレベルとする。制御部３０２は、電荷転送期間Ｔｃｈｇでは、スイッチ回路ＳＷ１をオフとしてキャパシタＣ１を充電可能な状態にするとともに、第１駆動信号をローレベルとし、第２駆動信号をハイレベルとする。
【０１１２】
この制御により、電荷転送期間Ｔｃｈｇにおいて、チャージアンプ３０１から下式（１）で表される電圧Ｖｏが出力される。
【０１１３】
Ｖｏ＝ＶＤＤ×（Ｃｓ−Ｃｒ）／Ｃ１＋Ｖｒｅｆ    ・・・（１）
ここで、Ｃｓは、湿度検出用キャパシタ８０の静電容量であり、Ｃｒは、参照用キャパシタ８１の静電容量である。
【０１１４】
制御部３０２は、ＡＤＣ３０３から出力されるデジタル信号Ｄｓを用いて湿度算出処理を行い、相対湿度（％Ｒｈ）を算出する。
【０１１５】
温度計測処理部３２は、温度検出用端子としてのパッド２４ｅの電位を検出し、検出電位に対応する温度を算出する。
【０１１６】
加熱制御部３３は、加熱用端子としてのパッド２４ｆに所定の駆動電圧（例えば、上述の電源電圧ＶＤＤ）を印加することにより、加熱部２３に電流（例えば１０ｍＡ程度）を流して発熱させる。加熱制御部３３は、パッド２４ｆへの印加電圧を制御することにより、発熱量の制御を行う。
【０１１７】
故障判定部３４は、湿度計測処理部３１により計測された相対湿度と、温度計測処理部３２により計測された温度とに基づいて故障判定を行う。故障判定部３４は、故障判定時に、加熱部２３の加熱開始及び終了に関する指示を、加熱制御部３３に与える。
【０１１８】
例えば、故障判定部３４は、加熱部２３が発熱していない初期状態において、湿度計測処理部３１から湿度Ｈ１を取得し、温度計測処理部３２から温度Ｔ１を取得する。そして、故障判定部３４は、加熱部２３による加熱を開始させ、一定時間の経過後に、再度、湿度計測処理部３１から湿度Ｈ２を取得し、温度計測処理部３２から温度Ｔ２を取得する。
【０１１９】
故障判定部３４は、加熱により温度が上昇し（Ｔ２＞Ｔ１）、かつ、加熱により湿度が低下した（Ｈ２＜Ｈ１）場合には、湿度検出装置１０が正常であると判定し、その他の場合には、湿度検出装置１０が故障した状態にあると判定する。
【０１２０】
［効果］
上記実施形態では、センサチップ２０の入力端子又は出力端子としてのパッド２４ｂ〜２４ｆにＥＳＤ保護回路６０が接続されているので、製造時等においてセンサチップ２０に印可され、パッド２４ａ〜２４ｆして内部に侵入するＥＳＤサージをグランドへ逃すことができる。これにより、湿度検出部２１、温度検出部２２、加熱部２３等の内部回路の静電破壊が抑制される。特に、ＥＳＤサージが湿度検出部２１の感湿膜８６に印可されることによる感湿膜８６の絶縁破壊や、感湿膜８６の材料の改質等を防止することができる。
【０１２１】
従来のセンサチップは、ウェハ上で素子構造が形成され、チップ状に切断されてＡＳＩＣチップ等に実装されるまでの間は、製造装置や人体等から印可される静電気による静電破壊のリスクに晒されていた。この静電破壊が歩留り低下の原因となっていた。上記実施形態に係るセンサチップ２０は、ウェハ上の素子構造の時点からＥＳＤ保護回路６０を有するので、静電破壊耐性が高く、歩留りが向上する。
【０１２２】
このようにＥＳＤ保護回路６０を有するセンサチップ２０は、ＥＳＤ保護回路６０がＭＯＳ型である場合には、ゲート電極７４が、湿度検出部２１や温度検出部２２の配線層１２０，１２１とは異なる多結晶シリコン等の導電性材料で形成される。
【０１２３】
上記実施形態では、センサチップ２０上におけるゲート電極７４の配置密度が低く、これが導電性材料の加工精度の劣化及び歩留りの低下を招く恐れがあることから、センサチップ２０上にゲート電極７４と同一の導電性材料で形成されたダミーパターン７８を配置している。このようにダミーパターン７８を配置することによって、上記導電性材料の配置密度が向上し、歩留りが向上する。
【０１２４】
また、上記実施形態では、信号線２０１〜２０４下にはダミーパターン７８を配置していないので、寄生容量による駆動負荷等の増大が抑制される。
【０１２５】
［ダミーパターンの変形例］
次に、ダミーパターン７８の変形例について説明する。
【０１２６】
上記実施形態では、ダミーパターン７８の構成要素７８ａを、Ｘ方向に長い長方形としているが、長さＬｘ，Ｌｙは適宜変更してよい。長さＬｘ，Ｌｙは、膜の応力により亀裂が発生しない範囲とすることが好ましい。また、構成要素７８ａのＸ方向及びＹ方向への間隔も適宜変更してよい。
【０１２７】
配列密度が不足する場合には、長さＬｘ，Ｌｙを大きくしたり、間隔を狭くしたりすることで、配列密度を大きくすることが可能である。
【０１２８】
また、構成要素７８ａの形状は、矩形状に限られず、円、楕円等の他の形状としてもよい。但し、配列密度を高める観点から、構成要素７８ａの形状は、上記実施形態のように矩形状とすることが好ましい。
【０１２９】
また、上記実施形態では、構成要素７８ａを格子配列としているが、偶数行の配列に対して、奇数行の配列を、配列ピッチの半分だけ行方向にずらした千鳥配列としてもよい。
【０１３０】
また、上記実施形態では、ゲート電極７４及びダミーパターン７８の材料を多結晶シリコンとしているが、金属等、その他の導電性材料としてもよい。
【０１３１】
また、上記実施形態では、ダミーパターン７８を、加熱部２３上には配置していないが、さらに加熱部２３上にダミーパターン７８を配置することにより配置密度の向上を図ってもよい。ダミーパターン７８は、レイアウト設計上のルールに反しない限度で、可能な限り多く設けることが好ましい。
【０１３２】
［ＥＳＤ保護回路の変形例］
次に、ＥＳＤ保護回路の変形例について説明する。
【０１３３】
図１９は、本変形例に係るＥＳＤ保護回路６０ａの構成を例示する回路図である。図１９に示すように、本変形例に係るＥＳＤ保護回路６０ａを構成するダイオード６２は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという。）により形成されている。ダイオード６２は、ＰＭＯＳトランジスタのソースとゲートとバックゲートを短絡（いわゆるダイオード接続）したものである。この短絡部は、カソードとして機能する。このＰＭＯＳトランジスタのドレインは、アノードとして機能する。
【０１３４】
本変形例では、ＥＳＤ保護回路６０ａは、入力端子又は出力端子としてのパッド２４ｂ〜２４ｆと、電源配線との間に接続される。この電源電圧（ＶＤＤ）は、下部電極８３に印可される駆動電圧であってもよい。すなわち、ＥＳＤ保護回路６０ａは、パッド２４ｃ〜２４ｆと、下部電極端子としてのパッド２４ｂとの間に接続されていてもよい。
【０１３５】
図２０は、ＥＳＤ保護回路６０ａを構成するＰＭＯＳトランジスタの層構造を例示する図である。本変形例では、例えば、ｎ型半導体基板７０ａを用いる。ＰＭＯＳトランジスタは、ｎ型半導体基板７０ａの表層に形成された２つのｐ型拡散層７１ａ，７２ａと、コンタクト層７３ａと、ゲート電極７４とを有する。ゲート電極７４は、２つのｐ型拡散層７１ａ，７２ａの間に配置されている。
【０１３６】
例えば、ｐ型拡散層７１ａがソースとして機能し、ｐ型拡散層７２ａがドレインとして機能する。コンタクト層７３ａは、バックゲートとしてのｎ型半導体基板７０ａとの電気的接続のための低抵抗層（ｎ型拡散層）である。ｐ型拡散層７１ａとゲート電極７４とコンタクト層７３ａとは、共通に接続されて短絡される。この短絡部がカソードとして機能し、ｐ型拡散層７２ａがアノードとして機能する。
【０１３７】
ｎ型半導体基板７０ａは、例えばｎ型シリコン基板である。本変形例を適用する場合には、センサチップ２０をｎ型半導体基板７０ａで形成することが好ましい。この場合には、例えば、加熱部２３はｐ型拡散層により形成すればよい。
【０１３８】
また、ＥＳＤ保護回路６０ａを構成するＰＭＯＳトランジスタは、ｐ型半導体基板中に設けたｎウェル中に形成することも可能である。
【０１３９】
さらに、ＥＳＤ保護回路は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとのいずれか一方に限られず、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを組み合わせて構成することも可能である。
【０１４０】
また、上記実施形態では、湿度検出装置１０を、センサチップ２０とＡＳＩＣチップ３０とを積層したスタック構造としているが、本発明は、スタック構造以外の湿度検出装置にも適用可能である。
【０１４１】
また、上記実施形態では、湿度検出部２１を、静電容量変化型の湿度センサとしているが、吸脱湿による感湿膜の抵抗の変化を検出するピエゾ抵抗式等の抵抗変化型湿度センサとしてもよい。
【０１４２】
また、本発明は、湿度以外の物理量を検出する検出装置に適用することも可能である。すなわち、湿度検出部２１に代えて、湿度以外の物理量に応じた信号を出力する検出部を設けることが可能である。
【０１４３】
また、本開示において、「覆う」や「上」という文言により表される２つの要素の位置関係は、第１の要素を第２の要素の表面に、他の要素を介して間接的に設けられる場合、及び直接的に設けられる場合の両方を含む。
【０１４４】
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【符号の説明】
【０１４５】
１０  湿度検出装置（検出装置）、２０  センサチップ（第１半導体チップ）、２１  湿度検出部、２２  温度検出部、２３  加熱部、２４  ボンディングパッド、２５  形成許容領域、３０  ＡＳＩＣチップ（第２半導体チップ）、４０  モールド樹脂、５０  開口部、６０  静電気放電（ＥＳＤ）保護回路、７４  ゲート電極、７５  ゲート絶縁膜、７７  絶縁膜、７８  ダミーパターン、７８ａ  構成要素、８０  湿度検出用キャパシタ、８１  参照用キャパシタ、８２  参照電極、８３  下部電極、８４  上部電極、８４ａ  開口、８６  感湿膜、２０１〜２０４  信号線、２０５  電源配線、２０６  グランド配線、３００  駆動部、３０１  チャージアンプ（電荷電圧変換部）
【図１】
2020085503.tif 000003
【図２】
2020085503.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2020085503.tif 000018
【図１７】
2020085503.tif 000019
【図１８】
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【図１９】
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【図２０】
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