(57)【要約】【課題】画素アレイ部における一部の画素を読み出す固体撮像素子において、読出し速度を向上させる。【解決手段】画素アレイ部には、各々が複数の画素を含む所定数の列が配列される。走査回路は、所定数の列のうち選択された選択列内の複数の画素のそれぞれにアナログ信号を生成させる。信号処理部には、互いに異なる列に対応付けられた所定数のアナログデジタル変換器が配列される。分配回路は、選択列ごとに選択列に対応するアナログデジタル変換器へ選択列のアナログ信号のいずれかを出力するとともに、選択されていない列に対応するアナログデジタル変換器へ選択列のアナログ信号の残りを出力する。【選択図】図２
2020205507.tif 000002
【特許請求の範囲】
【請求項１】
各々が複数の画素を含む所定数の列が配列された画素アレイ部と、
前記所定数の列のうち選択された選択列内の前記複数の画素のそれぞれにアナログ信号を生成させる走査回路と、
互いに異なる前記列に対応付けられた前記所定数のアナログデジタル変換器を配列した信号処理部と、
前記選択列ごとに前記選択列に対応する前記アナログデジタル変換器へ前記選択列の前記アナログ信号のいずれかを出力するとともに、選択されていない前記列に対応する前記アナログデジタル変換器へ前記選択列の前記アナログ信号の残りを出力する分配回路と
を具備する固体撮像素子。
【請求項２】
前記列ごとに一対の垂直信号線が配線され、
前記分配回路には、前記列ごとに所定の水平方向に横配線が配線され、
前記分配回路は、前記列ごとに複数の選択トランジスタを備える
請求項１記載の固体撮像素子。
【請求項３】
前記複数の選択トランジスタは、第１、第２および第３の選択トランジスタを含み、
前記第１の選択トランジスタは、前記一対の垂直信号線の一方と前記列に対応する前記アナログデジタル変換器との間の経路を開閉し、
前記第２の選択トランジスタは、前記一対の垂直信号線の他方と所定ノードとの間の経路を開閉し、
前記第３の選択トランジスタは、前記所定ノードと前記列に対応する前記アナログデジタル変換器との間の経路を開閉し、
前記横配線は、互いに異なる２つの列のそれぞれの前記所定ノードの間に配線される
請求項２記載の固体撮像素子。
【請求項４】
前記横配線の一端は、互いに異なる２つの列の一方に配線された前記一対の垂直信号線の一方に接続され、
前記横配線の他端は、互いに異なる２つの列の他方に配線された前記一対の垂直信号線の他方に接続され、
前記複数の選択トランジスタは、第１および第３の選択トランジスタを含み、
前記第１の選択トランジスタは、前記一対の垂直信号線の一方と前記列に対応する前記アナログデジタル変換器との間の経路を開閉し、
前記第３の選択トランジスタは、前記一対の垂直信号線の他方と前記列に対応する前記アナログデジタル変換器との間の経路を開閉する
請求項２記載の固体撮像素子。
【請求項５】
前記走査回路は、一定の単位で前記列を駆動する
請求項４記載の固体撮像素子。
【請求項６】
前記複数の画素のそれぞれは、所定の選択信号に従って前記一対の垂直信号線のいずれかへ前記アナログ信号を出力する
請求項２記載の固体撮像素子。
【請求項７】
前記走査回路は、前記列ごとに所定数の前記アナログ信号を画素加算した信号を生成させる
請求項１記載の固体撮像素子。
【請求項８】
各々が複数の画素を含む所定数の列が配列された画素アレイ部と、
前記所定数の列のうち選択された選択列内の前記複数の画素のそれぞれにアナログ信号を生成させる走査回路と、
互いに異なる前記列に対応付けられた前記所定数のアナログデジタル変換器を配列した信号処理部と、
前記選択列ごとに前記選択列に対応する前記アナログデジタル変換器へ前記選択列の前記アナログ信号のいずれかを出力するとともに、選択されていない前記列に対応する前記アナログデジタル変換器へ前記選択列の前記アナログ信号の残りを出力する分配回路と、
前記信号処理部からの画像データを処理する画像処理部と
を具備する撮像装置。
【請求項９】
各々が複数の画素を含む所定数の列が配列された画素アレイ部内の前記所定数の列のうち選択された選択列内の前記複数の画素のそれぞれにアナログ信号を生成させる走査手順と、
前記選択列ごとに前記選択列に対応するアナログデジタル変換器へ前記選択列の前記アナログ信号のいずれかを出力するとともに、選択されていない前記列に対応するアナログデジタル変換器へ前記選択列の前記アナログ信号の残りを出力する分配手順と
を具備する固体撮像素子の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像素子に関する。詳しくは、画素アレイ部における一部の画素を読み出す固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。
【背景技術】
【０００２】
従来より、列ごとにＡＤＣ（Analog to Digital Converter）を配置するカラムＡＤＣ型の固体撮像素子が撮像装置などにおいて用いられている。例えば、列ごとにＡＤＣを配置し、遮光画素への電荷の転送により画素加算を行うことができる固体撮像素子が提案されている（例えば、特許文献１参照。）。また、この従来の固体撮像素子では、画素アレイ部における一部の画素を関心領域（ＲＯＩ：Region Of Interest）として読み出す場合、画素加算を行うことなく、それらの画素を読み出している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１８−１９１９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述の固体撮像素子では、画素加算により、ＡＤ変換の回数の削減を図っている。しかしながら、上述の固体撮像素子では、画素加算を行わずにＲＯＩを読み出す場合において、１行ずつ順にＡＤ変換を行う必要がある。このため、ＲＯＩの行数が多くなるほど、ＡＤ変換の速度（言い換えれば、読出し速度）が低下してしまうという問題がある。
【０００５】
本技術はこのような状況に鑑みて生み出されたものであり、画素アレイ部における一部の画素を読み出す固体撮像素子において、読出し速度を向上させることを目的とする。
【課題を解決するための手段】
【０００６】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、各々が複数の画素を含む所定数の列が配列された画素アレイ部と、上記所定数の列のうち選択された選択列内の上記複数の画素のそれぞれにアナログ信号を生成させる走査回路と、互いに異なる上記列に対応付けられた上記所定数のアナログデジタル変換器を配列した信号処理部と、上記選択列ごとに上記選択列に対応する上記アナログデジタル変換器へ上記選択列の上記アナログ信号のいずれかを出力するとともに、選択されていない上記列に対応する上記アナログデジタル変換器へ上記選択列の上記アナログ信号の残りを出力する分配回路とを具備する固体撮像素子、および、その制御方法である。これにより、複数の行が同時に読み出されるという作用をもたらす。
【０００７】
また、この第１の側面において、上記列ごとに一対の垂直信号線が配線され、上記分配回路には、上記列ごとに所定の水平方向に横配線が配線され、上記分配回路は、上記列ごとに複数の選択トランジスタを備えてもよい。これにより、一対の画素信号が分配されるという作用をもたらす。
【０００８】
また、この第１の側面において、上記複数の選択トランジスタは、第１、第２および第３の選択トランジスタを含み、上記第１の選択トランジスタは、上記一対の垂直信号線の一方と上記列に対応する上記アナログデジタル変換器との間の経路を開閉し、上記第２の選択トランジスタは、上記一対の垂直信号線の他方と所定ノードとの間の経路を開閉し、上記第３の選択トランジスタは、上記所定ノードと上記列に対応する上記アナログデジタル変換器との間の経路を開閉し、上記横配線は、互いに異なる２つの列のそれぞれの上記所定ノードの間に配線されてもよい。これにより、２行が同時に読み出されるという作用をもたらす。
【０００９】
また、この第１の側面において、上記横配線の一端は、互いに異なる２つの列の一方に配線された上記一対の垂直信号線の一方に接続され、上記横配線の他端は、互いに異なる２つの列の他方に配線された上記一対の垂直信号線の他方に接続され、上記複数の選択トランジスタは、第１および第３の選択トランジスタを含み、上記第１の選択トランジスタは、上記一対の垂直信号線の一方と上記列に対応する上記アナログデジタル変換器との間の経路を開閉し、上記第３の選択トランジスタは、上記一対の垂直信号線の他方と上記列に対応する上記アナログデジタル変換器との間の経路を開閉してもよい。これにより、選択トランジスタが削減されるという作用をもたらす。
【００１０】
また、この第１の側面において上記走査回路は、一定の単位で上記列を駆動してもよい。これにより、一定の単位でＲＯＩが設定されるという作用をもたらす。
【００１１】
また、この第１の側面において、上記複数の画素のそれぞれは、所定の選択信号に従って上記一対の垂直信号線のいずれかへ上記アナログ信号を出力してもよい。これにより、画素の接続先が制御されるという作用をもたらす。
【００１２】
また、この第１の側面において上記走査回路は、上記列ごとに所定数の上記アナログ信号を画素加算した信号を生成させてもよい。これにより、読出し速度が向上するという作用をもたらす。
【００１３】
また、本技術の第２の側面は、各々が複数の画素を含む所定数の列が配列された画素アレイ部と、上記所定数の列のうち選択された選択列内の上記複数の画素のそれぞれにアナログ信号を生成させる走査回路と、互いに異なる上記列に対応付けられた上記所定数のアナログデジタル変換器を配列した信号処理部と、上記選択列ごとに上記選択列に対応する上記アナログデジタル変換器へ上記選択列の上記アナログ信号のいずれかを出力するとともに、選択されていない上記列に対応する上記アナログデジタル変換器へ上記選択列の上記アナログ信号の残りを出力する分配回路と、上記信号処理部からの画像データを処理する画像処理部とを具備する撮像装置である。これにより、複数の行が同時に読み出されて、処理されるという作用をもたらす。
【図面の簡単な説明】
【００１４】
【図１】本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。
【図２】本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。
【図３】本技術の第１の実施の形態における画素アレイ部の一構成例を示す平面図である。
【図４】本技術の第１の実施の形態における画素の一構成例を示す回路図である。
【図５】本技術の第１の実施の形態における信号処理部の一構成例を示すブロック図である。
【図６】本技術の第１の実施の形態における分配回路の一構成例を示す回路図である。
【図７】本技術の第１の実施の形態におけるＲＯＩを読み出すときの分配回路の状態の一例を示す回路図である。
【図８】本技術の第１の実施の形態におけるＲＯＩを読み出すときの分配回路の状態を簡易化した図である。
【図９】比較例におけるＲＯＩを読み出すときの固体撮像素子の状態の一例を示す図である。
【図１０】本技術の第１の実施の形態におけるＲＯＩを読み出すときの固体撮像素子の動作の一例を示すタイミングチャートである。
【図１１】比較例におけるＲＯＩを読み出すときの固体撮像素子の動作の一例を示すタイミングチャートである。
【図１２】本技術の第１の実施の形態におけるＲＯＩの設定例を示す図である。
【図１３】本技術の第１の実施の形態における３列を同時に読み出す場合の画素アレイ部および分配回路の一構成例を示す回路図である。
【図１４】本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。
【図１５】本技術の第１の実施の形態の変形例における画素アレイ部の一構成例を示す図である。
【図１６】本技術の第１の実施の形態の変形例におけるＲＯＩを読み出すときの固体撮像素子の動作の一例を示すタイミングチャートである。
【図１７】本技術の第２の実施の形態における分配回路の一構成例を示す回路図である。
【図１８】本技術の第２の実施の形態における画素の一構成例を示す回路図である。
【図１９】本技術の第２の実施の形態におけるＲＯＩを読み出すときの分配回路の状態の一例を示す回路図である。
【図２０】本技術の第２の実施の形態の変形例における画素アレイ部の一構成例を示す回路図である。
【図２１】本技術の第２の実施の形態の変形例におけるＲＯＩを読み出すときの分配回路の状態の一例を示す回路図である。
【図２２】本技術の第３の実施の形態における画素の一構成例を示す回路図である。
【図２３】本技術の第３の実施の形態におけるＲＯＩを読み出すときの分配回路の状態の一例を示す回路図である。
【図２４】車両制御システムの概略的な構成の一例を示すブロック図である。
【図２５】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【００１５】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（列ごとに複数の画素信号を分配する例）
２．第２の実施の形態（選択トランジスタを削減し、列ごとに複数の画素信号を分配する例）
３．第３の実施の形態（接続先の垂直信号線を可変とし、列ごとに複数の画素信号を分配する例）
４．移動体への応用例
【００１６】
＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。
【００１７】
光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、垂直同期信号ＶＳＹＮＣに同期して、光電変換により画像データを生成するものである。ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す所定周波数の周期信号である。固体撮像素子２００は、生成した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。
【００１８】
ＤＳＰ回路１２０は、固体撮像素子２００からの画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データをバス１５０を介してフレームメモリ１６０などに出力する。
【００１９】
表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
【００２０】
バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
【００２１】
フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
【００２２】
［固体撮像素子の構成例］
図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、行走査回路２１０、画素アレイ部２２０、分配回路２４０、ＤＡＣ（Digital to Analog Converter）２５０、信号処理部２６０、タイミング制御部２７０、列走査回路２８０および画像処理部２９０を備える。
【００２３】
画素アレイ部２２０には、複数の画素が二次元格子状に配列される。以下、所定の水平方向に配列された画素の集合を「行」と称し、行に垂直な方向に配列された画素の集合を「列」と称する。
【００２４】
行走査回路２１０は、行を選択して駆動し、その行内の画素のそれぞれにアナログ信号を画素信号として出力させるものである。
【００２５】
分配回路２４０は、必要に応じて列からの複数の画素信号を分配して信号処理部２６０へ出力するものである。分配回路２４０の詳細については後述する。
【００２６】
ＤＡＣ２５０は、ＤＡ（Digital to Analog）変換により、所定の参照信号を生成して信号処理部２６０へ供給するものである。
【００２７】
信号処理部２６０は、列ごとに、ＡＤ（Analog to Digital）変換処理やＣＤＳ（Correlated Double Sampling）処理などの信号処理を画素信号に対して行うものである。この信号処理部２６０は、処理後のデジタル信号からなる画像データを画像処理部２９０に供給する。
【００２８】
タイミング制御部２７０は、垂直同期信号ＶＳＹＮＣに同期して、行走査回路２１０、分配回路２４０および信号処理部２６０のそれぞれの動作タイミングを制御するものである。
【００２９】
また、タイミング制御部２７０には、画素アレイ部において読み出すべき領域を示す読出し領域に関する情報が入力される。読出し領域は、ユーザの操作などに従って設定される。初期状態においては、全画素が読出し領域として設定される。例えば、ユーザは、表示された画像データを参照しながら、タッチパネルの操作などにより、その画像データの一部を（ＲＯＩ：Region Of Interest）として指定することができる。ＲＯＩが指定されると、その領域が新たな読出し領域として設定され、ＲＯＩの範囲を示す情報がタイミング制御部２７０に入力される。
【００３０】
列走査回路２８０は、列を順に選択して、信号処理部２６０にデジタル信号を出力させるものである。
【００３１】
画像処理部２９０は、画像データに対して、デモザイク処理や画像認識処理などの所定の画像処理を実行するものである。この画像処理部２９０は、処理後のデータを信号線２０９を介してＤＳＰ回路１２０に出力する。
【００３２】
なお、画像処理部２９０の処理の一部または全てを、後段の回路（ＤＳＰ回路１２０など）が実行することもできる。
【００３３】
［画素アレイ部の構成例］
図３は、本技術の第１の実施の形態における画素アレイ部２２０の一構成例を示す平面図である。この画素アレイ部２２０には、複数の画素２３０が二次元格子状に配列される。また、画素アレイ部２２０には、列ごとに、一対の垂直信号線が垂直方向に配線される。ｊ（ｊは、整数）列目の一対の垂直信号線ＶＳＬ（Vertical Signal Line）の一方をＶＳＬＬｊとし、他方をＶＳＬＲｊとする。
【００３４】
［画素の構成例］
図４は、本技術の第１の実施の形態における画素２３０の一構成例を示す回路図である。画素２３０のそれぞれは、光電変換素子２３１、転送トランジスタ２３２、リセットトランジスタ２３３、浮遊拡散層２３４、増幅トランジスタ２３５および選択トランジスタ２３６を備える。
【００３５】
光電変換素子２３１は、光電変換により電荷を生成するものである。光電変換素子２３１として、例えば、フォトダイオードが用いられる。
【００３６】
転送トランジスタ２３２は、行走査回路２１０からの転送信号ＴＲＧｉ（ｉは、整数）に従って、光電変換素子２３１から浮遊拡散層２３４へ電荷を転送するものである。ここで、ｉは行数を示し、ｉ行目には、転送信号ＴＲＧｉが供給される。
【００３７】
リセットトランジスタ２３３は、行走査回路２１０からのリセット信号ＲＳＴｉに従って、浮遊拡散層２３４から電荷を引き抜いてリセット電源ＶＤＤＨＰＸへ放出し、電荷量を初期化するものである。
【００３８】
浮遊拡散層２３４は、転送された電荷を蓄積し、電荷量に応じた電圧を生成するものである。増幅トランジスタ２３５は、浮遊拡散層２３４の電圧を増幅するものである。
【００３９】
選択トランジスタ２３６は、行走査回路２１０からの選択信号ＳＥＬｉに従って、増幅された電圧のアナログ信号を画素信号として出力するものである。ただし、奇数行の選択トランジスタ２３６は、画素信号を垂直信号線ＶＳＬＬｊへ出力する。一方、偶数行の選択トランジスタ２３６は、画素信号を垂直信号線ＶＳＬＲｊへ出力する。これらの垂直信号線を介して画素信号は分配回路２４０に供給される。
【００４０】
［信号処理部の構成例］
図５は、本技術の第１の実施の形態における信号処理部２６０の一構成例を示すブロック図である。この信号処理部２６０には、列ごとにＡＤＣ２６１およびラッチ２６４が配置される。ＡＤＣ２６１は、比較器２６２およびカウンタ２６３を備える。
【００４１】
比較器２６２は、ＤＡＣ２５０からの参照信号ＲＭＰと、対応する列からの画素信号Ｖｉｎｊとを比較するものである。この比較器２６２は、比較結果をカウンタ２６３に供給する。
【００４２】
カウンタ２６３は、比較結果が反転するまでの期間に亘って計数値を計数するものである。このカウンタ２６３は、計数値を示すデジタル信号をラッチ２６４に出力し、保持させる。また、カウンタ２６３の計数動作は、タイミング制御部２７０により制御される。
【００４３】
ラッチ２６４は、対応する列のデジタル信号を保持するものである。このラッチ２６４は、列走査回路２８０の制御に従ってデジタル信号を画像処理部２９０に出力する。
【００４４】
上述の比較器２６２およびカウンタ２６３により、アナログの画素信号がデジタル信号に変換される。このように比較器およびカウンタからなる簡易な構成のＡＤＣは、シングルスロープ型のＡＤＣと呼ばれる。
【００４５】
また、信号処理部２６０は、ＡＤ変換の他、リセットレベルと信号レベルとの差分を求めるＣＤＳ（Correlated Double Sampling）処理を列ごとに行う。ここで、リセットレベルは、画素２３０の初期化時の画素信号のレベルであり、信号レベルは、露光終了時の画素信号のレベルである。例えば、リセットレベルの変換時にカウンタ２６３がダウンカウントおよびアップカウントの一方を行い、信号レベルの変換時にカウンタ２６３がダウンカウントおよびアップカウントの他方を行うことにより、ＣＤＳ処理が実現される。なお、カウンタ２６３がアップカウントのみを行う構成とし、その後段にＣＤＳ処理を行う回路を追加することもできる。
【００４６】
［分配回路の構成例］
図６は、本技術の第１の実施の形態における分配回路２４０の一構成例を示す回路図である。この分配回路２４０には、列ごとに選択トランジスタ２４１、２４２および２４３が設けられる。また、分配回路２４０には、列ごとに、水平方向に横配線ＨＬｊが配線される。そして、分配回路２４０には、列ごとに、タイミング制御部２７０からの選択信号ＳＥＬＬｊ、ＳＥＬＲｊおよびＳＥＬｄｊが入力される。
【００４７】
選択トランジスタ２４１は、選択信号ＳＥＬＬｊに従って、垂直信号線ＶＳＬＬｊと、ｊ列目のＡＤＣ２６１との間の経路を開閉するものである。
【００４８】
選択トランジスタ２４２は、選択信号ＳＥＬＲｊに従って、垂直信号線ＶＳＬＲｊと、選択トランジスタ２４２および２４３の間の所定のノードとの間の経路を開閉するものである。このノードには、横配線ＨＬｊの左端が接続される。その横配線ＨＬｊの右端は、ｊ＋Ｎ（Ｎは整数）列目における、選択トランジスタ２４２および２４３の間のノードに接続される。例えば、ｊを「１」とし、Ｎを「４」とすると、１列目のノードと、５列目のノードとが、横配線ＨＬ１により接続される。ただし、列数をＪ（Ｊは、整数）とすると、Ｊ−Ｎ＋１列目からＪ列目のノードには、右端の接続先が無いため、そのノードを左端とする横配線ＨＬｊが配線されない。したがって横配線ＨＬｊの本数は、合計でＪ−Ｎ本となる。
【００４９】
選択トランジスタ２４３は、選択信号ＳＥＬｄｊに従って、横配線ＨＬｊが接続されたノードと、ｊ列目のＡＤＣ２６１との間の経路を開閉するものである。
【００５０】
なお、選択トランジスタ２４１は、特許請求の範囲に記載の第１の選択トランジスタの一例であり、選択トランジスタ２４２は、特許請求の範囲に記載の第２の選択トランジスタの一例である。選択トランジスタ２４３は、特許請求の範囲に記載の第３の選択トランジスタの一例である。
【００５１】
図７は、本技術の第１の実施の形態におけるＲＯＩを読み出すときの分配回路２４０の状態の一例を示す回路図である。同図において、画素内のひし形は、画素内のトランジスタと、垂直信号線との接続ノードを示す。また、白抜きのひし形は、駆動されていないノード、すなわち、画素信号を出力していないノードを示す。斜線のひし形は、駆動されたノード、すなわち、画素信号を出力しているノードを示す。また、同図において、選択トランジスタ２４１、２４２および２４３は、開閉状態を明示するために、スイッチの図記号により表されている。
【００５２】
固体撮像素子２００は、全部で２Ｎ列の場合には、Ｎ列以下の領域をＲＯＩとして設定することができる。４Ｎ列の場合には、２Ｎ列以下の領域をＲＯＩとして設定することができる。ＲＯＩの行数は制限されない。例えば、Ｎを「４」とし、４行×４列のＲＯＩが設定されたものとする。また、ＲＯＩの列の範囲は、例えば、３乃至６列であり、行の範囲は、１乃至４行とする。同図における一点鎖線で囲まれた領域は、ＲＯＩを示す。
【００５３】
ＲＯＩが設定されると、選択された選択列（例えば、３乃至６列）の選択トランジスタ２４１および２４２は、タイミング制御部２７０の制御に従って閉状態に移行する。一方、選択されていない列の選択トランジスタ２４１および２４２は、開状態に移行する。また、タイミング制御部２７０の制御に従って、選択列の選択トランジスタ２４３が開状態に移行し、選択されていない列の選択トランジスタ２４３が閉状態に移行する。
【００５４】
また、行走査回路２１０は、ＲＯＩ内の行を２行ずつ順に駆動し、画素信号を出力させる。行走査回路２１０は、例えば、１行目および２行目を同時に駆動し、次に３行目および４行目を駆動する。
【００５５】
奇数行（１行目など）の画素信号は、垂直信号線ＶＳＬＬｊを介して出力される。選択列の選択トランジスタ２４１が閉状態であるため、奇数行の画素信号は、その選択列に対応するＡＤＣ２６１へ供給される。同図における矢印は、画素信号の伝送方向を示す。
【００５６】
一方、偶数行（２行目など）の画素信号は、垂直信号線ＶＳＬＲｊを介して出力される。選択列の選択トランジスタ２４２と、選択されていない列の選択トランジスタ２４３とが閉状態であるため、偶数行の画素信号は、それらのトランジスタと横配線ＨＬｊとを介して、選択されていない列のＡＤＣ２６１へ供給される。例えば、２行目において、３列目および４列目の画素信号は、選択されていない７行目および８列目のＡＤＣ２６１へ供給され、５列目および６列目の画素信号は、選択されていない１行目および２列目のＡＤＣ２６１へ供給される。
【００５７】
１行目と２行目とが同時に読み出されるため、後段の回路（画像処理部２９０など）は、ＡＤ変換後のデジタル信号を並び替える必要がある。例えば、同図の例では、信号処理部２６０により、アドレス（２、５）、（２、６）、（１、３）、（１、４）、（１、５）、（１、６）、（２、３）および（２、４）の順で、そのアドレスのデジタル信号が出力される。この場合に、画像処理部２９０等は、アドレス（２、５）、（２、６）、（２、３）および（２、４）を２行目に並び替える。
【００５８】
なお、ＲＯＩが設定されておらず、全画素を読み出す場合は、全列の選択トランジスタ２４２は閉状態である。選択トランジスタ２４１は、奇数行を読み出す際に閉状態に移行し、偶数行を読み出す際に開状態に移行する。選択トランジスタ２４３は、奇数行を読み出す際に開状態に移行し、偶数行を読み出す際に閉状態に移行する。また、行走査回路２１０は、１行ずつ順に駆動する。
【００５９】
図８は、本技術の第１の実施の形態におけるＲＯＩを読み出すときの分配回路２４０の状態を簡易化した図である。同図において選択トランジスタ２４１、２４２および２４３は省略されている。
【００６０】
同図に例示するように画素アレイ部２２０には、Ｊ個の列が配列される。それぞれの列は、Ｉ（Ｉは、整数）個の画素２３０を含む。また、互いに異なる列に対応付けられたＪ個のＡＤＣ２６１が配置される。
【００６１】
ＲＯＩが設定されると、タイミング制御部２７０は、ＲＯＩ内の列を選択列として選択する。同図の例では、３乃至６列が選択されている。
【００６２】
行走査回路２１０は、ＲＯＩにおいて、選択列ごとに、その選択列内の複数の画素を同時に駆動してアナログの画素信号を生成させる。同図の例では、選択列ごとに、奇数行の画素と、偶数行の画素とが同時に駆動されている。
【００６３】
そして、分配回路２４０は、選択列ごとに、その選択列に対応するＡＤＣ２６１へ選択列の画素信号のいずれかを出力し、選択されていない列に対応するＡＤＣ２６１へ選択列の画素信号の残りを出力する。同図の例では、分配回路２４０は、選択列に対応するＡＤＣ２６１へ奇数行の画素信号を出力し、選択されていない列に対応するＡＤＣ２６１へ偶数行の画素信号を出力している。
【００６４】
上述したように、選択されていない１、２、７および８列のＡＤＣ２６１に、偶数行の画素信号を供給することにより、固体撮像素子２００は、奇数行および偶数行の２行を同時にＡＤ変換する（言い換えれば、読み出す）ことができる。
【００６５】
なお、行走査回路２１０は、特許請求の範囲に記載の走査回路の一例である。ＡＤＣ２６１は、特許請求の範囲に記載のアナログデジタル変換器の一例である。
【００６６】
ここで、比較例として、分配回路２４０が配置されない一般的な固体撮像素子を考える。
【００６７】
図９は、比較例におけるＲＯＩを読み出すときの固体撮像素子の状態の一例を示す図である。この比較例では、列ごとに垂直信号線ＶＳＬｊが１本のみ配線される。また、全行の画素は、垂直信号線ＶＳＬｊを介してＡＤＣに接続される。この比較例においてＲＯＩが設定されると、行走査回路は、ＲＯＩ内の行を１行ずつ順に駆動する。そして、選択列のＡＤＣは、対応する列からの画素信号をＡＤ変換する。同図に例示するように、比較例では、選択列のＡＤＣしか用いられないため、画素信号が１行ずつ順に読み出される。
【００６８】
これに対して、分配回路２４０を配置した場合、選択列のＡＤＣ２６１に加え、選択されてない列のＡＤＣ２６１も用いることができるため、画素信号を２行ずつ読み出すことができる。これにより、比較例と比較して読出し速度を向上させることができる。また、高速に読み出すことができるため、フォーカルプレーン歪みを低減することができる。
【００６９】
図１０は、本技術の第１の実施の形態におけるＲＯＩを読み出すときの固体撮像素子２００の動作の一例を示すタイミングチャートである。垂直同期信号ＶＳＹＮＣが供給されたタイミングＴ０乃至Ｔ１の期間において、固体撮像素子２００は、ＲＯＩの読出しを行う。この期間内にタイミング制御部２７０は、水平同期信号ＨＳＹＮＣをタイミングＴ１１、Ｔ１２などに供給する。
【００７０】
信号処理部２６０は、水平同期信号ＨＳＹＮＣに同期して２行ずつ順にＡＤ変換を行う。例えば、ＲＯＩの列の範囲を３乃至６列とし、行の範囲を１乃至４行とする。タイミングＴ０乃至Ｔ１１の期間において信号処理部２６０は、アドレス（１、３）、（１、４）、（１、５）、（１、６）、（２、３）（２、４）、（２、５）および（２、６）のそれぞれの画素の画素信号を同時にＡＤ変換する。
【００７１】
次にタイミングＴ１１乃至Ｔ１２の期間において信号処理部２６０は、アドレス（３、３）、（３、４）、（３、５）、（３、６）、（４、３）、（４、４）、（４、５）および（４、６）のそれぞれの画素の画素信号を同時にＡＤ変換する。
【００７２】
図１１は、比較例におけるＲＯＩを読み出すときの固体撮像素子の動作の一例を示すタイミングチャートである。比較例において信号処理部は、水平同期信号ＨＳＹＮＣに同期して１行ずつ順にＡＤ変換を行う。タイミングＴ０乃至Ｔ１１の期間において信号処理部は、アドレス（１、３）、（１、４）、（１、５）および（１、６）のそれぞれの画素の画素信号を同時にＡＤ変換する。タイミングＴ１１乃至Ｔ１２の期間において信号処理部は、アドレス（２、３）、（２、４）、（２、５）および（２、６）のそれぞれの画素の画素信号を同時にＡＤ変換する。
【００７３】
次にタイミングＴ１２乃至Ｔ１３の期間において信号処理部２６０は、アドレス（３、３）、（３、４）、（３、５）および（３、６）のそれぞれの画素の画素信号を同時にＡＤ変換する。タイミングＴ１３乃至Ｔ１４の期間において信号処理部２６０は、アドレス（４、３）、（４、４）、（４、５）および（４、６）のそれぞれの画素の画素信号を同時にＡＤ変換する。
【００７４】
図１０および図１１に例示したように、分配回路２４０を配置する構成では、比較例と比較して読出し速度を向上させることができる。
【００７５】
図１２は、本技術の第１の実施の形態におけるＲＯＩの設定例を示す図である。同図において、斜線部分は、ＲＯＩとして設定することができる範囲の例を示す。灰色の部分は、ＲＯＩとして設定することができない範囲の例を示す。
【００７６】
読み出す列のパターンが同一の行の集合を１つのグループとすると、例えば、グループ内の読出し対象の列の合計は、Ｎ列以下に制限される。例えば、Ｎを「４」とする。同図において１行目および２行目からなるグループの読出し対象の列は、４列であり、制限に反しない。３行目以降についても同様である。
【００７７】
また、ＲＯＩを列単位で分割する場合には、読み出す対象の列の番号をＮで割った余りが同一となる列が生じてはならない。例えば、同図において、１行目および２行目は、１列目および２列目と、７列目および８列目とが読出し対象であるが、「１」、「２」、「７」および「８」を「４」で割った余りは、「１」、「２」、「３」および「０」であり、互いに余りが異なり、制限に反しない。３乃至６行目についても同様である。
【００７８】
一方、７行目および８行目は、１列目および２列目と、５列目および６列目とが読出し対象であるが、「１」、「２」、「５」および「６」を「４」で割った余りは、「１」、「２」、「１」および「２」であり、余りが同一の列が生じ、分割時の制限に違反する。このため、７行目および８行目のグループは、ＲＯＩとして設定することができない。
【００７９】
なお、固体撮像素子２００は、２行を同時に読み出しているが３行以上を同時に読み出すこともできる。
【００８０】
図１３は、本技術の第１の実施の形態における３行を同時に読み出す場合の画素アレイ部および分配回路の一構成例を示す回路図である。この場合、列ごとに垂直信号線が３本配線される。１本目の垂直信号線は、３ｍ（ｍは、０以上の整数）＋１行に接続され、２本目の垂直信号線は、３ｍ＋２行に接続され、３本目の垂直信号線は、３ｍ＋３行に接続される。また、列ごとに、選択トランジスタ２４２および２４３と同じ接続構成の選択トランジスタ２４４および２４５がさらに追加され、２本の横配線が配線される。１本目の横配線の右端は、ｊ＋Ｎ列目に接続され、２本目の横配線の右端はｊ＋２Ｎ列に接続される。４行以上を同時に読み出す場合は、同様に、垂直信号線、選択トランジスタおよび横配線が追加される。
【００８１】
［固体撮像素子の動作例］
図１４は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、ＲＯＩが設定されたときに開始される。タイミング制御部２７０は、分配回路２４０内の選択トランジスタ２４１乃至２４３の開閉を制御する（ステップＳ９０１）。
【００８２】
次に、行走査回路２１０は、ＲＯＩ内の２行を選択して駆動する（ステップＳ９０２）。各列のＡＤＣ２６１は、選択された列のアナログの画素信号をデジタル信号にＡＤ変換する（ステップＳ９０３）。行走査回路２１０は、ＲＯＩの読出しが完了したか否かを判断する（ステップＳ９０４）。
【００８３】
読出しが完了していない場合に（ステップＳ９０４：Ｎｏ）、固体撮像素子２００は、ステップＳ９０２以降を繰り返し実行する。一方、読出しが完了した場合に（ステップＳ９０４：Ｙｅｓ）、画像処理部２９０は、デジタル信号を並び替え、画像処理を行う（ステップＳ９０５）。ステップＳ９０５の後に固体撮像素子２００は、ＲＯＩの読出しのための動作を終了する。
【００８４】
このように、本技術の第１の実施の形態によれば、分配回路２４０は、選択列と選択されていない列とのそれぞれのＡＤＣ２６１に対して、奇数行および偶数行のそれぞれの画素信号を出力するため、２行を同時にＡＤ変換することができる。これにより、ＲＯＩの読出し速度を向上させることができる。
【００８５】
［変形例］
上述の第１の実施の形態では、固体撮像素子２００は、ＲＯＩ内の２行を同時に読み出していたが、行数が多いほど、読出しに要する時間が長くなる。この第１の実施の形態の変形例の固体撮像素子２００は、画素加算を行い、読出し速度をさらに向上させる点において第１の実施の形態と異なる。
【００８６】
図１５は、本技術の第１の実施の形態の変形例における画素アレイ部２２０の一構成例を示す図である。この第１の実施の形態の変形例の画素アレイ部２２０は、４ｍ＋１行目および４ｍ＋２行目が、垂直信号線ＶＳＬＬｊに接続され、４ｍ＋３行目および４ｍ＋４行目が、垂直信号線ＶＳＬＲｊに接続される点において第１の実施の形態と異なる。例えば、１行目および２行目が垂直信号線ＶＳＬＬｊに接続され、３行目および４行目が、垂直信号線ＶＳＬＲｊに接続される。
【００８７】
また、第１の実施の形態の変形例の行走査回路２１０は、４行ずつ行を駆動する。これにより、４ｍ＋１行目の画素信号と４ｍ＋２行目の画素信号とを加算した信号が垂直信号線ＶＳＬＬｊに供給される。また、４ｍ＋３行目の画素信号と４ｍ＋４行目の画素信号とを加算した信号が垂直信号線ＶＳＬＲｊに供給される。
【００８８】
図１６は、本技術の第１の実施の形態の変形例におけるＲＯＩを読み出すときの固体撮像素子２００の動作の一例を示すタイミングチャートである。
【００８９】
信号処理部２６０は、水平同期信号ＨＳＹＮＣに同期して４行ずつ順にＡＤ変換を行う。例えば、ＲＯＩの列の範囲を３乃至６列とし、行の範囲を１乃至４行とする。タイミングＴ０乃至Ｔ１１の期間において信号処理部２６０は、アドレス（１、３）および（２、３）のそれぞれの画素信号を加算した信号をＡＤ変換する。同様に、アドレス（１、４）および（２、４）の画素信号を加算した信号や、アドレス（１、５）および（２、５）の画素信号を加算した信号もＡＤ変換される。
【００９０】
同図に例示したように、画素加算により、４行ずつ駆動することができるため、読出し速度を向上させることができる。なお、画素加算せずにＲＯＩを読み出す場合、行走査回路２１０は、４ｍ＋１行目と４ｍ＋３行目とを同時に駆動し、次に４ｍ＋２行目と４ｍ＋４行目とを同時に駆動すればよい。
【００９１】
このように、本技術の第１の実施の形態の変形例によれば、行走査回路２１０が、列ごとに複数の画素信号を加算した信号を生成させるため、読出し速度をさらに向上させることができる。
【００９２】
＜２．第２の実施の形態＞
上述の第１の実施の形態では、分配回路２４０において列ごとに選択トランジスタ２４１、２４２および２４３を配置していたが、この構成では、列数が多くなるほど、分配回路２４０の回路規模が増大してしまう。この第２の実施の形態の固体撮像素子２００は、選択トランジスタの個数を削減した点において第１の実施の形態と異なる。
【００９３】
図１７は、本技術の第２の実施の形態における分配回路２４０の一構成例を示す回路図である。この第２の実施の形態の分配回路２４０は、全ての列において選択トランジスタ２４２が削減されている点において第１の実施の形態と異なる。また、横配線ＨＬｊの左端が、垂直信号線ＶＳＬＲｊに接続され、その右端が垂直信号線ＶＳＬＬｊ＋Ｎに接続される点において第１の実施の形態と異なる。
【００９４】
図１８は、本技術の第２の実施の形態における画素２３０の一構成例を示す回路図である。１列目からＮ列目までに選択信号ＳＥＬＬｉが供給され、Ｎ＋１列目から２Ｎ列目までに選択信号ＳＥＬＲｉが供給される。以降は、Ｎ列ごとに交互に選択信号ＳＥＬＬｉとＳＥＬＲｉとが供給される。例えば、Ｎを「４」とすると、１列目から４列目までに選択信号ＳＥＬＬｉが供給され、５列目から８列目までに選択信号ＳＥＬＲｉが供給される。
【００９５】
図１９は、本技術の第２の実施の形態におけるＲＯＩを読み出すときの分配回路の状態の一例を示す回路図である。第２の実施の形態において、ＲＯＩ内には、選択信号ＳＥＬＬｉに対応する列と、選択信号ＳＥＬＲｉに対応する列との両方が含まれてはならない。この制限の下で、例えば、１から４列目の範囲がＲＯＩとして設定される。
【００９６】
行走査回路２１０は、選択信号ＳＥＬＬ１乃至ＳＥＬＬ２を供給し、１行目および２行目における１から４列を駆動する。選択信号ＳＥＬＲｉは、供給されず、５乃至８列は駆動されない。
【００９７】
ＲＯＩが設定されると、全列の選択トランジスタ２４１は、閉状態に移行する。また、全ての列の選択トランジスタ２４３が開状態に移行する。なお、全画素を読み出す場合には、奇数行を読み出す場合に選択トランジスタ２４１のみが閉状態に移行し、偶数行を読み出す場合に選択トランジスタ２４３のみが閉状態に移行する。
【００９８】
なお、第２の実施の形態に、第１の実施の形態の変形例を適用することができる。
【００９９】
このように、本技術の第２の実施の形態によれば、全ての列において選択トランジスタ２４２を削減したため、分配回路２４０の回路規模を削減することができる。
【０１００】
［変形例］
上述の第２の実施の形態では、垂直信号線ＶＳＬＲｊに横配線ＨＬｊを接続していたが、この構成では、Ｎ列ごとにしかＲＯＩを設定することができない。この第２の実施の形態の変形例の固体撮像素子２００は、行ごとの選択信号数の増大により、任意の列をＲＯＩとして設定することを可能とした点において第２の実施の形態と異なる。
【０１０１】
図２０は、本技術の第２の実施の形態の変形例における画素アレイ部２２０の一構成例を示す回路図である。この第２の実施の形態の変形例の行走査回路２１０は、選択信号ＳＥＬａｉ、ＳＥＬｂｉ、ＳＥＬｃｉおよびＳＥＬｄｉを行ごとに供給する点において第２の実施の形態と異なる。選択信号ＳＥＬａｉは、例えば、１列目および２列目に供給され、選択信号ＳＥＬｂｉは、例えば、３列目および４列目に供給される。選択信号ＳＥＬｃｉは、例えば、５列目および６列目に供給され、選択信号ＳＥＬｄｉは、例えば、７列目および８列目に供給される。９列目以降は、２列単位で選択信号ＳＥＬａｉ、ＳＥＬｂｉ、ＳＥＬｃｉおよびＳＥＬｄｉが順に供給される。
【０１０２】
図２１は、本技術の第２の実施の形態の変形例におけるＲＯＩを読み出すときの分配回路２４０の状態の一例を示す回路図である。３から６列がＲＯＩとして設定された場合、行走査回路２１０は、選択信号ＳＥＬｂｉおよびＳＥＬｃｉを供給して、３から６列を駆動する。一方、選択信号ＳＥＬａｉおよびＳＥＬｄｉは供給されず、１行目、２行目、５行目および６行目は駆動されない。
【０１０３】
同図に例示したように、Ｎ（４など）未満の一定の単位（２列など）で選択信号を供給することにより、その単位（２列ごとなど）でＲＯＩを設定することができる。なお、１列の単位でＲＯＩを設定する場合には、選択信号の個数を増大し、行走査回路２１０が、列単位で駆動すればよい。
【０１０４】
なお、第２の実施の形態の変形例に、第１の実施の形態の変形例を適用することができる。
【０１０５】
このように、本技術の第２の実施の形態の変形例によれば、行走査回路２１０が、一定の単位（２列など）で列を駆動するため、その単位でＲＯＩを設定することができる。
【０１０６】
＜３．第３の実施の形態＞
上述の第１の実施の形態では、奇数行の画素を垂直信号線ＶＳＬＬｊに接続し、偶数行の画素を垂直信号線ＶＳＬＲｊに接続していたが、接続先の垂直信号線を可変にすることもできる。この第３の実施の形態の固体撮像素子２００は、画素の接続先の垂直信号線を変更することができる点において第１の実施の形態と異なる。
【０１０７】
図２２は、本技術の第３の実施の形態における画素２３０の一構成例を示す回路図である。この第３の実施の形態の画素２３０は、選択トランジスタ２３７をさらに備える点において第１の実施の形態と異なる。
【０１０８】
全画素の選択トランジスタ２３６は、垂直信号線ＶＳＬＬｊに共通に接続され、全画素の選択トランジスタ２３７は、垂直信号線ＶＳＬＲｊに共通に接続される。また、行走査回路２１０は、選択信号ＳＥＬＬｉを選択トランジスタ２３６に供給し、選択信号ＳＥＬＲｉを選択トランジスタ２３７に供給する。
【０１０９】
図２３は、本技術の第３の実施の形態におけるＲＯＩを読み出すときの分配回路２４０の状態の一例を示す回路図である。例えば、奇数行と偶数行とを同時に読み出す際に行走査回路２１０は、奇数行の画素２３０に選択信号ＳＥＬＬｉを供給し、偶数行の画素２３０に選択信号ＳＥＬＲｉを供給する。これにより、奇数行は、垂直信号線ＶＳＬＬｊから画素信号を出力し、偶数行は、垂直信号線ＶＳＬＲｊから画素信号を出力する。
【０１１０】
なお、第３の実施の形態に、第１の実施の形態の変形例、第２の実施の形態、第２の実施の形態の変形例のいずれかを適用することができる。
【０１１１】
このように、本技術の第３の実施の形態によれば、垂直信号線ＶＳＬＬｊに接続するための選択トランジスタ２３６と、垂直信号線ＶＳＬＲｊに接続するための選択トランジスタ２３７とを画素毎に配置したため、接続先の垂直信号線を変更することができる。
【０１１２】
＜４．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【０１１３】
図２４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【０１１４】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２４に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
【０１１５】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【０１１６】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０１１７】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【０１１８】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【０１１９】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【０１２０】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
【０１２１】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０１２２】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【０１２３】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２４の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【０１２４】
図２５は、撮像部１２０３１の設置位置の例を示す図である。
【０１２５】
図２５では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【０１２６】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０１２７】
なお、図２５には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【０１２８】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【０１２９】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０１３０】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【０１３１】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【０１３２】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、例えば、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ＲＯＩの読出し速度を向上させることができるため、システムの応答速度を向上させることができる。
【０１３３】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【０１３４】
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
【０１３５】
なお、本技術は以下のような構成もとることができる。
（１）各々が複数の画素を含む所定数の列が配列された画素アレイ部と、
前記所定数の列のうち選択された選択列内の前記複数の画素のそれぞれにアナログ信号を生成させる走査回路と、
互いに異なる前記列に対応付けられた前記所定数のアナログデジタル変換器を配列した信号処理部と、
前記選択列ごとに前記選択列に対応する前記アナログデジタル変換器へ前記選択列の前記アナログ信号のいずれかを出力するとともに、選択されていない前記列に対応する前記アナログデジタル変換器へ前記選択列の前記アナログ信号の残りを出力する分配回路と
を具備する固体撮像素子。
（２）前記列ごとに一対の垂直信号線が配線され、
前記分配回路には、前記列ごとに所定の水平方向に横配線が配線され、
前記分配回路は、前記列ごとに複数の選択トランジスタを備える
前記（１）記載の固体撮像素子。
（３）前記複数の選択トランジスタは、第１、第２および第３の選択トランジスタを含み、
前記第１の選択トランジスタは、前記一対の垂直信号線の一方と前記列に対応する前記アナログデジタル変換器との間の経路を開閉し、
前記第２の選択トランジスタは、前記一対の垂直信号線の他方と所定ノードとの間の経路を開閉し、
前記第３の選択トランジスタは、前記所定ノードと前記列に対応する前記アナログデジタル変換器との間の経路を開閉し、
前記横配線は、互いに異なる２つの列のそれぞれの前記所定ノードの間に配線される
前記（２）記載の固体撮像素子。
（４）前記横配線の一端は、互いに異なる２つの列の一方に配線された前記一対の垂直信号線の一方に接続され、
前記横配線の他端は、互いに異なる２つの列の他方に配線された前記一対の垂直信号線の他方に接続され、
前記複数の選択トランジスタは、第１および第３の選択トランジスタを含み、
前記第１の選択トランジスタは、前記一対の垂直信号線の一方と前記列に対応する前記アナログデジタル変換器との間の経路を開閉し、
前記第３の選択トランジスタは、前記一対の垂直信号線の他方と前記列に対応する前記アナログデジタル変換器との間の経路を開閉する
前記（２）記載の固体撮像素子。
（５）前記走査回路は、一定の単位で前記列を駆動する
前記（４）記載の固体撮像素子。
（６）前記複数の画素のそれぞれは、所定の選択信号に従って前記一対の垂直信号線のいずれかへ前記アナログ信号を出力する
前記（２）から（５）のいずれかに記載の固体撮像素子。
（７）前記走査回路は、前記列ごとに所定数の前記アナログ信号を画素加算した信号を生成させる
前記（１）から（６）のいずれかに記載の固体撮像素子。
（８）各々が複数の画素を含む所定数の列が配列された画素アレイ部と、
前記所定数の列のうち選択された選択列内の前記複数の画素のそれぞれにアナログ信号を生成させる走査回路と、
互いに異なる前記列に対応付けられた前記所定数のアナログデジタル変換器を配列した信号処理部と、
前記選択列ごとに前記選択列に対応する前記アナログデジタル変換器へ前記選択列の前記アナログ信号のいずれかを出力するとともに、選択されていない前記列に対応する前記アナログデジタル変換器へ前記選択列の前記アナログ信号の残りを出力する分配回路と、
前記信号処理部からの画像データを処理する画像処理部と
を具備する撮像装置。
（９）各々が複数の画素を含む所定数の列が配列された画素アレイ部内の前記所定数の列のうち選択された選択列内の前記複数の画素のそれぞれにアナログ信号を生成させる走査手順と、
前記選択列ごとに前記選択列に対応するアナログデジタル変換器へ前記選択列の前記アナログ信号のいずれかを出力するとともに、選択されていない前記列に対応するアナログデジタル変換器へ前記選択列の前記アナログ信号の残りを出力する分配手順と
を具備する固体撮像素子の制御方法。
【符号の説明】
【０１３６】
１００  撮像装置
１１０  光学部
１２０  ＤＳＰ（Digital Signal Processing）回路
１３０  表示部
１４０  操作部
１５０  バス
１６０  フレームメモリ
１７０  記憶部
１８０  電源部
２００  固体撮像素子
２１０  行走査回路
２２０  画素アレイ部
２３０  画素
２３１  光電変換素子
２３２  転送トランジスタ
２３３  リセットトランジスタ
２３４  浮遊拡散層
２３５  増幅トランジスタ
２３６、２３７、２４１〜２４５  選択トランジスタ
２４０  分配回路
２５０  ＤＡＣ
２６０  信号処理部
２６１  ＡＤＣ
２６２  比較器
２６３  カウンタ
２６４  ラッチ
２７０  タイミング制御部
２８０  列走査回路
２９０  画像処理部
１２０３１  撮像部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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