(57)【要約】【課題】出荷前に補正値を記憶させておかずに、撮像素子の画像信号を適切に補正し、動画像および静止画像を生成することができるようにすることである。【解決手段】撮像装置の制御方法は、第１のモードでは、撮像素子の出力信号に基づく第１の補正値を設定するステップ（Ｓ４０２）と、第１のモードでは、フレーム毎に、撮像素子から第１の画像信号を読み出し、第１の補正値を用いて、第１の画像信号を補正し、動画像を生成するステップ（Ｓ４０４）と、第２のモードでは、撮像素子の出力信号に基づく第２の補正値を設定するステップ（Ｓ４０９）と、第２のモードでは、撮像素子から第２の画像信号を読み出し、第２の補正値を用いて、第２の画像信号を補正し、静止画像を生成するステップ（Ｓ４１１）とを有する。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１のモードでは、撮像素子の出力信号に基づく第１の補正値を設定する設定手段と、
前記第１のモードでは、フレーム毎に、前記撮像素子から第１の画像信号を読み出し、前記第１の補正値を用いて、前記第１の画像信号を補正し、動画像を生成する画像処理手段とを有し、
前記設定手段は、第２のモードでは、前記撮像素子の出力信号に基づく第２の補正値を設定し、
前記画像処理手段は、前記第２のモードでは、前記撮像素子から第２の画像信号を読み出し、前記第２の補正値を用いて、前記第２の画像信号を補正し、静止画像を生成することを特徴とする撮像装置。
【請求項２】
前記設定手段は、前記第１のモードでは、フレーム毎に、前記第１の補正値を設定することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記撮像素子は、前記第１のモードで各行の画像信号を読み出す間隔と、前記第２のモードで各行の画像信号を読み出す間隔が同じであることを特徴とする請求項１または２に記載の撮像装置。
【請求項４】
前記画像処理手段は、前記第２のモードでは、前記第２の画像信号を基に、静止画像フレームと動画像フレームを生成し、前記第１のモードと前記第２のモードとで連続的に動画像を生成することを特徴とする請求項１〜３のいずれか１項に記載の撮像装置。
【請求項５】
前記画像処理手段により生成された動画像を表示手段に出力する出力手段をさらに有することを特徴とする請求項１〜４のいずれか１項に記載の撮像装置。
【請求項６】
前記画像処理手段は、前記第１のモードでは、前記第１の画像信号のうちの一部の行の信号を基に動画像を生成し、
前記設定手段は、前記第１の画像信号のうちの前記一部の行とは異なる行の信号を基に第１の補正値を設定することを特徴とする請求項１〜５のいずれか１項に記載の撮像装置。
【請求項７】
前記一部の行は、前記撮像素子の遮光されていない光電変換手段を有する画素の行であり、
前記一部の行とは異なる行は、前記撮像素子の遮光された画素の行、または前記撮像素子の光電変換手段を有さない画素の行であることを特徴とする請求項６に記載の撮像装置。
【請求項８】
前記撮像素子は、前記第１のモードでは、前記一部の行とは異なる行の信号を出力し、その後、前記一部の行の信号を出力することを特徴とする請求項６または７に記載の撮像装置。
【請求項９】
前記撮像素子は、行列状に配置された複数の画素を有し、
前記設定手段は、前記複数の画素の列毎の前記第１の補正値または前記第２の補正値を設定することを特徴とする請求項１〜８のいずれか１項に記載の撮像装置。
【請求項１０】
前記撮像素子は、
行列状に配置された複数の画素と、
複数の行の画素の信号を複数の列出力線を介して同時に読み出す読み出し手段とを有し、
前記設定手段は、前記複数の列出力線の数の前記第１の補正値または前記第２の補正値を設定することを特徴とする請求項１〜８のいずれか１項に記載の撮像装置。
【請求項１１】
前記撮像素子は、行列状に配置された複数の画素を有し、
前記複数の画素の各々は、第１の光電変換手段と第２の光電変換手段とを有し、
前記撮像素子は、前記第１のモードまたは前記第２のモードでは、前記第１の光電変換手段の光電変換に基づく信号と、前記第１の光電変換手段と前記第２の光電変換手段の光電変換に基づく信号とを出力することを特徴とする請求項１〜１０のいずれか１項に記載の撮像装置。
【請求項１２】
前記設定手段は、前記第１のモードの開始時に、前記撮像素子から第１の基準信号を読み出し、前記第１の基準信号に基づく前記第１の補正値を設定し、前記第２のモードの開始時に、前記撮像素子から第２の基準信号を読み出し、前記第２の基準信号に基づく前記第２の補正値を設定することを特徴とする請求項１に記載の撮像装置。
【請求項１３】
前記撮像素子は、
行列状に配置された複数の画素を有し、
前記第１のモードでは、フレーム毎に、前記画素のリセットと前記画素の読み出しを行い、
前記第２のモードでは、前記画素のリセットと前記画素の読み出しを行うことを特徴とする請求項１または１２に記載の撮像装置。
【請求項１４】
前記撮像素子は、行列状に配置された複数の画素を有し、前記第１のモードで読み出す画素の行と、前記第２のモードで読み出す画素の行とが異なることを特徴とする請求項１、１２、１３のいずれか１項に記載の撮像装置。
【請求項１５】
前記撮像素子は、行列状に配置された複数の画素を有し、前記第１のモードで同時に読み出す画素の行数と、前記第２のモードで同時に読み出す画素の行数とが異なることを特徴とする請求項１、１２〜１４のいずれか１項に記載の撮像装置。
【請求項１６】
前記撮像素子は、行列状に配置された複数の画素を有し、前記第１のモードで各行の画像信号を読み出す間隔と、前記第２のモードで各行の画像信号を読み出す間隔とが異なることを特徴とする請求項１、１２〜１５のいずれか１項に記載の撮像装置。
【請求項１７】
前記撮像素子は、前記画素のリセットを行い、前記画素の読み出しを行っていない期間では、省電力制御を行うことを特徴とする請求項１３に記載の撮像装置。
【請求項１８】
前記撮像素子は、
行列状に配置された複数の画素を有し、
前記第１のモードでは、前記画素のリセット解除に基づく前記第１の基準信号を出力し、前記画素の光電変換に基づく前記第１の画像信号を出力し、
前記第２のモードでは、前記画素のリセット解除に基づく前記第２の基準信号を出力し、前記画素の光電変換に基づく前記第２の画像信号を出力することを特徴とする請求項１２に記載の撮像装置。
【請求項１９】
前記撮像素子は、
行列状に配置された複数の画素を有し、
前記第１のモードでは、前記画素のリセット解除に基づく第１の信号を読み出し、その後、前記画素のリセット解除に基づく第２の信号を読み出し、前記第２の信号と前記第１の信号との差に基づく前記第１の基準信号を出力し、前記画素のリセット解除に基づく第３の信号を読み出し、その後、前記画素の光電変換に基づく第４の信号を読み出し、前記第４の信号と前記第３の信号との差に基づく前記第１の画像信号を出力し、
前記第２のモードでは、前記画素のリセット解除に基づく第５の信号を読み出し、その後、前記画素のリセット解除に基づく第６の信号を読み出し、前記第６の信号と前記第５の信号との差に基づく前記第２の基準信号を出力し、前記画素のリセット解除に基づく第７の信号を読み出し、その後、前記画素の光電変換に基づく第８の信号を読み出し、前記第８の信号と前記第７の信号との差に基づく前記第２の画像信号を出力することを特徴とする請求項１２または１８に記載の撮像装置。
【請求項２０】
前記撮像素子は、行列状に配置された複数の画素を有し、
前記複数の画素は、第１の領域の画素と第２の領域の画素に分割され、
前記撮像素子は、
前記第１のモードでは、前記第１の領域の画素の信号に基づく前記第１の基準信号を出力し、前記第２の領域の画素の信号に基づく前記第１の画像信号を出力し、
前記第２のモードでは、前記第１の領域の画素の信号に基づく前記第２の基準信号を出力し、前記第２の領域の画素の信号に基づく前記第２の画像信号を出力することを特徴とする請求項１２、１８、１９のいずれか１項に記載の撮像装置。
【請求項２１】
前記第１の領域の画素は、遮光されている画素、または光電変換手段を有さない画素であり、
前記第２の領域の画素は、遮光されていない光電変換手段を有する画素であることを特徴とする請求項２０に記載の撮像装置。
【請求項２２】
前記撮像素子は、
行列状に配置された複数の画素と、
前記第１のモードでは、各列の第１の基準レベルを出力し、前記第２のモードでは、各列の第２の基準レベルを出力する出力手段とを有し、
前記撮像素子は、
前記第１のモードでは、前記各列の第１の基準レベルに基づく前記第１の基準信号を出力し、前記画素の光電変換に基づく前記第１の画像信号を出力し、
前記第２のモードでは、前記各列の第２の基準レベルに基づく前記第２の基準信号を出力し、前記画素の光電変換に基づく前記第２の画像信号を出力することを特徴とする請求項１２に記載の撮像装置。
【請求項２３】
前記撮像素子は、
行列状に配置された複数の画素と、
前記第１のモードでは、各列の第１の基準レベルを出力し、その後、各列の第２の基準レベルを出力し、前記第２のモードでは、各列の第３の基準レベルを出力し、その後、各列の第４の基準レベルを出力する出力手段とを有し、
前記撮像素子は、
前記第１のモードでは、前記各列の第２の基準レベルと前記各列の第１の基準レベルとの差に基づく前記第１の基準信号を出力し、前記画素のリセット解除に基づく第１の信号を読み出し、その後、前記画素の光電変換に基づく第２の信号を読み出し、前記第２の信号と前記第１の信号との差に基づく前記第１の画像信号を出力し、
前記第２のモードでは、前記各列の第４の基準レベルと前記各列の第３の基準レベルとの差に基づく前記第２の基準信号を出力し、前記画素のリセット解除に基づく第３の信号を読み出し、その後、前記画素の光電変換に基づく第４の信号を読み出し、前記第４の信号と前記第３の信号との差に基づく前記第２の画像信号を出力することを特徴とする請求項１２に記載の撮像装置。
【請求項２４】
設定手段により、第１のモードでは、撮像素子の出力信号に基づく第１の補正値を設定するステップと、
画像処理手段により、前記第１のモードでは、フレーム毎に、前記撮像素子から第１の画像信号を読み出し、前記第１の補正値を用いて、前記第１の画像信号を補正し、動画像を生成するステップと、
前記設定手段により、第２のモードでは、前記撮像素子の出力信号に基づく第２の補正値を設定するステップと、
前記画像処理手段により、前記第２のモードでは、前記撮像素子から第２の画像信号を読み出し、前記第２の補正値を用いて、前記第２の画像信号を補正し、静止画像を生成するステップと
を有することを特徴とする撮像装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置および撮像装置の制御方法に関する。
【背景技術】
【０００２】
撮像装置は、ＣＭＯＳセンサ等の撮像素子を使用する。撮像素子には、ダークシェーディングが存在する。ダークシェーディングは、読み出し回路などに起因して生じる黒レベルのむらである。
【０００３】
例えば、下記の特許文献１には、撮像素子が出力する画像データに対して、撮像装置が有する補正手段によってシェーディング補正を行う撮像装置が開示されている。また、下記の特許文献２には、シェーディングをリアルタイムで補正する撮像装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２６３５５３号公報
【特許文献２】特開２０１３−１９１９２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１は、シェーディング補正を行うために、製品出荷前に補正値を記憶させておくメモリを必要とする。特許文献２は、製品出荷前に補正値を記憶させておくメモリの容量を削減することができる撮像装置を開示しているが、シェーディングをリアルタイムで補正するための補正値取得用フレームが必要になる。
【０００６】
本発明の目的は、出荷前に補正値を記憶させておかずに、撮像素子の画像信号を適切に補正し、動画像および静止画像を生成することができる撮像装置および撮像装置の制御方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の撮像装置は、第１のモードでは、撮像素子の出力信号に基づく第１の補正値を設定する設定手段と、前記第１のモードでは、フレーム毎に、前記撮像素子から第１の画像信号を読み出し、前記第１の補正値を用いて、前記第１の画像信号を補正し、動画像を生成する画像処理手段とを有し、前記設定手段は、第２のモードでは、前記撮像素子の出力信号に基づく第２の補正値を設定し、前記画像処理手段は、前記第２のモードでは、前記撮像素子から第２の画像信号を読み出し、前記第２の補正値を用いて、前記第２の画像信号を補正し、静止画像を生成する。
【発明の効果】
【０００８】
本発明によれば、出荷前に補正値を記憶させておかずに、撮像素子の画像信号を適切に補正し、動画像および静止画像を生成することができる。
【図面の簡単な説明】
【０００９】
【図１】撮像装置の構成例を示す図である。
【図２】撮像素子の構成例を示す図である。
【図３】画素の構成例を示す図である。
【図４】撮像装置の制御方法を示すフローチャートである。
【図５】撮像装置の制御方法を示すシーケンス図である。
【図６】撮像動作を切り替える構成例を示す図である。
【図７】撮像素子の制御方法を示す図である。
【図８】撮像素子の制御方法を示す図である。
【図９】撮像素子の動作タイミングを示す図である。
【図１０】画像処理部が有する補正回路の構成例を示す図である。
【図１１】撮像素子の制御方法を示す図である。
【図１２】撮像素子の動作タイミングを示す図である。
【図１３】撮像素子の構成例を示す図である。
【図１４】撮像素子の制御方法を示す図である。
【図１５】撮像素子の制御方法を示す図である。
【図１６】撮像素子の動作タイミングを示す図である。
【図１７】画像処理部が有する補正回路の構成例を示す図である。
【図１８】補正回路の動作例を示す図である。
【図１９】撮像素子の構成例を示す図である。
【図２０】撮像素子のピント状態と位相差との関係を示す図である。
【図２１】焦点検出を説明するための図である。
【図２２】撮像素子の構成例を示す図である。
【図２３】撮像素子の動作タイミングを示す図である。
【図２４】撮像素子の構成例を示す図である。
【図２５】補正回路の構成例を示す図である。
【図２６】撮像装置の制御方法を示すフローチャートである。
【図２７】撮像装置の動作例を示すタイミングチャートである。
【図２８】撮像素子の動作例を示す図である。
【図２９】撮像装置の動作例を示すタイミングチャートである。
【図３０】撮像装置の動作例を示すタイミングチャートである。
【図３１】撮像素子の動作例を示す図である。
【発明を実施するための形態】
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態による撮像装置１００の構成例を示す図である。撮像装置１００は、撮像素子１０１と、ＡＦＥ（アナログフロントエンド）１０２と、ＴＧ（タイミングジェネレータ）１０３と、フォーカルプレーンシャッタ１０４と、第３のレンズ群１０５と、第２のレンズ群１０６と、第１のレンズ群１０７とを有する。また、撮像装置１００は、ＣＰＵ（中央演算処理装置）１０８と、表示部１０９と、操作部１１０と、ＲＡＭ（ランダムアクセスメモリ）１１１と、ＲＯＭ（リードオンリメモリ）１１２と、画像処理部１１３と、記録媒体１１４とを有する。また、撮像装置１００は、ＡＦ（オートフォーカス）演算部１１５と、フォーカス駆動回路１１６と、絞り駆動回路１１７と、フォーカスアクチュエータ１１８と、絞りアクチュエータ１１９と、絞り１２０とを有する。
【００１１】
第１のレンズ群１０７と第２のレンズ群１０６と第３のレンズ群１０５は、撮像光学系（結像光学系）であり、撮像素子１０１上に光学像を結像させる。第１のレンズ群１０７は、撮像光学系の前端側（被写体側）に配置され、レンズ鏡筒にて光軸方向に進退可能に支持される。絞り１２０は、その開口径を調節することにより、撮影時の光量調節を行う。第２のレンズ群１０６は、絞り１２０と一体となって光軸方向に進退する。第２のレンズ群１０６は、第１のレンズ群１０７の進退動作との連動により、変倍機能（ズーム機能）を有する。第３のレンズ群１０５は、光軸方向に進退して焦点調節を行うフォーカスレンズ群である。
【００１２】
フォーカルプレーンシャッタ１０４は、静止画像撮影時に露光秒時を調節する。フォーカルプレーンシャッタ１０４は、撮像素子１０１の露光秒時を調節することができる。なお、撮像素子１０１は、電子シャッタ機能を有し、制御パルスで露光秒時を調節してもよい。
【００１３】
撮像素子１０１は、光学像を電気信号に変換し、静止画像および動画像を撮像し、アナログ画像信号を出力する。撮像素子１０１は、読み出す画像の解像度を可変にすることができる。撮像素子１０１は、一部の画素のみの電荷を読み出す低解像度の画素間引き駆動と、画素の電荷を加算することにより画素数を減少させる低解像度の画素加算駆動と、全画素を読み出す高解像度の読み出し駆動とが可能である。撮像素子１０１は、低解像度で読み出す場合には、読み出しに要する時間が短くて済むため、次の画像の読み出しタイミングを早くする、すなわちフレームレートを高くすることができる。
【００１４】
ＡＦＥ１０２は、撮像素子１０１が出力するアナログ画像信号に対して、ゲイン調整や、所定の量子化ビットに対応したデジタル信号への変換を行い、画像データをＣＰＵ１０８に出力する。ＴＧ１０３は、撮像素子１０１およびＡＦＥ１０２の駆動タイミングを制御する。ＴＧ１０３は、ＣＰＵ１０８からの制御信号に従い、駆動信号を生成して撮像素子１０１に出力する。なお、ＡＦＥ１０２およびＴＧ１０３は、撮像素子１０１の内部に設けてもよい。
【００１５】
ＣＰＵ１０８は、撮像装置１００を統括的に制御する。ＣＰＵ１０８は、フォーカス駆動回路１１６および絞り駆動回路１１７を制御する。ＣＰＵ１０８は、ＡＦ演算部１１５の焦点検出結果（検出情報）に基づいて、フォーカス駆動回路１１６を制御し、フォーカス駆動回路１１６は、フォーカスアクチュエータ１１８を駆動する。これにより、第３のレンズ群１０５が光軸方向に進退して焦点調節動作が行われる。また、ＣＰＵ１０８は、絞り駆動回路１１７を制御し、絞り駆動回路１１７は、絞りアクチュエータ１１９を駆動し、絞り１２０の開口径を制御する。
【００１６】
ＣＰＵ１０８には、表示部１０９〜ＡＦ演算部１１５が接続されている。操作部１１０は、シャッタスイッチ釦および動画像撮影スイッチ釦を有し、撮影者による撮影指示や撮影条件等の設定操作に応じて、ＣＰＵ１０８に対して操作信号を出力する。表示部１０９は、撮影済みの静止画像や動画像（ライブビュー画像）、メニュー等の表示を行う。表示部１０９は、撮像装置（カメラ）１００の本体部背面のＴＦＴ（薄膜トランジスタ）液晶ディスプレイやファインダなどを含む。
【００１７】
ＲＡＭ１１１は、ＡＦＥ１０２が出力する画像データや、画像処理部１１３が処理した画像データを記憶する。また、ＲＡＭ１１１は、画像処理部１１３が処理した画像データを記憶するための画像データ記憶部と、ＣＰＵ１０８のワークメモリとして機能を併せ持つ。なお、ＲＡＭ１１１は、アクセス速度が十分なレベルのメモリであれば、他のメモリでもよい。ＲＯＭ１１２は、ＣＰＵ１０８が解釈して実行するプログラムを格納し、フラッシュＲＯＭ等のメモリデバイスが使用される。
【００１８】
画像処理部１１３は、ＡＦＥ１０２が出力する画像データの補正や圧縮等の処理を行う。記録媒体１１４は、静止画像データおよび動画像データを記録するための、着脱可能な記録媒体である。記録媒体１１４は、例えばフラッシュメモリであり、データ書き込み可能な不揮発性メモリや、ハードディスク等でもよい。また、記録媒体１１４は、ケースに内蔵した形態でもよい。
【００１９】
図２は、図１の撮像素子１０１の構成の一例を示す図である。撮像素子１０１は、画素部２００と、読み出し回路２０１と、水平走査回路２０２と、垂直走査回路２０３と、出力アンプ２０４とを有する。
【００２０】
画素部２００は、行列状に配置された複数の画素２０５を有する。複数の画素２０５は、Ｒ、Ｇｒ、Ｇｂ、またはＢの画素を有する。Ｒの画素２０５は、赤色のカラーフィルタが設けられた画素である。ＧｒおよびＧｂの画素２０５は、緑色のカラーフィルタが設けられた画素である。Ｂの画素２０５は、青色のカラーフィルタが設けられた画素である。複数の列出力線２０６は、それぞれ、各列の画素２０５に共通に接続される。
【００２１】
垂直走査回路２０３は、複数の画素２０５の行を選択する。読み出し回路２０１は、列出力線２０６を介して、垂直走査回路２０３により選択された行の画素２０５の信号を読み出す。水平走査回路２０２は、読み出し回路２０１により読み出された行の画素の信号のうちの列を順に選択する。出力アンプ２０４は、水平走査回路２０２の選択に応じて、読み出し回路２０１により読み出された行の画素の信号を順に出力する。
【００２２】
ＣＰＵ１０８は、水平同期信号をＴＧ１０３に出力する。ＴＧ１０３は、水平同期信号に基づいて、読み出しパルスを撮像素子１０１に出力する。垂直走査回路２０３は、読み出しパルスを基に、画素２０５の行を選択する。読み出し回路２０１は、列毎のアンプとメモリを含み、選択行の画素信号をアンプを介してメモリに格納する。読み出し回路２０１内のメモリは、１行分の画素信号を格納する。水平走査回路２０２は、読み出し回路２０１内のメモリに格納されている１行分の画素信号を列方向に順に選択する。読み出し回路２０１は、水平走査回路２０２の選択に応じて、１行分の画素信号を出力アンプ２０４を介して順次出力する。撮像素子１０１は、この動作を行数分繰り返し、全ての行の画素信号を外部に出力する。
【００２３】
図３は、図２の画素２０５の構成例を示す回路図である。画素２０５は、フォトダイオード（ＰＤ）３００と、転送ゲート３０１と、フローティングディフュージョン部（ＦＤ部）３０２と、増幅ＭＯＳトランジスタ３０３と、リセットスイッチ３０４と、画素選択スイッチ３０５とを有する。図２の垂直走査回路２０３は、転送制御信号ｔｘと、リセット制御信号ｒｅｓと、選択制御信号ｓｅｌを、画素２０５に行単位で出力する。
【００２４】
ＰＤ３００は、入射した光を電荷に変換（光電変換）し、変換した電荷を蓄積する光電変換部である。転送ゲート３０１は、転送制御信号ｔｘがハイレベルになると、オン（導通状態）になり、ＰＤ３００により変換された電荷をＦＤ部３０２に転送する。ＦＤ部３０２は、増幅ＭＯＳトランジスタ３０３のゲートに接続され、電荷を蓄積する。増幅ＭＯＳトランジスタ３０３は、ＦＤ部３０２に蓄積されている電荷量に応じた電圧を出力する。
【００２５】
リセットスイッチ３０４は、ＦＤ部３０２やＰＤ３００の電荷をリセットするためのスイッチである。リセットスイッチ３０４は、リセット制御信号ｒｅｓがハイレベルになると、オン（導通状態）になり、ＦＤ部３０２をリセットする。また、転送制御信号ｔｘおよびリセット制御信号ｒｅｓが同時にハイレベルになると、転送ゲート３０１およびリセットスイッチ３０４は、両方オンし、ＰＤ３００をリセットする。
【００２６】
画素選択スイッチ３０５は、選択制御信号ｓｅｌがハイレベルになると、オン（導通状態）になり、増幅ＭＯＳトランジスタ３０３と図２の列出力線２０６とを接続する。これにより、増幅ＭＯＳトランジスタ３０３は、ＦＤ部３０２の電荷量に応じた画素信号（電圧）を列出力線２０６に出力する。
【００２７】
なお、画素２０５は、１個のＰＤ３００に限定されず、２以上（例えば２個、４個など）のＰＤを有していてもよい。画素２０５は、複数のＰＤが上下方向または左右方向に配置されていてもよい。
【００２８】
図４は、ライブビュー表示中の静止画像撮影時の撮像装置１００の制御方法を示すフローチャートである。図５は、ライブビュー表示中の静止画像撮影時の撮像装置１００の読み出しタイミングを説明する図である。なお、図５は、縦軸が撮像素子１０１の垂直方向の位置を示し、横軸が時間軸を示す。表示画像フレームｎは、第ｎフレームを表す。表示画像フレームｎ〜ｎ＋７は、各表示画像フレームを例示する。図５に示す期間５０２の長さは、撮像素子１０１のＰＤ３００の電荷蓄積期間を示す。この電荷蓄積期間は、静止画像の撮影設定によって決定される。
【００２９】
図６に示すように、撮像素子１０１は、レジスタセット６００と、レジスタセット６０１と、セレクタ６０２とを有する。レジスタセット６００は、ライブビュー撮影用の設定値群を記憶する。レジスタセット６０１は、静止画像撮影用の設定値群を記憶する。ＴＧ１０３は、レジスタ制御信号ｒｅｇ＿ｓｅｌを出力する。セレクタ６０２は、レジスタ制御信号ｒｅｇ＿ｓｅｌが０である場合には、レジスタセット６００に記憶されているライブビュー撮影用の設定値群を設定値群ｒｅｇ＿ｏｕｔとして出力する。また、セレクタ６０２は、レジスタ制御信号ｒｅｇ＿ｓｅｌが１である場合には、レジスタセット６０１に記憶されている静止画像撮影用の設定値群を設定値群ｒｅｇ＿ｏｕｔとして出力する。撮像素子１０１は、設定値群ｒｅｇ＿ｏｕｔに応じて、ライブビュー画像信号または静止画像信号を生成する。
【００３０】
まず、ステップＳ４００では、ＣＰＵ１０８は、操作部１１０に含まれるライブビュー撮影スイッチ釦が押下されるまで、待機状態となる。ＣＰＵ１０８は、撮影者の操作によりライブビュー撮影スイッチ釦が押下されると、ステップＳ４０１に進む。
【００３１】
ステップＳ４０１では、撮像素子１０１とＡＦＥ１０２とＴＧ１０３には電源が投入され、ＣＰＵ１０８は、ライブビュー撮影モードの設定を行う。
【００３２】
ステップＳ４０２では、ＣＰＵ１０８は、フレーム毎に、撮像素子１０１の出力信号を基に、画像処理部１１３に対して、ライブビュー撮影モード時のダークシェーディング補正動作に関する補正値を設定する。
【００３３】
ステップＳ４０３では、ＣＰＵ１０８は、水平同期信号をＴＧ１０３に出力する。ＴＧ１０３は、水平同期信号に基づいて、撮像素子１０１に読み出しパルスを出力する。撮像素子１０１は、フレーム毎に、読み出しパルスを基に、所定のフレームレートで画像信号を読み出し、ライブビュー（動画像）の画像信号を出力する。
【００３４】
時刻Ｔ０〜Ｔ９では、ＴＧ１０３は、レジスタ制御信号ｒｅｇ＿ｓｅｌを０に設定する。セレクタ６０２は、レジスタ制御信号ｒｅｇ＿ｓｅｌが０であるので、レジスタセット６００に記憶されているライブビュー撮影用の設定値群を設定値群ｒｅｇ＿ｏｕｔとして出力する。撮像素子１０１は、設定値群ｒｅｇ＿ｏｕｔに応じて、ライブビュー画像信号を生成する。
【００３５】
時刻Ｔ０では、リセットスイッチ３０４は、行毎に、順に、転送ゲート３０１を介して、ＰＤ３００に蓄積されている電荷をリセットし、タイミング５０１により、ＰＤ３００の電荷蓄積期間５０２を開始させる。すると、ＰＤ３００は、光を電荷に変換し、その変換した電荷の蓄積を開始する。タイミング５０１は、電荷蓄積期間５０２の開始時刻である。
【００３６】
時刻Ｔ１〜Ｔ２では、転送ゲート３０１は、垂直同期信号に同期して、行毎に、順に、タイミング５００により、ＰＤ３００に蓄積されている電荷をＦＤ部３０２に転送する。タイミング５００は、電荷蓄積期間５０２の終了時刻である。転送期間５０３は、先頭行の画素２０５の転送時刻Ｔ１から最終行の画素２０５の転送時刻Ｔ２までの期間である。なお、ライブビュー画像および静止画像の電荷蓄積および電荷転送は、スリットローリング動作による電子シャッタ機能を使用して行う例を説明するが、これに限定されない。
【００３７】
撮像素子１０１は、ライブビューの画像信号を出力し、ＡＦＥ１０２は、ライブビューの画像信号を基にライブビューの画像データを出力する。ＣＰＵ１０８は、その画像データをＲＡＭ１１１に書き込み、ＲＡＭ１１１に書き込まれた画像データを画像処理部１１３に出力する。
【００３８】
ステップＳ４０４では、画像処理部１１３は、ライブビューの画像データの補正を行う。ＣＰＵ１０８は、ＲＡＭ１１１に格納されている行列状の画素２０５の画像データを上の行から順に、画像処理部１１３に出力する。画像処理部１１３は、ステップＳ４０２で設定された補正値を用いて、入力の画像データに対して、行毎のダークシェーディング補正を行う。その後、画像処理部１１３は、画像データに対して、圧縮処理等を行い、ライブビューフレームの動画像データを生成する。ＣＰＵ１０８は、画像処理部１１３により生成されたライブビューフレームの動画像データを表示部１０９に出力する。表示部１０９は、表示同期信号に同期して、そのライブビューフレームの動画像データに従って、ライブビュー画像を表示する（ライブビュー表示）。
【００３９】
このとき、時刻Ｔ１で転送される画像は、第ｎ＋１フレーム（表示画像フレームｎ＋１）の画像に対応する。撮像素子１０１は、表示部１０９に表示させるために、撮像素子１０１の全画素２０５の信号を読み出すのではなく、一部の画素２０５の信号のみを読み出す、あるいは画素２０５の信号の加算を行って表示用の低解像度の画像の読み出しを行う。このとき、撮像素子１０１は、ライブビュー表示用の転送期間５０３と、後述する静止画像用の転送期間５０７とが等しくなるように、時刻Ｔ２で転送を終了させる。
【００４０】
次に、リセットスイッチ３０４は、時刻Ｔ０と同様に、転送ゲート３０１を介して、ＰＤ３００のリセットを行う。時刻Ｔ３では、転送ゲート３０１は、時刻Ｔ１と同様に、ＰＤ３００に蓄積されている電荷をＦＤ部３０２に転送する。表示部１０９は、上記と同様に、第ｎ＋２フレーム（表示画像フレームｎ＋２）のライブビュー画像を表示する。
【００４１】
次に、リセットスイッチ３０４は、時刻Ｔ０と同様に、転送ゲート３０１を介して、ＰＤ３００のリセットを行う。時刻Ｔ４では、転送ゲート３０１は、時刻Ｔ１と同様に、ＰＤ３００に蓄積されている電荷をＦＤ部３０２に転送する。表示部１０９は、上記と同様に、第ｎ＋３フレーム（表示画像フレームｎ＋３）のライブビュー画像を表示する。
【００４２】
次に、リセットスイッチ３０４は、時刻Ｔ０と同様に、転送ゲート３０１を介して、ＰＤ３００のリセットを行う。時刻Ｔ６では、転送ゲート３０１は、時刻Ｔ１と同様に、ＰＤ３００に蓄積されている電荷をＦＤ部３０２に転送する。表示部１０９は、上記と同様に、第ｎ＋４フレーム（表示画像フレームｎ＋４）のライブビュー画像を表示する。
【００４３】
ステップＳ４０５では、ＣＰＵ１０８は、ライブビュー撮影スイッチ釦が再度押下されたか否かを判定する。ＣＰＵ１０８は、ライブビュー撮影スイッチ釦が押下されていない場合には、ステップＳ４０６に進み、ライブビュー撮影スイッチ釦が押下された場合には、図４のライブビュー撮影動作およびライブビュー表示を終了する。
【００４４】
ステップＳ４０６では、ＣＰＵ１０８は、操作部１１０に含まれるシャッタスイッチ釦（静止画像撮影スイッチ釦）が押下されたか否かを判定する。ＣＰＵ１０８は、シャッタスイッチ釦が押下されていない場合には、ステップＳ４０２に戻り、上記のライブビュー撮影動作を継続する。また、ＣＰＵ１０８は、シャッタスイッチ釦が押下された場合には、ステップＳ４０７に進む。図５の時刻Ｔ５は、シャッタスイッチ釦が押下された時刻である。
【００４５】
ステップＳ４０７では、ＣＰＵ１０８は、撮像素子１０１のライブビュー撮影モードから静止画像撮影モードへと切り替える。時刻Ｔ５でシャッタスイッチ釦が押下されると、時刻Ｔ６の転送からの全行の転送が終了した後、時刻Ｔ８では、ＴＧ１０３は、レジスタ制御信号ｒｅｇ＿ｓｅｌを０から１に変更する。時刻Ｔ９では、セレクタ６０２は、垂直同期信号に同期して、レジスタ制御信号ｒｅｇ＿ｓｅｌが１であるので、レジスタセット６０１に記憶されている静止画像撮影用の設定値群を設定値群ｒｅｇ＿ｏｕｔとして出力する。セレクタ６０２は、垂直同期信号に同期して、切り替えを行うため、時刻Ｔ９で切り替えが行われる。
【００４６】
時刻Ｔ９までは、レジスタセット６００のライブビュー撮影用の設定値群が有効である。時刻Ｔ９からは、レジスタセット６０１の静止画像撮影用の設定値群が有効である。図５では、レジスタセット６００および６０１のうちの無効になっているレジスタセットの期間をハッチングで示している。
【００４７】
ステップＳ４０８では、ＣＰＵ１０８は、静止画像撮影モードの設定を行う。撮像素子１０１は、設定値群ｒｅｇ＿ｏｕｔに応じて、静止画像撮影設定を行う。
【００４８】
ステップＳ４０９では、ＣＰＵ１０８は、撮像素子１０１の出力信号を基に、画像処理部１１３に対して、静止画像撮影モード時のダークシェーディング補正動作に関する補正値を設定する。
【００４９】
ステップＳ４１０では、ＣＰＵ１０８は、ＴＧ１０３に水平同期信号を出力する。ＴＧ１０３は、水平同期信号を基に撮像素子１０１に読み出しパルスを出力する。撮像素子１０１は、読み出しパルスを基に静止画像信号を読み出す。ＡＦＥ１０２は、静止画像信号を基に静止画像データを生成する。
【００５０】
時刻Ｔ７では、リセットスイッチ３０４は、時刻Ｔ０と同様に、行毎に、順に、転送ゲート３０１を介して、ＰＤ３００に蓄積されている電荷をリセットし、タイミング５０５により、ＰＤ３００の電荷蓄積期間５０６を開始させる。すると、ＰＤ３００は、光を電荷に変換し、その変換した電荷の蓄積を開始する。タイミング５０５は、電荷蓄積期間５０６の開始時刻である。なお、撮像素子１０１は、全行の画素２０５のＰＤ３００を同時にリセットしてもよい。電荷蓄積期間５０６は、表示画像の連続性と一貫性を保つため、静止画像の撮影設定によって決定され、ライブビュー撮影の電荷蓄積期間５０２と同じであることが好ましい。
【００５１】
時刻Ｔ９〜Ｔ１０では、転送ゲート３０１は、垂直同期信号に同期して、行毎に、順に、タイミング５０４により、ＰＤ３００に蓄積されている電荷をＦＤ部３０２に転送する。タイミング５０４は、電荷蓄積期間５０６の終了時刻である。転送期間５０７は、先頭行の画素２０５の転送時刻Ｔ９から最終行の画素２０５の転送時刻Ｔ１０までの期間であり、ライブビュー撮影の転送期間５０３と同じである。
【００５２】
撮像素子１０１は、ＦＤ部３０２に転送された電荷量に応じた静止画像信号を出力する。ＡＦＥ１０２は、静止画像信号を基に静止画像データを生成する。ＣＰＵ１０８は、その静止画像データをＲＡＭ１１１に書き込む。
【００５３】
ステップＳ４１１では、ＣＰＵ１０８は、ＲＡＭ１１１に書き込まれた静止画像データを上の行から順に読み出し、その読み出した静止画像データを画像処理部１１３に出力する。画像処理部１１３は、ステップＳ４０９で設定された補正値を用いて、入力の静止画像データに対して、行毎のダークシェーディング補正を行う。その後、画像処理部１１３は、補正された静止画像データに対して、圧縮処理等を行い、ライブビューの動画像フレームの動画像データと静止画像フレームの静止画像データをそれぞれ生成する。表示部１０９は、ライブビューの動画像データを第ｎ＋５フレーム（表示画像フレームｎ＋５）のライブビュー画像として表示する。また、ＣＰＵ１０８は、静止画像フレームの静止画像データを記録媒体１１４に記録する。
【００５４】
このとき、ライブビュー撮影の転送期間５０３の長さと、静止画像撮影の転送期間５０７の長さが同じである。そのため、画像処理部１１３は、ライブビュー撮影モードと静止画像撮影モードとで、連続的に、ライブビューの動画像データを生成することができる。第ｎ＋４フレーム（表示画像フレームｎ＋４）は、ライブビュー画像データから生成される。第ｎ＋５フレーム（表示画像フレームｎ＋５）は、静止画像データから生成される。第ｎ＋４フレームと第ｎ＋５フレームは、表示が途切れるブラックアウトフレームを挟むことなく、同じ画像が表示され続けるフリーズ状態がなく、正常なライブビュー表示が可能となる。
【００５５】
ステップＳ４１２では、ＣＰＵ１０８は、静止画像撮影の終了処理を行う。ステップＳ４１３では、ＣＰＵ１０８は、撮像素子１０１の静止画像撮影モードからライブビュー撮影モードへと切り替え、ステップＳ４０１に戻る。
【００５６】
時刻Ｔ１０の後、時刻Ｔ１１では、ＴＧ１０３は、レジスタ制御信号ｒｅｇ＿ｓｅｌを１から０に変更する。時刻Ｔ１２では、セレクタ６０２は、垂直同期信号に同期して、レジスタ制御信号ｒｅｇ＿ｓｅｌが０であるので、レジスタセット６００に記憶されているライブビュー撮影用の設定値群を設定値群ｒｅｇ＿ｏｕｔとして出力する。セレクタ６０２は、垂直同期信号に同期して、切り替えを行うため、時刻Ｔ１２で切り替えが行われる。時刻Ｔ９〜Ｔ１２では、レジスタセット６０１の静止画像撮影用の設定値群が有効である。時刻Ｔ１２からは、レジスタセット６００のライブビュー撮影用の設定値群が有効である。
【００５７】
時刻Ｔ１０の後、リセットスイッチ３０４は、時刻Ｔ０と同様に、転送ゲート３０１を介して、ＰＤ３００のリセットを行う。時刻Ｔ１２では、転送ゲート３０１は、時刻Ｔ１と同様に、ＰＤ３００に蓄積されている電荷をＦＤ部３０２に転送する。表示部１０９は、上記と同様に、第ｎ＋６フレーム（表示画像フレームｎ＋６）のライブビュー画像を表示する。このときの電荷蓄積期間５０８は、電荷蓄積期間５０２および５０６に対して同じであることが好ましいが、同じでなくてもよい。
【００５８】
次に、リセットスイッチ３０４は、時刻Ｔ０と同様に、転送ゲート３０１を介して、ＰＤ３００のリセットを行う。時刻Ｔ１３では、転送ゲート３０１は、時刻Ｔ１と同様に、ＰＤ３００に蓄積されている電荷をＦＤ部３０２に転送する。表示部１０９は、上記と同様に、第ｎ＋７フレーム（表示画像フレームｎ＋７）のライブビュー画像を表示する。
【００５９】
次に、リセットスイッチ３０４は、時刻Ｔ０と同様に、転送ゲート３０１を介して、ＰＤ３００のリセットを行う。時刻Ｔ１４では、転送ゲート３０１は、時刻Ｔ１と同様に、ＰＤ３００に蓄積されている電荷をＦＤ部３０２に転送する。表示部１０９は、上記と同様に、第ｎ＋８フレーム（表示画像フレームｎ＋８）のライブビュー画像を表示する。
【００６０】
次に、ライブビュー画像の転送期間５０３と静止画像の転送期間５０７を同じにするための動作について、図７および図８を用いて説明する。図７は、静止画像撮影時の各行の転送ゲート３０１の転送を説明するための図である。図８は、ライブビュー撮影時の各行の転送ゲート３０１の転送を説明するための図である。
【００６１】
撮像素子１０１は、ベイヤ配列のＣＭＯＳセンサである。図７の静止画像撮影では、撮像素子１０１は、水平同期信号期間Ｈ０で、垂直方向Ｙ０かつ水平方向Ｘ０〜Ｘｉの行の画素２０５のＰＤ３００の電荷を転送ゲート３０１によりＦＤ部３０２に転送する。期間７００は、垂直方向Ｙ０かつ水平方向Ｘ０〜Ｘｉの行のＰＤ３００の電荷の転送期間である。垂直方向Ｙ１、Ｙ２、…、Ｙｉの行のＰＤ３００の転送期間も、転送期間７００と同じである。撮像素子１０１は、垂直方向Ｙ０〜Ｙｊの全行のＰＤ３００の電荷転送を行い、水平同期信号期間Ｈｊが終了した時点で１フレームの電荷転送を完了する。期間７０１は、静止画像の１フレームの転送期間となる。期間７０２は、現フレームの転送完了から次フレームの転送開始までのブランク期間（垂直ブランク期間）である。
【００６２】
図８のライブビュー撮影では、ハッチングがない画素は、撮像素子１０１の一部の行の画素であり、ライブビュー表示用の画素を示す。ハッチングがある画素は、撮像素子１０１の上記の一部の行とは異なる行の画素であり、ライブビュー表示しない画素であり、補正値生成用の画素を示す。表示部１０９は、全画素２０５のうちの垂直方向に対して３行に１行の割合の行の画素の低解像度で、ライブビュー表示を行う。図７の静止画像撮影と同様に、撮像素子１０１は、水平同期信号期間Ｕ０で、ライブビュー表示用信号として、垂直方向Ｙ０かつ水平方向Ｘ０〜Ｘｉの行のＰＤ３００の電荷を転送ゲート３０１によりＦＤ部３０２に転送する。期間８００は、垂直方向Ｙ０かつ水平方向Ｘ０〜Ｘｉの行のＰＤ３００の電荷の転送期間であり、図７の期間７００と同じである。
【００６３】
次に、撮像素子１０１は、水平同期信号期間Ｕ１で、補正値生成用信号として、垂直方向Ｙ１かつ水平方向Ｘ０〜Ｘｉの行のＰＤ３００の電荷を転送ゲート３０１によりＦＤ部３０２に転送する。
【００６４】
次に、撮像素子１０１は、水平同期信号期間Ｕ２で、補正値生成用信号として、垂直方向Ｙ２かつ水平方向Ｘ０〜Ｘｉの行のＰＤ３００の電荷を転送ゲート３０１によりＦＤ部３０２に転送する。
【００６５】
次に、撮像素子１０１は、水平同期信号期間Ｕ３で、ライブビュー表示用信号として、垂直方向Ｙ３かつ水平方向Ｘ０〜Ｘｉの行のＰＤ３００の電荷を転送ゲート３０１によりＦＤ部３０２に転送する。
【００６６】
撮像素子１０１は、垂直方向Ｙ０〜Ｙｊの全行のＰＤ３００の電荷転送を行い、水平同期信号期間Ｕｊが終了した時点で１フレームの電荷転送を完了する。期間８００は、ライブビュー撮影モードにおいて、水平同期信号ＨＤの間隔であり、各行の画像信号を読み出す間隔である。図７の期間７００は、静止画像撮影モードにおいて、水平同期信号ＨＤの間隔であり、各行の画像信号を読み出す間隔である。期間８００と期間７００は、同じである。
【００６７】
期間８０１は、水平同期信号期間Ｕ１と水平同期信号期間Ｕ２の合計期間であり、ライブビュー表示に使用しない画素の電荷を補正値生成用信号として転送する期間である。期間８０２は、ライブビュー撮影の１フレームの転送期間となる。期間８０３は、現フレームの転送完了から次フレームの転送開始までのブランク期間（垂直ブランク期間）である。図７の転送期間７０１と図８の転送期間８０２は、同じ長さである。画像処理部１１３は、補正値生成用信号に基づく補正値を用いて補正を行う。
【００６８】
図９は、静止画像撮影における撮像素子１０１の制御方法の一例を示すタイミングチャートである。撮像素子１０１は、ＣＰＵ１０８の制御下で、ＴＧ１０３により制御される。
【００６９】
時刻ｔ０では、垂直走査回路２０３は、転送制御信号ｔｘ（０）〜ｔｘ（３）をアクティブとする。時刻ｔ１では、垂直走査回路２０３は、転送制御信号ｔｘ（０）〜ｔｘ（３）をネゲートとする。すると、時刻ｔ０〜ｔ１の全画素リセット期間では、全画素２０５において、転送ゲート３０１は、ＰＤ３００に蓄積されている電荷をＦＤ部３０２に転送する。これにより、全画素２０５で、ＰＤ３００がリセットされ、同時に電荷の蓄積を開始する。
【００７０】
時刻ｔ１〜ｔ２内のあるタイミングにおいて、撮像素子１０１の外部の機構（図示せず）は、撮像素子１０１への入射光を遮断する。時刻ｔ１から入射光が遮断されるまでの期間（電荷蓄積期間）では、全画素２０５のＰＤ３００は、光を電荷に変換し、電荷を蓄積する。なお、全画素２０５が同時に電荷の蓄積を開始しているが、これに限定されない。また、ＰＤ３００のリセットは、行毎にタイミングを異ならせるようにしてもよい。
【００７１】
時刻ｔ２〜ｔ３では、ＣＰＵ１０８は、１行の期間を示す水平同期信号ＨＤをアサートする。時刻ｔ４では、垂直走査回路２０３は、選択制御信号ｓｅｌ（０）をアクティブにする。すると、第Ｙ０行目の画素２０５において、画素選択スイッチ３０５は、増幅ＭＯＳトランジスタ３０３を列出力線２０６に接続する。
【００７２】
時刻ｔ５〜ｔ６では、垂直走査回路２０３は、リセット制御信号ｒｅｓ（０）をアクティブにする。すると、第Ｙ０行目の画素２０５において、リセットスイッチ３０４は、ＦＤ部３０２に蓄積されている電荷をリセットする。第Ｙ０行目の画素２０５は、リセット直後の信号レベル（ダークレベル）の信号を列出力線２０６に出力する。
【００７３】
時刻ｔ７〜ｔ８では、垂直走査回路２０３は、転送制御信号ｔｘ（０）をアクティブにする。すると、第Ｙ０行目の画素２０５において、転送ゲート３０１は、ＰＤ３００に蓄積されている電荷をＦＤ部３０２に転送する。第Ｙ０行目の画素２０５は、ＦＤ部３０２に蓄積されている電荷量に応じた画素信号を列出力線２０６に出力する。列出力線２０６では、転送された電荷量の分だけ、リセットレベルから電位が変動して信号レベルが確定する。
【００７４】
時刻ｔ９では、垂直走査回路２０３は、選択制御信号ｓｅｌ（０）をネゲートする。第Ｙ０行目の画素２０５では、画素選択スイッチ３０５は、増幅ＭＯＳトランジスタ３０３を列出力線２０６から切断する。撮像素子１０１は、第Ｙ０行目の画素信号を出力する。
【００７５】
時刻ｔ１０から、撮像素子１０１は、次の第Ｙ１行目の画素２０５の処理を開始する。時刻ｔ２〜ｔ１０は、図７に示す期間７００に対応する。
【００７６】
時刻ｔ１０〜ｔ１１では、時刻ｔ２〜ｔ１０と同様に、選択制御信号ｓｅｌ（１）、リセット制御信号ｒｅｓ（１）および転送制御信号ｔｘ（１）がアクティブになる。これによって、第Ｙ１行目の画素２０５は、列出力線２０６に画素信号を出力する。
【００７７】
時刻ｔ１１〜ｔ１２では、時刻ｔ２〜ｔ１０と同様に、選択制御信号ｓｅｌ（２）、リセット制御信号ｒｅｓ（２）および転送制御信号ｔｘ（２）がアクティブになる。これによって、第Ｙ２行目の画素２０５は、列出力線２０６に画素信号を出力する。
【００７８】
時刻ｔ１２〜ｔ１３では、時刻ｔ２〜ｔ１０と同様に、選択制御信号ｓｅｌ（３）、リセット制御信号ｒｅｓ（３）および転送制御信号ｔｘ（３）がアクティブになる。これによって、第Ｙ３行目の画素２０５は、列出力線２０６に画素信号を出力する。このようにして、静止画像撮影において、撮像素子１０１は、全行の画素信号を出力する。
【００７９】
ライブビュー撮影では、撮像素子１０１は、図９に示した静止画像撮影の処理と同様の処理を行う。撮像素子１０１は、時刻ｔ２〜ｔ１０では、ライブビュー表示用の画素信号を出力し、時刻ｔ１０〜ｔ１２では、補正値生成用の画素信号を出力する。補正値生成用の画素は、撮像素子１０１において、ライブビュー表示に使用しない有効画素領域の画素、画素部２００の上部の遮光された遮光領域（オプティカルブラック領域、ＯＢ領域）の画素、またはＰＤ３００を有さない画素である。ライブビュー表示用の画素は、撮像素子１０１の遮光されていないＰＤ３００を有する画素である。このとき、ライブビュー表示に使用しない有効画素領域の画素信号は、画素２０５から出力される光信号（Ｓ信号）とノイズ信号（Ｎ信号）の差分信号（図２８（ｂ））でもよく、あるいは光信号を含まないノイズ信号同士の差分信号（図２８（ａ））でもよい。
【００８０】
上記の動作により、静止画像撮影時とライブビュー撮影時では、出力する画素数を同じにし、静止画像の転送期間５０７とライブビュー画像の転送期間５０３が同じになる。これにより、ライブビュー画像のリセットタイミング５０１および転送タイミング５００と、静止画像のリセットタイミング５０５および転送タイミング５０４に制約がなくなる。そのため、静止画像撮影の前後において、表示部１０９は、ブラックアウトなしでライブビュー画像を表示することができる。
【００８１】
図１０は、画像処理部１１３が有する補正回路１００５の構成例を示す図である。補正回路１００５は、ＲＡＭ１０００と、カウンタ１００１と、位相制御部１００２と、メモリコントローラ１００３と、補正部１００４とを有する。
【００８２】
図２の読み出し回路２０１は、各列の画素信号を記憶するメモリを有し、各列のメモリの不均一性、または、各列のメモリから出力線を介して信号が出力されるまでの距離に応じて、水平方向のダークシェーディングを有する画素信号を出力する。
【００８３】
ＲＡＭ１０００は、読み出し回路２０１のダークシェーディングを補正するために、複数の画素２０５の列毎の補正値ａを記憶する。補正値ａは、読み出し回路２０１の各列のメモリ毎の補正値である。補正値ａは、水平画素数分の補正値を有し、ＲＡＭ１０００の各アドレスに格納される。
【００８４】
図７に示す静止画像の転送期間７００と、図８に示すライブビュー画像の転送期間８００は同じである。そのため、補正回路１００５は、１種類の補正値ａで静止画像とライブビュー画像の補正が可能であり、静止画像用とライブビュー画像用の２種類の補正値が不要であり、補正値の記憶領域を削減することができる。
【００８５】
カウンタ１００１は、入力される画像データから水平方向（行方向）または垂直方向（列方向）の画素数をカウントし、垂直カウンタ値を出力する。位相制御部１００２は、カウンタ１００１からの垂直カウンタ値とＣＰＵ１０８によって設定される設定値Ｐとに基づき、行毎の位相コードを生成する。位相コードは、設定値Ｐの周期で繰り返される。また、位相制御部１００２は、ＣＰＵ１０８によって、アドレスオフセットが設定され、生成した位相コード毎に出力するアドレスオフセットを設定する。位相制御部１００２は、メモリコントローラ１００３に対して、位相コードに対応したアドレスオフセットを行毎に出力する。
【００８６】
メモリコントローラ１００３は、カウンタを有し、入力される画像データの行毎に０〜（ｎ−１）のカウンタ値をインクリメントする。ここで、ｎは水平画素数である。メモリコントローラ１００３は、インクリメントされるカウンタ値と位相制御部１００２から入力されるアドレスオフセット値とを加算し、アドレスとしてＲＡＭ１０００へ出力する。ＲＡＭ１０００は、メモリコントローラ１００３から入力されるアドレスに格納している補正値を補正部１００４に出力する。補正部１００４は、入力される画像データに対応する補正値で、列毎の画素信号のダークシェーディング補正を行う。なお、補正部１００４は、ゲイン補正等の他の補正も可能である。
【００８７】
図４のステップＳ４０１では、ＴＧ１０３は、レジスタ制御信号ｒｅｇ＿ｓｅｌを０に設定する。セレクタ６０２は、レジスタ制御信号ｒｅｇ＿ｓｅｌが０であるので、レジスタセット６００に記憶されているライブビュー撮影用の設定値群を設定値群ｒｅｇ＿ｏｕｔとして出力する。撮像素子１０１は、設定値群ｒｅｇ＿ｏｕｔに応じて、ライブビュー画像信号を生成する。
【００８８】
ステップＳ４０２では、ＣＰＵ１０８は、前フレームの図８のハッチングがある補正値生成用の画素２０５の信号を基に、ダークシェーディング補正の補正値ａを生成し、その生成した補正値ａをＲＡＭ１０００に書き込む。
【００８９】
ステップＳ４０３では、撮像素子１０１は、図８に示すように、ハッチングがないライブビュー表示用の画素２０５の信号と、ハッチングがある補正値生成用の画素２０５の信号とを含むライブビュー画像信号を読み出す。
【００９０】
ステップＳ４０４では、補正部１００４は、ＲＡＭ１０００に記憶されている前フレームの補正値生成用の画素２０５の信号に基づく補正値ａを用いて、現フレームの画像データを補正する。表示部１０９は、ＣＰＵ１０８の制御の下、その補正されたライブビュー表示用の画素２０５の信号を表示する。すなわち、表示部１０９は、図８のハッチングがないライブビュー表示用の画素２０５の信号に対応するライブビュー画像を表示する。表示部１０９は、全画素２０５のうちの垂直方向に対して３行に１行の割合の行の画素の低解像度で、ライブビュー表示を行う。
【００９１】
ステップＳ４０７では、ＴＧ１０３は、レジスタ制御信号ｒｅｇ＿ｓｅｌを０から１に変更する。セレクタ６０２は、垂直同期信号に同期して、レジスタ制御信号ｒｅｇ＿ｓｅｌが１であるので、レジスタセット６０１に記憶されている静止画像撮影用の設定値群を設定値群ｒｅｇ＿ｏｕｔとして出力する。
【００９２】
ステップＳ４０８では、撮像素子１０１は、設定値群ｒｅｇ＿ｏｕｔに応じて、静止画像撮影設定を行う。撮像素子１０１は、設定値群ｒｅｇ＿ｏｕｔに応じて、静止画像信号を生成する。
【００９３】
ステップＳ４０９では、ＣＰＵ１０８は、前フレームの図８のハッチングがある補正値生成用の画素２０５の信号を基に、ダークシェーディング補正の補正値ａを生成し、その生成した補正値ａをＲＡＭ１０００に書き込む。
【００９４】
ステップＳ４１０では、撮像素子１０１は、図７に示すように、静止画像信号を読み出す。
【００９５】
ステップＳ４１１では、補正部１００４は、ＲＡＭ１０００に記憶されている前フレームの補正値生成用の画素２０５の信号に基づく補正値ａを用いて、静止画像の画像データを補正する。その後、画像処理部１１３は、補正された静止画像データを基に、ライブビューフレームの画像データと静止画像フレームの画像データをそれぞれ生成する。ＣＰＵ１０８は、静止画像フレームの画像データを記録媒体１１４に記録する。また、表示部１０９は、ライブビューフレームの画像データをライブビュー画像として表示する。ライブビュー画像は、ステップＳ４０４のライブビュー画像と同様の画像である。
【００９６】
なお、図８のライブビュー撮影では、垂直方向の３行に１行の画素信号をライブビュー表示用の画素信号としたが、他の行の割合でもよい。また、撮像素子１０１は、補正値生成用の行において、一部の行の画素信号を補正値生成用の画素信号として出力し、他の行の画素信号を出力しないようにしてもよい。その場合、上記の他の行の期間では、読み出し回路２０１に含まれる電流源やオペアンプ等の回路の消費電力を抑える構成としてもよい。
【００９７】
以上のように、撮像装置１００は、ライブビュー撮影中においても、撮像素子１０１のダークシェーディングが適切に補正された状態で、フレームレートを落とすことなく、ライブビュー表示を継続させながら、静止画像撮影も同時に行うことができる。撮像装置１００は、撮像素子１０１がグローバルシャッタ機能を有さなくても、撮像素子１０１のダークシェーディングを適切に補正し、ライブビュー表示を中断することなく、静止画像を撮影することができる。
【００９８】
（第２の実施形態）
第１の実施形態では、ライブビュー撮影時に、ライブビュー表示に使用する画素と、補正値生成用の画素の信号を順次出力する場合について説明した。第２の実施形態では、ライブビュー撮影時に、ライブビュー表示に使用する画素信号の出力前に補正値生成用の画素信号を出力する例を説明する。
【００９９】
図１１は、本発明の第２の実施形態によるライブビュー撮影時の各行の転送ゲート３０１の転送を説明するための図である。なお、静止画像撮影時の各行の転送ゲート３０１の転送は、第１の実施形態と同じである。
【０１００】
図１１のライブビュー撮影では、図８と同様に、ハッチングがない画素は、ライブビュー表示する画素を示し、ハッチングがある画素は、ライブビュー表示しない画素を示す。表示部１０９は、全画素２０５のうちの垂直方向に対して３行に１行の割合の行の画素の低解像度で、ライブビュー表示を行う。
【０１０１】
撮像素子１０１は、水平同期信号期間Ｕ０で、補正値生成用信号として、垂直方向Ｙ１かつ水平方向Ｘ０〜Ｘｉの行のＰＤ３００の電荷を転送ゲート３０１によりＦＤ部３０２に転送する。期間１１００は、垂直方向Ｙ１かつ水平方向Ｘ０〜Ｘｉの行のＰＤ３００の電荷の転送期間であり、図７の期間７００と同じである。
【０１０２】
次に、撮像素子１０１は、水平同期信号期間Ｕ１で、補正値生成用信号として、垂直方向Ｙ２かつ水平方向Ｘ０〜Ｘｉの行のＰＤ３００の電荷を転送ゲート３０１によりＦＤ部３０２に転送する。
【０１０３】
次に、撮像素子１０１は、水平同期信号期間Ｕ２およびＵ３で、補正値生成用信号として、垂直方向Ｙ４およびＹ５の行のＰＤ３００の電荷を転送ゲート３０１によりＦＤ部３０２に転送する。
【０１０４】
次に、撮像素子１０１は、水平同期信号期間Ｕ４およびＵ５で、補正値生成用信号として、垂直方向Ｙ７およびＹ８の行のＰＤ３００の電荷を転送ゲート３０１によりＦＤ部３０２に転送する。
【０１０５】
以上のように、撮像装置１００は、水平同期信号期間Ｕ０〜Ｕｋで、補正値生成用の行のＰＤ３００の電荷を転送ゲート３０１によりＦＤ部３０２に転送する。期間１１０１は、補正値生成用の全行のＰＤ３００の電荷の転送期間である。
【０１０６】
次に、撮像素子１０１は、水平同期信号期間Ｕｎで、ライブビュー表示用信号として、垂直方向Ｙ０かつ水平方向Ｘ０〜Ｘｉの行のＰＤ３００の電荷を転送ゲート３０１によりＦＤ部３０２に転送する。期間１１０２は、垂直方向Ｙ０かつ水平方向Ｘ０〜Ｘｉの行のＰＤ３００の電荷の転送期間であり、図７の期間７００と同じである。
【０１０７】
次に、撮像素子１０１は、水平同期信号期間Ｕｎ＋１で、ライブビュー表示用信号として、垂直方向Ｙ３かつ水平方向Ｘ０〜Ｘｉの行のＰＤ３００の電荷を転送ゲート３０１によりＦＤ部３０２に転送する。
【０１０８】
次に、撮像素子１０１は、水平同期信号期間Ｕｎ＋２で、ライブビュー表示用信号として、垂直方向Ｙ６かつ水平方向Ｘ０〜Ｘｉの行のＰＤ３００の電荷を転送ゲート３０１によりＦＤ部３０２に転送する。
【０１０９】
以上のように、撮像装置１００は、水平同期信号期間Ｕｎ〜Ｕｊで、ライブビュー表示用の行のＰＤ３００の電荷を転送ゲート３０１によりＦＤ部３０２に転送する。期間１１０３は、ライブビュー撮影の１フレームの転送期間である。期間１１０４は、現フレームの転送完了から次フレームの転送開始までのブランク期間（垂直ブランク期間）である。
【０１１０】
期間１１０３は、図７の期間７０１および図５の期間５０３と同じである。すなわち、静止画像の１フレームの転送期間７０１とライブビュー画像の１フレームの転送期間１１０３は同じである。
【０１１１】
図１２は、ライブビュー撮影における撮像素子１０１の制御方法を示すタイミングチャートである。時刻ｔ０〜ｔ１では、垂直走査回路２０３は、転送制御信号ｔｘ（０）〜ｔｘ（３）をアクティブにする。すると、全画素２０５において、転送ゲート３０１は、ＰＤ３００からＦＤ部３０２へ電荷を転送する。これにより、全画素２０５で、ＰＤ３００がリセットされ、同時に電荷の蓄積を開始する。
【０１１２】
時刻ｔ１〜ｔ２内のあるタイミングにおいて、撮像素子１０１の外部の機構（図示せず）は、撮像素子１０１への入射光を遮断する。時刻ｔ１から入射光が遮断されるまでの期間（電荷蓄積期間）では、全画素２０５のフォトダイオード３００は、光を電荷に変換し、電荷を蓄積する。
【０１１３】
時刻ｔ２〜ｔ３では、ＣＰＵ１０８は、１行の期間を示す水平同期信号ＨＤをアサートする。時刻ｔ４では、垂直走査回路２０３は、選択制御信号ｓｅｌ（１）をアクティブにする。すると、第Ｙ１行目の画素２０５において、画素選択スイッチ３０５は、増幅ＭＯＳトランジスタ３０３を列出力線２０６に接続する。
【０１１４】
時刻ｔ５〜ｔ６では、垂直走査回路２０３は、リセット制御信号ｒｅｓ（１）をアクティブにする。すると、第Ｙ１行目の画素２０５において、リセットスイッチ３０４は、ＦＤ部３０２に蓄積されている電荷をリセットする。
【０１１５】
時刻ｔ７〜ｔ８では、垂直走査回路２０３は、転送制御信号ｔｘ（１）をアクティブにする。すると、第Ｙ１行目の画素２０５において、転送ゲート３０１は、ＰＤ３００に蓄積されている電荷をＦＤ部３０２に転送する。第Ｙ１行目の画素２０５は、ＦＤ部３０２に蓄積されている電荷量に応じた画素信号を列出力線２０６に出力する。
【０１１６】
時刻ｔ９では、垂直走査回路２０３は、選択制御信号ｓｅｌ（１）をネゲートする。撮像素子１０１は、第Ｙ１行目の画素信号を出力する。
【０１１７】
時刻ｔ１０〜ｔ１１では、時刻ｔ２〜ｔ１０と同様に、選択制御信号ｓｅｌ（２）、リセット制御信号ｒｅｓ（２）および転送制御信号ｔｘ（２）がアクティブになる。これによって、第Ｙ２行目の画素２０５は、列出力線２０６に画素信号を出力する。上記と同様に、補正値生成用の全行の画素は、列出力線２０６に画素信号を出力する。
【０１１８】
その後、時刻ｔ１２〜ｔ１３では、時刻ｔ２〜ｔ１０と同様に、選択制御信号ｓｅｌ（０）、リセット制御信号ｒｅｓ（０）および転送制御信号ｔｘ（０）がアクティブになる。これによって、第Ｙ０行目の画素２０５は、列出力線２０６に画素信号を出力する。
【０１１９】
時刻ｔ１３〜ｔ１４では、時刻ｔ２〜ｔ１０と同様に、選択制御信号ｓｅｌ（３）、リセット制御信号ｒｅｓ（３）および転送制御信号ｔｘ（３）がアクティブになる。これによって、第Ｙ３行目の画素２０５は、列出力線２０６に画素信号を出力する。上記と同様に、ライブビュー表示用の全行の画素は、列出力線２０６に画素信号を出力する。
【０１２０】
図１０の補正回路１００５は、第１の実施形態と同様の補正を行う。撮像素子１０１は、補正値生成用の画素２０５の信号を出力し、その後、ライブビュー表示用の画素２０５の信号を出力する。これにより、補正回路１００５は、現フレームの補正値生成用の画素信号を基に、現フレームの画像のダークシェーディング補正が可能となる。すなわち、補正回路１００５は、現フレームの補正値生成用の画素信号を基に、次フレーム以降の画像だけでなく、現フレームの画像のダークシェーディング補正が可能となる。撮像装置１００は、撮像素子１０１のダークシェーディングを適切に補正した状態で、ライブビュー表示を適切に継続させながら、静止画像撮影を同時に行うことができる。また、本実施形態は、第１の実施形態と同様の効果を得ることができる。
【０１２１】
（第３の実施形態）
図１３は、本発明の第３の実施形態による撮像素子１０１の構成例を示す図である。第１および第２の実施形態では、図２に示すように、撮像素子１０１は、各列に単一の列出力線２０６を設ける。第３の実施形態では、図１３に示すように、撮像素子１０１は、各列に複数の列出力線２０６ａおよび２０６ｂを設ける。以下、図１３が図２と異なる点を説明する。
【０１２２】
画素２０５の各列には、２本の列出力線２０６ａおよび２０６ｂが設けられる。奇数列では、列出力線２０６ａには、奇数行のＲの画素２０５が接続され、列出力線２０６ｂには、偶数行のＧｂの画素２０５が接続される。偶数列では、列出力線２０６ａには、奇数行のＧｒの画素２０５が接続され、列出力線２０６ｂには、偶数行のＢの画素２０５が接続される。
【０１２３】
例えば、１列目では、Ｒの画素２０５は、列出力線２０６ａに接続され、Ｇｂの画素Ｇｂは、列出力線２０６ｂに接続される。２列目では、Ｇｒの画素２０５は、列出力線２０６ａに接続され、Ｂの画素２０５は、列出力線２０６ｂに接続される。
【０１２４】
１行目の画素２０５は、列出力線２０６ａに信号を出力し、それと同時に、２行目の画素２０５は、列出力線２０６ｂに信号を出力することができる。読み出し回路２０１は、複数の行の画素２０５の信号を複数の列出力線２０６ａおよび２０６ｂを介して同時に読み出すことができる。また、奇数列では、複数のＲの画素２０５は、同時に列出力線２０６ａに信号を出力することにより信号を加算し、複数のＧｂの画素２０５は、同時に列出力線２０６ｂに信号を出力することにより信号を加算することができる。また、偶数列では、複数のＧｒの画素２０５は、同時に列出力線２０６ａに信号を出力することにより信号を加算し、複数のＢの画素２０５は、同時に列出力線２０６ｂに信号を出力することにより信号を加算することができる。
【０１２５】
図１４は、静止画像撮影時の各行の転送ゲート３０１の転送を説明するための図である。静止画像撮影時には、撮像素子１０１は、加算なしで、全画素２０５の信号を出力する。
【０１２６】
撮像素子１０１は、垂直方向Ｙ０およびＹ１かつ水平方向Ｘ０〜Ｘｉの２行の画素２０５のＰＤ３００の電荷をリセットスイッチ３０４により同時にリセットする。そして、撮像素子１０１は、水平同期信号期間Ｈ０で、垂直方向Ｙ０およびＹ１かつ水平方向Ｘ０〜Ｘｉの２行の画素２０５のＰＤ３００の電荷を転送ゲート３０１によりＦＤ部３０２に同時に転送する。垂直方向Ｙ０およびＹ１の画素２０５では、Ｒの画素２０５は列出力線２０６ａに信号を出力し、Ｇｂの画素２０５は列出力線２０６ｂに信号を出力し、Ｇｒの画素２０５は列出力線２０６ａに信号を出力し、Ｂの画素２０５は列出力線２０６ｂに信号を出力する。期間１４００は、垂直方向Ｙ０およびＹ１かつ水平方向Ｘ０〜Ｘｉの２行のＰＤ３００の電荷の転送期間である。
【０１２７】
撮像素子１０１は、垂直方向Ｙ２およびＹ３かつ水平方向Ｘ０〜Ｘｉの２行の画素２０５のＰＤ３００の電荷をリセットスイッチ３０４により同時にリセットする。そして、撮像素子１０１は、水平同期信号期間Ｈ１で、垂直方向Ｙ２およびＹ３かつ水平方向Ｘ０〜Ｘｉの２行の画素２０５のＰＤ３００の電荷を転送ゲート３０１によりＦＤ部３０２に同時に転送する。垂直方向Ｙ２およびＹ３の画素２０５では、Ｒの画素２０５は列出力線２０６ａに信号を出力し、Ｇｂの画素２０５は列出力線２０６ｂに信号を出力し、Ｇｒの画素２０５は列出力線２０６ａに信号を出力し、Ｂの画素２０５は列出力線２０６ｂに信号を出力する。垂直方向Ｙ２およびＹ３かつ水平方向Ｘ０〜Ｘｉの２行のＰＤ３００の電荷の転送期間は、上記の期間１４００と同じである。
【０１２８】
以下、同様に、撮像素子１０１は、２行単位で、ＰＤ３００の電荷のリセットと転送を行う。撮像素子１０１は、垂直方向Ｙ０〜Ｙｊの全行のＰＤ３００の電荷転送を行い、水平同期信号期間Ｈｊが終了した時点で１フレームの電荷転送を完了する。期間１４０１は、静止画像の１フレームの転送期間となる。期間１４０２は、現フレームの転送完了から次フレームの転送開始までのブランク期間（垂直ブランク期間）である。
【０１２９】
図１５は、ライブビュー撮影時の各行の転送ゲート３０１の転送を説明するための図である。ハッチングがない画素は、ライブビュー表示する画素を示す。ハッチングがある画素は、ライブビュー表示しない画素であり、補正値生成用の画素を示す。表示部１０９は、全画素２０５のうちの垂直方向に対して４行に２行の割合の行の画素の低解像度で、ライブビュー表示を行う。
【０１３０】
図１４の静止画像撮影と同様に、撮像素子１０１は、垂直方向Ｙ０およびＹ１かつ水平方向Ｘ０〜Ｘｉの２行の画素２０５のＰＤ３００の電荷をリセットスイッチ３０４により同時にリセットする。そして、撮像素子１０１は、水平同期信号期間Ｕ０で、ライブビュー表示用信号として、垂直方向Ｙ０およびＹ１かつ水平方向Ｘ０〜Ｘｉの２行のＰＤ３００の電荷を転送ゲート３０１によりＦＤ部３０２に同時に転送する。垂直方向Ｙ０およびＹ１の画素２０５では、Ｒの画素２０５は列出力線２０６ａに信号を出力し、Ｇｂの画素２０５は列出力線２０６ｂに信号を出力し、Ｇｒの画素２０５は列出力線２０６ａに信号を出力し、Ｂの画素２０５は列出力線２０６ｂに信号を出力する。期間１５００は、垂直方向Ｙ０およびＹ１かつ水平方向Ｘ０〜Ｘｉの２行のＰＤ３００の電荷の転送期間であり、図１４の期間１４００と同じである。
【０１３１】
撮像素子１０１は、垂直方向Ｙ２およびＹ３かつ水平方向Ｘ０〜Ｘｉの２行の画素２０５のＰＤ３００の電荷をリセットスイッチ３０４により同時にリセットする。そして、撮像素子１０１は、水平同期信号期間Ｕ１で、補正値生成用信号として、垂直方向Ｙ２およびＹ３かつ水平方向Ｘ０〜Ｘｉの２行のＰＤ３００の電荷を転送ゲート３０１によりＦＤ部３０２に同時に転送する。垂直方向Ｙ２およびＹ３の画素２０５では、Ｒの画素２０５は列出力線２０６ａに信号を出力し、Ｇｂの画素２０５は列出力線２０６ｂに信号を出力し、Ｇｒの画素２０５は列出力線２０６ａに信号を出力し、Ｂの画素２０５は列出力線２０６ｂに信号を出力する。期間１５０１は、垂直方向Ｙ２およびＹ３かつ水平方向Ｘ０〜Ｘｉの２行のＰＤ３００の電荷の転送期間であり、期間１５００と同じである。
【０１３２】
以下、同様に、撮像素子１０１は、ライブビュー表示用の２行の画素２０５のＰＤ３００の電荷のリセットと転送と、補正値生成用の２行の画素２０５のＰＤ３００の電荷のリセットと転送とを交互に繰り返す。
【０１３３】
撮像素子１０１は、垂直方向Ｙ０〜Ｙｊの全行のＰＤ３００の電荷転送を行い、水平同期信号期間Ｕｊが終了した時点で１フレームの電荷転送を完了する。期間１５０２は、ライブビュー撮影の１フレームの転送期間であり、図１４の期間１４０１と同じである。期間１５０３は、現フレームの転送完了から次フレームの転送開始までのブランク期間（垂直ブランク期間）である。静止画像の１フレームの転送期間１４０１とライブビュー画像の１フレームの転送期間１５０２は同じである。
【０１３４】
図１６は、静止画像撮影における撮像素子１０１の制御方法の一例を示すタイミングチャートである。ライブビュー撮影の動作タイミングは、静止画像撮影との動作タイミングと同様である。
【０１３５】
時刻ｔ０〜ｔ１では、垂直走査回路２０３は、転送制御信号ｔｘ（０）〜ｔｘ（７）をアクティブとする。すると、全画素２０５において、転送ゲート３０１は、ＰＤ３００に蓄積されている電荷をＦＤ部３０２に転送する。これにより、全画素２０５で、ＰＤ３００がリセットされ、同時に電荷の蓄積を開始する。
【０１３６】
時刻ｔ１〜ｔ２内のあるタイミングにおいて、撮像素子１０１の外部の機構（図示せず）は、撮像素子１０１への入射光を遮断する。時刻ｔ１から入射光が遮断されるまでの期間（電荷蓄積期間）では、全画素２０５のフォトダイオード３００は、光を電荷に変換し、電荷を蓄積する。
【０１３７】
時刻ｔ２〜ｔ３では、ＣＰＵ１０８は、水平同期信号ＨＤをアサートする。時刻ｔ４では、垂直走査回路２０３は、選択制御信号ｓｅｌ（０）およびｓｅｌ（１）をアクティブにする。すると、第Ｙ０行目および第Ｙ１行目の画素２０５において、画素選択スイッチ３０５は、増幅ＭＯＳトランジスタ３０３を列出力線２０６ａおよび２０６ｂにそれぞれ接続する。
【０１３８】
時刻ｔ５〜ｔ６では、垂直走査回路２０３は、リセット制御信号ｒｅｓ（０）およびｒｅｓ（１）をアクティブにする。すると、第Ｙ０行目および第Ｙ１行目の画素２０５において、リセットスイッチ３０４は、ＦＤ部３０２に蓄積されている電荷をリセットする。第Ｙ０行目および第Ｙ１行目の画素２０５は、リセット直後の信号レベル（ダークレベル）の信号を列出力線２０６ａおよび２０６ｂにそれぞれ出力する。
【０１３９】
時刻ｔ７〜ｔ８では、垂直走査回路２０３は、転送制御信号ｔｘ（０）およびｔｘ（１）をアクティブにする。すると、第Ｙ０行目および第Ｙ１行目の画素２０５において、転送ゲート３０１は、ＰＤ３００に蓄積されている電荷をＦＤ部３０２に転送する。第Ｙ０行目および第Ｙ１行目の画素２０５は、ＦＤ部３０２に蓄積されている電荷量に応じた画素信号を列出力線２０６ａおよび２０６ｂにそれぞれ出力する。列出力線２０６ａおよび２０６ｂでは、転送された電荷量の分だけ、リセットレベルから電位が変動して信号レベルが確定する。
【０１４０】
時刻ｔ９では、垂直走査回路２０３は、選択制御信号ｓｅｌ（０）およびｓｅｌ（１）をネゲートする。第Ｙ０行目および第Ｙ１行目の画素２０５では、画素選択スイッチ３０５は、増幅ＭＯＳトランジスタ３０３を列出力線２０６ａおよび２０６ｂから切断する。撮像素子１０１は、第Ｙ０行目および第Ｙ１行目の画素信号を出力する。
【０１４１】
時刻ｔ１０から、撮像素子１０１は、次の第Ｙ２行目および第Ｙ３行目の画素２０５の処理を開始する。時刻ｔ２〜ｔ１０は、図１４の期間１４００に対応する。
【０１４２】
時刻ｔ１０〜ｔ１１では、時刻ｔ２〜ｔ１０と同様に、選択制御信号ｓｅｌ（２），ｓｅｌ（３）、リセット制御信号ｒｅｓ（２），ｒｅｓ（３）、および転送制御信号ｔｘ（２），ｔｘ（３）がアクティブになる。これによって、第Ｙ２行目および第Ｙ３行目の画素２０５は、列出力線２０６ａおよび２０６ｂに画素信号を出力する。
【０１４３】
時刻ｔ１１〜ｔ１２では、時刻ｔ２〜ｔ１０と同様に、選択制御信号ｓｅｌ（４），ｓｅｌ（５）、リセット制御信号ｒｅｓ（４），ｒｅｓ（５）、および転送制御信号ｔｘ（４），ｔｘ（５）がアクティブになる。これによって、第Ｙ４行目および第Ｙ５行目の画素２０５は、列出力線２０６ａおよび２０６ｂに画素信号を出力する。
【０１４４】
時刻ｔ１２〜ｔ１３では、時刻ｔ２〜ｔ１０と同様に、選択制御信号ｓｅｌ（６），ｓｅｌ（７）、リセット制御信号ｒｅｓ（６），ｒｅｓ（７）、および転送制御信号ｔｘ（６），ｔｘ（７）がアクティブになる。これによって、第Ｙ６行目および第Ｙ７行目の画素２０５は、列出力線２０６ａおよび２０６ｂに画素信号を出力する。このようにして、撮像素子１０１は、全行の画素信号を出力する。
【０１４５】
以上のように、撮像素子１０１は、各列に２本の列出力線２０６ａおよび２０６ｂを有する。この場合でも、撮像素子１０１は、静止画像撮影時の転送期間１４０１とライブビュー撮影時の転送期間１５０２を同じにすることができる。これにより、ライブビュー画像のリセットタイミング５０１および転送タイミング５００と、静止画像のリセットタイミング５０５および転送タイミング５０４に制約がなくなる。そのため、静止画像撮影の前後において、表示部１０９は、ブラックアウトなしでライブビュー画像を表示することができる。
【０１４６】
図１７は、画像処理部１１３が有する補正回路１００５の構成例を示す図である。補正回路１００５は、ＲＡＭ１０００と、カウンタ１００１と、位相制御部１００２と、メモリコントローラ１００３と、補正部１００４とを有する。以下、図１７の補正回路１００５が図１０の補正回路１００５と異なる点を説明する。
【０１４７】
図１３の読み出し回路２０１は、各列の列出力線２０６ａおよび２０６ｂの画素信号を記憶するメモリを有する。読み出し回路２０１は、各列の列出力線２０６ａおよび２０６ｂのメモリの不均一性、または各列の列出力線２０６ａおよび２０６ｂのメモリから出力線を介して信号が出力されるまでの距離に応じて、水平方向のダークシェーディングを有する画像信号を出力する。
【０１４８】
ＲＡＭ１０００は、読み出し回路２０１のダークシェーディングを補正するために、複数の列出力線２０６ａおよび２０６ｂの数の補正値ａおよび補正値ｂを記憶する。補正値ａは、読み出し回路２０１の各列の列出力線２０６ａのメモリ毎の補正値である。補正値ａは、水平画素数分の補正値を有し、ＲＡＭ１０００の各アドレスに格納される。補正値ｂは、読み出し回路２０１の各列の列出力線２０６ｂのメモリ毎の補正値である。補正値ｂは、水平画素数分の補正値を有し、ＲＡＭ１０００の各アドレスに格納される。
【０１４９】
図１８は、補正回路１００５の動作を説明するための図である。カウンタ１００１は、入力される画像データから水平方向（行方向）または垂直方向（列方向）の画素数をカウントし、行番号を示す垂直カウンタ値を出力する。位相制御部１００２は、カウンタ１００１からの垂直カウンタ値とＣＰＵ１０８によって設定される設定値Ｐ（＝２）とに基づき、行毎の位相コードＰ１およびＰ２を生成する。位相コードＰ１およびＰ２は、設定値Ｐの周期で繰り返される。また、位相制御部１００２は、ＣＰＵ１０８によって、アドレスオフセットＡ１およびＡ２が設定され、生成した位相コードＰ１およびＰ２毎に出力するアドレスオフセットＡ１およびＡ２を設定する。位相制御部１００２は、メモリコントローラ１００３に対して、位相コードＰ１およびＰ２に対応したアドレスオフセットＡ１およびＡ２を行毎に出力する。
【０１５０】
例えば、設定値Ｐは２である。位相制御部１００２は、カウンタ１００１からの垂直カウンタ値に基づき、行毎に位相コードＰ１およびＰ２を交互に生成する。位相制御部１００２は、位相コードがＰ１の場合に、アドレスオフセットＡ１を出力し、位相コードがＰ２の場合に、アドレスオフセットＡ２を出力する。
【０１５１】
メモリコントローラ１００３は、カウンタを有し、入力される画像データの行毎に０〜（ｎ−１）のカウンタ値をインクリメントする。ここで、ｎは水平画素数である。メモリコントローラ１００３は、インクリメントされるカウンタ値と位相制御部１００２から入力されるアドレスオフセット値とを加算し、アドレスとしてＲＡＭ１０００へ出力する。ＲＡＭ１０００は、メモリコントローラ１００３から入力されるアドレスに格納している補正値を補正部１００４に出力する。補正部１００４は、入力される画像データに対応する補正値で、列毎の画素信号のダークシェーディング補正を行う。なお、補正部１００４は、ゲイン補正等の他の補正も可能である。
【０１５２】
なお、本実施形態では、各列の２本の列出力線２０６ａおよび２０６ｂを設ける例を説明したが、３本以上の列出力線を設け、列出力線毎に補正値を記憶するようにしてもよい。また、本実施形態は、第２の実施形態と同様に、補正値生成用の画素信号をライブビュー表示用の画素信号の前に出力するようにしてもよい。本実施形態は、第１および第２の実施形態と同様の効果を得ることができる。
【０１５３】
（第４の実施形態）
図１９は、本発明の第４の実施形態による画素部２００の構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。画素部２００は、２次元の画像データを出力するため、行列状に配置された複数の画素２０５を有し、位相差検出が可能である。複数の画素２０５の各々は、マイクロレンズ１９００と、２個のＰＤ３００ａ及び３００ｂとを有する。
【０１５４】
１個のマイクロレンズ１９００に対し、複数のＰＤ３００ａおよび３００ｂが設けられる。ＰＤ３００ａおよび３００ｂは、それぞれ、光を電荷に変換する光電変換部である。２個のＰＤ３００ａおよび３００ｂに対して１個のマイクロレンズ１９００が被写体側に配置される。画素部２００では、水平方向にｎ個の画素２０５が配置され、垂直方向にｍ個の画素２０５が配置される。画素２０５は、垂直走査回路２０３の制御の下、ＰＤ３００ａに蓄積された電荷とＰＤ３００ｂに蓄積された電荷を加算して信号を出力することができる。また、画素２０５は、ＰＤ３００ａに蓄積された電荷に基づく信号、または、ＰＤ３００ｂに蓄積された電荷に基づく信号を出力することができる。
【０１５５】
ＰＤ３００ａとＰＤ３００ｂには、後述のように、位相差を持った異なる像の光がそれぞれ入射する。ＰＤ３００ａはＡ像用フォトダイオードであり、ＰＤ３００ｂはＢ像用フォトダイオードである。なお、１つのマイクロレンズ１９００に対して３個以上のＰＤ（例えば４個、９個など）を設けてもよい。つまり、１つのマイクロレンズ１９００に対して複数のＰＤを上下方向または左右方向に設けてもよい。
【０１５６】
図２０（ａ）および（ｂ）は、撮像素子１０１におけるピント状態と位相差との関係を示す図である。画素部２００では、１つのマイクロレンズ１９００に対してＰＤ３００ａおよびＰＤ３００ｂが配置される。撮影レンズ２０００は、図１に示す第１のレンズ群１０７、第２のレンズ群１０６および第３のレンズ群１０５を併せて１つのレンズとして表現した撮像光学系である。被写体２００１からの光は、光軸２００２を中心として、撮影レンズ２０００の各領域を通過して、撮像素子１０１に結像する。ここでは、射出瞳と撮影レンズ２０００の中心を同一としている。撮影レンズ２０００の各領域は、異なる方向から光が通過する。
【０１５７】
撮影レンズ２０００をＰＤ３００ａから見た場合とＰＤ３００ｂから見た場合とで、撮影レンズ２０００の瞳が対称に分割されたことと等価である。言い換えれば、撮影レンズ２０００からの光束は、２つの光束ΦＬａおよびΦＬｂとして、瞳分割される。光束ΦＬａは、ＰＤ３００ａに入射する。光束ΦＬｂは、ＰＤ３００ｂに入射する。
【０１５８】
被写体２００１上の特定点からの光束ΦＬａは、ＰＤ３００ａに対応する分割瞳を通ってＰＤ３００ａに入射する。また、被写体２００１上の特定点からの光束ΦＬｂは、ＰＤ３００ｂに対応する分割瞳を通ってＰＤ３００ｂに入射する。瞳分割された２つの光束ΦＬａおよびΦＬｂは、被写体２００１上の同一点から撮影レンズ２０００を通過して入射される。
【０１５９】
このため、被写体２００１にピントが合った状態では、図２０（ａ）に示すように、光束ΦＬａおよびΦＬｂが同一のマイクロレンズ１９００を通過して、撮像素子１０１上に到達する。したがって、ＰＤ３００ａとＰＤ３００ｂからそれぞれ得られる信号の位相は互いに一致する。
【０１６０】
これに対し、図２０（ｂ）に示すように、光軸２００２の方向に距離Ｙだけピントがずれている状態では、光束ΦＬａおよびΦＬｂがマイクロレンズ１９００へ入射する入射角の変化分だけ、光束ΦＬａおよびΦＬｂの到達位置が互いにずれる。したがって、ＰＤ３００ａとＰＤ３００ｂからそれぞれ得られる信号には、位相差が生じる。Ａ像は、ＰＤ３００ａにより変換される電荷に基づく信号により構成される画像である。Ｂ像は、ＰＤ３００ａにより変換される電荷に基づく信号により構成される画像である。この場合、Ａ像とＢ像は、互いに位相差を持つ。撮像素子１０１は、Ａ像の信号とＢ像の信号を出力する。ＡＦ演算部１１５は、Ａ像の信号とＢ像の信号を基に、ＡＦ動作のための位相差を検出する。
【０１６１】
図２１（ａ）は、図２０（ａ）で説明したように、被写体２００１にピントが合っている場合のＡ像データおよびＢ像データを例示する。横軸は、画素位置を表し、縦軸はデータ値を表す。図２１（ａ）に示すように、被写体２００１にピントが合っている場合、Ａ像データとＢ像データは一致する。
【０１６２】
図２１（ｂ）は、図２０（ｂ）で説明したように、被写体２００１にピントが合っていない場合のＡ像データおよびＢ像データを例示する。この場合、Ａ像データとＢ像データは位相差を持ち、画素位置にずれ量Ｘが生じる。ＡＦ演算部１１５は、動画像フレーム毎のずれ量Ｘを算出することにより、ピントずれ量、即ち図２０（ｂ）における距離Ｙを算出する。ＡＦ演算部１１５は、算出した距離Ｙを、ＣＰＵ１０８を介して、フォーカス駆動回路１１６に出力する。フォーカス駆動回路１１６は、フォーカスアクチュエータ１１８を駆動することにより、ＡＦ動作を行い、被写体２００１にピントを合わせる。
【０１６３】
図２２は、画素２０５の構成例を示す回路図である。複数の画素２０５の各々は、ＰＤ３００ａ，３００ｂと、転送ゲート３０１ａ，３０１ｂと、ＦＤ部３０２と、増幅ＭＯＳトランジスタ３０３と、リセットスイッチ３０４と、画素選択スイッチ３０５とを有する。図２の垂直走査回路２０３は、転送制御信号ｔｘａ，ｔｘｂと、リセット制御信号ｒｅｓと、選択制御信号ｓｅｌを、画素２０５に行単位で出力する。
【０１６４】
ＰＤ３００ａおよび３００ｂは、入射した光を電荷に変換（光電変換）し、変換した電荷を蓄積する光電変換部である。転送ゲート３０１ａは、転送制御信号ｔｘａがハイレベルになると、オン（導通状態）になり、ＰＤ３００ａにより変換された電荷をＦＤ部３０２に転送する。転送ゲート３０１ｂは、転送制御信号ｔｘｂがハイレベルになると、オン（導通状態）になり、ＰＤ３００ｂにより変換された電荷をＦＤ部３０２に転送する。増幅ＭＯＳトランジスタ３０３は、ＦＤ部３０２に蓄積されている電荷量に応じた電圧を出力する。
【０１６５】
リセットスイッチ３０４は、ＦＤ部３０２やＰＤ３００ａ，３００ｂの電荷をリセットするためのスイッチである。リセットスイッチ３０４は、リセット制御信号ｒｅｓがハイレベルになると、オン（導通状態）になり、ＦＤ部３０２をリセットする。また、転送制御信号ｔｘａおよびリセット制御信号ｒｅｓが同時にハイレベルになると、転送ゲート３０１ａおよびリセットスイッチ３０４は、両方オンし、ＰＤ３００ａをリセットする。また、転送制御信号ｔｘｂおよびリセット制御信号ｒｅｓが同時にハイレベルになると、転送ゲート３０１ｂおよびリセットスイッチ３０４は、両方オンし、ＰＤ３００ｂをリセットする。
【０１６６】
画素選択スイッチ３０５は、選択制御信号ｓｅｌがハイレベルになると、オン（導通状態）になり、増幅ＭＯＳトランジスタ３０３と図２の列出力線２０６とを接続する。これにより、増幅ＭＯＳトランジスタ３０３は、ＦＤ部３０２の電荷量に応じた画素信号（電圧）を列出力線２０６に出力する。
【０１６７】
図２３は、静止画像撮影における撮像素子１０１の制御方法の一例を示すタイミングチャートである。ライブビュー撮影における撮像素子１０１の制御も、静止画像撮影における撮像素子１０１の制御と同様である。
【０１６８】
時刻ｔ０〜ｔ１では、垂直走査回路２０３は、転送制御信号ｔｘａ（０）〜ｔｘａ（３）およびｔｘｂ（０）〜ｔｘｂ（３）をアクティブとする。すると、全画素２０５において、転送ゲート３０１ａおよび３０１ｂは、ＰＤ３００ａおよび３００ｂに蓄積されている電荷をＦＤ部３０２に転送する。これにより、全画素２０５で、ＰＤ３００ａおよび３００ｂがリセットされ、同時に電荷の蓄積を開始する。
【０１６９】
時刻ｔ１〜ｔ２内のあるタイミングにおいて、撮像素子１０１の外部の機構（図示せず）は、撮像素子１０１への入射光を遮断する。時刻ｔ１から入射光が遮断されるまでの期間（電荷蓄積期間）では、全画素２０５のフォトダイオード３００ａおよび３００ｂは、光を電荷に変換し、電荷を蓄積する。
【０１７０】
時刻ｔ２〜ｔ３では、ＣＰＵ１０８は、水平同期信号ＨＤをアサートする。時刻ｔ４では、垂直走査回路２０３は、選択制御信号ｓｅｌ（０）をアクティブにする。すると、第Ｙ０行目の画素２０５において、画素選択スイッチ３０５は、増幅ＭＯＳトランジスタ３０３を列出力線２０６に接続する。
【０１７１】
時刻ｔ５〜ｔ６では、垂直走査回路２０３は、リセット制御信号ｒｅｓ（０）をアクティブにする。すると、第Ｙ０行目の画素２０５において、リセットスイッチ３０４は、ＦＤ部３０２に蓄積されている電荷をリセットする。第Ｙ０行目の画素２０５は、リセット直後の信号レベル（ダークレベル）の信号を列出力線２０６に出力する。
【０１７２】
時刻ｔ７〜ｔ８では、垂直走査回路２０３は、転送制御信号ｔｘａ（０）をアクティブにする。すると、第Ｙ０行目の画素２０５において、転送ゲート３０１ａは、ＰＤ３００ａにより変換された電荷をＦＤ部３０２に転送する。第Ｙ０行目の画素２０５は、ＦＤ部３０２に蓄積されている電荷量に応じたＡ像の信号を列出力線２０６に出力する。撮像素子１０１は、Ａ像の信号を出力する。
【０１７３】
時刻ｔ９〜ｔ１０では、垂直走査回路２０３は、転送制御信号ｔｘａ（０）およびｔｘｂ（０）をアクティブにする。すると、第Ｙ０行目の画素２０５において、転送ゲート３０１ａおよび３０１ｂは、ＰＤ３００ａおよび３００ｂにより変換された電荷をＦＤ部３０２に転送する。第Ｙ０行目の画素２０５は、ＦＤ部３０２に蓄積されている電荷量に応じたＡ＋Ｂ像の信号を列出力線２０６に出力する。撮像素子１０１は、Ａ＋Ｂ像の信号を出力する。なお、ＡＦ演算部１１５は、Ａ像の信号とＡ＋Ｂ像の信号を基に、Ｂ像の信号を得ることができる。
【０１７４】
時刻ｔ１１では、垂直走査回路２０３は、選択制御信号ｓｅｌ（０）をネゲートする。第Ｙ０行目の画素２０５では、画素選択スイッチ３０５は、増幅ＭＯＳトランジスタ３０３を列出力線２０６から切断する。
【０１７５】
時刻ｔ１２から、撮像素子１０１は、次の第Ｙ１行目の画素２０５の処理を開始する。時刻ｔ２〜ｔ１２は、図７に示す期間７００に対応する。
【０１７６】
時刻ｔ１２〜ｔ１３では、時刻ｔ２〜ｔ１２と同様に、選択制御信号ｓｅｌ（１）、リセット制御信号ｒｅｓ（１）および転送制御信号ｔｘａ（１），ｔｘｂ（１）がアクティブになる。これによって、第Ｙ１行目の画素２０５は、列出力線２０６にＡ像の信号とＡ＋Ｂ像の信号を出力する。
【０１７７】
時刻ｔ１３〜ｔ１４では、時刻ｔ２〜ｔ１２と同様に、選択制御信号ｓｅｌ（２）、リセット制御信号ｒｅｓ（２）および転送制御信号ｔｘａ（２），ｔｘｂ（２）がアクティブになる。これによって、第Ｙ２行目の画素２０５は、列出力線２０６にＡ像の信号とＡ＋Ｂ像の信号を出力する。
【０１７８】
時刻ｔ１４〜ｔ１５では、時刻ｔ２〜ｔ１２と同様に、選択制御信号ｓｅｌ（３）、リセット制御信号ｒｅｓ（３）および転送制御信号ｔｘａ（３），ｔｘｂ（３）がアクティブになる。これによって、第Ｙ３行目の画素２０５は、列出力線２０６にＡ像の信号とＡ＋Ｂ像の信号を出力する。このようにして、撮像素子１０１は、全行の画素信号を出力する。
【０１７９】
本実施形態は、第１〜第３の実施形態と同様の効果を得ることができる。また、本実施形態では、静止画像撮影時およびライブビュー撮影時のそれぞれで、Ａ像の信号およびＡ＋Ｂ像の信号を出力する例について説明したが、これに限定されない。静止画像撮影時またはライブビュー撮影時のいずれか一方のみＡ像の信号およびＡ＋Ｂ像の信号を出力し、もう一方はＡ＋Ｂ像の信号のみを出力してもよい。
【０１８０】
また、本実施形態では、静止画像撮影時およびライブビュー撮影時のＡ像の信号の出力は、全行について行う例について説明したが、これに限定されない。静止画像撮影時およびライブビュー撮影時の両方、あるいはいずれか一方のみＡ像の信号の出力行を一部としてもよい。その場合、静止画像撮影時のＡ像の信号およびＡ＋Ｂ像の信号の１フレームの期間とライブビュー撮影時のＡ像の信号およびＡ＋Ｂ像の信号の１フレームの期間を一致させる。
【０１８１】
以上のように、本実施形態では、撮像素子１０１は、ＡＦ動作に使用するＡ像とＡ＋Ｂ像の信号の読み出しが可能である。撮像装置１００は、撮像素子１０１のダークシェーディングを適切に補正した状態で、ライブビュー撮影中においてもフレームレートを落とすことなく、ライブビュー表示を継続させながら、静止画像撮影を同時に行うことができる。
【０１８２】
（第５の実施形態）
図２４は、本発明の第５の実施形態による撮像素子１０１の構成例を示す図である。画素部２００は、行列状に配置された複数の画素２０５を有する。複数の画素２０５は、画素Ｒ１＿１〜Ｂｍ＿ｎ（ｍ、ｎは任意の整数）で表される。Ｒは赤色、Ｇは緑色、Ｂは青色のカラーフィルタが画素２０５上に配置されることを意味する。また、Ｒ（Ｇ，Ｂ）ｉ＿ｊは、画素部２００における第ｉ行第ｊ列の画素であることを示す。画素２０５は、図３の構成を有する。
【０１８３】
垂直走査回路２０３は、信号ｒｅｓ＿１、ｔｘ＿１、ｓｅｌ＿１等を各画素２０５に供給する。信号ｒｅｓ＿１、ｔｘ＿１、ｓｅｌ＿１は、図３の信号端子ｒｅｓ、ｔｘ、ｓｅｌに対応する。
【０１８４】
１列目では、画素Ｒ１＿１，Ｒ３＿１，Ｒ５＿１は、列出力線２０６ａに接続され、画素Ｇ２＿１，Ｇ４＿１，Ｇ６＿１は、列出力線２０６ｂに接続される。また、画素Ｒ７＿１，Ｒ９＿１，Ｒ１１＿１は、列出力線２０６ｃに接続され、画素Ｇ８＿１，Ｇ１０＿１，Ｇ１２＿１は、列出力線２０６ｄに接続される。１３行目以降の画素は、１〜１２行目の画素の接続パターンを繰り返す。また、奇数列目の画素は、１列目の画素の接続パターンと同じである。
【０１８５】
２列目では、画素Ｇ１＿２，Ｇ３＿２，Ｇ５＿２は、列出力線２０６ａに接続され、画素Ｂ２＿２，Ｂ４＿２，Ｂ６＿２は、列出力線２０６ｂに接続される。また、画素Ｇ７＿２，Ｇ９＿２，Ｇ１１＿２は、列出力線２０６ｃに接続され、画素Ｂ８＿２，Ｂ１０＿２，Ｂ１２＿２は、列出力線２０６ｄに接続される。１３行目以降の画素は、１〜１２行目の画素の接続パターンを繰り返す。また、偶数列目の画素は、２列目の画素の接続パターンと同じである。
【０１８６】
列出力線２０６ａ〜２０６ｄには、それぞれ、電流源２４０２ａ〜２４０２ｄが接続されている。電流源２４０２ａ〜２４０２ｄと画素２０５内の増幅ＭＯＳトランジスタ３０３は、ソースフォロア回路を構成する。
【０１８７】
ＡＤ変換器２４０１ａは、列出力線２０６ａまたはクリップ回路２４０３ａの信号をアナログからデジタルに変換する。ＡＤ変換器２４０１ｂは、列出力線２０６ｂまたはクリップ回路２４０３ｂの信号をアナログからデジタルに変換する。ＡＤ変換器２４０１ｃは、列出力線２０６ｃまたはクリップ回路２４０３ｃの信号をアナログからデジタルに変換する。ＡＤ変換器２４０１ｄは、列出力線２０６ｄまたはクリップ回路２４０３ｄの信号をアナログからデジタルに変換する。クリップ回路２４０３ａ〜２４０３ｄは、それぞれ、ＡＤ変換器２４０１ａ〜２４０１ｄの入力信号レベルを任意に設定することができる。本実施形態では、ＡＤ変換器２４０１ａ〜２４０１ｄは、それぞれ、列出力線２０６ａ〜２０６ｄの信号をアナログからデジタルに変換する。
【０１８８】
メモリ２４０４ａは、ＴＧ２４０７ａが出力する書き込み信号ｍｅｍｗｒに従って、ＡＤ変換器２４０１ａおよび２４０１ｃの出力データを保持する。メモリ２４０４ｂは、ＴＧ２４０７ｂが出力する書き込み信号ｍｅｍｗｒに従って、ＡＤ変換器２４０１ｂおよび２４０１ｄの出力データを保持する。
【０１８９】
メモリ２４０４ａは、水平走査回路２０２ａの制御により、保持しているデータを出力部２４０５ａおよび２４０６ａに順次出力する。メモリ２４０４ｂは、水平走査回路２０２ｂの制御により、保持しているデータを出力部２４０５ｂおよび２４０６ｂに順次出力する。出力部２４０５ａ、２４０６ａ、２４０５ｂ、２４０６ｂは、ＬＶＤＳ（Low Voltage Differential Signaling）等の伝送方式により、撮像素子１０１の外部へデータを出力する。
【０１９０】
図２５は、画像処理部１１３が有する補正回路２５００の構成例を有する。補正回路２５００は、補正値生成部２５０１と、補正値保持部２５０２と、補正部２５０３とを有する。補正値生成部２５０１は、撮像素子１０１から読み出された基準信号を用いて、補正値を生成する。基準信号は、画素部２００の信号に基づく信号、またはクリップ回路２４０３ａ〜２４０３ｄで設定されたレベルに基づく信号である。補正値保持部２５０２は、補正値生成部２５０１により生成された補正値を保持する。補正部２５０３は、補正値保持部２５０２に保持されている補正値を用いて、画像データの補正を行う。
【０１９１】
図２６は、撮像装置１００の制御方法を説明するためのフローチャートである。図２７は、撮像装置１００の制御方法を説明するためのタイミングチャートである。図２７において、水平同期信号は、ｎ行（ｎ＝撮像素子１０１から画素信号を同時に読み出す行数）の読み出し単位を示すタイミング信号である。
【０１９２】
ユーザが図１に示した操作部１１０の動画像撮影スイッチを押下すると、図２７の時刻Ｔ０ａでは、ＣＰＵ１０８は、動画像撮影処理を開始する。ステップＳ２６００では、ＣＰＵ１０８は、動画像モードの設定を行い、動画像用の読み出し設定を行う。具体的には、ＣＰＵ１０８は、撮像素子１０１に対して、動画像モードで駆動するための設定を行う。
【０１９３】
次に、ステップＳ２６０１では、補正値生成部２５０１は、動画像モードの開始時に、撮像素子１０１から読み出された基準信号を基に動画像用の補正値を生成し、補正値保持部２５０２は、その補正値を保持する。図２７の時刻Ｔ１ａでは、撮像素子１０１は、動画像用の基準信号を読み出す。図２７における時刻Ｔ１ａからの１水平期間（水平同期信号の間隔）の画素駆動信号を図２８（ａ）に示す。
【０１９４】
図２８（ａ）に示した時刻Ｔ１ａは、図２７に示した時刻Ｔ１ａと同じである。図２８（ａ）に示す時刻ｔａ１では、垂直走査回路２０３は、信号ｓｅｌ＿１／３／４／６／７／９／１０／１２をハイレベルにする。すると、１／３／４／６／７／９／１０／１２行目の画素２０５の画素選択スイッチ３０５がオンする。これにより、増幅ＭＯＳトランジスタ３０３と電流源２４０２ａ〜２４０２ｄによって構成されるソースフォロア回路が動作状態となる。このとき、信号ｒｅｓ＿１／３／４／６／７／９／１０／１２はハイレベルになっており、１／３／４／６／７／９／１０／１２行目の画素２０５では、リセットスイッチ３０４がオンになり、ＦＤ部３０２がリセットされる。
【０１９５】
次に、時刻ｔａ２では、垂直走査回路２０３は、信号ｒｅｓ＿１／３／４／６／７／９／１０／１２をローレベルにネゲートする。１／３／４／６／７／９／１０／１２行目の画素２０５では、リセットスイッチ３０４がオフになり、ＦＤ部３０２のリセットが解除される。１、３行目の画素２０５は、列出力線２０６ａに対して、ＦＤ部３０２のリセット解除に基づくＮ信号を出力し、Ｎ信号が混合される。４、６行目の画素２０５は、列出力線２０６ｂに対して、ＦＤ部３０２のリセット解除に基づくＮ信号を出力し、Ｎ信号が混合される。７、９行目の画素２０５は、列出力線２０６ｃに対して、ＦＤ部３０２のリセット解除に基づくＮ信号を出力し、Ｎ信号が混合される。１０、１２行目の画素２０５は、列出力線２０６ｄに対して、ＦＤ部３０２のリセット解除に基づくＮ信号を出力し、Ｎ信号が混合される。
【０１９６】
次に、時刻ｔａ３では、ＡＤ変換器２４０１ａは、ＴＧ２４０７ａの制御により、列出力線２０６ａのＮ信号をアナログからデジタルに変換する。ＡＤ変換器２４０１ｂは、ＴＧ２４０７ｂの制御により、列出力線２０６ｂのＮ信号をアナログからデジタルに変換する。ＡＤ変換器２４０１ｃは、ＴＧ２４０７ａの制御により、列出力線２０６ｃのＮ信号をアナログからデジタルに変換する。ＡＤ変換器２４０１ｄは、ＴＧ２４０７ｂの制御により、列出力線２０６ｄのＮ信号をアナログからデジタルに変換する。時刻ｔａ４では、ＡＤ変換器２４０１ａ〜２４０１ｄは、それぞれ、アナログデジタル変換された第１のＮ信号レベルを保持する。
【０１９７】
次に、時刻ｔａ５では、ＡＤ変換器２４０１ａは、ＴＧ２４０７ａの制御により、列出力線２０６ａのＮ信号をアナログからデジタルに変換する。ＡＤ変換器２４０１ｂは、ＴＧ２４０７ｂの制御により、列出力線２０６ｂのＮ信号をアナログからデジタルに変換する。ＡＤ変換器２４０１ｃは、ＴＧ２４０７ａの制御により、列出力線２０６ｃのＮ信号をアナログからデジタルに変換する。ＡＤ変換器２４０１ｄは、ＴＧ２４０７ｂの制御により、列出力線２０６ｄのＮ信号をアナログからデジタルに変換する。時刻ｔａ６では、ＡＤ変換器２４０１ａ〜２４０１ｄは、それぞれ、アナログデジタル変換された第２のＮ信号レベルを保持する。
【０１９８】
次に、時刻ｔａ７〜ｔａ８では、ＴＧ２４０７ａおよび２４０７ｂは、書き込み信号ｍｅｍｗｒをハイレベルにする。メモリ２４０４ａは、書き込み信号ｍｅｍｗｒがハイレベルになると、ＡＤ変換器２４０１ａおよび２４０１ｃに保持される第２のＮ信号レベルから第１のＮ信号レベルを減算した基準信号を格納する。メモリ２４０４ｂは、書き込み信号ｍｅｍｗｒがハイレベルになると、ＡＤ変換器２４０１ｂおよび２４０１ｄに保持される第２のＮ信号レベルから第１のＮ信号レベルを減算した基準信号を格納する。基準信号は、第２のＮ信号レベルと第１のＮ信号レベルとの差である。
【０１９９】
次に、時刻ｔａ９では、垂直走査回路２０３は、信号ｒｅｓ＿１／３／４／６／７／９／１０／１２をハイレベルにする。同時に、メモリ２４０４ａは、水平走査回路２０２ａの制御により、格納している基準信号を、出力部２４０５ａおよび２４０６ａを介して、順に出力する。メモリ２４０４ｂは、水平走査回路２０２ｂの制御により、格納している基準信号を、出力部２４０５ｂおよび２４０６ｂを介して、順に出力する。
【０２００】
時刻ｔａ１０では、垂直走査回路２０３は、信号ｓｅｌ＿１／３／４／６／７／９／１０／１２をローレベルにネゲートする。時刻ｔａ１１では、メモリ２４０４ａおよび２４０４ｂは、すべての基準信号の出力を終了する。
【０２０１】
撮像素子１０１は、前述した時刻ｔａ１〜時刻ｔａ１１の動作を、次の１２行分（１３行目〜２４行目）の画素２０５についても行い、以降、ｍ行まで１２行単位で同様に繰り返す。補正値生成部２５０１は、撮像素子１０１が出力する基準信号を基に動画像用の補正値を生成し、補正値保持部２５０２は、その補正値を保持する。
【０２０２】
図２６に戻り、次に、ステップＳ２６０２では、撮像素子１０１は、フレーム毎に、リセットスイッチ３０４により、動画像用の撮像素子１０１の画素２０５のリセットを行う。ステップＳ２６０２での撮像素子１０１の動作について、図２７を用いて説明する。図２７に示す期間Ｔ１内の時刻Ｔ１ｂでは、垂直走査回路２０３は、リセットスイッチ３０４により、動画像用の撮像素子１０１の画素２０５のリセット動作を１２行単位で順次行う。
【０２０３】
次に、ステップＳ２６０３では、撮像素子１０１は、フレーム毎に、動画像の画素２０５の画像信号の読み出しを行う。ステップＳ２６０３での撮像素子１０１の動作について、図２８（ｂ）を用いて説明する。図２８（ｂ）に示した時刻Ｔ２ａは、図２７に示した期間Ｔ２内の時刻Ｔ２ａと同じである。図２８（ｂ）に示す時刻ｔｂ１では、垂直走査回路２０３は、信号ｓｅｌ＿１／３／４／６／７／９／１０／１２をハイレベルにする。すると、１／３／４／６／７／９／１０／１２行目の画素２０５の画素選択スイッチ３０５がオンする。これにより、増幅ＭＯＳトランジスタ３０３と電流源２４０２ａ〜２４０２ｄによって構成されるソースフォロア回路が動作状態となる。このとき、信号ｒｅｓ＿１／３／４／６／７／９／１０／１２はハイレベルになっており、１／３／４／６／７／９／１０／１２行目の画素２０５では、リセットスイッチ３０４がオンになり、ＦＤ部３０２がリセットされる。
【０２０４】
次に、時刻ｔｂ２では、垂直走査回路２０３は、信号ｒｅｓ＿１／３／４／６／７／９／１０／１２をローレベルにネゲートする。１／３／４／６／７／９／１０／１２行目の画素２０５では、リセットスイッチ３０４がオフになり、ＦＤ部３０２のリセットが解除される。１、３行目の画素２０５は、列出力線２０６ａに対して、ＦＤ部３０２のリセット解除に基づくＮ信号を出力し、Ｎ信号が混合される。４、６行目の画素２０５は、列出力線２０６ｂに対して、ＦＤ部３０２のリセット解除に基づくＮ信号を出力し、Ｎ信号が混合される。７、９行目の画素２０５は、列出力線２０６ｃに対して、ＦＤ部３０２のリセット解除に基づくＮ信号を出力し、Ｎ信号が混合される。１０、１２行目の画素２０５は、列出力線２０６ｄに対して、ＦＤ部３０２のリセット解除に基づくＮ信号を出力し、Ｎ信号が混合される。
【０２０５】
次に、時刻ｔｂ３では、ＡＤ変換器２４０１ａは、ＴＧ２４０７ａの制御により、列出力線２０６ａのＮ信号をアナログからデジタルに変換する。ＡＤ変換器２４０１ｂは、ＴＧ２４０７ｂの制御により、列出力線２０６ｂのＮ信号をアナログからデジタルに変換する。ＡＤ変換器２４０１ｃは、ＴＧ２４０７ａの制御により、列出力線２０６ｃのＮ信号をアナログからデジタルに変換する。ＡＤ変換器２４０１ｄは、ＴＧ２４０７ｂの制御により、列出力線２０６ｄのＮ信号をアナログからデジタルに変換する。時刻ｔｂ４では、ＡＤ変換器２４０１ａ〜２４０１ｄは、それぞれ、アナログデジタル変換されたＮ信号レベルを保持する。
【０２０６】
次に、時刻ｔｂ５では、垂直走査回路２０３は、信号ｔｘ＿１／３／４／６／７／９／１０／１２をハイレベルにする。すると、１／３／４／６／７／９／１０／１２行目の画素２０５では、転送ゲート３０１は、ＰＤ３００により変換された電荷をＦＤ部３０２に転送する。１、３行目の画素２０５は、列出力線２０６ａに対して、ＰＤ３００により変換された電荷量に基づくＳ信号を出力し、Ｓ信号が混合される。４、６行目の画素２０５は、列出力線２０６ｂに対して、ＰＤ３００により変換された電荷量に基づくＳ信号を出力し、Ｓ信号が混合される。７、９行目の画素２０５は、列出力線２０６ｃに対して、ＰＤ３００により変換された電荷量に基づくＳ信号を出力し、Ｓ信号が混合される。１０、１２行目の画素２０５は、列出力線２０６ｄに対して、ＰＤ３００により変換された電荷量に基づくＳ信号を出力し、Ｓ信号が混合される。
【０２０７】
次に、時刻ｔｂ６では、ＡＤ変換器２４０１ａは、ＴＧ２４０７ａの制御により、列出力線２０６ａのＳ信号をアナログからデジタルに変換する。ＡＤ変換器２４０１ｂは、ＴＧ２４０７ｂの制御により、列出力線２０６ｂのＳ信号をアナログからデジタルに変換する。ＡＤ変換器２４０１ｃは、ＴＧ２４０７ａの制御により、列出力線２０６ｃのＳ信号をアナログからデジタルに変換する。ＡＤ変換器２４０１ｄは、ＴＧ２４０７ｂの制御により、列出力線２０６ｄのＳ信号をアナログからデジタルに変換する。時刻ｔｂ７では、ＡＤ変換器２４０１ａ〜２４０１ｄは、それぞれ、アナログデジタル変換されたＳ信号レベルを保持する。
【０２０８】
次に、時刻ｔｂ８では、垂直走査回路２０３は、信号ｔｘ＿１／３／４／６／７／９／１０／１２をローレベルにネゲートする。
【０２０９】
次に、時刻ｔｂ９〜ｔｂ１０では、ＴＧ２４０７ａおよび２４０７ｂは、書き込み信号ｍｅｍｗｒをハイレベルにする。メモリ２４０４ａは、書き込み信号ｍｅｍｗｒがハイレベルになると、ＡＤ変換器２４０１ａおよび２４０１ｃに保持されるＳ信号レベルからＮ信号レベルを減算した画像信号を格納する。メモリ２４０４ｂは、書き込み信号ｍｅｍｗｒがハイレベルになると、ＡＤ変換器２４０１ｂおよび２４０１ｄに保持されるＳ信号レベルからＮ信号レベルを減算した画像信号を格納する。画像信号は、Ｓ信号レベルとＮ信号レベルとの差である。
【０２１０】
次に、時刻ｔｂ１１では、垂直走査回路２０３は、信号ｒｅｓ＿１／３／４／６／７／９／１０／１２をハイレベルにする。同時に、メモリ２４０４ａは、水平走査回路２０２ａの制御により、格納している画像信号を、出力部２４０５ａおよび２４０６ａを介して、順に出力する。メモリ２４０４ｂは、水平走査回路２０２ｂの制御により、格納している画像信号を、出力部２４０５ｂおよび２４０６ｂを介して、順に出力する。
【０２１１】
時刻ｔａ１２では、垂直走査回路２０３は、信号ｓｅｌ＿１／３／４／６／７／９／１０／１２をローレベルにネゲートする。時刻ｔａ１３では、メモリ２４０４ａおよび２４０４ｂは、すべての画像信号の出力を終了する。
【０２１２】
撮像素子１０１は、前述した時刻ｔｂ１〜時刻ｔａ１３の動作を、次の１２行分（１３行目〜２４行目）の画素２０５についても行い、以降、ｍ行まで１２行単位で同様に繰り返す。
【０２１３】
図２６に戻り、次に、ステップＳ２６０４では、補正回路２５００は、画像データの補正を行う。ＡＦＥ１０２は、撮像素子１０１が出力する画像信号を基に画像データを生成する。ＣＰＵ１０８は、ＡＦＥ１０２により生成された画像データをＲＡＭ１１１に書き込み、ＲＡＭ１１１に書き込んだ画像データを上の行から順次、画像処理部１１３に出力する。補正部２５０３は、補正値保持部２５０２に保持された動画像用の補正値を使用して、入力された画像データを行毎に補正する。
【０２１４】
次に、ステップＳ２６０５では、ＣＰＵ１０８は、操作部１１０の静止画像撮影スイッチが押下されたか否かを判定する。ＣＰＵ１０８は、静止画像撮影スイッチが押下されていない場合には、ステップＳ２６１３に進み、静止画像撮影スイッチが押下された場合には、ステップＳ２６０６に進む。
【０２１５】
ステップＳ２６１３では、ＣＰＵ１０８は、操作部１１０の動画像撮影スイッチが押下されているか否かを判定する。ＣＰＵ１０８は、動画像撮影スイッチが押下されている場合には、撮影処理を終了し、動画像撮影スイッチが押下されていない場合には、ステップＳ２６０２に戻る。
【０２１６】
図２７には、ステップＳ２６１３からステップＳ２６０１に戻る例を示す。なお、図２７では、撮像装置１００は、ステップＳ２６０１で再び動画像用の補正値を取得しない例を示したが、再び動画像用の補正値を取得してもよい。図２７の期間Ｔ３内の時刻Ｔ３ａでは、垂直走査回路２０３は、リセットスイッチ３０４により、動画像用の撮像素子１０１の画素２０５のリセット動作を１２行単位で順次行う。期間Ｔ４内の時刻Ｔ４ａでは、撮像素子１０１は、動画像の画像信号の読み出しを開始する。
【０２１７】
ステップＳ２６０６では、ＣＰＵ１０８は、静止画像モードの設定を行い、静止画像用の読み出し設定を行う。具体的には、ＣＰＵ１０８は、撮像素子１０１に対して、静止画像モードで駆動するための設定を行う。 図２７の時刻Ｔ４ｂでは、静止画像撮影スイッチが押下され、ＣＰＵ１０８は、ステップＳ２６０６に進む。
【０２１８】
次に、ステップＳ２６０７では、補正値生成部２５０１は、静止画像モードの開始時に、撮像素子１０１から読み出された基準信号を基に、静止画像用の補正値を生成する。補正値保持部２５０２は、その補正値を保持する。ステップＳ２６０７での静止画像用の補正値生成動作について、図２７を用いて説明する。図２７に示す期間Ｔ５内の時刻Ｔ５ａでは、撮像素子１０１は、静止画像用の画素２０５の４行単位の基準信号の読み出しを開始する。時刻Ｔ５ａからは、撮像素子１０１は、１〜４行目を読み出し、５〜８行目を読み出し、９〜１２行目を読み出し、１３〜１６行目を読み出し、１７〜２０行目を読み出し、２１〜２４行目を読み出し、同様に、最終行まで４行単位で読み出す。静止画像用の基準信号の読み出しについて、パルスの行数や１水平期間の長さは異なるものの、１水平期間の動作は図２８（ａ）と同様である。補正値生成部２５０１は、撮像素子１０１から読み出された基準信号を基に、静止画像用の補正値を生成する。補正値保持部２５０２は、その補正値を保持する。
【０２１９】
次に、ステップＳ２６０８では、撮像素子１０１は、リセットスイッチ３０４により、静止画像用の撮像素子１０１の画素２０５のリセットを行う。ステップＳ２６０８での撮像素子１０１の動作について、図２７を用いて説明する。図２７に示す期間Ｔ５内の時刻Ｔ５ｂにて、垂直走査回路２０３は、リセットスイッチ３０４により、撮像素子１０１の全行の画素２０５のリセット動作を４行単位で順次行う。
【０２２０】
次に、ステップＳ２６０９では、撮像素子１０１は、静止画像の画素２０５の画像信号の読み出しを行う。ステップＳ２６０８での撮像素子１０１の動作について、図２７を用いて説明する。図２７に示す期間Ｔ６内の時刻Ｔ６ａでは、撮像素子１０１は、時刻Ｔ５ａと同様に、静止画像用の画素２０５の４行単位の画像信号の読み出しを開始する。撮像素子１０１は、垂直方向に加算せずに信号を読み出してもよいし、垂直方向に加算してもよいし、垂直間引きであってもよい。静止画像用の画像信号の読み出しについて、パルスの行数や１水平期間の長さは異なるものの、１水平期間の動作は図２８（ｂ）と同様である。ＡＦＥ１０２は、撮像素子１０１が出力する画像信号を基に画像データを生成する。ＣＰＵ１０８は、ＡＦＥ１０２により生成された画像データをＲＡＭ１１１に書き込む。
【０２２１】
次に、ステップＳ２６１０では、補正回路２５００は、画像データの補正を行う。ＣＰＵ１０８は、ＲＡＭ１１１に書き込まれた画像データを上の行から順次、画像処理部１１３に出力する。補正部２５０３は、補正値保持部２５０２に保持された静止画像用の補正値を使用して、入力された画像データを行毎に補正する。
【０２２２】
次に、ステップＳ２６１１では、ＣＰＵ１０８は、操作部１１０の静止画像撮影スイッチが押下されたか否かを判定する。ＣＰＵ１０８は、静止画像撮影スイッチが押下されていない場合には、ステップＳ２６１２に進み、静止画像撮影スイッチが押下された場合には、ステップＳ２６０８に戻る。
【０２２３】
ステップＳ２６１２では、ＣＰＵ１０８は、動画像撮影スイッチが押下されたか否かを判定する。ＣＰＵ１０８は、動画像撮影スイッチが押下された場合には、撮影を終了し、動画像撮影スイッチが押下されていない場合には、ステップＳ２６００に戻る。
【０２２４】
図２７には、ステップＳ２６１２からステップＳ２６００に戻る例を示す。図２７の期間Ｔ７内の時刻Ｔ７ａでは、補正値生成部２５０１は、撮像素子１０１から読み出された基準信号を基に動画像用の補正値を生成し、補正値保持部２５０２は、その補正値を保持する。期間Ｔ７内の時刻Ｔ７ｂでは、撮像素子１０１は、リセットスイッチ３０４により、動画像用の撮像素子１０１の画素２０５のリセットを１２行単位で順次行う。期間Ｔ８内の時刻Ｔ８ａでは、ＣＰＵ１０８は、動画像用の撮像素子１０１の読み出しを開始する。期間Ｔ９内の時刻Ｔ９ａでは、撮像素子１０１は、リセットスイッチ３０４により、動画像用の撮像素子１０１の画素２０５のリセットを１２行単位で順次行う。期間Ｔ１０内の時刻Ｔ１０ａでは、ＣＰＵ１０８は、動画像用の撮像素子１０１の読み出しを開始する。
【０２２５】
ステップＳ２６１１において、ＣＰＵ１０８は、操作部１１０の静止画像撮影スイッチが押下された場合には、ステップＳ２６０７以降の処理を行い、再び静止画像の撮影を行う。
【０２２６】
以上のように、撮像素子１０１は、図２７に示すように、動画像モードで読み出す画素２０５の行と、静止画像モードで読み出す画素２０５の行とが異なる。また、撮像素子１０１は、図２７に示すように、動画像モードで同時に読み出す画素２０５の行数と、静止画像モードで同時に読み出す画素２０５の行数とが異なる。また、撮像素子１０１は、図２７に示すように、動画像モードで各行の画像信号を読み出す間隔（水平同期信号の間隔）と、静止画像モードで各行の画像信号を読み出す間隔（水平同期信号信号の間隔）とが異なる。
【０２２７】
本実施形態によれば、撮像装置１００は、動画像用と静止画像用の行毎の補正値を、動画像と静止画像の読み出し前に生成することができる。また、基準信号の読み出し用に専用の画素を設ける必要がなく、動画像や静止画像で使用する画素を用いて基準信号を読み出すことができる。また、撮像装置１００は、出荷前にダークシェーディングの補正値を記憶させておかずに、撮像素子１０１のダークシェーディングを適切にリアルタイムで補正することができる。
【０２２８】
また、図２７の期間Ｔ３と期間Ｔ９において、撮像素子１０１の読み出しが行われていない。そのため、電流源２４０２ａ〜２４０４ｄ、ＡＤ変換器２４０１ａ〜２４０１ｄ、メモリ２４０４ａ，２４０４ｂ、水平走査回路２０２ａ，２０２ｂ、出力部２４０５ａ，２４０６ａ，２４０５ｂ，２４０６ｂの省電力制御を行うことができる。撮像素子１０１は、画素２０５のリセットを行い、画素２０５の読み出しを行っていない期間Ｔ３およびＴ９では、省電力制御を行う。
【０２２９】
（第６の実施形態）
本発明の第６の実施形態について、第５の実施形態との差異を説明する。本実施形態の撮像装置１００の構成は、図１と同様である。本実施形態の撮像素子１０１の構成は、図２４と同様であり、本実施形態の画素２０５の構成は図３と同様である。本実施形態の補正回路２５００の構成は、図２５と同様である。本実施形態の撮像装置１００の撮影動作は、図２６と同様である。
【０２３０】
図２９は、本実施形態による撮像装置１００の撮影動作を説明するためのタイミングチャートである。複数の画素２０５は、第１の領域の画素２０５と、第２の領域の画素２０５に分割される。第１の領域は、１〜２４行目の画素２０５の領域であり、第２の領域は、２５〜ｍ行目の画素２０５の領域である。第１の領域は、遮光されている画素２０５の領域、またはＰＤ３００を有さない画素２０５の領域である。第２の領域は、遮光されていないＰＤ３００を有する画素２０５の領域である。
【０２３１】
まず、時刻Ｔ０ｂでは、ＣＰＵ１０８は、動画像の撮影処理を開始する。次に、期間Ｔ１１内の時刻Ｔ１１ａでは、撮像素子１０１は、第１の領域の動画像用の基準信号の読み出しを開始する。時刻Ｔ１１ａでは、撮像素子１０１は、１／３／４／６／７／９／１０／１２行目の第１の領域の画素２０５の基準信号の読み出しと、１３／１５／１６／１８／１９／２１／２２／２４行目の第１の領域の画素２０５の基準信号の読み出しを繰り返し行う。なお、撮像素子１０１は、上記の繰り返しを行わなくてもよい。時刻Ｔ１１ａからの１水平期間の処理は、図２８（ａ）の処理でもよいし、図２８（ｂ）の処理でもよい。補正値生成部２５０１は、撮像素子１０１が出力する第１の領域の基準信号を基に動画像用の補正値を生成する。補正値保持部２５０２は、その補正値を保持する。
【０２３２】
次に、期間Ｔ１１内のＴ１１ｂでは、撮像素子１０１は、リセットスイッチ３０４により、動画像用の撮像素子１０１の第２の領域の画素２０５のリセットを１２行単位で順次行う。次に、期間Ｔ１２内のＴ１２ａでは、撮像素子１０１は、第２の領域の動画像の画像信号の読み出しを開始する。この読み出しは、図２８（ｂ）と同様の処理である。ＡＦＥ１０２は、撮像素子１０１により生成された画像信号を基に画像データを生成する。補正部２５０３は、補正値保持部２５０２に保持された動画像用の補正値を使用して、ＡＦＥ１０２により生成された画像データを行毎に補正する。
【０２３３】
次に、期間Ｔ１３内のＴ１３ａでは、撮像素子１０１は、時刻Ｔ１１ｂと同様に、動画像用の撮像素子１０１の第２の領域の画素２０５のリセットを開始する。次に、期間Ｔ１４内のＴ１４ａでは、撮像素子１０１は、時刻Ｔ１２ａと同様に、第２の領域の動画像の画像信号の読み出しを開始する。上記と同様に、補正部２５０３は、補正値保持部２５０２に保持された動画像用の補正値を使用して、ＡＦＥ１０２により生成された画像データを行毎に補正する。
【０２３４】
次に、期間Ｔ１４内のＴ１４ｂでは、静止画像撮影スイッチが押下される。次に、期間Ｔ１５内の時刻Ｔ１５ａでは、撮像素子１０１は、静止画像用の第１の領域の画素２０５の４行単位の基準信号の読み出しを開始する。時刻Ｔ１５ａからは、撮像素子１０１は、１〜４行目の読み出しと、５〜８行目の読み出しと、９〜１２行目の読み出しと、１３〜１６行目の読み出しと、１７〜２０行目の読み出しと、２１〜２４行目の読み出しを繰り返す。なお、撮像素子１０１は、上記の繰り返しを行わなくてもよい。時刻Ｔ１５ａからの１水平期間の処理は、図２８（ａ）の処理であっても図２８（ｂ）の処理であってもよい。補正値生成部２５０１は、撮像素子１０１が出力する基準信号を基に静止画像用の補正値を生成する。補正値保持部２５０２は、その補正値を保持する。
【０２３５】
次に、期間Ｔ１５内のＴ１５ｂでは、撮像素子１０１は、リセットスイッチ３０４により、静止画像用の撮像素子１０１の第２の領域の画素２０５のリセットを４行単位で順次行う。次に、期間Ｔ１６内のＴ１６ａでは、撮像素子１０１は、静止画像用の第２の領域の画素２０５の４行単位の画像信号の読み出しを開始する。撮像素子１０１は、２５〜２８行目を読み出し、２９〜３２行目を読み出し、３３〜３６行目を読み出し、３７〜４０行目を読み出し、同様に、最終行まで４行単位で読み出す。静止画像用の画像信号の読み出しについて、パルスの行数や１水平期間の長さは異なるものの、１水平期間の動作は図２８（ｂ）と同様である。ＡＦＥ１０２は、撮像素子１０１が出力する画像信号を基に画像データを生成する。上記と同様に、補正部２５０３は、補正値保持部２５０２に保持された静止画像用の補正値を使用して、ＡＦＥ１０２により生成された画像データを行毎に補正する。
【０２３６】
次に、期間Ｔ１７内の時刻Ｔ１７ａでは、撮像素子１０１は、時刻Ｔ１１ａと同様に、動画像用の基準信号の読み出しを開始する。補正値生成部２５０１は、撮像素子１０１が出力する基準信号を基に動画像用の補正値を生成する。補正値保持部２５０２は、その補正値を保持する。
【０２３７】
次に、期間Ｔ１７内の時刻Ｔ１７ｂでは、撮像素子１０１は、リセットスイッチ３０４により、動画像用の撮像素子１０１の第２の領域の画素２０５のリセットを１２行単位で順次行う。次に、期間Ｔ１８内の時刻Ｔ１８ａでは、撮像素子１０１は、時刻Ｔ１２ａと同様に、第２の領域の動画像の画像信号の読み出しを開始する。上記と同様に、補正部２５０３は、補正値保持部２５０２に保持された動画像用の補正値を使用して、ＡＦＥ１０２により生成された画像データを行毎に補正する。
【０２３８】
次に、期間Ｔ１９内のＴ１９ａでは、撮像素子１０１は、時刻Ｔ１３ａと同様に、動画像用の撮像素子１０１の第２の領域の画素２０５のリセットを開始する。次に、期間Ｔ２０内のＴ２０ａでは、撮像素子１０１は、時刻Ｔ１４ａと同様に、第２の領域の動画像の画像信号の読み出しを開始する。上記と同様に、補正部２５０３は、補正値保持部２５０２に保持された動画像用の補正値を使用して、ＡＦＥ１０２により生成された画像データを行毎に補正する。
【０２３９】
本実施形態によれば、第５の実施形態と同様に、撮像装置１００は、動画像用と静止画像用の行毎の補正値を、動画像と静止画像の読み出し前に生成することができる。また、本実施形態によれば、第１の領域は、ＰＤがない画素、またはＰＤはあるが遮光されている画素の領域であるので、正確な基準信号を得ることができる。
【０２４０】
また、図２９の期間Ｔ１３と期間Ｔ１９において、撮像素子１０１の読み出しが行われていない。そのため、電流源２４０２ａ〜２４０４ｄ、ＡＤ変換器２４０１ａ〜２４０１ｄ、メモリ２４０４ａ，２４０４ｂ、水平走査回路２０２ａ，２０２ｂ、出力部２４０５ａ，２４０６ａ，２４０５ｂ，２４０６ｂの省電力制御を行うことができる。
【０２４１】
（第７の実施形態）
本発明の第７の実施形態について、第５の実施形態との差異を説明する。本実施形態の撮像装置１００の構成は、図１と同様である。本実施形態の撮像素子１０１の構成は、図２４と同様である。ただし、ＡＤ変換器２４０１ａ〜２４０１ｄは、基準信号の読み出しの際には、列出力線２０６ａ〜２０６ｄの信号ではなく、クリップ回路２４０３ａ〜２４０３ｄの信号を入力する。
【０２４２】
本実施形態の画素２０５の構成は、図３と同様である。本実施形態の補正回路２５００の構成は、図２５と同様である。本実施形態の撮像装置１００の撮影動作は、図２６と同様である。
【０２４３】
図３０は、本実施形態による撮像装置１００の撮影動作を説明するためのタイミングチャートである。まず、時刻Ｔ０ｃでは、ＣＰＵ１０８は、動画像の撮影処理を開始する。
【０２４４】
次に、期間Ｔ２１内の時刻Ｔ２１ａでは、撮像素子１０１は、動画像用の基準信号の読み出しを開始する。図３０における時刻Ｔ２１ａからの１水平期間の処理を図３１に示す。なお、図３１から始まる１水平期間において、ＡＤ変換器２４０１ａ〜２４０１ｄは、列出力線２０６ａ〜２０６ｄの信号ではなく、クリップ回路２４０３ａ〜２４０３ｄの信号を入力する。
【０２４５】
図３１に示した時刻Ｔ２１ａは、図３０に示した時刻Ｔ２１ａと同じである。時刻Ｔ２１ａから始まる１水平期間では、垂直走査回路２０３は、信号ｓｅｌ、ｒｅｓ、ｔｘをローレベルにする。なお、信号ｓｅｌ，ｒｅｓ，ｔｘをローレベルにする例を示したが、図２８（ａ）に示した動作を行ってもよいし、図２８（ｂ）に示した動作を行ってもよい。
【０２４６】
次に、時刻ｔｃ１では、各列のクリップ回路２４０３ａ〜２４０３ｄは、各列の第１のクリップレベル（第１の基準レベル）を各列のＡＤ変換器２４０１ａ〜２４０１ｄに出力する。各列のＡＤ変換器２４０１ａおよび２４０１ｃは、ＴＧ２４０７ａの制御により、各列のクリップ回路２４０３ａおよび２４０３ｃから入力した各列の第１のクリップレベルをアナログからデジタルに変換する。各列のＡＤ変換器２４０１ｂおよび２４０１ｄは、ＴＧ２４０７ｂの制御により、各列のクリップ回路２４０３ｂおよび２４０３ｄから入力した各列の第１のクリップレベルをアナログからデジタルに変換する。時刻ｔｃ２では、各列のＡＤ変換器２４０１ａ〜２４０１ｄは、それぞれ、アナログデジタル変換された各列の第１のクリップレベルを保持する。
【０２４７】
次に、時刻ｔｃ３では、各列のクリップ回路２４０３ａ〜２４０３ｄは、各列の第２のクリップレベル（第２の基準レベル）を各列のＡＤ変換器２４０１ａ〜２４０１ｄに出力する。各列のＡＤ変換器２４０１ａおよび２４０１ｃは、ＴＧ２４０７ａの制御により、各列のクリップ回路２４０３ａおよび２４０３ｃから入力した各列の第２のクリップレベルをアナログからデジタルに変換する。各列のＡＤ変換器２４０１ｂおよび２４０１ｄは、ＴＧ２４０７ｂの制御により、各列のクリップ回路２４０３ｂおよび２４０３ｄから入力した各列の第２のクリップレベルをアナログからデジタルに変換する。時刻ｔｃ４では、各列のＡＤ変換器２４０１ａ〜２４０１ｄは、それぞれ、アナログデジタル変換された各列の第２のクリップレベルを保持する。
【０２４８】
次に、時刻ｔｃ５〜ｔｃ６では、ＴＧ２４０７ａおよび２４０７ｂは、書き込み信号ｍｅｍｗｒをハイレベルにする。メモリ２４０４ａは、書き込み信号ｍｅｍｗｒがハイレベルになると、各列のＡＤ変換器２４０１ａおよび２４０１ｃに保持される各列の第２のクリップレベルから各列の第１のクリップレベルを減算した基準信号を格納する。メモリ２４０４ｂは、書き込み信号ｍｅｍｗｒがハイレベルになると、各列のＡＤ変換器２４０１ｂおよび２４０１ｄに保持される各列の第２のクリップレベルから各列の第１のクリップレベルを減算した基準信号を格納する。基準信号は、各列の第２のクリップレベルと各列の第１のクリップレベルとの差である。
【０２４９】
次に、時刻ｔｃ７〜ｔｃ８では、メモリ２４０４ａは、水平走査回路２０２ａの制御により、格納している基準信号を、出力部２４０５ａおよび２４０６ａを介して、順に出力する。メモリ２４０４ｂは、水平走査回路２０２ｂの制御により、格納している基準信号を、出力部２４０５ｂおよび２４０６ｂを介して、順に出力する。補正値生成部２５０１は、撮像素子１０１が出力する基準信号を基に動画像用の補正値を生成し、補正値保持部２５０２は、その補正値を保持する。
【０２５０】
図３０に戻り、期間Ｔ２１内のＴ２１ｂでは、垂直走査回路２０３は、リセットスイッチ３０４により、動画像用の撮像素子１０１の画素２０５のリセット動作を１２行単位で順次行う。次に、期間Ｔ２２内のＴ２２ａでは、撮像素子１０１は、図２７の時刻Ｔ２ａと同様に、動画像用の画像信号の読み出しを開始する。上記と同様に、補正部２５０３は、補正値保持部２５０２に保持された動画像用の補正値を使用して、ＡＦＥ１０２により生成された画像データを行毎に補正する。
【０２５１】
次に、期間Ｔ２３内のＴ２３ａでは、垂直走査回路２０３は、リセットスイッチ３０４により、動画像用の撮像素子１０１の画素２０５のリセットを１２行単位で順次行う。次に、期間Ｔ２４内のＴ２４ａでは、撮像素子１０１は、時刻Ｔ２２ａと同様に、動画像用の画像信号の読み出しを開始する。上記と同様に、補正部２５０３は、補正値保持部２５０２に保持された動画像用の補正値を使用して、ＡＦＥ１０２により生成された画像データを行毎に補正する。
【０２５２】
次に、期間Ｔ２４内のＴ２４ｂでは、静止画像撮影スイッチが押下される。次に、期間Ｔ２５内の時刻Ｔ２５ａでは、撮像素子１０１は、時刻Ｔ２１ａと同様に、クリップ回路２４０３ａ〜２４０３ｄを用いて、静止画像用の基準信号の読み出しを開始する。図３１において、各列のクリップ回路２４０３ａ〜２４０３ｄは、時刻ｔｃ１では、各列の第３のクリップレベル（第３の基準レベル）を出力し、時刻ｔｃ３では、各列の第４のクリップレベル（第４の基準レベル）を出力する。補正値生成部２５０１は、撮像素子１０１が出力する基準信号を基に静止画像用の補正値を生成し、補正値保持部２５０２は、その補正値を保持する。
【０２５３】
次に、期間Ｔ２５内のＴ２５ｂでは、垂直走査回路２０３は、リセットスイッチ３０４により、静止画像用の撮像素子１０１の画素２０５のリセットを４行単位で順次行う。次に、期間Ｔ２６内のＴ２６ａでは、撮像素子１０１は、図２７の時刻Ｔ６ａと同様に、静止画像用の画素２０５の４行単位の画像信号の読み出しを開始する。上記と同様に、補正部２５０３は、補正値保持部２５０２に保持された静止画像用の補正値を使用して、ＡＦＥ１０２により生成された画像データを行毎に補正する。
【０２５４】
次に、期間Ｔ２７内の時刻Ｔ２７ａでは、撮像素子１０１は、時刻Ｔ２１ａと同様に、クリップ回路２４０３ａ〜２４０３ｄを用いて、動画像用の基準信号の読み出しを開始する。補正値生成部２５０１は、撮像素子１０１が出力する基準信号を基に動画像用の補正値を生成し、補正値保持部２５０２は、その補正値を保持する。
【０２５５】
次に、期間Ｔ２７内の時刻Ｔ２７ｂでは、垂直走査回路２０３は、リセットスイッチ３０４により、動画像用の撮像素子１０１の画素２０５のリセットを１２行単位で順次行う。次に、期間Ｔ２８内の時刻Ｔ２８ａでは、撮像素子１０１は、時刻Ｔ２２ａと同様に、動画像用の画像信号の読み出しを開始する。上記と同様に、補正部２５０３は、補正値保持部２５０２に保持された動画像用の補正値を使用して、ＡＦＥ１０２により生成された画像データを行毎に補正する。
【０２５６】
次に、期間Ｔ２９内のＴ２９ａでは、垂直走査回路２０３は、リセットスイッチ３０４により、動画像用の撮像素子１０１の画素２０５のリセットを１２行単位で順次行う。次に、期間Ｔ３０内のＴ３０ａでは、撮像素子１０１は、時刻Ｔ２８ａと同様に、動画像用の画像信号の読み出しを開始する。上記と同様に、補正部２５０３は、補正値保持部２５０２に保持された動画像用の補正値を使用して、ＡＦＥ１０２により生成された画像データを行毎に補正する。
【０２５７】
本実施形態によれば、第５の実施形態と同様に、撮像装置１００は、動画像用と静止画像用の行毎の補正値を、動画像と静止画像の読み出し前に生成することができる。また、本実施形態によれば、基準信号の読み出しの際に、電流源２４０２ａ〜２４０２ｄの省電力化を行うことができる。
【０２５８】
また、図３０の期間Ｔ２３と期間Ｔ２９において、撮像素子１０１の読み出しが行われていない。そのため、電流源２４０２ａ〜２４０４ｄ、ＡＤ変換器２４０１ａ〜２４０１ｄ、メモリ２４０４ａ，２４０４ｂ、水平走査回路２０２ａ，２０２ｂ、出力部２４０５ａ，２４０６ａ，２４０５ｂ，２４０６ｂの省電力制御を行うことができる。
【０２５９】
また、第５〜第７の実施形態において、撮像装置１００は、撮像素子１０１が形成される基板と、補正値生成部２５０１と補正部２５０３が形成される基板とが、独立した基板であってもよいし、積層構造であってもよい。
【０２６０】
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。撮像装置１００は、デジタルカメラ、ビデオカメラの他、スマートフォン、タブレット、工業用カメラ、医療用カメラ、車載カメラ等に適用可能である。
【符号の説明】
【０２６１】
１００  撮像装置、１０１  撮像素子、１０８  ＣＰＵ、１０９  表示部、１１３  画像処理部、２００  画素部、２０５  画素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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