(57)【要約】【課題】光電変換装置のメモリ性能を向上させる。【解決手段】第一基板および第二基板を含む複数の基板を積層することによって構成され、前記第一基板と前記第二基板とが電気的に接続されている光電変換装置は、信号を記憶するメモリセル部と、前記メモリセル部を駆動するメモリ周辺回路部と、を有し、前記メモリ周辺回路部の少なくとも一部は、前記第一基板に形成されており、前記メモリセル部は、前記第二基板に形成されていることを特徴とする。【選択図】図３
2020088125.tif 000002
【特許請求の範囲】
【請求項１】
第一基板および第二基板を含む複数の基板を積層することによって構成され、前記第一基板と前記第二基板とが電気的に接続されている光電変換装置であって、
信号を記憶するメモリセル部と、
前記メモリセル部を駆動するメモリ周辺回路部と、
を有し、
前記メモリ周辺回路部の少なくとも一部は、前記第一基板に形成されており、
前記メモリセル部は、前記第二基板に形成されている、
ことを特徴とする光電変換装置。
【請求項２】
前記メモリ周辺回路部の前記一部は、
メモリシステムの制御を行うメモリ制御部、
前記メモリセル部に含まれるメモリビットセルの行を選択する行デコーダ、
前記メモリセル部に含まれる前記メモリビットセルの列を選択する列デコーダ、
読み書きする信号を増幅する増幅部、
信号の読み書きを行う際の入出力ポート、
のうち少なくともいずれかを含む、
ことを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記メモリ周辺回路部および前記メモリセル部によって構成されるメモリは、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である、
ことを特徴とする請求項１または２に記載の光電変換装置。
【請求項４】
前記メモリセル部と前記メモリ周辺回路部の前記一部とは、複数の銅電極が接触する基板間接続によって電気的に接続されている、
ことを特徴とする請求項１から３のいずれか１項に記載の光電変換装置。
【請求項５】
光電変換に基づく信号をそれぞれ出力する複数のセンサを備えるセンサ部をさらに有し、
前記メモリ周辺回路部は、前記センサ部が出力する前記信号を前記メモリセル部に記憶する、
ことを特徴とする請求項１から４のいずれか１項に記載の光電変換装置。
【請求項６】
前記センサ部を駆動する回路および前記センサ部から出力された信号を処理する回路の少なくとも一方を含むセンサ周辺回路部をさらに有する、
ことを特徴とする請求項５に記載の光電変換装置。
【請求項７】
前記センサ部および前記センサ周辺回路部は、前記第二基板に形成されている、
ことを特徴とする請求項６に記載の光電変換装置。
【請求項８】
前記センサ部および前記センサ周辺回路部は、前記第一基板に形成されている、
ことを特徴とする請求項６に記載の光電変換装置。
【請求項９】
前記センサ部は、前記第二基板に形成されており、
前記センサ周辺回路部は、前記第一基板に形成されている、
ことを特徴とする請求項６に記載の光電変換装置。
【請求項１０】
前記複数の基板は、前記第一基板および前記第二基板とは異なる第三基板を含み、
前記第三基板は、前記第一基板と電気的に接続されており、
前記センサ部は、前記第三基板に形成されており、
前記センサ周辺回路部は、前記第一基板に形成されている、
ことを特徴とする請求項６に記載の光電変換装置。
【請求項１１】
前記センサ部が出力する信号は、前記センサ部から出力されてから前記メモリセル部に記憶されるまでに、複数回、基板間の伝送が行われる、
ことを特徴とする請求項７，９または１０に記載の光電変換装置。
【請求項１２】
前記メモリ周辺回路部の前記一部とは別の部分は、前記第二基板に形成されている、
ことを特徴とする請求項１から１１のいずれか１項に記載の光電変換装置。
【請求項１３】
前記メモリ周辺回路部は、マルチプレクサを有し、
前記マルチプレクサは、前記第二基板に形成されている、
ことを特徴とする請求項１２に記載の光電変換装置。
【請求項１４】
前記メモリ周辺回路部の全てが、前記第一基板に形成されている、
ことを特徴とする請求項１から１１のいずれか１項に記載の光電変換装置。
【請求項１５】
前記メモリセル部を構成するトランジスタは、前記メモリ周辺回路部を構成するトランジスタよりも閾値が高い、
ことを特徴とする請求項１４に記載の光電変換装置。
【請求項１６】
前記メモリセル部は、前記メモリ周辺回路部に対して２つ形成されており、
当該２つのメモリセル部の間には、前記メモリ周辺回路部を構成するトランジスタが形成されている、
ことを特徴とする請求項１から１５のいずれか１項に記載の光電変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置に関する。
【背景技術】
【０００２】
近年、イメージセンサなどの光電変換装置において、小型化や高集積化、画素信号の読み出し速度の高速化への要求が高まっている。そのため、光電変換装置内部で処理する信号量が増大していると同時に、信号処理手法が複雑化している。このような光電変換装置を実現するために、例えば、特許文献１には、複数の半導体基板を積層することにより小型化や高集積化を実現しながら、メモリを搭載して様々な信号処理に利用する手法が提案されている。
【０００３】
特許文献１に係る固体撮像装置は、センサ部を搭載した半導体基板と、センサ部の制御回路および信号処理用のロジック回路など（以下、センサ周辺回路部）を搭載した別の半導体基板とを積層した構造である。ここで、センサ部には、光信号を生成する複数の画素（センサ）が二次元アレイ状に形成されている。また、センサ周辺回路部とともに搭載されているメモリは、信号を記憶するメモリビットセルが二次元アレイ状に形成されるメモリセル部と、任意のアドレスのメモリセル部にアクセスして行う読み書きなどの動作を制御するメモリ周辺回路部から構成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−１２６０４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
高精細化、高フレームレート化、高機能化などの光電変換装置の性能の進歩の実現のために、光電変換装置内に搭載されるメモリには性能の進歩が求められている。具体的には、例えば、搭載メモリ容量の増加、メモリへの書き込み速度、読み出し速度の高速化である。本願発明者らは、これらのメモリ性能の向上のためには、メモリセル部のメモリビットセルを形成するプロセスは微細化に着目して選択され、周辺回路を形成するプロセスは処理の高速化に着目して選択されることが有効であることを見出した。
【０００６】
しかしながら、特許文献１に係る固体撮像装置においては、メモリが搭載されている半導体基板を生成する際に、メモリにおけるメモリセル部とメモリ周辺回路部とは同一のプロセス世代を用いて形成する必要がある。そのため、メモリセル部とメモリ周辺回路のそれぞれの性能に特化したプロセス条件を選択することができず、十分にメモリ性能を向上させることができなかった。
【０００７】
そこで、本発明は、固体撮像装置などの種々の光電変換装置において、メモリ性能を向上させることを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の態様は、
第一基板および第二基板を含む複数の基板を積層することによって構成され、前記第一基板と前記第二基板とが電気的に接続されている光電変換装置であって、
信号を記憶するメモリセル部と、
前記メモリセル部を駆動するメモリ周辺回路部と、
を有し、
前記メモリ周辺回路部の少なくとも一部は、前記第一基板に形成されており、
前記メモリセル部は、前記第二基板に形成されている、
ことを特徴とする光電変換装置である。
【発明の効果】
【０００９】
本発明によれば、光電変換装置のメモリ性能を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】実施例１に係るイメージセンサの論理構成図
【図２】実施例１に係る撮像信号の処理フローを示す図
【図３】実施例１に係るイメージセンサの外観を示す図
【図４】実施例１に係るセンサ部を示す回路図
【図５】実施例１に係るＡＤ部を示す回路図
【図６】実施例１に係るメモリを説明する回路図
【図７】実施例１に係るメモリビットセルを示す回路図
【図８】変形例１に係るイメージセンサを説明する図
【図９】変形例２に係るメモリの論理構成を説明する図
【図１０】実施例２および実施例３に係るイメージセンサの外観を示す図
【図１１】実施例４および実施例５に係るイメージセンサの外観を示す図
【図１２】実施例５に係るメモリを説明する回路図
【図１３】変形例３および変形例４に係るイメージセンサの外観を示す図
【図１４】変形例３に係るメモリを説明する回路図
【図１５】変形例４に係るメモリを説明する回路図
【発明を実施するための形態】
【００１１】
＜実施例１＞
以下にて、本発明の実施例１に係る光電変換装置としてイメージセンサ（ＣＭＯＳイメージセンサ）について説明する。なお、本実施例において説明するイメージセンサの構成はあくまで例示であって限定されるものではない。
【００１２】
なお、本実施例では、複数の半導体基板が積層されることによって形成されるイメージセンサにおいて、メモリセル部とメモリ周辺回路部とを異なる基板に形成することにより、それぞれの性能に特化したプロセス条件を選択できるようにする。これによれば、イメージセンサ（光電変換装置）のメモリ性能を向上させることができる。
【００１３】
［イメージセンサの論理構成について］
まず、図１Ａを用いて実施例１に係るイメージセンサ１の論理構成について説明する。イメージセンサ１は、センサ部２とセンサ周辺回路部３とメモリ９から構成されている。センサ部２は、アナログ電気信号を出力する複数の画素（センサ）が二次元アレイ状に形成されており、画素の各々が入射光を電荷（アナログ信号）に変換する光電変換素子を含む。センサ周辺回路部３は、センサ部２を駆動する回路およびセンサ部２から出力された信号を処理する回路の少なくとも一方を含むような回路部である。センサ周辺回路部３は、制御部４、ＡＤ部５、信号処理部６、垂直走査部７、水平走査部８、を含む。ここで、制御部４は、センサ全体の制御を行う。垂直走査部７は、アナログ電気信号をセンサ部２から取得するためのセンサ行を選択する。ＡＤ部５は、センサ部２から取得したアナログ電気信号をアナログ−デジタル変換（ＡＤ変換）する。水平走査部８は、ＡＤ変換されたデジタル信号のうちから、信号処理部６やメモリ９に出力するデジタル信号を選択する。信号処理部６は、ＡＤ変換されたデジタル信号に対して信号処理を施す。メモリ９は、出力されたデジタル信号を随時読み書きする。
【００１４】
［メモリの論理構成について］
次に、図１Ｂを用いてメモリ９の論理構成について説明する。メモリ９は、メモリセル部１６とメモリ周辺回路部１７から構成される。メモリセル部１６には、信号を記憶するメモリビットセルが二次元アレイ状に形成されている。メモリ周辺回路部１７は、メモリ制御部１８、センスアンプ／ライトアンプ部（ＳＡＭＰ／ＷＡＭＰ部；増幅部）１９、行デコーダ２０、列デコーダ２１、メモリＩ／Ｏ２２を含む。ここで、メモリ制御部１８は、メモリシステム全般の制御を行う。行デコーダ２０は、任意の行アドレスに対応するメモリセル部１６のメモリビットセル（メモリビットセルの行）を選択し、列デコーダ２１は、任意の列アドレスに対応するメモリビットセル（メモリビットセルの列）を選択する。センスアンプ／ライトアンプ部１９は、行デコーダ２０および列デコーダ２１が選択したメモリビットセルに読み書きする信号を増幅し、メモリＩ／Ｏ２２は、信号の読み書きを行う際のメモリの入出力ポートである。
【００１５】
なお、本実施例では、メモリ９の一例としてＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の構成について説明するが、あくまで例示であって限定されるものではない。メモリ９は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの揮発性メモリから構成されてもよいし、不揮発性メモリから構成されてもよい。
【００１６】
［撮像信号の処理フローについて］
続いて、センサ部２が撮像した撮像信号の処理フローについて図２を用いて説明する。
【００１７】
センサ部２は、取得（撮像）した撮像信号をＡＤ部５に出力する。
ＡＤ部５は、アナログ信号である撮像信号をデジタル信号に変換して、ＡＤ部５の内部の列メモリに一時的に記憶する。また、ＡＤ部５は、列メモリに記憶されたデジタル信号に対して、列毎にパラレル−シリアル変換を施す。パラレル−シリアル変換をＡＤ部５が施したデジタル信号は、メモリ９に書き込まれる場合にはメモリ周辺回路部１７に出力され、メモリ９に書き込まれない場合には信号処理部６に出力される。
【００１８】
メモリ９において、メモリ周辺回路部１７は、パラレル−シリアル変換された信号を増幅する。そして、メモリ周辺回路部１７は、書き込みを行うメモリセル部１６のメモリビットセルを決定する動作であるアドレス指定をして、当該メモリビットセルにデジタル信号を書き込む（記憶する）。つまり、メモリ周辺回路部１７は、センサ部２が出力する信号をメモリセル部１６に記憶している。センサ部２からの信号をメモリセル部１６に直接記憶する動作、及び、センサ部２の出力する信号に信号処理を行って得られた信号をメモリセル部１６に記憶する動作は、いずれもセンサ部２の出力する信号をメモリセル部１６に記憶する動作である。なお、メモリ９からデジタル信号を読み出す場合には、メモリ周辺回路部１７は、同様にアドレス指定をして、メモリセル部１６に記憶されているデジタル信号を読み出して増幅する。読み出して増幅された信号は、信号処理部６に出力される。
【００１９】
信号処理部６は、受信した信号に対して順次、信号処理を施す。ここで、信号処理部６が実行する信号処理には、具体的には、相関二重サンプリング処理（ＣＤＳ処理）や信号補正処理などがある。信号処理部６は、イメージセンサ１の内部の他の構成またはイメージセンサ１の外部に、信号処理を施した信号を出力する。
【００２０】
［イメージセンサの外観構成について］
以下にて、イメージセンサ１の外観構成を図３Ａの外観図を用いて説明する。イメージセンサ１は、半導体基板１０１と半導体基板１０２との２つの基板が積層された構造（積
層構造）を有する。なお、半導体基板１０１と半導体基板１０２とは、電気的に接続されている。ここで、メモリセル部１６を有する基板を第二基板とすると、本実施例では、半導体基板１０１が第一基板であり、半導体基板１０２が第二基板である。
【００２１】
半導体基板１０２は、センサ部２と、センサ周辺回路部３と、デジタル信号を記憶するメモリセル部１６を有する。ここで、センサ部２では、複数のセンサ１０が二次元アレイ状に形成されている。また、半導体基板１０２は、イメージセンサ１とセンサ外部とを電気的に接続するための空間であるＰＡＤ開口部１５を有する。
【００２２】
半導体基板１０１は、メモリセル部１６に対する読み書きなどの動作を制御するメモリ周辺回路部１７を有する。また、半導体基板１０１は、イメージセンサ１とセンサ外部とを電気的に接続するための外部接続電極であるＰＡＤ部１４を有する。ここで、ＰＡＤ部１４は、ＰＡＤ開口部１５を介して、イメージセンサ１の外部と電気的に接続することができる。なお、必ずしも半導体基板１０２にＰＡＤ開口部１５が形成され、半導体基板１０１にＰＡＤ部１４が形成される必要はなく、半導体基板１０２にＰＡＤ部１４が形成され、半導体基板１０１にＰＡＤ開口部１５が形成される構成でもよい。
【００２３】
なお、半導体基板１０１と半導体基板１０２は、特許文献１に開示されている周知の方法により貼り合わせる（接続する；接合する）ことができる。また、半導体基板１０２におけるセンサ周辺回路部３と半導体基板１０１におけるメモリ周辺回路部１７との電気的な接続（積層接続）は、銅などから構成される導電体であるビア１３（ＶＩＡ；ビアプラグ）を介して行うことができる。ビア１３による積層接続は、例えば、いわゆるＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）方式でもよいし、あるいはＣＣＢ（Ｃｕ−Ｃｕ  Ｂｏｎｄｉｎｇ）方式でもよい。ここで、ＣＣＢ（Ｃｕ−Ｃｕ  Ｂｏｎｄｉｎｇ）方式とは、複数の銅電極（導電体）を接触させた接続の方式である。また、積層接続において、制御信号用、電力供給用、センサ信号用などの目的に適した形成でビア１３が構成されていてもよく、図３Ａが示すように各半導体基板上の左右にビア１３が形成されている必要はない。
【００２４】
なお、センサ周辺回路部３に含まれる制御部４、ＡＤ部５、信号処理部６、垂直走査部７、水平走査部８においては、各構成（要素）の全部あるいは一部が、半導体基板１０１に形成されていてもよい。
【００２５】
上述のように、イメージセンサ１に搭載されるメモリ９において、メモリセル部１６は半導体基板１０２に形成され、メモリ周辺回路部１７は半導体基板１０１に形成されている。従って、メモリセル部１６とメモリ周辺回路部１７とが異なる基板に形成される構成により、メモリセル部１６とメモリ周辺回路部１７を異なるプロセスによって製造することができる。すなわち、メモリ周辺回路部１７に対しては、主にロジック回路から構成されるため、微細かつ低電圧、高速なトランジスタを製造可能なプロセスを採用できる。メモリセル部１６に対しては、メモリビットセルを微細化して形成するプロセスを採用できる。従って、イメージセンサ１のメモリ性能を向上させることができる。
【００２６】
なお、メモリ周辺回路部１７の面積縮小により確保できるスペースに、メモリ周辺回路部１７を形成するプロセスによって製造可能なセンサ周辺回路部３の一部を形成してもよい。その結果、チップ全体として面積効率を向上させることができる。また、メモリ周辺回路部１７を構成するトランジスタにおいては、メモリセル部１６を構成するトランジスタよりも相対的に回路閾値を下げることにより、読み出し、書き込み速度などメモリ特性の向上を図ることもできる。ここで、回路閾値は、例えば、デジタル回路におけるＯＮ／ＯＦＦを検知するための、電圧レベルの境界を示す閾値である。つまり、メモリセル部１６を構成するトランジスタは、メモリ周辺回路部１７を構成するトランジスタよりも、回
路閾値が高くされる。
【００２７】
（ビアについて）
以下にて、積層接続部であるビア１３を、図３Ｂの概念図を用いて説明する。半導体基板１０２に形成されるＭＯＳトランジスタ（ＭＯＳ  Ｔｒ）およびＭＯＳトランジスタに接続する回路１２と、半導体基板１０１に形成されるＭＯＳトランジスタおよびＭＯＳトランジスタに接続する回路１１とを電気的に接続する例を説明する。
【００２８】
半導体基板１０２に形成されるＭＯＳトランジスタおよび回路１２は、半導体基板１０２に形成される基板間接続部２９（配線層）はビア１３に電気的に接続されている。さらに、半導体基板１０２に形成されるＭＯＳトランジスタおよび回路１２は、半導体基板１０１に形成される基板間接続部３０（配線層）を介して、半導体基板１０１に形成されるＭＯＳトランジスタおよび回路１１と電気的に接続される。なお、２つの半導体基板を積層する構造に対する基板間接続の方法を示したが、３つ以上の半導体基板を積層する構造に対しても同様の基板間接続の方法を適用することが可能である。つまり、３つ以上の半導体基板を積層する構造に対しても、隣接する基板同士が基板間接続部によって電気的に接続されていればよい。
【００２９】
（センサ部について）
以下にて、図４が示す回路図を用いて、複数のセンサ１０によって構成されるセンサ部２の回路の構成を説明する。センサ１０のそれぞれは、入射光を電荷に変換し、そして、変換された電荷に基づく信号（アナログ信号またはデジタル信号）を出力する。このために、センサ１０はそれぞれ、フォトダイオード２３、転送トランジスタ（ＴＸ  Ｔｒ）２４、リセットトランジスタ（ＲＳＴ  Ｔｒ）２５、増幅トランジスタ２６、行選択トランジスタ（ＳＥＬ  Ｔｒ）２７から構成される。センサ１０から出力された信号は、垂直出力線２８を通り、センサ周辺回路部３の一部であるＡＤ部５へ伝達される。なお、垂直出力線２８およびＡＤ部５は、図４は示すようにセンサ１０の列毎に形成される必要はなく、複数のセンサ１０を１ブロックとするブロック毎に形成されていてもよいし、センサ１０の１個毎に形成されていてもよい。センサ１０がＡＤ変換回路を含む場合は、センサ１０がデジタル信号を出力する。
【００３０】
（ＡＤ部について）
以下にて、図５が示す回路図を用いて、ＡＤ部５の構成を説明する。ＡＤ部５は、比較器（Ｃｏｍｐａｒａｔｏｒ）３１、カウンタ（Ｃｏｕｎｔｅｒ；ＣＮＴ）３２、デジタル−アナログ変換器（ＤＡＣ）３３、列メモリ（Ｃｏｌｕｍｎ  Ｍｅｍｍｏｒｙ）３４から構成される。カウンタ３２は所定のデジタル信号を出力し、デジタル−アナログ変換器３３は当該デジタル信号をアナログ信号に変換する。センサ部２から出力されたアナログ信号は、比較器３１に入力されて、デジタル−アナログ変換器３３から出力されるアナログ信号と比較されることによって、デジタル信号に変換される。ＡＤ変換されたデジタル信号は、水平出力線３５に伝達されて、必要に応じてメモリ９に随時読み書きされながら、信号処理部６によって信号処理が施される。
【００３１】
［メモリにおける信号の流れについて］
メモリ９における信号の具体的な流れを図６が示す回路図を用いて説明する。なお、図６において、ビア１３は省略している。まず、以下では、ＡＤ変換されたデジタル信号をメモリ９に書き込む動作について、説明する。
【００３２】
（１）ＡＤ部５が出力したデジタル信号や制御信号は、基板間接続部２９−１からビア１３に伝達されて、さらに半導体基板１０１に形成された基板間接続部３０−１に伝達される。
（２）当該信号は、メモリＩ／Ｏ２２やＳＡＭＰ／ＷＡＭＰ部１９、ＭＵＸ３８などを介して基板間接続部３０−２，３０−３へ伝達される。
（３）当該信号は、ビア１３を介して、半導体基板１０２に形成された基板間接続部２９−２，２９−３へ伝達され、メモリセル部１６に対してデジタル信号の書き込みが行われる。このとき、メモリ制御部１８の制御に基づき、メモリセル部１６において、行デコーダ２０によりＷｏｒｄ線４１が選択され、列デコーダ２１によりＢｉｔ線対（Ｂｉｔ線３９／Ｂｉｔ  Ｂａｒ線４０）が選択される。これによって、メモリ制御部１８は、デジタル信号を書き込むメモリビットセル（ｂｉｔ  ｃｅｌｌ；ｂｃ）４２を選択する。そして、ＷＡＭＰ３７は、選択されたメモリビットセル４２に対して、メモリＩ／Ｏ２２が受信した信号を増幅して書き込む。なお、ＳＡＭＰ３６およびＷＡＭＰ３７は、ＳＡＭＰ／ＷＡＭＰ部１９が有する構成の一部である。
【００３３】
このように、本実施例では、センサ部２が出力する信号は、センサ部２から出力されてからメモリセル部１６のメモリビットセル４２に記憶されるまでに、複数回、基板間の伝送が行われる。
【００３４】
なお、複数の入力を１つの信号として出力するマルチプレクサ（ＭＵＸ；多重器）３８をＢｉｔ線対に接続することにより、メモリＩ／Ｏ２２と水平出力線３５との入出力におけるデジタル信号のＢｉｔ数（入出力Ｂｉｔ数）を低減することができる。但し、必ずしもＭＵＸ３８を接続する必要はない。なお、メモリＩ／Ｏ２２とＳＡＭＰ／ＷＡＭＰ部１９の間にＭＵＸ３８を接続することによっても、同様に、入出力Ｂｉｔ数を低減する構成とすることもできる。
【００３５】
次に、メモリ９に書き込まれた信号を読み出す場合について簡単に説明する。
（１）メモリ制御部１８が制御することにより、行デコーダ２０がＷｏｒｄ線４１を選択して、列デコーダ２１がＢｉｔ線対を選択して、読み出すメモリビットセル４２を選択する。
（２）選択されたメモリビットセル４２に記憶されているデジタル信号に合わせてＢｉｔ線対の電位が変化するため、ＳＡＭＰ３６がデジタル信号を増幅して読み出す。
（３）読み出されたデジタル信号は、書き込みの際と同様に、メモリＩ／Ｏ２２、基板間接続部３０−１，２９−１などを介して、信号処理部６に伝達される。
【００３６】
（メモリビットセルについて）
メモリビットセル４２の回路の構成について図７が示す回路図を用いて説明する。メモリビットセル４２は６つのトランジスタで構成され、２つのロードトランジスタ（Ｌｏａｄ  Ｔｒ）４３、２つのドライバ用トランジスタ（Ｄｒｉｖｅｒ  Ｔｒ）４４、２つの転送トランジスタ（Ｔｒａｎｓｆｅｒ  Ｔｒ）４５から構成される。ここで、ロードトランジス４３とドライバ用トランジスタ４４から構成されるインバータ対によって、デジタル信号を記憶することができる。そして、書き込みの場合は、転送トランジスタ４５を駆動することにより、Ｂｉｔ線対の状態をデジタル信号としてメモリビットセル４２に書き込むことができる。一方、読み出しの場合は、転送トランジスタ４５を駆動することにより、メモリビットセル４２の状態をデジタル信号としてＢｉｔ線対に読み出すことができる。
【００３７】
［効果］
本実施例によれば、複数の半導体基板が積層されている構成を有するイメージセンサにおいて、メモリセル部とメモリ周辺回路部を異なる半導体基板に搭載することにより、メモリセル部とメモリ周辺回路部を異なるプロセスによって製造することができる。すなわち、メモリセル部とメモリ周辺回路部に対して、それぞれ異なるデザインルールを採用することで、メモリ周辺回路部においては高速な処理を行うトランジスタを形成でき、メモ
リセル部においてはメモリビットセルの面積を縮小できる。その結果、メモリ容量の増加を図ることができる。また、メモリ周辺回路の読み出し、書き込みの速度を向上することが可能である。さらには、メモリセル部を構成するプロセスとメモリ周辺回路を構成するプロセスとの微細化世代や配線層数をそれぞれ独立に選択できることから、プロセスに関わる費用やフォトマスク作製に関わる費用を抑制することができる。従って、高精細で高フレームレートのイメージセンサを安価に提供することが可能である。
【００３８】
［変形例１］
なお、実施例１の構成に限定されるものではなく、実施例１の変形例として、イメージセンサ１は、図８Ａが示すような構成を有していてもよい。つまり、イメージセンサ１は、信号処理部６の一部としてメモリ９が組み込まれているような構成であってもよい。
【００３９】
図８Ｂは、本変形例に係るイメージセンサ１におけるセンサ部２が出力した撮像信号の流れを示す図である。センサ部２は、取得した撮像信号をＡＤ部５に出力する。ＡＤ部５は、ＡＤ変換などを行った撮像信号（デジタル信号）を信号処理部６に出力する。信号処理部６における第１処理部６ａは、デジタル信号の受信処理やデジタル信号をメモリ９に記憶させるか否かの判定を行う。メモリ９に記憶させる場合には、実施例１と同様にメモリ周辺回路部１７を介してメモリセル部１６にデジタル信号が記憶される。メモリ９に記憶させない場合には、第２処理部６ｂは、デジタル信号に信号処理を施して外部に出力する。なお、イメージセンサ１が複数のメモリ９を搭載することによって、実施例１の構成と変形例１の構成とを兼ねる構成とすることも可能である。
【００４０】
［変形例２］
さらに、実施例１の変形例として、イメージセンサ１は、図９が示すようなメモリ９の論理構成を有していてもよい。つまり、メモリ９は、メモリセル部１６−１とメモリセル部１６−２との複数のメモリセル部１６を有するような構成であってもよい。さらには、１つのメモリセル部１６に対して複数のメモリ周辺回路部１７を有する構成としてもよい。このように、メモリセル部１６と対応するメモリ周辺回路部１７の数は一致する必要はなく、メモリセル部１６とメモリ周辺回路部１７とが異なる半導体基板に形成されていればよい。
【００４１】
＜実施例２＞
実施例１では、１つの基板にセンサ部２とセンサ周辺回路部３とメモリセル部１６が形成され、他方の基板にメモリ周辺回路部１７が形成されているイメージセンサ１を説明した。これに対して、実施例２に係るイメージセンサ１では、図１０Ａが示すように、センサ部２とセンサ周辺回路部３とメモリ周辺回路部１７が半導体基板２０１に形成され、メモリセル部１６が半導体基板２０２に形成される。ここで、メモリセル部１６を有する基板を第二基板とすると、本実施例では、半導体基板２０１が第一基板であり、半導体基板２０２が第二基板である。
【００４２】
このように、センサ周辺回路部３とメモリ周辺回路部１７を同一基板上に形成することにより、メモリ周辺回路部１７とセンサ周辺回路部３を同一基板上で配線することができるため、基板間接続部の数（積層接続数）を低減することができる。具体的には、本実施例では、実施例１において図６を用いて説明した、基板間接続部２９−１，３０−１による接続が必要ない。すなわち、配線を簡素化することができるため、寄生抵抗の低減によるメモリ動作の高速化も可能である。なお、本実施例では、メモリセル部１６において、メモリビットセル４２の固定レイアウトパターンに合わせて露光条件などプロセス条件を最適化することにより、さらに微細なトランジスタを形成することができる。これによれば、メモリセル部１６を構成するメモリビットセルの面積を縮小できる。
【００４３】
＜実施例３＞
実施例１では、１つの基板にセンサ部２とセンサ周辺回路部３とメモリセル部１６が形成され、他方の基板にメモリ周辺回路部１７が形成されているイメージセンサ１を説明した。これに対して、実施例３に係るイメージセンサ１では、図１０Ｂが示すように、センサ周辺回路部３およびメモリ周辺回路部１７は半導体基板３０１に形成され、センサ部２およびメモリセル部１６は半導体基板３０２に形成される。ここで、メモリセル部１６を有する基板を第二基板とすると、本実施例では、半導体基板３０１が第一基板であり、半導体基板３０２が第二基板である。
【００４４】
本実施例では、センサ部２とメモリセル部１６は、いずれも固定のレイアウトパターンにあわせてセンサ１０とメモリビットセル４２が二次元アレイ状に形成されることによって構成される。そのため、センサ部２とメモリセル部１６を同一基板上に形成することにより、固定レイアウトパターンに適した製造プロセス、デザインルールを採用でき、メモリセル部１６を構成するメモリビットセル４２の面積を縮小できる。また、センサ部２とメモリセル部１６は、いずれも固定のレイアウトパターンを用いるため、同一基板上に敷き詰めて形成し易く、メモリ全体としてメモリ容量を増加させて面積効率を向上させることもできる。
【００４５】
なお、センサ部２とＡＤ部５とは、異なる基板上に形成されるため、センサ部２からＡＤ部５への信号の伝達は、基板間接続部を介する必要がある。一方で、同一基板上にＡＤ部５とメモリ周辺回路部１７が形成されているため、実施例１において図６を用いて説明した、基板間接続部２９−１および基板間接続部３０−１が必要ない。
【００４６】
＜実施例４＞
実施例１では、半導体基板１０１と半導体基板１０２との２つの基板の積層によって構成されるイメージセンサ１を説明した。これに対して、実施例４に係るイメージセンサ１は、半導体基板４０１と半導体基板４０２と半導体基板４０３との３つの基板の積層によって構成される。より詳細には、図１１Ａが示すように、センサ周辺回路部３およびメモリ周辺回路部１７は半導体基板４０１に形成され、メモリセル部１６は半導体基板４０２に形成され、センサ部２は半導体基板４０３に形成される。ここで、半導体基板４０１と半導体基板４０３とは、ビア１３および基板間接続部３０，４７を介して電気的に接続される。ここで、メモリセル部１６を有する基板を第二基板とすると、本実施例では、半導体基板４０１が第一基板であり、半導体基板４０２が第二基板であり、センサ部２を有する半導体基板４０３が第三基板である。
【００４７】
このようにセンサ部２と、センサ周辺回路部３およびメモリ周辺回路部１７と、メモリセル部１６とをそれぞれ異なる基板に形成することにより、各基板に形成される回路を異なるプロセスによる最適な条件で製造することができる。例えば、センサ部２に対しては、センサ部２以外の回路特性に影響を与えることなくセンサ特性の低ノイズ化を図るために、高温での熱処理工程を導入し、結晶欠陥の改善を行うこともできる。さらに、センサ周辺回路部３とメモリ周辺回路部１７に対しては、主にロジック回路から構成されるため、微細かつ低電圧、高速なトランジスタを製造可能なプロセスを採用できる。また、メモリセル部１６に対しては、不純物注入条件を変更して、センサ周辺回路部３およびメモリ周辺回路部１７よりも回路閾値を上げることにより、メモリ特性の向上を図ることもできる。
【００４８】
なお、センサ部２とＡＤ部５とは、異なる基板に形成されているため基板間接続部により電気的に接続されている必要がある。メモリ周辺回路部１７とＡＤ部５とは半導体基板４０１に形成されているため、実施例１とは異なり、メモリ周辺回路部１７とＡＤ部５との接続に基板間接続部は不要である。また、メモリセル部１６が半導体基板４０２に形成
されているため、メモリセル部１６とメモリ周辺回路部１７とは基板間接続部によって電気的に接続されている必要がある。
【００４９】
＜実施例５＞
実施例４では、メモリ周辺回路部１７の全ての要素が１つの基板に形成されているイメージセンサ１を説明した。これに対して、実施例５に係るイメージセンサ１は、メモリ周辺回路部１７が２つの基板に形成される。より詳細には、図１１Ｂが示すように、イメージセンサ１において、センサ部２は半導体基板５０３に形成され、センサ周辺回路部３は半導体基板５０１に形成される。メモリ９において、メモリセル部１６およびメモリ周辺回路部１７の一部が半導体基板５０２に形成され、メモリ周辺回路部１７の他の部分が半導体基板５０１に形成される。ここで、メモリセル部１６を有する基板を第二基板とすると、本実施例では、半導体基板５０１が第一基板であり、半導体基板５０２が第二基板であり、センサ部２を有する半導体基板５０３が第三基板である。
【００５０】
ここで、本実施例では、メモリセル部１６が形成される半導体基板５０２に、メモリ周辺回路部１７の一部であるマルチプレクサ３８が形成される。これによれば、マルチプレクサ３８が信号を集約するため、半導体基板５０２と半導体基板５０１を接続する基板間接続部（ビア１３）の数（積層接続数）を低減することができる。そのため、より多くのメモリビットセル４２を基板間接続することができる。また、ビア１３の間隔を広げることができるため、短絡（ショート）のリスクを低減することもできる。なお、必ずしもマルチプレクサ３８が半導体基板５０２に形成されている必要はなく、メモリ周辺回路部１７における他の要素（構成）が半導体基板５０２に形成されていてもよい。なお、マルチプレクサ３８は、メモリセル部１６を構成するメモリビットセル４２のトランジスタを利用して構成されていてもよい。なお、メモリ周辺回路部１７の一部が１つの基板に形成され、他の部分が当該１つの基板とは異なる基板に形成されることは、本実施例のようなイメージセンサ１に限らず、実施例１などの２つの基板から構成されるイメージセンサ１に対しても適用可能である。
【００５１】
図１２は、本実施例に係るメモリ９の具体的な構成例を示す回路図である。半導体基板５０３のセンサ部２から出力された信号は、ビア１３から基板間接続部３０を介して半導体基板５０１のＡＤ部５に伝達され、さらに半導体基板５０１のメモリ周辺回路部１７に伝達される。メモリ周辺回路部１７に伝達された信号は、基板間接続部３０−１，３０−２，３０−３から、ビア１３を介して基板間接続部４７−１，４７−２，４７−３に伝達される。その後、当該信号は、半導体基板５０２に形成されたメモリ周辺回路部１７の一部であるマルチプレクサ３８を介してメモリビットセル４２に対して書き込まれる。
【００５２】
［変形例３］
図１３Ａは、実施例５の別の形態である変形例３に係るイメージセンサ１を示す図である。本変形例では、メモリセル部１６が形成される半導体基板５０２において、メモリ周辺回路部１７の構成要素の１つであるＭＯＳトランジスタ４８が各Ｗｏｒｄ線４１の間に形成される。具体的には、図１３Ａおよび図１４が示すように、１つのメモリ周辺回路部１７に対して２つのメモリセル部１６−１，１６−２が形成されており、メモリセル部１６−１とメモリセル部１６−２との間に、ＭＯＳトランジスタ４８が形成される。これによれば、Ｗｏｒｄ線４１方向のメモリビットセルアレイ接続の制御を行うことができ、メモリの用途やフロアプランに合わせて使用するメモリ容量を選択することができる。
【００５３】
なお、ＭＯＳトランジスタ４８は、メモリビットセル４２のトランジスタを利用して構成されていてもよいし、メモリセル部１６に固定電位を与えるためにメモリビットセルアレイ間に形成されるウェルタップセルを利用して構成されていてもよい。つまり、ＭＯＳトランジスタ４８は、メモリ周辺回路部１７が有するものでなくてもよい。なお、２つの
メモリセル部１６の間にＭＯＳトランジスタ４８が形成されることは、本変形例のような３つの基板を有するようなイメージセンサ１に限らず、２つの基板から構成されるイメージセンサ１に対しても適用可能である。
【００５４】
［変形例４］
図１３Ｂは、実施例５の別の形態である変形例４に係るイメージセンサ１を示す図である。本変形例では、メモリセル部１６が形成される半導体基板５０２において、上述したＭＯＳトランジスタ４８が各Ｂｉｔ線３９の間に形成される。具体的には、図１３Ｂおよび図１５が示すように、２つのメモリセル部１６−１とメモリセル部１６−２との間に、ＭＯＳトランジスタ４８が形成される。これによれば、Ｂｉｔ線３９方向のメモリビットセルアレイ接続の制御を行うことができ、メモリの用途やフロアプランに合わせて使用するメモリ容量を選択することができる。
【００５５】
（その他の実施例）
以上に説明した本発明の各実施例や変形例に記載された構成や処理は、互いに任意に組み合わせて利用できる。なお、上述の各実施例や変形例のそれぞれにおいて、センサ部やセンサ周辺回路部の様々な配置の例を示したが、これには限定されない。つまり、メモリ周辺回路部の少なくとも一部とメモリセル部とが異なる基板に形成されていれば、センサ部およびセンサ周辺回路部は任意の基板に形成されていてもよい。
【符号の説明】
【００５６】
１：イメージセンサ、１０１：半導体基板、１０２：半導体基板
１６：メモリセル部、１７：メモリ周辺回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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