(57)【要約】【課題】  アナログデジタル変換装置において、アナログデジタル変換の精度を向上させることができる。【解決手段】  実施例のアナログデジタル変換装置は、比較器と、比較器から出力された信号を受ける論理ゲート部、および、スイッチ部を含む論理回路と、を備える。電源ノードと接地ノードの間において、前記論理ゲート部と前記スイッチ部とが直列に接続される。【選択図】  図３
2020088585.tif 000002
【特許請求の範囲】
【請求項１】
比較器と、
比較器から出力された信号を受ける論理ゲート部、および、スイッチ部を含む論理回路と、を備え、
電源ノードと接地ノードの間において、前記論理ゲート部と前記スイッチ部とが直列に接続される、
ことを特徴とするアナログデジタル変換装置。
【請求項２】
前記論理ゲート部は、前記比較器から出力された信号を含む少なくとも２つの信号に対して論理演算を行い、
前記スイッチ部は、前記少なくとも２つの信号とは別の制御信号によって、オン状態またはオフ状態に制御される、
ことを特徴とする請求項１に記載のアナログデジタル変換装置。
【請求項３】
前記論理ゲート部は、前記比較器から出力された信号と、前記比較器から出力された信号に基づいてアナログデジタル変換を行うか否かを制御する第１の信号とを受ける、
ことを特徴とする請求項１または請求項２に記載のアナログデジタル変換装置。
【請求項４】
前記第１の信号がアナログデジタル変換を行う状態に対応した信号値を取っている期間の少なくとも一部において、前記スイッチ部はオフ状態である、
ことを特徴とする請求項３に記載のアナログデジタル変換装置。
【請求項５】
前記論理回路は第２の論理ゲート部をさらに含み、
前記論理ゲート部は、前記比較器から出力された信号を含む少なくとも２つの信号に対して論理演算を行い、
前記第２の論理ゲート部、前記論理ゲート部から出力される信号と、前記少なくとも２つの信号とは別の制御信号とに対して論理演算を行い、
前記スイッチ部は、前記第２の論理ゲート部から出力される信号によって、オン状態またはオフ状態に制御される、
ことを特徴とする請求項１に記載のアナログデジタル変換装置。
【請求項６】
前記比較器にランプ信号を供給する信号生成回路を備え、
前記ランプ信号の信号値が変化を開始してから変化を終了するまでの期間の少なくとも一部において、前記スイッチ部はオフ状態である、
ことを特徴とする請求項１乃至請求項５のいずれか一項に記載のアナログデジタル変換装置。
【請求項７】
前記比較器から出力される信号の信号値の範囲を制限するクリップ回路を備える、
ことを特徴とする請求項１乃至請求項６のいずれか一項に記載のアナログデジタル変換装置。
【請求項８】
前記論理回路は、それぞれが、前記論理ゲート部、および、前記スイッチ部を含む第１の論理回路と、第２の論理回路とを備え、
前記第１の論理回路、および、第２の論理回路のそれぞれにおいて、前記電源ノードと前記接地ノードの間で、前記論理ゲート部と前記スイッチ部とが直列に接続される、
ことを特徴とする請求項１乃至請求項７のいずれか一項に記載のアナログデジタル変換装置。
【請求項９】
前記第２の論理回路の出力端子に接続されたインバータ回路と、
前記第１の論理回路から出力された信号、および、前記インバータ回路から出力された信号を受ける第３の論理回路と、を備える、
ことを特徴とする請求項８に記載のアナログデジタル変換装置。
【請求項１０】
前記第１の論理回路の論理閾値と、前記第２の論理回路の論理閾値とが互いに異なる、
ことを特徴とする請求項８または９に記載のアナログデジタル変換装置。
【請求項１１】
光電変換部と、
請求項１乃至請求項１０のいずれか一項に記載のアナログデジタル変換装置と、を備え、
前記光電変換部で生じた電荷に基づく信号が前記比較器に入力される、
ことを特徴とする光電変換装置。
【請求項１２】
請求項１１に記載の光電変換装置と、
前記光電変換装置からの信号を処理する信号処理装置と、を備える、
ことを特徴とする光電変換システム。
【請求項１３】
移動体であって、
請求項１２に記載の光電変換システムと、
前記光電変換システムによって取得された画像信号に基づいて前記移動体を制御する制御手段と、を有する、
ことを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアナログデジタル変換装置、光電変換装置、光電変換システム、および、移動体に関する。
【背景技術】
【０００２】
特許文献１は、アナログデジタル変換回路（ＡＤ変換回路）の搭載された光電変換装置を開示している。特許文献１に記載のＡＤ変換回路は、比較器の出力信号と論理ゲートの閾値とに基づいてパルス生成するパルス生成回路を含んでいる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−２０００６２
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載のＡＤ変換回路では、比較器の出力信号のレベルが論理ゲートの閾値に近いとき、電源ノードと接地ノードとの間に貫通電流が発生する可能性がある。特に比較器が低出力スルーレートで動作している時に、この貫通電流がＡＤ変換の精度に影響を与える可能性がある。
【０００５】
上記の課題に鑑み、本発明は、ＡＤ変換装置や光電変換装置においてＡＤ変換の精度を向上させることを目的とする。
【課題を解決するための手段】
【０００６】
１つの実施例のＡＤ変換装置は、比較器と、比較器から出力された信号を受ける論理ゲート部、および、スイッチ部を含む論理回路と、を備え、電源ノードと接地ノードの間において、前記論理ゲート部と前記スイッチ部とが直列に接続される。
【発明の効果】
【０００７】
本発明によれば、ＡＤ変換の精度を向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】撮像装置の全体構成を模式的に示す図である。
【図２】撮像装置の駆動に用いられる信号のタイミングチャート図である。
【図３】撮像装置の信号処理回路の等価回路を示す図である。
【図４】撮像装置の駆動に用いられる信号のタイミングチャート図である。
【図５】比較器の等価回路を示す図である。
【図６】パルス生成回路の入力部を構成する論理回路の等価回路を示す図である。
【図７】撮像装置の信号処理回路の等価回路を示す図である。
【図８】撮像装置の駆動に用いられる信号のタイミングチャート図である。
【図９】パルス生成回路の入力部を構成する論理回路の等価回路を示す図である。
【図１０】撮像システムの実施例のブロック図である。
【図１１】移動体の実施例のブロック図である。
【発明を実施するための形態】
【０００９】
以下では、本発明の実施例について図面を用いて詳細に説明する。本発明は以下に説明される実施例のみに限定されない。本発明の趣旨を超えない範囲で以下に説明される実施例の一部の構成が変更された変形例も、本発明の実施例である。また、以下のいずれかの実施例の一部の構成を、他の実施例に追加した例、あるいは他の実施例の一部の構成と置換した例も本発明の実施例である。
【実施例１】
【００１０】
図面を参照しながら、第１の実施例について説明する。第１の実施例のアナログデジタル変換装置（以下、ＡＤ変換装置）は、光電変換装置に搭載され、光電変換で生じた電荷に基づく信号に対してアナログデジタル変換（以下、ＡＤ変換）を行う。本実施例の光電変換装置は、カメラやマシンビジョン、車載用センサに用いられる撮像装置として構成される。
【００１１】
図１は、本実施例に係る撮像装置１００の全体構成を模式的に示したブロック図である。撮像装置１００は、撮像領域１１０に配置された複数の画素１１１を備える。画素１１１は、光電変換部を含み、光電変換により生じた電荷に基づく画素信号を出力する。複数の画素１１１は、複数の画素行および複数の画素列を含む行列を構成するように配されている。図１は２つの画素行に含まれる画素１１１を示しているが、画素１１１の構成する画素行の数はこれに限るものではない。
【００１２】
撮像装置１００は、さらに、垂直走査回路１２０、水平走査回路１３０、信号処理回路１４０、カウンタ１６０、参照信号生成回路１７０、メモリ１８０、タイミング制御部１９０および出力部１９１を備える。また、撮像装置１００は、行制御線１１２、出力線１１３、参照信号線１７１、カウント信号線１８１を備える。
【００１３】
複数の出力線１１３は、複数の画素列に対応して設けられる。複数の出力線１１３のそれぞれに、対応する画素列の画素１１１からの画素信号が出力される。なお、光電変換により生じた電荷に基づく光信号ＰＩＸＳＩＧは、画素信号の１つの例である。画素信号としては、例えば、リセットされた状態の画素１１１が出力するノイズ信号が挙げられる。
【００１４】
垂直走査回路１２０は、複数の行制御線１１２を介して、複数の画素１１１に電気的に接続されている。１つの行制御線１１２は、１つの画素行を構成する複数の画素１１１に対応して共通に設けられている。垂直走査回路１２０は、タイミング制御部１９０から供給される制御信号に基づいて、複数の行制御線１１２に制御信号を供給する。行制御線１１２の制御信号が活性状態になると、その行制御線１１２に接続された画素１１１は、対応する出力線１１３に画素信号を出力する。垂直走査回路１２０が複数の行制御線の制御信号を順に活性状態にすることで、複数の画素１１１からの画素信号が順に出力線１１３に出力される。
【００１５】
参照信号生成回路１７０は、ランプ信号ＲＡＭＰを生成する。ランプ信号ＲＡＭＰは、時間の経過にともなって単調に変化する信号レベルを有する参照信号である。参照信号生成回路１７０は、ランプ信号ＲＡＭＰを、参照信号線１７１を介して、複数の信号処理回路１４０の各々に供給する。参照信号生成回路１７０は、タイミング制御部１９０から供給される制御信号に基づいて、ランプ信号ＲＡＭＰの信号レベルの変化を開始する。
【００１６】
信号処理回路１４０の出力ノードは、対応して設けられたメモリ１８０に電気的に接続されている。信号処理回路１４０は、対応するメモリ１８０へ、ラッチパルス信号ＬＡＴＣＨを供給する。後述するように、信号処理回路１４０は、画素１１１からの画素信号（例えば、光信号ＰＩＸＳＩＧ）とランプ信号ＲＡＭＰとの比較の結果に基づいて、ラッチパルス信号ＬＡＴＣＨを出力する。
【００１７】
ラッチパルス信号ＬＡＴＣＨは所定のパルス幅を有する。換言すると、ラッチパルス信号ＬＡＴＣＨは所定の期間だけ活性状態になる。なお、ラッチパルス信号ＬＡＴＣＨの活性状態、および、非活性状態の信号レベルは、後段の回路に応じて適宜設定される。
【００１８】
カウンタ１６０は、カウント信号線１８１を介して、複数のメモリ１８０の各々にカウント信号ＣＯＵＮＴを供給する。カウンタ１６０は、タイミング制御部１９０から供給されるクロック信号ＣＬＫのパルスをカウントし、カウント信号ＣＯＵＮＴを出力する。カウント信号ＣＯＵＮＴは、前後のカウント値の間のハミング距離が１に保たれるグレイコードであってもよい。また、カウント信号線１８１は、複数ビットのバス配線を含んでいる。本実施例では、カウント信号線１８１が５ビットのバス配線を含んでいる。
【００１９】
なお、本実施例の撮像装置１００は１つのカウンタ１６０と複数のメモリ１８０を含んでいる。変形例として、撮像装置１００が複数のカウンタを備えていてもよい。複数のカウンタのそれぞれは、複数の信号処理回路１４０の対応する１つに電気的に接続される。そして、複数のカウンタのそれぞれは、信号処理回路１４０から出力されるラッチパルス信号ＬＡＴＣＨに応じて、カウントを開始または停止する。カウンタがカウント値を保持する場合、メモリ１８０は省略される。
【００２０】
水平走査回路１３０は、複数のメモリ１８０を順に走査し、複数のメモリ１８０に保持された複数の信号を、順に、出力部１９１に出力する。
【００２１】
次に、図２を参照しながら、図１の撮像装置１００の動作を説明する。図２は、ランプ信号ＲＡＭＰ、クロック信号ＣＬＫ、カウント信号ＣＯＵＮＴ、および、ラッチパルス信号ＬＡＴＣＨを示している。また、図２は、光信号ＰＩＸＳＩＧの信号レベル、および、メモリ１８０に保持されているカウント信号（デジタル信号）を示している。図２は、撮像装置１００が光信号ＰＩＸＳＩＧをデジタル信号に変換する時の各信号のタイミングチャートを示している。
【００２２】
なお、図面を簡素化するために、カウント信号ＣＯＵＮＴ、および、メモリ１８０が保持しているカウント信号（デジタル信号）のそれぞれを１０進数で表している。それぞれの信号は、実際には、５ビットのグレイコードで表される。
【００２３】
まず、時刻ｔ２０においてＡＤ変換期間が開始し、画素１１１が出力線１１３へ光信号ＰＩＸＳＩＧを出力している。時刻ｔ２０では、タイミング制御部１９０の制御によって、参照信号生成回路１７０がランプ信号ＲＡＭＰの信号レベルの変化を開始する。また、時刻ｔ２０では、カウンタ１６０がクロック信号ＣＬＫのパルスのカウントを開始する。この時点では、ランプ信号ＲＡＭＰの信号レベルのほうが、光信号ＰＩＸＳＩＧの信号レベルより大きい。
【００２４】
時刻ｔ２１において、画素１１１からの光信号ＰＩＸＳＩＧの信号レベルとランプ信号ＲＡＭＰの信号レベルとの関係が逆転する。信号処理回路１４０は、ランプ信号ＲＡＭＰの信号レベルよりも光信号ＰＩＸＳＩＧの信号レベルが大きくなる時刻ｔ２１に、ラッチパルス信号ＬＡＴＣＨを非活性状態から活性状態へ遷移させる。本実施例では、非活性状態はローレベルであり、活性状態はハイレベルである。時刻ｔ２１から所定の時間が経過した時刻ｔ２２に、信号処理回路１４０は、ラッチパルス信号ＬＡＴＣＨの信号レベルを活性状態から非活性状態へ遷移させる。このように、ラッチパルス信号ＬＡＴＣＨの信号レベルは、信号処理回路１４０が行う比較の結果に応じて変化する。
【００２５】
ラッチパルス信号ＬＡＴＣＨが活性状態のとき、メモリ１８０は、その時にメモリ１８０に供給されているカウント信号ＣＯＵＮＴを取り込む。そのため、ラッチパルス信号ＬＡＴＣＨの信号レベルが活性状態から非活性状態になる時刻ｔ２２において、メモリ１８０は、その時点のカウント信号ＣＯＵＮＴを保持する。結果として、メモリ１８０は、ランプ信号ＲＡＭＰの信号レベルの変化が始まる時刻ｔ２０から、ラッチパルス信号ＬＡＴＣＨの信号レベルが非活性状態に遷移する時刻ｔ２２までの期間に応じたカウント値（デジタル信号）を保持する。
【００２６】
時刻ｔ２３ではＡＤ変換期間は終了し、参照信号生成回路１７０は、ランプ信号ＲＡＭＰの信号レベルの時間にともなった変化も終了する。その後、水平走査回路１３０が複数のメモリ１８０を順に走査し、複数のメモリ１８０の各々が保持したデジタル信号を、順次、出力部１９１に出力する。
【００２７】
続いて、信号処理回路１４０の構成について説明する。先述の通り、本実施例の信号処理回路１４０はＡＤ変換の一部の処理を担う。すなわち、信号処理回路１４０はＡＤ変換装置を構成する。
【００２８】
図３（ａ）は、信号処理回路１４０の等価回路の一例を示した図である。信号処理回路１４０は、比較器１４１とパルス生成回路１４２とを含む。パルス生成回路１４２は、ＮＡＮＤ回路１４３、ＮＡＮＤ回路１４４、インバータ回路１４５、および、ＡＮＤ回路１４６で構成されている。ＮＡＮＤ回路１４３およびＮＡＮＤ回路１４４は、それぞれ、複数の入力信号に対してＮＡＮＤ論理演算を行い、その結果を示す信号を出力する。ＡＮＤ回路１４６は、複数の入力信号に対してＡＮＤ論理演算を行い、その結果を示す信号を出力する。インバータ回路１４５は、入力信号を反転する。詳細は後述するが、パルス生成回路１４２の入力部を構成する論理回路（本例ではＮＡＮＤ回路１４３、１４４）は、論理ゲート部と、当該論理ゲート部に直列に接続されたスイッチ部を含む。
【００２９】
ＮＡＮＤ回路１４３の出力ノードＮＡＮＤ＿ＯＵＴ１、ＮＡＮＤ回路１４４の出力ノードＮＡＮＤ＿ＯＵＴ２には、それぞれ、負荷容量１４７、負荷容量１４８が接続されている。負荷容量１４７、負荷容量１４８は、配線に付帯する寄生容量でもよいし、あるいは、ＭＩＭ容量、ＰＩＰ容量、ＭＯＳ容量などの容量素子であってもよい。
【００３０】
比較器１４１には、光信号ＰＩＸＳＩＧとランプ信号ＲＡＭＰとが入力される。比較器１４１は、光信号ＰＩＸＳＩＧとランプ信号ＲＡＭＰを比較した結果に基づいて、出力信号ＣＯＭＰ＿ＯＵＴを出力する。図３（ａ）の例では比較器１４１に光信号ＰＩＸＳＩＧとランプ信号ＲＡＭＰが直接比較器１４１に入力される。変形例として、光信号ＰＩＸＳＩＧとランプ信号ＲＡＭＰが、容量結合によって、比較器１４１に入力されてもよい。このような構成では、比較器１４１のオートゼロ動作を行うことができる。
【００３１】
ＮＡＮＤ回路１４３、ＮＡＮＤ回路１４４は、比較器１４１の出力信号ＣＯＭＰ＿ＯＵＴを受ける、パルス生成回路１４２の入力部である。本実施例では、パルス生成回路１４２の入力部を構成する論理回路が、論理ゲート部と、当該論理ゲート部に直列に接続されたスイッチ部を含む。論理ゲート部は、少なくとも２つの入力信号を受け、そして、当該少なくとも２つの入力信号の信号値の組合せに応じた信号を出力する。スイッチ部は、論理ゲート部が受ける入力信号とは別の制御信号を受ける。制御信号が、スイッチ部をオン状態（導通状態）またはオフ状態（非導通状態）に制御する。このような構成により、ＡＤ変換の精度を向上させることが可能である。
【００３２】
図３（ｂ）にＮＡＮＤ回路１４３の等価回路図を示す。なお、ＮＡＮＤ回路１４４は、ＮＡＮＤ回路１４３と同じ回路構成を有する。そのため、特に断りがない限り、ＮＡＮＤ回路１４３に関する説明はＮＡＮＤ回路１４４についても適用される。
【００３３】
ＮＡＮＤ回路１４３は、論理ゲート部４５０とスイッチ部４０４を含む。論理ゲート部４５０およびスイッチ部４０４は、電源ノードＶＤＤと接地ノードＶＳＳとの間で直列に接続される。
【００３４】
論理ゲート部４５０は、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳ）４００、ＰＭＯＳ４０１、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳ）４０２、ＮＭＯＳ４０３で構成される。ＰＭＯＳ４００、ＰＭＯＳ４０１、ＮＭＯＳ４０２、および、ＮＭＯＳ４０３のゲートは、ＮＡＮＤ回路１４３の入力端子Ａまたは入力端子Ｂのいずれかに接続される。これらの４つのトランジスタは、入力端子Ａに入力された信号と入力端子Ｂに入力された信号に対してＮＡＮＤ論理演算を行い、当該論理演算の結果を示す信号を出力端子Ｙに出力する。
【００３５】
スイッチ部４０４は、ＮＭＯＳ４０４で構成される。ＮＭＯＳ４０４のゲートは、入力端子Ａおよび入力端子Ｂとは電気的に分離されている。そして、ＮＭＯＳ４０４のゲートには、ＮＡＮＤ論理演算の対象となる入力信号とは別の制御信号が供給される。これにより、入力端子Ａおよび入力端子Ｂの入力信号によって論理ゲート部４５０の電流経路が遮断されない場合であっても、独立した制御信号によってスイッチ部４０４の電流経路を遮断することができる。また、スイッチ部４０４は、論理ゲート部４５０の入力端子Ａ、入力端子Ｂ、並びに、出力端子Ｙとは異なるノードにおいて、論理ゲート部４５０に接続される。典型的には、論理ゲート部４５０の電源電圧供給用の端子と電源ノードＶＤＤとの間に、または、論理ゲート部４５０の接地電圧供給用の端子と接地ノードＶＳとの間に、スイッチ部４０４は接続される。このような構成により、電源ノードＶＤＤと接地ノードＶＳＳとの間に電流が生じることを防止する、あるいは、電源ノードＶＤＤから接地ノードＶＳＳへ流れる電流の量を低減することができる。
【００３６】
図３（ｃ）は、論理ゲート部４５０にＮＡＮＤゲートの回路記号を用いることで簡略化された、ＮＡＮＤ回路１４３の等価回路を示している。図３（ｃ）が示すように、電源ノードＶＤＤと接地ノードＶＳＳとの間において、論理ゲート部４５０およびスイッチ部４０４が１つの電流経路を成すように接続されている。
【００３７】
ＮＡＮＤ回路１４３の入力端子Ａには、図３（ａ）に示された比較器１４１からの出力信号ＣＯＭＰ＿ＯＵＴが入力される。ＮＡＮＤ回路１４３の入力端子Ｂには、図３（ａ）に示された制御信号Ｐ＿ＥＮが入力される。制御信号Ｐ＿ＥＮは、比較器１４１の比較結果に基づいてＡＤ変換を行うか否かを制御する信号である。ＮＭＯＳ４０４のゲートには制御信号ＳＷ＿ＥＮが入力される。制御信号Ｐ＿ＥＮおよび制御信号ＳＷ＿ＥＮのＨｉレベルは、電源ノードＶＤＤの電圧と同じである。また、Ｌｏレベルは、接地ノードＶＳＳの電圧と同じである。
【００３８】
制御信号ＳＷ＿ＥＮがＨｉレベルの時、ＮＡＮＤ回路１４３は、出力信号ＣＯＭＰ＿ＯＵＴと制御信号Ｐ＿ＥＮとのＮＡＮＤ論理演算の結果を表す出力信号ＮＡＮＤ＿ＯＵＴ１を出力する。同様に、ＮＡＮＤ回路１４４は、制御信号ＳＷ＿ＥＮがＨｉレベルの時、出力信号ＣＯＭＰ＿ＯＵＴと制御信号Ｐ＿ＥＮとのＮＡＮＤ論理演算の結果を表す出力信号ＮＡＮＤ＿ＯＵＴ２を出力する。したがって、出力信号ＮＡＮＤ＿ＯＵＴ１と出力信号ＮＡＮＤ＿ＯＵＴ２とは、ほぼ同相の関係にある。
【００３９】
ここで、図３（ａ）が示すように、インバータ回路１４５は出力信号ＮＡＮＤ＿ＯＵＴ２の反転した出力信号ＩＮＶ＿ＯＵＴを出力する。そのため、出力信号ＮＡＮＤ＿ＯＵＴ１と出力信号ＩＮＶ＿ＯＵＴとは、互いに反転した関係にある。
【００４０】
ＡＮＤ回路１４６は、ＮＡＮＤ回路１４３の出力信号ＮＡＮＤ＿ＯＵＴ１と、インバータ回路の出力信号ＩＮＶ＿ＯＵＴに対してＡＮＤ論理演算を行い、その結果（論理積）を表す出力信号を出力する。ＡＮＤ回路１４６からの出力信号が、ラッチパルス信号ＬＡＴＣＨである。
【００４１】
本実施例では、ＮＡＮＤ回路１４３の論理閾値とＮＡＮＤ回路１４４の論理閾値とが異なっている。具体的には、ＮＡＮＤ回路１４３の論理閾値Ｖｔｈ１が、ＮＡＮＤ回路１４４の論理閾値Ｖｔｈ２よりも高い。このような構成により、ＮＡＮＤ回路１４３の出力信号ＮＡＮＤ＿ＯＵＴ１の反転に応じて、ラッチパルス信号ＬＡＴＣＨが非活性状態（ローレベル）から活性状態（ハイレベル）へ遷移する。また、ＮＡＮＤ回路１４４の出力信号ＮＡＮＤ＿ＯＵＴ２の反転に応じて、ラッチパルス信号ＬＡＴＣＨが活性状態から非活性状態へ遷移する。
【００４２】
ＮＡＮＤ回路１４３およびＮＡＮＤ回路１４４の論理閾値は、論理ゲート部４５０を構成するＰＭＯＳ４００、ＰＭＯＳ４０１、ＮＭＯＳ４０２、ＮＭＯＳ４０３の閾値電圧によって設定できる。一般に、トランジスタの閾値電圧は、トランジスタのゲート長、ゲート幅、ゲート酸化膜厚などによって設定される。
【００４３】
次に、図４を参照しながら、図３（ａ）に示された信号処理回路１４０の動作を説明する。図４は、制御信号Ｐ＿ＥＮ、制御信号ＳＷ＿ＥＮ、ランプ信号ＲＡＭＰ、出力信号ＣＯＭＰ＿ＯＵＴ、出力信号ＮＡＮＤ＿ＯＵＴ１、出力信号ＮＡＮＤ＿ＯＵＴ２、出力信号ＩＮＶ＿ＯＵＴ、および、ラッチパルス信号ＬＡＴＣＨを示している。また、図４は、光信号ＰＩＸＳＩＧの信号レベルを示している。
【００４４】
時刻ｔ４０の初期状態において、ランプ信号ＲＡＭＰの信号値（電圧）は、光信号ＰＩＸＳＩＧの信号値より高い状態にあり、比較器１４１の出力信号ＣＯＭＰ＿ＯＵＴはＨｉレベルＶＯＨを示している。ＨｉレベルＶＯＨは、ＮＡＮＤ回路１４３の論理閾値Ｖｔｈ１とＮＡＮＤ回路１４４の論理閾値Ｖｔｈ２とのいずれよりも高い。また、ＨｉレベルＶＯＨは、電源ノードＶＤＤの電源電圧と同等か、それより高くてもよい。
【００４５】
制御信号Ｐ＿ＥＮはＬｏレベルであり、制御信号ＳＷ＿ＥＮはＨｉレベルである。この時、出力信号ＮＡＮＤ＿ＯＵＴ１および出力信号ＮＡＮＤ＿ＯＵＴ２は、いずれもＨｉレベルであり、出力信号ＩＮＶ＿ＯＵＴはＬｏレベルである。
【００４６】
次に、時刻ｔ４１において制御信号Ｐ＿ＥＮがＬｏレベルからＨｉレベルに遷移する。これにより、出力信号ＮＡＮＤ＿ＯＵＴ１および出力信号ＮＡＮＤ＿ＯＵＴ２はＨｉレベルからＬｏレベルに遷移する。図３（ｂ）のＮＭＯＳ４０２、ＮＭＯＳ４０３、および、ＮＭＯＳ４０４がいずれもオン状態であるため、出力端子Ｙと接地ノードＶＳＳとが導通するためである。このとき、ＰＭＯＳ４００およびＰＭＯＳ４０１は、いずれもオフ状態である。
【００４７】
時刻ｔ４２において、制御信号ＳＷ＿ＥＮがＨｉレベルからＬｏレベルに制御される。その結果、ＮＡＮＤ回路１４３およびＮＡＮＤ回路１４４のそれぞれのＮＭＯＳ４０４（スイッチ部４０４）がオフ状態になる。この時、上述の通りＰＭＯＳ４００およびＰＭＯＳ４０１は、いずれもオフ状態である。つまり、出力端子Ｙは、電源ノードＶＤＤおよび接地ノードＶＳＳの両方と切断された状態である。したがって、ＮＡＮＤ回路１４３の出力信号ＮＡＮＤ＿ＯＵＴ１は、ハイインピーダンス状態で、負荷容量１４７に保持される。同様に、ＮＡＮＤ回路１４４の出力信号ＮＡＮＤ＿ＯＵＴ２は、ハイインピーダンス状態で、負荷容量１４８に保持される。保持された出力信号ＮＡＮＤ＿ＯＵＴ１および出力信号ＮＡＮＤ＿ＯＵＴ２は、それぞれ、Ｌｏレベルを示している。
【００４８】
時刻ｔ４３からＡＤ変換期間が開始される。具体的には、時刻ｔ４３に、ランプ信号ＲＡＭＰの電圧変化が始まる。そのため、ランプ信号ＲＡＭＰの信号値は、光信号ＰＩＸＳＩＧの信号値に徐々に近づいていく。そして、時刻ｔ４４で出力信号ＣＯＭＰ＿ＯＵＴのレベルが下がり始める。
【００４９】
時刻ｔ４５で出力信号ＣＯＭＰ＿ＯＵＴの信号レベルがＮＡＮＤ回路１４３の論理閾値Ｖｔｈ１に到達したとき、ＮＡＮＤ回路１４３を構成するＰＭＯＳ４０１がオンし、出力信号ＮＡＮＤ＿ＯＵＴ１がＬｏレベルからＨｉレベルに遷移する。その結果、ＡＮＤ回路１４６には、Ｈｉレベルの出力信号ＮＡＮＤ＿ＯＵＴ１と、Ｈｉレベルの出力信号ＩＮＶ＿ＯＵＴとが入力される。したがって、出力信号ＮＡＮＤ＿ＯＵＴ１の変化に応じて、ラッチパルス信号ＬＡＴＣＨはＬｏレベルからＨｉレベルに遷移する。この時、ＮＡＮＤ回路１４３においてＮＭＯＳ４０４がオフしているため、ＮＡＮＤ回路１４３の電源ノードＶＤＤと接地ノードＶＳＳとの間には貫通電流が発生しない。
【００５０】
続いて、時刻ｔ４６において出力信号ＣＯＭＰ＿ＯＵＴのレベルがＮＡＮＤ回路１４４の論理閾値Ｖｔｈ２に到達する。ＮＡＮＤ回路１４４を構成するＰＭＯＳ４０１がオンし、出力信号ＮＡＮＤ＿ＯＵＴ２がＬｏレベルからＨｉレベルに遷移する。これに伴って、インバータ回路１４５の出力信号ＩＮＶ＿ＯＵＴはＨｉレベルからＬｏレベルに遷移する。結果として、ＡＮＤ回路１４６には、Ｈｉレベルの出力信号ＮＡＮＤ＿ＯＵＴ１と、Ｌｏレベルの出力信号ＩＮＶ＿ＯＵＴとが入力される。つまり、出力信号ＮＡＮＤ＿ＯＵＴ２の変化に応じて、ラッチパルス信号ＬＡＴＣＨがＨｉレベルからＬｏレベルに遷移する。ここでも、出力信号ＮＡＮＤ＿ＯＵＴ２が変化するとき、ＮＡＮＤ回路１４４においてＮＭＯＳ４０４がオフしている。そのため、ＮＡＮＤ回路１４４の電源ノードＶＤＤと接地ノードＶＳＳとの間には貫通電流が発生しない。
【００５１】
このように、ラッチパルス信号ＬＡＴＣＨのレベルが遷移する時に、出力信号ＣＯＭＰ＿ＯＵＴが入力される入力部（ＮＡＮＤ回路１４３、１４４）において貫通電流が発生しない、あるいは、貫通電流の量が低減される。そのため、電源ノードＶＤＤの電源電圧の変動あるいは接地ノードＶＳＳの接地電圧の変動を小さくすることができる。結果として、正確なラッチパルス信号ＬＡＴＣＨを生成することができ、そして、ＡＤ変換の精度を向上させることができる。
【００５２】
また、本実施例のパルス生成回路１４２によれば、出力信号ＣＯＭＰ＿ＯＵＴの取りうる最低のレベル（Ｌｏレベル）が高い、つまり、出力信号ＣＯＭＰ＿ＯＵＴの振幅が小さい場合にも、正確にＡＤ変換を行うことができる。図４の時刻ｔ４６において、出力信号ＣＯＭＰ＿ＯＵＴの信号レベルがＮＡＮＤ回路１４４の論理閾値Ｖｔｈ２に到達し、さらに、時刻ｔ４７で出力信号ＣＯＭＰ＿ＯＵＴはＬｏレベルＶＯＬに到達する。このＬｏレベルＶＯＬは、比較器１４１の回路構成によっては、接地ノードＶＳＳの電圧よりも高い電圧に設定される場合がある。
【００５３】
図５に本実施例の比較器１４１の等価回路図を示す。比較器１４１はＮＭＯＳ６０、６１、６２、６５、６７とＰＭＯＳ６３、６４、６５で構成されている。ＮＭＯＳ６０、６１、６２とＰＭＯＳ６３、６４はＮトップ型差動増幅器を構成している。ＮＭＯＳ６５とＰＭＯＳ６６がソース接地増幅回路を構成している。ＮＭＯＳ６７は出力信号ＣＯＭＰ＿ＯＵＴの信号値の範囲（本実施例では、下限レベル）を制限するクリップするクリップ回路である。ＮＭＯＳ６７のゲートには、適当な電圧ＶＣＬＩＰが印加される。これにより、ソース接地増幅回路の定電流源（ＮＭＯＳ６５）の電流が急激に変化しないように、出力信号ＣＯＭＰ＿ＯＵＴに下限を設定することが可能となる。
【００５４】
このように、出力信号ＣＯＭＰ＿ＯＵＴのＬｏレベルが高い場合、出力信号ＣＯＭＰ＿ＯＵＴがＬｏレベルであっても図３（ｂ）のＮＭＯＳ４０２がオフしない可能性がある。そうすると、電源ノードＶＤＤと接地ノードＶＳＳとの間に貫通電流が発生し続けて、結果として、電源電圧の大きな変動が生じる可能性がある。これに対して、本実施例では、スイッチ部４０４（ＮＭＯＳ４０４）が論理ゲート部と直列に挿入されているため、上述の貫通電流の発生を低減することができる。結果として、正確にＡＤ変換を行うことができる。
【００５５】
なお、比較器１４１はＰトップ型差動増幅器を用いてもよい。また、出力信号ＣＯＭＰ＿ＯＵＴの電圧変化の方向が図４に示された方向と反対の場合は、図３のＮＡＮＤ回路１４３、１４４は図６に示すＮＯＲ回路に置換される。図６のＮＯＲ回路は、ＮＭＯＳ４６０、ＮＭＯＳ４６１、ＰＭＯＳ４６２、ＰＭＯＳ４６３によって構成される論理ゲート部を含む。ＮＯＲ回路は、さらに、ＰＭＯＳ４６４で構成されるスイッチ部を有する。図３のＮＡＮＤ回路１４３、１４４と同様に、ＮＯＲ回路の論理ゲート部とスイッチ部とは電源ノードＶＤＤと接地ノードＶＳＳとの間で直列に接続される。このような構成により、貫通電流の発生を防止し、そして、ＡＤ変換の精度を向上させることができる。
【００５６】
図３や図６に示された例の他に、パルス生成回路１４２の入力部は、ＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、ＯＲ回路、ＥＸＯＲ回路、セットリセットラッチ回路などを用いて構成されうる。これらの変形例においても、入力部を構成する論理回路が、論理ゲート部と、当該論理ゲート部に直列に接続されたスイッチ部を含む。このような構成により、貫通電流の発生を防止し、そして、ＡＤ変換の精度を向上させることができる。
【００５７】
以上に説明したとおり、本実施例によれば、ＡＤ変換の精度を向上させることができる。その結果、撮像装置の画質を向上させることができる。
【実施例２】
【００５８】
図面を参照しながら、第２の実施例について説明する。本実施例のＡＤ変換装置は、光電変換装置に搭載され、光電変換で生じた電荷に基づく信号に対してＡＤ変換を行う。
【００５９】
図７は本実施例に係る信号処理回路１４０の等価回路図である。図７において、図３と同じ部分には、図３と同じ符号を付し、その説明を省略する。図７（ａ）は、信号処理回路１４０の等価回路の一例を示した図である。本実施例において、パルス生成回路１４２の入力部を構成する論理回路の構成が実施例１と異なる。具体的に、ＮＡＮＤ回路１４３、ＮＡＮＤ回路１４４の代わりに、それぞれ、ＮＡＮＤ回路２４３、２４４が設けられる。また、制御信号ＳＷ＿ＥＮの代わりに、制御信号ＦＢ＿ＥＮがＮＡＮＤ回路２４３、２４４に入力される。
【００６０】
図７（ｂ）は、ＮＡＮＤ回路２４３の等価回路図を示す。なお、ＮＡＮＤ回路２４４は、ＮＡＮＤ回路２４３と同じ回路構成を有する。そのため、特に断りがない限り、ＮＡＮＤ回路２４３に関する説明はＮＡＮＤ回路２４４についても適用される。
【００６１】
図７（ｂ）が示すように、ＮＡＮＤ回路２４３は、論理ゲート部４５０とスイッチ部４０４（ＮＭＯＳ４０４）とに加えて、ＮＡＮＤゲート部７０を含む。ＮＡＮＤゲート部７０は、制御信号ＦＢ＿ＥＮが入力される第１の入力端子と、論理ゲート部４５０の出力端子Ｙに接続された第２の入力端子とを有する。ＮＡＮＤゲート部７０の出力信号ＳＷ＿ＩＮＴは、ＮＭＯＳ４０４のゲートに入力されている。したがって、本実施例では、論理ゲート部４５０から出力される信号、および、制御信号ＦＢ＿ＥＮに対する論理演算の結果に応じて、ＮＭＯＳ４０４のオンとオフとが制御される。
【００６２】
図７（ｃ）は、論理ゲート部４５０にＮＡＮＤゲートの回路記号を用いることで簡略化された、ＮＡＮＤ回路２４３の等価回路を示している。図７（ｃ）が示すように、電源ノードＶＤＤと接地ノードＶＳＳとの間において、論理ゲート部４５０およびスイッチ部４０４が１つの電流経路を成すように接続されている。
【００６３】
本実施例では、ＮＡＮＤ回路２４３の論理閾値とＮＡＮＤ回路２４４の論理閾値とが異なっている。具体的には、ＮＡＮＤ回路２４３の論理閾値Ｖｔｈ１が、ＮＡＮＤ回路２４４の論理閾値Ｖｔｈ２よりも高い。このような構成により、実施例１と同様にラッチパルス信号ＬＡＴＣＨが生成される。
【００６４】
次に、図８を参照しながら、図７（ａ）に示された信号処理回路１４０の動作を説明する。図８は本実施例の信号処理回路１４０に用いられる信号のタイミングチャート図である。具体的に、図８は、制御信号ＦＢ＿ＥＮ、出力信号ＳＷ＿ＩＮＴ１、出力信号ＳＷ＿ＩＮＴ２を示している。図８において、出力信号ＳＷ＿ＩＮＴ１は、ＮＡＮＤ回路２４３のＮＡＮＤゲート部７０の出力信号ＳＷ＿ＩＮＴを表している。また、出力信号ＳＷ＿ＩＮＴ２は、ＮＡＮＤ回路２４４のＮＡＮＤゲート部７０の出力信号ＳＷ＿ＩＮＴを表している。図８において、図４と同符号のものは同じ意味を表し、説明を省略する。
【００６５】
時刻ｔ８０の初期状態において、ランプ信号ＲＡＭＰの信号値（電圧）は、光信号ＰＩＸＳＩＧの信号値より高い状態にあり、比較器１４１の出力信号ＣＯＭＰ＿ＯＵＴはＨｉレベルＶＯＨを示している。
【００６６】
制御信号Ｐ＿ＥＮはＬｏレベルであり、制御信号ＦＢ＿ＥＮはＬｏレベルである。この時、出力信号ＮＡＮＤ＿ＯＵＴ１および出力信号ＮＡＮＤ＿ＯＵＴ２は、いずれもＨｉレベルであり、出力信号ＩＮＶ＿ＯＵＴはＬｏレベルである。また、出力信号ＳＷ＿ＩＮＴ１、および、出力信号ＳＷ＿ＩＮＴ２は、いずれもＨｉレベルである。
【００６７】
次に、時刻ｔ８１において制御信号Ｐ＿ＥＮがＬｏレベルからＨｉレベルに遷移する。これにより、出力信号ＮＡＮＤ＿ＯＵＴ１および出力信号ＮＡＮＤ＿ＯＵＴ２は、それぞれ、ＨｉレベルからＬｏレベルに遷移する。
【００６８】
時刻ｔ８２において、制御信号ＦＢ＿ＥＮがＬｏレベルからＨｉレベルに遷移する。この状態で出力信号ＮＡＮＤ＿ＯＵＴ１または出力信号ＮＡＮＤ＿ＯＵＴ２がＬｏレベルからＨｉレベルに遷移すると、対応する出力信号ＳＷ＿ＩＮＴ１またはＳＷＩＮＴ２が、ＨｉレベルからＬｏレベルに遷移する。すなわち、比較器１４１からの出力信号ＣＯＭＰ＿ＯＵＴの変化に応じて、ＮＭＯＳ４０４がオフする。
【００６９】
図８では、時刻ｔ８３からＡＤ変換期間が開始される。具体的には、時刻ｔ８３に、ランプ信号ＲＡＭＰの電圧変化が始まる。そのため、ランプ信号ＲＡＭＰの信号値は、光信号ＰＩＸＳＩＧの信号値に徐々に近づいていく。そして、時刻ｔ８４で出力信号ＣＯＭＰ＿ＯＵＴのレベルが下がり始める。
【００７０】
時刻ｔ８５で出力信号ＣＯＭＰ＿ＯＵＴの信号レベルがＮＡＮＤ回路２４３の論理閾値Ｖｔｈ１に到達したとき、ＮＡＮＤ回路２４３を構成するＰＭＯＳ４０１がオンし、出力信号ＮＡＮＤ＿ＯＵＴ１がＬｏレベルからＨｉレベルに遷移する。その結果、ＡＮＤ回路１４６には、Ｈｉレベルの出力信号ＮＡＮＤ＿ＯＵＴ１と、Ｈｉレベルの出力信号ＩＮＶ＿ＯＵＴとが入力される。したがって、出力信号ＮＡＮＤ＿ＯＵＴ１の変化に応じて、ラッチパルス信号ＬＡＴＣＨはＬｏレベルからＨｉレベルに遷移する。
【００７１】
この時、ＮＡＮＤ回路２４３のＮＡＮＤゲート部７０の出力信号ＳＷ＿ＩＮＴ１は、ＨｉレベルからＬｏレベルへ遷移する。したがって、出力信号ＣＯＭＰ＿ＯＵＴの信号レベルが接地電圧のレベル（またはＬｏレベルＶＯＬ）に達する前に、ＮＡＮＤ回路２４３のＮＭＯＳ４０４がオフ状態になる。これにより、ＮＡＮＤ回路２４３において、電源ノードと接地ノードとの間の貫通電流を低減することができる。同様の動作が、時刻ｔ８６からＮＡＮＤ回路２４４において行われる。
【００７２】
このように、ラッチパルス信号ＬＡＴＣＨのレベルが遷移する時に、出力信号ＣＯＭＰ＿ＯＵＴが入力される入力部（ＮＡＮＤ回路１４３、１４４）において貫通電流が発生しない、あるいは、貫通電流の量が低減される。そのため、電源ノードＶＤＤの電源電圧の変動あるいは接地ノードＶＳＳの接地電圧の変動を小さくすることができる。結果として、正確なラッチパルス信号ＬＡＴＣＨを生成することができ、そして、ＡＤ変換の精度を向上させることができる。
【００７３】
また、本実施例では、ＡＤ変換期間中にＮＡＮＤ回路２４３、２４４の出力が反転するときに、対応するスイッチ部４０４（ＮＭＯＳ４０４）がオフ状態になる。そのため、出力信号ＮＡＮＤ＿ＯＵＴ１、ＮＡＮＤ＿ＯＵＴ２がハイインピーダンス状態になることはない。このため出力信号ＮＡＮＤ＿ＯＵＴ１、ＮＡＮＤ＿ＯＵＴ２を保持する期間がないため、負荷容量１４７、１４８を省略することが可能となる。
【００７４】
なお、本実施例においても、実施例１で説明したものと同じ変形例が適用される。
【実施例３】
【００７５】
図９は本発明の第３の実施例に係るパルス生成回路１４２の入力部の等価回路図である。実施例１におけるＮＡＮＤ回路１４３、１４４、実施例２におけるＮＡＮＤ回路２４３、２４４の替わりに、図９に示すような回路構成を用いることで実施例１の駆動と実施例２の駆動とを状況によって切り替えて使用することが可能である。
【００７６】
図９において、ＮＭＯＳ４０４のゲートにはＡＮＤ回路９０の出力信号ＳＷ＿ＩＮＴが入力される。ＡＮＤ回路９０の入力の一方には制御信号ＳＷ＿ＥＮが入力され、他方はＮＡＮＤ回路９１の出力に接続されている。またＮＡＮＤ回路９１の入力の一方には制御信号ＦＢ＿ＥＮ入力され、他方は２入力ＮＡＮＤ回路４５０の出力Ｙに接続されている。
【００７７】
制御信号ＦＢ＿ＥＮがＬｏレベルのときは、実施例１の図４で示したような駆動が可能となる。また制御信号ＳＷ＿ＥＮがＨｉレベルのときは、実施例２の図８で示したような駆動が可能となる。
【００７８】
このように本実施例ではＡＤ変換期間中に貫通電流が発生しづらい駆動を状況によって選択することが可能となるため、結果として、画質を向上させることができる。
【実施例４】
【００７９】
光電変換システムの実施例について説明する。光電変換システムとして、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星などがあげられる。図１０に、光電変換システムの例としてカメラのブロック図を示す。
【００８０】
図１０において、１００１はレンズの保護のためのバリアである。１００２は被写体の光学像を撮像装置１００４に結像させるレンズである。１００３はレンズ１００２を通った光量を可変するための絞りである。撮像装置１００４には、上述の各実施例で説明した光電変換装置が用いられる。
【００８１】
１００７は撮像装置１００４より出力された画素信号に対して、補正やデータ圧縮などの処理を行い、画像信号を取得する信号処理部である。そして、図１０において、１００８は撮像装置１００４および信号処理部１００７に、各種タイミング信号を出力するタイミング発生部、１００９はカメラ全体を制御する全体制御部である。１０１０は画像データを一時的に記憶する為のフレームメモリ部である。１０１１は記録媒体に記録または読み出しを行うためのインターフェース部である。１０１２は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。１０１３は外部コンピュータ等と通信する為のインターフェース部である。
【００８２】
なお、カメラシステムは少なくとも撮像装置１００４と、撮像装置１００４に被写体からの光を結像するレンズ１００２とを有すればよい。
【００８３】
以上に説明した通り、光電変換システムの実施例において、撮像装置１００４には、上述の各実施例の撮像装置が用いられる。このような構成によれば、カメラシステムにおいてＡＤ変換の精度を向上させることができる。
【実施例５】
【００８４】
移動体の実施例について説明する。本実施例の移動体は、車載カメラを備えた自動車である。図１１（ａ）は、自動車２１００の外観と主な内部構造を模式的に示している。自動車２１００は、撮像装置２１０２、撮像システム用集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）２１０３、警報装置２１１２、主制御部２１１３を備える。
【００８５】
撮像装置２１０２は、上述の実施例で説明したいずれかの光電変換装置が用いられる。警報装置２１１２は、撮像システム、車両センサ、制御ユニットなどから異常を示す信号を受けたときに、運転手へ向けて警告を行う。主制御部２１１３は、撮像システム、車両センサ、制御ユニットなどの動作を統括的に制御する。なお、自動車２１００が主制御部２１１３を備えていなくてもよい。この場合、撮像システム、車両センサ、制御ユニットが個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）。
【００８６】
図１１（ｂ）は、自動車２１００のシステム構成を示すブロック図である。自動車２１００は、第１の撮像装置２１０２と第２の撮像装置２１０２を含む。つまり、本実施例の車載カメラはステレオカメラである。撮像装置２１０２には、光学部２１１４により被写体像が結像される。撮像装置２１０２から出力された画素信号は、画像前処理部２１１５によって処理され、そして、撮像システム用集積回路２１０３に伝達される。画像前処理部２１１５は、Ｓ−Ｎ演算や、同期信号付加などの処理を行う。
【００８７】
撮像システム用集積回路２１０３は、画像処理部２１０４、メモリ２１０５、光学測距部２１０６、視差演算部２１０７、物体認知部２１０８、異常検出部２１０９、および、外部インターフェース（Ｉ／Ｆ）部２１１６を備える。画像処理部２１０４は、画素信号を処理して画像信号を生成する。また、画像処理部２１０４は、画像信号の補正や異常画素の補完を行う。メモリ２１０５は、画像信号を一時的に保持する。また、メモリ２１０５は、既知の撮像装置２１０２の異常画素の位置を記憶していてもよい。光学測距部２１０６は、画像信号を用いて被写体の合焦または測距を行う。視差演算部２１０７は、視差画像の被写体照合（ステレオマッチング）を行う。物体認知部２１０８は、画像信号を解析して、自動車、人物、標識、道路などの被写体の認知を行う。異常検出部２１０９は、撮像装置２１０２の故障、あるいは、誤動作を検知する。異常検出部２１０９は、故障や誤動作を検知した場合には、主制御部２１１３へ異常を検知したことを示す信号を送る。外部Ｉ／Ｆ部２１１６は、撮像システム用集積回路２１０３の各部と、主制御部２１１３あるいは種々の制御ユニット等との間での情報の授受を仲介する。
【００８８】
自動車２１００は、車両情報取得部２１１０および運転支援部２１１１を含む。車両情報取得部２１１０は、速度・加速度センサ、角速度センサ、舵角センサ、測距レーダ、圧力センサなどの車両センサを含む。
【００８９】
運転支援部２１１１は、衝突判定部を含む。衝突判定部は、光学測距部２１０６、視差演算部２１０７、物体認知部２１０８からの情報に基づいて、物体との衝突可能性があるか否かを判定する。光学測距部２１０６や視差演算部２１０７は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。
【００９０】
運転支援部２１１１が他の物体と衝突しないように自動車２１００を制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。
【００９１】
自動車２１００は、さらに、エアバッグ、アクセル、ブレーキ、ステアリング、トランスミッション等の走行に用いられる駆動部を具備する。また、自動車２１００は、それらの制御ユニットを含む。制御ユニットは、主制御部２１１３の制御信号に基づいて、対応する駆動部を制御する。
【００９２】
以上に説明した通り、自動車の実施例において、撮像装置２１０２には、上述の実施例のいずれかの撮像装置が用いられる。このような構成によれば、ＡＤ変換の精度を向上させることができる。
【符号の説明】
【００９３】
１１１  画素
１４０  信号処理回路
１４１  比較器
１４２  パルス生成回路
１４３  ＮＡＮＤ回路
１４４  ＮＡＮＤ回路
４０４  スイッチ部
４５０  論理ゲート部
【図１】
2020088585.tif 000003
【図２】
2020088585.tif 000004
【図３】
2020088585.tif 000005
【図４】
2020088585.tif 000006
【図５】
2020088585.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2020088585.tif 000012
【図１１】
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