(57)【要約】【課題】  入出力バッファの制御信号に関する配線使用量を減少させて半導体装置内の配線が可能になること。【解決手段】  複数の入出力バッファと、前記複数の入出力バッファを制御する入出力バッファ制御信号と、前記入出力バッファ制御信号を保持する入出力バッファ制御信号保持部と、前記複数の入出力バッファ制御信号保持部へ制御信号を伝送する入出力バッファ制御信号伝送部と、を有する半導体装置で、前記複数の入出力バッファを物理配置し、前記入出力バッファ制御信号保持部を前記入出力バッファに近接配置し、前記入出力バッファ制御信号伝送部を前記複数の入出力バッファ制御信号保持部に沿って配置し、記入出力バッファ制御信号伝送部は制御信号を１ｂｉｔのシフトレジスタ構成で伝送することを特徴とする。【選択図】図１
2020088212.tif 000002
【特許請求の範囲】
【請求項１】
複数の入出力バッファと、
前記複数の入出力バッファを制御する入出力バッファ制御信号と、
前記入出力バッファ制御信号を保持する入出力バッファ制御信号保持部と、
前記複数の入出力バッファ制御信号保持部へ制御信号を伝送する入出力バッファ制御信号伝送部と、
を有する半導体装置で、
前記複数の入出力バッファを物理配置し、
前記入出力バッファ制御信号保持部を前記入出力バッファに近接配置し、
前記入出力バッファ制御信号伝送部を前記複数の入出力バッファ制御信号保持部に沿って配置し、
前記入出力バッファ制御信号伝送部は制御信号を１ｂｉｔのシフトレジスタ構成で伝送することを特徴とする入出力バッファ制御回路構成。
【請求項２】
前記入出力バッファ制御信号伝送部は、伝送する周波数に応じたシフトレジスタの段数構成とすることを特徴とする請求項１に記載の入出力バッファ制御回路構成。
【請求項３】
請求項１に記載の入出力バッファ制御回路構成において、
電源供給および動作開始指示に応答し、
動作開始に必要な待機時間を活用して、
請求項１に記載の入出力バッファ制御信号伝送部への制御信号伝送を行うことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入出力バッファ制御回路に関して、特に配線使用量を削減するものに関する。
【背景技術】
【０００２】
従来、ＩＯバッファとも呼ばれる入出力バッファは、半導体装置の入力および出力の端子に対して実装される。入出力バッファは半導体装置内外の電圧差分に対応するレベルシフタ機能を有する以外に、出力信号の駆動能力を可変に出来るといったような種々の機能を有する。１つの半導体装置には数百の端子が存在し、端子それぞれに入出力バッファが実装される。入出力バッファには、入出力バッファを通過して半導体装置内外とデータ信号をやり取りする信号以外に、各種機能を制御するための入出力バッファ制御信号が接続される。
【０００３】
図１０を用いて、半導体装置と入出力バッファと入出力バッファの制御信号について説明する。半導体装置０００の外周に入出力バッファ００１が配置される。入出力バッファ００１には入出力バッファ制御信号００３がＮｂｉｔの幅を持って接続され、入出力バッファ制御信号００３の値に応じて入出力バッファ００１の各種機能が制御される。
【０００４】
制御される機能としては、例えば、出力信号の駆動能力変更や入出力バッファの入力もしくは出力の方向切換などがある。入出力バッファ制御信号００３は、入出力バッファ制御信号保持部００２から出力される。入出力バッファ制御信号保持部００２には、制御部００４からの制御によって、制御バス００５を介して、書き込み制御が行われる。
【０００５】
図１０では、１つの入出力バッファ００１に対する入出力バッファ制御信号００３を図示したが、実際には全ての入出力バッファ００１に対する入出力バッファ制御信号００３が必要となる。入出力バッファ００１が半導体装置０００の外周に位置するため、入出力バッファ００１との接続性を考慮すると、入出力バッファ制御信号保持部００２は半導体装置０００の中央部に配置することが好ましい。
【０００６】
入出力バッファ制御信号保持部００２が半導体装置０００の中央部に配置されることで、入出力バッファ制御信号００３が半導体装置０００の中央部から半導体装置０００の外周へと放射状に配線することになり、配線使用量を著しく消費することになる。配線使用量によっては半導体装置０００で配線することが出来なくなることがある。
【０００７】
ＩＯ制御に関する提案としては、低電力でかつ回路面積を抑えた提案が、特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−５４５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１では、入出力バッファを通過するデータ信号自体に関する記載しかなく、入出力バッファの機能を制御する制御信号の配線使用量削減に関する記載がない。
【００１０】
そこで本発明では、入出力バッファの制御信号に関する配線使用量を減少させて半導体装置内の配線が可能になることを目的とする。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、本発明に係る入出力バッファ制御回路は、
複数の入出力バッファと、前記複数の入出力バッファを制御する入出力バッファ制御信号と、前記入出力バッファ制御信号を保持する入出力バッファ制御信号保持部と、前記複数の入出力バッファ制御信号保持部へ制御信号を伝送する入出力バッファ制御信号伝送部と、を有する半導体装置で、前記複数の入出力バッファを物理配置し、前記入出力バッファ制御信号保持部を前記入出力バッファに近接配置し、前記入出力バッファ制御信号伝送部を前記複数の入出力バッファ制御信号保持部に沿って配置し、前記入出力バッファ制御信号伝送部は制御信号を１ｂｉｔのシフトレジスタ構成で伝送することを特徴とする。
【発明の効果】
【００１２】
本発明に係る入出力バッファ制御回路によれば、入出力バッファの制御信号に関する配線使用量を減少させて半導体装置内の配線が可能になる。
【図面の簡単な説明】
【００１３】
【図１】実施例１における構成図である。
【図２】実施例１における回路図である。
【図３】実施例１におけるフロー図である。
【図４】実施例１におけるタイムチャートである。
【図５】実施例２における構成図である。
【図６】実施例２における回路図である。
【図７】実施例２におけるフロー図である。
【図８】実施例２におけるタイムチャートである。
【図９】その他の実施例におけるフロー図である。
【図１０】本発明の背景を説明する図である。
【発明を実施するための形態】
【００１４】
以下に、本発明の実施例について図面を参照しながら説明する。
【００１５】
＜実施例１＞
以下に、本発明の実施例１の構成を示す。図１を用いて入出力バッファ制御回路の構成を説明する。
【００１６】
半導体装置１００は、外周に入出力バッファ１０１を配置している。入出力バッファ１０１には、入出力バッファ制御信号１０３が接続される。入出力バッファ制御信号１０３は、入出力バッファ制御信号保持部１０７で保持された制御信号である。入出力バッファ制御信号保持部１０７はフリップフロップで、入出力バッファ制御信号伝送部１０６からの入出力バッファ制御信号が保持される。
【００１７】
入出力バッファ制御信号伝送部１０６は、フリップフロップで、入出力バッファ制御信号中継部１０２に格納された入出力バッファ制御信号を順次伝送する。制御部１０４は、書き込み制御によって、制御バス１０５を介して、入出力バッファ制御信号中継部１０２に入出力バッファ制御信号を格納する。
【００１８】
本実施例では、入出力バッファ１０１は、１０１−０から１０１−Ｆまでの計１６個配置される。１つの入出力バッファ１０１に対して、２ｂｉｔの入出力バッファ制御信号１０３が接続され、入出力バッファ１０１−０に接続される入出力バッファ制御信号１０３をそれぞれ１０３−０−０と１０３−０−１とする。同様に入出力バッファ制御信号１０３−０−０を保持している入出力バッファ制御信号保持部を１０７−０−０とし、入出力バッファ制御信号保持部１０７−０−０へ入出力バッファ制御信号を伝送する入出力バッファ制御信号伝送部１０６を１０６−０−０とする。
【００１９】
入出力バッファ制御信号伝送部１０６は、１０６−０−０から１０６−０−１、１０６−１−０、１０６−１−１と数珠繋ぎに接続され、入出力バッファ１０１−Ｆに対応する１０６−Ｆ−０、１０６−Ｆ−１まで計３２個のフリップフロップのシフトレジスタで構成される。入出力バッファ制御信号伝送部１０６−０−０から１０６−Ｆ−１までの計３２個のフリップフロップは、入出力バッファ１０１−０から１０１−Ｆおよび入出力バッファ制御信号保持部１０７−０−０から入出力バッファ制御信号保持部１０７−Ｆ−１を沿うように、内周に配置される。
【００２０】
次に図２を用いてより具体的な回路構成について説明する。
【００２１】
制御部１０４の制御により、制御バス１０５を介して、入出力バッファ制御信号中継部１０２に対して書き込み制御が行われ、入出力バッファ制御信号中継部１０２に信号が格納される。制御バス１０５を構成している信号は、ライトアドレス信号やライトデータ信号である。入出力バッファ制御信号中継部１０２は、入出力バッファ制御信号中継部書き込み回路１０８と、入出力バッファ制御信号中継部信号保持回路１０９と、入出力バッファ制御信号中継部シリアル変換回路１１０を具備する。
【００２２】
入出力バッファ制御信号中継部書き込み回路１０８は、ライトアドレス信号やライトデータ信号に基づき入出力バッファ制御信号中継部信号保持回路１０９へのデータ書き込みを行う。入出力バッファ制御信号中継部信号保持回路１０９は、１６個の入出力バッファそれぞれに２ｂｉｔの入出力バッファ制御信号を保持するために、１０９−０−０から１０９−Ｆ−１までの計３２個のフリップフロップで構成される。
【００２３】
入出力バッファ制御信号中継部信号保持回路１０９で保持された入出力バッファ制御信号は、入出力バッファ制御信号中継部シリアル変換回路１１０にて１ｂｉｔのシリアル信号に変換され、入出力バッファ制御信号伝送部１０６に送られる。入出力バッファ制御信号伝送部１０６は、１０６−０−０から１０６−Ｆ−１まで３２個のフリップフロップが数珠繋ぎに接続される。
【００２４】
入出力バッファ制御信号伝送部１０６の出力は後段の入出力バッファ制御信号伝送部１０６と入出力バッファ制御信号保持部１０７へ接続される。具体的には、入出力バッファ制御信号伝送部１０６−０−０の出力は、入出力バッファ制御信号伝送部１０６−０−１と入出力バッファ制御信号保持部１０７−０−０へ接続される。入出力バッファ制御信号保持部１０７へは入出力バッファ制御信号中継部１０２からの入出力バッファ制御信号更新トリガ信号１１１も接続される。入出力バッファ制御信号更新トリガ信号１１１に応じて入出力バッファ制御信号伝送部１０６からの信号を入出力バッファ制御信号保持部１０７で保持する。
【００２５】
入出力バッファ制御信号保持部１０７で保持された入出力バッファ制御信号１０３は、入出力バッファ１０１へ接続される。本例では入出力バッファ１０１に対して、２ｂｉｔの入出力バッファ制御信号１０３が接続される。入出力バッファ１０１−０に対しては、入出力バッファ制御信号保持部１０７−０−０と入出力バッファ制御信号保持部１０７−０−１で保持された入出力バッファ制御信号１０３−０−０と入出力バッファ制御信号１０３−０−１が接続される。
【００２６】
次に図３を用いて実施例１のフローについて説明する。
【００２７】
ステートＳ１００からフローを開始し、ステートＳ１０１へ移行する。ステートＳ１０１にて制御部１０４が入出力バッファ設定指示を行い、ステートＳ１０２へ移行する。ステートＳ１０２では、制御部１０４から入出力バッファ制御信号中継部１０２へ設定書き込みを行い、ステートＳ１０３へ移行する。ステートＳ１０３では、全入出力バッファ１０１に対する設定書き込みが完了したか否かを判定し、設定が完了していればステートＳ１０４へ、設定が完了していなければステートＳ１０１へ移行する。
【００２８】
各入出力バッファ１０１に対する設定が完了しステートＳ１０４へ移行したら入出力バッファ制御信号中継部１０２から出力される１ｂｉｔの制御信号を次段の伝送回路へ伝送し、ステートＳ１０５へ移行する。ステートＳ１０５では伝送が完了しかた否かを判定し、伝送完了していればステートＳ１０６へ移行し、伝送が完了していなければステートＳ１０４へ移行する。
【００２９】
具体的には、ステートＳ１０１で入出力バッファ１０１−１に対する入出力バッファ制御信号１０３−１−０への設定指示がなされた場合には、入出力バッファ制御信号伝送部１０６−０−０、１０６−０−１、１０６−１−０までフリップフロップ３段分の入出力バッファ制御信号伝送がされることで伝送完了となる。
【００３０】
ステートＳ１０６では、入出力バッファ制御信号更新トリガ信号１１１を発行し、ステートＳ１０７へ移行する。ステートＳ１０７では、入出力バッファ制御信号更新トリガ信号１１１を受けて、入出力バッファ制御信号保持部１０７への書き込み処理が行われ、ステートＳ１０８へ移行し、処理終了となる。
【００３１】
次に図４を用いて実施例１のタイムチャートについて説明する。入出力バッファ制御信号中継部信号保持回路１０９および入出力バッファ制御信号伝送部１０６、入出力バッファ制御信号保持部１０７はフリップフロップで構成され、フリップフロップを駆動するクロック信号の立ち上がりエッジのタイミングをＴ０、Ｔ１、Ｔ２、・・・・Ｔ３２、Ｔ３３と定義して説明する。
【００３２】
タイミングＴ０は制御部１０４から入出力バッファ制御信号中継部１０２への設定書き込みが完了している状態で、全３２個の入出力バッファ制御信号中継部信号保持回路１０９へ設定書き込みがなされている。
【００３３】
タイミングＴ１では、入出力バッファ制御信号中継部信号保持回路１０９−Ｆ−１で保持されているＤａｔａＦ１が入出力バッファ制御信号中継部シリアル変換回路１１０で選択され、入出力バッファ制御信号伝送部１０６−０−０に入力される。
【００３４】
タイミングＴ２では、入出力バッファ制御信号中継部信号保持回路１０９−Ｆ−０で保持されているＤａｔａＦ０が入出力バッファ制御信号中継部シリアル変換回路１１０で選択され、入出力バッファ制御信号伝送部１０６−０−０に入力される。それとともに、入出力バッファ制御信号伝送部１０６−０−０に格納されていたＤａｔａＦ１が、次段の入出力バッファ制御信号伝送部１０６−０−１に入力される。
【００３５】
タイミングＴ３では、入出力バッファ制御信号中継部信号保持回路１０９−Ｅ−１で保持されているＤａｔａＥ１が入出力バッファ制御信号中継部シリアル変換回路１１０で選択され、入出力バッファ制御信号伝送部１０６−０−０に入力される。それとともに、入出力バッファ制御信号伝送部１０６−０−０に格納されていたＤａｔａＦ０が、次段の入出力バッファ制御信号伝送部１０６−０−１に入力される。更に入出力バッファ制御信号伝送部１０６−０−１に格納されていたＤａｔａＦ１が、次段の入出力バッファ制御信号伝送部１０６−１−０に入力される。
【００３６】
タイミングＴ４では、入出力バッファ制御信号中継部信号保持回路１０９−Ｅ−０で保持されているＤａｔａＥ０が入出力バッファ制御信号中継部シリアル変換回路１１０で選択され、入出力バッファ制御信号伝送部１０６−０−０に入力される。それとともに、入出力バッファ制御信号伝送部１０６−０−０に格納されていたＤａｔａＥ１が、次段の入出力バッファ制御信号伝送部１０６−０−１に入力される。
【００３７】
更に入出力バッファ制御信号伝送部１０６−０−１に格納されていたＤａｔａＦ０が、次段の入出力バッファ制御信号伝送部１０６−１−０に入力される。また、入出力バッファ制御信号伝送部１０６−１−０に格納されていたＤａｔａＦ１が、次段の入出力バッファ制御信号伝送部１０６−１−１に入力される。
【００３８】
このような信号伝送をＤａｔａＦ１が入出力バッファ制御信号伝送部１０６−Ｆ−１に伝わるタイミングＴ３２まで繰り返し実施される。
【００３９】
入出力バッファ制御信号伝送部１０６への伝送が完了した後、タイミングＴ３３で、入出力バッファ制御信号更新トリガ信号１１１が発行される。入出力バッファ制御信号更新トリガ信号１１１の発行タイミングは、入出力バッファ制御信号伝送部１０６のフリップフロップ数によってあらかじめ決定される。入出力バッファ制御信号更新トリガ信号１１１によって、入出力バッファ制御信号保持部１０７への書き込みが行われることで、設定した入出力バッファ制御信号１０３が入出力バッファ１０１へ入力され、全ての入出力バッファ制御信号１０３の設定更新が完了となる。
【００４０】
このような構成にすることで、入出力バッファの制御信号に関する配線使用量を減少させて半導体装置内の配線が可能になる。
【００４１】
＜実施例２＞
以下に、本発明の実施例２の構成を示す。図５を用いて入出力バッファ制御回路の構成を説明する。実施例１で示した図１と同一の構成については、同一の番号を付し説明を省略する。
【００４２】
入出力バッファ制御信号伝送部１０６は、１０６−０−０から１０６−１−０、１０６−２−０、１０６−３−０と数珠繋ぎに接続され、入出力バッファ１０１−Ｆに対応する１０６−Ｆ−０まで計１６個のフリップフロップのシフトレジスタで構成される。入出力バッファ制御信号伝送部１０６−０−０から１０６−Ｆ−０までの計１６個のフリップフロップは、入出力バッファ１０１−０から１０１−Ｆおよび入出力バッファ制御信号保持部１０７−０−０から入出力バッファ制御信号保持部１０７−Ｆ−１を沿うように、内周に配置される。
【００４３】
本例では、１つの入出力バッファ制御信号伝送部１０６に対して、２つの入出力バッファ制御信号保持部１０７が接続されるように、入出力バッファ制御信号伝送部１０６を計１６個のフリップフロップで構成した。しかし、これに限らず入出力バッファ制御信号伝送部１０６のフリップフロップ個数は、入出力バッファ制御信号伝送部１０６のフリップフロップを駆動するクロック周波数と各フリップフロップの物理配置距離間隔に応じて決めることが出来る。
【００４４】
例えば、フリップフロップ間の距離が２．５ｍｍの場合に伝送遅延が５ｎｓとなる１辺１０ｍｍの半導体装置があるとする。この場合は、１周期５ｎｓの２００ＭＨｚのクロック周波数でフリップフロップを駆動すると、本例のように１辺あたり４個で計１６個のフリップフロップ構成にする必要がある。これが、１周期１０ｎｓの１００ＭＨｚのクロック周波数で駆動することで、フリップフロップ間の距離を２倍の５ｍｍで伝送出来るため、フリップフロップの個数が半分の８個で実現可能である。
【００４５】
次に図６を用いてより具体的な回路構成について説明する。
【００４６】
制御部１０４、制御バス１０５、入出力バッファ制御信号中継部１０２に関して、入出力バッファ制御信号中継部シリアル変換回路１１０から１ｂｉｔのシリアル信号が出力されるまでは、実施例１の図２と同じ構成のため説明を割愛する。
【００４７】
入出力バッファ制御信号中継部シリアル変換回路１１０にて１ｂｉｔに変換された入出力バッファ制御信号は、入出力バッファ制御信号伝送部１０６に送られる。入出力バッファ制御信号伝送部１０６は、１０６−０−０から１０６−Ｆ−０まで１６個のフリップフロップが数珠繋ぎに接続されている。
【００４８】
入出力バッファ制御信号伝送部１０６の出力は後段の入出力バッファ制御信号伝送部１０６と入出力バッファ制御信号保持部１０７へ接続される。具体的には、入出力バッファ制御信号伝送部１０６−０−０の出力は、入出力バッファ制御信号伝送部１０６−１−０と入出力バッファ制御信号保持部１０７−０−０と１０７−０−１へ接続される。
【００４９】
入出力バッファ制御信号保持部１０７へは入出力バッファ制御信号中継部１０２からの入出力バッファ制御信号更新トリガ信号１１１が接続されている。入出力バッファ制御信号更新トリガ信号１１１に応じて入出力バッファ制御信号伝送部１０６からの信号を入出力バッファ制御信号保持部１０７で保持する。
【００５０】
入出力バッファ制御信号保持部１０７で保持された入出力バッファ制御信号１０３は、入出力バッファ１０１へ接続される。本例では入出力バッファ１０１に対して、２ｂｉｔの入出力バッファ制御信号１０３が接続される。入出力バッファ１０１−０に対しては、入出力バッファ制御信号保持部１０７−０−０と入出力バッファ制御信号保持部１０７−０−１で保持された入出力バッファ制御信号１０３−０−０と入出力バッファ制御信号１０３−０−１が接続される。
【００５１】
次に図７を用いて実施例２のフローについて説明する。ステートＳ１００からステートＳ１０７までは、実施例１の図３と同じため説明を割愛する。
【００５２】
ステートＳ２０８では、更新完了か否かを判定し、更新完了していればステートＳ２０９へ移行し処理終了となり、更新完了していなければステートＳ１０４へ移行する。
【００５３】
本実施例では、入出力バッファ制御信号更新トリガ信号が２本有るため、２回の更新が完了したか否かを判断する必要がある。
【００５４】
次に図８を用いて実施例２のタイムチャートについて説明する。
【００５５】
入出力バッファ制御信号中継部信号保持回路１０９および入出力バッファ制御信号伝送部１０６、入出力バッファ制御信号保持部１０７はフリップフロップで構成され、フリップフロップを駆動するクロック信号の立ち上がりエッジのタイミングをＴ０、Ｔ１、Ｔ２、・・・・Ｔ３２、Ｔ３３と定義して説明する。
【００５６】
タイミングＴ０は制御部１０４から入出力バッファ制御信号中継部１０２への設定書き込みが完了している状態で、全３２個の入出力バッファ制御信号中継部信号保持回路１０９へ設定書き込みがなされている。
【００５７】
タイミングＴ１では、入出力バッファ制御信号中継部信号保持回路１０９−Ｆ−１で保持されているＤａｔａＦ１が入出力バッファ制御信号中継部シリアル変換回路１１０で選択され、入出力バッファ制御信号伝送部１０６−０−０に入力される。
【００５８】
タイミングＴ２では、入出力バッファ制御信号中継部信号保持回路１０９−Ｅ−１で保持されているＤａｔａＥ１が入出力バッファ制御信号中継部シリアル変換回路１１０で選択され、入出力バッファ制御信号伝送部１０６−０−０に入力される。それとともに、入出力バッファ制御信号伝送部１０６−０−０に格納されていたＤａｔａＦ１が、次段の入出力バッファ制御信号伝送部１０６−１−０に入力される。
【００５９】
タイミングＴ３では、入出力バッファ制御信号中継部信号保持回路１０９−Ｄ−１で保持されているＤａｔａＤ１が入出力バッファ制御信号中継部シリアル変換回路１１０で選択され、入出力バッファ制御信号伝送部１０６−０−０に入力される。それとともに、入出力バッファ制御信号伝送部１０６−０−０に格納されていたＤａｔａＥ１が、次段の入出力バッファ制御信号伝送部１０６−１−０に入力される。更に入出力バッファ制御信号伝送部１０６−１−０に格納されていたＤａｔａＦ１が、次段の入出力バッファ制御信号伝送部１０６−２−０に入力される。
【００６０】
タイミングＴ４では、入出力バッファ制御信号中継部信号保持回路１０９−Ｃ−１で保持されているＤａｔａＣ１が入出力バッファ制御信号中継部シリアル変換回路１１０で選択され、入出力バッファ制御信号伝送部１０６−０−０に入力される。それとともに、入出力バッファ制御信号伝送部１０６−０−０に格納されていたＤａｔａＤ１が、次段の入出力バッファ制御信号伝送部１０６−１−０に入力される。
【００６１】
更に入出力バッファ制御信号伝送部１０６−１−０に格納されていたＤａｔａＥ１が、次段の入出力バッファ制御信号伝送部１０６−２−０に入力される。また、入出力バッファ制御信号伝送部１０６−２−０に格納されていたＤａｔａＦ１が、次段の入出力バッファ制御信号伝送部１０６−３−０に入力される。
【００６２】
このような入出力バッファ制御信号中継部信号保持回路１０９−ｎ−１（以下、ｎ＝０、１、２、３、４、５、６、７、８、９、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ）で保持されている信号伝送をＤａｔａＦ１が入出力バッファ制御信号伝送部１０６−Ｆ−０に伝わるタイミングＴ１６まで繰り返し実施される。
【００６３】
１順目の入出力バッファ制御信号伝送部１０６への伝送が完了した後、タイミングＴ１７で、入出力バッファ制御信号更新トリガ信号１１１−１が発行される。入出力バッファ制御信号更新トリガ信号１１１−１によって、入出力バッファ制御信号保持部１０７−ｎ−１への書き込みが行われることで、設定した入出力バッファ制御信号１０３−ｎ−１が入出力バッファ１０１へ入力される。
【００６４】
タイミングＴ１７からタイミングＴ３２までは、タイミングＴ１からタイミングＴ１６と同様に、今後は入出力バッファ制御信号中継部信号保持回路１０９−ｎ−０で保持されている信号伝送が入出力バッファ制御信号伝送部１０６−Ｆ−０に伝わるまで繰り返し実施される。
【００６５】
２順目の入出力バッファ制御信号伝送部１０６への伝送が完了した後、タイミングＴ３３で、入出力バッファ制御信号更新トリガ信号１１１−０が発行される。入出力バッファ制御信号更新トリガ信号１１１−０によって、入出力バッファ制御信号保持部１０７−ｎ−０への書き込みが行われることで、設定した入出力バッファ制御信号１０３−ｎ−０が入出力バッファ１０１へ入力され、全ての入出力バッファ制御信号１０３の設定更新が完了となる。
【００６６】
このような構成にすることで、入出力バッファの制御信号伝送に必要なフリップフロップの個数を削減し、入出力バッファの制御信号に関する配線使用量を減少させて半導体装置内の配線が可能になる。
【００６７】
＜その他の実施例＞
次に図９を用いてその他の実施例のフローについて説明する。
【００６８】
図９のフロー図では、半導体装置１００を起動して、実施例１および実施例２で示した構成をシステムで稼働させる際のフローについて説明する。
【００６９】
ステートＳ３００からフローを開始し、ステートＳ３０１へ移行する。ステートＳ３０１では、半導体装置１００への電源供給を開始し、ステートＳ３０２へ移行する。ステートＳ３０２では、半導体装置１００へのクロック供給およびリセット解除を行い、ステートＳ３０３へ移行する。ステートＳ３０３では制御部１０４の起動開始を行い、ステートＳ３０４へ移行する。制御部１０４はいわゆるＣＰＵ（中央処理装置）で、システム全体の制御を担う部分がステートＳ３０３にて起動する。
【００７０】
ステートＳ３０４では、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路といった安定動作するまでに、数ｕｓオーダーの待機時間を要する回路の設定および起動を開始し、ステートＳ３０５へ移行する。ステートＳ３０５では、実施例１および実施例２で示した入出力バッファ制御を開始し、ステートＳ３０６へ移行する。ステートＳ３０６で、半導体装置１００のシステム起動が完了し、ステートＳ３０７へ移行することでフローが終了となる。
【００７１】
ステートＳ３０４でシステム起動に不可欠でかつ待機時間を要する処理の後に、実施例１および実施例２で示した入出力バッファ制御を開始することで、必要な待機時間中に入出力バッファ制御が完了出来る。
【００７２】
このような構成にすることで、信号伝送時間によるシステム起動時間の低化がなく、入出力バッファの制御信号に関する配線使用量を減少させて半導体装置内の配線が可能になる。
【符号の説明】
【００７３】
１００  半導体装置、１０１  入出力バッファ、
１０２  入出力バッファ制御信号中継部、１０３  入出力バッファ制御信号、
１０４  制御部、１０５  制御バス、
１０６  入出力バッファ制御信号伝送部、
１０７  入出力バッファ制御信号保持部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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