(57)【要約】【課題】チップ面積の増加を抑制する。【解決手段】実施形態によれば、半導体記憶装置は、第１方向に積層された複数の第１配線層２４と、複数の第１配線層２４の内部を第１方向に延伸する第１半導体層２９を含む第１メモリピラーＭＰと、第１半導体層２９の上端の上方に配置される第２配線層３５と、第１半導体層２９と第２配線層３５との間に配置された第１部分３３ａと第１半導体層２９の上方に延伸する第２部分３３ｂとを有する第２半導体層３３と、第１部分３３ａと第２配線層３５との間及び第２部分３３ｂと第２配線層３５との間に配置された第１絶縁層３４とを含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１方向に積層された複数の第１配線層と、
前記複数の第１配線層の内部を前記第１方向に延伸する第１半導体層を含む第１メモリピラーと、
前記第１半導体層の上端の上方に配置される第２配線層と、
前記第１半導体層と前記第２配線層との間に配置された第１部分と、前記第１半導体層の上方に延伸する第２部分とを有する第２半導体層と、
前記第１部分と前記第２配線層との間、及び前記第２部分と前記第２配線層との間に配置された第１絶縁層と
を備える、
半導体記憶装置。
【請求項２】
前記第２半導体層及び前記第１絶縁層は、クランク形状を有する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記複数の第１配線層及び前記第２配線層が接続されたロウデコーダモジュールを更に備える、
請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１メモリピラーは、電荷蓄積層を含む、
請求項１乃至３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記複数の第１配線層の内部を前記第１方向に延伸する第３半導体層を含む第２メモリピラーと、
前記第３半導体層の上端の上方に配置される第３配線層と、
前記第３半導体層と前記第３配線層との間に配置された第３部分と、前記第３半導体層の上方に延伸する第４部分とを有する第４半導体層と、
前記第３部分と前記第３配線層との間、及び前記第４部分と前記第３配線層との間に配置された第２絶縁層と
を更に備える、
請求項１乃至４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記第２半導体層と前記第４半導体層とに接続された第１導電体を更に備える、
請求項５に記載の半導体記憶装置。
【請求項７】
前記第２配線層と隣り合って配置され、前記第１半導体層の上端の上方に配置される第４配線層と、
前記第１半導体層と前記第４配線層との間に配置された第５部分と、前記第１半導体層の上方に延伸する第６部分とを有する第５半導体層と、
前記第５部分と前記第４配線層との間、及び前記第６部分と前記第４配線層との間に配置された第３絶縁層と、
前記第２半導体層と前記第５半導体層とに接続された第２導電体と
を更に備える、
請求項１乃至６のいずれか一項に記載の半導体記憶装置。
【請求項８】
第１方向に延伸する第１半導体層を含むメモリピラーを形成する工程と、
前記メモリピラー上に第１絶縁層を形成する工程と、
前記第１絶縁層を加工して、前記第１方向と交差する第２方向に延伸し、前記メモリピラーの上部が露出する溝パターンを形成する工程と、
露出した前記第１半導体層上に第２半導体層を形成する工程と、
前記第２半導体層上に第２絶縁層を形成する工程と、
前記第２絶縁層の一部を除去し、前記第２半導体層を酸化する工程と、
前記溝パターン内に配線層を形成する工程と
を備える、
半導体記憶装置の製造方法。
【請求項９】
前記第２半導体層は、前記第１半導体層と前記配線層との間に配置された第１部分と、前記第１半導体層の上方に延伸する第２部分とを有し、
前記第２絶縁層は、前記第１部分と前記配線層との間、及び前記第２部分と前記配線層との間に配置される、
請求項８に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置として、三次元積層型ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７９１０４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
チップ面積の増加が抑制できる半導体記憶装置を提供できる。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１方向に積層された複数の第１配線層と、複数の第１配線層の内部を第１方向に延伸する第１半導体層を含む第１メモリピラーと、第１半導体層の上端の上方に配置される第２配線層と、第１半導体層と第２配線層との間に配置された第１部分と第１半導体層の上方に延伸する第２部分とを有する第２半導体層と、第１部分と第２配線層との間及び第２部分と第２配線層との間に配置された第１絶縁層とを含む。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置の構成例を示すブロック図である。
【図２】図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
【図３】図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図である。
【図４】図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図５】図５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおける選択トランジスタＳＴ１の斜視図である。
【図６】図６は、第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図７】図７は、第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図８】図８は、第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図９】図９は、第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図１０】図１０は、第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図１１】図１１は、第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図１２】図１２は、第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図１３】図１３は、第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図１４】図１４は、第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図１５】図１５は、第１実施形態に係る半導体記憶装置における選択トランジスタＳＴ１の電流経路を示す図である。
【図１６】図１６は、第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図１７】図１７は、第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図１８】図１８は、第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図１９】図１９は、第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図２０】図２０は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図である。
【図２１】図２１は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図２２】図２２は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイにおける選択トランジスタＳＴ１の斜視図である。
【図２３】図２３は、第３実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図２４】図２４は、第３実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図２５】図２５は、第３実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図２６】図２６は、第３実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図２７】図２７は、第３実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図２８】図２８は、第３実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図２９】図２９は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図である。
【図３０】図３０は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図である。
【図３１】図３１は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図３２】図３２は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイにおける選択トランジスタＳＴ１の斜視図である。
【図３３】図３３は、第５実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図３４】図３４は、第５実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図３５】図３５は、第５実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図３６】図３６は、第５実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図３７】図３７は、第５実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図３８】図３８は、第５実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図３９】図３９は、第５実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図４０】図４０は、第５実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【図４１】図４１は、第５実施形態に係る半導体記憶装置の製造工程の一例を示すメモリアレイの断面図である。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１  構成
１．１．１  半導体記憶装置の全体構成
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図１は、半導体記憶装置の基本的な全体構成を示すブロック図の一例である。
【００１０】
図１に示すように、半導体記憶装置１は、例えば、外部のメモリコントローラ２によって制御される。半導体記憶装置１は、例えば、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を含む。
【００１１】
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えば、データの消去単位として使用される。
【００１２】
また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば、１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【００１３】
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えば、シーケンサ１３に読み出し動作、書き込み動作、及び消去動作等を実行させる命令を含んでいる。
【００１４】
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【００１５】
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、及び消去動作等を実行する。
【００１６】
ドライバモジュール１４は、読み出し動作、書き込み動作、及び消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えば、アドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【００１７】
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【００１８】
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
【００１９】
半導体記憶装置１とメモリコントローラ２との間の通信は、例えば、ＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体記憶装置１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
【００２０】
入出力信号Ｉ／Ｏは、例えば８ビット長の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
【００２１】
コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。
【００２２】
アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。
【００２３】
ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体記憶装置１に命令する信号である。
【００２４】
リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体記憶装置１に命令する信号である。
【００２５】
レディビジー信号ＲＢｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。
【００２６】
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００２７】
１．１．２  メモリセルアレイの回路構成
次に、メモリセルアレイ１０の回路構成の一例について、図２を用いて説明する。図２の例は、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。
【００２８】
図２に示すように、ブロックＢＬＫは、例えば、４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含んでいる。
【００２９】
複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）に関連付けられている。各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＣ０〜ＭＣ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
【００３０】
メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【００３１】
なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。
【００３２】
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＣ０〜ＭＣ７の一端に接続される。同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。選択ゲート線ＳＧＤ０〜ＳＧＤ３は、ロウデコーダモジュール１５に接続される。
【００３３】
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＣ０〜ＭＣ７の他端に接続される。同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続され、選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。選択ゲート線ＳＧＳは、ロウデコーダモジュール１５に接続される。
【００３４】
ビット線ＢＬは、各ブロックＢＬＫにあるストリングユニットＳＵ０〜ＳＵ３にそれぞれ含まれる１つのＮＡＮＤストリングＮＳを共通に接続する。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共通接続される。
【００３５】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＣを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＣが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【００３６】
なお、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
【００３７】
１．１．３  メモリセルアレイの平面構成
次に、メモリセルアレイ１０の平面構成の一例について、図３を用いて説明する。図３の例は、１つのブロックＢＬＫの平面図を示しており、説明を簡略化するため、絶縁層の一部が省略されている。
【００３８】
なお、以下の説明において、Ｘ方向は、半導体基板に略平行であり且つワード線ＷＬの延伸方向に対応している。Ｙ方向は、半導体基板に略平行であり且つＸ方向に交差し、ビット線ＢＬの延伸方向に対応している。Ｚ方向は、半導体基板に略垂直であり且つＸ方向及びＹ方向と交差する方向に対応している。
【００３９】
図３に示すように、Ｘ方向に延伸するワード線ＷＬのＹ方向を向いた２つの側面には、Ｘ方向に延伸するスリットＳＬＴがそれぞれ設けられている。本実施形態では、半導体基板の上方に、選択ゲート線ＳＧＳ及びワード線ＷＬ０〜ＷＬ７が順次積層されている。そして、スリットＳＬＴは、例えば、選択ゲート線ＳＧＳ及びワード線ＷＬをブロックＢＬＫ毎に分離するように設けられている。
【００４０】
例えば、ストリングユニットＳＵ０〜ＳＵ３は、Ｙ方向に並んで配置されており、ストリングユニットＳＵ毎に複数のメモリピラーＭＰが設けられている。
【００４１】
メモリピラーＭＰは、ＮＡＮＤストリングＮＳに対応する。より具体的には、メモリピラーＭＰは、ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＣ０〜ＭＣ７及び選択トランジスタＳＴ２に対応する。メモリピラーＭＰは、選択ゲート線ＳＧＳ及びワード線ＷＬ０〜ＷＬ７を貫通（通過）し、Ｚ方向に延伸する。メモリピラーＭＰの構造の詳細については後述する。
【００４２】
例えば、各ストリングユニットＳＵの複数のメモリピラーＭＰは、Ｘ方向に向かって４列の千鳥配置となるように、配列されている。すなわち、１つのブロックＢＬＫでは、Ｘ方向に向かって１６列の千鳥配置となるように、複数のメモリピラーＭＰが配列されている。より具体的には、例えば、ストリングユニットＳＵ０において、メモリピラーＭＰ１とメモリピラーＭＰ２とがＹ方向に隣り合って配置され、メモリピラーＭＰ３とメモリピラーＭＰ４とがＹ方向に隣り合って配置されている。そして、メモリピラーＭＰ３は、Ｙ方向においてメモリピラーＭＰ１とメモリピラーＭＰ２との間に配置され、Ｘ方向においてメモリピラーＭＰ１及びＭＰ２とは異なる位置に配置されている。メモリピラーＭＰ２は、Ｙ方向においてメモリピラーＭＰ３とメモリピラーＭＰ４との間に配置され、Ｘ方向においてメモリピラーＭＰ３及びＭＰ４とは異なる位置に配置されている。
【００４３】
なお、メモリピラーＭＰの配列は任意に設定可能である。例えば、メモリピラーＭＰの配列は、８列の千鳥配置であってもよく、２０列の千鳥配置であってもよい。また、メモリピラーＭＰの配列は、千鳥配置でなくてもよい。
【００４４】
各メモリピラーＭＰ上には選択トランジスタＳＴ１が設けられている。そして、各ストリングユニットＳＵの複数の選択トランジスタＳＴ１のゲートが、選択ゲート線ＳＧＤに共通に接続されている。
【００４５】
図３の例では、選択ゲート線ＳＧＤ０は、Ｘ方向に延伸する選択ゲート線ＳＧＤ０＿１及び選択ゲート線ＳＧＤ０＿２と、選択ゲート線ＳＧＤ０＿１及び選択ゲート線ＳＧＤ０＿２の一端が接続された選択ゲート線ＳＧＤ０＿３とを含む。なお、選択ゲート線ＳＧＤ０＿３は、選択ゲート線ＳＧＤ０＿１及び選択ゲート線ＳＧＤ０＿２とは、異なるレイヤ（層）に設けられてもよい。この場合、例えば、選択ゲート線ＳＧＤ０＿１及び選択ゲート線ＳＧＤ０＿２は、コンタクトプラグを介して、選択ゲート線ＳＧＤ０＿３に接続される。
【００４６】
例えば、ストリングユニットＳＵ０において、メモリピラーＭＰ１上に設けられた選択トランジスタＳＴ１とメモリピラーＭＰ３上に設けられた選択トランジスタＳＴ１との間に選択ゲート線ＳＧＤ０＿１が設けられている。同様に、メモリピラーＭＰ２上に設けられた選択トランジスタＳＴ１とメモリピラーＭＰ４上に設けられた選択トランジスタＳＴ１との間に選択ゲート線ＳＧＤ０＿２が設けられている。他の選択ゲート線ＳＧＤ１〜ＳＧＤ３も同様である。
【００４７】
選択トランジスタＳＴ１上には、コンタクトプラグＣＰ１が形成されている。コンタクトプラグＣＰ１上には、コンタクトプラグＣＰ２が形成されている。コンタクトプラグＣＰ２は、Ｙ方向に延伸する複数のビット線ＢＬのいずれかと、コンタクトプラグＣＰ１とを接続する。すなわち、ストリングユニットＳＵ内の複数のメモリピラーＭＰは、選択トランジスタＳＴ１並びにコンタクトプラグＣＰ１及びＣＰ２を介して、異なるビット線ＢＬにそれぞれ接続される。より具体的には、例えば、メモリピラーＭＰ１〜ＭＰ４は、それぞれ異なるビット線ＢＬに接続される。１つのビット線ＢＬには、各ストリングユニットＳＵの１つのメモリピラーＭＰが共通に接続される。
【００４８】
１．１．４  メモリセルアレイの断面構成
次に、メモリセルアレイ１０の断面構成の一例について、図４を用いて説明する。図４は、図３のＡ１−Ａ２線に沿った断面図である。
【００４９】
図４に示すように、半導体基板２０の上には、絶縁層２１が形成されている。絶縁層２１には、例えば、シリコン酸化膜（ＳｉＯ２）が用いられる。なお、絶縁層２１が形成されている領域、すなわち半導体基板２０と配線層２２との間には、ロウデコーダモジュール１５またはセンスアンプモジュール１６等の回路が設けられていてもよい。
【００５０】
絶縁層２１上には、Ｘ方向に延伸し、ソース線ＳＬとして機能する配線層２２が形成されている。配線層２２は導電材料により構成され、例えば、ｎ型半導体、ｐ型半導体、または金属材料が用いられる。
【００５１】
配線層２２上には、絶縁層２３が形成されている。絶縁層２３には、例えば、ＳｉＯ２が用いられる。
【００５２】
絶縁層２３上には、下層から選択ゲート線ＳＧＳ及びワード線ＷＬ０〜ＷＬ７として機能する９層の配線層２４と、９層の絶縁層２５とが、交互に積層されている。
【００５３】
配線層２４は、導電材料により構成され、例えば、ｎ型半導体、ｐ型半導体、または金属材料が用いられる。以下では、配線層２４として、窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層構造が用いられる場合について説明する。ＴｉＮは、ＣＶＤ（chemical vapor deposition）によりＷを成膜する際、ＷとＳｉＯ２との反応を防止するためのバリア層、あるいはＷの密着性を向上させるための密着層としての機能を有する。また、絶縁層２５には、例えば、ＳｉＯ２が用いられる。
【００５４】
９層の配線層２４を貫通して底面が配線層２２に達するメモリピラーＭＰが形成されている。メモリピラーＭＰは、ブロック絶縁膜２６、電荷蓄積層２７、トンネル絶縁膜２８、半導体層２９、コア層３０、及びキャップ層３１を含む。
【００５５】
より具体的には、複数の配線層２４及び複数の絶縁層２５を貫通して、底面が配線層２２に達するように、メモリピラーＭＰに対応するホールが形成されている。ホールの側面にはブロック絶縁膜２６、電荷蓄積層２７、及びトンネル絶縁膜２８が順次積層されている。そして、側面がトンネル絶縁膜２８に接し、底面が配線層２２に接するように半導体層２９が形成されている。半導体層２９は、選択トランジスタＳＴ２及びメモリセルトランジスタＭＣのチャネルが形成される領域である。よって、半導体層２９は、選択トランジスタＳＴ２及びメモリセルトランジスタＭＣ０〜ＭＣ７の電流経路を接続する信号線として機能する。半導体層２９内にはコア層３０が設けられている。そして半導体層２９及びコア層３０上には、側面がトンネル絶縁膜２８に接するキャップ層３１が形成されている。すなわち、メモリピラーＭＰは、複数の配線層２４の内部を通過し、Ｚ方向に延伸する半導体層２９を含む。
【００５６】
ブロック絶縁膜２６、トンネル絶縁膜２８、及びコア層３０には、例えば、ＳｉＯ２が用いられる。電荷蓄積層２７には、例えば、シリコン窒化膜（ＳｉＮ）が用いられる。半導体層２９及びキャップ層３１には、例えば、ポリシリコンが用いられる。
【００５７】
メモリピラーＭＰと、ワード線ＷＬ０〜ＷＬ７としてそれぞれ機能する８層の配線層２４とにより、メモリセルトランジスタＭＣ０〜ＭＣ７がそれぞれ構成される。同様に、メモリピラーＭＰと、選択ゲート線ＳＧＳとして機能する配線層２４とにより、選択トランジスタＳＴ２が構成される。
【００５８】
メモリピラーＭＰの上方には、Ｘ方向に延伸する配線層３５が形成されている。配線層３５は、選択ゲート線ＳＧＤとして機能する。例えば、Ｙ方向における配線層３５の中心位置は、メモリピラーＭＰの中心位置と異なる。換言すれば、配線層３５は、Ｙ方向における半導体層２９の上端の上方に配置される。また、メモリピラーＭＰと、配線層３５との間には、半導体層３３及び絶縁層３４が設けられている。半導体層３３は、選択トランジスタＳＴ１のチャネルが形成される領域である。絶縁層３４は、選択トランジスタＳＴ１のゲート絶縁膜として機能する。
【００５９】
より具体的には、メモリピラーＭＰの上方において、絶縁層２５の層間には、Ｘ方向及びＹ方向に延伸する絶縁層３２が設けられている。絶縁層３２は、後述するトレンチＴＲ（すなわち、溝パターン）を加工する際のエッチングストッパとして機能する。なお、絶縁層３２は、省略されてもよい。そして、絶縁層２５及び３２を貫通して底面がメモリピラーＭＰに達し、Ｘ方向に延伸するトレンチＴＲが形成されている。トレンチＴＲは、配線層３５に対応する。メモリピラーＭＰ上方のトレンチＴＲの側面及び底面には半導体層３３及び絶縁層３４が積層されている。半導体層３３及び絶縁層３４が設けられている領域を除いたトレンチＴＲの側面及び底面、並びにＹ方向に隣り合う２つのトレンチＴＲの上面の間の領域には、絶縁層３６が形成されている。トレンチＴＲ内には、配線層３５が形成されている。配線層３５のＺ方向における上面の高さ位置は、トレンチＴＲの上面よりも低い（半導体基板２０に近い）。すなわち、Ｚ方向における配線層３５の上面の高さ位置は、半導体層３３、絶縁層３４、及び絶縁層３６の上面よりも低い。なお、Ｙ方向に隣り合う２つのトレンチＴＲの上面の間の領域に設けられている絶縁層３６は、省略されてもよい。
【００６０】
半導体層３３は、略Ｚ方向とＹ方向とに折れ曲がった形状（以下、クランク形状と表記する）を有している。より具体的には、半導体層３３は、半導体層３３ａ〜３３ｃを含む。半導体層３３ａは、キャップ層３１上に設けられる。半導体層３３ａは、配線層３５の底面に沿って配置されている。すなわち、半導体層３３ａは、Ｙ方向とＺ方向が交差するＹＺ平面において、Ｙ方向に延伸する。換言すれば、半導体層３３ａは、半導体層２９と配線層３５との間に配置される。半導体層３３ｂは、底面が半導体層３３ａに接している。半導体層３３ｂは、配線層３５のＹ方向を向いた側面に沿って配置されている。すなわち、半導体層３３ｂは、ＹＺ平面において、略Ｚ方向に延伸している。換言すれば、半導体層３３ｂは、半導体層２９の上方に延伸する。略Ｚ方向は、トレンチＴＲ（配線層３５）のＹ方向を向いた側面が、メモリピラーＭＰ上から上方に向かう方向を示しており、トレンチＴＲの加工形状に依存する。半導体層３３ｃは、半導体層３３ｂの上面に接し、ＹＺ平面において、半導体層３３ｂとの接続位置から半導体層３３ａとは反対側のＹ方向に延伸する。Ｚ方向における半導体層３３ｃの底面の高さ位置は、配線層３５の上面の高さ位置よりも高い。
【００６１】
すなわち、半導体層３３は、Ｙ方向に延伸する半導体層３３ａと、略Ｚ方向に延伸する半導体層３３ｂと、Ｙ方向に延伸する半導体層３３ｃとが、順に接続されたクランク形状を有する。なお、半導体層３３ｃは、省略されてもよい。この場合、半導体層３３は、半導体層３３ａと半導体層３３ｂとによるクランク形状を有する。
【００６２】
絶縁層３４は、半導体層３３と配線層３５との間に設けられ、半導体層３３と同様に略Ｚ方向とＹ方向とに折れ曲がったクランク形状を有している。より具体的には、絶縁層３４は、半導体層３３ａ上に設けられた第１部分と、半導体層３３ｂ上に設けられた第２部分と、半導体層３３ｃ上に設けられた第３部分とを含む。すなわち、絶縁層３４は、Ｙ方向に延伸する第１部分と、略Ｚ方向に延伸する第２部分と、Ｙ方向に延伸する第３部分とが、順に接続されたクランク形状を有する。なお、絶縁層３４の第３部分は、省略されてもよい。この場合、絶縁層３４は、第１部分と第２部分とによるクランク形状を有する。
【００６３】
半導体層３３と、絶縁層３４と、配線層３５とにより、選択トランジスタＳＴ１が構成される。選択トランジスタＳＴ１のチャネル領域は、配線層３５の側面及び底面に沿って設けられたクランク形状の半導体層３３（半導体層３３ａ及び半導体層３３ｂ）により、クランク形状に沿って形成される。
【００６４】
絶縁層３２には、絶縁層２５とエッチング選択比が得られる絶縁材料が用いられる。以下では、絶縁層３２として、ＳｉＮが用いられる場合について説明する。半導体層３３には、例えば、ポリシリコンまたはアモルファスシリコンが用いられる。なお、半導体層３３ｃには、導電体３７と選択トランジスタＳＴ１のチャネル領域とを低抵抗で接続させるため、不純物が導入されたｎ型半導体またはｐ型半導体が用いられてもよい。絶縁層３４には、例えば、ＳｉＯ２が用いられる。なお、絶縁層３４は、積層構造であってもよく、例えば、閾値制御が可能なＭＯＮＯＳ構造（より具体的には、絶縁層と電荷蓄積層と絶縁層の積層構造）が用いられてもよい。配線層３５は、導電材料により構成され、例えば、ｎ型半導体、ｐ型半導体、または金属材料が用いられる。以下では、配線層３５として、ＴｉＮ／Ｗの積層構造が用いられる場合について説明する。絶縁層３６には、例えばＳｉＯ２が用いられる。
【００６５】
半導体層３３（半導体層３３ｃ）上には、コンタクトプラグＣＰ１として機能する導電体３７が形成される。
【００６６】
導電体３７上には、コンタクトプラグＣＰ２として機能する導電体３８が形成される。
【００６７】
導電体３８上には、ビット線ＢＬとして機能し、Ｙ方向に延伸する配線層３９が設けられる。
【００６８】
導電体３７及び３８並びに配線層３９は、導電材料により構成され、例えば、金属材料が用いられる。
【００６９】
１．１．５  選択トランジスタＳＴ１及び選択ゲート線ＳＧＤの配置
次に、選択トランジスタＳＴ１及び選択ゲート線ＳＧＤの配置の一例について、図５を用いて説明する。図５は、メモリピラーＭＰの上部、選択トランジスタＳＴ１、選択ゲート線ＳＧＤ、コンタクトプラグＣＰ１及びＣＰ２、並びにビット線ＢＬの配置を示す斜視図である。なお、図５の例では、説明を簡略にするために、絶縁層及びビット線ＢＬの一部が省略されている。また、選択トランジスタＳＴ１は、簡略化されている。
【００７０】
図５に示すように、例えば、４つのメモリピラーＭＰがＸ方向に沿って２列の千鳥配置に配列されている。各メモリピラーＭＰの一部の領域の上方を通過するように、Ｘ方向に延伸する配線層３５が設けられている。各メモリピラーＭＰ上には、半導体層３３がそれぞれ配置されている。そして、各半導体層３３と配線層３５との間には、絶縁層３４がそれぞれ配置されている。各半導体層３３上には、導電体３７及び３８がＺ方向に積層して設けられており、それぞれ異なる配線層３９に接続されている。
【００７１】
１．２  メモリセルアレイの製造方法
次に、メモリセルアレイ１０の製造方法の一例について、図６〜図１４を用いて説明する。図６〜図１４は、製造工程におけるメモリセルアレイ１０の平面及びＢ１−Ｂ２線に沿った断面（Ｂ１−Ｂ２断面）をそれぞれ示している。
【００７２】
以下、配線層２４の形成方法として、配線層２４に相当する構造を犠牲層で形成した後、犠牲層を除去して導電材料（配線層２４）に置き換える方法（以下、「リプレース」と表記する）を用いた場合について説明する。
【００７３】
図６に示すように、半導体基板２０上に、絶縁層２１、配線層２２、及び絶縁層２３を順次形成する。次に、配線層２４に対応する９層の犠牲層４０及び９層の絶縁層２５を交互に積層する。犠牲層４０には、絶縁層２５とウエットエッチングの選択比が得られる材料が用いられる。以下では、犠牲層４０にＳｉＮが用いられる場合について説明する。
【００７４】
次に、メモリピラーＭＰを形成する。より具体的には、まず、９層の絶縁層２５、９層の犠牲層４０、及び絶縁層２３を貫通し、底面が配線層２２に達するホールを形成する。次に、ブロック絶縁膜２６、電荷蓄積層２７、及びトンネル絶縁膜２８を順次積層した後、最上層の絶縁層２５の上、及びホール底面のブロック絶縁膜２６、電荷蓄積層２７、及びトンネル絶縁膜２８を除去し、ホール底面において配線層２２を露出させる。次に、半導体層２９及びコア層３０を形成し、ホール内を埋め込む。次に、最上層の絶縁層２５の上の半導体層２９及びコア層３０を除去する。このとき、ホール上部の半導体層２９及びコア層３０も除去される。次に、ホール上部を埋め込むように、キャップ層３１を形成する。
【００７５】
図７に示すように、絶縁層２５を形成した後、メモリピラーＭＰの上面を被覆するように絶縁層３２を形成する。このとき、後にスリットＳＬＴが形成される領域の絶縁層３２は、除去される。
【００７６】
次に、絶縁層２５を形成する。
【００７７】
図８に示すように、底面がメモリピラーＭＰに達するトレンチＴＲを形成する。このとき、例えば、絶縁層３２をエッチングストッパとして用い、トレンチＴＲを２段階で加工することにより、メモリピラーＭＰ上面の加工ダメージを低減してもよい。トレンチＴＲの底部において、２列に千鳥配置された各メモリピラーＭＰの上面の一部が露出している。
【００７８】
次に、半導体層３３、絶縁層３４、及び絶縁層４１を順次積層する。絶縁層４１は、例えば、絶縁層３４の保護層として機能する。絶縁層４１には、例えば、絶縁層３４とウエットエッチングの選択比が得られる材料が用いられる。以下では、絶縁層４１に、ＳｉＮが用いられる場合について説明する。
【００７９】
図９に示すように、フォトリソグラフィにより、メモリピラーＭＰの上方に、レジスト４２を用いたピラーを形成する。レジスト４２により、メモリピラーＭＰの上方にある、半導体層３３、絶縁層３４、及び絶縁層４１が被覆される。
【００８０】
次に、例えば、ＣＤＥ（chemical dry etching）により、レジスト４２で被覆されていない領域の絶縁層３４及び絶縁層４１を除去する。
【００８１】
図１０に示すように、レジスト４２を除去した後、半導体層３３を酸化し、絶縁層３６を形成する。このとき、絶縁層３４及び絶縁層４１により表面が被覆されている領域の半導体層３３は、酸化されない。なお、絶縁層３４及び絶縁層４１により表面が被覆されている半導体層３３の端部領域は、酸化されていてもよい。
【００８２】
次に、例えば、ウエットエッチングにより、絶縁層４１を除去する。
【００８３】
図１１に示すように、配線層３５を形成する。より具体的には、例えば、ＴｉＮとＷを順に形成し、トレンチＴＲを埋め込む。次に、表面及びトレンチＴＲ上部の、ＴｉＮとＷを除去し、配線層３５を形成する。
【００８４】
次に、配線層３５を被覆するように、絶縁層２５を形成する。その後、例えば、ＣＭＰ（chemical mechanical polishing）等により、絶縁層２５の表面を平坦化する。
【００８５】
図１２に示すように、リプレースを行う。より具体的には、まず、底面が絶縁層２３に達するスリットＳＬＴを加工する。このとき、例えば、スリットＳＬＴの側面に、絶縁層３２が露出しないようにする。次に、ウエットエッチングにより、スリットＳＬＴ側面から犠牲層４０を除去し空隙ＡＧを形成する。
【００８６】
図１３に示すように、次に、ＴｉＮ及びＷを順に形成して、空隙内を埋め込んだ後、スリットＳＬＴ内及び最上層の絶縁層２５の上に形成されたＴｉＮ及びＷを除去し、配線層２４を形成する。次に、スリットＳＬＴを絶縁層４３により埋め込む。これにより、リプレースが終了する。
【００８７】
次に、底面が半導体層３３に接する導電体３７を形成する。
【００８８】
図１４に示すように、絶縁層２５を形成した後、導電体３８及び配線層３９を形成する。
【００８９】
１．３  本実施形態に係る効果
本実施形態に係る構成であれば、チップ面積の増加を抑制できる半導体記憶装置を提供できる。本効果につき、詳述する。
【００９０】
例えば、メモリピラーＭＰ上に、メモリピラーＭＰと同様に、半導体層が円筒形状を有する選択トランジスタＳＴ１を形成する場合、ワード線ＷＬと同様に、円筒形状の選択トランジスタＳＴ１を囲むように、選択ゲート線ＳＧＤを設ける必要がある。選択ゲート線ＳＧＤは、ワード線ＷＬとは異なり、ストリングユニットＳＵ毎に分離される。このため、選択ゲート線ＳＧＤの分離領域が必要となり、メモリセルアレイ１０の領域は増加する場合がある。
【００９１】
これに対し、本実施形態に係る構成であれば、メモリピラーＭＰの一部の領域の上方を通過するように選択ゲート線ＳＧＤを形成できる。そして、メモリピラーＭＰ上に、選択ゲート線ＳＧＤの側面及び底面に沿った選択トランジスタＳＴ１を形成できる。これにより、選択ゲート線ＳＧＤの分離領域を省略でき、チップ面積の増加を抑制できる。
【００９２】
更に、本実施形態に係る構成であれば、選択ゲート線ＳＧＤの側面及び底面に沿って、クランク形状の選択トランジスタＳＴ１の半導体層３３及び絶縁層３４（ゲート絶縁膜）を形成できる。これにより、選択トランジスタＳＴ１とメモリピラーＭＰの接続部においても、クランク形状に沿ってチャネル領域を形成できる。
【００９３】
チャネル領域について、図１５を用いて説明する。図１５は、メモリピラーＭＰの上部及び選択トランジスタＳＴ１の断面を示している。
【００９４】
図１５に示すように、選択トランジスタＳＴ１がオン状態とされると、クランク形状の半導体層３３に沿って、配線層３５の底面と側面とに対応する領域に、チャネル領域が形成される。このため、半導体層３３とメモリピラーＭＰ（キャップ層３１）との接続領域において、チャネル抵抗の増加を抑制し、メモリピラーＭＰのチャネル領域に流れるセル電流Ｉｃｅｌｌの低減を抑制できる。よって、半導体記憶装置の読み出し性能の低下を抑制でき、信頼性を向上できる。
【００９５】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態とは異なるメモリセルアレイ１０の製造方法について説明する。以下、第１実施形態と異なる点を中心に説明する。
【００９６】
２．１  メモリセルアレイの製造方法
本実施形態に係るメモリセルアレイ１０の製造方法について、図１６〜図１９を用いて説明する。図１６〜図１９は、製造工程におけるメモリセルアレイ１０の平面及びＢ１−Ｂ２線に沿った断面（Ｂ１−Ｂ２断面）をそれぞれ示している。
【００９７】
図１６に示すように、第１実施形態の図６〜図８と同様に、半導体層３３、絶縁層３４、及び絶縁層４１を順次積層した後、例えば、ＲＩＥ（reactive ion etching）により、最上層の絶縁層２５の上及びトレンチＴＲ底部に形成された半導体層３３、絶縁層３４、及び絶縁層４１を除去する。このとき、トレンチＴＲの側面の半導体層３３、絶縁層３４、及び絶縁層４１は、除去されずに残存する。
【００９８】
図１７に示すように、レジスト４２を用いて、千鳥配置された複数のメモリピラーＭＰの上方を通過する方向に延伸するラインパターンを形成する。レジスト４２は、メモリピラーＭＰの上方において、トレンチＴＲの側面に形成されている半導体層３３、絶縁層３４、及び絶縁層４１を被覆している。
【００９９】
次に、例えば、ＣＤＥにより、レジスト４２で被覆されていない領域の絶縁層３４及び絶縁層４１を除去する。
【０１００】
図１８に示すように、レジスト４２を除去した後、半導体層３３を酸化し、絶縁層３６を形成する。このとき、絶縁層３４及び４１により表面が被覆されている領域の半導体層３３は、酸化されない。なお、絶縁層３４及び絶縁層４１により表面が被覆されている半導体層３３の端部領域は、酸化されていてもよい。
【０１０１】
次に、例えば、ウエットエッチングにより、絶縁層４１を除去する。
【０１０２】
図１９に示すように、第１実施形態の図１１と同様に、配線層３５を形成した後、絶縁層２５を形成する。以降の工程は、第１実施形態の図１２〜図１４と同様である。
【０１０３】
２．２  本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【０１０４】
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、第１及び第２実施形態とは異なる選択トランジスタＳＴ１の構成について説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。
【０１０５】
３．１  メモリセルアレイの平面構成
まず、本実施形態に係るメモリセルアレイ１０の平面構成について、図２０を用いて説明する。図２０の例は、１つのブロックＢＬＫの平面図を示している。本実施形態では、１つのブロックＢＬＫに８個のストリングユニットＳＵ０〜ＳＵ７が含まれている場合について説明する。なお、説明を簡略化するため、絶縁層の一部が省略されている。
【０１０６】
図２０に示すように、例えば、ストリングユニットＳＵ０〜ＳＵ７が、Ｙ方向に並んで配置されており、ストリングユニットＳＵ毎に複数のメモリピラーＭＰが設けられている。
【０１０７】
例えば、各ストリングユニットＳＵの複数のメモリピラーＭＰは、Ｘ方向に向かって２列の千鳥配置となるように、配列されている。すなわち、１つのブロックＢＬＫでは、Ｘ方向に向かって１６列の千鳥配置となるように、複数のメモリピラーＭＰが配列されている。
【０１０８】
より具体的には、例えば、ストリングユニットＳＵ１のメモリピラーＭＰ５とストリングユニットＳＵ２のメモリピラーＭＰ６とがＹ方向に隣り合って配置されている。ストリングユニットＳＵ２のメモリピラーＭＰ７とストリングユニットＳＵ３のメモリピラーＭＰ８とがＹ方向に隣り合って配置されている。ストリングユニットＳＵ１のメモリピラーＭＰ９とストリングユニットＳＵ２のメモリピラーＭＰ１０とがＹ方向に隣り合って配置されている。メモリピラーＭＰ５とメモリピラーＭＰ９とは、Ｘ方向に沿って配置され、メモリピラーＭＰ６とメモリピラーＭＰ１０とは、Ｘ方向に沿って配置されている。Ｘ方向において、メモリピラーＭＰ７及びＭＰ８は、メモリピラーＭＰ５（及びＭＰ６）とメモリピラーＭＰ９（及びＭＰ１０）との間に配置されている。Ｙ方向において、メモリピラーＭＰ７は、メモリピラーＭＰ５（及びＭＰ９）とメモリピラーＭＰ６（及びＭＰ１０）との間に配置されている。また、Ｙ方向において、メモリピラーＭＰ６及びＭＰ１０は、メモリピラーＭＰ７とメモリピラーＭＰ８との間に配置されている。なお、メモリピラーＭＰの配列は任意に設定可能である。
【０１０９】
各メモリピラーＭＰ上には選択トランジスタＳＴ１が設けられている。そして、各ストリングユニットＳＵの複数の選択トランジスタＳＴ１のゲートが、選択ゲート線ＳＧＤに共通に接続されている。より具体的には、例えば、ストリングユニットＳＵ２において、メモリピラーＭＰ７の上に設けられた選択トランジスタＳＴ１と、メモリピラーＭＰ６（及びＭＰ１０）の上に設けられた選択トランジスタＳＴ１との間にＸ方向に延伸する選択ゲート線ＳＧＤ２が設けられている。
【０１１０】
以下の説明において、例えば、半導体基板に略平行なＸＹ平面において、メモリピラーＭＰ５の中心とメモリピラーＭＰ７の中心とを結ぶ方向をＡ方向と表記し、メモリピラーＭＰ１０の中心とメモリピラーＭＰ８の中心とを結ぶ方向をＢ方向と表記する。すなわち、
Ａ方向は、半導体基板に略平行であり且つＸ方向及びＹ方向とは異なる方向に対応している。Ｂ方向は、半導体基板に略平行であり且つＡ方向と交差する方向に対応している。
【０１１１】
本実施形態では、隣り合う２つのストリングユニットＳＵにおいて、Ａ方向またはＢ方向に隣り合う２つのメモリピラーＭＰの選択トランジスタＳＴ１がコンタクトプラグＣＰ１及びＣＰ２を介して１つのビット線ＢＬに共通に接続されている。換言すれば、２つの選択ゲート線ＳＧＤの間に設けられ、Ａ方向またはＢ方向に隣り合う２つの選択トランジスタＳＴ１が１つのコンタクトプラグＣＰ１に共通に接続されている。
【０１１２】
より具体的には、例えば、ストリングユニットＳＵ１のメモリピラーＭＰ５の半導体層３３と、Ａ方向に隣り合うストリングユニットＳＵ２のメモリピラーＭＰ７の半導体層３３とが１つのコンタクトプラグＣＰ１に接続されている。同様に、例えば、ストリングユニットＳＵ２のメモリピラーＭＰ１０の半導体層３３と、Ｂ方向に隣り合うストリングユニットＳＵ３のメモリピラーＭＰ８の半導体層３３とが１つのコンタクトプラグＣＰ１に接続されている。
【０１１３】
コンタクトプラグＣＰ１上には、コンタクトプラグＣＰ２が設けられている。コンタクトプラグＣＰ２は、Ｙ方向に延伸する複数のビット線ＢＬのいずれかと、コンタクトプラグＣＰ１とを接続する。
【０１１４】
３．２  メモリセルアレイの断面構成
次に、メモリセルアレイ１０の断面構成の一例について、図２１を用いて説明する。図２１は、図２０のＣ１−Ｃ２線に沿った断面図である。
【０１１５】
図２１に示すように、メモリピラーＭＰの上方には、Ｘ方向に延伸する配線層３５が形成されている。メモリピラーＭＰと配線層３５との間、及び隣り合う２つのトレンチＴＲの上面の間の領域の一部には、クランク形状を有する半導体層３３及び絶縁層３４が設けられている。
【０１１６】
より具体的には、半導体層３３は、半導体層３３ａ〜３３ｃを含む。各メモリピラーＭＰ上には、半導体層３３ａ及び半導体層３３ｂがそれぞれ配置されている。そして、２つの半導体層３３ｂの上面に接するように、Ａ方向（またはＢ方向）に延伸する半導体層３３ｃが配置されている。すなわち、隣り合う２つの選択トランジスタＳＴ１が、１つの半導体層３３により接続されている。
【０１１７】
そして、２つのトレンチＴＲの間に設けられた半導体層３３（半導体層３３ｃ）上に、導電体３７が形成されている。
【０１１８】
３．３  選択トランジスタＳＴ１及び選択ゲート線ＳＧＤの配置
次に、選択トランジスタＳＴ１及び選択ゲート線ＳＧＤの配置の一例について、図２２を用いて説明する。図２２は、メモリピラーＭＰの上部、選択トランジスタＳＴ１、選択ゲート線ＳＧＤ、コンタクトプラグＣＰ１及びＣＰ２、並びにビット線ＢＬの配置を示す斜視図である。なお、図２２の例では、説明を簡略にするために、絶縁層の一部が省略されている。また、選択トランジスタＳＴ１が簡略化されている。
【０１１９】
図２２に示すように、例えば、２つのメモリピラーＭＰ５及びＭＰ７がＸ方向において千鳥配置に配列されている。メモリピラーＭＰ５の一部の領域の上方を通過するように、Ｘ方向に延伸する配線層３５（選択ゲート線ＳＧＤ１）が設けられている。同様に、メモリピラーＭＰ７の一部の領域の上方を通過するように、Ｘ方向に延伸する配線層３５（選択ゲート線ＳＧＤ２）が設けられている。メモリピラーＭＰ５とメモリピラーＭＰ７との間には、配線層３５は設けられていない。メモリピラーＭＰ５及びＭＰ７の上、及びメモリピラーＭＰ５とメモリピラーＭＰ７との間には半導体層３３及び絶縁層３４が設けられている。半導体層３３は、導電体３７及び３８を介して配線層３９に接続されている。なお、図２２の例では、半導体層３３と導電体３７との接続を示すため、メモリピラーＭＰ５とメモリピラーＭＰ７との間に設けられている絶縁層３４が省略されている。
【０１２０】
３．４  メモリセルアレイの製造方法
本実施形態に係るメモリセルアレイ１０の製造方法について、図２３〜図２８を用いて説明する。図２３〜図２８は、製造工程におけるメモリセルアレイ１０の平面及びＢ１−Ｂ２線に沿った断面（Ｂ１−Ｂ２断面）をそれぞれ示している。
【０１２１】
図２３に示すように、第１実施形態の図６〜図８と同様に、半導体層３３、絶縁層３４、及び絶縁層４１を順次積層した後、２つのトレンチＴＲの間において、隣り合う２つのメモリピラーＭＰの上方を被覆するマスクパターンを形成する。
【０１２２】
図２４に示すように、例えば、ＣＤＥにより、レジスト４２で被覆されていない領域の絶縁層３４及び絶縁層４１を除去する。
【０１２３】
図２５に示すように、レジスト４２を除去した後、半導体層３３を酸化し、絶縁層３６を形成する。このとき、絶縁層３４及び４１により表面が被覆されている領域の半導体層３３は、酸化されない。なお、絶縁層３４及び絶縁層４１により表面が被覆されている半導体層３３の端部領域は、酸化されていてもよい。
【０１２４】
次に、例えば、ウエットエッチングにより、絶縁層４１を除去する。
【０１２５】
図２６に示すように、第１実施形態の図１１と同様に、配線層３５を形成した後、絶縁層２５を形成する。
【０１２６】
図２７に示すように、スリットＳＬＴを加工した後、ウエットエッチングにより、スリットＳＬＴ側面から犠牲層４０を除去し空隙ＡＧを形成する。
【０１２７】
図２８に示すように、次に、ＴｉＮ及びＷを形成して、空隙内を埋め込んだ後、スリットＳＬＴ内及び最上層の絶縁層２５上に形成されたＴｉＮ及びＷを除去し、配線層２４を形成する。次に、スリットＳＬＴを絶縁層４３により埋め込む。
【０１２８】
次に、底面が半導体層３３に接する導電体３７を形成する。
【０１２９】
次に、絶縁層２５を形成した後、導電体３８及び配線層３９を形成する。
【０１３０】
３．５  本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【０１３１】
更に、本実施形態に係る構成であれば、隣り合う２つのメモリピラーＭＰが１つのコンタクトプラグＣＰ１に共通に接続されるため、ビット線ＢＬの本数を低減し、ビット線ＢＬの配線間隔を広くできる。このため、ビット線ＢＬの配線幅を広くでき、配線抵抗の増加を抑制できる。更に、微細化に伴うビット線ＢＬの形成不良の可能性を低減でき、半導体記憶装置の信頼性を向上できる。
【０１３２】
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、第３実施形態とは、異なるメモリセルアレイ１０のレイアウトについて説明する。以下、第３実施形態と異なる点を中心に説明する。
【０１３３】
４．１  メモリセルアレイの平面構成
まず、本実施形態に係るメモリセルアレイ１０の平面構成について、図２９を用いて説明する。図２９の例は、１つのブロックＢＬＫの平面図を示している。本実施形態では、１つのブロックＢＬＫに４個のストリングユニットＳＵ０〜ＳＵ３が含まれている場合について説明する。なお、説明を簡略化するため、絶縁層の一部が省略されている。
【０１３４】
図２９に示すように、例えば、１つのストリングユニットＳＵが２つの領域に分割して設けられている。そして、２つのストリングユニットＳＵの分割された各領域がＹ方向において、交互に配置されている。
【０１３５】
より具体的には、例えば、ストリングユニットＳＵ０は、ストリングユニットＳＵ０ａ及びＳＵ０ｂを含む。ストリングユニットＳＵ１は、ストリングユニットＳＵ１ａ及びＳＵ１ｂを含む。ストリングユニットＳＵ２は、ストリングユニットＳＵ２ａ及びＳＵ２ｂを含む。ストリングユニットＳＵ３は、ストリングユニットＳＵ３ａ及びＳＵ３ｂを含む。例えば、Ｙ方向に沿って、ストリングユニットＳＵ０ａと、ストリングユニットＳＵ１ａと、ストリングユニットＳＵ０ｂと、ストリングユニットＳＵ１ｂとが、順次配置されている。同様に、Ｙ方向に沿って、ストリングユニットＳＵ２ａと、ストリングユニットＳＵ３ａと、ストリングユニットＳＵ２ｂと、ストリングユニットＳＵ３ｂとが、順次配置されている。
【０１３６】
例えば、各ストリングユニットＳＵ（ＳＵ０ａ、ＳＵ０ｂ、ＳＵ１ａ、ＳＵ１ｂ、ＳＵ２ａ、ＳＵ２ｂ、ＳＵ３ａ、及びＳＵ３ｂ）の複数のメモリピラーＭＰは、Ｘ方向に向かって２列の千鳥配置となるように、配列されている。すなわち、１つのブロックＢＬＫでは、Ｘ方向に向かって１６列の千鳥配置となるように、複数のメモリピラーＭＰが配列されている。なお、メモリピラーＭＰの配列は任意に設定可能である。
【０１３７】
各メモリピラーＭＰ上には選択トランジスタＳＴ１が設けられている。そして、各ストリングユニットＳＵの複数の選択トランジスタＳＴ１のゲートが、選択ゲート線ＳＧＤに共通に接続されている。
【０１３８】
図２９の例では、選択ゲート線ＳＧＤ０は、Ｘ方向に延伸する選択ゲート線ＳＧＤ０＿１及び選択ゲート線ＳＧＤ０＿２と、選択ゲート線ＳＧＤ０＿１及び選択ゲート線ＳＧＤ０＿２の一端が接続された選択ゲート線ＳＧＤ０＿３とを含む。例えば、選択ゲート線ＳＧＤ０＿１は、ストリングユニットＳＵ０ａの複数の選択トランジスタＳＴ１に対応し、２列の千鳥配置に配列された複数の選択トランジスタＳＴ１の間に配置される。また、例えば、選択ゲート線ＳＧＤ０＿２は、ストリングユニットＳＵ０ｂの複数の選択トランジスタＳＴ１に対応し、２列の千鳥配置に配列された複数の選択トランジスタＳＴ１の間に配置される。他のストリングユニットＳＵも同様である。
【０１３９】
本実施形態では、第３実施形態と同様に、隣り合う２つのストリングユニットＳＵにおいて、Ａ方向またはＢ方向に隣り合う２つのメモリピラーＭＰの選択トランジスタＳＴ１が１つのコンタクトプラグＣＰ１に共通に接続されている。すなわち、１つのストリングユニットＳＵ（例えば、ストリングユニットＳＵ０）内の複数のメモリピラーＭＰは、それぞれ異なるコンタクトプラグＣＰ１に接続される。
【０１４０】
コンタクトプラグＣＰ１上には、コンタクトプラグＣＰ２が設けられている。各コンタクトプラグＣＰ２は、Ｙ方向に延伸する複数のビット線ＢＬのいずれかと、コンタクトプラグＣＰ１とを接続する。すなわち、１つのストリングユニットＳＵ内の複数のメモリピラーＭＰは、コンタクトプラグＣＰ１及びＣＰ２を介して、それぞれ異なるビット線に接続されている。
【０１４１】
４．２  本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【０１４２】
更に、本実施形態に係る構成であれば、１つのコンタクトプラグＣＰ１に２つのビット線ＢＬが接続されるため、ビット線ＢＬの配線抵抗の増加を抑制できる。
【０１４３】
５．第５実施形態
次に、第５実施形態について説明する。第５実施形態では、１つのメモリピラーＭＰ上に２つの選択トランジスタＳＴ１を形成する場合について説明する。以下、第１乃至第４実施形態と異なる点を中心に説明する。
【０１４４】
５．１  メモリセルアレイの平面構成
まず、本実施形態に係るメモリセルアレイ１０の平面構成について、図３０を用いて説明する。図３０の例は、１つのブロックＢＬＫの平面図を示しており、説明を簡略化するため、絶縁層の一部が省略されている。
【０１４５】
図３０に示すように、例えば、ストリングユニットＳＵ０〜ＳＵ３は、Ｙ方向に並んで配置されており、ストリングユニットＳＵ毎に複数のメモリピラーＭＰが設けられている。
【０１４６】
例えば、各ストリングユニットＳＵの複数のメモリピラーＭＰは、Ｘ方向に向かって４列の千鳥配置となるように、配列されている。すなわち、１つのブロックＢＬＫでは、Ｘ方向に向かって１６列の千鳥配置となるように、複数のメモリピラーＭＰが配列されている。より具体的には、例えば、ストリングユニットＳＵ０において、メモリピラーＭＰ１とメモリピラーＭＰ２とがＹ方向に隣り合って配置され、メモリピラーＭＰ３とメモリピラーＭＰ４とがＹ方向に隣り合って配置されている。そして、メモリピラーＭＰ３は、Ｙ方向においてメモリピラーＭＰ１とメモリピラーＭＰ２との間に配置され、Ｘ方向においてメモリピラーＭＰ１及びＭＰ２とは異なる位置に配置されている。メモリピラーＭＰ２は、Ｙ方向においてメモリピラーＭＰ３とメモリピラーＭＰ４との間に配置され、Ｘ方向においてメモリピラーＭＰ３及びＭＰ４とは異なる位置に配置されている。なお、メモリピラーＭＰの配列は任意に設定可能である。
【０１４７】
各メモリピラーＭＰ上には２つの選択トランジスタＳＴ１が設けられている。そして、各ストリングユニットＳＵの複数の選択トランジスタＳＴ１のゲートが、選択ゲート線ＳＧＤに共通に接続されている。
【０１４８】
図３０の例では、選択ゲート線ＳＧＤ０は、Ｘ方向に延伸する選択ゲート線ＳＧＤ０＿１〜ＳＧＤ０＿５と、選択ゲート線ＳＧＤ０＿１〜ＳＧＤ０＿５の一端が接続された選択ゲート線ＳＧＤ０＿６とを含む。例えば、ストリングユニットＳＵ０において、選択ゲート線ＳＧＤ０＿１と選択ゲート線ＳＧＤ０＿２との間に、メモリピラーＭＰ１の２つの選択トランジスタＳＴ１が設けられている。選択ゲート線ＳＧＤ０＿２と選択ゲート線ＳＧＤ０＿３との間に、メモリピラーＭＰ３の２つの選択トランジスタＳＴ１が設けられている。選択ゲート線ＳＧＤ０＿３と選択ゲート線ＳＧＤ０＿４との間に、メモリピラーＭＰ２の２つの選択トランジスタＳＴ１が設けられている。選択ゲート線ＳＧＤ０＿４と選択ゲート線ＳＧＤ０＿５との間に、メモリピラーＭＰ４の２つの選択トランジスタＳＴ１が設けられている。他のストリングユニットＳＵも同様である。
【０１４９】
２つの選択ゲート線ＳＧＤの間には、Ｘ方向に延伸するスリットＳＨＥが設けられている。スリットＳＨＥは、ストリングユニットＳＵ毎に選択ゲート線ＳＧＤを分離する。
【０１５０】
１つのメモリピラーＭＰ上に設けられた２つの選択トランジスタＳＴ１上には、１つのコンタクトプラグＣＰ１が形成されている。すなわち、２つの選択トランジスタＳＴ１は、１つのコンタクトプラグＣＰ１に共通に接続されている。コンタクトプラグＣＰ１上には、コンタクトプラグＣＰ２が形成されている。コンタクトプラグＣＰ２は、Ｙ方向に延伸する複数のビット線ＢＬのいずれかと、コンタクトプラグＣＰ１とを接続する。すなわち、１つのメモリピラーＭＰ上に設けられた２つの選択トランジスタＳＴ１は、コンタクトプラグＣＰ１及びＣＰ２を介して、１つのビット線ＢＬに並列接続される。例えば、メモリピラーＭＰ１〜ＭＰ４は、それぞれ異なるビット線ＢＬに接続される。１つのビット線ＢＬには、各ストリングユニットＳＵの１つのメモリピラーＭＰが共通に接続される。
【０１５１】
５．２  メモリセルアレイの断面構成
次に、メモリセルアレイ１０の断面構成の一例について、図３１を用いて説明する。図３１は、図３０のＤ１−Ｄ２線に沿った断面図である。
【０１５２】
図３１に示すように、メモリピラーＭＰの上方には、Ｘ方向に延伸する２つの配線層３５が形成されている。例えば、Ｙ方向における配線層３５の中心位置は、メモリピラーＭＰの中心位置と異なる。Ｙ方向において、メモリピラーＭＰの中心位置は、２つの配線層３５の間である。換言すれば、Ｙ方向における半導体層２９の２つの上端の上方に配線層３５がそれぞれ形成される。
【０１５３】
メモリピラーＭＰと、配線層３５との間には、半導体層３３及び絶縁層３４が設けられている。より具体的には、メモリピラーＭＰ上方のトレンチＴＲの側面及び底面には半導体層３３及び絶縁層３４が積層されている。半導体層３３及び絶縁層３４が設けられている領域を除いたトレンチＴＲの側面及び底面、並びにＹ方向に隣り合う２つのトレンチＴＲの上面の間の領域には、絶縁層３６が形成されている。
【０１５４】
半導体層３３及び絶縁層３４は、第１実施形態と同様に、配線層３５の底面及び側面に沿ったクランク形状を有する。１つの半導体層３３と、１つの絶縁層３４と、１つの配線層３５とにより、１つの選択トランジスタＳＴ１が構成される。従って、１つのメモリピラーＭＰ上には、２つの選択トランジスタＳＴ１が設けられる。
【０１５５】
メモリピラーＭＰ上において、２つの半導体層３３の上には、１つの導電体３７が形成される。すなわち、２つの選択トランジスタＳＴ１が並列接続される。
【０１５６】
２つのストリングユニットＳＵの間には、配線層３５をＹ方向に２つに分離するように、スリットＳＨＥとして機能する絶縁層４５が設けられている。Ｚ方向におけるスリットＳＨＥの底部の高さ位置は、配線層３５の底部より低く、ワード線ＷＬ７として機能する最上層の配線層２４の上面の高さ位置よりも高い。絶縁層４５には、例えば、ＳｉＯ２が用いられる。
【０１５７】
５．３  選択トランジスタＳＴ１及び選択ゲート線ＳＧＤの配置
次に、本実施形態に係る選択トランジスタＳＴ１及び選択ゲート線ＳＧＤの配置について、図３２を用いて説明する。図３２は、メモリピラーＭＰの上部、選択トランジスタＳＴ１、選択ゲート線ＳＧＤ、コンタクトプラグＣＰ１及びＣＰ２、並びにビット線ＢＬの配置を示す斜視図である。なお、図３２の例では、説明を簡略にするために、絶縁層の一部が省略されている。また、選択トランジスタＳＴ１が簡略化されている。
【０１５８】
図３２に示すように、メモリピラーＭＰの一部の領域の上方を通過するように、Ｘ方向に延伸する２つの配線層３５がそれぞれ設けられている。メモリピラーＭＰ上には、２つの配線層３５にそれぞれ接する２つの絶縁層３４と、２つの絶縁層３４にそれぞれ接する２つの半導体層３３とがそれぞれ設けられている。また、２つの半導体層３３の上には、底面が２つの半導体層３３に接する導電体３７が設けられている。導電体３７上には導電体３８が設けられている。更に、導電体３８上には、配線層３９に設けられている。
【０１５９】
５．４  メモリセルアレイの製造方法
本実施形態に係るメモリセルアレイ１０の製造方法について、図３３〜図４１を用いて説明する。図３３〜図４１は、製造工程におけるメモリセルアレイ１０の平面及びＢ１−Ｂ２線に沿った断面（Ｂ１−Ｂ２断面）をそれぞれ示している。
【０１６０】
図３３に示すように、第１実施形態の図６〜図８と同様に、メモリピラーＭＰ及びトレンチＴＲを形成する。トレンチＴＲの底部において、２列に千鳥配置された各メモリピラーＭＰの上面の一部が露出している。
【０１６１】
図３４に示すように、半導体層３３、絶縁層３４、及び絶縁層４１を順次積層する。
【０１６２】
図３５に示すように、例えば、ＲＩＥにより、最上層の絶縁層２５の上及びトレンチＴＲ底部に形成された半導体層３３、絶縁層３４、及び絶縁層４１を除去する。このとき、トレンチＴＲの側面の半導体層３３、絶縁層３４、及び絶縁層４１は、除去されずに残存する。
【０１６３】
図３６に示すように、第２実施形態の図１７と同様に、レジスト４２を用いたラインパターンを形成する。このとき、レジスト４２は、メモリピラーＭＰの上方において、トレンチＴＲの側面に形成されている半導体層３３、絶縁層３４、及び絶縁層４１を被覆する。
【０１６４】
図３７に示すように、例えば、ＣＤＥにより、レジスト４２で被覆されていない領域の絶縁層３４及び絶縁層４１を除去する。
【０１６５】
図３８に示すように、レジスト４２を除去した後、半導体層３３を酸化し、絶縁層３６を形成する。このとき、絶縁層３４及び４１により表面が被覆されている領域では、半導体層３３は、酸化されない。なお、絶縁層３４及び絶縁層４１により表面が被覆されている半導体層３３の端部領域は、酸化されていてもよい。
【０１６６】
次に、例えば、ウエットエッチングにより、絶縁層４１を除去する。
【０１６７】
図３９に示すように、第１実施形態の図１１と同様に、配線層３５を形成した後、絶縁層２５を形成する。
【０１６８】
図４０に示すように、スリットＳＨＥを加工し、絶縁層４５によりスリットＳＨＥを埋め込む。
【０１６９】
図４１に示すように、第１実施形態の図１２及び図１３と同様に、リプレースにより配線層２４を形成した後、底面が半導体層３３に接する導電体３７を形成する。
【０１７０】
次に、絶縁層２５を形成した後、導電体３８及び配線層３９を形成する。
【０１７１】
５．５  本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【０１７２】
更に、本実施形態に係る構成であれば、１つのメモリピラーＭＰ上に２つの選択トランジスタＳＴ１を設けることができる。更に、２つの選択トランジスタＳＴ１を並列接続できる。これにより、選択トランジスタＳＴ１のチャネル抵抗の増加を抑制でき、メモリピラーＭＰのチャネル領域に流れるセル電流Ｉｃｅｌｌの低減を抑制できる。よって、半導体記憶装置の読み出し性能の低下を抑制でき、信頼性を向上できる。
【０１７３】
６．変形例等
上記実施形態における半導体記憶装置は、第１方向（Ｚ方向）に積層された複数の第１配線層（ＷＬ）と、複数の第１配線層の内部を第１方向に延伸する第１半導体層（２９）を含む第１メモリピラー（ＭＰ）と、第１半導体層の上端の上方に配置される第２配線層（３５）と、第１半導体層と第２配線層との間に配置された第１部分（３３ａ）と第１半導体層の上方に延伸する第２部分（３３ｂ）とを有する第２半導体層（３３）と、第１部分と第２配線層との間及び第２部分と第２配線層との間に配置された第１絶縁層（３４）とを含む。
【０１７４】
上記実施形態を適用することにより、チップ面積の増加が抑制できる半導体記憶装置を提供できる。
【０１７５】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【０１７６】
また、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【０１７７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１７８】
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１、２３、２５、３２、３４、３６、４１、４３、４５…絶縁層、２２、２４、３５、３９…配線層、２６…ブロック絶縁膜、２７…電荷蓄積層、２８…トンネル絶縁膜、２９、３３…半導体層、３０…コア層、３１…キャップ層、３７、３８…導電体、４０…犠牲層、４２…レジスト。
【図１】
2020205387.tif 000003
【図２】
2020205387.tif 000004
【図３】
2020205387.tif 000005
【図４】
2020205387.tif 000006
【図５】
2020205387.tif 000007
【図６】
2020205387.tif 000008
【図７】
2020205387.tif 000009
【図８】
2020205387.tif 000010
【図９】
2020205387.tif 000011
【図１０】
2020205387.tif 000012
【図１１】
2020205387.tif 000013
【図１２】
2020205387.tif 000014
【図１３】
2020205387.tif 000015
【図１４】
2020205387.tif 000016
【図１５】
2020205387.tif 000017
【図１６】
2020205387.tif 000018
【図１７】
2020205387.tif 000019
【図１８】
2020205387.tif 000020
【図１９】
2020205387.tif 000021
【図２０】
2020205387.tif 000022
【図２１】
2020205387.tif 000023
【図２２】
2020205387.tif 000024
【図２３】
2020205387.tif 000025
【図２４】
2020205387.tif 000026
【図２５】
2020205387.tif 000027
【図２６】
2020205387.tif 000028
【図２７】
2020205387.tif 000029
【図２８】
2020205387.tif 000030
【図２９】
2020205387.tif 000031
【図３０】
2020205387.tif 000032
【図３１】
2020205387.tif 000033
【図３２】
2020205387.tif 000034
【図３３】
2020205387.tif 000035
【図３４】
2020205387.tif 000036
【図３５】
2020205387.tif 000037
【図３６】
2020205387.tif 000038
【図３７】
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【図３８】
2020205387.tif 000040
【図３９】
2020205387.tif 000041
【図４０】
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【図４１】
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