(57)【要約】【課題】各種カウンタと非同期で入力される垂直同期信号に同期した撮像を行いつつ、読み出し走査およびリセット走査のタイミングを適切に制御可能な撮像素子およびこれを備える撮像装置を提供すること。【解決手段】撮像素子は、行列状に配置された複数の画素と、所定周期で第１カウント値をリセットする第１のカウンタと、第１カウント値がリセットされるタイミングに同期して第２カウント値をカウントアップする第２のカウンタと、外部から入力された垂直同期信号を検出する検出手段と、第２カウント値に基づいて複数の画素から特定行の画素を選択する選択手段と、を有し、第２のカウンタは、垂直同期信号が検出されている状態において、第１カウント値がリセットされるタイミングに同期して第２カウント値をリセットする。【選択図】図４
2020088608.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数の画素と、
所定周期で第１カウント値をリセットする第１のカウンタと、
前記第１カウント値がリセットされるタイミングで第２カウント値をカウントアップする第２のカウンタと、
外部から入力された垂直同期信号を検出する検出手段と、
前記第２カウント値に基づいて前記複数の画素から特定行の画素を選択する選択手段と、を有し、
前記第２のカウンタは、前記垂直同期信号が検出されている状態において、前記第１カウント値がリセットされるタイミングで前記第２カウント値をリセットすることを特徴とする撮像素子。
【請求項２】
前記選択手段は、前記垂直同期信号が検出されたタイミングにおける前記第２カウント値が所定値より大きい場合、画素信号の読み出し走査を開始するタイミングを早め、前記垂直同期信号が検出されたタイミングにおける前記第２カウント値が前記所定値より小さい場合、前記読み出し走査を開始するタイミングを遅らせることを特徴とする請求項１に記載の撮像素子。
【請求項３】
請求項１または２に記載の撮像素子と、
前記第１および第２のカウンタの動作するためのクロックとは非同期のクロックで動作し、前記垂直同期信号を生成する生成手段と、を有することを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子および撮像装置に関する。
【背景技術】
【０００２】
従来、リセット動作や読み出し動作を制御するための駆動パルスを発生させるタイミングを決定するために、垂直カウンタおよび水平カウンタを備える回路を有する撮像素子が知られている。このような構成において撮像素子の露光時間を制御するためには、垂直カウンタおよび水平カウンタのカウント値をリセットするタイミングを適切に制御する必要がある。従来、垂直カウンタおよび水平カウンタのカウント値のリセットをそれぞれ、撮像素子の外部から入力される垂直同期信号および水平同期信号によって行う構成において、垂直同期信号と水平同期信号の出力タイミングを制御する方法が提案されている。
【０００３】
特許文献１には、水平走査をアサートされた水平同期信号に基づいて行い、垂直同期信号がアサートされる間隔である１垂直期間内に所定回数の水平同期信号をアサートすることによって画像の１フレームを取得する撮像装置が開示されている。特許文献１の撮像装置では、水平同期信号がアサートされる間隔が２種類存在する場合、間隔が長い水平期間は間隔が短い水平期間の間に設定される。これにより、画面全体で均すと、均一なタイミングで水平走査を行うことが可能となる。
【０００４】
特許文献２には、垂直同期信号の発生間隔と所定数の水平同期信号を発生させるまでに要する時間とが異なる場合、垂直同期信号の発生間隔を水平同期信号の発生間隔の整数倍にするために水平同期信号の発生間隔を変更する撮像装置が開示されている。特許文献２の撮像装置では、全ての水平走査を同一の時間で行い、画面内で露光時間を均一に保つことができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許５７３７９２１号公報
【特許文献２】特許５２６８５３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来、カウンタと異なるクロックで動作する信号発生器から生成されるパルスに同期してカウント値をリセットして読み出しを行う構成が知られている。この場合、全く同じデバイスをクロック源として用いたとしてもデバイスの個体差に起因するクロックの周期のずれが発生する。同期信号の生成タイミングと各種カウンタのリセットタイミングを非同期のクロックで制御する構成では、同期信号の入力に同期してカウント値のリセットを行うと、カウント値のリセット周期がずれてしまう。そのため、カウント値のリセット周期に従う読み出し走査およびリセット走査のタイミングを常に一定のタイミングに制御することができなくなる。その結果、同期の前後で画面内の露光時間に差が生じてしまい、画面内に露光段差が発生してしまう。特許文献１，２に開示された撮像装置は、カウント値をリセットするタイミングを司る同期信号を、そのカウンタと同じクロックで動作する同期信号発生回路から発生させるため、このような課題を解決することができない。
【０００７】
本発明は、各種カウンタと非同期で入力される垂直同期信号に同期した撮像を行いつつ、リセット走査および読み出し走査のタイミングを適切に制御可能な撮像素子およびこれを備える撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一側面としての撮像素子は、行列状に配置された複数の画素と、所定周期で第１カウント値をリセットする第１のカウンタと、第１カウント値がリセットされるタイミングで第２カウント値をカウントアップする第２のカウンタと、外部から入力された垂直同期信号を検出する検出手段と、第２カウント値に基づいて複数の画素から特定行の画素を選択する選択手段と、を有し、第２のカウンタは、垂直同期信号が検出されている状態において、第１カウント値がリセットされるタイミングで第２カウント値をリセットすることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、各種カウンタと非同期で入力される垂直同期信号に同期した撮像を行いつつ、リセット走査および読み出し走査のタイミングを適切に制御可能な撮像素子およびこれを備える撮像装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る撮像装置の構成を示すブロック図である。
【図２】実施例１の撮像素子の説明図である。
【図３】単位画素の駆動方法を示すタイミングチャートである。
【図４】画素アレイのリセット走査と読み出し走査を示すタイミングチャートである。
【図５】連続３フレームのタイミングチャートである。
【図６】実施例２の撮像素子の回路ブロック図である。
【図７】実施例２の構成を適用した場合の連続３フレームのタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下、本発明の好ましい実施の形態を、添付の図面に基づいて詳細に説明する。各図において、同一の部材については同一の参照番号を付し、重複する説明は省略する。
【００１２】
図１は、本発明の実施形態に係る撮像装置１の構成を示すブロック図である。撮像装置１は、１つ以上のレンズを備える撮像光学系を有する。第１のレンズ１００は、撮像光学系の先端側（被写体側）に配置されている。絞り１０１は、絞り駆動回路１１９により絞りアクチュエータ１２０を介して開口径を制御され、撮影時の光量調節を行う。第２レンズ１０２および第３レンズ１０３は、ＣＰＵ１１０の出力に基づいてフォーカス駆動回路１１７によりフォーカスアクチュエータ１１８を介して制御され、光軸に沿って進退することで撮像光学系の焦点位置を調節する。
【００１３】
フォーカルプレーンシャッタ１０４は、シャッター駆動回路１１６により制御され、静止画撮影時に露光秒時を調節する。光学的ローパスフィルタ１０５は、撮影画像の偽色やモアレを低減する。撮像素子１０６は、撮像光学系で形成された被写体の光学像を電気信号に光電変換する。撮像素子１０６は、第１のクロック生成回路１０７によって生成されたクロックによって動作し、ＣＰＵ１１０によって制御される。
【００１４】
ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）１０８は、撮像素子１０６で撮影された画像データに対する補正・圧縮等の処理を行う画像処理部である。ＲＡＭ１０９は、撮像素子１０６からの出力データを保持する信号保持手段の機能、ＤＳＰ１０８で処理された画像データを記憶する画像データ記憶手段の機能、およびＣＰＵ１１０が動作を行う際のワークメモリの機能を有する。なお、本実施例ではこれらの機能を、ＲＡＭ１０９を用いて実現するが、アクセス速度が十分に速く、動作上問題のないレベルのメモリを用いて実現してもよい。また、本実施例では、ＲＡＭ１０９はＤＳＰ１０８やＣＰＵ１１０の外部に設けられているが、ＲＡＭ１０９の一部または全部の機能をＤＳＰ１０８やＣＰＵ１１０に内蔵してもよい。
【００１５】
ＣＰＵ１１０は、第２のクロック生成回路１１１によって生成されるクロックによって動作し、撮像装置１の動作を統括的に制御する。ＣＰＵ１１０は、撮像装置１の各部の動作を制御するためのプログラムを実行する。また、ＣＰＵ１１０は、撮像素子１０６に対して垂直同期信号を出力することによって、撮像素子１０６の撮像タイミングを制御する機能を有する。
【００１６】
表示部１１２は、撮影した静止画像や動画像、およびメニュー等の表示を行う。操作部１１３は、撮影命令や撮影条件等の設定をＣＰＵ１１０に対して行う。記録媒体１１４は、静止画データおよび動画データを記録するための、撮像装置１に着脱可能な記録媒体である。ＲＯＭ１１５は、ＣＰＵ１１０が撮像装置１の各部の動作を制御するために実行するプログラムを格納する。
【実施例１】
【００１７】
図２を参照して、本実施例の撮像素子１０６について説明する。図２は、本実施例の撮像素子１０６の説明図である。
【００１８】
まず、図２（ａ）を参照して、撮像素子１０６の構成について説明する。図２（ａ）は、撮像素子１０６の回路ブロック図である。画素アレイ２００には、行列状に複数の単位画素２０１が配置されている。具体的には、水平方向に（ｍ＋１）個、垂直方向に（ｎ＋１）個の単位画素２０１が配置されている。なお、ｍ，ｎともに自然数である。駆動パルス生成回路２０２は、Ｈカウンタ２１０のＨカウント値に従って単位画素２０１のリセットや、単位画素２０１で光電変換により生成された画素信号の読み出しを行うためのパルスを生成する。生成されたパルスは、画素駆動回路２０４に供給される。行選択回路２０３は、Ｖカウンタ２１１のＶカウント値に従って、駆動パルス生成回路２０２によって生成されたパルスを供給する行（特定行）を選択し、画素駆動回路２０４に選択した行を設定する。画素駆動回路２０４は、行選択回路２０３によって設定された行に、駆動パルス生成回路２０２によって生成されたパルスを供給する。
【００１９】
画素信号は、画素駆動回路２０４から供給されるパルスに応じて垂直出力線２０５に行ごとに出力される。定電流源２０６は、画素アンプ用トランジスタ２１８と組み合わさってソースフォロワ回路を形成する。ＡＤ変換回路（以下、ＡＤＣ）２０７は、垂直出力線２０５に出力されたアナログ出力を、その出力に応じたデジタル値に変換する。ＡＤＣ２０７の動作タイミングは、Ｈカウンタ２１０によって制御される。ＡＤＣ２０７によって変換された画素信号は、水平走査回路２０８によってＨカウンタ２１０のカウントタイミングに同期しながら順に選択されて、出力部２０９に転送される。出力部２０９は、ノイズ信号を減算した画素信号を外部に出力する。
【００２０】
同期カウンタ２１２は、Ｈカウンタ２１０およびＶカウンタ２１１を有し、第１のクロック生成回路１０７によって生成されたクロックで動作する。Ｈカウンタ２１０は、クロックの入力に伴ってＨカウント値をカウントアップさせる。Ｈカウント値は、所定の周期でリセットされる。ここで、所定の周期とは、例えば、ＣＰＵ１１０によって設定される周期である。Ｖカウンタ２１１は、Ｈカウント値がリセットされるタイミングに同期してＶカウント値をカウントアップさせる。Ｖカウント値は、同期信号検出回路２１３とＨカウンタ２１０の出力に応じてリセットされる。
【００２１】
なお、本実施例では、画素駆動回路２０４やＡＤＣ２０７は、撮像素子１０６に内蔵されているが、撮像素子１０６とは別のチップに設けられてもよい。
【００２２】
次に、図２（ｂ）を参照して、単位画素２０１の回路構成について説明する。図２（ｂ）は、単位画素２０１の回路図である。フォトダイオード（ＰＤ）２１４は、マイクロレンズ下で単位画素２０１を構成する素子であり、光電変換部を構成する。光電変換部転送スイッチ２１５は、信号φｐｔｘによって制御される。信号φｐｔｘの値をＨｉｇｈ（以下、Ｈ）にすることによって、光電変換部に蓄積された光電荷をフローティングディフュージョン部（ＦＤ）２１６に転送することができる。
【００２３】
リセットスイッチ２１７は、ＦＤ２１６を初期化するように信号φｐｒｅｓによって制御される。画素アンプ用トランジスタ２１８は、セレクトスイッチ２１９、および垂直出力線２０５を介して定電流源２０６に接続されている。セレクトスイッチ２１９の入力信号φｐｓｅｌの値がＨになると、画素アンプ用トランジスタ２１８は定電流源２０６に接続され、画素アンプを形成する。ＦＤ２１６はこの画素アンプに接続されているため、ＰＤ２１４からＦＤ２１６に転送された電荷は、画素アンプによって電荷量に応じた電圧値に変換され、垂直出力線２０５に画素信号として出力される。
【００２４】
以下、図３を参照して、単位画素２０１の駆動方法について説明する。図３は、駆動パルス生成回路２０２による単位画素２０１の駆動方法を示すタイミングチャートである。パルスが変化するタイミングとして以下で説明される時刻は全て、Ｈカウンタ２１０のカウントタイミングに同期している。図中、Ｈカウンタ２１０のＨカウント値として０が記入されているタイミングが、Ｈカウンタ２１０のＨカウント値がリセットされるタイミングを示している。リセットされるタイミング以外のＨカウント値の表記は、省略されている。なお、図３では、リセットされるタイミングを分かりやすくするためにリセットされるタイミングのＨカウント値、すなわち０であるＨカウント値を他のＨカウント値よりも大きく記載しているが、実際にはＨカウント値は等間隔でカウントアップされる。
【００２５】
図３（ａ）は、リセット動作を示すタイミングチャートである。時刻ｔ３００では、信号φｐｔｘの値をＨとし、ＰＤ２１４がＦＤ２１６に接続される。このとき、信号φｐｒｅｓの値はＨのままであるから、単位画素２０１は電源に接続されてリセット状態になる。時刻ｔ３０１では、信号φｐｔｘの値をＬｏｗ（以下、Ｌ）とし、単位画素２０１のリセット状態が解除される。時刻ｔ３０１以降、単位画素２０１の蓄積が開始される。図３（ａ）のタイミングチャートに対応する動作は、Ｈカウント値がリセットされる周期よりも短い期間で行われる。
【００２６】
図３（ｂ）は、１行の読み出し動作を示すタイミングチャートである。時刻ｔ３０２では、信号φｐｓｅｌの値をＨとし、行が選択される。時刻ｔ３０３では、信号φｐｒｅｓの値がＬとなり、ＦＤ２１６のリセットが解除される。時刻ｔ３０４から時刻ｔ３０５までの間において、ＡＤＣ２０７によってＦＤ２１６のリセットレベルがＡＤ変換される。このＡＤ変換によって、リセットレベルのデジタル値であるＮ信号が得られる。時刻ｔ３０５では、信号φｐｔｘをＨとし、ＰＤ２１４がＦＤ２１６に接続され、ＰＤ２１４で発生した光電荷がＦＤ２１６に転送される。時刻ｔ３０６では、信号φｐｔｘの値をＬとし、転送が終了する。ここで、時刻ｔ３０５でのＨカウント値と図３（ａ）の時刻ｔ３００でのＨカウント値が同じとなるように設定されている。また、時刻ｔ３０６でのＨカウント値と図３（ａ）の時刻ｔ３０１でのＨカウント値が同じとなるように設定されている。このように設定することで、単位画素２０１がリセットされてから読み出されるまでの蓄積時間が、正確にＨカウント値がリセットされる周期の整数倍になるように制御することができる。
【００２７】
時刻ｔ３０６から時刻ｔ３０７までの間において、ＡＤＣ２０７によってＦＤ２１６のリセットレベルがＡＤ変換される。このＡＤ変換によって、ＰＤ２１４に蓄積された光電荷に応じた出力のデジタル値であるＳ信号が得られる。時刻ｔ３０８では、信号φｈｓｒ＿０の値をＨとする。これにより、選択された行の第０列目のＡＤＣ２０７が出力部２０９に接続される。出力部２０９がＳ信号からＮ信号を差し引いて出力することで、第０列目の単位画素２０１に蓄積された光電荷のデジタル値が得られる。時刻ｔ３０９では、信号φｈｓｒ＿０の値をＬ、信号φｈｓｒ＿１の値をＨとし、第１列目の単位画素２０１のデジタル値が得られる。時刻ｔ３１０では、信号φｈｓｒ＿１の値をＬ、不図示の信号φｈｓｒ＿２の値をＨとする。以降逐次的に水平走査を行い、時刻ｔ３１１から時刻ｔ３１２までの間において第ｍ列目の単位画素２０１の転送が終わり、水平転送が終了する。水平転送が終了すると同時に、信号φｐｒｅｓの値をＨとし、選択行のＦＤ２１６のリセットが行われる。時刻ｔ３１３では、信号φｐｓｅｌの値をＬとし、行の選択が終了する。図３（ｂ）のタイミングチャートに対応する動作は、Ｈカウント値がリセットされる周期よりも短い期間で行われる。
【００２８】
以上説明したように、所定の行のリセット動作および読み出し動作が、Ｈカウント値がリセットされる周期よりも短い期間で行われる。リセット動作および読み出し動作を上の行から順次行うことによって、画像を取得することができる。
【００２９】
以下、図４を参照して、画素アレイ２００のリセット走査と読み出し走査について説明する。図４は、画素アレイ２００のリセット走査と読み出し走査を示すタイミングチャートである。図４では、リセットされるタイミングを分かりやすくするためにリセットされるタイミングのＨカウント値、すなわち０であるＨカウント値を他のＨカウント値よりも大きく記載しているが、実際にはＨカウント値は等間隔でカウントアップされる。
【００３０】
図４（ａ）は、本実施例の画素アレイ２００のリセット走査と読み出し走査を示すタイミングチャートである。時刻ｔ４００では、Ｈカウント値はリセットされる。図４（ａ）において、Ｈカウント値のリセット周期は、時刻ｔ４００と時刻ｔ４０２との間の期間である。時刻ｔ４０１では、同期信号検出回路２１３は、ＣＰＵ１１０から撮像素子１０６に入力された垂直同期信号（以下、外部ＶＤ）を検出し、値がＨの同期信号検出信号をＶカウンタ２１１に出力する。なお、外部ＶＤは第２のクロック生成回路１１１のクロックに同期して出力されるので、同期信号検出信号は同期カウンタ２１２とは非同期のタイミングで入力される。時刻ｔ４０２では、時刻ｔ４００でリセットされたＨカウント値が所定周期を迎え、再びリセットされる。このタイミングでは、同期信号検出信号の値はＨである。同期信号検出信号が検出されているという条件下でＨカウント値がリセットされた場合、リセットタイミングに同期して、Ｖカウント値もリセットされる。また、同期信号検出回路２１３も検出状態をリセットし、値がＬの信号を出力する。
【００３１】
行選択回路２０３にＶカウンタ２１１から０が入力されると、画素駆動回路２０４は第０行目に読み出しの駆動パルスを供給し、第０行目のリセット動作が開始される。時刻ｔ４０３では、Ｈカウント値がリセットされてＶカウント値が１つ進み、第ｎ−２行目のリセット動作が開始される。時刻ｔ４０４では、同期信号検出回路２１３は、外部ＶＤを検出し、値がＨの同期信号検出信号をＶカウンタ２１１に出力する。このとき、第ｎ−２行目は図３（ａ）を用いて説明したリセット動作の途中であるが、リセット動作の途中でＨカウント値がリセットされることはない。時刻ｔ４０５では、時刻ｔ４０３でリセットされたＨカウント値が所定周期を迎え、再びリセットされる。このタイミングに同期して、Ｖカウント値もリセットされる。このとき、第０行目の読み出しが開始されるが、同時に第ｎ−１行目のリセット動作も行われる。このような制御を行うことで、蓄積時間を正確にＨカウント値のリセット周期の整数倍に設定することが可能となる。
【００３２】
図４（ｂ）は、従来の外部ＶＤの入力に同期してＨカウンタ２１０のＨカウント値およびＶカウンタ２１１のＶカウント値をリセットする場合のタイミングチャートである。時刻ｔ４０６では、第ｎ−３行のリセット動作が終了した後、外部ＶＤの入力タイミングである時刻ｔ４０７まで次の行のリセットを開始することができない。そのため、外部ＶＤの入力タイミングの前後で画面内に露光段差が生じてしまう。
【００３３】
以上説明したように、本実施例の構成によれば、各種カウンタと非同期で入力される垂直同期信号に同期した撮像を行いつつ、リセット走査および読み出し走査を中断することなく行うことができ、一画面内で均一な動作を実現できる。
【実施例２】
【００３４】
実施例１の構成では、リセットタイミングと読み出しタイミングとの間の蓄積時間を正確に制御できない場合がある。このような場合の例を、図５を参照して説明する。図５は、Ｖカウンタ２１１の連続３フレームのタイミングチャートである。
【００３５】
図５（ａ）は、ＣＰＵ１１０から撮像素子１０６に入力された垂直同期信号（以下、外部ＶＤ）が正確にＨカウンタ２１０のＨカウント値のリセット周期（以下、Ｈ周期）の整数倍の周期である場合のタイミングチャートである。図５（ａ）では、読み出し走査開始タイミングでのＶカウント値を０、リセット走査開始タイミングでのＶカウント値を７としている。このように外部ＶＤが正確にＨ周期の整数倍の周期である場合、Ｖカウント値がリセットされるタイミングは常に同じ周期（図５（ａ）では、１０Ｈ周期）となる。領域５００に示されるように、蓄積時間は３Ｈ周期である。
【００３６】
上述したように、外部ＶＤは第２のクロック生成回路１１１によって生成されるクロックに同期して生成されるが、撮像素子１０６は第１のクロック生成回路１０７によって生成されるクロックに同期して動作する。このように参照しているクロックが別のデバイスで生成される場合、デバイスの製造誤差などによりそれぞれが異なるクロックに同期する信号の周期が異なってしまう。そのため、外部ＶＤの周期をＨ周期の整数倍に設定することは困難である。
【００３７】
以下、図５（ｂ）と図５（ｃ）のタイミングチャートを用いて、外部ＶＤの周期がＨ周期の整数倍でない場合の蓄積時間の制御について説明する。
【００３８】
図５（ｂ）は、外部ＶＤの周期がＨ周期の整数倍より長い場合のタイミングチャートである。この場合、外部ＶＤの出力タイミングとＨカウント値のリセットタイミングが徐々にずれて、あるタイミングで領域５０１に示されるようにＶカウント値のリセットタイミングが通常のリセットタイミングに比べて１Ｈ周期だけ長くなる。リセット動作の開始タイミングはＶカウント値が７、読み出し動作の開始タイミングはＶカウント値が０であるという設定では、領域５０１が含まれるフレームの蓄積時間は４Ｈ周期となり、期待する蓄積時間より１Ｈ周期長くなってしまう。
【００３９】
図５（ｃ）は、外部ＶＤの周期が、Ｈ周期の整数倍より短い場合のタイミングチャートである。この場合、Ｈカウント値のリセットタイミングと外部ＶＤの出力タイミングが徐々にずれて、あるタイミングで領域５０２に示されるようにＶカウント値のリセットタイミングが通常のリセットタイミングに比べて１Ｈ周期だけ短くなる。リセット動作の開始タイミングでのＶカウント値を０、読み出し動作の開始タイミングでのＶカウント値を７とする設定では、領域５０２が含まれるフレームの蓄積時間は２Ｈ周期となり、期待する蓄積時間より１Ｈ周期短くなってしまう。
【００４０】
以上説明したように、第１のクロック生成回路１０７と第２のクロック生成回路１１１が異なるデバイスであるため、蓄積時間が意図していた値から１Ｈ周期だけずれてしまうことがある。そこで、本実施例では、同期信号検出回路２１３により外部ＶＤが検出されたタイミングのＶカウント値に応じて、読み出し走査の開始タイミングを制御する。
【００４１】
図６は、本実施例の撮像素子１０６の回路ブロック図である。実施例１で図２を用いて説明した構成については同じ符号を付し、重複する説明は省略する。垂直同期タイミング保持回路６００は、外部ＶＤが検出された時点でのＶカウント値を保持する。目標値保持回路６０１は、例えば、ＣＰＵ１１０から設定された目標値（所定値）を保持する。比較回路６０２は、垂直同期タイミング保持回路６００が保持する値と、目標値保持回路６０１が保持する目標値とを比較して、比較結果を行選択回路２０３に出力する。行選択回路２０３は、比較回路６０２から取得された比較結果に応じて、読み出し走査の開始タイミングを変更する。具体的には、行選択回路２０３は、外部ＶＤが検出された時点でのＶカウント値が目標値より大きい場合、読み出し走査の開始タイミングを１Ｈ周期だけ早くする。また、行選択回路２０３は、外部ＶＤが検出された時点でのＶカウント値が目標値より小さい場合、読み出し走査の開始タイミングを１Ｈ周期だけ遅くする。
【００４２】
図７を参照して、上記動作を詳細に説明する。図７は、本実施例の構成を適用した場合の連続３フレームのタイミングチャートである。以下の説明では、目標値保持回路６０１は、目標値として９を保持する。
【００４３】
図７（ａ）は、外部ＶＤがＨ周期の整数倍の長さである場合のタイミングチャートである。この場合、垂直同期タイミング保持回路６００が保持するＶカウント値は、常に目標値と一致する。垂直同期タイミング保持回路６００が保持するＶカウント値が目標値と一致する場合、読み出し走査の開始タイミングはＶカウント値が１となるタイミングとする。また、リセット走査の開始タイミングは常にＶカウント値が７となるタイミングである。リセット走査開始タイミングは常にＶカウント＝７のタイミングとする。領域７００に示されるように、蓄積時間は４Ｈ周期となる。他の全てのフレームでも同様である。
【００４４】
図７（ｂ）は、外部ＶＤの周期がＨ周期の整数倍より長い場合のタイミングチャートである。この場合、外部ＶＤの出力タイミングとＨカウント値のリセットタイミングが徐々にずれて、あるタイミングでＶカウント値のリセットタイミングが通常のリセットタイミングに比べて１Ｈ周期だけ長くなる。このとき、垂直同期タイミング保持回路６００が保持するＶカウント値は１０であり、目標値より１だけ大きい。そのため、行選択回路２０３は、読み出し走査の開始タイミングを１Ｈ周期だけ早くする。すなわち、読み出し走査の開始タイミングは、Ｖカウント値が０となるタイミングになる。また、リセット走査の開始タイミングは、Ｖカウント値が７となるタイミングである。したがって、蓄積時間は、Ｖカウント値のリセットタイミングの周期が通常のリセットタイミングに比べて１Ｈ周期だけ長くなったにも関わらず、領域７０１に示されるように他のフレームと同様の４Ｈ周期となる。
【００４５】
図７（ｃ）は、外部ＶＤの周期がＨ周期の整数倍より短い場合のタイミングチャートである。この場合、外部ＶＤの出力タイミングとＨカウント値のリセットタイミングが徐々にずれて、あるタイミングでＶカウント値のリセットタイミングが通常のリセットタイミングに比べて１Ｈ周期だけ短くなる。垂直同期タイミング保持回路６００が保持するＶカウント値は８であり、目標値より１だけ小さい。そのため、行選択回路２０３は、読み出し走査の開始タイミングを１Ｈ周期だけ遅くする。すなわち、読み出し走査の開始タイミングは、Ｖカウント値が２となるタイミングになる。また、リセット走査の開始タイミングは、Ｖカウント値が７となるタイミングである。したがって、蓄積時間は、Ｖカウンタ２１１のリセットタイミングの周期が１Ｈ周期だけ短くなったにも関わらず、他のフレームと同様の４Ｈ周期となる。
【００４６】
以上説明したように、本実施例の構成によれば、実施例１の効果に加え、蓄積時間を正確に制御することができる。
【００４７】
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。
【符号の説明】
【００４８】
１０６  撮像素子
２０１  単位画素
２０３  行選択回路（選択手段）
２１０  Ｈカウンタ（第１のカウンタ）
２１１  Ｖカウンタ（第２のカウンタ）
２１３  同期信号検出回路（検出手段）
【図１】
2020088608.tif 000003
【図２】
2020088608.tif 000004
【図３】
2020088608.tif 000005
【図４】
2020088608.tif 000006
【図５】
2020088608.tif 000007
【図６】
2020088608.tif 000008
【図７】
2020088608.tif 000009