(57)【要約】【課題】遮光層の端部で回折した光が半導体層に照射されＴＦＴ特性の変動を引き起こしているため、この光の照射を防止する事により、高い表示品質をもつ液晶表示装置を提供する。【解決手段】第３の遮光層１０８の端部で回折した光１１７を完全に遮光するため、半導体層１０３をゲート電極１０４と第２の遮光部１０６とで覆うことによって、回折した光の照射を防止し、ＴＦＴ特性の変動を回避でき、良好な表示画像を得る事ができる。【選択図】図１
2020080414.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電膜と、
前記第１の導電膜上の、第１の絶縁膜と、
前記第１の絶縁膜上の、結晶性半導体膜と、
前記結晶性半導体膜上の、第２の絶縁膜と、
前記第２の絶縁膜上の、第２の導電膜と、
前記第２の導電膜上の、第３の絶縁膜と、
前記第３の絶縁膜上の、第３の導電膜と、
前記第３の絶縁膜上の、第４の導電膜と、
前記第３の導電膜、及び前記第４の導電膜上の、第４の絶縁膜と、
前記第４の絶縁膜上の、遮光膜と、を有し、
前記結晶性半導体膜は前記第３の導電膜からの回折光を少なくとも前記第２の導電膜によって遮光する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装
置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およ
びその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用
いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタは
ＩＣや電気光学装置のような電子デバイスに広く応用され、特に液晶表示装置のスイッチ
ング素子として開発が急がれている。
【０００４】
液晶表示装置において、高品位な画像を得るために、画素電極をマトリクス状に配置し
、画素電極の各々に接続するスイッチング素子としてＴＦＴを用いたアクティブマトリク
ス型液晶表示装置が注目を集めている。
【０００５】
このアクティブマトリクス型液晶表示装置において、良好な品質の表示を行わせるには
、ＴＦＴに接続された各画素電極に映像信号の電位を次回の書き込み時まで保持できるよ
うにする必要がある。一般的には、画素内に保持容量（Ｃｓ）
を備えることで映像信号の電位を保持している。
【０００６】
上記保持容量（Ｃｓ）の構造やその形成法として様々な提案がなされているが、製造工
程の簡素さ、また信頼性の観点から、画素を構成する絶縁膜のうち、最も質の高い絶縁膜
であるＴＦＴのゲート絶縁膜を保持容量（Ｃｓ）の誘電体として利用することが望ましい
。従来では、走査線と同じ配線層を用いて上部電極となる容量配線を設け、上部電極（容
量配線）／誘電体層（ゲート絶縁膜）／下部電極（半導体膜）により保持容量（Ｃｓ）を
構成することが行われていた。
【０００７】
また、表示性能の面から画素には大きな保持容量を持たせるとともに、高開口率化が求
められている。各画素が高い開口率を持つことによりバックライトの光利用効率が向上し
、所定の表示輝度を得るためのバックライト容量が抑制できる結果、表示装置の省電力化
および小型化が達成できる。また、各画素が大きな保持容量を備えることにより、各画素
の表示データ保持特性が向上して表示品質が向上する。
【０００８】
こうした要求は、液晶表示装置の高精細化(画素数の増大)及び小型化に伴う各表示画素ピ
ッチの微細化を進める上で大きな課題となっている。
【０００９】
加えて、上述した従来の画素構成では高開口率と大きな保持容量の両立が難しいという問
題がある。
【００１０】
また、バックライトを使用する液晶表示装置、特にプロジェクター用の液晶表示装置に
おいて各画素に配置されるＴＦＴ特性に変動が生じ、画質の劣化等が問題となっていた。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ＴＦＴ特性の変動の原因を調べたところ、本発明者は、回折した光（干渉した光とも呼
ばれる）が半導体層に達している、即ち、半導体層に重なるよう光の照射側に設けられた
遮光層の端部を廻り込んで光が半導体層に照射されていることが原因の一つであることを
見出した。
【００１２】
図２にシミュレーション結果を示す。図２は、基板２００上に半導体層２０１を形成し
、その半導体層２０１を覆って１５０ｎｍの膜厚を有する絶縁膜２０２を設け、該絶縁膜
２０２上に光透過率０％の遮光層２０３を設けたアクティブマトリクス基板を想定し、光
源からの光を照射した際、遮光層２０３の端部を０ｍとし、回折した光の強度を計算した
。なお、横軸は遮光層２０３の端部からの距離Ｘｍを指し、縦軸は光の強度を指しており
、開口部（グラフ左半分の−の領域に相当）の光の強度の平均を１とした。
【００１３】
図２より遮光層と半導体層の端部が一致するよう配置した場合、図２中のＸ＝０ｍの縦軸
の値、即ち、光源からの光の約４分の１程度の光強度となっている。従って、遮光層の端
部と半導体層の端部とを一致させた場合、光源からの光の約４分の１程度が半導体層に照
射されることを意味している。
【００１４】
また、Ｘ＝１μｍの縦軸の値は約５０分の１の光強度となっており、またＸ＝１．３μｍ
の縦軸の値は約１００分の１の光強度となっている。即ち、遮光層の端部と半導体層の端
部を１μｍ、または１．３μｍ離して配置しても微量の光が半導体層に照射されることを
意味している。
【００１５】
従来においても遮光層は設けられていたが、回折した光が与える影響は考慮にいれず、
開口率を向上させるため、即ち遮光層の面積を縮小するため、遮光しようとする半導体層
の端部と遮光層の端部とを少なくとも一致させ、光源からの入射光を防ぐのみの画素構造
としていた。
【００１６】
本発明は上述の問題に設計側から解決策を与えるものであり、遮光層の端部で回折した光
が半導体層に照射されることを防止し、且つ、高い開口率を得ながら十分な保持容量（Ｃ
ｓ）を確保し、また同時に容量配線の負荷(画素書き込み電流)を時間的に分散させて実効
的に低減する事により、高い表示品質をもつ液晶表示装置を提供するものである。
【課題を解決するための手段】
【００１７】
本発明は、半導体層の上方に設けられた第２遮光層で回折した光を第１遮光層またはゲ
ート電極で遮蔽することを特徴としている。図２に示した結果に従えば、一つの遮光層で
回折した光を十分に遮蔽するには、遮光層の面積を大きくする必要が生じ開口率が低減す
るが、異なる層に形成された２つ以上の遮光層を重ねて用いることで遮光層の面積を大き
くすることなく回折した光を遮蔽することができる。なお、第１遮光層は、ソース電極ま
たはドレイン電極と同時に形成した導電パターンで構成してもよいし、ソース電極の一部
またはドレイン電極の一部で構成してもよい。
【００１８】
本明細書で開示する発明の構成は、  絶縁表面上に半導体層と、該半導体層上に絶縁膜と
、該絶縁膜上に前記半導体層と重なるゲート電極と、該ゲート電極上に絶縁膜と、該絶縁
膜上に第１の遮光層と、該第１の遮光層上に絶縁膜と、該絶縁膜上に第２の遮光層とを有
し、  第２の遮光層から半導体層へ向かう方向に光を照射した際、前記第２の遮光層で回
折する光を遮光するよう第２の遮光層の周縁部よりも内側に第１の遮光層及びゲート電極
が配置されていることを特徴とする半導体装置である。
【００１９】
また、他の発明の構成は、  絶縁表面上に半導体層と、該半導体層上に絶縁膜と、該絶
縁膜上に前記半導体層と重なるゲート電極と、該ゲート電極上に絶縁膜と、該絶縁膜上に
第１の遮光層と、該第１の遮光層上に絶縁膜と、該絶縁膜上に第２の遮光層とを有し、  
画素部における半導体層の全ての領域において上方には、第２の遮光層とゲート電極とを
重畳させる、若しくは第２の遮光層と第１の遮光層とを重畳させることを特徴とする半導
体装置である。
【００２０】
また、上記各構成において、前記ゲート電極は、島状にパターニングされていることを
特徴としている。
【００２１】
また、上記各構成において、前記ゲート電極は、導電型を付与する不純物元素がドープ
されたｐｏｌｙ−Ｓｉ、Ｗ、ＷＳｉX、Ａｌ、Ｔａ、Ｃｒ、またはＭｏから選ばれた元素
を主成分とする膜またはそれらの積層膜からなることを特徴としている。
【００２２】
また、本発明は、半導体層の上方に設けられた第３遮光層で回折した光を第２遮光層ま
たはゲート電極で遮蔽することを特徴とし、さらに半導体層の下方に設けられた第１遮光
層で外部からの光（または基板面の反射光等）を遮蔽する。なお、第２遮光層は、ソース
電極またはドレイン電極と同時に形成した導電パターンで構成してもよいし、ソース電極
の一部またはドレイン電極の一部で構成してもよい。
【００２３】
本明細書で開示する発明の構成は、  絶縁表面上に第１の遮光層と、  前記第１の遮光層
上に第１絶縁膜と、  前記第１絶縁膜上に半導体層と、  前記半導体層上に第２絶縁膜と
、  前記第２絶縁膜上に第２配線と、前記第１の遮光層と接続するゲート電極と、  前記
第２配線及び前記ゲート電極上に第３絶縁膜と、  前記第３絶縁膜を間に挟んで前記半導
体層と重なる第２の遮光層と、  前記第２の遮光層上に第４絶縁膜と、  前記第４絶縁膜
上に第３の遮光層とを有し、  第３の遮光層から半導体層に向かう方向に光を照射した際
、前記第３の遮光層で回折する光を第２の遮光層及びゲート電極で遮光させたことを特徴
とする半導体装置である。
【００２４】
上記構成において、前記第２絶縁膜を介して前記半導体層と前記第２配線とが重なるこ
とを特徴としている。
【００２５】
また、上記構成において、前記第２絶縁膜を介して前記第２配線と前記半導体層とが重な
る領域には、前記第２絶縁膜を誘電体とする保持容量が形成されることを特徴としている
。
【００２６】
また、上記構成において、前記半導体層のうち、前記第２絶縁膜を介して前記第２配線
と重なる領域には、導電型を付与する不純物元素が添加されていることを特徴としている
。
【００２７】
また、上記構成において、前記第２の遮光層は、導電層または染料を含み遮光性を有す
る樹脂であることを特徴としている。
【００２８】
また、上記構成において、前記第３絶縁膜上に前記半導体層と接する電極と、該電極と
接続する画素電極とを有することを特徴としている。また、前記第３絶縁膜上に前記半導
体層と接する電極は、第２の遮光層と一体形成されたことを特徴としている。
【００２９】
また、上記構成において、前記第１配線は、走査線であり、前記第２配線は、容量配線
であり、前記第２絶縁膜は、ゲート絶縁膜であることを特徴としている。
【００３０】
また、上記構成において、前記ゲート電極は、島状にパターニングされていることを特
徴としている。
【００３１】
また、上記構成において、前記ゲート電極は、導電型を付与する不純物元素がドープさ
れたｐｏｌｙ−Ｓｉ、Ｗ、ＷＳｉX、Ａｌ、Ｔａ、Ｃｒ、またはＭｏから選ばれた元素を
主成分とする膜またはそれらの積層膜からなることを特徴としている。
【発明の効果】
【００３２】
本発明により、半導体層の上方に設けられた遮光層で回折した光を遮蔽することができ、
各画素に配置されるＴＦＴ特性の変動、代表的にはオフ電流を抑えることができるととも
に、画質の劣化を抑えることができる。
【００３３】
また、本発明により、保持容量を増加させ、また各走査線に接続されている複数の画素
が各々独立した容量配線を持つ構成になることにより各画素は隣接する画素と連続的、又
は同時に信号書き込みが行われる場合にも隣接画素の書き込み電流の影響を受けず、さら
に各容量配線は電流負荷が時間的に分散される事から実効負荷が低減、容量配線抵抗への
要求が緩和される。
【００３４】
従って、本発明を用いた液晶表示装置によれば、高い開口率と各画素内に十分な表示信号
電位を保持する保持容量を併せ持つ液晶表示素子が得られ、装置の小型化、省電力化を達
成しながら良好な表示画像を得る事ができる。
【図面の簡単な説明】
【００３５】
【図１】断面構造図を示す図。
【図２】遮光層の端部で回折する光強度と、遮光層の端部からの距離との関係を示す図。
【図３】画素部の一部を示す上面図。
【図４】画素部の作製工程断面図および上面図。
【図５】画素部の作製工程断面図および上面図。
【図６】画素部の作製工程断面図および上面図。
【図７】画素部の作製工程断面図および上面図。
【図８】画素部の作製工程断面図および上面図。
【図９】画素部の作製工程断面図および上面図。
【図１０】画素部の上面図。（実施例２）
【図１１】画素部の上面図。（実施例３）
【図１２】画素部の上面図。（実施例４）
【図１３】ΔＶと光強度の関係を示すグラフ（実施例１〜４）
【図１４】画素部の作製工程断面図および上面図。（実施例５）
【図１５】オン電流値の分布図。（実施例５）
【図１６】オフ電流値の分布図。（実施例５）
【図１７】電子機器の一例を示す図。
【図１８】電子機器の一例を示す図。
【図１９】電子機器の一例を示す図。
【発明を実施するための形態】
【００３６】
本発明の実施形態について、以下に説明する。
【００３７】
図１は、本発明の実施形態の一例を示した断面図の概略である。図１中、１００は基板
、１０１は走査線（第１遮光層）、１０２は絶縁膜、１０３は半導体層、１０４はゲート
電極、１０５は絶縁膜、１０６は第２遮光層、１０７は絶縁膜、１０８は第３遮光層、１
０９は絶縁膜、１１０は画素電極、１１１、１１３は配向膜、１１２は液晶材料、１１４
は対向電極、１１５は対向基板である。また、１１６は光源からの光であり、１１７は第
３遮光層の端部で回折した光である。
【００３８】
本発明は、ソース電極またはドレイン電極の一部を第２遮光層１０６として用い、工程
数を増やすことなく第３遮光層の端部で回折した光１１７を遮断する。
こうすることによって、開口率を犠牲にすることなく、回折した光を遮蔽することができ
る。
【００３９】
また、本発明は、開口率を向上させるとともに保持容量の増大を図るため、ゲート電極
１０４と異なる層に走査線１０１（第１遮光層を兼ねる）を形成することを特徴としてい
る。保持容量を増大することによって、第２遮光層１０６とゲート電極１０４とで形成さ
れる寄生容量が存在しても問題にならない画素構造とすることができる。なお、この走査
線１０１で外部からの光（または基板面で反射する光）を遮蔽する。本発明の一つの画素
におけるＴＦＴ周辺の構成の一例を図３に示した。
【００４０】
図３には積層構造を簡略に示すために画素ＴＦＴの上面図を工程順に示した。
ここでは簡単に積層工程のみを説明する。
【００４１】
まず、絶縁表面上に走査線４０２を形成する。次いで走査線を覆う絶縁膜を形成し、該
絶縁膜上に少なくともチャネル形成領域となる領域と重なるように半導体層４０４を形成
する。（図３（Ａ））なお、走査線は第１遮光層として働く。
【００４２】
次いで、半導体層を覆う絶縁膜を形成し、該絶縁膜上に走査線４０２と接続するゲート
電極４１０と、容量配線４１１とを同時形成する。（図３（Ｂ））なお、絶縁膜を介して
ゲート電極４１０と重なる半導体層の領域がチャネル形成領域となる。また、絶縁膜を介
して容量配線と重なる半導体層は、容量を形成する一方の電極となる。
【００４３】
次いで、ゲート電極及び容量配線を覆う絶縁膜を形成し、該絶縁膜上に半導体層と接続
するソース配線（ソース電極含む）４１９と、半導体層と接続するドレイン電極４１８と
を同時形成する。（図３（Ｃ））この段階で半導体層の全ての領域においてゲート電極、
ソース配線、またはドレイン電極のいずれか一と重畳させる。なお、ソース配線の一部、
またはドレイン電極の一部は第２遮光層として働く。
【００４４】
次いで、ソース配線、またはドレイン電極を覆う絶縁膜を形成し、該絶縁膜上に第３遮
光層４２１を形成する。（図３（Ｄ））なお、第３遮光層のパターン周縁部は、ゲート電
極のパターンの外側にある程度マージンをもって配置される。
このように第２遮光層と第３遮光層とを設けることによって、第３遮光層の端部で回折し
た光が半導体層に照射されるのを防止することができる。
【００４５】
次いで、第３遮光層を覆う絶縁膜を形成し、該絶縁膜上にドレイン電極と接続する画素
電極４２３を形成する。（図３（Ｅ））なお、画素電極とドレイン電極とを接続する箇所
においては第３遮光層を設けることができないため、できるだけチャネル形成領域との距
離を大きくとることが望ましい。
【００４６】
また、本発明において、保持容量は、下部電極を半導体膜とし、半導体膜を覆う絶縁膜
を誘電体とし、上部電極を容量配線４１１として形成する。なお、半導体膜を覆う絶縁膜
を部分的に薄膜化することで保持容量の増大を図ってもよい。
【００４７】
また、本構成によれば、各画素のＴＦＴは、チャネル形成領域の上方及び下方に絶縁膜
を介してゲート電極を備えたデュアルゲート構造とすることができ、第１絶縁膜を適切な
膜厚に設定することにより、走査線と他の配線とで形成される寄生容量を抑制しながらＴ
ＦＴの特性を向上することができる。
【００４８】
また、本発明は従来（容量配線が走査線と平行）と異なり、容量配線が信号線と平行に
なるよう配置されていることを特徴としている。従って、駆動方式から各走査線に対応す
る画素には連続的に映像信号の書き込みが行われるが、この際該当する各画素はそれぞれ
独立した容量配線で形成された保持容量と接続されているため隣接画素の書き込み電流に
よる容量配線電位の変動を回避でき、良好な表示画像を得る事ができる。
【００４９】
また、従来は各走査線書き込み期間中の信号線電位（書き込み電位）の低下を防ぐため
に各信号線にはサンプルホールド容量が設けられていたが、本発明においては容量配線が
信号線と平行で、且つ重なるよう配置されているため、信号線の寄生容量が増大して信号
線電位の保持特性が向上することから周辺回路部にサンプルホールド容量を設ける必要が
なくなり、従来と比べ周辺回路を小型化することができる。
【００５０】
また、同じ理由により容量配線抵抗への要求性能が緩和されるため容量配線の配置やサ
イズ、膜厚の設計自由度が増し、また容量配線材料の選択の幅が広がることにより設計上
の難度及び製造上の難度が下がり、より高い製造歩留まりを得ることにも繋がる。
【００５１】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行う
こととする。
【実施例１】
【００５２】
以下、本発明の実施例を投写型の点順次駆動の液晶表示装置を一例にとり説明する。
【００５３】
ＴＦＴをスイッチング素子として用いるアクティブマトリクス型液晶表示装置は、画素
電極がマトリクス状に配置された基板（アクティブマトリクス基板）と、対向電極が形成
された対向基板とを液晶層を介して対向配置した構造となっている。両基板間はスペーサ
等を介して所定の間隔に制御され、画素部の外周部にシール材を用いることで液晶層を封
入している。
【００５４】
また、アクティブマトリクス基板には画素部と、その周辺に形成される走査線駆動回路
と、信号線駆動回路とを備えている。
【００５５】
走査線駆動回路は、走査信号を順次転送するシフトレジスタによって主に構成されてい
る。また、信号線駆動回路は、シフトレジスタとシフトレジスタ出力に基づいて入力され
る映像信号をサンプリングした後、保持し信号線を駆動するサンプルホールド回路により
主に構成されている。
【００５６】
画素部には走査線駆動回路に接続され互いに平行に所定の間隔で配置された複数の走査
線（ゲート配線）と、信号線駆動回路に接続され互いに平行に所定の間隔で配置された複
数の信号線とが交差して配置されており、その交差するそれぞれの位置にＴＦＴを配置す
るとともに、走査線と信号線とで区画される各領域に画素電極が配置されている。この構
成から各画素電極はマトリクス状の配置となる。また、ＧＮＤ（接地）または固定電位に
接続された複数の容量配線が、信号線と平行に設けられている。
【００５７】
以下、本実施例の半導体装置の作製工程を簡略に示す。なお、説明には画素部の一部の
上面図および断面図を示した図４〜１３を用いる。
【００５８】
まず、絶縁表面を有する基板４０１上に導電膜を形成し、パターニングを施すことによ
り走査線４０２を形成する。（図４（Ａ））
【００５９】
この走査線４０２は後に形成される活性層を光から保護する遮光層としても機能する。
ここでは基板４０１として石英基板を用い、走査線４０２としてポリシリコン膜（膜厚５
０ｎｍ）とタングステンシリサイド（Ｗ−Ｓｉ）膜（膜厚１００ｎｍ）の積層構造を用い
た。また、ポリシリコン膜はタングステンシリサイドから基板への汚染を保護するもので
ある。基板４０１には石英基板の他に、ガラス基板、プラスチック基板を用いることがで
きる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であ
らかじめ熱処理しておいても良い。また、基板４０１のＴＦＴを形成する表面に、基板４
０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シ
リコン膜などの絶縁膜から成る下地膜を形成するとよい。走査線４０２としては、導電型
を付与する不純物元素がドープされたｐｏｌｙ−ＳｉやＷＳｉX（Ｘ＝２．０〜２．８）
、Ａｌ、Ｔａ、Ｗ、Ｃｒ、Ｍｏ等の導電性材料及びその積層構造を用いることができる。
【００６０】
次いで、走査線４０２を覆う絶縁膜４０３ａ、４０３ｂを膜厚１００〜１０００ｎｍ（
代表的には３００〜５００ｎｍ）で形成する。（図４（Ｂ））ここではＣＶＤ法を用いた
膜厚１００ｎｍの酸化シリコン膜とＬＰＣＶＤ法を用いた膜厚２８０ｎｍの酸化シリコン
膜を積層させた。
【００６１】
また、絶縁膜４０３ｂを形成した後、絶縁膜表面を化学的及び機械的に研磨する処理（
代表的にはＣＭＰ技術）等）により平坦化してもよい。例えば、絶縁膜表面の最大高さ（
Ｒmax）が０．５μｍ以下、好ましくは０．３μｍ以下となるようにする。
【００６２】
次いで、非晶質半導体膜を膜厚１０〜１００ｎｍで形成する。ここでは膜厚６９ｎｍの
非晶質シリコン膜（アモルファスシリコン膜）をＬＰＣＶＤ法を用いて形成した。次いで
、この非晶質半導体膜を結晶化させる技術として特開平8-78329号公報記載の技術を用い
て結晶化させた。同公報記載の技術は、非晶質シリコン膜に対して結晶化を助長する金属
元素を選択的に添加し、加熱処理を行うことで添加領域を起点として広がる結晶質シリコ
ン膜を形成するものである。ここでは結晶化を助長する金属元素としてニッケルを用い、
脱水素化のための熱処理（４５０℃、１時間）の後、結晶化のための熱処理（６００℃、
１２時間）を行った。次いで、結晶化率を高め、結晶粒内に残される欠陥を補修するため
のレーザー光（ＸｅＣｌ：波長３０８ｎｍ）の照射を行う。レーザー光には波長４００nm
以下のエキシマレーザ光や、ＹＡＧレーザの第２高調波、第３高調波を用いる。
いずれにしても、繰り返し周波数１０〜１０００Hz程度のパルスレーザー光を用い、当該
レーザー光を光学系にて１００〜４００mJ/cm2に集光し、９０〜９５％のオーバーラップ
率をもって照射し、シリコン膜表面を走査させればよい。
【００６３】
次いで、ＴＦＴの活性層とする領域からＮｉをゲッタリングする。ここでは、ゲッタリ
ング方法として希ガス元素を含む半導体膜を用いて行う例を示す。上記レーザー光の照射
により形成された酸化膜に加え、オゾン水で表面を１２０秒処理して合計１〜５ｎｍの酸
化膜からなるバリア層を形成する。次いで、バリア層上にスパッタ法にてゲッタリングサ
イトとなるアルゴン元素を含む非晶質シリコン膜を膜厚１５０ｎｍで形成する。本実施例
のスパッタ法による成膜条件は、成膜圧力を０．３Ｐａとし、ガス（Ａｒ）流量を５０（
sccm）とし、成膜パワーを３ｋＷとし、基板温度を１５０℃とする。なお、上記条件での
非晶質シリコン膜に含まれるアルゴン元素の原子濃度は、３×１０20／ｃｍ3〜６×１０2
0／ｃｍ3、酸素の原子濃度は１×１０19／ｃｍ3〜３×１０19／ｃｍ3である。その後、ラ
ンプアニール装置を用いて６５０℃、３分の熱処理を行いゲッタリングする。なお、ラン
プアニール装置の代わりに電気炉を用いてもよい。
【００６４】
次いで、バリア層をエッチングストッパーとして、ゲッタリングサイトであるアルゴン
元素を含む非晶質シリコン膜を選択的に除去した後、バリア層を希フッ酸で選択的に除去
する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があ
るため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。
【００６５】
次いで、得られた結晶構造を有するシリコン膜（ポリシリコン膜とも呼ばれる）の表面
にオゾン水で薄い酸化膜を形成した後、レジストからなるマスクを形成し、所望の形状に
エッチング処理して島状に分離された半導体層４０４を形成する。半導体層４０４を形成
した後、レジストからなるマスクを除去する。（図４（Ｃ１））なお、半導体層４０４を
形成した後の画素上面図を図４（Ｃ２）に示す。図４（Ｃ２）において、点線Ａ−Ａ’で
切断した断面図が図４（Ｃ１）に相当する。また、図４（Ｃ２）は、実施の形態に示した
図３（Ａ）とも対応しており、同じ部分には同一の符号を用いた。
【００６６】
また、半導体層を形成した後、ＴＦＴのしきい値（Ｖｔｈ）を制御するためにｐ型ある
いはｎ型を付与する不純物元素を添加してもよい。なお、半導体に対してｐ型を付与する
不純物元素には、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律第
１３族元素が知られている。なお、半導体に対してｎ型を付与する不純物元素としては周
期律１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）が知られている。
【００６７】
次いで、保持容量を形成するため、マスク４０５を形成して半導体層の一部（保持容量
とする領域）４０６にリンをドーピングする。（図５（Ａ））
【００６８】
次いで、マスク４０５を除去し、半導体層を覆う絶縁膜を形成した後、マスク４０７を形
成して保持容量とする領域４０６上の絶縁膜を除去する。（図５（Ｂ）
）
【００６９】
次いで、マスク４０７を除去し、熱酸化を行って絶縁膜（ゲート絶縁膜）４０８ａを形
成する。この熱酸化によって最終的なゲート絶縁膜の膜厚は８０ｎｍとなった。なお、保
持容量とする領域上に他の領域より薄い絶縁膜４０８ｂを形成した。（図５（Ｃ１））こ
こでの画素上面図を図５（Ｃ２）に示す。図５（Ｃ２）において、点線Ｂ−Ｂ’で切断し
た断面図が図５（Ｃ１）に相当する。また、図５中の鎖線内で示した領域は、薄い絶縁膜
４０８ｂが形成されている部分である。
【００７０】
次いで、ＴＦＴのチャネル領域となる領域にｐ型またはｎ型の不純物元素を低濃度に添
加するチャネルドープ工程を全面または選択的に行った。このチャネルドープ工程は、Ｔ
ＦＴしきい値電圧を制御するための工程である。なお、ここではジボラン（Ｂ2Ｈ6）を質
量分離しないでプラズマ励起したイオンドープ法でボロンを添加した。もちろん、質量分
離を行うイオンインプランテーション法を用いてもよい。
【００７１】
次いで、絶縁膜４０８ａ、及び絶縁膜４０３ａ、４０３ｂ上にマスク４０９を形成し、
走査線４０２に達するコンタクトホールを形成する。（図６（Ａ））そして、コンタクト
ホールの形成後、マスクを除去する。
【００７２】
次いで、導電膜を形成し、パターニングを行ってゲート電極４１０および容量配線４１
１を形成する。（図６（Ｂ））ここでは、リンがドープされたシリコン膜（膜厚１５０ｎ
ｍ）とタングステンシリサイド（膜厚１５０ｎｍ）との積層構造を用いた。なお、保持容
量は、絶縁膜４０８ｂを誘電体とし、容量配線４１１と半導体層の一部４０６とで構成さ
れている。
【００７３】
次いで、ゲート電極４１０および容量配線４１１をマスクとして自己整合的にリンを低
濃度に添加する。（図６（Ｃ１））ここでの画素上面図を図６（Ｃ２）
に示す。図６（Ｃ２）において、点線Ｃ１−Ｃ１’で切断した断面図と、点線Ｃ２−Ｃ２
’で切断した断面図が図６（Ｃ１）に相当する。この低濃度に添加された領域のリンの濃
度が、１×１０16〜５×１０18ａｔｏｍｓ／ｃｍ3、代表的には３×１０17〜３×１０18
ａｔｏｍｓ／ｃｍ3となるように調整する。また、図６（Ｃ２）は、実施の形態に示した
図３（Ｂ）とも対応しており、同じ部分には同一の符号を用いた。
【００７４】
次いで、マスク４１２を形成してリンを高濃度に添加し、ソース領域またはドレイン領
域となる高濃度不純物領域４１３を形成する。（図７（Ａ））この高濃度不純物領域のリ
ンの濃度が１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3（代表的には２×１０20〜５×１
０20ａｔｏｍｓ／ｃｍ3）となるように調整する。なお、半導体層４０４のうち、ゲート
電極４１０と重なる領域はチャネル形成領域４１４となり、マスク４１２で覆われた領域
は低濃度不純物領域４１５となりＬＤＤ領域として機能する。そして、不純物元素の添加
後、マスク４１２を除去する。
【００７５】
次いで、ここでは図示しないが、画素と同一基板上に形成される駆動回路に用いるｐチ
ャネル型ＴＦＴを形成するために、マスクでｎチャネル型ＴＦＴとなる領域を覆い、ボロ
ンを添加してソース領域またはドレイン領域を形成する。
【００７６】
次いで、マスク４１２を除去した後、ゲート電極４１０および容量配線４１１を覆うパ
ッシベーション膜４１６を形成する。ここでは、酸化シリコン膜を７０ｎｍの膜厚で形成
した。次いで、半導体層にそれぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性
化するための熱処理工程を行う。ここでは８５０℃、３０分の加熱処理を行った。
【００７７】
次いで、有機樹脂材料からなる層間絶縁膜４１７を形成する。ここでは膜厚４００ｎｍ
のアクリル樹脂膜を用いた。次いで、半導体層に達するコンタクトホールを形成した後、
ドレイン電極４１８及びソース配線４１９を形成する。本実施例ではドレイン電極４１８
及びソース配線４１９を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜を３００ｎｍ
、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。（図７（
Ｂ１））図７（Ｂ１）に示すように、ソース配線４１９とドレイン電極４１８とで半導体
層への光を遮光する。このソース配線４１９とドレイン電極４１８とで後に形成する遮光
層の端部で回折した光を遮断する。なお、図７（Ｂ２）において点線Ｄ−Ｄ’で切断した
断面図が図７（Ｂ１）に相当する。また、図７（Ｂ２）は、実施の形態に示した図３（Ｃ
）とも対応しており、同じ部分には同一の符号を用いた。
【００７８】
次いで、水素化処理をおこなった後、アクリルからなる層間絶縁膜４２０を形成する。
次いで、層間絶縁膜４２０上に遮光性を有する導電膜１００ｎｍを成膜し、遮光層４２１
を形成する。（図８（Ａ））図８（Ａ）において、点線Ｅ−Ｅ’で切断した断面図が図８
（Ｂ）に相当する。また、図８（Ｂ）は、実施の形態に示した図３（Ｄ）とも対応してお
り、同じ部分には同一の符号を用いた。
【００７９】
次いで、層間絶縁膜４２２を形成する。次いで、ドレイン電極４１８に達するコンタク
トホール形成する。次いで、１００ｎｍの透明導電膜（ここでは酸化インジウム・スズ（
ＩＴＯ）膜）を形成した後、パターニングして画素電極４２３、４２４を形成する。（図
９（Ａ））図９（Ａ）において、点線Ｆ−Ｆ’で切断した断面図が図９（Ｂ）に相当する
。また、図９（Ｂ）は、実施の形態に示した図３（Ｅ）とも対応しており、同じ部分には
同一の符号を用いた。
【００８０】
こうして画素部には、表示領域（画素サイズ２３μｍ×２３μｍ）の面積（開口率７４
．５％）を確保しつつ、ｎチャネル型ＴＦＴでなる画素ＴＦＴが形成され、十分な保持容
量（５５．２ｆＦ）を得ることができる。
【００８１】
なお、本実施例は一例であって本実施例の工程に限定されないことはいうまでもない。
例えば、各導電膜としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、
タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素、または前記
元素を組み合わせた合金膜（代表的には、Ｍｏ―Ｗ合金、Ｍｏ―Ｔａ合金）を用いること
ができる。また、各絶縁膜としては、酸化シリコン膜や窒化シリコン膜や酸化窒化シリコ
ン膜や有機樹脂材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（
ベンゾシクロブテン）等）
膜を用いることができる。
【００８２】
また、こうして得られたＴＦＴのオフ電流は小さく、画素部のＴＦＴとして適している
。また、ＴＦＴの特性の変動が小さい。図９にそのＴＦＴの特性の変動を光強度とΔＶ（
Ｖ−Ｔ曲線の変動値）との関係を示す。このΔＶは、Ｖ−Ｔ曲線を求め、光源からの光を
１００％とし、Ｖ−Ｔ曲線の縦軸である透過率Ｔが５０％の値の時のＶの値が、画素部に
おいて最初に印加される画素の値と、最後に印加される画素の値とで異なっており、その
差の絶対値を示している。このΔＶの値が小さければ小さいほど、ＴＦＴ特性の変動が小
さいと言える。また、横軸の光強度（測定で使用した光源）に対する変化が小さければ小
さいほど、光に対する劣化が小さいと言える。
【実施例２】
【００８３】
本実施例は実施例１の画素構造に代えて図１０に示した画素構造とした例を示す。
【００８４】
本実施例は、実施例１とソース配線、ドレイン電極のパターン形状が異なるだけで他の
構造は同一であるため、ここでは異なる点についてのみ説明することとする。
【００８５】
実施例１では遮光層で半導体層の遮光を行いつつ、さらにソース配線の一部で半導体層
の遮光を行い、加えてゲート電極と絶縁膜を介して一部が重なるドレイン電極を設けて半
導体層の遮光を行う構造としたが、本実施例では、遮光層５２１でのみ半導体層の遮光を
行う例である。
【００８６】
なお、図１０（Ａ）は、図７（Ｂ２）と対応しており、ソース配線４１９に代えてソー
ス配線５１９、ドレイン電極４１８に代えてドレイン電極５１８とする。また、図１０（
Ｂ）は、図８（Ｂ）と対応しており、遮光層４２１と同じパターン形状である遮光層５２
１とする。
【００８７】
図１３に本実施例のＴＦＴの特性の変動を光強度とΔＶ（Ｖ−Ｔ曲線の変動値）との関
係を示す。本実施例は、実施例１と比べＴＦＴの変動が大きい一方、本実施例の画素構造
とすることによって、実施例１でゲート電極とドレイン電極とそれらの電極に挟まれた絶
縁膜とで形成される寄生容量を低減することができる。
【実施例３】
【００８８】
本実施例は実施例１の画素構造に代えて図１１に示した画素構造とした例を示す。
【００８９】
本実施例は、実施例１と遮光層のパターン形状が異なるだけで他の構造は同一であるた
め、ここでは異なる点についてのみ説明することとする。
【００９０】
実施例１では遮光層のパターン形状はゲート電極を完全に覆う形状（ゲート電極の端部
と遮光層の端部が一致しない）としていたが、本実施例では、実施例１よりも遮光層のパ
ターン形状を小さくし、遮光層６２１の端部がゲート電極の端部と一部一致させる例であ
る。
【００９１】
なお、図１１は、図８（Ｂ）と対応しており、遮光層４２１と異なるパターンである遮
光層６２１とする。
【００９２】
図１３に本実施例のＴＦＴの特性の変動を光強度とΔＶ（Ｖ−Ｔ曲線の変動値）との関
係を示す。本実施例は、実施例１と比べＴＦＴの変動が大きい一方、本実施例の画素構造
とすることによって、開口率を向上することができる。また、本実施例と実施例１の実験
結果から、遮光層のパターン形状だけでも特性変動に影響があることが読み取れる。
【実施例４】
【００９３】
本実施例は実施例１の画素構造に代えて図１２に示した画素構造とした例を示す。
【００９４】
本実施例は、実施例１と画素電極のコンタクト位置が異なるだけで他の構造は同一であ
るため、ここでは異なる点についてのみ説明することとする。
【００９５】
実施例１ではドレイン電極と画素電極とのコンタクト位置と、ゲート電極と走査線との
コンタクト位置を離して配置する構造としていたが、本実施例では、両方のコンタクト位
置をほぼ同一の位置に配置した例である。また、図１２に示したように半導体層のパター
ン形状と、容量配線の形状も若干変更した。
【００９６】
なお、図１２（Ａ）は、図７（Ｂ２）と対応しており、ソース配線４１９に代えてソー
ス配線７１９、ドレイン電極４１８に代えてドレイン電極７１８とする。また、図１２（
Ｂ）は、図８（Ｂ）と対応しており、遮光層４２１と異なるパターン形状である遮光層７
２１とする。また、図１２（Ｃ）は、図９と対応しており、画素電極４２３と同じパター
ン形状である画素電極７２３とする。
【００９７】
図１３に本実施例のＴＦＴの特性の変動を光強度とΔＶ（Ｖ−Ｔ曲線の変動値）との関
係を示す。本実施例は、実施例１と比べＴＦＴの変動が大きい一方、本実施例の画素構造
とすることによって、開口率を向上することができる。また、本実施例と実施例１の実験
結果から、画素電極のコンタクト位置だけでも特性変動に影響があることが読み取れる。
【実施例５】
【００９８】
本実施例では、実施例１とは異なるＴＦＴ構造を示す。
【００９９】
実施例１のＴＦＴ構造は、ソース領域およびドレイン領域の間に二つのチャネル形成領
域を有した構造（ダブルゲート構造）となっている。このようなダブルゲート構造とする
ことでＴＦＴの特性不良に対して冗長性を持たせることができるため、有効である。しか
し、実施例１のＴＦＴは、ダブルゲート構造とすることで画素一つに対するＴＦＴの占め
る面積が大きくなり、開口率が低下していた。そこで本実施例では、図１４（Ａ）に示し
たように、図７（Ａ）の工程の際でのレジストマスク４１２の設計をレジストマスク８１
２に変え、二つのチャネル形成領域の間に低濃度不純物領域（ＬＤＤ領域）を設けない構
造とする。なお、図７（Ａ）の工程までは実施例１に従って素子基板を形成すればよい。
図１４（Ａ）に示したレジストマスク８１２をマスクとして高濃度のドーピングを行い、
高濃度不純物領域８１３を形成する。二つのチャネル形成領域８１４の間の半導体領域は
、ソース領域またはドレイン領域と同程度に不純物元素を含有している高濃度不純物領域
８１３である。本実施例のＴＦＴ構成とすることで二つのチャネル形成領域８１４の間隔
を短くすることができ、画素一つに対するＴＦＴの占める面積を小さくすることができる
。
【０１００】
次いで、実施例１と同様にマスクを除去した後、ゲート電極及び容量配線を覆う絶縁膜
８１６、８１７を形成し、該絶縁膜上に半導体層と接続するソース配線（ソース電極含む
）８１９と、半導体層と接続するドレイン電極８１８とを同時形成する。（図１４（Ｂ）
）この段階で半導体層の全ての領域においてゲート電極、ソース配線、またはドレイン電
極のいずれか一と重畳させる。なお、ソース配線の一部、またはドレイン電極の一部は第
２遮光層として働く。
【０１０１】
次いで、ソース配線、またはドレイン電極を覆う絶縁膜を形成し、該絶縁膜上に第３遮
光層８２１を形成する。なお、第３遮光層のパターン周縁部は、ゲート電極のパターンの
外側にある程度マージンをもって配置される。このように第２遮光層と第３遮光層とを設
けることによって、第３遮光層の端部で回折した光が半導体層に照射されるのを防止する
ことができる。
【０１０２】
次いで、第３遮光層を覆う絶縁膜を形成し、該絶縁膜上にドレイン電極と接続する画素
電極８２３を形成する。（図１４（Ｃ））なお、画素電極とドレイン電極とを接続する箇
所においては第３遮光層を設けることができないため、できるだけチャネル形成領域との
距離を大きくとることが望ましい。
【０１０３】
また、本実施例のＴＦＴ構造は、実施例１に示したＴＦＴのオン電流値（確率分布曲線
の最大値を示すオン電流値＝３．０９×１０-5Ａ）よりも高いオン電流値（確率分布曲線
の最大値を示すオン電流値＝４．２４×１０-5Ａ）を有し、非常に有効である。図１５に
オフ電流値の確率分布図を示す。
【０１０４】
図１６にオフ電流値の確率分布図を示す。また、実施例１に比べて本実施例のＴＦＴの
オフ電流値は、ほぼ同程度である。図１５および図１６において、二つのチャネル形成領
域の間隔を１μｍとしたサンプルＡ、２μｍとしたサンプルＢとを用意して比較を行った
。また、本実施例と比較するために実施例１のＴＦＴ構造のサンプルＣも用意して測定し
た結果も示している。加えて、本実施例と比較するために、二つのチャネル形成領域の間
に低濃度不純物領域（ＬＤＤ領域：１μｍ）のみを形成したサンプルＤを用意して測定し
た結果も示している。
【０１０５】
さらに、本実施例のＴＦＴ構造は、ＴＦＴのオフ電流異常の発生割合を低減することが
でき、歩留まり向上にもつながる。それぞれのＴＦＴのオフ電流異常の発生割合を求めた
。マトリクス状に１２×１７個の画素を配置したサンプルに対して、オフ電流が１００ｆ
Ａを越える画素の個数の割合をオフ電流異常値を有する画素発生割合として求めたところ
、サンプルＡは１％、サンプルＢは２％、サンプルＣは３％、サンプルＤは１７％となっ
た。本実施例のＴＦＴ構造であるサンプルＡが最もオフ電流異常発生率が低い。
【０１０６】
これらの実験結果から、本実施例のＴＦＴ構造とすることで、画素一つに対するＴＦＴ
の占める面積を小さくすることができれば、開口率あるいは保持容量を増加させることが
できる。例えば、実施例１と同等の表示領域（画素サイズ２３μｍ×２３μｍ）の面積（
開口率７４．５％）を確保しつつ、ｎチャネル型ＴＦＴでなる画素ＴＦＴが形成され、実
施例１よりも大きい保持容量（５７．９ｆＦ）を得ることができる。
【０１０７】
また、本実施例は実施例１乃至４のいずれの構成とも自由に組み合わせることができる
。
【実施例６】
【０１０８】
本発明を実施して形成された画素部は様々なモジュール（アクティブマトリクス型液晶
モジュール、アクティブマトリクス型ＥＬモジュール、アクティブマトリクス型ＥＣモジ
ュール）に用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発
明を実施できる。
【０１０９】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプ
レイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、
パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書
籍等）などが挙げられる。それらの一例を図１７〜図１９に示す。
【０１１０】
図１７（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表
示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することが
できる。
【０１１１】
図１７（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０
３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表
示部２１０２に適用することができる。
【０１１２】
図１７（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、
カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。
本発明は表示部２２０５に適用できる。
【０１１３】
図１７（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム
部２３０３等を含む。本発明は表示部２３０２に適用することができる。
【０１１４】
図１７（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレー
ヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、
操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇ
ｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲー
ムやインターネットを行うことができる。本発明は表示部２４０２に適用することができ
る。
【０１１５】
図１７（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０
３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２に
適用することができる。
【０１１６】
図１８（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６
０２等を含む。本発明は投射装置２６０１の一部を構成する液晶モジュール２８０８に適
用することができる。
【０１１７】
図１８（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラ
ー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する
液晶モジュール２８０８に適用することができる。
【０１１８】
なお、図１８（Ｃ）は、図１８（Ａ）及び図１８（Ｂ）中における投射装置２６０１、
２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２
８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶モジュール２８０８、位相差板２８０９、投射光学系２８１０で構成さ
れる。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式
の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１８（Ｃ）中
において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや
、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１１９】
また、図１８（Ｄ）は、図１８（Ｃ）中における光源光学系２８０１の構造の一例を示
した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８
１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１８（Ｄ）に示した光源光学系は一例であって特に限定されない。
例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１２０】
ただし、図１８に示したプロジェクターにおいては、透過型の電気光学装置を用いた場
合を示しており、反射型の電気光学装置及びＥＬモジュールでの適用例は図示していない
。
【０１２１】
図１９（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９
０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６、画像入力部（ＣＣＤ
、イメージセンサ等）２９０７等を含む。本発明を表示部２９０４に適用することができ
る。
【０１２２】
図１９（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００
３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表
示部３００２、３００３に適用することができる。
【０１２３】
図１９（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３
等を含む。本発明は表示部３１０３に適用することができる。
【０１２４】
ちなみに図１９（Ｃ）に示すディスプレイは中小型または大型のもの、例えば５〜２０
インチの画面サイズのものである。また、このようなサイズの表示部を形成するためには
、基板の一辺が１ｍのものを用い、多面取りを行って量産することが好ましい。
【０１２５】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適
用することが可能である。また、本実施例の電子機器は実施例１〜５のどのような組み合
わせからなる構成を用いても実現することができる。
【図１】
2020080414.tif 000003
【図２】
2020080414.tif 000004
【図３】
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【図４】
2020080414.tif 000006
【図５】
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【図６】
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【図７】
2020080414.tif 000009
【図８】
2020080414.tif 000010
【図９】
2020080414.tif 000011
【図１０】
2020080414.tif 000012
【図１１】
2020080414.tif 000013
【図１２】
2020080414.tif 000014
【図１３】
2020080414.tif 000015
【図１４】
2020080414.tif 000016
【図１５】
2020080414.tif 000017
【図１６】
2020080414.tif 000018
【図１７】
2020080414.tif 000019
【図１８】
2020080414.tif 000020
【図１９】
2020080414.tif 000021