(57)【要約】【課題】垂直方向にデータを転送する固体撮像素子において、転送回数を低減する。【解決手段】固体撮像素子は、複数の記憶部と、データ転送回路とを具備する。この固体撮像素子において、複数の記憶部のそれぞれには、所定のリセットデータと光量に応じた信号データとを保持する保持部と、リセットデータおよび信号データの差分を求めて画素データとして出力する演算回路とが設けられる。また、固体撮像素子内のデータ転送回路は、出力された画素データを転送する。【選択図】図１５
2020088425.tif 000002
【特許請求の範囲】
【請求項１】
所定のリセットデータと光量に応じた信号データとを保持する保持部と、前記リセットデータおよび前記信号データの差分を求めて画素データとして出力する演算回路とをそれぞれに設けた複数の記憶部と、
前記出力された画素データを転送するデータ転送回路と
を具備する固体撮像素子。
【請求項２】
前記保持部は、所定数の保持回路を備え、
前記演算回路は、前記所定数の保持回路に共通に接続される
請求項１記載の固体撮像素子。
【請求項３】
前記保持部は、前記リセットデータおよび前記信号データをビット単位で順に前記演算回路に出力し、
前記演算回路は、前記リセットデータのうち出力された前記ビットと前記信号データのうち出力された前記ビットとの差分を求める
請求項２記載の固体撮像素子。
【請求項４】
前記保持部は、前記リセットデータおよび前記信号データを２ビット単位で順に前記演算回路に出力し、
前記演算回路は、前記リセットデータのうち出力された前記２ビットと前記信号データのうち出力された前記２ビットとの差分を求める
請求項２記載の固体撮像素子。
【請求項５】
前記複数の記憶部は、二次元格子状に配列され、
前記演算回路は、前記複数の記憶部のうち所定の水平方向に配列された所定数の記憶部のそれぞれの前記画素データを加算し、
前記データ転送回路は、前記水平方向に垂直な方向に沿って前記加算された画素データを転送する
請求項２記載の固体撮像素子。
【請求項６】
前記演算回路は、前記画素データを重み付け加算する
請求項２記載の固体撮像素子。
【請求項７】
前記複数の記憶部のそれぞれには、複数の単位ブロックが配置され、
前記複数の単位ブロックには、前記演算回路に共通に接続された所定数の前記保持部と前記演算回路とがそれぞれに配置される
請求項１記載の固体撮像素子。
【請求項８】
前記記憶部には、前記演算回路に共通に接続された所定数の前記保持部が配置される
請求項１記載の固体撮像素子。
【請求項９】
前記演算回路は、
前記リセットデータおよび前記信号データのそれぞれのコード形式を変換するコード変換回路と、
前記コード形式が変換された前記リセットデータと前記コード形式が変換された前記信号データとの差分を前記画素データとして求める相関二重サンプリング回路と
をさらに備える請求項１記載の固体撮像素子。
【請求項１０】
前記保持部は、
前記リセットデータおよび信号データを順に保持して前記演算回路に出力する前段保持部と、
前記リセットデータを保持して前記演算回路に出力し、前記画素データを保持して前記データ転送回路に出力する後段保持部と
を備える請求項１記載の固体撮像素子。
【請求項１１】
複数の画素を有する画素アレイ部と、
所定のリセットデータと光量に応じた信号データとを保持する保持部と、前記リセットデータおよび前記信号データの差分を求めて画素データとして出力する演算回路とをそれぞれに設けた複数の記憶部と、
前記出力された画素データを転送する転送回路と
を備え、
前記演算回路は前記画素アレイ部の直下に配置される
固体撮像素子。
【請求項１２】
所定のリセットデータと光量に応じた信号データとを保持する保持部と、前記リセットデータおよび前記信号データの差分を求めて画素データとして出力する演算回路とをそれぞれに設けた複数の記憶部と、
前記出力された画素データを転送するデータ転送回路と、
前記転送された画素データを処理する画素データ処理回路と
を具備する撮像装置。
【請求項１３】
保持部が、所定のリセットデータと光量に応じた信号データとを保持する保持手順と、
演算回路が、前記リセットデータおよび前記信号データの差分を求めて画素データとして出力する演算手順と、
転送回路が、前記出力された画素データを転送するデータ転送手順と
を具備する固体撮像素子の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。詳しくは、相関二重サンプリングを行う固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。
【背景技術】
【０００２】
従来より、固定パターンノイズの除去などを目的として、リセットレベルと信号レベルとをサンプリングして差分を求める相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）処理が固体撮像素子において利用されている。例えば、複数のＡＤＣ（Analog to Digital Converter）と、リピータと、ＣＤＳ回路とを配置した固体撮像素子が提案されている（例えば、非特許文献１参照。）。この固体撮像素子において、ＡＤＣのそれぞれは、リセットレベルおよび信号レベルを順にＡＤ（Analog to Digital）変換し、リピータは、ＡＤ変換後のデータを垂直方向にＣＤＳ回路に転送し、ＣＤＳ回路は、そのデータに対してＣＤＳ処理を行う。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】M. Sakakibara, et al., "A Back-Illuminated Global-Shutter CMOS Image Sensor with Pixel-Parallel 14b Subthreshold ADC," ISSCC Dig. Tech. Papers, pp. 80-82, Feb. 2018.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述の固体撮像素子では、ＣＤＳ処理により、画像データの画質が向上する。しかしながら、上述の固体撮像素子では、リピータが画素毎にリセットレベルおよび信号レベルの両方を順にＣＤＳ回路に転送する必要がある。このため、画素数が多くなるほど、リピータの転送回数が増大し、消費電力が大きくなるという問題がある。
【０００５】
本技術はこのような状況に鑑みて生み出されたものであり、垂直方向にデータを転送する固体撮像素子において、転送回数を低減することを目的とする。
【課題を解決するための手段】
【０００６】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定のリセットデータと光量に応じた信号データとを保持する保持部と、上記リセットデータおよび上記信号データの差分を求めて画素データとして出力する演算回路とをそれぞれに設けた複数の記憶部と、上記出力された画素データを転送するデータ転送回路とを具備する固体撮像素子、および、その制御方法である。これにより、転送前にリセットデータと信号データとの差分が演算されるという作用をもたらす。
【０００７】
また、この第１の側面において、上記保持部は、所定数の保持回路を備え、上記演算回路は、上記所定数の保持回路に共通に接続されてもよい。これにより、所定数の保持回路により共有された演算回路によって差分が演算されるという作用をもたらす。
【０００８】
また、この第１の側面において、上記保持部は、上記リセットデータおよび上記信号データをビット単位で順に上記演算回路に出力し、上記演算回路は、上記リセットデータのうち出力された上記ビットと上記信号データのうち出力された上記ビットとの差分を求めてもよい。ビット単位で差分が演算されるという作用をもたらす。
【０００９】
また、この第１の側面において、上記保持部は、上記リセットデータおよび上記信号データを２ビット単位で順に上記演算回路に出力し、上記演算回路は、上記リセットデータのうち出力された上記２ビットと上記信号データのうち出力された上記２ビットとの差分を求めてもよい。これにより、２ビット単位で差分が演算されるという作用をもたらす。
【００１０】
また、この第１の側面において、上記複数の記憶部は、二次元格子状に配列され、上記演算回路は、上記複数の記憶部のうち所定の水平方向に配列された所定数の記憶部のそれぞれの上記画素データを加算し、上記データ転送回路は、上記水平方向に垂直な方向に沿って上記加算された画素データを転送してもよい。これにより、転送前に画素データが加算されるという作用をもたらす。
【００１１】
また、この第１の側面において、上記演算回路は、所定数の上記画素データを重み付け加算してもよい。これにより、転送前に画素データが重み付け加算されるという作用をもたらす。
【００１２】
また、この第１の側面において、上記複数の記憶部のそれぞれには、複数の単位ブロックが配置され、上記複数の単位ブロックには、上記演算回路に共通に接続された所定数の上記保持部と上記演算回路とがそれぞれに配置されてもよい。これにより、複数の演算回路により並列に差分が演算されるという作用をもたらす。
【００１３】
また、この第１の側面において、上記記憶部には、上記演算回路に共通に接続された所定数の上記保持部が配置されてもよい。これにより、所定数の保持部により共有された演算回路によって差分が演算されるという作用をもたらす。
【００１４】
また、この第１の側面において、上記演算回路は、上記リセットデータおよび上記信号データのそれぞれのコード形式を変換するコード変換回路と、上記コード形式が変換された上記リセットデータと上記コード形式が変換された上記信号データとの差分を上記画素データとして求める相関二重サンプリング回路とをさらに備えてもよい。これにより、転送前にコード形式が変換されるという作用をもたらす。
【００１５】
また、この第１の側面において、上記保持部は、上記リセットデータおよび信号データを順に保持して上記演算回路に出力する前段保持部と、上記リセットデータを保持して上記演算回路に出力し、上記画素データを保持して上記データ転送回路に出力する後段保持部とを備えてもよい。これにより、後段保持部に保持されたリセットデータと前段保持部に保持された信号データとの差分が転送前に演算されるという作用をもたらす。
【００１６】
また、本技術の第２の側面は、複数の画素を有する画素アレイ部と、所定のリセットデータと光量に応じた信号データとを保持する保持部と、上記リセットデータおよび上記信号データの差分を求めて画素データとして出力する演算回路とをそれぞれに設けた複数の記憶部と、上記出力された画素データを転送する転送回路とを備え、上記演算回路は上記画素アレイ部の直下に配置される固体撮像素子である。これにより、画素アレイの直下の演算回路により転送前にリセットデータと信号データとの差分が演算されるという作用をもたらす。
【００１７】
また、本技術の第２の側面は、所定のリセットデータと光量に応じた信号データとを保持する保持部と、上記リセットデータおよび上記信号データの差分を求めて画素データとして出力する演算回路とをそれぞれに設けた複数の記憶部と、上記出力された画素データを転送するデータ転送回路と、上記転送された画素データを処理する画素データ処理回路とを具備する撮像装置である。これにより、転送前にリセットデータと信号データとの差分が演算され、転送後に画素データが処理されるという作用をもたらす。
【図面の簡単な説明】
【００１８】
【図１】本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。
【図２】本技術の第１の実施の形態における撮像装置の積層構造の一例を示す図である。
【図３】本技術の第１の実施の形態における受光チップの一構成例を示すブロック図である。
【図４】本技術の第１の実施の形態における回路チップの一構成例を示すブロック図である。
【図５】本技術の第１の実施の形態における画素ＡＤ変換部の一構成例を示すブロック図である。
【図６】本技術の第１の実施の形態における画素およびＡＤ変換回路の一構成例を示す回路図である。
【図７】本技術の第１の実施の形態における電圧変換回路、制御回路およびＮＯＲゲートの一構成例を示す回路図である。
【図８】本技術の第１の実施の形態における遅延ＶＣＯ回路およびバッファ回路の一構成例を示す回路図である。
【図９】本技術の第１の実施の形態における画素とＡＤ変換回路との間の接続関係の一例を示す斜視図である。
【図１０】本技術の第１の実施の形態における記憶部の一構成例を示すブロック図である。
【図１１】本技術の第１の実施の形態におけるライトラッチ部の一構成例を示す回路図である。
【図１２】本技術の第１の実施の形態における演算回路の一構成例を示す回路図である。
【図１３】本技術の第１の実施の形態におけるリードラッチ部の一構成例を示す回路図である。
【図１４】本技術の第１の実施の形態におけるデータ転送回路の一構成例を示す回路図である。
【図１５】本技術の第１の実施の形態における演算回路の配置を説明するための図である。
【図１６】本技術の第１の実施の形態におけるクラスタおよびデータ転送回路の動作の一例を示すタイミングチャートである。
【図１７】比較例におけるクラスタおよびデータ転送回路の動作の一例を示すタイミングチャートである。
【図１８】本技術の第１の実施の形態における演算制御の一例を示すタイミングチャートである。
【図１９】本技術の第１の実施の形態における読出し制御の一例を示すタイミングチャートである。
【図２０】本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。
【図２１】本技術の第２の実施の形態における演算回路の一構成例を示す回路図である。
【図２２】本技術の第２の実施の形態におけるＣＤＳ回路の一構成例を示す回路図である。
【図２３】本技術の第２の実施の形態における論理ゲートを変更した演算回路の一構成例を示す回路図である。
【図２４】本技術の第２の実施の形態における一部を変更したＣＤＳ回路の一構成例を示す回路図である。
【図２５】本技術の第２の実施の形態におけるクラスタおよびデータ転送回路の動作の一例を示すタイミングチャートである。
【図２６】本技術の第３の実施の形態における記憶部の一構成例を示すブロック図である。
【図２７】本技術の第４の実施の形態における記憶部の一構成例を示すブロック図である。
【図２８】本技術の第５の実施の形態における画素ＡＤ変換部の一構成例を示す図である。
【図２９】本技術の第６の実施の形態における演算回路の一構成例を示す回路図である。
【図３０】本技術の第６の実施の形態における加減算回路の一構成例を示す回路図である。
【図３１】車両制御システムの概略的な構成例を示すブロック図である。
【図３２】撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【００１９】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（データ転送前にＣＤＳ処理を行う例）
２．第２の実施の形態（データ転送前に２ビット単位でＣＤＳ処理を行う例）
３．第３の実施の形態（データ転送前にＣＤＳ処理を行う複数の演算回路を記憶部内に配置した例）
４．第４の実施の形態（データ転送前にＣＤＳ処理を行う演算回路を複数のクラスタが共有する例）
５．第５の実施の形態（データ転送前にＣＤＳ処理を行い、画素加算する例）
６．第６の実施の形態（データ転送前にＣＤＳ処理を行い、重み付け加算する例）
７．移動体への応用例
【００２０】
＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。
【００２１】
光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、垂直同期信号ＶＳＹＮＣに同期して、光電変換により画像データを生成するものである。ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す所定周波数の周期信号である。固体撮像素子２００は、生成した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。
【００２２】
ＤＳＰ回路１２０は、固体撮像素子２００からの画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データをバス１５０を介してフレームメモリ１６０などに出力する。
【００２３】
表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
【００２４】
バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
【００２５】
フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
【００２６】
［固体撮像素子の構成例］
図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された受光チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ−Ｃｕ接合やバンプにより接続することもできる。
【００２７】
図３は、本技術の第１の実施の形態における受光チップ２０１の一構成例を示すブロック図である。この受光チップ２０１には、ＤＡＣ（Digital to Analog Converter）２１１、駆動回路２１２および画素アレイ部２１０が配置される。また、画素アレイ部２１０には、複数の画素ブロック２１３が二次元格子状に配列される。個々の画素ブロック２１３には、所定数の画素２２０が配列される。例えば、画素ブロック２１３のそれぞれには、２行×４列の８個の画素２２０が配列される。なお、画素ブロック２１３内の画素数は、８個に限定されず、例えば、２行×２列の４個であってもよい。
【００２８】
ＤＡＣ２１１は、時間の経過に伴ってスロープ状に変化する所定の参照信号ＲＭＰをＤＡ（Digital to Analog）変換により生成するものである。このＤＡＣ２１１は、生成した参照信号ＲＭＰを画素アレイ部２１０に供給する。なお、ＤＡＣ２１１および駆動回路２１２の本体は回路チップ２０２に配置してもよい。この場合、それぞれの出力が上下チップ間で接続され、受光チップ２０２へ信号が供給される。
【００２９】
駆動回路２１２は、画素２２０を駆動するものである。画素２２０は、駆動回路２１２の制御に従って、リセットレベルおよび信号レベルを順に生成する。ここで、リセットレベルは、画素２２０が初期化されたときのレベルであり、信号レベルは、露光終了時の受光量に応じたレベルである。
【００３０】
図４は、本技術の第１の実施の形態における回路チップ２０２の一構成例を示すブロック図である。この回路チップ２０２には、駆動回路２３０、タイミング生成回路２４０、時刻コード生成部２５０、画素ＡＤ変換部２６０および画素データ処理回路２７０が設けられる。また、画素ＡＤ変換部２６０には、複数のクラスタ３００が二次元格子状に配列される。受光チップ２０１上の画素ブロック２１３ごとに１つのクラスタ３００が配置され、画素ブロック２１３と対応するクラスタ３００とが接続される。
【００３１】
タイミング生成回路２４０は、駆動回路２３０および画素データ処理回路２７０の動作タイミングを制御するものである。
【００３２】
クラスタ３００は、対応する画素ブロック２１３内の画素２２０のそれぞれのリセットレベルおよび信号レベルをＡＤ変換し、さらにＣＤＳ処理を行うものである。このクラスタ３００は、ＣＤＳ処理後のデータを画素データとして画素データ処理回路２７０に供給する。
【００３３】
駆動回路２３０は、複数のクラスタ３００を駆動するものである。
【００３４】
時刻コード生成部２５０は、参照信号ＲＭＰが変化する期間内の時刻を示す時刻コードを生成するものである。この時刻コード生成部２５０は、例えば、カウンタにより実現される。カウンタとしては、例えば、グレイコードカウンタが用いられ、時刻コードのコード形式は、例えば、グレイコードである。グレイコードを用いることにより、バイナリコードを用いる場合と比較してデータ転送回路３８０の消費電力を低減することができる。時刻コード生成部２５０は、生成した時刻コードを画素ＡＤ変換部２６０に供給する。
【００３５】
なお、時刻コード生成部２５０は、ジョンソンカウンタやバイナリカウンタなど、グレイコードカウンタ以外のカウンタにより時刻コードを生成することもできる。
【００３６】
画素データ処理回路２７０は、画素データに対して、デモザイク処理や暗電流補正処理などの所定の信号処理を行うものである。この画素データ処理回路２７０は、処理後のデータを水平方向に転送してＤＳＰ回路１２０に供給する。
【００３７】
［画素ＡＤ変換部の構成例］
図５は、本技術の第１の実施の形態における画素ＡＤ変換部２６０の一構成例を示すブロック図である。画素ＡＤ変換部２６０において、クラスタ３００の他、クラスタ３００の列ごとにデータ転送回路３８０が配置される。
【００３８】
また、クラスタ３００は、複数のＡＤ変換回路３１０と、一対の記憶部４００とを備える。クラスタ３００内には、画素ブロック２１３内の画素２２０ごとに１つのＡＤ変換回路３１０が配置される。例えば、画素ブロック２１３内の画素数が８個である場合、８個のＡＤ変換回路３１０が配置される。一対の記憶部４００は、水平方向に配列され、それらの間にデータ転送回路３８０が配置される。また、８個のＡＤ変換回路３１０のうち半分は、一対の記憶部４００の一方に接続され、残りは、一対の記憶部４００の他方に接続される。
【００３９】
ＡＤ変換回路３１０は、対応する画素２２０のリセットレベルおよび信号レベルのそれぞれを順に参照信号ＲＭＰと比較するものである。このＡＤ変換回路３１０は、比較結果を記憶部４００に供給する。１つの記憶部４００に接続された４つのＡＤ変換回路３１０は、その記憶部４００に順に比較結果を供給する。
【００４０】
データ転送回路３８０は、時刻コード生成部２５０から記憶部４００へ垂直方向に時刻コードを転送し、記憶部４００から画素データ処理回路２７０へ垂直方向に画素データを転送するものである。
【００４１】
記憶部４００は、ＡＤ変換回路３１０からの比較結果が反転したときの時刻コードを保持するものである。この記憶部４００は、リセットレベルに対応する時刻コードをリセットデータとして保持し、信号レベルに対応する時刻コードを信号データとして保持する。そして、記憶部４００は、リセットデータおよび信号データの差分を画素データとして求めるＣＤＳ処理を行い、その画素データをデータ転送回路３８０に供給する。
【００４２】
上述の構成により画素２２０ごとにリセットデータおよび信号データが１つずつ生成され、それらに対するＣＤＳ処理により１つの画素データが生成される。１つのクラスタ３００内に８個のＡＤ変換回路３１０が配置される場合、それらと２つの記憶部４００とにより、８個の画素データが生成される。また、画素毎にＡＤ変換回路３１０が配置されているため、駆動回路２３０は、全画素を同時に露光させ、ＡＤ変換を実行させることができる。
【００４３】
図６は、本技術の第１の実施の形態における画素２２０およびＡＤ変換回路３１０の一構成例を示す回路図である。画素２２０は、画素回路２２１と、差動トランジスタ２２７および２２８と、電流源トランジスタ２２９とを備える。また、ＡＤ変換回路３１０は、Ｐ型トランジスタ３２１および３２２と、電圧変換回路３３０、制御回路３４０、ＮＯＲ（否定論理和）ゲート３５０、遅延ＶＣＯ回路３６０およびバッファ回路３７０とを備える。
【００４４】
画素回路２２１は、駆動回路２１２の制御に従って、リセットレベルおよび信号レベルを順に生成するものである。この画素回路２２１は、排出トランジスタ２２２、フォトダイオード２２３、転送トランジスタ２２４、浮遊拡散層２２５およびリセットトランジスタ２２６を備える。
【００４５】
フォトダイオード２２３は、光電変換により電荷を生成するものである。排出トランジスタ２２２は、駆動回路２３０からの駆動信号ＯＦＧにより排出が指示されるとフォトダイオード２２３から電荷を排出するものである。
【００４６】
転送トランジスタ２２４は、駆動回路２１２からの転送信号ＴＸにより転送が指示されると、露光終了時にフォトダイオード２２３から浮遊拡散層２２５へ電荷を転送するものである。
【００４７】
浮遊拡散層２２５は、転送された電荷を蓄積して蓄積した電荷量に応じた電圧のアナログ信号ＳＩＧを生成するものである。
【００４８】
リセットトランジスタ２２６は、駆動回路２１２からのリセット信号ＡＺにより初期化が指示されると、浮遊拡散層２２５を初期化するものである。
【００４９】
画素回路２２１が初期化された際のアナログ信号ＳＩＧのレベルがリセットレベルに該当する。また、露光終了時の露光量に応じたアナログ信号ＳＩＧのレベルが信号レベルに該当する。なお、画素回路２２１は、アナログ信号ＳＩＧを生成することができるものであれば、同図に例示した回路に限定されない。例えば、排出トランジスタ２２２を削除した構成とすることもできる。
【００５０】
また、差動トランジスタ２２７および２２８として、例えば、Ｎ型のＭＯＳトランジスタが用いられる。差動トランジスタ２２７および２２８のそれぞれのドレインは、信号線２０８および２０９を介して回路チップ２０２内の回路に接続される。差動トランジスタ２２８のゲートは、浮遊拡散層２２５に接続され、差動トランジスタ２２７のゲートは、ＤＡＣ２１１に接続される。差動トランジスタ２２７および２２８のソースは、電流源トランジスタ２２９に共通に接続される。
【００５１】
電流源トランジスタ２２９は、一定の電流を供給するものである。この電流源トランジスタ２２９として、例えば、Ｎ型のＭＯＳトランジスタが用いられる。また、電流源トランジスタ２２９は、差動トランジスタ２２７および２２８のコモンノードと所定の基準電位（接地電位など）の端子との間に挿入される。
【００５２】
Ｐ型トランジスタ３２１および３２２は、電源電圧ＶＤＤＨの端子に並列に接続される。また、Ｐ型トランジスタ３２１のゲートは、自身のドレインとＰ型トランジスタ３２２のゲートとに接続される。また、Ｐ型トランジスタ３２１のドレインは、信号線２０８を介して差動トランジスタ２２７のドレインに接続される。Ｐ型トランジスタ３２２のドレインは、信号線２０９を介して差動トランジスタ２２８のドレインに接続され、また、電圧変換回路３３０にも接続される。
【００５３】
上述の接続構成により、Ｐ型トランジスタ３２１および３２２と、差動トランジスタ２２７および２２８と、電流源トランジスタ２２９とからなる回路は、アナログ信号ＳＩＧと参照信号ＲＭＰとを比較する比較器３２０として機能する。
【００５４】
電圧変換回路３３０は、比較器３２０からの出力信号の電圧を変換するものである。より低い系統の電圧に乗り換えることにより、後段の回路において低耐圧トランジスタを用いることができる。これにより、後段の回路の面積を削減することができる。この電圧変換回路３３０は、変換後の信号を制御回路３４０に供給する。
【００５５】
制御回路３４０は、電圧変換回路３３０の出力信号の反転遷移を加速させるものである。
【００５６】
ＮＯＲゲート３５０は、制御回路３４０からの信号と、駆動回路２３０からの駆動信号との否定論理積を遅延ＶＣＯ回路３６０に供給するものである。
【００５７】
遅延ＶＣＯ回路３６０は、ＮＯＲゲート３５０からの出力信号を遅延させ、パルス信号を生成するものである。この遅延ＶＣＯ回路３６０は、遅延させた信号を制御回路３４０に帰還信号として供給し、また、パルス信号をバッファ回路３７０に供給する。パルス信号の生成により、ＡＤ変換期間内に時刻コードが記憶部４００に入力される際に消費される電力を低減することができる。
【００５８】
上述の制御回路３４０、ＮＯＲゲート３５０および遅延ＶＣＯ回路３６０からなる回路は、出力の一部を入力に帰還し、比較結果ＶＣＯの反転遷移を加速させる正帰還回路として機能する。
【００５９】
バッファ回路３７０は、遅延ＶＣＯ回路３６０の出力信号を比較結果ＶＣＯとして記憶部４００に供給するものである。バッファ回路３７０により、後段の回路の駆動力を確保することができる。
【００６０】
なお、Ｐ型トランジスタ３２１および３２２以降の後段の回路を回路チップ２０２に配置し、それ以外を受光チップ２０１に配置しているが、それぞれのチップに配置する回路は、この構成に限定されない。
【００６１】
また、より低い系統の電圧に乗り換えているが、後段の回路面積を削減する必要性に乏しい場合には、電圧変換回路３３０を配置しない構成とすることもできる。また、遅延ＶＣＯ回路３６０により消費電力を低減しているが、消費電力の低減と回路面積との兼ね合いにより遅延ＶＣＯ回路３６０を削減することもできる。また、バッファ回路３７０により駆動力を向上させているが、出力ノードの負荷がそれほど大きくない場合には、バッファ回路３７０を削除することもできる。
【００６２】
図７は、本技術の第１の実施の形態における電圧変換回路３３０、制御回路３４０およびＮＯＲゲート３５０の一構成例を示す回路図である。
【００６３】
電圧変換回路３３０は、Ｐ型トランジスタ３３１と、Ｎ型トランジスタ３３２および３３３とを備える。これらのトランジスタとして、例えば、ＭＯＳトランジスタが用いられる。
【００６４】
Ｐ型トランジスタ３３１は、Ｐ型トランジスタ３２１および３２２と並列に電源電圧ＶＤＤＨの端子に接続される。また、Ｐ型トランジスタ３３１のゲートは、Ｐ型トランジスタ３２２のドレインに接続される。
【００６５】
Ｎ型トランジスタ３３２および３３３は、Ｐ型トランジスタ３３１のドレインと基準電位（接地電位など）の端子との間において直列に接続される。また、Ｎ型トランジスタ３３２のゲートは、電源電圧ＶＤＤＨより低い電源電圧ＶＤＤＬの端子に接続され、Ｎ型トランジスタ３３３のゲートには、駆動回路２３０からの駆動信号ＩＮＩ１が入力される。また、Ｎ型トランジスタ３３２および３３３の接続点は、制御回路３４０およびＮＯＲゲート３５０に接続される。
【００６６】
また、制御回路３４０は、Ｐ型トランジスタ３４１および３４２を備える。これらのトランジスタとして、例えば、ＭＯＳトランジスタが用いられる。Ｐ型トランジスタ３４１および３４２は、電源電圧ＶＤＤＬの端子と、Ｎ型トランジスタ３３２および３３３の接続点との間において直列に接続される。Ｐ型トランジスタ３４１のゲートには、駆動回路２３０からの駆動信号ＩＮＩ２が入力され、Ｐ型トランジスタ３４２のゲートには、遅延ＶＣＯ回路３６０からの帰還信号ＰＦＢが入力される。
【００６７】
また、ＮＯＲゲート３５０は、Ｐ型トランジスタ３５５および３５６と、Ｎ型トランジスタ３５４および３５７とを備える。これらのトランジスタとして、例えば、ＭＯＳトランジスタが用いられる。Ｐ型トランジスタ３５５および３５６は、電源電圧ＶＤＤＬの端子と、ＮＯＲゲート３５０の出力端子との間において直列に接続される。Ｎ型トランジスタ３５４および３５７は、ＮＯＲゲート３５０の出力端子と基準電位（接地電位など）の端子との間において並列に接続される。
【００６８】
また、Ｎ型トランジスタ３５４およびＰ型トランジスタ３５５のゲートは、制御回路３４０に共通に接続される。Ｎ型トランジスタ３５７およびＰ型トランジスタ３５６のゲートには、駆動回路２３０からの駆動信号ＦＯＲＣＥＶＣＯが入力される。駆動信号ＦＯＲＣＥＶＣＯは、ＡＤ変換終了時に強制的にＮＯＲゲート３５０により信号を反転させ、比較結果ＶＣＯを出力させるための信号である。Ｎ型トランジスタ３５７およびＰ型トランジスタ３５６の接続点から遅延ＶＣＯ回路３６０へは、ＮＯＲゲート３５０の出力信号ＰＲＥＶＣＯが出力される。
【００６９】
なお、電圧変換回路３３０、制御回路３４０およびＮＯＲゲート３５０の回路構成は、図６で説明した機能を実現することができるものであれば、図７に例示した回路に限定されない。
【００７０】
図８は、本技術の第１の実施の形態における遅延ＶＣＯ回路３６０およびバッファ回路３７０の一構成例を示す回路図である。
【００７１】
遅延ＶＣＯ回路３６０は、Ｎ型トランジスタ３６２、３６４、３６５および３６８と、Ｐ型トランジスタ３６１、３６３、３６６および３６７とを備える。Ｐ型トランジスタ３６１およびＮ型トランジスタ３６２は、電源電圧ＶＤＤＬの端子と、基準電位（接地電位など）の端子との間に直列に接続される。これらのＰ型トランジスタ３６１およびＮ型トランジスタ３６２のゲートには、ＮＯＲゲート３５０からの出力信号ＰＲＥＶＣＯが入力される。また、Ｐ型トランジスタ３６１およびＮ型トランジスタ３６２の接続点は、Ｐ型トランジスタ３６３、Ｎ型トランジスタ３６４、Ｐ型トランジスタ３６７およびＮ型トランジスタ３６８のそれぞれのゲートに接続される。
【００７２】
Ｐ型トランジスタ３６３およびＮ型トランジスタ３６４は、電源電圧ＶＤＤＬの端子と、基準電位の端子との間に直列に接続される。これらのＰ型トランジスタ３６３およびＮ型トランジスタ３６４の接続点は制御回路３４０に接続され、この接続点から帰還信号ＰＦＢが出力される。
【００７３】
Ｐ型トランジスタ３６６および３６７は、電源電圧ＶＤＤＬの端子と、遅延ＶＣＯ回路３６０の出力端子との間において直列に接続される。Ｎ型トランジスタ３６５および３６８は、遅延ＶＣＯ回路３６０の出力端子と基準電位の端子との間において並列に接続される。
【００７４】
バッファ回路３７０は、Ｐ型トランジスタ３７１および３７３と、Ｎ型トランジスタ３７２および３７４とを備える。これらのトランジスタとして、例えば、ＭＯＳトランジスタが用いられる。
【００７５】
Ｐ型トランジスタ３７１およびＮ型トランジスタ３７２は、電源電圧ＶＤＤＬの端子と、基準電位の端子との間において直列に接続される。これらのＰ型トランジスタ３７１およびＮ型トランジスタ３７２のゲートは、遅延ＶＣＯ回路３６０の出力端子に接続される。Ｐ型トランジスタ３７１およびＮ型トランジスタ３７２の接続点は、記憶部４００に接続され、この接続点からは、比較結果ＶＣＯの反転信号ｘＶＣＯが出力される。
【００７６】
Ｐ型トランジスタ３７３およびＮ型トランジスタ３７４は、電源電圧ＶＤＤＬの端子と、基準電位の端子との間において直列に接続される。これらのＰ型トランジスタ３７３およびＮ型トランジスタ３７４のゲートは、Ｐ型トランジスタ３７１およびＮ型トランジスタ３７２の接続点に接続される。Ｐ型トランジスタ３７３およびＮ型トランジスタ３７４の接続点は、記憶部４００に接続され、この接続点からは、比較結果ＶＣＯが出力される。
【００７７】
なお、遅延ＶＣＯ回路３６０およびバッファ回路３７０の回路構成は、図６で説明した機能を実現することができるものであれば、図８に例示した回路に限定されない。
【００７８】
図９は、本技術の第１の実施の形態における画素２２０とＡＤ変換回路３１０との間の接続関係の一例を示す斜視図である。
【００７９】
画素ブロック２１３内のＸ（Ｘは、整数）行、Ｙ（Ｙは、整数）列の画素２２０の座標を（Ｘ、Ｙ）とする。左側の座標（０、０）、（０、１）、（１、０）および（１、１）の４画素は、左側の４個のＡＤ変換回路３１０に接続される。また、右側の座標（０、２）、（０、３）、（１、２）および（１、３）の４画素は、右側の４個のＡＤ変換回路３１０に接続される。なお、同図において、「ＡＤ」は、ＡＤ変換回路３１０を示し、「ＭＥＭ」は、記憶部４００を示す。受光チップ２０１および回路チップ２０２のうち受光チップ２０１を上側として、同図に例示するように、受光チップ２０１に設けられた画素アレイ部の直下に、演算回路を含むＭＥＭ（記憶部４００）が配置される。
【００８０】
［記憶部の構成例］
図１０は、本技術の第１の実施の形態における記憶部４００の一構成例を示すブロック図である。この記憶部４００には、前段保持部４１９、演算回路４２０および後段保持部４５９が配置される。前段保持部４１９には、ＡＤ変換回路３１０（言い換えれば、画素）毎にライトラッチ部４１０が配置される。例えば、記憶部４００にＭ（Ｍは、整数）個のＡＤ変換回路３１０が接続される場合、Ｍ個のライトラッチ部４１０が配置される。また、後段保持部４５９には、ライトラッチ部４１０と同じ個数のリードラッチ部４５０が配置される。これらのライトラッチ部４１０およびリードラッチ部４５０は、例えば、Ｓ（Static）ラッチにより実現される。なお、容量付のＤ(Delay)ラッチを採用することもできる。
【００８１】
ライトラッチ部４１０は、対応するＡＤ変換回路３１０からの比較結果ＶＣＯが反転したときの時刻コードを保持するものである。リセットレベルと参照信号ＲＭＰとの比較結果ＶＣＯが反転したときの時刻コードは、そのリセットレベルをＡＤ変換したリセットデータとして保持される。また、信号レベルと参照信号ＲＭＰとの比較結果ＶＣＯが反転したときの時刻コードは、その信号レベルをＡＤ変換した信号データとして保持される。
【００８２】
また、ｍ（ｍは、０乃至Ｍ−１の整数）個目のＡＤ変換回路３１０の比較結果をＶＣＯ＜ｍ＞とすると、ｍ個目のライトラッチ部４１０には、比較結果ＶＣＯ＜ｍ＞が入力される。さらに、全てのライトラッチ部４１０は、ローカルビット線ＬＢＬＩを介してデータ転送回路３８０に接続され、このローカルビット線ＬＢＬＩを介してライトラッチ部４１０に時刻コードが入力される。
【００８３】
また、駆動回路２３０は、ｍ個目のライトラッチ部４１０に駆動信号ＷＯＲＤ＜ｍ＞を入力し、全てのライトラッチ部４１０にＮ（Ｎは、整数）ビットの駆動信号ＣＥＮ１を入力する。駆動信号ＷＯＲＤ＜ｍ＞は、Ｍ個のライトラッチ部４１０のいずれかと、Ｍ個のリードラッチ部４５０のいずれかとを駆動する信号である。また、駆動信号ＣＥＮ１は、Ｎビットのいずれかのビットを出力させる信号である。
【００８４】
駆動回路２３０は、駆動信号ＷＯＲＤ＜ｍ＞により、Ｍ個のライトラッチ部４１０を順に駆動し、駆動信号ＣＥＮ１により、保持したデータを１ビット単位で演算回路４２０に出力させる。
【００８５】
演算回路４２０は、コード形式の変換と、リセットデータおよび信号データの差分を求めるＣＤＳ処理とを行うものである。この演算回路４２０は、ｍ個目のライトラッチ部４１０からのリセットデータのコード形式を変換し、そのまま、対応するリードラッチ部４５０に保持させる。そして、演算回路４２０は、ｍ個目のライトラッチ部４１０からの信号データのコード形式を変換し、対応するリードラッチ部４５０に保持されたバイナリコードのリセットデータとの差分を求める。演算回路４２０は、その差分を画素データとして対応するリードラッチ部４５０に出力する。
【００８６】
リードラッチ部４５０は、リセットデータを保持して演算回路４２０に出力し、画素データを保持してデータ転送回路３８０に出力するものである。
【００８７】
また、駆動回路２３０は、ｍ個目のリードラッチ部４５０に駆動信号ＷＯＲＤ＜ｍ＞を入力し、全てのリードラッチ部４５０に駆動信号ＣＥＮ２、ＴＥＮおよびＢＥＮを入力する。駆動信号ＣＥＮ２は、Ｎビットのいずれかのビットを出力させる信号である。駆動信号ＴＥＮは、データ転送回路３８０へ画素データを出力させる信号である。駆動信号ＢＥＮは、演算回路４２０へリセットデータを出力させる信号である。
【００８８】
駆動回路２３０は、駆動信号ＷＯＲＤ＜ｍ＞により、ｍ個目のリードラッチ部４５０にデータを保持させる。また、駆動回路２３０は、駆動信号ＢＥＮによりリセットデータを１ビット単位で演算回路４２０に出力させ、駆動信号ＴＥＮにより画素データの全ビットを同時にデータ転送回路３８０に出力させる。
【００８９】
［ライトラッチ部の構成例］
図１１は、本技術の第１の実施の形態におけるライトラッチ部４１０の一構成例を示す回路図である。このライトラッチ部４１０は、Ｎ個のライトラッチ回路４１１を備える。ライトラッチ回路４１１のそれぞれは、インバータ４１２乃至４１５を備える。ｎ（ｎは、０乃至Ｎ−１の整数）個目のライトラッチ回路４１１は、時刻コードのｎビット目を保持する。
【００９０】
また、ローカルビット線ＬＢＬＩは、Ｎ本の信号線からなり、ｎ個目のライトラッチ回路４１１は、ローカルビット線ＬＢＬＩのうちｎ本目の信号線ＬＢＬＩ＜ｎ＞に接続される。ｎ個目のライトラッチ回路４１１には、駆動信号ＣＥＮ１のうちｎビット目のＣＥＮ１＜ｎ＞が入力される。全てのライトラッチ回路４１１には、駆動信号ＷＯＲＤ＜ｍ＞および比較結果ＶＣＯ＜ｍ＞が入力される。
【００９１】
インバータ４１２は、比較結果ＶＣＯ＜ｍ＞がハイレベルである場合に、信号線ＬＢＬＩ＜ｎ＞からの時刻コードのｎビット目を反転するものである。このインバータ４１２は、反転した信号をインバータ４１３およびインバータ４１５に供給する。
【００９２】
インバータ４１３は、入力された信号を反転してインバータ４１４に供給するものである。
【００９３】
インバータ４１４は、比較結果ＶＣＯ＜ｍ＞がローレベルである場合に、入力された信号を反転するものである。このインバータ４１４は、反転した信号をインバータ４１３および４１５に供給する。
【００９４】
インバータ４１５は、駆動信号ＷＯＲＤ＜ｍ＞およびＣＥＮ１＜ｎ＞が両方ともハイレベルである場合に、入力された信号を反転して演算回路４２０に出力するものである。
【００９５】
なお、ライトラッチ回路４１１の回路構成は、図１０で説明した機能を実現することができるものであれば、図１１に例示した回路に限定されない。
【００９６】
［演算回路の構成例］
図１２は、本技術の第１の実施の形態における演算回路４２０の一構成例を示す回路図である。この演算回路４２０は、コード変換回路４３０およびＣＤＳ回路４４０を備える。
【００９７】
コード変換回路４３０は、入力されたデータのコード形式を１ビット単位でグレイコードからバイナリコードに変換するものである。バイナリコードへの変換により、後段のＣＤＳ回路４４０は、差分演算を行うことができる。コード変換回路４３０は、ＸＮＯＲ（否定排他的論理和）ゲート４３１、Ｎ型トランジスタ４３２およびフリップフロップ４３３を備える。Ｎ型トランジスタ４３２として、例えば、ＭＯＳトランジスタが用いられる。
【００９８】
ＸＮＯＲゲート４３１は、ライトラッチ部４１０からのデータのｎビット目とフリップフロップ４３３からのビットとの否定排他的論理和をフリップフロップ４３３の入力端子Ｄに出力するものである。
【００９９】
フリップフロップ４３３は、所定のクロック信号ＣＬＫに同期して、ＸＮＯＲゲート４３１からのビットを保持するものである。このフリップフロップ４３３は、保持したビットを出力端子ＱからＸＮＯＲゲート４３１およびＣＤＳ回路４４０に出力する。
【０１００】
Ｎ型トランジスタ４３２は、フリップフロップ４３３の出力端子Ｑと基準電位の端子との間に挿入される。また、Ｎ型トランジスタ４３２のゲートには、駆動回路２３０からの駆動信号ＩＮＩ３が入力される。駆動信号ＩＮＩ３は、演算回路４２０を初期化するための信号である。
【０１０１】
なお、コード変換回路４３０の回路構成は、コード変換を行うことができるものであれば、同図に例示した回路に限定されない。また、コード変換回路４３０は、グレイコードをバイナリコードに変換しているが、変換前後のコード形式は、この組み合わせに限定されない。また、演算回路４２０内にコード変換回路４３０を配置しているが、時刻コードがバイナリコードである場合など、コード変換が不要である場合には、コード変換回路４３０を配置しない構成とすることもできる。
【０１０２】
ＣＤＳ回路４４０は、ＣＤＳ処理を１ビット単位で行うものである。このＣＤＳ回路４４０は、全加算器４４１と、Ｎ型トランジスタ４４２、４４３および４４６と、フリップフロップ４４４および４４５とを備える。
【０１０３】
全加算器４４１は、入力端子Ａに入力されたビットと入力端子Ｂに入力されたビットとを加算するものである。入力端子Ａは、コード変換回路４３０に接続され、入力端子Ｂは、リードラッチ部４５０に接続される。全加算器４４１は、入力されたビットの加算結果と桁上げ入力とを加算し、その結果を出力端子Ｓからフリップフロップ４４５に出力し、桁上がりのビットを出力端子ＣＯからフリップフロップ４４４に出力する。
【０１０４】
フリップフロップ４４４は、全加算器４４１からの桁上がりのビットをクロック信号ＣＬＫに同期して保持するものである。このフリップフロップ４４４は、保持したビットを出力端子Ｑから全加算器４４１の桁上がり入力端子ＣＩに出力する。
【０１０５】
フリップフロップ４４５は、全加算器４４１からの出力ビットをクロック信号ＣＬＫに同期して保持するものである。このフリップフロップ４４５は、保持したビットを出力端子Ｑからリードラッチ部４５０に出力する。フリップフロップ４４５の配置により、演算回路４２０は、コード変換とＣＤＳ処理とを同時に実行することができる。
【０１０６】
なお、フリップフロップ４４５を配置しない構成とすることもできるが、その場合にはリセットデータの読出しと、ＣＤＳ処理結果（画素データ）の書込みとが同じ桁のビットで行われることが避けられない。このため、リードラッチ部４５０と同じビット数の一次ラッチを追加する必要がある。
【０１０７】
Ｎ型トランジスタ４４２は、全加算器４４１の入力端子Ｂと基準電位の端子との間に挿入される。また、Ｎ型トランジスタ４４２のゲートには、駆動回路２３０からの駆動信号ＩＮＩ３が入力される。
【０１０８】
Ｎ型トランジスタ４４３は、フリップフロップ４４４の出力端子Ｑと基準電位の端子との間に挿入される。また、Ｎ型トランジスタ４４３のゲートには、駆動信号ＩＮＩ３が入力される。
【０１０９】
Ｎ型トランジスタ４４６は、全加算器４４１の出力端子Ｓと基準電位の端子との間に挿入される。また、Ｎ型トランジスタ４４６のゲートには、駆動信号ＩＮＩ３が入力される。
【０１１０】
なお、ＣＤＳ回路４４０の回路構成は、ＣＤＳ処理を行うことができるものであれば、同図に例示した回路に限定されない。
【０１１１】
また、演算回路４２０は、コード変換およびＣＤＳ処理を行っているが、さらに他の処理を行うこともできる。例えば、演算回路４２０は、後述する画素加算や、ぼかし処理、輪郭抽出処理、エンボス加工処理などをさらに行うことができる。
【０１１２】
［リードラッチ部の構成例］
図１３は、本技術の第１の実施の形態におけるリードラッチ部４５０の一構成例を示す回路図である。このリードラッチ部４５０は、Ｎ個のリードラッチ回路４５１を備える。リードラッチ回路４５１のそれぞれは、スイッチ４５２と、インバータ４５３乃至４５６を備える。
【０１１３】
また、ローカルビット線ＬＢＬＯは、Ｎ本の信号線からなり、ｎ個目のリードラッチ回路４５１は、ローカルビット線ＬＢＬＯのうちｎ本目の信号線ＬＢＬＯ＜ｎ＞に接続される。ｎ個目のリードラッチ回路４５１には、駆動信号ＣＥＮ２のうちｎビット目のＣＥＮ２＜ｎ＞とＢＥＮのうちｎビット目のＢＥＮ＜ｎ＞とが入力される。全てのリードラッチ回路４５１には、駆動信号ＷＯＲＤ＜ｍ＞およびＴＥＮが入力される。
【０１１４】
スイッチ４５２は、駆動信号ＣＥＮ２＜ｎ＞に従って、演算回路４２０と、インバータ４５３、４５５および４５６のそれぞれの入力端子との間の経路を開閉するものである。例えば、駆動信号ＣＥＮ２＜ｎ＞がハイレベルの場合にスイッチ４５２は、閉状態に移行し、ローレベルの場合に開状態に移行する。
【０１１５】
インバータ４５３は、スイッチ４５２からの信号を反転してインバータ４５４に出力するものである。
【０１１６】
インバータ４５４は、駆動信号ＣＥＮ２＜ｎ＞の反転値がハイレベルである場合にインバータ４５３からの信号を反転するものである。このインバータ４５４は、反転した信号をインバータ４５３、４５５および４５６に出力する。
【０１１７】
インバータ４５５は、駆動信号ＷＯＲＤ＜ｍ＞およびＴＥＮが両方ともハイレベルである場合に、入力された信号を反転し、信号線ＬＢＬＯ＜ｎ＞を介してデータ転送回路３８０へ出力するものである。
【０１１８】
インバータ４５６は、駆動信号ＷＯＲＤ＜ｍ＞およびＢＥＮ＜ｎ＞が両方ともハイレベルである場合に、入力された信号を反転し、演算回路４２０へ出力するものである。
【０１１９】
なお、リードラッチ回路４５１の回路構成は、図１０で説明した機能を実現することができるものであれば、図１３に例示した回路に限定されない。
【０１２０】
［データ転送回路の構成例］
図１４は、本技術の第１の実施の形態におけるデータ転送回路３８０の一構成例を示す回路図である。このデータ転送回路３８０には、画素データを転送するための回路であるリードレーンと、時刻コードを転送するための回路であるライトレーンとが設けられる。これらのうちリードレーンには、クラスタ３００ごとに、Ｎ個の単位ブロック３８１が設けられる。単位ブロック３８１のそれぞれは、フリップフロップ３８２と、インバータ３８３および３８５と、バッファ３８４および３８６と、Ｎ型トランジスタ３８７とを備える。Ｎ型トランジスタ３８７として、例えば、ＭＯＳトランジスタが用いられる。なお、同図においてライトレーンは省略されている。
【０１２１】
フリップフロップ３８２は、前段からのビットをクロック信号ＣＬＫに従って保持するものである。このフリップフロップ３８２は、保持したビットをバッファ３８４および３８６と、後段の単位ブロック３８１とに出力する。
【０１２２】
インバータ３８３の入力端子とバッファ３８４の出力端子とは、左側の記憶部４００とローカルビット線ＬＢＬＩ＜ｎ＞を介して接続されている。
【０１２３】
インバータ３８３は、駆動回路２３０からの駆動信号ＲＥＮＬに従って、入力された信号を反転し、後段の単位ブロック３８１へ出力するものである。駆動信号ＲＥＮＬは、左側の記憶部４００からの画素データを転送させるための信号である。
【０１２４】
インバータ３８５の入力端子とバッファ３８６の出力端子とは、右側の記憶部４００とローカルビット線ＬＢＬＩ＜ｎ＞を介して接続されている。
【０１２５】
インバータ３８５は、駆動回路２３０からの駆動信号ＲＥＮＲに従って、入力された信号を反転し、後段の単位ブロック３８１へ出力するものである。駆動信号ＲＥＮＲは、右側の記憶部４００からの画素データを転送させるための信号である。
【０１２６】
Ｎ型トランジスタ３８７は、フリップフロップ３８２の出力端子と、基準電位の端子との間に挿入される。また、Ｎ型トランジスタ３８７のゲートには、駆動回路２３０からの駆動信号ＲＥＰＩＮＩが入力される。駆動信号ＲＥＰＩＮＩは、データ転送回路３８０を初期化するための信号である。なお、初期化のためのトランジスタとしてＮ型トランジスタ３８７を用いているが、代わりにＰ型トランジスタにより電源レベルに初期化することもできる。また、Ｎ型トランジスタおよびＰ型トランジスタの両方を用いて任意の値に初期化することもできる。
【０１２７】
なお、時刻コードを転送するライトレーンは、同図に例示した回路と同様にシフトレジスタなどにより構成される。
【０１２８】
図１５は、本技術の第１の実施の形態における演算回路４２０の配置を説明するための図である。クラスタ３００の列ごとに、列方向に時刻コードや画素データを転送するデータ転送回路３８０が配置される。
【０１２９】
また、クラスタ３００には、データ転送回路３８０の右側と左側とに記憶部４００が配置される。この記憶部４００には、前段保持部４１９、演算回路４２０および後段保持部４５９が設けられる。
【０１３０】
前段保持部４１９は、リセットデータおよび信号データを順に保持する。演算回路４２０は、リセットデータおよび信号データの差分を求めて画素データとして後段保持部４５９に出力する。後段保持部４５９は、リセットデータを保持して演算回路４２０に出力し、また、画素データを保持してデータ転送回路３８０に出力する。なお、前段保持部４１９および後段保持部４５９からなる回路は、特許請求の範囲に記載の保持部の一例である。また、ライトラッチ部４１０およびリードラッチ部４５０からなる回路は、特許請求の範囲に記載の保持回路の一例である。
【０１３１】
ここで、演算回路４２０を記憶部４００内に配置せず、画素データ処理回路２７０内に配置した比較例を構成する。この比較例では、記憶部４００は、画素毎にリセットデータおよび信号データを順にデータ転送回路３８０に出力し、データ転送回路３８０は、それらを順に画素データ処理回路２７０へ転送する必要がある。
【０１３２】
これに対して、記憶部４００内に演算回路４２０を配置した構成では、演算回路４２０がリセットデータおよび信号データの差分（画素データ）を求め、データ転送回路３８０が、その画素データを転送する。このため、画素当たりのデータの転送回数が半分となり、転送期間を短縮することができる。また、データ転送回路３８０の消費電力を削減することができる。さらに、記憶部４００、データ転送回路３８０や画素データ処理回路２７０の回路規模を削減することができる。
【０１３３】
［固体撮像素子の動作例］
図１６は、本技術の第１の実施の形態におけるクラスタ３００およびデータ転送回路３８０の動作の一例を示すタイミングチャートである。ＤＡＣ２１１は、参照信号ＲＭＰを供給する。
【０１３４】
参照信号ＲＭＰは、露光終了の直前のタイミングＴ０からＴ１までの期間に亘ってスロープ状に変化する。データ転送回路３８０内のライトレーンは、この期間の時刻を示す時刻コードを転送し、転送された時刻コードは、リセットデータとしてライトラッチ部４１０に書き込まれる。同図において「Ｐ相」は、リセットデータを示す。
【０１３５】
タイミングＴ１からＴ２までの期間においてライトラッチ部４１０は、リセットデータ（Ｐ相）を保持し、演算回路４２０は、そのコード形式をグレイコードからバイナリコードに変換する。
【０１３６】
そして、参照信号ＲＭＰは、露光終了の直後のタイミングＴ２からＴ３までの期間に亘ってスロープ状に変化する。ライトレーンは、時刻コードを転送し、転送された時刻コードは、信号データとしてライトラッチ部４１０に書き込まれる。同図において「Ｄ相」は、信号データを示す。
【０１３７】
タイミングＴ３からＴ４までの期間においてライトラッチ部４１０は、信号データ（Ｄ相）を保持する。一方、演算回路４２０は、タイミングＴ２乃至Ｔ４の期間内に、リセットデータ（Ｐ相）をリードラッチ部４５０に保持させる。また、演算回路４２０は、タイミングＴ３からＴ４までの期間においてＣＤＳ処理を行い、その結果をリードラッチ部４５０に書き込む。
【０１３８】
タイミングＴ４以降は、上述の処理が繰り返し実行される。また、リードラッチ部４５０は、タイミングＴ４乃至Ｔ７においてＣＤＳ処理の結果である画素データを保持し、データ転送回路３８０内のリードレーンは、タイミングＴ３乃至Ｔ５において、ＣＤＳ処理の結果（画素データ）を読み出して転送する。
【０１３９】
図１７は、データ転送回路３８０の後段にＣＤＳ回路を配置した比較例におけるクラスタ３００およびデータ転送回路３８０の動作の一例を示すタイミングチャートである。また、この比較例では、リセットレベル（Ｐ相）を保持するリードラッチ部と、信号レベル（Ｄ相）を保持するリードラッチ部とが別々に配置される。また、データ転送回路３８０には、リセットレベルを転送するリードレーンと、信号レベルを転送するリードレーンとが別々に配置される。
【０１４０】
参照信号ＲＭＰは、露光終了の直前のタイミングＴ０からＴ１までの期間に亘ってスロープ状に変化する。ライトレーンは、時刻コードを転送し、転送された時刻コードは、リセットデータ（Ｐ相）としてライトラッチ部４１０に書き込まれる。
【０１４１】
タイミングＴ１乃至Ｔ２の期間内にリセットデータのコード形式が変換され、リセットデータ（Ｐ相）用のリードラッチ部に書き込まれる。タイミングＴ１乃至Ｔ７の期間においてリセットレベル用のリードレーンは、そのリセットデータを読み出して転送する。
【０１４２】
そして、参照信号ＲＭＰは、露光終了の直後のタイミングＴ３からＴ４までの期間に亘ってスロープ状に変化する。ライトレーンは、時刻コードを転送し、転送された時刻コードは、信号データ（Ｄ相）としてライトラッチ部に書き込まれる。
【０１４３】
タイミングＴ４乃至Ｔ５の期間内に信号データのコード形式が変換され、信号データ（Ｄ相）用のリードラッチ部に書き込まれる。タイミングＴ５乃至Ｔ１０の期間において信号レベル用のリードレーンは、その信号データを読み出して転送する。タイミングＴ６以降は、同様の処理が繰り返し実行される。
【０１４４】
同図に例示したように、ＣＤＳ回路をデータ転送回路３８０の後段に配置する構成では、画素毎にリセットレベルと信号レベルとをデータ転送回路３８０が転送する必要があり、転送回数が増加してしまう。また、リセットレベル（Ｐ相）を保持するリードラッチ部と、信号レベル（Ｄ相）を保持するリードラッチ部とを個別に配置する必要があり、記憶部４００の回路規模が増大する。また、リセットレベルを転送するリードレーンと、信号レベルを転送するリードレーンとを個別に配置する必要があり、データ転送回路３８０の回路規模が増大する。
【０１４５】
図１８は、本技術の第１の実施の形態における演算制御の一例を示すタイミングチャートである。時刻コードを保持させる際のタイミングＴ０において、駆動回路２３０は、駆動信号ＦＯＲＣＥＶＣＯをハイレベルにして比較結果ＶＣＯを出力させる。
【０１４６】
また、タイミングＴ１乃至Ｔ２の期間において駆動回路２３０は、駆動信号ＧＣＩＮＩをハイレベルにして演算回路４２０を初期化する。
【０１４７】
また、タイミングＴ１乃至Ｔ７の期間において、駆動回路２３０は、８ビットの駆動信号ＷＯＲＤ＜ｍ＞により、クラスタ３００内で０番目の画素に対応するライトラッチ部４１０およびリードラッチ部４５０を駆動する。
【０１４８】
タイミングＴ２乃至Ｔ３において、駆動回路２３０は、１２ビットの駆動信号ＣＥＮ＜ｎ＞により、１１ビット目から０ビット目までのライトラッチ部４１０を順に駆動する。これにより、リセットデータが書き込まれる。タイミングＴ３乃至Ｔ５において、駆動回路２３０は、駆動信号ＣＥＮ１＜Ｎ＞により、０ビット目から１１ビット目までのライトラッチ部４１０を順に駆動する。これにより、信号データが書き込まれる。
【０１４９】
また、駆動回路２３０は、タイミングＴ４乃至Ｔ６において、１２ビットの駆動信号ＣＥＮ２＜ｎ＞により、０ビット目から１１ビット目までのリードラッチ部４５０を順に駆動する。これにより、リセットデータが演算回路４２０へ出力される。
【０１５０】
駆動回路２３０は、タイミングＴ３乃至Ｔ５において、駆動信号ＢＥＮ＜ｎ＞により、０ビット目から１１ビット目までのリードラッチ部４５０を順に駆動する。これにより、画素データが書き込まれる。
【０１５１】
図１９は、本技術の第１の実施の形態における読出し制御の一例を示すタイミングチャートである。タイミングＴ０において、駆動回路２３０は、駆動信号ＲＥＰＩＮＩをローレベルにして、データ転送回路３８０の初期化を解除する。
【０１５２】
また、駆動回路２３０は、タイミングＴ１において、駆動信号ＴＥＮをハイレベルにして画素データの出力を開始させる。駆動回路２３０は、タイミングＴ２乃至Ｔ３において、駆動信号ＷＯＲＤ＜ｍ＞により、０番目の画素に対応するリードラッチ部４５０を駆動し、駆動信号ＲＥＮＬにより左側からの画素データの転送を開始させる。駆動回路２３０は、タイミングＴ３乃至Ｔ４において、クロック信号ＣＬＫを供給し、画素データを転送させる。
【０１５３】
タイミングＴ５において駆動回路２３０は、駆動信号ＷＯＲＤ＜ｍ＞により、１番目の画素に対応するリードラッチ部４５０を駆動し、駆動信号ＲＥＮＲにより右側からの画素データの転送を開始させる。
【０１５４】
図２０は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。
【０１５５】
露光終了の直前にライトラッチ部４１０は、グレイコードのリセットデータを保持する（ステップＳ９０１）。演算回路４２０は、リセットデータのコードをバイナリコードに変換し、リードラッチ部４５０は、変換後のリセットデータを保持する（ステップＳ９０２）。
【０１５６】
続いて、露光終了の直後にライトラッチ部４１０は、グレイコードの信号データを保持する（ステップＳ９０３）。演算回路４２０は、信号データのコードをバイナリコードに変換し、ＣＤＳ処理により画素データを生成する（ステップＳ９０４）。
【０１５７】
データ転送回路３８０は、画素データを転送し（ステップＳ９０５）、画素データ処理回路２７０は、画素データに対する信号処理を行う（ステップＳ９０６）。ステップＳ９０６の後に固体撮像素子２００は、撮像のための動作を終了する。
【０１５８】
このように、本技術の第１の実施の形態によれば、演算回路４２０が、リセットデータと信号データとの差分を求め、その差分をデータ転送回路３８０が転送するため、リセットデータおよび信号データを転送する場合よりも転送回数を削減することができる。
【０１５９】
＜２．第２の実施の形態＞
上述の第１の実施の形態では、演算回路４２０は、１ビット単位でコード変換およびＣＤＳ処理を行っていたが、処理対象のデータのデータサイズが大きくなるほど、処理に要する遅延時間が長くなってしまう。この第２の実施の形態の演算回路４２０は、２ビット単位でコード変換およびＣＤＳ処理を行う点において第１の実施の形態と異なる。
【０１６０】
図２１は、本技術の第２の実施の形態における演算回路４２０の一構成例を示す回路図である。この第２の実施の形態の演算回路４２０は、コード変換回路４３０において、ＸＮＯＲ（否定排他的論理和）ゲート４３１の代わりにＸＯＲゲート４３４および４３５を配置した点において第１の実施の形態と異なる。
【０１６１】
コード変換回路４３０には、ライトラッチ部４１０からのデータが２ビット単位で入力される。ＸＯＲゲート４３４は、入力された２ビットの一方とフリップフロップ４３３の出力ビットとの排他的論理和をＸＯＲゲート４３５およびＣＤＳ回路４４０に出力するものである。ＸＯＲゲート４３５は、入力された２ビットの他方とＸＯＲゲート４３４の出力ビットとの排他的論理和をフリップフロップ４３３に出力するものである。
【０１６２】
図２２は、本技術の第２の実施の形態におけるＣＤＳ回路４４０の一構成例を示す回路図である。この第２の実施の形態のＣＤＳ回路４４０は、全加算器４４７およびフリップフロップ４４４を備える。
【０１６３】
全加算器４４７は、入力端子Ａ０およびＡ１に入力された２ビットと入力端子Ｂ０およびＢ１に入力された２ビットとを加算するものである。入力端子Ａ０およびＡ１には、ＸＯＲゲート４３４およびフリップフロップ４３３の出力ビットが入力される。入力端子Ｂ０およびＢ１には、リードラッチ部４５０からのデータが２ビット単位で入力される。また、全加算器４４７の桁上り出力端子ＣＯは、フリップフロップ４４４の入力端子Ｄに接続され、全加算器４４７の桁上り入力端子ＣＩは、フリップフロップ４４４の出力端子Ｑに接続される。全加算器４４７の出力端子Ｓ０およびＳ１は、リードラッチ部４５０に接続され、２ビット単位でデータが出力される。
【０１６４】
なお、２ビット単位で演算を行うことができるのであれば、演算回路４２０の回路構成は、図２１および図２２に例示した構成に限定されない。
【０１６５】
例えば、図２３に例示するように、ＸＯＲゲート４３４および４３５の代わりに、ＸＮＯＲゲート４３１および４３６を配置することもできる。この場合には、図２４に例示するように、全加算器４４７の出力端子Ｓ０およびＳ１から、加算結果を反転したデータが出力される。
【０１６６】
図２５は、本技術の第２の実施の形態におけるクラスタ３００およびデータ転送回路３８０の動作の一例を示すタイミングチャートである。
【０１６７】
参照信号ＲＭＰは、露光終了の直前のタイミングＴ０からＴ１までの期間に亘ってスロープ状に変化する。データ転送回路３８０内のライトレーンは、時刻コードを転送し、転送された時刻コードは、リセットデータ（Ｐ相）としてライトラッチ部４１０に書き込まれる。
【０１６８】
タイミングＴ１からＴ２までの期間においてライトラッチ部４１０は、リセットデータ（Ｐ相）を保持する。
【０１６９】
そして、参照信号ＲＭＰは、露光終了の直後のタイミングＴ２からＴ３までの期間に亘ってスロープ状に変化する。ライトレーンは、時刻コードを転送し、転送された時刻コードは、信号データ（Ｄ相）としてライトラッチ部４１０に書き込まれる。
【０１７０】
タイミングＴ１からＴ３までの期間において演算回路４２０は、リセットデータのコードを変換し、タイミングＴ３乃至Ｔ５の期間内に、そのデータをリードラッチ部４５０に保持させる。また、演算回路４２０は、ＣＤＳ処理を行い、その結果をリードラッチ部４５０に書き込む。
【０１７１】
タイミングＴ４以降は、上述の処理が繰り返し実行される。また、リードラッチ部４５０は、タイミングＴ５乃至Ｔ７においてＣＤＳ処理の結果である画素データを保持し、データ転送回路３８０内のリードレーンは、タイミングＴ３乃至Ｔ５において、ＣＤＳ処理の結果（画素データ）を読み出して転送する。
【０１７２】
このように、本技術の第２の実施の形態によれば、演算回路４２０は、２ビット単位でＣＤＳ処理を行うため、１ビット単位でＣＤＳ処理を行う場合と比較して、処理に要する遅延時間を短くすることができる。
【０１７３】
＜３．第３の実施の形態＞
上述の第１の実施の形態では、記憶部４００ごとに１つの演算回路４２０を配置していたが、記憶部４００に対応する画素数が多いほど、演算に要する遅延時間が長くなるおそれがある。この第３の実施の形態の記憶部４００は、複数の演算回路４２０を配置した点において第１の実施の形態と異なる。
【０１７４】
図２６は、本技術の第３の実施の形態における記憶部４００の一構成例を示すブロック図である。この第３の実施の形態の記憶部４００には、複数の単位ブロック４０１が配置される。単位ブロック４０１のそれぞれには、第１の実施の形態と同様にＭ個のライトラッチ部４１０と、Ｍ個のリードラッチ部４５０と、演算回路４２０とが配置される。これらの演算回路４２０により、記憶部４００に対応する画素群からのデータを並列に処理することができる。
【０１７５】
このように、本技術の第３の実施の形態によれば、差分演算などを行う複数の演算回路４２０を記憶部４００内に配置して並列に演算を行うため、１つの演算回路４２０を配置する場合と比較して、ＣＤＳ処理等に要する遅延時間を短くすることができる。
【０１７６】
＜４．第４の実施の形態＞
上述の第１の実施の形態では、クラスタ３００ごとに、前段保持部４１９、演算回路４２０および後段保持部４５９を１つずつ配置していたが、クラスタ３００の個数に応じて演算回路４２０の個数が多くなり、回路規模が増大してしまう。この第４の実施の形態の固体撮像素子２００は、複数のクラスタ３００が演算回路４２０を共有する点において第１の実施の形態と異なる。
【０１７７】
図２７は、本技術の第４の実施の形態における記憶部４００の一構成例を示すブロック図である。この第４の実施の形態の記憶部４００は、クラスタ３００および３０１などの複数のクラスタにより共有される。また、クラスタごとに、前段保持部４１９および後段保持部４５９が１つずつ配置される。そして、これらのクラスタにより、１つの演算回路４２０が共有される。例えば、１つ目の前段保持部４１９および後段保持部４５９は、クラスタ３００に接続され、２つ目の前段保持部４１９および後段保持部４５９は、クラスタ３０１に接続される。
【０１７８】
このように、本技術の第４の実施の形態によれば、複数のクラスタが１つの演算回路４２０を共有するため、クラスタごとに演算回路４２０を配置する場合と比較して回路規模を削減することができる。
【０１７９】
＜５．第５の実施の形態＞
上述の第１の実施の形態では、データ転送回路３８０が、画素毎にＣＤＳ処理後の画素データを転送していたが、画素数の増大に応じて転送回数が多くなる。この第５の実施の形態の固体撮像素子２００は、画素加算を行う点において第１の実施の形態と異なる。
【０１８０】
図２８は、本技術の第５の実施の形態における画素ＡＤ変換部２６０の一構成例を示す図である。同図において、１行目のクラスタ３００内のライトラッチ部４１０やリードラッチ部４５０は省略されている。この第５の実施の形態の画素ＡＤ変換部２６０において、水平方向に配列された複数のクラスタ３００は、互いに接続される。例えば、クラスタ３００の４列ごとに、データ転送回路３８０が配置される。そして、４列のうち１列目と２列目とが接続され、２列目と３列目との間にデータ転送回路３８０が配置される。また、３列目と４列目とが接続される。例えば、１列目のリードラッチ部４５０の出力ノードは、ローカルビット線ＬＢＬＩに接続され、ライトラッチ部４１０の出力ノード同士、リードラッチ部４５０の出力ノード（演算回路４２０への帰還ノード）同士が接続される。なお、水平方向に接続されるクラスタ３００の個数は、２つに限定されない。また、水平方向に配列された複数のクラスタ３００が接続されているが、この構成に限定されず、垂直方向に配列された複数のクラスタ３００が接続される構成であってもよい。
【０１８１】
そして、データ転送回路３８０に接続された２列目および３列目のクラスタ３００内に演算回路４２１が配置される。この演算回路４２１は、２列目または３列目のデータに対してＣＤＳ処理を行う。１列目および４列目の演算回路４２０は、対応する演算回路４２１にＣＤＳ処理後の画素データを供給する。２列目の演算回路４２１は、１列目の画素データと２列目の画素データとの画素加算を行ってデータ転送回路３８０に出力する。画素加算においては、例えば、加算平均が行われる。また、３列目の演算回路４２１は、３列目の画素データと４列目の画素データとの画素加算を行ってデータ転送回路３８０に出力する。これにより、転送するデータの個数が半分に間引かれる。
【０１８２】
このように、本技術の第５の実施の形態によれば、複数のクラスタ３００のそれぞれの画素データを加算するため、転送するデータ数を削減することができる。
【０１８３】
＜６．第６の実施の形態＞
上述の第５の実施の形態では、加算平均により画素加算を行っていたが、ベイヤー配列などにおいては、色重心を考慮して加算することが望ましい。この第６の実施の形態の演算回路４２０は、色重心を考慮して、重み付け加算を行う点において第１の実施の形態と異なる。
【０１８４】
図２９は、本技術の第６の実施の形態における演算回路４２１の一構成例を示す回路図である。この第６の実施の形態の演算回路４２１は、ＣＤＳ回路４４０の代わりに加減算回路４６０を備える点において第１の実施の形態と異なる。
【０１８５】
図３０は、本技術の第６の実施の形態における加減算回路４６０の一構成例を示す回路図である。この加減算回路４６０は、ＡＬＵ（Arithmetic Logic Unit）４６１と、Ｎ型トランジスタ４６２、４６５および４６６と、全加算器４６３および４６４と、フリップフロップ４６７および４６８とを備える。加減算回路４６０内のトランジスタとして、例えば、ＭＯＳトランジスタが用いられる。
【０１８６】
ＡＬＵ４６１は、フリップフロップ４３３の出力ビットと、リードラッチ部４５０からのビットとに対して所定の演算を行うものである。このＡＬＵ４６１は、２ビットの演算結果を全加算器４６３の入力端子ＡおよびＢに供給する。
【０１８７】
全加算器４６３は、入力された２ビットを加算するものである。この全加算器４６３は、加算結果を出力端子Ｓからフリップフロップ４６８に出力し、桁上がりを桁上がり出力端子ＣＯからフリップフロップ４６７に出力する。また、全加算器４６３は、駆動回路２３０からのイネーブル信号ＥＮｗの反転信号に従って加算を行う。
【０１８８】
全加算器４６４は、入力された２ビットを加算するものである。全加算器４６３の入力端子Ａには、フリップフロップ４３３の出力ビットが入力され、入力端子Ｂには、リードラッチ部４５０からのビットが入力される。また、全加算器４６４は、加算結果を出力端子Ｓからフリップフロップ４６８に出力し、桁上がりを桁上がり出力端子ＣＯからフリップフロップ４６７に出力する。また、全加算器４６４は、イネーブル信号ＥＮｗに従って加算を行う。
【０１８９】
フリップフロップ４６７は、桁上がりのビットを保持するものである。このフリップフロップ４６７は、保持したビットを全加算器４６３および４６４のそれぞれの桁上り入力端子ＣＩに入力する。
【０１９０】
フリップフロップ４６８は、全加算器４６３および４６４のいずれかの出力ビットを保持するものである。このフリップフロップ４６８は、保持したビットをリードラッチ部４５０に出力する。
【０１９１】
Ｎ型トランジスタ４６２は、ＡＬＵ４６１および全加算器４６４の入力端子と基準電位の端子との間に挿入される。また、Ｎ型トランジスタ４６２のゲートには、駆動回路２３０からの駆動信号ＧＣＩＮＩが入力される。駆動信号ＧＣＩＮＩは、演算回路４２０を初期化するための信号である。
【０１９２】
Ｎ型トランジスタ４６６は、フリップフロップ４６７の出力端子Ｑと基準電位の端子との間に挿入される。また、Ｎ型トランジスタ４６５のゲートには、駆動信号ＩＮＩ３が入力される。
【０１９３】
Ｎ型トランジスタ４６５は、全加算器４６３および４６４の出力端子Ｓと基準電位の端子との間に挿入される。また、Ｎ型トランジスタ４６６のゲートには、駆動信号ＩＮＩ３が入力される。
【０１９４】
上述の構成により、駆動回路２３０は、イネーブル信号ＥＮｗにより全加算器４６４を駆動して、ＣＤＳ処理（言い換えれば、減算処理）を実行させる。そして、駆動回路２３０は、イネーブル信号ＥＮｗにより全加算器４６４を駆動して、色重心に基づいて、同じ色の２つの画素データを重み付け加算させる。
【０１９５】
このように、本技術の第６の実施の形態によれば、加減算回路４６０は、色重心に基づいて重み付け加算を行うため、色重心に関わらず、加算平均を行う場合と比較して、画像データの画質を向上させることができる。
【０１９６】
＜７．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【０１９７】
図３１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【０１９８】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
【０１９９】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【０２００】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０２０１】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【０２０２】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【０２０３】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【０２０４】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
【０２０５】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０２０６】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【０２０７】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【０２０８】
図３２は、撮像部１２０３１の設置位置の例を示す図である。
【０２０９】
図３２では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【０２１０】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０２１１】
なお、図３２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【０２１２】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【０２１３】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０２１４】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【０２１５】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【０２１６】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、データの転送回数を低減することができる。
【０２１７】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【０２１８】
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
【０２１９】
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
【０２２０】
なお、本技術は以下のような構成もとることができる。
（１）所定のリセットデータと光量に応じた信号データとを保持する保持部と、前記リセットデータおよび前記信号データの差分を求めて画素データとして出力する演算回路とをそれぞれに設けた複数の記憶部と、
前記出力された画素データを転送するデータ転送回路と
を具備する固体撮像素子。
（２）前記保持部は、所定数の保持回路を備え、
前記演算回路は、前記所定数の保持回路に共通に接続される
前記（１）記載の固体撮像素子。
（３）前記保持部は、前記リセットデータおよび前記信号データをビット単位で順に前記演算回路に出力し、
前記演算回路は、前記リセットデータのうち出力された前記ビットと前記信号データのうち出力された前記ビットとの差分を求める
前記（２）記載の固体撮像素子。
（４）前記保持部は、前記リセットデータおよび前記信号データを２ビット単位で順に前記演算回路に出力し、
前記演算回路は、前記リセットデータのうち出力された前記２ビットと前記信号データのうち出力された前記２ビットとの差分を求める
前記（２）記載の固体撮像素子。
（５）前記複数の記憶部は、二次元格子状に配列され、
前記演算回路は、前記複数の記憶部のうち所定の水平方向に配列された所定数の記憶部のそれぞれの前記画素データを加算し、
前記データ転送回路は、前記水平方向に垂直な方向に沿って前記加算された画素データを転送する
前記（２）から（４）のいずれかに記載の固体撮像素子。
（６）前記演算回路は、所定数の前記画素データを重み付け加算する
前記（２）から（５）のいずれかに記載の固体撮像素子。
（７）前記複数の記憶部のそれぞれには、複数の単位ブロックが配置され、
前記複数の単位ブロックには、前記演算回路に共通に接続された所定数の前記保持部と前記演算回路とがそれぞれに配置される
前記（１）記載の固体撮像素子。
（８）前記記憶部には、前記演算回路に共通に接続された所定数の前記保持部が配置される
前記（１）記載の固体撮像素子。
（９）前記演算回路は、
前記リセットデータおよび前記信号データのそれぞれのコード形式を変換するコード変換回路と、
前記コード形式が変換された前記リセットデータと前記コード形式が変換された前記信号データとの差分を前記画素データとして求める相関二重サンプリング回路と
をさらに備える前記（１）から（８）のいずれかに記載の固体撮像素子。
（１０）前記保持部は、
前記リセットデータおよび信号データを順に保持して前記演算回路に出力する前段保持部と、
前記リセットデータを保持して前記演算回路に出力し、前記画素データを保持して前記データ転送回路に出力する後段保持部と
を備える前記（１）から（９）のいずれかに記載の固体撮像素子。
（１１）複数の画素を有する画素アレイ部と、
所定のリセットデータと光量に応じた信号データとを保持する保持部と、前記リセットデータおよび前記信号データの差分を求めて画素データとして出力する演算回路とをそれぞれに設けた複数の記憶部と、
前記出力された画素データを転送する転送回路と
を備え、
前記演算回路は前記画素アレイ部の直下に配置される
固体撮像素子。
（１２）所定のリセットデータと光量に応じた信号データとを保持する保持部と、前記リセットデータおよび前記信号データの差分を求めて画素データとして出力する演算回路とをそれぞれに設けた複数の記憶部と、
前記出力された画素データを転送するデータ転送回路と、
前記転送された画素データを処理する画素データ処理回路と
を具備する撮像装置。
（１３）保持部が、所定のリセットデータと光量に応じた信号データとを保持する保持手順と、
演算回路が、前記リセットデータおよび前記信号データの差分を求めて画素データとして出力する演算手順と、
転送回路が、前記出力された画素データを転送するデータ転送手順と
を具備する固体撮像素子の制御方法。
【符号の説明】
【０２２１】
１００  撮像装置
１１０  光学部
１２０  ＤＳＰ回路
１３０  表示部
１４０  操作部
１５０  バス
１６０  フレームメモリ
１７０  記憶部
１８０  電源部
２００  固体撮像素子
２０１  受光チップ
２０２  回路チップ
２１０  画素アレイ部
２１１  ＤＡＣ
２１２、２３０  駆動回路
２１３  画素ブロック
２２０  画素
２２１  画素回路
２２２  排出トランジスタ
２２３  フォトダイオード
２２４  転送トランジスタ
２２５  浮遊拡散層
２２６  リセットトランジスタ
２２７、２２８  差動トランジスタ
２２９  電流源トランジスタ
２４０  タイミング生成回路
２５０  時刻コード生成部
２６０  画素ＡＤ変換部
２７０  画素データ処理回路
３００  クラスタ
３１０  ＡＤ変換回路
３２０  比較器
３２１、３２２、３３１、３４１、３４２、３５５、３５６、３６１、３６３、３６６、３６７、３７１、３７３  Ｐ型トランジスタ
３３０  電圧変換回路
３３２、３３３、３５４、３５７、３６２、３６４、３６５、３６８、３７２、３７４、３８７、４３２、４４２、４４３、４４６、４６２、４６５、４６６  Ｎ型トランジスタ
３４０  制御回路
３５０  ＮＯＲゲート
３６０  遅延ＶＣＯ回路
３７０  バッファ回路
３８０  データ転送回路
３８１  単位ブロック
３８２、４３３、４４４、４４５、４６７、４６８  フリップフロップ
３８３、３８５、４１２〜４１５、４５３〜４５６  インバータ
３８４、３８６  バッファ
４００  記憶部
４０１  単位ブロック
４１０  ライトラッチ部
４１１  ライトラッチ回路
４１９  前段保持部
４２０、４２１  演算回路
４３０  コード変換回路
４３１、４３６  ＸＮＯＲ（否定排他的論理和）ゲート
４３４、４３５  ＸＯＲ（排他的論理和）ゲート
４４０  ＣＤＳ回路
４４１、４４７、４６３、４６４  全加算器
４５０  リードラッチ部
４５１  リードラッチ回路
４５２  スイッチ
４５９  後段保持部
４６０  加減算回路
４６１  ＡＬＵ
１２０３１  撮像部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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