(57)【要約】      （修正有）【課題】電源電圧が安定した電圧に達するまで、リセット解除信号の出力を確実に禁止するリセット回路を提供する。【解決手段】リセット回路２００Ａにおいて、電源電圧Ｖｃｃの上昇に応じて上昇する第１電圧Ｖ１が、目的レベルとなるまで電源電圧の上昇に応じて上昇する第１基準電圧Ｖｒｅｆ１に達したとき、電源電圧が印加されるリセット対象回路をリセットするためのリセット信号ＲＥＳＥＴを出力する出力回路と、電源電圧が、第１基準電圧が第１電圧よりも高くなるときの第１レベルよりも高く、第１電圧が目的レベルとなるときの第２レベルよりも低い第３レベルとなるまで、リセット信号がリセット対象回路に出力されることを禁止する禁止回路とを備える。【選択図】図２
2020113813.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧の上昇に応じて上昇する第１電圧が、目的レベルとなるまで前記電源電圧の上昇に応じて上昇する第１基準電圧に達したとき、前記電源電圧が印加されるリセット対象回路をリセット解除するためのリセット解除信号を出力する出力回路と、
前記電源電圧が、前記第１基準電圧が前記第１電圧よりも高くなるときの第１レベルよりも高く、前記第１電圧が前記目的レベルとなるときの第２レベルよりも低い第３レベルとなるまで、前記リセット解除信号が前記リセット対象回路に出力されることを禁止する禁止回路と、
を備えたことを特徴とするリセット回路。
【請求項２】
前記出力回路は、前記電源電圧が印加される第１分圧抵抗から発生する前記第１電圧と、前記電源電圧が印加される基準電圧発生回路から発生する前記第１基準電圧と、を比較することによって、前記リセット解除信号を出力する第１コンパレータを含む
ことを特徴とする請求項１に記載のリセット回路。
【請求項３】
前記禁止回路は、前記電源電圧が印加される第２分圧抵抗から発生する第２電圧が、第２基準電圧に設定される閾値に達するまで、前記リセット解除信号が前記リセット対象回路に出力されることを禁止するように動作するトランジスタを含み、
前記第２分圧抵抗及び前記閾値のそれぞれの値は、前記電源電圧が前記第３レベルとなるまで前記リセット解除信号が前記リセット対象回路に出力されることを禁止する値に設定される
ことを特徴とする請求項２に記載のリセット回路。
【請求項４】
前記禁止回路は、前記第１分圧抵抗から発生する第３電圧が第２基準電圧に設定される閾値に達するまで、前記リセット解除信号が前記リセット対象回路に出力されることを禁止するように動作するトランジスタを含み、
前記第１分圧抵抗及び前記閾値のそれぞれの値は、前記電源電圧が前記第３レベルとなるまで前記リセット解除信号が前記リセット対象回路に出力されることを禁止する値に設定される
ことを特徴とする請求項２に記載のリセット回路。
【請求項５】
前記禁止回路は、前記トランジスタから出力される前記リセット解除信号が前記リセット対象回路に出力されることを禁止するための禁止信号に基づいて、前記リセット解除信号が前記リセット対象回路に出力されることを禁止する論理積回路を含む
ことを特徴とする請求項３又は４に記載のリセット回路。
【請求項６】
前記禁止回路は、前記トランジスタから出力される前記リセット解除信号が前記リセット対象回路に出力されることを禁止するための禁止信号に基づいて、前記第１コンパレータの出力を前記リセット解除信号の論理レベルとは異なる論理レベルに固定するスイッチ回路を含む
ことを特徴とする請求項３又は４に記載のリセット回路。
【請求項７】
前記禁止回路は、前記電源電圧が印加される第２分圧抵抗から発生する第２電圧と、第２基準電圧に設定されるダイオードの両端電圧と、を比較することによって、前記リセット解除信号が前記リセット対象回路に出力されることを禁止する第２コンパレータを含み、
前記第２分圧抵抗及び前記ダイオードの両端電圧のそれぞれの値は、前記電源電圧が前記第３レベルとなるまで前記リセット解除信号が前記リセット対象回路に出力されることを禁止する値に設定される
ことを特徴とする請求項２に記載のリセット回路。
【請求項８】
前記禁止回路は、前記第２コンパレータから出力される前記リセット解除信号が前記リセット対象回路に出力されることを禁止するための禁止信号に基づいて、前記リセット解除信号が前記リセット対象回路に出力されることを禁止する論理積回路を含む
ことを特徴とする請求項７に記載のリセット回路。
【請求項９】
前記禁止回路は、前記第２コンパレータから出力される前記リセット解除信号が前記リセット対象回路に出力されることを禁止するための禁止信号に基づいて、前記第１コンパレータの出力を前記リセット解除信号の論理レベルとは異なる論理レベルに固定するスイッチ回路を含む
ことを特徴とする請求項７に記載のリセット回路。
【請求項１０】
前記出力回路は、前記リセット対象回路に出力される前記リセット解除信号に基づいて、前記第１電圧を所定レベルだけ高く設定する設定回路を含む
ことを特徴とする請求項１〜３，５〜９の何れか一項に記載のリセット回路。
【請求項１１】
前記リセット対象回路は、圧力センサの検出出力をデジタル処理するデジタル回路である
ことを特徴とする請求項１〜１０の何れか一項に記載のリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リセット回路に関する。
【背景技術】
【０００２】
デジタル回路や制御回路を有する集積回路を起動する場合、集積回路の初期動作が不安定とならないように集積回路の電源電圧の立ち上がりを監視し、電源電圧が安定した電圧まで立ち上がったときに集積回路をリセット解除するリセット回路が知られている。例えば、リセット回路は、電源電圧を分圧した分圧電圧を基準電圧と比較し、分圧電圧が基準電圧に達したときに、電源電圧が安定したものと判断して、集積回路をリセット解除するように構成されている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−８４０５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、基準電圧を発生する基準電圧発生回路の構成次第では、分圧電圧及び基準電圧の立ち上がりの傾きが異なることに起因して、電源電圧が安定した電圧に達する前であるにも関わらず、分圧電圧が基準電圧を超えてしまい、集積回路をリセット解除して誤動作を引き起こす虞があった。
【０００５】
そこで、本発明は、電源電圧が安定した電圧に達するまで、リセット解除信号の出力を確実に禁止するリセット回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前述した課題を解決する主たる本発明は、電源電圧の上昇に応じて上昇する第１電圧が、目的レベルとなるまで前記電源電圧の上昇に応じて上昇する第１基準電圧に達したとき、前記電源電圧が印加されるリセット対象回路をリセット解除するためのリセット解除信号を出力する出力回路と、前記電源電圧が、前記第１基準電圧が前記第１電圧よりも高くなるときの第１レベルよりも高く、前記第１電圧が前記目的レベルとなるときの第２レベルよりも低い第３レベルとなるまで、前記リセット解除信号が前記リセット対象回路に出力されることを禁止する禁止回路と、を備えたリセット回路である。
【０００７】
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。
【発明の効果】
【０００８】
本発明によれば、電源電圧が安定した電圧に達するまで、リセット解除信号の出力を確実に禁止するリセット回路を提供することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に係るリセット回路が用いられる集積回路の一構成例を示すブロック図である。
【図２】第１実施形態に係るリセット回路を示す回路ブロック図である。
【図３】第１実施形態に係るリセット回路の動作を示すタイミングチャートである。
【図４】第２実施形態に係るリセット回路を示す回路ブロック図である。
【図５】第３実施形態に係るリセット回路を示す回路ブロック図である。
【図６】第４実施形態に係るリセット回路を示す回路ブロック図である。
【図７】第５実施形態に係るリセット回路を示す回路ブロック図である。
【図８】第６実施形態に係るリセット回路を示す回路ブロック図である。
【発明を実施するための形態】
【００１０】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１１】
＝＝＝集積回路の一構成例＝＝＝
図１は、本実施形態に係るリセット回路が用いられる集積回路の一構成例を示すブロック図である。
【００１２】
集積回路１００は、例えば、圧力測定対象機器（車載用電子機器、白物家電等）に生じる所定の圧力を検出し、当該圧力の検出結果をデジタル処理する回路であって、圧力センサ１１０、アンプ（増幅器）１２０、ＡＤＣ（ＡＤコンバータ）１３０、デジタル回路１４０、クロック回路１５０、リセット回路２００を含んで構成されている。
【００１３】
圧力センサ１１０は、圧力測定対象機器に生じる所定の圧力ＩＮを検出するセンサであって、例えば、半導体ピエゾ素子を用いた抵抗ブリッジ式のセンサによって構成されている。半導体ピエゾ素子は、シリコン基板の一部をエッチング等で薄く加工したダイヤフラム上に、半導体プロセス技術でピエゾ抵抗体を形成した構造を呈している。半導体ピエゾ素子に外部から圧力が加わると、ピエゾ抵抗体は、ダイヤフラムが撓んだときの応力を受けることによって抵抗値が変化する。圧力センサ１１０は、ピエゾ抵抗体の抵抗値の変化を圧力の変化として検出することとなる。
【００１４】
アンプ１２０は、圧力センサ１１０から出力される圧力検出値（アナログ値）を、後段のＡＤＣ１３０がデジタル値に変換することができるような増幅率で増幅する。
【００１５】
ＡＤＣ１３０は、アンプ１２０から出力される増幅後の圧力検出値をデジタル値に変換する。ＡＤＣ１３０は、例えば、ΔΣＡＤコンバータによって構成されている。
【００１６】
デジタル回路１４０は、ＡＤＣ１３０から出力される圧力検出値を示すデジタル値に対して、製造段階でのばらつき等に起因する圧力センサ１１０の出力特性のばらつきを所望の出力特性となるように調整した上で、集積回路１００の後段に接続される回路（不図示）に必要とされる信号フォーマットへの変換を行ってデジタル信号ＯＵＴを出力する。
【００１７】
クロック回路１５０は、デジタル回路１４０が動作するときの基準として用いられるクロック信号を発生する。クロック回路１５０は、例えば、水晶振動子を含む自走発振器と、自走発振器から出力される発振信号をデジタル回路１４０のデジタル処理に必要とされる周波数のクロック信号となるまで分周する分周器と、を含んで構成されている。
【００１８】
圧力センサ１１０、アンプ１２０、ＡＤＣ１３０、デジタル回路１４０、クロック回路１５０には、電源電圧Ｖｃｃが印加されている。デジタル回路１４０がデジタル処理を正しく行うことができるように、リセット回路２００は、デジタル回路１４０が正常に動作することが可能な電圧まで電源電圧Ｖｃｃが上昇するまでデジタル回路１４０をリセットし、デジタル回路１４０が正常に動作することが可能な電圧まで電源電圧Ｖｃｃが上昇したとき、デジタル回路１４０をリセット解除する。集積回路１００は、リセット回路２００によるリセット動作を示す信号を外部に出力する出力部を更に含んでいてもよい。リセット回路２００の構成例については、第１〜第６実施形態（リセット回路２００Ａ〜２００Ｆ）として以下に説明する。
【００１９】
＝＝＝第１実施形態＝＝＝
図２は、第１実施形態に係るリセット回路を示す回路ブロック図である。図３は、第１実施形態に係るリセット回路の動作を示すタイミングチャートである。
【００２０】
先ず、リセット回路２００Ａの構成について説明する。
【００２１】
リセット回路２００Ａは、第１分圧抵抗２０１〜２０３、基準電圧発生回路２０４、第１コンパレータ２０５、バイアス電流発生回路２０６、第２分圧抵抗２０７，２０８、プルアップ抵抗２０９、ＮＭＯＳトランジスタ２１０、ＡＮＤゲート２１１、インバータ２１２、スイッチ回路２１３を含んで構成されている。
【００２２】
第１分圧抵抗２０１〜２０３は、電源電圧Ｖｃｃと接地との間に直列に接続されている。基準電圧発生回路２０４は、電源電圧Ｖｃｃが印加されることによって目的レベルとなる第１基準電圧Ｖｒｅｆ１を発生する回路であって、例えばバンドギャップ型の基準電圧発生回路によって構成されている。電源電圧Ｖｃｃが投入されると、第１分圧抵抗２０１，２０２の接続点に現れる第１電圧Ｖ１は、電源電圧Ｖｃｃの上昇に応じて上昇し、第１基準電圧Ｖｒｅｆ１は、目的レベルとなるまで電源電圧Ｖｃｃの上昇に応じて上昇する。そこで、電源電圧Ｖｃｃが安定した電圧まで上昇したときに、第１電圧Ｖ１が第１基準電圧Ｖｒｅｆ１の目的レベルよりも高くなるように、第１分圧抵抗２０１〜２０３の抵抗値と基準電圧Ｖｒｅｆ１の値は予め設定されている。
【００２３】
第１コンパレータ２０５の非反転入力端子（＋）には第１電圧Ｖ１が印加され、第１コンパレータ２０５の反転入力端子（−）には第１基準電圧Ｖｒｅｆ１が印加されている。そして、第１コンパレータ２０５は、第１電圧Ｖ１が第１基準電圧Ｖｒｅｆ１よりも低くなると論理レベル“Ｌ”の検出信号Ｖｄｅｔ１を出力し、第１電圧Ｖ１が第１基準電圧Ｖｒｅｆ１よりも高くなると論理レベル“Ｈ”の検出信号Ｖｄｅｔ１を出力する。尚、論理レベル“Ｈ”の検出信号Ｖｄｅｔ１は、デジタル回路１４０をリセット解除するためのリセット解除信号となる。
【００２４】
バイアス電流発生回路２０６は、電源電圧Ｖｃｃが印加されることによって第１コンパレータ２０５を動作させるためのバイアス電流Ｉｂを発生する。
【００２５】
第２分圧抵抗２０７，２０８は、電源電圧Ｖｃｃと接地との間に直列に接続されている。ブルアップ抵抗２０９及びＮＭＯＳトランジスタ２１０は、電源電圧Ｖｃｃと接地との間に直列に接続されている。そして、第２分圧抵抗２０７，２０８の接続点に現れる第２電圧Ｖ２は、ＮＭＯＳトランジスタ２１０のゲートに印加されている。
【００２６】
第１基準電圧Ｖｒｅｆ１は、目的レベルとなるまで電源電圧Ｖｃｃの上昇に応じて上昇するが、第１基準電圧Ｖｒｅｆ１が上昇するときの傾きは、基準電圧発生回路２０４を構成する素子の特性に応じて異なってくる。そのため、第１基準電圧Ｖｒｅｆ１が目的レベルに向かって上昇している過渡期であるにも関わらず、第１電圧Ｖ１が第１基準電圧Ｖｒｅｆ１を超えてしまう場合がある。本実施形態では、基準電圧発生回路２０４は、第１基準電圧Ｖｒｅｆ１が目的レベルに向かって上昇している過渡期において、第１電圧Ｖ１が第１基準電圧Ｖｒｅｆ１を超えてしまう期間を生じるような第１基準電圧Ｖｒｅｆ１を発生する構成となっている。
【００２７】
電源電圧Ｖｃｃが投入されると、第２電圧Ｖ２は、電源電圧Ｖｃｃの上昇に応じて上昇し、ＮＭＯＳトランジスタ２１０は、第２電圧Ｖ２がＮＭＯＳトランジスタ２１０のゲート・ソース間の閾値（第２基準電圧Ｖｒｅｆ２）を超えたときにオンする。そこで、電源電圧Ｖｃｃが、第１基準電圧Ｖｒｅｆ１が第１電圧Ｖ１よりも高くなるときの第１レベルＬ１よりも高く、第１電圧Ｖ１が第１基準電圧Ｖｒｅｆ１の目的レベルとなるときの第２レベルＬ２よりも低い第３レベルＬ３となるまで、第２電圧Ｖ２がＮＭＯＳトランジスタ２１０のゲート・ソース間の閾値を超えないように、第２分圧抵抗２０７，２０８の抵抗値及びＮＭＯＳトランジスタ２１０のゲート・ソース間の閾値は予め設定されている。ＮＭＯＳトランジスタ２１０のゲート・ソース間の閾値の調整は、例えば、チャネル長の変更や、ゲート電極とバックゲート電極との間に印加する電圧の変更によって行うことができる。
【００２８】
尚、ＮＭＯＳトランジスタ２１０（ＭＯＳトランジスタ）の代わりにＮＰＮトランジスタ（バイポーラトランジスタ：不図示）を設け、ＮＰＮトランジスタのベース・エミッタ間電圧を第２基準電圧Ｖｒｅｆ２として用いてもよい。この場合、電源電圧Ｖｃｃが上記の第３レベルＬ３となるまで、第２電圧Ｖ２がＮＰＮトランジスタのベース・エミッタ間電圧を超えないように、第２分圧抵抗２０７，２０８の抵抗値を設定すればよい。
【００２９】
ＡＮＤゲート２１１の一方の入力端子には、インバータ２１２を介してＮＭＯＳトランジスタ２１０のドレイン出力が入力される。換言すると、ＡＮＤゲート２１１の一方の入力端子には、インバータ２１２から出力されるＮＭＯＳトランジスタ２１０のオンオフの状態を示す検出信号Ｖｄｅｔ２が入力される。尚、論理レベル“Ｌ”の検出信号Ｖｄｅｔ２は、論理レベル“Ｈ”の検出信号Ｖｄｅｔ１（リセット解除信号）がデジタル回路１４０に出力されることを禁止するための禁止信号となる。一方、ＡＮＤゲート２１１の他方の入力端子には、第１コンパレータ２０５から出力される検出信号Ｖｄｅｔ１が入力される。つまり、ＡＮＤゲート２１１は、ＮＭＯＳトランジスタ２１０のオンオフに応じて、第１コンパレータ２０５から出力される検出信号Ｖｄｅｔ１の通過と遮断を行う。例えば、ＮＭＯＳトランジスタ２１０がオフすると、インバータ２１２が論理レベル“Ｌ”の検出信号Ｖｄｅｔ２を出力するため、ＡＮＤゲート２１１は、第１コンパレータ２０５から出力される検出信号Ｖｄｅｔ１の論理レベルに関わらず、論理レベル“Ｌ”のリセット信号ＲＥＳＥＴを出力する。論理レベル“Ｌ”のリセット信号ＲＥＳＥＴは、デジタル回路１４０をリセットするための信号である。一方、ＮＭＯＳトランジスタ２１０がオンすると、インバータ２１２が論理レベル“Ｈ”の検出信号Ｖｄｅｔ２を出力するため、ＡＮＤゲート２１１は、第１コンパレータ２０５から出力される論理レベル“Ｈ”の検出信号Ｖｄｅｔ１を通過させる。論理レベル“Ｈ”のリセット信号ＲＥＳＥＴは、デジタル回路１４０をリセット解除するための信号となる。
【００３０】
スイッチ回路２１３は、第１分圧抵抗２０３に並列に接続されている。スイッチ回路２１３は、ＡＮＤゲート２１１から出力されるリセット信号ＲＥＳＥＴの論理レベルに応じてオンオフする。例えば、スイッチ回路２１３は、ＡＮＤゲート２１１から論理レベル“Ｌ”のリセット信号ＲＥＳＥＴが出力されるとオンし、第１分圧抵抗２０３を短絡する。一方、スイッチ回路２１３は、ＡＮＤゲート２１１から論理レベル“Ｈ”のリセット信号ＲＥＳＥＴが出力されるとオフし、第１分圧抵抗２０３の短絡を解除する。つまり、デジタル回路１４０をリセット解除しようとして、リセット信号ＲＥＳＥＴの論理レベルが“Ｌ”から“Ｈ”へ変化したとき、第１電圧Ｖ１は、第１分圧抵抗２０３の抵抗値を考慮していない分圧値から第１分圧抵抗２０３の抵抗値を考慮した分圧値まで上昇する。このように、スイッチ回路２１３は、第１コンパレータ２０５において第１基準電圧Ｖｒｅｆ１と比較される第１電圧Ｖ１を、デジタル回路１４０がリセット解除されたことを契機として第１分圧抵抗２０３を考慮した電圧値まで高く設定する設定回路として機能し、デジタル回路１４０がリセット解除された後に、第１電圧Ｖ１がチャタリングの影響を受けて第１基準電圧Ｖｒｅｆ１よりも再び低くなるような誤動作や、第１電圧Ｖ１が第１基準電圧Ｖｒｅｆ１付近のレベルであるとき、第１基準電圧Ｖｒｅｆ１の微小振動によって第１コンパレータ２０５の検出信号Ｖｄｅｔ１が“Ｈ”と“Ｌ”の論理レベルを繰り返すような誤動作を防止する。
【００３１】
次に、リセット回路２００Ａの動作について説明する。尚、電源電圧Ｖｃｃが投入されたときの初期状態として、ＡＮＤゲート２１１からはＮＭＯＳトランジスタ２１０のオフに伴って論理レベル“Ｌ”のリセット信号ＲＥＳＥＴが出力され、スイッチ回路２１３のオンに伴って第１分圧抵抗２０３は短絡されていることとする。
【００３２】
電源電圧Ｖｃｃが投入されると、第１電圧Ｖ１及び第１基準電圧Ｖｒｅｆ１は、電源電圧Ｖｃｃの上昇に応じて上昇し始める。上述したように、第１基準電圧Ｖｒｅｆ１は、基準電圧発生回路２０４を構成する素子の特性に起因して、時刻Ｔ１に至るまで、第１電圧Ｖ１が第１基準電圧Ｖｒｅｆ１よりも高くなるような値となっている。つまり、時刻Ｔ１に至るまで、第１コンパレータ２０５からは論理レベル“Ｈ”の検出信号Ｖｄｅｔ１が出力されている。一方、電源電圧Ｖｃｃが投入されると、第２電圧Ｖ２も、電源電圧Ｖｃｃの上昇に応じて上昇し始める。ここで、電源電圧Ｖｃｃが、第１基準電圧Ｖｒｅｆ１が第１電圧Ｖ１よりも高くなるときの第１レベルＬ１（時刻Ｔ１）よりも高く、第１電圧Ｖ１が第１基準電圧Ｖｒｅｆ１の目的レベルとなるときの第２レベルＬ２（時刻Ｔ３）よりも低い第３レベルＬ３（時刻Ｔ２）となるまで、ＮＭＯＳトランジスタ２１０はオフしている。従って、インバータ２１２から論理レベル“Ｌ”の検出信号Ｖｄｅｔ２が出力されるため、第１コンパレータ２０５から出力される論理レベル“Ｈ”の検出信号Ｖｄｅｔ１はＡＮＤゲート２１１を通過せず、ＡＮＤゲート２１１からは倫理レベル“Ｌ”のリセット信号ＲＥＳＥＴが出力される。これによって、デジタル回路１４０はリセットされたままとなる。
【００３３】
時刻Ｔ１〜Ｔ３の期間では、第１電圧Ｖ１が第１基準電圧Ｖｒｅｆ１よりも低くなるため、第１コンパレータ２０５からは論理レベル“Ｌ”の検出信号Ｖｄｅｔ１が出力される。従って、ＡＮＤゲート２１１からは論理レベル“Ｌ”のリセット信号ＲＥＳＥＴが出力される。これによって、デジタル回路１４０は引き続きリセットされたままとなる。
【００３４】
時刻Ｔ１と時刻Ｔ３との間の時刻Ｔ２になると、ＮＭＯＳトランジスタ２１０がオンし、インバータ２１２からは論理レベル“Ｈ”の検出信号Ｖｄｅｔ２が出力される。従って、時刻Ｔ２以降になると、ＡＮＤゲート２１１からは第１コンパレータ２０５から出力される論理レベルと同一の論理レベルのリセット信号ＲＥＳＥＴが出力される。
【００３５】
時刻Ｔ３になると、第１コンパレータ２０５からは論理レベル“Ｈ”の検出信号Ｖｄｅｔ１が出力される。インバータ２１２からは論理レベル“Ｈ”の検出信号Ｖｄｅｔ２が既に出力されているため、ＡＮＤゲート２１１からは論理レベル“Ｈ”の検出信号Ｖｄｅｔ１がリセット信号ＲＥＳＥＴとして出力される。これによって、デジタル回路１４０はリセット解除される。このとき、スイッチ回路２１３がオフすることによって第１分圧抵抗２０３の短絡が解除され、第１電圧Ｖ１は第１分圧抵抗２０３を考慮した分だけ（一点鎖線）上昇する。これによって、第１電圧Ｖ１がチャタリングによって変動した場合や、第１基準電圧Ｖｒｅｆ１が微小振動した場合であっても、第１コンパレータ２０５は正常に動作することとなる。
【００３６】
＝＝＝第２実施形態＝＝＝
図４は、第２実施形態に係るリセット回路を示す回路ブロック図である。尚、リセット回路２００Ｂにおいて、リセット回路２００Ａと同一の素子については、同一番号を記すとともにその構成及び動作の説明を省略する。
【００３７】
リセット回路２００Ｂは、リセット回路２００Ａにおける第１分圧抵抗２０１〜２０３を第１分圧抵抗２０１〜２０３，２１８に変更し、リセット回路２００Ａにおける第２分圧抵抗２０７，２０８を削除し、リセット回路２００ＡにおけるＮＭＯＳトランジスタ２１０をＮＭＯＳトランジスタ２１０’に変更し、第１分圧抵抗２１８，２０１の接続点に現れる第３電圧Ｖ３（＞第１電圧Ｖ１）をＮＭＯＳトランジスタ２１０’のゲートに印加するように構成されている。
【００３８】
そして、電源電圧Ｖｃｃが、第１基準電圧Ｖｒｅｆ１が第１電圧Ｖ１よりも高くなるときの第１レベルＬ１よりも高く、第１電圧Ｖ１が第１基準電圧Ｖｒｅｆ１の目的レベルとなるときの第２レベルＬ２よりも低い第３レベルＬ３となるまで、第３電圧Ｖ３がＮＭＯＳトランジスタ２１０’のゲート・ソース間の閾値を超えないように、第１分圧抵抗２０１〜２０３，２１８の抵抗値及びＮＭＯＳトランジスタ２１０’のゲート・ソース間の閾値は予め設定されている。ＮＭＯＳトランジスタ２１０’のゲート・ソース間の閾値の調整は、例えば、チャネル長の変更や、ゲート電極とバックゲート電極との間に印加する電圧の変更によって行うことができる。
【００３９】
＝＝＝第３実施形態＝＝＝
図５は、第３実施形態に係るリセット回路を示す回路ブロック図である。尚、リセット回路２００Ｃにおいて、リセット回路２００Ａと同一の素子については、同一番号を記すとともにその構成及び動作の説明を省略する。
【００４０】
リセット回路２００Ｃは、リセット回路２００ＡにおけるＡＮＤゲート２１１の代わりにスイッチ回路２１４を含んで構成されている。
【００４１】
スイッチ回路２１４は、第１コンパレータ２０５の出力端子と接地との間に接続され、インバータ２１２から出力される検出信号Ｖｄｅｔ２に応じてオンオフする。例えば、第２電圧Ｖ２がＮＭＯＳトランジスタ２１０のゲート・ソース間の閾値まで達していないとき、スイッチ回路２１４は、論理レベル“Ｌ”の検出信号Ｖｄｅｔ２によってオンする。従って、第１コンパレータ２０５から出力される検出信号Ｖｄｅｔ１の論理レベルに関わらず、論理レベル“Ｌ”に固定されたリセット信号ＲＥＳＥＴが出力される。これによって、デジタル回路１４０はリセットされたままとなる。一方、第２電圧Ｖ２がＮＭＯＳトランジスタ２１０のゲート・ソース間の閾値に達すると、スイッチ回路２１４は、論理レベル“Ｈ”の検出信号Ｖｄｅｔ２によってオフする。従って、第１コンパレータ２０５から出力される論理レベルの検出信号Ｖｄｅｔ１がそのままリセット信号ＲＥＳＥＴとして出力される。これによって、第１コンパレータ２０５から論理レベル“Ｈ”の検出信号Ｖｄｅｔ１が出力された時点で、デジタル回路１４０はリセット解除される。
【００４２】
スイッチ回路２１３は、第１コンパレータ２０５から出力される検出信号Ｖｄｅｔ１の論理レベルが“Ｌ”のときにオンして第１分圧抵抗２０３を短絡し、第１コンパレータ２０５から出力される検出信号Ｖｄｅｔ１の論理レベルが“Ｈ”のときにオフして第１分圧抵抗２０３の短絡を解除する。
【００４３】
＝＝＝第４実施形態＝＝＝
図６は、第４実施形態に係るリセット回路を示す回路ブロック図である。尚、リセット回路２００Ｄにおいて、リセット回路２００Ａと同一の素子については、同一番号を記すとともにその構成及び動作の説明を省略する。
【００４４】
リセット回路２００Ｄは、リセット回路２００Ａにおける第１分圧抵抗２０１〜２０３を第１分圧抵抗２０１〜２０３，２１８に変更し、リセット回路２００Ａにおける第２分圧抵抗２０７，２０８を削除し、リセット回路２００ＡにおけるＮＭＯＳトランジスタ２１０をＮＭＯＳトランジスタ２１０’に変更し、第１分圧抵抗２１８，２０１の接続点に現れる第３電圧Ｖ３（＞第１電圧Ｖ１）をＮＭＯＳトランジスタ２１０’のゲートに印加するように構成されている。
【００４５】
更に、リセット回路２００Ｄは、リセット回路２００ＡにおけるＡＮＤゲート２１１の代わりにスイッチ回路２１４を含んで構成されている。尚、ＮＭＯＳトランジスタ２１０’については第２実施形態で説明し、スイッチ回路２１４については第３実施形態で説明しているため、それぞれの説明を省略する。
【００４６】
＝＝＝第５実施形態＝＝＝
図７は、第５実施形態に係るリセット回路を示す回路ブロック図である。尚、リセット回路２００Ｅにおいて、リセット回路２００Ａと同一の素子については、同一番号を記すとともにその構成及び動作の説明を省略する。
【００４７】
リセット回路２００Ｅは、リセット回路２００Ａにおけるプルアップ抵抗２０９、ＮＭＯＳトランジスタ２１０、ＡＮＤゲート２１１、インバータ２１２の代わりに、抵抗２１５、１段以上の数を有するダイオード２１６、第２コンパレータ２１７を含んで構成されている。
【００４８】
抵抗２１５及びダイオード２１６は、電源電圧Ｖｃｃと接地との間に直列に接続されている。第２コンパレータ２１７の非反転入力端子には、第２分圧抵抗２０７，２０８の接続点に現れる第２電圧Ｖ２が印加され、第２コンパレータ２１７の反転入力端子には、抵抗２１５及びダイオード２１６の接続点に現れる電圧（ダイオード２１６の両端に現れる順方向電圧）が第２基準電圧Ｖｒｅｆ２として印加されている。そして、第２コンパレータ２１７は、第２電圧Ｖ２が第２基準電圧Ｖｒｅｆ２よりも低くなると論理レベル“Ｌ”の検出信号Ｖｄｅｔ２を出力し、第２電圧Ｖ２が第２基準電圧Ｖｒｅｆ２よりも高くなると論理レベル“Ｈ”の検出信号Ｖｄｅｔ２を出力する。
【００４９】
電源電圧Ｖｃｃが投入されると、第２電圧Ｖ２は、電源電圧Ｖｃｃの上昇に応じて上昇し、第２コンパレータ２１７は、第２電圧Ｖ２がダイオード２１６の両端に現れる順方向電圧を超えたときに論理レベル“Ｈ”の検出信号Ｖｄｅｔ２を出力する。そこで、電源電圧Ｖｃｃが、第１基準電圧Ｖｒｅｆ１が第１電圧Ｖ１よりも高くなるときの第１レベルＬ１よりも高く、第１電圧Ｖ１が第１基準電圧Ｖｒｅｆ１の目的レベルとなるときの第２レベルＬ２よりも低い第３レベルＬ３となるまで、第２電圧Ｖ２がダイオード２１６の両端に現れる順方向電圧を超えないように、第２分圧抵抗２０７，２０８の抵抗値及びダイオード２１６の段数は予め設定されている。
【００５０】
尚、ダイオード２１６の代わりに１段以上のツェナーダイオード（不図示）を設け、ツェナーダイオードの両端電圧を第２基準電圧Ｖｒｅｆ２として用いてもよい。この場合、電源電圧Ｖｃｃが上記の第３レベルＬ３となるまで、第２電圧Ｖ２がツェナーダイオードの両端電圧を超えないように、第２分圧抵抗２０７，２０８の抵抗値を設定すればよい。
【００５１】
ＡＮＤゲート２１１の一方の入力端子には、第２コンパレータ２１７から出力される検出信号Ｖｄｅｔ２が入力され、ＡＮＤゲート２１１の他方の入力端子には、第１コンパレータ２０５から出力される検出信号Ｖｄｅｔ１が入力される。つまり、ＡＮＤゲート２１１は、第２コンパレータ２１７から出力される検出信号Ｖｄｅｔ２の論理レベルに応じて、第１コンパレータ２０５から出力される検出信号Ｖｄｅｔ１の通過と遮断を行う。例えば、第２コンパレータ２１７から論理レベル“Ｌ”の検出信号Ｖｄｅｔ２が出力されると、ＡＮＤゲート２１１は、第１コンパレータ２０５から出力される検出信号Ｖｄｅｔ１の論理レベルに関わらず、論理レベル“Ｌ”のリセット信号ＲＥＳＥＴを出力する。一方、第２コンパレータ２１７から論理レベル“Ｈ”の検出信号Ｖｄｅｔ２が出力されると、ＡＮＤゲート２１１は、第１コンパレータ２０５から出力される論理レベル“Ｈ”の検出信号Ｖｄｅｔ１をリセット信号ＲＥＳＥＴとして出力する。これによって、ＡＮＤゲート２１１から論理レベル“Ｈ”のリセット信号ＲＥＳＥＴが出力された時点で、デジタル回路１４０はリセット解除される。
【００５２】
＝＝＝第６実施形態＝＝＝
図８は、第６実施形態に係るリセット回路を示す回路ブロック図である。尚、リセット回路２００Ｆにおいて、リセット回路２００Ｅと同一の素子については、同一番号を記すとともにその構成及び動作の説明を省略する。
【００５３】
リセット回路２００Ｆは、リセット回路２００ＥにおけるＡＮＤゲート２１１の代わりにスイッチ回路２１４を含んで構成されている。
【００５４】
スイッチ回路２１４は、第１コンパレータ２０５の出力端子と接地との間に接続され、第２コンパレータ２１７から出力される検出信号Ｖｄｅｔ２の論理レベルに応じてオンオフする。例えば、第２電圧Ｖ２がダイオード２１６の両端電圧まで達していないとき、スイッチ回路２１４は、第２コンパレータ２１７から出力される論理レベル“Ｌ”の検出信号Ｖｄｅｔ２によってオンする。従って、第１コンパレータ２０５から出力される検出信号Ｖｄｅｔ１の論理レベルに関わらず、論理レベル“Ｌ”に固定されたリセット信号ＲＥＳＥＴが出力される。これによって、デジタル回路１４０はリセットされたままとなる。一方、第２電圧Ｖ２がダイオード２１６の両端電圧に達すると、スイッチ回路２１４は、第２コンパレータ２１７から出力される論理レベル“Ｈ”の検出信号Ｖｄｅｔ２によってオフする。従って、第１コンパレータ２０５から出力される論理レベルの検出信号Ｖｄｅｔ１がそのままリセット信号ＲＥＳＥＴとして出力される。これによって、第１コンパレータ２０５から論理レベル“Ｈ”の検出信号Ｖｄｅｔ１が出力された時点で、デジタル回路１４０はリセット解除される。
【００５５】
＝＝＝まとめ＝＝＝
以上説明したように、本実施形態に係るリセット回路２００Ａ〜２００Ｆは、電源電圧Ｖｃｃの上昇に応じて上昇する第１電圧Ｖ１が、目的レベルとなるまで電源電圧Ｖｃｃの上昇に応じて上昇する第１基準電圧Ｖｒｅｆ１に達したとき、電源電圧Ｖｃｃが印加されるデジタル回路１４０をリセット解除するための論理レベル“Ｈ”の検出信号Ｖｄｅｔ１を出力する出力回路と、電源電圧Ｖｃｃが、第１基準電圧Ｖｒｅｆ１が第１電圧Ｖ１よりも高くなるときの第１レベルＬ１よりも高く、第１電圧Ｖ１が目的レベルとなるときの第２レベルＬ２よりも低い第３レベルＬ３となるまで、論理レベル“Ｈ”の検出信号Ｖｄｅｔ１がデジタル回路１４０に出力されることを禁止する禁止回路と、を含んで構成されている。そして、電源電圧Ｖｃｃがデジタル回路１４０を正常に動作させることが可能な安定した電圧に達するまで、第１電圧Ｖ１が第１基準電圧Ｖｒｅｆ１よりも高くなる期間が生じたとしても、デジタル回路１４０がリセット解除されることを確実に禁止することが可能となる。これによって、意図しないリセット動作でデジタル信号ＯＵＴが誤出力されたり、意図しないリセット動作を示す信号が外部に出力されたりすることを防止できる。
【００５６】
又、出力回路は、電源電圧Ｖｃｃが印加される第１分圧抵抗２０１〜２０３から発生する第１電圧Ｖ１と、電源電圧Ｖｃｃが印加される基準電圧発生回路２０４から発生する第１基準電圧Ｖｒｅｆ１と、を比較することによって、デジタル回路１４０のためのリセット解除信号である論理レベル“Ｈ”の検出信号Ｖｄｅｔ１を出力する第１コンパレータ２０５を含んで構成されている。これによって、電源電圧Ｖｃｃの上昇に伴って第１電圧Ｖ１及び第１基準電圧Ｖｒｅｆ１がともに上昇するため、出力回路は、第１電圧Ｖ１が第１基準電圧Ｖｒｅｆ１よりも高くなった時点で、論理レベル“Ｈ”の検出信号Ｖｄｅｔ１を出力することが可能となる。
【００５７】
又、禁止回路は、電源電圧Ｖｃｃが印加される第２分圧抵抗２０７，２０８から発生する第２電圧Ｖ２が、第２基準電圧Ｖｒｅｆ２に設定される閾値に達するまで、論理レベル“Ｈ”の検出信号Ｖｄｅｔ１がリセット解除信号となってデジタル回路１４０に出力されることを禁止するように動作するＮＭＯＳトランジスタ２１０を含んで構成されている。このとき、第２分圧抵抗２０７，２０８及びＮＭＯＳトランジスタ２１０の閾値のそれぞれの値は、電源電圧Ｖｃｃが第３レベルＬ３となるまで論理レベル“Ｈ”の検出信号Ｖｄｅｔ１がデジタル回路１４０に出力されることを禁止する値に予め設定されている。これによって、禁止回路を、ＮＭＯＳトランジスタ２１０の閾値を上記の値に設定するシンプルな構成とすることが可能となる。尚、ＮＭＯＳトランジスタ２１０の代わりにＮＰＮトランジスタを設けてもよい。
【００５８】
又、禁止回路は、電源電圧Ｖｃｃが印加される第１分圧抵抗２０１，２１８の接続点から発生する第３電圧Ｖ３が第２基準電圧Ｖｒｅｆ２に設定される閾値に達するまで、論理レベル“Ｈ”の検出信号Ｖｄｅｔ１がリセット解除信号となってデジタル回路１４０に出力されることを禁止するように動作するＮＭＯＳトランジスタ２１０’を含んで構成されてもよい。このとき、第１分圧抵抗２０１〜２０３，２１８の抵抗値及びＮＭＯＳトランジスタ２１０’の閾値は、電源電圧Ｖｃｃが第３レベルＬ３となるまで論理レベル“Ｈ”の検出信号Ｖｄｅｔ１がデジタル回路１４０に出力されることを禁止する値に予め設定されている。これによって、禁止回路を、第２分圧抵抗２０７，２０８が不要になることに加えて、第１コンパレータ２０５に用いる第１分圧抵抗２０１〜２０３，２１８の抵抗値及びＮＭＯＳトランジスタ２１０’の閾値を上記の値に設定するシンプルな構成とすることが可能となる。尚、ＮＭＯＳトランジスタ２１０’の代わりにＮＰＮトランジスタを設けてもよい。
【００５９】
又、禁止回路は、論理レベル“Ｌ”の検出信号Ｖｄｅｔ２に基づいて、論理レベル“Ｈ”の検出信号Ｖｄｅｔ１がデジタル回路１４０に出力されることを禁止するＡＮＤゲート２１１を含んで構成されている。これによって、ＡＮＤゲート２１１が検出信号Ｖｄｅｔ２の論理レベルに応じて検出信号Ｖｄｅｔ１の通過と遮断を行うため、デジタル回路１４０に対して明確な論理レベルのリセット信号ＲＥＳＥＴを出力することが可能となる。
【００６０】
又、禁止回路は、論理レベル“Ｌ”の検出信号Ｖｄｅｔ２に基づいて、第１コンパレータ２０５から出力される検出信号Ｖｄｅｔ１の論理レベルを“Ｌ”に固定するスイッチ回路２１４を含んで構成されてもよい。これによって、デジタル回路１４０に対して明確な論理レベルのリセット信号ＲＥＳＥＴを出力することが可能となる。
【００６１】
又、禁止回路は、電源電圧Ｖｃｃが印加される第２分圧抵抗２０７，２０８から発生する第２電圧Ｖ２と、第２基準電圧Ｖｒｅｆ２に設定されるダイオード２１６の両端電圧と、を比較することによって、論理レベル“Ｈ”の検出信号Ｖｄｅｔ１がデジタル回路１４０に出力されることを禁止する第２コンパレータ２１７を含んで構成されている。このとき、第２分圧抵抗２０７，２０８の抵抗値及びダイオード２１６の両端電圧のそれぞれの値は、電源電圧Ｖｃｃが第３レベルＬ３となるまで論理レベル“Ｈ”の検出信号Ｖｄｅｔ１がデジタル回路１４０に出力されることを禁止する値に予め設定されている。これによって、禁止回路を、ダイオード２１６の両端電圧を上記の値に設定するシンプルな構成とすることが可能となる。尚、ダイオード２１６の代わりにツェナーダイオードを設けてもよい。
【００６２】
又、禁止回路は、第２コンパレータ２１７から出力される論理レベル“Ｌ”の検出信号Ｖｄｅｔ２に基づいて、論理レベル“Ｈ”の検出信号Ｖｄｅｔ１がデジタル回路１４０に出力されることを禁止するＡＮＤゲート２１１を含んで構成されている。これによって、ＡＮＤゲート２１１が検出信号Ｖｄｅｔ２の論理レベルに応じて検出信号Ｖｄｅｔ１の通過と遮断を行うため、デジタル回路１４０に対して明確な論理レベルのリセット信号ＲＥＳＥＴを出力することが可能となる。
【００６３】
又、禁止回路は、第２コンパレータ２１７から出力される検出信号Ｖｄｅｔ２に基づいて、第１コンパレータ２０５から出力される検出信号Ｖｄｅｔ１の論理レベルを“Ｌ”に固定するスイッチ回路２１４を含んで構成されてもよい。これによって、デジタル回路１４０に対して明確な論理レベルのリセット信号ＲＥＳＥＴを出力することが可能となる。
【００６４】
又、出力回路は、デジタル回路１４０に出力される論理レベル“Ｈ”のリセット信号ＲＥＳＥＴ（＝論理レベル“Ｈ”の検出信号Ｖｄｅｔ１）に基づいて、第１電圧Ｖ１を第１分圧抵抗２０３の抵抗値の分だけ高く設定するスイッチ回路２１３を含んで構成されている。これによって、デジタル回路１４０がリセット解除された後、第１電圧Ｖ１がチャタリングによって変動したとしても、第１コンパレータ２０５の誤動作を防止することが可能となる。
【００６５】
又、デジタル回路１４０が、例えば圧力センサ１１０の検出出力をデジタル処理する回路である場合、圧力センサ１１０の圧力検出値に対して要求されるデジタル処理を確実に行うことが可能となる。
【００６６】
尚、上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物も含まれる。
【符号の説明】
【００６７】
１００  集積回路
１４０  デジタル回路
２００，２００Ａ〜２００Ｆ  リセット回路
２０１〜２０３，２１８  第１分圧抵抗
２０４  基準電圧発生回路
２０５  第１コンパレータ
２０６  バイアス電流発生回路
２０７，２０８  第２分圧抵抗
２０９  プルアップ抵抗
２１０，２１０’  ＮＭＯＳトランジスタ
２１１  ＡＮＤゲート
２１２  インバータ
２１３，２１４  スイッチ回路
２１５  抵抗
２１６  ダイオード
２１７  第２コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2020113813.tif 000007
【図６】
2020113813.tif 000008
【図７】
2020113813.tif 000009
【図８】
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