(57)【要約】【課題】小型化を図ることができる半導体装置とその製造方法とを提供する。【解決手段】  半導体装置ＳＤＶでは、第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２とが接合されている。第１半導体チップＳＣＰ１では、第１インダクタエリアＩＤＡ１とゲートドライバエリア第１部ＧＤＡ１等とが規定されている。ゲートドライバエリア第１部ＧＤＡ１には、ゲートドライバ第１部ＧＤＬ１が形成されている。第２半導体チップＳＣＰ２では、第２インダクタエリアＩＤＡ２とゲートドライバエリア第２部ＧＤＡ２等とが規定されている。ゲートドライバエリア第２部ＧＤＡ２には、ゲートドライバ第２部ＧＤＬ２が形成されている。ゲートドライバエリア第１部ＧＤＡ１とゲートドライバエリア第２部ＧＤＡ２とが対向している。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１主面を有する第１半導体基板と、第２主面を有する第２半導体基板とを有し、前記第１主面の側と前記第２主面の側とを接合させた半導体装置であって、
前記第１半導体基板の前記第１主面に規定された第１領域および第２領域と、
前記第１領域に形成された第１回路と、
前記第２領域に形成され、前記第１回路とは電気的に絶縁された第２回路と、
前記第２半導体基板の前記第２主面に規定された第３領域および第４領域と、
前記第３領域に形成された第３回路と、
前記第４領域に形成され、前記第３回路と電気的に接続された第４回路と
を備え、
前記第１領域と前記第３領域とは、対向するように配置され、
前記第２領域と前記第４領域とは、対向するように配置され、
前記第１回路と前記第３回路とは、電磁誘導によって電気信号の送受信が行われ、
前記第２回路と前記第４回路とは電気的に接続された、半導体装置。
【請求項２】
前記第１回路は第１インダクタを含み、
前記第３回路は第２インダクタを含み、
前記第１インダクタと前記第２インダクタとは、互いに距離を隔てて配置された、請求項１記載の半導体装置。
【請求項３】
前記第１回路は、前記第１インダクタの第１インダクタロジック回路を含み、
前記第３回路は、前記第２インダクタの第２インダクタロジック回路を含む、請求項２記載の半導体装置。
【請求項４】
前記第２回路は第１ドライバ第１部を含み、
前記第４回路は第１ドライバ第２部を含む、請求項１記載の半導体装置。
【請求項５】
前記第２回路は、前記第１ドライバ第１部の第１ドライバロジック回路第１部を含み、
前記第４回路は、前記第１ドライバ第２部の第１ドライバロジック回路第２部を含む、請求項４記載の半導体装置。
【請求項６】
前記第１半導体基板の前記第１主面に規定された第５領域および第６領域と、
前記第５領域に形成された第５回路と、
前記第６領域に形成され、前記第５回路と電気的に絶縁された第６回路と、
前記第２半導体基板の前記第２主面に規定された第７領域および第８領域と、
前記第７領域に形成された第７回路と、
前記第８領域に形成され、前記第７回路と電気的に接続された第８回路と
を備え、
前記第５領域と前記第７領域とは、対向するように配置され、
前記第６領域と前記第８領域とは、対向するように配置され、
前記第５回路と前記第７回路とは、電磁誘導によって電気信号の送受信が行われ、
前記第６回路と前記第８回路とは電気的に接続され、請求項１記載の半導体装置。
【請求項７】
前記第５回路は第３インダクタを含み、
前記第７回路は第４インダクタを含み、
前記第３インダクタと前記第４インダクタとは、互いに距離を隔てて配置された、請求項６記載の半導体装置。
【請求項８】
前記第５回路は、前記第３インダクタの第３インダクタロジック回路を含み、
前記第７回路は、前記第４インダクタの第４インダクタロジック回路を含む、請求項７記載の半導体装置。
【請求項９】
前記第６回路は第２ドライバ第１部を含み、
前記第８回路は第２ドライバ第２部を含む、請求項６記載の半導体装置。
【請求項１０】
前記第６回路は、前記第２ドライバ第１部の第２ドライバロジック回路第１部を含み、
前記第８回路は、前記第２ドライバ第２部の第２ドライバロジック回路第２部を含む、請求項９記載の半導体装置。
【請求項１１】
主面をそれぞれ有する２枚の半導体基板を用意する工程と、
２枚の前記半導体基板のそれぞれの前記主面に、第１領域および第２領域をそれぞれ規定するとともに、前記半導体基板における所定の周方向位置と前記半導体基板の中心とを結ぶ線分に対して、前記第１領域と線対称になるように第３領域を規定し、前記第２領域と線対称になるように第４領域を規定する工程を含む素子領域を規定する工程と、
前記第１領域に第１回路を形成し、前記第２領域に前記第１回路と電気的に絶縁された第２回路を形成し、前記第３領域に第３回路を形成し、前記第４領域に前記第３回路と電気的に接続された第４回路を形成する工程を含む回路を形成する工程を含む素子を形成する工程と、
２枚の前記半導体基板のうちの一方の半導体基板の前記第１領域と、２枚の前記半導体基板のうちの他方の半導体基板の前記第３領域とが対向するとともに、前記一方の半導体基板の前記第２領域と、前記他方の半導体基板の前記第４領域とが対向する態様で、前記一方の半導体基板の前記主面の側と前記他方の半導体基板の前記主面の側とを接合することによって、前記第２回路と前記第４回路とを電気的に接続する工程を含む接合工程と、
接合された前記一方の半導体基板および前記他方の半導体基板をダイシングする工程と
を備えた、半導体装置の製造方法。
【請求項１２】
前記第１回路を形成する工程は、第１インダクタを形成する工程を含み、
前記第３回路を形成する工程は、第２インダクタを形成する工程を含み、
前記接合工程では、前記第１インダクタと前記第２インダクタとは、互いに距離を隔てて配置される、請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第１回路を形成する工程は、前記第１インダクタの第１インダクタロジック回路を形成する工程を含み、
前記第３回路を形成する工程は、前記第２インダクタの第２インダクタロジック回路を形成する工程を含む、請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記第２回路を形成する工程は、第１ドライバ第１部を形成する工程を含み、
前記第４回路を形成する工程は、第１ドライバ第２部を形成する工程を含み、
前記接合工程では、前記第１ドライバ第１部と前記第１ドライバ第２部とが電気的に接続される、請求項１１記載の半導体装置の製造方法。
【請求項１５】
前記第２回路を形成する工程は、前記第１ドライバ第１部の第１ドライバロジック回路第１部を形成する工程を含み、
前記第４回路を形成する工程は、前記第１ドライバ第２部の第１ドライバロジック回路第２部を形成する工程を含む、請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記素子領域を規定する工程は、２枚の前記半導体基板のそれぞれの前記主面に、第５領域および第６領域をそれぞれ規定するとともに、前記線分に対して、第５領域と線対称になるように第７領域を規定し、前記第６領域と線対称になるように第８領域を規定する工程を含み、
前記素子を形成する工程は、前記第５領域に第５回路を形成し、前記第６領域に前記第５回路と電気的に絶縁された第６回路を形成し、前記第７領域に第７回路を形成し、前記第８領域に前記第７回路と電気的に接続された第８回路を形成する工程を含み、
前記接合工程は、前記一方の半導体基板の前記第５領域と前記他方の半導体基板の前記第７領域とが対向するとともに、前記一方の半導体基板の前記第６領域と前記他方の半導体基板の前記第８領域とが対向する態様で、前記一方の半導体基板と前記他方の半導体基板とを接合することによって、前記第６回路と前記第８回路とを電気的に接続する工程を含む、請求項１１記載の半導体装置の製造方法。
【請求項１７】
前記第５回路を形成する工程は、第３インダクタを形成する工程を含み、
前記第７回路を形成する工程は、第４インダクタを形成する工程を含み、
前記接合工程では、前記第３インダクタと前記第４インダクタとは、互いに距離を隔てて配置される、請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記第５回路を形成する工程は、前記第３インダクタの第３インダクタロジック回路を形成する工程を含み、
前記第７回路を形成する工程は、前記第４インダクタの第４インダクタロジック回路を形成する工程を含む、請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記第６回路を形成する工程は、第２ドライバ第１部を形成する工程を含み、
前記第８回路を形成する工程は、第２ドライバ第２部を形成する工程を含み、
前記接合工程では、前記第２ドライバ第１部と前記第２ドライバ第２部とが電気的に接続される、請求項１６記載の半導体装置の製造方法。
【請求項２０】
前記第６回路を形成する工程は、前記第２ドライバ第１部の第２ドライバロジック回路第１部を形成する工程を含み、
前記第８回路を形成する工程は、前記第２ドライバ第２部の第２ドライバロジック回路第２部を形成する工程を含む、請求項１９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、たとえば、デジタルアイソレータを備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
環境保全の観点から、たとえば、自動車の分野では、動力としてガソリンエンジンからモータへの転換が図られている。モータの回転数は、電力用のパワー半導体素子を搭載したパワー半導体装置によって制御される。パワー半導体装置は、マイクロコンピュータを備えた半導体装置によって制御される。
【０００３】
電力用のパワー半導体素子を搭載した半導体装置では、数百Ｖ程度の電圧が扱われる。一方、マイクロコンピュータを備えた半導体装置は、数Ｖ程度の電圧によって駆動する。電力用のパワー半導体素子を搭載した半導体装置を、マイクロコンピュータによって制御するには、パワー半導体素子を含む回路と、マイクロコンピュータを含む回路との間で、電気信号の送受信を行うために、デジタルアイソレータが適用されている。
【０００４】
デジタルアイソレータでは、パワー半導体素子を含む回路に電気的に接続されたインダクタと、マイクロコンピュータを含む回路に電気的に接続されたインダクタとの間で、電磁誘導を利用して電気信号の伝達が行われる。一方のインダクタと他方のインダクタとの間には、電気的に高い絶縁性が求められる。
【０００５】
電気的に高い絶縁性を確保する技術として、一方のインダクタが形成された一の半導体チップと、他方のインダクタが形成された他の半導体チップとを、絶縁性の接着剤によって接合した半導体装置がある。このような半導体装置では、一の半導体チップの表面と他の半導体チップの表面とが、一方のインダクタと他方のインダクタとが対向するように向かい合った状態で、絶縁性の接着剤によって接合される。この種の半導体装置を開示した特許文献の一例として、特許文献１がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−５４８００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置では、デジタルアイソレータに加えて、パワー半導体素子の駆動を制御するゲートドライバを搭載することが行われている。しかしながら、半導体チップにゲートドライバを搭載しようとすると、ゲートドライバが搭載される半導体チップのサイズが大きくなってしまい、半導体装置の小型化を阻害する要因の一つになっている。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態に係る半導体装置は、第１主面を有する第１半導体基板と、第２主面を有する第２半導体基板とを有し、第１主面の側と第２主面の側とを接合させた半導体装置であって、第１領域および第２領域と、第１回路と、第２回路と、第３領域および第４領域と、第３回路と、第４回路とを備えている。第１領域および第２領域は、第１半導体基板の第１主面に規定されている。第１回路は、第１領域に形成されている。第２回路は、第２領域に形成され、第１回路とは電気的に絶縁されている。第３領域および第４領域は、第２半導体基板の第２主面に規定されている。第３回路は、第３領域に形成されている。第４回路は、第４領域に形成され、第３回路と電気的に接続されている。第１領域と第３領域とは、対向するように配置されている。第２領域と第４領域とは、対向するように配置されている。第１回路と第３回路とは、電磁誘導によって電気信号の送受信が行われる。第２回路と第４回路とは電気的に接続されている。
【００１０】
他の実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。主面をそれぞれ有する２枚の半導体基板を用意する。２枚の半導体基板のそれぞれの主面に、第１領域および第２領域をそれぞれ規定するとともに、半導体基板における所定の周方向位置と半導体基板の中心とを結ぶ線分に対して、第１領域と線対称になるように第３領域を規定し、第２領域と線対称になるように第４領域を規定する工程を含む素子領域を規定する。第１領域に第１回路を形成し、第２領域に第１回路と電気的に絶縁された第２回路を形成し、第３領域に第３回路を形成し、第４領域に第３回路と電気的に接続された第４回路を形成する工程を含む素子を形成する。２枚の半導体基板のうちの一方の半導体基板の第１領域と、２枚の半導体基板のうちの他方の半導体基板の第３領域とが対向するとともに、一方の半導体基板の第２領域と、他方の半導体基板の第４領域とが対向する態様で、一方の半導体基板の主面の側と他方の半導体基板の主面の側とを接合することによって、第２回路と第４回路とを電気的に接続する。接合された一方の半導体基板および他方の半導体基板をダイシングする。
【発明の効果】
【００１１】
一実施の形態に係る半導体装置によれば、半導体装置の小型化を図ることができる。
他の実施の形態に係る半導体装置の製造方法によれば、小型化を図ることができる半導体装置を製造することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係る半導体装置が適用されている、モータを駆動させるシステムの一例を示すブロック図である。
【図２】同実施の形態において、半導体装置の断面図である。
【図３】同実施の形態において、半導体装置における半導体チップの拡大断面図である。
【図４】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。
【図１５】比較例に係る半導体装置の断面図である。
【図１６】比較例に係る半導体装置における半導体チップの拡大断面図である。
【図１７】比較例に係る半導体装置における半導体チップのレイアウトパターンを模式的に示す平面図である。
【図１８】同実施の形態において、半導体チップの構成を説明するための断面図である。
【図１９】同実施の形態において、半導体装置における半導体チップのレイアウトパターンを模式的に示す平面図である。
【図２０】同実施の形態において、半導体装置の製造方法の効果を説明するための半導体基板における半導体チップの配置パターンの一例を示す平面図である。
【図２１】同実施の形態において、半導体装置の製造方法の効果を説明するための半導体チップの配置パターンを示す平面図である。
【図２２】同実施の形態において、半導体装置の製造方法の効果を説明するための第１の斜視図である。
【図２３】同実施の形態において、半導体装置の製造方法の効果を説明するための第２の斜視図である。
【図２４】実施の形態２に係る半導体装置が適用されている、モータを駆動させるシステムの一例を示すブロック図である。
【図２５】同実施の形態において、半導体装置の断面図である。
【図２６】同実施の形態において、半導体装置における半導体チップの拡大断面図である。
【図２７】比較例に係る半導体装置の断面図である。
【図２８】比較例に係る半導体装置における半導体チップのレイアウトパターンを模式的に示す平面図である。
【図２９】同実施の形態において、半導体装置における半導体チップのレイアウトパターンを模式的に示す平面図である。
【図３０】同実施の形態において、半導体装置の製造方法の効果を説明するための半導体基板における半導体チップの配置パターンの一例を示す平面図である。
【図３１】同実施の形態において、半導体装置の製造方法の効果を説明するための半導体チップの配置パターンを示す平面図である。
【発明を実施するための形態】
【００１３】
実施の形態１
ここでは、図１に示すように、モータＭＴＲを駆動させるシステムのローサイドＬＷＳ側の３つのパワー半導体素子ＰＳＥＬのうちの１つのパワー半導体素子ＰＳＥＬの動作を制御する半導体装置ＳＤＶの一例について説明する。半導体装置ＳＤＶは、デジタルアイソレータＩＳＬとゲートドライバＧＤＬとを備えている。低電圧領域ＬＶＲのマイクロコンピュータＭＣＵと高電圧領域ＨＶＲのゲートドライバＧＤＬとが、デジタルアイソレータＩＳＬを介して、電気信号の送受信が行われることになる。半導体装置ＳＤＶの構造について説明する。
【００１４】
図２に示すように、半導体装置ＳＤＶでは、半導体チップＳＣＰがリードフレームＬＦＭに搭載されて、封止樹脂ＲＥＮによって封止されている。半導体チップＳＣＰは、第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２とからなる。その半導体チップＳＣＰの構造について、詳しく説明する。
【００１５】
図３に示すように、半導体チップＳＣＰでは、第１半導体チップＳＣＰ１（第１半導体基板ＳＵＢ１）の主面と第２半導体チップＳＣＰ２（第２半導体基板ＳＵＢ２）の主面とが接合されている。半導体チップＳＣＰでは、インダクタエリアＩＤＡ、ゲートドライバエリアＧＤＡおよびロジックエリアＬＧＡがそれぞれ規定されている。インダクタエリアＩＤＡには、デジタルアイソレータＩＳＬが形成されている。ゲートドライバエリアＧＤＡには、ゲートドライバＧＤＬの回路が形成されている。ロジックエリアＬＧＡには、ロジック回路が形成されている。
【００１６】
第１半導体チップＳＣＰ１では、第１インダクタエリアＩＤＡ１と、ゲートドライバエリア第１部ＧＤＡ１と、第１ロジックエリアＬＧＡ１とが規定されている。第１インダクタエリアＩＤＡ１には、第１インダクタＩＤ１が形成されている。ゲートドライバエリア第１部ＧＤＡ１には、ゲートドライバＧＤＬの一部をなすゲートドライバ第１部ＧＤＬ１が形成されている。第１ロジックエリアＬＧＡ１には、たとえば、第１インダクタＩＤ１のロジック回路と、ゲートドライバＧＤＬのロジック回路の一部とが形成されている。
【００１７】
一方、第２半導体チップＳＣＰ２では、第２インダクタエリアＩＤＡ２と、ゲートドライバエリア第２部ＧＤＡ２と、第２ロジックエリアＬＧＡ２とが規定されている。第２インダクタエリアＩＤＡ２には、第２インダクタＩＤ２が形成されている。ゲートドライバエリア第２部ＧＤＡ２には、ゲートドライバＧＤＬの一部以外の残りの部分をなすゲートドライバ第２部ＧＤＬ２が形成されている。第２ロジックエリアＬＧＡ２には、たとえば、第２インダクタＩＤ２のロジック回路と、ゲートドライバＧＤＬのロジック回路の一部以外の残りの部分とが形成されている。
【００１８】
インダクタエリアＩＤＡでは、第１インダクタエリアＩＤＡ１と第２インダクタエリアＩＤＡ２とが対向している。第１インダクタＩＤ１と第２インダクタＩＤ２との間で、電磁誘導によって電気信号の送受信が行われる。
【００１９】
ゲートドライバエリアＧＤＡでは、ゲートドライバエリア第１部ＧＤＡ１とゲートドライバエリア第２部ＧＤＡ２とが対向している。ゲートドライバ第１部ＧＤＬ１とゲートドライバ第２部ＧＤＬ２とは電気的に接続されて、ゲートドライバＧＤＬとしての機能を発揮する。
【００２０】
ロジックエリアＬＧＡでは、第１ロジックエリアＬＧＡ１と第２ロジックエリアＬＧＡ２とが対向している。ゲートドライバＧＤＬのロジック回路の一部とゲートドライバＧＤＬのロジック回路の一部以外の残りの部分とは電気的に接続されて、ロジックとしての所望の機能を発揮する。第１インダクタＩＤ１のロジック回路と、第２インダクタＩＤ２のロジック回路とは電気的に絶縁されている。実施の形態１に係る半導体装置ＳＤＶは、上記のように構成される。
【００２１】
次に、上述した半導体装置ＳＤＶの製造方法の一例について説明する。まず、第１半導体基板ＳＵＢ１と第２半導体基板ＳＵＢ２とを用意する（図４参照）。ここでは、第１半導体基板ＳＵＢ１に行われる処理と、第２半導体基板ＳＵＢ２に行われる処理とを並行に説明する。
【００２２】
図４に示すように、第１半導体基板ＳＵＢ１の主面に素子分離絶縁膜ＥＩＦ１を形成することによって、第１インダクタエリアＩＤＡ１（図３参照）等が規定される。第２半導体基板ＳＵＢ２の主面に素子分離絶縁膜ＥＩＦ２を形成することによって、第２インダクタエリアＩＤＡ２（図３参照）等が規定される。
【００２３】
次に、所定の写真製版処理と所定導電型の不純物を注入するイオン注入処理とが行われる。これにより、図５に示すように、第１半導体基板ＳＵＢ１には、それぞれ所定導電型のウェルＷＲ１Ａ、ＷＲ１Ｂ、ＷＲ１Ｃ等が形成される。第２半導体基板ＳＵＢ２には、それぞれ所定導電型のウェルＷＲ２Ａ、ＷＲ２Ｂ、ＷＲ２Ｃ等が形成される。
【００２４】
次に、所定の写真製版処理と所定導電型の不純物を注入するイオン注入処理とが行われる。これにより、図６に示すように、第１半導体基板ＳＵＢ１には、拡散領域ＳＤ１Ａ、ＳＤ１Ｂ、ＳＤ１Ｃ等が形成される。第２半導体基板ＳＵＢ２には、拡散領域ＳＤ２Ａ、ＳＤ２Ｂ、ＳＤ２Ｃ等が形成される。
【００２５】
次に、たとえば、熱酸処理が行われる。これにより、図７に示すように、第１半導体基板ＳＵＢ１にはゲート絶縁膜ＧＩＦ１が形成される。第２半導体基板ＳＵＢ２にはゲート絶縁膜ＧＩＦ２が形成される。
【００２６】
次に、たとえば、ポリシリコン膜（図示せず）が形成される。次に、所定の写真製版処理およびエッチング処理が行われる。これにより、図８に示すように、第１半導体基板ＳＵＢ１には、ゲート電極ＧＥ１Ａ、ＧＥ１Ｂ、ＧＥ１Ｃ等が形成される。第２半導体基板ＳＵＢ２には、ゲート電極ＧＥ２Ａ、ＧＥ２Ｂ、ＧＥ２Ｃ等が形成される。
【００２７】
こうして、第１半導体基板ＳＵＢ１には、ゲート電極ＧＥ１Ａおよび拡散領域ＳＤ１Ａを含むＭＯＳトランジスタＴＲ１Ａが形成される。ゲート電極ＧＥ１Ｂおよび拡散領域ＳＤ１Ｂを含むＭＯＳトランジスタＴＲ１Ｂが形成される。ゲート電極ＧＥ１Ｃおよび拡散領域ＳＤ１Ｃを含むＭＯＳトランジスタＴＲ１Ｃが形成される。
【００２８】
第２半導体基板ＳＵＢ２には、ゲート電極ＧＥ２Ａおよび拡散領域ＳＤ２Ａを含むＭＯＳトランジスタＴＲ２Ａが形成される。ゲート電極ＧＥ２Ｂおよび拡散領域ＳＤ２Ｂを含むＭＯＳトランジスタＴＲ２Ｂが形成される。ゲート電極ＧＥ２Ｃおよび拡散領域ＳＤ２Ｃを含むＭＯＳトランジスタＴＲ２Ｃが形成される。
【００２９】
次に、たとえば、シリコン酸化膜等の絶縁膜（図示せず）が形成される。次に、その絶縁膜に、たとえば、化学的機械研磨処理が行われる。これにより、図９に示すように、第１半導体基板ＳＵＢ１では、コンタクト層間絶縁膜ＣＩＬ１が形成される。第２半導体基板ＳＵＢ２では、コンタクト層間絶縁膜ＣＩＬ２が形成される。
【００３０】
次に、所定の写真製版処理およびエッチング処理を行うことによって、コンタクト層間絶縁膜ＣＩＬ１、ＣＩＬ２にコンタクトホール（図示せず）が形成される。次に、コンタクトホールを埋め込むように、たとえば、タングステン膜等の導電性膜（図示せず）が形成される。次に、コンタクトホール内に位置する導電性膜の部分を残して、他の導電性膜の部分が除去される。
【００３１】
これにより、図１０に示すように、第１半導体基板ＳＵＢ１では、コンタクト層間絶縁膜ＣＩＬ１を貫通するようにコンタクトプラグＣＰＧ１が形成される。第２半導体基板ＳＵＢ２では、コンタクト層間絶縁膜ＣＩＬ２を貫通するようにコンタクトプラグＣＰＧ２が形成される。
【００３２】
次に、たとえば、アルミニウム膜等の導電性膜（図示せず）が形成される。次に、所定の写真製版処理およびエッチング処理が行われる。これにより、図１１に示すように、第１半導体基板ＳＵＢ１には、第１インダクタとなる第１コイルＣＯＬ１と、第１配線ＭＡ１とが形成される。第２半導体基板ＳＵＢ２には、第２インダクタとなる第２コイルＣＯＬ２と、第１配線ＭＢ１とが形成される。
【００３３】
次に、たとえば、シリコン酸化膜等の絶縁膜（図示せず）が形成される。次に、その絶縁膜に、たとえば、化学的機械研磨処理が行われる。これにより、第１半導体基板ＳＵＢ１には、層間絶縁膜ＩＬＡ１が形成される。第２半導体基板ＳＵＢ２には、層間絶縁膜ＩＬＢ１が形成される。
【００３４】
次に、所定の写真製版処理およびエッチング処理を行うことによって、層間絶縁膜ＩＬＡ１、ＩＬＢ１にヴィアホール（図示せず）が形成される。次に、ヴィアホールを埋め込むように、たとえば、タングステン膜等の導電性膜（図示せず）が形成される。次に、ヴィアホール内に位置する導電性膜の部分を残して、他の導電性膜の部分が除去される。
【００３５】
これにより、第１半導体基板ＳＵＢ１では、第１ヴィアＶＡ１が形成される。第１ヴィアＶＡ１は、層間絶縁膜ＩＬＡ１を貫通して、第１配線ＭＡ１に電気的に接続される。第２半導体基板ＳＵＢ２では、第１ヴィアＶＢ１が形成される。第１ヴィアＶＢ１は、層間絶縁膜ＩＬＢ１を貫通して、第１配線ＭＢ１に電気的に接続される。
【００３６】
次に、第１半導体基板ＳＵＢ１には、第１配線ＭＡ１、層間絶縁膜ＩＬＡ１および第１ヴィアＶＡ１を形成する一連の工程と実質的に同様の処理が順次行われる。第２半導体基板ＳＵＢ２には、第１配線ＭＢ１、層間絶縁膜ＩＬＢ１および第１ヴィアＶＢ１を形成する一連の工程と実質的に同様の処理が順次行われる。
【００３７】
これにより、図１２に示すように、第１半導体基板ＳＵＢ１では、層間絶縁膜ＩＬＡ１の上に、第２配線ＭＡ２、層間絶縁膜ＩＬＡ２および第２ヴィアＶＡ２が形成される。第２半導体基板ＳＵＢ２では、層間絶縁膜ＩＬＢ１の上に、第２配線ＭＢ２、層間絶縁膜ＩＬＢ２および第２ヴィアＶＢ２が形成される。
【００３８】
次に、図１３に示すように、第１半導体基板ＳＵＢ１では、層間絶縁膜ＩＬＡ２の上に、第３配線ＭＡ３、層間絶縁膜ＩＬＡ３および第３ヴィアＶＡ３が形成される。次に、層間絶縁膜ＩＬＡ３の上に、第４配線ＭＡ４、層間絶縁膜ＩＬＡ４および第４ヴィアＶＡ４が形成される。次に、層間絶縁膜ＩＬＡ４の上に、電極パッドＰＡＤＡおよび層間絶縁膜ＩＬＡ５が形成される。
【００３９】
第２半導体基板ＳＵＢ２では、層間絶縁膜ＩＬＢ２の上に、第３配線ＭＢ３、層間絶縁膜ＩＬＢ３および第３ヴィアＶＢ３が形成される。次に、層間絶縁膜ＩＬＢ３の上に、第４配線ＭＢ４、層間絶縁膜ＩＬＢ４および第４ヴィアＶＢ４が形成される。次に、層間絶縁膜ＩＬＢ４の上に、電極パッドＰＡＤＢおよび層間絶縁膜ＩＬＢ５が形成される。
【００４０】
次に、第１半導体基板ＳＵＢ１と第２半導体基板ＳＵＢ２とが接合される。図１４に示すように、第１インダクタエリアＩＤＡ１と第２インダクタエリアＩＤＡ２とを対向させ、ゲートドライバエリア第１ＧＤＡ１とゲートドライバエリア第２部ＧＤＡ２とを対向させ、第１ロジックエリアＬＧＡ１と第２ロジックエリアＬＧＡ２とを対向させた状態で、第１半導体基板ＳＵＢ１の主面側と第２半導体基板ＳＵＢ２の主面側とが接合される。
【００４１】
その後、接合された第１半導体基板ＳＵＢ１および第２半導体基板ＳＵＢ２をダイシングすることによって、半導体チップとして取り出される。取り出された半導体チップＳＣＰは、リードフレームＬＦＭに搭載された後、封止樹脂ＲＥＮによって封止されて、図２に示す半導体装置ＳＤＶが完成する。
【００４２】
上述した半導体装置ＳＤＶでは、ゲートドライバＧＤＬを、ゲートドライバ第１部ＧＤＬ１とゲートドライバ第２部ＧＤＬ２とに分けることで、半導体装置ＳＤＶとしてのチップサイズを小さくすることができる。これについて、比較例に係る半導体装置と比べて説明する。
【００４３】
図１５に示すように、比較例に係る半導体装置ＳＤＶでは、リードフレームＬＦＭに、第２半導体チップＣＰ２が搭載されている。その第２半導体チップＣＰ２の上に、絶縁性の接着剤ＤＡＦによって第１半導体チップＣＰ１が接合されている。リードフレームＬＦＭ、第１半導体チップＣＰ１および第２半導体チップＣＰ２は、封止樹脂ＲＥＮによって封止されている。
【００４４】
図１６および図１７に示すように、第１半導体チップＣＰ１では、第１インダクタエリアＩＤＲ１に第１インダクタＩＤ１が形成されている。ロジックエリアＬＧＲ１にロジック回路ＬＧ１が形成されている。第１インダクタＩＤ１およびロジック回路ＬＧ１は、モータＭＴＲを駆動させるシステムのマイクロコンピュータＭＣＵ（図１参照）に電気的に接続されている。
【００４５】
第２半導体チップＣＰ２では、第２インダクタエリアＩＤＲ２に第２インダクタＩＤ２が形成されている。ロジックエリアＬＧＲ２にロジック回路ＬＧ２が形成されている。ゲートドライバエリアＤＲＲにゲートドライバＧＤが形成されている。第２インダクタＩＤ２は、ゲートドライバＧＤに電気的に接続されている。ゲートドライバＧＤは、モータＭＴＲを駆動させるシステムのパワー半導体素子ＰＳＥＬ（図１参照）に電気的に接続されている。
【００４６】
比較例に係る半導体装置ＳＤＶの第２半導体チップＣＰ２では、ゲートドライバＧＤが形成されるゲートドライバエリアＤＲＲの占有面積が、他のエリアに比べて大きい。このため、図１７に示すように、半導体装置ＳＤＶとしては、サイズ（たとえば、Ｌ×Ｗ）が大きくなり、半導体装置ＳＤＶの小型化を阻害する要因の一つとされている。
【００４７】
比較例に係る半導体装置ＳＤＶに対して、実施の形態１に係る半導体装置ＳＤＶでは、ゲートドライバが、２つに分けられている。図１８に示すように、比較例に係る半導体装置における第２半導体チップＣＰ２のゲートドライバＧＤが、ゲートドライバ第１部ＧＤＬ１とゲートドライバ第２部ＧＤＬ２とに分けられる。
【００４８】
ゲートドライバ第１部ＧＤＬ１と、第１半導体チップＣＰ１の第１インダクタＩＤ１およびロジック回路ＬＧ１とを、一つの半導体基板に形成した半導体チップが、第１半導体チップＳＣＰ１とされる。ゲートドライバ第２部ＧＤＬ２と、第２インダクタＩＤ２と、ロジック回路ＬＧ２とを、一つの半導体基板に形成した半導体チップが、第２半導体チップＳＣＰ２とされる。
【００４９】
第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２とを接合することで、図３に示される半導体装置ＳＤＶとなる。半導体装置ＳＤＶでは、電気的に接続されたゲートドライバ第１部ＧＤＬ１とゲートドライバ第２部ＧＤＬ２とによって、ゲートドライバとしての所望の機能を発揮することになる。
【００５０】
実施の形態１に係る半導体装置ＳＤＶでは、特に、２つに分けられたゲートドライバ第１部ＧＤＬ１とゲートドライバ第２部ＧＤＬ２とが、第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２との接合によって電気的に接続されることになる。これにより、図１９に示すように、半導体チップＳＣＰのサイズ（たとえば、Ｌ×Ｗ）を大幅に小さくすることができ、半導体装置ＳＤＶの小型化を図ることができる。
【００５１】
また、実施の形態１に係る半導体装置ＳＤＶでは、半導体基板において、第１半導体チップＳＣＰ１として形成される領域と第２半導体チップＳＣＰ２として形成される領域とを、それぞれ特定の位置に配置することで、半導体装置ＳＤＶの製造が容易になる。このことについて説明する。
【００５２】
図２０に、半導体基板ＳＵＢにおける第１半導体チップＳＣＰ１および第２半導体チップＳＣＰ２の配置パターンの一例を示す。図２０に示すように、第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２とは、半導体基板ＳＵＢの中心を通る線分ＡＸに対して、線対称に配置されている。この線分ＡＸは、たとえば、ノッチが形成されている周方向位置と、半導体基板ＳＵＢの中心を結ぶ線分を延長させた線分としてもよい。
【００５３】
線分ＡＸに対して線対称に配置される第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２とでは、第１半導体チップＳＣＰ１および第２半導体チップＳＣＰ２のそれぞれに規定される対応する領域も、線分ＡＸに対して線対称になるように配置（規定）される。
【００５４】
図２１に示すように、第１インダクタエリアＩＤＡ１と第２インダクタエリアＩＤＡ２とが、線分ＡＸに対して線対称に配置される。ゲートドライバエリア第１部ＧＤＡ１とゲートドライバエリア第２部ＧＤＡ２とが、線分ＡＸに対して線対称に配置される。第１ロジックエリアＬＧＡ１と第２ロジックエリアＬＧＡ２とが、線分ＡＸに対して線対称に配置される。
【００５５】
このような配置態様で、図２２に示すように、第１半導体基板ＳＵＢ１に、線対称に配置された第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２とが形成される。第２半導体基板ＳＵＢ２に、線対称に配置された第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２とが形成される。
【００５６】
次に、図２３に示すように、第１半導体基板ＳＵＢ１と第２半導体基板ＳＵＢ２と接合することで、第１半導体基板ＳＵＢ１の第１半導体チップＳＣＰ１と第２半導体基板ＳＵＢ２の第２半導体チップＳＣＰ２とが接合される。また、第１半導体基板ＳＵＢ１の第２半導体チップＳＣＰ２と第２半導体基板ＳＵＢ２の第１半導体チップＳＣＰ１とが接合される。その後、接合された第１半導体基板ＳＵＢ１および第２半導体基板ＳＵＢ２をダイシングすることによって、半導体チップＳＣＰとして取り出されることになる。
【００５７】
上述した半導体基板を適用した半導体装置の製造方法では、第１半導体チップＳＣＰ１および第２半導体チップＳＣＰ２を含む同じパターンがそれぞれ形成された第１半導体基板ＳＵＢ１と第２半導体基板ＳＵＢ２とを接合することによって製造することができる。すなわち、第１半導体基板ＳＵＢ１と第２半導体基板ＳＵＢ２とに対して、共通の写真製版用のマスクを使用して製造することができる。
【００５８】
これにより、たとえば、第１半導体チップＳＣＰ１だけが形成された第１半導体基板ＳＵＢ１と、第２半導体チップＳＣＰ２だけが形成された第２半導体基板ＳＵＢ２とを接合させて半導体装置を製造する場合と比べて、第１半導体基板ＳＵＢ１と第２半導体基板ＳＵＢ２とで、写真製版用のマスクを使い分ける必要がない。その結果、製造コストの削減に寄与することができ、また、より容易に製造することができる。
【００５９】
なお、上述した半導体装置ＳＤＶでは、ローサイド側のパワー半導体素子ＰＳＥＬの動作を制御する半導体装置ＳＤＶについて説明したが、ハイサイド側のパワー半導体素子ＰＳＥＨの動作を制御する半導体装置としても、適用することが可能である。
【００６０】
実施の形態２
ここでは、図２４に示すように、モータＭＴＲを駆動させるシステムのローサイドＬＷＳ側の３つのパワー半導体素子ＰＳＥＬのうちの一つのパワー半導体素子ＰＳＥＬの動作と、ハイサイドＨＨＷ側の３つのパワー半導体素子ＰＳＥＨのうちの一つのパワー半導体素子ＰＳＥＨの動作とを制御する半導体装置ＳＤＶの一例について説明する。
【００６１】
半導体装置ＳＤＶは、ローサイドＬＷＳ側のデジタルアイソレータＩＳＬおよびゲートドライバＧＤＬと、ハイサイドＨＨＳ側のデジタルアイソレータＩＳＨおよびゲートドライバＧＤＨとを備えている。半導体装置ＳＤＶの構造について説明する。
【００６２】
図２５に示すように、半導体装置ＳＤＶでは、半導体チップＳＣＰがリードフレームＬＦＭに搭載されて、封止樹脂ＲＥＮによって封止されている。半導体チップＳＣＰは、第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２とからなる。その半導体チップＳＣＰの構造について、詳しく説明する。
【００６３】
図２６に示すように、半導体チップＳＣＰでは、第１半導体チップＳＣＰ１（第１半導体基板ＳＵＢ１）の主面と第２半導体チップＳＣＰ２（第２半導体基板ＳＵＢ２）の主面とが接合されている。半導体チップＳＣＰでは、インダクタエリアＩＤＡ、ロジックエリアＬＧＡ、ゲートドライバエリアＧＤＭ、ロジックエリアＬＧＢおよびインダクタエリアＩＤＢがそれぞれ規定されている。
【００６４】
インダクタエリアＩＤＡには、デジタルアイソレータＩＳＬが形成されている。ロジックエリアＬＧＡには、ロジック回路が形成されている。ゲートドライバエリアＧＤＭには、ゲートドライバＧＤＬの回路およびゲートドライバＧＤＨの回路がそれぞれ形成されている。ロジックエリアＬＧＢには、ロジック回路が形成されている。インダクタエリアＩＤＢには、デジタルアイソレータＩＳＨが形成されている。
【００６５】
第１半導体チップＳＣＰ１では、第１インダクタエリアＩＤＡ１と、第１ロジックエリアＬＧＡ１と、ゲートドライバエリア第１部ＧＤＭ１と、第３ロジックエリアＬＧＢ１と、第３インダクタエリアＩＤＢ１とが規定されている。
【００６６】
第１インダクタエリアＩＤＡ１には、第１インダクタＩＤ１が形成されている。第１ロジックエリアＬＧＡ１には、たとえば、第１インダクタＩＤ１のロジック回路と、ゲートドライバＧＤＬのロジック回路の一部とが形成されている。ゲートドライバエリア第１部ＧＤＭ１には、ゲートドライバＧＤＬの一部をなすゲートドライバ第１部ＧＤＬ１と、ゲートドライバＧＤＨの一部をなすゲートドライバ第１部ＧＤＨ１とが形成されている。
【００６７】
第３ロジックエリアＬＧＢ１には、たとえば、第３インダクタＩＤ３のロジック回路と、ゲートドライバＧＤＨのロジック回路の一部とが形成されている。第３インダクタエリアＩＤＢ１には、第３インダクタＩＤ３が形成されている。
【００６８】
一方、第２半導体チップＳＣＰ２では、第２インダクタエリアＩＤＡ２と、第２ロジックエリアＬＧＡ２と、ゲートドライバエリア第２部ＧＤＭ２と、第４ロジックエリアＬＧＢ２と、第４インダクタエリアＩＤＢ２とが規定されている。
【００６９】
第２インダクタエリアＩＤＡ２には、第２インダクタＩＤ２が形成されている。第２ロジックエリアＬＧＡ２には、たとえば、第２インダクタＩＤ２のロジック回路と、ゲートドライバＧＤＬのロジック回路の一部以外の残りの部分とが形成されている。ゲートドライバエリア第２部ＧＤＭ２には、ゲートドライバＧＤＬの一部以外の残りの部分をなすゲートドライバ第２部ＧＤＬ２と、ゲートドライバＧＤＨの一部以外の残りの部分をなすゲートドライバ第２部ＧＤＨ２とが形成されている。
【００７０】
第４ロジックエリアＬＧＢ２には、たとえば、第４インダクタＩＤ４のロジック回路と、ゲートドライバＧＤＨのロジック回路の一部以外の残りの部分とが形成されている。第４インダクタエリアＩＤＢ２には、第４インダクタＩＤ４が形成されている。
【００７１】
インダクタエリアＩＤＡでは、第１インダクタエリアＩＤＡ１と第２インダクタエリアＩＤＡ２とが対向している。ローサイド側の第１インダクタＩＤ１と第２インダクタＩＤ２との間で、電磁誘導によって電気信号の送受信が行われる。
【００７２】
ロジックエリアＬＧＡでは、第１ロジックエリアＬＧＡ１と第２ロジックエリアＬＧＡ２とが対向している。ゲートドライバＧＤＬのロジック回路の一部とゲートドライバＧＤＬのロジック回路の一部以外の残りの部分とは電気的に接続されて、ロジックとしての所望の機能を発揮する。第１インダクタＩＤ１のロジック回路と、第２インダクタＩＤ２のロジック回路とは電気的に絶縁されている。
【００７３】
ゲートドライバエリアＧＤＭでは、ゲートドライバエリア第１部ＧＤＭ１とゲートドライバエリア第２部ＧＤＭ２とが対向している。ゲートドライバ第１部ＧＤＬ１とゲートドライバ第２部ＧＤＬ２とは電気的に接続されて、ゲートドライバＧＤＬとしての所望の機能を発揮する。ゲートドライバ第１部ＧＤＨ１とゲートドライバ第２部ＧＤＨ２とは電気的に接続されて、ゲートドライバＧＤＨとしての所望の機能を発揮する。
【００７４】
ロジックエリアＬＧＢでは、第３ロジックエリアＬＧＢ１と第４ロジックエリアＬＧＢ２とが対向している。ゲートドライバＧＤＨのロジック回路の一部とゲートドライバＧＤＨのロジック回路の一部以外の残りの部分とは電気的に接続されて、ロジックとしての所望の機能を発揮する。第３インダクタＩＤ３のロジック回路と、第４インダクタＩＤ４のロジック回路とは電気的に絶縁されている。
【００７５】
インダクタエリアＩＤＢでは、第３インダクタエリアＩＤＢ１と第４インダクタエリアＩＤＢ２とが対向している。ハイサイド側の第３インダクタＩＤ３と第４インダクタＩＤ４との間で、電磁誘導によって電気信号の送受信が行われる。実施の形態２に係る半導体装置ＳＤＶは、上記のように構成される。
【００７６】
次に、上述した半導体装置ＳＤＶの製造方法の一例について説明する。上述した半導体装置ＳＤＶは、ローサイド側に対応する各エリアに加えて、ハイサイド側に対応する各エリアを形成することで、実施の形態１において説明した製造方法と実質的に同じ製造方法（工程）によって、製造することができる。製造方法のメリットについては後述する。
【００７７】
上述した半導体装置ＳＤＶでは、ゲートドライバＧＤＬが、ゲートドライバ第１部ＧＤＬ１とゲートドライバ第２部ＧＤＬ２とに分けられ、ゲートドライバＧＤＨが、ゲートドライバ第１部ＧＤＨ１とゲートドライバ第２部ＧＤＨ２とに分けられていることで、半導体装置ＳＤＶとしてのチップサイズを小さくすることができる。これについて、比較例に係る半導体装置と比べて説明する。
【００７８】
図２７に示すように、比較例に係る半導体装置ＳＤＶでは、一のリードフレームＬＦＭに、第２半導体チップＣＰ２が搭載されている。その第２半導体チップＣＰ２の上に、絶縁性の接着剤ＤＡＦによって第１半導体チップＣＰ１が接合されている。他のリードフレームＬＦＭに、第４半導体チップＣＰ４が搭載されている。その第４半導体チップＣＰ４の上に、絶縁性の接着剤ＤＡＦによって第３半導体チップＣＰ３が接合されている。リードフレームＬＥＦ、第１半導体チップＣＰ１〜第４半導体チップＣＰ４は、封止樹脂ＲＥＮによって封止されている。
【００７９】
図２８に示すように、第１半導体チップＣＰ１では、第１インダクタエリアＩＤＲ１に第１インダクタＩＤ１が形成されている。ロジックエリアＬＧＲ１にロジック回路ＬＧ１が形成されている。第１インダクタＩＤ１およびロジック回路ＬＧ１は、モータＭＴＲを駆動させるシステムのマイクロコンピュータＭＣＵ（図１参照）に電気的に接続されている。
【００８０】
第２半導体チップＣＰ２では、第２インダクタエリアＩＤＲ２に第２インダクタＩＤ２が形成されている。第２インダクタエリアＩＤＲ２は、第１インダクタエリアＩＤＲ１の下に配置されている。ロジックエリアＬＧＲ２にロジック回路ＬＧ２が形成されている。ゲートドライバエリアＤＲＲにゲートドライバＧＤＬが形成されている。第２インダクタＩＤ２はゲートドライバＧＤＬに電気的に接続されている。ゲートドライバＧＤＬは、モータＭＴＲを駆動させるシステムのパワー半導体素子ＰＳＥＬ（図１参照）に電気的に接続されている。
【００８１】
第３半導体チップＣＰ３では、第３インダクタエリアＩＤＲ３に第３インダクタＩＤ３が形成されている。ロジックエリアＬＧＲ３にロジック回路ＬＧ３が形成されている。第３インダクタＩＤ３およびロジック回路ＬＧ３は、モータＭＴＲを駆動させるシステムのマイクロコンピュータＭＣＵ（図１参照）に電気的に接続されている。
【００８２】
第４半導体チップＣＰ４では、第４インダクタエリアＩＤＲ４に第４インダクタＩＤ４が形成されている。第４インダクタエリアＩＤＲ４は、第３インダクタエリアＩＤＲ３の下に配置されている。ロジックエリアＬＧＲ４にロジック回路ＬＧ４が形成されている。第４インダクタＩＤ４およびロジック回路ＬＧ４は、モータＭＴＲを駆動させるシステムのパワー半導体素子ＰＳＥＨ（図２４参照）に電気的に接続されている。
【００８３】
比較例に係る半導体装置ＳＤＶでは、ゲートドライバＧＤＬが形成される第２半導体チップＣＰ２のゲートドライバエリアＤＲＲの占有面積と、ゲートドライバＧＤＨが形成される第４半導体チップＣＰ４のゲートドライバエリアＤＲＲの占有面積とが、他のエリアに比べて大きい。このため、半導体装置ＳＤＶとしては、サイズ（たとえば、Ｌ×Ｗ）が大きくなり、半導体装置ＳＤＶの小型化を阻害することになる。
【００８４】
比較例に係る半導体装置ＳＤＶに対して、実施の形態２に係る半導体装置ＳＤＶでは、ゲートドライバが、２つに分けられている。すなわち、ゲートドライバＧＤＬが、ゲートドライバ第１部ＧＤＬ１とゲートドライバ第２部ＧＤＬ２とに分けられ、ゲートドライバＧＤＨが、ゲートドライバ第１部ＧＤＨ１とゲートドライバ第２部ＧＤＨ２とに分けられている。
【００８５】
ゲートドライバ第１部ＧＤＬ１とゲートドライバ第１部ＧＤＨ１とは、第１半導体チップＳＣＰ１のゲートドライバエリア第１部ＧＤＭ１に形成される。ゲートドライバ第２部ＧＤＬ２とゲートドライバ第２部ＧＤＨ２とは、第２半導体チップＳＣＰ２のゲートドライバエリア第２部ＧＤＭ２に形成される。
【００８６】
第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２とを接合することで、ゲートドライバ第１部ＧＤＬ１とゲートドライバ第２部ＧＤＬ２とが電気的に接続され、ゲートドライバ第１部ＧＤＨ１とゲートドライバ第２部ＧＤＨ２とが電気的に接続されて、ゲートドライバとしての所望の機能を発揮する。これにより、図２９に示すように、半導体チップＳＣＰのサイズ（たとえば、Ｌ×Ｗ）を大幅に小さくすることができ、半導体装置の小型化を図ることができる。
【００８７】
また、前述した半導体装置ＳＤＶと同様に、実施の形態２に係る半導体装置ＳＤＶでは、半導体基板において、第１半導体チップＳＣＰ１として形成される領域と第２半導体チップＳＣＰ２として形成される領域とを、それぞれ特定の位置に配置することで、半導体装置ＳＤＶの製造が容易になる。このことについて説明する。
【００８８】
図３０に、半導体基板ＳＵＢにおける第１半導体チップＳＣＰ１および第２半導体チップＳＣＰ２の配置パターンの一例を示す。図３０に示すように、第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２とは、半導体基板ＳＵＢの中心を通る線分ＡＸに対して、線対称に配置されている。
【００８９】
線分ＡＸに対して線対称に配置される第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２とでは、第１半導体チップＳＣＰ１および第２半導体チップＳＣＰ２のそれぞれに規定される対応する領域も、線分ＡＸに対して線対称になるように配置（規定）される。
【００９０】
図３１に示すように、第１インダクタエリアＩＤＡ１と第２インダクタエリアＩＤＡ２とが、線分ＡＸに対して線対称に配置される。第１ロジックエリアＬＧＡ１と第２ロジックエリアＬＧＡ２とが、線分ＡＸに対して線対称に配置される。ゲートドライバエリア第１部ＧＤＭ１とゲートドライバエリア第２部ＧＤＭ２とが、線分ＡＸに対して線対称に配置される。第３ロジックエリアＬＧＢ１と第４ロジックエリアＬＧＢ２とが、線分ＡＸに対して線対称に配置される。第３インダクタエリアＩＤＢ１と第４インダクタエリアＩＤＢ２とが、線分ＡＸに対して線対称に配置される。
【００９１】
このような配置態様で、図２２に示されるのと同様に、第１半導体基板ＳＵＢ１に、線対称に配置された第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２とが形成される。第２半導体基板ＳＵＢ２に、線対称に配置された第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２とが形成される。
【００９２】
次に、図２３に示されるのと同様に、第１半導体基板ＳＵＢ１と第２半導体基板ＳＵＢ２と接合することで、第１半導体基板ＳＵＢ１の第１半導体チップＳＣＰ１と第２半導体基板ＳＵＢ２の第２半導体チップＳＣＰ２とが接合される。また、第１半導体基板ＳＵＢ１の第２半導体チップＳＣＰ２と第２半導体基板ＳＵＢ２の第１半導体チップＳＣＰ１とが接合される。
【００９３】
上述した半導体基板を適用した半導体装置の製造方法では、前述した半導体装置の場合と同様に、第１半導体基板ＳＵＢ１と第２半導体基板ＳＵＢ２とに対して、共通の写真製版用のマスクを使用して製造することができる。これにより、第１半導体基板ＳＵＢ１と第２半導体基板ＳＵＢ２とで、写真製版用のマスクを使い分ける必要がなく、製造コストの削減に寄与することができ、また、より容易に製造することができる。
【００９４】
なお、各実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。
【００９５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９６】
ＭＤＳ  モータ駆動システム、ＭＴＲ  モータ、ＬＷＳ  ローサイド、ＩＳＬ  デジタルアイソレータ、ＩＤ１  第１インダクタ、ＩＤ２  第２インダクタ、ＧＤＬ  ゲートドライバ、ＰＳＥＬ  パワー半導体素子、ＧＤＬ１  ゲートドライバ第１部、ＧＤＬ２  ゲートドライバ第２部、ＨＨＳ  ハイサイド、ＩＳＨ  デジタルアイソレータ、ＩＤ３  第３インダクタ、ＩＤ４  第４インダクタ、ＧＤＨ  ゲートドライバ、ＰＳＥＨ  パワー半導体素子、ＧＤＨ１  ゲートドライバ第１部、ＧＤＨ２  ゲートドライバ第２部、ＭＣＵ  マイクロコンピュータ、ＬＶＲ  低電圧領域、ＨＶＲ  高電圧領域、ＳＤＶ  半導体装置、ＳＣＰ  半導体チップ、ＳＣＰ１  第１半導体チップ、ＳＣＰ２  第２半導体チップ、ＢＰ  接合部、ＬＦＭ  リードフレーム、ＲＥＮ  封止樹脂、ＩＤＡ  インダクタエリア、ＩＤＡ１  第１インダクタエリア、ＩＤＡ２  第２インダクタエリア、ＩＤＢ  インダクタエリア、ＩＤＢ１  第３インダクタエリア、ＩＤＢ２  第４インダクタエリア、ＧＤＡ  ゲートドライバエリア、ＧＤＡ１  ゲートドライバエリア第１部、ＧＤＡ２  ゲートドライバエリア第２部、ＧＤＭ  ゲートドライバエリア、ＧＤＭ１  ゲートドライバエリア第１部、ＧＤＭ２  ゲートドライバエリア第２部、ＬＧＡ  ロジックエリア、ＬＧＡ１  第１ロジックエリア、ＬＧＡ２  第２ロジックエリア、ＬＧＢ  ロジックエリア、ＬＧＢ１  第３ロジックエリア、ＬＧＢ２  第４ロジックエリア、ＳＵＢ１  第１半導体基板、ＥＩＦ１  素子分離絶縁膜、ＷＲ１Ａ、ＷＲ１Ｂ、ＷＲ１Ｃ  ウェル、  ＳＤ１Ａ、  ＳＤ１Ｂ、  ＳＤ１Ｃ  拡散領域、ＧＩＦ１  ゲート絶縁膜、ＧＥ１Ａ、ＧＥ１Ｂ、ＧＥ１Ｃ  ゲート電極、ＴＲ１Ａ、ＴＲ１Ｂ、ＴＲ１Ｃ  ＭＯＳトランジスタ、ＣＩＬ１  コンタクト層間絶縁膜、ＣＰＧ１  コンタクトプラグ、ＭＡ１  第１配線、ＶＡ１  第１ヴィア、ＣＯＬ１  第１コイル、ＩＬＡ１  層間絶縁膜、ＭＡ２  第２配線、ＶＡ２  第２ヴィア、ＩＬＡ２  層間絶縁膜、ＭＡ３  第３配線、ＶＡ３  第３ヴィア、ＩＬＡ３  層間絶縁膜、ＭＡ４  第４配線、ＶＡ４  第４ヴィア、ＩＬＡ４  層間絶縁膜、ＰＡＤＡ  電極パッド、ＭＬＡ  多層配線構造、  ＳＵＢ２  第２半導体基板、ＥＩＦ２  素子分離絶縁膜、ＷＲ２Ａ、ＷＲ２Ｂ、ＷＲ２Ｃ  ウェル、ＳＤ２Ａ、ＳＤ２Ｂ、ＳＤ２Ｃ  拡散領域、ＧＩＦ２  ゲート絶縁膜、ＧＥ２Ａ、ＧＥ２Ｂ、ＧＥ２Ｃ  ゲート電極、ＴＲ２Ａ、ＴＲ２Ｂ、ＴＲ２Ｃ  ＭＯＳトランジスタ、ＣＩＬ２  コンタクト層間絶縁膜、ＣＰＧ２  コンタクトプラグ、ＭＢ１  第１配線、ＶＢ１  第１ヴィア、ＣＯＬ２  第２コイル、ＩＬＢ１  層間絶縁膜、ＭＢ２  第２配線、ＶＢ２  第２ヴィア、ＩＬＢ２  層間絶縁膜、ＭＢ３  第３配線、ＶＢ３  第３ヴィア、ＩＬＢ３  層間絶縁膜、ＭＢ４  第４配線、ＶＢ４  第４ヴィア、ＩＬＢ４  層間絶縁膜、ＰＡＤＢ  電極パッド、ＭＬＢ  多層配線構造、ＳＣＰ  半導体チップ、ＣＰ１  第１半導体チップ、ＣＰ２  第２半導体チップ、ＤＡＦ  接着層、ＩＤ１  第１インダクタ、ＩＤＲ１  第１インダクタエリア、ＬＧ１  ロジック回路、ＬＧＲ１  ロジックエリア、ＩＤ２  第２インダクタ、ＩＤＲ２  第２インダクタエリア、ＬＧ２  ロジック回路、ＬＧＲ２  ロジックエリア、ＧＤ  ゲートドライバ、ＤＲＲ  ドライバエリア、ＣＰ３  第３半導体チップ、ＣＰ４  第４半導体チップ、ＩＤ３  第３インダクタ、ＩＤＲ３  第３インダクタエリア、ＬＧ３  ロジック回路、ＬＧＲ３  ロジックエリア、ＩＤ４  第４インダクタ、ＩＤＲ４  第４インダクタエリア、ＬＧ４  ロジック回路、ＬＧＲ４  ロジックエリア、ＧＤ  ゲートドライバ、ＤＲＲ  ドライバエリア、ＳＵＢ  半導体基板、ＡＸ  線分。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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