(57)【要約】      （修正有）【課題】ノイズ耐性の向上を図ることを目的とする。【解決手段】半導体基板７０と、前記半導体基板の上方に設けられ、物理量に応じた信号を出力する検出部２１と、前記検出部の下方における前記半導体基板内、又は前記検出部と前記半導体基板との間に設けられたノイズ抑制層２００と、を有する検出装置。また、前記ノイズ抑制層は、前記半導体基板内に設けられた前記半導体基板とは極性が反対の拡散層である【選択図】図８
2020085502.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に設けられ、物理量に応じた信号を出力する検出部と、
前記検出部の下方における前記半導体基板内、又は前記検出部と前記半導体基板との間に設けられたノイズ抑制層と、
を有する検出装置。
【請求項２】
前記ノイズ抑制層は、前記半導体基板内に設けられた前記半導体基板とは極性が反対の拡散層である請求項１に記載の検出装置。
【請求項３】
前記ノイズ抑制層には、前記半導体基板との間のｐｎ接合を逆バイアスとする固定電位が付与される請求項２に記載の検出装置。
【請求項４】
前記ノイズ抑制層は、前記検出部と前記半導体基板との間に設けられた金属又は多結晶シリコンからなる導電層である請求項１に記載の検出装置。
【請求項５】
前記検出部は、一対の電極間に感湿膜が配置された湿度検出用キャパシタを有し、湿度に応じた信号を出力する請求項１ないし４いずれか１項に記載の検出装置。
【請求項６】
前記湿度検出用キャパシタは、
前記半導体基板の上方に形成された下部電極と、
前記感湿膜上に形成された上部電極と、
前記下部電極と前記上部電極との間に配置された前記感湿膜と、
を有する請求項５に記載の検出装置。
【請求項７】
前記検出部は、
前記下部電極と、
前記ノイズ抑制層と前記下部電極との間に配置された参照電極と、
前記参照電極と前記下部電極との間に配置された絶縁膜と、
により構成された参照用キャパシタを有する請求項６に記載の検出装置。
【請求項８】
前記感湿膜は、ポリイミドにより形成されている請求項５ないし７いずれか１項に記載の検出装置。
【請求項９】
前記半導体基板と、前記検出部と、前記ノイズ抑制層とを含む第１半導体チップと、
前記検出部を駆動する駆動部と、前記検出部から出力される電荷を電圧に変換する電荷電圧変換部とを含む第２半導体チップと、
を有し、
前記第１半導体チップは、前記第２半導体チップ上に積層されている請求項１ないし７いずれか１項に記載の検出装置。
【請求項１０】
前記駆動部は、交流の駆動信号を前記検出部に印加する請求項９に記載の検出装置。
【請求項１１】
半導体基板と、前記半導体基板の上方に設けられ、物理量に応じた信号を出力する検出部と、を有する第１半導体チップと、
前記検出部を駆動する駆動部と、前記検出部から出力される電荷を電圧に変換する電荷電圧変換部とを含む第２半導体チップと、
を有し、
前記第１半導体チップは、前記第２半導体チップ上に積層され、前記検出部と前記第２半導体チップの間にノイズ抑制層が設けられている検出装置。
【請求項１２】
前記ノイズ抑制層は、前記検出部と前記半導体基板との間に設けられている請求項１１に記載の検出装置。
【請求項１３】
前記ノイズ抑制層は、前記検出部の下方における前記半導体基板内に設けられている請求項１１に記載の検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、湿度検出装置等の検出装置に関する。
【背景技術】
【０００２】
検出装置として、例えば湿度検出装置には、吸収した水分量に応じて誘電率が変化する高分子材料で形成された感湿膜を誘電体として用いた静電容量式のものがある。この静電容量式の湿度検出装置では、感湿膜が電極間に配置され、この電極間の静電容量を測定することにより湿度（相対湿度）が求められる（例えば、特許文献１参照）。
【０００３】
特許文献１に記載の湿度検出装置では、湿度により静電容量が変化するセンサ部と、センサ部から出力される電荷を電圧に変換する処理等を行う回路部とを、基板上に並設している。
【０００４】
このような静電容量式の湿度検出装置に用いられる回路部として、センサ部から出力される電荷をチャージアンプにより電圧に変換する構成が知られている（例えば、特許文献２参照）。この回路部には、チャージアンプの他に、センサ部を矩形波の交流駆動信号で駆動する駆動回路等が設けられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第５５４７２９６号
【特許文献２】特許第６２２８８６５号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の湿度検出装置では、センサ部と回路部とを並設しているが、小型化や低コスト化の要請から、センサ部と回路部とをチップ状とし、回路部上にセンサ部を実装したスタック構造とすることが想定される。
【０００７】
センサ部と回路部とを並設した場合には、両者が離れていることから、両者の間で伝達されるノイズの影響は小さいが、スタック構造とした場合には、センサ部と回路部とが近接するため、ノイズの影響が懸念される。
【０００８】
特に、上記のように、回路部からセンサ部を交流駆動信号で駆動する場合には、センサ部と回路部との両方で大きなノイズが発生し得るため、ノイズ耐性の向上を図ることが望まれる。
【０００９】
本発明は、ノイズ耐性の向上を図ることを目的とする。
【課題を解決するための手段】
【００１０】
開示の技術は、半導体基板と、前記半導体基板の上方に設けられ、物理量に応じた信号を出力する検出部と、前記検出部の下方における前記半導体基板内、又は前記検出部と前記半導体基板との間に設けられたノイズ抑制層と、を有する検出装置である。
【発明の効果】
【００１１】
本発明によれば、ノイズ耐性の向上を図ることができる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態に係る湿度検出装置の概略構成を例示する図である。
【図２】図１中のＡ−Ａ線に沿う断面を概略的に示す断面図である。
【図３】モールド樹脂を除去した状態における湿度検出装置の平面図である。
【図４】センサチップの構成を示す概略平面図である。
【図５】ＥＳＤ保護回路の構成を例示する回路図である。
【図６】ＥＳＤ保護回路を構成するＮＭＯＳトランジスタの層構造を例示する図である。
【図７】湿度検出部の構成を例示する回路図である。
【図８】センサチップの素子構造を説明するための概略断面図である。
【図９】下部電極及び上部電極の形状を例示する平面図である。
【図１０】ＡＳＩＣチップの構成を例示する図である。
【図１１】測定シーケンスを説明するタイミングチャートである。
【図１２】第２実施形態におけるセンサチップの素子構造を説明するための概略断面図である。
【図１３】第３実施形態におけるセンサチップの素子構造を説明するための概略断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して発明を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。なお、本開示において、単に湿度と記載されている場合における湿度は、相対湿度を意味する。
【００１４】
＜第１実施形態＞
［概略構成］
本発明の第１実施形態に係る湿度検出装置１０の構成について説明する。
【００１５】
図１は、第１実施形態に係る湿度検出装置１０の概略構成を例示する図である。図１（Ａ）は、湿度検出装置１０を上方から見た平面図である。図１（Ｂ）は、湿度検出装置１０を下方から見た下面図である。図１（Ｃ）は、湿度検出装置１０を横方向から見た側面図である。また、図２は、図１（Ａ）中のＡ−Ａ線に沿う断面を概略的に示す断面図である。
【００１６】
湿度検出装置１０は、平面形状がほぼ矩形状であって、対向する２組の二辺の一方がＸ方向に平行であって、他方がＹ方向に平行である。Ｘ方向とＹ方向とは互いに直交する。また、湿度検出装置１０は、Ｘ方向及びＹ方向に直交するＺ方向に厚みを有する。なお、湿度検出装置１０の平面形状は、矩形状に限られず、円形、楕円、多角形等であってもよい。
【００１７】
湿度検出装置１０は、第１半導体チップとしてのセンサチップ２０と、第２半導体チップとしてのＡＳＩＣ（Application Specific Integrated Circuit）チップ３０と、封止部材としてのモールド樹脂４０と、複数のリード端子４１とを有する。
【００１８】
センサチップ２０は、ＡＳＩＣチップ３０上に第１ＤＡＦ（Die Attach Film）４２を介して積層されている。すなわち、センサチップ２０とＡＳＩＣチップ３０とは、スタック構造となっている。
【００１９】
センサチップ２０とＡＳＩＣチップ３０とは、複数の第１ボンディングワイヤ４３により電気的に接続されている。ＡＳＩＣチップ３０と複数のリード端子４１とは、複数の第２ボンディングワイヤ４４により電気的に接続されている。
【００２０】
このように積層化されたセンサチップ２０及びＡＳＩＣチップ３０、複数の第１ボンディングワイヤ４３、複数の第２ボンディングワイヤ４４、及び複数のリード端子４１は、モールド樹脂４０により封止されてパッケージ化されている。このパッケージ方式は、ＰＬＰ（Plating Lead Package）方式と呼ばれるものである。
【００２１】
ＡＳＩＣチップ３０の下面には、詳しくは後述するが、ＰＬＰ方式によりパッケージ化する際に使用された第２ＤＡＦ４５が残存している。第２ＤＡＦ４５は、ＡＳＩＣチップ３０の下面を絶縁する役割を有する。湿度検出装置１０の下面には、第２ＤＡＦ４５と、複数のリード端子４１とが露出している。
【００２２】
各リード端子４１は、ニッケルや銅により形成されている。第１ＤＡＦ４２及び第２ＤＡＦ４５は、それぞれ樹脂とシリカなどの混合物からなる絶縁材料で形成されている。モールド樹脂４０は、カーボンブラックやシリカなどの混合物を含むエポキシ樹脂等の遮光性を有する黒色系の樹脂である。
【００２３】
湿度検出装置１０の上面側には、センサチップ２０の一部をモールド樹脂４０から露出させる開口部５０が形成されている。この開口部５０は、例えば、壁部がテーパ状であって、開口面積が下方に向かうにつれて小さくなる。この開口部５０のうち、実際にセンサチップ２０を露出させる最下端の部分を有効開口部５１という。
【００２４】
開口部５０を形成する際には、金型をセンサチップ２０に押しあてながらモールド樹脂４０により封止する。このときの金型によるセンサチップ２０とＡＳＩＣチップ３０とへの押圧力によって、チップ割れ等の破損が生じるおそれがある。この破損を防止するために、センサチップ２０の厚みＴ１とＡＳＩＣチップ３０の厚みＴ２は、それぞれ例えば２００μｍ以上であることが好ましい。
【００２５】
図３は、モールド樹脂４０を除去した状態における湿度検出装置１０の平面図である。図３に示すように、センサチップ２０とＡＳＩＣチップ３０とは、それぞれ平面形状がほぼ矩形状であって、Ｘ方向に平行な二辺と、Ｙ方向に平行な二辺とを有する。センサチップ２０は、ＡＳＩＣチップ３０より小さく、ＡＳＩＣチップ３０の表面上に第１ＤＡＦ４２を介して積層されている。
【００２６】
センサチップ２０には、有効開口部５１により露出される領域に、湿度検出部２１が設けられている。また、湿度検出部２１の下方におけるｐ型半導体基板７０（図８参照）内には、ノイズを抑制するためのノイズ抑制層２００が設けられている。
【００２７】
また、センサチップ２０の端部には、複数のボンディングパッド（以下、単にパッドという。）２４が形成されている。本実施形態では、５個のパッド２４が形成されている。パッド２４は、例えばアルミニウムやアルミシリコン合金（ＡｌＳｉ）により形成されている。
【００２８】
ＡＳＩＣチップ３０は、駆動及び信号処理用の半導体チップであって、後述する動作を行う。
【００２９】
また、ＡＳＩＣチップ３０の表面においてセンサチップ２０で覆われていない領域には、複数の第１パッド３５と、複数の第２パッド３６とが設けられている。第１パッド３５及び第２パッド３６は、例えばアルミニウムやアルミシリコン合金（ＡｌＳｉ）により形成されている。
【００３０】
第１パッド３５は、第１ボンディングワイヤ４３を介して、センサチップ２０の対応するパッド２４に接続されている。第２パッド３６は、第２ボンディングワイヤ４４を介して、対応するリード端子４１に接続されている。リード端子４１は、ＡＳＩＣチップ３０の周囲に配置されている。
【００３１】
［センサチップの構成］
次に、センサチップ２０の構成について説明する。
【００３２】
図４は、センサチップ２０の構成を示す概略平面図である。前述のパッド２４は、外部からの電圧印加や、電位検出に使用される端子である。図４では、図３に示した複数のパッド２４を、パッド２４ａ〜２４ｅと区別して示している。なお、パッド２４ａ〜２４ｅを区別する必要がない場合は、単にパッド２４という。
【００３３】
パッド２４ａは、グランド電位に接地されるグランド電極端子（ＧＮＤ）として機能する。このパッド２４ａは、センサチップ２０を構成するｐ型半導体基板７０（図８参照）に電気的に接続される。
【００３４】
パッド２４ｂは、湿度検出部２１の下部電極８３に電気的に接続された信号端子ＴＳである。パッド２４ｃは、湿度検出部２１の上部電極８４に電気的に接続された第１駆動端子Ｔ１である。パッド２４ｄは、湿度検出部２１の参照電極８２（図８参照）に電気的に接続された第２駆動端子Ｔ２である。
【００３５】
パッド２４ｅは、電源電圧を供給する電源端子（ＶＤＤ）である。パッド２４ｅは、ノイズ抑制層２００に電気的に接続されている。
【００３６】
また、パッド２４ａ以外のパッド２４ｂ〜２４ｅには、それぞれ静電気放電（ＥＳＤ：Electro-Static Discharge）保護回路６０が接続されている。各ＥＳＤ保護回路６０は、入力端子又は出力端子としてのパッド２４ｂ〜２４ｅのそれぞれと、グランド電極端子としてのパッド２４ａとの間に接続されている。本実施形態では、ＥＳＤ保護回路６０は、１つのダイオード６１により構成されている。ダイオード６１は、アノード側がパッド２４ａに接続され、カソード側がパッド２４ｂ〜２４ｅのうちのいずれかに接続されている。
【００３７】
ＥＳＤ保護回路６０は、有効開口部５１から可能な限り離すように、パッド２４ｂ〜２４ｅの近傍に配置することが好ましい。ＥＳＤ保護回路６０は、モールド樹脂４０により覆われているので、光電効果による不要な電荷発生が生じることはない。
【００３８】
［ＥＳＤ保護回路の構成］
次に、ＥＳＤ保護回路６０の構成について説明する。
【００３９】
図５は、ＥＳＤ保護回路６０の構成を例示する回路図である。図５に示すように、ＥＳＤ保護回路６０を構成するダイオード６１は、例えば、ＮチャネルＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ（以下、ＮＭＯＳトランジスタという。）により形成されている。具体的には、ダイオード６１は、ＮＭＯＳトランジスタのソースとゲートとバックゲートを短絡（いわゆるダイオード接続）したものである。この短絡部は、アノードとして機能する。このＮＭＯＳトランジスタのドレインは、カソードとして機能する。
【００４０】
図６は、ＥＳＤ保護回路６０を構成するＮＭＯＳトランジスタの層構造を例示する図である。このＮＭＯＳトランジスタは、センサチップ２０を構成するためのｐ型半導体基板７０の表層に形成された２つのｎ型拡散層７１，７２と、コンタクト層７３と、ゲート電極７４とを有する。ゲート電極７４は、ｐ型半導体基板７０の表面上にゲート絶縁膜７５を介して形成されている。ゲート電極７４は、２つのｎ型拡散層７１，７２の間に配置されている。
【００４１】
例えば、ｎ型拡散層７１がソースとして機能し、ｎ型拡散層７２がドレインとして機能する。コンタクト層７３は、バックゲートとしてのｐ型半導体基板７０との電気的接続のための低抵抗層（ｐ型拡散層）である。ｎ型拡散層７１とゲート電極７４とコンタクト層７３とは、共通に接続されて短絡される。この短絡部がアノードとして機能し、ｎ型拡散層７２がカソードとして機能する。
【００４２】
ｐ型半導体基板７０は、例えばｐ型シリコン基板である。ゲート電極７４は、金属や多結晶シリコン（ポリシリコン）により形成されている。ゲート絶縁膜７５は、例えば、二酸化シリコン等の酸化膜により形成されている。
【００４３】
［湿度検出部の構成］
次に、湿度検出部２１の構成について説明する。
【００４４】
図７は、湿度検出部２１の構成を例示する回路図である。図７に示すように、湿度検出部２１は、湿度検出用キャパシタ８０と参照用キャパシタ８１とを有する。
【００４５】
湿度検出部２１の一方の電極（下部電極８３）は、信号端子ＴＳとしてのパッド２４ｂに接続されている。湿度検出部２１の他方の電極（上部電極８４）は、第１駆動端子Ｔ１としてのパッド２４ｃに接続されている。参照用キャパシタ８１の一方の電極は、湿度検出部２１の一方の電極（下部電極８３）と共通である。参照用キャパシタ８１の他方の電極（参照電極８２）は、第２駆動端子Ｔ２としてのパッド２４ｄに接続されている。
【００４６】
湿度検出用キャパシタ８０は、電極間に後述する感湿膜８６が設けられている。感湿膜８６は、空気中の水分を吸収し、吸収した水分量に応じて誘電率が変化するポリイミド等の高分子材料で形成されている。したがって、湿度検出用キャパシタ８０は、感湿膜８６が吸収する水分量に応じて静電容量が変化する。
【００４７】
参照用キャパシタ８１は、電極間に後述する第２絶縁膜１１１（図８参照）が設けられている。第２絶縁膜１１１は、水分を吸収しない二酸化シリコン（ＳｉＯ２）等の絶縁材料で形成されている。したがって、参照用キャパシタ８１は、静電容量は変化しないか、変化したとしても極僅かである。
【００４８】
感湿膜８６に含まれる水分量は、湿度検出装置１０の周囲の湿度に対応するので、湿度検出用キャパシタ８０の静電容量と参照用キャパシタ８１の静電容量との差を検出することにより、相対湿度を測定することができる。この相対湿度の測定は、ＡＳＩＣチップ３０によって行われる。
【００４９】
［センサチップの素子構造］
次に、センサチップ２０の素子構造について説明する。
【００５０】
図８は、センサチップ２０の素子構造を説明するための概略断面図である。なお、図８では、パッド２４ａ，２４ｂ，２４ｃ，２４ｅを、湿度検出部２１と同一の断面内に示しているが、これは構造の理解を容易にするために示したものであり、実際に同一断面内に存在することを意味するものではない。湿度検出部２１の断面についても、構造の理解を容易にするために簡略化している。
【００５１】
図８に示すように、センサチップ２０は、前述のｐ型半導体基板７０を用いて形成されている。ｐ型半導体基板７０の表層には、ノイズ抑制層２００と、コンタクト層１００とが形成されている。ノイズ抑制層２００は、ｐ型半導体基板７０とは極性が反対のｎ型拡散層により形成されている。コンタクト層１００は、ｐ型拡散層により形成されている。
【００５２】
ｐ型半導体基板７０内の各層は、通常の半導体製造工程（ＣＭＯＳプロセス）を用いて形成される。したがって、ノイズ抑制層２００は、ＥＳＤ保護回路６０のｎ型拡散層７１，７２と同一の製造工程で形成することもできる。ノイズ抑制層２００及びｎ型拡散層７１，７２は、ｎ型不純物（例えばリン）をイオン注入することにより基板中への不純物添加を行うイオン注入工程により形成される。
【００５３】
なお、ノイズ抑制層２００及びｎ型拡散層７１，７２は、イオン注入工程に代えて、熱処理によって不純物添加を行う熱拡散工程で形成することも可能である。
【００５４】
ｐ型半導体基板７０の表面上には、第１絶縁膜１１０、第２絶縁膜１１１、及び第３絶縁膜１１２が順に積層されている。これらは、二酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等の絶縁材料で形成されている。
【００５５】
第１絶縁膜１１０上には、第１配線層１２０が形成されている。第２絶縁膜１１１上には、第２配線層１２１が形成されている。第２絶縁膜１１１は、第１配線層１２０上を覆っている。第３絶縁膜１１２は、第２配線層１２１上を覆っている。第１配線層１２０及び第２配線層１２１は、アルミニウム等の導電性材料により形成されている。
【００５６】
第１絶縁膜１１０中には、第１配線層１２０をｐ型半導体基板７０に接続するための複数の第１プラグを有する第１プラグ層１２２が形成されている。第２絶縁膜１１１中には、第１配線層１２０と第２配線層１２１とを接続するための複数の第２プラグを有する第２プラグ層１２３が形成されている。第１プラグ層１２２及び第２プラグ層１２３は、タングステン等の導電性材料により形成されている。
【００５７】
ノイズ抑制層２００に電源電圧を印加するための配線１０８が、第１配線層１２０により形成されている。配線１０８は、一端が第１プラグ層１２２を介してノイズ抑制層２００に接続されており、他端が第２プラグ層１２３及び第２配線層１２１を介してパッド２４ｅに接続されている。
【００５８】
参照用キャパシタ８１の参照電極８２は、第１配線層１２０により形成され、第２プラグ層１２３及び第２配線層１２１を介して、第２駆動端子Ｔ２としてのパッド２４ｄ（図８では図示せず）に接続されている。
【００５９】
また、湿度検出用キャパシタ８０の下部電極８３は、第２配線層１２１により形成され、信号端子ＴＳとしてのパッド２４ｂに接続されている。さらに、湿度検出用キャパシタ８０の上部電極８４を第１駆動端子Ｔ１としてのパッド２４ｃに接続するための配線８５は、第２配線層１２１により形成されている。なお、下部電極８３は、第２絶縁膜１１１を介して参照電極８２に対向する位置に配置されている。
【００６０】
パッド２４ａ〜２４ｅは、アルミニウム等の導電性材料によって、第３絶縁膜１１２上に形成され、第３絶縁膜１１２を貫通して第２配線層１２１に接続されている。
【００６１】
第３絶縁膜１１２上には、感湿膜８６が形成されている。感湿膜８６は、厚みが０．５μｍ〜１．５μｍであって、湿度に応じて水分子を吸着及び脱着しやすい高分子材料で形成されている。感湿膜８６は、例えば、厚みが１μｍのポリイミド膜である。なお、感湿膜８６を形成する高分子材料は、ポリイミドに限られず、セルロース、ポリメチルメタクリレート（ＰＭＭＡ）、ポリビニルアルコール（ＰＶＡ）などであってもよい。
【００６２】
感湿膜８６の上面は平坦であり、この上面に、平板状の上部電極８４が形成されている。上部電極８４は、感湿膜８６を介して下部電極８３に対向する位置に形成されている。上部電極８４の一部は、配線８５に接続されている。上部電極８４は、例えば、厚みが２００ｎｍのアルミニウム等で形成された導電膜である。また、上部電極８４には、空気中の水分子を感湿膜８６に効率的に取り込むために、複数の開口８４ａが形成されている。
【００６３】
感湿膜８６上には、上部電極８４を覆うようにオーバーコート膜８７が設けられている。オーバーコート膜８７は、高分子材料、例えば、感湿膜８６と同一の材料で形成されている。オーバーコート膜８７の厚みは、例えば０．５μｍ〜１０μｍである。
【００６４】
感湿膜８６及びオーバーコート膜８７には、パッド２４ａ〜２４ｅを露出させる開口が形成されている。
【００６５】
このように、下部電極８３と上部電極８４とによって平行平板の湿度検出用キャパシタ８０が構成されている。また、下部電極８３と参照電極８２とによって、平行平板の参照用キャパシタ８１が構成されている。また、湿度検出用キャパシタ８０と参照用キャパシタ８１とは、ノイズ抑制層２００の上方に配置されている。すなわち、参照電極８２は、ノイズ抑制層２００と下部電極８３との間に配置されている。
【００６６】
ノイズ抑制層２００に電源電圧が印加されることにより、ノイズ抑制層２００とｐ型半導体基板７０のｐ型領域との間で生じるｐｎ接合が逆バイアスとなり、空乏層が広がる。
【００６７】
図９は、下部電極８３及び上部電極８４の形状を例示する平面図である。図９に示すように、下部電極８３と上部電極８４とはともに矩形状である。上部電極８４は、下部電極８３上を覆うように形成されている。
【００６８】
開口８４ａは、可能な限り小さいほうが好ましく、小さいほど空気中への電界の漏れが防止される。実際は、多数の開口８４ａが形成されている。なお、開口８４ａは、正方形には限られず、細長い短冊状であってもよいし、円形であってもよい。また、開口８４ａは、千鳥状に配列されていてもよい。開口８４ａは、円形であって、かつ千鳥状配列であることが望ましい。
【００６９】
なお、図９では図示を省略しているが、下部電極８３の下方には、矩形状の参照電極８２が形成されている。
【００７０】
［ＡＳＩＣチップの構成］
次に、ＡＳＩＣチップ３０に構成について説明する。
【００７１】
図１０は、ＡＳＩＣチップ３０の構成を例示する図である。図１０に示すように、ＡＳＩＣチップ３０は、駆動部３００と、チャージアンプ３０１と、制御部３０２と、ＡＤコンバータ（ＡＤＣ）３０３とを有する。
【００７２】
駆動部３００は、第１駆動回路ＤＲＶ１と、第２駆動回路ＤＲＶ２とを含む。チャージアンプ３０１は、キャパシタＣ１と、オペアンプＯＰ１と、スイッチ回路ＳＷ１とを含んで構成された電荷電圧変換（ＣＶ変換）部である。
【００７３】
第１駆動回路ＤＲＶ１は、制御部３０２からの制御に基づいて、センサチップ２０の第１駆動端子Ｔ１に、矩形波の交流駆動信号である第１駆動信号を印加する。第２駆動回路ＤＲＶ２は、制御部３０２からの制御に基づいて、センサチップ２０の第２駆動端子Ｔ２に、矩形波の交流駆動信号であって、第１駆動信号とは逆送の第２駆動信号を印加する。第１駆動信号及び第２駆動信号のハイレベルは、例えば電源電圧ＶＤＤと等しく、ローレベルは、例えばグランド電位ＧＮＤと等しい。
【００７４】
第１駆動信号と第２駆動信号とは、互いに逆位相である。すなわち、第１駆動信号がハイレベルの場合には第２駆動信号はローレベルであり、第１駆動信号がローレベルの場合には第２駆動信号はハイレベルである。
【００７５】
キャパシタＣ１は、一端がセンサチップ２０の信号端子ＴＳに接続され、他端がオペアンプＯＰ１の出力に接続されている。
【００７６】
オペアンプＯＰ１は、反転入力端子が信号端子ＴＳに接続され、非反転入力端子には基準電圧Ｖｒｅｆが入力される。基準電圧Ｖｒｅｆは、例えば、第１駆動信号及び第２駆動信号におけるハイレベルとローレベルとの中間の値である。
【００７７】
オペアンプＯＰ１は電圧ゲインが非常に大きいので、信号端子ＴＳの電圧はほぼ基準電圧Ｖｒｅｆと等しくなる。また、オペアンプＯＰ１は反転入力端子の入力インピーダンスは非常に高いので、反転入力端子にはほとんど電流が流れ込まない。オペアンプＯＰ１は、信号端子ＴＳの電圧と基準電圧Ｖｒｅｆとの差を増幅した電圧Ｖｏを出力する。
【００７８】
スイッチ回路ＳＷ１は、キャパシタＣ１に蓄積される電荷を放電するための回路であり、キャパシタＣ１と並列に接続される。スイッチ回路ＳＷ１は、制御部３０２からの制御に基づいて、オン又はオフする。
【００７９】
ＡＤＣ３０３は、制御部３０２からの制御に基づいて、オペアンプＯＰ１の出力電圧Ｖｏをデジタル信号Ｄｓに変換する。
【００８０】
制御部３０２は、ＡＳＩＣチップ３０内の各部を制御する。制御部３０２は、駆動部３００による駆動信号の発生、スイッチ回路ＳＷ１によるキャパシタＣ１の放電、ＡＤＣ３０３によるアナログ−デジタル変換動作を所定の測定シーケンスに基づいて実行する。
【００８１】
図１１は、測定シーケンスを説明するタイミングチャートである。測定シーケンスにおいて、制御部３０２はリセット期間Ｔｒｓｔと電荷転送期間Ｔｃｈｇを交互に繰り返すように各部を制御する。制御部３０２は、リセット期間Ｔｒｓｔでは、スイッチ回路ＳＷ１をオンとしてキャパシタＣ１の電荷を放電するとともに、第１駆動信号をハイレベルとし、第２駆動信号をローレベルとする。制御部３０２は、電荷転送期間Ｔｃｈｇでは、スイッチ回路ＳＷ１をオフとしてキャパシタＣ１を充電可能な状態にするとともに、第１駆動信号をローレベルとし、第２駆動信号をハイレベルとする。
【００８２】
この制御により、電荷転送期間Ｔｃｈｇにおいて、チャージアンプ３０１から下式（１）で表される電圧Ｖｏが出力される。
【００８３】
Ｖｏ＝ＶＤＤ×（Ｃｓ−Ｃｒ）／Ｃ１＋Ｖｒｅｆ    ・・・（１）
ここで、Ｃｓは、湿度検出用キャパシタ８０の静電容量であり、Ｃｒは、参照用キャパシタ８１の静電容量である。
【００８４】
制御部３０２は、ＡＤＣ３０３から出力されるデジタル信号Ｄｓを用いて湿度算出処理を行い、相対湿度（％ＲＨ）を算出する。
【００８５】
［効果］
上記測定シーケンスでは、センサチップ２０の湿度検出部２１に交流の第１駆動信号及び第２駆動信号が入力されるので、湿度検出用キャパシタ８０の上部電極８４の電位と、参照用キャパシタ８１の参照電極８２の電位とが時間的に反転を繰り返す。このように、湿度検出用キャパシタ８０及び参照用キャパシタ８１は、電極間の電位差が常に変化するため、電極配線には電位が反転するたびに電流が流れる。
【００８６】
仮に、ノイズ抑制層２００が存在しない場合には、湿度検出部２１からｐ型半導体基板７０に電流が流れ込み、ノイズ源となる。ｐ型半導体基板７０でノイズが発生すると、ＡＳＩＣチップ３０の動作に影響を及ぼす可能性がある。また、ＡＳＩＣチップ３０で発生したノイズがセンサチップ２０の動作に影響を及ぼす可能性もある。このようなチップ間のノイズの影響を抑制するためには、チップ間に絶縁層を介在させることが考えられる。しかし、チップ間に絶縁層を配置することは、小型化や薄型化の要請から各チップを薄膜化する必要が生じるので、好ましくない。
【００８７】
本実施形態では、湿度検出部２１の下方に位置するｐ型半導体基板７０の表層に、固定電位が付与されたノイズ抑制層２００が設けられているので、湿度検出部２１からｐ型半導体基板７０への電流の流れ込みが低減し、ノイズの発生が抑制される。また、ノイズ抑制層２００により、ＡＳＩＣチップ３０から湿度検出部２１に対するノイズの影響が低減される。
【００８８】
また、本実施形態では、ノイズ抑制層２００をｎ型拡散層とし、ノイズ抑制層２００に、ｐ型半導体基板７０との間のｐｎ接合を逆バイアスとする固定電位を付与している。これにより空乏層が広がり、ノイズ耐性が向上する。
【００８９】
なお、上記実施形態では、ノイズ抑制層２００に付与する固定電位を、センサチップ２０を駆動する駆動信号のハイレベルと同一の電源電圧ＶＤＤとしているが、当該ハイレベルよりも大きな固定電位を付与することも好ましい。
【００９０】
また、上記実施形態では、ノイズ抑制層２００をｐ型半導体基板７０の表層に形成しているが、ノイズ抑制層２００は、ｐ型半導体基板７０の表層に限られず、ｐ型半導体基板７０内の深い位置に形成してもよい。
【００９１】
＜第２実施形態＞
次に、第２実施形態に係る湿度検出装置について説明する。
【００９２】
上記第１実施形態では、センサチップを構成する半導体基板の極性をｐ型としているが、第２実施形態では、半導体基板の極性をｎ型とする。
【００９３】
図１２は、第２実施形態におけるセンサチップ２０ａの素子構造を説明するための概略断面図である。本実施形態では、ｎ型半導体基板７０ａ内に、ｐ型拡散層からなるノイズ抑制層２００ａと、ｎ型拡散層からなるコンタクト層１００ａが形成される。
【００９４】
本実施形態では、パッド２４ａに電源電圧ＶＤＤを印加することにより、ｎ型半導体基板７０ａに高電位を付与する。また、本実施形態では、パッド２４ｅにグランド電位ＧＮＤとすることにより、ノイズ抑制層２００ａを低電位とする。これにより、本実施形態においてもノイズ抑制層２００とｐ型半導体基板７０との間のｐｎ接合が逆バイアスとなり、空乏層が広がる。
【００９５】
本実施形態では、ＥＳＤ保護回路６０もｎ型半導体基板７０ａにより構成されるので、各拡散層の極性を逆にすればよい。
【００９６】
本実施形態に係る湿度検出装置の構成は、半導体基板内の各層の極性が異なること以外は、第１実施形態に係る湿度検出装置の構成と同様である。
【００９７】
本実施形態に係る湿度検出装置は、第１実施形態に係る湿度検出装置と同様の効果を奏するものである。
【００９８】
なお、ノイズ抑制層２００ａは、ｎ型半導体基板７０ａの表層に限られず、ｎ型半導体基板７０ａ内の深い位置に形成してもよい。
【００９９】
＜第３実施形態＞
次に、第３実施形態に係る湿度検出装置について説明する。
【０１００】
上記第１及び第２実施形態では、ノイズ抑制層を半導体基板内に形成しているが、第３実施形態では、ノイズ抑制層を半導体基板の上方に形成する。
【０１０１】
図１３は、第３実施形態におけるセンサチップ２０ｂの素子構造を説明するための概略断面図である。本実施形態では、ノイズ抑制層２００ｂは、ｐ型半導体基板７０上に絶縁膜４００を介して設けられている。
【０１０２】
絶縁膜４００は、ＥＳＤ保護回路６０のゲート絶縁膜７５に対応する層であり、ゲート絶縁膜７５と同一の製造工程で形成される。絶縁膜４００は、第１及び第２実施形態におけるセンサチップ２０，２０ａにも存在するが、図８及び図１２では単に図示を省略している。
【０１０３】
ノイズ抑制層２００ｂは、金属又は多結晶シリコン（ポリシリコン）からなる導電層である。また、ノイズ抑制層２００ｂは、ＥＳＤ保護回路６０のゲート電極７４に対応する層であり、ゲート電極７４と同一の製造工程で形成される。
【０１０４】
ノイズ抑制層２００ｂには固定電位が付与される。具体的には、ノイズ抑制層２００ｂは、パッド２４ｅに電気的に接続されており、パッド２４ｅから電源電圧ＶＤＤが印加される。なお、ノイズ抑制層２００ｂに付与する固定電位は、電源電圧ＶＤＤに限られず、電源電圧ＶＤＤよりも大きな電位としてもよい。
【０１０５】
本実施形態では、湿度検出部２１とｐ型半導体基板７０との間に固定電位とされたノイズ抑制層２００ｂが設けられているので、湿度検出部２１からｐ型半導体基板７０への電流の流れ込みが低減し、ノイズの発生が抑制される。また、ノイズ抑制層２００により、ＡＳＩＣチップ３０から湿度検出部２１に対するノイズの影響が低減される。
【０１０６】
なお、本実施形態では、半導体基板の極性をｐ型としているが、第２実施形態と同様に、半導体基板の極性をｎ型とすることも可能である。
【０１０７】
＜変形例＞
以下に、その他の変形例について説明する。
【０１０８】
上記各実施形態では、センサチップを構成する半導体基板に、ノイズ抑制層やＥＳＤ保護回路を形成しているが、さらに温度検出部を形成してもよい。この温度検出部は、ｎｐｎ型やｐｎｐ型のバイポーラトランジスタ、１又は複数のｐｎ接合ダイオード、抵抗体としての不純物拡散層などにより形成可能である。温度検出部は、開口部５０から露出する位置に形成することが好ましい。温度検出部は、ノイズ抑制層やＥＳＤ保護回路と同一の製造工程により形成することが可能である。
【０１０９】
また、本発明は、湿度以外の物理量を検出する検出装置に適用することも可能である。すなわち、湿度検出部２１に代えて、湿度以外の物理量に応じた信号を出力する検出部を設けることが可能である。
【０１１０】
また、上記各実施形態では、温度検出部の下方にノイズ抑制層を配置することにより温度検出部に対するノイズ抑制を図る形態について説明したが、ノイズ抑制層は、パッド２４〜２４ｅに至る取り出し配線の直下に設けてもよい。この場合においても、上記各実施形態と同様の理由により、取り出し配線に対するノイズ抑制を図ることができる。
【０１１１】
また、本開示において、「覆う」や「上」という文言により表される２つの要素の位置関係は、第１の要素を第２の要素の表面に、他の要素を介して間接的に設けられる場合、及び直接的に設けられる場合の両方を含む。
【０１１２】
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【符号の説明】
【０１１３】
１０  湿度検出装置（検出装置）、２０，２０ａ，２０ｂ  センサチップ（第１半導体チップ）、２１  湿度検出部（検出部）、２４  パッド、３０  ＡＳＩＣチップ（第２半導体チップ）、４０  モールド樹脂、５０  開口部、５１  有効開口部、６０  ＥＳＤ保護回路、７０  ｐ型半導体基板、７０ａ  ｎ型半導体基板、８０  湿度検出用キャパシタ、８１  参照用キャパシタ、８２  参照電極、８３  下部電極、８４  上部電極、８６  感湿膜、８７  オーバーコート膜、２００，２００ａ，２００ｂ  ノイズ抑制層、３００  駆動部、３０１  チャージアンプ（電荷電圧変換部）、４００  絶縁膜
【図１】
2020085502.tif 000003
【図２】
2020085502.tif 000004
【図３】
2020085502.tif 000005
【図４】
2020085502.tif 000006
【図５】
2020085502.tif 000007
【図６】
2020085502.tif 000008
【図７】
2020085502.tif 000009
【図８】
2020085502.tif 000010
【図９】
2020085502.tif 000011
【図１０】
2020085502.tif 000012
【図１１】
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【図１２】
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【図１３】
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