(57)【要約】【課題】  半導体素子および受動素子が搭載された場合であっても、装置の大型化を抑制することが可能な半導体装置を提供する。【解決手段】  主面１１Ａを有する基板１１と、基板１１に埋め込まれ、かつ主面１１Ａから露出する第１埋込部１２１、および主面１１Ａに接し、かつ第１埋込部１２１につながる搭載部１２２を有する複数の第１配線１２と、主面１１Ａに対向する素子裏面２０Ｂに設けられた複数の電極を有し、かつ前記複数の電極が複数の搭載部１２２に接合された半導体素子２０と、基板１１に埋め込まれ、かつ主面１１Ａから露出する第２埋込部１３１、および第１埋込部１２１から主面１１Ａが向く側に突出する柱状部１３２を有する複数の第２配線１３と、複数の第２配線１３に導通する受動素子４１と、を備え、厚さ方向ｚに沿って視て受動素子４１の一部が半導体素子２０に重なり、受動素子４１は、複数の柱状部１３２に支持されている。【選択図】  図７
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【特許請求の範囲】
【請求項１】
厚さ方向において互いに反対側を向く主面および裏面を有する基板と、
前記基板に埋め込まれ、かつ前記主面および前記裏面の双方から露出する第１埋込部、および前記主面に接し、かつ前記第１埋込部につながる搭載部を有する複数の第１配線と、
前記主面に対向する素子裏面、および前記素子裏面に設けられた複数の電極を有し、前記複数の電極が前記複数の搭載部に接合された半導体素子と、
前記基板に埋め込まれ、かつ前記主面および前記裏面の双方から露出する第２埋込部、および前記第２埋込部から前記厚さ方向において前記主面が向く側に突出する柱状部を有するとともに、前記厚さ方向に沿って視て前記半導体素子よりも外方に位置する複数の第２配線と、
前記半導体素子よりも前記厚さ方向において前記主面が向く側に位置し、かつ前記複数の第２配線に導通する受動素子と、を備え、
前記厚さ方向に沿って視て、前記受動素子の一部が前記半導体素子に重なり、
前記受動素子は、前記複数の柱状部に支持されていることを特徴とする、半導体装置。
【請求項２】
前記受動素子は、インダクタである、請求項１に記載の半導体装置。
【請求項３】
前記基板は、真性半導体材料からなる、請求項１または２に記載の半導体装置。
【請求項４】
前記複数の第２配線は、前記半導体素子の前記厚さ方向に対して直交する第１方向の両側に位置する、請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
前記複数の第２配線は、前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って配列されている、請求項４に記載の半導体装置。
【請求項６】
前記厚さ方向において前記主面と同じ側を向く外面を有し、かつ前記基板、前記複数の第１配線、前記半導体素子、および前記複数の第２配線のそれぞれ一部を覆う第１封止樹脂をさらに備え、
前記複数の柱状部の各々は、前記厚さ方向において前記主面と同じ側を向く頂面を有し、
前記複数の頂面は、前記外面と面一である、請求項４または５に記載の半導体装置。
【請求項７】
前記第１方向において互いに離間し、かつ前記外面および前記複数の頂面に接する一対の再配線をさらに備え、
前記受動素子は、前記一対の再配線に接合されている、請求項６に記載の半導体装置。
【請求項８】
前記半導体素子は、前記素子裏面とは反対側を向く素子表面を有し、
前記素子表面は、前記外面と面一である、請求項６または７に記載の半導体装置。
【請求項９】
前記受動素子を覆う第２封止樹脂をさらに備え、
前記第２封止樹脂は、前記外面に接している、請求項６ないし８のいずれかに記載の半導体装置。
【請求項１０】
前記第２封止樹脂の一部が前記半導体素子と前記受動素子との間に介在している、請求項９に記載の半導体装置。
【請求項１１】
前記基板は、前記主面および前記裏面の双方につながり、かつ前記厚さ方向に対して直交する方向を向く複数の端面を有し、
前記厚さ方向に沿って視て、前記複数の端面は、前記第２封止樹脂よりも外方に位置する、請求項９または１０に記載の半導体装置。
【請求項１２】
前記第１封止樹脂は、前記外面につながり、かつ前記厚さ方向に対して直交する方向を向く複数の側面を有し、
前記側面は、前記端面と面一である、請求項１１に記載の半導体装置。
【請求項１３】
前記複数の第１埋込部の各々は、前記厚さ方向において前記裏面と同じ側を向く第１底面を有し、
前記複数の第２埋込部の各々は、前記厚さ方向において前記裏面と同じ側を向く第２底面を有し、
前記複数の第１底面、および前記複数の第２底面は、前記裏面と面一である、請求項１ないし１２のいずれかに記載の半導体装置。
【請求項１４】
前記裏面を覆う保護膜をさらに備える、請求項１３に記載の半導体装置。
【請求項１５】
前記複数の第１底面、および前記複数の第２底面に個別に接する複数の端子をさらに備える、請求項１３または１４に記載の半導体装置。
【請求項１６】
前記複数の端子の各々は、前記第１底面および前記第２底面のいずれかに接する基部と、前記基部から前記厚さ方向において前記裏面が向く側に突出するバンプ部と、を有し、
前記基部は、金を含み、
前記バンプ部は、錫を含む、請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子および受動素子が搭載された半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、半導体素子および受動素子（特許文献１ではチップ部品）が搭載された半導体装置の一例が開示されている。これらの素子は、リードフレームから形成された導電パターンの上に搭載されている。厚さ方向に沿って視て、受動素子は、半導体素子よりも外方に位置する。半導体素子は、厚さ方向に沿って視て受動素子よりもさらに外方に位置する複数の導電パターンに、複数のワイヤを介して導通している。
【０００３】
このため、特許文献１に開示されている半導体装置は、厚さ方向に沿って視た寸法が拡大するため、装置の大型化を招く。したがって、当該半導体装置の大型化を抑制する対策が望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−３７２３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は上述の事情に鑑み、半導体素子および受動素子が搭載された場合であっても、装置の大型化を抑制することが可能な半導体装置を提供することをその課題とする。
【課題を解決するための手段】
【０００６】
本発明によれば、厚さ方向において互いに反対側を向く主面および裏面を有する基板と、前記基板に埋め込まれ、かつ前記主面および前記裏面の双方から露出する第１埋込部、および前記主面に接し、かつ前記第１埋込部につながる搭載部を有する複数の第１配線と、前記主面に対向する素子裏面、および前記素子裏面に設けられた複数の電極を有し、前記複数の電極が前記複数の搭載部に接合された半導体素子と、前記基板に埋め込まれ、かつ前記主面および前記裏面の双方から露出する第２埋込部、および前記第２埋込部から前記厚さ方向において前記主面が向く側に突出する柱状部を有するとともに、前記厚さ方向に沿って視て前記半導体素子よりも外方に位置する複数の第２配線と、前記半導体素子よりも前記厚さ方向において前記主面が向く側に位置し、かつ前記複数の第２配線に導通する受動素子と、を備え、前記厚さ方向に沿って視て、前記受動素子の一部が前記半導体素子に重なり、前記受動素子は、前記複数の柱状部に支持されていることを特徴とする半導体装置が提供される。
【０００７】
本発明の実施において好ましくは、前記受動素子は、インダクタである。
【０００８】
本発明の実施において好ましくは、前記基板は、真性半導体材料からなる。
【０００９】
本発明の実施において好ましくは、前記複数の第２配線は、前記半導体素子の前記厚さ方向に対して直交する第１方向の両側に位置する。
【００１０】
本発明の実施において好ましくは、前記複数の第２配線は、前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って配列されている。
【００１１】
本発明の実施において好ましくは、前記厚さ方向において前記主面と同じ側を向く外面を有し、かつ前記基板、前記複数の第１配線、前記半導体素子、および前記複数の第２配線のそれぞれ一部を覆う第１封止樹脂をさらに備え、前記複数の柱状部の各々は、前記厚さ方向において前記主面と同じ側を向く頂面を有し、前記複数の頂面は、前記外面と面一である。
【００１２】
本発明の実施において好ましくは、前記第１方向において互いに離間し、かつ前記外面および前記複数の頂面に接する一対の再配線をさらに備え、前記受動素子は、前記一対の再配線に接合されている。
【００１３】
本発明の実施において好ましくは、前記半導体素子は、前記素子裏面とは反対側を向く素子表面を有し、前記素子表面は、前記外面と面一である。
【００１４】
本発明の実施において好ましくは、前記受動素子を覆う第２封止樹脂をさらに備え、前記第２封止樹脂は、前記外面に接している。
【００１５】
本発明の実施において好ましくは、前記第２封止樹脂の一部が前記半導体素子と前記受動素子との間に介在している。
【００１６】
本発明の実施において好ましくは、前記基板は、前記主面および前記裏面の双方につながり、かつ前記厚さ方向に対して直交する方向を向く複数の端面を有し、前記厚さ方向に沿って視て、前記複数の端面は、前記第２封止樹脂よりも外方に位置する。
【００１７】
本発明の実施において好ましくは、前記第１封止樹脂は、前記外面につながり、かつ前記厚さ方向に対して直交する方向を向く複数の側面を有し、前記側面は、前記端面と面一である。
【００１８】
本発明の実施において好ましくは、前記複数の第１埋込部の各々は、前記厚さ方向において前記裏面と同じ側を向く第１底面を有し、前記複数の第２埋込部の各々は、前記厚さ方向において前記裏面と同じ側を向く第２底面を有し、前記複数の第１底面、および前記複数の第２底面は、前記裏面と面一である。
【００１９】
本発明の実施において好ましくは、前記裏面を覆う保護膜をさらに備える。
【００２０】
本発明の実施において好ましくは、前記複数の第１底面、および前記複数の第２底面に個別に接する複数の端子をさらに備える。
【００２１】
本発明の実施において好ましくは、前記複数の端子の各々は、前記第１底面および前記第２底面のいずれかに接する基部と、前記基部から前記厚さ方向において前記裏面が向く側に突出するバンプ部と、を有し、前記基部は、金を含み、前記バンプ部は、錫を含む。
【発明の効果】
【００２２】
本発明にかかる半導体装置によれば、半導体素子および受動素子が搭載された場合であっても、装置の大型化を抑制することが可能である。
【００２３】
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１実施形態にかかる半導体装置の平面図（第２封止樹脂を透過）である。
【図２】図１に対して、一対の第２接合層、および受動素子を透過した平面図である。
【図３】図２に対して、半導体素子、第１封止樹脂および一対の再配線を透過した平面図である。
【図４】図１に示す半導体装置の底面図である。
【図５】図１に示す半導体装置の正面図である。
【図６】図１に示す半導体装置の右側面図である。
【図７】図２のＶＩＩ−ＶＩＩ線に沿う断面図である。
【図８】図２のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。
【図９】図７の部分拡大図である。
【図１０】図８の部分拡大図である。
【図１１】図１に示す半導体装置の製造工程を説明する断面図である。
【図１２】図１に示す半導体装置の製造工程を説明する断面図である。
【図１３】図１に示す半導体装置の製造工程を説明する断面図である。
【図１４】図１に示す半導体装置の製造工程を説明する断面図である。
【図１５】図１に示す半導体装置の製造工程を説明する断面図である。
【図１６】図１に示す半導体装置の製造工程を説明する断面図である。
【図１７】図１に示す半導体装置の製造工程を説明する断面図である。
【図１８】図１に示す半導体装置の製造工程を説明する断面図である。
【図１９】図１に示す半導体装置の製造工程を説明する断面図である。
【図２０】図１に示す半導体装置の製造工程を説明する断面図である。
【図２１】図１に示す半導体装置の製造工程を説明する断面図である。
【図２２】図１に示す半導体装置の製造工程を説明する断面図である。
【図２３】図１に示す半導体装置の製造工程を説明する断面図である。
【図２４】図１に示す半導体装置の製造工程を説明する断面図である。
【図２５】図１に示す半導体装置の製造工程を説明する断面図である。
【図２６】図１に示す半導体装置の製造工程を説明する断面図である。
【図２７】図１に示す半導体装置の製造工程を説明する断面図である。
【図２８】本発明の第２実施形態にかかる半導体装置の底面図である。
【図２９】図２８に示す半導体装置の断面図である。
【図３０】図２８に示す半導体装置の断面図である。
【図３１】図２９の部分拡大図である。
【図３２】図２９の部分拡大図である。
【発明を実施するための形態】
【００２５】
本発明を実施するための形態（以下「実施形態」という。）について、添付図面に基づいて説明する。
【００２６】
〔第１実施形態〕
図１〜図１０に基づき、本発明の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、基板１１、複数の第１配線１２、複数の第２配線１３および受動素子４１を備える。これらに加え、半導体装置Ａ１０は、複数の第１接合層１４、保護膜１５、複数の端子１６、第１封止樹脂３１、一対の再配線３２、一対の第２接合層３３および第２封止樹脂４２をさらに備える。これらの図が示す半導体装置Ａ１０は、様々な電子機器の配線基板に表面実装される樹脂パッケージ形式によるものである。半導体装置Ａ１０が示す例においては、半導体装置Ａ１０は、抵抗器およびコンデンサとともにＤＣ／ＤＣコンバータの回路を構成する。ここで、図１は、理解の便宜上、第２封止樹脂４２を透過し、かつ透過した第２封止樹脂４２を想像線（二点鎖線）で示している。図２は、理解の便宜上、図１に対して一対の第２接合層３３、および受動素子４１を透過している。図３は、理解の便宜上、半導体素子２０、第１封止樹脂３１および一対の再配線３２を透過し、かつ透過した半導体素子２０を想像線で示している。
【００２７】
半導体装置Ａ１０の説明においては、基板１１の厚さ方向を「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。図１に示すように、半導体装置Ａ１０は、厚さ方向ｚに沿って視て矩形状である。第１方向ｘは、半導体装置Ａ１０の長手方向に対応する。第２方向ｙは、半導体装置Ａ１０の短手方向に対応する。
【００２８】
基板１１は、図７および図８に示すように、複数の第１配線１２、複数の第２配線１３および保護膜１５を搭載している。半導体素子２０は、複数の第１配線１２および複数の第１接合層１４を介して基板１１に支持されている。基板１１は、真性半導体材料からなる。半導体装置Ａ１０が示す例においては、当該真性半導体材料は、Ｓｉ（シリコン）である。基板１１は、主面１１Ａ、裏面１１Ｂおよび複数の端面１１Ｃを有する。主面１１Ａおよび裏面１１Ｂは、厚さ方向ｚにおいて互いに反対側を向く。このうち、主面１１Ａは、半導体素子２０に対向している。複数の端面１１Ｃの各々は、主面１１Ａおよび裏面１１Ｂの双方につながり、かつ第１方向ｘおよび第２方向ｙのいずれかを向く。複数の端面１１Ｃは、第１封止樹脂３１から露出している。
【００２９】
複数の第１配線１２は、図３、図７および図８に示すように、基板１１に配置されている。複数の第１配線１２は、半導体素子２０に電力供給をするため、かつ信号を入出力するための導電経路を構成している。複数の第１配線１２の各々は、第１埋込部１２１および搭載部１２２を有する。第１埋込部１２１は、基板１１に埋め込まれている。第１埋込部１２１は、基板１１の主面１１Ａおよび裏面１１Ｂの双方から露出している。図１０に示すように、第１埋込部１２１は、第１底面１２１Ａを有する。第１底面１２１Ａは、厚さ方向ｚにおいて裏面１１Ｂと同じ側を向き、かつ裏面１１Ｂから露出している。搭載部１２２は、主面１１Ａに接している。搭載部１２２は、第１埋込部１２１につながっている。
【００３０】
図１０に示すように、複数の第１配線１２の各々は、下地層１２Ａおよびめっき層１２Ｂにより構成されている。下地層１２Ａは、バリア層と、当該バリア層に積層されたシード層からなる金属薄膜である。当該バリア層は、たとえばチタン（Ｔｉ）からなる。当該シード層は、たとえば銅（Ｃｕ）からなる。めっき層１２Ｂは、たとえば銅からなる。第１配線１２の第１埋込部１２１においては、下地層１２Ａは、厚さ方向ｚに沿って視て第１埋込部１２１の周縁に形成され、かつ基板１１に接している。めっき層１２Ｂは、下地層１２Ａに囲まれている。第１配線１２の搭載部１２２においては、下地層１２Ａは、基板１１の主面１１Ａに接している。めっき層１２Ｂは、下地層１２Ａに積層されている。
【００３１】
複数の第２配線１３は、図３、図７および図８に示すように、基板１１に配置されている。複数の第２配線１３は、受動素子４１に電力を供給するための導電経路を構成している。図２および図３に示すように、厚さ方向ｚに沿って視て、複数の第２配線１３は、半導体素子２０よりも外方に位置する。複数の第２配線１３は、半導体素子２０の第１方向ｘの両側に位置する。半導体装置Ａ１０が示す例においては、複数の第２配線１３は、第１方向ｘの一方側に４つ、かつ第１方向ｘの他方側に４つ位置する。複数の第２配線１３は、第２方向ｙに沿って配列されている。複数の第２配線１３の各々は、第２埋込部１３１および柱状部１３２を有する。第２埋込部１３１は、基板１１に埋め込まれている。第２埋込部１３１は、基板１１の主面１１Ａおよび裏面１１Ｂの双方から露出している。図９に示すように、第２埋込部１３１は、第２底面１３１Ａを有する。第２底面１３１Ａは、厚さ方向ｚにおいて裏面１１Ｂと同じ側を向き、かつ裏面１１Ｂから露出している。柱状部１３２は、第２埋込部１３１から厚さ方向ｚにおいて主面１１Ａが向く側に突出している。柱状部１３２は、頂面１３２Ａを有する。頂面１３２Ａは、第１封止樹脂３１から露出している。
【００３２】
図９に示すように、複数の第２配線１３の各々は、下地層１３Ａおよびめっき層１３Ｂにより構成されている。下地層１３Ａは、バリア層と、当該バリア層に積層されたシード層からなる金属薄膜である。当該バリア層は、たとえばチタンからなる。当該シード層は、たとえば銅からなる。めっき層１３Ｂは、たとえば銅からなる。第２配線１３の第２埋込部１３１においては、下地層１３Ａは、厚さ方向ｚに沿って視て第２埋込部１３１の周縁に形成され、かつ基板１１に接している。めっき層１３Ｂは、下地層１３Ａに囲まれている。第２配線１３の柱状部１３２においては、下地層１３Ａは、厚さ方向ｚに沿って視て第２埋込部１３１につながる柱状部１３２の端部の周縁に形成されている。めっき層１３Ｂは、下地層１３Ａに囲まれた領域と、当該領域よりも上方に位置する領域とに形成されている。
【００３３】
複数の第１接合層１４は、図７、図８および図１０に示すように、複数の第１配線１２の搭載部１２２に配置されている。第１接合層１４は、たとえば錫（Ｓｎ）および銀（Ａｇ）を含む合金である。複数の第１接合層１４により、半導体素子２０の複数の電極２１（説明は後述）は、複数の搭載部１２２に接合されている。これにより、半導体素子２０は、複数の第１配線１２に導通している。
【００３４】
保護膜１５は、図４、図７および図８に示すように、基板１１の裏面１１Ｂを覆っている。保護膜１５は、電気絶縁性を有する。保護膜１５は、たとえばポリイミドを含む絶縁材料からなる。図９および図１０に示すように、保護膜１５は、複数の開口１５１を有する。複数の開口１５１は、保護膜１５を厚さ方向ｚに貫通している。図４に示すように、厚さ方向ｚに沿って視て、複数の開口１５１は、複数の第１埋込部１２１（第１配線１２）の第１底面１２１Ａ、および複数の第２埋込部１３１（第２配線１３）の第２底面１３１Ａに重なっている。
【００３５】
複数の端子１６は、図４、図９および図１０に示すように、複数の第１埋込部１２１（第１配線１２）の第１底面１２１Ａ、および複数の第２埋込部１３１（第２配線１３）の第２底面１３１Ａに個別に接している。複数の端子１６は、半導体装置Ａ１０を配線基板に実装するために利用される。半導体装置Ａ１０においては、複数の端子１６は、保護膜１５の複数の開口１５１に収容されている。また、半導体装置Ａ１０においては、端子１６は、金属層からなる。半導体装置Ａ１０が示す例においては、端子１６は、第１底面１２１Ａおよび第２底面１３１Ａのいずれかに接するニッケル（Ｎｉ）層と、当該ニッケル層に積層されたパラジウム（Ｐｄ）層と、当該パラジウム層に積層された金（Ａｕ）層とからなる。なお、端子１６は、当該パラジウム層を設けず、当該ニッケル層に直接、当該金層が積層された構成でもよい。
【００３６】
半導体素子２０は、図７および図８に示すように、複数の第１配線１２の搭載部１２２に接合されている。半導体装置Ａ１０が示す例においては、半導体素子２０には、スイッチング回路と、当該スイッチング回路を駆動させるためのゲートドライバと、当該スイッチング回路に流れる電流や温度を検出する各種検出回路となどが構成されたＬＳＩである。当該スイッチング回路は、たとえばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）および還流ダイオードにより構成される。
【００３７】
図７、図８および図１０に示すように、半導体素子２０は、素子表面２０Ａ、素子裏面２０Ｂおよび複数の電極２１を有する。素子表面２０Ａは、素子裏面２０Ｂとは反対側を向く。素子表面２０Ａは、第１封止樹脂３１から露出している。素子裏面２０Ｂは、基板１１の主面１１Ａに対向している。複数の電極２１は、素子裏面２０Ｂに設けられている。複数の電極２１は、半導体素子２０に構成されたスイッチング回路などに導通している。電極２１は、たとえばアルミニウム（Ａｌ）を含む導電材料からなる。
【００３８】
第１封止樹脂３１は、図７および図８に示すように、基板１１、複数の第１配線１２、複数の第２配線１３、および半導体素子２０のそれぞれ一部を覆っている。第１封止樹脂３１は、電気絶縁性を有する。第１封止樹脂３１は、たとえば黒色のエポキシ樹脂を含む絶縁材料からなる。第１封止樹脂３１は、外面３１Ａ、内面３１Ｂおよび複数の側面３１Ｃを有する。
【００３９】
図５〜図８に示すように、外面３１Ａは、厚さ方向ｚにおいて基板１１の主面１１Ａと同じ側を向く。外面３１Ａは、受動素子４１に対向している。複数の柱状部１３２（第２配線１３）の頂面１３２Ａと、半導体素子２０の素子表面２０Ａとは、外面３１Ａと面一である。内面３１Ｂは、外面３１Ａとは反対側を向く。内面３１Ｂは、主面１１Ａに接している。複数の側面３１Ｃの各々は、外面３１Ａおよび内面３１Ｂの双方につながり、かつ第１方向ｘおよび第２方向ｙのいずれかを向く。図１に示すように、厚さ方向ｚに沿って視て、複数の側面３１Ｃは、第２封止樹脂４２よりも外方に位置する。基板１１の端面１１Ｃは、側面３１Ｃと面一である。
【００４０】
一対の再配線３２は、図２および図７に示すように、第１封止樹脂３１の上に配置されている。一対の再配線３２は、複数の第２配線１３とともに、受動素子４１に電力を供給するための導電経路を構成している。一対の再配線３２は、第１方向ｘにおいて互いに離間している。一対の再配線３２は、複数の柱状部１３２（第２配線１３）の頂面１３２Ａ、および第１封止樹脂３１の外面３１Ａの双方に接している。一対の再配線３２は、第２方向ｙに延びる帯状である。
【００４１】
図９に示すように、一対の再配線３２の各々は、下地層３２Ａおよびめっき層３２Ｂにより構成されている。下地層３２Ａは、複数の頂面１３２Ａ、および外面３１Ａの双方に接している。下地層３２Ａは、バリア層と、当該バリア層に積層されたシード層からなる金属薄膜である。当該バリア層は、たとえばチタンからなる。当該シード層は、たとえば銅からなる。めっき層３２Ｂは、下地層３２Ａに積層されている。めっき層３２Ｂは、たとえば銅からなる。
【００４２】
一対の第２接合層３３は、図７および図９に示すように、一対の再配線３２に配置されている。第２接合層３３は、たとえば鉛フリーハンダである。一対の第２接合層３３により、受動素子４１の一対の電極４１１（説明は後述）は、一対の再配線３２に接合されている。これにより、受動素子４１は、一対の再配線３２を介して複数の第２配線１３の柱状部１３２に支持され、かつ複数の第２配線１３に導通している。
【００４３】
受動素子４１は、図７および図９に示すように、一対の再配線３２に接合されている。受動素子４１は、半導体素子２０よりも厚さ方向ｚにおいて基板１１の主面１１Ａが向く側に位置する。図１および図２に示すように、厚さ方向ｚに沿って視て、受動素子４１の少なくとも一部が半導体素子２０に重なっている。半導体装置Ａ１０においては、受動素子４１は、半導体素子２０を跨いでいる。受動素子４１は、一対の再配線３２を介して複数の第２配線１３の柱状部１３２に支持されている。受動素子４１は、インダクタである。なお、受動素子４１は、インダクタに限定されず、たとえばコンデンサでもよい。受動素子４１は、一対の電極４１１を有する。一対の電極４１１は、第１方向ｘにおいて互いに離間している。
【００４４】
第２封止樹脂４２は、図７および図８に示すように、一対の再配線３２、および受動素子４１を覆っている。第２封止樹脂４２は、第１封止樹脂３１の外面３１Ａに接している。第２封止樹脂４２の一部は、半導体素子２０と受動素子４１との間に介在している。半導体装置Ａ１０においては、当該一部は、半導体素子２０の素子表面２０Ａ、および受動素子４１の双方に接している。第２封止樹脂４２は、電気絶縁性を有する。第２封止樹脂４２は、たとえばエポキシ樹脂を含む絶縁材料からなる。
【００４５】
次に、図１１〜図２７に基づき、半導体装置Ａ１０の製造方法の一例について説明する。なお、図１１〜図２７の断面位置は、図７の断面位置と同一である。
【００４６】
最初に、図１１に示すように、基材８１の厚さ方向ｚを向く片面にマスク層８９を形成する。マスク層８９は、厚さ方向ｚに貫通する複数の開口８９１を有する。基材８１は、シリコンウエハである。マスク層８９は、厚さが０．５μｍ〜１．０μｍの酸化膜（ＳｉＯ2）からなる。まず、熱酸化法により基材８１の厚さ方向を向く両面に酸化膜を成膜する。次いで、リソグラフィパターニングと、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）とにより、成膜された酸化膜を部分的に除去する。この工程で除去された箇所が、複数の開口８９１となる。最後に、リソグラフィパターニングで用いたレジストを除去する。これにより、複数の開口８９１を有するマスク層８９が形成される。
【００４７】
次いで、図１２に示すように、基材８１に複数の穴８１１を形成し、かつマスク層８９を全て除去する。複数の穴８１１は、基材８１の厚さ方向ｚを向く片面から凹んでいる。まず、複数の穴８１１を深掘りＲＩＥ（Reactive Ion Etching）、または水酸化カリウム（ＫＯＨ）水溶液を用いたウエットエッチングにより形成する。当該深堀ＲＩＥとして、ボッシュプロセス（Bosch process）が挙げられる。最後に、マスク層８９を除去する。マスク層８９は、フッ化水素酸（ＨＦ）を用いたウエットエッチングにより除去される。
【００４８】
次いで、図１３に示すように、基材８１の厚さ方向ｚを向く片面と、複数の穴８１１に接する基材８１の表面とを覆う酸化膜（図示略）を熱酸化法により形成する。当該酸化膜の厚さは、１．０μｍ〜２．０μｍである。次いで、当該酸化膜を覆う第１下地層８２１を形成する。第１下地層８２１は、スパッタリング法により基材８１を覆うバリア層を成膜させた後、スパッタリング法により当該バリア層にシード層を積層させることにより形成される。なお、当該バリア層は、厚さが１００ｎｍ〜３００ｎｍのチタンからなる。当該シード層は、厚さが２００ｎｍ〜６００ｎｍの銅からなる。
【００４９】
次いで、図１４に示すように、基材８１の複数の穴８１１を埋める複数の第１配線層８３１を形成する。同時に、複数の第１配線層８３１の一部に対し、これらにつながる複数の第２配線層８３２を形成する。複数の第１配線層８３１、および複数の第２配線層８３２は、第１下地層８２１を導電経路とした電解めっきにより形成される。なお、複数の第１配線層８３１は、銅からなる。複数の第２配線層８３２は、厚さが１０μｍ〜３０μｍの銅からなる。
【００５０】
次いで、図１５に示すように、複数の第２配線層８３２の上に複数の第１接合層１４を形成する。複数の第１接合層１４は、第１下地層８２１および複数の第２配線層８３２を導電経路とした電解めっきにより形成される。
【００５１】
次いで、図１６に示すように、複数の第２配線層８３２がつながっていない複数の第１配線層８３１に対し、これらにつながる複数の第３配線層８３３を形成する。複数の第３配線層８３３は、第１下地層８２１、および複数の第３配線層８３３がつながる複数の第１配線層８３１を導電経路とした電解めっきにより柱状に形成される。なお、第３配線層８３３は、銅からなる。
【００５２】
次いで、図１７に示すように、第１下地層８２１の一部を除去する。除去対象は、複数の第２配線層８３２および複数の第３配線層８３３のいずれにも覆われていない部分である。第１下地層８２１は、硫酸（Ｈ2ＳＯ4）および過酸化水素（Ｈ2Ｏ2）の混合溶液を用いたウエットエッチングにより除去される。本工程を経ることにより、複数の第２配線層８３２と、それらに接する複数の第１下地層８２１とが、複数の第１配線１２の搭載部１２２となる。
【００５３】
次いで、図１８に示すように、複数の第１配線１２の搭載部１２２に半導体素子２０を接合する。本工程では、フリップチップボンディングにより半導体素子２０を搭載する。まず、フリップチップボンダを用いて、半導体素子２０の複数の電極２１を複数の第１接合層１４に仮付けする。次いで、リフローにより複数の第１接合層１４を溶融させる。最後に、複数の第１接合層１４を冷却により固化させることにより、半導体素子２０の接合が完了する。
【００５４】
次いで、図１９に示すように、複数の第１配線１２の搭載部１２２、半導体素子２０および複数の第３配線層８３３を覆う封止樹脂８４を、基材８１の厚さ方向ｚの片側の上に形成する。封止樹脂８４は、コンプレッション成型により形成される。なお、封止樹脂８４は、黒色のエポキシ樹脂を含む絶縁材料からなる。
【００５５】
次いで、図２０に示すように、封止樹脂８４の厚さ方向ｚの片側を機械研削により部分除去する。本工程においては、複数の第３配線層８３３も部分除去される。本工程を経ることにより、複数の第３配線層８３３が、複数の第２配線１３の柱状部１３２となる。あわせて、複数の柱状部１３２の頂面１３２Ａと、半導体素子２０の素子表面２０Ａとが、封止樹脂８４から露出する。このとき、半導体素子２０厚さは、４０μｍ〜１００μｍとなる。
【００５６】
次いで、図２１に示すように、複数の柱状部１３２（第２配線１３）の頂面１３２Ａと、封止樹脂８４との双方に接する一対の再配線３２を形成する。まず、複数の頂面１３２Ａ、半導体素子２０の素子表面２０Ａ、および封止樹脂８４を覆う第２下地層８２２を形成する。第２下地層８２２の構成および形成方法は、第１下地層８２１の場合と同一である。次いで、第２下地層８２２の一部を覆う一対の第４配線層８３４を形成する。一対の第４配線層８３４は、第２下地層８２２を導電経路とした電解めっきにより形成される。なお、第４配線層８３４は、銅からなる。最後に、第２下地層８２２の一部を除去する。除去対象は、一対の第４配線層８３４に覆われていない部分である。除去方法は、図１８に示す工程における第１下地層８２１の除去方法と同一である。本工程を経て、残存した一対の第２下地層８２２と、それらを覆う一対の第４配線層８３４とが、一対の再配線３２となる。
【００５７】
次いで、図２２に示すように、一対の再配線３２に受動素子４１を接合する。まず、一対の再配線３２の上に、一対の第２接合層３３を形成する。一対の第２接合層３３は、マスクを用いた印刷により形成される。次いで、受動素子４１の一対の電極４１１を一対の第２接合層３３に接触させた上で、一対の第２接合層３３をリフローにより溶融させる。最後に、一対の第２接合層３３を冷却により固化させることにより、受動素子４１の接合が完了する。
【００５８】
次いで、図２３に示すように、一対の再配線３２、および受動素子４１を覆う第２封止樹脂４２を形成する。第２封止樹脂４２は、トランスファモールド成型により形成される。本工程を経て、半導体素子２０の素子表面２０Ａと、封止樹脂８４の表面の一部とが第２封止樹脂４２に覆われる。
【００５９】
次いで、図２４に示すように、基材８１の厚さ方向ｚの片側を機械研削により部分除去する。本工程においては、複数の第１配線層８３１と、それらに接する複数の第１下地層８２１とも部分除去される。本工程を経て、複数の第１配線１２の搭載部１２２につながる複数の第１配線層８３１と、それらに接する複数の第１下地層８２１とが、複数の第１配線１２の第１埋込部１２１となる。複数の第２配線１３の柱状部１３２につながる複数の第１配線層８３１と、それらに接する第１下地層８２１とが、複数の第２配線１３の第２埋込部１３１となる。あわせて、複数の第１埋込部１２１の第１底面１２１Ａと、複数の第２埋込部１３１の第２底面１３１Ａとが、基材８１から露出する。このとき、基材８１の厚さは、２０μｍ〜１００μｍとなる。
【００６０】
次いで、図２５に示すように、基材８１の厚さ方向ｚの片面を覆う保護膜８５を形成する。保護膜８５は、厚さ方向ｚに貫通する複数の開口８５１を有する。まず、スピンコータを用いて基材８１の厚さ方向ｚの片面に感光性ポリイミドを塗布する。この際、複数の第１埋込部１２１（第１配線１２）の第１底面１２１Ａと、複数の第２埋込部１３１（第２配線１３）の第２底面１３１Ａとが、当該感光性ポリイミドに覆われる。次いで、リソグラフィパターニングにより、複数の開口８５１を当該感光性ポリイミドに形成する。この際、複数の第１埋込部１２１の第１底面１２１Ａと、複数の第２埋込部１３１の第２底面１３１Ａとが、複数の開口８５１から露出する。これにより、保護膜８５の形成が完了する。
【００６１】
次いで、図２６に示すように、複数の第１埋込部１２１（第１配線１２）の第１底面１２１Ａと、複数の第２埋込部１３１（第２配線１３）の第２底面１３１Ａとに個別に接する複数の端子１６を形成する。複数の端子１６は、無電解めっきにより形成される。
【００６２】
最後に、図２７に示すように、基材８１、封止樹脂８４および保護膜８５を切断線ＣＬに沿ってダイシングブレードなどで切断することにより、複数の個片に分割する。当該個片は、１つの半導体素子２０と、１つの受動素子４１とが含まれるようにする。本工程を経て、個片となった基材８１、封止樹脂８４および保護膜８５が、基板１１、第１封止樹脂３１および保護膜１５となる。以上の工程を経ることにより、半導体装置Ａ１０が製造される。
【００６３】
次に、半導体装置Ａ１０の作用効果について説明する。
【００６４】
半導体装置Ａ１０は、厚さ方向ｚに沿って視て半導体素子２０よりも外方に位置する複数の第２配線１３を備える。複数の第２配線１３の各々は、柱状部１３２を有する。柱状部１３２は、第２埋込部１３１から厚さ方向ｚにおいて基板１１の主面１１Ａが向く側に突出している。半導体装置Ａ１０は、半導体素子２０よりも厚さ方向ｚにおいて主面１１Ａが向く側に位置し、かつ複数の第２配線１３に導通する受動素子４１を備える。厚さ方向ｚに沿って視て、受動素子４１の一部が半導体素子２０に重なっている。受動素子４１は、複数の柱状部１３２に支持されている。これにより、半導体装置Ａ１０において、半導体素子２０および受動素子４１は、厚さ方向ｚに沿って二段配置されるため、厚さ方向ｚに沿って視た半導体装置Ａ１０の寸法の拡大が抑制される。したがって、半導体装置Ａ１０によれば、半導体素子２０および受動素子４１が搭載された場合であっても、装置の大型化を抑制することが可能である。
【００６５】
半導体素子２０は、素子裏面２０Ｂに設けられた複数の電極２１を有する。複数の電極２１は、複数の第１配線１２の搭載部１２２に接合されている。このため、半導体装置Ａ１０においては、半導体素子２０と複数の第１配線１２との導電経路において、複数のワイヤが不要である。このことは、厚さ方向ｚに沿って視た半導体装置Ａ１０の寸法の拡大の抑制に効果的である。
【００６６】
基板１１は、シリコンウエハなどの真性半導体材料からなる。これにより、半導体素子２０の製造と同様の手法を用いて、複数の第１配線１２の第１埋込部１２１、および複数の第２配線１３の第２埋込部１３１を形成することができる。このため、リードフレームを用いた場合と比較して、厚さ方向ｚに沿って視た半導体装置Ａ１０の寸法を縮小することができる。さらに、ガラスエポキシ基板を用いた場合と比較して、基板１１の厚さを小とすることができる。
【００６７】
複数の第１配線１２の第１埋込部１２１の各々は、厚さ方向ｚにおいて基板１１の裏面１１Ｂと同じ側を向く第１底面１２１Ａを有する。複数の第２配線１３の第２埋込部１３１の各々は、厚さ方向ｚにおいて裏面１１Ｂと同じ側を向く第２底面１３１Ａを有する。複数の第１底面１２１Ａ、および複数の第２底面１３１Ａは、裏面１１Ｂと面一である。これにより、基板１１の厚さがさらに小となる。
【００６８】
複数の第２配線１３は、半導体素子２０の第１方向ｘの両側に位置する。これにより、受動素子４１が半導体素子２０を跨ぐ構成となり、かつ厚さ方向ｚに沿って視て半導体素子２０に重なる受動素子４１の部分が増加するため、厚さ方向ｚに沿って視た半導体装置Ａ１０の寸法の拡大を効果的に抑制できる。
【００６９】
半導体装置Ａ１０は、基板１１、複数の第１配線１２、半導体素子２０、および複数の第２配線１３のそれぞれ一部を覆う第１封止樹脂３１をさらに備える。第１封止樹脂３１は、厚さ方向ｚにおいて基板１１の主面１１Ａと同じ側を向く外面３１Ａを有する。複数の柱状部１３２（第２配線１３）の頂面１３２Ａと、半導体素子２０の素子表面２０Ａとは、外面３１Ａと面一である。これにより、複数の柱状部１３２の高さ（厚さ方向ｚの寸法）を、半導体素子２０に干渉しない範囲内で極力小とできる。したがって、半導体装置Ａ１０の厚さ方向ｚの寸法の拡大を抑制できる。
【００７０】
半導体装置Ａ１０は、第１方向ｘにおいて互いに離間する一対の再配線３２をさらに備える。一対の再配線３２は、第１封止樹脂３１の外面３１Ａと、複数の柱状部１３２（第２配線１３）の頂面１３２Ａとに接する。受動素子４１は、一対の再配線３２に接合されている。これにより、受動素子４１の一対の電極４１１の接合面積が増加するため、受動素子４１を複数の頂面１３２Ａに直接接合させた場合よりも、接合強度を向上させることができる。
【００７１】
半導体装置Ａ１０は、受動素子４１を覆う第２封止樹脂４２をさらに備える。第２封止樹脂４２の一部は、半導体素子２０と受動素子４１との間に介在している。受動素子４１がインダクタである場合、半導体装置Ａ１０の使用時において、受動素子４１からノイズが発生する。これにより、受動素子４１から半導体素子２０に伝播するノイズが低減されるため、半導体素子２０のスイッチング遅れなどを抑制することができる。
【００７２】
基板１１は、主面１１Ａおよび裏面１１Ｂの双方につながり、かつ厚さ方向ｚに対して直交する方向を向く複数の端面１１Ｃを有する。厚さ方向ｚに沿って視て、複数の端面１１Ｃは、第２封止樹脂４２よりも外方に位置する。これにより、図２８に示す半導体装置Ａ１０の製造工程において、基材８１、封止樹脂８４および保護膜８５を切断する際、ダイシングブレードなどが第２封止樹脂４２に接触することを防止できる。
【００７３】
半導体装置Ａ１０は、複数の第１埋込部１２１（第１配線１２）の第１底面１２１Ａと、複数の第２埋込部１３１（第２配線１３）の第２底面１３１Ａとに個別に接する複数の端子１６を備える。これにより、半導体装置Ａ１０を配線基板に実装する際、ハンダ接合に起因した熱衝撃から複数の第１埋込部１２１および複数の第２埋込部１３１を保護することができる。
【００７４】
〔第２実施形態〕
図２８〜図３２に基づき、本発明の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２９の断面位置は、先述した半導体装置Ａ１０の図７の断面位置と同一である。図３０の断面位置は、先述した半導体装置Ａ１０の図８の断面位置と同一である。
【００７５】
半導体装置Ａ２０においては、複数の端子１６の構成が、先述した半導体装置Ａ１０における構成と異なる。
【００７６】
図２８、図３１および図３２に示すように、複数の端子１６の各々は、基部１６１およびバンプ部１６２を有する。基部１６１は、複数の第１埋込部１２１（第１配線１２）の第１底面１２１Ａと、複数の第２埋込部１３１（第２配線１３）の第２底面１３１Ａとのいずれかに接する。基部１６１の構成は、第１底面１２１Ａおよび第２底面１３１Ａのいずれかに接するニッケル層と、当該ニッケル層に積層されたパラジウム層と、当該パラジウム層に積層された金層とからなる。なお、基部１６１は、当該パラジウム層を設けず、当該ニッケル層に直接、当該金層が積層された構成でもよい。このため、基部１６１は、金を含む。バンプ部１６２は、基部１６１から厚さ方向ｚにおいて基板１１の裏面１１Ｂが向く側に突出している。バンプ部１６２は、半球体状である。バンプ部１６２は、錫を含む。
【００７７】
次に、半導体装置Ａ２０の作用効果について説明する。
【００７８】
半導体装置Ａ２０は、半導体装置Ａ１０と同じく、厚さ方向ｚに沿って視て半導体素子２０よりも外方に位置する複数の第２配線１３を備える。複数の第２配線１３の各々は、柱状部１３２を有する。柱状部１３２は、第２埋込部１３１から厚さ方向ｚにおいて基板１１の主面１１Ａが向く側に突出している。半導体装置Ａ２０は、半導体素子２０よりも厚さ方向ｚにおいて主面１１Ａが向く側に位置し、かつ複数の第２配線１３に導通する受動素子４１を備える。厚さ方向ｚに沿って視て、受動素子４１の一部が半導体素子２０に重なっている。受動素子４１は、複数の柱状部１３２に支持されている。したがって、半導体装置Ａ２０によっても、半導体素子２０および受動素子４１が搭載された場合であっても、装置の大型化を抑制することが可能である。
【００７９】
半導体装置Ａ２０においては、複数の端子１６の各々は、基部１６１およびバンプ部１６２を有する。基部１６１は、複数の第１埋込部１２１（第１配線１２）の第１底面１２１Ａと、複数の第２埋込部１３１（第２配線１３）の第２底面１３１Ａとのいずれかに接する。基部１６１は、金を含む。バンプ部１６２は、基部１６１から厚さ方向ｚにおいて基板１１の裏面１１Ｂが向く側に突出している。バンプ部１６２は、錫を含む。これにより、ハンダを用いずに半導体装置Ａ２０を配線基板に実装することができる。また、半導体装置Ａ２０の実装の際、基部１６１により、バンプ部１６２に作用する熱衝撃から複数の第１埋込部１２１および複数の第２埋込部１３１を保護することができる。
【００８０】
本発明は、先述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。
【符号の説明】
【００８１】
Ａ１０，Ａ２０：半導体装置
１１：基板
１１Ａ：主面
１１Ｂ：裏面
１１Ｃ：端面
１２：第１配線
１２Ａ：下地層
１２Ｂ：めっき層
１２１：第１埋込部
１２１Ａ：第１底面
１２２：搭載部
１３：第２配線
１３Ａ：下地層
１３Ｂ：めっき層
１３１：第２埋込部
１３１Ａ：第２底面
１３２：柱状部
１３２Ａ：頂面
１４：第１接合層
１５：保護膜
１５１：開口
１６：端子
１６１：基部
１６２：バンプ部
２０：半導体素子
２０Ａ：素子表面
２０Ｂ：素子裏面
２１：電極
３１：第１封止樹脂
３１Ａ：外面
３１Ｂ：内面
３１Ｃ：側面
３２：再配線
３２Ａ：下地層
３２Ｂ：めっき層
３３：第２接合層
４１：受動素子
４１１：電極
４２：第２封止樹脂
８１：基材
８１１：穴
８２１：第１下地層
８２２：第２下地層
８３１：第１配線層
８３２：第２配線層
８３３：第３配線層
８３４：第４配線層
８４：封止樹脂
８５：保護膜
８５１：開口
８９：マスク層
８９１：開口
ＣＬ：切断線
ｚ：厚さ方向
ｘ：第１方向
ｙ：第２方向
【図１】
2020088306.tif 000003
【図２】
2020088306.tif 000004
【図３】
2020088306.tif 000005
【図４】
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【図５】
2020088306.tif 000007
【図６】
2020088306.tif 000008
【図７】
2020088306.tif 000009
【図８】
2020088306.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
2020088306.tif 000014
【図１３】
2020088306.tif 000015
【図１４】
2020088306.tif 000016
【図１５】
2020088306.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
2020088306.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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