(57)【要約】      （修正有）【課題】出力信号の品質を向上することができる排他的論理和回路を提供する。【解決手段】排他的論理和回路１において、２組の差動対Ｑ１及びＱ２並びにＱ３及びＱ４を含む上段差動部３１と、１組の差動対ＸＴ３及びＸＴ４を含む下段差動部３２とが、第１の電源電圧ＶＣＣと第２の電源電圧ＶＥＥとの間に縦積みに接続されたギルバートセル３０と、ギルバートセル３０の上段差動部３１の前段に設けられ、上段差動部３１への入力信号の論理ハイレベル電圧を制限するリミッタとしての差動アンプ１１と、を備える。【選択図】図３
2020205537.tif 000002
【特許請求の範囲】
【請求項１】
２組の差動対（Ｑ１，Ｑ２；Ｑ３，Ｑ４）を含む上段差動部（３１）と、１組の差動対（ＸＴ３，ＸＴ４）を含む下段差動部（３２）とが、第１の電源電圧と第２の電源電圧との間に縦積みに接続されたギルバートセル（３０）と、
前記ギルバートセルの前記上段差動部の前段に設けられ、前記上段差動部への入力信号の論理レベル電圧を制限する論理レベル電圧制限手段（１０）と、
を備えたことを特徴とする排他的論理和回路。
【請求項２】
前記論理レベル電圧制限手段は、前記上段差動部への入力信号の論理ハイレベル電圧を制限することを特徴とする請求項１に記載の排他的論理和回路。
【請求項３】
前記論理レベル電圧制限手段が差動アンプ（１１）であり、前記差動アンプは、前記差動アンプの出力信号において前記差動アンプへの入力信号と同程度の振幅およびオフセット電圧が得られ且つ論理ハイレベル電圧を制限することを特徴とする請求項２に記載の排他的論理和回路。
【請求項４】
前記差動アンプは、前記差動アンプの出力信号において前記差動アンプへの入力信号と同程度の立ち上り時間および立ち下り時間が得られる帯域を有することを特徴とする請求項３に記載の排他的論理和回路。
【請求項５】
前記差動アンプは、１組の差動対（Ｑ１０，Ｑ１１）と出力バッファ（１３）とを備え、前記ギルバートセルの前記下段差動部の前段に、入力バッファ（２０）が設けられていることを特徴とする請求項３または４に記載の排他的論理和回路。
【請求項６】
前記差動アンプは、入力信号が前記差動アンプを通って前記上段差動部から出力するまでの遅延時間と、前記下段差動部への入力信号が前記上段差動部から出力されるまでの遅延時間とが同程度になるような遅延時間を有することを特徴とする請求項５に記載の排他的論理和回路。
【請求項７】
２組の差動対（Ｑ１，Ｑ２；Ｑ３，Ｑ４）を含む上段差動部（３１）と、１組の差動対（ＸＴ３，ＸＴ４）を含む下段差動部（３２）とが、第１の電源電圧と第２の電源電圧との間に縦積みに接続されたギルバートセル（３０）と、
前記ギルバートセルの前記上段差動部の前段に設けられ、前記下段差動部への入力信号が前記上段差動部から出力されるまでの遅延時間と、入力信号が前記上段差動部側の経路を通って前記上段差動部から出力されるまでの遅延時間とが同程度になるような遅延時間を有する遅延回路（５０）と、
を備えたことを特徴とする排他的論理和回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、排他的論理和回路に関する。
【背景技術】
【０００２】
通信の高速化に伴い、高速動作する同期式デジタル回路においても正常に動作する排他的論理和（ＸＯＲ）回路が必要とされている。
【０００３】
図１は、ラッチ回路１０１〜１０５と従来のＸＯＲ回路１００とを組み合わせて同期式デジタル回路を構成した例を示す。図１に示すように、高速動作する同期式デジタル回路において、クロック信号ＣＫのリークにより、ＸＯＲ回路１００への入力信号Ｄｉｎ１，Ｄｉｎ２や、ＸＯＲ回路１００からの出力信号Ｄｏｕｔに波形の歪みが生じる問題があった。また、高速動作する同期式デジタル回路では、ＸＯＲ回路１００内部でのデータスキューが大きくなることにより、出力信号Ｄｏｕｔにおけるタイミングジッタが増大する問題があった。
【０００４】
図２は、図１の従来のＸＯＲ回路１００への入力信号Ｄｉｎ１，Ｄｉｎ２（ラッチ回路１０３，１０５の出力信号）およびＸＯＲ回路１００からの出力信号Ｄｏｕｔのアイパターンのシミュレーション結果を示す。まず、図２の（ｂ）、（ｃ）に示すように、ＸＯＲ回路１００に入力される５０Ｇｂｉｔ／ｓの入力信号Ｄｉｎ１，Ｄｉｎ２は、ＸＯＲ回路１００の前段のラッチ回路へのクロック入力がその出力にリークする現象により、入力信号Ｄｉｎ１，Ｄｉｎ２のベースラインである論理ハイレベル電圧および論理ローレベル電圧の波形が歪んでいる（同図中の破線部参照）。
【０００５】
入力信号Ｄｉｎ１と入力信号Ｄｉｎ２は、互いに半ビットずらしてＸＯＲ回路１００に入力されている。このとき、図２の（ａ）に示すように、ＸＯＲ回路１００から出力される１００Ｇｂｉｔ／ｓの出力信号Ｄｏｕｔには、クロックリークにより、ベースラインである論理ハイレベル電圧および論理ローレベル電圧に波形の歪みが現れている（同図中の破線部参照）。
【０００６】
また、図２の（ａ）に示すように、１００Ｇｂｉｔ／ｓで高速動作するＸＯＲ回路１００では、ＸＯＲ回路１００内部でのデータスキューの増大により、出力信号Ｄｏｕｔにタイミングジッタも生じている。
【０００７】
このような問題を解決するため、高速動作するデジタル回路の信号品質を向上させるための試みが報告されている（例えば、非特許文献１等参照）。非特許文献１には、ＸＯＲ回路の出力信号のタイミングジッタを抑制するため、一般的なＸＯＲ回路を並列に並べて結合した対称型ＸＯＲ回路が記載されている。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Koichi Murata, Taiichi Otsuji, Takatomo Enoki, Yohtaro Umeda, Mikio Yoneyama, "Exclusive OR/NOR IC for 40-Gbit/s Clock Recovery Circuit," 1999, IEEE
【発明の概要】
【発明が解決しようとする課題】
【０００９】
非特許文献１に記載の対称型ＸＯＲ回路は、高速動作時の出力信号のタイミングジッタを抑制するものではあるが、ＸＯＲ回路の出力信号の波形が歪むことを抑制するものではなかった。また、非特許文献１に記載の対称型ＸＯＲ回路は、並列に接続された２つのギルバートセルが用いられており、複雑でサイズの大きいものとなっていた。
【００１０】
本発明は、上述のような課題を解決するためになされたもので、出力信号の品質を向上することができる排他的論理和回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の請求項１に係る排他的論理和回路は、上記目的達成のため、２組の差動対（Ｑ１，Ｑ２；Ｑ３，Ｑ４）を含む上段差動部（３１）と、１組の差動対（ＸＴ３，ＸＴ４）を含む下段差動部（３２）とが、第１の電源電圧と第２の電源電圧との間に縦積みに接続されたギルバートセル（３０）と、前記ギルバートセルの前記上段差動部の前段に設けられ、前記上段差動部への入力信号の論理レベル電圧を制限する論理レベル電圧制限手段（１０）と、を備えたことを特徴とする。
【００１２】
この構成により、本発明の請求項１に係る排他的論理和回路は、ギルバートセルの上段差動部の前段に、上段差動部への入力信号の論理レベル電圧を制限する論理レベル電圧制限手段が設けられているので、排他的論理和回路への入力信号の波形の歪みが排他的論理和回路を伝搬することによって発生する排他的論理和回路からの出力信号の波形の歪みを効果的に抑制することができる。
【００１３】
また、本発明の請求項２に係る排他的論理和回路では、前記論理レベル電圧制限手段は、前記上段差動部への入力信号の論理ハイレベル電圧を制限することを特徴とする。
【００１４】
この構成により、排他的論理和回路のギルバートセル内の上段差動部への入力信号の論理レベル電圧のうち、排他的論理和回路からの出力信号の変動に与える影響がより大きい論理ハイレベル電圧の変動が抑制されるので、排他的論理和回路からの出力信号の波形の歪みをさらに効果的に低減することができる。
【００１５】
また、本発明の請求項３に係る排他的論理和回路では、前記論理レベル電圧制限手段が差動アンプ（１１）であり、前記差動アンプは、前記差動アンプの出力信号において前記差動アンプへの入力信号と同程度の振幅およびオフセット電圧が得られ且つ論理ハイレベル電圧を制限することを特徴とする。
【００１６】
この構成により、差動アンプにより、排他的論理和回路のギルバートセル内の上段差動部への入力信号の論理ハイレベル電圧の変動が抑制されるので、排他的論理和回路からの出力信号の波形の歪みを抑制することができる。
【００１７】
また、本発明の請求項４に係る排他的論理和回路では、前記差動アンプは、前記差動アンプの出力信号において前記差動アンプへの入力信号と同程度の立ち上り時間および立ち下り時間が得られる帯域を有することを特徴とする。
【００１８】
この構成により、排他的論理和回路への入力信号の波形が十分な帯域を有しない差動アンプによって歪むことを抑制することができる。これにより、排他的論理和回路からの出力信号の波形の歪みを抑制することができる。
【００１９】
また、本発明の請求項５に係る排他的論理和回路では、前記差動アンプは、１組の差動対（Ｑ１０，Ｑ１１）と出力バッファ（１３）とを備え、前記ギルバートセルの前記下段差動部の前段に、入力バッファ（２０）が設けられていることを特徴とする。
【００２０】
この構成により、排他的論理和回路への入力信号を適切な電圧レベルに調整するのが容易になる。また、入力信号が差動アンプを通ってギルバートセルの上段差動部から出力するまでの経路と、入力信号が入力バッファとギルバートセルの下段差動部を通って上段差動部から出力するまでの経路とで、トランジスタの個数をほぼ同数とすることができる。これにより、両経路を通る入力信号の遅延時間を調整するのが容易になる。
【００２１】
また、本発明の請求項６に係る排他的論理和回路では、前記差動アンプは、入力信号が前記差動アンプを通って前記上段差動部から出力するまでの遅延時間と、前記下段差動部への入力信号が前記上段差動部から出力されるまでの遅延時間とが同程度になるような遅延時間を有することを特徴とする。
【００２２】
この構成により、排他的論理和回路に入力される２つの入力信号が異なる経路を通過することによって生じるデータスキューを、差動アンプの遅延時間によって補正することができる。これにより、高速動作時に増大する排他的論理和回路からの出力信号のタイミングジッタを低減することができる。
【００２３】
また、本発明の請求項７に係る排他的論理和回路は、２組の差動対（Ｑ１，Ｑ２；Ｑ３，Ｑ４）を含む上段差動部（３１）と、１組の差動対（ＸＴ３，ＸＴ４）を含む下段差動部（３２）とが、第１の電源電圧と第２の電源電圧との間に縦積みに接続されたギルバートセル（３０）と、前記ギルバートセルの前記上段差動部の前段に設けられ、前記下段差動部への入力信号が前記上段差動部から出力されるまでの遅延時間と、入力信号が前記上段差動部側の経路を通って前記上段差動部から出力されるまでの遅延時間とが同程度になるような遅延時間を有する遅延回路（５０）と、を備えたことを特徴とする。
【００２４】
この構成により、排他的論理和回路に入力される２つの入力信号が排他的論理和回路内で異なる経路を通過することによって生じるデータスキューを、遅延回路の遅延時間によって補正することができる。これにより、高速動作時に増大する排他的論理和回路からの出力信号のタイミングジッタを低減することができる。その結果として、排他的論理和回路を使用した、高速動作する同期式デジタル回路におけるビットエラーを低減することができる。
【発明の効果】
【００２５】
本発明によれば、出力信号の品質を向上することができる排他的論理和回路を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】ラッチ回路と従来の排他的論理和回路が組み合わされた同期式デジタル回路の一例を示す構成図である。
【図２】従来の排他的論理和回路における入出力信号のアイパターンを示す図である。
【図３】本発明の第１の実施形態に係る排他的論理和回路の構成図である。
【図４】論理レベル電圧制限手段として差動アンプが用いられた場合の排他的論理和回路の構成図である。
【図５】図４の排他的論理和回路への入力信号Ｄｉｎ１と差動アンプからの出力信号Ｄｉｎ１'の信号波形を示す説明図である。
【図６】従来の排他的論理和回路の構成図である。
【図７】従来の排他的論理和回路への入力信号の変動が出力信号に与える影響を調べた結果を示す、入出力信号のアイパターンである。
【図８】図４の排他的論理和回路における入出力信号のアイパターンを示す図である。
【図９】カスコードベース接地回路の構成図である。
【図１０】本発明の第２の実施形態に係る排他的論理和回路の構成図である。
【図１１】排他的論理和回路における信号経路の違いによる遅延時間差を説明する図である。
【図１２】排他的論理和回路への入力信号の変化に対する出力信号の変化を示す説明図である。
【図１３】図１０の排他的論理和回路が１００Ｇｂｉｔ／ｓで動作する場合における入出力信号のアイパターンを示す図である。
【図１４】図１０の排他的論理和回路が２００Ｇｂｉｔ／ｓで動作する場合における入出力信号のアイパターンを示す図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施形態について、図面を参照して説明する。
【００２８】
（第１の実施形態）
本発明の第１の実施形態に係る排他的論理和（ＸＯＲ）回路１は、限定するものではないが、例えば、５０Ｇｂｉｔ／ｓを超えるビットレートで動作するヘテロ接合バイポーラトランジスタ（ＨＢＴ）などのバイポーラトランジスタで構成された同期式デジタル回路に用いられるものである。
【００２９】
図３に示すように、本実施形態に係るＸＯＲ回路１は、一対の第１入力端子Ｄ１Ｔ，Ｄ１Ｃと、一対の第２入力端子Ｄ２Ｔ，Ｄ２Ｃと、一対の出力端子ＱＴ，ＱＣと、を有し、排他的論理和のデジタル論理演算を行う回路である。このＸＯＲ回路１は、入力バッファ２０と、ギルバートセル３０と、出力バッファ４０と、リミッタ１０と、を備えている。なお、本実施形態のリミッタ１０は、本発明の論理レベル電圧制限手段に対応する。
【００３０】
第１入力端子Ｄ１Ｔに入力される第１正相入力信号Ｄｉｎ１（＋）と、第１入力端子Ｄ１Ｃに入力される第１逆相入力信号Ｄｉｎ１（−）とは、互いに逆相の関係、すなわち論理値が相補的な関係にある。同様に、第２入力端子Ｄ２Ｔに入力される第２正相入力信号Ｄｉｎ２（＋）と、第２入力端子Ｄ１Ｃに入力される第２逆相入力信号Ｄｉｎ２（−）とは、互いに逆相の関係にある。同様に、出力端子ＱＴに出力される正相出力信号Ｄｏｕｔ（＋）と、出力端子ＱＣに出力される逆相出力信号Ｄｏｕｔ（−）とは、互いに逆相の関係にある。
【００３１】
以下の説明では、第１正相入力信号Ｄｉｎ１（＋）と第１逆相入力信号Ｄｉｎ１（−）とを第１入力信号Ｄｉｎ１と総称し、第２正相入力信号Ｄｉｎ２（＋）と第２逆相入力信号Ｄｉｎ２（−）とを第２入力信号Ｄｉｎ２と総称し、正相出力信号Ｄｏｕｔ（＋）と逆相出力信号Ｄｏｕｔ（−）とを出力信号Ｄｏｕｔと総称する。
【００３２】
入力バッファ２０は、第２入力信号Ｄｉｎ２の論理値をそのまま維持して適切な電圧レベルで出力するエミッタフォロワ回路対であり、入力バッファ２０の入力側が第２入力端子Ｄ２Ｔ、Ｄ２Ｃに接続され、出力側がギルバートセル３０に接続されている。
【００３３】
具体的には、入力バッファ２０は、トランジスタＸＴ１，ＸＴ２と、抵抗器Ｒ４，Ｒ５と、ダイオードＤ１，Ｄ２と、を備えている。トランジスタＸＴ１，ＸＴ２のベースは、それぞれ第２入力端子Ｄ２Ｔ、Ｄ２Ｃに接続されている。トランジスタＸＴ１，ＸＴ２のコレクタは、それぞれダイオードＤ１，Ｄ２のカソードに接続されている。このダイオードＤ１，Ｄ２により、トランジスタＸＴ１，ＸＴ２のコレクタにかかる電圧を所要レベルに落としている。トランジスタＸＴ１，ＸＴ２のエミッタは、それぞれ抵抗器Ｒ４，Ｒ５の一端に接続されている。ダイオードＤ１，Ｄ２のアノードは、ともに第１の電源電圧ＶＣＣに接続され、抵抗器Ｒ４，Ｒ５の他端は、ともに第２の電源電圧ＶＥＥに接続されている。
【００３４】
ギルバートセル３０は、２組の差動対Ｑ１，Ｑ２；Ｑ３，Ｑ４を含む上段差動部３１と、１組の差動対ＸＴ３，ＸＴ４を含む下段差動部３２とが、第１の電源電圧ＶＣＣと第２の電源電圧ＶＥＥとの間に縦積みに接続された２段構成のデジタル論理回路である。ギルバートセル３０は、２入力に対して排他的論理和の論理演算を行うようになっている。ギルバートセル３０の入力側は、リミッタ１０および入力バッファ２０の出力側に接続され、ギルバートセル３０の出力側は、出力バッファ４０の入力側に接続されている。
【００３５】
具体的には、ギルバートセル３０の上段差動部３１は、トランジスタＱ１〜Ｑ４と、抵抗器Ｒ１，Ｒ２とを備え、下段差動部３２は、差動対を構成するトランジスタＸＴ３，ＸＴ４と、抵抗器Ｒ３と、を備えている。上段差動部３１の一方の差動対は、トランジスタＱ１，Ｑ２により構成され、他方の差動対は、トランジスタＱ３，Ｑ４により構成されている。
【００３６】
より具体的には、下段の差動対を構成するトランジスタＸＴ３，ＸＴ４のベースは、それぞれ入力バッファ２０のトランジスタＸＴ１，ＸＴ２のエミッタ側に接続されている。トランジスタＸＴ３，ＸＴ４のエミッタは、ともに抵抗器Ｒ３を介して第２の電源電圧ＶＥＥに接続されている。トランジスタＸＴ３のコレクタは、上段の差動対Ｑ１，Ｑ２のエミッタ側に、トランジスタＸＴ４のコレクタは、上段の差動対Ｑ３，Ｑ４のエミッタ側に接続されている。
【００３７】
また、上段の一方の差動対を構成するトランジスタＱ１，Ｑ２のベースは、それぞれリミッタ１０を介して第１入力端子Ｄ１Ｔ，Ｄ１Ｃに接続され、トランジスタＱ１，Ｑ２のエミッタは、ともに下段の差動対のトランジスタＸＴ３のコレクタに接続され、トランジスタＱ１，Ｑ２のコレクタは、それぞれ負荷抵抗器Ｒ１，Ｒ２を介して第１の電源電圧ＶＣＣに接続されている。
【００３８】
また、上段の他方の差動対を構成するトランジスタＱ３，Ｑ４のベースは、それぞれリミッタ１０を介して第１入力端子Ｄ１Ｃ，Ｄ１Ｔに接続され、トランジスタＱ３，Ｑ４のエミッタは、ともに下段の差動対のトランジスタＸＴ４のコレクタに接続され、トランジスタＱ３，Ｑ４のコレクタは、それぞれ負荷抵抗器Ｒ１，Ｒ２を介して第１の電源電圧ＶＣＣに接続されている。
【００３９】
出力バッファ４０は、ギルバートセル３０からの出力信号の論理値をそのまま維持して適切な電圧レベルで出力するエミッタフォロワ回路対であり、出力バッファ４０の入力側が、ギルバートセル３０の出力側に接続され、出力側が出力端子ＱＴ，ＱＣに接続されている。
【００４０】
具体的には、出力バッファ４０は、トランジスタＱ５，Ｑ６と、抵抗器Ｒ６，Ｒ７と、を備えている。トランジスタＱ５，Ｑ６のベースは、それぞれギルバートセル３０の負荷抵抗Ｒ１，Ｒ２に接続されている。トランジスタＱ５，Ｑ６のコレクタは、ともに第１の電源電圧ＶＣＣに接続されている。トランジスタＱ５，Ｑ６のエミッタは、それぞれ抵抗器Ｒ６，Ｒ７の一端に接続されるとともに、それぞれ出力端子ＱＣ，ＱＴに接続されている。抵抗器Ｒ６，Ｒ７の他端は第２の電源電圧ＶＥＥに接続されている。
【００４１】
リミッタ１０は、ギルバートセル３０の上段差動部３１の前段に設けられ、上段差動部３１への入力信号の論理レベル電圧を制限する回路である。好ましくは、リミッタ１０は、上段差動部３１への入力信号の論理ハイレベル電圧を制限するよう構成されている。リミッタ１０は、例えば、差動アンプ１１により構成してもよい。
【００４２】
図４は、図３のリミッタ１０として差動アンプ１１が用いられた場合の排他的論理和回路１の構成図である。図４に示すように、差動アンプ１１は、差動対部１２と出力バッファ１３とを備えている。
【００４３】
差動対部１２は、差動対を構成するトランジスタＱ１０，Ｑ１１と、抵抗器Ｒ１０〜Ｒ１２と、を備えている。差動対をなすトランジスタＱ１０，Ｑ１１のベースは、それぞれ第１入力端子Ｄ１Ｔ，Ｄ１Ｃに接続され、トランジスタＱ１０，Ｑ１１のエミッタは、抵抗器１２を介して第２の電源電圧ＶＥＥに接続され、トランジスタＱ１０，Ｑ１１のコレクタは、それぞれ抵抗器Ｒ１０，Ｒ１１を介して第１の電源電圧ＶＣＣに接続されている。
【００４４】
出力バッファ１３は、差動対部１２からの出力信号の論理値をそのまま維持して適切な電圧レベルで出力するエミッタフォロワ回路対であり、差動対部１２の出力側に接続されている。具体的には、出力バッファ１３は、トランジスタＱ１２，Ｑ１３と、抵抗器Ｒ１３，Ｒ１４と、を備えている。トランジスタＱ１２，Ｑ１３のベースは、それぞれ差動対部１２の負荷抵抗Ｒ１０，Ｒ１１に接続されている。トランジスタＱ１２，Ｑ１３のコレクタは、ともに第１の電源電圧ＶＣＣに接続されている。トランジスタＱ１２，Ｑ１３のエミッタは、それぞれ抵抗器Ｒ１３，Ｒ１４の一端に接続されている。また、トランジスタＱ１２のエミッタと抵抗器Ｒ１３の間から、差動アンプ１１の出力信号Ｄｉｎ１'（−）が、トランジスタＱ１３のエミッタと抵抗器Ｒ１４の間から、差動アンプ１１の出力信号Ｄｉｎ１'（＋）が、取り出されるようになっている。差動アンプ１１の出力信号Ｄｉｎ１'（＋），Ｄｉｎ１'（−）を出力信号Ｄｉｎ１'と総称する。
【００４５】
図５は、排他的論理和回路１への入力信号Ｄｉｎ１と差動アンプ１１からの出力信号Ｄｉｎ１'の信号波形を示す説明図である。図５に示すように、差動アンプ１１は、差動アンプ１１の出力信号Ｄｉｎ１'において差動アンプ１１への入力信号Ｄｉｎ１と同程度の振幅およびオフセット電圧が得られ、且つ出力信号Ｄｉｎ１'において論理ハイレベル電圧を制限している。
【００４６】
また、差動アンプ１１は、差動アンプ１１の出力信号Ｄｉｎ１'において差動アンプ１１への入力信号Ｄｉｎ１と同程度の立ち上り時間および立ち下り時間が得られる帯域を有している。
【００４７】
また、差動アンプ１１は、差動アンプ１１への入力信号Ｄｉｎ１が上段差動部３１を通って上段差動部３１から出力されるまでの遅延時間が、入力バッファ２０への入力信号Ｄｉｎ２が下段差動部３２を通って上段差動部３１から出力されるまでの遅延時間と同程度になるような遅延時間ｔｄを有している。これにより、図５に示すように、差動アンプ１１からの出力信号Ｄｉｎ１'は、入力信号Ｄｉｎ１から遅延時間ｔｄだけ遅延している。
【００４８】
一般に、差動対部１２のトランジスタＱ１０，Ｑ１１のコレクタ電流ＩＣとコレクタ・エミッタ間電圧ＶＣＥの関係を示す交流特性を表す負荷線と、抵抗器Ｒ１０，Ｒ１１，Ｒ１２の抵抗値から定まる直流特性を表すバイアス点から差動対部１２の動作が定まる。差動アンプ１１の上記特性は、抵抗器Ｒ１０，Ｒ１１，Ｒ１２の抵抗値を適切に設定することにより得ることができる。例えば、トランジスタに論理ローレベル電圧が入力されトランジスタの状態がオフになるとき、コレクタ電流Ｉｃが０となるようにバイアス点、負荷線を設定することで、負荷抵抗にコレクタ電流Ｉｃが流れることにより発生する電圧降下が０となり、差動対部１２からの出力信号の論理ハイレベル電圧を制限することができる。
【００４９】
また、一般に、差動アンプ１１の帯域は、トランジスタＱ１０，Ｑ１１の物理的なサイズ、抵抗器Ｒ１０，Ｒ１１，Ｒ１２の抵抗値等に依存して定まる。通常、ゲインを上げれば、立ち上がり時間、立下り時間が長くなり、帯域が狭くなる。トランジスタＱ１０，Ｑ１１の物理的サイズ、抵抗器Ｒ１０，Ｒ１１，Ｒ１２の抵抗値等を適切に設定することにより、差動アンプ１１が上記特徴を有する帯域を持つようにすることができる。
【００５０】
次に、排他的論理和回路１の動作を説明する。
【００５１】
まず、第１入力信号Ｄｉｎ１が論理値０に対応する論理ローレベル電圧であり、第２入力信号Ｄｉｎ２が論理値０に対応する論理ローレベル電圧である場合を説明する。この場合は、具体的には、第１正相入力信号Ｄｉｎ１（＋）が論理ローレベルであり、第１逆相入力信号Ｄｉｎ１（−）が論理ハイレベルである。また、第２正相入力信号Ｄｉｎ２（＋）は、論理ローレベルであり、第２逆相入力信号Ｄｉｎ２（−）は、論理ハイレベルである。
【００５２】
第１入力信号Ｄｉｎ１は、差動アンプ１１に入力され、論理値を維持したまま差動アンプ１１から出力信号Ｄｉｎ１'として出力される。すなわち、ギルバートセル３０のトランジスタＱ１，Ｑ４のベースには、論理値０に対応する論理ローレベルの正相出力信号Ｄｉｎ１'（＋）が入力され、トランジスタＱ１，Ｑ４はともにオフとなる。また、トランジスタＱ２，Ｑ３のベースには、論理値１に対応する論理ハイレベルの逆相出力信号Ｄｉｎ１'（−）が入力され、トランジスタＱ２，Ｑ３はともにオンとなる。
【００５３】
第２入力信号Ｄｉｎ２は、論理値を維持したまま入力バッファ２０を通ってギルバートセル３０の下段差動部３２に入力される。具体的には、論理ローレベルの第２正相入力信号Ｄｉｎ２（＋）が、トランジスタＸＴ３のベースに入力され、オフとなる。また、論理ハイレベルの第２逆相入力信号Ｄｉｎ２（−）が、トランジスタＸＴ４のベースに入力され、トランジスタＸＴ４はオンとなる。
【００５４】
したがって、ギルバートセル３０のトランジスタＱ３とトランジスタＸＴ４がオンとなることで、出力バッファ４０のトランジスタＱ５のベースには、論理ローレベルが入力され、トランジスタＱ６のベースには論理ハイレベルが入力される。よって、排他的論理和回路１の正相出力信号Ｄｏｕｔ（＋）は、論理ローレベル（論理値０）となり、逆相出力信号Ｄｏｕｔ（−）は論理ハイレベル（論理値１）となる。
【００５５】
以上のことから、正相で考えて、第１入力信号Ｄｉｎ１が論理値０、第２入力信号Ｄｉｎ２が論理値０のとき、排他的論理和回路１の出力信号Ｄｏｕｔは論理値０となる。
【００５６】
次に、第１正相入力信号Ｄｉｎ１（＋）が論理ハイレベル（論理値１）であり、第２正相入力信号Ｄｉｎ２（＋）が論理ローレベル（論理値０）である場合を説明する。この場合には、ギルバートセル３０のトランジスタＱ１，Ｑ４がオンになるとともに、トランジスタＴＸ４がオンとなる。よって、正相出力信号Ｄｏｕｔ（＋）は、論理ハイレベル（論理値１）となる。
【００５７】
次に、第１正相入力信号Ｄｉｎ１（＋）が論理ローレベル（論理値０）であり、第２正相入力信号Ｄｉｎ２（＋）が論理ハイレベル（論理値１）である場合を説明する。この場合には、ギルバートセル３０のトランジスタＱ２，Ｑ３がオンになるとともに、トランジスタＴＸ３がオンとなる。よって、正相出力信号Ｄｏｕｔ（＋）は、論理ハイレベル（論理値１）となる。
【００５８】
次に、第１正相入力信号Ｄｉｎ１（＋）が論理ハイレベル（論理値１）であり、第２正相入力信号Ｄｉｎ２（＋）が論理ハイレベル（論理値１）である場合を説明する。この場合には、ギルバートセル３０のトランジスタＱ１，Ｑ４がオンになるとともに、トランジスタＴＸ３がオンとなる。よって、正相出力信号Ｄｏｕｔ（＋）は、論理ローレベル（論理値０）となる。
【００５９】
以上のことから、本実施形態に係る排他的論理和回路１は、第１入力信号Ｄｉｎ１と第２入力信号Ｄｉｎ２に対して排他的論理和の論理演算処理を行い、その結果を出力信号Ｄｏｕｔとして出力することが分かる。
【００６０】
（シミュレーション）
次に、本実施形態に係るＸＯＲ回路１の動作をシミュレーションした結果を説明する。
【００６１】
図６は、比較例として、一般に使用されている従来のＸＯＲ回路１００の構成を示す。図６のＸＯＲ回路１００は、図４の差動アンプ１１が設けられていない点で図４に示す第１の実施形態のＸＯＲ回路１と異なっている。
【００６２】
図７は、従来のＸＯＲ回路１００の入出力信号のアイパターンである。シミュレーションでは、（ｉ）ＸＯＲ回路１００への第１および第２入力信号Ｄｉｎ１，Ｄｉｎ２にクロックリークなどによる電圧揺らぎがある場合に、ＸＯＲ回路１００の出力信号にどの程度の影響がでるか（図７の（Ａ）および（Ｂ）参照）、（ｉｉ）ＸＯＲ回路１００への第１入力信号Ｄｉｎ１の論理ハイレベル電圧、論理ローレベル電圧にクロックリークなどによる電圧揺らぎがある場合に、ＸＯＲ回路１００の出力信号にどの程度の影響がでるか（図７の（Ｃ）および（Ｄ）参照）、を調べた。
【００６３】
具体的には、図６のＸＯＲ回路１００において、第１入力信号Ｄｉｎ１側、第２入力信号Ｄｉｎ２側のトランジスタがオン、オフするオフセット電圧でベースに正弦波を加えることにより、クロックリーク（電圧揺らぎ）の影響を調べた。なお、このオフセット電圧は、以下で説明する図７では−０．９Ｖと−１．２Ｖである。
【００６４】
図７の（Ａ）は、第１入力信号Ｄｉｎ１の論理ハイレベル電圧および論理ローレベル電圧に電圧揺らぎがある場合に出力信号Ｄｏｕｔ（＋）に与える影響をアイパターンで示す。図７の（Ｂ）は、第２入力信号Ｄｉｎ２の論理ハイレベル電圧および論理ローレベル電圧に電圧揺らぎがある場合に出力信号Ｄｏｕｔ（＋）に与える影響をアイパターンで示す。
【００６５】
図７の（Ａ）に示すように、第１入力信号Ｄｉｎ１にのみクロックリークを模擬した電圧揺らぎを付与すると、出力信号Ｄｏｕｔ（＋）の論理ローレベル電圧の変動幅は１００ｍＶｐｐであった。なお、出力信号Ｄｏｕｔにおいて論理ハイレベル電圧よりも論理ローレベル電圧の変動が大きいのは、ＮＰＮトランジスタがオンのとき電流が流れて論理ローレベル電圧になり、そのときの方がバイアスの揺れが大きくなるためである。また、図７の（Ｂ）に示すように、第２入力信号Ｄｉｎ２にのみクロックリークを模擬した電圧揺らぎを付与すると、出力信号Ｄｏｕｔ（＋）の論理ローレベル電圧の変動幅は４０ｍＶｐｐであった。したがって、第２入力信号Ｄｉｎ２に電圧揺らぎが付与されるよりも、第１入力信号Ｄｉｎ１に電圧揺らぎが付与される方が、出力信号Ｄｏｕｔ（＋）への影響が大きいことが分かった。
【００６６】
次に、図７の（Ｃ）は、第１入力信号Ｄｉｎ１の論理ハイレベル電圧の電圧揺らぎが出力信号Ｄｏｕｔ（＋）に与える影響をアイパターンで示す。図７の（Ｄ）は、第１入力信号Ｄｉｎ１の論理ローレベル電圧の電圧揺らぎが出力信号Ｄｏｕｔ（＋）に与える影響をアイパターンで示す。
【００６７】
図７の（Ｃ）に示すように、第１入力信号Ｄｉｎ１の論理ハイレベル電圧にのみクロックリークを模擬した電圧揺らぎを付与すると、出力信号Ｄｏｕｔ（＋）の論理ローレベル電圧の変動幅は９０ｍＶｐｐであった。また、図７の（Ｄ）に示すように、第１入力信号Ｄｉｎ１の論理ローレベル電圧にのみクロックリークを模擬した電圧揺らぎを付与すると、出力信号Ｄｏｕｔ（＋）の論理ローレベル電圧の変動幅は５０ｍＶｐｐであった。したがって、第１入力信号Ｄｉｎ１の論理ローレベル電圧に電圧揺らぎが付与されるよりも、第１入力信号Ｄｉｎ１の論理ハイレベル電圧に電圧揺らぎが付与される方が、出力信号Ｄｏｕｔ（＋）への影響が大きいことが分かった。
【００６８】
以上の結果を考慮し、本実施形態に係る排他的論理和回路１の差動アンプ１１は、第１入力信号Ｄｉｎ１に対して論理ハイレベル電圧を制限する構成となっている。
【００６９】
図８は、第１の実施形態に係る排他的論理和回路１の入出力信号のアイパターンである。図８の（Ａ）は、差動アンプ１１のない従来のＸＯＲ回路１００（図６参照）における入出力信号のアイパターンであり、本実施形態との比較のために示す。図８の（Ｂ）は、本実施形態に係る排他的論理和回路１の入出力信号のアイパターンである。図８の（Ｂ）（ｂ）に示すように、差動アンプ１１からの出力信号Ｄｉｎ１'の論理ハイレベル電圧における電圧揺らぎが抑制され、ＸＯＲ回路１の出力信号Ｄｏｕｔ（＋）の論理ローレベル電圧の電圧揺らぎが低減されていることが分かる。
【００７０】
このように、排他的論理和回路１の第１入力信号Ｄｉｎ１の波形に歪みがあったとしても、差動アンプ１１により第１入力信号Ｄｉｎ１の論理ハイレベル電圧を制限することにより、排他的論理和回路１の出力信号Ｄｏｕｔの波形に歪みがリークすることを効果的に抑えることができる。
【００７１】
さらに説明すると、ギルバートセル３０の下段のトランジスタＸＴ３から見て、上段のトランジスタＱ１またはＱ２のベース電圧は、論理ハイレベル時に仮想ＧＮＤのように見える。また、ギルバートセル３０の下段のトランジスタＸＴ４から見て、上段のトランジスタＱ３またはＱ４のベース電圧は、論理ハイレベル時に仮想ＧＮＤのように見える。これは、図９に参考用に示すカスコードベース接地回路と等価である。そのため、ギルバートセル３０の上段のトランジスタへの入力の論理ハイレベル電圧の揺らぎ（図９の仮想ＧＮＤの電位の揺らぎ）を抑えることにより、出力信号Ｖｏｕｔへの電圧揺らぎのリークを効果的に抑制することができる。
【００７２】
次に、作用効果について説明する。
【００７３】
上述したように、本実施形態に係る排他的論理和回路１では、ギルバートセル３０の上段差動部３１の前段に、上段差動部３１への第１入力信号Ｄｉｎ１'の論理ハイレベル電圧を制限する差動アンプ１１が設けられている。上段差動部３１への第１入力信号Ｄｉｎ１'における論理レベル電圧の変動は、第２入力信号Ｄｉｎ２における論理レベル電圧の変動よりも、排他的論理和回路１からの出力信号Ｄｏｕｔの変動に与える影響が大きい。また、上段差動部３１への第１入力信号Ｄｉｎ１'における論理ハイレベル電圧の変動は、論理ローレベル電圧の変動よりも、排他的論理和回路１からの出力信号Ｄｏｕｔの変動に与える影響が大きい。そのため、上段差動部３１への第１入力信号Ｄｉｎ１'の論理ハイレベル電圧を制限することにより、排他的論理和回路１からの出力信号Ｄｏｕｔの波形の歪みを効果的に抑制することができる。
【００７４】
また、本実施形態に係る排他的論理和回路１では、差動アンプ１１は、差動アンプ１１の出力信号Ｄｉｎ１'において差動アンプ１１への第１入力信号Ｄｉｎ１と同程度の振幅およびオフセット電圧が得られ且つ論理ハイレベル電圧を制限する特徴を有している。この構成により、差動アンプ１１により、排他的論理和回路１のギルバートセル３０内の上段差動部３１への第１入力信号Ｄｉｎ１'の論理ハイレベル電圧の変動が抑制されるので、簡単な構成で排他的論理和回路１からの出力信号Ｄｏｕｔの波形の歪みを抑制することができる。
【００７５】
また、本実施形態に係る排他的論理和回路１では、差動アンプ１１は、差動アンプ１１の出力信号Ｄｉｎ１'において差動アンプ１１への第１入力信号Ｄｉｎ１と同程度の立ち上り時間および立ち下り時間が得られる帯域を有している。この構成により、排他的論理和回路１への第１入力信号Ｄｉｎ１の波形が差動アンプ１１により歪むことを抑制することができる。これにより、排他的論理和回路１からの出力信号Ｄｏｕｔの波形の歪みを抑制することができる。
【００７６】
また、本実施形態に係る排他的論理和回路１では、差動アンプ１１は、差動対Ｑ１０，Ｑ１１と出力バッファ１３とを備え、ギルバートセル３０の下段差動部３２の前段に、入力バッファ２０が設けられている。この構成により、排他的論理和回路１への第１および第２入力信号Ｄｉｎ１，Ｄｉｎ２を適切な電圧レベルに調整するのが容易になる。また、第１入力信号Ｄｉｎ１が差動アンプ１１を通ってギルバートセル３０の上段差動部３１から出力するまでの経路Ｐ１'と、第２入力信号Ｄｉｎ２が入力バッファ２０とギルバートセル３０の下段差動部３２を通って上段差動部３１から出力するまでの経路Ｐ２とで、トランジスタの個数をほぼ同数とすることができる。これにより、両経路Ｐ１'，Ｐ２を通る信号の遅延時間を調整するのが容易になる。
【００７７】
（第２の実施形態）
次に、図面を参照して、本発明の第２の実施形態に係る排他的論理和（ＸＯＲ）回路１Ａを説明する。
【００７８】
本実施形態に係るＸＯＲ回路１Ａは、差動アンプ１１の代わりに遅延回路５０が設けられている点で第１の実施形態と異なっている。その他の構成は第１の実施形態と同一であり、同一の構成については同一の符号を付し、詳細な説明は適宜省略する。
【００７９】
図１０に示すように、本実施形態に係るＸＯＲ回路１Ａは、第１入力端子Ｄ１Ｔ，Ｄ１Ｃと、第２入力端子Ｄ２Ｔ，Ｄ２Ｃと、出力端子ＱＴ，ＱＣと、を有し、排他的論理和の論理演算を行うデジタル論理回路である。このＸＯＲ回路１Ａは、入力バッファ２０と、ギルバートセル３０と、出力バッファ４０と、遅延回路５０と、を備えている。
【００８０】
遅延回路５０は、ギルバートセル３０の上段差動部３１の前段に設けられ、第１入力信号Ｄｉｎ１が遅延回路５０を通って上段差動部３１から出力されるまでの遅延時間が、下段差動部３２への第２入力信号Ｄｉｎ２が上段差動部３１から出力されるまでの遅延時間と同程度になる遅延時間を有している。或いは、遅延回路５０は、入力バッファ２０への第２入力信号Ｄｉｎ２が下段差動部３２を通って上段差動部３１から出力されるまでの遅延時間と同程度の遅延時間を有するようにしてもよい。
【００８１】
遅延回路５０は、第１入力信号Ｄｉｎ１に上記所定の遅延時間を与えるものであればよく、例えば、第１の実施形態の差動アンプ１１であってもよく、あるいは単に所要長さの導線路であってもよい。ここでは、遅延回路５０が第１の実施形態の差動アンプ１１であるとして説明する。
【００８２】
図１１（ａ）は、従来のＸＯＲ回路１００内で第１入力信号Ｄｉｎ１が通過する経路Ｐ１と、第２入力信号Ｄｉｎ２が通過する経路Ｐ２を示している。ＸＯＲ回路１００内で第１入力信号Ｄｉｎ１が通過する経路Ｐ１と第２入力信号Ｄｉｎ２が通過する経路Ｐ２は長さが異なっており、通過するトランジスタ数も異なっている。特に、ＸＯＲ回路１００の高速動作時、データ信号が両経路を通過するのに要する遅延時間差により、ＸＯＲ回路１００においてデータスキューが生じる。
【００８３】
差動アンプ１１がない従来のＸＯＲ回路１００において、第１入力信号Ｄｉｎ１が経路Ｐ１を通過するとき遅延時間ｔ１を要するとし、第２入力信号Ｄｉｎ２が経路Ｐ２を通過するとき遅延時間ｔ２を要すると仮定する。このとき、データスキューの原因となる遅延時間差は、｜ｔ１−ｔ２｜で求められる。例えば、｜ｔ１−ｔ２｜＝１．７ｐｓである。
【００８４】
差動アンプ１１を有する本実施形態のＸＯＲ回路１Ａにおいて、第１入力信号Ｄｉｎ１が破線で示す差動アンプ１１を経る経路Ｐ１'を通過するとき遅延時間ｔ１'を要すると仮定する。このとき、データスキューの原因となる遅延時間差は、｜ｔ１'−ｔ２｜で求められる。例えば、｜ｔ１'−ｔ２｜＝１．０（ｐｓ）であれば、従来の｜ｔ１−ｔ２｜＝１．７ｐｓより０．７ｐｓほど短縮したことになる。
【００８５】
このように、第１入力信号Ｄｉｎ１側に差動アンプ１１を追加し、第１入力信号Ｄｉｎ１に対して、第２入力信号Ｄｉｎ２側の遅延時間と同程度の遅延時間を与えることにより、ＸＯＲ回路１Ａ内部のデータスキューを改善することができる。
【００８６】
図１２は、排他的論理和回路１Ａへの入力信号Ｄｉｎ１，Ｄｉｎ２の変化に対する出力信号Ｄｏｕｔの変化を示す説明図である。
【００８７】
まず、図１２の（ａ）〜（ｃ）は、差動アンプ１１がない従来のＸＯＲ回路１００の場合に、第１入力信号Ｄｉｎ１の変化に対する出力信号Ｄｏｕｔの変化を示す。第１入力信号Ｄｉｎ１が変化して遅延時間ｔ１後に、出力信号Ｄｏｕｔが変化している。
【００８８】
また、図１２の（ｄ）〜（ｆ）は、差動アンプ１１がない従来のＸＯＲ回路１００の場合に、第２入力信号Ｄｉｎ２の変化に対する出力信号Ｄｏｕｔの変化を示す。第２入力信号Ｄｉｎ２が変化して遅延時間ｔ２後に、出力信号Ｄｏｕｔが変化している。
【００８９】
図１２（ａ）〜（ｆ）が示すように、第２入力信号Ｄｉｎ２の変化から出力信号Ｄｏｕｔの変化までの遅延時間ｔ２は、第１入力信号Ｄｉｎ１の変化から出力信号Ｄｏｕｔの変化までの遅延時間ｔ１より、｜ｔ１−ｔ２｜だけ長い。例えば、遅延時間差は｜ｔ１−ｔ２｜＝１．７ｐｓである。
【００９０】
図１２の（ｇ）〜（ｉ）は、差動アンプ１１の存在する本実施形態の場合に、入力信号Ｄｉｎ１'の変化に対する出力信号Ｄｏｕｔの変化を示している。図１２の（ｈ）に示すように、入力信号Ｄｉｎ１'は、差動アンプ１１の遅延時間ｔｄだけ遅延している。それにより、（ｇ）に示すように、出力信号Ｄｏｕｔが遅延時間ｔｄだけ遅延している。例えば、遅延時間ｔｄがｔｄ＝２．７ｐｓであるとき、遅延時間差は｜ｔ１'−ｔ２｜＝１．０ｐｓとなる。すなわち、差動アンプ１１を追加することにより、遅延時間差が０．７ｐｓだけ短縮している。
【００９１】
図１３（Ａ）は、１００Ｇｂｉｔ／ｓで動作時の従来のＸＯＲ回路１００の入出力信号のアイパターンを示し、図１３（Ｂ）は、１００Ｇｂｉｔ／ｓで動作時の本実施形態のＸＯＲ回路１Ａの入出力信号のアイパターンを示す。図１３（Ａ）に示すように、差動アンプ１１がない従来のＸＯＲ回路１００では、出力信号Ｄｏｕｔにタイミングジッタが認められる。これに対し、図１３（Ｂ）に示すように、差動アンプ１１を追加した本実施形態のＸＯＲ回路１Ａでは、第１入力信号Ｄｉｎ１を例えば２．７ｐｓだけ遅延させることにより、出力信号Ｄｏｕｔにおけるタイミングジッタが改善されている。しかも、出力信号Ｄｏｕｔのベースラインの歪みも改善されているのが分かる。
【００９２】
このように、遅延回路５０として差動アンプ１１を追加することにより、ＸＯＲ回路１Ａ内部のデータスキューを改善することができるので、高速動作時のタイミングジッタを改善することができ、これにより、タイミングマージンを増加することができる。
【００９３】
図１４（Ａ）は、２００Ｇｂｉｔ／ｓで動作時の従来のＸＯＲ回路１００の入出力信号のアイパターンを示し、図１４（Ｂ）は、２００Ｇｂｉｔ／ｓで動作時の本実施形態のＸＯＲ回路１Ａの入出力信号のアイパターンを示す。図１４（Ａ）に示すように、差動アンプ１１がない従来のＸＯＲ回路１００では、出力信号Ｄｏｕｔに顕著なタイミングジッタが認められる。これに対し、図１４（Ｂ）に示すように、差動アンプ１１を追加した本実施形態のＸＯＲ回路１Ａでは、第１入力信号Ｄｉｎ１を例えば２．７ｐｓだけ遅延させることにより、出力信号Ｄｏｕｔにおけるタイミングジッタが改善されている。しかも、出力信号Ｄｏｕｔのベースラインの歪みも改善されていることが分かる。
【００９４】
上述のとおり、本実施形態に係るＸＯＲ回路１Ａは、ギルバートセル３０の上段差動部３１の前段に、遅延回路５０が設けられ、この遅延回路５０は、下段差動部３２への第２入力信号Ｄｉｎ２が上段差動部３１から出力されるまでの遅延時間と同程度の遅延時間を有している。
【００９５】
この構成により、排他的論理和回路１Ａに入力される第１および第２入力信号Ｄｉｎ１，Ｄｉｎ２が排他的論理和回路１Ａ内でそれぞれ異なる経路Ｐ１，Ｐ２を通過することによって生じるデータスキューを、遅延回路５０の遅延時間ｔｄによって補正することができる。これにより、高速動作時であっても排他的論理和回路１Ａからの出力信号Ｄｏｕｔのタイミングジッタを低減することができる。その結果として、排他的論理和回路１Ａを使用した、高速動作する同期式デジタル回路におけるビットエラーを低減することができる。
【００９６】
上記第１および第２の実施形態では、排他的論理和回路１，１Ａに含まれるトランジスタがヘテロ接合バイポーラトランジスタ（ＨＢＴ）などのバイポーラトランジスタであるとして説明してきたが、バイポーラトランジスタの代わりに、ＭＯＳＦＥＴなどの電界効果トランジスタを使用できることは勿論である。また、ギルバートセル３０の上段差動部３１をバイポーラトランジスタにより構成し、下段差動部３２を電界効果トランジスタで構成するなど、種類の異なるトランジスタを混在させてもよい。
【００９７】
以上述べたように、本発明は、出力信号の品質を向上することができるという効果を有し、ギルバートセル構成の排他的論理和回路の全般に有用である。
【符号の説明】
【００９８】
１、１Ａ  排他的論理和回路
１０  リミッタ（論理レベル電圧制限手段）
１１  差動アンプ
１２  差動対部
１３  出力バッファ
２０  入力バッファ
３０  ギルバートセル
３１  上段差動部
３２  下段差動部
４０  出力バッファ
【図１】
2020205537.tif 000003
【図２】
2020205537.tif 000004
【図３】
2020205537.tif 000005
【図４】
2020205537.tif 000006
【図５】
2020205537.tif 000007
【図６】
2020205537.tif 000008
【図７】
2020205537.tif 000009
【図８】
2020205537.tif 000010
【図９】
2020205537.tif 000011
【図１０】
2020205537.tif 000012
【図１１】
2020205537.tif 000013
【図１２】
2020205537.tif 000014
【図１３】
2020205537.tif 000015
【図１４】
2020205537.tif 000016