(57)【要約】【課題】高い電界効果移動度を有し、且つチャネルサイズの変化に対するドレイン電流の変化の線形性が高い薄膜トランジスタを作製することができると共に、耐エッチング性が高い酸化物半導体薄膜及びそれを用いた薄膜トランジスタ、並びにそれらを形成するためのスパッタリングターゲットを提供する。【解決手段】Ｉｎと、Ｇａと、Ｚｎと、Ｓｎと、Ｏとを含有し、Ｉｎ、Ｇａ、Ｚｎ及びＳｎの含有量の合計に対して、Ｉｎ含有量の割合が４５〜６５原子％、Ｇａ含有量の割合が５〜１６原子％、Ｚｎ含有量の割合が１０〜４０原子％、Ｓｎ含有量の割合が３〜１０原子％である、酸化物半導体薄膜である。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｉｎと、Ｇａと、Ｚｎと、Ｓｎと、Ｏとを含有し、
Ｉｎ、Ｇａ、Ｚｎ及びＳｎの含有量の合計に対して、Ｉｎ含有量の割合が４５〜６５原子％、Ｇａ含有量の割合が５〜１６原子％、Ｚｎ含有量の割合が１０〜４０原子％、Ｓｎ含有量の割合が３〜１０原子％である、
酸化物半導体薄膜。
【請求項２】
Ｉｎ含有量の前記割合が５０〜６０原子％である請求項１に記載の酸化物半導体薄膜。
【請求項３】
Ｓｎ含有量の前記割合が５〜８原子％である請求項１又は２に記載の酸化物半導体薄膜。
【請求項４】
アモルファス構造、又は少なくとも一部が結晶化されたアモルファス構造である請求項１〜３のいずれか１項に記載の酸化物半導体薄膜。
【請求項５】
請求項１〜４のいずれか１項に記載の酸化物半導体薄膜を酸化物半導体層として含む薄膜トランジスタ。
【請求項６】
基板と、ゲート電極と、ゲート絶縁膜と、前記酸化物半導体層と、ソース・ドレイン電極と、保護膜とをこの順で含む請求項５に記載の薄膜トランジスタ。
【請求項７】
前記酸化物半導体層の直上にエッチストッパー層を含むエッチストップ型である請求項５又は６に記載の薄膜トランジスタ。
【請求項８】
前記酸化物半導体層の直上にエッチストッパー層を含まないバックチャネルエッチ型である請求項５又は６に記載の薄膜トランジスタ。
【請求項９】
請求項１から４のいずれか１項に記載の酸化物半導体薄膜、又は請求項５〜８のいずれか１項に記載の薄膜トランジスタに含まれる前記酸化物半導体薄膜を形成するためのスパッタリングターゲットであって、
Ｉｎと、Ｇａと、Ｚｎと、Ｓｎとを含有し、
Ｉｎ、Ｇａ、Ｚｎ及びＳｎの含有量の合計に対して、Ｉｎ含有量の割合が４５〜６５原子％、Ｇａ含有量の割合が５〜１６原子％、Ｚｎ含有量の割合が１０〜４０原子％、Ｓｎ含有量の割合が３〜１０原子％である、
スパッタリングターゲット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体薄膜及びそれを用いた薄膜トランジスタ、並びにそれらを形成するためのスパッタリングターゲットに関する。
【背景技術】
【０００２】
アモルファス酸化物半導体は、汎用のアモルファスシリコンに比べて高いキャリア移動度を有する。更に、アモルファス酸化物半導体は、光学バンドギャップが大きく、また、低温で成膜することができる。そのため、アモルファス酸化物半導体は、薄膜トランジスタ（ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ））を構成する酸化物半導体薄膜として、大型化、高解像度及び高速駆動が要求される次世代ディスプレイ、並びに耐熱性の低い樹脂基板等への適用が期待されている。
【０００３】
種々の酸化物半導体薄膜の中でも、例えば、特許文献１に開示されているように、インジウム、ガリウム、亜鉛及び酸素からなるＩｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ）アモルファス酸化物半導体薄膜が広く知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２１９５３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、ＩＧＺＯアモルファス酸化物半導体薄膜を用いて作製した薄膜トランジスタの電界効果移動度では不十分であるのが現状である。
また、薄膜トランジスタのサイズに応じて適切にドレイン電流を制御する観点から、ディスプレイ等の実際のデバイスを設計する際に、薄膜トランジスタのチャネルサイズの変化に対するドレイン電流の変化の線形性が高いことが求められる。
更に、薄膜トランジスタを製造する際に、酸化物半導体薄膜がエッチング液に対して高い耐性を示すことも求められる。
【０００６】
本発明は、このような状況を鑑みてなされたものであり、その目的は、高い電界効果移動度を有し、且つチャネルサイズの変化に対するドレイン電流の変化の線形性が高い薄膜トランジスタを作製することができると共に、耐エッチング性が高い酸化物半導体薄膜及びそれを用いた薄膜トランジスタ、並びにそれらを形成するためのスパッタリングターゲットを提供することである。
【課題を解決するための手段】
【０００７】
本発明の態様１は、
Ｉｎと、Ｇａと、Ｚｎと、Ｓｎと、Ｏとを含有し、
Ｉｎ、Ｇａ、Ｚｎ及びＳｎの含有量の合計に対して、Ｉｎ含有量の割合が４５〜６５原子％、Ｇａ含有量の割合が５〜１６原子％、Ｚｎ含有量の割合が１０〜４０原子％、Ｓｎ含有量の割合が３〜１０原子％である、
酸化物半導体薄膜である。
【０００８】
本発明の態様２は、Ｉｎ含有量の前記割合が５０〜６０原子％である態様１に記載の酸化物半導体薄膜である。
【０００９】
本発明の態様３は、Ｓｎ含有量の前記割合が５〜８原子％である態様１又は２に記載の酸化物半導体薄膜である。
【００１０】
本発明の態様４は、アモルファス構造、又は少なくとも一部が結晶化されたアモルファス構造である態様１〜３のいずれかに記載の酸化物半導体薄膜である。
【００１１】
本発明の態様５は、態様１〜４のいずれかに記載の酸化物半導体薄膜を酸化物半導体層として含む薄膜トランジスタである。
【００１２】
本発明の態様６は、基板と、ゲート電極と、ゲート絶縁膜と、前記酸化物半導体層と、ソース・ドレイン電極と、保護膜とをこの順で含む態様５に記載の薄膜トランジスタである。
【００１３】
本発明の態様７は、前記酸化物半導体層の直上にエッチストッパー層を含むエッチストップ型である態様５又は６に記載の薄膜トランジスタである。
【００１４】
本発明の態様８は、前記酸化物半導体層の直上にエッチストッパー層を含まないバックチャネルエッチ型である態様５又は６に記載の薄膜トランジスタである。
【００１５】
本発明の態様９は、態様１から４のいずれかに記載の酸化物半導体薄膜、又は態様５〜８のいずれかに記載の薄膜トランジスタに含まれる前記酸化物半導体薄膜を形成するためのスパッタリングターゲットであって、
Ｉｎと、Ｇａと、Ｚｎと、Ｓｎとを含有し、
Ｉｎ、Ｇａ、Ｚｎ及びＳｎの含有量の合計に対して、Ｉｎ含有量の割合が４５〜６５原子％、Ｇａ含有量の割合が５〜１６原子％、Ｚｎ含有量の割合が１０〜４０原子％、Ｓｎ含有量の割合が３〜１０原子％である、
スパッタリングターゲットである。
【発明の効果】
【００１６】
本発明の実施形態により、高い電界効果移動度を有し、且つチャネルサイズの変化に対するドレイン電流の変化の線形性が高い薄膜トランジスタを作製することができると共に、耐エッチング性が高い酸化物半導体薄膜及びそれを用いた薄膜トランジスタ、並びにそれらを形成するためのスパッタリングターゲットを提供することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、本発明の実施形態に係る薄膜トランジスタの概略的平面図である。
【図２】図２は、本発明の実施形態に係る薄膜トランジスタの概略的断面図である。
【発明を実施するための形態】
【００１８】
本発明者らは、上述の課題を解決するために鋭意検討を行った。その結果、本発明者らは、Ｉｎ、Ｇａ、Ｚｎ及びＳｎの含有量の合計に対する、Ｉｎ、Ｇａ、Ｚｎ及びＳｎの含有量の割合がそれぞれ所定の範囲になるように酸化物半導体薄膜の組成を制御することにより、それを用いた薄膜トランジスタが高い電界効果移動度を有すると共に、薄膜トランジスタのチャネルサイズ（チャネル幅Ｗとチャネル長Ｌとの比、Ｗ／Ｌ）の変化に対するドレイン電流Ｉｄの変化の線形性（以下、「ドレイン電流ＩｄとチャネルサイズＷ／Ｌとの線形性」と呼ぶことがある）が高く、更に当該酸化物半導体薄膜が耐エッチング性に優れていることを見出し、本発明を完成した。
以下、本発明の実施形態に係る酸化物半導体薄膜及び薄膜トランジスタの詳細を説明する。
【００１９】
１．酸化物半導体薄膜（酸化物半導体層）、薄膜トランジスタ
本発明の実施形態に係る酸化物半導体薄膜は、
Ｉｎと、Ｇａと、Ｚｎと、Ｓｎと、Ｏとを含有し、
Ｉｎ、Ｇａ、Ｚｎ及びＳｎの含有量の合計に対して、Ｉｎ含有量の割合（以下、「Ｉｎ原子数比」と呼ぶことがある）が４５〜６５原子％、Ｇａ含有量の割合（以下、「Ｇａ原子数比」と呼ぶことがある）が５〜１６原子％、Ｚｎ含有量の割合（以下、「Ｚｎ原子数比」と呼ぶことがある）が１０〜４０原子％、Ｓｎ含有量の割合（以下、「Ｓｎ原子数比」と呼ぶことがある）が３〜１０原子％である。
【００２０】
本発明の実施形態に係る薄膜トランジスタは、本発明の実施形態に係る酸化物半導体薄膜を酸化物半導体層として含む。
【００２１】
Ｉｎは導電性の向上に寄与する元素である。Ｉｎ原子数比が大きくなる程、酸化物半導体薄膜の導電性が向上するため、電界効果移動度が増加する。
上記作用を有効に発揮させるには、Ｉｎ原子数比は、４５原子％以上とする必要があり、好ましくは５０原子％以上である。但し、Ｉｎ原子数比が大き過ぎると、酸化物半導体薄膜の抵抗が低下して導電率が高くなり過ぎ、薄膜トランジスタとして動作しなくなる。そのため、Ｉｎ原子数比は、６５原子％以下とする必要があり、好ましくは６０原子％以下、より好ましくは５５原子％以下である。
【００２２】
Ｇａは酸素欠損の低減及びキャリア密度の制御に寄与する元素である。Ｇａ原子数比が大きくなる程、酸化物半導体薄膜の電気的安定性が向上し、キャリアの過剰発生を抑制する効果を発揮する。また、Ｇａは過酸化水素系のＣｕエッチング液によるエッチングを抑制する元素でもある。よって、Ｇａ原子数比が大きくなる程、ソース・ドレイン電極としてのＣｕ電極のエッチング加工に用いられる過酸化水素系エッチング液に対して選択比が大きくなり、ダメージを受け難くなる。
Ｇａ原子数比が５原子％未満であると、エッチング耐性が低下し、また、ストレス耐性が劣化するため、上記作用を有効に発揮させるには、Ｇａは５原子％以上とする必要がある。Ｇａ原子数比は、好ましくは８原子％以上、より好ましくは１０原子％以上である。但し、Ｇａ原子数比が大き過ぎると、酸化物半導体薄膜のキャリア密度が低くなり、移動度が低下する。また、酸化物半導体層を形成するためのスパッタリングターゲット材の電導度が低下し、直流放電が安定して持続することが困難となる。そのため、Ｇａ原子数比は、１６原子％以下とする必要があり、好ましくは１５原子％以下、より好ましくは１２原子％以下である。
【００２３】
Ｚｎ原子数比が１０原子％未満であると、過水系やシュウ酸などに対するエッチングレートが低くなる。従って、Ｚｎ原子数比は、１０原子％以上とする必要があり、好ましくは２０原子％以上、より好ましくは３０原子％以上である。但し、Ｚｎ原子数比が大き過ぎると、酸化物半導体薄膜が結晶化する傾向がある。特にディスプレイ等の大面積での成膜が必要な分野では、部分的に結晶が形成されると、酸化物半導体薄膜の均一性が低下する要因になる。また、ソース・ドレイン電極用エッチング液に対する酸化物半導体薄膜の溶解性が高くなる結果、ウェットエッチング耐性が劣化し易くなる。また、Ｉｎ量が相対的に減少するため、電界効果移動度が低下し、あるいは、Ｇａが相対的に減少するため、酸化物半導体薄膜の電気的安定性が低下し易くなる。そのため、Ｚｎ原子数比は、４０原子％以下とする必要があり、好ましくは３５原子％以下である。
【００２４】
Ｓｎが添加された酸化物半導体は、水素拡散によってキャリア密度の増加が見られ、電界効果移動度が増加する。
上記作用を有効に発揮させるには、Ｓｎ原子数比は、３原子％以上とする必要があり、好ましくは５原子％以上、より好ましくは６原子％以上である。一方、Ｓｎ原子数比が大き過ぎると、酸化物半導体薄膜の有機酸及び／又は無機酸のエッチング液に対する耐性が必要以上に高まり、酸化物半導体薄膜のエッチング加工が困難になる。また、Ｓｎ原子数比が大き過ぎると、水素拡散の影響を強く受けることで、チャネルサイズの変化に対するドレイン電流の変化の線形性が低下する恐れがある。そのため、Ｓｎ原子数比は、１０原子％以下とする必要があり、好ましくは８原子％以下、より好ましくは７原子％以下である。
【００２５】
本発明の１つの実施形態において、酸化物半導体薄膜は、Ｉｎと、Ｇａと、Ｚｎと、Ｓｎと、Ｏと、不可避的不純物とからなる。不可避的不純物は、原料、資材又は製造設備等の状況によって持ち込まれ得る。不可避的不純物としては、例えば、Ａｌ、Ｐｂ、Ｓｉ、Ｆｅ、Ｎｉ、Ｔｉ、Ｍｇ、Ｃｒ及びＺｒ等が挙げられる。不可避的不純物の含有量は、酸化物半導体薄膜の質量に対して、好ましくは１質量％以下、より好ましくは５００質量ｐｐｍ以下である。
【００２６】
Ｓｎ含有量に対するＺｎ含有量の割合（Ｓｎ原子数比に対するＺｎ原子数比の割合）が、２．４超であることが好ましい。これにより、ドレイン電流ＩｄのチャネルサイズＷ／Ｌの線形性を高めることが容易となる。
また、Ｓｎ含有量に対するＺｎ含有量の割合を２．４超とすることにより、酸化物半導体薄膜の導電性を低い状態とすることがより容易となるため、後述する電流経路の変更又は実効的なチャネルサイズの変動を抑制することがより容易となる。
Ｓｎ含有量に対するＺｎ含有量の割合は、より好ましくは３．０以上、更に好ましくは４．０以上であり、より好ましくは７．０以下、更に好ましくは５．５以下である。
【００２７】
酸化物半導体薄膜は、アモルファス構造、又は少なくとも一部が結晶化されたアモルファス構造であることが好ましい。すなわち、酸化物半導体薄膜を形成する酸化物が、アモルファス、又は少なくとも一部が結晶化されたアモルファスであることが好ましい。
【００２８】
保護膜を形成する前、すなわち、酸化物半導体薄膜（酸化物半導体層）をスパッタ製膜し、更に熱処理を加えた後の酸化物半導体薄膜のシート抵抗は、好ましくは１．０×１０５Ω／□以下、より好ましくは５．０×１０４Ω／□以下である。このようなシート抵抗を有する酸化物半導体薄膜を酸化物半導体層として薄膜トランジスタに用いることにより、薄膜トランジスタの電界効果移動度をより容易に高めることができる。
【００２９】
一般的なＩＧＺＯ酸化物半導体層のシート抵抗は、１．０×１０５Ω／□超の値を示すことが多い。このようなシート抵抗を有する酸化物半導体層を有する薄膜トランジスタの場合、保護膜を形成した後の酸化物半導体層のシート抵抗が増加する傾向が特に顕著である。これは、酸化物半導体層は一般的にバンドギャップを有しているが、酸化物半導体層上に保護膜を形成することにより、バンドベンディングが生じるためである。
【００３０】
保護膜形成後、ポストアニール処理を行う前の酸化物半導体層のシート抵抗Ｒｓｈは、保護膜形成後にポストアニール処理を行った後の酸化物半導体層のシート抵抗Ｒｓｈ’よりも低いことが好ましい。すなわち、Ｒｓｈ’／Ｒｓｈの値は、好ましくは１．０超、より好ましくは３．０以上である。
保護膜形成後のポストアニール処理において、ポストアニール処理を行う前後でのシート抵抗の変化は大きい方が好ましい。例えば、２９０℃でポストアニール処理を行った酸化物半導体層のシート抵抗と、２５０℃でポストアニール処理を行った場合の酸化物半導体層のシート抵抗との比較において、（２９０℃のポストアニール処理後の酸化物半導体層のシート抵抗）／（２５０℃のポストアニール処理後の酸化物半導体層のシート抵抗）は０．６未満又は１．６超であることが好ましい。
【００３１】
Ｒｓｈ’／Ｒｓｈ≦１．０、例えば、０．６≦（２９０℃のポストアニール処理後の酸化物半導体層のシート抵抗）／（２５０℃のポストアニール処理後の酸化物半導体層のシート抵抗）≦１．６）の場合、チャネル全体ではなく、チャネルの一部分で電流パスとなり得る抵抗値が低い領域が形成されていることが示されている。このような領域の存在は、薄膜トランジスタの電流経路が変化したか、あるいは、薄膜トランジスタの実効的なチャネルサイズが変化したことを示す。これは、例えばポストアニール処理によって、保護層を構成する、水素を多く含有するＳｉＮｘ層等から水素が多く酸化物半導体に注入され、注入された水素がドナーとして働くことにより、キャリアを増加させる等の電気的な影響を及ぼすことを意味する。
【００３２】
これに対して、ポストアニール処理によって酸化物半導体層のシート抵抗が高くなる、すなわち、Ｒｓｈ’／Ｒｓｈ＞１．０となることは、２水準のポストアニール温度でのシート抵抗の差が大きくなる、例えば、（２９０℃のポストアニール処理後の酸化物半導体層のシート抵抗）／（２５０℃のポストアニール処理後の酸化物半導体層のシート抵抗）が０．６未満又は１．６超であることに相当する。この場合、上記のような電気的な影響を及ぼさない（あるいは、及ぼし難い）ため、ドレイン電流ＩｄとチャネルサイズＷ／Ｌとの線形性を確保することがより容易になる。
【００３３】
また、ポストアニール処理によって酸化物半導体薄膜のＯＨ基が増加すると、チャネル層の酸素関連欠陥及び／又は不安定な水素関連欠陥が効果的に抑制され、安定なメタル−酸素の結合を形成することができるため、高い電界効果移動度を確保することがより容易となり、更に、光ストレス耐性のようなストレス耐性が向上し易くなる。とりわけ、バックチャネル側でこのような効果が促進され、酸化物半導体薄膜のキャリア密度の上昇を抑えながら、高い電界効果移動度と高いストレス耐性との両方を満足することがより容易となる。
ポストアニール処理前の酸素関連欠陥等の有無にも依存するが、保護膜形成後、ポストアニール処理を行う前の酸化物半導体層のキャリア密度Ｄに対するポストアニール処理を行った後の酸化物半導体層のキャリア密度Ｄ’の比（Ｄ’／Ｄ）は、好ましくは１．５以下、より好ましくは１．０以下である。例えば、ポストアニール処理後の酸化物半導体薄膜のキャリア密度は、好ましくは１×１０１９／ｃｍ３未満であり、より高い電界効果移動度を得る観点から、より好ましくは５×１０１６／ｃｍ３以上である。
【００３４】
本発明の実施形態に係る薄膜トランジスタは、トップゲート型又はボトムゲート型であってよい。本発明の実施形態に係る薄膜トランジスタは、ボトムゲート型である場合、トップゲート型である場合に比べて製造プロセスが短いため、好ましい。
【００３５】
本発明の実施形態に係る薄膜トランジスタは、ボトムゲート型である場合、基板と、ゲート電極と、ゲート絶縁膜と、本発明の実施形態に係る酸化物半導体層と、ソース・ドレイン電極と、保護膜とをこの順で含んでよい。
【００３６】
本発明の実施形態に係る薄膜トランジスタは、ボトムゲート型である場合、酸化物半導体層の直上に、エッチストッパー層を含むエッチストップ型、又はエッチストッパー層を含まないバックチャネルエッチ型のどちらの形態であってもよい。エッチストッパー層を含むエッチストップ型は、酸化物半導体層のバックチャネルのダメージが少ないため、酸化物半導体層のシート抵抗の制御性の点からより好ましい。
【００３７】
保護膜は、１層で構成された単層膜であってよく、２層以上で構成された積層膜であってもよい。例えば、保護膜がシリコン窒化膜（ＳｉＮｘ）のみからなる単層である場合、ＳｉＮｘ膜中の水素含有量が多いことがあり、水素が酸化物半導体層に容易に拡散してドナーとして働き、シート抵抗が低下する方向に変動することがある。このようなシート抵抗の低下をより抑制し、酸化物半導体層のシート抵抗の制御性をより高めるため、保護膜は積層膜であることが好ましい。
【００３８】
保護膜としては、シリコン酸化膜（ＳｉＯｘ膜）、ＳｉＮｘ膜、Ａｌ２Ｏ３及びＹ２Ｏ３等の酸化物、並びにこれらの積層膜等が挙げられる。保護膜が積層膜である場合には、第１層目の膜の成分と第２層目以降の膜の成分とが異なることが好ましい。ＳｉＮｘ膜は、酸化物半導体層のシート抵抗を一定範囲内でより制御し易くなる。そのため、保護膜は、単相である場合、ＳｉＮｘ膜であることが好ましく、積層膜である場合、ＳｉＮｘ膜を含むことが好ましい。
【００３９】
保護膜の厚さ（保護膜が積層膜である場合、保護膜の厚さは積層膜を構成する膜の合計の厚さ）は、好ましくは１００ｎｍ以上、より好ましくは２５０ｎｍ以上であり、好ましくは１０μｍ以下、より好ましくは１μｍ以下である。保護膜の厚さは、光学測定、段差測定又はＳＥＭ観察により測定することができる。
【００４０】
その他、本発明の実施形態に係る薄膜トランジスタにおいて、基板、ゲート電極、ゲート絶縁膜及びソース・ドレイン電極は、通常用いられているものを使用することができる。例えば、基板として、ガラス等の透明基板、Ｓｉ基板、ステンレス等の薄い金属板、及びＰＥＴフィルム等の樹脂基板等が挙げられる。基板の厚みは、加工性の点から、好ましくは０．３ｍｍ以上であり、好ましくは１．０ｍｍ以下である。例えば、ゲート電極及びソース・ドレイン電極として、Ａｌ合金、及びＡｌ合金上にＭｏ、Ｃｕ若しくはＴｉ等の薄膜又は合金膜が形成されたもの等を用いることができる。ゲート電極及びソース・ドレイン電極の厚さは特に限定されないが、電気抵抗の観点から、ゲート電極の厚さは、好ましくは１００ｎｍ以上であり、好ましくは５００ｎｍ以下であり、ソース・ドレイン電極の厚さは、好ましくは１００ｎｍ以上であり、好ましくは４００ｎｍ以下である。
【００４１】
ゲート絶縁膜は、１層で構成された単層膜であってよく、２層以上で構成された積層膜であってもよく、従来から一般的に用いられるものを使用することができる。例えばＳｉＯｘ膜、ＳｉＮｘ膜、Ａｌ２Ｏ３及びＹ２Ｏ３等の酸化物、並びにこれらの積層膜等が挙げられる。ゲート絶縁膜が積層膜である場合には、第１層目の膜の成分と第２層目以降の膜の成分とが異なることが好ましい。ゲート絶縁膜の厚さ（ゲート絶縁膜が積層膜である場合、ゲート絶縁膜の厚さは積層膜を構成する膜の合計の厚さ）は、薄膜トランジスタの静電容量の点から、好ましくは５０ｎｍ以上であり、好ましくは３００ｎｍ以下である。
【００４２】
２．酸化物半導体薄膜（酸化物半導体層）及び薄膜トランジスタの製造方法
本発明の実施形態に係る酸化物半導体薄膜（酸化物半導体層）は、その製造方法は特に限定されず、従来と同様の方法及び条件で製造することができ、例えば、スパッタリング法等により製造することができる。
【００４３】
本発明の実施形態に係る薄膜トランジスタの製造方法は特に限定されず、トップゲート型又はボトムゲート型等の薄膜トランジスタの構成に応じて、適切な製造方法を選択してよい。また、ボトムゲート型の薄膜トランジスタを製造する場合、従来と同様の方法及び条件で、エッチストップ型及びバックチャネルエッチ型の薄膜トランジスタを製造することができる。ボトムゲート型の薄膜トランジスタの製造方法の一例を以下に説明する。
【００４４】
基板上にスパッタリング法等によりゲート電極を形成し、パターニングを行った後、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等によりゲート絶縁膜を成膜する。パターニングは通常の方法で行うことができる。また、ゲート絶縁膜の成膜において加熱される。次いで、スパッタリング法等により酸化物半導体層を成膜し、パターニングを行う。その後、プレアニール処理を行い、必要に応じてエッチストッパー層の成膜及びパターニングを行う。
続いてスパッタリング法等によりソース・ドレイン電極を形成してパターニングを行った後、ＣＶＤ法等により保護膜を成膜する。保護膜の成膜においても加熱がなされる。ＣＶＤ法により保護膜を形成する場合、成膜時間を調整することにより、膜厚を変えることができる。バックチャネルエッチ型の場合には、回復アニールを行った後、再度保護膜の成膜を行う。その後、コンタクトホールのエッチングを行い、ポストアニール処理（熱処理）をすることで薄膜トランジスタを得ることができる。
【００４５】
酸化物半導体薄膜を、アモルファス構造、又は少なくとも一部が結晶化されたアモルファス構造とする場合、例えば、ガス圧を１〜５ｍＴｏｒｒの範囲に制御してスパッタリング法で酸化物半導体薄膜を形成すると共に、保護膜を形成した後、２００℃以上の温度で熱処理してよい。
【００４６】
３．スパッタリングターゲット
上述のように、本発明の実施形態に係る酸化物半導体薄膜（酸化物半導体層）は、その製造方法は特に限定されないが、スパッタリング法により製造する場合、酸化物半導体薄膜（酸化物半導体層）と同じ金属元素を同じ原子数比で含む、本発明の実施形態に係るスパッタリングターゲットを用いることが好ましい。これにより、スパッタリングターゲットと酸化物半導体薄膜（酸化物半導体層）との間の組成のズレが少なく、所望の成分組成の酸化物半導体薄膜（酸化物半導体層）を形成することができる。
【００４７】
具体的には、本発明の実施形態に係るスパッタリングターゲットは、本発明の実施形態に係る酸化物半導体薄膜、又は本発明の実施形態に係る薄膜トランジスタに含まれる酸化物半導体薄膜を形成するためのスパッタリングターゲットであり、
Ｉｎと、Ｇａと、Ｚｎと、Ｓｎとを含有し、
Ｉｎ、Ｇａ、Ｚｎ及びＳｎの含有量の合計に対して、Ｉｎ含有量の割合が４５〜６５原子％、Ｇａ含有量の割合が５〜１６原子％、Ｚｎ含有量の割合が１０〜４０原子％、Ｓｎ含有量の割合が３〜１０原子％である。
【００４８】
本実施形態のスパッタリングターゲットにおいて、Ｉｎ、Ｇａ、Ｚｎ及びＳｎの原子数比、並びにＳｎ含有量に対するＺｎ含有量の割合（Ｓｎ原子数比に対するＺｎ原子数比の割合）は、所望の特性を有する酸化物半導体薄膜（酸化物半導体層）が得られるように、酸化物半導体薄膜（酸化物半導体層）について上述したものと同じ範囲で好ましく制御してよい。
【００４９】
本発明の１つの実施形態において、スパッタリングターゲットは、Ｉｎと、Ｇａと、Ｚｎと、Ｓｎと、不可避的不純物とからなる。不可避的不純物は、原料、資材又は製造設備等の状況によって持ち込まれ得る。不可避的不純物としては、例えば、Ａｌ、Ｐｂ、Ｓｉ、Ｆｅ、Ｎｉ、Ｔｉ、Ｍｇ、Ｃｒ及びＺｒ等が挙げられる。不可避的不純物の含有量は、酸化物半導体薄膜の質量に対して、好ましくは１質量％以下、より好ましくは５００質量ｐｐｍ以下である。
【００５０】
本発明の実施形態に係るスパッタリングターゲットは、任意の既知のスパッタリングターゲットの製造方法を用いて製造してよい。
【実施例】
【００５１】
以下、実施例を挙げて本発明をより具体的に説明する。本発明は以下の実施例によって制限を受けるものではなく、前述及び後述する趣旨に合致し得る範囲で、適宜変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
【００５２】
１．酸化物半導体薄膜（酸化物半導体層）及び薄膜トランジスタの製造
以下のようにして、図１及び２に示される薄膜トランジスタを作製した。図１は、本発明の実施形態に係る薄膜トランジスタの概略的平面図であり、図２は、本発明の実施形態に係る薄膜トランジスタの概略的断面図である。
【００５３】
ガラス製の基板１（イーグル社製  商品名Ｅａｇｌｅ２０００、直径４インチ、厚さ０．７ｍｍ）上に、ゲート電極２として厚さ１００ｎｍのＭｏ膜を成膜し、その上にゲート絶縁膜３として、プラズマＣＶＤ法により、厚さ２５０ｎｍの酸化シリコン（ＳｉＯｘ）膜を以下の条件で成膜した。
【００５４】
（ＳｉＯｘ膜の成膜条件）
キャリアガス：ＳｉＨ４とＮ２Ｏとの混合ガス
成膜パワー密度：０．９６Ｗ／ｃｍ２
成膜温度：３２０℃
成膜時のガス圧：２００Ｐａ
【００５５】
次いで、スパッタリングターゲットを用いて、ゲート絶縁膜３上に、表１に記載の実施例１の酸化物半導体層４（Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ膜）を以下の条件で４０ｎｍの膜厚で成膜した。
【００５６】
（酸化物半導体層の成膜条件）
成膜法：ＤＣスパッタリング法
装置：株式会社アルバック製  ＣＳ２００
成膜温度：室温
ガス圧：１ｍＴｏｒｒ
キャリアガス：Ａｒ
酸素分圧：１００×Ｏ２／（Ａｒ＋Ｏ２）＝４体積％
成膜パワー密度：２．５５Ｗ／ｃｍ２
【００５７】
酸化物半導体層４を構成する金属元素の各含有量の分析は、ガラス基板上に酸化物半導体薄膜のみを上記と同様にしてスパッタリング法で形成した試料を別途用意して行った。当該分析は、リガク社製「ＣＩＲＯＳ  ＭａｒｋＩＩ」を用い、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）発光分光法により行った。
【００５８】
上記のようにして酸化物半導体層４を成膜した後、フォトリソグラフィ及びウェットエッチングによりパターニングを行った。本実施例では、全ての酸化物半導体層４について、ウェットエッチングによる残渣はなく、適切にエッチングできたことを確認した。酸化物半導体層４をパターニングした後、膜質を向上させるためにプレアニールを行った。ウェットエッチングには、関東化学社製エッチング液「ＩＴＯ−０７」（シュウ酸系）を用いた。
【００５９】
薄膜トランジスタを保護するためのエッチストッパー層７として、シリコン酸化膜（厚さ１００ｎｍ）を酸化物半導体層４の上に成膜した。次に、以下の条件で厚さ２００ｎｍの純Ｍｏ膜を成膜し、フォトリソプロセスでパターニングを行い、ソース・ドレイン電極５を形成した。
【００６０】
（純Ｍｏ膜の成膜条件）
投入パワー：ＤＣ３００Ｗ（成膜パワー密度：３．８Ｗ／ｃｍ２）
キャリアガス：Ａｒ
ガス圧：２ｍＴｏｒｒ
【００６１】
更に、保護膜６として、厚さ１００ｎｍのＳｉＯｘ膜と厚さ１５０ｎｍのＳｉＮｘ膜とを積層させた積層膜（合計の膜厚が２５０ｎｍ）をプラズマＣＶＤ法で形成した。ＳｉＯｘ膜の形成にはＳｉＨ４、Ｎ２及びＮ２Ｏの混合ガスを用い、ＳｉＮｘ膜の形成にはＳｉＨ４、Ｎ２及びＮＨ３の混合ガスを用いた。ＳｉＯｘ膜及びＳｉＮｘ膜の成膜条件は下記のとおりである。
【００６２】
（ＳｉＯｘ膜及びＳｉＮｘ膜の成膜条件）
成膜パワー密度：０．３２Ｗ／ｃｍ２
成膜温度：１５０℃
成膜時のガス圧：１３３Ｐａ
【００６３】
次に、フォトリソグラフィ及びドライエッチングにより、保護膜６にトランジスタ特性評価用プロービングのためのコンタクトホールを形成した。その後、ポストアニールとして、窒素雰囲気で２５０℃、３０分の熱処理を行うことで、薄膜トランジスタを得た。
【００６４】
以上の工程により、チャネル幅Ｗのみが異なる３つ以上の実施例１の薄膜トランジスタを作製した。
【００６５】
酸化物半導体層４の組成を変更した以外は実施例１と同様にして、表１に記載の実施例２及び３（Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ膜）の薄膜トランジスタを作製した。
【００６６】
更に、比較として、酸化物半導体層４の組成を変更した以外は実施例１と同様にして、比較例１、５及び６（Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ膜）、比較例２（Ｉｎ−Ｇａ−Ｓｎ−Ｏ膜）、比較例３及び４（Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜）の薄膜トランジスタを作製した。
【００６７】
２．電界効果移動度、ドレイン電流ＩｄとチャネルサイズＷ／Ｌとの線形性の評価
表１に示す組成を有する酸化物半導体層４を有する薄膜トランジスタを用いて、ドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性を測定した。具体的には、Ｉｄ−Ｖｇ特性は、ゲート電圧、ソース・ドレイン電極の電圧を以下のように設定し、プローバー及び半導体パラメータアナライザ（Ｋｅｉｔｈｌｅｙ  ４２００ＳＣＳ）を用いて測定を行った。
【００６８】
ゲート電圧：−３０〜３０Ｖ（ステップ０．２５Ｖ）
ソース電圧：０Ｖ
ドレイン電圧：１０Ｖ
測定温度：室温
【００６９】
測定したＩｄ−Ｖｇ特性から、電界効果移動度を算出した。移動度が２５ｃｍ２／Ｖｓ以上のものを、電界効果移動度が高い（○）と判定した。
【００７０】
上述のようにして作製したチャネル幅Ｗのみが異なる３つ以上の薄膜トランジスタについて、Ｖｇ＝３０Ｖのドレイン電流Ｉｄの値と薄膜トランジスタのチャネルサイズＷ／Ｌ（Ｗ：チャネル幅、Ｌ：チャネル長）とをプロットして線形近似を行い、近似直線の相関係数を求めた。相関係数が０．９以上であるものを、ドレイン電流ＩｄとチャネルサイズＷ／Ｌとの線形性が高い（○）と判定した。
【００７１】
３．ＰＡＮエッチング性の評価
ＰＡＮ系エッチング液（燐酸：硝酸：酢酸：水＝７０：１．９：１０：１２（体積比）の混酸）に対する酸化物半導体薄膜のエッチング性を評価するため、上述と同様にしてスパッタリング法により、ガラス基板上に酸化物半導体薄膜のみを形成した。
ＫＬＡ−ＴＥＮＣＯＲ社製「α−ＳＴＥＰ」を用いて、エッチング前の酸化物半導体層の厚さを測定した。次に、ＰＡＮ系エッチング液を用いて、室温でエッチングを行った。浸漬時間については、測定精度を考慮し、５０ｎｍ以上エッチングされる時間とした。エッチング後の酸化物半導体層の厚さを測定し、下記の式でエッチング速度を算出した。
エッチング速度［ｎｍ／ｍｉｎ］＝（エッチング前の酸化物半導体層の厚さ−エッチング後の酸化物半導体層の膜さ）／（ＰＡＮ系エッチング液への浸漬時間）
エッチング速度が３０ｎｍ／ｍｉｎ以下のものを、ＰＡＮエッチング耐性が良好である（○）と判定した。
【００７２】
電界効果移動度、ドレイン電流ＩｄとチャネルサイズＷ／Ｌとの線形性、及びＰＡＮエッチング耐性の評価結果を表１に示す。
【００７３】
【表１】
2020205404.tif 000003
【００７４】
表１から分かるように、本発明の実施形態に規定する要件を満足する実施例１〜３の薄膜トランジスタでは、電界効果移動度が２５ｃｍ２／Ｖｓ以上と高く、ドレイン電流ＩｄとチャネルサイズＷ／Ｌとの線形性が高く、更にＰＡＮエッチング耐性も良好であった。
【００７５】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として掲示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７６】
１  基板
２  ゲート電極
３  ゲート絶縁膜
４  酸化物半導体層
５  ソース・ドレイン電極
６  保護膜
７  エッチストッパー層
【図１】
2020205404.tif 000004
【図２】
2020205404.tif 000005