(57)【要約】【課題】高抵抗材料の抵抗率を精度よく測定する方法を提供する。【解決手段】抵抗率が１×１０5Ω・ｃｍ以上の高抵抗材料の抵抗率を測定する方法であって、高抵抗材料１を半導体基板２と半導体層３との間に配置する第１工程（図１（ａ））と、半導体基板２および半導体層３のそれぞれの上に電極４、５を形成する第２工程（図１（ｂ））と、形成した電極４、５間に電圧を印加して高抵抗材料１の電流−電圧特性を測定する第３工程（図１（ｃ））と、測定した電流−電圧特性に基づいて高抵抗材料１の抵抗率を求める第４工程（図１（ｄ））とを有することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
抵抗率が１×１０5Ω・ｃｍ以上の高抵抗材料の抵抗率を測定する方法であって、
前記高抵抗材料を半導体基板と半導体層との間に配置する第１工程と、
前記半導体基板および前記半導体層のそれぞれに電極を形成する第２工程と、
形成した前記電極間に電圧を印加して前記高抵抗材料の電流−電圧特性を測定する第３工程と、
測定した前記電流−電圧特性に基づいて前記高抵抗材料の抵抗率を求める第４工程と、
を有することを特徴とする高抵抗材料の抵抗率測定方法。
【請求項２】
前記第４工程において、測定した前記電流−電圧特性における電流増加開始時の電圧に基づいて前記抵抗率を求める、請求項１に記載の高抵抗材料の抵抗率測定方法。
【請求項３】
前記高抵抗材料は単結晶半導体、多結晶半導体、半導体酸化物、半導体炭化物または半導体窒化物である、請求項１または２に記載の高抵抗材料の抵抗率測定方法。
【請求項４】
前記高抵抗材料を構成する半導体がシリコンまたはダイヤモンドである、請求項３に記載の高抵抗材料の抵抗率測定方法。
【請求項５】
前記半導体基板および半導体層を構成する半導体はシリコン、シリコンカーバイド、窒化ガリウム、酸化ガリウム（Ｇａ2Ｏ3）またはダイヤモンドである、請求項１〜４のいずれか一項に記載の高抵抗材料の抵抗率測定方法。
【請求項６】
前記第２工程において、面積が異なる複数の電極を前記半導体層上に形成し、第３工程において、形成した複数の電極のうち、検出下限値以上の電流値が測定される電極を用いて電流−電圧特性を測定する、請求項１〜５のいずれか一項に記載の高抵抗材料の抵抗率測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高抵抗材料の抵抗率測定方法に関する。
【背景技術】
【０００２】
近年、高集積ＣＭＯＳ素子や高耐圧素子、さらにはイメージセンサ分野において、ＳＯＩ（Silicon on Insulator）構造を有するＳＯＩウェーハが使用されている。このＳＯＩウェーハは、支持基板上に、二酸化シリコン（ＳｉＯ2）などの絶縁膜、およびデバイス活性層として使用される単結晶シリコン層が順次形成された構造を有しており、素子と基板との間に発生する寄生容量を低減して、デバイスの高速化、高耐圧化、低消費電力化などを実現している。
【０００３】
上記絶縁膜の品質評価の指標の１つとして、抵抗率を挙げることができる。材料の抵抗率を測定する一般的な方法としては、探針（金属端子）を用いた拡がり抵抗（ＳＲ）測定（例えば、と特許文献１参照）や四端子測定（例えば、特許文献２参照）などが挙げられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０５−３４０９７７号公報
【特許文献２】特開２００２−７６０８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１および２に記載されたような、ＳＲ測定や四端子測定により絶縁膜などの高抵抗材料の抵抗率を測定しようとすると、探針を構成する金属と高抵抗材料との間の接触抵抗の影響が大きい。特に、高抵抗材料が硬い材料（例えば、ダイヤモンド）である場合、電流−電圧特性を測定する際に探針が削られて高抵抗材料との接触不良が発生し、接触抵抗が大きな高抵抗材料の抵抗率を精度よく測定することができない。さらに、硬い材料では最表面の平坦性を確保できない問題もあり、探針との接触抵抗がさらに大きくなり、抵抗率自体を精度よく測定できない問題があった。
【０００６】
本発明は上記課題を鑑みてなされたものであり、その目的とするところは、高抵抗材料の抵抗率を精度よく測定することができる方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決する本発明は、以下の通りである。
［１］抵抗率が１×１０5Ω・ｃｍ以上の高抵抗材料の抵抗率を測定する方法であって、
前記高抵抗材料を半導体基板と半導体層との間に配置する第１工程と、
前記半導体基板および前記半導体層のそれぞれに電極を形成する第２工程と、
形成した前記電極間に電圧を印加して前記高抵抗材料１の電流−電圧特性を測定する第３工程と、
測定した前記電流−電圧特性に基づいて前記高抵抗材料の抵抗率を求める第４工程と、
を有することを特徴とする高抵抗材料の抵抗率測定方法。
【０００８】
［２］前記第４工程において、測定した前記電流−電圧特性における電流増加開始時の電圧に基づいて前記抵抗率を求める、前記［１］に記載の高抵抗材料の抵抗率測定方法。
【０００９】
［３］前記高抵抗材料は単結晶半導体、多結晶半導体、半導体酸化物、半導体炭化物または半導体窒化物である、前記［１］または［２］に記載の高抵抗材料の抵抗率測定方法。
【００１０】
［４］前記高抵抗材料を構成する半導体がシリコンまたはダイヤモンドである、前記［３］に記載の高抵抗材料の抵抗率測定方法。
【００１１】
［５］前記半導体基板および半導体層を構成する半導体はシリコン、シリコンカーバイド、窒化ガリウム、酸化ガリウム（Ｇａ2Ｏ3）またはダイヤモンドである、前記［１］〜［４］のいずれか一項に記載の高抵抗材料の抵抗率測定方法。
【００１２】
［６］前記第２工程において、面積が異なる複数の電極を前記半導体層上に形成し、第３工程において、形成した複数の電極のうち、検出下限値以上の電流値が測定される電極を用いて電流−電圧特性を測定する、前記［１］〜［５］のいずれか一項に記載の高抵抗材料の抵抗率測定方法。
【発明の効果】
【００１３】
本発明によれば、高抵抗材料の抵抗率を精度よく測定することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明による高抵抗材料の抵抗率測定方法のフローチャートである。
【図２】電極の面積と電流−電圧特性との関係を説明する図である。
【図３】発明例１に対する貼り合わせウェーハの電流−電圧特性を示す図である。
【図４】発明例２に対する貼り合わせウェーハの電流−電圧特性を示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して、本発明の実施形態について説明する。図１は、本発明による高抵抗材料の抵抗率測定方法のフローチャートを示している。本発明による高抵抗材料の抵抗率測定方法は、抵抗率が１×１０5Ω・ｃｍ以上の高抵抗材料の抵抗率を測定する方法であって、高抵抗材料１を半導体基板２と半導体層３との間に配置する第１工程と（図１（ａ））、半導体基板２および半導体層３のそれぞれに電極４、５を形成する第２工程（図１（ｂ））と、形成した電極４、５間に電圧を印加して高抵抗材料１の電流−電圧特性を測定する第３工程（図１（ｃ））と、測定した電流−電圧特性に基づいて高抵抗材料の抵抗率を求める第４工程とを有することを特徴とする。
【００１６】
上述のように、特許文献１および２に記載されたような、探針を用いたＳＲ測定や四端子測定によって抵抗率を測定する方法の場合、探針と高抵抗材料との間の接触抵抗が問題になる。特に、硬い高抵抗材料１では最表面の平坦性を確保できず、探針との接触抵抗が大きくなり、抵抗率自体を精度よく測定できない問題がある。
【００１７】
従来、ＳＯＩウェーハの絶縁耐圧性能は、デバイス活性層上にゲート酸化膜および電極を形成してＭＯＳ構造とし、電極に電圧を印加して、ＴＺＤＢ（Time Zero Dielectric Breakdown）法やＴＤＤＢ（Time Dependent Dielectric Breakdown）法により評価していた（例えば、特開平１１−２２００１９号公報参照）。この評価は、ＳＯＩウェーハにおける絶縁膜上のシリコン層領域に対する評価であり、高抵抗材料である絶縁膜自体の評価ではない。すなわち、上記評価は、シリコン層の品質（例えば、表面凹凸、ＣＯＰの有無などの結晶性）に対するものである。
【００１８】
本発明者らは当初、上記絶縁耐圧性能評価のように、半導体基板または半導体層の上に高抵抗材料を形成し、その上に所定の面積（例えば、１０ｍｍ2）の電極を形成し、電極間に電圧を印加して電流−電圧特性を測定して半導体基板または半導体層の品質を評価することに想到した。本評価において高抵抗材料と電極との間に大きな寄生抵抗が形成されたとしても、本評価は高抵抗材料を流れるリーク現象（例えば、Ａモード、Ｂモード、Ｃモード）を把握することが目的であることから、高抵抗材料の抵抗率を精度よく測定できなくても問題にならなかった。
【００１９】
そこで本発明者らは、高抵抗材料自体を正確に評価する方法を検討した。そのために、上述した寄生抵抗の影響を低減して高抵抗材料の抵抗率を測定する方法について鋭意検討した結果、電極と高抵抗材料との間に半導体材料を介在させた状態で、高抵抗材料の電流−電圧特性を測定することに想到した。
【００２０】
すなわち、高抵抗材料と半導体層との間、および半導体層と電極との間の寄生抵抗は、高抵抗材料と電極との間の寄生抵抗よりも著しく小さい。そのため、高抵抗材料を半導体基板と半導体層とで挟んだ状態で電流−電圧特性を測定することにより、高抵抗材料の抵抗率を精度よく求めることができる。こうして、本発明を完成させたのである。以下、各工程について説明する。
【００２１】
まず、第１工程において、高抵抗材料１を半導体基板２と半導体層３との間に配置する（図１（ａ））。本発明の方法において測定対象である高抵抗材料１は、その抵抗率が１×１０5Ω・ｃｍ以上の材料であれば、特に限定されない。こうした高抵抗材料１としては、例えば、無機材料や、後述する第２工程での電極形成時の温度（例えば、２００℃以上）に耐えうる有機材料を挙げることができる。
【００２２】
上記無機材料としては、例えば単結晶半導体、多結晶半導体、半導体酸化物、半導体炭化物、半導体窒化物を挙げることができる。また、上記半導体としては、シリコンやダイヤモンドなどを挙げることができ、具体的な材料としては、単結晶や多結晶シリコン、酸化シリコン（ＳｉＯ2）、シリコンカーバイド（ＳｉＣ）、窒化シリコン（Ｓｉ3Ｎ4）、多結晶ダイヤモンドなどを挙げることができる。
【００２３】
半導体基板２および半導体層３は、任意の半導体材料で構成することができ、例えばシリコンやシリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ2Ｏ3）、ダイヤモンドなどを挙げることができる。中でも、半導体基板２および半導体層３をシリコンで構成することが好ましい。
【００２４】
半導体基板２および半導体層３をシリコンで構成する場合、半導体基板２および半導体層３は、例えばチョクラルスキー法（ＣＺ法）や浮遊帯域溶融法（ＦＺ法）などの適切な方法によって育成された単結晶シリコンに対して、ウェーハ加工処理を施して得られたシリコンウェーハで構成することができる。上記半導体基板２および半導体層３に任意の適切なドーパントを添加して導電型をｎ型またはｐ型にすることができるが、半導体基板２および半導体層３の導電型は同じであることが好ましい。
【００２５】
半導体基板２および半導体層３の抵抗率は、高抵抗材料１と半導体基板２との間に形成される寄生抵抗を低減する点では、抵抗率が１×１０4Ω・ｃｍ以下とすることが好ましく、１×１０1Ω・ｃｍ以下とすることがより好ましい。こうした抵抗率の調整は、上記したＣＺ法により単結晶シリコンを引き上げる際のドーパント濃度調整により行うことができる。また、ドーパントの元素をイオン注入したり、熱拡散させたりすることによって調整することもできる。
【００２６】
なお、「半導体基板」および「半導体層」との記載における基板と層との違いは、単に半導体基板２の方が半導体層３よりも厚みが大きい点のみである。半導体基板２は、高抵抗材料１および半導体層３を支持する十分な強度を有する厚みを有していることが好ましく、その厚みは、材料にもよるが、例えば５００μｍ〜３ｍｍとすることが好ましい。
【００２７】
一方、半導体層３の厚みは、高抵抗材料１との間の寄生抵抗を低減して抵抗率をより高い精度で測定する点からは、面内均一に薄膜加工できる範囲にて薄いことが好ましい。例えば、半導体層３が単結晶シリコン層である場合には、例えば１μｍ〜１００μｍとすることが好ましい。
【００２８】
上記半導体基板２および半導体層３をシリコンで構成し、高抵抗材料１が酸化シリコンの場合には、半導体基板２、高抵抗材料１および半導体層３をＳＯＩ構造として構成することができる。
【００２９】
上記ＳＯＩ構造は、支持基板用のシリコンウェーハおよび活性層用のシリコンウェーハの少なくとも一方に酸化シリコン層を形成し、支持基板用のシリコンウェーハと活性層用のシリコンウェーハとを酸化シリコン層を介して貼り合わせることによって形成することができる。また、ＳＯＩ構造は、シリコンウェーハの表面に酸素イオンを注入した後、シリコンウェーハに対して熱処理を施してシリコンウェーハ中に酸化シリコン層を形成するＳＩＭＯＸ（Separation by implanted oxygen）法により形成することもできる。
【００３０】
次に、第２工程において、半導体基板２および半導体層３のそれぞれの表面に電極４、５を形成する（図１（ｂ））。電極４、５は、例えば電極材料として従来使用されているアルミニウムや銅、金などの金属を、スパッタリングや蒸着法などによって半導体基板２および半導体層３に成膜することによって形成することができる。
【００３１】
なお、後述する第３工程においては、電極４と電極５との間に電圧を印加して、半導体基板２および半導体層３を介して高抵抗材料１の電流−電圧特性を測定するが、測定される電流値は、半導体層３上に形成された電極５の面積に依存する。
【００３２】
電極５の面積が十分に大きくない場合には、図２に示す「電極Ａ」の場合のように、測定される電流の検出器の検出下限値以下となってしまう。このような場合には、高抵抗材料１の抵抗率を測定することはできないため、このような電極５は電流−電圧特性の測定に使用しない。
【００３３】
測定された電流値が検出器の検出下限値以下だった場合には、より大きな面積を有する電極５を形成し直して、図２に示す「電極Ｂ」の場合のように、測定される電流値が検出器の検出下限値以上となるようにする必要がある。
【００３４】
測定された電流値が検出器の検出下限値以上となるような電極５の面積は、半導体基板２、高抵抗材料１および半導体層３の材料や抵抗率、厚みに依存する上に、これらのパラメータの範囲が広い。そのため、上記検出下限値以上の電流が検出される電極５の面積を予め把握しておくことは困難である。
【００３５】
そこで、半導体層３の上に、面積の異なる複数の電極５を形成することが好ましい。これにより、第３工程において測定された電流値が検出下限値未満であった場合には、面積がより大きな電極５を用いて測定し、測定される電流値が検出下限値以上であるか確認することができる。
【００３６】
なお、半導体層３の上に複数の電極５を形成しても、電流−電圧特性の測定には１つの電極５しか用いないため、何ら問題は生じず、素子分離する必要はない。よって、面積の異なる複数の電極５を半導体層３の上に形成しておくことによって、第３工程において、測定される電流値が検出器の検出下限値未満の場合には、より面積の大きな電極５を用いて電流−電圧特性を測定することができる。
【００３７】
続いて、図１（ｃ）に示すように、形成した電極４、５間に電圧を印加して、高抵抗材料１の電流−電圧特性を測定する（第３工程）。本第３工程は、所定の電圧刻みで印加電圧Ｖinを上昇させて電極４、５間を流れる電流値を測定して、印加電圧Ｖinと電流値Ｉとの関係を取得する。その際、絶縁破壊が発生するまで電圧Ｖinを印加する必要はなく、図２に示した例のように、電流値Ｉが一定値から増加に転じる時点での電圧Ｖtおよびその時点での電流値Ｉtを検出できればよい。
【００３８】
電圧Ｖinを印加した際に高抵抗材料１において電界集中が発生することによって電流が流れるが、上記電流値Ｉが一定値である領域（電圧範囲）は、電界集中箇所が少ない領域であり、電圧Ｖinの上昇に伴って電界集中箇所が増加すると、電流値Ｉが増加する。どの程度の電圧Ｖinを印加すると電流値Ｉが増加するか（すなわち、Ｖt）は、高抵抗材料１の内部構造によって決定され、高抵抗材料１の構成元素の種類と結合状態、高抵抗材料１中の粒界の有無（アモルファス層、多結晶層、単結晶層）などに依存する。
【００３９】
次いで、第４工程において、第３工程において測定された高抵抗材料１の電流−電圧特性に基づいて、高抵抗材料１の抵抗率を求める。第３工程において測定されたＶtおよびＶt時の電流値Ｉtから、半導体基板２、高抵抗材料１および半導体層３全体の抵抗値Ｒallが得られる。この抵抗値Ｒallは、図１（ｄ）に示すように、半導体基板２の抵抗値Ｒsub、高抵抗材料１の抵抗値Ｒinsおよび半導体層３の抵抗値Ｒsemiの和である。ここで、半導体基板２の抵抗値Ｒsubおよび半導体層３の抵抗値Ｒsemiは、それらの厚みと材料とから求めることができる。そのため、ＲallからＲsubおよびＲsemiを差し引くことによって高抵抗材料１の抵抗値Ｒinsを求め、得られた抵抗値Ｒinsに電極面積Ｓおよび高抵抗材料１の厚みｄから抵抗率ρins（＝Ｒins×Ｓ／ｄ）を求めることができる。
【００４０】
なお、例えば半導体基板２、高抵抗材料１および半導体層３によってＳＯＩウェーハが構成されている場合、通常のＳＯＩウェーハについては、高抵抗材料１の抵抗値Ｒinsは、半導体基板２の抵抗値Ｒsubおよび半導体層３の抵抗値Ｒsemiに比べて少なくとも５桁大きい。そのため、半導体基板２の抵抗値Ｒsubおよび半導体層３の抵抗値Ｒsemiの抵抗値は無視することができ、測定される抵抗値Ｒallは、実質的に高抵抗材料１の抵抗値Ｒinsとなる。
【実施例】
【００４１】
以下、本発明の実施例について説明するが、本発明は実施例に限定されない。
【００４２】
（発明例１）
図１に示したフローチャートに従って、ＳＯＩウェーハにおける絶縁膜としてのシリコン酸化膜の抵抗率を測定した。まず、支持基板用のシリコンウェーハ（抵抗率：１０Ω・ｃｍ、厚み：７２５μｍ）および活性層用のシリコンウェーハ（抵抗率：１０Ω・ｃｍ、厚み：７２５μｍ）を用意した。次いで、支持基板用のシリコンウェーハの表面に、厚み：２４ｎｍの熱酸化膜を形成した。続いて、支持基板用のシリコンウェーハと活性層用のシリコンウェーハとを上記熱酸化膜を介して貼り合わせた後、貼り合わせ界面の結合を強化するために３００℃で熱処理を施した。次に、活性層用ウェーハに対して研削処理および研磨処理を施して薄膜化し、厚み：５μｍのシリコン層とした。
【００４３】
続いて、活性層用のシリコンウェーハおよびシリコン層の上に、アルミニウムをスパッタリングし、シリコン層上のアルミニウム層をパターニングして、面積が０．１ｍｍ2、１ｍｍ2、１０ｍｍ2および１００ｍｍ2の４つの電極を形成した。形成した４つの電極のそれぞれと支持基板用のシリコンウェーハ上の電極との間に電圧を印加したところ、面積が１０ｍｍ2以上の電極を用いた場合に、電流測定器の検出下限値である１×１０-13Ａ以上となることが分かった。そこで、面積が１０ｍｍ2の電極を用いて貼り合わせウェーハの電流−電圧特性を測定した。得られた電流−電圧特性を図３に示す。
【００４４】
図３に示すように、電流の増加開始時の電圧Ｖtは３２Ｖであり、電流の増加開始時の時の電流値Ｉtは１×１０-10Ａであった。よって、支持基板用のシリコンウェーハおよびシリコン層の抵抗値を含む積層体の全抵抗値Ｒallは３．２×１０11Ωとなった。シリコン層およびシリコン基板の抵抗は、ともに１Ω未満であるため無視することができ、よってシリコン熱酸化膜の抵抗率は１．３×１０16Ω・ｃｍと算出された。
【００４５】
（発明例２）
発明例１と同様に、多結晶ダイヤモンド膜の抵抗率を測定した。まず、支持基板用のシリコンウェーハ（抵抗率：５Ω・ｃｍ、厚み：３ｍｍ）および活性層用のシリコンウェーハ（抵抗率：５Ω・ｃｍ、厚み：３ｍｍ）を用意した。次いで、支持基板用のシリコンウェーハの上に、マイクロ波プラズマＣＶＤ法によって、厚み：１００ｎｍの多結晶ダイヤモンド膜を形成した。続いて、真空チャンバー内にＡｒガスを流してプラズマを発生させ、支持基板用のシリコンウェーハ上に形成した多結晶ダイヤモンド膜の表面および活性層用シリコンウェーハの表面にＡｒイオンを照射してそれぞれの表面を活性化面とし、真空常温下で両方の活性化面を接触させることによって、活性化面を貼り合わせ面とした貼り合わせウェーハを作製した。次に、活性層用ウェーハに対して研削処理および研磨処理を施して薄膜化し、厚み：２μｍのシリコン層とした。
【００４６】
続いて、活性層用のシリコンウェーハおよびシリコン層の上に、アルミニウムをスパッタリングし、シリコン層上のアルミニウム層をパターニングして、面積が０．１ｍｍ2、１ｍｍ2、１０ｍｍ2および１００ｍｍ2の４つの電極を形成した。形成した４つの電極のそれぞれと支持基板用のシリコンウェーハ上の電極との間に電圧を印加したところ、面積が１ｍｍ2以上の電極を用いた場合に、電流測定器の検出下限値である１×１０-13Ａ以上となることが分かった。そこで、面積が１ｍｍ2の電極を用いて貼り合わせウェーハの電流−電圧特性を測定した。得られた電流−電圧特性を図４に示す。
【００４７】
図４に示すように、電流の増加開始時の電圧Ｖtは１１Ｖであり、電流の増加開始時の時の電流値Ｉtは１．５×１０-11Ａであった。よって、支持基板用のシリコンウェーハおよびシリコン層の抵抗値を含む積層体の全抵抗値Ｒallは７．３×１０11Ωとなった。シリコン層およびシリコン基板の抵抗は、ともに１０Ω未満であるため無視することができ、よって多結晶ダイヤモンド膜の抵抗率は７．３×１０14Ωｃｍと算出された。
【産業上の利用可能性】
【００４８】
本発明によれば、高抵抗材料の抵抗率を精度よく測定することができるため、半導体ウェーハ製造業において有用である。
【符号の説明】
【００４９】
１  高抵抗材料
２  半導体基板
３  半導体層
４，５  電極
【図１】
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【図２】
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【図３】
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【図４】
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