(57)【要約】【課題】  高集積化を図ることができる抵抗変化型ランダムアクセスメモリを提供する。【解決手段】  本発明に係る抵抗変化型メモリのメモリセルアレイは、基板表面に形成された複数のアクセス用トランジスタと、基板表面上に垂直方向に積層された複数の可変抵抗素子とを含む。１つのアクセス用トランジスタの一方の電極には、複数の可変抵抗素子のそれぞれの一方の電極が電気的に共通に接続され、複数の可変抵抗素子のそれぞれの他方の電極にはビット線がそれぞれ電気的に接続され、複数のアクセス用トランジスタのそれぞれの他方の電極にソース線が電気的に接続され、行方向のアクセス用トランジスタの各ゲートにワード線が共通に接続される。【選択図】  図３
2020113702.tif 000002
【特許請求の範囲】
【請求項１】
可逆性かつ不揮発性の可変抵抗素子にデータを記憶する抵抗変化型メモリであって、
基板表面に形成された複数のアクセス用トランジスタと、
基板表面上に垂直方向に積層された複数の可変抵抗素子であって、１つのアクセス用トランジスタの一方の電極には、複数の可変抵抗素子のそれぞれの一方の電極が電気的に共通に接続される、前記複数の可変抵抗素子とを有し、
前記複数の可変抵抗素子のそれぞれの他方の電極にビット線が電気的に接続され、前記複数のアクセス用トランジスタのそれぞれの他方の電極にソース線が電気的に接続され、行方向のアクセス用トランジスタの各ゲートにワード線が共通に接続される、抵抗変化型メモリ。
【請求項２】
前記複数の可変抵抗素子のそれぞれには、一定以上のバイアスが印加されたときに電流を流すダイオードが接続される、請求項１に記載の抵抗変化型メモリ。
【請求項３】
前記ダイオードは、順方向バイアスが印加されたとき順方向の電流を流し、逆方向バイアスが印加されたとき逆方向の電流を流す、請求項２に記載の抵抗変化型メモリ。
【請求項４】
複数の可変抵抗素子は、多層配線構造の各階層の配線上に可変抵抗素子がそれぞれ形成される、請求項１ないし３いずれか１つに記載の抵抗変化型メモリ。
【請求項５】
複数の可変抵抗素子は、各階層において互いに異なる位置に形成される、請求項１に記載の可変抵抗型メモリ。
【請求項６】
可変抵抗素子とダイオードは、ビアコンタクト内に積層される、請求項２ないし５いずれか１つに記載の抵抗変化型メモリ。
【請求項７】
可変抵抗素子は、遷移金属酸化物を含む、請求項１ないし６いずれか１つに記載の抵抗変化型メモリ。
【請求項８】
前記複数のビット線と前記複数のソース線は、メモリセルアレイ上において平行である、請求項１に記載の抵抗変化型メモリ。
【請求項９】
前記複数のビット線と前記複数のソース線は、メモリセルアレイ上において直交する、請求項１に記載の抵抗変化型メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変抵抗素子を利用した抵抗変化型ランダムアクセスメモリに関し、特にメモリセルアレイの３次元構造に関する。
【背景技術】
【０００２】
抵抗変化型ランダムアクセスメモリは、行アドレスおよび列アドレスに従いランダムにメモリセルを選択し、選択したメモリセルからデータを読出し、あるいは選択したメモリセルにデータを書込むことができる。１つのメモリセルＭＣは、１つの可変抵抗素子とこれに直列に接続された１つのアクセス用トランジスタとを含む。アクセス用トランジスタのゲートがワード線に電気的に接続され、ドレイン領域が可変抵抗素子の一方の電極に電気的に接続され、ソース領域がソース線に電気的に接続され、可変抵抗素子の他方の電極がビット線に電気的に接続される。一般に、可変抵抗素子を低抵抗状態に書込みすることをセット（ＳＥＴ）、高抵抗状態に書込みすることをリセット（ＲＥＳＥＴ）という。
【０００３】
抵抗変化型メモリには、ユニポーラタイプとバイポーラタイプが存在する。ユニポーラタイプでは、セット時とリセット時に可変抵抗素子に印加する書込み電圧の極性は同じであり、書込み電圧の大きさを変えることでセットまたはリセットを行う。他方、バイポーラタイプでは、セット時とリセット時に可変抵抗素子に印加する書込み電圧の極性を反転させる。また、可変抵抗素子の材料に酸化ハフニウム等の金属遷移酸化物を用いた場合、初期設定として金属遷移酸化物をフォーミングしなければならない。通常、フォーミングは、可変抵抗素子を書込むときよりも幾分大きな電圧を薄膜に印加することにより可変抵抗素子を例えば低抵抗状態、すなわちセットに近い状態にする（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５７４８８７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
バイポーラタイプの抵抗変化型メモリでは、ビット線と当該ビット線と同方向に延在する専用のソース線を一対一の関係で設け、ビット線とソース線とが置換可能となるような対称性を必要とする。しかしながら、このようなレイアウトは、メモリアレイの高集積化の障害になり得る。
【０００６】
そこで、複数のメモリセルでビット線を共有するメモリアレイの高集積化を図ることが検討されている。図１（Ａ）は、シェアードビット線により構成されるメモリアレイの一部を例示し、図１（Ｂ）は、そのＸ1−Ｘ1線断面の概略図である。同図に示すように、シェアードビット線Ｓ＿ＢＬ１、Ｓ＿ＢＬ２は、ワード線ＷＬ１、ＷＬ２と同方向に延在し、これと直交する方向にソース線ＳＬ１、ＳＬ２が延在する。シェアードビット線Ｓ＿ＢＬ１は、メモリセルＭＣ１、ＭＣ３に共通に接続され、シェアードビット線Ｓ＿ＢＬ２は、メモリセルＭＣ２、ＭＣ４に共通に接続される。シェアードビット線Ｓ＿ＢL１、Ｓ＿ＢL２の端部は、図示しないローカルビット線ＢＬ１、ＢＬ２にそれぞれ接続され、ローカルビット線ＢＬ１、ＢＬ２は、ソース線ＳＬと同方向に延在する。
【０００７】
図１（Ｂ）に示すように、シリコン基板上のｐ型のウエルＷ内に、メモリセルＭＣ３、ＭＣ４の２つのアクセス用トランジスタが形成される。２つのトランジスタのゲートは、それぞれワード線ＷＬ１、ＷＬ２に接続され、ソース領域は１つのｎ型拡散領域によって共有され、ソース領域は、基板へのコンタクトＣＴ、ビアコンタクトＶ１、Ｖ２、中継金属ＩＭ１、ＩＭ２を介してソース線ＳＬ２に電気的に接続される。メモリセルＭＣ３のドレイン領域は、基板へのコンタクトＣＴ、中継金属ＩＭ１を介して可変抵抗素子ＲＥに接続され、可変抵抗素子ＲＥはさらにビアコンタクトＶ１を介してシェアードビット線Ｓ＿ＢＬ１に接続される。メモリセルＭＣ４のドレイン領域も同様にシェアードビット線Ｓ＿ＢＬ２に接続される。
【０００８】
シェアードビット線を採用したメモリアレイ構造は、改善された高集積化を提供することができるが、依然として、アクセス用トランジスタのピッチの制約を受ける。つまり、さらなる高集積化を図るためには、さらにトランジスタサイズを微細化しなければならないが、トランジスタの微細化は限界が近づきつつある。
【０００９】
本発明は、上記の課題を解決するために成されたものであり、従来よりもさらに高集積化を図ることができる抵抗変化型ランダムアクセスメモリを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る可変抵抗型メモリは、可逆性かつ不揮発性の可変抵抗素子にデータを記憶するものであって、基板表面に形成された複数のアクセス用トランジスタと、基板表面上に垂直方向に積層された複数の可変抵抗素子であって、１つのアクセス用トランジスタの一方の電極には、複数の可変抵抗素子のそれぞれの一方の電極が電気的に共通に接続される、前記複数の可変抵抗素子とを有し、前記複数の可変抵抗素子のそれぞれの他方の電極にビット線が電気的に接続され、前記複数のアクセス用トランジスタのそれぞれの他方の電極にソース線が電気的に接続され、行方向のアクセス用トランジスタの各ゲートにワード線が共通に接続される。
【００１１】
ある実施態様では、前記複数の可変抵抗素子のそれぞれには、一定以上のバイアスが印加されたときに電流を流すダイオードが接続される。ある実施態様では、前記ダイオードは、順方向バイアスが印加されたとき順方向の電流を流し、逆方向バイアスが印加されたとき逆方向の電流を流す。ある実施態様では、複数の可変抵抗素子は、多層配線構造の各階層の配線上に可変抵抗素子がそれぞれ形成される。ある実施態様では、複数の可変抵抗素子は、各階層において互いに異なる位置に形成される。ある実施態様では、可変抵抗素子とダイオードは、ビアコンタクト内に積層される。ある実施態様では、可変抵抗素子は、遷移金属酸化物を含む。ある実施態様では、前記複数のビット線と前記複数のソース線は、メモリセルアレイ上において平行である。ある実施態様では、前記複数のビット線と前記複数のソース線は、メモリセルアレイ上において直交する。
【発明の効果】
【００１２】
本発明によれば、複数の可変抵抗素子を基板表面上に垂直方向に積層するようにしたので、従来よりもメモリセルアレイの高集積化、高密度化を図ることができる。さらに１つのアクセス用トランジスタが複数の可変抵抗素子によって共有されるようにしたので、従来の１Ｔ×１Ｒでメモリセルを構成するよりも、メモリセルアレイの高集積化、高密度化を図ることができる。さらに可変抵抗素子と同時に選択用ダイオードを集積化することで、読出しや書込みのディスターブやスニーク電流（別の経路に流れる電流）を効果的に抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】図１（Ａ）は、従来の抵抗変化型メモリのシェアードビット線により構成されたメモリアレイの一部の回路図、図１（Ｂ）は、Ｘ１−Ｘ１線の概略断面図である。
【図２】本発明の実施例に係る抵抗変化型ランダムアクセスメモリの概略構成を示すブロック図である。
【図３】本発明の第１の実施例に係る垂直にスタックされたメモリアレイの一部の回路図およびその断面図である。
【図４】本発明の第２の実施例に係る垂直にスタックされたメモリアレイの一部の回路図である。
【図５】本発明の第１の実施例に係る可変抵抗型メモリのビット線側からの読出し動作時のバイアスを示す図である。
【図６】本発明の第１の実施例に係る可変抵抗型メモリのソース線側からの読出し動作時のバイアスを示す図である。
【図７】本発明の第１の実施例に係る可変抵抗型メモリのＳＥＴ書込み動作時のバイアスを示す図である。
【図８】本発明の第１の実施例に係る可変抵抗型メモリのＲＥＳＥＴ書込み動作時のバイアスを示す図である。
【図９】図９（Ａ）は、本発明の好ましい実施態様における可変抵抗型メモリの可変抵抗素子に選択用ダイオードが集積される例を示し、図９（Ｂ）は、選択用ダイオードのＩ−Ｖ特性を示すグラフである。
【図１０】本発明の第２の実施例に係る可変抵抗型メモリのビット線側からの読出し動作時のバイアスを示す図である。
【図１１】本発明の第２の実施例に係る可変抵抗型メモリのソース線側からの読出し動作時のバイアスを示す図である。
【図１２】本発明の第２の実施例に係る可変抵抗型メモリのＳＥＴ書込み動作時のバイアスを示す図である。
【図１３】本発明の第２の実施例に係る可変抵抗型メモリのＲＥＳＥＴ書込み動作時のバイアスを示す図である。
【図１４】本発明の第２の実施例に係る可変抵抗型メモリの製造工程を説明する図である。
【図１５】本発明の第２の実施例に係る可変抵抗型メモリの製造工程を説明する図である。
【図１６】本発明の第１の実施例に係る可変抵抗型メモリの製造工程を説明する図である。
【発明を実施するための形態】
【００１４】
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の好ましい実施形態では、抵抗変化型メモリは、可変抵抗素子が垂直方向に積層された３次元構造のメモリアレイを備える。
【実施例】
【００１５】
図２は、本発明の実施例に係る抵抗変化型ランダムアクセスメモリの概略構成を示すブロック図である。本実施例の抵抗変化型メモリ１００は、可変抵抗素子およびアクセス用トランジスタを含むメモリセルが行列状に複数配列されたメモリアレイ１１０と、行アドレスＸ−Ａｄｄに基づきワード線ＷＬの選択および駆動を行う行デコーダおよび駆動回路（Ｘ−ＤＥＣ）１２０と、列アドレスＹ−Ａｄｄに基づきグローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬを選択するための選択信号ＳＳＬ／ＳＢＬを生成する列デコーダおよび駆動回路（Ｙ−ＤＥＣ）１３０と、選択信号ＳＳＬ／ＳＢＬに基づきグローバルビット線ＧＢＬとビット線ＢＬ間の接続、およびグローバルソース線ＧＳＬとソース線ＳＬ間の接続をそれぞれ選択する列選択回路（ＹＭＵＸ）１４０と、外部から受け取ったコマンド、アドレス、データ等に基づき各部を制御する制御回路１５０と、ＧＢＬ／ＢＬを介してメモリセルの読み出されたデータをセンスするセンスアンプ１６０と、ＧＢＬ／ＢＬを介して読出し動作時のバイアス電圧を印加したり、書込み動作時のセット、リセットに応じた電圧を印加する書込みドライバ・読出しバイアス回路１７０とを含んで構成される。
【００１６】
メモリアレイ１１０は、ｍ個に分割されたサブアレイ１１０−１、１１０−２、・・・、１０−ｍを含み、ｍ個のサブアレイ１１０−１、１１０−２、…１１０−ｍに対応してｍ個の列選択回路（ＹＭＵＸ）１４０が接続される。ｍ個の列選択回路（ＹＭＵＸ）１４０には、センスアンプ１６０および書込みドライバ・読出しバイアス回路１７０がそれぞれ接続される。各センスアンプ１６０は、内部データバスＤОを介して制御回路１５０に接続され、センスアンプ１６０でセンスされた結果は、内部データバスＤОを介して制御回路１５０へ出力される。また、各書込みドライバ・読出しバイアス回路１７０は、内部データバスＤIを介して制御回路１５０に接続され、各書込みドライバ・読出しバイアス回路１７０は、内部データバスＤIを介して書込みデータを受け取る。
【００１７】
次に、本発明の第１の実施例に係る抵抗変化型メモリの３次元アレイ構造について説明する。図３（Ａ）は、本実施例の３次元構造のメモリセルアレイの一部の回路図を示し、図３（Ｂ）は、そのＸ２−Ｘ２線の概略断面図を示す。
【００１８】
同図に示すように、ワード線ＷＬ１、ＷＬ２とビット線ＢＬ１〜ＢＬ８は互いに平行に延在し、これと直交する方向にソース線ＳＬ１、ＳＬ２が延在する。ワード線ＷＬ１は、アクセス用トランジスタＱ１、Ｑ３のゲートに接続され、ワード線ＷＬ２は、アクセス用トランジスタＱ２、Ｑ４のゲートに接続される。ここでは、１つのアクセス用トランジスタに４つの可変抵抗素子ＲＥが共通に接続される例が示されている。アクセス用トランジスタＱ１の一方の電極には、４つの可変抵抗素子の一方の電極が共通に接続され、４つの可変抵抗素子の他方の電極がそれぞれビット線ＢＬ１〜ＢＬ４に接続される。アクセス用トランジスタＱ３に接続された４つの可変抵抗素子も同様に構成される。
【００１９】
アクセス用トランジスタＱ２の一方の電極には、４つの可変抵抗素子の一方の電極が共通に接続され、４つの可変抵抗素子の他方の電極がそれぞれビット線ＢＬ５〜ＢＬ８に接続される。アクセス用トランジスタＱ４に接続された４つの可変抵抗素子も同様に構成される。また、アクセス用トランジスタＱ１とＱ２の他方の電極が共通に接続され、この接続ノードがソース線ＳＬ１に接続され、アクセス用トランジスタＱ３とＱ４の他方の電極が共通に接続され、この接続ノードがソース線ＳＬ２に接続される。
【００２０】
メモリセルアレイ１１０は、例えば、シリコン基板上に多層配線構造を利用して構成される。図３（Ｂ）に示すように、シリコン基板上のＰウエル領域Ｗには、アクセス用トランジスタのソース／ドレイン電極を形成するためのｎ型拡散領域が形成される。アクセス用トランジスタのゲートに接続されたワード線ＷＬ１、ＷＬ２は、例えば、ポリシリコン層から形成される。１つのアクセス用トランジスタに共通の４つの可変抵抗素子は、５層の金属配線を利用してシリコン基板上に垂直方向に積み重ねる。
【００２１】
ワード線ＷＬ１、ＷＬ２を形成するポリシリコン層上に層間絶縁膜が形成され、その上に１層目の金属配線が形成される。１層目の金属配線は、ソース線ＳＬ２と中継金属ＩＭ１とを構成し、ソース線ＳＬ２は、層間絶縁膜に形成された基板へのコンタクトＣＴを介してアクセス用トランジスタＱ３、Ｑ４の共通のｎ型拡散領域に電気的に接続される。他方、中継金属ＩＭ１は、層間絶縁膜に形成された基板へのコンタクトＣＴを介してアクセス用トランジスタＱ３、Ｑ４の他方のｎ型拡散領域に電気的に接続される。
【００２２】
１層目の金属配線上に層間絶縁膜が形成され、層間絶縁膜上に２層目の金属配線が形成される。２層目の金属配線は、ビット線ＢＬ１と中継金属ＩＭ２とを構成する。ここで留意すべきは、ビット線ＢＬ１が中継金属ＩＭ１上に形成され、中継金属ＩＭ２が中継金属ＩＭ１に対して１８０度反対方向に形成されることである。中継金属ＩＭ１とビット線ＢＬ１との間の層間絶縁膜内には、可変抵抗素子ＲＥ１とビアコンタクトＶ１とが形成される。可変抵抗素子は、例えば、酸化ハフニウム等の遷移金属酸化物（ＴＭＯ：transition metal oxide）から構成される。
【００２３】
２層目の金属配線上に層間絶縁膜が形成され、層間絶縁膜上に３層目の金属配線が形成される。３層目の金属配線は、ビット線ＢＬ２と中継金属ＩＭ３とを構成し、ビット線ＢＬ２が中継金属ＩＭ２上に配置され、中継金属ＩＭ３が中継金属ＩＭ２と反対方向に配置される。ビット線ＢＬ２と中継金属ＩＭ２との間の層間絶縁膜内には、可変抵抗素子ＲＥ２とビアコンタクトＶ２とが形成される。
【００２４】
以後、同様に、４層目の金属配線がビット線ＢＬ３と中継金属ＩＭ４とを構成し、５層目の金属配線がビット線ＢＬ４を構成する。こうして、１つのアクセス用トランジスタには、半導体基板の表面から垂直方向にスタックされた４つの可変抵抗素子ＲＥ１〜ＲＥ４が形成される。例えば、可変抵抗素子ＲＥ４の読出しを行う場合には、ワード線ＷＬ１を介してアクセス用トランジスタＱ３をオンさせ、ビット線ＢＬ３に読出し電圧を印加し、ソース線ＳＬ２にＧＮＤを印加する。可変抵抗素子ＲＥ４が高抵抗状態であれば、ビット線ＢＬ３からソース線ＳＬ２には僅かな電流が流れ、可変抵抗素子ＲＥ４が低抵抗状態であれば、ビット線ＢＬ３からソース線ＳＬ２に大きな電流が流れる。なお、読出しや書込みに関する詳細な動作については後述する。
【００２５】
このように本実施例によれば、複数の可変抵抗素子を半導体基板の表面に垂直方向に積層し、かつ積層された複数の可変抵抗素子が１つのアクセス用トランジスタを共用するようにしたので、メモリセルアレイの高集積化、高密度化を図ることができる。
【００２６】
なお、上記実施例では、１つのアクセス用トランジスタに４つの可変抵抗素子が共通に接続される例を示したが、これは一例であり、例えば、１つのアクセス用トランジスタに２つあるいは３つの可変抵抗素子が共通に接続されてもよいし、５つ以上の可変抵抗素子が共通に接続されるようにしてもよい。この場合、積層される可変抵抗素子の数に応じて積層される金属配線の数も変化する。
【００２７】
次に、本発明の第２の実施例によるメモリセルアレイの構成について説明する。図４は、第２の実施例のメモリアレイの構成を示し、ここには、８つのアクセス用トランジスタと、それに接続された３２の可変抵抗素子とが示されている。第２の実施例では、ビット線とソース線とが平行であり、これに直交する方向にワード線が延在する点で、第１の実施例と異なる。このような構成は、ビット線とソース線とが平行であるため、第１の実施例よりもレイアウトが容易である。第２の実施例においても、１つのアクセス用トランジスタに４つの可変抵抗素子が接続され、４つの可変抵抗素子は、５層の金属配線を利用して半導体基板の表面から垂直方向に積層される。
【００２８】
次に、第１の実施例のメモリアレイ構成の動作について説明する。図５に、第１の実施例のメモリアレイにおいて、ビット線側から読出しを行うときのバイアスを示す。選択された可変抵抗素子に接続された選択ワード線には、読出し電圧ＶＷＬＲＥＡＤが印加され、選択ワード線に接続されたアクセス用トランジスタが導通状態になる。非選択ワード線には、０Ｖが印加され、非選択ワード線に接続されたアクセス用トランジスタは非導通状態になる。選択されたアクセス用トランジスタに共通に接続された選択された可変抵抗素子のビット線には、読出し電圧ＶＢＬＲＥＡＤが印加され、残りの３つの非選択の可変抵抗素子のビット線には、読出し禁止電圧ＩＮＨＢＩＴが印加される。後述するように選択用ダイオードを集積する場合には、ＩＮＨＢＩＴはスニーク電流を抑えるようにダイオードを介して印加される。選択されたソース線ＳＬには、０Ｖが印加される。非選択のアクセス用トランジスタに接続された非選択の可変抵抗素子のビット線には０Ｖが印加され、非選択のソース線ＳＬはフローティング状態か、あるいは電圧ＶＢＬＲＥＡＤが印加される。
【００２９】
ここで、３つの非選択の可変抵抗素子のビット線に印加される読出し禁止電圧ＩＮＨＩＢＩは、読出し電圧ＶＢＬＲＥＡＤよりも低く、かつソース線ＳＬに印加される０Ｖよりも大きい中間の電圧である。これにより、非選択のビット線から非選択の３つの可変抵抗素子には、読出しに必要なバイアスが印加されず、また、選択された可変抵抗素子が低抵抗状態であるときに、選択された可変抵抗素子から非選択の可変抵抗素子へ大きなバイアスが印加されたり、非選択の可変抵抗素子が低抵抗状態であるときにそこに電流が流れないようにする。
【００３０】
こうして、選択された可変抵抗素子には、ビット線側から読出し電圧ＶＢＬＲＥＡＤが印加され、センスアンプ１６０は、選択された可変抵抗素子の高抵抗状態または低抵抗状態に応じた電圧または電流をセンスする。
【００３１】
図６に、第１の実施例のメモリアレイにおいて、ソース線側から読出しを行うときのバイアスを示す。この場合、選択された可変抵抗素子のビット線には０Ｖが印加され、残りの３つの非選択の可変抵抗素子のビット線には、読出し禁止電圧ＩＮＨＢＩＴが印加される。選択用ダイオードが集積される場合には、ＩＮＨＢＩＴはスニーク電流を抑えるようにダイオードを介して印加される。選択されたソース線ＳＬには、読出し電圧ＶＳＬＲＥＡＤが印加される。非選択ワード線に接続されたアクセス用トランジスタに共通に接続された可変抵抗素子のビット線ＢＬはフローティング状態か、あるいは０Ｖが印加され、非選択のソース線ＳＬには、０Ｖが印加される。
【００３２】
こうして、センスアンプ１６０は、選択された可変抵抗素子の高抵抗状態または低抵抗状態に応じた電圧または電流をセンスする。
【００３３】
次に、第１の実施例のメモリアレイにおいて、ＳＥＴ書込みを行う場合のバイアスを図７に示す。選択ワード線ＷＬには、書込み電圧ＶＷＬＳＥＴが印加され、選択ワード線ＷＬに接続されたアクセス用トランジスタが導通状態になり、非選択ワード線ＷＬには、０Ｖが印加され、非選択ワード線ＷＬに接続されたアクセス用トランジスタが非導通状態になる。選択されたアクセス用トランジスタに共通に接続された、選択された可変抵抗素子のビット線には、書込み電圧ＶＢＬＳＥＴが印加され、他の残りの非選択の可変抵抗素子のビット線はフローティング状態かあるいは書込み禁止電圧ＩＮＨＩＢＩＴが印加される。選択されたソース線ＳＬには、０Ｖが印加され、非選択のソース線ＳＬには、電圧ＶＢＬＳＥＴが印加されるか、あるいはフローティング状態Ｆにされる。
【００３４】
選択されたアクセス用トランジスタに共通に接続された非選択の可変抵抗素子のビット線はフローティング状態Ｆあるいは書込み禁止電圧ＩＮＨＩＢＩＴであるため、非選択の可変抵抗素子には、ＳＥＴ書込みバイアスが印加されず、選択された可変抵抗素子にのみ、ＳＥＴ書込みのバイアスが印加され、選択された可変抵抗素子が低抵抗状態になる。
【００３５】
また、非選択の可変抵抗素子のビット線に書込み禁止電圧ＩＮＨＩＢＩＴを印加する場合には、書込み禁止電圧ＩＮＨＩＢＩＴは、書込み電圧ＶＢＬＳＥＴよりも小さく、０Ｖよりも大きい中間の電圧である。これにより、選択された可変抵抗素子が低抵抗状態になったときに、非選択の可変抵抗素子にＳＥＴに必要なバイアスが印加されるのが抑制される。
【００３６】
次に、第１の実施例のメモリアレイにおいて、ＲＥＳＥＴ書込みを行う場合のバイアスを図８に示す。選択ワード線ＷＬには、書込み電圧ＶＷＬＲＥＳＥＴが印加され、選択ワード線ＷＬに接続されたアクセス用トランジスタが導通状態になり、非選択ワード線ＷＬには、０Ｖが印加され、非選択ワード線ＷＬに接続されたアクセス用トランジスタが非導通状態になる。選択されたアクセス用トランジスタに共通に接続された、選択された可変抵抗素子のビット線には、０Ｖが印加され、他の残りの非選択の可変抵抗素子のビット線はフローティング状態かあるいは書込み禁止電圧ＩＮＨＩＢＩＴが印加される。選択されたソース線ＳＬには、書込み電圧ＶＳＬＲＥＳＥＴが印加され、非選択のソース線ＳＬには、０Ｖが印加されるか、あるいはフローティング状態Ｆにされる。
【００３７】
選択されたアクセス用トランジスタに共通に接続された非選択の可変抵抗素子のビット線はフローティング状態F Fあるいは書込み禁止電圧ＩＮＨＩＢＩＴであるため、非選択の可変抵抗素子には、ＲＥＳＥＴ書込みバイアスが印加されず、選択された可変抵抗素子にのみ、ＲＥＳＥＴ書込みのバイアスが印加され、選択された可変抵抗素子が高抵抗状態になる。
【００３８】
また、非選択の可変抵抗素子のビット線に書込み禁止電圧ＩＮＨＩＢＩＴを印加する場合には、書込み禁止電圧ＩＮＨＩＢＩＴは、書込み電圧ＶＳＬＲＥＳＥＴよりも小さく、０Ｖよりも大きい中間の電圧である。これにより、非選択の可変抵抗素子にＲＥＳＥＴに必要なバイアスが印加されるのが抑制される。
【００３９】
次に、第１の実施例の他の好ましい態様について説明する。上記の例では、選択されたアクセス用トランジスタに共通に接続された３つの非選択の可変抵抗素子へのディスターブを防止するため、非選択のビット線に禁止電圧ＩＮＨＩＢＩＴを印加したが、メモリセルアレイの高集積化あるいはメモリアレイの小型化が進むと、バイアスによる制御ではディスターブの防止が不十分になるおそれがある。そこで、好ましい態様では、全ての可変抵抗素子に選択用ダイオードＳＥＬを集積させ、非選択の可変抵抗素子への不所望な電流が流れるのを防止する。
【００４０】
選択用ダイオードＳＥＬは、図９（Ａ）に示すように、例えば、層間絶縁膜に形成された下部電極のビアホール内に可変抵抗素子を形成するときに同時に形成される。ビアホール内に、可変抵抗素子の一方の電極材料が形成され、その上に遷移金属酸化物が形成され、その上に可変抵抗素子の他方の電極材料が形成され、他方の電極材料の上に選択用ダイオードが形成される。選択用ダイオードＳＥＬは、例えば、ｐ型の半導体層とｎ型の半導体層との積層を含む。さらに選択用ダイオードＳＥＬ上には、金属プラグが形成される。こうして、ビット線と中継金属とは、ビアホール内の可変抵抗素子、選択用ダイオードＳＥＬおよび金属プラグを介して電気的に接続される。また、可変抵抗素子の上部電極側あるいは上部下部の両側に選択用ダイオードＳＥＬを形成しても同様の効果が得られる。
【００４１】
図９（Ｂ）は、選択用ダイオードのＩ−Ｖ特性を示す図である。同図に示すように、選択ダイオードは、順方向バイアスが一定以上になると順方向に電流を流し、また、逆方向バイアスが一定以上になると逆方向に電流を流す特性を有する。従って、非選択の可変抵抗素子のビット線には、選択用ダイオードが順方向／逆方向電流を流す閾値電圧以下の禁止電圧を印加することで、読出しや書込みのときのディスターブやスニーク電流をさらに効果的に抑制することができる。
【００４２】
次に、本発明の第２の実施例に係る可変抵抗型メモリの動作について説明する。図１０は、ビット線側からの読出し動作時のバイアスを示し、図１１は、ソース側からの読出し動作時のバイアスを示し、図１２は、ＳＥＴ書込み動作時のバイアスを示し、図１３は、ＲＥＳＥＴ書込み動作時のバイアスを示す。また、第２の実施例において、可変抵抗素子と同時に選択用ダイオードを集積させることで、読出しおよび書込み時の非選択の可変抵抗素子へのディスターブを効果的に抑制するようにすることができる。
【００４３】
次に、本発明の第２の実施例に係る抵抗型メモリの製造工程を図１４および図１５を参照して説明する。図１４（Ａ）は、基板上に８つのアクセス用トランジスタが形成されたときの平面図である。半導体基板のＰウエル内にｎ型のソース・ドレイン拡散領域ＡＡが形成され、これと整合されるようにゲート酸化膜を介して行方向に導電性ポリシリコンから成るワード線ＷＬが形成される。ワード線ＷＬを含む基板全体を覆うように層間絶縁膜が形成され、層間絶縁膜には、ソース・ドレイン拡散領域ＡＡを露出するためのコンタクトホールＣＳが形成される。
【００４４】
次に、図１４（Ｂ）に示すように、層間絶縁膜上に１層目の金属配線Ｍ１（図中、実線で示す）が形成される。１層目の金属配線Ｍ１は、列方向に延在し、かつコンタクトホールＣＳを介してソース拡散領域に電気的に接続されるソース線ＳＬと、ソース線ＳＬから行方向に一定の長さで延在するように離間され、かつコンタクトホールＣＳを介してドレイン拡散領域に電気的に接続される矩形状の中継金属ＩＭ１とを構成する。ソース線ＳＬおよび中継金属ＩＭ１は、直接的に拡散領域に電気的に接続されてもよいし、コンタクトホール内にバリアメタル等を介して拡散領域に電気的に接続されるようにしてもよい。
【００４５】
次に、図１４（Ｃ）に示すように、金属配線Ｍ１を含む基板全体に層間絶縁膜が形成され、層間絶縁膜には中継金属ＩＭ１を露出する２つのビアホールが形成される。一方のビアホール内には、抵抗可変素子ＲＥ１とその上に金属プラグとが埋め込まれる。また、可変抵抗素子ＲＥ１と同時に選択用ダイオードを集積する場合には、ビアホール内の可変抵抗素子ＲＥ１上に選択用ダイオードが形成され、その上に金属プラグが形成される。例えば、可変抵抗素子ＲＥ１上にｐ型のポリシリコン層とｎ型のポリシリコン層とを積層することで選択用ダイオードが形成される。２つのビアホール内には、２層目の金属配線Ｍ２との電気的な接続をするための金属プラグが埋め込まれる。金属プラグが充填されたビアホールによりビアコンタクトＶ１が形成される。
【００４６】
次に、図１４（Ｄ）に示すように、２層目の金属配線Ｍ２（図中、実線で示す）が形成される。２層目の金属配線Ｍ２は、中継金属ＩＭ１上で列方向に延在する１層目のビット線ＢＬ１と、ビット線ＢＬ１から行方向に一定の長さで延在するように離間された中継金属ＩＭ２とを構成する。ビット線ＢＬ１は、ビアコンタクトＶ１を介して可変抵抗素子ＲＥ１に電気的に接続される。中継金属ＩＭ２は、中継金属ＩＭ１と同形状であるが、中継金属ＩＭ１より幾分だけ行方向にオフセットされ、ビアコンタクトＶ１を介して中継金属ＩＭ１に電気的に接続される。
【００４７】
次に、図１５（Ｅ）に示すように、金属配線Ｍ２を含む基板全体に層間絶縁膜が形成され、層間絶縁膜には中継金属ＩＭ２を露出する２つのビアホールが形成される。一方のビアホール内には、抵抗可変素子ＲＥ２とその上に金属プラグが埋め込まれる。可変抵抗素子ＲＥ２は、可変抵抗素子ＲＥ１を反転させた位置（列方向に関して線対称の位置）である。可変抵抗素子ＲＥ２と同時に選択用ダイオードを集積する場合には、ビアホール内の可変抵抗素子ＲＥ２上に選択用ダイオードが形成される。２つのビアホール内には、３層目の金属配線Ｍ３との電気的な接続をするための金属プラグが埋め込まれ、ビアコンタクトＶ２が形成される。
【００４８】
次に、図１５（Ｆ）に示すように、１層目の金属配線Ｍ１と同様の配線パターンを有する３層目の金属配線Ｍ３（図中、実線で示す）が形成され、金属配線Ｍ３により中継金属ＩＭ３と２層目のビット線ＢＬ２とが構成される。ビット線ＢＬ２は、ビアコンタクトＶ２を介して可変抵抗素子ＲＥ２に電気的に接続され、中継金属ＩＭ３は、ビアコンタクトＶ２を介して中継金属ＩＭ２に電気的に接続される。そして、図１４（Ｇ）に示すように、中継金属ＩＭ３上に可変抵抗素子ＲＥ３およびビアコンタクトＶ３が形成される。
【００４９】
次に、図１５（Ｈ）に示すように、２層目の金属配線Ｍ２と同様の配線パターンを有する４層目の金属配線Ｍ４（図中、実線で示す）が形成され、金属配線Ｍ４により中継金属ＩＭ４と３層目のビット線ＢＬ３とが構成される。ビット線ＢＬ３は、ビアコンタクトＶ３を介して可変抵抗素子ＲＥ３に電気的に接続され、中継金属ＩＭ４は、ビアコンタクトＶ３を介して中継金属ＩＭ３に電気的に接続される。そして、図１４（Ｉ）に示すように、中継金属ＩＭ４上に可変抵抗素子ＲＥ４とその上に金属プラグが形成され、これがビアコンタクトＶ４を形成する。
【００５０】
次に、図１５（Ｊ）に示すように、５層目の金属配線Ｍ５（図中、実線で示す）が形成される。金属配線Ｍ５により４層目のビット線ＢＬ４が形成される。ビット線ＢＬ４は、ビアコンタクトＶ４を介して可変抵抗素子ＲＥ４に電気的に接続される。こうして、８つのアクセス用トランジスタと３２の可変抵抗素子とを含む第２の実施例の可変抵抗型メモリが５層の多層金属配線により形成される。
【００５１】
なお、上記実施例では、中継金属上のビアホール内に可変抵抗素子を形成する例を示したが、これは一例であり、中継金属上に可変抵抗素子をパターニングし、その後、可変抵抗素子を露出させるようなビアホールを形成し、そこに金属プラグを充填するようにしてもよい。この場合、可変抵抗素子の大きさは、ビアホールの大きさの制約を受けない。同様に、選択用ダイオードも可変抵抗素子上にパターニングし、その後、選択用ダイオードを露出させるようなビアホールを形成し、そこに金属プラグを充填するようにしてもよい。
【００５２】
また、１つの変形例として、メモリセルアレイの高集積化を図る上では、アクセス用トランジスタのゲート幅もできるだけ小さくすることが望ましいが、他方、可変抵抗素子への書込みを行うには、可変抵抗素子に一定以上の電流を印加することが必要である。このため、アクセス用トランジスタのゲート幅Ｗｄは、図１６（Ｇ）に示すように、デザインルールで製造することができる最小のゲート幅よりも大きくするようにしてもよい。言い換えれば、メモリセルの大きさは配線によって制限されるため、より最適な値をアクセストランジスタのゲート幅に設定することとなる。
【００５３】
次に、本発明の第１の実施例に可変抵抗型メモリの製造工程の概略を図１６に示す。図１６（Ａ）は、２つのアクセス用トランジスタが形成されたときの平面図である。半導体基板のＰウエル内にｎ型のソース・ドレイン拡散領域ＡＡが形成され、これと整合されるようにゲート酸化膜を介して列方向に導電性ポリシリコンから成るワード線ＷＬが形成される。ワード線ＷＬを含む基板全体を覆うように層間絶縁膜が形成され、層間絶縁膜には、ソース・ドレイン拡散領域ＡＡを露出するためのコンタクトホールＣＳが形成される。
【００５４】
図１６（Ｂ）は、１層目の金属配線Ｍ１とビアコンタクトＶ１と可変抵抗素子ＲＥ１とが形成されたときの平面図である。１層目の金属配線Ｍ１は、行方向に延在するソース線ＳＬと、ソース線から離間された矩形状の中継金属ＩＭ１とを形成する。ソース線ＳＬは、コンタクトホールＣＳを介してソース拡散領域に電気的に接続され、中継金属ＩＭ１は、コンタクトホールＣＳを介してドレイン拡散領域に電気的に接続される。また、中継金属ＩＭ１上には、可変抵抗素子ＲＥ１とビアコンタクトＶ１（可変抵抗素子ＲＥ１上のビアコンタクトを含む）とが形成される。
【００５５】
図１６（Ｃ）は、２層目の金属配線Ｍ２とビアコンタクトＶ２と可変抵抗素子ＲＥ２とが形成されたときの平面図である。２層目の金属配線Ｍ２は、１層目のビット線ＢＬ１と、そこから離間された中継金属ＩＭ２とを形成する。ビット線ＢＬ１は、ビアコンタクトＶ１を介して可変抵抗素子ＲＥ１に電気的に接続される。また、中継金属ＩＭ２上には、可変抵抗素子ＲＥ２とビアコンタクトＶ２（可変抵抗素子ＲＥ２上のビアコンタクトＶ２を含む）とが形成される。
【００５６】
図１６（Ｄ）は、３層目の金属配線Ｍ３とビアコンタクトＶ３と可変抵抗素子ＲＥ３とが形成されたときの平面図である。３層目の金属配線Ｍ３は、２層目のビット線ＢＬ２と、そこから離間された中継金属ＩＭ３とを形成する。ビット線ＢＬ２は、ビアコンタクトＶ２を介して可変抵抗素子ＲＥ２に電気的に接続される。また、中継金属ＩＭ３上には、可変抵抗素子ＲＥ３とビアコンタクトＶ３（可変抵抗素子ＲＥ３上のビアコンタクトＶ３を含む）とが形成される。
【００５７】
図１６（Ｅ）は、４層目の金属配線Ｍ４とビアコンタクトＶ４と可変抵抗素子ＲＥ４とが形成されたときの平面図である。４層目の金属配線Ｍ４は、３層目のビット線ＢＬ３と、そこから離間された中継金属ＩＭ４とを形成する。ビット線ＢＬ３は、ビアコンタクトＶ３を介して可変抵抗素子ＲＥ３に電気的に接続される。また、中継金属ＩＭ４上には、可変抵抗素子ＲＥ４とその上にビアコンタクトＶ４とが形成される。
【００５８】
図１６（Ｆ）は、５層目の金属配線Ｍ５の平面図である。５層目の金属配線は、４層目のビット線ＢＬ４を形成し、ビアコンタクトＶ４を介して可変抵抗素子ＲＥ４に電気的に接続される。こうして、２つのアクセス用トランジスタと８つの可変抵抗素子とを含む第１の実施例の可変抵抗型メモリが５層の多層金属配線により形成される。
【００５９】
また、本実施例においても、図１６（Ｇ）に示すように、アクセス用トランジスタのゲート幅Ｗｄを、可変抵抗素子への書込み電流に十分となるように、デザインルールで規定される最小限よりも大きくするようにしてもよい。
【００６０】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００６１】
１００：抵抗変化型メモリ
１１０：メモリアレイ
１２０：行デコーダおよび駆動回路（Ｘ−ＤＥＣ）
１３０：列デコーダおよび駆動回路（Ｙ−ＤＥＣ）
１４０：列選択回路（ＹＭＵＸ）
１５０：制御回路
１６０：センスアンプ
１７０：書込みドライバ・読出しバイアス回路１７０
【図１】
2020113702.tif 000003
【図２】
2020113702.tif 000004
【図３】
2020113702.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【手続補正書】
【提出日】令和2年4月22日(2020.4.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
可逆性かつ不揮発性の可変抵抗素子にデータを記憶する抵抗変化型メモリであって、
基板表面に形成された複数のアクセス用トランジスタと、
基板表面上に垂直方向に積層された複数の可変抵抗素子であって、１つのアクセス用トランジスタの一方の電極には、複数の可変抵抗素子のそれぞれの一方の電極が電気的に共通に接続される、前記複数の可変抵抗素子とを有し、
前記複数の可変抵抗素子のそれぞれの他方の電極にビット線が電気的に接続され、前記複数のアクセス用トランジスタのそれぞれの他方の電極にソース線が電気的に接続され、行方向のアクセス用トランジスタの各ゲートにワード線が共通に接続され、前記ワード線と前記ビット線は平行である、抵抗変化型メモリ。
【請求項２】
前記複数の可変抵抗素子のそれぞれとビット線との間には、一定以上のバイアスが印加されたときに電流を流すダイオードが接続される、請求項１に記載の抵抗変化型メモリ。
【請求項３】
前記ダイオードは、順方向バイアスが印加されたとき順方向の電流を流し、逆方向バイアスが印加されたとき逆方向の電流を流す、請求項２に記載の抵抗変化型メモリ。
【請求項４】
複数の可変抵抗素子は、多層配線構造の各階層の配線上に可変抵抗素子がそれぞれ形成される、請求項１ないし３いずれか１つに記載の抵抗変化型メモリ。
【請求項５】
複数の可変抵抗素子は、前記多層配線構造の各階層において互いに異なる位置に形成される、請求項４に記載の可変抵抗型メモリ。
【請求項６】
可変抵抗素子とダイオードは、ビアコンタクト内に積層される、請求項２または３に記載の抵抗変化型メモリ。
【請求項７】
可変抵抗素子は、遷移金属酸化物を含む、請求項１ないし６いずれか１つに記載の抵抗変化型メモリ。
【請求項８】
前記複数のビット線と前記複数のソース線は、メモリセルアレイ上において平行である、請求項１に記載の抵抗変化型メモリ。
【請求項９】
前記複数のビット線と前記複数のソース線は、メモリセルアレイ上において直交する、請求項１に記載の抵抗変化型メモリ。