(57)【要約】【課題】信号出力回路の面積の増大を抑える半導体装置等を提供する。【解決手段】本発明に係るメモリ回路３００は、メモリアレイと、ワード線３２と、ビット線３３とを有している。メモリアレイは、第１方向と、第１方向に直交する第２方向とに、行列状に配置された複数のメモリ３１を有する。ワード線３２は、第１方向に延伸し第１方向に配列されている複数のメモリ３１に含まれる信号をそれぞれ読出し可能とする。ビット線３３は、第２方向に配列されている複数のメモリ３１にそれぞれ接続するディジット線３３１と当該ディジット線３３１に連結し第１方向に延伸する出力線３３２を有し、ワード線３２が信号を読出し可能とすることにより、ワード線３２に対応するメモリ３１からの信号を出力線３３２に伝送する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１方向と、前記第１方向に直交する第２方向とに、行列状に配置された複数のメモリを有するメモリアレイと、
前記第１方向に延伸し前記第１方向に配列されている複数の前記メモリに含まれる信号をそれぞれ読出し可能とするワード線と、
前記第２方向に配列されている複数の前記メモリにそれぞれ接続するディジット線と当該ディジット線に連結し前記第１方向に延伸する出力線を有し、前記ワード線が前記信号を読出し可能とすることにより、前記ワード線に対応する前記メモリからの前記信号を前記出力線に伝送するビット線と、を備える
メモリ回路。
【請求項２】
前記ワード線は、前記第１方向に配列された複数の対応する前記メモリに隣接する
請求項１に記載のメモリ回路。
【請求項３】
前記ワード線は、対応する複数の前記メモリを読出し可能とするための読出しスイッチを有する
請求項１または２に記載のメモリ回路。
【請求項４】
前記ビット線は、前記ワード線と前記第１方向に配列されている複数の前記メモリとにそれぞれ隣接する
請求項１〜３のいずれか一項に記載のメモリ回路。
【請求項５】
請求項１〜４のいずれか一項に記載のメモリ回路を複数備える
半導体装置。
【請求項６】
第１の前記ワード線である第１ワード線と、前記第１ワード線に対応した前記ビット線である第１ビット線とを有するメモリ回路である第１メモリ回路と、
第２の前記ワード線である第２ワード線と、前記第２ワード線に対応した前記ビット線である第２ビット線とを有し、前記第１メモリ回路と異なるメモリ回路である第２メモリ回路と、
前記第１ビット線からの出力に基づく第１信号と前記第２ビット線からの出力に基づく第２信号とを受け取り、前記第１信号と前記第２信号とに基づいて論理演算を行い、前記論理演算の結果を出力する論理回路と、を備える
請求項５に記載の半導体装置。
【請求項７】
前記論理回路は、論理和演算を行う
請求項６に記載の半導体装置。
【請求項８】
前記論理回路は、論理積演算を行う
請求項６に記載の半導体装置。
【請求項９】
前記ビット線と前記論理回路との間に介在するフリップフロップ回路を更に備える
請求項６〜８のいずれか一項に記載の半導体装置。
【請求項１０】
行列状に配置された光電変換素子を有する画素アレイを更に有し、
前記メモリアレイは前記画素アレイが生成した画素信号を記憶する
請求項５〜９のいずれか一項に記載の半導体装置。
【請求項１１】
請求項１０に記載の半導体装置と、
前記画素アレイに被写体像を結像させる光学レンズと、
を少なくとも有する移動体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ回路、半導体装置および移動体デバイスに関する。
【背景技術】
【０００２】
近年、モバイル機器に搭載されるイメージセンサの高集積化が進むとともに、イメージセンサを小型化することが期待されている。イメージセンサを小型化するために周辺回路を効率化することは有効な手段の一つである。
【０００３】
例えば、特許文献１には、所定のビットの信号を保持するビットメモリの、複数のビットメモリの中からの選択を、複数のＡＤ（Analog to Digital）変換部の各々のメモリ部で共通に行う選択部を有する撮像装置が提案されている。また特許文献２には、デジタル信号出力回路のデジタル信号の各ビットの信号をそれぞれ保持するラッチユニットを具備したラッチ回路と、ラッチユニットのそれぞれに対応して配置され、対応するラッチユニットが保持したデジタル信号を、隣接するラッチ回路内の対応するラッチユニットに転送するスイッチと、を備える技術が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−１０３８０９号公報
【特許文献２】特開２０１３−０１２９６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１や特許文献２に記載の技術は、ＡＤ変換後の信号をラッチするメモリ回路から信号を読み出す際に水平方向に複数のビット線を跨ぐワード線が配置されている。そしてこのワード線は複数の画素アレイから取得した信号の内、同じ桁のビットを読み取る。そのため、特許文献１や特許文献２に記載の技術は、このように読み取った信号を更に並び替えて出力するための回路を設ける必要がある。
【０００６】
本発明は、このような課題を解決するためになされたものであって、信号出力回路の面積の増大を抑える半導体装置等を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明にかかるメモリ回路は、メモリアレイと、ワード線と、ビット線とを有している。メモリアレイは、第１方向と、第１方向に直交する第２方向とに、行列状に配置された複数のメモリを有する。ワード線は、第１方向に延伸し第１方向に配列されている複数のメモリに含まれる信号をそれぞれ読出し可能とする。ビット線は、第２方向に配列されている複数のメモリにそれぞれ接続するディジット線と当該ディジット線に連結し第１方向に延伸する出力線を有し、ワード線が信号を読出し可能とすることにより、ワード線に対応するメモリからの信号を出力線に伝送する。
【０００８】
上記構成により、メモリ回路はワード線とビット線を平行に配置することができるため、最上位ビットまたはＭＳＢ（Most Significant Bit）から最下位ビットまたはＬＳＢ（Least Significant Bit）までを１ワードとしてまとめて読み出すことができる。したがって、メモリアレイから信号を読み出したのちにデータの並び替えを行うための回路が不要となる。
【発明の効果】
【０００９】
本発明によれば、信号出力回路の面積の増大を抑える半導体装置等を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１にかかる半導体装置の概略構成図である。
【図２】実施の形態１にかかる半導体装置におけるメモリ回路の構成図である。
【図３】メモリ回路の信号の流れを示す図である。
【図４】メモリ回路が出力する信号の一例を示すタイミング図である。
【図５】ＡＤＣ（Analog-to-Digital Converter）回路およびメモリ回路が出力する信号のタイミング図である。
【図６】メモリ回路が出力する信号の別の例を示すタイミング図である。
【図７】実施の形態２にかかる半導体装置における信号出力回路を示す図である。
【図８】実施の形態２にかかる半導体装置が出力する信号のタイミング図である。
【図９】実施の形態２にかかる半導体装置におけるメモリ回路および信号出力回路の構成図である。
【発明を実施するための形態】
【００１１】
説明の明確化のため、以下の記載および図面は、適宜、省略、および簡略化がなされている。尚、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１２】
＜実施の形態１＞
以下、図面を参照して実施の形態１について説明する。図１は、実施の形態１にかかる半導体装置の概略構成図である。図に示す半導体装置１は、被写体像を結像させる光学レンズとともに撮像装置として使用されるイメージセンサである。半導体装置１は、画素アレイ１０、ＡＤＣ回路２０、メモリ部３０および信号出力回路４０を有している。
【００１３】
尚、図１には理解を容易にするために２次元直交座標系が便宜的に示されている。Ｘ軸は図の左右方向に平行であり、図の右方向がＸ軸プラス方向と一致している。また、Ｙ軸は図の上下方向に平行であり、図の上方向がＹ軸プラス方向と一致している。また、Ｙ軸方向を第１方向、Ｘ軸方向を第２方向と称することもある。
【００１４】
画素アレイ１０は、行列状に配置された光電変換素子１１を少なくとも有している。複数の光電変換素子１１は、検出した光から電気信号を生成し、生成したアナログ電気信号をそれぞれＡＤＣ回路２０に供給する。
【００１５】
ＡＤＣ回路２０は、画素アレイ１０からアナログ電気信号を受け取り、受け取ったアナログ電気信号をそれぞれＡＤ変換する。ＡＤＣ回路２０は例えばシングルスロープＡＤＣであり、ＡＤ変換後のデジタル信号（またはバイナリ信号とも称する）は、予め設定されたビット数（例えば８ビット、１０ビットまたは１２ビットなど）を有している。ＡＤＣ回路２０は、生成したバイナリ信号をメモリ部３０に供給する。
【００１６】
メモリ部３０は、ＡＤＣ回路２０から受け取った信号をビット単位ごとに記憶する記憶装置であり、例えばＳＲＡＭ（Static Random Access Memory）により構成される。メモリ部３０は、ビット単位ごとに信号を記憶するメモリが行列状に配置されたメモリアレイを有している。
【００１７】
本実施の形態において、メモリアレイは、Ｙ軸方向に１ビットからＮビットまでＮ個のメモリが配列されている。ここでＮは、ＡＤ変換によって離散化されたバイナリ信号の桁数である。すなわち、ＡＤＣ回路２０は、画素アレイ１０から受け取ったアナログの画素信号をＮビットのバイナリ信号に変換する。以降、本開示において、任意の光電変換素子１１のアナログ信号をＡＤ変換によって離散化したバイナリ信号を、１ワード分のバイナリ信号と称する。例えばＡＤ変換後のバイナリ信号が１０ビットの場合、メモリ部３０は、Ｙ軸方向に１ワード分のバイナリ信号として１０個のメモリが配列される。すなわち、この場合、Ｎ＝１０となる。
【００１８】
また、メモリアレイは、Ｘ軸方向に画素数分のメモリが配列される。よって、メモリ部３０は、Ｘ軸方向には例えば数千個のメモリが配列される。メモリアレイにおいてＸ軸方向に配列されている複数のメモリは、バイナリ信号の同じ桁が配列されていることになる。
【００１９】
メモリ部３０は、ＡＤＣ回路２０から受け取った複数のバイナリ信号をメモリに一旦記憶するとともに、メモリ制御部(不図示)からの指示を受けて、これらの信号を、信号出力回路４０に供給する。
【００２０】
信号出力回路４０は、メモリ部３０から受け取った信号を別の回路へ出力する。このとき信号出力回路４０は、別の回路が適宜信号を扱うことができるように、光電変換素子の配列に従った順序によりバイナリ信号を順次出力する。
【００２１】
半導体装置１は、例えば光学レンズとともにスマートフォンやデジタルカメラなどの移動体デバイスに利用される。その場合、光学レンズが被写体像を画素アレイ１０上に結像させると、半導体装置１は、結像された被写体像を電気信号に変換する。更に半導体装置１は、光電変換素子が生成した電気信号をバイナリ信号に変換して、変換したバイナリ信号を移動体デバイス内部の他の回路に出力する。
【００２２】
次に、図２を参照しながらメモリ部３０について更に説明する。図２は、実施の形態１にかかる半導体装置におけるメモリ回路の構成図である。メモリ部３０は、メモリ回路３００ａおよびメモリ回路３００ｂを有している。尚、図に示す２次元直交座標系は、図１と共通の方向を示している。
【００２３】
以下にメモリ回路３００ａの構成について説明する。メモリ回路３００ａは、Ｘ軸およびＹ軸に沿って行列状に配置された複数のメモリ３１と、複数のワード線３２ａと、複数のビット線３３ａとをそれぞれ有している。
【００２４】
メモリ回路３００ａは、複数のメモリ３１を有している。メモリ３１は、Ｘ軸方向にＫ個、Ｙ軸方向にＮ個が行列状に配置されている。図において、メモリ３１にはＹ軸方向の座標とＸ軸方向の座標がそれぞれ示されている。具体例を挙げて説明すると、左上のメモリ３１は座標［１，１］である。座標の右の値は、Ｘ軸方向の座標であり、Ｘ軸プラス方向に向かってＫまで順次インクリメントされている。また、座標の左の値は、Ｙ軸方向の座標であり、Ｙ軸マイナス方向に向かってＮまで順次インクリメントされている。すなわちメモリ回路３００ａの右下のメモリ３１は座標［Ｎ，Ｋ］である。
【００２５】
メモリ回路３００ａは、Ｙ軸方向にＮ個のメモリを有している。このＹ軸方向に配列されたＮ個のメモリ３１は、ＡＤＣ回路２０によりＡＤ変換された１ワード分（Ｎビット）の信号を構成する。例えば座標［１，１］がＬＳＢであり、座標［Ｎ，１］がＭＳＢとなる。尚、座標［１，１］がＭＳＢであり、座標［Ｎ，１］がＬＳＢとなってもよい。
【００２６】
尚、以降の説明において上述のメモリアレイを示す場合に、「行」と「列」を用いて表現する。具体的にはＸ軸に平行な方向に一直線状に配列されているメモリを１行と表現し、Ｙ軸に平行な方向に一直線上に配列されているメモリを１列と表現する。例えば座標[１，１]のメモリ３１と同じ行は、座標[１，２]、[１，３]、・・・、[１，２Ｋ]のメモリである。座標[１，１]のメモリ３１と同じ列のメモリは、座標[２，１]、[３，１]、・・・、[Ｎ，１]のメモリである。すなわち、メモリ部３０は、１列が１ワード分のメモリ配列を構成し、１行が同じ桁同士のメモリ配列を構成している。またメモリの列を示す場合に、左上の座標[１，１]を起点として、１列目〜２Ｋ列目と表現する。同様に、メモリの行を示す場合に、左上の座標[１，１]を起点として、１行目〜Ｎ行目と表現する。
【００２７】
ワード線３２ａは、Ｙ軸方向に配列された１ワード分の信号を読出し可能とする。ワード線３２ａは、Ｙ軸方向に配列された１ワード分のメモリ３１に隣接するように、メモリ３１の列に沿って延伸しており、この１ワード分のメモリ３１が読出し可能となるためのスイッチ３５を有している。スイッチ３５は、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を含むスイッチ回路である。ワード線３２ａがメモリ制御部（不図示）から任意の読出し信号（リードイネーブル信号とも称される）を受け取ると、スイッチ３５がオン状態となり、オン状態となったメモリ３１は信号が読出し可能となる。ワード線３２ａは、対応する列のメモリ３１を読出し可能とする読出し信号ｒｄ＿ｅｎ（１）〜ｒｄ＿ｅｎ（Ｎ）をそれぞれメモリ制御部から受け取る。
【００２８】
尚、以降の説明において、複数のワード線３２ａの内、１列目のワード線はワード線３２ａ（１）と表現し、２列目のワード線３２ａはワード線３２ａ（２）と表現し、同様に、Ｋ列目のワード線３２ａはワード線３２ａ（Ｋ）と表現する。
【００２９】
ビット線３３ａは、接続している複数のメモリ３１の内、読出し可能となったメモリ３１の信号を信号出力回路４０に伝送する。ビット線３３ａは、ディジット線３３１ａと、出力線３３２ａとを有している。ディジット線３３１ａは、Ｘ軸方向に延伸し、Ｘ軸方向に配列されている複数のメモリ３１にそれぞれ接続している。例えば、メモリ回路３００ａにおいて、図の一番上側に位置するディジット線３３１ａは、ＬＳＢを記憶する座標[１，１]、[１，２]、・・・、[１，Ｋ]のメモリ３１にそれぞれ接続している。同様に、Ｙ軸マイナス方向側に隣接する別のディジット線３３１ａは、隣の桁の信号を記憶する座標[２，１]、[２，２]、・・・、[２，Ｋ]のメモリ３１に接続している。換言すると、ディジット線３３１ａは、メモリ回路３００ａにおいて同じ行に配列されているメモリ３１に接続している。
【００３０】
また、出力線３３２ａは、ディジット線３３１ａと連結するとともに、Ｙ軸方向に延伸し、接続しているメモリ３１から出力された信号を信号出力回路４０に伝送する。また、出力線３３２ａは、ワード線３２ａとＹ軸方向に配列されているメモリ３１とにそれぞれ隣接するように配置される。また、１本のディジット線３３１ａに接続する出力線３３２ａの数は、１本である。したがって、ディジット線３３１ａが接続する複数のメモリ３１がそれぞれ記憶する信号は、共通の出力線３３２ａにより伝送される。すなわち、複数のバイナリ信号の同じ桁の信号は、共通する１本の出力線３３２ａにより伝送される構成となっている。
【００３１】
出力線３３２ａは、対応する行のメモリ３１に記憶されている信号をそれぞれ出力する。具体的には、出力線３３２ａ（１）は、信号ｄ＿ｃｏｌ（１）を出力する。同様に、出力線３３２ａ（２）は、信号ｄ＿ｃｏｌ（２）を出力し、出力線３３２ａ（Ｎ）は、信号ｄ＿ｃｏｌ（Ｎ）を出力する。
【００３２】
尚、以降の説明において、複数のビット線３３ａの内、１行目のビット線はビット線３３ａ（１）と表現し、２行目のビット線３３ａはビット線３３ａ（２）と表現し、同様に、Ｎ行目のビット線３３ａはビット線３３ａ（Ｎ）と表現する。更に同じくディジット線３３１ａおよび出力線３３２ａについても、それぞれの行に対応した数字を括弧つきで併記することにより、何行目に配置されているかを示す。
【００３３】
上述のように、１本のワード線３２ａは、Ｙ軸方向に配列された１ワード分のメモリ３１の列に隣接し、１本の出力線３３２ａは、ワード線３２ａおよびメモリ３１の列に隣接する。
【００３４】
以上、メモリ回路３００ａについて説明したが、隣接するメモリ回路３００ｂの構成は、メモリ回路３００ａと同様である。そのため、詳細な説明は省略するが、メモリ回路３００ｂが有する主な構成は以下の通りです。メモリ回路３００ｂは、メモリ３１、ワード線３２ｂ、ビット線３３ｂおよびスイッチ３５を有する。メモリ回路３００ｂの左上のメモリ３１は座標［１，Ｋ＋１］であり、メモリ回路３００ｂの右下のメモリ３１は座標［Ｎ，２Ｋ］である。また、メモリ回路３００ｂは、Ｎ本のワード線３２ｂ（１）〜ワード線３２ｂ（Ｎ）を有し、Ｋ本のビット線３３ｂ（Ｋ＋１）〜ビット線３３ｂ（２Ｋ）を有している。
【００３５】
メモリ回路３００ｂにおいて、ワード線３２ｂは、対応する列のメモリ３１を読出し可能とする読出し信号ｒｄ＿ｅｎ（Ｎ＋１）〜ｒｄ＿ｅｎ（２Ｎ）をそれぞれメモリ制御部から受け取る。また、出力線３３２ｂは、対応する行のメモリ３１に記憶されている信号をそれぞれ出力する。具体的には、出力線３３２ｂ（１）は、信号ｄ＿ｃｏｌ（Ｎ＋１）を出力する。同様に、出力線３３２ｂ（２）は、信号ｄ＿ｃｏｌ（Ｎ＋２）を出力し、出力線３３２ｂ（Ｎ）は、信号ｄ＿ｃｏｌ（２Ｎ）を出力する。
【００３６】
次に、図３を参照しながらメモリ回路の信号の流れについて説明する。図３は、メモリ回路の信号の流れを示す図である。図３は、メモリ部３０のメモリ回路３００aを模式的に示したものである。図において、ワード線３２ａ（１）は、１列目のメモリ配列に対応したワード線である。また、ディジット線３３１ａ（１）は、１行目のメモリ配列に対応したディジット線である。更に、出力線３３２ａ（１）は、ディジット線３３１ａ（１）に接続している出力線である。同様に、ディジット線３３１ａ（Ｎ）は、Ｎ行目のメモリ配列に対応したディジット線である。同じく、出力線３３２ａ（Ｋ）は、ディジット線３３１ａ（Ｋ）に接続している出力線である。また図において示されている太線の矢印は、メモリ３１から出力される信号の流れを意味している。図に示す例は、ワード線３２ａ（１）がメモリ制御部から読出し信号ｒｄ＿ｅｎ（１）を受け取った状況である。
【００３７】
ワード線３２ａ（１）は対応する１列目のメモリ３１をそれぞれ読出し可能とする読出し信号ｒｄ＿ｅｎ（１）をメモリ制御部から受け取ると、対応するスイッチ３５はオン状態となる。これにより１列目のメモリ３１はそれぞれ対応するビット線３３ａに接続される。すると、１列目のメモリ３１がそれぞれ記憶している信号は、対応するビット線３３ａのディジット線３３１ａを介して、出力線３３２ａに伝送され、伝送された信号は、それぞれ信号出力回路４０に供給される。
【００３８】
例えば、座標[１，１]のメモリ３１は、１行目のディジット線３３１ａ（１）に信号を供給する。そして、ディジット線３３１ａ（１）に接続している出力線３３２ａ（１）は、出力信号ｄ＿ｃｏｌ（１）として座標[１，１]のメモリ３１の信号を出力する。
【００３９】
また、座標[２，１]のメモリ３１は、２行目のディジット線３３１ａ（２）に信号を供給する。そして、ディジット線３３１ａ（２）に接続している出力線３３２ａ（２）は、出力信号ｄ＿ｃｏｌ（２）として座標[２，１]のメモリ３１の信号を出力する。
【００４０】
同様に、座標[Ｎ，１]のメモリ３１は、Ｎ行目のディジット線３３１ａ（Ｎ）に信号を供給する。そして、ディジット線３３１ａ（Ｎ）に接続している出力線３３２ａ（Ｎ）は、出力信号ｄ＿ｃｏｌ（Ｎ）として座標[Ｎ，１]のメモリ３１の信号を出力する。
【００４１】
尚、メモリ制御部は、１個のメモリ回路に対して、任意の時間に１個の読出し信号を供給する。例えば、メモリ回路３００ａが読出し信号ｒｄ＿ｅｎ（１）を受け取る時、メモリ回路３００ａが有する他のワード線３２ａは、読出し信号を受け取らない。これにより、複数のメモリ３１に接続するディジット線３３１ａは、読出し信号により接続された１個のメモリ３１から信号を受け取る。すなわち、メモリ回路３００ａは、ワード線３２ａが読出し可能とする１列のメモリ３１を出力することにより、１ワード分のバイナリ信号を複数のビット線３３ａから出力することができる
【００４２】
次に、図４を参照しながら読出し信号と出力信号との関係について更に説明する。図４は、メモリ回路が出力する信号の一例を示すタイミング図である。図の上段はワード線３２ａおよびワード線３２ｂがメモリ制御部からそれぞれ受け取る読出し信号をワード線ごとに示している。例えば、図の最上段には、１列目のワード線３２ａ（１）が受け取る読出し信号ｒｄ＿ｅｎ（１）が示されており、順次、２Ｋ列目のワード線３２ｂ（２Ｋ）が受け取る読出し信号ｒｄ＿ｅｎ（２Ｋ）までが一部省略して示されている。
【００４３】
時刻ｔ０から時刻ｔ１の間に、１列目のワード線３２ａ（１）は読出し信号ｒｄ＿ｅｎ（１）を受け取る。このように、読出し信号は、対象となるワード線に予め設定された読出し期間継続して供給される。予め設定された読出し期間とは、読出し信号がワード線に伝送されてから、対象となるメモリ３１の信号が出力されるまでの期間である。
【００４４】
また、読出し信号ｒｄ＿ｅｎ（１）の下側に隣接する信号ｒｄ＿ｅｎ（２）は、２列目のワード線３２ａが受け取る読出し信号である。図に示すように、読出し信号は、１列ごとに供給され、且つ、互いに重複しないように設定されている。また、所定のワード線に対する読出し信号の供給が終了すると、次の列のワード線が読出し信号を受け取る。したがって、それ以降のワード線３２ａも、順次同じ期間ずつ読出し信号を受け取り、最終的に２Ｋ列目のワード線３２ｂが読出し信号ｒｄ＿ｅｎ（２Ｋ）を受け取る。
【００４５】
読出し信号の下側に示されているのは、ビット線３３ａおよびビット線３３ｂの出力信号である。出力信号ｄ＿ｃｏｌ（１）は、メモリ回路３００ａの１行目のビット線３３ａ（１）に対応した信号である。出力信号ｄ＿ｃｏｌ（１）の下側に隣接する出力信号ｄ＿ｃｏｌ（２）は、メモリ回路３００ａの２行目のビット線３３ａ（２）に対応した信号である。出力信号ｄ＿ｃｏｌ（Ｎ）は、メモリ回路３００ａのＮ行目のビット線３３ａ（Ｎ）に対応した信号である。同様に、出力信号ｄ＿ｃｏｌ（Ｎ＋１）は、メモリ回路３００ｂの１行目のビット線３３ｂ（１）に対応した信号であり、出力信号ｄ＿ｃｏｌ（２Ｎ）は、メモリ回路３００ｂのＮ行目のビット線３３ｂ（Ｎ）に対応した信号である。
【００４６】
図に示すように、ビット線３３ａの出力信号は、ワード線３２ａに対応しており、ビット線３３ｂの出力信号は、ワード線３２ｂに対応している。例えば、時刻ｔ０から時刻ｔ１の間に、１列目のワード線３２ａ（１）に対応する信号がビット線３３ａ（１）〜ビット線３３ａ（Ｎ）を介して出力される。このとき、ビット線３３ａ（１）の出力信号ｄ＿ｃｏｌ（１）として、出力線３３２ａ（１）から座標[１，１]のメモリ３１が記憶していた信号が出力される。同様に、２行目のビット線３３ａ（２）の出力信号ｄ＿ｃｏｌ（２）として、座標[２，１]のメモリ３１が記憶していた信号が出力され、Ｎ行目のビット線３３ａ（Ｎ）の出力信号ｄ＿ｃｏｌ（Ｎ）として、座標[Ｎ，１]のメモリ３１が記憶していた信号が出力される。
【００４７】
次に、時刻ｔ１から時刻ｔ２の間に、２列目のワード線３２ａ（２）に対応する信号がビット線３３ａ（１）〜ビット線３３ａ（Ｎ）を介して出力される。このとき、ビット線３３ａ（１）の出力信号ｄ＿ｃｏｌ（１）として、出力線３３２ａ（１）から座標[１，２]のメモリ３１が記憶していた信号が出力される。同様に、２行目のビット線３３ａ（２）の出力信号ｄ＿ｃｏｌ（２）として、座標[２，２]のメモリ３１が記憶していた信号が出力され、Ｎ行目のビット線３３ａ（Ｎ）の出力信号ｄ＿ｃｏｌ（Ｎ）として、座標[Ｎ，２]のメモリ３１が記憶していた信号が出力される。
【００４８】
メモリ回路３００ａは、このようにして時刻ｔ３までの間に順次ワード線３２ａを切り換えながら各桁に共有するビット線３３ａを介して列ごとに記憶している１ワード分の信号を順次出力する。
【００４９】
次に、時刻ｔ３から時刻ｔ４の間に、上述したメモリ回路３００ａの場合と同様にして、メモリ回路３００ｂはビット線３３ｂを介して信号を出力する。すなわち、メモリ回路３００ｂは、時刻ｔ３から時刻ｔ４の間に、ワード線３２ｂをＫ＋１列目から２Ｋ列目まで切り換えながら読出し信号ｒｄ＿ｅｎ（Ｋ＋１）から読出し信号ｒｄ＿ｅｎ（２Ｋ）までを順次受け取る。そして、ビット線３３ｂは、読出し信号に対応した１ワード分の信号を出力信号ｄ＿ｃｏｌ（Ｎ＋１）から出力信号ｄ＿ｃｏｌ（２Ｎ）として順次出力する。
【００５０】
以上のように、実施の形態１にかかる半導体装置１は、メモリ部３０が記憶した信号を、順次１ワード分ずつ出力する。そのため、半導体装置１は、メモリ部３０が順次出力するバイナリ信号を並べ替える必要がない。このような構成により、半導体装置１は信号出力回路の回路規模が増大するのを抑えつつ所望の信号を出力することができる。
【００５１】
次に、図５を参照しながらＡＤＣ回路２０およびメモリ部３０の信号処理の関係について説明する。図５は、ＡＤＣ回路およびメモリ回路が出力する信号のタイミング図である。図において、上段に示す転送制御信号ラッチおよびランプ信号はＡＤＣ回路２０およびメモリ部３０を制御する波形である。ＡＤ変換後のバイナリ信号は転送制御信号ラッチに応じてメモリ部３０に転送される。ランプ信号の下に示す電源ノイズは、ＡＤＣ回路２０の電源回路に生じるノイズの波形である。電源ノイズの下に示す複数の矩形波は、メモリ制御部およびメモリ部３０において生成される読出し信号である。
【００５２】
図において、時刻ｔ５から時刻ｔ７の期間に、メモリ制御部は読出し信号を生成するとともにメモリ部３０に生成した読出し信号を順次供給している。これにともない、メモリ部３０は読出し信号に応じた信号を読出し信号を受け取ったワード線ごとに出力し、出力した信号を順次、信号出力回路４０に供給している。また信号出力回路４０は、メモリ部３０から受け取った信号を順次別の回路へ出力している。
【００５３】
時刻ｔ５から時刻ｔ７の期間に、メモリ制御部、メモリ部３０および信号出力回路４０が行う上述の処理ために、ＡＤＣ回路２０の電源回路には図に示す電源ノイズが生じる。ここで生じる電源ノイズは、上述の処理の影響を受けて電源電圧が変動することにより生じる。すなわち、１個の読出し信号に伴う処理の電圧変動が大きくなると、それに伴い電源ノイズも大きくなる傾向がある。換言すると、１個の読出し信号に伴う処理の電圧変動を抑えることにより、電源ノイズの振幅を抑えることができる。
【００５４】
一方、時刻ｔ６から時刻ｔ７の期間Ｐｃに、ＡＤＣ回路２０はランプ信号を生成してＡＤ変換を行っている。すなわち、半導体装置１は、期間Ｐｃに、ＡＤＣ回路２０によるＡＤ変換処理と、メモリ部３０に記憶した信号の読出し処理を並行して行っている。
【００５５】
ＡＤＣ回路２０は、ランプ信号の電圧が変動すると、正しくＡＤ変換処理を行うことができなくなる可能性がある。そのため、ＡＤＣ回路２０が誤動作をする程に電源ノイズが相対的に大きい場合には、ＡＤＣ回路２０とメモリ回路３００ｂとは上述のように並行した処理を行うことは好ましくない。しかし、ＡＤＣ回路２０が誤動作をする程に電源ノイズが相対的に大きくない場合には、図に示すようにＡＤ変換処理とメモリ部３０から信号を読み出す処理とを並行して行うことにより、処理時間を短縮させることができる。
【００５６】
例えば、メモリ部においてメモリアレイのＸ軸方向に配置されている複数の同じ桁のメモリから一気に信号を読み出す処理を行った場合の電源ノイズは、本実施の形態における電源ノイズと比較すると、電圧の変動が非常に大きい。このように電源ノイズの電圧の変動が非常に大きい場合にはＡＤＣ回路が行うＡＤ変換処理と、メモリアレイから信号を読み出す処理を並行に行うことは好ましくない。これに対して、本実施の形態における半導体装置１が１個の読出し信号に伴い行う処理は、１０ビット程度の非常に少ない信号を読み出すものである。そのため、半導体装置１はメモリ部３０の信号読出し処理に伴う電源ノイズを小さく抑えることができる。
【００５７】
次に、図６を参照しながらメモリ３１の信号を読み出す処理のバリエーションについて説明する。図６は、メモリ回路が出力する信号の別の例を示すタイミング図である。図４に示した例と異なり、図６に示す例は、半導体装置１において、メモリ回路３００ａとメモリ回路３００ｂとが並行して信号の読出し処理を行っている。
【００５８】
すなわち、時刻ｔ８から時刻ｔ９の間に、メモリ回路３００ａが有する１列目のワード線３２ａ（１）が読出し信号ｒｄ＿ｅｎ（０）を受け取る。これに応じて、ビット線３３ａ（１）〜ビット線３３ａ（Ｎ）からは、座標[１，１]〜[Ｎ，１]のメモリからバイナリ信号が出力される。
【００５９】
また、同じく時刻ｔ８から時刻ｔ９の間に、メモリ回路３００ｂが有するＫ＋１列目のワード線３２ａ（Ｋ＋１）が読出し信号ｒｄ＿ｅｎ（Ｋ＋１）を受け取る。これに応じて、ビット線３３ｂ（１）〜ビット線３３ｂ（Ｎ）からは、座標[１，Ｋ＋１]〜[Ｎ，Ｋ＋１]のメモリからバイナリ信号が出力される。
【００６０】
したがって、時刻ｔ８から時刻ｔ９の間に、メモリ回路３００ａが有する１列目のワード線３２ａ（１）に対応するバイナリ信号と、メモリ回路３００ｂが有するＫ＋１列目のワード線３２ｂ（Ｋ＋１）に対応するバイナリ信号とが、同時に出力される。
【００６１】
このようにして異なるメモリ回路が有するワード線に対して同時に読出し信号を供給することにより、半導体装置１は、時刻ｔ８から時刻ｔ１０の間に全てのメモリ３１から信号を読み出すことができる。この場合、図４に示した例と比較すると、実質的に半分の期間に読出し処理を行うことができる。
【００６２】
尚、このように２本のワード線に対して同時に読出し信号を供給することにより、２ワード分のバイナリ信号を同時に読み出すことができる。本実施の形態においては、メモリ回路３００が２個（メモリ回路３００ａおよびメモリ回路３００ｂ）の場合を示したが、当然ながら、メモリ回路は３個以上であってもよい。このような構成により複数本のワード線に対して同時に読出し信号を供給することにより数ワード分のバイナリ信号を同時に読み出すことができる。これにより、メモリ回路の読出し処理を行う時間を数分の１に短縮することができる。
【００６３】
尚、複数本のワード線に対して読出し信号を同時に供給する場合であっても、この時にＡＤＣ回路２０の電源ノイズは、ＡＤＣ回路２０が誤動作を起こす可能性があるレベルのノイズには達しない。したがって、図５において説明したように、ＡＤＣ回路２０の処理と、メモリ部３０の読出し処理とを並行に行うことができる。そのため、このような構成により半導体装置１は、処理時間を短縮させることができる。
【００６４】
以上、実施の形態１について説明したが、実施の形態１にかかる半導体装置１の構成は上述したものに限られない。例えば、メモリ部３０は３個以上のメモリ回路を有していてもよい。尚、１個のメモリ回路３００が有するワード線３２の数と、ビット線３３の数とは同じである必要はない。すなわち、上述の説明において、ＮとＫとは同じである必要はない。また、複数のメモリ回路３００がそれぞれ有するワード線３２の数が同じである必要はない。同様に、複数のメモリ回路３００がそれぞれ有するビット線３３の数が同じである必要はない。例えば、メモリ回路３００が有するワード線３２の数がビット線３３の数より多い場合には、Ｙ軸方向に配列されたメモリに隣接して配置されたワード線３２にビット線が有する出力線が配置されていない部分が存在する。
【００６５】
また、上述の説明において、メモリ回路３００ａは複数のワード線同士が隣接して配置されないように構成されるとともに、複数のビット線同士が隣接して配置されないように構成されている。これにより、半導体装置１は、回路面積の増大を抑え、効率の良い回路を実現している。しかし、上記構成に該当しなくても、選択されたワード線に対応する１ワード分のバイナリ信号が順次読み出される構成であれば、複数のワード線同士が隣接する部分が含まれていてもよいし、複数のビット線が隣接する部分が含まれていてもよい。
【００６６】
以上のように、実施の形態１によれば、信号出力回路の面積の増大を抑える半導体装置等を提供することができる。
【００６７】
＜実施の形態２＞
次に、実施の形態２について説明する。実施の形態２は、メモリ回路が出力する信号を伝送する回路の構成が実施の形態１と異なる。したがって、以下の説明において実施の形態１との差異点を中心として説明を行う。
【００６８】
図７は、実施の形態２にかかる半導体装置における信号出力回路を示す図である。図に示す半導体装置２は、メモリ部３０に３個のメモリ回路３００ｄ、３００ｅ、および３００ｆを有している。メモリ回路３００ｄは、出力線がＮ本設けられており、それぞれの出力信号は、ｄ＿ｃｏｌ（１）〜ｄ＿ｃｏｌ（Ｎ）である。メモリ回路３００ｅもまた出力線がＮ本設けられており、それぞれの出力信号は、ｄ＿ｃｏｌ（Ｎ＋１）〜ｄ＿ｃｏｌ（２Ｎ）である。同様に、メモリ回路３００ｆも出力線がＮ本設けられており、それぞれの出力信号は、ｄ＿ｃｏｌ（２Ｎ＋１）〜ｄ＿ｃｏｌ（３Ｎ）である。
【００６９】
信号出力回路４０は、上記メモリ部３０から出力された信号を受け取る。信号出力回路４０は、上記出力信号にそれぞれ対応した複数の伝送線４１を有している。複数の伝送線４１は、対応する出力信号に応じて以下のように記号が付される。例えば、メモリ回路３００ｄの出力信号ｄ＿ｃｏｌ（１）に接続しているものは伝送線４１ｄ（１）と称される。また、メモリ回路３００ｄの出力信号ｄ＿ｃｏｌ（Ｎ）に接続しているものは伝送線４１ｄ（Ｎ）と称される。同様に、メモリ回路３００ｅの出力信号ｄ＿ｃｏｌ（Ｎ＋１）に接続しているものは伝送線４１ｅ（Ｎ＋１）と称され、メモリ回路３００ｅの出力信号ｄ＿ｃｏｌ（２Ｎ）に接続しているものは伝送線４１ｅ（２Ｎ）と称される。同じく、メモリ回路３００ｆの出力信号ｄ＿ｃｏｌ（２Ｎ＋１）に接続しているものは伝送線４１ｆ（２Ｎ＋１）と称され、メモリ回路３００ｆの出力信号ｄ＿ｃｏｌ（３Ｎ）に接続しているものは伝送線４１ｆ（３Ｎ）と称される。
【００７０】
また、信号出力回路４０は、Ｎ個の論理回路４００ａおよびＮ個の論理回路４００ｂを有している。論理回路４００ａおよび論理回路４００ｂは、２個の信号を受け取り、受け取った信号を論理演算して、演算結果を出力する機能をそれぞれ有している。本実施の形態における論理回路４００ａおよび論理回路４００ｂは、論理和（ＯＲ）演算を行うように設定されている。
【００７１】
論理回路４００ａは、メモリ回路３００ｄから伝送される１個の信号と、メモリ回路３００ｅから伝送される１個の信号とをそれぞれ受け取り、受け取った信号について論理演算を行い、演算結果を伝送線４２に出力する。１個の論理回路４００ａは、メモリ回路３００ｄおよび３００ｅから対応する桁の信号を受け取るように構成されている。例えば、一の論理回路４００ａがメモリ回路３００ｄからバイナリ信号の１桁目の信号（出力信号ｄ＿ｃｏｌ（１））を一方の入力として受け取る場合には、他方の入力としてメモリ回路３００ｅからも１桁目の信号（出力信号ｄ＿ｃｏｌ（Ｎ＋１））を受け取る。同様に、一の論理回路４００ａがメモリ回路３００ｄからバイナリ信号のＮ桁目の信号（出力信号ｄ＿ｃｏｌ（Ｎ））を一方の入力として受け取る場合には、他方の入力としてメモリ回路３００ｅからもＮ桁目の信号（出力信号ｄ＿ｃｏｌ（２Ｎ））を受け取る。Ｎ個の論理回路４００ａは、このようにバイナリ信号の対応する桁の信号を受け取り、これらの論理和を行った結果を対応する伝送線４２にそれぞれ出力する。
【００７２】
伝送線４２は、それぞれバイナリ信号の桁数に対応した番号が括弧内に付与されている。すなわち、バイナリ信号の１桁目の演算結果を出力する論理回路４００ａは、伝送線４２（１）に接続し、バイナリ信号のＮ桁目の演算結果を出力する論理回路４００ａは、伝送線４２（Ｎ）に接続している。
【００７３】
論理回路４００ａは、メモリ回路３００ｄおよびメモリ回路３００ｅから、相対的に電圧レベルが高い信号Ｈ（Ｈｉｇｈ）または相対的に電圧レベルが低い信号Ｌ（Ｌｏｗ）のいずれかを受け取る。また、本実施の形態において、読出し信号を受け取っていない回路の信号は全て信号Ｌの電圧レベルに設定されている。すなわち、論理回路４００が受け取る２個の信号の内のいずれかが信号Ｈになった場合には、論理回路４００ａおよび論理回路４００ｂは信号Ｈを出力する。伝送線４２（１）〜伝送線４２（Ｎ）は、それぞれ対応する論理回路４００ｂに接続している。
【００７４】
論理回路４００ｂは、伝送線４２から伝送される論理演算の結果の信号と、メモリ回路３００ｆから伝送される１個の信号とをそれぞれ受け取り、受け取った信号について論理演算を行い、演算結果を伝送線４３に出力する。伝送線４３は、バイナリ信号の対応する桁数に対応した番号が括弧内に付与されている。すなわち、バイナリ信号の１桁目の演算結果を出力する論理回路４００ｂは、伝送線４３（１）に接続し、バイナリ信号のＮ桁目の演算結果を出力する論理回路４００ｂは、伝送線４３（Ｎ）に接続している。また、伝送線４３（Ｎ）から出力される信号は、信号ｃｈ（Ｎ）である。この場合、信号ｃｈ（Ｎ）は、読出し信号が供給された列のバイナリ信号のＮ桁目の信号となる。
【００７５】
論理回路４００ｂは、論理回路４００ａと同様に、論理回路４００ａおよびメモリ回路３００ｆからバイナリ信号の対応する桁の信号を受け取るように構成されている。例えば、一の論理回路４００ｂがバイナリ信号のＮ桁目の信号に対応した演算結果を伝送線４２（Ｎ）を介して一方の入力として受け取る場合には、他方の入力としてメモリ回路３００ｆからもＮ桁目の信号（出力信号ｄ＿ｃｏｌ（３Ｎ））を受け取る。この場合、論理回路４００ｂは、Ｎ桁目の信号として信号ｃｈ（Ｎ）を伝送線４３（Ｎ）に供給する。
【００７６】
以上に説明したように、論理回路４００ａおよび論理回路４００ｂは、カスケード状に接続され、それぞれ対応する桁の信号の論理演算結果を出力する。例えば、論理回路４００ａの演算結果は、メモリ回路３００ｄまたはメモリ回路３００ｅのいずれか一方から信号Ｈを受け取った場合にＨが出力される。すなわち、論理回路４００ｂが論理回路４００ａから受け取る信号は、メモリ回路３００ｄまたはメモリ回路３００ｅから出力される信号に相当する。つまり、カスケード状に接続されている論理回路４００ｂが受け取る２個の信号はいずれもメモリ回路が記憶しているバイナリ信号の内の対応する桁の信号である。
【００７７】
以上の構成は次のように説明することもできる。論理回路４００ａは、メモリ回路３００ｄのビット線から伝送される第１の信号と、メモリ回路３００ｅのビット線から伝送される第２の信号とを受け取り、これらの論理演算の結果を第１の論理演算結果として出力する。
【００７８】
また、論理回路４００ｂについては、次のように説明することもできる。論理回路４００ｂは、上記第１の論理演算の結果である第１の信号と、メモリ回路３００ｆのビット線から伝送される第２の信号とを受け取り、これらの論理演算の結果を出力する。この場合の第１の信号は、メモリ回路３００ｄのビット線から伝送される信号及びメモリ回路３００ｅのビット線から伝送される信号のいずれか一方に対応した信号である。
【００７９】
以下に図を参照しながら具体例とともに信号の流れを説明する。以下の具体例においては、メモリ回路３００ｄの任意のワード線が読出し信号を受け取っている場合である。つまり、メモリ回路３００ｄの出力信号ｄ＿ｃｏｌ（１）〜ｄ＿ｃｏｌ（Ｎ）は、ＡＤＣ回路２０から受け取ったバイナリ信号として、信号Ｈまたは信号Ｌのいずれかが出力される。したがって、論理回路４００ａは、メモリ回路３００ｄから上述の信号を受け取る。一方、メモリ回路３００ｅは、この時読出し信号を受け取っていない。そのため、メモリ回路３００ｅは、全ての出力信号が信号Ｌである。したがって、論理回路４００ａは、メモリ回路３００ｅから信号Ｌを受け取る。論理回路４００ａは、受け取ったこれらの信号を論理和演算する。そのため、結果として、メモリ回路３００ｅから受け取った信号と同じ信号を、論理回路４００ｂに出力する。
【００８０】
次に、論理回路４００ａから演算結果を受け取った論理回路４００ｂは、もう一方の入力信号として、メモリ回路３００ｆからの出力信号を受け取る。メモリ回路３００ｆは、この時読出し信号を受け取っていないため、全ての出力信号が信号Ｌである。したがって、論理回路４００ｂは、受け取ったこれらの信号を論理和演算し、結果として、メモリ回路３００ｅから受け取った信号と同じ信号を、伝送線４３に出力する。
【００８１】
このように、バイナリ信号の対応する桁の信号を論理回路によりカスケード状に接続することにより、半導体装置２の信号出力回路４０は、回路面積の増大を抑えることができる。尚、上述の例では、半導体装置２は、メモリ回路３００ｄ、メモリ回路３００ｅおよびメモリ回路３００ｆを有していたが、本実施の形態の構成はこれに限らず、メモリ回路を４個以上有していてもよい。この場合に、メモリ回路の数が増えたとしても、バイナリ信号の対応する桁の信号を論理回路を介して連綿と接続するため、信号線が密集することがなく、シンプルな回路構成とすることができる。
【００８２】
次に、図８を参照しながら信号出力回路４０における信号処理について更に説明する。図８は、実施の形態２にかかる半導体装置が出力する信号のタイミング図である。図の上段に示しているのはメモリ回路３００ｄ〜３００ｆが受け取る読出し信号ｒｄ＿ｅｎ（１）〜読出し信号ｒｄ＿ｅｎ（３Ｋ）である。メモリ制御部は、１列目のワード線３２（１）から３Ｋ列目のワード線３２（３Ｋ）に対して順次読出し信号を供給する。
【００８３】
図の下段に示しているのは、信号出力回路４０が有する伝送線４３（１）〜伝送線４３（Ｎ）が出力する信号である。伝送線４３（１）は、信号ｃｈ（１）を出力し、伝送線４３（２）は、信号ｃｈ（２）を出力し、同様に、伝送線４３（Ｎ）は、信号ｃｈ（Ｎ）を出力する。
【００８４】
時刻ｔ１１から時刻ｔ１２の間に、伝送線４３は、１列目のワード線に対応したバイナリ信号として、メモリの座標[１，１]、[２，１]、・・・、[Ｎ−１，１]および[Ｎ，１]のメモリの信号を出力する。そして時刻ｔ１３までの間に、伝送線４３は、メモリ回路３００ｄが有するＫ列目までのワード線に対応したバイナリ信号を順次出力する。
【００８５】
次に、時刻ｔ１３から時刻ｔ１４の間に、伝送線４３は、メモリ回路３００ｅが有するＫ＋１列目から２Ｋ列目までのワード線に対応したバイナリ信号を順次出力する。
【００８６】
続いて、時刻ｔ１４から時刻ｔ１５の間に、伝送線４３は、メモリ回路３００ｆが有する２Ｋ＋１列目から３Ｋ列目までのワード線に対応したバイナリ信号を順次出力する。
【００８７】
このように、実施の形態２にかかる半導体装置２は、バイナリ信号の共通する桁の信号を、共通する伝送線４３（１）〜伝送線４３（Ｎ）により出力することができる。
【００８８】
以上、実施の形態２について説明した。実施の形態２にかかる半導体装置２は、読出し信号を受け取っているメモリ回路の信号をカスケード状に接続している論理回路を介して他の回路へ出力することができる。このような構成により、半導体装置２は回路面積の増大を抑えることができる。また、例えばマルチプレクサを使用して信号を選択出力する場合には回路の中央部が混雑する場合があるが、本実施の形態によれば、カスケード状に回路を構成するため、回路の配線密度の集中を抑えるとともに、回路面積の増大を抑え、ひいては消費電力の増加を抑えることができる。
【００８９】
尚、本実施の形態において説明したカスケード状に接続された論理回路は、論理和（ＯＲ）に代えて論理積（ＡＮＤ）を行うものであってもよい。その場合、各メモリ回路の出力信号を上述の場合と反転させて、読出し信号を受け取らない場合に信号Ｈを出力するように設定すればよい。
【００９０】
また、本実施の形態の構成を複数設け、複数の伝送線が並行してメモリ回路の読出しおよび信号の出力を行ってもよい。これにより、面積の増大を抑えつつ、信号出力処理の時間を短縮する半導体装置を提供することができる。
【００９１】
次に、図９を参照しながら実施の形態２の別の例について説明する。図９は、実施の形態２にかかる半導体装置におけるメモリ回路および信号出力回路の構成図である。図に示す構成は、半導体装置２のメモリ部３０および信号出力回路４０の構成から説明に必要な部分を抽出して示している。また、半導体装置３は、メモリ回路を１０個有している。そのため、半導体装置３は、９個の論理回路４００がカスケード状に接続されている。半導体装置２の信号出力回路４０は、複数のフリップフロップ回路４１０、フリップフロップ回路４２０、フリップフロップ回路４３１および信号制御回路４３０を有している。
【００９２】
フリップフロップ回路４１０は、メモリ部３０の複数のビット線と、信号出力回路４０の複数の論理回路４００との間にそれぞれ介在する。また、フリップフロップ回路４２０は、伝送線４３に接続している。フリップフロップ回路４３１は、信号制御回路４３０に接続している。これらのフリップフロップ回路は、伝送されるデジタル信号の波形を整え、信号の遅延を抑制する。論理回路４３０は、複数の伝送線４３に接続し、適宜予め設定された方法により伝送線４３を介して受け取るバイナリ信号を出力する。
【００９３】
このような構成を有することにより、半導体装置３は、伝送される信号の劣化を抑制しつつ、回路面積の増大を抑えることができる。
【００９４】
尚、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００９５】
１、２、３  半導体装置
１０  画素アレイ
１１  光電変換素子
２０  ＡＤＣ回路
３０  メモリ部
３１  メモリ
３２  ワード線
３３  ビット線
３５  スイッチ
４０  信号出力回路
４１、４２、４３  伝送線
３００  メモリ回路
３３１ａ、３３１ｂ  ディジット線
３３２ａ、３３２ｂ  出力線
４００、４３０  論理回路
４１０、４２０、４３１  フリップフロップ回路
【図１】
2020088497.tif 000003
【図２】
2020088497.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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