(57)【要約】【課題】ノイズを減少させて鮮やかな画質を具現する高集積化されたイメージセンサー及びその製造方法を提供する。【解決手段】本発明のイメージセンサーは、互いに対向する第１面及び第２面を含む半導体基板と、半導体基板の第２面側に配置された第１光電変換部と、半導体基板内に配置され、第１面に隣接する第１浮遊拡散領域と、第１面を覆う第１層間絶縁膜と、第１層間絶縁膜上の第１チャンネルパターンと、第１チャンネルパターンに隣接し、第１光電変換部で発生した電荷を第１浮遊拡散領域に伝送する第１伝送ゲート電極と、を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
互いに対向する第１面及び第２面を含む半導体基板と、
前記半導体基板の第２面側に配置された第１光電変換部と、
前記半導体基板内に配置され、前記第１面に隣接する第１浮遊拡散領域と、
前記第１面を覆う第１層間絶縁膜と、
前記第１層間絶縁膜上の第１チャンネルパターンと、
前記第１チャンネルパターンに隣接し、前記第１光電変換部で発生した電荷を前記第１浮遊拡散領域に伝送する第１伝送ゲート電極と、を備えることを特徴とするイメージセンサー。
【請求項２】
前記半導体基板内に配置され、前記第１光電変換部と前記第１チャンネルパターンとを電気的に連結させる貫通電極を更に含むことを特徴とする請求項１に記載のイメージセンサー。
【請求項３】
前記第１層間絶縁膜を貫通して前記貫通電極と前記第１チャンネルパターンの一端部とを連結する第１コンタクトプラグと、
前記第１層間絶縁膜を貫通して前記第１チャンネルパターンの他端部と前記第１浮遊拡散領域とを連結する第２コンタクトプラグと、を更に含むことを特徴とする請求項２に記載のイメージセンサー。
【請求項４】
前記第１チャンネルパターンを介して前記第１コンタクトプラグに対向する第１導電パターンと、
前記第１チャンネルパターンを介して前記第２コンタクトプラグに対向する第２導電パターンと、を更に含むことを特徴とする請求項３に記載のイメージセンサー。
【請求項５】
前記第１導電パターン及び前記第２導電パターンは、前記第１チャンネルパターンに接することを特徴とする請求項４に記載のイメージセンサー。
【請求項６】
前記第１チャンネルパターンを覆う絶縁膜を更に含み、
前記絶縁膜は、前記第１導電パターンと前記第１チャンネルパターンとの間、及び前記第２導電パターンと前記第１チャンネルパターンとの間に介在することを特徴とする請求項４に記載のイメージセンサー。
【請求項７】
前記第１層間絶縁膜は、上部にリセスされた領域を含み、
前記第１伝送ゲート電極は、前記リセスされた領域内に配置されることを特徴とする請求項４に記載のイメージセンサー。
【請求項８】
前記第１チャンネルパターンは、酸化物半導体物質を含むことを特徴とする請求項１に記載のイメージセンサー。
【請求項９】
前記半導体基板内に配置された第２光電変換部と、
前記半導体基板の第１面と前記第１層間絶縁膜との間に介在し、前記第２光電変換部で生成された電荷を伝送する第２伝送ゲート電極と、を更に含むことを特徴とする請求項１に記載のイメージセンサー。
【請求項１０】
前記第２伝送ゲート電極に隣接して前記半導体基板内に配置された第２浮遊拡散領域を更に含み、
前記第２浮遊拡散領域は、前記第１浮遊拡散領域から離隔されることを特徴とする請求項９に記載のイメージセンサー。
【請求項１１】
前記半導体基板内に配置され、前記第２光電変換部から離隔された第３光電変換部と、
前記半導体基板の第１面と前記第１層間絶縁膜との間に介在し、前記第３光電変換部で生成された電荷を伝送する第３伝送ゲート電極と、を更に含み、
前記第２光電変換部の深さは、前記第３光電変換部の深さと異なり、
前記第２伝送ゲート電極の一部及び前記第３伝送ゲート電極の一部は、前記半導体基板内に延長され、
前記第２伝送ゲート電極の下部面の深さは、前記第３伝送ゲート電極の下部面の深さと異なることを特徴とする請求項９に記載のイメージセンサー。
【請求項１２】
前記第１伝送ゲート電極は、前記第１チャンネルパターンを介して前記第１層間絶縁膜に対向し、
前記イメージセンサーは、前記第１伝送ゲート電極に垂直的に重畳して前記第１チャンネルパターンと前記第１層間絶縁膜との間に介在する遮光パターンを更に含むことを特徴とする請求項１に記載のイメージセンサー。
【請求項１３】
前記遮光パターンの幅は、前記第１伝送ゲート電極の幅よりも広いことを特徴とする請求項１２に記載のイメージセンサー。
【請求項１４】
前記第１チャンネルパターンを介して前記第１伝送ゲート電極に対向する第２伝送ゲート電極を更に含むことを特徴とする請求項１に記載のイメージセンサー。
【請求項１５】
前記第１伝送ゲート電極は、前記第１チャンネルパターンと前記第１層間絶縁膜との間に位置し、
前記第１伝送ゲート電極の幅は、前記第２伝送ゲート電極の幅よりも広いことを特徴とする請求項１４に記載のイメージセンサー。
【請求項１６】
前記第２伝送ゲート電極と前記第１チャンネルパターンとの間に介在する金属含有パターンを更に含み、
前記金属含有パターンの幅は、前記第２伝送ゲート電極の幅よりも広いことを特徴とする請求項１５に記載のイメージセンサー。
【請求項１７】
前記第１伝送ゲート電極と前記第２伝送ゲート電極とは互いに異なる金属を含むことを特徴とする請求項１５に記載のイメージセンサー。
【請求項１８】
前記第１層間絶縁膜と前記半導体基板との間に介在する少なくとも一層の第２層間絶縁膜及び導電パターンを更に含むことを特徴とする請求項１に記載のイメージセンサー。
【請求項１９】
前記第１光電変換部の上部に配置された第２光電変換部と、
前記第１層間絶縁膜上に配置され、前記第１チャンネルパターンから離隔された第２チャンネルパターンと、
前記第１面に隣接する前記半導体基板内に配置され、前記第１浮遊拡散領域から離隔された第２浮遊拡散領域と、
前記第２チャンネルパターンに隣接し、前記第２光電変換部で発生した電荷を前記第２浮遊拡散領域に伝送する第２伝送ゲート電極と、を更に含むことを特徴とする請求項１に記載のイメージセンサー。
【請求項２０】
互いに対向する第１面及び第２面を含む半導体基板と、
前記半導体基板の第２面側に配置された光電変換部と、
前記半導体基板内に配置され、前記第１面に隣接する浮遊拡散領域と、
前記第１面を覆い、上部にリセスされた領域を含む層間絶縁膜と、
前記層間絶縁膜上に配置され、前記リセスされた領域に重畳するチャンネルパターンと、
前記リセスされた領域内に配置され、前記光電変換部で発生した電荷を前記浮遊拡散領域に伝送する伝送ゲート電極と、を備えることを特徴とするイメージセンサー。
【請求項２１】
半導体基板の上部に配置されたチャンネルパターンと、
前記チャンネルパターンを介して互いに対向する第１伝送ゲート電極及び第２伝送ゲート電極と、を備えることを特徴とするイメージセンサー。
【請求項２２】
互いに対向する第１面及び第２面を含む半導体基板内に、前記第１面に隣接するように浮遊拡散領域を形成する段階と、
前記半導体基板の第１面を覆うように第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜をエッチングして、互いに離隔されたリセスされた領域、及び前記浮遊拡散領域を露出させるコンタクトホールを形成する段階と、
前記リセスされた領域内に伝送ゲート電極を形成し、前記コンタクトホール内にコンタクトプラグを形成する段階と、
前記伝送ゲート電極及び前記第１層間絶縁膜上にチャンネルパターンを形成する段階と、を有することを特徴とするイメージセンサーの製造方法。
【請求項２３】
前記浮遊拡散領域を形成する段階の前に、前記半導体基板内に貫通電極を形成する段階を更に含み、
前記チャンネルパターンを形成する段階の後に、前記半導体基板の第２面上に前記貫通電極に電気的に連結される光電変換部を形成する段階を更に含むことを特徴とする請求項２２に記載のイメージセンサーの製造方法。
【請求項２４】
前記チャンネルパターンを形成する段階の後に、前記第１層間絶縁膜及び前記チャンネルパターン上に複数層の第２層間絶縁膜及び配線を形成する段階を更に含むことを特徴とする請求項２２に記載のイメージセンサーの製造方法。
【請求項２５】
前記チャンネルパターン上に金属含有パターンを形成する段階と、
前記金属含有パターンをエッチングマスクとして利用して前記チャンネルパターンをパターニングする段階と、を更に含むことを特徴とする請求項２２に記載のイメージセンサーの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサー及びその製造方法に関する。
【背景技術】
【０００２】
イメージセンサーは光学イメージ（ｏｐｔｉｃａｌ  ｉｍａｇｅ）を電気的信号に変換する半導体素子である。イメージセンサーはＣＣＤ（ｃｈａｒｇｅ  ｃｏｕｐｌｅｄ  ｄｅｖｉｃｅ）形及びＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）形に分類される。ＣＭＯＳ形イメージセンサーはＣＩＳ（ＣＭＯＳ  ｉｍａｇｅ  ｓｅｎｓｏｒ）と略称される。ＣＩＳは２次元的に配列された複数のピクセルを具備する。ピクセルの各々はフォトダイオード（ｐｈｏｔｏｄｉｏｄｅ）を含む。フォトダイオードは入射する光を電気信号に変換する役割をする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９，７４８，２９１号明細書
【特許文献２】米国特許第９，４４３，８９３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、高集積化されたイメージセンサー及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明の一態様によるイメージセンサーは、互いに対向する第１面及び第２面を含む半導体基板と、前記半導体基板の第２面側に配置された第１光電変換部と、前記半導体基板内に配置され、前記第１面に隣接する第１浮遊拡散領域と、前記第１面を覆う第１層間絶縁膜と、前記第１層間絶縁膜上の第１チャンネルパターンと、前記第１チャンネルパターンに隣接し、前記第１光電変換部で発生した電荷を前記第１浮遊拡散領域に伝送する第１伝送ゲート電極と、を備える。
【０００６】
上記目的を達成するためになされた本発明の他の態様によるイメージセンサーは、互いに対向する第１面及び第２面を含む半導体基板と、前記半導体基板の第２面側に配置された光電変換部と、前記半導体基板内に配置され、前記第１面に隣接する浮遊拡散領域と、前記第１面を覆い、上部にリセスされた領域を含む層間絶縁膜と、前記層間絶縁膜上に配置され、前記リセスされた領域に重畳するチャンネルパターンと、前記リセスされた領域内に配置され、前記光電変換部で発生した電荷を前記浮遊拡散領域に伝送する伝送ゲート電極と、を備える。
【０００７】
上記目的を達成するためになされた本発明の更に他の態様によるイメージセンサーは、半導体基板の上部に配置されたチャンネルパターンと、前記チャンネルパターンを介して互いに対向する第１伝送ゲート電極及び第２伝送ゲート電極と、を備える。
【０００８】
上記目的を達成するためになされた本発明の一態様によるイメージセンサーの製造方法は、互いに対向する第１面及び第２面を含む半導体基板内に、前記第１面に隣接するように浮遊拡散領域を形成する段階と、前記半導体基板の第１面を覆うように第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜をエッチングして、互いに離隔されたリセスされた領域、及び前記浮遊拡散領域を露出させるコンタクトホールを形成する段階と、前記リセスされた領域内に伝送ゲート電極を形成し、前記コンタクトホール内にコンタクトプラグを形成する段階と、前記伝送ゲート電極及び前記第１層間絶縁膜上にチャンネルパターンを形成する段階と、を有する。
【発明の効果】
【０００９】
本発明のイメージセンサーは、有機光電変換部で生成された電荷を伝送するための別の伝送トランジスタを層間絶縁膜上に具現することができる。従って、リセットノイズを減少させることができ、電荷伝送速度を向上させることができる。また、鮮やかな画質を具現することができる高集積化されたイメージセンサーを提供することができる。
本発明のイメージセンサーの製造方法は、ＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程の前に酸化物半導体物質でチャンネルパターンを形成することによって、ＢＥＯＬ工程中に発生する酸化物半導体物質による汚染イッシュー問題を解決し、これによって工程不良を防止／最小化することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態によるイメージセンサーを示すブロック図である。
【図２】本発明の一実施形態によるイメージセンサーの平面図である。
【図３】図２をＩ−Ｉ’線に沿って切断した第１例の断面図である。
【図４】図３の‘ＩＩ’部分を拡大した図である。
【図５Ａ】本発明の一実施形態によるイメージセンサーの回路図である。
【図５Ｂ】本発明の一実施形態によるイメージセンサーの回路図である。
【図５Ｃ】本発明の一実施形態によるイメージセンサーの回路図である。
【図６Ａ】図３の断面を有するイメージセンサーを製造する過程を順次的に示す断面図である。
【図６Ｂ】図３の断面を有するイメージセンサーを製造する過程を順次的に示す断面図である。
【図６Ｃ】図３の断面を有するイメージセンサーを製造する過程を順次的に示す断面図である。
【図６Ｄ】図３の断面を有するイメージセンサーを製造する過程を順次的に示す断面図である。
【図６Ｅ】図３の断面を有するイメージセンサーを製造する過程を順次的に示す断面図である。
【図７】図２をＩ−Ｉ’線に沿って切断した第２例の断面図である。
【図８Ａ】図７の‘ＩＩＩ’部分を拡大した図である。
【図８Ｂ】図７のイメージセンサーの回路図である。
【図９Ａ】図７のイメージセンサーを製造する過程を順次的に示す断面図である。
【図９Ｂ】図７のイメージセンサーを製造する過程を順次的に示す断面図である。
【図９Ｃ】図７のイメージセンサーを製造する過程を順次的に示す断面図である。
【図９Ｄ】図７のイメージセンサーを製造する過程を順次的に示す断面図である。
【図１０】図２をＩ−Ｉ’線に沿って切断した第３例の断面図である。
【図１１Ａ】図１０の‘ＩＶ’部分を拡大した図である。
【図１１Ｂ】図１０のイメージセンサーの回路図である。
【図１２】図２をＩ−Ｉ’線に沿って切断した第４例の断面図である。
【図１３Ａ】図１２の‘ＶＩ’部分を拡大した図である。
【図１３Ｂ】図１２のイメージセンサーの回路図である。
【図１４Ａ】図１２のイメージセンサーを製造する過程を順次的に示す図である。
【図１４Ｂ】図１２のイメージセンサーを製造する過程を順次的に示す図である。
【図１４Ｃ】図１２のイメージセンサーを製造する過程を順次的に示す図である。
【図１５】図２をＩ−Ｉ’線に沿って切断した第５例の断面図である。
【図１６】図１５の‘ＶＩＩ’部分を拡大した図である。
【図１７】本発明の他の実施形態によるイメージセンサーの平面図である。
【図１８】図１７をＶＩＩＩ−ＶＩＩＩ’線に沿って切断した断面図である。
【図１９】本発明の更に他の実施形態によるイメージセンサーの平面図である。
【図２０】図１９をＩＸ−ＩＸ’線に沿って切断した断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【００１２】
図１は、本発明の一実施形態によるイメージセンサーを示すブロック図である。
【００１３】
図１を参照すると、イメージセンサーは、第１〜第３光電変換部（ＰＤ１、ＰＤ２、ＰＤ３）、及び第１及び第２カラーフィルター（ＣＦ１、ＣＦ２）を含む。第１及び第２光電変換部（ＰＤ１、ＰＤ２）は半導体基板１１０内に提供される。第３光電変換部ＰＤ３は半導体基板１１０の一面上に提供され、カラーフィルター（ＣＦ１、ＣＦ２）は第３光電変換部ＰＤ３と半導体基板１１０との間に提供される。
【００１４】
第１〜第３波長の光（Ｌ１、Ｌ２、Ｌ３）が光電変換部ＰＤ３に入射する。第１波長及び第２波長は第３波長と異なる。第１波長は第２波長と異なる。例えば、第１波長の光Ｌ１は赤色に該当し、第２波長の光Ｌ２は青色に該当し、第３波長の光Ｌ３は緑色に該当する。
【００１５】
第３光電変換部ＰＤ３は第３波長の光Ｌ３から第３光電信号Ｓ３を発生させる。第３光電変換部ＰＤ３は第１波長の光Ｌ１及び第２波長の光Ｌ２を透過させる。第３光電変換部ＰＤ３は複数の第１及び第２ピクセル（ＰＸ１、ＰＸ２）によって共有される。
【００１６】
第３光電変換部ＰＤ３を透過した光（Ｌ１、Ｌ２）は第１及び第２カラーフィルター（ＣＦ１、ＣＦ２）に入射する。第１ピクセルＰＸ１は第１カラーフィルターＣＦ１及び第１光電変換部ＰＤ１を含む。第２ピクセルＰＸ２は第２カラーフィルターＣＦ２及び第２光電変換部ＰＤ２を含む。第１光電変換部ＰＤ１は第１カラーフィルターＣＦ１の下に提供され、第２光電変換部ＰＤ２は第２カラーフィルターＣＦ２の下に提供される。
【００１７】
第１波長の光Ｌ１は、第１カラーフィルターＣＦ１を透過し、第２カラーフィルターＣＦ２を透過しない。第２波長の光Ｌ２は、第２カラーフィルターＣＦ２を透過し、第１カラーフィルターＣＦ１を透過しない。第１カラーフィルターＣＦ１によって第１波長の光Ｌ１が第１光電変換部ＰＤ１に入射する。第１光電変換部ＰＤ１は第１波長の光Ｌ１から第１光電信号Ｓ１を発生させる。第２カラーフィルターＣＦ２によって第２波長の光Ｌ２が第２光電変換部ＰＤ２に入射する。第２光電変換部ＰＤ２は第２波長の光Ｌ２から第２光電信号Ｓ２を発生させる。
【００１８】
本実施形態によると、第３光電変換部ＰＤ３が第１及び第２光電変換部（ＰＤ１、ＰＤ２）上に配置され、イメージセンサーの集積度が向上する。
【００１９】
図２は、本発明の一実施形態によるイメージセンサーの平面図である。図３は、図２をＩ−Ｉ’線に沿って切断した第１例の断面図である。図４は、図３の‘ＩＩ’部分を拡大した図である。
【００２０】
図２〜図４を参照すると、半導体基板１１０は第１ピクセルＰＸ１及び第２ピクセルＰＸ２を含む。半導体基板１１０はシリコン単結晶ウエハー又はシリコンエピタキシァル層である。半導体基板１１０は第１導電形の不純物でドーピングされる。例えば、第１導電形はＰ形である。第１導電形の不純物は、例えばホウ素である。半導体基板１１０は互いに対向する第１面１１０ａ及び第２面１１０ｂを含む。第１面１１０ａは、前面として、トランジスタが配置される。第２面１１０ｂは、後面として、これを通じて光が入射する。イメージセンサーは後面受光イメージセンサーである。
【００２１】
半導体基板１１０内には、深い素子分離部ＤＩが配置されて第１ピクセルＰＸ１と第２ピクセルＰＸ２とを分離する。深い素子分離部ＤＩは第１方向Ｘに延長された延長部ＤＩ＿Ｅと、延長部ＤＩ＿Ｅから第１方向Ｘに交差する第２方向Ｙに又は第２方向Ｙと反対になる方向に突出する突出部ＤＩ＿Ｐとを含む。深い素子分離部ＤＩは、シリコン酸化膜、ハフニウム酸化膜、及びアルミニウム酸化膜のような金属酸化膜、そしてポリシリコン膜の中の少なくとも１つを含む。
【００２２】
平面視で第２方向Ｙに沿って互いに隣接する深い素子分離部ＤＩの突出部ＤＩ＿Ｐの間に貫通電極１２０が配置される。貫通電極１２０は不純物がドーピングされたポリシリコンやタングステンのような導電物質を含む。貫通電極１２０と半導体基板１１０との間にはビア絶縁膜１２２が介在する。ビア絶縁膜１２２は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中の少なくとも１つの単一膜又は多重膜構造を含む。
【００２３】
半導体基板１１０の第１面１１０ａには浅い素子分離部３が配置され、第１及び第２ピクセル（ＰＸ１、ＰＸ２）で活性領域を定義する。浅い素子分離部３は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中の少なくとも１つを含む。
【００２４】
貫通電極１２０及びビア絶縁膜１２２の上部面は、浅い素子分離部３の下部面と同一であるか又は更に低い。貫通電極１２０及びビア絶縁膜１２２の上には埋め込み絶縁膜５が配置される。埋め込み絶縁膜５は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中の少なくとも１つの膜で形成される。貫通電極１２０及びビア絶縁膜１２２の下部面は半導体基板１１０の第２面１１０ｂと共面をなす。
【００２５】
第１ピクセルＰＸ１で、半導体基板１１０内には第１光電変換部ＰＤ１が配置される。第２ピクセルＰＸ２で、半導体基板１１０内には第２光電変換部ＰＤ２が配置される。第１及び第２光電変換部（ＰＤ１、ＰＤ２）は、例えば第１導電形と反対になる第２導電形の不純物がドーピングされた領域である。例えば、第２導電形はＮ形であり、第２導電形の不純物は燐や砒素である。第１及び第２光電変換部（ＰＤ１、ＰＤ２）は周辺の半導体基板１１０及びＰＮ接合を成してフォトダイオードを構成する。
【００２６】
第１ピクセルＰＸ１で、半導体基板１１０の第１面１１０ａには第１伝送ゲート電極ＴＧ１が配置される。第２ピクセルＰＸ２で、半導体基板１１０の第１面１１０ａには第２伝送ゲート電極ＴＧ２が配置される。第１伝送ゲート電極ＴＧ１と半導体基板１１０との間、及び第２伝送ゲート電極ＴＧ２と半導体基板１１０との間には第１ゲート絶縁膜７が介在する。ゲート絶縁膜７は、例えばシリコン酸化膜を含む。
【００２７】
第１ピクセルＰＸ１で、第１伝送ゲート電極ＴＧ１に隣接する半導体基板１１０には第１浮遊拡散領域ＦＤ１が配置される。また半導体基板１１０の第１面１１０ａに隣接する箇所に第３浮遊拡散領域ＦＤ３が配置される。第３浮遊拡散領域ＦＤ３は浅い素子分離部３によって第１浮遊拡散領域ＦＤ１から離隔される。第２ピクセルＰＸ２で、第２伝送ゲート電極ＴＧ２に隣接する半導体基板１１０には第２浮遊拡散領域ＦＤ２が配置される。また、半導体基板１１０の第１面１１０ａに隣接する箇所に第３浮遊拡散領域ＦＤ３が配置される。第３浮遊拡散領域ＦＤ３は浅い素子分離部３によって第２浮遊拡散領域ＦＤ２から離隔される。第１〜第３浮遊拡散領域（ＦＤ１、ＦＤ２、ＦＤ３）は、例えば第２導電形の不純物がドーピングされた領域である。
【００２８】
半導体基板１１０の第１面１１０ａは第１層間絶縁膜９で覆われる。第１層間絶縁膜９は、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、多孔性酸化膜の中の少なくとも１つを含む。第１層間絶縁膜９の上部にはそれぞれ離隔された第１〜第３リセス領域（ＲＳ、ＲＧ、ＲＤ）が形成される。第１リセス領域ＲＳの底部には第１コンタクトホールＲＣ１が形成され、第３リセス領域ＲＤの底部には第２コンタクトホールＲＣ２が形成される。第１リセス領域ＲＳ内にはソース電極１３ｓが配置される。第２リセス領域ＲＧ内には第３伝送ゲート電極ＴＧ３が配置される。第３リセス領域ＲＤ内にはドレーン電極１３ｄが配置される。第１コンタクトホールＲＣ１内には第１層−第１コンタクトプラグ１３ｃ１が配置されてソース電極１３ｓと貫通電極１２０とを電気的に連結させる。第１層−第１コンタクトプラグ１３ｃ１は埋め込み絶縁膜５内に延長されて貫通電極１２０に隣接する。第２コンタクトホールＲＣ２内には第１層−第２コンタクトプラグ１３ｃ２が配置されてドレーン電極１３ｄと第３浮遊拡散領域ＦＤ３とを電気的に連結させる。第１層間絶縁膜９内には第１層−第２コンタクトプラグ１３ｃ２から離隔され、第１及び第２浮遊拡散領域（ＦＤ１、ＦＤ２）に電気的に連結される第１層−第３コンタクトプラグ１３ｃ３が配置される。第１層コンタクトプラグ（１３ｃ１、１３ｃ２、１３ｃ３）、ソース電極１３ｓ、ドレーン電極１３ｄ、及び第３伝送ゲート電極ＴＧ３は、全て同一な導電物質であり、例えばタングステンを含む。第１層コンタクトプラグ（１３ｃ１、１３ｃ２、１３ｃ３）、ソース電極１３ｓ、ドレーン電極１３ｄ、及び第３伝送ゲート電極ＴＧ３の側面及び底面は第１拡散防止膜１１で覆われる。第１拡散防止膜１１は、例えばチタニウム窒化膜を含む。第３コンタクトプラグ１３ｃ３、ソース電極１３ｓ、ドレーン電極１３ｄ、及び第３伝送ゲート電極ＴＧ３の上部面は第１層間絶縁膜９の上部面と共面をなす。
【００２９】
第１層間絶縁膜９上に第１エッチング阻止膜１２が配置される。第１エッチング阻止膜１２は第１層間絶縁膜９とエッチング選択比を有する絶縁膜で形成される。例えば、第１エッチング阻止膜１２はシリコン窒化膜で形成される。
【００３０】
第３伝送ゲート電極ＴＧ３上に第２ゲート絶縁膜１４が位置する。第２ゲート絶縁膜１４は、例えばシリコン酸化膜やこれより高い誘電率を有するアルミニウム酸化膜のような金属酸化膜で形成される。第１エッチング阻止膜１２の一部は、第２ゲート絶縁膜１４と第３伝送ゲート電極ＴＧ３との間に介在し、追加的なゲート絶縁膜機能をする。
【００３１】
第２ゲート絶縁膜１４上にはチャンネルパターンＣＨＬが位置する。チャンネルパターンＣＨＬは望ましくは酸化物半導体物質を含む。具体的な例として、酸化物半導体物質は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び錫（Ｓｎ）の中の少なくとも１つを含む。酸化物半導体物質はインジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含むＩＧＺＯ（ｉｎｄｉｕｍ−ｇａｌｌｉｕｍ−ｚｉｎｃ−ｏｘｉｄｅ）である。酸化物半導体物質は、例えば非晶質（ａｍｏｒｐｈｏｕｓ）ＩＧＺＯである。
【００３２】
第３伝送ゲート電極ＴＧ３、ソース電極１３ｓ、ドレーン電極１３ｄ、第２ゲート絶縁膜１４、及びチャンネルパターンＣＨＬは、図５Ｃの第３伝送トランジスタＴｘ３を構成する。
【００３３】
チャンネルパターンＣＨＬは、第３伝送ゲート電極ＴＧ３の両横に延長されてソース電極１３ｓ及びドレーン電極１３ｄ上に位置する。チャンネルパターンＣＨＬは、第２ゲート絶縁膜１４及び第１エッチング阻止膜１２を貫通してソース電極１３ｓ及びドレーン電極１３ｄに接する。チャンネルパターンＣＨＬは、ソース電極１３ｓ及びドレーン電極１３ｄの横に更に延長される。チャンネルパターンＣＨＬと第１層間絶縁膜９との間に残余ゲート絶縁膜１４ｒが介在する。
【００３４】
チャンネルパターンＣＨＬの外に第１エッチング阻止膜１２が露出する。チャンネルパターンＣＨＬの側壁は残余ゲート絶縁膜１４ｒの側壁と整列される。チャンネルパターンＣＨＬ及び第１エッチング阻止膜１２は第２エッチング阻止膜１５で覆われる。第２エッチング阻止膜１５上に第２層間絶縁膜１７が配置される。第２層間絶縁膜１７内に第２層配線２１ｗ及び第２層コンタクトプラグ２１ｃが配置される。第２層配線２１ｗ及び第２層コンタクトプラグ２１ｃの側壁及び下部面は第２拡散防止膜１９で覆われる。第２層配線２１ｗ及び第２層コンタクトプラグ２１ｃは、ソース電極１３ｓ、第３伝送ゲート電極ＴＧ３、及びドレーン電極１３ｄと異なる金属を含む。望ましくは第２層配線２１ｗ及び第２層コンタクトプラグ２１ｃは銅を含む。
【００３５】
第２層間絶縁膜１７上には第３エッチング阻止膜２３及び第３層間絶縁膜２５が順に積層される。第３層間絶縁膜２５内には第３層配線２９ｗ及び第３層コンタクトプラグ２９ｃが配置される。第３層配線２９ｗ及び第３層コンタクトプラグ２９ｃの側壁及び下部面は第３拡散防止膜２７で覆われる。第３層間絶縁膜２５上には第４エッチング阻止膜３１及び第４層間絶縁膜３３が順に積層される。第４層間絶縁膜３３内には第４層配線３７及びその表面を覆う第４拡散防止膜３５が配置される。第４層間絶縁膜３３は第１パッシベーション膜３９で覆われる。第３及び第４エッチング阻止膜（２３、３１）は、例えばシリコン窒化膜を含む。第３及び第４層間絶縁膜（２５、３３）は、例えばシリコン酸化膜や多孔性絶縁膜を含む。第３層配線２９ｗ、第３層コンタクトプラグ２９ｃ、及び第４層配線３７は、例えば銅を含む。第３及び第４拡散防止膜（２７、３５）は、例えばチタニウム窒化膜のような金属窒化膜を含む。第１パッシベーション膜３９は、例えばシリコン窒化膜やポリイミドを含む。
【００３６】
半導体基板１１０の第２面１１０ｂの下には保護膜５０が配置される。保護膜５０は、例えばシリコン酸化膜のような絶縁膜を含む。或いは、保護膜５０は、第２面１１０ｂに接し、負の固定電荷を有する。こ場合、保護膜５０は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）、イットリウム、及びランタノイドを含むグループから選択される少なくとも１つの金属を含む金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）又は金属フッ化物（ｍｅｔａｌ  ｆｌｕｏｒｉｄｅ）からなる。例えば、保護膜５０はハフニウム酸化膜又はアルミニウム酸化膜である。この時、保護膜５０の周辺には正孔の蓄積（ｈｏｌｅ  ａｃｃｕｍｕｌａｔｉｏｎ）が発生する。従って、暗電流の発生及びホワイトスポット（ｗｈｉｔｅ  ｓｐｏｔ）を効果的に減少させることができる。或いは、保護膜５０はステップカバレージ特性がよい絶縁膜で形成される。また、保護膜５０は平坦化膜として機能する。
【００３７】
第１ピクセルＰＸ１で、保護膜５０の下に第１カラーフィルターＣＦ１が配置される。第２ピクセルＰＸ２で、保護膜５０の下に第２カラーフィルターＣＦ２が配置される。第１カラーフィルターＣＦ１と第２カラーフィルターＣＦ２とは互いに異なる色の顔料や染料を含む。第１及び第２カラーフィルター（ＣＦ１、ＣＦ２）の間には第１絶縁パターン５４が介在する。望ましくは、第１絶縁パターン５４は第１及び第２カラーフィルター（ＣＦ１、ＣＦ２）の屈折率よりも低い屈折率を有する物質を含む。従って、ピクセル（ＰＸ１、ＰＸ２）に入射する光の量が増え、光感度を向上させることができる。
【００３８】
第１及び第２カラーフィルター（ＣＦ１、ＣＦ２）の下には各々画素電極５８が配置される。画素電極５８と第１及び第２カラーフィルター（ＣＦ１、ＣＦ２）との間には各々第２絶縁パターン５２が介在する。第２絶縁パターン５２は、例えばシリコン酸化膜やシリコン窒化膜のような絶縁物質を含む。第２絶縁パターン５２の下には画素電極５８が配置される。画素電極５８は、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＺｎＯ（Ｚｉｎｃ  Ｏｘｉｄｅ）、及び／又は有機透明導電物質を含む。画素電極５８は第１絶縁パターン５４を貫通するビアプラグ５６を通じて貫通電極１２０に電気的に連結される。画素電極５８の間には第３絶縁パターン６０が介在する。
【００３９】
画素電極５８の下には第３光電変換部ＰＤ３が配置される。第３光電変換部ＰＤ３は、例えば有機光電変換層である。第３光電変換部ＰＤ３はｐ形有機半導体物質及びｎ形有機半導体物質を含み、ｐ形有機半導体物質とｎ形有機半導体物質とはｐｎ接合を形成する。或いは第３光電変換部ＰＤ３は量子ドット（ｑｕａｎｔｕｍ  ｄｏｔ）又はカルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）を含む。
【００４０】
第３光電変換部ＰＤ３の下には共通電極６２が配置される。共通電極６２は、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＺｎＯ（Ｚｉｎｃ  Ｏｘｉｄｅ）、及び／又は有機透明導電物質を含む。画素電極５８は、ピクセル別に分離されるが、第３光電変換部ＰＤ３と共通電極６２とは各々ピクセル別に分離されず、半導体基板１１０の第２面１１０ｂの全体に亘って配置される。共通電極６２の下に第２パッシベーション膜６４が配置される。第２パッシベーション膜６４の下にマイクロレンズＭＬが配置される。
【００４１】
図５Ａ〜図５Ｃは、本発明の一実施形態によるイメージセンサーの回路図である。
【００４２】
図１〜図４及び図５Ａ〜図５Ｃを参照すると、第１ピクセルＰＸ１には第１伝送ゲート電極ＴＧ１及び第１浮遊拡散領域ＦＤ１を含む第１伝送トランジスタＴｘ１が配置される。図示しないが、第１ピクセルＰＸ１には、第１リセットゲート電極ＲＧ１を含む第１リセットトランジスタＲｘ１、第１ソースフォロワゲート電極ＳＦ１を含む第１ソースフォロワトランジスタＳＦｘ１、及び第１選択ゲート電極ＳＥＬ１を含む第１選択トランジスタＳＥＬｘ１が配置される。第２ピクセルＰＸ２には第２伝送ゲート電極ＴＧ２及び第２浮遊拡散領域ＦＤ２を含む第２伝送トランジスタＴｘ２が配置される。図示しないが、第２ピクセルＰＸ２には、第２リセットゲート電極ＲＧ２を含む第２リセットトランジスタＲｘ２、第２ソースフォロワゲート電極ＳＦ２を含む第２ソースフォロワトランジスタＳＦｘ２、及び第２選択ゲート電極ＳＥＬ２を含む第２選択トランジスタＳＥＬｘ２が配置される。第１ピクセルＰＸ１及び第２ピクセルＰＸ２には、各々第３伝送ゲート電極ＴＧ３及び第３浮遊拡散領域ＦＤ３を含む第３伝送トランジスタＴｘ３が配置される。
【００４３】
図示しないが、第１ピクセルＰＸ１又は第２ピクセルＰＸ２には、第３リセットゲート電極ＲＧ３を含む第３リセットトランジスタＲｘ３、第３ソースフォロワゲート電極ＳＦ３を含む第３ソースフォロワトランジスタＳＦｘ３、及び第３選択ゲート電極ＳＥＬ３を含む第３選択トランジスタＳＥＬｘ３が配置される。第１ピクセルＰＸ１及び第２ピクセルＰＸ２は第１〜第３リセットトランジスタ（Ｒｘ１、Ｒｘ２、Ｒｘ３）を共有する。即ち、１つのリセットトランジスタが第１〜第３伝送トランジスタ（Ｔｘ１、Ｔｘ２、Ｔｘ３）に電気的に連結され、第１〜第３リセットトランジスタ（Ｒｘ１、Ｒｘ２、Ｒｘ３）の機能をする。同様に、第１ピクセルＰＸ１及び第２ピクセルＰＸ２は、第１〜第３ソースフォロワトランジスタ（ＳＦｘ１、ＳＦｘ２、ＳＦｘ３）及び第１〜第３選択トランジスタ（ＳＥＬｘ１、ＳＥＬｘ２、ＳＥＬｘ３）を共有する。
【００４４】
第１光電変換部ＰＤ１で感知された色情報は、第１伝送トランジスタＴｘ１、第１リセットトランジスタＲｘ１、第１ソースフォロワトランジスタＳＦｘ１、及び第１選択トランジスタＳＥＬｘ１によって第１信号Ｖｏｕｔ１として出力される。第２光電変換部ＰＤ２で感知された色情報は、第２伝送トランジスタＴｘ２、第２リセットトランジスタＲｘ２、第２ソースフォロワトランジスタＳＦｘ２、及び第２選択トランジスタＳＥＬｘ２によって第２信号Ｖｏｕｔ２として出力される。第３光電変換部ＰＤ３で感知された色情報は、第３伝送トランジスタＴｘ３、第３リセットトランジスタＲｘ３、第３ソースフォロワトランジスタＳＦｘ３、及び第３選択トランジスタＳＥＬｘ３によって第３信号Ｖｏｕｔ３として出力される。
【００４５】
このように、本実施形態によるイメージセンサーは、第３光電変換部ＰＤ３で生成された電荷を伝送するための第３伝送トランジスタＴｘ３を含む。即ち、各々の色情報を伝送するのに４つのトランジスタを利用して４−Ｔｒａｎｓｉｓｔｏｒ  ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  ｓａｍｐｌｉｎｇ）回路を具現する。従って、リセットノイズを減少させることができる。また、第３伝送トランジスタＴｘ３によって、第３光電変換部ＰＤ３で生成された電荷を第３浮遊拡散領域ＦＤ３に速く移動させることができる。従って、鮮やかな画質を具現する高集積化されたイメージセンサーを提供することができ
る。
【００４６】
図６Ａ〜図６Ｅは、図３の断面を有するイメージセンサーを製造する過程を順次的に示す断面図である。
【００４７】
図６Ａを参照すると、第１ピクセルＰＸ１及び第２ピクセルＰＸ２を含む半導体基板１１０を準備する。半導体基板１１０は第１導電形の不純物でドーピングされる。半導体基板１１０内にイオン注入工程を数回進行し、熱処理工程を進行して第１光電変換部ＰＤ１と第２光電変換部ＰＤ２を形成する。第１及び第２光電変換部（ＰＤ１、ＰＤ２）は第１導電形と反対になる第２導電形の不純物でドーピングされる。半導体基板１１０の第１面１１０ａに隣接する箇所にＳＴＩ（Ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）工程を進行して浅い素子分離部３を形成する。ピクセル（ＰＸ１、ＰＸ２）の間で、浅い素子分離部３と、その下の半導体基板１１０をパターニングして深いトレンチを形成し、絶縁膜及びポリシリコン膜を順次的に積層して深いトレンチを満たし、研磨工程又はエッチバック工程を進行して深い素子分離部ＤＩを形成する。
【００４８】
深い素子分離部ＤＩの突出部ＤＩ＿Ｐの一部分を除去して貫通ビアホールを形成し、ビア絶縁膜１２２と、導電膜を形成して貫通ビアホールを満たし、研磨工程又はエッチバック工程を進行して貫通ビアホール内に貫通電極１２０を形成する。そして、貫通電極１２０の上部をリセスし、埋め込み絶縁膜５で満たす。第１及び第２ピクセル（ＰＸ１、ＰＸ２）で、半導体基板１１０の第１面１ａ上に第１伝送ゲート電極ＴＧ１、第２伝送ゲート電極ＴＧ２、及び第１ゲート絶縁膜７を形成する。第１及び第２伝送ゲート電極（ＴＧ１、ＴＧ２）の一部は半導体基板１１０内に延長されるように形成される。イオン注入工程を進行して、第１及び第２伝送ゲート電極（ＴＧ１、ＴＧ２）の隣の半導体基板１１０内に第１及び第２浮遊拡散領域（ＦＤ１、ＦＤ２）を形成する。そして、この時、浅い素子分離部３によって限定された半導体基板１１０内に第３浮遊拡散領域ＦＤ３を形成する。半導体基板１１０の第１面１１０ａを覆う第１層間絶縁膜９を形成する。
【００４９】
図６Ｂを参照すると、第１層間絶縁膜９をエッチングして第１〜第３リセス領域（ＲＳ、ＲＧ、ＲＤ）及び第１〜第３コンタクトホール（ＲＣ１、ＲＣ２、ＲＣ３）を形成する。第１リセス領域ＲＳ及び第１コンタクトホールＲＣ１、そして第３リセス領域ＲＤ及び第２コンタクトホールＲＣ２は、二重ダマシンホール構造を有する。第１コンタクトホールＲＣ１を形成する時、埋め込み絶縁膜５の一部もエッチングされて貫通電極１２０の上部面が露出する。第２コンタクトホールＲＣ２は第３浮遊拡散領域ＲＤ３を露出させる。第３コンタクトホールＲＣ３は第１及び第２浮遊拡散領域（ＦＤ１、ＦＤ２）を露出させる。第１層間絶縁膜９上に第１拡散防止膜１１及び導電膜（例えば、タングステン）を順に積層して第１〜第３リセス領域（ＲＳ、ＲＧ、ＲＤ）及び第１〜第３コンタクトホール（ＲＣ１、ＲＣ２、ＲＣ３）を満たし、研磨工程又はエッチバック工程を進行してソース電極１３ｓ、第３伝送ゲート電極ＴＧ３、ドレーン電極１３ｄ、及び第１層コンタクトプラグ（１３ｃ１、１３ｃ２、１３ｃ２）を形成する。
【００５０】
図６Ｃを参照すると、第１層間絶縁膜９上に第１エッチング阻止膜１２及び第２ゲート絶縁膜１４を順に積層する。第１エッチング阻止膜１２は、例えばシリコン窒化膜で形成される。第２ゲート絶縁膜１４は、例えばアルミニウム酸化膜やシリコン酸化膜で形成される。第２ゲート絶縁膜１４及び第１エッチング阻止膜１２をエッチングしてソース電極１３ｓ及びドレーン電極１３ｄの上部面を露出させる。第２ゲート絶縁膜１４上にチャンネル膜１４０を積層する。チャンネル膜１４０は、酸化物半導体であり、具体的な例としてＩＧＺＯで形成される。チャンネル膜１４０はソース電極１３ｓ及びドレーン電極１３ｄに接するように形成される。
【００５１】
図６Ｄを参照すると、チャンネル膜１４０及び第２ゲート絶縁膜１４をパターニングしてソース電極１３ｓ及びドレーン電極１３ｄの隣の第１エッチング阻止膜１２を露出させ、チャンネルパターンＣＨＬを形成する。この時、残余ゲート絶縁膜１４ｒが形成される。
【００５２】
図６Ｅを参照すると、チャンネルパターンＣＨＬが形成された半導体基板１１０の第１面１１０ａ上に第２エッチング阻止膜１５をコンフォーマルに形成する。次に通常的なＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程を進行して第２〜第４層間絶縁膜（１７、２５、３３）、第３及び第４エッチング阻止膜（２３、３１）、第２層配線２１ｗ、第２層コンタクトプラグ２１ｃ、第３層配線２９ｗ、第３層コンタクトプラグ２９ｃ、第４層配線３７、及び第１パッシベーション膜３９を形成する。
【００５３】
次に図６Ｅ及び図３を参照すると、半導体基板１１０の第２面１１０ｂに対してグラインディング工程を進行して半導体基板１１０の一部を除去し、貫通電極１２０を露出させる。そして、半導体基板１１０の第２面１１０ｂ上にカラーフィルター（ＣＦ１、ＣＦ２）、画素電極５８、第３光電変換部ＰＤ３、共通電極６２、及びマイクロレンズＭＬ等を形成する。
【００５４】
本実施形態によるイメージセンサーの製造方法は、ＢＥＯＬ工程の前に酸化物半導体物質でチャンネルパターンＣＨＬを形成する。ＢＥＯＬ工程では、主に配線が銅で形成され、銅による装備汚染を防ぐことが重要な課題である。この時、ＩＧＺＯのような酸化物半導体物質をＢＥＯＬ工程で使用する場合、ＩＧＺＯによる装備汚染が追加的に発生する可能性があり、既存のＢＥＯＬ工程の順序の変更が要求されるため、複雑になる。本実施形態によるイメージセンサーの製造方法は、ＢＥＯＬ工程の前に酸化物半導体物質でチャンネルパターンＣＨＬを形成することから、このような問題を解決して工程不良を防止／最小化することができる。
【００５５】
図７は、図２をＩ−Ｉ’線に沿って切断した第２例の断面図である。図８Ａは、図７の‘ＩＩＩ’部分を拡大した図である。図８Ｂは、図７のイメージセンサーの回路図である。
【００５６】
図７及び図８Ａを参照すると、本実施形態によるイメージセンサーでは、第１層間絶縁膜９内にそれぞれ離隔された第１層ソース電極１３ｓ、第１層−第３伝送ゲート電極ＴＧ３１、及び第１層ドレーン電極１３ｄが配置される。第１層−第３伝送ゲート電極ＴＧ３１上には第１エッチング阻止膜１２及び第２ゲート絶縁膜１４が順に積層される。第２ゲート絶縁膜１４上にはチャンネルパターンＣＨＬが配置される。チャンネルパターンＣＨＬは、第２ゲート絶縁膜１４及び第１エッチング阻止膜１２を貫通して第１層ソース電極１３ｓ及び第１層ドレーン電極１３ｄに接する。チャンネルパターンＣＨＬ上に第３ゲート絶縁膜１６が位置する。第３ゲート絶縁膜１６は、例えばアルミニウム酸化膜やシリコン酸化膜である。
【００５７】
第３ゲート絶縁膜１６上に第２層−第３伝送ゲート電極ＴＧ３２が配置される。第２層−第３伝送ゲート電極ＴＧ３２は第１層−第３伝送ゲート電極ＴＧ３１と垂直的に重畳する。第１層−第３伝送ゲート電極ＴＧ３１は第１幅Ｗ１を有する。第２層−第３伝送ゲート電極ＴＧ３２は第２幅Ｗ２を有する。第１幅Ｗ１は第２幅Ｗ２よりも大きい。チャンネルパターンＣＨＬは第１層−第３伝送ゲート電極ＴＧ３１と第２層−第３伝送ゲート電極ＴＧ３２との間に位置する。
【００５８】
チャンネルパターンＣＨＬ上に、第２層−第３伝送ゲート電極ＴＧ３２から離隔されるように第２層ソース電極２１ｓ及び第２層ドレーン電極２１ｄが配置される。第３ゲート絶縁膜１６は、延長されてチャンネルパターンＣＨＬと第２層ソース電極２１ｓとの間に、そしてチャンネルパターンＣＨＬと第２層ドレーン電極２１ｄとの間に介在する。第２層ソース電極２１ｓは第１層ソース電極１３ｓと垂直的に重畳する。第２層ドレーン電極２１ｄは第１層ドレーン電極１３ｄと垂直的に重畳する。例えば、第２層ソース電極２１ｓ及び第２層ドレーン電極２１ｄは、各々少なくとも第１層コンタクトプラグ（１３ｃ１、１３ｄ）に対向する第１及び第２導電パターンとして看做される。
【００５９】
第２層ソース電極２１ｓ、第２層ドレーン電極２１ｄ、及び第２層−第３伝送ゲート電極ＴＧ３２は、第１層ソース電極１３ｓ、第１層ドレーン電極１３ｄ、及び第１層−第３伝送ゲート電極ＴＧ３１と互いに異なる金属を含む。例えば、第１層ソース電極１３ｓ、第１層ドレーン電極１３ｄ、及び第１層−第３伝送ゲート電極ＴＧ３１はタングステンを含み、第２層ソース電極２１ｓ、第２層ドレーン電極２１ｄ、及び第２層−第３伝送ゲート電極ＴＧ３２は銅を含む。
【００６０】
第２層ソース電極２１ｓ、第２層ドレーン電極２１ｄ、及び第２層−第３伝送ゲート電極ＴＧ３２の側面及び底面は第２拡散防止膜１９で覆われる。第２層ソース電極２１ｓと第３ゲート絶縁膜１６との間には第１キャッピングパターン１８ｓが介在する。第２層−第３伝送ゲート電極ＴＧ３２と第３ゲート絶縁膜１６との間には第２キャッピングパターン１８ｇが介在する。第２キャッピングパターン１８ｇは第３幅Ｗ３を有する。第３幅Ｗ３は第２幅Ｗ２よりも大きい。第２層ドレーン電極２１ｄと第３ゲート絶縁膜１６との間には第３キャッピングパターン１８ｄが介在する。第１〜第３キャッピングパターン（１８ｓ、１８ｇ、１８ｄ）はそれぞれ離隔され、同一な厚さ及び同一な物質を有する。第１〜第３キャッピングパターン（１８ｓ、１８ｇ、１８ｄ）は、例えばチタニウム窒化膜のような金属窒化膜を含む。
【００６１】
第１キャッピングパターン１８ｓ、第３ゲート絶縁膜１６、チャンネルパターンＣＨＬ、及び残余ゲート絶縁膜１４ｒの側壁は、互いに整列され、第２エッチング阻止膜１５で覆われる。第３キャッピングパターン１８ｄ、第３ゲート絶縁膜１６、チャンネルパターンＣＨＬ、及び残余ゲート絶縁膜１４ｒの側壁は、互いに整列され、第２エッチング阻止膜１５で覆われる。
【００６２】
一例において、第１層−第３伝送ゲート電極ＴＧ３１と第２層−第３伝送ゲート電極ＴＧ３２とは別のビアプラグ（図示せず）によって互いに電気的に連結される。この時、第１層−第３伝送ゲート電極ＴＧ３１及び第２層−第３伝送ゲート電極ＴＧ３２は、図５Ｃの１つの第３伝送ゲート電極ＴＧ３のように動作する。
【００６３】
又は他の例において、第２層−第３伝送ゲート電極ＴＧ３２のみが図５Ｃの第３伝送ゲート電極ＴＧ３のように動作し、第１層−第３伝送ゲート電極ＴＧ３１は、電圧が印加されず、電気的にフローティングされる。この時、第１層−第３伝送ゲート電極ＴＧ３１はゲートではない遮光（ｏｐｔｉｃａｌ  ｂｌｏｃｋ）パターンの役割をする。第１幅Ｗ１が第２幅Ｗ２よりもサイズが大きいため、第２面１１０ｂから入射した光が第２層−第３伝送ゲート電極ＴＧ３２下のチャンネルパターンＣＨＬに入射することを防止することができる。従って、図５Ｃの第３伝送トランジスタＴｘ３の閾値電圧が変わることを防止することができる。
【００６４】
又は更に他の例において、第１層−第３伝送ゲート電極ＴＧ３１及び第２層−第３伝送ゲート電極ＴＧ３２には各々電圧が印加されてチャンネルパターンＣＨＬの電荷移動を制御する。この時の第３伝送トランジスタＴｘ３は図８Ｂと同一である。第１層−第３伝送ゲート電極ＴＧ３１又は第２層−第３伝送ゲート電極ＴＧ３２はバック（ｂａｃｋ）ゲートとしての役割をする。また、第２層ソース電極２１ｓ及び第２層ドレーン電極２１ｄにも電圧が印加される。また、第２層ソース電極２１ｓ及び第２層ドレーン電極２１ｄは、第３ゲート絶縁膜１６上に配置されて別の補助ゲート電極として機能する。この場合、チャンネルパターンＣＨＬ内での電荷移動は、第１層−第３伝送ゲート電極ＴＧ３１、第２層−第３伝送ゲート電極ＴＧ３２、第２層ソース電極２１ｓ、及び第２層ドレーン電極２１ｄによって制御される。それ以外の構成及び動作は、図２〜図４、図５Ａ、及び図５Ｂを参照して説明したものと同一／類似である。
【００６５】
図９Ａ〜図９Ｄは、図７のイメージセンサーを製造する過程を順次的に示す断面図である。
【００６６】
図９Ａを参照すると、図６Ｃの段階で、チャンネル膜１４０上に第３ゲート絶縁膜１６及びキャッピング膜１８を順にコンフォーマルに積層する。第３ゲート絶縁膜１６は、例えばアルミニウム酸化膜やシリコン酸化膜で形成される。キャッピング膜１８は、例えばチタニウム窒化膜で形成される。図示しないが、キャッピング膜１８上に図３のチャンネルパターンＣＨＬの形状を限定するマスクパターンを形成する。マスクパターンは、例えばフォトレジストパターンである。
【００６７】
図９Ｂを参照すると、マスクパターンをエッチングマスクとして利用してキャッピング膜１８、第３ゲート絶縁膜１６、チャンネル膜１４０、及び第２ゲート絶縁膜１４を順にパターニングする。この時、チャンネルパターンＣＨＬが形成される。或いはマスクパターンにキャッピング膜１８を先にパターニングしてキャッピングパターンを形成し、マスクパターンを除去した後、キャッピングパターンをエッチングマスク／ハードマスクとして利用してその下の第３ゲート絶縁膜１６、チャンネル膜１４０、及び第２ゲート絶縁膜１４を順にパターニングする。そして、キャッピングパターンを追加的にパターニングしてそれぞれ離隔された第１〜第３キャッピングパターン（１８ｓ、１８ｇ、１８ｄ）を形成し、これらの間で第３ゲート絶縁膜１６を露出させる。
【００６８】
図９Ｃを参照すると、ＢＥＯＬ工程を進行する。具体的に第１〜第３キャッピングパターン（１８ｓ、１８ｇ、１８ｄ）が形成された半導体基板１１０の第１面１１０ａの前面上に第２エッチング阻止膜１５及び第２層間絶縁膜１７を順に積層する。そして、第２層間絶縁膜１７及び第２エッチング阻止膜１５を順にエッチングして第１〜第３キャッピングパターン（１８ｓ、１８ｇ、１８ｄ）を各々露出させる第２層ソーストレンチ領域１７ｓ、第２層ゲートトレンチ領域１７ｇ、及び第２層ドレーントレンチ領域１７ｄを形成する。また、これと同時に第２層間絶縁膜１７、第２エッチング阻止膜１５、及び第１エッチング阻止膜１２を順にエッチングして第２層コンタクトホール１７ｃを形成する。第２層コンタクトホール１７ｃを形成する時、第１〜第３キャッピングパターン（１８ｓ、１８ｇ、１８ｄ）はエッチング阻止膜の役割をして第３ゲート絶縁膜１６を保護する。
【００６９】
図９Ｄを参照すると、第２層間絶縁膜１７上に第２拡散防止膜１９をコンフォーマルに形成し、導電膜を積層してトレンチ領域（１７ｓ、１７ｇ、１７ｄ）及び第２層コンタクトホール１７ｃを満たし、研磨工程を進行して第２層ソース電極２１ｓ、第２層−第３伝送ゲート電極ＴＧ３２、第２層ドレーン電極２１ｄ、及び第２層コンタクトプラグ２１ｃを形成する。そして、図６Ｅ及び図３を参照して説明したものと同一／類似に後続工程を進行する。
【００７０】
図１０は、図２をＩ−Ｉ’線に沿って切断した第３例の断面図である。図１１Ａは、図１０の‘ＩＶ’部分を拡大した図である。図１１Ｂは、図１０のイメージセンサーの回路図である。
【００７１】
図１０、図１１Ａ、及び図１１Ｂを参照すると、本実施形態によるイメージセンサーでは、第３ゲート絶縁膜１６が、チャンネルパターンＣＨＬと第２層ソース電極２１ｓとの間に、そしてチャンネルパターンＣＨＬと第２層ドレーン電極２１ｄとの間に介在しない。第２層ソース電極２１ｓの下で、そして第２層ドレーン電極２１ｄの下で第２拡散防止膜１９が第１及び第３キャッピングパターン（１８ｓ、１８ｄ）及び第３ゲート絶縁膜１６を貫通してチャンネルパターンＣＨＬに直接接する。即ち、第２層ソース電極２１ｓ及び第２層ドレーン電極２１ｄはチャンネルパターンＣＨＬに電気的に連結される。このような場合、第２層ソース電極２１ｓ及び第２層ドレーン電極２１ｄは、図７、図８Ａ、及び図８Ｂの場合と異なり、補助ゲート電極として機能をしない。チャンネルパターンＣＨＬ内での電荷移動は第１層−第３伝送ゲート電極ＴＧ３１及び第２層−第３伝送ゲート電極ＴＧ３２によって制御される。それ以外の構成及び動作は、図２〜図４、図５Ａ、及び図５Ｂを参照して説明したものと同一／類似である。
【００７２】
図１２は、図２をＩ−Ｉ’線に沿って切断した第４例の断面図である。図１３Ａは、図１２の‘ＶＩ’部分を拡大した図である。図１３Ｂは、図１２のイメージセンサーの回路図である。
【００７３】
図１２及び図１３Ａを参照すると、本実施形態によるイメージセンサーでは、第３伝送ゲート電極ＴＧ３、ソース電極３７ｓ、及びドレーン電極３７ｄが第４層間絶縁膜３３内に配置される。半導体基板１１０の第１面１１０ａは第１層間絶縁膜９で覆われる。本実施形態で、第１層間絶縁膜９の上部にリセス領域は存在しない。第１層間絶縁膜９内にはそれぞれ離隔された第１層コンタクトプラグ（１３ｃ１、１３ｃ２、１３ｃ３）が配置される。第１層間絶縁膜９上には第２エッチング阻止膜１５及び第２層間絶縁膜１７が順に積層される。第２層間絶縁膜１７内には第２層配線２１が配置される。第２層間絶縁膜１７上には第３エッチング阻止膜２３及び第３層間絶縁膜２５が順に積層される。第３層間絶縁膜２５内に第３層配線２９が配置される。第３層間絶縁膜２５上には第４エッチング阻止膜３１が配置される。第３層間絶縁膜２５の上部面の一部は第４エッチング阻止膜３１で覆われずに露出する。
【００７４】
露出した第３層間絶縁膜２５上にはチャンネルパターンＣＨＬが配置される。チャンネルパターンＣＨＬは第３層配線２９の一部に直接接する。チャンネルパターンＣＨＬの一端部は貫通電極１２０に電気的に連結され、チャンネルパターンＣＨＬの他の端部は第３浮遊拡散領域ＦＤ３に電気的に連結される。チャンネルパターンＣＨＬ上には第２ゲート絶縁膜１４が配置される。第２ゲート絶縁膜１４上にはそれぞれ離隔されたソース電極３７ｓ、第３伝送ゲート電極ＴＧ３、及びドレーン電極３７ｄが配置される。電極（３７ｓ、ＴＧ３、３７ｄ）と第２ゲート絶縁膜１４との間には各々キャッピングパターン（１８ｓ、１８ｇ、１８ｄ）が介在する。第４エッチング阻止膜３１上には第４層間絶縁膜３３が配置される。第４層間絶縁膜３３内には電極（３７ｓ、ＴＧ３、３７ｄ）から離隔された第４層配線３７が配置される。第４層間絶縁膜３３上には第５エッチング阻止膜４１、第５層間絶縁膜４３、第６エッチング阻止膜７１、第６層間絶縁膜７３、及び第１パッシベーション膜３９が順に積層される。第５層間絶縁膜４３内には第５層配線４７及び第５拡散防止膜４５が配置される。第６層間絶縁膜７３内には第６層配線７７及び第６拡散防止膜７５が配置される。図示しないが、第２層〜第６層配線（２１、２９、３７、４７、７７）は、配線のみならず、ビアプラグ及び導電パッドを含む。本実施例で、第１層コンタクトプラグ（１３ｃ１、１３ｃ２、１３ｃ３）は、例えばタングステンを含む。そして、第２層配線２１、第３層配線２９、ソース電極３７ｓ、第３伝送ゲート電極ＴＧ３、ドレーン電極３７ｄ、第５層配線４７、及び第６層配線７７は全て銅を含む。
【００７５】
図１３Ｂを参照すると、図１２及び図１３Ａのイメージセンサーで、ソース電極３７ｓ及びドレーン電極３７ｄは補助ゲート電極として機能する。即ち、第３伝送トランジスタＴｘ３で、チャンネルパターンＣＨＬの電荷移動は、ソース電極３７ｓ、第３伝送ゲート電極ＴＧ３、及びドレーン電極３７ｄによって制御される。それ以外の構成及び動作は、図２〜図４、図５Ａ、及び図５Ｂを参照して説明したものと同一／類似である。
【００７６】
図１４Ａ〜図１４Ｃは、図１２のイメージセンサーを製造する過程を順次的に示す図である。
【００７７】
図１４Ａを参照すると、図６Ａのような状態で、半導体基板１１０の第１面１１０ａを覆う第１層間絶縁膜９を積層する。第１層間絶縁膜９内に第１層コンタクトプラグ（１３ｃ１、１３ｃ２、１３ｃ３）及び第１拡散防止膜１１を形成する。第１層間絶縁膜９上に第２エッチング阻止膜１５及び第２層間絶縁膜１７を順に積層する。第２層間絶縁膜１７内に第２層配線２１及び第２拡散防止膜１９を形成する。第２層間絶縁膜１７上に第３エッチング阻止膜２３及び第３層間絶縁膜２５を順に積層する。第３層間絶縁膜２５内に第３層配線２９を形成する。
【００７８】
図１４Ｂを参照すると、第３層間絶縁膜２５上に第４エッチング阻止膜３１を積層する。第４エッチング阻止膜３１は、シリコン窒化膜、シリコン酸化膜、シリコン酸化窒化膜、シリコン炭化窒化膜（ＳｉＣＮ）の中の少なくとも１つの膜で形成される。第４エッチング阻止膜３１をパターニングして第３層間絶縁膜２５の上部面と第３層配線２９の一部を露出させる。第４エッチング阻止膜３１上にチャンネル層、第２ゲート絶縁膜１４、及びキャッピング膜を順に積層した後、順次的にパターニングする。即ち、チャンネルパターンＣＨＬ、これと同一な形態の第２ゲート絶縁膜１４、及びキャッピングパターンを形成する。そして、キャッピングパターンをエッチングしてそれぞれ離隔された第１〜第３キャッピングパターン（１８ｓ、１８ｇ、１８ｄ）を形成する。
【００７９】
図１４Ｃを参照すると、第１〜第３キャッピングパターン（１８ｓ、１８ｇ、１８ｄ）が形成された半導体基板１１０の第１面１１０ａの上部に第４層間絶縁膜３３を形成する。そして、第４層間絶縁膜３３内にそれぞれ離隔されたソース電極３７ｓ、第３伝送ゲート電極ＴＧ３、ドレーン電極３７ｄ、及び第４層配線３７を形成する。
【００８０】
図１５は、図２をＩ−Ｉ’線に沿って切断した第５例の断面図である。図１６は、図１５の‘ＶＩＩ’部分を拡大した図である。
【００８１】
図１５及び図１６を参照すると、本実施形態によるイメージセンサーでは、ソース電極２１ｓ、第３伝送ゲート電極ＴＧ３、及びドレーン電極２１ｄが第２層間絶縁膜１７内に配置される。チャンネルパターンＣＨＬは第１層間絶縁膜９に接する。チャンネルパターンＣＨＬの一端部は第１層−第１コンタクトプラグ１３ｃ１に接し、チャンネルパターンＣＨＬの他の端部は第１層−第２コンタクトプラグ１３ｃ２に接する。それ以外の構成は上述したものと同一／類似である。
【００８２】
図１７は、本発明の他の実施形態によるイメージセンサーの平面図である。図１８は、図１７をＶＩＩＩ−ＶＩＩＩ’線に沿って切断した断面図である。
【００８３】
図１７及び図１８を参照すると、本実施形態によるイメージセンサーでは、１つのピクセル（ＰＸ１又はＰＸ２）で３つの色情報を同時に感知することができる。具体的に半導体基板１１０は互いに対向する第１面１１０ａ及び第２面１１０ｂを含む。半導体基板１１０は、例えばＰ形の不純物でドーピングされる。１つのピクセル（ＰＸ１又はＰＸ２）で、半導体基板１１０内には第１光電変換部ＰＤ１が配置される。第１光電変換部ＰＤ１は、例えばＮ形の不純物がドーピングされた領域である。半導体基板１１０内には互いに離隔された第１貫通電極１２０ａ及び第２貫通電極１２０ｂが配置される。第１貫通電極１２０ａと半導体基板１１０との間には第１ビア絶縁膜１２２ａが介在する。第２貫通電極１２０ｂと半導体基板１１０との間には第２ビア絶縁膜１２２ｂが介在する。
【００８４】
１つのピクセル（ＰＸ１又はＰＸ２）で、半導体基板１１０の第２面１１０ｂの下には保護膜５０、第１カラーフィルターＣＦ１、第２絶縁パターン５２、第１画素電極５８、第２光電変換部ＰＤ２、第１共通電極６２、第３絶縁パターン６３、第２画素電極８４、第３光電変換部ＰＤ３、第２共通電極８６、第２パッシベーション膜６４、及びマイクロレンズＭＬが順に積層される。第１カラーフィルターＣＦ１の間には第１絶縁パターン５４が配置される。第１貫通電極１２０ａは第１絶縁パターン５４及び保護膜５０を貫通する第１ビアプラグ５６によって第１画素電極５８に電気的に連結される。第２貫通電極１２０ｂは第２ビアプラグ８０によって第２画素電極８４に電気的に連結される。第２ビアプラグ８０の側壁は第３ビア絶縁膜８２で覆われる。
【００８５】
第１及び第２画素電極（５８、８４）、及び第１及び第２共通電極（６２、８６）は、全てＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＺｎＯ（Ｚｉｎｃ  Ｏｘｉｄｅ）、及び／又は有機透明導電物質を含む。第２及び第３光電変換部（ＰＤ２、ＰＤ３）は様々な波長の光が入射しても特定波長の光のみを感知して電荷を生成する。第２及び第３光電変換部（ＰＤ２、ＰＤ３）は、例えば有機光電変換層として、各々ｐ形有機半導体物質及びｎ形有機半導体物質を含むか、或いは量子ドット（ｑｕａｎｔｕｍ  ｄｏｔ）又はカルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）を含む。
【００８６】
半導体基板１１０上には第１伝送ゲート電極ＴＧ１が配置される。第１伝送ゲート電極ＴＧ１と半導体基板１１０との間には第１ゲート絶縁膜７が介在する。第１伝送ゲート電極ＴＧ１に隣接する半導体基板１１０内には第１浮遊拡散領域ＦＤ１が配置される。１つのピクセル（ＰＸ１又はＰＸ２）で、半導体基板１１０内には第１浮遊拡散領域ＦＤ１から離隔される第２浮遊拡散領域ＦＤ２及び第３浮遊拡散領域ＦＤ３が配置される。半導体基板１１０の第１面１１０ａは第１層間絶縁膜９で覆われる。第１層間絶縁膜９内にはそれぞれ離隔された第１ソース電極１３ｓ１、第２伝送ゲート電極ＴＧ２、及び第１ドレーン電極１３ｄ１が配置される。また、第１層間絶縁膜９内にはそれぞれ離隔された第２ソース電極１３ｓ２、第３伝送ゲート電極ＴＧ３、及び第２ドレーン電極１３ｄ２が配置される。第２伝送ゲート電極ＴＧ２上には第２ゲート絶縁膜１４ａ及び第１チャンネルパターンＣＨＬ１が順に積層される。第１チャンネルパターンＣＨＬ１は両方に延長されて第１ソース電極１３ｓ１及び第１ドレーン電極１３ｄ１に接する。第３伝送ゲート電極ＴＧ３上には第３ゲート絶縁膜１４ｂ及び第２チャンネルパターンＣＨＬ２が順に積層される。第２チャンネルパターンＣＨＬ２は両方に延長されて第２ソース電極１３ｓ２及び第２ドレーン電極１３ｄ２に接する。
【００８７】
第１光電変換部ＰＤ１は第１カラーフィルターＣＦ１を通過した第１波長の光を感知して電荷を生成する。このように生成された電荷は第１伝送ゲート電極ＴＧ１によって第１浮遊拡散領域ＦＤ１に伝送される。
【００８８】
第２光電変換部ＰＤ２は第２波長の光を感知して電荷を生成する。このように生成された電荷は、第１画素電極５８、第１ビアプラグ５６、第１貫通電極１２０ａ、第１層−第１コンタクトプラグ１３ｃ１、及び第１ソース電極１３ｓ１を通じて第１チャンネルパターンＣＨＬ１に伝送され、第２伝送ゲート電極ＴＧ２に電圧を印加することによって第１ドレーン電極１３ｄ１、第１層−第２コンタクトプラグ１３ｃ２を通じて第２浮遊拡散領域ＦＤ２に伝送される。
【００８９】
第３光電変換部ＰＤ３は第３波長の光を感知して電荷を生成する。このように生成された電荷は、第２画素電極８４、第２ビアプラグ８０、第２貫通電極１２０ｂ、第１層−第３コンタクトプラグ１３ｃ３、及び第２ソース電極１３ｓ２を通じて第２チャンネルパターンＣＨＬ２に伝送され、第３伝送ゲート電極ＴＧ３に電圧を印加することによって第２ドレーン電極１３ｄ２、第１層−第４コンタクトプラグ１３ｃ４を通じて第３浮遊拡散領域ＦＤ３に伝送される。それ以外の構成及び動作は、図２〜図４、図５Ａ、及び図５Ｂを参照して説明したものと同一／類似である。
【００９０】
図１９は、本発明の更に他の実施形態によるイメージセンサーの平面図である。図２０は、図１９をＩＸ−ＩＸ’線に沿って切断した断面図である。
【００９１】
図１９及び図２０を参照すると、本実施形態によるイメージセンサーでは、１つのピクセル（ＰＸ１又はＰＸ２）で３つの色情報を同時に感知することができる。具体的に半導体基板１１０は互いに対向する第１面１１０ａ及び第２面１１０ｂを含む。半導体基板１１０は、例えばＰ形の不純物でドーピングされる。１つのピクセル（ＰＸ１又はＰＸ２）で、半導体基板１１０内には互いに異なる深さに位置して互いに離隔された第１光電変換部ＰＤ１及び第２光電変換部ＰＤ２が配置される。第１及び第２光電変換部（ＰＤ１、ＰＤ２）は、例えばＮ形の不純物がドーピングされた領域である。
【００９２】
半導体基板１１０内には深い素子分離部ＤＩが配置されて第１ピクセルＰＸ１と第２ピクセルＰＸ２とを分離する。深い素子分離部ＤＩは第１方向Ｘに延長される延長部ＤＩ＿Ｅと、延長部ＤＩ＿Ｅから第１方向Ｘに交差する第２方向Ｙに又は第２方向Ｙと反対になる方向に突出する突出部ＤＩ＿Ｐとを含む。深い素子分離部ＤＩはポリシリコンパターン９０及び絶縁パターン９２を含む。半導体基板１１０内にはポリシリコンパターン９０から絶縁される貫通電極１２０が配置される。
【００９３】
１つのピクセル（ＰＸ１又はＰＸ２）で、半導体基板１１０の第１面１１０ａ上には互いに離隔された第１伝送ゲート電極ＴＧ１及び第２伝送ゲート電極ＴＧ２が配置される。第１伝送ゲート電極ＴＧ１の一部は半導体基板１１０内に延長されて第１光電変換部ＰＤ１に隣接する。第２伝送ゲート電極ＴＧ２の一部は半導体基板１１０内に延長されて第２光電変換部ＰＤ２に隣接する。第２光電変化部ＰＤ２は第１光電変換部ＰＤ１よりも深く、第２伝送ゲート電極ＴＧ２の下部面は第１伝送ゲート電極ＴＧ１の下部面よりも深い。第１及び第２伝送ゲート電極（ＴＧ１、ＴＧ２）と半導体基板１１０との間には第１ゲート絶縁膜７が介在する。第１伝送ゲート電極ＴＧ１に隣接する半導体基板１１０内には第１浮遊拡散領域ＦＤ１が配置される。第２ゲート電極ＴＧ２に隣接する半導体基板１１０内には第２浮遊拡散領域ＦＤ２が配置される。
【００９４】
半導体基板１１０内には第１及び第２浮遊拡散領域（ＦＤ１、ＦＤ２）から離隔された第３浮遊拡散領域ＦＤ３が配置される。半導体基板１１０の第１面１１０ａは第１層間絶縁膜９で覆われる。第１層間絶縁膜９内には、ソース電極１３ｓ、第３伝送ゲート電極ＴＧ３、及びドレーン電極１３ｄが配置される。第３伝送ゲート電極ＴＧ３上には第２ゲート絶縁膜１４及びチャンネルパターンＣＨＬが配置される。
【００９５】
１つのピクセル（ＰＸ１又はＰＸ２）で、半導体基板１１０の第２面１１０ｂの下にはカラーフィルターが配置されない。半導体基板１１０の第２面１１０ｂの下には保護膜５０、画素電極５８、第３光電変換部ＰＤ３、共通電極６２、第２パッシベーション膜６４、及びマイクロレンズＭＬが順に積層される。
【００９６】
第１光電変換部ＰＤ１は第１波長の光を感知して電荷を生成する。このように生成された電荷は第１伝送ゲート電極ＴＧ１によって第１浮遊拡散領域ＦＤ１に伝送される。
【００９７】
第２光電変換部ＰＤ２は第２波長の光を感知して電荷を生成する。このように生成された電荷は第２伝送ゲート電極ＴＧ２によって第２浮遊拡散領域ＦＤ２に伝送される。第２波長は、第１波長と異なるため、半導体基板１１０内に透過する深さが異なる。従って、カラーフィルターが無くても第１光電変換部ＰＤ１と第２光電変換部ＰＤ２とは互いに異なる波長の光を感知することができる。
【００９８】
第３光電変換部ＰＤ３は第３波長の光を感知して電荷を生成する。このように生成された電荷は第３伝送ゲート電極ＴＧ３によって第３浮遊拡散領域ＦＤ３に伝送される。
【００９９】
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１００】
３    浅い素子分離部
５    埋め込み絶縁膜
７、１４、１６    第１〜第３ゲート絶縁膜
９、１７、２５、３３、４３、７３    第１〜第６層間絶縁膜
１１、１９、２７、３５、４５、７５    第１〜第６拡散防止膜
１２、１５、２３、３１、４１、７１    第１〜第６エッチング阻止膜
１３ｃ１、１３ｃ２、１３ｃ３、１３ｃ４    第１層−第１〜第４コンタクトプラグ
１３ｄ    （第１）ドレーン電極
１３ｄ１、１３ｄ２    第１、第２ドレーン電極
１３ｓ    （第１）ソース電極  １３ｓ１、１３ｓ２    第１、第２ソース電極
１４ａ、１４ｂ    第２、第３ゲート絶縁膜
１４ｒ    残余ゲート絶縁膜
１７ｃ    第２層コンタクトホール
１７ｄ    第２層ドレーントレンチ領域
１７ｇ    第２層ゲートトレンチ領域
１７ｓ    第２層ソーストレンチ領域
１８    キャッピング膜
１８ｓ、１８ｇ、１８ｄ    第１〜第３キャッピングパターン
２１、２１ｗ    第２層配線
２１ｃ、２９ｃ    第２、第３層コンタクトプラグ
２１ｄ    第２層ドレーン電極
２１ｓ    第２層ソース電極
２９、２９ｗ    第３層配線
３７、４７、７７    第４〜第６層配線
３７ｄ    ドレーン電極
３７ｓ    ソース電極
３９、６４    第１、第２パッシベーション膜
５０    保護膜
５４、５２    第１、第２絶縁パターン
５６    （第１）ビアプラグ
５８    （第１）画素電極
６０、６３    第３絶縁パターン
６２    （第１）共通電極
８０    第２ビアプラグ
８４    第２画素電極
８６    第２共通電極
９０    ポリシリコンパターン
９２    絶縁パターン
１１０    半導体基板
１１０ａ、１１０ｂ    半導体基板の第１面、第２面
１２０    貫通電極
１２０ａ、１２０ｂ    第１、第２貫通電極
１２２    ビア絶縁膜
１２２ａ、１２２ｂ、８２    第１、第２、第３ビア絶縁膜
１４０    チャンネル膜
ＣＦ１、ＣＦ２    第１、第２カラーフィルター
ＣＨＬ    チャンネルパターン
ＣＨＬ１、ＣＨＬ２    第１、第２チャンネルパターン
ＤＩ    深い素子分離部
ＤＩ＿Ｅ    延長部
ＤＩ＿Ｐ    突出部
ＦＤ１、ＦＤ２、ＦＤ３    第１〜第３浮遊拡散領域
Ｌ１〜Ｌ３    第１〜第３波長の光
ＭＬ    マイクロレンズ
ＰＤ１、ＰＤ２、ＰＤ３    第１〜第３光電変換部
ＰＸ１、ＰＸ２、Ｒｘ３    第１〜第３ピクセル
ＲＣ１、ＲＣ２、ＲＣ３    第１〜第３コンタクトホール
ＲＧ１、ＲＧ２、ＲＧ３    第１〜第３リセットゲート電極
ＲＳ、ＲＧ、ＲＤ    第１〜第３リセス領域  Ｒｘ１、Ｒｘ２、Ｒｘ３    第１〜第３リセットトランジスタ
Ｓ１、Ｓ２、Ｓ３    第１〜第３光電信号
ＳＥＬ１〜ＳＥＬ３    第１〜第３選択ゲート電極
ＳＥＬｘ１〜ＳＥＬｘ３    第１〜第３選択トランジスタ
ＳＦ１〜ＳＦ３    第１〜第３ソースフォロワゲート電極
ＳＦｘ１〜ＳＦｘ３    第１〜第３ソースフォロワトランジスタ
ＴＧ１〜ＴＧ３    第１〜第３伝送ゲート電極
ＴＧ３１、ＴＧ３２    第１層、第２層−第３伝送ゲート電極
Ｔｘ１〜Ｔｘ３    第１〜第３伝送トランジスタ
Ｖｏｕｔ１〜Ｖｏｕｔ３    第１〜第３信号
【図１】
2020113749.tif 000003
【図２】
2020113749.tif 000004
【図３】
2020113749.tif 000005
【図４】
2020113749.tif 000006
【図５Ａ】
2020113749.tif 000007
【図５Ｂ】
2020113749.tif 000008
【図５Ｃ】
2020113749.tif 000009
【図６Ａ】
2020113749.tif 000010
【図６Ｂ】
2020113749.tif 000011
【図６Ｃ】
2020113749.tif 000012
【図６Ｄ】
2020113749.tif 000013
【図６Ｅ】
2020113749.tif 000014
【図７】
2020113749.tif 000015
【図８Ａ】
2020113749.tif 000016
【図８Ｂ】
2020113749.tif 000017
【図９Ａ】
2020113749.tif 000018
【図９Ｂ】
2020113749.tif 000019
【図９Ｃ】
2020113749.tif 000020
【図９Ｄ】
2020113749.tif 000021
【図１０】
2020113749.tif 000022
【図１１Ａ】
2020113749.tif 000023
【図１１Ｂ】
2020113749.tif 000024
【図１２】
2020113749.tif 000025
【図１３Ａ】
2020113749.tif 000026
【図１３Ｂ】
2020113749.tif 000027
【図１４Ａ】
2020113749.tif 000028
【図１４Ｂ】
2020113749.tif 000029
【図１４Ｃ】
2020113749.tif 000030
【図１５】
2020113749.tif 000031
【図１６】
2020113749.tif 000032
【図１７】
2020113749.tif 000033
【図１８】
2020113749.tif 000034
【図１９】
2020113749.tif 000035
【図２０】
2020113749.tif 000036