(57)【要約】【課題】配線基板と複数の半導体素子との接続信頼性を向上できる半導体装置を提供する。【解決手段】半導体装置１０は、半導体素子４０と、半導体素子４０の下面４０Ａに形成された金属ポスト８１と、半導体素子４０と一部が上下に重なるように半導体素子４０の下面４０Ａに搭載された半導体素子５０と、半導体素子５０の下面５０Ａに形成された金属ポスト９１とを有する。半導体装置１０は、金属ポスト８１と電気的に接続される接続パッドＰ２と、金属ポスト９１と電気的に接続される接続パッドＰ３とを有し、半導体素子４０及び半導体素子５０が実装された配線基板１１と、接続パッドＰ２上に形成され、金属ポスト８１と電気的に接続されるコア付きはんだボール３０とを有する。【選択図】図２
2020080370.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体素子と、
前記第１半導体素子の下面に形成された第１接続端子と、
前記第１半導体素子と一部が上下に重なるように前記第１半導体素子の下面に搭載された第２半導体素子と、
前記第２半導体素子の下面に形成された第２接続端子と、
前記第１接続端子と電気的に接続される第１接続パッドと、前記第２接続端子と電気的に接続される第２接続パッドとを有し、前記第１半導体素子及び前記第２半導体素子が実装された配線基板と、
前記第１接続パッド上に形成され、前記第１接続端子と電気的に接続される第３接続端子と、を有し、
前記第１接続端子及び前記第３接続端子の一方が金属ポストであり、他方がはんだボールである半導体装置。
【請求項２】
前記第１半導体素子の上面に搭載された放熱板を更に有する請求項１に記載の半導体装置。
【請求項３】
前記放熱板の下面に形成されたスペーサを更に有し、
前記スペーサの下面に前記第２半導体素子が搭載されている請求項２に記載の半導体装置。
【請求項４】
前記スペーサの下面は、前記第１半導体素子の下面と同一平面上に位置するように形成されており、
前記第２半導体素子は、前記スペーサの下面及び前記第１半導体素子の下面に接合されている請求項３に記載の半導体装置。
【請求項５】
前記第１半導体素子はコイルを有しており、
前記第２半導体素子はコイルを有しており、
前記第１半導体素子のコイルと前記第２半導体素子のコイルとが磁界結合されている請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記はんだボールは、球形状のコアボールと、前記コアボールの周囲を覆うはんだとを有するコア付きはんだボールである請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１接続端子が前記金属ポストであり、前記第３接続端子が前記はんだボールである請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１接続端子は、はんだ層を介して前記第３接続端子と電気的に接続されており、
前記第２接続端子は、はんだ層を介して前記第２接続パッドと電気的に接続されている請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
下面に第１接続端子が形成された第１半導体素子を準備する工程と、
下面に第２接続端子が形成された第２半導体素子を準備する工程と、
前記第１接続端子と電気的に接続される第１接続パッドと、前記第２接続端子と電気的に接続される第２接続パッドとを有する配線基板を準備する工程と、
前記第１半導体素子と一部が上下に重なるように前記第１半導体素子の下面に前記第２半導体素子を搭載する工程と、
前記第１接続パッド上に第３接続端子を形成する工程と、
前記配線基板に前記第１半導体素子及び前記第２半導体素子を実装する工程と、を有し、
前記第１半導体素子及び前記第２半導体素子を実装する工程では、前記第１接続端子が前記第３接続端子を介して前記第１接続パッドと電気的に接続されるとともに、前記第２接続端子が前記第２接続パッドと電気的に接続され、
前記第１接続端子及び前記第３接続端子の一方が金属ポストであり、他方がはんだボールである半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、電子機器の小型化及び高機能化の要求に伴い、それに用いられるＩＣやＬＳＩ等の半導体素子が高集積化され大容量化されてきている。そして、半導体素子を実装する半導体装置（パッケージ）についても、小型化、薄型化、高密度化が要求されている。そこで、このような要求に応えるべく、複数の半導体素子を１つの配線基板上に実装させたシステム・イン・パッケージ（System in Package：ＳｉＰ）が実用化されている。
【０００３】
この種の半導体装置では、例えば、１つの配線基板上に複数の半導体素子が積層されて搭載されている（例えば、特許文献１，２参照）。複数の半導体素子と配線基板とを接続する方法としては、フリップチップ接続やワイヤボンディング接続などの各種の方法が採用されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−３４４３６号公報
【特許文献２】特開２０１４−３８８８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上記半導体装置においては、配線基板と複数の半導体素子との接続信頼性を確保することが求められている。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、第１半導体素子と、前記第１半導体素子の下面に形成された第１接続端子と、前記第１半導体素子と一部が上下に重なるように前記第１半導体素子の下面に搭載された第２半導体素子と、前記第２半導体素子の下面に形成された第２接続端子と、前記第１接続端子と電気的に接続される第１接続パッドと、前記第２接続端子と電気的に接続される第２接続パッドとを有し、前記第１半導体素子及び前記第２半導体素子が実装された配線基板と、前記第１接続パッド上に形成され、前記第１接続端子と電気的に接続される第３接続端子と、を有し、前記第１接続端子及び前記第３接続端子の一方が金属ポストであり、他方がはんだボールである。
【発明の効果】
【０００７】
本発明の一観点によれば、配線基板と複数の半導体素子との接続信頼性を向上できるという効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】一実施形態の半導体装置を示す概略断面図（図３における１−１断面図）。
【図２】一実施形態の半導体装置を示す拡大断面図。
【図３】一実施形態の半導体装置を示す概略平面図。
【図４】（ａ），（ｂ）は、一実施形態の半導体装置の製造方法を示す拡大断面図。
【図５】（ａ），（ｂ）は、一実施形態の半導体装置の製造方法を示す拡大断面図。
【図６】一実施形態の半導体装置の製造方法を示す拡大断面図。
【図７】変更例の半導体装置を示す拡大断面図。
【発明を実施するための形態】
【０００９】
以下、一実施形態について添付図面を参照して説明する。
なお、添付図面は、便宜上、特徴を分かりやすくするために特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを梨地模様に代えて示し、一部の部材のハッチングを省略している。なお、本明細書において、「平面視」とは、対象物を図１等の鉛直方向（図中上下方向）から視ることを言い、「平面形状」とは、対象物を図１等の鉛直方向から視た形状のことを言う。
【００１０】
まず、半導体装置１０の構造について説明する。
図１に示すように、半導体装置１０は、配線基板１１と、配線基板１１に実装された実装部１２と、配線基板１１と実装部１２との間に形成されたアンダーフィル樹脂１３とを有している。実装部１２は、配線基板１１に実装された半導体素子４０と、配線基板１１に実装された半導体素子５０と、放熱板６０とを有している。
【００１１】
配線基板１１は、基板本体２１を有している。基板本体２１の下面には、配線層２２と、ソルダーレジスト層２３とが順に積層されている。基板本体２１の上面には、配線層２４と、ソルダーレジスト層２５とが順に積層されている。
【００１２】
基板本体２１としては、配線層２２と配線層２４とが基板内部を通じて相互に電気的に接続された構造を有していれば十分である。このため、基板本体２１の内部には配線層が形成されていてもよく、配線層が形成されていなくてもよい。なお、基板本体２１の内部に配線層が形成される場合には、例えば、複数の配線層が層間絶縁層を介して積層され、各配線層と各層間絶縁層に形成されたビアとによって配線層２２と配線層２４とが電気的に接続される。このような基板本体２１としては、例えば、コア基板を有するコア付きビルドアップ基板やコア基板を有さないコアレス基板等を用いることができる。基板本体２１としてコアレス基板を採用する場合には、例えば、最下層の配線層２２の側面及び上面が基板本体２１の最下層の絶縁層に埋め込まれ、その最下層の絶縁層から配線層２２の下面が露出されていてもよい。また、基板本体２１の内部に配線層が形成されない場合には、例えば、基板本体２１を厚さ方向に貫通する貫通電極によって配線層２２と配線層２４とが電気的に接続される。
【００１３】
配線層２２，２４の材料としては、例えば、銅（Ｃｕ）や銅合金を用いることができる。ソルダーレジスト層２３，２５の材料としては、例えば、フェノール系樹脂やポリイミド系樹脂などを主成分とする感光性の絶縁性樹脂を用いることができる。ソルダーレジスト層２３，２５は、例えば、シリカやアルミナ等のフィラーを含有していてもよい。
【００１４】
配線層２２は、基板本体２１の下面に形成されている。配線層２２は、例えば、基板本体２１内の配線層や貫通電極を介して、配線層２４と電気的に接続されている。配線層２２は、例えば、配線基板１１の最下層の配線層である。
【００１５】
ソルダーレジスト層２３は、配線層２２の一部を被覆するように、基板本体２１の下面に積層されている。ソルダーレジスト層２３は、配線基板１１の最外層（ここでは、最下層）の絶縁層である。ソルダーレジスト層２３には、当該ソルダーレジスト層２３を厚さ方向に貫通して配線層２２の下面の一部を外部接続用パッドＰ１として露出させるための複数の開口部２３Ｘが形成されている。外部接続用パッドＰ１には、外部接続端子１４が形成されている。外部接続端子１４は、例えば、図示しないマザーボード等の実装基板に設けられたパッドと電気的に接続される接続端子である。外部接続端子１４としては、例えば、はんだボールやリードピンを用いることができる。本実施形態では、外部接続端子１４として、はんだボールを用いている。
【００１６】
一方、配線層２４は、基板本体２１の上面に形成されている。配線層２４は、例えば、配線基板１１の最上層の配線層である。
ソルダーレジスト層２５は、配線層２４の一部を被覆するように、基板本体２１の上面に積層されている。ソルダーレジスト層２５は、配線基板１１の最外層（ここでは、最上層）の絶縁層である。なお、配線層２４の上面からソルダーレジスト層２５の上面までの厚さは、例えば、５〜２５μｍ程度とすることができる。
【００１７】
図２に示すように、ソルダーレジスト層２５には、当該ソルダーレジスト層２５を厚さ方向に貫通して配線層２４の上面の一部を接続パッドＰ２として露出させるための複数の開口部２５Ｘが形成されている。ソルダーレジスト層２５には、当該ソルダーレジスト層２５を厚さ方向に貫通して配線層２４の上面の一部を接続パッドＰ３として露出させるための複数の開口部２５Ｙが形成されている。接続パッドＰ２は、半導体素子４０と電気的に接続される接続パッドである。接続パッドＰ２は、半導体素子４０の電極パッド４１に応じて配列されている。接続パッドＰ２は、例えば、半導体素子４０の電極パッド４１の各々に対向するように設けられている。接続パッドＰ３は、半導体素子５０と電気的に接続される接続パッドである。接続パッドＰ３は、半導体素子５０の電極パッド５１に応じて配列されている。接続パッドＰ３は、例えば、半導体素子５０の電極パッド５１の各々に対向するように設けられている。
【００１８】
次に、図２及び図３に従って、実装部１２の構造について説明する。なお、図３は、図１に示した半導体装置１０を下方から視た平面図であり、配線基板１１が透視的に描かれている。
【００１９】
図３に示すように、放熱板６０の下面６０Ａには、１つ又は複数（ここでは、１つ）の半導体素子４０と、１つ又は複数（ここでは、２つ）のスペーサ７０とが搭載（接合）されている。スペーサ７０の下面７０Ａには、１つ又は複数（ここでは、４つ）の半導体素子５０が搭載（接合）されている。半導体素子４０は、例えば、放熱板６０の下面６０Ａの平面視略中央部に設けられている。各スペーサ７０は、放熱板６０の下面６０Ａのうち半導体素子４０よりも外側の外周領域に設けられている。２つのスペーサ７０は、例えば、半導体素子４０を両側（図３では左右両側）から挟むように設けられている。各半導体素子５０は、例えば、その大部分がスペーサ７０の下面７０Ａ上に設けられており、一部が半導体素子４０の下面４０Ａ上に設けられている。
【００２０】
本実施形態では、放熱板６０の平面形状が配線基板１１の平面形状よりも小さい。半導体素子４０の側面は、放熱板６０の側面から半導体装置１０の内方側に離間した（後退した）位置に設けられている。各スペーサ７０の側面は、放熱板６０の側面から半導体装置１０の内方側に離間した位置に設けられている。各半導体素子５０の側面は、放熱板６０の側面から半導体装置１０の内方側に離間した位置に設けられている。
【００２１】
放熱板６０は、例えば、平面視矩形の板状に形成されている。放熱板６０は、ヒートスプレッダとも呼ばれる。放熱板６０は、例えば、半導体素子４０が発する熱の密度を分散させる機能を有している。放熱板６０は、半導体素子４０，５０上に設けられているため、半導体素子４０，５０を機械的に保護する機能も有している。放熱板６０は、半導体素子４０，５０を支持する支持基板としても機能している。放熱板６０の材料としては、例えば、熱伝導率の良好な材料を用いることができる。例えば、放熱板６０としては、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）又はそれらの合金で作製された基板を用いることができる。放熱板６０としては、例えば、アルミナや窒化アルミニウム等のセラミックスやシリコン等の熱伝導率の高い絶縁材料や半導体材料で作製された基板を用いることもできる。放熱板６０の材料としてシリコンを用いる場合には、例えば、絶縁性確保のために、シリコン表面に絶縁膜を形成してもよい。絶縁膜としては、例えば、シリコンの熱酸化処理によって形成されるシリコン酸化膜などを用いることができる。なお、放熱板６０の厚さは、５００〜１０００μｍ程度とすることができる。
【００２２】
図２に示すように、半導体素子４０は、例えば、接着層４５を介して放熱板６０の下面６０Ａに接着されている。接着層４５は、放熱板６０の下面６０Ａに接着するとともに、半導体素子４０の上面に接着している。
【００２３】
半導体素子４０としては、例えば、ＣＰＵ（Central Processing Unit）チップ、ＭＰＵ（Micro Processing Unit）チップやＧＰＵ（Graphics Processing Unit）チップなどのロジックチップを用いることができる。また、半導体素子４０としては、例えば、ＤＲＡＭ（Dynamic Random Access Memory）チップ、ＳＲＡＭ（Static Random Access Memory）チップやフラッシュメモリチップなどのメモリチップを用いることもできる。本実施形態の半導体素子４０はＭＰＵチップである。
【００２４】
半導体素子４０の下面４０Ａには、電極パッド４１が形成されている。例えば、半導体素子４０は、シリコン（Ｓｉ）等からなる薄板化された半導体基板上に、半導体集積回路（図示略）が形成された回路形成面（ここでは、下面４０Ａ）側が保護膜（図示略）で覆われ、その下面４０Ａに電極パッド４１が配設された構造を有している。電極パッド４１は、配線基板１１に形成された接続パッドＰ２の各々に対向するように設けられている。電極パッド４１の材料としては、例えば、銅、アルミニウム又はそれらの合金を用いることができる。
【００２５】
本実施形態の半導体素子４０は、コイル４２を有している。例えば、半導体素子４０の有する半導体集積回路内にコイル４２が形成されている。すなわち、本実施形態の半導体素子４０には、コイル４２が内蔵されている。コイル４２は、例えば、１回巻き以上の配線パターンによって構成することができる。
【００２６】
なお、半導体素子４０の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、半導体素子４０は、平面視矩形状に形成されている。半導体素子４０の大きさは、例えば、平面視で２５ｍｍ×２５ｍｍ程度とすることができる。半導体素子４０の厚さは、例えば、５００〜１０００μｍ程度とすることができる。
【００２７】
接着層４５としては、例えば、エポキシ系、ポリイミド系やシリコーン系等の熱硬化性の接着剤や、熱伝導部材（ＴＩＭ：Thermal Interface Material）を用いることができる。熱伝導部材の材料としては、例えば、インジウム（Ｉｎ）、銀等の軟質金属、シリコーンゲル、又は金属フィラー、グラファイト等を含有した有機系の樹脂バインダー等を用いることができる。接着層４５は、例えば、半導体素子４０と放熱板６０とを接着する機能と、半導体素子４０と放熱板６０とを熱的に接続する機能とを有している。なお、接着層４５の厚さは、例えば、２０〜５０μｍ程度とすることができる。
【００２８】
各スペーサ７０は、例えば、接着層７５を介して放熱板６０の下面６０Ａに接着されている。各接着層７５は、放熱板６０の下面６０Ａに接着するとともに、スペーサ７０の上面に接着している。各スペーサ７０の下面７０Ａは、半導体素子４０の下面４０Ａと同一平面上に位置するように形成されている。すなわち、各スペーサ７０の下面７０Ａと、半導体素子４０の下面４０Ａとは略同一平面上に形成されている。各スペーサ７０は、放熱板６０の下面６０Ａと半導体素子５０の上面との間の距離（離間距離）を規定値に保持する機能を有している。各スペーサ７０は、例えば、半導体素子４０及び接着層４５と離間して設けられている。各接着層７５は、例えば、半導体素子４０及び接着層４５と離間して設けられている。
【００２９】
各スペーサ７０の材料としては、任意の材料を用いることができる。各スペーサ７０の材料としては、例えば、良好な厚み精度が得られるように、高精度加工が可能な材料であることが好ましい。各スペーサ７０の材料としては、例えば、アルミナや窒化アルミニウム等のセラミックスやシリコン等を用いることができる。また、各スペーサ７０の材料としては、例えば、銅、銀、アルミニウム又はそれらの合金を用いることができる。なお、各スペーサ７０の厚さは、例えば、５００〜１０００μｍ程度とすることができる。
【００３０】
各接着層７５としては、例えば、エポキシ系、ポリイミド系やシリコーン系等の熱硬化性の接着剤や、熱伝導部材を用いることができる。各接着層７５の材料としては、接着層４５と同じ材料であってもよいし、接着層４５と異なる材料であってもよい。なお、各接着層７５の厚さは、例えば、２０〜５０μｍ程度とすることができる。
【００３１】
各半導体素子５０は、例えば、接着層５５を介してスペーサ７０の下面７０Ａ及び半導体素子４０の下面４０Ａに接着されている。各接着層５５及び各半導体素子５０は、スペーサ７０と半導体素子４０との間に架け渡されるように設けられている。例えば、各半導体素子５０は、その大部分が接着層５５を介してスペーサ７０の下面７０Ａに接合されるとともに、その一部分が接着層５５を介して半導体素子４０の下面４０Ａに接合されている。図３に示すように、本実施形態では、各スペーサ７０の下面７０Ａには、２つの半導体素子５０が接合されており、半導体素子４０の下面４０Ａには、４つの半導体素子５０が接合されている。
【００３２】
各半導体素子５０としては、例えば、ＤＲＡＭチップ、ＳＲＡＭチップやフラッシュメモリチップなどのメモリチップを用いることができる。また、各半導体素子５０としては、例えば、ＣＰＵチップ、ＭＰＵチップやＧＰＵチップなどのロジックチップを用いることができる。本実施形態の各半導体素子５０はＤＲＡＭチップである。
【００３３】
図２に示すように、各半導体素子５０の下面５０Ａには、電極パッド５１が形成されている。例えば、各半導体素子５０は、シリコン（Ｓｉ）等からなる薄板化された半導体基板上に、半導体集積回路（図示略）が形成された回路形成面（ここでは、下面５０Ａ）側が保護膜（図示略）で覆われ、その下面５０Ａに電極パッド５１が配設された構造を有している。電極パッド５１は、配線基板１１に形成された接続パッドＰ３の各々に対向するように設けられている。電極パッド５１の材料としては、例えば、銅、アルミニウム又はそれらの合金を用いることができる。
【００３４】
本実施形態の半導体素子５０は、コイル５２を有している。例えば、半導体素子５０の有する半導体集積回路内にコイル５２が形成されている。すなわち、本実施形態の半導体素子５０には、コイル５２が内蔵されている。コイル５２は、例えば、１回巻き以上の配線パターンによって構成することができる。半導体素子５０は、内蔵されたコイル５２が半導体素子４０に内蔵されたコイル４２と平面視で重なるように配置されている。これら半導体素子４０と半導体素子５０は、例えば、データ送信側の半導体素子４０のコイル４２に電流を流して磁界を発生させ、その磁界を受信側の半導体素子５０のコイル５２で受信し、その磁界を電流に変換して情報を伝達する電磁誘導結合方式で接続されている。すなわち、半導体素子４０と半導体素子５０は、磁界結合されている。本実施形態の半導体素子４０は、４つの半導体素子５０とそれぞれ磁界結合されている。
【００３５】
なお、半導体素子５０の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、半導体素子５０は、平面視矩形状に形成されている。半導体素子５０の大きさは、例えば、平面視で２０ｍｍ×１０ｍｍ程度とすることができる。半導体素子５０の厚さは、例えば、５０〜１００μｍ程度とすることができる。
【００３６】
接着層５５としては、例えば、エポキシ系、ポリイミド系やシリコーン系等の熱硬化性の接着剤や、熱伝導部材を用いることができる。接着層５５の材料としては、接着層４５，７５と同じ材料であってもよいし、接着層４５，７５と異なる材料であってもよい。なお、接着層５５の厚さは、例えば、５〜１０μｍ程度とすることができる。
【００３７】
ここで、半導体装置１０では、半導体素子５０が半導体素子４０の下面４０Ａに搭載されているために、接続パッドＰ２と電極パッド４１との離間距離が、接続パッドＰ３と電極パッド５１との離間距離よりも長くなっている。このため、接続パッドＰ２と電極パッド４１とを接続する接続部材の高さと、接続パッドＰ３と電極パッド５１とを接続する接続部材の高さとが互いに異なる高さに設定される。なお、半導体素子４０の下面４０Ａからソルダーレジスト層２５の上面までの離間距離は、例えば、１００〜３００μｍ程度とすることができる。半導体素子５０の下面５０Ａからソルダーレジスト層２５の上面までの離間距離は、例えば、１０〜５０μｍ程度とすることができる。
【００３８】
次に、接続パッドＰ２と電極パッド４１との接続構造、及び接続パッドＰ３と電極パッド５１との接続構造について説明する。
電極パッド４１の下面には、金属ポスト８１が形成されている。金属ポスト８１は、電極パッド４１の下面から下方に延びる柱状の接続端子である。本例の金属ポスト８１は、円柱状に形成されている。金属ポスト８１の高さは、例えば、１５〜３０μｍ程度とすることができる。金属ポスト８１の下面の直径は、例えば、６０〜１５０μｍ程度とすることができる。金属ポスト８１の材料としては、例えば、銅や銅合金を用いることができる。
【００３９】
接続パッドＰ２上には、コア付きはんだボール３０が形成されている。すなわち、コア付きはんだボール３０は、ソルダーレジスト層２５から露出された配線層２４の上面に搭載（接合）されている。本例のコア付きはんだボール３０は、球形状の銅コアボール３１と、その銅コアボール３１の周囲を被覆するはんだ３２とを有している。コア付きはんだボール３０（銅コアボール３１及びはんだ３２）は、ソルダーレジスト層２５の上面よりも上方に突出するように形成されている。本例のコア付きはんだボール３０は、接続パッドＰ２よりも平面方向（つまり、配線基板１１と実装部１２とが積層される積層方向と直交する水平方向）に広がるように形成されている。銅コアボール３１の高さ（直径）は例えば５０〜１５０μｍ程度とすることができ、はんだ３２の厚さは例えば５〜２０μｍ程度とすることができる。また、コア付きはんだボール３０の高さ（直径）は例えば６０〜１９０μｍ程度とすることができる。
【００４０】
半導体素子４０の電極パッド４１は、金属ポスト８１及びコア付きはんだボール３０を介して、配線基板１１の接続パッドＰ２と電気的に接続されている。すなわち、半導体素子４０と配線基板１１とを電気的に接続する接続部材は、金属ポスト８１とコア付きはんだボール３０とが積層された構造を有している。本例の金属ポスト８１は、はんだ層８２を介してコア付きはんだボール３０に接合されている。はんだ層８２は、金属ポスト８１に接合されるとともに、コア付きはんだボール３０のはんだ３２に接合されている。これにより、電極パッド４１は、金属ポスト８１、はんだ層８２及びコア付きはんだボール３０を介して、接続パッドＰ２と電気的に接続されている。
【００４１】
なお、はんだ層８２としては、例えば、鉛フリーはんだのはんだめっきを用いることができる。はんだめっきの材料としては、例えば、錫（Ｓｎ）−Ａｇ系、Ｓｎ−Ｃｕ系、Ｓｎ−Ａｇ−Ｃｕ系、Ｓｎ−ビスマス（Ｂｉ）系の鉛フリーはんだを用いることができる。また、図２では、はんだ層８２とコア付きはんだボール３０のはんだ３２とを分かり易くするために、両者を実線にて区別している。但し、実際には、はんだ層８２とはんだ３２との界面は消失していることがあり、境界が明確ではないことがある。
【００４２】
半導体素子５０の電極パッド５１の下面には、金属ポスト９１が形成されている。金属ポスト９１は、電極パッド５１の下面から下方に延びる柱状の接続端子である。本例の金属ポスト９１は、円柱状に形成されている。金属ポスト９１の高さは、例えば、１５〜３０μｍ程度とすることができる。金属ポスト９１の高さは、例えば、金属ポスト８１の高さと異なる高さであってもよいし、金属ポスト８１の高さと同じ高さであってもよい。金属ポスト９１の下面の直径は、例えば、６０〜１５０μｍ程度とすることができる。金属ポスト９１の材料としては、例えば、銅や銅合金を用いることができる。
【００４３】
半導体素子５０の電極パッド５１は、金属ポスト９１を介して、配線基板１１の接続パッドＰ３と電気的に接続されている。本例の金属ポスト９１は、はんだ層９２を介して接続パッドＰ３に接合されている。はんだ層９２は、接続パッドＰ３に接合されるとともに、金属ポスト９１に接合されている。これにより、半導体素子５０の電極パッド５１は、金属ポスト９１及びはんだ層９２を介して配線基板１１の接続パッドＰ３と電気的に接続されている。このように、本実施形態では、半導体素子５０の電極パッド５１と配線基板１１の接続パッドＰ３とを電気的に接続する接続部材が、金属ポスト９１とはんだ層９２とによって構成されており、コア付きはんだボールを含まない構成となっている。
【００４４】
なお、はんだ層９２としては、例えば、鉛フリーはんだのはんだめっきを用いることができる。はんだめっきの材料としては、例えば、Ｓｎ−Ａｇ系、Ｓｎ−Ｃｕ系、Ｓｎ−Ａｇ−Ｃｕ系、Ｓｎ−Ｂｉ系の鉛フリーはんだを用いることができる。
【００４５】
図１に示すように、配線基板１１と実装部１２との間には、アンダーフィル樹脂１３が充填されている。アンダーフィル樹脂１３は、半導体素子４０と配線基板１１との間の空間、各半導体素子５０と配線基板１１との間の空間、及び放熱板６０と配線基板１１との間の空間を充填するように形成されている。アンダーフィル樹脂１３の材料としては、例えば、エポキシ系樹脂などの絶縁性樹脂を用いることができる。
【００４６】
以上説明した半導体装置１０は、天地逆の状態で用いることができ、又は任意の角度で配置することができる。
本実施形態において、半導体素子４０は第１半導体素子の一例、金属ポスト８１は第１接続端子の一例、半導体素子５０は第２半導体素子の一例、金属ポスト９１は第２接続端子の一例である。また、接続パッドＰ２は第１接続パッドの一例、接続パッドＰ３は第２接続パッドの一例、コア付きはんだボール３０は第３接続端子及びはんだボールの一例、銅コアボール３１はコアボールの一例である。
【００４７】
次に、半導体装置１０の製造方法について説明する。なお、説明の便宜上、最終的に半導体装置１０の各構成要素となる部分には、最終的な構成要素の符号を付して説明する。
図４（ａ）に示すように、まず、放熱板６０を準備するとともに、電極パッド４１の下面に金属ポスト８１及びはんだ層８２が形成された半導体素子４０を準備する。半導体素子４０は、公知の製造方法により製造することが可能であるため、図示を省略して詳細な説明を割愛するが、例えば以下のような方法で製造される。
【００４８】
まず、所要の大きさのシリコンウェハに対し、その一方の面側に所要のデバイスプロセスを施して複数のデバイス（例えば、ＣＰＵ等の能動素子）をアレイ状に作り込む。そのデバイスが形成されている側の面に窒化シリコン（ＳｉＮ）やリンガラス（ＰＳＧ）等からなる保護膜（図示略）を形成する。続いて、各デバイス上に所要のパターンで形成された電極パッド４１に対応する部分の保護膜をレーザ等により除去し、その保護膜の下面及び電極パッド４１の下面を被覆するようにシード層を形成する。次いで、金属ポスト８１の形成領域に対応する部分のシード層を露出させたレジスト層を形成する。次に、レジスト層から露出されたシード層上に、そのシード層を給電層に利用する電解めっき法（例えば、電解銅めっき法）を施すことにより、電極パッド４１の下面に柱状の金属ポスト８１を形成する。続いて、金属ポスト８１の下面に、はんだ層８２を形成する。このはんだ層８２は、例えば、シード層上に形成されたレジスト層をめっきマスクに利用し、シード層をめっき給電層に利用する電解はんだめっき法により、金属ポスト８１の下面にはんだを披着することにより形成することができる。その後、不要なシード層及びレジスト層を除去する。次いで、シリコンウェハを所定の厚さ（例えば、５００〜１０００μｍ程度）に研削した後、ダイサー等により各デバイス単位（例えば、２５ｍｍ×２５ｍｍのサイズ）に個片化する。以上の工程により、回路形成面である下面４０Ａに電極パッド４１が形成され、その電極パッド４１の下面に金属ポスト８１及びはんだ層８２が形成された半導体素子４０を得ることができる。
【００４９】
次に、図４（ａ）に示す工程では、放熱板６０の下面６０Ａに半導体素子４０を接合する。例えば、まず、放熱板６０の下面６０Ａに接着層４５を形成する。接着層４５は、例えば、接着層４５となる液状樹脂やペースト状樹脂を放熱板６０の下面６０Ａに塗布することで形成することができる。例えば、本工程における接着層４５は、Ａ−ステージのものが使用される。なお、本工程における接着層４５として、半硬化状態（Ｂ−ステージ）のものを用いるようにしてもよい。続いて、マウンタ等を用いて、接着層４５上に半導体素子４０を搭載する。このとき、半導体素子４０は、回路形成面である下面４０Ａとは反対側の上面（つまり、背面）が接着層４５の下面に接するように搭載される。次いで、半導体素子４０を放熱板６０側に押圧し、熱圧着により半導体素子４０を放熱板６０の下面６０Ａに接合する。
【００５０】
続いて、図４（ｂ）に示す工程では、放熱板６０の下面６０Ａにスペーサ７０を接合する。例えば、まず、放熱板６０の下面６０Ａに接着層７５を形成する。接着層７５は、例えば、接着層４５と同様の製造方法により形成することができる。続いて、接着層７５上にスペーサ７０を搭載する。次いで、スペーサ７０を放熱板６０側に押圧し、熱圧着によりスペーサ７０を放熱板６０に接合する。このとき、スペーサ７０の下面７０Ａが半導体素子４０の下面４０Ａと同一平面上に位置するように、スペーサ７０が放熱板６０の下面６０Ａに接合される。
【００５１】
次に、図５（ａ）に示す工程では、電極パッド５１の下面に金属ポスト９１及びはんだ層９２が形成された半導体素子５０を準備する。なお、半導体素子５０は、半導体素子４０と同様の製造方法により形成することができる。
【００５２】
続いて、スペーサ７０の下面７０Ａ及び半導体素子４０の下面４０Ａに半導体素子５０を接合する。例えば、まず、スペーサ７０の下面７０Ａ及び半導体素子４０の下面４０Ａに接着層５５を形成する。接着層５５は、例えば、接着層４５と同様の製造方法により形成することができる。続いて、マウンタ等を用いて、接着層５５上に半導体素子５０を搭載する。このとき、半導体素子５０は、回路形成面である下面５０Ａとは反対側の上面（つまり、背面）が接着層５５の下面に接するように搭載される。また、半導体素子５０は、自身に内蔵されたコイル５２が半導体素子４０に内蔵されたコイル４２と平面視で重なるように半導体素子４０の下面４０Ａに搭載される。次いで、半導体素子５０をスペーサ７０及び半導体素子４０側に押圧し、熱圧着により半導体素子５０をスペーサ７０及び半導体素子４０に接合する。本工程により、半導体素子５０の一部が半導体素子４０と上下に重なるように、半導体素子４０の下面４０Ａに半導体素子５０が搭載される。
【００５３】
以上の製造工程により、図１に示した実装部１２を製造することができる。
次に、図５（ｂ）に示す工程では、配線基板１１を準備する。配線基板１１は、公知の製造方法により製造することが可能であるため、図示を省略して詳細な説明を割愛するが、例えば以下のような方法で製造される。
【００５４】
まず、基板本体２１の下面に配線層２２が形成され、基板本体２１の上面に配線層２４が形成された構造体を準備する。続いて、配線層２２の所要の箇所に画定される外部接続用パッドＰ１を露出させるための開口部２３Ｘを有するソルダーレジスト層２３を基板本体２１の下面に積層する。また、配線層２４の所要の箇所に画定される接続パッドＰ２，Ｐ３をそれぞれ露出させるための開口部２５Ｘ，２５Ｙを有するソルダーレジスト層２５を基板本体２１の上面に積層する。これらソルダーレジスト層２３，２５は、例えば、感光性のソルダーレジストフィルムをラミネートし、又は液状のソルダーレジストを塗布し、当該レジストを所要の形状にパターニングすることにより形成することができる。
【００５５】
なお、必要に応じて、外部接続用パッドＰ１上及び接続パッドＰ２，Ｐ３上に表面処理層を形成するようにしてもよい。表面処理層の例としては、金（Ａｕ）層、ニッケル（Ｎｉ）層／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ層／パラジウム（Ｐｄ）層／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）などを挙げることができる。このような表面処理層は、例えば、無電解めっき法により形成することができる。また、外部接続用パッドＰ１上及び接続パッドＰ２，Ｐ３上に、ＯＳＰ（Organic Solderability Preservative）処理などの酸化防止処理を施して表面処理層を形成するようにしてもよい。以上の製造工程により、図１に示した配線基板１１を製造することができる。
【００５６】
続いて、接続パッドＰ２上に、コア付きはんだボール３０を搭載（接合）する。例えば、接続パッドＰ２上に適宜フラックスを塗布した後、コア付きはんだボール３０を搭載し、２３０〜２６０℃程度の温度でリフローして接続パッドＰ２上にコア付きはんだボール３０を固定する。その後、表面を洗浄してフラックスを除去する。
【００５７】
次いで、図６に示す工程では、配線基板１１に実装部１２を実装する。まず、配線基板１１の上方に、半導体素子４０，５０及び放熱板６０を有する実装部１２を配置する。具体的には、金属ポスト８１（電極パッド４１）と接続パッドＰ２とが対向するように、且つ、金属ポスト９１（電極パッド５１）と接続パッドＰ３とが対向するように、実装部１２を位置決めする。続いて、はんだ層８２を介して金属ポスト８１をコア付きはんだボール３０に接合するとともに、はんだ層９２を介して金属ポスト９１を接続パッドＰ３に接合する。例えば、実装部１２を、金属ポスト８１，９１及びコア付きはんだボール３０等を間に挟んだ状態で配線基板１１の上に配置し、それら重ね合わされた配線基板１１及び実装部１２をリフロー炉で２３０〜２６０℃程度の温度で加熱する。このリフロー処理は、例えば、実装部１２を配線基板１１に対して押圧しながら行われる。このようなリフロー処理により、はんだ層８２及びコア付きはんだボール３０のはんだ３２が溶融して合金となり、それらはんだ層８２及びコア付きはんだボール３０が金属ポスト８１及び接続パッドＰ２に接合される。これにより、金属ポスト８１と接続パッドＰ２とがはんだ層８２及びコア付きはんだボール３０を介して電気的に接続される。また、リフロー処理により、はんだ層９２が溶融し、はんだ層９２が金属ポスト９１及び接続パッドＰ３に接合される。これにより、金属ポスト９１と接続パッドＰ３とがはんだ層９２を介して電気的に接続される。
【００５８】
ここで、本工程では、製造誤差や搭載精度等に起因して、図６に示すように、金属ポスト８１と接続パッドＰ２との平面位置（水平方向の位置）がずれる場合がある。このとき、接続パッドＰ２上にコア付きはんだボール３０が形成されており、そのコア付きはんだボール３０の外周には球状にはんだ３２が形成されている。このように、接続パッドＰ２上に形成されたはんだ３２が、平面方向に広がるように、且つ立体的（３次元的）に形成されている。このため、金属ポスト８１と接続パッドＰ２との平面位置がずれた場合であっても、そのずれ量をコア付きはんだボール３０で吸収することができる。これにより、金属ポスト８１と接続パッドＰ２との平面位置がずれた場合であっても、コア付きはんだボール３０を介して金属ポスト８１と接続パッドＰ２との電気的接続を良好に行うことができる。
【００５９】
その後、実装部１２と配線基板１１との間に、図１に示したアンダーフィル樹脂１３を充填し、そのアンダーフィル樹脂１３を硬化する。また、外部接続用パッドＰ１上に、図１に示した外部接続端子１４を形成する。
【００６０】
以上の製造工程により、図１に示した半導体装置１０を製造することができる。
次に、本実施形態の作用効果を説明する。
（１）半導体素子４０とその半導体素子４０の下面４０Ａに搭載された半導体素子５０とを配線基板１１に実装し、その配線基板１１と半導体素子４０とを電気的に接続する接続部材を、金属ポスト８１とコア付きはんだボール３０とを積層した構造とした。この構成によれば、コア付きはんだボール３０の外周に球状にはんだ３２が形成されており、はんだ３２が平面方向に広がるように、且つ立体的（３次元的）に形成されている。このため、金属ポスト８１と接続パッドＰ２との平面位置がずれた場合であっても、そのずれ量をコア付きはんだボール３０で吸収することができる。これにより、金属ポスト８１と接続パッドＰ２との平面位置がずれた場合であっても、コア付きはんだボール３０を介して金属ポスト８１と接続パッドＰ２とを電気的に接続することができる。この結果、金属ポスト８１と接続パッドＰ２が互いに離間して電気的に接続されない、所謂オープン不良が発生することを好適に抑制でき、配線基板１１と半導体素子４０との接続信頼性を向上させることができる。
【００６１】
（２）また、金属ポスト８１とコア付きはんだボール３０とを組み合わせたことにより、金属ポスト８１のみで配線基板１１と半導体素子４０とを接続する場合に比べて、金属ポスト８１の高さを抑えることができる。これにより、金属ポスト８１を形成するための製造時間（例えば、めっき時間）を短縮することができ、半導体装置１０の生産性を向上させることができる。
【００６２】
（３）半導体素子４０と一部が上下に重なるように半導体素子４０の下面４０Ａに半導体素子５０を搭載するようにした。これにより、半導体装置１０が平面方向に大型化することを抑制することができる。
【００６３】
（４）半導体素子４０の上面に放熱板６０を搭載するようにした。これにより、半導体素子４０が放熱板６０に熱結合されるため、半導体素子４０から発生した熱が放熱板６０に放熱される。このため、半導体素子４０から発生した熱を効率良く放熱させることができ、半導体素子４０の温度上昇を抑制することができる。
【００６４】
（５）放熱板６０の下面６０Ａにスペーサ７０を搭載し、そのスペーサ７０の下面７０Ａに半導体素子５０を搭載するようにした。このスペーサ７０を設けたことにより、積層方向（図１等の上下方向）における半導体素子５０の位置精度を向上させることができる。
【００６５】
（６）スペーサ７０の下面７０Ａを、半導体素子４０の下面４０Ａと同一平面上に位置するように形成し、スペーサ７０の下面７０Ａ及び半導体素子４０の下面４０Ａに半導体素子５０を搭載するようにした。これにより、スペーサ７０の下面７０Ａと半導体素子４０の下面４０Ａとが同一平面上に形成されているため、それら下面７０Ａ，４０Ａ上に搭載された半導体素子５０が積層方向（図１等の上下方向）に傾くことを好適に抑制できる。
【００６６】
（７）半導体素子４０にコイル４２を形成し、半導体素子５０にコイル５２を形成し、半導体素子４０のコイル４２と半導体素子５０のコイル５２とを磁界結合するようにした。この構成によれば、コイル４２とコイル５２とが上下に重なるように半導体素子４０，５０を上下に重なることで、半導体素子４０と半導体素子５０とを接続することができる。
【００６７】
（８）半導体装置１０の側面において、放熱板６０の側面から半導体装置１０の内方側に離間した位置にスペーサ７０の側面を設け、スペーサ７０の側面から半導体装置１０の内方側に離間した位置に半導体素子５０の側面を設けた。これにより、放熱板６０の側面とスペーサ７０の側面と半導体素子５０の側面とが階段状に形成される。したがって、半導体装置１０の側面において、放熱板６０とスペーサ７０と半導体素子５０との各側面が面一に形成される場合と比べて、放熱板６０とスペーサ７０と半導体素子５０とに対するアンダーフィル樹脂１３の接触面積を増大させることができる。このため、放熱板６０とスペーサ７０と半導体素子５０とに対するアンダーフィル樹脂１３の密着性を向上させることができる。この結果、アンダーフィル樹脂１３による半導体素子４０，５０と配線基板１１との接続部分の保護を確実に行うことができ、半導体装置１０の信頼性を向上させることができる。
【００６８】
（他の実施形態）
上記実施形態は、以下のように変更して実施することができる。上記実施形態及び以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
【００６９】
・上記実施形態では、半導体素子４０，５０を磁界結合するようにしたが、半導体素子４０，５０の接続方法はこれに限定されない。
例えば図７に示すように、半導体素子４０と半導体素子５０とを電気的に接続するようにしてもよい。図７に示した半導体装置１０Ａでは、半導体素子４０の下面４０Ａに配線パターン４３が形成されており、半導体素子５０の上面に配線パターン５３が形成されている。配線パターン５３は、例えば、半導体素子５０を厚さ方向に貫通する貫通電極５４を介して電極パッド５１と電気的に接続されている。半導体素子５０は、一部が半導体素子４０と上下に重なるように半導体素子４０の下面４０Ａに搭載されている。具体的には、半導体素子５０の配線パターン５３がバンプ１００を介して半導体素子４０の配線パターン４３と電気的に接続されている。これにより、半導体素子４０の配線パターン４３は、バンプ１００、配線パターン５３及び貫通電極５４を介して電極パッド５１と電気的に接続されている。なお、バンプ１００は、例えば、はんだバンプである。
【００７０】
図７に示した例では、接着層５５を厚く形成することにより、配線パターン４３、バンプ１００及び配線パターン５３が配設される空間を確保している。これに限らず、例えばスペーサ７０や接着層７５の厚さを調整することにより、配線パターン４３、バンプ１００及び配線パターン５３が配設される空間を確保するようにしてもよい。
【００７１】
・上記実施形態における半導体素子４０，５０は配線基板１１と電気的に接続されていれば、半導体素子４０と半導体素子５０とは接続されていなくてもよい。
・上記実施形態のコア付きはんだボール３０の導電性コアボールとして銅コアボール３１を用いるようにした。これに限らず、銅コアボール３１の代わりに、例えば金やニッケル等の銅以外の金属により形成した導電性コアボールを用いるようにしてもよいし、樹脂により形成した樹脂コアボールを用いるようにしてもよい。あるいは、コア付きはんだボール３０の代わりに、導電性コアボールや樹脂コアボールなどのコアボールを省略したはんだボールを用いるようにしてもよい。
【００７２】
・上記実施形態では、半導体素子４０の電極パッド４１上に形成された第１接続端子を金属ポスト８１に具体化し、配線基板１１の接続パッドＰ２上に形成された第３接続端子をコア付きはんだボール３０に具体化したが、これに限定されない。例えば、半導体素子４０の電極パッド４１上に形成された第１接続端子をコア付きはんだボール３０に具体化し、配線基板１１の接続パッドＰ２上に形成された第３接続端子を金属ポスト８１に具体化してもよい。
【００７３】
・上記実施形態におけるはんだ層８２，９２を省略してもよい。
・上記実施形態では、接着層４５，５５，７５として、液状樹脂やペースト状樹脂を用いるようにした。これに限らず、例えば、接着層４５，５５，７５として、半硬化状態（Ｂ−ステージ）のフィルム状の接着剤（接着フィルム）を用いるようにしてもよい。接着フィルムとしては、例えば、エポキシ系、ポリイミド系、シリコーン系等の熱硬化性の接着剤を用いることができる。接着層４５，５５，７５として接着フィルムを用いた場合の製造方法について以下に説明する。
【００７４】
はじめに、半導体素子４０を放熱板６０の下面６０Ａに接合する方法の一例を説明する。
まず、半導体素子４０となるシリコンウェハに金属ポスト８１及びはんだ層８２を形成し、シリコンウェハを所定の厚さに研削した後、シリコンウェハの背面に半硬化状態の接着フィルムを貼付して接着層４５を形成する。続いて、シリコンウェハをダイシングすることにより、背面に接着層４５を有する個々の半導体素子４０に分割する。次いで、放熱板６０の下面６０Ａに対して半導体素子４０の背面側を加熱しながら押圧することで接着層４５を硬化させ、半導体素子４０を放熱板６０の下面６０Ａに接合する。
【００７５】
次に、スペーサ７０を放熱板６０の下面６０Ａに接合する方法の一例を説明する。
まず、スペーサ７０となる大判の基板の背面に半硬化状態の接着フィルムを貼付して接着層７５を形成する。続いて、大判の基板を切断し、背面（図４（ｂ）では、上面）に接着層７５を有する個々のスペーサ７０に分割する。次いで、放熱板６０の下面６０Ａに対してスペーサ７０の背面側を加熱しながら押圧することで接着層７５を硬化させ、スペーサ７０を放熱板６０の下面６０Ａに接合する。
【００７６】
次に、半導体素子５０をスペーサ７０及び半導体素子４０に接合する方法の一例を説明する。
まず、半導体素子５０となるシリコンウェハに金属ポスト９１及びはんだ層９２を形成し、シリコンウェハを所定の厚さに研削した後、シリコンウェハの背面に半硬化状態の接着フィルムを貼付して接着層５５を形成する。続いて、シリコンウェハをダイシングすることにより、背面に接着層５５を有する個々の半導体素子５０に分割する。次いで、スペーサ７０の下面７０Ａと半導体素子４０の下面４０Ａとに対して半導体素子５０の背面側を加熱しながら押圧することで接着層５５を硬化させ、半導体素子５０をスペーサ７０の下面７０Ａ及び半導体素子４０の下面４０Ａに接合する。
【００７７】
・上記実施形態における接着層４５と接着層７５とを一体に形成するようにしてもよい。
・上記実施形態では、放熱板６０の下面６０Ａに接着層４５により半導体素子４０を接合した後に、放熱板６０の下面６０Ａに接着層７５によりスペーサ７０を接合するようにした。これに限らず、例えば、放熱板６０の下面６０Ａに、半導体素子４０とスペーサ７０とを同時に接合するようにしてもよい。この場合には、例えば、接着層４５と接着層７５とが同時に熱硬化される。
【００７８】
・上記実施形態におけるスペーサ７０を省略してもよい。この場合には、例えば、半導体素子５０の上面と放熱板６０との間の空間がアンダーフィル樹脂１３によって充填される。
【００７９】
・上記実施形態における放熱板６０を省略してもよい。
・上記実施形態におけるアンダーフィル樹脂１３を省略してもよい。
・上記実施形態では、半導体素子４０をロジックチップに具体化し、半導体素子５０をメモリチップに具体化した。これに限らず、例えば、半導体素子４０をメモリチップに具体化し、半導体素子５０をロジックチップに具体化してもよい。
【００８０】
・上記実施形態では、１つの配線基板１１に、ＭＰＵチップである半導体素子４０と、ＤＲＡＭチップである半導体素子５０とを実装するようにした。すなわち、１つの配線基板１１に、ロジックチップとメモリチップとを組み合わせて搭載するようにした。これに限らず、半導体素子４０，５０の双方をロジックチップに具体化してもよいし、半導体素子４０，５０の双方をメモリチップに具体化してもよい。
【００８１】
・上記実施形態では、半導体素子４０の下面４０Ａに搭載された複数の半導体素子５０を全てＤＲＡＭチップに具体化した。これに限らず、複数の半導体素子５０として、複数種類のチップ、例えばＤＲＡＭチップ、ＳＲＡＭチップやＣＰＵチップなどを組み合わせて採用するようにしてもよい。
【符号の説明】
【００８２】
１０，１０Ａ  半導体装置
１１  配線基板
１２  実装部
１３  アンダーフィル樹脂
３０  コア付きはんだボール
３１  銅コアボール
３２  はんだ
４０  半導体素子
４１  電極パッド
４２  コイル
５０  半導体素子
５１  電極パッド
５２  コイル
６０  放熱板
７０  スペーサ
８１  金属ポスト
８２  はんだ層
９１  金属ポスト
９２  はんだ層
Ｐ２  接続パッド
Ｐ３  接続パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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