(57)【要約】【課題】ノイズを抑制しつつスイッチング素子をスイッチングする集積回路を提供する。【解決手段】直列接続される電源側の第１スイッチング素子及び接地側の第２スイッチング素子と、前記第１スイッチング素子に並列接続される第１還流ダイオードと、前記第２スイッチング素子に並列接続される第２還流ダイオードとを、含むスイッチ回路の前記第２スイッチング素子をスイッチングする集積回路であって、前記スイッチ回路の負荷に流れる負荷電流を検出する検出回路と、駆動信号が一方の論理レベルの時、前記負荷電流の大きさに応じて前記第２スイッチング素子のゲート容量を充電する電流の大きさを制御し、前記駆動信号が他方の論理レベルの時、前記第２スイッチング素子をオフする駆動回路と、を含む。【選択図】図６
2020205491.tif 000002
【特許請求の範囲】
【請求項１】
直列接続される電源側の第１スイッチング素子及び接地側の第２スイッチング素子と、前記第１スイッチング素子に並列接続される第１還流ダイオードと、前記第２スイッチング素子に並列接続される第２還流ダイオードとを、含むスイッチ回路の前記第２スイッチング素子をスイッチングする集積回路であって、
前記スイッチ回路の負荷に流れる負荷電流を検出する検出回路と、
駆動信号が一方の論理レベルの時、前記負荷電流の大きさに応じて前記第２スイッチング素子のゲート容量を充電する電流の大きさを制御し、前記駆動信号が他方の論理レベルの時、前記第２スイッチング素子をオフする駆動回路と、
を含むことを特徴とする集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記駆動回路は、
前記検出回路の検出結果に基づいて、前記負荷電流の減少に応じて小さくなるソース電流を生成する電流生成回路と、
前記駆動信号が前記一方の論理レベルの時、前記ソース電流を前記第２スイッチング素子の制御電極に供給する第１スイッチと、
を含むこと、
を特徴とする集積回路。
【請求項３】
請求項１または請求項２に記載の集積回路であって、
前記駆動信号が前記他方の論理レベルになると、前記第２スイッチング素子の制御電極に接地電圧を印加する第２スイッチを含むこと、
を特徴とする集積回路。
【請求項４】
請求項１〜３の何れか一項に記載の集積回路であって、
前記検出回路は、
所定のタイミングに基づいて、前記負荷電流に応じた電圧をサンプリングして保持するサンプルホールド回路であること、
を特徴とする集積回路。
【請求項５】
請求項１に記載の集積回路であって、
前記検出回路は、
前記負荷電流に応じた電圧を、第１タイミングでサンプリングして保持するサンプルホールド回路であり、
前記駆動回路は、
前記負荷電流に応じた第１電圧と、前記サンプルホールド回路に保持された第２電圧との大小を比較する比較回路と、
前記比較回路の比較結果を、第２タイミングで保持する保持回路と、
前記第１電圧が前記第２電圧より大きいことを示す前記比較結果が前記保持回路に保持される際に大きくなり、前記第１電圧が前記第２電圧より小さいことを示す前記比較結果が前記保持回路に保持される際に小さくなるソース電流を生成する電流生成回路と、
前記駆動信号が前記一方の論理レベルの時、前記ソース電流を前記第２スイッチング素子の制御電極に供給するスイッチと、
を含むこと、
を特徴とする集積回路。
【請求項６】
請求項１〜５の何れか一項に記載の集積回路であって、
前記負荷電流に応じた電圧のノイズを抑制して前記検出回路に出力するフィルタを更に含むこと、
を特徴とする集積回路。
【請求項７】
請求項１〜６の何れか一項に記載の集積回路であって、
前記第１スイッチング素子及び前記第２スイッチング素子の夫々は、絶縁ゲート型バイボーラトランジスタであること、
を特徴とする集積回路。
【請求項８】
請求項１〜６の何れか一項に記載の集積回路であって、
前記第１スイッチング素子及び前記第２スイッチング素子の夫々は、ＭＯＳトランジスタであり、
前記第１還流ダイオード及び前記第２還流ダイオードの夫々は、前記ＭＯＳトランジスタのボディダイオードであること、
を特徴とする集積回路。
【請求項９】
直列接続される電源側の第１スイッチング素子及び接地側の第２スイッチング素子と、前記第１スイッチング素子に並列接続される第１還流ダイオードと、前記第２スイッチング素子に並列接続される第２還流ダイオードとを、含むスイッチ回路と、
前記スイッチ回路の前記第２スイッチング素子をスイッチングする集積回路と、を含む半導体装置であって、
前記集積回路は、
前記スイッチ回路の負荷に流れる負荷電流を検出する検出回路と、
駆動信号が一方の論理レベルの時、前記負荷電流の大きさに応じて前記第２スイッチング素子のゲート容量を充電する電流の大きさを制御し、前記駆動信号が他方の論理レベルの時、前記第２スイッチング素子をオフする駆動回路と、
を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路及び半導体装置に関する。
【背景技術】
【０００２】
インバータ回路等の電力変換回路では、電源側に設けられた上アームのスイッチング素子や、接地側に設けられた下アームのスイッチング素子がスイッチングされることにより、所望の電圧が生成される（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１４６００８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、下アームのスイッチング素子がオンとなると、上アームのスイッチング素子の還流ダイオードに逆バイアス電圧が発生する。そして、一般に、逆バイアス電圧の変化率は、上アームの還流ダイオードに流れる電流が小さい程、大きくなる。この結果、上アームの還流ダイオードに流れる電流が小さくなると、下アームのスイッチング素子をオンする際に大きなノイズが発生してしまう。
【０００５】
本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、ノイズを抑制しつつスイッチング素子をスイッチングする集積回路を提供することにある。
【課題を解決するための手段】
【０００６】
前述した課題を解決する主たる本発明は、直列接続される電源側の第１スイッチング素子及び接地側の第２スイッチング素子と、前記第１スイッチング素子に並列接続される第１還流ダイオードと、前記第２スイッチング素子に並列接続される第２還流ダイオードとを、含むスイッチ回路の前記第２スイッチング素子をスイッチングする集積回路であって、前記スイッチ回路の負荷に流れる負荷電流を検出する検出回路と、駆動信号が一方の論理レベルの時、前記負荷電流の大きさに応じて前記第２スイッチング素子のゲート容量を充電する電流の大きさを制御し、前記駆動信号が他方の論理レベルの時、前記第２スイッチング素子をオフする駆動回路と、を含む。
【発明の効果】
【０００７】
本発明によれば、ノイズを抑制しつつスイッチング素子をスイッチングする集積回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】パワーモジュール１０の一例を示す図である。
【図２】電圧ＶＲと電流ＩＦの波形の一例を示す図である。
【図３】電圧ＶＲと電流ＩＦの波形の一例を示す図である。
【図４】ＬＶＩＣ２５の一例を示す図である。
【図５】インダクタ電流ＩＬと電圧ＶＲの変化率との関係を示す図である。
【図６】ＬＶＩＣ２２の一例を示す図である。
【図７】検出回路５１の一例を示す図である。
【図８】検出回路５１の動作を説明するための図である。
【図９】ＩＧＢＴ３１がオンとなる際のパワーモジュール１０の主要な波形を示す図である。
【図１０】インダクタ電流ＩＬと電圧ＶＲの変化率との関係を示す図である。
【図１１】検出回路５１と設定回路７０ｂの一例を示す図である。
【図１２】パワーモジュール２００の一例を示す図である。
【図１３】パワーモジュール２１０の一例を示す図であるである。
【発明を実施するための形態】
【０００９】
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１０】
＝＝＝＝＝本実施形態＝＝＝＝＝
＜＜パワーモジュール１０の概要＞＞
図１は、本発明の一実施形態であるパワーモジュール１０の構成を示す図である。パワーモジュール１０は、電力変換用のパワー半導体及び駆動回路を含み、例えばインダクタ１１を駆動する半導体装置であり、ハーフブリッジ回路２０、ＨＶＩＣ２１、ＬＶＩＣ２２、端子ＩＮ１，ＩＮ２，ＣＯＭ，Ｐ，Ｕ，Ｎを含む。
【００１１】
ハーフブリッジ回路２０は、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイボーラトランジスタ）３０，３１、ＦＷＤ（Free Wheeling Diode：還流ダイオード）３２，３３を含んで構成される。なお、ハーフブリッジ回路２０は、「スイッチ回路」に相当する。
【００１２】
ＩＧＢＴ３０は、電源側に設けられた上アームのスイッチング素子であり、ＩＧＢＴ３１は、ＩＧＢＴ３０に直列に接続され、接地側に設けられた下アームのスイッチング素子である。なお、本実施形態では、ＩＧＢＴ３０のゲート電圧を、“電圧Ｖｇ１”とし、ＩＧＢＴ３１のゲート電圧を、“電圧Ｖｇ２”とする。また、ＩＧＢＴ３０は、「第１スイッチング素子」に対応し、ＩＧＢＴ３１は、「第２スイッチング素子」に対応する。
【００１３】
ＦＷＤ３２は、ＩＧＢＴ３０に並列接続され、インダクタ１１のエネルギーを還流させる還流ダイオードである。ＦＷＤ３２のカソードは、ＩＧＢＴ３０のコレクタ電極に接続され、アノードは、ＩＧＢＴ３０のエミッタ電極に接続されている。
【００１４】
ＦＷＤ３３は、ＩＧＢＴ３１に並列接続された還流ダイオードであり、、カソードは、ＩＧＢＴ３１のコレクタ電極に接続され、アノードは、ＩＧＢＴ３１のエミッタ電極に接続されている。なお、ＦＷＤ３２は、「第１還流ダイオード」に対応し、ＦＷＤ３３は、「第２還流ダイオード」に対応する。
【００１５】
端子Ｐには、電源電圧Ｖｄｃが印加され、端子Ｐと、端子Ｕとの間には、負荷であるインダクタ１１が設けられている。このため、インダクタ１１と、ハーフブリッジ回路２０とは、チョッパー回路を構成する。なお、インダクタ１１は、「スイッチ回路の負荷」に相当する。
【００１６】
端子Ｐと、端子Ｎとの間には、電源電圧Ｖｄｃを安定化させるためのコンデンサ１２が接続され、端子Ｎと、接地との間には、インダクタ１１のインダクタ電流ＩＬを検出するための抵抗１３が接続されている。なお、本実施形態では、抵抗１３で発生する電圧を、“電圧Ｖｓ”とし、インダクタ電流ＩＬは、「負荷電流」に相当する。
【００１７】
また、ここでは、端子Ｕと、端子Ｎとの間には負荷は接続されていないが、仮に、端子Ｕと、端子Ｎとの間にインダクタが接続される場合、ＦＷＤ３３は、還流ダイオードとして動作する。
【００１８】
ＨＶＩＣ２１（High Voltage Integrated Circuit）は、上アームのＩＧＢＴ３０をスイッチングするための集積回路である。ＨＶＩＣ２１は、例えば、マイコン（不図示）から端子ＩＮ１を介して入力される駆動信号Ｖｄｒ１に基づいて、ＩＧＢＴ３０をスイッチングする。
【００１９】
ＬＶＩＣ２２（Low Voltage Integrated Circuit）は、下アームのＩＧＢＴ３１をスイッチングするための集積回路である。ＬＶＩＣ２２は、例えば、マイコン（不図示）から端子ＩＮ２を介して入力される駆動信号Ｖｄｒ２に基づいて、ＩＧＢＴ３１をスイッチングする。
【００２０】
端子ＣＯＭは、接地電圧が印加される端子であり、例えば、パワーモジュール１０の筐体（不図示）等に接続される。
【００２１】
＜＜ＦＷＤ３２の逆バイアス電圧の波形＞＞
ここで、図２、図３を参照しつつ、ＦＷＤ３２の逆バイアス電圧の変化について説明する。なお、本実施形態では、上アームのＦＷＤ３２のアノード電極を基準としたカソード電極の電圧、つまり、端子Ｐの電圧から、端子Ｕの電圧を減算した電圧を“電圧ＶＲ”とする。このため、電圧ＶＲが、“正”の電圧となると、ＦＷＤ３２には、逆バイアス電圧が印加されることになる。
【００２２】
また、ここでは、ＦＷＤ３２に流れる電流を、“電流ＩＦ”とし、ＦＷＤ３２の順方向に流れる電流の向きを“正”の向きとする。さらに、電源電圧Ｖｄｃは、例えば、“３００Ｖ”であり、図２、図３を説明するに際しては、例えば、ＩＧＢＴ３１は、図１のＬＶＩＣ２２の代わりに、図４に示すＬＶＩＣ２５によって駆動されていることとする。
【００２３】
ＬＶＩＣ２５は、ＩＧＢＴ３１のゲート電極に、“０Ｖ”、“１５Ｖ”を印加する電圧駆動型の駆動回路であり、スイッチＳＷ１，ＳＷ２を含んで構成される。なお、スイッチＳＷ１は、例えばＰＭＯＳトランジスタで構成され、スイッチＳＷ２は、例えばＮＭＯＳトランジスタで構成される。
【００２４】
そして、例えば、駆動信号Ｖｄｒ２がハイレベル（以下、“Ｈレベル”とする。）となると、スイッチＳＷ１は、オンし、スイッチＳＷ２は、オフする。この結果、ＩＧＢＴ３１のゲート電極には、スイッチＳＷ１のオン抵抗を介して所定の電圧Ｖｃｃ（例えば、“１５Ｖ”）が印加される。
【００２５】
一方、駆動信号Ｖｄｒ２がローレベル（以下、“Ｌレベル”とする。）となると、スイッチＳＷ１は、オフし、スイッチＳＷ２は、オンする。この結果、ＩＧＢＴ３１のゲート電極には、スイッチＳＷ１のオン抵抗を介して接地電圧（ここでは、“０Ｖ”）が印加される。
【００２６】
図２は、ＦＷＤ３２の電流ＩＦが小さい（例えば、２Ａ）場合における、電圧ＶＲの波形の一例を示す図である。なお、ここでは、上アームのＩＧＢＴ３０は、常に“オフ”されており、時刻ｔ１にＩＧＢＴ３１が“オン”されることとする。
【００２７】
まず、時刻ｔ０〜時刻ｔ１までは、ＩＧＢＴ３０，３１はともに“オフ”であるため、時刻ｔ０以前に流れていたインダクタ電流ＩＬは、ＦＷＤ３２を介して流れ続ける。図１では、特に図示していないが、例えば、ＦＷＤ３２や配線は、抵抗成分を有する。このため、電流ＩＦは、時刻ｔ１に近づくにつれて、徐々に減少する。
【００２８】
そして、例えば、時刻ｔ１にＩＧＢＴ３１が“オン”となると、電流ＩＦは、ＦＷＤ３２の逆回復時間を経過した後にほぼゼロとなる。また、この際、電圧ＶＲは、時刻ｔ１から“時間Ｔａ”だけ経過した後に、ほぼ“３００Ｖ”まで立ち上がる。この結果、ＦＷＤ３２には、“時間Ｔａ”で“３００Ｖ”の逆バイアス電圧が印加されることになる。
【００２９】
図３は、ＦＷＤ３２の電流ＩＦが大きい（例えば、２８Ａ）場合における、電圧ＶＲの波形の一例を示す図である。
【００３０】
ここでは、図２と同様に、ＩＧＢＴ３０は、常に“オフ”されており、時刻ｔ１１にＩＧＢＴ３１が“オン”されることとする。また、図２と、図３との横軸は同じであるため、時刻ｔ０〜ｔ２までの期間と、時刻ｔ１０〜ｔ１２までの期間とは等しく、例えば、５μｓである。
【００３１】
まず、時刻ｔ１０〜時刻ｔ１１までは、ＩＧＢＴ３０，３１はともに“オフ”であるため、時刻ｔ１０以前に流れていたインダクタ電流ＩＬは、ＦＷＤ３２を介して流れるとともに、時間の経過とともに、徐々に減少する。
【００３２】
そして、例えば、時刻ｔ１１にＩＧＢＴ３１が“オン”となると、電流ＩＦは、ＦＷＤ３２の逆回復時間を経過した後、ほぼゼロとなる。また、この際、電圧ＶＲは、時刻ｔ１１から“時間Ｔｂ”だけ経過した後に、ほぼ“３００Ｖ”まで立ち上がる。この結果、ＦＷＤ３２には、“時間Ｔｂ”で“３００Ｖ”の逆バイアス電圧が印加されることになる。
【００３３】
ここで、図２の電圧ＶＲの立ち上がり時間である“時間Ｔａ”と、図３の電圧ＶＲの立ち上がり時間である“時間Ｔｂ”とを比較すると、“時間Ｔｂ”の方が長い。したがって、インダクタ電流ＩＬが小さくなると、電圧ＶＲの立ち上がりは短くなり、インダクタ電流ＩＬが大きくなると、電圧ＶＲの立ち上がりは長くなる。この現象は、例えば、インダクタ電流ＩＬが小さく、ＦＷＤ３２のキャリアが少ない程、空乏層が早く広がり、インダクタ電流ＩＬが大きく、ＦＷＤ３２のキャリアが多い程、空乏層がゆっくり広がることによる。
【００３４】
図５は、ＬＶＩＣ２５を用いた際のインダクタ電流ＩＬと、電圧ＶＲが立ち上がる際の変化率との関係を示す図である。なお、「電圧ＶＲの立ち上がりの変化率」とは、電圧ＶＲの立ち上がり時間の変化を示す割合であり、例えば、電圧ＶＲが立ち上がった際の値である“３００Ｖ”を、電圧ＶＲが“０Ｖ”から“３００Ｖ”まで変化する時間で除算して得られる。
【００３５】
図５に示すように、インダクタ電流ＩＬが大きくなると、電圧ＶＲの立ち上がりの変化率が低下する傾向がみられる。したがって、図４で示した、一般的な電圧駆動型のＬＶＩＣ２５を用いた場合、インダクタ電流ＩＬが小さいほど、ＩＧＢＴ３１がオンとなる際に、インダクタ１１やコンデンサ１２を介して大きなノイズが発生してしまう。
【００３６】
図１に示すＬＶＩＣ２２は、このようなノイズを抑制すべく、インダクタ電流ＩＬが小さい場合には、ＩＧＢＴ３１を長い時間でオンする。
【００３７】
これにより、インダクタ電流ＩＬが小さく、電圧ＶＲが短時間で立ち上がる場合であっても、ＩＧＢＴ３１がオンする時間を長くすることにより、電圧ＶＲの急峻な変化を抑制できる。また、インダクタ電流ＩＬが大きく、電圧ＶＲが立ち上がる時間が長い場合、ＩＧＢＴ３１がオンする時間を短くすることにより、電圧ＶＲの立ち上がり時間が必要以上に長くなることを防ぐことができる。
【００３８】
＜＜＜ＬＶＩＣ２２の構成＞＞＞
図６は、ＬＶＩＣ２２の構成の一例を示す図である。ＬＶＩＣ２２は、ＦＷＤ３２の逆バイアスの電圧ＶＲが急峻になるのを防ぎつつ、駆動信号Ｖｄｒ２に基づいて、ＩＧＢＴ３１をオン、オフする集積回路であり、フィルタ５０、検出回路５１、及び駆動回路５２を含んで構成される。
【００３９】
フィルタ５０は、インダクタ電流ＩＬに応じた電圧Ｖｓのノイズを抑制し、電圧Ｖａとして出力する回路である。例えば、フィルタ５０は、抵抗、コンデンサ（不図示）を含むローパスフィルタである。このため、フィルタ５０は、電圧Ｖｓに含まれるノイズのうち、ＩＧＢＴ３１のスイッチング周波数より高い周波数のノイズを抑制する。
【００４０】
検出回路５１は、フィルタ５０から出力される電圧Ｖａを、駆動信号Ｖｄｒ２に基づいて取得する回路である。電圧Ｖａは、ノイズが除去された電圧Ｖｓであるため、検出回路５１は、インダクタ電流ＩＬを、電圧として検出することになる。なお、検出回路５１の詳細については、後述する。
【００４１】
駆動回路５２は、駆動信号Ｖｄｒ２が“Ｈ”レベルの時、検出回路５１の検出結果に応じた期間で、ＩＧＢＴ３１をオンし、駆動信号Ｖｄｒ２が“Ｌ”レベルの時、ＩＧＢＴ３１をオフする。なお、“Ｈ”レベルは、「一方の論理レベル」に相当し、“Ｌ”レベルは、「他方の論理レベル」に相当する。
【００４２】
＜＜検出回路５１の詳細＞＞
図７は、検出回路５１の構成の一例を示す図である。検出回路５１は、駆動信号Ｖｄｒ２に基づいて、電圧Ｖａをサンプリングして保持するサンプルホールド回路であり、遅延回路６０、エッジ検出回路６１、スイッチ６２、コンデンサ６３、及びユニティゲインバッファ６４を含んで構成される。
【００４３】
遅延回路６０及びエッジ検出回路６１は、電圧Ｖａをサンプリングするタイミングを生成する回路である。具体的には、遅延回路６０は、駆動信号Ｖｄｒ２を“所定時間Ｔｘ”だけ遅延させ、信号Ｖｄとして出力する。なお、遅延回路６０で遅延される“所定時間Ｔｘ”は、例えば、駆動信号Ｖｄｒ２が、ＩＧＢＴ３１をオフすべく、“Ｌ”レベルとなってから、実際にＩＧＢＴ３１がオフとなるまでの時間である。詳細は後述するが、このようなタイミングでＩＧＢＴ３１の電流をサンプリングすることにより、検出回路５１は、インダクタ電流ＩＬの最大値を取得できる。
【００４４】
エッジ検出回路６１は、信号Ｖｄの立下りエッジを検出し、パルス信号Ｖｐをスイッチ６２に出力する。
【００４５】
スイッチ６２は、一端に電圧Ｖａが印加され、パルス信号Ｖｐが入力された期間のみ“オン”する。この結果、スイッチ６２が“オン”されると、コンデンサ６３の電圧は、電圧Ｖａとなる。
【００４６】
ユニティゲインバッファは、コンデンサ６３の電圧を、電圧Ｖｂとして出力するバッファ回路である。
【００４７】
図８は、検出回路５１の動作を説明するための図である。なお、以下、本実施形態では、便宜上、電圧Ｖｓのノイズ成分を省略して説明しているため、電圧Ｖｓと、電圧Ｖａとは等しくなる。
【００４８】
時刻ｔ３０に駆動信号Ｖｄｒ２が“Ｈ”レベルになると、例えば、駆動回路５２は、例えば、時刻ｔ３１にＩＧＢＴ３１を“オン”する。この結果、インダクタ１１を介して流れるインダクタ電流ＩＬも徐々に増加するため、時刻ｔ３１以降、電圧Ｖａ（＝Ｖｓ）は上昇する。
【００４９】
そして、時刻ｔ３２に、駆動信号Ｖｄｒ２が“Ｌ”レベルになると、時刻ｔ３２から“所定時間Ｔｘ”だけ遅れた時刻ｔ３３に、信号Ｖｄも“Ｌ”レベルになる。この結果、パルス信号Ｖｐが出力されるため、スイッチ６２が“オン”し、電圧Ｖａがサンプリングされる。
【００５０】
ここで、時刻ｔ３３は、ＩＧＢＴ３１がオフする際のタイミングであるため、インダクタ電流ＩＬの電流値は最大となる。したがって、コンデンサ６３には、ＩＧＢＴ３１がオンとなった際の、ＩＧＢＴ３１のピーク電流を示す電圧値が保持されることになる。なお、時刻ｔ３３以降の時刻ｔ３４〜ｔ３７までは、時刻ｔ３０〜ｔ３３までの動作が繰り返される。
【００５１】
このように、検出回路５１は、ＩＧＢＴ３１がオンとなる毎に、ＩＧＢＴ３１に流れる電流のピークを検出して保持する。なお、ＩＧＢＴ３１がオンとなる際にＩＧＢＴ３１に流れる電流は、インダクタ電流ＩＬと同じである。このため、検出回路５１は、ＩＧＢＴ３１がオンとなる毎に、負荷であるインダクタ１１のインダクタ電流ＩＬのピーク値を検出することになる。
【００５２】
＜＜駆動回路５２の詳細＞＞
駆動回路５２は、ＩＧＢＴ３１をオンする際には、インダクタ電流ＩＬの大きさに応じた“ソース流Ｉｓ”（後述）でＩＧＢＴ３１のゲート容量を充電し、ＩＧＢＴ３１をオフする際には所定の電圧をＩＧＢＴ３１のゲート電極に印加する回路である。つまり、駆動回路５２は、ＩＧＢＴ３１をオンする際は、ＩＧＢＴ３１を電流で駆動し、ＩＧＢＴ３１をオフする際は、ＩＧＢＴ３１を電圧で駆動する。なお、ＩＧＢＴ３１のゲート電極は、「制御電極」に相当し、ＩＧＢＴ３１のゲート容量は、「第２スイッチング素子のゲート容量」に相当する。
【００５３】
駆動回路５２は、図６に示すように、設定回路７０ａ、電流生成回路７１、スイッチ７２、ＮＭＯＳトランジスタ７３、及びスイッチング回路７４を含んで構成される。
【００５４】
設定回路７０ａは、検出回路５１の検出結果に基づいて、電流生成回路７１（後述）が生成するソース電流Ｉｓの電流値を設定する回路である。具体的には、設定回路７０ａは、電圧Ｖｂの増加に応じてソース電流Ｉｓを大きくする設定データＳＥＴを、電流生成回路７１に出力する。なお、設定データＳＥＴは、例えば、３ビットのデータである。また、ここでは、設定回路７０ａが用いられているが、設定回路７０ａの代わりに、後述する設定回路７０ｂを用いても良い。
【００５５】
電流生成回路７１は、設定データＳＥＴに基づいたソース電流Ｉｓを生成する回路であり、電流源１００、ＰＮＰトランジスタ１０１〜１０４、スイッチ１１０〜１１２、抵抗１２０〜１２２を含んで構成される。
【００５６】
電流源１００は、所定のシンク電流を生成し、ＰＮＰトランジスタ１０１と、ＰＮＰトランジスタ１０２〜１０４とは、カレントミラー回路を構成する。
【００５７】
スイッチ１１０〜１１２は、設定データＳＥＴに応じてオン、オフするスイッチ群であり、スイッチ１１０〜１１２と、スイッチ７２との間には、抵抗１２０〜１２２が夫々設けられている。そして、本実施形態では、ＰＮＰトランジスタ１０２〜１０４から流れる電流が、“ソース電流Ｉｓ”となる。
【００５８】
インダクタ電流ＩＬが、例えば“１Ａ”と小さい場合、電圧Ｖｂも小さいため、スイッチ１１０〜１１２のうち、例えばスイッチ１１０のみがオンとなる。そして、インダクタ電流ＩＬが“１Ａ”から増加し、例えば“５Ａ”となると、電圧Ｖｂが大きくなる。この結果、スイッチ１１０〜１１２のうち、例えば、スイッチ１１０，１１１がオンとなる。このように、電流生成回路７１は、インダクタ電流ＩＬの増加に応じて大きくなるソース電流Ｉｓ、またはインダクタ電流ＩＬの減少に応じて小さくなるソース電流Ｉｓを生成する。
【００５９】
スイッチ７２は、ＩＧＢＴ３１をオンする際、ソース電流ＩｓをＩＧＢＴ３１のゲート電極に供給するための素子であり、ＮＭＯＳトランジスタ７３は、ＩＧＢＴ３１をオフする際、ＩＧＢＴ３１のゲート電極に接地電圧（“０Ｖ”）を印加する素子である。なお、本実施形態のＮＭＯＳトランジスタ７３のオン抵抗は、十分小さくなるよう設計されている。このため、ＮＭＯＳトランジスタ７３がオンすると、ＩＧＢＴ３１のゲート容量の電荷は短時間で放電される。なお、スイッチ７２は、「第１スイッチ」に相当し、ＮＭＯＳトランジスタ７３は、「第２スイッチ」に相当する。
【００６０】
スイッチング回路７４は、ＩＧＢＴ３１を“オン”すべく駆動信号Ｖｄｒ２が“Ｈ”レベルにの時、スイッチ７２を“オン”し、ＮＭＯＳトランジスタ７３を“オフ”する。この結果、“ソース電流Ｉｓ”が、ＩＧＢＴ３１のゲート電極に供給され、結果的にＩＧＢＴ３１は“オン”される。
【００６１】
また、スイッチング回路７４は、ＩＧＢＴ３１を“オフ”すべく駆動信号Ｖｄｒ２が“Ｌ”レベルの時、スイッチ７２を“オフ”し、ＮＭＯＳトランジスタ７３を“オン”する。この結果、ＩＧＢＴ３１のゲート容量は放電され、ＩＧＢＴ３１は“オフ”される。したがって、スイッチング回路７４は、ＩＧＢＴ３１を、インダクタ電流ＩＬに関わらずオフする。
【００６２】
＜＜＜ＩＧＢＴ３１が“オン”される際の波形＞＞＞
図９は、ＩＧＢＴ３１が“オン”される際の主要なノードの波形の一例を示す図である。なお、図８において、“破線”は、ＬＶＩＣ２２の代わりに、図４で示したＬＶＩＣ２５が用いられ、ＩＧＢＴ３１が“オン”された際の波形の一例であり、“実線”は、ＬＶＩＣ２２によりＩＧＢＴ３１が“オン”された際の波形の一例である。
【００６３】
＜＜ＬＶＩＣ２５がＩＧＢＴ３１を“オン”する場合（破線）＞＞
まず、ＩＧＢＴ３０，３１がともに“オフ”された状態から、一般的な電圧駆動型のＬＶＩＣ２５が、時刻ｔ４０にＩＧＢＴ３１を“オン”した際の主要なノードの波形（ここでは、“破線”の波形）を説明する。
【００６４】
時刻ｔ４０に、スイッチＳＷ１がオンとなると、ＩＧＢＴ３１のゲート電極には、スイッチＳＷ１のオン抵抗を介して、電圧Ｖｃｃ（例えば、“１５Ｖ”）が印加される。この結果、ＩＧＢＴ３１のゲート電極には、突入電流が流れ、ＩＧＢＴ３１のゲート容量は充電される。
【００６５】
そして、電圧Ｖｇ２が上昇すると、ＬＶＩＣ２５から、電圧Ｖｃｃと、電圧Ｖｇ２との差が小さくなるため、ＩＧＢＴ３１のゲート電極に供給される電流は低下する。ただし、この間もＩＧＢＴ３１のゲート容量は充電されるため、電圧Ｖｇ２は上昇する。
【００６６】
時刻ｔ４１に、ＩＧＢＴ３１が“オン”となると、インダクタ電流ＩＬが増加するため、電圧Ｖｓも上昇する。この際、ＩＧＢＴ３１のエミッタ電極と、コレクタ電極との電圧Ｖｃｅは、時刻ｔ４１から減少し、時刻ｔ４２には、ほぼ“０Ｖ”まで低下する。
【００６７】
また、この際、図１に示す上アーム側のＦＷＤ３２の電圧ＶＲは、ＶＲ＝Ｖｄｃ−Ｖｃｅとなるため、ＩＧＢＴ３１が“オン”となる時刻ｔ４１から、電圧Ｖｃｅの減少に伴い増加し、時刻ｔ４２には、ほぼ電圧Ｖｄｃ（＝“３００Ｖ”）まで上昇する。このため、ここでは、時刻ｔ４１から時刻ｔ４２まで、電圧ＶＲは立ち上がることになる。
【００６８】
＜＜ＬＶＩＣ２２がＩＧＢＴ３１を“オン”する場合（実線）＞＞
つぎに、ＩＧＢＴ３０，３１がともに“オフ”された状態から、ＬＶＩＣ２２が、時刻ｔ５１にＩＧＢＴ３１を“オン” した際の主要なノードの波形（ここでは、“実線”の波形）を説明する。
【００６９】
なお、時刻ｔ５１より前の時刻ｔ５０は、ＩＧＢＴ３１を“オフ”すべく駆動信号Ｖｄｒ２（図８では不図示）が、“Ｌ”レベルとなってから“所定時間Ｔｘ”経過したタイミングである。このため、時刻ｔ５０において、検出回路５１は、ＩＧＢＴ３１が“オフ”される前のインダクタ電流ＩＬのピークに応じた電圧Ｖａを保持することになる。なお、ここでは、時刻ｔ５０におけるインダクタ電流ＩＬのピークを“電流値Ｉ０”とする。
【００７０】
そして、設定回路７０ａは、時刻ｔ５０における“電流値Ｉ０”に応じた設定データＳＥＴを出力する。このため、電流生成回路７１は、スイッチ７２がオンすると、“電流値Ｉ０”に応じたソース電流Ｉｓを生成する。なお、このタイミングでは、スイッチ７２はオフしているため、ソース電流Ｉｓは、生成されず、ＩＧＢＴ３１のゲート電極に供給されることは無い。
【００７１】
ＩＧＢＴ３１を“オン”すべく、駆動信号Ｖｄｒ２（図９では不図示）が“Ｈ”レベルとなると、時刻ｔ５１に、スイッチング回路７４は、スイッチ７２を“オン”し、ＮＭＯＳトランジスタ７３を“オフ”する。この結果、“電流値Ｉ０”に応じた所定のソース電流ＩｓがＩＧＴＢ３１のゲート電極に供給されることになる。なお、ここでは、所定のソース電流Ｉｓは、“電流値Ｉ１”であることとする。
【００７２】
そして、ＩＧＴＢ３１のゲート容量は、“電流値Ｉ１”のソース電流Ｉｓにより充電されるため、ゲート電圧Ｖｇ２は徐々に増加する。そして、時刻ｔ５２にＩＧＢＴ３１が“オン”となると、インダクタ電流ＩＬが増加し、電圧Ｖｓも上昇する。この際、ＩＧＢＴ３１のエミッタ電極と、コレクタ電極との電圧Ｖｃｅは、時刻ｔ５２から緩やかに減少し、時刻ｔ５３には、ほぼ“０Ｖ”まで低下する。
【００７３】
また、図１に示す上アーム側のＦＷＤ３２の電圧ＶＲは、ＶＲ＝Ｖｄｃ−Ｖｃｅとなるため、ＩＧＢＴ３１が“オン”となる時刻ｔ５２から、電圧Ｖｃｅの減少に伴い緩やかに増加し、時刻ｔ５３には、ほぼ電圧Ｖｄｃ（＝“３００Ｖ”）まで上昇する。
【００７４】
ここで、一般的な電圧駆動型のＬＶＩＣ２５を用いた場合、“破線”で示すように、電圧ＶＲは、時刻ｔ４１から時刻ｔ４２の期間で立ち上がっている。一方、本実施形態のＬＶＩＣ２２を用いた場合、電圧ＶＲは、時刻ｔ５２から時刻ｔ５３の期間で立ち上がっている。ここで、時刻ｔ４１〜時刻ｔ４２までの期間より、時刻ｔ５２〜時刻ｔ５３までの期間の方が長い。このため、図８の最下段に示すように、ＬＶＩＣ２５を用いた方が、電圧ＶＲの急激な変化を抑制できるため、ノイズの発生が抑制される。
【００７５】
ところで、図２、図３で説明したように、インダクタ電流ＩＬが小さくなると、ＦＷＤ３２のキャリアが少なくなり、ＦＷＤ３２の空乏層が早く広がる。したがって、一般には、インダクタ電流ＩＬが小さくなると、電圧ＶＲの立ち上がり時間が短くなり、ノイズが大きくなる。
【００７６】
しかしながら、インダクタ電流ＩＬが小さくなると、例えば、時刻ｔ５０におけるＩＧＢＴ３１のピーク電流が、“電流値Ｉ０”より小さくなる。したがって、時刻ｔ５０でサンプリングされる電圧Ｖａも小さくなる。
【００７７】
このような場合、ソース電流Ｉｓの電流値は、“電流値Ｉ１”よりも小さくなるため、ＩＧＢＴ３１のゲート容量が充電される時間は長くなる。したがって、本実施形態では、インダクタ電流ＩＬが小さくなった場合であても、電圧ＶＲが急激に変化することを防ぐことができる。
【００７８】
また、インダクタ電流ＩＬが大きくなると、ＦＷＤ３２のキャリアが多くなり、ＦＷＤ３２の空乏層がゆっくり広がる。この際に、電圧ＶＲの立ち上がり時間が必要以上に長くなり、スイッチングの効率が低下することがある。
【００７９】
しかしながら、本実施形態では、インダクタ電流ＩＬの増加に応じてソース電流Ｉｓの電流値も大きくなる。そして、ＩＧＢＴ３１のゲート容量が充電される時間が短くなるため、駆動回路５２は、必要以上に電圧ＶＲの立ち上がり時間が長くなることを防ぐことができる。
【００８０】
＜＜ＬＶＩＣ２２とＬＶＩＣ２５との比較＞＞
図１０は、インダクタ電流ＩＬと、電圧ＶＲの変化率との関係を示す図である。なお、図１０の“実線”は、ＬＶＩＣ２２がＩＧＢＴ３１を“オン”した際の一例であり、“破線”は、ＬＶＩＣ２５がＩＧＢＴ３１を“オン”した際の一例である。
【００８１】
このように、一般的な、電圧駆動型のＬＶＩＣ２５を用いてＩＧＢＴ３１をオンする場合と比べると、本実施形態のＬＶＩＣ２２を用いることにより、ＦＷＤ３２の逆バイアス電圧である電圧ＶＲの変化率を小さくすることができる。この結果、ＬＶＩＣ２２は、電圧ＶＲに起因して発生するノイズを抑制できる。また、ＬＶＩＣ２２は、インダクタ電流ＩＬが変化した場合であっても、電圧ＶＲをほぼ一定とすることができる。
【００８２】
＜＜＜＜他の実施例＞＞＞＞
＝＝設定回路の他の実施例＝＝
図１１は、設定回路７０ｂの一例を示す図である。設定回路７０ｂも、設定回路７０ａと同様に、検出回路５１の検出結果に基づいて、電流生成回路７１が生成するソース電流Ｉｓの電流値を設定する回路である。具体的には、設定回路７０ｂは、検出回路５１でサンプリングされ、保持された電圧Ｖｂと、次のサンプリング期間の電圧Ｖａとを比較し、比較結果に基づいてソース電流Ｉｓを変化させる。
【００８３】
設定回路７０ｂは、エッジ検出回路１５０、コンパレータ１５１、Ｄフリップフロップ１５２、及びカウンタ１５３を含んで構成される。
【００８４】
エッジ検出回路１５０は、駆動信号Ｖｄｒ２の立下りエッジを検出し、パルス信号を出力する。
【００８５】
コンパレータ１５１（比較回路）は、検出回路５１でサンプリングされ、保持された電圧Ｖｂと、次のサンプリング期間の電圧Ｖａとを比較する。コンパレータ１５１は、電圧Ｖａが、電圧Ｖｂより小さいと、“Ｌ”レベルの比較結果Ｖｃを出力し、電圧Ｖａが、電圧Ｖｂより大きいと、“Ｈ”レベルの比較結果Ｖｃを出力する。図８においては、コンパレータ１５１は、例えば、時刻ｔ３３にサンプリングして保持した電圧Ｖｂと、電圧Ｖａとを比較する。
【００８６】
Ｄフリップフロップ１５２（保持回路）は、エッジ検出回路１５０からのパルス信号に基づいて、駆動信号Ｖｄｒ２が“Ｌ”となるタイミングで、コンパレータ１５１の比較結果Ｖｃを保持する。例えば、Ｄフリップフロップ１５２は、時刻ｔ３６において、電圧Ｖａと、時刻ｔ３３で保持された電圧Ｖｂとの比較結果Ｖｃを保持する。
【００８７】
カウンタ１５３は、比較結果Ｖｃに基づいて、上述した“設定データＳＥＴ”に相当するカウント値を変化させる回路である。具体的には、カウンタ１５３は、比較結果Ｖｃが“Ｈ”レベルの場合、つまり、インダクタ電流ＩＬが増加した場合、ソース電流Ｉｓが大きくなるよう、カウント値（つまり、“設定データＳＥＴ”）を変化させる。また、カウンタ１５３は、比較結果Ｖｃが“Ｌ”レベルの場合、つまり、インダクタ電流ＩＬが減少した場合、ソース電流Ｉｓが小さくなるよう、カウント値を変化させる。なお、カウンタ１５３には、所定のソース電流Ｉｓが生成されるよう、初期値が設定されている。このような設定回路７０ｂを設定回路７０ａの代わりに用いた場合であっても、設定回路７０ａを用いた場合と同様の効果を得ることができる。
【００８８】
なお、ＩＧＢＴ３１がオフするタイミング、すなわち、信号Ｖｄが“Ｌ”レベルとなるタイミング（例えば、図８の時刻ｔ３３）が、「第１タイミング」に相当し、駆動信号Ｆｄｒ２が“Ｌ”レベルとなるタイミング（例えば、図８の時刻ｔ３６）が、「第２タイミング」に相当する。
【００８９】
また、インダクタ電流ＩＬに応じた電圧Ｖａが「第１電圧」に相当し、電圧Ｖｂが「第２電圧」に相当する。
【００９０】
＝＝パワーモジュール２００＝＝
図１２は、パワーモジュール２００の一例を示す図である。パワーモジュール２００では、図１のパワーモジュール１０のＩＧＢＴ３１の代わりに、ＩＧＢＴ３５を用い、抵抗１３の代わりに、抵抗３６を用いている。なお、図１と、図１２とでは、同じ符号が付されたブロックは同じである。
【００９１】
ＩＧＢＴ３５は、インダクタ電流ＩＬを制御するサイズの大きいＩＧＢＴと、電流検出用のサイズの小さいＩＧＢＴとを含む素子であり、電流検出用のＩＧＢＴからの電流が、抵抗３６に供給される。したがって、ＩＧＢＴ３５を用いた場合であっても、負荷であるインダクタ電流ＩＬ及びＩＧＢＴ３５に流れる電流に応じた電圧Ｖｓが、抵抗３６で生成される。この結果、パワーモジュール２００の検出回路５１は、インダクタ電流ＩＬを検出できるため、パワーモジュール２００は、パワーモジュール１０と同様の効果を奏する。
【００９２】
＝＝パワーモジュール２１０＝＝
図１３は、パワーモジュール２１０の一例を示す図である。パワーモジュール２１０は、三相モータ２２０を駆動する半導体装置であり、電力変換用のブリッジ回路３００、ＨＶＩＣ３０１〜３０３、ＬＶＩＣ３０４、端子ＨＵ，ＨＶ，ＨＷ，ＬＵ，ＬＶ，ＬＷ，Ｐ，Ｕ，Ｖ，Ｗ，ＮＵ，ＮＶ，ＮＷを含む。
【００９３】
ブリッジ回路３００は、ＩＧＢＴ４００〜４０５、ＦＷＤ４１０〜４１５、抵抗Ｒｕ，Ｒｖ，Ｒｗを含んで構成される。なお、ブリッジ回路３００は、「スイッチ回路」に相当する。
【００９４】
ＩＧＢＴ４００，４０１は、Ｕ相のスイッチング素子であり、ＩＧＢＴ４００，４０１の夫々には、ＦＷＤ４１０，４１１が設けられている。
【００９５】
ＩＧＢＴ４０２，４０３は、Ｖ相のスイッチング素子であり、ＩＧＢＴ４０２，４０３の夫々には、ＦＷＤ４１２，４１３が設けられている。
【００９６】
ＩＧＢＴ４０４，４０５は、Ｗ相のスイッチング素子であり、ＩＧＢＴ４０４，４０５の夫々には、ＦＷＤ４１４，４１５が設けられている。
【００９７】
本実施形態では、ＩＧＢＴ４００，４０２，４０４の夫々は、「第１スイッチング素子」に対応し、ＩＧＢＴ４０１，４０３，４０５の夫々は、「第２スイッチング素子」に対応する。また、ＦＷＤ４１０，４１２，４１４の夫々は、「第１還流ダイオード」に対応し、ＦＷＤ４１１，４１３，４１５の夫々は、「第２還流ダイオード」に対応する。
【００９８】
抵抗Ｒｕ，Ｒｖ，Ｒｗの夫々は、Ｕ相、Ｖ相、Ｗ相のスイッチング素子に流れる電流を検出する抵抗である。なお、抵抗Ｒｕ，Ｒｖ，Ｒｗの夫々に発生する電圧を、“電圧Ｖｓｕ”、“電圧Ｖｓｖ”、“電圧Ｖｓｗ”とする。
【００９９】
端子Ｐには、電源電圧Ｖｄｃが印加され、端子Ｕ，Ｖ，Ｗには、負荷である三相モータ２２０が設けられ、端子ＮＵ，ＮＶ，ＮＷは接地されている。
【０１００】
ＨＶＩＣ３０１〜３０３の夫々は、端子ＨＵ，ＨＶ，ＨＷを介して入力されるマイコン（不図示）からの信号により、上アームのＩＧＢＴ４００，４０２，４０４をスイッチングするための集積回路である。
【０１０１】
ＬＶＩＣ３０４は、端子ＬＵ，ＬＶ，ＬＷを介して入力されるマイコン（不図示）からの駆動信号Ｖｄｒｕ，Ｖｄｒｖ，Ｖｄｒｗにより、下アームのＩＧＢＴ４０１，４０３，４０５をスイッチングするための集積回路である。
【０１０２】
ＬＶＩＣ３０４の内部構成の図は省略しているが、ＬＶＩＣ３０４は、図６のＬＶＩＣ２２のフィルタ５０、検出回路５１、駆動回路５２の３つの回路を、３相分含んでいる。具体的には、ＬＶＩＣ３０４は、Ｕ相用の「フィルタ５０、検出回路５１、及び駆動回路５２」と、Ｖ相用の「フィルタ５０、検出回路５１、及び駆動回路５２」と、Ｗ相用の「フィルタ５０、検出回路５１、及び駆動回路５２」とを含む。この結果、ＬＶＩＣ３０４は、三相モータ２２０を駆動する場合であっても、上アームのＦＷＤ４１０，４１２，４１４の逆バイアス電圧の変化を抑制できる。したがって、パワーモジュール２１０において発生するノイズが低減される。
【０１０３】
＝＝＝まとめ＝＝＝
以上、本実施形態のパワーモジュール１０，２００，２１０について説明した。一般に、インダクタ電流ＩＬが減少すると、上アームのＦＷＤ３２の逆バイアスの電圧ＶＲの変化は急激になる。しかしながら、駆動回路５２は、インダクタ電流ＩＬの大きさに応じて、ＩＧＢＴ３１のゲート容量を充電する電流の大きさを制御する。具体的には、駆動回路５２は、インダクタ電流ＩＬの減少に応じて、ソース電流Ｉｓを小さくするため、ＩＧＢＴ３１のゲート容量が充電される期間は長くなる。この結果、駆動回路５２は、インダクタ電流ＩＬが大きい場合よりも長い期間（例えば、図９の時刻ｔ５２〜ｔ５３）をかけて、ＩＧＢＴ３１をオンする。したがって、インダクタ電流ＩＬが減少した場合であっても、電圧ＶＲが急激に変化することを防ぐことができ、ノイズの抑制が可能となる。
【０１０４】
また、インダクタ電流ＩＬの減少に応じて長くなる期間で、ＩＧＢＴ３１をオンする構成としては、電圧駆動型のＬＶＩＣを用いることも可能である。例えば、ＬＶＩＣ２５のスイッチＳＷ１のオン抵抗を、インダクタ電流ＩＬの減少に応じて大きくすれば、本実施形態と同様の効果を得られる。しかしながら、電圧駆動型のＬＶＩＣ２５を用いる場合、ＩＧＢＴ３１をオンする際に、突入電流が発生することがある（例えば、図９の時刻ｔ４０）。ＬＶＩＣ２２は、電流駆動型の集積回路であるため、ＩＧＢＴ３１を駆動する際に突入電流が発生することを防ぐことができるため、スイッチングノイズを低減できる。
【０１０５】
また、駆動回路５２は、ＩＧＢＴ３１をオフする際、ＮＭＯＳトランジスタ７３を用いている。これにより、ＩＧＢＴ３１のゲート容量を直ちに放電できる。
【０１０６】
また、検出回路５１は、ＩＧＢＴ３１がオフとなる所定のタイミングで電圧Ｖａをサンプリングし、保持する。このように、サンプリングされるタイミングが予め決まっているため、精度良く、ソース電流Ｉｓを生成することができる。なお、ＩＧＢＴ３１がオフとなるタイミングは、インダクタ電流ＩＬやＩＧＢＴ３１に流れる電流が最大となるタイミングである。
【０１０７】
また、ソース電流Ｉｓは、サンプリングされた電圧Ｖｂに比較して、電圧Ｖａが大きくなったか否かに基づいて調整されても良い。このような方法であっても、ＬＶＩＣ２２は、ＦＷＤ３２の逆バイアスの電圧ＶＲの変化を抑制することができる。
【０１０８】
また、本実施形態では、電圧Ｖｓのノイズを抑制するフィルタ５０が設けられ、フィルタ５０の出力が検出される。したがって、駆動回路５２は、インダクタ電流ＩＬに応じたソース電流Ｉｓを、精度良く生成することができる。
【０１０９】
また、例えば、ハーフブリッジ回路２０やブリッジ回路３００に含まれるスイッチング素子は、ＩＧＢＴであることとしたが、例えば、ＭＯＳトランジスタであっても良い。このような場合、スイッチング素子に対する還流ダイオードは、ＭＯＳトランジスタのボディダイオードで実現される。
【０１１０】
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
【０１１１】
本実施形態の電流生成回路７１は、スイッチ１１０〜１１２のオン、オフが切り替わることにより、ソース電流Ｉｓを調整することとしたが、これに限られない。例えば、検出回路５１の電圧Ｖｂにより、ソース電流Ｉｓの電流値を変化させる電圧制御電流源であっても良い。
【０１１２】
また、電力変換用の回路としては、ハーフブリッジ回路２０でなく、例えばＨブリッジ回路や他の回路であっても良い。このような場合、Ｈブリッジ回路は、「スイッチ回路」に相当する。
【符号の説明】
【０１１３】
１０，２００，２１０  パワーモジュール
１１  インダクタ
１２，６３，２２１  コンデンサ
１３，３６，１２０〜１２２，Ｒｕ，Ｒｖ，Ｒｗ  抵抗
２０  ハーフブリッジ回路
２１，３０１〜３０３  ＨＶＩＣ
２２，２５，３０４  ＬＶＩＣ
３０，３１，３５，４００〜４０５  ＩＧＢＴ
３２，３３，４１０〜４１５  ＦＷＤ
５０  フィルタ
５１  検出回路
５２  駆動回路
６０  遅延回路
６１，１５０  エッジ検出回路
６２，７２，１１０〜１１２，ＳＷ１，ＳＷ２  スイッチ
６４  ユニティゲインバッファ
７０  設定回路
７１  電流生成回路
７３  ＮＭＯＳトランジスタ
１００  電流源
１０１〜１０４  ＰＮＰトランジスタ
１５１  コンパレータ
１５２  Ｄフリップフロップ
１５３  カウンタ
２２０  三相モータ
３００  ブリッジ回路
【図１】
2020205491.tif 000003
【図２】
2020205491.tif 000004
【図３】
2020205491.tif 000005
【図４】
2020205491.tif 000006
【図５】
2020205491.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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