(57)【要約】【課題】回路の大型化を抑制しつつ検出精度を良好にする。【解決手段】信号検出回路３は、一方の端子がスイッチング素子の一方の主端子に接続されるコンデンサＣ１と、一方の端子がスイッチング素子の他方の主端子に接続されるコンデンサＣ２と、検出回路６と、を備える。検出回路６は、コンデンサＣ１の他方の端子の信号およびコンデンサＣ２の他方の端子の信号を入力し、それらの入力信号に基づいてスイッチング素子の主端子の信号である被検出信号を検出する差動構成の回路である。【選択図】図２
2020205521.tif 000002
【特許請求の範囲】
【請求項１】
一方の端子がスイッチング素子（２）の一方の主端子に接続される第１コンデンサ（Ｃ１）と、
一方の端子が前記スイッチング素子の他方の主端子に接続される第２コンデンサ（Ｃ２）と、
前記第１コンデンサの他方の端子の信号および前記第２コンデンサの他方の端子の信号を入力し、それらの入力信号に基づいて前記スイッチング素子の主端子の信号である被検出信号を検出する差動構成の検出回路（６、１２、５２、６２）と、
を備える信号検出回路。
【請求項２】
前記検出回路は、
前記第１コンデンサの他方の端子の信号および前記第２コンデンサの他方の端子の信号を入力し、それらの入力信号を増幅した信号を出力する増幅器（６３、１１）と、
前記増幅器の出力信号が入力される比較器（１０）と、
前記増幅器の各入力端子に同一の信号を入力する同一信号入力部（１３、６４）と、
一方の端子が前記増幅器の出力端子に接続されるとともに他方の端子が前記比較器の入力端子に接続された記憶用コンデンサ（Ｃ５、Ｃ６）と、
前記記憶用コンデンサの他方の端子を所定の基準電位に接続するスイッチ（ＳＷ７、ＳＷ８）と、
を備える請求項１に記載の信号検出回路。
【請求項３】
前記第１コンデンサの一方の端子と前記スイッチング素子の一方の主端子との間は、それらの間を電気的に開閉可能なスイッチを介することなく接続され、
前記第２コンデンサの一方の端子と前記スイッチング素子の他方の主端子との間は、それらの間を電気的に開閉可能なスイッチを介することなく接続されている請求項１または２に記載の信号検出回路。
【請求項４】
さらに、
前記第１コンデンサの一方の端子と前記スイッチング素子の一方の主端子との間に直列に介在する第１受動素子（２２）と、
前記第２コンデンサの一方の端子と前記スイッチング素子の他方の主端子との間に直列に介在する第２受動素子（２３）と、
を備える請求項１から３のいずれか一項に記載の信号検出回路。
【請求項５】
さらに、
前記第１コンデンサの一方の端子と前記スイッチング素子の一方の主端子との間を接続する経路に接続された第１静電気保護部（３２）と、
前記第２コンデンサの一方の端子と前記スイッチング素子の他方の主端子との間を接続する経路に接続された第２静電気保護部（３３）と、
を備える請求項１から４のいずれか一項に記載の信号検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子の主端子の信号を検出する信号検出回路に関する。
【背景技術】
【０００２】
特許文献１には、例えばＭＯＳＦＥＴであるスイッチング素子の負荷信号、具体的にはスイッチング素子のドレイン・ソース間電圧を計測し、その計測結果に基づいてスイッチング素子のゲートに与えるゲート信号のタイミングを調整する構成が開示されている。このような構成では、スイッチング素子の負荷信号を検出するための回路である信号検出回路が用いられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１９−５７７５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記した信号検出回路では、スイッチング素子が、そのドレイン・ソース間に比較的高い電圧が生じる用途、いわゆる高電圧用途に用いられる場合には、比較的高い耐圧を有する高耐圧素子を用いて構成する必要があるため、集積化する際に回路面積の増加を招くおそれがある。そこで、従来、信号検出回路の前段にコンデンサなどの素子からなる分圧回路を設けてドレイン・ソース間電圧を降圧してから入力することが考えられている。
【０００５】
このような従来の構成では、次のような問題が生じる。すなわち、分圧回路を構成するコンデンサなどをＩＣの外付け部品として実装した場合、信号検出回路全体としての小型化が阻害されるおそれがある。また、分圧回路を構成するコンデンサなどをＩＣに内蔵した場合、コンデンサの容量が小さくならざるを得ず、寄生容量の影響により信号の検出精度が低下するおそれがある。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、回路の大型化を抑制しつつ検出精度を良好にすることができる信号検出回路を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１に記載の信号検出回路は、一方の端子がスイッチング素子（２）の一方の主端子に接続される第１コンデンサ（Ｃ１）と、一方の端子がスイッチング素子の他方の主端子に接続される第２コンデンサ（Ｃ２）と、検出回路（６、１２、５２、６２）と、を備える。検出回路は、第１コンデンサの他方の端子の信号および第２コンデンサの他方の端子の信号を入力し、それらの入力信号に基づいてスイッチング素子の主端子の信号である被検出信号を検出する差動構成の回路である。
【０００８】
上記構成によれば、スイッチング素子の各主端子の信号が検出回路に差動で取り込まれることになり、入力段に設けられる第１コンデンサおよび第２コンデンサの容量が比較的小さい場合であっても、寄生容量が被検出信号の検出精度に及ぼす影響を低減することができる。そのため、上記構成の信号検出回路を構成する第１コンデンサおよび第２コンデンサを含む各素子をまとめて集積化することが可能となる。したがって、上記構成によれば、回路の大型化を抑制しつつ検出精度を良好にすることができるという優れた効果が得られる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る駆動回路の構成を模式的に示す図
【図２】第１実施形態に係る信号検出回路の具体的な第１構成例を模式的に示す図
【図３】第１実施形態に係る信号検出回路の具体的な第２構成例を模式的に示す図
【図４】第１実施形態に係る基本の検出動作が行われる際の各部の信号を模式的に示すタイミングチャート
【図５】第１実施形態に係るリセット機能有りの検出動作の第１ステップでのスイッチのオンオフ状態を表す図
【図６】第１実施形態に係るリセット機能有りの検出動作の第１ステップが行われる際の各部の信号を模式的に示すタイミングチャートその１
【図７】第１実施形態に係るリセット機能有りの検出動作の第１ステップが行われる際の各部の信号を模式的に示すタイミングチャートその２
【図８】第１実施形態に係るリセット機能有りの検出動作の第２ステップでのスイッチのオンオフ状態を表す図
【図９】第１実施形態に係るリセット機能有りの検出動作の第３ステップが行われる際の各部の信号を模式的に示すタイミングチャート
【図１０】第２実施形態に係る信号検出回路の具体的な構成例を模式的に示す図
【図１１】第３実施形態に係る信号検出回路の具体的な構成例を模式的に示す図
【図１２】第４実施形態に係る信号検出回路の具体的な第１構成例を模式的に示す図
【図１３】第４実施形態に係る信号検出回路の具体的な第２構成例を模式的に示す図
【図１４】第５実施形態に係る信号検出回路の具体的な構成例を模式的に示す図
【図１５】第５実施形態に係る差動増幅器の出力信号および閾値電圧を模式的に示すタイミングチャート
【図１６】第６実施形態に係る信号検出回路の具体的な構成例を模式的に示す図
【発明を実施するための形態】
【００１０】
以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
以下、第１実施形態について図１〜図８を参照して説明する。
【００１１】
＜全体構成＞
図１に示すように、本実施形態の駆動回路１は、一対の直流電源線間に接続されたハーフブリッジ回路を構成する２つのスイッチング素子のうちロウサイド側のスイッチング素子２を駆動する。スイッチング素子２は、半導体スイッチング素子であり、本実施形態では、Ｎチャネル型のＭＯＳＦＥＴとなっている。スイッチング素子２の一方の主端子であるドレインは、図示しないハイサイド側のスイッチング素子を介して高電位側の直流電源線に接続されている。スイッチング素子２の他方の主端子であるソースは、低電位側の直流電源線Ｌ１に接続されている。
【００１２】
本実施形態では、上記した一対の直流電源線間には、例えば数百Ｖといった比較的高い電圧が印加される。つまり、スイッチング素子２は、高電圧用途に用いられる。駆動回路１は、外部から与えられる制御信号Ｓａなどに基づいてゲート信号Ｓｂを生成し、そのゲート信号Ｓｂをスイッチング素子２のゲートに与えることにより、スイッチング素子２の駆動を制御する。
【００１３】
駆動回路１は、半導体集積回路、つまりＩＣとして構成されており、信号検出回路３、信号生成回路４、信号調整回路５などを備えている。信号検出回路３には、スイッチング素子２の主端子の信号、つまりスイッチング素子２のソースの信号Ｓｓと、そのドレインの信号Ｓｄと、が入力される。したがって、信号Ｓｓ、Ｓｄは、信号検出回路３の検出対象となる被検出信号に相当する。つまり、本実施形態では、被検出信号としては、スイッチング素子２のドレイン・ソース間の電圧ＶＤＳとなっている。
【００１４】
なお、被検出信号としては、スイッチング素子２に流れる電流でもよいし、これら電圧および電流の組み合わせでもよい。この場合、信号検出回路３は、被検出信号の検出結果に対応した信号である検出信号Ｓｃを出力する。この場合、検出信号Ｓｃは、電圧ＶＤＳが所定のリファレンス電圧Ｖｒｅｆに到達したタイミングで反転する２値の信号となっている。
【００１５】
信号検出回路３から出力される検出信号Ｓｃを用いることにより、電圧ＶＤＳのピーク値が予め定められた上限値を超えたか否かを検出することができる。この場合、リファレンス電圧Ｖｒｅｆは、上記した上限値に対応した電圧値に設定すればよい。また、信号検出回路３から出力される検出信号Ｓｃを用いることにより、スイッチング素子２のターンオン時またはターンオフ時、つまりスイッチング動作時における電圧ＶＤＳのスルーレートを検出することができる。この場合、スイッチング素子２のターンオンまたはターンオフの期間において、リファレンス電圧Ｖｒｅｆを複数段階の電圧値に切り替える。このようにすれば、検出信号Ｓｃに基づいて、電圧ＶＤＳが各電圧値に達したタイミングを取得することが可能となり、それら各タイミングに基づいて電圧ＶＤＳのスルーレートを検出することができる。
【００１６】
信号生成回路４は、外部から与えられる制御信号Ｓａに基づいてゲート信号Ｓｂを生成する。この場合、ゲート信号Ｓｂは、スイッチング素子２を、図示しないハイサイド側のスイッチング素子と相補的にオンオフするための信号となる。信号調整回路５は、信号検出回路３から与えられる検出信号Ｓｃに基づいて信号生成回路４において生成されるゲート信号Ｓｂを調整する。この場合、信号調整回路５は、検出信号Ｓｃに基づいてゲート信号Ｓｂの供給経路に介在する図示しないゲート抵抗の抵抗値を切り替える。言い換えると、信号調整回路５は、検出信号Ｓｃに基づいて駆動回路１の駆動能力を切り替える。
【００１７】
具体的には、信号調整回路５は、次のようにゲート信号Ｓｂを調整する。すなわち、信号調整回路５は、検出信号Ｓｃに基づいて、スイッチング素子２のスイッチング動作時における電圧ＶＤＳのピーク値が上限値を超えたか否かを検出する。信号調整回路５は、ピーク値が上限値を超えたことが検出された場合にはゲート抵抗の抵抗値を高くするように切り替えて駆動回路１の駆動能力を低くし、ピーク値が上限値を超えたことが検出されない場合にはゲート抵抗の抵抗値を低くするように切り替えて駆動回路１の駆動能力を高くする。このようにすれば、スイッチング素子２のスイッチング動作時における電圧ＶＤＳのピーク値が予め定められた上限値未満となるように、つまり最適値となるように制御される。
【００１８】
また、信号調整回路５は、検出信号Ｓｃに基づいて、スイッチング素子２のスイッチング動作時における電圧ＶＤＳのスルーレートを検出する。信号調整回路５は、検出したスルーレートが予め定められた閾値以上である場合にはゲート抵抗の抵抗値を高くするように切り替えて駆動回路１の駆動能力を低くし、検出したスルーレートが閾値未満である場合にはゲート抵抗の抵抗値を低くするように切り替えて駆動回路１の駆動能力を高くする。このようにすれば、スイッチング素子２のスイッチング動作時における電圧ＶＤＳのスルーレートが予め定められた閾値未満となるように、つまり最適値となるように制御される。
【００１９】
＜信号検出回路の具体的構成＞
信号検出回路３の具体的な構成としては、例えば図２に示すような第１構成例、図３に示すような第２構成例などを採用することができる。図２に示すように、第１構成例の信号検出回路３Ａは、コンデンサＣ１、Ｃ２および検出回路６を備えている。コンデンサＣ１は、第１コンデンサに相当するものであり、その一方の端子はスイッチング素子２のドレインに接続されている。コンデンサＣ２は、第２コンデンサに相当するものであり、その一方の端子はスイッチング素子２のソースに接続されている。
【００２０】
この場合、コンデンサＣ１の一方の端子とスイッチング素子２のドレインとの間は、それらの間を開閉可能なスイッチを介することなく接続されている。また、この場合、コンデンサＣ２の一方の端子とスイッチング素子２のソースとの間は、それらの間を開閉可能なスイッチを介することなく接続されている。コンデンサＣ１、Ｃ２の各他方の端子は、検出回路６に接続されている。
【００２１】
検出回路６は、コンデンサＣ１の他方の端子の信号およびコンデンサＣ２の他方の端子の信号を入力し、それらの入力信号に基づいて被検出信号を検出する。検出回路６は、コンデンサＣ３、Ｃ４、スイッチＳＷ１、ＳＷ２、差動増幅器７、８、Ｄ／Ａ変換器９およびコンパレータ１０を備えた差動構成の回路となっている。なお、本明細書では、Ｄ／Ａ変換器のことをＤＡＣと称することがある。差動増幅器７は、全差動型であり、その反転入力端子にはコンデンサＣ１の他方の端子が接続され、その非反転入力端子にはコンデンサＣ２の他方の端子が接続されている。
【００２２】
差動増幅器７の反転入力端子と非反転出力端子との間には、コンデンサＣ３およびスイッチＳＷ１が並列に接続されている。差動増幅器７の非反転入力端子と反転出力端子との間には、コンデンサＣ４およびスイッチＳＷ２が並列に接続されている。差動増幅器８は、全差動型であり、その反転入力端子には差動増幅器７の非反転出力端子が接続され、その非反転入力端子には差動増幅器７の反転出力端子が接続されている。
【００２３】
差動増幅器８の非反転出力端子から出力される出力信号のオフセット値、つまり非反転側の出力オフセット電圧は、ＤＡＣ９から出力される電圧Ｖａに応じた値に設定される。差動増幅器８の反転出力端子から出力される出力信号のオフセット値、つまり反転側の出力オフセット電圧は、ＤＡＣ９から出力される電圧Ｖｂに応じた値に設定される。このような構成によれば、ＤＡＣ９から出力される電圧Ｖａ、Ｖｂを互いに独立して設定することにより、差動増幅器８の非反転側の出力オフセットと反転側の出力オフセット電圧とを個別に制御することができる。
【００２４】
電圧Ｖａ、Ｖｂの電圧値は、前述したリファレンス電圧Ｖｒｅｆに対応した値となるように適宜設定される。上記構成において、２つの差動増幅器７、８により、コンデンサＣ１、Ｃ２の各他方の端子の信号を入力し、それらの入力信号を増幅した信号を出力する増幅器１１が構成されている。なお、ここで言う「増幅」とは、増幅率が１以上のものだけでなく、増幅率が１未満のもの、つまり減衰も含むものとする。
【００２５】
差動増幅器８の非反転出力端子は、コンパレータ１０の一方の入力端子に接続されている。差動増幅器８の反転出力端子は、コンパレータ１０の他方の入力端子に接続されている。コンパレータ１０は、増幅器１１の出力信号が入力される比較器に相当する。上記構成において、コンパレータ１０の出力端子から出力される信号が、前述した検出信号Ｓｃに相当する。
【００２６】
図３に示すように、第２構成例の信号検出回路３Ｂは、第１構成例の信号検出回路３Ａに対し、検出回路６に代えて検出回路１２を備えている点などが異なる。検出回路１２は、検出回路６が備える構成に加え、スイッチＳＷ３〜ＳＷ８およびコンデンサＣ５、Ｃ６を備えている。また、上記構成において、スイッチＳＷ１、ＳＷ２は、増幅器１１の各入力端子に同一の信号を入力する同一信号入力部１３として機能する。
【００２７】
差動増幅器８の非反転出力端子から出力される出力信号のオフセット値、つまり非反転側の出力オフセット電圧を定めるための端子は、スイッチＳＷ３を介してコモン電圧Ｖｃｏｍが与えられる電源線Ｌ２に接続されるとともに、スイッチＳＷ４を介してＤＡＣ９の一方の出力端子に接続されている。スイッチＳＷ３およびＳＷ４は、相補的にオンオフされる。上記構成では、差動増幅器８の非反転側の出力オフセット電圧は、スイッチＳＷ３がオンされる期間にはコモン電圧Ｖｃｏｍに設定され、スイッチＳＷ４がオンされる期間にはＤＡＣ９の一方の出力端子から出力される電圧Ｖａに応じた値に設定される。
【００２８】
差動増幅器８の反転出力端子から出力される出力信号のオフセット値、つまり反転側の出力オフセット電圧を定めるための端子は、スイッチＳＷ５を介して電源線Ｌ２に接続されるとともに、スイッチＳＷ６を介してＤＡＣ９の他方の出力端子に接続されている。スイッチＳＷ５およびＳＷ６は、相補的にオンオフされる。上記構成では、差動増幅器８の反転側の出力オフセット電圧は、スイッチＳＷ５がオンされる期間にはコモン電圧Ｖｃｏｍに設定され、スイッチＳＷ６がオンされる期間にはＤＡＣ９の他方の出力端子から出力される電圧Ｖｂに応じた値に設定される。このような構成によっても、第１構成例と同様、差動増幅器８の非反転側の出力オフセットと反転側の出力オフセット電圧とを個別に制御することができる。
【００２９】
コンデンサＣ５の一方の端子は差動増幅器８の非反転出力端子に接続され、その他方の端子はコンパレータ１０の一方の入力端子に接続されている。コンデンサＣ６の一方の端子は差動増幅器８の反転出力端子に接続され、その他方の端子はコンパレータ１０の他方の入力端子に接続されている。
【００３０】
コンデンサＣ５、Ｃ６は、いずれも、一方の端子が増幅器１１の出力端子に接続されるとともに他方の端子がコンパレータ１０の入力端子に接続されており、記憶用コンデンサとして機能する。コンデンサＣ５の他方の端子は、スイッチＳＷ７を介して所定の基準電位が与えられる電源線Ｌ３に接続されている。また、コンデンサＣ６の他方の端子は、スイッチＳＷ８を介して電源線Ｌ３に接続されている。この場合、電源線Ｌ３に与えられる基準電位は、例えば、回路の基準電位となるグランド（＝０Ｖ）となっている。
【００３１】
次に、上記構成の作用について説明する。
＜第１構成例による検出動作＞
第１構成例の信号検出回路３Ａによる検出動作について、図４を参照して説明する。なお、この場合、スイッチング素子２がオンされる期間からスイッチング素子２がオフされる期間を経て再びスイッチング素子２がオンされる期間へと遷移するような状況を想定している。また、この場合、差動増幅器７の非反転出力側の出力信号をＯ１＋、差動増幅器７の反転出力側の出力信号をＯ１−、差動増幅器８の非反転出力側の出力信号をＯ２＋、差動増幅器８の反転出力側の出力信号をＯ２−とする。
【００３２】
スイッチング素子２のソース電圧に相当する信号Ｓｓは、全期間を通じて、直流電源線Ｌ１の電圧ＶＬ（例えば０Ｖ）となる。また、スイッチング素子２のドレイン電圧に相当する信号Ｓｄは、スイッチング素子２がオンされる期間では電圧ＶＬとなり、スイッチング素子２がオフされる期間では高電位側の直流電源線の電圧ＶＨ（例えば数百Ｖ）となる。このような信号Ｓｄ、ＳｓがコンデンサＣ１、Ｃ２を介して差動増幅器７に入力される。
【００３３】
信号検出回路３Ａによる検出動作が行われる際、図２に示したように、スイッチＳＷ１、ＳＷ２がオフされるようになっている。スイッチＳＷ１、ＳＷ２がオフされていることから、差動増幅器７の各入力端子には、信号ＳｄがコンデンサＣ１、Ｃ３により分圧された信号が入力されるとともに、信号ＳｓがコンデンサＣ２、Ｃ４により分圧された信号が入力される。
【００３４】
つまり、本実施形態では、コンデンサＣ１、Ｃ３からなる分圧回路と、コンデンサＣ２、Ｃ４からなる分圧回路と、によりスイッチング素子２のドレイン電圧およびソース電圧を降圧してから増幅器１１へと入力する構成となっている。そのため、これら分圧回路の後段の回路を構成する各素子としては、比較的低い耐圧を有する低耐圧素子を用いることができる。
【００３５】
差動増幅器７は、上述したような信号が入力されることにより、信号Ｓｄと信号Ｓｓとの差を表す信号であり、且つ互いに逆相となる差動信号である出力信号Ｏ１＋、Ｏ１−を出力する。なお、出力信号Ｏ１＋、Ｏ１−の電圧振幅は、差動増幅器７に供給される電源電圧に応じた値となる。差動増幅器７から上述したような信号が出力されることにより、後段の差動増幅器８から、出力信号Ｏ１＋、Ｏ１−と同様に変化する差動信号である出力信号Ｏ２＋、Ｏ２−が出力される。
【００３６】
ただし、この場合、差動増幅器８の非反転側の出力オフセット電圧が反転側の出力オフセット電圧よりも低くなるように、且つ電圧ＶＤＳがリファレンス電圧Ｖｒｅｆに達するタイミングで出力信号Ｏ２＋、Ｏ２−が交差するように電圧Ｖａ、Ｖｂが制御されている。そのため、出力信号Ｏ２＋、Ｏ２−は、図４に示すような信号となる。なお、出力信号Ｏ２＋、Ｏ２−の電圧振幅は、差動増幅器８に供給される電源電圧に応じた値となる。
【００３７】
この場合、コンパレータ１０は、一方の入力端子の電圧が他方の入力端子の電圧よりも高い期間にハイレベルとなる２値の信号を出力する構成となっている。したがって、コンパレータ１０から出力される検出信号Ｓｃは、電圧ＶＤＳがリファレンス電圧Ｖｒｅｆ未満のときにロウレベルとなり、電圧ＶＤＳがリファレンス電圧Ｖｒｅｆ以上のときにハイレベルとなる。つまり、検出信号Ｓｃは、電圧ＶＤＳがリファレンス電圧Ｖｒｅｆに到達すると反転する２値の信号となる。
【００３８】
＜第２構成例による検出動作＞
第２構成例の信号検出回路３Ｂによるリセット機能有りの検出動作について、図５〜図９を参照して説明する。リセット機能は、増幅器１１、具体的には差動増幅器７、８の出力オフセットをキャンセルする機能である。リセット機能有りの検出動作は、スイッチＳＷ１〜ＳＷ３およびＳＷ５がオンされるとともにスイッチＳＷ４およびＳＷ６〜ＳＷ８がオフされる第１ステップと、スイッチＳＷ１〜ＳＷ３、ＳＷ５、ＳＷ７およびＳＷ８がオンされるとともにスイッチＳＷ４およびＳＷ６がオフされる第２ステップと、スイッチＳＷ４およびＳＷ６がオンされるとともにスイッチＳＷ１〜ＳＷ３、ＳＷ５、ＳＷ７およびＳＷ８がオフされる第３ステップとが、この順で実行されることにより実現される。
【００３９】
まず、第１ステップでは、図５に示すように、スイッチＳＷ１〜ＳＷ３およびＳＷ５がオンされるとともにスイッチＳＷ４およびＳＷ６〜ＳＷ８がオフされる。これにより、増幅器１１の入力段である差動増幅器７の入出力間がショートされる。この場合、図６および図７に示すように、差動増幅器７の非反転入力端子に与えられる入力信号Ｉ１＋と、その反転入力端子に与えられる入力信号Ｉ１−とは、信号Ｓｄ、Ｓｓに関係なく、同レベルの信号となる。つまり、この場合、増幅器１１の各入力端子には、同一の信号が入力される。また、この場合、差動増幅器８の非反転側および反転側の各出力オフセット電圧は、いずれもコモン電圧Ｖｃｏｍに設定される。
【００４０】
これにより、増幅器１１の差動増幅器８から出力される出力信号Ｏ２＋、Ｏ２−は、差動増幅器７、８のオフセットに応じた信号となる。なお、ここで言う「オフセット」は、前述したコモン電圧ＶｃｏｍまたはＤＡＣ９の電圧Ｖａ、Ｖｂに応じて意図的に付与するオフセットとは異なり、差動増幅器７、８を構成する各素子の特性誤差などに起因して生じるものであり、出力の誤差に繋がるオフセットのことを言う。差動増幅器７、８におけるオフセットが無い場合、図６に示すように、出力信号Ｏ２＋、Ｏ２−は、同一のレベル、つまり同一の電圧値の信号となる。これに対し、差動増幅器７、８におけるオフセットがある場合、図７に示すように、出力信号Ｏ２＋、Ｏ２−は、互いに異なるレベルの信号となり、それらの差が上記オフセットに相当する。
【００４１】
続く第２ステップでは、図８に示すように、スイッチＳＷ７、ＳＷ８がオフからオンに転じる。これにより、コンデンサＣ５、Ｃ６には、電源線Ｌ３の電位（例えば０Ｖ）を基準とした出力信号Ｏ２＋、Ｏ２−の各電圧に応じた電荷が注入される。コンデンサＣ５、Ｃ６に注入される電荷量は、差動増幅器７、８におけるオフセットが無い場合には同程度になる。これに対し、差動増幅器７、８におけるオフセットがある場合、コンデンサＣ５、Ｃ６に注入される電荷量は、互いに異なるものとなり、それらの差が上記オフセットに相当する。
【００４２】
続く第３ステップでは、図３に示したように、スイッチＳＷ１〜ＳＷ３、ＳＷ５、ＳＷ７およびＳＷ８がオフされるとともにスイッチＳＷ４およびＳＷ６がオンされ、前述した第１構成例による検出動作と同様の動作が行われる。ただし、この場合、コンデンサＣ５、Ｃ６に注入された電荷量には差動増幅器７、８のオフセットに対応した差がついている。差動増幅器８の出力信号Ｏ２＋、Ｏ２−は、このようなコンデンサＣ５、Ｃ６を介してコンパレータ１０に与えられる。これにより、差動増幅器８の各出力について零点補正がされたような形となり、コンパレータ１０の各入力端子には、差動増幅器７、８のオフセットがキャンセルされた電圧が入力されることになる。
【００４３】
そのため、差動増幅器７、８におけるオフセットが無い場合およびオフセットがある場合のいずれであっても、差動増幅器７の２つの入力端子に与えられる各入力信号が同一のレベルであれば、図９に示すように、コンパレータ１０の一方の入力端子に与えられる入力信号Ｉ２＋と、その他方の入力端子に与えられる入力信号Ｉ２−とは、同一のレベル、つまり同一の電圧値の信号となる。このように、信号検出回路３Ｂによるリセット機能では、第２ステップにてコンデンサＣ５、Ｃ６に差動増幅器７、８のオフセット量が記憶され、第３ステップにてオフセット量が記憶されたコンデンサＣ５、Ｃ６を介して検出動作が行われるため、差動増幅器７、８のオフセットが信号の検出結果に及ぼす影響が排除される。
【００４４】
以上説明した本実施形態によれば、次のような効果が得られる。
本実施形態の信号検出回路３Ａ、３Ｂは、一方の端子がスイッチング素子２のドレインに接続されるコンデンサＣ１と、一方の端子がスイッチング素子２のソースに接続されるコンデンサＣ２と、検出回路６、１２と、を備える。検出回路６、１２は、コンデンサＣ１の他方の端子の信号およびコンデンサＣ２の他方の端子の信号を入力し、それらの入力信号に基づいてスイッチング素子２の主端子の信号である被検出信号を検出する差動構成の回路となっている。
【００４５】
上記構成によれば、スイッチング素子２のドレインの信号Ｓｄおよびソースの信号Ｓｓが検出回路６、１２に差動で取り込まれることになり、入力段に設けられるコンデンサＣ１およびコンデンサＣ２の容量が比較的小さい場合であっても、検出回路６、１２を構成する差動増幅器７の入力端子などに存在する寄生容量が被検出信号の検出精度に及ぼす影響を低く抑えることができる。そのため、上記構成の信号検出回路３Ａ、３Ｂを構成するコンデンサＣ１、Ｃ２を含む各素子をまとめて集積化することが可能となる。したがって、本実施形態によれば、回路の大型化を抑制しつつ検出精度を良好にすることができるという優れた効果が得られる。
【００４６】
信号検出回路３Ｂは、増幅器１１、具体的には差動増幅器７、８の出力オフセットをキャンセルするリセット機能を実現するための構成を備えている。このような構成によれば、差動増幅器７、８を構成する各素子の特性誤差などに起因して生じるオフセットが信号の検出結果に及ぼす影響がキャンセルされる。したがって、上記構成によれば、信号の検出精度を一層高めることができる。
【００４７】
信号検出回路３Ａ、３Ｂでは、コンデンサＣ１、Ｃ２の各一方の端子とスイッチング素子２のドレインおよびソースとの間は、それらの間を電気的に開閉可能なスイッチを介することなく接続されている。つまり、上記構成では、信号入力の前段にスイッチが設けられていない。このような構成によれば、次のような効果が得られる。すなわち、本実施形態の信号検出回路３Ａ、３Ｂと同様に、スイッチトキャパシタ回路および増幅器などからなる従来の信号検出回路（以下、比較例と称する）では、信号入力の前段にスイッチが設けられることが一般的である。
【００４８】
これは、スイッチのオンオフ切り替え動作、つまりＡＣ動作により、交流波形を生成してスイッチトキャパシタ回路を構成するコンデンサに印加するためである。このような比較例では、本実施形態のように被検出信号の電圧が比較的高い場合、信号入力の前段に設けられるスイッチを構成する素子として、高耐圧の素子を用いる必要が生じる。このように高耐圧素子からなるスイッチが信号入力の前段に設けられることにより、比較例では、応答速度の低下、回路面積の増大などの問題が生じる。
【００４９】
これに対し、本実施形態の構成では、信号検出回路３Ａ、３Ｂには、その入力側から過渡波形、つまりＡＣ波形が印加されるようになっているため、比較例のように信号入力の前段にスイッチを設けることなく、その入力電圧をコンデンサに印加することができる。信号入力の前段にスイッチが設けられていない本実施形態の構成によれば、スイッチによるリーク電流の影響、発振などの誤動作を防止することができる。また、本実施形態の構成によれば、高速信号の減衰を防止することができるとともに、回路面積を小さく抑えることができるという効果も得られる。
【００５０】
（第２実施形態）
以下、第１実施形態の第２構成例に対し信号検出回路の具体的な構成が変更された第２実施形態について図１０を参照して説明する。なお、第１実施形態の第１構成例に対して同様の変更を加えることも可能である。
図１０に示すように、本実施形態の信号検出回路２１は、図３に示した第１実施形態の信号検出回路３Ｂに対し、抵抗２２、２３が追加されている点などが異なる。
【００５１】
抵抗２２は、コンデンサＣ１の一方の端子と、スイッチング素子２のドレインとの間に直列に介在するように設けられたものであり、第１受動素子に相当する。抵抗２３は、コンデンサＣ２の一方の端子と、スイッチング素子２のソースとの間に直列に介在するように設けられたものであり、第２受動素子に相当する。なお、第１受動素子および第２受動素子としては、抵抗２２、２３に限らずともよく、例えばインダクタなど、他の受動素子であってもよい。
【００５２】
以上説明した本実施形態によっても第１実施形態と同様の効果が得られる。また、本実施形態の信号検出回路２１では、信号入力段に抵抗２２、２３が設けられている。そのため、本実施形態の構成によれば、静電気などが信号検出回路２１を構成する各素子に与える影響を低く抑えることができる。なお、本明細書では、静電気のことをＥＳＤと称することがある。このように、本実施形態によれば、ＥＳＤなどから信号検出回路２１を構成する各素子を保護するＥＳＤ保護を実現することができる。
【００５３】
（第３実施形態）
以下、第１実施形態の第２構成例に対し信号検出回路の具体的な構成が変更された第３実施形態について図１１を参照して説明する。なお、第１実施形態の第１構成例に対して同様の変更を加えることも可能である。
図１１に示すように、本実施形態の信号検出回路３１は、図３に示した第１実施形態の信号検出回路３Ｂに対し、ＥＳＤ保護素子３２、３３が追加されている点などが異なる。
【００５４】
ＥＳＤ保護素子３２は、コンデンサＣ１の一方の端子と、スイッチング素子２のドレインとの間を接続する経路に接続されたものであり、第１静電気保護部に相当する。ＥＳＤ保護素子３３は、コンデンサＣ１の一方の端子と、スイッチング素子２のソースとの間を接続する経路に接続されたものであり、第２静電気保護部に相当する。ＥＳＤ保護素子３２、３３は、ダイオードまたはツェナーダイオード、あるいは、それらの組み合わせなどにより構成されており、信号検出回路３１に侵入するＥＳＤをグランドなどへ逃がすように機能する。
【００５５】
以上説明した本実施形態によっても第１実施形態と同様の効果が得られる。また、本実施形態の信号検出回路３１では、信号入力段にＥＳＤ保護素子３２、３３が設けられている。そのため、本実施形態の構成によれば、静電気などが信号検出回路３１を構成する各素子に与える影響を低く抑えることができる。このように、本実施形態によれば、ＥＳＤなどから信号検出回路３１を構成する各素子を保護するＥＳＤ保護を実現することができる。
【００５６】
（第４実施形態）
以下、第１実施形態の第２構成例に対し信号検出回路の具体的な構成が変更された第４実施形態について図１２および図１３を参照して説明する。なお、第１実施形態の第１構成例に対して同様の変更を加えることも可能である。
本実施形態の信号検出回路は、図１０に示した第２実施形態の信号検出回路２１に対し、第３実施形態の信号検出回路３１と同様のＥＳＤ保護素子３２、３３が追加されている点などが異なる。この場合、ＥＳＤ保護素子３２、３３の接続箇所が異なる２つの具体的な構成例が考えられる。
【００５７】
＜第１構成例＞
図１２に示すように、第１構成例の信号検出回路４１では、ＥＳＤ保護素子３２は、スイッチング素子２のドレインと抵抗２２との間の経路に接続されている。また、この場合、ＥＳＤ保護素子３３は、スイッチング素子２のソースと抵抗２３との間の経路に接続されている。
【００５８】
＜第２構成例＞
図１３に示すように、第２構成例の信号検出回路４２では、ＥＳＤ保護素子３２は、抵抗２２とコンデンサＣ１との間の経路に接続されている。また、この場合、ＥＳＤ保護素子３３は、抵抗２３とコンデンサＣ２との間の経路に接続されている。
【００５９】
以上説明した本実施形態によっても第１実施形態と同様の効果が得られる。また、本実施形態の信号検出回路４１、４２では、信号入力段に抵抗２２、２３およびＥＳＤ保護素子３２、３３が設けられている。そのため、本実施形態の構成によれば、静電気などが信号検出回路３１を構成する各素子に与える影響を一層低く抑えることができる。このように、本実施形態によれば、ＥＳＤなどから信号検出回路４１、４２を構成する各素子を保護するＥＳＤ保護を一層確実に実現することができる。
【００６０】
（第５実施形態）
以下、第１実施形態の第２構成例に対し信号検出回路の具体的な構成が変更された第５実施形態について図１４および図１５を参照して説明する。なお、第１実施形態の第１構成例に対して同様の変更を加えることも可能である。
図１４に示すように、本実施形態の信号検出回路５１は、図３に示した第１実施形態の信号検出回路３Ｂに対し、検出回路１２に代えて検出回路５２を備えている点などが異なる。
【００６１】
検出回路５２は、検出回路１２に対し、ＤＡＣ９、スイッチＳＷ３〜ＳＷ６が省かれている点、信号生成部５３が追加されている点などが異なる。この場合、差動増幅器８の非反転側および反転側の各出力オフセット電圧は、同一の電圧（例えば、コモン電圧Ｖｃｏｍなど）に設定されている。また、この場合、コンパレータ１０としては、入力される電位差に基づいて判定する仕様のコンパレータが用いられている。
【００６２】
信号生成部５３は、コンパレータ１０の一方の入力端子に与えられる入力信号に対応する閾値電圧Ｖｔｈ＿Ｈと、コンパレータ１０の他方の入力端子に与えられる入力信号に対応する閾値電圧Ｖｔｈ＿Ｌと、を生成してコンパレータ１０へ出力する。閾値電圧Ｖｔｈ＿Ｈ、Ｖｔｈ＿Ｌの各電圧値は、リファレンス電圧Ｖｒｅｆの値に応じて設定される。具体的には、図１５に示すように、電圧ＶＤＳがリファレンス電圧Ｖｒｅｆに達するタイミングで差動増幅器８の出力信号Ｏ２＋が閾値電圧Ｖｔｈ＿Ｈに達するとともに出力信号Ｏ２−が閾値電圧Ｖｔｈ＿Ｌに達するように、閾値電圧Ｖｔｈ＿Ｈ、Ｖｔｈ＿Ｌの各電圧値が設定されている。
【００６３】
以上説明したように、本実施形態の信号検出回路５１では、リファレンス電圧Ｖｒｅｆに応じた電圧調整を最終段のコンパレータ１０において行うようになっている。このような構成によっても、第１実施形態の信号検出回路３Ｂなどのようにリファレンス電圧Ｖｒｅｆに応じた電圧調整を差動増幅器８において行う構成と同様の検出動作を実現することができる。
【００６４】
したがって、本実施形態によっても、第１実施形態と同様の効果が得られる。また、本実施形態の信号検出回路５１では、第１実施形態の信号検出回路３Ｂに比べ、スイッチの数が削減されていることから、回路面積が小さく抑えられる。したがって、本実施形態によれば、第１実施形態に比べ、回路の大型化を一層抑制することができるという効果が得られる。
【００６５】
（第６実施形態）
以下、第１実施形態の第２構成例に対し信号検出回路の具体的な構成が変更された第６実施形態について図１６を参照して説明する。なお、第１実施形態の第１構成例に対して同様の変更を加えることも可能である。
図１６に示すように、本実施形態の信号検出回路６１は、図３に示した第５実施形態の信号検出回路５１に対し、コンデンサＣ１１、Ｃ１２が追加されている点、検出回路５２に代えて検出回路６２を備えている点などが異なる。
【００６６】
検出回路６２は、検出回路５２に対し、コンデンサＣ３、Ｃ４、スイッチＳＷ１、ＳＷ２および差動増幅器７、８が省かれている点、差動増幅器６３およびスイッチＳＷ１１、ＳＷ１２が追加されている点などが異なる。コンデンサＣ１１の一方の端子は、所定の基準電位（例えば０Ｖ）が与えられる電源線Ｌ４に接続され、その他方の端子は、検出回路６２の一方の入力端子、具体的には差動増幅器６３の反転入力端子に接続されている。
【００６７】
コンデンサＣ１２の一方の端子は、電源線Ｌ４に接続され、その他方の端子は、検出回路６２の他方の入力端子、具体的には差動増幅器７の非反転入力端子に接続されている。差動増幅器６３は、差動増幅器７と同様、全差動型の構成である。この場合、１つの差動増幅器６３により、コンデンサＣ１、Ｃ２の各他方の端子の信号を入力し、それらの入力信号を増幅した信号を出力する増幅器が構成される。差動増幅器６３の反転入力端子は、スイッチＳＷ１１を介して所定の基準電位（例えば０Ｖ）が与えられる電源線Ｌ５に接続され、その非反転入力端子は、スイッチＳＷ１２を介して電源線Ｌ５に接続されている。
【００６８】
この場合、スイッチＳＷ１１、ＳＷ１２は、差動増幅器６３の各入力端子に同一の信号を入力する同一信号入力部６４として機能する。また、スイッチＳＷ１１、ＳＷ１２は、検出動作が行われる期間の前半にオンされるとともに後半にオフされるようになっている。スイッチＳＷ１１、ＳＷ１２がオンされることにより、差動増幅器６３に対する各入力信号を電源線Ｌ５の基準電位（例えば０Ｖ）にリセットすることができる。
【００６９】
上記構成では、コンデンサＣ１、Ｃ１１により、信号Ｓｄ、具体的にはスイッチング素子２のドレイン電圧を分圧する分圧回路が構成される。また、上記構成では、コンデンサＣ２、Ｃ１２により、信号Ｓｓ、具体的にはスイッチング素子２のソース電圧を分圧する分圧回路が構成される。そのため、信号検出回路６１による検出動作が行われる際、第１実施形態の信号検出回路３Ｂなどによる検出動作が行われる際と同様、差動増幅器６３の各入力端子には、信号Ｓｄの分圧信号が入力されるとともに、信号Ｓｓの分圧信号が入力される。
【００７０】
差動増幅器６３は、上述したような信号が入力されることにより、信号Ｓｄと信号Ｓｓとの差を表す信号であり、且つ互いに逆相となる差動信号である出力信号を、コンパレータ１０へと出力する。そして、本実施形態の信号検出回路６１では、第５実施形態の信号検出回路５１と同様、リファレンス電圧Ｖｒｅｆに応じた電圧調整を最終段のコンパレータ１０において行うようになっている。このような本実施形態の信号検出回路６１によれば、第１実施形態の信号検出回路３Ｂなどと同様の検出動作を実現することができる。
【００７１】
したがって、本実施形態によっても、第１実施形態と同様の効果が得られる。また、本実施形態の信号検出回路６１では、第１実施形態の信号検出回路３Ｂに比べ、差動増幅器の数が２つから１つへと削減されていることから、回路面積が小さく抑えられる。したがって、本実施形態によれば、第１実施形態に比べ、回路の大型化を一層抑制することができるという効果が得られる。
【００７２】
（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
上記各実施形態で示した数値などは例示であり、それに限定されるものではない。
【００７３】
電源線Ｌ３、Ｌ４およびＬ５に与えられる各基準電位の値は、各種の仕様に応じて適宜変更である。また、各基準電位は、スイッチング素子２のソースに接続される直流電源線Ｌ１の電位と同電位であってもよいし、それとは異なる電位であってもよい。さらに、各基準電位は、必ずしもそれらを全て同電位にする必要はなく、互いに異なる電位としてもよい。さらに、各基準電位の値、リファレンス電圧Ｖｒｅｆの値、それらの値の関係などは、上記各実施形態において例示したものに限らず、実際に適用される装置の仕様などに応じて適宜変更することができる。
【００７４】
駆動回路１の駆動対象は、ハーフブリッジ回路を構成する２つのスイッチング素子のうちハイサイド側のスイッチング素子などであってもよい。このような場合でも、上記各実施形態の信号検出回路３などによれば、駆動回路１の駆動対象となるスイッチング素子の主端子の信号である被検出信号を検出することができる。
信号検出回路３Ａ、３Ｂなどの信号入力の前段にスイッチが設けられていてもよい。
【００７５】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【００７６】
２…スイッチング素子、３、３Ａ、３Ｂ、２１、３１、４１、４２、５１、６１…信号検出回路、６、１２、５２、６２…検出回路、１０…コンパレータ、１１…増幅器、１３、６４…同一信号入力部、２２、２３…抵抗、３２、３３…ＥＳＤ保護素子、６３…差動増幅器、Ｃ１、Ｃ２…コンデンサ、Ｃ５、Ｃ６…コンデンサ、ＳＷ１、ＳＷ２…スイッチ、ＳＷ７、ＳＷ８…スイッチ、ＳＷ１１、ＳＷ１２…スイッチ。
【図１】
2020205521.tif 000003
【図２】
2020205521.tif 000004
【図３】
2020205521.tif 000005
【図４】
2020205521.tif 000006
【図５】
2020205521.tif 000007
【図６】
2020205521.tif 000008
【図７】
2020205521.tif 000009
【図８】
2020205521.tif 000010
【図９】
2020205521.tif 000011
【図１０】
2020205521.tif 000012
【図１１】
2020205521.tif 000013
【図１２】
2020205521.tif 000014
【図１３】
2020205521.tif 000015
【図１４】
2020205521.tif 000016
【図１５】
2020205521.tif 000017
【図１６】
2020205521.tif 000018