(57)【要約】      （修正有）【課題】短いチャンネル（Short Channel）具現及び集積化可能な垂直構造トランジスタ並びに電子装置を提供する。【解決手段】垂直構造トランジスタＴＲは、基板ＳＵＢ上に配置された第１電極Ｅ１、絶縁パターンＩＮＰ、第２電極Ｅ２及びアクティブ層ＡＣＴを含む。アクティブ層は、第１及び第２電極と重畳しない領域でチャンネル領域ＣＨＡを備える。アクティブ層のチャンネル領域は、絶縁パターンの側面に対応する領域と、アクティブ層が絶縁パターンの上面の一部と重畳し、かつ、第２電極と重畳しない領域を含む。絶縁パターンの側面に対応する領域でのゲート絶縁膜ＩＮＳの厚さｔ２は、絶縁パターンの上面の一部と重畳し、かつ、第２電極と重畳しない領域でのゲート絶縁膜の厚さｔ１より薄い。【選択図】図７
2020088378.tif 000002
【特許請求の範囲】
【請求項１】
パネルと、
前記パネルを駆動するための駆動回路とを含み、
前記パネルに配置されるトランジスタは、
基板上に配置された第１電極と、
前記基板上に配置され、前記第１電極の一端と重畳した絶縁パターンと、
前記絶縁パターンの上面の一部に配置された第２電極と、
前記第１電極、前記絶縁パターン、及び前記第２電極上に配置されたアクティブ層と、
前記アクティブ層上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極とを含み、
前記アクティブ層の一端は前記第１電極と重畳し、前記アクティブ層の他端は前記第２電極と重畳し、前記アクティブ層の一端と他端との間にチャンネル領域が設けられ、
前記チャンネル領域は、前記チャンネル領域が前記絶縁パターンの一側面に沿って配置された領域である第１部分と、前記第１部分から延長され、かつ前記絶縁パターンの上面のうち、前記第２電極の縁部に配置された領域である第２部分とを含む、電子装置。
【請求項２】
前記ゲート絶縁膜の第１部分は前記チャンネル領域の第２部分と重畳し、かつ第１厚さを有し、前記ゲート絶縁膜の第２部分は前記絶縁パターンの側面に沿って配置され、前記ゲート絶縁膜の前記第１部分の第１厚さより薄い第２厚さを有する、請求項１に記載の電子装置。
【請求項３】
前記絶縁パターンの幅は基板から垂直な方向に遠ざかるほど広くなる領域を有し、
前記絶縁パターンは前記基板に対して逆テーパー形状を有する、請求項１に記載の電子装置。
【請求項４】
前記アクティブ層のチャンネル領域の長さは前記絶縁パターンの高さに比例する、請求項１に記載の電子装置。
【請求項５】
前記ゲート絶縁膜は、
前記アクティブ層の上面に配置され、かつ前記第１電極の一部及び前記第２電極の一部または全部と重畳した第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に配置され、前記アクティブ層のチャンネル領域と重畳した第２ゲート絶縁膜とを含む、請求項１に記載の電子装置。
【請求項６】
前記第１ゲート絶縁膜は前記基板に対して垂直方向に前記チャンネル領域と重畳した、請求項５に記載の電子装置。
【請求項７】
前記第１ゲート絶縁膜は、前記絶縁パターンの側面に沿って配置されたアクティブ層の一部を露出するように配置された、請求項５に記載の電子装置。
【請求項８】
前記第１ゲート絶縁膜は前記アクティブ層の前記チャンネル領域の全体上に配置され、
前記チャンネル領域の第１部分上に配置された第１ゲート絶縁膜の厚さは前記チャンネル領域の第２部分上に配置された第１ゲート絶縁膜の厚さより薄い、請求項５に記載の電子装置。
【請求項９】
前記第１ゲート絶縁膜は、
前記アクティブ層の一端及び前記第１電極の一部と重畳した第１領域と、
前記アクティブ層の他端及び前記第２電極の一部と重畳した第２領域とを含む、請求項５に記載の電子装置。
【請求項１０】
前記第１ゲート絶縁膜の第２領域は、前記チャンネル領域の第２部分上に配置された、請求項９に記載の電子装置。
【請求項１１】
前記第１ゲート絶縁膜は、
前記アクティブ層の前記チャンネル領域の第１部分と重畳した第３領域を含み、
前記第３領域は前記アクティブ層の前記チャンネル領域の第１部分の一部を露出するように配置された、請求項９に記載の電子装置。
【請求項１２】
前記第２ゲート絶縁膜が最大厚さを有する領域の厚さは、前記第１ゲート絶縁膜が最大厚さを有する領域の厚さより薄い、請求項５に記載の電子装置。
【請求項１３】
前記第２ゲート絶縁膜は前記第１ゲート絶縁膜に比べて高い密度を有し、
前記第２ゲート絶縁膜は前記第１ゲート絶縁膜に比べて小さい厚さ偏差を有するか、または、
前記第２ゲート絶縁膜は前記第１ゲート絶縁膜より均一な厚さを有する、請求項５に記載の電子装置。
【請求項１４】
前記アクティブ層は非晶質シリコン半導体または酸化物半導体で構成される、請求項１に記載の電子装置。
【請求項１５】
前記第１電極、前記絶縁パターン、及び前記第２電極上に配置された中間層をさらに含み、
前記中間層は前記アクティブ層の下部に配置された、請求項１に記載の電子装置。
【請求項１６】
前記中間層の厚さは前記第１及び第２ゲート絶縁膜の厚さより薄い、請求項１５に記載の電子装置。
【請求項１７】
前記トランジスタが前記パネルのアクティブ領域内に配置される場合、
前記トランジスタの前記ゲート電極を覆いながらパッシベーション層が配置され、
前記パッシベーション層上にピクセル電極が位置し、
前記ピクセル電極は前記パッシベーション層のホールを介して前記第１電極または前記第２電極と電気的に連結される、請求項１に記載の電子装置。
【請求項１８】
前記トランジスタは前記パネルのアクティブ領域内の多数のサブピクセルの各々の領域に配置される、請求項１に記載の電子装置。
【請求項１９】
前記トランジスタは前記パネルのアクティブ領域の外郭領域であるノン−アクティブ領域に配置されたゲート駆動回路に含まれる、請求項１に記載の電子装置。
【請求項２０】
基板上に配置された第２トランジスタをさらに含み、
前記第２トランジスタは、
前記基板上に配置された第３電極と、
前記基板上に配置され、かつ前記第３電極の一部と重畳した第２絶縁パターン上に配置された第４電極と、
前記第３電極及び前記第４電極と連結され、前記第２絶縁パターンの側面に沿って配置された第２チャンネル領域を含む第２アクティブ層と、
前記第２アクティブ層上に配置された第２トランジスタのゲート絶縁膜と、
前記ゲート絶縁膜上に配置された第２ゲート電極とを含み、
前記第２トランジスタの第２アクティブ層は、前記第３及び第４電極を過ぎて配置された第２チャンネル領域を含み、
第２トランジスタの前記第２アクティブ層の第２チャンネル領域上に配置された第２ゲート電極の厚さは、前記第３及び第４電極を過ぎて延長される前記アクティブ層領域上に配置された第２トランジスタの第２ゲート電極の厚さと同一である、請求項１に記載の電子装置。
【請求項２１】
基板上に配置された第１電極と、
前記基板上に配置され、前記第１電極の一端と重畳した絶縁パターンと、
前記絶縁パターンの上面の一部に配置された第２電極と、
前記第１電極、前記絶縁パターン、及び前記第２電極上に配置されたアクティブ層と、
前記アクティブ層上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極とを含み、
前記アクティブ層の一端は前記第１電極と重畳し、前記アクティブ層の他端は前記第２電極と重畳し、前記アクティブ層の一端と他端との間にチャンネル領域が設けられ、
前記チャンネル領域は、前記チャンネル領域が前記絶縁パターンの一側面に沿って配置された領域である第１部分と、前記第１部分から延長され、かつ前記絶縁パターンの上面のうち、前記第２電極の縁部に配置された領域である第２部分とを含む、垂直構造トランジスタ。
【請求項２２】
前記ゲート絶縁膜の第１部分は前記チャンネル領域の第２部分と重畳し、かつ第１厚さを有し、前記ゲート絶縁膜の第２部分は前記絶縁パターンの側面に沿って配置され、前記ゲート絶縁膜の前記第１部分の第１厚さより薄い第２厚さを有する、請求項２１に記載の垂直構造トランジスタ。
【請求項２３】
基板と、
前記基板上に配置された第１電極と、
前記基板上に配置された第２電極と、
前記第１電極と前記第２電極との間に配置された絶縁パターンと、
前記第１電極及び前記第２電極と連結されるアクティブ層と、
前記絶縁パターンの側面に沿って配置され、前記絶縁パターンの上縁部に沿って配置された前記アクティブ層のチャンネル領域と、
前記アクティブ層上に配置されたゲート電極と、
前記ゲート電極と前記アクティブ層との間に配置されたゲート絶縁膜とを含む、垂直構造トランジスタ。
【請求項２４】
前記ゲート絶縁膜の上部は前記絶縁パターンの上縁部と重畳した領域で第１厚さを有し、
前記絶縁パターンの側面に沿って配置された前記ゲート絶縁膜の中間部分は第２厚さを有し、前記ゲート絶縁膜の中間部分の前記第２厚さは前記ゲート絶縁膜の第１厚さより小さい、請求項２３に記載の垂直構造トランジスタ。
【請求項２５】
前記第１電極の縁部は前記第２電極の縁部と垂直方向に重畳した、請求項２３に記載の垂直構造トランジスタ。
【請求項２６】
前記第１電極の一部分は前記絶縁パターンの下部表面の下に配置され、前記第２電極は前記絶縁パターンの最上部表面の上に配置された、請求項２３に記載の垂直構造トランジスタ。
【請求項２７】
前記アクティブ層は、前記第１電極の上部表面、前記絶縁パターンの側面、前記絶縁パターンの上縁部及び前記第２電極の上部表面と接触し、
前記絶縁パターンの上縁部は前記第２電極と離隔して配置された、請求項２３に記載の垂直構造トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、垂直構造トランジスタ及び電子装置に関するものである。
【背景技術】
【０００２】
情報化社会が発展するにつれて、表示装置、照明装置などの多様な電子装置に対する要求が多様な形態に増加している。このような電子装置はデータラインとゲートラインが配置されたパネルと、データラインを駆動するためのデータドライバと、ゲートラインを駆動するためのゲートドライバを含むことができる。
【０００３】
このような電子装置の核心構成であるパネルは駆動のために数多いトランジスタが多様な機能で配置できる。
【０００４】
これによって、パネル製作工程は複雑になり、難しくならざるをえない。これによって、工程の便宜性を追求して見ると、トランジスタの素子性能が落ちる問題点が発生することがある。
【０００５】
また、高い解像度などの電子装置の優れる特性を具現するためにはトランジスタの集積度が高まらなければならない。しかしながら、工程及び設計などの問題のため、トランジスタのサイズを無制限に縮めることができないので、トランジスタの特性を落とさない、かつこれらが占める面積を調節しなければならない必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態の目的は、短いチャンネル（Short Channel）具現及び集積化可能な垂直構造トランジスタ及び電子装置を提供することにある。
【０００７】
本発明の実施形態の他の目的は、トランジスタの高いＳ−係数を通じて駆動マージンが増加した垂直構造のトランジスタ及び電子装置を提供することにある。
【０００８】
本発明の実施形態の更に他の目的は、アクティブ層の断線のない構造を有する垂直構造トランジスタ及び電子装置を提供することにある。
【０００９】
本発明の実施形態の更に他の目的は、素子面積の減少による超高解像度パネルを具現することができる垂直構造トランジスタ及び電子装置を提供することにある。
【００１０】
本発明の実施形態の更に他の目的は、トランジスタの駆動電流を増加させ、ノン−アクティブ領域のサイズを縮めることができる垂直構造トランジスタ及び電子装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の実施形態は、パネルと、パネルを駆動するための駆動回路を含む電子装置を提供することができる。
【００１２】
このような電子装置で、本発明の実施形態は、パネル及びパネルを駆動するための駆動回路を含み、パネルに配置されるトランジスタは、基板上に配置された第１電極、基板上に配置され、第１電極の一端と重畳した絶縁パターン、第１電極、絶縁パターン、及び第２電極上に配置されたアクティブ層、アクティブ層上に配置されたゲート絶縁膜、及びゲート絶縁膜上に配置されたゲート電極を含み、アクティブ層の一端は第１電極と重畳し、アクティブ層の他端は第２電極と重畳し、アクティブ層が第１及び第２電極と重畳しない領域にチャンネル領域が設けられ、アクティブ層のチャンネル領域は絶縁パターンの側面に対応する領域と、アクティブ層が絶縁パターンの上面の一部と重畳し、かつ第２電極と重畳しない領域を含み、絶縁パターンの側面に対応する領域でのゲート絶縁膜の厚さは絶縁パターンの上面の一部と重畳し、かつ第２電極と重畳しない領域でのゲート絶縁膜の厚さより薄いことがある。
【００１３】
絶縁パターンの幅は基板から垂直な方向に遠ざかるほど広くなる領域を含むことができる。
【００１４】
アクティブ層のチャンネル領域の長さは絶縁パターンの高さに比例することができる。
【００１５】
ゲート絶縁膜はアクティブ層の上面に配置され、かつ第１電極の一部または全部及び第２電極の一部または全部と重畳した第１ゲート絶縁膜、及び第１ゲート絶縁膜上に配置され、アクティブ層のチャンネル領域と重畳した第２ゲート絶縁膜を含むことができる。
【００１６】
第１ゲート絶縁膜は絶縁パターンの側面に配置されたアクティブ層の一部または全部を露出するように配置できる。
【００１７】
第１ゲート絶縁膜は第１領域及び第２領域を含み、第１領域はアクティブ層の一端及び第１電極の一部または全部と重畳し、第２領域はアクティブ層の他端及び第２電極の一部または全部と重畳できる。
【００１８】
第２領域は絶縁パターンの上面の一部と重畳し、かつ第２電極と重畳しないアクティブ層のチャンネル領域上に配置できる。
【００１９】
第２ゲート絶縁膜が最大厚さを有する領域の厚さは、第１ゲート絶縁膜が最大厚さを有する領域の厚さより薄いことがある。
【００２０】
第１電極、絶縁パターン、及び第２電極上に配置され、アクティブ層の下部に配置された中間層をさらに含むことができる、
【００２１】
中間層は１０Å乃至３０Åの厚さを有する無機膜でありうる。
【００２２】
中間層の厚さは第１及び第２ゲート絶縁膜の厚さより薄いことがある。
【００２３】
トランジスタがアクティブ領域内に配置される場合、トランジスタのゲート電極を覆いながらパッシベーション層が配置され、パッシベーション層上にピクセル電極が位置し、ピクセル電極はパッシベーション層のホールを介して第１電極または第２電極と電気的に連結できる。そして、ゲート電極にデータ電圧が印加できる。
【００２４】
トランジスタは、パネルのアクティブ領域内の多数のサブピクセルの各々の領域に配置できる。
【００２５】
トランジスタは、パネルのアクティブ領域の外郭領域であるノン−アクティブ領域に配置されたゲート駆動回路にも含まれることができる。
【発明の効果】
【００２６】
本発明の実施形態によれば、短いチャンネル具現及び集積化可能な垂直構造トランジスタ及び電子装置を提供することができる。
【００２７】
本発明の実施形態によれば、トランジスタの高いＳ−係数を通じて駆動マージンが増加した垂直構造のトランジスタ及び電子装置を提供することができる。
【００２８】
本発明の実施形態によれば、アクティブ層の断線のない構造を有する垂直構造トランジスタ及び電子装置を提供することができる。
【００２９】
本発明の実施形態によれば、素子面積の減少による超高解像度パネルが具現できる垂直構造トランジスタ及び電子装置を提供することができる。
【００３０】
本発明の実施形態によれば、トランジスタの駆動電流を増加させ、ノン−アクティブ領域のサイズを縮めることができる垂直構造トランジスタ及び電子装置を提供することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態に従う電子装置の概略的なシステム構成図である。
【図２】本発明の実施形態に従う電子装置意システム具現例示図である。
【図３】本発明の実施形態に従うパネルがＯＬＥＤ（Organic Light Emitting Diode）パネルである場合、サブピクセルの構造を示した図である。
【図４】１つのサブピクセルが駆動トランジスタの第２ノードと基準電圧ラインとの間に電気的に連結された第２トランジスタをさらに含む３Ｔ（Transistor）１Ｃ（Capacitor）構造を例示的に示した図である。
【図５】本発明の実施形態に従うパネルがＬＣＤ（Liquid Crystal Display）パネルである場合、サブピクセルの構造を示した図である。
【図６】本発明の実施形態に従うパネルＰＮＬに配置されたゲート駆動回路ＧＤＣを概略的に示した図である。
【図７】本発明の実施形態に従う垂直構造のトランジスタを示した図である。
【図８】本発明の実施形態に従う絶縁パターンの形状を図示した図である。
【図９】本発明の他の実施形態に従う垂直構造のトランジスタを示した図である。
【図１０】第１電極及び絶縁パターンの配置構造に従うチャンネル領域の長さの関連性を図示した図である。
【図１１】本発明の更に他の実施形態に従う垂直構造のトランジスタを示した図である。
【図１２】図１２を参照して図１１のコンタクト領域を説明すると、次の通りである。
【図１３】本発明の実施形態に従う垂直構造トランジスタがサブピクセル内に配置された場合、ピクセル電極と連結された構造のトランジスタを図示した図である。
【図１４】サブピクセル内に配置された多数のトランジスタの構造を図示した図である。
【図１５】サブピクセル内に配置された多数のトランジスタの構造を図示した図である。
【図１６】サブピクセル内に配置された多数のトランジスタの構造を図示した図である。
【図１７】サブピクセル内に配置された多数のトランジスタの構造を図示した図である。
【発明を実施するための形態】
【００３２】
本発明の利点及び特徴、そしてそれらを達成する方法は、添付する図面と共に詳細に後述されている実施形態を参照すれば明確になる。しかしながら、本発明は以下に開示される実施形態に限定されるのではなく、互いに異なる多様な形態に具現され、但し本実施形態は本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は請求項の範疇により定義されるだけである。
【００３３】
また、本発明の実施形態を説明するための図面に開示された形状、サイズ、比率、角度、個数などは例示的なものであるので、本発明が図示された事項に限定されるのではない。明細書の全体に亘って同一参照符号は同一構成要素を称する。また、本発明を説明するに当たって、関連した公知技術に対する具体的な説明が本発明の要旨を曖昧にすることがあると判断される場合、その詳細な説明は省略する。本明細書上で言及された‘含む’、‘有する’、‘なされる’などが使われる場合、‘〜のみ’が使われない以上、他の部分が追加できる。構成要素を単数で表現した場合に特別に明示的な記載事項がない限り、複数を含む場合を含むことができる。
【００３４】
また、本発明の実施形態での構成要素を解釈するに当たって、別途の明示的な記載がなくても誤差範囲を含むものとして解釈されなければならない。
【００３５】
また、本発明の構成要素を説明するに当たって、第１、第２、Ａ、Ｂ、（ａ）、（ｂ）などの用語を使用することができる。このような用語はその構成要素を他の構成要素と区別するためのものであり、その用語により該当構成要素の本質、順番、順序、または個数などが限定されない。ある構成要素が他の構成要素に“連結”、“結合”、または“接続”されると記載された場合、その構成要素は該他の構成要素に直接的に連結または接続できるが、各構成要素の間に他の構成要素が“介在”されるか、各構成要素が他の構成要素を通じて“連結”、“結合”、または“接続”されることもできると理解されるべきである。位置関係に対する説明の場合、例えば ‘〜上に’、 ‘〜上部に’、‘〜下部に’、‘〜横に’などで２部分の位置関係が説明される場合、‘直ぐ’または‘直接’は使われない以上、２部分の間に１つ以上の他の部分が位置することもできる。
【００３６】
また、本発明の実施形態での構成要素はこれら用語により制限されない。これら用語は単に１つの構成要素を他の構成要素と区別するために使用するだけである。したがって、以下に言及される第１構成要素は本発明の技術的思想内で第２構成要素でありうる。
【００３７】
また、本発明の実施形態での特徴（構成）が部分的に、または全体的に互いに結合または組合せまたは分離可能であり、技術的に多様な連動及び駆動が可能であり、各実施形態は互いに対して独立的に実施可能であることもあり、連関関係で共に実施可能であることもある。
【００３８】
以下、本発明の実施形態を添付した図面を参照して詳細に説明する。図１は、本発明の実施形態に従う電子装置意概略的なシステム構成図である。
【００３９】
本発明の実施形態に従う電子装置は表示装置、照明装置、発光装置などを含むことができる。以下では、説明の便宜のために、表示装置を中心として説明する。しかしながら、表示装置だけでなく、トランジスタを包含しさえすれば、照明装置、発光装置などの他の多様な電子装置にも同一に適用できる。
【００４０】
本発明の実施形態に従う電子装置は、映像を表示するか、または光を出力するパネルＰＮＬと、このようなパネルＰＮＬを駆動するための駆動回路を含むことができる。
【００４１】
パネルＰＮＬは、多数のデータラインＤＬ及び多数のゲートラインＧＬが配置され、多数のデータラインＤＬ及び多数のゲートラインＧＬにより定義される多数のサブピクセルＳＰがマトリックスタイプで配列できる。
【００４２】
パネルＰＮＬで多数のデータラインＤＬ及び多数のゲートラインＧＬは互いに交差して配置できる。例えば、多数のゲートラインＧＬは行（Row）または列（Column）で配列されることができ、多数のデータラインＤＬは列（Column）または行（Row）で配列できる。以下では、説明の便宜のために、多数のゲートラインＧＬは行（Row）で配置され、多数のデータラインＤＬは列（Column）で配置されることと仮定する。
【００４３】
パネルＰＮＬには、サブピクセル構造などによって、多数のデータラインＤＬ及び多数のゲートラインＧＬの以外に、他の種類の信号配線が配置できる。駆動電圧配線、基準電圧配線、または共通電圧配線などがさらに配置できる。
【００４４】
パネルＰＮＬは、ＬＣＤ（Liquid Crystal Display）パネル、ＯＬＥＤ（Organic Light Emitting Diode）パネルなど、多様なタイプのパネルでありうる。
【００４５】
パネルＰＮＬに配置される信号配線の種類は、サブピクセル構造、パネルタイプ（例：ＬＣＤパネル、ＯＬＥＤパネルなど）などによって変わることができる。そして、本明細書では信号配線は信号が印加される電極を含む概念でありうる。
【００４６】
パネルＰＮＬは、画像（映像）が表示されるアクティブ領域（Ａ／Ａ）と、その外郭領域で、画像が表示されないノン−アクティブ領域（Ｎ／Ａ）を含むことができる。ここで、ノン−アクティブ領域（Ｎ／Ａ）はベゼル領域ともいう。
【００４７】
アクティブ領域（Ａ／Ａ）には画像表示のための多数のサブピクセルＳＰが配置される。
【００４８】
ノン−アクティブ領域（Ｎ／Ａ）にはデータドライバＤＤＲが電気的に連結されるためのパッド部が配置され、このようなパッド部と多数のデータラインＤＬとの間の連結のための多数のデータリンクラインが配置されることもできる。ここで、多数のデータリンクラインは多数のデータラインＤＬがノン−アクティブ領域（Ｎ／Ａ）に延長された部分であるか、または多数のデータラインＤＬと電気的に連結された別途のパターンでありうる。
【００４９】
また、ノン−アクティブ領域（Ｎ／Ａ）にはデータドライバＤＤＲが電気的に連結されるパッド部を介してゲートドライバＧＤＲにゲート駆動に必要な電圧（信号）を伝達するためのゲート駆動関連配線が配置できる。例えば、ゲート駆動関連配線は、クロック信号を伝達するためのクロック配線、ゲート電圧（ＶＧＨ、ＶＧＬ）を伝達するゲート電圧配線、スキャン信号の生成に必要な各種の制御信号を伝達するゲート駆動制御信号配線などを含むことができる。このようなゲート駆動関連配線は、アクティブ領域（Ａ／Ａ）に配置されるゲートラインＧＬとは異なり、ノン−アクティブ領域（Ｎ／Ａ）に配置される。
【００５０】
駆動回路は、多数のデータラインＤＬを駆動するデータドライバＤＤＲと、多数のゲートラインＧＬを駆動するゲートドライバＧＤＲと、データドライバＤＤＲ及びゲートドライバＧＤＲを制御するコントローラＣＴＲなどを含むことができる。
【００５１】
データドライバＤＤＲは、多数のデータラインＤＬにデータ電圧を出力することによって、多数のデータラインＤＬを駆動することができる。
【００５２】
ゲートドライバＧＤＲは、多数のゲートラインＧＬにスキャン信号を出力することによって、多数のゲートラインＧＬを駆動することができる。
【００５３】
コントローラＣＴＲは、データドライバＤＤＲ及びゲートドライバＧＤＲの駆動動作に必要な各種の制御信号（ＤＣＳ、ＧＣＳ）を供給してデータドライバＤＤＲ及びゲートドライバＧＤＲの駆動動作を制御することができる。また、コントローラＣＴＲはデータドライバＤＤＲに映像データＤＡＴＡを供給することができる。
【００５４】
コントローラＣＴＲは、各フレームで具現するタイミングによってスキャンを始めて、外部から入力される入力映像データをデータドライバＤＤＲで使用するデータ信号形式に合うように変換して、変換された映像データＤＡＴＡを出力し、スキャンに合せて適当な時間にデータ駆動を統制する。
【００５５】
コントローラＣＴＲは、データドライバＤＤＲ及びゲートドライバＧＤＲを制御するために、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、入力データイネーブル（ＤＥ：Data Enable）信号、クロック信号ＣＬＫなどのタイミング信号を外部（例：ホストシステム）から入力を受けて、各種の制御信号を生成してデータドライバＤＤＲ及びゲートドライバＧＤＲに出力する。
【００５６】
例えば、コントローラＣＴＲは、ゲートドライバＧＤＲを制御するために、ゲートスタートパルス（ＧＳＰ：Gate Start Pulse）、ゲートシフトクロック（ＧＳＣ：Gate Shift Clock）、ゲート出力イネーブル信号（ＧＯＥ：Gate Output Enable）などを含む各種のゲート制御信号（ＧＣＳ：Gate Control Signal）を出力する。
【００５７】
また、コントローラＣＴＲは、データドライバＤＤＲを制御するために、ソーススタートパルス（ＳＳＰ：Source Start Pulse）、ソースサンプリングクロック（ＳＳＣ：Source Sampling Clock）、ソース出力イネーブル信号（ＳＯＥ：Source Output Enable）などを含む各種のデータ制御信号（ＤＣＳ：Data Control Signal）を出力する。
【００５８】
コントローラＣＴＲは、通常のディスプレイ技術で用いられるタイミングコントローラ（Timing Controller）であるか、またはタイミングコントローラ（Timing Controller）を含んで他の制御機能もさらに遂行することができる制御装置でありうる。
【００５９】
コントローラＣＴＲは、データドライバＤＤＲと別途の部品で具現されることもでき、データドライバＤＤＲと共に統合されて集積回路で具現できる。
【００６０】
データドライバＤＤＲは、コントローラＣＴＲから映像データＤＡＴＡの入力を受けて多数のデータラインＤＬにデータ電圧を供給することによって、多数のデータラインＤＬを駆動する。ここで、データドライバＤＤＲはソースドライバともいう。
【００６１】
データドライバＤＤＲは多様なインターフェースを介してコントローラＣＴＲと各種の信号をやりとりすることができる。
【００６２】
ゲートドライバＧＤＲは、多数のゲートラインＧＬにスキャン信号を順次に供給することによって、多数のゲートラインＧＬを順次に駆動する。ここで、ゲートドライバＧＤＲはスキャンドライバともいう。
【００６３】
ゲートドライバＧＤＲは、コントローラＣＴＲの制御によって、オン（On）電圧またはオフ（Off）電圧のスキャン信号を多数のゲートラインＧＬに順次に供給する。
【００６４】
データドライバＤＤＲは、ゲートドライバＧＤＲにより特定ゲートラインが開けば、コントローラＣＴＲから受信した映像データＤＡＴＡをアナログ形態のデータ電圧に変換して多数のデータラインＤＬに供給する。
【００６５】
データドライバＤＤＲは、パネルＰＮＬの一側（例：上側または下側）のみに位置することもでき、場合によっては、駆動方式、パネル設計方式などによってパネルＰＮＬの両側（例：上側と下側）に全て位置することもできる。
【００６６】
ゲートドライバＧＤＲは、パネルＰＮＬの一側（例：左側または右側）のみに位置することもでき、場合によっては、駆動方式、パネル設計方式などによってパネルＰＮＬの両側（例：左側と右側）に全て位置することもできる。
【００６７】
データドライバＤＤＲは、１つ以上のソースドライバ集積回路（ＳＤＩＣ：Source Driver Integrated Circuit）を含んで具現できる。
【００６８】
各ソースドライバ集積回路ＳＤＩＣは、シフトレジスタ（Shift Register）、ラッチ回路（Latch Circuit）、デジタルアナログコンバータ（ＤＡＣ：Digital to Analog Converter）、出力バッファ（Output Buffer）などを含むことができる。データドライバＤＤＲは、場合によって、１つ以上のアナログデジタルコンバータ（ＡＤＣ：Analog to Digital Converter）をさらに含むことができる。
【００６９】
各ソースドライバ集積回路ＳＤＩＣは、ＴＡＢ（Tape Automated Bonding）タイプまたはＣＯＧ（Chip On Glass）タイプでパネルＰＮＬのボンディングパッド（Bonding Pad）に連結されるか、またはパネルＰＮＬ上に直接配置されることもできる。場合によって、各ソースドライバ集積回路ＳＤＩＣはパネルＰＮＬに集積化されて配置されることもできる。また、各ソースドライバ集積回路ＳＤＩＣは、ＣＯＦ（Chip On Film）タイプで具現できる。この場合、各ソースドライバ集積回路ＳＤＩＣは、回路フィルム上に実装されて、回路フィルムを介してパネルＰＮＬでのデータラインＤＬと電気的に連結できる。
【００７０】
ゲートドライバＧＤＲは、多数のゲート駆動回路ＧＤＣを含むことができる。ここで、多数のゲート駆動回路ＧＤＣは多数のゲートラインＧＬと各々対応できる。
【００７１】
各ゲート駆動回路ＧＤＣは、シフトレジスタ（Shift Register）、レベルシフター（Level Shifter）などを含むことができる。
【００７２】
各ゲート駆動回路ＧＤＣは、ＴＡＢ（Tape Automated Bonding）タイプまたはＣＯＧ（Chip On Glass）タイプでパネルＰＮＬのボンディングパッド（Bonding Pad）に連結できる。また、各ゲート駆動回路ＧＤＣはＣＯＦ（Chip On Film）方式で具現できる。この場合、各ゲート駆動回路ＧＤＣは回路フィルム上に実装されて、回路フィルムを介してパネルＰＮＬでのゲートラインＧＬと電気的に連結できる。また、各ゲート駆動回路ＧＤＣはＧＩＰ（Gate In Panel）タイプで具現されてパネルＰＮＬに内蔵できる。即ち、各ゲート駆動回路ＧＤＣはパネルＰＮＬに直接形成できる。
【００７３】
図２は、本発明の実施形態に従う電子装置のシステム具現例示図である。
【００７４】
図２を参照すると、本発明の実施形態に従う電子装置で、データドライバＤＤＲは多様なタイプ（ＴＡＢ、ＣＯＧ、ＣＯＦなど）のうち、ＣＯＦ（Chip On Film）タイプで具現され、ゲートドライバＧＤＲは多様なタイプ（ＴＡＢ、ＣＯＧ、ＣＯＦ、ＧＩＰなど）のうち、ＧＩＰ（Gate In Panel）タイプで具現できる。
【００７５】
データドライバＤＤＲは、１つ以上のソースドライバ集積回路ＳＤＩＣで具現できる。図２は、データドライバＤＤＲが多数のソースドライバ集積回路ＳＤＩＣで具現された場合を例示したものである。
【００７６】
データドライバＤＤＲがＣＯＦタイプで具現された場合、データドライバＤＤＲを具現した各ソースドライバ集積回路ＳＤＩＣは、ソース側回路フィルムＳＦ上に実装できる。
【００７７】
ソース側回路フィルムＳＦの一側はパネルＰＮＬのノン−アクティブ領域（Ｎ／Ａ）に存在するパッド部（パッドの集合体）と電気的に連結できる。
【００７８】
ソース側回路フィルムＳＦ上には、ソースドライバ集積回路ＳＤＩＣとパネルＰＮＬを電気的に連結するための配線が配置できる。
【００７９】
電子装置は、多数のソースドライバ集積回路ＳＤＩＣと他の装置との間の回路的な連結のために、１つ以上のソース印刷回路基板ＳＰＣＢと、制御部品と各種の電気装置を実装するためのコントロール印刷回路基板ＣＰＣＢを含むことができる。
【００８０】
１つ以上のソース印刷回路基板ＳＰＣＢにはソースドライバ集積回路ＳＤＩＣが実装されたソース側回路フィルムＳＦの他側が連結できる。
【００８１】
即ち、ソースドライバ集積回路ＳＤＩＣが実装されたソース側回路フィルムＳＦは、一側がパネルＰＮＬのノン−アクティブ領域（Ｎ／Ａ）と電気的に連結され、他側がソース印刷回路基板ＳＰＣＢと電気的に連結できる。
【００８２】
コントロール印刷回路基板ＣＰＣＢには、データドライバＤＤＲ及びゲートドライバＧＤＲなどの動作を制御するコントローラＣＴＲが配置できる。
【００８３】
また、コントロール印刷回路基板ＣＰＣＢには、パネルＰＮＬ、データドライバＤＤＲ、及びゲートドライバＧＤＲなどに各種の電圧または電流を供給するか、または供給する各種の電圧または電流を制御するパワー管理集積回路（ＰＭＩＣ：Power Management IC）などがさらに配置されることもできる。
【００８４】
ソース印刷回路基板ＳＰＣＢとコントロール印刷回路基板ＣＰＣＢは、少なくとも１つの連結部材ＣＢＬを介して回路的に連結できる。ここで、連結部材ＣＢＬは、一例に、可撓性印刷回路（ＦＰＣ：Flexible Printed Circuit）、可撓性フラットケーブル（ＦＦＣ：Flexible Flat Cable）などでありうる。
【００８５】
１つ以上のソース印刷回路基板ＳＰＣＢとコントロール印刷回路基板ＣＰＣＢは、１つの印刷回路基板に統合されて具現されることもできる。
【００８６】
ゲートドライバＧＤＲがＧＩＰ（Gate In Panel）タイプで具現された場合、ゲートドライバＧＤＲに含まれた多数のゲート駆動回路ＧＤＣは、パネルＰＮＬのノン−アクティブ領域（Ｎ／Ａ）上に直接形成できる。
【００８７】
多数のゲート駆動回路ＧＤＣの各々は、パネルＰＮＬでのアクティブ領域（Ａ／Ａ）に配置された該当ゲートラインＧＬに該当スキャン信号ＳＣＡＮを出力することができる。
【００８８】
パネルＰＮＬ上に配置された多数のゲート駆動回路ＧＤＣは、ノン−アクティブ領域（Ｎ／Ａ）に配置されたゲート駆動関連配線を介して、スキャン信号生成に必要な各種の信号（クロック信号、ハイレベルゲート電圧ＶＧＨ、ローレベルゲート電圧ＶＧＬ、スタート信号ＶＳＴ、リセット信号ＲＳＴなど）の供給を受けることができる。
【００８９】
ノン−アクティブ領域（Ｎ／Ａ）に配置されたゲート駆動関連配線は、多数のゲート駆動回路ＧＤＣに最も隣接するように配置されたソース側回路フィルムＳＦと電気的に連結できる。
【００９０】
図３は、本発明の実施形態に従うパネルＰＮＬがＯＬＥＤ（Organic Light Emitting Diode）パネルである場合、サブピクセルＳＰの構造を示した図である。
【００９１】
図３を参照すると、ＯＬＥＤパネルであるパネルＰＮＬでの各サブピクセルＳＰは、有機発光ダイオードＯＬＥＤと、有機発光ダイオードＯＬＥＤを駆動する駆動トランジスタＤＲＴと、駆動トランジスタＤＲＴの第１ノードＮ１と該当データラインＤＬとの間に電気的に連結されたスイッチングトランジスタＯ−ＳＷＴと、駆動トランジスタＤＲＴの第１ノードＮ１と第２ノードＮ２との間に電気的に連結されたストレージキャパシタＣｓｔなどを含んで具現できる。
【００９２】
有機発光ダイオードＯＬＥＤは、アノード電極、有機発光層、及びカソード電極などからなることができる。
【００９３】
図３の回路例示によれば、有機発光ダイオードＯＬＥＤのアノード電極（ピクセル電極ともいう）は、駆動トランジスタＤＲＴの第２ノードＮ２と電気的に連結できる。有機発光ダイオードＯＬＥＤのカソード電極（共通電極ともいう）には基底電圧ＥＶＳＳが印加できる。
【００９４】
ここで、基底電圧ＥＶＳＳは、一例に、グラウンド電圧であるか、またはグラウンド電圧より高いか低い電圧でありうる。また、基底電圧ＥＶＳＳは駆動状態によって可変できる。例えば、映像駆動時、基底電圧ＥＶＳＳとセンシング駆動時、基底電圧ＥＶＳＳは互いに異なるように設定できる。
【００９５】
駆動トランジスタＤＲＴは、有機発光ダイオードＯＬＥＤに駆動電流を供給することによって、有機発光ダイオードＯＬＥＤを駆動する。
【００９６】
駆動トランジスタＤＲＴは、第１ノードＮ１、第２ノードＮ２、及び第３ノードＮ３などを含むことができる。
【００９７】
駆動トランジスタＤＲＴの第１ノードＮ１はゲートノードでありえ、スイッチングトランジスタＯ−ＳＷＴのソースノードまたはドレインノードと電気的に連結できる。駆動トランジスタＤＲＴの第２ノードＮ２はソースノードまたはドレインノードでありえ、有機発光ダイオードＯＬＥＤのアノード電極（または、カソード電極）と電気的に連結できる。駆動トランジスタＤＲＴの第３ノードＮ３はドレインノードまたはソースノードでありえ、駆動電圧ＥＶＤＤが印加されることができ、駆動電圧ＥＶＤＤを供給する駆動電圧ライン（ＤＶＬ：Driving Voltage Line）と電気的に連結できる。
【００９８】
ストレージキャパシタＣｓｔは駆動トランジスタＤＲＴの第１ノードＮ１と第２ノードＮ２との間に電気的に連結されて、映像信号電圧に該当するデータ電圧Ｖｄａｔａまたはこれに対応する電圧を１フレーム時間（または、定まった時間）の間維持することができる。
【００９９】
スイッチングトランジスタＯ−ＳＷＴのドレインノードまたはソースノードは該当データラインＤＬに電気的に連結され、スイッチングトランジスタＯ−ＳＷＴのソースノードまたはドレインノードは駆動トランジスタＤＲＴの第１ノードＮ１に電気的に連結され、スイッチングトランジスタＯ−ＳＷＴのゲートノードは該当ゲートラインと電気的に連結されてスキャン信号ＳＣＡＮの印加を受けることができる。
【０１００】
スイッチングトランジスタＯ−ＳＷＴは、該当ゲートラインを介してスキャン信号ＳＣＡＮをゲートノードに印加を受けてオン−オフが制御できる。
【０１０１】
このようなスイッチングトランジスタＯ−ＳＷＴは、スキャン信号ＳＣＡＮによりターン−オンされて該当データラインＤＬから供給されたデータ電圧Ｖｄａｔａを駆動トランジスタＤＲＴの第１ノードＮ１に伝達することができる。
【０１０２】
一方、ストレージキャパシタＣｓｔは、駆動トランジスタＤＲＴの第１ノードＮ１と第２ノードＮ２との間に存在する内部キャパシタ（Internal Capacitor）である寄生キャパシタ（例：Ｃｇｓ、Ｃｇｄ）でなく、駆動トランジスタＤＲＴの外部に意図的に設計した外部キャパシタ（External Capacitor）でありうる。
【０１０３】
駆動トランジスタＤＲＴ及びスイッチングトランジスタＯ−ＳＷＴの各々はｎタイプトランジスタまたはｐタイプトランジスタでありうる。
【０１０４】
図３に例示された各サブピクセル構造は２Ｔ（Transistor）１Ｃ（Capacitor）構造であって、説明のための例示であり、１つ以上のトランジスタをさらに含むか、場合によっては、１つ以上のキャパシタをさらに含むこともできる。または、多数のサブピクセルの各々が同一な構造となっていることもでき、多数のサブピクセルのうちの一部は異なる構造となっていることもできる。
【０１０５】
図４は、１つのサブピクセルＳＰが駆動トランジスタＤＲＴの第２ノードＮ２と基準電圧ラインＲＶＬとの間に電気的に連結された第２トランジスタＴ２をさらに含む３Ｔ（Transistor）１Ｃ（Capacitor）構造を例示的に示した図である。
【０１０６】
図４を参照すると、第２トランジスタＴ２は駆動トランジスタＤＲＴの第２ノードＮ２と基準電圧ラインＲＶＬとの間に電気的に連結されて、ゲートノードに第２スキャン信号ＳＣＡＮ２の印加を受けてオン−オフが制御できる。
【０１０７】
第２トランジスタＴ２のドレインノードまたはソースノードは基準電圧ラインＲＶＬに電気的に連結され、第２トランジスタＴ２のソースノードまたはドレインノードは駆動トランジスタＤＲＴの第２ノードＮ２に電気的に連結できる。
【０１０８】
第２トランジスタＴ２は、一例に、ディスプレイ駆動時区間でターン−オンされることができ、駆動トランジスタＤＲＴの特性値または有機発光ダイオードＯＬＥＤの特性値をセンシングするためのセンシング駆動時区間でターン−オンできる。
【０１０９】
第２トランジスタＴ２は、該当駆動タイミング（例：ディスプレイ駆動タイミングまたはセンシング駆動時区間内の初期化タイミング）に合せて、第２スキャン信号ＳＣＡＮ２によりターン−オンされて、基準電圧ラインＲＶＬに供給された基準電圧Ｖｒｅｆを駆動トランジスタＤＲＴの第２ノードＮ２に伝達することができる。
【０１１０】
また、第２トランジスタＴ２は該当駆動タイミング（例：センシング駆動時区間内のサンプリングタイミング）に合せて、第２スキャン信号ＳＣＡＮ２によりターン−オンされて、駆動トランジスタＤＲＴの第２ノードＮ２の電圧を基準電圧ラインＲＶＬに伝達することができる。
【０１１１】
言い換えると、第２トランジスタＴ２は、駆動トランジスタＤＲＴの第２ノードＮ２の電圧状態を制御するか、または駆動トランジスタＤＲＴの第２ノードＮ２の電圧を基準電圧ラインＲＶＬに伝達することができる。
【０１１２】
ここで、基準電圧ラインＲＶＬは基準電圧ラインＲＶＬの電圧をセンシングしてデジタル値に変換して、デジタル値を含むセンシングデータを出力するアナログデジタルコンバータと電気的に連結できる。
【０１１３】
アナログデジタルコンバータは、データ駆動回路ＤＤＲを具現したソースドライバ集積回路ＳＤＩＣの内部に含まれることもできる。
【０１１４】
アナログデジタルコンバータから出力されたセンシングデータは、駆動トランジスタＤＲＴの特性値（例：しきい電圧、移動度など）、または有機発光ダイオードＯＬＥＤの特性値（例：しきい電圧など）をセンシングすることに利用できる。
【０１１５】
一方、キャパシタＣｓｔは、駆動トランジスタＤＲＴの第１ノードＮ１と第２ノードＮ２との間に存在する内部キャパシタ（Internal Capacitor）である寄生キャパシタ（例：Ｃｇｓ、Ｃｇｄ）でなく、駆動トランジスタＤＲＴの外部に意図的に設計した外部キャパシタ（External Capacitor）でありうる。
【０１１６】
駆動トランジスタＤＲＴ、第１トランジスタＴ１、及び第２トランジスタＴ２の各々はｎタイプトランジスタまたはｐタイプトランジスタでありうる。
【０１１７】
一方、第１スキャン信号ＳＣＡＮ１及び第２スキャン信号ＳＣＡＮ２は別個のゲート信号でありうる。この場合、第１スキャン信号ＳＣＡＮ１及び第２スキャン信号ＳＣＡＮ２は互いに異なるゲートラインを介して、第１トランジスタＴ１のゲートノード及び第２トランジスタＴ２のゲートノードに各々印加されることもできる。
【０１１８】
場合によっては、第１スキャン信号ＳＣＡＮ１及び第２スキャン信号ＳＣＡＮ２は同一なゲート信号でありうる。この場合、第１スキャン信号ＳＣＡＮ１及び第２スキャン信号ＳＣＡＮ２は同一なゲートラインを介して第１トランジスタＴ１のゲートノード及び第２トランジスタＴ２のゲートノードに共通に印加されることもできる。
【０１１９】
図３及び図４に例示された各サブピクセル構造は説明のための例示であり、１つ以上のトランジスタをさらに含むか、場合によっては、１つ以上のキャパシタをさらに含むこともできる。
【０１２０】
または、多数のサブピクセルの各々が同一な構造となっていることもでき、多数のサブピクセルのうちの一部は異なる構造となっていることもできる。
【０１２１】
図５は、本発明の実施形態に従うパネルＰＮＬがＬＣＤ（Liquid Crystal Display）パネルである場合、サブピクセルＳＰの構造を示した図である。
【０１２２】
図５を参照すると、ＬＣＤパネルであるパネルＰＮＬでの各サブピクセルＳＰはピクセル電極ＰＸＬ及びスイッチングトランジスタＬ−ＳＷＴなどを含むことができる。
【０１２３】
スイッチングトランジスタＬ−ＳＷＴは、スキャン信号ＳＣＡＮにより制御され、データラインＤＬとピクセル電極ＰＸＬとの間に電気的に連結できる。
【０１２４】
スイッチングトランジスタＬ−ＳＷＴはスキャン信号ＳＣＡＮによりターン−オンされて、データラインＤＬに供給されたデータ電圧Ｖｄａｔａをピクセル電極ＰＸＬに伝達する。データ電圧Ｖｄａｔａが印加されたピクセル電極ＰＸＬは共通電圧が印加される共通電極ＣＯＭと電界を形成することができる。即ち、ピクセル電極ＰＸＬと共通電極ＣＯＭとの間にキャパシタ（ストレージキャパシタ）が形成できる。
【０１２５】
図６は、本発明の実施形態に従うパネルＰＮＬに配置されたゲート駆動回路ＧＤＣを概略的に示した図である。
【０１２６】
図６を参照すると、各ゲート駆動回路ＧＤＣは、プル−アップトランジスタＴｕｐ、プル−ダウントランジスタＴｄｏｗｎ、及び制御スイッチ回路ＣＳＣなどを含むことができる。
【０１２７】
制御スイッチ回路ＣＳＣは、プル−アップトランジスタＴｕｐのゲートノードに該当するＱノードの電圧と、プル−ダウントランジスタＴｄｏｗｎのゲートノードに該当するＱＢノードの電圧を制御する回路であって、多数個のスイッチ（トランジスタ）を含むことができる。
【０１２８】
プル−アップトランジスタＴｕｐは、ゲート信号出力ノードＮｏｕｔを介してゲートラインＧＬに第１レベル電圧（例：ハイレベル電圧ＶＧＨ）に該当するゲート信号Ｖｇａｔｅを供給するトランジスタである。プル−ダウントランジスタＴｄｏｗｎは、ゲート信号出力ノードＮｏｕｔを介してゲートラインＧＬに第２レベル電圧（例：ローレベル電圧ＶＧＬ）に該当するゲート信号Ｖｇａｔｅを供給するトランジスタである。プル−アップトランジスタＴｕｐとプル−ダウントランジスタＴｄｏｗｎは互いに異なるタイミングにターン−オンできる。
【０１２９】
プル−アップトランジスタＴｕｐは、クロック信号ＣＬＫが印加されるクロック信号印加ノードＮｃｌｋとゲートラインＧＬに電気的に連結されたゲート信号出力ノードＮｏｕｔとの間に電気的に連結され、Ｑノードの電圧によりターンオンまたはターンオフされる。
【０１３０】
プル−アップトランジスタＴｕｐのゲートノードは、Ｑノードに電気的に連結される。プル−アップトランジスタＴｕｐのドレインノードまたはソースノードはクロック信号印加ノードＮｃｌｋに電気的に連結される。プル−アップトランジスタＴｕｐのソースノードまたはドレインノードは、ゲート信号Ｖｇａｔｅが出力されるゲート信号出力ノードＮｏｕｔに電気的に連結される。
【０１３１】
プル−アップトランジスタＴｕｐは、Ｑノードの電圧によりターンオンされて、クロック信号ＣＬＫのハイレベル区間でのハイレベル電圧ＶＧＨを有するゲート信号Ｖｇａｔｅをゲート信号出力ノードＮｏｕｔに出力する。
【０１３２】
ゲート信号出力ノードＮｏｕｔに出力されたハイレベル電圧ＶＧＨのゲート信号Ｖｇａｔｅは、該当ゲートラインＧＬに供給される。
【０１３３】
プル−ダウントランジスタＴｄｏｗｎは、ゲート信号出力ノードＮｏｕｔと基底電圧ノードＮｖｓｓとの間に電気的に連結され、ＱＢノードの電圧によりターンオンまたはターンオフされる。
【０１３４】
プル−ダウントランジスタＴｄｏｗｎのゲートノードは、ＱＢノードに電気的に連結される。プル−ダウントランジスタＴｄｏｗｎのドレインノードまたはソースノードは基底電圧ノードＮｖｓｓに電気的に連結されて、定電圧に該当する基底電圧ＶＳＳの印加を受ける。プル−ダウントランジスタＴｄｏｗｎのソースノードまたはドレインノードは、ゲート信号Ｖｇａｔｅが出力されるゲート信号出力ノードＮｏｕｔに電気的に連結される。
【０１３５】
プル−ダウントランジスタＴｄｏｗｎは、ＱＢノードの電圧によりターンオンされて、ローレベル電圧ＶＧＬのゲート信号Ｖｇａｔｅをゲート信号出力ノードＮｏｕｔに出力する。これによって、ローレベル電圧ＶＧＬのゲート信号Ｖｇａｔｅはゲート信号出力ノードＮｏｕｔを通じて該当ゲートラインＧＬに供給できる。ここで、ローレベル電圧ＶＧＬのゲート信号Ｖｇａｔｅは、一例に、基底電圧ＶＳＳでありうる。
【０１３６】
一方、制御スイッチ回路ＣＳＣは、２つ以上のトランジスタなどで構成されることができ、Ｑノード、ＱＢノード、セットノード（Ｓ、スタートノードともいう）、リセットノードＲなどの主要ノードがある。場合によって、制御スイッチ回路ＣＳＣは駆動電圧ＶＤＤなどの各種の電圧が入力される入力ノードなどがさらにありうる。
【０１３７】
制御スイッチ回路ＣＳＣで、Ｑノードはプル−アップトランジスタＴｕｐのゲートノードと電気的に連結され、充電と放電が繰り返される。
【０１３８】
制御スイッチ回路ＣＳＣで、ＱＢノードはプル−ダウントランジスタＴｄｏｗｎのゲートノードと電気的に連結され、充電と放電が繰り返される。
【０１３９】
制御スイッチ回路ＣＳＣで、セットノードＳは該当ゲート駆動回路ＧＤＣのゲート駆動の開始を指示するためのセット信号ＳＥＴの印加を受ける。
【０１４０】
ここで、セットノードＳに印加されるセット信号ＳＥＴはゲートドライバＧＤＲの外部から入力されるスタート信号ＶＳＴでありえ、現在のゲート駆動回路ＧＤより先立つ以前ステージ（stage）のゲート駆動回路ＧＤＣから出力されたゲート信号Ｖｇａｔｅがフィードバックされた信号（キャリー信号）でありうる。
【０１４１】
制御スイッチ回路ＣＳＣで、リセットノードＲに印加されるリセット信号ＲＳＴは全てのステージのゲート駆動回路ＧＤＣを同時に初期化するためのリセット信号でありえ、他のステージ（以前または以後ステージ）から入力されたキャリー信号でありうる。
【０１４２】
制御スイッチ回路ＣＳＣはセット信号ＳＥＴに応答してＱノードを充電し、リセット信号ＲＳＴに応答してＱノードを放電する。制御スイッチ回路ＣＳＣは、ＱノードとＱＢノードの各々を互いに異なるタイミングに充電または放電させるためにインバータ回路を含むことができる。
【０１４３】
図３に図示したように、ＯＬＥＤパネルに該当するパネルＰＮＬのアクティブ領域（Ａ／Ａ）内の多数のサブピクセルＳＰの各々には駆動トランジスタＤＲＴ及びスイッチングトランジスタＯ−ＳＷＴが配置できる。但し、本実施形態はこれに限定されず、図４に図示したように、ＯＬＥＤパネルに該当するパネルＰＮＬのアクティブ領域（Ａ／Ａ）内の３個以上のトランジスタが配置されることもできる。
【０１４４】
また、図５に図示したように、ＬＣＤパネルに該当するパネルＰＮＬのアクティブ領域（Ａ／Ａ）内の多数のサブピクセルＳＰの各々にはスイッチングトランジスタＬ−ＳＷＴが配置できる。
【０１４５】
このように、ＯＬＥＤパネルまたはＬＣＤパネルなどでありうるパネルＰＮＬのアクティブ領域（Ａ／Ａ）内の多数のサブピクセルＳＰの各々の領域にはトランジスタ（ＤＲＴ、Ｏ−ＳＷＴ、Ｌ−ＳＷＴ）が配置できる。
【０１４６】
また、図２に図示したように、ゲート駆動回路ＧＤＣがＩＮＳＩＰタイプで具現された場合、即ち、ゲート駆動回路ＧＤＣがパネルＰＮＬに内蔵される場合、図５のようなゲート駆動回路ＧＤＣを構成する各種のトランジスタ（Ｔｕｐ、Ｔｄｏｗｎ、ＣＳＣ内部のトランジスタなど）がパネルＰＮＬのアクティブ領域（Ａ／Ａ）の外郭領域であるノン−アクティブ領域（Ｎ／Ａ）に配置できる。
【０１４７】
一方、パネルＰＮＬのアクティブ領域（Ａ／Ａ）及び／又はノン−アクティブ領域（Ｎ／Ａ）に配置されるトランジスタＴＲは、チャンネル長さとＳ−係数（Sub-threshold swing：S-factor or SS）によってトランジスタＴＲの素子性能（例：移動度、オン−カレント特性など）が変わることができる。ここに、以下では、素子性能を向上させることができる短いチャンネル（Short Channel）を有し、高いＳ−係数を有するトランジスタＴＲの構造を説明する。
【０１４８】
本発明の実施形態に従うトランジスタＴＲは、基板上に配置された第１電極、基板上に配置され、第１電極の一端と重畳した絶縁パターン、絶縁パターンの上面の一部に配置された第２電極、第１電極、絶縁パターン、第２電極上に配置されたアクティブ層、アクティブ層上に配置されたゲート絶縁膜、及びゲート絶縁膜上に配置されたゲート電極を含み、アクティブ層の一端は第１電極と重畳し、アクティブ層の他端は第２電極と重畳し、第１及び第２電極と重畳しない領域にチャンネル領域が設けられ、アクティブ層のチャンネル領域は絶縁パターンの側面に対応する領域と、アクティブ層が絶縁パターンの上面の一部と重畳し、かつ第２電極と重畳しない領域を含み、絶縁パターンの側面に対応する領域でのゲート絶縁膜の厚さは絶縁パターンの上面の一部と重畳し、かつ第２電極と重畳しない領域での前記ゲート絶縁膜の厚さより薄いことがある。
【０１４９】
このように、簡略に説明したトランジスタ構造ＴＲに対して、いろいろな図面を参照してより詳細に説明する。
【０１５０】
図７は、本発明の実施形態に従う垂直（Vertical）構造のトランジスタを示した図である。図８は、本発明の実施形態に従う絶縁パターンの形状を図示した図である。
【０１５１】
本発明に従う実施形態で定義する垂直構造のトランジスタＴＲは、アクティブ層ＡＣＴのチャンネル領域（ＣＨＡ；Channel Area）が基板ＳＵＢと平行でないように配置されたトランジスタＴＲを意味する。包括的には、アクティブ層ＡＣＴのチャンネル領域ＣＨＡと基板ＳＵＢとの間の角度が０°超過１８０°未満である場合を全て含むことができる。
【０１５２】
図７を参照すると、パネルＰＮＬに配置される垂直構造のトランジスタＴＲは、ゲート電極ＧＡＴＥ、アクティブ層ＡＣＴ、第１電極Ｅ１、及び第２電極Ｅ２を含むことができる。
【０１５３】
第１電極Ｅ１はソース電極であり、第２電極Ｅ２はドレイン電極でありえ、他の場合に、第１電極Ｅ１はドレイン電極であり、第２電極Ｅ２はソース電極でありうる。
【０１５４】
具体的に、基板ＳＵＢ上に第１電極Ｅ１が配置される。
【０１５５】
第１電極Ｅ１が配置された基板ＳＵＢ上には第１電極Ｅ１の一端と重畳した絶縁パターンＩＮＰが配置される。
【０１５６】
絶縁パターンＩＮＰは、垂直構造のトランジスタＴＲでアクティブ層ＡＣＴのチャンネル領域ＣＨＡを基板ＳＵＢと平行でないように建てるための構造物でありうる。このような絶縁パターンＩＮＰは無機絶縁物質、例えば、ＳｉＯｘ、ＳｉＯ２、ＳｉＯＮ、ＳｉＮｘなどのうち、１つ以上を含んで構成できる。
【０１５７】
このような絶縁パターンＩＮＰの上面の一部に第２電極Ｅ２が配置される。
【０１５８】
また、図７に図示したように、第２電極Ｅ２の一端（Ａ）は絶縁パターンＩＮＰの一端（Ｂ）と離隔する。
【０１５９】
アクティブ層ＡＣＴは、第１電極Ｅ１の一部、第２電極Ｅ２の一部（または、全部）、及び絶縁パターンＩＮＰの一側面上に配置されてこれらと重畳する。
【０１６０】
具体的に、図７に図示したように、アクティブ層ＡＣＴの一端は第１電極Ｅ１と重畳し、他端は第２電極Ｅ２と重畳できる。
【０１６１】
図７ではアクティブ層ＡＣＴが単一層のものとして図示されたが、本発明がこれに限定されるのではなく、アクティブ層ＡＣＴは２層以上の多重層で構成されることもできる。
【０１６２】
このようなアクティブ層ＡＣＴは、チャンネル領域ＣＨＡを含むことができる。
【０１６３】
チャンネル領域ＣＨＡは、アクティブ層ＡＣＴが絶縁パターンＩＮＰの一側面に対応する領域と、アクティブ層ＡＣＴが絶縁パターンＩＮＰの上面の一部と重畳し、かつ第２電極Ｅ２と重畳しない領域を含む領域でありうる（チャンネル領域ＣＨＡは、絶縁パターンＩＮＰのコーナー部または段差部を過ぎることができるので、アクティブ層ＡＣＴのチャンネル領域ＣＨＡは絶縁パターンＩＮＰの２つの異なる面と接触できる）。
【０１６４】
即ち、チャンネル領域ＣＨＡはアクティブ層ＡＣＴが第１電極Ｅ１及び第２電極Ｅ２の各々と重畳しない領域でありうる。このようなチャンネル領域ＣＨＡは断面上で垂直または水平方向にゲート電極ＧＡＴＥと重畳できる。
【０１６５】
他の側面で、チャンネル領域ＣＨＡはアクティブ層ＡＣＴが絶縁パターンＩＮＰの一側面と重畳する領域（ＣＨＡ１、第１部分）及び第１部分ＣＨＡ１から延長される領域を含み、第２電極Ｅ２の一端（Ａ）と絶縁パターンＩＮＰの一端（Ｂ）が離隔して絶縁パターンＩＮＰの上部が第２電極Ｅ２により露出した領域（ＣＨＡ２、第２部分）と対応する領域でありうる。
【０１６６】
ここに、チャンネル領域ＣＨＡの長さは、第１部分ＣＨＡ１の長さ（Ｌ１）、第２部分ＣＨＡ２の長さ（Ｌ２）でありうる。
【０１６７】
言い換えると、チャンネル領域ＣＨＡの長さは絶縁パターンＩＮＰの側面に位置したアクティブ層ＡＣＴの長さ（Ｌ１）と、絶縁パターンＩＮＰの側面に位置したアクティブ層ＡＣＴから延長され、絶縁パターンＩＮＰの上面の一部と重畳し、かつ第２電極Ｅ２と重畳しない領域に配置されたアクティブ層ＡＣＴの長さ（Ｌ２）の和でありうる。
【０１６８】
前述したように、Ｌ１は絶縁パターンＩＮＰの一側面と重畳する領域でのアクティブ層ＡＣＴの長さを意味する。
【０１６９】
本発明の実施形態に従うアクティブ層ＡＣＴのチャンネル領域ＣＨＡの長さは、絶縁パターンＩＮＰの一側面と重畳する領域でのアクティブ層ＡＣＴの長さを含むので、絶縁パターンＩＮＰの高さが変われば、チャンネル領域ＣＨＡの長さやはり変わることができる。即ち、チャンネル領域ＣＨＡの長さは絶縁パターンＩＮＰの高さに比例することができる。言い換えると、絶縁パターンＩＮＰの高さを変化させることによって、チャンネル領域ＣＨＡの長さを微細に調整することができる。
【０１７０】
例えば、絶縁パターンＩＮＰの高さが低くなる場合、絶縁パターンＩＮＰの一側面と重畳する領域でのアクティブ層ＡＣＴの長さが短くなるので、全体的なチャンネル領域ＣＨＡの長さが短くなることができる。
【０１７１】
言い換えると、本発明のトランジスタＴＲは露光工程などによりアクティブ層ＡＣＴのチャンネル領域ＣＨＡの長さを決定せず、絶縁パターンＩＮＰの高さ調節だけでもチャンネル領域ＣＨＡの長さを調節することができる。
【０１７２】
本発明の実施形態で、絶縁パターンＩＮＰの高さは１００ｎｍ乃至５００ｎｍでありうるが、本発明がこれに限定されるのではない。
【０１７３】
一方、水平構造のトランジスタの場合、アクティブ層ＡＣＴのチャンネル領域ＣＨＡの長さを縮めるためには微細サイズに対する露光工程が適用されなければならないが、露光装備の限界によってチャンネル領域ＣＨＡの長さを低減させることに限界がある。即ち、非常に小さいチャンネル領域ＣＨＡのサイズ調整を制御するために、マスクまたはその他の露光技術を使用する能力が制限されるか、または効果が減ることがあるので、トランジスタが小さくなるにつれて生産収率が低くなり、チャンネル領域の長さを制御することが困難になることがある。
【０１７４】
また、露光装備を通じて短いチャンネルを有するアクティブ層ＡＣＴを形成しても、パネルＰＮＬに形成されたトランジスタＴＲのチャンネル領域ＣＨＡの長さが一定でなく、トランジスタＴＲ毎に不均一なチャンネル領域ＣＨＡの長さを有することができる。
【０１７５】
しかしながら、本発明の実施形態に従うトランジスタＴＲは絶縁パターンＩＮＰの高さを通じてアクティブ層ＡＣＴのチャンネル領域の長さを調節することができるので、短いチャンネルを有するアクティブ層ＡＣＴを形成するために、露光工程を適用する必要がない。
【０１７６】
ゲート絶縁膜ＩＮＳはアクティブ層ＡＣＴを覆いながら配置される。ゲート絶縁膜ＩＮＳはアクティブ層ＡＣＴの上面及び側面を覆って、第１電極Ｅ１の一部及び第２電極Ｅ２の一部または全部を覆うように配置できる。例えば、図７に図示されたように、ゲート絶縁膜ＩＮＳは基板ＳＵＢに対して垂直方向にチャンネル領域と重畳できる。
【０１７７】
ゲート絶縁膜ＩＮＳ上にはゲート電極ＧＡＴＥが配置される。
【０１７８】
前述した構造のトランジスタＴＲは、ＯＬＥＤパネルＰＮＬ内に配置された多数のトランジスタＴＲのうち、駆動トランジスタＤＲＴに適用できる。
【０１７９】
駆動トランジスタＤＲＴは高いＳ−係数と高いオン−カレント（On-Current、パネルが灯っている時の電流）特性が要求され、特に、モバイル用ＯＬＥＤパネルＰＮＬに使われる駆動トランジスタＤＲＴは前述した特性がさらに要求される。
【０１８０】
Ｓ−係数はＳ−係数グラフ（Sub-threshold graph）を通じて分かる。
【０１８１】
Ｓ−係数グラフは駆動トランジスタのゲート電圧の変化量と駆動電流の変化量の間の割合を示したグラフであり、駆動トランジスタＤＲＴのＳ−係数グラフの傾きが大きい場合、可用データ電圧範囲が狭くて、低階調表現に不利であるという問題があり、駆動トランジスタがオフ（off）状態からオン（on）状態に行く速度が遅いことがある。
【０１８２】
ここで、Ｓ−係数グラフの傾きは１／Ｓ−係数でありうる。
【０１８３】
言い換えると、Ｓ−係数はゲート電圧が変わる時、チャンネルポテンシャル（channel potential）がどれくらい早く変わるかを示すものであり、Ｓ−係数が大きいということはＳ−係数が小さい時に比べて、チャンネルポテンシャルが遅く変わることを意味する。
【０１８４】
このようなＳ−係数はゲート絶縁膜ＩＮＳのキャパシタンス値と関連がある。具体的に、ゲート絶縁膜ＩＮＳのキャパシタンス値はＳ−係数と反比例の関係にいる。
【０１８５】
ここで、ゲート絶縁膜ＩＮＳのキャパシタンス値とは、ゲート電極ＧＡＴＥとチャンネル領域ＣＨＡにより形成された単位面積当たりキャパシタンス値を意味する。ゲート絶縁膜ＩＮＳのキャパシタンス値、ゲート絶縁膜ＩＮＳの厚さ、及びゲート絶縁膜ＩＮＳの誘電率の関係は、以下の式１で表現できる。
【０１８６】
［式１］
2020088378.tif 000003
【０１８７】
式１で、ＣＩＮＳはゲート絶縁膜ＩＮＳのキャパシタンス値であり、ＴＩＮＳはゲート絶縁膜ＩＮＳの厚さであり、εＩＮＳはゲート絶縁膜ＩＮＳの誘電率でありうる。
【０１８８】
式１によれば、チャンネル領域ＣＨＡゲート電極ＧＡＴＥの間に位置したゲート絶縁膜ＩＮＳのキャパシタンス値は、ゲート絶縁膜ＩＮＳの厚さと反比例関係にいることが分かる。そして、ゲート絶縁膜ＩＮＳの厚さが厚ければＳ−係数が大きくなることができる。
【０１８９】
即ち、ゲート絶縁膜ＩＮＳの厚さが厚ければ、ゲート絶縁膜ＩＮＳの厚さが薄い時より、ゲート電圧がチャンネル領域ＣＨＡにゆっくり到達するようになるので、Ｓ−係数が大きくなることができる。
【０１９０】
前述したように、Ｓ−係数はゲート電極ＧＡＴＥと重畳する領域内でゲート絶縁膜の厚さ調節により調節できる。
【０１９１】
しかしながら、一般的な平面構造のトランジスタ構造でゲートゲート絶縁膜の厚さが薄くなれば、高いオン−カレントが得られる反面、Ｓ−係数は小さくなり、ゲート絶縁膜の厚さが厚くなれば、高いＳ−係数が得られる反面、オン−カレントが低くなる問題がある。
【０１９２】
また、ゲートゲート絶縁膜の厚さだけでなく、アクティブ層のチャンネル長さを調節してオン−カレントサイズを調節することができる。具体的に、アクティブ層のチャンネル長さが短くなるほどしきい電圧（threshold voltage）が減少するようになって、オン−カレントが大きくなることができる。
【０１９３】
ここに、一般的な平面構造のトランジスタでゲート絶縁膜の厚さを厚く維持し、アクティブ層の短いチャンネルを用いて高いＳ−係数と高いオン−カレント特性を具現するための研究が進行されたが、前述したように、工程上の限界によって短いチャンネルを有するアクティブ層を製造することに困難性があった。
【０１９４】
本発明の実施形態に従う電子装置は、駆動トランジスタＤＲＴを垂直構造トランジスタＴＲに使用して短いチャンネル領域ＣＨＡを有するアクティブ層ＡＣＴを含み、ゲート絶縁膜ＩＮＳの厚さを領域別に調節して、高いＳ−係数（factor）と高いオン−カレント特性を具現することができる。
【０１９５】
本発明の実施形態に従う垂直構造のトランジスタＴＲで、アクティブ層ＡＣＴのチャンネルＣＨＡ領域は絶縁パターンＩＮＰの高さを低める方法により具現できる。絶縁パターンＩＮＰの高さは１００ｎｍ乃至５００ｎｍでありうるが、本発明がこれに限定されるのではない。
【０１９６】
即ち、水平構造トランジスタでは工程上の問題などによって具現できなかった短いチャンネルを有するアクティブ層ＡＣＴを容易に具現することができる。
【０１９７】
また、本発明の実施形態に従う電子装置はゲート絶縁膜ＩＮＳの厚さを部分的に厚くしてＳ−係数を大きくすることができる。
【０１９８】
具体的に、第２電極Ｅ２の一端と絶縁パターンＩＮＰの一端が離隔した領域と対応する領域に配置されたアクティブ層ＡＣＴ上のゲート絶縁膜ＩＮＳの厚さ（ｔ１、第１厚さと称する）は、絶縁パターンＩＮＰの一側面と重畳する一部の領域でのアクティブ層ＡＣＴ上に配置されたゲート絶縁膜ＩＮＳの厚さ（ｔ２、第２厚さと称する）より厚いことがある。
【０１９９】
即ち、アクティブ層ＡＣＴのチャンネル領域ＣＨＡ上に配置されたゲート絶縁膜ＩＮＳの第１厚さ（ｔ１）は第２厚さ（ｔ２）より厚いことがある。ここで、第１厚さ（ｔ１）は基板ＳＵＢと平行でない方向を基準にしたゲート絶縁膜ＩＮＳの厚さであり、第２厚さ（ｔ２）は基板ＳＵＢと平行な方向を基準にしたゲート絶縁膜ＩＮＳの厚さである。
【０２００】
第１厚さ（ｔ１）が第２厚さ（ｔ２）より厚いので、ゲート絶縁膜ＩＮＳが第１厚さ（ｔ１）を有する領域と対応する領域でのチャンネル領域ＣＨＡの抵抗は、ゲート絶縁膜ＩＮＳが第２厚さ（ｔ２）を有する領域と対応する領域でのチャンネル領域ＣＨＡの抵抗より大きいことがある。
【０２０１】
したがって、第１厚さ（ｔ１）が第２厚さ（ｔ２）より厚いので、ゲート絶縁膜ＩＮＳが第１厚さ（ｔ１）を有する領域と対応する領域でのチャンネルポテンシャル（Potential）はゲート絶縁膜ＩＮＳが第２厚さ（ｔ２）を有する領域と対応する領域でのチャンネルポテンシャルより遅く変わることがある。
【０２０２】
チャンネル領域ＣＨＡのポテンシャルが一部の領域で早く変わっても、残りの領域で遅く変われば、全体チャンネル領域ＣＨＡのポテンシャルは最も遅く変わる領域の速度を付いて行くようになる（即ち、第１厚さ（ｔ１）を有するゲート絶縁膜ＩＮＳと重畳する第２部分ＣＨＡ２を有する）。
【０２０３】
即ち、チャンネル領域ＣＨＡ上に配置されたゲート絶縁膜ＩＮＳを一部の領域でのみ厚く形成してもＳ−係数を大きくする効果を得ることができる。
【０２０４】
言い換えると、本発明の実施形態に従う垂直構造のトランジスタＴＲはアクティブ層ＡＣＴの短いチャンネルを備えることによって、高いオン−カレント特性を有することができ、チャンネル領域ＣＨＡ上に配置されたゲート絶縁膜ＩＮＳの厚さを一部分でのみ厚く調節してＳ−係数を高めることによって、可用データ電圧範囲を広げることができる効果がある。
【０２０５】
また、アクティブ層ＡＣＴの短いチャンネルは、垂直構造トランジスタＴＲの駆動電流を増加させることができる。
【０２０６】
一方、図７及び図８に図示したように、ゲート絶縁膜ＩＮＳが絶縁パターンＩＮＰの側面の一部と対応する領域で薄い厚さである第２厚さ（ｔ２）を有するために、絶縁パターンＩＮＰの幅（ＷＳ）が基板ＳＵＢから遠ざかるほど広くなる領域を含むことができる。
【０２０７】
具体的に、絶縁パターンＩＮＰの一側面と基板ＳＵＢとがなす角度（α）は９０°より大きい角度でありうる。即ち、絶縁パターンＩＮＰは逆テーパー形状でありうる。ここで、絶縁パターンＩＮＰの幅（ＷＳ）は基板ＳＵＢと水平な方向を基準にした長さでありうる。
【０２０８】
本発明で、ゲート絶縁膜ＩＮＳは蒸着工程により形成できる。
【０２０９】
しかしながら、絶縁パターンＩＮＰが逆テーパー形状を有することによって、ゲート絶縁膜ＩＮＳを形成する原料物質が絶縁パターンＩＮＰの上部の端部に遮られて絶縁パターンＩＮＰの側面には適正な量が到達できなくなる。これによって、絶縁パターンＩＮＰの上面及び第１電極Ｅ１上に形成されたゲート絶縁膜ＩＮＳの厚さより絶縁パターンＩＮＰの側面に形成されたゲート絶縁膜ＩＮＳの厚さが薄くなることがある。
【０２１０】
本発明の実施形態に従うトランジスタＴＲは、一般的な水平構造のトランジスタに比べて素子の面積を減少させることができる。具体的に、本発明の実施形態に従うトランジスタＴＲはアクティブ層ＡＣＴが絶縁パターンＩＮＰにより基板ＳＵＢと平行でない方向に立てられるので、チャンネル領域ＣＨＡが短くなることができ、これを通じて、アクティブ層ＡＣＴの長さやはり短くなることができるので、素子の面積が小さくなることができる。
【０２１１】
また、アクティブ層ＡＣＴと、第１電極Ｅ１及び第２電極Ｅ２が直接コンタクトする構造を有する。
【０２１２】
アクティブ層ＡＣＴと、第１電極Ｅ１及び第２電極Ｅ２の間にゲート絶縁膜を置いてゲート絶縁膜に形成されたコンタクトホールを形成して第１電極Ｅ１及び第２電極Ｅ２の各々をアクティブ層ＡＣＴとコンタクトさせる場合、ゲート絶縁膜に形成されたコンタクトホールの入口幅だけ第１電極Ｅ１及び第２電極Ｅ２の面積が大きくならざるを得ない。一方、本発明の実施形態に従うトランジスタＴＲは前述したようにアクティブ層ＡＣＴと、第１電極Ｅ１及び第２電極Ｅ２が直接コンタクトする構造を有するので、素子の面積を縮めることができる。
【０２１３】
図７ではアクティブ層ＡＣＴとゲート電極ＧＡＴＥとの間に配置されたゲート絶縁膜ＩＮＳが単一層である構成を図示したが、本発明はこれに限定されず、ゲート絶縁膜ＩＮＳが２以上の層からなることができる。これを図９を参照して検討すると、次の通りである。
【０２１４】
図９は、本発明の他の実施形態に従う垂直構造のトランジスタを示した図である。
【０２１５】
後述する説明では前述した実施形態と重畳する内容（構成、効果など）は省略することができる。
【０２１６】
図９を参照すると、本発明の他の実施形態に従う垂直構造のトランジスタＴＲは、ゲート電極ＧＡＴＥ、アクティブ層ＡＣＴ、第１電極Ｅ１、及び第２電極Ｅ２を含むことができる。
【０２１７】
第１電極Ｅ１が配置された基板ＳＵＢ上には第１電極Ｅ１の一端と重畳した絶縁パターンＩＮＰが配置される。
【０２１８】
絶縁パターンＩＮＰが第１電極Ｅ１の一端と重畳するように配置されることによって、アクティブ層ＡＣＴのチャンネル領域ＣＨＡの長さが短くなることができる。
【０２１９】
具体的に、図１０を参照して、第１電極Ｅ１及び絶縁パターンＩＮＰの配置構造に従うチャンネル領域ＣＨＡの長さの関連性を検討すると、次の通りである。
【０２２０】
図１０は、第１電極及び絶縁パターンＩＮＰの配置構造に従うチャンネル領域の長さの関連性を図示した図である。
【０２２１】
図１０を参照すると、第１電極Ｅ１と絶縁パターンＩＮＰが離隔して配置できる。そして、アクティブ層ＡＣＴの一端は第１電極Ｅ１と重畳し、アクティブ層ＡＣＴの他端は第２電極Ｅ２と重畳できる。
【０２２２】
アクティブ層ＡＣＴのチャンネル領域ＣＨＡは絶縁パターンＩＮＰの一側面及び上面の一部に沿って具備できる。そして、第１電極Ｅ１と絶縁パターンＩＮＰとの間の基板ＳＵＢ上にも具備できる。
【０２２３】
したがって、図１０のアクティブ層ＡＣＴのチャンネル領域ＣＨＡの長さは図７及び図９のチャンネル領域ＣＨＡの長さより第１電極Ｅ１と絶縁パターンＩＮＰとの間の基板ＳＵＢ上に配置されたチャンネル領域ＣＨＡの長さ（ＰＣＬ）だけ長くなることができる。
【０２２４】
ここで、第１電極Ｅ１と絶縁パターンＩＮＰとの間の基板ＳＵＢ上に配置されたチャンネル領域ＣＨＡの長さ（ＰＣＬ）は、第１電極Ｅ１と絶縁パターンＩＮＰとの間の隔離距離（ＬＤ）より短いことがある。
【０２２５】
即ち、本発明の実施形態に従う垂直構造のトランジスタＴＲは第１電極Ｅ１の一端と絶縁パターンＩＮＰが重畳するように配置されることによって、短いチャンネルを具現することができる。
【０２２６】
図９で、アクティブ層ＡＣＴの一端は第１電極Ｅ１の上面の一部と絶縁パターンＩＮＰの一側面、絶縁パターンＩＮＰの上面の一部、及び第２電極Ｅ２の上面の一部に沿って配置される。
【０２２７】
アクティブ層ＡＣＴ上には第１ゲート絶縁膜ＩＮＳ１及び第２ゲート絶縁膜ＩＮＳ２が配置される。
【０２２８】
第１ゲート絶縁膜ＩＮＳは、第１電極Ｅ１と重畳する第１領域ＩＰ１と、第２電極Ｅ２と重畳する第２領域ＩＰ２を含む。
【０２２９】
第１ゲート絶縁膜ＩＮＳ１は絶縁パターンＩＮＰの側面の一部と対応する領域に配置されたアクティブ層ＡＣＴの上面を露出するように配置される。第１ゲート絶縁膜ＩＮＳ１により上面の一部が露出したアクティブ層ＡＣＴの領域は、チャンネル領域ＣＨＡの一部でありうる。
【０２３０】
一方、第２領域ＩＰ２は第２電極Ｅ２の一端（Ａ）と絶縁パターンＩＮＰの一端（Ｂ）が離隔して第２電極Ｅ２が絶縁パターンＩＮＰの上面を露出する領域にも配置できる。
【０２３１】
第２電極Ｅ２の一端（Ａ）と絶縁パターンＩＮＰの一端（Ｂ）が離隔して第２電極Ｅ２が絶縁パターンＩＮＰの上面を露出する領域上には、アクティブ層ＡＣＴのチャンネル領域ＣＨＡが具備できる。
【０２３２】
即ち、第２領域ＩＰ２はチャンネル領域ＣＨＡの一部、例えば、チャンネル領域ＣＨＡの第２部分ＣＨＡ２上にも配置できる。
【０２３３】
第１ゲート絶縁膜ＩＮＳ１とアクティブ層ＡＣＴ上には、第２ゲート絶縁膜ＩＮＳ２が配置できる。
【０２３４】
第２ゲート絶縁膜ＩＮＳは、第１ゲート絶縁膜ＩＮＳ及びアクティブ層ＡＣＴを覆いながら配置できる。
【０２３５】
一方、図９では第１ゲート絶縁膜ＩＮＳ１及び第２ゲート絶縁膜ＩＮＳ２の端部が第１電極Ｅ１及び第２電極Ｅ２と重畳する構造で図示されているが、本発明はこれに限定されるのではない。例えば、第１ゲート絶縁膜ＩＮＳ１は絶縁パターンＩＮＰの側面に対応する部分を除外した基板ＳＵＢの全面に配置されることができ、第２ゲート絶縁膜は基板ＳＵＢの全面に配置されることもできる。選択的に、第１絶縁膜ＩＮＳ１の一部は第２ゲート絶縁膜ＩＮＳ２の絶縁パターンＩＮＰの側面の間に配置できる（製造偏差または製造上の制約により）。
【０２３６】
本発明の実施形態に従う垂直構造トランジスタＴＲは、絶縁パターンＩＮＰを用いてアクティブ層ＡＣＴのチャンネル領域ＣＨＡの一部が基板ＳＵＢと平行でない方向に立てられる効果を得ることができる。
【０２３７】
但し、絶縁パターンＩＮＰ上に配置される構成のうち、アクティブ層ＡＣＴと第２ゲート絶縁膜ＩＮＳ２のように絶縁パターンＩＮＰに沿って形成されながら薄い厚さが要求される構成は、絶縁パターンＩＮＰによる段差のため、厚さ信頼性を得ることが困難である。
【０２３８】
このような問題点を解決するために、本発明の実施形態に従う電子装置で、アクティブ層ＡＣＴと第２ゲート絶縁膜ＩＮＳ２は、一例に、ＭＯＣＶＤ（Metal-Organic Chemical Vapor Deposition）またはＡＬＤ（Atomic Layer Deposition）などの薄膜蒸着制御可能な薄膜蒸着工程により形成できる。
【０２３９】
ここで、ＭＯＣＶＤ（Metal-Organic Chemical Vapor Deposition）工程は、高温の基板の上に原料ガスを流出させて、その表面上で分解反応を起こして薄膜を形成する化学蒸着（ＣＶＤ：Chemical Vapor Deposition）の一種であって、原料ガスの中に有機金属錯体を含む場合をいい、有機金属ガスを加熱した基板上に熱分解させて半導体薄膜を成長させる技術である。ＭＯＣＶＤの場合、他の化学蒸着工程、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）またはＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）より低温で操作するようになり、原子オーダーでの薄膜制御が可能であり、均一な膜を得ることができる。
【０２４０】
ＡＬＤ（Atomic Layer Deposition）工程は、反応原料を各々分離、供給して、反応ガス間の化学反応で形成された粒子を基板の表面に蒸着、薄膜を形成する蒸着法であって、１つの反応原料が薄膜が蒸着される基板の上に化学吸着が起こった後、第２または第３の気体が入って基板の上でまた化学吸着が起こりながら薄膜が蒸着される蒸着法である。
【０２４１】
このようなＭＯＣＶＤまたはＡＬＤ工程を用いる場合、一般的なＰＶＤ（Physical Vapor Deposition）及び一般的な他のＣＶＤ（Chemical Vapor Deposition）工程に比べて、薄膜生産性や成長速度は増やすことができるが、薄膜塗布性が良いので、これを通じての微細な薄膜厚さ調節が可能である。即ち、ＭＯＣＶＤまたはＡＬＤ工程を用いる場合、優れるステップカバレッジ（Step Coverage）特性を有する薄膜を形成することができる。
【０２４２】
また、ＭＯＣＶＤまたはＡＬＤ工程は、スパッタリングなどの他の一般的な蒸着法に比べて、厚さ均一度及び組成均一度がより優秀で、より高密度の薄膜を形成することができる。
【０２４３】
このようなＭＯＣＶＤまたはＡＬＤ工程により形成されるアクティブ層ＡＣＴと第２ゲート絶縁膜ＩＮＳ２は、段差がある領域でも断線無しで形成された非常に薄い薄膜でありうる。
【０２４４】
また、ＭＯＣＶＤまたはＡＬＤ工程により形成されるアクティブ層ＡＣＴと第２ゲート絶縁膜ＩＮＳ２は、位置別厚さ偏差が非常に小さいことがある。即ち、アクティブ層ＡＣＴと第２ゲート絶縁膜ＩＮＳ２は良い厚さ均一度を有することができる。
【０２４５】
これに反して、第１領域ＩＰ１と第２領域ＩＰ２を含む第１ゲート絶縁膜ＩＮＳ１は、ＭＯＣＶＤまたはＡＬＤ工程の以外の他の一般的な蒸着法により形成できる。例えば、第１ゲート絶縁膜ＩＮＳ１はＰＥＣＶＤまたはスパッタリングなどの蒸着法により形成できる。
【０２４６】
第１ゲート絶縁膜ＩＮＳ２を形成する工程で、第１ゲート絶縁膜ＩＮＳ２の原料物質は逆テーパー形状の絶縁パターンＩＮＰの上部の一端に遮られて絶縁パターンＩＮＰの側面と対応する領域に到達できなくなる。これによって、第１ゲート絶縁膜ＩＮＳ２は絶縁パターンＩＮＰの側面に対応する領域で形成されず、第１電極Ｅ１及び絶縁パターンＩＮＰの上面に該当する領域のみで形成できる。
【０２４７】
そして、第２ゲート絶縁膜ＩＮＳ２は第１ゲート絶縁膜ＩＮＳ１に比べて小さい厚さ偏差と高い密度を有しながら第１ゲート絶縁膜ＩＮＳ１及びアクティブ層ＡＣＴを覆いながら配置できる。
【０２４８】
また、第２ゲート絶縁膜ＩＮＳ２は第１ゲート絶縁膜ＩＮＳ１より薄いことがある。具体的に、第２ゲート絶縁膜ＩＮＳ２が最大厚さを有する領域の厚さは第１ゲート絶縁膜ＩＮＳ１が最大厚さを有する領域の厚さより薄いことがある。
【０２４９】
例えば、第２ゲート絶縁膜ＩＮＳ２の厚さは５０ｎｍ以下でありえ、第１ゲート絶縁膜ＩＮＳ１の厚さは５０ｎｍよりは厚いことがあり、２００ｎｍ以下の厚さを有することができる。
【０２５０】
ここに、アクティブ層ＡＣＴのチャンネル領域ＣＨＡとゲート電極ＧＡＴＥとの間に配置されたゲート絶縁膜の厚さは位置別に相異することがある。
【０２５１】
具体的に、第２電極Ｅ２の一端（Ａ）と絶縁パターンＩＮＰの一端（Ｂ）が離隔して第２電極Ｅ２が絶縁パターンＩＮＰの上面を露出する領域では、チャンネル領域ＣＨＡとゲート電極ＧＡＴＥとの間に第１ゲート絶縁膜ＩＮＳ１と第２ゲート絶縁膜ＩＮＳ２が配置され、アクティブ層ＡＣＴが絶縁パターンＩＮＰの一側面と重畳する領域ではチャンネル領域ＣＨＡとゲート電極ＧＡＴＥとの間に第２ゲート絶縁膜ＩＮＳ２のみ配置される。
【０２５２】
即ち、絶縁パターンＩＮＰの上面上に存在するチャンネル領域ＣＨＡ上のゲート絶縁膜（第１及び第２ゲート絶縁膜）の厚さ（ｔ１）は、絶縁パターンＩＮＰの側面上に存在するチャンネル領域ＣＨＡ上のゲート絶縁膜（第２ゲート絶縁膜）の厚さ（ｔ２）より厚い。
【０２５３】
即ち、本発明の実施形態に従う電子装置は、マスク工程無しでチャンネル領域ＣＨＡ上のゲート絶縁膜（ＩＮＳ１、ＩＮＳ２）の厚さが調節できる効果がある。
【０２５４】
図１１は、本発明の更に他の実施形態に従う垂直構造のトランジスタを示した図である。
【０２５５】
図１１を参照すると、垂直構造トランジスタＴＲは、第１電極Ｅ１、第２電極Ｅ２、及び絶縁パターンＩＮＰ上に配置され、アクティブ層ＡＣＴの下部に配置された中間層ＩＮＴをさらに含むことができる。
【０２５６】
具体的に、基板上に中間層ＩＮＴの物質を形成し、中間層ＩＮＴの物質上にアクティブ層ＡＣＴ物質を形成した後、同一マスクを通じて中間層ＩＮＴの物質とアクティブ層ＡＣＴの物質をパターニングして中間層ＩＮＴとアクティブ層ＡＣＴを形成することができる。
【０２５７】
ここで、中間層ＩＮＴは無機物質からなることができる。例えば、Ａｌ２Ｏ３、ＴｉＯ２、Ｇａ２Ｏ３、及びＺｎＯなどのうち、１つ以上を含んで構成できる。
【０２５８】
また、中間層ＩＮＴの厚さは１０Å乃至３０Åの範囲で選択できる。
【０２５９】
中間層ＩＮＴの厚さは第１及び第２ゲート絶縁膜ＩＮＳ１、ＩＮＳ２の厚さより薄いことがある。
【０２６０】
そして、アクティブ層ＡＣＴは非晶質シリコン（ａ−Ｓｉ：amorphous Silicon）半導体で構成できる。このようなアクティブ層ＡＣＴを含むトランジスタＴＲを非晶質シリコン（ａ−Ｓｉ）トランジスタという。
【０２６１】
他の例に、アクティブ層ＡＣＴは酸化物（Oxide）半導体で構成できる。このようなアクティブ層ＡＣＴを含むトランジスタＴＲをオキサイドトランジスタという。この場合、例えば、酸化物半導体はＩＧＺＯ（Indium Gallium Zinc Oxide）、ＩＺＯ（Indium Zinc Oxide）、ＩＴＺＯ（Indium Titanium Zinc Oxide）などのＮ型酸化物半導体でありえ、ＣｕＯｘ、ＳｎＯｘ、ＮｉＯｘなどのＰ型酸化物半導体でありうる。
【０２６２】
中間層ＩＮＴは、第１電極Ｅ１及びアクティブ層ＡＣＴとコンタクトする領域と、第２電極Ｅ２及びアクティブ層ＡＣＴとコンタクトする領域を含む。
【０２６３】
図１２を参照して図１１のコンタクト領域（ＣＴＡ：Contact Area）を説明すると、次の通りである。
【０２６４】
図１２は、図１１のコンタクト領域（ＣＴＡ：Contact Area）を図示した図である。
【０２６５】
図１２を参照すると、コンタクト領域（ＣＴＡ：Contact Area）は第１電極Ｅ１とアクティブ層ＡＣＴがＭＩＳ（Metal Insulator Semiconductor）コンタクト原理によりコンタクトする領域であり、第２電極Ｅ２とアクティブ層ＡＣＴがＭＩＳ（Metal Insulator Semiconductor）コンタクト原理によりコンタクトする領域である。
【０２６６】
金属（Metal）と半導体（Semiconductor）が直接コンタクトされる場合、高いショットキー障壁（Schottky Barrier）を有するので、コンタクト抵抗が高まる。しかしながら、金属と半導体との間に薄いゲート絶縁膜が挿入（ＭＩＳコンタクト）されれば、金属と半導体の直接コンタクトを避けてコンタクト抵抗が高まることを防止することができる。
【０２６７】
図１２を参照すると、第１電極Ｅ１とアクティブ層ＡＣＴとの間に中間層ＩＮＴが配置される。第２電極Ｅ２とアクティブ層ＡＣＴとの間に中間層ＩＮＴが配置される。
【０２６８】
第１電極Ｅ１とアクティブ層ＡＣＴは、間に無機絶縁物質からなる中間層ＩＮＴが存在するにもかかわらず、中間層ＩＮＴはＭＯＣＶＤまたはＡＬＤなどの薄膜蒸着工程により非常に薄く形成されているので、ＭＩＳ（Metal Insulator Semiconductor）コンタクト原理により、第１電極Ｓとアクティブ層ＡＣＴとの間のコンタクト抵抗が低くなることができる。
【０２６９】
同様に、第２電極Ｄとアクティブ層ＡＣＴは、間に無機絶縁物質からなる中間層ＩＮＴが存在するにもかかわらず、中間層ＩＮＴは非常に薄く形成されているので、ＭＩＳコンタクト原理により、第２電極Ｅ２とアクティブ層ＡＣＴとの間のコンタクト抵抗が低くなることができる。
【０２７０】
一方、図面には図示してはいないが、電子装置がパネルＰＮＬなどである場合、図７、図９、及び図１１に図示した垂直構造トランジスタＴＲはアクティブ領域のサブピクセルＳＰ内に配置されることができ、これらはピクセル電極と連結できる。
【０２７１】
これを図１３を参照して検討すると、次の通りである。
【０２７２】
図１３は、本発明の実施形態に従う垂直構造トランジスタがサブピクセル内に配置された場合、ピクセル電極と連結された構造のトランジスタを図示した図である。
【０２７３】
図１３を参照すると、アクティブ領域（Ａ／Ａ）でサブピクセルＳＰ内に配置される垂直構造トランジスタＴＲの中には第２電極Ｅ２がピクセル電極ＰＸＬと電気的に連結されなければならないトランジスタＤＲＴが存在できる。
【０２７４】
このようなトランジスタＴＲのゲート電極ＧＡＴＥを覆いながらパッシベーション層ＰＳＡが配置できる。図１３では、説明の便宜のためにゲート電極ＧＡＴＥ上にパッシベーション層ＰＳＡが配置された構成を図示したが、本発明がこれに限定されるのではなく、ゲート電極ＧＡＴＥとパッシベーション層ＰＳＡとの間に他の絶縁膜などの構成が追加できる。
【０２７５】
パッシベーション層ＰＳＡ上にピクセル電極ＰＸＬが位置することができる。ピクセル電極ＰＸＬはパッシベーション層ＰＳＡのホールを介して第２電極Ｅ２と連結できる。ここで、第２電極Ｅ２はソース電極またはドレイン電極でありうる。
【０２７６】
図１３では本発明のトランジスタＴＲがアクティブ領域（Ａ／Ａ）に配置された構成を説明したが、本発明の実施形態に従うトランジスタＴＲはパネルＰＮＬの外郭領域であるノン−アクティブ領域にも配置できる。
【０２７７】
このような垂直構造トランジスタＴＲが占める面積は水平構造トランジスタが占める面積に比べて狭いので、本発明の実施形態に従うトランジスタＴＲがノン−アクティブ領域に配置される場合、ノン−アクティブ領域（ベゼル領域という）のサイズを縮めることができる。
【０２７８】
本発明の実施形態に従うトランジスタＴＲは、アクティブ層ＡＣＴが短いチャンネルを備えることによって、高いオン−カレント特性を有することができ、チャンネル領域ＣＨＡ上に配置されたゲート絶縁膜ＩＮＳの厚さを一部分でのみ厚く調節してＳ−係数を高めることによって、可用データ電圧範囲を広げることができる効果がある。
【０２７９】
本発明の実施形態に従う電子装置がＯＬＥＤパネルＰＮＬである場合、アクティブ領域のサブピクセルＳＰ内に多数のトランジスタＴＲが配置されることができ、サブピクセルＳＰ内に配置された多数のトランジスタＴＲのうちの少なくとも１つは、本発明の実施形態に従うトランジスタＴＲ構造を有することができる。
【０２８０】
これを図１４乃至図１７を通じて具体的に検討すると、次の通りである。
【０２８１】
図１４乃至図１７は、サブピクセルＳＰ内に配置された多数のトランジスタの構造を図示した図である。
【０２８２】
説明の便宜のために、図１４乃至図１７では１つのサブピクセルＳＰ内に３個のトランジスタ（Ｔ１、Ｔ２、ＤＲ）が配置された構成を中心として説明する（図４参照）。
【０２８３】
図１４を参照すると、駆動トランジスタＴＲは本発明の実施形態に従う垂直構造トランジスタＴＲでありうる。
【０２８４】
第１トランジスタＴ１と第２トランジスタＴ２は同一な構造であり、駆動トランジスタＴＲとは異なる水平構造トランジスタでありうる。
【０２８５】
具体的に、第１及び第２トランジスタＴ１、Ｔ２は、基板ＳＵＢ上にバッファ層ＢＵＦが配置され、バッファ層ＢＵＦ上にアクティブ層ＡＣＴが配置できる。
【０２８６】
アクティブ層ＡＣＴのチャンネル領域ＣＨＡと対応する領域上に第１ゲート絶縁膜ＩＮＳ１、第２ゲート絶縁膜ＩＮＳ２、及びゲート電極ＧＡＴＥが順次に積層できる。
【０２８７】
ゲート電極ＧＡＴＥを覆いながら絶縁膜ＩＮＳ３が配置される。
【０２８８】
絶縁膜ＩＮＳ３上には第１電極Ｅ１及び第２電極Ｅ２が配置され、これらは絶縁膜ＩＮＳ３に形成されたホールを介してアクティブ層ＡＣＴとコンタクトできる。
【０２８９】
図１５では、駆動トランジスタＴＲが本発明の実施形態に従う垂直構造トランジスタであり、第１及び第２トランジスタＴ１、Ｔ２は図１４の第１及び第２トランジスタＴ１、Ｔ２と異なる水平構造トランジスタでありうる。
【０２９０】
具体的に、図１５の第１及び第２トランジスタＴ１、Ｔ２の構造を検討すると、次の通りである。
【０２９１】
基板ＳＵＢ上にゲート電極ＧＡＴＥが配置される。
【０２９２】
ゲート電極ＧＡＴＥを覆いながら第１ゲート絶縁膜ＩＮＳ１及び第２ゲート絶縁膜ＩＮＳ２が順次に配置される。
【０２９３】
第２ゲート絶縁膜ＩＮＳ２上には、アクティブ層ＡＣＴ、第１電極Ｅ１、及び第２電極Ｅ２が配置される。アクティブ層ＡＣＴの一端は第１電極Ｅ１と重畳し、他端は第２電極Ｅ２と重畳できる。
【０２９４】
一方、図１５には図示してはいないが、アクティブ層ＡＣＴ上に配置されるエッチストッパーをさらに含むこともできる。
【０２９５】
図１４及び図１５を参照すると、本発明の実施形態に従う垂直構造トランジスタＴＲを駆動トランジスタＤＲＴに適用することができる。
【０２９６】
このように、アクティブ層ＡＣＴが短いチャンネル領域の長さを有し、Ｓ−係数が高い垂直構造のトランジスタＴＲが駆動トランジスタＴＲに適用されることによって、可用データ電圧範囲が広くなって低階調表現に容易（駆動マージン増加）であるという効果がある。
【０２９７】
図１６を参照すると、駆動トランジスタＴＲは本発明の実施形態に従う垂直構造トランジスタＴＲが適用できる。
【０２９８】
第１及び第２トランジスタＴ１、Ｔ２は同一な構造であり、本発明の実施形態に従う垂直構造トランジスタＴＲと異なる構造の垂直構造トランジスタが適用できる。
【０２９９】
具体的に、第１及び第２トランジスタＴ１、Ｔ２は基板ＳＵＢ上に第１電極Ｅ１が配置され、第１電極Ｅ１の一端と重畳する絶縁パターンＩＮＰが配置できる。
【０３００】
絶縁パターンＩＮＰ上には第２電極Ｅ２が配置できる。
【０３０１】
一端が第１電極Ｅ１と重畳し、他端が第２電極Ｅ２と重畳するアクティブ層ＡＣＴが配置できる。このようなアクティブ層ＡＣＴは絶縁パターンＩＮＰの一側面と重畳できる。
【０３０２】
アクティブ層ＡＣＴを覆いながら第１ゲート絶縁膜ＩＮＳ１及び第２ゲート絶縁膜ＩＮＳ２が順次に配置できる。
【０３０３】
第２ゲート絶縁膜ＩＮＳ２上にはゲート電極ＧＡＴＥが配置できる。
【０３０４】
第１及び第２トランジスタＴ１、Ｔ２で、アクティブ層ＡＣＴとゲート電極ＧＡＴＥとの間に配置された第１及び第２ゲート絶縁膜ＩＮＳ１、ＩＮＳ２の厚さはチャンネル領域ＣＨＡに対応する領域で均一でありうる。
【０３０５】
また、図１７を参照すると、駆動トランジスタＤＲと第１及び第２トランジスタＴ１、Ｔ２の各々は、本発明の実施形態に従う垂直構造トランジスタＴＲに適用できる。
【０３０６】
図１６及び図１７のように、サブピクセルＳＰに配置された３個のトランジスタＴＲを垂直構造で形成する場合、素子が占める面積を大幅に縮めることができるので、サブピクセルＳＰサイズを大幅縮めることができるので、超高解像度パネルＰＮＬを具現することができる効果がある。
【０３０７】
本発明の実施形態によれば、アクティブ層ＡＣＴのチャンネル領域ＣＨＡが絶縁パターンＩＮＰの高さを通じて決定できるので、容易に短いチャンネルを具現することができ、垂直構造のトランジスタを提供することによって、素子のサイズを小さくすることができるので、素子の集積化が可能である。
【０３０８】
また、本発明の実施形態によれば、チャンネル領域ＣＨＡ上に配置されたゲート絶縁膜（ＩＮＳ２、ＩＮＳ２）の厚さを部分的に相異するようにすることで、トランジスタのＳ−係数を高めて駆動マージンが増加した垂直構造のトランジスタ及び電子装置を提供することができる。
【０３０９】
また、本発明の実施形態によれば、ＭＯＣＶＤまたはＡＬＤ工程によりアクティブ層ＡＣＴの断線がない構造を有する垂直構造トランジスタ及び電子装置を提供することができる。
【０３１０】
ここで、ＭＯＣＶＤまたはＡＬＤ工程は優れるステップカバレッジ（Step Coverage）特性を有する薄膜を形成することができ、他の一般的な蒸着法に比べて厚さ均一度及び組成均一度がより優秀で、より高密度の薄膜を形成することができる蒸着法である。
【０３１１】
また、アクティブ層ＡＣＴのチャンネル領域ＣＨＡの全体と重畳する第２ゲート絶縁膜ＩＮＳ２やはりＭＯＣＶＤまたはＡＬＤ工程により形成されることができ、これによって、薄い厚さを有しながら段差がある構造でも欠陥無しで形成できる。
【０３１２】
本発明の実施形態によれば、垂直構造のトランジスタを提供することによって、素子面積を減少させることができ、これを通じて超高解像度パネルＰＮＬを具現することができる。
【０３１３】
本発明の実施形態によれば、チャンネル領域ＣＨＡの長さを短く形成することによって、トランジスタの駆動電流を増加させ、素子面積の減少によってノン−アクティブ領域のサイズを縮めることができる垂直構造トランジスタ及び電子装置を提供することができる。
【０３１４】
以上の説明及び添付の図面は本発明の技術思想を例示的に示すことに過ぎないものであって、本発明が属する技術分野で通常の知識を有する者であれば本発明の本質的な特性から逸脱しない範囲で構成の結合、分離、置換、及び変更などの多様な修正及び変形が可能である。したがって、本発明に開示された実施形態は本発明の技術思想を限定するためのものでなく、説明するためのものであり、このような実施形態によって本発明の技術思想の範囲が限定されるのではない。本発明の保護範囲は請求範囲によって解釈されなければならず、それと同等な範囲内にある全ての技術思想は本発明の権利範囲に含まれるものとして解釈されるべきである。
【符号の説明】
【０３１５】
ＳＵＢ    基板
ＩＮＰ    絶縁パターン
ＡＣＴ    アクティブ層
ＣＨＡ    チャンネル領域
ＩＮＳ１    第１ゲート絶縁膜
ＩＮＳ２    第２ゲート絶縁膜
Ｓ    ソース電極
Ｄ    ドレイン電極
ＧＡＴＥ    ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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