(57)【要約】【課題】実用的な演算装置を提供する。【解決手段】実施形態によれば、演算装置は、演算回路を含む。前記演算回路は、複数の記憶領域を含む記憶部と、演算部と、を含む。前記複数の記憶領域の１つは、第１端子を含むキャパシタンスと、前記第１端子と電気的に接続され前記第１端子の電位に応じた電圧信号を出力可能な第１電気回路と、を含む。【選択図】図１
2020205132.tif 000002
【特許請求の範囲】
【請求項１】
複数の記憶領域を含む記憶部と、
演算部と、
を含む演算回路を備え、
前記複数の記憶領域の１つは、
第１端子を含むキャパシタンスと、
前記第１端子と電気的に接続され前記第１端子の電位に応じた電圧信号を出力可能な第１電気回路と、
を含む、演算装置。
【請求項２】
前記キャパシタンスは、
第１導電形の第１半導体層と、
前記第１導電形の第２半導体層と、
前記第１半導体層と前記第２半導体層との間に設けられ第２導電形の第３半導体層と、
を含み、
前記第２半導体層における前記第１導電形の不純物の濃度は、前記第１半導体層における前記第１導電形の前記不純物の濃度よりも高い、請求項１記載の演算装置。
【請求項３】
前記記憶部は第１配線を含み、
前記複数の記憶領域の前記１つは、第１トランジスタをさらに含み、
前記第１トランジスタは、第１ゲート、第１端部及び第２端部を含み、
前記第１ゲートは、前記第１配線と電気的に接続され、
前記第１端部は、前記第１端子と電気的に接続され、
前記第２端部は、前記第１電気回路と電気的に接続された、請求項１または２に記載の演算装置。
【請求項４】
前記第１トランジスタは、第１半導体領域を含み、
前記第１半導体領域は、Ｉｎ、Ｇａ及びＺｎの少なくともいずれかと、酸素と、を含む、請求項３記載の演算装置。
【請求項５】
前記記憶部は、第２配線及び第３配線をさらに含み、
前記第１電気回路は、第２トランジスタ及び第３トランジスタを含み、
前記第２トランジスタは、第２ゲート、第３端部及び第４端部を含み、
前記第３トランジスタは、第３ゲート、第５端部及び第６端部を含み、
前記第２ゲートは、前記第２端部と電気的に接続され、
前記第３端部は、前記第５端部と電気的に接続され、
前記第４端部は、第１電位に設定され、
前記第３ゲートは、前記第２配線と電気的に接続され、
前記第６端部は、前記第３配線と電気的に接続された、請求項３記載の演算装置。
【請求項６】
前記第１トランジスタは、第１半導体領域を含み、
前記第２トランジスタは、第２半導体領域を含み、
前記第３トランジスタは、第３半導体領域を含み、
前記第１半導体領域は、Ｉｎ、Ｇａ及びＺｎの少なくともいずれかと、酸素と、を含み、
前記第２半導体領域及び前記第３半導体領域の少なくともいずれかは、シリコンを含む、請求項５記載の演算装置。
【請求項７】
前記演算回路は、前記キャパシタンスと重なる光減衰部材を含み、
前記光減衰部材の光透過率は、前記第１半導体領域の光透過率よりも低い、請求項４または６に記載の演算装置。
【請求項８】
前記演算部は、
前記記憶部に記憶された第１変数群及び第２変数群を積和演算する積和演算回路と、
前記積和演算回路の出力を非線形変換する非線形変換回路と、
を含む、請求項１〜７のいずれか１つに記載の演算装置。
【請求項９】
前記積和演算回路は、アナログ演算器を含む、請求項８記載の演算装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、演算装置に関する。
【背景技術】
【０００２】
演算装置が、例えば、ニューロ・モルフィック・コンピュータなどに応用される。実用的な演算装置が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１９−２１２１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、実用的な演算装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、演算装置は、演算回路を含む。前記演算回路は、複数の記憶領域を含む記憶部と、演算部と、を含む。前記複数の記憶領域の１つは、第１端子を含むキャパシタンスと、前記第１端子と電気的に接続され前記第１端子の電位に応じた電圧信号を出力可能な第１電気回路と、を含む。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る演算装置を例示する模式図である。
【図２】図２は、第１実施形態に係る演算装置を例示する模式図である。
【図３】図３は、第１実施形態に係る演算装置の一部を例示する模式的断面図である。
【図４】図４は、第１実施形態に係る演算装置を例示する模式図である。
【図５】図５は、第１実施形態に係る演算装置を例示する模式図である。
【図６】図６は、第１実施形態に係る演算装置を例示する模式図である。
【図７】図７は、第１実施形態に係る演算装置を例示する模式的斜視図である。
【図８】図８（ａ）〜図８（ｅ）は、第１実施形態に係る演算装置の一部を例示する模式的断面図である。
【図９】図９は、第２実施形態に係る演算装置の一部を例示する模式図である。
【図１０】図１０は、実施形態に係る演算装置の動作を例示するフローチャート図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）  
図１は、第１実施形態に係る演算装置を例示する模式図である。  
図１に示すように、実施形態に係る演算装置１１０は、演算回路１０Ｕを含む。演算回路１０Ｕは、例えば、演算ユニットである。演算回路１０Ｕは、記憶部１０及び演算部２０を含む。記憶部１０は、複数の記憶領域１０Ｒを含む。
【０００９】
例えば、複数の記憶領域１０Ｒの一部は、第１変数群ｘｊを記憶（または保持）可能である。例えば、複数の記憶領域１０Ｒの別の一部は、第２変数群ｗｉｊを記憶（または保持）可能である。第２変数群ｗｉｊは、例えば、行列でも良い。
【００１０】
実施形態に係る演算装置１１０は、例えば、ニューラルネットワークに対応する演算に用いることができる。この場合、例えば、第１変数群ｘｊは、ニューロンの状態に対応する。例えば、第２変数群ｗｉｊは、シナプス・パラメタの状態（例えば、シナプス荷重）に対応する。
【００１１】
記憶部１０に記憶された情報（例えば変数群など）が演算部２０に供給される。演算部２０は、その情報に基づいて演算を行う。演算は、例えば、積和演算を含む。
【００１２】
図１に示すように、演算部２０は、積和演算回路２０Ａ及び非線形変換回路２０Ｂを含む。積和演算回路２０Ａは、記憶部１０に記憶された第１変数群ｘｊ及び第２変数群ｗｉｊを積和演算する。１つの例において、積和演算は、ｈｉ＝Σｗｉｊｘｊの演算を含む。非線形変換回路２０Ｂは、積和演算回路２０Ａの出力を非線形変換する。非線形変換は、「ｈｉ」の非線形関数の値の導出を含む。変換後の値が、出力値に対応する。例えば、演算回路１０Ｕは、非線形変換の結果を記憶部１０に格納する。
【００１３】
演算回路１０Ｕは、１つの「コア」として機能する。
【００１４】
図２は、第１実施形態に係る演算装置を例示する模式図である。  
図２は、複数の記憶領域１０Ｒの１つを例示している。図２に示すように、複数の記憶領域１０Ｒの１つは、キャパシタンス５０及び第１電気回路４０Ａを含む。キャパシタンス５０は、第１端子５０Ａ及び第２端子５０Ｂを含む。第２端子５０Ｂは、例えば、基準電位（例えばグランド電位）に設定される。第１電気回路４０Ａは、第１端子５０Ａと電気的に接続される。
【００１５】
本願明細書において、電気的に接続される状態は、複数の導体に電流が流れる状態を形成可能な状態を含む。電気的に接続される状態は、例えば、複数の導体が互いに物理的に接する状態を含む。電気的に接続される状態は、例えば、複数の導体が別の導体により接続される状態を含む。別の導体は、スイッチ（例えば、トランジスタなど）を含んでも良い。例えば、１つの導体と別の導体との間にスイッチ（トランジスタなど）が設けられ、スイッチの動作によって、１つの導体と別の導体との間に電流が流れる状態を形成可能な状態も、電気的に接続される状態に含まれる。図２の例では、第１端子５０Ａと第１電気回路４０Ａとの間に、後述する第１トランジスタ４１が設けられている。第１トランジスタ４１が導通状態になることで、第１端子５０Ａと第１電気回路４０Ａとの間に電流が流れる状態が形成される。
【００１６】
第１電気回路４０Ａは、第１端子５０Ａの電位に応じた電圧信号ＳｉｇＶを出力可能である。
【００１７】
演算装置１１０において、複数の記憶領域１０Ｒのそれぞれに設けられるキャパシタンス５０に電荷が蓄えられる。蓄えられた電荷は、情報（信号）に対応する。キャパシタンス５０に蓄えられた電荷は、アナログ量である。演算装置１１０において、複数の記憶領域１０Ｒは、アナログメモリである。
【００１８】
演算装置１１０においては、キャパシタンス５０に蓄えられた電荷が、第１電気回路４０Ａにより、例えば、直接的に電圧に変換される。変換により得られた電圧が、電圧信号ＳｉｇＶとして取り出される。電圧信号ＳｉｇＶを検出することで、記憶された状態が読み出される。電圧信号ＳｉｇＶは、アナログ量であり、記憶された状態はアナログ型である。アナログメモリである記憶部１０において、高速動作が可能であり、信頼性が高い。
【００１９】
演算装置１１０においては、積和演算回路２０Ａには、アナログ型の積和演算器が適用できる。実施形態において、記憶部１０及び演算部２０にアナログ回路を適用することで、例えば、デジタル回路を用いた場合に比べて、消費電流を低減できる。例えば、回路構成を簡単にでき、小型化が容易になる。例えば、大規模の演算が、より容易に実行できる。
【００２０】
実施形態によれば、実用的な演算装置を提供できる。
【００２１】
コンピュータやエレクトロニクスデバイスの高性能化および高機能化が求められている。演算装置において、膨大な情報処理に対応し得ることが望まれている。情報処理の大規模化により、例えば、ＩｏＴ（Internet of Things）、ＡＩ(Artificial Intelligence）、または、深層学習（Deep leaning）などにおける膨大な情報処理に対応できる。
【００２２】
一方、省エネルギー・エレクトロニクスの開発も望まれている。省エネルギー化により、例えば、世界的規模で議論されるＣＯ２削減に対応できる。省エネルギー化により、例えば、大規模震災後の電力事情を緩和できる。
【００２３】
このような状況において、生体に学ぶ省エネルギー・エレクトロニクスとしてのニューラルネットワーク（神経回路網）が注目を集めている。ニューラルネットワークとエレクトロニクスとの関係の歴史は古い。例えば、１９４３年に発表されたMcCullochとPittsのニューロンモデル（W.S. McCulloch and W. Pitts: Bull. Math. Biophys. 5, 115 (1943).）が知られている。
【００２４】
その後、ニューラルネットワーク分野の大きなブレークスルーが1982年にHopfieldによりなされた（J.J. Hopfield: Proc. Natl. Acad. Sci. U.S.A. 79, 2554 (1982).）。彼は、相互結合型ネットワークが、イジングスピン・モデルのハミルトニアンで表現できることを示した。これにより、神経回路網での情報処理をスピン系の統計力学を用いて考察することが可能となった。さらに、アップ・ダウンスピンの２値状態をとるイジングスピンを神経細胞（ニューロン）の活動または情報ビットに対応させることが可能になった。
【００２５】
ニューラルネットワークの新規なハードウエアとして、TrueNorthチップと呼ばれる素子が２０１４年にＩＢＭとコーネル大学との協力により開発された（P.A. Merolla et al., Science 345, 668 (2014).）。この例では、２８ｎｍルールのＣＭＯＳ技術で素子が作製された。この素子は、全体として、１００万個のニューロンとして動作する。この素子は、１４０億個のニューロンから構成される人間の脳に比較すると、規模が小さい。
【００２６】
TrueNorthチップに代表されるニューラルネットワークのハードウエアは、ニューロ・モルフィック・コンピュータとも呼ばれる。これらは、超並列分散型コンピュータである。超並列分散型コンピュータは、コアと呼ばれる多数の演算ユニットを含む。演算ユニットの１つに、演算部及び記憶部が設けられる。演算部では、積和演算などが行われる。記憶部には、例えば、ニューロンの状態、または、シナプス・パラメタなどが保存される。
【００２７】
一般に、超並列分散型コンピュータの記憶部には、ＳＲＡＭが用いられている。演算部には、エネルギー消費の大きいデジタル型積和演算素子などが用いられている。
【００２８】
ニューロ・モルフィック・コンピュータは、人間の脳に匹敵する大規模な省エネ型情報処理装置として期待されている。しかしながら、ニューロ・モルフィック・コンピュータは、大規模化に関して、現在、極めて不十分である。その原因は、演算ユニット（コア）の演算部に、エネルギー消費が大きいデジタル演算器が用いられていることである。
【００２９】
実施形態においては、コアの記憶部１０に、高速動作が可能で信頼性の高いアナログメモリを適用する。これにより、演算部２０にアナログ型の演算装置を用いることが容易になる。これにより、演算装置の省エネルギー化が容易になる。演算装置の大規模化が容易になる。実施形態によれば、ニューロ・モルフィック・コンピュータの実用化が容易になる。
【００３０】
図２に示すように、記憶部１０は、第１配線Ｌ１を含む。第１配線Ｌ１は、例えば、読み出しみ線Ｌｒである。
【００３１】
図２に示すように、複数の記憶領域１０Ｒの１つは、第１トランジスタ４１を含む。第１トランジスタ４１は、第１ゲートｇ１、第１端部４１ａ及び第２端部４１ｂを含む。第１端部４１ａは、例えば、ソース及びドレインの一方である。第２端部４１ｂは、例えば、ソース及びドレインの他方である。第１ゲートｇ１は、第１配線Ｌ１と電気的に接続される。第１端部４１ａは、キャパシタンス５０の第１端子５０Ａと電気的に接続される。第２端部４１ｂは、第１電気回路４０Ａと電気的に接続される。
【００３２】
例えば、第１配線Ｌ１に読み出しパルスが供給される。これにより、キャパシタンス５０の第１端子５０Ａと、第１電気回路４０Ａと、の間に電流が流れる状態になる。キャパシタンス５０の第１端子５０Ａと第２端子５０Ｂとの間の電位差に対応する値（電荷の量）が、第１電気回路４０Ａにより、電圧信号ＳｉｇＶとして取り出される。第１トランジスタ４１は、例えば、転送トランジスタとして機能する。
【００３３】
図２に示すように、第１トランジスタ４１の第２端部４１ｂと、第１電気回路４０Ａと、の間の電流経路は、接続点ＦＤを含む。接続点ＦＤは、例えば、浮遊拡散層に対応する。接続点ＦＤと基準電位（例えばグランド電位）との間に、浮遊容量ＦＣが形成されていると見なすことができる。第１電気回路４０Ａは、例えば、接続点ＦＤの電位を電圧信号ＳｉｇＶとして取り出す。
【００３４】
図２に示すように、第１電気回路４０Ａは、例えば、第２トランジスタ４２及び第３トランジスタ４３を含む。第２トランジスタ４２は、第２ゲートｇ２、第３端部４２ｃ及び第４端部４２ｄを含む。第３端部４２ｃは、例えば、ソース及びドレインの一方である。第４端部４２ｄは、例えば、ソース及びドレインの他方である。第３トランジスタ４３は、第３ゲートｇ３、第５端部４３ｅ及び第６端部４３ｆを含む。第５端部４３ｅは、例えば、ソース及びドレインの一方である。第６端部４３ｆは、例えば、ソース及びドレインの他方である。
【００３５】
一方、記憶部１０は、第２配線Ｌ２及び第３配線Ｌ３を含む。第２配線Ｌ２は、例えば、選択線Ｌｓｅである。第３配線Ｌ３は、例えば、カラム信号線Ｌｃｓである。
【００３６】
第２ゲートｇ２は、第２端部４１ｂと電気的に接続される。すなわち、第２ゲートｇ２は、接続点ＦＤと電気的に接続される。第３端部４２ｃは、第５端部４３ｅと電気的に接続される。第４端部４２ｄは、第１電位ＶＤＤに設定される。第１電位ＶＤＤは、例えば、電源電位である。第１電位ＶＤＤは、例えば、基準電位よりも高い。第１電位ＶＤＤは、例えば、キャパシタンス５０の第２端子５０Ｂの電位よりも高い。第３ゲートｇ３は、第２配線Ｌ２と電気的に接続される。第６端部４３ｆは、第３配線Ｌ３と電気的に接続される。第２配線Ｌ２に選択パルスが供給されると、第３配線Ｌ３に、電圧信号ＳｉｇＶが生じる。
【００３７】
図２に示すように、例えば、記憶部１０は第４配線Ｌ４を含んでも良い。第４配線Ｌ４は、例えば、リセット線Ｌｒｓである。複数の記憶領域１０Ｒの１つは、第４トランジスタ４４をさらに含む。第４トランジスタ４４は、第４ゲートｇ４、第７端部４４ｇ及び第８端部４４ｈを含む。第７端部４４ｇは、例えば、ソース及びドレインの一方である。第８端部４４ｈは、例えば、ソース及びドレインの他方である。第４ゲートｇ４は、第４配線Ｌ４と電気的に接続される。第７端部４４ｇは、第２端部４１ｂと電気的に接続される。すなわち、第７端部４４ｇは、接続点ＦＤと電気的に接続される。第８端部４４ｈは、第４端部４２ｄと電気的に接続される。例えば、第４配線Ｌ４にリセットパルスが供給されると、接続点ＦＤの電位がリセット状態になる。
【００３８】
図２に示すように、第１配線Ｌ１、第２配線Ｌ２及び第３配線Ｌ３は、第１方向（例えばＸ軸方向）に沿って延びる。Ｘ軸方向に対して垂直な方向をＹ軸方向とする。Ｘ軸方向及びＹ軸方向に対して垂直な方向をＺ軸方向とする。第３配線Ｌ３は、例えば、第２方向に沿って延びる。第２方向は、第１方向と交差する。この例では、第２方向は、Ｙ軸方向である。複数の記憶領域１０Ｒは、例えば、Ｘ軸方向及びＹ軸方向に沿って、マトリクス状に設けられる。
【００３９】
実施形態において、キャパシタンス５０は、例えば記憶セルとして機能する。記憶セルは、例えば、電圧に換算した場合、１ｍＶ〜１Ｖ程度の電荷を保持することができる。記憶セルは、広いダイナミックレンジ（例えば１０００）を有する。第１トランジスタ（転送トランジスタ）のオフ電流が大きいと、電荷を長時間保持できない場合がある。この場合は、ＤＲＡＭと同様の頻繁な書き換えが行われる。
【００４０】
実施形態において、第１トランジスタ４１のオフ電流を小さくできる。第１トランジスタに含まれる半導体が、例えば、酸化物半導体を含むことで、小さいオフ電流が得られる。酸化物半導体は、例えば、Ｉｎ、Ｇａ及びＺｎの少なくともいずれかと、酸素と、を含む。これにより、１０−２１Ａ程度のオフ電流が得られる。
【００４１】
一方、第２トランジスタ４２、第３トランジスタ４３及び第４トランジスタ４４に含まれる半導体は、シリコンを含みことが好ましい。シリコンに基づくトランジスタにおいては、動作特性の安定性が高い。これにより、電荷から電圧への変換において、高い安定性が得られる。
【００４２】
第１トランジスタ４１が酸化物半導体を含み、第２〜第４トランジスタ４２〜４４がシリコンを含むことで、電荷の保持状態を安定化しつつ、電荷から電圧への変換において高い安定性が得られる。
【００４３】
実施形態において、キャパシタンス５０は、「埋め込み型ｐｎ接合」を含んでも良い。キャパシタンス５０の漏れ電流を１０−１７Ａ〜１０−１８Ａ程度に低くすることができる。
【００４４】
図３は、第１実施形態に係る演算装置の一部を例示する模式的断面図である。  
図３に示すように、キャパシタンス５０は、第１半導体層５０ａ、第２半導体層５０ｂ及び第３半導体層５０ｃを含む。第１半導体層５０ａは、第１導電形である。第２半導体層５０ｂは、第１導電形である。第３半導体層５０ｃは、第１半導体層５０ａと第２半導体層５０ｂとの間に設けられる。第３半導体層５０ｃは、第２導電形である。この例では、第１導電形はｐ形であり、第２導電形はｎ形である。第１導電形がｎ形であり、第２導電形がｐ形でも良い。例えば、第１端子５０Ａは、第２半導体層５０ｂと電気的に接続される。
【００４５】
第２半導体層５０ｂにおける第１導電形の不純物の濃度は、第１半導体層５０ａにおける第１導電形の不純物の濃度よりも高い。例えば、第２半導体層５０ｂは、ｐ＋領域であり、第１半導体層５０ａは、例えば、ｐ領域である。この場合、第３半導体層５０ｃは、ｎ領域である。実施形態において、第２半導体層５０ｂがｎ＋領域であり、第１半導体層５０ａがｎ領域で、第３半導体層５０ｃがｐ領域でも良い。
【００４６】
キャパシタンス５０に、このような３層構造を適用することで、漏れ電流を低くすることができる。安定した記憶状態が得られる。
【００４７】
実施形態において、キャパシタンス５０は、例えば、ＭＯＳ型構造を有しても良い。キャパシタンス５０は、例えば、トンネル接合を有しても良い。これらの構造により、例えば、漏れ電流を小さくすることができる。例えば、１０００時間程度の電荷の保持時間が得られる。
【００４８】
図４は、第１実施形態に係る演算装置を例示する模式図である。  
図４は、複数の記憶領域１０Ｒの１つを例示している。図５に示すように、演算装置１１１において、複数の記憶領域１０Ｒの１つは、キャパシタンス５０、及び、第１〜第５トランジスタ４１〜４５を含む。第１〜第４トランジスタ４１〜４４については、図２に関して説明した構成が適用できる。この例では、第１〜第６配線Ｌ１〜Ｌ６が設けられている。第１〜第４配線Ｌ１〜Ｌ４については、図２に関して説明した構成が適用できる。以下、第５トランジスタ４５、第５配線Ｌ５及び第６配線Ｌ６の例について説明する。
【００４９】
第５トランジスタ４５は、第５ゲートｇ５、第９端部４５ｉ及び第１０端部４５ｊを含む。第５ゲートｇ５は、第５配線Ｌ５と電気的に接続される。第５配線Ｌ５は、例えば、書き込み制御線Ｌｗである。第９端部４５ｉは、第６配線Ｌ６と電気的に接続される。第６配線Ｌ６は、例えば、書き込みデータ線Ｌｄである。第１０端部４５ｊは、キャパシタンス５０の第１端子５０Ａと電気的に接続される。
【００５０】
例えば、第５配線Ｌ５に書き込み選択パルスが供給されると、第５トランジスタ４５を介して、第６配線Ｌ６の電位に応じた電荷がキャパシタンス５０に供給される。キャパシタンス５０に所望の情報が保持される。キャパシタンス５０においてアナログ量が記憶される。第５トランジスタ４５がオン状態のときに、第１トランジスタ４１はオフ状態である。第５トランジスタ４５がオフ状態のときに、第１トランジスタ４１はオン状態である。
【００５１】
第５トランジスタ４５は、例えば、キャパシタンス５０と直接接続される。第５トランジスタ４５のオフ電流は小さいことが好ましい。実施形態において、例えば、第１トランジスタ４１に含まれる半導体、及び、第５トランジスタ４５に含まれる半導体は、Ｉｎ、Ｇａ及びＺｎの少なくともいずれかと、酸素と、を含むことが好ましい。
【００５２】
第１トランジスタ４１及び第５トランジスタ４５が酸化物半導体を含み、第２〜第４トランジスタ４２〜４４がシリコンを含むことで、電荷の保持状態を安定化しつつ、電荷から電圧への変換において高い安定性が得られる。
【００５３】
図４に示すように、例えば、第１トランジスタ４１及び第５トランジスタ４５は、酸化物半導体領域６１Ｘに設けられる。第２〜第４トランジスタ４２〜４４は、シリコン半導体領域６１Ｓに設けられる。キャパシタンス５０は、例えば、シリコン半導体領域６１Ｓに設けられる。
【００５４】
図５及び図６は、第１実施形態に係る演算装置を例示する模式図である。  
図５及び図６に示すように、演算装置１１２及び１１３においては、演算回路１０Ｕは、光減衰部材３０を含む。演算装置１１２におけるこれ以外の構成は、例えば、演算装置１１１または１１０と同様で良い。以下、光減衰部材３０の例について説明する。
【００５５】
光減衰部材３０は、キャパシタンス５０と重なる。演算装置１１２の例では、キャパシタンス５０と光減衰部材３０との間に、第１トランジスタ４１及び第５トランジスタ４５がある。例えば、光減衰部材３０は、シリコン半導体領域６１Ｓ及び酸化物半導体領域６１Ｘを覆う。演算装置１１３の例では、光減衰部材３０は、シリコン半導体領域６１Ｓと酸化物半導体領域６１Ｘとの間にある。
【００５６】
光減衰部材３０の光透過率は、例えば、第１トランジスタ４１に含まれる半導体領域（例えば、第１半導体領域であり、例えば酸化物半導体）の光透過率よりも低い。光減衰部材３０の光透過率は、例えば、キャパシタンス５０に含まれる半導体層（例えば、第１半導体層５０ａ）の光透過率よりも低い。
【００５７】
例えば、外部からの光がキャパシタンス５０に入射すると、キャパシタンス５０に蓄えられた電荷の状態が変化する場合がある。例えば、外部からの光が第１トランジスタ４１などに入射すると、第１トランジスタ４１の特性が変化する場合がある。光減衰部材３０を設けることで、このような特性の変化が抑制できる。より安定した記憶動作が得られる、光減衰部材３０は、例えば、光シールド部材である。
【００５８】
図７は、第１実施形態に係る演算装置を例示する模式的斜視図である。  
図７に示すように、演算装置１１４は、演算回路１０Ｕ及び光減衰部材３０を含む。光減衰部材３０は、例えば、演算回路１０Ｕの周りに設けられる。光減衰部材３０は、例えば、演算回路１０Ｕを覆う。より安定した演算動作が得られる。
【００５９】
光減衰部材３０は、例えば、樹脂及び光減衰粒子などを含む。樹脂は、例えば、エポキシ樹脂を含む。光減衰粒子は、例えば、カーボンを含む。光減衰部材３０は、例えば、絶縁性である。
【００６０】
図８（ａ）〜図８（ｅ）は、第１実施形態に係る演算装置の一部を例示する模式的断面図である。  
これらの図は、複数の記憶領域１０Ｒの１つに設けられるトランジスタを例示している。
【００６１】
図８（ａ）に示すように、第１トランジスタ４１は、第１ゲートｇ１、第１端部４１ａ及び第２端部４１ｂを含む。第１トランジスタ４１は、第１半導体領域４１ｓを含む。第１半導体領域４１ｓは、例えば、Ｉｎ、Ｇａ及びＺｎの少なくともいずれかと、酸素と、を含む。第１半導体領域４１ｓは、Ｓｎをさらに含んでも良い。第１半導体領域４１ｓは、酸化物半導体である。第１半導体領域４１ｓが酸化物半導体を含むことで、第１トランジスタ４１において、小さいオフ電流が得られる。安定した記憶動作が得られる。
【００６２】
図８（ａ）に示すように、第１トランジスタ４１において、コンタクト領域４１ｔ及び４１ｕが設けられる。これらのコンタクト領域が、第１端部４１ａ及び第２端部４１ｂに対応する。例えば、これらのコンタクト領域における酸素濃度は、第１半導体領域４１ｓにおける酸素濃度よりも低い。第１ゲートｇ１と第１半導体領域４１ｓとの間に絶縁膜４１Ｉが設けられる。絶縁膜４１Ｉは、ゲート絶縁膜に対応する。この例では、これらの要素は、基体４１Ｊの上に設けられる。第１トランジスタ４１において、第１半導体領域４１ｓと第１ゲートｇ１との上下関係は、任意である。
【００６３】
図８（ｂ）に示すように、第２トランジスタ４２は、第２ゲートｇ２、第３端部４２ｃ及び第４端部４２ｄを含む。第２トランジスタ４２は、第２半導体領域４２ｓを含む。第２半導体領域４２ｓは、例えば、シリコンを含む。第２トランジスタ４２において、コンタクト領域４２ｔ及び４２ｕが設けられる。これらのコンタクト領域が、第３端部４２ｃ及び第４端部４２ｄに対応する。例えば、第２ゲートｇ２と第２半導体領域４２ｓとの間に絶縁膜４２Ｉが設けられる。
【００６４】
図８（ｃ）に示すように、第３トランジスタ４３は、第３ゲートｇ３、第５端部４３ｅ及び第６端部４３ｆを含む。第３トランジスタ４３は、第３半導体領域４３ｓを含む。第３半導体領域４３ｓは、例えば、シリコンを含む。第３トランジスタ４３において、コンタクト領域４３ｔ及び４３ｕが設けられる。これらのコンタクト領域が、第５端部４３ｅ及び第６端部４３ｆに対応する。例えば、第３ゲートｇ３と第３半導体領域４３ｓとの間に絶縁膜４３Ｉが設けられる。
【００６５】
図８（ｄ）に示すように、第４トランジスタ４４は、第４ゲートｇ４、第７端部４４ｇ及び第８端部４４ｈを含む。第４トランジスタ４４は、第４半導体領域４４ｓを含む。第４半導体領域４４ｓは、例えば、シリコンを含む。第４トランジスタ４４において、コンタクト領域４４ｔ及び４４ｕが設けられる。これらのコンタクト領域が、第７端部４４ｇ及び第８端部４４ｈに対応する。例えば、第４ゲートｇ４と第４半導体領域４４ｓとの間に絶縁膜４４Ｉが設けられる。
【００６６】
図８（ｅ）に示すように、第５トランジスタ４５は、第５ゲートｇ５、第９端部４５ｉ及び第１０端部４５ｊを含む。第５トランジスタ４５は、第５半導体領域４５ｓを含む。第５半導体領域４５ｓは、例えば、Ｉｎ、Ｇａ及びＺｎの少なくともいずれかと、酸素と、を含む。第５半導体領域４５ｓは、Ｓｎをさらに含んでも良い。第５半導体領域４５ｓは、酸化物半導体である。第５半導体領域４５ｓが酸化物半導体を含むことで、第５トランジスタ４５において、小さいオフ電流が得られる。安定した記憶動作が得られる。
【００６７】
図８（ｅ）に示すように、第５トランジスタ４５において、コンタクト領域４５ｔ及び４５ｕが設けられる。これらのコンタクト領域が、第９端部４５ｉ及び第１０端部４５ｊに対応する。例えば、これらのコンタクト領域における酸素濃度は、第５半導体領域４５ｓにおける酸素濃度よりも低い。第５ゲートｇ５と第５半導体領域４５ｓとの間に絶縁膜４５Ｉが設けられる。絶縁膜４５Ｉは、ゲート絶縁膜に対応する。この例では、これらの要素は、基体４５Ｊの上に設けられる。第５トランジスタ４５において、第５半導体領域４５ｓと第５ゲートｇ５との上下関係は、任意である。
【００６８】
（第２実施形態）  
図９は、第２実施形態に係る演算装置の一部を例示する模式図である。  
演算装置１２０も、演算回路１０Ｕは、記憶部１０及び演算部２０を含む演算回路１０Ｕを含む（図１参照）。図９は、演算装置１２０の演算部２０に含まれる積和演算回路２０Ａを例示している。
【００６９】
図９に示すように、積和演算回路２０Ａは、複数の差動増幅回路６５と、抵抗６６と、を含む。抵抗６６は、複数の差動増幅回路６５のそれぞれの出力と電気的に接続される。
【００７０】
複数の差動増幅回路６５の第１入力６５ａ及び第２入力６５ｂの間に、第１変数群ｘｊの１つの値に対応する電圧が入力される。複数の差動増幅回路６５の第３入力６５ｃに、第２変数群ｗｉｊに対応する１つの電圧が入力される。差動増幅回路６５において、第１変数群ｘｊと第２変数群ｗｉｊとの積に対応する値（接続点６５ｄの電圧）が出力される。積に対応する値は、例えば、電流値である。複数の差動増幅回路６５による積に対応する電流値が抵抗６６で加算され、電圧に変換される。このようにして、第１変数群ｘｊと第２変数群ｗｉｊとの積和演算の結果が得られる。この結果が、次のニューロン回路への入力となる。
【００７１】
実施形態において、積和演算回路２０Ａは、アナログ演算器を含む。これにより、例えば、デジタル演算器を用いる場合に比べて、消費電流を低減できる。例えば、回路構成を簡単にでき、小型化が容易になる。例えば、大規模の演算が、より容易に実行できる。
【００７２】
図９に例示した積和演算回路２０Ａは、第１実施形態に係る任意の演算装置に適用できる。
【００７３】
一般に、記憶部及び演算部には、デジタル型の素子が用いられることが多い。デジタル型演算装置は消費電力が大きいため、ニューロ・モルフィック・コンピュータの大規模化を阻害する一因となっている。一般に、消費電力を低減するには、アナログ機器が望ましい。しかしながら、アナログ機器は、個々の素子の特性のばらつきに敏感である。このため、高い信頼性を必要とする多くの電子機器はデジタル化が進み、その流れは現在も続いている。
【００７４】
ニューロ・モルフィック・コンピュータの特徴のひとつは、学習機能を有することである。この特徴は、設定されたパラメタにしたがって動作する多くの電子機器とは異なっている。ニューロ・モルフィック・コンピュータでは、個々の素子の特性のばらつきを学習機能によってかなりの程度吸収することが可能である。例えば、アナログ・メモリーセルとして機能するトランジスタ回路の利得のばらつきは、学習可能なシナプス・パラメタ（第２変数群ｗｉｊ）に含めることが可能である。ニューロ・モルフィック・コンピュータで求められるのは、個々のトランジスタの時間的安定性であり、複数のトランジスタにおける特性のばらつきはあまり問題にならない。
【００７５】
実施形態においては、アナログ回路を用いることで、時間的安定性の高い記憶素子を得ることができる。実施形態においては、アナログ記憶装置及びアナログ演算装置を用いることにより、学習機能を持ち省エネに優れた大規模な並列分散型のコンピュータを得ることができる。
【００７６】
図１０は、実施形態に係る演算装置の動作を例示するフローチャート図である。  
図１０に示すように、演算部２０は、記憶部１０に記憶された第１変数群ｘｊ及び第２変数群ｗｉｊを取得する（ステップＳ１１０）。演算部２０は、第１変数群ｘｊ及び第２変数群ｗｉｊの積和演算を行う（ステップＳ１２０）。演算部２０は、積和演算の結果を非線形処理（非線形変換）する（ステップＳ１３０）。演算回路１０Ｕは、非線形変換の結果を記憶部１０に格納する（ステップＳ１４０）。このような処理が繰り返し実行されても良い。例えば、ニューロ・モルフィック・コンピュータの動作が得られる。例えば、演算回路１０Ｕは、学習機能を有する。演算回路１０Ｕは、スパイキング・ニューラル・ネットワークである。
【００７７】
実施形態は、以下の構成（例えば、技術案）を含んでも良い。  
（構成１）  
複数の記憶領域を含む記憶部と、
演算部と、
を含む演算回路を備え、
前記複数の記憶領域の１つは、
第１端子を含むキャパシタンスと、
前記第１端子と電気的に接続され、前記第１端子の電位に応じた電圧信号を出力可能な第１電気回路と、
を含む、演算装置。
【００７８】
（構成２）  
前記キャパシタンスは、
第１導電形の第１半導体層と、
前記第１導電形の第２半導体層と、
前記第１半導体層と前記第２半導体層との間に設けられ第２導電形の第３半導体層と、
を含み、
前記第２半導体層における前記第１導電形の不純物の濃度は、前記第１半導体層における前記第１導電形の前記不純物の濃度よりも高い、構成１記載の演算装置。
【００７９】
（構成３）  
前記第１端子は、前記第２半導体層と電気的に接続されている、構成２記載の演算装置。
【００８０】
（構成４）  
前記記憶部は第１配線を含み、
前記複数の記憶領域の前記１つは、第１トランジスタをさらに含み、
前記第１トランジスタは、第１ゲート、第１端部及び第２端部を含み、
前記第１ゲートは、前記第１配線と電気的に接続され、
前記第１端部は、前記第１端子と電気的に接続され、
前記第２端部は、前記第１電気回路と電気的に接続された、構成１〜３のいずれか１つに記載の演算装置。
【００８１】
（構成５）  
前記第１トランジスタは、第１半導体領域を含み、
前記第１半導体領域は、Ｉｎ、Ｇａ及びＺｎの少なくともいずれかと、酸素と、を含む、構成４記載の演算装置。
【００８２】
（構成６）  
前記第１電気回路は、第２トランジスタをさらに含み、
前記第２トランジスタは、第２半導体領域を含み、
前記第２半導体領域は、シリコンを含む、構成５記載の演算装置。
【００８３】
（構成７）  
前記記憶部は、第２配線及び第３配線をさらに含み、
前記第１電気回路は、第２トランジスタ及び第３トランジスタを含み、
前記第２トランジスタは、第２ゲート、第３端部及び第４端部を含み、
前記第３トランジスタは、第３ゲート、第５端部及び第６端部を含み、
前記第２ゲートは、前記第２端部と電気的に接続され、
前記第３端部は、前記第５端部と電気的に接続され、
前記第４端部は、第１電位に設定され、
前記第３ゲートは、前記第２配線と電気的に接続され、
前記第６端部は、前記第３配線と電気的に接続された、構成４記載の演算装置。
【００８４】
（構成８）  
前記第１トランジスタは、第１半導体領域を含み、
前記第２トランジスタは、第２半導体領域を含み、
前記第３トランジスタは、第３半導体領域を含み、
前記第１半導体領域は、Ｉｎ、Ｇａ及びＺｎの少なくともいずれかと、酸素と、を含み、
前記第２半導体領域及び前記第３半導体領域の少なくともいずれかは、シリコンを含む、構成７記載の演算装置。
【００８５】
（構成９）  
前記記憶部は第４配線を含み、
前記複数の記憶領域の前記１つは、第４トランジスタをさらに含み、
前記第４トランジスタは、第４ゲート、第７端部及び第８端部を含み、
前記第４ゲートは、前記第４配線と電気的に接続され、
前記第７端部は、前記第２端部と電気的に接続され、
前記第８端部は、前記第４端部と電気的に接続された、構成７記載の演算装置。
【００８６】
（構成１０）  
前記第１トランジスタは、第１半導体領域を含み、
前記第２トランジスタは、第２半導体領域を含み、
前記第３トランジスタは、第３半導体領域を含み、
前記第４トランジスタは、第４半導体領域を含み、
前記第１半導体領域は、Ｉｎ、Ｇａ及びＺｎの少なくともいずれかと、酸素と、を含み、
前記第２半導体領域、前記第３半導体領域及び前記第４半導体領域の少なくともいずれかは、シリコンを含む、構成９記載の演算装置。
【００８７】
（構成１１）  
前記記憶部は第５配線及び第６配線を含み、
前記複数の記憶領域の前記１つは、第５トランジスタをさらに含み、
前記第５トランジスタは、第５ゲート、第９端部及び第１０端部を含み、
前記第５ゲートは、前記第５配線と電気的に接続され、
前記第９端部は、前記第６配線と電気的に接続され、
前記第１０端部は、前記第１端子と電気的に接続された、構成９記載の演算装置。
【００８８】
（構成１２）  
前記第１トランジスタは、第１半導体領域を含み、
前記第２トランジスタは、第２半導体領域を含み、
前記第３トランジスタは、第３半導体領域を含み、
前記第４トランジスタは、第４半導体領域を含み、
前記第５トランジスタは、第５半導体領域を含み、
前記第１半導体領域及び前記第５半導体領域は、Ｉｎ、Ｇａ及びＺｎの少なくともいずれかと、酸素と、を含み、
前記第２半導体領域、前記第３半導体領域及び前記第４半導体領域の少なくともいずれかは、シリコンを含む、構成１１記載の演算装置。
【００８９】
（構成１３）  
前記演算回路は、前記キャパシタンスと重なる光減衰部材を含み、
前記光減衰部材の光透過率は、前記第１半導体領域の光透過率よりも低い、構成５、８、１０または１２に記載の演算装置。
【００９０】
（構成１４）  
前記演算回路は、前記キャパシタンスと重なる光減衰部材を含み、
前記光減衰部材の光透過率は、前記第１半導体層の光透過率よりも低い、構成２記載の演算装置。
【００９１】
（構成１５）  
前記演算部は、
前記記憶部に記憶された第１変数群及び第２変数群を積和演算する積和演算回路と、
前記積和演算回路の出力を非線形変換する非線形変換回路と、
を含む、構成１〜１４のいずれか１つに記載の演算装置。
【００９２】
（構成１６）  
前記積和演算回路は、アナログ演算器を含む、構成１５記載の演算装置。
【００９３】
（構成１７）  
前記積和演算回路は、
複数の差動増幅回路と、
前記複数の差動増幅回路のそれぞれの出力と電気的に接続された抵抗と、
を含む、構成１５記載の演算装置。
【００９４】
（構成１８）  
前記演算部は、
前記記憶部に記憶された第１変数群及び第２変数群を取得し、
第１変数群及び第２変数群の積和演算を行い、
前記積和演算の結果を非線形変換し、
前記演算回路は、非線形変換の結果を前記記憶部に格納する、構成１〜１７のいずれか１つに記載の演算装置。
【００９５】
（構成１９）
前記演算回路は、学習機能を有する、構成１〜１８のいずれか１つに記載の演算装置。
【００９６】
（構成２０）  
前記演算回路は、スパイキング・ニューラル・ネットワークである、構成１〜１９のいずれか１ついに記載の演算装置。
【００９７】
実施形態によれば、実用的な演算装置が提供できる。
【００９８】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、演算装置に含まれる演算回路、記憶部、記憶領域、キャパシタンス、トランジスタ、及び、演算部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【００９９】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１００】
その他、本発明の実施の形態として上述した演算装置を基にして、当業者が適宜設計変更して実施し得る全ての演算装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１０１】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１０２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０３】
１０…記憶部、  １０Ｒ…記憶領域、  １０Ｕ…演算回路、  ２０…演算部、  ２０Ａ…積和演算回路、  ２０Ｂ…非線形変換回路、  ３０…光減衰部材、  ４０Ａ…第１電気回路、  ４１〜４５…第１〜第５トランジスタ、  ４１Ｉ〜４５Ｉ…絶縁膜、  ４１Ｊ、４５Ｊ…基体、  ４１ａ、４１ｂ…第１、第２端部、  ４１ｓ〜４５ｓ…第１〜第５半導体領域、  ４１ｔ、４１ｕ、４２ｔ、４２ｕ、４３ｔ、４３ｕ、４４ｔ、４４ｕ、４５ｔ、４５ｕ…コンタクト領域、  ４２ｃ、４２ｄ…第３、第４端部、  ４３ｅ、４３ｆ…第５、第６端部、  ４４ｇ、４４ｈ…第７、第８端部、  ４５ｉ、４５ｊ…第９、第１０端部、  ５０…キャパシタンス、  ５０Ａ、５０Ｂ…第１、第２端子、  ５０ａ〜５０ｃ…第１〜第３半導体層、  ６１Ｓ…シリコン半導体領域、  ６１Ｘ…酸化物半導体領域、  ６５…差動増幅回路、  ６５ａ〜６５ｃ…第１〜第３入力、  ６５ｄ…接続点、  ６６…抵抗、  １１０〜１１４、１２０…演算装置、  ＦＣ…浮遊容量、  ＦＤ…接続点、  Ｌ１〜Ｌ６…第１〜第６配線、  Ｌｃｓ…カラム信号線、  Ｌｄ…書き込みデータ線、  Ｌｒ…読み出し線、  Ｌｒｓ…リセット線、  Ｌｓｅ…選択線、  Ｌｗ…書き込み制御線、  ＳｉｇＶ…電圧信号、  ＶＤＤ…第１電位、  ｇ１〜ｇ５…第１〜第５ゲート
【図１】
2020205132.tif 000003
【図２】
2020205132.tif 000004
【図３】
2020205132.tif 000005
【図４】
2020205132.tif 000006
【図５】
2020205132.tif 000007
【図６】
2020205132.tif 000008
【図７】
2020205132.tif 000009
【図８】
2020205132.tif 000010
【図９】
2020205132.tif 000011
【図１０】
2020205132.tif 000012