(57)【要約】【課題】回路面積及び消費電力を抑えつつ、十分な高電圧で信号を送信できるペンを提供する。【解決手段】ペン１は、電極Ｐ０と、第１の電圧（＝ＶＤＤ１）を供給する電源回路３０と、電源回路３０に接続され、第１の電圧でダウンリンク信号を出力するＬＶＩＣ１０と、第１の電圧より高い第２の電圧（＝ＶＤＤ２−ＶＳＳ２）でダウンリンク信号を出力するレベルシフタ２２を含むＨＶＩＣ２０と、第１の電圧のダウンリンク信号をＬＶＩＣ１０からＨＶＩＣ２０に供給するＩＣ間Ｔｘ配線ＷＴｘ０と、第２の電圧のダウンリンク信号をＨＶＩＣ２０から電極Ｐ０に供給する電極配線ＷＰ０と、電源回路３０に接続され、第２の電圧をレベルシフタ２２に供給する昇圧回路４０と、を含む。【選択図】図２
2020113026.tif 000002
【特許請求の範囲】
【請求項１】
電極と、
第１の電圧を供給する電源回路と、
前記電源回路に接続され、前記第１の電圧で送信信号を出力するＬＶＩＣと、
前記第１の電圧より高い第２の電圧で前記送信信号を出力するレベルシフタを含むＨＶＩＣと、
前記第１の電圧の前記送信信号を前記ＬＶＩＣから前記ＨＶＩＣに供給するＩＣ間配線と、
前記第２の電圧の前記送信信号を前記ＨＶＩＣから前記電極に供給する電極配線と、
前記電源回路に接続され、前記第２の電圧を前記レベルシフタに供給する昇圧回路と、
を含むペン。
【請求項２】
前記昇圧回路は、前記ＬＶＩＣ及び前記ＨＶＩＣの外に設けられた外部コイルを含み、前記ＬＶＩＣから供給される第１の制御信号により制御可能に構成される、
請求項１に記載のペン。
【請求項３】
前記外部コイルは、前記ＨＶＩＣの中に設けられる回路とともに前記昇圧回路を構成する、
請求項２に記載のペン。
【請求項４】
前記昇圧回路は、前記外部コイルに流れる電流のオンオフ制御を行うことにより、前記第２の電圧を生成する、
請求項２に記載のペン。
【請求項５】
前記ＨＶＩＣは、前記電極に到来した受信信号を出力するＲｘ端子と、前記送信信号の供給を受けるＴｘ端子とを含み、
前記ＨＶＩＣは、前記電極配線の接続先を前記Ｒｘ端子及び前記Ｔｘ端子の間で切り替える高電圧スイッチをさらに含む、
請求項１に記載のペン。
【請求項６】
前記高電圧スイッチは、前記送信信号が前記Ｒｘ端子に流れ込むことを防止するＲｘガード回路を含む、
請求項５に記載のペン。
【請求項７】
前記Ｒｘガード回路は、前記Ｒｘ端子に接続される配線の電位を所定電位に中和させる機能を含む、
請求項６に記載のペン。
【請求項８】
前記高電圧スイッチの初期状態は、前記電極配線が前記Ｒｘ端子に接続されている状態である、
請求項５に記載のペン。
【請求項９】
前記高電圧スイッチは、前記第２の電圧に耐えられるように構成される、
請求項５に記載のペン。
【請求項１０】
前記高電圧スイッチは、１０Ｖの電圧に耐えられるように構成される、
請求項９に記載のペン。
【請求項１１】
前記ＩＣ間配線は、前記Ｒｘ端子に接続されるＩＣ間Ｒｘ配線と、前記Ｔｘ端子に接続されるＩＣ間Ｔｘ配線とを含み、
前記ＩＣ間Ｒｘ配線及び前記ＩＣ間Ｔｘ配線は、互いに独立して構成され、
前記電極配線は、前記送信信号及び前記受信信号に共用される、
請求項５に記載のペン。
【請求項１２】
前記電極は、ペン先に設けられる第１の電極、及び、リング状に構成される第２の電極を含み、
前記電極配線は、前記第１の電極に接続される第１の電極配線、及び、前記第２の電極に接続される第２の電極配線を含み、
前記Ｔｘ端子は、前記第１の電極に対応する第１のＴｘ端子、及び、前記第２の電極に対応する第２のＴｘ端子を含み、
前記ＩＣ間Ｔｘ配線は、前記第１のＴｘ端子に接続される第１のＩＣ間Ｔｘ配線、及び、前記第２のＴｘ端子に接続される第２のＩＣ間Ｔｘ配線を含み、
前記Ｒｘ端子及び前記ＩＣ間Ｒｘ配線はそれぞれ、前記第１及び第２の電極に共通して設けられる、
請求項１１に記載のペン。
【請求項１３】
前記ＨＶＩＣは、前記受信信号の受信時に、前記第１及び第２の電極配線を合流させて前記Ｒｘ端子に接続する合流部を含む、
請求項１２に記載のペン。
【請求項１４】
前記高電圧スイッチは、前記ＬＶＩＣから供給される第２の制御信号により制御可能に構成される、
請求項５に記載のペン。
【請求項１５】
前記ＬＶＩＣは、前記受信信号を増幅する受信アンプを含む、
請求項５に記載のペン。
【請求項１６】
前記第１又は第２の電極で受信された第１の信号の位相を反転させてなる第２の信号を前記第１又は第２の電極から送信する動作を行うことにより、前記ペンを位置検出装置に指として検出させるリフレクティブモードで動作可能に構成される、
請求項１２に記載のペン。
【請求項１７】
前記第１の信号の受信タイミングに応じたタイミングで、前記第２の信号を送信するよう構成される、
請求項１２に記載のペン。
【請求項１８】
前記第１の信号の受信タイミングに応じたタイミングで、前記Ｒｘ端子の電位を所定の基準電位に固定するミュートロジックを実行するよう構成される、
請求項１７に記載のペン。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はペンに関し、特に、数十Ｖの高電圧で信号を送信する機能を有するペンに関する。
【背景技術】
【０００２】
タブレット端末などの位置検出装置とともに用いられるペン（電子ペン）の中には、数十Ｖの高電圧で信号を送信するものがある。例えば特許文献１には、位置検出装置に向けて１０Ｖ〜２０Ｖの高電圧信号を送信するペンが開示されている。また、特許文献２には、チャージポンプを用いた昇圧部と、トランスを用いた昇圧部とを有するペンが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８８６６７６７号明細書
【特許文献２】特許第６１４８４２３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、高電圧で信号を送信するペンの内部回路を１つの集積回路（ＩＣ）の中に収める場合、すべての回路を高耐圧プロセスで作らざるを得なくなる。そうすると、回路規模が大きくなり、回路面積が大きくなってしまう。また、消費電力も増大することになる。したがって、回路面積及び消費電力を抑えつつも、十分な高電圧で信号を送信できるペンが必要とされている。
【０００５】
したがって、本発明の目的の一つは、回路面積及び消費電力を抑えつつ、十分な高電圧で信号を送信できるペンを提供することにある。
【課題を解決するための手段】
【０００６】
本発明によるペンは、電極と、所定の電圧を供給する電源回路と、前記電源回路に接続され、第１の電圧で送信信号を出力するＬＶＩＣと、前記第１の電圧より高い第２の電圧で前記送信信号を出力するレベルシフタを含むＨＶＩＣと、前記第１の電圧の前記送信信号を前記ＬＶＩＣから前記ＨＶＩＣに供給するＩＣ間配線と、前記第２の電圧の前記送信信号を前記ＨＶＩＣから前記電極に供給する電極配線と、前記電源回路に接続され、前記第２の電圧を前記レベルシフタに供給する昇圧回路と、を含むペンである。
【発明の効果】
【０００７】
本発明によれば、低耐圧プロセスにより製造可能なＬＶＩＣで送信信号の生成を行うこととしたので、その分だけ高耐圧プロセスでの製造が必要となるＨＶＩＣの回路面積及び消費電力を削減できる。したがって、回路面積及び消費電力を抑えつつ、十分な高電圧で信号を送信することが可能になる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施の形態によるペン１及び位置検出装置２を示す図である。
【図２】ペン１の内部構成を示す図である。
【図３】高電圧スイッチ２３の構成例を示す図である。
【図４】（ａ）は、スイッチ回路２６，２７の内部構成を示す図であり、（ｂ）は、（ａ）に示したバッファ回路５３の内部構成を示す図であり、（ｃ）は、スイッチ回路２６，２７の動作を説明する波形図である。
【図５】（ａ）は、Ｒｘ部１３の内部構成を示す図であり、（ｂ）は、アップリンク信号ＵＳの受信レベルと、可変ゲインアンプ６１から出力される信号の振幅レベルとの関係を示す図であり、（ｃ）は、アップリンク信号ＵＳの受信レベルと、可変ゲインアンプ６１のゲインとの関係を示す図である。
【図６】本発明の第２の実施の形態によるペン１の内部構成を示す図である。
【図７】リフレクティブモードにおけるロジック回路１２の動作を説明する波形図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の実施の形態について詳細に説明する。
【００１０】
図１は、本発明の第１の実施の形態によるペン１及び位置検出装置２を示す図である。同図に示すように、ペン１はペン型の装置であり、ユーザが手に把持した状態で使用可能に構成される。位置検出装置２は、タブレット端末などの入力面を有するコンピュータであり、センサ３を有して構成される。図示していないが、センサ３は、入力面内の全体をカバーするように配設された複数の線状電極を含んで構成される。
【００１１】
ペン１のペン先には電極（後述するペン先電極Ｐ０及びリング状電極Ｐ１）が設けられており、ペン１は、この電極を介して位置検出装置２と双方向に信号を送受信可能に構成される。以下では、こうして送受信される信号のうち、位置検出装置２からペン１に向けて送信される信号をアップリンク信号ＵＳ（受信信号）と称し、ペン１から位置検出装置２に向けて送信される信号をダウンリンク信号ＤＳ（送信信号）と称する。詳しくは後述するが、ダウンリンク信号ＤＳは、後述するペン先電極Ｐ０から送信されるダウンリンク信号ＤＳ１と、後述するリング状電極Ｐ１から送信されるダウンリンク信号ＤＳ２とにより構成される。アップリンク信号ＵＳ及びダウンリンク信号ＤＳの送受信は、具体的には、図１に示すように、ペン１の電極とセンサ３を構成する各線状電極との間に形成される静電容量を介して実現される。
【００１２】
図２は、本実施の形態によるペン１の内部構成を示す図である。同図に示すように、ペン１は、ペン先電極Ｐ０（第１の電極）と、リング状電極Ｐ１（第２の電極）と、低耐圧プロセスで製造可能な低耐圧集積回路（ＬＶＩＣ）１０と、高耐圧プロセスでの製造を要する高耐圧集積回路（ＨＶＩＣ）２０と、電源回路３０と、昇圧回路４０とを含んで構成される。このうち電源回路３０は、３種類の電源電位ＶＤＤ１，ＶＤＤ２，ＶＤＤ３（例えば、それぞれ１．８Ｖ、５．０Ｖ、２．３Ｖ）を生成する機能を有する回路である。なお、詳しくは後述するが、昇圧回路４０を構成する要素の一部（具体的には、後述するＤＣＤＣ回路２１）はＨＶＩＣ２０内に配置される。
【００１３】
ペン先電極Ｐ０はペン先に設けられる電極であり、電極配線ＷＰ０（第１の電極配線）を介してＨＶＩＣ２０に接続される。また、リング状電極Ｐ１はペン軸を囲むように配置されたリング状の電極であり、電極配線ＷＰ１（第２の電極配線）を介してＨＶＩＣ２０に接続される。電極配線ＷＰ０は、ダウンリンク信号ＤＳ１とアップリンク信号ＵＳに共用される。また、電極配線ＷＰ１は、ダウンリンク信号ＤＳ２とアップリンク信号ＵＳに共用される。
【００１４】
ＬＶＩＣ１０とＨＶＩＣ２０との間は、互いに独立して構成された少なくとも４本のＩＣ間配線により接続される。この４本のＩＣ間配線には、ＨＶＩＣ２０からＬＶＩＣ１０にアップリンク信号ＵＳを供給するためのＩＣ間Ｒｘ配線ＷＲｘと、ＬＶＩＣ１０からＨＶＩＣ２０にダウンリンク信号ＤＳ１を供給するためのＩＣ間Ｔｘ配線ＷＴｘ０（第１のＩＣ間Ｔｘ配線）と、ＬＶＩＣ１０からＨＶＩＣ２０にダウンリンク信号ＤＳ２を供給するためのＩＣ間Ｔｘ配線ＷＴｘ１（第２のＩＣ間Ｔｘ配線）と、ＬＶＩＣ１０からＨＶＩＣ２０に制御信号を供給するためのＩＣ間制御配線ＷＣｔｒｌとが含まれる。以下の説明では、ＩＣ間Ｒｘ配線ＷＲｘに接続されるＨＶＩＣ２０の出力端子（ペン先電極Ｐ０又はリング状電極Ｐ１に到来したアップリンク信号ＵＳを出力する端子）をＲｘ端子と称し、ＩＣ間Ｔｘ配線ＷＴｘ０に接続されるＨＶＩＣ２０の入力端子（ダウンリンク信号ＤＳ１の供給を受ける端子）をＴｘ０端子（第１のＴｘ端子）と称し、ＩＣ間Ｔｘ配線ＷＴｘ１に接続されるＨＶＩＣ２０の入力端子（ダウンリンク信号ＤＳ２の供給を受ける端子）をＴｘ１端子（第２のＴｘ端子）と称する。
【００１５】
ＬＶＩＣ１０の内部には、ＭＣＵ１１、ロジック回路１２、Ｒｘ部１３、及び筆圧検出部１４が設けられる。このうちＭＣＵ１１は、ペン１の全体の制御を担うマイクロコントロールユニットである。また、Ｒｘ部１３は、ＩＣ間Ｒｘ配線ＷＲｘ経由でアップリンク信号ＵＳを受信し、復調してロジック回路１２に出力する機能部である。Ｒｘ部１３の詳細については、後ほど図５を参照して詳しく説明する。筆圧検出部１４は、ペン先に加えられた圧力（筆圧）に応じて容量が変化するように構成された容量素子（図示せず）の容量に基づいて筆圧を検出する機能部である。筆圧検出部１４が検出した筆圧は、ロジック回路１２に供給される。
【００１６】
ロジック回路１２は、Ｒｘ部１３経由でアップリンク信号ＵＳを受信し、その内容に応じたダウンリンク信号ＤＳ１，ＤＳ２を生成する回路である。ロジック回路１２が生成したダウンリンク信号ＤＳ１，ＤＳ２はそれぞれ、ＩＣ間Ｔｘ配線ＷＴｘ０，ＷＴｘ１を介して、ＨＶＩＣ２０に供給される。
【００１７】
ここで、アップリンク信号ＵＳ及びダウンリンク信号ＤＳ１，ＤＳ２について、詳しく説明する。まずアップリンク信号ＵＳは、所定の検出パターンと、ペン１を制御するためのコマンドとを含むシンボル例によって構成される信号である。図１に示した位置検出装置２は、アップリンク信号ＵＳを構成する各シンボルのそれぞれを拡散符号（チップ列）に変換し、得られた拡散符号を所定の変調方式（例えばパルス幅変調）によって変調したうえで、センサ３を構成する各線状電極から送信するように構成される。
【００１８】
ダウンリンク信号ＤＳ１は、バースト信号及びデータ信号をこの順で含む信号である。バースト信号は無変調の正弦波信号であり、位置検出装置２にペン１の位置を検出させるために使用される。データ信号は、アップリンク信号ＵＳ内のコマンドによって送信を要求されたデータにより正弦波信号を変調してなる信号である。データ信号により送信されるデータの一例としては、筆圧検出部１４によって検出される筆圧が挙げられる。他に、ペン１がサイドスイッチやテイルスイッチを有する場合にはこれらのスイッチのオンオフ情報が、ペン１に個別のペンＩＤが割り当てられている場合にはこのペンＩＤが、それぞれデータ信号によって送信され得る。
【００１９】
ダウンリンク信号ＤＳ２は、ダウンリンク信号ＤＳ１とは周波数の異なる正弦波信号であり、位置検出装置２にペン１の傾きを検出させるために使用される。ダウンリンク信号ＤＳ２は、全体として無変調の信号であってもよいし、ダウンリンク信号ＤＳ１のように、バースト信号及びデータ信号を含む信号であってもよい。
【００２０】
ロジック回路１２の説明に戻る。図示していないが、ロジック回路１２の出力段にはドライブ回路が設けられており、このドライブ回路には、電源回路３０から電源電位ＶＤＤ１が供給される。したがって、ロジック回路１２から出力されるダウンリンク信号ＤＳ１，ＤＳ２は、電源電位ＶＤＤ１と接地電位ＶＳＳとの間で振動する信号となる。つまり、ロジック回路１２は、電源電位ＶＤＤ１（第１の電圧）でダウンリンク信号ＤＳ１，ＤＳ２を出力するよう構成される。
【００２１】
ロジック回路１２はまた、ＨＶＩＣ２０を制御するための各種制御信号を生成し、ＨＶＩＣ２０に供給する役割も担う。こうして供給される制御信号には、後述するＤＣＤＣ回路２１（昇圧回路４０）を制御するための制御信号ＤＣＥＮ（第１の制御信号）と、後述する高電圧スイッチ２３を制御するための制御信号ＵＬＥＮ（第２の制御信号）とが含まれる。詳細については、それぞれの回路を説明する際に説明する。
【００２２】
ＨＶＩＣ２０の内部には、ＤＣＤＣ回路２１、レベルシフタ２２、高電圧スイッチ２３が設けられる。
【００２３】
ＤＣＤＣ回路２１は、ＬＶＩＣ１０及びＨＶＩＣ２０の外に設置されるトランジスタ４１、外部コイル４２、抵抗４３、ダイオード４４、及びキャパシタ４５とともに昇圧回路４０を構成する回路であり、電源回路３０から電源電位ＶＤＤ２の供給を受けて動作するよう構成される。ＤＣＤＣ回路２１の基本的な役割は、昇圧回路４０の出力である電源電位ＶＳＳ２のフィードバック入力に基づいてトランジスタ４１のオンオフを制御することによって、電源電位ＶＤＤ２と電源電位ＶＳＳ２との差が所定値（例えば２０Ｖ）となるように、外部コイル４２に流れる電流のオンオフ制御を行うことである。ＤＣＤＣ回路２１は、この制御を行うことにより、昇圧回路４０に電源電位ＶＳＳ２（第２の電圧）を生成させる役割を担う。
【００２４】
ＤＣＤＣ回路２１によるトランジスタ４１のオンオフ制御は、トランジスタ４１の制御電極に供給する矩形波信号ＢＡのデューティー制御によって実現される。また、ＤＣＤＣ回路２１は、ロジック回路１２から供給される制御信号ＤＣＥＮにより制御可能に構成されており、制御信号ＤＣＥＮが活性化している場合に矩形波信号ＢＡのデューティー制御を行う一方、制御信号ＤＣＥＮが非活性となっている場合には矩形波信号ＢＡを非活性に固定する。したがって、昇圧回路４０は、制御信号ＤＣＥＮが活性化している場合に電源電位ＶＳＳ２の生成を行い、制御信号ＤＣＥＮが非活性となっている場合には電源電位ＶＳＳ２の生成を行わない。
【００２５】
以下、昇圧回路４０の構成及び動作について、詳しく説明する。以下の説明では、電源電位ＶＳＳ２が出力される昇圧回路４０の出力端を第１のノードｎ１と称し、接地電位ＶＳＳが供給される昇圧回路４０の接地端を第２のノードｎ２と称し、電源回路３０から電源電位ＶＤＤ３が供給される昇圧回路４０の入力端を第３のノードｎ３と称する。
【００２６】
トランジスタ４１、外部コイル４２、及び抵抗４３は、第３のノードｎ３と第２のノードｎ２との間に、この順で直列に接続される。トランジスタ４１は例えばＰＮＰ型のバイポーラトランジスタであり、エミッタで第３のノードｎ３に、コレクタで外部コイル４２に接続される。トランジスタ４１のベースには、ＤＣＤＣ回路２１から矩形波信号ＢＡが供給される。外部コイル４２としては、電源電位ＶＳＳ２の絶対値を十分に大きくすることができるよう、１μＨ以上のインダクタンスを有するコイルが用いられる。ダイオード４４のカソードはトランジスタ４１のコレクタに接続され、アノードは第１のノードｎ１に接続される。キャパシタ４５は、第１のノードｎ１と第２のノードｎ２との間に接続される。
【００２７】
以上の構成により、矩形波信号ＢＡが活性化し、トランジスタ４１がオンとなっている場合に、ダイオード４４及び外部コイル４２を通じて、第１のノードｎ１から第２のノードｎ２に向かう電流が流れる。これにより、第１のノードｎ１の電圧（＝電源電位ＶＳＳ２）が低下するため、電源電位ＶＤＤ２と電源電位ＶＳＳ２の差が広がる。こうして、昇圧回路４０による昇圧が実現される。
【００２８】
ＤＣＤＣ回路２１は、フィードバック入力としての電源電位ＶＳＳ２を監視し、電源電位ＶＳＳ２が所定値以下（例えば、−１５Ｖ以下）になった場合に、矩形波信号ＢＡを非活性状態とする。これにより、トランジスタ４１がオフとなって昇圧回路４０の昇圧動作が止まり、電源電位ＶＤＤ２と電源電位ＶＳＳ２の差は縮まっていく。ＤＣＤＣ回路２１は、その後も電源電位ＶＳＳ２の監視を継続し、電源電位ＶＳＳ２が所定値以上に上昇した場合に、矩形波信号ＢＡを活性状態に戻す。これにより、トランジスタ４１がオンとなって昇圧回路４０の昇圧動作が再開し、電源電位ＶＤＤ２と電源電位ＶＳＳ２の差が広がっていく。昇圧回路４０は、以上のようにして電源電位ＶＳＳ２の生成を行う。
【００２９】
ＨＶＩＣ２０の内部構成の説明に戻る。レベルシフタ２２は、ＩＣ間Ｔｘ配線ＷＴｘ０，ＷＴｘ１経由でＬＶＩＣ１０から供給されたダウンリンク信号ＤＳ１，ＤＳ２のそれぞれに対して増幅処理を行うことにより、電源回路３０から供給される電源電位ＶＤＤ２と昇圧回路４０から供給される電源電位ＶＳＳ２の差に相当する電圧（＝ＶＤＤ２−ＶＳＳ２。第２の電圧）でダウンリンク信号ＤＳ１，ＤＳ２を出力する回路である。レベルシフタ２２から出力されるダウンリンク信号ＤＳ１，ＤＳ２は、電源電位ＶＤＤ２と電源電位ＶＳＳ２との間で振動する信号となる。
【００３０】
高電圧スイッチ２３は、電極配線ＷＰ０の接続先をＲｘ端子及びＴｘ０端子の間で切り替えるとともに、電極配線ＷＰ１の接続先をＲｘ端子及びＴｘ１端子の間で切り替える機能を有するスイッチであり、ＬＶＩＣ２０から供給される制御信号ＵＬＥＮにより制御可能に構成される。高電圧スイッチ２３は、高電圧のダウンリンク信号ＤＳ１，ＤＳ２を通過させる必要があるため、少なくともレベルシフタ２２から出力されるダウンリンク信号ＤＳ１，ＤＳ２の電圧（＝ＶＤＤ２−ＶＳＳ２）に耐えられるように構成される。例えば、ダウンリンク信号ＤＳ１，ＤＳ２の電圧が１０Ｖである場合には、少なくとも１０Ｖの電圧に耐えられるように高電圧スイッチ２３を構成する必要がある。
【００３１】
図３は、高電圧スイッチ２３の構成例を示す図である。同図に示すように、高電圧スイッチ２３は、ドライブ回路２４，２５と、スイッチ回路２６，２７とを含んで構成され得る。以下、これらの回路について詳しく説明する。
【００３２】
ドライブ回路２４，２５はそれぞれ、ダウンリンク信号ＤＳ１，ＤＳ２のバッファとして機能する回路である。具体的には、ＣＭＯＳを含む回路によりドライブ回路２４，２５を構成することが好ましい。レベルシフタ２２から出力されたダウンリンク信号ＤＳ１は、ドライブ回路２４を介して電極配線ＷＰ０に供給される。また、レベルシフタ２２から出力されたダウンリンク信号ＤＳ２は、ドライブ回路２４を介して電極配線ＷＰ１に供給される。
【００３３】
スイッチ回路２６は、ロジック回路１２から供給される制御信号ＵＬＥＮに応じて、Ｒｘ端子と電極配線ＷＰ０との接続状態を切り替える回路である。また、スイッチ回路２７は、ロジック回路１２から供給される制御信号ＵＬＥＮに応じて、Ｒｘ端子と電極配線ＷＰ１との接続状態を切り替える回路である。ロジック回路１２は、アップリンク信号ＵＳの受信時にＲｘ端子と電極配線ＷＰ０，ＷＰ１の両方とが接続され、ダウンリンク信号ＤＳ１，ＤＳ２の送信時にＲｘ端子が電極配線ＷＰ０，ＷＰ１の両方から切り離されるように、制御信号ＵＬＥＮの生成を行う。Ｒｘ端子及びＩＣ間Ｒｘ配線ＷＲｘは電極Ｐ０，Ｐ１に共通して設けられており、スイッチ回路２６，２７は、アップリンク信号ＵＳの受信時には、電極配線ＷＰ０，ＷＰ１を図示した合流部２８で合流させてＲｘ端子に接続するように動作することになる。
【００３４】
スイッチ回路２６，２７は、ダウンリンク信号ＤＳ１，ＤＳ２がＲｘ端子に流れ込むことを防止するＲｘガード回路としての機能も有している。この機能が必要なのは、アップリンク信号ＵＳを受信するために電極配線ＷＰ０，ＷＰ１をＲｘ端子に接続する際、電極配線ＷＰ０，ＷＰ１に残る高電圧がＲｘ端子に流れ込み、Ｒｘ部１３が破壊されてしまうおそれがあるからである。以下、図４を参照して詳しく説明する。
【００３５】
図４（ａ）は、スイッチ回路２６，２７の内部構成を示す図であり、図４（ｂ）は、図４（ａ）に示したバッファ回路５３の内部構成を示す図であり、図４（ｃ）は、スイッチ回路２６，２７の動作を説明する波形図である。
【００３６】
初めに図４（ａ）を参照すると、スイッチ回路２６，２７はそれぞれ、ＣＭＯＳスイッチ回路５０，５１と、ＮＭＯＳ５２と、バッファ回路５３とを有して構成される。
【００３７】
バッファ回路５３は、図４（ｂ）に示すように、定電流回路５５と、ＣＭＯＳゲート回路５６と、キャパシタ５７とを有して構成される。ＣＭＯＳゲート回路５６の入力端には制御信号ＵＬＥＮが供給され、ＣＭＯＳゲート回路５６の出力端からは制御信号ＵＬＥＮ＿ｄｌが出力される。定電流回路５５は、図２に示した電源回路３０から電源電位ＶＤＤ１が供給される電源配線と、ＣＭＯＳゲート回路５６の高位側電源端との間に設けられる。キャパシタ５７は、ＣＭＯＳゲート回路５６の出力端と接地端との間に設けられる。
【００３８】
制御信号ＵＬＥＮは、図４（ｃ）に示すような矩形波信号である。このような制御信号ＵＬＥＮがＣＭＯＳゲート回路５６の入力端に入力されると、ＣＭＯＳゲート回路５６から信号が出力されるが、キャパシタ５７の充電が完了するまでの間、この信号はキャパシタ５７の充電のために使用されることになる。その結果、バッファ回路５３から出力される制御信号ＵＬＥＮ＿ｄｌは、図３（ｃ）に示すように、ライジングエッジが制御信号ＵＬＥＮに比べて所定時間Δだけ遅延した信号となる。以下、制御信号ＵＬＥＮが立ち上がるタイミングを時刻ｔ１と称し、制御信号ＵＬＥＮ＿ｄｌが立ち上がるタイミングを時刻ｔ２と称し、制御信号ＵＬＥＮ，ＵＬＥＮ＿ｄｌがともに立ち下がるタイミングを時刻ｔ３と称する。
【００３９】
再び図４（ａ）を参照すると、ＣＭＯＳスイッチ回路５０，５１は、電極配線ＷＰ０又は電極配線ＷＰ１と、Ｒｘ端子との間にこの順で挿入される。以下、ＣＭＯＳスイッチ回路５０の出力端とＣＭＯＳスイッチ回路５１の入力端を接続する配線を「中間配線ＭＩＤＷ」と称する。ＣＭＯＳスイッチ回路５０の制御端には制御信号ＵＬＥＮが供給され、ＣＭＯＳスイッチ回路５１の制御端には制御信号ＵＬＥＮ＿ｄｌが供給される。また、ＮＭＯＳ５２は、中間配線ＭＩＤＷと、接地電位ＶＳＳが供給される電源配線との間に接続される。ＮＭＯＳ５２の制御端には、制御信号ＵＬＥＮ＿ｄｌの反転信号が供給される。
【００４０】
以上のような構成により、図４（ｃ）に示すように、ＣＭＯＳスイッチ回路５０は時刻ｔ１でオンとなり、時刻ｔ３でオフとなる。したがって、時刻ｔ１から時刻ｔ３にかけ、ＣＭＯＳスイッチ回路５１が電極配線ＷＰ０又は電極配線ＷＰ１に接続されることになる。一方、ＣＭＯＳスイッチ回路５０は時刻ｔ２でオンとなり、時刻ｔ３でオフとなる。したがって、Ｒｘ端子が電極配線ＷＰ０又は電極配線ＷＰ１に接続されるのは、時刻ｔ２から時刻ｔ３の間となる。
【００４１】
ここで、もし仮にＮＭＯＳ５２が存在しないとすると、電極配線ＷＰ０，ＷＰ１に高電圧が残っていた場合、時刻ｔ１で中間配線ＭＩＤＷが高電圧となり、時刻ｔ２でＲｘ端子が高電圧になる。しかしながら、これではＲｘ端子の先につながるＲｘ部１３が破壊されてしまうおそれがあるため、スイッチ回路２６，２７にはＮＭＯＳ５２が設けられている。ＮＭＯＳ５２は、図４（ｃ）に示すように、時刻ｔ２まではオンとなり、時刻ｔ２で一旦オフとなった後、時刻ｔ３で再びオンに戻るよう構成される。したがって、もし時刻ｔ１の時点で電極配線ＷＰ０，ＷＰ１に高電圧が残っていたとしても、時刻ｔ１から時刻ｔ２の間に、中間配線ＭＩＤＷの電位は強制的に接地電位ＶＳＳに中和されることになる。したがって、時刻ｔ２でＲｘ端子が高電圧になるおそれが解消されるので、スイッチ回路２６，２７は、ダウンリンク信号ＤＳ１，ＤＳ２がＲｘ端子に流れ込むことを防止するＲｘガード回路としての役割を果たしていると言える。
【００４２】
なお、スイッチ回路２６，２７の初期状態は、電極配線ＷＰ０，ＷＰ１がＲｘ端子に接続されている状態とすることが好ましい。これは、アップリンク信号ＵＳをいつでも受信できるようにしておくためである。なお、図４（ａ）の構成によれば、Ｒｘ端子を電極配線ＷＰ０，ＷＰ１から切り離す際には、制御信号ＵＬＥＮの非活性化に応じて速やかに切り離しが行われる。したがって、レベルシフタ２２がダウンリンク信号ＤＳ１，ＤＳ２の出力を開始するときに、スイッチ回路２６，２７によるＲｘ端子の切り離しが間に合わず、ダウンリンク信号ＤＳ１，ＤＳ２の一部がＲｘ端子に供給されてしまう、という事態が発生する可能性はないと考えてよい。
【００４３】
次に、Ｒｘ部１３の詳細について説明する。図５（ａ）は、Ｒｘ部１３の内部構成を示す図であり、図５（ｂ）は、アップリンク信号ＵＳの受信レベルと、可変ゲインアンプ６１から出力される信号の振幅レベルとの関係を示す図であり、図５（ｃ）は、アップリンク信号ＵＳの受信レベルと、可変ゲインアンプ６１のゲインとの関係を示す図である。
【００４４】
初めに図５（ａ）を参照すると、Ｒｘ部１３は、ハイパスフィルタ６０と、可変ゲインアンプ６１と、復調回路６２と、マッチドフィルタ６３と、レベル検出回路６４とを有して構成される。
【００４５】
ハイパスフィルタ６０は、Ｒｘ配線ＷＲｘに現れる高調波を除去するためのもので、例えば、図５（ａ）に示すようなＲＣ回路によって構成される。可変ゲインアンプ６１は、ゲインを制御可能に構成された受信用アンプ回路（受信アンプ）であり、ＨＶＩＣ２０からＲｘ配線ＷＲｘ経由で供給されたアップリンク信号ＵＳを増幅する役割を果たす。復調回路６２は、可変ゲインアンプ６１から出力されるアップリンク信号ＵＳを所定の変調方式（例えばパルス幅変調）によって復調することにより、上述した拡散符号の列を取得する回路である。マッチドフィルタ６３は、復調回路６２によって取得された拡散符号と、予め記憶している複数の拡散符号のそれぞれとの相関を算出し、その結果として得られるシンボル列をロジック回路１２に供給する回路である。ロジック回路１２は、こうして供給されたシンボル列に基づき、位置検出装置２が送信したアップリンク信号ＵＳ（検出パターン及びコマンド）の受信を行う。
【００４６】
レベル検出回路６４は、復調回路６２の復調結果を参照することにより、可変ゲインアンプ６１から出力される信号の振幅レベルを検出する回路である。レベル検出回路６４はハイ(High)とロー(Low)の２種類の出力を有しており、検出した振幅レベルが図５（ｂ）に示した閾値Ｖｔｈを上回っている場合にハイ出力を活性化し、検出した振幅レベルが図５（ｂ）に示した閾値Ｖｔｌ（＜Ｖｔｈ）を下回っている場合にロー出力を活性化するように構成される。ＭＣＵ１１は、レベル検出回路６４の出力を監視し、その結果に基づいて、可変ゲインアンプ６１のゲインを制御するための制御信号ＧＣを生成する。
【００４７】
制御信号ＧＣによるゲイン制御の内容について詳しく説明すると、ＭＣＵ１１は、可変ゲインアンプ６１のゲインを複数段階で制御するように構成される。具体的には、レベル検出回路６４のハイ出力が活性化したことに応じて可変ゲインアンプ６１のゲインを１段階下げ、レベル検出回路６４のロー出力が活性化したことに応じて可変ゲインアンプ６１のゲインを１段階上げるよう構成される。この制御により、図５（ｃ）に示すように、アップリンク信号ＵＳの受信レベル（電極Ｐ０，Ｐ１に到来した時点での振幅レベル）が大きくなるほど段階的に可変ゲインアンプ６１のゲインが小さくなるので、結果として、図５（ｂ）に示すように、受信レベルが所定の範囲内にあることを条件として、可変ゲインアンプ６１から出力される信号の振幅レベルを閾値Ｖｔｈと閾値Ｖｔｌの間に収めることが可能になる。
【００４８】
以上説明したように、本実施の形態によるペン１によれば、低耐圧プロセスにより製造可能なＬＶＩＣ１０でダウンリンク信号ＤＳ１，ＤＳ２の生成を行うこととしたので、その分だけ高耐圧プロセスでの製造が必要となるＨＶＩＣ２０の回路面積及び消費電力を削減できる。したがって、回路面積及び消費電力を抑えつつ、十分な高電圧でダウンリンク信号ＤＳ１，ＤＳ２を送信することが可能になる。
【００４９】
また、本実施の形態によるペン１によれば、集積回路内に配置できない１μＨ以上の外部コイル４２をＬＶＩＣ１０及びＨＶＩＣ２０の外に配置し、この外部コイル４２を含むように昇圧回路４０を構成したので、ＨＶＩＣ２０内において、高電圧（例えば２０Ｖ）のダウンリンク信号ＤＳ１，ＤＳ２を得ることが可能になる。
【００５０】
また、本実施の形態によるペン１によれば、スイッチ回路２６，２７にＲｘガード回路としての機能を持たせたので、ダウンリンク信号ＤＳ１，ＤＳ２によるＲｘ部１３の破壊を防止することが可能になる。
【００５１】
また、本実施の形態によるペン１によれば、Ｒｘ部１３内の受信アンプを可変ゲインアンプ６１とし、その出力信号の振幅レベルに基づいて可変ゲインアンプ６１のゲインを制御することとしたので、可変ゲインアンプ６１から出力される信号の振幅レベルを閾値Ｖｔｈと閾値Ｖｔｌの間に収めることが可能になる。
【００５２】
次に、本発明の第２の実施の形態によるペン１について、説明する。本実施の形態によるペン１は、ペン先電極Ｐ０又はリング状電極Ｐ１で受信された第１の信号の位相を反転させてなる第２の信号をペン先電極Ｐ０又はリング状電極Ｐ１から送信する動作を行うことにより、ペン１を位置検出装置２に指として検出させるモード（以下、「リフレクティブモード」と称する）で動作可能に構成される点で、第１の実施の形態によるペン１と異なっている。ここで、第１の信号は、位置検出装置２が断続的に送信している信号であり、具体的には、位置検出装置２が指検出のためにセンサ３に供給する指検出用信号であるその他の点では、第１の実施の形態によるペン１と同様であるので、以下では第１の実施の形態と同一の構成には同一の符号を付し、第１の実施の形態との相違点に着目して説明する。
【００５３】
図６は、本実施の形態によるペン１の内部構成を示す図である。同図と図２とを比較すると理解されるように、本実施の形態によるペン１は、Ｒｘ端子及び可変ゲインアンプ６１（図５を参照）の出力端子がロジック回路１２と電気的にダイレクトに接続されている点で、第１の実施の形態によるペン１と相違している。
【００５４】
リフレクティブモードでの動作を開始した直後のロジック回路１２は、電極配線ＷＰ１（及び／又は電極配線ＷＰ０）をＲｘ端子に接続するよう高電圧スイッチ２３を制御する。これにより、リング状電極Ｐ１（及び／又はペン先電極Ｐ０）で第１の信号が受信された場合に、その第１の信号がＲｘ端子に供給されることになる。
【００５５】
リフレクティブモードで動作中のロジック回路１２は、可変ゲインアンプ６１の出力を参照することにより、Ｒｘ端子に第１の信号が到来したか否かを監視する。そしてＲｘ端子に第１の信号が到来したことを検出した場合、ロジック回路１２は、第１の信号の位相を反転させてなる第２の信号を生成し、第１の信号の受信タイミングに応じたタイミングで、電極配線ＷＰ１をＲｘ端子から切り離す（Ｔｘ０端子及びＴｘ１端子側に切り替える）よう高電圧スイッチ２３を制御するとともに、Ｔｘ０端子及びＴｘ１端子の一方又は両方に第２の信号を供給する。これにより、ペン先電極Ｐ０及びリング状電極Ｐ１の一方又は両方から第２の信号が送信されるので、位置検出装置２からは、あたかも第１の信号が吸い取られたかのように見える。したがって、ペン１を指として検出させることが可能になる。
【００５６】
ロジック回路１２はまた、第１の信号の受信タイミングに応じたタイミングで、Ｒｘ端子を接地させるミュートロジックを実行するように構成される。これによれば、第２の信号がＲｘ端子側に回り込み、発振してしまうことを防止することが可能になる。
【００５７】
図７は、リフレクティブモードにおけるロジック回路１２の動作を説明する波形図である。この図７を参照しながらリフレクティブモードについてより詳しく説明すると、まず可変ゲインアンプ６１は、所定の基準電位を中心として、第１の信号のライジングエッジで出力をハイとし、第１の信号のフォールエッジで出力をローとするように動作する。ロジック回路１２は、このような可変ゲインアンプ６１の出力を参照することによってＲｘ端子に第１の信号が到来したことを検出すると、そのタイミング（時刻ｔ４）に応じたタイミング（時刻ｔ５）から所定時間Ｔにわたり、内部信号であるマスク信号を活性化するよう構成される。なお、時刻ｔ５は、時刻ｔ４からロジック回路１２が第２の信号を生成するために必要十分な時間が経過した後の時刻とすることが好ましい。マスク信号が活性化している間、ロジック回路１２は、Ｒｘ端子の電位を上記基準電位に固定する（ミュートロジック）とともに、第１の信号の位相を反転させてなる第２の信号を生成し、Ｔｘ０端子及びＴｘ１端子の一方又は両方に供給する。これにより、上述したように、ペン１を位置検出装置２に指として検出させることが可能になるとともに、第２の信号がＲｘ端子側に回り込むことによる発振を防止することも可能になる。
【００５８】
以上説明したように、本実施の形態によるペン１によれば、第１の実施の形態で奏される効果に加え、ペン１を位置検出装置２に指として検出させることが可能になるとともに、第２の信号がＲｘ端子側に回り込むことによる発振を防止することも可能になる、という更なる効果が奏される。
【００５９】
以上、本発明の好ましい実施の形態について説明したが、本発明はこうした実施の形態に何等限定されるものではなく、本発明が、その要旨を逸脱しない範囲において、種々なる態様で実施され得ることは勿論である。
【符号の説明】
【００６０】
１                  ペン
２                  位置検出装置
３                  センサ
１０                ＬＶＩＣ
１１                ＭＣＵ
１２                ロジック回路
１３                Ｒｘ部
１４                筆圧検出部
２０                ＨＶＩＣ
２１                ＤＣＤＣ回路
２２                レベルシフタ
２３                高電圧スイッチ
２４，２５          ドライブ回路
２６，２７          スイッチ回路
２８                合流部
３０                電源回路
４０                昇圧回路
４１                トランジスタ
４２                外部コイル
４３                抵抗
４４                ダイオード
４５，５７          キャパシタ
５０，５１          ＣＭＯＳスイッチ回路
５２                ＮＭＯＳ
５３                バッファ回路
５５                定電流回路
５６                ＣＭＯＳゲート回路
６０                ハイパスフィルタ
６１                可変ゲインアンプ
６２                復調回路
６３                マッチドフィルタ
６４                レベル検出回路
ＤＣＥＮ，ＵＬＥＮ，ＵＬＥＮ＿ｄｌ，ＧＣ  制御信号
ＤＳ，ＤＳ１，ＤＳ２  ダウンリンク信号
ＭＩＤＷ            中間配線
Ｐ０                ペン先電極
Ｐ１                リング状電極
ＵＳ                アップリンク信号
ＶＤＤ１，ＶＤＤ２，ＶＤＤ３，ＶＳＳ２  電源電位
ＶＳＳ              接地電位
ＷＣｔｒｌ          ＩＣ間制御配線
ＷＰ０，ＷＰ１      電極配線
ＷＲｘ              ＩＣ間Ｒｘ配線
ＷＴｘ０，ＷＴｘ１  ＩＣ間Ｔｘ配線
【図１】
2020113026.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2020113026.tif 000007
【図６】
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【図７】
2020113026.tif 000009