(57)【要約】      （修正有）【課題】電源ノイズを抑制する部品を基板表面上に実装することが不要となるキャパシタ内蔵基板を提供する。【解決手段】キャパシタ内蔵基板１は、電源配線である第１導体層１２と、グランドである第２導体層１３と、第１導体層１２と第２導体層１３とに挟まれた第１誘電体層１４と、電源配線である第３導体層１５とを含む。第１導体層１２は、第１領域１２ａと第２領域１２ｂとに分割されており、第１領域１２ａと第３導体層１５とは、第２導体層１３と未接続である第１ビア１６で接続され、第２領域１２ｂと第３導体層１５とは、第２導体層１３と未接続である第２ビア１７で接続され、第３導体層１５は、キャパシタ内蔵基板１の厚み方向に沿って、第１誘電体層１４からずらした位置に配置されるとともに、第１ビア１６との接続箇所と第２ビア１７との接続箇所との間に、配線の一部が第３導体層１５における他の部分よりも細い第１狭窄部１５ａを有する。【選択図】図１
2020120052.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも、電源配線である第１導体層と、グランドである第２導体層と、前記第１導体層と前記第２導体層とに挟まれた第１誘電体層と、電源配線である第３導体層とを含むキャパシタ内蔵基板であって、
前記第１導体層は、少なくとも第１領域と第２領域とに分割されており、
前記第１領域と前記第３導体層とは、前記第２導体層と未接続である第１ビアで接続され、
前記第２領域と前記第３導体層とは、前記第２導体層と未接続である第２ビアで接続され、
前記第３導体層は、前記キャパシタ内蔵基板の厚み方向に沿って、前記第１誘電体層からずらした位置に配置されるとともに、前記第１ビアとの接続箇所と前記第２ビアとの接続箇所との間に、配線の一部が前記第３導体層における他の部分よりも細い第１狭窄部を有するキャパシタ内蔵基板。
【請求項２】
前記第１導体層、前記第１誘電体層、前記第２導体層及び前記第３導体層は、当該キャパシタ内蔵基板の厚み方向に沿って、プリント基板への接合面側からデバイスの実装面側へ向かって前記第１導体層、前記第１誘電体層、前記第２導体層及び前記第３導体層の順で配置された請求項１に記載のキャパシタ内蔵基板。
【請求項３】
電源配線である第４導体層と、グランドである第５導体層と、前記第４導体層と前記第５導体層とに挟まれた第２誘電体層と、をさらに含み、
前記第４導体層と、前記第２誘電体層及び前記第５導体層は、前記第３導体層と前記第２導体層との間に配置され、
前記第１ビアは、前記第４導体層と接続されるとともに、前記第５導体層と未接続とされ、
前記第２ビアは、前記第４導体層及び前記第５導体層と未接続とされた請求項２に記載のキャパシタ内蔵基板。
【請求項４】
電源配線である第６導体層と、グランドである第７導体層と、前記第６導体層と前記第７導体層とに挟まれた第３誘電体層と、をさらに含み、
前記第６導体層と、前記第３誘電体層及び前記第７導体層は、前記第３導体層と前記第２導体層との間に配置され、
前記第６導体層の面積は、前記第１導体層の面積よりも小さく、
前記第７導体層の面積は、前記第２導体層の面積よりも小さく、
前記第３誘電体層の面積は、前記第１誘電体層の面積より小さく、
前記第１ビアは、前記第６導体層と接続されるとともに、前記第７導体層と未接続とされ、
前記第２ビアは、前記第６導体層及び前記第７導体層と未接続とされた請求項２に記載のキャパシタ内蔵基板。
【請求項５】
電源配線である第８導体層と、グランドである第９導体層と、前記第８導体層と前記第９導体層とに挟まれた第４誘電体層と、をさらに含み、
前記第８導体層と、前記第４誘電体層及び前記第９導体層は、前記第３導体層と前記第５導体層との間に配置され、
前記第１ビアは、前記第８導体層と接続されるとともに、前記第９導体層と未接続とされ、
前記第２ビアは、前記第８導体層及び前記第９導体層と未接続とされた請求項３に記載のキャパシタ内蔵基板。
【請求項６】
電源配線である第１０導体層と、グランドである第１１導体層と、前記第１０導体層と前記第１１導体層とに挟まれた第５誘電体層と、をさらに含み、
前記第１０導体層と、前記第５誘電体層及び前記第１１導体層は、前記第３導体層と前記第２導体層との間に配置され、
前記第１０導体層は、少なくとも第３領域と第４領域とに分割されており、
前記第１ビアは、前記第３領域と接続されるとともに、前記第１１導体層と未接続とされ、
前記第２ビアは、前記第４領域と接続されるとともに、前記第１１導体層と未接続とされた請求項２に記載のキャパシタ内蔵基板。
【請求項７】
電源配線である第１２導体層と、グランドである第１３導体層と、前記第１３導体層と前記第７導体層とに挟まれた第６誘電体層と、をさらに含み、
前記第１２導体層と、前記第６誘電体層及び前記第１３導体層は、前記第６導体層と前記第２導体層との間に配置され、
前記第１ビアは、前記第１２導体層と接続されるとともに、前記第１３導体層と未接続とされ、
前記第２ビアは、前記第１２導体層及び前記第１３導体層と未接続とされた請求項４に記載のキャパシタ内蔵基板。
【請求項８】
電源配線である第１４導体層と、グランドである第１５導体層と、前記第１４導体層と前記第１５導体層とに挟まれた第７誘電体層と、をさらに含み、
前記第１４導体層と、前記第７誘電体層及び前記第１５導体層は、前記第６導体層と前記第２導体層との間に配置され、
前記第１４導体層の面積は、少なくとも前記第６導体層の面積と異なり、
前記第１５導体層の面積は、前記第７導体層の面積と異なり、
前記第７誘電体層の面積は、前記第３誘電体層の面積と異なり、
前記第１ビアは、前記第１４導体層と接続されるとともに、前記第１５導体層と未接続とされ、
前記第２ビアは、前記第１４導体層と接続されるとともに、前記第１５導体層と未接続とされた請求項４に記載のキャパシタ内蔵基板。
【請求項９】
少なくとも、電源配線である第１６導体層と、グランドである第１７導体層と、前記第１６導体層と前記第１７導体層とに挟まれた第８誘電体層と、電源配線である第１８導体層とを含むキャパシタ内蔵基板であって、
前記第１６導体層は、少なくとも第５領域と第６領域及び第７領域に分割されており、
前記第５領域と前記第１８導体層とは、前記第１７導体層と未接続である第１ビアで接続され、
前記第６領域と前記第１８導体層とは、前記第１７導体層と未接続である第２ビアで接続され、
前記第７領域と前記第１８導体層とは、前記第１７導体層と未接続である第３ビアで接続され、
前記第１８導体層は、前記キャパシタ内蔵基板の厚み方向に沿って、前記第８誘電体層からずらした位置に配置されるとともに、前記第１ビアとの接続箇所と前記第２ビアとの接続箇所との間に、配線の一部が前記第１８導体層における他の部分よりも細い狭窄部を有するキャパシタ内蔵基板。
【請求項１０】
プリント基板に実装されるとともに、デバイスが実装されたキャパシタ内蔵基板を有する電子装置であって、
前記キャパシタ内蔵基板は、
少なくとも、電源配線である第1導体層と、グランドである第２導体層と、前記第１導体層と前記第２導体層とに挟まれた第１誘電体層と、電源配線である第３導体層とを含むキャパシタ内蔵基板であって、
前記第１導体層は、少なくとも第１領域と第２領域とに分割されており、
前記第１領域と前記第３導体層とは、前記第２導体層と未接続である第１ビアで接続され、
前記第２領域と前記第３導体層とは、前記第２導体層と未接続である第２ビアで接続され、
前記第３導体層は、前記キャパシタ内蔵基板の厚み方向に沿って、前記第１誘電体層からずらした位置に配置されるとともに、前記第１ビアとの接続箇所と前記第２ビアとの接続箇所との間に、配線の一部が前記第３導体層における他の部分よりも細い狭窄部を有する電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ内蔵基板及び電子装置に関する。
【背景技術】
【０００２】
従来、内部に第1の誘電層と、第１の誘電層の第１の面に結合された第１の導電層と、第1の誘電層の第２の面に結合された第２の導電層を備えた基板が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２０１０−５１８６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、昨今のいわゆるスーパーコンピュータやハイエンドサーバ等の電子装置の性能向上に伴い，中央演算処理装置（ＣＰＵ）のトランジスタ数やクロック周波数は増加の一途をたどっている。これに伴い、ＣＰＵ動作時の電流波形に応じて電圧が変動してしまう電源ノイズの問題が生じている。電源ノイズを低減させるには、電源供給配線のインピーダンスを抑制することが効果的であり、これを実現するものとして、例えば、電源供給配線上に抵抗成分と容量成分を配置したＲＣスナバ回路が提案されている。その一方で、電子装置に搭載される基板の小型化も求められるが、ＲＣスナバ回路を形成する場合、基板表面上に抵抗成分や容量成分となる部品を実装する領域が必要となる。特許文献１では、基板内に第１の誘電層、第１の導電層及び第２の誘電層を設けることで容量成分を配置することができるが、抵抗成分等については、未だ基板表面に部品を実装しなければならず、基板の小型化の面で改良の余地がある。
【０００５】
１つの側面では、本明細書開示の発明は、電子装置における電源ノイズを抑制する部品を基板表面上に実装することが不要となるキャパシタ内蔵基板を提供することを目的とする。
【課題を解決するための手段】
【０００６】
１つの態様では、キャパシタ内蔵基板は、少なくとも、電源配線である第1導体層と、グランドである第２導体層と、前記第１導体層と前記第２導体層とに挟まれた第１誘電体層と、電源配線である第３導体層とを含むキャパシタ内蔵基板であって、前記第１導体層は、少なくとも第１領域と第２領域とに分割されており、前記第１領域と前記第３導体層とは、前記第２導体層と未接続である第１ビアで接続され、前記第２領域と前記第３導体層とは、前記第２導体層と未接続である第２ビアで接続され、前記第３導体層は、前記キャパシタ内蔵基板の厚み方向に沿って、前記第１誘電体層からずらした位置に配置されるとともに、前記第１ビアとの接続箇所と前記第２ビアとの接続箇所との間に、配線の一部が前記第３導体層における他の部分よりも細い第１狭窄部を有する。
【０００７】
他の態様では、キャパシタ内蔵基板は、少なくとも、電源配線である第１６導体層と、グランドである第１７導体層と、前記第１６導体層と前記第１７導体層とに挟まれた第８誘電体層と、電源配線である第１８導体層とを含むキャパシタ内蔵基板であって、前記第１６導体層は、少なくとも第５領域と第６領域及び第７領域に分割されており、前記第５領域と前記第１８導体層とは、前記第１７導体層と未接続である第１ビアで接続され、前記第６領域と前記第１８導体層とは、前記第１７導体層と未接続である第２ビアで接続され、前記第７領域と前記第１８導体層とは、前記第１７導体層と未接続である第３ビアで接続され、前記第１８導体層は、前記キャパシタ内蔵基板の厚み方向に沿って、前記第８誘電体層からずらした位置に配置されるとともに、前記第１ビアとの接続箇所と前記第２ビアとの接続箇所との間に、配線の一部が前記第１８導体層における他の部分よりも細い狭窄部を有する。
【０００８】
また、さらに他の態様では、電子装置は、プリント基板に実装されるとともに、デバイスが実装されたキャパシタ内蔵基板を有する電子装置であって、前記キャパシタ内蔵基板は、少なくとも、電源配線である第1導体層と、グランドである第２導体層と、前記第１導体層と前記第２導体層とに挟まれた第１誘電体層と、電源配線である第３導体層とを含むキャパシタ内蔵基板であって、前記第１導体層は、少なくとも第１領域と第２領域とに分割されており、前記第１領域と前記第３導体層とは、前記第２導体層と未接続である第１ビアで接続され、前記第２領域と前記第３導体層とは、前記第２導体層と未接続である第２ビアで接続され、前記第３導体層は、前記キャパシタ内蔵基板の厚み方向に沿って、前記第１誘電体層からずらした位置に配置されるとともに、前記第１ビアとの接続箇所と前記第２ビアとの接続箇所との間に、配線の一部が前記第３導体層における他の部分よりも細い狭窄部を有する。
【発明の効果】
【０００９】
本発明は、電子装置における電源ノイズを抑制する部品を基板表面上に実装することが不要となるキャパシタ内蔵基板を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は第１実施形態のキャパシタ内蔵基板を備えた電子装置を模式的に示す断面図である。
【図２】図２（Ａ）は第１実施形態のキャパシタ内蔵基板の図２（Ｂ）におけるＡ−Ａ線に相当する位置での断面図であり、図２（Ｂ）は第１導体層の平面図である。
【図３】図３（Ａ）は第１実施形態のキャパシタ内蔵基板の図３（Ｂ）におけるＡ−Ａ線に相当する位置での断面図であり、図３（Ｂ）は第２導体層の平面図である。
【図４】図４（Ａ）は第１実施形態のキャパシタ内蔵基板の図４（Ｂ）におけるＡ−Ａ線に相当する位置での断面図であり、図４（Ｂ）は第３導体層の平面図である。
【図５】図５は第１実施形態のキャパシタ内蔵基板の内部構造の等価回路図である。
【図６】図６は第１実施形態のキャパシタ内蔵基板のインピーダンス特性を示すグラフである。
【図７】図７は第１実施形態のキャパシタ内蔵基板の製造工程の第１工程から第４工程を示す図である。
【図８】図８は第１実施形態のキャパシタ内蔵基板の製造工程の第５工程から第７工程を示す図である。
【図９】図９は第２実施形態のキャパシタ内蔵基板を模式的に示す断面図である。
【図１０】図１０は第２実施形態のキャパシタ内蔵基板の内部構造の等価回路図である。
【図１１】図１１は第３実施形態のキャパシタ内蔵基板を模式的に示す断面図である。
【図１２】図１２は第３実施形態のキャパシタ内蔵基板の内部構造の等価回路図である。
【図１３】図１３は第４実施形態のキャパシタ内蔵基板を模式的に示す断面図である。
【図１４】図１４は第４実施形態のキャパシタ内蔵基板の内部構造の等価回路図である。
【図１５】図１５は第５実施形態のキャパシタ内蔵基板を模式的に示す断面図である。
【図１６】図１６は第５実施形態のキャパシタ内蔵基板の内部構造の等価回路図である。
【図１７】図１７は第６実施形態のキャパシタ内蔵基板を模式的に示す断面図である。
【図１８】図１８は第７実施形態のキャパシタ内蔵基板を模式的に示す断面図である。
【図１９】図１９は第８実施形態のキャパシタ内蔵基板を模式的に示す断面図である。
【図２０】図２０は第８実施形態のキャパシタ内蔵基板の内部構造の等価回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について、添付図面を参照しつつ説明する。ただし、図面中、各部の寸法、比率等は、実際のものと完全に一致するようには図示されていない場合がある。また、図面によっては、説明の都合上、実際には存在する構成要素が省略されていたり、寸法が実際よりも誇張されて描かれていたりする場合がある。なお、以下の説明では、キャパシタ内蔵基板の厚み方向、幅方向、奥行方向を図１、図３（Ａ）、図３（Ｂ）等に示す方向とする。
【００１２】
（第１実施形態）
まず、図１を参照すると、電子装置１００は、デバイス２を実装したキャパシタ内蔵基板１と、このキャパシタ内蔵基板１が実装されたプリント基板５を備えている。デバイス２は、ＣＰＵ（Central Processing Unit）である。デバイス２は、半田ボール３を介してキャパシタ内蔵基板１に実装されている。キャパシタ内蔵基板１は、半田ボール４を介してプリント基板５に実装されている。
【００１３】
キャパシタ内蔵基板１は、絶縁樹脂層１１内に、第１導体層１２、第２導体層１３、第１誘電体層１４及び第３導体層１５を備えている。第１導体層１２は、ニッケル製の電源配線である。第２導体層１３は、銅製のグランド（接地配線）である。第１誘電体層１４は、チタン酸バリウムによって形成されており、その一面側に第１導体層１２が接合され、他面側に第２導体層１３が接合されることで、第１導体層１２と第２導体層１３とに挟まれた状態とされている。第３導体層１５は、銅製の電源配線である。なお、これらの材質は、一例であり、従来公知の材質を適宜選択することができる。
【００１４】
本実施形態のキャパシタ内蔵基板１では、第１導体層１２、第１誘電体層１４、第２導体層１３及び第３導体層１５は、キャパシタ内蔵基板１の厚み方向に沿って、この順に配置されている。即ち、キャパシタ内蔵基板１とプリント基板５との間に介在する半田ボール４が設けられた面に近い側に第１導体層１２が配置されている。そして、キャパシタ内蔵基板１とデバイス２との間に介在する半田ボール３が設けられた面に向かって、第１誘電体層１４及び第２導体層１３が順に配置され、半田ボール３が設けられた面に最も近い位置に第３導体層１５が配置されている。
【００１５】
要は、第１導体層１２、第１誘電体層１４、第２導体層１３及び第３導体層１５は、キャパシタ内蔵基板１の厚み方向に沿って、プリント基板５への接合面側からデバイス２の実装面側へ向かって、この順に配置されている。
【００１６】
第１導体層１２、第１誘電体層１４、第２導体層１３及び第３導体層１５のこのような配置により、第３導体層１５は、キャパシタ内蔵基板１の厚み方向に沿って、第１誘電体層１４からずらした状態とされている。
【００１７】
ここで、図２（Ａ）や図２（Ｂ）を参照すると、第１導体層１２は、第１境界部１２ｃによって、その平面視において、第１領域１２ａと第２領域１２ｂとに分割されている。第１領域１２ａと第２領域１２ｂとは、キャパシタ内蔵基板１の幅方向に並列されている。
【００１８】
第１領域１２ａと第３導体層１５とは、第１ビア１６によって接続されている。第１領域１２ａには、第１領域１２ａと未接続となる第４ビア１８が貫通する第１開口部１２ａ１や、第１領域１２ａと未接続となる第５ビア１９が貫通する第２開口部１２ａ２が奥行方向に沿って設けられている。
【００１９】
第２領域１２ｂと第３導体層１５とは、第２ビア１７によって接続されている。第２領域１２ｂには、第２領域１２ｂと未接続となる第６ビア２０が貫通する第３開口部１２ｂ１や、第２領域１２ｂと未接続となる第７ビア２１が貫通する第４開口部１２ｂ２が奥行方向に沿って設けられている。
【００２０】
ここで、図３（Ｂ）を参照すると、第１ビア１６は、第２導体層１３に設けられた第５開口部１３ａを貫通しており、第２導体層１３と未接続である。同様に、第２ビア１７は、第２導体層１３に設けられた第６開口部１３ｂを貫通しており、第２導体層１３と未接続である。即ち、第１ビア１６及び第２ビア１７は、電源用の配線として機能する。一方、第４ビア１８から第７ビア２１は、第２導体層１３と接続されている。即ち、第４ビア１８から第７ビア２１は、グランド用の配線として用いることができる。なお、これらのビアは、いずれも第１誘電体層１４と接触した状態で第１誘電体層１４を貫通している。
【００２１】
このように電源配線である第１領域１２ａとグランドである第２導体層１３とによって第１誘電体層１４を挟んだ部分は、第１キャパシタ２２を形成している。
【００２２】
同様に、電源配線である第２領域１２ｂとグランドである第２導体層１３とによって第１誘電体層１４を挟んだ部分は、第２キャパシタ２３を形成している。
【００２３】
つぎに、図４（Ｂ）を参照すると、第３導体層１５は、第１ビア１６との接続箇所１５ｂと、第２ビア１７との接続箇所１５ｃとの間に、配線の一部が第３導体層１５における他の部分よりも細い第１狭窄部１５ａを有している。第１狭窄部１５ａには、電流が流れにくいため、第１狭窄部１５ａは、第１抵抗として機能する。
【００２４】
このようなキャパシタ内蔵基板１は、図５に示す等価回路を構成している。即ち、第１キャパシタ２２を有する分岐路と、直列に配置された第２キャパシタ２３と第１狭窄部（第１抵抗）１５ａを有する分岐路とが並列に設けられた回路がキャパシタ内蔵基板１内に形成されている。この等価回路は、ＲＣスナバ回路であり、本実施形態のキャパシタ内蔵基板１は、その内部にＲＣスナバ回路に相当する回路が形成されている。このように、本実施形態のキャパシタ内蔵基板１は、基板内にＲＣスナバ回路に相当する回路が形成されているため、キャパシタ内蔵基板１の表面上に抵抗成分や容量成分となる部品を配置することが不要となる。即ち、部品を基板表面上に実装することが不要となる。この結果、部品を実装するスペースが不要となり、キャパシタ内蔵基板１を小型化することができる。
【００２５】
また、図６を参照すると、本実施形態のキャパシタ内蔵基板１は、ＲＣスナバ回路相当の回路を備えるため、矢示２５で示すように周波数が高い領域の電源インピーダンスを低下させることできる。特に、本実施形態のキャパシタ内蔵基板１は、デバイス２の近傍にＲＣスナバ回路に相当する回路が形成されているので、高周波領域の電源インピーダンスを効果的に低減することができる。この結果、ＣＰＵであるデバイス２の動作時の電源ノイズが低減され、クロック周波数の向上や駆動電圧の低減に寄与することができる。
【００２６】
また、本実施形態のキャパシタ内蔵基板１は、第１キャパシタ２２が設けられた分岐路と、第２キャパシタ２３と第１狭窄部１５ａによって形成された第１抵抗が直列に設けられた分岐路とが並列に設けられた状態となる。このため、図６中、Ｘで示した領域のように周波数が低い領域におけるインピーダンスの増加を抑えることができる。これは、抵抗成分が配置されておらず、第１キャパシタ２２のみが配置された分岐路が形成されているためであると考えられる。
【００２７】
つぎに、図７及び図８を参照して、本実施形態のキャパシタ内蔵基板１の製造方法の一例について説明する。
【００２８】
まず、第１工程では、第１導体層１２を形成するニッケル箔の上に、チタン酸バリウムを用いたスパッタ工程を実施することで、第１誘電体層１４を形成する。そして、第１誘電体層１４の上に銅を用いたスパッタ工程を実施することで、第２導体層１３を形成する。これにより、第１誘電体層１４の一面側に第１導体層１２が接合され、他面側に第２導体層１３が接合された薄膜キャパシタが形成される。なお、第２導体層１３の形成は、めっき工程によって行ってもよい。
【００２９】
第２工程では、第１導体層１２にエッチング工程を実施することで、第１境界部１２ｃを形成し、第１導体層１２を第１領域１２ａと第２領域１２ｂとに分割する。このとき、図７には、表れていないが、図２（Ｂ）に示す第１開口部１２ａ１、第２開口部１２ａ２、第３開口部１２ｂ１及び第４開口部１２ｂ２等も併せて形成する。また、第２工程では、第２導体層１３に第５開口部１３ａ及び第６開口部１３ｂを形成する。
【００３０】
第３工程では、第１導体層１２側に第１絶縁樹脂層１１ａを設け、第２導体層１３側に第２絶縁樹脂層１１ｂを設ける。第１絶縁樹脂層１１ａや第２絶縁樹脂層１１ｂは、従来公知の方法で設けることができる。
【００３１】
第４工程では、第２絶縁樹脂層１１ｂ上に、第３導体層１５が設けられる。第３導体層１５は、エッチング工程を実施することで、第１狭窄部１５ａを含む、所望の形状にパターンニングされることで形成される。
【００３２】
第５工程では、第３導体層１５上に第３絶縁樹脂層１１ｃを設ける。これにより、第１導体層１２、第１誘電体層１４、第２導体層１３及び第３導体層１５が絶縁樹脂層１１によって封止された状態となる。
【００３３】
第６工程では、第１ビア１６及び第２ビア１７を形成する。第１ビア１６及び第２ビア１７は、ドリルやレーザーを用いて形成された所望の穴にめっきすることで形成される。
【００３４】
第７工程では、第１導体層１２に近い側の面に半田ボール４を設け、第３導体層１５に近い側の面に半田ボール３を介してデバイス２を実装する。これにより、本実施形態のキャパシタ内蔵基板１を得ることができる。なお、従来公知のビルドアップ基板の工法を用いて種々の層を積層することで、所望の層数のキャパシタ内蔵基板を得ることができる。
【００３５】
なお、本実施形態では、第１誘電体層１４に対し、デバイス２に近い側に第３導体層１５を設けているが、第３導体層１５は、プリント基板５に近い側に設けることもできる。
【００３６】
（第２実施形態）
つぎに、図９及び図１０を参照して第２実施形態について説明する。第２実施形態のキャパシタ内蔵基板３０は、第１実施形態のキャパシタ内蔵基板１の構成に加えて、第４導体層３１、第５導体層３２及び第２誘電体層３３をさらに備える。第４導体層３１は、ニッケル製の電源配線である。第５導体層３２は、銅製のグランド（接地配線）である。第２誘電体層３３は、チタン酸バリウムによって形成されており、その一面側に第４導体層３１が接合され、他面側に第５導体層３２が接合されることで、第４導体層３１と第５導体層３２とに挟まれた状態とされている。これらの材質は、一例であり、従来公知の材質を適宜選択することができる。
【００３７】
第４導体層３１、第２誘電体層３３及び第５導体層３２は、第３導体層１５と第２導体層１３との間に配置されている。第４導体層３１は、第２導体層１３に近い側に配置され、第５導体層３２は、第３導体層１５に近い側に配置されている。
【００３８】
第４導体層３１には、第７開口部３１ａが設けられている。第５導体層３２には、第８開口部３２ａ及び第９開口部３２ｂが設けられている。
【００３９】
第１ビア１６は、第４導体層３１と接続されている。その一方で、第１ビア１６は、第５導体層３２とは未接続とされている。即ち、第１ビア１６は、第４導体層３１と接続されるとともに、第５導体層３２に設けられた第８開口部３２ａを貫通することで、第５導体層３２と未接続の状態とされている。
【００４０】
第２ビア１７は、第４導体層３１及び第５導体層３２のいずれに対しても未接続とされている。即ち、第２ビア１７は、第４導体層３１に設けられた第７開口部３１ａを貫通して第４導体層３１と未接続の状態とされるとともに、第５導体層３２に設けられた第９開口部３２ｂを貫通して第５導体層３２と未接続の状態とされている。
【００４１】
これらのビアは、いずれも第２誘電体層３３と接触した状態で第２誘電体層３３を貫通している。
【００４２】
このように電源配線である第４導体層３１とグランドである第５導体層３２とによって第２誘電体層３３を挟んだ部分は、第３キャパシタ３４を形成している。
【００４３】
また、第２ビア１７は、第２領域１２ｂから第３導体層１５までの距離が延びることにより、この間の電流が流れにくくなっている。即ち、第２ビア１７の第２領域１２ｂから第３導体層１５までの部分は、第２抵抗３５として機能する。
【００４４】
このようなキャパシタ内蔵基板３０は、図１０に示す等価回路を構成している。即ち、第１キャパシタ２２を有する分岐路、第３キャパシタ３４を有する分岐路、直列に配置された第２キャパシタ２３、第１狭窄部１５ａ及び第２抵抗３５を有する分岐路が並列となった回路がキャパシタ内蔵基板３０内に形成されている。
【００４５】
このような第２実施形態のキャパシタ内蔵基板３０も、基板内にＲＣスナバ回路に相当する回路が形成されているため、キャパシタ内蔵基板３０の表面上に抵抗成分や容量成分となる部品を配置することが不要となる。即ち、部品を基板表面上に実装することが不要となる。この結果、部品を実装するスペースが不要となり、キャパシタ内蔵基板３０を小型化することができる。
【００４６】
（第３実施形態）
つぎに、図１１及び図１２を参照して第３実施形態について説明する。第３実施形態のキャパシタ内蔵基板４０は、第１実施形態のキャパシタ内蔵基板１の構成に加えて、第６導体層４１、第７導体層４２及び第３誘電体層４３をさらに備える。第６導体層４１は、ニッケル製の電源配線である。第７導体層４２は、銅製のグランド（接地配線）である。第３誘電体層４３は、チタン酸バリウムによって形成されており、その一面側に第６導体層４１が接合され、他面側に第７導体層４２が接合されることで、第６導体層４１と第７導体層４２とに挟まれた状態とされている。これらの材質は、一例であり、従来公知の材質を適宜選択することができる。
【００４７】
第６導体層４１、第３誘電体層４３及び第７導体層４２は、第３導体層１５と第２導体層１３との間に配置されている。第６導体層４１は、第２導体層１３に近い側に配置され、第７導体層４２は、第３導体層１５に近い側に配置されている。
【００４８】
ここで、第６導体層４１の面積、第７導体層４２の面積、第３誘電体層４３の面積について説明する。第６導体層４１の面積は、第１導体層１２の面積よりも小さい。ここで、第１導体層１２の面積は、第１領域１２ａと第２領域１２ｂ及び第１境界部１２ｃを合わせた面積である。第７導体層４２の面積は、第２導体層１３の面積よりも小さい。また、第３誘電体層４３の面積は、第１誘電体層１４の面積より小さい。このため、第６導体層４１、第７導体層４２、第３誘電体層４３は、第２ビア１７が設けられた領域まで到達していない。
【００４９】
なお、第７導体層４２には、第１０開口部４２ａが設けられている。
【００５０】
第１ビア１６は、第６導体層４１と接続されている。その一方で、第１ビア１６は、第７導体層４２とは未接続とされている。即ち、第１ビア１６は、第６導体層４１と接続されるとともに、第７導体層４２に設けられた第１０開口部４２ａを貫通することで、第７導体層４２と未接続の状態とされている。第１ビア１６は、第３誘電体層４３と接触した状態で第３誘電体層４３を貫通している。
【００５１】
第２ビア１７は、第６導体層４１及び第７導体層４２のいずれに対しても未接続とされている。これは、第６導体層４１及び第７導体層４２は、それぞれの面積の関係で、第２ビア１７が設けられた領域まで到達していないことによる。
【００５２】
このように電源配線である第６導体層４１とグランドである第７導体層４２とによって第３誘電体層４３を挟んだ部分は、第４キャパシタ４４を形成している。
【００５３】
また、第２ビア１７は、第２領域１２ｂから第３導体層１５までの距離が延びることにより、この間の電流が流れにくくなっている。即ち、第２ビア１７の第２領域１２ｂから第３導体層１５までの部分は、第３抵抗４５として機能する。
【００５４】
このようなキャパシタ内蔵基板４０は、図１２に示す等価回路を構成している。即ち、第１キャパシタ２２を有する分岐路、第４キャパシタ４４を有する分岐路、直列に配置された第２キャパシタ２３、第１狭窄部１５ａ及び第３抵抗４５を有する分岐路が並列となった回路がキャパシタ内蔵基板４０内に形成されている。
【００５５】
ここで、第３実施形態のキャパシタ内蔵基板４０と、第２実施形態のキャパシタ内蔵基板３０と相違点について説明する。第３実施形態のキャパシタ内蔵基板４０が有する第６導体層４１、第７導体層４２、第３誘電体層４３の面積は、第２実施形態のキャパシタ内蔵基板３０が有する第４導体層３１、第５導体層３２、第２誘電体層３３の面積よりも小さい。このため、第４キャパシタ４４の容量は、第２実施形態における第３キャパシタ３４の容量よりも小さい。即ち、第６導体層４１、第７導体層４２、第３誘電体層４３の面積を小さくすることでキャパシタの容量を小さくすることができる。なお、第４キャパシタ４４は、これを構成する材料が少なくて済むためコストが安くなる。
【００５６】
このような第２実施形態のキャパシタ内蔵基板４０も、基板内にＲＣスナバ回路に相当する回路が形成されているため、キャパシタ内蔵基板４０の表面上に抵抗成分や容量成分となる部品を配置することが不要となる。即ち、部品を基板表面上に実装することが不要となる。この結果、部品を実装するスペースが不要となり、キャパシタ内蔵基板４０を小型化することができる。
【００５７】
（第４実施形態）
つぎに、図１３及び図１４を参照して第４実施形態について説明する。第４実施形態のキャパシタ内蔵基板５０は、第２実施形態のキャパシタ内蔵基板３０の構成に加えて、第８導体層５１、第９導体層５２及び第４誘電体層５３をさらに備える。第８導体層５１は、第４導体層３１と共通し、第９導体層５２は、第５導体層３２と共通する。また、第４誘電体層５３は、第２誘電体層３３と共通する。第８導体層５１は、第４導体層３１が有する第７開口部３１ａに相当する第１１開口部５１ａを有する点でも第４導体層３１と共通する。また、第９導体層５２は、第５導体層３２が有する第８開口部３２ａ及び第９開口部３２ｂに相当する第１２開口部５２ａ及び第１３開口部５２ｂを有する点でも第５導体層３２と共通する。このため、第８導体層５１、第９導体層５２及び第４誘電体層５３についての詳細な説明は、省略する。
【００５８】
第４実施形態のキャパシタ内蔵基板５０は、第２実施形態と比較すると、第５キャパシタ５４と第４抵抗５５をさらに備えている。
【００５９】
このようなキャパシタ内蔵基板５０も、図１４に示す等価回路を構成している。等価回路は、第１キャパシタ２２を有する分岐路、これと並列であり、第３キャパシタ３４を有する分岐路、第５キャパシタ５４を有する分岐路を有する。さらに、等価回路は、これらの分岐路と並列であり、直列に配置された第２キャパシタ２３、第１狭窄部１５ａ、第２抵抗３５及び第４抵抗５５を有する分岐路を備えている。第４実施形態のキャパシタ内蔵基板５０も、他の実施形態と同様にキャパシタ内蔵基板５０を小型化することができる。
【００６０】
（第５実施形態）
つぎに、図１５及び図１６を参照して第５実施形態について説明する。第５実施形態のキャパシタ内蔵基板６０は、第４実施形態のキャパシタ内蔵基板５０における第４導体層３１、第５導体層３２及び第２誘電体層３３に代えて、第１０導体層６１、第１１導体層６２及び第５誘電体層６３を備えている。
【００６１】
第１０導体層６１は、電源配線であり、第１導体層１２と共通する。具体的に、第１０導体層６１は、第１境界部１２ｃに相当する第２境界部６１ｃによって２つの領域に分割されている。即ち、第１０導体層６１は、第１領域１２ａに相当する第３領域６１ａと、第２領域１２ｂに相当する第４領域６１ｂに分割されている。第３領域６１ａと第４領域６１ｂとは、キャパシタ内蔵基板６０の幅方向に並列されている。
【００６２】
第１１導体層６２は、グランドであり、第２導体層１３と共通する。第１１導体層６２は、第５開口部１３ａに相当する第１４開口部６２ａと、第６開口部１３ｂに相当する第１５開口部６２ｂを備える。
【００６３】
第５誘電体層６３は、第１誘電体層１４と共通している。
【００６４】
このように、第１０導体層６１、第１１導体層６２及び第５誘電体層６３は、第１導体層１２、第２導体層１３及び第１誘電体層１４と共通しているため、これらの詳細な説明については、省略する。
【００６５】
第１０導体層６１、第５誘電体層６３及び第１１導体層６２は、第３導体層１５と第２導体層１３との間に配置されている。
【００６６】
そして、第１ビア１６は、第３領域６１ａと接続されるとともに、第１１導体層６２と未接続の状態とされている。また、第２ビア１７は、第４領域６１ｂと接続されるとともに、第１１導体層６２と未接続の状態とされている。これにより、第６キャパシタ６４及び第７キャパシタ６５が形成されている。
【００６７】
なお、本実施形態では、第４実施形態と同様に、第８導体層５１、第９導体層５２及び第４誘電体層５３を備えている。このため、キャパシタ内蔵基板６０は、第５キャパシタ５４と第４抵抗５５も備えている。
【００６８】
このようなキャパシタ内蔵基板６０も、図１６に示す等価回路を構成している。等価回路は、第１キャパシタ２２を有する分岐路、これと並列であり、第６キャパシタ６４を有する分岐路、第５キャパシタ５４を有する分岐路を有する。さらに、等価回路は、これらの分岐路と並列であり、直列に配置された第２キャパシタ２３、第１狭窄部１５ａ及び第４抵抗５５を有する分岐路を備えている。この分岐路には、第２キャパシタ２３と並列となる第７キャパシタ６５が設けられている。第５実施形態も、他の実施形態と同様にキャパシタ内蔵基板６０を小型化することができる。
【００６９】
本実施形態を第４実施形態と比較すると、第４導体層３１、第５導体層３２及び第２誘電体層３３が第１０導体層６１、第１１導体層６２及び第５誘電体層６３に置き換わった形態となっている。このため、本実施形態は、第８導体層５１、第９導体層５２及び第４誘電体層５３を備えているが、これらを備えていない形態とすることもできる
【００７０】
（第６実施形態）
つぎに、図１７を参照して、第６実施形態について説明する。第６実施形態のキャパシタ内蔵基板７０は、第３実施形態のキャパシタ内蔵基板４０の構成に加えて、第１２導体層７１、第１３導体層７２及び第６誘電体層７３をさらに備えている。
【００７１】
第１２導体層７１は、電源配線である第６導体層４１と共通する。第１３導体層７２は、グランドである第７導体層４２と共通し、第１０開口部４２ａに相当する第１６開口部７２ａを備える点においても共通する。第６誘電体層７３は、第３誘電体層４３と共通する。
【００７２】
第１２導体層７１、第６誘電体層７３及び第１３導体層７２は、第６導体層４１と第２導体層１３との間に配置されている。
【００７３】
そして、第１ビア１６は、第１２導体層７１と接続されるとともに、第１３導体層７２と未接続の状態とされている。また、第２ビア１７は、第１２導体層７１及び第１３導体層７２と未接続の状態とされている。これにより、第８キャパシタ７４及び第５抵抗７５が形成されている。
【００７４】
このように、第６実施形態のキャパシタ内蔵基板７０は、第３実施形態のキャパシタ内蔵基板４０の等価回路に第８キャパシタ７４及び第５抵抗７５を加えた等価回路を形成している。
【００７５】
（第７実施形態）
つぎに、図１８を参照して、第７実施形態について説明する。第７実施形態のキャパシタ内蔵基板８０は、第３実施形態のキャパシタ内蔵基板４０の構成に加えて、第１４導体層８１、第１５導体層８２及び第７誘電体層８３をさらに備えている。
【００７６】
第１４導体層８１は、電源配線である第６導体層４１と共通する。第１５導体層８２は、グランドである第７導体層４２と共通し、第１０開口部４２ａに相当する第１７開口部８２ａを備える点においても共通する。第７誘電体層８３は、第３誘電体層４３と共通する。なお、第１５導体層８２は、未接続となる第２ビア１７が貫通するための第１８開口部８２ｂを備えている。
【００７７】
第１４導体層８１、第７誘電体層８３及び第１５導体層８２は、第６導体層４１と第２導体層１３との間に配置されている。
【００７８】
ここで、第１４導体層８１の面積、第１５導体層８２の面積及び第７誘電体層８３の面積について説明する。第１４導体層８１の面積は、第６導体層４１の面積とは異なっている。具体的には、第１４導体層８１の面積は、第６導体層４１の面積よりも大きい。第１５導体層８２の面積は、第７導体層４２の面積と異なっている。具体的に、第１５導体層８２の面積は、第７導体層４２の面積よりも大きい。第７誘電体層８３の面積は、第３誘電体層４３の面積と異なっている。具体的に、第７誘電体層８３の面積は、第３誘電体層４３の面積よりも大きい。
【００７９】
第１ビア１６は、第１４導体層８１と接続されるとともに、第１５導体層８２と未接続の状態とされている。また、第２ビア１７は、第１４導体層８１と接続されるとともに、第１５導体層８２と未接続の状態とされている。これにより、第９キャパシタ８４が形成されている。
【００８０】
第７実施形態のキャパシタ内蔵基板８０は、第３実施形態のキャパシタ内蔵基板４０の等価回路に第９キャパシタ８４を加えた等価回路を形成している。このような第７実施形態のキャパシタ内蔵基板８０を、第６実施形態のキャパシタ内蔵基板７０と比較すると、以下の点で異なっている。第７実施形態のキャパシタ内蔵基板８０は、第８キャパシタ７４に代えて第９キャパシタ８４を備えている。第９キャパシタ８４の容量は、第８キャパシタ７４の容量よりも大きい。また、第７実施形態のキャパシタ内蔵基板８０は、第６実施形態のキャパシタ内蔵基板７０が備える第５抵抗７５に相当する抵抗成分を備えていない。これらは、第１４導体層８１の面積、第１５導体層８２の面積及び第７誘電体層８３の面積に起因している。
【００８１】
なお、第２ビア１７を第１４導体層８１と未接続の状態とすれば、第５抵抗７５に相当する抵抗成分を備えた構成とすることもできる。
【００８２】
（第８実施形態）
つぎに、図１９及び図２０を参照して第８実施形態について説明する。第８実施形態のキャパシタ内蔵基板９０は、第１実施形態の第１導体層１２、第２導体層１３及び第１誘電体層１４に代えて、第１６導体層９１、第１７導体層９２及び第８誘電体層９３を備えている。また、キャパシタ内蔵基板９０は、第３導体層１５に代えて第１８導体層９７を備えている。
【００８３】
第１６導体層９１は、電源配線である第１導体層１２に相当する。但し、第１６導体層９１は、第３境界部９１ｄ及び第４境界部９１ｅによって、第５領域９１ａ、第６領域９１ｂ及び第７領域９１ｃの３つの領域に分割されている。即ち、第１６導体層９１は、第１領域１２ａに相当する第５領域９１ａと第２領域１２ｂに相当する第６領域９１ｂに分割され、さらに、第７領域９１ｃに分割されている。
【００８４】
第１７導体層９２は、グランドである第２導体層１３に相当する。但し、第２導体層１３が２つの開口部、即ち、第５開口部１３ａ及び第６開口部１３ｂを備えていたのに対し、第１７導体層９２は３つの開口部、即ち、第１９開口部９２ａ、第２０開口部９２ｂ、第２１開口部９２ｃを備えている。
【００８５】
第８誘電体層９３は、第１誘電体層１４に相当し、第１８導体層９７は、電源配線である第３導体層１５に相当する。第１８導体層９７には、第１狭窄部１５ａに相当し、抵抗成分となる第２狭窄部９７ａが設けられている。
【００８６】
第８実施形態のキャパシタ内蔵基板９０は、第１実施形態のキャパシタ内蔵基板１と同様に、第１ビア１６と第２ビア１７を備えるとともに、第３ビア９８をさらに備えている。
【００８７】
第１ビア１６は、第５領域９１ａと第１８導体層９７とを接続し、第１７導体層９２とは未接続の状態とされている。第２ビア１７は、第６領域９１ｂと第１８導体層９７とを接続し、第１７導体層９２とは未接続の状態とされている。第３ビア９８は、第７領域９１ｃと第１８導体層９７とを接続し、第１７導体層９２とは未接続の状態とされている。
【００８８】
これにより、キャパシタ内蔵基板９０は、第１０キャパシタ９４、第１１キャパシタ９５及び第１２キャパシタ９６を備えている。キャパシタ内蔵基板９０は、図２０に示す等価回路を構成している。等価回路では、第１０キャパシタ９４を有する分岐路と、第１１キャパシタ９５を有する分岐路が並列に設けられている。
等価回路では、さらに、第１２キャパシタ９６と第２狭窄部９７ａとが直列に配置された分岐路が、第１０キャパシタ９４を有する分岐路及び第１１キャパシタ９５を有する分岐路に対して並列に設けられている。
【００８９】
なお、本実施形態では、電源配線である第１６導体層９１を３つの領域に分傑しているが、分割数は、これに限定されるものではなく、さらに多くの領域に分割してもよい。
【００９０】
以上本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。
【符号の説明】
【００９１】
１、３０、４０、５０、６０、７０、８０、９０  キャパシタ内蔵基板
２  デバイス              ５  プリント基板    １２  第１導体層
１２ａ  第１領域      １２ｂ  第２領域        １３  第２導体層
１４  第１誘電体層    １５  第３導体層        １５ａ  第１狭窄部
１６  第１ビア        １７  第２ビア          ３１  第４導体層
３２  第５導体層      ３３  第２誘電体層      ３４  第３キャパシタ
３５  第２抵抗        ４１  第６導体層        ４２  第７導体層
４３  第３誘電体層    ４５  第３抵抗          ５１  第８導体層
５１ａ  第１１開口部  ５２  第９導体層        ５３  第４誘電体層
５４  第５キャパシタ  ５５  第４抵抗        ６１  第１０導体層
６１ａ  第３領域      ６１ｂ  第４領域      ６２  第１１導体層
６３  第５誘電体層    ７１  第１２導体層    ７２  第１３導体層
７３  第６誘電体層    ８１  第１４導体層    ８２  第１５導体層
８３  第７誘電体層    ８４  第９キャパシタ  ９１  第１６導体層
９１ａ  第５領域      ９１ｂ  第６領域      ９１ｃ  第７領域
９２  第１７導体層    ９３  第８誘電体層    ９７  第１８導体層
９７ａ  第２狭窄部    ９８  第３ビア      １００  電子装置
【図１】
2020120052.tif 000003
【図２】
2020120052.tif 000004
【図３】
2020120052.tif 000005
【図４】
2020120052.tif 000006
【図５】
2020120052.tif 000007
【図６】
2020120052.tif 000008
【図７】
2020120052.tif 000009
【図８】
2020120052.tif 000010
【図９】
2020120052.tif 000011
【図１０】
2020120052.tif 000012
【図１１】
2020120052.tif 000013
【図１２】
2020120052.tif 000014
【図１３】
2020120052.tif 000015
【図１４】
2020120052.tif 000016
【図１５】
2020120052.tif 000017
【図１６】
2020120052.tif 000018
【図１７】
2020120052.tif 000019
【図１８】
2020120052.tif 000020
【図１９】
2020120052.tif 000021
【図２０】
2020120052.tif 000022