(57)【要約】      （修正有）【課題】相変化メモリセルのセットプロセスの効率を向上させる多段階セット手順を提供する。【解決手段】相変化材料は、多段階セットプロセスでセットされる。セット制御ロジックは、相変化半導体材料（ＰＭ）を第１の期間の第１の温度に加熱できる。第１の温度は、ＰＭの結晶状態の核形成を促進するよう設定される。制御ロジックは、温度を第２の期間の第２の温度に上げることができる。第２の温度は、ＰＭ内の結晶成長を促進するよう設定される。結晶の核形成及び成長は、ＰＭを結晶状態にセットする。【選択図】図５
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【特許請求の範囲】
【請求項１】
クロスポイントメモリアレイのメモリセルであって、 
結晶状態にあるか、又は、非結晶状態にあるかに基づいて抵抗が変わる材料であって、非結晶状態にある全てのアクティブエリアにおいて完全にアモルファス化される拘束構造を有し、かつ、結晶成長を促進するのに十分な結晶核が不足している材料と、
前記非結晶状態から前記結晶状態への前記材料の変化を制御するための電流を提供する、前記メモリセルへの端子であって、前記非結晶状態から前記結晶状態への前記変化が、結晶シードを生み出すための核形成動作と、それに続く、前記結晶状態をセットするための前記核形成動作とは異なる結晶成長動作とを有する端子と、
を備える、
メモリセル。
【請求項２】
前記端子は、前記核形成動作の温度と前記結晶成長動作の温度とを制御すべく、前記電流を提供する、請求項１に記載のメモリセル。
【請求項３】
前記非結晶状態から前記結晶状態への前記変化が、前記材料をアニールするための終了動作を更に有する、請求項２に記載のメモリセル。
【請求項４】
前記終了動作の温度は、前記核形成動作の前記温度よりも高く、前記結晶成長動作の前記温度よりも低い、請求項３に記載のメモリセル。
【請求項５】
前記核形成動作での電流量の印加は、第１の期間における第１の電流量の印加と、第２の期間におけるより多い第２の電流量と、それに続く、前記結晶成長動作のためのより多い第３の電流量と、を備える、請求項２に記載のメモリセル。
【請求項６】
前記材料が、相変化メモリ（ＰＣＭ）を備える、請求項１から５の何れか一項に記載のメモリセル。
【請求項７】
結晶状態にあるか、又は、非結晶状態にあるかに基づいて抵抗が変わる材料であって、非結晶状態にある全てのアクティブエリアにおいて完全にアモルファス化される拘束構造を有し、かつ、結晶成長を促進するのに十分な結晶核が不足している材料を含む複数のメモリセルを有するクロスポイントメモリアレイを含むメモリデバイスとインタフェースで接続する読み出し／書き込みハードウェアと、
前記非結晶状態から前記結晶状態への前記複数のメモリセルのうちの１つの変化をトリガする書き込みコマンドをスケジュールするスケジューラであって、前記非結晶状態から前記結晶状態への前記変化が、結晶シードを生み出すための核形成動作と、それに続く、前記結晶状態をセットするための前記核形成動作とは異なる結晶成長動作とを有するスケジューラと、
を備える、
メモリコントローラ。
【請求項８】
前記書き込みコマンドは端子にトリガし、前記核形成動作の温度と前記結晶成長動作の温度とを制御すべく電流を提供する、請求項７に記載のメモリコントローラ。
【請求項９】
前記非結晶状態から前記結晶状態への前記変化が、前記材料をアニールするための終了動作を更に有する、請求項８に記載のメモリコントローラ。
【請求項１０】
前記終了動作の温度は、前記核形成動作の前記温度よりも高く、前記結晶成長動作の前記温度よりも低い、請求項９に記載のメモリコントローラ。
【請求項１１】
前記書き込みコマンドは、第１の期間における第１の電流量の印加と、第２の期間におけるより多い第２の電流量と、それに続く、前記結晶成長動作のためのより多い第３の電流量とによって、前記核形成動作における電流量の印加をトリガする、請求項８に記載のメモリコントローラ。
【請求項１２】
前記メモリセルが、相変化メモリ（ＰＣＭ）を備える、請求項７から１１の何れか一項に記載のメモリコントローラ。
【請求項１３】
前記スケジューラは、コマンドの順番を並べ替えて、前記核形成動作に伴う前記書き込みコマンドのための追加の待ち時間を可能とする、請求項７から１２の何れか一項に記載のメモリコントローラ。
【請求項１４】
データを格納するためのシステムであって、
メモリコントローラと、
前記メモリコントローラに結合されたランダムアクセスメモリデバイスであって、前記メモリデバイスがメモリセルのクロスポイントアレイを有するランダムアクセスメモリデバイスと
を備え、
各メモリセルが、
結晶状態にあるか、又は、非結晶状態にあるかに基づいて抵抗が変わる材料であって、非結晶状態にある全てのアクティブエリアにおいて完全にアモルファス化される拘束構造を有し、かつ、結晶成長を促進するのに十分な結晶核が不足している、材料と、
前記非結晶状態から前記結晶状態への前記材料の変化を制御するための電流を提供する、前記メモリセルへの端子であって、前記非結晶状態から前記結晶状態への前記変化が、結晶シードを生み出すための核形成動作と、それに続く、前記結晶状態をセットするための前記核形成動作とは異なる結晶成長動作とを有する、端子と、
を有する、
システム。
【請求項１５】
前記端子は、前記核形成動作の温度と前記結晶成長動作の温度とを制御すべく、前記電流を提供する、請求項１４に記載のシステム。
【請求項１６】
前記非結晶状態から前記結晶状態への前記変化が、前記材料をアニールするための終了動作を更に有する、請求項１５に記載のシステム。
【請求項１７】
前記終了動作の温度は、前記核形成動作の前記温度よりも高く、前記結晶成長動作の前記温度よりも低い、請求項１６に記載のシステム。
【請求項１８】
前記核形成動作での電流量の印加は、第１の期間における第１の電流量の印加と、第２の期間におけるより多い第２の電流量と、それに続く、前記結晶成長動作のためのより多い第３の電流量と、を備える、請求項１５に記載のシステム。
【請求項１９】
前記メモリセルのクロスポイントアレイが、相変化メモリ（ＰＣＭ）のメモリセルを備える、請求項１４から１８の何れか一項に記載のシステム。
【請求項２０】
前記メモリコントローラが統合されたプロセッサデバイスと、
少なくとも１つのプロセッサと前記メモリデバイスとにコミュニケーション可能に結合されたディスプレイと、
前記システムに給電するバッテリと、
少なくとも１つのプロセッサと前記メモリデバイスとにコミュニケーション可能に結合されたネットワークインタフェースと、
のうちの１つ又は複数を更に備える、請求項１４から１９の何れか一項に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は概して相変化材料に関し、より具体的には、相変化材料の状態をセットするための多段階セット手順に関する。
［著作権表示／許可］
【０００２】
本特許文献の開示部分は、著作権保護の対象となる資料を含み得る。著作権者は、特許商標庁の包袋又は記録に記されている通りに特許文献又は特許開示が何人により複製されても異議を唱えないが、それ以外は全てのいかなる著作権をも留保する。「著作権（ｃ）  ２０１５、インテルコーポレーション、不許複製」という著作権表示は、後述される、及び本明細書の添付の図面における全てのデータに対して、並びに後述される任意のソフトウェアに対して適用される。 
【背景技術】
【０００３】
メモリリソースは、電子デバイス及び他のコンピューティング環境において広く応用されている。より小さな、よりエネルギー効率のよいデバイスに対する絶え間ない欲求が、データの記憶及びアクセスに電子電荷を使用することに基づく従来のメモリリソースに関わるスケーリング問題がもたらしている。相変化材料（ＰＭ）は、当該材料に加えられる熱に基づいた２又はそれより多い状態のうちの１つを呈する、いくつかの化合物の特性に基づいている。ＰＭは、材料に熱を加えることの特性に応じて、構造化した結晶状態と規則的ではないアモルファス状態との少なくとも２つの状態を呈するカルコゲニド材料で作られている。ＰＭは、それらが不揮発性であるという点で、メモリでの使用に潜在的利点を提供し、データの記憶及びアクセスが電子電荷ではなく材料の状態の構造に基づくおかげで、より小さくスケーリングできる可能性がある。 
【０００４】
しかしながら、ＰＭに基づいたメモリにおけるアクセス性能は、確立されたメモリ技術のそれに比べてこれまで著しく悪かった。近年、読み出し待ち時間は、他のメモリ技術と同等なまでに改善されたが、書き込み待ち時間は、無視できない遅延をもたらし続けている。相変化メモリ（ＰＣＭ）の書き込み待ち時間は、ＰＭを結晶化させる、又はＰＭをそのリセット状態すなわちアモルファス状態からセットするセットパルスによって主に制限される。従来のセットアルゴリズムは、ランプダウンアプローチ（まず材料をアモルファス状態まで加熱し、冷却を制御して結晶状態へ変化するよう試みる）又はランプアップアプローチ（結晶化の促進を試みるための制御された昇温）の何れにも一定のランプ速度を使用する。これらのアプローチ又はセット手順は、セット待ち時間／期間が最小化されるよう、全てのメモリセルが最適なセット温度を経験することを確保するよう試みる。 
【０００５】
ランプアップ及びランプダウンアプローチは共に、非拘束（ｕｎｃｏｎｆｉｎｅｄ）ＰＭを有するセルではある程度良好に機能するが、完全にアモルファス化したＰＭを有するセルにおいては効果的ではない。非拘束ＰＭとは、リセット状態で完全にアモルファス化されておらず、従って、常に結晶核又は結晶領域を含むＰＭを指す。従って、セットプロセスは、既に存在する核に基づいて（複数の）アモルファス領域を結晶状態に変形する結晶成長によってのみ特徴付けられる。しかしながら、ＰＭベースのメモリをより小さなサイズ、コスト、及び電力消費にスケーリングすべく、セルサイズが低減されなければならない。セルが完全にアモルファス化する程度はセルのＰＭの厚さ及び／又はエリアと相関するので、ＰＭベースのメモリをより小さな形状にスケーリングすれば、結果的に、従来のセット手順では効率的にセットされないメモリセルになる。従って、従来のセット手順は、拘束セルが結晶を成長させることを必要とし、より小さな形状にスケーリングすることで、核の数又は結晶エリアの量が低減されて、これによりセット時間が長くなる。ＰＭは、結晶成長を促進するのに核が不十分であるか、又は結晶領域が十分ある場合は、適切に結晶状態へは遷移しないだろう。従って、従来のセット手順は、非常に長いセット手順をもたらし、書き込み待ち時間に悪影響を及ぼす、及び／又は、効果的にセットされないセルをもたらす。その結果、ビットエラー率（ＢＥＲ）がより高くなる。 
【図面の簡単な説明】
【０００６】
以下の説明は、本発明の実施形態の実装例として与えられた説明図を有する図の考察を含む。図面は例として理解されるべきであり、限定として理解されるべきではない。本明細書において使用されるとき、１又は複数の「実施形態」への言及は、本発明の少なくとも１つの実装に含まれる特定の特徴、構造、及び／又は特性を説明するものと理解されたい。従って、本明細書において現れる「一実施形態において」又は「代替的実施形態において」などの文言は、本発明の様々な実施形態及び実装を説明するものであり、必ずしも全てが同じ実施形態を指すわけではない。しかしながら、それらはまた、必ずしも互いに排他的であるわけでもない。 
【０００７】
【図１】多段階相変化セット手順を適用するシステムのブロック図の実施形態である。
【０００８】
【図２】電流ベース熱源を有する、多段階相変化セット手順を適用するシステムのブロック図の実施形態である。
【０００９】
【図３】光ベース熱源を有する、多段階相変化セット手順を適用するシステムのブロック図の実施形態である。
【００１０】
【図４】温度に対する相変化材料の核形成及び成長の実施形態の概略図である。
【００１１】
【図５】多段階相変化セット手順の実施形態の概略図である。
【００１２】
【図６】２つの核形成段階を有する多段階相変化セット手順の実施形態の概略図である。
【００１３】
【図７】多段階相変化セット手順を実装するためのプロセスの実施形態のフロー図である。
【００１４】
【図８】多段階相変化セット手順が実装され得るコンピューティングシステムの実施形態のブロック図である。
【００１５】
【図９】多段階相変化セット手順が実装され得るモバイルデバイスの実施形態のブロック図である。
【００１６】
いくつかの詳細及び実装の説明が以下に続く。これらは、後述される実施形態のうちの一部又は全部を示し得る図面の説明を含み、かつ、本明細書において提示される発明の概念の他の潜在的な実施形態又は実装を考察もする。 
【発明を実施するための形態】
【００１７】
本明細書において説明されているように、相変化材料（ＰＭ）は多段階セット手順でセットされる。セット制御ロジックは、ＰＭを第１の期間の第１の温度に加熱できる。第１の温度は、ＰＭの結晶状態の核形成を促進するよう設定される。制御ロジックは、温度を第２の期間の第２の温度に上げることができる。第２の温度は、ＰＭ内の結晶成長を促進するよう設定される。結晶の核形成及び成長は、ＰＭを結晶状態にセットする。温度の多段階ランプアップは、セット手順における核形成段階と成長段階とを分ける。そのような多段階手順は、従来のアプローチと比べてセットプロセスの効率を向上できる。 
【００１８】
従って、結晶化セットプロセスは、結晶核を生成するための核形成段階、及び、それらの核からの結晶成長を促進するための結晶成長段階という少なくとも２つの異なる段階を含む。確率的プロセスであり、はるかに遅い速度で起こる核形成は、通常、結晶成長と比べてより低温にピークを有する。結晶成長は、通常、数桁速い速度であり、より高温にピークがある。本明細書において使用されるとき、多段階セット手順とは、異なる個別の温度が、（例えば、電流及び／又は光の制御された印加を通じて）加えられ、温度を変更する前にある期間一定に保たれる手順を指す。従って、一実施形態において、温度がある期間一定に保たれる各時間は、セット手順の異なる段階と見なされ得る。多段階で温度又は熱をＰＭに加えることで等温状態が提供され、種々の材料状態変化（核形成及び／又は結晶成長）が起こることを可能にし得る。温度を一定に保つことによって、状態変化の効率が向上し得、それによりシステムの全体的な効率が上げられる。従って、本明細書において説明されているセット手順の複数の段階は、一定のランプアップ又はランプダウンセット手順の顕著な改善を提供できる。 
【００１９】
一実施形態において、システムは、様々な電流量をＰＭに加えて材料を加熱することによるジュール加熱を通じた温度差を適用する。ジュール加熱に使用される特定の電流値は、材料によって異なってよいことが理解されよう。本明細書において説明されているように、セット手順は、結晶核を生成するためのより低温での核形成段階と、それに続く、結晶成長を完了するためのより高温の段階とを含む。電流印加によるジュール加熱に関して、セット手順は、結晶核生成を通じた結晶化プロセスを開始するためのより低振幅の電流パルスと、それに続く、結晶化プロセスを完了し、結晶成長を加速するためのより高振幅の電流パルスとによって実行され得る。 
【００２０】
多段階セット手順は、種々の段階を有する。それらの段階において、温度及び／又は電流はある期間実質的に一定に保たれ、それに続いて、別の温度及び／又は電流が別の期間実質的に一定に保たれる。そのような多段階アプローチは、電流及び／又は温度の一定のランプ速度での連続したランプアップ又はランプダウンと対比される。連続してランピングすれば、温度及び／又は電流がある期間一定に保たれる段階がなくなる。核形成／シード段階とそれに続く成長段階とを有する多段階セット手順は、連続したランピングセット手順と比べて、書き込み待ち時間の２倍より良好な利得、又はＢＥＲ（ビットエラー率）の２倍より良好な利得を提供すると評価されている。セット手順を種々の段階に分けることによって、セット手順は、特定の段階が、基本的なＰＭの性質（例えば、異なるＰＭの組成）に応じた設定及び時間で核形成と成長とを別々に最適化することを可能にし得る。従来のランピングアプローチは、概して柔軟性のないものであり、ＰＭの挙動を推定する。従来のセットアルゴリズムを変更すると、より長いセット時間をもたらすであろうし、変更可能なものに関して非常に限定的である（例えば、場合によってはランプの勾配が変更可能であり得る）。本明細書において使用されるときの「最適化」とは、絶対的用語ではなく、一組の条件を前提とした場合の最大効率、又は指定の許容範囲内での最高性能、又は反復アプローチに基づいた理論上の最良の計算の近似を指すことが理解されよう。最適化とは、改善が絶対的な意味でなされ得ないことを意味するものではない。
【００２１】
メモリデバイスへの言及は、種々のメモリタイプに適用し得る。メモリデバイスは概して、揮発性メモリ技術を指す。揮発性メモリは、電力がデバイスに対して遮断されると、その状態（ひいては、それに格納されたデータ）が不確定となるメモリである。不揮発性メモリとは、電力がデバイスに対して遮断されても、その状態が確定しているメモリを指す。ダイナミック揮発性メモリは、デバイスに格納されたデータをリフレッシュして状態を維持する必要がある。ダイナミック揮発性メモリの一例としては、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、又は、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）などの何らかの変種が挙げられる。本明細書において説明されているメモリサブシステムは、ＤＤＲ３（デュアルデータレートバージョン３、２００７年６月２７日のＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）による当初のリリース、現在はリリース２１）、ＤＤＲ４（ＤＤＲバージョン４、ＪＥＤＥＣによって２０１２年９月に公開された最初の仕様）、ＬＰＤＤＲ３（低電力ＤＤＲバージョン３、ＪＥＳＤ２０９−３Ｂ、２０１３年８月ＪＥＤＥＣによる）、ＬＰＤＤＲ４（低電力ダブルデータレート（ＬＰＤＤＲ）バージョン４、ＪＥＳＤ２０９−４、２０１４年８月にＪＥＤＥＣによって当初公開された）、ＷＩＯ２（ＷｉｄｅＩ／Ｏ２（ＷｉｄｅＩＯ２）、ＪＥＳＤ２２９−２、２０１４年８月にＪＥＤＥＣによって当初公開された）、ＨＢＭ（高帯域幅メモリＤＲＡＭ、ＪＥＳＤ２３５、２０１３年１０月にＪＥＤＥＣによって当初公開された）、ＤＤＲ５（ＤＤＲバージョン５、現在ＪＥＤＥＣによって検討中）、ＬＰＤＤＲ５（現在ＪＥＤＥＣによって検討中）、ＷＩＯ３（ＷｉｄｅＩ／Ｏ３、現在ＪＥＤＥＣによって検討中）、ＨＢＭ２（ＨＢＭバージョン２、現在ＪＥＤＥＣによって検討中）、及び／又は他のものなどの多数のメモリ技術、並びにそのような仕様の派生又は拡張に基づいた技術と互換性があってよい。 
【００２２】
揮発性メモリに加えて、又はその代わりに、一実施形態において、メモリデバイスというときは、電力がデバイスに対して遮断されても、その状態が確定している不揮発性メモリデバイスを指し得る。一実施形態において、不揮発性メモリデバイスは、ＮＡＮＤ又はＮＯＲ技術などのブロックアドレス指定可能なメモリデバイスである。従って、メモリデバイスはまた、３次元クロスポイントメモリデバイス、又は他のバイトアドレス指定可能な不揮発性メモリデバイスなどの将来世代の不揮発性デバイスを含み得る。一実施形態において、メモリデバイスは、多閾値レベルＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、単一レベル又はマルチレベル相変化メモリ（ＰＣＭ）若しくは相変化ランダムアクセスメモリ（ＰＲＡＭ）、抵抗変化型メモリ、ナノワイヤメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、メモリスタ技術を組み込んだ磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）メモリ、又はスピン移行トルク（ＳＴＴ）−ＭＲＡＭ、若しくは上記の何れかものの組み合わせ、若しくは他のメモリであり得る、又はそれを含み得る。一実施形態において、異なるメモリ技術が、上述された異なるメモリ規格に適用され得る。 
【００２３】
図１は、多段階相変化セット手順を適用するシステムのブロック図の実施形態である。システム１００は、ＰＭ１１０が配置された基板１２０を含む。一実施形態において、基板１２０は半導体基板である。当該基板では、半導体ＰＭ材料がメモリセルとして加工されている。一実施形態において、基板１２０はプラスチック又は他の材料である。当該基板上には、カルコゲナイドガラス又は他のＰＭが記憶媒体として配置されている。ＰＭ１１０は、ビットアレイ又はメモリセルアレイをより高密度にすべくセルサイズが縮小されることを可能にする厚さ１１４を有する。 
【００２４】
厚さ１１４により、ＰＭ１１０は、リセット状態において完全にアモルファス化した材料である。「完全に」アモルファス化した材料というときは、基板１２０上に堆積された、又はそうでなければ加工されたＰＭ材料の全ビットがリセット状態においてアモルファスであることを必ずしも意味するわけではない。むしろ、完全にアモルファス化したとは、領域１１２で示されるように、ＰＭの全てのアクティブエリアがアモルファス化していることを指し得る。領域１１２は、（角の端まで占めていない網掛け領域によって示されるように、）ＰＭ１１０の全ての相変化材料を完全に含んでよい、又は含まなくてよい。むしろ、領域１１２は、最初に結晶成長をシードすることなく結晶成長を促進するのに十分な核をそれが含まないという点で完全にアモルファス化されている。本明細書におけるシステム１００及び他の図は必ずしも縮尺通りに描かれているわけではない。 
【００２５】
成長を促進するために必要な結晶核の量は、ＰＭによって異なるだろう。通常、結晶成長は、核形成よりはるかに速く、大幅に高い温度で起こる。ＰＭ１１０の結晶状態すなわちセット状態は、高度に規則的であり、抵抗が低く、反射率が高い。ＰＭ１１０のアモルファス状態すなわちリセット状態は、不規則的であり、結晶状態と比べて抵抗がはるかに高く、反射率が低い。従って、ＰＭ１１０の状態は、材料の抵抗又は光の屈折率の何れかを決定することによって読み出され得る。従って、ＰＭ１１０は、例えば、ＰＲＡＭ若しくはＰＣＭ若しくは光スピニングディスク（ｏｐｔｉｃａｌ  ｓｐｉｎｎｉｎｇ  ｄｉｓｋ）、又は他のメモリであり得る。 
【００２６】
熱源１３０はＰＭ１１０のための熱の供給源を表す。一実施形態において、ＰＣＭ応用のためなどに、ＰＭ１１０がＩ／Ｃ（集積回路）の上に統合された場合、熱源１３０は、メモリセル、又は回路に電流が印加された場合に熱を生み出す他のＩ／Ｃコンポーネントに隣接する端子又は抵抗素子を含み得る。一実施形態において、熱源１３０は、或いは、光学的に熱を生み出す光源（例えば、レーザ）であり得る。いくつかの点で、いくつかの回路応用では、抵抗素子は光回路であり得る。なぜなら、それは、より多くの電流が流されると、より多くの光及びより多くの熱を発するからである。従って、一実施形態において、熱源１３０は、ＰＭ１１０に隣接して統合され、ＰＭ１１０に対してローカルである。一実施形態において、熱源１３０は、ＰＭ１１０から遠く離れており、レーザ光源又は他の電磁波源を含み、様々な強度でＰＭ１１０上に伝わる。 
【００２７】
セット制御ロジック１４０は、熱源１３０の動作を制御する回路を表す。一実施形態において、ロジック１４０は、ＰＭ１１０と共通のＩ／Ｃ上に統合される。一実施形態において、ロジック１４０は、ＰＭ１１０と共に共通の基板１２０上に統合される。ロジック１４０は、種々の段階で熱源１３０にＰＭ１１０を加熱させるよう制御を加える。ロジック１４０は、まず核形成を促進し、次に、生成された核からの結晶成長を促進するよう、熱源１３０によるＰＭ１１０の加熱を制御する。一実施形態において、ロジック１４０は、核形成段階及び／又は成長段階を１又は複数のサブ段階へ分ける。 
【００２８】
図２は、電流ベース熱源を有する、多段階相変化セット手順を適用するシステムのブロック図の実施形態である。一実施形態において、システム２００は、図１のシステム１００の一例である。システム２００は、プロセッサ２１０の動作に応答してデータを格納及び提供する相変化ランダムアクセスメモリ（ＰＲＡＭ）２２０を有するメモリサブシステムのコンポーネントを表す。システム２００は、ホスト又はプロセッサ２１０からメモリアクセス要求を受信する。ホスト又はプロセッサ２１０は、ＰＲＡＭ２２０に格納されたデータに基づいて動作を実行する、又は、データを生成してＰＲＡＭ２２０に格納する処理ロジックである。プロセッサ２１０はホストプロセッサ、中央処理装置（ＣＰＵ）、マイクロコントローラ若しくはマイクロプロセッサ、グラフィックスプロセッサ、周辺プロセッサ、特定用途向けプロセッサ、又は他のプロセッサであり得る、又はそれを含み得、単一コアプロセッサであってもマルチコアプロセッサであってもよい。 
【００２９】
システム２００は、メモリコントローラ２３０を含む。メモリコントローラ２３０は、ＰＲＡＭ２２０とインタフェースで接続し、メモリに格納されたデータへのアクセスを管理するロジックを表す。一実施形態において、メモリコントローラ２３０はプロセッサ２１０のハードウェアに統合される。一実施形態において、メモリコントローラ２３０は、プロセッサ２１０とは別個のスタンドアロンのハードウェアである。メモリコントローラ２３０は、プロセッサを含む基板上の別個の回路であり得る。メモリコントローラ２３０は、プロセッサダイと共に共通の基板上に統合された別個のダイ又はチップであり得る（例えば、システムオンチップ（ＳｏＣ）として）。一実施形態において、ＰＲＡＭ２２０の少なくともいくつかが、メモリコントローラ２３０及び／又はプロセッサ２１０と共にＳｏＣ上に含まれ得る。
【００３０】
一実施形態において、メモリコントローラ２３０は、読み出し／書き込みロジック２３４を含む。読み出し／書き込みロジック２３４は、ＰＲＡＭ２２０とインタフェースで接続するハードウェアを含む。ロジック２３４は、メモリコントローラ２３４が、読み出しコマンド及び書き込みコマンドを生成して、プロセッサ２１０が命令を実行したことによって生成されたデータアクセス要求を処理することを可能にする。一実施形態において、メモリコントローラ２３０は、ＰＲＡＭ２２０の読み出し及び書き込みアクセスの既知のタイミングパラメータに基づいて、アクセスコマンドのＰＲＡＭ２２０への送信をスケジューリングするスケジューラ２３２を含む。既知のタイミングパラメータは、システム２００に予めプログラミングされた、又はそうでなければ予め設定されたものであり得る。そのようなパラメータはＰＲＡＭ２２０に格納され、メモリコントローラ２３０によってアクセスされ得る。一実施形態において、少なくともいくつかのパラメータは、同期化手順によって決定される。タイミングパラメータは、ＰＲＡＭ２２０の書き込み待ち時間と関連付けられたタイミングを含み得る。ＰＲＡＭ２２０の書き込み待ち時間は、本明細書において説明されている任意の実施形態に従って、ＰＲＡＭ２２０のメモリアレイのビットの状態をアモルファスから結晶に変化させるＰＲＡＭ２２０の能力によって決定される。 
【００３１】
ＰＲＡＭ２２０のメモリリソース又はメモリアレイ又はキャッシュラインは、ＰＭ２２６で表される。ＰＭ２２６は、メモリセルとして使用される相変化材料を含み、当該メモリセルは、リセット状態において完全にアモルファス化されている。ＰＲＡＭ２２０は、ＰＭ２２６へのアクセスを制御するインタフェースロジック２２４を含む。インタフェース２２４は、データの特定の行又は列又はビットをアドレス指定するロジックを含むデコードロジックを含み得る。一実施形態において、インタフェース２２４は、ＰＭ２２６の特定のメモリセルに供給される電流量を制御するロジックを含む。従って、ＰＭ２２６への書き込みの制御は、インタフェース２２４のドライバ及び／又は他のアクセスロジックを通じて起こり得る。コントローラ２２２は、メモリコントローラ２３０から受信されたコマンドを実行するよう、その内部動作を制御する、ＰＲＡＭ２２０上のオンダイのコントローラを表す。例えば、コントローラ２２２は、ＰＲＡＭ２２０のタイミング、アドレス指定、Ｉ／Ｏ（入出力）マージニング、スケジューリング、及びエラー訂正の何れかを制御できる。 
【００３２】
一実施形態において、コントローラ２２２は、別々の核形成フェーズ及び成長フェーズを有する、本明細書において説明されている任意の実施形態に従って、ＰＭ２２６に書き込むよう構成される。従って、コントローラ２２２は、書き込まれるべきセルを流れる電流を供給するようインタフェース２２４の動作を制御でき、その結果、段階においてセルを加熱してセルに書き込む。システム２００は、電源２４０を含む。電源２４０は、ＰＲＡＭ２２０に電力を供給する電圧源又はレギュレータであり得る。コントローラ２２２及びインタフェース２２４は、電源２４０から得られる電力を使用して、ＰＭ２２６内のセルを加熱してデータを書き込む。当該書き込みは、本明細書において説明されている任意の実施形態に従って選択セルを結晶状態に置くことを含む。一実施形態において、コントローラ２２２及びインタフェース２２４は、コントローラ２２２によって制御される第１の期間の第１の温度にＰＭ２２６を加熱する制御回路と見なされ得る。第１の温度及び第１の期間は、ＰＭ２２６の結晶状態の核形成を促進する。次に、コントローラ２２２は、インタフェース２２４に、より多くの電流を流させ、第１の温度から第２の期間の第２の温度へとＰＭ２２６の温度を上げさせる。第２の温度及び第２の期間は、ＰＭ２２６内の結晶成長を促進して、ＰＭを結晶状態にセットする。一実施形態において、コントローラ２２２及びインタフェース２２４は、ＰＭ２２６に電流を流してそれを加熱し、加えて他のインタフェースハードウェアにも電流を流す。 
【００３３】
図３は、光ベース熱源を有する、多段階相変化セット手順を適用するシステムのブロック図の実施形態である。一実施形態において、システム３００は図１のシステム１００の一例である。システム３００は、プロセッサ３１０の動作に応答してデータを格納及び提供する相変化材料ＰＭ３２２を有するメモリ３２０を備えたメモリサブシステムのコンポーネントを表す。システム３００は、ホスト又はプロセッサ３１０からメモリアクセス要求を受信する。ホスト又はプロセッサ３１０は、システム２００のプロセッサ２１０に関連して説明されたものなどの任意のプロセッサであり得る。一実施形態において、プロセッサ３１０は、メモリ３２０に格納されたデータに基づいて動作を実行できる、又は、データを生成してメモリ３２０に格納できる。 
【００３４】
一実施形態において、システム３００は、メモリ３２０への書き込みを制御する制御ロジック３３０を含む。一実施形態において、制御ロジック３３０はメモリコントローラである、又はそれの一部である。一実施形態において、制御ロジック３３０は、プロセッサ３１０のハードウェアに統合される、又はプロセッサ３１０と同じ基板上にある、又はプロセッサ３１０を有するＳｏＣの一部である。一実施形態において、制御ロジック３３０は、例えば、メモリ３２０が光学的に書き込まれる場合、レーザ３４０によってメモリ３２０へのアクセスを制御する。 
【００３５】
一実施形態において、システム３００は、ＰＭ３２２のセル又はビット又は一部を光学的に加熱するレーザ３４０を含む。レーザ３４０は、電源３５０からの電力を使用して、生成される光の強度（単位面積当たりのエネルギー）を制御する。レーザ３４０の強度の制御に基づいて、別々の核形成フェーズ及び成長フェーズを有する本明細書において説明されている任意の実施形態に従って、制御ロジック３３０はＰＭ３３２に書き込むことができる。従って、制御ロジック３３０は、データをメモリ３２０に書き込むべく、ＰＭ３２２の選択された部分に照射するようレーザ３４０の動作を制御できる。当該書き込みは、本明細書において説明されている任意の実施形態に従って選択された部分を結晶状態に置くことを含む。一実施形態において、制御ロジック３３０及びレーザ３４０は、制御ロジック３３０によって制御される第１の期間の第１の温度にＰＭ３２２を加熱する制御回路と見なされ得る。第１の温度及び第１の期間は、ＰＭ３３２の結晶状態の核形成を促進する。次に、制御ロジック３３０は、レーザ３４０に光の強度を上げさせて、ＰＭ３３２の温度を第１の温度から第２の期間の第２の温度に上げる。第２の温度及び第２の期間は、ＰＭ３２２内の結晶成長を促進して、ＰＭを結晶状態にセットする。 
【００３６】
図４は、温度に対する相変化材料の核形成及び成長の実施形態の概略図である。図表４１０及び図表４３０は、ＰＭを結晶状態に遷移させるべくＰＭ材料の加熱を複数の段階に分ける根拠を提供する。図表４１０は、温度４１２に対してプロットされた確率密度４１４を示す。図表４１０は、温度変化に伴う核形成の確率密度を示す曲線４２２と、温度変化に伴う結晶成長の確率密度を示す曲線４２４との２つの曲線を含む。 
【００３７】
前述したように、ＰＭを加熱して結晶状態に遷移させる従来のアプローチは、ＰＭに結晶核が既に存在することを前提としている。従って、当該アルゴリズムは結晶の成長に重点を置いており、ランピングは、結晶成長を最大化する温度範囲を適用するよう試みる。核形成の最大効率は、図表４１０のためにテストされた特定のＰＭについて、４００℃付近の何れかの箇所で達成され、一方で、成長の最大効率は、当該ＰＭについて、５００℃の範囲により近い何れかの箇所に現れることが認められる。４００℃〜５００℃の範囲内に重複があることもまた認められる。当該範囲は、核形成及び成長が共に起こることを可能にするが、はるかに低い効率で起こり、それにより、結晶状態をセットするのに必要な時間が引き延ばされる。材料が異なれば、温度及び温度範囲が異なることが理解されよう。例えば、テストされた別のＰＭは、２５０℃付近の何れかの箇所で核形成を達成し、最大成長は、３００℃より高い何れかの箇所で起こることが予期される。従って、本例は一説明図に過ぎず、限定するものではない。他の温度範囲を有する他の材料もまた、本明細書において説明されている多段階セット手順の任意の実施形態に従って使用され得る。 
【００３８】
図表４２０は、類似の情報を示すが、対数目盛りで示してある。従って、一実施形態において、図表４３０は、ｌｏｇ（Ｐ）４３４を示す。ｌｏｇ（Ｐ）４３４は、温度４３２に対する確率密度４１４の対数である。曲線４４２は、核形成が４００℃近傍で最も効率的に起こることを示し、曲線４４４は、成長が５００℃近傍で最も効率的に起こることを示す。従って、結晶状態へのセットの実行は、核形成フェーズと成長フェーズとを分けることによる向上された効率で恩恵を受けることが理解されよう。 
【００３９】
図５は、多段階相変化セット手順の実施形態の概略図である。図表５００は、ＰＭを結晶状態にセットする制御回路によって実行される動作の効果を表す。図表５００は、本明細書において説明されている何れかの実施形態に係るセット手順の図表であり得る。核形成段階５１０は、時間１の温度１にランプアップする段階を含む。ランピング時間は、温度１に温度を保持する時間とは別個に考慮される必要があり得ることが理解されよう。例えば、適切な核形成は、時間１の温度１に温度を保持することを必要としてよく、温度１に上げるためのランピング時間が必ず存在する。成長段階５２０は、時間２の温度２にランピングする段階を含む。再び、温度２を保持するための時間は時間２であり得、ランピング時間は、別個に考慮される必要があるだろう。 
【００４０】
一実施形態において、時間１及び時間２は異なる長さの時間である。通常、核形成５１０は、成長５２０より長くかかるであろう。なぜなら、一たび臨界数の核が存在すれば、成長は迅速に起こる傾向にあるからである。一実施形態において、核形成段階５１０は、ＰＭ構造の差異を考慮する複数の核形成サブ段階を含む。一実施形態において、図表５００のセット手順は、示されたもの以外の（図６に示されたものに類似した）段階を含み得る。 
【００４１】
図６は、２つの核形成段階を有する多段階相変化セット手順の実施形態の概略図である。図表６００は、図５の図表５００に係るセット手順の一例であり得る。図表６００は、本明細書において説明されている何れかの実施形態に係るセット手順の電流プロファイルの図表であり得る。図表６００は、メモリ構成の特定のＰＭ構造についてテストされた手順を示す。メモリアーキテクチャ及び／又はＰＭが異なれば、示される値は変化し得るが、図表６００の基本の曲線は、同様に当てはまることが予期されるということが理解されよう。 
【００４２】
図表６００の曲線は、結晶を融解し、次に急冷して結晶が成長することを可能にするパルス、又は、電流及び温度を連続してランプアップして結晶化を達成するパルスの何れかを提供するこれまでのセットアルゴリズムとは異なって理解されよう。図表６００は、初期化段階６３０、核形成段階６１０、成長段階６２０、及び完結段階６４０という４つの異なる段階を有すものと理解され得る。一実施形態において、核形成６１０は、最適なシード電流又は温度のセル間の差異を考慮する核形成段階６１２および６１４に分割される。 
【００４３】
一実施形態において、図表６００は、初期電流パルスでＡから開始する。Ａは最初にＰＭを融解できる。一実施形態において、Ａにおける電流スパイクは、ＰＭをアモルファス化するのに必要な最小限の電流量に抑えられ、これにより、より早くＰＭが冷却してより低温に戻って核形成段階を開始することが可能になる。一実施形態において、パルスは、およそ０．１ｎｓの間、１５０μＡより低い電流に制限される。ここで、当該電流は消失し、ＰＭはＢにおいて冷却する。初期パルスから核形成開始までの時間（すなわち、段階６３０の時間）は３０ｎｓより短いと予想される。 
【００４４】
核形成６１２はＣにおいて起こり、Ｃは、最も低いセル温度で核形成を開始する。低い核形成電流を有するセルは、より長い核形成時間を必要することが理解されよう。従って、核形成６１２は、約５００ｎｓの時間を有し得、当該時間は、最大約１００ｎｓ又はそれより長い時間だけ変化し得る。一実施形態において、核形成６１２の期待される電流は、およそ２０μＡ〜３０μＡであり、デルタが５μＡで１０μＡ〜５０μＡの範囲にあり得る。核形成６１４は、Ｅの第２の核形成段階であり、その前に、Ｄにおいて電流をランピングしてＰＭの温度を上げる。Ｄにおけるランピングは、３０ｎｓより短い時間かかることが予期される。一実施形態において、核形成６１４の期待される電流は、およそ３０μＡ〜４０μＡであり、デルタが５μＡで１０μＡ〜７０μＡの範囲にあり得る。一実施形態において、核形成６１４の時間は、およそ３００ｎｓであり、当該時間は最大約７０ｎｓほどの時間だけ変化し得る。段階６１２は核形成を開始し、段階６１４は、その核形成分布における残りのビットを捕え、結晶成長の促進を開始する。 
【００４５】
Ｆにおいて、制御ロジックは、電流をランピングして温度をより高温に上げ、Ｇにおいて結晶成長を促進する。Ｆにおけるランピングは、３０ｎｓより短い時間かかることが予期される。一実施形態において、成長段階６２０は、およそ４０μＡ〜６０μＡの範囲にあり、およそ５０ｎｓの時間にわたって保たれることが予期され、最大約１０ｎｓだけ変化し得る。一実施形態において、セット手順は、Ｈにおいて電流をＩの終了又は完結段階６４０にランプダウンする。一実施形態において、段階６４０の期待される電流範囲は、およそ２０μＡ〜３５μＡであり、デルタが５μＡで１０μＡ〜５０μＡの範囲にあり得る。一実施形態において、成長６２０の電流から完結段階６４０の終了までの遷移の全体の時間は最大約３０ｎｓ、又はそれより短い時間である。段階６４０は、ＳＥＴバック電流に保持しながらの、制御されたランプダウン又はステップダウンを含み得る。メモリセルのいくつかのエリアが、成長６２０の過程にわたって乱され、融解してアモルファス状態に戻される可能性があることが理解されよう。段階６４０は、短期間のより低い温度での制御を提供でき、結晶構造の一部でのランダムな過熱によって起こり得る結晶の乱れをセルがアニールし、「修復」することを可能にする。 
【００４６】
図７は、多段階相変化セット手順を実装するためのプロセスの実施形態のフロー図である。プロセス７００は、本明細書において説明されている任意の実施形態に従って相変化材料のセットを実行するための動作の一実施形態を示す。セット手順は、１若しくは０、又は論理ハイ及び論理ローを表すために、ＰＭを結晶状態又はアモルファス状態にセットする。コントローラ又は制御ロジックは、ＰＭの状態をセットすることによってデータビットを書き込む。制御ロジックは、ホスト又はホストプロセッサから、ＰＭ内の指定された記憶位置への書き込み要求を受信する（７０２）。ＰＭは、光信号に応答してセットされるストレージの一部、又は、電流若しくは他の形態の局所的な温度制御によってセットされるストレージの一部であり得ることが理解されよう。 
【００４７】
一実施形態において、制御ロジックは、初期パルスを与えてＰＭを融解する（７０４）。初期パルスは、ＰＭを融解し、それをアモルファス状態にすることができる。一実施形態において、制御ロジックは、ＰＭを結晶状態にセットするか、又は、ＰＭをアモルファス状態にリセットするかを判断する（７０６）。ＰＭがアモルファス状態にリセットされるべきである場合（７０８の「いいえ」の分岐）、ＰＭは既にアモルファスなので、手順は終了し得る。 
【００４８】
ＰＭが結晶状態にセットされるべきである場合（７０８の「はい」の分岐）、一実施形態において、制御ロジックは、ＰＭを第１の核形成期間の第１の核形成温度に加熱するよう制御する（７１０）。一実施形態において、手順は複数の核形成段階をサポートする。プロセス７００においては２つの核形成段階が示されているが、２より多い核形成段階を実行することも可能であるし、単一の核形成段階のみを実行することもまた可能である。従って、制御ロジックが追加の核形成段階を実行するべきである場合（７１２の「はい」の分岐）、制御ロジックは、ＰＭを第２の核形成期間の第２の核形成温度に加熱するための動作を実行できる（７１４）。 
【００４９】
核形成段階の完了後、制御ロジックは、ＰＭを成長期間の成長温度に加熱できる（７１６）。一実施形態において、制御ロジックは、ＰＭをアニール温度に放冷するための動作を実行して、セット手順が完結される。結晶化の完結後、手順は終了し得る。 
【００５０】
図８は、多段階相変化セット手順が実装され得るコンピューティングシステムの実施形態のブロック図である。システム８００は、本明細書において説明されている任意の実施形態に係るコンピューティングデバイスを表し、ラップトップコンピュータ、デスクトップコンピュータ、サーバ、ゲーム若しくはエンターテインメント制御システム、スキャナ、コピー機、プリンタ、ルーティング若しくはスイッチングデバイス、又は他の電子デバイスであり得る。システム８００はプロセッサ８２０を含み、プロセッサ８２０は、システム８００の命令の処理、動作管理、及び実行を提供する。プロセッサ８２０は、システム８００のための処理を提供する任意のタイプのマイクロプロセッサ、中央処理装置（ＣＰＵ）、処理コア、又は他の処理ハードウェアを含み得る。プロセッサ８２０は、システム８００の全体動作を制御し、１又は複数のプログラマブル汎用若しくは専用マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、プログラマブルコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）若しくは同様のもの、又はそのようなデバイスの組み合わせであり得る、又はそれを含み得る。 
【００５１】
メモリサブシステム８３０は、システム８００のメインメモリを表し、プロセッサ８２０が実行するコード、又はルーチンの実行で使用されるデータ値の一時的なストレージを提供する。メモリサブシステム８３０は、リードオンリメモリ（ＲＯＭ）、フラッシュメモリ、１又は複数の様々なランダムアクセスメモリ（ＲＡＭ）、若しくは他のメモリデバイス、又はそのようなデバイスの組み合わせなどの１又は複数のメモリデバイスを含み得る。メモリサブシステム８３０は、とりわけ、オペレーティングシステム（ＯＳ）８３６を格納し、かつそのホストとして働いて、システム８００において命令を実行するためのソフトウェアプラットフォームを提供する。更に、他の命令８３８がメモリサブシステム８３０に格納され、そこから実行されて、システム８００のロジック及び処理が提供される。ＯＳ８３６及び命令８３８はプロセッサ８２０によって実行される。メモリサブシステム８３０は、データ、命令、プログラム、又は他のアイテムを格納するメモリデバイス８３２を含む。一実施形態において、メモリサブシステムはメモリコントローラ８３４を含む。メモリコントローラ８３４は、コマンドを生成してメモリデバイス８３２に発行するメモリコントローラである。メモリコントローラ８３４は、プロセッサ８２０の物理的な一部であり得ることが理解されよう。 
【００５２】
プロセッサ８２０及びメモリサブシステム８３０は、バス／バスシステム８１０に結合される。バス８１０は抽象化されており、それは、適切なブリッジ、アダプタ、及び／又はコントローラによって接続された、任意の１又は複数の別個の物理的バス、通信回線／インタフェース、及び／又はポイントツーポイント接続を表す。従って、バス８１０は、例えば、システムバス、ペリフェラルコンポーネントインタコネクト（ＰＣＩ）バス、ハイパートランスポート若しくは業界標準アーキテクチャ（ＩＳＡ）バス、小型コンピュータシステムインタフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）、又は米国電気電子技術者協会（ＩＥＥＥ）規格１３９４バス（一般に「ファイヤワイヤ」と称される）のうちの１又は複数を含み得る。バス８１０のバスはまた、ネットワークインタフェース８５０のインタフェースにも対応できる。 
【００５３】
システム８００はまた、バス８１０に結合された、１又は複数の入出力（Ｉ／Ｏ）インタフェース８４０、ネットワークインタフェース８５０、１又は複数の内部大容量記憶デバイス８６０、周辺機器インタフェース８７０を含む。Ｉ／Ｏインタフェース８４０は１又は複数のインタフェースコンポーネントを含み得る。ユーザは、それを介してシステム８００と対話する（例えば、ビデオ、オーディオ、及び／又は英数字のインタフェーシング）。ネットワークインタフェース８５０は、１又は複数のネットワークを通じて遠隔デバイス（例えば、サーバ、他のコンピューティングデバイス）と通信する能力をシステム８００に提供する。ネットワークインタフェース８５０は、イーサネット（登録商標）アダプタ、無線相互接続コンポーネント、ＵＳＢ（ユニバーサルシリアルバス）、又は他の有線若しくは無線規格ベースのインタフェース若しくはプロプライエタリインタフェースを含み得る。 
【００５４】
ストレージ８６０は、不揮発的に大量のデータを格納するための、１又は複数の磁気、ソリッドステート、若しくは光ベースのディスク、又はそれらの組み合わせなどの任意の従来の媒体であり得る、又はそれを含み得る。ストレージ８６０は、コード又は命令、及びデータ８６２を永続的な状態で保持する（すなわち、システム８００への電力が遮断されても値が保持される）。ストレージ８６０は、一般的に「メモリ」であると見なされ得るが、メモリ８３０は、命令をプロセッサ８２０に提供する実行メモリ又はオペレーティングメモリである。ストレージ８６０が不揮発性である一方で、メモリ８３０は、揮発性メモリ（すなわち、システム８００への電力が遮断されると、データの値又は状態が不確定となる）を含み得る。 
【００５５】
周辺機器インタフェース８７０は、具体的に上述されていない任意のハードウェアインタフェースを含み得る。周辺機器とは通常、システム８００に従属的に接続するデバイスを指す。従属的な接続とは、システム８００がソフトウェア及び／又はハードウェアのプラットフォームを提供する接続であり、当該プラットフォームにおいて動作が実行され、当該プラットフォームとユーザは対話する。 
【００５６】
一実施形態において、メモリサブシステム８３０はロックステップＰＭセットロジック８８０を含む。当該ロジックは、本明細書において説明された任意の実施形態に係るＰＭベースのメモリの結晶状態を局所的にセットできる。メモリ８３２の一部又は全部は、ＰＣＭであり得る。一実施形態において、１又は複数のＰＣＭメモリは、システム８００の１又は複数の他のコンポーネントサブシステムに含まれる。ＰＣＭは、核形成及び結晶成長のための別々の段階を有する手順に従ってセットされ得る。従って、ロジック８８０は、ある期間にわたる核形成のための第１の温度にＰＣＭを加熱し、次に、ある期間にわたる成長のための第２の温度にＰＣＭを加熱できる。ロジック８８０は、メモリサブシステム８３０の一部であるとして示される。しかしながら、一実施形態において、システム８００は、システム８００のハードウェアプラットフォームの一部ではないＰＣＭ記憶媒体の状態をセットするコンピューティングデバイスである。従って、ロジック８８０は、Ｉ／Ｏインタフェース８４０又は周辺機器インタフェース８７０などの異なるサブシステムの一部であり得、ロジック８８０は外部媒体のＰＭを光学的に加熱する。 
【００５７】
図９は、多段階相変化セット手順が実装され得るモバイルデバイスの実施形態のブロック図である。デバイス９００は、コンピューティングタブレット、携帯電話若しくはスマートフォン、無線対応電子書籍リーダ、ウェアラブルコンピューティングデバイス、又は他のモバイルデバイスなどのモバイルコンピューティングデバイスを表す。コンポーネントのうちのいくつかのものが概して示されており、そのようなデバイスの全てのコンポーネントがデバイス９００において示されているわけではないことが理解されよう。 
【００５８】
デバイス９００はプロセッサ９１０を含む。プロセッサ９１０は、デバイス９００の主な処理動作を実行する。プロセッサ９１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブルロジックデバイス、又は他の処理手段などの１又は複数の物理的デバイスを含み得る。プロセッサ９１０によって実行される処理動作は、アプリケーション及び／又はデバイス機能が実行されるオペレーティングプラットフォーム若しくはオペレーティングシステムの実行を含む。処理動作は、人間のユーザとの、若しくは他のデバイスとのＩ／Ｏ（入出力）に関する動作、電力管理に関する動作、及び／又はデバイス９００を別のデバイスに接続することに関する動作を含む。処理動作はまた、オーディオＩ／Ｏ及び／又は表示Ｉ／Ｏに関する動作を含み得る。 
【００５９】
一実施形態において、デバイス９００はオーディオサブシステム９２０を含む。オーディオサブシステム９２０は、オーディオ機能をコンピューティングデバイスに提供することに関連付けられた、ハードウェア（例えば、オーディオハードウェア及びオーディオ回路）の、及びソフトウェア（例えば、ドライバ、コーデック）のコンポーネントを表す。オーディオ機能は、スピーカ及び／又はヘッドフォン出力、並びにマイク入力を含み得る。そのような機能のためのデバイスは、デバイス９００に統合され得る、又は、デバイス９００に接続され得る。一実施形態において、ユーザは、プロセッサ９１０によって受信され処理されるオーディオコマンドを提供することによってデバイス９００と対話する。 
【００６０】
ディスプレイサブシステム９３０は、ユーザがコンピューティングデバイスと対話するための視覚及び／又は触覚ディスプレイを提供するハードウェア（例えば、ディスプレイデバイス）の、及びソフトウェア（例えば、ドライバ）のコンポーネントを表す。ディスプレイサブシステム９３０は、ディスプレイインタフェース９３２を含む。ディスプレイインタフェース９３２は、ユーザに表示を提供するのに使用される特定の画面又はハードウェアデバイスを含む。一実施形態において、ディスプレイインタフェース９３２は、表示に関する少なくともいくつかの処理を実行する、プロセッサ９１０とは別個のロジックを含む。一実施形態において、ディスプレイサブシステム９３０は、出力及び入力の両方をユーザに提供するタッチスクリーンデバイスを含む。一実施形態において、ディスプレイサブシステム９３０は、出力をユーザに提供する高解像度（ＨＤ）ディスプレイを含む。高解像度は、およそ１００ＰＰＩ（１インチ当たりのピクセル数）又はそれより大きいピクセル密度を有するディスプレイを指し得、フルＨＤ（例えば、１０８０ｐ）、網膜ディスプレイ、４Ｋ（超高解像度すなわちＵＨＤ）、又は他のものなどのフォーマットを含み得る。 
【００６１】
Ｉ／Ｏコントローラ９４０は、ユーザとの対話に関するハードウェアデバイス及びソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ９４０は、オーディオサブシステム９２０及び／又はディスプレイサブシステム９３０の一部であるハードウェアを管理するよう動作できる。更に、Ｉ／Ｏコントローラ９４０は、デバイス９００に接続する追加のデバイスのための接続ポイントを示しており、ユーザはデバイス９００を介してシステムと対話し得る。例えば、デバイス９００に取り付けられ得るデバイスとしては、マイクデバイス、スピーカ若しくはステレオシステム、ビデオシステム若しくは他のディスプレイデバイス、キーボード若しくはキーパッドデバイス、又は、カードリーダ若しくは他のデバイスなどの特定の用途で使用するための他のＩ／Ｏデバイスが挙げられ得る。 
【００６２】
上述されたように、Ｉ／Ｏコントローラ９４０は、オーディオサブシステム９２０及び／又はディスプレイサブシステム９３０と対話できる。例えば、マイク又は他のオーディオデバイスを通じた入力は、デバイス９００の１又は複数のアプリケーション若しくは機能のための入力又はコマンドを提供できる。更に、表示出力の代わりに、又はそれに加えてオーディオ出力が提供され得る。別の例では、ディスプレイサブシステムがタッチスクリーンを含む場合、ディスプレイデバイスはまた、Ｉ／Ｏコントローラ９４０によって少なくとも部分的に管理され得る入力デバイスとしても機能する。Ｉ／Ｏコントローラ９４０によって管理されるＩ／Ｏ機能を提供すべく、デバイス９００においてはまた、追加のボタン又はスイッチも存在し得る。 
【００６３】
一実施形態において、Ｉ／Ｏコントローラ９４０は、加速度計、カメラ、光センサ若しくは他の環境センサ、ジャイロスコープ、グローバルポジショニングシステム（ＧＰＳ）、又は、デバイス９００に含まれ得る他のハードウェアなどのデバイスを管理する。入力は、直接的なユーザ対話の一部であり得ると共に、システムに環境入力を提供して、その（ノイズのフィルタリング、輝度検出のためのディスプレイの調整、カメラ用のフラッシュの適用、又は他の機能などの）動作に影響を及ぼし得る。一実施形態において、デバイス９００は、バッテリ電力使用量、バッテリの充電、及び省電力動作に関する機能を管理する電力管理９５０を含む。 
【００６４】
メモリサブシステム９６０は、デバイス９００に情報を格納するための（複数の）メモリデバイス９６２を含む。メモリサブシステム９６０は、不揮発性（メモリデバイスへの電力が遮断されても状態が変化しない）の、及び／又は揮発性（メモリデバイスへの電力が遮断されると状態が不確定となる）のメモリデバイスを含み得る。メモリ９６０は、アプリケーションデータ、ユーザデータ、音楽、写真、文書、又は他のデータ、及び、システム９００のアプリケーション及び機能の実行に関するシステムデータ（長期であっても一時であっても）を格納できる。一実施形態において、メモリサブシステム９６０は、（システム９００の制御の一部とも見なされ得、プロセッサ９１０の一部と見なされる可能性があり得る）メモリコントローラ９６４を含む。メモリコントローラ９６４は、コマンドを生成してそれをメモリデバイス９６２に発行するスケジューラを含む。 
【００６５】
接続９７０は、デバイス９００が外部デバイスと通信することを可能にする、ハードウェアデバイス（例えば、無線及び／又は有線のコネクタ、及び通信ハードウェア）と、ソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）とを含む。外部デバイスは、他のコンピューティングデバイス、無線アクセスポイント又は基地局などの別個のデバイス、及び、ヘッドセット、プリンタ、又は他のデバイスなどの周辺機器であり得る。 
【００６６】
接続９７０は、複数の異なるタイプの接続を含み得る。一般化すると、デバイス９００は、セルラー接続９７２及び無線接続９７４で示される。セルラー接続９７２は概して、ＧＳＭ（登録商標）（グローバルシステムフォーモバイルコミュニケーションズ）若しくは変形若しくは派生、ＣＤＭＡ（符号分割多重アクセス）若しくは変形若しくは派生、ＴＤＭ（時間分割多重化）若しくは変形若しくは派生、ＬＴＥ（ロングタームエボリューション、「４Ｇ」とも称される）、又は他のセルラーサービス規格によって提供されるものなどの無線キャリアによって提供されたセルラーネットワーク接続を指す。無線接続９７４は、セルラー方式ではない無線接続を指し、（Ｂｌｕｅｔｏｏｔｈ（登録商標）などの）パーソナルエリアネットワーク、（ＷｉＦｉ（登録商標）などの）ローカルエリアネットワーク、及び／又は（ＷｉＭＡＸ（登録商標）などの）ワイドエリアネットワーク、又は他の無線通信を含み得る。無線通信は、非固体媒体を介した変調された電波放射の使用を通じたデータの転送を指す。有線通信は、固体の通信媒体を介して行われる。
【００６７】
周辺接続９８０は、周辺接続を形成するハードウェアインタフェース及びコネクタ、並びにソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。デバイス９００は、他のコンピューティングデバイスに対する周辺機器（「出（ｔｏ）」９８２）であり得ると共に、デバイス９００に接続される周辺機器（「入（ｆｒｏｍ）」９８４）を有し得ることが理解されよう。デバイス９００は一般に、デバイス９００上のコンテンツの管理（例えば、ダウンロード及び／又はアップロード、変更、同期）などの目的のために、他のコンピューティングデバイスに接続する「ドッキング」コネクタを有する。更に、ドッキングコネクタは、デバイス９００が、いくつかの周辺機器に接続することを可能にし得る。当該周辺機器は、デバイス９００が、例えば、オーディオビジュアルシステム又は他のシステムへのコンテンツの出力を制御できるようにする。 
【００６８】
プロプライエタリドッキングコネクタ又は他のプロプライエタリ接続ハードウェアに加えて、デバイス９００は、一般のコネクタ又は標準ベースのコネクタによって周辺接続９８０を形成できる。一般的なタイプは、（多数の異なるハードウェアインタフェースの何れかを含み得る）ユニバーサルシリアルバス（ＵＳＢ）コネクタ、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）を含むＤｉｓｐｌａｙＰｏｒｔ、高解像度マルチメディアインタフェース（ＨＤＭＩ（登録商標））、ファイヤワイヤ、又は他のタイプを含み得る。 
【００６９】
一実施形態において、メモリサブシステム９６０はロックステップＰＭセットロジック９６６を含む。当該ロジックは、本明細書において説明された任意の実施形態に係るＰＭベースのメモリの結晶状態を局所的にセットできる。メモリ９６２の一部又は全部は、ＰＣＭであり得る。一実施形態において、１又は複数のＰＣＭメモリは、システム９００の１又は複数の他のコンポーネントサブシステムに含まれる。ＰＣＭは、核形成及び結晶成長のための別々の段階を有する手順に従ってセットされ得る。従って、ロジック９６６は、ある期間にわたる核形成のための第１の温度にＰＣＭを加熱し、次に、ある期間にわたる成長のための第２の温度にＰＣＭを加熱できる。ロジック９６６は、メモリサブシステム９３０の一部であるとして示される。しかしながら、一実施形態において、システム９００は、システム９００のハードウェアプラットフォームの一部ではないＰＣＭ記憶媒体の状態をセットするコンピューティングデバイスである。従って、ロジック９６６は、Ｉ／Ｏコントローラ９４０又は周辺接続９８０などの異なるサブシステムの一部であり得、ロジック９６６は、外部媒体のＰＭを光学的に加熱する。 
【００７０】
一態様において、相変化半導体材料における方法は、相変化半導体材料（ＰＭ）を第１の期間の第１の温度に加熱して、ＰＭの結晶状態の核形成を促進する段階と、ＰＭを第１の温度から、第２の期間の第２の温度であって、ＰＭ内の結晶成長を促進してＰＭを結晶状態にセットするための第２の温度に上げる段階とを備える。 
【００７１】
一実施形態において、ＰＭを加熱する段階は、ＰＭを流れる電流量を制御する段階を含む。一実施形態において、加熱する段階は、ＰＭに当てられるレーザ光の強度を制御する段階を含む。一実施形態において、核形成を促進するための第１の期間の第１の温度は、第１のサブ期間の第１の核形成温度と第２のサブ期間の第２の核形成温度とを含む。一実施形態において、当該方法は更に、最初にＰＭを第１の温度より高い温度に加熱して、核形成の前にＰＭをアモルファス化する段階と、第１の温度に加熱する前にＰＭを第１の温度より低い温度に放冷する段階とを備える。一実施形態において、当該方法は更に、第２の温度から第３の期間の第３の温度に下げて、第２の温度で過熱することによって引き起こされたＰＭの結晶構造の乱れをアニールする段階を備える。一実施形態において、ＰＭは相変化メモリ（ＰＣＭ）の記憶セルである。 
【００７２】
一態様において、カルコゲニド材料をセットする回路は、相変化カルコゲニド材料（ＰＭ）を加熱する電源と、電源を制御して、ＰＭを第１の期間の第１の温度に加熱してＰＭの結晶状態の核形成を促進し、かつＰＭを第１の温度から、第２の期間の第２の温度であって、ＰＭ内の結晶成長を促進してＰＭを結晶状態にセットするための第２の温度に上げる制御回路とを備える。
【００７３】
一実施形態において、制御回路は、ＰＭを流れる電流量を制御する、ＰＭに結合された回路を含む。一実施形態において、制御回路は、ＰＭに向けられたレーザ光の強度を制御する光源を含む。一実施形態において、核形成促進するための第１の期間の第１の温度は、第１のサブ期間の第１の核形成温度と第２のサブ期間の第２の核形成温度とを含む。一実施形態において、回路は更に、制御回路が、最初にＰＭを第１の温度より高い温度に加熱して核形成の前にＰＭをアモルファス化し、第１の温度に加熱する前にＰＭを第１の温度より低い温度に放冷することを備える。一実施形態において、回路は更に、制御回路が、第２の温度から第３の期間の第３の温度に下げて、第２の温度で過熱することによって引き起こされたＰＭの結晶構造の乱れをアニールすることを備える。一実施形態において、ＰＭは、相変化メモリ（ＰＣＭ）の記憶セルである。 
【００７４】
一態様において、相変化セットを実装するシステムは、相変化材料（ＰＭ）を含む相変化ダイナミックランダムアクセスメモリ（ＰＲＡＭ）と、電力を供給してＰＭを加熱する電源と、ＰＲＡＭに書き込むコントローラと、ＰＲＡＭからアクセスされたデータに基づいて表示を生成するよう結合されたタッチスクリーンディスプレイとを備え、当該コントローラは、電源からの熱をＰＭに加えることを制御する制御回路を含み、当該コントローラは、ＰＭを第１の期間の第１の温度に加熱してＰＭの結晶状態の核形成を促進し、かつＰＭを第１の温度から、第２の期間の第２の温度であって、ＰＭ内の結晶成長を促進してＰＭを結晶状態にセットするための第２の温度に上げる。 
【００７５】
一実施形態において、コントローラは、ＰＭを流れる電流量を制御する。一実施形態において、コントローラは、ＰＭに向けられたレーザ光の強度を制御する。一実施形態において、核形成を促進するための第１の期間の第１の温度は、第１のサブ期間の第１の核形成温度と第２のサブ期間の第２の核形成温度とを含む。一実施形態において、システムは更に、コントローラが、最初にＰＭを第１の温度より高い温度に加熱して、核形成の前にＰＭをアモルファス化し、第１の温度に加熱する前にＰＭを第１の温度より低い温度に放冷することを備える。一実施形態において、システムは更に、コントローラが、第２の温度から第３の期間の第３の温度に下げて、第２の温度で過熱することによって引き起こされたＰＭの結晶構造の乱れをアニールすることを備える。 
【００７６】
一態様において、相変化半導体材料をセットするための装置は、相変化半導体材料（ＰＭ）を第１の期間の第１の温度に加熱してＰＭの結晶状態の核形成を促進するための手段と、ＰＭを第１の温度から、第２の期間の第２の温度であって、ＰＭ内の結晶成長を促進してＰＭを結晶状態にセットするための第２の温度に上げるための手段とを備える。当該装置は、上述の方法の何れかの実施形態に係る動作を実行するための手段を含み得る。 
【００７７】
一態様において、製造物品は、コンテンツを格納したコンピュータ可読記憶媒体を備え、当該コンテンツは、実行された場合、相変化半導体材料（ＰＭ）を第１の期間の第１の温度に加熱してＰＭの結晶状態の核形成を促進する動作と、ＰＭを第１の温度から、第２の期間の第２の温度であって、ＰＭ内の結晶成長を促進してＰＭを結晶状態にセットするための第２の温度に上げる動作とを含む、相変化半導体材料をセットするための動作を機械に実行させる。当該製造物品は、上述の方法の何れかの実施形態に係る動作を実行するためのコンテンツを含み得る。 
【００７８】
本明細書において示されたフロー図は、一連の様々なプロセス動作の例を提供する。フロー図は、ソフトウェアルーチン又はファームウェアルーチンによって実行されるべき動作、及び物理的な動作を示し得る。一実施形態において、フロー図は、ハードウェア及び／又はソフトウェアにおいて実装され得る有限ステートマシン（ＦＳＭ）の状態を示し得る。特定の順番又は順序で示されているが、別途指定のない限り、動作の順序は変更可能である。従って、示されている実施形態は、例としてのみ理解されるべきであり、プロセスは異なる順序で実行可能であり、いくつかの動作は同時に実行され得る。更に、１又は複数の動作は、様々な実施形態では省略可能である。従って、あらゆる実施形態において全ての動作が要求されるというわけではない。他のプロセスフローが可能である。 
【００７９】
様々な動作又は機能が本明細書において説明される範囲で、それらは、ソフトウェアコード、命令、構成、及び／又はデータとして説明され得る、又は定義され得る。コンテンツは、直接実行可能なもの（「オブジェクト」又は「実行可能」な形態）、ソースコード、又は差分コード（「デルタ」又は「パッチ」コード）であり得る。本明細書において説明されている実施形態のソフトウェアコンテンツは、コンテンツを格納した製造物品によって、又は通信インタフェースを介してデータを送信するよう通信インタフェースを動作させる方法によって提供され得る。機械可読記憶媒体は、説明された機能又は動作を機械に実行させることができ、機械（例えば、コンピューティングデバイス、電子システム等）によってアクセス可能な形態の情報を格納する、記録可能／記録不可能媒体（例えば、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイス等）などの任意のメカニズムを含む。通信インタフェースは、別のデバイスに通信するよう、配線で接続された媒体、無線媒体、光媒体等のうちの何れかにインタフェース接続する、メモリバスインタフェース、プロセッサバスインタフェース、インターネット接続、ディスクコントローラ等といった任意のメカニズムを含む。通信インタフェースは、構成パラメータを提供し、及び／又は信号を送信してソフトウェアコンテンツを記述するデータ信号を提供するよう通信インタフェースを準備することによって構成され得る。通信インタフェースは、通信インタフェースに送信された１又は複数のコマンド又は信号によってアクセスされ得る。 
【００８０】
本明細書において説明されている様々なコンポーネントは、説明された動作又は機能を実行するための手段であり得る。本明細書において説明されている各コンポーネントは、ソフトウェア、ハードウェア、又はこれらの組み合わせを含む。当該コンポーネントは、ソフトウェアモジュール、ハードウェアモジュール、専用ハードウェア（例えば、特定用途向けハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）等）、埋め込みコントローラ、ハードワイヤード回路等として実装され得る。 
【００８１】
本明細書において説明されているものに加え、開示された本発明の実施形態及び実装に対して、それらの範囲から逸脱することなく様々な変更がなされ得る。従って、本明細書における説明図及び例は、例示的な意味で解釈されるべきであり、限定的な意味で解釈されるべきではない。本発明の範囲は、以下の特許請求の範囲を参照することによってのみ判断されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【外国語明細書】
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