(57)【要約】【課題】ＰＦＭ動作においても出力電圧のリップルが小さいスイッチングレギュレータを提供する。【解決手段】  誤差電流を出力する誤差増幅回路と、誤差電流が印加され誤差電圧を生成する位相補償部と、誤差電圧が所定の電圧以下にならないようにクランプするクランプ回路と、クランプ回路が動作した状態において誤差電流が所定の極性であるときに第１のレベルの比較結果信号を出力し、それ以外の場合は第２のレベルの比較結果信号を出力するＰＦＭ検出回路と、比較結果信号が第２のレベルのとき所定周波数のクロック信号を出力し、比較結果信号が第１のレベルのときクロック信号の出力を停止する発振回路と、誤差電圧と発振回路の出力とに基づいてスイッチング素子を所望のパルス幅でオン・オフするＰＷＭ変換回路とを備える。【選択図】図１
2020065402.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源端子に供給される電源電圧から出力端子に所定の出力電圧を生成するスイッチングレギュレータであって、
一端が前記出力端子に接続されたインダクタと、
前記第１の電源端子と前記インダクタの他端との間に接続されたスイッチング素子と、
前記出力電圧に基づく電圧と基準電圧との差を増幅し、誤差電流を出力する誤差増幅回路と、
前記誤差電流が印加され、誤差電圧を生成する位相補償部と、
前記誤差電圧が所定の電圧以下にならないようにクランプするクランプ回路と、
前記クランプ回路が動作した状態において前記誤差電流が所定の極性であるときに第１のレベルの比較結果信号を出力し、それ以外の場合は第２のレベルの比較結果信号を出力するＰＦＭ検出回路と、
前記比較結果信号が前記第２のレベルのとき所定周波数のクロック信号を出力し、前記比較結果信号が前記第１のレベルのとき前記クロック信号の出力を停止する発振回路と、
前記誤差電圧と前記発振回路の出力とに基づいて、前記スイッチング素子を所望のパルス幅でオン・オフするＰＷＭ変換回路とを備えることを特徴とするスイッチングレギュレータ。
【請求項２】
前記クランプ回路のクランプ動作を検出し、前記ＰＦＭ検出回路にクランプ検出信号を出力するクランプ検出回路を備え、
前記ＰＦＭ検出回路は、前記クランプ検出信号で前記クランプ回路のクランプ動作を判断する
ことを特徴とする請求項１に記載のスイッチングレギュレータ。
【請求項３】
前記誤差増幅回路の出力と前記位相補償部の間に抵抗を備え、
前記ＰＦＭ検出回路は、前記抵抗の両端の電圧によって前記誤差電流の極性を検出する
ことを特徴とする請求項１または２に記載のスイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングレギュレータに関する。
【背景技術】
【０００２】
図４に、従来のスイッチングレギュレータ５００の回路図を示す。
【０００３】
従来のスイッチングレギュレータ５００は、電源端子５０１と、接地端子５０２と、基準電圧源５１０と、誤差増幅回路５１１と、基準電圧源５１２と、ＰＦＭ比較回路５１３と、発振回路５１４と、ＰＭＯＳトランジスタ５３０と、ＮＭＯＳトランジスタ５３１と、インダクタ５４０と、容量５４１と、抵抗５４３及び５４４と、出力端子５４２と、電流電圧変換回路５２０、スロープ電圧生成回路５２１、ＰＷＭ比較回路５２２、制御回路５２３、及び逆流検出回路５２４からなるＰＷＭ変換回路５５０と、容量５６１及び抵抗５６２からなる位相補償回路５６０とを備え、これらが図示のように接続されて構成されている（例えば、特許文献１参照）。
【０００４】
誤差増幅回路５１１は、出力端子５４２の電圧ＶＯＵＴを抵抗５４３と抵抗５４４とで分圧した電圧ＶＦＢと基準電圧源５１０の基準電圧ＶＲＥＦ１とを比較して、誤差電圧ＶＥＲＲを出力する。
【０００５】
電流電圧変換回路５２０は、ＰＭＯＳトランジスタ５３０のソース電流を電圧に変換し、スロープ電圧生成回路５２１に出力する。スロープ電圧生成回路５２１は、電流電圧変換回路５２０の出力にノコギリ波を加算し、電圧ＶＣＳを出力する。ＰＷＭ比較回路５２２は、誤差電圧ＶＥＲＲと電圧ＶＣＳとを比較し、比較結果信号ＣＭＰＷを制御回路５２３に出力する。
【０００６】
ＰＦＭ比較回路５１３は、基準電圧源５１２の基準電圧ＶＲＥＦ２と誤差電圧ＶＥＲＲとを比較し、比較結果信号ＣＭＰＦを発振回路５１４に出力する。発振回路５１４は、比較結果信号ＣＭＰＦがローレベルのとき、所定の周波数で発振し、出力信号ＣＬＫとしてクロック信号を出力する。また、発振回路５１４は、比較結果信号ＣＭＰＦがハイレベルのとき、発振を停止し、出力信号ＣＬＫをローレベルに固定する。
【０００７】
逆流検出回路５２４は、ＮＭＯＳトランジスタ５３１のドレイン電圧とソース電圧とを比較し、ドレイン電圧がソース電圧より高くなると、逆電流検出信号を制御回路５２３に出力する。制御回路５２３は、入力された各信号に従って、ＰＭＯＳトランジスタ５３０とＮＭＯＳトランジスタ５３１のオン・オフを制御する。インダクタ５４０と容量５４１は、ＰＭＯＳトランジスタ５３０のドレインから出力される電圧ＶＳＷを平滑する。
【０００８】
このような構成によって負帰還ループが機能し、スイッチングレギュレータ５００は、電圧ＶＦＢが基準電圧ＶＲＥＦ１と等しくなるように動作して、出力端子５４２に電圧ＶＯＵＴを生成する。なお、特許文献１には示されていないが、一般に、誤差増幅回路５１１の出力には、図４に示すように、位相補償回路５６０が接続されており、これにより、負帰還ループが発振することを抑制している。
【０００９】
かかるスイッチングレギュレータ５００では、出力端子５４２に接続されている負荷に流れる電流（負荷電流）の大きさによって、以下のように、ＰＷＭ動作とＰＦＭ動作が切り替わる。
【００１０】
負荷電流が大きい場合、出力電圧ＶＯＵＴの低下を補うように誤差電圧ＶＥＲＲが上昇する。したがって、誤差電圧ＶＥＲＲが基準電圧ＶＲＥＦ２よりも定常的に大きくなり、発振回路５１４は、出力信号ＣＬＫとして所定周波数のクロック信号を出力し続ける。このクロック信号の立ち上がりに同期して、ＰＷＭ変換回路５５０は、ＰＭＯＳトランジスタ５３０をオンさせ、ＮＭＯＳトランジスタ５３１をオフさせる。このとき、ＰＭＯＳトランジスタ５３０のオン時間を制御する信号のパルス幅は、ＰＷＭ変換回路５５０により決定される。このように、負荷電流が大きい場合には、スイッチングレギュレータ５００は、ＰＷＭ動作となる。
【００１１】
その後、上述の状態から、負荷電流が小さくなった場合、負荷電流が小さくなってすぐの時点では、誤差電圧ＶＥＲＲが基準電圧ＶＲＥＦ２よりも定常的に大きい状態が続いている。しかし、負荷電流が小さくなっていることから、負荷電流による出力電圧ＶＯＵＴの低下が少ないため、ＰＭＯＳトランジスタ５３０をオンさせることによる出力電圧ＶＯＵＴの上昇が大きくなる。したがって、この出力電圧ＶＯＵＴの上昇を補うように誤差電圧ＶＥＲＲが低下し、基準電圧ＶＲＥＦ２よりも低い電圧値となる。よって、ＰＭＯＳトランジスタ５３０がオフとなり、出力電圧ＶＯＵＴは、低下していく。
【００１２】
そして、誤差電圧ＶＥＲＲが上昇していき基準電圧ＶＲＥＦ２よりも大きくなると、発振回路５１４は、出力信号ＣＬＫとしてクロック信号を出力する。このクロック信号の立ち上がりに同期して、ＰＷＭ変換回路５５０は、ＰＭＯＳトランジスタ５３０をオンさせ、ＮＭＯＳトランジスタ５３１をオフさせる。このとき、負荷電流が小さいことから、ＰＭＯＳトランジスタ５３０がオンしたことにより、出力電圧ＶＯＵＴがすぐに所望の電圧値を上回るため、誤差電圧ＶＥＲＲは低下する。すると、ＰＷＭ変換回路５５０は、ＰＭＯＳトランジスタ５３０をオフさせ、ＮＭＯＳトランジスタ５３１をオンさせる。また、発振回路５１４は、出力信号ＣＬＫをローレベルに固定する。このように、負荷電流が小さい場合には、発振回路５１４は、発振と停止とを繰り返す。すなわち、スイッチングレギュレータ５００は、ＰＦＭ動作となる。
【００１３】
以上のように、従来のスイッチングレギュレータ５００は、誤差電圧ＶＥＲＲと基準電圧ＶＲＥＦ２とを比較してＰＷＭ動作とＰＦＭ動作を切り替える方式を採用することにより、負荷電流が小さいときにＰＦＭ動作に移行し、電力変換効率を向上させることを可能としている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００３―２１９６３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記のような従来のスイッチングレギュレータ５００では、ＰＦＭ動作において、ＰＭＯＳトランジスタ５３０のスイッチング動作が複数回連続して発生し、出力電圧ＶＯＵＴのリップル電圧が大きくなるという課題があった。
【００１６】
この原因は、位相補償回路５６０を構成している容量５６１及び抵抗５６２によって、誤差増幅回路５１１の出力信号である誤差電圧ＶＥＲＲが鈍ることから、発振回路５１４がディスエーブルされるタイミングが遅れ、発振回路５１４の出力にクロック信号が複数回出力されてしまうためである。
【００１７】
図５は、従来のスイッチングレギュレータ５００におけるインダクタ５４０に流れるインダクタ電流ＩＬ、出力電圧ＶＯＵＴ、電圧ＶＦＢ、誤差電圧ＶＥＲＲ、比較結果信号ＣＭＰＦ、発振回路５１４の出力信号ＣＬＫの波形を示している。
【００１８】
時刻ｔ０では、比較結果信号ＣＭＰＦがハイレベルとなっており、ＰＭＯＳトランジスタ５３０は、スイッチング動作を停止している。出力電圧ＶＯＵＴの低下に伴って電圧ＶＦＢも低下していき、電圧ＶＦＢが基準電圧ＶＲＥＦ１を下回ると、誤差電圧ＶＥＲＲが上昇していく。時刻ｔ１において、誤差電圧ＶＥＲＲが基準電圧ＶＲＥＦ２を上回り、比較結果信号ＣＭＰＦがローレベルに切り替わると、信号ＣＬＫとしてクロック信号が出力され、ＰＭＯＳトランジスタ５３０がオンし、インダクタ電流ＩＬが流れる。これにより、出力電圧ＶＯＵＴが上昇していく。時刻ｔ２において、出力電圧ＶＯＵＴが所望の電圧値ＶＴＧを上回る、すなわち、電圧ＶＦＢが基準電圧ＶＲＥＦ１を上回ると、誤差電圧ＶＥＲＲが低下し始める。そして、時刻ｔ３において、誤差電圧ＶＥＲＲが基準電圧ＶＲＥＦ２を下回ると、比較結果信号ＣＭＰＦがハイレベルに切り替わる。ここで、上述のとおり、誤差増幅回路５１１の出力には位相補償回路５６０が接続されていることから、誤差電圧ＶＥＲＲは、誤差増幅回路５１１の出力電流を容量５６１で積分したもとなるため、鈍った信号となり、時刻ｔ２から緩やかに低下していく。このため、誤差電圧ＶＥＲＲが時刻ｔ２で低下し始めてから（すなわち、誤差電圧ＶＥＲＲの変化の方向が切り替わってから）基準電圧ＶＲＥＦ２を下回る（すなわち、誤差電圧ＶＥＲＲと基準電圧ＶＲＥＦ２とが交差する）時刻ｔ３までに、比較的長い期間Ｐｂがかかってしまう。その結果、時刻ｔ２から時刻ｔ３の間に、信号ＣＬＫに余計なクロック信号が出力され、ＰＭＯＳトランジスタ５３０が余計にスイッチング動作することとなる。したがって、出力電圧ＶＯＵＴのリップル電圧が大きくなってしまう。
【００１９】
本発明は、以上のような課題を解決するためになされたものであり、ＰＦＭ動作における出力電圧のリップル電圧を低減することが可能なスイッチングレギュレータを提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明のスイッチングレギュレータは、一端が出力端子に接続されたインダクタと、第１の電源端子とインダクタの他端との間に接続されたスイッチング素子と、出力電圧に基づく電圧と基準電圧との差を増幅し誤差電流を出力する誤差増幅回路と、誤差電流が印加され誤差電圧を生成する位相補償部と、誤差電圧が所定の電圧以下にならないようにクランプするクランプ回路と、クランプ回路が動作した状態において誤差電流が所定の極性であるときに第１のレベルの比較結果信号を出力し、それ以外の場合は第２のレベルの比較結果信号を出力するＰＦＭ検出回路と、比較結果信号が第２のレベルのとき所定周波数のクロック信号を出力し、比較結果信号が第１のレベルのときクロック信号の出力を停止する発振回路と、誤差電圧と発振回路の出力とに基づいてスイッチング素子を所望のパルス幅でオン・オフするＰＷＭ変換回路とを備えることを特徴とする。
【発明の効果】
【００２１】
本発明のスイッチングレギュレータによれば、誤差電圧をクランプするクランプ回路を備え、ＰＦＭ検出回路がクランプ動作と誤差電流の極性によってＰＦＭ検出するように構成したことによって、ＰＦＭ動作において余計なスイッチング動作を抑制することができる。従って、ＰＦＭ動作における電圧ＶＯＵＴのリップル電圧を小さくすることが可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態のスイッチングレギュレータを示す回路図である。
【図２】図１のスイッチングレギュレータの各ノードの波形を示す図である。
【図３】本実施形態のスイッチングレギュレータの他の例を示す回路図である。
【図４】従来のスイッチングレギュレータを示す回路図である。
【図５】図４に示すスイッチングレギュレータの各ノードの信号波形を示す図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態について、図面を参照して説明する。
【００２４】
図１は、本発明の実施形態のスイッチングレギュレータ１００の回路図である。
【００２５】
本実施形態のスイッチングレギュレータ１００は、電源端子１０１と、接地端子１０２と、基準電圧回路１１０と、誤差増幅回路１１１と、クランプ回路１１２と、ＰＦＭ検出回路１１３と、発振回路１１４と、クランプ検出回路１１５と、スイッチング素子であるＰＭＯＳトランジスタ１３０及びＮＭＯＳトランジスタ１３１と、インダクタ１４０と、容量１４１と、抵抗１４３と、抵抗１４４と、出力端子１４２と、ＰＷＭ変換回路１５０と、位相補償部１６０とを備えている。ＰＷＭ変換回路１５０は、電流電圧変換回路１２０と、スロープ電圧生成回路１２１と、ＰＷＭ比較回路１２２と、制御回路１２３と、逆流検出回路１２４とを備えている。位相補償部１６０は、例えば、容量１６１と、抵抗１６２で構成されている。
【００２６】
基準電圧回路１１０は、一端が誤差増幅回路１１１の非反転入力端子に接続され、他端が接地端子１０２に接続されている。誤差増幅回路１１１は、反転入力端子が抵抗１４３の他端と抵抗１４４の一端に接続され、出力がクランプ回路１１２の第１の出力と位相補償部１６０の一端とＰＷＭ比較回路１２２の反転入力端子とＰＦＭ検出回路１１３の第１の入力に接続されている。クランプ検出回路１１５は、入力がクランプ回路１１２の第２の出力に接続され、出力がＰＦＭ検出回路１１３の第２の入力に接続されている。発振回路１１４は、入力がＰＦＭ検出回路１１３の出力に接続され、出力が制御回路１２３の入力に接続されている。スロープ電圧生成回路１２１は、入力が電流電圧変換回路１２０の出力に接続され、出力がＰＷＭ比較回路１２２の非反転入力端子に接続されている。ＰＷＭ比較回路１２２は、出力が制御回路１２３の入力に接続されている。ＰＭＯＳトランジスタ１３０は、ソースが電源端子１０１と電流電圧変換回路１２０の入力に接続され、ゲートが制御回路１２３の出力に接続され、ドレインがインダクタ１４０の一端と逆流検出回路１２４の非反転入力端子とＮＭＯＳトランジスタ１３１のドレインに接続されている。ＮＭＯＳトランジスタ１３１は、ゲートが制御回路１２３の出力に接続され、ソースが接地端子１０２に接続されている。逆流検出回路１２４は、反転入力端子が接地端子１０２に接続され、出力が制御回路１２３の入力に接続されている。インダクタ１４０は、他端が容量１４１の一端と抵抗１４３の一端と出力端子１４２に接続されている。容量１４１の他端は接地端子１０２に接続されている。抵抗１４４は、他端が接地端子１０２に接続されている。容量１６１と抵抗１６２は、誤差増幅回路１１１の出力と接地端子１０２の間に直列に接続されている。
【００２７】
次に上記のように構成されたスイッチングレギュレータ１００の動作について説明する。
【００２８】
誤差増幅回路１１１は、出力端子１４２の電圧ＶＯＵＴを抵抗１４３と抵抗１４４で分圧した電圧ＶＦＢと基準電圧回路１１０の電圧ＶＲＥＦを比較して、電流ＩＥＲＲを出力する。電流ＩＥＲＲの極性は、誤差増幅回路１１１から流れ出す方向を正とする。位相補償部１６０は、電流ＩＥＲＲが印加され電圧ＶＥＲＲを発生する。
【００２９】
電流電圧変換回路１２０は、ＰＭＯＳトランジスタ１３０のソース電流を電圧に変換し、スロープ電圧生成回路１２１に入力する。スロープ電圧生成回路１２１は、電流電圧変換回路１２０の出力にノコギリ波を加算し、電圧ＶＣＳを出力する。ＰＷＭ比較回路１２２は、電圧ＶＥＲＲと電圧ＶＣＳを比較し、比較結果の信号ＣＭＰＷを制御回路１２３に出力する。
【００３０】
クランプ回路１１２は、電圧ＶＥＲＲが所定の電圧以下にならないようクランプする。クランプ検出回路１１５は、クランプ回路１１２の動作を検出して、クランプ動作をしている場合にハイレベル信号を出力し、それ以外の場合はローレベル信号を出力する。クランプ検出回路１１５は、例えば、クランプ動作をクランプ回路１１２の電流によって検出する。
【００３１】
ＰＦＭ検出回路１１３は、クランプ検出回路１１５からハイレベル信号が入力され、電流ＩＥＲＲの極性が負であることを検出したとき信号ＰＦＭをハイレベルにし、それ以外は信号ＰＦＭをローレベルにする。
【００３２】
発振回路１１４は、信号ＰＦＭがローレベルのとき出力から所定周波数のクロック信号ＣＬＫを出力（イネーブル）し、信号ＰＦＭがハイレベルのときクロック信号ＣＬＫをローレベルに固定（ディスエーブル）する。逆流検出回路１２４は、ＮＭＯＳトランジスタ１３１のドレイン電圧とソース電圧を比較し、ドレイン電圧がソース電圧より高くなると、逆電流検出信号を制御回路１２３に出力する。
【００３３】
制御回路１２３は、入力された各信号に従って、ＰＭＯＳトランジスタ１３０とＮＭＯＳトランジスタ１３１のオン、オフを制御する。インダクタ１４０と容量１４１は、ＰＭＯＳトランジスタ１３０とＮＭＯＳトランジスタ１３１の接続点から出力される電圧ＶＳＷを平滑する。
【００３４】
このような回路構成によって負帰還ループが機能し、スイッチングレギュレータ１００は、電圧ＶＦＢが基準電圧ＶＲＥＦと等しくなるように動作して、出力端子１４２に電圧ＶＯＵＴを生成する。
【００３５】
スイッチングレギュレータ１００は、出力端子１４２に接続される負荷（図示せず）に流れる電流（負荷電流）の大きさによって、以下のように、ＰＷＭ動作とＰＦＭ動作が切り替わる。
【００３６】
負荷電流が大きい場合、出力電圧ＶＯＵＴの低下を補うように電圧ＶＥＲＲが上昇するので、クランプ回路１１２はクランプ動作していない。従って、クランプ検出回路１１５はローレベルを出力するので、発振回路１１４はＰＦＭ検出回路１１３によってイネーブルされる。このとき、電圧ＶＳＷのパルス幅はＰＷＭ変換回路１５０で決定され、スイッチングレギュレータ１００は、ＰＷＭ動作している。
【００３７】
負荷電流が小さい場合、電圧ＶＥＲＲが低下して、クランプ回路１１２のクランプ電圧以下になると、クランプ回路１１２がクランプ動作する。従って、クランプ検出回路１１５はハイレベルをＰＦＭ検出回路１１３に出力する。ＰＦＭ検出回路１１３は、さらに電流ＩＥＲＲの極性が負であることを検出すると、発振回路１１４をディスエーブルする。
【００３８】
従って、ＰＭＯＳトランジスタ１３０はオフするので、容量１４１の電荷が負荷電流によって放電され続けて出力電圧ＶＯＵＴが低下する。それに応じて誤差増幅回路１１１は正極性の電流ＩＥＲＲを出力するので、発振回路１１４はＰＦＭ検出回路１１３によってイネーブルされる。このように、負荷電流が小さい場合には、発振回路１１４は、発振と停止とを繰り返す。すなわち、スイッチングレギュレータ１００は、ＰＦＭ動作となる。
【００３９】
このようにして本発明の第１の実施形態のスイッチングレギュレータ１００は、負荷電流が小さいときにＰＦＭ動作に移行し、電力変換効率を向上させることが可能である。
【００４０】
図２は、本実施形態のスイッチングレギュレータ１００のインダクタ電流ＩＬ、出力電圧ＶＯＵＴ、電圧ＶＦＢ、電圧ＶＥＲＲ、電流ＩＥＲＲ、比較結果信号ＰＦＭ、クロック信号ＣＬＫの波形を示している。図２では、クランプ回路１１２がクランプ動作をしていて、電圧ＶＥＲＲはクランプ電圧になっている状態を示している。
【００４１】
時刻ｔ０では、信号ＰＦＭがハイレベルとなっており、ＰＭＯＳトランジスタ１３０はスイッチング動作を停止してオフしている。ＰＭＯＳトランジスタ１３０がオフしていることから、出力電圧ＶＯＵＴが低下し、これに伴って電圧ＶＦＢは低下していく。電圧ＶＦＢが低下していくことから、誤差増幅回路１１１が出力する電流ＩＥＲＲは上昇していく。
【００４２】
時刻ｔ１において、電圧ＶＦＢが電圧ＶＲＥＦを下回ると、電流ＩＥＲＲの極性が正となるために信号ＰＦＭがローレベルに反転する。信号ＰＦＭがローレベルになるとクロック信号ＣＬＫが出力され、ＰＭＯＳトランジスタ１３０とＮＭＯＳトランジスタ１３１のスイッチング動作を開始する。これによってインダクタ電流が流れて電圧ＶＯＵＴ、及び電圧ＶＦＢが上昇する。
【００４３】
時刻ｔ２において、電圧ＶＦＢが電圧ＶＲＥＦよりも大きくなり、電流ＩＥＲＲの極性が負となって、クランプ回路１１２がクランプ動作をしているため、信号ＰＦＭがハイレベルとなる。
【００４４】
このように、本実施形態によれば、ＰＦＭ比較回路１１３は、クランプ検出回路１１５の信号を受け、且つ電流ＩＥＲＲの極性を検出することによって、従来よりも短い遅延時間で信号ＰＦＭをハイレベルにすることができる。即ち、時刻ｔ１において発振回路１１４から出力信号ＣＬＫとしてクロック信号が出力された後、信号ＣＬＫに余計なクロック信号が出力されることを防ぐことができる。従って、ＰＭＯＳトランジスタ１３０が余計にスイッチング動作することがないため、出力電圧ＶＯＵＴのリップル電圧が大きくなることを抑制することが可能となる。
【００４５】
次に、図３を参照して、本実施形態のスイッチングレギュレータの他の例について説明する。
【００４６】
本実施形態は、図１の回路から、ＰＦＭ検出回路１１３が誤差増幅回路１１１の出力する電流ＩＥＲＲの極性を検出する方法を変更している。詳細には、誤差増幅回路１１１の出力とＰＷＭ比較回路１２２の反転入力端子の間に抵抗１１６を設けている。
【００４７】
抵抗１１６は、一端が誤差増幅回路１１１の出力とＰＦＭ検出回路１１３の第１の入力に接続され、他端がクランプ回路１１２の入力と位相補償部１６０の一端とＰＷＭ比較回路１１２の反転入力端子とＰＦＭ検出回路１１３の第２の入力に接続されている。その他の構成については、図１と同一であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
【００４８】
電流ＩＥＲＲは、抵抗１１６によって電圧に変換される。ＰＦＭ検出回路１１３は、入力される抵抗１１６の両端の電圧によって電流ＩＥＲＲの極性を検出する。それ以外の各要素の動作は図１の回路と同様である。
【００４９】
このように、電流ＩＥＲＲの極性を抵抗１１６によって変換した電圧によって検出しても、同様に従来よりも短い遅延時間で信号ＰＦＭをハイレベルにすることができる。従って、電圧ＶＯＵＴのリップル電圧を抑制することが可能となる。
【００５０】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能である。
【００５１】
例えば、上記実施形態においては、クランプ検出回路１１５を備えた構成で説明したが、ＰＦＭ検出回路１１３がクランプ動作を検出するように構成しても良い。また、上記実施形態において、スイッチングレギュレータとしてＭＯＳトランジスタを用いた例を説明したが、バイポーラトランジスタ等を用いてもよい。また、上記実施形態において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの極性を反転させた回路構成を用いることも可能である。
【符号の説明】
【００５２】
１００  スイッチングレギュレータ
１１０  基準電圧回路
１１１  誤差増幅回路
１１２  クランプ回路
１１３  ＰＦＭ検出回路
１１４  発振回路
１１５  クランプ検出回路
１２０  電流電圧変換回路
１２１  スロープ電圧生成回路
１２２  ＰＷＭ比較回路
１２３  制御回路
１２４  逆流検出回路
１３０  ＰＭＯＳトランジスタ（第１のスイッチング素子）
１３１  ＮＭＯＳトランジスタ（第２のスイッチング素子）
１５０  ＰＷＭ変換回路
１６０  位相補償部
【図１】
2020065402.tif 000003
【図２】
2020065402.tif 000004
【図３】
2020065402.tif 000005
【図４】
2020065402.tif 000006
【図５】
2020065402.tif 000007