(57)【要約】【課題】  半導体基板に対する加工の位置ずれをより抑制することができる技術を提供する。【解決手段】  半導体装置の製造方法は、半導体基板の表面の一部にアライメントマークを形成する工程と、アライメントマークを基準として、半導体基板の表面の他の一部に対してイオンを注入することによって半導体基板内に半導体基板の表面に露出する拡散領域を形成する工程と、半導体基板の表面に、拡散領域を覆わないとともにアライメントマークを覆う保護膜を形成する工程と、保護膜の表面と拡散領域を覆うように、保護膜よりも薄いエピタキシャル層を形成する工程と、保護膜をエッチングすることにより、保護膜を除去してアライメントマークを露出させる工程と、アライメントマークを基準として、エピタキシャル層を加工する工程を有する。【選択図】図４
2020141105.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
半導体基板の表面の一部にアライメントマークを形成する工程と、
前記アライメントマークを基準として、前記半導体基板の前記表面の他の一部に対してイオンを注入することによって前記半導体基板内に前記半導体基板の前記表面に露出する拡散領域を形成する工程と、
前記半導体基板の前記表面に、前記拡散領域を覆わないとともに前記アライメントマークを覆う保護膜を形成する工程と、
前記保護膜の表面と前記拡散領域を覆うように、前記保護膜よりも薄いエピタキシャル層を形成する工程と、
前記保護膜をエッチングすることにより、前記保護膜を除去して前記アライメントマークを露出させる工程と、
前記アライメントマークを基準として、前記エピタキシャル層を加工する工程、
を有する、製造方法。
【請求項２】
前記エピタキシャル層を加工する前記工程が、前記エピタキシャル層の表面にトレンチを形成する工程を含む、請求項１に記載の製造方法。
【請求項３】
前記拡散領域を形成する前記工程では、複数の前記拡散領域を形成し、
前記トレンチを形成する前記工程では、隣接する２つの前記拡散領域の間の範囲に前記トレンチを形成する、請求項２に記載の製造方法。
【請求項４】
前記トレンチを形成する前記工程では、前記エピタキシャル層の前記表面から前記拡散領域に達する前記トレンチを形成する、請求項２に記載の製造方法。
【請求項５】
前記アライメントマークを露出させる前記工程では、等方性エッチングによって前記保護膜を除去する、請求項１〜４のいずれか一項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、半導体装置の製造方法に関する。
【０００２】
半導体装置の製造において、半導体基板に対する各種の加工の位置ずれを抑制するために、半導体基板に形成したアライメントマークを利用する技術が知られている。例えば、特許文献１に開示される半導体装置の製造方法では、半導体基板の表面の一部に凹部を形成することにより、半導体基板の表面と凹部の底面を接続する段差部をアライメントマークとして用いている。
【０００３】
特許文献１の製造方法では、形成したアライメントマークを基準として、半導体基板の表面の一部に対してイオンを注入することにより拡散領域を形成する。次いで、半導体基板の表面にエピタキシャル層を形成する。このとき、アライメントマークもエピタキシャル層に覆われる。エピタキシャル層は、半導体基板の表面の形状に倣って成長する。このため、アライメントマークの上方に位置するエピタキシャル層の表面に凹部が形成される。特許文献１の製造方法では、当該凹部の段差部を新たなアライメントマークとして用いる。そして、新たなアライメントマークを基準として、エピタキシャル層に対する加工を行う。これにより、拡散領域とエピタキシャル層に対する加工範囲との間における位置ずれが抑制される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−１３８９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の製造方法では、半導体基板の表面に形成したアライメントマーク（すなわち、段差部）を覆うようにエピタキシャル層が成長する。このため、エピタキシャル層の成長過程において、エピタキシャル層に形成される段差部（すなわち、エピタキシャル層の表面と凹部の底面を接続する部分）が徐々に傾斜してしまう。その結果、エピタキシャル層の表面に形成されたアライメントマークを用いて位置決めを行う場合には、位置決めの精度が低くなる。本明細書では、半導体基板に対する加工の位置ずれをより抑制することができる技術を提供する。
【課題を解決するための手段】
【０００６】
本明細書が開示する半導体装置の製造方法は、半導体基板の表面の一部にアライメントマークを形成する工程と、前記アライメントマークを基準として、前記半導体基板の前記表面の他の一部に対してイオンを注入することによって前記半導体基板内に前記半導体基板の前記表面に露出する拡散領域を形成する工程と、前記半導体基板の前記表面に、前記拡散領域を覆わないとともに前記アライメントマークを覆う保護膜を形成する工程と、前記保護膜の表面と前記拡散領域を覆うように、前記保護膜よりも薄いエピタキシャル層を形成する工程と、前記保護膜をエッチングすることにより、前記保護膜を除去して前記アライメントマークを露出させる工程と、前記アライメントマークを基準として、前記エピタキシャル層を加工する工程を有する。
【０００７】
上記の製造方法では、半導体基板の表面の一部に形成されたアライメントマークを基準として、半導体基板の表面にイオンを注入することによって拡散領域を形成する。そして、拡散領域を覆わないとともにアライメントマークを覆う保護膜を形成する。その後、保護膜の表面と拡散領域を覆うようにエピタキシャル層を形成する。この工程では、エピタキシャル層の厚みが保護膜の厚みよりも薄くなるように、エピタキシャル層を形成する。したがって、拡散領域を覆うエピタキシャル層の表面の位置が保護膜の表面の位置よりも低くなる。このため、拡散領域を覆うエピタキシャル層と保護膜を覆うエピタキシャル層が分離される。その後、エッチングによって保護膜を除去すると、保護膜の表面に形成されたエピタキシャル層が保護膜とともに除去される。これにより、拡散領域を覆うエピタキシャル層を残存させつつ、アライメントマークを露出させることができる。その後、露出したアライメントマークを基準としてエピタキシャル層を加工する。したがって、拡散領域を形成するために利用されるアライメントマークと同じアライメントマークを利用してエピタキシャル層を加工することができる。このように、上記の製造方法によれば、拡散領域とエピタキシャル層に対する加工範囲との間における位置ずれを抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】実施例１の製造方法におけるアライメントマークを形成する工程の説明図。
【図２】実施例１の製造方法における拡散領域を形成する工程の説明図。
【図３】実施例１の製造方法における保護膜を形成する工程の説明図。
【図４】実施例１の製造方法におけるエピタキシャル層を形成する工程の説明図。
【図５】実施例１の製造方法における保護膜を除去する工程の説明図。
【図６】実施例１の製造方法におけるトレンチを形成する工程の説明図。
【図７】実施例１の製造方法によって製造された半導体装置の断面図。
【図８】実施例２の製造方法におけるトレンチを形成する工程の説明図。
【図９】実施例２の製造方法によって製造された半導体装置の断面図。
【発明を実施するための形態】
【０００９】
（実施例１）
図面を参照して、実施例１の製造方法について説明する。実施例１の製造方法では、まず、図１に示すように、ｎ型の窒化ガリウムにより構成されたＧａＮ基板１４上に、ｎ型のドリフト層１６をエピタキシャル成長により形成する。ドリフト層１６はＧａＮにより構成されている。ドリフト層１６のｎ型不純物濃度は、ＧａＮ基板１４のｎ型不純物濃度よりも低い。以下では、ＧａＮ基板１４及びドリフト層１６の全体を半導体基板１２という。なお、半導体基板１２の材料はこれに限定されず、例えば、シリコン（Ｓｉ）や炭化シリコン（ＳｉＣ）といった他の半導体材料を用いてもよい。
【００１０】
次に、図１に示すように、半導体基板１２を部分的にエッチングすることによって、半導体基板１２の表面１２ａの一部に凹状のアライメントマーク２０を形成する。アライメントマーク２０は、凹部の底面２０ａと段差部Ｓを有している。段差部Ｓは、表面１２ａと底面２０ａを接続している。
【００１１】
次に、図２に示すように、アライメントマーク２０を基準として、半導体基板１２の表面１２ａに、複数の開口部２２ａを有するマスク２２を形成する。開口部２２ａは、下記する拡散領域２４を形成すべき範囲の上部に設けられる。そして、マスク２２を介して半導体基板１２の表面１２ａにｐ型不純物（例えば、アルミニウム、ボロン等）をイオン注入する。この工程では、ｐ型不純物が半導体基板１２の表面１２ａの近傍（すなわち、表層部分）に注入されるようにｐ型不純物の照射エネルギーが調整される。ｐ型不純物を半導体基板１２に注入した後、半導体基板１２をアニールして、注入したｐ型不純物を活性化させる。これにより、半導体基板１２の表面１２ａに露出するｐ型の拡散領域２４を形成する。
【００１２】
次に、図３に示すように、マスク２２を除去した後、半導体基板１２の表面１２ａに、アライメントマーク２０を覆う保護膜２６を形成する。保護膜２６は、例えば、二酸化シリコン（ＳｉＯ２）によって構成されている。この工程では、拡散領域２４が保護膜２６によって覆われないように、保護膜２６を形成する。保護膜２６は、略均一な厚さで形成されるので、保護膜２６の表面にアライメントマーク２０の形状に倣った凹部が形成される。
【００１３】
次に、図４に示すように、半導体基板１２の表面１２ａ側の略全域に、エピタキシャル成長によって、ｐ型のボディ層２８を形成する。すなわち、ボディ層２８が、拡散領域２４を含む半導体基板１２の表面１２ａと保護膜２６の表面に形成される。続いて、ボディ層２８の表面に、エピタキシャル成長によって、ｎ型のソース層３０を形成する。以下では、ボディ層２８及びソース層３０の全体をエピタキシャル層３２という。この工程では、ボディ層２８の厚みとソース層３０の厚みの和（すなわち、エピタキシャル層３２の厚みＴ２）が、保護膜２６の厚みＴ１よりも薄くなるように、エピタキシャル層３２を形成する。すなわち、拡散領域２４を覆うエピタキシャル層３２の表面３２ａの位置が、保護膜２６の表面２６ａの位置よりも低くなるように、エピタキシャル層３２を形成する。このため、保護膜２６の端部において、保護膜２６の表面２６ａを覆うエピタキシャル層３２が半導体基板１２の表面１２ａを覆うエピタキシャル層３２から分離された状態となる。
【００１４】
次に、図５に示すように、保護膜２６をエッチングにより除去する。この工程では、保護膜２６のエッチング速度が、半導体基板１２及びエピタキシャル層３２のエッチング速度よりも速い条件でエッチングが行われる。例えば、保護膜２６をエッチング可能であり、半導体基板１２及びエピタキシャル層３２をほとんどエッチングしないエッチング液によって保護膜２６をウェットエッチングする。この工程では、等方性エッチングにより保護膜２６をエッチングする。保護膜２６をエッチングにより除去すると、保護膜２６とともに保護膜２６の表面２６ａを覆っていたエピタキシャル層３２が除去される。これにより、半導体基板１２の表面１２ａに形成されたアライメントマーク２０が露出する。また、半導体基板１２の表面１２ａを覆っているエピタキシャル層３２は、表面１２ａ上に残存する。
【００１５】
次に、図６に示すように、露出したアライメントマーク２０を基準として、ソース層３０の一部をエッチングにより選択的に除去する。その後、アライメントマーク２０を基準として、エピタキシャル層３２の表面３２ａにトレンチ３４を形成する。本実施例では、隣接する２つの拡散領域２４の間の範囲にトレンチ３４が形成される。トレンチ３４は、ソース層３０の表面からボディ層２８を貫通してドリフト層１６に達するように形成される。すなわち、トレンチ３４の底面には、ドリフト層１６が露出する。トレンチ３４は、その下端が、拡散領域２４の下端よりも上方に位置するように形成される。
【００１６】
その後、従来公知の方法により、ゲート絶縁膜３６、ゲート電極３８、層間絶縁膜４０、ソース電極４２及びドレイン電極４４を形成することにより、図７に示すように、半導体装置１０（ＦＥＴ：field effect transistor）が完成する。
【００１７】
本実施例の製造方法では、半導体基板１２の表面１２ａの一部に形成されたアライメントマーク２０を基準として、半導体基板１２の表面１２ａにイオンを注入することによって拡散領域２４を形成する。そして、拡散領域２４を覆わないとともにアライメントマーク２０を覆う保護膜２６を形成する。その後、保護膜２６の表面２６ａと拡散領域２４を覆うようにエピタキシャル層３２（すなわち、ボディ層２８及びソース層３０）を形成する。上述したように、この工程では、拡散領域２４を覆うエピタキシャル層３２と保護膜２６を覆うエピタキシャル層３２が分離される。したがって、エッチングによって保護膜２６を除去すると、保護膜２６の表面２６ａに形成されたエピタキシャル層３２が保護膜２６とともに除去される。これにより、拡散領域２４を覆うエピタキシャル層３２を残存させつつ、アライメントマーク２０を露出させることができる。その後、露出したアライメントマーク２０を基準としてトレンチ３４を形成する。このように、本実施例の製造方法によれば、拡散領域２４を形成するために利用されるアライメントマーク２０と同じアライメントマークを利用してエピタキシャル層３２にトレンチ３４を形成することができる。このため、拡散領域２４とトレンチ３４との間における位置ずれを抑制することができる。なお、本実施例では、拡散領域２４が、トレンチ３４の下端における電界の集中を抑制する機能を有する。このため、本実施例の製造方法によれば、拡散領域２４とトレンチ３４とを正確に位置決めできるため、トレンチ３４の下端における電界集中を効果的に緩和することができる。
【００１８】
（実施例２）
次に、実施例２の製造方法について説明する。なお、実施例１の製造方法と共通する工程については、説明を省略する。実施例２の製造方法では、トレンチを形成する工程が実施例１と異なる。実施例２の製造方法では、実施例１の図５に示す工程（すなわち、保護膜２６を除去する工程）を実施した後、図８に示す工程に進む。
【００１９】
図８に示すように、実施例２の製造方法では、ソース層３０の一部をエッチングにより選択的に除去した後に、アライメントマーク２０を基準として、エピタキシャル層３２の表面３２ａから拡散領域２４に達するトレンチ１３４が形成される。すなわち、トレンチ１３４は、拡散領域２４の上部に位置するエピタキシャル層３２の表面３２ａに形成される。トレンチ１３４は、その下端が、拡散領域２４の下端よりも上方に位置するように形成される。したがって、トレンチ１３４の底面には、エッチングされずに残存した拡散領域２４が露出する。
【００２０】
その後、実施例１と同様に、従来公知の方法により、ゲート絶縁膜３６、ゲート電極３８、層間絶縁膜４０、ソース電極４２及びドレイン電極４４を形成することにより、図９に示す半導体装置１００（ＦＥＴ）が完成する。
【００２１】
実施例２の製造方法においても、拡散領域２４を形成するために利用されるアライメントマーク２０と同じアライメントマークを利用してエピタキシャル層３２にトレンチ１３４が形成される。したがって、拡散領域２４とトレンチ１３４との間における位置ずれを抑制することができ、トレンチ３４の下端における電界集中を効果的に緩和することができる。
【００２２】
上述した各実施例では、保護膜２６を除去することにより露出させたアライメントマーク２０を基準として、エピタキシャル層３２の表面にトレンチ３４、１３４を形成した。しかしながら、アライメントマーク２０を基準として、エピタキシャル層３２に対して他の加工を行ってもよい。例えば、アライメントマーク２０を基準としてエピタキシャル層３２の一部にイオンを注入することによって、エピタキシャル層３２内に拡散領域を形成してもよい。この場合、エピタキシャル層３２内の拡散領域と拡散領域２４との間における位置ずれを抑制することができる。
【００２３】
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
【００２４】
本明細書が開示する一例の製造方法においては、エピタキシャル層を加工する工程が、エピタキシャル層の表面にトレンチを形成する工程を含んでもよい。
【００２５】
また、本明細書が開示する一例の製造方法においては、拡散領域を形成する工程では、複数の拡散領域を形成してもよい。また、トレンチを形成する工程では、隣接する２つの拡散領域の間の範囲にトレンチを形成してもよい。
【００２６】
また、本明細書が開示する一例の製造方法においては、トレンチを形成する工程では、エピタキシャル層の表面から拡散領域に達するトレンチを形成してもよい。
【００２７】
上記の各構成によれば、拡散領域を形成するために利用されるアライメントマークと同じアライメントマークを利用してトレンチを形成することができる。すなわち、拡散領域に対するトレンチの位置ずれを抑制することができる。例えば、拡散領域をトレンチの下端における電界を緩和するための領域として機能させる場合、拡散領域及びトレンチを正確に位置決めすることができるので、トレンチの下端における電界を効果的に緩和することが可能となる。
【００２８】
本明細書が開示する一例の製造方法においては、アライメントマークを露出させる工程では、等方性エッチングによって保護膜を除去してもよい。
【００２９】
このような構成では、保護膜をその側面からもエッチングすることができる。したがって、保護膜の表面がエピタキシャル層に覆われていても、保護膜を効率良く除去することができる。
【００３０】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００３１】
１０：半導体装置、１２：半導体基板、１２ａ：表面、１４：ＧａＮ基板、１６：ドリフト層、２０：アライメントマーク、２０ａ：底面、２２：マスク、２２ａ：開口部、２４：拡散領域、２６：保護膜、２６ａ：表面、２８：ボディ層、３０：ソース層、３２：エピタキシャル層、３２ａ：表面、３４：トレンチ、３６：ゲート絶縁膜、３８：ゲート電極、４０：層間絶縁膜、４２：ソース電極、４４：ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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