(57)【要約】【課題】スイッチドキャパシタ回路を用いたＤＡ変換回路において、オフセット電圧ＶＯＦＳＴを補償する。【解決手段】複数の入力デジタル電圧に対して複数の入力キャパシタを有する入力回路を有する第１の差動増幅器を備えたスイッチドキャパシタ回路で構成され、複数の入力デジタル電圧をアナログ電圧にＤＡ変換する並列積分型ＤＡ変換回路であって、第２の差動増幅器を備えたオフセットキャンセル回路は、サンプリング期間において、第２の差動増幅器の帰還回路が短絡された状態で、第１のキャパシタを介した第１の差動増幅器の出力電圧と、所定の基準電圧との差電圧を第２の差動増幅器の反転入力端子に帰還し、ホールド期間において、第２の差動増幅器の帰還回路が短絡されない状態で、第１のキャパシタを介した基準電圧と、基準電圧との差電圧を第２のキャパシタを介して第１の差動増幅器の反転入力端子に入力する。【選択図】図３
2020141365.tif 000002
【特許請求の範囲】
【請求項１】
複数の入力デジタル電圧に対して複数の入力キャパシタを有する入力回路と、第１の帰還回路とを有する第１の差動増幅器を備えたスイッチドキャパシタ回路で構成され、前記複数の入力デジタル電圧をアナログ電圧にＤＡ変換する並列積分型ＤＡ変換回路であって、
第２の帰還回路を有する第２の差動増幅器を備えたオフセットキャンセル回路を備え、
前記オフセットキャンセル回路は、
サンプリング期間において、前記第２の帰還回路が短絡された状態で、第１のキャパシタを介した前記第１の差動増幅器の出力電圧と、所定の基準電圧との差電圧を前記第２の差動増幅器の反転入力端子に帰還し、
ホールド期間において、前記第２の帰還回路が短絡されない状態で、前記第１のキャパシタを介した基準電圧と、前記基準電圧との差電圧を第２のキャパシタを介して前記第１の差動増幅器の反転入力端子に入力することにより、
前記第１の差動増幅器のオフセットを、前記第２の差動増幅器のオフセットの存在にかかわらず補償することを特徴とするＤＡ変換回路。
【請求項２】
請求項１記載のＤＡ変換回路を備えた、不揮発性半導体記憶装置のための不良ビット数検出回路であって、
前記第１の差動増幅器の反転入力端子に接続され、複数の第３のキャパシタを介して接地する数を不良ビット検出数として設定する不良ビット検出数設定回路を備え、
前記入力回路は、前記不揮発性半導体記憶装置のメモリアレイ内の各メモリセルのベリファイフェイルのときに所定の電圧を前記各入力キャパシタを介して前記第１の差動増幅器の反転入力端子に入力し、
前記前記不揮発性半導体記憶装置のメモリアレイ内の各メモリセルの不良ビット数が前記不良ビット検出数以上のとき、前記第１の差動増幅器の出力電圧が前記基準電圧を超えるように構成されたことを特徴とする不良ビット数検出回路。
【請求項３】
請求項２記載の不良ビット数検出回路を備えたことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば並列積分型デジタルアナログ変換回路（以下、デジタルアナログ変換をＤＡ変換という。）であるＤＡ変換回路と、前記ＤＡ変換回路を用いた不揮発性半導体記憶装置のための不良ビット数検出回路と、前記不良ビット数検出回路を備えた不揮発性半導体記憶装置とに関する。
【背景技術】
【０００２】
図１は、従来例に係るスイッチドキャパシタ回路を用いた並列積分型ＤＡ変換回路の構成例を示す回路図である。当該ＤＡ変換回路は例えば特許文献１において開示されている。
【０００３】
図１において、ＤＡ変換回路は、差動増幅器１と、帰還回路１Ｆと、入力回路３０とを備えて構成される。ここで、差動増幅器はオペアンプともいう。帰還回路１Ｆは差動増幅器１の出力端子と反転入力端子との間に接続され、スイッチＳ１と、容量Ｃ１０のキャパシタ５との並列回路で構成される。入力回路３０は、複数ｎ個のインバータ３−１〜３−ｎと、キャパシタ４−１〜４−ｎとを備えて構成される。ここで、キャパシタ４−１〜４−ｎは入力キャパシタであって、それぞれ容量Ｃ１〜Ｃｎを有する。
【０００４】
入力回路３０において、入力デジタル電圧ＶＩＮ１はインバータ３−１及びキャパシタ４−１を介して差動増幅器１の反転入力端子に入力され、入力デジタル電圧ＶＩＮ２はインバータ３−２及びキャパシタ４−２を介して差動増幅器１の反転入力端子に入力され、以下同様に、入力デジタル電圧ＶＩＮｎはインバータ３−ｎ及びキャパシタ４−ｎを介して差動増幅器１の反転入力端子に入力される。差動増幅器１の非反転出力端子には所定の基準電圧ＶＲＥＦが印加される。
【０００５】
以上のように構成されたＤＡ変換回路は、ＤＡＣ用の基本的なスイッチトキャパシタ回路を用いて構成され、一般に、サンプリング期間と、ホールド期間を有する。サンプリング期間中は、スイッチＳ１はオンされ、すべての入力デジタル電圧ＶＩＮ１〜ＶＩＮｎが仮想的に接地される。このとき、反転入力端子の電圧Ｖｍ１は出力電圧ＶＯＵＴ１になる。次いで、ホールド期間に移る。このホールド期間中、スイッチＳ１はオフされ、すべての入力デジタル電圧ＶＩＮ１〜ＶＩＮｎの信号をアナログ電圧にＤＡ変換する。ここで、出力電圧ＶＯＵＴ１は次式で表される。
【０００６】
【数１】
2020141365.tif 000003
【０００７】
従って、すべての入力容量Ｃ１〜Ｃｎが同じであるとき、出力電圧ＶＯＵＴ１は次式で表される。
【０００８】
【数２】
2020141365.tif 000004
【０００９】
最下位ビット（ＬＳＢ）の電圧ＶＬＳＢは次式で表される。
【００１０】
【数３】
2020141365.tif 000005
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平６−３０３１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
図２は図１のＤＡ変換回路におけるビットエラーの概念を示すためのグラフであって、ビット計数値に対する出力電圧ＶＯＵＴ１を示すグラフである。
【００１３】
一般に、どの差動増幅器にもオフセット電圧ＶＯＦＳＴが存在する。しかし、最下位ビット（ＬＳＢ）の電圧ＶＬＳＢがオフセット電圧ＶＯＦＳＴより十分大きい限り、問題は発生しない。このとき、入力ビット数ｎが増大すると、最下位ビット（ＬＳＢ）の電圧ＶＬＳＢは小さくなる。最終的には、最下位ビット（ＬＳＢ）の電圧ＶＬＳＢはオフセット電圧ＶＯＦＳＴに近いか、もしくはオフセット電圧ＶＯＦＳＴよりも小さい。この場合、ビットエラーが発生したことを意味する（図２）。なお、１つの入力デジタル電圧ＶＩＮ１のみがＨレベルのときの出力電圧ＶＯＵＴ１は次式で表される。
【００１４】
【数４】
2020141365.tif 000006
【００１５】
ところで、フラッシュメモリはプログラムベリファイ動作中に不良ビットの検出機能を有する。元々、フラッシュメモリはすべてのプログラムされたビットが正確にプログラムされた否かをチェックする。当該フラッシュメモリをアドバンスさせるために、いくつかのフラッシュメモリはプログラムベリファイ動作中にいくつかの不良ビットを許容する。また、フラッシュメモリは、読み出し動作中にエラーコレクションコーディング（ＥＣＣ）を用いてこれらのエラービットを修正することもできる。従って、フラッシュメモリのために、不良ビット数検出回路を提供する必要があった。
【００１６】
本発明の目的は以上の問題点を解決し、スイッチドキャパシタ回路を用いたＤＡ変換回路において、オフセット電圧ＶＯＦＳＴを補償することができるＤＡ変換回路と、前記ＤＡ変換回路を用いて不揮発性半導体記憶装置の不良ビット数を検出する不良ビット数検出回路と、前記不良ビット数検出回路を備える不揮発性半導体記憶装置とを提供することにある。
【課題を解決するための手段】
【００１７】
本発明に係るＤＡ変換回路は、
複数の入力デジタル電圧に対して複数の入力キャパシタを有する入力回路と、第１の帰還回路とを有する第１の差動増幅器を備えたスイッチドキャパシタ回路で構成され、前記複数の入力デジタル電圧をアナログ電圧にＤＡ変換する並列積分型ＤＡ変換回路であって、
第２の帰還回路を有する第２の差動増幅器を備えたオフセットキャンセル回路を備え、
前記オフセットキャンセル回路は、
サンプリング期間において、前記第２の帰還回路が短絡された状態で、第１のキャパシタを介した前記第１の差動増幅器の出力電圧と、所定の基準電圧との差電圧を前記第２の差動増幅器の反転入力端子に帰還し、
ホールド期間において、前記第２の帰還回路が短絡されない状態で、前記第１のキャパシタを介した基準電圧と、前記基準電圧との差電圧を第２のキャパシタを介して前記第１の差動増幅器の反転入力端子に入力することにより、
前記第１の差動増幅器のオフセットを、前記第２の差動増幅器のオフセットの存在にかかわらず補償することを特徴とする。
【発明の効果】
【００１８】
従って、本発明によれば、スイッチドキャパシタ回路を用いたＤＡ変換回路において、オフセット電圧ＶＯＦＳＴを補償することができるＤＡ変換回路と、前記ＤＡ変換回路を用いて不揮発性半導体記憶装置の不良ビット数を検出する不良ビット数検出回路と、前記不良ビット数検出回路を備える不揮発性半導体記憶装置とを提供できる。
【図面の簡単な説明】
【００１９】
【図１】従来例に係る並列積分型ＤＡ変換回路の構成例を示す回路図である。
【図２】図１のＤＡ変換回路におけるビットエラーの概念を示すためのグラフであって、ビット計数値に対する出力電圧ＶＯＵＴ１を示すグラフである。
【図３】実施形態１に係る並列積分型ＤＡ変換回路の構成例を示す回路図である。
【図４Ａ】図３の差動増幅器１とその周辺回路におけるサンプリング期間の動作を示す回路図である。
【図４Ｂ】図３の差動増幅器１とその周辺回路におけるホールド期間の動作を示す回路図である。
【図５Ａ】図３の差動増幅器２とその周辺回路におけるサンプリング期間の動作を示す回路図である。
【図５Ｂ】図３の差動増幅器２とその周辺回路におけるホールド期間の動作を示す回路図である。
【図６Ａ】実施形態２に係るフラッシュメモリのための不良ビット数検出回路の構成例を示す回路図であって、サンプリング期間の動作を示す回路図である。
【図６Ｂ】図６Ａの不良ビット数検出回路におけるサンプリング期間の動作を示す回路図である。
【図７】図６Ａの不良ビット数検出回路における不良ビット検出数と設定数ＳＤＥＴｎとの関係の設定テーブルである。
【図８】図６Ａの不良ビット数検出回路を用いたフラッシュメモリのプログラム処理を示すフローチャートである。
【発明を実施するための形態】
【００２０】
以下、本発明にかかる実施形態について図面を参照して説明する。なお、同一又は同様の構成要素については同一の符号を付している。
【００２１】
（実施形態１）
図３は実施形態１に係る並列積分型ＤＡ変換回路の構成例を示す回路図である。図３のＤＡ変換回路は、図１のＤＡ変換回路に比較して、オフセットキャンセル回路４０をさらに備えたことを特徴とする。
【００２２】
図１において、オフセットキャンセル回路４０は、差動増幅器２と、帰還回路２Ｆと、キャパシタ６及び８とを備えて構成される。帰還回路２Ｆは、スイッチＳ２と容量Ｃ２０のキャパシタ７の並列回路で構成される。キャパシタ６は容量Ｃ２０を有し、キャパシタ８は容量Ｃ２２を有する。差動増幅器１の出力端子は、スイッチＳ３の接点ａ及びキャパシタ６を介して差動増幅器２の反転入力端子に接続され、当該反転入力端子は帰還回路２Ｆを介して差動増幅器２の出力端子に接続される。当該出力端子はキャパシタ８を介して差動増幅器１の反転入力端子に接続される。差動増幅器２の非反転入力端子には所定の基準電圧ＶＲＥＦが印加され、当該基準電圧ＶＲＥＦはスイッチＳ３の接点ｂ及びキャパシタ６を介して差動増幅器２の反転入力端子に印加される。なお、制御信号発生回路５０は、スイッチＳ１〜Ｓ３を切り替える制御信号を発生してスイッチＳ１〜Ｓ３の各制御端子に出力する。
【００２３】
ここで、キャパシタ５，８の容量Ｃ１０，Ｃ２２は互いに同一値に設定され、キャパシタ６，７の容量Ｃ２１，Ｃ２０は互いに同一値に設定される。なお、差動増幅器１のオフセット電圧をＶＯＦＳＴ１とし、差動増幅器２のオフセット電圧をＶＯＦＳＴ２とする。
【００２４】
本実施形態において、オフセット電圧ＶＯＦＳＴはホールド期間に補正される。従って、入力デジタル電圧ＶＩＮｎは１ビットの論理信号なので、出力電圧ＶＯＵＴ１は次式で表される。
【００２５】
【数５】
2020141365.tif 000007
【００２６】
図４Ａは図３の差動増幅器１とその周辺回路におけるサンプリング期間の動作を示す回路図である。また、図４Ｂは図３の差動増幅器１とその周辺回路におけるホールド期間の動作を示す回路図である。ここで、図４Ａ及び図４Ｂはオフセット電圧ＶＯＦＳＴを補償して相殺する方法を示す。
【００２７】
図４Ａのサンプリング期間において、スイッチＳ１がオンされ、キャパシタ８の一端にはスイッチＳ１を介して電圧ＶＯＵＴ１−φ１が印加され、キャパシタ８の他端には電圧ＶＯＵＴ２−φ１が印加され、このとき、出力電圧ＶＯＵＴ１−φ１は次式で表される。
【００２８】
【数６】
2020141365.tif 000008
【００２９】
次いで、図４Ｂのホールド期間において、スイッチＳ１がオフされる。このとき、電圧ＶＯＵＴ２−φ１は電圧ＶＯＵＴ２−φ２になる。従って、電圧ＶＯＵＴ１−φ２は次式で表される。
【００３０】
【数７】
2020141365.tif 000009
【００３１】
図５Ａは図３の差動増幅器２とその周辺回路におけるサンプリング期間の動作を示す回路図である。また、図５Ｂは図３の差動増幅器２とその周辺回路におけるホールド期間の動作を示す回路図である。図５Ａ及び図５Ｂは差動増幅器２の詳細動作を示す。
【００３２】
図５Ａのサンプリング期間において、スイッチＳ２はオンされ、スイッチＳ３は接点ａ側に切り替えられて電圧ＶＯＵＴ１−φ１に接続される。このとき、キャパシタ６の一端には電圧ＶＯＵＴ１−φ１が印加され、その他端にはスイッチＳ２を介して電圧ＶＯＵＴ２−φ１が印加される。このとき、電圧ＶＯＵＴ２−φ１は次式で表される。
【００３３】
【数８】
2020141365.tif 000010
【００３４】
次いで、図５Ｂのホールド期間において、スイッチＳ２はオフされ、スイッチＳ３は接点ｂ側に切り替えられ基準電圧ＶＲＥＦに接続される。このとき、電圧ＶＯＵＴ２−φ２は次式で表される。
【００３５】
【数９】
2020141365.tif 000011
【００３６】
ここで、Ｃ２１＝Ｃ２０であるので、式（６）は式（９）に代入され、次式を得る。
【００３７】
【数１０】
2020141365.tif 000012
【００３８】
また、Ｃ２２＝Ｃ１０であるので、式（８）および（１０）は式（７）に代入され、次式を得る。
【００３９】
【数１１】
2020141365.tif 000013
【００４０】
式（１２）から明らかなように、出力電圧ＶＯＵＴ１にはオフセットが存在しない。その上、差動増幅器２のオフセット電圧ＶＯＦＳＴ２は差動増幅器１の動作に影響を与えない。正しくオフセット電圧ＶＯＦＳＴ１を帰還させるためには、Ｃ２１＝Ｃ２０とＣ２２＝Ｃ１０の条件が必要であり、これにより、差動増幅器１のオフセット電圧ＶＯＦＳＴ１を相殺できる。
【００４１】
以上説明したように、実施形態１に係るＤＡ変換回路によれば、複数の入力デジタル電圧ＶＩＮ１〜ＶＩＮｎをアナログ電圧である出力電圧ＶＯＵＴ１にＤＡ変換する。ここで、差動増幅器１のオフセット電圧ＶＯＦＳＴ１を、差動増幅器２を有するオフセットキャンセル回路４０により相殺して補償することができる。
【００４２】
（実施形態２）
図６Ａは実施形態２に係るフラッシュメモリのための不良ビット数検出回路の構成例を示す回路図であって、サンプリング期間の動作を示す回路図である。また、図６Ｂは図６Ａの不良ビット数検出回路におけるサンプリング期間の動作を示す回路図である。
【００４３】
図６Ａ及び図６Ｂの不良ビット数検出回路は、図３のＤＡ変換回路に比較して以下の点が異なる。
（１）入力回路３０として、入力回路３０に代えて、例えばフラッシュメモリのページバッファ２０−１〜２０−ｎを備える。
（２）差動増幅器１の反転入力端子に接続され、不良ビット検出数を設定する不良ビット検出数設定回路３２をさらに備える。
【００４４】
図６Ａ及び図６Ｂの不良ビット数検出回路は、フラッシュメモリのプログラムベリファイ中にどの程度の不良ビットがあるかをチェックする（不良ビット数を検出する）ための回路である。
【００４５】
ページバッファ２０−１において、メモリアレイ１０のワード線に接続されたセンス回路１１は、ワード線電圧を検出してセンス電圧ＳＮＳとして出力し、当該センス電圧ＳＮＳは、スイッチＳ４のＭＯＳトランジスタＭ１３を介してラッチＬＡＴ１の一端に印加されて、プログラムベリファイデータＱ１が保持される。なお、不良ビットを検出したときに、プログラムベリファイデータＱ１がＬレベルになり、検出しないときに、プログラムベリファイデータＱ１がＨレベルになる（図６Ａ参照）。ラッチＬＡＴ１は一対のインバータ１２，１３で構成され、保持されたプログラムベリファイデータＱ１の反転データＱ１ＢがスイッチＳ５及び容量Ｃ１のキャパシタ４−１を介して差動増幅器１の反転入力端子に出力される。ここで、保持されたプログラムベリファイデータＱ１の反転データＱ１ＢをＤＡ変換回路によりアナログ電圧ＶＯＵＴ１に変換するために、スイッチＳ５とキャパシタ４−１（入力回路３０の一部の素子）が設けられる。また、ページバッファ２０−２〜２０−ｎにおいても、ページバッファ２０−１と同様に構成されて、各保持されたプログラムベリファイデータの反転データが差動増幅器１の反転入力端子に出力される。
【００４６】
図６Ａ及び図６Ｂの不良ビット数検出回路において、不良ビット検出数Ｍを設定するために、不良ビット検出数設定回路３２が設けられる。不良ビット検出数設定回路３２は、スイッチＳ６，ＳＤＥＴ１〜ＳＤＥＴｎと、キャパシタ１５−０〜１５−ｎとを備えて構成される。ここで、キャパシタ１５−０は容量０．５Ｃ１を有し、キャパシタ１５−０の他端はスイッチＳ６の接点ａを介して電源電圧ＶＤＤに接続され、スイッチＳ６の接点ｂは接地される。また、キャパシタ１５−１は容量Ｃ１を有し、キャパシタ１５−１の他端はスイッチＳＤＥＴ１の接点ａを介して電源電圧ＶＤＤに接続され、スイッチＳＤＥＴ１の接点ｂは接地される。以下同様にして、キャパシタ１５−ｎは容量Ｃ１を有し、キャパシタ１５−ｎの他端はスイッチＳＤＥＴｎの接点ａを介して電源電圧ＶＤＤに接続され、スイッチＳＤＥＴｎの接点ｂは接地される。
【００４７】
ここで、スイッチＳ６とキャパシタ１５−０は、差動増幅器１の出力電圧ＶＯＵＴ１を、基準電圧ＶＲＥＦよりの０．５ＬＳＢに対応する電圧だけ低くするために設けられる。
【００４８】
図７は図６Ａの不良ビット数検出回路における不良ビット検出数Ｍと設定数ＳＤＥＴｎとの関係の設定テーブルである。図７から明らかなように、不良ビット検出数をＭとすると、（Ｍ−１）個のスイッチＳＤＥＴ１〜ＳＤＥＴｎが接点ｂ側に切り替えられてオンされる。
【００４９】
不良ビット検出数ｍがＭ以上になると、出力電圧ＶＯＵＴ１は基準電圧ＶＲＥＦより高くなる。フラッシュメモリは出力電圧ＶＯＵＴ１が基準電圧ＶＲＥＦより低いときにプログラム動作を継続するように構成される。
【００５０】
図６Ａのサンプリング期間において、スイッチＳ４がオンされる。センス回路１１はメモリアレイ１０の所定のメモリセルからのビット線の電圧をセンスし、そのセンス電圧ＳＮＳのプログラムベリファイデータはスイッチＳ４を介してラッチＬＡＴ１に転送されて一時的に記憶される。ここで、プログラムベリファイデータがＨレベルのときはベリファイパスを表す一方、プログラムベリファイデータがＬレベルのときはベリファイフェイル（不良ビット発生を示す。ここで、ＤＡ変換回路において、スイッチＳ１，Ｓ２はオンされ、スイッチＳ３は接点ａ側に切り替えられて出力電圧ＶＯＵＴ１に接続される。スイッチＳ５は接点ａ側に切り替えられて接地され、スイッチＳ６は接点ａ側に切り替えられて電源電圧ＶＤＤに接続される。前記のラッチＬＡＴ１へのデータ転送後、ホールド期間に移行する。
【００５１】
次いで、図６Ｂのホールド期間において、スイッチＳ１，Ｓ２はオフされ、スイッチＳ３は接点ｂ側に切り替えられて基準電圧ＶＲＥＦに接続される。また、スイッチＳ５は接点ａ側に切り替えられてラッチＬＡ１の他端に接続され、スイッチＳ６は接点ｂ側に切り替えられて接地される。ラッチＬＡＴ１に記憶されたプログラムベリファイデータがＬレベルであってベリファイフェイルのときは、ページバッファ２０−１〜２０−ｎ内のキャパシタＣ１４の一端（ラッチＬＡＴ１側）の電位は０Ｖから電源電圧ＶＤＤに変化する一方、その他端は０Ｖに保持される。従って、Ｍ−１個のＳＤＥＴ１〜ＳＤＥＴｎがオンに設定されるとき、出力電圧ＶＯＵＴ１は次式で表される。
【００５２】
【数１２】
2020141365.tif 000014
【００５３】
なお、ベリファイが失敗した場合、差動増幅器１への入力電圧ＶＩＮｎは電源電圧ＶＤＤになり、ベリファイ成功のときは入力電圧ＶＩＮｎが０Ｖになる。
【００５４】
以上のように構成された図６Ａ及び図６Ｂの不良ビット数検出回路によれば、不良ビット検出数ｍがＭ以上になると、出力電圧ＶＯＵＴ１は基準電圧ＶＲＥＦより高くなる。フラッシュメモリは出力電圧ＶＯＵＴ１が基準電圧ＶＲＥＦより低いときにプログラム動作を継続するように構成される。
【００５５】
図８は図６Ａの不良ビット数検出回路を用いたフラッシュメモリのプログラム処理を示すフローチャートである。
【００５６】
図８のステップＳ１において、所定のメモリセルに対してプログラムのための高電圧を印加するプログラムストレス処理を実行し、ステップＳ２のプログラムベリファイ処理において、当該メモリセルに対してデータが正確にプログラムされたか否かがベリファイされる。ステップＳ３で、図６Ａの不良ビット数検出回路により検出された不良ビット数ｍが設定数Ｍ以下であるとき、プログラム動作を継続するためステップＳ１に戻る。一方、ステップＳ３で、図６Ａの不良ビット数検出回路により検出された不良ビット数ｍが設定数Ｍを超えると当該プログラム処理を終了する。
【００５７】
以上の実施形態においては、フラッシュメモリのための不良ビット数を検出する不良ビット数検出回路について説明しているが、本発明はこれに限らず、他の種々の不揮発性半導体記憶装置に適用できる。
【００５８】
以上説明したように、本実施形態１，２によれば、スイッチドキャパシタ回路を用いたＤＡ変換回路において、オフセット電圧ＶＯＦＳＴを補償することができるＤＡ変換回路を実現できる。また、当該ＤＡ変換回路を用いて、フラッシュメモリ等の不揮発性半導体記憶装置のための不良ビット数を検出する不良ビット数検出回路を実現できる。さらに、当該不良ビット数検出回路を備えて、フラッシュメモリ等の不揮発性半導体記憶装置を実現できる。
【符号の説明】
【００５９】
１，２  差動増幅器（オペアンプ）
３−１〜３−ｎ  インバータ
４−１〜４−ｎ  キャパシタ
５〜８，１４，１５−０〜１５−ｎ  キャパシタ
１０  メモリアレイ
１１  センス回路
１２，１３  インバータ
２０−１〜２０−ｎ  ページバッファ
３０  入力回路
３２  不良ビット数設定回路
４０  オフセットキャンセル回路
５０  制御信号発生回路
ＬＡＴ１  ラッチ
Ｍ１３  ＭＯＳトランジスタ
Ｓ１〜Ｓ６，ＳＤＥＴ１〜ＳＤＥＴｎ  スイッチ
【図１】
2020141365.tif 000015
【図２】
2020141365.tif 000016
【図３】
2020141365.tif 000017
【図４Ａ】
2020141365.tif 000018
【図４Ｂ】
2020141365.tif 000019
【図５Ａ】
2020141365.tif 000020
【図５Ｂ】
2020141365.tif 000021
【図６Ａ】
2020141365.tif 000022
【図６Ｂ】
2020141365.tif 000023
【図７】
2020141365.tif 000024
【図８】
2020141365.tif 000025
【手続補正書】
【提出日】令和1年7月5日(2019.7.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の入力デジタル電圧に対して複数の入力キャパシタを有する入力回路と、第１の帰還回路とを有する第１の差動増幅器を備えたスイッチドキャパシタ回路で構成され、前記複数の入力デジタル電圧をアナログ電圧にＤＡ変換する並列積分型ＤＡ変換回路であって、
第２の帰還回路を有する第２の差動増幅器を備えたオフセットキャンセル回路を備え、
前記オフセットキャンセル回路は、
サンプリング期間において、前記第２の帰還回路が短絡された状態で、第１のキャパシタを介した前記第１の差動増幅器の出力電圧と、所定の基準電圧との差電圧を前記第２の差動増幅器の反転入力端子に帰還し、
ホールド期間において、前記第２の帰還回路が短絡されない状態で、前記第１のキャパシタを介した基準電圧と、前記基準電圧との差電圧を第２のキャパシタを介して前記第１の差動増幅器の反転入力端子に入力することにより、
前記第１の差動増幅器のオフセットを、前記第２の差動増幅器のオフセットの存在にかかわらず補償することを特徴とするＤＡ変換回路。
【請求項２】
請求項１記載のＤＡ変換回路を備えた、不揮発性半導体記憶装置のための不良ビット数検出回路であって、
前記第１の差動増幅器の反転入力端子に接続され、複数の第３のキャパシタを介して接地する数を不良ビット検出数として設定する不良ビット検出数設定回路を備え、
前記入力回路は、前記不揮発性半導体記憶装置のメモリアレイ内の各メモリセルのベリファイフェイルのときに所定の電圧を前記各入力キャパシタを介して前記第１の差動増幅器の反転入力端子に入力し、
前記前記不揮発性半導体記憶装置のメモリアレイ内の各メモリセルの不良ビット数が前記不良ビット検出数未満のとき、前記第１の差動増幅器の出力電圧が前記基準電圧を超えるように構成されたことを特徴とする不良ビット数検出回路。
【請求項３】
請求項２記載の不良ビット数検出回路を備えたことを特徴とする不揮発性半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
入力回路３０において、入力デジタル電圧ＶＩＮ１はインバータ３−１及びキャパシタ４−１を介して差動増幅器１の反転入力端子に入力され、入力デジタル電圧ＶＩＮ２はインバータ３−２及びキャパシタ４−２を介して差動増幅器１の反転入力端子に入力され、以下同様に、入力デジタル電圧ＶＩＮｎはインバータ３−ｎ及びキャパシタ４−ｎを介して差動増幅器１の反転入力端子に入力される。差動増幅器１の非反転入力端子には所定の基準電圧ＶＲＥＦが印加される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
【数１】
2020141365.tif 000026
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
【数２】
2020141365.tif 000027
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
一般に、どの差動増幅器にもオフセット電圧ＶＯＦＳＴが存在する。しかし、最下位ビット（ＬＳＢ）の電圧ＶＬＳＢがオフセット電圧ＶＯＦＳＴより十分大きい限り、問題は発生しない。このとき、入力ビット数ｎが増大すると、最下位ビット（ＬＳＢ）の電圧ＶＬＳＢは小さくなる。最終的には、最下位ビット（ＬＳＢ）の電圧ＶＬＳＢはオフセット電圧ＶＯＦＳＴに近いか、もしくはオフセット電圧ＶＯＦＳＴよりも小さい。この場合、ビットエラーが発生したことを意味する（図２）。なお、出力電圧ＶＯＵＴ１とオフセット電圧ＶＯＦＳＴとの関係は次式で表される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
図３において、オフセットキャンセル回路４０は、差動増幅器２と、帰還回路２Ｆと、キャパシタ６及び８とを備えて構成される。帰還回路２Ｆは、スイッチＳ２と容量Ｃ２０のキャパシタ７の並列回路で構成される。キャパシタ６は容量Ｃ２０を有し、キャパシタ８は容量Ｃ２２を有する。差動増幅器１の出力端子は、スイッチＳ３の接点ａ及びキャパシタ６を介して差動増幅器２の反転入力端子に接続され、当該反転入力端子は帰還回路２Ｆを介して差動増幅器２の出力端子に接続される。当該出力端子はキャパシタ８を介して差動増幅器１の反転入力端子に接続される。差動増幅器２の非反転入力端子には所定の基準電圧ＶＲＥＦが印加され、当該基準電圧ＶＲＥＦはスイッチＳ３の接点ｂ及びキャパシタ６を介して差動増幅器２の反転入力端子に印加される。なお、制御信号発生回路５０は、スイッチＳ１〜Ｓ３を切り替える制御信号を発生してスイッチＳ１〜Ｓ３の各制御端子に出力する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
ページバッファ２０−１において、メモリアレイ１０のビット線に接続されたセンス回路１１は、ビット線電圧を検出してセンス電圧ＳＮＳとして出力し、当該センス電圧ＳＮＳは、スイッチＳ４のＭＯＳトランジスタＭ１３を介してラッチＬＡＴ１の一端に印加されて、プログラムベリファイデータＱ１が保持される。なお、不良ビットを検出したときに、プログラムベリファイデータＱ１がＬレベルになり、検出しないときに、プログラムベリファイデータＱ１がＨレベルになる（図６Ａ参照）。ラッチＬＡＴ１は一対のインバータ１２，１３で構成され、保持されたプログラムベリファイデータＱ１の反転データＱ１ＢがスイッチＳ５及び容量Ｃ１のキャパシタ４−１を介して差動増幅器１の反転入力端子に出力される。ここで、保持されたプログラムベリファイデータＱ１の反転データＱ１ＢをＤＡ変換回路によりアナログ電圧ＶＯＵＴ１に変換するために、スイッチＳ５とキャパシタ４−１（入力回路３０の一部の素子）が設けられる。また、ページバッファ２０−２〜２０−ｎにおいても、ページバッファ２０−１と同様に構成されて、各保持されたプログラムベリファイデータの反転データが差動増幅器１の反転入力端子に出力される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
ここで、スイッチＳ６とキャパシタ１５−０は、差動増幅器１の出力電圧ＶＯＵＴ１を、基準電圧ＶＲＥＦより０．５ＬＳＢに対応する電圧だけ高くするために設けられる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
不良ビット検出数ｍがＭ以上になると、出力電圧ＶＯＵＴ１は基準電圧ＶＲＥＦより低くなる。フラッシュメモリは出力電圧ＶＯＵＴ１が基準電圧ＶＲＥＦより低いときにプログラム動作を継続するように構成される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
以上のように構成された図６Ａ及び図６Ｂの不良ビット数検出回路によれば、不良ビット検出数ｍがＭ以上になると、出力電圧ＶＯＵＴ１は基準電圧ＶＲＥＦより低くなる。フラッシュメモリは出力電圧ＶＯＵＴ１が基準電圧ＶＲＥＦより低いときにプログラム動作を継続するように構成される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
図８のステップＳ１において、所定のメモリセルに対してプログラムのための高電圧を印加するプログラムストレス処理を実行し、ステップＳ２のプログラムベリファイ処理において、当該メモリセルに対してデータが正確にプログラムされたか否かがベリファイされる。ステップＳ３で、図６Ａの不良ビット数検出回路により検出された不良ビット数ｍが設定数Ｍ以上であるとき、プログラム動作を継続するためステップＳ１に戻る。一方、ステップＳ３で、図６Ａの不良ビット数検出回路により検出された不良ビット数ｍが設定数Ｍ未満であると当該プログラム処理を終了する。
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2020141365.tif 000028
【手続補正書】
【提出日】令和1年12月10日(2019.12.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の入力デジタル電圧に対して複数の入力キャパシタを有する入力回路と、第１の帰還回路とを有する第１の差動増幅器を備えたスイッチドキャパシタ回路で構成され、前記複数の入力デジタル電圧をアナログ電圧にＤＡ変換する並列積分型ＤＡ変換回路であって、
第２の帰還回路を有する第２の差動増幅器を備えたオフセットキャンセル回路を備え、
前記オフセットキャンセル回路は、
サンプリング期間において、前記第２の帰還回路が短絡された状態で、第１のキャパシタを介した前記第１の差動増幅器の出力電圧と、所定の基準電圧との差電圧を前記第２の差動増幅器の反転入力端子に帰還し、
ホールド期間において、前記第２の帰還回路が短絡されない状態で、前記第１のキャパシタを介した基準電圧と、前記基準電圧との差電圧を第２のキャパシタを介して前記第１の差動増幅器の反転入力端子に入力することにより、
前記第１の差動増幅器のオフセットを、前記第２の差動増幅器のオフセットの存在にかかわらず補償することを特徴とするＤＡ変換回路。
【請求項２】
請求項１記載のＤＡ変換回路を備えた、不揮発性半導体記憶装置のための不良ビット数検出回路であって、
前記第１の差動増幅器の反転入力端子に接続され、複数の第３のキャパシタを介して接地する数を不良ビット検出数として設定する不良ビット検出数設定回路を備え、
前記入力回路は、前記不揮発性半導体記憶装置のメモリアレイ内の各メモリセルのベリファイフェイルのときに所定の電圧を前記各入力キャパシタを介して前記第１の差動増幅器の反転入力端子に入力し、
前記不揮発性半導体記憶装置のメモリアレイ内の各メモリセルの不良ビット検出数が所定の設定数未満のとき、前記第１の差動増幅器の出力電圧が前記基準電圧を超えるように構成されたことを特徴とする不良ビット数検出回路。
【請求項３】
請求項２記載の不良ビット数検出回路を備えたことを特徴とする不揮発性半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
図６Ａ及び図６Ｂの不良ビット数検出回路において、不良ビット検出数ｍを設定するために、不良ビット検出数設定回路３２が設けられる。不良ビット検出数設定回路３２は、スイッチＳ６，ＳＤＥＴ１〜ＳＤＥＴｎと、キャパシタ１５−０〜１５−ｎとを備えて構成される。ここで、キャパシタ１５−０は容量０．５Ｃ１を有し、キャパシタ１５−０の他端はスイッチＳ６の接点ａを介して電源電圧ＶＤＤに接続され、スイッチＳ６の接点ｂは接地される。また、キャパシタ１５−１は容量Ｃ１を有し、キャパシタ１５−１の他端はスイッチＳＤＥＴ１の接点ａを介して電源電圧ＶＤＤに接続され、スイッチＳＤＥＴ１の接点ｂは接地される。以下同様にして、キャパシタ１５−ｎは容量Ｃ１を有し、キャパシタ１５−ｎの他端はスイッチＳＤＥＴｎの接点ａを介して電源電圧ＶＤＤに接続され、スイッチＳＤＥＴｎの接点ｂは接地される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
ここで、スイッチＳ６とキャパシタ１５−０は、差動増幅器１の出力電圧ＶＯＵＴ１を、基準電圧ＶＲＥＦより０．５ＬＳＢに対応する電圧だけ低くするために設けられる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
図７は図６Ａの不良ビット数検出回路における不良ビット検出数ｍと設定数ＳＤＥＴｎとの関係の設定テーブルである。図７から明らかなように、不良ビット検出数ｍをＭとすると、（Ｍ−１）個のスイッチＳＤＥＴ１〜ＳＤＥＴｎが接点ｂ側に切り替えられてオンされる。