(57)【要約】【課題】  埋め込みゲート電極を有する半導体素子の製造方法を提供する。【解決手段】  埋め込みゲート電極を有する半導体素子の製造方法に係り、該半導体素子の製造方法は、素子分離膜によって定義される複数の活性領域を有する基板に、複数の活性領域を横切り、第１水平方向に相互平行に延在される複数のゲートトレンチを形成する段階と、基板の露出された表面上に、選択的に第１ゲート絶縁層を形成する段階と、第１ゲート絶縁層及び素子分離膜の露出された表面上に、第１ゲート絶縁層より薄厚を有する第２ゲート絶縁層を形成する段階と、第１ゲート絶縁層及び第２ゲート絶縁層の一部分を除去し、複数のゲートトレンチの下側部分の側面及び底面を覆う複数のゲート絶縁層、並びに複数のゲート絶縁層上において、複数のゲートトレンチの下側部分を充填する複数の埋め込みゲート電極を形成する段階と、を含む。【選択図】      図７Ａ
2020120111.tif 000002
【特許請求の範囲】
【請求項１】
素子分離膜によって定義される複数の活性領域を有する基板に、前記複数の活性領域を横切り、第１水平方向に相互平行に延在される複数のゲートトレンチを形成する段階と、
前記基板の露出された表面上に、選択的に第１ゲート絶縁層を形成する段階と、
前記第１ゲート絶縁層及び前記素子分離膜の露出された表面上に、前記第１ゲート絶縁層より薄厚を有する第２ゲート絶縁層を形成する段階と、
前記第１ゲート絶縁層及び前記第２ゲート絶縁層の一部分を除去し、前記複数のゲートトレンチの下側部分の側面及び底面を覆う複数のゲート絶縁層、並びに前記複数のゲート絶縁層上において、前記複数のゲートトレンチの下側部分を充填する複数の埋め込みゲート電極を形成する段階と、を含む半導体素子の製造方法。
【請求項２】
前記第１ゲート絶縁層は、前記複数のゲートトレンチの底面上の部分の厚みより、前記複数のゲートトレンチの側面上の部分の厚みが大きい値を有するように形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第２ゲート絶縁層は、前記複数のゲートトレンチの底面上の部分の厚みと、前記複数のゲートトレンチの側面上の部分の厚みとが実質的に同一値を有するように形成することを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記複数の埋め込みゲート電極それぞれは、前記第１水平方向に垂直である第２水平方向において一定幅を有し、前記第１水平方向に延在されるベース部、及び前記ベース部から前記第２水平方向に突出される突出部からなることを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項５】
前記突出部は、前記ベース部から前記素子分離膜に向けて延長されるように突出されるように形成することを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記突出部は、前記ベース部から前記第２水平方向への突出長が、前記ゲート絶縁層の複数のゲートトレンチの側面上の部分の厚みの１／２より大きい値を有するように形成することを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項７】
前記複数の埋め込みゲート電極は、前記第１水平方向に垂直である第２水平方向における最大幅と最小幅との差が前記ゲート絶縁層の複数のゲートトレンチの側面上の部分の厚みより大きい値を有するように形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記複数の埋め込みゲート電極は、前記複数のゲートトレンチが横切る前記複数の活性領域の切断面が両側に配置される部分において、前記第１水平方向に垂直である第２水平方向における最小幅を有するように形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記複数の埋め込みゲート電極それぞれは、前記素子分離膜が両側に配置される部分において、前記第１水平方向に垂直である第２水平方向における最大幅を有するように形成することを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項１０】
前記第１ゲート絶縁層は、（Ｏ２＋Ｈ２）雰囲気で遂行されるＩＳＳＧ酸化工程によって形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１１】
前記第２ゲート絶縁層は、ＡＬＤ工程によって形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１２】
素子分離膜によって定義される複数の活性領域を有する基板に、前記複数の活性領域を横切り、第１水平方向に相互平行に延在される複数のゲートトレンチを形成する段階と、
第１酸化工程により、前記基板の露出された表面上に、第１ゲート絶縁層を形成する段階と、
第２酸化工程により、前記第１ゲート絶縁層及び前記素子分離膜上をコンフォーマルに覆う第２ゲート絶縁層を形成する段階と、
前記複数のゲートトレンチの下側部分を充填し、複数の埋め込みゲート電極を形成する段階と、を含み、
前記第１酸化工程は、（Ｏ２＋Ｈ２）雰囲気で遂行されるＩＳＳＧ酸化工程であり、前記第２酸化工程は、蒸着工程である半導体素子の製造方法。
【請求項１３】
前記第２ゲート絶縁層を形成した後、（Ｏ２＋Ｈ２）雰囲気からＯ２雰囲気に変化される雰囲気で遂行されるＩＳＳＧ酸化工程である第３酸化工程を遂行する段階をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記第３酸化工程の工程遂行時間は、前記第１酸化工程の工程遂行時間より短いことを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記第３酸化工程の工程遂行時間中、（Ｏ２＋Ｈ２）雰囲気の時間は、Ｏ２雰囲気の時間より短いことを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１６】
前記第２ゲート絶縁層を形成した後、熱処理工程を遂行する段階をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１７】
前記複数のゲートトレンチの底面において、前記基板上に形成される前記第１ゲート絶縁層及び前記第２ゲート絶縁層それぞれの厚みの和は、前記複数のゲートトレンチの側面において、前記基板上に形成される前記第１ゲート絶縁層及び前記第２ゲート絶縁層それぞれの厚みの和の７５％以上の値を有することを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１８】
素子分離膜によって定義される複数の活性領域を有する基板に、前記複数の活性領域を横切り、第１水平方向に相互平行に延在される複数のゲートトレンチを形成する段階と、
前記基板の露出された表面上に、選択的に形成される第１ゲート絶縁層の部分、並びに前記第１ゲート絶縁層及び前記素子分離膜の露出された表面上に形成され、前記第１ゲート絶縁層より薄厚を有する第２ゲート絶縁層の部分からそれぞれなる複数のゲート絶縁層を形成する段階と、
前記複数のゲート絶縁層を挟み、前記複数のゲートトレンチの下側部分を充填し、前記第１水平方向に相互平行に延在され、前記第１水平方向に垂直である第２水平方向において、前記複数のゲートトレンチが横切る前記複数の活性領域の切断面が両側に配置される部分で最小幅を有し、前記素子分離膜が両側に配置される部分で最大幅を有する複数の埋め込みゲート電極を形成する段階と、を含む半導体素子の製造方法。
【請求項１９】
前記第１ゲート絶縁層は、熱酸化工程によって形成し、前記第２ゲート絶縁層は、蒸着工程によって形成することを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２０】
前記第１ゲート絶縁層は、前記複数のゲートトレンチの底面上の部分の厚みより、前記複数のゲートトレンチの側面上の部分の厚みが大きい値を有するように形成し、前記第２ゲート絶縁層は、前記複数のゲートトレンチの底面上の部分の厚みと、前記複数のゲートトレンチの側面上の部分の厚みとが実質的に同一値を有するようにコンフォーマルに形成することを特徴とする請求項１８に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、さらに詳細には、埋め込みゲートを有する半導体素子の製造方法に関する。
【背景技術】
【０００２】
電子産業の飛躍的な発展、及びユーザの要求により、電子機器は、さらに一層小型化及び軽量化されている。従って、電子機器に使用される高集積度を有する半導体素子が要求され、半導体素子の構成に係わるデザインルールが縮小されている。高度にスケーリング（scaling）された半導体素子を製造するために、ゲート電極を半導体基板内に埋め込む埋め込みゲート電極が導入されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、信頼性と性能とが向上され、埋め込みゲートを有する半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【０００４】
前記技術的課題を達成するために、本発明は、次のような半導体素子の製造方法を提供する。本発明による半導体素子の製造方法は、素子分離膜によって定義される複数の活性領域を有する基板に、前記複数の活性領域を横切り、第１水平方向に相互平行に延在される複数のゲートトレンチを形成する段階と、前記基板の露出された表面上に、選択的に第１ゲート絶縁層を形成する段階と、前記第１ゲート絶縁層及び前記素子分離膜の露出された表面上に、前記第１ゲート絶縁層より薄厚を有する第２ゲート絶縁層を形成する段階と、前記第１ゲート絶縁層及び前記第２ゲート絶縁層の一部分を除去し、前記複数のゲートトレンチの下側部分の側面及び底面を覆う複数のゲート絶縁層、並びに前記複数のゲート絶縁層上において、前記複数のゲートトレンチの下側部分を充填する複数の埋め込みゲート電極を形成する段階と、を含む。
【０００５】
本発明による半導体素子の製造方法は、素子分離膜によって定義される複数の活性領域を有する基板に、前記複数の活性領域を横切り、第１水平方向に相互平行に延在される複数のゲートトレンチを形成する段階と、第１酸化工程により、前記基板の露出された表面上に、第１ゲート絶縁層を形成する段階と、第２酸化工程により、前記第１ゲート絶縁層及び前記素子分離膜上をコンフォーマルに覆う第２ゲート絶縁層を形成する段階と、前記複数のゲートトレンチの下側部分を充填し、複数の埋め込みゲート電極を形成する段階と、を含み、前記第１酸化工程は、（Ｏ２＋Ｈ２）雰囲気で遂行されるＩＳＳＧ酸化工程であり、前記第２酸化工程は、蒸着工程である。
【０００６】
本発明による半導体素子の製造方法は、素子分離膜によって定義される複数の活性領域を有する基板に、前記複数の活性領域を横切り、第１水平方向に相互平行に延在される複数のゲートトレンチを形成する段階と、前記基板の露出された表面上に、選択的に形成される第１ゲート絶縁層の部分、並びに前記第１ゲート絶縁層及び前記素子分離膜の露出された表面上に形成され、前記第１ゲート絶縁層より薄厚を有する第２ゲート絶縁層の部分からそれぞれなる複数のゲート絶縁層を形成する段階と、前記複数のゲート絶縁層を挟み、前記複数のゲートトレンチの下側部分を充填し、前記第１水平方向に相互平行に延在され、前記第１水平方向に垂直である第２水平方向において、前記複数のゲートトレンチが横切る前記複数の活性領域の切断面が両側に配置される部分で最小幅を有し、前記素子分離膜が両側に配置される部分で最大幅を有する複数の埋め込みゲート電極を形成する段階と、を含む。
【発明の効果】
【０００７】
本発明による半導体素子の製造方法は、ゲート絶縁層が相対的に優れたステップカバレージを有するように形成することができるので、ゲート絶縁層の特性を維持しながらも、埋め込みゲート電極の幅を増大させることができる。また、該埋め込みゲート電極は、幅を増大させる突出部を有するので、埋め込みゲート電極の平均幅が増大することができる。従って、埋め込みゲート電極の抵抗値を低減させることができ、半導体素子の動作速度を向上させることができる。
【０００８】
また、本発明による半導体素子の製造方法は、ゲートトレンチの側面に形成されるゲート絶縁層部分の厚みを相対的に薄くすることができるので、活性領域と電気的に連結されるドレイン電極と埋め込みゲート電極とのオーバーラップ特性が改善され、半導体素子のデータ書き込み速度を向上させることができる。
【０００９】
そして、本発明による半導体素子の製造方法は、相対的に緻密な膜質を有する第１ゲート絶縁層を第２ゲート絶縁層の厚みより大きい値を有するように基板上に先に形成し、第１ゲート絶縁層及び第２ゲート絶縁層からなるゲート絶縁層の絶縁特性を向上させることができる。
【００１０】
また、本発明による半導体素子の製造方法は、ゲート絶縁層において、蒸着工程で形成される第２ゲート絶縁層の比率が低くなるので、ゲート絶縁層内に、塩素（Ｃｌ）濃度が低下し、ゲート絶縁層内の界面トラップ（interface  traps、Ｎｉｔ）密度及びストレスも低下し、半導体素子のリフレッシュ（refresh）特性を改善させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図２】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図３Ａ】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図３Ｂ】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図３Ｃ】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図３Ｄ】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図４】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図５Ａ】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図５Ｂ】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図５Ｃ】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図６】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図７Ａ】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図７Ｂ】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図７Ｃ】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図８】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図９Ａ】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図９Ｂ】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図９Ｃ】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図１０】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図１１Ａ】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図１１Ｂ】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図１１Ｃ】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図１２Ａ】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図１２Ｂ】本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【図１３】本発明の一実施形態による半導体素子の製造方法を示すフローチャートである。
【図１４】本発明の一実施形態による半導体素子の製造方法を示すフローチャートである。
【図１５】本発明の一実施形態による半導体素子の製造方法を示すフローチャートである。
【図１６】本発明の一実施形態による半導体素子の製造方法の第１工程について説明するためのグラフでる。
【図１７】本発明の一実施形態による半導体素子の製造方法の第３工程について説明するためのグラフである。
【図１８】本発明の一実施形態による半導体素子の製造方法によって製造された半導体素子の主要構成について説明するための概略的な平面レイアウトである。
【発明を実施するための形態】
【００１２】
図１ないし図１２Ｂは、本発明の一実施形態による半導体素子の製造方法を段階的に示す図面である。
【００１３】
図１は、本発明の一実施形態による半導体基板に活性領域を形成する段階を示す平面図である。図１を参照すれば、基板１１０には、素子分離膜１１６が形成され、素子分離膜１１６により、基板１１０に複数の活性領域１１８が定義される。複数の活性領域１１８は、それぞれ短軸及び長軸を有する比較的長いアイランド形状を有することができる。例えば、複数の活性領域１１８は、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ）に対し、斜線方向にそれぞれ短軸及び長軸を有することができる。
【００１４】
基板１１０は、例えば、シリコン（Ｓｉ）、例えば、結晶Ｓｉ、多結晶Ｓｉまたは非晶質Ｓｉを含んでもよい。または、基板１１０は、ゲルマニウム（Ｇｅ）のような半導体元素、またはＳｉＣ（silicon  carbide）、ＧａＡｓ（gallium  arsenide）、ＩｎＡｓ（indium  arsenide）及びＩｎＰ（indium  phosphide）のような化合物半導体を含んでもよい。または、基板１１０は、ＳＯＩ（silicon  on  insulator）構造を有することができる。例えば、基板１１０は、ＢＯＸ層（buried  oxide  layer）を含んでもよい。基板１１０は、導電領域、例えば、不純物がドーピングされたウェル（well）、または不純物がドーピングされた構造物を含んでもよい。
【００１５】
素子分離膜１１６は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜のうち少なくとも１つを含む物質からなり得る。素子分離膜１１６は、１種類の絶縁膜からなる単一層、または２種類の絶縁膜からなる二重層、または少なくとも３種類の絶縁膜の組み合わせによってなる多重層によって構成され得る。例えば、素子分離膜１１６は、２種類の互いに異なる絶縁膜からなってもよい。例えば、素子分離膜１１６は、シリコン酸化膜とシリコン窒化膜とからなってもよい。例えば、素子分離膜１１６は、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜からなる三重層からなってもよい。
【００１６】
図２は、本発明の一実施形態によるゲートトレンチを形成する段階を示す平面図であり、図３Ａないし図３Ｄは、それぞれ図２のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線及びＤ−Ｄ’線に沿って切断した断面図である。
【００１７】
図２ないし図３Ｄを共に参照すれば、基板１１０に、複数のゲートトレンチ１２０Ｔを形成する。複数のゲートトレンチ１２０Ｔは、相互平行に延在され、それぞれ複数の活性領域１１８を横切るライン形状を有することができる。ゲートトレンチ１２０Ｔの側面には、ゲートトレンチ１２０Ｔが横切る複数の活性領域１１８それぞれの部分が露出される。ゲートトレンチ１２０Ｔが横切るそれぞれの活性領域１１８の露出面を、活性領域１１８の切断面と呼ぶことができる。
【００１８】
例えば、複数のゲートトレンチ１２０Ｔは、それぞれ第１水平方向（Ｘ方向）に沿って延在され、第２水平方向（Ｙ方向）に沿って、概して等間隔を有するように形成され得る。
【００１９】
一部実施形態において、隣接する１対のゲートトレンチ１２０Ｔが１つの活性領域１１８を横切ることができる。他の一部実施形態において、複数のゲートトレンチ１２０Ｔの側面には、複数の活性領域１１８のうち少なくとも一部の長軸端部が露出されるが、それに限定されるものではなく、複数の活性領域１１８のうち少なくとも一部、または全部の長軸端部は、複数のゲートトレンチ１２０Ｔの側面に露出されない。
【００２０】
一部実施形態において、複数のゲートトレンチ１２０Ｔは、底面に段差が形成されるように、素子分離膜１１６及び基板１１０をそれぞれ別途のエッチング工程でエッチングし、素子分離膜１１６のエッチング深さと、基板１１０のエッチング深さとが互いに異なるようにする。例えば、複数のゲートトレンチ１２０Ｔは、基板１１０での底面より素子分離膜１１６での底面が低い。
【００２１】
一部実施形態において、素子分離膜１１６は、第１素子分離膜１１６Ａ及び第２素子分離膜１１６Ｂを含んでもよい。第１素子分離膜１１６Ａ及び第２素子分離膜１１６Ｂは、互いに異なる物質からなり得る。例えば、第１素子分離膜１１６Ａは、酸化膜からなり、第２素子分離膜１１６Ｂは、窒化膜からなり得る。しかし、本発明の技術的思想によれば、素子分離膜１１６の構成は、前述のところに限定されるものではない。
【００２２】
図４は、本発明の一実施形態による第１ゲート絶縁層を形成する段階を示す平面図であり、図５Ａないし図５Ｃは、それぞれ図４のＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線に沿って切断した断面図である。図６は、図５Ａないし図５Ｃに示された基準レベル（ＬＶ−Ｒ）により、基板１１０の主面に水平方向に切断して示す断面図であり、基準レベル（ＬＶ−Ｒ）は、図１１Ａないし図１２に図示された埋め込みゲート電極１２０に対応するレベルを意味する。図６には、基準レベル（ＬＶ−Ｒ）での形状だけが図示され、基準レベル（ＬＶ−Ｒ）以外のレベル、例えば、ゲートトレンチ１２０Ｔの底面の形状は、図示されていない。
【００２３】
本明細書でレベルとは、基板１１０の主面から垂直方向（Ｚ方向）への高さを意味する。
【００２４】
図４ないし図６を共に参照すれば、活性領域１１８上に、第１ゲート絶縁層１２２ａを形成する。第１ゲート絶縁層１２２ａは、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ＯＮＯ（oxide／nitride／oxide）及びシリコン酸化膜より高い誘電率を有する高誘電膜（high-k  dielectric  film）のうちから選択される少なくとも一つからなり得る。
【００２５】
第１ゲート絶縁層１２２ａは、第１工程によって形成され得る。第１ゲート絶縁層１２２ａは、活性領域１１８を含む基板１１０の露出された表面上で、選択的に成長するように形成することができる。例えば、第１工程は、熱酸化工程とし得る。該第１工程は、第１酸化工程とも称することができる。一部実施形態において、該第１酸化工程は、（Ｏ２＋Ｈ２）雰囲気で遂行されるＩＳＳＧ（in  situ  steam  generated）酸化工程とし得る。
【００２６】
第１ゲート絶縁層１２２ａは、概してコンフォーマル（conformal）に形成されるが、ゲートトレンチ１２０Ｔの側面上及び底面上で互いに異なる厚みを有するように形成され得る。
【００２７】
例えば、第１ゲート絶縁層１２２ａをＩＳＳＧ酸化工程によって形成する場合、基板１１０上に形成された厚みが相対的に薄い初期には、ゲートトレンチ１２０Ｔの側面上及び底面上において、概して同一成長速度を有しながら形成していて、基板１１０上に形成された厚みが増大することにより、ゲートトレンチ１２０Ｔの側面での成長速度が、底面上での成長速度より速くなる。
【００２８】
その場合、ゲートトレンチ１２０Ｔの側面上に形成される第１ゲート絶縁層１２２ａ部分の第１厚Ｔ１は、底面上に形成される第１ゲート絶縁層１２２ａ部分の第２厚Ｔ２より大きい値を有することができる。従って、第１ゲート絶縁層１２２ａの厚みが増大することにより、ゲートトレンチ１２０Ｔの側面上に形成される第１ゲート絶縁層１２２ａ部分の厚みに対する、底面上に形成される第１ゲート絶縁層１２２ａ部分の厚みの比率である、第１ゲート絶縁層１２２ａのステップカバレージ（step  coverage）は、形成厚が増大するにつれて悪化する。
【００２９】
一部実施形態において、第１ゲート絶縁層１２２ａは、第１厚Ｔ１が第２厚Ｔ２のおよそ１．５倍以下の値を有するように形成され得る。例えば、ゲートトレンチ１２０Ｔの第２水平方向（Ｙ方向）に対する幅が数十ｎｍである場合、第１厚Ｔ１は、４５Åないし７５Åであり、第２厚Ｔ２は、３０Åないし５０Åであるとし得る。
【００３０】
第１ゲート絶縁層１２２ａは、活性領域１１８を含む基板１１０上に、選択的に形成されるので、ゲートトレンチ１２０Ｔの側面に、活性領域１１８が露出された部分、すなわち、活性領域１１８の切断面が露出された部分においては、ゲートトレンチ１２０Ｔの幅が第１ゲート絶縁層１２２ａによって低減され得る。
【００３１】
図７Ａないし図８は、本発明の一実施形態による第２ゲート絶縁層を形成する段階を示す断面図であり、図７Ａないし図７Ｃは、それぞれ図８のＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線に沿って切断した断面図であり、図８は、図７Ａないし図７Ｃに示された基準レベル（ＬＶ−Ｒ）に対応する位置により、基板１１０の主面に水平方向に切断して示す断面図である。図８には、基準レベル（ＬＶ−Ｒ）での形状だけが図示され、基準レベル（ＬＶ−Ｒ）以外のレベル、例えば、ゲートトレンチ１２０Ｔの底面に係わる形状は、図示されていない。
【００３２】
図７Ａないし図８を共に参照すれば、第１ゲート絶縁層１２２ａ及び素子分離膜１１６の露出された表面上に、第２ゲート絶縁層１２２ｂを形成する。第２ゲート絶縁層１２２ｂは、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ＯＮＯ、またはシリコン酸化膜より高い誘電率を有する高誘電膜のうちから選択される少なくとも一つからなり得る。一部実施形態において、第１ゲート絶縁層１２２ａと第２ゲート絶縁層１２２ｂは、同一物質からなってもよい。他の一部実施形態において、第１ゲート絶縁層１２２ａと第２ゲート絶縁層１２２ｂは、異なる物質からなってもよい。
【００３３】
例えば、第２ゲート絶縁層１２２ｂは、約１０ないし２５の誘電率を有することができる。一部実施形態において、第２ゲート絶縁層１２２ｂは、ハフニウム酸化物（ＨｆＯ）、ハフニウムシリケート（ＨｆＳｉＯ）、ハフニウム酸窒化物（ＨｆＯＮ）、ハフニウムシリコン酸窒化物（ＨｆＳｉＯＮ）、ランタニウム酸化物（ＬａＯ）、ランタニウムアルミニウム酸化物（ＬａＡｌＯ）、ジルコニウム酸化物（ＺｒＯ）、ジルコニウムシリケート（ＺｒＳｉＯ）、ジルコニウム酸窒化物（ＺｒＯＮ）、ジルコニウムシリコン酸窒化物（ＺｒＳｉＯＮ）、タンタル酸化物（ＴａＯ）、チタン酸化物（ＴｉＯ）、バリウムストロンチウムチタン酸化物（ＢａＳｒＴｉＯ）、バリウムチタン酸化物（ＢａＴｉＯ）、ストロンチウムチタン酸化物（ＳｒＴｉＯ）、イットリウム酸化物（ＹＯ）、アルミニウム酸化物（ＡｌＯ）または鉛スカンジウムタンタル酸化物（ＰｂＳｃＴａＯ）のうちから選択される少なくとも１つの物質からなる。例えば、第２ゲート絶縁層１２２ｂは、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯ３、Ｔａ２Ｏ３またはＴｉＯ２からなり得る。
【００３４】
第２ゲート絶縁層１２２ｂは、ゲートトレンチ１２０Ｔの側面上及び底面上において、概して同一厚を有するようにコンフォーマルに形成され得る。また、第２ゲート絶縁層１２２ｂは、第１ゲート絶縁層１２２ａ上及び素子分離膜１１６上においても、概して同一厚を有するように形成され得る。第２ゲート絶縁層１２２ｂは、第１ゲート絶縁層１２２ａより薄厚を有するように形成され得る。
【００３５】
第２ゲート絶縁層１２２ｂは、第１ゲート絶縁層１２２ａ上及び素子分離膜１１６上をいずれも覆うように形成することができる。第２ゲート絶縁層１２２ｂは、第２工程によって形成され得る。第２工程は、蒸着工程とし得る。第２工程は、第２酸化工程とも称することができる。第２酸化工程は、例えば、ＡＬＤ（atomic  layer  deposition）工程とし得る。
【００３６】
第１ゲート絶縁層１２２ａ及び第２ゲート絶縁層１２２ｂは、共にゲート絶縁構造体１２２Ｐを構成することができる。一部実施形態において、第１ゲート絶縁層１２２ａと第２ゲート絶縁層１２２ｂが同一物質からなる場合、第１ゲート絶縁層１２２ａと第２ゲート絶縁層１２２ｂとの間に界面が観察されず、ゲート絶縁構造体１２２Ｐが単一膜に観察され得る。他の一部実施形態において、第１ゲート絶縁層１２２ａと第２ゲート絶縁層１２２ｂが異なる物質からなる場合、第１ゲート絶縁層１２２ａと第２ゲート絶縁層１２２ｂとの間に界面が観察される。
【００３７】
ゲート絶縁構造体１２２Ｐは、基板１１０上に形成される部分の厚みと、素子分離膜１１６上に形成される部分の厚みとが互いに異なる値を有することができる。例えば、ゲート絶縁構造体１２２Ｐは、基板１１０上に形成される部分の厚みが、素子分離膜１１６上に形成される部分の厚みより大きい値を有するように形成され得る。
【００３８】
ゲートトレンチ１２０Ｔの側面において、基板１１０上に形成されるゲート絶縁構造体１２２Ｐ部分の第３厚Ｔ３と、ゲートトレンチ１２０Ｔの底面において、基板１１０上に形成されるゲート絶縁構造体１２２Ｐ部分の第４厚Ｔ４は、互いに異なる値を有することができる。例えば、ゲート絶縁構造体１２２Ｐは、ゲートトレンチ１２０Ｔの側面において、基板１１０上に形成される部分の第３厚Ｔ３が、ゲートトレンチ１２０Ｔの底面において、基板１１０上に形成される部分の第４厚Ｔ４より大きい値を有するように形成され得る。
【００３９】
ゲート絶縁構造体１２２Ｐは、第１ゲート絶縁層１２２ａ、及び第１ゲート絶縁層１２２ａ上に形成された第２ゲート絶縁層１２２ｂからなり、第１ゲート絶縁層１２２ａは、基板１１０上にだけ選択的に形成され、第２ゲート絶縁層１２２ｂは、第１ゲート絶縁層１２２ａ上及び素子分離膜１１６上にいずれも形成される。
【００４０】
基板１１０上に形成されたゲート絶縁構造体１２２Ｐの部分は、第１ゲート絶縁層１２２ａ及び第２ゲート絶縁層１２２ｂの積層構造によってなることができ、素子分離膜１１６上に形成されたゲート絶縁構造体１２２Ｐの部分は、第２ゲート絶縁層１２２ｂの単一構造によってなることができる。
【００４１】
ゲート絶縁構造体１２２Ｐは、ゲートトレンチ１２０Ｔの側面において、素子分離膜１１６上に形成される部分の第５厚Ｔ５と、ゲートトレンチ１２０Ｔの底面において、素子分離膜１１６上に形成される部分の第６厚Ｔ６とが概して同一値を有することができる。従って、第５厚Ｔ５は、ゲートトレンチ１２０Ｔの側面において、素子分離膜１１６上に形成された第２ゲート絶縁層１２２ｂの部分の厚みでもあり、第６厚Ｔ６は、ゲートトレンチ１２０Ｔの底面において、素子分離膜１１６上に形成された第２ゲート絶縁層１２２ｂの部分の厚みでもある。例えば、第５厚Ｔ５及び第６厚Ｔ６は、１５Åないし３０Åとし得る。
【００４２】
第２ゲート絶縁層１２２ｂの厚みは、第１ゲート絶縁層１２２ａの厚みより小さい値を有し、第３厚Ｔ３は、第１ゲート絶縁層１２２ａの第１厚Ｔ１と、第２ゲート絶縁層１２２ｂの第５厚Ｔ５との和であるので、第５厚Ｔ５は、第３厚Ｔ３の１／２より小さい値を有することができる。例えば、第１厚Ｔ１が６０Åであり、第５厚Ｔ５が２０Åである場合、第３厚Ｔ３は、８０Åであるので、第３厚Ｔ３は、第５厚Ｔ５の約４倍の値を有することができる。
【００４３】
ゲートトレンチ１２０Ｔの側面において、基板１１０上に形成されるゲート絶縁構造体１２２Ｐ部分の第３厚Ｔ３は、第１厚Ｔ１（図５Ａ）と第５厚Ｔ５との和と概して同一値を有し、ゲートトレンチ１２０Ｔの底面において、基板１１０上に形成されるゲート絶縁構造体１２２Ｐ部分の第４厚Ｔ４は、第２厚Ｔ２（図５Ａ）と第６厚Ｔ６との和と概して同一値を有することができる。
【００４４】
一部実施形態において、ゲート絶縁構造体１２２Ｐは、第４厚Ｔ４が第３厚Ｔ３より小さい値を有するが、第３厚Ｔ３の７５％以上の値を有するように形成することができる。
【００４５】
第１ゲート絶縁層１２２ａが第１酸化工程、例えば、熱酸化工程で形成され、第２ゲート絶縁層１２２ｂが第２酸化工程、例えば、蒸着工程で形成される場合、第１ゲート絶縁層１２２ａが第２ゲート絶縁層１２２ｂより相対的に緻密な膜質を有することができる。第１ゲート絶縁層１２２ａは、形成厚が相対的に薄い初期には、優れたステップカバレージを有し、形成厚が増大するにつれ、ステップカバレージが悪化する。
【００４６】
もし第１ゲート絶縁層１２２ａを形成する以前に、基板１１０上に他の酸化膜、例えば、蒸着法によって形成される第２ゲート絶縁層１２２ｂが先に形成された場合、第１ゲート絶縁層１２２ａの形成厚が相対的に薄い初期にも、すでに形成された第２ゲート絶縁層１２２ｂの厚みの影響を受け、第１ゲート絶縁層１２２ａは、形成厚が相対的に厚い場合と類似して、劣悪なステップカバレージを有して形成される。
【００４７】
しかし、第１ゲート絶縁層１２２ａを形成する以前に、基板１１０上に他の酸化膜が形成されていない場合、第１ゲート絶縁層１２２ａの形成厚を適切に調節すれば、第１ゲート絶縁層１２２ａが相対的に優れたステップカバレージを有するように形成することができる。その後、第１ゲート絶縁層１２２ａの厚みより薄厚を有するように、第１ゲート絶縁層１２２ａ上に、第２ゲート絶縁層１２２ｂを形成すれば、第１ゲート絶縁層１２２ａ及び第２ゲート絶縁層１２２ｂからなるゲート絶縁構造体１２２Ｐを相対的に優れたステップカバレージを有しつつも、相対的に優れた膜質を有するように形成することができる。
【００４８】
図９Ａないし図１０は、本発明の一実施形態による予備ゲート絶縁層を形成する段階を示す断面図であり、図９Ａないし図９Ｃは、それぞれ図１０のＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線に沿って切断した断面図であり、図１０は、図９Ａないし図９Ｃに示された基準レベル（ＬＶ−Ｒ）に対応する位置により、基板１１０の主面に水平方向に切断して示す断面図である。図８には、基準レベル（ＬＶ−Ｒ）での形状だけが図示され、基準レベル（ＬＶ−Ｒ）以外のレベル、例えば、ゲートトレンチ１２０Ｔの底面に係わる形状は、図示されていない。
【００４９】
図９Ａないし図１０を共に参照すれば、図７Ａないし図８に示された第１ゲート絶縁層１２２ａ及び第２ゲート絶縁層１２２ｂからなるゲート絶縁構造体１２２Ｐから予備ゲート絶縁層１２２Ｐａを形成する。
【００５０】
一部実施形態において、予備ゲート絶縁層１２２Ｐａは、第３工程によって形成され得る。例えば、第３工程は、熱酸化工程とすることができ、第３酸化工程とも称することができる。一部実施形態において、第３酸化工程は、（Ｏ２＋Ｈ２）雰囲気で遂行されるＩＳＳＧ酸化工程、または、（Ｏ２＋Ｈ２）雰囲気からＯ２雰囲気に変化される雰囲気で遂行されるＩＳＳＧ酸化工程とし得る。他の一部実施形態において、第３酸化工程は、乾式酸化工程であってもよい。
【００５１】
一部実施形態において、第３酸化工程が（Ｏ２＋Ｈ２）雰囲気からＯ２雰囲気に変化される雰囲気で遂行されるＩＳＳＧ酸化工程である場合、第３酸化工程の工程遂行時間において、（Ｏ２＋Ｈ２）雰囲気の時間は、Ｏ２雰囲気の時間より短い。すなわち、第３酸化工程は、工程遂行時間において、Ｈ２が該雰囲気に存在する時間が相対的に短い。
【００５２】
一部実施形態において、第３酸化工程の工程遂行時間は、図４ないし図６を介して説明した第１酸化工程の工程遂行時間より短い。ここで、該工程遂行時間とは、第１酸化工程及び第３酸化工程を遂行するための工程温度、並びに工程雰囲気が維持される時間を意味し、ランプアップ（ramp  up）時間及びクールダウン（cool  down）時間は、含まれない。
【００５３】
一部実施形態において、第１酸化工程が（Ｏ２＋Ｈ２）雰囲気で遂行されるＩＳＳＧ酸化工程であり、第３酸化工程が（Ｏ２＋Ｈ２）雰囲気で遂行されるＩＳＳＧ酸化工程、あるいは（Ｏ２＋Ｈ２）雰囲気からＯ２雰囲気に変化される雰囲気で遂行されるＩＳＳＧ酸化工程である場合、第３酸化工程の工程遂行時間において、（Ｏ２＋Ｈ２）雰囲気の時間は、第１酸化工程の工程遂行時間における（Ｏ２＋Ｈ２）雰囲気の時間より短い。
【００５４】
他の一部実施形態において、第３工程は、熱処理工程であってもよい。例えば、熱処理工程は、ＲＴＰ（rapid  thermal  processing）法またはアニール（anneal）法によって遂行され得る。
【００５５】
第３工程は、ゲート絶縁構造体１２２Ｐ内に含まれた不純物を除去するか、ゲート絶縁構造体１２２Ｐの膜質を緻密にさせるか、ゲート絶縁構造体１２２Ｐと基板１１０との界面欠陥を治癒するか、あるいは第１ゲート絶縁層１２２ａと第２ゲート絶縁層１２２ｂとの間に存在する欠陥を治癒することができる。すなわち、予備ゲート絶縁層１２２Ｐａは、第１ゲート絶縁層１２２ａ及び第２ゲート絶縁層１２２ｂからなるゲート絶縁構造体１２２Ｐから不純物が除去されるか、膜質が緻密になるか、あるいはゲート絶縁構造体１２２Ｐと基板１１０との界面欠陥が治癒されるかした結果物でもある。
【００５６】
さらに他の一部実施形態において、第３工程は、別途に遂行されず、図７Ａないし図８に示された第１ゲート絶縁層１２２ａ及び第２ゲート絶縁層１２２ｂからなるゲート絶縁構造体１２２Ｐが、予備ゲート絶縁層１２２Ｐａの機能を遂行することができる。
【００５７】
ゲートトレンチ１２０Ｔの側面において、基板１１０上に形成される予備ゲート絶縁層１２２Ｐａ部分の第１側面厚ＴＳ１と、ゲートトレンチ１２０Ｔの底面において、基板１１０上に形成される予備ゲート絶縁層１２２Ｐａ部分の第１底面厚ＴＢ１は、互いに異なる値を有することができる。例えば、予備ゲート絶縁層１２２Ｐａは、ゲートトレンチ１２０Ｔの側面において、基板１１０上に形成される部分の第１側面厚ＴＳ１が、ゲートトレンチ１２０Ｔの底面において、基板１１０上に形成される部分の第１底面厚ＴＢ１より大きい値を有するように形成され得る。
【００５８】
ゲートトレンチ１２０Ｔの側面において、素子分離膜１１６上に形成される予備ゲート絶縁層１２２Ｐａ部分の第２側面厚ＴＳ２と、ゲートトレンチ１２０Ｔの底面において、素子分離膜１１６上に形成される部分の第２底面厚ＴＢ２とが概して同一値を有することができる。
【００５９】
予備ゲート絶縁層１２２Ｐａを形成するための第３工程は、工程遂行時間において、Ｏ２が雰囲気に存在する時間が相対的に短い酸化工程であるか、熱処理工程であるので、予備ゲート絶縁層１２２Ｐａの厚みは、ゲート絶縁構造体１２２Ｐの厚みと概して類似しているか、あるいは数Å以下だけ大きい値を有することができる。
【００６０】
ゲートトレンチ１２０Ｔの側面において、基板１１０上に形成される予備ゲート絶縁層１２２Ｐａ部分の第１側面厚ＴＳ１は、第３厚Ｔ３（図７Ａ）と概して同一値を有し、ゲートトレンチ１２０Ｔの底面において、基板１１０上に形成される予備ゲート絶縁層１２２Ｐａ部分の第１底面厚ＴＢ１は、第４厚Ｔ４（図７Ａ）と概して同一値を有することができる。
【００６１】
ゲートトレンチ１２０Ｔの側面において、素子分離膜１１６上に形成される予備ゲート絶縁層１２２Ｐａ部分の第２側面厚ＴＳ２は、第５厚Ｔ５（図７Ｂ）と概して同一値を有し、ゲートトレンチ１２０Ｔの底面において、素子分離膜１１６上に形成される予備ゲート絶縁層１２２Ｐａ部分の第２底面厚ＴＢ２は、第６厚Ｔ６（図７Ｂ）と概して同一値を有することができる。第２側面厚ＴＳ２と第２底面厚ＴＢ２は、概して同一値を有することができる。
【００６２】
一部実施形態において、予備ゲート絶縁層１２２Ｐａは、第１底面厚ＴＢ１が第１側面厚ＴＳ１より小さい値を有するが、第１側面厚ＴＳ１の７５％以上の値を有するように形成することができる。
【００６３】
図１１Ａないし図１２Ｂは、本発明の一実施形態によるゲート絶縁層及び埋め込みゲート電極を形成する段階を示す断面図であり、図１１Ａないし図１１Ｃは、それぞれ図１２のＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線に沿って切断した断面図であり、図１２Ａは、図１１Ａないし図１１Ｃに示された基準レベル（ＬＶ−Ｒ）に対応する位置により、基板１１０の主面に水平方向に切断して示す断面図であり、図１２Ｂは、図１２ＡのＸＩＩＢ部分を拡大して示す断面図である。
【００６４】
図１１Ａないし図１２を共に参照すれば、複数のゲートトレンチ１２０Ｔの内部に複数のゲート絶縁層１２２、複数の埋め込みゲート電極１２０、及び複数の埋没絶縁膜１２６を順に形成する。一部実施形態において、複数の埋め込みゲート電極１２０それぞれと、複数の埋没絶縁膜１２６それぞれとの間には、カバー層１２４が配置される。
【００６５】
半導体素子１は、複数のゲートトレンチ１２０Ｔの下側部分を充填する複数のゲート絶縁層１２２及び複数の埋め込みゲート電極１２０と、複数のゲートトレンチ１２０Ｔの上側部分を充填する複数の埋没絶縁膜１２６とを含む。
【００６６】
複数のゲート絶縁層１２２、及び複数の埋め込みゲート電極１２０は、複数のゲートトレンチ１２０Ｔ内部を充填し、図９Ａないし図１０に示された予備ゲート絶縁層１２２Ｐａを覆う予備ゲート電極を形成した後、活性領域１１８の上面及び素子分離膜１１６の上面を覆う予備ゲート絶縁層１２２Ｐａの部分及び予備ゲート電極の部分と、複数のゲートトレンチ１２０Ｔの上側部分を充填する予備ゲート絶縁層１２２Ｐａの部分及び予備ゲート電極の部分とを除去して形成することができる。複数のゲート絶縁層１２２は、予備ゲート絶縁層１２２Ｐａにおいて、複数のゲートトレンチ１２０Ｔの下側の側壁及び底面を覆う部分であり、複数の埋め込みゲート電極１２０は、複数のゲート絶縁層１２２上において、複数のゲートトレンチ１２０Ｔの下側部分を充填する部分であるとし得る。
【００６７】
複数の埋め込みゲート電極１２０は、複数のゲートトレンチ１２０Ｔのように、第１水平方向（Ｘ方向）に、相互平行に延在される。
【００６８】
一部実施形態において、埋め込みゲート電極１２０を形成した後、埋め込みゲート電極１２０の両側の基板１１０、すなわち、複数の活性領域１１８の上側一部分に、ソース／ドレイン領域を形成することができる。前記ソース／ドレイン領域を形成するために、基板１１０に不純物イオンを注入することができる。他の一部実施形態において、複数の埋め込みゲート電極１２０を形成する前に、ソース／ドレイン領域を形成するための不純物イオン注入工程が遂行される。
【００６９】
複数の埋め込みゲート電極１２０それぞれの上面は、基板１１０の上面、すなわち、活性領域１１８の上面より低いレベルに位置する。複数の埋め込みゲート電極１２０の底面は、図３Ｃに示された複数のゲートトレンチ１２０Ｔの底面に沿って凹凸形状を有し、複数の活性領域１１８には、サドルフィン構造のトランジスタ（saddle  ＦＩＮＦＥＴ）が形成される。
【００７０】
ゲート絶縁層１２２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ＯＮＯ、またはシリコン酸化膜より高い誘電率を有する高誘電膜のうちから選択される少なくとも一つからなり得る。例えば、ゲート絶縁層１２２は、約１０ないし２５の誘電率を有することができる。一部実施形態において、ゲート絶縁層１２２は、ハフニウム酸化物（ＨｆＯ）、ハフニウムシリケート（ＨｆＳｉＯ）、ハフニウム酸窒化物（ＨｆＯＮ）、ハフニウムシリコン酸窒化物（ＨｆＳｉＯＮ）、ランタニウム酸化物（ＬａＯ）、ランタニウムアルミニウム酸化物（ＬａＡｌＯ）、ジルコニウム酸化物（ＺｒＯ）、ジルコニウムシリケート（ＺｒＳｉＯ）、ジルコニウム酸窒化物（ＺｒＯＮ）、ジルコニウムシリコン酸窒化物（ＺｒＳｉＯＮ）、タンタル酸化物（ＴａＯ）、チタン酸化物（ＴｉＯ）、バリウムストロンチウムチタン酸化物（ＢａＳｒＴｉＯ）、バリウムチタン酸化物（ＢａＴｉＯ）、ストロンチウムチタン酸化物（ＳｒＴｉＯ）、イットリウム酸化物（ＹＯ）、アルミニウム酸化物（ＡｌＯ）または鉛スカンジウムタンタル酸化物（ＰｂＳｃＴａＯ）のうちから選択される少なくとも１つの物質からなる。例えば、ゲート絶縁層１２２は、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯ３、Ｔａ２Ｏ３またはＴｉＯ２からなり得る。
【００７１】
複数の埋め込みゲート電極１２０それぞれの上面は、基板１１０の上面より低いレベルに位置する。複数の埋め込みゲート電極１２０の底面は、凹凸形状を有し、複数の活性領域１１８には、サドルフィン構造のトランジスタが形成される。一部実施形態において、複数の埋め込みゲート電極１２０は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ、ＴｉＳｉＮまたはＷＳｉＮののうちから選択される少なくとも１つの物質からなる。
【００７２】
一部実施形態において、複数の埋め込みゲート電極１２０それぞれは、コア層１２０Ｃ、及びコア層とゲート絶縁層１２２との間に配置されるバリア層１２０Ｂからなり得る。例えば、コア層１２０Ｃは、Ｗ、ＷＮ、ＴｉＳｉＮまたはＷＳｉＮのような金属物質または導電性金属窒化物からなり、バリア層１２０Ｂは、Ｔｉ、ＴｉＮ、ＴａまたはＴａＮのような金属物質または導電性金属窒化物からなり得る。
【００７３】
複数の埋没絶縁膜１２６の上面は、基板１１０の上面、すなわち、活性領域１１８の上面とおよそ同一レベルに位置することができる。埋没絶縁膜１２６は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはそれらの組み合わせによってなり得る。
【００７４】
カバー層１２４は、例えば、アンドープト（un-doped）ポリシリコンまたはドープト（doped）ポリシリコンからなり得る。一部実施形態において、カバー層１２４は、省略されてもよい。
【００７５】
ゲート絶縁層１２２は、予備ゲート絶縁層１２２Ｐａの一部分であるので、ゲートトレンチ１２０Ｔの側面において、基板１１０上に形成されるゲート絶縁層１２２部分の厚みは、第１側面厚ＴＳ１であり、ゲートトレンチ１２０Ｔの底面において、基板１１０上に形成されるゲート絶縁層１２２部分の厚みは、第１底面厚ＴＢ１であるとし得る。またゲートトレンチ１２０Ｔの側面において、素子分離膜１１６上に形成されるゲート絶縁層１２２部分の厚みは、第２側面厚ＴＳ２であり、ゲートトレンチ１２０Ｔの底面において、素子分離膜１１６上に形成されるゲート絶縁層１２２部分の厚みは、第２底面厚ＴＢ２であるとし得る。
【００７６】
一部実施形態において、ゲート絶縁層１２２は、第１底面厚ＴＢ１が、第１側面厚ＴＳ１より小さい値を有するが、第１側面厚ＴＳ１の７５％以上の値を有するように形成することができる。第２側面厚ＴＳ２と第２底面厚ＴＢ２は、概して同一値を有することができる。
【００７７】
また、第２側面厚ＴＳ２は、第１側面厚ＴＳ１の１／２より小さい値を有することができる。例えば、第１側面厚ＴＳ１は、８０Åであり、第２側面厚ＴＳ２は、２０Åであるとすることができ、その場合、第１側面厚ＴＳ１は、第２側面厚ＴＳ２の約４倍の値を有することができる。
【００７８】
図１１Ａないし図１２Ｂには、素子分離膜１１６とゲート絶縁層１２２とが明確に区分されるように図示されているが、それは、ゲート絶縁層１２２の厚み変化などゲート絶縁層１２２の形状について説明するためのものであり、それに限定されるものではない。例えば、素子分離膜１１６とゲート絶縁層１２２とが類似した物質、例えば、シリコン酸化物からなる場合、素子分離膜１１６とゲート絶縁層１２２との界面は、観察されない。
【００７９】
ゲートトレンチ１２０Ｔは、第２水平方向（Ｙ方向）に、概して一定値の幅を有し、第１水平方向（Ｘ方向）に沿って延在され得る。また、ゲートトレンチ１２０Ｔは、埋め込みゲート電極１２０及びゲート絶縁層１２２で充填されるので、第２水平方向（Ｙ方向）への埋め込みゲート電極１２０の幅は、ゲートトレンチ１２０Ｔの幅からゲート絶縁層１２２の幅を差し引いた値を有することができる。
【００８０】
埋め込みゲート電極１２０は、一定幅ＷＢを有し、第１水平方向（Ｘ方向）に延在されるベース部ＧＢ、及びベース部ＧＢから第２水平方向（Ｙ方向）に突出される突出部ＧＴによってなり得る。ベース部ＧＢの幅は、埋め込みゲート電極１２０の最小幅であるとし得る。
【００８１】
突出部ＧＴは、ベース部ＧＢから素子分離膜１１６に向けて延長されるように突出され得る。第２側面厚ＴＳ２は、第１側面厚ＴＳ１の１／２より小さい値を有するので、第２側面厚ＴＳ２と第１側面厚ＴＳ１との差は、第１側面厚ＴＳ１の１／２より大きい値を有することができる。突出部ＧＴは、第２側面厚ＴＳ２と第１側面厚ＴＳ１との差だけ第２水平方向（Ｙ方向）に突出され得る。従って、第２水平方向（Ｙ方向）への突出部ＧＴの突出長Ｗ１は、第１側面厚ＴＳ１の１／２より大きい値を有することができる。
【００８２】
突出部ＧＴは、ベース部ＧＢから両側にある素子分離膜１１６それぞれに向け、ベース部ＧＢから突出され得る。埋め込みゲート電極１２０は、ベース部ＧＢから両側に突出される１対の突出部ＧＴが、第２水平方向（Ｙ方向）に沿って整列される部分において、最大幅を有することができる。従って、埋め込みゲート電極１２０は、第２水平方向（Ｙ方向）に沿って、両側に素子分離膜１１６が配置される部分で最大幅を有し、両側に活性領域１１８の切断面が配置される部分において、最小幅を有することができる。
【００８３】
従って、埋め込みゲート電極１２０の最大幅と最小幅との差は、第１側面厚ＴＳ１の１／２の２倍、すなわち、第１側面厚ＴＳ１より大きい値を有することができる。
【００８４】
一部実施形態において、埋め込みゲート電極１２０は、活性領域１１８の長軸端部に隣接する部分において、ベース部ＧＢより第２水平方向（Ｙ方向）に大きい幅を有することができる。活性領域１１８の長軸端部に隣接する部分において、埋め込みゲート電極１２０一側において、第２水平方向（Ｙ方向）に増大される幅Ｗ２の値は、突出部ＧＴの突出長Ｗ１より小さい値を有することができる。
【００８５】
従って、埋め込みゲート電極１２０は、第２水平方向（Ｙ方向）に、両側に素子分離膜１１６が配置される部分において、最大幅を有し、両側に活性領域１１８の切断面が配置される部分において、最小幅を有し、少なくとも一側に活性領域１１８の長軸端部が配置される部分においては、最大幅と最小幅との中間値の幅を有することができる。
【００８６】
本発明による半導体素子１は、ゲート絶縁層１２２が相対的に優れたステップカバレージを有するので、ゲートトレンチ１２０Ｔの側面に形成されるゲート絶縁層１２２部分の厚みである第１側面厚ＴＳ１を相対的に薄くしても、ゲートトレンチ１２０Ｔの底面に形成されるゲート絶縁層１２２部分の厚みである第１底面厚ＴＢ１を、一定値以上確保することができる。従って、ゲート絶縁層１２２の特性を維持しながらも、埋め込みゲート電極１２０の第２水平方向（Ｙ方向）への幅を増大させることができる。また、埋め込みゲート電極１２０は、第２水平方向（Ｙ方向）に幅を増大させる突出部ＧＴを有するので、埋め込みゲート電極１２０の平均幅が増大する。
【００８７】
従って、半導体素子１が有する埋め込みゲート電極１２０の抵抗値を低減させることができ、動作速度を向上させることができる。特に、ゲートトレンチ１２０Ｔの側面に形成されるゲート絶縁層１２２部分の厚みである第１側面厚ＴＳ１を相対的に薄くすることができるので、活性領域１１８と電気的に連結されるドレイン電極と埋め込みゲート電極１２０とのオーバーラップ特性が改善され、半導体素子１のデータ書き込み速度が向上することができる。
【００８８】
そして、相対的に緻密な膜質を有する第１ゲート絶縁層１２２ａを基板１１０上に先に形成し、第１ゲート絶縁層１２２ａの厚みを第２ゲート絶縁層１２２ｂの厚みより大きい値を有するように形成し、ゲート絶縁層１２２の絶縁特性が向上することができる。また、ゲート絶縁層１２２において、蒸着工程で形成される第２ゲート絶縁層１２２ｂの比率が低くなるので、ゲート絶縁層１２２内において、塩素（Ｃｌ）濃度が低下し、ゲート絶縁層１２２内の界面トラップ（interface  traps、Ｎｉｔ）密度及びストレスも低減され、半導体素子１のリフレッシュ特性が改善される。
【００８９】
図１３ないし図１５は、それぞれ本発明の一実施形態による半導体素子の製造方法を示すフローチャートである。
【００９０】
図１３においては、図９Ａないし図１０で説明した第３工程を遂行せず、ゲート絶縁層１２２を形成する方法について説明する。
【００９１】
図２ないし図３Ｄと、図１３とを共に参照すれば、基板１１０に、複数のゲートトレンチ１２０Ｔを形成する（Ｓ１０）。複数のゲートトレンチ１２０Ｔは、相互平行に延在され、それぞれ複数の活性領域１１８を横切るライン形状を有することができる。ゲートトレンチ１２０Ｔの側面には、ゲートトレンチ１２０Ｔが横切る複数の活性領域１１８それぞれの部分が露出される。
【００９２】
図４ないし図６と、図１３とを共に参照すれば、第１酸化工程により、活性領域１１８上に、第１ゲート絶縁層１２２ａを形成する（Ｓ１００）。第１ゲート絶縁層１２２ａは、活性領域１１８を含む基板１１０上において、選択的に成長するように形成することができる。例えば、第１酸化工程は、熱酸化工程とし得る。一部実施形態において、第１酸化工程は、（Ｏ２＋Ｈ２）雰囲気で遂行されるＩＳＳＧ酸化工程とし得る。
【００９３】
第１ゲート絶縁層１２２ａは、ゲートトレンチ１２０Ｔの側面上及び底面上において、互いに異なる厚みを有するように形成され得る。例えば、ゲートトレンチ１２０Ｔの側面上に形成される第１ゲート絶縁層１２２ａ部分の第１厚Ｔ１は、底面上に形成される第１ゲート絶縁層１２２ａ部分の第２厚Ｔ２より大きい値を有することができる。一部実施形態において、第１ゲート絶縁層１２２ａは、第１厚Ｔ１が第２厚Ｔ２のおよそ１．５倍以下の値を有するように形成され得る。
【００９４】
図７Ａないし図８と、図１３とを共に参照すれば、第２酸化工程により、第１ゲート絶縁層１２２ａ上及び素子分離膜１１６上に、第２ゲート絶縁層１２２ｂを形成する（Ｓ２００）。第２ゲート絶縁層１２２ｂは、第１ゲート絶縁層１２２ａより薄厚を有するように形成され得る。第２ゲート絶縁層１２２ｂは、ゲートトレンチ１２０Ｔの側面上及び底面上において、概して同一厚を有するようにコンフォーマルに形成され得る。
【００９５】
第２ゲート絶縁層１２２ｂは、第１ゲート絶縁層１２２ａ上及び素子分離膜１１６上をいずれも覆うように形成することができる。第２ゲート絶縁層１２２ｂは、第１ゲート絶縁層１２２ａ上と素子分離膜１１６上とにおいて、概して同一厚を有するように形成され得る。
【００９６】
例えば、第２酸化工程は、蒸着工程とし得る。一部実施形態において、第２酸化工程は、例えば、ＡＬＤ（atomic  layer  deposition）工程とし得る。
【００９７】
図１１Ａないし図１２と、図１３とを共に参照すれば、第１ゲート絶縁層１２２ａ及び第２ゲート絶縁層１２２ｂの一部分を除去し、ゲートトレンチ１２０Ｔの下側部分の側面及び底面を覆うゲート絶縁層１２２を形成する（Ｓ２０）。その後、ゲート絶縁層１２２を覆い、ゲートトレンチ１２０Ｔの下側部分を充填する埋め込みゲート電極を形成する（Ｓ３０）。
【００９８】
図１４においては、図９Ａないし図１０で説明した第３工程として、第３酸化工程を遂行し、ゲート絶縁層１２２を形成する方法について説明する。
【００９９】
図２ないし図３Ｄと、図１４とを共に参照すれば、基板１１０に、複数のゲートトレンチ１２０Ｔを形成する（Ｓ１０）。複数のゲートトレンチ１２０Ｔは、相互平行に延在され、それぞれ複数の活性領域１１８を横切るライン形状を有することができる。ゲートトレンチ１２０Ｔの側面には、ゲートトレンチ１２０Ｔが横切る複数の活性領域１１８それぞれの部分が露出される。
【０１００】
図４ないし図６と、図１４とを共に参照すれば、第１酸化工程により、活性領域１１８上に、第１ゲート絶縁層１２２ａを形成する（Ｓ１００）。第１ゲート絶縁層１２２ａは、活性領域１１８を含む基板１１０上において、選択的に成長するように形成することができる。例えば、第１酸化工程は、熱酸化工程とし得る。一部実施形態において、第１酸化工程は、（Ｏ２＋Ｈ２）雰囲気で遂行されるＩＳＳＧ酸化工程とし得る。
【０１０１】
第１ゲート絶縁層１２２ａは、ゲートトレンチ１２０Ｔの側面上及び底面上において、互いに異なる厚みを有するように形成され得る。例えば、ゲートトレンチ１２０Ｔの側面上に形成される第１ゲート絶縁層１２２ａ部分の第１厚Ｔ１は、底面上に形成される第１ゲート絶縁層１２２ａ部分の第２厚Ｔ２より大きい値を有することができる。一部実施形態において、第１ゲート絶縁層１２２ａは、第１厚Ｔ１が第２厚Ｔ２のおよそ１．５倍以下の値を有するように形成され得る。
【０１０２】
図７Ａないし図８と、図１４とを共に参照すれば、第２酸化工程により、第１ゲート絶縁層１２２ａ上及び素子分離膜１１６上に、第２ゲート絶縁層１２２ｂを形成する（Ｓ２００）。第２ゲート絶縁層１２２ｂは、第１ゲート絶縁層１２２ａより薄厚を有するように形成され得る。第２ゲート絶縁層１２２ｂは、ゲートトレンチ１２０Ｔの側面上及び底面上において、概して同一厚を有するようにコンフォーマルに形成され得る。
【０１０３】
第２ゲート絶縁層１２２ｂは、第１ゲート絶縁層１２２ａ上及び素子分離膜１１６上をいずれも覆うように形成することができる。第２ゲート絶縁層１２２ｂは、第１ゲート絶縁層１２２ａ上と素子分離膜１１６上とにおいて、概して同一厚を有するように形成され得る。
【０１０４】
例えば、第２酸化工程は、蒸着工程とし得る。一部実施形態において、第２酸化工程は、例えば、ＡＬＤ工程とし得る。
【０１０５】
図９Ａないし図１０と、図１４とを共に参照すれば、第３酸化工程により、第１ゲート絶縁層１２２ａ及び第２ゲート絶縁層１２２ｂからなるゲート絶縁構造体１２２Ｐから予備ゲート絶縁層１２２Ｐａを形成する（Ｓ３００）。
【０１０６】
例えば、第３酸化工程は、（Ｏ２＋Ｈ２）雰囲気で遂行されるＩＳＳＧ酸化工程であるか、あるいは（Ｏ２＋Ｈ２）雰囲気からＯ２雰囲気に変化される雰囲気で遂行されるＩＳＳＧ酸化工程である。他の一部実施形態において、第３酸化工程は、乾式酸化工程であってもよい。
【０１０７】
一部実施形態において、第３酸化工程が（Ｏ２＋Ｈ２）雰囲気からＯ２雰囲気に変化される雰囲気で遂行されるＩＳＳＧ酸化工程である場合、第３酸化工程の工程遂行時間中、（Ｏ２＋Ｈ２）雰囲気の時間は、Ｏ２雰囲気の時間より短い。すなわち、第３酸化工程は、工程遂行時間中、Ｈ２が雰囲気に存在する時間が相対的に短い。
【０１０８】
一部実施形態において、第１酸化工程が（Ｏ２＋Ｈ２）雰囲気で遂行されるＩＳＳＧ酸化工程であり、第３酸化工程が（Ｏ２＋Ｈ２）雰囲気で遂行されるＩＳＳＧ酸化工程、または（Ｏ２＋Ｈ２）雰囲気からＯ２雰囲気に変化される雰囲気で遂行されるＩＳＳＧ酸化工程である場合、第３酸化工程の工程遂行時間中、（Ｏ２＋Ｈ２）雰囲気の時間は、第１酸化工程の工程遂行時間中の（Ｏ２＋Ｈ２）雰囲気の時間より短い。
【０１０９】
一部実施形態において、第３酸化工程の工程遂行時間は、第１酸化工程の工程遂行時間より短い。
【０１１０】
図１１Ａないし図１２と、図１４とを共に参照すれば、予備ゲート絶縁層１２２Ｐａの一部分を除去し、ゲートトレンチ１２０Ｔの下側部分の側面及び底面を覆うゲート絶縁層１２２を形成する（Ｓ２２）。その後、ゲート絶縁層１２２を覆い、ゲートトレンチ１２０Ｔの下側部分を充填する埋め込みゲート電極を形成する（Ｓ３０）。
【０１１１】
図１５においては、図９Ａないし図１０で説明した第３工程として熱処理工程を遂行し、ゲート絶縁層１２２を形成する方法について説明する。
【０１１２】
図２ないし図３Ｄと、図１５とを共に参照すれば、基板１１０に複数のゲートトレンチ１２０Ｔを形成する（Ｓ１０）。複数のゲートトレンチ１２０Ｔは、相互平行に延在され、それぞれ複数の活性領域１１８を横切るライン形状を有することができる。ゲートトレンチ１２０Ｔの側面には、ゲートトレンチ１２０Ｔが横切る複数の活性領域１１８それぞれの部分が露出される。
【０１１３】
図４ないし図６と、図１５とを共に参照すれば、第１酸化工程により、活性領域１１８上に、第１ゲート絶縁層１２２ａを形成する（Ｓ１００）。第１ゲート絶縁層１２２ａは、活性領域１１８を含む基板１１０上で選択的に成長するように形成することができる。例えば、第１酸化工程は、熱酸化工程とし得る。一部実施形態において、第１酸化工程は、（Ｏ２＋Ｈ２）雰囲気で遂行されるＩＳＳＧ酸化工程とし得る。
【０１１４】
第１ゲート絶縁層１２２ａは、ゲートトレンチ１２０Ｔの側面上及び底面上において、互いに異なる厚みを有するように形成され得る。例えば、ゲートトレンチ１２０Ｔの側面上に形成される第１ゲート絶縁層１２２ａ部分の第１厚Ｔ１は、底面上に形成される第１ゲート絶縁層１２２ａ部分の第２厚Ｔ２より大きい値を有することができる。一部実施形態において、第１ゲート絶縁層１２２ａは、第１厚Ｔ１が第２厚Ｔ２のおよそ１．５倍以下の値を有するように形成され得る。
【０１１５】
図７Ａないし図８と、図１５とを共に参照すれば、第２酸化工程により、第１ゲート絶縁層１２２ａ上及び素子分離膜１１６上に、第２ゲート絶縁層１２２ｂを形成する（Ｓ２００）。第２ゲート絶縁層１２２ｂは、第１ゲート絶縁層１２２ａより薄厚を有するように形成され得る。第２ゲート絶縁層１２２ｂは、ゲートトレンチ１２０Ｔの側面上及び底面上において、概して同一厚を有するようにコンフォーマルに形成され得る。
【０１１６】
第２ゲート絶縁層１２２ｂは、第１ゲート絶縁層１２２ａ上及び素子分離膜１１６上をいずれも覆うように形成することができる。第２ゲート絶縁層１２２ｂは、第１ゲート絶縁層１２２ａ上と素子分離膜１１６上とにおいて、概して同一厚を有するように形成され得る。
【０１１７】
例えば、第２酸化工程は、蒸着工程とし得る。一部実施形態において、第２酸化工程は、例えば、ＡＬＤ工程とし得る。
【０１１８】
図９Ａないし図１０と、図１５とを共に参照すれば、熱処理工程により、第１ゲート絶縁層１２２ａ及び第２ゲート絶縁層１２２ｂからなるゲート絶縁構造体１２２Ｐから予備ゲート絶縁層１２２Ｐａを形成する（Ｓ３１０）。
【０１１９】
例えば、熱処理工程は、ＲＴＰ（rapid  thermal  processing）法またはアニール法によって遂行され得る。
【０１２０】
図１１Ａないし図１２と、図１５とを共に参照すれば、予備ゲート絶縁層１２２Ｐａの一部分を除去し、ゲートトレンチ１２０Ｔの下側部分の側面及び底面を覆うゲート絶縁層１２２を形成する（Ｓ２４）。その後、ゲート絶縁層１２２を覆い、ゲートトレンチ１２０Ｔの下側部分を充填する埋め込みゲート電極を形成する（Ｓ３０）。
【０１２１】
図１６は、本発明の一実施形態による半導体素子の製造方法の第１工程について説明するためのグラフであり、図１７は、本発明の一実施形態による半導体素子の製造方法の第３工程について説明するためのグラフである。
【０１２２】
図１６及び図１７を共に参照すれば、第１工程（process  １）は、（Ｏ２＋Ｈ２）雰囲気で遂行されるＩＳＳＧ酸化工程であり、第３工程（process  ３）は、（Ｏ２＋Ｈ２）雰囲気からＯ２雰囲気に変化される雰囲気で遂行されるＩＳＳＧ酸化工程であるとし得る。
【０１２３】
第１工程（process  １）の工程遂行時間は、第１時間Ｔ１であり、第３工程（process  ３）の工程遂行時間は、第２時間Ｔ２と第３時間Ｔ３との和であるとし得る。ここで、工程遂行時間とは、第１工程（process  １）及び第３酸化工程（process  ３）を遂行するための工程温度及び工程雰囲気が維持される時間を意味し、ランプアップ時間及びクールダウン時間は、含まれない。
【０１２４】
第１工程（process  １）は、第１時間Ｔ１の間、（Ｏ２＋Ｈ２）雰囲気であり、第３工程（process  ３）は、第２時間Ｔ２の間、（Ｏ２＋Ｈ２）雰囲気であり、第３時間Ｔ３の間、Ｏ２雰囲気であるとし得る。第３工程（process  ３）において、第３時間Ｔ３は、第２時間Ｔ２より長く、第２時間Ｔ２及び第３時間Ｔ３それぞれは、第１時間Ｔ１より短い。一部実施形態において、第２時間Ｔ２と第３時間Ｔ３との和は、第１時間Ｔ１より短い。
【０１２５】
例えば、第１時間Ｔ１は、約４０秒であり、第２時間Ｔ２は、約１秒であり、第３時間Ｔ３は、約２０秒であるが、それは、例示的なものであり、それらに限定されるものではない。
【０１２６】
第３工程（process  ３）の工程遂行時間中、水素が供給される時間、すなわち、（Ｏ２＋Ｈ２）雰囲気である第２時間Ｔ２は、第１工程（process  １）の工程遂行時間において、水素が供給される時間、すなわち、（Ｏ２＋Ｈ２）雰囲気である第１時間Ｔ１に比べ、相対的に非常に短い。従って、第３工程（process  ３）を遂行した後、予備ゲート絶縁層１２２Ｐａ（図９Ａないし図１０）の厚みは、第３工程（process  ３）を遂行する前のゲート絶縁構造体１２２Ｐ（図７Ａないし図８）の厚みと比べ、ほぼ類似しているか、あるいは数Å以下だけ大きい値を有することができる。
【０１２７】
すなわち、図１ないし図１２Ｂ、及び図１４を参照して形成されたゲート絶縁層１２２の厚みは、第１工程（process  １）及び第２工程によってほとんど決定され、第３工程（process  ３）においては、ゲート絶縁構造体１２２Ｐ内に含まれた不純物を除去するか、ゲート絶縁構造体１２２Ｐの膜質を緻密にさせるか、ゲート絶縁構造体１２２Ｐと基板１１０との界面欠陥を治癒するか、あるいは第１ゲート絶縁層１２２ａと第２ゲート絶縁層１２２ｂとの間に存在する欠陥を治癒することができ、ゲート絶縁層１２２の厚みには、ほとんど寄与しない。従って、第３工程（process  ３）を遂行しても、ゲート絶縁層１２２のステップカバレージは、大きい変化なしに維持され得る。
【０１２８】
図１８は、本発明の一実施形態による半導体素子の製造方法によって製造された半導体素子の主要構成について説明するための概略的な平面レイアウトである。図１８についての内容において、図１ないし図１７と重複する内容は、省略される。
【０１２９】
図１８を参照すれば、半導体素子２は、基板１１０に、複数の活性領域１１８を定義する素子分離膜１１６を含む。複数の活性領域１１８は、それぞれ短軸及び長軸を有する比較的長いアイランド形状を有することができる。例えば、複数の活性領域１１８は、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ）に対して斜線方向に、それぞれ短軸及び長軸を有することができる。複数のゲートトレンチ１２０Ｔは、第１水平方向（Ｘ方向）に沿って相互平行に延在され、それぞれ複数の活性領域１１８を横切るライン形状であるとし得る。複数の埋め込みゲート電極１２０は、複数のゲートトレンチ１２０Ｔ内において、複数の活性領域１１８を横切り、第１水平方向（Ｘ方向）に沿って相互平行に延在される。複数のゲートトレンチ１２０Ｔと複数の埋め込みゲート電極１２０との間には、複数のゲート絶縁層１２２が介在される。
【０１３０】
複数の埋め込みゲート電極１２０は、第２水平方向（Ｙ方向）に両側に素子分離膜１１６が配置される部分において、増大する幅を有することができ、埋め込みゲート電極１２０の平均幅が増大することができる。
【０１３１】
埋め込みゲート電極１２０上には、複数のビットラインＢＬが第１水平方向（Ｘ方向）と交差する第２水平方向（Ｙ方向）に沿って相互平行に延在される。複数のビットラインＢＬは、ダイレクトコンタクトＤＣを介して複数の活性領域１１８に連結される。
【０１３２】
複数のストレージコンタクトＳＣは、複数のビットラインＢＬの上部に形成されるキャパシタの下部電極ＳＮを、活性領域１１８に連結させる役割を行うことができる。複数のストレージコンタクトＳＣそれぞれは、複数のビットラインＢＬにおいて、相互隣接した２本のビットラインＢＬ間に配置される埋め込みコンタクトと、前記埋め込みコンタクト上に形成される導電性ランディングパッドとによってなり得る。複数のストレージコンタクトＳＣそれぞれをなす前記導電性ランディングパッドは、前記埋め込みコンタクトと少なくとも一部がオーバーラップされるように配置され得る。
【０１３３】
一部実施形態において、ダイレクトコンタクトＤＣは、Ｓｉ、Ｇｅ、Ｗ、ＷＮ、Ｃｏ、Ｎｉ、Ａｌ、Ｍｏ、Ｒｕ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｕ、またはそれらの組み合わせによってなり得る。一部実施形態において、ダイレクトコンタクトＤＣは、エピタキシャル（epitaxial）シリコン層からなり得る。
【０１３４】
一部実施形態において、複数のビットラインＢＬは、基板１１０上に順に形成された下部導電層、中間導電層及び上部導電層を含んでもよいが、本発明の技術的思想は、それに限定されるものではない。例えば、複数のビットラインＢＬは、単一層、二重層または４重層以上の複数の積層構造によって形成され得る。
【０１３５】
前記下部導電層の上面と、ダイレクトコンタクトＤＣの上面は、同一平面上に延在され得る。一部実施形態において、前記下部導電層は、導電性ポリシリコンからなり得る。前記中間導電層及び前記上部導電層は、それぞれＴｉＮ、ＴｉＳｉＮ、Ｗ、タングステンシリサイド、またはそれらの組み合わせによってなり得る。例えば、前記中間導電層は、ＴｉＮ及び／またはＴｉＳｉＮからなり、前記上部導電層は、Ｗからなり得る。複数のビットラインＢＬ上には、複数の絶縁キャッピングパターンが配置されてもよい。
【０１３６】
前記複数の絶縁キャッピングパターンは、例えば、シリコン窒化膜からなり得る。複数のストレージコンタクトＳＣは、複数の絶縁スペーサＳＰＣ１を挟み、複数のビットラインＢＬから離隔されている。
【０１３７】
複数のストレージコンタクトＳＣをなす複数の埋め込みコンタクトは、基板１１０上において、複数のビットラインＢＬそれぞれの間の空間に沿って垂直方向（Ｚ方向）に延びる柱状を有することができる。前記複数の埋め込みコンタクトそれぞれの底面は、活性領域１１８に接することができる。前記複数の埋め込みコンタクトそれぞれの一部は、基板１１０内に埋め込まれるように、基板１１０の上面よりさらに低いレベルに位置することができる。前記複数の埋め込みコンタクトは、不純物がドーピングされた半導体物質、金属、導電性金属窒化物、またはそれらの組み合わせによってなり得るが、それらに限定されるものではない。
【０１３８】
複数のストレージコンタクトＳＣをなす複数の導電性ランディングパッドは、それぞれ導電性バリア膜と導電層とを含んでもよい。前記導電性バリア膜は、Ｔｉ、ＴｉＮ、またはそれらの組み合わせによってなり得る。前記導電層は、金属、金属窒化物、導電性ポリシリコン、またはそれらの組み合わせによってなり得る。例えば、前記導電層は、タングステン（Ｗ）を含んでもよい。
【０１３９】
複数の導電性ランディングパッドＬＰは、平面視、複数のアイランド型パターン形状を有することができる。前記複数の導電性ランディングパッドは、前記複数の導電性ランディングパッド周囲の空間を充填する絶縁膜により、相互に電気的に絶縁される。前記絶縁膜は、シリコン窒化膜、シリコン酸化膜、またはそれらの組み合わせによってなり得る。
【０１４０】
複数の埋め込みコンタクトと、複数の導電性ランディングパッドとの間には、複数の金属シリサイド膜が介在される。複数のストレージコンタクトＳＣそれぞれにおいて、前記金属シリサイド膜及び前記導電性ランディングパッドは、前記埋め込みコンタクトと垂直方向にオーバーラップされるように配置され得る。一部実施形態において、前記金属シリサイド膜は、コバルトシリサイド、ニッケルシリサイドまたはマンガンシリサイドからなり得るが、前記例示されたところに限定されるものではない。前記複数の導電性ランディングパッドは、それぞれ前記金属シリサイド膜を介して、前記埋め込みコンタクトに連結され得る。
【０１４１】
図１８においては、半導体素子としてＤＲＡＭ（dynamic  random  access  memory）素子について例示的に説明するが、本発明において、半導体素子をＤＲＡＭ素子に限定するものではない。例えば、本発明による半導体素子は、埋め込みゲート電極１２０を有するあらゆる種類の半導体素子とし得る。
【０１４２】
以上、本発明について、望ましい実施形態を挙げて詳細に説明したが、本発明は、該実施形態に限定されるものではなく、本発明の技術的思想及び範囲内において、当分野において当業者により、さまざまな変形及び変更が可能である。
【産業上の利用可能性】
【０１４３】
本発明の、埋め込みゲート電極を有する半導体素子の製造方法は、例えば、電子機器関連の技術分野に効果的に適用可能である。
【符号の説明】
【０１４４】
１，２      半導体素子
１１０      基板
１１６      素子分離膜
１１８      活性領域
１２０      埋め込みゲート電極
１２２      ゲート絶縁層
１２２ａ    第１ゲート絶縁層
１２２ｂ    第２ゲート絶縁層
ＢＬ        ビットライン
ＧＢ        ベース部
ＧＴ        突出部
１２０Ｔ    ゲートトレンチ
【図１】
2020120111.tif 000003
【図２】
2020120111.tif 000004
【図３Ａ】
2020120111.tif 000005
【図３Ｂ】
2020120111.tif 000006
【図３Ｃ】
2020120111.tif 000007
【図３Ｄ】
2020120111.tif 000008
【図４】
2020120111.tif 000009
【図５Ａ】
2020120111.tif 000010
【図５Ｂ】
2020120111.tif 000011
【図５Ｃ】
2020120111.tif 000012
【図６】
2020120111.tif 000013
【図７Ａ】
2020120111.tif 000014
【図７Ｂ】
2020120111.tif 000015
【図７Ｃ】
2020120111.tif 000016
【図８】
2020120111.tif 000017
【図９Ａ】
2020120111.tif 000018
【図９Ｂ】
2020120111.tif 000019
【図９Ｃ】
2020120111.tif 000020
【図１０】
2020120111.tif 000021
【図１１Ａ】
2020120111.tif 000022
【図１１Ｂ】
2020120111.tif 000023
【図１１Ｃ】
2020120111.tif 000024
【図１２Ａ】
2020120111.tif 000025
【図１２Ｂ】
2020120111.tif 000026
【図１３】
2020120111.tif 000027
【図１４】
2020120111.tif 000028
【図１５】
2020120111.tif 000029
【図１６】
2020120111.tif 000030
【図１７】
2020120111.tif 000031
【図１８】
2020120111.tif 000032