(57)【要約】【課題】パワーオンリセット信号に含まれるグリッチノイズを除去できる技術を提供すること。【解決手段】グリッチ除去回路は、パワーグッド信号及びパワーオンリセット信号に含まれるグリッチノイズを除去するグリッチ除去回路であって、第１クロック信号に合わせて動作し、パワーグッド信号からグリッチノイズを除去する第１グリッチ除去部と、第２クロック信号に合わせて動作し、パワーオンリセット信号からグリッチノイズを除去する第２グリッチ除去部と、を備え、前記第１グリッチ除去部は、前記第２グリッチ除去部の出力信号によって初期化されるよう構成され、前記第２グリッチ除去部は、前記第１グリッチ除去部の出力信号によって初期化されるよう構成される。【選択図】図１
2020141296.tif 000002
【特許請求の範囲】
【請求項１】
パワーグッド信号及びパワーオンリセット信号に含まれるグリッチノイズを除去するグリッチ除去回路であって、
第１クロック信号に合わせて動作し、パワーグッド信号からグリッチノイズを除去する第１グリッチ除去部と、
第２クロック信号に合わせて動作し、パワーオンリセット信号からグリッチノイズを除去する第２グリッチ除去部と、
を備え、
前記第１グリッチ除去部は、前記第２グリッチ除去部の出力信号によって初期化されるよう構成され、
前記第２グリッチ除去部は、前記第１グリッチ除去部の出力信号によって初期化されるよう構成される、グリッチ除去回路。
【請求項２】
前記第１クロック信号と前記第２クロック信号とは、互いに異なるクロック発生源によって生成される、請求項１に記載のグリッチ除去回路。
【請求項３】
前記第１クロック信号として、前記パワーグッド信号が立ち上がる前に安定する信号を用い
前記第２クロック信号として、前記パワーオンリセット信号が解除される前に安定する信号を用いる、請求項１又は請求項２に記載のグリッチ除去回路。
【請求項４】
前記第１クロック信号として、前記パワーグッド信号が立ち上がる前に安定する信号を用い
前記第２クロック信号として、前記パワーグッド信号が解除される前に安定する信号を用いる、請求項１又は請求項２に記載のグリッチ除去回路。
【請求項５】
前記第１グリッチ除去部及び前記第２グリッチ除去部は、いずれも、１段以上の遅延素子と、前記１段以上の遅延素子の各段の出力及び現在の入力信号の論理演算結果を出力する論理回路とを有する、請求項１から４のいずれかに記載のグリッチ除去回路。
【請求項６】
請求項１から５のいずれかに記載のグリッチ除去回路と、
電源と、
前記電源の電圧が所定値以上となった後に、前記パワーグッド信号を出力するパワーグッド出力部と、
前記パワーグッド信号が出力されてから一定時間が経過した後に前記パワーオンリセット信号を出力するパワーオンリセット出力部と、
を備える電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、グリッチ除去回路及び電子装置に関する。
【背景技術】
【０００２】
電気回路において、正常なパルス幅より細いひげ状のパルスノイズをグリッチと呼ぶ。論理回路において、２つの入力信号が近接した時間に変化すると、出力にグリッチが発生することがある。これは、２つの信号の信号遅延時間を要因とする現象であり、レーシングと呼ばれる。
【０００３】
また、集積回路等において複数の出力端子が同時に同じ方向に変化するときに、近接する端子にグリッチが発生することがあり、これは同時スイッチングノイズと呼ばれる。別の例としては、並走する２つの信号がある場合、一方が変化した際に他方にグリッチが発生することがあり、これはクロストークと呼ばれる。このほかにも静電気放電や放射電磁界等様々な原因でグリッチが発生し得る。
【０００４】
これらのグリッチは、次段以降の論理回路に悪影響を及ぼすことがある。そこで、複数のフリップフロップ（情報を保持する素子）を有し、クロック複数周期分の原信号の値を確認してグリッチノイズを除去するグリッチ除去回路が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２２５１５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般的に、フリップフロップ等の情報を保持する素子を用いるデジタル回路は、起動時に初期化されるよう構成される。具体的には、デジタル回路は、電源電圧が安定したときに出力されるパワーオンリセット信号によって、通常、初期化される。しかしながら、フリップフロップを用いたグリッチ除去回路を初期化するパワーオンリセット信号にグリッチノイズが含まれる場合、グリッチ除去回路は正常に動作することができないおそれがある。このため、パワーオンリセット信号に含まれるグリッチノイズを除去することができる技術が望まれる。
【課題を解決するための手段】
【０００７】
本開示の一態様に係るグリッチ除去回路は、パワーグッド信号及びパワーオンリセット信号に含まれるグリッチノイズを除去するグリッチ除去回路であって、第１クロック信号に合わせて動作し、パワーグッド信号からグリッチノイズを除去する第１グリッチ除去部と、第２クロック信号に合わせて動作し、パワーオンリセット信号からグリッチノイズを除去する第２グリッチ除去回路と、を備え、前記第１グリッチ除去部は、前記第２グリッチ除去部の出力信号によって初期化されるよう構成され、前記第２グリッチ除去部は、前記第１グリッチ除去部の出力信号によって初期化されるよう構成される。
【発明の効果】
【０００８】
本開示の一態様に係るグリッチ除去回路は、パワーオンリセット信号に含まれるグリッチノイズを除去することができる。
【図面の簡単な説明】
【０００９】
【図１】本開示の第１実施形態に係るグリッチ除去回路を示す回路図である。
【図２】本開示の第２実施形態に係るグリッチ除去回路を示す回路図である。
【図３Ａ】図２のグリッチ除去回路に通常動作時の各部の信号レベルを付記した回路図である。
【図３Ｂ】図３Ａの次の信号レベルを示す回路図である。
【図３Ｃ】図３Ｂの次の信号レベルを示す回路図である。
【図３Ｄ】図３Ｃの次の信号レベルを示す回路図である。
【図３Ｅ】図３Ｄの次の信号レベルを示す回路図である。
【図３Ｆ】図３Ｅの次の信号レベルを示す回路図である。
【図３Ｇ】図３Ｆの次の信号レベルを示す回路図である。
【図３Ｈ】図３Ｇの次の信号レベルを示す回路図である。
【図４】図２のグリッチ除去回路の通常動作時の信号の経時変化を示すタイムチャートである。
【図５Ａ】図２のグリッチ除去回路の第１クロック信号停止時の各部の信号レベルを付記した回路図である。
【図５Ｂ】図５Ａの次の信号レベルを示す回路図である。
【図５Ｃ】図５Ｂの次の信号レベルを示す回路図である。
【図５Ｄ】図５Ｃの次の信号レベルを示す回路図である。
【図５Ｅ】図５Ｄの次の信号レベルを示す回路図である。
【図５Ｆ】図５Ｅの次の信号レベルを示す回路図である。
【図５Ｇ】図５Ｆの次の信号レベルを示す回路図である。
【図５Ｈ】図５Ｇの次の信号レベルを示す回路図である。
【図６】図２のグリッチ除去回路の第１クロック信号停止時の経時変化を示すタイムチャートである。
【図７Ａ】図２のグリッチ除去回路の第２クロック信号停止時の各部の信号レベルを付記した回路図である。
【図７Ｂ】図７Ａの次の信号レベルを示す回路図である。
【図７Ｃ】図７Ｂの次の信号レベルを示す回路図である。
【図７Ｄ】図７Ｃの次の信号レベルを示す回路図である。
【図７Ｅ】図７Ｄの次の信号レベルを示す回路図である。
【図７Ｆ】図７Ｅの次の信号レベルを示す回路図である。
【図７Ｇ】図７Ｆの次の信号レベルを示す回路図である。
【図７Ｈ】図７Ｇの次の信号レベルを示す回路図である。
【図８】図２のグリッチ除去回路の第２クロック信号停止時の信号の経時変化を示すタイムチャートである。
【図９】図２のグリッチ除去回路の第１クロック信号及び第２クロック信号停止時の各部の信号レベルを付記した回路図である。
【図１０】図２のグリッチ除去回路の第１クロック信号及び第２クロック信号停止時の信号の経時変化を示すタイムチャートである。
【図１１】本開示の一実施形態に係る電子装置を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、本開示の実施形態について図面を参照しながら説明する。図１は、本開示の第１実施形態に係るグリッチ除去回路１を示す回路図である。グリッチ除去回路１は、パワーグッド信号及びパワーオンリセット信号に含まれるグリッチノイズを除去する。なお、以下の説明では、「グリッチノイズ」は、単に「グリッチ」として説明されることがある。
【００１１】
グリッチ除去回路１は、パワーグッド信号の原信号（グリッチノイズを含み得る信号）が入力される第１入力端子１１と、パワーオンリセット信号の原信号（グリッチノイズを含み得る信号）が入力される第２入力端子１２と、周期的な第１クロック信号が入力される第１クロック端子１３と、周期的な第２クロック信号が入力される第２クロック端子１４と、第１クロック信号に合わせて動作し、パワーグッド信号からグリッチノイズを除去する第１グリッチ除去部２０と、第２クロック信号に合わせて動作し、パワーオンリセット信号の原信号からグリッチノイズを除去する第２グリッチ除去部３０と、第１グリッチ除去部２０がグリッチノイズを除去したパワーグッド信号の出力信号を出力する第１出力端子１５と、第２グリッチ除去部３０がグリッチノイズを除去したパワーオンリセット信号の出力信号を出力する第２出力端子１６と、を備える。
【００１２】
第１入力端子１１、第２入力端子１２、第１クロック端子１３、第２クロック端子１４、第１出力端子１５、及び第２出力端子１６は、グリッチ除去回路１と、外部の回路との境界を概念的に示すものである。従って、第１入力端子１１、第２入力端子１２、第１クロック端子１３、第２クロック端子１４、第１出力端子１５、及び第２出力端子１６は、配線等を接続するための物理的な構造を有するものでなくてもよく、実際の回路上で物理的な位置を特定できるものでなくてもよい。
【００１３】
第１グリッチ除去部２０は、第１クロックの周期でｎ（ｎは正整数）回前から現在までのパワーグッド信号の原信号の値（信号レベル）を記憶し、過去ｎ回の原信号の値に基づいて、グリッチによる短時間の値の変化を除去した出力信号を出力する公知のデジタル回路とすることができる。また、第１グリッチ除去部２０は、第２グリッチ除去部３０の出力信号がローレベルとなった場合に初期化されるよう構成される。具体的には、第１グリッチ除去部２０は、第２グリッチ除去部３０の出力信号（第２グリッチ除去部３０によりグリッチが除去されたパワーオンリセット信号）がローレベルとなった場合に、記憶している過去ｎ回の原信号の値が初期値に戻されるように、構成される。
【００１４】
第２グリッチ除去部３０は、第２クロックの周期でｍ回前から現在までのパワーオンリセット信号の原信号の値を記憶し、過去ｍ（ｍは正整数）回の原信号の値に基づいて、グリッチによる短時間の値の変化を除去した出力信号を出力する公知のデジタル回路とすることができる。また、第２グリッチ除去部３０は、第１グリッチ除去部２０の出力信号がローレベルとなった場合に初期化されるよう構成される。具体的には、第２グリッチ除去部３０は、第１グリッチ除去部２０の出力信号（第１グリッチ除去部２０によりグリッチが除去されたパワーグッド信号）がローレベルとなった場合に、記憶している過去ｍ回の原信号の値が初期値に戻されるように、構成される。
【００１５】
第１クロック端子１３に入力される第１クロック信号及び第２クロック端子１４に入力される第２クロック信号は、例えば水晶発振器等のクロック発生源から与えられる。第１クロック信号及び第２クロック信号は、単一のクロック発生源により生成された同じ信号であってもよいが、互いに異なるクロック発生源によって生成されることが好ましい。これによって、第１クロック信号及び第２クロック信号に同時に異常が起こる可能性を小さくすることができる。グリッチ除去回路１は、第１クロック信号及び第２クロック信号の一方が停止しても、他方が正常であれば、一定のグリッチノイズを除去することができる。このため、第１クロック信号と第２クロック信号の発生源が異なることによって、グリッチ除去回路１の機能が完全に喪失する危険性を極小化することができる。
【００１６】
第１クロック信号は、パワーグッド信号の原信号が立ち上がる前に安定する信号であることが好ましい。これにより、パワーグッド信号が立ち上がる前に、第１グリッチ除去部２０がローレベルを出力して第２グリッチ除去部３０を初期化することができる。第２クロック信号は、パワーオンリセット信号の原信号が解除される（ローレベルからハイレベルに遷移する）前に安定することが好ましい。これにより、パワーオンリセット信号の原信号が解除される前に第２グリッチ除去部３０がローレベルを出力し、グリッチ除去回路１の第２出力端子１６から出力されるパワーオンリセットの出力信号によって、後続のデジタル回路を適切に初期化することができる。また、第２クロック信号は、パワーグッド信号の原信号が解除される前に安定することが好ましい。これにより、パワーグッド信号の解除前に適切に第１グリッチ除去部２０を初期化することができる。
【００１７】
また、第１クロック信号及び第２クロック信号が、共にパワーグッド信号の原信号が立ち上がる前に安定する信号であれば、パワーグッド信号が立ち上がる前に、第１グリッチ除去部２０がローレベルを出力して第２グリッチ除去部３０を初期化するとともに、第２グリッチ除去部３０がローレベルを出力して第１グリッチ除去部２０をリセット初期化することができる。これによって、第１グリッチ除去部２０によりパワーグッド信号の原信号から適切にグリッチノイズを除去できるとともに、第２グリッチ除去部３０によりパワーオンリセット信号の原信号から適切にグリッチノイズを除去することができる。
【００１８】
以上のように、本実施形態に係るグリッチ除去回路１は、パワーグッド信号の原信号からグリッチノイズを除去する第１グリッチ除去部２０と、パワーオンリセット信号の原信号からグリッチノイズを除去する第２グリッチ除去部３０とを備える。これによって、グリッチ除去回路１は、パワーグッド信号の原信号及びパワーオンリセット信号の原信号からそれぞれグリッチノイズを除去した２つの出力信号を出力することができる。
【００１９】
また、グリッチ除去回路１は、第２グリッチ除去部３０の出力信号がローレベルとなった場合に第１グリッチ除去部２０が初期化され、第１グリッチ除去部２０の出力信号がローレベルとなった場合に第２グリッチ除去部３０が初期化される。これによって、グリッチ除去回路１では、パワーグッド信号の原信号又はパワーオンリセット信号の原信号がグリッチノイズを含む場合であっても、第１グリッチ除去部２０及び第２グリッチ除去部３０が誤って初期化されることが防止されるので、パワーグッド信号の原信号及びパワーオンリセット信号の原信号からそれぞれグリッチノイズだけを除去した正確なパワーグッド信号の出力信号及びパワーオンリセット信号の出力信号を出力することができる。
【００２０】
続いて、本開示の第２実施形態について説明する。図２は、本開示の第２実施形態に係るグリッチ除去回路１Ａを示す回路図である。
【００２１】
グリッチ除去回路１Ａは、パワーグッド信号の原信号が入力される第１入力端子１１と、パワーオンリセット信号の原信号が入力される第２入力端子１２と、周期的な第１クロック信号が入力される第１クロック端子１３と、周期的な第２クロック信号が入力される第２クロック端子１４と、第１クロック信号に合わせて動作し、パワーグッド信号からグリッチノイズを除去する第１グリッチ除去部２０Ａと、第２クロック信号に合わせて動作し、パワーオンリセット信号の原信号からグリッチノイズを除去する第２グリッチ除去部３０Ａと、第１グリッチ除去部２０Ａがグリッチノイズを除去したパワーグッド信号の出力信号を出力する第１出力端子１５と、第２グリッチ除去部３０Ａがグリッチノイズを除去したパワーオンリセット信号の出力信号を出力する第２出力端子１６と、を備える。
【００２２】
第２実施形態に係るグリッチ除去回路１Ａにおける第１入力端子１１、第２入力端子１２、第１クロック端子１３、第２クロック端子１４、第１出力端子１５、及び第２出力端子１６は、第１実施形態に係るグリッチ除去回路１の第１入力端子１１、第２入力端子１２、第１クロック端子１３、第２クロック端子１４、第１出力端子１５、及び第２出力端子１６と同様である。
【００２３】
第１グリッチ除去部２０Ａは、ｎ段（ｎは正整数）の第１遅延素子２１と、ｎ段の第１遅延素子２１の各段の出力及び現在の入力信号（パワーグッド信号の現在の原信号）の論理和（演算結果）を出力する第１論理回路２２とを有する。
【００２４】
ｎ段の第１遅延素子２１は、それぞれ、入力端子、出力端子、クロック端子及び非同期リセット端子を有するＤフリップフロップによって構成することができる。
【００２５】
ｎ段の第１遅延素子２１のうち、１段目の第１遅延素子２１の入力端子は、第１入力端子１１に接続される。また、１段目の第１遅延素子２１の出力端子は、次段の第１遅延素子２１の入力端子に接続される。次段の第１遅延素子２１の出力端子は、次々段の第１遅延素子２１の入力端子に接続される。このようにして、ｎ段の第１遅延素子２１は、第１入力端子１１に対して直列に接続されて構成される。これにより、１段目の第１遅延素子２１は、第１クロック信号の立ち上がり時にパワーグッド信号の原信号の出力レベル（電圧によって示される真理値“１”又は“０”）をラッチする。また、２段目以降の第１遅延素子２１は、第１クロック信号の立ち上がり時に前段の第１遅延素子２１の出力レベルをラッチする。
【００２６】
ｎ段の第１遅延素子２１のクロック端子は、それぞれ第１クロック端子１３に接続される。つまり、ｎ段の第１遅延素子２１は、第１クロック端子１３に入力される第１クロック信号に同期して動作する。また、ｎ段の第１遅延素子２１の非同期リセット端子は、それぞれ第２グリッチ除去部３０Ａの出力に接続される。つまり、ｎ段の第１遅延素子２１は、第２グリッチ除去部３０Ａの出力がローレベルになったときに初期化される。
【００２７】
第１論理回路２２は、第１入力端子１１又はｎ段の第１遅延素子２１の出力のいずれか１つでもハイレベル（真理値“１”）であれば、ハイレベルを出力し、第１入力端子１１及びすべての第１遅延素子２１の出力がローレベル（真理値“０”）である場合のみ、ローレベルを出力する。つまり、第１論理回路２２の出力（第１グリッチ除去部２０Ａの出力）は、パワーグッド信号の原信号がハイレベルになるとすぐにハイレベルとなり、パワーグッド信号の原信号が第１クロック信号の周期において現在及び過去ｎ回（合計ｎ+１回）の原信号のレベルがローレベルとなったときに、ローレベルに遷移する。従って、第１グリッチ除去部２０Ａは、パワーグッド信号の原信号からｎ回以下の連続するローレベルの信号をグリッチノイズとして除去した出力信号を第１出力端子に出力する。
【００２８】
第２グリッチ除去部３０Ａは、ｎ段（ｎは正整数）の第２遅延素子３１と、ｍ段の第２遅延素子３１の各段の出力及び現在の入力信号（パワーオンリセット信号の現在の原信号）の論理和（演算結果）を出力する第２論理回路３２とを有する。
【００２９】
ｍ段の第２遅延素子３１は、それぞれ、入力端子、出力端子、クロック端子及び非同期リセット端子を有するＤフリップフロップによって構成することができる。
【００３０】
ｍ段の第２遅延素子３１のうち、１段目の第２遅延素子３１の入力端子は、第２入力端子１２に接続される。また、１段目の第２遅延素子３１の出力端子は、次段の第２遅延素子３１の入力端子に接続される。次段の第２遅延素子３１の出力端子は、次々段の第２遅延素子３１の入力端子に接続される。このようにして、ｍ段の第２遅延素子３１は、第２入力端子１２に対して直列に接続されて構成される。これにより、１段目の第２遅延素子３１は、第２クロック信号の立ち上がり時にパワーオンリセット信号の原信号の値をラッチする。また、２段目以降の第２遅延素子３１は、第２クロック信号の立ち上がり時に前段の第２遅延素子３１の値をラッチする。
【００３１】
ｍ段の第２遅延素子３１のクロック端子は、それぞれ第２クロック端子１４に接続される。つまり、ｍ段の第２遅延素子３１は、第２クロック端子１４に入力される第２クロック信号に同期して動作する。また、ｍ段の第２遅延素子３１の非同期リセット端子は、それぞれ第１グリッチ除去部２０Ａの出力に接続される。つまり、ｍ段の第２遅延素子３１は、第１グリッチ除去部２０Ａの出力がローレベルになったときに初期化される。
【００３２】
第２論理回路３２は、第２入力端子１２又はｍ段の第２遅延素子３１の出力のいずれか１つでもハイレベルであればハイレベルを出力し、第２入力端子１２及びすべての第２遅延素子３１の出力がローレベルである場合のみ、ローレベルを出力する。つまり、第２論理回路３２の出力（第２グリッチ除去部３０Ａの出力）は、パワーオンリセット信号の原信号がハイレベルになるとすぐにハイレベルとなり、パワーオンリセット信号の原信号が第２クロック信号の周期において現在及び過去ｍ回（合計ｍ＋１回）の原信号が続けてローレベルとなったときに、ローレベルに遷移する。従って、第２グリッチ除去部３０Ａは、パワーオンリセット信号の原信号からｍ回以下の連続するローレベルの信号をグリッチノイズとして除去した出力信号を第２出力端子１６に出力する。
【００３３】
グリッチ除去回路１Ａの動作を具体的に説明する。図３Ａ〜３Ｈに、通常動作時のグリッチ除去回路１Ａの各部の信号レベルを時間を追って示す。
【００３４】
グリッチ除去回路１Ａの起動時、つまり電源電圧が立ち上がる前、もしくは電源電圧が立ち上がってから一定時間が経過する前の状態で、第１入力端子１１に入力されるパワーグッド信号の及び第２入力端子１２に入力されるパワーオンリセット信号はローレベル（＝０）である。このとき、第１遅延素子２１及び第２遅延素子３１の信号レベルは、ハイレベル（＝１）である可能性もローレベルである可能性もある。図３Ａに示すように、ｎ段の第１遅延素子２１の中に１つでも出力（保持値）がハイレベルとなっている場合、第１論理回路２２の出力がハイレベルとなるので、第１グリッチ除去部２０Ａの出力（第１出力端子１５から出力される出力信号）はハイレベルとなる。同様に、ｍ段の第２遅延素子３１の中に１つでも出力がハイレベルとなっている場合、第２論理回路３２の出力はハイレベルとなるので、第２グリッチ除去部３０Ａの出力（第２出力端子１６から出力される出力信号）はハイレベルとなる。このとき、第１出力端子１５と第２出力端子１６はともにハイレベルであり、後続回路の状態は不定である。
【００３５】
図３Ａの状態から、第１クロック信号がｎ回立ち上がると、図３Ｂに示すように、ｎ段の第１遅延素子２１の出力はすべてローレベルになる。これにより、第１グリッチ除去部２０Ａの出力はローレベルとなる。すると、第１グリッチ除去部２０Ａの出力により第２グリッチ除去部３０Ａが初期化され、ｍ段の第２遅延素子３１の出力がすべてローレベルとなる。これにより、図３Ｃに示すように、第２グリッチ除去部３０Ａの出力もローレベルとなる。このとき、第１出力端子１５と第２出力端子１６はともにローレベルとなり、後続回路がリセット状態となる。
【００３６】
その後、電源電圧が上昇、もしくは電源電圧上昇後一定時間が経過して、第１入力端子１１に入力されるパワーグッド信号の原信号がハイレベルになると、図３Ｄに示すように、第１グリッチ除去部２０Ａの出力はハイレベルになる。このとき、第１出力端子１５はハイレベルとなり、電源が立ち上がったことが後続回路に通知される。パワーグッド信号がハイレベルになってから第１クロック信号がｎ回立ち上がると、図３Ｅに示すように、ｎ段の第１遅延素子２１の出力はすべてハイレベルになる。
【００３７】
さらに一定の時間が経過すると、第２入力端子１２に入力されるパワーオンリセット信号の原信号がハイレベルになる。これにより、図３Ｆに示すように、第２グリッチ除去部３０Ａの出力はハイレベルになる。このとき、第２出力端子１６はハイレベルとなり、後続回路のリセットが解除される。パワーオンリセット信号がハイレベルになってから第２クロック信号がｍ回立ち上がると、ｍ段の第２遅延素子３１の出力はすべてハイレベルになる。これにより、図３Ｇに示すように、第２グリッチ除去部３０Ａの出力はハイレベルになる。
【００３８】
図３Ｈに示すように、パワーグッド信号の原信号にグリッチノイズが含まれ、第１入力端子１１の信号レベルが一時的にローレベルになったとしても、ｎ段の第１遅延素子２１のいずれかがハイレベルである場合、第１グリッチ除去部２０Ａの出力はハイレベルに保持される。同様に、パワーオンリセット信号の原信号にグリッチノイズが含まれ、第２入力端子１２の信号レベルが一時的にローレベルになったとしても、ｍ段の第２遅延素子３１のいずれかがハイレベルである場合、第２グリッチ除去部３０Ａの出力はハイレベルに保持される。したがって、第１入力端子１１や第２入力端子１２にグリッチノイズが乗っても第１出力端子１５と第２出力端子１６はハイレベルを保持し、後続回路は意図せず初期化されることなく正常に動作を継続できる。
【００３９】
図４に、通常動作時のグリッチ除去回路１Ａの入力信号及び出力信号の経時変化を例示する。図示するように、グリッチ除去回路１Ａは、パワーグッド信号の原信号（Ｐｏｗｅｒ-Ｇｏｏｄ  Ｎｏｉｓｙ  Ｓｉｇｎａｌ）からグリッチノイズを除去した出力信号（Ｐｏｗｅｒ-Ｇｏｏｄ  Ｃｌｅａｎ  Ｓｉｇｎａｌ）を第１出力端子１５から出力することができるとともに、パワーオンリセット信号の原信号（Ｐｏｗｅｒ-Ｏｎ  Ｒｅｓｅｔ  Ｎｏｉｓｙ  Ｓｉｇｎａｌ）からグリッチノイズを除去した出力信号（Ｐｏｗｅｒ-Ｏｎ  Ｒｅｓｅｔ  Ｃｌｅａｎ  Ｓｉｇｎａｌ）を第２出力端子１６から出力することができる。
【００４０】
続いて、第１クロック信号が停止し、第１クロック端子１３に入力される信号がローレベルのままである場合（もしくはハイレベルのままである場合）について説明する。図５Ａ〜５Ｈに、第１クロック信号が停止した場合のグリッチ除去回路１Ａの各部の信号レベルを時間を追って示す。
【００４１】
グリッチ除去回路１Ａの起動時、第１遅延素子２１及び第２遅延素子３１の信号レベルは、不定である。図５Ａに示すように、ｎ段の第１遅延素子２１の中に１つでも出力がハイレベルとなっている場合、第１グリッチ除去部２０Ａの出力はハイレベルとなる。同様に、ｍ段の第２遅延素子３１の中に１つでも出力がハイレベルとなっている場合、第２グリッチ除去部３０Ａの出力はハイレベルとなる。このとき、第１出力端子１５と第２出力端子１６はともにハイレベルであり、後続回路の状態は不定である。
【００４２】
図５Ａの状態から、第２クロック信号がｍ回立ち上がると、ｍ段の第２遅延素子３１の出力はすべてローレベルになる。これにより、図５Ｂに示すように、第２グリッチ除去部３０Ａの出力はローレベルとなる。すると、第２グリッチ除去部３０Ａの出力により第１グリッチ除去部２０Ａが初期化され、ｎ段の第１遅延素子２１の出力がすべてローレベルとなる。これにより、図５Ｃに示すように、第１グリッチ除去部２０Ａの出力もローレベルとなる。このとき、第１出力端子１５と第２出力端子１６はともにローレベルとなり、後続回路がリセット状態となる。
【００４３】
その後、パワーグッド信号の原信号がハイレベルになると、図５Ｄに示すように、第１グリッチ除去部２０Ａの出力はハイレベルになる。このとき、第１出力端子１５はハイレベルとなり、電源が立ち上がったことが後続回路に通知される。さらに一定の時間が経過すると、第２入力端子１２に入力されるパワーオンリセット信号の原信号がハイレベルになる。パワーオンリセット信号がハイレベルになってから第２クロック信号がｍ回立ち上がると、図５Ｆに示すように、ｍ段の第２遅延素子３１の出力がすべてハイレベルになり、第２グリッチ除去部３０Ａの出力はハイレベルになる。このとき、第２出力端子１６はハイレベルとなり、後続回路のリセットが解除される。一方、ｎ段の第１遅延素子２１の出力は、第１クロック信号が入力されないので、すべてローレベルのままである。このため、第１グリッチ除去部２０Ａの出力は、パワーグッド信号の原信号と同じ値になる。
【００４４】
図５Ｇに示すように、パワーオンリセット信号の原信号にグリッチノイズが含まれ、第２入力端子１２の信号レベルが一時的にローレベルになったとしても、ｍ段の第２遅延素子３１のいずれかがハイレベルである場合、第２グリッチ除去部３０Ａの出力はハイレベルに保持される。
【００４５】
パワーグッド信号の原信号にグリッチノイズが含まれ、第１入力端子１１の信号レベルが一時的にローレベルになった場合、第１グリッチ除去部２０Ａの出力は、ローレベルになる。これにより、図５Ｈに示すように、ｍ段の第２遅延素子３１が初期化され、第２グリッチ除去部３０Ａの出力は、第２入力端子１２に入力されるパワーオンリセット信号の原信号の値と等しくなる。図５Ｈに示すように、ｍ段の第２遅延素子３１が初期化された時にパワーオンリセット信号の原信号がハイレベルであれば問題ないが、パワーオンリセット信号の原信号にも同じタイミングでグリッチノイズが含まれると、第２グリッチ除去部３０Ａの出力はローレベルとなり、第２グリッチ除去部３０Ａの出力はローレベルになる。このとき、第２出力端子１６はローレベルとなり、後続回路がリセットされてしまう。つまり、グリッチ除去回路１Ａは、第１クロック信号が停止している場合には、パワーグッド信号の原信号とパワーオンリセット信号の原信号とが同じタイミングでグリッチノイズを含むとパワーオンリセット信号の原信号からグリッチノイズを除去できない可能性がある。
【００４６】
図６に、第１クロック信号停止時のグリッチ除去回路１Ａの入力信号及び出力信号の経時変化を例示する。図示するように、第１クロック信号が停止していると、グリッチ除去回路１Ａは、パワーグッド信号の原信号からグリッチノイズを除去することができず、パワーグッド信号の原信号がハイレベルである間だけ、パワーオンリセット信号の原信号からグリッチノイズを除去した出力信号を出力することができる。
【００４７】
さらに、第１クロック信号は入力されているが、第２クロック信号が停止し、第２クロック端子１４に入力される信号がローレベルのままである場合について説明する。図７Ａ〜７Ｈに、第１クロック信号が停止した場合のグリッチ除去回路１Ａの各部の信号レベルを時間を追って示す。
【００４８】
グリッチ除去回路１Ａの起動時、第１遅延素子２１及び第２遅延素子３１の信号レベルは、不定である。図７Ａに示すように、ｎ段の第１遅延素子２１の中に１つでも出力がハイレベルとなっている場合、第１グリッチ除去部２０Ａの出力はハイレベルとなる。同様に、ｍ段の第２遅延素子３１の中に１つでも出力がハイレベルとなっている場合、第２グリッチ除去部３０Ａの出力はハイレベルとなる。このとき、第１出力端子１５と第２出力端子１６はともにハイレベルであり、後続回路の状態は不定である。
【００４９】
図７Ａの状態から、第１クロック信号がｎ回立ち上がると、図７Ｂに示すように、ｎ段の第１遅延素子２１の出力はすべてローレベルになる。これにより、第１グリッチ除去部２０Ａの出力はローレベルとなる。すると、第１グリッチ除去部２０Ａの出力により第２グリッチ除去部３０Ａが初期化され、ｍ段の第２遅延素子３１の出力がすべてローレベルとなる。これにより、図７Ｃに示すように、第２グリッチ除去部３０Ａの出力もローレベルとなる。このとき、第１出力端子１５と第２出力端子１６はともにローレベルとなり、後続回路がリセット状態となる。
【００５０】
その後、電源電圧が上昇して、第１入力端子１１に入力されるパワーグッド信号の原信号がハイレベルになると、図７Ｄに示すように、第１グリッチ除去部２０Ａの出力はハイレベルになる。このとき、第１出力端子１５はハイレベルとなり、電源が立ち上がったことが後続回路に通知される。パワーグッド信号ハイレベルになってから第１クロック信号がｎ回立ち上がると、図７Ｅに示すように、ｎ段の第１遅延素子２１の出力はすべてハイレベルになる。
【００５１】
一方、第２クロックが入力されないので、図７Ｆに示すように、第２遅延素子３１の出力はすべてローレベルのまま保持される。このため、第２グリッチ除去部３０Ａの出力はパワーオンリセット信号の原信号と等しい値となる。さらに一定の時間が経過すると、第２入力端子１２に入力されるパワーオンリセット信号の原信号がハイレベルになる。このとき、第２グリッチ除去部３０Ａの出力がハイレベルとなり、第２出力端子１６はハイレベルとなって、後続回路のリセットが解除される。
【００５２】
パワーグッド信号の原信号にグリッチノイズが含まれ、第１入力端子１１の信号レベルが一時的にローレベルになったとしても、図７Ｈに示すように、ｎ段の第１遅延素子２１のいずれかがハイレベルである場合、第１グリッチ除去部２０Ａの出力はハイレベルに保持される。一方、パワーオンリセット信号の原信号にグリッチノイズが含まれ、第２入力端子１２の信号レベルが一時的にローレベルになった場合、ｍ段の第２遅延素子３１がローレベルであるため、第２グリッチ除去部３０Ａの出力はローレベルとなってしまう。このとき、第２出力端子１６はローレベルとなり、後続回路がリセットされてしまう。
【００５３】
図８に、第２クロック信号停止時のグリッチ除去回路１Ａの入力信号及び出力信号の経時変化を例示する。図示するように、第２クロック信号が停止していると、グリッチ除去回路１Ａは、パワーオンリセット信号の原信号からグリッチノイズを除去することができない。また、グリッチ除去回路１Ａは、第２クロック信号停止時には、パワーグッド信号の原信号及びパワーオンリセット信号の原信号が同時にグリッチノイズを含む場合に、パワーグッド信号の原信号からグリッチノイズを除去した出力信号を出力することができないおそれがある。
【００５４】
続いて、第１クロック信号及び第２クロック信号がともに停止している場合について説明する。図９に、第１クロック信号及び第２クロック信号が停止した場合のグリッチ除去回路１Ａの各部の信号レベルを示す。
【００５５】
第１クロック信号及び第２クロック信号がともに停止している場合、ｎ段の第１遅延素子２１の出力及びｍ段の第２遅延素子３１の出力が起動時の値から変化しない。つまり、第１クロック信号及び第２クロック信号がともに停止している場合ｎ段の第１遅延素子２１及びｍ段の第２遅延素子３１の保持値はいずれも不定である。このため、グリッチ除去回路１Ａは、図９に示すように、起動時にｎ段の第１遅延素子２１のいずれか１つでもハイレベルとなっていれば、第１出力端子１５の出力が常時ハイレベルとなる。また、グリッチ除去回路１Ａは、起動時にｍ段の第２遅延素子３１のいずれか１つでもハイレベルとなっていれば、第２出力端子１６の出力が常時ハイレベルとなる。この場合、後続回路の状態は不定のままとなる。
【００５６】
また、グリッチ除去回路１Ａは、起動時にｎ段の第１遅延素子２１のすべてがローレベルとなっていれば、第１出力端子１５の出力信号の値がパワーグッド信号の原信号と同じ値となる。また、グリッチ除去回路１Ａは、起動時にｍ段の第２遅延素子３１がすべてローレベルとなっていれば、第２出力端子１６の出力信号の値がパワーオンリセット信号の原信号と同じ値となる。この場合、後続回路は正常にリセット状態となったのちリセット解除される。
【００５７】
図１０に、第２クロック信号停止時のグリッチ除去回路１Ａの入力信号及び出力信号の経時変化を例示する。図示するように、グリッチ除去回路１Ａは、パワーグッド信号の原信号及びパワーオンリセット信号の原信号のいずれのグリッチノイズも除去することができないばかりか、出力信号が原信号の値にかかわらず常時ハイレベルとなってしまうおそれもある。このように、グリッチ除去回路１Ａは第１クロック信号と第２クロック信号とが同時に停止すると完全に機能を喪失する。このため、第１クロック端子１３に入力される第１クロック信号と第２クロック端子１４に入力される第２クロック信号とは、異なるクロック発生源によって生成される信号であることが好ましい。
【００５８】
さらに、本開示の一実施形態に係る電子装置について説明する。図１１は、図１のグリッチ除去回路１を備える電子装置１００の構成を示す回路図である。電子装置１００は、電源１０１と、パワーグッド出力部１０２と、パワーオンリセット出力部１０３と、第１クロック発振器１０４と、第２クロック発振器１０５と、グリッチ除去回路１とを備える。
【００５９】
電源１０１は、例えば交流１次電源又は異なる電圧（例えば２４Ｖ）の直流一次電源から所定電圧（５Ｖ、３．３Ｖ等）の直流電圧を生成する。電源１０１としては、公知の直流電源装置を用いることができる。
【００６０】
パワーグッド出力部１０２は、電源投入直後ローレベルであり、電源１０１の出力電圧が所定の電圧以上となってから一定時間経過後にハイレベルになるパワーグッド信号を出力する。パワーグッド出力部１０２から出力されるパワーグッド信号は、グリッチ除去回路１の第１入力端子１１に入力される。
【００６１】
パワーオンリセット出力部１０３は、電源投入直後ローレベルであり、パワーグッド信号がハイレベルとなってから一定時間経過後にハイレベルになるパワーオンリセット信号を出力する。パワーオンリセット出力部１０３から出力されるパワーオンリセット信号は、グリッチ除去回路１の第２入力端子１２に入力される。
【００６２】
第１クロック発振器１０４は、周期的にハイレベルとローレベルとを交互に遷移する第１クロック信号を生成するクロック発生源である。第１クロック発振器１０４としては、例えば水晶発振器等を用いることができる。第１クロック発振器１０４が出力する第１クロック信号は、グリッチ除去回路１の第１クロック端子１３に入力される。
【００６３】
第２クロック発振器１０５は、周期的にハイレベルとローレベルとを交互に遷移する第２クロック信号を生成するクロック発生源である。第２クロック発振器１０５としては、第１クロック発振器１０４と同様に、例えば水晶発振器等を用いることができる。第２クロック発振器１０５は、第１クロック信号と第２クロック信号とが同時に停止する危険性を極小化するために、第１クロック発振器１０４とは独立して第２クロック信号を生成するものであることが好ましい。また、第２クロック発振器１０５が出力する第２クロック信号の周期は、第１クロック発振器１０４が出力する第１クロック信号の周期と同じであってもよく、異なっていてもよい。第２クロック発振器１０５が出力する第２クロック信号は、グリッチ除去回路１の第２クロック端子１４に入力される。
【００６４】
電子装置１００は、グリッチ除去回路１によりグリッチノイズを除去したパワーグッド信号及びパワーオンリセット信号を出力することができるので、各種のデジタル回路を適切に初期化するために用いることができる。
【００６５】
以上、本開示のグリッチ除去回路及び電子装置の好ましい各実施形態につき説明したが、本開示は、上述の実施形態に制限されるものではなく、適宜変更が可能である。
【００６６】
例えば、上記実施形態において、第１遅延素子２１及び第２遅延素子３１は、Ｄフリップフロップとして説明したが、これに限定されず、例えばＪＫフリップフロップ等であってもよい。
【００６７】
また、上記実施形態において、パワーグッド信号を正論理とし、ローレベルが電源立ち上がり前、ハイレベルが電源立ち上がり後を表すものとしたが、パワーグッド信号は負論理であってもよい。この場合、論理回路２２は論理積を出力するものとし、第１遅延素子２１はハイレベルに初期化されるものとし、第１グリッチ除去部の出力を論理反転した信号を第２遅延素子３１の非同期リセット端子に接続する。もしくは、第１入力端子１１と第１出力端子１５に論理反転を挿入する。
【００６８】
また、上記実施形態において、パワーオンリセット信号を負論理とし、ローレベルがリセット状態、ハイレベルがリセット解除状態を表すものとしたが、パワーオンリセット信号は正論理であってもよい。この場合、論理回路３２は論理積を出力するものとし、第２遅延素子３１はハイレベルに初期化されるものとし、第２グリッチ除去部の出力を論理反転した信号を第１遅延素子２１の非同期非同期リセット端子に接続する。もしくは、第２入力端子１２と第２出力端子１６に論理反転を挿入する。
【符号の説明】
【００６９】
１，１Ａ  グリッチ除去回路
１１  第１入力端子
１２  第２入力端子
１３  第１クロック端子
１４  第２クロック端子
１５  第１出力端子
１６  第２出力端子
２０Ａ  第１グリッチ除去部
３０Ａ  第２グリッチ除去部
１００  電子装置
１０１  電源
１０２  パワーグッド出力部
１０３  パワーオンリセット出力部
１０４  第１クロック発振器
１０５  第２クロック発振器
【図１】
2020141296.tif 000003
【図２】
2020141296.tif 000004
【図３Ａ】
2020141296.tif 000005
【図３Ｂ】
2020141296.tif 000006
【図３Ｃ】
2020141296.tif 000007
【図３Ｄ】
2020141296.tif 000008
【図３Ｅ】
2020141296.tif 000009
【図３Ｆ】
2020141296.tif 000010
【図３Ｇ】
2020141296.tif 000011
【図３Ｈ】
2020141296.tif 000012
【図４】
2020141296.tif 000013
【図５Ａ】
2020141296.tif 000014
【図５Ｂ】
2020141296.tif 000015
【図５Ｃ】
2020141296.tif 000016
【図５Ｄ】
2020141296.tif 000017
【図５Ｅ】
2020141296.tif 000018
【図５Ｆ】
2020141296.tif 000019
【図５Ｇ】
2020141296.tif 000020
【図５Ｈ】
2020141296.tif 000021
【図６】
2020141296.tif 000022
【図７Ａ】
2020141296.tif 000023
【図７Ｂ】
2020141296.tif 000024
【図７Ｃ】
2020141296.tif 000025
【図７Ｄ】
2020141296.tif 000026
【図７Ｅ】
2020141296.tif 000027
【図７Ｆ】
2020141296.tif 000028
【図７Ｇ】
2020141296.tif 000029
【図７Ｈ】
2020141296.tif 000030
【図８】
2020141296.tif 000031
【図９】
2020141296.tif 000032
【図１０】
2020141296.tif 000033
【図１１】
2020141296.tif 000034
【手続補正書】
【提出日】令和2年1月23日(2020.1.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パワーグッド信号及びパワーオンリセット信号に含まれるグリッチノイズを除去するグリッチ除去回路であって、
第１クロック信号に合わせて動作し、パワーグッド信号からグリッチノイズを除去する第１グリッチ除去部と、
第２クロック信号に合わせて動作し、パワーオンリセット信号からグリッチノイズを除去する第２グリッチ除去部と、
を備え、
前記第１グリッチ除去部は、前記第２グリッチ除去部の出力信号によって初期化されるよう構成され、
前記第２グリッチ除去部は、前記第１グリッチ除去部の出力信号によって初期化されるよう構成される、グリッチ除去回路。
【請求項２】
前記第１クロック信号と前記第２クロック信号とは、互いに異なるクロック発生源によって生成される、請求項１に記載のグリッチ除去回路。
【請求項３】
前記第１クロック信号として、前記パワーグッド信号が立ち上がる前に安定する信号を用い、
前記第２クロック信号として、前記パワーオンリセット信号が解除される前に安定する信号を用いる、請求項１又は請求項２に記載のグリッチ除去回路。
【請求項４】
前記第１クロック信号として、前記パワーグッド信号が立ち上がる前に安定する信号を用い、
前記第２クロック信号として、前記パワーグッド信号が立ち上がる前に安定する信号を用いる、請求項１又は請求項２に記載のグリッチ除去回路。
【請求項５】
前記第１グリッチ除去部及び前記第２グリッチ除去部は、いずれも、１段以上の遅延素子と、前記１段以上の遅延素子の各段の出力及び現在の入力信号の論理演算結果を出力する論理回路とを有する、請求項１から４のいずれかに記載のグリッチ除去回路。
【請求項６】
請求項１から５のいずれかに記載のグリッチ除去回路と、
電源と、
前記電源の電圧が所定値以上となった後に、前記パワーグッド信号を出力するパワーグッド出力部と、
前記パワーグッド信号が出力されてから一定時間が経過した後に前記パワーオンリセット信号を出力するパワーオンリセット出力部と、
を備える電子装置。