(57)【要約】【課題】一つの実施形態は、クロックを適正に再生できるクロック再生回路及び受信装置を提供することを目的とする。【解決手段】一つの実施形態によれば、多相サンプラと位相比較回路とリカバリクロック生成回路と位相シフタとを有するクロック再生回路が提供される。多相サンプラは、データがそれぞれ入力される複数のエッジサンプラ及び複数のデータサンプラを含む。位相比較回路は、多相サンプラの出力側に配されている。リカバリクロック生成回路は、位相比較回路の出力側に配されている。リカバリクロック生成回路は、多相クロックを出力する。位相シフタは、リカバリクロック生成回路と多相サンプラとを接続する経路上に配されている。位相シフタは、リカバリクロック生成回路から出力された多相クロックのうち一部のクロックを他のクロックのシフト量と異なるシフト量でシフトさせた、多相サンプラに供給される複数のクロックを生成する。【選択図】図３
2020141203.tif 000002
【特許請求の範囲】
【請求項１】
データがそれぞれ入力される複数のエッジサンプラ及び複数のデータサンプラを含む多相サンプラと、
前記多相サンプラの出力側に配された位相比較回路と、
前記位相比較回路の出力側に配され、多相クロックを出力するリカバリクロック生成回路と、
前記リカバリクロック生成回路と前記多相サンプラとを接続する経路上に配され、前記リカバリクロック生成回路から出力された多相クロックのうち一部のクロックを他のクロックのシフト量と異なるシフト量でシフトさせた、前記多相サンプラに供給される複数のクロックを生成する位相シフタと、
を備えたクロック再生回路。
【請求項２】
前記多相サンプラの出力側に前記位相比較回路と並列して配された誤ロック検出回路をさらに備えた
請求項１に記載のクロック再生回路。
【請求項３】
前記誤ロック検出回路の出力は、前記リカバリクロック生成回路に電気的に接続されている
請求項２に記載のクロック再生回路。
【請求項４】
前記誤ロック検出回路の出力は、前記位相シフタに電気的に接続されている
請求項２に記載のクロック再生回路。
【請求項５】
前記位相シフタは、前記複数のエッジサンプラ各々に供給される複数のクロックのエッジタイミングの間に、前記複数のデータサンプラ各々に供給される複数のクロックのエッジタイミングが位置する複数のクロックを生成する、
請求項１から４のいずれか１項に記載のクロック再生回路。
【請求項６】
前記多相サンプラは、
第１のエッジサンプラと、
第１のデータサンプラと、
第２のエッジサンプラと、
第２のデータサンプラと、
を有し、
前記位相シフタが生成したクロックは、
前記第１のエッジサンプラに供給される第１のクロックと、
前記第２のエッジサンプラに供給され前記第１のクロックと位相が異なる第２のクロックと、
エッジタイミングが前記第１のクロックのエッジタイミングと前記第２のクロックのエッジタイミングとの間に位置し、前記第１及び前記第２のクロック夫々と位相が異なり、前記第１のデータサンプラに供給される第３のクロックと、
エッジタイミングが前記第１のクロックのエッジタイミングと前記第２のクロックのエッジタイミングとの間に位置し、前記第１乃至前記第３のクロック夫々と位相が異なり、前記第２のデータサンプラに供給される第４のクロックと、
を含む
請求項５に記載のクロック再生回路。
【請求項７】
伝送路を介してデータを受信可能であるフロンドエンド回路と、
前記フロンドエンド回路からデータを受けるクロック再生回路と、
を備え、
前記クロック再生回路は、
データがそれぞれ入力されるデータサンプラ及びエッジサンプラの対を複数対含む多相サンプラと、
前記多相サンプラの出力側に配された位相比較回路と、
前記位相比較回路の出力側に配され、多相クロックを出力するリカバリクロック生成回路と、
前記リカバリクロック生成回路から前記多相サンプラへの帰還経路上に配され、前記リカバリクロック生成回路から出力された多相クロックのうち一部のクロックを他のクロックと異なるシフト量でシフトさせて、サンプリング用のクロックを生成する位相シフタと、
を有する
受信装置。
【請求項８】
データをクロックに基づいてサンプルする回路を複数含む第１回路と、
前記第１回路の前記複数の回路からの出力に基づく判定結果を出力する第２回路と、
前記第２回路から出力された判定結果に基づいて、互いに位相が異なる第１クロック及び第２のクロックを含む第１の複数クロックを出力する第３回路と、
前記第３回路から出力された前記第１の複数クロックを受け、前記第１クロックの位相と同じ位相を有する第３クロックと、前記第２クロックの位相と同じ位相を有する第４クロックと、前記第１クロックの位相及び前記第２のクロックの位相夫々と異なり且つ前記第３クロックのエッジと前記第４クロックのエッジとの間にエッジを有する第５クロックと、を含む第２の複数クロックを前記第１回路に供給する第４回路と、
を備えたクロック再生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、クロック再生回路及び受信装置に関する。
【背景技術】
【０００２】
クロック再生回路を含む受信装置では、受信された信号からデータを取得するためのクロックを再生する。このとき、クロックを適正に再生することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−０５５２５１号公報
【特許文献２】特開２０１３−０７０２５４号公報
【特許文献３】特開２０１３−０７０３２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、クロックを適正に再生できるクロック再生回路及び受信装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、多相サンプラと位相比較回路とリカバリクロック生成回路と位相シフタとを有するクロック再生回路が提供される。多相サンプラは、データがそれぞれ入力される複数のエッジサンプラ及び複数のデータサンプラを含む。位相比較回路は、多相サンプラの出力側に配されている。リカバリクロック生成回路は、位相比較回路の出力側に配されている。リカバリクロック生成回路は、多相クロックを出力する。位相シフタは、リカバリクロック生成回路と多相サンプラとを接続する経路上に配されている。位相シフタは、リカバリクロック生成回路から出力された多相クロックのうち一部のクロックを他のクロックのシフト量と異なるシフト量でシフトさせた、多相サンプラに供給される複数のクロックを生成する。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態にかかるＣＤＲ回路（クロック再生回路）が適用された通信システムを示す図である。
【図２】図２は、実施形態にかかるＣＤＲ回路の回路構成を示す図である。
【図３】図３は、実施形態におけるオーバーサンプリングモードの位相シフト動作を示す図である。
【図４】図４は、実施形態におけるオーバーサンプリングモードの判定動作及び誤ロック検出動作を示す図である。
【図５】図５は、実施形態における通常モードの位相シフト動作を示す図である。
【図６】図６は、実施形態における通常モードの判定動作を示す図である。
【図７】図７は、実施形態の第１の変形例にかかるＣＤＲ回路の回路構成を示す図である。
【図８】図８は、実施形態の第２の変形例にかかる受信回路及びＣＤＲ回路の回路構成を示す図である。
【図９】図９は、実施形態の第３の変形例にかかるＣＤＲ回路が適用された通信システムを示す図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかるクロック再生回路を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
実施形態にかかる受信装置は、有線通信を行う通信システムに適用可能であり、例えば、図１に示すような通信システム４００に適用され得る。図１は、実施形態にかかる受信装置２００が適用された通信システム４００の構成を示すブロック図である。通信システム４００は、送信装置１００、受信装置２００、及び伝送路３００を有する。
【０００９】
送信装置１００及び受信装置２００は、伝送路３００を介して通信可能に接続されている。送信装置１００は、送信回路１０１、イコライザ（ＥＱ）回路１０２、及び信号生成回路１０３を有する。信号生成回路１０３は、送信データにクロックの情報が含まれるように変調した変調信号を生成してイコライザ回路１０２へ供給する。イコライザ回路１０２は、変調信号に対して所定の補償量で等化を行って得られる伝送信号を生成して送信回路１０１へ供給する。送信回路１０１は、伝送信号を伝送路３００経由で受信装置２００へ送信する。
【００１０】
受信装置２００は、受信回路２０２、クロック再生回路（ＣＤＲ：Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路１、内部回路２０３、及びモード制御回路２０４を有する。受信回路２０２は、伝送信号を送信装置１００から伝送路３００経由で受信する。受信回路２０２は、イコライザ回路２０１を有する。イコライザ回路２０１は、伝送信号を所定の補償量で等化して得られる変調信号を生成する。伝送信号は、伝送路３００の減衰特性の影響で劣化し得る。イコライザ回路２０１は、等化した変調信号をデータ信号ＤＥとしてＣＤＲ回路１へ供給する。ＣＤＲ回路１は、データ信号ＤＥに含まれた情報からクロック（リカバリクロック）ＣＫを再生し、再生されたリカバリクロックＣＫを内部回路２０３へ出力する。また、ＣＤＲ回路１は、ＣＤＲ回路１内でサンプリングしたデータＤＴを内部回路２０３へ出力する。内部回路２０３は、リカバリクロックＣＫ及びデータＤＴを用いて所定の動作を行うことができる。
【００１１】
ＣＤＲ回路１は、データ信号ＤＥを受けると、データ信号ＤＥにおけるエッジ部分の値及びデータ部分の値を所定のクロックに基づいてサンプリングする。ＣＤＲ回路１は、サンプリング結果のパターンに応じて、リカバリクロックＣＫの位相が進相しているのか遅相しているのか判定し、その判定結果に応じてデータ信号ＤＥに対するリカバリクロックＣＫの位相を調整する。ＣＤＲ回路１は、エッジサンプリングタイミング（すなわち、エッジ部分の値をサンプリングするタイミング）がデータ信号ＤＥのエッジ部分に合い、且つ、リカバリクロックＣＫの位相が適正に調整された状態で、データ信号ＤＥとリカバリクロックＣＫとの位相関係がロックされ得る。これにより、データ信号ＤＥに埋め込まれたリカバリクロックＣＫを再生することができる。
【００１２】
ＣＤＲ回路１は、低コスト化の要求に応じて、構成の単純なバイナリ出力位相比較器を用いて構成され得る。このとき、伝送路３００の周波数特性において、イコライザ回路２０１の等化特性が高周波領域にピークを持つ場合、イコライザ回路２０１による等化がオーバーイコライズとなり得る。これにより、イコライザ回路２０１からＣＤＲ回路１へ入力されるデータ信号ＤＥのアイパターン波形が時間軸方向にスプリットし得る。ＣＤＲ回路１に用いられるバイナリ出力位相比較器による位相比較結果は、位相差の情報を含まない。このため、時間的に隣接するデータ信号ＤＥの波形とそのスプリット波形とを連続的にサンプリングしてしまうと、この２つの波形（データ信号ＤＥの波形とそのスプリット波形）の時間的に隣接するエッジ部分のサンプリング結果に応じたリカバリクロックＣＫの位相の判定結果が逆になることがある。すなわち、進相の判定（Ｅａｒｌｙ）と遅相の判定（Ｌａｔｅ）とが時間的に交互に繰り返されると、エッジサンプリングタイミングがデータ信号ＤＥのエッジ部分に合っていない状態でデータ信号ＤＥとリカバリクロックＣＫとの位相関係がロックされる誤ロックが起こることがある。誤ロックが起こると、リカバリクロックＣＫを適正に再生することが困難になる。
【００１３】
それに対して、ＣＤＲ回路１をバイナリ出力位相比較器に代えてオーバーサンプリング型ＣＤＲで構成することが考えられる。この場合、遷移に応じて最適なサンプリングクロックの位相を探索することで誤ロックを回避できるが、高速もしくは多位相のクロックを生成するための回路とサンプラとを追加することになるため、回路面積が増大しやすく、コストが増大する可能性がある。また、高速信号経路の負荷容量が増大するため、消費電力が増大しやすい。
【００１４】
そこで、本実施形態では、ＣＤＲ回路１において、互いに異なる位相の複数のクロックを含む多相クロックのうち一部のクロックを他のクロックと異なるシフト量でシフトさせて疑似的にデータ信号のオーバーサンプリングを行うことで、コスト及び消費電力を抑制しながらリカバリクロックＣＫの適正な再生を図る。
【００１５】
具体的には、ＣＤＲ回路１の動作モードとして、オーバーサンプリングモードと通常動作モードとを設ける。受信装置２００は、起動時等の初期設定を行う期間に、ＣＤＲ回路１の動作モードをオーバーサンプリングモードに切り替える。これに応じて、ＣＤＲ回路１は、多相クロックのうち一部のクロックを他のクロックと異なるシフト量でシフトさせて疑似的にデータ部分のオーバーサンプリングを行う。ＣＤＲ回路１は、誤ロックを検出すると、各クロックの位相シフト量を変更したり、多相クロックを生成する回路をリセットしたりする。これらの処理により、受信装置２００は、ＣＤＲ回路１が適正にロック可能な状態になると、ＣＤＲ回路１の動作モードをオーバーサンプリングモードから通常モードに切り替える。
【００１６】
より具体的には、受信装置２００は、モード制御回路２０４をさらに有する。モード制御回路２０４は、オーバーサンプリングモードと通常動作モードとのいずれにすべきかを指示するモード制御信号ＭＤを生成してＣＤＲ回路１へ供給する。これに応じて、ＣＤＲ回路１は、多相クロックを互いに均等なシフト量でシフトさせてサンプリングを行い、進相・遅相を判定しながらリカバリクロックＣＫの位相を調整する。これにより、リカバリクロックＣＫの位相が適正に調整された状態でロックされ得るので、データ信号ＤＥに埋め込まれたリカバリクロックＣＫが適正に再生され得る。
【００１７】
ＣＤＲ回路１は、図２に示すように構成され得る。図２は、ＣＤＲ回路１の回路構成を示す図である。ＣＤＲ回路１は、リカバリクロック生成回路５、位相シフタ６、多相サンプラ７、位相比較回路４、及び誤ロック検出回路８を有する。
【００１８】
リカバリクロック生成回路５は、位相比較回路４及び誤ロック検出回路８と内部回路２０３（図１参照）との間に配されている。リカバリクロック生成回路５は、入力ノードが位相比較回路４及び誤ロック検出回路８に並列に電気的に接続され、出力ノードが内部回路２０３に電気的に接続されている。
【００１９】
位相シフタ６は、リカバリクロック生成回路５から多相サンプラ７への帰還経路上に配されている。位相シフタ６は、入力ノードがリカバリクロック生成回路５に電気的に接続され、出力ノードが多相サンプラ７に電気的に接続され、制御ノードがモード制御回路２０４に電気的に接続されている。
【００２０】
多相サンプラ７は、データサンプラ２及びエッジサンプラ３を複数含む。図２の場合、データサンプラ２−１及びエッジサンプラ３−１は、そのデータサンプリングタイミング及びエッジサンプリングタイミングが対応している。データサンプラ２−２及びエッジサンプラ３−２は、そのデータサンプリングタイミング及びエッジサンプリングタイミングが対応している。
【００２１】
データサンプラ２及びエッジサンプラ３は、例えばそれぞれフリップフロップであり、イコライザ回路２０１（図１参照）及び位相比較回路４の間に互いに並列に電気的に接続されている。データサンプラ２は、データ入力端子Ｄがイコライザ回路２０１に電気的に接続され、クロック入力端子ＣＫが位相シフタ６の出力側に電気的に接続されている。エッジサンプラ３は、データ入力端子Ｄがイコライザ回路２０１に電気的に接続され、クロック入力端子ＣＫが位相シフタ６の出力側に電気的に接続されている。
【００２２】
位相比較回路４は、多相サンプラ７とリカバリクロック生成回路５との間に、誤ロック検出回路８と並列に配されている。位相比較回路４は、入力ノードがデータサンプラ２及びエッジサンプラ３に並列に電気的に接続され、出力ノードがリカバリクロック生成回路５に電気的に接続され、制御ノードがモード制御回路２０４に電気的に接続されている。位相比較回路４は、構成の単純なバイナリ出力位相比較器で構成され得る。
【００２３】
誤ロック検出回路８は、多相サンプラ７とリカバリクロック生成回路５との間に、位相比較回路４と並列に配されている。誤ロック検出回路８は、入力ノードがデータサンプラ２及びエッジサンプラ３に並列に電気的に接続され、出力ノードがリカバリクロック生成回路５に電気的に接続され、制御ノードがモード制御回路２０４に電気的に接続されている。
【００２４】
ＣＤＲ回路１は、モード制御回路２０４から受けるモード制御信号ＭＤの値に応じて、ＣＤＲ回路１の動作モードをオーバーサンプリングモードと通常モードとの間で切り替える。
【００２５】
例えば、受信装置２００の起動時などの誤ロックが起こり得る期間において、モード制御回路２０４は、モード制御信号ＭＤを、オーバーサンプリングモードを示す値（例えば、ＭＤ＝１）にしてＣＤＲ回路１へ供給する。ＣＤＲ回路１は、モード制御信号ＭＤ＝１であれば、ＣＤＲ回路１の動作モードをオーバーサンプリングモードに切り替え、図３に示すような動作を行う。図３は、オーバーサンプリングモードにおける位相シフト動作を示す図である。
【００２６】
図３に示すように、リカバリクロック生成回路５は、リカバリクロックＣＫとしての多相クロックＣＫ［３：０］を生成する。多相クロックは、互いに位相が異なる複数のクロックＣＫ［０］，ＣＫ［１］，ＣＫ［２］，ＣＫ［３］を含む。多相クロックにおける各クロックＣＫ［０］，ＣＫ［１］，ＣＫ［２］，ＣＫ［３］は、最も位相の近いクロックとの位相差が均等（例えば、９０°）である。このうち、ＣＫ［０］、ＣＫ［２］がエッジサンプリング用であり、ＣＫ［１］、ＣＫ［３］がデータサンプリング用である。ＣＫ［０］の位相を基準にした各クロックＣＫ［０］，ＣＫ［１］，ＣＫ［２］，ＣＫ［３］の位相差を、エッジサンプリング用（Ｅ）かデータサンプリング用（Ｄ）かとともに示すと、それぞれ、０°（Ｅ），９０°（Ｄ），１８０°（Ｅ），２７０°（Ｄ）となる。すなわち、位相差の昇順にクロックを並べると、次の数式１となる。
（ＣＫ［０］の位相差：０°（Ｅ））＜（ＣＫ［１］の位相差：９０°（Ｄ））＜（ＣＫ［２］の位相差：１８０°（Ｅ））＜（ＣＫ［３］の位相差：２７０°（Ｄ））・・・数式１
【００２７】
数式１に示されるように、エッジサンプリング用のクロックＣＫのエッジタイミングとデータサンプリング用のクロックＣＫのエッジタイミングとが時間的に交互に繰り返される。また、図３には、クロックＣＫ［０］，ＣＫ［１］，ＣＫ［２］，ＣＫ［３］に対して、それぞれ、位相シフト動作が施されたクロックＣＫＳ［０］，ＣＫＳ［１］，ＣＫＳ［２］，ＣＫＳ［３］が示されている。このうち、ＣＫＳ［０］、ＣＫＳ［２］がエッジサンプリング用であり、ＣＫＳ［１］、ＣＫＳ［３］がデータサンプリング用である。
【００２８】
図２のリカバリクロック生成回路５は、多相クロックＣＫ［３：０］を内部回路２０３（図１参照）及び位相シフタ６へそれぞれ供給する。
【００２９】
位相シフタ６は、リカバリクロック生成回路５から多相クロックＣＫ［３：０］を受け、モード制御信号ＭＤ（＝１）をモード制御回路２０４から受ける。位相シフタ６は、モード制御信号ＭＤ＝１であることに応じて、多相クロックＣＫ［３：０］における各クロックのうち一部のクロックを他のクロックと異なる位相となるシフト量でシフトさせ、クロックＣＫＳ［３：０］を生成する。このとき、位相シフタ６は、２つのエッジサンプラ３−１，３−２に供給すべき２つのクロックＣＫＳ［０］，ＣＫＳ［２］のエッジタイミングの間に、２つのデータサンプラ２−１，２−２に供給すべき２つのクロックＣＫＳ［１］，ＣＫＳ［３］のエッジタイミングを位置させる。
【００３０】
例えば、図３の場合、位相シフタ６は、クロックＣＫ［０］をシフト量０°でシフトさせ（即ちシフトしない）、クロックＣＫＳ［０］を生成しエッジサンプラ３−１へ供給する。Δφを０°より大きく９０°より小さい任意の位相角とすると、位相シフタ６は、クロックＣＫ［１］をシフト量９０°−Δφでシフトさせ、クロックＣＫＳ［１］を生成しデータサンプラ２−１へ供給する。位相シフタ６は、クロックＣＫ［２］をシフト量０°でシフトさせ（即ちシフトしない）、クロックＣＫＳ［２］を生成しエッジサンプラ３−２へ供給する。位相シフタ６は、クロックＣＫ［３］をシフト量９０°＋Δφでシフトさせ、クロックＣＫＳ［３］を生成しデータサンプラ２−１へ供給する。
【００３１】
ＣＫＳ［０］の位相を基準にした各クロックＣＫＳ［０］，ＣＫＳ［１］，ＣＫＳ［２］，ＣＫＳ［３］の位相差を、エッジサンプリング用（Ｅ）かデータサンプリング用（Ｄ）かとともに示すと、それぞれ、０°（Ｅ），Δφ（Ｄ），１８０°（Ｅ），１８０°−Δφ（Ｄ）となる。すなわち、位相差の昇順にクロックを並べると、次の数式２となる。
（ＣＫＳ［０］の位相差：０°（Ｅ））＜（ＣＫＳ［１］の位相差：Δφ（Ｄ））＜（ＣＫＳ［３］の位相差：１８０°−Δφ（Ｄ））＜（ＣＫＳ［２］の位相差：１８０°（Ｅ））・・・数式２
【００３２】
数式２に示されるように、エッジサンプリング用の複数のクロックＣＫＳ［０］，ＣＫＳ［２］のエッジタイミングの間に、データサンプリング用の複数のクロックＣＫＳ［１］，ＣＫＳ［３］のエッジタイミングが位置させられ得る。これにより、データ信号ＤＥにおけるデータ部分を疑似的にオーバーサンプリングすることに適したクロックＣＫＳ［３：０］が生成され得る。データ信号ＤＥは、例えば差動信号であり、Ｐ側の信号ＤＥＰとＮ側の信号ＤＥＮとを含む。
【００３３】
図２の位相シフタ６は、生成されたクロックＣＫＳ［３：０］を多相サンプラ７へ供給する。
【００３４】
多相サンプラ７において、エッジサンプラ３−１は、データ信号ＤＥをイコライザ回路２０１から受け、クロックＣＫＳ［０］を位相シフタ６から受ける。エッジサンプラ３−１は、クロックＣＫＳ［０］の立ち上がりエッジに同期したタイミングｔＥ１（位相差０°に対応したエッジサンプリングタイミングｔＥ［０°］）で、データ信号ＤＥ（すなわち、信号ＤＥＰ，ＤＥＮ）におけるエッジ部分をサンプリングする。エッジサンプラ３−１は、サンプリング結果Ｅｄｇｅ［０］を位相比較回路４及び誤ロック検出回路８へ供給する。
【００３５】
データサンプラ２−１は、データ信号ＤＥをイコライザ回路２０１から受け、データサンプリング用（Ｄ）ＣＫＳ［１］を位相シフタ６から受ける。データサンプラ２−１は、クロックＣＫＳ［１］の立ち上がりエッジに同期したタイミングｔＤ１（位相差Δφに対応したデータサンプリングタイミングｔＤ［Δφ］）で、データ信号ＤＥ（すなわち、信号ＤＥＰ，ＤＥＮ）におけるデータ部分をサンプリングする。データサンプラ２−１は、サンプリング結果Ｄａｔａ［０］を位相比較回路４及び誤ロック検出回路８へ供給する。
【００３６】
データサンプラ２−２は、データ信号ＤＥをイコライザ回路２０１から受け、データサンプリング用（Ｄ）ＣＫＳ［３］を位相シフタ６から受ける。データサンプラ２−２は、データサンプリング用（Ｄ）ＣＫＳ［３］の立ち上がりエッジに同期したタイミングｔＤ２（位相差１８０°−Δφに対応したデータサンプリングタイミングｔＤ［１８０°−Δφ］）で、データ信号ＤＥ（すなわち、信号ＤＥＰ，ＤＥＮ）におけるデータ部分をサンプリングする。データサンプラ２−２は、サンプリング結果Ｄａｔａ［１］を位相比較回路４及び誤ロック検出回路８へ供給する。
【００３７】
エッジサンプラ３−２は、データ信号ＤＥをイコライザ回路２０１から受け、クロックＣＫＳ［２］を位相シフタ６から受ける。エッジサンプラ３−２は、クロックＣＫＳ［２］の立ち上がりエッジに同期したタイミングｔＥ２（位相差１８０°に対応したエッジサンプリングタイミングｔＥ［１８０°］）で、データ信号ＤＥ（すなわち、信号ＤＥＰ，ＤＥＮ）におけるエッジ部分をサンプリングする。エッジサンプラ３−２は、サンプリング結果Ｅｄｇｅ［１］を位相比較回路４及び誤ロック検出回路８へ供給する。
【００３８】
位相比較回路４は、エッジサンプリングタイミングｔＥ［０°］のサンプリング結果Ｅｄｇｅ［０］をエッジサンプラ３−１から受ける。位相比較回路４は、データサンプリングタイミングｔＤ［Δφ］のサンプリング結果Ｄａｔａ［０］をデータサンプラ２−１から受ける。位相比較回路４は、データサンプリングタイミングｔＤ［１８０°−Δφ］のサンプリング結果Ｄａｔａ［１］をデータサンプラ２−２から受ける。位相比較回路４は、エッジサンプリングタイミングｔＥ［１８０°］のサンプリング結果Ｅｄｇｅ［１］をエッジサンプラ３−２から受ける。位相比較回路４は、モード制御信号ＭＤをモード制御回路２０４から受ける。位相比較回路４は、モード制御信号ＭＤ＝１に応じて、受けた複数のサンプリング結果の時系列のパターンに対して位相比較動作を行う。すなわち、位相比較回路４は、クロックＣＫＳ［０］［２］のエッジ部分がデータ信号ＤＥのエッジ部分に対して進相している（「Ｅａｒｌｙ」）のか遅相している（「Ｌａｔｅ」）のか判定し、その判定結果ＰＤをリカバリクロック生成回路５へ供給する。
【００３９】
ここで、図４を用いて、オーバーサンプリングモードにおける判定動作及び誤ロック検出動作を説明する。図４は、オーバーサンプリングモードにおける判定動作及び誤ロック検出動作を示す図である。例えば、位相比較回路４は、図４に示すサンプリング結果（Ｅｄｇｅ［０］，Ｄａｔａ［０］，Ｄａｔａ［１］，Ｅｄｇｅ［１］）＝（０，１，１，１）に応じて、クロックＣＫＳ［０］のエッジ部分がデータ信号ＤＥのエッジ部分に対して進相している（「Ｅａｒｌｙ」）と判定する。位相比較回路４は、進相の判定結果に応じて、判定結果ＰＤ＝‘Ｅａｒｌｙ’を生成してリカバリクロック生成回路５へ供給する。なお、図４に示すサンプリング結果における０／１は、ＤＥＮ、ＤＥＰの何れにも該当する値である。
【００４０】
あるいは、位相比較回路４は、サンプリング結果（Ｅｄｇｅ［０］，Ｄａｔａ［０］，Ｄａｔａ［１］，Ｅｄｇｅ［１］）＝（１，１，１，０）に応じて、クロックＣＫＳ［０］のエッジ部分がデータ信号ＤＥのエッジ部分に対して遅相している（「Ｌａｔｅ」）と判定する。位相比較回路４は、遅相の判定結果に応じて、判定結果ＰＤ＝‘Ｌａｔｅ’を生成してリカバリクロック生成回路５へ供給する。
【００４１】
あるいは、位相比較回路４は、サンプリング結果（Ｅｄｇｅ［０］，Ｄａｔａ［０］，Ｄａｔａ［１］，Ｅｄｇｅ［１］）＝（０，０，０，１）に応じて、クロックＣＫＳ［０］のエッジ部分がデータ信号ＤＥのエッジ部分に対して遅相している（「Ｌａｔｅ」）と判定する。位相比較回路４は、遅相の判定結果に応じて、判定結果ＰＤ＝‘Ｌａｔｅ’を生成してリカバリクロック生成回路５へ供給する。
【００４２】
あるいは、位相比較回路４は、サンプリング結果（Ｅｄｇｅ［０］，Ｄａｔａ［０］，Ｄａｔａ［１］，Ｅｄｇｅ［１］）＝（１，０，０，０）に応じて、クロックＣＫＳ［０］のエッジ部分がデータ信号ＤＥのエッジ部分に対して進相している（「Ｅａｒｌｙ」）と判定する。位相比較回路４は、進相の判定結果に応じて、判定結果ＰＤ＝‘Ｅａｒｌｙ’を生成してリカバリクロック生成回路５へ供給する。
【００４３】
図２に示す誤ロック検出回路８は、エッジサンプリングタイミングｔＥ［０°］のサンプリング結果Ｅｄｇｅ［０］をエッジサンプラ３−１から受ける。誤ロック検出回路８は、データサンプリングタイミングｔＤ［Δφ］のサンプリング結果Ｄａｔａ［０］をデータサンプラ２−１から受ける。誤ロック検出回路８は、データサンプリングタイミングｔＤ［１８０°−Δφ］のサンプリング結果Ｄａｔａ［１］をデータサンプラ２−２から受ける。誤ロック検出回路８は、エッジサンプリングタイミングｔＥ［１８０°］のサンプリング結果Ｅｄｇｅ［１］をエッジサンプラ３−２から受ける。誤ロック検出回路８は、モード制御信号ＭＤをモード制御回路２０４から受ける。誤ロック検出回路８は、モード制御信号ＭＤ＝１であることに応じて、サンプリング結果の時系列のパターンに対して、誤ロック検出動作を行う。すなわち、誤ロック検出回路８は、クロックＣＫＳ［０］のエッジ部分がデータ信号ＤＥのエッジ部分に対して、誤ロックしやすい位相関係（「誤ロック」）にあるのか誤ロックしにくい位相関係（「適正にロック可能」）にあるのか検出し、その検出結果ＦＬをリカバリクロック生成回路５へ供給する。
【００４４】
例えば、誤ロック検出回路８は、図４に示すサンプリング結果（Ｅｄｇｅ［０］，Ｄａｔａ［０］，Ｄａｔａ［１］，Ｅｄｇｅ［１］）＝（１，１，０，０）に応じて、クロックＣＫＳ［０］のエッジ部分がデータ信号ＤＥのエッジ部分に対して誤ロックしやすい位相関係にある（「誤ロック」）と検出する。誤ロック検出回路８は、「誤ロック」の検出結果に応じて、検出結果ＦＬ＝‘誤ロック’を生成してリカバリクロック生成回路５へ供給する。
【００４５】
あるいは、誤ロック検出回路８は、サンプリング結果（Ｅｄｇｅ［０］，Ｄａｔａ［０］，Ｄａｔａ［１］，Ｅｄｇｅ［１］）＝（０，０，１，１）に応じて、クロックＣＫＳ［０］のエッジ部分がデータ信号ＤＥのエッジ部分に対して誤ロックしやすい位相関係にある（「誤ロック」）と検出する。誤ロック検出回路８は、「誤ロック」の検出結果に応じて、検出結果ＦＬ＝‘誤ロック’を生成してリカバリクロック生成回路５へ供給する。
【００４６】
あるいは、誤ロック検出回路８は、サンプリング結果（Ｅｄｇｅ［０］，Ｄａｔａ［０］，Ｄａｔａ［１］，Ｅｄｇｅ［１］）の値が、図４に示した値以外のサンプリング結果（図示せず）に応じて、クロックＣＫＳ［０］のエッジ部分がデータ信号ＤＥのエッジ部分に対して誤ロックしにくい位相関係にある（「適正にロック可能」）と検出する。誤ロック検出回路８は、「適正にロック可能」の検出結果に応じて、検出結果ＦＬ＝‘適正にロック可能’を生成してリカバリクロック生成回路５へ供給する。
【００４７】
図２のリカバリクロック生成回路５は、判定結果ＰＤを位相比較回路４から受け、検出結果ＦＬを誤ロック検出回路８から受ける。リカバリクロック生成回路５は、判定結果ＰＤ及び検出結果ＦＬに応じて、多相クロックＣＫ［３：０］を生成する。リカバリクロック生成回路５は、基準クロックを生成する原発振回路と基準クロックを用いて発振するＰＬＬ等の発振回路とを有する。リカバリクロック生成回路５は、判定結果ＰＤ及び検出結果ＦＬに応じて、発振回路に対する位相制御量（発振回路で生成される各クロックＣＫ［３：０］の位相を基準クロックに対して進相又は遅相させるための制御量）を調整することで、互いが所定の位相関係に調整された多相クロックＣＫ［３：０］を生成する。リカバリクロック生成回路５は、生成した多相クロックＣＫ［３：０］を出力して内部回路２０３及び位相シフタ６へ供給する。
【００４８】
例えば、フロンドエンド回路２０２による等化がオーバーイコライズである場合、データ信号ＤＥのアイパターン波形は、図３上図に示すように、破線の波形と実線の波形とにスプリットし得る。図３上図は、データ信号ＤＥのアイパターン波形を示す図であり、横軸が時間を表し、縦軸が振幅レベルを表している。図３上図では、Ｌレベルに対応した振幅レベルが論理値「０」で示され、Ｈレベルに対応した振幅レベルが論理値「１」で示されている。
【００４９】
例えば、図２に示すリカバリクロック生成回路５は、検出結果ＦＬ＝‘適正にロック可能’であり判定結果ＰＤ＝‘Ｅａｒｌｙ’であれば、クロックＣＫＳ［０］を現在より遅相させるように発振回路に対する位相制御量を調整する。これにより、リカバリクロック生成回路５は、基準クロックに対して位相関係が遅相された多相クロックＣＫ［３：０］を出力する。
【００５０】
あるいは、リカバリクロック生成回路５は、検出結果ＦＬ＝‘適正にロック可能’であり判定結果ＰＤ＝‘Ｌａｔｅ’であれば、クロックＣＫＳ［０］を現在より進相させるように発振回路に対する位相制御量を調整する。これにより、リカバリクロック生成回路５は、基準クロックに対して位相関係が進相された多相クロックＣＫ［３：０］を出力する。
【００５１】
一方、図３上図の実線と破線とは、それぞれ、ＦＬ＝‘誤ロック’の状態である場合を例示している。リカバリクロック生成回路５は、検出結果ＦＬ＝‘誤ロック’である場合、誤ロックしやすい状態から抜け出すために、発振回路に対する位相制御量を現在の位相制御量から大幅に変更したり、発振回路をリセットして初期状態に戻したりする。これにより、リカバリクロック生成回路５は、基準クロックに対して位相関係が大幅に変更された多相クロックＣＫ［３：０］を出力して内部回路２０３及び位相シフタ６へ供給する。すなわち、通常モードと同じリカバリクロック生成回路５を用いながら（すなわち、既存の回路リソースを活用しながら）疑似的にデータ信号ＤＥのオーバーサンプリングを行うので、コスト及び消費電力の増加を抑制しながら誤ロックを回避できる。
【００５２】
例えば、ＣＤＲ回路１の動作モードがオーバーサンプリングモードにおいて、誤ロック検出回路８が検出結果ＦＬ＝‘適正にロック可能’を継続的に出力する状態など適正にロック可能であることに応じて、モード制御回路２０４は、モード制御信号ＭＤを、通常モードを示す値（例えば、ＭＤ＝０）にしてＣＤＲ回路１へ供給する。ＣＤＲ回路１は、モード制御信号ＭＤ＝０であれば、ＣＤＲ回路１の動作モードを通常モードに切り替え、図５に示すような動作を行う。図５は、通常モードにおける位相シフト動作を示す図である。
【００５３】
図５に示すように、位相シフタ６は、リカバリクロック生成回路５から多相クロックＣＫ［３：０］を受け、モード制御信号ＭＤ（＝０）をモード制御回路２０４から受けて通常モードで動作する。すなわち、位相シフタ６は、モード制御信号ＭＤ＝０であることに応じて、多相クロックＣＫ［３：０］を均等なシフト量でシフトさせたサンプリング用のクロックＣＫＳ［３：０］を生成する。
【００５４】
例えば、図５の場合、位相シフタ６は、クロックＣＫ［０］をシフト量０°でシフトさせ（即ちシフトしない）、クロックＣＫＳ［０］を生成しエッジサンプラ３−１へ供給する。位相シフタ６は、クロックＣＫ［１］をシフト量０°でシフトさせ（即ちシフトしない）、クロックＣＫＳ［１］を生成しデータサンプラ２−１へ供給する。位相シフタ６は、クロックＣＫ［２］をシフト量０°でシフトさせ（即ちシフトしない）、クロックＣＫＳ［２］を生成しエッジサンプラ３−２へ供給する。位相シフタ６は、クロックＣＫ［３］をシフト量０°でシフトさせ（即ちシフトしない）、クロックＣＫＳ［３］を生成しデータサンプラ２−２へ供給する。
【００５５】
ＣＫＳ［０］の位相を基準にした各クロックＣＫＳ［０］，ＣＫＳ［１］，ＣＫＳ［２］，ＣＫＳ［３］の位相差を、エッジサンプリング用（Ｅ）かデータサンプリング用（Ｄ）かとともに示すと、それぞれ、０°（Ｅ），９０°（Ｄ），１８０°（Ｅ），２７０°（Ｄ）となる。すなわち、位相差の昇順にクロックを並べると、次の数式３となる。
（ＣＫＳ［０］の位相差：０°（Ｅ））＜（ＣＫＳ［１］の位相差：９０°（Ｄ））＜（ＣＫＳ［２］の位相差：１８０°（Ｅ））＜（ＣＫＳ［３］の位相差：２７０°（Ｄ））・・・数式３
【００５６】
数式３に示されるように、エッジサンプリング用のクロックＣＫＳのエッジタイミングとデータサンプリング用のクロックＣＫＳのエッジタイミングとが時間的に交互に繰り返される。
【００５７】
図２の位相シフタ６は、生成されたクロックＣＫＳ［３：０］を多相サンプラ７へ供給する。
【００５８】
多相サンプラ７において、エッジサンプラ３−１は、クロックＣＫＳ［０］の立ち上がりエッジに同期したタイミングｔＥ１（位相差０°に対応したエッジサンプリングタイミングｔＥ［０°］）で、データ信号ＤＥ（すなわち、信号ＤＥＰ，ＤＥＮ）におけるエッジ部分をサンプリングする。エッジサンプラ３−１は、サンプリング結果Ｅｄｇｅ［０］を位相比較回路４及び誤ロック検出回路８へ供給する。
【００５９】
データサンプラ２−１は、クロックＣＫＳ［１］の立ち上がりエッジに同期したタイミングｔＤ１（位相差９０°に対応したデータサンプリングタイミングｔＤ［９０°］）で、データ信号ＤＥ（すなわち、信号ＤＥＰ，ＤＥＮ）のデータ部分をサンプリングする。データサンプラ２−１は、サンプリング結果Ｄａｔａ［０］を位相比較回路４及び誤ロック検出回路８へ供給する。
【００６０】
エッジサンプラ３−２は、クロックＣＫＳ［２］の立ち上がりエッジに同期したタイミングｔＥ２（位相差１８０°に対応したエッジサンプリングタイミングｔＥ［１８０°］）で、データ信号ＤＥ（すなわち、信号ＤＥＰ，ＤＥＮ）におけるエッジ部分をサンプリングする。エッジサンプラ３−１は、サンプリング結果Ｅｄｇｅ［１］を位相比較回路４及び誤ロック検出回路８へ供給する。
【００６１】
データサンプラ２−２は、データサンプリング用（Ｄ）ＣＫＳ［３］の立ち上がりエッジに同期したタイミングｔＤ２（位相差２７０°に対応したデータサンプリングタイミングｔＤ［２７０°］）で、データ信号ＤＥ（すなわち、信号ＤＥＰ，ＤＥＮ）におけるデータ部分をサンプリングする。データサンプラ２−２は、サンプリング結果Ｄａｔａ［１］を位相比較回路４及び誤ロック検出回路８へ供給する。
【００６２】
位相比較回路４は、エッジサンプリングタイミングｔＥ［０°］のサンプリング結果Ｅｄｇｅ［０］をエッジサンプラ３−１から受ける。位相比較回路４は、データサンプリングタイミングｔＤ［９０°］のサンプリング結果Ｄａｔａ［０］をデータサンプラ２−１から受ける。位相比較回路４は、エッジサンプリングタイミングｔＥ［１８０°］のサンプリング結果Ｅｄｇｅ［１］をエッジサンプラ３−２から受ける。位相比較回路４は、データサンプリングタイミングｔＤ［２７０°］のサンプリング結果Ｄａｔａ［１］をデータサンプラ２−２から受ける。位相比較回路４は、モード制御信号ＭＤをモード制御回路２０４から受ける。位相比較回路４は、モード制御信号ＭＤ＝０に応じて、受けた複数のサンプリング結果の時系列のパターンに対して位相比較動作を行う。
【００６３】
ここで、図６を用いて、通常モードにおける判定動作を説明する。図６は、通常モードにおける判定動作を示す図である。例えば、位相比較回路４は、図６に示すサンプリング結果（Ｅｄｇｅ［０］，Ｄａｔａ［０］，Ｅｄｇｅ［１］）＝（０，１，１）に応じて、クロックＣＫＳ［０］のエッジ部分がデータ信号ＤＥのエッジ部分に対して進相している（「Ｅａｒｌｙ」）と判定する。位相比較回路４は、進相の判定結果に応じて、判定結果ＰＤ＝‘Ｅａｒｌｙ’を生成してリカバリクロック生成回路５へ供給する。
【００６４】
あるいは、位相比較回路４は、サンプリング結果（Ｅｄｇｅ［０］，Ｄａｔａ［０］，Ｅｄｇｅ［１］）＝（１，１，０）に応じて、クロックＣＫＳ［０］のエッジ部分がデータ信号ＤＥのエッジ部分に対して遅相している（「Ｌａｔｅ」）と判定する。位相比較回路４は、遅相の判定結果に応じて、判定結果ＰＤ＝‘Ｌａｔｅ’を生成してリカバリクロック生成回路５へ供給する。
【００６５】
あるいは、位相比較回路４は、サンプリング結果（Ｅｄｇｅ［０］，Ｄａｔａ［０］，Ｅｄｇｅ［１］）＝（０，０，１）に応じて、クロックＣＫＳ［０］のエッジ部分がデータ信号ＤＥのエッジ部分に対して遅相している（「Ｌａｔｅ」）と判定する。位相比較回路４は、遅相の判定結果に応じて、判定結果ＰＤ＝‘Ｌａｔｅ’を生成してリカバリクロック生成回路５へ供給する。
【００６６】
あるいは、位相比較回路４は、サンプリング結果（Ｅｄｇｅ［０］，Ｄａｔａ［０］，Ｅｄｇｅ［１］）＝（１，０，０）に応じて、クロックＣＫＳ［０］のエッジ部分がデータ信号ＤＥのエッジ部分に対して進相している（「Ｅａｒｌｙ」）と判定する。位相比較回路４は、進相の判定結果に応じて、判定結果ＰＤ＝‘Ｅａｒｌｙ’を生成してリカバリクロック生成回路５へ供給する。
【００６７】
なお、図２に示す誤ロック検出回路８は、モード制御信号ＭＤ＝０を受けると、動作を停止する。これにより、通常モードにおいて、誤ロック検出回路８は、検出結果ＦＬをリカバリ生成回路５へ供給しない。あるいは、通常モードにおいて、誤ロック検出回路８は、正常である旨の検出結果ＦＬをリカバリ生成回路５へ供給してもよい。また、ＭＤの値の定義は逆でもよく、モード制御信号ＭＤ＝０がオーバーサンプリングモードを示し、モード制御信号ＭＤ＝１が通常モードを示していてもよい。
【００６８】
図２に示すリカバリクロック生成回路５は、判定結果ＰＤを位相比較回路４から受ける。リカバリクロック生成回路５は、判定結果ＰＤに応じて、発振回路に対する位相制御量を調整することで、所定の位相関係に調整された多相クロックＣＫ［３：０］を生成する。リカバリクロック生成回路５は、多相クロックＣＫ［３：０］を内部回路２０３及び位相シフタ６へ供給する。すなわち、通常モードにおいて、リカバリクロックＣＫの位相が適正に調整された状態でロックされ得るので、データ信号ＤＥに埋め込まれたリカバリクロックＣＫが適正に再生され得る。
【００６９】
以上のように、実施形態では、ＣＤＲ回路１が、オーバーサンプリングモードにおいて、多相クロックのうち一部のクロックを他のクロックと異なるシフト量でシフトさせて疑似的にデータ信号ＤＥのオーバーサンプリングを行う。これにより、コスト及び消費電力を抑制しながら、誤ロックを回避でき、リカバリクロックＣＫを適正に再生できる。
【００７０】
なお、オーバーサンプリングモードにおけるデータサンプリング用（Ｄ）ＣＫＳ［１］とＣＫＳ［０］との位相差は、ＣＫＳ［３］とＣＫＳ［２］との位相差と異なっていてもよい。例えば、Δφ１及びΔφ２を互いに異なり且つ０°より大きく９０°より小さい任意の位相角とすると、ＣＫＳ［０］の位相を基準にした各クロックＣＫＳ［０］，ＣＫＳ［１］，ＣＫＳ［２］，ＣＫＳ［３］の位相差は、それぞれ、０°（Ｅ），Δφ１（Ｄ），１８０°（Ｅ），１８０°−Δφ２（Ｄ）であってもよい。
【００７１】
あるいは、通常モードにおける位相調整は、１周期中に複数回行われてもよい。例えば、位相比較回路４は、図６に示す位相比較動作に加えて、図６でＥｄｇｅ［０］，Ｄａｔａ［０］，Ｅｄｇｅ［１］がそれぞれＥｄｇｅ［１］，Ｄａｔａ［１］，Ｅｄｇｅ［０］に置き換えられた位相比較動作を行ってもよい。
【００７２】
例えば、位相比較回路４は、サンプリング結果（Ｅｄｇｅ［１］，Ｄａｔａ［１］，Ｅｄｇｅ［０］）＝（０，１，１）に応じて、クロックＣＫＳ［０］のエッジ部分がデータ信号ＤＥのエッジ部分に対して進相している（「Ｅａｒｌｙ」）と判定する。位相比較回路４は、進相の判定結果に応じて、判定結果ＰＤ＝‘Ｅａｒｌｙ’を生成してリカバリクロック生成回路５へ供給する。
【００７３】
あるいは、位相比較回路４は、サンプリング結果（Ｅｄｇｅ［１］，Ｄａｔａ［１］，Ｅｄｇｅ［０］）＝（１，１，０）に応じて、クロックＣＫＳ［０］のエッジ部分がデータ信号ＤＥのエッジ部分に対して遅相している（「Ｌａｔｅ」）と判定する。位相比較回路４は、遅相の判定結果に応じて、判定結果ＰＤ＝‘Ｌａｔｅ’を生成してリカバリクロック生成回路５へ供給する。
【００７４】
あるいは、位相比較回路４は、サンプリング結果（Ｅｄｇｅ［１］，Ｄａｔａ［１］，Ｅｄｇｅ［０］）＝（０，０，１）に応じて、クロックＣＫＳ［０］のエッジ部分がデータ信号ＤＥのエッジ部分に対して遅相している（「Ｌａｔｅ」）と判定する。位相比較回路４は、遅相の判定結果に応じて、判定結果ＰＤ＝‘Ｌａｔｅ’を生成してリカバリクロック生成回路５へ供給する。
【００７５】
あるいは、位相比較回路４は、サンプリング結果（Ｅｄｇｅ［１］，Ｄａｔａ［１］，Ｅｄｇｅ［０］）＝（１，０，０）に応じて、クロックＣＫＳ［０］のエッジ部分がデータ信号ＤＥのエッジ部分に対して進相している（「Ｅａｒｌｙ」）と判定する。位相比較回路４は、進相の判定結果に応じて、判定結果ＰＤ＝‘Ｅａｒｌｙ’を生成してリカバリクロック生成回路５へ供給する。
【００７６】
このように、通常モードにおける位相調整が１周期中に複数回行われることで、位相がロック状態になるまでの時間を短縮でき、位相調整の精度を向上できる。
【００７７】
あるいは、図７に示すように、ＣＤＲ回路１ｉにおいて、誤ロック検出回路８ｉは、検出信号ＦＬを、リカバリクロック生成回路５に代えて位相シフタ６ｉへ供給してもよい。図７は、実施形態の第１の変形例にかかるＣＤＲ回路１ｉの回路構成を示す図である。この場合、位相シフタ６ｉは、モード制御回路２０４からモード制御信号ＭＤを受けなくてもよい。例えば、オーバーサンプリングモードにおいて、誤ロック検出回路８ｉは、検出結果ＦＬ＝‘適正にロック可能’又は検出結果ＦＬ＝‘誤ロック’を生成して位相シフタ６ｉへ供給する。位相シフタ６ｉは、検出結果ＦＬ＝‘適正にロック可能’を受けている間、多相クロックＣＫ［３：０］における各クロックのうち一部のクロックを他のクロックと異なるシフト量でシフトさせ、クロックＣＫＳ［３：０］を生成する。位相シフタ６ｉは、検出結果ＦＬ＝‘誤ロック’を受けると、各クロックのシフト量を現在のシフト量から変更したりリセットしたり（例えば、シフト量０°に戻したり）する。位相シフタ６ｉは、多相クロックＣＫ［３：０］における各クロックを変更後のシフト量でシフトさせ、クロックＣＫＳ［３：０］を生成する。この動作によっても、誤ロックしやすい状態から抜け出すことが可能である。
【００７８】
あるいは、図８に示すように、ＣＤＲ回路１ｊにおいて、誤ロック検出回路８ｊは、検出信号ＦＬを、リカバリクロック生成回路５に代えて受信回路２０２ｊのイコライザ回路２０１ｊへ供給してもよい。図８は、実施形態の第２の変形例にかかる受信回路２０２ｊ及びＣＤＲ回路１ｊの回路構成を示す図である。例えば、オーバーサンプリングモードにおいて、誤ロック検出回路８ｊは、検出結果ＦＬ＝‘適正にロック可能’又は検出結果ＦＬ＝‘誤ロック’を生成してイコライザ回路２０１ｊへ供給する。イコライザ回路２０１ｊは、検出結果ＦＬ＝‘適正にロック可能’を受けている間、伝送信号から変調信号を現在の補償量で等化する。イコライザ回路２０１ｊは、検出結果ＦＬ＝‘誤ロック’を受けると、補償量を現在の補償量から変更したりリセットしたり（例えば、基準の補償量に戻したり）する。イコライザ回路２０１ｊは、伝送信号から変調信号を変更後の補償量で等化する。イコライザ回路２０１ｊは、補償後の信号をデータ信号ＤＥとしてＣＤＲ回路１ｊへ供給する。この動作によっても、誤ロックしやすい状態から抜け出すことが可能である。
【００７９】
あるいは、図９に示すように、ＣＤＲ回路１ｋにおいて、誤ロック検出回路８ｋは、検出信号ＦＬを、リカバリクロック生成回路５に代えて送信装置１００ｋのイコライザ回路１０２ｋへ供給してもよい。図９は、実施形態の第３の変形例にかかるＣＤＲ回路１ｋが適用された通信システム４００ｋを示す図である。例えば、オーバーサンプリングモードにおいて、誤ロック検出回路８ｋは、検出結果ＦＬ＝‘適正にロック可能’又は検出結果ＦＬ＝‘誤ロック’を生成してイコライザ回路１０２ｋへ供給する。イコライザ回路１０２ｋは、検出結果ＦＬ＝‘適正にロック可能’を受けている間、変調信号に対して所定の補償量で等化を行い、伝送信号を生成して送信回路１０１へ供給する。イコライザ回路１０２ｋは、検出結果ＦＬ＝‘誤ロック’を受けると、補償量を現在の補償量から変更したりリセットしたり（例えば、基準の補償量に戻したり）する。イコライザ回路１０２ｋは、変調信号に対して所定の補償量で等化を行い、伝送信号を生成して送信回路１０１へ供給する。送信回路１０１は、伝送信号を伝送路３００経由で受信装置２００ｋへ送信する。この動作によっても、受信装置２００ｋにおけるＣＤＲ回路１ｋは、誤ロックしやすい状態から抜け出すことが可能である。
【００８０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８１】
１，１ｉ，１ｊ，１ｋ  ＣＤＲ回路、２，２−１，２−２  データサンプラ、３，３−１，３−２  エッジサンプラ、４  位相比較回路、５  リカバリクロック生成回路、６  位相シフタ、７  多相サンプラ、８  誤ロック検出回路、１００，１００ｋ  送信装置、２００，２００ｋ  受信装置、２０２，２０２ｊ  受信回路、３００  伝送路、４００，４００ｋ  通信システム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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