(57)【要約】      （修正有）【課題】一つの画素列に複数の容量を設けることにより、撮像素子のチップ面積を増大する方法を提供する。【解決手段】撮像素子は、入射光を電荷に変換する光電変換部（フォトダイオードＰＤ）と、トランジスタＭ１〜Ｍ５を有する読み出し部とを備える複数の画素１０と、複数の画素が接続され、読み出し部に転送され光電変換部で変換された電荷に基づく第１信号が出力される第１信号線（第１垂直信号線３０）と、前記複数の画素が接続され、前記読み出し部をリセットした後の第２信号が出力される第２信号線（第２垂直信号線３１）と、を備える。【選択図】図３
2020184785.tif 000002
【特許請求の範囲】
【請求項１】
入射光を電荷に変換する光電変換部と読み出し部とを有する複数の画素と、
前記複数の画素が接続され、前記読み出し部に転送され前記光電変換部で変換された電荷に基づく第１信号が出力される第１信号線と、
前記複数の画素が接続され、前記読み出し部をリセットした後の第２信号が出力される第２信号線と、
を備える撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子および撮像装置に関する。
【背景技術】
【０００２】
一つの画素列に複数の容量を設けることにより、ある行の画素から信号を読み出している間に、他の行の画素からの信号を水平転送することができる撮像素子が知られている（特許文献１）。しかし、従来技術では、多数の容量を設ける必要があり撮像素子のチップ面積が増大するおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】日本国特開２００１−４５３７５号公報
【発明の概要】
【０００４】
本発明の第１の態様によると、撮像素子は、入射光を電荷に変換する光電変換部と読み出し部とを有する複数の画素と、前記複数の画素が接続され、前記読み出し部に転送され前記光電変換部で変換された電荷に基づく第１信号が出力される第１信号線と、前記複数の画素が接続され、前記読み出し部をリセットした後の第２信号が出力される第２信号線と、を備える。
本発明の第２の態様によると、撮像素子は、入射した光を電荷に変換する光電変換部を有し、第１方向に配置された複数の画素と、前記複数の画素が接続され、前記画素から前記光電変換部で変換された電荷により生成された信号が出力される信号線と、前記信号線に出力された前記信号を記憶する、前記信号線を構成する導体と他の導体とによる容量と、を備える。
本発明の第３の態様によると、撮像装置は、第１または第２の態様による撮像素子と、前記撮像素子からの信号に基づいて画像データを生成する画像生成部と、を備える。
【図面の簡単な説明】
【０００５】
【図１】第１の実施の形態に係る撮像装置の構成を示すブロック図。
【図２】第１の実施の形態に係る画素の構成を示す回路図。
【図３】第１の実施の形態に係る撮像素子の一部の構成を示す回路図。
【図４】第１の実施の形態に係る撮像素子の断面構造の一例を示す図。
【図５】第１の実施の形態に係る撮像素子の動作例を示すタイミングチャート。
【図６】第２の実施の形態に係る画素の構成を示す回路図。
【図７】第２の実施の形態に係る撮像素子の一部の構成を示す回路図。
【図８】第２の実施の形態に係る撮像素子の動作例を示すタイミングチャート。
【図９】第２の実施の形態に係る撮像素子の垂直スキャナ回路の構成例を示す図。
【図１０】（ａ）は第２の実施の形態に係る撮像素子の合成回路の構成例を示す図。（ｂ）は第２の実施の形態に係る撮像素子の合成回路の動作例を示すタイミングチャート。
【図１１】第３の実施の形態に係る画素の構成を示す回路図。
【図１２】第３の実施の形態に係る撮像素子の一部の構成を示す回路図。
【図１３】第３の実施の形態に係る撮像素子の垂直スキャナ回路の構成例を示す図。
【図１４】変形例１に係る撮像素子の断面構造の一例を示す図。
【発明を実施するための形態】
【０００６】
（第１の実施の形態）
図１は、第１の実施の形態に係る撮像装置１の構成を示すブロック図である。撮像装置１は、撮影光学系２、撮像素子３、および制御部４を備える。撮像装置１は、例えばカメラである。撮影光学系２は、撮像素子３に被写体像を結像する。撮像素子３は、撮影光学系２により形成された被写体像を撮像して画像信号を生成する。撮像素子３は、例えばＣＭＯＳイメージセンサである。制御部４は、撮像素子３の動作を制御するための制御信号を撮像素子３に出力する。また、制御部４は、撮像素子３から出力された画像信号に対して各種の画像処理を施し、画像データを生成する画像生成部として機能する。なお、撮影光学系２は、撮像装置１から着脱可能にしてもよい。
【０００７】
図２は、第１の実施の形態に係る画素１０の構成を示す回路図である。撮像素子３は、２次元状に配置された複数の画素１０を有する。画素１０は、例えばフォトダイオード（ＰＤ）等の光電変換部１２および読み出し部２０を有する。光電変換部１２は、入射した光を電荷に変換し、光電変換された電荷を蓄積する機能を有する。読み出し部２０は、転送部１３と、排出部１４と、フローティングディフュージョン（ＦＤ）１５と、増幅部１６と、第１選択スイッチ部１７と、第２選択スイッチ部１８とを有する。
【０００８】
転送部１３は、信号ＴＸにより制御され、光電変換部１２で光電変換された電荷をフローティングディフュージョン１５に転送する。すなわち、転送部１３は、光電変換部１２およびフローティングディフュージョン１５の間に電荷転送路を形成する。フローティングディフュージョン１５は電荷を保持（蓄積）する。増幅部１６は、フローティングディフュージョン１５に保持された電荷による信号を増幅して出力する。増幅部１６は、第１選択スイッチ部１７を介して第１垂直信号線３０に接続され、第２選択スイッチ部１８を介して第２垂直信号線３１に接続される。増幅部１６は、後述する電流源６０（図３）を負荷電流源としてソースフォロワ回路の一部として機能する。
【０００９】
排出部（リセット部）１４は、信号ＲＳＴにより制御され、フローティングディフュージョン１５の電荷を排出し、フローティングディフュージョン１５の電位をリセット電位（基準電位）にリセットする。第１選択スイッチ部１７は、信号ＳＥＬ＿Ｓにより制御され、増幅部１６からの信号を第１垂直信号線３０に出力する。第２選択スイッチ部１８は、信号ＳＥＬ＿Ｄにより制御され、増幅部１６からの信号を第２垂直信号線３１に出力する。転送部１３、排出部１４、増幅部１６、第１選択スイッチ部１７および第２選択スイッチ部１８は、例えば、それぞれトランジスタＭ１、トランジスタＭ２、トランジスタＭ３、トランジスタＭ４、トランジスタＭ５により構成される。
【００１０】
読み出し部２０は、転送部１３により光電変換部１２からフローティングディフュージョン１５に転送された電荷に応じた信号（光電変換信号）を、第１選択スイッチ部１７を介して第１垂直信号線３０に読み出す。また、読み出し部２０は、排出部１４によってフローティングディフュージョン１５の電位をリセット電位にリセットしたときの信号（ノイズ信号）を、第２選択スイッチ部１８を介して第２垂直信号線３１に読み出す。
【００１１】
図３は、第１の実施の形態に係る撮像素子３の一部の構成を示す回路図である。撮像素子３は、行列状に配置される複数の画素１０と、垂直スキャナ回路４０と、電流源６０と、第１スイッチ部７０と、第２スイッチ部８０と、カラム回路９０と、水平信号出力回路１００とを有する。列方向、すなわち縦方向に並んだ複数の画素１０からなる画素列毎に、第１垂直信号線３０、第２垂直信号線３１、電流源６０、第１スイッチ部７０、および第２スイッチ部８０が設けられる。すなわち、図３において左端の第１列目の画素列に対応して、第１垂直信号線３０、第２垂直信号線３１、電流源６０、第１スイッチ部７０、および第２スイッチ部８０が設けられ、同様に、その右隣の第２列目の画素列に対応して、その右隣の第３列目の画素列に対応して、それぞれ、第１垂直信号線３０、第２垂直信号線３１、電流源６０、第１スイッチ部７０、および第２スイッチ部８０が設けられている。なお、図３に示す例では、説明を簡略化するために、画素１０は水平方向３画素×垂直方向３画素のみ図示している。
【００１２】
本実施の形態では、上述のように、画素列毎に、第１垂直信号線３０および第２垂直信号線３１を備える。各画素１０からの光電変換信号は第１垂直信号線３０に読み出され、各画素１０からのノイズ信号は第２垂直信号線３１に読み出される。第１垂直信号線３０および第２垂直信号線３１は、それぞれ垂直方向に配置される複数の画素１０に接続され、画素１０から読み出された信号を、画素１０が行列状に稠密に配置された画素領域の周辺に配置される周辺回路（カラム回路９０等）に伝送する。第１垂直信号線３０および第２垂直信号線３１は、信号線の長さ等に応じて大きな容量を有する。このため、第１垂直信号線３０を、光電変換信号を記憶（蓄積）する容量として用いることができ、第２垂直信号線３１を、ノイズ信号を記憶（蓄積）する容量として用いることができる。この結果、チップ面積を増大させることなく大きな容量値を得ることができる。
【００１３】
図３に示すように、第１垂直信号線３０は、各画素１０の列に対応して設けられ、各画素１０から出力される光電変換信号を蓄積する。第２垂直信号線３１は、各画素１０の列に対応して設けられ、各画素１０から出力されるノイズ信号を蓄積する。第１垂直信号線３０および第２垂直信号線３１は、それぞれ光電変換信号およびノイズ信号を蓄積する容量（配線容量）を有する。容量は、例えば導体による容量であり、隣り合う金属により形成される容量などである。なお、第１垂直信号線３０および第２垂直信号線３１の具体的な構成例は、後に図４を用いて詳細に説明する。
【００１４】
撮像素子３では、第１垂直信号線３０および第２垂直信号線３１に入力される信号にノイズが混入することを抑制するため、シールド用の配線が設けられる。例えば、シールド用の配線として、図３に示す第１、第２、第３のシールド線１２０ａ、１２０ｂ、１２０ｃが設けられる。なお、図３においては、第１、第２、第３のシールド線１２０ａ、１２０ｂ、１２０ｃは、第１垂直信号線３０および第２垂直信号線３１と区別するために、点線で示されている。第１、第２、第３のシールド線１２０ａ、１２０ｂ、１２０ｃには、例えば一定電位（例えば電源電位または接地電位）が与えられる。すなわち、第１、第２、第３のシールド線１２０ａ、１２０ｂ、１２０ｃは、一定電位が印加される配線である。第１、第２、第３のシールド線１２０ａ、１２０ｂ、１２０ｃは、一定電位が印加される電極ともいえる。図３に示す例では、第１、第２、第３のシールド線１２０ａ、１２０ｂ、１２０ｃには接地電位が与えられる。また、第１、第２のシールド線１２０ａ、１２０ｂと第１垂直信号線３０との間、第２、第３のシールド線１２０ｂ、１２０ｃと第２垂直信号線３１との間には、それぞれ容量が形成される。図３に示す容量を示す符号Ｃは、第１、第２のシールド線１２０ａ、１２０ｂと第１垂直信号線３０との間、第２、第３のシールド線１２０ｂ、１２０ｃと第２垂直信号線３１との間にそれぞれ容量が形成されることを模式的に示したものである。
【００１５】
また、図３は回路図であり、理解を容易にするため画素１０に並置して第１垂直信号線３０、第２垂直信号線３１、および第１、第２、第３のシールド線１２０ａ、１２０ｂ、１２０ｃを描いている。しかし、実際は、第１垂直信号線３０、第２垂直信号線３１、および第１、第２、第３のシールド線１２０ａ、１２０ｂ、１２０ｃは、画素領域において半導体基板に積層して設けられる。すなわち、第１列目の画素列が配置される画素領域と、第２列目の画素列が配置される画素領域と、第３列目の画素列が配置される画素領域とに、それぞれ第１垂直信号線３０、第２垂直信号線３１、および第１、第２、第３のシールド線１２０ａ、１２０ｂ、１２０ｃが配置される。本実施の形態では、詳細は図４を用いて後述するが、裏面照射型の撮像素子を用いて、第１垂直信号線３０、第２垂直信号線３１、および第１、第２、第３のシールド線１２０ａ、１２０ｂ、１２０ｃを、画素領域において半導体基板に積層して配置する。上述したように垂直信号線を容量として兼用することでチップ面積を増大させることなく大きな容量値を得ることができ、さらに、裏面照射型の撮像素子を用いることでチップ面積を小さくすることが可能となる。
【００１６】
図３に示す電流源６０は、第１垂直信号線３０および第２垂直信号線３１に対応して設けられ、第１スイッチ部７０を介して第１垂直信号線３０に接続され、第２スイッチ部８０を介して第２垂直信号線３１に接続される。また、電流源６０は、第１垂直信号線３０および第２垂直信号線３１を介して各画素１０に接続される。電流源６０は、各画素１０から光電変換信号及びノイズ信号を読み出すための電流を生成し、生成した電流を第１垂直信号線３０、第２垂直信号線３１、および各画素１０に供給する。
【００１７】
垂直スキャナ回路４０は、信号ＴＸｎ、信号ＲＳＴｎ、信号ＳＥＬ＿Ｓｎ、信号ＳＥＬ＿Ｄｎなどの制御信号を各画素１０に供給する。垂直スキャナ回路４０は、信号ＴＸｎ等を各画素１０に出力して、各画素１０の動作を制御する。なお、ＴＸｎ、ＲＳＴｎ、ＳＥＬ＿Ｓｎ、ＳＥＬ＿Ｄｎの末尾のｎは、画素の行番号を示している。例えば、信号ＴＸｎは、ｎ行目の画素１０の転送部１３を制御する信号である。
【００１８】
第１スイッチ部７０は、第１垂直信号線３０に対応して設けられ、第１垂直信号線３０に接続される。第１スイッチ部７０は、垂直スキャナ回路４０から出力される制御信号（信号Ｖｓｗｓ）により制御され、第１垂直信号線３０と電流源６０との間の電気的な接続状態を切り替える。第１スイッチ部７０は、例えばトランジスタにより構成される。第２スイッチ部８０は、第２垂直信号線３１に対応して設けられ、第２垂直信号線３１に接続される。第２スイッチ部８０は、垂直スキャナ回路４０から出力される制御信号（信号Ｖｓｗｄ）により制御され、第２垂直信号線３１と電流源６０との間の電気的な接続状態を切り替える。第２スイッチ部８０は、例えばトランジスタにより構成される。
【００１９】
カラム回路９０は、アナログ／デジタル変換部（ＡＤ変換部）を含んで構成され、光電変換信号およびノイズ信号をデジタル信号に変換する。カラム回路９０は、第１垂直信号線３０を介して入力される光電変換信号をデジタル信号に変換し、水平信号出力回路１００に出力する。また、カラム回路９０は、第２垂直信号線３１を介して入力されるノイズ信号をデジタル信号に変換し、水平信号出力回路１００に出力する。水平信号出力回路１００は、カラム回路９０から入力されるノイズ信号に応じたデジタル信号と光電変換信号に応じたデジタル信号とを、後段の信号処理部（不図示）に順次出力する。信号処理部では、ＡＤ変換結果を用いて、相関二重サンプリングや信号量を補正する処理等の信号処理が行われる。
【００２０】
図４は、第１の実施の形態に係る撮像素子３の断面構造を説明するための図である。図４（ａ）は、撮像素子３の断面構造の一例を示す図である。図４（ｂ）は、配線層２１０の一部の配線のレイアウト例を示す図である。なお、図４（ａ）は図４（ｂ）中のＡ−Ａ’の断面図であり、図４（ｂ）は配線層２１０の一部の配線を半導体基板２００側から見た図である。撮像素子３は、例えば、裏面照射型の撮像素子である。図４に示すように、入射光は、主にＺ軸プラス方向へ向かって入射する。また、座標軸に示すように、Ｚ軸に直交する紙面左方向をＸ軸プラス方向、Ｚ軸およびＸ軸に直交する紙面奥方向をＹ軸プラス方向とする。
【００２１】
撮像素子３は、シリコン等の半導体材料により構成される半導体基板２００と半導体基板２００に積層される配線層２１０とを含んで構成される。撮像素子３は、さらに、不図示のマイクロレンズ層、カラーフィルタ層、およびパッシベーション層を有する。撮像素子３は、例えば、Ｚ軸プラス方向に向かってマイクロレンズ層、カラーフィルタ層、パッシベーション層、半導体基板２００、および配線層２１０の順に配置される。
【００２２】
半導体基板２００は、光が入射する入射面となる第１面２０１ａ、および第１面２０１ａとは異なる第２面２０１ｂを有する。第２面２０１ｂは第１面２０１ａとは反対に位置する。本実施の形態では、撮像素子３の裏面は配線層２１０とは反対側に位置する第１面２０１ａを示し、裏面照射型は裏面となる第１面２０１ａから光を入射させる構成となる。半導体基板２００は、第１面２０１ａと第２面２０１ｂとの間に、光電変換部１２および読み出し部２０を有する。光電変換部１２および読み出し部２０を有する画素１０は、Ｘ軸方向およびＹ軸方向に複数配置されている。
【００２３】
配線層２１０には、第１垂直信号線３０、第２垂直信号線３１、第１、第２、第３のシールド線１２０ａ、１２０ｂ、１２０ｃ、接続シールド線１２１、およびメッシュシールド線１２２が配置され、それぞれ導体膜により構成される。第１垂直信号線３０は、隣り合う第１、第２シールド線１２０ａ、１２０ｂの間に設けられ、第２垂直信号線３１は、隣り合う第２、第３シールド線１２０ｂ、１２０ｃの間に設けられる。また、第１、第２、第３のシールド線１２０ａ、１２０ｂ、１２０ｃは、第１垂直信号線３０および第２垂直信号線３１と平行に配置される平行シールド線となっている。メッシュシールド線１２２は、メッシュ状に形成されるシールド線である。また、メッシュシールド線１２２は、図３に示した画素列の画素領域の全体を覆うように形成される。メッシュシールド線１２２と第１、第２、第３のシールド線１２０ａ、１２０ｂ、１２０ｃとは複数のビアを介して接続され、第１、第２、第３のシールド線１２０ａ、１２０ｂ、１２０ｃと接続シールド線１２１とは複数のビアを介して接続される。
【００２４】
メッシュシールド線１２２、第１、第２、第３のシールド線１２０ａ、１２０ｂ、１２０ｃ、および接続シールド線１２１は、一定の電位（例えば接地電位）が与えられる。メッシュシールド線１２２、第１、第２、第３のシールド線１２０ａ、１２０ｂ、１２０ｃ、および接続シールド線１２１は、第１垂直信号線３０および第２垂直信号線３１それぞれを囲むように設けられることで、第１垂直信号線３０および第２垂直信号線３１の各々の間でのシールドとして機能する。第１垂直信号線３０および第２垂直信号線３１の各々の間で大きな寄生容量が生じることを回避でき、第１垂直信号線３０および第２垂直信号線３１の各々の間でのクロストークを抑制できる。
【００２５】
図４（ｂ）に示す接続線１２３は、第１垂直信号線３０と画素１０の読み出し部２０とをビア（ＶＩＡ）を介して接続する接続線である。接続線１２４は、第２垂直信号線３１と画素１０の読み出し部２０とをビア（ＶＩＡ）を介して接続する接続線である。接続シールド線１２１は、接続線１２３および接続線１２４それぞれを挟むように設けられ、接続線１２３と接続線１２４との間でのシールドとして機能する。
【００２６】
第１垂直信号線３０および第２垂直信号線３１の各々と、メッシュシールド線１２２、第１、第２、第３のシールド線１２０ａ、１２０ｂ、１２０ｃおよび接続シールド線１２１との間は、絶縁膜が設けられる。絶縁膜は、酸化膜や窒化膜などである。具体的には、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、又はこれらの膜の多層膜などである。第１垂直信号線３０および第２垂直信号線３１の各々と、メッシュシールド線１２２、第１、第２、第３のシールド線１２０ａ、１２０ｂ、１２０ｃおよび接続シールド線１２１との間には容量が形成される。なお、第１垂直信号線３０および第２垂直信号線３１には、第１、第２、第３のシールド線１２０ａ、１２０ｂ、１２０ｃ等とは異なる配線等との間に形成される容量も付加される。
【００２７】
図５は、第１の実施の形態に係る撮像素子３の動作例を示すタイミングチャートである。図５において、横軸は時刻を示している。図５に示すタイミングチャートでは、制御信号がハイレベル（例えば電源電位）の場合に制御信号が入力されるトランジスタがオン状態となり、制御信号がローレベル（例えば接地電位）の場合に制御信号が入力されるトランジスタがオフ状態となる。なお、図５に示す信号Ｖｓｗｄは第２スイッチ部８０に入力される制御信号であり、信号Ｖｓｗｓは第１スイッチ部７０に入力される制御信号である。
【００２８】
時刻ｔ１では、信号ＲＳＴｎがハイレベルになることで、ｎ行目の各画素１０において、排出部１４のトランジスタＭ２がオンになる。これにより、フローティングディフュージョン１５の電位がリセット電位になる。また、時刻ｔ１では、信号Ｖｓｗｄおよび信号ＳＥＬ＿Ｄｎがハイレベルになることで、第２スイッチ部８０および第２選択スイッチ部１８がオンになり、電流源６０による電流が第２垂直信号線３１および増幅部１６に供給される。また、ｎ行目の各画素１０のノイズ信号が、増幅部１６および第２選択スイッチ部１８により第２垂直信号線３１に出力される。第２垂直信号線３１に付加される容量は、ノイズ信号を蓄積（記憶）する。
【００２９】
時刻ｔ２では、信号ＴＸｎがハイレベルになることで、ｎ行目の各画素１０において、転送部１３のトランジスタＭ１がオンになる。これにより、光電変換部１２で光電変換された電荷が、フローティングディフュージョン１５に転送される。また、時刻ｔ２では、信号Ｖｓｗｓおよび信号ＳＥＬ＿Ｓｎがハイレベルになり、信号Ｖｓｗｄおよび信号ＳＥＬ＿Ｄｎがローレベルになることで、第１スイッチ部７０および第１選択スイッチ部１７がオンになり、第２スイッチ部８０および第２選択スイッチ部１８はオフになる。これにより、電流源６０による電流は、第１垂直信号線３０および増幅部１６に供給される。また、ｎ行目の各画素１０の光電変換信号が、増幅部１６および第１選択スイッチ部１７により第１垂直信号線３０に出力される。第１垂直信号線３０に付加される容量は、光電変換信号を蓄積（記憶）する。さらに、時刻ｔ２から時刻ｔ３までの間では、第２垂直信号線３１に記憶されたｎ行目の各画素１０からのノイズ信号が、カラム回路９０に出力される。カラム回路９０は、ｎ行目の各画素１０のノイズ信号をデジタル信号に変換する処理を行う。
【００３０】
時刻ｔ３では、信号ＲＳＴｎ＋１がハイレベルになることで、ｎ＋１行目の各画素１０において、フローティングディフュージョン１５の電位がリセット電位になる。また、時刻ｔ３では、信号Ｖｓｗｄおよび信号ＳＥＬ＿Ｄｎ＋１がハイレベルになることで、ｎ＋１行目の各画素１０のノイズ信号が第２垂直信号線３１に出力される。第２垂直信号線３１に付加される容量は、ノイズ信号を蓄積（記憶）する。また、時刻ｔ３から時刻ｔ４までの間では、第１垂直信号線３０に記憶されたｎ行目の各画素１０からの光電変換信号がカラム回路９０に出力され、カラム回路によりデジタル信号に変換される。
【００３１】
時刻ｔ４では、信号ＴＸｎ＋１がハイレベルになることで、ｎ＋１行目の各画素１０において、光電変換部１２で光電変換された電荷が、フローティングディフュージョン１５に転送される。また、時刻ｔ４では、信号Ｖｓｗｓおよび信号ＳＥＬ＿Ｓｎ＋１がハイレベルになることで、ｎ＋１行目の各画素１０の光電変換信号が、第１垂直信号線３０に出力される。第１垂直信号線３０に付加される容量は、光電変換信号を蓄積（記憶）する。時刻ｔ４から時刻ｔ５までの間では、第２垂直信号線３１に記憶されたｎ＋１行目の各画素１０からのノイズ信号がカラム回路９０に出力され、カラム回路によりデジタル信号に変換される。
【００３２】
時刻ｔ５〜時刻ｔ８では、時刻ｔ１から時刻３までの期間や時刻ｔ３から時刻ｔ５までの期間の場合と同様にして、ｎ＋２行目の各画素１０からの信号の読み出し、およびカラム回路９０によりアナログ信号をデジタル信号に変換するＡＤ変換処理が並列に行われる。
【００３３】
以上説明したように、本実施の形態では、画素１０から信号を一方の垂直信号線に読み出している間に、他方の垂直信号線に蓄積した画素１０による信号についてＡＤ変換処理が行われる。画素１０からの読み出し期間中にＡＤ変換処理を並行して行うことで、全画素１０からの読み出し時間を短縮することができる。読み出し時間を短縮することで、高フレームレートの読み出しを実現できる。
【００３４】
上述した実施の形態によれば、次の作用効果が得られる。
（１）撮像素子３は、入射した光を電荷に変換する光電変換部１２を有し、第１方向に配置された複数の画素１０と、複数の画素１０が接続され、画素１０から第１信号が出力される第１信号線と、複数の画素１０が接続され、画素１０から第２信号が出力される第２信号線と、を備える。本実施の形態では、画素列ごとに第１垂直信号線３０および第２垂直信号線３１を備える。このため、画素１０からの光電変換信号およびノイズ信号を、異なる垂直信号線に読み出すことができ、垂直信号線を、信号を蓄積するための容量として用いることができる。この結果、チップ面積を増大させることなく大きな容量値を得ることができる。
（２）第１信号は、光電変換部１２で変換された電荷により生成された信号であり、第２信号は、ノイズ信号である。第１信号線は、電荷により生成された信号を蓄積し、第２信号線は、ノイズ信号を蓄積する。このようにしたので、第１垂直信号線３０を、光電変換信号を蓄積する容量として用いることができ、第２垂直信号線３１を、ノイズ信号を蓄積する容量として用いることができる。
【００３５】
（３）画素１０は、電荷により生成された信号を第１信号線に読み出し、ノイズ信号を第２信号線に読み出す読み出し部２０を備える。このようにしたので、各画素１０から光電変換信号およびノイズ信号を読み出すことができる。
（４）読み出し部２０は、第１信号を第１信号線に出力する第１選択スイッチ部１７と、第２信号を第２信号線に読み出す第２選択スイッチ部１８と、を有する。このようにしたので、光電変換信号を第１垂直信号線３０に選択的に読み出し、ノイズ信号を第２垂直信号線３１に選択的に読み出すことができる。
【００３６】
（５）読み出し部２０に電流を供給する電流源６０が複数の画素毎１０に共通に設けられる。このようにしたので、画素毎に電流源を設ける場合と比較して、消費電流を低減させることができる。
（６）第１信号線と電流源６０との間に接続される複数の第２スイッチ部（第１スイッチ部７０）と、第２信号線と電流源６０との間に接続される複数の第３スイッチ部（第２スイッチ部８０）と、を更に備える。このようにしたので、第１垂直信号線３０および第２垂直信号線３１への電流の供給を制御することができる。
（７）電流源６０は、読み出し部２０により画素１０から電荷により生成された信号を読み出す間は第１信号線に電流を供給し、読み出し部２０により画素１０からノイズ信号を読み出す間は第２信号線に電流を供給する。このようにしたので、光電変換信号およびノイズ信号を、それぞれ第１垂直信号線３０および第２垂直信号線３１に読み出し、第１垂直信号線３０および第２垂直信号線３１に蓄積させることができる。
【００３７】
（８）読み出し部２０は、電荷を蓄積する蓄積部（フローティングディフュージョン１５）と、光電変換部１２により変換された電荷を蓄積部１５に転送する転送部１３と、蓄積部１５により蓄積された電荷を排出する排出部１４と、蓄積部１５により蓄積された電荷による信号を増幅する増幅部１６と、を有する。このようにしたので、各画素１０から光電変換部１２により光電変換された電荷に基づく光電変換信号を読み出すことができる。
（９）読み出し部２０は、排出部１４によって電荷を排出した際に、ノイズ信号を第２信号線に読み出す。このようにしたので、各画素１０からフローティングディフュージョン１５の電位をリセット電位にリセットしたときのノイズ信号を読み出すことができる。
【００３８】
（１０）光電変換部１２は、半導体基板２００の第１面２０１ａに入射した光を電荷に変換し、読み出し部２０は、第１面２０１ａとは異なる半導体基板２００の第２面２０１ｂに電荷により生成された信号及びノイズ信号を読み出し、第１信号線及び第２信号線は、第２面２０１ｂの画素領域に第２面２０１ｂに積層して設けられる。本実施の形態では、第１垂直信号線３０及び第２垂直信号線３１は、画素領域において半導体基板２００の第２面２０１ｂに積層して設けられる。本実施の形態では、垂直信号線を容量として兼用するため、チップ面積を増大させることなく大きな容量値を得ることができる。また、裏面照射型の撮像素子を用いることで、チップ面積をさらに小さくすることができる。
（１１）第１信号線と第２信号線とは、第１方向に延びている。本実施の形態では、第１垂直信号線３０および第２垂直信号線３１は、画素列に対応して列方向に延びて形成される。このため、信号線の長さ等に応じて大きな容量を得ることができる。
【００３９】
（１２）第１信号線と第２信号線との間に設けられ、一定電位が印加される配線（シールド線１２０ａ〜１２０ｃ）を更に備える。このようにしたので、第１垂直信号線３０および第２垂直信号線３１の各々の間でのクロストークを抑制することができる。
（１３）撮像素子３は、入射した光を電荷に変換する光電変換部１２を有し、第１方向に配置された複数の画素１０と、複数の画素１０が接続され、画素１０から光電変換部１２で変換された電荷により生成された信号が出力される信号線と、信号線に出力された信号を記憶する、信号線を構成する導体と他の導体とによる容量と、を備える。このようにしたので、垂直信号線に信号を蓄積させることができる。このため、チップ面積を増大させることなく大きな容量値を得ることができる。
【００４０】
（第２の実施の形態）
第２の実施の形態に係る撮像素子では、主に、第１の実施の形態の電流源６０に代えて画素１０ごとに電流源１９を設ける点で、第１の実施の形態と異なる。なお、図中、第１の実施の形態と同一もしくは相当部分には、同一の参照番号を付し、相違点を主に説明する。
【００４１】
図６は、第２の実施の形態に係る画素１０の構成を示す回路図である。第２の実施の形態では、画素１０の読み出し部２０は、電流源１９を含んで構成される。電流源１９は、画素１０毎に設けられ、信号ＶＢの電圧に基づいて電流を生成し、生成した電流を増幅部１６に供給する。電流源１９は、例えばトランジスタＭ６により構成される。
【００４２】
図７は、第２の実施の形態に係る撮像素子３の一部の構成を示す回路図である。垂直スキャナ回路４０は、信号ＶＢｎを生成して各画素１０に供給する。各画素１０の電流源１９は、垂直スキャナ回路４０から出力された信号ＶＢの電圧レベルに応じた電流を生成する。なお、ＶＢｎの末尾のｎは、画素の行番号を示している。
【００４３】
図８は、第２の実施の形態に係る撮像素子３の動作例を示すタイミングチャートである。図８において、横軸は時刻を示している。図８に示すタイミングチャートでは、信号ＶＢがハイレベル、すなわち信号ＶＢが所定の電圧レベルに設定された場合に、電流源１９は電流の供給を行う。また、信号ＶＢがローレベル（例えば接地電位）の場合は、電流源１９は電流の供給を行わない。時刻ｔ１〜時刻ｔ５、時刻ｔ５〜時刻ｔ９、時刻ｔ９〜時刻ｔ１３は、それぞれ１水平期間となる。
【００４４】
時刻ｔ１では、信号ＲＳＴｎがハイレベルになることで、ｎ行目の各画素１０において、フローティングディフュージョン１５の電位がリセット電位になる。また、時刻ｔ１から時刻ｔ３の期間では、信号ＶＢｎ−１および信号ＶＢｎはハイレベルであるため、ｎ−１行目の各画素１０（不図示）およびｎ行目の各画素１０において、電流源１９は信号ＶＢの信号レベル（電圧）に応じた電流を生成し、生成した電流を増幅部１６に供給する。また、時刻ｔ２では、信号ＳＥＬ＿Ｄｎがハイレベルになることで、ｎ行目の各画素１０のノイズ信号が、増幅部１６および第２選択スイッチ部１８により第２垂直信号線３１に出力される。第２垂直信号線３１に付加される容量は、ノイズ信号を蓄積（記憶）する。
【００４５】
時刻ｔ３では、信号ＴＸｎがハイレベルになることで、ｎ行目の各画素１０において、光電変換部１２で光電変換された電荷が、フローティングディフュージョン１５に転送される。また、時刻ｔ３では、信号ＶＢｎ−１がローレベルになり、信号ＶＢｎ＋１がハイレベルとなることで、ｎ−１行目の各画素１０では、電流源１９による増幅部１６への電流の供給が停止される。また、ｎ＋１行目の各画素１０では、電流源１９による増幅部１６への電流の供給が開始される。ｎ＋１行目の各画素１０からの信号の読み出しを行う前に、ｎ＋１行目の各画素１０において、電流源１９による電流の供給が開始される。時刻ｔ４では、信号ＳＥＬ＿Ｓｎがハイレベルになることで、ｎ行目の各画素１０の光電変換信号が、増幅部１６および第１選択スイッチ部１７により第１垂直信号線３０に出力される。第１垂直信号線３０に付加される容量は、光電変換信号を蓄積（記憶）する。また、時刻ｔ３から時刻ｔ５までの間では、第２垂直信号線３１に記憶されたｎ行目の各画素１０からのノイズ信号が、カラム回路９０に出力されてデジタル信号に変換される。
【００４６】
時刻ｔ５では、信号ＲＳＴｎ＋１がハイレベルになることで、ｎ＋１行目の各画素１０において、フローティングディフュージョン１５の電位がリセット電位になる。また、時刻ｔ６では、信号ＳＥＬ＿Ｄｎ＋１がハイレベルになることで、ｎ＋１行目の各画素１０のノイズ信号が、増幅部１６および第２選択スイッチ部１８により第２垂直信号線３１に出力される。第２垂直信号線３１に付加される容量は、ノイズ信号を蓄積（記憶）する。また、時刻ｔ５から時刻ｔ７までの間では、第１垂直信号線３０に記憶されたｎ行目の各画素１０からの光電変換信号が、カラム回路９０に出力されてデジタル信号に変換される。
【００４７】
時刻ｔ７では、信号ＴＸｎ＋１がハイレベルになることで、ｎ＋１行目の各画素１０において、光電変換部１２で光電変換された電荷が、フローティングディフュージョン１５に転送される。また、時刻ｔ７では、信号ＶＢｎがローレベルになることで、ｎ行目の各画素１０では、電流源１９による増幅部１６への電流の供給が終了する。すなわち、時刻ｔ５で信号ＳＥＬ＿Ｓｎがローレベルとなりｎ行目の各画素１０からの信号の読み出しが終了してから所定時間後（例えば、１水平期間の半分の時間後）に、ｎ行目の各画素１０の電流源１９による電流の供給が終了する。また、時刻ｔ７では、信号ＶＢｎ＋２がハイレベルとなることで、ｎ＋２行目の各画素１０では、電流源１９による増幅部１６への電流の供給が開始される。ｎ＋２行目の各画素１０からの信号の読み出しを行う前に、ｎ＋２行目の各画素１０において、電流源１９による電流の供給が開始される。
【００４８】
時刻ｔ８では、信号ＳＥＬ＿Ｓｎ＋１がハイレベルになることで、ｎ＋１行目の各画素１０の光電変換信号が、増幅部１６および第１選択スイッチ部１７により第１垂直信号線３０に出力される。第１垂直信号線３０に付加される容量は、光電変換信号を蓄積（記憶）する。また、時刻ｔ７から時刻ｔ９までの間では、第２垂直信号線３１に記憶されたｎ＋１行目の各画素１０からのノイズ信号が、カラム回路９０に出力されてデジタル信号に変換される。
【００４９】
時刻ｔ９では、信号ＲＳＴｎ＋２がハイレベルになることで、ｎ＋２行目の各画素１０において、フローティングディフュージョン１５の電位がリセット電位になる。また、時刻ｔ１０では、信号ＳＥＬ＿Ｄｎ＋２がハイレベルになることで、ｎ＋２行目の各画素１０のノイズ信号が、増幅部１６および第２選択スイッチ部１８により第２垂直信号線３１に出力される。第２垂直信号線３１に付加される容量は、ノイズ信号を蓄積（記憶）する。また、時刻ｔ９から時刻ｔ１１までの間では、第１垂直信号線３０に記憶されたｎ＋１行目の各画素１０からの光電変換信号が、カラム回路９０に出力されてデジタル信号に変換される。
【００５０】
時刻ｔ１１では、信号ＴＸｎ＋２がハイレベルになることで、ｎ＋２行目の各画素１０において、光電変換部１２で光電変換された電荷が、フローティングディフュージョン１５に転送される。また、時刻ｔ１１では、信号ＶＢｎ＋１がローレベルになることで、ｎ＋１行目の各画素１０では、電流源１９による増幅部１６への電流の供給が停止される。すなわち、ｎ＋１行目の各画素１０からの信号の読み出しが終了してから所定時間後に、電流源１９による電流の供給が停止される。また、時刻ｔ１１では、信号ＶＢｎ＋３がハイレベルとなることで、ｎ＋３行目の各画素１０（不図示）では、電流源１９による増幅部１６への電流の供給が開始される。
【００５１】
時刻ｔ１２では、信号ＳＥＬ＿Ｓｎ＋２がハイレベルになることで、ｎ＋２行目の各画素１０の光電変換信号が、増幅部１６および第１選択スイッチ部１７により第１垂直信号線３０に出力される。第１垂直信号線３０に付加される容量は、光電変換信号を蓄積（記憶）する。また、時刻ｔ１１から時刻ｔ１３までの間では、第２垂直信号線３１に記憶されたｎ＋２行目の各画素１０からのノイズ信号が、カラム回路９０に出力されてデジタル信号に変換される。時刻ｔ１３から時刻ｔ１４までの間では、第１垂直信号線３０に記憶されたｎ＋２行目の各画素１０からの光電変換信号が、カラム回路９０に出力されてデジタル信号に変換される。
【００５２】
第１の実施の形態では、画素１０から読み出された光電変換信号と第１垂直信号線３０に蓄積される光電変換信号との誤差を抑制するためには、第１選択スイッチ部１７および第１スイッチ部７０を同時にオフさせる。また、画素１０から読み出されたノイズ信号と第２垂直信号線３１に蓄積されるノイズ信号との誤差を抑制するためには、第２選択スイッチ部１８および第２スイッチ部８０を同時にオフさせる。これに対し、第２の実施の形態では、画素１０内に電流源１９を設けることで、第１垂直信号線３０および第２垂直信号線３１への信号の読み出しおよび蓄積のタイミングは、それぞれ第１選択スイッチ部１７、第２選択スイッチ部１８のオンオフのみにより制御される。このため、第１の実施の形態と比較して、画素１０からの信号の読み出しおよび蓄積の際のタイミング制御を容易に行うことができる。これにより、第１垂直信号線３０および第２垂直信号線３１に記憶される信号に誤差が生じることを抑制することができる。
【００５３】
また、本実施の形態では、ある行の画素１０から信号を読み出している間に、他の行の画素１０の電流源１９による電流の供給を開始させる。また、画素１０からの信号の読み出しが終了してから所定時間後に、その画素１０の電流源１９による電流の供給を終了させる。これにより、例えば時刻ｔ３〜時刻ｔ７の期間ではｎ行目およびｎ＋１行目の各画素１０の電流源１９が電流の供給を行い、時刻ｔ７〜時刻ｔ１１の期間ではｎ＋１行目およびｎ＋２行目の各画素１０の電流源１９が電流の供給を行う。このため、電流源１９の静定時間を確保することができる。また、各期間において、それぞれ２行分の各画素１０の電流源１９のみが電流の供給を行うため、消費電流を低減させることができる。さらに、各画素１０からの読み出し期間において、それぞれ２行分の各画素１０の電流源１９のみを駆動させることにより、グランド配線に流れる電流を一定の電流とすることができる。このため、グランド配線の電位の変動を抑制することができ、画素１０の信号にノイズが混入することを抑制することができる。
【００５４】
図９は、第２の実施の形態に係る撮像素子の垂直スキャナ回路４０の構成例を示す図である。垂直スキャナ回路４０は、アドレスデコーダ４１と、パルス生成部４２と、合成回路４３と、インバータ回路４４と、トランジスタＭ１１、１２、１３とを有し、各々が画素１０の行毎に設けられている。
【００５５】
アドレスデコーダ４１は、アドレスバス５１からの信号をデコードしてアドレス信号を生成し、パルス生成部４２および合成回路４３に出力する。パルス生成部４２は、アドレスデコーダ４１からの信号および制御パルスバス５２からの信号を用いて、画素１０の動作を制御するための信号（例えば信号ＴＸｎ等）を生成し、画素１０に出力する。合成回路４３は、アドレスデコーダ４１からの信号および電流源制御バス５３からの信号を用いて、トランジスタＭ１１のオンオフを制御する信号Ｖｓｗを生成して、トランジスタＭ１１およびインバータ回路４４に出力する。
【００５６】
インバータ回路４４は、信号Ｖｓｗが入力され、信号Ｖｓｗの反転信号となる信号Ｖｓｗｂを出力する。トランジスタＭ１１は、電流線１または電流線２（以下、総称して電流線と記す）とトランジスタＭ１３との間の電気的な接続状態を切り替えるスイッチとして機能する。信号Ｖｓｗがハイレベル、信号Ｖｓｗｂがローレベルになることで、トランジスタＭ１１がオン、トランジスタＭ１２がオフとなり、トランジスタＭ１３は、電流線からの基準電流に基づく電圧レベルの信号ＶＢを生成して各画素１０に供給する。トランジスタＭ１３は、各画素１０の電流源１９に基準電流に基づく電圧を供給する電圧供給部として機能する。トランジスタＭ１３のゲート幅は、例えば電流源１９を構成するトランジスタＭ６のゲート幅のＮ倍となっており、電流源１９は、トランジスタＭ６のゲート幅に対するトランジスタＭ１３のゲート幅の比に応じた電流を生成する。
【００５７】
図１０（ａ）は、第２の実施の形態に係る撮像素子の合成回路４３の構成例を示す図である。合成回路４３は、ＡＮＤ回路４０１〜４０４およびＯＲ回路４０５を含む論理回路により構成される。ＡＮＤ回路４０１〜４０４には、アドレスデコーダ４１からのアドレス信号、および電流源制御バス５３からの信号が入力される。図１０中の信号ｎ−１、ｎ、ｎ＋１は、アドレスデコーダ４１からのアドレス信号であり、信号ａ、ｂは、電流源制御バス５３からの信号である。
【００５８】
図１０（ｂ）は、第２の実施の形態に係る撮像素子の合成回路４３の動作例を示すタイミングチャートである。時刻ｔ４０〜時刻ｔ４２では、アドレス信号ｎ−１がハイレベルとなり、ｎ−１行目の各画素１０からの信号の読み出しが行われる。時刻ｔ４２〜時刻ｔ４４では、アドレス信号ｎがハイレベルとなり、ｎ行目の各画素１０からの信号の読み出しが行われる。時刻ｔ４４〜時刻ｔ４６では、アドレス信号ｎ＋１がハイレベルとなり、ｎ＋１行目の各画素１０からの信号の読み出しが行われる。時刻ｔ４０〜時刻ｔ４２、時刻ｔ４２〜時刻ｔ４４、時刻ｔ４４〜時刻ｔ４６は、それぞれ１水平期間となる。
【００５９】
時刻ｔ４０から時刻ｔ４１の期間では、アドレス信号ｎ−１がハイレベル、信号ａがハイレベル、信号ｂがローレベルになり、合成回路４３は、論理回路による信号の合成を行って、ローレベルの信号Ｖｓｗを出力する。時刻ｔ４１から時刻ｔ４２の期間では、アドレス信号ｎ−１がハイレベル、信号ａがローレベル、信号ｂがハイレベルになり、合成回路４３は、ハイレベルの信号Ｖｓｗを出力する。時刻ｔ４２から時刻ｔ４３の期間では、アドレス信号ｎがハイレベル、信号ａがハイレベル、信号ｂがローレベルになり、合成回路４３は、ハイレベルの信号Ｖｓｗを出力する。
【００６０】
時刻ｔ４３から時刻ｔ４４の期間では、アドレス信号ｎがハイレベル、信号ａがローレベル、信号ｂがハイレベルになり、合成回路４３は、ハイレベルの信号Ｖｓｗを出力する。時刻ｔ４４から時刻ｔ４５の期間では、アドレス信号ｎ＋１がハイレベル、信号ａがハイレベル、信号ｂがローレベルになり、合成回路４３は、ハイレベルの信号Ｖｓｗを出力する。時刻ｔ４５から時刻ｔ４６の期間では、アドレス信号ｎ＋１がハイレベル、信号ａがローレベル、信号ｂがハイレベルになると、合成回路４３は、ローレベルの信号Ｖｓｗを出力する。
【００６１】
合成回路４３は、生成した信号Ｖｓｗを、図９に示すトランジスタＭ１１およびインバータ回路４４に出力する。トランジスタＭ１１は信号Ｖｓｗがハイレベルになるとオンして、トランジスタＭ１３は電流線からの基準電流に基づく電圧レベルの信号ＶＢを生成して各画素１０の電流源１９に出力する。電流源１９は、信号ＶＢの電圧レベルに応じて電流の供給を開始する。また、信号Ｖｓｗがローレベルになると、トランジスタＭ１１はオフとなる。信号Ｖｓｗがローレベルになると、信号Ｖｓｗｂがハイレベルになり、トランジスタＭ１２がオンとなる。この場合、信号ＶＢの信号レベルは、接地電位となる。
【００６２】
このように、アドレス信号ｎがハイレベルとなる前、ｎ−１行目の画素１０から信号を読み出している間に、信号Ｖｓｗはハイレベルとなる。このため、ｎ行目の画素１０からの信号の読み出しを開始する前に、電流源１９による電流の供給を開始させることができる。また、アドレス信号ｎがローレベルとなってから所定時間後、すなわちｎ行目の画素１０からの信号の読み出しが終了してから所定時間後に、信号Ｖｓｗはローレベルとなる。このため、ｎ行目の画素１０からの信号の読み出しが終了してから所定時間後に、電流源１９による電流の供給を終了させることができる。
【００６３】
上述した実施の形態によれば、第１の実施の形態と同様の作用効果に加えて、次の作用効果が得られる。
（１４）読み出し部２０に電流を供給する電流源１９が画素１０毎に設けられる。このようにしたので、画素１０からの信号の読み出しおよび蓄積の際のタイミング制御を容易に行うことができる。また、第１垂直信号線３０および第２垂直信号線３１に記憶される信号に誤差が生じることを抑制することができる。
（１５）複数の画素１０は、第１画素と第１画素の次に読み出し対象となる第２画素とを含み、第２画素に設けられた電流源１９は、第１画素から電荷により生成された信号を読み出している間に、第２画素の読み出し部２０への電流の供給を開始する。このようにしたので、電流源１９の静定時間を確保することができる。また、消費電流を低減させることができる。
（１６）基準電流に基づく電圧を生成し、生成した電圧を電流源１９に供給する電圧供給部（トランジスタＭ１３）が複数の画素毎に設けられる。このようにしたので、電流源１９による読み出し部２０への電流の供給を画素１０の行毎に制御することができる。
【００６４】
（第３の実施の形態）
第３の実施の形態に係る撮像素子では、主に、第２の実施の形態の電流源１９に加えて画素１０ごとに第３スイッチ部２１を設ける点で、第２の実施の形態と異なる。なお、図中、第１および第２の実施の形態と同一もしくは相当部分には、同一の参照番号を付し、相違点を主に説明する。
【００６５】
図１１は、第３の実施の形態に係る画素１０の構成を示す回路図である。第３の実施の形態では、画素１０の読み出し部２０は、第３スイッチ部２１を含んで構成される。第３スイッチ部２１は、信号ＳＨにより制御され、電流源１９と増幅部１６との間の電気的な接続状態を切り替える。本実施の形態では、全画素１０の読み出し期間に渡って常に所定の電圧レベルの信号ＶＢが電流源１９に供給され、電流源１９は、電流の供給が可能な状態とされる。このため、第３スイッチ部２１のオンオフ制御により電流源１９による増幅部１６への電流の供給を開始及び停止させる。このため、電流源１９の静定時間を短縮して、電流源１９による電流の供給を開始させることができる。第３スイッチ部２１は、例えばトランジスタＭ７により構成される。
【００６６】
図１２は、第３の実施の形態に係る撮像素子３の一部の構成を示す回路図である。垂直スキャナ回路４０は、信号ＳＨｎを生成して各画素１０に供給する。各画素１０の第３スイッチ部２１は、垂直スキャナ回路４０から出力された信号ＳＨｎにより制御される。なお、ＳＨｎの末尾のｎは、画素の行番号を示している。
【００６７】
図１３は、第３の実施の形態に係る撮像素子の垂直スキャナ回路４０の構成例を示す図である。第３の実施の形態に係る垂直スキャナ回路４０は、全画素１０の読み出し期間に渡って、常に所定のバイアス電圧となる信号ＶＢを、全画素１０の各電流源１９に供給する。また、合成回路４３は、アドレスデコーダ４１からの信号および電流源制御バス５３からの信号に基づき、信号ＳＨｎを生成して各画素１０の第３スイッチ部２１に出力する。なお、信号ＳＨｎによって第３スイッチ部２１をオンさせるタイミングは、図８に示した信号ＶＢｎによって電流源１９による電流の生成を開始させるタイミングと同様である。また、信号ＳＨｎによって第３スイッチ部２１をオフさせるタイミングは、図８に示した信号ＶＢｎによって電流源１９による電流の生成を終了させるタイミングと同様である。
【００６８】
上述した実施の形態によれば、第１および第２の実施の形態と同様の作用効果に加えて、次の作用効果が得られる。
（１７）撮像素子３は、電流源１９による電流の供給を開始及び停止する複数の第１スイッチ部（第３スイッチ部２１）を更に備える。第１スイッチ部は、画素１０毎に設けられる。このようにしたので、第３スイッチ部２１のオンオフ制御により、電流源１９による電流の供給を開始及び停止させることができる。また、本実施の形態では、電流源１９には、例えば全画素１０からの読み出し期間の間、常に所定のバイアス電圧となる信号ＶＢが供給される。このため、電流源１９の静定時間を短縮して、電流源１９による電流の供給を開始させることができる。
【００６９】
次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。
【００７０】
（変形例１）
図１４は、変形例１に係る撮像素子の断面構造の一例を示す図である。図１４に示すように、第１垂直信号線３０および第２垂直信号線３１を複数層に分けて配置するようにしてもよい。この場合、シールド線１２０ａ、１２０ｂ、１２０ｃについても、複数層に分けて配置するようにする。また、図１４に示すように、配線層２１０の配線レイアウトの対称性を確保するためのダミーの配線１３０を配置するようにしてもよい。
【００７１】
（変形例２）
上述した実施の形態では、光電変換部１２としてフォトダイオードを用いる例について説明した。しかし、光電変換部１２として光電変換膜を用いるようにしてもよい。
【００７２】
（変形例３）
上述した実施の形態では、撮像素子３は、裏面照射型の構成とする例について説明した。しかし、撮像素子３を、光が入射する入射面側に配線層２１０を設ける表面照射型の構成としてもよい。
【００７３】
（変形例４）
上述した実施の形態では、第１選択スイッチ部１７、第２選択スイッチ部１８、第１スイッチ部７０、および第２スイッチ部８０は、それぞれトランジスタで構成する例について説明したが、それぞれ光スイッチで構成するようにしてもよい。このように構成することで、第１選択スイッチ部１７、第２選択スイッチ部１８、第１スイッチ部７０、および第２スイッチ部８０を高速にオンオフ制御することができる。これにより、画素１０から読み出された光電変換信号と第１垂直信号線３０に蓄積される光電変換信号との誤差、および画素１０から読み出されたノイズ信号と第２垂直信号線３１に蓄積されるノイズ信号との誤差をそれぞれ抑制することができる。
【００７４】
上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
【００７５】
次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特許出願２０１６年第６５４９０号（２０１６年３月２９日出願）
【符号の説明】
【００７６】
３  撮像素子、１２  光電変換部、２０  読み出し部、３０  第１垂直信号線、３１  第２垂直信号線
【図１】
2020184785.tif 000003
【図２】
2020184785.tif 000004
【図３】
2020184785.tif 000005
【図４】
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【図５】
2020184785.tif 000007
【図６】
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【図７】
2020184785.tif 000009
【図８】
2020184785.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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