(57)【要約】【課題】信頼性の低下を抑制しながら、低消費電力化を図ることが可能な半導体装置を提供する。【解決手段】半導体装置は、フラッシュメモリ、薄膜ＢＯＸ−ＳＯＩに形成されたＳＲＡＭ、基板バイアス回路、第１周波数の信号とそれよりも低い第２周波数の信号を生成する第１発振回路および、システムクロックで動作するプロセッサを備える。プロセッサは、フラッシュメモリの電源をオンし、ＳＲＡＭのしきい値電圧を低くするステップＳ４＿１、Ｓ４＿２と、第１周波数の信号をシステムクロックとし、フラッシュメモリからＳＲＡＭへプログラムを転送するステップＳ４＿３、Ｓ４＿４と、フラッシュメモリの電源をオフし、第２周波数の信号をシステムクロックとし、ＳＲＡＭのしきい値電圧を高くし、ＳＲＡＭ上のプログラムを実行するステップＳ４＿５〜Ｓ４＿８とを実行する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１プログラムを格納したＲＯＭと、
薄膜ＢＯＸ−ＳＯＩ基板上に形成されたＳＲＡＭと、
前記ＳＲＡＭの基板バイアスを制御する基板バイアス回路と、
第１周波数の信号を生成する第１発振回路と、
前記第１周波数よりも低い第２周波数の信号を生成する第２発振回路と、
システムクロック信号に同期して動作するプロセッサと、
を備え、
前記プロセッサは、
前記ＲＯＭの電源をオン状態にし、前記基板バイアス回路によって、前記ＳＲＡＭのしきい値電圧を低くする第１ステップと、
前記第１周波数の信号を、前記システムクロック信号として設定し、前記ＲＯＭから前記ＳＲＡＭへ前記第１プログラムを転送する第２ステップと、
前記ＲＯＭの電源をオフ状態にし、前記第２周波数の信号を前記システムクロック信号として設定し、前記基板バイアス回路によって、前記ＳＲＡＭのしきい値電圧を高くし、前記ＳＲＡＭに転送された第１プログラムを実行する第３ステップと、
を実行する、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体装置は、さらに第３周波数の信号を生成する第３発振回路を備え、
前記プロセッサは、さらに前記第３ステップの後で、前記第３周波数の信号を前記システムクロック信号に設定する第４ステップを実行する、
半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記プロセッサは、前記第１ステップ〜前記第３ステップを、複数回繰り返し実行する、半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記プロセッサは、前記第２周波数の信号を、前記システムクロック信号として設定し、前記ＳＲＡＭに転送された前記第１プログラムを実行し、前記第３周波数の信号を、前記システムクロック信号として設定する第５ステップを実行する、
半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記プロセッサは、前記第１ステップ〜前記第３ステップの後で、少なくとも１回以上、前記第５ステップを実行する、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記プロセッサは、第５ステップを実行した後、前記第１ステップ〜前記第３ステップを、再度実行する、半導体装置。
【請求項７】
請求項４に記載の半導体装置において、
前記第１ステップ〜前記第３ステップは繰り返し実行され、
前記第５ステップも繰り返し実行され、
前記第１ステップ〜前記第３ステップの繰り返し間隔または前記第５ステップの繰り返し間隔は、同一である、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第５ステップの繰り返しの間隔は１秒であり、前記第１ステップ〜前記第３ステップの繰り返しの間隔は１秒よりも長い、半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第１プログラムは、時計の秒表示を１秒進める動作を実行させるプログラムである、半導体装置。
【請求項１０】
請求項４に記載の半導体装置において、
前記プロセッサは、前記第１ステップ〜前記第３ステップまでのステップと前記第５ステップを選択する第６ステップを実行する、半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記プロセッサは、前記第６ステップにおいて、常に前記第１ステップ〜前記第３ステップまでのステップを選択する、半導体装置。
【請求項１２】
請求項１０に記載の半導体装置において、
前記半導体装置は、さらに時間を計測するタイマを備え、
前記プロセッサは、前記第１ステップ〜前記第３ステップを実行した後で、前記タイマにゼロを設定する第７ステップを実行し、
前記プロセッサは、前記タイマにより計測された時間が所定の設定時間を超えていた場合、前記第６ステップにおいて、前記第１ステップ〜前記第３ステップを選択し、前記所定の設定時間を超えていない場合、前記第６ステップにおいて、前記第５ステップを選択する、
半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記所定の設定時間は、前記ＳＲＡＭのエラーレートをＮ（ＦＩＴ）とした場合、０．１÷Ｎ（年）以下である、半導体装置。
【請求項１４】
請求項１〜１３のいずれか１つに記載の半導体装置において、
前記第１周波数は、１（ＭＨｚ）以上である、半導体装置。
【請求項１５】
請求項２、４〜１３のいずれか１つに記載の半導体装置において、
前記第３周波数は、前記第２周波数と同じである、半導体装置。
【請求項１６】
請求項１〜１５のいずれか１つに記載の半導体装置において、
前記第２周波数は、２５６（ＫＨｚ）以下である、半導体装置。
【請求項１７】
第１プログラムが格納され、前記第１プログラムが実行されるときにオフ状態とされるＲＯＭと、
給電されている期間において、前記ＲＯＭに格納された前記第１プログラムが、繰り返し転送されるＳＲＡＭと、
前記ＳＲＡＭに転送された前記第１プログラムを、システムクロック信号に同期して実行するプロセッサと、
を備え、
前記プロセッサが、前記ＳＲＡＭに転送された前記第１プログラムを実行するときの前記システムクロック信号の周波数は、前記ＳＲＡＭに前記ＲＯＭから前記第１プログラムを転送するときのシステムクロック信号の周波数よりも低い、半導体装置。
【請求項１８】
請求項１７に記載の半導体装置において、
前記ＲＯＭから前記ＳＲＡＭへの前記第１プログラムの繰り返し転送は、周期的である、半導体装置。
【請求項１９】
請求項１７または１８に記載の半導体装置において、
給電が停止した後の再給電に応答して、前記ＲＯＭに格納されている前記第１プログラムが、前記ＳＲＡＭに転送され、前記プロセッサによって前記ＳＲＡＭに転送された前記第１プログラムが実行される、半導体装置。
【請求項２０】
請求項１７または１８に記載の半導体装置において、
前記半導体装置は、さらに前記ＳＲＡＭのしきい値電圧を制御する基板バイアス回路を備え、
前記ＳＲＡＭに前記第１プログラムを転送するときの前記ＳＲＡＭのしきい値電圧は、前記プロセッサが、前記ＳＲＡＭに転送された前記第１プログラムを実行するときの前記ＳＲＡＭのしきい値電圧よりも低くなるように、前記基板バイアス回路によって前記ＳＲＡＭのしきい値電圧が制御される、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば揮発性メモリ、不揮発性メモリおよび中央処理装置（以下、プロセッサと称する）を備えた半導体装置に関する。
【背景技術】
【０００２】
揮発性メモリであるＲＡＭと書き換え可能な不揮発性メモリを備え、消費電力の削減を図った半導体装置が、例えば特許文献１に記載されている。特許文献１の図１には、プロセッサ（２）、ＲＡＭ（８）および書き換え可能な不揮発性メモリ（７）を半導体チップに有するデータプロセッサ（１）が、記載されている。特許文献１には、パワーオンリセット中に不揮発性メモリ（７）からＲＡＭ（８）にプログラムの転送を行い、リセット解除後に、不揮発性メモリ（７）の動作を停止した状態で、プロセッサ（２）がＲＡＭ（８）に転送されたプログラムを実行する低消費電力モードへ遷移することが示されている。リセット中にプログラムの転送が行われるため、プログラムに依存せずに、データプロセッサ（１）に固有の機能としてオンチップの不揮発性メモリ（７）による電力消費を削減して、データプロセッサ（１）全体としての低消費電力を実現することが記載されている。なお、（）内の符号は、特許文献１で用いられている符号に対応している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−７０８５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
不揮発性メモリ（以下、ＲＯＭと称する）およびプロセッサを備えた半導体装置においては、ＲＯＭに予めプログラムを格納しておき、プロセッサがＲＯＭに格納されているプログラムを読み出し、実行することが考えられる。ＲＯＭとして、例えばフラッシュ（Ｆｌａｓｈ）メモリのような書き換え可能な不揮発性メモリを用い、例えば３２ＫＨｚのような低速動作でプログラムを実行した場合、フラッシュメモリを流れる直流（ＤＣ）リーク電流が、低消費電力化を阻害し、例えば顧客の要求を満たせないことがある。
【０００５】
特許文献１に記載されているように、ＲＡＭにプログラムを転送し、フラッシュメモリの動作を停止させ、ＲＡＭからプログラムを読み出して、実行すれば、フラッシュメモリを流れるＤＣリーク電流を低減して、低消費電力化を図ることが可能である。しかしながら、例えばソフトエラーやノイズ等により、ＲＡＭに格納されたプログラムが変更されることが危惧される。具体的に述べると、ソフトエラーやノイズ等にとり、ＲＡＭにおけるビット値が反転し、ビット化けによりプログラムが変更されてしまうことが危惧される。
【０００６】
すなわち、特許文献１によれば、消費電力を低減することは可能であるが、信頼性が犠牲となると言う課題がある。また、特許文献１では、その図６に示されているように、２回目以降の低消費電力モードでは、最初のパワーオンリセットの際に、ＲＡＭに格納されているプログラムが、再度実行されている。そのため、特許文献１では、信頼性に関する課題は認識されていない。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態に係わる半導体装置を述べると、次のとおりである。
【０００９】
すなわち、半導体装置は、第１プログラムを格納したＲＯＭと、薄膜ＢＯＸ−ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成されたスタテック型メモリ（以下、ＳＲＡＭと称する）と、ＳＲＡＭの基板バイアス電圧を制御する基板バイアス回路と、第１周波数の信号を生成する第１発振回路と、第１周波数よりも低い第２周波数の信号を生成する第２発振回路と、システムクロック信号に同期して動作するプロセッサとを備える。上記したプロセッサは、ＲＯＭの電源をオン状態にし、基板バイアス回路によって、ＳＲＡＭのしきい値電圧を低くする第１ステップと、第１周波数の信号をシステムクロック信号として設定し、ＲＯＭからＳＲＡＭへ第１プログラムを転送する第２ステップと、ＲＯＭの電源をオフ状態にし、第２周波数の信号をシステムクロック信号として設定し、基板バイアス回路によって、ＳＲＡＭのしきい値電圧を高くし、ＳＲＡＭに転送された第１プログラムを実行する第３ステップとを実行する。
【００１０】
また、一実施の形態においては、上記した第１ステップ〜第３ステップが、複数回繰り返し実行される。
【発明の効果】
【００１１】
一実施の形態によれば、信頼性の低下を抑制しながら、低消費電力化を図ることが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係わる半導体装置の構成を示すブロック図である。
【図２】実施の形態１に係わる半導体装置の構造を示す模式的な断面図である。
【図３】実施の形態１に係わる半導体装置の動作を示すフローチャート図である。
【図４】実施の形態１に係わるＲＯＭとＳＲＡＭの動作電流と動作周波数との関係を示す図である。
【図５】実施の形態２に係わる半導体装置の動作を示すフローチャート図である。
【図６】実施の形態１および２に係わる半導体装置と比較例との比較結果を示す図である。
【図７】（Ａ）および（Ｂ）は、実施の形態１に係わる半導体装置と比較例１の平均電流を示す図である。
【図８】実施の形態１および２に係わる半導体装置と比較例１の平均電流の変化を示す図である。
【図９】実施の形態３に係わる半導体装置の要部の構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまでも一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
【００１４】
また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１５】
（実施の形態１）
＜半導体装置の構成＞
図１は、実施の形態１に係わる半導体装置の構成を示すブロック図である。特に制限されないが、図１に示す半導体装置１は、腕時計用のマイクロコントローラーである。ここでは、半導体装置１が、１つの半導体チップによって構成されている場合を説明する。同図では、一点鎖線で囲まれた領域に描かれている複数の回路ブロック等が、１つの半導体チップに形成されている。勿論、半導体装置１は、複数の半導体チップを組み合わせることによって構成してもよい。例えば、半導体装置１は、２つの半導体チップ（第１および第２の半導体チップ）によって構成してもよい。この場合、第１の半導体チップは、後で説明するプロセッサとＳＲＡＭとを備え、第２の半導体チップは、後で説明するフラッシュメモリを備えるようにしてもよい。さらに、半導体装置１は、３つの半導体チップ、すなわちプロセッサ用の半導体チップ、ＳＲＡＭ用の半導体チップおよびフラッシュメモリ用の半導体チップによって構成してもよい。
【００１６】
半導体装置１は複数の端子を備えているが、同図には、４つの端子Ｔ１〜Ｔ４が例示されている。端子Ｔ１には、外部水晶発振回路１７が接続され、端子Ｔ２には、半導体装置１を動作させるための電池１８が接続されている。また、端子Ｔ３には、図示しないが釦等から外部命令が供給される。端子Ｔ４には、腕時計の針を動かすための運針用モーター６０が接続されている。端子Ｔ４から出力される駆動信号５５によって運針用モーター６０は、例えば１秒ごとに動作し、腕時計の針表示を１秒進めるような運針動作が実行される。なお、同図において、Ｖｓは接地電圧を示している。半導体装置１は、図示しないが接地電圧Ｖｓが給電される端子も備えている。
【００１７】
半導体装置１は、種々の回路ブロックを備えているが、図１には、説明に必要な回路ブロックのみが描かれている。図１において、２はプロセッサを示し、３は揮発性メモリであるＳＲＡＭを示し、４は書き換え可能なＲＯＭであるフラッシュメモリを示している。また、１１はレジスタ群を示し、１２は割り込みコントローラを示し、１６はモータードライバを示している。上記したプロセッサ２、ＳＲＡＭ３、フラッシュメモリ４、レジスタ群１１、割り込みコントローラ１２およびモータードライバ１６は、バス２０によって相互に接続されている。
【００１８】
プロセッサ２は、バス２０を介して、バス２０に接続されているＳＲＡＭ３、フラッシュメモリ４、レジスタ群１１、割り込みコントローラ１２およびモータードライバ１６にアクセスする。フラッシュメモリ４には、予め複数のプログラムが格納されており、プロセッサ２は、フラッシュメモリ４に格納されているプログラムを読み出して、読み出したプログラムに従った動作を行う。また、後で詳しく説明するが、プロセッサ２は、フラッシュメモリ４から第１プログラムを読み出し、ＳＲＡＭ３に転送し、ＳＲＡＭ３に転送された第１プログラムを、ＳＲＡＭ３から読み出して、実行する。この第１プログラムを実行されることにより、モータードライバ１６が制御され、モータードライバ１６は、駆動信号５５を出力し、運針用モーター６０を動作させる。
【００１９】
同図において、５は電圧レギュレータを示し、６は基板バイアス回路を示している。電圧レギュレータ５には、端子Ｔ２を介して電池１８から電源電圧が給電される。電圧レギュレータ５は、給電された電源電圧から複数の動作電圧を発生し、電圧配線を介して、種々の回路ブロックに給電する。同図には３つの電圧配線３０〜３２が例示されている。電圧配線３０は、フラッシュメモリ４を動作させる動作電圧を給電する電圧配線であり、電圧配線３１は、プロセッサ２およびＳＲＡＭ３を動作させる動作電圧を給電する電圧配線である。また、電圧配線３２は、基板バイアス回路６を動作させる動作電圧を給電する電圧配線である。
【００２０】
特に制限されないが、実施の形態１においては、プロセッサ２およびＳＲＡＭ３は、ＳＯＴＢ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｔｈｉｎ−Ｂｏｘ）技術により形成された薄膜ＢＯＸを備えたＳＯＩ基板上（薄膜ＢＯＸ−ＳＯＩ基板上）に形成されている。ＳＯＴＢ技術により形成された薄膜ＢＯＸの領域が、図１では破線で囲まれた領域ＳＯＴＢである。基板バイアス回路６は、電圧配線３２を介して給電された動作電圧に基づいた基板バイアス電圧４０を、薄膜ＢＯＸの基板領域に供給して、この基板領域内に形成されているＭＯＳトランジスタのしきい値電圧を制御する。すなわち、プロセッサ２を構成する複数のＭＯＳトランジスタのしきい値電圧が、基板バイアス回路６によって制御され、ＳＲＡＭ３を構成する複数のＭＯＳトランジスタのしきい値電圧も、基板バイアス回路６によって制御されることになる。以降、説明を容易にするために、プロセッサ２を構成する複数のＭＯＳトランジスタのしきい値電圧を、プロセッサ２のしきい値電圧とも称する。同様に、ＳＲＡＭ３を構成する複数のＭＯＳトランジスタのしきい値電圧を、ＳＲＡＭ３のしきい値電圧とも称する。
【００２１】
基板バイアス回路６は、プロセッサ２からの基板バイアス制御信号５０に従った基板バイアス電圧４０を出力する。従って、プロセッサ２およびＳＲＡＭ２のしきい値電圧は、プロセッサ２からの基板バイアス制御信号５０に従って変わることになる。
【００２２】
電圧配線３０とフラッシュメモリ４との間には、プロセッサ２からのＲＯＭ電源制御信号５１によって制御される電源スイッチ１９が接続されている。ＲＯＭ電源制御信号５１によって、電源スイッチ１９がオン状態にされると、フラッシュメモリ４には、電圧配線３０および電源スイッチ１９を介して動作電圧が給電される。動作電圧が給電されることにより、フラッシュメモリ４を構成する回路、例えば書き込み用の高電圧を発生する昇圧回路や発振回路等が動作を開始する。これに対して、ＲＯＭ電源制御信号５１によって、電源スイッチ１９がオフ状態にされると、フラッシュメモリ４には動作電圧が給電されないため、昇圧回路や発振回路等は動作を開始しない。動作電圧が給電されないため、フラッシュメモリ４において、ＤＣリーク電流が発生するのを防ぐことが可能であり、また昇圧回路や発振回路等も動作しないため、フラッシュメモリ４での消費電力を低減することが可能である。
【００２３】
特に制限されないが、実施の形態１に係わる半導体装置１は、３つの発振回路８〜１０を備えている。３つの発振回路８〜１０のうち、第１発振回路８は２ＭＨｚの発振信号（第１発振信号）８Ｃを形成し、第２発振回路９は３２．７６８ＫＨｚの発振信号（第２発振信号）９Ｃを形成し、第３発振回路１０は３２ＫＨｚの発振信号（第３発振信号）１０Ｃを形成する。ここで、第２発振回路９は、端子Ｔ１を介して外部の水晶発振回路１７に接続されている。水晶発振回路１７によって形成された高精度の発振信号が、第２発振回路９に供給され、第２発振回路９は、時計用の高精度の発振信号９Ｃを形成する。
【００２４】
第３発振回路１０は、スタンバイ時等において用いられるシステム用の低速発振回路である。第３発振回路１０は、形成する発振信号１０Ｃの周波数が、３２ＫＨｚ程度になるように製造されるが、製造時のバラツキ等で、数％程度の周波数のバラツキが発生する。また、第１発振回路８は、高速動作時等において用いられるシステム用の高速発振回路である。この第１発振回路８も、形成する発振信号の周波数が、２ＭＨｚ程度になるように製造されるが、製造時のバラツキ等により、発振信号８Ｃの周波数にはバラツキが発生する。例示したように、第１発振信号８Ｃの周波数は、第２発振信号９Ｃおよび第３発振信号１０Ｃの周波数よりも高い、また第２発振信号９Ｃの周波数は、第３発振信号１０Ｃよりも高い。しかしながら、第２発振信号９Ｃの周波数と第３発振信号１０Ｃの周波数は同じであってもよいし、第３発振信号１０Ｃの周波数が、第２発振信号９Ｃよりも高くてもよい。
【００２５】
第１発振信号８Ｃ、第２発振信号９Ｃおよび第３発振信号１０Ｃは、セレクタ７に供給される。セレクタ７は、プロセッサ２からのシステムクロック選択信号５２に従って、供給されている第１〜第３発振信号８Ｃ〜１０Ｃから発振信号を選択して、選択した発振信号をシステムクロック信号５３として出力する。システムクロック信号５３は、種々の回路ブロックに供給されるが、同図では、プロセッサ２に供給されるシステムクロック信号５３＿Ｃと、他の回路ブロックに供給されるシステムクロック信号５３＿Ｏが例示されている。
【００２６】
プロセッサ２は、供給されているシステムクロック信号５３＿Ｃに同期して動作する。プロセッサ２は、プログラムを実行することによって、上記した基板バイアス制御信号５０、ＲＯＭ電源制御信号５１およびシステムクロック選択信号５２を生成する。従って、プログラムよって、プロセッサ２およびＳＲＡＭ３のしきい値電圧を変更し、フラッシュメモリ４のオン状態／オフ状態を制御し、自らの動作速度を変更することが可能である。
【００２７】
図１において、１３は第１タイマを示し、１４は第２タイマを示し、１５は入出力ポートを示している。上記したレジスタ群１１には、第１タイマ１３および第２タイマ１４に対応した第１レジスタ１１＿１および第２レジスタ１１＿２を備えている。第１レジスタ１１＿１には、第１タイマ１３によって計測される時間情報が設定され、第２レジスタ１１＿２には、第２タイマ１４によって計測される時間情報が設定される。第１タイマ１３および第２タイマ１４は、それぞれ計測した時間が、第１レジスタ１１＿１および第２レジスタ１１＿２に設定された時間を超えると、割り込み要求信号５４＿Ｔ１および割り込み要求信号５４＿Ｔ２を発生する。また、端子Ｔ３を介して外部命令が、入出力ポート１５に供給されると、入出力ポート１５は、割り込み要求信号５４＿ＩＯを発生する。
【００２８】
割り込みコントローラ１２は、割り込み要求信号５４＿Ｔ１、５４＿Ｔ２および５４＿ＩＯが供給されると、プロセッサ２に通知する。プロセッサ２は、通知された割り込み要求信号に対応したプログラムを実行する。
【００２９】
第１レジスタ１１＿１には、例えば１秒に相当する時間情報が設定される。これにより、第１タイマ１３は、１秒を計測するたびに、割り込み要求信号５４＿Ｔ１を発生する。この割り込み要求信号５４＿Ｔ１が、割り込みコントローラ１２に供給されると、割り込みコントローラ１２からプロセッサ２に対して、割り込み要求信号５４＿Ｔ１の発生が通知され、プロセッサ２は、割り込み要求信号５４＿Ｔ１に対応するプログラムを実行する。このプログラムを実行することにより、プロセッサ２は、モータードライバ１６が駆動信号５５を出力するように、モータードライバ１６を制御する。
【００３０】
第２タイマ１４、第２レジスタ１１＿２および入出力ポート１５の機能については、後で説明するため、これ以上、説明しない。
【００３１】
なお、ここでは、運針用モーター６０とそれを駆動するモータードライバ１６を有する例を説明しているが、勿論、時計表示としては、液晶でもよい。この場合は、モータードライバ１６の代わりに、液晶ドライバが使用され、運針用モーター６０の代わりに外付けの液晶装置が使用される。
【００３２】
＜半導体装置の構造＞
図２は、実施の形態１に係わる半導体装置の構造を示す模式的な断面図である。同図には、半導体装置１を構成する半導体チップの断面が示されている。図２において、ＳＯＴＢで示されている部分は、ＳＯＴＢ技術により形成された薄膜ＢＯＸの領域を示し、ＢＬＫはバルクの領域を示している。
【００３３】
薄膜ＢＯＸ領域ＳＯＴＢおよびバルク領域ＢＬＫのそれぞれに領域に、複数のＰチャンネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称する）および複数のＮチャンネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称する）が形成されているが、同図には、それぞれの領域に形成された２つのＰＭＯＳトランジスタと２つのＮＭＯＳトランジスタとが例示されている。すなわち、同図には、薄膜ＢＯＸ領域ＳＯＴＢに形成されたＰＭＯＳトランジスタ１１０ＰＳ、１１１ＰＳおよびＮＭＯＳトランジスタ１１０ＮＳ、１１１ＮＳが例示されている。また、同図には、バルク領域ＢＬＫに形成されたＰＭＯＳトランジスタ１１０ＰＢ、１１１ＰＢおよびＮＭＯＳトランジスタ１１０ＮＢ、１１１ＮＢが例示されている。
【００３４】
ＰＭＯＳトランジスタ１１０ＰＳおよびＮＭＯＳトランジスタ１１０ＮＳは、薄膜ＢＯＸ領域ＳＯＴＢ内に形成されているプロセッサ２（図１）またはＳＲＡＭ３（図１）を構成するＭＯＳトランジスタである。例えばＰＭＯＳトランジスタ１１０ＰＳおよびＮＭＯＳトランジスタ１１０ＮＳによって、インバータ回路が構成される。このインバータ回路によって、ＳＲＡＭ３を構成するメモリセルが構成される。あるいは、ＰＭＯＳトランジスタ１１０ＰＳおよびＮＭＯＳトランジスタ１１０ＮＳによって、プロセッサ２を構成する低電圧のロジック回路が構成される。
【００３５】
一方、ＰＭＯＳトランジスタ１１１ＰＳおよびＮＭＯＳトランジスタ１１１ＮＳは、漠膜ＢＯＸ領域ＳＯＴＢ内に形成されているレベルシフト回路を構成するのに用いられている。後で具体的な構造は説明するが、ＰＭＯＳトランジスタ１１０ＰＳおよびＮＭＯＳトランジスタ１１０ＮＳの基板領域には、基板バイアス回路６（図１）から基板バイアス電圧４０（図１）が供給される。これに対して、同じ薄膜ＢＯＸ領域ＳＯＴＢ内に形成されているＰＭＯＳトランジスタ１１１ＰＳおよびＮＭＯＳトランジスタ１１１ＮＳの基板領域には、基板バイアス回路６から基板バイアス電圧４０が供給されない。これにより、プロセッサ２およびＳＲＡＭ３のしきい値電圧は、基板バイアス回路６によって変更することが可能となっているが、レベルシフト回路のしきい値電圧は、基板バイアス回路６によって変更されず、一定となっている。例えば、レベルシフト回路は、薄膜ＢＯＸ領域ＳＯＴＢ内のプロセッサ２またはＳＲＡＭ３と、バルク領域ＢＬＫに形成されている回路ブロックとの間で信号を伝達するのに用いられる。
【００３６】
バルク領域ＢＬＫに形成されているＰＭＯＳトランジスタ１１０ＰＢおよびＮＭＯＳトランジスタ１１０ＮＢは、ＥＳＤ保護素子またはレベルシフト回路を構成するのに用いられている。また、バルク領域ＢＬＫに形成されているＰＭＯＳトランジスタ１１１ＰＢおよびＮＭＯＳトランジスタ１１１ＮＢは、例えばアナログ回路を構成するのに用いられている。図１に示したように、基板バイアス回路６からの基板バイアス電圧４０は、半導体チップにおいて、薄膜ＢＯＸ領域ＳＯＴＢに供給され、バルク領域ＢＬＫには供給されていない。すなわち、バルク領域ＢＬＫに形成されたＰＭＯＳトランジスタ１１０ＰＢ、１１１ＰＢおよびＮＭＯＳトランジスタ１１０ＮＢ、１１１ＮＢの基板領域には、基板バイアス回路６からの基板バイアス電圧４０が供給されていない。
【００３７】
次に、半導体チップにおけるＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの構造を説明する。特に制限されないが、実施の形態１では、基板としてＰ型半導体基板７０が用いられている。
【００３８】
図２において、７１Ｓおよび７１Ｂは、半導体基板７０に形成された深いＮ型ウェル領域を示し、７２Ｓおよび７２Ｂは、Ｎ型ウェル領域７１Ｓおよび７１Ｂ内に形成されたＰ型ウェル領域を示している。また、７３Ｓおよび７３Ｂは、上記したＮ型ウェル領域７１Ｓおよび７１Ｂよりも浅く、半導体基板７０に形成されたＮ型ウェル領域を示している。
【００３９】
ＰＭＯＳトランジスタ１１０ＰＳは、Ｐ型ソース領域７５と、Ｐ型ドレイン領域７６と、ゲート電極７７とを備えている。Ｐ型ソース領域７５およびＰ型ドレイン領域７６は、薄い絶縁膜７４Ｓを介してＮ型ウェル領域７１Ｓの主面に形成され、平面視で見たとき、Ｐ型ソース領域７５とＰ型ドレイン領域７７との間に薄いシリコン膜ＳＲが形成されている。ゲート電極７７は、Ｐ型ソース領域７５とＰ型ドレイン領域７７との間に形成されている薄いシリコン膜ＳＲ上にゲート絶縁膜（図示しない）を介して形成されている。Ｐ型ソース領域に対して、所定の電圧がゲート電極７７に供給されることにより、薄いシリコン膜ＳＲにチャンネルが形成される。ＰＭＯＳトランジスタ１１０ＰＳの基板領域は、Ｎ型ウェル領域７１Ｓによって構成されている。Ｎ型ウェル領域７１Ｓは、電極８１に接続されており、基板バイアス回路６からの基板バイアス電圧４０が、電極８１に供給される。
【００４０】
ＮＭＯＳトランジスタ１１０ＮＳは、Ｎ型ソース領域７８と、Ｎ型ドレイン領域７９と、ゲート電極８０とを備えている。Ｎ型ソース領域７８およびＮ型ドレイン領域７９は、薄い絶縁膜７４Ｓを介してＰ型ウェル領域７２Ｓの主面に形成され、平面視で見たとき、Ｎ型ソース領域７８とＮ型ドレイン領域７９との間に薄いシリコン膜ＳＲが形成されている。ゲート電極８０は、Ｎ型ソース領域７８とＮ型ドレイン領域７９との間に形成されている薄いシリコン膜ＳＲ上にゲート絶縁膜（図示しない）を介して形成されている。Ｎ型ソース領域に対して、所定の電圧がゲート電極８−に供給されることにより、薄いシリコン膜ＳＲにチャンネルが形成される。ＮＭＯＳトランジスタ１１０ＮＳの基板領域は、Ｐ型ウェル領域７２Ｓによって構成されている。Ｐ型ウェル領域７２Ｓは、電極８２に接続されており、基板バイアス回路６からの基板バイアス電圧４０が、電極８２に供給される。
【００４１】
説明を容易にするために、図１では、Ｎ型ウェル領域７１ＳおよびＰ型ウェル領域７２Ｓに供給される基板バイアス電圧は、共通の符号４０で表しているが、Ｎ型ウェル領域７１Ｓに供給される基板バイアス電圧と、Ｐ型ウェル領域７２Ｓに供給される基板バイアス電圧とでは、例えば極性が異なっている。
【００４２】
ＰＭＯＳトランジスタ１１１ＰＳは、ＰＭＯＳトランジスタ１１０ＰＳと同様に、Ｐ型ソース領域８１と、Ｐ型ドレイン領域８２と、ゲート電極８３とを備えている。Ｐ型ソース領域８１とＰ型ドレイン領域８２は、薄い絶縁膜７４を介して、Ｎ型ウェル領域７３Ｓの主面に形成され、ゲート電極８３は、Ｐ型ソース領域８１とＰ型ドレイン領域８２との間に形成されている薄いシリコン膜ＳＲ上にゲート絶縁膜（図示しない）を介して形成されている。ＰＭＯＳトランジスタ１１１ＰＳには、基板バイアス電圧４０が供給されないため、ＰＭＯＳトランジスタ１１１ＰＳの基板領域となるＮ型ウェル領域７３Ｓに接続された電極８７には、固定の所定の電圧が供給される。
【００４３】
ＮＭＯＳトランジスタ１１１ＮＳは、ＮＭＯＳトランジスタ１１０ＮＳと同様に、Ｎ型ソース領域８４と、Ｎ型ドレイン領域８５と、ゲート電極８６とを備えている。Ｎ型ソース領域８４とＮ型ドレイン領域８５は、薄い絶縁膜７４を介して、基板７０の主面に形成され、ゲート電極８６は、Ｎ型ソース領域８４とＮ型ドレイン領域８５との間に形成されている薄いシリコン膜ＳＲ上にゲート絶縁膜（図示しない）を介して形成されている。ＮＭＯＳトランジスタ１１１ＰＳの基板領域は、基板７０によって構成される。基板７０には、後で説明する電極９５に接続され、電極９５には、固定の所定の電圧が供給される。
【００４４】
Ｎ型ＭＯＳトランジスタ１１０ＮＢは、基板７０に形成されたＮ型ソース領域８８およびＮ型ドレイン領域８９と、ゲート絶縁膜ＧＳＯを介して基板７０に形成されたゲート電極９０とを備えている。また、Ｐ型ＭＯＳトランジスタ１１０ＰＢは、Ｎ型ウェル領域７３Ｂに形成されたＰ型ソース領域９１およびＰ型ドレイン領域９２と、ゲート絶縁膜ＧＳＯを介してＮ型ウェル領域７３Ｂに形成されたゲート電極９３とを備えている。
【００４５】
電極９５に固定の所定の電圧が供給され、基板７０の電圧が固定の所定の電圧となり、Ｎ型ＭＯＳトランジスタ１１１ＮＳおよび１１０ＮＢの基板領域の電圧は、固定の所定の電圧となる。また、電極９４に固定の所定の電圧が供給され、Ｐ型ＭＯＳトランジスタ１１０ＰＢの基板領域であるＮ型ウェル領域７３Ｂの電圧も固定の電圧となる。
【００４６】
Ｎ型ＭＯＳトランジスタ１１１ＮＢは、Ｐ型ウェル領域７２Ｂに形成されたＮ型ソース領域９６およびＮ型ドレイン領域９７と、ゲート絶縁膜ＧＳＯを介してＰ型ウェル領域７２Ｂに形成されたゲート電極９８とを備えている。また、Ｐ型ＭＯＳトランジスタ１１１ＰＢは、Ｎ型ウェル領域７１Ｂに形成されたＰ型ソース領域９９およびＰ型ドレイン領域１００と、ゲート絶縁膜ＧＳＯを介してＮ型ウェル領域７１Ｂに形成されたゲート電極１０１とを備えている。
【００４７】
Ｎ型ウェル領域７１Ｂは、電極１０３に接続され、Ｐ型ウェル領域７２Ｂは、電極１０２に接続されている。電極１０２および１０３には、固定の所定の電圧が供給され、Ｎ型ＭＯＳトランジスタ１１１ＮＢおよび１１１ＰＢの基板領域（Ｐ型ウェル領域７２ＢおよびＮ型ウェル領域７１Ｂ）の電圧は、固定の所定の電圧となる。
【００４８】
なお、同図において、７４は、各ＭＯＳトランジスタおよび電圧供給用の半導体領域間を電気的に分離するための絶縁層を示し、１０４は、各ＭＯＳトランジスタ等を覆う絶縁層を示している。また、各電極から上方に延在している部分は、電極と配線層とを接続するための配線を示している。
【００４９】
実施の形態１によれば、プロセッサ２およびＳＲＡＭ３は、絶縁膜７４Ｓによって、半導体基板７０等から分離され、シリコン膜ＳＲにチャンネルが形成されるＭＯＳトランジスタ１１０ＰＳ、１１０ＮＳによって構成されている。シリコン膜ＳＲを十分薄くすることによって、ＭＯＳトランジスタの電界効果が高まり、しきい値電圧のばらつきの原因となる不純物の添加をしなくとも、ＭＯＳトランジスタの動作が可能となる。従って、しきい値電圧のばらつきがなくなり、プロセッサ２およびＳＲＡＭ３の動作電圧を低くすることが可能である（低電圧化）。また、基板バイアス電圧４０を制御することにより、ＭＯＳトランジスタ１１０ＰＳ、１１０ＮＳのしきい値電圧を変更することが可能である。例えば、しきい値電圧を高くすることにより、ＭＯＳトランジスタのリーク電流を低減することも可能である。これにより、低消費電力化を図ることが可能である。
【００５０】
＜半導体装置の動作＞
次に、図１に示した半導体装置１の動作を説明する。図３は、実施の形態１に係わる半導体装置の動作を示すフローチャート図である。ここでは、秒針を駆動する運針動作を、プロセッサ２に実行させる運針用プログラム（以下、第１プログラムと称する）が、予めフラッシュメモリ４に格納されているものとする。
【００５１】
ステップＳ０で、動作を開始する。ステップＳ１において、プロセッサ２は、第１タイマ１３に０秒を設定し、第１タイマ１３を動作させる。ここでは、レジスタ１１＿１に１秒を示す時間情報が予め格納されているものとする。第１タイマ１３は動作を開始し、時間の計測を始め、レジスタ１１＿１に格納されている時間情報によって表される時間（１秒）を超えると、割り込み要求信号５４＿Ｔ１を発生する。ステップＳ２は、第１タイマ１３の動作を示しており、動作を開始してから、１秒に到達するまで、時間の計測を行い、１秒を超えると、割り込み要求信号５４＿Ｔ１を発生する。
【００５２】
割り込みコントローラ１２によって、割り込み要求信号５４＿Ｔ１が検出されると、プロセッサ２に割り込みが通知される。プロセッサ２は、通知された割り込みに対応するプログラムを実行する。このプログラムの実行により、次の述べるステップＳ３〜Ｓ５が実行される。
【００５３】
先ず、ステップＳ３において、プロセッサ２は、第１タイマ１３に０秒を設定し、第１タイマ１３を動作させる。次に、プロセッサ２は、ステップＳ４を実行する。ステップＳ４は、複数のステップＳ４＿１〜Ｓ４＿９によって構成されている。なお、プロセッサ２の動作とは独立して、第１タイマ１３は、時間の計測を行っている。
【００５４】
ステップＳ４＿１において、プロセッサ２は、ＲＯＭ電源制御信号５１によって、電源スイッチ１９をオン状態にする。また、ステップＳ４＿２において、プロセッサ２は、基板バイアス制御信号５０によって、基板バイアス回路６を制御する。ここでは、基板バイアス回路６が、ＳＲＡＭ３のしきい値電圧を低くするような基板バイアス電圧４０を生成するように、基板バイアス制御信号５０によって、基板バイアス回路６を制御する。さらにステップＳ４＿３において、セレクタ７が、発振回路８が生成している第１発振信号８Ｃをシステムクロック信号５３＿Ｃとして選択するように、プロセッサ２は、システムクロック選択信号５２によってセレクタ７を制御する。
【００５５】
次に、ステップＳ４＿４において、プロセッサ２は、フラッシュメモリ４に格納されている第１プログラムを読み出し、読み出した第１プログラムをＳＲＡＭ３に書き込む。すなわち、フラッシュメモリ４に格納されている第１プログラムを、ＳＲＡＭ３に転送する。このとき、プロセッサ２に供給されているシステムクロック信号５３＿Ｃは、２ＭＨｚの第１発振信号８Ｃであるため、第１プログラムは、フラッシュメモリ４からＳＲＡＭ３へ、高速に転送されることになる。また、このとき、ＳＲＡＭ３のしきい値電圧は、低くなっているため、ＳＲＡＭ３は、高速のアクセスに追従して動作することが可能である。
【００５６】
第１プログラムの転送が終了すると、ステップＳ４＿５において、プロセッサ２は、ＲＯＭ電源制御信号５１によって、電源スイッチ１９をオフ状態にする。その後、ステップＳ４＿６において、セレクタ７が、発振回路９が生成している第２発振信号９Ｃをシステムクロック信号５３＿Ｃとして選択するように、プロセッサ２は、システムクロック選択信号５２によってセレクタ７を制御する。また、ステップＳ４＿７において、基板バイアス回路６が、ＳＲＡＭ３のしきい値電圧を高くするような基板バイアス電圧４０を生成するように、プロセッサ２は、基板バイアス制御信号５０によって、基板バイアス回路６を制御する。これにより、プロセッサ２は、３２．７６８ＫＨｚのシステムクロック信号５３＿Ｃに同期して動作するようになり、ＳＲＡＭ３のしきい値電圧は、高くなる。
【００５７】
さらに、ステップＳ４＿８において、プロセッサ２は、ＳＲＡＭ３に転送された第１プログラムを読み出しながら、実行する。
【００５８】
ステップＳ４＿８において、第１プログラムが実行されることにより、モータードライバ１６は、秒針を１秒進めるような駆動信号５５を出力するように、プロセッサ２によって制御される。この駆動信号５５の出力により、運針用モーター６０は、秒針を１秒に相当する分だけ回転する。
【００５９】
第１プログラムの実行が終了すると、プロセッサ２は、ステップＳ４＿９を実行する。ステップＳ４＿９において、セレクタ７が、発振回路１０が生成している第３発振信号１０Ｃをシステムクロック信号５３＿Ｃとして選択するように、プロセッサ２は、システムクロック選択信号５２によってセレクタ７を制御する。これにより、プロセッサ２の動作が遅くなり、スタンバイの状態となる。ステップＳ４＿９で、システムクロック信号５３＿Ｃを第３発振信号に変更する例を示したが、これに限定されるものではない。例えば、ステップＳ４＿９においても、システムクロック信号５３＿Ｃは、ステップＳ４＿６で設定した第２発振信号を維持するようにしてもよい。この場合には、半導体装置１に、第３発振回路１０を設けなくてもよく、コストの低減を図ることが可能である。
【００６０】
ステップＳ４の後、ステップＳ５が実行される。ステップＳ５では、外部割り込みが発生しているか否かの判定が行われる。すなわち、外部命令が、端子Ｔ３を介して入出力ポート１５に供給され、入出力ポート１５から割り込みコントローラ１２に割り込み要求信号５４＿ＩＯが供給されているか否かの検出が行われる。半導体装置１は、腕時計用の半導体装置であるため、運針は半永久的に繰り返される。しかしながら、例えば電池１８が消耗した場合、電池１８の消耗が、外部命令によって、端子Ｔ３に伝えられる。このような外部命令に基づいた外部割り込みが、ステップＳ５において検出されると、プロセッサ２は、次にステップＳ６を実行する。ステップＳ６で、半導体装置１は動作を終了する。
【００６１】
これに対して、ステップＳ６で外部命令が検出されない場合には、ステップＳ２に戻る。以降、同様にしてステップＳ２〜Ｓ５が繰り返され、運針が継続する。
【００６２】
上記したステップＳ４において、ステップＳ４＿１およびＳ４＿２は、第１プログラムをフラッシュメモリ４からＳＲＡＭ３へ高速転送する前の処理を実行するステップ（以下、第１ステップとも称する）と見なすことができる。この場合、ステップＳ４＿３およびＳ４＿４は、第１プログラムを高速転送するための処理を実行するステップ（以下、第２ステップとも称する）と見なすことができる。また、ステップＳ４＿５〜Ｓ４＿８は、第１プログラムを実行するためのステップ（以下、第３ステップとも称する）と見なすことができる。この場合、ステップＳ４＿９は、スタンバイへ移行するための処理を実行するステップ（以下、第４ステップとも称する）と見なすことができる。
【００６３】
図４は、実施の形態１に係わるフラッシュメモリ４とＳＲＡＭ３の動作電流と動作周波数との関係を示す図である。同図において、横軸は動作周波数を示し、縦軸は動作電流を示している。また、同図では、フラッシュメモリ４はＲＯＭとして描かれている。
【００６４】
ＲＯＭも、ＳＲＡＭも、動作周波数を上昇させると、動作電流が上昇する。特にＲＯＭは、一般的にＤＣリーク電流が大きい。そのため、動作周波数が低くても、ＲＯＭの消費電流は大きく、低い動作周波数で動作させたときに、消費電力の観点では不利である。これに対して、ＳＲＡＭは、動作周波数が低いとき、消費電流が小さい。特に、基板バイアス電圧によって、ＳＲＡＭのしきい値電圧を高くした場合、ＤＣリーク電流をさらに低減することができるため、低い周波数で動作させたとき、ＳＲＡＭの消費電力は極めて小さくなる。
【００６５】
実施の形態１では、第１プログラムを実行することによって、運針動作が行われるが、このときのシステムクロック信号の周波数は、第２発振信号の周波数３２．７６８ＫＨｚである。このとき、ＳＲＡＭ３は、基板バイアス電圧４０によって、高いしきい値電圧となっているため、ＳＲＡＭ３の消費電流は、図４において、「ＳＲＡＭ（高しきい値電圧）リード」で示されているように、「ＲＯＭリード」で示されているようなＲＯＭの消費電流よりも遙かに小さい。すなわち、第１プログラムを、第２発振信号の周波数３２．７６８ＫＨｚで、フラッシュメモリ４（ＲＯＭ）から読み出して、実行するのに比べて、ＳＲＡＭ３から読み出して、実行する方が、消費電力を大きく低減することが可能である。
【００６６】
一方、ＳＲＡＭ３が高いしきい値電圧に設定されているときの、ＳＲＡＭ３の動作周波数の上限は、例えば２５６ＫＨｚ程度である。実施の形態１では、第１プログラムをフラッシュメモリ４からＳＡＲＭ３に転送するが、このとき、例えばＳＲＡＭ３を高いしきい値電圧に設定し、上限の動作周波数（２５６ＫＨｚ）で動作させると、フラッシュメモリ４も、この上限の動作周波数で動作させることになり、ＤＣリーク電流の大きなフラッシュメモリ４を動作させている期間が長くなり、消費電力が増加することになる。
【００６７】
そのため、実施の形態１では、第１プログラムを、フラッシュメモリ４からＳＲＡＭ３に転送するときには、システムクロック信号を第１発振信号の周波数２ＭＨｚに変更し、ＳＲＡＭ３およびフラッシュメモリ４を第１発振信号の周波数で動作させて、フラッシュメモリ４からＳＲＡＭ３に短時間で第１プログラムが転送されるようにしている。このときには、ＳＲＡＭ３の動作周波数の上限値を上げるために、ＳＲＡＭ３のしきい値電圧を低くするような基板バイアス電圧４０がＳＲＡＭ３に供給されている。なお、ＳＲＡＭ３のしきい値電圧を低く設定した場合、図４において「ＳＲＡＭ（低しきい値電圧）リード・ライト」で示されるように、消費電流は高くなるが、それでも、フラッシュメモリ４（ＲＯＭ）の消費電流に比べると遙かに小さい。
【００６８】
なお、図４において、３μ／ＭＨｚおよび１．２５μ／ＭＨｚは、ＲＯＭおよびＳＲＡＭの動作周波数に対する動作電流の変化率を示している。
【００６９】
実施の形態１によれば、第１プログラムを実行する前に、フラッシュメモリ４からＳＲＡＭ３に第１プログラムが転送され、転送されたＳＲＡＭにおける第１プログラムが実行される。そのため、ソフトエラー等によって、ＳＲＡＭ３においてビット化けが発生しても、転送された第１プログラムを実行することにより、信頼性の低下を抑制することが可能である。また、上記したように、消費電流を小さくすることが可能であるため、低消費電力化を図りながら、信頼性の低下を抑制することが可能である。
【００７０】
（実施の形態２）
実施の形態１では、第１プログラムを実行するたびに、毎回、フラッシュメモリ４からＳＲＡＭ３へ第１プログラムを転送する動作を行っている。すなわち、毎秒発生する割り込み要求信号に応答して、プログラム転送動作が毎回実行されている。これは、消費電力の観点から望ましいとは言えない。このプログラム転送動作の頻度は、定量的には、ＳＲＡＭ３のエラーレートを基にして、適宜、緩和することが可能である。
【００７１】
ＳＲＡＭのエラーレートは、ＦＩＴ（Ｆａｉｌｕｒｅｓ−Ｉｎ−Ｔｉｍｅ）で表すことができる。１ＦＩＴとは、デバイス（ＳＲＡＭ）を動作させて、１０億時間（１０の９乗）の期間で、１つのエラーが出現することを表している。典型的ＳＲＡＭの場合、ソフトエラーによるエラーレートは、記憶容量が１Ｍｂｉｔ（１２８ＫＢｙｔｅ）で１００ＦＩＴ程度である。
【００７２】
１０億時間は、約１０万年に相当する。１０万年に１度エラーを発生する１ＦＩＴのＳＲＡＭの場合、１０年間のエラー発生確率は、１万分の１となる。言い換えるならば、１ＦＩＴのＳＲＡＭによるエラー発生で、製品に不良が発生した場合、ＳＲＡＭのエラーに起因する市場不良率は１００ｐｐｍである。この１００ｐｐｍは、民生の製品の１０年間の市場不良率の目標となる値である。従って、ＳＲＡＭに起因するエラーを、この値（１００ｐｐｍ）に抑える必要がある。そのため、エラーレートが、例えばＮＦＩＴのＳＲＡＭの場合、１０（年）÷Ｎ＝ｋ（年）に一度、フラッシュメモリ４からＳＲＡＭ３へ第１プログラムを転送し直せば、等価的に１００ｐｐｍの市場不良率を達成することができる。ここでＮは、任意の数である。
【００７３】
しかしながら、この値ｋは、最低限の値である。実際には、製品の不良率において、ＳＲＡＭに起因する不良率の取り分を定め、定めた取り分の不良率に応じた頻度で、プログラム転送を行うべきである。例えば、ＳＲＡＭ起因の不良率の取り分を１ｐｐｍと設定した場合、１０（年）÷Ｎ÷１００＝０．１÷Ｎ＝ｋ（年）に一度、フラッシュメモリ４からＳＲＡＭ３へ第１プログラムの転送をし直すべきである。典型的なＳＲＡＭのＦＩＴ数である１００ＦＩＴの場合、値ｋは８．７６時間になる。
【００７４】
すなわち、８時間ごとに一度以上の頻度で、フラッシュメモリ４からＳＲＡＭ３へ第１プログラムを転送し直せば、多くの製品で事実上、ソフトエラー起因によるビット化けの影響を回避することが可能である。勿論、より高い頻度で、第１プログラムの転送をし直せば、より信頼性を高くすることが可能である。また、第１プログラムのサイズ（コード量）が、小さければ、ＦＩＴ数はより小さくなる。例えば３２ＫＨｚ程度のシステムクロック信号を用いる場合、１秒以内に実行できる第１プログラムのサイズは、例えば１６ＫＢ以下になる。このサイズを考慮して、転送の頻度をさらに少なくしてもよい。なお、第１プログラムを、フラッシュメモリ４からＳＲＡＭ３へ転送した後で、再度第１プログラムを転送し直す動作は、ＳＲＡＭ３における第１プログラムをリフレッシュする動作と見なすことができる。この場合、第１プログラムの再転送の頻度は、リフレッシュの頻度と見なすことができる。
【００７５】
実施の形態２においては、フラッシュメモリ４からＳＲＡＭ３への第１プログラムの転送が毎秒ごとに行われず、任意の頻度で転送を行うようにすることが可能な半導体装置が提供される。これにより、フラッシュメモリ４からＳＲＡＭ３への第１プログラムの転送の頻度を、適宜、問題ない程度まで低減することができる。
【００７６】
実施の形態２においては、図１に示したレジスタ１１＿２と第２タイマ１４が用いられる。レジスタ１１＿２および第２タイマ１４以外の構成は、実施の形態１と同様である。レジスタ１１＿２には、第１プログラムを転送する頻度を定める時間情報が設定される。第２タイマ１４は、時間を計測し、レジスタ１１＿２に設定された時間情報によって表される時間を超えると、割り込み要求信号５４＿Ｔ２を発生する。割り込み要求信号５４＿Ｔ２の発生は、割り込みコントローラ１２によってプロセッサ２に通知され、プロセッサ２は、割り込み要求信号５４＿Ｔ２に対応するプログラムを実行する。
【００７７】
ここでは、６０秒ごとに１回の頻度で、第１プログラムをフラッシュメモリ４からＳＲＡＭ３へ転送し直す場合を例として、具体的に説明する。転送の時間間隔である６０秒が、時間情報として、予めレジスタ１１＿２に設定される。勿論、６０秒は例であって、ユーザーが、希望する値を、レジスタ１１＿２に設定する。例えば、レジスタ１１＿２には、ＳＲＡＭ３のエラーレートをＮとしたとき、上記した値ｋ（＝１０年÷Ｎ）以下の時間を表す時間情報を設定する。典型的なＳＲＡＭを、ＳＲＡＭ３として用いる場合には、１秒を超え、８時間以下の時間を示す時間情報を、レジスタ１１＿２に設定することが望ましい。
【００７８】
＜半導体装置の動作＞
図５は、実施の形態２に係わる半導体装置の動作を示すフローチャート図である。図５は、図３と類似しているため、相異点を主に説明する。相異点は、図３に対して、ステップＳ２０〜Ｓ２２、Ｓ３０およびＳ３０＿１〜Ｓ３０＿３が追加されていることである。
【００７９】
実施の形態２においても、第１タイマ１３によって時間を計測し、第１タイマ１３によって、１秒が計測されると、運針動作を行うために、プロセッサ２は、ステップＳ４またはステップＳ３０を実行する。いずれのステップを選択するかは、後で詳しく説明するが、ステップＳ２１（以下、第６ステップとも称する）によって行われる。ステップＳ４およびステップ３０のいずれにおいても、ＳＲＡＭ３に転送されている第１プログラムを、プロセッサ２が読み出し、実行する。第１プログラムが実行されることにより、運針動作が行われる。
【００８０】
ステップＳ４およびステップＳ３０の前段で、プロセッサ２は、フラッシュメモリ４からＳＲＡＭ３に第１プログラムを転送するか否かを判定する。すなわち、第１プログラムの転送をし直すか否かの判定が、行われる。このときの判定基準として、第２タイマ１４による時間の計測が用いられる。
【００８１】
以下、具体的に説明する。ステップＳ２０において、プロセッサ２は、第２タイマ１４に、６０秒を設定し、第２タイマ１４を動作させる。タイマ１４は、設定された６０秒から時間の計測を開始し、レジスタ１１＿２に設定されている時間情報（６０秒）を超えると、割り込み要求信号５４＿Ｔ２を発生する。
【００８２】
割り込み要求信号５４＿Ｔ２の発生が、ステップＳ２１で判定される。ステップＳ２０で、第２タイマ１４は６０秒に設定されているため、プロセッサ２は、第２タイマ１４は、６０秒を超えていると判定し、ステップＳ２２（以下、第７ステップとも称する）を実行する。ステップＳ２２において、プロセッサ２は、第２タイマ１４を０秒に設定し、第２タイマ１４を動作させる。
【００８３】
次に、プロセッサ２は、ステップＳ４、ステップＳ５の順にステップを実行する。ステップＳ４およびＳ５における動作は、実施の形態１と同じであるので、説明は省略する。外部命令が発生していない場合、プロセッサ２は、ステップＳ５の次にステップＳ２、Ｓ３、Ｓ２１の順にステップを実行する。ステップＳ２およびＳ３は、実施の形態１と同じであるため、説明は省略する。
【００８４】
第２タイマ１４は、先にステップＳ２２を実行したときに０秒に設定されて、時間計測の動作を開始しているが、まだ６０秒を超えていないため、割り込み要求信号５４＿Ｔを発生していない。そのため、ステップＳ２１においては、第２タイマ１４の計測時間は６０秒未満であると判定され、プロセッサ２は、次にステップＳ３０（以下、第５ステップとも称する）を実行する。ステップＳ３０において、プロセッサ２は、ステップＳ３０＿１〜Ｓ３０＿３の順に、ステップを実行する。ここで、ステップＳ３０＿１で行われる動作は、ステップＳ４＿６と同じであり、ステップＳ３０＿２で行われる動作は、ステップＳ４＿８と同じであり、ステップＳ３０＿３で行われる動作は、ステップＳ４＿９と同じである。そのため、ステップＳ３０が実行されることにより、システムクロック信号５３＿Ｃは、第２発振信号９Ｃの周波数に変更され、プロセッサ２は、この第２発振信号９Ｃの周波数に同期して、ＳＲＡＭ３に格納されている第１プログラムを読み出しながら，実行する。これにより、運針動作が行われ、第１プログラムの実行が終了すると、システムクロック信号５３＿Ｃは、第３発振信号１０Ｃの周波数に変更される。
【００８５】
ステップＳ３０が終了すると、ステップＳ５が実行され、外部命令が発生されていなければ、次にステップＳ２が実行されることになる。以降、第２タイマ１４から割り込み要求信号５４＿Ｔ２が発生するまで、第１タイマ１３によって割り込み要求信号５４＿Ｔ１が発生するたびに、ステップＳ３０が実行されることになる。また、６０秒を経過して、第２タイマ１４が割り込み要求信号５４＿Ｔ２を発生すると、ステップＳ３０の代わりにステップＳ４が実行され、ステップＳ４で、ＳＲＡＭ３に対するリフレッシュが行われるとともに、運針動作が行われる。
【００８６】
なお、実施の形態２においては、ステップＳ３０が実行されるときには、先にステップＳ４が実行されている。そのため、ステップＳ３０が実行されるときには、先にステップＳ４＿７が実行されていることになる。従って、ステップＳ３０が実行されるときには、ＳＲＡＭ３のしきい値電圧は高い値に設定されていることになる。ステップＳ０で開始したとき、すなわち最初に処理を開始したときに、必ずステップＳ４が先に実行されるように、実施の形態２では、ステップＳ２０において、第２タイマ１４に、レジスタ１１＿２に設定されている時間情報（６０秒）が設定されるようになっている。
【００８７】
ここでは、６０秒に１回、フラッシュメモリ４からＳＲＡＭ３に第１プログラムを転送して、ＳＲＡＭ３をリフレッシュする例を説明したが、この時間に限定されるものではない。すなわち、ＳＲＡＭ３のエラーレートに基づいて、レジスタ１１＿２に設定する時間情報を定めればよい。
【００８８】
実施の形態２によれば、ＳＲＡＭ３のエラー耐性を、実使用上問題の生じない程度に保ちつつ、プログラム転送動作により生じる消費電力の増加を抑制することが可能である。
【００８９】
なお、実施の形態２において、ステップＳ４は、レジスタ１１＿２に設定された時間情報によって表される時間（例えば６０秒）を間隔として、繰り返し実行され、ステップＳ３０は、ＳＲＡＭ３のリフレッシュが行われていないとき、レジスタ１１＿１に設定された時間情報によって表される時間（例えば１秒）を間隔として、繰り返し実行されることになる。
【００９０】
また、実施の形態２において、プロセッサ２が、例えばステップＳ２２において、タイマ１４に６０秒を常に設定するようにすれば、ステップＳ２１においては、常にステップＳ４が選択されるようになる。これにより、実施の形態２で、実施の形態１と同様な動作を実現することが可能である。
【００９１】
＜比較例との比較＞
ここで、発明が解決しようとする課題の欄で述べた例と、実施の形態１および２との比較結果を述べておく。発明が解決しようとする課題の欄では、２つの例を述べた。すなわち、プロセッサがＲＯＭに格納されているプログラムを読み出して実行する例と、特許文献１に記載されている例とを説明した。以下の説明では、前者を比較例１とし、後者を比較例２とする。また、比較例１および比較例２において用いられているＲＯＭは、フラッシュメモリで構成されているものとする。
【００９２】
図６は、実施の形態１および２に係わる半導体装置と比較例との比較結果を示す図である。図６には、比較例１、２および実施の形態１、２に係わる半導体装置の動作シーケンスと、比較結果とが示されている。
【００９３】
図６において、紙面右側には、動作シーケンスが示されており、紙面左側には、比較結果が示されている。比較結果の項目は、消費電力とエラー耐性である。エラー耐性は、ソフトエラーやノイズ等により生じるエラーに対する耐性を示し、消費電力は、半導体装置の消費電力を示している。比較において他のものより優れているものには、○印が付され、特に優れているものには、◎印が付され、劣るものには、×印が付されている。
【００９４】
動作シーケンスとしては、運針用モーター、ＲＯＭ（フラッシュメモリ）およびＳＲＡＭの動作期間と、動作している期間の消費電力（電力）が示されている。ここで、斜線が付されている期間は、電力が大きい期間を示し、ドットが付されている期間は、電力小の期間を示し、白抜きの期間は、電力が極小の期間を示している。
【００９５】
１秒ごとに、割り込み要求が発生（同図では、割込と記載）し、割り込み要求に応答して、対応するプログラム（実施の形態および２では、第１プログラム）が実行され、モーターが動作して、運針動作が行われる。
【００９６】
比較例１では、割込に応答して、ＲＯＭからプログラムが読み出され、実行される。割込が発生するたびに、所定の期間、ＲＯＭと運針用モーターでの電力が増大している。プログラムは、ＤＣリーク電流の大きなＲＯＭから読み出される。そのため、比較結果に示すように、比較例１では、消費電力の観点では劣るが、エラー耐性は優れている。
【００９７】
一方、比較例２においては、ＳＲＡＭに転送されたプログラムが、割込に応答して実行され、１秒ごとにモーターが動作する。予め、ＲＯＭからＳＲＡＭにプログラムが転送されているため、ＲＯＭに動作電圧を供給しないようにすることで、ＲＯＭの消費電力を極小にすることが可能であり、比較結果に示すように、消費電力の観点では優れている。しかしながら、ＳＲＡＭに転送されたプログラムを実行することになるため、エラー耐性の観点では劣ることになる。
【００９８】
実施の形態１においては、割込に応答して、ＲＯＭに動作電圧が給電され、ＲＯＭに格納されている第１プログラムが、ＳＲＡＭに転送され、ＳＲＡＭに転送された第１プログラムが実行され、モーターが動作する。また、第１プログラムを転送する期間においては、システムクロック信号の周波数が高くされる。そのため、第１プログラムを転送するプログラム転送の期間においては、ＲＯＭおよびＳＲＡＭの消費電力が大きくなる。しかしながら、プログラム転送期間は短いため、比較結果に示すように、消費電力の観点では優れている。また、割込のたびに、ＲＯＭに格納されている第１プログラムが、ＳＲＡＭに転送され、ＳＲＡＭに転送された第１プログラムが実行される。そのため、ソフトエラーやノイズ等による誤動作を低減することが可能であるため、比較結果に示されているように、エラー耐性の観点でも優れている。すなわち、実施の形態１に係わる半導体装置では、消費電力とエラー耐性の両方を優れたものにすることが可能である。
【００９９】
実施の形態２においては、割込のたびに、第１プログラムがＲＯＭからＳＲＡＭに転送されず、所定の頻度で、第１プログラムの転送が行われる。図６では、２回の割込の発生に対して、プロクラム転送は１回のみ行われているため、消費電力の低減を図ることができる。その結果、実施の形態２に係わる半導体装置では、優れたエラー耐性を維持しながら、特に優れた消費電力となっている。
【０１００】
＜＜平均電流の比較＞＞
次に、実施の形態１に係わる半導体装置１と比較例１との平均電流の比較結果を説明する。図７は、実施の形態１に係わる半導体装置と比較例１の平均電流を示す図である。図７には、半導体装置１と比較例１の電流変化を、シミュレーションで求めた波形が描かれている。図７において、横軸は時間を示し、縦軸は電流を示している。ここで、図７（Ａ）は、比較例１の電流変化を示し、図７（Ｂ）は、半導体装置１の電流変化を示している。
【０１０１】
半導体装置１および比較例１において、ＲＯＭ（フラッシュメモリ）が起動しておらず、運針動作も行われていない期間においては、電流は微少（４００ｎＡ）となっている。ＲＯＭを起動する際、システムクロック信号は３２ＫＨｚになっているものとする。ＲＯＭを起動させると、瞬間的に電流が増大する。
【０１０２】
比較例１では、ＲＯＭを起動した後、システムクロック信号が３２．７８６ＫＨｚに変更され、ＲＯＭへのアクセスが行われ、ＲＯＭに格納されているプログラムが実行され、運針動作が行われる。運針動作を行っている期間、ＲＯＭがアクセスされるため、ＲＯＭには動作電圧が供給されていることになり、運針動作の期間において、大きな電流が継続的に流れることになる。そのため、平均電流は５．７５μＡとなる。
【０１０３】
これに対して、半導体装置１においては、ＲＯＭ（フラッシュメモリ）を起動した後、システムクロック信号が、図３で説明したように２ＭＨｚに変更され、第１プログラムが、フラッシュメモリ４からＳＲＡＭ３へ転送される。第１プログラムを転送しているプログラム転送期間では、フラッシュメモリ４およびＳＲＡＭ３の両方をアクセスするプロセッサの動作速度が、２ＭＨｚと高速なため、プログラム転送期間における電流は大きくなる（オーバーヘッドが生じる）。しかしながら、プログラムの転送が終了すると、システムクロック信号は、３２．７６８ＫＨｚに変更され、このシステムクロック信号に同期して、プロセッサはＳＲＡＭ３にアクセスし、ＳＲＡＭ３に転送された第１プログラムを実行する。また、プログラムの転送が終了すると、フラッシュメモリ４には動作電圧の給電が行われない。そのため、運針動作が行われている期間においては、消費電流が小さくなる。その結果、半導体装置１では、平均電流は１．４２μＡと小さくすることが可能である。
【０１０４】
＜＜動作周波数による消費電力の比較＞＞
図８は、実施の形態１および２に係わる半導体装置と比較例１の平均電流の変化を示す図である。同図において、横軸は運針用プログラム（第１プログラム）を実行するときの動作周波数（第２発振信号の周波数）を示し、縦軸は平均電流を示している。図８には、動作周波数を変化させたときの、比較例１、実施の形態１および２に係わる半導体装置における平均電流の変化が示されている。
【０１０５】
ここでは、運針用プログラムの実行量は、３０００サイクルとしている。すなわち、運針用プログラムを実行するのに必要とされるシステムクロック信号のサイクル数が３０００である。高い動作周波数で、運針用プログラムを実行すれば、処理時間を短くすることができ、ＲＯＭおよびＳＲＡＭのＤＣリーク電流の影響を小さくすることが可能である。
【０１０６】
図８に示すように、実施の形態１および２のように、ＳＲＡＭ３に転送した第１プログラムをプロセッサ２が実行し、このときＲＯＭ（フラッシュメモリ４）に動作電圧が供給されないようにしていると、ＳＲＡＭのＤＣリーク電流が小さいため、平均電流は動作周波数に殆ど依存せず、殆ど一定値となっている。
【０１０７】
これに対して、比較例１では、ＤＣリーク電流の大きなＲＯＭからプログラムを読み出して実行するため、動作周波数が低く、処理時間が長くなるほど、平均電流が大きくなる。比較例１の場合、動作周波数が高くなり、処理時間が短くなると、平均電流は一定値に漸近する。しかしながら、動作周波数が２５６ＫＨｚ以下では、実施の形態１および２に係わる半導体装置の方が、平均電流は小さい。そのため、第１プログラムを実行するときのＳＲＡＭ３およびフラッシュメモリの動作周波数は２５６ＫＨｚ以下が望ましく、実施の形態１および２では、２５６ＫＨｚ以下の３２．７６８ＫＨｚのシステムクロック信号が用いられている。
【０１０８】
また、図８に示すように、動作周波数が１ＭＨｚを超えると、比較例１の方が実施の形態１に係わる半導体装置に比べて、平均電流が小さくなる。これは、実施の形態１に係わる半導体装置１では、割り込み要求信号が発生するたびに、第１プログラムをフラッシュメモリ（ＲＯＭ）からＳＲＡＭへ転送するプログラム転送動作により生じる消費電流が上乗せされるためである。一方、ＲＯＭの平均電流と処理時間により算出される積分電流は、１ＭＨｚを超えると一定値に漸近する。言い換えるならば、ＲＯＭを１ＭＨｚ以上で動作させることにより、ＤＣリーク電流の影響を十分に少なくすることができる。そのため、実施の形態１および２では、プログラムをフラッシュメモリ４からＳＲＡＭ３に転送する際には、フラッシュメモリ４が、１ＭＨｚ以上で動作するように、２ＭＨｚのシステムクロック信号が用いられている。これにより、フラッシュメモリ４におけるＤＣリーク電流の影響を低減している。
【０１０９】
また、実施の形態２では、プログラム転送動作の頻度を小さくすることにより、平均電流の低減を図ることが可能である。これにより、図８では、実施の形態２に係わる半導体装置の平均電流が、実施の形態１に係わる半導体装置に比べて約半分に低減されている。
【０１１０】
（実施の形態３）
実施の形態２においては、第２タイマ１４を用いて所定の時間間隔で、フラッシュメモリ４からＳＲＡＭ３へ第１プログラムを転送する例を示した。すなわち、所定の時間を１周期として、周期的にＳＲＡＭ３をリフレッシュする構成を、実施の形態２で説明した。
【０１１１】
しかしながら、ＳＲＡＭにエラーを発生させるようなソフトエラーやノイズ等は、環境によって変わる。例えば、腕時計が軍用であったり、腕時計のユーザーが航空機に搭乗したり登山をする場合、腕時計は過酷な環境におかれ、ソフトエラーによってＳＲＡＭにエラーが発生する可能性が高くなる。
【０１１２】
実施の形態３においては、リフレッシュ間隔を変更することが可能な半導体装置が提供される。これにより、環境に応じて、低消費電力を優先させたり、信頼性を優先させたりすることが可能となる。
【０１１３】
図９は、実施の形態３に係わる半導体装置の要部構成を示すブロック図である。実施の形態３においては、図１に示した半導体装置１において、レジスタ群１１が変更される。すなわち、レジスタ群１１は、図９に示したレジスタ群１１Ａに変更される。実施の形態３に係わる半導体装置１において、レジスタ群１１Ａを除く他の回路ブロックの構成は、図１と同じである。そのため、図９には、実施の形態３を説明するのに必要な回路ブロックのみが描かれている。
【０１１４】
レジスタ群１１Ａは、第１タイマ１３に対応したレジスタ１１＿１と、第２タイマ１４に対応したレジスタ１１Ａ＿２を備えている。レジスタ１１＿１には、実施の形態１および２と同様に、時間情報が設定され、第１タイマ１３によって計測された時間が、レジスタ１１＿１に設定されている時間情報によって表される時間を超えると、第１タイマ１３は、割り込み要求信号５４＿Ｔ１を発生する。このレジスタ１１＿１には、実施の形態１および２と同様に、１秒を表す時間情報が設定される。
【０１１５】
レジスタ１１Ａ＿２には、実施の形態２と同様に、時間情報が設定される。第２タイマ１４によって計測された時間が、レジスタ１１Ａ＿２に設定されている時間情報によって表される時間を超えると、第２タイマ１４は、割り込み要求信号５４＿Ｔ２を発生する。実施の形態３においては、このレジスタ１１Ａ＿２に設定されている時間情報は、可変とされている。すなわち、半導体装置１が動作している期間において、レジスタ１１Ａ＿２の時間情報は、ユーザーによって変更することが可能となっている。
【０１１６】
ユーザーが腕時計に設けられている釦を操作することにより、外部命令が半導体装置１の端子Ｔ３を介して、入出力ポート１５に供給され、入出力ポート１５は、割り込み要求信号５４＿ＩＯを発生する。割り込みコントローラ１２は、この割り込み要求信号５４＿ＩＯに応答して、プロセッサ２に対して外部命令による割り込みが発生したことを通知する。プロセッサ２は、外部命令による割り込みに対応した時間変更の処理を実行する。この時間変更の処理において、プロセッサ２は、新たな時間情報をレジスタ１１Ａ＿２に設定する。例えば、レジスタ１１Ａ＿２には、８時間を表す時間情報が予め設定されているものとする。ユーザーの釦の操作によって、外部命令による割り込み対応した時間変更の処理において、プロセッサ２は、例えば１０秒を表すような時間情報を、レジスタ１１Ａ＿２に設定する。
【０１１７】
これにより、レジスタ１１Ａ＿２に８時間を表す時間情報が設定されている場合には、実施の形態２で述べたように、８時間間隔で、第１プログラムをフラッシュメモリ４からＳＲＡＭ３へ転送する動作が行われるのに対して、１０秒を表す時間情報が設定されている場合には、１０秒間隔で、第１プログラムをフラッシュメモリ４からＳＲＡＭ３へ転送する動作が行われることになる。通常の生活環境では、上記したように８時間の時間情報を、レジスタ１１Ａ＿２に設定することにより、消費電力をさらに低減して、低消費電力を優先とすることができる。一方、過酷な環境においては、１０秒の時間情報を、レジスタ１１Ａ＿２に設定することにより、エラー耐性を向上させて信頼性を優先させることができる。
【０１１８】
ここでは、８時間と１０秒を例にして説明したが、時間はこれに限定されるものではない。また、８時間と１０秒のように２種類の時間ではなく、３種類以上の時間から、釦の操作によって、レジスタ１１Ａ＿２に設定する時間情報を選択するようにしてもよい。例えば、フラッシュメモリ４等に予め複数の時間情報を格納しておき、プロセッサ２は、時間変更の処理において、複数の時間情報から特定の時間情報を選択して、レジスタ１１Ａ＿２に設定することにより、環境に応じて、動的にＳＲＡＭ３のリフレッシュ間隔を設定することが可能である。
【０１１９】
実施の形態２では、周期的にＳＲＡＭ３をリフレッシュする例を示したが、リフレッシュは、非周期的に行うようにしてもよい。すなわち、第１プログラムをフラッシュメモリ４からＳＲＡＭ３へ転送してから、再びフラッシュメモリ４からＳＲＡＭ３へ、同じ第１プログラムを転送するまでの第１期間と、第１期間の後で、さらにフラッシュメモリ４からＳＲＡＭ３へ第１プログラムを転送するまでの第２期間とは、時間的な長さが異なっていてもよい。
【０１２０】
また、実施の形態１〜３では、ＲＯＭとして書き換え可能な不揮発性メモリであるフラッシュメモリを用いた例を説明したが、ＲＯＭは書き換え不可能な不揮発性メモリであってもよい。書き換え不可能な不揮発性メモリとして、所謂マスクＲＯＭが存在するが、マスクＲＯＭにおいても、ＤＣリーク電流は大きいため、実施の形態１〜３のフラッシュメモリの代わりにマスクＲＯＭを用いた場合も、信頼性の低下を抑制しながら、低消費電力化を図ることが可能な半導体装置を提供することができる。
【０１２１】
なお、実施の形態１および２では、半導体装置１に対して電池１８からの給電が停止した後、再給電された場合、図３および図５に示したステップＳ０から処理が開始される。そのため、フラッシュメモリ４からＳＲＡＭ３へ第１プログラムが転送され、ＳＲＡＭ３に転送された第１プログラムがプロセッサ２によって実行されることになる。
【０１２２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。すなわち、実施の形態では、腕時計を対象として例を説明したが、同一の処理を繰り返し実行するような対象に適用することができる。また、図１では、３つの発振回路を用いる例を説明したが、発振回路の個数はこれに限定されるものではない。さらに、腕時計に用いる場合の発振信号の周波数を例として説明したが、発振回路が形成する発振信号の周波数も、適用する対象に応じて変更してもよい。
【符号の説明】
【０１２３】
１  半導体装置
２  プロセッサ
３  ＳＲＡＭ
４  ＲＯＭ
５  電圧レギュレータ
６  基板バイアス回路
７  セレクタ
８〜１０  発振回路
１１  レジスタ群
１２  割り込みコントローラ
１３  第１タイマ
１４  第２タイマ
１５  入出力ポート
１６  モータードライバ
６０  モーター
Ｓ１〜Ｓ６、Ｓ２０〜Ｓ２２、Ｓ３０  ステップ
【図１】
2020067789.tif 000003
【図２】
2020067789.tif 000004
【図３】
2020067789.tif 000005
【図４】
2020067789.tif 000006
【図５】
2020067789.tif 000007
【図６】
2020067789.tif 000008
【図７】
2020067789.tif 000009
【図８】
2020067789.tif 000010
【図９】
2020067789.tif 000011