(57)【要約】【課題】  トレンチのコーナー部にボイドが形成されることを抑制しながらゲート電極を形成する。【解決手段】  スイッチング素子の製造方法であって、半導体基板の表面に露出するｎ型領域を形成するｎ型領域形成工程と、トレンチ形成工程と、トレンチの内面を酸化することによって犠牲酸化膜を形成する犠牲酸化膜形成工程と、犠牲酸化膜除去工程と、ゲート絶縁膜形成工程と、トレンチ内にゲート電極を充填するゲート電極形成工程を有する。半導体基板の表面においてトレンチの長手方向の端部がｎ型領域内に位置し、半導体基板の厚み方向においてトレンチがｎ型領域を貫通するようにする。犠牲酸化膜形成工程では、トレンチの内面のうちのｎ型領域の露出範囲でそれよりも下側の範囲よりも厚く犠牲酸化膜が形成される。犠牲酸化膜除去工程では、ｎ型領域の露出範囲でそれよりも下側の範囲よりもトレンチの幅が広くなる。【選択図】図８
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【特許請求の範囲】
【請求項１】
トレンチゲート型のスイッチング素子の製造方法であって、
半導体基板にｎ型不純物を注入することによって、前記半導体基板の表面に露出するｎ型領域を形成するｎ型領域形成工程と、
前記半導体基板の前記表面にトレンチを形成するトレンチ形成工程と、
前記ｎ型領域形成工程及び前記トレンチ形成工程の後に、前記トレンチの内面を酸化することによって、前記トレンチの内面を覆う犠牲酸化膜を形成する犠牲酸化膜形成工程と、
前記犠牲酸化膜形成工程の後に、前記犠牲酸化膜を除去することによって前記トレンチの幅を拡大する犠牲酸化膜除去工程と、
前記犠牲酸化膜除去工程の後に、前記トレンチの内面を覆うゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜形成工程の後に、前記トレンチ内にゲート電極を充填するゲート電極形成工程、
を有し、
前記ｎ型領域形成工程と前記トレンチ形成工程を、前記半導体基板の前記表面において前記トレンチの長手方向の端部が前記ｎ型領域内に位置し、前記半導体基板の厚み方向において前記トレンチが前記ｎ型領域を貫通するように実施し、
前記犠牲酸化膜形成工程では、前記トレンチの内面のうちの前記ｎ型領域の露出範囲でそれよりも下側の範囲よりも厚く前記犠牲酸化膜が形成され、
前記犠牲酸化膜除去工程では、前記ｎ型領域の前記露出範囲でそれよりも下側の前記範囲よりも前記トレンチの幅が広くなる、
製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、トレンチゲート型のスイッチング素子の製造方法に関する。
【０００２】
特許文献１には、トレンチゲート型のスイッチング素子が開示されている。このスイッチング素子は、トレンチの内面を覆うゲート絶縁膜と、トレンチ内に配置されたゲート電極を有する。ゲート電極の電位を変化させることで、スイッチング素子がスイッチングする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−２７０６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１５、１６は、トレンチゲートの形成工程を例示している。なお、図１６は図１５のＸＶＩ−ＸＶＩ線における断面を示しており、図１５は図１６のＸＶ−ＸＶ線における断面を示している。トレンチゲートの形成工程では、半導体基板の表面にトレンチ１００が形成され、トレンチ１００の内面にゲート絶縁膜１１２が形成される。その後、トレンチ１００内にゲート電極１１０が充填される。このとき、トレンチ１００の内部のうち、トレンチ１００の長手方向の側面１０２近傍であってトレンチ１００の底面１０４近傍の部分（以下、コーナー部という）に、ボイド１３０が形成され易い。コーナー部は長手方向の側面１０２、底面１０４、及び、トレンチ１００の短手方向の両側面１０６、１０８に囲まれているので、コーナー部にはゲート電極１１０が充填され難い。このため、コーナー部にボイド１３０が形成され易い。本明細書では、トレンチのコーナー部にボイドが形成されることを抑制しながらゲート電極を形成する技術を提案する。
【課題を解決するための手段】
【０００５】
本明細書が開示するレンチゲート型のスイッチング素子の製造方法は、ｎ型領域形成工程、トレンチ形成工程、犠牲酸化膜形成工程、犠牲酸化膜除去工程、ゲート絶縁膜形成工程、及び、ゲート電極形成工程を有する。前記ｎ型領域形成工程では、半導体基板にｎ型不純物を注入することによって、前記半導体基板の表面に露出するｎ型領域を形成する。前記トレンチ形成工程では、前記半導体基板の前記表面にトレンチを形成する。前記犠牲酸化膜形成工程では、前記ｎ型領域形成工程及び前記トレンチ形成工程の後に、前記トレンチの内面を酸化することによって、前記トレンチの内面を覆う犠牲酸化膜を形成する。前記犠牲酸化膜除去工程では、前記犠牲酸化膜形成工程の後に、前記犠牲酸化膜を除去することによって前記トレンチの幅を拡大する。前記ゲート絶縁膜形成工程では、前記犠牲酸化膜除去工程の後に、前記トレンチの内面を覆うゲート絶縁膜を形成する。前記ゲート電極形成工程では、前記ゲート絶縁膜形成工程の後に、前記トレンチ内にゲート電極を充填する。前記ｎ型領域形成工程と前記トレンチ形成工程を、前記半導体基板の前記表面において前記トレンチの長手方向の端部が前記ｎ型領域内に位置し、前記半導体基板の厚み方向において前記トレンチが前記ｎ型領域を貫通するように実施する。前記犠牲酸化膜形成工程では、前記トレンチの内面のうちの前記ｎ型領域の露出範囲でそれよりも下側の範囲よりも厚く前記犠牲酸化膜が形成される。前記犠牲酸化膜除去工程では、前記ｎ型領域の前記露出範囲でそれよりも下側の前記範囲よりも前記トレンチの幅が広くなる。
【０００６】
なお、ｎ型領域形成工程とトレンチ形成工程のいずれを先に実施してもよい。
【０００７】
この製造方法では、ｎ型領域形成工程とトレンチ形成工程において、半導体基板の表面においてトレンチの長手方向の端部がｎ型領域内に位置し、半導体基板の厚み方向においてトレンチがｎ型領域を貫通するように、トレンチとｎ型領域が形成される。その後、犠牲酸化膜形成工程でトレンチの内面を酸化させるときに、ｎ型不純物が注入されたｎ型領域の露出範囲では増速酸化作用が得られる。このため、犠牲酸化膜形成工程では、トレンチの内面のうちのｎ型領域の露出範囲でそれよりも下側の範囲よりも厚く犠牲酸化膜が形成される。その後、犠牲酸化膜除去工程で犠牲酸化膜を除去すると、トレンチの幅が拡大する。このとき、ｎ型領域の露出範囲ではそれよりも下側の範囲よりも除去される犠牲酸化膜の厚さが厚いので、ｎ型領域の露出範囲ではそれよりも下側の範囲よりもトレンチの幅が広くなる。すなわち、トレンチの長手方向の端部において、トレンチの上部の幅がトレンチの下部の幅よりも広くなる。その後、ゲート絶縁膜形成工程の後に、ゲート電極形成工程が実施される。ゲート電極形成工程では、トレンチ内にゲート電極が充填される。トレンチの長手方向の端部においてトレンチの上部（すなわち、開口部分）の幅が広いので、ゲート電極形成工程ではトレンチの長手方向の端部においてトレンチ内にゲート電極が充填され易い。したがって、この製造方法によれば、トレンチのコーナー部でボイドが形成され難い。このように、この製造方法によれば、トレンチのコーナー部でボイドが形成されることを抑制しながらゲート電極を形成することができる。
【図面の簡単な説明】
【０００８】
【図１】実施形態のＭＯＳＦＥＴの平面図。
【図２】図１のＩＩ−ＩＩ線における断面図。
【図３】図１のＩＩＩ−ＩＩＩ線における断面図。
【図４】図１のＩＶ−ＩＶ線における断面図。
【図５】実施形態のＭＯＳＦＥＴの製造工程を説明する断面図。
【図６】実施形態のＭＯＳＦＥＴの製造工程を説明する断面図。
【図７】実施形態のＭＯＳＦＥＴの製造工程を説明する断面図。
【図８】実施形態のＭＯＳＦＥＴの製造工程を説明する断面図。
【図９】実施形態のＭＯＳＦＥＴの製造工程を説明する断面図。
【図１０】実施形態のＭＯＳＦＥＴの製造工程を説明する断面図。
【図１１】実施形態のＭＯＳＦＥＴの製造工程を説明する断面図。
【図１２】実施形態のＭＯＳＦＥＴの製造工程を説明する断面図。
【図１３】実施形態のＭＯＳＦＥＴの製造工程を説明する断面図。
【図１４】実施形態のＭＯＳＦＥＴの製造工程を説明する断面図。
【図１５】コーナー部に形成されるボイドを示す断面図。
【図１６】コーナー部に形成されるボイドを示す断面図。
【発明を実施するための形態】
【０００９】
図１〜４は、実施形態の製造方法により製造されるトレンチゲート型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）１０を示している。図２〜４に示すように、ＭＯＳＦＥＴ１０は、半導体基板１２と、半導体基板１２の上面１２ａ及び下面１２ｂに設けられた導電膜、絶縁膜等を有している。なお、図１では、半導体基板１２の上面１２ａ上の導電膜、絶縁膜の図示を省略している。また、以下では、半導体基板１２の上面１２ａに平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向と直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。図１に示すように、半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。各トレンチ２２は、ｘ方向に直線状に伸びている。複数のトレンチ２２は、ｙ方向に間隔を空けて配置されている。半導体基板１２は、トレンチ２２の長手方向の中央部周辺に、素子領域３０を有している。素子領域３０は、電流をスイッチングするための領域である。また、半導体基板１２は、トレンチ２２の長手方向の端部周辺に、終端領域５０を有している。
【００１０】
図１、２に示すように、素子領域３０には、複数のソース領域３２と、ボディ領域３４が設けられている。各ソース領域３２は、ｎ型領域であり、半導体基板１２の上面１２ａに露出する範囲に配置されている。ボディ領域３４は、ｐ型領域であり、各ソース領域３２の下側に配置されている。また、ボディ領域３４の一部は、ソース領域３２が存在しない範囲において半導体基板１２の上面１２ａまで伸びており、上面１２ａに露出している。ボディ領域３４の上面１２ａ近傍の部分は、ボディ領域３４のソース領域３２よりも下側の部分よりも高いｐ型不純物濃度を有している。
【００１１】
図２に示すように、ボディ領域３４の下側には、ｎ型のドリフト領域３６が配置されている。ドリフト領域３６は、ボディ領域３４によって各ソース領域３２から分離されている。ドリフト領域３６は、素子領域３０の外側まで分布している。図１に示すように、ドリフト領域３６は、素子領域３０の外側で上面１２ａに露出している。
【００１２】
図２に示すように、ドリフト領域３６の下側には、ｎ型のドレイン領域３８が配置されている。ドレイン領域３８は、ドリフト領域３６よりも高いｎ型不純物濃度を有する。ドレイン領域３８は、素子領域３０の外側まで分布している。ドレイン領域３８は、半導体基板１２の下面１２ｂ全域に露出している。
【００１３】
図２に示すように、素子領域３０内では、各トレンチ２２は、半導体基板１２の厚み方向（ｚ方向）においてドリフト領域３６まで伸びている。すなわち、各トレンチ２２は、対応するソース領域３２とボディ領域３４を貫通してドリフト領域３６まで達している。各トレンチ２２の内面は、ゲート絶縁膜７０によって覆われている。各トレンチ２２内に、ゲート電極７２が配置されている。ゲート電極７２は、ゲート絶縁膜７０によって半導体基板１２から絶縁されている。ゲート電極７２の上面は、層間絶縁膜７４に覆われている。層間絶縁膜７４には、コンタクトホール７４ａが設けられている。コンタクトホール７４ａは、ソース領域３２とボディ領域３４の上部に配置されている。層間絶縁膜７４上に、ソース電極１４が配置されている。ソース電極１４は、層間絶縁膜７４の表面とコンタクトホール７４ａ内の半導体基板１２の上面１２ａを覆っている。ソース電極１４は、コンタクトホール７４ａ内でソース領域３２とボディ領域３４にオーミック接触している。ソース電極１４は、層間絶縁膜７４によってゲート電極７２から絶縁されている。半導体基板１２の下面１２ｂは、ドレイン電極１６によって覆われている。ドレイン電極１６は、ドレイン領域３８にオーミック接触している。
【００１４】
ゲート電極７２の電位を閾値よりも高くすると、ゲート絶縁膜７０近傍のボディ領域３４にチャネルが形成され、チャネルによってソース領域３２とドリフト領域３６が接続される。すると、ソース領域３２から、チャネルとドリフト領域３６を介してドレイン領域３８へ電子が流れる。すなわち、ＭＯＳＦＥＴ１０がオンする。ゲート電極７２の電位を閾値よりも低くすると、チャネルが消失し、電子の流れが停止する。すなわち、ＭＯＳＦＥＴ１０がオフする。このように、素子領域３０内で、スイッチングが行われる。
【００１５】
図１に示すように、終端領域５０には、酸化増速領域５２とディープ領域５４が設けられている。図３、４に示すように、酸化増速領域５２は、ｎ型領域であり、半導体基板１２の上面１２ａに露出する範囲に配置されている。図１に示すように、上面１２ａにおいて、各トレンチ２２の長手方向の端部は、酸化増速領域５２内に配置されている。図３、４に示すように、ディープ領域５４は、ｐ型領域であり、酸化増速領域５２の下側に配置されている。ディープ領域５４は、ボディ領域３４よりも深い位置まで伸びている。ディープ領域５４は、酸化増速領域５２の下端からドレイン領域３８の上端まで分布している。図１に示すように、ディープ領域５４はドリフト領域３６によってボディ領域３４から分離されている。
【００１６】
図３、４に示すように、終端領域５０内では、各トレンチ２２は、半導体基板１２の厚み方向（ｚ方向）においてディープ領域５４まで伸びている。すなわち、各トレンチ２２は、酸化増速領域５２を貫通してディープ領域５４まで達している。終端領域５０内でも、各トレンチ２２内にゲート絶縁膜７０とゲート電極７２が配置されている。図３に示すように、終端領域５０内では、ゲート電極７２の上面と半導体基板１２の上面１２ａ（すなわち、酸化増速領域５２の上面）が層間絶縁膜７４によって覆われている。図４に示すように、ゲート電極７２は、各トレンチ２２の長手方向の端部においてゲート引き出し線７６に接続されている。ゲート電極７２は、ゲート引き出し線７６を介して図示しないパッドに接続されている。
【００１７】
終端領域５０内では、電流はほとんど流れない。ディープ領域５４は、ＭＯＳＦＥＴ１０がオフしているときに、トレンチ２２の長手方向の端部における電界集中を抑制する。
【００１８】
次に、ＭＯＳＦＥＴ１０の製造方法について、図５〜１４を用いて説明する。なお、図５〜１４において、左側の図は図３に対応する断面を示しており、右側の図は図４に対応する断面を示している。まず、図５に示すように、ドレイン領域３８（ベースウエハ）上にドリフト領域３６をエピタキシャル成長させる。次に、図６に示すように、半導体基板１２に選択的にｐ型不純物をイオン注入することによって、終端領域５０内にディープ領域５４を形成する。
【００１９】
次に、図７に示すように、半導体基板１２に選択的にｐ型不純物を注入することによって、素子領域３０内にボディ領域３４を形成する。さらに、半導体基板１２に選択的にｎ型不純物（例えば、ヒ素、窒素、リン等）を注入することによって、素子領域３０内にソース領域３２を形成するとともに終端領域５０内に酸化増速領域５２を形成する。ソース領域３２と酸化増速領域５２は一度のイオン注入により形成される。したがって、ソース領域３２と酸化増速領域５２は、略同じ深さを有し、略同じｎ型不純物濃度を有する。
【００２０】
次に、図８に示すように、半導体基板１２の上面１２ａ上にマスク層８０（例えば、酸化シリコン層）を形成し、次に、ドライエッチングによってマスク層８０に開口部８２を形成する。開口部８２は、トレンチ２２を形成すべき範囲の上部に形成する。次に、マスク層８０を介して半導体基板１２の上面１２ａ（すなわち、開口部８２内の上面１２ａ）をＲＩＥ（reactive ion etching）によりエッチングすることで、トレンチ２２を形成する。トレンチ２２を形成したら、フッ酸等を用いてマスク層８０を除去する。
【００２１】
次に、半導体基板１２を加熱してその表面を酸化させる。これによって、図９に示すように、半導体基板１２の表面に犠牲酸化膜８４を形成する。すなわち、半導体基板１２の上面１２ａとトレンチ２２の内面に、犠牲酸化膜８４を形成する。ｎ型不純物（すなわち、ヒ素、窒素、または、リン等）は、半導体基板１２の酸化速度を増速させる。上述したように、酸化増速領域５２にはｎ型不純物が注入されているので、酸化増速領域５２はｎ型不純物を高濃度に含んでいる。したがって、半導体基板１２を酸化させるときに、酸化増速領域５２の表面では酸化が速く進む。このため、酸化増速領域５２の表面では、犠牲酸化膜８４が厚くなる。トレンチ２２の側面と半導体基板１２の上面１２ａとの間の角部では、側面側と上面側の両方から酸化が進行するので、犠牲酸化膜８４が特に厚くなる。他方、ディープ領域５４の表面では、酸化がゆっくり進む。したがって、ディープ領域５４の表面では、犠牲酸化膜８４が薄くなる。このため、トレンチ２２の内面のうちの酸化増速領域５２の露出範囲では、その下側の範囲（すなわち、ディープ領域５４の露出範囲）よりも厚く犠牲酸化膜８４が形成される。なお、図示していないが、素子領域３０内では、トレンチ２２の内面のうちのソース領域３２の露出範囲で、その下側の範囲（ボディ領域３４及びドリフト領域３６の露出範囲）よりも厚く犠牲酸化膜８４が形成される。
【００２２】
次に、図１０に示すように、フッ酸によって犠牲酸化膜８４をエッチングすることで、犠牲酸化膜８４を除去する。これによって、トレンチ２２の幅を拡大する。酸化増速領域５２の深さ範囲では、厚い犠牲酸化膜８４が除去されるので、トレンチ２２の幅の拡大量が大きくなる。このため、酸化増速領域５２の露出範囲では、その下側の範囲（すなわち、ディープ領域５４の露出範囲）よりも、トレンチ２２の幅が広くなる。すなわち、トレンチ２２が、開口部（上端部）付近で、底部付近よりも幅が広い形状となる。なお、図示していないが、素子領域３０内では、ソース領域３２の露出範囲で、その下側の範囲（ボディ領域３４及びドリフト領域３６の露出範囲）よりも、トレンチ２２の幅が広くなる。
【００２３】
次に、図１１に示すように、ＣＶＤ（chemical vapor deposition）によってゲート絶縁膜７０を形成する。ここでは、半導体基板１２の上面１２ａとトレンチ２２の内面に、ゲート絶縁膜７０を形成する。
【００２４】
次に、図１２に示すように、ＣＶＤによってトレンチ２２内と半導体基板１２上（すなわち、ゲート絶縁膜７０の表面）にポリシリコンを堆積させることによって、ポリシリコン層８６を形成する。このとき、トレンチ２２の開口部付近の幅が広いので、ＣＶＤの原料ガスがトレンチ２２のコーナー部２２ａ（トレンチ２２の長手方向の側面と底面との界面近傍の部分）まで届きやすい。このため、コーナー部２２ａに適切にポリシリコンを堆積させることができる。このため、コーナー部２２ａを含むトレンチ２２内全体に隙間なくポリシリコン層８６が形成される。コーナー部２２ａ近傍にボイドが形成されることを抑制することができる。
【００２５】
次に、図１３に示すように、半導体基板１２の上面１２ａ上のポリシリコン層８６のうち、ゲート引き出し線７６として利用しない部分をエッチングして除去する。トレンチ２２内には、ポリシリコン層８６を残存させる。トレンチ２２内に残存したポリシリコン層８６が、ゲート電極７２となる。ここでは、ゲート電極７２の上端がソース領域３２及び酸化増速領域５２の下端よりも上側に位置するように、エッチング量を調節する。
【００２６】
次に、図１４に示すように、ウエハの上面を覆うように、層間絶縁膜７４を形成する。次に、素子領域３０内の層間絶縁膜７４にコンタクトホール７４ａ（図２参照）を形成する。次に、素子領域３０内に、ソース電極１４（図２、４参照）を形成する。次に、半導体基板１２の下面１２ｂにドレイン電極１６（図２〜４参照）を形成する。以上の工程によって、図１〜４に示すＭＯＳＦＥＴ１０が完成する。
【００２７】
以上に説明したように、この製造方法では、上面１２ａにおいてトレンチ２２の長手方向の端部が酸化増速領域５２内に位置するようにトレンチ２２を形成する。そして、トレンチ２２の内面に犠牲酸化膜８４を形成し、その犠牲酸化膜８４を除去する。これによって、トレンチ２２の長手方向の端部において、トレンチ２２の開口部付近（酸化増速領域５２の深さ範囲）の幅を、トレンチ２２の底部付近（ディープ領域５４の深さ範囲）の幅よりも狭くする。このため、トレンチ２２のコーナー部２２ａに隙間なくゲート電極を充填することができ、コーナー部２２ａにボイドが形成されることを抑制することができる。
【００２８】
なお、上述した実施形態では、酸化増速領域５２を形成した後にトレンチ２２を形成したが、トレンチ２２を形成した後に酸化増速領域５２を形成してもよい。この場合、トレンチ２２を形成した後にトレンチ２２の長手方向の端部周辺にｎ型不純物を注入して酸化増速領域５２を形成すれば、トレンチ２２の長手方向の端部を酸化増速領域５２内に位置させることができる。
【００２９】
また、上記実施形態ではＭＯＳＦＥＴの製造方法について説明したが、ＩＧＢＴ（insulated gate bipolar transistor）等の他のトレンチゲート型のスイッチング素子に本明細書に開示の技術を適用してもよい。
【００３０】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００３１】
１２    ：半導体基板
１４    ：ソース電極
１６    ：ドレイン電極
２２    ：トレンチ
２２ａ  ：コーナー部
３０    ：素子領域
３２    ：ソース領域
３４    ：ボディ領域
３６    ：ドリフト領域
３８    ：ドレイン領域
５０    ：終端領域
５２    ：酸化増速領域
５４    ：ディープ領域
７０    ：ゲート絶縁膜
７２    ：ゲート電極
７４    ：層間絶縁膜
７６    ：ゲート引き出し線
８４    ：犠牲酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2020120047.tif 000009
【図８】
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【図９】
2020120047.tif 000011
【図１０】
2020120047.tif 000012
【図１１】
2020120047.tif 000013
【図１２】
2020120047.tif 000014
【図１３】
2020120047.tif 000015
【図１４】
2020120047.tif 000016
【図１５】
2020120047.tif 000017
【図１６】
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