(57)【要約】【課題】プレコーディングされたＰＡＭ４信号を受信する通信機器のバーストエラー耐性を試験するための試験信号を生成することができるバーストエラー付加装置、それを用いた試験信号発生装置、及びバーストエラー付加方法を提供する。【解決手段】バーストエラーをクロック周期単位でＰＡＭ４信号のＭＳＢ及びＬＳＢにそれぞれ付加するためのエラー信号を発生させるエラー信号発生部２２と、ＭＳＢ及びＬＳＢとエラー信号との排他的論理和演算をビット単位で行い、その演算結果として得られるビット列を出力するエラー付加部２３と、試験信号の所望のビット誤り率を実現するために必要なクロック周期の最小個数と、前記最小個数のクロック周期の期間にＭＳＢ及びＬＳＢに付加されるバーストエラーの数とを算出する算出部２５ｄと、を備える。【選択図】図１
2020120251.tif 000002
【特許請求の範囲】
【請求項１】
プレコーディングされたＰＡＭ４信号にバーストエラーを付加するバーストエラー付加装置（２０）であって、
前記ＰＡＭ４信号をＭＳＢとＬＳＢに分割する分割部（２１）と、
前記バーストエラーをクロック周期単位で前記ＭＳＢ及び前記ＬＳＢにそれぞれ付加するためのエラー信号を発生させるエラー信号発生部（２２）と、
前記ＭＳＢ及び前記ＬＳＢと前記エラー信号との排他的論理和演算をビット単位で行い、その演算結果として得られるビット列を出力するエラー付加部（２３）と、
前記エラー付加部から出力された前記ＭＳＢ及び前記ＬＳＢのビット列を合成して前記バーストエラーが付加されたＰＡＭ４信号を生成し、前記バーストエラーが付加されたＰＡＭ４信号を試験信号として出力する合成部（２４）と、
前記試験信号のビット誤り率が入力されるビット誤り率入力部（２５ａ）と、
前記バーストエラーに含まれる誤りビットの数が入力される誤りビット数入力部（２５ｂ）と、
前記ビット誤り率入力部に入力された前記ビット誤り率、前記誤りビット数入力部に入力された前記誤りビットの数、及び、前記クロック周期の１周期に含まれる前記ＰＡＭ４信号のビット数に基づいて、前記ビット誤り率を実現するために必要な前記クロック周期の最小個数と、前記最小個数の前記クロック周期の期間に前記ＭＳＢ及び前記ＬＳＢに付加される前記バーストエラーの数とを算出する算出部（２５ｄ）と、を備え、
前記エラー信号発生部は、前記算出部により算出された前記最小個数の連続する前記クロック周期の期間に、前記算出部により算出された前記数の前記バーストエラーを前記ＭＳＢ及び前記ＬＳＢに付加するための前記エラー信号を出力することを特徴とするバーストエラー付加装置。
【請求項２】
前記エラー信号発生部は、前記最小個数の連続する前記クロック周期の期間において、ｎ個のクロック周期ごとに１つの前記バーストエラーが前記ＭＳＢ及び前記ＬＳＢに付加されるパターンがｍ回繰り返されるとともに、ｎ＋１個のクロック周期ごとに１つの前記バーストエラーが前記ＭＳＢ及び前記ＬＳＢに付加されるパターンがｐ回繰り返されるように、前記エラー信号を発生させることを特徴とする請求項１に記載のバーストエラー付加装置。
【請求項３】
前記請求項１又は請求項２に記載のバーストエラー付加装置（２０）と、
プレコーディングされたＰＡＭ４信号を前記バーストエラー付加装置の前記分割部に出力するＰＡＭ４信号出力部（１０）と、を備える試験信号発生装置。
【請求項４】
プレコーディングされたＰＡＭ４信号にバーストエラーを付加するバーストエラー付加方法であって、
前記ＰＡＭ４信号をＭＳＢとＬＳＢに分割する分割ステップ（Ｓ５）と、
前記バーストエラーをクロック周期単位で前記ＭＳＢ及び前記ＬＳＢにそれぞれ付加するためのエラー信号を発生させるエラー信号発生ステップ（Ｓ４）と、
前記ＭＳＢ及び前記ＬＳＢと前記エラー信号との排他的論理和演算をビット単位で行い、その演算結果として得られるビット列を出力するエラー付加ステップ（Ｓ６）と、
前記エラー付加ステップから出力された前記ＭＳＢ及び前記ＬＳＢのビット列を合成して前記バーストエラーが付加されたＰＡＭ４信号を生成し、前記バーストエラーが付加されたＰＡＭ４信号を試験信号として出力する合成ステップ（Ｓ７）と、
前記試験信号のビット誤り率が入力されるビット誤り率入力ステップ（Ｓ１）と、
前記バーストエラーに含まれる誤りビットの数が入力される誤りビット数入力ステップ（Ｓ１）と、
前記ビット誤り率入力ステップに入力された前記ビット誤り率、前記誤りビット数入力ステップに入力された前記誤りビットの数、及び、前記クロック周期の１周期に含まれる前記ＰＡＭ４信号のビット数に基づいて、前記ビット誤り率を実現するために必要な前記クロック周期の最小個数と、前記最小個数の前記クロック周期の期間に前記ＭＳＢ及び前記ＬＳＢに付加される前記バーストエラーの数とを算出する算出ステップ（Ｓ２）と、を含み、
前記エラー信号発生ステップは、前記算出ステップにより算出された前記最小個数の連続する前記クロック周期の期間に、前記算出ステップにより算出された前記数の前記バーストエラーを前記ＭＳＢ及び前記ＬＳＢに付加するための前記エラー信号を出力することを特徴とするバーストエラー付加方法。
【請求項５】
前記エラー信号発生ステップは、前記最小個数の連続する前記クロック周期の期間において、ｎ個のクロック周期ごとに１つの前記バーストエラーが前記ＭＳＢ及び前記ＬＳＢに付加されるパターンがｍ回繰り返されるとともに、ｎ＋１個のクロック周期ごとに１つの前記バーストエラーが前記ＭＳＢ及び前記ＬＳＢに付加されるパターンがｐ回繰り返されるように、前記エラー信号を発生させることを特徴とする請求項４に記載のバーストエラー付加方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バーストエラー付加装置、それを用いた試験信号発生装置、及びバーストエラー付加方法に関し、特に、ＰＡＭ４伝送を使用する通信機器の誤り率測定用の試験信号を生成するためのバーストエラー付加装置、それを用いた試験信号発生装置、及びバーストエラー付加方法に関する。
【背景技術】
【０００２】
近年、通信システムは高速化の一途をたどっており、通信システムを構成する各種の通信機器の高性能化が進んでいる。そして、これらの通信機器における信号の品質評価の指標の一つとして、受信データのうちビット誤りが発生した数と受信データの総数との比較として定義されるビット誤り率が知られている。
【０００３】
ＩＥＥＥで定められる２００Ｇや４００Ｇなどの規格においては、ビットレートの超高速化に応えるため、これまでのＰＡＭ２（ＮＲＺ）信号による伝送ではなく、ＰＡＭ４信号による伝送が規定されている。ＰＡＭ４信号は、"０（００）"，"１（０１）"，"２（１０）"，"３（１１）"からなる４つのＰＡＭ４シンボルで構成されている。
【０００４】
ＰＡＭ４信号による伝送では、バーストエラーを除去するためのエンコーディング方法としてプレコーディングが使用されている。送信側の装置においてプレコーディングを実行するプレコードエンコーダは、下記の式（１）及び式（２）に従って、ＰＡＭ４信号をプレコードシンボルＰ（ｊ）に変換する処理を行うようになっている。
【０００５】
【数１】
2020120251.tif 000003
ここで、ｊは１以上の整数であるとする。Ｐ（ｊ）はｊ番目のプレコード（Precode）シンボルである。Ｇ（ｊ）はｊ番目のグレイコード（Gray Code）シンボルであり、ＰＡＭ４信号の４つのＰＡＭ４シンボル０，１，２，３がそれぞれ０，１，３，２に変換されたものである。
【０００６】
一方、受信側の装置においてプレコーディングされたＰＡＭ４信号をデコードするプレコードデコーダは、式（３）及び式（４）に従って、プレコードシンボルＰ（ｊ）をグレイコードＧ（ｊ）に変換する処理を行うようになっている。
【０００７】
【数２】
2020120251.tif 000004
ここで、ｊは１以上の整数であるとする。Ｐ（ｊ）はｊ番目のプレコードシンボルである。Ｇ（ｊ）はｊ番目のグレイコードシンボルである。
【０００８】
図５に、プレコードエンコーダから出力されるプレコーディングされたＰＡＭ４シンボルのＭＳＢ（最上位ビット）及びＬＳＢ（最下位ビット）の一例と、プレコードエンコーダから出力された上記のＰＡＭ４シンボルにエラーが付加された場合に、プレコードデコーダから出力されるグレイコードのＭＳＢ及びＬＳＢの一例を示す。図５中の網掛けはエラーが付加されたビット又はシンボルを示している。また、図５の「遷移差」の欄は、エラー付加前のプレコーディングされたＰＡＭ４シンボルと、エラー付加後のプレコーディングされたＰＡＭ４シンボルとのレベル差を示している。
【０００９】
図５に示すように、例えば、プレコーディングされたＰＡＭ４シンボルのＭＳＢのみに１ビットのエラーが付加された場合には、デコード後のグレイコードのＭＳＢに２ビットのエラーが生じる。一方、プレコーディングされたＰＡＭ４シンボルのＭＳＢのみにｎビット（ｎ≧２）のバーストエラーが付加された場合も、デコード後のグレイコードのＭＳＢに２ビットのエラーが生じる。このように、プレコーディングはＭＳＢに付加されたバーストエラーを除去するのに非常に有効なエンコーディング方法であることが分かる。
【００１０】
従来より、通信機器に対する誤り率測定用の試験信号を生成するために、データ信号にエラーを付加するエラー付加装置が用いられている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許第５２１５８８１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ＰＡＭ４レベルの遷移を伝送路等で発生する遷移に模擬するためには、ＰＡＭ４シンボルのＭＳＢとＬＳＢに同時にバーストエラーを付加することが必要である。しかしながら、特許文献１に開示されたエラー付加装置は、ＰＡＭ４信号をＭＳＢとＬＳＢとに分離する手段を備えていないため、ＰＡＭ４シンボルのＭＳＢとＬＳＢに同時にバーストエラーを付加できない。このため、上記の従来のエラー付加装置は、プレコーディングされたＰＡＭ４信号のバーストエラー耐性を試験するための試験信号を生成できないという問題があった。
【００１３】
本発明は、このような従来の課題を解決するためになされたものであって、プレコーディングされたＰＡＭ４信号を受信する通信機器のバーストエラー耐性を試験するための試験信号を生成することができるバーストエラー付加装置、それを用いた試験信号発生装置、及びバーストエラー付加方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明に係るバーストエラー付加装置は、プレコーディングされたＰＡＭ４信号にバーストエラーを付加するバーストエラー付加装置であって、前記ＰＡＭ４信号をＭＳＢとＬＳＢに分割する分割部と、前記バーストエラーをクロック周期単位で前記ＭＳＢ及び前記ＬＳＢにそれぞれ付加するためのエラー信号を発生させるエラー信号発生部と、前記ＭＳＢ及び前記ＬＳＢと前記エラー信号との排他的論理和演算をビット単位で行い、その演算結果として得られるビット列を出力するエラー付加部と、前記エラー付加部から出力された前記ＭＳＢ及び前記ＬＳＢのビット列を合成して前記バーストエラーが付加されたＰＡＭ４信号を生成し、前記バーストエラーが付加されたＰＡＭ４信号を試験信号として出力する合成部と、前記試験信号のビット誤り率が入力されるビット誤り率入力部と、前記バーストエラーに含まれる誤りビットの数が入力される誤りビット数入力部と、前記ビット誤り率入力部に入力された前記ビット誤り率、前記誤りビット数入力部に入力された前記誤りビットの数、及び、前記クロック周期の１周期に含まれる前記ＰＡＭ４信号のビット数に基づいて、前記ビット誤り率を実現するために必要な前記クロック周期の最小個数と、前記最小個数の前記クロック周期の期間に前記ＭＳＢ及び前記ＬＳＢに付加される前記バーストエラーの数とを算出する算出部と、を備え、前記エラー信号発生部は、前記算出部により算出された前記最小個数の連続する前記クロック周期の期間に、前記算出部により算出された前記数の前記バーストエラーを前記ＭＳＢ及び前記ＬＳＢに付加するための前記エラー信号を出力する構成である。
【００１５】
この構成により、本発明に係るバーストエラー付加装置は、プレコーディングされたＰＡＭ４信号を受信する通信機器のバーストエラー耐性を試験するための試験信号を生成することができる。本発明に係るバーストエラー付加装置は、ビット誤り率などのパラメータを変化させることにより、通信機器のバーストエラーに対する耐性を評価することができる。
【００１６】
また、本発明に係るバーストエラー付加装置においては、前記エラー信号発生部は、前記最小個数の連続する前記クロック周期の期間において、ｎ個のクロック周期ごとに１つの前記バーストエラーが前記ＭＳＢ及び前記ＬＳＢに付加されるパターンがｍ回繰り返されるとともに、ｎ＋１個のクロック周期ごとに１つの前記バーストエラーが前記ＭＳＢ及び前記ＬＳＢに付加されるパターンがｐ回繰り返されるように、前記エラー信号を発生させる構成であってもよい。
【００１７】
この構成により、本発明に係るバーストエラー付加装置は、プレコーディングされたＰＡＭ４信号のＭＳＢ及びＬＳＢに対して、時間的にほぼ均等な間隔でバーストエラーを付加することができる。これにより、本発明に係るバーストエラー付加装置は、短時間で効率的に誤り率測定を行うことを可能にする試験信号を生成できる。
【００１８】
また、本発明に係る試験信号発生装置は、上記のバーストエラー付加装置と、プレコーディングされたＰＡＭ４信号を前記バーストエラー付加装置の前記分割部に出力するＰＡＭ４信号出力部と、を備える構成である。
【００１９】
この構成により、本発明に係る試験信号発生装置は、プレコーディングされたＰＡＭ４信号を受信する通信機器のバーストエラー耐性を試験するための試験信号を生成することができる。
【００２０】
また、本発明に係るバーストエラー付加方法は、プレコーディングされたＰＡＭ４信号にバーストエラーを付加するバーストエラー付加方法であって、前記ＰＡＭ４信号をＭＳＢとＬＳＢに分割する分割ステップと、前記バーストエラーをクロック周期単位で前記ＭＳＢ及び前記ＬＳＢにそれぞれ付加するためのエラー信号を発生させるエラー信号発生ステップと、前記ＭＳＢ及び前記ＬＳＢと前記エラー信号との排他的論理和演算をビット単位で行い、その演算結果として得られるビット列を出力するエラー付加ステップと、前記エラー付加ステップから出力された前記ＭＳＢ及び前記ＬＳＢのビット列を合成して前記バーストエラーが付加されたＰＡＭ４信号を生成し、前記バーストエラーが付加されたＰＡＭ４信号を試験信号として出力する合成ステップと、前記試験信号のビット誤り率が入力されるビット誤り率入力ステップと、前記バーストエラーに含まれる誤りビットの数が入力される誤りビット数入力ステップと、前記ビット誤り率入力ステップに入力された前記ビット誤り率、前記誤りビット数入力ステップに入力された前記誤りビットの数、及び、前記クロック周期の１周期に含まれる前記ＰＡＭ４信号のビット数に基づいて、前記ビット誤り率を実現するために必要な前記クロック周期の最小個数と、前記最小個数の前記クロック周期の期間に前記ＭＳＢ及び前記ＬＳＢに付加される前記バーストエラーの数とを算出する算出ステップと、を含み、前記エラー信号発生ステップは、前記算出ステップにより算出された前記最小個数の連続する前記クロック周期の期間に、前記算出ステップにより算出された前記数の前記バーストエラーを前記ＭＳＢ及び前記ＬＳＢに付加するための前記エラー信号を出力する構成である。
【００２１】
この構成により、本発明に係るバーストエラー付加方法は、プレコーディングされたＰＡＭ４信号を受信する通信機器のバーストエラー耐性を試験するための試験信号を生成することができる。本発明に係るバーストエラー付加装置は、ビット誤り率などのパラメータを変化させることにより、通信機器のバーストエラーに対する耐性を評価することができる。
【００２２】
また、本発明に係るバーストエラー付加方法においては、前記エラー信号発生ステップは、前記最小個数の連続する前記クロック周期の期間において、ｎ個のクロック周期ごとに１つの前記バーストエラーが前記ＭＳＢ及び前記ＬＳＢに付加されるパターンがｍ回繰り返されるとともに、ｎ＋１個のクロック周期ごとに１つの前記バーストエラーが前記ＭＳＢ及び前記ＬＳＢに付加されるパターンがｐ回繰り返されるように、前記エラー信号を発生させる構成であってもよい。
【００２３】
この構成により、本発明に係るバーストエラー付加方法は、プレコーディングされたＰＡＭ４信号のＭＳＢ及びＬＳＢに対して、時間的にほぼ均等な間隔でバーストエラーを付加することができる。これにより、本発明に係るバーストエラー付加装置は、短時間で効率的に誤り率測定を行うことを可能にする試験信号を生成できる。
【発明の効果】
【００２４】
本発明は、プレコーディングされたＰＡＭ４信号を受信する通信機器のバーストエラー耐性を試験するための試験信号を生成することができるバーストエラー付加装置、それを用いた試験信号発生装置、及びバーストエラー付加方法を提供するものである。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態に係る試験信号発生装置の構成を示すブロック図である。
【図２】本発明の実施形態に係るバーストエラー付加装置の制御部により制御される、バーストエラーの出現タイミングを説明するための図である。
【図３】本発明の実施形態に係るバーストエラー付加装置の制御部により制御される、ＰＡＭ４信号に対するバーストエラーの付加を説明するための図である。
【図４】本発明の実施形態に係るバーストエラー付加装置を用いるバーストエラー付加方法の処理を説明するためのシーケンス図である。
【図５】プレコーディングによるバーストエラー除去を説明するための表である。
【発明を実施するための形態】
【００２６】
以下、本発明に係るバーストエラー付加装置、それを用いた試験信号発生装置、及びバーストエラー付加方法の実施形態について、図面を用いて説明する。
【００２７】
図１に示すように、本発明の実施形態に係る試験信号発生装置１００は、ＰＡＭ４信号出力部１０と、プレコーディングされたＰＡＭ４信号にバーストエラーを付加するバーストエラー付加装置２０と、を備え、被試験対象（Device Under Test：ＤＵＴ）２００に試験信号を出力するようになっている。
【００２８】
ＰＡＭ４信号出力部１０は、ＭＡＣフレームデータ出力部１１と、ＰＡＭ４処理部１３と、プレコードエンコーダ１４と、を含む。ＭＡＣフレームデータ出力部１１は、ＤＵＴ２００を試験するためのＭＡＣフレームのデータを試験信号データとしてＰＡＭ４処理部１３に出力するようになっている。
【００２９】
ＰＡＭ４処理部１３は、ＩＥＥＥ８０２．３に規定されたＰＡＭ４エンコーディングなどの処理を行うことにより、ＭＡＣフレームデータ出力部１１から出力されたＰＡＭ４信号を生成するようになっている。ＰＡＭ４信号は、"０（００）"，"１（０１）"，"２（１０）"，"３（１１）"からなる４つのＰＡＭ４シンボルで構成されている。
【００３０】
プレコードエンコーダ１４は、既に示した式（１）及び式（２）に従って、ＰＡＭ４処理部１３から出力されたＰＡＭ４信号をプレコードシンボルＰ（ｊ）に変換する処理を行うようになっている。
【００３１】
バーストエラー付加装置２０は、分割部２１と、エラー信号発生部２２と、エラー付加部２３と、合成部２４と、制御部２５と、表示部２６と、操作部２７と、を含む。
【００３２】
分割部２１は、ＰＡＭ４信号出力部１０のＰＡＭ４処理部１３から出力されたＰＡＭ４信号を、ＰＡＭ４シンボルのＭＳＢ（最上位ビット）とＬＳＢ（最下位ビット）とに分割するようになっている。
【００３３】
エラー信号発生部２２は、分割部２１から出力されたＰＡＭ４信号のＭＳＢ及びＬＳＢのそれぞれに対して、バーストエラーをクロック周期単位で付加するためのエラー信号を発生させるようになっている。本実施形態におけるクロック周期とは、例えば制御部２５からエラー信号発生部２２と分割部２１に共通して与えられるクロックの周期である。
【００３４】
すなわち、上記の制御部２５からのクロックにより、エラー信号発生部２２から出力されるエラー信号は、分割部２１から出力されるＭＳＢ及びＬＳＢのビット列の信号に同期するようにタイミング調整されているものとする。
【００３５】
エラー付加部２３は、分割部２１から出力されたＰＡＭ４信号のＭＳＢ及びＬＳＢと、エラー信号発生部２２から出力されたエラー信号との排他的論理和（ＸＯＲ）演算をビット単位で行い、その演算結果として得られるビット列を出力するようになっている。
【００３６】
合成部２４は、エラー付加部２３から出力されたＭＳＢ及びＬＳＢのビット列を合成してバーストエラーが付加されたＰＡＭ４信号を生成し、このバーストエラーが付加されたＰＡＭ４信号を試験信号としてＤＵＴ２００に出力するようになっている。
【００３７】
ＤＵＴ２００は、試験信号発生装置１００から出力された試験信号に対して、ＰＡＭ４処理部１３と逆の処理を行ってエラーが付加されたＰＡＭ４シンボルのプレコードをデコードして、ＰＡＭ４シンボルからＭＳＢ及びＬＳＢのビット列をデコードするようになっている。
【００３８】
制御部２５は、例えばＣＰＵ、ＲＯＭ、ＲＡＭ、ＨＤＤなどを含むマイクロコンピュータ又はパーソナルコンピュータ等で構成され、試験信号発生装置１００を構成する上記各部の動作を制御する。また、制御部２５は、ＲＯＭ等に記憶された所定のプログラムをＲＡＭに移して実行することにより、後述するビット誤り率入力部２５ａ、誤りビット数入力部２５ｂ、クロック周期ビット数入力部２５ｃ、算出部２５ｄ、及びタイミング制御部２５ｅをソフトウェア的に構成することが可能である。
【００３９】
なお、ビット誤り率入力部２５ａ、誤りビット数入力部２５ｂ、クロック周期ビット数入力部２５ｃ、算出部２５ｄ、及びタイミング制御部２５ｅは、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）などのディジタル回路で構成することも可能である。あるいは、ビット誤り率入力部２５ａ、誤りビット数入力部２５ｂ、クロック周期ビット数入力部２５ｃ、算出部２５ｄ、及びタイミング制御部２５ｅは、ディジタル回路によるハードウェア処理と所定のプログラムによるソフトウェア処理とを適宜組み合わせて構成することも可能である。
【００４０】
ビット誤り率入力部２５ａは、ユーザによる操作部２７への操作に応じて、合成部２４から出力される試験信号の所望のビット誤り率ＥＲが入力されるようになっている。
【００４１】
誤りビット数入力部２５ｂは、ユーザによる操作部２７への操作に応じて、１つのバーストエラーに含まれる誤りビットの所望の数ｂＥが入力されるようになっている。
【００４２】
クロック周期ビット数入力部２５ｃは、クロック周期の１周期に含まれるＰＡＭ４信号のビット数ｂｉｔｓが入力されるようになっている。このビット数ｂｉｔｓは、エラー付加部２３の構造によって決まる値である。
【００４３】
算出部２５ｄは、ビット誤り率入力部２５ａに入力されたビット誤り率ＥＲ、誤りビット数入力部２５ｂに入力された誤りビットの数ｂＥ、及び、クロック周期の１周期に含まれるＰＡＭ４信号のビット数ｂｉｔｓに基づいて、所望のビット誤り率を実現するために必要なクロック周期の最小個数と、この最小個数のクロック周期の期間に分割部２１から出力されたＭＳＢ及びＬＳＢに付加されるバーストエラーの数とを算出するようになっている。
【００４４】
タイミング制御部２５ｅは、算出部２５ｄにより算出された最小個数の連続するクロック周期の期間に、算出部２５ｄにより算出された数のバーストエラーをＭＳＢ及びＬＳＢに付加させるように、エラー信号発生部２２から出力されるエラー信号のタイミングを制御するタイミング信号を生成する。
【００４５】
エラー信号発生部２２は、タイミング制御部２５ｅから出力されるタイミング信号に従ってエラー信号を発生させる。例えば、このエラー信号は、上記の最小個数の連続するクロック周期の期間において、ｎ個のクロック周期ごとに１つのバーストエラーがＭＳＢ及びＬＳＢに付加されるパターンをｍ回繰り返させるとともに、ｎ＋１個のクロック周期ごとに１つのバーストエラーがＭＳＢ及びＬＳＢに付加されるパターンをｐ回繰り返させるようになっている。
【００４６】
表示部２６は、例えばＬＣＤやＣＲＴなどの表示機器で構成され、制御部２５からの制御信号に応じて、各種表示内容を表示するようになっている。さらに、表示部２６は、各種条件を設定するためのソフトキー、プルダウンメニュー、テキストボックスなどの操作対象の表示を行うようになっている。
【００４７】
操作部２７は、ユーザによる操作入力を受け付けるためのものであり、例えば表示部２６の表示画面の表面に設けられたタッチパネルで構成される。あるいは、操作部２７は、キーボード又はマウスのような入力デバイスを含んで構成されてもよい。また、操作部２７は、リモートコマンドなどによる遠隔制御を行う外部制御装置で構成されてもよい。
【００４８】
操作部２７への操作入力は、制御部２５により検知されるようになっている。例えば、操作部２７により、ＭＡＣフレームデータ出力部１１から出力させるＭＡＣフレームのデータの選択や、後述するＥＲ、ｂＥ、ｂｉｔｓなどの各種パラメータをユーザが任意に指定することなどが可能である。
【００４９】
以下、ビット誤り率入力部２５ａ、誤りビット数入力部２５ｂ、クロック周期ビット数入力部２５ｃ、算出部２５ｄ、及びタイミング制御部２５ｅが実行する処理の一例を説明する。
【００５０】
まず、ユーザによる操作部２７への操作により、ビット誤り率ＥＲ、１バーストエラー当たりの誤りビット数ｂＥ、及び、１クロック周期当たりのビット数ｂｉｔｓが、それぞれビット誤り率入力部２５ａ、誤りビット数入力部２５ｂ、及びクロック周期ビット数入力部２５ｃに入力される。
【００５１】
ビット誤り率ＥＲ（＝α×１０−Ｎ）は、ビット誤り率ＥＲ、１バーストエラー当たりの誤りビット数ｂＥ、１クロック周期当たりのビット数ｂｉｔｓ、注目するクロック周期の数Ｔｃｌｏｃｋ、及びＴｃｌｏｃｋ個のクロック周期の期間に含まれるバーストエラーの数Ｂを用いて、下記の式（５）のように表される。
【００５２】
【数３】
2020120251.tif 000005
ここで、式（５）の分母は注目する全ビット数であり、分子は注目する全ビット数に含まれる誤りビット数を表している。また、Ｂ≦ＴｃｌｏｃｋかつｂＥ≦ｂｉｔｓである。
【００５３】
式（５）は式（６）のように変形することができる。なお、式（６）では１クロック周期当たりのビット数ｂｉｔｓを２５６としている。
【００５４】
【数４】
2020120251.tif 000006
【００５５】
式（６）を約分すると、分子及び分母はそれぞれ式（７）及び式（８）に示すようになる。
【００５６】
【数５】
2020120251.tif 000007
【数６】
2020120251.tif 000008
ここで、式（７）及び式（８）の分母は、式（６）の分子と分母の最大公約数である。式（７）で与えられるＴｃｌｏｃｋの値は、所望のビット誤り率ＥＲを実現するために必要なクロック周期の最小個数である。また、式（８）で与えられるＢの値は、式（７）で与えられるＴｃｌｏｃｋ個のクロック周期に含まれるバーストエラーの数である。
【００５７】
すなわち、算出部２５ｄは、式（７）及び式（８）に従ってＴｃｌｏｃｋ及びＢを算出する。例えば、ビット誤り率ＥＲを３×１０−４（すなわち、α＝３かつＮ＝４）、誤りビット数ｂＥを３とすると、Ｔｃｌｏｃｋは６２５となり、Ｂは１６となる。
【００５８】
さらに、タイミング制御部２５ｅは、既に述べたｎ、ｍ、及びｐを以下の式（９）〜（１１）に従って算出する。
【００５９】
【数７】
2020120251.tif 000009
【数８】
2020120251.tif 000010
【数９】
2020120251.tif 000011
ここで、ｍｏｄ（Ｔｃｌｏｃｋ／Ｂ）は、ＴｃｌｏｃｋをＢで割ったときの余りである。このようにして、ｎ、ｍ、及びｐを算出することにより、Ｔｃｌｏｃｋ個のクロック周期の期間に、分割部２１から出力されたＰＡＭ４信号のＭＳＢ及びＬＳＢに対してほぼ均等にＢ個のバーストエラーを付加することができる。
【００６０】
ビット誤り率ＥＲが３×１０−４、誤りビット数ｂＥが３、Ｔｃｌｏｃｋが６２５、Ｂが１６である上記の例の場合、式（９）〜（１１）により、ｎ＝３９、ｍ＝１５、ｐ＝１となる。すなわち、図２に示すように、６２５個のクロック周期のうちの５８５（＝ｎ×ｍ）個については、３９個のクロック周期ごと（黒塗りで示す）に１つのバーストエラーが試験信号に含まれるパターンが１５回繰り返される。また、６２５個のクロック周期のうちの４０（＝（ｎ＋１）×ｐ）個については、４０個のクロック周期ごとに１つのバーストエラーが試験信号に含まれるパターンが１回繰り返される。６２６個目以降のクロック周期についても同様である。
【００６１】
なお、図２に示した例では、６２５個の連続するクロック周期において、３９個のクロック周期ごとのパターンが全て繰り返された後に、４０個のクロック周期ごとのパターンが１回繰り返されるようになっているが、本発明はこれに限定されない。例えば、３９個のクロック周期ごとのパターンと４０個のクロック周期ごとのパターンとがランダムな順序で配列されてもよい。
【００６２】
タイミング制御部２５ｅは、上記のようにして求めたバーストエラーの出現タイミングに応じて、分割部２１から出力されたＰＡＭ４信号のＭＳＢとＬＳＢのそれぞれに、クロック周期単位でバーストエラーを付加するためのタイミング信号を発生させる。１ＰＡＭ４シンボルは２ビットからなるため、例えば誤りビットの数ｂＥが２１である場合は、図３において黒塗りで示すように、１１ＰＡＭ４シンボル分のエラーがＭＳＢ及びＬＳＢに付加される。
【００６３】
以下、バーストエラー付加装置２０を用いるバーストエラー付加方法について、図４のシーケンス図を参照しながらその処理の一例を説明する。
【００６４】
まず、ユーザによる操作部２７への操作などにより各種パラメータが入力される（入力ステップＳ１）。これらのパラメータには、試験信号のビット誤り率ＥＲや、１つのバーストエラーに含まれる誤りビットの数ｂＥや、クロック周期の１周期に含まれるＰＡＭ４信号のビット数ｂｉｔｓなどが含まれる。
【００６５】
次に、算出部２５ｄは、入力ステップＳ１に入力されたビット誤り率ＥＲ、及び誤りビットの数ｂＥなどのパラメータに基づいて、所望のビット誤り率を実現するために必要なクロック周期の最小個数と、この最小個数のクロック周期の期間にＰＡＭ４信号のＭＳＢ及びＬＳＢに付加されるバーストエラーの数とを算出する（算出ステップＳ２）。
【００６６】
次に、タイミング制御部２５ｅは、エラー信号発生部２２から出力されるエラー信号のタイミングを制御するタイミング信号の出力を開始する（ステップＳ３）。
【００６７】
次に、エラー信号発生部２２は、分割部２１から出力されるＰＡＭ４信号のＭＳＢ及びＬＳＢのそれぞれに対して、バーストエラーをクロック周期単位で付加するためのエラー信号の出力を開始する（エラー信号発生ステップＳ４）。このエラー信号は、算出ステップＳ２により算出された最小個数の連続するクロック周期の期間において、ｎ個のクロック周期ごとに１つのバーストエラーがＭＳＢ及びＬＳＢに付加されるパターンをｍ回繰り返させるとともに、ｎ＋１個のクロック周期ごとに１つのバーストエラーがＭＳＢ及びＬＳＢに付加されるパターンをｐ回繰り返させるようになっている。
【００６８】
一方、分割部２１は、ＰＡＭ４信号出力部１０から出力されたＰＡＭ４信号をＭＳＢとＬＳＢに分割する処理を開始する（分割ステップＳ５）。
【００６９】
次に、エラー付加部２３は、分割ステップＳ５から出力されたＰＡＭ４信号のＭＳＢ及びＬＳＢと、エラー信号発生ステップＳ４から出力されたエラー信号とのＸＯＲ演算をビット単位で行い、その演算結果として得られるビット列の出力を開始する（エラー付加ステップＳ６）。
【００７０】
次に、合成部２４は、エラー付加ステップＳ６から出力されたＭＳＢ及びＬＳＢのビット列を合成してバーストエラーが付加されたＰＡＭ４信号を生成し、このバーストエラーが付加されたＰＡＭ４信号を試験信号として出力する処理を開始する（合成ステップＳ７）。
【００７１】
以上説明したように、本実施形態に係るバーストエラー付加装置２０は、ユーザにより試験信号のビット誤り率ＥＲや１バーストエラー当たりの誤りビット数ｂＥなどのパラメータが指定されることにより、プレコーディングされたＰＡＭ４信号を受信する通信機器のバーストエラー耐性を試験するための試験信号を生成することができる。本実施形態に係るバーストエラー付加装置２０は、例えばＰＡＭ４信号のＭＳＢとＬＳＢに同時にバーストエラーを付加できるため、上記のパラメータを変化させることにより、通信機器のバーストエラーに対する耐性を評価することができる。
【符号の説明】
【００７２】
１０  ＰＡＭ４信号出力部
１１  ＭＡＣフレームデータ出力部
１３  ＰＡＭ４処理部
１４  プレコードエンコーダ
２０  バーストエラー付加装置
２１  分割部
２２  エラー信号発生部
２３  エラー付加部
２４  合成部
２５  制御部
２５ａ  ビット誤り率入力部
２５ｂ  誤りビット数入力部
２５ｃ  クロック周期ビット数入力部
２５ｄ  算出部
２５ｅ  タイミング制御部
２６  表示部
２７  操作部
１００  試験信号発生装置
２００  ＤＵＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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