(57)【要約】【課題】トランジスタを含む回路基板同士の層間接続配線を高密度化できる技術を提供する。【解決手段】第１トランジスタＴＲ１は、第１埋め込み酸化膜１２上に形成された２つの拡散層３と、拡散層３よりも上層に形成されたゲート４と、を備え、第１埋め込み酸化膜１２には、貫通孔が形成され、前記貫通孔内に、第１トランジスタＴＲ１の１つの拡散層３Ｎに接続する裏面電極１６を備え、第１トランジスタＴＲ１と第２トランジスタＴＲ２との間に、貫通孔の直径よりも大きく形成され、裏面電極１６を介して第１トランジスタＴＲ１の拡散層３Ｎと電気的に接続されると共に、第２電極を介して第２トランジスタＴＲ２に電気的に接続される接合電極層５を備え、接合電極層５の面内における長さは、貫通孔の直径の１０倍よりも大きいサイズである。【選択図】図１
2020120046.tif 000002
【特許請求の範囲】
【請求項１】
第１トランジスタが第２トランジスタの上に積層された積層型半導体装置であって、
前記第１トランジスタは、第１埋め込み酸化膜上に形成された２つの拡散層と、前記拡散層よりも上層に形成されたゲートと、を備え、
前記第１埋め込み酸化膜には、貫通孔が形成され、前記貫通孔内に、前記第１トランジスタの１つの前記拡散層に接続する第１電極を備え、
前記第１トランジスタと前記第２トランジスタとの間に、前記貫通孔の直径よりも大きく形成され、前記第１電極を介して前記第１トランジスタの前記拡散層と電気的に接続されると共に、第２電極を介して前記第２トランジスタに電気的に接続される接合電極層を備え、
前記接合電極層の面内における長さは、前記貫通孔の直径の１０倍よりも大きいサイズである積層型半導体装置。
【請求項２】
前記貫通孔の直径は１００ｎｍよりも小さく、かつ、前記接合電極層の面内における長さは２５０ｎｍよりも大きい請求項１に記載の積層型半導体装置。
【請求項３】
前記第２トランジスタは、第２埋め込み酸化膜の下に形成された２つの拡散層と、前記拡散層よりも下層に形成されたゲートと、を備え、
前記第２埋め込み酸化膜には、前記第２トランジスタの１つの前記拡散層に接続する箇所に貫通孔が設けられており、前記貫通孔内に第３電極を備え、
前記第２電極は、前記拡散層に接続された第３電極と、前記第３電極に接続された第４電極と、を備える請求項１から請求項３のいずれか一項に記載の積層型半導体装置。
【請求項４】
前記第２電極は、前記第２トランジスタに接続されたビア電極と、前記ビア電極に接続された第５電極と、を備える請求項１から請求項３のいずれか一項に記載の積層型半導体装置。
【請求項５】
前記ビア電極および前記第５電極は同じ材料で形成されている請求項４に記載の積層型半導体装置。
【請求項６】
前記第５電極は、前記ビア電極に接続されたパッド電極と、前記パッド電極の上に接続された接合電極と、を備える請求項４に記載の積層型半導体装置。
【請求項７】
前記第１電極および前記接合電極層は同じ材料で形成されている請求項１から請求項６のいずれか一項に記載の積層型半導体装置。
【請求項８】
前記第１電極は、前記第１埋め込み酸化膜の貫通孔の裏面電極と、前記裏面電極と前記接合電極層との間に配置されるパッド電極と、を備える請求項１から請求項６のいずれか一項に記載の積層型半導体装置。
【請求項９】
請求項１から請求項８のいずれか一項に記載の積層型半導体装置と、
前記第１トランジスタと共に動作する第１回路ユニットを構成し、前記第１トランジスタと同じ階層に配置された少なくとも１つの第３トランジスタと、
前記第２トランジスタと共に動作する第２回路ユニットを構成し、前記第２トランジスタと同じ階層に配置された少なくとも１つの第４トランジスタと、を備え、
前記接合電極層は、前記第１トランジスタおよび前記第３トランジスタに対向するように複数のトランジスタにまたがって配置されている積層型集積回路。
【請求項１０】
請求項９に記載の積層型集積回路と、
前記第１回路ユニットに電気的に接続され、前記第１トランジスタおよび前記第３トランジスタが配置された階層の上に配置されたフォトダイオードと、を備えるイメージセンサ。
【請求項１１】
所定の位置合わせ精度の貼り合わせ装置を用いて、第１基板の下側に対して前記第１基板とは別に形成された第２基板を貼り合わせる積層型半導体装置の製造方法であって、
第１支持層と、前記第１支持層上に形成された第１埋め込み酸化膜と、前記第１埋め込み酸化膜上の２つの拡散層および前記拡散層よりも上層に形成されたゲートを有する第１トランジスタと、を含む前記第１基板を形成する工程と、
前記第１基板の上に第３基板を接合し、前記第１基板の下から前記第１支持層を除去して前記第１埋め込み酸化膜を露出させる工程と、
前記第１埋め込み酸化膜において前記第１トランジスタの１つの前記拡散層に接続する箇所に貫通孔を開口し前記貫通孔内に第１電極を形成する工程と、
前記第１埋め込み酸化膜の表面に、前記第１電極を介して前記第１トランジスタの前記拡散層と電気的に接続される接合電極層を前記貫通孔より大きく形成する工程と、
第２支持層と、前記第２支持層上に形成された第２埋め込み酸化膜と、前記第２埋め込み酸化膜上の２つの拡散層および前記拡散層よりも上層に形成されたゲートを有する第２トランジスタと、前記第２トランジスタに電気的に接続される第２電極と、を含む前記第２基板を形成する工程と、
前記第２電極に対して前記接合電極層が接合するように前記第２基板に前記第１基板を貼り合わせる工程と、を有し、
前記接合電極層の面内における一方向の長さが、前記位置合わせ精度よりも大きくなるように前記接合電極層を形成する積層型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の高集積化のために、トランジスタを含む回路基板を積層する積層型半導体装置が知られている。積層の手段としては、シリコン貫通電極（Through Silicon Via：ＴＳＶ）を用いたものが広く知られている（非特許文献１参照）。ＴＳＶのサイズは、一般に３μｍ以上であり、一般的なトランジスタのサイズよりも大きい。そのため、通常、ＴＳＶは、回路エリアの外側（例えばチップの周辺部）に配置され、多数のトランジスタを有するブロックごとに1つのＴＳＶを接続して、層間の信号を伝達している。
【０００３】
近年、ロジック回路・メモリ・イメージセンサなどのデバイスにおいて、高密度化の要求が高まり、積層技術による集積化が注目されている。これまではＴＳＶによる積層が主流であったが、さらなる高密度化には、別基板に形成した単体のトランジスタあるいは少数のトランジスタからなる回路ユニット同士を層間接続することが望ましい。ＴＳＶでは上述のようにサイズが大きいため、このような高密度な配線を行うには適していない。
【０００４】
一方、完全空乏型ＳＯＩ（Fully Depleted Silicon on Insulator：ＦＤＳＯＩ）基板上のトランジスタの拡散層に対して裏面配線を形成する方法は、微細な電極を形成できるため、高密度化に有効な技術であると言える（特許文献１、非特許文献２〜４参照）。ここで、非特許文献２に記載された積層型半導体装置の製造方法の概略について図１０（ａ）〜図１０（ｄ）を参照して説明する。なお、各断面図においてハッチングを省略している場合がある。この方法では、まず、ＦＤＳＯＩ基板として、図１０（ａ）に示す第１の基板２１０を形成する。第１の基板２１０は、第１支持層１１と、第１支持層１１上に形成された第１埋め込み酸化膜（ＢＯＸ：Buried Oxide）１２と、トランジスタＴＲ１１と、ビア電極１８と、層間絶縁膜１９ａと、を備えている。トランジスタＴＲ１１は、例えばＮチャネルＭＯＳトランジスタである。トランジスタＴＲ１１は、チャネル領域２と、Ｎ型の拡散層３Ｎと、ゲート４と、を備えている。図１０では、左の拡散層がドレイン領域、右の拡散層がソース領域であることとしている。第１の基板２１０の回路の裏面に対して、別の基板の回路を積層する場合に、その準備として、図１０（ｂ）に示すように、第１の基板２１０の表側の面を、第２の基板２２０に接合する。第２の基板２２０は、第２支持層２１と、第２支持層２１の上（図面においては下）に形成された第２埋め込み酸化膜２２と、トランジスタＴＲ１２と、ビア電極２８と、層間絶縁膜１９ａと、を備えている。トランジスタＴＲ１２は、例えばＰチャネルＭＯＳトランジスタである。トランジスタＴＲ１２は、チャネル領域２と、Ｐ型の拡散層３Ｐと、ゲート４と、を備えている。第１の基板２１０と第２の基板２２０とは、トランジスタＴＲ１１の拡散層３Ｎに接続されたビア電極１８と、トランジスタＴＲ１２の拡散層３Ｐに接続されたビア電極２８と、が接続されて電気的に導通するように接合される。
【０００５】
次に、図１０（ｂ）において下側に配置された第１の基板２１０の第１支持層１１を除去する。以下では、第１支持層１１を除去した基板を、第１の基板２１０ａと表記する。そして、図１０（ｃ）に示すように第１埋め込み酸化膜１２に貫通孔を形成し、トランジスタＴＲ１１の拡散層に接続するように裏面電極１６を形成する。一方、図１０（ｄ）に示すように、第２の基板２２０と同様にプロセスした第３の基板２３０を準備する。そして、先に裏面電極１６を形成した第１の基板２１０ａの回路の裏面に対して、第３の基板２３０の回路を光学的に位置合わせして接合する。このとき、基板２３０においてトランジスタＴＲ１２の拡散層３Ｐに接続されたビア電極３８と、第１の基板２１０ａの裏面電極１６とが接合される。
【０００６】
また、非特許文献３では、図１１に示すような三次元集積ＣＭＯＳイメージセンサ７０が提案されている。図１１には、一例として５×４画素の領域の概念図とその分解斜視図を模式的に示している。このデバイスは、受光部や信号処理回路などの機能を持つ複数の基板を積層した３次元構造を有する。最下層の基板７８は、埋め込み酸化膜を含めた支持基板であり、最上層の基板７１は、各画素８０の受光部を集積したフォトダイオードを備えている。中層に位置する３層の基板７５〜７７は、ＡＤ変換等の信号処理機能を持った基板であり、図示を省略しているが各層の基板にはそれぞれ、トランジスタ、配線、絶縁層が存在している。ここでは、３層の基板に配置された回路によって、画素ごとの信号処理回路７９が構成されている。なお、アナログ信号の増幅回路７３の階層は、配線が貫通する孔が空いた絶縁層７２を介して基板７１に接合されると共に、同様の絶縁層７４を介して基板７５に接合される。各画素８０の受光部で発生した信号は、基板の深さ方向に伝達され、受光部直下にある画素ごとの信号処理回路７９で処理される。このデバイスでは、信号処理回路を３次元的に集積することができるため、画素サイズを拡大することなく画素並列信号処理が可能となり、超高精細と高フレームレートとが両立できる。
【０００７】
また、非特許文献４には、１画素当たりに１つの層間接続電極を用いてＣＭＯＳイメージセンサを製造した実験について記載されている。この実験では、図１２に示すように、画素（Pixel）のサイズは一辺が５４μｍであって、直径５μｍ以下のＡｕ層間接続電極（図中の小丸）をそれぞれ有した上層の基板９１と下層の基板９２とを、貼り合わせ精度１μｍで接合して動作させている。
なお、基板接合の合わせ精度は、近年の積層技術の進展に伴って向上し、高精度なものでは２５０ｎｍを達成していることが報告されている（非特許文献５参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特公平５−３９３４５号公報
【非特許文献】
【０００９】
【非特許文献１】傳田精一：”3次元チップ積層のための.シリコン貫通電極(TSV)の開発動向”, 表面技術, Vol.58, No.12, pp.712-718 (2007).
【非特許文献２】M. Goto, et al. “3-D Silicon-on-Insulator Integrated Circuits With NFET and PFET on Separate Layers Using Au/SiO2 Hybrid Bonding”, IEEE Trans. Electron Devices, Vol. 61, No. 8, pp.2886-2892 (2014).
【非特許文献３】M. Goto, et al. “Pixel-Parallel 3-D Integrated CMOS Image Sensors With Pulse Frequency Modulation A/D Converters Developed by Direct Bonding of SOI Layers”, IEEE Trans. Electron Devices, Vol. 62, No. 11, pp.3530-3535 (2015).
【非特許文献４】M. Goto, et al. “Quarter Video Graphics Array Full-Digital Image Sensing with Wide Dynamic Range and Linear Output Using Pixel-Wise 3D Integration”, 2018 IEEE International Symposium on Circuits and Systems (ISCAS), DOI:10.1109/ISCAS.2018.8351002 (2018).
【非特許文献５】M. Okada, et al. “High-precision wafer-level Cu-Cu bonding for 3DICs”, IEEE IEDM Tech. Dig., 27.2 (2014).
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ＦＤＳＯＩ基板のＢＯＸ（埋め込み酸化膜）内に形成される裏面電極のサイズを試算すると、現在のプロセスでは数１０ｎｍまで縮小できることとなる。これは、裏面電極が、ＬＳＩ（Large-scale Integrated Circuit）で使用されている配線工程と同様に、ステッパ等のリソグラフィで形成できることから、裏面電極のサイズをゲート長と同程度まで縮小可能であることによるものである。しかしながら、理論的にはこのような数１０ｎｍの微細な裏面電極が形成できたとしても、層間接続に必須の基板接合の合わせ精度が数１００ｎｍのオーダーであるため、数１０ｎｍの電極同士を接合して接続することが困難である、という問題があった。
【００１１】
本発明は、以上のような問題点に鑑みてなされたものであり、トランジスタを含む回路基板同士の層間接続配線を高密度化することができる積層型半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００１２】
前記課題を解決するために、本発明に係る積層型半導体装置は、第１トランジスタが第２トランジスタの上に積層された積層型半導体装置であって、前記第１トランジスタは、第１埋め込み酸化膜上に形成された２つの拡散層と、前記拡散層よりも上層に形成されたゲートと、を備え、前記第１埋め込み酸化膜には、貫通孔が形成され、前記貫通孔内に、前記第１トランジスタの１つの前記拡散層に接続する第１電極を備え、前記第１トランジスタと前記第２トランジスタとの間に、前記貫通孔の直径よりも大きく形成され、前記第１電極を介して前記第１トランジスタの前記拡散層と電気的に接続されると共に、第２電極を介して前記第２トランジスタに電気的に接続される接合電極層を備え、前記接合電極層の面内における長さは、前記貫通孔の直径の１０倍よりも大きいサイズである。
【００１３】
また、本発明に係る積層型半導体装置の製造方法は、所定の位置合わせ精度の貼り合わせ装置を用いて、第１基板の下側に対して前記第１基板とは別に形成された第２基板を貼り合わせる積層型半導体装置の製造方法であって、第１支持層と、前記第１支持層上に形成された第１埋め込み酸化膜と、前記第１埋め込み酸化膜上の２つの拡散層および前記拡散層よりも上層に形成されたゲートを有する第１トランジスタと、を含む前記第１基板を形成する工程と、前記第１基板の上に第３基板を接合し、前記第１基板の下から前記第１支持層を除去して前記第１埋め込み酸化膜を露出させる工程と、前記第１埋め込み酸化膜において前記第１トランジスタの１つの前記拡散層に接続する箇所に貫通孔を開口し前記貫通孔内に第１電極を形成する工程と、前記第１埋め込み酸化膜の表面に、前記第１電極を介して前記第１トランジスタの前記拡散層と電気的に接続される接合電極層を前記貫通孔よりも大きく形成する工程と、第２支持層と、前記第２支持層上に形成された第２埋め込み酸化膜と、前記第２埋め込み酸化膜上の２つの拡散層および前記拡散層よりも上層に形成されたゲートを有する第２トランジスタと、前記第２トランジスタに電気的に接続される第２電極と、を含む前記第２基板を形成する工程と、前記第２電極に対して前記接合電極層が接合するように前記第２基板に前記第１基板を貼り合わせる工程と、を有し、前記接合電極層の面内における一方向の長さが、前記位置合わせ精度よりも大きくなるように前記接合電極層を形成する。
【発明の効果】
【００１４】
本発明は、以下に示す優れた効果を奏するものである。
積層型半導体装置によれば、シリコン貫通電極を用いることなく、トランジスタを含む回路基板同士の層間接続配線を高密度化することができる。したがって、トランジスタを含む回路基板を積層することによる高集積化と、層間接続配線の高密度化とによって、ロジック回路・メモリ・イメージセンサなどのデバイスにおいて、半導体集積回路のさらなる高集積化を実現できる。
また、積層型半導体装置の製造方法によれば、トランジスタを含む回路基板同士の層間接続配線を高密度化した積層型半導体装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態に係る積層型半導体装置を模式的に示す断面図である。
【図２】（ａ）〜（ｄ）は、図１の積層型半導体装置の製造工程を模式的に示す断面図である。
【図３】（ａ）〜（ｃ）は、図１の積層型半導体装置の製造工程を模式的に示す断面図である。
【図４】図１の積層型半導体装置の製造工程を模式的に示す断面図である。
【図５】（ａ）〜（ｄ）は、積層型半導体装置の変形例を模式的に示す断面図である。
【図６】（ａ）〜（ｂ）は、積層型半導体装置の変形例を模式的に示す断面図である。
【図７】積層型半導体装置の変形例を模式的に示す断面図である。
【図８】本発明の実施形態に係る積層型集積回路を模式的に示す断面図である。
【図９】本発明の実施形態に係るイメージセンサを模式的に示す断面図である。
【図１０】（ａ）〜（ｄ）は、従来技術に係る積層型半導体装置の製造工程を模式的に示す断面図である。
【図１１】三次元集積ＣＭＯＳイメージセンサの概念図および模式的な分解斜視図である。
【図１２】従来技術に係る実験で製造されたイメージセンサの貼り合わせ工程前における２つの基板の外観を示す上面図である。
【発明を実施するための形態】
【００１６】
（第１実施形態）
［積層型半導体装置の構成］
まず、積層型半導体装置の構成について図１を参照して説明する。積層型半導体装置１は、第１トランジスタＴＲ１が第２トランジスタＴＲ２の上に積層されている。この積層型半導体装置１は、第２トランジスタＴＲ２を含む回路基板の上に、第１トランジスタＴＲ１を含む回路基板が接合されて成る。
第１トランジスタＴＲ１を含む回路基板は、第１トランジスタＴＲ１と、第１埋め込み酸化膜１２と、接合電極層５と、接合電極１５と、裏面電極１６と、パッド電極１７と、ビア電極１８と、層間絶縁膜１９ａと、絶縁保護膜１９ｂとを備えている。
第２トランジスタＴＲ２を含む回路基板は、第２トランジスタＴＲ２と、第２支持層２１と、第２埋め込み酸化膜２２と、接合電極２５と、パッド電極２７と、ビア電極２８と、層間絶縁膜１９ａと、を備えている。
【００１７】
第１トランジスタＴＲ１は、第２トランジスタＴＲ２と同様の構造であり、例えばＮチャネルＭＯＳトランジスタである。第１トランジスタＴＲ１は、第１埋め込み酸化膜１２上に形成されたチャネル領域２および２つの拡散層３Ｎと、拡散層３Ｎよりも上層に形成されたゲート４と、を備えている。以下、トランジスタや基板において、ゲートが設けられている側の面をトランジスタの表面、拡散層が設けられている側の面をトランジスタの裏面ともいう。第１埋め込み酸化膜１２には、第１トランジスタＴＲ１の１つの拡散層３（図１において右）に接続する箇所に貫通孔が設けられており、貫通孔内に裏面電極１６を備えている。第１埋め込み酸化膜１２の貫通孔は、穴径が１００ｎｍよりも小さいことが好ましく、ゲート長程度であることがより好ましく、２０ｎｍ以下であることがさらに好ましい。
【００１８】
積層型半導体装置１は、第１トランジスタＴＲ１と第２トランジスタＴＲ２との間に、接合電極層５を備えている。接合電極層５は、第１電極を介して第１トランジスタＴＲ１の拡散層３と電気的に接続されている。第１電極は、ここでは、裏面電極１６で構成されている。また、接合電極層５は、第２電極を介して第２トランジスタＴＲ２に電気的に接続されている。第２電極は、ここでは、接合電極２５と、パッド電極２７と、ビア電極２８と、で構成されている。
【００１９】
接合電極層５は、第１埋め込み酸化膜１２の貫通孔の径よりも大きく形成されている。したがって、接合電極層５は、ビア電極１８の径よりも大きく形成されている。接合電極層５の面内における一方向の長さは、第１トランジスタＴＲ１と第２トランジスタＴＲ２とを貼り合わせるときの位置合わせ精度よりも大きいサイズである。接合電極層５の面内における一方向の長さは、例えば２５０ｎｍよりも大きく形成される。このとき、第１埋め込み酸化膜１２の貫通孔の直径やビア電極１８の径は例えば２０ｎｍ程度に形成される。このように、接合電極層５の面内における一方向の長さは、第１埋め込み酸化膜１２の貫通孔の直径やビア電極１８の径の１０倍よりも大きいことが好ましい。
接合電極層５の材料としては、接合に適した材料、例えばＣｕやＡｕなどの金属を用いることができる。接合電極層５の周囲には絶縁保護膜１９ｂが形成されている。絶縁保護膜１９ｂの材料としては、例えばＳｉＯ２やＡｌ2Ｏ3等の酸化膜や、Ｓｉ3Ｎ4やＭｇＦ2等を用いることができる。
【００２０】
第１トランジスタＴＲ１の他の拡散層３（図１において左）は、例えばビア電極１８に接続されている。ビア電極１８のサイズは、ゲート長程度であることがより好ましく、２０ｎｍ以下であることがさらに好ましい。ここでは、ビア電極１８のサイズは、例えば２０ｎｍであり、接合の合わせ精度（例えば２５０ｎｍ）よりも小さいものとする。ビア電極１８は、パッド電極１７に接続されている。パッド電極１７は、面内における一方向の長さが、接合の合わせ精度よりも大きいサイズである。ここで、ビア電極１８およびパッド電極１７の材料としては、例えば、Ａｌ、Ｃｕ、Ａｕ、Ｗなどの金属を用いることができる。パッド電極１７は、パッドの形状でなくてもよく、通常の配線の一部を使用していてもよい。多層の金属配線を用いる場合は、最上位の金属配線層をパッド電極として用いることが望ましい。また、パッド電極１７は、接合電極１５に接続されている。接合電極１５は、接合電極層５と同様であり、パッド電極１７と同程度のサイズに形成されている。ビア電極１８、パッド電極１７、接合電極１５および第１トランジスタＴＲ１の周囲には層間絶縁膜１９ａが形成されている。層間絶縁膜１９ａの材料としては、例えばＳｉＯ２やＡｌ2Ｏ3等の酸化膜や、Ｓｉ3Ｎ4やＭｇＦ2等を用いることができる。層間絶縁膜１９ａの材料は、絶縁保護膜１９ｂの材料と同じでもよい。
【００２１】
第２トランジスタＴＲ２は、第２埋め込み酸化膜２２上に形成されたチャネル領域２および２つの拡散層３Ｎと、拡散層３Ｎよりも上層に形成されたゲート４と、を備えている。第２埋め込み酸化膜２２は、第２支持層２１上に形成されている。第２支持層２１は、第２トランジスタＴＲを支持するものであり、例えばシリコンで構成されている。第２トランジスタＴＲ２の１つの拡散層３（図１において左）は、例えばビア電極２８に接続されている。ビア電極２８はパッド電極２７に接続されており、パッド電極２７は、接合電極２５に接続されている。ビア電極２８、パッド電極２７、接合電極２５は、それぞれ、ビア電極１８、パッド電極１７、接合電極１５と同様に形成されている。
【００２２】
［積層型半導体装置の製造方法］
次に、積層型半導体装置１の製造方法について図１〜図４を参照して説明する。なお、図１０に示した従来技術の製造工程と同じ工程については説明を適宜省略する。積層型半導体装置１の製造方法では、所定の位置合わせ精度の貼り合わせ装置を用いて、第１基板１１０（図３（ｃ）参照）の下側に対して第１基板１１０とは別に形成された第２基板１２０（図４参照）を貼り合わせる。位置合わせ精度は、例えば２５０ｎｍであるものとする。
【００２３】
図２（ａ）に示す基板は、第１支持層１１と、第１支持層１１上に形成された第１埋め込み酸化膜１２と、第１埋め込み酸化膜１２上の２つの拡散層３および拡散層３よりも上層に形成されたゲート４を有する第１トランジスタＴＲ１と、を含んでいる。この基板は、概略、次のようにして形成される。まず、完全空乏型ＳＯＩ（ＦＤＳＯＩ）基板に第１トランジスタＴＲを形成する。ここでは、第１トランジスタＴＲ１は、例えばＮチャネルＭＯＳトランジスタである。第１トランジスタＴＲ１は、チャネル領域２と、Ｎ型の拡散層３Ｎと、ゲート４と、を備えている。そして、通常の配線工程で、ビア電極１８と、接合の合わせ精度よりも大きいサイズのパッド電極１７を形成する。ここで、ビア電極１８およびパッド電極１７の材料としては、例えば、Ａｌ、Ｃｕ、Ａｕ、Ｗなどの金属を用いることができる。パッド電極１７は、パッドの形状でなくてもよく、通常の配線の一部を使用していてもよい。多層の金属配線を用いる場合は、最上位の金属配線層をパッド電極として用いることが望ましい。
【００２４】
次に、パッド電極１７等の上にＳｉＯ２などの絶縁膜を形成する。その後、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）によって、表面を平坦化する。さらに、パターニングにより接合電極用の穴を形成する。その後、図２（ｂ）に示すように、メッキ等で、接合電極用の穴を完全に埋めるように接合用の金属膜１５１を形成する。この金属膜１５１は、例えばＡｕ、Ｃｕなどを用いることができる。
次に、ＣＭＰによって、層間絶縁膜１９ａが露出するまで研磨と表面平坦化を行う。
これにより、図２（ｃ）に示すように、接合電極１５を形成する。ここでは、この状態の基板を第１基板１１０と呼ぶ。
【００２５】
次に、第１基板１１０の裏側の面を加工するために、第１基板１１０の表側の面をダミー基板に接合する。ダミー基板は、後で除去することとしてもよいし、そのままでも構わない。後で除去する場合、回路が形成されていない基板であっても構わない。ここでは、第１基板１１０と同様にプロセスした基板（第３基板１３０）をダミー基板として用いることとする。すなわち、図２（ｄ）に示すように、第１基板１１０の表側の面を、第３基板１３０の表側の面に直接接合する。図面では、基板接合の界面を破線で示している。この際、接合の前処理として、プラズマによる表面活性化処理を行うこともできる。なお、第３基板１３０は、第１トランジスタＴＲ１の代わりにトランジスタＴＲ１Ｂを備えている点が第１基板１１０と相違する。ここでは、トランジスタＴＲ１Ｂは、例えばＰチャネルＭＯＳトランジスタである。トランジスタＴＲ１Ｂは、チャネル領域２と、Ｐ型の拡散層３Ｐと、ゲート４と、を備えている。なお、ＰＮを特に区別しない場合、単に拡散層３と表記する。
【００２６】
次に、図２（ｄ）において下側に配置された第１基板１１０の下から第１支持層１１を除去して、図３（ａ）に示すように、第１埋め込み酸化膜１２を露出させる。ここでは、第１支持層１１を除去した基板を、第１基板１１０ａと表記する。そして、第１基板１１０ａの第１埋め込み酸化膜１２において、第１トランジスタＴＲ１の１つの拡散層３に接続する箇所に貫通孔を開口し貫通孔内に第１電極（裏面電極１６）を形成する。裏面電極１６は、第１トランジスタＴＲの拡散層に接続して電気的に導通している。
【００２７】
次に、第１基板１１０ａにおいて、第１埋め込み酸化膜１２の上（図面では下側）に、化学気相蒸着（Chemical Vapor Deposition：ＣＶＤ）等でＳｉＯ２などの絶縁保護膜１９ｂを形成し、ＣＭＰで表面を平坦化する。さらに、図３（ｂ）に示すように、パターニングにより接合電極層用の穴を形成する。このとき、接合電極層用の穴径は、基板接合の位置合わせ精度よりも大きくなるようにする。そして、メッキ等で、接合電極層用の穴を完全に埋めるように接合用の金属膜５１を形成する。
【００２８】
次に、第３基板１３０と接合された第１基板１１０ａにおいて、ＣＭＰによって、絶縁保護膜１９ｂが露出するまで研磨と表面平坦化を行い、余分な金属膜５１を除去することで、図３（ｃ）に示すように、接合電極層５が形成される。これにより、接合電極層５の面内における一方向の長さが、位置合わせ精度よりも大きくなる。また、第１埋め込み酸化膜１２の裏面に、第１電極（裏面電極１６）を介して第１トランジスタＴＲ１の拡散層３と電気的に接続される接合電極層５を、第１埋め込み酸化膜１２の貫通孔よりも大きく形成できる。
【００２９】
上記工程により、接合電極層５を備える第１基板１１０ａが形成される。一方、図４に示す第２基板１２０を準備する。第２基板１２０は、第２支持層２１と、第２支持層２１上に形成された第２埋め込み酸化膜２２と、第２埋め込み酸化膜２２上の２つの拡散層３および拡散層３よりも上層に形成されたゲート４を有する第２トランジスタＴＲ２と、第２トランジスタＴＲ２に電気的に接続される第２電極と、を含んでいる。この第２基板１２０は、図２（ａ）〜図２（ｃ）に示した工程で第１基板１１０と同様にプロセスした基板である。第２基板１２０において、トランジスタＴＲ２、第２支持層２１、第２埋め込み酸化膜２２、ビア電極２８、パッド電極２７および接合電極２５は、それぞれ、第１基板１１０の第１トランジスタＴＲ１、第１支持層１１、第１埋め込み酸化膜１２、ビア電極１８、パッド電極１７および接合電極１５と同様に形成されている。
【００３０】
そして、図４に示すように、接合電極層５を備える第１基板１１０ａを、別に準備した第２基板１２０に貼り合わせる。このとき、接合電極層５が、第２基板１２０の接合電極２５（第２電極）に対面して接合するように貼り合わせる。これにより、積層型半導体装置として、３層の集積回路やイメージセンサ等を形成することができる。ここで、ビア電極１８、２８はゲート長と同程度のサイズであるが、接合電極層５および接合電極２５は接合の合わせ精度よりも大きいサイズであるため、位置合わせが可能となる。
【００３１】
続いて、ダミー基板として用いた第３基板１３０を剥離すると、図１に示すような最小構成の積層型半導体装置１を製造することができる。ただし、第３基板１３０の剥離は必須ではなく、そのまま残して３層の積層型半導体装置としても構わない。
【００３２】
本実施形態に係る積層型半導体装置の製造方法によれば、第１トランジスタＴＲ１の裏面電極１６のサイズを最小にすることでトランジスタの高集積化を可能とし、なおかつ、裏面電極１６を大きいサイズの接合電極層５に接続することで、トランジスタの裏面からのトランジスタ同士の接続が可能となる。
【００３３】
接合電極層５がビア電極１８よりも大きいとは言っても、トランジスタの一部、全部あるいは複数のトランジスタの裏面に広がる形状で電極を形成できるため、トランジスタの集積度を低下させることがない。また、トランジスタの裏面に電極があっても、絶縁保護膜１９ｂや層間絶縁膜１９ａで絶縁されているため、集積回路等の動作が可能である。
【００３４】
以下、第１の実施形態に係る複数の変形例について図５〜図７を参照して説明する。
＜変形例１＞
トランジスタの表面の電極については、図２（ｃ）に示した構成に限定されるものではなく、例えば図５（ａ）に示す構成や図５（ｂ）に示す構成であってもよい。
図５（ａ）に示す第１基板１１０Ｂの接合電極１５Ｂは、接合電極がパッド電極を兼ねている。なお、この第１基板１１０Ｂが、図１の接合電極層５に対して下から接合される場合、接合電極層５に接続する第２電極は、ビア電極１８と、接合電極（第５電極）１５Ｂと、で構成されることになる。なお、図１において、接合電極２５とパッド電極２７とを合わせた電極は、前記第５電極に対応する。
図５（ｂ）に示す第１基板１１０Ｃのビア電極１８ａの材料は、接合電極１５Ｂの材料と同一である。この場合、ビア電極１８ａの材料は、接合に適した材料、例えばＣｕやＡｕであることが望ましい。
【００３５】
＜変形例２＞
トランジスタの裏面の電極については、図３（ｃ）に示した構成に限定されるものではなく、例えば図５（ｃ）に示す構成や図５（ｄ）に示す構成であってもよい。
図５（ｃ）に示す第１基板１１０Ｄの裏面電極１６Ｄの材料は、接合電極層５の材料と同一である。
図５（ｄ）に示す構成は、裏面電極１６が形成された第１埋め込み酸化膜１２の下に、裏面電極１６に接続されたパッド電極１７Ｄと、パッド電極１７Ｄに接続された接合電極層５と、を備えている。この構成は、第１埋め込み酸化膜１２の下にパッド電極１７Ｄを形成した後に、図３（ｂ）および図３（ｃ）に示す工程を行うことで形成することができる。なお、このパッド電極１７Ｄが、図１の接合電極層５に対して上から接合される場合、接合電極層５に接続する第１電極は、第１埋め込み酸化膜１２の貫通孔の裏面電極１６と、裏面電極１６と接合電極層５との間に配置されるパッド電極１７Ｅと、で構成されることになる。
【００３６】
＜変形例３＞
図４には、上の基板（第１基板１１０ａ）の裏面と、下の基板（第２基板１２０）の表面とを接合する構成を示した。言い換えると、第２トランジスタＴＲ２の表面（ゲート４側）から、第１トランジスタＴＲ１の裏面（拡散層３Ｎ）へ接続するように上下の基板を接合する構成を示した。しかしながら、本実施形態は、この構成に限定されるものではなく、例えば図６（ａ）に示す構成であってもよい。
図６（ａ）に示す積層型半導体装置１Ｆは、図３（ｃ）に示す構成と同様の基板を２つ準備して、一方を反転させて、一方の裏面と他方の裏面とで接合した装置である。言い換えると、第２トランジスタＴＲ２の裏面（拡散層３Ｎ側）から、第１トランジスタＴＲ１の裏面（拡散層３Ｎ）へ接続するように上下の基板を接合した装置である。ここでは、構成が同様の基板を接合したが、構成が互いに異なっていてもよい。
なお、図６（ａ）に示す例では、第２トランジスタＴＲ２は、第１トランジスタＴＲ１と同様に構成され、図６（ａ）において、埋め込み酸化膜１２の下に形成された２つの拡散層３と、拡散層３よりも下層に形成されたゲート４と、を備えている。埋め込み酸化膜１２には、第２トランジスタＴＲ２の１つの拡散層３に接続する箇所に貫通孔が設けられており、貫通孔内には裏面電極（第３電極）１６が形成されている。接合された上の基板の接合電極層５にとっては、第２電極は、拡散層３に接続された裏面電極（第３電極）１６と、裏面電極１６に接続された接合電極層（第４電極）５と、から構成される。
このように、第２トランジスタＴＲ２の表面（ゲート側）と裏面（拡散層側）とのいずれの面を用いて第１トランジスタＴＲ１の裏面へ接合するかは、製造プロセスや回路構成の都合により、選択が可能である。
【００３７】
＜変形例４＞
図６（ａ）では、接合の合わせ精度よりも大きいサイズの接合電極層５同士を接合する形態を示し、図４では、接合の合わせ精度よりも大きいサイズの接合電極層５および接合電極２５を接合する形態を示した。しかしながら、本実施形態は、この構成に限定されるものではなく、例えば図６（ｂ）に示す構成や図７に示す構成であってもよい。
図６（ｂ）に示す積層型半導体装置１Ｇは、上の基板の裏面電極１６Ｄと、下の基板の接合電極層５とが接合することで、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが電気的に導通する。ここで、上の基板では、裏面に配置されて接合に寄与する電極サイズは、最小のサイズである。また、下の基板では、接合電極層５のサイズが接合の合わせ精度よりも大きいサイズであれば、上下の基板の接合が可能である。ただし、両面の電極とも接合に適した材料である必要がある。
図７に示す積層型半導体装置１Ｈは、第２トランジスタＴＲ２の裏面（拡散層側）を用いて第１トランジスタＴＲ１の裏面へ接合している点が相違するものの、図６（ｂ）に示す積層型半導体装置１Ｇと同様に、上の基板では、裏面に配置されて接合に寄与する電極サイズは最小のサイズである。
なお、図６（ａ）や図４に示す形態は、２つの基板の接合の界面に当たる両面に、大きいサイズの電極を形成しているので、接合の抵抗値を低下させることができ、また、接触面積が大きいことで歩留まりが向上して断線の可能性が低減することから好ましい。
【００３８】
＜変形例５＞
積層型半導体装置において積層される基板のうち、トランジスタの裏面に接合電極層５を形成する基板は、完全空乏型ＳＯＩ（ＦＤＳＯＩ）基板であることが望ましい。一方、積層型半導体装置において積層される基板のうち、トランジスタの裏面に接合電極層５を形成しない他の基板については、通常のシリコン基板またはＳＯＩ基板であってもよい。なお、基板の積層数は複数であればよい。
【００３９】
（第２実施形態）
第１実施形態に係る積層型半導体装置では、接合電極層５は、上の回路基板の１つのトランジスタと、下の回路基板の１つのトランジスタとを上下階層間で電気的に接続する電極層であるものとしたが、複数のトランジスタをまとめて上下階層間で電気的に接続しても構わない。図８に示す第２実施形態に係る積層型集積回路１Ｊでは、接合電極層５Ｊは、複数のトランジスタをまとめて上下階層間で電気的に接続する。この積層型集積回路１Ｊは、例えば、３層の基板が積層されて成り、各層には一方向に４個のトランジスタが設けられている。図８では、複数のトランジスタにまたがるように接合電極層５Ｊを設けてもよいことを強調することが狙いであって、トランジスタやドレイン／ソースの区別は厳密なものではない。また、紙面に垂直な奥行き方向にも複数のトランジスタが設けられる。図８では、第１実施形態と同じ構成には同様の符号を付しており、以下では、説明を適宜省略する。
【００４０】
積層型集積回路１Ｊは、第２トランジスタＴＲ２Ｂを含む回路基板（下から第１層目）と、第１トランジスタＴＲ１Ｂを含む回路基板（下から第２層目）と、を備えている。
第１トランジスタＴＲ１Ｂを含む回路基板において、第１トランジスタＴＲ１Ｂと、第１埋め込み酸化膜１２Ｊと、接合電極層５Ｊと、接合電極１５Ｊと、裏面電極１６Ｊと、パッド電極１７Ｊと、層間絶縁膜１９ａとは、図１の積層型半導体装置１に相当する構成の一部である。
第２トランジスタＴＲ２Ｂを含む回路基板において、第２トランジスタＴＲ２Ｂと、第２支持層２１Ｊと、第２埋め込み酸化膜２２Ｊと、接合電極２５Ｊと、パッド電極２７Ｊと、層間絶縁膜１９ａと、図１の積層型半導体装置１に相当する構成の残りの一部である。
【００４１】
積層型集積回路１Ｊは、第３トランジスタＴＲ３と、第４トランジスタＴＲ４と、第５トランジスタＴＲ５と、各素子を電気的に接続する配線７と、を備えている。第３トランジスタＴＲ３、第４トランジスタＴＲ４および第５トランジスタＴＲ５の個数は、特に限定されるものではない。
第３トランジスタＴＲ３は、第１トランジスタＴＲ１Ｂと共に動作する第１回路ユニットを構成し、第１トランジスタＴＲ１Ｂと同じ階層（下から２層目の基板）に配置されている。
第４トランジスタＴＲ４は、第２トランジスタＴＲ２Ｂと共に動作する第２回路ユニットを構成し、第２トランジスタＴＲ２Ｂと同じ階層（下から１層目の基板）に配置されている。
【００４２】
複数の第５トランジスタＴＲ５は、共同して動作する第３回路ユニットを構成している。第５トランジスタＴＲ５を含む回路基板は、最上層に配置されている。この第５トランジスタＴＲ５を含む回路基板において、第５トランジスタＴＲ５以外の構成は、第２トランジスタＴＲ２Ｂを含む回路基板においてトランジスタ以外の構成と同様である。すなわち、第３支持層３１Ｊ、第３埋め込み酸化膜３２Ｊ、接合電極３５Ｊおよびパッド電極３７Ｊは、第２支持層２１Ｊ、第２埋め込み酸化膜２２Ｊ、接合電極２５Ｊおよびパッド電極２７Ｊと同様の構成である。なお、最上層の基板と下から２層目の基板との接合、すなわち、接合電極３５Ｊと接合電極１５Ｊとの接合には、裏面電極は寄与しておらず、トランジスタの表面から別のトランジスタの表面への接合の形態となっている。
【００４３】
一方、下から１層目の基板と、下から２層目の基板との接合において、接合電極層５Ｊは、裏面電極１６Ｊを第１埋め込み酸化膜１２Ｊの裏面で大幅に広げる役割をしている。図８に示すように、接合電極層５Ｊは、第１トランジスタＴＲ１Ｂおよび第３トランジスタＴＲ３に対向するように複数のトランジスタにまたがって配置されている。そして、接合電極層５Ｊと接合電極２５Ｊとの接合は、トランジスタの裏面から、別のトランジスタの表面への接合の形態となっている。
【００４４】
積層型集積回路１Ｊのように、複数のトランジスタで動作する回路ユニットごとに上下基板同士を接続すれば動作が可能な場合に、この第２実施形態の構成が有効であり、上下基板の接続によって、集積度を低下させることがない。
第２実施形態によれば、接合電極層５Ｊが複数のトランジスタにまたがっており、接合電極層を大きく形成することで、接合の歩留まりを向上させるとともに、電極の抵抗値を下げることが可能となり、回路の高速化や低消費電力化が実現できる。
【００４５】
（第３実施形態）
第１実施形態に係る積層型半導体装置、および、第２実施形態に係る積層型集積回路は、イメージセンサに適用することができる。図９に示す第３実施形態に係るイメージセンサ１Ｋにおいても、接合電極層５Ｊは、複数のトランジスタをまとめて上下階層間で電気的に接続することができる。このイメージセンサ１Ｋは、例えば、３層の基板が積層されて成り、各層には一方向に４個のトランジスタが設けられている。図９では、１画素（１フォトダイオード）にまたがるように接合電極層５Ｊを設けてもよいことを強調することが狙いであって、トランジスタやドレイン／ソースの区別は厳密なものではない。また、紙面に垂直な奥行き方向にも複数のトランジスタが設けられる。図９には、１画素分の断面領域を示しており、この画素が平面面視でアレイ状に繰り返し配置される。画素は、フォトダイオードＰＤと信号処理回路と、を備えている。なお、図９では、第２実施形態と同じ構成には同様の符号を付しており、以下では、説明を適宜省略する。
【００４６】
イメージセンサ１Ｋは、下から１層目の基板と、下から２層目の基板とは、積層型集積回路１Ｊと同様の構成である。イメージセンサ１Ｋは、最上層の回路基板に、フォトダイオードＰＤ、支持層６３、絶縁保護膜６４、ゲート６５、第６トランジスタＴＲ６等を備えている。すなわち、フォトダイオードＰＤは、第１回路ユニット（第３トランジスタＴＲ３や第１トランジスタＴＲ１Ｂ）が配置された階層の上に配置されている。フォトダイオードＰＤは、支持層６３に形成されており、ｎ型の電荷集積領域６２と、暗電流の発生を抑制するためのｐ＋型の濃度の濃い拡散層６１と、を備えている。支持層６３の上（光入射側）は絶縁保護膜６４で被覆されている。第６トランジスタＴＲ６は、第１回路ユニット（第３トランジスタＴＲ３や第１トランジスタＴＲ１Ｂ）に電気的に接続されている。フォトダイオードＰＤで発生した信号は、ゲート６５および第６トランジスタＴＲ６によって転送され、第１回路ユニットや第２回路ユニットで増幅されるなど信号処理される。
【００４７】
イメージセンサ１Ｋのように、１画素ごとに上下基板同士を接続すれば動作が可能な場合に、この第３実施形態の構成が有効であり、上下基板の接続によって、画素の解像度を低下させることなく、またかつ、集積度を低下させることがない。
第３実施形態によれば、画素ごとに、フォトダイオードと信号処理回路を集積しているため、画素並列での信号処理が可能である（図１１参照）。
第３実施形態によれば、接合電極層５Ｊが１画素分の領域全体にまたがっており、接合電極層を大きく形成することで、接合の歩留まりを向上させるとともに、電極の抵抗値を下げることが可能となり、イメージセンサの高速化や低消費電力化が実現できる。
【００４８】
以上、本発明の実施形態に係る積層型半導体装置について説明したが、本発明の趣旨はこれらの記載に限定されるものではなく、特許請求の範囲の記載に基づいて広く解釈されなければならない。また、これらの記載に基づいて種々変更、改変などしたものも本発明の趣旨に含まれることはいうまでもない。
【符号の説明】
【００４９】
１、１Ｆ、１Ｇ、１Ｈ  積層型半導体装置
１Ｊ    積層型集積回路
１Ｋ    イメージセンサ
２      チャネル領域
３Ｎ、３Ｐ、３  拡散層
４      ゲート
５、５Ｊ  接合電極層
１１０、１１０ａ、１１０Ｂ、１１０Ｃ、１１０Ｄ  第１基板
１１    第１支持層
１２、１２Ｊ    第１埋め込み酸化膜
１５、１５Ｂ、１５Ｊ    接合電極
１６    裏面電極（第１電極、第３電極、第２電極）
１７、１７Ｊ    パッド電極
１７Ｅ  パッド電極（第１電極）
１８、１８ａ  ビア電極
１９ａ  層間絶縁膜
１９ｂ  保護絶縁膜
１２０  第２基板
１３０  第３基板
１５１  金属膜
２１、２１Ｊ    第２支持層
２２、２２Ｊ    第２埋め込み酸化膜
２５、２５Ｊ    接合電極（第４電極、第２電極）
２７、２７Ｊ    パッド電極（第２電極）
２８    ビア電極（第２電極）
ＴＲ１  第１トランジスタ（Ｎチャネル）
ＴＲ１Ｂ  第１トランジスタ（Ｐチャネル）
ＴＲ２  第２トランジスタ（Ｎチャネル）
ＴＲ２Ｂ  第２トランジスタ（Ｐチャネル）
ＴＲ３  第３トランジスタ
ＴＲ４  第４トランジスタ
ＰＤ    フォトダイオード
【図１】
2020120046.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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