(57)【要約】【課題】リニアレギュレータにおける回路の小型化及び低コスト化を図る。【解決手段】電源ＩＣ（１０）を用いて形成されるリニアレギュレータにおいて、入力電圧が加わる入力端子（ＴＭ１）と出力端子が加わる出力端子（ＴＭ２）との間に設けられた出力トランジスタ（１１）と、出力トランジスタに並列に形成され、出力端子から入力端子へ向かう方向を順方向とする並列ダイオード（１２；寄生ダイオード）と、出力電圧に応じたフィードバック電圧に基づいて出力トランジスタを制御する制御回路（１３）と、を備える。電源ＩＣに対して外付けダイオード（ＤＤ）が接続される。外付けダイオードのアノードはグランドに接続され、外付けダイオードのカソードは電源ＩＣの出力端子に接続される。【選択図】図３
2020184101.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路、及び、前記半導体集積回路に対して外付け接続される外付けダイオードを備え、グランド電位を基準に入力電圧から出力電圧を生成するリニアレギュレータであって、
前記半導体集積回路は、
前記入力電圧が加わる入力端子と、
前記出力電圧が加わる出力端子と、
前記入力端子及び前記出力端子間に配置された出力トランジスタと、
前記出力トランジスタに並列に形成され、前記出力端子から前記入力端子へ向かう方向を順方向とする並列ダイオードと、
前記出力電圧に応じたフィードバック電圧に基づいて前記出力トランジスタを制御する制御回路と、を備え、
前記外付けダイオードのアノードは前記グランド電位を有するグランドに接続され、前記外付けダイオードのカソードは前記出力端子に接続される
ことを特徴とするリニアレギュレータ。
【請求項２】
前記半導体集積回路の内部において前記出力端子及び前記グランド間に出力側保護ダイオード部が設けられ、
前記出力側保護ダイオード部は、前記グランドから前記出力端子に向かう方向を順方向とする１以上の出力側保護ダイオードから成り、
前記出力側保護ダイオード部の順方向電圧は、前記外付けダイオードの順方向電圧よりも大きい
ことを特徴とする請求項１に記載のリニアレギュレータ。
【請求項３】
前記半導体集積回路の内部において前記出力端子及び前記グランド間に出力側保護ダイオード部が設けられ、
前記出力側保護ダイオード部は、第１及び第２出力側保護ダイオードを含み、
前記第１、第２出力側保護ダイオードのカソードは、夫々、前記出力端子、前記グランドに接続され、前記第１、第２出力側保護ダイオードのアノード同士は互いに共通接続される
ことを特徴とする請求項１に記載のリニアレギュレータ。
【請求項４】
前記半導体集積回路の内部において前記入力端子及び前記グランド間に入力側保護ダイオード部が設けられ、
前記入力側保護ダイオード部は、前記グランドから前記入力端子に向かう方向を順方向とする１以上の入力側保護ダイオードから成り、
前記入力側保護ダイオード部の順方向電圧は、前記外付けダイオードの順方向電圧と前記並列ダイオードの順方向電圧との和の電圧よりも大きい
ことを特徴とする請求項１〜３の何れかに記載のリニアレギュレータ。
【請求項５】
前記半導体集積回路の内部において前記入力端子及び前記グランド間に入力側保護ダイオード部が設けられ、
前記入力側保護ダイオード部は、第１及び第２入力側保護ダイオードを含み、
前記第１、第２入力側保護ダイオードのカソードは、夫々、前記入力端子、前記グランドに接続され、前記第１、第２入力側保護ダイオードのアノード同士は互いに共通接続される
ことを特徴とする請求項１〜３の何れかに記載のリニアレギュレータ。
【請求項６】
前記並列ダイオードは、前記出力トランジスタとしてのＭＯＳＦＥＴに付与される寄生ダイオードである
ことを特徴とする請求項１〜５の何れかに記載のリニアレギュレータ。
【請求項７】
前記入力端子に負のサージ電圧が加わったとき、前記グランドから、前記外付けダイオード、前記出力端子及び前記並列ダイオードを介し前記入力端子に向けて、前記負のサージ電圧に基づく電流が流れる
ことを特徴とする請求項１〜６の何れかに記載のリニアレギュレータ。
【請求項８】
グランド電位を基準に入力電圧から出力電圧を生成するリニアレギュレータを構成する半導体集積回路であって、
前記入力電圧が加わる入力端子と、
前記出力電圧が加わる端子であって、前記半導体集積回路の外部に設けられる外付けダイオードのカソードが接続されるべき出力端子と、
前記入力端子及び前記出力端子間に配置された出力トランジスタと、
前記出力トランジスタに並列に形成され、前記出力端子から前記入力端子へ向かう方向を順方向とする並列ダイオードと、
前記出力電圧に応じたフィードバック電圧に基づいて前記出力トランジスタを制御する制御回路と、を備え、
前記グランド電位を有するグランドに対し前記外付けダイオードのアノードが接続される
ことを特徴とする半導体集積回路。
【請求項９】
当該半導体集積回路の内部において前記出力端子及び前記グランド間に出力側保護ダイオード部が設けられ、
前記出力側保護ダイオード部は、前記グランドから前記出力端子に向かう方向を順方向とする１以上の出力側保護ダイオードから成り、
前記出力側保護ダイオード部の順方向電圧は、前記外付けダイオードの順方向電圧よりも大きい
ことを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
当該半導体集積回路の内部において前記出力端子及び前記グランド間に出力側保護ダイオード部が設けられ、
前記出力側保護ダイオード部は、第１及び第２出力側保護ダイオードを含み、
前記第１、第２出力側保護ダイオードのカソードは、夫々、前記出力端子、前記グランドに接続され、前記第１、第２出力側保護ダイオードのアノード同士は互いに共通接続される
ことを特徴とする請求項８に記載の半導体集積回路。
【請求項１１】
当該半導体集積回路の内部において前記入力端子及び前記グランド間に入力側保護ダイオード部が設けられ、
前記入力側保護ダイオード部は、前記グランドから前記入力端子に向かう方向を順方向とする１以上の入力側保護ダイオードから成り、
前記入力側保護ダイオード部の順方向電圧は、前記外付けダイオードの順方向電圧と前記並列ダイオードの順方向電圧との和の電圧よりも大きい
ことを特徴とする請求項８〜１０の何れかに記載の半導体集積回路。
【請求項１２】
当該半導体集積回路の内部において前記入力端子及び前記グランド間に入力側保護ダイオード部が設けられ、
前記入力側保護ダイオード部は、第１及び第２入力側保護ダイオードを含み、
前記第１、第２入力側保護ダイオードのカソードは、夫々、前記入力端子、前記グランドに接続され、前記第１、第２入力側保護ダイオードのアノード同士は互いに共通接続される
ことを特徴とする請求項８〜１０の何れかに記載の半導体集積回路。
【請求項１３】
前記並列ダイオードは、前記出力トランジスタとしてのＭＯＳＦＥＴに付与される寄生ダイオードである
ことを特徴とする請求項８〜１２の何れかに記載の半導体集積回路。
【請求項１４】
前記入力端子に負のサージ電圧が加わったとき、前記グランドから、前記外付けダイオード、前記出力端子及び前記並列ダイオードを介し前記入力端子に向けて、前記負のサージ電圧に基づく電流が流れる
ことを特徴とする請求項８〜１３の何れかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リニアレギュレータ及び半導体集積回路に関する。
【背景技術】
【０００２】
図１２に参考構成に係るリニアレギュレータ９００の概略構成を示す。図１２のリニアレギュレータ９００は、電源ＩＣ９１０と、サージ対策用ツェナーダイオード９２０（以下、ツェナーダイオード９２０と略記され得る）と、を備える。電源ＩＣ９１０は、入力端子９１１及び出力端子９１２を備え、入力端子９１１に加わる入力電圧Ｖｉを降圧することで出力電圧Ｖｏを生成する。出力端子９１２から出力電圧Ｖｏが出力される。入力電圧Ｖｉ及び出力電圧Ｖｏは正の直流電圧値を有する。ツェナーダイオード９２０において、アノードは０Ｖのグランド電位を有するグランドに接続され、カソードは配線９３０を介して入力端子９１１に接続される。
【０００３】
入力電圧Ｖｉは図示されない電圧源から配線９３０を介して入力端子９１１に供給される。電圧源からの供給電圧は一定範囲内に収まることが想定されるが、その一定範囲を逸脱するサージ電圧が入力端子９１１に加わることがあり得る。電源ＩＣ９１０において入力端子９１１の最大定格電圧を超える正のサージ電圧が入力端子９１１に加わることが無いように、その最大定格電圧以下のツェナー電圧Ｖｚを持つツェナーダイオード９２０が設けられる。
【０００４】
即ち、リニアレギュレータ９００において、入力端子９１１に正のサージ電圧が加わったときには、図１３（ａ）に示す如く、ツェナーダイオード９２０のカソードからアノードに正のサージ電圧に基づくサージ電流が流れ、入力端子９１１に加わる正の電圧はツェナー電圧Ｖｚにてクランプされる。これにより、正のサージ電圧から電源ＩＣ９１０が保護される。
【０００５】
また、負のサージ電圧が入力端子９１１に加わることもあり、この場合には、図１３（ｂ）に示す如く、ツェナーダイオード９２０のアノードからカソードに負のサージ電圧に基づくサージ電流が流れ、入力端子９１１に加わる負の電圧の大きさはツェナーダイオード９２０の順方向電圧（Ｖｆ）にてクランプされる。これにより、電源ＩＣ９１０自体や電源ＩＣ９１０の後段回路（不図示）に対する、負のサージ電圧の影響が抑制される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−１００８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、図１２の構成では、入力電圧Ｖｉが高い場合、正のサージ電圧の発生時にツェナーダイオード９２０にて発生する損失が大きくなるため、パッケージサイズが大きなツェナーダイオードをツェナーダイオード９２０として用いる必要がある（これについては後にも詳説される）。これは、リニアレギュレータ９００における全体サイズの大型化及びコスト増大を招き、望ましくない。
【０００８】
本発明は、回路の小型化又は低コスト化に寄与するリニアレギュレータ及び半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係るリニアレギュレータは、半導体集積回路、及び、前記半導体集積回路に対して外付け接続される外付けダイオードを備え、グランド電位を基準に入力電圧から出力電圧を生成するリニアレギュレータであって、前記半導体集積回路は、前記入力電圧が加わる入力端子と、前記出力電圧が加わる出力端子と、前記入力端子及び前記出力端子間に配置された出力トランジスタと、前記出力トランジスタに並列に形成され、前記出力端子から前記入力端子へ向かう方向を順方向とする並列ダイオードと、前記出力電圧に応じたフィードバック電圧に基づいて前記出力トランジスタを制御する制御回路と、を備え、前記外付けダイオードのアノードは前記グランド電位を有するグランドに接続され、前記外付けダイオードのカソードは前記出力端子に接続される構成（第１の構成）である。
【００１０】
上記第１の構成のリニアレギュレータに係り、前記半導体集積回路の内部において前記出力端子及び前記グランド間に出力側保護ダイオード部が設けられ、前記出力側保護ダイオード部は、前記グランドから前記出力端子に向かう方向を順方向とする１以上の出力側保護ダイオードから成り、前記出力側保護ダイオード部の順方向電圧は、前記外付けダイオードの順方向電圧よりも大きい構成（第２の構成）であっても良い。
【００１１】
上記第１の構成のリニアレギュレータに係り、前記半導体集積回路の内部において前記出力端子及び前記グランド間に出力側保護ダイオード部が設けられ、前記出力側保護ダイオード部は、第１及び第２出力側保護ダイオードを含み、前記第１、第２出力側保護ダイオードのカソードは、夫々、前記出力端子、前記グランドに接続され、前記第１、第２出力側保護ダイオードのアノード同士は互いに共通接続される構成（第３の構成）であっても良い。
【００１２】
上記第１〜第３の構成の何れかのリニアレギュレータに係り、前記半導体集積回路の内部において前記入力端子及び前記グランド間に入力側保護ダイオード部が設けられ、前記入力側保護ダイオード部は、前記グランドから前記入力端子に向かう方向を順方向とする１以上の入力側保護ダイオードから成り、前記入力側保護ダイオード部の順方向電圧は、前記外付けダイオードの順方向電圧と前記並列ダイオードの順方向電圧との和の電圧よりも大きい構成（第４の構成）であっても良い。
【００１３】
上記第１〜第３の構成の何れかのリニアレギュレータに係り、前記半導体集積回路の内部において前記入力端子及び前記グランド間に入力側保護ダイオード部が設けられ、前記入力側保護ダイオード部は、第１及び第２入力側保護ダイオードを含み、前記第１、第２入力側保護ダイオードのカソードは、夫々、前記入力端子、前記グランドに接続され、前記第１、第２入力側保護ダイオードのアノード同士は互いに共通接続される構成（第５の構成）であっても良い。
【００１４】
上記第１〜第５の構成の何れかに係るリニアレギュレータにおいて、前記並列ダイオードは、前記出力トランジスタとしてのＭＯＳＦＥＴに付与される寄生ダイオードである構成（第６の構成）であっても良い。
【００１５】
上記第１〜第６の構成の何れかに係るリニアレギュレータにおいて、前記入力端子に負のサージ電圧が加わったとき、前記グランドから、前記外付けダイオード、前記出力端子及び前記並列ダイオードを介し前記入力端子に向けて、前記負のサージ電圧に基づく電流が流れる構成（第７の構成）であっても良い。
【００１６】
本発明に係る半導体集積回路は、グランド電位を基準に入力電圧から出力電圧を生成するリニアレギュレータを構成する半導体集積回路であって、前記入力電圧が加わる入力端子と、前記出力電圧が加わる端子であって、前記半導体集積回路の外部に設けられる外付けダイオードのカソードが接続されるべき出力端子と、前記入力端子及び前記出力端子間に配置された出力トランジスタと、前記出力トランジスタに並列に形成され、前記出力端子から前記入力端子へ向かう方向を順方向とする並列ダイオードと、前記出力電圧に応じたフィードバック電圧に基づいて前記出力トランジスタを制御する制御回路と、を備え、前記グランド電位を有するグランドに対し前記外付けダイオードのアノードが接続される構成（第８の構成）である。
【００１７】
上記第８の構成の半導体集積回路に係り、当該半導体集積回路の内部において前記出力端子及び前記グランド間に出力側保護ダイオード部が設けられ、前記出力側保護ダイオード部は、前記グランドから前記出力端子に向かう方向を順方向とする１以上の出力側保護ダイオードから成り、前記出力側保護ダイオード部の順方向電圧は、前記外付けダイオードの順方向電圧よりも大きい構成（第９の構成）であっても良い。
【００１８】
上記第８の構成の半導体集積回路に係り、当該半導体集積回路の内部において前記出力端子及び前記グランド間に出力側保護ダイオード部が設けられ、前記出力側保護ダイオード部は、第１及び第２出力側保護ダイオードを含み、前記第１、第２出力側保護ダイオードのカソードは、夫々、前記出力端子、前記グランドに接続され、前記第１、第２出力側保護ダイオードのアノード同士は互いに共通接続される構成（第１０の構成）であっても良い。
【００１９】
上記第８〜第１０の構成の何れかの半導体集積回路に係り、当該半導体集積回路の内部において前記入力端子及び前記グランド間に入力側保護ダイオード部が設けられ、前記入力側保護ダイオード部は、前記グランドから前記入力端子に向かう方向を順方向とする１以上の入力側保護ダイオードから成り、前記入力側保護ダイオード部の順方向電圧は、前記外付けダイオードの順方向電圧と前記並列ダイオードの順方向電圧との和の電圧よりも大きい構成（第１１の構成）であっても良い。
【００２０】
上記第８〜第１０の構成の何れかの半導体集積回路に係り、当該半導体集積回路の内部において前記入力端子及び前記グランド間に入力側保護ダイオード部が設けられ、前記入力側保護ダイオード部は、第１及び第２入力側保護ダイオードを含み、前記第１、第２入力側保護ダイオードのカソードは、夫々、前記入力端子、前記グランドに接続され、前記第１、第２入力側保護ダイオードのアノード同士は互いに共通接続される構成（第１２の構成）であっても良い。
【００２１】
上記第８〜第１２の構成の何れかに係る半導体集積回路において、前記並列ダイオードは、前記出力トランジスタとしてのＭＯＳＦＥＴに付与される寄生ダイオードである構成（第１３の構成）であっても良い。
【００２２】
上記第８〜第１３の構成の何れかに係る半導体集積回路において、前記入力端子に負のサージ電圧が加わったとき、前記グランドから、前記外付けダイオード、前記出力端子及び前記並列ダイオードを介し前記入力端子に向けて、前記負のサージ電圧に基づく電流が流れる構成（第１４の構成）であっても良い。
【発明の効果】
【００２３】
本発明によれば、本発明は、回路の小型化又は低コスト化に寄与するリニアレギュレータ及び半導体集積回路を提供することが可能となる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１実施形態に係るリニアレギュレータの全体構成図である。
【図２】本発明の第１実施形態に係る電源ＩＣの外観斜視図である。
【図３】本発明の第１実施形態に属する実施例ＥＸ１＿１に係り、電源ＩＣの内部構成を示す図である。
【図４】本発明の第１実施形態に属する実施例ＥＸ１＿１に係り、負のサージ電圧印加時の様子を示す図である。
【図５】参考構成と本発明の第１実施形態に係る構成とを比較する図であって、サージ発生時の電圧、電流及び損失の比較図である。
【図６】本発明の第１実施形態に属する実施例ＥＸ１＿２に係り、電源ＩＣの内部構成を示す図である。
【図７】本発明の第１実施形態に属する実施例ＥＸ１＿２に係り、出力側保護ダイオード部の第１、第２構成例を示す図である。
【図８】本発明の第１実施形態に属する実施例ＥＸ１＿２に係り、出力側保護ダイオード部の第３構成例を示す図である。
【図９】本発明の第１実施形態に属する実施例ＥＸ１＿２に係り、入力側保護ダイオード部の第１、第２構成例を示す図である。
【図１０】本発明の第１実施形態に属する実施例ＥＸ１＿２に係り、入力側保護ダイオード部の第３構成例を示す図である。
【図１１】本発明の第２実施形態に係る車両の概略構成図である。
【図１２】参考構成に係るリニアレギュレータの全体構成図である。
【図１３】参考構成に係るリニアレギュレータにおいて、入力端子に正、負のサージ電圧が発生したときの様子を示す図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“２０”によって参照される出力側保護ダイオード部は（図６参照）、出力側保護ダイオード部２０と表記されることもあるし、ダイオード部２０と略記されることもあり得るが、それらは全て同じものを指す。
【００２６】
まず、本発明の実施形態の記述にて用いられる幾つかの用語について説明を設ける。本発明の実施形態において、ＩＣとは集積回路（Integrated Circuit）の略称である。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する導電部を指す又は０Ｖの電位そのものを指す。０Ｖの電位をグラント電位と称することもある。本発明の実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。ＭＯＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態（遮断状態）となっていることを指す。ＦＥＴに分類されないトランジスタについても同様である。以下、オン状態、オフ状態を、単に、オン、オフと表現することもある。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。
【００２７】
＜＜第１実施形態＞＞
本発明の第１実施形態を説明する。図１は、本発明の第１実施形態に係る電源装置であるリニアレギュレータの概略構成図である。本実施形態に係るリニアレギュレータは、リニアレギュレータを構成するための半導体集積回路から成る電源ＩＣ１０と、電源ＩＣ１０に対して外付け接続される外付けダイオードＤＤと、を備える。リニアレギュレータの入力側に電圧源ＶＳが接続され、リニアレギュレータの出力側に負荷ＬＤが接続される。本実施形態に係るリニアレギュレータは、ＬＤＯ（Low Drop Out）レギュレータに分類される電源装置であって良いし、ＬＤＯレギュレータに分類されない電源装置であっても良い。
【００２８】
電源ＩＣ１０は、図２に示すような、半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品である。電源ＩＣ１０の筐体に複数の外部端子が露出して設けられており、その複数の外部端子には、図１に示される入力端子ＴＭ１、出力端子ＴＭ２及びグランド端子ＴＭ３が含まれる。これら以外の端子も、上記複数の外部端子に含まれうる。図２に示される電源ＩＣ１０の外部端子の数及び電源ＩＣ１０の外観は例示に過ぎず、それらを任意に設定可能である。
【００２９】
入力端子ＴＭ１には所定の正の直流電圧値を有する入力電圧Ｖｉｎが加わる。入力電圧Ｖｉｎはバッテリ等の電圧源ＶＳから配線Ｗ１を介して入力端子ＴＭ１に供給される。配線Ｗ１は、電源ＩＣ１０の外部に設けられた配線であって、電圧源ＶＳ及び入力端子ＴＭ１間を接続する配線である。電源ＩＣ１０は、入力端子ＴＭ１に加わる入力電圧Ｖｉｎを降圧することで出力電圧Ｖｏｕｔを生成する。出力端子ＴＭ２には出力電圧Ｖｏｕｔが加わる。過渡状態を除き、出力電圧Ｖｏｕｔは所定の正の直流電圧値を有する。グランド端子ＴＭ３はグランド電位を有するグランドに接続される。入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔはグランド電位を基準とする電圧であって、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎよりも低い。但し、出力電圧Ｖｏｕｔが実質的に入力電圧Ｖｉｎと一致することもある。出力電圧Ｖｏｕｔは、出力端子ＴＭ２に接続された負荷ＬＤに供給され、負荷ＬＤは出力電圧Ｖｏｕｔを電源電圧として用いて駆動する。負荷ＬＤは、直流電圧にて駆動する任意の負荷であって良い。
【００３０】
外付けダイオードＤＤは電源ＩＣ１０の外部に配置されるダイオードであり、電源ＩＣ１０の出力端子ＴＭ２に対して外付けダイオードＤＤのカソードが接続される。外付けダイオードＤＤのアノードはグランドに接続される。
【００３１】
電圧源ＶＳが出力すべき電圧（例えば４０Ｖ）よりも高い電位を有する正のサージ電圧（例えば１００Ｖ）が、入力端子ＴＭ１に加わる（換言すれば配線Ｗ１に加わる）ことがある。本実施形態に係るリニアレギュレータでは、図１２のツェナーダイオード９２０に相当するツェナーダイオード、即ち、電源ＩＣ１０に外部に設置可能なダイオードであって且つ入力端子ＴＭ１及びグランド間に接続されるべきサージ対策用ツェナーダイオードが設けられていない。
【００３２】
この点に関し、電源ＩＣ１０では、入力端子ＴＭ１の最大定格電圧を高めることで対応する。即ち、入力端子ＴＭ１に加わる可能性がある正のサージ電圧よりも高い最大定格電圧を入力端子ＴＭ１に持たせている。故に、正のサージ電圧が入力端子ＴＭ１に加わったとしても、正のサージ電圧に基づくサージ電流は実質的に入力端子ＴＭ１を通じて流れず、電源ＩＣ１０及び電源ＩＣ１０の後段回路（負荷ＬＤを含む）に有意な影響は生じない。入力端子ＴＭ１の最大定格電圧を高める技術自体は既存の技術であるので、その技術の説明を省略する。
【００３３】
一方、負のサージ電圧が入力端子ＴＭ１に加わる（換言すれば配線Ｗ１に加わる）こともある。負のサージ電圧に対しては外付けダイオードＤＤが有効に機能する。これについては後述される。
【００３４】
第１実施形態は、以下の実施例ＥＸ１＿１〜ＥＸ１＿４を含む。第１実施形態で上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ１＿１〜ＥＸ１＿４に適用され、各実施例において、第１実施形態で上述した事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、実施例ＥＸ１＿１〜ＥＸ１＿４の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【００３５】
［実施例ＥＸ１＿１］
実施例ＥＸ１＿１を説明する。図３に、実施例ＥＸ１＿１に係る電源ＩＣ１０である電源ＩＣ１０ａの内部構成を示す。電源ＩＣ１０ａは、出力トランジスタ１１と、並列ダイオード１２と、制御回路１３と、分圧抵抗Ｒ１及びＲ２から成る分圧回路と、を備える。
【００３６】
出力トランジスタ１１は入力端子ＴＭ１と出力端子ＴＭ２との間に設けられ、故に出力端子ＴＭ２から負荷ＬＤに向けて流れる電流は出力トランジスタ１１を通じて流れる。電源ＩＣ１０ａでは、出力トランジスタ１１がＰチャネル型のＭＯＳＦＥＴとして構成されており、出力トランジスタ１１のソースが入力端子ＴＭ１に接続され、出力トランジスタ１１のドレインが出力端子ＴＭ２に接続される。
【００３７】
並列ダイオード１２は出力トランジスタ１１に対して並列に形成されたダイオードであって、出力端子ＴＭ２から入力端子ＴＭ１に向かう方向を順方向とするダイオードである。故に、並列ダイオード１２のアノードが出力端子ＴＭ２に接続され、並列ダイオード１２のカソードが入力端子ＴＭ１に接続されることになる。並列ダイオード１２は、出力トランジスタ１１としてのＭＯＳＦＥＴに付与された寄生ダイオードである。故に、以下では、並列ダイオード１２を寄生ダイオード１２と称することもある。
【００３８】
分圧抵抗Ｒ１及びＲ２から成る分圧回路は、出力端子ＴＭ２とグランドとの間に設けられ、出力電圧Ｖｏｕｔに応じたフィードバック電圧Ｖｆｂを生成する。具体的には、分圧抵抗Ｒ１の一端は出力端子ＴＭ２に接続され、分圧抵抗Ｒ１の他端は分圧抵抗Ｒ２を介してグランドに接続される。分圧抵抗Ｒ１及びＲ２間の接続ノードに出力電圧Ｖｏｕｔに比例する電圧としてフィードバック電圧Ｖｆｂが生じる。フィードバック電圧Ｖｆｂは制御回路１３に伝達される。
【００３９】
制御回路１３は、フィードバック電圧Ｖｆｂが所定の基準電圧と一致するように、出力トランジスタ１１のゲート電圧を制御する。結果、抵抗Ｒ１及びＲ２の抵抗値の比と基準電圧とで定まる電圧が目標電圧Ｖｔｇとして設定され、制御回路１３は、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇと一致するように出力トランジスタ１１のオン抵抗値を連続的に制御することになる。
【００４０】
尚、出力電圧Ｖｏｕｔそのものがフィードバック電圧Ｖｆｂであっても良い。何れにせよ、フィードバック電圧Ｖｆｂは出力電圧Ｖｏｕｔに応じた電圧である。また、分圧抵抗Ｒ１及びＲ２は電源ＩＣ１０ａの外部に設けられていても良い。この場合、分圧抵抗Ｒ１及びＲ２にて生成されたフィードバック電圧Ｖｆｂを受けるフィードバッグ端子が電源ＩＣ１０ａの外部端子の１つとして設けられる。
【００４１】
上述したように、電源ＩＣ１０ａの入力端子ＴＭ１に対しては図１２のツェナーダイオード９２０に相当するサージ対策用ツェナーダイオードが接続されていないが、入力端子ＴＭ１に加わる可能性がある正のサージ電圧よりも高い最大定格電圧を入力端子ＴＭ１に持たせているため、問題は無い。
【００４２】
しかしながら、入力端子ＴＭ１側のツェナーダイオードが無い状態で、入力端子ＴＭ１に負のサージ電圧が加わると、出力トランジスタ１１の寄生ダイオード１２を通じて出力端子ＴＭ２に負の電圧が発生する。このとき、何ら対策を施さなかったならば、電源ＩＣ１０ａの後段回路（負荷ＬＤを含む）に大きな負の電圧が印加されることになり、当該後段回路の破壊につながる可能性もある。
【００４３】
これを考慮し、本実施形態に係るリニアレギュレータでは、出力端子ＴＭ２に対し、負のサージ電圧対策用のダイオードが外付けダイオードＤＤとして接続されている。
【００４４】
図４に、入力端子ＴＭ１に負のサージ電圧が加わったときに生じるサージ電流（以下、サージ電流ＩＮＳと称する）の流れを示す。図４において、“Ｖｆａ”は、外付けダイオードＤＤにサージ電流ＩＮＳが流れるときにおける外付けダイオードＤＤの順方向電圧を表し、“Ｖｆｂ”は、寄生ダイオード１２にサージ電流ＩＮＳが流れるときにおける寄生ダイオード１２の順方向電圧を表す。入力端子ＴＭ１に負のサージ電圧が加わったとき、グランドから、外付けダイオードＤＤ、出力端子ＴＭ２及び寄生ダイオード１２を介し、入力端子ＴＭ１に向けて負のサージ電圧に基づくサージ電流ＩＮＳが流れ、この際、出力端子ＴＭ２に発生する負の電圧の大きさは外付けダイオードＤＤの順方向電圧にてクランプされる。
【００４５】
このため、電源ＩＣ１０ａの後段回路（負荷ＬＤを含む）に大きな負の電圧が加わることが無くなる。結果、負のサージ電圧に由来する当該後段回路の破壊を防止することができると共に、電源ＩＣ１０ａ自身の保護にも有益に働く。また、正のサージ電圧の印加に対して外付けダイオードＤＤが対応する必要がないため、外付けダイオードＤＤで発生し得る損失は小さなものに留まる。故に、小型パッケージのダイオードを外付けダイオードＤＤとして用いることが可能となり、リニアレギュレータ全体におけるサイズの小型化及びコストの低廉化を図ることができる。
【００４６】
図５を参照し、発生損失に関して、図１２の構成（参考構成）と、本発明に係る図３の構成とを比較する。図５では、入力端子（９１１、ＴＭ１）における電圧が０Ｖである状態において、入力端子（９１１、ＴＭ１）に対し正のサージ電圧と負のサージ電圧が別々のタイミングで加わったときの各種波形が波形５１１〜５１３及び５２１〜５２３として示されている。詳細には、波形５１１は、図１２の参考構成における入力端子９１１の電圧波形を示している。波形５１２は、図１２の参考構成におけるツェナーダイオード９２０に流れる電流の波形を示している。波形５１３は、図１２の参考構成におけるツェナーダイオード９２０での発生損失の波形を示している。波形５２１は、図３の構成における入力端子ＴＭ１の電圧波形を示している。波形５２２は、図３の構成における外付けダイオードＤＤに流れる電流の波形を示している。波形５２３は、図３の構成における外付けダイオードＤＤでの発生損失の波形を示している。一数値例に過ぎないが、正又は負のサージ電圧としては、波高値の大きさ（絶対値）が１００Ｖであって且つ１０ミリ秒程度のパルス状電圧が想定される。
【００４７】
図１２の参考構成において、ツェナーダイオード９２０のツェナー電圧Ｖｚは入力電圧Ｖｉよりも高い必要があるため、入力端子９１１に正のサージ電圧が加わったときには、ツェナーダイオード９２０の発生損失（Ｖｚに比例）が相応に高いものとなる。このため、パッケージサイズが大きく且つ高コストのツェナーダイオードをツェナーダイオード９２０として用いる必要がある。尚、入力端子９１１に負のサージ電圧が加わったとき、ツェナーダイオード９２０自身には順方向電圧Ｖｆ（図１３（ｂ）も参照）しか発生しないので、ツェナーダイオード９２０での発生損失は比較的小さい（波形５１３参照）。
【００４８】
一方、図３の構成では、電源ＩＣ１０ａ自体の最大定格電圧が高められることで、正のサージ電圧の印加に対してはサージ電流が発生しない。故に、正のサージ電圧の印加時において、外付けダイオードＤＤにて損失は発生しない。入力端子ＴＭ１に対して負のサージ電圧が印加されたときには、外付けダイオードＤＤに電流が流れる。しかしながら、外付けダイオードＤＤ自身には順方向電圧Ｖｆａ（図４も参照）しか発生しないので、外付けダイオードＤＤでの発生損失は比較的小さく（波形５２３参照）、図１２の参考構成におけるそれと同程度となる。故に、外付けダイオードＤＤの小型化が可能となる。
【００４９】
尚、図３の構成において、負のサージ電圧に基づくサージ電流ＩＮＳ（図４参照）は、寄生ダイオード１２にも流れることになる。但し、出力トランジスタ１１は負荷ＬＤに対する電力供給用のパワートランジスタとして構成されているため、十分に大きなトランジスタサイズを有しており、故に寄生ダイオード１２の電流能力（順方向許容電流値）も相応に高い。つまり、寄生ダイオード１２にサージ電流ＩＮＳが流れても問題は生じない。
【００５０】
また、外付けダイオードＤＤの種類は任意であり、外付けダイオードＤＤは、例えば、ＰＮ接合による整流ダイオード（ＰＮダイオード）であっても良いし、ショットキーバリアダイオードやツェナーダイオードであっても良い。但し、外付けダイオードＤＤの逆バイアス耐圧は出力電圧Ｖｏｕｔの目標電圧Ｖｔｇより高い必要がある。即ち、出力電圧Ｖｏｕｔの目標電圧Ｖｔｇ（実際には、目標電圧Ｖｔｇよりも所定のマージン電圧だけ高い電圧）が外付けダイオードＤＤのカソードに加わっても、外付けダイオードＤＤに電流が流れないことが必要とされる。また、外付けダイオードＤＤの順方向許容電流値は、発生することが想定されるサージ電流ＩＮＳ（図４参照）の値以上である必要がある。
【００５１】
［実施例ＥＸ１＿２］
実施例ＥＸ１＿２を説明する。図１の電源ＩＣ１０において、ＥＳＤ（Electrostatic Discharge）保護用素子が設けられていて良い。図６は、実施例ＥＸ１＿２に係る電源ＩＣ１０である電源ＩＣ１０ｂの内部構成図である。図６の電源ＩＣ１０ｂは、実施例ＥＸ１＿１に係る電源ＩＣ１０ａ（図３参照）に対して出力側保護ダイオード部２０及び入力側保護ダイオード部３０を追加したものであり、この追加を除き、図６の電源ＩＣ１０ｂと図３の電源ＩＣ１０ａは互いに同じ構成を有する。尚、図６の電源ＩＣ１０ｂにおいて、ダイオード部２０及び３０の内、任意の一方のダイオード部が削除されていても良いが、以下では、ダイオード部２０及び３０の双方が設けられていることを想定する。
【００５２】
まず、出力側保護ダイオード部２０について説明する。出力側保護ダイオード部２０は、出力端子ＴＭ２に加わりうる静電気から電源ＩＣ１０ｂ又は周辺回路を保護するためのＥＳＤ保護用素子である。出力側保護ダイオード部２０は、電源ＩＣ１０ｂの内部に形成され、出力端子ＴＭ２及びグランド間に配置される。
【００５３】
図７（ａ）に出力側保護ダイオード部２０の第１構成例である出力側保護ダイオード部２０ａを示し、図７（ｂ）に出力側保護ダイオード部２０の第２構成例である出力側保護ダイオード部２０ｂを示す。出力側保護ダイオード部２０の第１又は第２構成例において、出力側保護ダイオード部２０は、グランドから出力端子ＴＭ２に向かう方向を順方向とする１以上の出力側保護ダイオード２１を備えて成る。
【００５４】
具体的には、図７（ａ）の出力側保護ダイオード部２０ａは単一の出力側保護ダイオード２１を備える。ダイオード部２０ａにおいて、出力側保護ダイオード２１のアノード、カソードが、夫々、グランド、出力端子ＴＭ２に接続される。
【００５５】
これに対し、図７（ｂ）の出力側保護ダイオード部２０ｂは第１〜第ｍ出力側保護ダイオード２１の直列回路から成る（ｍは２以上の整数）。ダイオード部２０ｂにおいて、第１出力側保護ダイオード２１のアノードはグランドに接続され、第ｍ出力側保護ダイオード２１のカソードは出力端子ＴＭ２に接続され、第ｉ出力側保護ダイオード２１のカソードは第（ｉ＋１）出力側保護ダイオード２１のアノードに接続される（ここにおける“ｉ”は、１以上ｍ未満の整数）。
【００５６】
入力端子ＴＭ１に負のサージ電圧が加わったときには（図４参照）、外付けダイオードＤＤの順方向電圧Ｖｆａの大きさと同じ大きさを有する負の電圧（−Ｖｆａ）が出力端子ＴＭ２に加わる。従って、仮に、出力側保護ダイオード部２０（２０ａ、２０ｂ）の順方向電圧が外付けダイオードＤＤの順方向電圧Ｖｆａよりも小さければ、負のサージ電圧の印加時に大きな電流がダイオード部２０に流れて、ダイオード部２０の破壊につながる可能性がある。
【００５７】
このため、出力側保護ダイオード部２０の第１又は第２構成例においては、出力側保護ダイオード部２０の順方向電圧が、外付けダイオードＤＤの順方向電圧Ｖｆａよりも大きく設定されている。これにより、入力端子ＴＭ１への負のサージ電圧印加時において出力側保護ダイオード部２０にサージ電流ＩＮＳが流れず、問題は生じない。より詳細には、出力側保護ダイオード部２０に所定電流値の順方向電流を流す際の出力側保護ダイオード部２０の順方向電圧は、外付けダイオードＤＤに所定電流値の順方向電流を流す際の外付けダイオードＤＤの順方向電圧Ｖｆａよりも大きく設定されている。ここにおける所定電流値は、例えば、負のサージ電圧に基づき発生することが想定されるサージ電流ＩＮＳの電流値であって良い。
【００５８】
出力側保護ダイオード部２０の順方向電圧とは、図７（ａ）の出力側保護ダイオード部２０ａにおいては単一の出力側保護ダイオード２１の順方向電圧を指し、図７（ｂ）の出力側保護ダイオード部２０ｂにおいては第１〜第ｍ出力側保護ダイオード２１の順方向電圧の合計を指す。順方向電圧に関する特性が出力側保護ダイオード２１及び外付けダイオードＤＤ間で共通であったならば、図７（ｂ）の出力側保護ダイオード部２０ｂにおいて“ｍ≧２”とすれば良い。
【００５９】
尚、出力側保護ダイオード部２０の電流能力（順方向許容電流値）によっては、出力側保護ダイオード部２０の順方向電圧は外付けダイオードＤＤの順方向電圧Ｖｆａ程度であっても良い。この場合、入力端子ＴＭ１に負のサージ電圧が加わったとき、サージ電流ＩＮＳの一部が出力側保護ダイオード部２０を通じて流れることになるが、その電流が出力側保護ダイオード部２０にて許容されるならば、出力側保護ダイオード部２０の破壊等には至らない。
【００６０】
図８に、出力側保護ダイオード部２０の第３構成例である出力側保護ダイオード部２０ｃを示す。出力側保護ダイオード部２０ｃは、アノード同士が互いに共通接続された出力側保護ダイオード２２及び２３から成る。出力側保護ダイオード２２のカソードは出力端子ＴＭ２に接続され、出力側保護ダイオード２３のカソードはグランドに接続される。これにより、出力端子ＴＭ２に負のサージ電流ＩＮＳに基づく負の電圧（−Ｖｆａ）が加わったとしても、出力側保護ダイオード部２０ｃに電流は流れないので、何ら問題は生じない。
【００６１】
次に、入力側保護ダイオード部３０について説明する。入力側保護ダイオード部３０は、入力端子ＴＭ１に加わりうる静電気から電源ＩＣ１０ｂ又は周辺回路を保護するためのＥＳＤ保護用素子である。入力側保護ダイオード部３０は、電源ＩＣ１０ｂの内部に形成され、入力端子ＴＭ１及びグランド間に配置される。
【００６２】
図９（ａ）に入力側保護ダイオード部３０の第１構成例である入力側保護ダイオード部３０ａを示し、図９（ｂ）に入力側保護ダイオード部３０の第２構成例である入力側保護ダイオード部３０ｂを示す。入力側保護ダイオード部３０の第１又は第２構成例において、入力側保護ダイオード部３０は、グランドから入力端子ＴＭ１に向かう方向を順方向とする１以上の入力側保護ダイオード３１を備えて成る。
【００６３】
具体的には、図９（ａ）の入力側保護ダイオード部３０ａは単一の入力側保護ダイオード３１を備える。ダイオード部３０ａにおいて、入力側保護ダイオード３１のアノード、カソードが、夫々、グランド、入力端子ＴＭ１に接続される。
【００６４】
これに対し、図９（ｂ）の入力側保護ダイオード部３０ｂは第１〜第ｎ入力側保護ダイオード３１の直列回路から成る（ｎは２以上の整数）。ダイオード部３０ｂにおいて、第１入力側保護ダイオード３１のアノードはグランドに接続され、第ｎ入力側保護ダイオード３１のカソードは入力端子ＴＭ１に接続され、第ｉ入力側保護ダイオード３１のカソードは第（ｉ＋１）入力側保護ダイオード３１のアノードに接続される（ここにおける“ｉ”は、１以上ｎ未満の整数）。
【００６５】
入力端子ＴＭ１に負のサージ電圧が加わったときには（図４参照）、外付けダイオードＤＤの順方向電圧Ｖｆａと寄生ダイオード１２の順方向電圧Ｖｆｂとの和の電圧（Ｖｆａ＋Ｖｆｂ）と同じ大きさを有する負の電圧“−（Ｖｆａ＋Ｖｆｂ）”が入力端子ＴＭ１に加わる。従って、仮に、入力側保護ダイオード部３０（３０ａ、３０ｂ）の順方向電圧が、上記和の電圧（Ｖｆａ＋Ｖｆｂ）よりも小さければ、負のサージ電圧の印加時に大きな電流がダイオード部３０に流れて、ダイオード部３０の破壊につながる可能性がある。
【００６６】
このため、入力側保護ダイオード部３０の第１又は第２構成例においては、入力側保護ダイオード部３０の順方向電圧が、外付けダイオードＤＤの順方向電圧Ｖｆａ及び寄生ダイオード１２の順方向電圧Ｖｆｂの和の電圧（Ｖｆａ＋Ｖｆｂ）よりも大きく設定されている。これにより、入力端子ＴＭ１への負のサージ電圧印加時において入力側保護ダイオード部３０にサージ電流ＩＮＳが流れず、問題は生じない。より詳細には、入力側保護ダイオード部３０に所定電流値の順方向電流を流す際の入力側保護ダイオード部３０の順方向電圧は、外付けダイオードＤＤ及び寄生ダイオード１２に所定電流値の順方向電流を流す際の外付けダイオードＤＤの順方向電圧Ｖｆａと寄生ダイオード１２の順方向電圧Ｖｆｂとの和の電圧（Ｖｆａ＋Ｖｆｂ）よりも大きく設定されている。ここにおける所定電流値は、例えば、負のサージ電圧に基づき発生することが想定されるサージ電流ＩＮＳの電流値であって良い。
【００６７】
入力側保護ダイオード部３０の順方向電圧とは、図９（ａ）の入力側保護ダイオード部３０ａにおいては単一の入力側保護ダイオード３１の順方向電圧を指し、図９（ｂ）の入力側保護ダイオード部３０ｂにおいては第１〜第ｎ入力側保護ダイオード３１の順方向電圧の合計を指す。順方向電圧に関する特性が入力側保護ダイオード３１、外付けダイオードＤＤ及び寄生ダイオード１２間で共通であったならば、図９（ｂ）の入力側保護ダイオード部３０ｂにおいて“ｎ≧３”とすれば良い。
【００６８】
尚、入力側保護ダイオード部３０の電流能力（順方向許容電流値）によっては、入力側保護ダイオード部３０の順方向電圧は上記和の電圧（Ｖｆａ＋Ｖｆｂ）程度であっても良い。この場合、入力端子ＴＭ１に負のサージ電圧が加わったとき、サージ電流ＩＮＳの一部が入力側保護ダイオード部３０を通じて流れることになるが、その電流が入力側保護ダイオード部３０にて許容されるならば、入力側保護ダイオード部３０の破壊等には至らない。
【００６９】
図１０に、入力側保護ダイオード部３０の第３構成例である入力側保護ダイオード部３０ｃを示す。入力側保護ダイオード部３０ｃは、アノード同士が互いに共通接続された入力側保護ダイオード３２及び３３から成る。入力側保護ダイオード３２のカソードは入力端子ＴＭ１に接続され、入力側保護ダイオード３３のカソードはグランドに接続される。これにより、入力端子ＴＭ１に負のサージ電流ＩＮＳに基づく負の電圧“−（Ｖｆａ＋Ｖｆｂ）”が加わったとしても、入力側保護ダイオード部３０ｃに電流は流れないので、何ら問題は生じない。
【００７０】
［実施例ＥＸ１＿３］
実施例ＥＸ１＿３を説明する。出力トランジスタ１１としてＮチャネル型のＭＯＳＦＥＴを用いるようにしても良い。この場合には、出力トランジスタ１１としてのＮチャネル型のＭＯＳＦＥＴのソース、ドレインが、夫々、出力端子ＴＭ２、入力端子ＴＭ１に接続される。この場合にあっても、出力端子ＴＭ２から入力端子ＴＭ１に向かう方向を順方向とする寄生ダイオード１２が形成されることに変わりは無い。
【００７１】
［実施例ＥＸ１＿４］
実施例ＥＸ１＿４を説明する。ダイオード１２は、出力トランジスタ１１に並列に形成され、出力端子ＴＭ２から入力端子ＴＭ１に向かう方向を順方向とする並列ダイオードとして機能する。上述の説明では、並列ダイオードとしてのダイオード１２が出力トランジスタ１１の寄生ダイオードであることを想定しているが、並列ダイオードとしてのダイオード１２は、出力トランジスタ１１の寄生ダイオードではなく、出力トランジスタ１１とは別に設けられたダイオードであっても良い。この場合には、出力トランジスタ１１をバイポーラトランジスタ等にて構成することも可能である。
【００７２】
＜＜第２実施形態＞＞
本発明の第２実施形態を説明する。第２実施形態は第１実施形態を基礎とする実施形態であり、第２実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２実施形態にも適用される。第２実施形態の記載を解釈するにあたり、第１及び第２実施形態間で矛盾する事項については第２実施形態の記載が優先されて良い。
【００７３】
第２実施形態は、以下の実施例ＥＸ２＿１〜ＥＸ２＿２を含む。実施例ＥＸ２＿１及びＥＸ２＿２を組み合わせて実施することも可能である。
【００７４】
［実施例ＥＸ２＿１］
実施例ＥＸ２＿１を説明する。第１実施形態に示したリニアレギュレータを任意の装置に搭載することができる。図１１に、第１実施形態に示したリニアレギュレータが搭載された自動車である車両２１０の概略構成を示す。車両２１０において、入力電圧Ｖｉｎは、車両２１０に設けられたバッテリである電圧源ＶＳから電源ＩＣ１０の入力端子ＴＭ１に供給される。電源ＩＣ１０として、図３の電源ＩＣ１０ａ又は図６の電源ＩＣ１０ｂが用いられる。電源ＩＣ１０の出力端子ＴＭ２とグランドとの間に外付けダイオードＤＤが設けられる点については、上述した通りである。電源ＩＣ１０の出力端子ＴＭ２からの出力電圧Ｖｏｕｔが、車両２１０に搭載された負荷ＬＤに供給される。
【００７５】
車両２１０において、負荷ＬＤは車両２１０に設けられた任意の電気機器であって良い。例えば、負荷ＬＤはＥＣＵ（Electronic Control Unit）であって良い。当該ＥＣＵは、車両２１０の走行制御、車両２１０に設けられた空調機、ランプ、パワーウィンドウ、エアバッグの駆動制御などを行う。或いは例えば、それらの空調機、ランプ、パワーウィンドウ又はエアバッグが負荷ＬＤであっても良い。負荷ＬＤは他の電源回路を含んでいても良い。
【００７６】
［実施例ＥＸ２＿２］
実施例ＥＸ２＿２を説明する。第１実施形態にて示された技術をスイッチＩＣに対して適用することもできる。スイッチＩＣは、入力端子及び出力端子間の状態を導通状態又は非導通状態に切り替えるための半導体集積回路であり、スイッチＩＣにおいては出力トランジスタ１１がスイッチング素子として用いられる。
【００７７】
第１実施形態における電源ＩＣ１０を以下のように変形することでスイッチＩＣを形成できる。即ち、第１実施形態における電源ＩＣ１０（１０ａ、１０ｂ）を基準に、スイッチＩＣでは分圧抵抗Ｒ１及びＲ２より成る分圧回路が削除される。そして、スイッチＩＣにおける制御回路１３は、スイッチＩＣの外部から提供される切り替え信号に基づき、スイッチング素子としての出力トランジスタ１１の状態をオン状態及びオフ状態間で切り替える。スイッチＩＣにおいて、出力トランジスタ１１がオン状態であるとき、入力端子ＴＭ１及び出力端子ＴＭ２間が導通して、入力端子ＴＭ１における入力電圧Ｖｉｎが出力電圧Ｖｏｕｔとして出力端子ＴＭ２として現れ、出力トランジスタ１１がオフ状態であるとき、入力端子ＴＭ１及び出力端子ＴＭ２間が遮断される。
【００７８】
スイッチＩＣの出力端子ＴＭ２に対して外付けダイオードＤＤが接続される点については、第１実施形態に示した電源ＩＣ１０と同様であり、外付けダイオードＤＤのアノード、カソードが、夫々、グランド、スイッチＩＣの出力端子ＴＭ２に接続される。スイッチＩＣにも、図６に示した出力側保護ダイオード部２０及び入力側保護ダイオード部３０が設けられていて良い。
【００７９】
この他、入力端子ＴＭ１及び出力端子ＴＭ２と、それらの端子間に配置された出力トランジスタ１１と、を備える任意の半導体集積回路に対し、第１実施形態にて示された技術を適用することができる。
【００８０】
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【符号の説明】
【００８１】
１０、１０ａ、１０ｂ  電源ＩＣ
１１  出力トランジスタ
１２  寄生ダイオード（並列ダイオード）
１３  制御回路
２０  出力側保護ダイオード部
３０  入力側保護ダイオード部
ＤＤ  外付けダイオード
Ｖｉｎ  入力電圧
Ｖｏｕｔ  出力電圧
Ｖｆｂ  フィードバック電圧
【図１】
2020184101.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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