(57)【要約】      （修正有）【課題】時限デバッグモードを有する装置及び時限デバッグ方法を提供する。【解決手段】デバッグインターフェイスと、カウンタ及びデバッグイネーブル回路を備える集積回路２０であって、デバッグイネーブル回路は、デバッグイネーブル入力を受信し、かつ、デバッグイネーブル入力に応答して、デバッグインターフェイスを有効にし、カウンタを起動する。カウンタは、起動された時点からの予定持続時間の後に、出力信号を出力して、デバッグインターフェイスを無効にする。【選択図】図１
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【特許請求の範囲】
【請求項１】
時限デバッグモードを有する装置であって、
デバッグインターフェイスと、
起動された時点からの予定持続時間の後に、出力信号を出力して、前記デバッグインターフェイスを無効にするように配置されるカウンタと、
デバッグイネーブル入力を受信し、かつ前記デバッグイネーブル入力に応答して前記デバッグインターフェイスを有効し、及び前記カウンタを起動するように配置されるデバッグイネーブル回路と、を備えることを特徴とする装置。
【請求項２】
前記カウンタは、前記出力信号を前記デバッグインターフェイスに出力するように配置されることを特徴とする請求項１に記載の装置。
【請求項３】
前記カウンタは、前記出力信号を前記デバッグイネーブル回路に出力するように配置され、前記デバッグイネーブル回路は、前記出力信号に応答して、前記デバッグインターフェイスを無効にするように配置されることを特徴とする請求項１に記載の装置。
【請求項４】
リセット回路と、
をさらに備え、
前記カウンタは、前記出力信号を前記リセット回路に出力するように配置され、
前記デバッグインターフェイスが有効にされた時に、前記リセット回路は、前記出力信号に応答して、前記デバッグインターフェイスによる変更を元に戻すように配置されることを特徴とする請求項１に記載の装置。
【請求項５】
前記リセット回路は、前記出力信号をパワーオンイベントの指示として解釈するように配置されたパワーオンリセット回路を含むことを特徴とする請求項４に記載の装置。
【請求項６】
１つ以上のリセット可能なコンポーネントと、
１つ以上のリセット不可能なコンポーネントと、
をさらに備え、
前記デバッグイネーブル回路は、前記デバッグインターフェイスが有効にされた時に、前記リセット不可能なコンポーネントが前記デバッグインターフェイスによって変更されることを禁止するように配置され、
前記リセット回路は、前記リセット可能なコンポーネントをリセットすることで、変更を元に戻すように配置されることを特徴とする請求項４に記載の装置。
【請求項７】
前記リセット可能なコンポーネントは揮発性メモリを含み、
前記リセット不可能なコンポーネントは不揮発性メモリを含むことを特徴とする請求項６に記載の装置。
【請求項８】
前記デバッグイネーブル回路はさらに、
前記カウンタが起動された前記時点からの前記予定持続時間の前に、別のデバッグイネーブル入力を受信し、
前記別のデバッグイネーブル入力に応答して、前記カウンタをリセットするように配置されることを特徴とする請求項１に記載の装置。
【請求項９】
前記デバッグイネーブル回路は、
別のデバッグイネーブル入力を受信しても、前記カウンタが起動された前記時点からの前記予定持続時間の前に、前記カウンタをリセットしないように配置されることを特徴とする請求項１に記載の装置。
【請求項１０】
前記カウンタはさらに、
リセット指令を受信しても、前記予定持続時間の前にリセットしないように配置されることを特徴とする請求項１に記載の装置。
【請求項１１】
デジタル回路に属するデバッグイネーブル回路によって、デバッグイネーブル入力を受信するステップと、
前記デバッグイネーブル回路を使用し、前記デバッグイネーブル入力に応答して、前記デジタル回路に属するデバッグインターフェイスを有効しかつカウンタを起動するステップと、
前記カウンタが起動された時点からの予定持続時間の後に、前記カウンタから出力信号を出力することで、前記デバッグインターフェイスを無効にするステップと、を備えることを特徴とする時限デバッグ方法。
【請求項１２】
前記出力信号を出力するステップは、前記出力信号を前記デバッグインターフェイスに出力することを含むことを特徴とする請求項１１に記載の時限デバッグ方法。
【請求項１３】
前記出力信号を出力するステップは、前記出力信号を前記デバッグイネーブル回路に出力し、前記出力信号に応答して、前記デバッグイネーブル回路が前記デバッグインターフェイスを無効にすることを含むことを特徴とする請求項１１に記載の時限デバッグ方法。
【請求項１４】
前記出力信号に応答して、前記デバッグインターフェイスが有効にされた時に、リセット回路を使用して前記デジタル回路をリセットすることで、前記デバッグインターフェイスによる前記デジタル回路の変更を元に戻すステップをさらに備えることを特徴とする請求項１１に記載の時限デバッグ方法。
【請求項１５】
前記リセット回路は、パワーオンリセット回路を含み、
前記デジタル回路をリセットするステップは、
前記パワーオンリセット回路を使用して、前記出力信号をパワーオンイベントの指示として解釈することと、
前記出力信号を前記パワーオンイベントの前記指示として解釈することに応答して、前記デジタル回路をリセットすることとを含むことを特徴とする請求項１４に記載の時限デバッグ方法。
【請求項１６】
前記デバッグインターフェイスを無効にするステップは、
前記出力信号を前記リセット回路に出力することで、前記デバッグインターフェイスを無効にすることを含むことを特徴とする請求項１４に記載の時限デバッグ方法。
【請求項１７】
前記デジタル回路は、１つ以上のリセット可能なコンポーネント及び１つ以上のリセット不可能なコンポーネントを含み、
前記デバッグインターフェイスが有効にされた時に、前記リセット不可能なコンポーネントが前記デバッグインターフェイスにより変更されることを禁止するステップをさらに備えることを特徴とする請求項１４に記載の時限デバッグ方法。
【請求項１８】
前記リセット可能なコンポーネントは、揮発性メモリを含み、
前記リセット不可能なコンポーネントは、不揮発性メモリを含むことを特徴とする請求項１７に記載の時限デバッグ方法。
【請求項１９】
前記カウンタを起動するには、第１の時間で前記カウンタを起動することが含まれ、
その後、前記デバッグインターフェイスを無効にするステップと、
第２の時間で前記カウンタを起動するステップと、
前記第２の時間からの前記予定持続時間までに、別のデバッグイネーブル入力を受信するステップと、
前記別のデバッグイネーブル入力に応答して、前記カウンタをリセットするステップと、をさらに備えることを特徴とする請求項１１に記載の時限デバッグ方法。
【請求項２０】
前記予定持続時間の前に、別のデバッグイネーブル入力を受信するステップ
をさらに備え、
前記予定持続時間の後に、前記出力信号を出力するには、前記別のデバッグイネーブル入力を受信しても、前記予定持続時間の後に前記出力信号を出力することが含まれることを特徴とする請求項１１に記載の時限デバッグ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路などのデジタル回路技術に関し、特に、時限デバッグモードを有する装置及び時限デバッグ方法に関する。
【背景技術】
【０００２】
一部の集積回路（ＩＣ）はデバッグモードで操作するように配置される、これにより、ユーザーは、デバッグインターフェイスを介して、ＩＣの通常の機能を置き換えることができる。このようなモードは、製品の品質保証（ｐｒｏｄｕｃｔ  ｑｕａｌｉｔｙ  ａｓｓｕｒａｎｃｅ，  ＰＱＡ）に役立つ可能性があり、例えば、当該モードは、連合テストワークグループ（非特許文献１）（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ，  ＪＴＡＧ）の標準に従って実行できる。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】連合テストワークグループ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ，ＪＴＡＧ）の標準
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は時限デバッグモードを有する装置及び時限デバッグ方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明のいくつかの実施例によれば、時限デバッグモードを有する装置を提供し、当該時限デバッグモードを有する装置は、デバッグインターフェイスと、カウンタ及びデバッグイネーブル回路（ｄｅｂｕｇ−ｅｎａｂｌｉｎｇ  ｃｉｒｃｕｉｔｒｙ）を備える。前記デバッグイネーブル回路は、デバッグイネーブル入力（ｄｅｂｕｇ−ｅｎａｂｌｉｎｇ  ｉｎｐｕｔ）を受信し、かつ当該デバッグイネーブル入力に応答して、前記デバッグインターフェイスを有効し、及び前記カウンタを起動するように配置される。前記カウンタは、起動された時点からの予定持続時間（ｐｒｅｄｅｔｅｒｍｉｎｅｄ  ｄｕｒａｔｉｏｎ）の後に、出力信号を出力して、前記デバッグインターフェイスを無効（ｄｉｓａｂｌｅｄ）にするように配置される。
【０００６】
いくつかの実施例において、カウンタは、出力信号をデバッグインターフェイスに出力するように配置される。
【０００７】
いくつかの実施例において、カウンタは、出力信号をデバッグイネーブル回路に出力するように配置され、当該デバッグイネーブル回路は、前記出力信号に応答して、デバッグインターフェイスを無効にするように配置される。
【０００８】
いくつかの実施例において、前記時限デバッグモードを有する装置は、リセット回路（ｒｅｓｅｔｔｉｎｇ  ｃｉｒｃｕｉｔｒｙ）をさらに備え、カウンタは、出力信号を前記リセット回路に出力するように配置され、前記リセット回路は、前記出力信号に応答して、デバッグインターフェイスが有効にされた時に、当該デバッグインターフェイスによる変更を元に戻すように配置される。
【０００９】
いくつかの実施例において、リセット回路は、パワーオンリセット回路（ｐｏｗｅｒ−ｏｎ  ｒｅｓｅｔ  ｃｉｒｃｕｉｔｒｙ）を備え、当該パワーオンリセット回路は、出力信号をパワーオンイベント（ｐｏｗｅｒ−ｏｎ  ｅｖｅｎｔ）の指示として解釈するように配置される。
【００１０】
いくつかの実施例において、前記時限デバッグモードを有する装置は、１つ以上のリセット可能なコンポーネント（ｒｅｓｅｔｔａｂｌｅ  ｃｏｍｐｏｎｅｎｔ）及び１つ以上のリセット不可能なコンポーネント（ｎｏｎ−ｒｅｓｅｔｔａｂｌｅ  ｃｏｍｐｏｎｅｎｔ）をさらに備え、デバッグインターフェイスが有効にされた時に、デバッグイネーブル回路は、リセット不可能なコンポーネントがデバッグインターフェイスによって変更されることを禁止するように配置され、リセット回路は、リセット可能なコンポーネントをリセットすることで、リセット可能なコンポーネントの変更を元に戻すように配置される。
【００１１】
いくつかの実施例において、リセット可能なコンポーネントは揮発性メモリを含み、リセット不可能なコンポーネントは不揮発性メモリを含む。
【００１２】
いくつかの実施例において、デバッグイネーブル回路はさらに、カウンタが起動された時点からの予定持続時間の前に、別のデバッグイネーブル入力を受信し、当該デバッグイネーブル入力に応答して、前記カウンタをリセットするように配置される。
【００１３】
いくつかの実施例において、デバッグイネーブル回路は、カウンタが起動された時点からの予定持続時間の前に、別のデバッグイネーブル入力を受信しても、前記カウンタをリセットしないように配置される。
【００１４】
本発明のいくつかの実施例によれば、さらに時限デバッグ方法を提供し、当該時限デバッグ方法は、デジタル回路に属するデバッグイネーブル回路によって、デバッグイネーブル入力を受信するステップを備える。当該時限デバッグ方法は、前記デバッグイネーブル入力に応答し、前記デバッグイネーブル回路を使用して前記デジタル回路に属するデバッグインターフェイスを有効しかつカウンタを起動するステップと、前記カウンタが起動された時点からの予定持続時間の後に、前記カウンタから出力信号を出力することで、前記デバッグインターフェイスを無効にするステップとをさらに備える。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明のいくつかの実施例にかかる集積回路を示す図である。
【図２】図２は、本発明のいくつかの実施例にかかる図１に示される集積回路の状態を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明について、図に示す実施形態に基づいて説明する。
【００１７】
通常、ＩＣ又はＩＣを含むシステムの製造後、ＩＣ又はシステムのメーカーは、ＩＣのデバッグインターフェイスをロック（又は「「無効」）する。続いて、デバッグインターフェイスをロック解除（又は「有効」）してＩＣのデバッグモードを有効にするには、ユーザーは、ＩＣに属する特定の入力インターフェースに特定のデバッグイネーブル入力を入力する必要がある。例えば、使用者は、ＩＣに属する１つ又は複数の特定のピン（ｐｉｎ）又はボール接点に特定のビットストリーム（ｓｔｒｅａｍ  ｏｆ  ｂｉｔｓ）又は特定の電圧シーケンス（ｓｅｑｕｅｎｃｅ  ｏｆ  ｖｏｌｔａｇｅｓ）を入力することに要求されてもよい。
【００１８】
ＩＣの機能に対する不正な変更を防止するために、デバッグイネーブル入力は通常、メーカーにより秘密にされる。通常、デバッグイネーブル入力を入力する必要がある入力インターフェイスも秘密にされる。しかしながら、いくつかの情況では、ハッカーがこの秘密情報を盗む可能性がある。盗まれた秘密を使って、ハッカーはデバッグインターフェイスを有効にする可能性があり、かつその後、当該デバッグインターフェイスを介して、メーカーが意図しない方式でＩＣ又はシステムを使用する。
【００１９】
この課題を解決するために、本発明の実施例は、予定時間の間にデバッグモードに保持されるようにＩＣを配置する。この持続時間は、ＰＱＡの目的のためにＩＣの合法的な臨時使用を許容するように十分な大きさであるが、ほとんどの不正の使用を禁止するように十分に小さくてもよい。
【００２０】
より具体的には、本発明の実施例では、ＩＣは、デバッグイネーブル回路に接続されたカウンタを含む。秘密デバッグイネーブル入力の受信に応答して、デバッグイネーブル回路は、デバッグインターフェイスを有効し、かつカウンタも起動する。続いて、予定持続時間の後に、カウンタは、１つの出力信号をデバッグイネーブル回路に出力する。当該出力信号に応答して、デバッグイネーブル回路は、デバッグインターフェイスを無効にする。
【００２１】
いくつかの実施例において、ＩＣは、カウンタにも接続されたリセット回路をさらに備える。カウンタからの出力信号に応答して、リセット回路はＩＣをリセットする。よって、デバッグモードでのＩＣによる変更を元に戻して、ＩＣの通常の機能を回復する。
【００２２】
通常、デバッグモードの有効される時間量を制限することに加えて、本発明の実施例は、ユーザーがデバッグインターフェイスを介してアクセスできるコンポーネントの数及び／又はタイプを制限する。例えば、ユーザーはレジスタ又はランダムアクセスメモリ（ＲＡＭ）コンポーネントにアクセスでき、その内容はＩＣのリセット時に削除されるが、カウンタ又は不揮発性メモリコンポーネントへのアクセスは禁止される。
【００２３】
いくつかの実施例において、デバッグモードが常に同じ予定持続時間に有効であるように、デバッグが有効にされた時に、カウンタはリセットできない。他の実施例では、デバッグイネーブル入力に戻ってカウンタをリセットし、デバッグイネーブル入力を繰り返し入力することにより、デバッグモードを無限に広げることができる。ただし、これらの実施例は、ハッカーがＩＣを利用することを禁止できるが、デバッグイネーブル入力を繰り返し入力するには通常、システム固有ではない専用のハードウェアが必要だ。
【００２４】
図１は、本発明のいくつかの実施例にかかる集積回路（ＩＣ）２０を示す図である。集積回路２０は、消費電子装置のような電子装置に、又は他の任意の適切なシステムに取り付けることができる。
【００２５】
集積回路２０は、デバッグインターフェイス（Ｉ／Ｆ）３６を備え、例えば、ＪＴＡＧ標準に従って、前記デバッグインターフェイス（Ｉ／Ｆ）３６は、有効にされる時に、デバッグ入力４６を受信するように配置される。集積回路２０の機能はデバッグ入力４６により変更される。
【００２６】
上記のように、デバッグインターフェイス３６を有効にするために、ユーザーは、１つの特定のデバッグイネーブル入力４８を入力する必要がある、例えば、特定の入力インターフェイスに入力される特定のビットストリーム又は特定の電圧シーケンスを含む。よって、集積回路２０は、特定の入力インターフェイスに接続されたデバッグイネーブル回路３８をさらに備える。デバッグイネーブル回路３８は、デバッグイネーブル入力４８を受信し、デバッグイネーブル入力４８に応答して、デバッグインターフェイス３６を有効にするように配置される（１つの正しくない入力が入力された場合、デバッグイネーブル回路はデバッグインターフェースを有効にしない）。例えば、デバッグイネーブル入力４８に応答して、デバッグイネーブル回路３８は、ＩＣに属する特定のピン又はボール接点の機能を変更して、それらのピン又はボール接点に入力されたデバッグ入力４６がデバッグインターフェイス３６によって受信されるようにすることができる。
【００２７】
また、デバッグイネーブル入力４８に応答して、デバッグイネーブル回路はカウンタ４２を起動する。カウンタ４２は、カウンタが起動された時点からの予定持続時間の後に、デバッグインターフェイス３６が無効になる（言い換えれば、カウンタは、予定持続時間に対してカウントダウンした後に１つの出力信号を出力する）１つの出力信号５０を出力するように配置される。例えば、予定持続時間の後、カウンタは、出力信号５０を順次に生成できる内部ターミナルカウント（ＴＣ）信号を生成してもよい。予定持続時間は任意の適切な値を有してもよい。
【００２８】
いくつかの実施例において、カウンタは、出力信号をデバッグインターフェイスに出力することにより、直接的にデバッグインターフェイスを無効にする。他の実施例では、図１に示されるように、カウンタは、出力信号をデバッグイネーブル回路に出力し、かつ出力信号に応答して、デバッグイネーブル回路はデバッグインターフェイスを無効にする。
【００２９】
いくつかの実施例において、カウンタは、出力信号をリセット回路４０に出力する。出力信号５０に応答して、リセット回路４０はＩＣをリセットするので、デバッグインターフェイスが有効にされた時に、デバッグインターフェイスによるＩＣの変更を元に戻す。例えば、リセット回路は、ＩＣに属する１つ以上のリセット可能なコンポーネントをリセットすることができるので、ＩＣの通常の機能を回復する。
【００３０】
いくつかの実施例において、図２のように、リセット回路４０は、出力信号５０をパワーオンイベントの指示として解釈するように配置されるパワーオンリセット（ＰｏＲ）回路を備える。これらの実施例では、出力信号５０を処理するための専用のリセット回路を提供するではなく、従来のＰｏＲ回路は、出力信号に応答するように修正されてもよい（ＩＣをリセットすることにより）、例えば、出力信号はパワーオンイベントの指示であるように。
【００３１】
いくつかの実施例において、デバッグインターフェース３６又はデバッグイネーブル回路３８に加えて、カウンタは、出力信号をリセット回路４０に入力する。他の実施例では、カウンタは、出力信号をデバッグインターフェイス３６又はデバッグイネーブル回路３８に出力しない。逆に、デバッグインターフェース３６は、リセット回路４０によって実行されるリセット動作の一部として無効にされる。言い換えれば、カウンタは、出力信号をリセット回路に出力することにより、デバッグインターフェイスを無効にする。
【００３２】
いくつかの実施例において、別のデバッグイネーブル入力を受信しても、デバッグイネーブル回路は、予定持続時間の前にカウンタをリセットしないように配置される。或いは、１つのリセット指示（例えば、デバッグイネーブル回路から）を受信しても、カウンタは、予定持続時間の前にリセットしないように配置されてもよい。よって、デバッグインターフェイスは、常に同じ予定持続時間以内で有効にできる。
【００３３】
他の実施例において、予定持続時間の前に別のデバッグイネーブル入力を受信するのに応答して、デバッグイネーブル回路はカウンタをリセットする。これにより、デバッグインターフェイスは有効にされて時間量を変更してもよい。
【００３４】
一般的には、集積回路２０は、上記以外の任意の適切なコンポーネントを含んでもよい。集積回路２０の様々なコンポーネントは、１つのバス２４を介して、及び／又は他の適切なワイヤまたはトレースを介して互いに通信することができる。
【００３５】
例えば、図１に示されるように、集積回路２０は、中央プロセッサ２２（ＣＰＵ）及び１つ又は複数のメモリコンポーネントを含んでもよい。これらのメモリコンポーネントは、読み出し専用メモリ２６（ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ，ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）２８及び／又は１つ又は複数のレジスタ４４を含んでもよい。ファームウェアコード（ｆｉｒｍｗａｒｅ  ｃｏｄｅ）などのコードは、中央プロセッサ２２により実行されるランダムアクセスメモリ２８にコピーされることができる。例えば、コードは、不揮発性メモリ（ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ，  ＮＶＭ）３０（例えば、フラッシュメモリ又はワンタイムプログラマブル（ＯＴＰ）メモリを含む）から、又はフラッシュメモリチップなどの外部メモリデバイスからコピーされてもよい。代替的または追加的に、ＣＰＵは、読み出し専用メモリ２６、不揮発性メモリ３０又は外部メモリデバイスから直接的にコードを実行できる。
【００３６】
これらの実施例において、デバッグ入力４６は、中央プロセッサ２２により実行される機能のセットが変更されるように、レジスタ４４に記憶された一部の値を変更し、及び／又はランダムアクセスメモリ２８にロードされるコードを変更することができる。その後、デバッグモードが有効にされた時に、リセット回路は、レジスタ４４での値を回復し、及び／又はロードされた任意のコードのランダムアクセスメモリ２８をクリアすることができる。
【００３７】
図２は、本発明のいくつかの実施例にかかる集積回路２０に用いる状態図５４である。状態図５４は、集積回路２０で動作できる様々な状態（又は「モード」）及び状態間の許容可能な転換を示す。
【００３８】
パワーオンの後に、集積回路２０は、瞬時的なパワーオンリセット状態（ｐｏｗｅｒ−ｏｎ  ｒｅｓｅｔ，ＰｏＲ）５６に入る。この状態において、ＩＣに提供される電圧は動作電圧値（ｏｐｅｒａｔｉｏｎａｌ  ｖｏｌｔａｇｅ−ｖａｌｕｅ）に向かって上昇する。電圧値が上昇されると、リセット回路はＩＣをリセットする。
【００３９】
電圧が動作電圧に達した時に、ＩＣはオープン状態５８又はロック状態６０に転換する。オープン状態５８において、容易に集積回路２０を変更できるように、デバッグインターフェイス３６は、有効にされてデバッグイネーブル回路３８を使用しない。通常、ＩＣの任意のコンポーネントは、デバッグインターフェイスを介して適切な入力を入力する。オープン状態５８でのＩＣが維持できる時間量には予定の制限がない。一方、ロック状態６０において、デバッグインターフェイス３６は無効を維持する。
【００４０】
通常、本明細書では「フラグ（ｆｌａｇ）」と呼ばれる特定のビットの状態は、ＩＣのオープン状態５８又はロック状態６０への転換を決定する。具体的には、フラグが設置されない場合には、ＩＣはオープン状態５８に転換する。そうでなければ、、ＩＣはロック状態６０に転換する。フラグは通常、不揮発性メモリ３０に記憶される。
【００４１】
ＩＣ又はＩＣを含むシステムの製造期間で、ＩＣをオープン状態に保持させるために、フラグが設置されない。製造プロセスの後に、ＩＣをロック状態に転換させるために、フラグが設置される。通常、ＩＣがオープン状態に戻せないように、ＩＣはフラグへの後続の変更を許可しないように配置される。
【００４２】
或いは、ＩＣは不揮発性メモリをロックした場合には、フラグを設定しなくても、ＩＣは製造後にオープン状態５８で動作しないように配置されてもよい。
【００４３】
ロック状態において、デバッグイネーブル入力が受信されると、ＩＣは一時的なロック解除状態６２に転換し、これは上記で「時限デバッグモード」と呼ばれる。以上のように、この転換期間で、デバッグインターフェイスが有効にされ、かつカウンタが起動される。カウンタがその終端カウント（ＴＣ）に達すると、カウンタは、出力信号５０を出力して、ＩＣをパワーオンリセット状態５６に転換させる。
【００４４】
オープン状態５８のように、一時的なロック解除状態６２はＩＣへの変更を許可する。ただし、以上のように、一時的なロック解除状態でのＩＣが維持する持続時間はカウンタに制限される。かつ、通常、一時的なロック解除状態がデバッグ入力により変更できる形態と、オープン状態とは異なる。具体的には、一時的なロック解除状態はランダムアクセスメモリ２８又は別の揮発性メモリなどの集積回路２０のリセット可能なコンポーネントへの変更を許可しても、不揮発性メモリ３０などのＩＣのリセット不可能なコンポーネントへの変更を許可しない。
【００４５】
いくつかの実施例において、一時的なロック解除状態６２では、集積回路２０のリセット不可能なコンポーネントへの変更は、カウンタ４２により禁止される。例えば、図１に示されるように、カウンタ４２は、１つの有効／無効信号６４をリセット不可能なコンポーネントごとに出力してもよい。カウンタがカウントしない時に、有効／無効信号６４は、コンポーネントを変更できるように、リセット不可能なコンポーネントを有効にする第１の数値を持つ。しかしながら、起動されたことに応答して、カウンタは、有効／無効信号６４を切り替えて、リセット不可能なコンポーネントを無効にさせる。その後、カウンタがその終端カウントに達すると、カウンタは再び有効／無効信号を切り替えるので、リセット不可能なコンポーネントを改めて有効にする。
【００４６】
別の実施例において、集積回路２０のリセット不可能なコンポーネントへの変更はデバッグイネーブル回路３８により禁止される。例えば、デバッグイネーブル回路３８は、有効／無効信号６４をＩＣの各リセット不可能なコンポーネントに出力してもよい。デバッグイネーブル入力４８に応答して、デバッグイネーブル回路は、コンポーネントを無効にするために有効／無効信号を切り替えてもよい。その後、出力信号５０の受信に応答して、デバッグイネーブル回路は、コンポーネントを改めて有効にするために、再び有効／無効信号を切り替えてもよい。
【００４７】
代替的な実施例において、制限のない期間の間にＩＣをデバッグモードに維持するために、集積回路２０はカウンタを備えない。しかしながら、デバッグイネーブル回路３８は、以上のように、集積回路２０のリセット不可能なコンポーネントへの変更を禁止してもよい。
【００４８】
図１に示される集積回路２０の特定の配置は、例示した方式でのみ提供される。集積回路２０は、任意の適切な構成で互いに接続され、任意の適切な機能を実行できる任意の適切なコンポーネントを含んでもよい。また、本明細書は主に集積回路に関するが、記載された実施例は、任意の適切なデジタル回路に応用されてもよい。
【００４９】
本明細書に記載された回路の各コンポーネントは、本明細書で説明する機能を実行するように配置された互いに接続されたコンポーネントの任意の適切な構成を含んでもよい。例えば、これらのコンポーネントは、抵抗、トランジスタ、コンデンサ、インダクタ、及び／又はダイオードを含んでもよい、これらは適切なワイヤ及び／又はトレースを互いに接続することができる。
【００５０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５１】
２０…集積回路
２２…中央プロセッサ
２４…バス
２６…読み出し専用メモリ
２８…ランダムアクセスメモリ
３０…不揮発性メモリ
３６…デバッグインターフェイス
３８…デバッグイネーブル回路
４０…リセット回路
４２…カウンタ
４４…レジスタ
４６…デバッグ入力
４８…デバッグイネーブル入力
５０…出力信号
５４…状態図
５６…パワーオンリセット状態
５８…オープン状態
６０…ロック状態
６２…一時的なロック解除状態
【図１】
2020184319.tif 000003
【図２】
2020184319.tif 000004