(57)【要約】【課題】本発明は、シンプルな構造により急峻なスイッチング特性と大きな駆動電流とが得られるトンネル電界効果トランジスタを提供することを課題とする。【解決手段】本発明のトンネル電界効果トランジスタ１は、ソース領域２及びチャネル領域４の各領域が第１導電型で構成されるとともにドレイン領域３が前記第１導電型と異なる第２導電型で構成され、ソース領域２における不純物物質の濃度がチャネル領域４における前記不純物物質の濃度と同じかより高い濃度とされ、かつ、ソース領域２とチャネル領域４との間に絶縁酸化物で形成されソース領域２中のキャリアをチャネル領域４に直接トンネル現象により輸送可能とされる直接トンネル層７が介挿されることを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
ソース領域、ドレイン領域及び前記ソース領域と前記ドレイン領域との間に配されるチャネル領域が形成され、少なくとも前記ドレイン領域及び前記チャネル領域が層状に形成される半導体部と、前記半導体部の少なくとも前記チャネル領域上にゲート絶縁膜を介して配されるゲート電極とで構成されるトランジスタ構造を有し、
前記ソース領域及び前記チャネル領域の各領域がｐ型又はｎ型のいずれかの導電型である第１導電型で構成されるとともに前記ドレイン領域が前記第１導電型と異なる前記導電型である第２導電型で構成され、
前記ソース領域における前記導電型を付与する不純物物質の濃度が前記チャネル領域における前記不純物物質の濃度と同じかより高い濃度とされ、
かつ、前記ソース領域と前記チャネル領域との間に絶縁酸化物で形成され前記ソース領域中のキャリアを前記チャネル領域に直接トンネル現象により輸送可能とされる直接トンネル層が介挿されることを特徴とするトンネル電界効果トランジスタ。
【請求項２】
ソース領域及びチャネル領域の各領域がｐ型の導電型とされるとともにドレイン領域がｎ型の導電型とされるＮ型トンネル電界効果トランジスタとされ、
直接トンネル層が、前記ソース領域の価電子帯と前記直接トンネル層の伝導帯とのエネルギー差により決定されるトンネル障壁高さφＢを１／２乗したφＢ０．５と、前記ソース領域−前記チャネル領域間の最小間隔をなす厚みで決定されるＴＯＸとの積であるφＢ０．５ＴＯＸを３．１７ｅＶ０．５・ｎｍ以下として構成される請求項１に記載のトンネル電界効果トランジスタ。
【請求項３】
ソース領域及びチャネル領域の各領域がｎ型の導電型とされるとともにドレイン領域がｐ型の導電型とされるＰ型トンネル電界効果トランジスタとされ、
直接トンネル層が、前記ソース領域の伝導帯と前記直接トンネル層の価電子帯とのエネルギー差により決定されるトンネル障壁高さφＢを１／２乗したφＢ０．５と、前記ソース領域−前記チャネル領域間の最小間隔をなす厚みで決定されるＴＯＸとの積であるφＢ０．５ＴＯＸを３．５６ｅＶ０．５・ｎｍ以下として構成される請求項１に記載のトンネル電界効果トランジスタ。
【請求項４】
絶縁酸化物がＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＡｌＳｉＯ、ＨｆＳｉＯ、ＺｒＳｉＯ、ＡｌＳｉＯＮ、ＨｆＳｉＯＮ及びＺｒＳｉＯＮのいずれかとされる請求項１から３のいずれかに記載のトンネル電界効果トランジスタ。
【請求項５】
ソース領域における不純物物質の濃度が１０１８ｃｍ−３〜１０２１ｃｍ−３の範囲から選択され、チャネル領域における前記不純物物質の濃度が１０１５ｃｍ−３〜１０２０ｃｍ−３の範囲から選択され、かつ、ドレイン領域における前記不純物物質の濃度が１０１８ｃｍ−３〜１０２１ｃｍ−３の範囲から選択される請求項１から４のいずれかに記載のトンネル電界効果トランジスタ。
【請求項６】
半導体部の形成材料がＳｉ、Ｇｅ、ＳｉＧｅ及びＩＩＩ−Ｖ族半導体材料のいずれかを含む請求項１から５のいずれかに記載のトンネル電界効果トランジスタ。
【請求項７】
半導体部の形成材料がＳｉとされ、直接トンネル層がソース領域−チャネル領域間の最小間隔をなす厚みを１．５ｎｍ以下とするＳｉＯ２層で構成される請求項１から６のいずれかに記載のトンネル電界効果トランジスタ。
【請求項８】
トランジスタ構造が平面型、Ｆｉｎ型、シート型及びワイヤ型のいずれかの構造とされる請求項１から７のいずれかに記載のトンネル電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直接トンネル現象によりソース領域−チャネル領域間でのキャリア輸送が可能とされ、かつ、前記ソース領域及び前記チャネル領域が同一の導電型とされるトンネル電界効果トランジスタに関する。
【背景技術】
【０００２】
半導体集積回路の低消費電力化を目的として、構成要素としての個々のトランジスタにおける消費電力を低減させることが求められている。
そのような手法として、前記トランジスタのオン・オフのスイッチング動作を規定する閾値電圧以下の領域（サブスレッショルド領域）における電流変化率を急峻とすることで、スイッチング動作に必要な電力を低減させる研究開発が進められている。
しかしながら、電界効果トランジスタとして広く用いられるＭＯＳＦＥＴの構成では、室温での前記電流変化率が、理論的に６０ｍＶ／ｄｅｃａｄｅ以上とされ、これを下回る急峻な特性が得られない問題がある（例えば、非特許文献１参照）。
【０００３】
このような問題を解決するため、ソース領域−チャネル領域間のバンド間トンネル現象を利用するトンネル電界効果型トランジスタ（ＴＦＥＴ，非特許文献２）が提案されている。前記トンネル電界効果トランジスタによれば、前記電流変化率が前記ＭＯＳＦＥＴよりも急峻なものとされ、６０ｍＶ／ｄｅｃａｄｅ未満での急峻なスイッチング動作が可能となる（図１参照）。なお、図１は、一般的な前記ＭＯＳＦＥＴ及び前記ＴＦＥＴにおけるドレイン電流の立ち上がり特性を示す図である。
しかしながら、前記ＴＦＥＴでは、構成材料を問わず、低電界領域でのトンネル確率が一律に低いことから、前記ＭＯＳＦＥＴよりも駆動電流が２桁以上低く、その結果、高速動作に必要とされる大きな駆動電流を得られない問題がある。
【０００４】
こうしたことから、前記ＴＦＥＴの急峻なスイッチング特性と、前記ＭＯＳＦＥＴの駆動電流特性との双方を満足させる新たなトランジスタの開発が模索されている。
例えば、１つの素子中に前記ＴＦＥＴと前記ＭＯＳＦＥＴとの各構造を組み込んだハイブリッドＭＯＳＦＥＴが提案されている（非特許文献３参照）。
しかしながら、このハイブリッドＭＯＳＦＥＴでは、１つの素子中に前記ＴＦＥＴと前記ＭＯＳＦＥＴとの各構造を組み込むため素子構造が複雑化し、加えて、前記ＴＦＥＴと前記ＭＯＳＦＥＴとがそれぞれ独立して動作する機構とされることから制御系も複雑化する問題がある。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Yuan Taur and Tak H. Ning, Fundamentals of MODERN VLSI DEVICES, Cambridge University Press 1998, p. 128.
【非特許文献２】W. Y. Choi, et al., Electron Device Letters 28 (2007) 743.
【非特許文献３】K. Furukawa et al., 2015 International Conference on Solid State Devices and Materials (SSDM 2015), p. 86.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、従来における前記諸問題を解決し、以下の目的を達成することを課題とする。即ち、本発明は、シンプルな構造により急峻なスイッチング特性と大きな駆動電流とが得られるトンネル電界効果トランジスタを提供することを課題とする。
【課題を解決するための手段】
【０００７】
前記課題を解決するための手段としては、次の通りである。即ち、
＜１＞  ソース領域、ドレイン領域及び前記ソース領域と前記ドレイン領域との間に配されるチャネル領域が形成され、少なくとも前記ドレイン領域及び前記チャネル領域が層状に形成される半導体部と、前記半導体部の少なくとも前記チャネル領域上にゲート絶縁膜を介して配されるゲート電極とで構成されるトランジスタ構造を有し、前記ソース領域及び前記チャネル領域の各領域がｐ型又はｎ型のいずれかの導電型である第１導電型で構成されるとともに前記ドレイン領域が前記第１導電型と異なる前記導電型である第２導電型で構成され、前記ソース領域における前記導電型を付与する不純物物質の濃度が前記チャネル領域における前記不純物物質の濃度と同じかより高い濃度とされ、かつ、前記ソース領域と前記チャネル領域との間に絶縁酸化物で形成され前記ソース領域中のキャリアを前記チャネル領域に直接トンネル現象により輸送可能とされる直接トンネル層が介挿されることを特徴とするトンネル電界効果トランジスタ。
＜２＞  ソース領域及びチャネル領域の各領域がｐ型の導電型とされるとともにドレイン領域がｎ型の導電型とされるＮ型トンネル電界効果トランジスタとされ、直接トンネル層が、前記ソース領域の価電子帯と前記直接トンネル層の伝導帯とのエネルギー差により決定されるトンネル障壁高さφＢを１／２乗したφＢ０．５と、前記ソース領域−前記チャネル領域間の最小間隔をなす厚みで決定されるＴＯＸとの積であるφＢ０．５ＴＯＸを３．１７ｅＶ０．５・ｎｍ以下として構成される前記＜１＞に記載のトンネル電界効果トランジスタ。
＜３＞  ソース領域及びチャネル領域の各領域がｎ型の導電型とされるとともにドレイン領域がｐ型の導電型とされるＰ型トンネル電界効果トランジスタとされ、直接トンネル層が、前記ソース領域の伝導帯と前記直接トンネル層の価電子帯とのエネルギー差により決定されるトンネル障壁高さφＢを１／２乗したφＢ０．５と、前記ソース領域−前記チャネル領域間の最小間隔をなす厚みで決定されるＴＯＸとの積であるφＢ０．５ＴＯＸを３．５６ｅＶ０．５・ｎｍ以下として構成される前記＜１＞に記載のトンネル電界効果トランジスタ。
＜４＞  絶縁酸化物がＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＡｌＳｉＯ、ＨｆＳｉＯ、ＺｒＳｉＯ、ＡｌＳｉＯＮ、ＨｆＳｉＯＮ及びＺｒＳｉＯＮのいずれかとされる前記＜１＞から＜３＞のいずれかに記載のトンネル電界効果トランジスタ。
＜５＞  ソース領域における不純物物質の濃度が１０１８ｃｍ−３〜１０２１ｃｍ−３の範囲から選択され、チャネル領域における前記不純物物質の濃度が１０１５ｃｍ−３〜１０２０ｃｍ−３の範囲から選択され、かつ、ドレイン領域における前記不純物物質の濃度が１０１８ｃｍ−３〜１０２１ｃｍ−３の範囲から選択される前記＜１＞から＜４＞のいずれかに記載のトンネル電界効果トランジスタ。
＜６＞  半導体部の形成材料がＳｉ、Ｇｅ、ＳｉＧｅ及びＩＩＩ−Ｖ族半導体材料のいずれかを含む前記＜１＞から＜５＞のいずれかに記載のトンネル電界効果トランジスタ。
＜７＞  半導体部の形成材料がＳｉとされ、直接トンネル層がソース領域−チャネル領域間の最小間隔をなす厚みを１．５ｎｍ以下とするＳｉＯ２層で構成される前記＜１＞から＜６＞のいずれかに記載のトンネル電界効果トランジスタ。
＜８＞  トランジスタ構造が平面型、Ｆｉｎ型、シート型及びワイヤ型のいずれかの構造とされる前記＜１＞から＜７＞のいずれかに記載のトンネル電界効果トランジスタ。
【発明の効果】
【０００８】
本発明によれば、従来技術における前記諸問題を解決することができ、シンプルな構造により急峻なスイッチング特性と大きな駆動電流とが得られるトンネル電界効果トランジスタを提供することができる。
【図面の簡単な説明】
【０００９】
【図１】一般的なＭＯＳＦＥＴ及びＴＦＥＴにおけるドレイン電流の立ち上がり特性を示す図である。
【図２】第１実施形態に係るトンネル電界効果トランジスタの概要を説明するための断面図である。
【図３（ａ）】Ｎ型動作のスイッチング領域におけるバンド特性を示す図である。
【図３（ｂ）】Ｎ型動作の飽和領域におけるバンド特性を示す図である。
【図４（ａ）】本発明のトンネル電界効果トランジスタの製造プロセス例を示す図（１）である。
【図４（ｂ）】本発明のトンネル電界効果トランジスタの製造プロセス例を示す図（２）である。
【図４（ｃ）】本発明のトンネル電界効果トランジスタの製造プロセス例を示す図（３）である。
【図５】第２実施形態に係るトンネル電界効果トランジスタの概要を説明するための断面図である。
【図６（ａ）】Ｐ型動作のスイッチング領域におけるバンド特性を示す図である。
【図６（ｂ）】Ｐ型動作の飽和領域におけるバンド特性を示す図である。
【図７】Ｆｉｎ型のトランジスタ構造が採用されたトンネル電界効果トランジスタの概要を説明するための説明図である。
【図８】シート型乃至ワイヤ型のトランジスタ構造が採用されたトンネル電界効果トランジスタの概要を説明するための説明図である。
【図９】検証シミュレーション試験の対象に係るトンネル電界効果トランジスタを説明するための説明図である。
【図１０】トンネル確率の計算結果を示す図である。
【図１１】参考例に係るトンネル電界効果トランジスタの概要を説明するための断面図である。
【図１２】参考例に係るトンネル電界効果トランジスタ５０に対し、０．５Ｖのドレイン電圧印加条件下で測定したゲート電圧−ドレイン電流特性を示す図である。
【図１３】第３シミュレーション試験におけるドレイン電流−ドレイン電圧特性を示す図である。
【図１４】直接トンネル層の厚みとドレイン電流及び最小サブスレッショルド傾きとの関係性を示すグラフである。
【発明を実施するための形態】
【００１０】
（トンネル電界効果トランジスタ）
本発明のトンネル電界効果トランジスタは、半導体部、ゲート絶縁膜及びゲート電極を有するトランジスタ構造で構成され、かつ、直接トンネル層を備える。
【００１１】
＜半導体部＞
前記半導体部は、ソース領域、ドレイン領域及び前記ソース領域と前記ドレイン領域との間に配されるチャネル領域が形成され、少なくとも前記ドレイン領域及び前記チャネル領域が層状に形成される。
【００１２】
前記半導体部を構成する半導体材料としては、特に制限はなく、目的に応じて適宜選択することができるが、Ｓｉ、Ｇｅ、ＳｉＧｅ及びＩＩＩ−Ｖ族半導体材料のいずれかを含むことが好ましい。また、前記ソース領域、前記チャネル領域及び前記ドレイン領域としては、同じ種類の前記半導体材料で形成されてもよいし、異なる種類の前記半導体材料で形成されてもよい。
前記ＩＩＩ−Ｖ族半導体材料としては、特に制限はなく、例えば、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＡｓ、ＩｎＰ等が挙げられる。
【００１３】
前記ソース領域及び前記チャネル領域の各領域は、ｐ型又はｎ型のいずれかの導電型である第１導電型で構成される。
また、前記ドレイン領域は、前記第１導電型と異なる前記導電型である第２導電型で構成される。
こうした導電型の前記ソース領域、前記チャネル領域及び前記ドレイン領域としては、前記半導体材料で形成される部材に前記導電型を付与する不純物物質をドープすることで形成することができる。
前記不純物物質としては、キャリアを生じさせる材料であれば、特に制限はなく、ｎ型の前記導電型とする場合、リン（Ｐ）、ヒ素（Ａｓ）等が挙げられ、ｐ型の前記導電型とする場合、ボロン（Ｂ）等が挙げられる。
前記不純物物質のドープ方法としては、特に制限はなく、公知のイオン注入方法により実施することができ、例えば、公知のイオン注入装置により二フッ化ホウ素（ＢＦ２）ガス、ホスフィン（ＰＨ３）ガス、アルシン（ＡｓＨ３）ガス等の原料ガス、固体Ｐ、固体Ａｓ等の原料固体をイオン源とするイオン注入を行うことで実施することができる。また、イオン注入後の前記活性化アニールの方法としても、特に制限はなく、公知の活性化アニールと同様に実施することができ、例えば、ハロゲンランプを用いて光を照射し、加熱する方法等が挙げられる。
【００１４】
前記不純物物質の濃度条件としては、前記ソース領域における前記導電型を付与する前記不純物物質の濃度が前記チャネル領域における前記不純物物質の濃度と同じかより高い濃度とされる。
前記ソース領域における前記導電型を付与する前記不純物物質の濃度が前記チャネル領域における前記不純物物質の濃度よりも低い濃度であると、前記ソース領域中のキャリア不足により高抵抗化し、また、直接トンネル現象により輸送されるキャリアが減り駆動力低下の原因となる。
また、こうした観点から、前記ソース領域における前記不純物物質の濃度としては、前記チャネル領域における前記不純物物質の濃度よりも高い濃度とされることが好ましい。
【００１５】
前記不純物物質の具体的な濃度としては、前記濃度条件を満たす限り特に制限はないが、前記ソース領域における前記不純物物質の濃度が１０１８ｃｍ−３〜１０２１ｃｍ−３の範囲から選択され、前記チャネル領域における前記不純物物質の濃度が１０１５ｃｍ−３〜１０２０ｃｍ−３の範囲から選択されることが好ましい。
また、前記ドレイン領域における前記不純物物質の濃度としては、特に制限はないが、前記ソース領域と同程度であることが好ましく、具体的には１０１８ｃｍ−３〜１０２１ｃｍ−３の範囲から選択されることが好ましい。
このような前記不純物物質の濃度で前記ソース領域、前記チャネル領域及び前記ドレイン領域を形成すると、寄生抵抗を減らして低消費電力化に寄与でき、急峻なスイッチング特性と大きな駆動電流とが得られ易い。
前記半導体部の厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、急峻なスイッチング特性を得る観点から、１ｎｍ〜５０ｎｍとすることが好ましい。
【００１６】
＜直接トンネル層＞
前記直接トンネル層は、前記ソース領域と前記チャネル領域との間に介挿されるとともに絶縁酸化物で形成され、前記ソース領域中のキャリアを前記チャネル領域に直接トンネル現象により輸送可能とされる。
本明細書において、「直接トンネル現象」とは、前記直接トンネル層の伝導帯及び価電子帯を介することなくキャリアが前記直接トンネル層をトンネルする現象を意味し、ゲート電界によりバンドを変調させてキャリアのトンネル現象を誘起する「バンド間トンネル現象」と異なる意味で用いられる。
【００１７】
前記絶縁酸化物としては、特に制限はないが、前記直接トンネル現象におけるトンネル確率を向上させる観点から、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＡｌＳｉＯ、ＨｆＳｉＯ、ＺｒＳｉＯ、ＡｌＳｉＯＮ、ＨｆＳｉＯＮ及びＺｒＳｉＯＮのいずれかとされることが好ましい。
また、前記直接トンネル層の形成方法としては、特に制限はなく、公知のスパッタリング法、ＡＬＤ法、ＣＶＤ法等が挙げられる。
【００１８】
前記直接トンネル層は、前記直接トンネル現象を発生させるため、該して前記ソース領域−前記チャネル領域間におけるキャリアのトンネル方向を厚みとした絶縁薄膜として形成されるが、前記直接トンネル現象におけるトンネル確率を向上させる観点から、更に、次の条件を満たすことが好ましい。
即ち、前記ソース領域及び前記チャネル領域の各領域がｐ型の前記導電型とされるとともに前記ドレイン領域がｎ型の前記導電型とされるＮ型トンネル電界効果トランジスタとされる場合、前記直接トンネル層が、前記ソース領域の価電子帯と前記直接トンネル層の伝導帯とのエネルギー差により決定されるトンネル障壁高さφＢを１／２乗したφＢ０．５と、前記ソース領域−前記チャネル領域間の最小間隔をなす厚みで決定されるＴＯＸとの積であるφＢ０．５ＴＯＸを３．１７ｅＶ０．５・ｎｍ以下として構成されることが好ましい。
また、前記ソース領域及び前記チャネル領域の各領域がｎ型の前記導電型とされるとともに前記ドレイン領域がｐ型の前記導電型とされるＰ型トンネル電界効果トランジスタとされ、前記直接トンネル層が前記φＢ０．５ＴＯＸを３．５６ｅＶ０．５・ｎｍ以下として構成されることが好ましい。
中でも、前記Ｎ型トンネル電界効果トランジスタ及び前記Ｐ型トンネル電界効果トランジスタに共通して、前記半導体部の形成材料がＳｉとされ、前記直接トンネル層が前記ソース領域−前記チャネル領域間の最小間隔をなす厚み（前記ＴＯＸ）を１．５ｎｍ以下とするＳｉＯ２層で構成されることが特に好ましい。このような構成とすると、既存の製造設備を利用して製造し易いシンプルな構造に基づき、急峻なスイッチング特性と大きな駆動電流とが得られ易い。
【００１９】
＜ゲート絶縁膜及びゲート電極＞
前記ゲート絶縁膜の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、熱酸化法、熱窒化法、ＡＬＤ法、スパッタリング法、ＣＶＤ法等が挙げられる。
前記ゲート絶縁膜の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＡｌＳｉＯ、ＨｆＳｉＯ、ＺｒＳｉＯ、ＡｌＳｉＯＮ、ＨｆＳｉＯＮ、ＺｒＳｉＯＮ等が挙げられる。
また、前記ゲート絶縁膜の厚みとしては、特に制限はなく、０．３ｎｍ〜１．５ｎｍ程度とすればよい。
【００２０】
前記ゲート電極の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、ＡＬＤ法、スパッタリング法、ＣＶＤ法等が挙げられる。
前記ゲート電極の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、Ａｌ、ＴｉＮ、ＴａＮ、ＮｉＳｉ等が挙げられる。
また、前記ゲート電極の厚みとしては、特に制限はなく、１．０ｎｍ〜３０ｎｍ程度とすればよい。
また、前記ゲート電極におけるゲート長としては、特に制限はなく、１．０ｎｍ〜１，０００ｎｍ程度とすればよい。
【００２１】
＜トランジスタ構造＞
前記トランジスタ構造としては、本発明の効果を損なわない限り特に制限はなく、前記ソース領域、前記チャネル領域及び前記ドレイン領域が形成される前記半導体部、前記ゲート絶縁膜並びに前記ゲート電極を有して構成される公知の構造を挙げることができる。中でも、シンプルな構造に基づき、急峻なスイッチング特性と大きな駆動電流とを得る観点から、平面型、Ｆｉｎ型、ワイヤ型、シート型のトランジスタ構造が好ましい。
【００２２】
［第１実施形態］
本発明の前記トンネル電界効果トランジスタの代表的な構成例を示しつつ、前記トンネル電界効果トランジスタの特性及び動作について説明する。
先ず、本発明の第１実施形態に係るトンネル電界効果トランジスタを図２を参照しつつ、説明する。なお、図２は、第１実施形態に係るトンネル電界効果トランジスタの概要を説明するための断面図である。
【００２３】
図２に示すように、第１実施形態に係るトンネル電界効果トランジスタ１は、ソース領域２、ドレイン領域３及びソース領域２とドレイン領域３との間に配されるチャネル領域４が形成される層状の半導体部と、前記半導体部のチャネル領域４上にゲート絶縁膜を５介して配されるゲート電極６とで構成されるトランジスタ構造を有する。
【００２４】
第１実施形態に係るトンネル電界効果トランジスタ１は、前記Ｎ型トンネル電界効果トランジスタとして構成される。
つまり、ソース領域２及びチャネル領域４の各領域がｐ型で形成され、ドレイン領域３がソース領域２及びチャネル領域４の導電型と異なるｎ型で形成される。
また、ソース領域２における前記不純物物質の濃度は、高い濃度（ｐ＋）とされ、チャネル領域４における前記不純物物質の濃度は、ソース領域２のそれよりも同等かより低い濃度（ｐ−）とされ、ドレイン領域３における前記不純物物質の濃度は、ソース領域２のそれと同程度（ｎ＋）とされる。
なお、層状の前記半導体部の厚みＨとしては、１ｎｍ〜５０ｎｍであることが好ましい。
【００２５】
ソース領域２とチャネル領域４との間には、前記絶縁酸化物で形成されソース領域２中のキャリアをチャネル領域４に前記直接トンネル現象により輸送可能とされる直接トンネル層７が介挿される。なお、直接トンネル層７の形成位置は、図示では、ゲート絶縁膜５に接しない位置とされているが、ゲート絶縁膜５と接する位置に形成されていてもよい。この場合、ゲート電極６の長さ方向（図２中の左右方向）に対するソース領域２及びチャネル領域４の形成位置や、ソース領域２及びチャネル領域４の大きさを図２から適宜変更し、直接トンネル層７がゲート絶縁膜５と接する態様にすればよい。
直接トンネル層７は、ソース領域２中のキャリアをチャネル領域４に前記直接トンネル現象により輸送可能とされる厚みで構成されるが、前記直接トンネル現象におけるトンネル確率を向上させる観点から、更に、次の条件を満たすことが好ましい。
つまり、直接トンネル層７が、ソース領域２の価電子帯と直接トンネル層７の伝導帯とのエネルギー差により決定されるトンネル障壁高さφＢを１／２乗したφＢ０．５と、ソース領域２−チャネル領域４間の最小間隔をなす厚みで決定されるＴＯＸとの積であるφＢ０．５ＴＯＸを３．１７ｅＶ０．５・ｎｍ以下として構成されることが好ましい。即ち、前記トンネル確率（ＴＤＴ）は、下記式（１）に比例することから、φＢ０．５ＴＯＸが大きくなる程、その確率が低くなる関係にある。そのため、低電界領域で前記バンド間トンネル現象を利用する従来の前記ＴＦＥＴを凌駕するトンネル確率を得る観点からは、φＢ０．５ＴＯＸの大きさを低く抑えることが好適となる。
【００２６】
【数１】
2020184619.tif 000003
【００２７】
このように構成される第１実施形態に係るトンネル電界効果トランジスタ１では、図３（ａ），（ｂ）に示すバンド特性が得られる。なお、図３（ａ）は、Ｎ型動作のスイッチング領域におけるバンド特性を示す図であり、図３（ｂ）は、Ｎ型動作の飽和領域におけるバンド特性を示す図である。
【００２８】
先ず、ゲート電極６にゲート電圧の印加を開始した直後の低電圧領域、即ち、スイッチング領域（図３（ａ））では、前記直接トンネル現象により直接トンネル層７を介してチャネル領域４側に輸送されるソース領域２中の電子がドレイン領域３まで瞬時に移動し、急峻な立ち上がりのドレイン電流が得られる。
即ち、ソース領域２とチャネル領域４とが同一の前記導電型（ｐ型）とされ、また、ソース領域２における前記不純物物質の濃度がチャネル領域４（ｐ−）よりも高い濃度（ｐ＋）とされることから、ソース領域２（ｐ＋）における価電子帯ＥＶの状態密度とチャネル領域（ｐ−）における伝導帯ＥＣの状態密度とが重ね合さるバンド特性が与えられ、前記バンド間トンネル現象を利用する従来の前記ＴＦＥＴと同様の急峻なスイッチング特性が得られる。
この低電圧領域で前記価電子帯及び前記伝導帯の状態密度の重ね合わせに基づく急峻なスイッチング特性を与える効果を、本明細書では「エネルギーフィルタリング効果」と呼ぶ。
加えて、直接トンネル層７における前記直接トンネル現象に基づく前記トンネル確率は、低電圧領域において、従来の前記ＴＦＥＴにおける前記バンド間トンネル現象に基づく前記トンネル確率よりも、原理的に大きくなる。
即ち、前記バンド間トンネル現象に基づく前記トンネル確率は、ゲート電極６から印加されるゲート電界によるバンド変調に依存し、低電圧領域で必然的に小さくなる一方で、前記直接トンネル現象に基づく前記トンネル確率は、前記ゲート電界に依存せず、前記φＢ０．５ＴＯＸの設定に基づき一定であり、前記バンド間トンネル現象に基づく前記トンネル確率よりも大きくなる電圧領域を必然的に持ち、低電圧領域でも大きな駆動電流が得られる。
【００２９】
次に、ドレイン電流が一定の大きさとなる電圧領域、即ち、飽和領域（図３（ｂ））では、従来の前記ＭＯＳＦＥＴと同様に、チャネル領域４におけるｐ型からｎ型への極性反転に伴うチャネル形成が生じ、これによりソース領域２とドレイン領域３との間に電位勾配が生じることで、キャリアが電界により加速されて移動するドリフト電流が発生する。その結果、ドリフト電流に基づく大きな駆動電流が得られる。
【００３０】
第１実施形態に係るトンネル電界効果トランジスタ１（Ｎ型）では、次のようにトランジスタ動作を実行することが可能とされる。
先ず、トンネル電界効果トランジスタ１のドレイン領域３に正の電圧を印加する。
次に、ゲート電極６に正の電圧を印加する。この時、チャネル領域４の導電型がｐ−型からｎ＋型に極性反転する。これにより、ソース領域２（ｐ＋型）と、極性反転したチャネル領域４（ｎ＋型）との間の直接トンネル層７を、キャリアがエネルギーフィルタング効果を担保しつつ通過する。
チャネル領域４に輸送されたキャリアは、チャネル領域４とドレイン領域３との電位差により加速され、ドレイン領域３まで流れる。
このトンネル電界効果トランジスタ１では、ゲート電極６の電圧領域により、支配的な動作機構が異なる。即ち、立ち上がり領域では、前記直接トンネル現象に基づくトンネル電流による動作が支配的となり、飽和領域では、ドリフト電流による動作が支配的となる。これにより、トンネル電界効果トランジスタ１では、急峻な立ち上がりと大きな駆動電流との双方を得ることができる。
【００３１】
第１実施形態に係るトンネル電界効果トランジスタ１としては、例えば、図４（ａ）〜（ｃ）に示す製造プロセスにより得ることができる。なお、図４（ａ）〜（ｃ）は、本発明のトンネル電界効果トランジスタの製造プロセス例を示す図（１）〜（３）である。
【００３２】
先ず、公知のＭＯＳＦＥＴ形成技術に基づき、半導体基板１０１上に絶縁層１０２が形成された基材に対し、ドレイン領域３及びｐ−型半導体領域４’が形成された半導体層と、ゲート絶縁膜５と、ゲート電極６とがこの順で形成され、また、ゲート絶縁膜５及びゲート電極６がＳｉ３Ｎ４等で形成されるサイドウォール９ａ，９ｂで覆われた構造物を用意する（図４（ａ）参照）。
【００３３】
次に、公知のウェットエッチング法により、ｐ−型半導体領域４’のドレイン領域３と接する側面と反対の側面側からエッチングを施し、前記エッチングされる側のｐ−型半導体領域４’の側面位置を、例えば、図示の態様ではゲート絶縁膜５の側面位置か、この位置に至らない程度の位置にまで変更する形状加工を実施し、これをチャネル領域４とする（図４（ｂ）参照）。
【００３４】
次に、前記エッチングが施された側のチャネル領域４の側面を底面、絶縁層１０２及びサイドウォール９ａを側面とした溝と見立て、公知の堆積法により前記溝内に直接トンネル層７を堆積形成する。また、同様に直接トンネル層７を覆うようにソース領域形成用の半導体材料を堆積させ、ｐ型不純物物質のイオン注入、活性化アニールを経てソース領域２’を形成する（図４（ｃ）参照）。
ソース領域２’は、図２に示すソース領域２と異なる形状とされるが、果たす役割が共通することから等価とみることができる。
以上により、第１実施形態に係るトンネル電界効果トランジスタ１を製造することができる。
なお、ソース領域２’としては、図示しない公知の微細加工プロセスにより、図２に示すソース領域２と同様の形状で形成することもできる。
【００３５】
［第２実施形態］
次に、本発明の第２実施形態に係るトンネル電界効果トランジスタを図５、図６（ａ），（ｂ）を参照しつつ、説明する。なお、図５は、第２実施形態に係るトンネル電界効果トランジスタの概要を説明するための断面図であり、図６（ａ）は、Ｐ型動作のスイッチング領域におけるバンド特性を示す図であり、図６（ｂ）は、Ｐ型動作の飽和領域におけるバンド特性を示す図である。
【００３６】
図５に示すように、第２実施形態に係るトンネル電界効果トランジスタ１０は、ソース領域１２、ドレイン領域１３及びソース領域１２とドレイン領域１３との間に配されるチャネル領域１４が形成される層状の半導体部と、前記半導体部のチャネル領域１４上にゲート絶縁膜を１５介して配されるゲート電極１６とで構成されるトランジスタ構造を有し、ソース領域１２とチャネル領域１４との間に直接トンネル層１７が介挿される。
【００３７】
第２実施形態に係るトンネル電界効果トランジスタ１０では、第１実施形態に係るトンネル電界効果トランジスタ１と異なり、前記Ｐ型トンネル電界効果トランジスタとして構成される。
つまり、第２実施形態に係るトンネル電界効果トランジスタ１０では、第１実施形態に係るトンネル電界効果トランジスタ１におけるソース領域２、ドレイン領域３及びチャネル領域４における各導電型を反対の導電型に変更して、ソース領域１２（ｎ＋）、ドレイン領域１３（ｐ＋）及びチャネル領域１４（ｎ−）が形成される。
また、直接トンネル層１７としては、第１実施形態における直接トンネル層７と同様に形成されるが、導電型の変更に基づき、ソース領域１２の伝導帯と直接トンネル層１７の価電子帯とのエネルギー差により決定されるトンネル障壁高さφＢを１／２乗したφＢ０．５と、ソース領域２−チャネル領域４間の最小間隔をなす厚みで決定されるＴＯＸとの積であるφＢ０．５ＴＯＸを３．５６ｅＶ０．５・ｎｍ以下として構成されることが好ましい。
これ以外は、１実施形態に係るトンネル電界効果トランジスタ１と同様であるため、重複した説明を省略する。
【００３８】
第２実施形態に係るトンネル電界効果トランジスタ１０では、前記スイッチング領域及び前記飽和領域におけるバンド特性が図６（ａ），（ｂ）のように得られ、第１実施形態に係るトンネル電界効果トランジスタ１におけるバンド特性（図３（ａ），（ｂ））におけるキャリアが電子からホールに変更されること以外は、同様の説明が適用される。
即ち、第２実施形態に係るトンネル電界効果トランジスタ１０では、ゲート電極１６に印加するゲート電圧を第１実施形態におけるゲート電圧と異なる範囲で設定し、ホールの移動に伴うドレイン電流を得る。
単純な説明として、第１実施形態に係るトンネル電界効果トランジスタ１では、正のゲート電圧を印加して電子の移動に伴うＮ型動作が可能とされ、第２実施形態に係るトンネル電界効果トランジスタ１０では、負のゲート電圧を印加してホールの移動に伴うＰ型動作が可能とされる。ただし、複雑に説明すれば、ソース電圧が低い（ドレイン電圧が高い）ときＮ型動作させ、ソース電圧が高い（ドレイン電圧が低い）ときＰ型動作させることもでき、Ｐ型・Ｎ型動作をゲート電圧の極性（正・負）によらずに実行することもできる。
【００３９】
第１実施形態及び第２実施形態では、前記平面型のトランジスタ構造を想定して説明したが、これらの説明は、例えば、図７に示す前記Ｆｉｎ型のトランジスタ構造が採用されたトンネル電界効果トランジスタに対しても適用することもできる。なお、図７は、前記Ｆｉｎ型のトランジスタ構造が採用されたトンネル電界効果トランジスタの概要を説明するための説明図である。
図７に示すように、トンネル電界効果トランジスタ２０は、一端側から他端側に向けてソース領域２２、直接トンネル層２７、前記チャネル領域（不図示）及びドレイン領域２３が形成された層状の前記半導体部を有し、前記チャネル領域の３つの面が、前記ゲート絶縁膜及び前記ゲート電極で構成される断面コ字状のゲート部２８で覆われて構成される。
こうしたトンネル電界効果トランジスタ２０においても、本発明の効果を得ることができる。
【００４０】
また、第１実施形態及び第２実施形態についての説明は、例えば、図８に示す前記シート型乃至ワイヤ型のトランジスタ構造が採用されたトンネル電界効果トランジスタに対しても適用することもできる。なお、図８は、前記シート型乃至ワイヤ型のトランジスタ構造が採用されたトンネル電界効果トランジスタの概要を説明するための説明図である。
図８に示すように、トンネル電界効果トランジスタ３０は、一端側から他端側に向けてソース領域３２、直接トンネル層３７、前記チャネル領域（不図示）及びドレイン領域３３が形成された層状の前記半導体部を有し、前記チャネル領域の４つの面全てが、前記ゲート絶縁膜及び前記ゲート電極で構成される断面ロ字状のゲート部３８で覆われて構成される。
こうしたトンネル電界効果トランジスタ３０においても、本発明の効果を得ることができる。
なお、前記シート型の呼称は、層状の前記半導体部が、高さ方向（図８中の上下方向）よりも幅方向（図８中の左右方向）の長さが長いシート状である場合に適用され、前記ワイヤ型の呼称は、層状の前記半導体部が、高さ方向（図８中の上下方向）と幅方向（図８中の左右方向）との長さが同程度のワイヤ状である場合に適用される。
【００４１】
（シミュレーション）
本発明の効果を検証するため、半導体素子（トランジスタ）用のTCAD（Technology Computer Aided Design）システム（HyENEXSS）を用いて、本発明の前記トンネル電界効果トランジスタが持つ特性についての検証シミュレーション試験を行った。
前記TCADシステム（HyENEXSS）による計算では、駆動状態をシミュレーションするため、前記TCADシステム（HyENEXSS）の既存の設定に加えて、次のモデルを導入することで計算を行った。
即ち、前記ソース領域から前記直接トンネル層を介して前記チャネル領域へキャリアを輸送させる駆動状態に関し、輸送モデルを前記バンド間トンネル現象に基づくモデルとするときは、set_grrate_aistのbtbtモデルを使用し、前記直接トンネル現象に基づくモデルとするときは、set_isulator_currentのWKB近似モデルを使用する設定を導入し、それぞれのモデルにおける駆動状態を計算することで前記検証シミュレーションを行った。なお、各モデルの詳細設定は、次の通りである。
先ず、前記バンド間トンネル現象に基づくモデルのパラメータは、電子飽和速度を１．０×１０７ｃｍ／ｓとし、遷移形式に関わる係数を２．５とし、トンネル確率βの係数を４．０×１０１４とし、トンネル確率Fbtbtの係数を１．９×１０７Ｖ／ｃｍとし、試行関数のパラメータトンネル確率Fbtbtの係数を１．９×１０７Ｖ／ｃｍとし、参照電界Ｆ０の最小値を１．０×１０５Ｖ／ｃｍとして設定した。
次に、前記直接トンネル現象に基づくモデルのパラメータは、トンネル確率計算方法probをWKB近似モデルとし、前記直接トンネル層の誘電率epsiを３．９とし、前記直接トンネル層のバリアハイトを３．２ｅＶとし、鏡像効果パラメータαを２．５９×１０−４（Ｖｃｍ）１／２とし、鏡像効果パラメータβを３．０×１０−５（Ｖｃｍ２）３として設定した。
【００４２】
また、飽和領域では、ドリフト電流による動作となるので、前記TCADシステム（HyENEXSS）の既存の設定に加えて、set_mobilityの移動度モデルを導入して前記検証シミュレーションを行った。なお、前記移動度モデルの詳細設定は、次の通りである。
半導体材料をＳｉとし、格子温度依存式をＯＮとし、不純物濃度依存式として、前記移動度モデルの各パラメータを設定する。
具体的に、電子移動度の不純物濃度依存係数mas_muminnを５２．２ｃｍ２／Ｖｓとし、電子移動度の高濃度補正係数mas_mu1nを４３．３ｃｍ２／Ｖｓとし、電子移動度の不純物濃度依存係数mas_N0nを９．６８×１０１６ｃｍ−３とし、電子移動度の高濃度補正係数mas_N1nを３．４３×１０２０ｃｍ−３とし、電子移動度の不純物濃度依存係数mas_gammanを０．６８０とし、電子移動度の高濃度補正係数mas_bnを２．０として設定した。
以上により、スイッチング領域では、キャリアがバンド間トンネル現象又は前記直接トンネル現象に基づき輸送され、飽和領域では、キャリアがドリフト電流に基づき輸送される条件で駆動状態を計算可能な前記TCADシステム（HyENEXSS）の設定を行った。
【００４３】
＜第１シミュレーション試験：Ｎ型トンネル電界効果トランジスタ＞
第１シミュレーション試験では、図９に示すＮ型トンネル電界効果トランジスタを対象とした。なお、図９は、前記検証シミュレーション試験の対象に係るトンネル電界効果トランジスタを説明するための説明図である。
図９に示すように、前記検証シミュレーション試験の対象に係るトンネル電界効果トランジスタ４０は、ＳｉＯ２層１１２上に一端側から他端側に向けて、ソース領域４２、直接トンネル層４７、チャネル領域４４及びドレイン領域４３が形成された層状の前記半導体部が形成され、また、チャネル領域４４上にゲート絶縁膜４５を介してゲート電極４６が形成された構造を持つ。
また、各部の詳細は、次の通りである。
【００４４】
ＳｉＯ２層１１２の厚みＨ１は、１４５ｎｍで設定される。
前記半導体部の厚みＨ２は、５０ｎｍで設定される。
ソース領域４２は、ｐ型の導電型で設定され、前記不純物濃度は、１．０×１０２０ｃｍ−３で設定される（ｐ＋）。
ドレイン領域４３は、ｎ型の導電型で設定され、前記不純物濃度は、１．０×１０２０ｃｍ−３で設定される（ｎ＋）。
チャネル領域４４は、ｐ型の導電型で設定され、前記不純物濃度は、５．０×１０１５ｃｍ−３で設定される（ｐ−）。
ソース領域４２、ドレイン領域４３及びチャネル領域４４は、いずれもＳｉで形成され、Ｓｉのバンドギャップは、１．１２ｅＶで設定される。
ゲート絶縁膜４５の実効酸化膜厚ＥＯＴは、１．０ｎｍで設定される。
ゲート電極４６の仕事関数は、４．６ｅＶで設定される。また、ゲート電極４６のゲート長ＬＧは、１００ｎｍで設定される。
また、直接トンネル層４７は、ＳｉＯ２で形成され、その厚みＴＯＸは、０．５ｎｍ，０．７ｎｍ，１．０ｎｍ，１．５ｎｍの４通りで設定される。
【００４５】
また、直接トンネル層４７の伝導帯と価電子帯とのエネルギー差を８．８９ｅＶとし、ソース領域４２の伝導帯と直接トンネル４７層の伝導帯とのエネルギー差を３．３４ｅＶとし、誘電率を３．９とする設定を行った。
【００４６】
以上のシミュレーション条件に基づき、トンネル電界効果トランジスタ４０のバンド特性を計算した。
その結果、１．０Ｖのドレイン電圧印加条件の下、ゲート電圧として０．１Ｖを印加する前記スイッチング領域と、ゲート電圧として０．５Ｖを印加する前記飽和領域との各バンド特性が、図３（ａ），（ｂ）に示した通りに得られた。即ち、前記スイッチング領域では、前記直接トンネル現象による前記トンネル電流により動作し、前記飽和領域では、前記ドリフト電流により動作する。
また、直接トンネル層４７に対する信頼性に関し、駆動時の直接トンネル層４７に対する印加電界は、３．０ＭＶ／ｃｍと見積もられ、ゲート絶縁膜４５に印加される電界の５．０ＭＶ／ｃｍよりも小さく、直接トンネル層４７がトンネル電界効果トランジスタ４０の信頼性に及ぼす影響は、小さいといえる。
【００４７】
また、直接トンネル層４７における前記直接トンネル現象に基づくトンネル確率を図１０に示す。なお、図１０は、トンネル確率の計算結果を示す図である。
また、図１０では、比較のため、前記直接トンネル層を形成しない従来の前記ＴＦＥＴについての前記バンド間トンネル現象に基づくトンネル確率の計算結果を併せて示している。ここで、従来の前記ＴＦＥＴでは、ソース領域、チャネル領域及びドレイン領域を構成する半導体材料を間接遷移型半導体であるＳｉと、直接遷移型半導体であるＩｎＧａＡｓとの２通りとし、Ｓｉについて、バンドギャップＥｇを１．１２ｅＶ、キャリアの有効質量ｍ＊を０．１６で設定し、ＩｎＧａＡｓについて、バンドギャップＥｇを０．７４ｅＶ、キャリアの有効質量ｍ＊を０．０２３で設定し、下記式（２）で表されるバンド間トンネルモデルにより、トンネル確率の計算を行った。
【００４８】
【数２】
2020184619.tif 000004
ただし、前記式（２）中、ＴＢＴＢＴは、前記バンド間トンネル現象に基づくトンネル確率を示し、Ｅは、ソース領域４２及びチャネル領域４４に印加される電界を示し、ｑは、電子の電荷量を示し、ｈ−（エイチバー）は、ディラック定数を示す。
【００４９】
図１０に示すように、前記直接トンネル現象を利用するトンネル電界効果トランジスタ４０では、低電界領域において、Ｓｉ及びＩｎＧａＡｓにおける前記バンド間トンネル現象に基づくトンネル確率を凌駕するトンネル確率が得られる。
この結果は、前記直接トンネル現象を利用するトンネル電界効果トランジスタ４０では、前記バンド間トンネル現象を利用する従来の前記ＴＦＥＴと異なり、トンネル確率が前記印加電界に依存せず、前記φＢ０．５ＴＯＸの設定に基づき一定であることに基づく。
なお、図１０では、直接トンネル層４７（ＳｉＯ２層）の厚みＴＯＸが０．５ｎｍ，０．７ｎｍ，１．０ｎｍであるときのシミュレーション結果を示しているが、１．５ｎｍである場合においても、低電界領域において優れたトンネル確率が得られる。
したがって、前記ソース領域の価電子帯と前記直接トンネル層の伝導帯とのエネルギー差により決定されるトンネル障壁高さφＢ（４．４６ｅＶ）を１／２乗したφＢ０．５と、前記ソース領域−前記チャネル領域間の最小間隔をなす前記直接トンネル層の厚みで決定されるＴＯＸ（１．５ｎｍ）との積であるφＢ０．５ＴＯＸが３．１７ｅＶ０．５・ｎｍ以下（φＢＴＯＸで６．６９ｅＶ・ｎｍ以下）とする前記直接トンネル層を形成すると、優れたトンネル確率が得られるといえ、この値は、前記ソース領域及び前記チャネル領域の形成材料をＳｉから他の材料に変更する場合や前記直接トンネル層の形成材料をＳｉＯ２から他の材料に変更する場合の指標となる。
【００５０】
＜第２シミュレーション試験：Ｐ型トンネル電界効果トランジスタ＞
ソース領域４２の導電型をｐ型からｎ型に変更し（ｎ＋）、ドレイン領域４３の導電型をｎ型からｐ型に変更し（ｐ＋）、チャネル領域４４の導電型をｐ型からｎ型に変更し（ｎ−）、これ以外は、第１シミュレーションと同様の構成として、第２シミュレーションにおけるＰ型トンネル電界効果トランジスタを設定し、第２シミュレーション試験を行った。
このＰ型トンネル電界効果トランジスタを対象とした第２シミュレーション試験では、導電型の変更に伴い、φＢを４．４６ｅＶから５．６１ｅＶに変更し、これ以外は、第１シミュレーションと同様の条件として、計算を行った。
その結果、バンド特性は、図６（ａ），（ｂ）に示した通りの結果が得られ、また、第１シミュレーションにおける計算結果（図１０参照）と同様に、低電圧領域において優れたトンネル確率を示すことが確認された。
トンネル確率は、直接トンネル層４７（ＳｉＯ２層）の厚みＴＯＸが１．５ｎｍである場合でも優れた特性を示す。
したがって、前記Ｐ型トンネル電界効果トランジスタでは、前記ソース領域の伝導帯と前記直接トンネル層の価電子帯とのエネルギー差により決定されるトンネル障壁高さφＢ（５．６１ｅＶ）を１／２乗したφＢ０．５と、前記ソース領域−前記チャネル領域間の最小間隔をなす前記直接トンネル層の厚みで決定されるＴＯＸ（１．５ｎｍ）との積であるφＢ０．５ＴＯＸが３．５６ｅＶ０．５・ｎｍ以下（φＢＴＯＸで８．４２ｅＶ・ｎｍ以下）とする前記直接トンネル層を形成すると、優れたトンネル確率が得られるといえ、この値は、前記ソース領域及び前記チャネル領域の形成材料をＳｉから他の材料に変更する場合や前記直接トンネル層の形成材料をＳｉＯ２から他の材料に変更する場合の指標となる。
【００５１】
（参考例）
次に、前記エネルギーフィルタリング効果を検証するため、図１１に示すＮ型トンネル電界効果トランジスタを作製した。なお、図１１は、参考例に係るトンネル電界効果トランジスタの概要を説明するための断面図である。
図１１に示すように、参考例に係るトンネル電界効果トランジスタ５０は、ソース領域５２、ドレイン領域５３及びこれらソース領域５２とドレイン領域５３との間に形成されるチャネル領域５４を有する半導体層と、チャネル領域５２上にゲート絶縁膜５５を介して配されるゲート電極５６とを有する。
また、参考例に係るトンネル電界効果トランジスタ５０は、公知の前記ＴＦＥＴの作製技術に準じて作製し、公知のイオン注入法、活性化アニール法によりチャネル領域５４の導電型をソース領域５２と同一の導電型であるｐ型（ｐ−）に変更している点だけ、公知の前記ＴＦＥＴと異なる。
【００５２】
参考例に係るトンネル電界効果トランジスタ５０に対し、０．５Ｖのドレイン電圧印加条件下で測定したゲート電圧−ドレイン電流特性を図１２に示す。
図１２に示すように、参考例に係るトンネル電界効果トランジスタ５０では、従来の前記ＴＦＥＴと同様に急峻なスイッチング特性が確認される。これは、ソース領域５２とオン状態で極性反転したチャネル領域５４との間で、前記バンド間トンネル現象が生じ、前記エネルギーフィルタリング効果が発生していることを意味する。
【００５３】
参考例に係るトンネル電界効果トランジスタ５０では、低電電圧領域でのトンネル確率が低く、大きな駆動電流が望めないものの前記エネルギーフィルタリング効果により急峻なスイッチング特性が得られる。
低電圧領域でのトンネル確率が低い点については、前記シミュレーション試験の結果に示されるように前記直接トンネル層を配することで飛躍的に改善される。
したがって、本発明の前記トンネル電界効果トランジスタでは、前記スイッチング領域において、従来の前記ＴＦＥＴと同様に急峻なスイッチング特性が得られ、かつ、従来の前記ＴＦＥＴと異なり低電圧領域でも大きな駆動電流が得られる。
また、本発明の前記トンネル電界効果トランジスタでは、前記飽和領域において、従来の前記ＭＯＳＦＥＴと同様に前記ドリフト電流による大きな駆動電流が得られる。
よって、本発明の前記トンネル電界効果トランジスタは、従来の前記ＴＦＥＴと前記ＭＯＳＦＥＴとが有する利点のみを併せ持つものといえる。
【００５４】
＜第３シミュレーション試験：動作確認＞
本発明の前記トンネル電界効果トランジスタの動作確認のため、第３シミュレーション試験を行った。第３シミュレーション試験では、図９に示したトンネル電界効果トランジスタ４０を対象として、各部を次のように設定した。
【００５５】
ＳｉＯ２層１１２の厚みＨ１は、１４５ｎｍで設定される。
前記半導体部の厚みＨ２は、１０ｎｍで設定される。
ソース領域４２は、ｐ型の導電型で設定され、Ｂを不純物物質とした不純物濃度は、１．０×１０２０ｃｍ−３で設定される（ｐ＋）。
ドレイン領域４３は、ｎ型の導電型で設定され、Ｐを不純物物質とした不純物濃度は、１．０×１０２０ｃｍ−３で設定される（ｎ＋）。
チャネル領域４４は、ｐ型の導電型で設定され、Ｂを不純物物質とした不純物濃度は、５．０×１０１６ｃｍ−３で設定される（ｐ−）。
ソース領域４２、ドレイン領域４３及びチャネル領域４４は、いずれもＳｉで形成される。
ゲート絶縁膜４５は、ＳｉＯ２換算膜厚で１．０ｎｍの絶縁膜として設定される。
ゲート電極４６の仕事関数は、４．０ｅＶで設定される。また、ゲート電極４６のゲート長ＬＧは、１００ｎｍで設定される。
また、直接トンネル層４７は、ＳｉＯ２で形成され、その厚みＴＯＸは、１．０ｎｍ，１．。５ｎｍ，２．０ｎｍの３通りで設定される。
【００５６】
第３シミュレーション試験では、シルバコ・ジャパン製のデバイスシミュレータ（商標名Atlas）に対し、直接トンネル層４７による動作検証を行うため、既存の設定に加えて、次のシミュレーションモデルを導入することで計算を行った。
即ち、直接トンネル層４７における前記直接トンネル現象を、バンド間バンドの自己無撞着の直接トンネルモデル、バンド間バントモードの直接量子トンネルモデル、ノンローカルバンド間バンドトンネルモデル、Ｓｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ再結合のため真性濃度の計算のフェルミ分布効果、Ａｕｇｅｒ再結合、ＣＶＴ電界依存移動度、縦型電界移動度モデル、シリコンの濃度依存移動度及びバンドナローウィングモデルに準じて評価するシミュレーションモデルを導入した。
また、直接トンネル層４７における前記直接トンネル現象が生じる領域は、ソース領域４２側のゲート電極４６の端部位置から前記半導体部の層内方向と同一方向でソース領域４２に向かう２０ｎｍ及びチャネル領域４４に向かう２０ｎｍの合計４０ｎｍの領域とし、また、前記半導体層部の表面（ゲート絶縁膜４５が形成される面）から深さ５ｎｍの領域として設定した。
また、電圧印加の条件としては、ソース領域４２に接するソース電極を接地し、ドレイン領域４３に接するドレイン電極に０．１Ｖの電圧を印加し、ゲート電極に印加するゲート電圧を−０．５Ｖ〜１．５Ｖの範囲で掃引する設定とした。
【００５７】
シミュレーション結果として、第３シミュレーション試験におけるドレイン電流−ドレイン電圧特性を図１３に示す。
該図１３に示すように、直接トンネル層４７の厚み（１．０ｎｍ，１．５ｎｍ，２．０ｎｍ）によらず、ゲート電圧を−０．５Ｖから１．５Ｖまで掃引すると、０Ｖから０．５Ｖ付近のゲート電圧範囲でドレイン電流が立ち上がり、ゲート電圧が０．５Ｖを超えたあたりで飽和することが確認される。
即ち、本発明の前記トンネル電界効果トランジスタでは、前記直接トンネル現象により、急峻なスイッチング特性を持つトランジスタ動作を行うことができる。
【００５８】
また、直接トンネル層４７の厚みとドレイン電流及び最小サブスレッショルド傾きとの関係性を示すグラフを図１４に示す。
該図１４に示すように、ドレイン電流は、直接トンネル層４７の厚みが薄くなるにつれて増加する。また、最小サブスレッショルド傾きは、直接トンネル層４７の厚みが薄くなるにつれて減少する。
即ち、本発明の前記トンネル電界効果トランジスタでは、直接トンネル層４７の厚み設定に応じて、大きなドレイン電流を得ることができ、かつ、急峻なスイッチング特性を維持することができる。
【符号の説明】
【００５９】
１，１０，２０，３０，４０，５０    トンネル電界効果トランジスタ
２，２’，１２，２２，３２，４２    ソース領域
３，１３，２３，３３，４３，５３    ドレイン領域
４，１４，４４，５４    チャネル領域
４’    ｐ−型半導体領域
５，１５，２５，３５，４５，５５    ゲート絶縁膜
６，１６，２６，３６，４６，５６    ゲート電極
７，１７，２７，３７，４７    直接トンネル層
９ａ，９ｂ    サイドウォール
１０１    半導体基板
１０２    絶縁層
１１２    ＳｉＯ２層
【図１】
2020184619.tif 000005
【図２】
2020184619.tif 000006
【図３（ａ）】
2020184619.tif 000007
【図３（ｂ）】
2020184619.tif 000008
【図４（ａ）】
2020184619.tif 000009
【図４（ｂ）】
2020184619.tif 000010
【図４（ｃ）】
2020184619.tif 000011
【図５】
2020184619.tif 000012
【図６（ａ）】
2020184619.tif 000013
【図６（ｂ）】
2020184619.tif 000014
【図７】
2020184619.tif 000015
【図８】
2020184619.tif 000016
【図９】
2020184619.tif 000017
【図１０】
2020184619.tif 000018
【図１１】
2020184619.tif 000019
【図１２】
2020184619.tif 000020
【図１３】
2020184619.tif 000021
【図１４】
2020184619.tif 000022