(57)【要約】      （修正有）【課題】オフセット電圧やヒステリシス電圧の調整が従来に比して容易なコンパレータを提供する。【解決手段】非反転入力端子５２における入力電圧Ｖ＋が低い電圧レベルから上昇してきて、電圧ＶTH＝（第１導電型第７のＭＯＳトランジスタ７の閾値電圧に比例したΔＶh1）＋（入力電圧Ｖ−）を上回ると、出力端子５３におけるコンパレータ出力ＯＵＴは、論理値Ｌｏｗから論理値Ｈｉｇｈに相当する電圧レベルとなる一方、入力電圧Ｖ＋が電圧ＶTHより高い電圧レベルから低下してきて、反転入力端子５１における入力電圧Ｖ−を下回ると出力端子５３におけるコンパレータ出力ＯＵＴは、論理値Ｈｉｇｈから論理値Ｌｏｗに相当する電圧レベルとなる。【選択図】図１
2020184659.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型第１及び第２のＭＯＳトランジスタを有し、２つの入力電圧に対する差動増幅が可能に構成されてなる差動回路と、
第２導電型第１及び第３のＭＯＳトランジスタを用いて、前記第１導電型第１のＭＯＳトランジスタの電流をカレントミラー可能に構成されてなる第１のカレントミラー回路と、
第２導電型第２及び第４のＭＯＳトランジスタを用いて、前記第１導電型第２のＭＯＳトランジスタの電流をカレントミラー可能に構成されてなる第２のカレントミラー回路と、
前記第２導電型第３のＭＯＳトランジスタが負荷として接続され、カレントミラー回路の入力段を構成する第１導電型第３のＭＯＳトランジスタと、前記第２導電型第４のＭＯＳトランジスタが負荷として接続され、カレントミラー回路の出力段を構成する第１導電型第４のＭＯＳトランジスタとを有してなる第３のカレントミラー回路とを具備し、
前記第１導電型第４のＭＯＳトランジスタと前記第２導電型第４のＭＯＳトランジスタの間に、抵抗器を直列接続して設けると共に、第１導電型閾値電圧生成用ＭＯＳトランジスタを前記抵抗器の電圧降下に応じてオン・オフ可能に設けると共に、前記第２導電型第４のＭＯＳトランジスタの電圧変化を出力回路を介してコンパレータ出力として出力可能とし、前記２つの入力電圧の変化に対する前記コンパレータ出力の変化特性にオフセット電圧を付与してなることを特徴とするコンパレータ。
【請求項２】
請求項１において、前記第１導電型閾値電圧生成用ＭＯＳトランジスタに代えて、第２導電型閾値電圧生成用ＭＯＳトランジスタを設けて前記２つの入力電圧の変化に対する前記コンパレータ出力の変化特性にオフセット電圧を付与してなることを特徴とするコンパレータ。
【請求項３】
請求項１において、前記第１導電型閾値電圧生成用ＭＯＳトランジスタと共に、第２導電型閾値電圧生成用ＭＯＳトランジスタを設けて、前記２つの入力電圧の変化に対する前記コンパレータ出力の変化特性にヒステリシス電圧を付与してなることを特徴とするコンパレータ。
【請求項４】
前記第１導電型は、Ｐ型であることを特徴とする請求項１、請求項２、請求項３記載のコンパレータ。
【請求項５】
前記第２導電型は、Ｎ型であることを特徴とする請求項１、請求項２、請求項３記載のコンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータに係り、特に、ヒステリシス電圧や入力オフセット電圧の調整の容易性向上等を図ったものに関する。
【背景技術】
【０００２】
従来の標準的なコンパレータとしては、例えば、図７に示されたような構成を有するものが良く知られている（例えば、特許文献１等参照）。
すなわち、かかるコンパレータは、ＮＭＯＳトランジスタＭ３，Ｍ４による差動増幅回路と、ＰＭＯＳトランジスタＭ１，Ｍ２によるカレントミラー負荷とを主たる構成要素として構成されてなるものである。
【０００３】
このようなコンパレータにおいては、通常、オフセット電圧とヒステリシス電圧がそれぞれ設定可能となっている。
すなわち、ヒステリシス電圧は、ＮＭＯＳトランジスタＭ５，Ｍ６の動作によって次述するようにして発生せしめられる。
まず、反転入力電圧（Ｖin−）より非反転入力電圧（Ｖin＋）が高い場合には、出力ＯＵＴがＨｉｇｈレベルになっているので、ＭＯＳトランジスタＭ５はコンパレータの動作に影響を及ぼさない。
【０００４】
一方、反転入力電圧が高くなり、出力ＯＵＴが反転してＬｏｗレベルになるとＭＯＳトランジスタＭ６はオフして、差動入力は、Ｍ３、Ｍ４及びＭ５により構成される。そして、Ｍ４とＭ５の接続により非反転入力側のゲート・ソース間電圧がさらに大きくなると、反転入力側のＭ３のゲート・ソース間電圧の差は、出力ＯＵＴがＨｉｇｈレベル時よりも大きくなる。
その結果、出力ＯＵＴがＨｉｇｈレベルの状態と比べて、反転入力と非反転入力の電圧差が異なり、ヒステリシス電圧が付加された入力特性で動作することとなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１４２８７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のコンパレータの場合、製造過程において、ＭＯＳトランジスタのサイズを調整することでオフセット電圧やヒステリシス電圧が設定されるものとなっているため、製造後における個々の使用条件等に応じたオフセット電圧やヒステリシス電圧の設定が難しいという問題がある。
【０００７】
本発明は、上記実状に鑑みてなされたもので、オフセット電圧やヒステリシス電圧の調整が従来に比して容易なコンパレータを提供するものである。
【課題を解決するための手段】
【０００８】
上記本発明の目的を達成するため、本発明に係るコンパレータは、
第１導電型第１及び第２のＭＯＳトランジスタを有し、２つの入力電圧に対する差動増幅が可能に構成されてなる差動回路と、
第２導電型第１及び第３のＭＯＳトランジスタを用いて、前記第１導電型第１のＭＯＳトランジスタの電流をカレントミラー可能に構成されてなる第１のカレントミラー回路と、
第２導電型第２及び第４のＭＯＳトランジスタを用いて、前記第１導電型第２のＭＯＳトランジスタの電流をカレントミラー可能に構成されてなる第２のカレントミラー回路と、
前記第２導電型第３のＭＯＳトランジスタが負荷として接続され、カレントミラー回路の入力段を構成する第１導電型第３のＭＯＳトランジスタと、前記第２導電型第４のＭＯＳトランジスタが負荷として接続され、カレントミラー回路の出力段を構成する第１導電型第４のＭＯＳトランジスタとを有してなる第３のカレントミラー回路とを具備し、
前記第１導電型第４のＭＯＳトランジスタと前記第２導電型第４のＭＯＳトランジスタの間に、抵抗器を直列接続して設けると共に、第１導電型閾値電圧生成用ＭＯＳトランジスタを前記抵抗器の電圧降下に応じてオン・オフ可能に設けると共に、前記第２導電型第４のＭＯＳトランジスタの電圧変化を出力回路を介してコンパレータ出力として出力可能とし、前記２つの入力電圧の変化に対する前記コンパレータ出力の変化特性にオフセット電圧を付与してなるものである。
【発明の効果】
【０００９】
本発明によれば、差動回路による比較結果をバッファ出力するバッファ回路の終段に抵抗器と閾値電圧生成用のトランジスタを設けることで、トランジスタのサイズ比のみに依存した従来のヒステリシス電圧、オフセット電圧の調整と異なり、従来に比してより容易な調整が可能となり、ひいては汎用性の高いコンパレータを提供することができるという効果を奏するものである。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態におけるコンパレータの第１の回路構成例を示す回路図である。
【図２】本発明の実施の形態におけるコンパレータの第２の回路構成例を示す回路図である。
【図３】本発明の実施の形態におけるコンパレータの第３の回路構成例を示す回路図である。
【図４】本発明の実施の形態における第１の回路構成例の入出力電圧特性の一例を示す特性線図である。
【図５】本発明の実施の形態における第２の回路構成例の入出力電圧特性の一例を示す特性線図である。
【図６】本発明の実施の形態における第３の回路構成例の入出力電圧特性の一例を示す特性線図である。
【図７】従来のコンパレータの回路構成例を示す回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第１の回路構成例について、図１を参照しつつ説明する。
この第１の回路構成例におけるコンパレータは、差動回路１０１と、バッファ回路１０２と、出力回路としてのインバータ回路１０３とに大別されて構成されたものとなっている。
【００１２】
差動回路１０１は、第１導電型第１及び第２のＭＯＳトランジスタ（図１においては、それぞれ「Ｍｐ１」、「Ｍｐ２」と表記）１，２と、第２導電型第１及び第２のＭＯＳトランジスタ（図１においては、それぞれ「Ｍｎ１」、「Ｍｎ２」と表記）１１，１２と、第１の定電流源３１とを主たる構成要素として構成されている。
【００１３】
ここで、本発明の実施の形態において、”第１導電型”はＰ型を、”第２導電型”はＮ型を、それぞれ意味するものとする。
したがって、例えば、第１導電型第１のＭＯＳトランジスタ１は、ＰＭＯＳトランジスタを、第２導電型第１のＭＯＳトランジスタ１１は、ＮＭＯＳトランジスタを意味することとなる。
【００１４】
以下、具体的な回路構成について説明すれば、まず、第１導電型第１のＭＯＳトランジスタ１のゲートは、反転入力端子５１に接続される一方、第１導電型第２のＭＯＳトランジスタ２のゲートは、非反転入力端子５２に接続されている。
また、第１導電型第１及び第２のＭＯＳトランジスタ１，２の各々のソースは、相互に接続されると共に、その接続点と電源電圧ＶＤＤを供給する電源（図示せず）との間には、第１の定電流源３１が直列接続されて設けられている。
【００１５】
一方、第１導電型第１のＭＯＳトランジスタ１のドレインは、第２導電型第１のＭＯＳトランジスタ１１のドレインに、第１導電型第２のＭＯＳトランジスタ２のドレインは、第２導電型第２のＭＯＳトランジスタ１２のドレインに、それぞれ接続されている。
また、第１導電型第１のＭＯＳトランジスタ１のバックゲートと第１導電型第２のＭＯＳトランジスタ２のバックゲートは、相互に接続されて電源電圧ＶＤＤが印加されるようになっている。
【００１６】
第２導電型第１のＭＯＳトランジスタ１１は、ゲートとドレインが相互に接続される一方、ソースがグランドに接続されて、いわゆるダイオード接続状態で設けられている。また、第２導電型第１のＭＯＳトランジスタ１１のドレインは、後述するバッファ回路１０２を構成する第２導電型第３のＭＯＳトランジスタ１３のゲートに接続されている。
【００１７】
第２導電型第２のＭＯＳトランジスタ１２は、ゲートとドレインが相互に接続される一方、ソースがグランドに接続されて、いわゆるダイオード接続状態で設けられている。そして、相互に接続された第２導電型第１のＭＯＳトランジスタ１１のゲートとドレインは、後述するバッファ回路１０２を構成する第２導電型第４のＭＯＳトランジスタ１４のゲートに接続されている。
【００１８】
バッファ回路１０２は、第１導電型第３及び第４のＭＯＳトランジスタ（図１においては、それぞれ「Ｍｐ３」、「Ｍｐ４」と表記）３，４と、第１導電型第７のＭＯＳトランジスタ（図１においては「Ｍｐ７」と表記）７と、第２導電型第３及び第４のＭＯＳトランジスタ（図１においては、それぞれ「Ｍｎ３」、「Ｍｎ４」と表記）１３，１４と、抵抗器（図１においては「Ｒ１」と表記）４０を有して構成されている。
【００１９】
以下、具体的な回路構成について説明すれば、まず、第１導電型第３及び第４のＭＯＳトランジスタ３，４は、次述するように接続されてカレントミラー回路（第３のカレントミラー回路）を構成するものとなっている。
すなわち、第１導電型第３及び第４のＭＯＳトランジスタ３，４は、各々のソースが相互に接続されて電源電圧ＶＤＤが印加されるようになっている一方、各々のゲートが相互に接続されると共に、第１導電型第３のＭＯＳトランジスタ３のドレインと接続されている。
【００２０】
第１導電型第３及び第４のＭＯＳトランジスタ３，４により構成されるカレントミラー回路においては、第１導電型第３のＭＯＳトランジスタ３により入力段が、第１導電型第４のＭＯＳトランジスタ４により出力段が、それぞれ構成されている。
【００２１】
また、第１導電型第３のＭＯＳトランジスタ３のドレインには、この第１導電型第３のＭＯＳトランジスタ３の負荷となる第２導電型第３のＭＯＳトランジスタ１３のドレインが接続されており、第２導電型第３のＭＯＳトランジスタ１３のソースはグランドに接続されている。なお、第２導電型第３のＭＯＳトランジスタ１３のゲートには、先に述べたように第２導電型第１のＭＯＳトランジスタ１１のドレインが接続されている。
【００２２】
第１導電型第４のＭＯＳトランジスタ４のドレインには、抵抗器４０の一端と第１導電型第７のＭＯＳトランジスタ７のドレインが接続されており、抵抗器４０の他端は、第１導電型第７のＭＯＳトランジスタ７のゲートと共に、第２導電型第４のＭＯＳトランジスタ１４のドレイン及び後述するインバータ回路１０３の入力段に接続されている。
第２導電型第４のＭＯＳトランジスタ１４は、抵抗器４０と共に、第１導電型第４のＭＯＳトランジスタ４の負荷となっている。
【００２３】
また、第２導電型第４のＭＯＳトランジスタ１４のソースは、グランドに接続される一方、ゲートには、先に述べたように第２導電型第２のＭＯＳトランジスタ１２のドレインが接続されている。
さらに、第１導電型第７のＭＯＳトランジスタ（第１導電型閾値電圧生成用ＭＯＳトランジスタ）７のソースは、グランドに接続される一方、バックゲートには、電源電圧ＶＤＤが印加されるようになっている。
【００２４】
なお、第２導電型第１のＭＯＳトランジスタ１１と第２導電型第３のＭＯＳトランジスタ１３は、カレントミラー回路（第１のカレントミラー回路）を構成しており、第２導電型第１のＭＯＳトランジスタ１１により入力段が、第２導電型第３のＭＯＳトランジスタ１３により出力段が、それぞれ構成されている。
さらに、第２導電型第２のＭＯＳトランジスタ１２と第２導電型第４のＭＯＳトランジスタ１４は、カレントミラー回路（第２のカレントミラー回路）を構成しており、第２導電型第２のＭＯＳトランジスタ１２により入力段が、第２導電型第４のＭＯＳトランジスタ１４により出力段が、それぞれ構成されたものとなっている。
【００２５】
本発明の実施の形態におけるインバータ回路１０３は、初段インバータ１０３−１と、その後段に接続された終段インバータ１０３−２の２つで構成されている。
初段インバータ１０３−１は、第１導電型第５のＭＯＳトランジスタ（図１においては「Ｍｐ５」と表記）５と、第２導電型第５のＭＯＳトランジスタ（図１においては「Ｍｎ５」と表記）１５により、終段インバータ１０３−２は、第１導電型第６のＭＯＳトランジスタ（図１においては「Ｍｐ６」と表記）６と、第２導電型第６のＭＯＳトランジスタ（図１においては「Ｍｎ６」と表記）１６により、それぞれ構成されている。
【００２６】
初段インバータ１０３−１において、第１導電型第５のＭＯＳトランジスタ５と第２導電型第５のＭＯＳトランジスタ１５は、ゲートが相互に接続されると共に、先に述べた第２導電型第４のＭＯＳトランジスタ１４のドレインが接続されている。
また、第１導電型第５のＭＯＳトランジスタ５のドレインと第２導電型第５のＭＯＳトランジスタ１５のドレインは相互に接続されると共に、後述するように終段インバータ１０３−２の入力段に接続されている。
さらに、第１導電型第５のＭＯＳトランジスタ５のソースには、電源電圧ＶＤＤが印加される一方、第２導電型第５のＭＯＳトランジスタ１５のソースは、グランドに接続されている。
【００２７】
終段インバータ１０３−２において、第１導電型第６のＭＯＳトランジスタ６と第２導電型第６のＭＯＳトランジスタ１６は、ゲートが相互に接続されると共に、先に述べた第１導電型第５のＭＯＳトランジスタ５と第２導電型第５のＭＯＳトランジスタ１５のドレインに接続されている。
【００２８】
また、第１導電型第６のＭＯＳトランジスタ６のドレインと第２導電型第６のＭＯＳトランジスタ１６のドレインは相互に接続されると共に、コンパレータ出力端子５３に接続されており、このコンパレータ出力端子５３からは、コンパレータ出力ＯＵＴが出力されるようになっている。  
さらに、第１導電型第６のＭＯＳトランジスタ６のソースには、電源電圧ＶＤＤが印加される一方、第２導電型第６のＭＯＳトランジスタ１６のソースは、グランドに接続されている。
【００２９】
次に、かかる構成における動作について説明する。
まず、上記構成におけるコンパレータの動作を、概括的に説明すれば、２つの入力電圧Ｖ−，Ｖ＋が接近すると、第１の定電流源３１から供給されるバイアス電流Ｉbiasが、第１導電型第１のＭＯＳトランジスタ１と第１導電型第２のＭＯＳトランジスタ２の各々のドレイン電流に分流して流れ始め、第１導電型第１のＭＯＳトランジスタ１と第１導電型第２のＭＯＳトランジスタ２のドレイン電流が等しくなる直前に出力電圧ＯＵＴの電圧レベルが変化するものとなっている。
【００３０】
以下、具体的に説明すれば、まず、反転入力端子５１の入力電圧Ｖ−と非反転入力端子５２の入力電圧Ｖ＋が入力電圧Ｖ＋＞入力電圧Ｖ−の状態から下降してゆく場合、バイアス電流Ｉbiasは、最初、第１導電型第１のＭＯＳトランジスタ１を流れているが、入力電圧Ｖ＋が入力電圧Ｖ−に近づくと第１導電型第２のＭＯＳトランジスタ２に分流され始め、それに伴い、第１導電型第１のＭＯＳトランジスタ１を流れる電流は減少してゆく。
【００３１】
第２導電型第３のＭＯＳトランジスタ１３には、第２導電型第１のＭＯＳトランジスタ１１と第２導電型第３のＭＯＳトランジスタ１３により構成されるカレントミラー回路によって、第１導電型第１のＭＯＳトランジスタ１の電流に比例した電流が流れる。
また、第２導電型第４のＭＯＳトランジスタ１４には、第２導電型第２のＭＯＳトランジスタ１２と第２導電型第４のＭＯＳトランジスタ１４により構成されるカレントミラー回路によって、第１導電型第２のＭＯＳトランジスタ２の電流に比例した電流が流れる。
【００３２】
さらに、第１導電型第２及び第３のＭＯＳトランジスタ３，４で構成されるカレントミラー回路によって、第１導電型第４のＭＯＳトランジスタ４にも、第１導電型第１のＭＯＳトランジスタ１の電流に比例した電流が供給されるようになっている。
【００３３】
入力電圧Ｖ＋がさらに下降してゆき第１導電型第２のＭＯＳトランジスタ２の電流が増加してゆくと、第２導電型第４のＭＯＳトランジスタ１４のドレイン電流も増加する。同時に、第１導電型第４のＭＯＳトランジスタ４も第２導電型第４のＭＯＳトランジスタ１４のドレイン電流と同じ電流値のドレイン電流となって増加してゆく。
【００３４】
第２導電型第４のＭＯＳトランジスタ１４のドレイン電流が流れることにより、抵抗器４０においては電圧降下が生じ、その電圧が、第１導電型第７のＭＯＳトランジスタ７の閾値電圧を超えると、第１導電型第４のＭＯＳトランジスタ４のドレイン電流は、抵抗器４０と第１導電型第７のＭＯＳトランジスタ７とに分流して流れることとなる。
【００３５】
しかして、抵抗器４０に流れる電流は、第２導電型第４のＭＯＳトランジスタ１４に流れるドレイン電流と等しくなる状態に維持される。
さらに入力電圧Ｖ＋がわずかに下降して第１導電型第２のＭＯＳトランジスタ２の電流および第２導電型第２のＭＯＳトランジスタ１２のドレイン電流が増えると、第２導電型第４のＭＯＳトランジスタ１４のドレイン電流は抵抗器４０に流れる電流で制限されるので第２導電型第４のＭＯＳトランジスタ１４のドレイン電圧が下がり、初段インバータ１０３−１の出力が論理値Ｌｏｗから論理値Ｈｉｇｈに相当する電圧レベルに変化する。その結果、終段インバータ１０３−２の出力、すなわち、コンパレータ出力ＯＵＴが論理値Ｈｉｇｈから論理値Ｌｏｗに相当する電圧レベルに変化することとなる。
【００３６】
コンパレータ出力ＯＵＴが変化する時、第１導電型第４のＭＯＳトランジスタ４のドレイン電流は第２導電型第４のＭＯＳトランジスタ１４のドレイン電流より多く、第１導電型第２のＭＯＳトランジスタ２のドレイン電流は第１導電型第１のＭＯＳトランジスタ１のドレイン電流より少ないので、入力電圧Ｖ＋＞入力電圧Ｖ−の関係にある。
入力電圧Ｖ＋がさらに下降して入力電圧Ｖ＋＜入力電圧Ｖ−となり、第１導電型第１のＭＯＳトランジスタ１のドレイン電流が第１導電型第２のＭＯＳトランジスタ２のドレイン電流より少なくなると、第１導電型第４のＭＯＳトランジスタ４のドレイン電流は第２導電型第４のＭＯＳトランジスタ１４のドレイン電流より少なくなり、第１導電型第７のＭＯＳトランジスタ７のドレイン電流が流れなくなる。
なお、抵抗器４０の抵抗値を変えると、抵抗器４０の電圧降下と第１導電型第７のＭＯＳトランジスタ７の閾値電圧の関係によって抵抗器４０で電流制限がかかり始める入力電圧Ｖ＋が変わる。そして、さらに入力電圧Ｖ＋がわずかに下降して第２導電型第４のＭＯＳトランジスタ１４のドレイン電圧が下がる動作になるので、よって、コンパレータ出力ＯＵＴが論理値Ｈｉｇｈから論理値Ｌｏｗに相当する電圧レベルに変化する入力電圧Ｖ＋を抵抗器４０の抵抗値で調整することができる。
例えば、入力電圧Ｖ−に対してコンパレータ出力ＯＵＴが論理値Ｈｉｇｈから論理値Ｌｏｗに相当する電圧レベルに変化する入力電圧Ｖ＋をより高くしようとすると、第１導電型第２のＭＯＳトランジスタ２のドレイン電流が少ない状態、つまり第２導電型第４のＭＯＳトランジスタ１４のドレイン電流が少ない時に抵抗器４０で電流制限がかかるようにすればよいので、抵抗器４０の抵抗値を大きくすればよい。  
【００３７】
第２導電型第４のＭＯＳトランジスタ１４のドレイン電流は、第１導電型第４のＭＯＳトランジスタ４のドレイン電流より引き込み能力が大きいため、その結果、第２導電型第４のＭＯＳトランジスタ１４のドレイン電圧は、グランドレベルまで低下することとなる。そのため、コンパレータ出力ＯＵＴは論理値Ｌｏｗに相当する電圧レベルから変化しない。
【００３８】
一方、入力電圧Ｖ＋＜入力電圧Ｖ−の状態から入力電圧Ｖ＋が上昇する場合、第１導電型第１のＭＯＳトランジスタ１のドレイン電流が増加し、第１導電型第２のＭＯＳトランジスタ２のドレイン電流が減少するため、第１導電型第４のＭＯＳトランジスタ４のドレイン電流が増加してゆく。
それによって、第１導電型第４のＭＯＳトランジスタ４のドレイン電流による抵抗器４０における電圧降下が、第１導電型第７のＭＯＳトランジスタ７の閾値電圧より大きくなると、第１導電型第４のＭＯＳトランジスタ４のドレイン電流は、抵抗器４０と第１導電型第７のＭＯＳトランジスタ７のドレインに分流して流れる。
【００３９】
そして、入力電圧Ｖ＋＞入力電圧Ｖ−となって、第２導電型第４のＭＯＳトランジスタ１４のドレイン電流が減少し、抵抗器４０の電圧降下が第１導電型第７のＭＯＳトランジスタ７の閾値電圧よりも小さくなると、第１導電型第４のＭＯＳトランジスタ４のドレイン電流の吐き出し能力は第２導電型第４のＭＯＳトランジスタ１４のドレイン電流より多くなっているため、第２導電型第４のＭＯＳトランジスタ１４のドレイン電圧は上昇する。
その結果、初段インバータ１０３−１の出力が論理値Ｈｉｇｈから論理値Ｌｏｗに相当する電圧レベルに変化し、終段インバータ１０３−２の出力、すなわち、コンパレータ出力ＯＵＴは、論理値Ｌｏｗから論理値Ｈｉｇｈに相当する電圧レベルとなる。
【００４０】
図４には、上述のコンパレータの入出力特性例が示されており、以下、同図について説明する。
図４において、横軸は非反転入力端子５２における入力電圧Ｖ＋の変化を、縦軸はコンパレータ出力ＯＵＴの電圧変化を、それぞれ示している。
同図の出力特性は、まず、入力電圧Ｖ＋が電圧ＶTHより高い電圧レベルから下降してきた場合、電圧ＶTHを下回ると、コンパレータ出力ＯＵＴは、論理値Ｈｉｇｈから論理値Ｌｏｗに相当する電圧レベルとなることを表している（図４の実線の下矢印の特性線参照）。
【００４１】
ここで、電圧ＶTHは、入力電圧Ｖ−に対して、先に説明したように、第１導電型第７のＭＯＳトランジスタ７の閾値電圧に比例したΔＶh1高い電圧であり、電圧ＶTHが入力電圧Ｖ−に対するオフセット電圧となる。この電圧ＶTHを大きくするには抵抗器４０の抵抗値を大きくすればよい。
さらに、図４は、上述の場合とは逆に、入力電圧Ｖ＋が電圧ＶTHより低い電圧レベルから上昇してきた場合、入力電圧Ｖ＋が電圧ＶTHを上回るとコンパレータ出力ＯＵＴは、論理値Ｌｏｗから論理値Ｈｉｇｈに相当する電圧レベルとなることも表している（図４の実線の上矢印の特性線参照）。
なお、本発明の実施の形態において、論理値Ｈｉｇｈに相当する電圧は、電源電圧ＶＤＤであり、論理値Ｌｏｗに相当する電圧は、グランド電位（０Ｖ）である（図４参照）。
【００４２】
次に、第２の回路構成例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の回路構成例は、図１に示された第１の回路構成例における閾値電圧生成のための第１導電型第７のＭＯＳトランジスタ７に代えて、第２導電型第８のＭＯＳトランジスタ（図２においては「Ｍｎ８」と表記）１８を用いてバッファ回路１０２Ａを構成した点が、第１の回路構成例と異なるものであり、他の構成部分は、基本的に第１の回路構成例と同一である。
【００４３】
以下、第２導電型第８のＭＯＳトランジスタ（第２導電型閾値電圧生成用ＭＯＳトランジスタ）１８の具体的な接続について説明する。
第２導電型第８のＭＯＳトランジスタ１８は、ドレインに電源電圧ＶＤＤが印加されようになっている一方、ソースは、第２導電型第４のＭＯＳトランジスタ１４のドレインに、ゲートは、第１導電型第４のＭＯＳトランジスタ４のドレインと共に、第１導電型第５のＭＯＳトランジスタ５と第２導電型第５のＭＯＳトランジスタ１５のゲートに、それぞれ接続されている。
そして、第２導電型第８のＭＯＳトランジスタ１８のバックゲートは、グランドに接続されている。
【００４４】
次に、かかる構成における動作について説明する。
まず、入力電圧Ｖ＋＜入力電圧Ｖ−である場合、第１導電型第１のＭＯＳトランジスタ１のドレイン電流よりも第１導電型第２のＭＯＳトランジスタ２のドレイン電流が大きいため、第２導電型第４のＭＯＳトランジスタ１４のドレイン電流は、第１導電型第４のＭＯＳトランジスタ４のドレイン電流より引き込み能力が大きいため、第１導電型第４のＭＯＳトランジスタ４のドレイン電圧は、グランドレベルとなっている。
【００４５】
そして、入力電圧Ｖ＋＜入力電圧Ｖ−の状態から入力電圧Ｖ＋が上昇すると、第１導電型第４のＭＯＳトランジスタ４のドレイン電流が増加して抵抗器４０の電圧降下が第２導電型第８のＭＯＳトランジスタ１８の閾値電圧よりも大きくなり、第２導電型第４のＭＯＳトランジスタ１４のドレイン電流が抵抗器４０と第２導電型第８のＭＯＳトランジスタ１８に流れて、第１導電型第４のＭＯＳトランジスタ４のドレイン電流は抵抗器４０に流れる電流で制限される。さらに、入力電圧Ｖ＋がわずかに上昇すると抵抗器４０の電流より第１導電型第４のＭＯＳトランジスタ４のドレイン電流の吐き出し能力が大きくなるため、第１導電型第４のＭＯＳトランジスタ４のドレイン電圧が上昇する。
【００４６】
その結果、初段インバータ１０３−１の出力は、論理値Ｈｉｇｈから論理値Ｌｏｗに相当する電圧レベルとなり、終段インバータ１０３−２の出力、すなわち、コンパレータ出力ＯＵＴは、論理値Ｌｏｗから論理値Ｈｉｇｈに相当する電圧レベルとなる。
なお、抵抗器４０の抵抗値を変えると、抵抗器４０の電圧降下と第２導電型第８のＭＯＳトランジスタ１８の閾値電圧の関係によって抵抗器４０で電流制限がかかり始めて第１導電型第４のＭＯＳトランジスタ４のドレイン電圧が上昇するときの入力電圧Ｖ＋が変わる。つまり、コンパレータ出力ＯＵＴが論理値Ｌｏｗから論理値Ｈｉｇｈに相当する電圧レベルに変化する入力電圧Ｖ＋を抵抗器４０の抵抗値で調整することができる。
例えば、入力電圧Ｖ−に対してコンパレータ出力ＯＵＴが論理値Ｈｉｇｈから論理値Ｌｏｗに相当する電圧レベルに変化する入力電圧Ｖ＋をより低くしようとすると、第１導電型第１のＭＯＳトランジスタ１のドレイン電流が少ない状態、つまり第１導電型第４のＭＯＳトランジスタ４のドレイン電流が少ない時に抵抗器４０で電流制限がかかるようにすればよいので、抵抗器４０の抵抗値を大きくすればよい。
【００４７】
さらに入力電圧Ｖ＋が上昇して入力電圧Ｖ＋＞入力電圧Ｖ−になると、第２導電型第４のＭＯＳトランジスタ１４のドレイン電流が減少し、抵抗器４０の電圧降下が小さくなり第２導電型第８のＭＯＳトランジスタ１８のドレインに電流が流れなくなる。このとき、第２導電型第４のＭＯＳトランジスタ１４のドレイン電流より第１導電型第４のＭＯＳトランジスタ４のドレイン電流の吐き出し能力が大きいため、第１導電型第４のＭＯＳトランジスタ４のドレイン電圧は電源電圧ＶＤＤのレベルとなる。そのため、コンパレータ出力ＯＵＴは論理値Ｈｉｇｈに相当する電圧レベルから変化しない。
【００４８】
一方、入力電圧Ｖ＋＞入力電圧Ｖ−の状態から入力電圧Ｖ＋が下降する場合、第２導電型第４のＭＯＳトランジスタ１４のドレイン電流は増加してゆき、抵抗器４０における電圧降下が生じて第２導電型第８のＭＯＳトランジスタ１８の閾値電圧を超えると、第２導電型第４のＭＯＳトランジスタ１４のドレイン電流は、抵抗器４０と第２導電型第８のＭＯＳトランジスタ１８とから流れ込むこととなる。
【００４９】
そして、入力電圧Ｖ＋＜入力電圧Ｖ−となると、第１導電型第４のＭＯＳトランジスタ４のドレイン電流が減少してゆき、第１導電型第４のＭＯＳトランジスタ４のドレイン電流で生じる抵抗器４０の電圧降下が第２導電型第８のＭＯＳトランジスタ１８の閾値電圧以下になると第２導電型第８のＭＯＳトランジスタ１８のドレインに電流が流れなくなる。
そうすると、第１導電型第４のＭＯＳトランジスタ４のドレイン電流より第２導電型第４のＭＯＳトランジスタ１４のドレイン電流の引き込み能力が大きくなって、その結果、第２導電型第４のＭＯＳトランジスタ１４のドレインがグランド電位となると共に、第１導電型第４のＭＯＳトランジスタ４のドレインはグランドに近い電位となる。
【００５０】
したがって、初段インバータ１０３−１の出力は、論理値Ｌｏｗから論理値Ｈｉｇｈに相当する電圧レベルに変化する一方、終段インバータ１０３−２の出力、すなわち、コンパレータ出力ＯＵＴは、論理値Ｈｉｇｈから論理値Ｌｏｗに相当する電圧レベルとなる。
【００５１】
図５には、上述の第２の回路構成例におけるコンパレータの入出力特性例が示されており、以下、同図について説明する。
図５において、横軸は非反転入力端子５２における入力電圧Ｖ＋の変化を、縦軸はコンパレター出力ＯＵＴの電圧変化を、それぞれ示している。
同図の出力特性は、まず、入力電圧Ｖ＋が入力電圧Ｖ−より低い電圧レベルから上昇した場合、入力電圧Ｖ−よりも第２導電型第８のＭＯＳトランジスタ１８の閾値電圧に比例したΔＶh2低い電圧ＶTHを上回ると、コンパレータ出力ＯＵＴは、論理値Ｈｉｇｈから論理値Ｌｏｗに相当する電圧レベルとなることを表している（図４の実線の上矢印の特性線参照）。この電圧ＶTHが入力電圧Ｖ−に対するオフセット電圧になり、この電圧ＶTHを大きくするには抵抗器４０の抵抗値を大きくすればよい。
【００５２】
さらに、図５は、上述の場合とは逆に、入力電圧Ｖ＋が入力電圧Ｖ−より高い電圧から下降してきた場合、電圧ＶTHを下回るとコンパレータ出力ＯＵＴは、論理値Ｌｏｗから論理値Ｈｉｇｈに相当する電圧レベルとなることも表している（図４の実線の下矢印の特性線参照）。
【００５３】
次に、第３の回路構成例について、図３を参照しつつ説明する。
なお、図１、図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の回路構成例は、図１に示された第１の回路構成例におけるバッファ回路１０２に、図２に示された第２の回路構成例における第２導電型第８のＭＯＳトランジスタ１８を併設してバッファ回路１０２Ｂを構成することでヒステリシス特性を得るよう構成したものである。
【００５４】
さらに、第３の回路構成例は、図１における第１の回路構成例における初段インバータ１０３−１及び終段インバータ１０３−２に代えて、初段インバータ１０３−１Ａ及び終段インバータ１０３−２Ａにより構成されたインバータ回路１０３Ａを設けると共に、インバータ回路１０３Ａの後段に、新たに出力論理回路１０４を設けた構成とした点が、先の第１及び第２の回路構成例と異なる点であり、残余の構成部分は、第１の回路構成例と基本的に同一である。
【００５５】
以下、具体的な回路構成について説明する。
まず、第１導電型第７のＭＯＳトランジスタ７の接続については、図１の第１の回路構成例で説明した通りであるので、ここでの再度の詳細な説明は省略することとする。
第２導電型第８のＭＯＳトランジスタ１８は、ドレインに電源電圧ＶＤＤが印加されようになっている一方、ソースは、第２導電型第４のＭＯＳトランジスタ１４のドレインに接続されると共に、後述する初段インバータ１０３−１Ａを構成する第２導電型第５のＭＯＳトランジスタ１５のゲートに接続されている。
【００５６】
また、第２導電型第８のＭＯＳトランジスタ１８のゲートは、第１導電型第４のＭＯＳトランジスタ４のドレインと共に、後述する終段インバータ１０３−２Ａを構成する第１導電型第５のＭＯＳトランジスタ５のゲートに接続される一方、バックゲートは、グランドに接続されている。
【００５７】
初段インバータ１０３−１Ａは、第２導電型第５のＭＯＳトランジスタ１５と第２の定電流源３２とにより、終段インバータ１０３−２Ａは、第１導電型第５のＭＯＳトランジスタ５と第３の定電流源３３とにより、それぞれ構成されている。
【００５８】
初段インバータ１０３−１Ａにおいて、第２の定電流源３２の一端には、電源電圧ＶＤＤが印加される一方、他端には、第２導電型第５のＭＯＳトランジスタ１５のドレインが接続されると共に、その接続点は、後述する出力論理回路１０４の入力段に接続されている。
また、第２導電型第５のＭＯＳトランジスタ１５のソースは、グランドに接続されている。
【００５９】
終段インバータ１０３−２Ａにおいて、第１導電型第５のＭＯＳトランジスタ５のソースには、電源電圧ＶＤＤが印加されようになっている一方、ドレインとグランドとの間には、第３の定電流源３３が接続されており、第１導電型第５のＭＯＳトランジスタ５のドレインと第３の定電流源３３との接続点は、後述する出力論理回路１０４の入力段に接続されている。
【００６０】
出力論理回路１０４は、第１乃至第３の２入力ＮＯＲ素子（図３においては、それぞれ「ＮＯＲ１」、「ＮＯＲ２」、「ＮＯＲ３」と表記）２１〜２３と、インバータ素子（図３においては「ＩＮＶ１」と表記）２４と有して構成されている。
第１の２入力ＮＯＲ素子２１の一方の入力端子には、第１導電型第５のＭＯＳトランジスタ５のドレインが接続される一方、他方の入力端子は、コンパレータ出力端子５３に接続されている。
【００６１】
第２の２入力ＮＯＲ素子２２の一方の入力端子には、第２導電型第５のＭＯＳトランジスタ１５のドレインが接続される一方、他方の入力端子は、第３の２入力ＮＯＲ素子２３の出力端子に接続されている。
第１の２入力ＮＯＲ素子２１の出力端子は、第３の２入力ＮＯＲ素子２３の一方の入力端子に、第２の２入力ＮＯＲ素子２２の出力端子は、第３の２入力ＮＯＲ素子２３の他方の入力端子に、それぞれ接続されている。
第３の２入力ＮＯＲ素子２３の出力端子は、インバータ素子２４の入力端子に接続されており、インバータ素子２４の出力端子は、コンパレータ出力端子５３に接続されている。
【００６２】
次に、かかる構成における回路動作について説明する。
入力電圧Ｖ＋が下降してゆくと、第２導電型第４のＭＯＳトランジスタ１４のドレイン電流が流れ、抵抗器４０における電圧降下が生じて、第１導電型第７のＭＯＳトランジスタ７にドレイン電流が流れる。
また、第２導電型第４のＭＯＳトランジスタ１４のドレイン電流が増加すると、第２導電型第８のＭＯＳトランジスタ１８にも電流が流れ始めて、抵抗器４０の電流が、第１導電型第７のＭＯＳトランジスタ７と第２導電型第８のＭＯＳトランジスタ１８により一定電流に制限される状態となる。
【００６３】
入力電圧Ｖ＋の下降に伴い第１導電型第１のＭＯＳトランジスタ１のドレイン電流が減少する一方、第１導電型第２のＭＯＳトランジスタ２のドレイン電流が増加してゆくと、第１導電型第４のＭＯＳトランジスタ４のドレイン電圧と第２導電型第４のＭＯＳトランジスタ１４のドレイン電圧は低下する。
【００６４】
入力電圧Ｖ＋が入力電圧Ｖ−より高いときに入力電圧Ｖ＋が下降すると、第１導電型第２のＭＯＳトランジスタ２のドレイン電流の増加により抵抗器４０の電圧降下が第１導電型第７のＭＯＳトランジスタ７の閾値電圧を超えて第１導電型第７のＭＯＳトランジスタ７に電流が流れるので、第２導電型第４のＭＯＳトランジスタ１４のドレイン電流の引き込み能力が大きくなり、第１導電型第４のＭＯＳトランジスタ４のドレイン電圧が低下して第１導電型第５のＭＯＳトランジスタ５がオン状態となる。
その結果、第１導電型第５のＭＯＳトランジスタ５のドレイン電圧がグランド電位から電源電圧ＶＤＤに上昇する。なお、この時の入力電圧Ｖ＋の電圧を”Ｖ＋＿Ｈ”と表記することとする。
【００６５】
さらに入力電圧Ｖ＋が下降して、入力電圧Ｖ＋が入力電圧Ｖ−より低くなると、第２導電型第４のＭＯＳトランジスタ１４のドレイン電流が第１導電型第４のＭＯＳトランジスタ４のドレイン電流より大きくなり、抵抗器４０の電圧降下により第２導電型第８のＭＯＳトランジスタ１８のドレイン電流が増加してゆく。このとき、第１導電型第７のＭＯＳトランジスタ７のドレイン電流は減少してゆく。入力電圧Ｖ＋がより下降して第１導電型第４のＭＯＳトランジスタ４からのドレイン電流が減少して抵抗器４０の電圧降下が第２導電型第８のＭＯＳトランジスタ１８の閾値電圧以下になると、第２導電型第４のＭＯＳトランジスタ１４のドレイン電流の引き込み能力により、第２導電型第４のＭＯＳトランジスタ１４のドレイン電圧が低下し、第２導電型第５のＭＯＳトランジスタ１５がオフ状態となる。
それにより、第２導電型第５のＭＯＳトランジスタ１５のドレイン電圧がグランド電位から電源電圧ＶＤＤに上昇する。なお、この時の入力電圧Ｖ＋の電圧を”Ｖ＋＿Ｌ”と表記することとする。
【００６６】
一方、入力電圧Ｖ＋が上昇する場合、入力電圧Ｖ＋が電圧Ｖ＋＿Ｌより大きくなり、第１導電型第４のＭＯＳトランジスタ４からのドレイン電流が増加して抵抗器４０の電圧降下が第２導電型第８のＭＯＳトランジスタ１８の閾値電圧以上になって第２導電型第８のＭＯＳトランジスタ１８のドレイン電流が流れると、第２導電型第４のＭＯＳトランジスタ１４のドレイン電圧が上昇するので、第２導電型第５のＭＯＳトランジスタ１５がオン状態となって、第２導電型第５のＭＯＳトランジスタ１５のドレイン電圧が電源電圧ＶＤＤからグランド電位に下降する。
【００６７】
入力電圧Ｖ＋がさらに上昇して電圧Ｖ＋＿Ｌより大きくなると、第２導電型第４のＭＯＳトランジスタ１４のドレイン電流が減少して抵抗器４０の電圧降下が第１導電型第７のＭＯＳトランジスタ７の閾値電圧以下になり第１導電型第７のＭＯＳトランジスタ７のドレイン電流が流れなくなるので、第１導電型第４のＭＯＳトランジスタ４のドレイン電圧が上昇し、第１導電型第５のＭＯＳトランジスタ５がオフ状態となって、第１導電型第５のＭＯＳトランジスタ５のドレイン電圧が電源電圧ＶＤＤからグランド電位に下降する。
【００６８】
図６には、上述の第３の回路構成例におけるコンパレータの入出力特性例が示されており、以下、同図について説明する。  
図６において、横軸は非反転入力端子５２における入力電圧Ｖ＋の変化を、縦軸は最終のコンパレ−タ出力ＯＵＴの電圧変化を、それぞれ示している。
まず、入力電圧Ｖ＋が入力電圧Ｖ−よりも低くなった状態においては、第１導電型第５のＭＯＳトランジスタ５と第２導電型第５のＭＯＳトランジスタ１５のドレイン電圧は、電源電圧ＶＤＤであるので、第１及び第２の２入力ＮＯＲ素子２１，２２の出力は、共に論理値Ｌｏｗとなり、第３の２入力ＮＯＲ素子２３の出力は、論理値Ｈｉｇｈとなる。
その結果、コンパレータ出力ＯＵＴは、論理値Ｌｏｗとなる。
【００６９】
入力電圧Ｖ＋が上昇して、電圧Ｖ＋＿Ｌより大きく、電圧Ｖ＋＿Ｈより小さい場合には、第２導電型第５のＭＯＳトランジスタ１５のドレイン電圧は、グランドとなるが、第２の２入力ＮＯＲ素子２２の出力は変化せず、コンパレータ出力ＯＵＴの出力は、変化することなく維持されることとなる。
そして、入力電圧Ｖ＋が電圧Ｖ＋＿Ｈを上回ると、第１導電型第５のＭＯＳトランジスタ５のドレイン電圧は、グランド電位となり、第１の２入力ＮＯＲ素子２１の出力は、論理値Ｈｉｇｈとなる。それに応じて、第３の２入力ＮＯＲ素子２３の出力は論理値Ｌｏｗとなり、また、第２の２入力ＮＯＲ素子２２の出力は論理値Ｈｉｇｈとなり、コンパレータ出力ＯＵＴは、論理値Ｈｉｇｈとなる（図６の実線の上矢印の特性線参照）。
【００７０】
第１の２入力ＮＯＲ素子２１の出力は、コンパレータ出力ＯＵＴが論理値Ｈｉｇｈに変化すると論理値Ｌｏｗに戻るが、第２の２入力ＮＯＲ素子２２の出力が論理値Ｈｉｇｈに変化しているため、コンパレータ出力ＯＵＴの出力は変化せず、論理値Ｈｉｇｈのままである。
【００７１】
一方、入力電圧Ｖ＋が低下し、電圧Ｖ＋＿Ｈを下回ると、第１導電型第５のＭＯＳトランジスタ５のドレイン電圧は電源電圧ＶＤＤとなるが、第１の２入力ＮＯＲ素子２１の出力は、論理値Ｈｉｇｈのままで、コンパレータ出力ＯＵＴの出力は論理値Ｈｉｇｈを維持する。
【００７２】
入力電圧Ｖ＋がさらに低下し、電圧Ｖ＋＿Ｌを下回ると、第２導電型第５のＭＯＳトランジスタ１５のドレイン電圧は、電源電圧ＶＤＤとなり、第２の２入力ＮＯＲ素子２２の出力は、論理値Ｌｏｗに変化して、第３の２入力ＮＯＲ素子２３の出力は、論理値Ｈｉｇｈになる結果、コンパレータ出力ＯＵＴは、論理値Ｌｏｗとなる（図６の実線の下矢印の特性線参照）。
このように、この第３の回路構成例においては、ヒステリシス電圧ΔＶh3＝（
Ｖ＋＿Ｈ）−（Ｖ＋＿Ｌ）を有するコンパレータが実現できる。
なお、抵抗器４０の抵抗値を変えると、抵抗器４０での電圧降下により第１導電型第７のＭＯＳトランジスタ７と第２導電型第８のＭＯＳトランジスタ１８の各ドレイン電流が流れるときの電圧Ｖ＋＿Ｌおよび電圧Ｖ＋＿Ｈが変わる。したがって、ヒステリシス電圧は抵抗器４０の抵抗値で調整できる。オフセット電圧を大きくするには、入力電圧Ｖ−に対しての電圧Ｖ＋＿Ｈをより高く、入力電圧Ｖ−に対しての電圧Ｖ＋＿Ｌをより低くすればよいので、抵抗器４０の抵抗値を大きくすればよい。
【産業上の利用可能性】
【００７３】
従来に比して、抵抗器４０の抵抗値を変えることにより、容易なオフセット電圧やヒステリシス電圧の調整が所望されるコンパレータに適用できる。
【符号の説明】
【００７４】
７…第１導電型第７のＭＯＳトランジスタ
１８…第２導電型第８のＭＯＳトランジスタ
４０…抵抗器
１０１…差動回路
１０２，１０２Ａ，１０２Ｂ…バッファ回路
１０３，１０３Ａ…インバータ回路
１０４…出力論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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