(57)【要約】【課題】高速動作可能な半導体装置を提供する。また、信頼性の高い半導体装置を提供する。【解決手段】トランジスタの半導体層に結晶性を有する酸化物半導体を用い、該半導体層にチャネル形成領域とソース領域とドレイン領域を形成する。ソース領域及びドレイン領域の形成は、チャネル保護層をマスクとして半導体層に希ガスまたは水素のうち、一種類または複数種類の元素をイオンドーピング法またはイオンインプランテーション法により行う。【選択図】図７
2020141150.tif 000002
【特許請求の範囲】
【請求項１】
下地絶縁層と、
前記下地絶縁層上の、酸化物半導体層と、
前記酸化物半導体層上の、ゲート絶縁層と、
前記ゲート絶縁層上の、ゲート電極と、
前記ゲート電極上の、絶縁層と、を有し、
前記下地絶縁層は、ＴＤＳ分析よる酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化シリコンを有し、
前記絶縁層は、酸化アルミニウムを有することを特徴とする半導体装置。
【請求項２】
下地絶縁層と、
前記下地絶縁層上の、酸化物半導体層と、
前記酸化物半導体層上の、ゲート絶縁層と、
前記ゲート絶縁層上の、ゲート電極と、
前記ゲート電極上の、絶縁層と、を有し、
前記下地絶縁層は、ＴＤＳ分析よる酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化シリコンを有し、
前記絶縁層は、窒化アルミニウム、窒化酸化アルミニウム、又は酸化窒化アルミニウムを有することを特徴とする半導体装置。
【請求項３】
下地絶縁層と、
前記下地絶縁層上の、酸化物半導体層と、
前記酸化物半導体層上の、ゲート絶縁層と、
前記ゲート絶縁層上の、ゲート電極と、
前記ゲート電極上の、絶縁層と、を有し、
前記下地絶縁層は、ＴＤＳ分析よる酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化シリコンを有し、
前記絶縁層は、窒化シリコン、酸化シリコン、窒化酸化シリコン又は酸化窒化シリコンを有することを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記絶縁層の端部は、前記酸化物半導体層の端部より延在していることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
トランジスタなどの半導体素子を含む回路を有する半導体装置及びその作製方法に関する
。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イ
メージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置、発
光素子を有する発光表示装置等を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置で
ある。
【背景技術】
【０００３】
液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタはアモルファ
スシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコンを用い
たトランジスタは電界効果移動度が低いもののガラス基板の大面積化に対応することがで
きる。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いがガラス基板
の大面積化には適していないという欠点を有している。
【０００４】
シリコンを用いたトランジスタに対して、酸化物半導体を用いてトランジスタを作製し、
電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体とし
て、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ系酸化物を用いてトランジスタを作製し、表示装置の画
素のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
【０００５】
特許文献３では、酸化物半導体を用いたスタガ型のトランジスタにおいて、ソース領域及
びドレイン領域と、ソース電極及びドレイン電極との間に、緩衝層として導電性の高い窒
素を含む酸化物半導体を設け、酸化物半導体と、ソース電極及びドレイン電極とのコンタ
クト抵抗を低減する技術が開示されている。
【０００６】
また、非特許文献１では、露出した酸化物半導体にアルゴンプラズマ処理をおこなう自己
整合プロセスにより、その部分の酸化物半導体の抵抗率を低下させてソース領域及びドレ
イン領域とした酸化物半導体トランジスタが開示されている。
【０００７】
しかしながら、この方法では、酸化物半導体表面を露出させて、アルゴンプラズマ処理を
行うことにより、ソース領域及びドレイン領域となるべき部分の酸化物半導体も同時にエ
ッチングされ、ソース領域及びドレイン領域が薄層化する（非特許文献１の図８参照）。
その結果、ソース領域及びドレイン領域の抵抗が増加し、また、薄層化に伴うオーバーエ
ッチングによる不良品発生の確率も増加する。
【０００８】
この現象は、酸化物半導体へのプラズマ処理に用いるイオン種の、原子半径が大きい場合
に顕著になる。
【０００９】
もちろん、酸化物半導体層が十分な厚さであれば問題とはならないのであるが、チャネル
長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネルとなる部
分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求めら
れる。そのような薄い酸化物半導体層を扱う場合には、上記のようなプラズマ処理は好ま
しくない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１０−１３５７７４号公報
【非特許文献】
【００１１】
【非特許文献１】Ｓ．  Ｊｅｏｎ  ｅｔ  ａｌ．  ”１８０ｎｍ  Ｇａｔｅ  Ｌｅｎｇｔｈ  Ａｍｏｒｐｈｏｕｓ  ＩｎＧａＺｎＯ  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  ｆｏｒ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  Ａｐｐｌｉｃａｔｉｏｎ”，  ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．，  ｐ．５０４，  ２０１０．
【発明の概要】
【発明が解決しようとする課題】
【００１２】
高速動作可能な半導体装置を提供することを課題の一とする。
【００１３】
短チャネル効果による電気特性の変動が生じにくいトランジスタを用いた半導体装置を提
供することを課題の一とする。
【００１４】
また、自己整合プロセスによりソース領域及びドレイン領域を形成し、微細化しやすい半
導体装置を提供することを課題の一とする。
【００１５】
また、チャネル部分よりも低抵抗なソース領域及びドレイン領域を形成することにより、
ソース電極及びドレイン電極との接触抵抗を低減させることができ、オン電流を向上させ
た半導体装置を提供することを課題の一とする。
【００１６】
信頼性の高い半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１７】
本発明の一態様は、ゲート電極と、ゲート絶縁層と、結晶性を有する酸化物半導体層と、
チャネル保護層を有し、ゲート電極上にゲート絶縁層が形成され、ゲート絶縁層上に酸化
物半導体層が形成され、酸化物半導体層上にチャネル保護層が形成され、酸化物半導体層
は、第１の酸化物半導体領域と、一対の第２の酸化物半導体領域を有し、一対の第２の酸
化物半導体領域は、第１の酸化物半導体領域を挟んで形成され、第１の酸化物半導体領域
は、ゲート絶縁層を介してゲート電極と重畳し、チャネル保護層と接していることを特徴
とする半導体装置である。
【００１８】
また、本発明の一態様は、結晶性を有する酸化物半導体層と、ゲート絶縁層と、ゲート電
極を有し、酸化物半導体層は、第１の酸化物半導体領域と、一対の第２の酸化物半導体領
域を有し、一対の第２の酸化物半導体領域は、第１の酸化物半導体領域を挟んで形成され
、第１の酸化物半導体領域は、ゲート絶縁層を介してゲート電極と重畳していることを特
徴とする半導体装置である。
【００１９】
酸化物半導体層に非単結晶半導体を用いる。
【００２０】
第１の酸化物半導体領域は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓ
ｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有する。ＣＡＡＣ−ＯＳ
は、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な
方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し
、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列し
ている結晶部を有する。
【００２１】
第２の酸化物半導体領域は、希ガスまたは水素（Ｈ）のうち、少なくとも一種類の元素を
５×１０１９ａｔｏｍｓ／ｃｍ３以上、１×１０２２ａｔｏｍｓ／ｃｍ３以下の濃度で含
む。
【００２２】
酸化物半導体は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた二種以上の元素を含むことがで
きる。
【００２３】
第１の酸化物半導体領域はトランジスタのチャネル形成領域となり、一対の第２の酸化物
半導体領域はトランジスタのソース領域及びドレイン領域となる。
【００２４】
ボトムゲート構造のトランジスタにおいて、ソース領域及びドレイン領域は、チャネル保
護層をマスクにして、酸化物半導体層にドーパントを添加することで形成できる。該チャ
ネル保護層は、活性層のバックチャネル部分を保護するために形成され、酸化シリコン、
窒化シリコン、酸化アルミニウム、窒化アルミニウムなどから選ばれる材料を、単層もし
くは積層させて用いることが好ましい。
【００２５】
トップゲート構造のトランジスタにおいて、ソース領域及びドレイン領域は、ゲート電極
をマスクにして、酸化物半導体層にドーパントを添加することで形成できる。
【００２６】
トランジスタのソース領域、ドレイン領域を形成するためのドーパントの添加は、イオン
ドーピング法またはイオンインプランテーション法などを用いることができる。ドーパン
トとしては、希ガスまたは水素（Ｈ）のうち、一種類または複数種類の元素を用いること
ができる。また、イオンドーピング法またはイオンインプランテーション法により酸化物
半導体層へドーパントを添加する際に、ドーパントを、絶縁層を通過して酸化物半導体層
へ添加することで、ドーパント添加における酸化物半導体層への過剰なダメージを軽減す
ることができる。また、酸化物半導体層と絶縁層の界面も清浄に保たれるので、トランジ
スタの特性や信頼性が高まる。また、ドーパントの添加深さ（添加領域）が制御し易くな
り、酸化物半導体層へドーパントを精度よく添加することができる。
【００２７】
添加するドーパントの濃度が増加すると酸化物半導体領域のキャリア密度を増加させるこ
とができるが、添加するドーパントの濃度が高すぎると、キャリアの移動を阻害し、導電
性を低下させることになる。
【００２８】
ドーパントが添加された酸化物半導体をソース領域及びドレイン領域に用いることによっ
て、ドーパントが添加されていないチャネル形成領域のバンド端の曲がりを小さくする効
果を奏する。一方、ソース領域及びドレイン領域を金属材料で設けた場合、酸化物半導体
領域であるチャネルのバンド端の曲がりが無視できなくなり、実効上のチャネル長が短く
なってしまうことがある。この傾向はトランジスタのチャネル長が短いときほど顕著であ
る。
【００２９】
電子供与体（ドナー）となる水分または水素などの不純物が低減されて高純度化された酸
化物半導体（ｐｕｒｉｆｉｅｄ  ＯＳ）は、その後、酸化物半導体に酸素を供給して、酸
化物半導体内の酸素欠損を低減することによりｉ型（真性半導体）又はｉ型に限りなく近
い（実質的にｉ型化した）酸化物半導体とすることができる。そのため、チャネルが形成
される半導体層にｉ型または実質的にｉ型化された酸化物半導体を用いたトランジスタは
、オフ電流が著しく低いという特性を有する。具体的に、高純度化された酸化物半導体は
、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃ
ｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１８／ｃｍ３未満、好ましくは
１×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、さらに好ましく
は１×１０１６／ｃｍ３以下とする。また、ホール効果測定により測定できるｉ型または
実質的にｉ型化された酸化物半導体層のキャリア密度は、１×１０１４／ｃｍ３未満、好
ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である
。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、よ
り好ましくは３ｅＶ以上である。チャネルが形成される半導体層に、ｉ型または実質的に
ｉ型化された酸化物半導体を用いることにより、トランジスタのオフ電流を下げることが
できる。
【００３０】
ここで、酸化物半導体中の、水素濃度のＳＩＭＳ分析について触れておく。ＳＩＭＳ分析
は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得
ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分
布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が
無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、
測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ
一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域に
おける、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに
、当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型の
ピークが存在しない場合、変曲点の値を水素濃度として採用する。
【発明の効果】
【００３１】
本発明の一態様によって、電気特性が良好で、かつ微細化を行いやすい酸化物半導体を用
いた半導体装置を提供することができる。
【００３２】
また、短チャネル効果による電気特性の変動が生じにくい半導体装置を提供する。
【００３３】
また、絶縁層を通過して酸化物半導体中にドーパントを添加することにより、酸化物半導
体の薄層化を防ぎ、酸化物半導体と絶縁層の界面も清浄に保たれるので、半導体装置の特
性や信頼性を高めることができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一態様を説明する上面図及び断面図。
【図２】本発明の一態様を説明する上面図及び断面図。
【図３】本発明の一態様を説明する断面図。
【図４】本発明の一態様を説明する断面図。
【図５】本発明の一態様を説明する上面図及び断面図。
【図６】本発明の一態様を説明する上面図及び断面図。
【図７】本発明の一態様を説明する断面図。
【図８】本発明の一態様を説明する断面図。
【図９】酸化物半導体及び金属材料のバンド構造を説明する図。
【図１０】本発明の一態様を説明する回路図。
【図１１】本発明の一態様を説明する回路図。
【図１２】本発明の一態様を説明する回路図。
【図１３】本発明の一態様を説明する回路図。
【図１４】ＣＰＵの具体例を示すブロック図及びその一部の回路図である。
【図１５】酸化物材料の結晶構造を説明する図。
【図１６】酸化物材料の結晶構造を説明する図。
【図１７】酸化物材料の結晶構造を説明する図。
【図１８】酸化物材料の結晶構造を説明する図。
【発明を実施するための形態】
【００３５】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様
々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実
施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の
構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間
で共通して用い、その繰り返しの説明は省略する。
【００３６】
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３７】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるため
に付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「
第２の」または「第３の」などと適宜置き換えて説明することができる。
【００３８】
トランジスタは半導体装置の一形態であり、電流や電圧の増幅や、導通または非導通を制
御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは
、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓ
ｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ
）を含む。
【００３９】
また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて
用いることができるものとする。
【００４０】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
【００４１】
（実施の形態１）
本実施の形態では、酸化物半導体をチャネルに用いたトランジスタ及びその作製方法につ
いて、図１乃至図４を用いて説明する。
【００４２】
図１（Ａ）は、半導体装置の構成の一形態であるトランジスタ１００の構造を説明する上
面図であり、図１（Ｂ）は、図１（Ａ）にＡ１−Ａ２の鎖線で示した部位の積層構造を説
明する断面図である。なお、図１（Ａ）において、基板及び絶縁層の記載は省略している
。
【００４３】
図１に示すトランジスタ１００は、基板１０１上に下地層１０２が形成され、下地層１０
２上に酸化物半導体層１０３が形成されている。また、酸化物半導体層１０３上にゲート
絶縁層１０４が形成され、ゲート絶縁層１０４上にゲート電極１０５が形成されている。
また、ゲート電極１０５上に絶縁層１０７と絶縁層１０８が形成され、絶縁層１０８上に
、ソース電極１１０ａ及びドレイン電極１１０ｂが形成されている。ソース電極１１０ａ
及びドレイン電極１１０ｂは、ゲート絶縁層１０４、絶縁層１０７及び絶縁層１０８に設
けられたコンタクトホール１０９を介して、酸化物半導体層１０３に電気的に接続されて
いる。
【００４４】
酸化物半導体層１０３は、ゲート絶縁層１０４を介してゲート電極１０５と重畳するチャ
ネル形成領域１０３ｃと、ソース電極１１０ａと電気的に接続するソース領域１０３ａと
、ドレイン電極１１０ｂと電気的に接続するドレイン領域１０３ｂを有している。
【００４５】
また、ゲート電極１０５は、ゲート絶縁層１０４に接するゲート電極１０５ａと、ゲート
電極１０５ａに積層されたゲート電極１０５ｂを有している。
【００４６】
なお、図１（Ａ）では、コンタクトホール１０９を、ソース領域１０３ａ及びドレイン領
域１０３ｂ上にそれぞれ複数設ける例を示しているが、ソース領域１０３ａ及びドレイン
領域１０３ｂ上にそれぞれ１つ設ける構成としてもよい。また、ソース電極１１０ａとソ
ース領域１０３ａの接触抵抗、及びドレイン電極１１０ｂとドレイン領域１０３ｂの接触
抵抗を低減するため、コンタクトホール１０９は極力大きく、また、コンタクトホール１
０９の数を多くすることが好ましい。
【００４７】
図２に示すトランジスタ１４０は、トランジスタ１００の構成に加えて、ゲート電極１０
５の側面にサイドウォール１１１を有し、酸化物半導体層１０３のサイドウォール１１１
と重畳する領域に、低濃度領域１０３ｄ及び低濃度領域１０３ｅを有している。低濃度領
域１０３ｄはチャネル形成領域１０３ｃとソース領域１０３ａの間に形成され、低濃度領
域１０３ｅはチャネル形成領域１０３ｃとドレイン領域１０３ｂの間に形成されている。
図２（Ａ）は、トランジスタ１４０の構成を説明する上面図であり、図２（Ｂ）は、図２
（Ａ）にＢ１−Ｂ２の鎖線で示した部位の積層構造を説明する断面図である。
【００４８】
低濃度領域１０３ｄ及び低濃度領域１０３ｅを設けることにより、トランジスタ特性の劣
化や、短チャネル効果によるしきい値電圧のマイナスシフトを軽減することができる。
【００４９】
トランジスタ１００及びトランジスタ１４０は、トップゲート構造のトランジスタの一形
態である。
【００５０】
次に、図１に示すトランジスタ１００の作製方法について、図３及び図４を用いて説明す
る。なお、図３及び図４は、図１（Ａ）のＡ１−Ａ２の鎖線で示した部位の断面に相当す
る。
【００５１】
まず、基板１０１上に下地層１０２を５０ｎｍ以上３００ｎｍ以下、好ましくは１００ｎ
ｍ以上２００ｎｍ以下の厚さで形成する。基板１０１は、ガラス基板、セラミック基板の
他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いる
ことができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板
の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホ
ウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカ
リガラス基板を用いるとよい。他に、石英基板、サファイア基板などを用いることができ
る。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコ
ンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、
これらの基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。
【００５２】
下地層１０２は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒
化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコ
ンから選ばれた材料を、単層でまたは積層して形成することができ、基板１０１からの不
純物元素の拡散を防止する機能を有する。なお、本明細書中において、窒化酸化物とは、
その組成として、酸素よりも窒素の含有量が多いものであって、酸化窒化物とは、その組
成として、窒素よりも酸素の含有量が多いものを示す。なお、各元素の含有量は、例えば
、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉ
ｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
【００５３】
下地層１０２は、スパッタリング法、ＣＶＤ法、塗布法、印刷法等を適宜用いることがで
きる。本実施の形態では、下地層１０２として、窒化シリコンと酸化シリコンの積層を用
いる。具体的には、基板１０１上に窒化シリコンを５０ｎｍの厚さで形成し、該窒化シリ
コン上に酸化シリコンを１５０ｎｍの厚さで形成する。なお、下地層１０２中にリン（Ｐ
）や硼素（Ｂ）がドープされていても良い。
【００５４】
また、下地層１０２に、塩素、フッ素などのハロゲン元素を含ませることで、基板１０１
からの不純物元素の拡散を防止する機能をさらに高めることができる。下地層１０２に含
ませるハロゲン元素の濃度は、ＳＩＭＳ（二次イオン質量分析計）を用いた分析により得
られる濃度ピークにおいて、１×１０１５／ｃｍ３以上１×１０２０／ｃｍ３以下とすれ
ばよい。
【００５５】
また、下地層１０２は、加熱により酸素放出される材料を用いてもよい。「加熱により酸
素放出される」とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏ
ｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．
０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３
以上であることをいう。
【００５６】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下
に説明する。
【００５７】
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁
層のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算
することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分
値に対する原子の密度の割合である。
【００５８】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び
絶縁層のＴＤＳ分析結果から、絶縁層の酸素分子の放出量（ＮＯ２）は、数式１で求める
ことができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全て
が酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能
性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸
素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が
極微量であるため考慮しない。
【００５９】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α      （数式１）
【００６０】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁層をＴＤＳ分析したときのスペクトルの積分値であ
る。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関
しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁層の酸素の放出量は、
電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料と
して１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した
。
【００６１】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
【００６２】
なお、ＮＯ２は酸素分子の放出量である。絶縁層においては、酸素原子に換算したときの
酸素の放出量は、酸素分子の放出量の２倍となる。
【００６３】
上記構成において、加熱により酸素放出される絶縁層は、酸素が過剰な酸化シリコン（Ｓ
ｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））
とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位
体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した
値である。
【００６４】
下地層から酸化物半導体に酸素が供給されることで、下地層及び酸化物半導体の界面準位
を低減できる。この結果、トランジスタの動作などに起因して生じうる電荷などが、上述
の下地層及び酸化物半導体の界面に捕獲されることを抑制することができ、電気特性の劣
化の少ないトランジスタを得ることができる。
【００６５】
さらに、酸化物半導体の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導
体の酸素欠損は、一部がドナーとなりキャリアである電子を生じる。この結果、トランジ
スタのしきい値電圧がマイナス方向にシフトしてしまう。この傾向はバックチャネル側で
生じる酸素欠損において顕著である。なお、本明細書におけるバックチャネルとは、酸化
物半導体において下地層の界面近傍を指す。下地層から酸化物半導体に酸素が十分に放出
されることにより、しきい値電圧がマイナス方向へシフトする要因である酸化物半導体の
酸素欠損を補うことができる。
【００６６】
即ち、酸化物半導体に酸素欠損が生じると、下地層と酸化物半導体との界面における電荷
の捕獲を抑制することが困難となるところ、下地層に、加熱により酸素放出される絶縁層
を設けることで、酸化物半導体及び下地層の界面準位、ならびに酸化物半導体の酸素欠損
を低減し、酸化物半導体及び下地層の界面における電荷捕獲の影響を小さくすることがで
きる。
【００６７】
また、下地層１０２には、この後形成する酸化物半導体と同種の成分を含む絶縁材料を用
いてもよい。下地層１０２を異なる層の積層とする場合には、酸化物半導体に接する層を
酸化物半導体と同種の成分を含む絶縁材料とすればよい。このような材料は酸化物半導体
との相性が良く、これを下地層１０２に用いることで、酸化物半導体との界面の状態を良
好に保つことができるからである。ここで、「酸化物半導体と同種の成分」とは、酸化物
半導体の構成元素から選択される一または複数の元素を意味する。例えば、酸化物半導体
がＩｎ−Ｇａ−Ｚｎ系の酸化物半導体材料によって構成される場合、同種の成分を含む絶
縁材料としては酸化ガリウムなどがある。
【００６８】
次に、下地層１０２上に酸化物半導体を形成する。なお、前処理として、酸化物半導体に
水素、水酸基及び水分がなるべく含まれないようにするために、成膜装置の予備加熱室で
基板１０１を予備加熱し、基板１０１や下地層１０２に吸着した水素、水分などの不純物
を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプ
が好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、
下地層１０２の成膜前に、基板１０１にも同様に行ってもよい。
【００６９】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むこと
が好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトラ
ンジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガ
リウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有
することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好
ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００７０】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００７１】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。
【００７２】
酸化物半導体層は、好ましくはＩｎを含有する酸化物半導体、さらに好ましくは、Ｉｎ、
及びＧａを含有する酸化物半導体である。
【００７３】
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ
）、亜鉛（Ｚｎ）を有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない
。また、ＩｎとＧａとＺｎ以外の金属元素を含んでもよい。
【００７４】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を
用いることができる。ここで、Ｍは、Ｓｎ、Ｚｎ、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ば
れた一または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（Ｚｎ
Ｏ）ｎ（ｎ＞０）で表記される材料を用いてもよい。
【００７５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１
／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の
原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００７６】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
【００７７】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
【００７８】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である
。
【００７９】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。
【００８０】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
【００８１】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ま
しくは０．１ｎｍ以下の表面上に形成するとよい。なお、Ｒａは原子間力顕微鏡（ＡＦＭ
：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００８２】
結晶性を有する酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が好ましい。Ｃ
ＡＡＣ−ＯＳは、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳは、非
晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体である。なお、当該結晶部
は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電
子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐ
ｅ）による観察像では、ＣＡＡＣ−ＯＳに含まれる非晶質部と結晶部との境界は明確では
ない。また、ＴＥＭによってＣＡＡＣ−ＯＳには粒界（グレインバウンダリーともいう。
）は確認できない。そのため、ＣＡＡＣ−ＯＳは、粒界に起因する電子移動度の低下が抑
制される。
【００８３】
ＣＡＡＣ−ＯＳに含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルま
たは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状
または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属
原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸および
ｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°
以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以
上５°以下の範囲も含まれることとする。
【００８４】
なお、ＣＡＡＣ−ＯＳにおいて、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ
−ＯＳの形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面
の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ
−ＯＳへ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化す
ることもある。
【００８５】
ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳの被形成面の法線ベクトルま
たは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳの形状（被形成面の断
面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結
晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳが形成されたときの被形成面の法線ベクトルまたは
表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後
に加熱処理などの結晶化処理を行うことにより形成される。
【００８６】
ＣＡＡＣ−ＯＳは、その組成などに応じて、導体であったり、半導体であったり、絶縁体
であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明で
あったりする。なお、ＣＡＡＣ−ＯＳの一部は窒素で置換されてもよい。
【００８７】
ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を
低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００８８】
ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について図１５乃至図１７を用いて詳細に説明
する。なお、特に断りがない限り、図１５乃至図１７は上方向をｃ軸方向とし、ｃ軸方向
と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした
場合の上半分、下半分をいう。また、図１５において、丸で囲まれたＯは４配位のＯを示
し、二重丸で囲まれたＯは３配位のＯを示す。
【００８９】
図１５（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４
配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図１５（Ａ）の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図１５（Ａ）の上半分および下半分にはそれぞれ
３個ずつ４配位のＯがある。図１５（Ａ）に示す小グループは電荷が０である。
【００９０】
図１５（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３
配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、
いずれもａｂ面に存在する。図１５（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４
配位のＯがある。また、Ｉｎも５配位をとるため、図１５（Ｂ）に示す構造をとりうる。
図１５（Ｂ）に示す小グループは電荷が０である。
【００９１】
図１５（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構
造を示す。図１５（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位
のＯがある。または、図１５（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の
４配位のＯがあってもよい。図１５（Ｃ）に示す小グループは電荷が０である。
【００９２】
図１５（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構
造を示す。図１５（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位
のＯがある。図１５（Ｄ）に示す小グループは電荷が＋１となる。
【００９３】
図１５（Ｅ）に、２個のＺｎを含む小グループを示す。図１５（Ｅ）の上半分には１個の
４配位のＯがあり、下半分には１個の４配位のＯがある。図１５（Ｅ）に示す小グループ
は電荷が−１となる。
【００９４】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を
大グループ（ユニットセルともいう。）と呼ぶ。
【００９５】
ここで、これらの小グループ同士が結合する規則について説明する。図１５（Ａ）に示す
６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の
３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１５（Ｂ）に示す５配位のＧ
ａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向
に１個の近接Ｇａを有する。図１５（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下
方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを
有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金
属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にあ
る近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上
方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位の
Ｏの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を
有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（Ｉｎ
またはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため
、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結
合することになる。
【００９６】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して
中グループを構成する。
【００９７】
図１６（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を
示す。図１６（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１６
（Ｃ）は、図１６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【００９８】
図１６（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し
、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠
の３として示している。同様に、図１６（Ａ）において、Ｉｎの上半分および下半分には
それぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１６
（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあ
るＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎ
とを示している。
【００９９】
図１６（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループは、上
から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ
上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがある
Ｚｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半
分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ
２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して
４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中
グループが複数結合して大グループを構成する。
【０１００】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６
６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４
配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従っ
て、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成する
ためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１
５（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む
小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消され
るため、層構造の合計の電荷を０とすることができる。
【０１０１】
具体的には、図１６（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ
系酸化物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓ
ｎ−Ｚｎ系酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数
。）とする組成式で表すことができる。
【０１０２】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三
元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−
Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａ
ｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃ
ｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ
−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−
Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚ
ｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ
系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ
−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉ
ｎ−Ｇａ系酸化物、などを用いた場合も同様である。
【０１０３】
例えば、図１７（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループのモ
デル図を示す。
【０１０４】
図１７（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、上
から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半
分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１
個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを
介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である
。この中グループが複数結合して大グループを構成する。
【０１０５】
図１７（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１７（Ｃ）は
、図１７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１０６】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それ
ぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは
、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に０となる。
【０１０７】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、図１７（Ａ）に示し
た中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた
大グループも取りうる。
【０１０８】
具体的には、図１７（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ
系酸化物の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ系酸化物の層構造
は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０１０９】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図１８（Ａ）に示す結晶構造を取りうる
。なお、図１８（Ａ）に示す結晶構造において、図１５（Ｂ）で説明したように、Ｇａ及
びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１１０】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図１８（Ｂ）に示す結晶構造を
取りうる。なお、図１８（Ｂ）に示す結晶構造において、図１５（Ｂ）で説明したように
、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１１１】
本実施の形態では、まず、下地層１０２上に、スパッタリング法により１ｎｍ以上１０ｎ
ｍ以下の第１の酸化物半導体を形成する。第１の酸化物半導体を形成する時の基板温度は
２００℃以上４００℃以下とする。
【０１１２】
ここで、酸化物半導体を形成するスパッタリング装置について、以下に詳細を説明する。
【０１１３】
酸化物半導体を形成する成膜室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下と
することが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の
混入を低減することができる。
【０１１４】
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。
外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入すること
である。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの
放出ガスに起因する。リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とするためには
、外部リーク及び内部リークの両面から対策をとる必要がある。
【０１１５】
外部リークを減らすには、成膜室の開閉部分はメタルガスケットでシールするとよい。メ
タルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された
金属材料を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リ
ークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によっ
て被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガス
が抑制され、内部リークも低減することができる。
【０１１６】
成膜室の内壁を構成する部材として、水素を含む放出ガスの少ないアルミニウム、クロム
、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の材料を鉄、
クロム及びニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロム及びニッケ
ルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、表面
積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低
減できる。あるいは、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロム
などの不動態で被覆してもよい。
【０１１７】
さらに、スパッタガスを成膜室に導入する直前に、スパッタガスの精製機を設けることが
好ましい。このとき、精製機から成膜室までの配管の長さを５ｍ以下、好ましくは１ｍ以
下とする。配管の長さを５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影
響を長さに応じて低減できる。
【０１１８】
成膜室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分
子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。また
、成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポン
プ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。ターボ分子
ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、
水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオンポンプを組
み合わせることが有効となる。また、ターボ分子ポンプにコールドトラップを加えたもの
であってもよい。クライオポンプ等の吸着型の真空ポンプを用いて排気した成膜室は、例
えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含
む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純
物の濃度を低減できる。
【０１１９】
成膜室の内側に存在する吸着物は、内壁に吸着しているために成膜室の圧力に影響しない
が、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に
相関はないが、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱
離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、成膜室を
ベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくする
ことができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性
ガスを添加しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離
速度をさらに大きくすることができる。
【０１２０】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、Ａ
Ｃ電源装置、ＤＣ電源装置等を適宜用いることができる。
【０１２１】
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ系酸化物材料をスパッタリング法で形成するための
Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットは、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１
：１：１［ｍｏｌ数比］の組成比を有するターゲットを用いることができる。また、Ｉｎ
２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、
またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するタ
ーゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有す
るターゲットを用いることもできる。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、
４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−
Ｇａ−Ｚｎ系酸化物ターゲットを用いることができる。前述の原子数比を有するＩｎ−Ｇ
ａ−Ｚｎ系酸化物ターゲットを用いて酸化物半導体を形成することで、多結晶またはＣＡ
ＡＣ−ＯＳが形成されやすくなる。
【０１２２】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ系酸化物をスパッタリング法で形成する場合
、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、ま
たは２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ系酸化物ターゲットを用いる。前述の
原子数比を有するＩｎ−Ｓｎ−Ｚｎ系酸化物ターゲットを用いて酸化物半導体を形成する
ことで、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。
【０１２３】
また、酸化物半導体を形成するための金属酸化物ターゲットの相対密度は９０％以上１０
０％以下、好ましくは９５％以上９９．９％以下である。相対密度の高い金属酸化物ター
ゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。
【０１２４】
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガ
ス及び酸素の混合ガスを適宜用いる。また、スパッタリングガスには、水素、水、水酸基
または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。例えば、
スパッタガスとしてアルゴンを用いる場合は、純度９Ｎ、露点−１２１℃、含有Ｈ２Ｏ量
０．１ｐｐｂ以下、含有Ｈ２量０．５ｐｐｂ以下が好ましく、酸素を用いる場合は、純度
８Ｎ、露点−１１２℃、含有Ｈ２Ｏ量１ｐｐｂ以下、含有Ｈ２量１ｐｐｂ以下が好ましい
。
【０１２５】
また、成膜時の基板温度は１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃
以下である。１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下に基板を
加熱しながら成膜をすることによって、膜中への水分（水素を含む）などの混入を防ぐこ
とができる。
【０１２６】
基板を加熱しながら成膜することにより、成膜した酸化物半導体に含まれる水素、水分、
水素化物、または水酸化物などの不純物濃度を低減することができる。また、スパッタリ
ングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が
除去されたスパッタガスを添加し、上記ターゲットを用いて、１ｎｍ以上１０ｎｍ以下、
好ましくは２ｎｍ以上５ｎｍ以下の厚さで第１の酸化物半導体を成膜する。
【０１２７】
本実施の形態では、酸化物半導体用ターゲットとして、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体
用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて
、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直
流（ＤＣ）電源電力０．５ｋＷ、スパッタガスとして酸素のみ、アルゴンのみ、又はアル
ゴン及び酸素を用いて膜厚５ｎｍの第１の酸化物半導体を成膜する。
【０１２８】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理
を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理に
よって、第１の酸化物半導体が結晶化され、第１の結晶性酸化物半導体となる。
【０１２９】
第１の加熱処理の温度にもよるが、第１の加熱処理によって、膜表面から結晶化が起こり
、膜の表面から内部に向かって結晶成長し、Ｃ軸配向した結晶が得られる。第１の加熱処
理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からな
るグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向
に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から
底部と結晶成長が進行する。
【０１３０】
第１の加熱処理によって、下地層１０２中の酸素を第１の結晶性酸化物半導体との界面ま
たはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、第１の結晶性酸化物半導
体の酸素欠損を低減する。従って、下地層１０２は、下地層１０２中（バルク中）、また
、第１の結晶性酸化物半導体と下地層１０２の界面、のいずれかに少なくとも化学量論比
を超える量の酸素が存在することが好ましい。
【０１３１】
次いで、第１の結晶性酸化物半導体上に１０ｎｍよりも厚い第２の酸化物半導体を形成す
る。第２の酸化物半導体の形成は、スパッタリング法を用い、その成膜時における基板温
度は２００℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃
以下とすることにより、第１の結晶性酸化物半導体の表面上に接して成膜する酸化物半導
体にプリカーサの整列が起き、所謂、秩序性を持たせることができる。
【０１３２】
本実施の形態では、酸化物半導体用ターゲットとして、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体
用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて
、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直
流（ＤＣ）電源電力０．５ｋＷ、スパッタガスとして酸素のみ、アルゴンのみ、又はアル
ゴン及び酸素を用いて膜厚２５ｎｍの第２の酸化物半導体を成膜する。
【０１３３】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第２の加熱処理
を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理に
よって、第２の結晶性酸化物半導体を形成する。第２の加熱処理は、窒素雰囲気下、酸素
雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第２の結晶性酸化物半導
体の高密度化及び欠陥数の減少を図る。第２の加熱処理によって、第１の結晶性酸化物半
導体を核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物半
導体が形成される。このとき、第１の結晶性酸化物半導体と第２結晶性酸化物半導体が同
一の元素から構成されることをホモ成長という。または、第１の結晶性酸化物半導体と第
２の結晶性酸化物半導体とが、少なくとも一種以上異なる元素から構成されることをヘテ
ロ成長という。
【０１３４】
このように、酸化物半導体の形成工程において、成膜室の圧力、成膜室のリークレートな
どにおいて、不純物の混入を極力抑えることによって、酸化物半導体への水素及び水分な
どの不純物の混入を低減することができる。酸化物半導体に含まれる水素は、金属原子と
結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱離した
部分）には欠陥が形成されてしまう。
【０１３５】
このため、酸化物半導体の形成工程において、不純物を極めて減らすことにより、酸化物
半導体の欠陥を低減することが可能である。これらのことから、不純物をできるだけ除去
し、高純度化させたＣＡＡＣ−ＯＳからなる酸化物半導体をチャネル領域に用いることに
より、トランジスタに対する光照射やＢＴ試験前後でのしきい値電圧の変化量が少ないた
め、安定した電気的特性を有することができる。
【０１３６】
また、第２の加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加
熱処理を行うと好ましい。酸化性雰囲気での加熱処理により、酸化物半導体中の酸素欠陥
を低減することができる。
【０１３７】
なお、酸化物半導体に用いることが可能な金属酸化物は、バンドギャップが２ｅＶ以上、
好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、バンドギャ
ップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる
。
【０１３８】
また、下地層１０２の形成から第２の加熱処理までの工程を、大気に触れることなく連続
的に行うことが好ましい。下地層１０２の形成から第２の加熱処理までの工程は、水素及
び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下
に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点
−５０℃以下の乾燥窒素雰囲気とする。
【０１３９】
次いで、第１の結晶性酸化物半導体と第２の結晶性酸化物半導体からなる酸化物半導体の
積層を加工して、島状の酸化物半導体層１０３を形成する（図３（Ａ）参照）。
【０１４０】
酸化物半導体の加工は、所望の形状のマスクを酸化物半導体上に形成した後、当該酸化物
半導体をエッチングすることによって行うことができる。上述のマスクは、フォトリソグ
ラフィなどの方法を用いて形成することができる。または、インクジェット法や印刷法な
どの方法を用いてマスクを形成しても良い。
【０１４１】
なお、酸化物半導体のエッチングは、ドライエッチング法でもウェットエッチング法でも
よい。もちろん、これらを組み合わせて用いてもよい。
【０１４２】
また、上記作製方法により、得られる第１の結晶性酸化物半導体及び第２の結晶性酸化物
半導体は、Ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶性酸
化物半導体及び第２の結晶性酸化物半導体は、単結晶構造ではなく、非晶質構造でもない
構造であり、Ｃ軸配向を有した結晶性酸化物半導体（ＣＡＡＣ−ＯＳ）である。
【０１４３】
また、第１の結晶性酸化物半導体上に第２の結晶性酸化物半導体を形成する２層構造に限
定されず、第２の結晶性酸化物半導体の形成後に第３の結晶性酸化物半導体を形成するた
めの成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としてもよい。
【０１４４】
酸化物半導体層１０３のように、第１の結晶性酸化物半導体と第２の結晶性酸化物半導体
の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高い
トランジスタを実現できる。
【０１４５】
次に、酸化物半導体層１０３上にゲート絶縁層１０４を形成する。ゲート絶縁層１０４は
、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム
、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化タンタル、
または酸化ランタン、から選ばれた材料を、単層でまたは積層して形成することができる
。
【０１４６】
また、ゲート絶縁層１０４として、ハフニウムシリケート（ＨｆＳｉＯｘ（ｘ＞０））、
窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０
））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０
、ｚ＞０））、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いること
で、実質的な（例えば、酸化シリコン換算の）ゲート絶縁膜の厚さを変えないまま、物理
的なゲート絶縁膜を厚くすることにより、ゲートリークを低減できる。さらには、ｈｉｇ
ｈ−ｋ材料と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸
化アルミニウム、酸化窒化アルミニウム、及び酸化ガリウムのいずれか一以上との積層構
造とすることができる。ゲート絶縁層１０４の厚さは、１ｎｍ以上３００ｎｍ以下、より
好ましくは５ｎｍ以上５０ｎｍ以下とするとよい。
【０１４７】
ゲート絶縁層１０４は、スパッタリング法、ＣＶＤ法等により形成する。ゲート絶縁層１
０４の形成は、スパッタリング法やプラズマＣＶＤ法などの他、μ波（例えば周波数２．
４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法などの成膜方法を適用することができる。
また、ゲート絶縁層１０４は単層に限らず異なる層の積層でも良い。なお、ゲート絶縁層
１０４は、酸化物半導体層１０３と接する部分が酸素を含む絶縁層であることが好ましく
、特に好ましくは加熱により酸素を放出する酸化物絶縁層である。例えば、ゲート絶縁層
１０４に酸化シリコンを用いることで、酸化物半導体層１０３に酸素を拡散させて、酸化
物半導体層１０３中の酸素欠損を低減することができ、トランジスタの特性を良好にする
ことができる。
【０１４８】
本実施の形態に示す構造では、基板上に凹凸を生じさせる構造物が酸化物半導体層１０３
のみであり、ゲート絶縁層１０４を起因とするリーク電流を低減し、かつゲート絶縁層１
０４の耐圧を高めることができる。そのため、ゲート絶縁層１０４を５ｎｍ近くまで薄膜
化して用いてもトランジスタを動作させることができる。なお、ゲート絶縁層１０４を薄
膜化することで、短チャネル効果を低減し、かつトランジスタの動作速度を高める効果を
奏する。
【０１４９】
なお、ゲート絶縁層１０４を形成する前に、酸化物半導体層１０３の表面を、酸素、オゾ
ン、一酸化二窒素等の酸化性ガスのプラズマに曝し、酸化物半導体層１０３の表面を酸化
して酸素欠損を低減してもよい。本実施の形態では、ゲート絶縁層１０４として、酸化物
半導体層１０３上に酸化シリコンを１００ｎｍの厚さで形成する。
【０１５０】
次に、ゲート絶縁層１０４上に、スパッタリング法、真空蒸着法、またはメッキ法を用い
て導電層を形成し、該導電層上にマスクを形成し、該導電層を選択的にエッチングしてゲ
ート電極１０５を形成する。導電層上に形成するマスクは印刷法、インクジェット法、フ
ォトリソグラフィ法を適宜用いることができる。ゲート電極１０５は、ゲート絶縁層１０
４に接するゲート電極１０５ａと、ゲート電極１０５ａ上に積層されたゲート電極１０５
ｂにより形成される。
【０１５１】
ゲート電極１０５ａを形成する材料としては、窒素を含むインジウムガリウム亜鉛酸化物
（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）や、窒素を含むインジウム錫酸化物（Ｉｎ−Ｓｎ−Ｏ）や、窒
素を含むインジウムガリウム酸化物（Ｉｎ−Ｇａ−Ｏ）や、窒素を含むインジウム亜鉛酸
化物（Ｉｎ−Ｚｎ−Ｏ）や、窒素を含む酸化錫（Ｓｎ−Ｏ）や、窒素を含むインジウム酸
化物（Ｉｎ−Ｏ）や、金属窒化物（ＩｎＮ、ＺｎＮなど）を用いることが好ましい。
【０１５２】
これらの材料は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、ゲート電極１０５
ａをゲート電極１０５ｂとゲート絶縁層１０４の間に設け、また、ゲート電極１０５ａを
ゲート絶縁層１０４を介して酸化物半導体層１０３と重畳させることで、トランジスタの
電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング
素子を実現できる。例えば、ゲート電極１０５ａに窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏを用
いる場合、少なくとも酸化物半導体層１０３より高い窒素濃度、具体的には窒素濃度が７
原子％以上のＩｎ−Ｇａ−Ｚｎ−Ｏを用いる。
【０１５３】
ゲート電極１０５ｂを形成する材料としては、アルミニウム（Ａｌ）、クロム（Ｃｒ）、
銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（
Ｗ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた金属元素、上述した金属元
素を成分とする合金、上述した金属元素を組み合わせた合金、上述した金属元素の窒化物
などを用いて形成することができる。また、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、
ジルコニウム（Ｚｒ）、ベリリウム（Ｂｅ）のいずれか一または複数から選択された金属
元素を用いてもよい。
【０１５４】
また、ゲート電極１０５ｂは、単層構造でも、二層以上の積層構造としてもよい。例えば
、シリコンを含むアルミニウムを用いた単層構造、アルミニウム上にチタンを積層する二
層構造、窒化チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを積層
する二層構造、窒化タンタル上にタングステンを積層する二層構造、Ｃｕ−Ｍｇ−Ａｌ合
金上にＣｕを積層する二層構造、チタンと、そのチタン上にアルミニウムを積層し、さら
にその上にチタンを形成する三層構造などがある。
【０１５５】
また、ゲート電極１０５ｂは、インジウム錫酸化物、酸化タングステンを含むインジウム
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加
したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また
、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０１５６】
本実施の形態では、ゲート電極１０５ａとして、窒素を含むインジウムガリウム亜鉛酸化
物を用いる。また、ゲート電極１０５ｂとして、窒化チタン上にタングステンを積層する
二層構造を用いる（図３（Ｂ）参照）。なお、形成されたゲート電極１０５の端部をテー
パー形状とすると、後に形成される層の被覆性が向上するため好ましい。
【０１５７】
次に、自己整合プロセスによりソース領域１０３ａ及びドレイン領域１０３ｂを形成する
。具体的には、ゲート電極１０５をマスクとして、イオンドーピング法またはイオンイン
プランテーション法によりドーパント１０６を酸化物半導体層１０３へ添加する。酸化物
半導体層１０３に添加するドーパント１０６としては、希ガスまたは水素（Ｈ）のうち、
一種類または複数種類の元素を用いることができる。
【０１５８】
水素は、酸化物半導体中で電子供与体（ドナー）となり、酸化物半導体をｎ型化させる。
また、希ガス元素は酸化物半導体中に欠陥を作り、酸化物半導体をｎ型化させる。なお、
水素は拡散しやすく、チャネル形成領域に水素が拡散すると、トランジスタ特性が劣化す
る恐れがある。このため、ドーパント１０６として希ガス元素を用いる方が、半導体装置
の信頼性が良く好ましい。
【０１５９】
また、酸化物半導体層１０３のゲート電極１０５と重畳する領域は、ゲート電極１０５が
マスクとなりドーパント１０６が添加されず、チャネル形成領域１０３ｃとなる。
【０１６０】
ドーパント１０６が添加されたソース領域１０３ａ及びドレイン領域１０３ｂは、ｎ型の
酸化物半導体となり、チャネル形成領域１０３ｃよりも抵抗率が低下する。このため、ソ
ース領域１０３ａ及びドレイン領域１０３ｂの抵抗値が小さくなり、トランジスタ１００
を高速動作させることが可能となる。加えて、ソース領域１０３ａ及びドレイン領域１０
３ｂと、ゲート電極１０５との重なりがほとんど生じず、寄生容量を低減することができ
るため、トランジスタ１００をさらに高速動作させることが可能となる。
【０１６１】
また、ゲート電極１０５をマスクとして、ソース領域及びドレイン領域となる酸化物半導
体層１０３上のゲート絶縁層１０４を除去して酸化物半導体層１０３を露出させ、露出し
た酸化物半導体層１０３へドーパント１０６を添加し、ソース領域１０３ａ及びドレイン
領域１０３ｂを形成してもよい。酸化物半導体層１０３上のゲート絶縁層１０４の除去は
、酸化物半導体層１０３がエッチングされにくい条件で行う。
【０１６２】
露出した酸化物半導体層１０３へのドーパント１０６の添加は、イオンドーピング法また
はイオンインプランテーション法で行うことができる。なお、ドーパント１０６の添加は
、添加する元素を含むガス雰囲気にてプラズマを発生させ、酸化物半導体層１０３の露出
した部分に対してプラズマ処理を行うことによって行うこともできる。しかしながら、プ
ラズマ処理による添加は、酸化物半導体がエッチングされ、薄層化されてしまう恐れがあ
る。このため、酸化物半導体層１０３へのドーパント１０６の添加は、イオンドーピング
法またはイオンインプランテーション法で行うことが好ましい。
【０１６３】
なお、酸化物半導体層１０３へのドーパント１０６の添加をイオンドーピング法またはイ
オンインプランテーション法により行う場合は、酸化物半導体層１０３を露出させず、ゲ
ート絶縁層１０４を残したまま行うことが好ましい。ドーパント１０６をゲート絶縁層１
０４を通過して酸化物半導体層１０３へ添加することで、ドーパント１０６の添加におけ
る酸化物半導体層１０３への過剰なダメージを軽減することができる。また、酸化物半導
体層１０３とゲート絶縁層１０４の界面も清浄に保たれるので、トランジスタの特性や信
頼性が高まる。また、ドーパント１０６の添加深さ（添加領域）が制御し易くなり、酸化
物半導体層１０３へドーパント１０６を精度よく添加することができる。
【０１６４】
本実施の形態では、ドーパント１０６としてキセノン（Ｘｅ）を用い、キセノンをイオン
インプランテーション法により、ゲート絶縁層１０４を通過させて酸化物半導体層１０３
へ添加する。また、キセノンの添加により形成されるソース領域１０３ａ及びドレイン領
域１０３ｂ中のキセノン濃度が、５×１０１９ａｔｏｍｓ／ｃｍ３以上、１×１０２２ａ
ｔｏｍｓ／ｃｍ３以下となるようにする（図３（Ｃ）参照）。
【０１６５】
ドーパント１０６の添加後、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下で、
３００℃以上６００℃以下の温度で熱処理を行ってもよい。本実施の形態では、加熱処理
装置の一つである電気炉を用いて、窒素雰囲気下で４５０℃１時間の熱処理を行う。
【０１６６】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ
Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスに
は、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しな
い不活性ガスが用いられる。
【０１６７】
例えば、熱処理として、高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加
熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよ
い。
【０１６８】
上記熱処理を行う場合は、ドーパント１０６添加後であれば、いつ行ってもよい。
【０１６９】
また、イオンドーピング法またはイオンインプランテーション法等によりドーパント１０
６を添加する際に、基板を加熱しながら行ってもよい。
【０１７０】
次に、酸化物半導体層１０３及びゲート電極１０５を覆って、スパッタリング法、ＣＶＤ
法等により、絶縁層１０７及び絶縁層１０８を形成する。絶縁層１０７及び絶縁層１０８
は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウ
ム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコンから選ばれ
た材料を用いて形成することができる。また、絶縁層１０７及び絶縁層１０８は、それぞ
れを単層または積層して用いることができる。
【０１７１】
このとき、少なくとも絶縁層１０７は、加熱により酸素を放出しにくい材料を用いること
が好ましい。これは、ソース領域１０３ａ及びドレイン領域１０３ｂの導電率を低下させ
ないためである。具体的には、ＣＶＤ法により、シランガスを主材料とし、酸化窒素ガス
、窒素ガス、水素ガス及び希ガスから適切な原料ガスを混合して成膜すればよい。また、
基板温度を３００℃以上５５０℃以下とすればよい。ＣＶＤ法を用いることで、加熱によ
り酸素を放出しにくい材料とすることができる。また、シランガスを主材料とすることで
絶縁層中に水素が残留し、該水素が拡散することでソース領域１０３ａ及びドレイン領域
１０３ｂの導電率をさらに高めることができる。絶縁層１０７中の水素濃度は、０．１原
子％以上２５原子％以下とすればよい。
【０１７２】
絶縁層１０７及び絶縁層１０８の膜厚は、５０ｎｍ以上、好ましくは２００ｎｍ以上５０
０ｎｍ以下とする。本実施の形態では、絶縁層１０７として、膜厚３００ｎｍの酸化シリ
コンを形成し、絶縁層１０８として、膜厚１００ｎｍの酸化アルミニウムを形成する。
【０１７３】
絶縁層１０８は、外部からの不純物等の侵入を防ぐため、窒化シリコンまたは酸化アルミ
ニウムを用いて形成することが好ましい。本実施の形態では、絶縁層１０８として、膜厚
１００ｎｍの酸化アルミニウムを形成する（図３（Ｄ）参照）。また、絶縁層１０７と絶
縁層１０８は、どちらか一方または両方を省略してもよい。
【０１７４】
絶縁層１０８の形成後、必要であれば、熱処理（温度範囲１５０℃以上６５０℃以下、好
ましくは２００℃以上５００℃以下）を行ってもよい。
【０１７５】
次に、絶縁層１０８上にマスクを形成し、該マスクを用いて、ゲート絶縁層１０４、絶縁
層１０７、絶縁層１０８の一部を選択的にエッチングして、ソース領域１０３ａ及びドレ
イン領域１０３ｂの一部を露出させ、コンタクトホール１０９を形成する（図４（Ａ）参
照）。
【０１７６】
次に、絶縁層１０８上に導電層を形成し、該導電層上にマスクを形成し、該導電層を選択
的にエッチングしてソース電極１１０ａ及びドレイン電極１１０ｂを形成する（図４（Ｂ
）参照）。ソース電極１１０ａ及びドレイン電極１１０ｂを形成するための導電層は、ゲ
ート電極１０５ｂと同様の材料を適用することができる。
【０１７７】
本実施の形態では、ソース電極１１０ａ及びドレイン電極１１０ｂを形成するための導電
層として、Ｃｕ−Ｍｇ−Ａｌ合金上にＣｕを積層した導電層を用いる。絶縁層１０８と接
してＣｕ−Ｍｇ−Ａｌ合金材料を設けることで、導電層の密着性を向上させることができ
る。
【０１７８】
なお、トランジスタ１００のチャネル長は、図１（Ｂ）において、ソース領域１０３ａと
ドレイン領域１０３ｂに挟まれた、チャネル形成領域１０３ｃの長さに相当する。また、
トランジスタ１００のチャネル長は、ゲート電極１０５の幅とほぼ等しくなる。
【０１７９】
以上の工程により、トランジスタを微細化し、チャネル長を縮小した際にも電気特性が良
好で、かつ信頼性の高い酸化物半導体を用いたトランジスタ１００を作製することができ
る。
【０１８０】
トランジスタ１４０は、酸化物半導体層１０３中に低濃度領域１０３ｄ及び低濃度領域１
０３ｅを有している。トランジスタ１４０は、トランジスタ１００の作製工程にサイドウ
ォール１１１の作製工程を追加し、酸化物半導体層１０３へのドーパント１０６の添加を
２回に分けて行うことで作製することができる。
【０１８１】
低濃度領域１０３ｄ及び低濃度領域１０３ｅは、ゲート電極１０５をマスクとして用いる
自己整合プロセスにより形成することができる。具体的には、ゲート電極１０５形成後、
ゲート電極１０５をマスクとして、トランジスタ１００と同様の方法によりドーパント１
０６を酸化物半導体層１０３へ添加する（第１のドープ工程ともいう）。第１のドープ工
程で酸化物半導体層１０３へ添加するドーパント１０６としては、トランジスタ１００で
用いるドーパント１０６と同様の元素を用いることができる。第１のドープ工程では、酸
化物半導体層１０３中のドーパント１０６の濃度が５×１０１８ａｔｏｍｓ／ｃｍ３以上
、５×１０１９ａｔｏｍｓ／ｃｍ３未満となるように添加する。
【０１８２】
次に、ゲート電極１０５の側面にサイドウォール１１１を形成する。サイドウォール１１
１は、既知の方法により作製することができる。
【０１８３】
次に、ゲート電極１０５及びサイドウォール１１１をマスクとして、ドーパント１０６を
酸化物半導体層１０３へ添加する（第２のドープ工程ともいう）。第２のドープ工程で酸
化物半導体層１０３へ添加するドーパント１０６としては、トランジスタ１００で用いる
ドーパント１０６と同様の元素を用いることができる。第２のドープ工程では、酸化物半
導体層１０３中のドーパント１０６の濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以上、１×
１０２２ａｔｏｍｓ／ｃｍ３以下となるようにする。
【０１８４】
このようにして、トランジスタ１４０にソース領域１０３ａ、ドレイン領域１０３ｂ、低
濃度領域１０３ｄ、及び低濃度領域１０３ｅを形成することができる。低濃度領域１０３
ｄ、及び低濃度領域１０３ｅは、ソース領域１０３ａ、及びドレイン領域１０３ｂよりも
ドーパント濃度が低く、抵抗率が高い。
【０１８５】
低濃度領域１０３ｄ及び低濃度領域１０３ｅを設けることにより、トランジスタ特性の劣
化や、短チャネル効果によるしきい値電圧のマイナスシフトを軽減することができ、より
信頼性の高いトランジスタを作製することができる。
【０１８６】
なお、トランジスタ１４０のチャネル長は、図２（Ｂ）において、低濃度領域１０３ｄと
低濃度領域１０３ｅに挟まれた、チャネル形成領域１０３ｃの長さに相当する。また、ト
ランジスタ１４０のチャネル長は、ゲート電極１０５の幅とほぼ等しくなる。
【０１８７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１８８】
（実施の形態２）
本実施の形態では、実施の形態１で開示したトランジスタとは異なる構成を有するトラン
ジスタの例について説明する。
【０１８９】
図５（Ａ）は、トランジスタ１５０の構成を説明する上面図であり、図５（Ｂ）は、図５
（Ａ）にＣ１−Ｃ２の鎖線で示した部位の積層構造を説明する断面図である。なお、図５
（Ａ）において、基板及び絶縁層の記載は省略している。
【０１９０】
図５（Ｂ）に示すトランジスタ１５０は、実施の形態１で開示したトランジスタ１００と
比較して、ソース電極１１０ａ及びドレイン電極１１０ｂの積層位置が異なっている。ト
ランジスタ１５０は、下地層１０２上にソース電極１１０ａ及びドレイン電極１１０ｂが
形成され、下地層１０２、ソース電極１１０ａ及びドレイン電極１１０ｂ上に酸化物半導
体層１０３が形成されている。
【０１９１】
トランジスタ１５０では、ソース電極１１０ａ及びドレイン電極１１０ｂが、コンタクト
ホール１０９を介さず酸化物半導体層１０３のソース領域１０３ａ及びドレイン領域１０
３ｂと接続する構成であるため、接続面積を増やしやすく、接触抵抗の低減が容易である
。
【０１９２】
なお、トランジスタ１５０のチャネル長は、図５（Ｂ）において、ソース領域１０３ａと
ドレイン領域１０３ｂに挟まれた、チャネル形成領域１０３ｃの長さに相当する。また、
トランジスタ１５０のチャネル長は、ゲート電極１０５の幅とほぼ等しくなる。
【０１９３】
図６に示すトランジスタ１６０は、トランジスタ１５０の構成に加えて、ゲート電極１０
５の側面にサイドウォール１１１を有し、酸化物半導体層１０３のサイドウォール１１１
と重畳する領域に、低濃度領域１０３ｄ及び低濃度領域１０３ｅを有している。低濃度領
域１０３ｄはチャネル形成領域１０３ｃとソース領域１０３ａの間に形成され、低濃度領
域１０３ｅはチャネル形成領域１０３ｃとドレイン領域１０３ｂの間に形成されている。
図６（Ａ）は、トランジスタ１６０の構成を説明する上面図であり、図６（Ｂ）は、図６
（Ａ）にＤ１−Ｄ２の鎖線で示した部位の積層構造を説明する断面図である。
【０１９４】
酸化物半導体層１０３中に低濃度領域１０３ｄまたは低濃度領域１０３ｅを設けることで
、チャネル形成領域１０３ｃと、ソース領域１０３ａまたはドレイン領域１０３ｂの間に
生じる電界を緩和し、トランジスタ特性の劣化を軽減することができる。特に、チャネル
形成領域１０３ｃとドレイン領域１０３ｂに生じる電界の緩和は、トランジスタ特性の劣
化軽減に有効である。また、低濃度領域１０３ｄまたは低濃度領域１０３ｅを設けること
により、トランジスタの微細化に伴う短チャネル効果を抑制することができる。
【０１９５】
なお、トランジスタ１６０のチャネル長は、図６（Ｂ）において、低濃度領域１０３ｄと
低濃度領域１０３ｅに挟まれた、チャネル形成領域１０３ｃの長さに相当する。また、ト
ランジスタ１６０のチャネル長は、ゲート電極１０５の幅とほぼ等しくなる。
【０１９６】
図７（Ａ）に示すトランジスタ１７０は、ボトムゲート構造のトランジスタの一形態であ
る。
【０１９７】
図７（Ａ）は、トランジスタ１７０の断面構造を示している。トランジスタ１７０は、基
板１０１上にゲート電極１０５が形成され、ゲート電極１０５上にゲート絶縁層１０４が
形成されている。ゲート電極１０５は、ゲート電極１０５ｂ上にゲート電極１０５ａが積
層された構成を有している。基板１０１とゲート電極１０５の間に、実施の形態１で説明
した下地層を設けても良い。
【０１９８】
また、ゲート絶縁層１０４上に酸化物半導体層１０３が形成され、酸化物半導体層１０３
上にチャネル保護層１１２、ソース電極１１０ａ、及びドレイン電極１１０ｂが形成され
ている。酸化物半導体層１０３は、チャネル保護層１１２と重畳するチャネル形成領域１
０３ｃと、ソース電極１１０ａと電気的に接続するソース領域１０３ａと、ドレイン電極
１１０ｂと電気的に接続するドレイン領域１０３ｂを有している。
【０１９９】
チャネル保護層１１２は、ゲート絶縁層１０４と同様の材料及び方法を用いて形成するこ
とができる。チャネル保護層１１２の厚さは、１０ｎｍ以上５００ｎｍ以下、より好まし
くは１００ｎｍ以上３００ｎｍ以下とするとよい。
【０２００】
ソース領域１０３ａ及びドレイン領域１０３ｂは、チャネル保護層１１２をマスクとして
用い、トランジスタ１００と同様に形成することができる。
【０２０１】
また、チャネル保護層１１２、ソース電極１１０ａ、及びドレイン電極１１０ｂ上に、絶
縁層１０８が形成されている。絶縁層１０８は、複数の絶縁層の積層としてもよい。
【０２０２】
なお、トランジスタ１７０のチャネル長は、図７（Ａ）において、ソース領域１０３ａと
ドレイン領域１０３ｂに挟まれた、チャネル形成領域１０３ｃの長さに相当する。また、
トランジスタ１７０のチャネル長は、チャネル保護層１１２の幅とほぼ等しくなる。
【０２０３】
図７（Ｂ）は、トランジスタ１８０の断面構造を示している。トランジスタ１８０は、ト
ランジスタ１００にバックゲート電極１１５と絶縁層１１３を設けた構造を有している。
トランジスタ１８０は、下地層１０２上にバックゲート電極１１５が形成され、バックゲ
ート電極１１５上に絶縁層１１３が形成されている。また、トランジスタ１８０の酸化物
半導体層１０３は、絶縁層１１３を介して、バックゲート電極１１５と重畳して形成され
ている。
【０２０４】
バックゲート電極１１５は、ゲート電極１０５とバックゲート電極１１５で酸化物半導体
層１０３のチャネル形成領域１０３ｃを挟むように配置する。バックゲート電極１１５は
導電層で形成され、ゲート電極１０５と同様に機能させることができる。また、バックゲ
ート電極１１５の電位を変化させることで、トランジスタのしきい値電圧を変化させるこ
とができる。
【０２０５】
バックゲート電極１１５は、ゲート電極１０５ｂと同様の材料及び方法で形成することが
できる。また、バックゲート電極１１５と絶縁層１１３の間に、ゲート電極１０５ａと同
様の層を設けてもよい。
【０２０６】
絶縁層１１３は、ゲート絶縁層１０４と同様の材料及び方法で形成することができる。ま
た、下地層１０２を形成せず、絶縁層１１３で下地層１０２を兼ねる構成とすることもで
きる。
【０２０７】
なお、トランジスタ１８０のチャネル長は、図７（Ｂ）において、ソース領域１０３ａと
ドレイン領域１０３ｂに挟まれた、チャネル形成領域１０３ｃの長さに相当する。また、
トランジスタ１８０のチャネル長は、ゲート電極１０５の幅とほぼ等しくなる。
【０２０８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２０９】
（実施の形態３）
本実施の形態では、ＣＡＡＣ−ＯＳからなる酸化物半導体膜の形成方法について、実施の
形態１で開示した以外の方法について、以下に説明する。
【０２１０】
まず、下地層１０２上に、厚さ１ｎｍ以上５０ｎｍ以下の酸化物半導体膜を形成する。
【０２１１】
成膜時の基板温度は１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下で
ある。１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下に基板を加熱し
ながら成膜をすることによって、膜中への水分（水素を含む）などの混入を防ぐことがで
きる。また、結晶性を含む酸化物半導体膜であるＣＡＡＣ−ＯＳを形成することができる
。
【０２１２】
さらに、酸化物半導体形成後に、基板１０１に加熱処理を施して、酸化物半導体からより
水素を放出させると共に、下地層１０２に含まれる酸素の一部を、酸化物半導体と、下地
層１０２における酸化物半導体の界面近傍に拡散させることが好ましい。また、該加熱処
理を行うことによって、より結晶性の高いＣＡＡＣ−ＯＳを有する酸化物半導体を形成す
ることができる。
【０２１３】
該加熱処理の温度は、酸化物半導体から水素を放出させると共に、下地層１０２に含まれ
る酸素の一部を放出させ、さらには酸化物半導体に拡散させる温度が好ましく、代表的に
は、２００℃以上基板１０１の歪み点未満、好ましくは２５０℃以上４５０℃以下とする
。酸化物半導体に酸素を拡散させることにより、酸化物半導体中の酸素欠損を低減するこ
とができる。
【０２１４】
また該加熱処理は、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いる
ことができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理
を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体
を形成するための時間を短縮することができる。
【０２１５】
加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アル
ゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また
、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は３分〜２４時間とする。処理時
間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体を形成すること
ができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
【０２１６】
以上の方法で、ＣＡＡＣ−ＯＳからなる酸化物半導体を形成することができる。
【０２１７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２１８】
（実施の形態４）
本実施の形態では、実施の形態１及び実施の形態２に示した酸化物半導体を用いたトラン
ジスタの電気特性への影響について、バンド図を用いて説明する。
【０２１９】
図８は、図１に示すトランジスタ１００と同等の積層構造を有するトランジスタの断面図
である。図９は、図８に示すＸ１−Ｘ２断面におけるエネルギーバンド図（模式図）を示
す。さらに、図９（Ｂ）はソースとドレインの間の電圧を等電位（ＶＤ＝０Ｖ）とした場
合を示している。図８は、第１の酸化物半導体領域（ＯＳ１とする）及び一対の第２の酸
化物半導体領域（ＯＳ２とする）からなる酸化物半導体層と、ソース電極及びドレイン電
極（ｍｅｔａｌとする）により形成されるトランジスタである。
【０２２０】
図８におけるトランジスタのチャネル形成領域は、ＯＳ１により形成されており、ＯＳ１
は、膜中から水分（水素を含む）などの不純物をできるだけ除去、脱離させて高純度化し
、さらに膜中の酸素欠損を低減することにより真性（ｉ型）としたもの、又は限りなく真
性に近づけた酸化物半導体により形成されている。そうすることにより、フェルミ準位（
Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレベルにすることができる。
【０２２１】
また、図８におけるトランジスタのソース領域及びドレイン領域は、一対のＯＳ２により
形成されており、ＯＳ２は、上記ＯＳ１と同様に、膜中から水分（水素を含む）などの不
純物をできるだけ除去、脱離させて高純度化し、さらに膜中の酸素欠損を低減することに
より真性（ｉ型）としたもの、又は限りなく真性に近づけた酸化物半導体とし、その後、
水素もしくは希ガスのうち、少なくともいずれか一つから選択された元素を添加すること
によって、ドナーもしくは酸素欠損を生じさせて形成される。それにより、ＯＳ２は、Ｏ
Ｓ１と比べてキャリア密度が高くなり、フェルミ準位の位置が伝導帯の近くになる。
【０２２２】
図９（Ａ）は、真空準位（Ｅｖａｃとする）、第１の酸化物半導体領域（ＯＳ１とする）
、第２の酸化物半導体領域（ＯＳ２とする）、及びソース電極及びドレイン電極（ｍｅｔ
ａｌとする）のバンド構造の関係である。ここで、ＩＰはイオン化ポテンシャル、Ｅａは
電子親和力、Ｅｇはエネルギーギャップ、Ｗｆは仕事関数を示す。また、Ｅｃは伝導帯の
下端、Ｅｖは価電子帯の上端、Ｅｆはフェルミ準位を示す。なお、各符号の末尾に示す記
号は、１がＯＳ１を、２がＯＳ２を、ｍがｍｅｔａｌをそれぞれ示す。ここでｍｅｔａｌ
としてＷｆ＿ｍが４．１ｅＶ（チタンなど）を想定している。
【０２２３】
ＯＳ１はｉ型または実質的にｉ型化された酸化物半導体であり、極めてキャリア密度が低
いためＥｆ＿１はＥｃ及びＥｖの概ね中央にあるとする。また、ＯＳ２はキャリア密度の
高いｎ型の酸化物半導体であり、Ｅｃ＿２とＥｆ＿２が概ね一致する。ＯＳ１及びＯＳ２
に示す酸化物半導体は、エネルギーギャップ（Ｅｇ）が３．１５ｅＶ、電子親和力（Ｅａ
）は４．３ｅＶと言われている。
【０２２４】
図９（Ｂ）に示すように、チャネル形成領域であるＯＳ１と、ソース領域及びドレイン領
域であるＯＳ２が接触すると、フェルミ準位が一致するようにキャリアの移動が起こり、
ＯＳ１及びＯＳ２のバンド端が曲がる。さらに、ＯＳ２と、ソース電極及びドレイン電極
であるｍｅｔａｌが接触した場合も、フェルミ準位が一致するようにキャリアの移動が起
こり、ＯＳ２のバンド端が曲がる。
【０２２５】
このように、チャネル形成領域となるＯＳ１とソース電極及びドレイン電極となるｍｅｔ
ａｌとの間に、ｎ型の酸化物半導体であるＯＳ２が形成されることにより、酸化物半導体
と金属とのコンタクトをオーミックにすることができ、またコンタクト抵抗を低減させる
ことができる。その結果としてトランジスタのオン電流を増加させることができる。
【０２２６】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２２７】
（実施の形態５）
図１０（Ａ）に半導体装置を構成する記憶素子（以下、メモリセルとも記す）の回路図の
一例を示す。メモリセルは、酸化物半導体以外の材料をチャネル形成領域に用いたトラン
ジスタ１１６０と酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２によっ
て構成される。
【０２２８】
酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、実施の形態１に従っ
て作製することができる。
【０２２９】
図１０（Ａ）に示すように、トランジスタ１１６０のゲート電極と、トランジスタ１１６
２のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の
配線（１ｓｔ  Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ１１６０のソース電極とは
、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ：ビット線とも呼ぶ）とトランジス
タ１１６０のドレイン電極とは、電気的に接続されている。そして、第３の配線（３ｒｄ
Ｌｉｎｅ：第１信号線とも呼ぶ）とトランジスタ１１６２のソース電極またはドレイン
電極の他方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ：第２信号線とも呼
ぶ）と、トランジスタ１１６２のゲート電極とは、電気的に接続されている。
【０２３０】
酸化物半導体以外の材料、例えば単結晶シリコンをチャネル形成領域に用いたトランジス
タ１１６０は十分な高速動作が可能なため、トランジスタ１１６０を用いることにより、
記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体をチャネル
形成領域に用いたトランジスタ１１６２は、トランジスタ１１６０に比べてオフ電流が小
さいという特徴を有している。このため、トランジスタ１１６２をオフ状態とすることで
、トランジスタ１１６０のゲート電極の電位を極めて長時間にわたって保持することが可
能である。
【０２３１】
ゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、
保持、読み出しが可能である。
【０２３２】
はじめに、情報の書き込み及び保持について説明する。まず、第４の配線の電位を、トラ
ンジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態とする
。これにより、第３の配線の電位が、トランジスタ１１６０のゲート電極に与えられる（
書き込み）。その後、第４の配線の電位を、トランジスタ１１６２がオフ状態となる電位
として、トランジスタ１１６２をオフ状態とすることにより、トランジスタ１１６０のゲ
ート電極の電位が保持される（保持）。
【０２３３】
トランジスタ１１６２のオフ電流はトランジスタ１１６０に比べて小さいから、トランジ
スタ１１６０のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ
１１６０のゲート電極の電位がトランジスタ１１６０をオン状態とする電位であれば、ト
ランジスタ１１６０のオン状態が長時間にわたって保持されることになる。また、トラン
ジスタ１１６０のゲート電極の電位がトランジスタ１１６０をオフ状態とする電位であれ
ば、トランジスタ１１６０のオフ状態が長時間にわたって保持される。
【０２３４】
次に、情報の読み出しについて説明する。上述のように、トランジスタ１１６０のオン状
態またはオフ状態が保持された状態において、第１の配線に所定の電位（低電位）が与え
られると、トランジスタ１１６０のオン状態またはオフ状態に応じて、第２の配線の電位
は異なる値をとる。例えば、トランジスタ１１６０がオン状態の場合には、第１の配線の
電位に対して、第２の配線の電位が低下することになる。また、トランジスタ１１６０が
オフ状態の場合には、第２の配線の電位は変化しない。
【０２３５】
このように、情報が保持された状態において、第２の配線の電位と、所定の電位とを比較
することで、情報を読み出すことができる。
【０２３６】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込み及び保
持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１１６２がオン状態と
なる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配線の電
位（新たな情報に係る電位）が、トランジスタ１１６０のゲート電極に与えられる。その
後、第４の配線の電位を、トランジスタ１１６２がオフ状態となる電位として、トランジ
スタ１１６２をオフ状態とすることにより、新たな情報が保持された状態となる。
【０２３７】
このように、開示する発明に係るメモリセルは、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、メモリセルを有する半導体装置の高速動作が実現される。
【０２３８】
また、図１０（Ａ）を発展させたメモリセルの回路図の一例を図１０（Ｂ）に示す。
【０２３９】
図１０（Ｂ）に示すメモリセル１１００は、第１の配線ＳＬ（ソース線）と、第２の配線
ＢＬ（ビット線）と、第３の配線Ｓ１（第１信号線）と、第４の配線Ｓ２（第２信号線）
と、第５の配線ＷＬ（ワード線）と、トランジスタ１１６４（第１のトランジスタ）と、
トランジスタ１１６１（第２のトランジスタ）と、トランジスタ１１６３（第３のトラン
ジスタ）と、から構成されている。トランジスタ１１６４及びトランジスタ１１６３は、
酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１６１は酸化
物半導体をチャネル形成領域に用いている。
【０２４０】
ここで、トランジスタ１１６４のゲート電極と、トランジスタ１１６１のソース電極また
はドレイン電極の一方とは、電気的に接続されている。また、第１の配線ＳＬと、トラン
ジスタ１１６４のソース電極とは、電気的に接続され、トランジスタ１１６４のドレイン
電極と、トランジスタ１１６３のソース電極とは、電気的に接続されている。そして、第
２の配線ＢＬと、トランジスタ１１６３のドレイン電極とは、電気的に接続され、第３の
配線Ｓ１と、トランジスタ１１６１のソース電極またはドレイン電極の他方とは、電気的
に接続され、第４の配線Ｓ２と、トランジスタ１１６１のゲート電極とは、電気的に接続
され、第５の配線ＷＬと、トランジスタ１１６３のゲート電極とは電気的に接続されてい
る。
【０２４１】
次に、回路の動作について具体的に説明する。
【０２４２】
メモリセル１１００への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを
０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場
合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖと
する。このとき、トランジスタ１１６３はオフ状態、トランジスタ１１６１はオン状態と
なる。なお、書き込み終了にあたっては、第３の配線Ｓ１の電位が変化する前に、第４の
配線Ｓ２を０Ｖとして、トランジスタ１１６１をオフ状態にする。
【０２４３】
その結果、データ”１”書込み後にはトランジスタ１１６４のゲート電極に接続されるノ
ード（以下、ノードＡ）の電位が約２Ｖ、データ”０”書込み後にはノードＡの電位が約
０Ｖとなる。ノードＡには、第３の配線Ｓ１の電位に応じた電荷が蓄積されるが、トラン
ジスタ１１６１のオフ電流は、単結晶シリコンをチャネル形成領域に用いたトランジスタ
と比べて小さく、トランジスタ１１６４のゲート電極の電位は長時間にわたって保持され
る。
【０２４４】
次に、メモリセルの読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２
Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されてい
る読出し回路を動作状態とする。このとき、トランジスタ１１６３はオン状態、トランジ
スタ１１６１はオフ状態となる。
【０２４５】
データ”０”、つまりノードＡが約０Ｖの状態であればトランジスタ１１６４はオフ状態
であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は高い状態となる。一方、データ
”１”、つまりノードＡが約２Ｖの状態であればトランジスタ１１６４がオン状態である
から、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は低い状態となる。読出し回路は、メモ
リセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、書
込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電さ
れていても構わない。読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態
や０Ｖ以上の電位に充電されていても構わない。
【０２４６】
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。ま
た、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１
１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となる
ように、また、書込み時にトランジスタ１１６１がオン状態、書込み時以外ではオフ状態
となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べば
よい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
【０２４７】
本実施の形態では理解の簡単のため、最小記憶単位（１ビット）のメモリセルについて説
明したが、メモリセルの構成はこれに限られるものではない。複数のメモリセルを適当に
接続して、より高度な半導体装置を構成することもできる。例えば、上記メモリセルを複
数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線の構成
も図１０（Ａ）や図１０（Ｂ）に限定されず、適宜変更することができる。
【０２４８】
図１１に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック
回路図を示す。
【０２４９】
図１１に示す半導体装置は、ｍ本の第５の配線及び第４の配線と、ｎ本の第２の配線及び
第３の配線と、複数のメモリセル１１００（１、１）〜１１００（ｍ、ｎ）が縦ｍ個（行
）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイ１１
１０と、第２の配線及び第３の配線駆動回路１１１１や、第４の配線及び第５の配線駆動
回路１１１３や、読出し回路１１１２といった周辺回路によって構成されている。他の周
辺回路として、リフレッシュ回路等が設けられてもよい。
【０２５０】
各メモリセルの代表として、メモリセル１１００（ｉ、ｊ）を考える。ここで、メモリセ
ル１１００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第２の
配線ＢＬ（ｊ）、第３の配線Ｓ１（ｊ）、第５の配線ＷＬ（ｉ）及び第４の配線Ｓ２（ｉ
）、及び第１の配線にそれぞれ接続されている。第１の配線には第１の配線電位Ｖｓが与
えられている。また、第２の配線ＢＬ（１）〜ＢＬ（ｎ）及び第３の配線Ｓ１（１）〜Ｓ
１（ｎ）は第２の配線及び第３の配線駆動回路１１１１及び読出し回路１１１２に、第５
の配線ＷＬ（１）〜ＷＬ（ｍ）及び第４の配線Ｓ２（１）〜Ｓ２（ｍ）は第４の配線及び
第５の配線駆動回路１１１３にそれぞれ接続されている。
【０２５１】
図１１に示した半導体装置の動作について説明する。本構成では、行ごとの書込み及び読
出しを行う。
【０２５２】
第ｉ行のメモリセル１１００（ｉ、１）〜１１００（ｉ、ｎ）に書込みを行う場合は、第
１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を０Ｖ、第２の配線ＢＬ（１）〜ＢＬ（
ｎ）を０Ｖ、第４の配線Ｓ２（ｉ）を２Ｖとする。このときトランジスタ１１６１は、オ
ン状態となる。第３の配線Ｓ１（１）〜Ｓ１（ｎ）は、データ”１”を書き込む列は２Ｖ
、データ”０”を書き込む列は０Ｖとする。なお、書き込み終了にあたっては、第３の配
線Ｓ１（１）〜Ｓ１（ｎ）の電位が変化する前に、第４の配線Ｓ２（ｉ）を０Ｖとして、
トランジスタ１１６１をオフ状態にする。また、非選択の第５の配線ＷＬは０Ｖ、非選択
の第４の配線Ｓ２は０Ｖとする。
【０２５３】
その結果、データ”１”の書込みを行ったメモリセルのトランジスタ１１６４のゲート電
極に接続されるノード（以下、ノードＡ）の電位は約２Ｖ、データ”０”の書込みを行っ
たメモリセルのノードＡの電位は約０Ｖとなる。また、非選択メモリセルのノードＡの電
位は変わらない。
【０２５４】
第ｉ行のメモリセル１１００（ｉ、１）〜１１００（ｉ、ｎ）の読み出しを行う場合は、
第１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を２Ｖ、第４の配線Ｓ２（ｉ）を０Ｖ
、第３の配線Ｓ１（１）〜Ｓ１（ｎ）を０Ｖとし、第２の配線ＢＬ（１）〜ＢＬ（ｎ）に
接続されている読出し回路を動作状態とする。読出し回路では、例えば、メモリセルの抵
抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、非選択の第５
の配線ＷＬは０Ｖ、非選択の第４の配線Ｓ２は０Ｖとする。なお、書込み時の第２の配線
ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない
。読出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充
電されていても構わない。
【０２５５】
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。ま
た、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１
１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となる
ように、また、書込み時にトランジスタ１１６１がオン状態、書込み時以外ではオフ状態
となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べば
よい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
【０２５６】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２５７】
（実施の形態６）
本実施の形態では、容量素子を有するメモリセルの回路図の一例を示す。図１２（Ａ）に
示すメモリセル１１７０は、第１の配線ＳＬ、第２の配線ＢＬ、第３の配線Ｓ１、第４の
配線Ｓ２と、第５の配線ＷＬと、トランジスタ１１７１（第１のトランジスタ）と、トラ
ンジスタ１１７２（第２のトランジスタ）と、容量素子１１７３とから構成されている。
トランジスタ１１７１は、酸化物半導体以外の材料をチャネル形成領域に用いており、ト
ランジスタ１１７２はチャネル形成領域に酸化物半導体を用いている。
【０２５８】
ここで、トランジスタ１１７１のゲート電極と、トランジスタ１１７２のソース電極また
はドレイン電極の一方と、容量素子１１７３の一方の電極とは、電気的に接続されている
。また、第１の配線ＳＬと、トランジスタ１１７１のソース電極とは、電気的に接続され
、第２の配線ＢＬと、トランジスタ１１７１のドレイン電極とは、電気的に接続され、第
３の配線Ｓ１と、トランジスタ１１７２のソース電極またはドレイン電極の他方とは、電
気的に接続され、第４の配線Ｓ２と、トランジスタ１１７２のゲート電極とは、電気的に
接続され、第５の配線ＷＬと、容量素子１１７３の他方の電極とは、電気的に接続されて
いる。
【０２５９】
次に、回路の動作について具体的に説明する。
【０２６０】
メモリセル１１７０への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを
０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場
合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖと
する。このとき、トランジスタ１１７２はオン状態となる。なお、書き込み終了にあたっ
ては、第３の配線Ｓ１の電位が変化する前に、第４の配線Ｓ２を０Ｖとして、トランジス
タ１１７２をオフ状態にする。
【０２６１】
その結果、データ”１”の書込み後にはトランジスタ１１７１のゲート電極に接続される
ノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”の書込み後にはノードＡの電位
が約０Ｖとなる。
【０２６２】
メモリセル１１７０の読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを
２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されて
いる読出し回路を動作状態とする。このとき、トランジスタ１１７２は、オフ状態となる
。
【０２６３】
第５の配線ＷＬを２Ｖとした場合のトランジスタ１１７１の状態について説明する。トラ
ンジスタ１１７１の状態を決めるノードＡの電位は、第５の配線ＷＬとノードＡ間の容量
Ｃ１と、トランジスタ１１７１のゲート電極と、ソース電極及びドレイン電極間の容量Ｃ
２に依存する。
【０２６４】
なお、読出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位
に充電されていても構わない。データ”１”とデータ”０”は便宜上の定義であって、逆
であっても構わない。
【０２６５】
書き込み時の第３の配線Ｓ１の電位は、書込み後にトランジスタ１１７２がオフ状態とな
り、また、第５の配線電位が０Ｖの場合にトランジスタ１１７１がオフ状態である範囲で
、データ”０”、”１”の電位をそれぞれ選べばよい。読出し時の第５の配線電位は、デ
ータ”０”の場合にトランジスタ１１７１がオフ状態となり、データ”１”の場合にトラ
ンジスタ１１７１がオン状態となるように選べばよい。また、トランジスタ１１７１のし
きい値電圧も、一例である。上述したトランジスタ１１７１の状態を変えない範囲であれ
ば、どのようなしきい値でも構わない。
【０２６６】
また、第１のゲート電極、及び第２のゲート電極を有する選択トランジスタと、容量素子
を有するメモリセルを用いるＮＯＲ型の半導体記憶装置の例について図１２（Ｂ）を用い
て説明する。
【０２６７】
図１２（Ｂ）に示す本発明の一態様に係る半導体装置は、Ｉ行（Ｉは２以上の自然数）Ｊ
列（Ｊは自然数）にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレ
イを具備する。
【０２６８】
図１２（Ｂ）に示すメモリセルアレイは、ｉ行（ｉは３以上の自然数）ｊ列（ｊは３以上
の自然数）にマトリクス状に配列された複数のメモリセル１１８０と、ｉ本のワード線Ｗ
Ｌ（ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉ）と、ｉ本の容量線ＣＬ（容量線ＣＬ＿１乃
至容量線ＣＬ＿ｉ）と、ｉ本のゲート線ＢＧＬ（ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ
＿ｉ）と、ｊ本のビット線ＢＬ（ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊ）と、ソース線
ＳＬと、を具備する。
【０２６９】
さらに、複数のメモリセル１１８０のそれぞれ（メモリセル１１８０（Ｍ，Ｎ）（ただし
、Ｍは１以上ｉ以下の自然数、Ｎは１以上ｊ以下の自然数）ともいう）は、トランジスタ
１１８１（Ｍ，Ｎ）と、容量素子１１８３（Ｍ，Ｎ）と、トランジスタ１１８２（Ｍ，Ｎ
）と、を備える。
【０２７０】
なお、半導体記憶装置において、容量素子は、第１の容量電極、第２の容量電極、並びに
第１の容量電極及び第２の容量電極に重畳する誘電体層により構成される。容量素子は、
第１の容量電極及び第２の容量電極の間に印加される電圧に応じて電荷が蓄積される。
【０２７１】
トランジスタ１１８１（Ｍ，Ｎ）は、Ｎチャネル型トランジスタであり、ソース電極、ド
レイン電極、第１のゲート電極、及び第２のゲート電極を有する。なお、本実施の形態の
半導体記憶装置において、必ずしもトランジスタ１１８１をＮチャネル型トランジスタに
しなくてもよい。
【０２７２】
トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の一方は、ビット線ＢＬ
＿Ｎに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第１のゲート電極は、ワード線ＷＬ
＿Ｍに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第２のゲート電極は、ゲート線ＢＧ
Ｌ＿Ｍに接続される。トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の
一方がビット線ＢＬ＿Ｎに接続される構成にすることにより、メモリセル毎に選択的にデ
ータを読み出すことができる。
【０２７３】
トランジスタ１１８１（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において選択トラン
ジスタとしての機能を有する。
【０２７４】
トランジスタ１１８１（Ｍ，Ｎ）としては、酸化物半導体をチャネル形成領域に用いたト
ランジスタを用いることができる。
【０２７５】
トランジスタ１１８２（Ｍ，Ｎ）は、Ｐチャネル型トランジスタである。なお、本実施の
形態の半導体記憶装置において、必ずしもトランジスタ１１８２をＰチャネル型トランジ
スタにしなくてもよい。
【０２７６】
トランジスタ１１８２（Ｍ，Ｎ）のソース電極及びドレイン電極の一方は、ソース線ＳＬ
に接続され、トランジスタ１１８２（Ｍ，Ｎ）のソース電極及びドレイン電極の他方は、
ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８２（Ｍ，Ｎ）のゲート電極は、トラン
ジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の他方に接続される。
【０２７７】
トランジスタ１１８２（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において、出力トラ
ンジスタとしての機能を有する。トランジスタ１１８２（Ｍ，Ｎ）としては、例えば単結
晶シリコンをチャネル形成領域に用いるトランジスタを用いることができる。
【０２７８】
容量素子１１８３（Ｍ，Ｎ）の第１の容量電極は、容量線ＣＬ＿Ｍに接続され、容量素子
１１８３（Ｍ，Ｎ）の第２の容量電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極
及びドレイン電極の他方に接続される。なお、容量素子１１８３（Ｍ，Ｎ）は、保持容量
としての機能を有する。
【０２７９】
ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆
動回路により制御される。
【０２８０】
ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆
動回路により制御される。
【０２８１】
容量線ＣＬ＿１乃至容量線ＣＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回
路により制御される。
【０２８２】
ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉのそれぞれの電圧は、例えばゲート線駆動回
路を用いて制御される。
【０２８３】
ゲート線駆動回路は、例えばダイオード及び第１の容量電極がダイオードのアノード及び
ゲート線ＢＧＬに電気的に接続される容量素子を備える回路により構成される。
【０２８４】
トランジスタ１１８１の第２のゲート電極の電圧を調整することにより、トランジスタ１
１８１の閾値電圧を調整することができる。従って、選択トランジスタとして機能するト
ランジスタ１１８１の閾値電圧を調整し、オフ状態におけるトランジスタ１１８１のソー
ス電極及びドレイン電極の間に流れる電流を極力小さくすることができる。よって、記憶
回路におけるデータの保持期間を長くすることができる。また、データの書き込み及び読
み出しに必要な電圧を従来の半導体装置より低くすることができるため、消費電力を低減
することができる。
【０２８５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２８６】
（実施の形態７）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について
、図１３を参照して説明する。
【０２８７】
図１３（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  
Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１３（Ａ）に示すメモリセ
ルアレイ１１２０は、複数のメモリセル１１３０がマトリクス状に配列された構成を有し
ている。また、メモリセルアレイ１１２０は、ｍ本の第１の配線、及びｎ本の第２の配線
を有する。なお、本実施の形態においては、第１の配線をビット線ＢＬと呼び、第２の配
線をワード線ＷＬと呼ぶ。
【０２８８】
メモリセル１１３０は、トランジスタ１１３１と、容量素子１１３２と、から構成されて
いる。トランジスタ１１３１のゲート電極は、第１の配線（ワード線ＷＬ）と接続されて
いる。また、トランジスタ１１３１のソース電極またはドレイン電極の一方は、第２の配
線（ビット線ＢＬ）と接続されており、トランジスタ１１３１のソース電極またはドレイ
ン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方
は容量線ＣＬと接続され、一定の電位が与えられている。トランジスタ１１３１には、先
の実施の形態に示すトランジスタが適用される。
【０２８９】
先の実施の形態において示した酸化物半導体をチャネル形成領域に用いるトランジスタは
、単結晶シリコンをチャネル形成領域に用いたトランジスタに比べてオフ電流が小さいと
いう特徴を有する。このため、いわゆるＤＲＡＭとして認識されている図１３（Ａ）に示
す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが
可能である。
【０２９０】
図１３（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍ
ｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１３（Ｂ）に示すメモリセル
アレイ１１４０は、複数のメモリセル１１５０がマトリクス状に配列された構成とするこ
とができる。また、メモリセルアレイ１１４０は、第１の配線（ワード線ＷＬ）、第２の
配線（ビット線ＢＬ）及び第３の配線（反転ビット線／ＢＬ）をそれぞれ複数本有する。
【０２９１】
メモリセル１１５０は、第１のトランジスタ１１５１、第２のトランジスタ１１５２、第
３のトランジスタ１１５３、第４のトランジスタ１１５４、第５のトランジスタ１１５５
、及び第６のトランジスタ１１５６を有している。第１のトランジスタ１１５１と第２の
トランジスタ１１５２は、選択トランジスタとして機能する。また、第３のトランジスタ
１１５３と第４のトランジスタ１１５４のうち、一方はｎチャネル型トランジスタ（ここ
では、第４のトランジスタ１１５４）であり、他方はｐチャネル型トランジスタ（ここで
は、第３のトランジスタ１１５３）である。つまり、第３のトランジスタ１１５３と第４
のトランジスタ１１５４によってＣＭＯＳ回路が構成されている。同様に、第５のトラン
ジスタ１１５５と第６のトランジスタ１１５６によってＣＭＯＳ回路が構成されている。
【０２９２】
第１のトランジスタ１１５１、第２のトランジスタ１１５２、第４のトランジスタ１１５
４、第６のトランジスタ１１５６は、ｎチャネル型のトランジスタであり、先の実施の形
態において示したトランジスタを適用することができる。第３のトランジスタ１１５３と
第５のトランジスタ１１５５は、ｐチャネル型のトランジスタであり、酸化物半導体以外
の材料（例えば、単結晶シリコンなど）をチャネル形成領域に用いる。
【０２９３】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
【０２９４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２９５】
（実施の形態８）
酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてＣＰＵ
（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を構成することができる。
【０２９６】
図１４（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１４（Ａ）に示すＣ
ＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕ
ｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３
、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１
９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）１１９
８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）１
１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用い
る。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けても良い。
勿論、図１４（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際の
ＣＰＵはその用途によって多種多様な構成を有している。
【０２９７】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
【０２９８】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２９９】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレ
ジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイ
ミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号Ｃ
ＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回
路に供給する。
【０３００】
図１４（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジ
スタ１１９６の記憶素子には、実施の形態５に記載されている記憶素子を用いることがで
きる。
【０３０１】
図１４（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジス
タ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択
されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量
素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行わ
れ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０３０２】
電源停止に関しては、図１４（Ｂ）または図１４（Ｃ）に示すように、記憶素子群と、電
源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設
けることにより行うことができる。以下に図１４（Ｂ）及び図１４（Ｃ）の回路の説明を
行う。
【０３０３】
図１４（Ｂ）及び図１４（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチン
グ素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成
の一例を示す。
【０３０４】
図１４（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数
有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の
形態５に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各
記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤ
Ｄが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信
号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０３０５】
図１４（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域
に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信
号ＳｉｇＡによりスイッチングが制御される。
【０３０６】
なお、図１４（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、特に限定されず、トランジスタを複数有していても良い。スイッチン
グ素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良
いし、直列と並列が組み合わされて接続されていても良い。
【０３０７】
また、図１４（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有す
る各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、ス
イッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていても
良い。
【０３０８】
また、図１４（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチ
ング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の
一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子
１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０３０９】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイ
ッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合に
おいてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体
的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への
情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費
電力を低減することができる。
【０３１０】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌ
ｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０３１１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０３１２】
１００    トランジスタ
１０１    基板
１０２    下地層
１０３    酸化物半導体層
１０４    ゲート絶縁層
１０５    ゲート電極
１０６    ドーパント
１０７    絶縁層
１０８    絶縁層
１０９    コンタクトホール
１１１    サイドウォール
１１２    チャネル保護層
１１３    絶縁層
１１５    バックゲート電極
１４０    トランジスタ
１５０    トランジスタ
１６０    トランジスタ
１７０    トランジスタ
１８０    トランジスタ
１９０    トランジスタ
１１００    メモリセル
１１１０    メモリセルアレイ
１１１１    配線駆動回路
１１１２    回路
１１１３    配線駆動回路
１１２０    メモリセルアレイ
１１３０    メモリセル
１１３１    トランジスタ
１１３２    容量素子
１１４０    メモリセルアレイ
１１４１    スイッチング素子
１１４２    記憶素子
１１４３    記憶素子群
１１５０    メモリセル
１１５１    トランジスタ
１１５２    トランジスタ
１１５３    トランジスタ
１１５４    トランジスタ
１１５５    トランジスタ
１１５６    トランジスタ
１１６０    トランジスタ
１１６１    トランジスタ
１１６２    トランジスタ
１１６３    トランジスタ
１１６４    トランジスタ
１１７０    メモリセル
１１７１    トランジスタ
１１７２    トランジスタ
１１７３    容量素子
１１８０    メモリセル
１１８１    トランジスタ
１１８２    トランジスタ
１１８３    容量素子
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
１０３ａ    ソース領域
１０３ｂ    ドレイン領域
１０３ｃ    チャネル形成領域
１０３ｄ    低濃度領域
１０３ｅ    低濃度領域
１０５ａ    ゲート電極
１０５ｂ    ゲート電極
１１０ａ    ソース電極
１１０ｂ    ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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