(57)【要約】【課題】積層体に生じる応力を緩和すること。【解決手段】実施形態の半導体記憶装置１は、複数のメモリセルＭＣが配置されるメモリ部ＭＥＭ、およびメモリ部ＭＥＭを取り囲む外縁部３０を有する基板１０ｃの上方に、複数の第１の層ＦＬが第２の層ＯＬを介して積層され、メモリ部ＭＥＭ内における第１の方向の端部で複数の第１の層ＦＬの端部が階段状となって終端した階段部ＳＴＲｘを有する積層体ＬＭａ，ＬＭｂを備え、複数の第１の層ＦＬのうち少なくとも一部の第１の層ＦＬは、第１の方向と交差する第２の方向に沿って、基板１０ｃの一端側の外縁部３０上方から、基板１０ｃのメモリ部ＭＥＭ上方を通って、基板１０ｃの他端側の外縁部３０上方にまで延伸している。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のメモリセルが配置されるメモリ部、および前記メモリ部を取り囲む外縁部を有する基板の上方に、複数の第１の層が第２の層を介して積層され、前記メモリ部内における第１の方向の端部で前記複数の第１の層の端部が階段状となって終端した階段部を有する積層体を備え、
前記複数の第１の層のうち少なくとも一部の第１の層は、
前記第１の方向と交差する第２の方向に沿って、前記基板の一端側の前記外縁部上方から、前記基板の前記メモリ部上方を通って、前記基板の他端側の前記外縁部上方にまで延伸している、
半導体記憶装置。
【請求項２】
前記少なくとも一部の第１の層は、導電領域および絶縁領域を有し、
前記導電領域は前記メモリ部に配置され、
前記絶縁領域は前記外縁部に配置される、
請求項１に記載の半導体記憶装置。
【請求項３】
前記基板の一端側から他端側にまで延伸する前記第１の層は前記積層体の上層部に配置される第１の層である、
請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記基板の一端側から他端側にまで延伸する前記第１の層は前記積層体の下層部に配置される第１の層である、
請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
【請求項５】
複数のメモリセルが配置されるメモリ部を含むチップ領域がスクライブラインを介して複数配置された半導体ウェハの上方に、複数の第１の層が第２の層を介して積層され、前記メモリ部内における第１の方向の端部で前記複数の第１の層の端部が階段状となって終端した階段部を有する積層体を備え、
前記複数の第１の層のうち少なくとも一部の第１の層は、
前記第１の方向と交差する第２の方向に隣接する複数のチップ領域に跨って延伸している、
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
３次元不揮発性メモリでは、複数の層が積層された積層体内にメモリセルが３次元に配置される。このような構成においては、積層体と積層体を取り囲む周縁部との材質の違いにより生じる応力を緩和することが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１８−１５７０９６号公報
【特許文献２】米国特許第９７８０１０４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、積層体に生じる応力を緩和することが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、複数のメモリセルが配置されるメモリ部、および前記メモリ部を取り囲む外縁部を有する基板の上方に、複数の第１の層が第２の層を介して積層され、前記メモリ部内における第１の方向の端部で前記複数の第１の層の端部が階段状となって終端した階段部を有する積層体を備え、前記複数の第１の層のうち少なくとも一部の第１の層は、前記第１の方向と交差する第２の方向に沿って、前記基板の一端側の前記外縁部上方から、前記基板の前記メモリ部上方を通って、前記基板の他端側の前記外縁部上方にまで延伸している。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態１にかかる半導体記憶装置の各部の配置例を示す平面図である。
【図２】図２は、実施形態１にかかる半導体記憶装置の構成例を示す断面図である。
【図３】図３は、実施形態１にかかる半導体記憶装置のメモリ部の構成例を示す断面図である。
【図４】図４は、実施形態１にかかる半導体記憶装置の階段部および周辺回路の構成例を示す断面図である。
【図５】図５は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図６】図６は、実施形態１にかかる半導体記憶装置の製造処理におけるレジストパターンの配置例を示す図である。
【図７】図７は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図８】図８は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図９】図９は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１０】図１０は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１１】図１１は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１２】図１２は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１３】図１３は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１４】図１４は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１５】図１５は、実施形態１にかかる半導体記憶装置の製造処理におけるレジストパターンの配置例を示す図である。
【図１６】図１６は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１７】図１７は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１８】図１８は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図１９】図１９は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図２０】図２０は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図２１】図２１は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図２２】図２２は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図２３】図２３は、実施形態１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図２４】図２４は、実施形態１にかかる半導体記憶装置の製造処理におけるウェハ上の構成物を模式的に示す図である。
【図２５】図２５は、実施形態１の変形例１にかかる半導体記憶装置の階段部および周辺回路の構成例を示す断面図である。
【図２６】図２６は、実施形態１の変形例１にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図２７】図２７は、実施形態１の変形例２にかかる半導体記憶装置の階段部および周辺回路の構成例を示す断面図である。
【図２８】図２８は、実施形態１の変形例２にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
【図２９】図２９は、実施形態２にかかる半導体記憶装置の構成例を示す図である。
【図３０】図３０は、実施形態２にかかる半導体記憶装置のメモリ部における電気的分離の様子を示す断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００８】
［実施形態１］
図１〜図２８を用いて、実施形態１にかかる半導体記憶装置について説明する。
【０００９】
（半導体記憶装置の構成例）
図１は、実施形態１にかかる半導体記憶装置１の各部の配置例を示す平面図である。図１に示すように、半導体記憶装置１は、半導体ウェハ等のウェハがチップ状に切り出された基板１０ｃを備える。
【００１０】
基板１０ｃの全面にはパターンが形成されている。そのうち、素子領域２０は、半導体素子となるパターンが形成された領域である。また、外縁部としてのカーフ領域３０は、半導体記憶装置１の製造処理にて使用される位置合わせマーク等のパターンが形成された領域である。素子領域２０は基板１０ｃの中央部に配置され、カーフ領域３０は、素子領域２０を取り囲むように基板１０ｃの端部に配置される。
【００１１】
素子領域２０は、記憶素子としてのメモリセルが配置されるメモリ部ＭＥＭと、メモリセルの動作に寄与する周辺回路ＰＥＲとを含む。より具体的には、周辺回路ＰＥＲには、例えばメモリ部ＭＥＭのＸ方向の両側に配置されるロウデコーダＲＤと、例えばメモリ部ＭＥＭのＹ方向の一方側に配置されるセンスアンプＳＡとが含まれる。ロウデコーダＲＤは、動作対象のメモリセルが含まれる領域を特定する。センスアンプＳＡはメモリセルが保持するデータをセンスする。
【００１２】
１組のメモリ部ＭＥＭ及び周辺回路ＰＥＲは１つのプレーンを構成する。図１の例では、素子領域２０には、２組のメモリ部ＭＥＭ及び周辺回路ＰＥＲが含まれている。つまり、図１の例では、１つの基板１０ｃは２つのプレーンを有する。個々のメモリ部ＭＥＭに周辺回路ＰＥＲが付随していることで、複数のプレーンのメモリ部ＭＥＭは互いに独立して動作をすることができる。
【００１３】
図２は、実施形態１にかかる半導体記憶装置１のＸ方向およびＹ方向の断面図である。
【００１４】
図２（ａ）のＸ方向の断面図に示すように、メモリ部ＭＥＭには、複数の層が積層された積層体ＬＭが基板１０ｃ上に配置されている。積層体ＬＭ内には、積層体ＬＭを貫通する複数のピラーＰＬが配置されている。個々のピラーＰＬの側面に、ピラーＰＬの高さ方向に沿って複数のメモリセルが配置される。メモリ部ＭＥＭ内の積層体ＬＭの複数の層は、メモリセルに電圧を印加するワード線として機能する。
【００１５】
メモリ部ＭＥＭのＸ方向の両端部では、積層体ＬＭの複数の層の端部が階段状となっている。これにより、個々のメモリセルに接続されるワード線の端部を引き出すことができる。引き出された個々のワード線の端部近傍、すなわち、上層のワード線よりもＸ方向に引き出されたテラス部には、ワード線を上層配線等に接続するコンタクトＣＣが接続されている。
【００１６】
メモリ部ＭＥＭの外側には、例えばロウデコーダＲＤ等の周辺回路ＰＥＲに含まれるトランジスタＴＲ等が配置されている。
【００１７】
図２（ｂ）のＹ方向の断面図に示すように、積層体ＬＭの少なくとも一部の層は、基板１０ｃの一端から、メモリ部ＭＥＭを通って、基板１０ｃの他端まで延伸している。また、メモリ部ＭＥＭ内において、積層体ＬＭは、積層体ＬＭを貫通する複数の帯状部としてのスリットＳＴによってＹ方向に分割されている。
【００１８】
メモリ部ＭＥＭの一方の外側には、例えばセンスアンプＳＡ等の周辺回路ＰＥＲに含まれるトランジスタＴＲ等が配置されている。トランジスタＴＲが配置された側では、積層体ＬＭの一部の層しか延伸しておらず、周辺回路ＰＥＲの領域にまで延びるこれら一部の層は、トランジスタＴＲの上方を通る。これにより、トランジスタＴＲが配置されるスペースが確保されている。
【００１９】
積層体ＬＭの複数の層は、基板１０ｃ上の異なる領域で異なる材料から構成されることにより、導電領域６１と絶縁領域６２とを有する。メモリ部ＭＥＭ内には、上述のワード線から構成される導電領域６１が配置される。周辺回路ＰＥＲの領域及び周辺回路ＰＥＲ側のカーフ領域３０には、絶縁層から構成される絶縁領域６２が配置される。これにより、周辺回路ＰＥＲを構成する配線等と複数の層とのショートが抑制される。周辺回路ＰＥＲが配置される側とは反対側のカーフ領域３０にも、絶縁領域６２が配置されることが好ましい。
【００２０】
図３は、実施形態１にかかる半導体記憶装置１のメモリ部ＭＥＭの構成例を示す断面図である。図３ではＸ方向の断面図を示している。
【００２１】
図３に示すように、半導体記憶装置１は例えばシリコン等から構成される基板１０ｃを備える。基板１０ｃは、表層部にｎウェル１１を有し、ｎウェル１１内にｐウェル１２を有する。
【００２２】
基板１０ｃ上には、第１の層ＦＬと第２の層としての絶縁層ＯＬとが交互に複数積層された積層体ＬＭａが配置されている。積層体ＬＭａ上には、接合層Ｂｉを介して、第１の層ＦＬと第２の層としての絶縁層ＯＬとが交互に複数積層された積層体ＬＭｂが配置されている。第１の層ＦＬは、メモリ部ＭＥＭ内では、タングステン層またはモリブデン層等の導電層から構成される。換言すれば、メモリ部ＭＥＭ内に配置される導電領域６１（図２参照）は、これらの導電層から構成される。また、これにより、メモリ部ＭＥＭ内において、第１の層ＦＬはワード線ＷＬとして機能する。絶縁層ＯＬ及び接合層Ｂｉは、例えばＳｉＯ２層等である。
【００２３】
なお、図３の例では、積層体ＬＭａ，ＬＭｂはそれぞれ７層のワード線ＷＬを有するが、ワード線ＷＬの層数は任意である。また、積層体ＬＭａは最下層のワード線ＷＬの下方に選択ゲート線（不図示）を配置して構成されてもよく、積層体ＬＭｂは最上層のワード線ＷＬの上方に選択ゲート線（不図示）を配置して構成されてもよい。
【００２４】
積層体ＬＭａ，ＬＭｂには、複数のピラーＰＬが配置されている。個々のピラーＰＬは、積層体ＬＭａ，ＬＭｂ及び接合層Ｂｉを貫通し、積層体ＬＭａ，ＬＭｂのメモリ部ＭＥＭにマトリクス状に配置されている。個々のピラーＰＬは、接合層Ｂｉ中に接合部Ｂｐを有する。個々のピラーＰＬは、ピラーＰＬの外周側から順に、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲを有する。チャネル層ＣＮはピラーＰＬの底部にも配置される。メモリ層ＭＥは例えばＳｉＯ２層／ＳｉＮ層／ＳｉＯ２層が積層された層であり、チャネル層ＣＮは例えばアモルファスシリコン層またはポリシリコン層等であり、コア層は例えばＳｉＯ２層等である。個々のピラーＰＬがメモリ層ＭＥ及びチャネル層ＣＮを有することにより、ピラーＰＬとワード線ＷＬとのそれぞれの交差部には複数のメモリセルＭＣが形成される。
【００２５】
このように、半導体記憶装置１は、例えばメモリ部ＭＥＭ内にメモリセルＭＣが３次元に配置される３次元不揮発性メモリとして構成されている。
【００２６】
積層体ＬＭｂ上には絶縁層５３が配置される。絶縁層５３上には絶縁層５４が配置される。個々のピラーＰＬのチャネル層ＣＮは、絶縁層５３，５４を貫通するプラグＣＨにより、例えば絶縁層５４内に配置されるビット線ＢＬと接続される。
【００２７】
図４は、実施形態１にかかる半導体記憶装置１の階段部ＳＴＲｘ，ＳＴＲｙ及び周辺回路ＰＥＲの構成例を示す断面図である。
【００２８】
図４（ａ）は、積層体ＬＭａ，ＬＭｂのＸ方向の端部に配置される階段部ＳＴＲｘ及びその外側に配置される周辺回路ＰＥＲのＸ方向の断面図である。図４（ａ）に示すように、半導体記憶装置１の積層体ＬＭａ，ＬＭｂは、Ｘ方向の両端部に、第１の層ＦＬと第２の層としての絶縁層ＯＬとが階段状となって終端した階段部ＳＴＲｘを備える。階段部ＳＴＲｘの各段は、例えば１層の第１の層ＦＬとその上層の１層の絶縁層ＯＬとにより構成される。階段部ＳＴＲｘにおいても、第１の層ＦＬは、ワード線ＷＬとして機能する導電領域６１（図２参照）となっている。なお、積層体ＬＭａ，ＬＭｂの上下に選択ゲート線を配置した場合には、選択ゲート線も階段部ＳＴＲｘに含まれてよい。
【００２９】
階段部ＳＴＲｘの各段は、例えば積層体ＬＭｂの上面の高さと略等しい高さの上面を有する絶縁層５２で覆われている。階段部ＳＴＲｘを覆う絶縁層５２上には絶縁層５３が配置される。絶縁層５３上には絶縁層５４が配置される。
【００３０】
階段部ＳＴＲｘの各段のワード線ＷＬには、階段部ＳＴＲｘを覆う絶縁層５３，５２、及び接続対象のワード線ＷＬ上層の絶縁層ＯＬを貫通してコンタクトＣＣが接続されている。コンタクトＣＣの上端部は、絶縁層５４を貫通するプラグＶ０と接続されている。プラグＶ０は、例えば上層配線等と接続される。
【００３１】
階段部ＳＴＲｘの内側には、上述のように、複数のピラーＰＬが配置される。
【００３２】
階段部ＳＴＲｘの周辺領域には、例えばトランジスタＴＲを含む周辺回路ＰＥＲが配置されている。トランジスタＴＲは、例えば基板１０ｃ上に配置されるゲート電極ＧＥ、及びゲート電極ＧＥ両側の基板１０ｃ表層に形成されたアクティブ領域ＡＡを含む。ゲート電極ＧＥには、周辺回路ＰＥＲを覆う絶縁層５３，５２を貫通してゲート電極ＧＥまで達するコンタクトＣＳが接続されている。コンタクトＣＳは、積層体ＬＭａ，ＬＭｂ間の接合層Ｂｉと同じ高さ位置に接合部Ｂｃを有する。コンタクトＣＳは、絶縁層５４を貫通するプラグＶ０と接続されている。プラグＶ０は、例えば上層配線等と接続される。周辺回路ＰＥＲにおいて、絶縁層５３，５２を貫通してアクティブ領域ＡＡまで達するコンタクト（不図示）が更に形成されていてもよい。
【００３３】
一方、Ｙ方向において、半導体記憶装置１の積層体ＬＭａ，ＬＭｂの少なくとも一部は、上述のように、基板１０ｃの一端から、メモリ部ＭＥＭを通って、基板１０ｃの他端まで延伸している。より具体的には、積層体ＬＭａ，ＬＭｂのうち積層体ＬＭｂは、基板１０ｃの一端から他端まで延伸している。積層体ＬＭｂは、Ｙ方向両側において、メモリ部ＭＥＭの端部で階段状となって終端することなく、基板１０ｃの表面と略垂直な絶壁状となって基板１０の端部にて終端している。これに対し、積層体ＬＭａ，ＬＭｂのうち積層体ＬＭａは、Ｙ方向の周辺回路ＰＥＲが配置される側において、周辺回路ＰＥＲまで延伸することなくメモリ部ＭＥＭの端部で終端して階段部ＳＴＲｙを形成する一方、Ｙ方向の周辺回路ＰＥＲが配置される側の反対側において、基板１０ｃの端部まで延伸し、積層体ＬＭｂとともに絶壁状となって終端している。
【００３４】
図４（ｂ）は、積層体ＬＭａのメモリ部ＭＥＭのＹ方向の端部に配置される階段部ＳＴＲｙ及びその外側に配置される周辺回路ＰＥＲのＹ方向の断面図である。図４（ｂ）に示すように、積層体ＬＭａは、Ｙ方向の周辺回路ＰＥＲが配置される側のメモリ部ＭＥＭの端部に、第１の層ＦＬと第２の層としての絶縁層ＯＬとが階段状となった階段部ＳＴＲｙを備える。階段部ＳＴＲｙの各段は、例えば１層の第１の層ＦＬとその上層の１層の絶縁層ＯＬとにより構成される。階段部ＳＴＲｙにおいても、第１の層ＦＬは、ワード線ＷＬとして機能する導電領域６１（図２参照）となっている。なお、積層体ＬＭａの下層に選択ゲート線を配置した場合には、選択ゲート線も階段部ＳＴＲｙに含まれてよい。
【００３５】
階段部ＳＴＲｙの内側には、上述のように、複数のピラーＰＬが配置される。また、複数のピラーＰＬが配置される領域には、複数のスリットＳＴが配置される。複数のスリットＳＴは、積層体ＬＭａ，ＬＭｂを覆う絶縁層５３および積層体ＬＭａ，ＬＭｂを貫通してＸ方向に延びる帯状の構成を有し、積層体ＬＭａ，ＬＭｂをＹ方向に分割する。個々のスリットＳＴ内には、例えばＳｉＯ２層等の絶縁層５１をライナとしてタングステン等の導電層５０が充填されており、ソース線コンタクトＬＩとして機能する。個々のソース線コンタクトＬＩは、基板１０ｃに設けられたｎ＋拡散領域１３上に配置され、上端は絶縁層５３を覆う絶縁層５４を貫通するプラグＶ０に接続される。プラグＶ０は上層配線等と接続される。ただし、複数のスリットＳＴは、ソース線コンタクトＬＩとして機能しなくてもよく、その場合、個々のスリットＳＴ内には、例えばＳｉＯ２層またはＳｉＮ層等が充填されてよい。
【００３６】
階段部ＳＴＲｙの周辺領域には、例えばトランジスタＴＲを含む周辺回路ＰＥＲが配置されている。トランジスタＴＲは、例えば基板１０ｃ上に配置されるゲート電極ＧＥ、及びゲート電極ＧＥ両側の基板１０ｃ表層に形成されたアクティブ領域ＡＡを含む。ゲート電極ＧＥにはコンタクトＣＳが接続されている。コンタクトＣＳは、積層体ＬＭａ，ＬＭｂ間の接合層Ｂｉと同じ高さ位置に接合部Ｂｃを有する。コンタクトＣＳは、コンタクトＣＳ上層の絶縁層５４を貫通するプラグＶ０と接続されている。プラグＶ０は、例えば上層配線等と接続される。階段部ＳＴＲｙの周辺領域の周辺回路ＰＥＲにおいても、アクティブ領域ＡＡに接続されるコンタクト（不図示）が更に形成されていてもよい。
【００３７】
階段部ＳＴＲｙ及び周辺回路ＰＥＲのトランジスタＴＲ等は、例えば積層体ＬＭａ，ＬＭｂ間の接合層Ｂｉの上面の高さと略等しい高さの上面を有する絶縁層５２で覆われている。絶縁層５２上には、第１の層ＦＬと第２の層としての絶縁層ＯＬとが積層された積層体ＬＭｂが配置される。積層体ＬＭｂ上には絶縁層５３が配置され、絶縁層５３上には絶縁層５４が配置される。
【００３８】
メモリ部ＭＥＭ内に配置される階段部ＳＴＲｙ上の積層体ＬＭｂの第１の層ＦＬは、やはり導電領域６１（図２参照）となっている。積層体ＬＭａのＹ方向の端部に配置される階段部ＳＴＲｙは、ワード線ＷＬの引き出し機能等を有さないダミー階段であり、階段部ＳＴＲｙの各段のワード線ＷＬにコンタクトＣＣ等は接続されない。このため、階段部ＳＴＲｙ上に第１の層ＦＬの導電領域６１が配置されていても、コンタクトＣＣと導通してしまうことはない。積層体ＬＭａのＹ方向の端部に、ダミー階段である階段部ＳＴＲｙが配置されることで、トランジスタＴＲを含む周辺回路ＰＥＲが配置されるスペースを確保することができる。
【００３９】
積層体ＬＭｂの第１の層ＦＬは、周辺回路ＰＥＲが配置される領域内では、ＳｉＮ層等の絶縁層ＮＬから構成される。換言すれば、周辺回路ＰＥＲの領域内に配置される絶縁領域６２（図２参照）は、これらの絶縁層ＮＬから構成される。上述の周辺回路ＰＥＲのコンタクトＣＳは、積層体ＬＭｂを貫通してトランジスタＴＲのゲート電極ＧＥに接続される。トランジスタＴＲ上に配置されるのは第１の層ＦＬの絶縁領域６２であるので、コンタクトＣＳと導通してしまうことはない。
【００４０】
メモリ部ＭＥＭ内に配置される導電領域６１と、周辺回路ＰＥＲの領域内に配置される絶縁領域６２との境界、つまり、第１の層ＦＬを構成する材料が切り替わる境界は、積層体ＬＭａがＹ方向に有する階段部ＳＴＲｙの先端部の直上から周辺回路ＰＥＲの領域内に至るまでの間のいずれかの位置に存在する。
【００４１】
積層体ＬＭｂの第１の層ＦＬは、Ｙ方向における周辺回路ＰＥＲの更に外側のカーフ領域３０（図２参照）内においても絶縁領域６２となっている。積層体ＬＭｂの第１の層ＦＬは、周辺回路ＰＥＲが配置される側と反対側のカーフ領域３０内においても絶縁領域６２となっていることが好ましい。
【００４２】
（半導体記憶装置の製造処理の例）
次に、図５〜図２４を用いて、実施形態１の半導体記憶装置１の製造処理の例について説明する。図５〜図２４は、実施形態１にかかる半導体記憶装置１の製造処理の手順の一例を示すフロー図である。図６、図１５、及び図２４を除く同一図番における（ａ）（ｂ）は、同じ処理工程中の異なる部位を示す。これらの図の（ａ）は図４（ａ）の部位に相当し、（ｂ）は図４（ｂ）の部位に相当する。
【００４３】
図５（ａ）（ｂ）に示すように、基板１０ｃに切り出される前の半導体ウェハ等であるウェハ１０に、ｎウェル１１、ｐウェル１２、及びｎ＋拡散領域１３等を形成する。ウェハ１０上に、絶縁層ＮＬ，ＯＬが複数交互に積層された積層体ＬＭａｓを形成する。絶縁層ＮＬは、後の工程で、一部が第１の層ＦＬの導電領域６１を構成するタングステン層またはモリブデン層等の導電層に置き換え可能なＳｉＮ層等の犠牲層である。積層体ＬＭａｓ上には、ＳｉＯ２層等の接合層Ｂｉを形成する。
【００４４】
その後、ウェハＷ上に形成された積層体ＬＭａｓ及び接合層Ｂｉの一部をレジストパターンで覆う。その様子を図６に示す。図６は、実施形態１にかかる半導体記憶装置１の製造処理におけるレジストパターン７１ａ〜７１ｃの配置例を示す図である。
【００４５】
図６に示すように、少なくとも所定の処理を経た後、ウェハ１０上には、スクライブライン４０を介して複数のチップ領域１０ｓが配置される。スクライブライン４０は、カーフ領域３０に含まれる領域であって、後の工程で、ウェハ１０がダイシングされて基板１０ｃに切り出されるときに研削されて消失する部分である。チップ領域１０ｓは、半導体記憶装置１の製造処理においてパターンが形成される領域、すなわち、メモリ部ＭＥＭ及び周辺回路ＰＥＲを含む素子領域２０、並びにカーフ領域３０を有する領域であって、ウェハ１０がダイシングされて切り出された基板１０ｃと略同一の領域である。
【００４６】
チップ領域１０ｓは、例えばＹ方向においてチップ領域１０ｓ内におけるメモリ部ＭＥＭと周辺回路ＰＥＲとの位置が１つおきに反転するよう配置される。これにより、例えばウェハ１０のノッチＮと反対側のＹ方向１列目のチップ領域１０ｓと、それに隣接する２列目のチップ領域１０ｓとでは、互いのメモリ部ＭＥＭは各チップ領域１０ｓの外側寄りに離れて配置される。一方、例えば２列目のチップ領域１０ｓと、それに隣接する３列目のチップ領域１０ｓとでは、互いのメモリ部ＭＥＭは各チップ領域１０ｓの内側寄りに近接して配置される。図６（ａ）〜（ｃ）に、メモリ部ＭＥＭが互いに近接して配置される２つのチップ領域１０ｓの拡大図を示す。
【００４７】
なお、説明の便宜上、図６においてウェハ１０上にチップ領域１０ｓを図示しているが、このことは、図６の処理の段階でチップ領域１０ｓが目視可能なほどに形成されていることを意味しない。
【００４８】
図６（ａ）に示すように、それぞれのチップ領域１０ｓが有するメモリ部ＭＥＭ、及びＹ方向に隣接するメモリ部ＭＥＭの間の領域を覆うレジストパターン７１ａを形成する。そして、レジストパターン７１ａをマスクに、接合層Ｂｉ及び積層体ＬＭａｓの一部の層を除去する。
【００４９】
図６（ｂ）に示すように、レジストパターン７１ａをＸ方向およびＹ方向にスリミングしてレジストパターン７１ｂを形成する。つまり、Ｘ方向においては、レジストパターン７１ａは、ロウデコーダＲＤ側の両端部がスリミングされる。Ｙ方向においては、レジストパターン７１ａは、センスアンプＳＡ側の一端のみがスリミングされる。そして、レジストパターン７１ｂをマスクに、更に積層体ＬＭａｓの一部の層を除去する。
【００５０】
図６（ｃ）に示すように、レジストパターン７１ｂをＸ方向およびＹ方向にスリミングしてレジストパターン７１ｃを形成する。レジストパターン７１ｂは、Ｘ方向においては両端部が、Ｙ方向においてはセンスアンプＳＡ側の一端がスリミングされる。そして、レジストパターン７１ｃをマスクに、更に積層体ＬＭａｓの一部の層を除去する。
【００５１】
このように、レジストパターンのスリミングと、階段部ＳＴＲｘ，ＳＴＲｙの１段分にあたる絶縁層ＯＬ，ＮＬの除去とを繰り返していくことで、階段部ＳＴＲｘの下段部分および階段部ＳＴＲｙが形成される。その詳細を以降の断面図で示す。
【００５２】
図７（ａ）（ｂ）に示すように、積層体ＬＭａｓ及び接合層Ｂｉ上にレジストパターン７１ａを形成する。図７（ａ）において、レジストパターン７１ａの端部は、この後に形成されるＸ方向の階段部ＳＴＲｘの先端部と略一致する位置に配置される。図７（ｂ）において、レジストパターン７１ａの端部は、この後に形成されるＹ方向の階段部ＳＴＲｙの先端部と略一致する位置に配置される。
【００５３】
図８（ａ）（ｂ）に示すように、レジストパターン７１ａをマスクに、接合層Ｂｉ及び最上層の絶縁層ＮＬを除去する。これにより、積層体ＬＭａｓが１段の段差を含む階段状となる。
【００５４】
図９（ａ）（ｂ）に示すように、レジストパターン７１ａをスリミングしてレジストパターン７１ｂを形成する。図９（ａ）において、この後に形成されるＸ方向の階段部ＳＴＲｘのテラス部のＸ方向の幅と略同じ距離、レジストパターン７１ａを後退させる。図９（ｂ）において、この後に形成されるＹ方向の階段部ＳＴＲｙのテラス部のＹ方向の幅と略同じ距離、レジストパターン７１ａを後退させる。
【００５５】
図１０（ａ）（ｂ）に示すように、レジストパターン７１ｂをマスクに、スリミングによって新たに露出した部分の接合層Ｂｉ及び最上層の絶縁層ＮＬを除去する。一方、接合層Ｂｉ及び最上層の絶縁層ＮＬが既に除去されていた部分では、最上層の絶縁層ＮＬの下層の絶縁層ＯＬ，ＮＬが１層ずつ除去される。これにより、積層体ＬＭａｓが２段の段差を含む階段状となる。
【００５６】
図１１（ａ）（ｂ）に示すように、レジストパターン７１ｂをスリミングしてレジストパターン７１ｃを形成する。上記と同様、レジストパターン７１ｂを後退させる距離は、階段部ＳＴＲｘ，ＳＴＲｙの１段分のテラス部の幅と同程度とする。
【００５７】
図１２（ａ）（ｂ）に示すように、レジストパターン７１ｃをマスクに、スリミングによって新たに露出した部分の接合層Ｂｉ及び最上層の絶縁層ＮＬを除去する。一方、接合層Ｂｉ及び最上層の絶縁層ＮＬが既に除去されていた部分では、最上層の絶縁層ＮＬの下層の絶縁層ＯＬ，ＮＬが１層ずつ除去される。最上層の絶縁層ＮＬの下層の絶縁層ＯＬ，ＮＬが１層ずつ除去されていた部分では、更に下層の絶縁層ＯＬ，ＮＬが１層ずつ除去される。これにより、積層体ＬＭａｓが３段の段差を含む階段状となる。
【００５８】
図１３（ａ）（ｂ）に示すように、上記のレジストパターンのスリミングと、階段部ＳＴＲｘ，ＳＴＲｙの１段分にあたる絶縁層ＯＬ，ＮＬの除去とを繰り返していくことで、階段部ＳＴＲｘの下段部分である階段部ＳＴＲａ、及び階段部ＳＴＲｙが形成される。
【００５９】
階段部ＳＴＲａ，ＳＴＲｙの周辺領域に、ゲート電極ＧＥを形成し、ゲート電極ＧＥの両側のウェハ１０に、例えば自己整合的にアクティブ領域ＡＡを形成する。これにより、トランジスタＴＲが形成される。
【００６０】
階段部ＳＴＲａ，ＳＴＲｙ及びトランジスタＴＲを覆う絶縁層５２を、積層体ＬＭａｓ上の接合層Ｂｉ上面と略等しい高さまで形成する。
【００６１】
絶縁層５２を貫通し、ゲート電極ＧＥに到達する犠牲層が充填されたコンタクトＣＳｓを形成し、コンタクトＣＳｓ上に犠牲層等で構成された接合部Ｂｓを形成する。コンタクトＣＳｓ及び接合部Ｂｓを構成する犠牲層は、後の工程で、タングステン層等の導電層に置き換え可能なアモルファスシリコン層等である。
【００６２】
階段部ＳＴＲａ，ＳＴＲｙより内側の積層体ＬＭａｓに、ピラーＰＬの下側構造に犠牲層が充填されたピラーＰＬｓを形成する。すなわち、接合層Ｂｉ及び積層体ＬＭａｓを貫通するメモリホールを形成し、メモリホールの内側に、アモルファスシリコン層の犠牲層を充填する。これにより、上端部に接合部Ｂｐｓを有するピラーＰＬｓが形成される。
【００６３】
図１４（ａ）（ｂ）に示すように、階段部ＳＴＲａ，ＳＴＲｙ上及びトランジスタＴＲ上の絶縁層５２並びに積層体ＬＭａｓを覆う積層体ＬＭｂｓをウェハ１０上に形成する。
【００６４】
その後、ウェハＷ上に形成された積層体ＬＭｂｓの一部をレジストパターンで覆う。その様子を図１５に示す。図１５は、実施形態１にかかる半導体記憶装置１の製造処理におけるレジストパターン７２ａ〜７２ｃの配置例を示す図である。
【００６５】
図１５に示すように、Ｙ方向に並ぶ複数のチップ領域１０ｓのメモリ部ＭＥＭを長尺状に覆うレジストパターン７２ａ〜７２ｃを形成する。図１５（ａ）〜（ｃ）に、メモリ部ＭＥＭが互いに近接して配置される２つのチップ領域１０ｓの拡大図を示す。
【００６６】
図１５（ａ）に示すように、それぞれのチップ領域１０ｓが有するメモリ部ＭＥＭを含み、Ｙ方向に長尺状に延びるレジストパターン７２ａを形成する。そして、レジストパターン７２ａをマスクに、積層体ＬＭｂｓのＸ方向側の一部の層を除去する。このとき、積層体ＬＭｂｓのＹ方向側は除去されない。
【００６７】
図１５（ｂ）に示すように、レジストパターン７２ａをＸ方向にスリミングしてレジストパターン７２ｂを形成する。つまり、Ｘ方向においては、レジストパターン７２ａは、ロウデコーダＲＤ側の両端部がスリミングされる。Ｙ方向においては、レジストパターン７２ａはスリミングされない。そして、レジストパターン７２ｂをマスクに、更に積層体ＬＭｂｓのＸ方向側の一部の層を除去する。このとき、積層体ＬＭｂｓのＹ方向側は除去されない。
【００６８】
図１５（ｃ）に示すように、レジストパターン７２ｂをＸ方向にスリミングしてレジストパターン７２ｃを形成する。レジストパターン７２ｂは、Ｘ方向においてのみ両端部がスリミングされる。そして、レジストパターン７２ｃをマスクに、更に積層体ＬＭｂｓのＸ方向側の一部の層を除去する。このとき、積層体ＬＭｂｓのＹ方向側は除去されない。
【００６９】
このように、レジストパターンのスリミングと、Ｘ方向における絶縁層ＯＬ，ＮＬの除去とを繰り返していくことで、積層体ＬＭｂｓのＸ方向側も階段状に加工され、階段部ＳＴＲｘが形成される。
【００７０】
図１６（ａ）のＸ方向断面図に示すように、Ｘ方向において、積層体ＬＭｂｓも階段状に加工され、積層体ＬＭａｓ及び積層体ＬＭｂｓのＸ方向端部に階段部ＳＴＲｘが形成される。絶縁層５２を積層体ＬＭｂｓの上面と略等しい高さの上面を有することとなるまで更に厚く形成する。
【００７１】
図１６（ｂ）のＹ方向断面図に示すように、Ｙ方向においては、積層体ＬＭｂｓは除去されず、メモリ部ＭＥＭ、周辺回路ＰＥＲ、及びスクライブライン４０を含めたカーフ領域３０を含む、複数のチップ領域１０ｓに跨って延伸した状態のままである。
【００７２】
図１７（ａ）（ｂ）に示すように、階段部ＳＴＲｘ，ＳＴＲｙより内側の積層体ＬＭａｓ，ＬＭｂｓにピラーＰＬを形成する。すなわち、積層体ＬＭｂｓを貫通して接合部Ｂｐｓに到達するメモリホールを形成し、メモリホールを介して、ピラーＰＬｓの犠牲層を除去する。積層体ＬＭａｓ，ＬＭｂｓを貫通して開口することとなったメモリホールの内壁側から順に、ＳｉＯ２層／ＳｉＮ層／ＳｉＯ２層等のメモリ層ＭＥ、アモルファスシリコン層またはポリシリコン層等のチャネル層ＣＮ、及びＳｉＯ２層等のコア層ＣＲを形成する。チャネル層ＣＮはメモリホールの底部にも形成する。これにより、中央付近の高さ位置に接合部Ｂｐを有するピラーＰＬが形成される。
【００７３】
図１８（ａ）（ｂ）に示すように、積層体ＬＭｂｓの上面及び絶縁層５２の上面を覆う絶縁層５３を形成する。
【００７４】
図１８（ｂ）に示すように、階段部ＳＴＲｙより内側の積層体ＬＭａｓ，ＬＭｂｓにスリットＳＴを形成する。すなわち、絶縁層５３及び積層体ＬＭａｓ，ＬＭｂｓを貫通してｎ＋拡散領域１３に到達し、かつ、Ｘ方向に延びるスリットＳＴを形成する。この時点で、スリットＳＴ内には何も充填されていない状態とする。
【００７５】
図１９（ａ）（ｂ）に示すように、スリットＳＴを介して、積層体ＬＭａｓ，ＬＭｂｓの絶縁層ＮＬを除去する。
【００７６】
図１９（ａ）のＸ方向断面図に示すように、積層体ＬＭａｓ，ＬＭｂｓのＸ方向の絶縁層ＮＬがすべて除去され、絶縁層ＯＬ間にギャップが配置された積層体ＬＭａｇ，ＬＭｂｇが形成される。
【００７７】
図１９（ｂ）のＹ方向断面図に示すように、少なくともメモリ部ＭＥＭ内に配置される積層体ＬＭａｓ，ＬＭｂｓの絶縁層ＮＬがすべて除去され、絶縁層ＯＬ間にギャップが配置された積層体ＬＭａｇ，ＬＭｂｇが形成される。より好ましくは、積層体ＬＭｂｓにおいて、階段部ＳＴＲｙ直上より更にＹ方向に沿って周辺回路ＰＥＲ側の所定範囲内の絶縁層ＮＬが除去される。
【００７８】
ただし、絶縁層ＮＬが除去される範囲は、少なくとも周辺回路ＰＥＲに至る手前までの範囲とする。よって、少なくとも周辺回路ＰＥＲ上に配置される積層体ＬＭｂｇの絶縁層ＮＬは除去されずに残る。
【００７９】
また、周辺回路ＰＥＲが配置される側のカーフ領域３０及びスクライブライン４０においても、絶縁層ＮＬは除去されずに残る。更に、少なくとも周辺回路ＰＥＲが配置される側とは反対側のスクライブライン４０においても、絶縁層ＮＬは除去されずに残る。より好ましくは、周辺回路ＰＥＲが配置される側とは反対側のカーフ領域３０においても絶縁層ＮＬが除去されずに残る。
【００８０】
絶縁層ＮＬが除去される範囲はスリットＳＴから所定の範囲内である。積層体ＬＭａｓ，ＬＭｂｓにおけるスリットＳＴの形成位置を調整することで、絶縁層ＮＬが除去される範囲を上記のように設定することができる。
【００８１】
図２０（ａ）（ｂ）に示すように、スリットＳＴを介して、絶縁層ＮＬが除去されて生じた積層体ＬＭａｇ，ＬＭｂｇのギャップにタングステンまたはモリブデン等の導電材料を充填する。
【００８２】
図２０（ａ）のＸ方向断面図に示すように、絶縁層ＯＬ間にワード線ＷＬが積層された積層体ＬＭａ，ＬＭｂが形成される。
【００８３】
図２０（ｂ）のＹ方向断面図に示すように、少なくともメモリ部ＭＥＭ内に配置される絶縁層ＯＬ間にワード線ＷＬが積層され、周辺回路ＰＥＲ、周辺回路ＰＥＲ側のカーフ領域３０、及びスクライブライン４０上方の絶縁層ＯＬ間が絶縁層ＮＬである積層体ＬＭａ，ＬＭｂが形成される。また、積層体ＬＭａ，ＬＭｂにおいて、周辺回路ＰＥＲが配置される側とは反対側のスクライブライン４０上、より好ましくはカーフ領域３０上の絶縁層ＯＬ間が絶縁層ＮＬのままである。
【００８４】
換言すれば、積層体ＬＭｂにおいて、メモリ部ＭＥＭ内にワード線ＷＬから構成される導電領域６１（図２参照）が配置され、周辺領域ＰＥＲの領域及び周辺領域ＰＥＲ側のカーフ領域３０に絶縁層ＮＬから構成される絶縁領域６２（図２参照）が配置される第１の層ＦＬが形成される。
【００８５】
以上のように、メモリ部ＭＥＭ内の絶縁層ＮＬが除去され導電層に置き換えられることで、メモリ部ＭＥＭに配置されるメモリセルＭＣに接続されるワード線ＷＬが形成される。また、周辺領域ＰＥＲ内の絶縁層ＮＬが導電層に置き換えられることなく残ることで、この後の工程でトランジスタＴＲ上の積層体ＬＭｂを貫通して形成されるコンタクトＣＳがショートしてしまうことを抑制できる。
【００８６】
なお、図１８〜図２０に示すように、積層体ＬＭａｓ，ＬＭｂｓの少なくとも一部の絶縁層ＮＬを導電層（ワード線ＷＬ）に置き換えて積層体ＬＭａ，ＬＭｂを形成する処理を、リプレース処理などと呼ぶことがある。
【００８７】
図２１（ｂ）のＹ方向断面図に示すように、スリットＳＴの内壁側から順に、例えば絶縁層５１及び導電層５０を充填し、ソース線コンタクトＬＩを形成する。スリットＳＴをソース線コンタクトＬＩとして機能させない場合は、スリットＳＴ内にＳｉＯ２層またはＳｉＮ層等の絶縁層を充填してもよい。
【００８８】
図２２（ａ）のＸ方向断面図に示すように、絶縁層５３，５２を貫通し、ゲート電極ＧＥに到達するコンタクトＣＳを形成する。すなわち、トランジスタＴＲ上方において、絶縁層５３，５２を貫通し、接合部Ｂｓに到達するコンタクトホールを形成する。コンタクトホールを介して、接合部Ｂｓ及びコンタクトＣＳｓに充填される犠牲層を除去し、コンタクトＣＳｓ、接合部Ｂｓ、及びそれらの上方のコンタクトホールを導電材料で充填して、接合部Ｂｃを有するコンタクトＣＳを形成する。
【００８９】
また、絶縁層５３，５２を貫通し、階段部ＳＴＲｘの各段のワード線ＷＬに到達するコンタクトＣＣを形成する。すなわち、絶縁層５３，５２を貫通し、さらに、階段部ＳＴＲｘの各段の上層の絶縁層ＯＬを貫通するコンタクトホールを形成する。コンタクトホールを導電材料で充填して、階段部ＳＴＲｘの各段の下層のワード線ＷＬに接続されるコンタクトＣＣを形成する。
【００９０】
図２２（ｂ）のＹ方向断面図に示すように、絶縁層５３、積層体ＬＭｂの絶縁層ＯＬ，ＮＬ、及び絶縁層５２を貫通し、ゲート電極ＧＥに到達するコンタクトＣＳを形成する。すなわち、トランジスタＴＲ上方において、絶縁層５３、及び積層体ＬＭｂを貫通し、接合部Ｂｓに到達するコンタクトホールを形成する。コンタクトホールを介して、接合部Ｂｓ及びコンタクトＣＳｓに充填される犠牲層を除去し、コンタクトＣＳｓ、接合部Ｂｓ、及びそれらの上方のコンタクトホールを導電材料で充填して、接合部Ｂｃを有するコンタクトＣＳを形成する。
【００９１】
図２３（ａ）（ｂ）に示すように、絶縁層５３を覆う絶縁層５４を形成する。メモリ部ＭＥＭにおいて、絶縁層５４，５３を貫通し、ピラーＰＬのチャネル層ＣＮに接続するプラグＣＨと、絶縁層５４中にプラグＣＨの上端に接続するビット線ＢＬとを形成する。周辺回路ＰＥＲにおいて、絶縁層５４を貫通し、コンタクトＣＳの上端に接続するプラグＶ０を形成する。
【００９２】
図２３（ａ）のＸ方向断面図に示すように、階段部ＳＴＲｘにおいて、絶縁層５４を貫通し、各々のコンタクトＣＣの上端に接続するプラグＶ０を形成する。
【００９３】
図２３（ｂ）のＹ方向断面図に示すように、メモリ部ＭＥＭにおいて、絶縁層５４を貫通し、ソース線コンタクトＬＩの導電層５０に接続するプラグＶ０を形成する。
【００９４】
以上により、積層体ＬＭａ，ＬＭｂの少なくとも一部がＹ方向に延伸した構造物がウェハ１０上に形成される。その様子を図２４に示す。図２４は、実施形態１にかかる半導体記憶装置１の製造処理におけるウェハ１０上の構成物を模式的に示す図である。
【００９５】
図２４（ａ）は、ウェハ１０上に形成された積層体ＬＭａの配置を示す平面図である。図２４（ａ）に示すように、Ｘ方向において、積層体ＬＭａは各メモリ部ＭＥＭ内に配置される。Ｙ方向の周辺回路ＰＥＲ側において、積層体ＬＭａは各メモリ部ＭＥＭ内に配置される。Ｙ方向の周辺回路ＰＥＲと反対側において、積層体ＬＭａは、互いに近接する２つのメモリ部ＭＥＭに跨って配置される。
【００９６】
図２４（ｂ）は、ウェハ１０上に形成された積層体ＬＭｂの配置を示す平面図である。図２４（ｂ）に示すように、Ｘ方向において、積層体ＬＭｂは各メモリ部ＭＥＭ内に配置される。Ｙ方向において、積層体ＬＭｂは、Ｙ方向に並ぶチップ領域１０ｓ内のメモリ部ＭＥＭに跨って配置される。
【００９７】
図２４（ｃ）は、ウェハ１０上に形成された構造物のＹ方向の断面図である。図２４（ｃ）に示すように、Ｙ方向において、積層体ＬＭａは、１つのメモリ部ＭＥＭの周辺回路ＰＥＲ側の端部から、周辺回路ＰＥＲと反対側のスクライブライン４０を含んだカーフ領域３０、及びもう１つの近接するメモリ部ＭＥＭの周辺回路ＰＥＲ側の端部まで延びる。Ｙ方向において、積層体ＬＭｂは、周辺回路ＰＥＲ、及び周辺回路ＰＥＲが配置される側のスクライブライン４０を含んだカーフ領域３０をも覆って延びる。
【００９８】
以上のような構造物が形成されたウェハ１０をスクライブライン４０においてダイシングすることで、基板１０ｃに切り出された半導体記憶装置１が得られる。上述のように、少なくともスクライブライン４０上に配置される第１の層ＦＬがワード線ＷＬに置き換えられることなく絶縁層ＮＬとなっており、より好ましくはカーフ領域３０上に配置される第１の層ＦＬがワード線ＷＬに置き換えられることなく絶縁層ＮＬとなっていることで、コンタミネーション及びパーティクルの発生を抑制しつつ、ダイシングを行うことができる。その後、切り出された半導体記憶装置１はパッケージングされる。
【００９９】
以上により、実施形態１の半導体記憶装置１の製造処理が終了する。
【０１００】
３次元不揮発性メモリは、例えば複数の配線層が絶縁層を介して積層される積層体に３次元にメモリセルを配置することで形成される。ウェハ上に形成した積層体の４方向を分断することで、個々のメモリ部が電気的に分離され、１つのプレーンとして機能する。
【０１０１】
しかしながら、積層構造を有するメモリ部と、概ねブロック状の絶縁層が配置されるメモリ部周辺とでは構成材料が大きく異なる。このため、メモリ部の積層体に膨張または収縮等の応力による歪みが生じ、メモリ部内にマトリクス状にピラーを配置する際、ピラーの位置ずれが起きてしまうことがある。
【０１０２】
実施形態１のウェハ１０によれば、積層体ＬＭａｓ，ＬＭｂｓの少なくとも一部の層ＦＬ，ＯＬが、Ｙ方向に隣接するチップ領域１０ｓに跨って延伸する。これにより、メモリ部ＭＥＭとその周辺領域における材料の差が小さくなり、応力が緩和される。また、積層体ＬＭａｓ，ＬＭｂｓがＹ方向に固定され、膨張または収縮等による歪みが生じ難くなる。よって、例えばメモリ部ＭＥＭ内においてピラーＰＬの位置ずれが起きてしまうことを抑制できる。
【０１０３】
実施形態１のウェハ１０によれば、積層体ＬＭａｓ，ＬＭｂｓを貫通してＸ方向に延びるスリットＳＴ位置を調整する。これにより、メモリ部ＭＥＭに導電領域６１を配置してワード線ＷＬとして機能させ、周辺回路ＰＥＲに絶縁領域６２を配置して、例えばトランジスタＴＲに接続されるコンタクトＣＳとのショートを抑制することができる。また、少なくともスクライブライン４０、より好ましくはカーフ領域３０に絶縁領域６２を配置することで、ダイシング時のコンタミネーション及びパーティクルを抑制することができる。
【０１０４】
（変形例１）
次に、図２５及び図２６を用いて、実施形態１の変形例１の半導体記憶装置１ａについて説明する。変形例１の半導体記憶装置１ａは、上層の積層体ＬＭｂａではなく、下層の積層体ＬＭａａの一部が周辺回路ＰＥＲ側へと延伸している点が、上述の実施形態１とは異なる。それ以外の構成には、上述の実施形態１と同様の符号を付して説明を省略する。
【０１０５】
図２５は、実施形態１の変形例１にかかる半導体記憶装置１ａの階段部ＳＴＲｙａ，ＳＴＲｙｂ及び周辺回路ＰＥＲの構成例を示す断面図である。図２５のＹ方向断面図に示すように、半導体記憶装置１ａは、基板１０ｃ上に積層体ＬＭａａを備え、積層体ＬＭａａ上に接合層Ｂｉを介して積層体ＬＭｂａを備える。積層体ＬＭａａ，ＬＭｂａもまた、第１の層ＦＬ及び第２の層としての絶縁層ＯＬが複数積層された構造を有する。
【０１０６】
積層体ＬＭａａは、ダミー階段として階段部ＳＴＲｙａを備える。階段部ＳＴＲｙａの段数および高さは、例えば周辺回路ＰＥＲを配置する最小限のスペースが確保されるよう調整されている。階段部ＳＴＲｙａは絶縁層５２により覆われている。積層体ＬＭａａにおいて、階段部ＳＴＲｙａの上層の第１の層ＦＬ、絶縁層ＯＬ、及び接合層Ｂｉは周辺回路ＰＥＲ上へと延び、周辺回路ＰＥＲ側の基板１０ｃ端部にまで達する。
【０１０７】
積層体ＬＭａａの第１の層ＦＬは、階段部ＳＴＲｙａを含むメモリ部ＭＥＭ内では、タングステン層またはモリブデン層等の導電層から構成される導電領域となっている。積層体ＬＭａａの第１の層ＦＬは、メモリ部ＭＥＭ外の周辺回路ＰＥＲへと向かう所定位置から、周辺回路ＰＥＲ上、および基板１０ｃの端部に至るまでの領域では、ＳｉＮ層等の絶縁層ＮＬから構成される絶縁領域となっている。
【０１０８】
積層体ＬＭｂａは、ダミー階段として階段部ＳＴＲｙｂを備える。積層体ＬＭｂａに含まれる第１の層ＦＬ及び絶縁層ＯＬの全ての層は階段部ＳＴＲｙｂを構成し、積層体ＬＭｂａは周辺回路ＰＥＲ上にまで延伸することなく、周辺回路ＰＥＲが配置される側においてメモリ部ＭＥＭ内に留まっている。階段部ＳＴＲｙｂは、例えば積層体ＬＭｂａの上面と略同じ高さ位置まで絶縁層５２で覆われている。絶縁層５２上には絶縁層５３が配置され、絶縁層５３上には絶縁層５４が配置される。周辺回路ＰＥＲのコンタクトＣＳは、絶縁層５３，５２、接合層Ｂｉ、及び積層体ＬＭａａを貫通してトランジスタＴＲのゲート電極ＧＥに接続される。
【０１０９】
変形例１の半導体記憶装置１ａにおいては、製造処理の手順が実施形態１とは異なる。図２６を用いて、変形例１の半導体記憶装置１ａの製造処理の例について説明する。図２６は、実施形態１の変形例１にかかる半導体記憶装置１ａの製造処理の手順の一例を示すフロー図である。なお、以下の説明においては、リプレース前後を区別することなく、いずれも積層体ＬＭａａ，ＬＭｂａと呼ぶ。
【０１１０】
図２６に示すように、２段（２Ｔｉｅｒ）に構成される積層体ＬＭａａ，ＬＭｂａのうちの１段目（Ｔｉｅｒ１）の積層体ＬＭａａの特に階段部ＳＴＲｙａを構成することとなる下層のみを積層する（ステップＳ１０１）。
【０１１１】
積層体ＬＭａａのＸ方向両側に積層体ＬＭａａに形成されるべき階段部ＳＴＲｘの下層部分を形成し、Ｙ方向片側に階段部ＳＴＲｙａを形成する（ステップＳ１０２）。
【０１１２】
積層体ＬＭａａのＸ方向両側、及びＹ方向片側に、周辺回路ＰＥＲを形成する（ステップＳ１０３）。
【０１１３】
１段目（Ｔｉｅｒ１）の積層体ＬＭａａの上層を積層する（ステップＳ１０４）。
【０１１４】
積層体ＬＭａａのＸ方向両側に、積層体ＬＭａａに形成されるべき階段部ＳＴＲｘの上層部分を形成する（ステップＳ１０５）。
【０１１５】
１段目（Ｔｉｅｒ１）の積層体ＬＭａａにピラーＰＬの下側構造に犠牲層が充填されたピラーを形成する（ステップＳ１０６）。
【０１１６】
２段目（Ｔｉｅｒ２）の積層体ＬＭｂａを積層する（ステップＳ１０７）。
【０１１７】
積層体ＬＭｂａのＸ方向両側に更に階段部ＳＴＲｘを形成し、Ｙ方向片側に階段部ＳＴＲｙｂを形成する（ステップＳ１０８）。
【０１１８】
積層体ＬＭａａ，ＬＭｂａにピラーＰＬを形成する（ステップＳ１０９）。
【０１１９】
積層体ＬＭａａ，ＬＭｂａの少なくとも一部の絶縁層ＮＬを導電層（ワード線ＷＬ）にリプレースする（ステップＳ１１０）。
【０１２０】
階段部ＳＴＲｘにコンタクトＣＣを形成し、周辺回路ＰＥＲにコンタクトＣＳを形成する（ステップＳ１１１）。
【０１２１】
階段部ＳＴＲｘのコンタクトＣＣ上及び周辺回路ＰＥＲのコンタクトＣＳ上にプラグＶ０を形成し、更に上層配線と接続する。メモリ部ＭＥＭのピラーＰＬ上にプラグＣＨを形成し、更にビット線ＢＬと接続する（ステップＳ１１２）。
【０１２２】
以上により、変形例１の半導体記憶装置１ａの製造処理が終了する。
【０１２３】
変形例１の半導体記憶装置１ａも、実施形態１の半導体記憶装置１と同様の効果を奏する。
【０１２４】
（変形例２）
次に、図２７及び図２８を用いて、実施形態１の変形例２の半導体記憶装置１ｂについて説明する。変形例２の半導体記憶装置１ｂは、上層の積層体ＬＭｂに加え、下層の積層体ＬＭａａの一部が周辺回路ＰＥＲ側へと延伸している点が、上述の実施形態１とは異なる。
【０１２５】
図２７は、実施形態１の変形例２にかかる半導体記憶装置１ｂの階段部ＳＴＲｙａ及び周辺回路ＰＥＲの構成例を示す断面図である。図２７のＹ方向断面図に示すように、半導体記憶装置１ｂは、基板１０ｃ上に積層体ＬＭａａを備え、積層体ＬＭａａ上に接合層Ｂｉを介して積層体ＬＭｂを備える。つまり、半導体記憶装置１ｂは、変形例１の半導体記憶装置１ａの積層体ＬＭａａと、実施形態１の半導体記憶装置１の積層体ＬＭｂとが組み合わされた形状を備える。
【０１２６】
図２８は、実施形態１の変形例２にかかる半導体記憶装置１ｂの製造処理の手順の一例を示すフロー図である。図２８に示すように、半導体記憶装置１ｂは、積層体ＬＭａａの加工を変形例１の半導体記憶装置１ａの製造処理におけるステップＳ１０１〜Ｓ１０６と同様に行い、積層体ＬＭｂの加工を実施形態１の半導体記憶装置１の製造処理における図１４〜図１７までの処理と同様に行い（ステップＳ２０７〜Ｓ２０９）、ワード線ＷＬのリプレース（ステップＳ２１０）、各コンタクトＣＣ，ＣＳ等の形成（ステップＳ２１１）、及び上層配線の形成（ステップＳ２１２）を行うことで製造される。換言すれば、半導体記憶装置１ｂにおける製造処理は、ステップＳ２０８においてＹ方向に階段部ＳＴＲｙｂを形成しない点のみが、上述の変形例１の半導体記憶装置１ａの製造処理と異なる。
【０１２７】
変形例２の半導体記憶装置１ｂも、実施形態１の半導体記憶装置１と同様の効果を奏する。
【０１２８】
［実施形態２］
図２９及び図３０を用いて、実施形態２にかかる半導体記憶装置２について説明する。実施形態２の半導体記憶装置２は、半導体記憶装置２の有するプレーンの数が上述の実施形態１とは異なる。
【０１２９】
図２９は、実施形態２にかかる半導体記憶装置２の構成例を示す図である。図２９左側の平面図に示すように、半導体記憶装置２は、１つの基板２１０ｃ内に、Ｘ方向×Ｙ方向が４個×４個で合計１６個のプレーンを有する。つまり、基板２１０ｃの中央部に配置される素子領域２２０は、１６組のメモリ部ＭＥＭ及び周辺回路ＰＥＲを有する。
【０１３０】
Ｙ方向において、基板２１０ｃの最外列に配置されるプレーンにおいては、メモリ部ＭＥＭが基板２１０ｃの外側寄り（カーフ領域２３０寄り）に配置され、センスアンプＳＡ等の周辺回路ＰＥＲが基板２１０ｃの内側寄りに配置される。
【０１３１】
Ｙ方向において、基板２１０ｃの内側の２列に配置されるプレーンにおいては、メモリ部ＭＥＭが基板２１０ｃの内側寄りに配置され、隣接するプレーン同士のメモリ部ＭＥＭが近接した状態となっている。一方、センスアンプＳＡ等の周辺回路ＰＥＲが基板２１０ｃの外側寄りに配置される。また、各メモリ部ＭＥＭのＸ方向の両側にはロウデコーダＲＤ等の周辺回路ＰＥＲが配置される。
【０１３２】
図２９右側のＹ方向断面図に示すように、最外列のプレーンとその内側のプレーンとでは、メモリ部ＭＥＭは互いの周辺回路ＰＥＲ２つ分を隔てて配置される。一方、内側のプレーン同士では、２つのメモリ部ＭＥＭが周辺回路ＰＥＲ等を介することなく互いに接している。異なるプレーンに属するこれらのメモリ部ＭＥＭは、それぞれが周辺回路ＰＥＲを伴って互いに独立して動作する。したがって、これらのメモリ部ＭＥＭは互いに電気的に分離されている。
【０１３３】
これらのメモリ部ＭＥＭが電気的に如何に分離されているかを図３０に示す。図３０は、実施形態２にかかる半導体記憶装置２のメモリ部ＭＥＭにおける電気的分離の様子を示す断面図である。
【０１３４】
図３０（ａ）に示すように、最外列のプレーンとその内側のプレーンとでのメモリ部ＭＥＭ間の電気的な分離は、上述の実施形態１等と同様、周辺回路ＰＥＲ上方に配置される第１の層の絶縁層から導電層へのリプレースを抑制することで実現させることができる。つまり、２つのメモリ部ＭＥＭ内には第１の層の導電領域２６１が配置され、２つのメモリ部ＭＥＭ間の周辺回路ＰＥＲの領域には第１の層の絶縁領域２６２が配置されるように構成することができる。
【０１３５】
図３０（ｂ）に示すように、内側のプレーン同士でのメモリ部ＭＥＭ間の電気的な分離も、これらメモリ部ＭＥＭの境界に配置される第１の層の絶縁層から導電層へのリプレースを抑制することで実現させることができる。より具体的には、これらのメモリ部ＭＥＭ内において、それぞれ最も内側寄り、すなわち、もう一方のメモリ部ＭＥＭ寄りのスリットＳＴｃの配置を調整し、ワード線ＷＬのリプレース処理でメモリ部ＭＥＭの境界においてすべての絶縁層が除去されず一部分が残るように、スリットＳＴｃ同士を互いに所定距離離間させる。これにより、２つのメモリ部ＭＥＭ内には第１の層の導電領域２６１が配置され、２つのメモリ部ＭＥＭの境界には第１の層の絶縁領域２６２が配置されるように構成することができる。
【０１３６】
実施形態２の半導体記憶装置２も、実施形態１の半導体記憶装置１と同様の効果を奏する。
【０１３７】
［その他の実施形態］
上述の実施形態１等では、半導体記憶装置１が２段（２Ｔｉｅｒ）に構成された積層体ＬＭａ，ＬＭｂを備えることとしたがこれに限られない。半導体記憶装置は積層体を１段のみ備えていてもよく、また、３段以上の積層体を備えていてもよい。
【０１３８】
上述の実施形態１，２等の例によらず、半導体記憶装置が備えるプレーンの数は幾つであっても構わない。
【０１３９】
上述の実施形態１，２等の例によらず、周辺回路はメモリ部の下方、つまり、メモリ部と基板との間に配置されてもよい。
【０１４０】
上述の実施形態１，２等の構成に加え、半導体記憶装置は例えばカーフ領域にエッジシール（クラックストッパ）を有していてもよい。エッジシールは、積層体を貫通し絶縁層等が埋め込まれた溝状の構成である。エッジシールにより、例えばダイシング時などに基板の縁に生じた積層体の層方向の亀裂が素子領域にまで進入してしまうことを抑制できる。
【０１４１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４２】
１…半導体記憶装置、１０…ウェハ、１０ｃ…基板、２０…素子領域、３０…カーフ領域、４０…スクライブライン、６１…導電領域、６２…絶縁領域、ＦＬ…第１の層、ＬＭａ，ＬＭｂ…積層体、ＭＣ…メモリセル、ＭＥＭ…メモリ部、ＮＬ，ＯＬ…絶縁層、ＰＥＲ…周辺回路、ＰＬ…ピラー、ＲＤ…ロウデコーダ、ＳＡ…センスアンプ、ＳＴ…スリット、ＳＴＲｘ，ＳＴＲｙ…階段部、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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