(57)【要約】【課題】ＭＩＭキャパシタの誘電体層剥がれ箇所における部分放電の発生を抑制すること。【解決手段】半導体装置１のＭＩＭキャパシタ２０は、図６に示されるように、下電極２１と上電極２３との間に誘電体層２２を含んで構成されており、誘電体層２２の内部に設けられ、下電極２１及び上電極２３に対して平行に延びると共に、下電極２１及び上電極２３のいずれとも電気的に遮断された浮遊電極５０を備える。【選択図】図１
2020120110.tif 000002
【特許請求の範囲】
【請求項１】
下電極と上電極との間に誘電体層を含んで構成されるＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）キャパシタを有する半導体装置であって、
前記誘電体層の内部に設けられ、前記下電極及び前記上電極に対して平行に延びると共に、前記下電極及び前記上電極のいずれとも電気的に遮断された浮遊電極を備える、半導体装置。
【請求項２】
前記浮遊電極と前記下電極との間隔は、前記浮遊電極と前記上電極との間隔よりも狭い、請求項１記載の半導体装置。
【請求項３】
前記浮遊電極と前記下電極との間隔は、前記誘電体層の厚さの１／１０以下である、請求項２記載の半導体装置。
【請求項４】
前記下電極の前記誘電体層に接する面は金によって形成されており、
前記誘電体層はシリコン窒化膜を含んで形成されている、請求項１から請求項３のいずれか一項記載の半導体装置。
【請求項５】
前記ＭＩＭキャパシタにおける積層方向から見ると、前記誘電体層の領域は、前記下電極の領域を包含している、請求項１から請求項４のいずれか一項記載の半導体装置。
【請求項６】
前記浮遊電極は、金を含まずに形成されている、請求項１から請求項５のいずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関する。
【背景技術】
【０００２】
高電子移動度トランジスタ（ＨＥＭＴ：High Electron MobilityTransistor）を形成する際、積層型のキャパシタが設けられることがある。例えば下記特許文献１には、半導体基板上に設けられる下部電極、誘電体膜、及び上部電極を有するＭＩＭ（ＭＩＭ：Metal Insulator Metal）構造のキャパシタ（ＭＩＭキャパシタ）の製造方法が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−５６８８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、一部のＭＩＭキャパシタは、実使用時に短期間で故障してしまう場合がある。このような故障の原因として、ＭＩＭキャパシタを含む集積回路チップをパッケージ等に実装する際に、ＭＩＭキャパシタの誘電体膜が電極から剥がれてしまい、剥がれた箇所において部分放電が発生し、最終的に絶縁破壊（全路破壊）が起こることが考えられる。
【０００５】
本開示の一側面の目的は、ＭＩＭキャパシタの誘電体層剥がれ箇所における部分放電の発生を抑制することである。
【課題を解決するための手段】
【０００６】
本開示の一側面に係る半導体装置は、下電極と上電極との間に誘電体層を含んで構成されるＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）キャパシタを有する半導体装置であって、誘電体層の内部に設けられ、下電極及び上電極に対して平行に延びると共に、下電極及び上電極のいずれとも電気的に遮断された浮遊電極を備える。
【発明の効果】
【０００７】
本開示の一側面によれば、ＭＩＭキャパシタの誘電体層剥がれ箇所における部分放電の発生を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本開示の一態様に係る半導体装置を示す断面図である。
【図２Ａ】図２Ａは、図１に示す半導体装置の製造方法を説明する図である。
【図２Ｂ】図２Ｂは、図１に示す半導体装置の製造方法を説明する図である。
【図３Ａ】図３Ａは、図１に示す半導体装置の製造方法を説明する図である。
【図３Ｂ】図３Ｂは、図１に示す半導体装置の製造方法を説明する図である。
【図４Ａ】図４Ａは、図１に示す半導体装置の製造方法を説明する図である。
【図４Ｂ】図４Ｂは、図１に示す半導体装置の製造方法を説明する図である。
【図４Ｃ】図４Ｃは、図１に示す半導体装置の製造方法を説明する図である。
【図５】図５は、比較例に係るＭＩＭキャパシタを模式的に示す図である。
【図６】図６は、本開示の一態様に係る半導体装置のＭＩＭキャパシタを模式的に示す図である。
【発明を実施するための形態】
【０００９】
本開示の実施形態に係る半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。本開示は以下の例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意図及び範囲内での全ての変更が含まれることが意図される。
【００１０】
図１は、本実施形態に係る半導体装置１を示す断面図である。半導体装置１は、基板２上に設けられており、トランジスタ（不図示）とＭＩＭキャパシタ２０とを含んで構成されている。半導体装置１に含まれるトランジスタ（不図示）とＭＩＭキャパシタ２０とは、基板２上において互いに異なる箇所に設けられる。図１は、半導体装置１のうち、ＭＩＭキャパシタ２０が設けられた箇所を示している。以下では、半導体装置１の構成のうちＭＩＭキャパシタ２０を主に説明し、トランジスタ（不図示）の説明を省略する。基板２は、結晶成長用の基板である。基板２として、例えばＳｉＣ基板、ＧａＮ基板、又はサファイア（Ａｌ２Ｏ３）基板、等が挙げられる。本実施形態では、基板２はＳｉＣ基板である。以下では、半導体装置１に含まれる各構成が積層する方向を積層方向と記載し、当該積層方向に直交する方向を水平方向と記載する場合がある。
【００１１】
半導体装置１は、基板２側から順に、半導体積層体１１と、パーシベーション膜１２と、絶縁膜１６と、二酸化ケイ素膜１９と、ＭＩＭキャパシタ２０と、を含んで構成されている。
【００１２】
半導体積層体１１は、基板２上にエピタキシャル成長した半導体層の積層体である。半導体積層体１１は、例えば、基板２の表面から順に、バッファ層、チャネル層、バリア層、及びキャップ層を含む。本実施形態の半導体装置１に含まれるトランジスタ（不図示）は、例えば高電子移動度トランジスタ（ＨＥＭＴ）であり、チャネル層とバリア層との界面のチャネル層側に２次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）が生じることにより、チャネル層内にチャネル領域が形成される。バッファ層は例えばＡｌＮ層であり、チャネル層は例えばＧａＮ層であり、バリア層は例えばＡｌＧａＮ層であり、キャップ層は例えばＧａＮ層である。
【００１３】
パーシベーション膜１２は、半導体積層体１１の表面を保護する保護膜であり、半導体積層体１１上に設けられる。パーシベーション膜１２は、例えば第１の絶縁膜と第２の絶縁膜とを有してもよい。第１の絶縁膜は、第２の絶縁膜よりもエッチング耐性を高める観点から、減圧ＣＶＤ（Low Pressure Chemical Vapor Deposition；ＬＰＣＶＤ）法によって形成される場合がある。ＬＰＣＶＤ法は、成膜圧力を下げ、成膜温度を高くすることによって、緻密な膜を形成する方法である。第１の絶縁膜の厚さの下限値は例えば１０ｎｍであり、上限値は例えば５０ｎｍである。第２の絶縁膜は、第１の絶縁膜上に設けられる。第２の絶縁膜は、第１の絶縁膜よりもエッチング耐性を低くする観点から、プラズマＣＶＤ法によって形成されてもよい。プラズマＣＶＤ法の成膜温度はＬＰＣＶＤ法の成膜温度よりも低温であるため、第２の絶縁膜の膜質は、第１の絶縁膜よりも疎である。第２の絶縁膜のＳｉ組成は第１の絶縁膜のＳｉ組成よりも小さい。また、第２の絶縁膜の屈折率は、第１の絶縁膜の屈折率よりも小さい。第２の絶縁膜の厚さの下限値は例えば３０ｎｍであり、上限値は例えば５００ｎｍである。
【００１４】
絶縁膜１６は、パーシベーション膜１２上に設けられた絶縁膜である。絶縁膜１６の厚さは、例えば１５０ｎｍ以上４００ｎｍ以下である。本実施形態では、絶縁膜１６は、窒化ケイ素膜である。絶縁膜１６は、半導体積層体１１の表面（詳細にはパーシベーション膜上）を覆っており、半導体積層体１１とＭＩＭキャパシタ２０との間に位置する。なお、絶縁膜１６は、トランジスタ（不図示）のゲートとフィールドプレートとを絶縁する。
【００１５】
二酸化ケイ素膜１９は、ＭＩＭキャパシタ２０の下地膜として機能する絶縁膜である。二酸化ケイ素膜１９が設けられることによって、基板２とＭＩＭキャパシタ２０の下電極２１（詳細は後述）との距離が大きくなり、下電極２１から基板２へのリーク電流を低減できる。二酸化ケイ素膜１９の厚さは、例えば１００ｎｍ以上４００ｎｍ以下である。
【００１６】
ＭＩＭキャパシタ２０は、積層方向に沿って順に積層される下電極２１と、誘電体層２２と、上電極２３と、を有している。すなわち、ＭＩＭキャパシタ２０は、下電極２１と上電極２３との間に誘電体層２２を含んで構成されている。
【００１７】
下電極２１は、ＭＩＭキャパシタ２０における下側（基板２側）に位置する導電層であり、二酸化ケイ素膜１９上に設けられる。下電極２１は、例えば金系の金属層である。より詳細には、下電極２１は、例えばチタン及びタングステンを含む金属層であり、その上面（誘電体層２２に接する面）が金により形成されている。下電極２１は、単層構造を有してもよいし、多層構造を有してもよい。下電極２１の厚さは、例えば１００ｎｍ以上４００ｎｍ以下である。
【００１８】
誘電体層２２は、下電極２１と上電極２３との間に位置する。誘電体層２２の厚さは、例えば５０ｎｍ以上４００ｎｍ以下である。誘電体層２２は、下誘電体層２２ａと、上誘電体層２２ｂと、浮遊電極５０とを有している。浮遊電極５０は、誘電体層２２の内部に設けられている。
【００１９】
下誘電体層２２ａは、下電極２１を覆う絶縁膜である。下誘電体層２２ａは、例えばシリコン窒化膜により形成されている。下誘電体層２２ａは、下電極２１だけでなく二酸化ケイ素膜１９にも接触しており、下電極２１は、下誘電体層２２ａと二酸化ケイ素膜１９とによって封止される。下誘電体層２２ａの厚さは、例えば１０ｎｍ以上８０ｎｍ以下である。下誘電体層２２ａの端部（水平方向の端部）は、水平方向において二酸化ケイ素膜１９の側面よりも外側に突出しており、二酸化ケイ素膜１９の側面を露出している。このため、下誘電体層２２ａの端部は、二酸化ケイ素膜１９に対する庇になり絶縁膜１６と離間している。これにより、絶縁膜１６を介した誘電体層２２から基板２へのリーク電流を低減できる。下誘電体層２２ａの端部は、例えば０．５μｍ以上２μｍ以下の範囲にて、二酸化ケイ素膜１９の側面から突出する。この場合、当該端部の構造強度を確保しつつ、リーク電流の低減効果が奏される。上記範囲は、０．５μｍ以上１．０μｍ以下であってもよい。
【００２０】
浮遊電極５０は、下誘電体層２２ａ上に設けられる導電層である。浮遊電極５０は、金を含まずに形成されており、例えばＴｉを含む金属層である。浮遊電極５０は、単層構造を有していてもよいし、多層構造を有していてもよい。浮遊電極５０の厚さは、例えば３ｎｍ以上１０ｎｍ以下である。浮遊電極５０は、下電極２１及び上電極２３に対して平行に延びると共に、下電極２１及び上電極２３のいずれとも電気的に遮断されている。浮遊電極５０は、下電極２１寄りに設けられている。すなわち、浮遊電極５０と下電極２１との間隔は、浮遊電極５０と上電極２３との間隔よりも狭い。一例として、浮遊電極５０と下電極２１との間隔：浮遊電極５０と上電極２３との間隔＝１：９とされる。浮遊電極５０と下電極２１との間隔は、例えば、誘電体層２２全体の厚さの１／１０以下とされている。積層方向から見ると、誘電体層２２の下誘電体層２２ａ及び上誘電体層２２ｂの領域は下電極２１の領域を包含しており、下電極２１の領域は浮遊電極５０の領域を包含しており、浮遊電極５０の領域は上電極２３の領域を包含している。なお、浮遊電極５０の領域は、積層方向からみて下電極２１の領域を包含していてもよい。
【００２１】
上誘電体層２２ｂは、浮遊電極５０を覆う絶縁膜である。上誘電体層２２ｂは、例えばシリコン窒化膜により形成されている。上誘電体層２２ｂは、浮遊電極５０だけでなく下誘電体層２２ａにも接触しており、浮遊電極５０は、下誘電体層２２ａと上誘電体層２２ｂとによって封止される。上誘電体層２２ｂの厚さは、例えば５０ｎｍ以上４００ｎｍ以下である。
【００２２】
上電極２３は、ＭＩＭキャパシタ２０における上側に位置する導電層であり、上誘電体層２２ｂ上に設けられる。上電極２３は、下電極２１の全体に重なってもよいし、下電極２１の一部に重なってもよい。上電極２３は、例えば金系の金属層である。より詳細には、上電極２３は、例えばチタン及びタングステンを含む金属層であり、その上面が金により形成されている。上電極２３は、単層構造を有してもよいし、多層構造を有してもよい。上電極２３の厚さは、例えば１００ｎｍ以上４００ｎｍ以下である。
【００２３】
次に、図２Ａ〜図４Ｃを参照しながら、本実施形態に係る半導体装置１の製造方法の一例を説明する。図２Ａ、図２Ｂ、図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、及び図４Ｃは、本実施形態に係る半導体装置１の製造方法を説明する図である。
【００２４】
まず、図２Ａに示されるように、基板２上に半導体積層体１１、パーシベーション膜１２、絶縁膜１６、及び二酸化ケイ素膜１９を順次形成する（第１ステップ）。第１ステップでは、まず、有機金属気相成長法（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ）にて、基板２上に半導体積層体１１を成長する。つづいて、トランジスタ（不図示）の形成完了前に、半導体積層体１１が成長した基板２を覆うパーシベーション膜１２を形成する。このパーシベーション膜１２の形成にあたっては、ＬＰＣＶＤ法による第１の絶縁膜と、プラズマＣＶＤ法による第２の絶縁膜とを形成してもよい。第２の絶縁膜は、オーミック電極を覆うように設けられる。ＬＰＣＶＤ法を実施する場合、成膜温度は例えば８００℃以上９００℃以下であり、成膜圧力は例えば１０Ｐａ以上１００Ｐａ以下である。プラズマＣＶＤ法を実施する場合、成膜温度は例えば３００℃以上３５０℃以下であり、成膜圧力は例えば５０Ｐａ以上２００Ｐａ以下である。つづいて、例えばプラズマＣＶＤ法によって窒化ケイ素膜である絶縁膜１６を形成する。つづいて、例えばスパッタリング蒸着法によって二酸化ケイ素膜１９を形成する。
【００２５】
つづいて、図２Ｂに示されるように、二酸化ケイ素膜１９上に下電極２１を形成する（第２ステップ）。第２ステップでは、レジストパターン（不図示）を用い、蒸着法及びリフトオフによってパターン化された下電極２１を形成する。下電極２１の厚さは、例えば１００ｎｍ以上４００ｎｍ以下とされる。
【００２６】
つづいて、図３Ａに示されるように、プラズマＣＶＤ法によって下電極２１上にシリコン窒化膜である下誘電体層２２ａを形成する（第３ステップ）。下誘電体層２２ａは、下電極２１だけでなく二酸化ケイ素膜１９にも接触するように形成される。下誘電体層２２ａの厚さは、例えば１０ｎｍ以上８０ｎｍ以下とされる。
【００２７】
つづいて、図３Ｂに示されるように、下誘電体層２２ａ上に浮遊電極５０を形成する（第４ステップ）。第４ステップでは、レジストパターン（不図示）を用い、蒸着法及びリフトオフによってパターン化された浮遊電極５０を形成する。浮遊電極５０の厚さは、例えば３ｎｍ以上１０ｎｍ以下とされる。
【００２８】
つづいて、図４Ａに示されるように、プラズマＣＶＤ法によって浮遊電極５０上にシリコン窒化膜である上誘電体層２２ｂを形成する（第５ステップ）。上誘電体層２２ｂは、浮遊電極５０だけでなく下誘電体層２２ａにも接触するように形成される。上誘電体層２２ｂの厚さは、例えば５０ｎｍ以上４００ｎｍ以下とされる。
【００２９】
つづいて、図４Ｂに示されるように、上誘電体層２２ｂ上に上電極２３を形成する（第６ステップ）。第６ステップでは、レジストパターン（不図示）を用い、蒸着法及びリフトオフによってパターン化された上電極２３を形成する。上電極２３の厚さは、例えば１００ｎｍ以上４００ｎｍ以下とされる。
【００３０】
つづいて、誘電体層２２にレジストパターン（不図示）を形成し、フッ素系ガスを用いたドライエッチングにより、図４Ｃに示されるように、レジストパターン（不図示）から露出する誘電体層２２を除去する（第７ステップ）。誘電体層２２の直下には、二酸化ケイ素膜１９が設けられている。ここでフッ素系ガスによる窒化ケイ素のエッチングレートは、酸化ケイ素よりも顕著に大きい。このため、二酸化ケイ素膜１９は、第７ステップにおけるドライエッチングのエッチングストッパとして機能する。ドライエッチングは、例えば反応性イオンエッチング（Reactive Ion Etching；ＲＩＥ）である。フッ素系ガスとしては、例えば、ＳＦ６，ＣＦ４，ＣＨＦ３，Ｃ３Ｆ６，及びＣ２Ｆ６からなる群から１つ以上が選択される。ＲＩＥ装置は、誘導結合型（Inductive Coupled Plasma；ＩＣＰ）のものであってもよい。
【００３１】
最後に、絶縁膜１６上の二酸化ケイ素膜１９をウェットエッチングすることにより（第８ステップ）、図１に示される半導体装置１が製造される。第８ステップでは、二酸化ケイ素膜１９をパターン二ングし、フッ酸系溶液であるバッファードフッ酸によりウェットエッチングする。フッ酸系溶液としてバッファードフッ酸を用いた場合、例えば、酸化ケイ素膜のエッチングレートは約３００ｎｍ／ｍｉｎであり、窒化ケイ素膜のエッチングレートは約１０ｎｍ／ｍｉｎである。第８ステップでは等方性エッチングであるウェットエッチングが実施されることから、二酸化ケイ素膜１９はサイドエッチングされる。第８ステップでは、誘電体層２２も同様にサイドエッチングされる。上述したエッチングレートの差に鑑みると、二酸化ケイ素膜１９のサイドエッチング量は、誘電体層２２のサイドエッチング量よりも顕著に大きい（図１参照）。このため、第８ステップ後、誘電体層２２の端部が二酸化ケイ素膜１９に対する庇となる。下電極２１は、誘電体層２２によりその側面が覆われ保護される。
【００３２】
以下では、比較例に係る半導体装置のＭＩＭキャパシタと比較しながら、本実施形態に係る半導体装置１のＭＩＭキャパシタ２０の作用効果について説明する。図５は、比較例に係る半導体装置のＭＩＭキャパシタ１２０を模式的に示す図である。図６は、本実施形態に係る半導体装置１のＭＩＭキャパシタ２０を模式的に示す図である。
【００３３】
図５に示されるように、比較例に係る半導体装置のＭＩＭキャパシタ１２０は、下電極１２１と、上電極１２３と、下電極１２１及び上電極１２３間に設けられた誘電体層１２２と、を含んで構成されている。ここで、ＭＩＭキャパシタ１２０を含む集積回路チップをパッケージ等に実装する際に、熱的なストレスに起因して、誘電体層１２２が電極から剥がれてしまう場合がある。このような剥がれは、例えば、誘電体層１２２と接する面に金が形成された（すなわち誘電体層１２２との密着性が低い）下電極１２１において特に顕著に発生する。誘電体層１２２が剥がれた箇所は空隙５００となり、該空隙５００において部分放電が発生し、最終的に絶縁破壊（全路破壊）が起こることが考えられる。このような部分放電は、空隙５００にかかる電圧が大きいほど、起こりやすくなる。
【００３４】
空隙５００が生じた領域を考え、電圧の印加により生じた電荷は誘電体層内を移動しないので、この構造は等価的に、誘電体層１２２で構成されるキャパシタと空隙で構成されるキャパシタの二つのキャパシタが直列に接続されたものとなる。そして下電極１２１と上電極１２３との間に印加された電圧がこの二つのキャパシタに配分されて、それぞれのキャパシタが蓄える電荷を等しくする。誘電体層１２２特性について比誘電率＝８、膜厚＝２００ｎｍ、空隙５００の特性について、比誘電率＝１、間隔２５ｎｍとし、上下電極間に１０Ｖの電圧が印加されたとすると、誘電体層１２２と、空隙５００とに５Ｖの等しい電圧が配分されると計算される。この時、空隙に２×１０８Ｖ／ｍ（０．２Ｖ／ｎｍ）といった大きな電界が生じ、部分放電が発生する可能性が高まる。
【００３５】
これに対して、本実施形態に係る半導体装置１のＭＩＭキャパシタ２０は、図６に示されるように、下電極２１と上電極２３との間に誘電体層２２を含んで構成されており、誘電体層２２は、下電極２１及び上電極２３に対して平行に延びると共に、下電極２１及び上電極２３のいずれとも電気的に遮断された浮遊電極５０を備える。そして、浮遊電極５０と下電極２１との間隔は、浮遊電極５０と上電極２３との間隔よりも狭い。
【００３６】
このように、本実施形態に係るＭＩＭキャパシタ２０では、下電極２１と上電極２３との間に設けられた誘電体層２２に、下電極２１及び上電極２３と電気的に遮断された浮遊電極５０が設けられている。誘電体層２２、すなわち下電極２１及び上電極２３の間に上述した浮遊電極５０が設けられていることによって、例えば誘電体層２２の剥がれによって生じる空隙から電極（ここでは浮遊電極５０）の距離が短くなり、空隙にかかる電圧を抑制することができ、その結果、空隙において部分放電が発生することを抑制することができる。上述したように、ＭＩＭキャパシタ２０においては電極の上面に誘電体層との密着度が低い材料（例えば金）が用いられることがあるところ、誘電体層２２においては下電極２１との境界面において上述した空隙が生じやすい。この点、浮遊電極５０と下電極２１との間隔が浮遊電極５０と上電極２３との間隔よりも狭くされていることにより、浮遊電極５０を、空隙が生じやすい下電極２１寄りに設けることができ、より好適に空隙から電極（ここでは浮遊電極５０）までの距離を短くし、空隙にかかる電圧をより好適に抑制することができる。以上のように、本実施形態に係る半導体装置１によれば、ＭＩＭキャパシタ２０の誘電体層２２剥がれ箇所における部分放電の発生を抑制することができる。
【００３７】
一例として、上述した比較例と同様に、シリコン窒化膜により形成された誘電体層２２の比誘電率＝８、膜厚＝２００ｎｍであり、空気である空隙の比誘電率＝１、空隙間隔＝２５ｎｍの場合を考える。例えば、浮遊電極５０が誘電体層２２の下端（すなわち下電極２１と接する箇所）から２０ｎｍの位置に設けられているとすると、空隙にかかる電圧は、キャパシタ全体にかかる電圧の約０．０９倍となる。キャパシタへの印加電圧Ｖｏ＝１０Ｖとすると、空隙の電圧は約０．９Ｖとなり、電界は約０．０４Ｖ／ｎｍとなる。上述した比較例で説明したように、浮遊電極５０を設けない場合には、同一の条件下で空隙には５Ｖがかかっており（電界は０．２Ｖ／ｎｍ）、浮遊電極５０を設けることによって部分放電の発生を抑制できることがわかる。
【００３８】
なお、誘電体層の一部の微小領域が剥がれることによって空隙が生じた場合には、ＭＩＭキャパシタのキャパシタンスはほとんど変化しないため、集積回路は問題なく動作し、誘電体層の剥がれを電気的特性から検出することは実質的に困難であった。そのため、誘電体層の剥がれに起因したＭＩＭキャパシタの経時変化による故障については、従来、防ぐことが困難であった。この点、本実施形態に係る半導体装置１のＭＩＭキャパシタ２０のように、浮遊電極５０を設けて、空隙が発生したとしても部分放電を抑制することができる構成を採用することにより、ＭＩＭキャパシタの早期の故障を防止することができる。
【００３９】
本実施形態に係る半導体装置１のＭＩＭキャパシタ２０では、浮遊電極５０と下電極２１との間隔は、誘電体層２２の厚さの１／１０以下である。これにより、浮遊電極５０を、空隙が生じやすい下電極２１寄りに適切に設けることができ、空隙にかかる電圧をより好適に抑制することができる。
【００４０】
本実施形態に係る半導体装置１のＭＩＭキャパシタ２０において、下電極２１の誘電体層２２に接する面は金によって形成されており、誘電体層２２はシリコン窒化膜を含んで形成されている。下電極２１の誘電体層２２に接する面が、誘電体層２２を形成するシリコン窒化膜との密着度が低い金により形成されることによって、誘電体層２２における下電極２１寄りの領域において空隙が生じやすくなるが、上述した浮遊電極５０が設けられていることによって空隙にかかる電圧を好適に抑制し、空隙における部分放電の発生を適切に抑制することができる。
【００４１】
本実施形態に係る半導体装置１のＭＩＭキャパシタ２０では、ＭＩＭキャパシタ２０における積層方向から見ると、誘電体層２２の領域は、下電極２１の領域を包含している。誘電体層２２の領域を十分に大きくすることによって、ＭＩＭキャパシタ２０における電極面積を確保することができる。
【００４２】
本実施形態に係る半導体装置１のＭＩＭキャパシタ２０では、浮遊電極５０は、金を含まずに形成されている。浮遊電極５０が、誘電体層２２との密着度が低い金を含まずに形成されていることにより、誘電体層２２における浮遊電極５０と接する領域において空隙が生じることを抑制し、部分放電の発生を抑制することができる。
【符号の説明】
【００４３】
１…半導体装置、２０…ＭＩＭキャパシタ、２１…下電極、２２…誘電体層、２３…上電極、５０…浮遊電極。
【図１】
2020120110.tif 000003
【図２Ａ】
2020120110.tif 000004
【図２Ｂ】
2020120110.tif 000005
【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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