(57)【要約】【課題】暗電流を抑制することができる撮像装置を提供する。【解決手段】本開示の一態様に係る撮像装置は、第１導電型の第１拡散領域６７ｎおよび第１導電型の第２拡散領域６８ａｎを含む半導体基板と、第１拡散領域６７ｎに接続され、半導体を含む第１プラグの一例であるコンタクトプラグｃｐ１と、第２拡散領域６８ａｎに接続され、半導体を含む第２プラグの一例であるコンタクトプラグｃｐ２と、第１プラグに電気的に接続された光電変換部と、を備える。半導体基板に垂直な方向から見たとき、第２プラグの面積は、第１プラグの面積よりも大きい。【選択図】図３
2020065050.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１拡散領域および前記第１導電型の第２拡散領域を含む半導体基板と、
前記第１拡散領域に接続され、半導体を含む第１プラグと、
前記第２拡散領域に接続され、半導体を含む第２プラグと、
前記第１プラグに電気的に接続された光電変換部と、
を備え、
前記半導体基板に垂直な方向から見たとき、前記第２プラグの面積は、前記第１プラグの面積よりも大きい、
撮像装置。
【請求項２】
さらに、前記半導体基板上に位置する絶縁膜を備え、
前記第１プラグは、
前記第１拡散領域に接し、前記絶縁膜を貫通する第１コンタクトと、
前記第１コンタクト上に位置し、前記第１コンタクトよりも前記半導体基板に垂直な方向から見たときの面積が大きい第１パッドと、を含み、
前記第２プラグは、
前記第２拡散領域に接し、前記絶縁膜を貫通する第２コンタクトと、
前記第２コンタクト上に位置し、前記第２コンタクトよりも前記半導体基板に垂直な方向から見たときの面積が大きい第２パッドと、を含み、
前記半導体基板に垂直な方向から見たとき、前記第２パッドの面積は、前記第１パッドの面積よりも大きい、
請求項１に記載の撮像装置。
【請求項３】
さらに、
前記第１拡散領域をソースおよびドレインの一方として含み、第１ゲートを含む第１トランジスタと、
前記第２拡散領域をソースおよびドレインの一方として含み、第２ゲートを含む第２トランジスタと、を備え、
前記第２パッドの前記第２ゲートの幅方向に平行な方向の長さは、前記第１パッドの前記第１ゲートの幅方向に平行な方向の長さよりも長い、
請求項２に記載の撮像装置。
【請求項４】
前記第２パッドと前記第２ゲートとの距離は、前記第１パッドと前記第１ゲートとの距離よりも長い、
請求項２または請求項３に記載の撮像装置。
【請求項５】
前記半導体基板に垂直な方向から見たとき、前記第２コンタクトの面積は、前記第１コンタクトの面積よりも大きい、
請求項２から請求項４のいずれか一項に記載の撮像装置。
【請求項６】
前記第１プラグおよび前記第２プラグは、前記第１導電型の不純物を含み、
前記第２プラグ中の前記第１導電型の不純物の濃度は、前記第１プラグ中の前記第１導電型の不純物の濃度よりも高い、
請求項１から請求項５のいずれか一項に記載の撮像装置。
【請求項７】
さらに、
前記第１拡散領域をソースおよびドレインの一方として含み、第１ゲートを含む第１トランジスタと、
前記第２拡散領域をソースおよびドレインの一方として含み、第２ゲートを含む第２トランジスタと、を備え、
前記第２パッドの前記第２ゲートの長さ方向に平行な方向の長さは、前記第１パッドの前記第１ゲートの長さ方向に平行な方向の長さよりも長い、
請求項２に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像装置に関する。
【背景技術】
【０００２】
デジタルカメラなどには、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサおよびＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサが広く用いられている。これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。
【０００３】
他方、例えば、特許文献１に開示されているように、光電変換層を有する光電変換部を半導体基板の上方に配置した構造を有する撮像装置が提案されている。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれることがある。積層型の撮像装置では、光電変換によって発生した電荷が、半導体基板に設けられた電荷蓄積領域に蓄積される。電荷蓄積領域に蓄積された電荷量に応じた信号が、半導体基板に形成されたＣＣＤ回路またはＣＭＯＳ回路を介して読み出される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１２／１４７３０２号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体基板に設けられた電荷蓄積領域を有する撮像装置では、電荷蓄積領域からの、または、電荷蓄積領域へのリーク電流である、暗電流により、得られる画像に劣化が生じることがある。このようなリーク電流を低減できると有益である。
【０００６】
そこで、本開示は、暗電流を抑制することができる撮像装置を提供する。
【課題を解決するための手段】
【０００７】
本開示の限定的ではないある例示的な実施の形態によれば、以下が提供される。
【０００８】
本開示の一態様に係る撮像装置は、第１導電型の第１拡散領域および前記第１導電型の第２拡散領域を含む半導体基板と、前記第１拡散領域に接続され、半導体を含む第１プラグと、前記第２拡散領域に接続され、半導体を含む第２プラグと、前記第１プラグに電気的に接続された光電変換部と、を備える。前記半導体基板に垂直な方向から見たとき、前記第２プラグの面積は、前記第１プラグの面積よりも大きい。
【０００９】
また、包括的または具体的な態様は、素子、デバイス、モジュール、システムまたは方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュール、システムおよび方法の任意の組み合わせによって実現されてもよい。
【００１０】
また、開示された実施の形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施の形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
【発明の効果】
【００１１】
本開示によれば、暗電流を抑制することができる撮像装置を提供できる。
【図面の簡単な説明】
【００１２】
【図１】図１は、実施の形態１に係る撮像装置の構成を示す図である。
【図２】図２は、実施の形態１に係る撮像装置の回路構成を示す図である。
【図３】図３は、実施の形態１に係る撮像装置の画素内のレイアウトを示す平面図である。
【図４】図４は、実施の形態１に係る撮像装置の画素のデバイス構造を示す概略断面図である。
【図５】図５は、実施の形態１に係る撮像装置の２つのコンタクトプラグの近傍を拡大して示す断面図である。
【図６】図６は、実施の形態１に係る撮像装置のコンタクトプラグ近傍の電子およびホールの濃度分布を、パッドの幅ごとに示す図である。
【図７】図７は、実施の形態１の変形例１に係る撮像装置の画素内のレイアウトを示す平面図である。
【図８】図８は、実施の形態１の変形例２に係る撮像装置の画素内のレイアウトを示す平面図である。
【図９】図９は、実施の形態２に係る撮像装置の画素内のレイアウトを示す平面図である。
【図１０】図１０は、実施の形態２に係る撮像装置の画素のデバイス構造を示す概略断面図である。
【発明を実施するための形態】
【００１３】
（本開示の概要）
本開示の一態様の概要は以下のとおりである。
【００１４】
本開示の一態様に係る撮像装置は、第１導電型の第１拡散領域および前記第１導電型の第２拡散領域を含む半導体基板と、前記第１拡散領域に接続され、半導体を含む第１プラグと、前記第２拡散領域に接続され、半導体を含む第２プラグと、前記第１プラグに電気的に接続された光電変換部と、を備える。前記半導体基板に垂直な方向から見たとき、前記第２プラグの面積は、前記第１プラグの面積よりも大きい。
【００１５】
半導体基板の表面では、結晶の欠陥に起因するリーク電流が流れやすい。当該リーク電流は、半導体基板の表面に沿って広がる空乏層が大きい程、流れやすい。これに対して、本態様に係る撮像装置によれば、光電変換部に電気的に接続された第１プラグの面積が小さくなるので、半導体基板の表面において第１プラグの電位の影響を受ける範囲が狭くなる。このため、半導体基板の表面に沿った、第１拡散領域からの空乏層の広がりを抑制することができる。これにより、本態様に係る撮像装置によれば、リーク電流、すなわち、暗電流を抑制することができる。
【００１６】
また、例えば、本開示の一態様に係る撮像装置は、さらに、前記半導体基板上に位置する絶縁膜を備え、前記第１プラグは、前記第１拡散領域に接し、前記絶縁膜を貫通する第１コンタクトと、前記第１コンタクト上に位置し、前記第１コンタクトよりも前記半導体基板に垂直な方向から見たときの面積が大きい第１パッドと、を含み、前記第２プラグは、前記第２拡散領域に接し、前記絶縁膜を貫通する第２コンタクトと、前記第２コンタクト上に位置し、前記第２コンタクトよりも前記半導体基板に垂直な方向から見たときの面積が大きい第２パッドと、を含み、前記半導体基板に垂直な方向から見たとき、前記第２パッドの面積は、前記第１パッドの面積よりも大きくてもよい。
【００１７】
これにより、第１拡散領域に接続された第１プラグの第１パッドの面積が小さくなるので、第１パッドの電位の影響を受ける範囲が狭くなる。このため、半導体基板の表面に沿った、第１拡散領域からの空乏層の広がりを抑制することができる。したがって、第１拡散領域からの、または、第１拡散領域へのリーク電流を抑制することができる。
【００１８】
また、例えば、本開示の一態様に係る撮像装置は、さらに、前記第１拡散領域をソースおよびドレインの一方として含み、第１ゲートを含む第１トランジスタと、前記第２拡散領域をソースおよびドレインの一方として含み、第２ゲートを含む第２トランジスタと、を備え、前記第２パッドの前記第２ゲートの幅方向に平行な方向の長さは、前記第１パッドの前記第１ゲートの幅方向に平行な方向の長さよりも長くてもよい。
【００１９】
これにより、幅方向を短くすることで、容易に第１パッドの面積を小さくすることができる。
【００２０】
また、例えば、前記第２パッドと前記第２ゲートとの距離は、前記第１パッドと前記第１ゲートとの距離よりも長くてもよい。
【００２１】
これにより、第１パッドとゲート電極との距離が短くなるので、ゲート電極側に形成される空乏層の広がりを抑制することができる。したがって、第１拡散領域からの、または、第１拡散領域へのリーク電流を抑制することができる。
【００２２】
また、例えば、前記半導体基板に垂直な方向から見たとき、前記第２コンタクトの面積は、前記第１コンタクトの面積よりも大きくてもよい。
【００２３】
これにより、第１プラグの第１コンタクトと第１拡散領域との接触面積が小さくなるので、第１コンタクトに含まれる不純物が第１拡散領域の内部に拡散する量を少なくすることができる。第１拡散領域の接合部における不純物の濃度が小さくなるので、接合部における電界強度を緩和することができる。これにより、第１拡散領域からの空乏層の広がりを抑制することができるので、リーク電流を抑制することができる。
【００２４】
また、例えば、前記第１プラグおよび前記第２プラグは、前記第１導電型の不純物を含み、前記第２プラグ中の前記第１導電型の不純物の濃度は、前記第１プラグ中の前記第１導電型の不純物の濃度よりも高くてもよい。
【００２５】
これにより、第１プラグに含まれる不純物の濃度が低くなるので、第１プラグに含まれる不純物が第１拡散領域の内部に拡散する量を少なくすることができる。第１拡散領域の接合部における不純物の濃度が小さくなるので、接合部における電界強度を緩和することができる。これにより、第１拡散領域からの空乏層の広がりを抑制することができるので、リーク電流を抑制することができる。
【００２６】
また、例えば、さらに、前記第１拡散領域をソースおよびドレインの一方として含み、第１ゲートを含む第１トランジスタと、前記第２拡散領域をソースおよびドレインの一方として含み、第２ゲートを含む第２トランジスタと、を備え、前記第２パッドの前記第２ゲートの長さ方向に平行な方向の長さは、前記第１パッドの前記第１ゲートの長さ方向に平行な方向の長さよりも長くてもよい。なお、前記半導体基板に垂直な方向から見たとき、ゲートの長さ方向は、ゲートの幅方向と直交する方向である。
【００２７】
本開示において、回路、ユニット、装置、部材又は部の全部又は一部、又はブロック図の機能ブロックの全部又は一部は、半導体装置、半導体集積回路（ＩＣ）、又はＬＳＩ（ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｉｏｎ）を含む一つ又は複数の電子回路によって実行されてもよい。ＬＳＩ又はＩＣは、一つのチップに集積されてもよいし、複数のチップを組み合わせて構成されてもよい。例えば、記憶素子以外の機能ブロックは、一つのチップに集積されてもよい。ここでは、ＬＳＩまたはＩＣと呼んでいるが、集積の度合いによって呼び方が変わり、システムＬＳＩ、ＶＬＳＩ（ｖｅｒｙ  ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｉｏｎ）、若しくはＵＬＳＩ（ｕｌｔｒａ  ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｉｏｎ）と呼ばれるものであってもよい。  ＬＳＩの製造後にプログラムされる、Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ（ＦＰＧＡ）、又はＬＳＩ内部の接合関係の再構成又はＬＳＩ内部の回路区画のセットアップができるｒｅｃｏｎｆｉｇｕｒａｂｌｅ  ｌｏｇｉｃ  ｄｅｖｉｃｅも同じ目的で使うことができる。
【００２８】
さらに、回路、ユニット、装置、部材又は部の全部又は一部の機能又は操作は、ソフトウェア処理によって実行することが可能である。この場合、ソフトウェアは一つ又は複数のＲＯＭ、光学ディスク、ハードディスクドライブなどの非一時的記録媒体に記録され、ソフトウェアが処理装置（ｐｒｏｃｅｓｓｏｒ）によって実行されたときに、そのソフトウェアで特定された機能が処理装置（ｐｒｏｃｅｓｓｏｒ）および周辺装置によって実行される。システム又は装置は、ソフトウェアが記録されている一つ又は複数の非一時的記録媒体、処理装置（ｐｒｏｃｅｓｓｏｒ）、及び必要とされるハードウェアデバイス、例えばインターフェース、を備えていても良い。
【００２９】
以下、図面を参照しながら、本開示の実施の形態を詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示す。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。各図において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、重複する説明を省略または簡略化することがある。
【００３０】
また、図面に示す各種の要素は、本開示の理解のために模式的に示したにすぎず、寸法比および外観などは実物と異なり得る。つまり、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。
【００３１】
また、本明細書において、平行または一致などの要素間の関係性を示す用語、および、円形または矩形などの要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
【００３２】
また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。具体的には、撮像装置の受光側を「上方」とし、受光側と反対側を「下方」とする。各部材の「上面」、「下面」についても同様に、撮像装置の受光側に対向する面を「上面」とし、受光側と反対側に対向する面を「下面」とする。なお、「上方」、「下方」、「上面」および「下面」などの用語は、あくまでも部材間の相互の配置を指定するために用いており、撮像装置の使用時における姿勢を限定する意図ではない。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。また、本明細書において、「平面視」とは、半導体基板に垂直な方向から見たときのことを言う。
【００３３】
（実施の形態１）
図１は、本実施の形態に係る撮像装置の構成を示す図である。図１に示すように、本実施の形態に係る撮像装置１００は、半導体基板６０に形成された複数の画素１０および周辺回路４０を有する。各画素１０は、半導体基板６０の上方に配置された光電変換部１２を含む。つまり、本開示に係る撮像装置の一例として、積層型の撮像装置１００について説明する。
【００３４】
図１に示す例では、画素１０が、ｍ行ｎ列のマトリクス状に配置されている。ここで、ｍおよびｎはそれぞれ、２以上の整数である。画素１０は、半導体基板６０に例えば２次元に配列されることにより、撮像領域Ｒ１を形成する。上述したように、各画素１０は、半導体基板６０の上方に配置された光電変換部１２を含んでいる。そのため、撮像領域Ｒ１は、半導体基板６０のうち、光電変換部１２によって覆われている領域として規定される。なお、図１では、各画素１０の光電変換部１２は、説明を容易にする観点から、空間的に互いに分離されて示されているが、複数の画素１０の光電変換部１２は、互いに間隔をあけずに半導体基板６０上に配置され得る。
【００３５】
画素１０の数および配置は、図示する例に限定されない。例えば、撮像装置１００に含まれる画素１０の数は、１つであってもよい。この例では、各画素１０の中心が正方格子の格子点上に位置しているが、画素１０の配置はそのようになっていなくてもよい。例えば、各中心が、三角格子、六角格子などの格子点上に位置するように複数の画素１０を配置してもよい。また、例えば、画素１０を１次元に配列すれば、撮像装置１００をラインセンサとして利用し得る。
【００３６】
図１に例示する構成では、周辺回路４０は、垂直走査回路４６および水平信号読み出し回路４８を含んでいる。垂直走査回路４６は、行走査回路とも呼ばれ、複数の画素１０の各行に対応して設けられたアドレス信号線３４との接続を有する。水平信号読み出し回路４８は、列走査回路とも呼ばれ、複数の画素１０の各列に対応して設けられた垂直信号線３５との接続を有する。図１において模式的に示すように、これらの回路は、撮像領域Ｒ１の外側の周辺領域Ｒ２に配置される。周辺回路４０は、信号処理回路、出力回路、制御回路、および、各画素１０に所定の電圧を供給する電源などをさらに含んでいてもよい。周辺回路４０の一部は、画素１０の形成された半導体基板６０とは異なる他の基板上に配置されていてもよい。
【００３７】
図２は、本実施の形態に係る撮像装置１００の回路構成を示す図である。図２では、図面が複雑となることを避けるために、図１に示す複数の画素１０のうち、２行２列に配列された４つの画素１０を示している。
【００３８】
各画素１０の光電変換部１２は、光の入射を受けて正および負の電荷、典型的には正孔−電子対を発生させる。各画素１０の光電変換部１２は、蓄積制御線３９との接続を有しており、撮像装置１００の動作時、蓄積制御線３９には所定の電圧が印加される。所定の電圧を蓄積制御線３９に印加することにより、光電変換によって生成された正および負の電荷のうち、一方の電荷を選択的に電荷蓄積領域に蓄積することができる。以下では、光電変換によって生成された正および負の電荷のうち、正の電荷を信号電荷として利用する場合を例示する。
【００３９】
各画素１０は、光電変換部１２に電気的に接続された信号検出回路１４を含む。図２に例示する構成において、信号検出回路１４は、増幅トランジスタ２２およびリセットトランジスタ２６を含む。この例では、信号検出回路１４は、さらに、アドレストランジスタ２４を含んでいる。後に図面を参照して詳しく説明するように、信号検出回路１４の増幅トランジスタ２２、リセットトランジスタ２６およびアドレストランジスタ２４は、典型的には、光電変換部１２を支持する半導体基板６０に形成された電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。以下では、特に断りの無い限り、トランジスタとしてＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）を用いる例を説明する。なお、ＦＥＴの２つの拡散層のうちどちらがソースおよびドレインに該当するかは、ＦＥＴの極性およびその時点での電位の高低によって決定される。そのため、どちらがソースおよびドレインであるかはＦＥＴの作動状態によって変動しうる。
【００４０】
図２において模式的に示すように、増幅トランジスタ２２のゲートは、光電変換部１２に電気的に接続されている。光電変換部１２によって生成された信号電荷は、光電変換部１２と増幅トランジスタ２２との間の電荷蓄積ノードＮＤと接続された電荷蓄積領域に蓄積される。なお、電荷蓄積ノードＮＤとは、電荷蓄積領域と増幅トランジスタ２２のゲートと光電変換部１２の下部電極とを電気的に接続している配線、および電荷蓄積領域に相当する。
【００４１】
増幅トランジスタ２２のドレインは、撮像装置１００の動作時に各画素１０に所定の電源電圧ＶＤＤを供給する電源配線３２に接続されている。電源配線３２に接続された電源（図示せず）は、ソースフォロア電源とも呼ばれる。電源電圧ＶＤＤは、例えば３．３Ｖ程度であるが、これに限らない。増幅トランジスタ２２は、光電変換部１２によって生成された信号電荷の量に応じた信号電圧を出力する。増幅トランジスタ２２のソースは、アドレストランジスタ２４のドレインに接続されている。
【００４２】
アドレストランジスタ２４のソースには、垂直信号線３５が接続されている。図１および図２に示すように、垂直信号線３５は、複数の画素１０の列ごとに設けられており、垂直信号線３５の各々には、負荷回路４２およびカラム信号処理回路４４が接続されている。負荷回路４２は、増幅トランジスタ２２とともにソースフォロア回路を形成する。
【００４３】
アドレストランジスタ２４のゲートには、アドレス信号線３４が接続されている。アドレス信号線３４は、複数の画素１０の行ごとに設けられる。アドレス信号線３４は、垂直走査回路４６に接続されており、垂直走査回路４６は、アドレストランジスタ２４のオンおよびオフを制御する行選択信号をアドレス信号線３４に印加する。これにより、読み出し対象の行が垂直方向である列方向に走査され、読み出し対象の行が選択される。垂直走査回路４６は、アドレス信号線３４を介してアドレストランジスタ２４のオンおよびオフを制御することにより、選択した画素１０の増幅トランジスタ２２の出力を、対応する垂直信号線３５に読み出すことができる。アドレストランジスタ２４の配置は、図２に示す例に限定されず、増幅トランジスタ２２のドレインと電源配線３２との間であってもよい。
【００４４】
アドレストランジスタ２４を介して垂直信号線３５に出力された、画素１０からの信号電圧は、垂直信号線３５に対応して複数の画素１０の列ごとに設けられた複数のカラム信号処理回路４４のうち、対応するカラム信号処理回路４４に入力される。カラム信号処理回路４４および負荷回路４２は、上述の周辺回路４０の一部であり得る。
【００４５】
カラム信号処理回路４４は、相関２重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換などを行う。カラム信号処理回路４４は、水平信号読み出し回路４８に接続されている。水平信号読み出し回路４８は、複数のカラム信号処理回路４４から水平共通信号線４９に信号を順次読み出す。
【００４６】
図２に例示する構成において、信号検出回路１４は、ドレインが電荷蓄積ノードＮＤに接続されたリセットトランジスタ２６を含む。リセットトランジスタ２６のゲートには、垂直走査回路４６との接続を有するリセット信号線３６が接続される。リセット信号線３６は、アドレス信号線３４と同様に複数の画素１０の行ごとに設けられる。垂直走査回路４６は、アドレス信号線３４に行選択信号を印加することにより、リセットの対象となる画素１０を行単位で選択することができる。また、垂直走査回路４６は、リセットトランジスタ２６のオンおよびオフを制御するリセット信号を、リセット信号線３６を介してリセットトランジスタ２６のゲートに印加することにより、選択された行のリセットトランジスタ２６をオンとすることができる。リセットトランジスタ２６がオンとされることにより、電荷蓄積ノードＮＤの電位がリセットされる。
【００４７】
この例では、リセットトランジスタ２６のソースが、複数の画素１０の列ごとに設けられたフィードバック線５３のうちの１つに接続されている。すなわち、この例では、光電変換部１２の電荷を初期化するリセット電圧として、フィードバック線５３の電圧が電荷蓄積ノードＮＤに供給される。ここでは、上述のフィードバック線５３は、複数の画素１０の列ごとに設けられた反転増幅器５０のうちの対応する１つにおける出力端子に接続されている。反転増幅器５０は、上述の周辺回路４０の一部であり得る。
【００４８】
複数の画素１０の列のうちの１つに注目する。図２に示すように、反転増幅器５０の反転入力端子は、その列の垂直信号線３５に接続されている。また、反転増幅器５０の出力端子と、その列に属する１以上の画素１０とが、フィードバック線５３を介して接続されている。撮像装置１００の動作時、反転増幅器５０の非反転入力端子には、所定の電圧Ｖｒｅｆが供給される。その列に属する１以上の画素１０のうちの１つを選択し、アドレストランジスタ２４およびリセットトランジスタ２６をオンとすることにより、その画素１０の出力を負帰還させる帰還経路を形成することができる。帰還経路の形成により、垂直信号線３５の電圧が、反転増幅器５０の非反転入力端子への入力電圧Ｖｒｅｆに収束する。換言すれば、帰還経路の形成により、電荷蓄積ノードＮＤの電圧が、垂直信号線３５の電圧がＶｒｅｆとなるような電圧にリセットされる。電圧Ｖｒｅｆとしては、電源電圧および接地電圧の範囲内の任意の大きさの電圧を用い得る。例えば、電圧Ｖｒｅｆは、０Ｖ以上３．３Ｖ以下の範囲内の電圧である。一例として、電圧Ｖｒｅｆは、１Ｖまたは１Ｖ近傍の正電圧である。反転増幅器５０をフィードバックアンプと呼んでもよい。このように、撮像装置１００は、反転増幅器５０を帰還経路の一部に含むフィードバック回路１６を有する。
【００４９】
よく知られているように、トランジスタのオンまたはオフに伴い、ｋＴＣノイズと呼ばれる熱ノイズが発生する。リセットトランジスタ２６のオンまたはオフに伴って発生するノイズは、リセットノイズと呼ばれる。電荷蓄積領域の電位のリセット後、リセットトランジスタ２６をオフとすることによって発生したリセットノイズは、信号電荷の蓄積前の電荷蓄積領域に残留してしまう。しかしながら、リセットトランジスタ２６のオフに伴って発生するリセットノイズは、フィードバック回路１６を利用することによって低減することが可能である。フィードバック回路１６を利用したリセットノイズの抑制の詳細は、特許文献１において説明されている。参考のために、特許文献１の開示内容の全てを本明細書に援用する。
【００５０】
図２に例示する構成では、帰還経路の形成により、熱ノイズの交流成分がリセットトランジスタ２６のソースにフィードバックされる。図２に例示する構成では、リセットトランジスタ２６のオフの直前まで帰還経路が形成されるので、リセットトランジスタ２６のオフに伴って発生するリセットノイズを低減することが可能である。
【００５１】
図３は、本実施の形態に係る撮像装置１００の画素１０内のレイアウトを示す平面図である。図３は、図４に示す画素１０を、半導体基板６０に垂直な方向から見たときの、半導体基板６０に形成された各素子の配置を模式的に示している。具体的には、図３は、画素１０に含まれる増幅トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６の配置を示している。ここでは、増幅トランジスタ２２およびアドレストランジスタ２４は、紙面における上下方向に沿って直線状に配置されている。
【００５２】
図４は、本実施の形態に係る撮像装置１００の画素１０のデバイス構造を示す概略断面図である。図４は、図３中のＩＶ−ＩＶ線に沿って画素１０を切断し、矢印方向に展開した場合の断面図である。
【００５３】
なお、図３および図４において、ｎ型不純物領域である第１拡散領域６７ｎは、リセットトランジスタ２６のドレイン領域であり、電荷蓄積領域である。
【００５４】
図３および図４に示すように、本実施の形態に係る撮像装置１００における画素１０は、第１導電型の不純物を含み、光電変換部１２によって変換された信号電荷を蓄積する第１拡散領域６７ｎをソースおよびドレインの一方とし、第１導電型の不純物を含む第２拡散領域６８ａｎをソースおよびドレインの他方として含むリセットトランジスタ２６を備える。リセットトランジスタ２６は、第１拡散領域をソースおよびドレインの一方として含み、第１ゲートを備える第１トランジスタの一例である。
【００５５】
本実施の形態では、第１導電型は、ｎ型である。つまり、第１拡散領域６７ｎおよび第２拡散領域６８ａｎは、ｎ型不純物領域である。例えば、第１拡散領域６７ｎのｎ型不純物の濃度は、第２拡散領域６８ａｎのｎ型不純物の濃度よりも小さい。第１拡散領域６７ｎおよび第２拡散領域６８ａｎはそれぞれ、半導体基板６０中の異なる位置に設けられている。
【００５６】
さらに、画素１０は、増幅トランジスタ２２およびアドレストランジスタ２４を備える。増幅トランジスタ２２およびアドレストランジスタ２４は、第２拡散領域をソースおよびドレインの一方として含み、第２ゲートを備える第２トランジスタの一例である。増幅トランジスタ２２は、ｎ型不純物を含む第２拡散領域６８ｂｎをソースおよびドレインの一方として含み、ｎ型不純物を含む第３拡散領域６８ｃｎをソースおよびドレインの他方として含む。アドレストランジスタ２４は、ｎ型不純物を含む第２拡散領域６８ｄｎをソースおよびドレインの一方として含み、ｎ型不純物を含む第３拡散領域６８ｃｎをソースおよびドレインの他方として含む。第２拡散領域６８ｂｎおよび第２拡散領域６８ｄｎ、ならびに、第３拡散領域６８ｃｎはそれぞれ、半導体基板６０中の異なる位置に設けられたｎ型不純物領域の一例である。
【００５７】
このとき、第１拡散領域６７ｎのｎ型不純物の濃度は、第２拡散領域６８ｂｎおよび第２拡散領域６８ｄｎ、ならびに、第３拡散領域６８ｃｎのｎ型不純物の濃度よりも小さくてもよい。これにより、第１拡散領域６７ｎと半導体基板６０との接合部における接合濃度が小さくなるため、接合部における電界強度を緩和することができる。そのため、電荷蓄積領域である第１拡散領域６７ｎからの、または、第１拡散領域６７ｎへのリーク電流が低減される。
【００５８】
また、本実施の形態に係る撮像装置１００では、半導体基板６０は第２導電型の不純物を含む。第２導電型は、第１導電型とは異なる導電型であり、本実施の形態ではｐ型である。第１拡散領域６７ｎに含まれるｎ型不純物および半導体基板６０に含まれるｐ型不純物の濃度は、例えば１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１６ａｔｏｍｓ／ｃｍ３以下であってもよい。これにより、第１拡散領域６７ｎと半導体基板６０との接合濃度が小さくなり、接合部における電界強度の上昇を抑制することができる。そのため、接合部におけるリーク電流を低減することができる。
【００５９】
図４に模式的に示すように、画素１０は、概略的には、半導体基板６０の一部と、半導体基板６０の上方に配置された光電変換部１２と、配線構造８０とを含む。配線構造８０は、光電変換部１２と半導体基板６０との間に形成された層間絶縁層９０内に配置され、半導体基板６０に形成された増幅トランジスタ２２と光電変換部１２とを電気的に接続する構造を含む。ここでは、層間絶縁層９０は、絶縁層９０ａ、絶縁層９０ｂ、絶縁層９０ｃおよび絶縁層９０ｄの４層の絶縁層を含む積層構造を有する。配線構造８０は、配線層８０ａ、配線層８０ｂ、配線層８０ｃおよび配線層８０ｄの４層の配線層と、これらの配線層間に配置されたプラグｐａ１、プラグｐａ２、プラグｐａ３、プラグｐａ４、プラグｐａ５、プラグｐａ６、プラグｐａ７、プラグｐｂ、プラグｐｃおよびプラグｐｄを有する。
【００６０】
また、配線層８０ａは、配線構造８０に含まれる複数の配線層のうち半導体基板６０に最も近い層である。具体的には、配線層８０ａは、コンタクトプラグｃｐ１、コンタクトプラグｃｐ２、コンタクトプラグｃｐ３およびコンタクトプラグｃｐ４、ならびに、ゲート電極２２ｅ、ゲート電極２４ｅおよびゲート電極２６ｅを含む。なお、言うまでもないが、層間絶縁層９０中の絶縁層の数および配線構造８０中の配線層の数は、この例に限定されず、任意に設定可能である。
【００６１】
光電変換部１２は、層間絶縁層９０上に配置される。光電変換部１２は、層間絶縁層９０上に形成された画素電極１２ａ、画素電極１２ａに対向する透明電極１２ｃ、および、画素電極１２ａと透明電極１２ｃとの間に配置された光電変換層１２ｂを含む。光電変換部１２の光電変換層１２ｂは、有機材料またはアモルファスシリコンなどの無機材料から形成され、透明電極１２ｃを介して入射した光を受けて、光電変換により正および負の電荷を生成する。光電変換層１２ｂは、典型的には、複数の画素１０にわたって連続的に形成される。光電変換層１２ｂは、平面視において、半導体基板６０の撮像領域Ｒ１の大部分を覆う一枚の平板状に形成されている。つまり、光電変換層１２ｂは、複数の画素１０によって共用されている。言い換えると、画素１０ごとに設けられた光電変換部１２は、光電変換層１２ｂの、画素１０ごとに異なる部位を備える。また、光電変換層１２ｂは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。光電変換層１２ｂは、画素１０ごとに分離して設けられていてもよい。
【００６２】
透明電極１２ｃは、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）などの透明な導電性材料から形成され、光電変換層１２ｂの受光面側に配置される。透明電極１２ｃは、典型的には、光電変換層１２ｂと同様に、複数の画素１０にわたって連続的に形成される。つまり、透明電極１２ｃは、複数の画素１０によって共用されている。言い換えると、画素１０ごとに設けられた光電変換部１２は、透明電極１２ｃの、画素１０ごとに異なる部位を備える。透明電極１２ｃは、画素１０ごとに分離して設けられていてもよい。
【００６３】
図４において図示が省略されているが、透明電極１２ｃは、上述の蓄積制御線３９との接続を有する。撮像装置１００の動作時、蓄積制御線３９の電位を制御して透明電極１２ｃの電位と画素電極１２ａの電位とを異ならせることにより、光電変換で生成された信号電荷を画素電極１２ａによって収集することができる。例えば、透明電極１２ｃの電位が画素電極１２ａの電位よりも高くなるように、蓄積制御線３９の電位を制御する。具体的には、例えば１０Ｖ程度の正電圧を蓄積制御線３９に印加する。このことにより、光電変換層１２ｂで発生した正孔−電子対のうち、正孔を画素電極１２ａによって信号電荷として収集することができる。画素電極１２ａで収集された信号電荷は、配線構造８０を介して第１拡散領域６７ｎに蓄積される。
【００６４】
画素電極１２ａは、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される電極である。画素電極１２ａは、隣接する他の画素１０の画素電極１２ａから空間的に分離されることにより、他の画素１０の画素電極１２ａから電気的に分離されている。
【００６５】
半導体基板６０は、図４に示すように、支持基板６１と、支持基板６１上に形成された１以上の半導体層とを含む。ここでは、支持基板６１として、ｐ型シリコン（Ｓｉ）基板を例示する。この例では、半導体基板６０は、支持基板６１上のｐ型半導体層６１ｐ、ｐ型半導体層６１ｐ上のｎ型半導体層６２ｎ、ｎ型半導体層６２ｎ上のｐ型半導体層６３ｐおよびｐ型半導体層６３ｐ上のｐ型半導体層６５ｐを有する。ｐ型半導体層６３ｐは、支持基板６１の全面にわたって形成される。ｐ型半導体層６５ｐは、ｐ型半導体層６５ｐよりも不純物の濃度が低いｐ型不純物領域６６ｐと、ｐ型不純物領域６６ｐ中に形成された第１拡散領域６７ｎと、第２拡散領域６８ａｎ、第２拡散領域６８ｂｎおよび第２拡散領域６８ｄｎと、第３拡散領域６８ｃｎと、素子分離領域６９とを有する。
【００６６】
ｐ型半導体層６１ｐ、ｎ型半導体層６２ｎ、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐの各々は、典型的には、エピタキシャル成長で形成した半導体層への不純物のイオン注入によって形成される。ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐにおける不純物濃度は、互いに同程度であり、かつ、ｐ型半導体層６１ｐの不純物濃度よりも高い。ｐ型半導体層６１ｐとｐ型半導体層６３ｐとの間に配置されたｎ型半導体層６２ｎは、信号電荷を蓄積する電荷蓄積領域である第１拡散領域６７ｎへの、支持基板６１または周辺回路４０からの少数キャリアの流入を抑制する。撮像装置１００の動作時、ｎ型半導体層６２ｎの電位は、図１に示す撮像領域Ｒ１の外側に設けられるウェルコンタクト（不図示）を介して制御される。
【００６７】
また、この例では、半導体基板６０は、ｐ型半導体層６１ｐおよびｎ型半導体層６２ｎを貫通するようにしてｐ型半導体層６３ｐおよび支持基板６１の間に設けられたｐ型領域６４を有する。ｐ型領域６４は、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐと比較して高い不純物濃度を有し、ｐ型半導体層６３ｐと支持基板６１とを電気的に接続する。撮像装置１００の動作時、ｐ型半導体層６３ｐおよび支持基板６１の電位は、撮像領域Ｒ１の外側に設けられる基板コンタクト（不図示）を介して制御される。ｐ型半導体層６３ｐに接するようにｐ型半導体層６５ｐを配置することにより、撮像装置１００の動作時に、ｐ型半導体層６５ｐの電位を、ｐ型半導体層６３ｐを介して制御することが可能である。
【００６８】
半導体基板６０には、増幅トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６が形成される。リセットトランジスタ２６は、第１拡散領域６７ｎおよび第２拡散領域６８ａｎと、半導体基板６０上に形成された絶縁層７０の一部と、絶縁層７０上のゲート電極２６ｅとを含んでいる。ゲート電極２６ｅは、第１ゲートの一例であり、具体的には、リセットトランジスタ２６のゲートとして機能する。第１拡散領域６７ｎおよび第２拡散領域６８ａｎは、リセットトランジスタ２６のドレイン領域およびソース領域としてそれぞれ機能する。第１拡散領域６７ｎは、光電変換部１２によって生成された信号電荷を一時的に蓄積する電荷蓄積領域として機能する。
【００６９】
増幅トランジスタ２２は、第２拡散領域６８ｂｎおよび第３拡散領域６８ｃｎと、絶縁層７０の一部と、絶縁層７０上のゲート電極２２ｅとを含んでいる。ゲート電極２２ｅは、第２ゲートの一例であり、具体的には、増幅トランジスタ２２のゲートとして機能する。第２拡散領域６８ｂｎおよび第３拡散領域６８ｃｎは、増幅トランジスタ２２のドレイン領域およびソース領域としてそれぞれ機能する。
【００７０】
第２拡散領域６８ｂｎと第１拡散領域６７ｎとの間には素子分離領域６９が配置される。素子分離領域６９は、例えばｐ型の不純物拡散領域である。素子分離領域６９の不純物濃度は、ｐ型半導体層６５ｐおよびｐ型不純物領域６６ｐの不純物濃度より高い。素子分離領域６９により、増幅トランジスタ２２とリセットトランジスタ２６とが電気的に分離される。
【００７１】
図４において模式的に示すように、第１拡散領域６７ｎと素子分離領域６９とは、第１拡散領域６７ｎがｐ型不純物領域６６ｐ中に形成されることにより、互いに接しないように配置される。例えば、素子分離領域６９としてｐ型不純物領域を用いた場合、第１拡散領域６７ｎと素子分離領域６９とが接していると、接合部におけるｐ型不純物濃度およびｎ型不純物濃度の双方が高くなる。そのため、第１拡散領域６７ｎと素子分離領域６９との接合部周辺に、この高い接合濃度に起因したリーク電流が発生しやすい。換言すれば、第１拡散領域６７ｎと素子分離領域６９とが互いに接しないように配置されることで、素子分離領域６９に高濃度のｐ型不純物領域を用いても、ｐｎ接合濃度の上昇を抑制し、リーク電流を抑制することができる。また、素子分離領域６９としてＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いる方法があるが、この場合もＳＴＩ側壁部での結晶欠陥に起因したリーク電流を低減するために、第１拡散領域６７ｎとＳＴＩとが互いに接しないように配置されてもよい。
【００７２】
素子分離領域６９は、互いに隣接する画素１０間にも配置されており、これらの間で、信号検出回路１４同士を電気的に分離する。ここでは、素子分離領域６９は、増幅トランジスタ２２およびアドレストランジスタ２４の組の周囲と、リセットトランジスタ２６の周囲とに設けられる。
【００７３】
アドレストランジスタ２４は、第３拡散領域６８ｃｎおよび第２拡散領域６８ｄｎと、絶縁層７０の一部と、絶縁層７０上のゲート電極２４ｅとを含んでいる。ゲート電極２４ｅは、第２ゲートの一例であり、具体的には、アドレストランジスタ２４のゲートとして機能する。この例では、アドレストランジスタ２４は、第３拡散領域６８ｃｎを増幅トランジスタ２２と共有することにより、増幅トランジスタ２２に電気的に接続されている。第３拡散領域６８ｃｎは、アドレストランジスタ２４のドレイン領域として機能し、第２拡散領域６８ｄｎは、アドレストランジスタ２４のソース領域として機能する。
【００７４】
この例では、リセットトランジスタ２６のゲート電極２６ｅ、増幅トランジスタ２２のゲート電極２２ｅおよびアドレストランジスタ２４のゲート電極２４ｅを覆うように絶縁層７１が設けられている。絶縁層７１は、例えば、シリコン酸化膜である。絶縁層７１は、複数の絶縁層を含む積層構造を有していてもよい。
【００７５】
図４および図５に示すように、絶縁層７１上には、コンタクトプラグｃｐ１のサイドウォール７３と、ゲート電極２６ｅのサイドウォール７４とが位置している。サイドウォール７３およびサイドウォール７４は、例えば、シリコン窒化膜で形成される。サイドウォール７３およびサイドウォール７４は、コンタクトプラグｃｐ１とゲート電極２６ｅとの間を埋め込んでいる。つまり、コンタクトプラグｃｐ１とゲート電極２６ｅとの間の部分において、サイドウォール７３およびサイドウォール７４とが平面視において第１拡散領域６７ｎを覆っている。
【００７６】
したがって、コンタクトプラグｃｐ１とゲート電極２６ｅとの間の部分において、第１拡散領域６７ｎが絶縁層７０および絶縁層７１だけによって覆われている場合と比較して、第１拡散領域６７ｎに対するダメージおよび金属の拡散による汚染を低減することができる。第１拡散領域６７ｎに対するダメージとは、例えば第１拡散領域６７ｎの形成後のプロセスで用いられるプラズマによるダメージである。プラズマによるダメージとは、例えば加速されたイオンの衝突による物理的なダメージ、および光による欠陥の生成である。光とは、例えば紫外線である。本実施の形態では、後述するようにパッドｃｐ１ｂとゲート電極２６ｅとの距離を近づけている。そのことにより、コンタクトプラグｃｐ１とゲート電極２６ｅとの間の部分をサイドウォール７３とサイドウォール７４とで埋め込むことが容易になっている。サイドウォール７３を設けず、サイドウォール７４のみでコンタクトプラグｃｐ１とゲート電極２６ｅとの間の部分を埋め込んでもよい。他のコンタクトプラグとゲート電極との間をサイドウォールで埋め込んでもよい。この場合、他の不純物領域に対しても同様の効果が得られる。
【００７７】
絶縁層７０および絶縁層７１は、複数のコンタクトホールを有する。ここでは、図４に示すように、絶縁層７０および絶縁層７１に、コンタクトホールｈ１、コンタクトホールｈ２、コンタクトホールｈ３、コンタクトホールｈ４、コンタクトホールｈ５、コンタクトホールｈ６、コンタクトホールｈ７、コンタクトホールｈ８、コンタクトホールｈ９、コンタクトホールｈ１０およびコンタクトホールｈ１１が設けられている。コンタクトホールｈ１−ｈ４はそれぞれ、半導体基板６０に垂直な方向から見たとき、第１拡散領域６７ｎ、ならびに、第２拡散領域６８ａｎ、第２拡散領域６８ｂｎおよび第２拡散領域６８ｄｎに重なる位置に形成されている。コンタクトホールｈ１−ｈ４は、絶縁層７０を貫通する貫通孔である。コンタクトホールｈ１−ｈ４の位置にはそれぞれ、コンタクトプラグｃｐ１−ｃｐ４が配置されている。絶縁層７０の膜厚は、例えば１０ｎｍであるが、これに限らない。
【００７８】
コンタクトホールｈ５−ｈ７はそれぞれ、半導体基板６０に垂直な方向から見たとき、ゲート電極２６ｅ、ゲート電極２２ｅおよびゲート電極２４ｅに重なる位置に形成されている。コンタクトホールｈ５−ｈ７は、絶縁層７１を貫通する貫通孔である。コンタクトホールｈ５−ｈ７の位置にはそれぞれ、プラグｐａ３、プラグｐａ２、プラグｐａ４が配置されている。
【００７９】
コンタクトホールｈ８−ｈ１１はそれぞれ、半導体基板６０に垂直な方向から見たとき、コンタクトプラグｃｐ１−ｃｐ４に重なる位置に形成されている。コンタクトホールｈ８−ｈ１１は、絶縁層７１を貫通する貫通孔である。コンタクトホールｈ８−ｈ１１の位置にはそれぞれ、プラグｐａ１、プラグｐａ５、プラグｐａ６、プラグｐａ７が配置されている。
【００８０】
図４に例示する構成において、配線層８０ａは、コンタクトプラグｃｐ１−ｃｐ４、ならびに、ゲート電極２２ｅ、ゲート電極２４ｅおよびゲート電極２６ｅを有する層であり、典型的には、ｎ型不純物がドープされたポリシリコン層である。配線層８０ａは、配線構造８０に含まれる配線層のうち、半導体基板６０の最も近くに配置されている。
【００８１】
配線層８０ｂならびにプラグｐａ１−ｐａ７は、絶縁層９０ａ内に配置されている。配線層８０ｂは、絶縁層９０ａ内に配置されており、上述の垂直信号線３５、アドレス信号線３４、電源配線３２、リセット信号線３６およびフィードバック線５３などをその一部に含み得る。
【００８２】
プラグｐａ１は、コンタクトプラグｃｐ１と配線層８０ｂとを接続している。プラグｐａ２は、ゲート電極２２ｅと配線層８０ｂとを接続している。つまり、第１拡散領域６７ｎと増幅トランジスタ２２のゲート電極２２ｅとは、コンタクトプラグｃｐ１、プラグｐａ１およびプラグｐａ２、ならびに、配線層８０ｂを介して互いに電気的に接続されている。
【００８３】
プラグｐａ３は、配線層８０ｂに含まれるリセット信号線３６とゲート電極２６ｅとを接続している。プラグｐａ４は、配線層８０ｂに含まれるアドレス信号線３４とゲート電極２４ｅとを接続している。プラグｐａ５は、配線層８０ｂに含まれるフィードバック線５３とコンタクトプラグｃｐ２とを接続している。プラグｐａ６は、配線層８０ｂに含まれる電源配線３２（図４には示していない）とコンタクトプラグｃｐ３とを接続している。プラグｐａ７は、配線層８０ｂに含まれる垂直信号線３５とコンタクトプラグｃｐ４とを接続している。
【００８４】
この構成により、垂直信号線３５は、プラグｐａ７およびコンタクトプラグｃｐ４を介して第２拡散領域６８ｄｎに接続されている。アドレス信号線３４は、プラグｐａ４を介してゲート電極２４ｅに接続されている。電源配線３２は、プラグｐａ６およびコンタクトプラグｃｐ３を介して第２拡散領域６８ｂｎに接続されている。リセット信号線３６は、プラグｐａ３を介してゲート電極２６ｅに接続されている。フィードバック線５３は、プラグｐａ５およびコンタクトプラグｃｐ２を介して第２拡散領域６８ａｎに接続されている。
【００８５】
なお、垂直信号線３５、アドレス信号線３４、電源配線３２、リセット信号線３６およびフィードバック線５３の少なくとも１つは、配線層８０ｂではなく、配線層８０ｃまたは８０ｄに含まれてもよい。
【００８６】
絶縁層９０ｂ内に配置されたプラグｐｂは、配線層８０ｂと配線層８０ｃとを接続している。同様に、絶縁層９０ｃ内に配置されたプラグｐｃは、配線層８０ｃと配線層８０ｄとを接続している。絶縁層９０ｄ内に配置されたプラグｐｄは、配線層８０ｄと光電変換部１２の画素電極１２ａとを接続している。配線層８０ｂ−８０ｄ、ならびに、プラグｐａ１−ｐａ７およびプラグｐｂ−ｐｄは、典型的には、銅またはタングステンなどの金属、金属窒化物、または金属酸化物などの金属化合物などから形成される。
【００８７】
プラグｐａ１、プラグｐａ２、プラグｐｂ−ｐｄ、配線層８０ｂ−８０ｄ、コンタクトプラグｃｐ１は、光電変換部１２と半導体基板６０に形成された信号検出回路１４とを電気的に接続する。プラグｐａ１、プラグｐａ２、プラグｐｂ−ｐｄ、配線層８０ｂ−８０ｄ、コンタクトプラグｃｐ１、光電変換部１２の画素電極１２ａ、増幅トランジスタ２２のゲート電極２２ｅ、および、第１拡散領域６７ｎは、光電変換部１２によって生成された信号電荷を蓄積する電荷蓄積ノードとして機能する。
【００８８】
ここで、半導体基板６０に形成されたｎ型不純物領域に着目する。半導体基板６０に形成されたｎ型不純物領域のうち、第１拡散領域６７ｎは、ｐウェルとしてのｐ型半導体層６５ｐ内に形成されたｐ型不純物領域６６ｐ内に配置される。第１拡散領域６７ｎは、半導体基板６０の表面の近傍に形成されており、その少なくとも一部は、半導体基板６０の表面に位置している。ｐ型不純物領域６６ｐおよび第１拡散領域６７ｎの間のｐｎ接合によって形成される接合容量は、信号電荷の少なくとも一部を蓄積する容量として機能し、電荷蓄積ノードの一部を構成する。
【００８９】
図４に例示する構成において、第１拡散領域６７ｎは、第１領域６７ａおよび第２領域６７ｂを含む。第１拡散領域６７ｎの第１領域６７ａの不純物濃度は、第２拡散領域６８ａｎ、第２拡散領域６８ｂｎおよび第２拡散領域６８ｄｎ、ならびに、第３拡散領域６８ｃｎよりも低い。第１拡散領域６７ｎ中の第２領域６７ｂは、第１領域６７ａ内に形成されており、第１領域６７ａよりも高い不純物濃度を有する。また、第２領域６７ｂ上にコンタクトホールｈ１が位置しており、コンタクトホールｈ１を介して第２領域６７ｂにコンタクトプラグｃｐ１が接続されている。
【００９０】
上述したように、ｐ型半導体層６３ｐに隣接してｐ型半導体層６５ｐを配置することにより、撮像装置１００の動作時にｐ型半導体層６５ｐの電位を、ｐ型半導体層６３ｐを介して制御することが可能である。このような構造の採用により、光電変換部１２との電気的接続を有するコンタクトプラグｃｐ１と半導体基板６０とが接触する部分である、第１拡散領域６７ｎの第２領域６７ｂの周囲に、相対的に不純物濃度の低い領域である、第１拡散領域６７ｎの第１領域６７ａおよびｐ型不純物領域６６ｐを配置することが可能になる。コンタクトプラグｃｐ１と半導体基板６０との接続部分である第２領域６７ｂの不純物濃度を相対的に高くすることにより、コンタクトプラグｃｐ１と半導体基板６０との接続部分の周囲に空乏層が広がること、すなわち、空乏化を抑制する効果が得られる。
【００９１】
このように、コンタクトプラグｃｐ１と半導体基板６０とが接触する部分の周囲の空乏化を抑制することにより、コンタクトプラグｃｐ１と半導体基板６０との界面における半導体基板６０の欠陥準位に起因するリーク電流を抑制し得る。また、比較的高い不純物濃度を有する第２領域６７ｂにコンタクトプラグｃｐ１を接続することにより、コンタクト抵抗を低減する効果が得られる。
【００９２】
コンタクトプラグｃｐ１は、半導体を含む第１プラグの一例であり、第１拡散領域６７ｎに接続されている。コンタクトプラグｃｐ１は、光電変換部１２に電気的に接続されている。ここで、電気的に接続されているとは、光電変換部１２の画素電極１２ａと実質的に電位が等しくなることを意味する。なお、配線抵抗は考慮していない。
【００９３】
コンタクトプラグｃｐ２、コンタクトプラグｃｐ３およびコンタクトプラグｃｐ４はそれぞれ、半導体を含む第２プラグの一例である。コンタクトプラグｃｐ２は、第２拡散領域６８ａｎに接続されている。コンタクトプラグｃｐ３は、第２拡散領域６８ｂｎに接続されている。コンタクトプラグｃｐ４は、第２拡散領域６８ｄｎに接続されている。コンタクトプラグｃｐ３およびコンタクトプラグｃｐ４は、光電変換部１２には電気的に接続されていない。本実施の形態では、コンタクトプラグｃｐ２、コンタクトプラグｃｐ３およびコンタクトプラグｃｐ４は、互いに同じ構成を有する。以下では、図５を用いて、コンタクトプラグｃｐ１およびコンタクトプラグｃｐ３の各々の具体的な構成について説明する。
【００９４】
図５は、本実施の形態に係る撮像装置の２つのコンタクトプラグの近傍を拡大して示す断面図である。具体的には、図５は、図４に示される断面図において、コンタクトプラグｃｐ１およびコンタクトプラグｃｐ３を含む範囲を拡大して示している。
【００９５】
図５に示すように、コンタクトプラグｃｐ１は、コンタクトｃｐ１ａと、パッドｃｐ１ｂとを有する。コンタクトｃｐ１ａおよびパッドｃｐ１ｂはそれぞれ、コンタクトプラグｃｐ１の一部である。コンタクトプラグｃｐ１は、ポリシリコンなどの導電性の半導体材料を用いて形成されている。コンタクトプラグｃｐ１は、第１導電型の不純物を含んでいる。第１導電型の不純物は、例えば、リンなどのｎ型不純物である。
【００９６】
コンタクトｃｐ１ａは、第１コンタクトの一例であり、第１拡散領域６７ｎに接し、絶縁層７０を貫通している。具体的には、コンタクトｃｐ１ａは、コンタクトホールｈ１を充填するように設けられている。コンタクトｃｐ１ａの平面視形状は、コンタクトホールｈ１の平面視形状に一致する。コンタクトｃｐ１ａの平面視形状は、図３に示すように、例えば、円形であるが、矩形であってもよい。
【００９７】
パッドｃｐ１ｂは、第１パッドの一例であり、コンタクトｃｐ１ａ上に位置し、コンタクトｃｐ１ａよりも半導体基板６０に垂直な方向から見たときの面積が大きい。パッドｃｐ１ｂは、平面視において、図３に示すように、コンタクトｃｐ１ａを完全に覆っている。コンタクトｃｐ１ａは、パッドｃｐ１ｂの中央に位置している。パッドｃｐ１ｂの平面視形状は、例えば矩形であるが、これに限らない。パッドｃｐ１ｂの平面視形状が、コンタクトプラグｃｐ１の平面視形状に一致する。
【００９８】
図５に示すように、コンタクトプラグｃｐ３は、コンタクトｃｐ３ａと、パッドｃｐ３ｂとを有する。コンタクトｃｐ３ａおよびパッドｃｐ３ｂはそれぞれ、コンタクトプラグｃｐ３の一部である。コンタクトプラグｃｐ３は、ポリシリコンなどの導電性の半導体材料を用いて形成されている。コンタクトプラグｃｐ３は、第１導電型の不純物を含んでいる。第１導電型の不純物は、例えば、リンなどのｎ型不純物である。本実施の形態では、コンタクトプラグｃｐ３の不純物の濃度は、コンタクトプラグｃｐ１の不純物の濃度に等しい。
【００９９】
コンタクトｃｐ３ａは、第２コンタクトの一例であり、第２拡散領域６８ｂｎに接し、絶縁層７０を貫通している。具体的には、コンタクトｃｐ３ａは、コンタクトホールｈ３を充填するように設けられている。コンタクトｃｐ３ａの平面視形状は、コンタクトホールｈ３の平面視形状に一致する。コンタクトｃｐ３ａの平面視形状は、図３に示すように、例えば円形であるが、矩形であってもよい。
【０１００】
パッドｃｐ３ｂは、第２パッドの一例であり、コンタクトｃｐ３ａ上に位置し、コンタクトｃｐ３ａよりも半導体基板６０に垂直な方向から見たときの面積が大きい。パッドｃｐ３ｂは、平面視において、図３に示すように、コンタクトｃｐ３ａを完全に覆っている。コンタクトｃｐ３ａは、パッドｃｐ３ｂの中央に位置している。パッドｃｐ３ｂの平面視形状は、例えば矩形であるが、これに限らない。パッドｃｐ３ｂの平面視形状が、コンタクトプラグｃｐ３の平面視形状に一致する。
【０１０１】
本実施の形態では、図３に示すように、平面視において、コンタクトプラグｃｐ１の面積は、コンタクトプラグｃｐ２、コンタクトプラグｃｐ３およびコンタクトプラグｃｐ４の各々の面積よりも小さい。言い換えると、半導体基板６０に垂直な方向から見たとき、コンタクトプラグｃｐ２、コンタクトプラグｃｐ３およびコンタクトプラグｃｐ４の各々の面積はそれぞれ、コンタクトプラグｃｐ１の面積よりも大きい。例えば、平面視において、コンタクトプラグｃｐ１は、画素１０に含まれる複数のプラグの中で最小の面積を有する。
【０１０２】
例えば、平面視において、パッドｃｐ１ｂの面積は、パッドｃｐ３ｂの面積より小さい。本実施の形態では、コンタクトｃｐ１ａの面積は、コンタクトｃｐ３ａの面積に等しい。
【０１０３】
また、本実施の形態では、図３に示されるように、パッドｃｐ３ｂの幅Ｗ３が、パッドｃｐ１ｂの幅Ｗ１より長い。幅Ｗ１は、パッドｃｐ１ｂの、リセットトランジスタ２６のゲート電極２６ｅの幅方向に平行な方向の長さである。幅Ｗ３は、パッドｃｐ３ｂの、増幅トランジスタ２２のゲート電極２２ｅの幅方向に平行な方向の長さである。例えば、幅Ｗ１は、画素１０に含まれる他のコンタクトプラグｃｐ２、コンタクトプラグｃｐ３およびコンタクトプラグｃｐ４のいずれのパッドの幅よりも短い。
【０１０４】
上述したように、コンタクトプラグｃｐ１は、第１拡散領域６７ｎの第２領域６７ｂに接続されている。第２領域６７ｂは、コンタクトホールｈ１を介して、コンタクトプラグｃｐ１から熱拡散した不純物を含む。不純物は、例えばｎ型不純物である。ｎ型不純物は、例えばリンである。上述したように、平面視において、コンタクトプラグｃｐ１の面積は、コンタクトプラグｃｐ２、コンタクトプラグｃｐ３およびコンタクトプラグｃｐ４の各々の面積よりも小さい。したがって、コンタクトプラグｃｐ１に含まれる不純物の量を、コンタクトプラグｃｐ２、コンタクトプラグｃｐ３およびコンタクトプラグｃｐ４に含まれる不純物の量よりも小さくすることができる。このため、コンタクトプラグｃｐ１の下に形成される第２領域６７ｂの不純物濃度を、コンタクトプラグｃｐ２、コンタクトプラグｃｐ３およびコンタクトプラグｃｐ４の各々の下に形成される領域の不純物濃度よりも低濃度にすることができる。これにより、第２領域６７ｂの周囲の接合リークを抑制することができる。
【０１０５】
また、この例では、第２領域６７ｂとｐ型不純物領域６６ｐとの間に、第２領域６７ｂよりも不純物濃度の低い第１領域６７ａが介在し、第２領域６７ｂとｐ型半導体層６５ｐとの間にも第１領域６７ａが介在している。第２領域６７ｂの周囲に相対的に不純物濃度の低い第１領域６７ａを配置することにより、第１拡散領域６７ｎとｐ型半導体層６５ｐまたはｐ型不純物領域６６ｐとのｐｎ接合によって形成される電界強度を緩和し得る。この電界強度が緩和されることにより、ｐｎ接合によって形成される電界に起因するリーク電流が抑制される。
【０１０６】
図６は、本実施の形態に係る撮像装置１００のパッドｃｐ１ｂの幅を変化させた場合の、コンタクトプラグｃｐ１の近傍の電子およびホールの濃度分布を示す図である。図６の部分（ａ）に示す濃度分布は、コンタクトプラグｃｐ１がパッドｃｐ１ｂを有しない場合、言い換えると、パッドｃｐ１ｂの幅Ｗ１がコンタクトｃｐ１ａの幅に等しい場合を示している。図６の部分（ａ）において、コンタクトｃｐ１ａの幅は９０ｎｍである。図６の部分（ｂ）、（ｃ）および（ｄ）に示す濃度分布はそれぞれ、パッドｃｐ１ｂと半導体基板６０の表面との距離が５０ｎｍであり、かつ、パッドｃｐ１ｂの幅Ｗ１が２００ｎｍ、３００ｎｍおよび４００ｎｍの場合を示している。図６の部分（ｅ）に示す濃度分布は、パッドｃｐ１ｂの幅Ｗ１がコンタクトｃｐ１ａの幅に対して十分に大きい場合、具体的には、シミュレーション上で無限大とみなせる場合を示している。図６の部分（ｆ）、（ｇ）および（ｈ）に示す濃度分布はそれぞれ、パッドｃｐ１ｂと半導体基板６０の表面との距離が１０ｎｍであり、パッドｃｐ１ｂの幅Ｗ１が２００ｎｍ、３００ｎｍおよび４００ｎｍの場合を示している。図６に示す例では、各パッドには０．５Ｖの電圧が印加されている。
【０１０７】
また、図６の各濃度分布において、電子を多く含む領域には、密度の大きいドットの網掛けを付しており、正孔を多く含む領域には、密度の小さいドットの網掛けを付している。各領域内に描かれた実線は、電子または正孔の等濃度線である。電子を多く含む領域は、具体的には、電子の濃度が１×１０１４／ｃｍ３以上になる領域である。正孔を多く含む領域は、具体的には、正孔の濃度が１×１０１４／ｃｍ３以上になる領域である。電子を多く含む領域は、コンタクトプラグｃｐ１のコンタクトｃｐ１ａから第１拡散領域６７ｎの内部に広がっていることが分かる。
【０１０８】
電子を多く含む領域と正孔を多く含む領域との間が、空乏層に相当する。半導体基板６０の表面における空乏層の幅を両矢印で示しており、各分布図における空乏層の幅を数値で図示している。
【０１０９】
図６に示すように、パッドｃｐ１ｂの幅が大きくなる程、すなわち、パッドｃｐ１ｂの面積が大きくなる程、空乏層の幅が大きくなっていることが分かる。言い換えると、パッドｃｐ１ｂの幅が小さくなる程、すなわち、パッドｃｐ１ｂの面積が小さくなる程、空乏層の幅が小さくなる。パッドｃｐ１ｂと半導体基板６０の表面との距離が５０ｎｍの場合および１０ｎｍの場合のいずれの場合も、同じ傾向が見られる。したがって、コンタクトプラグｃｐ１の面積を小さくすることで、半導体基板６０の表面の空乏層の面積が小さくなる。
【０１１０】
なお、パッドｃｐ１ｂの面積が小さくなるほど空乏層の幅が小さくなる理由は、以下のように推察される。光電変換部１２で発生した電荷のうち、信号電荷はコンタクトプラグｃｐ１を介して第１拡散領域６７ｎに蓄積される。信号電荷が例えば正孔であるとき、コンタクトプラグｃｐ１は正に帯電する。つまり、コンタクトプラグｃｐ１の電位が上昇する。このとき、パッドｃｐ１ｂから半導体基板６０の表面に対して正の電界がかかる。正の電界の影響により、半導体基板６０中の多数キャリアである正孔が、平面視においてパッドｃｐ１ｂの外側に向かって押し出される。このことにより、半導体基板６０の表面の空乏層の面積が増加する。
【０１１１】
また、本実施の形態では、図３に示されるように、距離Ｌ３が距離Ｌ１より長い。距離Ｌ１は、パッドｃｐ１ｂとゲート電極２６ｅとの距離である。距離Ｌ３は、パッドｃｐ３ｂとゲート電極２２ｅとの距離である。例えば、距離Ｌ１は、画素１０に含まれる他のコンタクトプラグｃｐ２、コンタクトプラグｃｐ３およびコンタクトプラグｃｐ４の各々のパッドと、各パッドに最も近いゲート電極との距離のいずれよりも短い。
【０１１２】
電荷蓄積領域として機能する第１拡散領域６７ｎに接続されるコンタクトプラグｃｐ１と、第１拡散領域６７ｎをドレインまたはソースとして含むリセットトランジスタ２６のゲート電極２６ｅとの距離を短くすることで、空乏層がゲート電極２６ｅ側に広がることを抑制することができる。
【０１１３】
このように、第１拡散領域６７ｎとｐ型不純物領域６６ｐとの間に空乏層領域が形成される。一般的に、半導体基板６０の内部における結晶欠陥密度よりも、半導体基板６０の表面付近における結晶欠陥密度の方が高い。そのため、第１拡散領域６７ｎとｐ型不純物領域６６ｐとが接合する部分であるｐｎ接合部に形成される空乏層領域のうち、半導体基板６０の内部のｐｎ接合部に形成される空乏層領域よりも、半導体基板６０の表面付近の接合部に形成される空乏層領域の方がリーク電流は大きくなる。
【０１１４】
また、半導体基板６０の表面の接合部に形成される空乏層領域（以下、「界面空乏層」と記載する）の面積が増大すると、リーク電流が増大し易い。言い換えると、半導体基板６０の表面に露出する界面空乏層の面積を小さくすることで、リーク電流を抑制することができる。例えば、界面空乏層の面積を最小にしてもよい。
【０１１５】
本実施の形態では、上述したように、平面視において、第１拡散領域６７ｎに接続されたコンタクトプラグｃｐ１の面積が、第２拡散領域６８ｂｎに接続されたコンタクトプラグｃｐ３の面積よりも小さい。これにより、図６で示したように、第１拡散領域６７ｎの近傍に広がる界面空乏層の面積を小さくすることができる。したがって、第１拡散領域６７ｎからの、または、第１拡散領域６７ｎへのリーク電流を抑制することができる。
【０１１６】
また、界面空乏層の面積を小さくするために、半導体基板６０に垂直な方向から見たとき、第１拡散領域６７ｎの面積を、第２拡散領域６８ａｎよりも小さくなるように形成してもよい。例えば、半導体基板６０に垂直な方向から見たとき、第１拡散領域６７ｎの面積は、第２拡散領域６８ａｎの面積の１／２以下であってもよい。また、このとき、第１拡散領域６７ｎのチャネル幅方向の幅は、第２拡散領域６８ａｎのチャネル幅方向の幅の１／２以下であってもよい。なお、第１拡散領域６７ｎおよび第２拡散領域６８ａｎは、チャネル幅方向の幅およびチャネル長方向の長さのどちらか一方が同じ大きさであってもよい。また、半導体基板６０に垂直な方向から見たとき、第１拡散領域６７ｎの面積は、他の第２拡散領域６８ｂｎおよび第２拡散領域６８ｄｎ、ならびに、第３拡散領域６８ｃｎの各々の面積よりも小さくなるように形成されてもよい。
【０１１７】
また、第１拡散領域６７ｎおよびｐ型不純物領域６６ｐの周囲に、ゲートおよびコンタクトプラグの形成後に素子分離領域６９を形成する場合を考える。素子分離領域６９は、第１拡散領域６７ｎおよびコンタクトプラグｃｐ１の形成後に形成される。素子分離領域６９は、第１拡散領域６７ｎに対してコンタクトプラグｃｐ１よりも外側に形成される。したがって、コンタクトプラグｃｐ１の面積が大きいと、第１拡散領域６７ｎおよびｐ型不純物領域６６ｐと素子分離領域６９との間隔が拡がる。このため、空乏層領域が拡がって接合リークが増大する。また、コンタクトプラグｃｐ１に、素子分離領域６９を形成するための、コンタクトプラグｃｐ１と逆極性の不純物が導入される可能性がある。このことにより、例えばコンタクト抵抗の増加の問題が発生する。コンタクトプラグｃｐ１の面積が大きい場合、導入される不純物の量も多くなるため、コンタクト抵抗の増加の程度も大きくなると考えられる。一方、コンタクトプラグｃｐ１の面積を小さくすることで、接合リークの増大およびコンタクト抵抗の増加を抑制することができる。
【０１１８】
また、第１拡散領域６７ｎおよび第２拡散領域６８ａｎの面積はそれぞれ、半導体基板６０に垂直な方向から見たとき、リセットトランジスタ２６のゲート電極２６ｅと重なる部分の面積を除いて求めてもよい。同様に、第２拡散領域６８ｂｎおよび第２拡散領域６８ｄｎ、ならびに、第３拡散領域６８ｃｎの面積はそれぞれ、半導体基板６０に垂直な方向から見たとき、増幅トランジスタ２２のゲート電極２２ｅおよびアドレストランジスタ２４のゲート電極２４ｅと重なる部分の面積を除いて求めてもよい。半導体基板６０に垂直な方向から見たとき、ゲート電極２２ｅ、ゲート電極２４ｅ、ゲート電極２６ｅと重なる部分は、ゲート電極２２ｅ、ゲート電極２４ｅおよびゲート電極２６ｅと重ならない部分に比べて、製造時に損傷を受けにくい。製造時に受ける損傷の例としては、ドライエッチング工程で用いるプラズマ処理によるもの、および、レジストを剥離する際のアッシング処理によるものが挙げられる。このことから、ゲート電極２２ｅ、ゲート電極２４ｅ、ゲート電極２６ｅと重なる部分においては、リーク電流が発生しにくい。したがって、界面空乏層の面積を小さくする上では、第１拡散領域６７ｎ、第２拡散領域６８ｂｎおよび第２拡散領域６８ｄｎ、ならびに、第３拡散領域６８ｃｎについて、ゲート電極２２ｅ、ゲート電極２４ｅ、ゲート電極２６ｅと重なっていない部分の面積の影響だけを考慮してもよいためである。
【０１１９】
また、第１拡散領域６７ｎの面積を小さくすることにより、第１拡散領域６７ｎに形成されたコンタクトホールｈ１とゲート電極２６ｅとの間の距離は、例えば、第２拡散領域６８ａｎに形成されたコンタクトホールｈ２とゲート電極２６ｅとの間の距離よりも短くなる。つまり、図３に示すように、コンタクトプラグｃｐ１のパッドｃｐ１ｂとゲート電極２６ｅとの距離Ｌ１が、コンタクトプラグｃｐ２のパッドとゲート電極２６ｅとの距離より短くなる。上述したように、第１拡散領域６７ｎは不純物濃度が低いため、第２拡散領域６８ａｎよりも抵抗値が高くなる。したがって、コンタクトホールｈ１とゲート電極２６ｅとの距離を短くすることにより、第１拡散領域６７ｎでの電流経路が短くなるため、第１拡散領域６７ｎでの抵抗値が小さくなる。
【０１２０】
また、第１拡散領域６７ｎに形成されたコンタクトホールｈ１とゲート電極２６ｅとの距離は、第２拡散領域６８ｂｎに形成されたコンタクトホールｈ３とゲート電極２２ｅとの距離より短くてもよく、第２拡散領域６８ｄｎに形成されたコンタクトホールｈ４とゲート電極２４ｅとの距離よりも短くてもよい。つまり、距離Ｌ１は、コンタクトプラグｃｐ３のパッドｃｐ３ｂとゲート電極２２ｅとの距離Ｌ３より短くてもよい。あるいは、距離Ｌ１は、コンタクトプラグｃｐ４のパッドとゲート電極２４ｅとの距離より短くてもよい。
【０１２１】
（変形例１）
次に、本実施の形態の変形例１について説明する。以下では、実施の形態１との相違点を中心に説明し、共通点の説明を省略または簡略化する。
【０１２２】
図７は、本変形例に係る撮像装置の画素１０Ａ内のレイアウトを示す平面図である。画素１０Ａは、実施の形態１に係る画素１０と比較して、コンタクトｃｐ１Ａａの面積が異なる。
【０１２３】
具体的には図７に示すように、画素１０Ａは、実施の形態１に係る画素１０と比較して、コンタクトプラグｃｐ１の代わりにコンタクトプラグｃｐ１Ａを備える。コンタクトプラグｃｐ１Ａは、コンタクトｃｐ１Ａａと、パッドｃｐ１ｂとを有する。
【０１２４】
半導体基板６０に垂直な方向から見たとき、コンタクトｃｐ１Ａａの面積は、コンタクトｃｐ３ａの面積より小さい。例えば、コンタクトｃｐ１Ａａの面積は、コンタクトｃｐ３の面積の半分以下であってもよい。また、コンタクトｃｐ１Ａａの面積は、コンタクトプラグｃｐ２およびコンタクトプラグｃｐ４の各々のコンタクトの面積より小さくてもよい。つまり、コンタクトｃｐ１Ａａの面積は、画素１０Ａ内に含まれる全てのコンタクトプラグの各コンタクトのうち、最小の面積であってもよい。
【０１２５】
このように、コンタクトｃｐ１Ａａを他のコンタクトプラグｃｐ２、コンタクトプラグｃｐ３およびコンタクトプラグｃｐ４のコンタクトよりも小さくすることで、コンタクトｃｐ１Ａａを介して第１拡散領域６７ｎに熱拡散する不純物の濃度を低減させることができる。これにより、コンタクトプラグｃｐ１Ａの直下の第１拡散領域６７ｎ内で、コンタクトプラグｃｐ１Ａに含まれる不純物が拡散する領域の広がりが抑制される。具体的には、ｎ型不純物の高濃度領域が第１拡散領域６７ｎ内で広がりにくくなる。したがって、例えばｐ型の素子分離領域６９を第１拡散領域６７ｎに近づけたとしても、第１拡散領域６７ｎ内のｎ型不純物の高濃度領域とｐ型の素子分離領域６９との界面の電界強度を一定以下に抑えることができる。したがって、第１拡散領域６７ｎ内のｎ型不純物の高濃度領域とｐ型の素子分離領域６９との界面の電界強度を一定以下に抑制しつつ、ｎ型不純物の高濃度領域とｐ型の素子分離領域６９との距離を一定以下にすることができる。これにより、界面空乏層の広がりを抑制することができるので、リーク電流の増大を抑制することができる。
【０１２６】
（変形例２）
次に、本実施の形態の変形例２について説明する。以下では、実施の形態１との相違点を中心に説明し、共通点の説明を省略または簡略化する。
【０１２７】
図８は、本変形例に係る撮像装置の画素１０Ｂ内のレイアウトを示す平面図である。画素１０Ｂは、実施の形態１に係る画素１０と比較して、コンタクトプラグｃｐ１中の不純物の濃度が異なる。
【０１２８】
具体的には、図８に示すように、画素１０Ｂは、実施の形態１に係る画素１０と比較して、コンタクトプラグｃｐ１の代わりにコンタクトプラグｃｐ１Ｂを備える。コンタクトプラグｃｐ１Ｂに含まれる不純物の濃度は、コンタクトプラグｃｐ３に含まれる不純物の濃度より低い。また、例えば、コンタクトプラグｃｐ１Ｂに含まれる不純物の濃度は、コンタクトプラグｃｐ２およびコンタクトプラグｃｐ４の各々に含まれる不純物の濃度より低くてもよい。つまり、コンタクトプラグｃｐ１Ｂ中の不純物の濃度は、画素１０Ｂ内に含まれる全てのコンタクトプラグ中の各不純物の濃度のうち、最小の濃度であってもよい。
【０１２９】
このように、コンタクトプラグｃｐ１中の不純物の濃度を他のコンタクトプラグｃｐ２、ｃｐ３、ｃｐ４中の不純物の濃度よりも低くすることで、コンタクトプラグｃｐ１から第１拡散領域６７ｎに熱拡散する不純物の濃度を低減させることができる。これにより、変形例１と同様の理由により、リーク電流の増大を抑制できる。
【０１３０】
（実施の形態２）
続いて、実施の形態２について説明する。以下では、実施の形態１との相違点を中心に説明し、共通点の説明を省略または簡略化する。
【０１３１】
図９は、本実施の形態に係る撮像装置の画素１０Ｃ内のレイアウトを示す平面図である。図１０は、本実施の形態に係る撮像装置の画素１０Ｃのデバイス構造を示す概略断面図である。図１０は、図９中のＸ−Ｘ線に沿って画素１０Ｃを切断し、矢印方向に展開した場合の断面図である。図１０に示す画素１０Ｃと、図４に示す画素１０との間の主な相違点は、ゲート電極とコンタクトプラグとが別の配線層で形成されている点である。
【０１３２】
具体的には、図９および図１０に示すように、画素１０Ｃは、実施の形態１に係る画素１０と比較して、新たに、コンタクトプラグｃｐ５、コンタクトプラグｃｐ６およびコンタクトプラグｃｐ７、ならびに、絶縁層７２を備える点が相違する。
【０１３３】
絶縁層７２は、絶縁層７１上に設けられている。本実施の形態では、コンタクトホールｈ１−ｈ７はそれぞれ、絶縁層７１だけでなく、絶縁層７２も貫通する貫通孔である。コンタクトホールｈ５、コンタクトホールｈ６およびコンタクトホールｈ７の位置にそれぞれ、コンタクトプラグｃｐ５、コンタクトプラグｃｐ６およびコンタクトプラグｃｐ７が配置されている。絶縁層７２は、例えば、シリコン酸化膜である。絶縁層７２は、複数の絶縁層を含む積層構造を有していてもよい。
【０１３４】
コンタクトプラグｃｐ５は、プラグｐａ３とゲート電極２６ｅとを接続している。図９に示すように、コンタクトプラグｃｐ５は、平面視においてゲート電極２６ｅと重複する位置に設けられている。
【０１３５】
コンタクトプラグｃｐ６は、プラグｐａ２とゲート電極２２ｅとを接続している。図９に示すように、コンタクトプラグｃｐ６は、平面視においてゲート電極２２ｅと重複する位置に設けられている。
【０１３６】
コンタクトプラグｃｐ７は、プラグｐａ４とゲート電極２４ｅとを接続している。図９に示すように、コンタクトプラグｃｐ７は、平面視においてゲート電極２４ｅと重複する位置に設けられている。
【０１３７】
例えば、実施の形態１では、コンタクトプラグｃｐ１−ｃｐ４とゲート電極２２ｅ、ゲート電極２４ｅおよびゲート電極２６ｅとが同じ配線層で、同じ不純物を含む材料で形成されている。これに対して、本実施の形態では、コンタクトプラグｃｐ１−ｃｐ７とゲート電極２２ｅ、ゲート電極２４ｅおよびゲート電極２６ｅとは異なる配線層で形成されている。
【０１３８】
なお、コンタクトプラグｃｐ１−ｃｐ７の材料とゲート電極２２ｅ、ゲート電極２４ｅおよびゲート電極２６ｅとの材料は同じであってもよく、異なっていてもよい。また、例えば、コンタクトプラグｃｐ１−ｃｐ７とゲート電極２２ｅ、ゲート電極２４ｅおよびゲート電極２６ｅとがポリシリコン材料で形成される場合、ポリシリコン中の不純物の濃度が異なっていてもよい。
【０１３９】
本実施の形態においても、実施の形態１と同様に、平面視において、コンタクトプラグｃｐ１の面積をコンタクトプラグｃｐ２、ｃｐ３、ｃｐ４よりも小さくすることで、コンタクトプラグｃｐ１による電界の影響を低減し、半導体基板６０の界面空乏層の面積を縮小することができる。これにより、第１拡散領域６７ｎからの、または、第１拡散領域６７ｎへのリーク電流を低減することができる。
【０１４０】
（他の実施の形態）
以上、本開示に係る撮像装置について、実施の形態および変形例に基づいて説明したが、本開示は、これらの実施の形態および変形例に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態および変形例に施したもの、並びに実施の形態および変形例における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲に含まれる。
【０１４１】
例えば、光電変換部１２は、半導体基板６０内に形成されたフォトダイオードであってもよい。つまり、撮像装置１００は、積層型の撮像装置でなくてもよい。
【０１４２】
また、例えば、第１拡散領域６７ｎに接続されたコンタクトプラグｃｐ１のパッドｃｐ１ｂの幅Ｗ１と、第２拡散領域６８ｂｎに接続されたコンタクトプラグｃｐ３のパッドｃｐ３ｂの幅Ｗ３とは等しくてもよい。この場合、パッドｃｐ１ｂの長さが、パッドｃｐ３ｂの長さより短くてもよい。ここで、パッドｃｐ１ｂの長さは、パッドｃｐ１ｂの、ゲート電極２６ｅの長さ方向に平行な方向の長さである。パッドｃｐ３ｂの長さは、パッドｃｐ３ｂの、ゲート電極２２ｅの長さ方向に平行な方向の長さである。これにより、パッドｃｐ１ｂの面積が、パッドｃｐ３ｂの面積より小さくなってもよい。また、パッドｃｐ１ｂの幅Ｗ１および長さの両方がそれぞれ、パッドｃｐ３ｂの幅Ｗ３および長さより短くてもよい。パッドｃｐ１ｂと、コンタクトプラグｃｐ２およびコンタクトプラグｃｐ４の各々のパッドとも同様の関係を有してもよい。
【０１４３】
また、例えば、撮像装置１００が備える複数の画素は、構成が互いに等しくなくてもよい。例えば、撮像装置１００は、画素１０、画素１０Ａ、画素１０Ｂおよび画素１０Ｃのうち少なくとも２つを備えてもよい。
【０１４４】
また、本開示の実施の形態および変形例によれば、リーク電流による影響を低減し得るので、高画質で撮像を行うことが可能な撮像装置が提供される。なお、上述の増幅トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６の各々は、ＮチャネルＭＯＳＦＥＴであってもよいし、ＰチャネルＭＯＳＦＥＴであってもよい。各トランジスタがＰチャネルＭＯＳＦＥＴである場合、第１導電型の不純物がｐ型不純物であり、第２導電型の不純物がｎ型不純物である。これらのトランジスタの全てがＮチャネルＭＯＳＦＥＴまたはＰチャネルＭＯＳＦＥＴのいずれかに統一されている必要もない。画素中のトランジスタの各々をＮチャネルＭＯＳＦＥＴとし、信号電荷として電子を用いる場合には、これらのトランジスタの各々におけるソースおよびドレインの配置を互いに入れ替えればよい。
【０１４５】
また、上記の各実施の形態は、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【産業上の利用可能性】
【０１４６】
本開示によれば、暗電流による影響を抑制して高画質で撮像が可能な撮像装置が提供される。本開示の撮像装置は、例えばイメージセンサ、デジタルカメラなどに有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。
【符号の説明】
【０１４７】
１０、１０Ａ、１０Ｂ、１０Ｃ  画素
１２  光電変換部
１２ａ  画素電極
１２ｂ  光電変換層
１２ｃ  透明電極
１４  信号検出回路
１６  フィードバック回路
２２  増幅トランジスタ
２２ｅ、２４ｅ、２６ｅ  ゲート電極
２４  アドレストランジスタ
２６  リセットトランジスタ
３２  電源配線
３４  アドレス信号線
３５  垂直信号線
３６  リセット信号線
３９  蓄積制御線
４０  周辺回路
４２  負荷回路
４４  カラム信号処理回路
４６  垂直走査回路
４８  水平信号読み出し回路
４９  水平共通信号線
５０  反転増幅器
５３  フィードバック線
６０  半導体基板
６１  支持基板
６１ｐ、６３ｐ、６５ｐ  ｐ型半導体層
６２ｎ  ｎ型半導体層
６４  ｐ型領域
６６ｐ  ｐ型不純物領域
６７ａ  第１領域
６７ｂ  第２領域
６７ｎ  第１拡散領域
６８ａｎ、６８ｂｎ、６８ｄｎ  第２拡散領域
６８ｃｎ  第３拡散領域
６９  素子分離領域
７０、７１、７２、９０ａ、９０ｂ、９０ｃ、９０ｄ  絶縁層
７３、７４  サイドウォール
８０  配線構造
８０ａ、８０ｂ、８０ｃ、８０ｄ  配線層
９０  層間絶縁層
１００  撮像装置
Ｒ１  撮像領域
Ｒ２  周辺領域
ｃｐ１、ｃｐ１Ａ、ｃｐ１Ｂ、ｃｐ２、ｃｐ３、ｃｐ４、ｃｐ５、ｃｐ６、ｃｐ７、ｃｐ８  コンタクトプラグ
ｃｐ１ａ、ｃｐ１Ａａ、ｃｐ３ａ  コンタクト
ｃｐ１ｂ、ｃｐ３ｂ  パッド
ｈ１、ｈ２、ｈ３、ｈ４、ｈ５、ｈ６、ｈ７、ｈ８、ｈ９、ｈ１０、ｈ１１  コンタクトホール
ｐａ１、ｐａ２、ｐａ３、ｐａ４、ｐａ５、ｐａ６、ｐａ７、ｐｂ、ｐｃ、ｐｄ  プラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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