(57)【要約】【課題】安定した動作が可能な磁気記憶装置を提供する。【解決手段】実施形態によれば、磁気記憶装置は、記憶部及び制御部を含む。記憶部は、記憶素子、導電部材及び端子を含む。記憶素子は、スイッチ素子と、スイッチ素子と電気的に直列に接続された磁気素子と、を含む。端子はスイッチ素子と電気的に接続される。制御部は、端子及び導電部材と電気的に接続される。制御部は、選択ライト動作とリード動作とを少なくとも実施する。選択ライト動作において、制御部は、電流を導電部材に供給する。リード動作において、制御部は、導電部材と端子との間にリードパルスを印加して電気抵抗に対応する値を検出する。リードパルスは、第１リード電圧を有する第１期間と、第２リード電圧を有し第１期間の後の第２期間と、を含み、第２リード電圧の絶対値は、第１リード電圧の絶対値よりも小さい。【選択図】図１
2020120020.tif 000002
【特許請求の範囲】
【請求項１】
第１記憶素子、第１導電部材及び第１端子を含む記憶部であって、前記第１導電部材は、第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含み、前記第１記憶素子は、第１スイッチ素子と、前記第１スイッチ素子と電気的に直列に接続された第１磁気素子と、を含み、前記第１磁気素子は前記第３部分と電気的に接続され、前記第１端子は前記第１スイッチ素子と電気的に接続された、前記記憶部と、
前記第１端子及び前記第１導電部材と電気的に接続された制御部と、
を備え、
前記制御部は、第１選択ライト動作とリード動作とを少なくとも実施し、
前記第１選択ライト動作において、前記制御部は、前記第１部分から前記第２部分への第１電流を前記第１導電部材に供給し、
前記リード動作において、前記制御部は、前記第１導電部材と前記第１端子との間にリードパルスを印加して前記第１導電部材及び前記第１端子を含む電流経路の電気抵抗に対応する値を検出し、
前記リードパルスは、第１リード電圧を有する第１期間と、第２リード電圧を有し前記第１期間の後の第２期間と、を含み、前記第２リード電圧の絶対値は、前記第１リード電圧の絶対値よりも小さい、磁気記憶装置。
【請求項２】
前記第１選択ライト動作において、前記制御部は、前記第１部分から前記第２部分への前記第１電流を前記第１導電部材に供給しつつ、前記第１導電部材を基準にした第１極性の第１選択ライト電圧を前記第１端子に印加し、
前記第１リード電圧及び前記第２リード電圧は、前記第１極性の逆の第２極性を有する、請求項１記載の磁気記憶装置。
【請求項３】
前記制御部は、第１非選択動作をさらに実施し、
前記第１非選択動作において、前記制御部は、前記第１電流を前記第１導電部材に供給しつつ、前記第２極性または０ボルトの第１非選択電圧を前記第１端子に印加する、請求項２記載の磁気記憶装置。
【請求項４】
前記制御部は、第２選択ライト動作をさらに実施し、
前記第２選択ライト動作において、前記制御部は、前記第２部分から前記第１部分への第２電流を前記第１導電部材に供給しつつ、前記第１極性の第２選択ライト電圧を前記第１端子に印加する、請求項２または３に記載の磁気記憶装置。
【請求項５】
前記制御部は、第２非選択動作をさらに実施し、
前記第２非選択動作において、前記制御部は、前記第２電流を前記第１導電部材に供給しつつ、前記第２極性または０ボルトの第２非選択電圧を前記第１端子に印加する、請求項４記載の磁気記憶装置。
【請求項６】
前記リードパルスは、前記第１期間と前記第２期間との間の第３期間をさらに含み、
前記第３期間における前記リードパルスの時間に対する変化率は、前記第２期間における前記リードパルスの前記時間に対する変化率よりも高い、請求項１〜５のいずれか１つに記載の磁気記憶装置。
【請求項７】
前記第１スイッチ素子に流れる電流は、前記第１スイッチ素子に加わる電圧に対してヒステリシス特性を有する、請求項１〜６のいずれか１つに記載の磁気記憶装置。
【請求項８】
前記第１スイッチ素子は、前記第１端子と電気的に接続され金属を含む第１導電層と、前記第１磁気素子と電気的に接続され金属を含む第１対向導電層と、前記第１導電層と前記第１対向導電層との間に設けられた第１中間層と、を含み、
前記第１中間層は、Ｍｇ、Ａｌ、Ｓｉ、Ｔｉ、Ｖ、Ｃｕ、Ｚｎ、Ｇｅ、Ｓｒ、Ｚｒ、Ｎｂ、Ｓｂ、Ｔｅ、Ｈｆ、Ｔａ及びＷよりなる群から選択された少なくとも１つを含む第１元素を含む、請求項１〜７のいずれか１つに記載の磁気記憶装置。
【請求項９】
前記第１中間層は、酸素及び窒素よりなる群から選択された少なくとも１つの第２元素をさらに含む、請求項８記載の磁気記憶装置。
【請求項１０】
第１記憶素子、第１端子及び第２端子を含む記憶部であって、前記第１記憶素子は、第１スイッチ素子と、前記第１スイッチ素子と電気的に直列に接続された第１磁気素子と、を含み、前記第１端子は、前記第１スイッチ素子と電気的に接続され、前記第２端子は前記第１磁気素子と電気的に接続された、前記記憶部と、
前記第１端子及び前記第２端子と電気的に接続された制御部と、
を備え、
前記制御部は、第１ライト動作、第２ライト動作及びリード動作を少なくとも実施し、
前記第１ライト動作において、制御部は、前記第２端子と基準にしたときに第１極性の第１ライト電圧を前記第１端子に印加して、前記第１端子と前記第２端子との間の電流経路を第１電気抵抗の状態にし、
前記第２ライト動作において、制御部は、前記第１極性とは逆の第２極性の第２ライト電圧を前記第１端子に印加して、前記電流経路を前記第１電気抵抗よりも低い第２電気抵抗の状態にし、
前記リード動作において、前記制御部は、前記第１端子にリードパルスを印加して前記電流経路の電気抵抗に対応する値を検出し、
前記リードパルスは、第１リード電圧を有する第１期間と、第２リード電圧を有し前記第１期間の後の第２期間と、を含み、前記第２リード電圧の絶対値は、前記第１リード電圧の絶対値よりも小さく、
前記第１リード電圧及び前記第２リード電圧は、前記第１極性である、磁気記憶装置。
【請求項１１】
前記リードパルスは、前記第１期間と前記第２期間との間の第３期間をさらに含み、
前記第３期間における前記リードパルスの時間に対する変化率は、前記第２期間における前記リードパルスの前記時間に対する変化率よりも高い、請求項１０記載の磁気記憶装置。
【請求項１２】
前記第１スイッチ素子に流れる電流は、前記第１スイッチ素子に加わる電圧に対してヒステリシス特性を有する、請求項１０または１１に記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気記憶装置に関する。
【背景技術】
【０００２】
磁気記憶装置において、安定した動作が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−６１０４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、安定した動作が可能な磁気記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、磁気記憶装置は、記憶部及び制御部を含む。前記記憶部は、第１記憶素子、第１導電部材及び第１端子を含む。前記第１導電部材は、第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む。前記第１記憶素子は、第１スイッチ素子と、前記第１スイッチ素子と電気的に直列に接続された第１磁気素子と、を含む。前記第１磁気素子は前記第３部分と電気的に接続される。前記第１端子は前記第１スイッチ素子と電気的に接続される。前記制御部は、前記第１端子及び前記第１導電部材と電気的に接続される。前記制御部は、第１選択ライト動作とリード動作とを少なくとも実施する。前記第１選択ライト動作において、前記制御部は、前記第１部分から前記第２部分への第１電流を前記第１導電部材に供給する。前記リード動作において、前記制御部は、前記第１導電部材と前記第１端子との間にリードパルスを印加して前記第１導電部材及び前記第１端子を含む電流経路の電気抵抗に対応する値を検出する。前記リードパルスは、第１リード電圧を有する第１期間と、第２リード電圧を有し前記第１期間の後の第２期間と、を含み、前記第２リード電圧の絶対値は、前記第１リード電圧の絶対値よりも小さい。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）及び図１（ｂ）は、第１実施形態に係る磁気記憶装置を例示する模式図である。
【図２】図２（ａ）及び図２（ｂ）は、第１実施形態に係る磁気記憶装置を例示する模式図である。
【図３】図３（ａ）〜図３（ｄ）は、第１実施形態に係る磁気記憶装置の動作を例示する模式図である。
【図４】図４は、第１実施形態に係る磁気記憶装置の動作を例示する模式図である。
【図５】図５（ａ）〜図５（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式図である。
【図６】図６は、第２実施形態に係る磁気記憶装置を例示する模式図である。
【図７】図７は、第３実施形態に係る磁気記憶装置を例示する模式図である。
【図８】図８（ａ）〜図８（ｃ）は、第４実施形態に係る磁気記憶装置を例示する模式図である。
【図９】図９は、第５実施形態に係る磁気記憶装置を例示する模式図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
図１（ａ）、図１（ｂ）、図２（ａ）及び図２（ｂ）は、第１実施形態に係る磁気記憶装置を例示する模式図である。  
図１（ａ）は、実施形態に係る磁気記憶装置１１０の一部の要素の模式的断面図を含む模式図である。図１（ｂ）は、磁気記憶装置１１０で実施されるリード動作におけるパルス波形を例示する模式図である。図２（ａ）及び図２（ｂ）は、磁気記憶装置１１０で実施されるライト動作を例示している。ライト動作は、磁気記憶装置に情報を記憶させる動作である。
【０００９】
図１（ａ）に示すように、実施形態に係る磁気記憶装置１１０は、記憶部ＭＰ及び制御部７０を含む。
【００１０】
記憶部ＭＰは、第１記憶素子ＭＥ１、第１導電部材２１及び第１端子Ｔ１を含む。第１導電部材２１は、第１部分２１ａ、第２部分２１ｂ及び第３部分２１ｃを含む。第３部分２１ｃは、第１部分２１ａと第２部分２１ｂとの間に設けられる。
【００１１】
第１導電部材２１は、例えば、Ｔａ、Ｗ、Ｐｔ及びＡｕよりなる群から選択された少なくとも１つを含む。第１導電部材２１は、例えば、ホウ素などをさらに含んでも良い。
【００１２】
第１記憶素子ＭＥ１は、第１スイッチ素子ＳＣ１及び第１磁気素子ＳＢ１を含む。第１磁気素子ＳＢ１は、第１スイッチ素子ＳＣ１と電気的に直列に接続される。
【００１３】
第１磁気素子ＳＢ１は第３部分２１ｃと電気的に接続される。第１端子Ｔ１は第１スイッチ素子ＳＣ１と電気的に接続される。
【００１４】
第１磁気素子ＳＢ１は、第１磁性層１１、第１対向磁性層１１ｃ及び第１非磁性層１１ｎを含む。第１対向磁性層１１ｃは、第３部分２１ｃと第１磁性層１１との間に設けられる。第１非磁性層１１ｎは、第１磁性層１１と第１対向磁性層１１ｃとの間に設けられる。例えば、第１対向磁性層１１ｃは、第３部分２１ｃと接する。
【００１５】
第１磁性層１１及び第１対向磁性層１１ｃの少なくともいずれかは、Ｆｅ及びＣｏよりなる群から選択された少なくとも１つを含む。第１磁性層１１及び第１対向磁性層１１ｃの少なくともいずれかは、ホウ素をさらに含んでも良い。第１非磁性層１１ｎは、例えば、Ｍｇ、Ｃａ、Ｓｒ、Ｔｉ、Ｖ、Ｎｂ及びＡｌよりなる群から選択された少なくとも１つと、酸素と、を含む。第１非磁性層１１ｎは、例えば、ＭｇＯを含む。第１非磁性層１１ｎは、トンネルバリア層である。第１磁気素子ＳＢ１は、例えば、ＭＴＪ素子である。
【００１６】
例えば、第１スイッチ素子ＳＣ１は、第１導電層３１、第１対向導電層３１ｃ及び第１中間層３１ｉを含む。第１導電層３１は、第１端子Ｔ１と電気的に接続され、金属を含む。第１対向導電層３１ｃは、第１磁気素子ＳＢ１と電気的に接続され、金属を含む。第１中間層３１ｉは、第１導電層３１と第１対向導電層３１ｃとの間に設けられる。第１導電層３１及び第１対向導電層３１ｃは、例えば、Ｗ層である。
【００１７】
第１中間層３１ｉは、Ｍｇ、Ａｌ、Ｓｉ、Ｔｉ、Ｖ、Ｃｕ、Ｚｎ、Ｇｅ、Ｓｒ、Ｚｒ、Ｎｂ、Ｓｂ、Ｔｅ、Ｈｆ、Ｔａ及びＷよりなる群から選択された少なくとも１つを含む第１元素を含む。第１中間層３１ｉは、酸素及び窒素よりなる群から選択された少なくとも１つの第２元素をさらに含んでも良い。第１中間層３１ｉは、例えば、絶縁性である。第１中間層３１ｉは、例えば、ＨｆＯｘを含む。第１中間層３１ｉは、例えば、ＧｅＳｂＴｅを含んでも良い。
【００１８】
第１スイッチ素子ＳＣ１は、例えばＭＩＭ素子である。第１スイッチ素子ＳＣ１は、例えばＭＳＭ素子でも良い。
【００１９】
１つの例において、第１スイッチ素子ＳＣ１に流れる電流は、第１スイッチ素子ＳＣ１に加わる電圧に対してヒステリシス特性を有する。第１スイッチ素子ＳＣ１の特性の例については、後述する。
【００２０】
制御部７０は、第１端子Ｔ１及び第１導電部材２１と電気的に接続される。例えば、制御部７０は、配線７０ａを介して第１端子Ｔ１と電気的に接続される。制御部７０は、例えば、駆動回路７５を含む。駆動回路７５と第１端子Ｔ１とが、配線７０ａにより電気的に接続される。配線７０ａにトランジスタＳｗ１（スイッチ）が設けられても良い。
【００２１】
記憶部ＭＰは、第１導電端子Ｔｃ１及び第２導電端子Ｔｃ２をさらに含んでも良い。第１導電端子Ｔｃ１は、第１部分２１ａと電気的に接続される。第２導電端子Ｔｃ２は、第２部分２１ｂと電気的に接続される。例えば、制御部７０は、第１導電端子Ｔｃ１と配線７０ｅにより電気的に接続される。例えば、制御部７０は、第２導電端子Ｔｃ２と配線７０ｆにより電気的に接続される。配線７０ｅ及び配線７０ｆの少なくともいずれかにトランジスタ（スイッチ）が設けられても良い。
【００２２】
制御部７０は、第１選択ライト動作とリード動作とを少なくとも実施する。この例では、制御部７０は、第２選択ライト動作をさらに実施する。
【００２３】
図２（ａ）は、第１選択ライト動作ＳＷ１を例示している。図２（ｂ）は、第２選択ライト動作ＳＷ２を例示している。
【００２４】
第１選択ライト動作ＳＷ１の後の第１記憶素子ＭＥ１の電気抵抗は、第２選択ライト動作ＳＷ２の後の第１記憶素子ＭＥ１の電気抵抗とは異なる。
【００２５】
図２（ａ）に示すように、第１選択ライト動作ＳＷ１において、制御部７０は、第１部分２１ａから第２部分２１ｂへの第１電流Ｉ１を第１導電部材２１に供給する。第１電流Ｉ１の作用により、第１対向磁性層１１ｃの磁化の向きが制御できる。この制御は、例えば、スピンホール効果に基づく。
【００２６】
図２（ｂ）に示すように、第２選択ライト動作ＳＷ２において、制御部７０は、第２部分２１ｂから第１部分２１ａへの第２電流Ｉ２を第１導電部材２１に供給する。第２電流Ｉ２の作用により、第１対向磁性層１１ｃの磁化の向きが、別の向きに制御できる。この制御は、例えば、スピンホール効果に基づく。
【００２７】
第１選択ライト動作ＳＷ１の後における第１対向磁性層１１ｃの磁化の向きと、第１磁性層１１の磁化の向きと、の間の角度は、第２選択ライト動作ＳＷ２の後における第１対向磁性層１１ｃの磁化の向きと、第１磁性層１１の磁化の向きと、の間の角度とは異なる。例えば、第１選択ライト動作ＳＷ１の後における第１対向磁性層１１ｃの磁化の向きは、第１磁性層１１の磁化の向きに対して、実質的に「反平行」である。例えば、第２選択ライト動作ＳＷ２の後における第１対向磁性層１１ｃの磁化の向きは、第１磁性層１１の磁化の向きに対して、実質的に「平行」である。第１対向磁性層１１ｃは、例えば、磁化自由層（例えば記憶層）である。第１磁性層１１は、例えば、参照層である。
【００２８】
これらの磁化の向きの角度の差により、電気抵抗の差が生じる。異なる電気抵抗の複数の状態が、記憶される複数の記憶状態に対応する。例えば、高抵抗状態が、「０」及び「１」の一方に対応する。例えば、低抵抗状態が、「０」及び「１」の他方に対応する。
【００２９】
このように、第１選択ライト動作ＳＷ１において、制御部７０は、第１記憶素子ＭＥ１を、第１記憶状態及び前記第２記憶状態の一方にする。第２選択ライト動作ＳＷ２において、制御部７０は、第１記憶素子ＭＥ１を、第１記憶状態及び第２記憶状態の他方にする。
【００３０】
リード動作においては、制御部７０は、例えば、第１記憶素子ＭＥ１の電気抵抗に対応する値を検出する。
【００３１】
図１（ａ）に示すように、リード動作ＲＯにおいて、制御部７０は、第１導電部材２１と第１端子Ｔ１との間にリードパルスＲＰ１を印加して、第１導電部材２１及び第１端子Ｔ１を含む電流経路ｃｐの電気抵抗に対応する値を検出する。例えば、電流経路ｃｐに流れる電流の大きさを検出することで、第１磁気素子ＳＢ１を含む第１記憶素子ＭＥ１の電気抵抗に対応する値が検出できる。制御部７０は、例えばセンスアンプを含む。
【００３２】
図１（ｂ）は、リードパルスＲＰ１を例示している。図１（ｂ）の横軸は、時間ｔｍである。縦軸は、第１端子Ｔ１の電圧Ｖａである。電圧Ｖａは、制御部７０の出力回路（例えば駆動回路７５）の出力部の電圧でも良い。電圧Ｖａは、配線７０ａの電圧でも良い。電圧Ｖａは、例えば、第１導電部材２１の電位（例えば、第１部分２１ａの電位Ｖ０など）を基準にした電位である。
【００３３】
図１（ｂ）に示すように、リードパルスＲＰ１は、第１期間ｐｐ１及び第２期間ｐｐ２を含む。第１期間ｐｐ１は、第１リード電圧Ｖｒ１を有する。第２期間ｐｐ２は、第１期間ｐｐ１の後の期間である。第２期間ｐｐ２は、第２リード電圧Ｖｒ２を有する。第２リード電圧Ｖｒ２の絶対値は、第１リード電圧Ｖｒ１の絶対値よりも小さい。第２リード電圧Ｖｒ２の極性は、第１リード電圧Ｖｒ１の極性と同じである。
【００３４】
このように、実施形態に係るリード動作ＲＯにおいて、高電圧の第１期間ｐｐ１と、低電圧の第２期間ｐｐ２と、を含むリードパルスＲＰ１が用いられる。第１記憶素子ＭＥ１において、第１磁気素子ＳＢ１に第１スイッチ素子ＳＣ１が直列に接続される。このため、リードパルスＲＰ１は、第１磁気素子ＳＢ１及び第１スイッチ素子ＳＣ１に加わる。第１磁気素子ＳＢ１における高抵抗状態と低抵抗状態との差と、第１スイッチ素子ＳＣ１における高抵抗状態と低抵抗状態との差と、に基づく電流が検出できる。これにより、第１記憶素子ＭＥ１が第１スイッチ素子ＳＣ１を含まない場合に比べて、検出される電流の差（抵抗の差）が大きくなる。これにより、高い感度で、第１磁気素子ＳＢ１の抵抗状態の差を検出できる。安定したリード動作が可能になる。実施形態によれば、安定した動作が可能な磁気記憶装置を提供できる。
【００３５】
第１スイッチ素子ＳＣ１の特性の例、及び、リード動作の例については、後述する。
【００３６】
実施形態において、第１対向磁性層１１ｃの磁化の変化のし易さは、第１磁気素子ＳＢ１に印加される電圧に応じて変化しても良い。
【００３７】
例えば、第１端子Ｔ１に印加される電圧に応じた電圧が、第１磁気素子ＳＢ１に印加される。１つの例において、第１導電部材２１の電位を基準にしたときに、第１磁性層１１の電位が負のときに、第１対向磁性層１１ｃの磁化の向きは、変化し易い。第１磁性層１１の電位が０または正のときに、第１対向磁性層１１ｃの磁化の向きは、変化し難い。例えば、第１磁性層１１の電位（または第１端子Ｔ１の電位）の制御により、第１導電部材２１に第１電流Ｉ１または第２電流Ｉ２が流れても、電気抵抗が実質的に変化しない動作を実施可能である。
【００３８】
上記の第１選択ライト動作ＳＷ１及び第２選択ライト動作ＳＷ２は、第１端子Ｔ１が所定の電位（例えば、非選択電位）に設定されることで行われる。
【００３９】
図２（ａ）に示すように、例えば、第１選択ライト動作ＳＷ１において、制御部７０は、第１部分２１ａから第２部分２１ｂへの第１電流Ｉ１を第１導電部材２１に供給しつつ、第１選択ライト電圧Ｖｓ１を第１端子Ｔ１に印加する。第１選択ライト電圧Ｖｓ１は、第１導電部材２１を基準にした第１極性を有する。第１極性は、例えば、負である。
【００４０】
図２（ｂ）に示すように、例えば、第２選択ライト動作ＳＷ２において、制御部７０は、第２部分２１ｂから第１部分２１ａへの第２電流Ｉ２を第１導電部材２１に供給しつつ、第１極性の第２選択ライト電圧Ｖｓ２を第１端子Ｔ１に印加する。第２選択ライト電圧Ｖｓ２の大きさ（高さ）は、第１選択ライト電圧Ｖｓ１の大きさ（高さ）と実質的に同じで良い。
【００４１】
第１選択ライト電圧Ｖｓ１及び第２選択ライト電圧Ｖｓ２は、例えば、第１対向磁性層１１ｃの磁化が変化し易くなる電圧である。
【００４２】
このとき、図１（ｂ）に例示する、第１リード電圧Ｖｒ１及び第２リード電圧Ｖｒ２は、第１極性の逆の第２極性を有する。
【００４３】
このように、リードパルスＲＰ１の極性は、第１選択ライト動作ＳＷ１及び第２選択ライト動作ＳＷ２の極性と逆である。このような極性のリードパルスＲＰ１において、複数の電圧（パルスの高さ）を含む波形がリード動作ＲＯに用いられる。これにより、例えば、リード動作ＲＯが第１記憶素子ＭＥ１の電気抵抗の状態に影響を与えることを抑制しつつ、高い感度で、電気抵抗の状態を検出できる。
【００４４】
第１極性は、負及び正の一方である。第２極性は、負及び正の他方である。
【００４５】
後述するように、制御部７０は、第１電流Ｉ１または第２電流Ｉ２を第１導電部材２１に供給しつつ、第１端子Ｔ１を０ボルト、または、第２極性の電位に設定する動作をさらに実施しても良い。この動作は、非選択動作に対応する。非選択動作の例については、後述する。
【００４６】
以下、第１スイッチ素子ＳＣ１の特性の例、及び、リード動作の例について、説明する。
【００４７】
図３（ａ）〜図３（ｄ）は、第１実施形態に係る磁気記憶装置の動作を例示する模式図である。  
これらの図の横軸は、第１スイッチ素子ＳＣ１の両端に印加される電圧ΔＶである。電圧ΔＶは、例えば、第１導電層３１と第１対向導電層３１ｃとの間の電位差に対応する。これらの図の縦軸は、第１スイッチ素子ＳＣ１に流れる電流Ｉである。
【００４８】
図３（ａ）に示すように、第１スイッチ素子ＳＣ１において、電流−電圧特性は、ヒステリシスを示す。大きい電流Ｉが得られる状態がオン状態に対応する。小さい電流Ｉが得られる状態がオフ状態に対応する。
【００４９】
図３（ｂ）に示すように、第１スイッチ素子ＳＣ１が、オン状態となる電圧が印加される。第１スイッチ素子ＳＣ１は、状態ｐｔ１となる。オン状態となる電圧は、第１リード電圧Ｖｒ１に対応する。この後、電圧が低い第２リード電圧Ｖｒ２が印加される。
【００５０】
図３（ｃ）は、第１磁気素子ＳＢ１が低抵抗状態の場合に対応する。図３（ｄ）は、第１磁気素子ＳＢ１が高抵抗状態の場合に対応する。
【００５１】
図３（ｃ）に示すように、第１磁気素子ＳＢ１が低抵抗状態の場合に、電圧が低い第２リード電圧Ｖｒ２が印加されると、第１スイッチ素子ＳＣ１は、状態ｐｔ２となる。この場合、第１スイッチ素子ＳＣ１は、オン状態である。
【００５２】
図３（ｄ）に示すように、第１磁気素子ＳＢ１が高抵抗状態の場合に、電圧が低い第２リード電圧Ｖｒ２が印加されると、第１スイッチ素子ＳＣ１は、状態ｐｔ２を経由して、状態ｐｔ３となる。この場合、第１スイッチ素子ＳＣ１は、オフ状態である。
【００５３】
このように、第１磁気素子ＳＢ１の抵抗状態に応じて、第１スイッチ素子ＳＣ１が、状態ｐｔ２（オン状態）または状態ｐｔ３（オフ状態）になる。これらの状態の間の抵抗の比（電流の比）は、１０５程度である。
【００５４】
このように、高電圧の第１リード電圧Ｖｒ１と、低電圧の第２リード電圧Ｖｒ２と、を含むリードパルスＲＰ１を用いることで、第１磁気素子ＳＢ１における抵抗状態の比（ＭＲ比）よりも大きな電流の差（例えば比）が得られる。実施形態によれば、安定したリード動作が可能になる。実施形態によれば、安定した動作が可能な磁気記憶装置を提供できる。
【００５５】
実施形態において、リードパルスＲＰ１は、歪みを含んでも良い。  
図４は、第１実施形態に係る磁気記憶装置の動作を例示する模式図である。  
図４は、リードパルスＲＰ１の別の例を示している。図４に示すように、リードパルスＲＰ１は、第１期間ｐｐ１及び第２期間ｐｐ２に加えて、第３期間ｐｐ３をさらに含んでも良い。第３期間ｐｐ３は、第１期間ｐｐ１と第２期間ｐｐ２との間に設けられる。第３期間ｐｐ３は、例えば、遷移期間である。
【００５６】
第３期間ｐｐ３におけるリードパルスＲＰ１の時間ｔｍに対する変化率は、第２期間ｐｐ２におけるリードパルスＲＰ１の時間ｔｍに対する変化率よりも高い。このような波形のリードパルスＲＰ１が用いられても良い。
【００５７】
実施形態において、高電圧の第１期間ｐｐ１と、低電圧の第２期間ｐｐ２と、の他に、他の期間が設けられても良い。第１期間ｐｐ１は、リードパルスＲＰ１の最高電圧を含む期間である。最高電圧が、第１リード電圧Ｖｒ１に対応する。第２期間ｐｐ２は、リードパルスＲＰ１の時間ｔｍに対する変化率が他の部分よりも低い期間である。このような少なくとも２つの期間が設けられることで、安定したリード動作が可能になる。
【００５８】
例えば、第２リード電圧Ｖｒ２の絶対値は、第１リード電圧Ｖｒ１の絶対値の０．２倍以上０．８倍以下である。第２期間ｐｐ２の長さは、例えば、リードパルスＲＰ１の長さの０．２倍以上０．８倍以下である。
【００５９】
以下、非選択動作の例について説明する。  
図５（ａ）〜図５（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式図である。  
図５（ａ）に示すように、磁気記憶装置１１０において、記憶部ＭＰは、第１記憶素子ＭＥ１、第１導電部材２１及び第１端子Ｔ１に加えて、第２記憶素子ＭＥ２及び第２端子Ｔ２をさらに含んでも良い。
【００６０】
第１導電部材２１は、第１〜第３部分２１ａ〜２１ｃに加えて、第４部分２１ｄ及び第５部分２１ｅを含む。第１部分２１ａと第４部分２１ｄとの間に第２部分２１ｂが設けられる。第２部分２１ｂと第４部分２１ｄとの間の第５部分２１ｅが設けられる。
【００６１】
第３部分２１ｃから第１磁性層１１に向かう第１方向は、例えば、Ｚ軸方向である。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。第１部分２１ａから第２部分２１ｂに向かう第２方向は、第１方向と交差する。第２方向は、例えば、Ｘ軸方向である。
【００６２】
第２記憶素子ＭＥ２は、第２スイッチ素子ＳＣ２及び第２磁気素子ＳＢ２を含む。第２磁気素子ＳＢ２は、第２スイッチ素子ＳＣ２と電気的に直列に接続される。第２磁気素子ＳＢ２は第５部分２１ｅと電気的に接続される。第２端子Ｔ２は、第２スイッチ素子ＳＣ２と電気的に接続される。この例では、第２端子Ｔ２は、配線７０ｂを介して制御部７０（例えば、駆動回路７５）と電気的に接続される。この例では、配線７０ｂにトランジスタＳｗ２が設けられている。
【００６３】
第２磁気素子ＳＢ２は、第２磁性層１２、第２対向磁性層１２ｃ及び第２非磁性層１２ｎを含む。第２対向磁性層１２ｃは、第５部分２１ｅと第２磁性層１２との間に設けられる。第２非磁性層１２ｎは、第２磁性層１２と第２対向磁性層１２ｃとの間に設けられる。例えば、第２対向磁性層１２ｃは、第５部分２１ｅと接する。例えば、第２磁性層１２、第２対向磁性層１２ｃ及び第２非磁性層１２ｎには、第１磁性層１１、第１対向磁性層１１ｃ及び第１非磁性層１１ｎの構成及び材料などがそれぞれ適用される。
【００６４】
例えば、第２スイッチ素子ＳＣ２は、第２導電層３２、第２対向導電層３２ｃ及び第２中間層３２ｉを含む。第２導電層３２は、第２端子Ｔ２と電気的に接続され、金属を含む。第２対向導電層３２ｃは、第２磁気素子ＳＢ２と電気的に接続され、金属を含む。第２中間層３２ｉは、第２導電層３２と第２対向導電層３２ｃとの間に設けられる。第２導電層３２、第２対向導電層３２ｃ及び第２中間層３２ｉには、第１導電層３１、第１対向導電層３１ｃ及び第１中間層３１ｉの構成及び材料などがそれぞれ適用される。
【００６５】
図５（ａ）に示す例では、制御部７０は、第１記憶素子ＭＥ１に関して、第１選択ライト動作ＳＷ１を実施する。このとき、例えば、第１対向磁性層１１ｃの磁化１１ｃＭは、第１磁性層１１の磁化１１Ｍに対して、実質的に「反平行」となる。例えば、高抵抗状態が得られる。
【００６６】
図５（ｂ）に示す例では、制御部７０は、第１記憶素子ＭＥ１に関して、第２選択ライト動作ＳＷ２を実施する。このとき、第１対向磁性層１１ｃの磁化１１ｃＭは、第１磁性層１１の磁化１１Ｍに対して、実質的に「平行」となる。例えば、低抵抗状態が得られる。
【００６７】
１つの例として、初期状態において、第１対向磁性層１１ｃの磁化１１ｃＭは、第１磁性層１１の磁化１１Ｍに対して、実質的に「平行」とする。
【００６８】
図５（ｃ）に示すように、制御部７０は、第１記憶素子ＭＥ１に関して、第１非選択動作ＮＳ１をさらに実施しても良い。第１非選択動作ＮＳ１において、制御部７０は、第１電流Ｉ１を第１導電部材２１に供給しつつ、第１非選択電圧Ｖｎ１を第１端子Ｔ１に印加する。第１非選択電圧Ｖｎ１は、第２極性（例えば正）または０ボルトである。この場合、第１対向磁性層１１ｃの磁化１１ｃＭは、第１磁性層１１の磁化１１Ｍに対して、実質的に「平行」である。例えば、低抵抗状態が維持される。初期状態が高抵抗状態の場合は、高抵抗状態が維持される。
【００６９】
図５（ｄ）に示すように、制御部７０は、第１記憶素子ＭＥ１に関して、第２非選択動作ＮＳ２をさらに実施しても良い。第２非選択動作ＮＳ２において、制御部７０は、第２電流Ｉ２を第１導電部材２１に供給しつつ、第２非選択電圧Ｖｎ２を第１端子Ｔ１に印加する、第２非選択電圧Ｖｎ２は、第２極性（例えば正）または０ボルトである。この場合、第１対向磁性層１１ｃの磁化１１ｃＭは、第１磁性層１１の磁化１１Ｍに対して、実質的に「平行」である。例えば、低抵抗状態が維持される。初期状態が高抵抗状態の場合は、高抵抗状態が維持される。
【００７０】
このように、第１非選択動作ＮＳ１において、制御部７０は、第１記憶素子ＭＥ１の記憶状態を変更しない。第２非選択動作ＮＳ２において、制御部７０は、第１記憶素子ＭＥ１の記憶状態を変更しない。
【００７１】
図５（ａ）に示すように、制御部７０は、第２記憶素子ＭＥ２に関して、第３非選択動作ＮＳ３を実施しても良い。例えば、制御部７０が第１選択ライト動作ＳＷ１を実施しているときに、制御部７０は、第３非選択動作ＮＳ３を実施可能でも良い。第３非選択動作ＮＳ３において、制御部７０は、第１電流Ｉ１を第１導電部材２１に供給しつつ、第３非選択電圧Ｖｎ３を第２端子Ｔ２に印加する。第３非選択電圧Ｖｎ３は、第２極性（例えば正）または０ボルトである。例えば、初期状態の抵抗状態が維持される。
【００７２】
図５（ｂ）に示すように、制御部７０は、第２記憶素子ＭＥ２に関して、第４非選択動作ＮＳ４を実施しても良い。例えば、制御部７０が第２選択ライト動作ＳＷ２を実施しているときに、制御部７０は、第４非選択動作ＮＳ４を実施可能でも良い。第４非選択動作ＮＳ４において、制御部７０は、第２電流Ｉ２を第１導電部材２１に供給しつつ、第４非選択電圧Ｖｎ４を第２端子Ｔ２に印加する。第４非選択電圧Ｖｎ４は、第２極性（例えば正）または０ボルトである。例えば、初期状態の抵抗状態が維持される。
【００７３】
図５（ｃ）に示すように、制御部７０が第１非選択動作ＮＳ１を実施しているときに、制御部７０は、第３選択ライト動作ＳＷ３を実施可能でも良い。第３選択ライト動作ＳＷ３において、制御部７０は、第１電流Ｉ１を第１導電部材２１に供給しつつ、第３選択ライト電圧Ｖｓ３を第２端子Ｔ２に印加する。第３選択ライト電圧Ｖｓ３は、第１極性（例えば負）である。第２対向磁性層１２ｃの磁化１２ｃＭは、第２磁性層１２の磁化１２Ｍに対して、実質的に「反平行」となる。例えば、高抵抗状態が得られる。
【００７４】
図５（ｄ）に示すように、制御部７０が第２非選択動作ＮＳ２を実施しているときに、制御部７０は、第４選択ライト動作ＳＷ４を実施可能でも良い。第４選択ライト動作ＳＷ４において、制御部７０は、第２電流Ｉ２を第１導電部材２１に供給しつつ、第４選択ライト電圧Ｖｓ４を第２端子Ｔ２に印加する。第４選択ライト電圧Ｖｓ４は、第１極性（例えば負）である。第２対向磁性層１２ｃの磁化１２ｃＭは、第２磁性層１２の磁化１２Ｍに対して、実質的に「平行」となる。例えば、低抵抗状態が得られる。
【００７５】
上記の例では、第１スイッチ素子ＳＣ１（及び第２スイッチ素子ＳＣ２）は、ＭＩＭ素子である。これらの素子は、半導体素子でも良い。
【００７６】
例えば、第１スイッチ素子ＳＣ１は、第１導電層３１、第１対向導電層３１ｃ及び第１中間層３１ｉを含む（図１（ａ）参照）。第１導電層３１は、第１端子Ｔ１と電気的に接続される。第１対向導電層３１ｃは、第１磁気素子ＳＢ１と電気的に接続される。第１中間層３１ｉは、第１導電層３１と第１対向導電層３１ｃとの間に設けられる。第１導電層３１は、第１導電形の半導体層を含んでも良い。第１対向導電層３１ｃは、第１導電形の半導体層を含んでも良い。第１中間層３１ｉは、第２導電形の半導体層を含んでも良い。第２導電形は、第１導電形とは異なる。例えば、第１スイッチ素子ＳＣ１は、Ｎ／Ｐ／Ｎ構造を有しても良い。例えば、第１スイッチ素子ＳＣ１は、Ｐ／Ｎ／Ｐ構造を有しても良い。このような構成によっても、ヒステリシスを有する特性が得られる。
【００７７】
第１実施形態において、第１リード電圧Ｖｒ１の絶対値は、例えば、第１〜第４選択ライト電圧Ｖｓ１〜Ｖｓ４のそれぞれの絶対値よりも小さい。
【００７８】
実施形態において、基準となる電位は、第１導電部材２１の電位（例えば、第１部分２１ａの電位Ｖ０など）である。基準となる電位が、複数の動作において変更されても良い。例えば、選択ライト動作における基準となる電位（例えば、第１部分２１ａの電位Ｖ０など）と、リード動作における基準となる電位（例えば、第１部分２１ａの電位Ｖ０など）と、が、互いに異なっても良い。例えば、１つの動作（例えば、第１選択ライト動作ＳＷ１）において、例えば、第１部分２１ａの電位Ｖ０が「０ボルト」である場合に、第１選択ライト電圧Ｖｓ１は、「０ボルト」を基準にして定義される。例えば、例えば、別の１つの動作（例えば、リード動作ＲＯ）において、例えば、第１部分２１ａの電位Ｖ０が「３ボルト」である場合に、リードパルスＲＰ１の電圧（第１リード電圧Ｖｒ１及び第２リード電圧Ｖｒ２など）は、「３ボルト」を基準にして定義される。
【００７９】
（第２実施形態）  
図６は、第２実施形態に係る磁気記憶装置を例示する模式図である。  
図６に示すように、本実施形態に係る磁気記憶装置２１０も、記憶部ＭＰ及び制御部７０を含む。記憶部ＭＰは、第１導電部材２１に加えて、複数の記憶素子ＭＥ０、及び、複数の端子Ｔ０を含む。複数の記憶素子ＭＥ０は、例えば、第１記憶素子ＭＥ１及び第２記憶素子ＭＥ２などを含む。複数の記憶素子ＭＥ０の１つは、例えば、スイッチ素子ＳＣ０及び磁気素子ＳＢ０を含む。複数の端子Ｔ０は、例えば、第１端子Ｔ１及び第２端子Ｔ２などを含む。
【００８０】
この例では、複数の記憶素子ＭＥ０のそれぞれに、トランジスタが設けられている。トランジスタは、例えば、トランジスタＳｗ（ｉ−１）、Ｓｗ（ｉ）及びＳｗ（ｉ＋１）などを含む。これらのトランジスタは、制御部７０の一部と見なしても良い。
【００８１】
このように、制御部７０は、第１トランジスタ及び第２トランジスタを含んでも良い。第１トランジスタは、例えば、トランジスタＳｗ（ｉ）に対応する。第２トランジスタは、例えば、トランジスタＳｗ（ｉ＋１）に対応する。
【００８２】
第１トランジスタは、第１スイッチ素子ＳＣ１と第１端子Ｔ１との間の第１電流経路ｃｐ１に設けられる。第２トランジスタは、第２スイッチ素子ＳＣ２と第２端子Ｔ２との間の第２電流経路ｃｐ２に設けられる。
【００８３】
これらのトランジスタにより、複数の記憶素子ＭＥ０の選択または非選択が切り替えられても良い。
【００８４】
図６に示すように、トランジスタＳｘ１及びＳｘ２の少なくともいずれかが設けられても良い。トランジスタＳｘ１は、第１導電部材２１の第１部分２１ａと制御部７０との間の電流経路に設けられる。トランジスタＳｘ２は、第１導電部材２１の第２部分２１ｂと制御部７０との間の電流経路に設けられる。トランジスタＳｘ１及びＳｘ２の少なくともいずれかにより、第１電流Ｉ１及び第２電流Ｉ２の少なくともいずれかの供給または非供給が制御されても良い。
【００８５】
（第３実施形態）  
図７は、第３実施形態に係る磁気記憶装置を例示する模式図である。  
図７に示すように、実施形態に係る磁気記憶装置２２０は、記憶部ＭＰは、第１導電部材２１及び第１記憶素子ＭＥ１に加えて、第１配線Ｗ１、第２記憶素子ＭＥ２及び第２導電部材２２をさらに含む。
【００８６】
前記第２導電部材２２は、第４部分２２ｄ、第５部分２２ｅ及び第６部分２２ｆを含む第６部分２２ｆは、第４部分２２ｄと第５部分２２ｅとの間に設けられる。
【００８７】
第２記憶素子ＭＥ２は、第２スイッチ素子ＳＣ２及び第２磁気素子ＳＢ２を含む。第２磁気素子ＳＢ２は、第２スイッチ素子ＳＣ２と第６部分２２ｆとの間に設けられる。第２磁気素子ＳＢ２は第６部分２２ｆと電気的に接続される。
【００８８】
第１記憶素子ＭＥ１は、第１配線Ｗ１の一部と、第３部分２１ｃと、の間に設けられる。第２記憶素子ＭＥ２は、第１配線Ｗ１の別の一部と、第６部分２２ｆと、の間に設けられる。
【００８９】
このように、複数の配線（第１配線Ｗ１及び第２配線Ｗ２など）と、複数の導電部材（第１導電部材２１及び第２導電部材２２など）と、に記憶素子が設けられても良い。複数の配線は、例えば、Ｙ軸方向に沿う。複数の配線は、例えば、Ｘ軸方向に沿って並ぶ。複数の導電部材は、例えば、Ｘ軸方向に沿う。複数の導電部材は、例えば、Ｙ軸方向に沿って並ぶ。
【００９０】
例えば、クロスポイント型の記憶装置が得られる。第１スイッチ素子ＳＣ１などを含む記憶素子を用いることで、安定したリード動作が可能になる。実施形態によれば、安定した動作が可能な磁気記憶装置を提供できる。クロスポイント型が採用されることで、例えば、高い記憶密度が得られる。
【００９１】
図７に示すように、記憶部ＭＰは、第１層１８ａに設けられる。磁気記憶装置２２０は、第２層１８ｂをさらに含んでも良い。制御部７０は、例えば、第２層１８ｂに設けられる。記憶部ＭＰは、例えば、接続部１７により、第２層１８ｂの制御部７０と電気的に接続される。制御部７０は、例えば、デコーダ７５Ｄ、センスアンプ７５ＳＡ及び入出力部７５Ｉ／Ｄなどを含んでも良い。
【００９２】
第２及び第３実施形態において、第１実施形態に関して説明したリード動作ＲＯが実施される。第２及び第３実施形態においても、安定したリード動作が可能になる。実施形態によれば、安定した動作が可能な磁気記憶装置を提供できる。
【００９３】
（第４実施形態）  
図８（ａ）〜図８（ｃ）は、第４実施形態に係る磁気記憶装置を例示する模式図である。  
図８（ａ）に示すように、実施形態に係る磁気記憶装置３１０は、記憶部ＭＰ及び制御部７０を含む。
【００９４】
記憶部ＭＰは、第１記憶素子ＭＥ１、第１端子Ｔ１及び第２端子Ｔ２を含む。第１記憶素子ＭＥ１は、第１スイッチ素子ＳＣ１及び第１磁気素子ＳＢ１を含む。第１磁気素子ＳＢ１は、第１スイッチ素子ＳＣ１と電気的に直列に接続される。第１端子Ｔ１は、第１スイッチ素子ＳＣ１と電気的に接続される。第２端子Ｔ２は第１磁気素子ＳＢ１と電気的に接続される。
【００９５】
第１記憶素子ＭＥ１は、第１実施形態と同様の構成を有する。例えば、第１記憶素子ＭＥ１は、第１スイッチ素子ＳＣ１及び第１磁気素子ＳＢ１を含む。第１スイッチ素子ＳＣ１に流れる電流は、第１スイッチ素子ＳＣ１に加わる電圧に対してヒステリシス特性を有する。
【００９６】
制御部７０は、第１端子Ｔ１及び第２端子Ｔ２と電気的に接続される。
【００９７】
この例では、制御部７０は、第１端子Ｔ１と第２端子Ｔ２との間に電流を流すことで、第１磁気素子ＳＢ１の電気抵抗の状態を制御する。制御は、例えば、スピントランスファ効果による。電流の向きによって、得られる抵抗状態が異なる。
【００９８】
例えば、制御部７０は、第１ライト動作、第２ライト動作及びリード動作を少なくとも実施する。
【００９９】
図８（ａ）は、リード動作ＲＯに対応する。図８（ｂ）は、第１ライト動作ＷＯ１に対対応する。図８（ｃ）は、第２ライト動作ＷＯ２に対対応する。
【０１００】
図８（ｂ）に示すように、第１ライト動作ＷＯ１において、制御部７０は、第１ライト電圧Ｖｗ１を第１端子Ｔ１に印加して、第１端子Ｔ１と第２端子Ｔ２との間の電流経路ｃｐを第１電気抵抗の状態にする。第１ライト電圧Ｖｗ１は、第２端子Ｔ２と基準にしたときに第１極性である。
図８（ｃ）に示すように、第２ライト動作ＷＯ２において、制御部７０は、第２ライト電圧Ｖｗ１を第１端子Ｔ１に印加して、電流経路ｃｐを第１電気抵抗よりも低い第２電気抵抗の状態にする。第２ライト電圧Ｖｗ２は、第１極性とは逆の第２極性である。
【０１０１】
図８（ｂ）及び図８（ｃ）は、第１極性が負の場合に対応する。この場合、第１ライト動作ＷＯ１において、第２端子Ｔ２から第１端子Ｔ１への電流Ｉｓ１が流れ、第２ライト動作ＷＯ２において、第１端子Ｔ１から第２端子Ｔ２への電流Ｉｓ２が流れる。
【０１０２】
第１極性が正の場合、第１ライト動作ＷＯ１において、第１端子Ｔ１から第２端子Ｔ２への電流が流れ、第２ライト動作ＷＯ２において、第２端子Ｔ２から第１端子Ｔ１への電流が流れる。
【０１０３】
上記のように、第１ライト動作ＷＯ１において、第１電気抵抗の状態が形成される。第２ライト動作ＷＯ２において、第１電気抵抗よりも低い第２電気抵抗の状態が形成される。
【０１０４】
図８（ａ）に示すように、リード動作ＲＯにおいて、制御部７０は、第１端子Ｔ１にリードパルスＲＰ１を印加して、第１端子Ｔ１と第２端子Ｔ２との間の電流経路ｃｐの電気抵抗に対応する値を検出する。
【０１０５】
リードパルスＲＰ１は、図１（ｂ）に関して説明した構成を有する。リードパルスＲＰ１は、第１リード電圧Ｖｒ１を有する第１期間ｐｐ１と、第２リード電圧Ｖｒ２を有し第１期間ｐｐ１の後の第２期間ｐｐ２と、を含む。第２リード電圧Ｖｒ２の絶対値は、第１リード電圧Ｖｒ１の絶対値よりも小さい（図１（ｂ）参照）。
【０１０６】
第１リード電圧Ｖｒ１及び第２リード電圧Ｖｒ２は、上記の第１極性である。このように、本実施形態においては、高抵抗状態を形成する第１ライト動作ＷＯ１で印加される第１ライト電圧Ｖｗ１と同じ極性（第１極性）のリードパルスＲＰ１を用いてリード動作ＲＯが行われる。例えば、高抵抗状態は、低抵抗状態の形成に比べて生成し難い。高抵抗状態を形成する第１ライト動作ＷＯ１で印加される電圧と同じ極性を有し、高電圧の第１期間ｐｐ１と低電圧の第２期間ｐｐ２とを含むリードパルスＲＰ１を用いることで、記憶状態への影響を抑制しつつ、安定したリード動作が可能になる。実施形態によれば、安定した動作が可能な磁気記憶装置を提供できる。
【０１０７】
本実施形態において、第１リード電圧Ｖｒ１の絶対値は、例えば、第１ライト電圧Ｖｗ１及び第２ライト電圧Ｖｗ２のそれぞれの絶対値よりも小さい。
【０１０８】
本実施形態においても、リードパルスＲＰ１は、第１期間ｐｐ１と第２期間ｐｐ２との間の第３期間ｐｐ３（図４参照）をさらに含んでも良い。既に説明したように、第３期間ｐｐ３におけるリードパルスＲＰ１の時間ｔｍに対する変化率は、第２期間ｐｐ２におけるリードパルスＲＰ１の時間ｔｍに対する変化率よりも高い（図４参照）。
【０１０９】
既に説明したように、第１記憶素子ＭＥ１は、第１実施形態と同様の構成を有する。例えば、図８（ａ）に示すように、第１スイッチ素子ＳＣ１は、第１端子Ｔ１と電気的に接続され金属を含む第１導電層３１と、第１磁気素子ＳＢ１と電気的に接続され金属を含む第１対向導電層３１ｃと、第１導電層３１と第１対向導電層３１ｃとの間に設けられた第１中間層３１ｉと、を含む。第１中間層３１ｉは、Ｍｇ、Ａｌ、Ｓｉ、Ｔｉ、Ｖ、Ｃｕ、Ｚｎ、Ｇｅ、Ｓｒ、Ｚｒ、Ｎｂ、Ｓｂ、Ｔｅ、Ｈｆ、Ｔａ及びＷよりなる群から選択された少なくとも１つを含む第１元素を含む。第１中間層３１ｉは、酸素及び窒素よりなる群から選択された少なくとも１つの第２元素をさらに含んでも良い。第１中間層３１ｉは、例えば、ＨｆＯｘを含む。第１中間層３１ｉは、例えば、ＧｅＳｂＴｅを含んでも良い。
【０１１０】
既に説明したように、第１導電層３１及び第１対向導電層３１ｃは、第１導電形で、第１中間層３１ｉは、第２導電形でも良い。
【０１１１】
本実施形態において、クロスポイント型が適用されても良い。この場合、図７に例示した構成において、第１導電部材２１が第２配線に対応し、第２導電部材２２が第３配線に対応する。記憶部ＭＰは、第１配線（図７の第１配線Ｗ１）と、第２配線（図７の第１導電部材２１）と、第３配線（図７の第２導電部材２２）と、第１記憶素子ＭＥ１と、第２記憶素子ＭＥ２と、を含む。
第２記憶素子ＭＥ２は、第２スイッチ素子ＳＣ１と、第２スイッチ素子ＳＣ１と電気的に直列に接続された第２磁気素子ＳＢ２と、を含む。第１記憶素子ＭＥ１は、第１配線Ｗ１の一部と、第２配線（図７の第１導電部材２１）の一部と、の間に設けられる。第２記憶素子ＭＥ２は、第１配線Ｗ１の別の一部と、第３配線（図７の導電部材２２）の一部と、の間に設けられる。
【０１１２】
（第５実施形態）  
図９は、第５実施形態に係る磁気記憶装置を例示する模式図である。  
図９に示すように、実施形態に係る磁気記憶装置４１０は、記憶部ＭＰ及び制御部７０を含む。記憶部ＭＰは、第１記憶素子ＭＥ１を含む。第１記憶素子ＭＥ１は、互いに電気的に直列に接続された、第１スイッチ素子ＳＣ１及び第１磁気素子ＳＢ１を含む。第１記憶素子ＭＥ１は、１つのメモリセルＭＣに対応する。この例では、第１端子Ｔ１は、接地される。第２端子Ｔ２は、制御部７０と電気的に接続される。
【０１１３】
制御部７０は、リセット回路４２、セット回路４３及びリード回路４１を含む。これらの回路のそれぞれの一端は、第２端子Ｔ２と電気的に接続される。記憶部ＭＰ、リセット回路４２、セット回路４３及びリード回路４１により、不揮発ラッチが得られる。
【０１１４】
実施形態においては、リード回路４１は、例えば、第１実施形に関して説明したリードパルスＲＰ１をメモリセルＭＣに印加する。これにより、安定したリード動作が可能になる。実施形態によれば、安定した動作が可能な磁気記憶装置を提供できる。
【０１１５】
第４及び第５実施形態において、第１〜第３実施形態に関して説明した構成が適用できる部分に関しては、説明を省略する。
【０１１６】
実施形態は、例えば、以下の構成（例えば技術案）を含んでも良い。  
（構成１）（第１の独立項：ＶｏＣＳＭの場合）  
第１記憶素子、第１導電部材及び第１端子を含む記憶部であって、前記第１導電部材は、第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含み、前記第１記憶素子は、第１スイッチ素子と、前記第１スイッチ素子と電気的に直列に接続された第１磁気素子と、を含み、前記第１磁気素子は前記第３部分と電気的に接続され、前記第１端子は前記第１スイッチ素子と電気的に接続された、前記記憶部と、
前記第１端子及び前記第１導電部材と電気的に接続された制御部と、
を備え、
前記制御部は、第１選択ライト動作とリード動作とを少なくとも実施し、
前記第１選択ライト動作において、前記制御部は、前記第１部分から前記第２部分への第１電流を前記第１導電部材に供給し、
前記リード動作において、前記制御部は、前記第１導電部材と前記第１端子との間にリードパルスを印加して前記第１導電部材及び前記第１端子を含む電流経路の電気抵抗に対応する値を検出し、
前記リードパルスは、第１リード電圧を有する第１期間と、第２リード電圧を有し前記第１期間の後の第２期間と、を含み、前記第２リード電圧の絶対値は、前記第１リード電圧の絶対値よりも小さい、磁気記憶装置。
【０１１７】
（構成２）  
前記第１選択ライト動作において、前記制御部は、前記第１部分から前記第２部分への前記第１電流を前記第１導電部材に供給しつつ、前記第１導電部材を基準にした第１極性の第１選択ライト電圧を前記第１端子に印加し、
前記第１リード電圧及び前記第２リード電圧は、前記第１極性の逆の第２極性を有する、構成１記載の磁気記憶装置。
【０１１８】
（構成３）  
前記制御部は、第１非選択動作をさらに実施し、
前記第１非選択動作において、前記制御部は、前記第１電流を前記第１導電部材に供給しつつ、前記第２極性または０ボルトの第１非選択電圧を前記第１端子に印加する、構成２記載の磁気記憶装置。
【０１１９】
（構成４）  
前記制御部は、第２選択ライト動作をさらに実施し、
前記第２選択ライト動作において、前記制御部は、前記第２部分から前記第１部分への第２電流を前記第１導電部材に供給しつつ、前記第１極性の第２選択ライト電圧を前記第１端子に印加する、構成２または３に記載の磁気記憶装置。
【０１２０】
（構成５）  
前記制御部は、第２非選択動作をさらに実施し、
前記第２非選択動作において、前記制御部は、前記第２電流を前記第１導電部材に供給しつつ、前記第２極性または０ボルトの第２非選択電圧を前記第１端子に印加する、構成４記載の磁気記憶装置。
【０１２１】
（構成６）  
前記第１選択ライト動作において、前記制御部は、前記第１記憶素子を、前記第１記憶状態及び前記第２記憶状態の一方にし、
前記第２選択ライト動作において、前記制御部は、前記第１記憶素子を、前記第１記憶状態及び前記第２記憶状態の他方にする、構成５記載の磁気記憶装置。
【０１２２】
（構成７）  
前記第１非選択動作において、前記制御部は、前記第１記憶素子の記憶状態を変更せず、
前記第２非選択動作において、前記制御部は、前記第１記憶素子の前記記憶状態を変更しない、構成５または６に記載の磁気記憶装置。
【０１２３】
（構成８）  
前記リードパルスは、前記第１期間と前記第２期間との間の第３期間をさらに含み、
前記第３期間における前記リードパルスの時間に対する変化率は、前記第２期間における前記リードパルスの前記時間に対する変化率よりも高い、構成１〜７のいずれか１つに記載の磁気記憶装置。
【０１２４】
（構成９）  
前記第１スイッチ素子に流れる電流は、前記第１スイッチ素子に加わる電圧に対してヒステリシス特性を有する、構成１〜８のいずれか１つに記載の磁気記憶装置。
【０１２５】
（構成１０）  
前記第１スイッチ素子は、前記第１端子と電気的に接続され金属を含む第１導電層と、前記第１磁気素子と電気的に接続され金属を含む第１対向導電層と、前記第１導電層と前記第１対向導電層との間に設けられた第１中間層と、を含み、
前記第１中間層は、Ｍｇ、Ａｌ、Ｓｉ、Ｔｉ、Ｖ、Ｃｕ、Ｚｎ、Ｇｅ、Ｓｒ、Ｚｒ、Ｎｂ、Ｓｂ、Ｔｅ、Ｈｆ、Ｔａ及びＷよりなる群から選択された少なくとも１つを含む第１元素を含む、構成１〜９のいずれか１つに記載の磁気記憶装置。
【０１２６】
（構成１１）  
前記第１中間層は、酸素及び窒素よりなる群から選択された少なくとも１つの第２元素をさらに含む、構成１０記載の磁気記憶装置。
【０１２７】
（構成１２）  
前記第１スイッチ素子は、前記第１端子と電気的に接続された第１導電形の第１導電層と、前記第１磁気素子と電気的に接続された前記第１導電形の第１対向導電層と、前記第１導電層と前記第１対向導電層との間に設けられ前記第１導電形とは異なる第２導電形の第１中間層と、を含む、構成１〜９のいずれか１つに記載の磁気記憶装置。
【０１２８】
（構成１３）  
前記第１磁気素子は、第１磁性層と、前記第３部分と前記第１磁性層との間に設けられた第１対向磁性層と、前記第１磁性層と前記第１対向磁性層との間に設けられた第１非磁性層と、を含む、構成１〜１２のいずれか１つに記載の磁気記憶装置。
【０１２９】
（構成１４）  
前記記憶部は、第２記憶素子及び第２端子をさらに含み、
前記第１導電部材は、第４部分及び第５部分をさらに含み、前記第１部分と前記第４部分との間に前記第２部分が設けられ、前記第２部分と前記第４部分との間に前記第５部分が設けられ、
前記第２記憶素子は、第２スイッチ素子と、前記第２スイッチ素子と電気的に直列に接続された第２磁気素子と、を含み、前記第２磁気素子は前記第５部分と電気的に接続され、前記第２端子は前記第２スイッチ素子と電気的に接続され、
前記制御部が前記第１選択ライト動作を実施しているときに、前記制御部は、第３非選択動作を実施可能であり、
前記第３非選択動作において、前記制御部は、前記第１電流を前記第１導電部材に供給しつつ、前記第２極性または０ボルトの第３非選択電圧を前記第２端子に印加する、構成５〜７のいずれか１つに記載の磁気記憶装置。
【０１３０】
（構成１５）
前記制御部が前記第２選択ライト動作を実施しているときに、前記制御部は、第４非選択動作を実施可能であり、
前記第４非選択動作において、前記制御部は、前記第２電流を前記第１導電部材に供給しつつ、前記第２極性または０ボルトの第４非選択電圧を前記第２端子に印加する、構成１４記載の磁気記憶装置。
【０１３１】
（構成１６）  
前記記憶部は、前記第１トランジスタ及び第２トランジスタをさらに含み、
前記第１トランジスタは、前記第１スイッチ素子と前記第１端子との間の第１電流経路に設けられ、
前記第２トランジスタは、前記第２スイッチ素子と前記第２端子との間の第２電流経路に設けられた、構成１４または１５に記載の磁気記憶装置。
【０１３２】
（構成１７）  
前記記憶部は、第１配線、第２記憶素子及び第２導電部材をさらに含み、
前記第２導電部材は、第４部分と、第５部分と、前記第４部分と前記第５部分との間の第６部分と、を含み、
前記第２記憶素子は、第２スイッチ素子と、前記第２スイッチ素子と前記第６部分との間に設けられた第２磁気素子と、を含み、前記第２磁気素子は前記第６部分と電気的に接続され、
前記第１記憶素子は、前記第１配線の一部と、前記第３部分と、の間に設けられ、
前記第２記憶素子は、前記第１配線の別の一部と、前記第６部分と、の間に設けられた、構成１〜１５のいずれか１つに記載の磁気記憶装置。
【０１３３】
（構成１８）
第１記憶素子、第１端子及び第２端子を含む記憶部であって、前記第１記憶素子は、第１スイッチ素子と、前記第１スイッチ素子と電気的に直列に接続された第１磁気素子と、を含み、前記第１端子は、前記第１スイッチ素子と電気的に接続され、前記第２端子は前記第１磁気素子と電気的に接続された、前記記憶部と、
前記第１端子及び前記第２端子と電気的に接続された制御部と、
を備え、
前記制御部は、第１ライト動作、第２ライト動作及びリード動作を少なくとも実施し、
前記第１ライト動作において、制御部は、前記第２端子と基準にしたときに第１極性の第１ライト電圧を前記第１端子に印加して、前記第１端子と前記第２端子との間の電流経路を第１電気抵抗の状態にし、
前記第２ライト動作において、制御部は、前記第１極性とは逆の第２極性の第２ライト電圧を前記第１端子に印加して、前記電流経路を前記第１電気抵抗よりも低い第２電気抵抗の状態にし、
前記リード動作において、前記制御部は、前記第１端子にリードパルスを印加して前記電流経路の電気抵抗に対応する値を検出し、
前記リードパルスは、第１リード電圧を有する第１期間と、第２リード電圧を有し前記第１期間の後の第２期間と、を含み、前記第２リード電圧の絶対値は、前記第１リード電圧の絶対値よりも小さく、
前記第１リード電圧及び前記第２リード電圧は、前記第１極性である、磁気記憶装置。
【０１３４】
（構成１９）  
前記リードパルスは、前記第１期間と前記第２期間との間の第３期間をさらに含み、
前記第３期間における前記リードパルスの時間に対する変化率は、前記第２期間における前記リードパルスの前記時間に対する変化率よりも高い、構成１８記載の磁気記憶装置。
【０１３５】
（構成２０）  
前記第１スイッチ素子に流れる電流は、前記第１スイッチ素子に加わる電圧に対してヒステリシス特性を有する、構成１７または１８に記載の磁気記憶装置。
【０１３６】
（構成２１）  
前記第１スイッチ素子は、前記第１端子と電気的に接続され金属を含む第１導電層と、前記第１磁気素子と電気的に接続され金属を含む第１対向導電層と、前記第１導電層と前記第１対向導電層との間に設けられた第１中間層と、を含み、
前記第１中間層は、Ｍｇ、Ａｌ、Ｓｉ、Ｔｉ、Ｖ、Ｃｕ、Ｚｎ、Ｇｅ、Ｓｒ、Ｚｒ、Ｎｂ、Ｓｂ、Ｔｅ、Ｈｆ、Ｔａ及びＷよりなる群から選択された少なくとも１つを含む第１元素を含む、構成１８〜２０のいずれか１つに記載の磁気記憶装置。
【０１３７】
（構成２２）
前記第１中間層は、酸素及び窒素よりなる群から選択された少なくとも１つの第２元素をさらに含む、構成２１記載の磁気記憶装置。
【０１３８】
（構成２３）  
前記第１スイッチ素子は、前記第１端子と電気的に接続された第１導電形の第１導電層と、前記第１磁気素子と電気的に接続された前記第１導電形の第１対向導電層と、前記第１導電層と前記第１対向導電層との間に設けられ前記第１導電形とは異なる第２導電形の第１中間層と、を含む、構成１８〜２１のいずれか１つに記載の磁気記憶装置。
【０１３９】
（構成２４）  
前記記憶部は、第１配線、第２配線、第３配線及び第２記憶素子をさらに含み、
前記第２記憶素子は、第２スイッチ素子と、前記第２スイッチ素子と電気的に直列に接続された第２磁気素子と、を含み、
前記第１記憶素子は、前記第１配線の一部と、前記第２配線の一部と、の間に設けられ、
前記第２記憶素子は、前記第１配線の別の一部と、前記第３配線の一部と、の間に設けられた、構成１８〜２３のいずれか１つに記載の磁気記憶装置。
【０１４０】
実施形態によれば、安定した動作が可能な磁気記憶装置が提供できる。
【０１４１】
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
【０１４２】
以上、例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの例に限定されるものではない。例えば、磁気記憶装置に含まれる記憶部、制御部、導電部材、磁性層、非磁性層、スイッチ素子及び配線などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【０１４３】
各例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１４４】
本発明の実施の形態として上述した磁気記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての磁気記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１４５】
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１４６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４７】
１１、１２…第１、第２磁性層、  １１Ｍ、１２Ｍ…磁化、  １１ｃ、１２ｃ…第１、第２対向磁性層、  １１ｃＭ、１２ｃＭ…磁化、  １１ｎ、１２ｎ…第１、第２非磁性層、  １７…接続部、  １８ａ、１８ｂ…第１、第２層、  ２１、２２…第１、第２導電部材、  ２１ａ〜２１ｅ…第１〜第５部分、  ２２ｄ〜２２ｆ…第４〜第６部分、  ３１、３２…第１、第２導電層、  ３１ｃ、３２ｃ…第１、第２対向導電層、  ３１ｉ、３２ｉ…第１、第２中間層、  ４１…リード回路、  ４２…リセット回路、  ４３…セット回路、  ７０…制御部、  ７０ａ、７０ｂ、７０ｅ、７０ｆ…配線、  ７５…駆動回路、  ７５Ｄ…デコーダ、  ７５Ｉ／Ｄ…入出力部、  ７５ＳＡ…センスアンプ、  ΔＶ…電圧、  １１０、２１０、２２０、３１０、４１０…磁気記憶装置、  Ｉ…電流、  Ｉ１、Ｉ２…第１、第２電流、  Ｉｓ１、Ｉｓ２…電流、  ＭＣ…メモリセル、  ＭＥ０…記憶素子、  ＭＥ１、ＭＥ２…第１、第２記憶素子、  ＭＰ…記憶部、  ＮＳ１〜ＮＳ４…第１〜第４非選択動作、  ＲＯ…リード動作、  ＲＰ１…リードパルス、  ＳＢ０…磁気素子、  ＳＢ１、ＳＢ２…第１、第２磁気素子、  ＳＣ０…スイッチ素子、  ＳＣ１、ＳＣ２…第１、第２スイッチ素子、  ＳＷ１〜ＳＷ４…第１〜第４選択ライト動作、  Ｓｗ１、Ｓｗ２、Ｓｗ（ｉ−１）、Ｓｗ（ｉ）、Ｓｗ（ｉ＋１）、Ｓｘ１、Ｓｘ２…トランジスタ、  Ｔ０…端子、  Ｔ１、Ｔ２…第１、第２端子、  Ｔｃ１、Ｔｃ２…第１、第２導電端子、  Ｖ０  電位、  Ｖａ…電圧、  Ｖｎ１〜Ｖｎ４…第１〜第４非選択電圧、  Ｖｒ１、Ｖｒ２…第１、第２リード電圧、  Ｖｓ１〜Ｖｓ４…第１〜第４選択ライト電圧、  Ｖｗ１、Ｖｗ２…第１、第２ライト電圧、  Ｗ１、Ｗ２…第１、第２配線、  ＷＯ１、ＷＯ２…第１、第２ライト動作、  ｃｐ…電流経路、  ｃｐ１、ｃｐ２…第１、第２電流経路、  ｐｐ１〜ｐｐ３…第１〜第３期間、  ｐｔ１〜ｐｔ３…状態、  ｔｍ…時間
【図１】
2020120020.tif 000003
【図２】
2020120020.tif 000004
【図３】
2020120020.tif 000005
【図４】
2020120020.tif 000006
【図５】
2020120020.tif 000007
【図６】
2020120020.tif 000008
【図７】
2020120020.tif 000009
【図８】
2020120020.tif 000010
【図９】
2020120020.tif 000011