(57)【要約】【課題】高輝度時における光電変換動作を改良したフォトンカウント型の光電変換装置を提供する。【解決手段】開示の光電変換装置は、光子の入射に応じてパルスを出力する受光部と、受光部からの出力に基づく信号を出力する信号生成部と、を各々が有する複数の画素を有し、複数の画素の各々は、受光部から出力されるパルスの幅が所定の閾値を超えたか否かを検出する検出部を更に有する。【選択図】図２
2020041812.tif 000002
【特許請求の範囲】
【請求項１】
光子の入射に応じてパルスを出力する受光部と、前記受光部からの出力に基づく信号を出力する信号生成部と、を各々が有する複数の画素を有し、
前記複数の画素の各々は、前記受光部から出力されるパルスの幅が所定の閾値を超えたか否かを検出する検出部を更に有する
ことを特徴とする光電変換装置。
【請求項２】
前記信号生成部は、前記検出部による検出結果と前記受光部から出力されるパルスの計数値とに基づいて前記信号を生成する
ことを特徴とする請求項１記載の光電変換装置。
【請求項３】
前記信号生成部は、
前記パルスの幅が前記閾値以下の場合に、前記受光部から出力された前記パルスの計数値を示す前記信号を出力し、
前記パルスの幅が前記閾値を超えている場合に、所定の値を示す前記信号を出力する
ことを特徴とする請求項２記載の光電変換装置。
【請求項４】
前記所定の値は、前記受光部への光子の入射レートが前記受光部におけるパルスの発生レートを上回ったときの光量に対応するパルスの計数値である
ことを特徴とする請求項３記載の光電変換装置。
【請求項５】
前記信号生成部は、
前記パルスの幅が前記閾値以下の場合に、前記受光部から出力されたパルスの計数値を示す前記信号を出力し、
前記パルスの幅が前記閾値を超えている場合に、前記受光部から出力されるパルスの計数を停止し、そのときの前記パルスの計数値を示す前記信号を出力する
ことを特徴とする請求項１又は２記載の光電変換装置。
【請求項６】
前記検出部は、検出結果に応じて前記信号生成部を制御する制御部を有する
ことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
【請求項７】
前記制御部は、前記検出部が検出したパルスの幅が前記閾値を超えたときに状態遷移するラッチ回路を有する
ことを特徴とする請求項６記載の光電変換装置。
【請求項８】
前記検出部は、前記パルスの幅を検出するためのカウンター回路を有する
ことを特徴とする請求項１乃至７のいずれか１項に記載の光電変換装置。
【請求項９】
前記検出部は、前記パルスの幅を検出するための積分回路を有する
ことを特徴とする請求項１乃至７のいずれか１項に記載の光電変換装置。
【請求項１０】
前記閾値は、１光子の入射によって生じるパルスの幅よりも大きい
ことを特徴とする請求項１乃至９のいずれか１項に記載の光電変換装置。
【請求項１１】
前記受光部は、
ガイガーモードで動作し、光子の入射に応じた信号を出力するダイオードと、
前記ダイオードが出力する前記信号に応じて前記ダイオードを非ガイガーモードに遷移するクエンチ部と、
前記ダイオードの出力信号をパルス信号に変換するパルス変換部と、を有する
ことを特徴とする請求項１乃至１０のいずれか１項に記載の光電変換装置。
【請求項１２】
前記検出部によって、前記受光部から出力されるパルスの幅が前記閾値を超えたことが検出された場合、前記ダイオードが前記非ガイガーモードに所定の期間維持される
ことを特徴とする請求項１１記載の光電変換装置。
【請求項１３】
前記クエンチ部は、電源ノードと、前記ダイオードとの間の電気的経路に設けられ、
前記検出部によって、前記受光部から出力されるパルスの幅が前記閾値を超えたことが検出された場合、前記クエンチ部が非導通となることによって、前記ダイオードが前記非ガイガーモードに所定の期間維持される
ことを特徴とする請求項１２記載の光電変換装置。
【請求項１４】
請求項１乃至１３のいずれか１項に記載の光電変換装置と、
前記光電変換装置から出力される信号を処理する信号処理部と
を有することを特徴とする撮像システム。
【請求項１５】
移動体であって、
請求項１乃至１３のいずれか１項に記載の光電変換装置と、
前記光電変換装置からの信号に基づく視差画像から、対象物までの距離情報を取得する
距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する制御手段と
を有することを特徴とする移動体。
【請求項１６】
光子の入射に応じてパルスを出力する受光部と、前記受光部からの出力に基づく信号を出力する信号生成部と、を有する光電変換装置の駆動方法であって、
前記受光部から出力されるパルスの幅が所定の閾値を超えたか否かを検出する
ことを特徴とする光電変換装置の駆動方法。
【請求項１７】
前記パルスの幅が前記閾値以下の場合に、前記受光部から出力された前記パルスの計数値を示す前記信号を出力し、
前記パルスの幅が前記閾値を超えている場合に、所定の値を示す前記信号を出力する
ことを特徴とする請求項１６記載の光電変換装置の駆動方法。
【請求項１８】
前記パルスの幅が前記閾値を超えている場合に、前記受光部から出力されるパルスの計数を停止し、そのときの計数値を示す前記信号を出力する
ことを特徴とする請求項１６記載の光電変換装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置及び撮像システムに関する。
【背景技術】
【０００２】
受光部に到来する光子の数をデジタル的に計数し、その計数値をデジタル信号として画素から出力する光電変換装置が知られている。特許文献１には、光電変換素子に入射した光子の計数を行う計数回路と、光電変換素子の出力電流を積分して電圧信号を生成する積分回路と、計数結果及び電圧信号に基づいて入射した光の大きさを判断する信号処理部と、を有する読み出し回路が記載されている。特許文献１では、読み出し回路をこのように構成することで、幅広い光量レンジに対応することを可能にしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−０８３２９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１においては、光電変換素子から出力された複数の信号が干渉して電圧パルスとして分離できなくなることは考慮されていなかった。そのため、特に高輝度時において、計数回路からの出力値が理論値を大きく下回り、計数値の誤差が大きくなることがあった。
【０００５】
本発明の目的は、高輝度時における光電変換動作を改良したフォトンカウント型の光電変換装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、光子の入射に応じてパルスを出力する受光部と、前記受光部からの出力に基づく信号を出力する信号生成部と、を各々が有する複数の画素を有し、前記複数の画素の各々は、前記受光部から出力されるパルスの幅が所定の閾値を超えたか否かを検出する検出部を更に有する光電変換装置が提供される。
【０００７】
また、本発明の他の一観点によれば、光子の入射に応じてパルスを出力する受光部と、前記受光部からの出力に基づく信号を出力する信号生成部と、を有する光電変換装置の駆動方法であって、前記受光部から出力されるパルスの幅が所定の閾値を超えたか否かを検出する光電変換装置の駆動方法が提供される。
【発明の効果】
【０００８】
本発明によれば、フォトンカウント型の光電変換装置において、高輝度時における光電変換動作を改良することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態による光電変換装置の概略構成を示すブロック図である。
【図２】本発明の第１実施形態による光電変換装置の画素の構成例を示す概略図である。
【図３】本発明の第１実施形態による光電変換装置のパルス変換部の動作を示すタイミング図である。
【図４】本発明の第１実施形態による光電変換装置の画素の動作を示すタイミング図である。
【図５】本発明の第１実施形態による光電変換装置の光電変換特性の一例を示す図である。
【図６】本発明の第２実施形態による光電変換装置の画素の構成例を示す概略図である。
【図７】本発明の第２実施形態による光電変換装置の画素の動作を示すタイミング図である。
【図８】本発明の第３実施形態による光電変換装置の画素の構成例を示す概略図である。
【図９】本発明の第３実施形態による光電変換装置の画素の動作を示すタイミング図である。
【図１０】本発明の第４実施形態による光電変換装置の画素の構成例を示す概略図である。
【図１１】本発明の第４実施形態による光電変換装置の画素の動作を示すタイミング図である。
【図１２】本発明の第５実施形態による光電変換装置の画素の構成例を示す概略図である。
【図１３】本発明の第５実施形態による光電変換装置の画素の動作を示すタイミング図である。
【図１４】本発明の第６実施形態による光電変換装置の画素の構成例を示す概略図である。
【図１５】本発明の第７実施形態による撮像システムの概略構成を示すブロック図である。
【図１６】本発明の第８実施形態による撮像システム及び移動体の構成例を示す図である。
【発明を実施するための形態】
【００１０】
［第１実施形態］
本発明の第１実施形態による光電変換装置及びその駆動方法について、図１乃至図５を用いて説明する。図１は、本実施形態による光電変換装置の概略構成を示すブロック図である。図２は、本実施形態による光電変換装置の画素の構成例を示す概略図である。図３は、本実施形態による光電変換装置のパルス変換部の動作を示すタイミング図である。図４は、本実施形態による光電変換装置の画素の動作を示すタイミング図である。図５は、本実施形態による光電変換装置の光電変換特性の一例を示す図である。
【００１１】
本実施形態による光電変換装置１００は、図１に示すように、センサ部１０と、回路部２０と、を有する。回路部２０は、垂直選択回路２１と、信号処理回路２２と、水平選択回路２３と、制御回路２４と、を有する。
【００１２】
センサ部１０には、複数行及び列方向に渡ってマトリクス状に配された複数の画素Ｐが設けられている。図１には、第０行から第５行までの６行と、第０列から第５列までの６列に配された３６個の画素Ｐを、行番号及び列番号を示す符号とともに示している。例えば、第１行、第４列に配された画素Ｐには、「Ｐ１４」の符号を付している。なお、センサ部１０を構成する画素アレイの行数及び列数は、特に限定されるものではない。
【００１３】
センサ部１０の画素アレイの各行には、第１の方向（図１において横方向）に延在して、制御信号ＰＶＳＥＬを供給するための制御線が配されている。これら制御線の各々は、第１の方向に並ぶ画素Ｐにそれぞれ接続され、これら画素Ｐに共通の信号線をなしている。制御線の延在する第１の方向は、行方向或いは水平方向と表記することがある。なお、図１には、各々の制御線に供給される制御信号ＰＶＳＥＬを、行番号を示す符号とともに表している。例えば、第１行の制御線には、「ＰＶＳＥＬ［１］」の符号を付している。
【００１４】
各行の制御線は、垂直選択回路２１に接続されている。垂直選択回路２１は、画素Ｐ内の信号生成回路（後述する信号生成部１４に相当）を駆動するための制御信号ＰＶＳＥＬを、制御線を介して画素Ｐに供給する回路部である。
【００１５】
センサ部１０の画素アレイの各列には、第１の方向と交差する第２の方向（図１において縦方向）に延在して、出力線ＰＯＵＴが配されている。出力線ＰＯＵＴは、第２の方向に並ぶ画素Ｐにそれぞれ接続され、これら画素Ｐに共通の信号線をなしている。出力線ＰＯＵＴの延在する第２の方向は、列方向或いは垂直方向と表記することがある。なお、図１には、出力線ＰＯＵＴを、列番号を示す符号とともに表している。例えば、第４列の出力線には、「ＰＯＵＴ４」の符号を付している。出力線ＰＯＵＴの各々は、ｎビットのデジタル信号を出力するためのｎ本の信号線を備えている。
【００１６】
出力線ＰＯＵＴは、信号処理回路２２に接続されている。信号処理回路２２は、センサ部１０の画素アレイの各列に対応してそれぞれ設けられており、対応する列の出力線ＰＯＵＴに接続されている。信号処理回路２２は、対応する列の出力線ＰＯＵＴを介して画素Ｐから読み出された信号を保持する機能を備える。画素Ｐから出力される信号は、出力線ＰＯＵＴのｎ本の信号線を介して入力されるｎビットの信号であるため、信号処理回路２２の各々は各ビットの信号をそれぞれ保持するため少なくともｎ個の保持部を有する。
【００１７】
水平選択回路２３は、信号処理回路２２から信号を読み出すための制御信号を信号処理回路２２に供給する回路部である。水平選択回路２３は、各列の信号処理回路２２に、制御線を介して制御信号ＰＨＳＥＬを供給する。水平選択回路２３から制御信号ＰＨＳＥＬを受信した信号処理回路２２は、保持部に保持している信号を、水平出力線ＨＳＩＧを介して、光電変換装置１００の出力信号ＳＯＵＴとして外部に出力する。なお、図１には、各々の制御線に供給される制御信号ＰＨＳＥＬを、列番号を示す符号とともに表している。例えば、第４列の制御線には、「ＰＨＳＥＬ［４］」の符号を付している。水平出力線ＨＳＩＧは、ｎビットのデジタル信号からなる出力信号ＳＯＵＴを出力するためのｎ本の信号線を備えている。
【００１８】
制御回路２４は、垂直選択回路２１、信号処理回路２２、水平選択回路２３の動作やそのタイミングを制御する制御信号を供給するための回路部である。なお、垂直選択回路２１、信号処理回路２２、水平選択回路２３の動作やそのタイミングを制御する制御信号の少なくとも一部は、光電変換装置１００の外部から供給してもよい。
【００１９】
各々の画素Ｐは、図２に示すように、アバランシェ増倍型のダイオードＤと、クエンチ部１２と、パルス変換部１３と、信号生成部１４と、期間検出部１５と、を有する。
【００２０】
ダイオードＤのアノードは、電圧ＶＢＩＡＳを供給する電源ノードに接続されている。ダイオードＤのカソードは、クエンチ部１２の一方の端子と、パルス変換部１３の入力端子とに接続されている。以下、ダイオードＤのカソードと、クエンチ部１２の一方の端子と、パルス変換部１３の入力端子との接続部を、ノードＰＳＩＧと呼ぶ。クエンチ部１２の他方の端子は、電圧ＶＤＤを供給する電源ノードに接続されている。パルス変換部１３の出力端子は、信号生成部１４の入力端子と、期間検出部１５の入力端子とに接続されている。以下、パルス変換部１３の出力端子と、信号生成部１４の入力端子と、期間検出部１５の入力端子との接続部を、ノードＰＤＯＵＴと呼ぶ。期間検出部１５は、信号生成部１４に制御信号ＰＣＯＮを出力する。信号生成部１４は、対応する列の出力線ＰＯＵＴに信号ＰＯＵＴ［ｎ−１：０］を出力する。
【００２１】
ダイオードＤには、電圧ＶＤＤ，ＶＢＩＡＳを供給する電源ノードから、クエンチ部１２を介してブレイクダウン電圧以上の大きさの逆バイアス電圧が印加されている。電圧ＶＤＤ、電圧ＶＢＩＡＳのそれぞれは、ダイオードＤに供給される電源電圧である。これにより、ダイオードＤは、ガイガーモードでの動作が可能な状態になっている。ダイオードＤに光子が入射すると、入射光子により励起された電子を種としてアバランシェ増倍により多数の電子（及び正孔）が発生する。アバランシェ増倍により発生した電流がクエンチ部１２に流れると、クエンチ部１２で電圧降下が起こり、その結果ダイオードＤに印加される電圧が減少し、ダイオードＤの動作領域は非ガイガーモードに遷移する。ダイオードＤのアバランシェ増倍が停止すると、クエンチ部１２の電圧降下が元に戻り、ダイオードＤの動作領域は再びガイガーモードとなる。
【００２２】
パルス変換部１３は、ダイオードＤのカソード（ノードＰＳＩＧ）の電位の変化を、所定の閾値に従って状態遷移するパルス信号に変換する。このような構成により、パルス変換部１３の出力端子（ノードＰＤＯＵＴ）からは、光子の入射に応じた電圧パルスが出力される。すなわち、ダイオードＤと、クエンチ部１２と、パルス変換部１３とは、光子の入射に応じてパルスを出力する受光部を構成する。
【００２３】
信号生成部１４は、パルス変換部１３から出力される電圧パルスを計数し、その結果を信号ＰＯＵＴ［ｎ−１：０］として出力する。信号ＰＯＵＴ［ｎ−１：０］は、ｎビットのデジタル信号である。信号生成部１４の出力端子は、信号ＰＯＵＴ［ｎ−１：０］をビット毎に出力するためのｎ本の信号線を備えている。
【００２４】
期間検出部１５は、パルス変換部１３から出力される電圧パルスの幅（信号レベルがハイレベル又はローレベルで維持される期間の長さ）を検出できるように構成されている。期間検出部１５は、受光部から出力される電圧パルスの幅が所定の閾値を超えたか否かを検出する。そして、期間検出部１５は、検出結果に応じた制御信号ＰＣＯＮを信号生成部１４に出力する。すなわち、期間検出部１５は、電圧パルスの幅の検出結果に応じて信号生成部１４を制御する制御部を有する。制御信号ＰＣＯＮは、光子が入射したことを示す電圧パルスの幅が所定の閾値を超えたときに状態が遷移する信号である。
【００２５】
次に、パルス変換部１３及び期間検出部１５の動作について、図３及び図４を用いてより詳細に説明する。
【００２６】
ダイオードＤに光子が入射していないとき、ダイオードＤのカソード（ノードＰＳＩＧ）の電位は電圧ＶＤＤである。このとき、パルス変換部１３の出力端子（ノードＰＤＯＵＴ）の信号レベルは、所定のハイレベルであるものとする。
【００２７】
図３（ａ）は、ダイオードＤに光子が１つ入射した場合におけるパルス変換部１３の動作を示すタイミング図である。図３（ａ）中、「ＰＳＩＧ」はノードＰＳＩＧの電位を表し、「ＰＤＯＵＴ」はノードＰＤＯＵＴの電位を表している。
【００２８】
図３（ａ）に示すように、時刻ｔ１においてダイオードＤに光子が入射すると、アバランシェ増倍により発生した電流がクエンチ部１２を流れ、クエンチ部１２で電圧降下が起こる。これにより、ノードＰＳＩＧの電位が電圧ＶＤＤから徐々に低下する。
【００２９】
時刻ｔ２において、ノードＰＳＩＧの電位が所定の閾値Ｖｔｈよりも低くなると、ノードＰＤＯＵＴの電位のレベルは、ハイレベルから所定のローレベルへと遷移する。
【００３０】
時刻ｔ３において、ダイオードＤの動作領域がガイガーモードから外れ、ダイオードＤのアバランシェ増倍が停止すると、クエンチ部１２の電圧降下が元に戻り始める。
【００３１】
時刻ｔ５において、ノードＰＳＩＧの電位が閾値Ｖｔｈ以上になると、ノードＰＤＯＵＴの電位のレベルは、ローレベルからハイレベルに戻る。
【００３２】
このように、ダイオードＤに光子が１つ入射すると、パルス変換部１３からノードＰＤＯＵＴに、ローレベルの期間が期間Ｔｐ１である電圧パルスが出力される。期間Ｔｐ１の長さは、ダイオードＤを構成する物理定数、クエンチ部１２及びパルス変換部１３の回路定数に依存し、ほぼ一定値となる。
【００３３】
図３（ａ）においては、１光子の入射に対して１電圧パルスが発生する場合を示したが、光子が入射するタイミングによっては光子の入射と電圧パルスの発生とが一対一で対応しない場合も起こりうる。その一例を、図３（ｂ）のタイミング図を用いて説明する。
【００３４】
図３（ｂ）は、ダイオードＤに短時間の間に２つの光子が入射した場合におけるパルス変換部１３の動作を示すタイミング図である。図３（ｂ）中、「ＰＳＩＧ」はノードＰＳＩＧの電位を表し、「ＰＤＯＵＴ」はノードＰＤＯＵＴの電位を表している。
【００３５】
図３（ｂ）に示すように、時刻ｔ１においてダイオードＤに光子が入射すると、アバランシェ増倍により発生した電流がクエンチ部１２に流れ、クエンチ部１２で電圧降下が起こる。これにより、ノードＰＳＩＧの電位が電圧ＶＤＤから徐々に低下する。
【００３６】
時刻ｔ２において、ノードＰＳＩＧの電位が所定の閾値Ｖｔｈよりも低くなると、ノードＰＤＯＵＴの電位のレベルは、ハイレベルから所定のローレベルへと遷移する。
【００３７】
時刻ｔ３において、ダイオードＤの動作領域がガイガーモードから外れ、ダイオードＤのアバランシェ増倍が停止すると、クエンチ部１２の電圧降下が元に戻り始める。ところが、例えば時刻ｔ３に再び光子が入射すると、ノードＰＳＩＧの電位は、閾値Ｖｔｈを超える前の時刻ｔ４において再び低下する。２つ目の光子の入射によるアバランシェ増倍が停止すると、クエンチ部１２の電圧降下が元に戻り始める。
【００３８】
時刻ｔ６において、ノードＰＳＩＧの電位が閾値Ｖｔｈ以上になると、ノードＰＤＯＵＴの電位のレベルは、ローレベルからハイレベルに戻る。
【００３９】
この場合、パルス変換部１３からノードＰＤＯＵＴにはローレベルの期間が期間Ｔｐ２である電圧パルスが出力されるが、パルス変換部１３から出力される電圧パルスの数はダイオードＤに入射した光子の数よりも少なくなる。このような現象は、光子の入射レートが電圧パルスの発生レートを上回っていることが原因であり、高輝度の環境下において顕著となる。
【００４０】
図４は、ノードＰＤＯＵＴの電位と、信号ＰＯＵＴ［ｎ−１：０］と、制御信号ＰＣＯＮとの関係を示すタイミング図である。
【００４１】
時刻ｔ１よりも前の期間において、信号生成部１４が出力する信号ＰＯＵＴ［ｎ−１：０］で表される計数値は０であるものとする。また、制御信号ＰＣＯＮは、電圧パルスの幅が所定の閾値以下であるときは所定のハイレベルであり、電圧パルスの幅が所定の閾値を超えたときに所定のローレベルに遷移するものとする。時刻ｔ１よりも前の期間において、制御信号ＰＣＯＮは、ハイレベルであるものとする。
【００４２】
図４に示すように、時刻ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６，ｔ７，ｔ８，ｔ９，ｔ１０のタイミングにおいて、それぞれ光子が入射したものとする。これにより、パルス変換部１３からノードＰＤＯＵＴに、光子の入射タイミングに応じた電圧パルスが出力される。
【００４３】
信号生成部１４は、パルス変換部１３からノードＰＤＯＵＴに出力される電圧パルスを計数し、その結果を信号ＰＯＵＴ［ｎ−１：０］として出力する。図４には、時刻ｔ１，ｔ２，ｔ３，…における光子の入射タイミングに応じて生じる電圧パルスを信号生成部１４が計数し、１０進数の１，２，３，…に対応する計数値を信号ＰＯＵＴ［ｎ−１：０］として順次出力する場合を示している。
【００４４】
ここで、時刻ｔ１０において、パルス変換部１３から、１光子の入射に対応するパルス幅である期間Ｔｐ１よりも長い幅の電圧パルスが出力されたものとする。これは、図３（ｂ）を用いて説明したように、高輝度の光入射を想定したものである。
【００４５】
期間検出部１５は、ノードＰＤＯＵＴに出力される電圧パルスの幅（ローレベルである期間の長さ）が所定の時間を超えた場合に、制御信号ＰＣＯＮをハイレベルからローレベルへと遷移する。例えば図４に示すように、期間検出部１５は、電圧パルスがローレベルである期間の長さが所定の時間を超えた時刻ｔ１１において、制御信号ＰＣＯＮをハイレベルからローレベルへと遷移する。
【００４６】
期間検出部１５からローレベルの制御信号ＰＣＯＮを受信した信号生成部１４は、例えば、所定の固定値Ｙ２に対応するデジタル値を、信号ＰＯＵＴ［ｎ−１：０］として出力する。固定値Ｙ２は、例えば、光子の入射レートがパルスの発生レートを上回ったときの光量に対応するパルスの計数値に設定することができる。
【００４７】
図５は、画素Ｐの光電変換特性の一例を示すグラフである。図５において、横軸は画素Ｐに入射する光量を示し、縦軸は光子の入射により発生した電圧パルスの計数値を示している。縦軸の値は、信号生成部１４が出力する信号ＰＯＵＴ［ｎ−１：０］の値に相当する。
【００４８】
画素Ｐへの入射光量が比較的少ない場合には、図３（ａ）を用いて説明したように、光子の入射と電圧パルスの発生とがほぼ一対一で対応する。このため、例えば光量Ｘ２以下の場合には、入射光量が多いほどにパルスの計数値も大きくなる。
【００４９】
しかしながら、画素Ｐへの入射光量が多くなると、図３（ｂ）を用いて説明したように、光子の入射レートが電圧パルスの発生レートを上回り、複数の光子の入射に対応して１電圧パルスが発生する状態となる。この度合いは、画素Ｐへの入射光量が多いほどに顕著となる。
【００５０】
そのため、期間検出部１５を備えていない画素構成において画素Ｐへの入射光量が光量Ｘ２を超えると、図５に「比較例」として破線で示したように、光量が多くなるほどにパルスの計数値が減少することになる。例えば、光量Ｘ１と光量Ｘ３とにおいてパルスの計数値は同じＹ１となり、光量の違いを見分けることができない。
【００５１】
一方、本実施形態においては、電圧パルスがローレベルである期間の長さが所定の時間を超えた場合に、信号ＰＯＵＴ［ｎ−１：０］として所定の固定値Ｙ２に対応するデジタル値を出力するように構成している。この固定値Ｙ２を光量Ｘ２に対応するパルス数類加算値に設定すると、図５に「実施例」として実線で示したように、パルスの計数値は、光量Ｘ２以上で固定値Ｙ２となる。したがって、光量Ｘ２を超えたときパルスの計数値が減少するのを防止し、計数値の誤差を低減することができる。
【００５２】
このように、本実施形態による光電変換装置においては、期間検出部１５が、パルス変換部１３から出力される電圧パルスのパルス幅の期間を検出し、所定の閾値に応じて状態遷移する制御信号ＰＣＯＮを信号生成部１４に出力する。これにより、信号生成部１４は、光子の入射レートが電圧パルスの発生レートを上回っているかどうかを判断することができ、高輝度時における計数値の誤差を低減することが可能となる。
【００５３】
このように、本実施形態によれば、フォトンカウント型の光電変換装置において、高輝度時における計数値の誤差を低減することができる。これにより、高輝度時における光電変換動作を改良することができる。
【００５４】
［第２実施形態］
本発明の第２実施形態による光電変換装置及びその駆動方法について、図６及び図７を用いて説明する.第１実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図６は、本実施形態による光電変換装置の画素の構成例を示す概略図である。図７は、本実施形態による光電変換装置の画素の動作を示すタイミング図である。
【００５５】
本実施形態では、信号生成部１４のより具体的な構成及び動作の一例を説明する。
本実施形態による光電変換装置における信号生成部１４は、図６に示すように、カウンター部１６と、セレクタ部１７と、を有している。カウンター部１６は、パルス変換部１３及び期間検出部１５に接続されている。セレクタ部１７は、カウンター部１６に接続されている。
【００５６】
カウンター部１６は、パルス変換部１３からノードＰＤＯＵＴに出力される電圧パルスの数をカウントし、カウント値を表す信号ＤＯ［ｎ−１：０］をセレクタ部１７に出力する。図６には一例として、カウンター部１６がｎビットカウンターを備えている場合を例示している。また、カウンター部１６は、期間検出部１５から供給される制御信号ＰＣＯＮに応じてカウント動作を停止するように構成されている。
【００５７】
セレクタ部１７は、垂直選択回路２１から供給される制御信号ＰＶＳＥＬに基づいて、カウンター部１６から出力された信号ＤＯ［ｎ−１：０］を、信号ＰＯＵＴ［ｎ−１：０］として出力線ＰＯＵＴに出力する。カウンター部１６から信号ＤＯ［ｎ−１：０］を出力する信号線及び出力線ＰＯＵＴの各々は、ｎビットのデジタル信号を出力するためのｎ本の信号線を備えている。
【００５８】
図７は、ノードＰＤＯＵＴの電位と、制御信号ＰＣＯＮと、信号ＤＯ［ｎ−１：０］と、制御信号ＰＶＳＥＬと、信号ＰＯＵＴ［ｎ−１：０］との関係を示すタイミング図である。
【００５９】
時刻ｔ１よりも前の期間において、カウンター部１６が出力する信号ＤＯ［ｎ−１：０］が示す計数値は０であるものとする。また、制御信号ＰＣＯＮは、電圧パルスの幅が所定の閾値以下であるときは所定のハイレベルであり、電圧パルスの幅が所定の閾値を超えたときに所定のローレベルに遷移するものとする。時刻ｔ１よりも前の期間において、制御信号ＰＣＯＮは、ハイレベルであるものとする。また、時刻ｔ１よりも前の期間において、制御信号ＰＶＳＥＬは、ローレベルであるものとする。
【００６０】
図７に示すように、時刻ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６，ｔ７，ｔ８，ｔ９，ｔ１０，ｔ１２のタイミングにおいて、それぞれ光子が入射したものとする。これにより、パルス変換部１３からノードＰＤＯＵＴに、光子の入射タイミングに応じた電圧パルスが出力される。
【００６１】
カウンター部１６は、パルス変換部１３からノードＰＤＯＵＴに出力される電圧パルスを計数し、その結果を信号ＤＯ［ｎ−１：０］として出力する。図７には、時刻ｔ１，ｔ２，ｔ３，…における光子の入射タイミングに応じて生じる電圧パルスをカウンター部１６がカウントし、１０進数の１，２，３，…に対応する計数値を信号ＤＯ［ｎ−１：０］として順次出力する場合を示している。
【００６２】
ここで、時刻ｔ１０において、パルス変換部１３から、１光子の入射に対応するパルス幅である期間Ｔｐ１よりも長い幅の電圧パルスが出力されたものとする。これは、図３（ｂ）を用いて説明したように、高輝度の光入射を想定したものである。
【００６３】
期間検出部１５は、ノードＰＤＯＵＴに出力される電圧パルスの幅（ローレベルである期間の長さ）が所定の時間を超えた場合に、制御信号ＰＣＯＮをハイレベルからローレベルへと遷移する。例えば図７に示すように、期間検出部１５は、電圧パルスがローレベルである期間の長さが所定の時間を超えた時刻ｔ１１において、制御信号ＰＣＯＮをハイレベルからローレベルへと遷移する。
【００６４】
ローレベルの制御信号ＰＣＯＮを受けてカウンター部１６はカウント動作を停止し、カウント動作を停止したときのカウント値を保持する。仮に、続く時刻ｔ１２においてパルス変換部１３から電圧パルスが出力されたとしても、カウンター部１６はカウント値を更新せずそのまま保持する。
【００６５】
時刻ｔ１３において、垂直選択回路２１から供給される制御信号ＰＶＳＥＬがハイレベルになることに応じて、セレクタ部１７は、カウンター部１６が保持しているカウント値を、信号ＰＯＵＴ［ｎ−１：０］として出力線ＰＯＵＴに出力する。
【００６６】
このように、本実施形態によれば、フォトンカウント型の光電変換装置において、高輝度時における計数値の誤差を低減することができる。これにより、高輝度時における光電変換動作を改良することができる。
【００６７】
［第３実施形態］
本発明の第３実施形態による光電変換装置及びその駆動方法について、図８及び図９を用いて説明する。第１及び第２実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図８は、本実施形態による光電変換装置の画素の構成例を示す概略図である。図９は、本実施形態による光電変換装置の画素の動作を示すタイミング図である。
【００６８】
本実施形態では、信号生成部１４のより具体的な構成及び動作の他の一例を説明する。
本実施形態による光電変換装置における信号生成部１４は、図８に示すように、第２実施形態で説明したカウンター部１６及びセレクタ部１７に加え、代替信号発生部１８を更に有している。カウンター部１６は、パルス変換部１３及び期間検出部１５に接続されている。セレクタ部１７は、カウンター部１６及び代替信号発生部１８に接続されている。
【００６９】
カウンター部１６は、パルス変換部１３からノードＰＤＯＵＴに出力される電圧パルスの数をカウントし、カウント値を表す信号ＤＯ１［ｎ−１，０］をセレクタ部１７に出力する。図８には一例として、カウンター部１６がｎビットカウンターを備えている場合を例示している。
【００７０】
代替信号発生部１８は、カウンター部１６が出力するカウント値の代替値となり得る予め定められた代替信号値を表す信号ＤＯ２［ｎ−１：０］を生成し、セレクタ部１７に出力する。
【００７１】
セレクタ部１７は、期間検出部１５から供給される制御信号ＰＣＯＮに基づいて、カウンター部１６から供給される信号ＤＯ１［ｎ−１：０］及び代替信号発生部１８から供給される信号ＤＯ２［ｎ−１：０］のうちの一方を選択する。そして、垂直選択回路２１から供給される制御信号ＰＶＳＥＬに基づいて、選択した信号（信号ＤＯ１［ｎ−１：０］又は信号ＤＯ２［ｎ−１：０］）を出力線ＰＯＵＴに出力する。カウンター部１６から信号ＤＯ１［ｎ−１：０］を出力する信号線、代替信号発生部１８から信号ＤＯ２［ｎ−１：０］を出力する信号線及び出力線ＰＯＵＴの各々は、ｎビットのデジタル信号を出力するためのｎ本の信号線を備えている。
【００７２】
図９は、ノードＰＤＯＵＴの電位と、制御信号ＰＣＯＮと、信号ＤＯ１［ｎ−１：０］と、制御信号ＰＶＳＥＬと、信号ＰＯＵＴ［ｎ−１：０］との関係を示すタイミング図である。
【００７３】
時刻ｔ１よりも前の期間において、カウンター部１６が出力する信号ＤＯ１［ｎ−１：０］で示される計数値は０であるものとする。また、制御信号ＰＣＯＮは、電圧パルスの幅が所定の閾値以下であるときは所定のハイレベルであり、電圧パルスの幅が所定の閾値を超えたときに所定のローレベルに遷移するものとする。時刻ｔ１よりも前の期間において、制御信号ＰＣＯＮは、ハイレベルであるものとする。また、時刻ｔ１よりも前の期間において、制御信号ＰＶＳＥＬは、ローレベルであるものとする。
【００７４】
図９に示すように、時刻ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６，ｔ７，ｔ８，ｔ９，ｔ１０，ｔ１２のタイミングにおいて、それぞれ光子が入射したものとする。これにより、パルス変換部１３からノードＰＤＯＵＴに、光子の入射タイミングに応じた電圧パルスが出力される。
【００７５】
カウンター部１６は、パルス変換部１３からノードＰＤＯＵＴに出力される電圧パルスを計数し、その結果を信号ＤＯ１［ｎ−１：０］として出力する。図９には、時刻ｔ１，ｔ２，ｔ３，…における光子の入射タイミングに応じて生じる電圧パルスをカウンター部１６がカウントし、１０進数の１，２，３，…に対応する計数値を信号ＤＯ１［ｎ−１：０］として順次出力する場合を示している。
【００７６】
ここで、時刻ｔ１０において、パルス変換部１３から、１光子の入射に対応するパルス幅である期間Ｔｐ１よりも長い幅の電圧パルスが出力されたものとする。これは、図３（ｂ）を用いて説明したように、高輝度の光入射を想定したものである。
【００７７】
期間検出部１５は、ノードＰＤＯＵＴに出力される電圧パルスの幅（ローレベルである期間の長さ）が所定の時間を超えた場合に、制御信号ＰＣＯＮをハイレベルからローレベルへと遷移する。例えば図９に示すように、期間検出部１５は、電圧パルスがローレベルである期間の長さが所定の時間を超えた時刻ｔ１１において、制御信号ＰＣＯＮをハイレベルからローレベルへと遷移する。これにより、セレクタ部１７は、信号ＤＯ１［ｎ−１：０］及び信号ＤＯ２［ｎ−１：０］のうち、信号ＤＯ２［ｎ−１：０］を選択した状態となる。
【００７８】
時刻ｔ１３において、垂直選択回路２１から供給される制御信号ＰＶＳＥＬがハイレベルになることに応じて、セレクタ部１７は、代替信号発生部１８が保持している代替信号値を、信号ＰＯＵＴ［ｎ−１：０］として出力する。図９には一例として、代替信号発生部１８が保持している代替信号値が、ｎビットカウンターにおける最大値である２ｎ−１である場合を示している。
【００７９】
このように、本実施形態によれば、フォトンカウント型の光電変換装置において、高輝度時における計数値の誤差を低減することができる。これにより、高輝度時における光電変換動作を改良することができる。
【００８０】
［第４実施形態］
本発明の第４実施形態による光電変換装置及びその駆動方法について、図１０及び図１１を用いて説明する。第１乃至第３実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１０は、本実施形態による光電変換装置の画素の構成例を示す概略図である。図１１は、本実施形態による光電変換装置の画素の動作を示すタイミング図である。
【００８１】
本実施形態では、画素Ｐのより具体的な構成及び動作の他の一例を説明する。
本実施形態による光電変換装置の画素Ｐは、図６を用いて説明した第２実施形態と同様、アバランシェ増倍型のダイオードＤ、クエンチ部１２、パルス変換部１３、期間検出部１５、カウンター部１６及びセレクタ部１７を有する。カウンター部１６及びセレクタ部１７は、図６における信号生成部１４に対応している。
【００８２】
クエンチ部１２は、Ｐ型ＭＯＳトランジスタＭｑにより構成されうる。Ｐ型ＭＯＳトランジスタＭｑのドレインは、ダイオードＤのカソード及びパルス変換部１３の入力端子に接続されている。Ｐ型ＭＯＳトランジスタＭｑのソースは、電圧ＶＤＤが供給される電源ノードに接続されている。Ｐ型ＭＯＳトランジスタのゲートは、所定のクエンチ抵抗を得るための電圧ＶＱＮＣを供給する電源に接続されている。
【００８３】
パルス変換部１３は、インバータ回路Ｇ１により構成されうる。インバータ回路Ｇ１の入力端子がパルス変換部１３の入力端子に対応し、インバータ回路Ｇ１の出力端子がパルス変換部１３の出力端子に対応する。
【００８４】
カウンター部１６は、ＮＯＴ回路Ｇａ１と、ｎ個のフリップフロップ回路Ｆａ０〜Ｆａ（ｎ−１）で構成されるｎビットカウンターと、を有する。
【００８５】
パルス変換部１３の出力端子でもあるインバータ回路Ｇ１の出力端子（ノードＰＤＯＵＴ）は、フリップフロップ回路Ｆａ０の一方の入力端子（ＣＫ）と、ＮＯＴ回路Ｇａ１の入力端子とに接続されている。ＮＯＴ回路Ｇａ１の出力端子は、フリップフロップ回路Ｆａ０の他方の入力端子（／ＣＫ）に接続されている。フリップフロップ回路Ｆａ０〜Ｆａ（ｎ−１）は、下位側ビット（第ｍビット）のフリップフロップ回路Ｆａｍの出力端子と上位側ビット（第（ｍ＋１）ビット）のフリップフロップ回路Ｆａ（ｍ＋１）の入力端子とを互いに接続するように、縦続接続されている。例えば、フリップフロップ回路Ｆａ０の出力端子（Ｑ）はフリップフロップ回路Ｆａ１の入力端子（ＣＫ）に接続され、フリップフロップ回路Ｆａ０の出力端子（／Ｑ）はフリップフロップ回路Ｆａ１の入力端子（／ＣＫ）に接続されている。これにより、カウンター部１６は、パルス変換部１３からノードＰＤＯＵＴに出力される電圧パルスの数をカウントするｎビットカウンターを構成している。
【００８６】
カウンター部１６の出力である信号ＤＯ［ｎ−１：０］の各ビットの値は、フリップフロップ回路Ｆａ０〜Ｆａ（ｎ−１）の出力端子（／Ｑ）からそれぞれ出力される。例えば、第０ビットの値（信号ＤＯ［０］）は、フリップフロップ回路Ｆａ０の出力端子（／Ｑ）から出力される。第１ビットの値（信号ＤＯ［１］）は、フリップフロップ回路Ｆａ１の出力端子（／Ｑ）から出力される。第（ｎ−１）ビットの値（信号ＤＯ［ｎ−１］）は、フリップフロップ回路Ｆａ（ｎ−１）の出力端子（／Ｑ）から出力される。なお、ここではアクティブローとなる場合の構成を示している。また、フリップフロップ回路Ｆａ０〜Ｆａ（ｎ−１）のリセット端子（ＲＳ）は、制御信号ＲＳＢが供給される信号線に共通に接続されている。これにより、カウンター部１６は、制御信号ＲＳＢによってカウント値をリセットできるようになっている。すなわち、制御信号ＲＳＢがローベルのとき、カウンター部１６のカウント値はリセットされる。
【００８７】
期間検出部１５は、ＮＡＮＤ回路Ｇ２、ＮＯＲ回路Ｇ３，Ｇ４，Ｇ６及びＮＯＴ回路Ｇ５を含む論理回路と、カウンター部１９と、を有する。カウンター部１９は、ＮＯＴ回路Ｇｂ１と、２個のフリップフロップ回路Ｆｂ０，Ｆｂ１で構成される２ビットカウンターと、を有する。なお、カウンター部１９は、３ビット以上のカウンターにより構成してもよい。
【００８８】
パルス変換部１３の出力端子でもあるインバータ回路Ｇ１の出力端子（ノードＰＤＯＵＴ）は、更に、ＮＡＮＤ回路Ｇ２の一方の入力端子と、ＮＯＲ回路Ｇ４の一方の入力端子とに接続されている。ＮＡＮＤ回路Ｇ２の他方の入力端子は、クロック信号ＣＣＫが供給される信号線に接続されている。ＮＡＮＤ回路Ｇ２の出力端子は、ＮＯＲ回路Ｇ３の一方の入力端子に接続されている。ＮＯＲ回路Ｇ４の出力端子は、ＮＯＲ回路Ｇ６の一方の入力端子に接続されている。ＮＯＴ回路Ｇ５の入力端子は、制御信号ＲＳＢが供給される信号線に接続されている。ＮＯＴ回路Ｇ５の出力端子は、ＮＯＲ回路Ｇ６の他方の入力端子に接続されている。
【００８９】
ＮＯＲ回路Ｇ３の出力端子は、フリップフロップ回路Ｆｂ０の入力端子（ＣＫ）と、ＮＯＴ回路Ｇｂ１の入力端子とに接続されている。ＮＯＴ回路Ｇｂ１の出力端子は、フリップフロップ回路Ｆｂ０の入力端子（／ＣＫ）に接続されている。ＮＯＲ回路Ｇ６の出力端子は、フリップフロップ回路Ｆｂ０，Ｆｂ１のリセット端子（ＲＳ）に接続されている。フリップフロップ回路Ｆｂ０の出力端子（Ｑ）は、フリップフロップ回路Ｆｂ１の入力端子（ＣＫ）に接続されている。フリップフロップ回路Ｆｂ０の出力端子（／Ｑ）は、フリップフロップ回路Ｆｂ１の入力端子（／ＣＫ）に接続されている。これにより、カウンター部１９は、ＮＯＲ回路Ｇ３から入力端子であるノードＬ１に出力される電圧パルスの数をカウントする２ビットカウンターを構成している。フリップフロップ回路Ｆｂ０の出力端子（Ｑ）から出力される信号ＣＯ［０］の値が、カウンター部１９のカウント値の第０ビットの値に対応する。また、フリップフロップ回路Ｆｂ１の出力端子（Ｑ）から出力される信号ＣＯ［１］の値が、カウンター部１９のカウント値の第１ビットの値に対応する。フリップフロップ回路Ｆｂ１の出力端子（Ｑ）は、ＮＯＲ回路Ｇ３の他方の入力端子と、ＮＯＲ回路Ｇ４の他方の入力端子とに接続されている。
【００９０】
これにより、カウンター部１９の入力端子に対応するノードＬ１には、フリップフロップ回路Ｆｂ１の出力Ｑがローレベルであり且つノードＰＤＯＵＴがハイレベルであるときのクロック信号ＣＣＫが選択的に入力される。つまり、カウンター部１９は、フリップフロップ回路Ｆｂ１の出力Ｑがローレベルであり且つノードＰＤＯＵＴがハイレベルであるときに入力されるクロック信号ＣＣＫの数を計数するように構成されている。なお、フリップフロップ回路Ｆｂ１の出力Ｑは、カウンター部１９のカウント値が１以下の場合にローレベルとなる。
【００９１】
また、カウンター部１９は、制御信号ＲＳＢがローレベル、或いは、フリップフロップ回路Ｆｂ１の出力Ｑがローレベルであり且つノードＰＤＯＵＴがローレベルのときに、カウンター部１９のカウント値がリセットされるように構成されている。
【００９２】
結果として、カウンター部１９は、最上位ビットの値が０（フリップフロップ回路Ｆｂ１の出力Ｑがローレベル）であり且つノードＰＤＯＵＴがハイレベルである期間毎に、クロック信号ＣＣＫの数を計数する。したがって、カウンター部１９が示すカウント値は、ノードＰＤＯＵＴに出力される電圧パルスが継続してハイレベルとなる期間の長さ、すなわち電圧パルスの幅を表す指標となる。
【００９３】
セレクタ部１７は、カウンター部１６の各ビットに対応して、ｎ個のスイッチＳＷ０〜ＳＷ（ｎ−１）と、ｎ個のＮＡＮＤ回路Ｇｓ０〜Ｇｓ（ｎ−１）と、を有する。スイッチＳＷ０〜ＳＷ（ｎ−１）は、例えばＮ型ＭＯＳトランジスタにより構成されうる。
【００９４】
ＮＡＮＤ回路Ｇｓ０，Ｇｓ１，…，Ｇｓ（ｎ−１）の一方の入力端子は、カウンター部１６のフリップフロップ回路Ｆａ０，Ｆａ１，…，Ｆａ（ｎ−１）の出力端子（／Ｑ）にそれぞれ接続されている。ＮＡＮＤ回路Ｇｓ０，Ｇｓ１，…，Ｇｓ（ｎ−１）の他方の入力端子は、カウンター部１９のフリップフロップ回路Ｆｂ１の出力端子（／Ｑ）に共通に接続されている。カウンター部１９のフリップフロップ回路Ｆｂ１の出力端子（／Ｑ）から出力される信号が、制御信号ＰＣＯＮである。
【００９５】
ＮＡＮＤ回路Ｇｓ０の出力端子は、スイッチＳＷ０を構成するＮ型ＭＯＳトランジスタのソースに接続されている。同様に、ＮＡＮＤ回路Ｇｓ１の出力端子は、スイッチＳＷ１を構成するＮ型ＭＯＳトランジスタのソースに接続されている。スイッチＳＷ０，ＳＷ１，…，ＳＷ（ｎ−１）を構成するＮ型ＭＯＳトランジスタのドレインの各々は、ｎ本の信号線で構成される出力線ＰＯＵＴのうち対応するビットの信号線に接続されている。スイッチＳＷ０，ＳＷ１を構成するＮ型ＭＯＳトランジスタのゲートは、垂直選択回路２１からの制御信号ＰＶＳＥＬが供給される制御線に接続されている。
【００９６】
これにより、セレクタ部１７は、制御信号ＰＶＳＥＬがハイレベルのとき、制御信号ＰＣＯＮがハイレベルであれば、信号ＤＯ［０］，ＤＯ［１］，…，ＤＯ［ｎ−１］を、ｎ本の信号線で構成される出力線ＰＯＵＴのうち対応するビットの信号線に出力する。すなわち、出力線ＰＯＵＴに出力される信号ＰＯＵＴ［ｎ−１：０］は、カウンター部１６が出力する信号ＤＯ［ｎ−１：０］と同じである。また、セレクタ部１７は、制御信号ＰＶＳＥＬがハイレベルのとき、制御信号ＰＣＯＮがローレベルであれば、ｎ本の信号線で構成される出力線ＰＯＵＴの総ての信号線にハイレベルの信号を出力する。すなわち、出力線ＰＯＵＴに出力される信号ＰＯＵＴ［ｎ−１：０］で表されるカウント値は、ｎビットカウンターにおける最大値である２ｎ−１となる。
【００９７】
図１１は、ノードＰＤＯＵＴ，Ｌ１の電位と、クロック信号ＣＣＫと、制御信号ＲＳＢ，ＰＣＯＮ，ＰＶＳＥＬと、信号ＤＯ［ｎ−１：０］，ＣＯ［１：０］，ＰＯＵＴ［ｎ−１：０］との関係を示すタイミング図である。
【００９８】
時刻ｔ０よりも前の期間において、制御信号ＲＳＢはローレベルであるものとする。前述のように、制御信号ＲＳＢがローレベルのとき、カウンター部１６及びカウンター部１９はリセット状態である。カウンター部１６が出力する信号ＤＯ［ｎ−１：０］で示される計数値、カウンター部１９が出力する信号ＣＯ［１：０］で示される計数値は、いずれも０である。制御信号ＰＣＯＮは、フリップフロップ回路Ｆｂ１の出力（／Ｑ）を受けてハイレベルとなる。また、時刻ｔ０よりも前の期間において、制御信号ＰＶＳＥＬは、ローレベルであるものとする。
【００９９】
時刻ｔ０において、制御信号ＲＳＢがローレベルからハイレベルへと制御され、カウンター部１６のリセット状態が解除される。ダイオードＤに光子が入射すると、パルス変換部１３からノードＰＤＯＵＴに、光子の入射タイミングに応じた電圧パルスが出力される。パルス変換部１３をインバータ回路Ｇ１により構成している本実施形態では、光子が入射していないときにノードＰＤＯＵＴはローレベルであり、光子の入射を受けてノードＰＤＯＵＴはハイレベルとなる。カウンター部１６は、ノードＰＤＯＵＴに出力される電圧パルスの数をカウントし、カウント値を示す信号ＤＯ［ｎ−１：０］を出力する。
【０１００】
時刻ｔ０以降、時刻ｔ１，ｔ３，ｔ４，ｔ５，ｔ６，ｔ７，ｔ８，ｔ９，ｔ１０，ｔ１３のタイミングにおいて、ノードＰＤＯＵＴに電圧パルスが発生したものとする。カウンター部１６は、これら電圧パルスの数をカウントする。カウンター部１６のカウント値は、時刻ｔ１３に立ち上がる電圧パルスまでカウントしたものとすると、１０進数で１０となる。
【０１０１】
一方、ノードＰＤＯＵＴがハイレベルになると、クロック信号ＣＣＫに同期してＮＡＮＤ回路Ｇ２の出力がローレベルとなる。これにより、ＮＯＲ回路Ｇ３の出力端子であるノードＬ１に、ノードＰＤＯＵＴに発生する電圧パルス及びクロック信号ＣＣＫに同期した電圧パルスが出力される。また、ノードＰＤＯＵＴがハイレベルになることで、ＮＯＲ回路Ｇ４の出力がローレベルとなり、カウンター部１９のリセット状態が解除される。これにより、カウンター部１９は、ノードＬ１に出力される電圧パルスの数をカウントする。
【０１０２】
カウンター部１９によるカウント動作は、ノードＰＤＯＵＴがハイレベルの間だけ継続して行われる。ノードＰＤＯＵＴがローレベルになると、カウンター部１９はリセット状態に戻る。例えば、時刻ｔ１においてパルス変換部１３から電圧パルスが出力されてノードＰＤＯＵＴがハイレベルとなり、ノードＬ１がハイレベルになると、カウンター部１９はこの電圧パルスを計数し、カウンター部１９のカウント値は１となる。時刻ｔ２においてノードＰＤＯＵＴがローレベルになると、カウンター部１９はリセット状態となり、カウンター部１９のカウント値は０に戻る。
【０１０３】
時刻ｔ１２において、カウンター部１９の最上位ビットの値が１になったものとする。これは、図１０に示す例においてカウンター部１９のカウント値が１０進数で２になった場合に相当する。すると、最上位ビットに対応するフリップフロップ回路Ｆｂ１の出力（Ｑ）がハイレベルになり、ノードＬ１はローレベルに固定され、カウンター部１９におけるカウントアップは停止する。また、フリップフロップ回路Ｆｂ１の出力（／Ｑ）である制御信号ＰＣＯＮは、ハイレベルからローレベルへと遷移する。
【０１０４】
時刻ｔ１２以降の時刻ｔ１４において制御信号ＰＶＳＥＬがローレベルからハイレベルに遷移したものとすると、ｎ本の信号線で構成される出力線ＰＯＵＴの総ての信号線にハイレベルの信号が出力される。すなわち、出力線ＰＯＵＴに出力される信号ＰＯＵＴ［ｎ−１：０］で表されるカウント値は、ｎビットカウンターにおける最大値である２ｎ−１となる。
【０１０５】
なお、図１１において、時刻ｔ１２よりも前のタイミングで制御信号ＰＶＳＥＬがローレベルからハイレベルに遷移した場合、出力線ＰＯＵＴには、カウンター部１６が出力する信号ＤＯ［ｎ−１：０］と同じ信号ＰＯＵＴ［ｎ−１：０］が出力される。
【０１０６】
以上のように、期間検出部１５は、パルス変換部１３からノードＰＤＯＵＴに出力される電圧パルスの幅を、クロック信号ＣＣＫに同期したカウンター部１９で検出し、所定の閾値に応じて状態遷移する制御信号ＰＣＯＮをセレクタ部１７に出力する。これにより、セレクタ部１７は、画素Ｐの出力信号として、フォトンカウント信号或いは所定の固定信号の何れかを選択可能となる。したがって、各画素Ｐに入射される光子の入射レートが電圧パルスの発生レートを上回っているかどうかを判断することができ、高輝度時における計数値の誤差を低減することが可能となる。
【０１０７】
このように、本実施形態によれば、フォトンカウント型の光電変換装置において、高輝度時における計数値の誤差を低減することができる。これにより、高輝度時における光電変換動作を改良することができる。
【０１０８】
［第５実施形態］
本発明の第５実施形態による光電変換装置及びその駆動方法について、図１２及び図１３を用いて説明する。第１乃至第４実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１２は、本実施形態による光電変換装置の画素の構成例を示す概略図である。図１３は、本実施形態による光電変換装置の画素の動作を示すタイミング図である。
【０１０９】
本実施形態では、画素Ｐのより具体的な構成及び動作の他の一例を説明する。
本実施形態による光電変換装置の画素Ｐは、期間検出部１５の構成が異なるほかは、図１１を用いて説明した第４実施形態による光電変換装置の画素Ｐと同様である。本実施形態における画素Ｐの期間検出部１５は、図１２に示すように、ＡＮＤ回路Ｇ７及びＮＯＴ回路Ｇ８を含む論理回路と、Ｐ型ＭＯＳトランジスタＭ１，Ｍ２，Ｍｃと、Ｎ型ＭＯＳトランジスタＭ３と、ラッチ回路ＤＬ１と、を有する。
【０１１０】
パルス変換部１３の出力端子でもあるインバータ回路Ｇ１の出力端子（ノードＰＤＯＵＴ）は、ＡＮＤ回路Ｇ７の３つの入力端子のうちの１つに接続されている。ＡＮＤ回路Ｇ７の３つの入力端子のうちの他の２つは、制御信号ＲＳＢが供給される信号線と、ラッチ回路ＤＬ１の出力端子（／Ｑ）と、に接続されている。ＡＮＤ回路Ｇ７の出力端子は、ＮＯＴ回路Ｇ８の入力端子と、ラッチ回路ＤＬ１のクロック端子（ＣＫ）と、に接続されている。
【０１１１】
ＮＯＴ回路Ｇ８の出力端子であるノードＬ２は、Ｐ型ＭＯＳトランジスタＭ１のゲートと、Ｎ型ＭＯＳトランジスタＭ３のゲートと、に接続されている。Ｐ型ＭＯＳトランジスタＭ１のソースは、電圧ＶＤＤが供給される電源ノードに接続されている。Ｐ型ＭＯＳトランジスタＭ１のドレインは、Ｐ型ＭＯＳトランジスタＭ２のソースに接続されている。Ｐ型ＭＯＳトランジスタＭ２のゲート及びＮ型ＭＯＳトランジスタＭ３のソースは、電圧ＶＳＳが供給される電源ノードに接続されている。
【０１１２】
Ｐ型ＭＯＳトランジスタＭ２のドレイン及びＮ型ＭＯＳトランジスタＭ３のドレインは、Ｐ型ＭＯＳトランジスタＭｃのゲートと、ラッチ回路ＤＬ１の入力端子（Ｄ）と、に接続されている。Ｐ型ＭＯＳトランジスタＭ２のドレイン、Ｎ型ＭＯＳトランジスタＭ３のドレイン、Ｐ型ＭＯＳトランジスタＭｃのゲート及びラッチ回路ＤＬ１の入力端子（Ｄ）の接続部が、ノードＬ３である。Ｐ型ＭＯＳトランジスタＭｃのソース及びドレインは、電圧ＶＤＤが供給される電源ノードに接続されている。ラッチ回路ＤＬ１のリセット端子（ＲＳ）は、制御信号ＲＳＢが供給される信号線に接続されている。ラッチ回路ＤＬ１の出力端子（／Ｑ）は、セレクタ部１７のＮＡＮＤ回路Ｇｓ０，Ｇｓ１，…，Ｇｓ（ｎ−１）の他方の入力端子にそれぞれ接続されている。ラッチ回路ＤＬ１の出力端子（／Ｑ）から出力される信号が、制御信号ＰＣＯＮである。
【０１１３】
Ｐ型ＭＯＳトランジスタＭｃは、電圧ＶＤＤが供給される電源ノードにソース及びドレインが共通接続されており、積分回路を構成するためのＭＯＳ容量を形成している。ノードＬ２には、制御信号ＲＳＢ及び制御信号ＰＣＯＮがハイレベルのとき、ノードＰＤＯＵＴの反転信号が伝搬する。Ｐ型ＭＯＳトランジスタＭ１とＮ型ＭＯＳトランジスタＭ３とは、ノードＬ２を入力端子、ノードＬ３を出力端子とするインバータ回路を形成している。Ｐ型ＭＯＳトランジスタＭ１，Ｍ２，Ｍｃ及びＮ型ＭＯＳトランジスタＭ３は、ノードＬ２に対するノードＬ３の応答が、立ち上がりが遅く、立ち下がりが早くなるように構成されている。
【０１１４】
図１３は、ノードＰＤＯＵＴ，Ｌ２，Ｌ３の電位と、制御信号ＲＳＢ，ＰＣＯＮ，ＰＶＳＥＬと、信号ＤＯ［ｎ−１：０］，ＰＯＵＴ［ｎ−１：０］との関係を示すタイミング図である。
【０１１５】
時刻ｔ０よりも前の期間において、制御信号ＲＳＢはローレベルであるものとする。制御信号ＲＳＢがローレベルのとき、カウンター部１６及びラッチ回路ＤＬ１はリセット状態である。すなわち、カウンター部１６が出力する信号ＤＯ［ｎ−１：０］で示される計数値は０である。また、制御信号ＰＣＯＮは、ラッチ回路ＤＬ１の出力（／Ｑ）を受けてハイレベルとなる。また、時刻ｔ０よりも前の期間において、制御信号ＰＶＳＥＬは、ローレベルであるものとする。
【０１１６】
時刻ｔ０において、制御信号ＲＳＢがローレベルからハイレベルへと制御され、カウンター部１６のリセット状態が解除される。ダイオードＤに光子が入射すると、パルス変換部１３からノードＰＤＯＵＴに、光子の入射タイミングに応じた電圧パルスが出力される。カウンター部１６は、ノードＰＤＯＵＴに出力される電圧パルスの数をカウントし、カウント値を示す信号ＤＯ［ｎ−１：０］を出力する。
【０１１７】
時刻ｔ０以降、時刻ｔ１，ｔ３，ｔ４，ｔ５，ｔ６，ｔ７，ｔ８，ｔ９，ｔ１０，ｔ１２のタイミングにおいて、ノードＰＤＯＵＴに電圧パルスが発生したものとする。カウンター部１６は、これら電圧パルスの数をカウントする。カウンター部１６のカウント値は、時刻ｔ１２に立ち上がる電圧パルスまでカウントしたものとすると、１０進数で１０となる。
【０１１８】
時刻ｔ１において、ノードＰＤＯＵＴの電位の変化を受けてノードＬ２がローレベルになると、ノードＬ３の電位が立ち上がり始める。時刻ｔ２において、ノードＬ２がハイレベルに戻ると、ノードＬ３の電位は直ちに立ち下がりローレベルとなる。ノードＬ３の電位は、ノードＬ２がローレベルの期間が長くなるほど、すなわち入射光量が多いほど、高くなる。入射光量が少なく、光子の入射と電圧パルスの発生とが一対一で対応するような場合には、ノードＬ３の電位は、ラッチ回路ＬＤ１の閾値Ｖｔｌｄを超えず、制御信号ＰＣＯＮはハイレベルのままである。この後、同様にして、時刻ｔ３から時刻ｔ１０まで、カウンター部１６におけるカウント動作が行われる。
【０１１９】
時刻ｔ１１において、ノードＬ３の電位がラッチ回路ＬＤ１の閾値Ｖｔｌｄを超えたものとする。すると、ラッチ回路ＬＤ１によるラッチ動作が行われ、ラッチ回路ＬＤ１の出力（／Ｑ）である制御信号ＰＣＯＮがハイレベルからローレベルへと遷移する。これにより、ノードＬ２がハイレベルとなり、ノードＬ３の電位は直ちに立ち下がりローレベルとなる。
【０１２０】
続く時刻ｔ１２において、ノードＰＤＯＵＴに電圧パルスが発生すると、カウンター部１６におけるカウント動作は行われるが、制御信号ＰＣＯＮはローレベルのため、ノードＬ２がハイレベルのままである。結果として、制御信号ＰＣＯＮはローレベルのまま維持される。
【０１２１】
時刻ｔ１１以降の時刻ｔ１３において制御信号ＰＶＳＥＬがローレベルからハイレベルに遷移したものとすると、セレクタ部１７は、ローレベルの制御信号ＰＣＯＮを受け、ｎ本の信号線で構成される出力線ＰＯＵＴの総ての信号線にハイレベルの信号を出力する。すなわち、出力線ＰＯＵＴに出力される信号ＰＯＵＴ［ｎ−１：０］で表されるカウント値は、ｎビットカウンターにおける最大値である２ｎ−１となる。
【０１２２】
なお、図１３において、時刻ｔ１１よりも前のタイミングで制御信号ＰＶＳＥＬがローレベルからハイレベルに遷移した場合、出力線ＰＯＵＴには、カウンター部１６が出力する信号ＤＯ［ｎ−１：０］と同じ信号ＰＯＵＴ［ｎ−１：０］が出力される。
【０１２３】
以上のように、期間検出部１５は、パルス変換部１３からノードＰＤＯＵＴに出力される電圧パルスの幅を、電圧パルスに同期した信号の応答速度を利用して検出し、所定の閾値に応じて状態遷移する制御信号ＰＣＯＮをセレクタ部１７に出力する。これにより、セレクタ部１７は、画素Ｐの出力信号として、フォトンカウント信号或いは所定の固定信号の何れかを選択可能となる。したがって、各画素Ｐに入射される光子の入射レートが電圧パルスの発生レートを上回っているかどうかを判断することができ、高輝度時における計数値の誤差を低減することが可能となる。
【０１２４】
本実施形態による光電変換装置は、第４実施形態による光電変換装置と比較して素子数が少なく、また、クロック信号線は不要なため、高集積化が可能である。
【０１２５】
このように、本実施形態によれば、フォトンカウント型の光電変換装置において、高輝度時における計数値の誤差を低減することができる。これにより、高輝度時における光電変換動作を改良することができる。
【０１２６】
［第６実施形態］
本発明の第６実施形態による光電変換装置について、図１４を用いて説明する。本実施形態では、ノードＰＤＯＵＴに出力される電圧パルスの幅（ローレベルである期間の長さ）が所定の時間を超えた場合に、ダイオードＤがガイガーモードから非ガイガーモードに遷移するように、ダイオードＤに印加される逆バイアス電圧を制御する。ダイオードＤに印加される逆バイアス電圧の制御は、期間検出部１５が行う。
【０１２７】
図１４は、本実施形態による光電変換装置における画素Ｐの構成例を示している。本実施形態では、期間検出部１５は、制御信号ＰＣＯＮ２をクエンチ部１２に出力する。なお、図１４の制御信号ＰＣＯＮ１は、第１実施形態の制御信号ＰＣＯＮである。
【０１２８】
制御信号ＰＣＯＮ２もまた、制御信号ＰＣＯＮ１と同じく、光子が入射したことを示す電圧パルスの幅が所定の閾値を超えたときに状態が遷移する信号である。
【０１２９】
ダイオードＤには、第１実施形態でも説明したように、ガイガーモードでは電圧ＶＤＤ，ＶＢＩＡＳを供給する電源ノードから、クエンチ部１２を介してブレイクダウン電圧以上の大きさの逆バイアス電圧が印加されている。制御信号ＰＣＯＮ２がハイレベルである場合、クエンチ部１２は、第１実施形態と同じ動作を行う。つまり、ガイガーモードとしてアバランシェ増倍が可能な状態となっており、アバランシェ増倍が生じた結果、非ガイガーモードに遷移する。そののち、再びガイガーモードに遷移する。一方、制御信号ＰＣＯＮ２がハイレベルからローレベルに変化すると、クエンチ部１２は非ガイガーモードからガイガーモードへの遷移を行わないように動作する。例えば、電圧ＶＱＮＣをＰ型ＭＯＳトランジスタＭｑがオフする電圧とし、電圧ＶＤＤとダイオードＤとの間の電気的経路を非導通とする。これにより、ダイオードＤは、アバランシェ増倍によってガイガーモードから非ガイガーモードに遷移した後、ガイガーモードには戻らず非ガイガーモードに所定の期間維持される。この所定の期間は、例えば、非ガイガーモードに遷移してから、次のフレームに対応する露光期間の開始までの期間とすることができる。
【０１３０】
これにより、ダイオードＤにおいてアバランシェ増倍を生じないようにすることができるため、ダイオードＤの消費電力を低減することができる。
【０１３１】
なお、本実施形態では、制御信号ＰＣＯＮ１を第１実施形態の制御信号ＰＣＯＮとして信号生成部１４に出力していたが、制御信号ＰＣＯＮ１を出力しないようにしても、ダイオードＤの消費電力を低減することができるため、本実施形態は成立する。
【０１３２】
また、本実施形態では、制御信号ＰＣＯＮ２によってクエンチ部１２を制御していたが、電圧ＶＤＤ、電圧ＶＢＩＡＳの一方又は両方を制御することによって、ダイオードＤを非ガイガーモードに所定の期間維持するようにしてもよい。或いは、ダイオードＤと、電圧ＶＢＩＡＳのノードとの間にスイッチを設け、当該スイッチが、制御信号ＰＣＯＮ２がローレベルのときに非導通となるようにしてもよい。
【０１３３】
本実施形態により、高輝度時におけるダイオードＤの消費電力を低減することができる。これにより、消費電力の増加による光電変換装置の発熱を低減することができ、光電変換装置の他の画素Ｐの誤動作（アバランシェ増倍の動作点の変動、画素Ｐの動作不安定など）を抑制することもできる。
【０１３４】
なお、本実施形態は第１実施形態の構成をもとに説明したが、他の実施形態に適用することも可能である。
【０１３５】
［第７実施形態］
本発明の第７実施形態による撮像システムについて、図１５を用いて説明する。図１５は、本実施形態による撮像システムの構成例を示すブロック図である。
【０１３６】
本実施形態による撮像システム２００は、図１５に示すように、バリア２０１と、レンズ２０２と、絞り２０３と、光電変換装置２０４と、ＡＦセンサ２０５と、を有している。レンズ２０２は、被写体の光学像を結像するための光学系である。バリア２０１は、レンズ２０２のプロテクトを行うものである。絞り２０３は、レンズ２０２を通過する光の光量を調整するためのものである。光電変換装置２０４は、第１乃至第６実施形態で説明した光電変換装置１００を用いて構成され、レンズ２０２で結像された被写体の光学像を画像信号として取得するためのものである。ＡＦセンサ２０５は、焦点検出に必要な信号を取得するためのものである。
【０１３７】
また、撮像システム２００は、信号処理部２０８を更に有している。信号処理部２０８は、光電変換装置２０４やＡＦセンサ２０５から出力された信号の処理や、得られた画像データに対して各種の補正を行い或いはデータを圧縮する処理を行うためのものである。
【０１３８】
また、撮像システム２００は、メモリ部２０９、外部Ｉ／Ｆ回路２１０、タイミング発生部２１１、全体制御・演算部２１２、記録媒体制御Ｉ／Ｆ部２１３を更に有している。メモリ部２０９は、画像データを一時記憶するためのものである。外部Ｉ／Ｆ回路２１０は、外部コンピュータ２１５などの外部機器と通信するためのものである。タイミング発生部２１１は、信号処理部２０８などに各種タイミング信号を出力するためのものである。全体制御・演算部２１２は、各種演算とカメラ全体を制御するためのものである。記録媒体制御Ｉ／Ｆ部２１３は、取得した画像データを記録し、又は画像データの読み出しを行うための半導体メモリなどの着脱可能な記録媒体２１４との間でデータのやりとりを行うためのものである。
【０１３９】
バリア２０１がオープンされると、被写体からの光学像がレンズ２０２及び絞り２０３を介してＡＦセンサ２０５に入射される。全体制御・演算部２１２は、ＡＦセンサ２０５からの出力信号をもとに、前記した位相差検出の手法により被写体までの距離を算出する。その後、全体制御・演算部２１２は、演算結果に基づいてレンズ２０２を駆動し、再び撮像面に合焦しているか否かを判断し、合焦していないと判断したときには、再びレンズ２０２を駆動するオートフォーカス制御を行う。
【０１４０】
次いで、合焦が確認された後に、光電変換装置２０４による電荷蓄積動作が開始される。光電変換装置２０４の電荷蓄積動作が終了すると、光電変換装置２０４から出力された画像信号は、信号処理部２０８を介して全体制御・演算部２１２によってメモリ部２０９に書き込まれる。
【０１４１】
その後、メモリ部２０９に蓄積されたデータは、全体制御・演算部２１２の制御により記録媒体制御Ｉ／Ｆ部２１３を介して記録媒体２１４に記録される。或いは、メモリ部２０９に蓄積されたデータは、外部Ｉ／Ｆ回路２１０を介して、直接に外部コンピュータ２１５などに入力してもよい。
【０１４２】
第１乃至第６実施形態において説明したように、これまでの実施形態に示した光電変換装置１００を用いることにより高輝度時における計数値の誤差を低減することができる。したがって、この光電変換装置２０４を用いた本実施形態の撮像システムによれば、より高品質な画像を取得することが可能となる。
【０１４３】
［第８実施形態］
本発明の第８実施形態による撮像システム及び移動体について、図１６を用いて説明する。図１６は、本実施形態による撮像システム及び移動体の構成を示す図である。
【０１４４】
図１６（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記第１乃至第６実施形態のいずれかに記載の光電変換装置１００である。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
【０１４５】
撮像システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
【０１４６】
本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図１６（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システムを示した。車両情報取得装置３２０が、撮像システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。
【０１４７】
上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
【０１４８】
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
【０１４９】
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
【０１５０】
また、上記第１乃至第６実施形態の光電変換装置において、画素Ｐを構成する画素回路は、図示したものに限定されるものではない。
【０１５１】
また、上記第４実施形態では、期間検出部１５のカウンター部１９を構成するカウンター回路を２ビットカウンターにより構成したが、３ビット以上のカウンターで構成するようにしてもよい。カウンター部１９を構成するカウンター回路は、基準となる電圧パルスの幅に応じて適宜変更することができる。
【０１５２】
また、上記第７及び第８実施形態に示した撮像システムは、本発明の光電変換装置を適用しうる撮像システム例を示したものであり、本発明の光電変換装置を適用可能な撮像システムは図１５及び図１６に示した構成に限定されるものではない。
【０１５３】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【０１５４】
Ｄ…ダイオード
Ｐ…画素
１０…センサ部
１２…クエンチ部
１３…パルス変換部
１４…信号生成部
１５…期間検出部
１６，１９…カウンター部
１７…セレクタ部
１８…代替信号発生部
２０…回路部
２１…垂直選択回路
２２…信号処理回路
２３…水平選択回路
２４…制御回路
１００…光電変換装置
【図１】
2020041812.tif 000003
【図２】
2020041812.tif 000004
【図３】
2020041812.tif 000005
【図４】
2020041812.tif 000006
【図５】
2020041812.tif 000007
【図６】
2020041812.tif 000008
【図７】
2020041812.tif 000009
【図８】
2020041812.tif 000010
【図９】
2020041812.tif 000011
【図１０】
2020041812.tif 000012
【図１１】
2020041812.tif 000013
【図１２】
2020041812.tif 000014
【図１３】
2020041812.tif 000015
【図１４】
2020041812.tif 000016
【図１５】
2020041812.tif 000017
【図１６】
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