(57)【要約】【課題】アナログゲイン変更時のデジタル−アナログ変換装置の出力電圧の初期電圧を一定に保つことができるデジタル−アナログ変換装置を提供する。【解決手段】本開示のデジタル−アナログ変換装置は、デジタル入力信号の値に応じたアナログ信号を出力するアナログ信号出力部、アナログ信号のゲインを調整するアナログゲイン調整部、及び、アナログ信号出力部の出力ノードに接続され、アナログ信号の初期電位を制御する初期電位制御部を備えている。そして、初期電位制御部は、アナログゲイン調整部によって調整されるゲインによらず、アナログ信号の初期電位を一定電位に制御する。【選択図】  図１０
2020120307.tif 000002
【特許請求の範囲】
【請求項１】
デジタル入力信号の値に応じたアナログ信号を出力するアナログ信号出力部、
アナログ信号のゲインを調整するアナログゲイン調整部、及び、
アナログ信号出力部の出力ノードに接続され、アナログ信号の初期電位を制御する初期電位制御部を備え、
初期電位制御部は、アナログゲイン調整部によって調整されるゲインによらず、アナログ信号の初期電位を一定電位に制御する、
デジタル−アナログ変換装置。
【請求項２】
アナログ信号出力部は、アナログゲインを調整するためのゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流を生成し、この生成した出力電流を電流−電圧変換した電圧信号をアナログ信号として出力する、
請求項１に記載のデジタル−アナログ変換装置。
【請求項３】
アナログゲイン調整部は、デジタルゲイン制御信号の値に応じたゲイン電流及び非選択側電流を生成し、ゲイン電流を電流−電圧変換した電圧信号をアナログ信号出力部にゲイン制御信号として供給する、
請求項２に記載のデジタル−アナログ変換装置。
【請求項４】
初期電位制御部は、複数の電流源を有し、アナログゲインの設定に基づくオフセット設定値に対応した電流源から、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する、
請求項３に記載のデジタル−アナログ変換装置。
【請求項５】
初期電位制御部は、非選択側電流に基づく補正電流を、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する、
請求項３に記載のデジタル−アナログ変換装置。
【請求項６】
光電変換素子を含む画素回路を有する画素アレイ部、
画素アレイ部の各画素回路から出力されるアナログ画素信号をデジタル信号に変換する複数のアナログ−デジタル変換器を有するアナログ−デジタル変換部、及び、
ランプ波の参照信号を生成し、アナログ−デジタル変換部に供給する参照信号生成部を有し、
参照信号生成部は、デジタル−アナログ変換装置から成り、
デジタル−アナログ変換装置は、
デジタル入力信号の値に応じたアナログ信号を出力するアナログ信号出力部、
アナログ信号のゲインを調整するアナログゲイン調整部、及び、
アナログ信号出力部の出力ノードに接続され、アナログ信号の初期電位を制御する初期電位制御部を備え、
初期電位制御部は、アナログゲイン調整部によって調整されるゲインによらず、アナログ信号の初期電位を一定電位に制御する、
撮像装置。
【請求項７】
アナログ信号出力部は、アナログゲインを調整するためのゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流を生成し、この生成した出力電流を電流−電圧変換した電圧信号をアナログ信号として出力する、
請求項６に記載の撮像装置。
【請求項８】
アナログゲイン調整部は、デジタルゲイン制御信号の値に応じたゲイン電流及び非選択側電流を生成し、ゲイン電流を電流−電圧変換した電圧信号をアナログ信号出力部にゲイン制御信号として供給する、
請求項７に記載の撮像装置。
【請求項９】
初期電位制御部は、複数の電流源を有し、アナログゲインの設定に基づくオフセット設定値に対応した電流源から、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する、
請求項８に記載の撮像装置。
【請求項１０】
初期電位制御部は、非選択側電流に基づく補正電流を、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する、
請求項８に記載の撮像装置。
【請求項１１】
アナログ−デジタル変換器は、画素回路から出力されるアナログ画素信号、及び、参照信号生成部から供給されるランプ波の参照信号を２入力とするコンパレータを有し、
コンパレータは、アナログ画素信号の入力側のみで初期化動作が行われる、
請求項６に記載の撮像装置。
【請求項１２】
アナログ−デジタル変換器は、画素アレイ部の各画素回路のそれぞれに対応して設けられている、
請求項１１に記載の撮像装置。
【請求項１３】
画素アレイ部の各画素回路が形成された第１半導体チップ、及び、画素アレイ部の各画素回路のそれぞれに対応してアナログ−デジタル変換器が形成された第２半導体チップの少なくとも２つの半導体チップが積層された積層型の半導体チップ構造を有する、
請求項１２に記載の撮像装置。
【請求項１４】
光電変換素子を含む画素回路を有する画素アレイ部、
画素アレイ部の各画素回路から出力されるアナログ画素信号をデジタル信号に変換する複数のアナログ−デジタル変換器を有するアナログ−デジタル変換部、及び、
ランプ波の参照信号を生成し、アナログ−デジタル変換部に供給する参照信号生成部を有し、
参照信号生成部は、デジタル−アナログ変換装置から成り、
デジタル−アナログ変換装置は、
デジタル入力信号の値に応じたアナログ信号を出力するアナログ信号出力部、
アナログ信号のゲインを調整するアナログゲイン調整部、及び、
アナログ信号出力部の出力ノードに接続され、アナログ信号の初期電位を制御する初期電位制御部を備え、
初期電位制御部は、アナログゲイン調整部によって調整されるゲインによらず、アナログ信号の初期電位を一定電位に制御する、
撮像装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、デジタル−アナログ変換装置、撮像装置、及び、電子機器に関する。
【背景技術】
【０００２】
撮像装置では、画素（画素回路）から出力されるアナログの画素信号をデジタル信号に変換するアナログ−デジタル変換器として、例えば、シングルスロープ型アナログ−デジタル変換器が用いられている。シングルスロープ型アナログ−デジタル変換器では、時間経過に応じてレベル（電圧）が単調減少する、所謂、ランプ（ＲＡＭＰ）波の参照信号が、アナログ−デジタル変換の際の基準信号として用いられる。そして、ランプ波の参照信号を生成する参照信号生成部として、デジタル−アナログ変換装置(ＤＡＣ；Digital Analog Converter)が用いられている（例えば、特許文献１参照）。特許文献１には、電流制御型のデジタル−アナログ変換装置が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−５９９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載のデジタル−アナログ変換装置では、アナログゲイン（アナログ−デジタル変換を行うときのゲイン）の変更時に、回路中のゲイン電流Ｉgainが変わる。これに伴い、ゲイン電流Ｉgainをカレントミラーにより受けた後段のアンプ出力電流も同様に変化する。この結果、デジタル−アナログ変換装置の出力ノードでの出力電圧のＤＣ電位が変動するため、アナログゲイン変更時のデジタル−アナログ変換装置の出力電圧の初期電圧を一定に保つことができない。
【０００５】
そこで、本開示は、アナログゲイン変更時のデジタル−アナログ変換装置の出力電圧の初期電圧を一定に保つことができるデジタル−アナログ変換装置、当該デジタル−アナログ変換装置を備えた撮像装置、及び、当該撮像装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するための本開示のデジタル−アナログ変換装置（以下、「ＤＡ変換装置」と記述する場合がある）は、
デジタル入力信号の値に応じたアナログ信号を出力するアナログ信号出力部、
アナログ信号のゲインを調整するアナログゲイン調整部、及び、
アナログ信号出力部の出力ノードに接続され、アナログ信号の初期電位を制御する初期電位制御部を備えている。そして、
初期電位制御部は、アナログゲイン調整部によって調整されるゲインによらず、アナログ信号の初期電位を一定電位に制御する。
【０００７】
上記の目的を達成するための本開示の撮像装置は、
光電変換素子を含む画素回路を有する画素アレイ部、
画素アレイ部の各画素回路から出力されるアナログ画素信号をデジタル信号に変換する複数のアナログ−デジタル変換器を有するアナログ−デジタル変換部、及び、
ランプ波の参照信号を生成し、アナログ−デジタル変換部に供給する参照信号生成部を有し、
参照信号生成部は、デジタル−アナログ変換装置から成る。
デジタル−アナログ変換装置は、
デジタル入力信号の値に応じたアナログ信号を出力するアナログ信号出力部、
アナログ信号のゲインを調整するアナログゲイン調整部、及び、
アナログ信号出力部の出力ノードに接続され、アナログ信号の初期電位を制御する初期電位制御部を備えている。そして、
初期電位制御部は、アナログゲイン調整部によって調整されるゲインによらず、アナログ信号の初期電位を一定電位に制御する。
また、上記の目的を達成するための本開示の電子機器は、上記の構成の撮像装置を有する。
【図面の簡単な説明】
【０００８】
【図１】図１は、本開示の撮像装置の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。
【図２】図２は、画素回路の回路構成の一例を示す回路図である。
【図３】図３は、ＣＭＯＳイメージセンサに搭載される列並列アナログ−デジタル変換部の構成の一例を示すブロック図である。
【図４】図４は、ＣＭＯＳイメージセンサの平置型のチップ構造の概略を示す平面図である。
【図５】図５は、ＣＭＯＳイメージセンサの積層型の半導体チップ構造の概略を示す分解斜視図である。
【図６】図６は、従来例に係るデジタル−アナログ変換装置の構成の一例を示す回路図である。
【図７】図７は、アナログゲインの変更時におけるランプ波出力電圧のＤＣ電位の変動についての説明図である。
【図８】図８Ａは、両側オートゼロタイプのコンパレータを示す回路図であり、図８Ｂは、片側オートゼロタイプのコンパレータを示す回路図である。
【図９】図９は、コンパレータのダイナミックレンジについての説明図である。
【図１０】図１０は、本開示の実施例１に係るデジタル−アナログ変換装置の構成の一例を示す回路図である。
【図１１】図１１は、本開示の実施例１に係るデジタル−アナログ変換装置の出力電圧を示す波形図である。
【図１２】図１２は、本開示の実施例２に係るデジタル−アナログ変換装置の構成の一例を示す回路図である。
【図１３】図１３は、本開示に係る技術の適用例を示す図である。
【図１４】図１４は、本開示の電子機器の一例である撮像システムの構成例の概略を示すブロック図である。
【図１５】図１５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【図１６】図１６は、移動体制御システムにおける撮像部及び車外情報検出部の設置位置の設置位置の例を示す図である。
【発明を実施するための形態】
【０００９】
以下、本開示に係る技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示に係る技術は実施形態に限定されるものではなく、実施形態における種々の数値などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示のデジタル−アナログ変換装置、撮像装置、及び、電子機器、全般に関する説明
２．本開示の撮像装置
２−１．ＣＭＯＳイメージセンサの構成例
２−２．画素回路の構成例
２−３．アナログ−デジタル変換部の構成例
２−４．半導体チップ構造
２−４−１．平置型の半導体チップ構造
２−４−２．積層型の半導体チップ構造
３．本開示のデジタル−アナログ変換装置
３−１．従来例
３−２．実施例１（オフセット電流源回路を用いる例）
３−３．実施例２（補正用電流増幅回路を用いる例）
４．変形例
５．応用例
６．本開示に係る技術の適用例
６−１．本開示の電子機器（撮像装置の例）
６−２．移動体への応用例
７．本開示がとることができる構成
【００１０】
＜本開示のＤＡ変換装置、撮像装置、及び、電子機器、全般に関する説明＞
本開示のＤＡ変換装置、撮像装置、及び、電子機器にあっては、アナログ信号出力部について、アナログゲインを調整するためのゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流を生成し、この生成した出力電流を電流−電圧変換した電圧信号をアナログ信号として出力する構成とすることができる。
【００１１】
また、上述した好ましい構成を含む本開示のＤＡ変換装置、撮像装置、及び、電子機器にあっては、アナログゲイン調整部について、デジタルゲイン制御信号の値に応じたゲイン電流及び非選択側電流を生成し、ゲイン電流を電流−電圧変換した電圧信号をアナログ信号出力部にゲイン制御信号として供給する構成とすることができる。
【００１２】
また、上述した好ましい構成を含む本開示のＤＡ変換装置、撮像装置、及び、電子機器にあっては、初期電位制御部について、複数の電流源を有し、アナログゲインの設定に基づくオフセット設定値に対応した電流源から、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する構成とすることができる。
【００１３】
また、上述した好ましい構成を含む本開示のＤＡ変換装置、撮像装置、及び、電子機器にあっては、初期電位制御部について、非選択側電流に基づく補正電流を、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する構成とすることができる。
【００１４】
また、上述した好ましい構成を含む本開示の撮像装置、及び、電子機器にあっては、アナログ−デジタル変換器について、画素回路から出力されるアナログ画素信号、及び、参照信号生成部から供給されるランプ波の参照信号を２入力とするコンパレータを有する構成とすることができる。そして、コンパレータについて、アナログ画素信号の入力側のみで初期化動作が行われる構成とすることができる。また、アナログ−デジタル変換器について、画素アレイ部の各画素回路のそれぞれに対応して設けられている構成とすることが好ましい。
【００１５】
また、上述した好ましい構成を含む本開示の撮像装置、及び、電子機器にあっては、画素アレイ部の各画素回路が形成された第１半導体チップ、及び、画素アレイ部の各画素回路のそれぞれに対応してアナログ−デジタル変換器が形成された第２半導体チップの少なくとも２つの半導体チップが積層された積層型の半導体チップ構造を有する構成とすることができる。
【００１６】
＜本開示の撮像装置＞
先ず、本開示に係る技術が適用されるＤＡ変換装置を備える撮像装置（即ち、本開示の撮像装置）の基本的な構成について説明する。ここでは、撮像装置として、Ｘ−Ｙアドレス方式の撮像装置の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
【００１７】
［ＣＭＯＳイメージセンサの構成例］
図１は、本開示の撮像装置の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。
【００１８】
本例に係るＣＭＯＳイメージセンサ１は、画素アレイ部１１及び当該画素アレイ部１１の周辺回路部を有する構成となっている。画素アレイ部１１は、受光部（光電変換部）を含む画素回路（画素）２が行方向及び列方向に、即ち、行列状に２次元配置されて成る。ここで、行方向とは、画素行の画素回路２の配列方向（所謂、水平方向）を言い、列方向とは、画素列の画素回路２の配列方向（所謂、垂直方向）を言う。画素回路２は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。
【００１９】
画素アレイ部１１の周辺回路部は、例えば、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、参照信号生成部１５、水平転送走査部１６、信号処理部１７、及び、タイミング制御部１８等によって構成されている。そして、参照信号生成部１５として、本開示に係る技術が適用されるＤＡ変換装置（即ち、本開示のＤＡ変換装置）が用いられる。
【００２０】
画素アレイ部１１において、行列状の画素配列に対し、画素行毎に画素制御線３１1〜３１m（以下、総称して「画素制御線３１」と記述する場合がある）が行方向に沿って配線されている。また、画素列毎に垂直信号線３２1〜３２n（以下、総称して「垂直信号線３２」と記述する場合がある）が列方向に沿って配線されている。画素制御線３１は、画素回路２から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素制御線３１について１本の配線として図示しているが、１本に限られるものではない。画素制御線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。
【００２１】
以下に、画素アレイ部１１の周辺回路部の各構成要素、即ち、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、参照信号生成部１５、水平転送走査部１６、信号処理部１７、及び、タイミング制御部１８について説明する。
【００２２】
行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素回路２の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【００２３】
読出し走査系は、画素回路２から画素信号を読み出すために、画素アレイ部１１の画素回路２を行単位で順に選択走査する。画素回路２から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００２４】
この掃出し走査系による掃出し走査により、読出し行の画素回路２の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００２５】
定電流源部１３は、画素列毎に垂直信号線３２1〜３２nの各々に接続された、例えばＭＯＳトランジスタから成る複数の電流源Ｉを備えており、行選択部１２によって選択走査された画素行の各画素回路２に対し、垂直信号線３２1〜３２nの各々を通してバイアス電流を供給する。
【００２６】
アナログ−デジタル変換部１４は、画素アレイ部１１の画素列に対応して設けられた、例えば、画素列毎に設けられた複数のアナログ−デジタル変換器の集合から成る。アナログ−デジタル変換部１４は、画素列毎に垂直信号線３２1〜３２nの各々を通して出力されるアナログの画素信号を、デジタル信号に変換する列並列型のアナログ−デジタル変換部である。
【００２７】
列並列アナログ−デジタル変換部１４におけるアナログ−デジタル変換器としては、例えば、参照信号比較型のアナログ−デジタル変換器の一例であるシングルスロープ型アナログ−デジタル変換器を用いることができる。
【００２８】
参照信号生成部１５は、後述する本開示のＤＡ変換装置から成り、時間経過に応じてレベル（電圧）が単調減少するランプ（ＲＡＭＰ）波の参照信号を生成する。参照信号生成部１５で生成されたランプ波の参照信号は、アナログ−デジタル変換部１４に供給され、アナログ−デジタル変換の際の基準信号として用いられる。
【００２９】
水平転送走査部１６は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素回路（画素）２の信号の読出しに際して、画素列の走査や画素列のアドレスを制御する。この水平転送走査部１６による制御の下に、アナログ−デジタル変換部１４でデジタル信号に変換された画素信号が画素列単位で水平転送線１９に読み出される。
【００３０】
信号処理部１７は、水平転送線１９を通して供給されるデジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理部１７は、縦線欠陥、点欠陥の補正、又は、信号のクランプを行ったり、パラレル−シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などのデジタル信号処理を行ったりする。信号処理部１７は、生成した画像データを、本ＣＭＯＳイメージセンサ１の出力信号として後段の装置に出力する。
【００３１】
タイミング制御部１８は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これら生成した信号を基に、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、参照信号生成部１５、水平転送走査部１６、及び、信号処理部１７等の駆動制御を行う。
【００３２】
［画素回路の構成例］
図２は、画素回路２の構成の一例を示す回路図である。画素回路２は、受光素子である光電変換素子として、例えば、フォトダイオード２１を有している。画素回路２は、フォトダイオード２１に加えて、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する構成となっている。
【００３３】
転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとしては、例えばＮチャネルのＭＯＳ型電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）を用いている。但し、ここで例示した４つのトランジスタ２２〜２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００３４】
この画素回路２に対して、先述した画素制御線３１として、複数の画素制御線が同一画素行の各画素回路２に対して共通に配線されている。これら複数の画素制御線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の画素制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
【００３５】
フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲートと電気的に接続されている。ここで、増幅トランジスタ２４のゲートが電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。
【００３６】
転送トランジスタ２２のゲートには、高レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。
【００３７】
リセットトランジスタ２３は、高電位側電源電圧ＶDDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲートには、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧ＶDDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。
【００３８】
増幅トランジスタ２４は、ゲートがフローティングディフュージョンＦＤに、ドレインが高電位側電源電圧ＶDDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソースが選択トランジスタ２５を介して垂直信号線３２に接続される。そして、増幅トランジスタ２４と、垂直信号線３２の一端に接続される電流源Ｉとは、フローティングディフュージョンＦＤの電圧を垂直信号線３２の電位に変換するソースフォロワを構成している。
【００３９】
選択トランジスタ２５は、ドレインが増幅トランジスタ２４のソースに接続され、ソースが垂直信号線３２に接続されている。選択トランジスタ２５のゲートには、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素回路２を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線３２に伝達する。
【００４０】
尚、上記の回路例では、画素回路２として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
【００４１】
［アナログ−デジタル変換部の構成例］
次に、列並列アナログ−デジタル変換部１４の構成例について説明する。列並列アナログ−デジタル変換部１４の構成の一例を図３に示す。本開示のＣＭＯＳイメージセンサ１におけるアナログ−デジタル変換部１４は、画素アレイ部１１の各画素回路２のそれぞれに対応して設けられた複数のシングルスロープ型アナログ−デジタル変換器の集合から成る。ここでは、ｎ列目のシングルスロープ型アナログ−デジタル変換器１４０を例に挙げて説明する。
【００４２】
シングルスロープ型アナログ−デジタル変換器１４０は、コンパレータ１４１、カウンタ回路１４２、及び、ラッチ回路１４３を有する回路構成となっている。シングルスロープ型アナログ−デジタル変換器１４０では、参照信号生成部１９で生成されるランプ波の参照信号が用いられる。具体的には、画素列毎に設けられたコンパレータ１４１に基準信号として与えられる。
【００４３】
コンパレータ１４１は、画素回路２から読み出されるアナログの画素信号を比較入力とし、参照信号生成部１９で生成されるランプ波の参照信号を基準入力とし、両信号を比較する。そして、コンパレータ１４１は、例えば、参照信号が画素信号よりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照信号が画素信号以下のときに出力が第２の状態（例えば、低レベル）になる。これにより、コンパレータ１４１は、画素信号の信号レベルに応じた、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果として出力する。
【００４４】
カウンタ回路１４２には、コンパレータ１４１に対する参照信号の供給開始タイミングと同じタイミングで、タイミング制御部１８からクロック信号ＣＬＫが与えられる。そして、カウンタ回路１４２は、クロック信号ＣＬＫに同期してカウント動作を行うことによって、コンパレータ１４１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。このカウンタ回路１４２のカウント結果（カウント値）が、アナログの画素信号をデジタル化したデジタル値となる。
【００４５】
ラッチ回路１４３は、カウンタ回路１４２のカウント結果であるデジタル値を保持（ラッチ）する。また、ラッチ回路１４３は、信号レベルの画素信号に対応するＤ相のカウント値と、リセットレベルの画素信号に対応するＰ相のカウント値との差分をとることにより、ノイズ除去処理の一例である、ＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理を行う。そして、水平転送走査部１６による駆動の下に、ラッチしたデジタル値を水平転送線１９に出力する。
【００４６】
上述したように、シングルスロープ型アナログ−デジタル変換器１４０の集合から成る列並列アナログ−デジタル変換部１４では、参照信号生成部１５で生成される、線形に変化するアナログ値の参照信号と、画素回路２から出力されるアナログの画素信号との大小関係が変化するまでの時間情報からデジタル値を得る。
【００４７】
尚、上記の例では、列並列アナログ−デジタル変換部１４として、画素列に対して１対１の関係でアナログ−デジタル変換器１４０が配置されて成る構成を例示したが、複数の画素列を単位としてアナログ−デジタル変換器１４０が配置されて成る構成とすることも可能である。
【００４８】
［半導体チップ構造］
上記の構成のＣＭＯＳイメージセンサ１の半導体チップ構造としては、平置型の半導体チップ構造及び積層型の半導体チップ構造を例示することができる。また、画素構造については、配線層が形成される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることもできるし、表面側から照射される光を取り込む表面照射型の画素構造とすることもできる。
【００４９】
以下に、平置型の半導体チップ構造及び積層型の半導体チップ構造の概略について説明する。
【００５０】
（平置型の半導体チップ構造）
図４は、ＣＭＯＳイメージセンサ１の平置型のチップ構造の概略を示す平面図である。図４に示すように、平置型の半導体チップ構造、所謂、平置構造は、画素回路２が行列状に配置されて成る画素アレイ部１１と同じ半導体基板４１上に、画素アレイ部１１の周辺回路部の各構成要素を形成した構造となっている。具体的には、画素アレイ部１１と同じ半導体基板４１上に、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、参照信号生成部１５、水平転送走査部１６、信号処理部１７、及び、タイミング制御部１８等が形成されている。
【００５１】
（積層型の半導体チップ構造）
図５は、ＣＭＯＳイメージセンサ１の積層型の半導体チップ構造の概略を示す分解斜視図である。図５に示すように、積層型の半導体チップ構造、所謂、積層構造は、第１半導体チップ４２及び第２半導体チップ４３の少なくとも２つの半導体チップが積層された構造となっている。
【００５２】
この積層型の半導体チップ構造において、１層目の第１半導体チップ４２は、光電変換素子（例えば、フォトダイオード２１）を含む画素回路２が行列状に２次元配置されて成る画素アレイ部１１が形成された画素チップである。２層目の第２半導体チップ４３は、画素アレイ部１１の行列状に２次元配置された画素回路２のそれぞれに対応して配置されたアナログ−デジタル変換器（ＡＤＣ）１４０の集合から成るアナログ−デジタル変換部１４を含む回路部が形成された回路チップである。
【００５３】
１層目の第１半導体チップ４２の各画素回路２と、２層目の第２半導体チップ４３の各アナログ−デジタル変換器１４０とは、Ｃｕ−Ｃｕ接続（カッパー−カッパー接続）等の接続部（図示せず）を通して電気的に接続される。
【００５４】
この積層型の半導体チップ構造によれば、１層目の第１半導体チップ４２には画素回路２の作製に適したプロセスを適用でき、２層目の第２半導体チップ４３には回路部分の作製に適したプロセスを適用できる。これにより、ＣＭＯＳイメージセンサ１の製造に当たって、プロセスの最適化を図ることができる。特に、回路部分の作製に当たっては、先端プロセスの適用が可能になる。
【００５５】
＜本開示のデジタル−アナログ変換装置＞
ＣＭＯＳイメージセンサ１において、参照信号生成部１５として用いられる本開示のデジタル−アナログ変換装置は、電流制御型のデジタル−アナログ変換装置である。本開示のデジタル−アナログ変換装置について説明する前に、電流制御型のデジタル−アナログ変換装置の従来例について説明する。
【００５６】
［従来例］
図６は、従来例に係るデジタル−アナログ変換装置５０Ａの構成の一例を示す回路図である。
【００５７】
従来例に係るデジタル−アナログ変換装置５０Ａは、グランド基準型ＤＡ変換装置として構成されており、アナログ信号出力部５１、アナログゲイン調整部５２、カウンタデコーダ５３、及び、ゲインデコーダ５４を有する構成となっている。
【００５８】
（アナログ信号出力部）
アナログ信号出力部５１は、カウンタデコーダ５３でデコードされるデジタル入力信号ＤＩの値に応じた出力電流を生成し、この生成した出力電流を電流−電圧変換した電圧信号をアナログ信号として出力する。また、アナログ信号出力部５１は、アナログゲイン調整部５２から供給されるゲイン制御信号であるバイアス電圧Ｖbiasに応じてアナログ信号のゲインを調整する。
【００５９】
アナログ信号出力部５１は、次のような回路構成となっている。すなわち、アナログ信号出力部５１は、差動トランジスタ、及び、この差動トランジスタの電流源トランジスタを含み、電流源トランジスタのゲートに共通のバイアス電圧が供給される複数の基本電流源セル５１１1〜５１１nを有する構成となっている。
【００６０】
グランド基準型ＤＡ変換装置５０Ａの場合、複数の基本電流源セル５１１1〜５１１nは、ＰチャネルＭＯＳトランジスタによって形成される。アナログ信号出力部５１は、複数の基本電流源セル５１１1〜５１１nの他、選択出力線５１２、非選択出力線５１３、及び、終端抵抗５１４を有している。
【００６１】
アナログ信号出力部５１の複数の基本電流源セル５１１1〜５１１nはそれぞれ、共通した構成を有する。すなわち、各基本電流源セル５１１1〜５１１nは、電流源トランジスタを形成するＰチャネルＭＯＳトランジスタＰＴ11、及び、ソース同士が接続されて差動トランジスタを形成するＰチャネルＭＯＳトランジスタＰＴ12，ＰＴ13から成る構成となっている。
【００６２】
基本電流源セル５１１1〜５１１nにおいて、ＰチャネルＭＯＳトランジスタＰＴ11のソースが電源電圧ＶDDの電源線Ｌ1に接続され、ドレインがＰチャネルＭＯＳトランジスタＰＴ12，ＰＴ13の各ソースに接続されている。
【００６３】
ＰチャネルＭＯＳトランジスタＰＴ12のドレインには、非選択出力線５１３の一端が接続されている。非選択出力線５１３の他端は、ＧＮＤ電位の接地線Ｌ2に接続されている。尚、ＧＮＤ電位の接地線Ｌ2は、１Ω程度の抵抗値Ｒ0の寄生配線抵抗５１５を持っている。
【００６４】
ＰチャネルＭＯＳトランジスタＰＴ13のドレインには、選択出力線５１２の一端が接続されている。選択出力線５１２の他端は、終端抵抗５１４の一端に接続されている。終端抵抗５１４の他端は、接地線Ｌ2に接続されている。終端抵抗５１４は、１００Ω程度の抵抗値Ｒ1を有しており、電流−電圧変換を行う。
【００６５】
複数の基本電流源セル５１１1〜５１１nにおいて、ＰチャネルＭＯＳトランジスタＰＴ11のゲートが、アナログゲイン調整部５２から供給されるゲイン制御信号であるバイアス電圧Ｖbiasの供給線Ｌ3に共通に接続されている。そして、ＰチャネルＭＯＳトランジスタＰＴ12のゲートがデジタル信号Ｑinの入力端となり、ＰチャネルＭＯＳトランジスタＰＴ13のゲートがデジタル信号Ｑinと逆相の信号ｘＱinの入力端となっている。
【００６６】
複数の基本電流源セル５１１1〜５１１nにおいて、差動トランジスタの一方のＰチャネルＭＯＳトランジスタＰＴ13のドレインが選択出力線５１２に共通に接続され、他方のＰチャネルＭＯＳトランジスタＰＴ12のドレインが非選択出力線５１３に共通に接続されている。そして、選択出力線５１２と終端抵抗５１４との接続ノードが出力ノードＮＤ51となり、当該出力ノードＮＤ51から、アナログ信号出力部５１の出力信号であるアナログ信号が導出される。すなわち、出力ノードＮＤ51は、アナログ信号出力部５１の出力ノードであり、デジタル−アナログ変換装置５０Ａの出力ノードである。
【００６７】
アナログ信号出力部５１において、複数の基本電流源セル５１１1〜５１１nは、カウンタデコーダ５３のデコード情報に応じて、差動トランジスタの一方のＰチャネルＭＯＳトランジスタＰＴ13が選択される。これにより、選択された基本電流源セルの電流出力が加算されてランプ出力電流Ｉrampとして選択出力線５１２に流れる。そして、このランプ出力電流Ｉrampが終端抵抗５１４で電圧信号に変換されて、出力ノードＮＤ51からアナログ信号として出力される。
【００６８】
また、複数の基本電流源セル５１１1〜５１１nは、カウンタデコーダ５３のデコード情報に応じて、他方のＰチャネルＭＯＳトランジスタＰＴ13が選択される。この場合、選択された基本電流源セルの電流出力が加算されてランプ非出力電流Ｉramp_minusとして非選択出力線５１３を介して接地線Ｌ2に流される。
【００６９】
上述したように、アナログ信号出力部５１では、カウンタデコーダ５３でデコードされるデジタル入力信号ＤＩの値に応じたランプ出力電流Ｉrampが生成される。そして、デジタル入力信号ＤＩの値に応じて、選択される基本電流源セルの数を徐々に減らし、そのときのランプ出力電流Ｉrampを電流−電圧変換することで、ランプ波の電圧信号が生成され、ランプ波のアナログ信号として出力される。
【００７０】
（アナログゲイン調整部）
アナログゲイン調整部５２は、ゲインデコーダ５４でデコードされるデジタルゲイン制御信号ＤＧＩの値に応じたゲイン制御信号であるバイアス電圧Ｖbiasを生成する。そして、アナログゲイン調整部５２は、生成したバイアス電圧Ｖbiasをアナログ信号出力部５１にゲインを調整するための信号として出力する。
【００７１】
アナログゲイン調整部５２は、差動トランジスタ、及び、この差動トランジスタの電流源トランジスタを含み、電流源トランジスタのゲートに共通の基準電流に応じたバイアス電圧が供給される複数の基本電流源セル５２１1〜５２１nを有する構成となっている。グランド基準型ＤＡ変換装置５０Ａの場合、複数の基本電流源セル５２１1〜５２１nは、ＮチャネルＭＯＳトランジスタによって形成される。
【００７２】
アナログゲイン調整部５２は、複数の基本電流源セル５２１1〜５２１nの他に、選択線５２２、非選択線５２３、ＮチャネルＭＯＳトランジスタＤＮ21、及び、ＰチャネルＭＯＳトランジスタＤＰ21を有している。ＮチャネルＭＯＳトランジスタＤＮ21及びＰチャネルＭＯＳトランジスタＤＰ21は、ゲートとドレインが共通に接続されたダイオード接続構成となっている。
【００７３】
アナログゲイン調整部５２の複数の基本電流源セル５２１1〜５２１nはそれぞれ、共通した構成を有している。すなわち、各基本電流源セル５２１1〜５２１nは、電流源トランジスタを形成するＮチャネルＭＯＳトランジスタＮＴ21、及び、ソース同士が接続されて差動トランジスタを形成するＮチャネルＭＯＳトランジスタＮＴ22，ＮＴ33から成る構成となっている。
【００７４】
基本電流源セル５２１1〜５２１nにおいて、ＮチャネルＭＯＳトランジスタＮＴ21のソースがＧＮＤ電位の接地線Ｌ2に接続され、ドレインがＮチャネルＭＯＳトランジスタＮＴ22，ＮＴ23の各ソースに接続されている。
【００７５】
ＮチャネルＭＯＳトランジスタＮＴ22のドレインには、非選択線５２３の一端が接続されている。非選択線５２３の他端は、電源電圧ＶDDの電源ラインＬ1に接続されている。ＮチャネルＭＯＳトランジスタＮＴ23のドレインには、選択線５２２の一端が接続されている。
【００７６】
選択線５２２の他端は、ＰチャネルＭＯＳトランジスタＤＰ21のドレイン及びゲートに接続され、その接続ノードがアナログ信号出力部５１の複数の基本電流源セル５１１1〜５１１nの電流源トランジスタのゲートに接続されている。すなわち、アナログゲイン調整部５２のＰチャネルＭＯＳトランジスタＤＰ21と、アナログ信号出力部５１の複数の基本電流源セル５１１1〜５１１nの電流源トランジスタを形成するＰチャネルＭＯＳトランジスタＰＴ21とにより、カレントミラー回路が形成されている。
【００７７】
複数の基本電流源セル５２１1〜５２１nにおいて、ＮチャネルＭＯＳトランジスタＮＴ21のゲートは、ダイオード接続構成のＮチャネルＭＯＳトランジスタＤＮ21のゲートに共通に接続されている。
【００７８】
ＮチャネルＭＯＳトランジスタＤＮ21は、ソースが接地線Ｌ2に接続され、ドレイン及びゲートが基準電流Ｉrefの供給ラインに接続され、その接続点（ゲート）が、複数の基本電流源セル５２１1〜５２１nの各ＮチャネルＭＯＳトランジスタＮＴ21のゲートに接続されている。
【００７９】
そして、ＮチャネルＭＯＳトランジスタＤＮ21は、基準電流Ｉrefを電圧に変換し、基準電圧Ｖrefとして、複数の基本電流源セル５２１1〜５２１nの各ＮチャネルＭＯＳトランジスタＮＴ21のゲートに与える。
【００８０】
ＮチャネルＭＯＳトランジスタＮＴ22のゲートが信号Ｇinの供給ラインに接続され、ＮチャネルＭＯＳトランジスタＮＴ23のゲートが信号Ｇinと逆相の信号ｘＧinの供給ラインに接続されている。
【００８１】
複数の基本電流源セル５２１1〜５２１nにおいて、差動トランジスタの一方のＮチャネルＭＯＳトランジスタＮＴ23のドレインが選択線５２２に共通に接続され、他方のＮチャネルＭＯＳトランジスタＮＴ22のドレインが非選択線５２３に共通に接続されている。
【００８２】
複数の基本電流源セル５２１1〜５２１nにおいて、ゲインデコーダ５４のデコード情報に応じて、差動トランジスタの一方のＮチャネルＭＯＳトランジスタＮＴ23が選択される。これにより、選択された基本電流源セルの電流出力が加算されてゲイン電流Ｉgainとして選択線５２２に流れる。そして、このゲイン電流ＩgainがＰチャネルＭＯＳトランジスタＤＰ21で電圧信号に変換されてアナログ信号出力部５１に出力される。
【００８３】
また、複数の基本電流源セル５２１1〜５２１nにおいて、ゲインデコーダ５４のデコード情報に応じて、他方のＮチャネルＭＯＳトランジスタＮＴ22が選択される。この場合、選択された基本電流源セルの電流出力が加算されて非選択側電流Ｉgain_minusが非選択線５２３に流れる。
【００８４】
上述したように、アナログゲイン調整部５２では、ゲインデコーダ５４でデコードされるデジタルゲイン制御信号ＤＧＩの値に応じたゲイン電流Ｉgain及び非選択側電流Ｉgain_minusが生成される。そして、ゲイン電流Ｉgainに基づくバイアス電圧Ｖbiasが生成され、当該バイアス電圧Ｖbiasが、アナログ信号出力部５１に対して、ゲインを調整するためのゲイン制御信号として出力される。アナログゲイン調整部５２は、ゲイン電流Ｉgainによってデジタル−アナログ変換装置５０Ａの出力電圧の傾きを変えることができる。
【００８５】
上記の構成の従来例に係るデジタル−アナログ変換装置５０Ａでは、アナログ−デジタル変換部１４のアナログゲインの変更時に、回路中のゲイン電流Ｉgainが変わる。例えば、０ｄＢのゲイン電流Ｉgainを２Ｉとしたとき、６ｄＢのゲイン電流ＩgainがＩとなる。これに伴い、ゲイン電流Ｉgainをカレントミラーにより受けた後段のアナログ信号出力部５１のランプ出力電流Ｉrampも同様に２Ｉ（０ｄＢ）からＩ（６ｄＢ）に変化する。この結果、デジタル−アナログ変換装置５０Ａの出力ノードＮＤ51でのデジタル−アナログ変換装置５０Ａの出力電圧は、図７に示すように、０ｄＢと６ｄＢでＤＣ電位が変動するため、アナログゲイン変更時のデジタル−アナログ変換装置５０Ａの出力電圧を一定に保つことができない。また、半導体チップ外部から供給される電源電圧の公差により、デジタル−アナログ変換装置５０Ａの出力電圧のＤＣ電位に個体差が生じる。
【００８６】
ここで、そもそもアナログゲインの変更時に、デジタル−アナログ変換装置５０Ａの出力電圧を一定に保つ必要がある状況について説明する。
【００８７】
先ず、画素回路２から出力される画素信号ＶＳＬ、及び、参照信号生成部１５から供給されるランプ波の参照信号ＲＡＭＰを２入力とする、アナログ−デジタル変換器１４０のコンパレータ１４１（図３参照）について説明する。コンパレータ１４１には、両側オートゼロタイプのコンパレータと、片側オートゼロタイプのコンパレータとがある。
【００８８】
（両側オートゼロタイプのコンパレータ）
両側オートゼロタイプのコンパレータの回路図を図８Ａに示す。両側オートゼロタイプのコンパレータは、差動アンプ６０、第１の容量素子Ｃ31、第２の容量素子Ｃ32第１のスイッチトランジスタＮＴ33、及び、第２のスイッチトランジスタＮＴ34を有する構成となっている。ここでは、第１のスイッチトランジスタＮＴ33及び第２のスイッチトランジスタＮＴ34として、例えば、ＮチャネルＭＯＳトランジスタを用いている。
【００８９】
差動アンプ６０は、第１の差動トランジスタＮＴ31、第２の差動トランジスタＮＴ32、電流源トランジスタＮＴ35、第１の負荷トランジスタＰＴ31、及び、第２の負荷トランジスタＰＴ32から構成されている。ここでは、第１の差動トランジスタＮＴ31及び第２の差動トランジスタＮＴ32としてＮチャネルＭＯＳトランジスタを用い、第１の負荷トランジスタＰＴ31及び第２の負荷トランジスタＰＴ32としてＰチャネルＭＯＳトランジスタを用いている。
【００９０】
差動アンプ６０において、第１の差動トランジスタＮＴ31及び第２の差動トランジスタＮＴ32は、ソースが共通に接続されて差動動作をなす差動対を構成している。電流源トランジスタＮＴ35は、第１の差動トランジスタＮＴ31及び第２の差動トランジスタＮＴ32のソース共通接続ノードとグランドＧＮＤとの間に接続されている。第１の負荷トランジスタＰＴ31は、ゲートとドレインとが共通に接続されたダイオード接続構成となっており、第１の差動トランジスタＮＴ31に対して直列に接続されている。すなわち、第１の負荷トランジスタＰＴ31及び第１の差動トランジスタＮＴ31の各ドレインが共通に接続されている。
【００９１】
第２の負荷トランジスタＰＴ32は、第２の差動トランジスタＮＴ32に対して直列に接続されている。すなわち、第２の負荷トランジスタＰＴ32及び第２の差動トランジスタＮＴ32の各ドレインが共通に接続されている。そして、第１の負荷トランジスタＰＴ31及び第２の負荷トランジスタＰＴ32は、ゲートが共通に接続されることで、カレントミラー回路を形成している。
【００９２】
また、第２の差動トランジスタＮＴ32のドレインと第２の負荷トランジスタＰＴ32のドレインとが接続されたノードが、差動アンプ６０の出力ノードＮとなっており、当該出力ノードＮから出力信号ＯＵＴが導出される。第１の負荷トランジスタＰＴ31及び第２の負荷トランジスタＰＴ32の各ソースは、電源電圧ＶDDの電源線に接続されている。
【００９３】
第１の容量素子Ｃ31は、ランプ波の参照信号ＲＡＭＰの入力端子と第１の差動トランジスタＮＴ31のゲートとの間に接続されている。そして、参照信号ＲＡＭＰは、第１の容量素子Ｃ31を介して差動アンプ６０の一方の入力となる。第２の容量素子Ｃ32は、画素信号ＶＳＬの入力端子と第２の差動トランジスタＮＴ32のゲートとの間に接続されている。そして、画素信号ＶＳＬは、第２の容量素子Ｃ32を介して差動アンプ６０の他方の入力となる。
【００９４】
第１のスイッチトランジスタＮＴ33は、第１の差動トランジスタＮＴ31のゲートとドレインとの間に接続されている。第２のスイッチトランジスタＮＴ34は、第２の差動トランジスタＮＴ32のゲートとドレインとの間に接続されている。そして、第１のスイッチトランジスタＮＴ33及び第２のスイッチトランジスタＮＴ34は、オートゼロ信号ＡＺによってオン（導通）／オフ（非導通）制御が行われる。
【００９５】
すなわち、オートゼロ信号ＡＺによる第１のスイッチトランジスタＮＴ33及び第２のスイッチトランジスタＮＴ34の制御によって、差動アンプ６０の初期化動作であるオートゼロ動作が行われる。このように、本回路例のコンパレータでは、差動アンプ６０のオートゼロ動作が、ランプ波の参照信号ＲＡＭＰの入力側、及び、画素信号ＶＳＬの入力側の両側で行われる。
【００９６】
（片側オートゼロタイプのコンパレータ）
片側オートゼロタイプのコンパレータの回路図を図８Ｂに示す。片側オートゼロタイプのコンパレータは、図８Ａに示す両側オートゼロタイプのコンパレータにおいて、ランプ波の参照信号ＲＡＭＰの入力側の第１の容量素子Ｃ31及び第１のスイッチトランジスタＮＴ33が省略されており、それ以外の構成は、両側オートゼロタイプの場合と同じである。これにより、本回路例のコンパレータでは、差動アンプ６０のオートゼロ動作が、画素信号ＶＳＬの入力側のみの片側で行われる。コンパレータの回路動作上、片側オートゼロでも問題ない。
【００９７】
回路面積的に、容量素子が占める割合は大きい。従って、片側オートゼロタイプのコンパレータの場合、両側オートゼロタイプのコンパレータに比べて、第１の容量素子Ｃ31を削減している分だけ回路面積の縮小化を図ることができる。特に、図５に示す積層型の半導体チップ構造の場合、画素回路２に対応して、コンパレータ１４１を含むアナログ−デジタル変換器１４０が多数配置される。従って、コンパレータ１４１として、片側オートゼロタイプのコンパレータを用いることで、アナログ−デジタル変換器１４０の回路規模を縮小化できる効果は大きい。
【００９８】
ところで、両側オートゼロタイプのコンパレータの場合、通常は、コンパレータのオートゼロ動作により、コンパレータの入力から見たランプ波の参照信号ＲＡＭＰの電位は、参照信号ＲＡＭＰ自身のＤＣ電位によらず一定となるために、特に問題にならない。しかし、参照信号ＲＡＭＰの入力側に容量素子のない片側オートゼロタイプのコンパレータの場合、オートゼロ動作時の参照信号ＲＡＭＰの電位が重要になる。
【００９９】
例えば、片側オートゼロタイプのコンパレータにおいて、電流源トランジスタＮＴ35のオーバードライブ電圧Ｖovを０．２Ｖ、差動トランジスタＮＴ31，ＮＴ32のゲート−ソース間電圧Ｖgsを０．６Ｖとすると、本コンパレータが飽和領域で動するための差動入力下限は、０．８Ｖ（＝０．２Ｖ＋０．６Ｖ）となる。
【０１００】
また、例えば、電源電圧ＶDDを２．９Ｖ、負荷トランジスタＰＴ31，ＰＴ32のゲート−ソース間電圧Ｖgsを０．６Ｖとすると、本コンパレータが飽和領域で動するための差動入力上限は、２．７Ｖ（＝２．９Ｖ−０．６Ｖ−０．２Ｖ＋０．６Ｖ）となる。コンパレータのダイナミックレンジについての説明図を図９に示す。
【０１０１】
片側オートゼロタイプのコンパレータの場合、参照信号ＲＡＭＰのＤＣ電位が、図９のコンパレータのダイナミックレンジ内に収まっている必要があるが、アナログゲイン変更時のデジタル−アナログ変換装置５０Ａの出力電圧が一定でない場合、特に、高ゲインのときに下限範囲外に入ってしまう可能性がある。これが、従来例に係るデジタル−アナログ変換装置５０Ａを使用する場合の課題であり、アナログゲイン変更時に、デジタル−アナログ変換装置５０Ａの出力電圧（即ち、ランプ波の参照信号の電圧）を一定に保つ必要がある理由である。
【０１０２】
上記の課題を解消するためになされたのが本開示に係る技術である。アナログゲイン変更時のデジタル−アナログ変換装置の出力電圧の初期電圧を一定に保つようにするために、本開示の実施形態では、アナログ信号出力部５１の出力ノードＮＤ51に接続され、アナログ信号の初期電位を制御する初期電位制御部を備える。そして、初期電位制御部は、アナログゲイン調整部５２によって調整されるゲインによらず、アナログ信号の初期電位が一定電位になるように制御する。
【０１０３】
そして、本実施形態に係るデジタル−アナログ変換装置を、先述した撮像装置（具体的には、ＣＭＯＳイメージセンサ１）におけるアナログ−デジタル変換部１４のアナログ−デジタル変換器１４０として用いることができる。これにより、アナログ−デジタル変換器１４０のコンパレータ１４１が片側オートゼロタイプのコンパレータであっても、アナログゲインを上げてもコンパレータのダイナミックレンジ内で動作させることができるため、高品位の撮像画像を得ることができる。
【０１０４】
以下に、アナログゲイン変更時のデジタル−アナログ変換装置の出力電圧の初期電圧を一定に保つようにするための本実施形態に係るデジタル−アナログ変換装置の具体的な実施例について説明する。
【０１０５】
［実施例１］
図１０は、本開示の実施例１に係るデジタル−アナログ変換装置の構成の一例を示す回路図である。
【０１０６】
実施例１に係るデジタル−アナログ変換装置５０Ｂは、アナログ信号出力部５１、アナログゲイン調整部５２、カウンタデコーダ５３、及び、ゲインデコーダ５４の他に、初期電位制御部の一例であるオフセット電流源回路５５、及び、マニュアルオフセットデコーダ５６を有する構成となっている。アナログ信号出力部５１及びアナログゲイン調整部５２については、図６に示す従来例に係るデジタル−アナログ変換装置５０Ａの場合と同じである。
【０１０７】
初期電位制御部の一例であるオフセット電流源回路５５は、信号線Ｓ1を介してアナログ信号出力部５１の出力ノードＮＤ51に接続されており、アナログゲイン調整部５２によって調整されるゲインによらず、出力ノードＮＤ51から出力されるアナログ信号の初期電位が一定電位になるように制御する。
【０１０８】
オフセット電流源回路５５は、複数の電流源トランジスタＣＴ31、及び、同数のスイッチトランジスタＳＴ31を有する構成となっている。複数の電流源トランジスタＣＴ31及びスイッチトランジスタＳＴ31は、ＰチャネルＭＯＳトランジスタから成り、電源電圧ＶDDの電源線Ｌ1とアナログ信号出力部５１の出力ノードＮＤ51との間に直列に接続されている。
【０１０９】
オフセット電流源回路５５は更に、ＰチャネルＭＯＳトランジスタＤＰ31、及び、ＮチャネルＭＯＳトランジスタＤＮ31を有している。ＰチャネルＭＯＳトランジスタＤＰ31は、ゲートとドレインとが共通に接続されたダイオード接続構成となっており、複数の電流源トランジスタＣＴ31とゲートが共通に接続されることで、カレントミラー回路を形成している。ＮチャネルＭＯＳトランジスタＤＮ31は、ＰチャネルＭＯＳトランジスタＤＰ31に対して直列に接続され、アナログゲイン調整部５２の基準電流Ｉrefをゲート入力としている。
【０１１０】
上記の構成のオフセット電流源回路５５は、アナログゲインの設定に基づいて外部から与えられ、マニュアルオフセットデコーダ５６でデコードされるオフセット設定値に応じて、複数のスイッチトランジスタＳＴ31をオン／オフ制御する。これにより、選択されたスイッチトランジスタＳＴ31を通して、電流源トランジスタＣＴ31から出力ノードＮＤ51に電流が流し込まれ、終端抵抗５１４に供給される。
【０１１１】
初期電位制御部の一例であるオフセット電流源回路５５によれば、アナログゲインの変更によって、アナログ信号出力部５１のランプ出力電流Ｉrampが変動する場合に、補正電流相当のオフセット電流をマニュアル的に出力ノードＮＤ51を通して終端抵抗５１４に流し込むことにより、図１１に示すようなデジタル−アナログ変換装置５０Ｂの出力電圧を得ることができる。これにより、アナログゲインを変化させても、デジタル−アナログ変換装置５０Ｂの出力電圧の初期電圧を一定に保つことができる。図１１において、Ｒ0は、寄生配線抵抗５１５の抵抗値であり、Ｒ1は、終端抵抗５１４の抵抗値である。
【０１１２】
上述した実施例１に係るデジタル−アナログ変換装置５０Ｂによれば、オフセット電流源回路５５の作用により、アナログゲイン変更時のデジタル−アナログ変換装置５０Ｂの出力電圧の初期電圧を一定に保つことができる。
【０１１３】
［実施例２］
図１２は、本開示の実施例２に係るデジタル−アナログ変換装置の構成の一例を示す回路図である。
【０１１４】
実施例２に係るデジタル−アナログ変換装置５０Ｃは、アナログ信号出力部５１、アナログゲイン調整部５２、カウンタデコーダ５３、及び、ゲインデコーダ５４の他に、初期電位制御部の一例である補正用電流増幅回路５７を有する構成となっている。アナログ信号出力部５１及びアナログゲイン調整部５２については、図６に示す従来例に係るデジタル−アナログ変換装置５０Ａの場合と同じである。
【０１１５】
補正用電流増幅回路５７は、信号線Ｌ4を介してアナログゲイン調整部５２に接続されるとともに、信号線Ｓ2を介してアナログ信号出力部５１の出力ノードＮＤ51に接続されている。補正用電流増幅回路５７は、アナログゲイン調整部５２の非選択側電流Ｉgain_minusを、信号線Ｌ4を通して入力し、当該非選択側電流Ｉgain_minusに基づいて、アナログゲイン調整部５２でゲイン設定を変化させることによる電流変動分を、正確に補った補正電流Ｉcorctを生成する。
【０１１６】
補正用電流増幅回路５７は、生成した補正電流Ｉcorctを、信号線Ｓ2を通してアナログ信号出力部５１の出力ノードＮＤ51に供給する。これにより、ゲイン設定を変化させることによる電流変動分を正確に補った補正電流Ｉcorctは、アナログ信号出力部５１のランプ出力電流Ｉrampに加算される。その結果、アナログ信号出力部５１及び補正用電流増幅回路５７での消費電流の合計はゲイン設定によらず一定に保たれる。従って、デジタル−アナログ変換装置５０Ｃ全体での電流はゲイン設定によらず一定に保たれる。
【０１１７】
また、補正電流Ｉcorctは、出力ノードＮＤ51に供給されることで、ランプ出力電流Ｉrampに加算されて、抵抗値Ｒ1の終端抵抗５１４に流れ込む。これにより、０ｄＢでは、ゲイン電流Ｉgainを２Ｉとしたとき、補正電流Ｉcorctが０となり、終端抵抗５１４に流れる電流は２Ｉとなり、６ｄＢでは、ゲイン電流ＩgainをＩとしたとき、補正電流ＩcorctがＩとなり、終端抵抗５１４に流れる電流は２Ｉとなる。このことは、アナログゲインを変更しても、補正用電流増幅回路５７の作用により、終端抵抗５１４に流れる電流は変わらないことを意味する。その結果、アナログゲイン変更時のデジタル−アナログ変換装置５０Ｃの出力電圧の初期電圧を一定に保つことができる。
【０１１８】
補正用電流増幅回路５７は、ＩＶ変換回路としてＰチャネルＭＯＳトランジスタＤＰ41、電流源としてのＰチャネルＭＯＳトランジスタＰＴ41、及び、出力用のＰチャネルＭＯＳトランジスタＰＴ42を有する構成となっている。
【０１１９】
ＰチャネルＭＯＳトランジスタＤＰ41は、ダイオード接続され、アナログゲイン調整部５２のＰチャネルＭＯＳトランジスタＤＰ21と同等の機能を有する。ＰチャネルＭＯＳトランジスタＰＴ41は、アナログ信号出力部５１の基本電流源セル５１１1〜５１１nの電流源としてのＰチャネルＭＯＳトランジスタＰＴ11と同等の機能を有する。また、ＰチャネルＭＯＳトランジスタＰＴ42は、アナログ信号出力部５１の基本電流源セル５１１1〜５１１nの差動トランジスタのＰチャネルＭＯＳトランジスタＰＴ12又はＰＴ13と同等の機能を有する。
【０１２０】
補正用電流増幅回路５７において、ＰチャネルＭＯＳトランジスタＰＴ41，ＰＴ42の並列数はアナログ信号出力部５１の基本電流源セル５１１1〜５１１nの数ｎと同様に設定される。
【０１２１】
ＰチャネルＭＯＳトランジスタＤＰ41は、ドレイン及びゲートが信号線Ｌ5に接続され、ソースが電源電圧ＶDDの電源線Ｌ1に接続されている。ＰチャネルＭＯＳトランジスタＤＰ41のゲートには、信号線Ｌ5を通してバイアス電圧Ｖbisa2が与えられる。
【０１２２】
ｎ個のＰチャネルＭＯＳトランジスタＰＴ41は、ソースが電源電圧ＶDDの電源線Ｌ1に接続され、ドレインがＰチャネルＭＯＳトランジスタＰＴ41のソースにそれぞれ接続されている。ｎ個のＰチャネルＭＯＳトランジスタＰＴ41のゲートにも、ＰチャネルＭＯＳトランジスタＤＰ41と同様に、バイアス電圧Ｖbisa2が与えられる。
【０１２３】
ｎ個のＰチャネルＭＯＳトランジスタＰＴ42は、ゲートがグランド電位に保持され、オン状態に保持されている。そして、ｎ個のＰチャネルＭＯＳトランジスタＰＴ42のドレインは、アナログ信号出力部５１の出力ノードＮＤ51に補正電流Ｉcorctを供給するための信号線Ｓ2に接続されている。換言すれば、補正電流Ｉcorctの信号線Ｓ2は、ｎ個のＰチャネルＭＯＳトランジスタＰＴ42のドレインと、アナログ信号出力部５１の出力ノードＮＤ51との間に配線されている。
【０１２４】
補正用電流増幅回路５７において、ダイオード接続されたＰチャネルＭＯＳトランジスタＤＰ41とｎ個のＰチャネルＭＯＳトランジスタＰＴ41によってカレントミラー回路が形成されている。補正用電流増幅回路５７は、アナログゲイン調整部５２のＰチャネルＭＯＳトランジスタＤＰ21、及び、アナログ信号出力部５１の基本電流源セル５１１1〜５１１nの電流源としてのＰチャネルＭＯＳトランジスタＰＴ11によって形成されるカレントミラー回路の電流ミラー比と同じ比率で電流増幅を行う。
【０１２５】
上述した実施例２に係るデジタル−アナログ変換装置５０Ｃによれば、補正用電流増幅回路５７により、アナログゲイン変更時のデジタル−アナログ変換装置５０Ｃの出力電圧の初期電圧を一定に保つことができる。また、実施例１に比べて、オフセット電流値のマニュアル調整が不要であるため、ユーザの使い勝手の向上を図ることができる。また、実施例１に比べて、非選択側電流Ｉgain_minusとオフセット電流の重畳がなくなるため、低消費電力化を図ることができるとともに、レイアウトの省面積化が可能になる。
【０１２６】
＜変形例＞
以上、本開示に係る技術について、好ましい実施形態に基づき説明したが、本開示に係る技術は当該実施形態に限定されるものではない。上記の実施形態において説明したデジタル−アナログ変換装置及び撮像装置の構成、構造は例示であり、適宜、変更することができる。
【０１２７】
＜応用例＞
以上説明した本開示の撮像装置は、例えば図１３に示すように、可視光、赤外光、紫外光、Ｘ線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。
【０１２８】
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【０１２９】
＜本開示に係る技術の適用例＞
本開示に係る技術は、様々な製品に適用することができる。以下に、より具体的な適用例について説明する。
【０１３０】
［本開示の電子機器］
ここでは、デジタルスチルカメラやビデオカメラ等の撮像システムや、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機などの電子機器に適用する場合について説明する。
【０１３１】
（撮像システム）
図１４は、本開示の電子機器の一例である撮像システムの構成例を示すブロック図である。図１４に示すように、本例に係る撮像システム１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
【０１３２】
撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
【０１３３】
フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
【０１３４】
操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１３５】
上記の構成の撮像システム１００において、撮像部１０２として、本開示に係る技術が適用されるデジタル−アナログ変換装置を搭載した撮像装置（本開示の撮像装置）を用いることができる。本開示に係る技術が適用されるデジタル−アナログ変換装置によれば、アナログゲイン変更時のデジタル−アナログ変換装置の出力電圧の初期電圧を一定に保つことができるため、高品位の撮像画像を得ることができる。
【０１３６】
［移動体への応用例］
本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される撮像素子として実現されてもよい。
【０１３７】
図１５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システム７０００の概略的な構成例を示すブロック図である。車両制御システム７０００は、通信ネットワーク７０１０を介して接続された複数の電子制御ユニットを備える。図１５に示した例では、車両制御システム７０００は、駆動系制御ユニット７１００、ボディ系制御ユニット７２００、バッテリ制御ユニット７３００、車外情報検出ユニット７４００、車内情報検出ユニット７５００、及び統合制御ユニット７６００を備える。これらの複数の制御ユニットを接続する通信ネットワーク７０１０は、例えば、ＣＡＮ（Controller  Area  Network）、ＬＩＮ（Local  Interconnect  Network）、ＬＡＮ（Local  Area  Network）又はＦｌｅｘＲａｙ（登録商標）等の任意の規格に準拠した車載通信ネットワークであってよい。
【０１３８】
各制御ユニットは、各種プログラムにしたがって演算処理を行うマイクロコンピュータと、マイクロコンピュータにより実行されるプログラム又は各種演算に用いられるパラメータ等を記憶する記憶部と、各種制御対象の装置を駆動する駆動回路とを備える。各制御ユニットは、通信ネットワーク７０１０を介して他の制御ユニットとの間で通信を行うためのネットワークＩ／Ｆを備えるとともに、車内外の装置又はセンサ等との間で、有線通信又は無線通信により通信を行うための通信Ｉ／Ｆを備える。図１５では、統合制御ユニット７６００の機能構成として、マイクロコンピュータ７６１０、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０、音声画像出力部７６７０、車載ネットワークＩ／Ｆ７６８０及び記憶部７６９０が図示されている。他の制御ユニットも同様に、マイクロコンピュータ、通信Ｉ／Ｆ及び記憶部等を備える。
【０１３９】
駆動系制御ユニット７１００は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット７１００は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。駆動系制御ユニット７１００は、ＡＢＳ（Antilock  Brake  System）又はＥＳＣ（Electronic  Stability  Control）等の制御装置としての機能を有してもよい。
【０１４０】
駆動系制御ユニット７１００には、車両状態検出部７１１０が接続される。車両状態検出部７１１０には、例えば、車体の軸回転運動の角速度を検出するジャイロセンサ、車両の加速度を検出する加速度センサ、あるいは、アクセルペダルの操作量、ブレーキペダルの操作量、ステアリングホイールの操舵角、エンジン回転数又は車輪の回転速度等を検出するためのセンサのうちの少なくとも一つが含まれる。駆動系制御ユニット７１００は、車両状態検出部７１１０から入力される信号を用いて演算処理を行い、内燃機関、駆動用モータ、電動パワーステアリング装置又はブレーキ装置等を制御する。
【０１４１】
ボディ系制御ユニット７２００は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット７２００は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット７２００には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット７２００は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０１４２】
バッテリ制御ユニット７３００は、各種プログラムにしたがって駆動用モータの電力供給源である二次電池７３１０を制御する。例えば、バッテリ制御ユニット７３００には、二次電池７３１０を備えたバッテリ装置から、バッテリ温度、バッテリ出力電圧又はバッテリの残存容量等の情報が入力される。バッテリ制御ユニット７３００は、これらの信号を用いて演算処理を行い、二次電池７３１０の温度調節制御又はバッテリ装置に備えられた冷却装置等の制御を行う。
【０１４３】
車外情報検出ユニット７４００は、車両制御システム７０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット７４００には、撮像部７４１０及び車外情報検出部７４２０のうちの少なくとも一方が接続される。撮像部７４１０には、ＴｏＦ（Time  Of  Flight）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラ及びその他のカメラのうちの少なくとも一つが含まれる。車外情報検出部７４２０には、例えば、現在の天候又は気象を検出するための環境センサ、あるいは、車両制御システム７０００を搭載した車両の周囲の他の車両、障害物又は歩行者等を検出するための周囲情報検出センサのうちの少なくとも一つが含まれる。
【０１４４】
環境センサは、例えば、雨天を検出する雨滴センサ、霧を検出する霧センサ、日照度合いを検出する日照センサ、及び降雪を検出する雪センサのうちの少なくとも一つであってよい。周囲情報検出センサは、超音波センサ、レーダ装置及びＬＩＤＡＲ（Light  Detection  and  Ranging、Laser  Imaging  Detection  and  Ranging）装置のうちの少なくとも一つであってよい。これらの撮像部７４１０及び車外情報検出部７４２０は、それぞれ独立したセンサないし装置として備えられてもよいし、複数のセンサないし装置が統合された装置として備えられてもよい。
【０１４５】
ここで、図１６は、撮像部７４１０及び車外情報検出部７４２０の設置位置の例を示す。撮像部７９１０，７９１２，７９１４，７９１６，７９１８は、例えば、車両７９００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部のうちの少なくとも一つの位置に設けられる。フロントノーズに備えられる撮像部７９１０及び車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として車両７９００の前方の画像を取得する。サイドミラーに備えられる撮像部７９１２，７９１４は、主として車両７９００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部７９１６は、主として車両７９００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０１４６】
尚、図１６には、それぞれの撮像部７９１０，７９１２，７９１４，７９１６の撮影範囲の一例が示されている。撮像範囲ａは、フロントノーズに設けられた撮像部７９１０の撮像範囲を示し、撮像範囲ｂ，ｃは、それぞれサイドミラーに設けられた撮像部７９１２，７９１４の撮像範囲を示し、撮像範囲ｄは、リアバンパ又はバックドアに設けられた撮像部７９１６の撮像範囲を示す。例えば、撮像部７９１０，７９１２，７９１４，７９１６で撮像された画像データが重ね合わせられることにより、車両７９００を上方から見た俯瞰画像が得られる。
【０１４７】
車両７９００のフロント、リア、サイド、コーナ及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０は、例えば超音波センサ又はレーダ装置であってよい。車両７９００のフロントノーズ、リアバンパ、バックドア及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２６，７９３０は、例えばＬＩＤＡＲ装置であってよい。これらの車外情報検出部７９２０〜７９３０は、主として先行車両、歩行者又は障害物等の検出に用いられる。
【０１４８】
図１５に戻って説明を続ける。車外情報検出ユニット７４００は、撮像部７４１０に車外の画像を撮像させるとともに、撮像された画像データを受信する。また、車外情報検出ユニット７４００は、接続されている車外情報検出部７４２０から検出情報を受信する。車外情報検出部７４２０が超音波センサ、レーダ装置又はＬＩＤＡＲ装置である場合には、車外情報検出ユニット７４００は、超音波又は電磁波等を発信させるとともに、受信された反射波の情報を受信する。車外情報検出ユニット７４００は、受信した情報に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、降雨、霧又は路面状況等を認識する環境認識処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、車外の物体までの距離を算出してもよい。
【０１４９】
また、車外情報検出ユニット７４００は、受信した画像データに基づいて、人、車、障害物、標識又は路面上の文字等を認識する画像認識処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した画像データに対して歪補正又は位置合わせ等の処理を行うとともに、異なる撮像部７４１０により撮像された画像データを合成して、俯瞰画像又はパノラマ画像を生成してもよい。車外情報検出ユニット７４００は、異なる撮像部７４１０により撮像された画像データを用いて、視点変換処理を行ってもよい。
【０１５０】
車内情報検出ユニット７５００は、車内の情報を検出する。車内情報検出ユニット７５００には、例えば、運転者の状態を検出する運転者状態検出部７５１０が接続される。運転者状態検出部７５１０は、運転者を撮像するカメラ、運転者の生体情報を検出する生体センサ又は車室内の音声を集音するマイク等を含んでもよい。生体センサは、例えば、座面又はステアリングホイール等に設けられ、座席に座った搭乗者又はステアリングホイールを握る運転者の生体情報を検出する。車内情報検出ユニット７５００は、運転者状態検出部７５１０から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。車内情報検出ユニット７５００は、集音された音声信号に対してノイズキャンセリング処理等の処理を行ってもよい。
【０１５１】
統合制御ユニット７６００は、各種プログラムにしたがって車両制御システム７０００内の動作全般を制御する。統合制御ユニット７６００には、入力部７８００が接続されている。入力部７８００は、例えば、タッチパネル、ボタン、マイクロフォン、スイッチ又はレバー等、搭乗者によって入力操作され得る装置によって実現される。統合制御ユニット７６００には、マイクロフォンにより入力される音声を音声認識することにより得たデータが入力されてもよい。入力部７８００は、例えば、赤外線又はその他の電波を利用したリモートコントロール装置であってもよいし、車両制御システム７０００の操作に対応した携帯電話又はＰＤＡ（Personal  Digital  Assistant）等の外部接続機器であってもよい。入力部７８００は、例えばカメラであってもよく、その場合搭乗者はジェスチャにより情報を入力することができる。あるいは、搭乗者が装着したウェアラブル装置の動きを検出することで得られたデータが入力されてもよい。さらに、入力部７８００は、例えば、上記の入力部７８００を用いて搭乗者等により入力された情報に基づいて入力信号を生成し、統合制御ユニット７６００に出力する入力制御回路などを含んでもよい。搭乗者等は、この入力部７８００を操作することにより、車両制御システム７０００に対して各種のデータを入力したり処理動作を指示したりする。
【０１５２】
記憶部７６９０は、マイクロコンピュータにより実行される各種プログラムを記憶するＲＯＭ（Read  Only  Memory）、及び各種パラメータ、演算結果又はセンサ値等を記憶するＲＡＭ（Random  Access  Memory）を含んでいてもよい。また、記憶部７６９０は、ＨＤＤ（Hard  Disc  Drive）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス又は光磁気記憶デバイス等によって実現してもよい。
【０１５３】
汎用通信Ｉ／Ｆ７６２０は、外部環境７７５０に存在する様々な機器との間の通信を仲介する汎用的な通信Ｉ／Ｆである。汎用通信Ｉ／Ｆ７６２０は、ＧＳＭ（登録商標）（Global  System  of  Mobile  communications）、ＷｉＭＡＸ、ＬＴＥ（Long  Term  Evolution）若しくはＬＴＥ−Ａ（LTE−Advanced）などのセルラー通信プロトコル、又は無線ＬＡＮ（Ｗｉ−Ｆｉ（登録商標）ともいう）、Ｂｌｕｅｔｏｏｔｈ（登録商標）などのその他の無線通信プロトコルを実装してよい。汎用通信Ｉ／Ｆ７６２０は、例えば、基地局又はアクセスポイントを介して、外部ネットワーク（例えば、インターネット、クラウドネットワーク又は事業者固有のネットワーク）上に存在する機器（例えば、アプリケーションサーバ又は制御サーバ）へ接続してもよい。また、汎用通信Ｉ／Ｆ７６２０は、例えばＰ２Ｐ（Peer  To  Peer）技術を用いて、車両の近傍に存在する端末（例えば、運転者、歩行者若しくは店舗の端末、又はＭＴＣ（Machine  Type  Communication）端末）と接続してもよい。
【０１５４】
専用通信Ｉ／Ｆ７６３０は、車両における使用を目的として策定された通信プロトコルをサポートする通信Ｉ／Ｆである。専用通信Ｉ／Ｆ７６３０は、例えば、下位レイヤのＩＥＥＥ８０２．１１ｐと上位レイヤのＩＥＥＥ１６０９との組合せであるＷＡＶＥ（Wireless  Access  in  Vehicle  Environment）、ＤＳＲＣ（Dedicated  Short  Range  Communications）、又はセルラー通信プロトコルといった標準プロトコルを実装してよい。専用通信Ｉ／Ｆ７６３０は、典型的には、車車間（Vehicle  to  Vehicle）通信、路車間（Vehicle  to  Infrastructure）通信、車両と家との間（Vehicle  to  Home）の通信及び歩車間（Vehicle  to  Pedestrian）通信のうちの１つ以上を含む概念であるＶ２Ｘ通信を遂行する。
【０１５５】
測位部７６４０は、例えば、ＧＮＳＳ（Global  Navigation  Satellite  System）衛星からのＧＮＳＳ信号（例えば、ＧＰＳ（Global  Positioning  System）衛星からのＧＰＳ信号）を受信して測位を実行し、車両の緯度、経度及び高度を含む位置情報を生成する。尚、測位部７６４０は、無線アクセスポイントとの信号の交換により現在位置を特定してもよく、又は測位機能を有する携帯電話、ＰＨＳ若しくはスマートフォンといった端末から位置情報を取得してもよい。
【０１５６】
ビーコン受信部７６５０は、例えば、道路上に設置された無線局等から発信される電波あるいは電磁波を受信し、現在位置、渋滞、通行止め又は所要時間等の情報を取得する。尚、ビーコン受信部７６５０の機能は、上述した専用通信Ｉ／Ｆ７６３０に含まれてもよい。
【０１５７】
車内機器Ｉ／Ｆ７６６０は、マイクロコンピュータ７６１０と車内に存在する様々な車内機器７７６０との間の接続を仲介する通信インタフェースである。車内機器Ｉ／Ｆ７６６０は、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＦＣ（Near  Field  Communication）又はＷＵＳＢ（Wireless  USB）といった無線通信プロトコルを用いて無線接続を確立してもよい。また、車内機器Ｉ／Ｆ７６６０は、図示しない接続端子（及び、必要であればケーブル）を介して、ＵＳＢ（Universal  Serial  Bus）、ＨＤＭＩ（登録商標）（High-Definition  Multimedia  Interface）、又はＭＨＬ（Mobile  High-definition  Link）等の有線接続を確立してもよい。車内機器７７６０は、例えば、搭乗者が有するモバイル機器若しくはウェアラブル機器、又は車両に搬入され若しくは取り付けられる情報機器のうちの少なくとも１つを含んでいてもよい。また、車内機器７７６０は、任意の目的地までの経路探索を行うナビゲーション装置を含んでいてもよい。車内機器Ｉ／Ｆ７６６０は、これらの車内機器７７６０との間で、制御信号又はデータ信号を交換する。
【０１５８】
車載ネットワークＩ／Ｆ７６８０は、マイクロコンピュータ７６１０と通信ネットワーク７０１０との間の通信を仲介するインタフェースである。車載ネットワークＩ／Ｆ７６８０は、通信ネットワーク７０１０によりサポートされる所定のプロトコルに則して、信号等を送受信する。
【０１５９】
統合制御ユニット７６００のマイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、各種プログラムにしたがって、車両制御システム７０００を制御する。例えば、マイクロコンピュータ７６１０は、取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット７１００に対して制御指令を出力してもよい。例えば、マイクロコンピュータ７６１０は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced  Driver  Assistance  System）の機能実現を目的とした協調制御を行ってもよい。また、マイクロコンピュータ７６１０は、取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行ってもよい。
【０１６０】
マイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、車両と周辺の構造物や人物等の物体との間の３次元距離情報を生成し、車両の現在位置の周辺情報を含むローカル地図情報を作成してもよい。また、マイクロコンピュータ７６１０は、取得される情報に基づき、車両の衝突、歩行者等の近接又は通行止めの道路への進入等の危険を予測し、警告用信号を生成してもよい。警告用信号は、例えば、警告音を発生させたり、警告ランプを点灯させたりするための信号であってよい。
【０１６１】
音声画像出力部７６７０は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１５の例では、出力装置として、オーディオスピーカ７７１０、表示部７７２０及びインストルメントパネル７７３０が例示されている。表示部７７２０は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。表示部７７２０は、ＡＲ（Augmented  Reality）表示機能を有していてもよい。出力装置は、これらの装置以外の、ヘッドホン、搭乗者が装着する眼鏡型ディスプレイ等のウェアラブルデバイス、プロジェクタ又はランプ等の他の装置であってもよい。出力装置が表示装置の場合、表示装置は、マイクロコンピュータ７６１０が行った各種処理により得られた結果又は他の制御ユニットから受信された情報を、テキスト、イメージ、表、グラフ等、様々な形式で視覚的に表示する。また、出力装置が音声出力装置の場合、音声出力装置は、再生された音声データ又は音響データ等からなるオーディオ信号をアナログ信号に変換して聴覚的に出力する。
【０１６２】
尚、図１５に示した例において、通信ネットワーク７０１０を介して接続された少なくとも二つの制御ユニットが一つの制御ユニットとして一体化されてもよい。あるいは、個々の制御ユニットが、複数の制御ユニットにより構成されてもよい。さらに、車両制御システム７０００が、図示されていない別の制御ユニットを備えてもよい。また、上記の説明において、いずれかの制御ユニットが担う機能の一部又は全部を、他の制御ユニットに持たせてもよい。つまり、通信ネットワーク７０１０を介して情報の送受信がされるようになっていれば、所定の演算処理が、いずれかの制御ユニットで行われるようになってもよい。同様に、いずれかの制御ユニットに接続されているセンサ又は装置が、他の制御ユニットに接続されるとともに、複数の制御ユニットが、通信ネットワーク７０１０を介して相互に検出情報を送受信してもよい。
【０１６３】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部７９１０，７９１２，７９１４，７９１６，７９１８や車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０に適用され得る。そして、本開示に係る技術が適用されるデジタル−アナログ変換装置を搭載した撮像装置を、撮像部や車外情報検出部として用いることで、例えば、撮像対象の情報として、高品位の撮像画像を取得可能な車両制御システムを構築できる。
【０１６４】
＜本開示がとることができる構成＞
尚、本開示は、以下のような構成をとることもできる。
【０１６５】
≪Ａ．デジタル−アナログ変換装置≫
［Ａ−１］デジタル入力信号の値に応じたアナログ信号を出力するアナログ信号出力部、
アナログ信号のゲインを調整するアナログゲイン調整部、及び、
アナログ信号出力部の出力ノードに接続され、アナログ信号の初期電位を制御する初期電位制御部を備え、
初期電位制御部は、アナログゲイン調整部によって調整されるゲインによらず、アナログ信号の初期電位を一定電位に制御する、
デジタル−アナログ変換装置。
［Ａ−２］アナログ信号出力部は、アナログゲインを調整するためのゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流を生成し、この生成した出力電流を電流−電圧変換した電圧信号をアナログ信号として出力する、
上記［Ａ−１］に記載のデジタル−アナログ変換装置。
［Ａ−３］アナログゲイン調整部は、デジタルゲイン制御信号の値に応じたゲイン電流及び非選択側電流を生成し、ゲイン電流を電流−電圧変換した電圧信号をアナログ信号出力部にゲイン制御信号として供給する、
上記［Ａ−２］に記載のデジタル−アナログ変換装置。
［Ａ−４］初期電位制御部は、複数の電流源を有し、アナログゲインの設定に基づくオフセット設定値に対応した電流源から、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する、
上記［Ａ−３］に記載のデジタル−アナログ変換装置。
［Ａ−５］初期電位制御部は、非選択側電流に基づく補正電流を、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する、
上記［Ａ−３］に記載のデジタル−アナログ変換装置。
【０１６６】
≪Ｂ．撮像装置≫
［Ｂ−１］光電変換素子を含む画素回路を有する画素アレイ部、
画素アレイ部の各画素回路から出力されるアナログ画素信号をデジタル信号に変換する複数のアナログ−デジタル変換器を有するアナログ−デジタル変換部、及び、
ランプ波の参照信号を生成し、アナログ−デジタル変換部に供給する参照信号生成部を有し、
参照信号生成部は、デジタル−アナログ変換装置から成り、
デジタル−アナログ変換装置は、
デジタル入力信号の値に応じたアナログ信号を出力するアナログ信号出力部、
アナログ信号のゲインを調整するアナログゲイン調整部、及び、
アナログ信号出力部の出力ノードに接続され、アナログ信号の初期電位を制御する初期電位制御部を備え、
初期電位制御部は、アナログゲイン調整部によって調整されるゲインによらず、アナログ信号の初期電位を一定電位に制御する、
撮像装置。
［Ｂ−２］アナログ信号出力部は、アナログゲインを調整するためのゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流を生成し、この生成した出力電流を電流−電圧変換した電圧信号をアナログ信号として出力する、
上記［Ｂ−１］に記載の撮像装置。
［Ｂ−３］アナログゲイン調整部は、デジタルゲイン制御信号の値に応じたゲイン電流及び非選択側電流を生成し、ゲイン電流を電流−電圧変換した電圧信号をアナログ信号出力部にゲイン制御信号として供給する、
上記［Ｂ−２］に記載の撮像装置。
［Ｂ−４］初期電位制御部は、複数の電流源を有し、アナログゲインの設定に基づくオフセット設定値に対応した電流源から、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する、
上記［Ｂ−３］に記載の撮像装置。
［Ｂ−５］初期電位制御部は、非選択側電流に基づく補正電流を、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する、
上記［Ｂ−３］に記載の撮像装置。
［Ｂ−６］アナログ−デジタル変換器は、画素回路から出力されるアナログ画素信号、及び、参照信号生成部から供給されるランプ波の参照信号を２入力とするコンパレータを有し、
コンパレータは、アナログ画素信号の入力側のみで初期化動作が行われる、
上記［Ｂ−１］乃至上記［Ｂ−５］のいずれかに記載の撮像装置。
［Ｂ−７］アナログ−デジタル変換器は、画素アレイ部の各画素回路のそれぞれに対応して設けられている、
上記［Ｂ−６］に記載の撮像装置。
［Ｂ−８］画素アレイ部の各画素回路が形成された第１半導体チップ、及び、画素アレイ部の各画素回路のそれぞれに対応してアナログ−デジタル変換器が形成された第２半導体チップの少なくとも２つの半導体チップが積層された積層型の半導体チップ構造を有する、
上記［Ｂ−７］に記載の撮像装置。
【０１６７】
≪Ｃ．電子機器≫
［Ｃ−１］光電変換素子を含む画素回路を有する画素アレイ部、
画素アレイ部の各画素回路から出力されるアナログ画素信号をデジタル信号に変換する複数のアナログ−デジタル変換器を有するアナログ−デジタル変換部、及び、
ランプ波の参照信号を生成し、アナログ−デジタル変換部に供給する参照信号生成部を有し、
参照信号生成部は、デジタル−アナログ変換装置から成り、
デジタル−アナログ変換装置は、
デジタル入力信号の値に応じたアナログ信号を出力するアナログ信号出力部、
アナログ信号のゲインを調整するアナログゲイン調整部、及び、
アナログ信号出力部の出力ノードに接続され、アナログ信号の初期電位を制御する初期電位制御部を備え、
初期電位制御部は、アナログゲイン調整部によって調整されるゲインによらず、アナログ信号の初期電位を一定電位に制御する、
撮像装置を有する電子機器。
［Ｃ−２］アナログ信号出力部は、アナログゲインを調整するためのゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流を生成し、この生成した出力電流を電流−電圧変換した電圧信号をアナログ信号として出力する、
上記［Ｃ−１］に記載の電子機器。
［Ｃ−３］アナログゲイン調整部は、デジタルゲイン制御信号の値に応じたゲイン電流及び非選択側電流を生成し、ゲイン電流を電流−電圧変換した電圧信号をアナログ信号出力部にゲイン制御信号として供給する、
上記［Ｃ−２］に記載の電子機器。
［Ｃ−４］初期電位制御部は、複数の電流源を有し、アナログゲインの設定に基づくオフセット設定値に対応した電流源から、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する、
上記［Ｃ−３］に記載の電子機器。
［Ｃ−５］初期電位制御部は、非選択側電流に基づく補正電流を、アナログ信号出力部の出力ノードに電流を供給することで、アナログ信号の初期電位を一定電位に制御する、
上記［Ｃ−３］に記載の電子機器。
［Ｃ−６］アナログ−デジタル変換器は、画素回路から出力されるアナログ画素信号、及び、参照信号生成部から供給されるランプ波の参照信号を２入力とするコンパレータを有し、
コンパレータは、アナログ画素信号の入力側のみで初期化動作が行われる、
上記［Ｃ−１］乃至上記［Ｃ−５］のいずれかに記載の電子機器。
［Ｃ−７］アナログ−デジタル変換器は、画素アレイ部の各画素回路のそれぞれに対応して設けられている、
上記［Ｃ−６］に記載の電子機器。
［Ｃ−８］画素アレイ部の各画素回路が形成された第１半導体チップ、及び、画素アレイ部の各画素回路のそれぞれに対応してアナログ−デジタル変換器が形成された第２半導体チップの少なくとも２つの半導体チップが積層された積層型の半導体チップ構造を有する、
上記［Ｃ−７］に記載の電子機器。
【符号の説明】
【０１６８】
１・・・ＣＭＯＳイメージセンサ、２・・・画素、１１・・・画素アレイ部、１２・・・行選択部、１３・・・定電流源部、１４・・・アナログ−デジタル変換部、１５・・・参照信号生成部、１６・・・水平転送走査部、１７・・・信号処理部、１８・・・タイミング制御部、１９・・・水平転送線、２１・・・フォトダイオード（受光部）、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、３１（３１1〜３１m）・・・画素制御線、３２（３２1〜３２n）・・・垂直信号線、４１・・・半導体チップ、４２・・・第１半導体チップ、４３・・・第２半導体チップ、５０Ａ・・・従来例に係るデジタル−アナログ変換装置、５０Ｂ・・・実施例１に係るデジタル−アナログ変換装置、５０Ｃ・・・実施例２に係るデジタル−アナログ変換装置、５１・・・アナログ信号出力部、５２・・・アナログゲイン調整部、５３・・・カウンタデコーダ、５４・・・ゲインデコーダ、５５・・・オフセット電流源回路、５６・・・マニュアルオフセットデコーダ、５７・・・補正用電流増幅回路、１４０・・・シングルスロープ型アナログ−デジタル変換器、１４１・・・コンパレータ、１４２・・・カウンタ回路、１４３・・・ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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