(57)【要約】      （修正有）【課題】アコースティックノイズを低減する積層セラミック電子部品及インターポーザを提供する。【解決手段】積層セラミック電子部品１００は、誘電体層を間に挟んで第１、第２外側に交互に露出するように積層された第１、第２内部電極を含むセラミック本体１１０と、第１、第２内部電極と夫々連結される第１、第２外部電極１３１、１３２と、セラミック本体の下側に配置された絶縁本体２１０及び一部分が第１、第２外部電極と絶縁本体の間に配置され、他の一部分が絶縁本体の下側に配置された第１、第２端子電極２２１、２２２をそれぞれ含むインターポーザ２００ａと、を含む。絶縁本体よりも上側に位置する第１、第２端子電極の厚さをＢ１、絶縁本体よりも下側に位置する第１及び第２端子電極の厚さをＢ２、インターポーザの厚さをＣとするとき、１０μｍ＜［（Ｂ１＋Ｂ２）／２］＜（Ｃ／２）であり、（Ｂ１＋Ｂ２）＜Ｃ＜８０μｍである。【選択図】図１ａ
2020065036.tif 000002
【特許請求の範囲】
【請求項１】
誘電体層を有し、前記誘電体層を間に挟んで第１及び第２外側に交互に露出するように積層された第１及び第２内部電極を含むセラミック本体と、
前記第１及び第２内部電極とそれぞれ連結されるように、前記セラミック本体の第１及び第２外側に配置された第１及び第２外部電極と、
前記セラミック本体の下側に配置された絶縁本体、及び一部分が前記第１及び第２外部電極と前記絶縁本体の間に配置され、他の一部分が前記絶縁本体の下側に配置された第１及び第２端子電極をそれぞれ含むインターポーザと、を含み、
前記絶縁本体よりも上側に位置する前記第１及び第２端子電極のそれぞれの厚さをＢ１、前記絶縁本体よりも下側に位置する前記第１及び第２端子電極のそれぞれの厚さをＢ２、及び前記インターポーザの厚さをＣとするとき、［（Ｂ１＋Ｂ２）／２］は１０μｍ以上Ｃ／２未満であり、Ｃは（Ｂ１＋Ｂ２）超過８０μｍ以下である、積層セラミック電子部品。
【請求項２】
前記［（Ｂ１＋Ｂ２）／２］がＢであるとき、Ｂは１０μｍ以上２０μｍ以下であり、Ｃは５５μｍ以上８０μｍ以下である、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記絶縁本体の厚さがＡであるとき、Ａは（１００μｍ−４．５Ｂ）以上（１００μｍ−３．５Ｂ）以下である、請求項２に記載の積層セラミック電子部品。
【請求項４】
Ｂは１０μｍ以上１５μｍ以下であり、
Ａは（１００μｍ−４．５Ｂ）以上（１００μｍ−４Ｂ）以下である、請求項３に記載の積層セラミック電子部品。
【請求項５】
Ｂは１５μｍ以上２０μｍ以下であり、
Ａは（１００μｍ−１３Ｂ／３）以上（１００μｍ−３．５Ｂ）以下である、請求項３に記載の積層セラミック電子部品。
【請求項６】
前記第１及び第２端子電極はそれぞれ、
前記第１及び第２外部電極と前記絶縁本体の間に配置された第１及び第２上部電極と、
前記絶縁本体の下部に配置され、前記第１及び第２上部電極とそれぞれ電気的に連結された第１及び第２下部電極と、を含む、請求項３から５のいずれか一項に記載の積層セラミック電子部品。
【請求項７】
少なくとも一部分が前記第１上部電極と前記第１外部電極の間に配置された第１半田と、
少なくとも一部分が前記第２上部電極と前記第２外部電極の間に配置された第２半田と、をさらに含む、請求項６に記載の積層セラミック電子部品。
【請求項８】
前記絶縁本体はエポキシ（ｅｐｏｘｙ）を最も多く含有し、
前記第１及び第２上部電極はＣｕを最も多く含有し、
前記第１及び第２下部電極はＣｕを最も多く含有する、請求項７に記載の積層セラミック電子部品。
【請求項９】
前記［（Ｂ１＋Ｂ２）／２］がＢであるとき、Ｂは前記セラミック本体よりも下側に位置する前記第１及び第２外部電極のそれぞれの厚さより厚い、請求項１から８のいずれか一項に記載の積層セラミック電子部品。
【請求項１０】
絶縁本体と、
前記絶縁本体の上側に配置された第１及び第２上部電極と、
前記絶縁本体の下側に配置された第１及び第２下部電極と、を含み、
前記絶縁本体の厚さをＡ、前記第１及び第２上部電極のそれぞれの厚さをＢ１、及び前記第１及び第２下部電極のそれぞれの厚さをＢ２とするとき、Ｂは［（Ｂ１＋Ｂ２）／２］を満たし、且つ１０μｍ以上２０μｍ以下であり、Ａは１５μｍ以上６０μｍ以下である、インターポーザ。
【請求項１１】
前記［（Ｂ１＋Ｂ２）／２］がＢであるとき、Ｂは１０μｍ以上１５μｍ以下であり、Ａは（１００μｍ−４．５Ｂ）以上（１００μｍ−４Ｂ）以下を満たす、請求項１０に記載のインターポーザ。
【請求項１２】
前記［（Ｂ１＋Ｂ２）／２］がＢであるとき、Ｂは１５μｍ以上２０μｍ以下であり、Ａは（１００μｍ−１３Ｂ／３）以上（１００μｍ−３．５Ｂ）以下を満たす、請求項１０に記載のインターポーザ。
【請求項１３】
前記絶縁本体はエポキシ（ｅｐｏｘｙ）を最も多く含有し、
前記第１及び第２上部電極はＣｕを最も多く含有し、
前記第１及び第２下部電極はＣｕを最も多く含有する、請求項１１又は１２に記載のインターポーザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミック電子部品及びそれに含まれるインターポーザに関するものである。
【背景技術】
【０００２】
積層セラミック電子部品は、小型でありながら高容量が保障され、実装が容易であるという長所により、コンピュータ、ＰＤＡ、携帯電話などのＩＴ部品として広く使用されており、高信頼性、高強度特性を有するため、電装部品としても広く使用されている。
【０００３】
積層セラミック電子部品は、内部の圧電現象によってアコースティックノイズ（ａｃｏｕｓｔｉｃ  ｎｏｉｓｅ）を発生させる可能性がある。かかるアコースティックノイズは、基板に伝播されて、人が認知できる騒音を誘発することがあり、近くにあるセンサーの誤作動を起こすおそれもある。
【０００４】
また、最近は、積層セラミック電子部品がウェアラブル（ｗｅａｒａｂｌｅ）電子機器や超小型電子機器にも用いられるにつれて、薄膜化を考慮した構造も求められている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国公開特許第１０−２０１７−００２８６１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、アコースティックノイズを低減する積層セラミック電子部品及びそれに含まれるインターポーザを提供することである。
【課題を解決するための手段】
【０００７】
本発明の一実施形態による積層セラミック電子部品は、誘電体層を有し、上記誘電体層を間に挟んで第１及び第２外側に交互に露出するように積層された第１及び第２内部電極を含むセラミック本体と、上記第１及び第２内部電極とそれぞれ連結されるように、上記セラミック本体の第１及び第２外側に配置された第１及び第２外部電極と、上記セラミック本体の下側に配置された絶縁本体、及び一部分が上記第１及び第２外部電極と上記絶縁本体の間に配置され、他の一部分が上記絶縁本体の下側に配置された第１及び第２端子電極をそれぞれ含むインターポーザと、を含み、上記絶縁本体よりも上側に位置する上記第１及び第２端子電極のそれぞれの厚さをＢ１、上記絶縁本体よりも下側に位置する上記第１及び第２端子電極のそれぞれの厚さをＢ２、及び上記インターポーザの厚さをＣとするとき、［（Ｂ１＋Ｂ２）／２］は１０μｍ以上Ｃ／２未満であり、Ｃは（Ｂ１＋Ｂ２）超過８０μｍ以下であることができる。
【０００８】
本発明の一実施形態によるインターポーザは、絶縁本体と、上記絶縁本体の上側に配置された第１及び第２上部電極と、上記絶縁本体の下側に配置された第１及び第２下部電極と、を含み、上記絶縁本体の厚さをＡ、上記第１及び第２上部電極のそれぞれの厚さをＢ１、及び上記第１及び第２下部電極のそれぞれの厚さをＢ２とするとき、Ｂは、［（Ｂ１＋Ｂ２）／２］を満たし、且つ１０μｍ以上２０μｍ以下であり、Ａは１５μｍ以上６０μｍ以下であることができる。
【発明の効果】
【０００９】
本発明の一実施形態による積層セラミック電子部品及びそれに含まれるインターポーザは、アコースティックノイズを低減することができ、設計に応じて容易に小型化及び／又は薄型化することができる。
【図面の簡単な説明】
【００１０】
【図１ａ】本発明の一実施形態による積層セラミック電子部品を示す斜視図である。
【図１ｂ】本発明の一実施形態による積層セラミック電子部品の端子電極の変形構造を示す斜視図である。
【図２】本発明の一実施形態による積層セラミック電子部品のセラミック本体の内部を示す斜視図である。
【図３ａ】本発明の一実施形態による積層セラミック電子部品を示す側面断面図である。
【図３ｂ】本発明の一実施形態による積層セラミック電子部品の寸法を示す側面断面図である。
【図４ａ】本発明の一実施形態による積層セラミック電子部品に含まれるインターポーザの様々な形態を例示する平面図である。
【図４ｂ】本発明の一実施形態による積層セラミック電子部品に含まれるインターポーザの様々な形態を例示する平面図である。
【図４ｃ】本発明の一実施形態による積層セラミック電子部品に含まれるインターポーザの様々な形態を例示する平面図である。
【発明を実施するための形態】
【００１１】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。
【００１２】
なお、本発明を明確に説明すべく、図面において説明と関係ない部分は省略し、様々な層及び領域を明確に表現するために厚さを拡大して示し、同一思想の範囲内において機能が同一である構成要素に対しては同一の参照符号を用いて説明する。
【００１３】
さらに、明細書全体において、ある構成要素を「含む」というのは、特に反対される記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。
【００１４】
一方、本発明の実施形態を明確に説明するために、六面体の方向を定義すると、図面に示されるＬ、Ｗ、及びＴはそれぞれ長さ方向、幅方向、及び厚さ方向を示す。ここで、厚さ方向は、誘電体層が積層される積層方向と同一の概念で用いられることができる。
【００１５】
以下では、本発明の一実施形態による積層セラミック電子部品を説明するにあたり、特に積層セラミックキャパシタを例に挙げて説明するが、これに制限されるものではない。
【００１６】
図１ａは本発明の一実施形態による積層セラミック電子部品を示す斜視図であり、図１ｂは本発明の一実施形態による積層セラミック電子部品の端子電極の変形構造を示す斜視図であり、図２は本発明の一実施形態による積層セラミック電子部品のセラミック本体の内部を示す斜視図であり、図３ａは本発明の一実施形態による積層セラミック電子部品を示す側面断面図である。
【００１７】
図１〜図３ａを参照すると、本発明の一実施形態による積層セラミック電子部品１００は、積層セラミックキャパシタであり、かかる積層セラミックキャパシタは、セラミック本体１１０と、第１及び第２外部電極１３１、１３２と、を含む。
【００１８】
セラミック本体１１０は、長さ方向Ｌの両端面、幅方向Ｗの両側面、及び厚さ方向Ｔの両側面を有する六面体で形成されることができる。かかるセラミック本体１１０は、複数の誘電体層１１１を厚さ方向Ｔに積層してから焼成して形成されたものであってもよい。ここで、かかるセラミック本体１１０の形状、寸法、及び誘電体層１１１の積層数（１個以上）が本実施形態に示すものに限定されるものではない。
【００１９】
セラミック本体１１０内に配置された複数の誘電体層１１１は、焼結された状態であって、隣接する誘電体層１１１間の境界は、走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認できないほど一体化していることができる。
【００２０】
例えば、セラミック本体１１０は、六面体において８つのコーナーが丸みを帯びた形状を有することができる。これにより、セラミック本体１１０の耐久性、信頼性を向上させることができ、上記コーナーにおける第１及び第２外部電極１３１、１３２の構造信頼性も向上させることができる。
【００２１】
誘電体層１１１は、その厚さを積層セラミック電子部品１００の容量設計に合わせて任意に変更することができ、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ３）系又はチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含むことができるが、本発明はこれに限定されるものではない。また、セラミックス粉末に、本発明の目的に応じて様々なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されることができる。
【００２２】
誘電体層１１１の形成に用いられるセラミック粉末の平均粒径は、特に制限されず、本発明の目的を達成するために、一例として、４００ｎｍ以下に調節されることができる。これにより、本発明の一実施形態による積層セラミック電子部品１００は、ＩＴ部品のように小型化及び高容量が求められる部品として用いられることができる。
【００２３】
例えば、誘電体層１１１は、チタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布及び乾燥し、複数のセラミックシートを設けることによって形成されることができる。上記セラミックシートは、セラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作することにより形成されることができるが、これに限定されない。
【００２４】
第１及び第２外部電極１３１、１３２は、第１及び第２内部電極とそれぞれ連結されるようにセラミック本体１１０の第１及び第２外側（例えば、長さ方向の一端及び他端）に配置されることができ、第１及び第２内部電極と基板の間を電気的に連結するように構成されることができる。
【００２５】
また、第１及び第２外部電極１３１、１３２は、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、又は鉛（Ｐｂ）などを単独で、又はこれらの合金で実現されることもできる。
【００２６】
例えば、第１及び第２外部電極１３１、１３２は、Ｃｕ又はＮｉを含む第１及び第２電極層と、第１及び第２電極層上に配置され、Ｎｉ又はＳｎを含む第１及び第２メッキ層と、を含むことができる。
【００２７】
第１及び第２電極層は、金属成分が含まれたペーストにディッピング（ｄｉｐｐｉｎｇ）する方法や、セラミック本体１１０の厚さ方向Ｔの少なくとも一面上に導電性金属を含む導電性ペーストを印刷する方法で形成されることができ、シート（Ｓｈｅｅｔ）転写、パッド（Ｐａｄ）転写のような方式によって形成されることもできる。
【００２８】
第１及び第２メッキ層は、スパッタ又は電解メッキ（Ｅｌｅｃｔｒｉｃ  Ｄｅｐｏｓｉｔｉｏｎ）により形成されることができるが、これに限定されない。
【００２９】
図２を参照すると、セラミック本体１１０は、第１及び第２内部電極１２１、１２２を含む。
【００３０】
第１及び第２内部電極１２１、１２２は、互いに異なる極性を有するよう、誘電体層を間に挟んで第１及び第２外側（例えば、長さ方向の一端及び他端）に交互に露出するように積層される。
【００３１】
上記第１内部電極１２１及び第２内部電極１２２は、導電性金属を含む導電性ペーストを印刷して誘電体層の積層方向に沿ってセラミック本体１１０の長さ方向Ｌの一端面及び他端面に交互に露出するように形成されることができ、中間に配置された誘電体層によって互いに電気的に絶縁されることができる。
【００３２】
すなわち、第１及び第２内部電極１２１、１２２は、セラミック本体１１０の長さ方向の両端面に交互に露出している部分を介してセラミック本体１１０の長さ方向Ｌの両端面に形成された第１及び第２外部電極１３１、１３２とそれぞれ電気的に連結されることができる。
【００３３】
例えば、第１及び第２内部電極１２１、１２２は、粒子の平均サイズが０．１〜０．２μｍであり、４０〜５０重量％の導電性金属粉末を含む内部電極用導電性ペーストによって形成されることができるが、これに限定されない。
【００３４】
上記セラミックシート上に上記内部電極用導電性ペーストを印刷工法などで塗布することで、内部電極パターンを形成することができる。上記導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法などを用いることができるが、本発明はこれに限定されるものではない。上記内部電極パターンが印刷されたセラミックシートを２００〜３００層積層し、圧着及び焼成してセラミック本体１１０を製作することができる。
【００３５】
これにより、第１及び第２外部電極に電圧が印加されると、互いに対向する第１及び第２内部電極１２１、１２２の間に電荷が蓄積されるようになる。この際、積層セラミック電子部品１００の静電容量は、第１及び第２内部電極１２１、１２２の重なり領域の面積と比例するようになる。
【００３６】
すなわち、第１及び第２内部電極１２１、１２２の重なり領域の面積が最大になる場合、同一サイズのキャパシタであっても静電容量は最大化することができる。
【００３７】
かかる第１及び第２内部電極１２１、１２２の厚さは、用途に応じて決定されることができ、例えば、０．４μｍ以下であってもよい。また、第１及び第２内部電極１２１、１２２の層数は４００層以上であってもよい。これにより、積層セラミック電子部品１００は、ＩＴ部品のように小型化及び高容量が求められる部品として用いられることができる。
【００３８】
誘電体層の厚さは、第１及び第２内部電極１２１、１２２間の間隔に対応するため、積層セラミック電子部品１００の静電容量は、誘電体層の厚さが短いほど大きくなることができる。
【００３９】
第１及び第２内部電極１２１、１２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、鉛（Ｐｂ）、又は白金（Ｐｔ）などの単独又はこれらの合金であることができるが、本発明はこれに限定されるものではない。
【００４０】
セラミック本体１１０の耐電圧特性は、第１及び第２内部電極１２１、１２２の間隔が長いほど向上することができる。
【００４１】
もし、積層セラミック電子部品１００に電装部品のように高耐電圧特性が要求される場合、積層セラミック電子部品１００は、誘電体層の平均厚さが第１及び第２内部電極１２１、１２２の平均厚さの２倍を超えるように設計されることができる。これにより、積層セラミック電子部品１００は、高耐電圧特性を有するようになり電装部品として用いられることができる。
【００４２】
また、セラミック本体１１０の耐久性（例えば、曲げ強度）は、セラミック本体１１０の幅が厚さの０．５倍を超えると、高信頼性を有することができる。
【００４３】
一方、図１ａ及び図１ｂを参照すると、本発明の一実施形態による積層セラミック電子部品は、インターポーザ２００ａ、２００ｂを含み、基板３００と、基板３００とインターポーザ２００ａ、２００ｂの間に配置された第１及び第２電極パッド３２１、３２２と、をさらに含むことができる。基板３００は、ベース部材３１０を含むことができる。
【００４４】
インターポーザ２００ａ、２００ｂは、絶縁本体２１０と、第１及び第２端子電極２２１、２２２と、を含み、セラミック本体１１０で発生する可能性があるアコースティックノイズ（ａｃｏｕｓｔｉｃ  ｎｏｉｓｅ）がインターポーザ２００ａ、２００ｂの下側の基板３００に伝達されることを抑制するとともに、アコースティックノイズを減衰させることができる。これにより、アコースティックノイズは低減されることができる。
【００４５】
絶縁本体２１０は、セラミック本体１１０の下側に配置される。例えば、絶縁本体２１０は、プリント回路基板（ＰＣＢ）の絶縁層と同一の材料で実現されることができ、アルミナのような比較的高い剛性（ｈｉｇｈ  Ｙｏｕｎｇ'ｓ  ｍｏｄｕｌｕｓ）を有するように実現されることにより、セラミック本体１１０のアコースティックノイズを効果的に低減させることができる。
【００４６】
第１及び第２端子電極２２１、２２２はそれぞれ、一部分が第１及び第２外部電極１３１、１３２と絶縁本体２１０の間に配置され、他の一部分が絶縁本体２１０の下側に配置される。
【００４７】
図１ｂを参照すると、第１及び第２端子電極２２１、２２２はそれぞれ単一の端子電極で設計されることができる。すなわち、第１及び第２端子電極２２１、２２２はそれぞれ、絶縁本体２１０の長さ方向の一端及び他端をカバーすることができる。
【００４８】
図１ａを参照すると、第１及び第２端子電極２２１、２２２は、第１及び第２外部電極１３１、１３２と絶縁本体２１０の間に配置された第１及び第２上部電極２２１ａ、２２２ａと、絶縁本体２１０の下部に配置され、それぞれ第１及び第２上部電極２２１ａ、２２２ａと電気的に連結された第１及び第２下部電極２２１ｂ、２２２ｂと、をそれぞれ含むことができる。
【００４９】
ここで、絶縁本体２１０の長さ方向の一端及び他端は、第１及び第２端子電極２２１、２２２によってカバーされなくてもよいが、これに限定されない。すなわち、第１及び第２上部電極２２１ａ、２２２ａと、第１及び第２下部電極２２１ｂ、２２２ｂは、絶縁本体２１０の長さ方向の一端及び他端を介して互いに連結されることができる。
【００５０】
一方、図３ａを参照すると、本発明の一実施形態による積層セラミック電子部品は、少なくとも一部分が第１上部電極２２１ａと第１外部電極１３１の間に配置された第１半田１４１と、少なくとも一部分が第２上部電極２２２ａと第２外部電極１３２の間に配置された第２半田１４２と、をさらに含むことができる。
【００５１】
積層セラミック電子部品は、実装時に、絶縁本体２１０の長さ方向の一端及び他端に配置された実装半田を介して実装されることができる。しかし、実装半田は、セラミック本体１１０で発生したアコースティックノイズが基板まで移動する経路として作用する可能性がある。
【００５２】
一方、第１及び第２半田１４１、１４２の少なくとも一部分が外部電極と上部電極の間に配置される場合には、セラミック本体１１０で発生したアコースティックノイズがさらにインターポーザに集中することができる。これにより、アコースティックノイズはさらに低減することができる。
【００５３】
図３ｂは本発明の一実施形態による積層セラミック電子部品の寸法を示す側面断面図である。
【００５４】
図３ｂを参照すると、第１及び第２外部電極１３１、１３２は、下側の厚さＤ１と、長さ方向の一端及び他端の幅Ｄ２と、を有することができ、第１及び第２端子電極２２１、２２２は、上側の厚さＢ１と、下側の厚さＢ２と、を有することができる。ここで、［（Ｂ１＋Ｂ２）／２］をＢと定義することができる。
【００５５】
絶縁本体２１０は、一般の絶縁材料を含むことができ、第１及び第２端子電極２２１、２２２は、上述の第１及び第２外部電極１３１、１３２と同一の材料を含むことができる。一般の絶縁材料は、第１及び第２端子電極２２１、２２２よりも低ヤング率（Ｙｏｕｎｇ'ｓ  ｍｏｄｕｌｕｓ）を有することができる。
【００５６】
インターポーザ２００ａ、２００ｂは、高い有効ヤング率を有するほど、セラミック本体１１０のアコースティックノイズをより大きく低減させることができる。
【００５７】
したがって、本発明の一実施形態による積層セラミック電子部品は、比較的厚い上側の厚さＢ１及び／又は比較的厚い下側の厚さＢ２を有する第１及び第２端子電極２２１、２２２を含み、比較的薄い厚さＡを有する絶縁本体２１０を含むか、又は比較的薄い厚さＣを有するインターポーザ２００を含むことができる。
【００５８】
具体的には、絶縁本体２１０よりも上側に位置する第１及び第２端子電極２２１、２２２のそれぞれの厚さをＢ１、絶縁本体２１０よりも下側に位置する第１及び第２端子電極２２１、２２２のそれぞれの厚さをＢ２、及びインターポーザ２００ａ、２００ｂの厚さをＣとするとき、［（Ｂ１＋Ｂ２）／２］は１０μｍ以上Ｃ／２未満、Ｃは（Ｂ１＋Ｂ２）超過８０μｍ以下、及びＡは６０μｍ以下であることができる。
【００５９】
これにより、インターポーザ２００ａ、２００ｂの有効ヤング率が高くなり、セラミック本体１１０のアコースティックノイズは低減されることができる。
【００６０】
例えば、［（Ｂ１＋Ｂ２）／２］がＢであるとき、Ｂは１０μｍ以上２０μｍ以下、Ｃは５５μｍ以上８０μｍ以下、及びＡは１５μｍ以上６０μｍ以下であることができる。
【００６１】
すなわち、絶縁本体２１０の厚さＡが薄すぎるか、又はインターポーザ２００ａ、２００ｂの厚さＣが薄すぎるため生じ得るインターポーザ２００ａ、２００ｂの強度低下を防ぐことができ、これに伴うアコースティックノイズの低下も防ぐことができる。
【００６２】
また、第１及び第２端子電極２２１、２２２の上側及び下側の厚さＢ１、Ｂ２が厚いにもかかわらず、積層セラミック電子部品の全厚さＥを厚くする必要がなく、積層セラミック電子部品の薄型化及び／又は小型化を容易に実現することができる。
【００６３】
つまり、第１及び第２端子電極２２１、２２２の厚さＢ１、Ｂ２ならびに絶縁本体２１０の厚さＡを下記の表１〜表３に基づいて最適化することにより、本発明の一実施形態による積層セラミック電子部品は、アコースティックノイズをさらに大きく低減させることができる。ここで、絶縁本体２１０は、エポキシ（ｅｐｏｘｙ）を最も多く含有し、第１及び第２端子電極２２１、２２２は、Ｃｕを最も多く含有する。
【００６４】
表１は、上部電極の厚さＢ１と下部電極の厚さＢ２の平均厚さＢが１０μｍである場合に、絶縁本体の厚さＡ及びインターポーザの厚さＣによるアコースティックノイズ（ＡＮ）を示すものである。
【００６５】
【表１】
2020065036.tif 000003
【００６６】
表２は、上部電極の厚さＢ１と下部電極の厚さＢ２の平均厚さＢが１５μｍである場合に、絶縁本体の厚さＡ及びインターポーザの厚さＣによるアコースティックノイズ（ＡＮ）を示すものである。
【００６７】
【表２】
2020065036.tif 000004
【００６８】
表３は、上部電極の厚さＢ１と下部電極の厚さＢ２の平均厚さＢが２０μｍである場合に、絶縁本体の厚さＡ及びインターポーザの厚さＣによるアコースティックノイズ（ＡＮ）を示すものである。
【００６９】
【表３】
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【００７０】
表１を参照すると、Ｂが１０μｍであるとき、アコースティックノイズ（ＡＮ）は、Ａが６０μｍである場合に最も大きく低減されることができる。
【００７１】
表２を参照すると、Ｂが１５μｍであるとき、アコースティックノイズ（ＡＮ）は、Ａが４０μｍである場合に最も大きく低減されることができる。
【００７２】
表３を参照すると、Ｂが２０μｍであるとき、アコースティックノイズ（ＡＮ）は、Ａが２０μｍである場合に最も大きく低減されることができる。
【００７３】
すなわち、Ｂが１０μｍ以上２０μｍ以下であるとき、アコースティックノイズ（ＡＮ）の最適な点分布推定は、Ｂの５μｍ増加／減少によるＡの２０μｍ減少／増加として表現されることができる。
【００７４】
つまり、上記の最適な点分布推定において、（４×Ｂ＋Ａ）は常数であることができる。
【００７５】
ここで、上記最適な点分布推定においてＢが０であるとき、Ａは約１００μｍであるため、上記常数は約１００μｍであることができる。
【００７６】
したがって、上記最適な点分布推定は、［（４×Ｂ＋Ａ）＝１００μｍ］となり得る。ここで、Ｂの係数は、４よりもやや小さくてもよく、やや大きくてもよい。
【００７７】
つまり、Ｂが１０μｍ以上２０μｍ以下である場合、Ａは（１００μｍ−４．５Ｂ）以上（１００μｍ−３．５Ｂ）以下であることができる。これにより、アコースティックノイズ（ＡＮ）は大きく低減されることができる。
【００７８】
表１及び表２を参照すると、Ｂが１０μｍであり、Ａが（１００μｍ−４．５Ｂ）未満の５０μｍであるとき、アコースティックノイズ（ＡＮ）は、Ａが（１００μｍ−４．５Ｂ）の５５μｍである場合よりも大幅に増加する可能性がある。また、Ｂが１５μｍであり、Ａが（１００μｍ−４Ｂ）を超える５０μｍであるとき、アコースティックノイズ（ＡＮ）は、Ａが（１００μｍ−４Ｂ）である４０μｍである場合よりも大幅に増加する可能性がある。
【００７９】
したがって、Ｂが１０μｍ以上１５μｍ以下であり、Ａが（１００μｍ−４．５Ｂ）以上（１００μｍ−４Ｂ）以下を満たすと、本発明の一実施形態による積層セラミック電子部品及びインターポーザは、全厚さＥを減少させるとともに、アコースティックノイズ（ＡＮ）を大幅に減らすことができる。
【００８０】
表２及び表３を参照すると、Ｂが１５μｍであり、Ａが（１００μｍ−１３Ｂ／３）未満の３０μｍであるとき、アコースティックノイズ（ＡＮ）は、Ａが（１００μｍ−１３Ｂ／３）の３５μｍである場合よりも大幅に増加する可能性がある。また、Ｂが２０μｍであり、Ａが（１００μｍ−３．５Ｂ）を超える４０μｍであるとき、アコースティックノイズ（ＡＮ）は、Ａが（１００μｍ−３．５Ｂ）の３０μｍである場合よりも大幅に増加する可能性がある。
【００８１】
したがって、Ｂが１５μｍ以上２０μｍ以下であり、Ａが（１００μｍ−１３Ｂ／３）以上（１００μｍ−３．５Ｂ）以下を満たす場合、本発明の一実施形態による積層セラミック電子部品及びインターポーザは、全厚さＥを減少させるとともに、アコースティックノイズ（ＡＮ）を大幅に減らすことができる。
【００８２】
一方、表１〜表３を参照すると、ＢがＡの１／６倍以上４／３倍以下である場合、本発明の一実施形態による積層セラミック電子部品及びインターポーザは、全厚さＥを減少させるとともに、アコースティックノイズ（ＡＮ）を大幅に減らすことができる。
【００８３】
また、表１〜表３を参照すると、Ａがインターポーザの厚さＣの３／１１倍以上であり、１１／１５倍以下である場合、本発明の一実施形態による積層セラミック電子部品及びインターポーザは、全厚さＥを減少させるとともに、アコースティックノイズ（ＡＮ）を大幅に減らすことができる。
【００８４】
一方、設計に応じて、絶縁本体２１０よりも上側に位置する第１及び第２端子電極２２１、２２２のそれぞれの厚さＢ１と、絶縁本体２１０よりも下側に位置する第１及び第２端子電極２２１、２２２のそれぞれの厚さＢ２の平均値［（Ｂ１＋Ｂ２）／２］は、セラミック本体１１０よりも下側に位置する第１及び第２外部電極１３１、１３２のそれぞれの厚さＤ１より厚くてもよい。
【００８５】
セラミック本体１１０で発生したアコースティックノイズは、第１及び第２外部電極１３１、１３２の下側を介して第１及び第２端子電極２２１、２２２に伝播することができる。
【００８６】
この際、第１及び第２端子電極２２１、２２２が第１及び第２外部電極１３１、１３２よりも厚い厚さを有するため、第１及び第２端子電極２２１、２２２は、第１及び第２外部電極１３１、１３２の側面から、比較的高い剛性構造として作用することができる。
【００８７】
したがって、インターポーザ２００ａ、２００ｂは、第１及び第２端子電極２２１、２２２の高ヤング率を効率的に用いることにより、アコースティックノイズを大幅に減衰させることができる。
【００８８】
これにより、本発明の一実施形態による積層セラミック電子部品は、インターポーザ２００ａ、２００ｂの有効ヤング率を高めることで、セラミック本体１１０のアコースティックノイズを大幅に低減させることができる。
【００８９】
一方、図３ｂを参照すると、本発明の一実施形態による積層セラミック電子部品の全厚さＥは、積層セラミックキャパシタの全厚さＴ、半田の厚さ、及びインターポーザの厚さＣの和であってもよいが、設計に応じて変わり得る。
【００９０】
図４ａ〜図４ｃは、本発明の一実施形態による積層セラミック電子部品に含まれるインターポーザの様々な形態を例示する平面図である。
【００９１】
図４ａ〜図４ｃを参照すると、本発明の一実施形態による積層セラミック電子部品に含まれるインターポーザ２００ｃ、２００ｄ、２００ｅは、第１上部電極と第１下部電極の間を電気的に連結する第１ビア２１１ａ、２１１ｂ、２１１ｃと、第２上部電極と第２下部電極の間を電気的に連結する第２ビア２１２ａ、２１２ｂ、２１２ｃと、をさらに含むことができる。
【００９２】
図４ａを参照すると、第１及び第２ビア２１１ａ、２１２ａは、絶縁本体２１０の内部に円形の貫通孔の形で配置されることができる。
【００９３】
図４ｂを参照すると、第１及び第２ビア２１１ｂ、２１２ｂは、絶縁本体２１０の長さ方向の一端及び他端に半円の形で配置されることができる。
【００９４】
図４ｃを参照すると、第１及び第２ビア２１１ｃ、２１２ｃは、絶縁本体２１０のコーナーに１／４等分の円形で配置されることができる。
【００９５】
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【００９６】
１００  積層セラミック電子部品
１１０  セラミック本体
１１１  誘電体層
１２１、１２２  第１及び第２内部電極
１３１、１３２  第１及び第２外部電極
１４１、１４２  第１及び第２半田
２００  インターポーザ
２１０  絶縁本体
２１１、２１２  第１及び第２ビア
２２１、２２２  第１及び第２端子電極
２２１ａ、２２２ａ  第１及び第２上部電極
２２１ｂ、２２２ｂ  第１及び第２下部電極
３００  基板
３２１、３２２  第１及び第２電極パッド
【図１ａ】
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【図１ｂ】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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