(57)【要約】【課題】利得と線形性とを両立しやすい増幅装置を提供すること。【解決手段】増幅装置１は、基板１０に配置され、増幅器を構成するトランジスタＴ１と、増幅器に高周波信号を入力する入力端子ＲＦｉｎと、増幅器により増幅された高周波信号を出力する出力端子ＲＦｏｕｔと、基板１０に形成され、トランジスタＴ１のソースと接地との間に接続された第１インダクタＬ１と、基板１０に形成され、トランジスタＴ１のゲートと入力端子との間に接続された第２インダクタＬ２と、を備える。基板１０を平面視した場合に、第１インダクタＬ１と第２インダクタＬ２とが互いに重ならない。第１インダクタＬ１と第２インダクタＬ２とは、互いに磁界結合している。【選択図】図３
2020184691.tif 000002
【特許請求の範囲】
【請求項１】
基板に配置され、増幅器を構成するトランジスタと、
前記増幅器に高周波信号を入力する入力端子と、
前記増幅器により増幅された前記高周波信号を出力する出力端子と、
前記基板に形成され、前記トランジスタのソースと接地との間に接続された第１インダクタと、
前記基板に形成され、前記トランジスタのゲートと前記入力端子との間に接続された第２インダクタと、を備え、
前記基板を平面視した場合に、前記第１インダクタと前記第２インダクタとが互いに重ならない、
増幅装置。
【請求項２】
前記第１インダクタと前記第２インダクタとは、互いに磁界結合している、
請求項１に記載の増幅装置。
【請求項３】
前記第１インダクタおよび前記第２インダクタのうちの少なくとも一方のインダクタは、スパイラル状のインダクタである、
請求項１または２に記載の増幅装置。
【請求項４】
前記第１インダクタは、スパイラル状のインダクタであり、
前記第１インダクタの内周端が前記トランジスタのソースに接続され、前記第１インダクタの外周端が接地に接続されている、
請求項３に記載の増幅装置。
【請求項５】
前記第２インダクタは、スパイラル状のインダクタであり、
前記第２インダクタの内周端がトランジスタのゲートに接続され、前記第２インダクタの外周端が前記入力端子に接続されている、
請求項３に記載の増幅装置。
【請求項６】
前記基板に形成され、前記トランジスタのゲートと接地との間に接続された第３インダクタを、さらに備え、
前記基板を平面視した場合に、前記第１インダクタと前記第３インダクタとが互いに重ならない、
前記１から５のいずれか１項に記載の増幅装置。
【請求項７】
前記第１インダクタと前記第３インダクタとは、互いに磁界結合している、
請求項６に記載の増幅装置。
【請求項８】
前記第３インダクタは、スパイラル状のインダクタである、
請求項６または７に記載の増幅装置。
【請求項９】
前記第３インダクタの内周端が前記トランジスタのゲートに接続され、前記第３インダクタの外周端が接地に接続されている、
請求項８に記載の増幅装置。
【請求項１０】
前記第２インダクタと並列に接続された第１キャパシタをさらに備える、
請求項１から９のいずれか１項に記載の増幅装置。
【請求項１１】
前記第２インダクタと前記第１キャパシタとで構成される共振回路の共振周波数が、前記トランジスタによって構成される前記増幅器の動作周波数帯域の高域側の外部にある、
請求項１０に記載の増幅装置。
【請求項１２】
前記第３インダクタと直列に接続された第２キャパシタをさらに備える、
請求項１から１１のいずれか１項に記載の増幅装置。
【請求項１３】
前記第３インダクタと前記第２キャパシタとで構成される共振回路の共振周波数が、前記トランジスタによって構成される前記増幅器の動作周波数帯域の低域側の外部にある、
請求項１２に記載の増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は増幅装置に関する。
【背景技術】
【０００２】
従来、無線端末装置などの各種の通信装置において、無線周波数の送信信号を増幅する電力増幅モジュールが用いられている（例えば、特許文献１）。
【０００３】
特許文献１には、２つの増幅器がカスコード接続されて構成された増幅回路と、増幅器のゲートに直列に接続された第１インダクタ、および、増幅器のゲートとグランドとの間に接続されたインダクタを含む入力整合回路と、を備える低雑音増幅システムが開示されている（例えば、特許文献１の図４１Ａ）。
【０００４】
増幅器のソースには第２インダクタが接続されており、第１インダクタと第２インダクタとを磁界結合させることで負帰還をかけて、低雑音増幅システムの線形性を改善している。第１インダクタと第２インダクタとは、互いに重なるように（インターリーブしあうように）配置されている（例えば、特許文献１の図４３）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２０１８／０２２６３６７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
負帰還回路を構成するインダクタ同士を上記のように配置すると、インダクタ同士が強く磁界結合するため高い線形性を得られる一方、強い電界結合も生じるために、増幅器のゲート・ソース間に寄生キャパシタンスが発現して増幅回路の利得が大きく低下してしまう。そのため、近年利用される比較的高い周波数帯域での通信に求められる、利得と線形性との両立が困難である。
【０００７】
そこで、本発明は、利得と線形性とを両立しやすい増幅装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一態様に係る増幅装置は、基板に配置され、増幅器を構成するトランジスタと、前記増幅器に高周波信号を入力する入力端子と、前記増幅器により増幅された前記高周波信号を出力する出力端子と、前記基板に形成され、前記トランジスタのソースと接地との間に接続された第１インダクタと、前記基板に形成され、前記トランジスタのゲートと前記入力端子との間に接続された第２インダクタと、を備え、前記基板を平面視した場合に、前記第１インダクタと前記第２インダクタとが互いに重ならない。
【発明の効果】
【０００９】
上述の増幅装置によれば、第１インダクタと第２インダクタとの間に、ある程度大きな磁界結合を設けた場合でも電界結合は大きくなりにくいので、トランジスタのゲート−ソース間に発生する寄生キャパシタンスが抑制される。これにより、トランジスタの等価的な遮断周波数が低下しにくくなるので、増幅器の利得の低下が小幅に抑えられると同時に、第１インダクタと第２インダクタとの磁界結合を介した負帰還により増幅器の線形性を向上できる。その結果、利得と線形性とを両立しやすい増幅装置が得られる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る増幅装置の回路構成の一例を示す回路図である。
【図２】実施の形態１に係る増幅装置の回路構成の他の一例を示す回路図である。
【図３】実施の形態１に係る増幅装置の主要な回路要素の配置の一例を示すレイアウト図である。
【図４】比較例に係る増幅装置の回路構成の一例を示す回路図である。
【図５】比較例に係る増幅装置のインダクタの配置の一例を示すレイアウト図である。
【図６】実施例に係る増幅装置の利得の一例を比較例と対比して示すグラフである。
【図７】実施の形態２に係る増幅装置の回路構成の一例を示す回路図である。
【図８】実施の形態２に係る増幅装置の主要な回路要素の配置一例を示すレイアウト図である。
【図９】実施の形態３に係る増幅装置の回路構成の一例を示す回路図である。
【図１０】実施の形態３に係る増幅装置の主要な回路要素の配置一例を示すレイアウト図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態などは、一例であり、本発明を限定する主旨ではない。
【００１２】
また、以下の実施の形態において「接続する」という記述は、２個以上の対象物または対象物の部分を、互いに、直接、もしくは１個以上の部品または回路要素を介して接続することを意味する。「磁界結合」および「電界結合」という記述は、磁界および電界がそれぞれ重要な働きをする電磁気的な結合を意味する。
【００１３】
また、本発明は、高周波信号の増幅器の、特に入力部の高周波的動作に主眼を置いたものであるため、冗長を避けるため、バイアス回路の説明や出力部の説明は省略している場合がある。
【００１４】
レイアウト図は発明の趣旨を伝える目的であるため、主要部以外を省略している場合がある。またレイアウト図間の縮尺は同一とは限らない。レイアウト図内における線路の太さの関係や比率は厳密を求めるものではない。
【００１５】
（実施の形態１）
実施の形態１に係る増幅装置について、インダクタ間の磁界結合によって形成される負帰還を有する増幅装置の例を挙げて説明する。
【００１６】
図１は、実施の形態１に係る増幅装置の回路構成の一例を示す回路図である。図１に示されるように、増幅装置１は、トランジスタＴ１、Ｔ２、インダクタＬ１、Ｌ２、Ｌ３、キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、リアクタンス素子Ｘ１、および抵抗Ｒ１を備える。
【００１７】
トランジスタＴ１、Ｔ２は、一例として、カスコード増幅器を構成している。トランジスタＴ１は、カスコード増幅器の初段のトランジスタである。なお、増幅器は、カスコード増幅器には限られない。例えば、トランジスタＴ１が単独でソース接地型の増幅器を構成していてもよい。
【００１８】
トランジスタＴ１のソースと接地（図１において小さい三角形で示される）との間にインダクタＬ１が接続されている。インダクタＬ１を設けることで、負帰還をかけて安定性を向上し、同時に、トランジスタＴ１の入力インピーダンス整合も取りやすくできる。
【００１９】
トランジスタＴ１のゲートと入力端ＲＦｉｎとの間にインダクタＬ２が接続されている。インダクタＬ２を設けることで、他の回路素子とも併せて、トランジスタＴ１の入力インピーダンスを入出力用の特性インピーダンスに整合させることができる。
【００２０】
インダクタＬ１とインダクタＬ２とは、負帰還を形成するように磁界結合している。インダクタＬ１とインダクタＬ２とが磁界結合していることで、高利得の周波数において利得が抑えられ、一定周波数範囲にわたって利得が均一化するため、帯域内の利得リプルが抑圧される。また、負帰還により増幅の線形性が高まるため、３次入力インターセプトポイントＩＩＰ３が増大するなど、増幅歪が減少する。
【００２１】
また、インダクタＬ１とインダクタＬ２との磁界結合によって負帰還を形成するので、抵抗器などの損失素子が帰還路に含まれない。そのため、負帰還のない場合と比較して雑音指数（ＮＦ）の増大がなく、抵抗器による負帰還の場合と比較して雑音指数を低減できる。
【００２２】
インダクタＬ２と並列にキャパシタＣ１が接続されている。インダクタＬ２とキャパシタＣ１とは、共振回路２０を構成している。共振回路２０の共振周波数は、トランジスタＴ１、Ｔ２によって構成される増幅器の動作帯域の高域側の帯域外にある。
【００２３】
共振回路２０においてインダクタＬ２とキャパシタＣ１とが並列共振することで、高周波側の帯域外の不要波を高インピーダンスで反射して、トランジスタＴ１への侵入を防ぐことができるので、帯域外（高域側）の減衰を増大させることができる。
【００２４】
共振回路２０とトランジスタＴ１のゲートとの間に、トランジスタＴ１のゲートにおける直流阻止用のキャパシタＣ３が接続されている。
【００２５】
トランジスタＴ１のゲートと接地の間にインダクタＬ３が接続されている。インダクタＬ３と直列にキャパシタＣ２が接続されている。インダクタＬ３とキャパシタＣ２とは、共振回路３０を構成している。共振回路３０の共振周波数は、トランジスタＴ１、Ｔ２によって構成される増幅器の動作帯域の低域側の帯域外にある。
【００２６】
共振回路３０においてインダクタＬ３とキャパシタＣ２とが直列共振することで、低周波側の帯域外の不要波を短絡で反射して、トランジスタＴ１への侵入を防ぐことができるので、帯域外（低域側）の減衰を増大させることができる。
【００２７】
トランジスタＴ２のソースはトランジスタＴ１のドレインに接続されている。トランジスタＴ２のゲートは第１バイアス端Ｂｉａｓ１に接続されている。第１バイアス端Ｂｉａｓ１と接地との間にキャパシタＣ４が接続されている。トランジスタＴ１のゲートは抵抗Ｒ１を介して第２バイアス端Ｂｉａｓ２に接続されている。
【００２８】
トランジスタＴ２のドレインと出力端ＲＦｏｕｔと間にトランジスタＴ２のドレインにおける直流阻止と整合用のキャパシタＣ５が接続されている。トランジスタＴ２のドレインと接地との間にトランジスタＴ２のドレインの整合用のリアクタンス素子Ｘ１が接続されている。リアクタンス素子Ｘ１と接地との間にキャパシタＣ６が接続されている。リアクタンス素子Ｘ１とキャパシタＣ６との接続点は第３バイアス端Ｂｉａｓ３に接続されている。
【００２９】
上述のように構成された増幅装置１は、第１バイアス端Ｂｉａｓ１、第２バイアス端Ｂｉａｓ２、および第３バイアス端Ｂｉａｓ３に所定のバイアスが供給されたとき、入力端ＲＦｉｎに供給されるＲＦ信号を増幅し、増幅されたＲＦ信号を出力端ＲＦｏｕｔから出力する
なお、実施の形態１に係る増幅装置において、共振回路２０、３０は必須ではない。
【００３０】
図２は、実施の形態１に係る増幅装置の回路構成の他の一例を示す回路図である。図２に示されるように、増幅装置１ａは、図１の増幅装置１と比べて、キャパシタＣ１、Ｃ２が削除される。増幅装置１ａには、増幅装置１での共振回路２０、３０がない。
【００３１】
増幅装置１、１ａの回路要素は、基板に形成または実装されている。
【００３２】
図３は、増幅装置１における主要な回路要素の配置の一例を示すレイアウト図である。図３では、基板１０を平面視した場合に見られる回路要素の配置を、図１で用いた符号と同一の符号を付して示している。図１で示されたいくつかの回路要素は、図３では省略される。なお、増幅装置１ａにおける主要な回路要素の配置は、キャパシタＣ１、Ｃ２が削除される点を除き、図３に示される増幅装置１ａの主要な回路要素の配置と同一である。したがって、図３での説明の要部は、増幅装置１ａについても成り立つ。
【００３３】
基板１０は、例えば、セラミックス材料または樹脂材料からなる複数の基材層が積層された多層のプリント基板であってもよく、シリコンまたはガリウムヒ素などの半導体材料からなる半導体基板であってもよい。半導体基板は、半導体材料の下層に絶縁膜が形成されたＳＯＩ（シリコン  オン  インシュレータ）基板であってもよい。
【００３４】
インダクタＬ１、Ｌ２、Ｌ３は、基板１０に形成された配線導体によって構成される。配線導体は、例えば、アルミニウム、銅、または銀を含有する金属材料、合金、または複数種の金属層の積層体で構成される。配線導体は、基板１０がプリント基板の場合、プリント基板の内層または表層に形成された金属箔で構成されてもよく、基板１０が半導体基板の場合、半導体基板上に設けられる配線層に形成された金属膜で構成されてもよい。
【００３５】
キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６（Ｃ４、Ｃ６は図３には示さず）、トランジスタＴ１、Ｔ２、およびリアクタンス素子Ｘ１（図３には示さず）は、基板１０に形成された所定の構造体で構成されてもよく、基板１０とは別体の部品で構成され基板１０に実装されてもよい。
【００３６】
接地電極ＧＮＤは、基板１０の表層に形成された外部接続用の電極であり、図１の接地に対応する。
【００３７】
図３の例では、インダクタＬ１、Ｌ２、Ｌ３は、一定方向に１回以上周回し続ける形状の配線導体で構成されるスパイラルインダクタである。スパイラルインダクタを構成する配線導体の周回時の軌跡の形状は、直径を連続または断続的に変える円状であってもよいし、辺長を連続または断続的に変える多角形状であってもよい。配線導体の幅または隣接する配線導体間のギャップを連続的または角毎や周毎などで断続的に変えてもよい。
【００３８】
基板１０を平面視した場合に、インダクタＬ１、Ｌ２は互いに重ならない。同様に、基板１０を平面視した場合に、インダクタＬ１、Ｌ３は互いに重ならず、インダクタＬ２、Ｌ３は互いに重ならない。
【００３９】
ここで、「２つのインダクタが互いに重ならない」という記述は、基板１０を平面視した場合に、一方のインダクタを構成する配線導体のうち最外周に位置する配線導体で囲まれた領域内に、他方のインダクタを構成する配線導体が存在しないことを意味する。「２つのインダクタが互いに重ならない」という記述は、「２つのインダクタが互いの側方に配置されている」と言い換えることができる。
【００４０】
インダクタＬ１、Ｌ２の最外周の配線導体同士の距離は、インダクタＬ１、Ｌ２同士が所望の負帰還を形成するために適した大きさで磁界結合するように設計される（図３の点線円１１）。インダクタＬ１、Ｌ２を互いに重ならないように配置するので、インダクタＬ１、Ｌ２同士を近接させて、インダクタＬ１、Ｌ２間にある程度大きな磁界結合を設けた場合でも、電界結合が大きくなりにくい。
【００４１】
このように構成された増幅装置１、１ａの効果について、比較例に係る増幅装置との対比に基づいて説明する。
【００４２】
図４は、比較例に係る増幅装置の回路構成の一例を示す回路図である。図４に示されるように、増幅装置９は、図１の増幅装置１と比べて、インダクタＬ３に代えてインダクタＬ４を有し、キャパシタＣ３の配置が変更され、かつキャパシタＣ１が省略される点で相違する。
【００４３】
インダクタＬ４は、トランジスタＴ１のゲートと入力端ＲＦｉｎとの間に、インダクタＬ２と直列に接続される。キャパシタＣ３は、入力端ＲＦｉｎとインダクタＬ４との間に接続される。増幅装置９には、増幅装置１での共振回路２０、３０がない。
【００４４】
図５は、増幅装置９のインダクタＬ１、Ｌ２の配置の一例を示すレイアウト図である。図５の例では、増幅装置９のインダクタＬ１、Ｌ２は、特許文献１に開示される低雑音増幅システムでの第１インダクタと第２インダクタとの配置に倣い、互いに重なるように配置されている。
【００４５】
上述した増幅装置１、１ａ、および９に基づいて次の４種類の増幅装置（実施例１、２および比較例１、２）を設定し、増幅装置ごとに利得の周波数特性を求めた。
【００４６】
実施例１：増幅装置１の回路構成（図１）を有し、インダクタＬ１、Ｌ２が互いに重ならないように配置されている（図３）増幅装置。
【００４７】
実施例２：増幅装置１ａの回路構成（図２）を有し、インダクタＬ１、Ｌ２が互いに重ならないように配置されている（図３）増幅装置。
【００４８】
比較例１：増幅装置９の回路構成（図４）を有し、インダクタＬ１、Ｌ２が互いに重なって配置されている（図５）増幅装置。
【００４９】
比較例２：比較例１の増幅装置において、インダクタＬ１、Ｌ２が互いに磁界結合していないとした増幅装置。
【００５０】
図６は、実施例１、２および比較例１、２の増幅装置の利得の一例を表すグラフである。
【００５１】
図６に示されるように、比較例２では、比較例１、実施例１、２と比べて、より大きな利得が得られるが、線形性（例えば、３次入力インターセプトポイントＩＩＰ３の値）については比較例１、実施例１、２に劣ることが確かめられている（図示せず）。線形性を改善するために、比較例１、実施例１、２では、インダクタＬ１、Ｌ２間の磁界結合による負帰還が設けられる。負帰還を設けることにより、利得が一定程度低下するとともに、線形性が改善される。
【００５２】
比較例１では、実施例１、２と比べて、比較例２からの利得の低下量がより大きい。これは、次の理由によるものと考えられる。
【００５３】
インダクタＬ１、Ｌ２間の磁界結合による負帰還を設ける際、インダクタＬ１、Ｌ２間に発生する電界結合によって、トランジスタＴ１のゲート−ソース間に寄生キャパシタンスＣＰが生じることで、トランジスタＴ１の等価的な遮断周波数が低下する。
【００５４】
寄生キャパシタンスＣＰがある場合のトランジスタＴ１の等価的な遮断周波数ｆＴ’は、（式１）で表される。
【００５５】
【数１】
2020184691.tif 000003
【００５６】
ここで、ｆＴはトランジスタＴ１の元の（つまり、寄生キャパシタンスＣＰがない場合の）遮断周波数である。ＣＧＳはトランジスタＴ１のゲート−ソース間キャパシタンスであり、ＣＧＤはトランジスタＴ１のゲート−ドレイン間キャパシタンスである。
【００５７】
（式１）から、寄生キャパシタンスＣＰが大きいほど、等価的な遮断周波数ｆＴ’は元の遮断周波数ｆＴより小さくなる。例えば、寄生キャパシタンスＣＰが、ゲート−ソース間キャパシタンスＣＧＳとゲート−ドレイン間キャパシタンスＣＧＤとの和と同程度の場合でさえ、等価的な遮断周波数ｆＴ’は元の遮断周波数ｆＴの１／２程度にまで下がってしまう。その結果、負帰還に活用すべき余剰の利得も大幅に減じてしまう。
【００５８】
比較例１では、インダクタＬ１、Ｌ２が互いに重なって配置されているので、実施例１、２と比べて、インダクタＬ１、Ｌ２間に大きな電界結合が生じやすい。そのため、実施例１、２と比べてより大きな寄生キャパシタンスＣＰが生じることで、等価的な遮断周波数ｆＴ’が低下し、利得がより大幅に低下したと考えられる。
【００５９】
また、寄生キャパシタンスＣＰがある場合に、ノイズマッチとゲインマッチとを両立するためにインダクタＬ１に必要とされるインダクタンス値Ｌ１’は、（式２）で表される。
【００６０】
【数２】
2020184691.tif 000004
【００６１】
ここで、Ｌ１は、寄生キャパシタンスＣＰがない場合に、ノイズマッチとゲインマッチとを両立するためにインダクタＬ１に必要とされる元のインダクタンス値である。
【００６２】
（式２）から、寄生キャパシタンスＣＰが大きいほど、インダクタＬ１に必要とされるインダクタンス値Ｌ１’は元のインダクタンス値Ｌ１より大きくなる。例えば、寄生キャパシタンスＣＰが、ゲート−ソース間キャパシタンスＣＧＳとゲート−ドレイン間キャパシタンスＣＧＤとの和と同程度の場合でさえ、インダクタＬ１に必要とされるインダクタンス値Ｌ１’は元のインダクタンス値Ｌ１の２倍程度にまで増えてしまう。その結果、インダクタＬ１が大型化してしまう。インダクタＬ１が大型化することで、不要の寄生キャパシタンスＣＰがさらに増大する懸念もある。
【００６３】
そこで、実施例１、２では、インダクタＬ１、Ｌ２が互いに重ならないように配置される。言い換えれば、インダクタＬ１、Ｌ２が互いの側方に配置される。
【００６４】
これにより、インダクタＬ１、Ｌ２間にある程度大きな磁界結合を設けた場合でも、インダクタＬ１、Ｌ２間の電界結合が大きくなりにくいので、トランジスタＴ１のゲート−ソース間に発生する寄生キャパシタンスＣＰが抑制される。その結果、等価的な遮断周波数ｆＴ’が低下しにくくなり、利得の低下が小幅に抑えられる。利得の低下が抑制された分を負帰還に充当し、さらなる線形性の向上を図ることができる。
【００６５】
図６に示されるように、増幅器の動作帯域内において、実施例１、２での利得はいずれも比較例１での利得より大きい。つまり、図６から、実施例１、２での利得の比較例２からの利得の低下は、比較例１での利得の比較例２からの低下と比べて、小幅に抑えられていることが確認できる。
【００６６】
特に、実施例１では、共振回路２０、３０により、増幅器の動作帯域外での大きな減衰（図６で増幅器の動作帯域外に見られるノッチ）を確保している。これにより、実施例１では、実施例２と比べて、利得の周波数選択性が向上する。
【００６７】
共振回路２０、３０は、増幅器の動作帯域外に増幅器の通過特性上の減衰極を形成することにより、動作帯域外の不要波を減衰させる。共振回路２０、３０は、インダクタＬ２、Ｌ３とキャパシタＣ１、Ｃ２というわずかな回路要素で構成されるので、増幅装置１の他の電気特性を大きく損なうことなく、動作帯域外での減衰の不足を解消することができる。
【００６８】
なお、インダクタＬ１、Ｌ３の最外周の配線導体同士の距離も、インダクタＬ１、Ｌ３同士が所望の負帰還を形成するために適した大きさで磁界結合するように設計される。インダクタＬ１、Ｌ３を互いに重ならないように配置するので、インダクタＬ１、Ｌ３同士を近接させて、インダクタＬ１、Ｌ３間にある程度大きな磁界結合を設けた場合でも、電界結合が大きくなりにくいので、トランジスタＴ１のゲート−ソース間に発生する寄生キャパシタンスＣＰが抑制される。その結果、等価的な遮断周波数ｆＴ’が低下しにくくなり、利得の低下が小幅に抑えられる。利得の低下が抑制された分を負帰還に充当し、さらなる線形性の向上を図ることができる。
【００６９】
以下、図３に示されるレイアウトの細部について補足する。
【００７０】
図３に示されるように、インダクタＬ１の内周端がトランジスタＴ１のソースに接続され、インダクタＬ１の外周端が接地に接続されていてもよい。
【００７１】
インダクタＬ１の外周端が接地に接続されることにより、インダクタＬ１の外周部分で発生する電界が小さくなるので、インダクタＬ１とインダクタＬ２との不要の電界結合による寄生キャパシタンスＣＰの発生が抑制される。
【００７２】
また、インダクタＬ２の内周端がトランジスタＴ１のゲートに接続され、インダクタＬ２の外周端が入力端ＲＦｉｎに接続されていてもよい。
【００７３】
インダクタＬ２の外周端が入力端ＲＦｉｎに接続されることにより、インダクタＬ２の外周部分で発生する電界が小さくなるので、インダクタＬ２とインダクタＬ１との不要の電界結合による寄生キャパシタンスＣＰの発生が抑制される。
【００７４】
また、インダクタＬ３の内周端がトランジスタＴ１のゲートに接続され、インダクタＬ３の外周端が接地に接続されていてもよい。
【００７５】
インダクタＬ３の外周端が接地に接続されることにより、インダクタＬ３の外周部分で発生する電界が小さくなるので、インダクタＬ３とインダクタＬ１との不要の電界結合による寄生キャパシタンスＣＰの発生が抑制される。
【００７６】
また、インダクタＬ１、Ｌ２、Ｌ３をスパイラルインダクタとすることで、集積回路装置への組み込みが容易になる。さらに、インダクタＬ１、Ｌ２、Ｌ３同士を略同一面に配置することで、投影面積の重なりを小さくすることができ、電界結合を減少させられ、増幅器の利得の確保や小型化に有利となる。
【００７７】
（実施の形態２）
実施の形態２に係る増幅装置について、インダクタ間の磁界結合によって形成される負帰還を有する増幅装置の例を挙げて説明する。
【００７８】
図７は、実施の形態２に係る増幅装置の回路構成の一例を示す回路図である。図７に示されるように、増幅装置２は、図１の増幅装置１と比べて、キャパシタＣ１が削除される点で相違する。増幅装置２には、増幅装置１での共振回路２０がない。
【００７９】
図８は、増幅装置２における主要な回路要素の配置の一例を示すレイアウト図である。図８では、基板１０を平面視した場合に見られる回路要素の配置を、図７で用いた符号と同一の符号を付して示している。図７で示されたいくつかの回路要素は、図８では省略される。基板１０および各種の回路要素の材料および構成は、図３での説明と同一のため、詳細な説明を省略する。
【００８０】
図８のレイアウトは、図３のレイアウトと比べて、インダクタＬ１の形状において相違する。増幅回路２でのインダクタＬ１は、線状の配線導体で構成される。配線導体の形状は、直線を主体とする形状であってもよいし、屈曲していてもよいが、一定方向に１回以上周回し続ける形状は除外される。図８の例では、インダクタＬ１は、屈曲のある線状の（スパイラル状ではない）配線導体で構成されている。
【００８１】
増幅装置２の回路構成（図７）およびレイアウトによっても、実施の形態１で増幅装置１（実施例１、２）について説明した効果と同等の効果が得られる。すなわち、増幅装置２においても、インダクタＬ１、Ｌ２が互いに重ならないように配置される。言い換えれば、インダクタＬ１、Ｌ２が互いの側方に配置される。
【００８２】
これにより、インダクタＬ１、Ｌ２間にある程度大きな磁界結合を設けた場合でも、インダクタＬ１、Ｌ２間の電界結合が大きくなりにくいので、トランジスタＴ１のゲート−ソース間に発生する寄生キャパシタンスＣＰが抑制される。その結果、トランジスタＴ１の等価的な遮断周波数ｆＴ’が低下しにくくなり、利得の低下が小幅に抑えられる。利得の低下が抑制された分を負帰還に充当し、さらなる線形性の向上を図ることができる。
【００８３】
このように、増幅装置２によっても、増幅装置１と同様、利得と線形性とを両立しやすい増幅装置が得られる。
【００８４】
以下、図８に示されるレイアウトの細部について補足する。
【００８５】
インダクタＬ１は、トランジスタＴ１のソース側に位置する第１部分（図８での右側部分）と接地側に位置する第２部分（図８での左側部分）とを有している。インダクタＬ２は、インダクタＬ１の第１部分（図８での右側部分）と比べて、インダクタＬ１の第２部分（図８での左側部分）に近接して配置されている（図８の点線円１２）。
【００８６】
インダクタＬ１の主面を、スパイラルインダクタであるインダクタＬ２の巻き面と平行とすることで、対向面の面積を最小とすることができ、不要の電界結合による不要の寄生キャパシタンスＣＰの発生を最小限にできる。
【００８７】
インダクタＬ１の接地側に位置する第２部分と、インダクタＬ２とが対向していてもよい。
【００８８】
これにより、接地側にあるために発生する電界が小さいインダクタＬ１の第２部分とインダクタＬ２とが対向するので、インダクタＬ２との不要の電界結合による寄生キャパシタンスＣＰの発生が抑制される。
【００８９】
また、インダクタＬ２の内周端がトランジスタＴ１のゲートに接続され、インダクタＬ２の外周端が入力端ＲＦｉｎに接続されていてもよい。
【００９０】
インダクタＬ２の外周端が接地に接続されることにより、インダクタＬ２の外周部分で発生する電界が小さくなるので、インダクタＬ１との不要の電界結合による寄生キャパシタンスＣＰの発生が抑制される。
【００９１】
（実施の形態３）
実施の形態３に係る増幅装置について、インダクタ間の磁界結合によって形成される負帰還を有する増幅装置の例を挙げて説明する。
【００９２】
図９は、実施の形態３に係る増幅装置の回路構成の一例を示す回路図である。図９に示されるように、増幅装置３は、図１の増幅装置１と比べて、インダクタＬ２およびキャパシタＣ１が削除され、抵抗Ｒ１がインダクタＬ３とキャパシタＣ２との接続点と第２バイアス端Ｂｉａｓ２との間に接続され、かつキャパシタＣ３の配置が変更される点で相違する。増幅装置３には、増幅装置１での共振回路２０がない。
【００９３】
増幅装置３では、インダクタＬ１とインダクタＬ３とが、負帰還を形成するように磁界結合している。増幅装置３では、インダクタＬ１とインダクタＬ３との磁界結合による負帰還によって、増幅器の線形性が向上する。
【００９４】
図１０は、増幅装置３における主要な回路要素の配置の一例を示すレイアウト図である。図１０では、基板１０を平面視した場合に見られる回路要素の配置を、図９で用いた符号と同一の符号を付して示している。図９で示されたいくつかの回路要素は、図１０では省略される。基板１０および各種の回路要素の材料および構成は、図３での説明と同一のため、詳細な説明を省略する。
【００９５】
図１０の例では、基板１０を平面視した場合に、インダクタＬ１、Ｌ３は互いに重ならない。言い換えれば、インダクタＬ１、Ｌ３は互いの側方に配置されている。
【００９６】
インダクタＬ１、Ｌ３の最外周の配線導体同士の距離は、インダクタＬ１、Ｌ３同士が所望の負帰還を形成するために適した大きさで磁界結合するように設計される（図１０の点線円１３）。インダクタＬ１、Ｌ３を互いに重ならないように配置するので、インダクタＬ１、Ｌ３同士を近接させて、インダクタＬ１、Ｌ３間にある程度大きな磁界結合を設けた場合でも、電界結合が大きくなりにくいので、トランジスタＴ１のゲート−ソース間に発生する寄生キャパシタンスＣＰが抑制される。その結果、等価的な遮断周波数ｆＴ’が低下しにくくなり、利得の低下が小幅に抑えられる。利得の低下が抑制された分を負帰還に充当し、さらなる線形性の向上を図ることができる。
【００９７】
このように、インダクタＬ２を備えない増幅装置３によっても、増幅装置１、２と同様、利得と線形性とを両立しやすい増幅装置が得られる。
【００９８】
以上、本発明の実施の形態に係る増幅装置について説明したが、本発明は、個々の実施の形態には限定されない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つ又は複数の態様の範囲内に含まれてもよい。
【産業上の利用可能性】
【００９９】
本発明は、増幅装置として、各種の通信装置に広く利用できる。
【符号の説明】
【０１００】
１、１ａ、２、３、９  増幅装置
１０  基板
２０、３０  共振回路
ＢＣ  バイアス回路
Ｂｉａｓ１  第１バイアス端
Ｂｉａｓ２  第２バイアス端
Ｂｉａｓ３  第３バイアス端
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６  キャパシタ
ＧＮＤ  接地電極
Ｌ１、Ｌ２、Ｌ３、Ｌ４  インダクタ
Ｍ  磁界結合
Ｒ１  抵抗
ＲＦｉｎ  入力端
ＲＦｏｕｔ  出力端
Ｔ１、Ｔ２  トランジスタ
Ｘ１  リアクタンス素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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