(57)【要約】【課題】半導体基板上に設ける場合に、設置面積を低減しつつ、容量を確保することが可能な容量素子及び設置面積の少ない半導体素子基板及び電子機器を提供する。【解決手段】本開示の容量素子は、絶縁体基板の第１面から反対側の第２面に貫通するように形成された貫通孔の内周面において互いに対向するように配置された複数の導電膜層と、対向する一対の導電膜層間に形成された誘電体層と、を備え、前記複数の導電膜層のうち、いずれか少なくとも一つが容量素子を構成する一対の電極のうちいずれか一方として前記第２面側に形成された回路配線に接続可能とされている。【選択図】図１
2020141090.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体基板の第１面から反対側の第２面に貫通するように形成された貫通孔の内周面において互いに対向するように配置された複数の導電膜層と、
対向する一対の導電膜層間に形成された誘電体層と、を備え、
前記複数の導電膜層のうち、いずれか少なくとも一つが容量素子を構成する一対の電極のうちいずれか一方として前記第２面側に形成された回路配線に接続可能とされている、
容量素子。
【請求項２】
前記導電膜層は、少なくとも三つ以上設けられており、
二つの前記誘電体層及び一つの導電膜層を介して配置された前記導電膜層同士は、共通接続されている、
請求項１記載の容量素子。
【請求項３】
前記貫通孔と最外周側に形成された前記導電膜層との間に形成された絶縁体層を備えた、
請求項１記載の容量素子。
【請求項４】
絶縁体基板と、
前記絶縁体基板の第１面から反対側の第２面に貫通するように形成された貫通孔の内周面において互いに対向するように配置された複数の導電膜層と、対向する一対の導電膜層間に形成された誘電体層と、を有する容量素子と、備え、
前記複数の導電膜層のうち、いずれか少なくとも一つが容量素子を構成する一対の電極のうちいずれか一方として前記第２面側に形成された回路配線に接続されている、
半導体素子基板。
【請求項５】
前記導電膜層は、少なくとも三つ以上設けられており、
二つの前記誘電体層及び一つの導電膜層を介して配置された前記導電膜層同士は、共通接続されている、
請求項４記載の半導体素子基板。
【請求項６】
前記半導体素子基板は、前記絶縁体基板に設けられた貫通電極、ピラー電極あるいはバンプ電極を有し、
前記容量素子を構成している前記一対の電極のうち、いずれか他方は、前記絶縁体基板に設けられた貫通電極、ピラー電極あるいはバンプ電極に接続されている、
請求項４記載の半導体素子基板。
【請求項７】
前記絶縁体基板には、複数の前記貫通孔が設けられており、前記複数の貫通孔内に前記容量素子がそれぞれ形成され、一の前記容量素子の電極のいずれか一方は、他の前記容量素子の電極のいずれか他方に共通接続されている、
請求項４記載の半導体素子基板。
【請求項８】
前記絶縁体基板に積層された第２の絶縁体基板を有し、前記容量素子は、前記貫通孔を介して前記第２の絶縁体基板に形成された回路配線に電極が接続されている、
請求項４記載の半導体素子基板。
【請求項９】
絶縁体基板と、
前記絶縁体基板の第１面から反対側の第２面に貫通するように形成された貫通孔の内周面において互いに対向するように配置された複数の導電膜層と、対向する一対の導電膜層間に形成された誘電体層と、を備え、前記複数の導電膜層のうち、いずれか少なくとも一つが容量素子を構成する一対の電極のうちいずれか一方として前記第２面側に形成された回路配線に接続可能とされた容量素子を有する電子回路を備えた電子機器。
【請求項１０】
絶縁体基板と、前記絶縁体基板の第１面から反対側の第２面に貫通するように形成された貫通孔の内周面において互いに対向するように配置された複数の導電膜層と、対向する一対の導電膜層間に形成された誘電体層と、を有する容量素子と、備え、前記複数の導電膜層のうち、いずれか少なくとも一つが容量素子を構成する一対の電極のうちいずれか一方として前記第２面側に形成された回路配線に接続されている半導体素子基板を有する電子回路を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、容量素子、半導体素子基板及び電子機器に関する。
【背景技術】
【０００２】
従来、回路構成によっては、大容量の容量素子が必要とされている。
例えば、テスト済み補償のベア・ダイ（ＴＤ：Tested  Die）製品のロジックチップ内のチャージポンプ回路には、電源容量及び安定動作を確保するため、大規模容量素子が必要とされている。
【０００３】
ところで容量素子の容量（静電容量）は、容量素子として誘電体を介して対向配置された平行平板導体を想定した場合、平行平板導体の面積に比例している。
したがって、実際の容量素子においても、容量を大きくするためには、容量素子の設置面積も増大することとなっていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２０１０−５３０１２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、面積制約の大きい製品チップ内に大規模容量素子を搭載することは回路の高集積化に対する影響が大きく、次世代タイプのチップサイズシュリンクにおいて課題となることが容易に想定され、可能な限り容量素子の設置面積を縮小することが望まれている。
【０００６】
本開示は、このような状況に鑑みてなされたものであり、半導体基板上に設ける場合に、設置面積を低減しつつ、容量を確保することが可能な容量素子及び設置面積の少ない半導体素子基板及び電子機器を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本開示の容量素子は、絶縁体基板の第１面から反対側の第２面に貫通するように形成された貫通孔の内周面において互いに対向するように配置された複数の導電膜層と、対向する一対の導電膜層間に形成された誘電体層と、を備え、前記複数の導電膜層のうち、いずれか少なくとも一つが容量素子を構成する一対の電極のうちいずれか一方として前記第２面側に形成された回路配線に接続可能とされている。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態の容量素子を積層構造を有する半導体素子基板に適用した場合の部分断面図である。
【図２】第１実施形態の容量素子の製造プロセスの説明図（その１）である。
【図３】第１実施形態の容量素子の製造プロセスの説明図（その２）である。
【図４】第１実施形態の第１変形例の半導体素子の説明図である。
【図５】第１実施形態の第２変形例の半導体素子の説明図である。
【図６】第１実施形態の具体例の半導体素子基板における第１シリコン基板の外観図である。
【図７】第２実施形態の容量素子を積層構造を有する半導体素子基板に適用した場合の部分断面図である。
【図８】第３実施形態の容量素子を積層構造を有する半導体素子基板に適用した場合の部分断面図である。
【図９】第３実施形態の容量素子の製造プロセスの説明図（その１）である。
【図１０】第３実施形態の容量素子の製造プロセスの説明図（その２）である。
【図１１】上記各実施形態の容量素子及び半導体素子基板が適用された電子機器としてのディジタルスチルカメラの外観図である。
【発明を実施するための形態】
【０００９】
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
【００１０】
［１］第１実施形態
図１は、第１実施形態の容量素子を積層構造を有する半導体素子基板に適用した場合の部分断面図である。
半導体素子基板１０は、第１シリコン（Ｓｉ）基板１１と、第１シリコン基板１１の第１面（図中、下側の面）Ｐ１側に積層された半田レジスト層１２と、第１シリコン基板１１の第１面Ｐ１から第２面（図中、上側の面）Ｐ２側に貫通されてＴＳＶ（Through-  Silicon-Via）として形成された第１貫通孔１３−１に形成された容量素子１４と、シリコン基板１１の第１面Ｐ１から第２面（図中、上側の面）Ｐ２側に貫通されてＴＳＶとして形成された第２貫通孔１３−２に形成されたシリコン貫通電極１５と、第１シリコン基板１１の第２面Ｐ２上に積層された第１絶縁体層１６と、第１絶縁体層１６に積層された第２絶縁体層１７と、固体撮像素子が形成された第２シリコン基板１８と、第１絶縁体層１６内に形成され、容量素子１４の一方の電極に接続された上部電極１９と、第２絶縁体層１７内に形成され、上部電極１９に接続された第１配線２０と、第１絶縁体層１６内に形成され、シリコン貫通電極１５に接続された下部電極２１と、第２絶縁体層１７内に形成され、下部電極２１に接続された第２配線２２と、を備えている。
【００１１】
上記構成において、容量素子１４は、上部電極１９側を底側とみなした場合に、第１貫通孔１３−１内において有底円筒形状を有し、第１シリコン基板１１の第１面Ｐ１上で各部への配線がなされる第１導電膜層３３と、容量素子１４を構成する誘電体（絶縁体）として機能する誘電体層３２と、第１導電膜層３３に誘電体層３２を介して対向するとともに、第１貫通孔１３−１内において有底円筒形状を有し、第１シリコン基板１１の第１面Ｐ１上で各部への配線及びシリコン貫通電極１５への配線がなされる第２導電膜層３１と、を備えている。
【００１２】
また、シリコン貫通電極１５は、容量素子１４と同様に、第１貫通孔１３−２内において有底円筒形状を有し、第１シリコン基板１１の第１面Ｐ１上で各部への配線がなされる第１導電膜層３３を備えている。
【００１３】
ここで、容量素子１４を構成している第１導電膜層３３は、第１シリコン基板１１の第１面Ｐ１側で上部電極１９に電気的に接続され、シリコン貫通電極１５を構成し、第２導電膜層３１に接続されている第１導電膜層３３は、第１シリコン基板１１の第１面Ｐ１側で下部電極２１に電気的に接続されている。
【００１４】
これらの結果、容量素子１４は、第１導電膜層３３及び第２導電膜層３１で誘電体層３２を挟んだ構成となり、上部電極１９と下部電極２１との間、ひいては、第１配線２０と第２配線に接続されたコンデンサとして機能することとなる。
【００１５】
次に第１実施形態の容量素子の製造プロセスについて図２及び図３を参照して説明する。
図２は、第１実施形態の容量素子の製造プロセスの説明図（その１）である。
図３は、第１実施形態の容量素子の製造プロセスの説明図（その２）である。
【００１６】
以下の説明においては、第１シリコン基板１１には、予めドライエッチング法等によりＴＳＶ（Through-Silicon-Via）としての第１貫通孔１３−１及び第２貫通孔１３−１が形成されているものとする。
さらに第１シリコン基板１１の第２面Ｐ２上には、上部電極１９及び下部電極２１が形成された第１絶縁体層１６が積層されているものとする。
【００１７】
上記状態において、図２（ａ）に示すように、まず、第１導電膜層３３及び誘電体層３２を形成する。
具体的には、例えば、第１シリコン基板１１に対し、スパッタリング法によるチタン層形成、チタン層へのＣＶＤ（Chemical  Vapor  Deposition）法による銅層形成及び湿式ＲＤＬ（Redistribution  Layer）により第１導電膜層３３を形成する。
【００１８】
続いて、ＣＶＤ法により誘電体層３２としてのＳｉＯ層を形成し、電子ビーム（ＥＢ：Electron  Beam）除去法により余分なＳｉＯ層を除去して所望形状を有する誘電体層３２とする。
【００１９】
次に図２（ｂ）に示すように、第２導電膜層３３を形成する。
具体的には、例えば、第１導電膜層３３の形成と同様に、第１シリコン基板１１に対し、スパッタリング法によるチタン層形成、チタン層へのＣＶＤ法による銅層形成及び湿式ＲＤＬにより第２導電膜層３１を形成する。
【００２０】
続いて、図２（ｃ）に示すように、容量素子１４を構成する第２導電膜層３１を保護するように、フォトマスクＭＳＫを配置する。
そして、図２（ｄ）に示すように余分な第２導電膜層３３を除去する。
具体的には、電子ビーム除去法等によりフォトマスクＭＳＫが配置された部分以外の第２導電膜層３３を除去する。
【００２１】
この結果、図２（ｃ）のようにフォトマスクＭＳＫを配置した場合には、図３（ａ）に示すように、第２導電膜層３３のうち、誘電体層３２に積層された部分及びシリコン貫通電極１５を構成している第１導電膜層３３と接続されている部分以外の第２導電膜層３３が除去されている。
【００２２】
次に図３（ｂ）に示すように、第２導電膜層３１を電気的に絶縁し、物理的に保護するための絶縁体層４１としてのＳｉＯ層をＣＶＤ法等により形成する。
【００２３】
続いて、図３（ｃ）に示すように、容量素子１４を構成する第２導電膜層３１に積層された絶縁体層４１を保護するように、再びフォトマスクＭＳＫを配置する。
【００２４】
そして、図３（ｄ）に示すように、余分な第２導電膜層３３を除去する。
具体的には、電子ビーム除去法等によりフォトマスクＭＳＫが配置された部分以外の絶縁体層４１を除去する。
この結果、図３（ｄ）のようにフォトマスクＭＳＫを配置した場合には、図３（ｅ）に示すように、絶縁体層４１のうち、第２導電膜層３１に積層された部分以外の絶縁体層４１が除去され、図１に示した容量素子１４が形成されることとなる。
【００２５】
本実施形態の容量素子１４によれば、一つの容量素子のサイズを既存のＴＳＶの径（数十〜１００μｍ）程度としても、十分な容量を確保することができる。
具体的には、ＴＳＶの径＝６０μｍ、ＴＳＶ深さ＝８５μｍとし、誘電体層３２としてのＳｉＯの厚さを４０ｎｍとした場合、以下の通りとなる。
ＴＳＶに対応するビアホール面積＝６０×８５＝１８８４０μｍ２
とすると、ＴＳＶ１個あたりの容量Ｃ＝１６ｐＦ程度となる。
【００２６】
したがって、このような容量素子１４をシリコン基板（上述の例の場合、第１シリコン基板１１）内に複数形成することで、大容量の容量素子（群）を容易に構築できる。
【００２７】
また、上記構成によれば、容量素子１４を絶縁基板（第１シリコン基板）に形成したＴＳＶ内に配置するとともに、従来使用されていなかった絶縁基板の裏面側（第１シリコン基板１１の第１面Ｐ１側）の領域を容量素子１４の配線に用いることで、既存の設計領域を圧迫すること無く、大規模容量素子を搭載することができ、対象回路のさらなる高集積化を実現できる。
【００２８】
［１．１］第１実施形態の第１変形例
次に第１実施形態の第１変形例の半導体素子について説明する。
図４は、第１実施形態の第１変形例の半導体素子の説明図である。
本変形例の半導体素子基板１０Ｂが、第１実施形態の半導体素子基板１０と異なる点は、第２導電膜層３１をシリコン貫通電極１５ではなく、導電膜層３４を介して第１シリコン基板１１の第１面Ｐ１側にフリップチップ接続用の電極端子として形成された銅ピラー３７に接続した点である。
これにより、当該半導体素子基板１０Ｂを図示しない外部の基板上に設ける場合でも実装面積の不要な増大を招くことなく電子機器を構築することができる。
以上の説明は、半導体素子基板１０Ｂにピラー電極（銅ピラー３７）を設ける場合で有ったが、バンプ電極を設けるようにし、容量素子１４を構成している一対の電極のうち、いずれか他方をバンプ電極に接続するようにしてもよい。
【００２９】
［１．２］第１実施形態の第２変形例
次に第１実施形態の第２変形例の半導体素子について説明する。
図５は、第１実施形態の第２変形例の半導体素子の説明図である。
【００３０】
本変形例の半導体素子基板１０Ｂが、第１実施形態の半導体素子基板１０と異なる点は、容量素子１４と同様の複数の容量素子１４−１〜１４−５を設け、容量素子１４−１〜１４−５の第１導電膜層３３を共通接続して、上部電極１９に接続した点と、容量素子１４−１〜１４−５の第２導電膜層３３を共通接続して、シリコン貫通電極１５を介して下部電極２１に接続した点と、である。
【００３１】
このように構成することにより、容量素子１４−１〜１４−５を並列接続した場合と等価となり、容量素子としての容量は、容量素子１４−１〜１４−５の合成容量となり、容易に大容量の容量素子を構築できる。
【００３２】
より具体的には、第１実施形態の具体例で示した場合と同様に各容量素子１４−１〜１４−５の容量が１６ｐＦであった場合、図５の第２変形例による容量素子１４−１〜１４−５全体の容量は、１６×５＝８０ｐＦとなる。
このような構成とした場合も、製造プロセスは、第１実施形態の場合と同様となり、容易に大容量の容量素子（群）を得ることができる。
【００３３】
［１．３］第１実施形態の具体例
次に第１実施形態の具体例について説明する。
図６は、第１実施形態の具体例の半導体素子基板における第１シリコン基板の外観図である。
半導体素子基板１０を構成している第１シリコン基板１１は、図６（ａ）のシリコン基板の第２面Ｐ２側からみた平面図に示すように、図中、砂地模様の領域ＡＲには、部品配置領域あるいは配線配置領域は設けられていない。
【００３４】
そこで、本第１実施形態においては、図６（ｂ）のシリコン基板の第１面Ｐ１側からみた平面図に示すように領域ＡＲに対応する領域に複数（図６の場合、７６個）の容量素子を形成している。
【００３５】
このように構成することにより、第１実施形態の具体例で示した場合のように、各容量素子１４の容量が１６ｐＦであった場合、図６の場合における容量素子１４全体の容量は、１６×７６＝１２１６ｐＦとなる。
【００３６】
同様の設置面積で、従来の方法で容量を形成した場合には、９４０ｐＦ程度となっており、充分に置き換えが可能となる。換言すれば、従来と同様の容量を確保しようとする場合には、半導体素子基板の設置面積をおよそ３％程度縮小することが可能となる。
したがって、本第１実施形態によれば、半導体素子基板ひいては、半導体素子基板を用いた電子機器の小型化を容易に図ることが可能となる。
【００３７】
［２］第２実施形態
図７は、第２実施形態の容量素子を積層構造を有する半導体素子基板に適用した場合の部分断面図である。
【００３８】
第２実施形態の半導体素子基板１００においては、第１実施形態の半導体素子基板１０とは、第２絶縁体層１７から上の構成は同様であるので、図示の簡略化のため、これらの図示を省略している。また、図７において、図１と同様の部分については、同一の符号を付すものとする。
【００３９】
第２実施形態の半導体素子基板１００は、第１シリコン基板１１と、第１シリコン基板１１の第１面Ｐ１側に積層された半田レジスト層１２と、シリコン基板１１の第１面Ｐ１から第２面Ｐ２側に貫通されてＴＳＶとして形成された第１貫通孔１３−１に形成された容量素子１４Ａと、シリコン基板１１の第１面Ｐ１から第２面（図中、上側の面）Ｐ２側に貫通されてＴＳＶとして形成された第２貫通孔１３−２に形成されたシリコン貫通電極１５と、シリコン基板１１の第２面Ｐ２上に積層された第１絶縁体層１６と、第１絶縁体層１６に積層された第２絶縁体層１７と、固体撮像素子が形成された第２シリコン基板１８と、第１絶縁体層１６内に形成され、容量素子１４の一方の電極に接続された上部電極１９と、第２絶縁体層１７内に形成され、シリコン貫通電極１５に接続された下部電極２１と、を備えている。
上記構成において、容量素子１４Ａは、上部電極１９側を底側とみなした場合に、第１貫通孔１３−１内において有底円筒形状を有し、第１シリコン基板１１の第１面Ｐ１上で各部への配線がなされる第１の電極（電極Ａ）を構成する導電膜層３３に電気的に接続されている第１導電膜層３３−１と、容量素子１４を構成する誘電体（絶縁体）として機能する第１誘電体層３２−１と、第１導電膜層３３−１に第１誘電体層３２−１を介して対向するとともに、第１貫通孔１３−１内において有底円筒形状を有し、第１シリコン基板１１の第１面Ｐ１上で各部への配線及びシリコン貫通電極１５への配線がなされる第２の電極（電極Ｂ）を構成する導電膜層３４に電気的に接続されている第２導電膜層３４−１と、容量素子１４を構成する誘電体（絶縁体）として機能する第２誘電体層３２−２と、
第２導電膜層３３−２に第２誘電体層３２−２を介して対向するとともに、第１貫通孔１３−１内において有底円筒形状を有し、第１シリコン基板１１の第１面Ｐ１上で各部への配線がなされる第１の電極（電極Ａ）を構成する導電膜層３３に電気的に接続されている第３導電膜層３４−２と、容量素子１４を構成する誘電体（絶縁体）として機能する第３誘電体層３２−３と、第３導電膜層３３−２に第３誘電体層３２−３を介して対向するとともに、第１貫通孔１３−１内において有底円筒形状を有し、第１シリコン基板１１の第１面Ｐ１上で各部への配線及びシリコン貫通電極１５への配線がなされる第２の電極（電極Ｂ）を構成する導電膜層３４に電気的に接続されている第４導電膜層３４−２と、を備えている。
【００４０】
また、シリコン貫通電極１５は、第１実施形態と同様に、第１貫通孔１３−２内において有底円筒形状を有し、第１シリコン基板１１の第１面Ｐ１上で各部への配線がなされる導電膜層３４を備えている。
【００４１】
ここで、容量素子１４Ａを構成している第１導電膜層３３−１、ひいては、第３導電膜層３３−２及び導電膜層３３は、第１シリコン基板１１の第１面Ｐ１側で上部電極１９に電気的に接続されている。
また、シリコン貫通電極１５を構成し、導電膜層３４に接続されている第２導電膜層３４−１、ひいては、第４導電膜層３４−２は、第１シリコン基板１１の第１面Ｐ１側で下部電極２１に電気的に接続されている。
これらの結果、容量素子１４は、第１導電膜層３３−１及び第２導電膜層３４−１で第１誘電体層３２−１を挟み、第２導電膜層３３−２及び第３導電膜層３３−２で第２誘電体層３２−２を挟み、第３導電膜層３４−１及び第４導電膜層３４−２で第３誘電体層３２−３を挟んだ構成となり、上部電極１９と下部電極２１との間、ひいては、第１配線２０と第２配線に接続された３個の並列接続されたコンデンサとして機能することとなる。
【００４２】
本第２実施形態によれば、第１実施形態と比較して容量素子１４としての極板面積は、実効的に３倍程度となっているので、容量もおよそ３倍となっている。したがって、第１実施形態の具体例で示した場合のように、各容量素子１４の容量が１６ｐＦであった場合、図６の場合における容量素子１４全体の容量は、１６×７６×３＝３６４８ｐＦとなる。
【００４３】
上述したように、同様の設置面積で、従来の方法で容量を形成した場合には、９４０ｐＦ程度となっているので、従来と同様の容量を確保しようとする場合には、半導体素子基板の設置面積をおよそ３０％程度縮小することが可能となる。
したがって、本第２実施形態によれば、第１実施形態と比較して、同一の設置面積で、より大きな容量の容量素子を形成することができ、半導体素子基板ひいては、半導体素子基板を用いた電子機器のより一層の小型化を容易に図ることが可能となる。
【００４４】
以上の説明は、３個の並列接続されたコンデンサとして機能させる場合であったが、第３誘電体層３２−３及び第４導電膜層３４−２を設けない構成とすれば、２個の並列接続されたコンデンサとして機能させることができ、さらには、製造工程の許す限り４個の並列接続されたコンデンサとして機能させることも可能である。
【００４５】
［３］第３実施形態
図８は、第３実施形態の容量素子を積層構造を有する半導体素子基板に適用した場合の部分断面図である。
【００４６】
第３実施形態の半導体素子基板１０Ｅにおいては、第２実施形態と同様に、第１実施形態の半導体素子基板１０とは、第２絶縁体層１７から上の構成は同様であるので、図示の簡略化のため、これらの図示を省略している。また、図８において、図１と同様の部分については、同一の符号を付すものとする。
【００４７】
第３実施形態の半導体素子基板１０Ｅが、第１実施形態の半導体素子基板１０と異なる点は、第１シリコン基板１１及び第１絶縁体層１６と、容量素子１４Ｂあるいはシリコン貫通電極１５Ｂとの間に第３絶縁体層５１を設けた点である。
本第３実施形態によれば、第１貫通孔１３−１の内周面を第１貫通孔１３−１を単にドライエッチング法等により形成した場合と比較して平滑化することができ、その後の容量素子形成における処理の安定性、ひいては、形成した容量素子の容量の変動を抑制することができる。
【００４８】
次に第３実施形態の容量素子の製造プロセスについて図９及び図１０を参照して説明する。
図９は、第３実施形態の容量素子の製造プロセスの説明図（その１）である。
図１０は、第３実施形態の容量素子の製造プロセスの説明図（その２）である。
以下の説明においては、第１シリコン基板１１には、予めドライエッチング法等によりＴＳＶ（Through-  Silicon-Via）としての第１貫通孔１３−１及び第２貫通孔１３−１が形成されているものとする。
さらに第１シリコン基板１１の第２面Ｐ２上には、上部電極１９及び下部電極２１が形成された第１絶縁体層１６、第１配線２０及び第２配線２２が形成された第２絶縁体層１７及び固体撮像素子が形成された第２シリコン基板１８と、が積層されているものとする。
【００４９】
上記状態において、図９（ａ）に示すように、まず、第３絶縁体層５１を形成する。
具体的には、第３絶縁体層５１としてのＳｉＯ層をＣＶＤ法等により形成する。
続いて、図９（ｂ）に示すように、第１導電膜層３３を形成する。
具体的には、例えば、第１シリコン基板１１に対し、スパッタリング法によるチタン層形成、チタン層へのＣＶＤ法による銅層形成及び湿式ＲＤＬにより第１導電膜層３３を形成する。
【００５０】
さらに図９（ｃ）に示すように、誘電体層３２を形成する。
具体的には、ＣＶＤ法により誘電体層３２としてのＳｉＯ層を形成する。
次に、図１０（ａ）に示すように、余分なＳｉＯ層を除去して所望形状を有する誘電体層３２を形成する。
具体的には、誘電体層３２に電子ビームを照射して除去する電子ビーム除去法により余分なＳｉＯ層を除去して所望形状を有する誘電体層３２とする。
【００５１】
次に図１０（ｂ）に示すように、第２導電膜層３３を形成する。
具体的には、例えば、第１導電膜層３３の形成と同様に、第１シリコン基板１１に対し、スパッタリング法によるチタン層形成、チタン層へのＣＶＤ法による銅層形成及び湿式ＲＤＬにより第２導電膜層３１を形成する。
【００５２】
続いて、図１０（ｃ）に示すように、半田レジスト層１２を第１シリコン基板１１の第１面（図中、下側の面）Ｐ１側に積層して形成する。
具体的には、印刷法により、半田レジスト層１２を形成する。
この結果、図８に示した第３実施形態の容量素子１４が形成された半導体素子基板が得られる。
【００５３】
図１１は、上記各実施形態の容量素子及び半導体素子基板が適用された電子機器としてのディジタルスチルカメラの外観図である。
【００５４】
電子機器としてのレンズ交換式一眼レフレックスタイプのディジタルスチルカメラのカメラ本体部（カメラボディ）５０は、撮像装置として上述した容量素子１４を有する半導体素子基板（例えば、ＣＭＯＳイメージセンサ基板）を備えた半導体素子基板１０を内蔵している。
【００５５】
このような構成とすることにより、電子機器の安定動作を図り、小型化を容易とすることができる。
【００５６】
以上、実施の形態および変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。
【００５７】
例えば、上記説明においては、容量素子が電源回路を構成するチャージポンプ回路を例として説明したが、大容量の容量素子が要求される回路を備えた半導体素子基板であれば同様に適用が可能である。
また以上の説明は、容量素子を並列に接続した場合について説明したが、容量調整など必要に応じて少なくとも一部の容量素子を直列に接続するように配線を行うことも可能である。
以上の説明においては、絶縁層の材料として、ＳｉＯ２を用いる場合について説明したが、絶縁層の材料としてＳｉＮ等の他の絶縁材料を用いることも可能である。
以上の説明においては、容量素子のいずれかの導電層として、シリコン貫通電極と同一の導電材料を用いていたが、異なる導電材料を用いるように構成することも可能である。
【００５８】
［５］実施形態の効果
以上の説明のように、本実施形態によれば、容量素子を絶縁基板に形成した貫通孔（ＴＳＶ）内に配置するとともに、従来使用されていなかった絶縁基板の裏面側の領域を容量素子の配線に用いた半導体素子基板を構成することで、既存の設計領域を圧迫すること無く、大規模容量素子を搭載することができ、対象回路のさらなる高集積化を実現できる。ひいては、対象回路を用いた電子回路の小型化を容易に図ることができる。
【００５９】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【００６０】
なお、本技術は以下のような構成も採ることができる。
（１）
絶縁体基板の第１面から反対側の第２面に貫通するように形成された貫通孔の内周面において互いに対向するように配置された複数の導電膜層と、
対向する一対の導電膜層間に形成された誘電体層と、を備え、
前記複数の導電膜層のうち、いずれか少なくとも一つが容量素子を構成する一対の電極のうちいずれか一方として前記第２面側に形成された回路配線に接続可能とされている、
容量素子。
（２）
前記導電膜層は、少なくとも三つ以上設けられており、
二つの前記誘電体層及び一つの導電膜層を介して配置された前記導電膜層同士は、共通接続されている、（１）記載の容量素子。
（３）
前記貫通孔と最外周側に形成された前記導電膜層との間に形成された絶縁体層を備えた、（１）または（２）記載の容量素子。
（４）
絶縁体基板と、
前記絶縁体基板の第１面から反対側の第２面に貫通するように形成された貫通孔の内周面において互いに対向するように配置された複数の導電膜層と、対向する一対の導電膜層間に形成された誘電体層と、を有する容量素子と、備え、
前記複数の導電膜層のうち、いずれか少なくとも一つが容量素子を構成する一対の電極のうちいずれか一方として前記第２面側に形成された回路配線に接続されている、
半導体素子基板。
（５）
前記導電膜層は、少なくとも三つ以上設けられており、
二つの前記誘電体層及び一つの導電膜層を介して配置された前記導電膜層同士は、共通接続されている、（４）記載の半導体素子基板。
（６）
前記半導体素子基板は、前記絶縁体基板に設けられた貫通電極、ピラー電極あるいはバンプ電極を有し、
前記容量素子を構成している前記一対の電極のうち、いずれか他方は、前記絶縁体基板に設けられた貫通電極、ピラー電極あるいはバンプ電極に接続されている、（４）または（５）記載の半導体素子基板。
（７）
前記絶縁体基板には、複数の前記貫通孔が設けられており、前記複数の貫通孔内に前記容量素子がそれぞれ形成され、一の前記容量素子の電極のいずれか一方は、他の前記容量素子の電極のいずれか他方に共通接続されている、（４）乃至（６）のいずれかに記載の半導体素子基板。
（８）
前記絶縁体基板に積層された第２の絶縁体基板を有し、前記容量素子は、前記貫通孔を介して前記第２の絶縁体基板に形成された回路配線に電極が接続されている、（４）乃至（７）のいずれかに記載の半導体素子基板。
（９）
絶縁体基板と、
前記絶縁体基板の第１面から反対側の第２面に貫通するように形成された貫通孔の内周面において互いに対向するように配置された複数の導電膜層と、対向する一対の導電膜層間に形成された誘電体層と、を備え、前記複数の導電膜層のうち、いずれか少なくとも一つが容量素子を構成する一対の電極のうちいずれか一方として前記第２面側に形成された回路配線に接続可能とされた容量素子を有する電子回路を備えた電子機器。
（１０）
容量素子において、前記導電膜層は、少なくとも三つ以上設けられており、
二つの前記誘電体層及び一つの導電膜層を介して配置された前記導電膜層同士は、共通接続されている、（９）記載の電子機器。
（１１）
前記貫通孔と最外周側に形成された前記導電膜層との間に形成された絶縁体層を備えた、（９）または（１０）記載の電子機器。
（１２）
絶縁体基板と、前記絶縁体基板の第１面から反対側の第２面に貫通するように形成された貫通孔の内周面において互いに対向するように配置された複数の導電膜層と、対向する一対の導電膜層間に形成された誘電体層と、を有する容量素子と、備え、前記複数の導電膜層のうち、いずれか少なくとも一つが容量素子を構成する一対の電極のうちいずれか一方として前記第２面側に形成された回路配線に接続されている半導体素子基板を有する電子回路を備えた電子機器。
（１３）
前記半導体素子基板において、前記導電膜層は、少なくとも三つ以上設けられており、
二つの前記誘電体層及び一つの導電膜層を介して配置された前記導電膜層同士は、共通接続されている、（１２）記載の電子機器。
（１４）
前記半導体素子基板は、前記絶縁体基板に設けられた貫通電極、ピラー電極あるいはバンプ電極を有し、
前記容量素子を構成している前記一対の電極のうち、いずれか他方は、前記絶縁体基板に設けられた貫通電極、ピラー電極あるいはバンプ電極に接続されている、（１２）または（１３）記載の電子機器。
（１５）
前記絶縁体基板には、複数の前記貫通孔が設けられており、前記複数の貫通孔内に前記容量素子がそれぞれ形成され、一の前記容量素子の電極のいずれか一方は、他の前記容量素子の電極のいずれか他方に共通接続されている、（１２）乃至（１４）のいずれかに記載の電子機器。
（１６）
前記絶縁体基板に積層された第２の絶縁体基板を有し、前記容量素子は、前記貫通孔を介して前記第２の絶縁体基板に形成された回路配線に電極が接続されている、（１２）乃至（１５）のいずれかに記載の電子機器。
【符号の説明】
【００６１】
１０    半導体素子基板
１０Ｂ〜１０Ｅ  半導体素子基板
１１    第１シリコン基板
１２    半田レジスト層
１３−１    第２貫通孔
１３−２    第１貫通孔
１４、１４Ａ、１４Ｂ  容量素子
１５、１５Ｂ  シリコン貫通電極
１６    第１絶縁体層
１７    第２絶縁体層
１８    第２シリコン基板
１９    上部電極
２０    第１配線
２１    下部電極
２２    第２配線
３１    第２導電膜層
３２−１    第１誘電体層
３２−２    第２誘電体層
３２−３    第３誘電体層
３３    導電膜層
３３−１    第１導電膜層
３３−２    第３導電膜層
３４    導電膜層
３４−１    第２導電膜層
３４−２    第４導電膜層
３７    銅ピラー
４１    絶縁体層
５１    第３絶縁体層
１００  半導体素子基板
ＡＲ    領域
Ｐ１    第１面
Ｐ２    第２面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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