(57)【要約】【課題】ショットキダイオードを内蔵するＳｉＣ−ＭＯＳＦＥＴにおいて、終端領域のウェル領域へのバイポーラ電流の通電を十分に低減できず、素子の信頼性が低下する場合があった。【解決手段】ショットキダイオードを内蔵するＳｉＣ−ＭＯＳＦＥＴにおいて、最も終端領域に近い活性領域のウェル領域と終端領域のウェル領域との間の離間領域の上に、活性領域のゲート絶縁膜より膜厚の大きな第２絶縁膜を介してゲート電極を設け、第２ウェル領域はソース電極とオーミック接続させないことによって、素子の信頼性の低下を防止する。【選択図】図２
2020120129.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素の半導体基板と、
前記半導体基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の表層に複数設けられた第２導電型の第１ウェル領域と、
複数の前記第１ウェル領域の間に形成された複数の第１導電型の第１離間領域と、
前記第１離間領域に接して設けられ、前記第１離間領域とショットキ接合する第１ショットキ電極と、
前記第１ウェル領域上に設けられたオーミック電極と、
前記第１ウェル領域と別に前記ドリフト層の表層に設けられた第２導電型の第２ウェル領域と、
前記第１ウェル領域の表層部に形成された第１導電型のソース領域と、
前記第１ウェル領域上に形成されたゲート絶縁膜と、
前記第２ウェル領域に最も近い前記第１ウェル領域と前記第２ウェル領域との間に形成された第１導電型の第３離間領域と、
前記第３離間領域上に形成された、前記ゲート絶縁膜より膜厚が大きい第２絶縁膜と、
前記第２絶縁膜上に形成されたゲート電極と、
前記ゲート電極と接続され、前記第２ウェル領域の上方に形成されたゲートパッドと、
前記第１ショットキ電極、および、前記オーミック電極に電気的に接続され、前記第２ウェル領域上に形成された第２コンタクトホールにおいて前記第２ウェル領域とオーミック接続されていないソース電極と
を備え、
前記第３離間領域に接する前記第２ウェル領域の表面が第２導電型であることを特徴とする炭化珪素半導体装置。
【請求項２】
第１導電型の炭化珪素の半導体基板と、
前記半導体基板上に形成された第１導電型のドリフト層と、
前記ドリフト層表層に設けられた第２導電型の第１ウェル領域と、
前記第１ウェル領域の表層部に形成された第１導電型のソース領域と、
前記ソース領域が形成されていない前記第１ウェル領域の表面上に形成された前記ソース領域より第１導電型の不純物濃度が低い第１導電型のチャネルエピ層と、
前記第１ウェル領域上に設けられ、前記第１ウェル領域とオーミック接続するオーミック電極と、
前記第１ウェル領域と別に前記ドリフト層の表層に設けられた第２導電型の第２ウェル領域と、
前記第１ウェル領域上に形成されたゲート絶縁膜と、
前記第２ウェル領域に最も近い前記第１ウェル領域と前記第２ウェル領域との間に形成
された第１導電型の第３離間領域と、
前記第３離間領域上に形成された、前記ゲート絶縁膜より膜厚が大きい第２絶縁膜と、
前記第２絶縁膜上に形成されたゲート電極と、
前記ゲート電極と接続され、前記第２ウェル領域の上方に形成されたゲートパッドと、
前記オーミック電極に電気的に接続され、前記第２ウェル領域上に形成された第２コンタクトホールにおいて前記第２ウェル領域とオーミック接続されていないソース電極と
を備え、
前記第３離間領域に接する前記第２ウェル領域の表面が第２導電型であることを特徴とする炭化珪素半導体装置。
【請求項３】
第１導電型の炭化珪素の半導体基板と、
前記半導体基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の表層に複数設けられた第２導電型の第１ウェル領域と、
複数の前記第１ウェル領域の間に形成された複数の第１導電型の第１離間領域と、
前記第１離間領域に接して設けられ、前記第１離間領域とショットキ接合する第１ショットキ電極と、
前記第１ウェル領域上に設けられたオーミック電極と、
前記第１ウェル領域と別に前記ドリフト層の表層に設けられた第２導電型の第２ウェル領域と、
前記第１ウェル領域の表層部に形成された第１導電型のソース領域と、
前記第１ウェル領域上に形成されたゲート絶縁膜と、
前記第２ウェル領域に最も近い前記第１ウェル領域と前記第２ウェル領域との間に形成された第１導電型の第３離間領域と、
前記第３離間領域上に形成された、前記ゲート絶縁膜より膜厚が大きい第２絶縁膜と、
前記第２絶縁膜上に形成されたゲート電極と、
前記ゲート電極と接続され、前記第２ウェル領域の上方に形成されたゲートパッドと、
前記第２ウェル領域の表層部または前記第２ウェル領域上に形成され、前記第２ウェル領域とオーミック接続されない、前記第２ウェル領域より低抵抗率の導電性層と、
前記第１ショットキ電極、および、前記オーミック電極に電気的に接続され、前記第２ウェル領域上に形成された第２コンタクトホールにおいて前記第２ウェル領域とオーミック接続されず、前記導電性層とオーミック接続されたソース電極と、
を備えたことを特徴とする炭化珪素半導体装置。
【請求項４】
第１導電型の炭化珪素の半導体基板と、
前記半導体基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の表層に複数設けられた第２導電型の第１ウェル領域と、
前記第１ウェル領域の表層部に形成された第１導電型のソース領域と、
前記ソース領域が形成されていない前記第１ウェル領域の表面上に形成された前記ソース領域より第１導電型の不純物濃度が低い第１導電型のチャネルエピ層と、
前記第１ウェル領域上に設けられたオーミック電極と、
前記第１ウェル領域と別に前記ドリフト層の表層に設けられた第２導電型の第２ウェル
領域と、
前記第１ウェル領域上に形成されたゲート絶縁膜と、
前記第２ウェル領域に最も近い前記第１ウェル領域と前記第２ウェル領域との間に形成された第１導電型の第３離間領域と、
前記第３離間領域上に形成された、前記ゲート絶縁膜より膜厚が大きい第２絶縁膜と、
前記第２絶縁膜上に形成されたゲート電極と、
前記ゲート電極と接続され、前記第２ウェル領域の上方に形成されたゲートパッドと、
前記第２ウェル領域の表層部または前記第２ウェル領域上に形成され、前記第２ウェル領域とオーミック接続されない、前記第２ウェル領域より低抵抗率の導電性層と、
前記オーミック電極に電気的に接続され、前記第２ウェル領域上に形成された第２コンタクトホールにおいて前記第２ウェル領域とオーミック接続されず、前記導電性層とオーミック接続されたソース電極と
を備えたことを特徴とする炭化珪素半導体装置。
【請求項５】
前記第１ウェル領域と前記第２ウェル領域が離間している
ことを特徴とする請求項１から４のいずれか１項に記載の炭化珪素半導体装置。
【請求項６】
前記導電性層は、前記第２ウェル領域の表層部に形成された第１導電型の炭化珪素からなる炭化珪素導電性層であることを特徴とする
請求項３または４に記載の炭化珪素半導体装置。
【請求項７】
前記第２ウェル領域は、前記ソース電極とショットキ接続することを特徴とする
請求項１または２に記載の炭化珪素半導体装置。
【請求項８】
前記第２絶縁膜は、前記第２ウェル領域上に形成されたフィールド絶縁膜と同じ厚さであることを特徴とする
請求項１から７のいずれか１項に記載の炭化珪素半導体装置。
【請求項９】
前記第１ウェル領域と前記第２ウェル領域とが離間しており、前記第１ウェル領域と前記第２ウェル領域との間の第１導電型の第３離間領域は、前記ドリフト層より第１導電型不純物の濃度が高いことを特徴とする
請求項１から８のいずれか１項に記載の炭化珪素半導体装置。
【請求項１０】
前記第１ウェル領域と隣接する前記第２ウェル領域の表層部に前記第２ウェル領域より第２導電型の不純物濃度が高い高濃度領域を備えたことを特徴とする
請求項１から９のいずれか１項に記載の炭化珪素半導体装置。
【請求項１１】
前記第１ウェル領域と前記第２ウェル領域とが離間しており、前記第１ウェル領域と前記第２ウェル領域との間の第１導電型の第３離間領域と前記第２ウェル領域と隣接する前記第１ウェル領域の表層部に形成された前記ソース領域との間の距離は、前記第２ウェル領域と隣接しない前記第１ウェル領域の表層部に形成された前記ソース領域と前記第１ウェル領域間の第２離間領域との間の距離より大きいことを特徴とする
請求項１から１０のいずれか１項に記載の炭化珪素半導体装置。
【請求項１２】
前記第１ウェル領域と前記第２ウェル領域とが離間しており、前記第２ウェル領域に隣接する前記第１ウェル領域には前記ソース領域が形成されていないことを特徴とする
請求項１から１０のいずれか１項に記載の炭化珪素半導体装置。
【請求項１３】
前記第１ウェル領域と前記第２ウェル領域とが離間しており、前記第２ウェル領域に隣接する前記第１ウェル領域には前記第１ウェル領域より第２導電型の不純物濃度が高いチャネル形成抑制領域が形成されたことを特徴とする
請求項１から１０のいずれか１項に記載の炭化珪素半導体装置。
【請求項１４】
前記第２ウェル領域の表層部の前記導電性層より外側に、前記導電性層と離れて形成された、前記第２ウェル領域より第２導電型の不純物濃度が高い保護高濃度領域が形成されたことを特徴とする
請求項３または４に記載の炭化珪素半導体装置。
【請求項１５】
請求項１から１４のいずれか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、を備えた電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素で構成される炭化珪素半導体装置および電力変換装置に関するものである。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）を用いて構成されるｐｎダイオードに、順方向電流すなわちバイポーラ電流を流し続けると、結晶中に積層欠陥が発生して順方向電圧がシフトするという信頼性上の問題が知られている。これは、ｐｎダイオードを通して注入された少数キャリアが多数キャリアと再結合する際の再結合エネルギーにより、炭化珪素基板に存在する基底面転位などを起点として、面欠陥である積層欠陥が拡張するためと考えられている。この積層欠陥は、電流の流れを阻害するため、積層欠陥の拡張により電流が減少して順方向電圧が増加し、半導体装置の信頼性の低下を引き起こす。
【０００３】
このような順方向電圧の増加は、炭化珪素を用いた縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）においても同様に発生する。縦型ＭＯＳＦＥＴは、ソース・ドレイン間に寄生ｐｎダイオード（ボディダイオード）を備えており、順方向電流がこのボディダイオードに流れると、縦型ＭＯＳＦＥＴにおいてもｐｎダイオードと同様の信頼性低下を引き起こす。ＳｉＣ−ＭＯＳＦＥＴのボディダイオードをＭＯＳＦＥＴの還流ダイオードとして用いる場合には、このＭＯＳＦＥＴ特性の低下が発生する場合がある。
【０００４】
上記のような寄生ｐｎダイオードへの順方向電流通電による信頼性上の問題を解決する方法として、一つには、特許文献１にて示されるように、寄生ｐｎダイオードに順方向電流を長時間流すストレス印加を行ない、ストレス印加前後での順方向電圧の変化を測定して、順方向電圧の変化の大きい素子を製品から排除（スクリーニング）する方法がある。しかしながら、この方法では、通電時間が長くなり、欠陥の多いウエハを使用すると不良品が多く発生するというデメリットがある。
【０００５】
また、別の方法として、ＭＯＳＦＥＴ等ユニポーラ型のトランジスタである半導体装置に、ユニポーラ型のダイオードを還流ダイオードとして内蔵させて使用する方法がある。例えば特許文献２、特許文献３には、ユニポーラ型のダイオードとしてショットキバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）をＭＯＳＦＥＴのユニットセル内に内蔵させる方法が記載されている。
【０００６】
このような活性領域にユニポーラ型、すなわち多数キャリアのみで通電するダイオードを内蔵したユニポーラ型トランジスタを炭化珪素半導体装置に適用した場合、ユニポーラ型ダイオードの拡散電位すなわち通電動作が始まる電圧をｐｎ接合の拡散電位よりも低く設計することにより、還流動作時にボディダイオードにバイポーラ電流が流れないようにして、活性領域のユニポーラ型トランジスタの特性劣化を抑制することができる。
【０００７】
また、例えば特許文献４のように、活性領域を形成するｐ型のウェル領域上にｎ型のチャネルエピ層を形成し、このチャネルエピ層が閾値電圧以下のゲート電圧にてユニポーラ型のダイオードとして動作するようにし、かつ、このユニポーラ型のダイオードの立ち上がり電圧をｐ型のウェル領域とｎ型のドリフト層とから形成されるｐｎダイオードの動作電圧よりも低く設計したＭＯＳＦＥＴにおいても、ＳＢＤを内蔵したＭＯＳＦＥＴと同様の効果が期待できる。このＭＯＳＦＥＴも活性領域にユニポーラ型のダイオードを内蔵したユニポーラ型のトランジスタの一つと言うことができる。
【０００８】
しかしながら、活性領域にユニポーラ型ダイオードが内蔵されたユニポーラ型トランジスタにおいても、終端領域すなわち活性領域以外の領域では、構造上ユニポーラ型ダイオードを配置し難いところに寄生ｐｎダイオードが形成される箇所ができることがある。
例えば、ゲートパッド近傍や半導体装置終端部近傍の領域では、ソース電極よりも外周側に張り出した終端ウェル領域が形成されており、終端ウェル領域とドリフト層との間で寄生ｐｎダイオードを形成している。そして、この箇所では、ショットキ電極が形成されておらず、ユニポーラ型ダイオードが形成されていない。終端ウェル領域ではショットキ電極が無いため、終端ウェル領域とドリフト層とによって形成されるｐｎダイオードにソース電極とドレイン電極との間の電圧が印加され、このｐｎダイオードにバイポーラ電流が流れることになる。
【０００９】
このような箇所に基底面転位などの起点が存在すると、積層欠陥が拡張し、トランジスタの耐圧が低下してしまうことがある。具体的にはトランジスタがオフ状態のときに漏れ電流が発生し、漏れ電流による発熱によって素子や回路が破壊してしまうことがある。
【００１０】
この問題を回避するためには、終端ウェル領域とドリフト層とによって形成されるｐｎダイオードにバイポーラ電流が流れないようにすればよく、例えば半導体装置が動作中にソース・ドレイン間の印加電圧を一定値以下に制限すればよい。そのためには、チップサイズを拡大させて、１チップ当たりの内蔵されたＳＢＤの微分抵抗を低減することにより、還流電流が流れた際に発生するソース・ドレイン間電圧を低減すればよい。そうすると、チップサイズが大きくなり、コストが増大するデメリットが生じる。
【００１１】
また、チップサイズを拡大することなく、終端ウェル領域とドリフト層によって形成されるｐｎダイオードの順方向動作を抑制する方法として、終端ウェル領域の各箇所と、ソース電極の間に形成される通電経路の抵抗を高める方法がある。通電経路の抵抗を高める方法には、終端ウェル領域とソース電極とのコンタクト抵抗を高める方法（例えば特許文献５）などがある。このような構成にすると、終端ウェル領域とドリフト層とによって形成されるｐｎダイオードにバイポーラ電流が流れた際に、コンタクト抵抗の抵抗成分によって電圧降下が生じるため、終端ウェル領域の電位がソース電位と乖離し、その分、ｐｎダイオードにかかる順方向電圧が低減する。したがって、バイポーラ電流の通電を抑制することができる。
【００１２】
さらに、炭化珪素に代表されるワイドギャップ半導体装置において特に顕著な現象として、スイッチング時にウェル領域に流れる変位電流によって素子が破壊される場合があることが知られている。ＭＯＳ構造を有する炭化珪素半導体装置がスイッチングしたときに、比較的面積の大きなｐ型のウェル領域内を素子の平面方向に変位電流が流れ、この変位電流とウェル領域のシート抵抗とによって、ウェル領域内に高電圧が発生する。そして、ウェル領域上に絶縁膜を介して形成された電極との間で絶縁膜の絶縁破壊が起こることにより、素子が破壊される。例えば、ウェル領域の電位が５０Ｖ以上に変動し、その上に、厚さ５０ｎｍの酸化珪素膜を介して電位がおよそ０Ｖのゲート電極が形成されている場合、酸化珪素膜に１０ＭＶ／ｃｍといった高電界が印加され、酸化珪素膜が絶縁破壊する場合がある。
【００１３】
この現象が炭化珪素に代表されるワイドギャップ半導体装置において顕著に発生する理由は以下の２つの原因による。
一つは、炭化珪素等のワイドギャップ半導体に形成したｐ型ウェル領域の不純物準位がシリコンに形成したｐ型ウェル領域のそれと比べて深いため、ワイドギャップ半導体のｐ型ウェル領域のシート抵抗がシリコンのそれより格段に高くなるためである。
もう一つは、シリコン半導体に比べワイドギャップ半導体の絶縁破壊電界が高いことを活かして低抵抗で不純物濃度が高いｎ型ドリフト層をワイドギャップ半導体で使用することにより、ｎ型ドリフト層とｐ型ウェル領域との間に形成されるｐｎ接合にできる空乏層の容量がワイドギャップ半導体ではシリコンに比べて非常に大きくなり、その結果、スイッチング時に大きな変位電流が流れるためである。
【００１４】
変位電流は、スイッチング速度が大きくなるほど大きくなり、ウェル領域に発生する電圧も高くなるが、この変位電流によって発生する電圧を低減する方法として、例えば、ｐ型ウェル領域の一部に低抵抗なｐ型層を形成する方法が提案されている（例えば特許文献６）。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２０１４−１７５４１２号公報
【特許文献２】特開２００３−０１７７０１号公報
【特許文献３】ＷＯ２０１４／０３８１１０国際公開公報
【特許文献４】ＷＯ２０１３／０５１１７０国際公開公報
【特許文献５】ＷＯ２０１４／１６２９６９国際公開公報
【特許文献６】ＷＯ２０１０／０９８２９４国際公開公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、終端ウェル領域にソース電極にオーミック接続する電極を設けると、終端ウェル領域とソース電極との間のコンタクト抵抗を高めたとしても、終端ウェル領域とソース電極の間に形成される通電経路の抵抗を十分に高めることができず、終端ウェル領域へのバイポーラ電流の通電を十分に低減できない場合があった。
【００１７】
また、終端ウェル領域とソース電極との間のコンタクト抵抗を高め、活性領域のｐ型のウェル領域と異なる電位にしようとする場合に、活性領域のウェル領域と終端ウェル領域に跨る領域上にゲート絶縁膜を介してゲート電極が設けられていると、活性ウェル領域と終端ウェル領域との間のｎ型の離間領域とこれを挟む活性ウェル領域と終端ウェル領域とで寄生ｐ−ＭＯＳＦＥＴができ、場合によっては、この寄生ｐ−ＭＯＳＦＥＴがオンして、活性ウェル領域と終端ウェル領域とが同電位になってしまうことがあった。特に、ＭＯＳＦＥＴをオフする電位を例えば−５Ｖのようにソース電位に対してマイナスに振り込む場合には、寄生ｐ−ＭＯＳＦＥＴがオンして活性ウェル領域と終端ウェル領域が低抵抗で接続され、終端ウェル領域にバイポーラ電流が流れやすくなる。
【００１８】
寄生ｐ−ＭＯＳＦＥＴの動作を抑制するためには、例えば該当する寄生ｐ−ＭＯＳＦＥＴのゲート絶縁膜に相当する絶縁膜を厚くすると良いが、終端ウェル領域上の絶縁膜を厚くすると、終端ウェル領域が電気的に孤立してしまう。そうすると、スイッチング動作時に発生する変位電流により終端ウェル領域に発生する高電圧によって終端ウェル領域とその上に絶縁膜を介して形成されたゲート電極との間の高電界によって絶縁膜が絶縁破壊し、素子が破壊されてしまう場合があった。
【００１９】
このように、従来は、寄生ｐ−ＭＯＳＦＥＴをオンさせずにスイッチング時の変位電流による素子破壊させない方法は、知られていなかった。
【００２０】
本発明は上述の課題を解決するためになされたもので、寄生ｐ−ＭＯＳＦＥＴの動作を抑制しつつ、変位電流通電による素子破壊を抑制し、信頼性を高めた炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明にかかる炭化珪素半導体装置は、第１導電型の炭化珪素の半導体基板と、半導体基板上に形成された第１導電型のドリフト層と、ドリフト層の表層に複数設けられた第２導電型の第１ウェル領域と、複数の前記第１ウェル領域の間に形成された複数の第１導電型の第１離間領域と、第１離間領域に接して設けられ、第１離間領域とショットキ接合する第１ショットキ電極と、第１ウェル領域上に設けられたオーミック電極と、第１ウェル領域と別に前記ドリフト層の表層に設けられた第２導電型の第２ウェル領域と、第１ウェル領域の表層部に形成された第１導電型のソース領域と、第１ウェル領域上に形成されたゲート絶縁膜と、第２ウェル領域に最も近い第１ウェル領域と第２ウェル領域との間に形成された第１導電型の第３離間領域と、第３離間領域上に形成された、ゲート絶縁膜より膜厚が大きい第２絶縁膜と、第２絶縁膜上に形成されたゲート電極と、ゲート電極と接続され、第２ウェル領域の上方に形成されたゲートパッドと、第１ショットキ電極、および、オーミック電極に電気的に接続され、第２ウェル領域上に形成された第２コンタクトホールにおいて前記第２ウェル領域とオーミック接続されていないソース電極とを備え、第３離間領域に接する第２ウェル領域の表面が第２導電型であるものである。
【発明の効果】
【００２２】
本発明にかかる炭化珪素半導体装置によれば、寄生ｐ−ＭＯＳＦＥＴの動作を抑制しつつ、変位電流通電による素子破壊を抑制し、信頼性を高めることができる。
【図面の簡単な説明】
【００２３】
【図１】この発明の実施の形態１に係る炭化珪素半導体装置を上面から見た平面模式図である。
【図２】この発明の実施の形態１に係る炭化珪素半導体装置の断面模式図である。
【図３】この発明の実施の形態１に係る炭化珪素半導体装置の平面模式図である。
【図４】この発明の実施の形態１に係る炭化珪素半導体装置の別の構成の平面模式図である。
【図５】この発明の実施の形態１に係る炭化珪素半導体装置の別の構成の断面模式図である。
【図６】この発明の実施の形態１に係る炭化珪素半導体装置の別の構成の平面模式図である。
【図７】この発明の実施の形態１に係る炭化珪素半導体装置の別の構成の断面模式図である。
【図８】この発明の実施の形態１に係る炭化珪素半導体装置の別の構成の断面模式図である。
【図９】この発明の実施の形態２に係る炭化珪素半導体装置の断面模式図である。
【図１０】この発明の実施の形態２に係る炭化珪素半導体装置の平面模式図である。
【図１１】この発明の実施の形態２に係る炭化珪素半導体装置の別の構成の断面模式図である。
【図１２】この発明の実施の形態２に係る炭化珪素半導体装置の別の構成の断面模式図である。
【図１３】この発明の実施の形態２に係る炭化珪素半導体装置の別の構成の断面模式図である。
【図１４】この発明の実施の形態３に係る炭化珪素半導体装置の断面模式図である。
【図１５】この発明の実施の形態４に係る炭化珪素半導体装置の断面模式図である。
【図１６】この発明の実施の形態５に係る炭化珪素半導体装置の断面模式図である。
【図１７】この発明の実施の形態５に係る炭化珪素半導体装置の別の構成の断面模式図である。
【図１８】この発明の実施の形態６に係る炭化珪素半導体装置の断面模式図である。
【図１９】この発明の実施の形態６に係る炭化珪素半導体装置の別の構成の断面模式図である。
【図２０】この発明の実施の形態７に係る炭化珪素半導体装置の断面模式図である。
【図２１】この発明の実施の形態７に係る炭化珪素半導体装置の別の構成の断面模式図である。
【図２２】この発明の実施の形態７に係る炭化珪素半導体装置の別の構成の断面模式図である。
【図２３】この発明の実施の形態７に係る炭化珪素半導体装置の別の構成の断面模式図である。
【図２４】この発明の実施の形態７に係る炭化珪素半導体装置の別の構成の断面模式図である。
【図２５】この発明の実施の形態７に係る炭化珪素半導体装置の別の構成の断面模式図である。
【図２６】この発明の実施の形態８に係る電力変換装置の構成を示す模式図である。
【発明を実施するための形態】
【００２４】
以下、添付の図面を参照しながら実施形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズ及び位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称及び機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
【００２５】
本明細書に記載の実施の形態においては、炭化珪素（ＳｉＣ）半導体装置の一例として、第１導電型をｎ型、第２導電型をｐ型としたｎチャネル炭化珪素ＭＯＳＦＥＴを例に挙げて説明する。電位の高低についての記述は、第１導電型をｎ型、第２導電型をｐ型とした場合に対する記述であり、第１導電体をｐ型、第２導電型をｎ型とした場合には、電位の高低の記述も逆になる。
さらに、本願では、炭化珪素半導体装置全体のうち、ユニットセルが周期的に並ぶ領域を活性領域と、また、活性領域以外の領域を終端領域と呼んで説明する。
【００２６】
実施の形態１．
まず、本発明の実施の形態１にかかる炭化珪素半導体装置の構成を説明する。
図１は、実施の形態１にかかる炭化珪素半導体装置であるショットキダイオード（ＳＢＤ）内蔵炭化珪素ＭＯＳＦＥＴ（ＳＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴ）を上面から見た平面模式図である。図１において、ＳｉＣ−ＭＯＳＦＥＴの上面の一部にはゲートパッド８１が形成されており、これに隣接してソース電極８０が形成されている。また、ゲートパッド８１から延びるように、ゲート配線８２が形成されている。
図２は、図１のソース電極８０から炭化珪素半導体装置の外周部のゲート配線８２にかけてのａ−ａ’部分の断面を模式的に示す断面模式図である。また、図３は、図１の上面図の主に炭化珪素半導体部分を記載した平面模式図である。
【００２７】
図２において、ｎ型で低抵抗の炭化珪素で構成される半導体基板１０の表面上に、ｎ型の炭化珪素で構成されるドリフト層２０が形成されている。図１で説明したゲート配線８２が設けられている領域にほぼ対応する位置のドリフト層２０の表層部には、図３に示すように、ｐ型の炭化珪素で構成される第２ウェル領域３１が設けられている。
【００２８】
図１で説明したソース電極８０が設けられている領域の下部には、ドリフト層２０の表層部に、ｐ型の炭化珪素で構成される第１ウェル領域３０が複数設けられている。第１ウェル領域３０のそれぞれの表層部には、第１ウェル領域３０の外周から所定の間隔だけ内部に入った位置に、ｎ型の炭化珪素で構成されるソース領域４０が形成されている。
【００２９】
各第１ウェル領域３０の表層部のソース領域４０のさらに内側の第１ウェル領域３０の表層部には、低抵抗ｐ型の炭化珪素で構成されるコンタクト領域３２が形成されており、そのさらに内部には、ドリフト層２０の表面から第１ウェル領域３０を貫通する、炭化珪素で構成される第１離間領域２１が形成されている。第１離間領域２１は、ドリフト層２０と同じｎ型で、ドリフト層２０と同じ不純物濃度を有する。
この第１離間領域２１の表面側には、第１離間領域２１とショットキ接続する第１ショットキ電極７１が形成されている。ここで、第１ショットキ電極７１は、上面から見て、少なくとも対応する第１離間領域２１を含むように形成されていることが望ましい。
【００３０】
また、ソース領域４０の表面上には、オーミック電極７０が形成されており、オーミック電極７０、第１ショットキ電極７１およびコンタクト領域３２に接続されるソース電極８０がこれらの上に形成されている。第１ウェル領域３０は、低抵抗のコンタクト領域３２を介してオーミック電極７０と電子と正孔の授受を容易に行なうことができる。
【００３１】
隣接する第１ウェル領域３０間のドリフト層２０の領域は、第２離間領域２２となっており、ドリフト層２０と同じｎ型で、ドリフト層２０と同じ不純物濃度を有する。隣接する第１ウェル領域３０、その間の第２離間領域２２、およびそれぞれの第１ウェル領域３０内のソース領域４０の表面上には、ゲート絶縁膜５０が形成されており、そのゲート絶縁膜５０上の少なくとも第１ウェル領域３０の上部には、ゲート電極６０が形成されている。ゲート電極６０が形成されている箇所の下部で、ゲート絶縁膜５０を介して対向する第１ウェル領域３０の表層部を、チャネル領域と呼ぶ。
【００３２】
炭化珪素半導体装置の第１ウェル領域３０が形成されている、図１のソース電極８０が形成されている領域が、活性領域であり、その活性領域の外側、すなわち、最外周の第１ウェル領域３０の外側には第２ウェル領域３１が形成されている。第１ウェル領域３０と第２ウェル領域３１の間には、第３離間領域２３が形成されている。第３離間領域２３は、ドリフト層２０と同じｎ型で、ドリフト層２０と同様の不純物濃度を有する。
第２ウェル領域３１が形成されている領域より外側が、終端領域となる。
【００３３】
第２ウェル領域３１と最外周の第１ウェル領域３０との間の第３離間領域上には、ゲート絶縁膜５０より少なくとも２倍以上の厚さを有する酸化珪素または窒化珪素からなる第２絶縁膜５２が形成されている。また、第２ウェル領域３１上には、フィールド絶縁膜５１が形成されている。
【００３４】
第２絶縁膜５２上およびフィールド絶縁膜５１の上部の一部には、ゲート絶縁膜５０上のゲート電極６０と接続するゲート電極６０が形成されている。また、ゲート電極６０とソース電極８０との間には、層間絶縁膜５５が形成されている。さらに、第２ウェル領域３１の上方のゲート電極６０とゲート配線８２とは、層間絶縁膜５５に形成されたゲートコンタクトホール９５を介して接続されている。また、第２ウェル領域３１の外周側、すなわち、第１ウェル領域３０と反対側には、ｐ型で炭化珪素のＪＴＥ領域３７が形成されている。ＪＴＥ領域３７の不純物濃度は、第２ウェル領域３１の不純物濃度より低いものとする。
【００３５】
また、第２ウェル領域３１の表面上のフィールド絶縁膜５１の一部には開口（第２コンタクトホール９１）が形成されており、その開口内には、オーミック電極７０などと接続されているソース電極８０が形成されている。ここで、第２ウェル領域３１は直接ソース電極８０とオーミック接続されておらず、絶縁されている、あるいは、ショットキ接続されている。
【００３６】
活性領域においては、層間絶縁膜５５およびゲート絶縁膜５０を貫通して形成された第１コンタクトホール９０を介して、オーミック電極７０、第１ショットキ電極７１およびコンタクト領域３２上のソース電極８０が層間絶縁膜５５上のソース電極８０と接続されている。
半導体基板１０の裏面側には、ドレイン電極８４が形成されている。
【００３７】
次に、本実施の形態の炭化珪素半導体装置であるＳＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴの製造方法について説明する。
まず、第１主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる半導体基板１０の上に、化学気相堆積法（ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）により、１×１０１５から１×１０１７ｃｍ−３の不純物濃度でｎ型、５から５０μｍの厚さの炭化珪素からなるドリフト層２０をエピタキシャル成長させる。
【００３８】
つづいて、ドリフト層２０の表面の所定の領域にフォトレジスト等により注入マスクを形成し、ｐ型の不純物であるＡｌ（アルミニウム）をイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５から３μｍ程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１７から１×１０１９ｃｍ−３の範囲でありドリフト層２０の不純物濃度より高くする。その後、注入マスクを除去する。本工程によりＡｌイオン注入された領域が第１ウェル領域３０および第２ウェル領域３１となる。
【００３９】
次に、ドリフト層２０の表面にフォトレジスト等により注入マスクを形成し、ｐ型の不純物濃度であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５から３μｍ程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１６から１×１０１８ｃｍ−３の範囲でありドリフト層２０の不純物濃度より高く、かつ、第１ウェル領域３０の不純物濃度よりも低いものとする。その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域がＪＴＥ領域３７となる。同様に、所定の領域に第１ウェル領域３０の不純物濃度より高い不純物濃度でＡｌをイオン注入することにより、コンタクト領域３２を形成する。
【００４０】
つづいて、ドリフト層２０の表面の第１ウェル領域３０の内側の所定の箇所が開口するようにフォトレジスト等により注入マスクを形成し、ｎ型の不純物であるＮ（窒素）をイオン注入する。Ｎのイオン注入深さは第１ウェル領域３０の厚さより浅いものとする。また、イオン注入したＮの不純物濃度は、１×１０１８から１×１０２１ｃｍ−３の範囲であり、第１ウェル領域３０のｐ型の不純物濃度を超えるものとする。本工程でＮが注入された領域のうちｎ型を示す領域がソース領域４０となる。
【００４１】
次に、熱処理装置によって、アルゴン（Ａｒ）ガス等の不活性ガス雰囲気中で、１３００から１９００℃の温度で、３０秒から１時間のアニールを行う。このアニールにより、イオン注入されたＮ及びＡｌを電気的に活性化させる。
【００４２】
つづいて、ＣＶＤ法、フォトリソグラフィ技術等を用いて、第１ウェル領域３０が形成された領域にほぼ対応する活性領域以外の領域の半導体層の上に、膜厚が０．５から２μｍの酸化珪素からなるフィールド絶縁膜５１を形成する。
また、最外周の第１ウェル領域３０と第２ウェル領域との間の第３離間領域２３上に、ＣＶＤ法、フォトリソグラフィ技術等を用いて、膜厚が０．１から０．５μｍの酸化珪素からなる第２絶縁膜５２を形成する。
【００４３】
次に、フィールド絶縁膜５１と第２絶縁膜５２とに覆われていない炭化珪素表面を熱酸化して所望の厚みのゲート絶縁膜５０である酸化珪素膜を形成する。つづいて、ゲート絶縁膜５０、第２絶縁膜５２およびフィールド絶縁膜５１の上に、導電性を有する多結晶シリコン膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６０を形成する。次に、酸化珪素からなる層間絶縁膜５５を減圧ＣＶＤ法により形成する。つづいて、層間絶縁膜５５とゲート絶縁膜５０を貫き、活性領域内のコンタクト領域３２とソース領域４０とに到達する第１コンタクトホール９０を形成し、同時に、第２ウェル領域３１に到達する第２コンタクトホール９１を形成する。
【００４４】
次に、スパッタ法等によりＮｉを主成分とする金属膜を形成後、６００から１１００℃の温度の熱処理を行ない、Ｎｉを主成分とする金属膜と、第１コンタクトホール９０内の炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。つづいて、反応してできたシリサイド以外の残留した金属膜をウェットエッチングにより除去する。これにより、オーミック電極７０が形成される。
【００４５】
つづいて、半導体基板１０の裏面（第２主面）にＮｉを主成分とする金属膜を形成、熱処理することにより、半導体基板１０の裏側に裏面オーミック電極（図示せず）を形成する。
次に、フォトレジスト等によるパターニングを用いて、第１離間領域２１上の層間絶縁膜５５とゲート絶縁膜５０と、および、ゲートコンタクトホール９５となる位置の層間絶縁膜５５を除去する。除去する方法としては、ショットキ界面となる炭化珪素層の表面にダメージを与えないウェットエッチングとする。
【００４６】
つづいて、スパッタ法等により、ショットキ電極となる金属膜を堆積し、フォトレジスト等によるパターニングを用いて、第１コンタクトホール９０内の第１離間領域２１上に第１ショットキ電極７１を形成する。
【００４７】
次に、ここまで処理してきた基板の表面にスパッタ法又は蒸着法によりＡｌ等の配線金属を形成し、フォトリソグラフィ技術により所定の形状に加工することで、ソース側のオーミック電極７０、第１ショットキ電極７１、および、第２ウェル領域３１に接触するソース電極８０、および、ゲート電極６０に接触するゲートパッド８１とゲート配線８２とを形成する。
【００４８】
さらに、基板の裏面に形成された裏面オーミック電極（図示せず）の表面上に金属膜であるドレイン電極８４を形成すれば、図１〜３に示した本実施の形態の炭化珪素半導体装置が完成する。
【００４９】
次に、本実施の形態の炭化珪素半導体装置であるＳＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴの動作について説明する。ここで、半導体材料が４Ｈ型の炭化珪素の炭化珪素半導体装置を例に説明する。この場合ｐｎ接合の拡散電位はおおよそ２Ｖである。
【００５０】
以下、主に還流動作の場合について説明する。
還流動作では、ソース電圧（ソース電極８０の電圧）に対しドレイン電圧（ドレイン電極８４の電圧）が低くなり、数Ｖの電圧が発生する。活性領域においては、第１ウェル領域３０より低電圧でオンする、第１離間領域２１と第１ショットキ電極７１間のＳＢＤが形成されているので、原則として還流電流がＳＢＤに流れ、第１ウェル領域３０には流れない。終端領域においては、第２ウェル領域３１にオーミック電極７０を経由してオーミック接続するソース電極８０がある場合、第２ウェル領域３１とドリフト層２０と間に形成されるｐｎ接合にソース・ドレイン間の電圧の多くが印加されるために、第２ウェル領域３１とドリフト層２０とで形成されるｐｎダイオードにバイポーラ電流が流れることになる。しかしながら、本発明の炭化珪素半導体装置においては、第２ウェル領域３１がソース電極８０とオーミック接続していない。また、第３離間領域２３上部にゲート絶縁膜よりも少なくとも２倍以上膜厚が大きい第２絶縁膜５２を形成し、さらに第２ウェル領域３１全域をゲート絶縁膜５０よりも厚い絶縁膜(第２絶縁膜５２、フィールド絶縁膜５１)で被覆している。
【００５１】
このため、本実施の形態の炭化珪素半導体装置は、還流動作時においても、第２ウェル領域３１がソース電極８０と同電位にならず、第２ウェル領域３１のバイポーラ動作を抑制することができる。また、ターンオフ、ターンオン動作時の第２ウェル領域３１上に発生する電圧による絶縁膜に印加される電界を低減でき第２ウェル領域３１上の絶縁膜の絶縁破壊を抑制でき、信頼性を高めることができる。
【００５２】
次に、スイッチング動作時における本実施の形態の炭化珪素半導体装置の終端領域の動作について説明する。
まず、ターンオフ動作時には、ドレイン電圧が増大し、ドリフト層２０中に空乏層が急速に広がる。ドリフト層２０中の空乏層の広がりに対応して、第２ウェル領域３１内においても空乏層が広がり、この空乏層の広がりに応じた変位電流が第２ウェル領域３１からソース電極８０に向けて流れる。このとき、変位電流は、第２コンタクトホール９１を経由して第２ウェル領域３１からソース電極８０に向けて流れるが、ソース電極８０と第２ウェル領域３１とは、絶縁されている、あるいは、ショットキ接続されている。
【００５３】
第２コンタクトホール９１内でソース電極８０と第２ウェル領域３１とがショットキ接続されている場合は、第２ウェル領域３１からソース電極８０に向けて順方向電流が流れることにより、第２ウェル領域３１上の絶縁膜を破壊するような高電圧は発生しない。また、第２コンタクトホール９１内でソース電極８０と第２ウェル領域３１との間が絶縁されている場合でも、ソース電極８０と第２ウェル領域３１との間の絶縁膜が薄ければ、一定以上の電圧の印加で降伏し、第２ウェル領域３１上の絶縁膜を破壊するような高電圧は発生しない。このとき、ソース電極８０と第２ウェル領域３１とが空間的に密接に隣接されているため、接触部分の寄生容量が非常に大きくなり、この大きな寄生容量を介して第２ウェル領域３１からソース電極８０へ小さな電圧降下で変位電流を流すことができる。
【００５４】
つづいて、ターンオン動作時について説明する。ターンオン動作時には、ドレイン電圧が急速に低下する。このとき、オフ状態のときにドリフト層２０と第２ウェル領域３１との間に形成されている空乏層が、急速に縮小する。そのため、ソース電極８０から第２ウェル領域３１中へ変位電流が流れ込む。
【００５５】
第２コンタクトホール９１内でソース電極８０と第２ウェル領域３１とがショットキ接続されている場合には、ターンオン動作時に流れる電流が第２ウェル領域３１とソース電極８０との間に形成されるＳＢＤの順方向とは逆向きになるが、このＳＢＤが一定の逆方向電圧で降伏するようにしておくことで、第２ウェル領域３１上に発生する電圧を第２ウェル領域３１上部の絶縁膜を破壊するような電圧以下に抑制することができる。
【００５６】
ソース電極８０と第２ウェル領域３１の間が、絶縁されていた場合も同様で、絶縁破壊が発生し、通電する電圧を一定以下となるよう設計することで、第２ウェル領域３１上に発生する電圧を第２ウェル領域３１上部の絶縁膜を破壊するような電圧以下に抑制することができる。また、ソース電極８０と第２ウェル領域３１が空間的に密接に隣接されているため、接触部分の寄生容量は非常に大きく、変位電流を第２ウェル領域３１からソース電極８０へ、寄生容量を介した過渡電流の通電により、小さな電圧降下で流すことができる。これにより、第２ウェル領域３１上の絶縁膜を破壊するような電圧が第２ウェル領域３１上に発生することを十分に抑制することができる。
【００５７】
また、図４は、本実施の形態の炭化珪素半導体装置の別の形態の、主に炭化珪素半導体部分を記載した平面模式図である。図４において、第２ウェル領域３１の一部に、第２ウェル領域３１とソース電極８０とをオーミック接続する第２ウェル領域コンタクトホール９２が形成されている。図５は、図４の第２ウェル領域コンタクトホール９２が形成されている箇所を含む断面を示した断面模式図である。図５において、第２ウェル領域コンタクトホール９２は、フィールド絶縁膜５１および層間絶縁膜５５を貫通して形成されている。また、第２ウェル領域コンタクトホール９２の下部の第２ウェル領域３１には、第２ウェル領域３１よりｐ型不純物濃度が高く低抵抗な第２ウェルコンタクト領域３６を設けてもよい。
【００５８】
第２ウェル領域コンタクトホール９２は、第２ウェル領域３１内の最短経路上で、第２コンタクトホール９１から断面横方向に、１０μｍ以上離れて形成されている。ここで、第２ウェル領域３１内で第２ウェル領域コンタクトホール９２から１０μｍ以上はなれた箇所は、実質的に非オーミック接続されていると見なす。第２ウェル領域３１内の最短経路上の第２コンタクトホール９１と第２ウェル領域コンタクトホール９２との距離は、より好ましくは、５０μｍ以上であればよい。
【００５９】
さらに、これまでは、第１ウェル領域３０と第２ウェル領域３１とが基本的に離間しているとして説明してきたが、第１ウェル領域３０と第２ウェル領域３１とがつながっていてもよい。また、第１ウェル領域３０が複数あり、複数の第１ウェル領域３０が互いに離間しているものとして説明したが、複数の第１ウェル領域３０どうしがつながっていてもよい。図６に、第１ウェル領域３０と第２ウェル領域３１とがつながっており、かつ、複数の第１ウェル領域３０どうしがつながっている場合の平面模式図を示す。
このような場合は、第１ウェル領域３０は、第１ウェル領域３０内のソース領域４０、あるいは、第１ウェル領域３０内の第１離間領域２１上に設けられた第１ショットキ電極７１のいずれかからの距離が５０μｍ以内であるものとする。
【００６０】
また、本実施の形態では活性領域にＳＢＤ内蔵ＭＯＳＦＥＴがある例について説明してきたが、ＳＢＤ内蔵ＭＯＳＦＥＴの代わりに、ｐ型のウェル領域上にｎ型のチャネルエピ層４９を形成し、このチャネルエピ層４９がしきい値電圧以下のゲート電圧にてユニポーラ型のダイオードとして動作するようにし、かつ、このユニポーラ型のダイオードの立ち上がり電圧をｐ型のウェル領域とｎ型のドリフト層とから形成されるｐｎダイオードの動作電圧よりも低く設計したＭＯＳＦＥＴにしてもよい。図７に、図２のＳＢＤ内蔵ＭＯＳＦＥＴをこのようなＭＯＳＦＥＴに置き換えたＭＯＳＦＥＴの断面模式図を示す。このように、還流動作時においてＭＯＳＦＥＴのチャネル領域に逆通電させる場合でも、ＳＢＤ内蔵ＭＯＳＦＥＴと同様の効果を得ることができる。
【００６１】
さらに、第２ウェル領域３１とソース電極８０とは、第２コンタクトホール内で、第２ショットキ電極７６を介してショットキ接続されてもよい。図８は、第２ウェル領域３１とソース電極８０とが第２ショットキ電極７６を介して接続された、本実施の形態の炭化珪素半導体装置の断面模式図である。
【００６２】
第２ウェル領域３１がソース電極８０とショットキ接続されることにより、ターンオフ動作時に、第２ウェル領域３１の多数キャリアである正孔がソース電極８０に向かってショットキダイオードの順方向電流として流れるため、ターンオフ時に第２ウェル領域３１とソース電極８０とのコンタクト部分で高速スイッチングによる変位電流が流れた場合においても変位電流によって発生する電圧を低減でき、第２ウェル領域３１上の絶縁膜への印加電界を低減できる。したがって、素子の信頼性を高めることができる。
なお、本発明の効果は、オフ時のゲート電圧をソース電圧よりマイナス側にして駆動する場合に、より顕著となる。
【００６３】
実施の形態２．
本実施の形態の炭化珪素半導体装置は、実施の形態１の炭化珪素半導体装置の第２ウェル領域３１に断面横方向に低抵抗な層を設けているものである。その他の点については、実施の形態１と同様であるので、詳しい説明を省略する。
【００６４】
図９は、実施の形態１の説明で使用した図１のソース電極８０から炭化珪素半導体装置の外周部のゲート配線８２にかけてのａ−ａ’部分の断面を模式的に示す本実施の形態の炭化珪素半導体装置の断面模式図である。また、図１０は、本実施の形態の炭化珪素半導体装置の平面模式図である。
【００６５】
図９に断面図を示す本実施の形態の炭化珪素半導体装置の終端領域において、第２導電型の第２ウェル領域３１上には、第２ウェル領域３１とオーミック接続しない、低抵抗な導電性層４７が形成されている。例えば、導電性層４７は第２ウェル領域３１とショットキ接続されている。実施の形態１では第２ウェル領域３１上に形成されていた第２コンタクトホール９１は、本実施の形態では導電性層４７上に形成されており、第２コンタクトホール９１内に形成されるソース電極８０と導電性層４７とは、オーミック接続される。
また、導電性層４７は、図１０にその平面図を記載しているように、第２ウェル領域３１の平面上で大きな割合の領域に形成される。導電性層４７の形成領域は、第２ウェル領域３１の形成領域の５０％以上などであればよい。
【００６６】
導電性層４７は、低抵抗ｎ型の多結晶珪素などであればよく、フィールド絶縁膜５１および第２絶縁膜５２を形成する前に減圧ＣＶＤ法などにより形成される。低抵抗ｎ型の多結晶珪素の導電性層４７は、珪素の価電子帯および伝導帯が一般的に炭化珪素の禁制帯幅にあるので、ｐ型炭化珪素の第２ウェル領域３１とショットキ接続する。このように、第２ウェル領域３１と導電性層４７とを非オーミック接続させることにより、還流動作時にソース電極８０側から第２ウェル領域３１に多数キャリアである正孔を注入できなくなる。そのため、第２ウェル領域３１とドリフト層２０との間のバイポーラ通電を抑制することができる。
【００６７】
また、活性領域の最外周の第１ウェル領域３０と終端領域の第２ウェル領域３１との間の第３離間領域２３上に、ゲート絶縁膜５０より膜厚の大きな第２絶縁膜５２を形成しているので、第１ウェル領域３０と終端領域の第２ウェル領域３１との間の寄生ｐ−ＭＯＳＦＥＴがオンすることが防止されている。
【００６８】
さらに、第２ウェル領域３１に形成されている低抵抗の導電性層４７により、第２ウェル領域３１の断面横方向の抵抗を低減でき、高速スイッチング時に第２ウェル領域３１の断面横方向に流れる変位電流によって第２ウェル領域３１に発生する電圧を低減することができる。したがって、変位電流によって発生する電圧による素子破壊を防止でき、炭化珪素半導体装置の信頼性を高めることができる。また、変位電流によって発生する電圧はスイッチング速度に応じて大きくなるので、低抵抗の導電性層４７を形成していないものと比較して、よりスイッチング速度を増加させることができる。
【００６９】
加えて、第２ウェル領域３１と導電性層４７との間にできる空乏層容量があるため、ターンオン時などのチャージアップによる発生電圧を低下させることができ、素子の信頼性をさらに高めることができる。
【００７０】
本実施の形態の炭化珪素半導体装置の第２ウェル領域３１に設ける断面横方向に低抵抗な層は、第２ウェル領域３１の上に直接接するように設けなくてもよい。図１１にその断面模式図を示すように、第２ウェル領域３１上に絶縁層５３を介して導電性層４７が設けられてもよい。導電性層４７の平面レイアウトは、図９と同様でよい。絶縁層５３を薄く形成することにより、絶縁層５３の上部と下部の容量結合を大きくできる。
絶縁層５３をゲート絶縁膜５０と同時に同じ厚さで形成する場合、第２ウェル領域３１上の絶縁層５３を熱酸化法で形成した上に減圧ＣＶＤ法などにより形成すればよい。
【００７１】
このキャパシタが、ターンオン／ターンオフ時のｄＶ／ｄｔ印加時に第２ウェル領域３１を平面方向に流れる変位電流をＡＣ的に流す電流経路として働く。キャパシタは、図９の構造の炭化珪素半導体装置の導電性層４７との間のショットキ接合が逆バイアスになったときに、これらの間に空乏層容量と同様に働くので、同様に、電圧スイッチング時に変位電流によって発生する電圧を抑制することができる。また、ターンオフ直後に第２ウェル領域３１に発生した正の電荷を第２ウェル領域３１と導電性層４７との間のキャパシタに充電することにより、第２ウェル領域３１に発生する電圧を低く抑え、第２ウェル領域３１上に形成された絶縁膜の絶縁破壊を防止することができる。
【００７２】
図９と図１１の炭化珪素半導体装置の導電性層４７は、多結晶珪素として説明したが、金属であっても、炭化珪素などの半導体であっても、黒鉛のような半金属であってもよい。導電性層４７の材料が金属以外の場合、第２ウェル領域３１に対してショットキ接続または非線形性接触し、還流動作時に第２ウェル領域３１への多数キャリアの注入を防ぐことができればよい。
【００７３】
なお、導電性層４７は、第１ウェル領域３０と第２ウェル領域３１の境界にある第３離間領域２３上にまで形成してもよい。図１２に、導電性層４７を第３離間領域２３上にまで形成したものの断面模式図を示す。ここで、導電性層４７の上部には、第２絶縁膜５２が形成されている。
図１２の構造の炭化珪素半導体装置においては、導電性層４７が、第１導電型の第３離間領域２３とも非オーミック接続した方がよい。
【００７４】
また、本実施の形態の炭化珪素半導体装置の第２ウェル領域３１に設ける断面横方向に低抵抗な層は、第２ウェル領域３１の上層部に設けた炭化珪素半導体層であってもよい。
図１１にその断面模式図を示すように、第２ウェル領域３１の上層部に低抵抗ｎ型の炭化珪素導電性層４５を形成してもよい。炭化珪素導電性層４５の抵抗率を第２ウェル領域３１の抵抗率より低くすれば、図８の構造の炭化珪素半導体装置と同様の効果を奏する。炭化珪素導電性層４５と第２ウェル領域３１との間にはｐｎ接合ができ、このｐｎ接合の空乏層容量が図８の構造と同様に働く。
【００７５】
図１１の構造の炭化珪素半導体装置の炭化珪素導電性層４５は、窒素などのドナーとなるイオンを注入することによって形成すればよい。炭化珪素導電性層４５は、ソース領域４０と同時にイオン注入により形成して、製造工程を削減してもよい。
また、炭化珪素導電性層４５は、エピタキシャル法により形成してもよい。
【００７６】
本実施の形態の炭化珪素半導体装置は、第２ウェル領域３１の表層の一部またはその上部に、第１導電型の炭化珪素導電性層４５または導電性層４７を形成しているので、実施の形態１の構造の効果に加えて、第２ウェル領域３１の平面横方向の抵抗を低減でき、炭化珪素半導体装置がオン／オフするときに第２ウェル領域３１に流れる変位電流による発生電圧を低減できる。したがって、より信頼性を高くすることができる。
【００７７】
実施の形態３．
実施の形態１では、第３離間領域２３上に第２絶縁膜が形成されていたが、本実施の形態の炭化珪素半導体装置では、第３離間領域２３上にフィールド絶縁膜５１が形成されている。その他の点については、実施の形態１、２と同様であるので、詳しい説明は省略する。
【００７８】
図１４は、本実施の形態の炭化珪素半導体装置の断面模式図である。図１４に示した本実施の形態の炭化珪素半導体装置においては、最外周の第１ウェル領域３０と第２ウェル領域３１との間の第３離間領域２３上にも第２ウェル領域３１上と同じフィールド絶縁膜５１が形成されている。したがって、実施の形態１のようにフィールド絶縁膜５１やゲート絶縁膜５０と異なる第２絶縁膜を形成する必要が無く、第２ウェル領域３１上にフィールド絶縁膜５１を形成するときに同時に第３離間領域２３上の第３離間領域２３上を形成でき、製造工程を簡略化できる。
【００７９】
本実施の形態の炭化珪素半導体装置においても、実施の形態１の炭化珪素半導体装置と同様に、寄生ｐ−ＭＯＳＦＥＴの動作の抑制などの効果を奏することができる。
【００８０】
実施の形態４．
本実施の形態の炭化珪素半導体装置においては、最外周の第１ウェル領域３０と第２ウェル領域３１との間の第３離間領域２３にドリフト層２０の不純物濃度の５倍以上の不純物濃度の第１導電型の接合注入領域４３を形成する。その他の点については、実施の形態１〜３と同様であるので、詳しい説明は省略する。
【００８１】
図１５は、本実施の形態の炭化珪素半導体装置の断面模式図である。図１４に示した本実施の形態の炭化珪素半導体装置においては、最外周の第１ウェル領域３０と第２ウェル領域３１との間の第３離間領域２３に不純物濃度が高い接合注入領域４３を形成している。接合注入領域４３は、ソース領域４０形成方法と同様にイオン注入法によって形成すればよい。
【００８２】
本実施の形態の炭化珪素半導体装置は、第３離間領域２３に不純物濃度が高い接合注入領域４３を形成しているので、最外周の第１ウェル領域３０と第２ウェル領域３１との間に形成される寄生ｐ−ＭＯＳＦＥＴの閾値電圧をよりマイナス側にでき、寄生ｐ−ＭＯＳＦＥＴをよりオンし難くできる。したがって、第２ウェル領域３１の還流動作時のバイポーラ通電をさらに抑制できる。
【００８３】
実施の形態５．
本実施の形態の炭化珪素半導体装置においては、第２ウェル領域３１の活性領域に隣接した領域の表層部に、第２ウェル領域３１より第２導電型の不純物濃度が高い第２導電型の高濃度領域３５を設けている。その他の点については、実施の形態１〜４と同様であるので、詳しい説明は省略する。
【００８４】
図１６に、本実施の形態の炭化珪素半導体装置の断面模式図を示す。高濃度領域３５の第２導電型の不純物濃度は、第２ウェル領域３１の第２導電型の不純物濃度の２倍以上とする。高濃度領域３５は、第２ウェル領域３１と同様に、イオン注入法により形成すればよい。
本発明の炭化珪素半導体装置の第２ウェル領域３１のように、ソース電極８０とオーミック接続しないで、フローティングになると、第２ウェル領域３１とフィールド絶縁膜５１との界面、第２ウェル領域３１と第２絶縁膜５２との界面、および、第１ウェル領域３０と第２絶縁膜５２との界面に、意図せぬ反転層が形成される可能性がある。
【００８５】
そこで、本実施の形態の炭化珪素半導体装置のように、第２ウェル領域３１の活性領域側の領域の表層部に高濃度領域３５を形成しておくことにより、少なくとも高濃度領域３５が形成された領域において反転層が形成されることを防止でき、第２ウェル領域３１がソース電極８０と同電位になるのを抑制できる。したがって、還流動作時の第２ウェル領域３１のバイポーラ通電をさらに抑制できる。
【００８６】
なお、第２ウェル領域３１の第２コンタクトホール９１が形成されていない他の領域の表層部にも高濃度領域３５を形成して、第２ウェル領域３１の断面横方向の抵抗を低減してもよい。図１７は、第２ウェル領域３１の他の領域の表層部にも高濃度領域３５を形成したものの断面模式図である。このような炭化珪素半導体装置によれば、第２ウェル領域３１の断面横方向の抵抗を低減でき、実施の形態２の炭化珪素半導体装置と同様に、炭化珪素半導体装置がオン／オフするときに第２ウェル領域３１に流れる変位電流による発生電圧を低減できる。したがって、より信頼性を高くすることができる。
【００８７】
さらに、上記実施形態では、ソース側のオーミック電極７０と第１ショットキ電極７１とが分離して作製されているが、同一材料で連続して形成されてもよいし、別材料で連続していてもよい。
また、上記実施形態では、結晶構造、主面の面方位、オフ角および各注入条件等、具体的な例を用いて説明したが、これらの数値範囲に適用範囲が限られるものではない。
【００８８】
実施の形態６．
本実施の形態の炭化珪素半導体装置においては、実施の形態２に記載の炭化珪素半導体装置の終端領域において、第２ウェル領域３１の内部の表層部の導電性層４７が形成された領域の外側でＪＴＥ領域３７が形成された領域の内側に、第２ウェル領域３１より第２導電型の不純物濃度が高い保護高濃度領域３９が形成されている。その他の点については、実施の形態２と同様であるので、詳しい説明は省略する。
【００８９】
図１８は、本実施の形態の炭化珪素半導体装置の断面模式図である。図１８に示した本実施の形態の炭化珪素半導体装置においては、第２ウェル領域３１の内部の表層部の導電性層４７が形成された領域の外側でＪＴＥ領域３７が形成された領域の内側に、第２ウェル領域３１より第２導電型の不純物濃度が高い保護高濃度領域３９が形成されている。保護高濃度領域３９は、コンタクト領域３２形成方法と同様にイオン注入法によって形成すればよい。
【００９０】
ここで、本実施の形態の炭化珪素半導体装置の効果について説明する。
炭化珪素半導体装置では、ｐ型不純物をドープして形成したアクセプタの準位が深く、アクセプタがキャリア生成のために比較的長い時定数を持つために、素子を高速でスイッチングさせた場合、特にｐ型のキャリアの生成がスイッチング速度に追い付かない場合があった。キャリアの生成が遅れるのは、アクセプタのイオン化が遅れる（不完全イオン化）ためである。
【００９１】
特に、素子を高速でターンオフさせたときには、不純物濃度が第２ウェル領域３１より低濃度のＪＴＥ領域３７のような領域において、キャリアの生成の遅れにより、ドーピングしたアクセプタ濃度よりキャリア濃度が過渡的に少なくなる場合がある。このため、実施の形態２のような終端構造の場合には、ＪＴＥ領域３７から第２ウェル領域３１にかけての領域中に、静的なオフ時よりも広い範囲に空乏層が拡張し、この空乏層が、ゲート電極６０下部や導電性層４７まで到達することにより、素子が破壊されてしまう場合があった。
【００９２】
この現象を防止するためには、第２ウェル領域３１の不純物濃度を高める方法が考えられるが、本実施の形態の炭化珪素半導体装置において第２ウェル領域３１の不純物濃度を高めると、第２ウェル領域３１の導電性層４７との接触部分で逆方向リークが発生し、還流動作時にバイポーラ通電してしまう。
【００９３】
そこで、本実施の炭化珪素半導体装置においては、第２ウェル領域３１の内部の表層部の導電性層４７が形成された領域の外側でＪＴＥ領域３７が形成された領域の内側に、第２ウェル領域３１より第２導電型の不純物濃度が高い保護高濃度領域３９を形成している。このため、高速スイッチング時の第２ウェル領域３１内部への空乏層の拡張を抑制し、導電性層４７と第２ウェル領域３１からなるダイオードの逆方向リーク電流が流れるのを防止して、還流動作時にソース電極８０からドレイン電極８４へのバイポーラ通電を大幅に抑制することができる。
【００９４】
なお、本実施の形態では、実施の形態２の最初の形態と同様に第２ウェル領域３１上に導電性層４７がある場合について説明を行なったが、実施の形態２と同様に、導電性層４７が第２ウェル領域３１の表層部に形成されていてもよい。
導電性層４７が第２ウェル領域３１の表層部に形成されていて、導電性層４７が炭化珪素導電性層４５である場合の断面図を図１９に示す。
【００９５】
実施の形態７．
本実施の形態は、実施の形態１〜６で説明した炭化珪素半導体装置の活性領域の最も外側の第１ウェル領域３０と終端領域の第２ウェル領域３１との間の第３離間領域２３近傍の第１ウェル領域３０側において、寄生ｐ−ＭＯＳＦＥＴがオンするのを防止する特別な構造を備えたものである。
最初に説明する構造は、第３離間領域２３に隣接する第１ウェル領域３０のコンタクト領域３２と第３離間領域２３との間に、他の活性領域のチャネルより長いチャネルを形成したものである。
【００９６】
図２０は、本実施の形態の炭化珪素半導体装置の断面模式図である。図２０に示した本実施の形態の炭化珪素半導体装置においては、活性領域の最も外側の第１ウェル領域３０のソース領域４０と第３離間領域２３との間で、ゲート絶縁膜５０または第２絶縁膜５２を介してゲート電極６０の下部の領域を、他の活性領域の第１ウェル領域３０のソース領域４０と第３離間領域２３との間でゲート絶縁膜５０を介してゲート電極６０の下部の領域より特に長くしている。
【００９７】
本実施の形態の炭化珪素半導体装置においては、活性領域の最も外側の第１ウェル領域３０のソース領域４０と第３離間領域２３との間で、ゲート絶縁膜５０または第２絶縁膜を介してゲート電極６０の下部の領域で形成される寄生ｎ型（第１導電型）チャネルＭＯＳＦＥＴのチャネル長を特に長くしているので、寄生ｎ型チャネルＭＯＳＦＥＴがオンしにくくなる。また、寄生ｎ型チャネルＭＯＳＦＥＴの一部の、ゲート絶縁膜５０より厚さの大きい第２絶縁膜が形成されている領域でオフ状態にするためのゲート電極６０からの電圧で発生する電界が弱くなり、寄生ｎ型チャネルＭＯＳＦＥＴがオフにしているにもかかわらず、瞬間的なオンやリーク電流の増大などの予期せぬ動作を起こすことを防止できる。
【００９８】
また、本実施の形態の炭化珪素半導体装置においては、活性領域の最も外側の第１ウェル領域３０のソース領域４０と第３離間領域２３との間で、ゲート絶縁膜５０または第２絶縁膜５２を介してゲート電極６０の下部の領域を、特に長くしなくても、他の方法で寄生ｎ型チャネルＭＯＳＦＥＴがオンすることを防止してもよい。
【００９９】
例えば、図２１にその断面模式図を示すように、活性領域の最も外側の第１ウェル領域３０にソース領域４０を形成しないようにしてもよい。活性領域の最も外側の第１ウェル領域３０にソース領域４０を形成しないことにより、寄生ｎ型チャネルＭＯＳＦＥＴができず、上記で説明した予期せぬ動作が発生しなくなる。
【０１００】
また、図２２にその断面模式図を示すように、活性領域の最も外側の第１ウェル領域３０のソース領域４０の第３離間領域２３側に、第１ウェル領域３０より第２導電型の不純物濃度が高いチャネル形成抑制領域３８を形成してもよい。この構造によっても、寄生ｎ型チャネルＭＯＳＦＥＴがオンすることを抑制でき、活性領域端部からの耐圧リークを十分に抑制することができる。
【０１０１】
さらに、図２３にその断面模式図を示すように、図２２のソース領域４０の第３離間領域２３側に設けたチャネル形成抑制領域３８とコンタクト領域３２をひとまとめにして（まとめてチャネル形成抑制領域３８としている）、これらの間に設けられていたソース領域４０を作成しないようにしてもよい。図２３のような構造にすることにより、活性領域の最も外側の第１ウェル領域３０の幅を小さくでき、終端領域の第２ウェル領域３１を活性領域最外周の内蔵ショットキダイオードに近づけることができるので、第２ウェル領域３１におけるバイポーラ通電をさらに抑制することができる。
【０１０２】
また、図２２、図２３等の構造を採用し、寄生ｎ型チャネルＭＯＳＦＥＴの動作を抑制すれば、活性領域の最も外側の第１ウェル領域３０の上方のゲート電極６０を必ずしもゲート絶縁膜５０上に配置する必要がなくなる。
例えば、図２４にその断面模式図を示ように、活性領域の最も外側の第１ウェル領域３０の上方のゲート電極６０を、ゲート絶縁膜５０より厚さが大きく第３離間領域２３上にも形成する第２絶縁膜５２上に形成してもよい。図２４では、活性領域の最も外側の第１ウェル領域３０に、チャネル形成抑制領域３８だけを形成している。
【０１０３】
同様に、図２５にその断面模式図を示す構造であってもよい。図２５では、活性領域の最も外側の第１ウェル領域３０に、コンタクト領域３２、ソース領域４０、チャネル形成抑制領域３８を第３離間領域２３に向かって順に形成している。
図２４、図２５の構造では、活性領域の最も外側の第１ウェル領域３０上のゲート電極６０がゲート絶縁膜５０より厚さが大きい第２絶縁膜５２上に形成されており、ゲート電極６０の電界効果が効きにくくなっているが、チャネル形成抑制領域３８を形成することによって、寄生ｎ型ＭＯＳＦＥＴを抑制することができる。
【０１０４】
なお、実施の形態１〜７においては、第１の導電型をｎ型、第２の導電型をｐ型として説明したが、これに限るものではなく、第１の導電型をｐ型、第２の導電型をｎ型としても同様の効果を奏する。また、ｎ型（第１導電型）不純物としてＮを用いたが、リンまたはヒ素であってもよい。ｐ型（第２導電型）不純物としてＡｌを用いたが、ホウ素またはガリウムであってもよい。
【０１０５】
また、実施の形態１〜７で説明したＭＯＳＦＥＴにおいては、ゲート絶縁膜５０は、必ずしも酸化珪素などの酸化膜である必要はなく、酸化膜以外の絶縁膜、または、酸化膜以外の絶縁膜と酸化膜とを組み合わせたものであってもよい。また、ゲート絶縁膜５０として炭化珪素を熱酸化した酸化珪素を用いたが、ＣＶＤ法による堆積膜の酸化珪素であってもよい。さらに、本発明は、スーパージャンクション構造を有するＭＯＳＦＥＴにも用いることができる。
【０１０６】
また、上記実施形態では、ゲート絶縁膜５０を有するＭＯＳＦＥＴについて説明したが、ユニポーラデバイスであれば本発明を適用することができ、例えば、ゲート絶縁膜５０を有しないＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）やＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）にも本発明を用いることができる。
【０１０７】
実施の形態８．
本実施の形態は、上述した実施の形態１〜７にかかる炭化珪素半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態８として、三相のインバータに本発明を適用した場合について説明する。
【０１０８】
図２６は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【０１０９】
図２６に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
【０１１０】
電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図１６に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。
【０１１１】
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
【０１１２】
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。ここで、スイッチング素子をオフするゲート電圧は、ソース電圧と同じ電圧であってもよいし、ソース電圧よりマイナス側に設定してもよい。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１〜６のいずれかにかかる炭化珪素半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
【０１１３】
駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
【０１１４】
制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
【０１１５】
本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１〜３にかかる炭化珪素半導体装置を適用するため、低損失、かつ、高速スイッチングの信頼性を高めた電力変換装置を実現することができる。
【０１１６】
本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。
【０１１７】
また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
【符号の説明】
【０１１８】
１０  半導体基板、２０  ドリフト層、２１  第１離間領域、２２  第２離間領域、２３  第３離間領域、２４  第４離間領域、３０  第１ウェル領域、３１  第２ウェル領域、３２  コンタクト領域、３４  補助接続領域、３５  高濃度領域、３６  第２ウェルコンタクト領域、３７  ＪＴＥ領域、３８  チャネル形成抑制領域、３９  保護高濃度領域、４０  ソース領域、４５  炭化珪素導電性層、５０  ゲート絶縁膜、５１  フィールド絶縁膜、５２  第２絶縁膜、５３  絶縁層、５５  層間絶縁膜、６０  ゲート電極、７０  オーミック電極、７１  第１ショットキ電極、７６  第２ショットキ電極、８０  ソース電極，ソースパッド、８１  ゲートパッド、８２  ゲート配線、８４  ドレイン電極、９０  第１コンタクトホール、９１  第２コンタクトホール、９２  第２ウェル領域コンタクトホール、９５  ゲートコンタクトホール、１００  電源、２００、電力変換装置、２０１  主変換回路、２０２  駆動回路、２０３  制御回路、３００  負荷。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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