(57)【要約】【課題】集積度の高い半導体装置及び半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板と、半導体基板の表面に設けられた複数のトランジスタと、複数のトランジスタのゲート電極に電気的に接続された第１回路と、を備える。複数のトランジスタは、第１方向において絶縁領域を介して隣り合う第１及び第２のトランジスタと、第１方向と交差する第２方向において絶縁領域を介して第１及び第２のトランジスタと隣り合う第３のトランジスタと、第２方向において絶縁領域を介して第１及び第２のトランジスタと隣り合う第４のトランジスタと、を含む。第１回路は、第１信号に応じて第１〜第４のトランジスタをＯＮ状態とする。【選択図】図９Ａ
2020065022.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に設けられた複数のトランジスタと、
前記複数のトランジスタのゲート電極に電気的に接続された第１回路と
を備え、
前記複数のトランジスタは、
第１方向において絶縁領域を介して隣り合う第１及び第２のトランジスタと、
前記第１方向と交差する第２方向において前記絶縁領域を介して前記第１及び第２のトランジスタと隣り合う第３のトランジスタと、
前記第２方向において前記絶縁領域を介して前記第１及び第２のトランジスタと隣り合う第４のトランジスタと
を含み、
前記第１回路は、
第１信号に応じて前記第１〜第４のトランジスタをＯＮ状態とする
半導体装置。
【請求項２】
前記複数のトランジスタは、
前記第２のトランジスタと共通の領域を備える第５のトランジスタと、
前記第１方向において前記絶縁領域を介して前記第５のトランジスタと隣り合う第６のトランジスタと、
前記第２方向において前記絶縁領域を介して前記第５及び第６のトランジスタと隣り合う第７のトランジスタと、
前記第２方向において前記絶縁領域を介して前記第５及び第６のトランジスタと隣り合う第８のトランジスタと
を含み、
前記第１回路は、
前記第１信号に応じて前記第５〜第８のトランジスタをＯＦＦ状態とし、
第２信号に応じて前記第５〜第８のトランジスタをＯＮ状態とする
請求項１記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板の表面と交差する第１方向に並ぶ第１〜第４の導電層と、
前記第１方向に延伸して前記第１〜第４の導電層に対向する第１の半導体柱と、
前記第１〜第４の導電層及び前記第１の半導体柱の間に設けられた第１絶縁膜と、
前記半導体基板の表面に設けられた複数のトランジスタと
を備え、
前記複数のトランジスタは、
前記第１の導電層に電気的に接続された第１のトランジスタと、
前記第２の導電層に電気的に接続され、前記第１方向と交差する第２方向において絶縁領域を介して前記第１のトランジスタと隣り合う第２のトランジスタと、
前記第３の導電層に電気的に接続され、前記第１方向及び第２方向と交差する第３方向において前記絶縁領域を介して前記第１及び第２のトランジスタと隣り合う第３のトランジスタと、
前記第４の導電層に電気的に接続され、前記第３方向において前記絶縁領域を介して前記第１及び第２のトランジスタと隣り合う第４のトランジスタと
を備える半導体記憶装置。
【請求項４】
前記第１方向に並び、前記第２方向又は前記第３方向において前記第１〜第４の導電層と離間して設けられた第５〜第８の導電層と、
前記第１方向に延伸して前記第５〜第８の導電層に対向する第２の半導体柱と、
前記第５〜第８の導電層及び前記第２の半導体柱の間に設けられた第２絶縁膜と
を更に備え、
前記複数のトランジスタは、
前記第５の導電層に電気的に接続され、前記第２のトランジスタと共通の領域を備える第５のトランジスタと、
前記第６の導電層に電気的に接続され、前記第２方向において前記絶縁領域を介して前記第５のトランジスタと隣り合う第６のトランジスタと、
前記第７の導電層に電気的に接続され、前記第３方向において前記絶縁領域を介して前記第５及び第６のトランジスタと隣り合う第７のトランジスタと、
前記第８の導電層に電気的に接続され、前記第３方向において前記絶縁領域を介して前記第５及び第６のトランジスタと隣り合う第８のトランジスタと
を備える請求項３記載の半導体記憶装置。
【請求項５】
前記第１〜第４のトランジスタに接続された第１〜第４のコンタクトを備え、
前記第１〜第４のコンタクトは、
前記第２方向において前記第１及び第２のトランジスタのゲート電極の間に設けられ、
前記第３方向において前記第３及び第４のトランジスタのゲート電極の間に設けられている
請求項３又は４記載の半導体記憶装置。
【請求項６】
前記半導体基板の表面は、
前記第２方向に延伸する第１半導体領域と、
前記第３方向に延伸して前記第１半導体領域と交差する第２半導体領域と
を備え、
前記第２方向における前記第１半導体領域の一端部及び他端部に設けられた第５のコンタクトと、
前記第３方向における前記第２半導体領域の一端部及び他端部に設けられた第６のコンタクトと、
前記第１半導体領域及び前記第２半導体領域が交差する部分に設けられた第７のコンタクトと、
前記第５及び第７のコンタクトの間にそれぞれ設けられた第１のゲート電極と、
前記第６及び第７のコンタクトの間にそれぞれ設けられた第２のゲート電極と
を備える請求項３〜５のいずれか１項記載の半導体記憶装置。
【請求項７】
半導体基板と、
前記半導体基板の表面と交差する第１方向において前記半導体基板と離間して設けられ、前記第１方向と交差する第２方向に並ぶ第１メモリブロック及び第２メモリブロックと、
前記半導体基板の表面に設けられ、前記第１方向及び前記第２方向と交差する第３方向に並ぶ複数のトランジスタと
を備え、
前記第１メモリブロックは、
前記第１方向に並ぶ複数の第１導電層と、
前記第１方向に延伸して前記複数の第１導電層に対向する第１半導体柱と、
前記複数の第１導電層及び前記第１半導体柱の間に設けられた第１絶縁膜と
を備え、
前記第２メモリブロックは、
前記第１方向に並ぶ複数の第２導電層と、
前記第１方向に延伸して前記複数の第２導電層に対向する第２半導体柱と、
前記複数の第２導電層及び前記第２半導体柱の間に設けられた第２絶縁膜と
を備え、
前記複数のトランジスタは、
前記複数の第１導電層のうちの１つに電気的に接続された第１のトランジスタと、
前記複数の第２導電層のうちの１つに電気的に接続された第２のトランジスタと、
前記複数の第１導電層のうちの１つに電気的に接続され、前記第１及び第２のトランジスタの間に設けられた第３のトランジスタと、
前記複数の第２導電層のうちの１つに電気的に接続され、前記第１及び第３のトランジスタの間に設けられた第４のトランジスタと
を含む半導体記憶装置。
【請求項８】
前記複数のトランジスタは、
前記複数の第１導電層のうちの１つに電気的に接続され、前記第１のトランジスタと隣り合う第５のトランジスタと、
前記複数の第２導電層のうちの１つに電気的に接続され、前記第２のトランジスタと隣り合う第６のトランジスタと、
前記複数の第１導電層のうちの１つに電気的に接続され、前記第３のトランジスタと隣り合う第７のトランジスタと、
前記複数の第２導電層のうちの１つに電気的に接続され、前記第４のトランジスタと隣り合う第８のトランジスタと
を含む請求項７記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置及び半導体記憶装置に関する。
【背景技術】
【０００２】
基板と、基板の表面と交差する第１方向に並ぶ複数の導電層と、第１方向に延伸して複数の導電層に対向する半導体柱と、複数の導電層及び半導体柱の間に設けられた絶縁膜と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−１７１２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
集積度の高い半導体装置及び半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体装置は、半導体基板と、半導体基板の表面に設けられた複数のトランジスタと、複数のトランジスタのゲート電極に電気的に接続された第１回路と、を備える。複数のトランジスタは、第１方向において絶縁領域を介して隣り合う第１及び第２のトランジスタと、第１方向と交差する第２方向において絶縁領域を介して第１及び第２のトランジスタと隣り合う第３のトランジスタと、第２方向において絶縁領域を介して第１及び第２のトランジスタと隣り合う第４のトランジスタと、を含む。第１回路は、第１信号に応じて第１〜第４のトランジスタをＯＮ状態とする。
【０００６】
一の実施形態に係る半導体記憶装置は、半導体基板と、半導体基板の表面と交差する第１方向に並ぶ第１〜第４の導電層と、第１方向に延伸して第１〜第４の導電層に対向する第１の半導体柱と、第１〜第４の導電層及び第１の半導体柱の間に設けられた第１絶縁膜と、半導体基板の表面に設けられた複数のトランジスタと、を備える。複数のトランジスタは、第１の導電層に電気的に接続された第１のトランジスタと、第２の導電層に電気的に接続され、第１方向と交差する第２方向において絶縁領域を介して第１のトランジスタと隣り合う第２のトランジスタと、第３の導電層に電気的に接続され、第１方向及び第２方向と交差する第３方向において絶縁領域を介して第１及び第２のトランジスタと隣り合う第３のトランジスタと、第４の導電層に電気的に接続され、第３方向において絶縁領域を介して第１及び第２のトランジスタと隣り合う第４のトランジスタと、を備える。
【０００７】
一の実施形態に係る半導体記憶装置は、半導体基板と、半導体基板の表面と交差する第１方向において半導体基板と離間して設けられ、第１方向と交差する第２方向に並ぶ第１メモリブロック及び第２メモリブロックと、半導体基板の表面に設けられ、第１方向及び第２方向と交差する第３方向に並ぶ複数のトランジスタと、を備える。第１メモリブロックは、第１方向に並ぶ複数の第１導電層と、第１方向に延伸して複数の第１導電層に対向する第１半導体柱と、複数の第１導電層及び第１半導体柱の間に設けられた第１絶縁膜と、を備える。第２メモリブロックは、第１方向に並ぶ複数の第２導電層と、第１方向に延伸して複数の第２導電層に対向する第２半導体柱と、複数の第２導電層及び第２半導体柱の間に設けられた第２絶縁膜と、を備える。複数のトランジスタは、複数の第１導電層のうちの１つに電気的に接続された第１のトランジスタと、複数の第２導電層のうちの１つに電気的に接続された第２のトランジスタと、複数の第１導電層のうちの１つに電気的に接続され、第１及び第２のトランジスタの間に設けられた第３のトランジスタと、複数の第２導電層のうちの１つに電気的に接続され、第１及び第３のトランジスタの間に設けられた第４のトランジスタと、を含む。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体記憶装置の模式的な構成を示す等価回路図である。
【図２】同半導体記憶装置の模式的な平面図である。
【図３】図２のＡで示した部分の模式的な拡大図である。
【図４】図２に示す構造をＡ−Ａ´線に沿って切断し、矢印の方向に見た場合の模式的な断面図である
【図５】図４の一部の模式的な拡大図である。
【図６】図２に示す構造をＢ−Ｂ´線に沿って切断し、矢印の方向に見た場合の模式的な断面図である。
【図７】図２に示す構造をＣ−Ｃ´線に沿って切断し、矢印の方向に見た場合の模式的な断面図である。
【図８】図２のＢで示した部分の模式的な拡大図である。
【図９Ａ】図２の一部の拡大図である。
【図９Ｂ】図２の一部の拡大図である。
【図１０】図９Ａの一部の拡大図である。
【図１１】図９Ａの一部の拡大図である。
【図１２】第１の実施形態の変形例について説明するための模式的な平面図である。
【図１３】第１の実施形態の変形例について説明するための模式的な平面図である。
【図１４】第１の実施形態の変形例について説明するための模式的な平面図である。
【図１５】第２の実施形態に係る半導体記憶装置の模式的な構成を示す断面図である。
【図１６】同半導体記憶装置の模式的な平面図である。
【図１７】同半導体記憶装置の模式的な平面図である。
【図１８】同半導体記憶装置の模式的な平面図である。
【図１９】同半導体記憶装置の模式的な平面図である。
【図２０】同半導体記憶装置の模式的な平面図である。
【図２１】比較例に係る半導体記憶装置の模式的な平面図である。
【図２２】第２の実施形態の変形例について説明するための模式的な平面図である。
【図２３】第２の実施形態の変形例について説明するための模式的な平面図である。
【図２４】第２の実施形態の変形例について説明するための模式的な平面図である。
【図２５】第２の実施形態の変形例について説明するための模式的な平面図である。
【図２６】その他の実施形態について説明するための模式的な断面図である。
【図２７】その他の実施形態について説明するための模式的な断面図である。
【図２８】その他の実施形態について説明するための模式的な平面図である。
【発明を実施するための形態】
【０００９】
次に、実施形態に係る半導体装置及び半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【００１０】
また、本明細書においては、半導体基板の表面に対して平行な所定の方向をＸ方向、半導体基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、半導体基板の表面に対して垂直な方向をＺ方向と呼ぶ。
【００１１】
また、本明細書においては、所定の平面に沿った方向を第１方向、この所定の平面に沿って第１方向と交差する方向を第２方向、この所定の平面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【００１２】
また、本明細書において、「上」や「下」等の表現は、半導体基板を基準とする。例えば、上記第１方向が半導体基板の表面と交差する場合、この第１方向に沿って半導体基板から離れる向きを上と、第１方向に沿って半導体基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端部と言う場合には、この構成の半導体基板側の面や端部を意味する事とし、上面や上端部と言う場合には、この構成の半導体基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
【００１３】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１４】
また、本明細書において、第１の構成が第２の構成から「電気的に絶縁されている」と言った場合には、例えば、第１の構成と第２の構成との間に絶縁膜等が設けられており、第１の構成と第２の構成とを接続するコンタクトや配線等が設けられていない状態を意味することとする。
【００１５】
また、本明細書において、「電界効果型のトランジスタ」又は「電界効果トランジスタ」と言った場合には、チャネル領域として機能する半導体層、ゲート絶縁膜、及び、ゲート電極を備えるトランジスタを意味することとする。
【００１６】
［第１の実施形態］
［全体構成］
以下、図面を参照して、第１の実施形態に係る半導体記憶装置の構成について説明する。尚、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。
【００１７】
図１は、第１の実施形態に係る半導体記憶装置の構成を示す模式的な等価回路図である。
【００１８】
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＡと、メモリセルアレイＭＡを制御する周辺回路ＰＣと、を備える。
【００１９】
メモリセルアレイＭＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、それぞれ、複数のメモリフィンガーＭＦを備える。これら複数のメモリフィンガーＭＦは、それぞれ、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリユニットＭＵの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【００２０】
メモリユニットＭＵは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤ、メモリストリングＭＳ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
【００２１】
メモリストリングＭＳは、直列に接続された複数のメモリセルＭＣを備える。本実施形態に係るメモリセルＭＣは、ゲート絶縁膜に電荷蓄積膜を含む電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＭＢ中の全てのメモリユニットＭＵに共通に接続される。
【００２２】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択線ＳＧＤは、メモリフィンガーＭＦに対応して設けられ、１のメモリフィンガーＭＦ中の全てのメモリユニットＭＵに共通に接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の全てのメモリユニットＭＵに共通に接続される。
【００２３】
周辺回路ＰＣは、動作電圧を生成する動作電圧生成回路２１と、アドレスデータをデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、ビット線ＢＬに接続されたセンスアンプ２５と、これらを制御するシーケンサ２６と、を備える。
【００２４】
動作電圧生成回路２１は、複数の動作電圧出力端子３１を備える。動作電圧生成回路２１は、例えば、降圧回路及びチャージポンプ回路等の昇圧回路を含む。動作電圧生成回路２１は、例えば、シーケンサ２６からの制御信号に従って、メモリセルアレイＭＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を生成し、複数の動作電圧出力端子３１に同時に出力する。動作電圧出力端子３１から出力される動作電圧は、シーケンサ２６からの制御信号に従って適宜調整される。
【００２５】
動作電圧生成回路２１は、読出動作に際し、動作電圧として読出電圧及び読出パス電圧を生成する。読出電圧は、選択メモリセルＭＣに記憶されたデータの判別に使用される電圧である。読出電圧がワード線ＷＬに印加された場合、これに接続された複数のメモリセルＭＣのうちの一部がＯＮ状態となり、それ以外のメモリセルＭＣはＯＦＦ状態となる。読出パス電圧は、メモリセルＭＣをＯＮ状態にするための電圧であり、読出電圧よりも大きい。読出パス電圧がワード線ＷＬに印加された場合、これに接続された複数のメモリセルＭＣは全てＯＮ状態となる。
【００２６】
また、動作電圧生成回路２１は、書込動作に際し、動作電圧として書込パス電圧及びプログラム電圧を生成する。書込パス電圧は、メモリセルＭＣをＯＮ状態にするための電圧であり、読出電圧以上の大きさを有する。書込パス電圧がワード線ＷＬに印加された場合、これに接続された複数のメモリセルＭＣは全てＯＮ状態となる。プログラム電圧は、メモリセルＭＣの電荷蓄積膜に電荷を蓄積させるための電圧であり、書込パス電圧よりも大きい。書込パス電圧がワード線ＷＬに印加された場合、複数のメモリセルＭＣのうちの一部の電荷蓄積膜に電子が蓄積する。
【００２７】
アドレスデコーダ２２は、複数のブロック選択線ＢＬＫＳＥＬ及び複数の電圧選択線３３を備える。アドレスデコーダ２２は、例えば、シーケンサ２６からの制御信号に従って順次アドレスレジスタのアドレスデータを参照し、このアドレスデータをデコードして、アドレスデータに対応する所定のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＮ状態とし、それ以外のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＦＦ状態とする。例えば、所定のブロック選択線ＢＬＫＳＥＬ及び電圧選択線３３の電圧を“Ｈ”状態とし、それ以外の電圧を“Ｌ”状態とする。尚、Ｎチャネル型でなくＰチャネル型のトランジスタを用いる場合には、これらの配線に逆の電圧を印加する。
【００２８】
尚、図示の例において、アドレスデコーダ２２には、１つのメモリブロックＭＢについて１つずつブロック選択線ＢＬＫＳＥＬが設けられている。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＭＢについて１つずつブロック選択線ＢＬＫＳＥＬを備えていても良い。
【００２９】
ブロック選択回路２３は、メモリブロックＭＢに対応する複数のブロック選択部３４を備える。これら複数のブロック選択部３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数のブロック選択トランジスタ３５を備える。ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５のドレイン電極は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。ソース電極は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して動作電圧出力端子３１に電気的に接続される。ゲート電極は、対応するブロック選択線ＢＬＫＳＥＬに共通に接続される。
【００３０】
尚、図示の例において、ブロック選択回路２３には、１つのワード線ＷＬについて１つずつブロック選択トランジスタ３５が設けられ、１つの選択ゲート線（ＳＧＤ、ＳＧＳ）について１つずつブロック選択トランジスタ３５が設けられている。しかしながら、この構成は適宜変更可能である。例えば、１つの選択ゲート線（ＳＧＤ、ＳＧＳ）について２つずつブロック選択トランジスタ３５を設けても良い。
【００３１】
電圧選択回路２４は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７のドレイン端子は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。ソース端子は、それぞれ、対応する動作電圧出力端子３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。
【００３２】
センスアンプ２５は、複数のビット線ＢＬに接続される。センスアンプ２５は、例えば、ビット線ＢＬに対応する複数のセンスアンプユニットを備える。センスアンプユニットは、それぞれ、動作電圧生成回路２１において生成された電圧に基づいてビット線ＢＬを充電するクランプトランジスタと、ビット線ＢＬの電圧又は電流をセンスするセンス回路と、このセンス回路の出力信号や書込みデータ、ベリファイパスフラグ等を保持する複数のラッチと、論理回路と、を備える。論理回路は、例えば読出動作に際して、ラッチに保持された下位ページのデータを参照してメモリセルＭＣに保持されたデータを特定する。また、例えば書込動作に際して、ラッチに保持された下位ページのデータを参照して、ビット線ＢＬの電圧を制御する。
【００３３】
シーケンサ２６は、入力された命令及び半導体記憶装置の状態に応じて、動作電圧生成回路２１、アドレスデコーダ２２及びセンスアンプ２５に制御信号を出力する。例えば、シーケンサ２６は、クロック信号に従って順次コマンドレジスタのコマンドデータを参照し、このコマンドデータをデコードして、動作電圧生成回路２１、アドレスデコーダ２２及びセンスアンプ２５に出力する。
【００３４】
次に、図２を参照して、本実施形態に係る半導体記憶装置の構成について説明する。図２は、本実施形態に係る半導体記憶装置の模式的な平面図である。尚、図２は模式的な構成を示すものであり、具体的な構成は適宜変更可能である。また、図２においては、一部の構成が省略されている。
【００３５】
図２に示す通り、本実施形態に係る半導体記憶装置は、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイＭＡが設けられている。また、メモリセルアレイＭＡのＸ方向の両端部に沿ってＹ方向に延伸する領域には、メモリセルアレイＭＡに近い方から順に、ブロック選択回路部２３１及びアドレスデコーダ２２が設けられている。また、メモリセルアレイＭＡのＹ方向の端部に沿ってＸ方向に延伸する領域には、センスアンプ２５が設けられている。センスアンプ２５が設けられた領域のＸ方向の両端部近傍の領域には、動作電圧生成回路２１が設けられている。また、これらの領域の外側の領域には、シーケンサ２６が設けられている。
【００３６】
［メモリセルアレイＭＡ］
次に、図２〜図７を参照して、メモリセルアレイＭＡの構成について説明する。図３は、図２のＡで示した部分の模式的な拡大図である。図４は、図２に示す構造をＡ−Ａ´線に沿って切断し、矢印の方向に見た場合の模式的な断面図である。図５は、図４の一部の模式的な拡大図である。図６は、図２に示す構造をＢ−Ｂ´線に沿って切断し、矢印の方向に見た場合の模式的な断面図である。図７は、図２に示す構造をＣ−Ｃ´線に沿って切断し、矢印の方向に見た場合の模式的な断面図である。尚、図３〜図７は模式的な構成を示すものであり、具体的な構成は適宜変更可能である。また、図３〜図７においては、一部の構成が省略されている。
【００３７】
メモリセルアレイＭＡは、図２に示す様に、Ｙ方向に並ぶ複数のメモリブロックＭＢを備える。Ｙ方向において隣り合う２つのメモリブロックＭＢの間には、図３に示す様に、Ｘ方向に延伸するブロック間絶縁層ＳＴが設けられる。これら２つのメモリブロックＭＢに含まれるワード線ＷＬは、ブロック間絶縁層ＳＴを介して電気的に絶縁されている。
【００３８】
メモリブロックＭＢは、Ｙ方向に並ぶ２つのサブブロックＳＢと、これら２つのサブブロックＳＢの間に設けられたサブブロック間絶縁層ＳＴ´と、これら２つのサブブロックＳＢに接続されたフックアップＨＵと、を備える。
【００３９】
サブブロックＳＢは、Ｙ方向に並ぶ２つのメモリフィンガーＭＦと、これらの間に設けられたフィンガー間絶縁層ＳＨＥと、を備える。メモリフィンガーＭＦは、図４に例示する様に、半導体基板１００上に設けられた複数の導電層１１０と、複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
【００４０】
半導体基板１００は、例えば、Ｐ型の不純物を含む単結晶シリコン（Ｓｉ）等の半導体基板である。半導体基板１００の表面の一部には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル１０１が設けられている。また、Ｎ型ウェル１０１の表面の一部には、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル１０２が設けられている。また、半導体基板１００の表面の一部には、ＳｉＯ２等の絶縁領域ＳＴＩ（図６，図７）が設けられている。以下、半導体基板１００の表面のうち、絶縁領域ＳＴＩが設けられていない領域を、半導体領域と呼ぶことがある。
【００４１】
導電層１１０は、Ｘ方向に延伸する略板状の導電層であり、Ｚ方向に複数並んでいる。導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、リン又はホウ素等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１１１が設けられている。
【００４２】
複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース選択線ＳＧＳ（図１）及びこれに接続された複数のソース選択トランジスタＳＴＳのゲート電極として機能する。また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン選択線ＳＧＤ及びこれに接続された複数のドレイン選択トランジスタＳＴＤ（図１）のゲート電極として機能する。尚、図３の例では、ワード線ＷＬ及びソース選択線ＳＧＳとして機能する導電層１１０が、サブブロックＳＢに対応して設けられＸ方向に延伸する２つの第１部分ｗｌ１と、これら２つの第１部分ｗｌ１に接続された第２部分ｗｌ２と、を備える。また、ドレイン選択線ＳＧＤ等として機能する導電層１１０は、その他の導電層１１０の第１部分ｗｌ１よりもＹ方向の幅が狭く、メモリフィンガーＭＦに対応してＹ方向に複数並んでいる。
【００４３】
半導体柱１２０は、Ｘ方向及びＹ方向に複数配設される。半導体柱１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体膜である。図４に示す様に、半導体柱１２０は、例えば、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁膜１２１が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０によって囲われている。半導体柱１２０の下端部は、ノンドープの単結晶シリコン等の半導体層１２２を介して半導体基板１００のＰ型ウェル１０２に接続される。半導体層１２２は、酸化シリコン等の絶縁層１２３を介して導電層１１０に対向する。半導体柱１２０の上端部は、リン（Ｐ）等のＮ型の不純物を含む半導体層１２４、コンタクトＣｈ及びＣｂを介してビット線ＢＬに接続される。半導体柱１２０は、それぞれ、１つのメモリユニットＭＵ（図１）に含まれる複数のメモリセルＭＣ及びドレイン選択トランジスタＳＴＤのチャネル領域として機能する。半導体層１２２は、ソース選択トランジスタＳＴＳのチャネル領域として機能する。
【００４４】
ゲート絶縁膜１３０は、例えば図５に示す通り、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。
【００４５】
尚、図５には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示したが、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【００４６】
フックアップＨＵ（図３）は、複数の導電層１１０のＸ方向の端部と、これらに接続されたコンタクトＣＣと、コンタクトＣＣの周囲に設けられたダミー構造ＨＲと、これらの上方に設けられた配線層Ｍ０，Ｍ１（図６）と、を備える。図３に例示する様に、複数の導電層１１０のＸ方向の端部は、Ｘ方向及びＹ方向にマトリクス状に並ぶ。図６及び図７に例示する様に、これらの端部はＺ方向に並ぶ複数の導電層１１０の一部であり、Ｚ方向の位置がお互いに異なっている。これら複数の導電層１１０は、Ｚ方向に延伸するコンタクトＣＣ、配線層Ｍ０，Ｍ１に含まれる複数の配線ｍ０，ｍ１、及び、Ｚ方向に延伸するコンタクトＣＳを介して、ブロック選択トランジスタ３５のドレイン領域に接続されている。
【００４７】
［ブロック選択回路部２３１］
次に、図８〜図１１を参照して、本実施形態に係るブロック選択回路部２３１の構成例について説明する。図８は、図２のＢで示した部分の模式的な拡大図である。図９Ａ，図９Ｂは、図２の一部の拡大図である。図１０及び図１１は、図９Ａの一部の拡大図である。ただし、図１０及び図１１には、配線の一部を図示している。尚、図１０中の配線ＣＧ３〜ＣＧ９，ＣＧ１１は、図１に示した複数の配線ＣＧのうちの一部である。また、図１１中のブロック選択線ＢＬＫＳＥＬＡ〜ＢＬＫＳＥＬＤは、図１に示した複数のブロック選択線ＢＬＫＳＥＬのうちの一部である。尚、図８〜図１１は模式的な構成を示すものであり、具体的な構成は適宜変更可能である。また、図８〜図１１においては、一部の構成が省略されている。
【００４８】
図６等に例示する様に、本実施形態においては、半導体基板１００の表面に、複数のトランジスタが設けられている。これら複数のトランジスタの一部は、例えば、ブロック選択回路部２３１を構成するブロック選択トランジスタ３５（図１）として機能する。
【００４９】
ブロック選択回路部２３１は、図１のブロック選択回路２３を実現するための構成であり、図８に例示する様に、複数のブロック選択トランジスタ３５を備える。図には、共通のソース領域を有する４つのブロック選択トランジスタ３５を示している。以下、この様な４つのブロック選択トランジスタ３５を、「トランジスタグループＴＧ１」と呼ぶ。また、図示の例においては、４つのブロック選択トランジスタ３５のドレイン領域が、絶縁領域ＳＴＩを介して近接している。以下、この様な４つのブロック選択トランジスタ３５を、「トランジスタグループＴＧ２」と呼ぶ。
【００５０】
トランジスタグループＴＧ１は、Ｘ方向に延伸する第１半導体領域１０３と、Ｙ方向に延伸して第１半導体領域１０３と交差する第２半導体領域１０４と、を備える。また、第１半導体領域１０３のＸ方向の一端部及び他端部、並びに、第２半導体領域１０４のＹ方向の一端部及び他端部には、それぞれ、ブロック選択トランジスタ３５のドレイン端子として機能するコンタクトＣＳが設けられている。また、第１半導体領域１０３及び第２半導体領域１０４が交差する部分には、それぞれ、４つのブロック選択トランジスタ３５の共通のソース端子として機能するコンタクトＣＳが設けられている。また、このコンタクトＣＳとその他のコンタクトＣＳとの間には、それぞれ、ゲート絶縁膜１０５（図６及び図７）及びゲート電極１０６が設けられている。
【００５１】
トランジスタグループＴＧ２は、Ｘ方向において隣り合う２つのブロック選択トランジスタ３５と、これら２つのブロック選択トランジスタ３５にＹ方向の一方側及び他方側から隣り合う２つのブロック選択トランジスタ３５と、を備える。尚、これら４つのブロック選択トランジスタ３５のドレイン領域に接続された４つのコンタクトＣＳは、Ｘ方向において隣り合う２つのブロック選択トランジスタ３５のゲート電極１０６の間に設けられている。また、これら４つのコンタクトＣＳは、残り２つのブロック選択トランジスタ３５のゲート電極１０６の間に設けられている。
【００５２】
図９Ａは、ブロック選択回路部２３１とメモリブロックＭＢとの関係を示している。図９Ａには、Ｙ方向に連続して設けられた８つのメモリブロックＭＢＥ，ＭＢＡ，ＭＢＦ，ＭＢＢ，ＭＢＧ，ＭＢＣ，ＭＢＨ，ＭＢＤを例示している。図２を参照して説明した通り、ブロック選択回路部２３１はメモリセルアレイＭＡのＸ方向の一方側及び他方側に１つずつ設けられている。図９Ａに例示するブロック選択回路部２３１は、メモリブロックＭＢＡ，ＭＢＢ，ＭＢＣ，ＭＢＤに対応する。図示しないもう一つのブロック選択回路部２３１は、メモリブロックＭＢＥ，ＭＢＦ，ＭＢＧ，ＭＢＨに対応する。
【００５３】
トランジスタグループＴＧ１に含まれる４つのブロック選択トランジスタ３５のドレイン領域は、コンタクトＣＳ等を介して、それぞれ４つのメモリブロックＭＢの対応するワード線ＷＬに電気的に接続される。例えば、図９Ｂの例において、トランジスタグループＴＧ１７に含まれる４つのブロック選択トランジスタ３５のドレイン領域は、コンタクトＣＳ等を介して、それぞれメモリブロックＭＢＡ，ＭＢＢ，ＭＢＣ，ＭＢＤに含まれる４つのワード線ＷＬ７に電気的に接続される。ワード線ＷＬ７は、例えば、メモリブロックＭＢに含まれるｎ（ｎは自然数）本のワード線ＷＬのうち、半導体基板１００に８番目に近いワード線ＷＬである。また、図１０に例示する様に、これら４つのブロック選択トランジスタ３５のソース領域は、コンタクトＣＳ等を介して配線ＣＧ（例えば配線ＣＧ７）に電気的に接続される。以下、半導体基板１００にｋ＋１（ｋはｎ−１以下の自然数）番目に近いワード線ＷＬｋに対応するトランジスタグループＴＧ１を、「トランジスタグループＴＧ１ｋ」と表記する場合がある。
【００５４】
トランジスタグループＴＧ２に含まれる４つのブロック選択トランジスタ３５は、それぞれ、同一のメモリブロックＭＢの異なるワード線ＷＬに電気的に接続される。例えば、図９Ｂに例示するトランジスタグループＴＧ２Ｂのうちの一つに含まれる４つのブロック選択トランジスタ３５は、それぞれ、メモリブロックＭＢＢに含まれる４つのワード線ＷＬ１，ＷＬ３，ＷＬ４，ＷＬ５に接続される。また、図１１に例示する様に、これら４つのブロック選択トランジスタ３５のゲート電極１０６は、全て共通のブロック選択線ＢＬＫＳＥＬに接続される。従って、例えばブロック選択線ＢＬＫＳＥＬＡが“Ｈ”状態であれば、これら４つのブロック選択トランジスタ３５がＯＮ状態となる。一方、例えばブロック選択線ＢＬＫＳＥＬＡが“Ｌ”状態であれば、これら４つのブロック選択トランジスタ３５がＯＦＦ状態となる。以下、メモリブロックＭＢＰ（Ｐは、例えば、Ａ〜Ｈ）に対応するトランジスタグループＴＧ２を、「トランジスタグループＴＧ２Ｐ」と表記する場合がある。
【００５５】
例えば図９Ａに例示したレイアウトパターンでは、メモリブロックＭＢＡ，ＭＢＢに対応する複数のトランジスタグループＴＧ２Ａ，ＴＧ２ＢがＸ方向に交互に並んでいる。同様に、メモリブロックＭＢＣ，ＭＢＤに対応する複数のトランジスタグループＴＧ２Ｃ，ＴＧ２ＤがＸ方向に交互に並んでいる。
【００５６】
尚、図９Ｂの“ＤＳ０”，“ＤＳ１”，“ＤＤ０”及び“ＤＤ１”は、それぞれ、ダミーワード線を示している。ダミーワード線は、ワード線ＷＬと同様の構成を有する。ただし、ワード線ＷＬがメモリとして使用されるメモリセルＭＣに接続されるのに対し、ダミーワード線はメモリとして使用されないダミーセルに接続される。尚、ダミーセルは、メモリセルＭＣと同一の構成を備える。
【００５７】
また、図９Ｂの“ｄｕｍｍｙ”は、近接するブロック選択トランジスタ３５間の電圧差を緩和させるために設けられたダミーのトランジスタを示している。例えば、図中には、トランジスタグループＴＧ１０に対応し、メモリブロックＭＢＣへの電圧の転送に際してＯＮ状態となるものを例示している。
【００５８】
また、図９Ｂに示す様に、ブロック選択回路部２３１のＸ方向の端部には、共通のソース領域を有する３つのブロック選択トランジスタ３５を含むトランジスタグループＴＧ１´を設けても良い。この様なトランジスタグループＴＧ１´は、ブロック選択回路部２３１のＹ方向の端部に設けても良いし、ブロック選択回路部２３１の端部以外の領域に設けても良い。
【００５９】
また、図８〜図１１を参照して説明したレイアウトパターンはあくまでも例示であり、種々のレイアウトパターンを採用可能である。例えば、トランジスタグループＴＧ２は、絶縁領域ＳＴＩを介しＹ方向において隣り合う２つのブロック選択トランジスタ３５と、これら２つのブロック選択トランジスタ３５にＸ方向の一方側及び他方側から隣り合う２つのブロック選択トランジスタ３５と、を備えていても良い。
【００６０】
［効果］
次に、本実施形態に係る半導体記憶装置の効果について説明する。
【００６１】
例えば、図１に例示した構成において書込動作や読出動作等を行う場合、アドレスデコーダ２２の出力信号に応じて一のブロック選択部３４に含まれるブロック選択トランジスタ３５がＯＮ状態となり、その他のブロック選択部３４に含まれるブロック選択トランジスタ３５がＯＦＦ状態となる。また、動作電圧生成回路２１から出力された動作電圧が、配線ＣＧ等を介して一のメモリブロックＭＢに含まれる複数のワード線ＷＬに転送される。この間、その他のメモリブロックＭＢに含まれる複数のワード線ＷＬは、フローティング状態となる。
【００６２】
ここで、図８に例示する様なレイアウトにおいては、トランジスタグループＴＧ２に含まれる４つのブロック選択トランジスタ３５が、絶縁領域ＳＴＩを介して近接して設けられている。例えば、これら４つのブロック選択トランジスタ３５のうちの１つに２０Ｖ程度のプログラム電圧が転送され、その他の３つのドレイン領域の電圧が接地電圧近傍である様な場合、これらの間の絶縁領域ＳＴＩに大きな電圧が印加され、絶縁領域ＳＴＩの絶縁破壊が生じてしまう場合がある。これを抑制するために絶縁領域ＳＴＩの面積を広く設けると、回路面積の増大を招いてしまう。
【００６３】
そこで、本実施形態においては、トランジスタグループＴＧ２に含まれる４つのブロック選択トランジスタ３５を、全て同じメモリブロックＭＢに対応させている。この様な構成によれば、近接する４つのブロック選択トランジスタ３５の間の電圧差を抑制可能であり、絶縁領域ＳＴＩの面積を削減可能であり、回路面積の増大を抑制可能である。
【００６４】
また、本実施形態においては、Ｙ方向において隣り合うメモリブロックＭＢが、異なるトランジスタグループＴＧ１に対応している。この様な構成によれば、Ｙ方向において隣り合う２つのメモリブロックＭＢに含まれるワード線ＷＬに、異なる電圧を同時に転送可能である。従って、メモリブロックＭＢ間の耐圧試験や、リーク電流の検出等を実行可能である。
【００６５】
［変形例］
図１１の例においては、トランジスタグループＴＧ２に含まれる４つのブロック選択トランジスタ３５のゲート電極１０６に、それぞれコンタクトＣＳを接続していた。しかしながら、例えば図１２に例示する様に、ゲート電極１０６を形成する際、２以上のゲート電極１０６に電気的に接続される接続部１０７を同時に形成し、接続部１０７を介して接続された複数のゲート電極１０６のうちの一つにコンタクトＣＳを接続しても良い。
【００６６】
また、図２、図９Ａ及び図９Ｂの例においては、メモリセルアレイＭＡのＸ方向の一方側だけでなく、他方側にもブロック選択回路部２３１が設けられている。しかしながら、メモリセルアレイＭＡのＸ方向の一方側のみにブロック選択回路部２３１を設けても良い。この様な場合であっても、例えば図１３に例示する様に、Ｙ方向において隣り合うメモリブロックＭＢが、異なるトランジスタグループＴＧ１に対応する様にしても良い。また、例えば図１４に例示する様に、Ｙ方向において隣り合うメモリブロックＭＢが、同一のトランジスタグループＴＧ１に対応する様にしても良い。
【００６７】
また、例えばＮＡＮＤ型のフラッシュメモリにおいて書込動作を行う場合、選択ワード線ＷＬにプログラム電圧を転送し、複数の非選択ワード線の少なくとも一部に書込パス電圧を転送する。この際、複数の非選択ワード線ＷＬのうち、選択ワード線ＷＬとドレイン選択線ＳＧＤとの間に位置するものには、全て書込パス電圧を転送する。一方、選択ワード線ＷＬとソース選択線ＳＧＳとの間に位置するものについては、種々の態様で電圧を転送可能である。例えば、この様な非選択ワード線ＷＬ全てに書込パス電圧を転送しても良い。また、例えば、トランジスタグループＴＧ２に含まれる４つのブロック選択トランジスタ３５のうちの１つが選択ワード線ＷＬに対応する場合にその他の３つに対応する非選択ワード線ＷＬに書込パス電圧を転送しても良い。また、それ以外の非選択ワード線ＷＬには接地電圧又はそれに近い電圧を転送しても良い。
【００６８】
［第２の実施形態］
［全体構成］
次に、第２の実施形態に係る半導体記憶装置の構成について説明する。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
【００６９】
図１５は、本実施形態に係る半導体記憶装置の構成について説明するための断面図である。
【００７０】
図６等に例示した通り、第１の実施形態においては、メモリセルアレイＭＡが半導体基板１００の表面に設けられていた。即ち、半導体柱１２０の下端部が半導体層１２２を介して半導体基板１００の表面に接続されていた。これに対し、本実施形態に係るメモリセルアレイＭＡ´は、図１５に例示する様に、Ｚ方向において半導体基板１００の表面から離間して設けられている。即ち、半導体基板１００の上方にソース線ＳＬとして機能する導電層２１０が設けられており、半導体柱１２０の下端部はここに接続されている。導電層２１０は、例えば、窒化チタン及びタングステンの積層膜、不純物が注入された多結晶シリコン若しくはシリサイド、又は、これらを含む積層膜を含む。尚、図１６に例示する様に、本実施形態に係るメモリブロックＭＢ´は、サブブロック間絶縁層ＳＴ´（図３）を備えていない。
【００７１】
また、本実施形態に係るフックアップＨＵ´は、図１５に例示する様に、複数の導電層１１０のＸ方向の端部が設けられる第１領域ＡＣＣと、この第１領域ＡＣＣにおいて複数の導電層１１０に接続されたコンタクトＣＣと、複数の導電層１１０に貫通孔が設けられる第２領域ＡＣ４と、この貫通孔の内部に設けられたコンタクトＣ４と、これらの上方に設けられた配線層Ｍ０，Ｍ１と、を備える。これら複数の導電層１１０は、Ｚ方向に延伸するコンタクトＣＣ、及び、配線層Ｍ０，Ｍ１に含まれる複数の配線ｍ０，ｍ１を介して、Ｚ方向に延伸するコンタクトＣ４に電気的に接続される。
【００７２】
また、第２の実施形態においては、半導体基板１００の表面のうち、メモリセルアレイＭＡ´が設けられる領域及びフックアップＨＵ´が設けられる領域に複数のトランジスタが設けられている。これら複数のトランジスタのうち、メモリセルアレイＭＡ´と同じ領域に設けられたものは、例えば、センスアンプ２５等の一部を構成する。フックアップＨＵ´と同じ領域に設けられたものは、例えば、ブロック選択トランジスタ３５として機能する。また、これら複数のトランジスタの上方には、配線層Ｄ０，Ｄ１，Ｄ２が設けられている。ブロック選択トランジスタ３５のソース領域及びドレイン領域は、Ｚ方向に延伸する複数のコンタクトＣＳ、及び、配線層Ｄ０，Ｄ１，Ｄ２に含まれる複数の配線ｄ０，ｄ１，ｄ２を介して、コンタクトＣ４に電気的に接続される。
【００７３】
［ブロック選択回路部２３２］
次に、図１７〜図２０を参照して、本実施形態に係るブロック選択回路部２３２の構成例について説明する。図１７は、フックアップＨＵ´の一部を示す模式的な平面図である。図１８は、ブロック選択回路部２３２の模式的な平面図である。尚、図１８には、フックアップＨＵ´との対応関係を説明する為に、メモリブロックＭＢ等の境界を示す点線を示している。また、図１９及び図２０は図１７及び図１８に対応する図である。図１９及び図２０には、配線ｄ０，ｄ１，ｄ２，ｍ１，ｍ２等を図示している。尚、図１７〜図２０は模式的な構成を示すものであり、具体的な構成は適宜変更可能である。また、図１７〜図２０においては、一部の構成が省略されている。
【００７４】
図１７には、Ｙ方向に連続して設けられた８つのメモリブロックＭＢＡ，ＭＢＥ，ＭＢＢ，ＭＢＦ，ＭＢＣ，ＭＢＧ，ＭＢＤ，ＭＢＨを例示している。また、図１７には、メモリセルアレイＭＡ´のＸ方向の一端側に設けられたフックアップＨＵ´を示している。第１領域ＡＣＣには、Ｘ方向及びＹ方向にマトリクス状に並ぶ複数のコンタクトＣＣが設けられる。第２領域ＡＣ４には、Ｘ方向及びＹ方向にマトリクス状に並ぶ複数のコンタクトＣ４が設けられる。
【００７５】
図１８には、ブロック選択回路部２３２の、図１７に示す構造に対応する部分を示している。ブロック選択回路部２３２は、図１のブロック選択回路２３を実現するための構成であり、図１８に例示する様に、複数のブロック選択トランジスタ３５を備える。図には、共通のソース領域を有する２つのブロック選択トランジスタ３５を示している。以下、この様な２つのブロック選択トランジスタ３５を、「トランジスタグループＴＧ３」と呼ぶ。また、これら複数のトランジスタグループＴＧ３は、フックアップＨＵ´の第１領域ＡＣＣに対応する複数のグループを形成する。以下、この様な複数のトランジスタグループＴＧ３を、「トランジスタグループＴＧ４」と呼ぶ。複数のトランジスタグループＴＧ４は、Ｘ方向に並ぶ。
【００７６】
トランジスタグループＴＧ３は、Ｙ方向に延伸する半導体領域２０３を備える。また、半導体領域２０３のＹ方向の両端部には、それぞれ、ブロック選択トランジスタ３５のドレイン端子として機能するコンタクトＣＳが設けられている。また、これらコンタクトＣＳの間には、２つのブロック選択トランジスタ３５の共通のソース端子として機能するコンタクトＣＳが設けられている。また、ドレイン端子として機能するコンタクトＣＳと、ソース端子として機能するコンタクトＣＳと、の間には、それぞれ、ゲート絶縁膜２０５（図１５）及びゲート電極２０６が設けられている。
【００７７】
トランジスタグループＴＧ４は、Ｘ方向及びＹ方向にマトリクス状に並ぶ複数のトランジスタグループＴＧ３を含む。即ち、トランジスタグループＴＧ４は、Ｘ方向に並ぶ複数のトランジスタグループＴＧ３からなる列を複数含んでいる。これらの列のうち、１列目に含まれるトランジスタグループＴＧ３は、コンタクトＣＳ等を介して、それぞれメモリブロックＭＢＡ，ＭＢＢの対応するワード線ＷＬに接続される。３列目に含まれるトランジスタグループＴＧ３は、コンタクトＣＳ等を介して、それぞれメモリブロックＭＢＣ，ＭＢＤの対応するワード線ＷＬに接続される。
【００７８】
２列目は、メモリブロックＭＢＡ，ＭＢＣに対応するトランジスタグループＴＧ３と、メモリブロックＭＢＢ，ＭＢＤに対応するトランジスタグループＴＧ３とを、複数個（図示の例では２個）ずつ含んでいる。メモリブロックＭＢＡ，ＭＢＣに対応する複数のトランジスタグループＴＧ３は、Ｘ方向に連続して設けられている。同様に、メモリブロックＭＢＢ，ＭＢＤに対応する複数のトランジスタグループＴＧ３も、Ｘ方向に連続して設けられている。
【００７９】
以下、メモリブロックＭＢＰ，ＭＢＱ（Ｐ，Ｑは、例えば、Ａ〜Ｈ）に対応するトランジスタグループＴＧ３を、「トランジスタグループＴＧ３ＰＱ」と表記する場合がある。
【００８０】
図１９及び図２０には、配線ｄ０〜ｄ２，ｍ０，ｍ１の構成例を示している。図示の例においては、配線層Ｄ０〜Ｄ２，Ｍ０，Ｍ１が、同一の配線パターンＷＰを複数含んでいる。これら複数の配線パターンＷＰは、それぞれ、トランジスタグループＴＧ４及びフックアップＨＵ´の第１領域ＡＣＣに対応して設けられている。この配線パターンにおいては、ブロック選択トランジスタ３５のドレイン領域が、コンタクトＣＳ、配線ｄ０〜ｄ２、コンタクトＣ４、配線ｍ０，ｍ１、及び、コンタクトＣＣを介して、対応するワード線ＷＬに電気的に接続されている。また、ブロック選択トランジスタ３５のソース領域が、コンタクトＣＳ、配線ｄ０〜ｄ２、及び、コンタクトＣ４を介して、図示しない配線ＣＧに電気的に接続されている。配線ＣＧは、例えば、配線層Ｍ０，Ｍ１より上方に設けても良い。
【００８１】
［効果］
次に、本実施形態に係る半導体記憶装置の効果について説明する。
【００８２】
半導体記憶装置の高集積化のためには、メモリセルアレイＭＡ中の構成を小さくすることが望ましい。一方、ブロック選択回路２３等を実現するための構成は、耐圧等の観点から、高集積化が難しい場合がある。その結果、例えば図１８に示す様に、Ｙ方向に並ぶ８つのメモリブロックＭＢに対してＹ方向に並ぶ３つのトランジスタグループＴＧ３が対応する様な不規則なパターンが出来上がってしまう場合がある。
【００８３】
この様な場合には、例えば、図２１に例示する様な態様で、メモリブロックＭＢ及びトランジスタグループＴＧ３の対応関係を調整することも考えられる。即ち、図２１に例示するブロック選択回路部２３０は、ブロック選択回路２３２（図１８）と同様に、Ｘ方向に並ぶ複数のトランジスタグループＴＧ３からなる列を複数含んでいる。これらの列のうち、１列目にはトランジスタグループＴＧ３ＡＢが設けられ、２列目にはトランジスタグループＴＧ３ＡＣ，ＴＧ３ＢＤが設けられ、３列目にはトランジスタグループＴＧ３ＣＤが設けられる。ここで、図２１の例においては、２列目において、全てのトランジスタグループＴＧ３ＡＣがＸ方向に連続して設けられている。また、全てのトランジスタグループＴＧ３ＢＤがＸ方向に連続して設けられている。
【００８４】
この様な態様においては、上記２列目において、Ｘ方向に隣り合うブロック選択トランジスタ３５間の電圧差を抑制可能である。しかしながら、一部のコンタクトＣＣと、これに対応するブロック選択トランジスタ３５とのＸ方向における距離が大きくなりすぎてしまい、配線パターンの複雑化を招いてしまう場合がある。更に、例えばメモリブロックＭＢに含まれる導電層１１０の数が多い場合には、配線層Ｄ０〜Ｄ２，Ｍ０，Ｍ１に加え、新たな配線層が必要になってしまう可能性もあり、製造コストの増大につながってしまう場合もある。
【００８５】
本実施形態に係る半導体記憶装置によれば、各メモリブロックＭＢに対応するブロック選択トランジスタ３５をＸ方向において分散して設けることにより、この様な配線の複雑化を抑制可能である。
【００８６】
また、本実施形態においては、Ｙ方向において隣り合う２つのメモリブロックＭＢが、異なるトランジスタグループＴＧ３に対応している。従って、第１の実施形態と同様に、メモリブロックＭＢ間の耐圧試験や、リーク電流の検出等を実行可能である。
【００８７】
［変形例］
図１７〜図２０に示した構成は例示に過ぎず、適宜変更可能である。
【００８８】
例えば、図１８の例では、ブロック選択回路２３２に含まれる複数のトランジスタグループＴＧ３が、Ｘ方向及びＹ方向に一定の間隔で並んでいた。しかしながら、トランジスタグループＴＧ３間の間隔（絶縁領域ＳＴＩの幅）は、耐圧等に応じて、適宜変更可能である。例えば図２２の様に、トランジスタグループＴＧ３ＡＢ及びトランジスタグループＴＧ３ＣＤの間の間隔を、トランジスタグループＴＧ３ＡＢ及びトランジスタグループＴＧ３ＡＢの間の間隔より大きくしても良い。図２２の例では、マトリクス状に並ぶ複数のトランジスタグループＴＧ３のうち、上記２列目に含まれるものの一部を省略することにより、この様な構成を実現している。この様な構成によれば、上記２列目において、異なるメモリブロックＭＢに対応するトランジスタグループＴＧ３間の耐圧を改善することが可能である。
【００８９】
また、例えば図２３に例示する様に、上記２列目が、トランジスタグループＴＧ３ＡＢ及びトランジスタグループＴＧ３ＣＤを含んでいても良い。
【００９０】
また、例えば、図２４に例示する様に、トランジスタグループＴＧ４に含まれる全てのブロック選択トランジスタ３５が、Ｘ方向及びＹ方向の双方において、同一のメモリブロックＭＢに対応するものと隣り合う様にしても良い。この様な構成によれば、Ｘ方向及びＹ方向において隣り合う複数のブロック選択トランジスタ３５の間の電圧差を抑制可能であり、絶縁領域ＳＴＩの面積を削減可能であり、回路面積の増大を抑制可能である。
【００９１】
尚、図２４の例では、トランジスタグループＴＧ４が、Ｘ方向に並ぶトランジスタグループＴＧ５，ＴＧ６を含む。トランジスタグループＴＧ５の１列目は複数のトランジスタグループＴＧ３ＡＢを含み、２列目は複数のトランジスタグループＴＧ３ＢＣを含み、３列目は複数のトランジスタグループＴＧ３ＣＤを含む。トランジスタグループＴＧ６の１列目は複数のトランジスタグループＴＧ３ＣＤを含み、２列目は複数のトランジスタグループＴＧ３ＤＡを含み、３列目は複数のトランジスタグループＴＧ３ＡＢを含む。
【００９２】
また、図２５に例示する様に、一部のトランジスタグループＴＧ３が、Ｙ方向において隣り合う２つのトランジスタグループＴＧ４に跨る様な構成としても良い。この様な構成によれば、Ｙ方向において隣り合う２つのトランジスタグループＴＧ４間の電圧を抑制可能であり、絶縁領域ＳＴＩの面積を削減可能であり、回路面積の増大を抑制可能である。
【００９３】
図２５の例では、図２４の例と同様に、トランジスタグループＴＧ４に含まれる全てのブロック選択トランジスタ３５が、Ｘ方向及びＹ方向の双方において、同一のメモリブロックＭＢに対応するものと隣り合う。
【００９４】
また、図２５の例では、トランジスタグループＴＧ４が、Ｘ方向に並ぶ３つのトランジスタグループＴＧ７，ＴＧ８，ＴＧ９を含んでいる。ここで、メモリブロックＭＢＸ（Ｘは、例えば、Ａ〜Ｈ）に対応するブロック選択トランジスタ３５を、「ブロック選択トランジスタ３５Ｘ」と表記すると、トランジスタグループＴＧ７は、Ｙ方向の一方側から他方側にかけて、複数のブロック選択トランジスタ３５Ａ、３５Ｂ、３５Ａの列を２列ずつ含む。また、トランジスタグループＴＧ８は、複数のブロック選択トランジスタ３５Ｂ、３５Ｃ、３５Ｄの列を２列ずつ含む。また、トランジスタグループＴＧ９は、複数のブロック選択トランジスタ３５Ａ、３５Ｄ、３５Ｃの列を２列ずつ含む。
【００９５】
また、第２の実施形態においても第１の実施形態と同様に、同一のメモリブロックＭＢに対応するブロック選択トランジスタ３５のゲート電極２０６を接続する接続部を設けても良い。また、この接続部を介して接続された複数のゲート電極２０６のうちの一つにコンタクトＣＳを接続しても良い。
【００９６】
また、第２の実施形態においても第１の実施形態と同様に、メモリセルアレイＭＡ´のＸ方向の一方側及び他方側にブロック選択回路部２３２を設けても良いし、一方側のみにブロック選択回路部２３２を設けても良い。どちらの場合であっても、Ｙ方向において隣り合うメモリブロックＭＢが、異なるトランジスタグループＴＧ３に対応する様にしても良いし、同一のトランジスタグループＴＧ３に対応する様にしても良い。
【００９７】
また、第２の実施形態においても第１の実施形態と同様に、書込動作に際して非選択ワード線ＷＬに印加する電圧は、適宜変更可能である。例えば、複数の非選択ワード線ＷＬのうち選択ワード線ＷＬとソース選択線ＳＧＳとの間に位置するもの全てに書込パス電圧を転送しても良い。また、例えば、図２４及び図２５の例では、同一のメモリブロックＭＢに対応する複数のブロック選択トランジスタ３５がお互いに近接して設けられている。例えば、この様な複数のブロック選択トランジスタ３５のうちの一つにプログラム電圧が転送される場合に、残りのブロック選択トランジスタ３５に書込みパス電圧を転送しても良い。また、それ以外の非選択ワード線ＷＬには接地電圧又はそれに近い電圧を転送しても良い。
【００９８】
［その他の実施形態］
以上、第１及び第２の実施形態について説明したが、これらの構成はあくまでも例示であり、具体的な構成は適宜変更可能である。
【００９９】
例えば、第１の実施形態においては、メモリセルアレイＭＡが半導体基板１００の表面に設けられていた。しかしながら、第１の実施形態に係るブロック選択回路部２３１を使用する場合においても、例えば図２６に例示する様に、第２の実施形態と同様にＺ方向において半導体基板１００の表面から離間して設けられたメモリセルアレイＭＡ´を採用することも可能である。同様に、第１の実施形態において、第２の実施形態に係るフックアップＨＵ´を採用することも可能である。
【０１００】
また、例えば第２の実施形態においては、図１７〜図２０を参照して説明した様に、フックアップＨＵ´におけるコンタクトＣＣ，Ｃ４のレイアウト、トランジスタグループＴＧ３のレイアウト、配線層Ｄ０〜Ｄ２，Ｍ０，Ｍ１におけるレイアウトが、全て周期的なパターンから構成されていた。しかしながら、これらのうちの一部又は全部が周期的なパターンを有していなくても良い。
【０１０１】
また、第１及び第２の実施形態においては、１つの半導体基板１００上にメモリセルアレイＭＡ及びブロック選択回路２３の双方を設けていた。しかしながら、第１及び第２の実施形態においては、図２７に例示する様に、メモリセルアレイＭＡを設ける基板とは別に、ブロック選択回路２３を設ける半導体基板３００を設けても良い。
【０１０２】
メモリセルアレイＭＡを設ける基板としては、種々の基板を使用可能である。例えば、図２７の例においては、この様な基板として、第１及び第２の実施形態と同様の半導体基板１００を用いている。しかしながら、メモリセルアレイＭＡを設ける基板としては、ガラス基板等、半導体基板以外の基板を用いても良い。この様な場合には、例えば、図１５に例示した導電層２１０を用いても良い。上述の通り、導電層２１０はソース線ＳＬとして機能し、半導体柱１２０の下端部（半導体基板３００を基準とした場合には上端部）に接続される。
【０１０３】
半導体基板３００は、例えば、Ｐ型の不純物を含む単結晶シリコン等の半導体基板である。半導体基板３００の表面の一部には、リン等のＮ型の不純物を含むＮ型ウェル３０１が設けられている。また、Ｎ型ウェル３０１の表面の一部には、ホウ素等のＰ型の不純物を含むＰ型ウェル３０２が設けられている。また、半導体基板３００の表面の一部には、ＳｉＯ２等の絶縁領域ＳＴＩが設けられている。半導体基板３００の表面のうち、絶縁領域ＳＴＩが設けられていない領域を、半導体領域と呼ぶことがある。
【０１０４】
図２７の例においては、半導体基板１００上に設けられた複数の導電層１１０が、コンタクトＣＣ、配線ｍ０，ｍ１を介して、配線層Ｍ２に含まれる配線ｍ２に電気的に接続されている。また、半導体基板３００の表面には、複数のブロック選択トランジスタ３５が設けられている。これら複数のブロック選択トランジスタ３５のドレイン領域は、Ｚ方向に延伸するコンタクト、配線層Ｍ２´に含まれる配線ｍ２´等を介して、複数の導電層１１０に接続されている。
【０１０５】
また、上述の通り、第１及び第２の実施形態においては、Ｙ方向において隣り合うメモリブロックＭＢが、異なるトランジスタグループＴＧ１，ＴＧ３に対応している。従って、メモリブロックＭＢ間の耐圧試験や、リーク電流の検出等を実行可能である。この様な構成は、第１及び第２の実施形態と異なる態様でも実現可能である。例えば、図２８には、Ｙ方向に並ぶ４つのメモリブロックＭＢＡ，ＭＢＢ，ＭＢＣ，ＭＢＤを例示している。また、図２８の例においては、この４つのメモリブロックＭＢＡ，ＭＢＢ，ＭＢＣ，ＭＢＤに対して、Ｙ方向に並ぶ８つのブロック選択トランジスタ３５の列が対応している。図２８には、複数のブロック選択トランジスタ３５Ｃ，３５Ａ，３５Ｄ，３５Ｂの列を２列ずつ含む構成を例示している。また、図２８には、一部のトランジスタグループＴＧ３が、Ｙ方向において隣り合う２つのトランジスタグループＴＧ４に跨る様な構成を例示している。
【０１０６】
また、第１及び第２の実施形態においては、ＮＡＮＤ型のフラッシュメモリを備える半導体記憶装置について説明した。しかしながら、本発明は、ＮＡＮＤ型のフラッシュメモリ以外のメモリに適用しても良いし、メモリ以外の半導体装置に適用しても良い。
【０１０７】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０８】
１１０…導電層、１２０…半導体柱、１３０…ゲート絶縁膜。
【図１】
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【図２】
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【図３】
2020065022.tif 000005
【図４】
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【図５】
2020065022.tif 000007
【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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