(57)【要約】【課題】高集積化及び高速化の可能な半導体記憶装置を提供する。【解決手段】一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数のゲート電極と、第１方向に延伸して複数のゲート電極と対向する第１半導体層と、ゲート電極及び第１半導体層の間に設けられたゲート絶縁膜と、複数のゲート電極よりも基板側に設けられ、第１半導体層の第１方向と交差する第２方向の側面に接続された第２半導体層と、第１方向に延伸し、第２半導体層に接続された第１コンタクトと、を備える。第２半導体層は、第１半導体層の第２方向の側面に接続され、Ｐ型の不純物を含む第１領域と、第１コンタクトに接続され、第１領域よりもＮ型の不純物の濃度が大きい第１コンタクト領域と、を備える。【選択図】図６
2020141076.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面と交差する第１方向に並ぶ複数のゲート電極と、
前記第１方向に延伸して前記複数のゲート電極と対向する第１半導体層と、
前記ゲート電極及び前記第１半導体層の間に設けられたゲート絶縁膜と、
前記複数のゲート電極よりも前記基板側に設けられ、前記第１半導体層の前記第１方向と交差する第２方向の側面に接続された第２半導体層と、
前記第１方向に延伸し、前記第２半導体層に接続された第１コンタクトと
を備え、
前記第２半導体層は、
前記第１半導体層の前記第２方向の側面に接続され、Ｐ型の不純物を含む第１領域と、
前記第１コンタクトに接続され、前記第１領域よりもＮ型の不純物の濃度が大きい第１コンタクト領域と
を備える
半導体記憶装置。
【請求項２】
前記基板はＰ型ウェルを備え、
前記第２半導体層は前記Ｐ型ウェルに接続されている
請求項１記載の半導体記憶装置。
【請求項３】
基板と、
前記基板の表面と交差する第１方向に並ぶ複数のゲート電極と、
前記第１方向に延伸して前記複数のゲート電極と対向する第１半導体層と、
前記ゲート電極及び前記第１半導体層の間に設けられたゲート絶縁膜と、
前記複数のゲート電極よりも前記基板側に設けられ、前記第１半導体層の前記第１方向と交差する第２方向の側面に接続された第２半導体層と、
前記第１方向に延伸し、前記第２半導体層に接続された第１コンタクトと
を備え、
前記第２半導体層は、
前記第１半導体層の前記第２方向の側面に接続された第１領域と、
前記第１コンタクトに接続され、前記第１領域よりもＮ型の不純物の濃度が大きい第１コンタクト領域と
を備え、
前記基板又は前記第２半導体層は、前記第１領域に接続された第２領域を備え、
前記第２領域は、前記第１領域と前記第１方向の位置が異なり、前記第１領域よりもＰ型の不純物の濃度が大きい
半導体記憶装置。
【請求項４】
前記基板又は前記第２半導体層は、前記第１領域に接続された第３領域を備え、
前記第３領域は、前記第１領域及び前記第２領域と前記第１方向の位置が異なり、前記第１領域及び前記第２領域よりもＮ型の不純物の濃度が大きい
請求項３記載の半導体記憶装置。
【請求項５】
前記基板はＰ型ウェルを備え、
前記第２領域は前記Ｐ型ウェルの一部である
請求項３又は４記載の半導体記憶装置。
【請求項６】
前記第１方向に延伸し、前記第２半導体層に接続された第２コンタクトを備え、
前記第２半導体層は、前記第２コンタクトに接続され前記第１領域よりもＮ型の不純物の濃度が大きい第２コンタクト領域を備え、
前記複数のゲート電極、前記第１半導体層及び前記ゲート絶縁膜は、前記第２方向において、前記第１コンタクト及び前記第２コンタクトの間に設けられている
請求項１〜５のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
以下に記載された実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
基板と、基板の表面と交差する第１方向に並ぶ複数のゲート電極と、第１方向に延伸して複数のゲート電極と対向する半導体層と、ゲート電極及び半導体層の間に設けられたゲート絶縁膜と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−１７４８６６
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高集積化及び高速化の可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数のゲート電極と、第１方向に延伸して複数のゲート電極と対向する第１半導体層と、ゲート電極及び第１半導体層の間に設けられたゲート絶縁膜と、複数のゲート電極よりも基板側に設けられ、第１半導体層の第１方向と交差する第２方向の側面に接続された第２半導体層と、第１方向に延伸し、第２半導体層に接続された第１コンタクトと、を備える。第２半導体層は、第１半導体層の第２方向の側面に接続され、Ｐ型の不純物を含む第１領域と、第１コンタクトに接続され、第１領域よりもＮ型の不純物の濃度が大きい第１コンタクト領域と、を備える。
【０００６】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数のゲート電極と、第１方向に延伸して複数のゲート電極と対向する第１半導体層と、ゲート電極及び第１半導体層の間に設けられたゲート絶縁膜と、複数のゲート電極よりも基板側に設けられ、第１半導体層の第１方向と交差する第２方向の側面に接続された第２半導体層と、第１方向に延伸し、第２半導体層に接続された第１コンタクトと、を備える。第２半導体層は、第１半導体層の第２方向の側面に接続された第１領域と、第１コンタクトに接続され、第１領域よりもＮ型の不純物の濃度が大きい第１コンタクト領域と、を備える。基板又は第２半導体層は、第１領域に接続された第２領域を備える。この第２領域は、第１領域と第１方向の位置が異なり、第１領域よりもＰ型の不純物の濃度が大きい。
【発明の効果】
【０００７】
高集積化及び高速化の可能な半導体記憶装置を提供する
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体記憶装置の模式的な等価回路図である。
【図２】同半導体記憶装置の一部の構成を示す模式的な斜視図である。
【図３】図２の一部の拡大図である。
【図４】同半導体記憶装置の一部の構成を示す模式的な平面図である。
【図５】図４の一部の拡大図である。
【図６】図５のＡ−Ａ´線に対応する模式的な断面図である。
【図７】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図８】同半導体記憶装置の製造方法を示す模式的な断面図である。
【図９】同製造方法を示す模式的な断面図である。
【図１０】同製造方法を示す模式的な断面図である。
【図１１】同製造方法を示す模式的な断面図である。
【図１２】同製造方法を示す模式的な断面図である。
【図１３】同製造方法を示す模式的な断面図である。
【図１４】同製造方法を示す模式的な断面図である。
【図１５】同製造方法を示す模式的な断面図である。
【図１６】同製造方法を示す模式的な断面図である。
【図１７】同製造方法を示す模式的な断面図である。
【図１８】同製造方法を示す模式的な断面図である。
【図１９】同製造方法を示す模式的な断面図である。
【図２０】同製造方法を示す模式的な断面図である。
【図２１】同製造方法を示す模式的な断面図である。
【図２２】同製造方法を示す模式的な断面図である。
【図２３】第２の実施形態に係る半導体記憶装置の模式的な断面図である。
【図２４】第３の実施形態に係る半導体記憶装置の模式的な断面図である。
【図２５】第４の実施形態に係る半導体記憶装置の模式的な断面図である。
【図２６】第５の実施形態に係る半導体記憶装置の模式的な断面図である。
【図２７】同半導体記憶装置の製造方法を示す模式的な断面図である。
【図２８】同製造方法を示す模式的な断面図である。
【図２９】同製造方法を示す模式的な断面図である。
【図３０】同製造方法を示す模式的な断面図である。
【図３１】同製造方法を示す模式的な断面図である。
【図３２】同製造方法を示す模式的な断面図である。
【図３３】第６の実施形態に係る半導体記憶装置の模式的な断面図である。
【図３４】同半導体記憶装置の製造方法を示す模式的な断面図である。
【図３５】同製造方法を示す模式的な断面図である。
【図３６】同製造方法を示す模式的な断面図である。
【図３７】同製造方法を示す模式的な断面図である。
【図３８】同製造方法を示す模式的な断面図である。
【図３９】同製造方法を示す模式的な断面図である。
【図４０】同製造方法を示す模式的な断面図である。
【図４１】第７の実施形態に係る半導体記憶装置の模式的な断面図である。
【図４２】第８の実施形態に係る半導体記憶装置の模式的な断面図である。
【発明を実施するための形態】
【０００９】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【００１０】
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
【００１１】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【００１２】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向が基板の表面と交差する場合、この第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
【００１３】
また、本明細書において、円筒状又は円環状の部材又は貫通孔等について「径方向」と言った場合には、これら円筒又は円環の中心軸と垂直な平面において、この中心軸に近付く方向又はこの中心軸から離れる方向を意味することとする。また、「径方向の厚み」等と言った場合には、この様な平面において、中心軸から内周面までの距離と、中心軸から外周面までの距離との差分を意味する事とする。
【００１４】
また、本明細書において、構成、部材等について、所定方向の「幅」又は「厚み」と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅又は厚みを意味することがある。
【００１５】
［第１の実施形態］
［構成］
図１は、第１の実施形態に係る半導体記憶装置の模式的な等価回路図である。説明の都合上、図１では一部の構成を省略する。
【００１６】
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＡと、メモリセルアレイＭＡを制御する周辺回路ＰＣと、を備える。
【００１７】
メモリセルアレイＭＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、それぞれ、複数のサブブロックＳＢを備える。これら複数のサブブロックＳＢは、それぞれ、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリユニットＭＵの他端は、それぞれ、共通のソースコンタクトＬＩ及びソース線ＳＬを介して周辺回路ＰＣに接続される。
【００１８】
メモリユニットＭＵは、ビット線ＢＬ及びソースコンタクトＬＩの間に直列に接続されたドレイン選択トランジスタＳＴＤ、メモリストリングＭＳ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
【００１９】
メモリストリングＭＳは、直列に接続された複数のメモリセルＭＣを備える。メモリセルＭＣは、半導体膜と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体膜は、チャネル領域として機能する。ゲート絶縁膜は、データを記憶可能なメモリ部を備える。このメモリ部は、例えば、窒化シリコン膜（ＳｉＮ）やフローティングゲート等の電荷蓄積膜である。この場合、メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。ゲート電極は、ワード線ＷＬに接続される。ワード線ＷＬは、１のメモリストリングＭＳに属する複数のメモリセルＭＣに対応して設けられ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
【００２０】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体膜と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体膜は、チャネル領域として機能する。ドレイン選択トランジスタＳＴＤのゲート電極は、ドレイン選択線ＳＧＤに接続される。ドレイン選択線ＳＧＤは、サブブロックＳＢに対応して設けられ、１のサブブロックＳＢ中の全てのドレイン選択トランジスタＳＴＤに共通に接続される。ソース選択トランジスタＳＴＳのゲート電極は、ソース選択線ＳＧＳに接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の全てのソース選択トランジスタＳＴＳに共通に接続される。
【００２１】
周辺回路ＰＣは、例えば、読出動作、書込動作、消去動作に必要な電圧を生成し、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に印加する。周辺回路ＰＣは、例えば、メモリセルアレイＭＡと同一のチップ上に設けられた複数のトランジスタ及び配線を含む。
【００２２】
図２は、本実施形態に係る半導体記憶装置の模式的な斜視図である。図３は、図２の一部の拡大図である。説明の都合上、図２及び図３では一部の構成を省略する。
【００２３】
図２に示す通り、本実施形態に係る半導体記憶装置は、基板Ｓと、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸して複数の導電層１１０と対向する複数の半導体層１２０と、導電層１１０及び半導体層１２０の間に設けられたゲート絶縁膜１３０と、を備える。また、この半導体記憶装置は、複数の導電層１１０よりも下方に設けられ複数の半導体層１２０の外周面に共通に接続された半導体層１４０と、Ｚ方向及びＸ方向に延伸し、半導体層１４０に接続された導電層１５０と、を備える。
【００２４】
基板Ｓは、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。基板Ｓは、例えば、半導体基板の表面にＮ型の不純物を含むＮ型ウェルＮＷを有し、更にこのＮ型ウェルＮＷ中にＰ型の不純物を含むＰ型ウェルＰＷを有する２重ウェル構造を備える。
【００２５】
導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。導電層１１０は、例えば、ワード線ＷＬ（図１）及びこのワード線ＷＬに接続された複数のメモリセルＭＣのゲート電極、又は、ドレイン選択線ＳＧＤ（図１）及びこのドレイン選択線ＳＧＤに接続された複数のドレイン選択トランジスタＳＴＤ（図１）のゲート電極として機能する。導電層１１０のＸ方向の端部は、Ｚ方向に延伸するコンタクト１１１を介して周辺回路ＰＣ（図１）に接続される。
【００２６】
導電層１１０と半導体層１４０との間には、導電層１１２が設けられる。導電層１１２は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等を含む。導電層１１２は、ソース選択線ＳＧＳ（図１）及びこのソース選択線ＳＧＳに接続された複数のソース選択トランジスタＳＴＳ（図１）のゲート電極として機能する。
【００２７】
Ｚ方向に隣り合う複数の導電層１１０の間、導電層１１０と導電層１１２との間、及び、導電層１１２と半導体層１４０との間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられる。導電層１１０、導電層１１２及び絶縁層１０１は、所定のパターンで形成された複数の貫通孔を有し、この貫通孔の内周面は半導体層１２０の外周面に対向する。
【００２８】
半導体層１２０は、１つのメモリユニットＭＵ（図１）に含まれる複数のメモリセルＭＣ、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳのチャネル領域として機能する。半導体層１２０は、Ｚ方向に延伸する略円筒状の形状を有する。半導体層１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体層である。また、半導体層１２０の中心部分には酸化シリコン（ＳｉＯ２）等の絶縁層１２１が埋め込まれている。また、半導体層１２０の下端部は、半導体層１４０に接続される。また、半導体層１２０の上端は、半導体層１２２及びコンタクト１２３を介してビット線ＢＬに接続される。半導体層１２２は、例えば、例えば、リン（Ｐ）等のｎ型の不純物が注入された導電性の半導体膜である。コンタクト１２３は、例えば、タングステン（Ｗ）、銅（Ｃｕ）等を含む。
【００２９】
ゲート絶縁膜１３０は、半導体層１２０の外周面及び底面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図３に示す様に、半導体層１２０側から導電層１１０側にかけて設けられたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３を備える。トンネル絶縁膜１３１は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、例えば窒化シリコン（ＳｉＮ）等の絶縁膜である。ブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜であっても良いし、絶縁性の積層膜であっても良い。尚、図３には、ゲート絶縁膜１３０が、絶縁性の電荷蓄積膜である例を示した。しかしながら、ゲート絶縁膜１３０は、不純物を含む多結晶シリコン（Ｓｉ）等、導電性の電荷蓄積膜（フローティングゲート）を含んでいても良い。
【００３０】
半導体層１４０（図２）は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等を含む。半導体層１４０は、基板Ｓの表面のＰ型ウェルＰＷに接続されている。半導体層１４０の導電層１５０との接触部分には、リン（Ｐ）等のＮ型の不純物を含むコンタクト領域１４１が設けられている。尚、Ｐ型ウェルＰＷの導電層１５０との接触部分には、リン（Ｐ）等のＮ型の不純物を含むコンタクト領域１４２が設けられている。
【００３１】
導電層１５０は、Ｚ方向及びＸ方向に延伸し、下端部において基板Ｓ及び半導体層１４０に接続される。導電層１５０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。導電層１５０は、ソースコンタクトＬＩとして機能する。
【００３２】
次に、図４〜図７を参照して、メモリセルアレイＭＡのより具体的な構成を説明する。説明の都合上、図４〜図７では一部の構成を省略する。
【００３３】
図４は、本実施形態に係る半導体記憶装置の模式的な平面図である。
【００３４】
図４に示す通り、基板Ｓ上には、複数のメモリセルアレイＭＡが設けられる。図示の例では、基板Ｓ上に２つのメモリセルアレイＭＡがＸ方向に並んで設けられている。メモリセルアレイＭＡは、Ｙ方向に配設された複数のメモリブロックＭＢを備える。また、これら複数のメモリブロックＭＢは、Ｙ方向に配設された複数のブロック構造ＢＳを備える。また、これら複数のブロック構造ＢＳは、Ｙ方向に配設された複数のサブブロックＳＢを備える。
【００３５】
メモリセルアレイＭＡには、メモリセルＭＣが設けられる領域Ｒ１と、メモリセルアレイＭＡのＸ方向の両端部に設けられＹ方向に延伸する領域Ｒ２と、メモリセルアレイＭＡのＹ方向の両端部に設けられＸ方向に延伸する領域Ｒ３と、が設けられる。領域Ｒ２には、例えば、コンタクト１１１等が設けられる。
【００３６】
図５は図４の一部の拡大図であり、上記領域Ｒ１の一部を示している。
【００３７】
領域Ｒ１においては、複数のブロック構造ＢＳ及びブロック分断構造ＳＴが交互に並んでいる。
【００３８】
ブロック構造ＢＳは、絶縁部ＳＨＥを介してＹ方向に隣接する２つのサブブロックＳＢを備える。各サブブロックＳＢにおいては、複数の半導体層１２０が千鳥状に配設されている。これら複数の半導体層１２０は、それぞれビット線ＢＬに接続され、メモリユニットＭＵ（図１）として機能する。
【００３９】
ブロック分断構造ＳＴは、導電層１５０と、導電層１５０及びブロック構造ＢＳの間に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層１５１と、を備える。導電層１５０及び絶縁層１５１のＸ方向の長さは、例えば、ブロック構造ＢＳのＸ方向の長さ以上であっても良い。
【００４０】
ビット線ＢＬは、Ｘ方向に複数設けられ、Ｙ方向に延伸している。ビット線ＢＬは、それぞれ、１つのサブブロックＳＢについて１つの半導体層１２０に接続されている。
【００４１】
図６は、図５に示す構造をＡ−Ａ´線に沿って切断し、矢印の方向に見た模式的な断面図である。
【００４２】
図６に示す通り、本実施形態においては、導電層１５０の下端部１５２が、Ｐ型ウェルＰＷの上面及び絶縁層１５１の下面に沿ってＹ方向に突出し、下面においてＰ型ウェルＰＷに、Ｙ方向の側面において半導体層１４０に接続されている。また、半導体層１４０のコンタクト領域１４１及びＰ型ウェルＰＷのコンタクト領域１４２は、導電層１５０の下端部１５２との接触面から略等方的に広がる範囲に設けられている。図示の例において、コンタクト領域１４１の上端は、半導体層１４０の上面に達する。尚、導電層１１２のＺ方向の厚みは、導電層１１０のＺ方向の厚みより大きい。
【００４３】
図７は、領域Ｒ３（図４）の一部の断面を示す断面図である。本実施形態においては、領域Ｒ３に、Ｚ方向に積層された複数の犠牲層１１０Ａが設けられている。犠牲層１１０Ａは、例えば、窒化シリコン（ＳｉＮ）等を含む。犠牲層１１０Ａは、導電層１１０と同層に設けられている。即ち、Ｚ方向に隣り合う２つの絶縁層１０１の間には、導電層１１０及び犠牲層１１０Ａが設けられている。また、領域Ｒ３には、Ｚ方向に並ぶ犠牲層１４０Ａ及び半導体層１４０Ｂが設けられている。犠牲層１４０Ａは、例えば、窒化シリコン（ＳｉＮ）等を含む。半導体層１４０Ｂは、例えば、ホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン（Ｓｉ）等を含む。犠牲層１４０Ａ及び半導体層１４０Ｂは、半導体層１４０と同層に設けられている。即ち、最も下層の絶縁層１０１及びＰ型ウェルＰＷの間には、導電層１１０及び犠牲層１１０Ａが設けられている。
【００４４】
［製造方法］
次に、図８〜図２２を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。
【００４５】
図８に示す通り、同製造方法においては、基板ＳのＰ型ウェルＰＷ上に、犠牲層１４０Ａ、半導体層１４０Ｂ、絶縁層１０１、及び、導電層１１２を形成する。また、これらの上方に、複数の絶縁層１０１及び複数の犠牲層１１０Ａを交互に形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行われる。
【００４６】
次に、図９に示す通り、開口ｏｐ１を形成する。開口ｏｐ１は、Ｚ方向に延伸し、犠牲層１４０Ａ、半導体層１４０Ｂ、絶縁層１０１、導電層１１２、複数の絶縁層１０１及び犠牲層１１０Ａを貫通して、基板ＳのＰ型ウェルＰＷを露出させる開口である。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行われる。
【００４７】
次に、図１０に示す通り、開口ｏｐ１の内周面及び底面に、ゲート絶縁膜１３０、半導体層１２０及び絶縁層１２１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。また、この工程では、例えば、半導体層１２０の結晶構造を改質するための熱処理等が行われる。
【００４８】
次に、図１１に示す通り、開口ｏｐ２を形成する。開口ｏｐ２は、Ｘ方向及びＺ方向に延伸し、複数の絶縁層１０１、複数の犠牲層１１０Ａ、導電層１１２及び絶縁層１０１をＹ方向に分断して、半導体層１４０Ｂを露出させる開口である。この工程は、例えば、ＲＩＥ等の方法によって行われる。
【００４９】
次に、図１２に示す通り、導電層１１２のＹ方向の側面及び半導体層１４０Ｂの上面に、酸化層１１３を形成する。この工程は、例えば、窒化シリコンが酸化されず、多結晶シリコンが選択的に酸化される条件で行われる。
【００５０】
次に、図１３に示す通り、犠牲層１１０Ａを除去する。この工程は、例えばリン酸を用いたウェットエッチング等、酸化シリコンが除去されず、窒化シリコンが選択的に除去される条件で行われる。
【００５１】
次に、図１４に示す通り、導電層１１０を形成する。この工程は、例えば、ＣＶＤ等によって行われる。
【００５２】
次に、図１５に示す通り、導電層１１０の一部を除去して、複数の導電層１１０をＺ方向に分断する。この工程は、例えば、ウェットエッチング等によって行われる。
【００５３】
次に、図１６に示す通り、開口ｏｐ２の側面及び底面に、絶縁層１５１及び半導体層１５０Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
【００５４】
次に、図１７に示す通り、絶縁層１５１及び半導体層１５０Ａのうち、開口ｏｐ２の底面に形成された部分を除去し、半導体層１４０Ｂの一部を除去して、犠牲層１４０Ａの上面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行われる。
【００５５】
次に、図１８に示す通り、犠牲層１４０Ａを除去して、Ｐ型ウェルＰＷの上面、半導体層１４０Ｂの下面、及び、ゲート絶縁膜１３０の外周面を露出させる。この工程は、例えば、シリコン及び酸化シリコンが除去されず、窒化シリコンが選択的に除去される条件でウェットエッチング等を行うことによって行われる。
【００５６】
次に、図１９に示す通り、ゲート絶縁膜１３０の一部を除去して、半導体層１２０の外周面の一部を露出させる。この工程は、例えば、ウェットエッチング等によって行われる。
【００５７】
次に、図２０に示す通り、Ｐ型ウェルＰＷの上面、半導体層１４０Ｂの下面、及び、半導体層１２０の外周面にシリコン等を形成して、半導体層１４０を形成する。この工程は、例えば、ＣＶＤ等によって行われる。
【００５８】
次に、図２１に示す通り、半導体層１４０の一部を除去して、絶縁層１５１の側面を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行われる。
【００５９】
次に、図２２に示す通り、半導体層１４０及びＰ型ウェルＰＷにリン等のＮ型の不純物を注入して、半導体層１４０のコンタクト領域１４１及びＰ型ウェルＰＷのコンタクト領域１４２を形成する。この工程は、例えば、イオン注入等の方法によって行っても良いし、気相ドープ等の方法によって行っても良い。
【００６０】
その後、ＣＶＤ等の方法によって開口ｏｐ２の内部にソースコンタクトＬＩを形成することにより、図６等に示した構造が形成される。
【００６１】
［効果］
Ｚ方向に並ぶ複数のゲート電極と、Ｚ方向に延伸して複数のゲート電極と対向する半導体層と、ゲート電極及び半導体層の間に設けられたゲート絶縁膜と、を備える半導体記憶装置が知られている。この様な半導体記憶装置は、例えば図９及び図１０を参照して説明した様に、複数の犠牲層又は導電層を貫通する開口ｏｐ１を形成して、この開口ｏｐ１の内周面にゲート絶縁膜及び半導体層を形成することによって製造される。
【００６２】
この様な方法では、例えば図１０に示す様に、上記貫通孔の下端部にもゲート絶縁膜が形成されてしまう。従って、半導体層の下端部を配線等に接続するためには、ゲート絶縁膜の一部を除去する必要がある。このための方法としては、例えば、開口ｏｐ１の内部にゲート絶縁膜を形成した後で、開口ｏｐ１の底面に形成されたゲート絶縁膜の一部をＲＩＥ等の方法によって除去し、その後で半導体層を形成することが考えられる。
【００６３】
しかしながら、半導体記憶装置の高集積化に伴って開口ｏｐ１のアスペクト比は増大する傾向があり、この様な方法は困難になりつつある。
【００６４】
そこで、第１実施形態では、図２等を参照して説明した通り、半導体層１２０の下端を半導体層１４０に接続するのではなく、半導体層１２０の外周面を半導体層１４０に接続している。この様な構造は、図１９を参照して説明した様に、ブロック構造ＢＳ間に設けられる開口ｏｐ２を介してゲート絶縁膜１３０を除去することによって実現可能である。従って、半導体層１２０の下端を半導体層１４０に接続する場合と比較して、より容易に高集積化を行うことが可能である。
【００６５】
この様な構造では、例えば、半導体層１４０をＮ型の半導体層とすることも考えられる。この様な半導体記憶装置においては、読出動作に際してソース線ＳＬからメモリセルＭＣに電子を供給する場合があり、半導体層１４０としてＮ型の半導体層を採用することにより、メモリセルＭＣ−ソース線ＳＬ間の抵抗を減少させることが可能である。
【００６６】
しかしながら、この様な半導体記憶装置においては、消去動作に際してメモリセルＭＣにホールを供給する場合がある。もし仮に半導体層１４０としてＮ型の半導体層を採用した場合、例えばソース選択トランジスタＳＴＳによってＧＩＤＬ（Gate Induced Drain Leakage）を発生させ、これによってホールを発生させることも考えられる。しかしながら、この様な方法で消去動作を行うためには、ソース選択トランジスタＳＴＳのチャネル領域におけるＮ型の不純物の分布を制御する必要があるが、この様な制御は難しい場合がある。また、ＧＩＤＬを利用した消去動作は、高速化に不向きな場合がある。
【００６７】
そこで、第１実施形態では、半導体層１４０をＰ型の半導体層としている。この様な構造によれば、消去動作に際して半導体層１４０からホールを供給することが可能であり、消去動作を比較的高速に行うことが可能である。また、ソース選択トランジスタＳＴＳのチャネル領域におけるＮ型の不純物の分布の制御の問題も生じない。
【００６８】
この様な構造では、読出動作に際して導電層１１２に電圧を印加して半導体層１４０の上面に電子のチャネルを形成し、このチャネルを介して半導体層１２０及び導電層１５０を接続する。この様な態様においては、半導体層１２０−導電層１５０間の抵抗値が大きくなってしまう場合がある。
【００６９】
そこで、第１実施形態では、図５等を参照して説明した通り、Ｙ方向に隣り合う２つの導電層１５０（ソースコンタクトＬＩ）の間にブロック構造ＢＳを設けている。この様な構成によれば、半導体層１２０−導電層１５０間の距離を比較的小さくすることが可能である。これにより、読出動作に際しての半導体層１２０−導電層１５０間の抵抗値を抑えて、読出動作を比較的高速に行うことが可能である。
【００７０】
［第２の実施形態］
次に、図２３を参照して、第２の実施形態について説明する。図２３は、第２の実施形態に係る半導体記憶装置について説明するための模式的な断面図である。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
【００７１】
第２の実施形態に係る半導体記憶装置は、基本的には第１の実施形態に係る半導体記憶装置と同様に構成される。ただし、第２の実施形態に係る半導体記憶装置は、半導体層１４０（図２、図６）のかわりに、半導体層２００を備える。
【００７２】
半導体層２００は、基本的には半導体層１４０と同様に構成されているが、Ｐ型ウェルＰＷ及び半導体層１２０の外周面に接続された半導体領域２０１と、半導体領域２０１の上方に設けられた半導体領域２０２と、を備える。
【００７３】
半導体領域２０１は、ホウ素（Ｂ）等のＰ型の不純物を含み、Ｐ型の半導体として機能する。
【００７４】
半導体領域２０２は、Ｎ型又はＩ型の半導体として機能する。半導体領域２０２におけるＰ型の不純物の濃度は、少なくとも、Ｐ型ウェルＰＷ及び半導体領域２０１におけるＰ型の不純物の濃度よりも小さい。半導体領域２０２は、コンタクト領域１４１に接続される。
【００７５】
本実施形態に係る半導体記憶装置によれば、第１の実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
【００７６】
また、本実施形態に係る半導体記憶装置では、半導体領域２０２におけるＰ型の不純物の濃度が、半導体領域２０１におけるＰ型の不純物の濃度よりも小さい。従って、読出動作に際しての半導体層１２０−導電層１５０間の抵抗値を更に小さくすることが可能である。
【００７７】
尚、本実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置とほぼ同様の方法によって製造可能である。ただし、本実施形態に係る半導体記憶装置の製造に際しては、図８を参照して説明した工程を、半導体層１４０ＢにＮ型の不純物が含まれるか、不純物が含まれない条件で行う。
【００７８】
［第３の実施形態］
次に、図２４を参照して、第３の実施形態について説明する。図２４は、第３の実施形態に係る半導体記憶装置について説明するための模式的な断面図である。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
【００７９】
第３の実施形態に係る半導体記憶装置は、基本的には第１の実施形態に係る半導体記憶装置と同様に構成される。ただし、第３の実施形態に係る半導体記憶装置は、半導体層１４０（図２、図６）のかわりに、半導体層２１０を備える。
【００８０】
半導体層２１０は、基本的には半導体層１４０と同様に構成されているが、Ｐ型ウェルＰＷ及び半導体層１２０の外周面に接続された半導体領域２１１と、半導体領域２１１の上方に設けられた半導体領域２１２と、を備える。
【００８１】
半導体領域２１１は、Ｉ型の半導体として機能する。半導体領域２１１におけるＰ型の不純物の濃度は、少なくとも、Ｐ型ウェルＰＷにおけるＰ型の不純物の濃度よりも小さい。また、半導体領域２１１におけるＮ型の不純物の濃度は、少なくとも、半導体領域２１２におけるＮ型の不純物の濃度よりも小さい。
【００８２】
半導体領域２１２は、リン（Ｐ）等のＮ型の不純物を含み、Ｎ型の半導体として機能する。半導体領域２１２は、コンタクト領域１４１に接続される。
【００８３】
本実施形態に係る半導体記憶装置によれば、第１の実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
【００８４】
また、本実施形態に係る半導体記憶装置では、半導体領域２１２がＮ型の半導体として機能する。従って、読出動作に際しての半導体層１２０−導電層１５０間の抵抗値を更に小さくすることが可能である。
【００８５】
尚、本実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置とほぼ同様の方法によって製造可能である。ただし、本実施形態に係る半導体記憶装置の製造に際しては、図８を参照して説明した工程を、半導体層１４０ＢにＮ型の不純物が含まれる条件で行う。また、図２０を参照して説明した工程を、この工程で形成されるシリコンに不純物が含まれない条件で行う。
【００８６】
［第４の実施形態］
次に、図２５を参照して、第４の実施形態について説明する。図２５は、第４の実施形態に係る半導体記憶装置について説明するための模式的な断面図である。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
【００８７】
第４の実施形態に係る半導体記憶装置は、基本的には第１の実施形態に係る半導体記憶装置と同様に構成される。ただし、第４の実施形態に係る半導体記憶装置は、Ｐ型ウェルＰＷ中に更にＮ型の不純物を含むＮ型ウェルＮＷ´が設けられた３重ウェル構造の基板を備える。また、第４の実施形態に係る半導体記憶装置は、半導体層１４０（図２、図６）のかわりに、半導体層２２０を備える。
【００８８】
半導体層２２０は、基本的には半導体層１４０と同様に構成されているが、Ｎ型ウェルＮＷ´及び半導体層１２０の外周面に接続された半導体領域２２１と、半導体領域２２１の上方に設けられた半導体領域２２２と、を備える。
【００８９】
半導体領域２２１は、Ｉ型の半導体として機能する。半導体領域２２１におけるＮ型の不純物の濃度は、少なくとも、Ｎ型ウェルＮＷ´におけるＮ型の不純物の濃度よりも小さい。また、半導体領域２２１におけるＰ型の不純物の濃度は、少なくとも、半導体領域２２２におけるＰ型の不純物の濃度よりも小さい。
【００９０】
半導体領域２２２は、ホウ素（Ｂ）等のＰ型の不純物を含み、Ｐ型の半導体として機能する。半導体領域２２２は、コンタクト領域１４１に接続される。
【００９１】
本実施形態に係る半導体記憶装置によれば、第１の実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
【００９２】
また、本実施形態に係る半導体記憶装置では、半導体領域２２１がＮ型ウェルＮＷ´に接続されている。従って、読出動作に際しての半導体層１２０−導電層１５０間の抵抗値を更に小さくすることが可能である。
【００９３】
尚、本実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置とほぼ同様の方法によって製造可能である。ただし、本実施形態に係る半導体記憶装置の製造に際しては、図８を参照して説明した工程を、半導体層１４０ＢにＰ型の不純物が含まれる条件で行う。また、図２０を参照して説明した工程を、この工程で形成されるシリコンに不純物が含まれない条件で行う。
【００９４】
［第５の実施形態］
［構成］
次に、図２６を参照して、第６の実施形態について説明する。図２６は、第５の実施形態に係る半導体記憶装置について説明するための模式的な断面図である。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
【００９５】
第５の実施形態に係る半導体記憶装置は、基本的には第１の実施形態に係る半導体記憶装置と同様に構成される。ただし、第５の実施形態に係る半導体記憶装置は、導電層１５０（図２、図６）のかわりに、導電層２３０を備える。
【００９６】
図２６に示す通り、本実施形態においては、導電層２３０の側面及び底面の一部が、絶縁層２３２によって覆われている。導電層２３０の下端部２３１は、Ｐ型ウェルＰＷのコンタクト領域１４２を介して半導体層１４０のコンタクト領域１４１に接続される。図示の例において、コンタクト領域１４１の上端は、半導体層１４０の上面に達する。
【００９７】
尚、第５の実施形態に係る半導体記憶装置は、基本的には第１の実施形態と同様に構成されている。しかしながら、第２〜第４の実施形態においてこの様な構成を採用することも可能である。
【００９８】
［製造方法］
次に、図２７〜図３２を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。
【００９９】
同製造方法においては、例えば、図８〜図１１を参照して説明した工程を行う。
【０１００】
次に、図２７に示す通り、半導体層１４０Ｂの一部を除去して、犠牲層１４０Ａの上面を露出させる。この工程は、例えば、図１７を参照して説明した工程と同様に行う。
【０１０１】
次に、図２８に示す通り、半導体層１４０を形成する。この工程は、例えば、図１８〜図２２を参照して説明した工程と同様に行う。
【０１０２】
次に、図２９に示す通り、導電層１１２及び半導体層１４０のＹ方向の側面に、酸化層１１３を形成する。この工程は、例えば、窒化シリコンが酸化されず、多結晶シリコンが選択的に酸化される条件で行われる。
【０１０３】
次に、図３０に示す通り、犠牲層１１０Ａを除去して導電層１１０を形成する。この工程は、例えば、図１３〜図１５を参照して説明した工程と同様に行う。
【０１０４】
次に、図３１に示す通り、開口ｏｐ２の側面及び底面に、絶縁層２３２及び半導体層２３０Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
【０１０５】
次に、図３２に示す通り、絶縁層２３２及び半導体層２３０Ａのうち、開口ｏｐ２の底面に形成された部分を除去して、Ｐ型ウェルＰＷの上面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行われる。
【０１０６】
その後、ＣＶＤ等の方法によって開口ｏｐ２の内部に導電層２３０を形成することにより、図２６に示した構造が形成される。
【０１０７】
［第６の実施形態］
［構成］
次に、図３３を参照して、第６の実施形態について説明する。図３３は、第６の実施形態に係る半導体記憶装置について説明するための模式的な断面図である。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
【０１０８】
第６の実施形態に係る半導体記憶装置は、基本的には第１の実施形態に係る半導体記憶装置と同様に構成される。ただし、第６の実施形態に係る半導体記憶装置は、導電層１１２を有していない。
【０１０９】
尚、第６の実施形態に係る半導体記憶装置は、基本的には第１の実施形態と同様に構成されている。しかしながら、第２〜第４の実施形態においてこの様な構成を採用することも可能である。
【０１１０】
［製造方法］
次に、図３４〜図４０を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。
【０１１１】
同製造方法においては、例えば、図８〜図１２を参照して説明した工程を行う。ただし、図８を参照して説明した工程においては、窒化シリコン等の犠牲層１４０Ａのかわりに、酸化シリコン等の犠牲層２３３、シリコン等の犠牲層２３４及び酸化シリコン等の犠牲層２３５を形成する。また、導電層１１２を形成しない。
【０１１２】
次に、図３４に示す通り、酸化層１１３の一部を除去して、犠牲層２３４の上面を露出させる。この工程は、例えば、図１７を参照して説明した工程と同様に行う。
【０１１３】
次に、図３５に示す通り、犠牲層２３４を除去して、犠牲層２３３の上面、犠牲層２３５の下面、及び、ゲート絶縁膜１３０の外周面を露出させる。この工程は、例えば、図１８を参照して説明した工程と同様に行う。
【０１１４】
次に、図３６に示す通り、犠牲層２３３の上面、犠牲層２３５の下面、ゲート絶縁膜１３０の外周面、及び、開口ｏｐ２の側面に、酸化シリコン等の保護膜１５０Ｂを形成する。この工程は、例えば、ＣＶＤ等によって行われる。また、この工程は、保護膜１５０Ｂのうち、開口ｏｐ２の側面に形成される部分のＹ方向の厚みが、その他の部分の厚みよりも大きくなる条件で行われる。
【０１１５】
次に、図３７に示す通り、保護膜１５０Ｂの一部、ゲート絶縁膜１３０の一部、犠牲層２３３及び犠牲層２３５を除去して、Ｐ型ウェルＰＷの上面、半導体層１４０Ｂの下面、及び、半導体層１２０の外周面の一部を露出させる。この工程は、例えば、ウェットエッチング等によって行われる。
【０１１６】
次に、図３８に示す通り、Ｐ型ウェルＰＷの上面、半導体層１４０Ｂの下面、及び、半導体層１２０の外周面の一部に、半導体層１４０を形成する。この工程は、例えば、図２０〜図２２を参照して説明した工程と同様に行う。
【０１１７】
次に、図３９に示す通り、保護膜１５０Ｂを除去し、Ｐ型ウェルＰＷの上面及び半導体層１４０の側面に酸化層１１３を形成する。この工程は、例えば、窒化シリコンが酸化されず、多結晶シリコンが選択的に酸化される条件で行われる。
【０１１８】
次に、図４０に示す通り、犠牲層１１０Ａを除去して導電層１１０を形成する。この工程は、例えば、図１２〜図１４を参照して説明した工程と同様に行う。
【０１１９】
その後、図３１及び図３２を参照して説明した工程と同様の工程を行い、ＣＶＤ等の方法によって開口ｏｐ２の内部にソースコンタクトＬＩを形成することにより、図３３に示した構造が形成される。
【０１２０】
［第７の実施形態］
次に、図４１を参照して、第７の実施形態について説明する。図４１は、第７の実施形態に係る半導体記憶装置について説明するための模式的な断面図である。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
【０１２１】
第７の実施形態に係る半導体記憶装置は、基本的には第１の実施形態に係る半導体記憶装置と同様に構成される。ただし、第７の実施形態においては、導電層１５０と絶縁層１５１との間に、半導体層１５３が設けられている。半導体層１５３は、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等を含む。半導体層１５３は、導電層１５０、半導体層１４０及びＰ型ウェルＰＷに接続される。半導体層１５３の下端部分は、半導体層１４０のコンタクト領域として機能する。
【０１２２】
尚、第７の実施形態に係る半導体記憶装置は、基本的には第１の実施形態と同様に構成されている。しかしながら、第２〜第４の実施形態においてこの様な構成を採用することも可能である。
【０１２３】
尚、本実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置とほぼ同様の方法によって製造可能である。ただし、本実施形態に係る半導体記憶装置の製造に際しては、図２１を参照して説明した工程を行わない。
【０１２４】
［第８の実施形態］
次に、図４２を参照して、第８の実施形態について説明する。図４２は、第７の実施形態に係る半導体記憶装置について説明するための模式的な斜視図である。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
【０１２５】
第８の実施形態に係る半導体記憶装置は、基本的には第１の実施形態に係る半導体記憶装置と同様に構成される。ただし、第８の実施形態においては、基板ＳとメモリセルアレイＭＡとの間に、周辺回路ＰＣを構成する複数のトランジスタＴｒが設けられている。また、第８の実施形態に係る半導体記憶装置は、半導体層１４０（図２，図６）のかわりに、半導体層２５０を備える。
【０１２６】
半導体層２５０は、基本的には半導体層１４０と同様に構成されているが、半導体層１４０に含まれる半導体領域に加え、Ｐ型ウェルＰＷと同様の不純物をＰ型ウェルＰＷと同様の濃度で含む半導体領域２５１を含む。
【０１２７】
尚、第８の実施形態に係る半導体記憶装置は、基本的には第１の実施形態と同様に構成されている。しかしながら、第２〜第４の実施形態においてこの様な構成を採用することも可能である。例えば、第４の実施形態においてこの様な構成を採用する場合、半導体領域２５１は、Ｎ型ウェルＮＷ´（図２５）と同様の不純物をＮ型ウェルＮＷ´と同様の濃度で含んでいても良い。
【０１２８】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２９】
Ｓ…基板、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜、１４０…半導体層、１４１…コンタクト領域、１４２…コンタクト領域、１５０…導電層。
【図１】
2020141076.tif 000003
【図２】
2020141076.tif 000004
【図３】
2020141076.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
2020141076.tif 000027
【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
2020141076.tif 000033
【図３２】
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【図３３】
2020141076.tif 000035
【図３４】
2020141076.tif 000036
【図３５】
2020141076.tif 000037
【図３６】
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【図３７】
2020141076.tif 000039
【図３８】
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【図３９】
2020141076.tif 000041
【図４０】
2020141076.tif 000042
【図４１】
2020141076.tif 000043
【図４２】
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