(57)【要約】【課題】外部基板に実装する際に、電気的な接続不良の発生を抑制することができる半導体素子を提供する。【解決手段】半導体素子は、半導体基板と、半導体基板の上に設けられたコレクタ層と、コレクタ層の上に設けられたベース層と、ベース層の上に設けられたエミッタ層と、エミッタ層に電気的に接続されたエミッタ配線と、エミッタ配線の上に設けられた上部金属層と、エミッタ配線及び上部金属層を覆うとともに、少なくともコレクタ層と重なる領域に第１開口が設けられた第１保護膜と、第１開口を介してエミッタ配線と電気的に接続される下部バンプ金属層を含み、下部バンプ金属層の平面視での面積が第１開口の面積よりも大きいバンプと、を有し、第１保護膜の端部は、第１開口を囲み、かつ、上部金属層の上に設けられる。【選択図】図３
2020120080.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に設けられたコレクタ層と、
前記コレクタ層の上に設けられたベース層と、
前記ベース層の上に設けられたエミッタ層と、
前記エミッタ層に電気的に接続されたエミッタ配線と、
前記エミッタ配線の上に設けられた上部金属層と、
前記エミッタ配線及び前記上部金属層を覆うとともに、少なくとも前記コレクタ層と重なる領域に第１開口が設けられた第１保護膜と、
前記第１開口を介して前記エミッタ配線と電気的に接続される下部バンプ金属層を含み、前記下部バンプ金属層の平面視での面積が前記第１開口の面積よりも大きいバンプと、を有し、
前記第１保護膜の端部は、前記第１開口を囲み、かつ、前記上部金属層の上に設けられる
半導体素子。
【請求項２】
請求項１に記載の半導体素子であって、
前記上部金属層は、前記第１保護膜と重なる領域及び前記第１開口と重なる領域に亘って設けられ、
前記下部バンプ金属層は、前記上部金属層を介して前記エミッタ配線と接続される
半導体素子。
【請求項３】
請求項１に記載の半導体素子であって、
前記上部金属層は、前記第１開口と重なる領域に第２開口を有し、
前記下部バンプ金属層は、前記第１開口及び前記第２開口を介して直接前記エミッタ配線と接続される
半導体素子。
【請求項４】
請求項３に記載の半導体素子であって、
前記上部金属層の端部は、前記第２開口を囲み、平面視で、前記第１保護膜の端部と前記コレクタ層の端部との間に位置する
半導体素子。
【請求項５】
請求項１から請求項４のいずれか１項に記載の半導体素子であって、
前記第１開口の外側の領域において、前記第１保護膜の上面に前記下部バンプ金属層が接する
半導体素子。
【請求項６】
請求項１から請求項５のいずれか１項に記載の半導体素子であって、
前記第１保護膜の上に設けられた第２保護膜を有する
半導体素子。
【請求項７】
請求項１から請求項６のいずれか１項に記載の半導体素子であって、
前記上部金属層は、タングステン、チタン、モリブデン、タンタル、ニッケル、クロムの金属のいずれか１つ以上を含む、又は前記金属のいずれか１つ以上を含む化合物、又は前記金属のいずれか１つ以上を含む合金、のいずれかを有する
半導体素子。
【請求項８】
請求項１から請求項７のいずれか１項に記載の半導体素子であって、
前記第１保護膜は、窒化シリコン又は酸窒化シリコンの少なくとも１つ以上を含む無機絶縁膜である
半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関する。
【背景技術】
【０００２】
特許文献１には、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置が記載されている。半導体装置は、バイポーラトランジスタのエミッタ層と、エミッタ配線と、保護層と、ハンダ付きのバンプと、を有する。エミッタ配線はエミッタ層に接続され、保護層はエミッタ配線を覆うように形成される。保護層の、エミッタ層と重なる部分に開口が設けられる。バンプの下部バンプ金属層（ＵＢＭ、Under  Bump  Metal）は、保護層の上に設けられ、開口を介してエミッタ配線と電気的に接続される。特許文献１には、下部バンプ金属層と保護層とが密着している領域を設けることで水分の侵入を抑制できる構造が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１５／１０４９６７号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の半導体装置において、実装時の熱処理等によりハンダが溶け、メタルポストと下部バンプ金属層の界面にハンダが侵入する場合がある。下部バンプ金属層は、保護膜の開口端に形成される段差部に沿って設けられる。このため、下部バンプ金属層は、開口端において、空隙や薄層部が形成される場合がある。下部バンプ金属層の界面に侵入したハンダは、下部バンプ金属層に形成された空隙や薄層部を通ってエミッタ配線に侵入する可能性がある。この結果、半導体装置の信頼性が低下する可能性がある。
【０００５】
本発明は、ハンダがトランジスタに侵入することを抑制して、信頼性を向上することができる半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一側面の半導体素子は、半導体基板と、前記半導体基板の上に設けられたコレクタ層と、前記コレクタ層の上に設けられたベース層と、前記ベース層の上に設けられたエミッタ層と、前記エミッタ層に電気的に接続されたエミッタ配線と、前記エミッタ配線の上に設けられた上部金属層と、前記エミッタ配線及び前記上部金属層を覆うとともに、少なくとも前記コレクタ層と重なる領域に第１開口が設けられた第１保護膜と、前記第１開口を介して前記エミッタ配線と電気的に接続される下部バンプ金属層を含み、前記下部バンプ金属層の平面視での面積が前記第１開口の面積よりも大きいバンプと、を有し、前記第１保護膜の端部は、前記第１開口を囲み、かつ、前記上部金属層の上に設けられる。
【０００７】
この構成では、少なくとも前記第１保護膜の端部と重なる領域で、上部金属層が設けられている。このため、第１保護膜とエミッタ配線との段差部において、下部バンプ金属層に空隙や薄層部分が形成された場合であっても、上部金属層により、ハンダがトランジスタに侵入することを抑制できる。この結果、半導体素子の信頼性を向上することができる。
【発明の効果】
【０００８】
本発明の半導体素子によれば、ハンダがトランジスタに侵入することを抑制して、信頼性を向上することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１実施形態に係る半導体素子の平面図である。
【図２】図２は、図１のＩＩ−ＩＩ’断面図である。
【図３】図３は、図１のＩＩＩ−ＩＩＩ’断面図である。
【図４】図４は、第２実施形態に係る半導体素子の平面図である。
【図５】図５は、図４のＶ−Ｖ’断面図である。
【図６】図６は、第２実施形態の変形例に係る半導体素子の断面図である。
【図７】図７は、第３実施形態に係る半導体素子の断面図である。
【発明を実施するための形態】
【００１０】
以下に、本発明の半導体素子の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。各実施の形態は例示であり、異なる実施の形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもない。第２実施形態以降では第１実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【００１１】
（第１実施形態）
図１は、第１実施形態に係る半導体素子の平面図である。図２は、図１のＩＩ−ＩＩ’断面図である。図３は、図１のＩＩＩ−ＩＩＩ’断面図である。
【００１２】
図１に示すように、半導体素子１００は、バイポーラトランジスタＢＴと、第２配線１４と、上部金属層１４ｔと、第１保護膜１５と、ピラーバンプ２０とを有する。バイポーラトランジスタＢＴは、ヘテロ接合型のバイポーラトランジスタ（ＨＢＴ：Heterojunction  Bipolar  Transistor）である。
【００１３】
以下の説明において、半導体基板１（図２参照）の表面に平行な面内の一方向を第１方向Ｄｘとする。また、半導体基板１の表面に平行な面内において第１方向Ｄｘと直交する方向を第２方向Ｄｙとする。また、第１方向Ｄｘ及び第２方向Ｄｙのそれぞれと直交する方向を第３方向Ｄｚとする。なお、これに限定されず、第２方向Ｄｙは第１方向Ｄｘに対して９０°以外の角度で交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙに対して９０°以外の角度で交差してもよい。本明細書において、平面視とは、第３方向Ｄｚから見たときの位置関係を示す。
【００１４】
バイポーラトランジスタＢＴは、サブコレクタ層２と、コレクタ層３と、ベース層４と、エミッタ層５と、エミッタ電極６と、ベース電極７と、コレクタ電極８とを含む。サブコレクタ層２の上にコレクタ層３、ベース層４及びエミッタ層５が設けられている。コレクタ層３、ベース層４及びエミッタ層５は、それぞれ矩形状であり、長手方向が第１方向Ｄｘに沿って設けられる。また、第２方向Ｄｙにおいて、コレクタ層３、ベース層４及びエミッタ層５は、２つのコレクタ電極８の間に設けられる。
【００１５】
図２及び図３に示すように、半導体素子１００は、半導体基板１の上に、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、エミッタ電極６、第１配線１１ａ、第２配線１４（エミッタ配線）、上部金属層１４ｔの順に積層される。第１保護膜１５は、第２配線１４及び上部金属層１４ｔを覆うとともに、少なくともコレクタ層３と重なる領域に第１開口１６が設けられている。ピラーバンプ２０は、第１保護膜１５の上に設けられ、第１開口１６を介して、第２配線１４及び上部金属層１４ｔと電気的に接続される。
【００１６】
より具体的には、半導体基板１は、例えば、半絶縁性ＧａＡｓ（ヒ化ガリウム）基板である。サブコレクタ層２は、半導体基板１の上に設けられる。サブコレクタ層２は、高濃度ｎ型ＧａＡｓ層であり、厚さは、例えば０．５μｍ程度である。コレクタ層３は、サブコレクタ層２の上に設けられる。コレクタ層３は、ｎ型ＧａＡｓ層であり、厚さは、例えば１μｍ程度である。ベース層４は、コレクタ層３の上に設けられる。ベース層４はｐ型ＧａＡｓ層であり、厚さは、例えば１００ｎｍ程度である。
【００１７】
エミッタ層５は、ベース層４の上に設けられる。エミッタ層５は、ベース層４側から真性エミッタ層と、その上部に設けられたエミッタメサ層とを含む。真性エミッタ層は、ｎ型ＩｎＧａＰ（インジウムガリウムリン）層であり、厚さは、例えば３０ｎｍ以上４０ｎｍ以下である。エミッタメサ層は、高濃度ｎ型ＧａＡｓ層と高濃度ｎ型ＩｎＧａＡｓ層とで形成される。高濃度ｎ型ＧａＡｓ層と高濃度ｎ型ＩｎＧａＡｓ層の厚さは、それぞれ例えば１００ｎｍ程度である。エミッタメサ層の高濃度ｎ型ＩｎＧａＡｓ層は、エミッタ電極６とのオーミックコンタクトを行うために設けられる。
【００１８】
図２に示すように、コレクタ電極８は、サブコレクタ層２に接して、サブコレクタ層２の上に設けられている。コレクタ電極８は、例えばＡｕＧｅ（金ゲルマニウム）膜、Ｎｉ（ニッケル）膜、Ａｕ（金）膜の順に積層された積層膜を有する。ＡｕＧｅ膜の膜厚は、例えば６０ｎｍである。Ｎｉ膜の膜厚は、例えば１０ｎｍである。Ａｕ膜の膜厚は、例えば２００ｎｍである。
【００１９】
ベース電極７は、ベース層４に接して、ベース層４の上に設けられている。ベース電極７は、Ｔｉ膜、Ｐｔ膜、Ａｕ膜の順に積層された積層膜である。Ｔｉ膜の膜厚は、例えば５０ｎｍである。Ｐｔ膜の膜厚は、例えば５０ｎｍである。Ａｕ膜の膜厚は、例えば２００ｎｍである。
【００２０】
エミッタ電極６は、エミッタ層５のエミッタメサ層と接して、エミッタメサ層の上に設けられている。エミッタ電極６は、Ｔｉ（チタン）膜である。Ｔｉ膜の膜厚は、例えば５０ｎｍである。
【００２１】
なお、半導体基板１の上において、サブコレクタ層２と隣り合ってアイソレーション領域２ｂが設けられている。アイソレーション領域２ｂは、イオン注入技術により絶縁化される。アイソレーション領域２ｂにより素子間（複数のバイポーラトランジスタＢＴ間）が絶縁される。
【００２２】
第１絶縁膜９は、エミッタ電極６、ベース電極７及びコレクタ電極８を覆って、サブコレクタ層２及びアイソレーション領域２ｂの上に設けられている。第１絶縁膜９は、例えばＳｉＮ（窒化シリコン）層である。第１絶縁膜９は、単層でもよく、或いは、複数の窒化物層又は酸化物層が積層されていてもよい。第１絶縁膜９は、ＳｉＮ層と樹脂層の積層構造を有していてもよい。
【００２３】
第１絶縁膜９の上に第１配線１１ａ、１１ｂ、１１ｃが設けられる。なお、第１配線１１ｂは図２では図示されず、第１配線１１ｃは図３では図示されない。第１絶縁膜９には、第１絶縁膜開口１０が設けられており、第１配線１１ａは、第１絶縁膜開口１０を介してエミッタ電極６と接続される。同様に、第１配線１１ｂ、１１ｃは、それぞれ、第１絶縁膜９に設けられた開口を介して、ベース電極７、コレクタ電極８とそれぞれ接続される。
【００２４】
第１配線１１ａ、１１ｂ、１１ｃは、例えばＴｉ膜／Ａｕ膜である。Ｔｉ膜の膜厚は、約１０ｎｍ以上５０ｎｍ以下程度である。Ａｕ膜の膜厚は、約１μｍ以上２μｍ以下程度である。なお、「／」は積層構造を表す。例えば、Ｔｉ／Ａｕは、Ｔｉ上にＡｕが積層された構造を表す。
【００２５】
第２絶縁膜１２は、複数の第１配線１１ａ、１１ｂ、１１ｃを覆って第１絶縁膜９の上に設けられる。第２絶縁膜１２は、第１絶縁膜９と同様の材料が用いられる。第２絶縁膜１２は、例えばＳｉＮ層の単層膜であってもよく又はＳｉＮ層と樹脂層の積層構造を有していてもよい。第２絶縁膜１２には、第１配線１１ａと重なる部分に第２絶縁膜開口１３が設けられている。
【００２６】
第２配線１４は、第２絶縁膜１２の上に設けられ、第２絶縁膜開口１３を介して第１配線１１ａと接続される。第２配線１４は、第１配線１１ａを介してエミッタ層５に電気的に接続される。第２配線１４は、例えばＴｉ膜／Ａｕ膜である。Ｔｉ膜の膜厚は、約１０ｎｍ以上５０ｎｍ以下程度である。Ａｕ膜の膜厚は、約２μｍ以上４μｍ以下程度である。第２配線１４は、コレクタ層３、ベース層４及びエミッタ層５を含むバイポーラトランジスタＢＴの全体を覆うように形成されている。
【００２７】
上部金属層１４ｔは、第２配線１４の上に設けられている。上部金属層１４ｔは、第２配線１４の全体を覆うように、すなわち、コレクタ層３、ベース層４及びエミッタ層５を含むバイポーラトランジスタＢＴの全体を覆うように形成されている。上部金属層１４ｔは、Ｗ（タングステン）、Ｔｉ（チタン）、Ｍｏ（モリブデン）、Ｔａ（タンタル）、Ｎｉ（ニッケル）、Ｃｒ（クロム）の金属のいずれか１つ以上を含む。上部金属層１４ｔは、上記の金属のいずれか１つ以上を含む化合物、又は上記の金属のいずれか１つ以上を含む合金であってもよい。上部金属層１４ｔの厚さは、例えば５０ｎｍ以上２μｍ以下程度である。
【００２８】
上部金属層１４ｔの具体例として、Ｗ、Ｔｉ、Ｍｏ、Ｔａ、Ｎｉ、Ｃｒのいずれかを主成分とする単層膜、ＴｉＷなどの合金、ＴｉＳｉ、ＷＳｉ、ＴａＳｉなどの珪化物、ＴａＮ、ＷＮ、ＴｉＮなどの窒化物である。またこれらの金属の積層としてもよく、Ｎｉ／ＴｉＷ等の積層構造でもよい。
【００２９】
第１保護膜１５は、第２配線１４及び上部金属層１４ｔを覆って設けられる。言い換えると、上部金属層１４ｔは、半導体基板１と垂直な方向（第３方向Ｄｚ）で第２配線１４と第１保護膜１５との間に設けられる。第１保護膜１５は、例えばＳｉＮ又はＳｉＯＮ（酸窒化シリコン）の少なくとも１つ以上を含む無機絶縁膜である。
【００３０】
第１保護膜１５の、少なくともコレクタ層３と重なる領域に第１開口１６が設けられる。上部金属層１４ｔは、第１開口１６の内側で第１保護膜１５から露出する。言い換えると、第１保護膜１５の端部１５ｅは、第１開口１６を囲み、かつ、上部金属層１４ｔの上に設けられる。本実施形態では、上部金属層１４ｔは、第１保護膜１５と重なる領域及び第１開口１６の全体と重なる領域に亘って連続して設けられる。ただし、上部金属層１４ｔは、少なくとも、第１開口１６の開口端（第１保護膜１５の端部１５ｅ）を含む領域に設けられていればよい。
【００３１】
ピラーバンプ２０は、第１開口１６を埋め込むとともに、第１開口１６の開口端に沿って位置する第１保護膜１５に接するように形成されている。図２及び図３に示すように、ピラーバンプ２０は、下部バンプ金属層１７（ＵＢＭ、Under  Bump  Metal）、メタルポスト１８及びハンダ１９の積層構造を有する。下部バンプ金属層１７は、第１開口１６において上部金属層１４ｔと接し、上部金属層１４ｔを介して第２配線１４と接続される。また、下部バンプ金属層１７は、第１開口１６の外周において、第１保護膜１５の上面及び端部１５ｅに接する。
【００３２】
下部バンプ金属層１７は、例えばＴｉ又はＴｉＷであり、膜厚は、５０ｎｍ以上２００ｎｍ以下程度である。メタルポスト１８は、例えばＣｕであり、膜厚は、１０μｍ以上５０μｍ以下程度である。ハンダ１９は、例えばＳｎ又はＳｎとＡｇの合金であり、膜厚は、１０μｍ以上３０μｍ以下程度である。
【００３３】
図１に示すように、第１保護膜１５の第１開口１６の面積は、バイポーラトランジスタＢＴのコレクタ層３の面積よりも大きい。すなわち、第１保護膜１５の端部１５ｅで囲まれた領域に、コレクタ層３、ベース層４、エミッタ層５が位置する。第１開口１６の第１方向Ｄｘの幅Ｗａは、コレクタ層３の第１方向Ｄｘの幅Ｗｃよりも大きい。第１開口１６の第２方向Ｄｙの幅Ｗｂは、コレクタ層３の第２方向Ｄｙの幅Ｗｄよりも大きい。第１開口１６の第１方向Ｄｘの幅Ｗａは、第１方向Ｄｘで向かい合う第１保護膜１５の端部１５ｅの距離である。第１開口１６の第２方向Ｄｙの幅Ｗｂは、第２方向Ｄｙで向かい合う第１保護膜１５の端部１５ｅの距離である。
【００３４】
ピラーバンプ２０の平面視での面積は、第１開口１６の面積よりも大きい。より具体的には、下部バンプ金属層１７の平面視での面積は、第１開口１６の面積よりも大きい。すなわち、ピラーバンプ２０の端部、より具体的には、下部バンプ金属層１７の端部１７ｅは、第１保護膜１５の上に位置する。
【００３５】
すなわち、図２及び図３に示すように、半導体素子１００の断面構成では、第１開口１６と重なる領域において、第３方向Ｄｚで、第２配線１４、上部金属層１４ｔ、下部バンプ金属層１７の順に積層される。また、第１開口１６の外側の領域において、第３方向Ｄｚで、第２配線１４、上部金属層１４ｔ、第１保護膜１５、下部バンプ金属層１７の順に積層される。
【００３６】
半導体素子１００の実装時に、熱処理により温度が上昇した場合、余剰のハンダが溶ける場合がある。溶融したハンダはメタルポスト１８の側面を伝わって、メタルポスト１８と下部バンプ金属層１７の界面１７ｔ（図２、図３参照）に侵入する可能性がある。ここで、ピラーバンプ２０の下部バンプ金属層１７は、第１保護膜１５の上面、端部１５ｅ及び第２配線１４の上面に沿って設けられ、第１保護膜１５と第２配線１４とで形成される段差に起因して、第１開口１６の端部において、空隙１７ｓや薄層部（段切れ）が形成される場合がある。
【００３７】
本実施形態の半導体素子１００によれば、少なくとも第１開口１６の開口端（端部１５ｅ）と重なる領域で、第２配線１４と下部バンプ金属層１７との間に上部金属層１４ｔが設けられている。このため、界面１７ｔから下部バンプ金属層１７の空隙１７ｓ等にハンダが侵入した場合であっても、ハンダが第２配線１４に侵入することを抑制できる。この結果、ハンダが第２配線１４を拡散してエミッタ層５に到達することを抑制して、半導体素子１００は、バイポーラトランジスタＢＴの破損や信頼性の低下を抑制できる。
【００３８】
また、第２配線１４にハンダが到達することを抑制できるので、第２配線１４において、ハンダに含まれるＳｎ、Ａｇ等の金属材料のエレクトロマイグレーションが発生することを抑制することができる。特に、パワーの大きい領域で使用するパワートランジスタ等において、良好にエレクトロマイグレーションの発生を抑制できる。以上のように、半導体素子１００は、ハンダがバイポーラトランジスタＢＴに侵入することを抑制して、信頼性を向上することができる。
【００３９】
また、第１開口１６の外周において、下部バンプ金属層１７は第１保護膜１５の上に設けられ、例えばＴｉ又はＴｉＷで形成される下部バンプ金属層１７と、ＳｉＮ又はＳｉＯＮで形成される第１保護膜１５とは良好な密着性を有する。下部バンプ金属層１７と第１保護膜１５とが密着する領域Ａが形成されることにより、半導体素子１００は、バイポーラトランジスタＢＴへの水分の侵入を抑制できる。
【００４０】
（第２実施形態）
図４は、第２実施形態に係る半導体素子の平面図である。図５は、図４のＶ−Ｖ’断面図である。第２実施形態では、上記第１実施形態とは異なり、上部金属層１４ｔに第２開口２１が設けられる構成について説明する。
【００４１】
図４及び図５に示すように、上部金属層１４ｔには、第１保護膜１５の第１開口１６と重なる領域に第２開口２１が設けられている。図４に示すように、第２開口２１の平面視での面積は、コレクタ層３の面積よりも大きく、かつ、第１開口１６の面積よりも小さい。上部金属層１４ｔの端部１４ｔｅは、第２開口２１を囲み、平面視で、第１保護膜１５の端部１５ｅとコレクタ層３の端部３ｅとの間に位置する。
【００４２】
すなわち、第２開口２１の第１方向Ｄｘの幅Ｗｅは、コレクタ層３の第１方向Ｄｘの幅Ｗｃよりも大きく、かつ、第１開口１６の第１方向Ｄｘの幅Ｗａよりも小さい。また、第２開口２１の第２方向Ｄｙの幅Ｗｆは、コレクタ層３の第２方向Ｄｙの幅Ｗｄよりも大きく、かつ、第１開口１６の第２方向Ｄｙの幅Ｗｂよりも小さい。
【００４３】
図５に示すように、第２開口２１が設けられた領域で、第２配線１４は、上部金属層１４ｔから露出する。下部バンプ金属層１７は、第１開口１６及び第２開口２１を埋め込むとともに、第１保護膜１５の端部１５ｅ及び上部金属層１４ｔの端部１４ｔｅに接するように形成されている。下部バンプ金属層１７は、第１開口１６及び第２開口２１を介して直接第２配線１４と接続される。
【００４４】
上部金属層１４ｔの、第１保護膜１５で覆われていない部分の長さ、つまり、第１方向Ｄｘでの第１保護膜１５の端部１５ｅと上部金属層１４ｔの端部１４ｔｅとの間の距離は、第１保護膜１５の厚さ以上であることが好ましい。こうすれば、上部金属層１４ｔは、なくとも第１保護膜１５の端部１５ｅと重なる部分から、第１開口１６の内側に延出し、第１保護膜１５の段差に起因する下部バンプ金属層１７の空隙１７ｓ等の下に位置する。これにより、上部金属層１４ｔは、ハンダの侵入を効果的に抑制することができる。
【００４５】
また、上部金属層１４ｔは、コレクタ層３の端部３ｅと重ならない位置に設けられることが好ましい。これにより、第１開口１６の中央部で、下部バンプ金属層１７は、直接第２配線１４と接続されるので、第２配線１４と下部バンプ金属層１７との接触抵抗を低減することができる。言い換えると、上部金属層１４ｔに用いる材料の自由度を高めることができる。つまり、上部金属層１４ｔとして抵抗値が大きい材料や、半導体素子１００Ａの製造工程において表面が酸化しやすい材料を用いた場合であっても、第２配線１４と下部バンプ金属層１７との接触抵抗を低減することができる。
【００４６】
（変形例）
図６は、第２実施形態の変形例に係る半導体素子の断面図である。図６に示すように、変形例に係る半導体素子１００Ｂにおいて、上部金属層１４ｔは、第１金属層１４ｔａと第２金属層１４ｔｂとの積層構造を適用することができる。第１金属層１４ｔａは、第１保護膜１５と重なる領域及び第１開口１６に亘って連続して設けられる。第１金属層１４ｔａは、例えばＮｉ膜である。第２金属層１４ｔｂは、第１金属層１４ｔａの上に設けられる。第２金属層１４ｔｂは、ＴｉＷ膜又はＴｉ膜である。本変形例では、第２金属層１４ｔｂにのみ第２開口２１が設けられる。つまり、上部金属層１４ｔは、第１開口１６の外周では、Ｎｉ／ＴｉＷ又はＮｉ／Ｔｉの積層構造であり、第１開口１６の中央部では、Ｎｉ膜の単層膜構造としてもよい。
【００４７】
これによれば、半導体素子１００Ｂは、第１金属層１４ｔａにより、第１開口１６の中央部の、コレクタ層３の段差部と重なる領域での下部バンプ金属層１７の空隙１７ｓ等によるハンダの侵入を抑制することができる。また、領域Ａにおいて、第２金属層１４ｔｂのＴｉＷ膜又はＴｉ膜と第１保護膜１５とが接することになるので、Ｎｉ膜単層の場合に比べて、第２金属層１４ｔｂと第１保護膜１５との密着性を向上させることができる。この結果、半導体素子１００Ｂは、水分の侵入を抑制することができ、耐湿性が向上する。
【００４８】
（第３実施形態）
図７は、第３実施形態に係る半導体素子の断面図である。第３実施形態では、上記第２実施形態とは異なり、第１保護膜１５の上に第２保護膜２２が設けられる構成について説明する。
【００４９】
図７に示すように、第３実施形態の半導体素子１００Ｃにおいて、第２保護膜２２には、第１開口１６及び第２開口２１と重なる領域に第３開口２３が設けられている。下部バンプ金属層１７は、第１開口１６、第２開口２１及び第３開口２３を埋め込むとともに、それぞれの開口端に沿って設けられた上部金属層１４ｔの端部１４ｔｅ、第１保護膜１５の端部１５ｅ及び第２保護膜２２の端部２２ｅに接するように形成されている。下部バンプ金属層１７は、第１開口１６、第２開口２１及び第３開口２３を介して直接第２配線１４と接続される。
【００５０】
第３開口２３の平面視での面積は、第１開口１６及び第２開口２１の平面視での面積よりも大きい。言い換えると、第２保護膜２２の端部２２ｅは、第１保護膜１５の上に位置する。また、ピラーバンプ２０の平面視での面積は、第３開口２３の平面視での面積よりも大きい。ピラーバンプ２０の端部、より具体的には、下部バンプ金属層１７の端部１７ｅは、第２保護膜２２の上に位置する。
【００５１】
第２保護膜２２は、例えばポリイミドなどの樹脂材料で形成される。第２保護膜２２は、無機絶縁材料で形成された第１保護膜１５よりも水分を通しやすい。この場合であっても、第２保護膜２２の端部２２ｅの内側の領域において、下部バンプ金属層１７と第１保護膜１５とが密着する領域Ａが設けられている。領域Ａは、第１開口１６の外側に設けられる。これにより、半導体素子１００Ｃは、第２保護膜２２を設けた構成であっても、水分の侵入を抑制することができ、耐湿性が向上する。
【００５２】
また、第２保護膜２２の上に下部バンプ金属層１７の端部１７ｅが設けられているので、第２保護膜２２は、ピラーバンプ２０及びバイポーラトランジスタＢＴに発生する応力を緩和することができる。これにより、半導体素子１００Ｃは、機械的ストレスに対する耐性が向上する。
【００５３】
なお、第３実施形態の構成は、上述した第１実施形態及び変形例に示した半導体素子１００、１００Ｂにも適用することができる。
【００５４】
また、上述した各実施の形態では、一つのバイポーラトランジスタＢＴを備えた半導体素子を例に挙げて説明したが、半導体基板１に、複数のバイポーラトランジスタＢＴを形成した半導体素子でもよい。また、バンプとして、ピラーバンプ２０を例に挙げて説明したが、ピラーバンプ２０の他に、例えば、ハンダバンプやスタッドバンプでもよい。
【００５５】
また、上述した各実施形態に示した、各構成の材料、厚さ、寸法などはあくまで例示であり、適宜変更してもよい。例えば、上部金属層１４ｔは、半導体素子１００の実装工程の熱処理条件や使用環境等のハンダ侵入リスクに応じて、厚く形成してもよいし、複数の金属層を積層してもよい。サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５や各種配線の材料や厚さも適宜変更してもよい。また、エミッタ層５の平面形状が矩形の場合を例に挙げて説明したが、エミッタ層５の平面形状が、円形、楕円形、六角形、又は、八角形等であってもよい。
【００５６】
なお、上記した実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。
【符号の説明】
【００５７】
１  半導体基板
２  サブコレクタ層
２ｂ  アイソレーション領域
３  コレクタ層
３ｅ、１５ｅ、１７ｅ、２２ｅ  端部
４  ベース層
５  エミッタ層
６  エミッタ電極
７  ベース電極
８  コレクタ電極
９  第１絶縁膜
１０  第１絶縁膜開口
１１ａ、１１ｂ、１１ｃ  第１配線
１２  第２絶縁膜
１３  第２絶縁膜開口
１４  第２配線（エミッタ配線）
１４ｔ  上部金属層
１５  第１保護膜
１６  第１開口
１７  下部バンプ金属層
１７ｓ  空隙
１７ｔ  界面
１８  メタルポスト
１９  ハンダ
２０  ピラーバンプ
２１  第２開口
２２  第２保護膜
２３  第３開口
１００、１００Ａ、１００Ｂ、１００Ｃ  半導体素子
Ａ  領域
ＢＴ  バイポーラトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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