(57)【要約】【課題】  同一の基板にフォトダイオードとクエンチ素子とが混在する光電変換装置において、フォトダイオードを高集積できる。【解決手段】  半導体基板内に形成されたアバランシェ増倍型の第１ダイオードおよび第２ダイオードと、第１ダイオードに接続された第１クエンチ素子を構成する第１トランジスタと、第２ダイオードに接続された第２クエンチ素子を構成する第２トランジスタと、を備え、平面視において、第１トランジスタおよび第２トランジスタは、第１ダイオードと第２ダイオードとの間に配され、第１トランジスタおよび第２トランジスタは、半導体基板内に形成された共通の半導体ウェル領域に配される。【選択図】  図５
2020141012.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体基板と、
前記第１半導体基板内に形成されたアバランシェ増倍型の第１ダイオードおよび第２ダイオードと、
前記第１ダイオードに接続された第１クエンチ素子を構成する第１トランジスタと、
前記第２ダイオードに接続された第２クエンチ素子を構成する第２トランジスタと、を備え、
平面視において、前記第１トランジスタおよび前記第２トランジスタは、前記第１ダイオードと前記第２ダイオードとの間に配され、
前記第１トランジスタの一部および前記第２トランジスタの一部は、前記第１半導体基板内に形成された共通の第１半導体ウェル領域に配されることを特徴とする光電変換装置。
【請求項２】
平面視において、前記第１ダイオード、前記第２ダイオード、及び前記第１半導体ウェル領域は一直線上に配されていることを特徴とする請求項１に記載の光電変換装置。
【請求項３】
平面視において、前記第１ダイオードと前記第２ダイオードとは基準線に対して線対称に配され、
平面視において、前記第１ダイオードと前記第２ダイオードとは前記基準線に直交する線に対して線対称に配されることを特徴とする請求項１または２に記載の光電変換装置。
【請求項４】
前記基準線は前記第１ダイオードの中心と前記第２ダイオードの中心とを結ぶ線であることを特徴とする請求項３に記載の光電変換装置。
【請求項５】
前記基準線は、前記第１ダイオードと前記第２ダイオードとの最短距離を結ぶ線であることを特徴とする請求項３に記載の光電変換装置。
【請求項６】
前記第１半導体基板に形成されたアバランシェ増倍型の第３ダイオードおよび第４ダイオードと、
前記第３ダイオードに接続された第３クエンチ素子を構成する第３トランジスタと、
前記第４ダイオードに接続された第４クエンチ素子を構成する第４トランジスタと、を備え、
平面視において、前記第１ダイオードと前記第２ダイオードとは第１方向に並んでおり、
平面視において、前記第３ダイオードと前記第４ダイオードとは前記第１方向に直交する第２方向に並んでおり、
前記第３トランジスタの一部と前記第４トランジスタの一部とは、前記共通の第１半導体ウェル領域内に形成されていることを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
【請求項７】
平面視において、前記第１ダイオードを構成する第２導電型の第１半導体領域と前記第１半導体ウェル領域との間には第１分離領域が配されており、
平面視において、前記第１分離領域と前記第１半導体領域との境界線は、前記第１ダイオードと前記第２ダイオードとを結ぶ線に対して直交していることを特徴とする請求項１乃至６のいずれか１項に記載の光電変換装置。
【請求項８】
平面視において、前記第１ダイオードを構成する第２導電型の第１半導体領域と前記第１半導体ウェル領域との間には第１分離領域が配されており、
前記第１トランジスタと前記第２トランジスタとの間には少なくとも１つの第２分離領域が配されており、
前記第２分離領域の長さは、前記第１分離領域の長さよりも短いことを特徴とする請求項１乃至７のいずれか１項に記載の光電変換装置。
【請求項９】
前記第１半導体ウェル領域は信号電荷と同じ第１導電型の半導体領域であることを特徴とする請求項１乃至８のいずれか１項に記載の光電変換装置。
【請求項１０】
前記第１半導体基板内に設けられ、前記第１ダイオードからの出力をパルスに整形するパルス整形回路と、
前記第１半導体基板内に設けられ、第２導電型の第２半導体ウェル領域と、を含み、
前記パルス整形回路は、ソース及びドレインが前記第１導電型の第５トランジスタとソース及びドレインが前記第２導電型の第６トランジスタとを含み、
前記第６トランジスタのソース及びドレインは前記第１半導体ウェル領域に形成され、
前記第５トランジスタのソース及びドレインは前記第２半導体ウェル領域に形成されることを特徴とする請求項９に記載の光電変換装置。
【請求項１１】
平面視において、前記第１半導体ウェル領域は前記第２半導体ウェル領域を取り囲むように設けられていることを特徴とする請求項１０に記載の光電変換装置。
【請求項１２】
前記第１半導体基板内に形成されたカウンタ回路を備え、
前記カウンタ回路に含まれるトランジスタの少なくとも１つの一部は前記第１半導体ウェル領域内に形成されていることを特徴とする請求項１乃至１１のいずれか１項に記載の光電変換装置。
【請求項１３】
前記第１ダイオードからの出力をパルスに整形するパルス整形回路と、前記パルス整形回路からの出力に対応した信号を処理するカウンタ回路と、が設けられた第２半導体基板を備え、
前記第１半導体基板と前記第２半導体基板とは積層されていることを特徴とする請求項１乃至９のいずれか１項に記載の光電変換装置。
【請求項１４】
前記パルス整形回路は、第１導電型の第５トランジスタと第２導電型の第６トランジスタと、
前記第１半導体基板に設けられ、前記第２導電型の第２半導体ウェル領域と、を含み、
前記第６トランジスタの一部は前記第１半導体ウェル領域内に形成され、
前記第５トランジスタの一部は前記第２半導体ウェル領域内に形成されることを特徴とする請求項１３に記載の光電変換装置。
【請求項１５】
前記第１半導体ウェル領域に接続される第１ウェルコンタクト部を備え、
前記第１ウェルコンタクト部は、前記第１ダイオードを含む画素と、前記第２ダイオードを含む画素とで共有されることを特徴とする請求項１４に記載の光電変換装置。
【請求項１６】
請求項１乃至１５のいずれか１項に記載の光電変換装置と、
前記光電変換装置から出力される信号を処理する信号処理部と、を有することを特徴とする光電変換システム。
【請求項１７】
移動体であって、
請求項１乃至１５のいずれか１項に記載の光電変換装置と、
前記光電変換装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する制御手段と、を有することを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置、光電変換システム、及び移動体に関する。
【背景技術】
【０００２】
従来、ＳＰＡＤ（Ｓｉｎｇｌｅ  Ｐｈｏｔｏｎ  Ａｖａｌａｎｃｈｅ  Ｄｉｏｄｅ）を含む光電変換装置が知られている。ＳＰＡＤとは、Ａｖａｌａｎｃｈｅ  ＰｈｏｔｏＤｉｏｄｅ（以下ダイオードと称する）に単一光子が入射することにより生起するアバランシェ電流を検知することで入射光子数をカウントする素子である。ダイオードにはブレイクダウン電圧以上の大きさの逆バイアス電圧が印加されており、アバランシェ増倍により電流を増倍している。ＳＰＡＤを含む光検出装置は、アバランシェ増倍により増幅された電流（以下「アバランシェ電流」という）が閾値を超えた回数をカウントしている。
【０００３】
特許文献１にはＳＰＡＤを含む光電変換装置が開示されており、Ｆｉｇ．２ＡにＡＰＤとクエンチ素子とが同一の半導体基板に混在する構成が開示されている。クエンチ素子は、アバランシェ増倍を停止させた後にＡＰＤの動作領域をアバランシェ増倍する電位に戻している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許公開第２０１５／０１１５１３１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１は同一基板にダイオードとクエンチ素子とが混在する場合のクエンチ素子とダイオードとの配置については検討されていない。
【０００６】
そこで、本発明は、クエンチ素子がトランジスタを含んで構成され、同一基板にダイオードとクエンチ素子とが混在する光電変換装置において、ダイオードを高集積化することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る光電変換装置の一側面は、第１半導体基板と、前記第１半導体基板内に形成されたアバランシェ増倍型の第１ダイオードおよび第２ダイオードと、前記第１ダイオードに接続された第１クエンチ素子を構成する第１トランジスタと、前記第２ダイオードに接続された第２クエンチ素子を構成する第２トランジスタと、を備え、平面視において、前記第１トランジスタおよび前記第２トランジスタは、前記第１ダイオードと前記第２ダイオードとの間に配され、前記第１トランジスタの一部および前記第２トランジスタの一部は、前記第１半導体基板内に形成された共通の第１半導体ウェル領域に配される。
【発明の効果】
【０００８】
本発明によれば、同一の半導体基板にダイオードとクエンチ素子とが混在する光電変換装置において、ダイオードを高集積化できる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る光電変換装置の構成図である。
【図２】第１実施形態に係る光電変換装置の第１部品の平面図である。
【図３】第１実施形態に係る光電変換装置の第２部品の平面図である。
【図４】第１実施形態に係る光電変換装置の等価回路図である。
【図５】第１実施形態に係る光電変換装置の平面構造図である。
【図６】第１実施形態に係る光電変換装置の断面構造図である。
【図７】第２実施形態に係る光電変換装置の等価回路図である。
【図８】第２実施形態に係る光電変換装置の平面構造図である。
【図９】第２実施形態に係る光電変換装置の断面構造図である。
【図１０】第２実施形態に係る光電変換装置の変形例に関する平面構造図である。
【図１１】第３実施形態に係る光電変換装置の構成図である。
【図１２】第３実施形態に係る光電変換装置の等価回路図である。
【図１３】第３実施形態に係る光電変換装置の平面構造図である。
【図１４】第４実施形態に係る光電変換システムのブロック図である。
【図１５】第５実施形態に係る移動体の構成図である。
【発明を実施するための形態】
【００１０】
以下に示す形態は、本発明の技術思想を具体化するためのものであって、本発明を限定するものではない。なお、各図面が示す部材の大きさや位置関係は、説明を明確にするために誇張していることがある。以下の説明において、同一の構成については同一の番号を付して説明を省略する場合がある。
【００１１】
以下の説明において信号キャリアは電子とする。第１極性のキャリアを多数キャリアとする第１導電型の半導体領域はＮ型半導体領域であり、第２極性のキャリアを多数キャリアとする第２導電型の半導体領域はＰ型半導体領域である。第１導電型のＭＯＳトランジスタとはソース及びドレインがＮ型のＭＯＳトランジスタである。なお、信号キャリアがホールである場合は、第１導電型の半導体領域はＰ型半導体領域となり、第２導電型の半導体領域は、Ｎ型の半導体領域となる。この場合でも本発明は成り立つ。
【００１２】
以下の各実施形態における半導体基板は、ウエハから複数のチップに小片化されたものはもちろんのこと、ウエハの状態のものも含む。各図では、半導体基板は、ウエハの状態から小片化されたチップの状態を示している。
【００１３】
以下の各実施形態では、便宜的に、半導体基板において、配線層が形成される側の面を表面と称し、配線層が形成される側とは反対側の面を裏面と称する場合がある。
【００１４】
（第１実施形態）
図１に、本実施形態の光電変換装置の概略図を示す。光電変換装置は、２次元状に配列された単位画素１１を有する。光電変換装置は、単位画素１１の光電変換領域が形成される第１半導体基板１０１と、単位画素１１の読み出し回路が形成される第２半導体基板２０１と、が積層された構造としている。また、第１半導体基板１０１と第２半導体基板２０１との間には第１配線部１０７が配され、第１配線部１０７と第２半導体基板２０１との間には第２配線部２０７が配されている。以下では、第１半導体基板１０１と第１配線部１０７とにより構成される部材を第１部品１０４と呼び、第２半導体基板２０１と第２配線部２０７とにより構成される部材を第２部品２０４と呼ぶ。
【００１５】
本実施形態に係る光電変換装置は、第１半導体基板１０１の第１配線部１０７が設けられている側とは反対の側の面から光が入射する、いわゆる裏面入射型の光電変換装置である。しかし、本発明はそのような構造に限定されるわけではない。例えば、配線部が設けられている側から光が入射する、いわゆる表面入射型の光電変換装置であってもよい。また、第１半導体基板１０１が、単位画素１１の光電変換領域と読み出し回路の全てとを含んでおり、第２半導体基板に積層されていない光電変換装置も本発明に含まれる。
【００１６】
図２は、第１部品１０４の構成図である。第１半導体基板にはセンサ部１０が設けられている。センサ部１０には、複数の単位画素１１の第１部分が２次元状に形成されている。詳細は後述するが、単位画素１１は、アバランシェ増倍型のダイオードと画素回路とにより構成され、光の入射に応じて信号を出力する。画素回路とは、クエンチ素子、インバータ回路等である。図２では、６行６列の単位画素１１の第１部分Ｐ００〜Ｐ５５が配列されたセンサ部１０を示している。
【００１７】
本実施形態では、各単位画素１１の第１部分に含まれるクエンチ素子には、電源線２０００により、電圧ＶＤＤ１が印加されている。
【００１８】
図３は、第２部品２０４の構成図である。第２半導体基板には回路部２０が設けられている。回路部２０には、複数の単位画素１１の第２部分が２次元状に形成されている。電圧ＶＤＤ１および電圧ＶＤＤ２が各単位画素１１の第２部分に供給される。図３では、６行６列の単位画素１１の第２部分Ｃ００〜Ｃ５５が配列された回路部２０を示している。
【００１９】
単位画素１１の第２部分Ｃ００〜Ｃ５５は、少なくともダイオードから出力された信号を処理する回路を有している。本実施形態では、各第２部分Ｃ００〜Ｃ５５は、インバータ回路により構成される。
【００２０】
回路部２０は、さらに、単位画素１１を駆動する垂直選択回路２１、単位画素１１から出力された信号を処理する信号処理回路２２、信号処理回路２２から信号を読み出すための水平選択回路２３、各回路の動作を制御する制御回路２４を備える。図３では、垂直選択回路２１からの信号を供給する信号線をＰＶＳＥＬで示し、各単位画素１１からの信号を出力する出力信号線をＰＯＵＴで示し、水平選択回路２３からの信号を与える信号線をＰＨＳＥＬで示している。また、信号処理回路２２からの信号出力線をＳＯＵＴで示している。前述のとおり、回路部２０に配された単位画素１１の第２部分Ｃ００〜Ｃ５５には、電源線２０００により電圧ＶＤＤ１が印加され、電源線２０１０により電圧ＶＤＤ２が印加されている。
【００２１】
複数の単位画素１１の成す各列のそれぞれに対応して、複数の信号処理回路２２のそれぞれが設けられる。信号処理回路２２は、単位画素１１から出力された信号を保持する機能を持つ。１つの単位画素１１には、複数の出力信号線（図３ではｎ本の出力信号線）が接続される。従って、各列に対応する信号処理回路２２は、１つの単位画素１１から出力される複数の信号を保持し得る。
【００２２】
（等価回路図）
図４は、単位画素１１の構成例を示した等価回路図である。図４において単位画素１１は、アバランシェ増倍型のダイオード１２、クエンチ素子１８、インバータ回路１６、１７、カウンタ回路１５を含む。
【００２３】
ダイオード１２には、ブレイクダウン電圧以上の大きさの逆バイアス電圧が印加されており、ガイガーモードで動作するように設定されている。具体的には、ダイオード１２のアノード側に電源線２０２０から電圧ＶＢＩＡＳ（第１電源電圧）、カソード側に電源線２０００から電圧ＶＤＤ１（第２電源電圧）が印加され、この電圧ＶＢＩＡＳと電圧ＶＤＤ１の電圧差がブレイクダウン電圧以上となっている。例えば、第１電源電圧は−２０Ｖ、第２電源電圧は３．３Ｖである。アバランシェ電流が生じていない状態では、カソード側にはＰＭＯＳトランジスタ１３ａを通してＶＤＤ１が供給される。本明細書において「電源電圧」とは、各電源線２０００、２０２０に供給される電圧を指す。ダイオード１２やインバータ回路１６等には基本的に電源電圧の電圧が供給される。
【００２４】
ＰＭＯＳトランジスタ１３ａはクエンチ素子１８であり、電圧ＶＱＮＣにより所定のクエンチング抵抗を形成している。ダイオード１２へ光子が入射すると、アバランシェ現象により複数の電子（及び正孔）が発生し光電流が増倍される。アバランシェ現象により増倍した電流が、ダイオード１２のカソードとクエンチ素子１８とインバータ回路１６との接続ノードに流れる。この電流による電圧降下により、カソードの電位が下がり、ダイオード１２はアバランシェ現象が起こらなくなる。つまり、ダイオード１２の動作領域は、ガイガーモードから外れる。その後、電圧ＶＤＤ１がクエンチ素子１８を介してダイオード１２のカソードに供給されるため、ダイオード１２のカソードに供給される電圧が電圧ＶＤＤ１に戻る。つまり、ダイオード１２の動作領域は、再びガイガーモードとなる。
【００２５】
ダイオード１２からの出力ＰＤＯＵＴは、第１接続部３４と第２接続部３５を介して、第２部品２０４に伝達され、インバータ回路１６に入力される。
【００２６】
ＰＭＯＳトランジスタ１３ｂとＮＭＯＳトランジスタ１４ａは、インバータ回路１６を形成する。ダイオード１２のカソードはインバータ回路１６に接続されているため、ダイオード１２のカソードの電位がインバータ回路１６の閾値よりも高いときはインバータ回路１６の出力はローレベルとなる。一方、ダイオード１２のカソードの電位がインバータ回路１６の閾値よりも低いときはインバータ回路１６の出力はハイレベルになる。つまり、インバータ回路１６の出力は二値化される。結果として、インバータ回路１６により、単位画素１１は、光子入射の有無を矩形パルス信号に整形することができる。以下では、インバータ回路１６を「パルス整形回路」ともいう。
【００２７】
本実施形態では、インバータ回路１６から出力される信号は、インバータ回路１７に入力される。ＰＭＯＳトランジスタ１３ｃとＮＭＯＳトランジスタ１４ｂは、インバータ回路１７を形成する。詳細は後述するが、インバータ回路１７は、インバータ回路１６から出力されるパルス信号の振幅を後述するカウンタ回路１５のパルス信号の振幅に近づけている。インバータ回路１６の出力の反転信号は、カウンタ回路１５に入力される。
【００２８】
カウンタ回路１５は、インバータ回路１７から出力されたパルス数をカウントし、累算したカウント結果をＮＭＯＳトランジスタ１４ｃとＮＭＯＳトランジスタ１４ｄのスイッチを介して、出力信号線ＰＯＵＴに出力する。つまり、カウンタ回路１５は、インバータ回路１７からのパルス信号を受けると、カウント値を変化させる。上述の通り、インバータ回路１６は、アバランシェ現象により生じるアバランシェ電流の有無に基づいてパルスを発生させ、インバータ回路１７はインバータ回路１６のパルスに基づいて矩形パルスを出力している。つまり、インバータ回路１７は、アバランシェ電流の有無に基づいてパルスを発生させている。そして、インバータ回路１７から出力された矩形パルスがカウンタ回路に入力される。したがって、カウンタ回路１５は、光子入射の有無により生じるアバランシェ電流の生起回数をカウントしている。
【００２９】
ＮＭＯＳトランジスタ１４ｃとＮＭＯＳトランジスタ１４ｄのＯＮ／ＯＦＦは信号線ＰＶＳＥＬに印加される電圧を制御することにより制御される。図４では、一例としてカウンタ回路のビット数が２ビットである場合を示している。
【００３０】
クエンチ素子１８に印加される電圧ＶＤＤ１（第２電源電圧）は、ダイオード１２のガイガーモード動作の観点から、高電圧が必要となる。例えば、上記のとおり、電源線２０２０に供給される電圧ＶＢＩＡＳ（第１電源電圧）を−２０Ｖとした場合、電圧ＶＤＤ１（第２電源電圧）は３．３Ｖとする必要がある。また、インバータ回路１６に供給される電圧も、クエンチ素子１８からのアナログ信号の振幅に合わせる必要がある。クエンチ素子１８のＰＭＯＳトランジスタ１３ａは、電圧ＶＱＮＣによりＯＮ状態にある。そのため、光子の入射がない場合、ダイオード１２のカソード端子の電位はＶＤＤ１となる。光子の入射によるダイオード１２のアバランシェ現象により、ＰＭＯＳトランジスタ１３ａには大電流が流れる。このとき、ダイオード１２のカソード端子の電位は、電圧降下が起こるが、その振幅はダイオード１２やＰＭＯＳトランジスタ１３ａの特性に依存し、バラつきも大きい。そのため、インバータ回路１６のゲート破壊が生じる可能性がある。そのため、インバータ回路１６により、光子入射の有無を確実にパルス信号に整形するためには、インバータ回路１６に供給される電圧を高電圧にする必要がある。本実施形態では、インバータ回路１６に供給される電圧は、電源線２０００から供給されるように構成され、インバータ回路１６には、電圧ＶＤＤ１が印加されている。例えば、電圧ＶＤＤ１は３．３Ｖであり、電源線２０３０の電圧ＶＳＳは０Ｖである。
【００３１】
他方、カウンタ回路１５を構成するトランジスタは、回路を構成する素子数や動作速度を考慮すると、クエンチ素子１８やインバータ回路１６を構成するトランジスタよりも微細化されたトランジスタ、すなわち、低電圧で駆動するトランジスタが用いられる。具体的には、カウンタ回路１５には、電源線２０３０から電圧ＶＳＳ（第３電源電圧）が供給され、かつ、電源線２０１０から電圧ＶＤＤ２（第４電源電圧）が供給されている。このため、カウンタ回路１５におけるパルス信号の振幅は、第３電源電圧と第４電源電圧の差となる。例えば、電圧ＶＳＳが０Ｖ、電圧ＶＤＤ２が１．８Ｖの場合、パルス信号の振幅は１．８Ｖである。
【００３２】
ところで、インバータ回路１６には、電源線２０３０から電圧ＶＳＳ（第５電源電圧）が供給され、かつ、電源線２０００から電圧ＶＤＤ１（第６電源電圧）が供給されている。このため、インバータ回路１６から出力されるパルス信号の振幅は、第５電源電圧と第６電源電圧の差となる。例えば、電圧ＶＳＳが０Ｖ、電圧ＶＤＤ１が３．３Ｖの場合、インバータ回路１６から出力されるパルス信号の振幅は３．３Ｖである。
【００３３】
カウンタ回路１５におけるパルス信号の振幅（例：１．８Ｖ）と、インバータ回路１６から出力されるパルス信号の振幅（例：３．３Ｖ）が異なる値となっている。微細化及び高速化のため、低電圧で動作するトランジスタでカウンタ回路を構成する場合、耐圧や信頼性の観点からは、これらのパルス信号の振幅をできるだけ合わせる方が好ましい。そこで、本実施形態では、インバータ回路１７を設けることにより、インバータ回路１６から出力された第１振幅を有するパルス信号を、第１振幅よりも小さい第２振幅を有するパルス信号に変換している。このような機能を奏するため、インバータ回路１７は「パルス変換回路」ともいう。
【００３４】
例えば、インバータ回路１７に供給されている電源線２０３０の電圧ＶＳＳ（第７電源電圧）を０Ｖ、電源線２０１０の電圧ＶＤＤ２（第８電源電圧）を１．８Ｖとする。この場合、インバータ回路１７の入力前後で、パルス信号の振幅は、３．３Ｖから１．８Ｖに変換する。上記のとおり、カウンタ回路１５におけるパルス信号の振幅は、例えば１．８Ｖであるため、インバータ回路１７を設けることにより、カウンタ回路１５に入力されるパルス信号の振幅が適切な値に設定されることになる。
【００３５】
（平面図および断面図）
次に、本実施形態の光電変換装置の平面構造および断面構造について図５Ａ、図５Ｂを参照しながら説明する。図５Ａ及び図５Ｂでは、第１半導体基板１０１の平面構造を表示し、第２半導体基板２０１の平面構造は省略している。
【００３６】
図５Ａは、本実施形態に係る光電変換装置の第１半導体基板１０１の一部の平面レイアウト図を示す。図５Ａでは、１行２列における各単位画素１１ａ、１１ｂの第１部分の平面構造を模式的に示している。その他の画素も同様の平面構造を有している。
【００３７】
図５Ｂは、図５Ａに示された第１半導体基板１０１に、第１配線部１０７に含まれる配線層を示した平面レイアウト図である。
【００３８】
図６Ａは、図５Ｂに示す光電変換装置におけるＸ１−Ｘ２の一点破線の断面構造を模式的に示している。図６Ｂは、図５ＢにおけるＹ１−Ｙ２の一点破線の断面構造を模式的に示している。図６Ａおよび図６Ｂでは、第２半導体基板２０１も示している。
【００３９】
以下、図５Ａ、図５Ｂ、図６Ａ、図６Ｂを用いて説明する。
【００４０】
図５Ａには、単位画素１１ａに含まれるダイオード１２（以下、第１ダイオード）と単位画素１１ｂに含まれるダイオード１２（以下、第２ダイオード）とは基準線ＬＡに対して線対称となるように配置されている。基準線ＬＡは、例えば、第１ダイオードの中心と第２ダイオードの中心を結ぶ線の中点を通り、且つ、第１ダイオードの中心と第２ダイオードの中心を結ぶ線に対する垂線である。また、基準線ＬＡは、例えば第１ダイオードと第２ダイオードとの最短距離を結ぶ線である。
【００４１】
単位画素１１ａに含まれるクエンチ素子１８を構成するトランジスタ１３ａ（第１トランジスタ）および単位画素１１ｂに含まれるクエンチ素子１８を構成するトランジスタ１３ａ（第２トランジスタ）は第１ダイオードと第２ダイオードとの間に配されている。そして、第１トランジスタと第２トランジスタとは基準線ＬＡに直交する線ＬＢに対して線対称に配されている。基準線ＬＡに直交する線ＬＢは、例えばダイオード１２とダイオード１２とを結ぶ線である。
【００４２】
第１トランジスタと第２トランジスタとは、第１トランジスタのチャネル長および第２トランジスタのチャネル長が、第１ダイオードと第２ダイオードとが並ぶ方向に対して線対称となるように配されている。つまり、第１トランジスタと第２トランジスタとは、基準線ＬＡに対して線対称となるように配されている。
【００４３】
図５Ｂに示すように、本実施形態では、ダイオードのカソードに電位ＶＢＩＡＳを供給する電源線２０２０を単位画素１１ごとに配し、ダイオードのアノードに電圧ＶＤＤ１を供給する電源線２０００を２つの単位画素１１で共有している。具体的には、平面視で２つのダイオード間に電源線２０００が配され、基準線ＬＡに対して線対象となる位置に電源線２０２０が配されている。これにより、単位画素１１ごとに電源線２０２０と電源線２０００を有する場合に比べて、配線数を減らすことができる。なお、２つの単位画素１１で電源線２０２０を共有し、単位画素１１ごとに電源線２０００を有していてもよい。
【００４４】
図６Ａおよび図６Ｂには、第１部品１０４と、第２部品２０４と、第１部品１０４と第２部品２０４との接合面１００とが示されている。上述の通り、第１部品１０４は第１半導体基板１０１と第１配線部１０７とにより構成される。
【００４５】
第１半導体基板１０１において、第１配線部１０７が形成される面を主面１０５とし、その反対の面を裏面１０６とする。
【００４６】
第１半導体基板１０１内には、半導体ウェル領域（以下、ウェル）１１０が配されている。ウェル１１０は、例えばＮ型半導体領域である。ウェル１１０内には、ダイオード１２、半導体ウェル領域１１４が配されている。ウェル領域１１４は例えばＰ型半導体領域である。
【００４７】
ダイオード１２は、Ｎ型半導体領域１１１とＰ型半導体領域１１２とを含む。Ｎ型半導体領域１１１は前述のダイオード１２のカソードに相当し、Ｐ型半導体領域１１２は前述のダイオードのアノードに相当する。
【００４８】
ウェル領域１１４は、第１トランジスタの一部および第２トランジスタの一部を構成する。言い換えると、第１トランジスタのチャネルおよび第２トランジスタのチャネルは同じ導電型のウェル領域により構成されている。そして、第１トランジスタのチャネルを構成するウェル領域と第２トランジスタのチャネルを構成するウェル領域とは単一のウェル領域１１４により構成されている。ウェル領域１１４内には、第１トランジスタおよび第２トランジスタのソース領域およびドレイン領域が形成されている。
【００４９】
前述のとおり、ダイオード１２にはＰ型半導体領域１１２には約−２０Ｖの電位が印加される一方、ＰＭＯＳトランジスタ１３ａには、０Ｖ〜３．３Ｖの電位が印加される。ダイオード１２およびＰＭＯＳトランジスタ１３ａに印加される電位の差が大きいため、Ｐ型半導体領域１１２とＰＭＯＳトランジスタ１３ａとの距離が近いとＰＭＯＳトランジスタ１３ａが故障する可能性がある。したがって、Ｐ型半導体領域１１２とＰＭＯＳトランジスタ１３ａとの距離をある程度確保する必要がある。平面視において、一直線上に単位画素１１ａのダイオード１２、ＰＭＯＳトランジスタ１４、単位画素１１ｂのダイオード１２、及びＰＭＯＳトランジスタ１４が順に配される場合は、各単位画素１１ａの大きさが大きくなる。したがって、ダイオード１２を集積化しにくい。本実施形態によれば、ダイオード１２とダイオード１２との間に各ダイオード１２に接続されたクエンチ素子１８を構成するＰＭＯＳトランジスタが配されている。そして、各クエンチ素子１８のＰＭＯＳトランジスタ１３ａは共通のウェル領域１１４に配されている。したがって、ダイオード１２を集積化することができる。
【００５０】
また、図５Ａに示すように、各ダイオード１２に接続されたクエンチ素子１８（ＰＭＯＳトランジスタ１３ａ）は、各クエンチ素子１８のチャネル長が基準線ＬＡに平行になるように配されている。したがって、ダイオード１２をより集積化できる。
【００５１】
平面視において、単位画素１１ａのダイオード１２と単位画素１１ｂのダイオード１２とウェル領域１１４とは一直線上に配されている。
【００５２】
ダイオード１２とウェル領域１１４との間には、素子分離領域１１３が形成されている。素子分離領域１１３によって、活性領域と非活性領域（フィールド領域）が区分されている。素子分離領域１１３は、例えば、Ｎ型半導体領域や絶縁体により構成される。
【００５３】
第１半導体基板１０１の主面１０５において、ダイオード１２とクエンチ素子１８との間に配された素子分離領域１１３（第１分離領域）の長さＬ２は、クエンチ素子１８とクエンチ素子１８との間に配された１つの素子分離領域（第２分離領域）の長さＬ３よりも長い。クエンチ素子間の素子分離領域の長さＬ３は、ダイオード１２とクエンチ素子との間の長さＬ２よりも小さくできるため、ダイオード１２を集積化しやすくなる。
【００５４】
第１半導体基板１０１の主面１０５には、ＰＭＯＳトランジスタ１３ａの一部を構成するゲート電極１１６が配されている。また、ゲート電極１１６の第１半導体基板１０１が配された面とは反対の面と、第１半導体基板１０１の主面１０５とには、第１配線部１０７が配されている。第１配線部１０７は、第１配線層１２１、第２配線層１２２、および第３配線層１２３を含む。ここで、第１配線層１２１の配線と第２配線層１２２の配線との接続や、ゲート電極と第１配線層１２１との配線との接続は、例えばタングステンからなるプラグによって接続されている。
【００５５】
ダイオード１２を構成するＮ型半導体領域１１１は、プラグ３０１を介して配線と接続される。プラグ３０１は、Ｎ型半導体領域１１１と配線と接触している。ダイオード１２を構成するＰ型半導体領域１１２は、プラグ３０２を介して配線と接続される。ダイオード１２に光が入射すると、アバランシェ増倍により生じた複数の電子が、Ｎ型半導体領域１１１を介してプラグ３０１に読み出される。そしてプラグ３０１を介して画素回路へと読み出される。
【００５６】
第１半導体基板１０１は、第１半導体基板１０１の裏面１０６に、カラーフィルタ層１３０、マイクロレンズ１３１が配される。カラーフィルタ層１３０は、平坦化層を含んでいてもよい。
【００５７】
第２半導体基板２０１において、トランジスタが形成される面を主面２０５とし、その反対の面を裏面２０６とする。第２半導体基板２０１の主面２０５には、第２配線部２０７が配されている。第２配線部２０７は、第１配線層２２１と、第２配線層２２２とを含む。第２半導体基板２０１のウェル２２０内には、トランジスタを構成するＮ型のウェル領域２１４、Ｐ型ウェル領域２１７、ソース及びドレイン領域２１５、ゲート電極２１６、及び素子分離領域２１３が設けられている。第１配線層２２１の配線と第２配線層２２２の配線との接続や、ゲート電極と第１の配線層の配線との接続などは、例えばタングステンからなるプラグによって接続されている。
【００５８】
ここで、本実施形態の光電変換装置においては、第１部品１０４と第２部品２０４のそれぞれの基板の主面１０５および主面２０５とが対向して積層されている。第１部品１０４の第１配線部１０７の第３配線層１２３の配線と第２部品２０４の第２配線部２０７の配線とは、接合面１００で接触することにより電気的な接続を確保している。第３配線層１２３の配線と第２配線層２２２の配線により構成される接続部４００は、各々の単位画素１１において等間隔に配置される。これにより、第１部品１０４と第２部品２０４を積層した場合の電気的な接続の確保を容易にすることができる。なお、図６Ａおよび図６Ｂにおいては、第１部品１０４と第２部品２０４のプラグは、ダイオード１２のＮ型半導体領域１１１と、第２半導体基板のトランジスタおよびゲート電極２１６との接続のみを示している。そして、本実施形態の光電変換装置においては、第１半導体基板１０１の裏面１０６側から光が入射する裏面入射型の光電変換装置である。
【００５９】
また、本実施形態では、各ダイオードに対して、クエンチ素子１８、インバータ回路１６が対応して設けられている。マイクロレンズ１３１はダイオード１２に対応して設けられており、また、マイクロレンズ１３１はクエンチ素子１８を構成するトランジスタ１３ａとも対応して設けられる。この場合、平面視において、マイクロレンズ１３１は、トランジスタ１３ａと重なるように設けられることとなる。なお、図５Ａ、図５Ｂ、図６Ａ、図６Ｂに示した各部材は模式的なものであり、ダイオード１２を構成するＮ型半導体領域１１１とＰ型半導体領域１１２は、より広い面積となるように構成してもよい。ダイオード１２はマイクロレンズ１３１を通過した光が入射するように配置される。
【００６０】
（本実施形態の特徴と効果）
本実施例の光電変換装置は、ウェル領域１１４が、単位画素１１ａのダイオード１２と、単位画素１１ｂのダイオード１２との間に配される。そして、ウェル領域１１４に、各単位画素１１ａ、１１ｂのクエンチ素子１８を構成するトランジスタ１３ａを配置している。これにより、クエンチ素子１８が配されるウェル領域１１４を単位画素１１ａ、１１ｂで共有しない場合に比して、ダイオード１２とトランジスタ１３ａとの間の素子分離領域１１３の長さを短くすることができる。つまり、ダイオード１２を集積して配置することが可能である。
【００６１】
（第２実施形態）
図７〜図９を参照しながら第２実施形態を説明する。本実施形態は、第１半導体基板１０１と第２半導体基板２０１が積層されており、クエンチ素子１８が第１半導体基板１０１に設けられている点で、第１実施形態と共通する。しかし、本実施形態では、第１半導体基板１０１にパルス整形回路が設けられている点で、第１実施形態と異なる。また、４つの単位画素１１ａ〜１１ｄのそれぞれが有するクエンチ素子１８が共通のウェル領域に配されている点で第１実施形態と異なる。
【００６２】
（等価回路図）
図７は、単位画素１１の構成例を示した等価回路図である。
【００６３】
インバータ回路１６からの出力ＰＤＯＵＴは、第１接続部３４と第２接続部３５を介して、第２部品２０４に伝達され、インバータ回路１７に入力される。
【００６４】
（平面図および断面図）
次に、本実施形態の光電変換装置の平面構造および断面構造について説明する。
【００６５】
図８Ａは、本実施形態に係る光電変換装置の２行２列の行列上に配された単位画素１１ａ、１１ｂ、１１ｃ、１１ｄの第１部分の平面構造を模式的に示している。その他の画素も同様の平面構造を有している。図８Ａでは、第１半導体基板１０１およびゲート電極の平面構造を表示し、第２半導体基板２０１の平面構造は省略している。図８Ｂは、図８Ａに示された第１半導体基板１０１に、第１配線部１０７に含まれる配線層を示した平面レイアウト図である。
【００６６】
図９Ａは、図８ＢにおけるＸ１−Ｘ２の一点破線の断面構造を模式的に示している。図９Ｂは、図８ＢにおけるＹ１−Ｙ２の一点破線に断面構造を模式的に示している。図９Ｃは、図８ＢにおけるＺ１−Ｚ２の一点破線の断面構造を模式的に示している。ここでは、第２半導体基板２０１も示している。
【００６７】
以下、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図９Ｃを用いて説明する。
【００６８】
ウェル１１０の中には、ウェル領域１１４と、ウェル領域１１４の導電型とは異なる導電型のウェル領域１１７とが配されている。例えば、Ｎ型のウェル１１０内には、Ｎ型のウェル領域１１４とＰ型のウェル領域１１７とが配されている。ウェル領域１１４は、ウェル領域１１７の外周に接するように配置される。また、半導体領域１１２は、ウェル領域１１４の外周を取り囲むように配置される。このような配置にすることで、ダイオード１２を構成するＰ型半導体領域１１２とウェル領域１１７の間のリーク電流を抑制することができる。
【００６９】
ウェル領域１１４内には、前述のとおり、クエンチ素子１８を構成するトランジスタ１３ａの一部が配されている。また、ウェル領域１１４内には、インバータ回路１６の一部を構成する第２導電型のトランジスタ１３ｂが配されている。トランジスタ１３ｂは、前述の電圧ＶＤＤ１を用いるトランジスタであり、例えばＰＭＯＳトランジスタである。ウェル領域１１４内には、単位画素１１ａ、１１ｂ、１１ｃ、１１ｄの各トランジスタ１３ｂの一部が配されている。本実施形態では、４つのトランジスタ１３ｂの一部が共通のウェル領域１１４内に配されている。
【００７０】
ウェル領域１１４には、ウェルコンタクト部３０３が設けられる。ウェル領域１１４は、各配線層の配線を介して、電源線２０００が電気的に接続される。そして、ウェル領域１１４には、電圧ＶＤＤ１が供給される。
【００７１】
ウェル領域１１７内には、インバータ回路１６の一部を構成する第１導電型のトランジスタ１４ａのソース、ドレイン領域１１８ａが配されている。単位画素１１ａ〜１１ｄの各トランジスタ１３ｂのチャネルは、同じ導電型のウェル領域１１７により構成される。トランジスタ１４ａは、ゲート１１９ａを含む。トランジスタ１４ａは、電圧ＶＳＳが供給されるトランジスタである。ウェル領域１１７内には、単位画素１１ａ、１１ｂ、１１ｃ、１１ｄの各トランジスタ１４ａのトランジスタが配されている。本実施形態では、４つのトランジスタ１４ａの一部が共通のウェル領域１１７内に配されている。
【００７２】
ウェル領域１１７には、ウェルコンタクト部３０４が設けられる。ウェル領域１１７には、各配線層の配線を介して、電源線２０３０が電気的に接続される。そして、ウェル領域１１７には、電圧ＶＳＳが供給される。ウェルコンタクト部３０４は、単位画素１１ａ、１１ｂ、１１ｃ、１１ｄで共有されている。
【００７３】
また、本実施形態では、各ダイオードに対して、クエンチ素子１８、インバータ回路１６が対応して設けられている。このため、図９Ａ、図９Ｂ、図９Ｃに示すように、マイクロレンズ１３１はダイオード１２に対応して設けられており、また、マイクロレンズ１３１はクエンチ素子１８、インバータ回路１６を構成するトランジスタとも対応して設けられる。この場合、平面視において、マイクロレンズ１３１は、クエンチ素子１８、インバータ回路１６を構成するトランジスタと重複するように設けられることとなる。なお、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図９Ｃに示した各部材は模式的なものであり、ダイオード１２を構成するＮ型半導体領域１１１とＰ型半導体領域１１２は、より広い面積となるように構成してもよい。ダイオード１２はマイクロレンズ１３１を通過した光が入射するように配置される。
【００７４】
（本実施例の特徴と効果）
本実施例の光電変換装置は、第２導電型のウェル領域１１４および第１導電型のウェル領域１１７が、単位画素１１ａ、１１ｂ、１１ｃ、１１ｄで共有される。そして、各単位画素１１ａ、１１ｂ、１１ｃ、１１ｄのトランジスタ１３ａの一部及びトランジスタ１３ｂの一部を共通のウェル領域１１４内に配置する。また、各単位画素１１ａ、１１ｂ、１１ｃ、１１ｄのトランジスタ１４ａを共通のウェル領域１１７内に配置する。これにより、ウェル領域１１４およびウェル領域１１７を単位画素１１ａ、１１ｂ、１１ｃ、１１ｄで共有しない場合に比して、ダイオード１２を構成するＰ型半導体領域１１２とウェル領域１１４の間の素子分離領域１１３の長さを短くできる。さらに、ウェル領域１１４とウェル領域１１７の間の素子分離領域１１３の長さを短くすることができる。つまり、単位画素１１ａ、１１ｂ、１１ｃ、１１ｄを高集積化することが可能である。
【００７５】
（第２実施形態の変形例）
図１０は、上記で説明したダイオード１２、ウェル領域１１４、ウェル領域１１７の別の配置例を示したものである。ここでは、電源線は省略している。
【００７６】
図１０に示すウェル領域１１４、ウェル領域１１７は、行列方向に４５度回転して配置される。言い換えると、平面視において、第１ダイオードとウェル領域１１４との間に配された素子分離領域１１３との境界線は、第１ダイオードと第２ダイオードとを結ぶ線に対して直交している。このような配置にすることで、ウェル領域１１４およびウェル領域１１７が行列方向に４５度回転しない場合に比して、ダイオード１２の半導体領域１１１の中心からウェル領域１１４までの距離を短くすることが可能である。つまり、単位画素１１ａ、１１ｂ、１１ｃ、１１ｄを高集積化することが可能である。
【００７７】
（第３実施形態）
図１１〜図１３を参照しながら第３実施形態を説明する。本実施形態は、第１半導体基板１０１にダイオード１２およびすべての読み出し回路が設けられ、第１部品１０４のみで構成される点で、第１実施形態および第２実施形態と異なる。
【００７８】
図１１は、第１部品１０４の構成図である。第１半導体基板１０１には、センサ部１０および回路部２０が設けられている。
【００７９】
（等価回路図）
図１２は、単位画素１１の構成例を示した等価回路図である。
【００８０】
インバータ回路１６（パルス整形回路）は、ダイオード１２のカソードの電位の変化を反転増幅し、光子入射の有無をパルス信号に整形する。
【００８１】
インバータ回路１７は、インバータ回路１６からの出力の振幅を変換する。
【００８２】
インバータ回路１７からの出力ＰＩＸＯＵＴは、カウンタ回路１５に入力される。カウンタ回路１５はインバータ回路１７から出力されたパルス数をカウントする。カウンタ回路１５は、累算したカウント結果をＮＭＯＳトランジスタ１４ｃと１４ｄのスイッチを介して、出力信号線ＰＯＵＴに出力する。
【００８３】
（平面図）
図１３は、本実施形態に係る光電変換装置の２行２列の行列上に配された単位画素１１ａ、１１ｂ、１１ｃ、１１ｄの平面構造を模式的に示している。その他の画素も同様の平面構造を有している。図１３では、電源線およびトランジスタは省略している。
【００８４】
回路領域１３２には、クエンチ素子１８を構成するトランジスタ１３ａ、インバータ回路１６を構成するトランジスタ１３ｂ、１４ａ、インバータ回路１７を構成するトランジスタ１３ｃ、１４ｂ、カウンタ回路１５を構成するトランジスタ、及びトランジスタ１４ｃ、１４ｄが設けられている。
【００８５】
ウェル領域１２０の中には、図８Ａ及び図８Ｂ同様に、ウェル領域１１４およびウェル領域１１７が設けられている。そして、ウェル領域１１４およびウェル領域１１７が、単位画素１１ａ、１１ｂ、１１ｃ、１１ｄで共有されている。
【００８６】
（本実施形態の特徴と効果）
本実施形態の光電変換装置は、ウェル領域１１４および１１７ウェル領域が、２単位画素１１ａ、１１ｂ、１１ｃ、１１ｄで共有される。そして、各単位画素１１ａ、１１ｂ、１１ｃ、１１ｄのトランジスタ１３ａ〜１３ｃがウェル領域１１４を共有している。また、トランジスタ１４ａ〜１４ｄ、カウンタ回路１５を構成するトランジスタは、ウェル領域１１７を共有している。これにより、ウェル領域１１４およびウェル領域１１７を単位画素１１ａ、１１ｂ、１１ｃ、１１ｄで共有しない場合に比して、ウェル領域１１４とウェル領域の間の素子分離領域１１３の長さを短くすることができる。つまり、単位画素１１ａ、１１ｂ、１１ｃ、１１ｄを高集積化することが可能である。
【００８７】
（第４実施形態）
本実施形態による光電変換システムについて、図１４を用いて説明する。上述した各実施形態の光電変換装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。図１４は、本実施形態による光電変換システムの概略構成を示すブロック図である。
【００８８】
上記の各実施形態で述べた光電変換装置は、図１４の光電変換装置２１１として種々の光電変換システムに適用可能である。適用可能な光電変換システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と光電変換装置とを備えるカメラモジュールも、光電変換システムに含まれる。図１４には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。
【００８９】
図１４に例示した光電変換システム２００は、光電変換装置２１１、被写体の光学像を光電変換装置２１１に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズ２０２の保護のためのバリア２０９を有する。レンズ２０２及び絞り２０４は、光電変換装置２１１に光を集光する光学系である。光電変換装置２１１は、第１乃至第３実施形態で説明した光電変換装置であって、レンズ２０２により結像された光学像を画像データに変換する。
【００９０】
光電変換システム２００は、また、光電変換装置２１１より出力される出力信号の処理を行う信号処理部２０８を有する。信号処理部２０８は、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。信号処理部２０８の一部は、光電変換装置２１１が設けられた半導体基板に形成されていてもよいし、光電変換装置２１１とは別の半導体基板に形成されていてもよい。また、光電変換装置２１１と信号処理部２０８とが同一の半導体基板に形成されていてもよい。
【００９１】
光電変換システム２００は、さらに、画像データを一時的に記憶するためのメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。さらに光電変換システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１９、記録媒体２１９に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１９は、光電変換システム２００に内蔵されていてもよく、着脱可能であってもよい。
【００９２】
さらに光電変換システム２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２１８、光電変換装置２１１と信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、光電変換システム２００は少なくとも光電変換装置２１１と、光電変換装置２１１から出力された出力信号を処理する信号処理部２０８とを有すればよい。
【００９３】
光電変換装置２１１は、撮像信号を信号処理部２０８に出力する。信号処理部２０８は、光電変換装置２１１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部２０８は、撮像信号を用いて、画像を生成する。
【００９４】
上述した各実施形態による光電変換装置を適用することにより、安定的に高感度で飽和信号量が大きい良質な画像を取得しうる光電変換システムを実現することができる。
【００９５】
（第５実施形態）
本実施形態による光電変換システム及び移動体について、図１５を用いて説明する。
【００９６】
図１５（ａ）は、車戴カメラに関する光電変換システムの一例を示したものである。光電変換システム３００は、光電変換装置３１０を有する。光電変換装置３１０は、上記第１乃至第３実施形態のいずれかに記載の光電変換装置である。光電変換システム３００は、光電変換装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、光電変換システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差算出部３１４を有する。また、光電変換システム３００は、算出された視差に基づいて対象物までの距離を算出する距離計測部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差算出部３１４や距離計測部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
【００９７】
光電変換システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、光電変換システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、光電変換システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
【００９８】
本実施形態では、車両の周囲、例えば前方又は後方を光電変換システム３００で撮像する。図１５（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の光電変換システムを示した。車両情報取得装置３２０が、所定の動作を行うように光電変換システム３００ないしは光電変換装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。
【００９９】
上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、光電変換システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
【符号の説明】
【０１００】
１２  ダイオード
１０  センサ部
１８  クエンチ素子
１３ａ  トランジスタ
２０  回路部
１１  単位画素
１０１  第１半導体基板
２０１  第２半導体基板
【図１】
2020141012.tif 000003
【図２】
2020141012.tif 000004
【図３】
2020141012.tif 000005
【図４】
2020141012.tif 000006
【図５】
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【図６】
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【図７】
2020141012.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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