(57)【要約】【課題】  ループ応答特性を確保しつつクロックジッタを低減することを可能としたＣＤＲ回路を提供すること。【解決手段】  ＣＤＲ回路であって、入力データを再生クロックでサンプリングすることにより入力データと再生クロックの位相差を示す位相比較情報を出力する位相比較器と、位相比較情報にデジタルフィルタ処理を行うことにより周波数制御信号を生成するループフィルタと、周波数制御信号を積分して位相制御信号を生成する積分回路と、基準クロックを出力する基準クロック発生部と、位相制御信号に応じて基準クロックの位相をシフトすることにより再生クロックの周波数と位相が入力データに揃うように再生クロックを生成する位相補間器とを備えることを特徴とする。【選択図】  図１
2020120214.tif 000002
【特許請求の範囲】
【請求項１】
入力データと再生クロックの位相差に応じて生成された位相制御信号と、
基準クロック発生部が出力する基準クロックと、
に応じて位相補間器が前記再生クロックを生成することにより前記再生クロックの周波数と位相を前記入力データに揃えるように動作するクロック再生回路であって、
前記入力データを前記再生クロックでサンプリングすることにより前記入力データと前記再生クロックの位相差を示す位相比較情報を出力する位相比較器と、
前記位相比較情報にデジタルフィルタ処理を行うことにより周波数制御信号を生成するループフィルタと、
前記周波数制御信号を積分して前記位相制御信号を生成する積分回路と、
前記基準クロックを出力する基準クロック発生部と、
前記位相制御信号に応じて前記基準クロックの位相をシフトすることにより前記再生クロックの周波数と位相が前記入力データに揃うように前記再生クロックを生成する位相補間器とを備えることを特徴とするクロック再生回路。
【請求項２】
前記位相比較器は、
前記再生クロックを反転させた反転クロックを生成する反転部を備え、
前記入力データを前記再生クロックによりサンプリングしたデータを前記第１のサンプルデータとして生成し、前記入力データを前記反転クロックによりサンプリングしたデータを前記第２のサンプルデータとして生成し、
前記第１のサンプルデータを前記再生クロックでリタイミングしたデータを第３のサンプルデータとして生成し、
前記第２のサンプルデータを前記再生クロックでリタイミングしたデータを第４のサンプルデータとして生成し、
前記第３のサンプリングデータと前記第４のサンプリングデータを比較することにより前記位相比較情報を出力することを特徴とする請求項１に記載のクロック再生回路。
【請求項３】
前記ループフィルタは、
前記位相比較情報を平均化して平均位相比較情報として出力するローパスフィルタと、
前記平均位相比較情報を比例して比例情報として出力する比例器と、
前記平均位相比較情報を積分して積分情報として出力する積分器と、
前記積分情報と前記比例情報を加算し周波数制御信号を出力する加算器とを備えることを特徴とする請求項１に記載のクロック再生回路。
【請求項４】
前記基準クロック発生部はＮを２以上の自然数とした場合にＮ相の基準クロックを生成し、
前記位相補間器は、
前記位相制御信号をデコードしてＮ相の変換信号を出力する変換回路と、
前記Ｎ相の変換信号をそれぞれデジタル値からアナログ値に変換してＮ相の変調波として出力するＮ個のＤＡＣと、
前記Ｎ相の基準クロックと前記Ｎ相の変調波をそれぞれ乗算した信号を加算することにより前記再生クロックを生成する混合器とを備えることを特徴とする請求項１に記載のクロック再生回路。
【請求項５】
前記変換回路は、
前記Ｎ相の変換信号が正弦波となるように前記位相制御信号をデコードすることを特徴とする請求項４に記載のクロック再生回路。
【請求項６】
前記混合器は、
前記Ｎ相の変調波のうちＭ番目（Ｍは１からＮの整数）の変調波と前記Ｎ相の基準クロックのうちＭ番目の基準クロックを乗算しＮ相の乗算結果を出力するＮ個の乗算器と、
前記Ｎ相の乗算結果の値を全て加算することにより、前記再生クロックを生成する加算器を備えることを特徴とする請求項４に記載のクロック再生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック再生回路に関する。
【背景技術】
【０００２】
クロック再生回路（ＣＤＲ回路）は、入力データと再生クロックの位相差に応じて位相制御信号を生成し、この位相制御信号に応じて再生クロックの位相を調整することにより、入力データと再生クロックが同期するようにフィードバックを行う。
【０００３】
また、このようなＣＤＲ回路に関して、位相補間器が位相制御信号に応じて再生クロックを生成することで、再生クロックの位相の変動量を抑え、クロックジッタを低減する技術が知られている（特許文献１）
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−６１７２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の特許文献１に開示された従来技術では、入力データと再生クロックの位相比較結果に応じて、入力データと再生クロックの周波数偏差を位相量に換算した位相偏差信号と、入力データと再生クロックの瞬時的な位相の遅れ／進みを表す位相遅進信号とを生成する。
【０００６】
また、位相制御量処理回路が、位相偏差信号と位相遅進信号とに基づき位相制御信号を生成し、位相補間回路が位相制御信号に応じて基準クロックの周波数と位相を調整することで再生クロックを生成する。
【０００７】
しかしながら、この場合、位相制御量処理回路には多段のシフトレジスタが必要となり、回路規模が増加する。また、回路規模の増加に伴い、ＣＤＲ回路内のデータパスとクロックパスが多段化して遅延時間が増加する為、ＣＤＲ回路のループ応答特性が低下してしまうことが課題となる。
【０００８】
そこで、本発明の目的は、ループ応答特性を確保しつつクロックジッタを低減することを可能としたクロック再生回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明に係るクロック再生回路は、
入力データと再生クロックの位相差に応じて生成された位相制御信号と、基準クロック発生部が出力する基準クロックとに応じて位相補間器が前記再生クロックを生成することにより前記再生クロックの周波数と位相を前記入力データに揃えるように動作するクロック再生回路であって、前記入力データを前記再生クロックでサンプリングすることにより前記入力データと前記再生クロックの位相差を示す位相比較情報を出力する位相比較器と、前記位相比較情報にデジタルフィルタ処理を行うことにより周波数制御信号を生成するループフィルタと、前記周波数制御信号を積分して前記位相制御信号を生成する積分回路と、前記基準クロックを出力する基準クロック発生部と、前記位相制御信号に応じて前記基準クロックの位相をシフトすることにより前記再生クロックの周波数と位相が前記入力データに揃うように前記再生クロックを生成する位相補間器と、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ループ応答特性を確保しつつクロックジッタを低減することを可能としたクロック再生回路の提供を実現できる。
【図面の簡単な説明】
【００１１】
【図１】クロック再生回路のブロック構成を示した図である。
【図２】位相比較器のブロック構成を示した図である。
【図３】ループフィルタのブロック構成を示した図である。
【図４】位相補間器のブロック構成を示した図である。
【図５】混合器のブロック構成を示した図である。
【図６】入力データが基準クロックに対し正の周波数偏差を持つ場合のタイミングチャートを示した図である。
【図７】入力データが基準クロックに対し負の周波数偏差を持つ場合のタイミングチャートを示した図である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための形態について、図面を参照しながら詳細に説明するが、本実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。
【００１３】
以下、本発明の実施例について、図面を参照して詳細に説明する。
【００１４】
（システムの構成）
図１は本発明の実施例に係るクロック再生回路（ＣＤＲ回路）１０の構成図である。
【００１５】
図１において、ＣＤＲ回路１０は、位相比較器１０１、ループフィルタ１０２、積分回路１０３、位相補間器１０４、基準クロック発生部１０５で構成される。
【００１６】
ＣＤＲ回路１０は、外部から入力される入力データ１０と位相補間器１０４が出力する再生クロック１６の位相差に応じて生成された位相制御信号１３と、基準クロック発生部１０５が出力する基準クロック１５とに応じて位相補間器１０４が再生クロック１６を生成することにより再生クロック１６の周波数と位相を入力データ１０に揃えるように動作する。
【００１７】
位相比較器１０１は、入力データ１０を再生クロック１６でサンプリングすることにより出力データ１７を出力する。また、入力データ１０と再生クロック１６の位相差を比較し、入力データ１０に対して再生クロック１６の位相が進んでいるか遅れているかを示す位相比較情報１１をループフィルタ１０２へ出力する。
【００１８】
ループフィルタ１０２は、位相比較情報１１にデジタルフィルタ処理を行うことにより周波数制御信号１２を生成し、積分回路１０３へ出力する。
【００１９】
積分回路１０３は、周波数制御信号１２を積分することにより位相制御信号１３を生成し、位相補間器１０４へ出力する。
【００２０】
位相補間器１０４は、位相制御信号１３に応じて基準クロック１５の位相をシフトさせることにより再生クロック１６を生成し、位相比較器１０１へ出力する。
【００２１】
基準クロック発生部１０５は、例えばＰＬＬ回路などでよく、外部から入力された参照クロック１４の周波数の逓倍の周波数の基準クロック１５を発生し、位相補間器１０４へ出力する。Ｎを２以上の自然数とした場合、基準クロック１５は位相が等量ずつことなるＮ相のクロックである。
【００２２】
（位相比較器の構成）
実施例における位相比較器１０１の構成を、図２に示す。
【００２３】
位相比較器１０１は、再生クロック１６を反転させた反転クロック１８を出力する反転部１０６を備える。また、位相比較器１０１は、入力データ１０を再生クロック１６によりサンプリングし、第１のサンプルデータを生成する。また、位相比較器１０１は、入力データ１０を反転クロック１８によりサンプリングし、第２のサンプルデータを生成する。また、位相比較器１０１は、第１のサンプルデータを再生クロック１６によりリタイミングし、第３のサンプルデータを生成する。また、位相比較器１０１は、第２のサンプルデータを再生クロック１６によりサンプリングし、第４のサンプルデータを生成する。また、位相比較器１０１は、第３のサンプルデータと第４のサンプルデータを比較し、値が異なる場合に位相比較情報１１を出力する。また、位相比較器１０１は、第１のサンプルデータあるいは第１のサンプルデータを遅延させたデータを出力データ１７として出力する。
【００２４】
（ループフィルタの構成）
実施例におけるループフィルタ１０２の構成を、図３に示す。
【００２５】
ループフィルタ１０２は、平均化フィルタ１０７、比例器１０８、積分器１０９、第１の加算器１１０で構成される。
【００２６】
平均化フィルタ１０７は、位相比較情報１１を平均化して平均位相比較情報１９として出力する。例えばＦＩＲフィルタやＩＩＲフィルタなどのデジタルで構成される。
【００２７】
比例器１０８は、平均位相比較情報１９の値を比例し、比例情報２０を生成する。例えばデジタルの乗算器などで構成される。
【００２８】
積分器１０９は、平均位相比較情報１９の値を積分し、積分情報２１を生成する。例えばデジタルの加算器とＤフリップフロップなどで構成される。
【００２９】
第１の加算器１１０は、比例情報２０と積分情報２１を加算し、周波数制御信号１２を生成する。
【００３０】
（積分回路の構成）
実施例における積分回路１０３の構成は、前述した積分器１０９と同様の構成でよい。
【００３１】
積分回路１０３が、周波数制御信号１２を積分して位相制御信号１３を生成することにより、比較的低規模な回路で位相制御信号１３を生成可能でなる。ここで、ＣＤＲ回路内のデータパスとクロックパスの遅延時間を抑えることができる為、ＣＤＲ回路のループ応答特性を確保することが可能となる。
【００３２】
（位相補間器の構成）
実施例における位相補間器１０４の構成を、図４に示す。
【００３３】
位相補間器１０４は、変換回路１１１、ＤＡＣ１１２、混合器１１３で構成される。
【００３４】
変換回路１１１は、位相制御信号１３をデコードしてＮ相の変換信号２２を出力する。また、変換回路１１１は、Ｎ相の変換信号２２が正弦波となるように前記位相制御信号を１３デコードする。またデコードの際に変換信号２２が温度計コード方式によりデコードを行う。
【００３５】
ＤＡＣ１１２は、Ｎ相の変換信号２２をそれぞれデジタル値からアナログ値に変換してＮ相の変調波２３として出力するＮ個のデジタルアナログコンバータである。Ｎ相の変換信号２２の各ビットに応じて生成された電流や電圧を足し合わせることで、Ｎ相の変調波２３を生成する。Ｎを２以上の自然数とした場合、Ｎ相の変調波２３は位相が等量ずつことなるＮ相の信号である。
【００３６】
混合器１１３は、Ｎを２以上の自然数、Ｍを１からＮの整数とおいた場合、Ｎ相の変調波２３のうちのＭ番目の変調波とＮ相の基準クロック１５のうちのＭ番目の基準クロックを乗算しＮ相の乗算結果２４を出力するＮ個の乗算器１１４と、Ｎ相の乗算結果２４の値を全て加算し、再生クロック１６を生成する第２の加算器１１５を備える。
【００３７】
例えば、Ｎ＝３の場合の混合器１１３の構成を図５に示す。
【００３８】
混合器１１３が備えるＮ個の乗算器１１４に関して、１番目の乗算器１１４−ａは、１番目の基準クロックと１番目の変調波を乗算して１番目の乗算結果を出力し、２番目の乗算器１１４−ｂは、２番目の基準クロックと２番目の変調波を乗算して２番目の乗算結果を出力し、３番目の乗算器１１４−ｃは、３番目の基準クロックと３番目の変調波を乗算して３番目の乗算結果を出力する。
【００３９】
ここで、Ｎ相の基準クロック１５の角周波数をω１、Ｎ相の変調波２３の角周波数をω２、時間ｔにおける１番目の基準クロックの位相をθ１、時間ｔにおける１番目の変調波の位相をθ２と定義した場合、１番目の基準クロックと１番目の変調波はそれぞれ下記に示す式（１）、式（２）で表すことができる。
【００４０】
【数１】
2020120214.tif 000003
【００４１】
【数２】
2020120214.tif 000004
【００４２】
また、Ｎ相の基準クロック１５は、位相が等量ずつ異なる為、Ｎ＝３の場合それぞれの信号の位相は２π／３ずつ異なる。従って、２番目の基準クロック、３番目の基準クロックはそれぞれ下記に示す式（３）、式（４）で表すことができる。
【００４３】
【数３】
2020120214.tif 000005
【００４４】
【数４】
2020120214.tif 000006
【００４５】
ここで、Ｎ相の変調波２３に関しても同様に、２番目の変調波、３番目の変調波はそれぞれ下記に示す式（５）、式（６）の式で表すことができる。
【００４６】
【数５】
2020120214.tif 000007
【００４７】
【数６】
2020120214.tif 000008
【００４８】
混合器１１３が備える第２の加算器１１５は、１番目から３番目の乗算結果を加算することで、再生クロック１６を生成する。この時、再生クロック１６は下記に示す式（７）で表すことができる。
【００４９】
【数７】
2020120214.tif 000009
【００５０】
式（７）に示す様に、再生クロック１６の角周波数はＮ相の基準クロック１５の角周波数とＮ相の変調波２３の角周波数の差分となり、再生クロック１６の位相はＮ相の基準クロック１５の位相とＮ相の変調波２３の位相の差分にπ／２を加えた値となる。従って、Ｎ相の変調波２３の周波数と位相を制御することで、再生クロック１６の周波数と位相を制御可能である。
【００５１】
（タイミングチャート）
入力データ１０が基準クロック１５に対し、正の周波数偏差を持つ場合の、周波数制御信号１２、位相制御信号１３、変換信号２２、変調波２３に関するタイミングチャートを図６に示す。
【００５２】
周波数制御信号１２は、ＣＤＲ回路１０が動作を開始した後、フィードバックが安定するまで振動を繰り返し、やがて定常状態となる。定常状態となった時、入力データ１０が基準クロック１５に対し、正の周波数偏差を持つ為、周波数制御信号１２は正の値を示す。
【００５３】
位相制御信号１３は、周波数制御信号１２を積分した値である為、ＣＤＲ回路１０のフィードバックが安定している場合、単位時間あたりの変動量がほぼ一定となり、図６のような三角波となる。
【００５４】
変換信号２２は、位相制御信号１３が示す位相値に応じた正弦波となるようにデコードされた信号の為、図６に示すようなデジタル値で表現された正弦波となる。
【００５５】
変調波２３は、変換信号２２をデジタルアナログ変換した値となる為、図６に示すような正弦波となる。
【００５６】
このように、変調波２３は、入力データ１０と基準クロック１５の周波数差、位相差に応じた値になるようにフィードバックがかかって生成される為、ＣＤＲ回路１０は入力データ１０と再生クロック１６の周波数と位相が揃うように動作する。
【００５７】
また、入力データ１０が基準クロック１５に対し、負の周波数偏差を持つ場合の、周波数制御信号１２、位相制御信号１３、変換信号２２、変調波２３に関するタイミングチャートを図７に示す。
【００５８】
周波数制御信号１２は、ＣＤＲ回路１０が動作を開始した後、フィードバックが安定するまで振動を繰り返し、やがて定常状態となる。定常状態となった時、入力データ１０が基準クロック１５に対し、負の周波数偏差を持つ為、周波数制御信号１２は負の値を示す。
【００５９】
位相制御信号１３、変換信号２２、変調波２３は、周波数制御信号１２が負の値を示す為、図７に示す様に、図６とは反転した信号が生成されるが、この時も同様に、ＣＤＲ回路１０は入力データ１０と再生クロック１６の位相と周波数が揃うように動作する。
【００６０】
以上に説明した様に、位相制御信号１３を積分回路１０３によって生成する構成とすることで、先行技術に対して回路規模を低減し、データやクロックの遅延時間の増加を防ぐことができ、ループ応答特性を確保しつつクロックジッタを低減することが可能となる。
なお、ＣＤＲ回路１０が有する１０１から１１５に示される構成は上述の構成に限定されず、同様の機能を有する場合、それぞれの構成は複数あってもよいし、別機能を有して存在してもよいし、他の構成と融合していてもよいものである。
【００６１】
＜他の実施例＞
以下、本発明のその他の実施例について説明する。
【００６２】
また、説明を円滑に行うために、既に説明済みの項目については省略し、前述した実施例に対する差分についてのみ説明を行う。
【００６３】
実施例において、位相比較器１０１が、アレクサンダー型の位相比較器の場合について説明したが、ホッジ型の位相比較器を用いてもよい。例えば、基準クロック発生部１０５は、入力データ２０に対して半分の周波数で位相がπ／２ずつ異なる２つのクロック信号を基準クロック１５として生成し、位相補間器１０４は、位相がπ／２ずつ異なる複数の再生クロック１６を生成してもよい。
【００６４】
実施例において、ループフィルタ１０２が、ＰＩ制御を行う場合について説明したが、ＰＩＤ制御を行うループフィルタであってもよい。例えば、ループフィルタ１０２は、不図示の微分器を備え、平均位相比較情報１９を微分し、微分情報を生成してもよい。また、第１の加算器１１０は、比例情報２０と積分情報２１に加え微分情報を加算して周波数制御信号１２を生成してもよい。
【符号の説明】
【００６５】
１０  ＣＤＲ回路、１０１  位相比較器、１０２  ループフィルタ、
１０３  積分回路、１０４  位相補間器、１０５  基準クロック生成部、
１０６  反転部、１０７  平均化フィルタ、１０８  比例器、
１０９  積分器、１１０  第１の加算器、１１１  変換回路、
１１２  ＤＡＣ、１１３  混合器、１１４  乗算器、１１５  第２の加算器
【図１】
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【図２】
2020120214.tif 000011
【図３】
2020120214.tif 000012
【図４】
2020120214.tif 000013
【図５】
2020120214.tif 000014
【図６】
2020120214.tif 000015
【図７】
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