(57)【要約】【課題】  集積回路素子を提供する。【解決手段】  集積回路素子は、基板上で、基板の主面に対して垂直方向に延びる複数のチャネル構造物と、垂直方向に複数のチャネル構造物に沿って配列され、それぞれ直列に連結された複数のメモリセルを有する複数のメモリセルストリングと、垂直方向に沿って互いに離隔されて配置され、消去制御ライン及びストリング選択ラインからなる複数のゲートラインと、消去制御ラインと電気的に連結される消去制御駆動トランジスタ、及びストリング選択ラインと電気的に連結されるストリング選択駆動トランジスタからなる複数の駆動トランジスタとを含み、複数のゲートラインのうち、基板の主面に対して水平方向に沿って物理的に離隔された少なくとも二本が、複数の駆動トランジスタのうち一つと電気的に共通に連結される。【選択図】      図２Ｃ
2020141127.tif 000002
【特許請求の範囲】
【請求項１】
基板上で、前記基板の主面に対して垂直方向に延びる複数のチャネル構造物と、
前記垂直方向に前記複数のチャネル構造物に沿って配列され、それぞれ直列に連結された複数のメモリセルを有する複数のメモリセルストリングと、
前記垂直方向に沿って互いに離隔されて配置され、消去制御ライン及びストリング選択ラインからなる複数のゲートラインと、
前記消去制御ラインと電気的に連結される消去制御駆動トランジスタ、及び前記ストリング選択ラインと電気的に連結されるストリング選択駆動トランジスタからなる複数の駆動トランジスタと、を含み、
前記複数のゲートラインのうち、前記基板の主面に対して水平方向に沿って物理的に離隔された少なくとも二本が、前記複数の駆動トランジスタのうち一つと電気的に共通に連結されることを特徴とする集積回路素子。
【請求項２】
前記水平方向に沿って物理的に離隔された少なくとも二本の前記消去制御ラインが、前記水平方向に沿って延び且つ前記消去制御ラインと垂直方向で重畳する共通連結配線により電気的に共通に連結されることを特徴とする請求項１に記載の集積回路素子。
【請求項３】
前記複数のメモリセルストリングと連結され、前記共通連結配線と異なるレベルで、前記水平方向に沿って延びる複数のビットラインをさらに含むことを特徴とする請求項２に記載の集積回路素子。
【請求項４】
第１ブロックと第２ブロックとを含む少なくとも二つのブロックを有し、
前記共通連結配線は、前記第１ブロックが有する前記消去制御ラインと、前記第２ブロックが有する前記消去制御ラインとを電気的に共通に連結することを特徴とする請求項２に記載の集積回路素子。
【請求項５】
前記消去制御ラインの厚さは、前記ストリング選択ラインの厚さよりも大きい値を有することを特徴とする請求項１に記載の集積回路素子。
【請求項６】
前記複数のメモリセルストリングのうち少なくとも一部と結合され、前記複数のメモリセルとそれぞれ結合する複数のワードラインをさらに含み、
前記水平方向への前記複数のワードラインそれぞれの幅は、前記複数のゲートラインそれぞれの幅よりも少なくとも二倍大きい値を有することを特徴とする請求項１に記載の集積回路素子。
【請求項７】
前記複数のチャネル構造物それぞれは、前記複数のゲートライン、及び前記複数のワードラインと接するゲート絶縁層を含み、
前記消去制御ラインの側面と対面する前記ゲート絶縁層の部分の厚さは、前記複数のワードラインの側面と対面する前記ゲート絶縁層の部分の厚さよりも小さい値を有することを特徴とする請求項６に記載の集積回路素子。
【請求項８】
前記消去制御ラインの側面と接する前記ゲート絶縁層の部分の厚さは、前記ストリング選択ラインの側面と接する前記ゲート絶縁層の部分の厚さよりも小さい値を有することを特徴とする請求項７に記載の集積回路素子。
【請求項９】
前記ストリング選択ラインの側面と接する前記ゲート絶縁層の部分の厚さは、前記複数のワードラインの側面と接する前記ゲート絶縁層の部分の厚さよりも小さい値を有することを特徴とする請求項７に記載の集積回路素子。
【請求項１０】
前記複数のチャネル構造物それぞれは、前記複数のゲートライン、及び前記複数のワードラインと接するゲート絶縁層と、前記ゲート絶縁層上に配置されるチャネル層とをさらに含み、
前記チャネル層の最上端は、前記ゲート絶縁層の最上端と同じレベル、またはそれよりも低いレベルであることを特徴とする請求項６に記載の集積回路素子。
【請求項１１】
前記水平方向に沿って物理的に離隔された少なくとも二本の前記消去制御ラインが、一つの前記消去制御駆動トランジスタと電気的に共通に連結され、
前記水平方向に沿って物理的に離隔された少なくとも二本の前記ストリング選択ラインそれぞれが、少なくとも二つの前記ストリング選択駆動トランジスタそれぞれと電気的に連結されることを特徴とする請求項１に記載の集積回路素子。
【請求項１２】
前記消去制御ライン及び前記ストリング選択ラインのうち少なくとも一本は、前記垂直方向に沿って少なくとも二本が互いに離隔されて配置されることを特徴とする請求項１に記載の集積回路素子。
【請求項１３】
基板上で、前記基板の主面に対して垂直方向に延びる複数のチャネル構造物と、
前記複数のチャネル構造物と連結され、第１水平方向に沿って延びる複数のビットラインと、
前記垂直方向に沿って互いに離隔されるように配置されて、前記複数のチャネル構造物と交差し、前記基板の主面に対して、前記第１水平方向と異なる第２水平方向に沿って階段状を有するように延びる複数のゲート電極と、
消去制御駆動トランジスタ、及び少なくとも二つのストリング選択駆動トランジスタと、を含み、
前記複数のゲート電極のうち少なくとも一部、及び他の一部は、前記第１水平方向に沿って物理的に離隔された少なくとも二本の消去制御ライン、及び少なくとも二本のストリング選択ラインであり、
前記少なくとも二本の消去制御ラインは、前記消去制御駆動トランジスタと電気的に共通に連結され、前記少なくとも二本のストリング選択ラインは、前記少なくとも二つのストリング選択駆動トランジスタにそれぞれ電気的に連結されることを特徴とする集積回路素子。
【請求項１４】
前記少なくとも二本の消去制御ラインの階段状を有する一側の端部上に沿って、前記第１水平方向に延びる共通連結配線をさらに含み、
前記少なくとも二本の消去制御ラインは、前記共通連結配線により電気的に共通に連結されることを特徴とする請求項１３に記載の集積回路素子。
【請求項１５】
前記複数のビットラインは、前記共通連結配線と相異なるレベルで、前記第１水平方向に延びることを特徴とする請求項１４に記載の集積回路素子。
【請求項１６】
前記複数のゲート電極のうちさらに他の一部は、複数のワードラインであり、
前記少なくとも二本の消去制御ライン、及び前記少なくとも二本のストリング選択ラインそれぞれの前記第１水平方向への幅は、前記複数のワードラインそれぞれの前記第１水平方向への幅の１／２よりも小さい値を有することを特徴とする請求項１３に記載の集積回路素子。
【請求項１７】
基板上で、前記基板の主面に対して垂直方向に延びる複数のチャネル構造物と、
前記垂直方向に前記複数のチャネル構造物に沿って配列され、それぞれ直列に連結された複数のメモリセルを有する複数のメモリセルストリングと、
前記垂直方向に沿って互いに離隔されて配置されて、前記複数のチャネル構造物と交差し、前記基板の主面に対して、第１水平方向と異なる第２水平方向に沿って階段状を有するように延びる複数のゲート電極と、
消去制御駆動トランジスタ、及びストリング選択駆動トランジスタからなる複数の駆動トランジスタと、を含み、
前記複数のゲート電極は、前記複数のメモリセルとそれぞれ結合する複数のワードライン、消去制御ライン及びストリング選択ラインを含み、
前記第１水平方向に沿って物理的に離隔された少なくとも二本の前記消去制御ラインが、一つの前記消去制御駆動トランジスタと電気的に共通に連結され、前記第１水平方向に沿って物理的に離隔された少なくとも二本の前記ストリング選択ラインが、前記少なくとも二つのストリング選択駆動トランジスタにそれぞれ電気的に連結されることを特徴とする集積回路素子。
【請求項１８】
前記第１水平方向への前記複数のワードラインそれぞれの幅は、前記消去制御ライン及び前記ストリング選択ラインそれぞれの幅よりも少なくとも二倍大きい値を有することを特徴とする請求項１７に記載の集積回路素子。
【請求項１９】
前記第１水平方向に沿って物理的に離隔された少なくとも二本の前記消去制御ラインを電気的に共通に連結する共通連結配線と、前記複数のメモリセルストリングと連結される複数のビットラインとは、それぞれ異なるレベルで、前記第１水平方向に沿って延びることを特徴とする請求項１７に記載の集積回路素子。
【請求項２０】
前記共通連結配線は、前記消去制御ラインの階段状を有する一側の端部上に沿って、前記第１水平方向に延びることを特徴とする請求項１９に記載の集積回路素子。
【請求項２１】
基板上で、前記基板の主面に対して垂直方向に延びる複数のチャネル構造物と、
前記複数のチャネル構造物のうち少なくとも二つに沿ってそれぞれ直列に連結された複数のメモリセル、ストリング選択トランジスタ及び消去制御トランジスタを有する少なくとも二つのメモリセルストリングと、
前記少なくとも二つのメモリセルストリングそれぞれが有する前記消去制御トランジスタと連結され、水平方向に沿って物理的に互いに離隔される少なくとも二本の消去制御ラインと、を含み、
前記少なくとも二つのメモリセルストリングそれぞれが有する前記消去制御トランジスタは、前記少なくとも二本の消去制御ラインと共通に連結される一つの消去制御駆動トランジスタにより消去動作が行われることを特徴とする集積回路素子。
【請求項２２】
前記少なくとも二つのメモリセルストリングそれぞれが有するストリング選択トランジスタそれぞれと連結され、前記水平方向に沿って物理的に互いに離隔される少なくとも二本のストリング選択ラインをさらに含み、
前記少なくとも二つのメモリセルストリングそれぞれが有する前記ストリング選択トランジスタは、前記少なくとも二本のストリング選択ラインそれぞれと連結される少なくとも二つのストリング選択トランジスタにより駆動されることを特徴とする請求項２１に記載の集積回路素子。
【請求項２３】
前記消去制御トランジスタは、ゲート誘導ドレイン漏れ電流(GIDL: Gate Induced Drain Leakage)により消去動作が行われることを特徴とする請求項２１に記載の集積回路素子。
【請求項２４】
前記少なくとも二つのメモリセルストリングと連結され、前記水平方向に延びるビットラインをさらに含み、
前記少なくとも二本の消去制御ラインは、前記ビットラインと異なるレベルで、前記水平方向に延びる共通連結配線により電気的に共通に連結されることを特徴とする請求項２１に記載の集積回路素子。
【請求項２５】
同じレベルで、前記少なくとも二つのメモリセルストリングそれぞれが有するメモリセルと結合し、前記少なくとも二本の消去制御ラインそれぞれの前記水平方向への幅よりも少なくとも二倍の幅を有するワードラインをさらに含むことを特徴とする請求項２１に記載の集積回路素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路素子に係り、特に垂直型メモリ素子を備える集積回路素子に関する。
【背景技術】
【０００２】
集積回路素子の大容量化及び高集積化によって、基板上に垂直方向に複数のメモリセルを積層する垂直型メモリ素子が提案されている。垂直型メモリ素子のメモリ容量を高めるために、集積回路素子において垂直方向に積層されたメモリセルの積層数をさらに増加させている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、制御が容易な垂直方向に積層されたメモリセルの積層数が増加した集積回路素子を提供することである。
【課題を解決するための手段】
【０００４】
前記課題を解決するために、本発明は、下記のような集積回路素子を提供する。本発明による集積回路素子は、基板上で、前記基板の主面に対して垂直方向に延びる複数のチャネル構造物と、前記垂直方向に前記複数のチャネル構造物に沿って配列され、それぞれ直列に連結された複数のメモリセルを有する複数のメモリセルストリングと、前記垂直方向に沿って互いに離隔されて配置され、消去制御ライン及びストリング選択ラインからなる複数のゲートラインと、前記消去制御ラインと電気的に連結される消去制御駆動トランジスタ、及び前記ストリング選択ラインと電気的に連結されるストリング選択駆動トランジスタからなる複数の駆動トランジスタと、を含み、前記複数のゲートラインのうち、前記基板の主面に対して水平方向に沿って物理的に離隔された少なくとも二本が、前記複数の駆動トランジスタのうち一つと電気的に共通に連結される。
【０００５】
本発明による集積回路素子は、基板上で、前記基板の主面に対して垂直方向に延びる複数のチャネル構造物と、前記複数のチャネル構造物と連結され、第１水平方向に沿って延びる複数のビットラインと、前記垂直方向に沿って互いに離隔されるように配置されて、前記複数のチャネル構造物と交差し、前記基板の主面に対して、前記第１水平方向と異なる第２水平方向に沿って階段状を有するように延びる複数のゲート電極と、消去制御駆動トランジスタ、及び少なくとも二つのストリング選択駆動トランジスタと、を含み、前記複数のゲート電極のうち少なくとも一部、及び他の一部は、前記第１水平方向に沿って物理的に離隔された少なくとも二本の消去制御ライン、及び少なくとも二本のストリング選択ラインであり、前記少なくとも二本の消去制御ラインは、前記消去制御駆動トランジスタと電気的に共通に連結され、前記少なくとも二本のストリング選択ラインは、前記少なくとも二つのストリング選択駆動トランジスタにそれぞれ電気的に連結される。
【０００６】
本発明による集積回路素子は、基板上で、前記基板の主面に対して垂直方向に延びる複数のチャネル構造物と、前記垂直方向に前記複数のチャネル構造物に沿って配列され、それぞれ直列に連結された複数のメモリセルを有する複数のメモリセルストリングと、前記垂直方向に沿って互いに離隔されて配置されて、前記複数のチャネル構造物と交差し、前記基板の主面に対して、前記第１水平方向と異なる第２水平方向に沿って階段状を有するように延びる複数のゲート電極と、消去制御駆動トランジスタ、及びストリング選択駆動トランジスタからなる複数の駆動トランジスタと、を含み、前記複数のゲート電極は、前記複数のメモリセルとそれぞれ結合する複数のワードライン、消去制御ライン、及びストリング選択ラインを含み、前記第１水平方向に沿って物理的に離隔された少なくとも二本の前記消去制御ラインが、一つの前記消去制御駆動トランジスタと電気的に共通に連結され、前記第１水平方向に沿って物理的に離隔された少なくとも二本の前記ストリング選択ラインが、前記少なくとも二つのストリング選択駆動トランジスタにそれぞれ電気的に連結される。
【０００７】
本発明による集積回路素子は、基板上で、前記基板の主面に対して垂直方向に延びる複数のチャネル構造物と、前記複数のチャネル構造物のうち少なくとも二つに沿ってそれぞれ直列に連結された複数のメモリセル、ストリング選択トランジスタ、及び消去制御トランジスタを有する少なくとも二つのメモリセルストリングと、前記少なくとも二つのメモリセルストリングそれぞれが有する前記消去制御トランジスタと連結され、水平方向に沿って物理的に互いに離隔される少なくとも二本の消去制御ラインと、を含み、前記少なくとも二つのメモリセルストリングそれぞれが有する前記消去制御トランジスタは、前記少なくとも二本の消去制御ラインと共通に連結される一つの消去制御駆動トランジスタにより消去動作が行われる。
【発明の効果】
【０００８】
本発明の技術的思想による集積回路素子は、複数のゲートラインと複数の駆動トランジスタとを連結する複数の連結配線の本数、及び複数の駆動トランジスタの個数を最小化して、複数の連結配線を配置するための面積、及び複数の駆動トランジスタが占める面積を最小化することができる。したがって、集積回路素子の面積を増加させないか、または最小限に増加させ、かつ集積回路素子が有する複数のメモリセルを容易に制御することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の技術的思想による実施形態による集積回路素子の主要構成要素を示す平面図である。
【図２Ａ】本発明の技術的思想による実施形態による集積回路素子が有するメモリセルアレイの等価回路図である。
【図２Ｂ】本発明の技術的思想による実施形態による集積回路素子の断面図である。
【図２Ｃ】本発明の技術的思想による実施形態による集積回路素子の断面図である。
【図３Ａ】本発明の技術的思想による実施形態による集積回路素子が有するメモリセルアレイの等価回路図である。
【図３Ｂ】本発明の技術的思想による実施形態による集積回路素子の断面図である。
【図４Ａ】本発明の技術的思想による実施形態による集積回路素子が有するメモリセルアレイの等価回路図である。
【図４Ｂ】本発明の技術的思想による実施形態による集積回路素子の断面図である。
【図４Ｃ】本発明の技術的思想による実施形態による集積回路素子の断面図である。
【図５】本発明の技術的思想による実施形態による集積回路素子が有するメモリセルアレイの等価回路図である。
【図６】本発明の技術的思想による実施形態による集積回路素子が有するメモリセルアレイの等価回路図である。
【図７】本発明の技術的思想による実施形態による集積回路素子が有するメモリセルアレイの等価回路図である。
【図８】本発明の技術的思想による実施形態による集積回路素子の断面図である。
【図９Ａ】図８の集積回路素子３のＩＸで表示した点線領域の拡大断面図である。
【図９Ｂ】図８の集積回路素子３のＩＸで表示した点線領域の拡大断面図である。
【図９Ｃ】図８の集積回路素子３のＩＸで表示した点線領域の拡大断面図である。
【図９Ｄ】図８の集積回路素子３のＩＸで表示した点線領域の拡大断面図である。
【図９Ｅ】図８の集積回路素子３のＩＸで表示した点線領域の拡大断面図である。
【図１０Ａ】本発明の技術的思想による実施形態による集積回路素子が有するメモリセルアレイの等価回路図である。
【図１０Ｂ】本発明の技術的思想による実施形態による集積回路素子の主要構成要素を示す平面図である。
【図１０Ｃ】本発明の技術的思想による実施形態による集積回路素子の断面図である。
【図１１】本発明の技術的思想による実施形態による集積回路素子が有するメモリセルアレイの等価回路図である。
【図１２】本発明の技術的思想による実施形態による集積回路素子の断面図である。
【図１３】本発明の技術的思想による実施形態による集積回路素子の断面図である。
【図１４】本発明の技術的思想による実施形態による集積回路素子のメモリセルアレイの等価回路図である。
【図１５】本発明の技術的思想による実施形態による集積回路素子のメモリセルアレイの等価回路図である。
【図１６】本発明の技術的思想による実施形態による集積回路素子の断面図である。
【図１７】本発明の技術的思想による実施形態による集積回路素子の断面図である。
【図１８】本発明の技術的思想による実施形態による集積回路素子の断面図である。
【図１９】本発明の技術的思想による実施形態による集積回路素子の断面図である。
【発明を実施するための形態】
【００１０】
図１は、本発明の技術的思想による実施形態による集積回路素子の主要構成要素を示す平面図であり、図２Ａは、本発明の技術的思想による実施形態による集積回路素子が有するメモリセルアレイの等価回路図であり、図２Ｂ及び図２Ｃは、本発明の技術的思想による実施形態による集積回路素子の断面図である。具体的には、図２Ｂは、ビットラインＢＬに沿って切断した断面図であり、図２Ｃは、消去制御ラインＥＣＬを電気的に連結する共通連結配線１９０Ｘに沿って切断した断面図である。
【００１１】
図１ないし図２Ｃを共に参照すれば、集積回路素子１は、メモリセルアレイＭＣＡを含む。集積回路素子１は、垂直型メモリ素子、特に垂直チャネル構造を有する垂直型ＮＡＮＤ（ＶＮＡＮＤ）フラッシュメモリ素子である。
【００１２】
メモリセルアレイＭＣＡは、基板１１０上で、垂直方向（Ｚ方向）に配列される複数のメモリセルストリングＭＳを含む。メモリセルストリングＭＳは、基板１１０上で、チャネル構造物１５０に沿って垂直方向（Ｚ方向）に配列される。複数のメモリセルストリングＭＳそれぞれは、互いに直列に連結される接地選択トランジスタＧＳＴ、複数のメモリセルＭＣ、ストリング選択トランジスタＳＳＴ、及び消去制御トランジスタＥＣＴを備える。複数のメモリセルＭＣは、データを保存し、複数のワードラインＷＬは、それぞれのメモリセルＭＣに連結され、該メモリセルＭＣを制御する。
【００１３】
接地選択トランジスタＧＳＴのゲート端子は、接地選択ラインＧＳＬと連結され、接地選択トランジスタＧＳＴのソース端子は、共通ソースラインＣＳＬと連結される。ストリング選択トランジスタＳＳＴのゲート端子は、ストリング選択ラインＳＳＬと連結され、ストリング選択トランジスタＳＳＴのソース端子は、メモリセルＭＣｎのドレイン端子に連結され、ストリング選択トランジスタＳＳＴのドレイン端子は、消去制御トランジスタＥＣＴのソース端子を介してビットラインＢＬに連結される。消去制御トランジスタＥＣＴのゲート端子は、消去制御ラインＥＣＬと連結され、消去制御トランジスタＥＣＴのソース端子は、ストリング選択トランジスタＳＳＴのドレイン端子に連結され、消去制御トランジスタＥＣＴのドレイン端子は、共通連結配線１９０Ｘに連結される。
【００１４】
図１ないし図２Ｃには、それぞれのメモリセルストリングＭＳが一つの接地選択トランジスタＧＳＴ、一つのストリング選択トランジスタＳＳＴ、及び一つの消去制御トランジスタＥＣＴを含むものと例示して図示しているが、これとは異なり、それぞれのメモリセルストリングＭＳ内に、接地選択トランジスタＧＳＴ、ストリング選択トランジスタＳＳＴ、及び消去制御トランジスタＥＣＴが、二つ以上の複数個で形成されてもよい。他の一部の実施形態において、それぞれのメモリセルストリングＭＳは、接地選択トランジスタＧＳＴを含んでいなくてもよい。
【００１５】
ストリング選択トランジスタＳＳＴのゲート端子に、ストリング選択ラインＳＳＬを介して信号が印加されれば、ビットラインＢＬを介して印加される信号が、複数のメモリセルＭＣに提供され、データの書き込み動作が行われる。消去制御トランジスタＥＣＴのゲート端子に、消去制御ラインＥＣＬを介して信号が印加されれば、消去制御トランジスタＥＣＴに生じるゲート誘導ドレイン漏れ電流(GIDL: Gate Induced Drain Leakage)により、複数のメモリセルＭＣの消去動作が行われる。例えば、消去動作は、ゲート誘導ドレイン漏れ電流（ＧＩＤＬ）を利用して、ブロック単位で行われる。
【００１６】
集積回路素子１は、メモリセル領域ＣＲ、連結領域ＩＲ及び周辺回路領域ＰＲを有する基板１１０を含む。基板１１０は、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）に延びる主面１１０Ｍを有する。基板１１０は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ−Ｖ族化合物半導体またはＩＩ−ＶＩ族酸化物半導体を含む。例えば、ＩＶ族半導体は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）またはシリコン・ゲルマニウムを含む。基板１１０は、バルクウェーハまたはエピタキシャル層として提供され得る。他の実施形態において、基板１１０は、ＳＯＩ(silicon-on-insulator)基板またはＧｅＯＩ(germanium-on-insulator)基板を含む。
【００１７】
メモリセル領域ＣＲ上には、メモリセルアレイＭＣＡが配置され、メモリセルアレイＭＣＡは、垂直チャネル構造のＮＡＮＤメモリ装置である。周辺回路領域ＰＲ上には、メモリセルアレイＭＣＡを駆動するための複数の駆動トランジスタＴＲが配置される。メモリセル領域ＣＲ、連結領域ＩＲ及び周辺回路領域ＰＲは、第２水平方向（Ｙ方向）に沿って配置される。すなわち、周辺回路領域ＰＲは、連結領域ＩＲを挟んで、メモリセル領域ＣＲから第２水平方向（Ｙ方向）側に配置される。
【００１８】
基板１１０上には、複数のゲート電極１２０が、第２水平方向（Ｙ方向）に延び、垂直方向（Ｚ方向）に沿って互いに離隔されるように配置される。複数のゲート電極１２０は、基板１１０から垂直方向（Ｚ方向）に沿って遠くなるにつれて、第２水平方向（Ｙ方向）に沿ってさらに短い長さを有するように延び、第２水平方向（Ｙ方向）に沿って階段状に配置される。
【００１９】
例示的な実施形態において、複数のゲート電極１２０は、メモリセルストリングＭＳを構成する少なくとも一本の接地選択ラインＧＳＬ、複数のワードラインＷＬ、少なくとも一本のストリング選択ラインＳＳＬ、及び少なくとも一本の消去制御ラインＥＣＬに対応している。例えば、最下部の少なくとも一つのゲート電極１２０ａは、接地選択ラインＧＳＬとして機能し、最上部の少なくとも一つのゲート電極１２０ｄは、消去制御ラインＥＣＬとして機能し、消去制御ラインＥＣＬとして機能する最上部の少なくとも一つのゲート電極１２０ｄの下部の少なくとも一つのゲート電極１２０ｃは、ストリング選択ラインＳＳＬとして機能し、残りの複数のゲート電極１２０ｂは、ワードラインＷＬとして機能している。
【００２０】
本明細書においては、説明の便宜上、ゲート電極１２０のうち、ワードラインＷＬとして機能するゲート電極１２０ｂと、接地選択ラインＧＳＬ、ストリング選択ラインＳＳＬ及び消去制御ラインＥＣＬとして機能するゲート電極１２０ａ，１２０ｃ，１２０ｄとを区分するために、ワードラインＷＬとして機能するゲート電極１２０ｂは、ワードラインと称し、接地選択ラインＧＳＬ、ストリング選択ラインＳＳＬ、及び消去制御ラインＥＣＬとして機能するゲート電極１２０ａ，１２０ｃ，１２０ｄは、ゲートラインと称する。したがって、複数のゲート電極１２０は、複数のワードライン、及び複数のゲートラインからなる。
【００２１】
一部の実施形態において、複数のゲート電極１２０のうち一部、例えば、ワードラインＷＬとして機能する複数のゲート電極１２０ｂと、ストリング選択ラインＳＳＬとして機能する少なくとも一つのゲート電極１２０ｃとの間の一部、またはストリング選択ラインＳＳＬとして機能する少なくとも一つのゲート電極１２０ｃと、消去制御ラインＥＣＬとして機能する少なくとも一つのゲート電極１２０ｄとの間の一部、または消去制御ラインＥＣＬとして機能する少なくとも一つのゲート電極１２０ｄよりもさらに上部の一部は、ダミーワードライン１２０ｅ（図８ないし図１３を参照）として機能してもよい。
【００２２】
これによって、少なくとも一つの接地選択トランジスタＧＳＴ、少なくとも一つのストリング選択トランジスタＳＳＴ、これらの間の複数のメモリセルトランジスタＭＣ、及び少なくとも一つの消去制御トランジスタＥＣＴが直列に連結されたメモリセルストリングＭＳが提供される。
【００２３】
他の一部の実施形態において、図４Ａないし図７に示したように、複数のゲート電極１２０のうち、最上部の少なくとも一つのゲート電極１２０ｄ−Ｕ、及び最下部の少なくとも一つのゲート電極１２０ｄ−Ｄが、上部消去制御ラインＥＣＬ−Ｕ及び下部消去制御ラインＥＣＬ−Ｄとして機能してもよい。または、他の一部の実施形態において、図１６ないし図１８に示したように、複数のゲート電極１２０が、少なくとも二つのスタックＳＴ１，ＳＴ２を構成するように形成される場合、各スタックＳＴ１，ＳＴ２の最上部の少なくとも一つのゲート電極１２０ｄ−Ｕが、上部消去制御ラインＥＣＬ−Ｕ１，ＥＣＬ−Ｕ２として機能し、一部の実施形態において、各スタックＳＴ１，ＳＴ２の最下部の少なくとも一つのゲート電極１２０ｄ−Ｄが、下部消去制御ラインＥＣＬ−Ｄ１，ＥＣＬ−Ｄ２として機能してもよい。
【００２４】
基板１１０と最下部のゲート電極１２０ａとの間、及び複数のゲート電極１２０それぞれの間に、絶縁層１３０が配置される。また、絶縁層１３０は、最上部のゲート電極１２０ｄ上にも配置される。
【００２５】
基板１１０上には、複数のワードラインカット領域ＷＬＣが、第２水平方向（Ｙ方向）に沿って延びる。一対のワードラインカット領域ＷＬＣの間に配置される複数のゲート電極１２０が、一つのブロックを構成している。一対のワードラインカット領域ＷＬＣは、複数のゲート電極１２０の第１水平方向（Ｘ方向）に沿った幅を限定している。一対のワードラインカット領域ＷＬＣの間には、中間のワードラインカット領域ＷＬＣＡが、第２水平方向（Ｙ方向）に沿って配置される。一部の実施形態において、中間のワードラインカット領域ＷＬＣＡは省略してもよい。
【００２６】
基板１１０上には、複数のワードラインカット領域ＷＬＣと垂直にオーバーラップされる複数の共通ソースライン１４０が、第２水平方向（Ｙ方向）に沿って配置される。また、基板１１０上には、中間のワードラインカット領域ＷＬＣＡと垂直にオーバーラップされる複数の中間の共通ソースライン１４０Ａが、第２水平方向（Ｙ方向）に沿って配置される。複数の共通ソースライン１４０、及び複数の中間の共通ソースライン１４０Ａの両側壁上には、絶縁スペーサ１４２が配置される。例えば、絶縁スペーサ１４２は、複数の共通ソースライン１４０と、複数のゲート電極１２０との間に、及び複数の中間の共通ソースライン１４０Ａと、複数のゲート電極１２０との間に配置される。複数の共通ソースライン１４０、及び複数の中間の共通ソースライン１４０Ａは、基板１１０の主面１１０Ｍよりも低いレベルまで延びる。
【００２７】
共通ソースライン１４０下の基板１１０の内部には、複数の共通ソース領域１４４が、第２水平方向（Ｙ方向）に沿って配置される。複数の共通ソース領域１４４は、ｎ型不純物が高濃度にドーピングされた不純物領域である。複数の共通ソース領域１４４は、メモリセルに電流を供給するソース領域として機能している。複数の共通ソース領域１４４は、複数のワードラインカット領域ＷＬＣとオーバーラップされる位置に配置される。
【００２８】
複数のチャネル構造物１５０は、メモリセル領域ＣＲにおいて基板１１０の主面１１０Ｍから複数のゲート電極１２０を貫通して垂直方向（Ｚ方向）に延びる。複数のチャネル構造物１５０は、第１水平方向（Ｘ方向）、第２水平方向（Ｙ方向）及び／又は第３水平方向（例えば、斜め方向）に沿って、所定の間隔で離隔されて配列される。複数のチャネル構造物１５０は、ジグザグ状、または交互のパターンに配列され得る。複数のチャネル構造物１５０は、複数のゲート電極１２０、絶縁層１３０、及び層間絶縁膜１７０を貫通するチャネルホール１５０Ｈ内に配置される。チャネルホール１５０Ｈの内壁上に、ゲート絶縁層１５２とチャネル層１５４とが順次に配置され、チャネル層１５４上で、チャネルホール１５０Ｈの残留空間を埋める埋め込み絶縁層１５６が配置される。チャネルホール１５０Ｈの上側には、チャネル層１５４と接触し、チャネルホール１５０Ｈの入口を塞ぐ導電プラグ１５８が配置される。一部の実施形態において、導電プラグ１５８は、不純物が高濃度にドーピングされた半導体物質からなり、チャネル層１５４は、不純物がドーピングされていない半導体物質、または導電プラグ１５８よりも不純物が低濃度にドーピングされた半導体物質からなってもよい。他の実施形態において、埋め込み絶縁層１５６が省略され、チャネル層１５４がチャネルホール１５０Ｈの残留部分を埋めるピラー状に形成されてもよい。別途に図示していないが、集積回路素子１は、集積回路素子１の製造工程において構造的な安定性を確保するためのダミーチャネル構造物をさらに含んでもよい。前記ダミーチャネル構造物は、複数のチャネル構造物１５０と類似した構造を有する。
【００２９】
ゲート絶縁層１５２は、ゲート電極１２０からチャネル層１５４へ順次に形成されたブロッキング誘電膜１５２ａ、電荷保存膜１５２ｂ及びトンネリング誘電膜１５２ｃを含む構造を有する。ブロッキング誘電膜１５２ａは、シリコン酸化物、シリコン窒化物またはシリコン酸化物よりも誘電率がさらに高い金属酸化物からなる。前記金属酸化物は、ハフニウム酸化物、アルミニウム酸化物、ジルコニウム酸化物、タンタル酸化物、またはこれらの組み合わせからなる。電荷保存膜１５２ｂは、ポリシリコン、または不純物がドーピングされたポリシリコンからなる。一部の実施形態において、電荷保存膜１５２ｂは、シリコン窒化物、ボロン窒化物またはシリコン・ボロン窒化物からなる電荷トラップ膜であってもよい。トンネリング誘電膜１５２ｃは、シリコン酸化物、ハフニウム酸化物、アルミニウム酸化物、ジルコニウム酸化物、タンタル酸化物などを含む。
【００３０】
最上部の少なくとも二つのゲート電極１２０ｃ，１２０ｄは、ストリング分離絶縁層１６０により、それぞれ平面的に少なくとも二本のラインに分離される。例えば、ワードラインカット領域ＷＬＣと、中間のワードラインカット領域ＷＬＣＡとの間、または一対のワードラインカット領域ＷＬＣの間で、ストリング選択ラインカット領域ＳＬＣが、第２水平方向（Ｙ方向）に延び、ストリング選択ラインカット領域ＳＬＣ内に、ストリング分離絶縁層１６０が配置される。したがって、消去制御ラインＥＣＬ、及びストリング選択ラインＳＳＬそれぞれは、ワードラインＷＬに比べて、第１水平方向（Ｘ方向）に狭い幅を有する。消去制御ラインＥＣＬ及びストリング選択ラインＳＳＬそれぞれの第１水平方向（Ｘ方向）への幅は、ワードラインＷＬの第１水平方向（Ｘ方向）への幅の１／２よりも狭い。例えば、一本のワードラインＷＬが有する第１水平方向（Ｘ方向）への幅に対して、物理的に分離された二本の消去制御ラインＥＣＬ、及び二本のストリング選択ラインＳＳＬが配置される。
【００３１】
一部の実施形態において、消去制御ラインＥＣＬ及びストリング選択ラインＳＳＬそれぞれの第１水平方向（Ｘ方向）への幅は、実質的に同じである。しかし、ストリング分離絶縁層１６０が、基板１１０の方に、第１水平方向（Ｘ方向）への幅が漸減するテーパーされた形状で延びる場合、消去制御ラインＥＣＬの第１水平方向（Ｘ方向）への幅が、ストリング選択ラインＳＳＬの第１水平方向（Ｘ方向）への幅よりも少し小さい値を有している。
【００３２】
複数のビットラインＢＬは、第２水平方向（Ｙ方向）に沿って互いにほぼ一定の間隔を有し、第１水平方向（Ｘ方向）に沿って延びる。複数のビットラインＢＬは、複数のチャネル構造物１５０と電気的に連結される。例えば、複数のビットラインＢＬと、複数のチャネル構造物１５０とは、複数のチャネル構造物１５０が有する導電プラグ１５８上に配置される導電性スタッド１８４、及び導電性スタッド１８４とビットラインＢＬとの間に配置される上部導電ビア１８８を介して電気的に連結される。一部の実施形態において、互いに隣接する一対のビットラインＢＬが、第１水平方向（Ｘ方向）に沿って配列された複数のチャネル構造物１５０と、導電性スタッド１８４及び上部導電ビア１８８を介して交互に連結されているが、それに限定されず、複数のチャネル構造物１５０の配列方式、チャネル構造物１５０の水平幅、及び／またはビットラインＢＬの水平幅などを考慮して、複数のチャネル構造物１５０と複数のビットラインＢＬとは、多様な方式により連結されてもよい。
【００３３】
複数のゲート電極１２０と、複数の駆動トランジスタＴＲとは、複数の連結配線１９０により電気的に連結される。複数のゲート電極１２０と、複数の連結配線１９０とは、連結領域ＩＲの複数のゲート電極１２０の部分上に連結される下部導電ビア１８２、及び下部導電ビア１８２と連結配線１９０との間に配置される導電性スタッド１８４を介して電気的に連結される。
【００３４】
複数の駆動トランジスタＴＲは、複数のゲート電極１２０と最初に連結されるトランジスタである。複数の駆動トランジスタＴＲと、複数のゲート電極１２０との間は、下部導電ビア１８２、導電性スタッド１８４、複数の連結配線１９０、及び複数の連結配線１９０と、複数の駆動トランジスタＴＲとを連結する導電性ビアプラグ（図示せず）のような導電性経路を介してのみ連結される。
【００３５】
連結領域ＩＲにおいて階段状に配置されるゲート電極１２０の一側の端部は、下部導電ビア１８２と連結されるパッド層と称する。複数のゲート電極１２０の前記パッド層上に形成される複数の下部導電ビア１８２の垂直方向（Ｚ方向）への高さは、複数のゲート電極１２０それぞれの垂直位置によって異なっている。複数の連結配線１９０は、複数のゲート電極１２０の前記パッド層上から、複数の駆動トランジスタＴＲまで延びる。
【００３６】
複数の連結配線１９０は、共通連結配線１９０Ｘ、延長連結配線１９０Ｅ、ストリング連結配線１９０Ｓ、及びゲート連結配線１９０Ｗを含む。共通連結配線１９０Ｘ及び延長連結配線１９０Ｅは、消去制御ラインＥＣＬと連結され、ストリング連結配線１９０Ｓは、ストリング選択ラインＳＳＬと連結され、ゲート連結配線１９０Ｗは、ワードラインＷＬまたは接地選択ラインＧＳＬと連結される。
【００３７】
駆動トランジスタＴＲは、ワードラインＷＬと連結されるワードライン駆動トランジスタＴＲ−Ｗ、ストリング選択ラインＳＳＬと連結されるストリング選択駆動トランジスタＴＲ−Ｓ、及び消去制御ラインＥＣＬと連結される消去制御駆動トランジスタＴＲ−Ｅを含む。
【００３８】
ワードライン駆動トランジスタＴＲ−Ｗは、ゲート連結配線１９０Ｗを介して、ワードラインＷＬと連結される。図１には、ワードライン駆動トランジスタＴＲ−Ｗ及びゲート連結配線１９０Ｗが一つずつだけ示されているが、それは、図示の便宜上のためのものであり、集積回路素子１は、垂直方向（Ｚ方向）に相異なるレベルに位置する複数のワードラインＷＬそれぞれに連結される複数のワードライン駆動トランジスタＴＲ−Ｗ、及び複数のゲート連結配線１９０Ｗを含み得る。
【００３９】
駆動トランジスタＴＲは、接地選択ラインＧＳＬと連結される接地選択駆動トランジスタをさらに含み、複数の連結配線１９０は、前記接地選択駆動トランジスタと、接地選択ラインＧＳＬとを電気的に連結する接地選択連結配線をさらに含むが、接地選択ラインＧＳＬと連結される前記接地選択連結配線、及び前記接地選択駆動トランジスタは、ワードラインＷＬと連結されるゲート連結配線１９０Ｗ、及びワードライン駆動トランジスタＴＲ−Ｗとほぼ類似したところ、別途の図示及び説明は省略する。
【００４０】
ストリング選択駆動トランジスタＴＲ−Ｓは、ストリング連結配線１９０Ｓを介して、ストリング選択ラインＳＳＬと連結される。集積回路素子１は、物理的に分離された複数のストリング選択ラインＳＳＬそれぞれに連結される複数のストリング連結配線１９０Ｓ、及び複数のストリング選択駆動トランジスタＴＲ−Ｓを含む。
【００４１】
消去制御駆動トランジスタＴＲ−Ｅは、共通連結配線１９０Ｘ及び延長連結配線１９０Ｅを介して、複数の消去制御ラインＥＣＬと連結される。共通連結配線１９０Ｘ及び延長連結配線１９０Ｅを、共に消去制御連結配線と称する。
【００４２】
ゲート連結配線１９０Ｗ、ストリング連結配線１９０Ｓ及び延長連結配線１９０Ｅは、第１水平方向（Ｘ方向）及び／または第２水平方向（Ｙ方向）に延びるが、図１に示したゲート連結配線１９０Ｗ、ストリング連結配線１９０Ｓ及び延長連結配線１９０Ｅが延びる形状は、例示的なものであり、それらに限定されない。
【００４３】
物理的に分離された複数のストリング選択ラインＳＳＬが、それぞれ物理的に分離されたストリング連結配線１９０Ｓを介して、それぞれ別々のストリング選択駆動トランジスタＴＲ−Ｓと連結されるのに対し、物理的に分離された複数の消去制御ラインＥＣＬのうち少なくとも二本は、一本の前記消去制御連結配線、すなわち、互いに連結される一本の共通連結配線１９０Ｘ、及び一本の延長連結配線１９０Ｅにより、一つの消去制御駆動トランジスタＴＲ−Ｅと連結される。共通連結配線１９０Ｘは、ビットラインＢＬの延長方向である第１水平方向（Ｘ方向）に延び、少なくとも二本の消去制御ラインＥＣＬを電気的に連結する。すなわち、共通連結配線１９０Ｘは、前記消去制御連結配線のうち、第１水平方向（Ｘ方向）に延び、少なくとも二本の消去制御ラインＥＣＬを電気的に連結する部分である。例えば、共通連結配線１９０Ｘは、連結領域ＩＲ上の複数の消去制御ラインＥＣＬの一側の端部、すなわち、パッド層上に沿って第１水平方向（Ｘ方向）に延び、一つのブロックにある複数の消去制御ラインＥＣＬを電気的に連結する。
【００４４】
例えば、同じ個数の物理的に分離されたストリング選択ラインＳＳＬに対応するストリング選択駆動トランジスタＴＲ−Ｓの個数は、同じ個数の物理的に分離された消去制御ラインＥＣＬに対応する消去制御駆動トランジスタＴＲ−Ｅの個数よりも多い。
【００４５】
本発明による集積回路素子１は、複数のストリング選択トランジスタＳＳＴを個別に駆動させるための複数のストリング選択駆動トランジスタＴＲ−Ｓを有しているので、複数のメモリセルストリングＭＳそれぞれを個別に動作させることが可能であり、複数の消去制御トランジスタＥＣＴのうち少なくとも二つを共に駆動させるために、少なくとも二本の消去制御ラインＥＣＬを電気的に連結し、第１水平方向（Ｘ方向）に延びる共通連結配線１９０Ｘ、及び共通連結配線１９０Ｘと消去制御駆動トランジスタＴＲ−Ｅとを連結する延長連結配線１９０Ｅを含む。
【００４６】
したがって、共通連結配線１９０Ｘ及び延長連結配線１９０Ｅからなる消去制御連結配線の本数を最小化して、連結配線１９０を配置するための面積、及び消去制御駆動トランジスタＴＲ−Ｅが占める面積を最小化することが可能であるので、集積回路素子１の面積を増加させないか、または最小限に増加させ、かつ集積回路素子１が有する複数のメモリセルＭＣを容易に制御することができる。
【００４７】
図３Ａは、本発明の技術的思想による実施形態による集積回路素子が有するメモリセルアレイの等価回路図であり、図３Ｂは、本発明の技術的思想による実施形態による集積回路素子の断面図である。具体的には、図３Ｂは、消去制御ラインＥＣＬを電気的に連結する共通連結配線１９０Ｘａに沿って切断した断面図である。図３Ａ及び図３Ｂについての内容のうち、図１ないし図２Ｃと重複する説明は省略する。
【００４８】
図３Ａ及び図３Ｂを共に参照すれば、集積回路素子１ａは、複数の連結配線１９０ａを含む。複数の連結配線１９０ａは、共通連結配線１９０Ｘａ、延長連結配線１９０Ｅ（図１を参照）、ストリング連結配線１９０Ｓ及びゲート連結配線１９０Ｗを含む。共通連結配線１９０Ｘａ、及び延長連結配線１９０Ｅは、消去制御ラインＥＣＬと連結され、ストリング連結配線１９０Ｓは、ストリング選択ラインＳＳＬと連結され、ゲート連結配線１９０Ｗは、ワードラインＷＬまたは接地選択ラインＧＳＬと連結される。共通連結配線１９０Ｘａ及び延長連結配線１９０Ｅを、共に消去制御連結配線と称する。
【００４９】
共通連結配線１９０Ｘａは、ビットラインＢＬ（図１を参照）の延長方向である第１水平方向（Ｘ方向）に延び、少なくとも二本の消去制御ラインＥＣＬを電気的に連結する。すなわち、共通連結配線１９０Ｘａは、前記消去制御連結配線のうち、第１水平方向（Ｘ方向）に延び、少なくとも二本の消去制御ラインＥＣＬを電気的に連結する部分である。例えば、複数の共通連結配線１９０Ｘａが、第１水平方向（Ｘ方向）に延び、各共通連結配線１９０Ｘａが、一つのブロックにある複数の消去制御ラインＥＣＬのうち少なくとも二本の消去制御ラインＥＣＬを電気的に連結する。
【００５０】
図１ないし図２Ｃに示す共通連結配線１９０Ｘは、一つのブロックにある複数の消去制御ラインＥＣＬを共に電気的に連結する。しかし、図３Ａ及び図３Ｂに示す共通連結配線１９０Ｘａは、第１水平方向（Ｘ方向）に沿って物理的に分離された少なくとも二本の共通連結配線１９０Ｘａが、一つのブロックにある複数の消去制御ラインＥＣＬのうち、相異なる少なくとも二本の消去制御ラインＥＣＬをそれぞれ電気的に連結する。
【００５１】
また、第１水平方向（Ｘ方向）に沿って物理的に分離された少なくとも二本の共通連結配線１９０Ｘａそれぞれは、少なくとも二つの消去制御駆動トランジスタＴＲ−Ｅ（図１を参照）それぞれに連結される。
【００５２】
図４Ａは、本発明の技術的思想による実施形態による集積回路素子が有するメモリセルアレイの等価回路図であり、図４Ｂ及び図４Ｃは、それぞれ本発明の技術的思想による実施形態による集積回路素子の断面図である。具体的には、図４Ｂ及び図４Ｃは、それぞれ上部消去制御ラインＥＣＬ−Ｕを電気的に連結する共通連結配線１９０Ｘに沿って切断した断面図である。図４Ａないし図４Ｃについての内容のうち、図１ないし図３Ｂと重複する説明は省略する。
【００５３】
図４Ａないし図４Ｃを共に参照すれば、集積回路素子２，２ａは、複数のゲート電極１２０を含む。複数のメモリセルストリングＭＳそれぞれは、互いに直列に連結される下部消去制御トランジスタＥＣＴ−Ｄ、接地選択トランジスタＧＳＴ、複数のメモリセルＭＣ、ストリング選択トランジスタＳＳＴ、及び上部消去制御トランジスタＥＣＴ−Ｕを備える。例示的な実施形態において、複数のゲート電極１２０は、メモリセルストリングＭＳを構成する少なくとも一本の下部消去制御ラインＥＣＬ−Ｄ、少なくとも一本の接地選択ラインＧＳＬ、複数本のワードラインＷＬ、少なくとも一本のストリング選択ラインＳＳＬ、及び少なくとも一本の上部消去制御ラインＥＣＬ−Ｕに対応している。上部消去制御トランジスタＥＣＴ−Ｕのゲート端子は、上部消去制御ラインＥＣＬ−Ｕと連結され、下部消去制御トランジスタＥＣＴ−Ｄのゲート端子は、下部消去制御ラインＥＣＬ−Ｄと連結される。上部消去制御ラインＥＣＬ−Ｕ、及び上部消去制御トランジスタＥＣＴ−Ｕは、図１Ａないし図３Ｂで説明した消去制御ラインＥＣＬ、及び消去制御トランジスタＥＣＴとほぼ同様である。
【００５４】
例えば、最下部の少なくとも一つのゲート電極１２０ｄ−Ｄ，１２０ｄ−Ｄａは、少なくとも一本の下部消去制御ラインＥＣＬ−Ｄとして機能し、少なくとも一本の下部消去制御ラインＥＣＬ−Ｄとして機能する少なくとも一つのゲート電極１２０ｄ−Ｄ，１２０ｄ−Ｄａの上部の少なくとも一つのゲート電極１２０ａは、接地選択ラインＧＳＬとして機能し、最上部の少なくとも一つのゲート電極１２０ｄ−Ｕは、上部消去制御ラインＥＣＬ−Ｕとして機能し、上部消去制御ラインＥＣＬ−Ｕとして機能する最上部の少なくとも一つのゲート電極１２０ｄ−Ｕの下部の少なくとも一つのゲート電極１２０ｃは、ストリング選択ラインＳＳＬとして機能し、残りの複数のゲート電極１２０ｂは、ワードラインＷＬとして機能している。
【００５５】
最上部の少なくとも二つのゲート電極１２０ｃ，１２０ｄ−Ｕは、ストリング分離絶縁層１６０により、それぞれ平面的に少なくとも二本のラインに分離される。例えば、ワードラインカット領域ＷＬＣと、中間のワードラインカット領域ＷＬＣＡとの間、または一対のワードラインカット領域ＷＬＣの間で、ストリング選択ラインカット領域ＳＬＣが、第２水平方向（Ｙ方向）に延び、ストリング選択ラインカット領域ＳＬＣ内に、ストリング分離絶縁層１６０が配置される。したがって、上部消去制御ラインＥＣＬ−Ｕ及びストリング選択ラインＳＳＬそれぞれは、ワードラインＷＬに比べて、第１水平方向（Ｘ方向）に狭い幅を有している。上部消去制御ラインＥＣＬ−Ｕ及びストリング選択ラインＳＳＬそれぞれの第１水平方向（Ｘ方向）への幅は、ワードラインＷＬの第１水平方向（Ｘ方向）への幅の１／２よりも狭い。例えば、一本のワードラインＷＬが有する第１水平方向（Ｘ方向）への幅に対して、物理的に分離された二本の上部消去制御ラインＥＣＬ−Ｕ、及び二本のストリング選択ラインＳＳＬが配置される。
【００５６】
図４Ｂを参照すれば、集積回路素子２が有する最下部の少なくとも一つのゲート電極１２０ｄ−Ｄは、最下部の少なくとも一つのゲート電極１２０ｄ−Ｄの上部の少なくとも二つのゲート電極１２０ａ，１２０ｂと、第１水平方向（Ｘ方向）に実質的に同じ幅を有している。例えば、一本のワードラインＷＬが有する第１水平方向（Ｘ方向）への幅に対して、物理的に分離された一本の下部消去制御ラインＥＣＬ−Ｄが配置される。
【００５７】
しかし、ワードラインカット領域ＷＬＣ、及び／または中間のワードラインカット領域ＷＬＣＡが、基板１１０に延び、第１水平方向（Ｘ方向）への幅が漸減するテーパーされた形状を有する場合、下部消去制御ラインＥＣＬ−Ｄの第１水平方向（Ｘ方向）への幅が、ワードラインＷＬの第１水平方向（Ｘ方向）への幅よりも少し大きい値を有している。
【００５８】
図４Ｃを参照すれば、集積回路素子２ａが有する最下部の少なくとも一つのゲート電極１２０ｄ−Ｄａは、それぞれ平面的に少なくとも二本のラインに分離される。下部消去制御ラインＥＣＬ−Ｄは、ワードラインＷＬに比べて、第１水平方向（Ｘ方向）に狭い幅を有している。下部消去制御ラインＥＣＬ−Ｄの第１水平方向（Ｘ方向）への幅は、ワードラインＷＬの第１水平方向（Ｘ方向）への幅の１／２よりも狭い。例えば、一本のワードラインＷＬが有する第１水平方向（Ｘ方向）への幅に対して、物理的に分離された二本の下部消去制御ラインＥＣＬ−Ｄが配置される。
【００５９】
再び図４Ａないし図４Ｃを共に参照すれば、共通連結配線１９０Ｘは、第１水平方向（Ｘ方向）に延び、一つのブロックにある複数の上部消去制御ラインＥＣＬ−Ｕを電気的に連結する。一つのブロックにある複数の下部消去制御ラインＥＣＬ−Ｄは、電気的に連結される。一部の実施形態において、一つのブロックにある複数の下部消去制御ラインＥＣＬ−Ｄは、一つのブロックにある複数の上部消去制御ラインＥＣＬ−Ｕを電気的に連結する共通連結配線１９０Ｘと類似した連結配線により、電気的に連結されてもよい。他の一部の実施形態において、一つのブロックにある複数の下部消去制御ラインＥＣＬ−Ｄは、基板１１０内に形成された導電性領域により、電気的に連結されてもよい。
【００６０】
電気的に連結される上部消去制御トランジスタＥＣＴ−Ｕの個数と、電気的に連結される下部消去制御トランジスタＥＣＴ−Ｄの個数とは同じである。
【００６１】
例えば、図４Ｂに示す集積回路素子２は、水平方向に沿って物理的に四本に分離された上部消去制御ラインＥＣＬ−Ｕが電気的に連結され、水平方向に沿って分離された二本の下部消去制御ラインＥＣＬ−Ｄが電気的に連結され、物理的に分離された一本の下部消去制御ラインＥＣＬ−Ｄに連結される下部消去制御トランジスタＥＣＴ−Ｄの個数は、物理的に分離された一本の上部消去制御ラインＥＣＬ−Ｕに連結される上部消去制御トランジスタＥＣＴ−Ｕの個数の二倍である。
【００６２】
例えば、図４Ｃに示す集積回路素子２ａは、水平方向に沿って物理的に四本に分離された上部消去制御ラインＥＣＬ−Ｕが電気的に連結され、水平方向に沿って分離された四本の下部消去制御ラインＥＣＬ−Ｄが電気的に連結され、物理的に分離された一本の下部消去制御ラインＥＣＬ−Ｄに連結される下部消去制御トランジスタＥＣＴ−Ｄの個数と、物理的に分離された一本の上部消去制御ラインＥＣＬ−Ｕに連結される上部消去制御トランジスタＥＣＴ−Ｕの個数とは同じである。
【００６３】
図５ないし図７は、それぞれ本発明の技術的思想による実施形態による集積回路素子が有するメモリセルアレイの等価回路図である。
【００６４】
図５を参照すれば、集積回路素子２ｂにおいて電気的に連結される上部消去制御トランジスタＥＣＴ−Ｕの個数は、電気的に連結される下部消去制御トランジスタＥＣＴ−Ｄの個数よりも多い。例えば、電気的に連結される上部消去制御トランジスタＥＣＴ−Ｕの個数は、電気的に連結される下部消去制御トランジスタＥＣＴ−Ｄの個数の二倍、またはそれ以上である。
【００６５】
例えば、図５に示す集積回路素子２ｂが有する一つのブロックにある上部消去制御ラインＥＣＬ−Ｕは、図４Ａ及び図４Ｂに示す集積回路素子２，２ａが有する上部消去制御ラインＥＣＬ−Ｕと同様に、水平方向に沿って四本に物理的に分離されるものの、電気的に連結される。例えば、図５に示す集積回路素子２ｂが有する一つのブロックにある下部消去制御ラインＥＣＬ−Ｄは、図４Ｂに示す集積回路素子２が有する下部消去制御ラインＥＣＬ−Ｄと同様に、水平方向に沿って二本に物理的に分離されるものの、電気的に連結されるか、または図４Ｃに示す集積回路素子２ａが有する下部消去制御ラインＥＣＬ−Ｄと同様に、水平方向に沿って四本に物理的に分離されるものの、電気的に連結される。
【００６６】
図６を参照すれば、集積回路素子２ｃにおいて、電気的に連結される上部消去制御トランジスタＥＣＴ−Ｕの個数は、電気的に連結される下部消去制御トランジスタＥＣＴ−Ｄの個数よりも少ない。例えば、電気的に連結される下部消去制御トランジスタＥＣＴ−Ｄの個数は、電気的に連結される上部消去制御トランジスタＥＣＴ−Ｕの個数の二倍、またはそれ以上である。
【００６７】
例えば、図６に示す集積回路素子２ｃが有する一つのブロックにある上部消去制御ラインＥＣＬ−Ｕは、図３Ａ及び図３Ｂに示す集積回路素子１ａが有する上部消去制御ラインＥＣＬ−Ｕと同様に、水平方向に沿って四本に物理的に分離されるが、相異なる二本ずつの上部消去制御ラインＥＣＬ−Ｕが電気的に連結される。
【００６８】
例えば、図６に示す集積回路素子２ｃが有する一つのブロックにある下部消去制御ラインＥＣＬ−Ｄは、図４Ｂに示す集積回路素子２が有する下部消去制御ラインＥＣＬ−Ｄと同様に、水平方向に沿って二本に物理的に分離されるものの、電気的に連結されるか、または図４Ｃに示す集積回路素子２ａが有する下部消去制御ラインＥＣＬ−Ｄと同様に、水平方向に沿って四本に物理的に分離されるものの、電気的に連結される。
【００６９】
図７を参照すれば、集積回路素子２ｄにおいて、電気的に連結される上部消去制御トランジスタＥＣＴ−Ｕの個数は、電気的に連結される下部消去制御トランジスタＥＣＴ−Ｄの個数と同じである。
【００７０】
例えば、図７に示す集積回路素子２ｄが有する一つのブロックにある上部消去制御ラインＥＣＬ−Ｕは、図３Ａ及び図３Ｂに示す集積回路素子１ａが有する上部消去制御ラインＥＣＬ−Ｕと同様に、水平方向に沿って四本に物理的に分離されるが、相異なる二本ずつの上部消去制御ラインＥＣＬ−Ｕが電気的に連結される。
【００７１】
例えば、図７に示す集積回路素子２ｄが有する一つのブロックにある下部消去制御ラインＥＣＬ−Ｄは、図４Ｂに示す集積回路素子２が有する下部消去制御ラインＥＣＬ−Ｄと同様に、水平方向に沿って二本に物理的に分離されており、電気的に連結されていないか、または図４Ｃに示す集積回路素子２ａが有する下部消去制御ラインＥＣＬ−Ｄと同様に、水平方向に沿って四本に物理的に分離されるが、相異なる二本ずつの下部消去制御ラインＥＣＬ−Ｄが電気的に連結される。
【００７２】
図８は、本発明の技術的思想による実施形態による集積回路素子の断面図である。具体的には、図８は、ビットラインＢＬに沿って切断した断面図である。図８についての内容のうち、図１ないし図７と重複する説明は省略する。
【００７３】
図８を参照すれば、集積回路素子３は、複数のゲート電極１２０を含む。最下部の少なくとも一つのゲート電極１２０ａは、接地選択ラインＧＳＬとして機能し、最上部の少なくとも一つのゲート電極１２０ｄは、消去制御ラインＥＣＬとして機能し、消去制御ラインＥＣＬとして機能する最上部の少なくとも一つのゲート電極１２０ｄの下部の少なくとも一つのゲート電極１２０ｃは、ストリング選択ラインＳＳＬとして機能し、ストリング選択ラインＳＳＬとして機能する最上部の少なくとも一つのゲート電極１２０ｃの下部の少なくとも一つのゲート電極１２０ｅは、ダミーワードラインＤＷＬであり、残りの複数のゲート電極１２０ｂは、ワードラインＷＬとして機能している。
【００７４】
一部の実施形態において、ダミーワードラインＤＷＬは、ストリング選択ラインＳＳＬと、ワードラインＷＬとの間に配置されて、ストリング選択ラインＳＳＬと、ワードラインＷＬとの間で生じる電気的な干渉を防止することができる。他の一部の実施形態において、ダミーワードラインＤＷＬは、ストリング選択ラインＳＳＬと、消去制御ラインＥＣＬとの間に配置されてもよいし、複数のゲート電極１２０のうち最上部の少なくとも一つであってもよい。
【００７５】
図９Ａないし図９Ｅは、図８の集積回路素子３のＩＸで表示した点線領域の拡大断面図である。
【００７６】
図９Ａを参照すれば、複数のチャネル構造物１５０は、チャネルホール１５０Ｈ内に配置される。チャネルホール１５０Ｈの内壁上に、ゲート絶縁層１５２とチャネル層１５４とが順次に配置され、チャネル層１５４上で、チャネルホール１５０Ｈの残留空間を埋める埋め込み絶縁層１５６が配置される。チャネルホール１５０Ｈの上側には、チャネル層１５４と接触し、チャネルホール１５０Ｈの入口を塞ぐ導電プラグ１５８が配置される。
【００７７】
ゲート絶縁層１５２は、ゲート電極１２０からチャネル層１５４へ順次に形成されたブロッキング誘電膜１５２ａ、電荷保存膜１５２ｂ及びトンネリング誘電膜１５２ｃを含む構造を有している。
【００７８】
ゲート絶縁層１５２の最上端は、複数のゲート電極１２０のうち、最上部のゲート電極１２０ｄの上面と同じレベルに位置している。ゲート絶縁層１５２の最上端と、チャネル層１５４の最上端とは同じレベルに位置している。導電プラグ１５８の最下端は、複数のゲート電極１２０のうち、最上部のゲート電極１２０ｄの上面と同じレベル、またはそれよりも低いレベルに位置している。
【００７９】
図９Ｂを参照すれば、ゲート絶縁層１５２の最上端は、複数のゲート電極１２０のうち、最上部のゲート電極１２０ｄの上面よりも高いレベルに位置している。ゲート絶縁層１５２の最上端よりも、チャネル層１５４の最上端は、低いレベルに位置している。導電プラグ１５８の最下端は、複数のゲート電極１２０のうち、最上部のゲート電極１２０ｄの上面と同じレベル、またはそれよりも低いレベルに位置している。
【００８０】
図９Ｃを参照すれば、ゲート絶縁層１５２の最上端は、複数のゲート電極１２０のうち、最上部のゲート電極１２０ｄの上面よりも高いレベルに位置している。複数のゲート電極１２０のうち、最上部のゲート電極１２０ｄの上面と、チャネル層１５４の最上端とは、同じレベル、または低いレベルに位置している。導電プラグ１５８の最下端は、複数のゲート電極１２０のうち、最上部のゲート電極１２０ｄの上面と同じレベル、またはそれよりも低いレベルに位置している。
【００８１】
図９Ｄを参照すれば、ゲート絶縁層１５２は、ブロッキング誘電膜１５２ａ、電荷保存膜１５２ｂ、トンネリング誘電膜１５２ｃ及びゲート誘電膜１５２ｄを含む構造を有している。
【００８２】
ブロッキング誘電膜１５２ａ、電荷保存膜１５２ｂ及びトンネリング誘電膜１５２ｃそれぞれの最上端は、複数のゲート電極１２０のうち、最上部のゲート電極１２０ｄの下面と、次の上部のゲート電極１２０ｃの上面との間のレベルに位置している。ゲート誘電膜１５２ｄは、複数のゲート電極１２０のうち、最上部のゲート電極１２０ｄの側面と対面している。最上部のゲート電極１２０ｄの側面と対面しているゲート誘電膜１５２ｄの厚さは、ブロッキング誘電膜１５２ａ、電荷保存膜１５２ｂ及びトンネリング誘電膜１５２ｃの水平方向への幅の合計である第２幅Ｗ２よりも小さい値を有している。
【００８３】
すなわち、複数のゲート電極１２０のうち、最上部のゲート電極１２０ｄ、すなわち、消去制御ラインＥＣＬの側面と対面しているゲート絶縁層１５２の部分の厚さである第１幅Ｗ１は、残りのゲート電極１２０、すなわち、ストリング選択ラインＳＳＬ、ダミーワードラインＤＷＬ及びワードラインＷＬの側面と対面しているゲート絶縁層１５２の部分の厚さである第２幅Ｗ２よりも小さい値を有している。
【００８４】
図９Ｅを参照すれば、ゲート絶縁層１５２は、ブロッキング誘電膜１５２ａ、電荷保存膜１５２ｂ、トンネリング誘電膜１５２ｃ及びゲート誘電膜１５２ｄを含む構造を有している。
【００８５】
ブロッキング誘電膜１５２ａ、電荷保存膜１５２ｂ及びトンネリング誘電膜１５２ｃそれぞれの最上端は、複数のゲート電極１２０のうち、最上部のワードラインＷＬの上面と、ダミーゲートラインＤＷＬの下面との間のレベルに位置している。ゲート誘電膜１５２ｄは、複数のゲート電極１２０のうち、消去制御ラインＥＣＬ、ストリング選択ラインＳＳＬ及びダミーワードラインＤＷＬの側面と対面している。ゲート誘電膜１５２ｄの水平方向への幅である第１幅Ｗ１ａ、すなわち、消去制御ラインＥＣＬ、ストリング選択ラインＳＳＬ及びダミーワードラインＤＷＬの側面と対面しているゲート誘電膜１５２ｄの厚さは、ブロッキング誘電膜１５２ａ、電荷保存膜１５２ｂ及びトンネリング誘電膜１５２ｃの水平方向への幅の合計である第２幅Ｗ２ａよりも小さい値を有している。
【００８６】
一部の実施形態において、ブロッキング誘電膜１５２ａ、電荷保存膜１５２ｂ及びトンネリング誘電膜１５２ｃそれぞれの最上端は、複数のゲート電極１２０のうち、ダミーゲートラインＤＷＬの上面と、ストリング選択ラインＳＳＬの下面との間のレベルに位置している。すなわち、ゲート誘電膜１５２ｄは、消去制御ラインＥＣＬ及びストリング選択ラインＳＳＬの側面と対面し、ブロッキング誘電膜１５２ａ、電荷保存膜１５２ｂ及びトンネリング誘電膜１５２ｃは、ワードラインＷＬ及びダミーワードラインＤＷＬの側面と対面している。
【００８７】
図９Ａないし図９Ｅには、消去制御ラインＥＣＬ、ストリング選択ラインＳＳＬ及びダミーワードラインＤＷＬがそれぞれ一本であるものと示しているが、それに限定されず、消去制御ラインＥＣＬ、ストリング選択ラインＳＳＬ及びダミーワードラインＤＷＬのうち少なくとも一つは複数本であってもよく、その場合、図９Ａないし図９Ｅで説明した消去制御ラインＥＣＬの上面、下面及び側面は、それぞれ複数の消去制御ラインＥＣＬのうち、最上側の消去制御ラインＥＣＬの上面、最下側の消去制御ラインＥＣＬの下面、及び複数の消去制御ラインＥＣＬの側面を意味し、ストリング選択ラインＳＳＬの上面、下面及び側面は、それぞれ複数のストリング選択ラインＳＳＬのうち、最上側のストリング選択ラインＳＳＬの上面、最下側のストリング選択ラインＳＳＬの下面、及び複数のストリング選択ラインＳＳＬの側面を意味し、ダミーワードラインＤＷＬの上面、下面及び側面は、それぞれ複数のダミーワードラインＤＷＬのうち、最上側のダミーワードラインＤＷＬの上面、最下側のダミーワードラインＤＷＬの下面、及び複数のダミーワードラインＤＷＬの側面を意味している。
【００８８】
図１０Ａは、本発明の技術的思想による実施形態による集積回路素子が有するメモリセルアレイの等価回路図であり、図１０Ｂは、本発明の技術的思想による実施形態による集積回路素子の主要構成要素を示す平面図であり、図１０Ｃは、本発明の技術的思想による実施形態による集積回路素子の断面図である。具体的には、図１０Ｃは、第２消去制御ラインＥＣＬ２を電気的に連結する第２共通連結配線１９０Ｘ２に沿って切断した断面図である。図１０Ａないし図１０Ｃについての内容のうち、図１ないし図９Ｅと重複する説明は省略する。
【００８９】
図１０Ａないし図１０Ｃを共に参照すれば、集積回路素子４は、少なくとも二本の消去制御ラインＥＣＬ、少なくとも一本のストリング選択ラインＳＳＬ、少なくとも一本のダミーワードラインＤＷＬ、複数本のワードラインＷＬ、及び少なくとも一本の接地選択ラインＧＳＬを含む。一部の実施形態において、集積回路素子４は、少なくとも二本のストリング選択ラインＳＳＬを含んでもよい。一部の実施形態において、集積回路素子４は、少なくとも二本のダミーワードラインＤＷＬを含んでもよい。
【００９０】
少なくとも二本の消去制御ラインＥＣＬは、複数のゲート電極１２０のうち、最上端の少なくとも二つのゲート電極１２０ｄである。例えば、少なくとも二本の消去制御ラインＥＣＬは、複数のゲート電極１２０のうち、次の上端のゲート電極１２０ｄである第１消去制御ラインＥＣＬ１と、最上端のゲート電極１２０ｄである第２消去制御ラインＥＣＬ２とからなる。複数のゲート電極１２０のうち、次の上端のゲート電極１２０ｄである第１消去制御ラインＥＣＬ１は、最上端のゲート電極１２０ｄである第２消去制御ラインＥＣＬ２よりも、第２水平方向（Ｙ方向）に沿ってメモリセル領域ＣＲからさらに遠く延びる。すなわち、周辺回路領域ＰＲに向かう第１消去制御ラインＥＣＬ１の端部は、第２消去制御ラインＥＣＬ２の端部に比べて、メモリセル領域ＣＲからさらに外側に延びる。
【００９１】
複数の連結配線１９０は、第１共通連結配線１９０Ｘ１、第２共通連結配線１９０Ｘ２、第１ストリング連結配線１９０Ｓ１、第２ストリング連結配線１９０Ｓ２及びゲート連結配線１９０Ｗを含む。
【００９２】
第１共通連結配線１９０Ｘ１及び第２共通連結配線１９０Ｘ２は、それぞれ第１消去制御ラインＥＣＬ１及び第２消去制御ラインＥＣＬ２と連結され、第１ストリング連結配線１９０Ｓ１及び第２ストリング連結配線１９０Ｓ２は、それぞれ第１ストリング選択ラインＳＳＬ１及び第２ストリング選択ラインＳＳＬ２と連結され、ゲート連結配線１９０Ｗは、ワードラインＷＬまたは接地選択ラインＧＳＬと連結される。
【００９３】
図１０Ｂには、第１ストリング選択ラインＳＳＬ１と連結される第１ストリング連結配線１９０Ｓ１について示していないが、第１ストリング連結配線１９０Ｓ１は、第２ストリング連結配線１９０Ｓ２と同様に、各第２ストリング選択ラインＳＳＬ２と、各ストリング選択駆動トランジスタＴＲ−Ｓとを連結するか、または垂直方向（Ｚ方向）にオーバーラップされる第２ストリング選択ラインＳＳＬ２と連結される第２ストリング連結配線１９０Ｓ２を共有して、ストリング選択駆動トランジスタＴＲ−Ｓと連結されることは当業者にとって自明である。
【００９４】
第１共通連結配線１９０Ｘ１が電気的に連結する第１消去制御トランジスタＥＣＴ１の個数と、第２共通連結配線１９０Ｘ２が電気的に連結する第２消去制御トランジスタＥＣＴ２の個数とは同じである。例えば、第１共通連結配線１９０Ｘ１及び第２共通連結配線１９０Ｘ２それぞれは、第１水平方向（Ｘ方向）に延び、一つのブロックにある複数の第１消去制御ラインＥＣＬ１、及び複数の第２消去制御ラインＥＣＬ２を電気的に連結することができる。
【００９５】
第１共通連結配線１９０Ｘ１及び第２共通連結配線１９０Ｘ２それぞれが、電気的に連結する第１消去制御トランジスタＥＣＴ１及び第２消去制御トランジスタＥＣＴ２の個数は、第１ストリング選択ラインＳＳＬ１及び第２ストリング選択ラインＳＳＬ２それぞれが、電気的に連結する第１ストリング選択トランジスタＳＳＴ１及び第２ストリング選択トランジスタＳＳＴ２の個数よりも多い。
【００９６】
図１１は、本発明の技術的思想による実施形態による集積回路素子が有するメモリセルアレイの等価回路図である。図１１を参照すれば、集積回路素子４ａは、少なくとも二本の消去制御ラインＥＣＬ、少なくとも一本のストリング選択ラインＳＳＬ、複数本のワードラインＷＬ、及び少なくとも一本の接地選択ラインＧＳＬを含む。一部の実施形態において、集積回路素子４ａは、少なくとも二本のストリング選択ラインＳＳＬを含んでもよい。
【００９７】
少なくとも二本の消去制御ラインＥＣＬは、複数のゲート電極１２０のうち、最上端の少なくとも二つのゲート電極１２０ｄである。例えば、少なくとも二本の消去制御ラインＥＣＬは、複数のゲート電極１２０のうち、次の上端のゲート電極１２０ｄである第１消去制御ラインＥＣＬ１と、最上端のゲート電極１２０ｄである第２消去制御ラインＥＣＬ２とからなる。
【００９８】
複数の連結配線１９０は、第１共通連結配線１９０Ｘ１ａ、第２共通連結配線１９０Ｘ２、第１ストリング連結配線１９０Ｓ１、第２ストリング連結配線１９０Ｓ２及びゲート連結配線１９０Ｗを含む。
【００９９】
第１共通連結配線１９０Ｘ１ａの形状は、図３Ｂに示す共通連結配線１９０Ｘａの形状と類似しており、第２共通連結配線１９０Ｘ２の形状は、図２Ｃに示す共通連結配線１９０Ｘの形状と類似している。
【０１００】
第１共通連結配線１９０Ｘ１ａが電気的に連結する第１消去制御トランジスタＥＣＴ１の個数は、第２共通連結配線１９０Ｘ２が電気的に連結する第２消去制御トランジスタＥＣＴ２の個数よりも少ない。例えば、複数の第１共通連結配線１９０Ｘ１ａが、第１水平方向（Ｘ方向）に延び、各第１共通連結配線１９０Ｘ１ａが、一つのブロックにある複数の第１消去制御ラインＥＣＬ１のうち、少なくとも二本の消去制御ラインＥＣＬを電気的に連結し、第２共通連結配線１９０Ｘ２は、第１水平方向（Ｘ方向）に延び、一つのブロックにある複数の第２消去制御ラインＥＣＬ２を電気的に連結する。
【０１０１】
第１共通連結配線１９０Ｘ１ａ及び第２共通連結配線１９０Ｘ２それぞれが、電気的に連結する第１消去制御トランジスタＥＣＴ１及び第２消去制御トランジスタＥＣＴ２の個数は、第１ストリング選択ラインＳＳＬ１及び第２ストリング選択ラインＳＳＬ２それぞれが、電気的に連結する第１ストリング選択トランジスタＳＳＴ１及び第２ストリング選択トランジスタＳＳＴ２の個数よりも多い。
【０１０２】
図１２は、本発明の技術的思想による実施形態による集積回路素子の断面図である。具体的には、図１２は、消去制御ラインＥＣＬａを電気的に連結する共通連結配線１９０Ｘに沿って切断した断面図である。図１２についての内容のうち、図１ないし図１１と重複する説明は省略する。
【０１０３】
図１２を参照すれば、集積回路素子５は、少なくとも一本の消去制御ラインＥＣＬａ、少なくとも二本のストリング選択ラインＳＳＬ、少なくとも一本のダミーワードラインＤＷＬ、複数本のワードラインＷＬ、及び少なくとも一本の接地選択ラインＧＳＬを含む。一部の実施形態において、集積回路素子５は、少なくとも二本のダミーワードラインＤＷＬを含んでもよい。
【０１０４】
消去制御ラインＥＣＬａの厚さである第１厚さＴ１は、ストリング選択ラインＳＳＬの厚さである第２厚さＴ２、ダミーゲートラインＤＷＬの厚さである第３厚さＴ３、及びゲートラインＷＬの厚さである第４厚さＴ４よりも大きい値を有している。一部の実施形態において、接地選択ラインＧＳＬの厚さである第５厚さＴ５は、第２厚さＴ２、第３厚さＴ３及び第４厚さＴ４よりも大きい値を有してもよい。一部の実施形態において、消去制御ラインＥＣＬａの厚さである第１厚さＴ１は、接地選択ラインＧＳＬの厚さである第５厚さＴ５よりも大きい値を有してもよい。他の一部の実施形態において、第１厚さＴ１と、第５厚さＴ５とは、ほぼ同じ値を有してもよい。
【０１０５】
図１３は、本発明の技術的思想による実施形態による集積回路素子の断面図である。図１３を参照すれば、集積回路素子６は、少なくとも一本の消去制御ラインＥＣＬ、少なくとも一本のストリング選択ラインＳＳＬ、少なくとも二本のダミーワードラインＤＷＬ、複数本のワードラインＷＬ、及び少なくとも一本の接地選択ラインＧＳＬを含む。
【０１０６】
少なくとも二本のダミーワードラインＤＷＬは、少なくとも一本の消去制御ラインＥＣＬと、少なくとも一本のストリング選択ラインＳＳＬとの間に位置している第１ダミーワードラインＤＷＬ１、及び少なくとも一本の消去制御ラインＥＣＬよりも上部に位置している第２ダミーワードラインＤＷＬ２を含む。一部の実施形態において、少なくとも二本のダミーワードラインＤＷＬは、少なくとも一本のストリング選択ラインＳＳＬと、複数本のワードラインＷＬとの間に位置している第３ダミーワードラインをさらに含んでもよい。
【０１０７】
図１４は、本発明の技術的思想による実施形態による集積回路素子のメモリセルアレイの等価回路図である。図１４を参照すれば、集積回路素子７は、第１ブロックＢＫ１及び第２ブロックＢＫ２を含む少なくとも二つのブロックを有する。
【０１０８】
複数の連結配線１９０ｂは、共通連結配線１９０Ｘｂ、ストリング連結配線１９０Ｓ及びゲート連結配線１９０Ｗを含む。共通連結配線１９０Ｘｂは、相異なるブロックの消去制御ラインＥＣＬの間、すなわち、第１ブロックＢＫ１にある消去制御ラインＥＣＬと、第２ブロックＢＫ２にある消去制御ラインＥＣＬとを共に連結する。例えば、共通連結配線１９０Ｘｂは、第１ブロックＢＫ１にある消去制御トランジスタＥＣＴと、第２ブロックＢＫ２にある消去制御トランジスタＥＣＴとを共に連結する。
【０１０９】
図１５は、本発明の技術的思想による実施形態による集積回路素子のメモリセルアレイの等価回路図である。図１５を参照すれば、集積回路素子７は、一般のブロックＢＫ−Ｎ、及びスペアブロックＢＫ−Ｓを含む少なくとも二つのブロックを有する。スペアブロックＢＫ−Ｓは、第１サブブロックＢＫ−Ｓ１及び第２サブブロックＢＫ−Ｓ２を含む少なくとも二つのサブブロックを有する。スペアブロックＢＫ−Ｓは、一般のブロックＢＫ−Ｎが有する複数のメモリセルストリングＭＳのうちいずれか一つに不良が生じる場合、不良が生じたメモリセルストリングＭＳを代替するメモリセルストリングＭＳを提供できる。
【０１１０】
一般のブロックＢＫ−Ｎの共通連結配線１９０Ｘは、図１ないし図２Ｃに示すものと同様に、一般のブロックＢＫ−Ｎが有する複数の消去制御トランジスタＥＣＴとを共に連結する。一方、スペアブロックＢＫ−Ｓの共通連結配線１９０Ｘａは複数個であり、各共通連結配線１９０Ｘａが、スペアブロックＢＫ−Ｓにある複数の消去制御トランジスタＥＣＴのうち、少なくとも二つの消去制御トランジスタＥＣＴを電気的に連結する。例えば、スペアブロックＢＫ−Ｓの複数の共通連結配線１９０Ｘａのうち一本は、第１サブブロックＢＫ−Ｓ１にある複数の消去制御トランジスタＥＣＴを全て電気的に連結し、他の一本は、第２サブブロックＢＫ−Ｓ２にある複数の消去制御トランジスタＥＣＴを全て電気的に連結する。
【０１１１】
図１６ないし図１８は、それぞれ本発明の技術的思想による実施形態による集積回路素子の断面図である。図１６ないし図１８についての内容のうち、図１ないし図１５と重複する説明は省略する。
【０１１２】
図１６ないし図１８を参照すれば、集積回路素子９，９ａ，９ｂは、下側部の第１スタック構造ＳＴ１、及び上側部の第２スタック構造ＳＴ２を含む複数のスタックを有する。
【０１１３】
集積回路素子９，９ａ，９ｂは、第１スタック構造ＳＴ１が有する複数のゲート電極１２０、及び複数のチャネルホール１５０Ｈの部分を先に形成した後、第１スタック構造ＳＴ１上に、第２スタック構造ＳＴ２が有する複数のゲート電極１２０、及び複数のチャネルホール１５０Ｈの部分を形成する。一部の実施形態において、複数のチャネル構造物１５０それぞれが含む絶縁層１５２、チャネル層１５４及び埋め込み絶縁層１５６は、第１スタック構造ＳＴ１が有する複数のチャネルホール１５０Ｈの部分内、及び第２スタック構造ＳＴ２が有する複数のチャネルホール１５０Ｈの部分内にわたって一体をなすように形成されてもよい。他の一部の実施形態において、複数のチャネル構造物１５０それぞれが含む絶縁層１５２、チャネル層１５４及び埋め込み絶縁層１５６は、第１スタック構造ＳＴ１が有する複数のチャネルホール１５０Ｈの部分内、及び第２スタック構造ＳＴ２が有する複数のチャネルホール１５０Ｈの部分内にそれぞれ別途に形成されてもよい。
【０１１４】
第１スタック構造ＳＴ１が有する複数のチャネルホール１５０Ｈの部分、及び第２スタック構造ＳＴ２が有する複数のチャネルホール１５０Ｈの部分それぞれは、水平方向（Ｘ方向またはＹ方向）への幅が、上側部分から下側部分へ行くにつれて狭くなるテーパーされた形状を有する。複数のチャネルホール１５０Ｈは、第１スタック構造ＳＴ１と、第２スタック構造ＳＴ２との境界で段差を有する。例えば、第１スタック構造ＳＴ１が有する複数のチャネルホール１５０Ｈの部分の最上端の水平方向（Ｘ方向またはＹ方向）への幅は、第２スタック構造ＳＴ２が有する複数のチャネルホール１５０Ｈの部分の最下端の幅よりも大きい値を有している。
【０１１５】
図１６を参照すれば、集積回路素子９において、第１スタック構造ＳＴ１が有する複数のチャネル構造物１５０と、第２スタック構造ＳＴ２が有する複数のチャネル構造物１５０それぞれが含む絶縁層１５２、チャネル層１５４及び埋め込み絶縁層１５６は直接的に連結される。
【０１１６】
第１スタック構造ＳＴ１は、上部消去制御ラインＥＣＬ−Ｕ１を有し、第２スタック構造ＳＴ２は、上部消去制御ラインＥＣＬ−Ｕ２を有している。一方、第１スタック構造ＳＴ１は、接地選択ラインＧＳＬを有し、ストリング選択ラインＳＳＬを有していなくてもよいし、第２スタック構造ＳＴ２は、ストリング選択ラインＳＳＬを有し、接地選択ラインＧＳＬを有していなくてもよい。
【０１１７】
第１水平方向（Ｘ方向）に沿って配置される第２スタック構造ＳＴ２の上部消去制御ラインＥＣＬ−Ｕ２の個数は、ストリング選択ラインＳＳＬの個数と同じであり、第１スタック構造ＳＴ１の上部消去制御ラインＥＣＬ−Ｕ１の個数よりも多い。
【０１１８】
図１７を参照すれば、集積回路素子９ａにおいて、第１スタック構造ＳＴ１が有する複数のチャネル構造物１５０と、第２スタック構造ＳＴ２が有する複数のチャネル構造物１５０との間には、連結導電プラグ１５８Ｍが配置される。例えば、連結導電プラグ１５８Ｍは、導電プラグ１５８と同じ物質からなる。
【０１１９】
第１スタック構造ＳＴ１は、上部消去制御ラインＥＣＬ−Ｕ１及び下部消去制御ラインＥＣＬ−Ｄ１を有し、第２スタック構造ＳＴ２は、上部消去制御ラインＥＣＬ−Ｕ２及び下部消去制御ラインＥＣＬ−Ｄ２を有している。一方、第１スタック構造ＳＴ１は、接地選択ラインＧＳＬを有し、ストリング選択ラインＳＳＬを有していなくてもよいし、第２スタック構造ＳＴ２は、ストリング選択ラインＳＳＬを有し、接地選択ラインＧＳＬを有していなくてもよい。
【０１２０】
集積回路素子９ａにおいて、第１水平方向（Ｘ方向）に沿って配置される第２スタック構造ＳＴ２の上部消去制御ラインＥＣＬ−Ｕ２の本数は、ストリング選択ラインＳＳＬの本数と同じであり、第２スタック構造ＳＴ２の下部消去制御ラインＥＣＬ−Ｄ２の本数、第１スタック構造ＳＴ１の上部消去制御ラインＥＣＬ−Ｕ１の本数、及び第１スタック構造ＳＴ１の下部消去制御ラインＥＣＬ−Ｄ１の本数それぞれよりも多い。例えば、第２スタック構造ＳＴ２の上部消去制御ラインＥＣＬ−Ｕ２の本数は、第２スタック構造ＳＴ２の下部消去制御ラインＥＣＬ−Ｄ２の本数、第１スタック構造ＳＴ１の上部消去制御ラインＥＣＬ−Ｕ１の本数、及び第１スタック構造ＳＴ１の下部消去制御ラインＥＣＬ−Ｄ１の本数それぞれの二倍である。一部の実施形態において、第１水平方向（Ｘ方向）に沿って配置される第２スタック構造ＳＴ２の上部消去制御ラインＥＣＬ−Ｕ２の本数と、第１スタック構造ＳＴ１の上部消去制御ラインＥＣＬ−Ｕ１の本数とは同じであってもよい。
【０１２１】
図１８を参照すれば、集積回路素子９ｂにおいて、第１水平方向（Ｘ方向）に沿って配置される第２スタック構造ＳＴ２の上部消去制御ラインＥＣＬ−Ｕ２の本数、及び第１スタック構造ＳＴ１の下部消去制御ラインＥＣＬ−Ｄ１の本数それぞれは、ストリング選択ラインＳＳＬの本数と同じであり、第２スタック構造ＳＴ２の下部消去制御ラインＥＣＬ−Ｄ２の本数、及び第１スタック構造ＳＴ１の上部消去制御ラインＥＣＬ−Ｕ１の本数それぞれよりも多い。例えば、第２スタック構造ＳＴ２の上部消去制御ラインＥＣＬ−Ｕ２の本数、及び第１スタック構造ＳＴ１の下部消去制御ラインＥＣＬ−Ｄ１の本数それぞれは、第２スタック構造ＳＴ２の下部消去制御ラインＥＣＬ−Ｄ２の本数、及び第１スタック構造ＳＴ１の上部消去制御ラインＥＣＬ−Ｕ１の本数それぞれの二倍である。
【０１２２】
一部の実施形態において、第１水平方向（Ｘ方向）に沿って配置される第１スタック構造ＳＴ１の下部消去制御ラインＥＣＬ−Ｄ１の本数と、接地選択ラインＧＳＬの本数とは同じであってもよい。一部の実施形態において、第１水平方向（Ｘ方向）に沿って配置される第２スタック構造ＳＴ２の上部消去制御ラインＥＣＬ−Ｕ２の本数と、第１スタック構造ＳＴ１の上部消去制御ラインＥＣＬ−Ｕ１の本数とは同じであってもよい。
【０１２３】
図１９は、本発明の技術的思想による実施形態による集積回路素子の断面図である。図１９を参照すれば、集積回路素子１０は、基板５０２上の第１レベルに形成された周辺回路領域５１４と、基板５０２上で、前記第１レベルよりも高い第２レベルに形成されたメモリセルアレイ領域５１２とを含む。ここで使われる用語“レベル”は、基板５０２から垂直方向（Ｚ方向）に沿う高さを意味している。基板５０２上で、前記第１レベルは、前記第２レベルよりも基板５０２にさらに近い。
【０１２４】
一部の実施形態において、基板５０２は、第１方向（Ｘ方向）及び第２方向（Ｙ方向）に延びる主面５０２Ｍを有し得る。基板５０２についてのより詳細な事項は、図２Ａないし図２Ｃを参照して、基板１１０について説明したところとほぼ同様である。
【０１２５】
基板５０２には、素子分離膜５０４により、周辺回路用の活性領域ＡＣが定義される。基板５０２の活性領域ＡＣ上には、周辺回路領域５１４を構成する複数のトランジスタＴＲが形成される。複数のトランジスタＴＲは、それぞれゲートＧ、ゲート誘電膜ＧＤ、及びソース／ドレイン領域ＳＤを含む。ゲートＧの両側壁は、絶縁スペーサ１０６により覆われ、ゲートＧ及び絶縁スペーサ１０６上に、エッチング停止膜１０８が形成される。エッチング停止膜１０８は、シリコン窒化物、シリコン酸窒化物などの絶縁物質を含む。
【０１２６】
エッチング停止膜１０８上に、複数の層間絶縁膜１１４Ａ，１１４Ｂ，１１４Ｃ，１１４Ｄが順次に積層される。複数の層間絶縁膜１１４Ａ，１１４Ｂ，１１４Ｃ，１１４Ｄは、シリコン酸化物、シリコン酸窒化物などを含む。周辺回路領域５１４は、複数のトランジスタＴＲに電気的に連結される多層配線構造６３０を含む。多層配線構造６３０は、複数の層間絶縁膜１１４Ａ，１１４Ｂ，１１４Ｃ，１１４Ｄにより互いに絶縁される。
【０１２７】
多層配線構造６３０は、基板５０２上に順次に積層され、互いに電気的に連結される第１コンタクト１１６Ａ、第１配線層１１８Ａ、第２コンタクト１１６Ｂ、第２配線層１１８Ｂ、第３コンタクト１１６Ｃ、及び第３配線層１１８Ｃを含む。
【０１２８】
周辺回路領域５１４上には、複数の層間絶縁膜１１４Ａ，１１４Ｂ，１１４Ｃ，１１４Ｄを覆う半導体層５２０が形成されている。半導体層５２０上には、メモリセルアレイ領域５１２が形成されている。メモリセルアレイ領域５１２は、図１ないし図１９を参照して、集積回路素子１，１ａ，２，２ａ，２ｂ，２ｃ，２ｄ，３，４，４ａ，５，６，７，８，９，９ａ，９ｂが有するメモリセルアレイ領域ＭＣＡについて説明したところとほぼ同様な構成を有している。
【０１２９】
集積回路素子１０において、メモリセルアレイ領域５１２と、周辺回路領域５１４とは、垂直方向（Ｚ方向）に延び、充填絶縁層１７２を貫通する少なくとも一つの連結プラグ１９５を介して、電気的に連結される。例えば、メモリセルアレイ領域５１２の共通連結配線１９０Ｘは、少なくとも一つの連結プラグ１９５を介して、周辺回路領域５１４と電気的に連結される。少なくとも一つの連結プラグ１９５は、多層配線構造６３０と電気的に連結される。例えば、少なくとも一つの連結プラグ１９５は、第３配線層１１８ｃと連結される。
【０１３０】
集積回路素子１０は、相異なる機能を有する第１レベルの半導体素子と、第２レベルの半導体素子とが、相異なるレベルで、互いに垂直にオーバーラップされるように積層された多重層素子構造を有している。これにより、メモリセルアレイ領域５１２で多層配線構造を構成する配線パターンの密度が過度に高くなることを防止することができ、集積回路素子の製造工程を単純化することが可能である。また、前記多層配線構造の金属配線層の積層数を減らすことにより、金属配線による物理的ストレスを減少させ、基板の反り現象を防止することが可能である。
【０１３１】
以上、本発明を望ましい実施形態を挙げて詳細に説明してきたが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内で、当該分野で通常の知識を持った者により様々な変形及び変更が可能である。
【産業上の利用可能性】
【０１３２】
本発明の、集積回路素子は、例えば、メモリ関連の技術分野に効果的に適用可能である。
【符号の説明】
【０１３３】
１，１ａ，２，２ａ，２ｂ，２ｃ，２ｄ，３，４，４ａ，５，６，７，８，９，９ａ，９ｂ，１０    集積回路素子
１２０    ゲート電極
１９０    連結配線
１９０Ｘ    共通連結配線
１９０Ｓ    ストリング連結配線
ＥＣＬ，ＥＣＬａ    消去制御ライン
ＳＳＬ    ストリング選択ライン
ＴＲ    駆動トランジスタ
ＴＲ−Ｅ    消去制御駆動トランジスタ
ＴＲ−Ｓ    ストリング選択駆動トランジスタ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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