(57)【要約】【課題】オン抵抗の低減を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられ、第１の面と、第２の面とを有し、第１導電型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間の第２導電型の第２の炭化珪素領域と、第１の炭化珪素領域と第１の面との間の、第２の炭化珪素領域と離間した第２導電型の第３の炭化珪素領域と、第２の炭化珪素領域と第１の面との間の、第１の電極と接する第１導電型の第４の炭化珪素領域と、第２の炭化珪素領域と第３の炭化珪素領域との間の、第１の炭化珪素領域よりも第１導電型不純物濃度の高い第１導電型の第５の炭化珪素領域と、第５の炭化珪素領域と第１の面との間の、第１の電極と接する第２導電型の第６の炭化珪素領域と、を有する炭化珪素層と、第２の炭化珪素領域と対向するゲート電極と、を備える。【選択図】図１
2020141113.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極と、
第２の電極と、
前記第１の電極と前記第２の電極との間に設けられ、前記第１の電極の側の第１の面と、前記第２の電極の側の第２の面とを有する炭化珪素層であって、
第１導電型の第１の炭化珪素領域と、
前記第１の炭化珪素領域と前記第１の面との間に設けられた第２導電型の第２の炭化珪素領域と、
前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第２の炭化珪素領域と離間した第２導電型の第３の炭化珪素領域と、
前記第２の炭化珪素領域と前記第１の面との間に設けられ、前記第１の電極と接する第１導電型の第４の炭化珪素領域と、
前記第２の炭化珪素領域と前記第３の炭化珪素領域との間に設けられ、前記第１の炭化珪素領域よりも第１導電型不純物濃度の高い第１導電型の第５の炭化珪素領域と、
前記第５の炭化珪素領域と前記第１の面との間に設けられ、前記第１の電極と接する第２導電型の第６の炭化珪素領域と、
を有する炭化珪素層と、
前記第２の炭化珪素領域と対向するゲート電極と、
前記ゲート電極と前記第２の炭化珪素領域との間に設けられたゲート絶縁層と、
を備える半導体装置。
【請求項２】
前記炭化珪素層は、前記第５の炭化珪素領域と前記第１の面との間、及び、前記第６の炭化珪素領域と前記第２の炭化珪素領域との間に設けられ、前記第１の電極と接し、前記第６の炭化珪素領域よりも第２導電型不純物濃度の低い第２導電型の第７の炭化珪素領域を有する請求項１記載の半導体装置。
【請求項３】
前記炭化珪素層は、前記第５の炭化珪素領域と前記第１の面との間、及び、前記第６の炭化珪素領域と前記第２の炭化珪素領域との間に設けられ、前記第１の電極と接する第１導電型の第８の炭化珪素領域を有する請求項１記載の半導体装置。
【請求項４】
前記第４の炭化珪素領域と接する前記第１の電極の第１の部分と、前記第６の炭化珪素領域と接する前記第１の電極の第２の部分とが、同一材料である請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
前記第６の炭化珪素領域の第２導電型不純物濃度は、前記第２の炭化珪素領域の前記ゲート電極と対向する部分の第２導電型不純物濃度よりも高い請求項１ないし請求項４いずれか一項記載の半導体装置。
【請求項６】
前記第５の炭化珪素領域と前記第６の炭化珪素領域との境界の前記第１の面からの距離は、５０ｎｍ以上２００ｎｍ以下である請求項１ないし請求項５いずれか一項記載の半導体装置。
【請求項７】
前記炭化珪素層は、前記第５の炭化珪素領域と前記第２の炭化珪素領域との間に設けられ、前記第５の炭化珪素領域よりも第１導電型不純物濃度の高い第１導電型の第９の炭化珪素領域を有する請求項１ないし請求項６いずれか一項記載の半導体装置。
【請求項８】
前記炭化珪素層は、前記第２の炭化珪素領域と前記第１の面との間に設けられ、前記第１の電極と接し、前記第２の炭化珪素領域よりも第２導電型不純物濃度の高い第２導電型の第１０の炭化珪素領域を有する請求項１ないし請求項７いずれか一項記載の半導体装置。
【請求項９】
前記第２の炭化珪素領域の一部は前記第１の面に接し、前記一部と前記ゲート電極が対向する請求項１ないし請求項８いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
次世代の半導体デバイス用の材料として炭化珪素が期待されている。炭化珪素はシリコンと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば、例えば、高耐圧、低損失かつ高温動作可能なＭｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）を実現することができる。
【０００３】
炭化珪素を用いた縦型のＭＯＳＦＥＴは、内蔵ダイオードとしてｐｎ接合ダイオード（ボディダイオード）として有する。例えば、ＭＯＳＦＥＴは誘導性負荷に接続されたスイッチング素子として用いられる。この場合、ＭＯＳＦＥＴのオフ時であっても、ボディダイオードを用いることで還流電流を流すことが可能となる。
【０００４】
しかし、バイポーラ動作するボディダイオードを用いて還流電流を流すと、キャリアの再結合エネルギーにより炭化珪素層中に積層欠陥が成長し、ＭＯＳＦＥＴのオン抵抗が増大するという問題がある。ＭＯＳＦＥＴのオン抵抗の増大は、ＭＯＳＦＥＴの信頼性の低下を招く。
【０００５】
例えば、ＭＯＳＦＥＴに内蔵ダイオードとしてユニポーラ動作するＳｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ（ＳＢＤ）を設けることで、炭化珪素層中の積層欠陥の抑制が可能となる。ＭＯＳＦＥＴにＳＢＤを設ける場合、ＳＢＤの形成がＭＯＳＦＥＴの微細化の妨げとなり、ＭＯＳＦＥＴのオン抵抗が増大するおそれがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第５７３９８１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、オン抵抗の低減を可能とする半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられ、前記第１の電極の側の第１の面と、前記第２の電極の側の第２の面とを有する炭化珪素層であって、第１導電型の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられた第２導電型の第２の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第２の炭化珪素領域と離間した第２導電型の第３の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の面との間に設けられ、前記第１の電極と接する第１導電型の第４の炭化珪素領域と、前記第２の炭化珪素領域と前記第３の炭化珪素領域との間に設けられ、前記第１の炭化珪素領域よりも第１導電型不純物濃度の高い第１導電型の第５の炭化珪素領域と、前記第５の炭化珪素領域と前記第１の面との間に設けられ、前記第１の電極と接する第２導電型の第６の炭化珪素領域と、を有する炭化珪素層と、前記第２の炭化珪素領域と対向するゲート電極と、前記ゲート電極と前記第２の炭化珪素領域との間に設けられたゲート絶縁層と、を備える。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態の半導体装置の模式断面図。
【図２】第１の実施形態の半導体装置の模式上面図。
【図３】第１の実施形態の半導体装置の等価回路図。
【図４】第１の実施形態の半導体装置の作用及び効果の説明図。
【図５】第１の実施形態の半導体装置の作用及び効果の説明図。
【図６】第１の実施形態の半導体装置の作用及び効果の説明図。
【図７】第２の実施形態の半導体装置の模式断面図。
【図８】第３の実施形態の半導体装置の模式断面図。
【図９】第４の実施形態の半導体装置の模式断面図。
【図１０】第５の実施形態の半導体装置の模式断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する場合がある。
【００１１】
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記がある場合、それらの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型不純物濃度が相対的に高く、ｎ−はｎよりもｎ型不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型不純物濃度が相対的に高く、ｐ−はｐよりもｐ型不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
【００１２】
なお、本明細書中、別段の記載がない限り、「不純物濃度」とは、反対導電型の不純物の濃度を補償した濃度を意味するものとする。すなわち、ｎ型の炭化珪素領域のｎ型不純物濃度とは、ｎ型不純物の濃度からｐ型不純物の濃度を引いた濃度を意味する。また、ｐ型の炭化珪素領域のｐ型不純物濃度とは、ｐ型不純物の濃度からｎ型不純物の濃度を引いた濃度を意味する。
【００１３】
不純物濃度は、例えば、Ｔｉｍｅ  ｏｆ  Ｆｌｉｇｈｔ−Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＴＯＦ−ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Ｓｃａｎｎｉｎｇ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さなどの距離は、例えば、ＴＯＦ−ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像とＡｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ（ＡＦＭ）像との合成画像から求めることが可能である。
【００１４】
（第１の実施形態）
第１の実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられ、第１の電極の側の第１の面と、第２の電極の側の第２の面とを有する炭化珪素層であって、第１導電型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられた第２導電型の第２の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられ、第２の炭化珪素領域と離間した第２導電型の第３の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に設けられ、第１の電極と接する第１導電型の第４の炭化珪素領域と、第２の炭化珪素領域と第３の炭化珪素領域との間に設けられ、第１の炭化珪素領域よりも第１導電型不純物濃度の高い第１導電型の第５の炭化珪素領域と、第５の炭化珪素領域と第１の面との間に設けられ、第１の電極と接する第２導電型の第６の炭化珪素領域と、を有する炭化珪素層と、第２の炭化珪素領域と対向するゲート電極と、ゲート電極と第２の炭化珪素領域との間に設けられたゲート絶縁層と、を備える。
【００１５】
図１は、第１の実施形態の半導体装置の模式断面図である。図２は、第１の実施形態の半導体装置の模式上面図である。図２は、炭化珪素層表面の炭化珪素領域のパターンを示す図である。図１は、図２のＡＡ’断面図である。
【００１６】
第１の実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ１００である。第１の実施形態のＭＯＳＦＥＴ１００は、例えば、ボディ領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ  Ｉｍｐｌａｎｔａｔｉｏｎ  ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。また、第１の実施形態の半導体装置は、内蔵ダイオードとしてＳＢＤを備える。
【００１７】
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ１００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
【００１８】
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０を備える。
【００１９】
炭化珪素層１０の中には、ｎ＋型のドレイン領域２２、ｎ−型のドリフト領域２４（第１の炭化珪素領域）、ｐ型の第１のボディ領域２６ａ（第２の炭化珪素領域）、ｐ型の第２のボディ領域２６ｂ（第３の炭化珪素領域）、ｐ型の第３のボディ領域２６ｃ、ｐ型の第４のボディ領域２６ｄ、ｎ＋型の第１のソース領域２８ａ（第４の炭化珪素領域）、ｎ＋型の第２のソース領域２８ｂ、ｎ＋型の第３のソース領域２８ｃ、ｎ＋型の第４のソース領域２８ｄ、ｐ＋型の第１のボディコンタクト領域３２ａ（第１０の炭化珪素領域）、ｐ＋型の第２のボディコンタクト領域３２ｂ、ｐ＋型の第３のボディコンタクト領域３２ｃ、ｐ＋型の第４のボディコンタクト領域３２ｄ、ｎ型のｎバリア領域３４（第５の炭化珪素領域）、ｐ型のｐバリア領域３６（第６の炭化珪素領域）、ｎ型の第１のＪＦＥＴ領域３８ａ、ｎ型の第２のＪＦＥＴ領域３８ｂを備える。
【００２０】
炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に設けられる。炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ−ＳｉＣである。
【００２１】
炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。以下、第１の面を表面、第２の面を裏面と称する場合がある。第１の面Ｐ１は、炭化珪素層１０のソース電極１２側に位置する。また、第２の面Ｐ２は、炭化珪素層１０のドレイン電極１４側に位置する。なお、以下、「深さ」とは、第１の面を基準として第２の面に向かう方向の深さを意味する。
【００２２】
第１の面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。また、第２の面Ｐ２は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
【００２３】
ｎ＋型のドレイン領域２２は、炭化珪素層１０の裏面側に設けられる。ドレイン領域２２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２２のｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００２４】
ｎ−型のドリフト領域２４は、ドレイン領域２２と第１の面Ｐ１との間に設けられる。ｎ−型のドリフト領域２４は、ソース電極１２とドレイン電極１４との間に設けられる。ｎ−型のドリフト領域２４は、ゲート電極１８とドレイン電極１４との間に設けられる。
【００２５】
ｎ−型のドリフト領域２４は、ドレイン領域２２上に設けられる。ドリフト領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２４のｎ型不純物濃度は、ドレイン領域２２のｎ型不純物濃度よりも低い。ドリフト領域２４のｎ型不純物濃度は、例えば、４×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下である。ドリフト領域２４の厚さは、例えば、５μｍ以上１５０μｍ以下である。
【００２６】
ｐ型の第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄは、ドリフト領域２４と第１の面Ｐ１との間に設けられる。第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄは、それぞれ離間している。第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄは、第１の方向に延びる。
【００２７】
第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄは、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
【００２８】
第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄのｐ型不純物濃度は、例えば、５×１０１７ｃｍ−３以上５×１０１９ｃｍ−３以下である。
【００２９】
第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄの深さは、例えば、０．５μｍ以上１．０μｍ以下である。
【００３０】
第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄは、ソース電極１２の電位に固定される。
【００３１】
第１のボディ領域２６ａは一部（図１中“Ｂ１”）が第１の面Ｐ１に接する。第１のボディ領域２６ａの一部Ｂ１とゲート電極１８が対向する。第１のボディ領域２６ａのゲート電極１８と対向する部分は、ＭＯＳＦＥＴ１００のチャネル領域となる。
【００３２】
第１のボディ領域２６ａの一部であるチャネル領域のｐ型不純物濃度は、例えば、チャネル領域の第２の面Ｐ２の側の第１のボディ領域２６ａのｐ型不純物濃度よりも低い。チャネル領域のｐ型不純物濃度は、例えば、１×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下である。
【００３３】
ｎ＋型の第１のソース領域２８ａは、第１のボディ領域２６ａと第１の面Ｐ１との間に設けられる。ｎ＋型の第２のソース領域２８ｂは、第２のボディ領域２６ｂと第１の面Ｐ１との間に設けられる。ｎ＋型の第３のソース領域２８ｃは、第３のボディ領域２６ｃと第１の面Ｐ１との間に設けられる。ｎ＋型の第４のソース領域２８ｄは、第４のボディ領域２６ｄと第１の面Ｐ１との間に設けられる。第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄは、第１の方向に延びる。
【００３４】
第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄは、例えば、リン（Ｐ）をｎ型不純物として含む。第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄのｎ型不純物濃度は、ドリフト領域２４のｎ型不純物濃度よりも高い。
【００３５】
第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄのｎ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄの深さは、第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄの深さよりも浅く、例えば、０．１μｍ以上０．３μｍ以下である。
【００３６】
第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄは、ソース電極１２に接する。第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄとソース電極１２との間のコンタクトは、例えば、オーミックコンタクトである。
【００３７】
第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄは、ソース電極１２の電位に固定される。
【００３８】
ｐ＋型の第１のボディコンタクト領域３２ａは、第１のボディ領域２６ａと第１の面Ｐ１との間に設けられる。ｐ＋型の第２のボディコンタクト領域３２ｂは、第２のボディ領域２６ｂと第１の面Ｐ１との間に設けられる。ｐ＋型の第３のボディコンタクト領域３２ｃは、第３のボディ領域２６ｃと第１の面Ｐ１との間に設けられる。ｐ＋型の第４のボディコンタクト領域３２ｄは、第４のボディ領域２６ｄと第１の面Ｐ１との間に設けられる。第１のボディコンタクト領域３２ａ、第２のボディコンタクト領域３２ｂ、第３のボディコンタクト領域３２ｃ、及び、第４のボディコンタクト領域３２ｄは、第１の方向に延びる。
【００３９】
第１のボディコンタクト領域３２ａ、第２のボディコンタクト領域３２ｂ、第３のボディコンタクト領域３２ｃ、及び、第４のボディコンタクト領域３２ｄのｐ型不純物の不純物濃度は、第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄのｐ型不純物の不純物濃度よりも高い。
【００４０】
第１のボディコンタクト領域３２ａ、第２のボディコンタクト領域３２ｂ、第３のボディコンタクト領域３２ｃ、及び、第４のボディコンタクト領域３２ｄは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のボディコンタクト領域３２ａ、第２のボディコンタクト領域３２ｂ、第３のボディコンタクト領域３２ｃ、及び、第４のボディコンタクト領域３２ｄのｐ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００４１】
第１のボディコンタクト領域３２ａ、第２のボディコンタクト領域３２ｂ、第３のボディコンタクト領域３２ｃ、及び、第４のボディコンタクト領域３２ｄの深さは、例えば、０．３μｍ以上０．６μｍ以下である。
【００４２】
第１のボディコンタクト領域３２ａ、第２のボディコンタクト領域３２ｂ、第３のボディコンタクト領域３２ｃ、及び、第４のボディコンタクト領域３２ｄは、ソース電極１２に接する。
る。
【００４３】
ｎ型のｎバリア領域３４は、第１のボディ領域２６ａと第２のボディ領域２６ｂとの間に設けられる。ｎバリア領域３４は、ドリフト領域２４と第１の面Ｐ１との間に設けられる。ｎバリア領域３４は、第１の方向に延びる。
【００４４】
ｎバリア領域３４、例えば、窒素（Ｎ）をｎ型不純物として含む。ｎバリア領域３４のｎ型不純物濃度は、例えば、ドリフト領域２４のｎ型不純物濃度よりも高い。
【００４５】
ｎバリア領域３４のｎ型不純物濃度は、例えば、５×１０１６ｃｍ−３以上２×１０１７ｃｍ−３以下である。
【００４６】
ｐ型のｐバリア領域３６は、ｎバリア領域３４と第１の面Ｐ１との間に設けられる。ｐバリア領域３６は、第１のボディ領域２６ａと第２のボディ領域２６ｂとの間に設けられる。ｐバリア領域３６は、第１の方向に延びる。
【００４７】
ｐバリア領域３６は、ソース電極１２に接する。ｐバリア領域３６と、ソース電極１２との間の接合はショットキー接合である。
【００４８】
ｐバリア領域３６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ｐバリア領域３６のｐ型不純物濃度は、例えば、１×１０１７ｃｍ−３以上２×１０１８ｃｍ−３以下である。
【００４９】
ｐバリア領域３６のｐ型不純物濃度は、例えば、第１のボディ領域２６ａのゲート電極１８に対向する部分のｐ型不純物濃度より高い。言い換えれば、ｐバリア領域３６のｐ型不純物濃度は、例えば、ＭＯＳＦＥＴ１００のチャネル領域のｐ型不純物濃度よりも高い。
【００５０】
ｎバリア領域３４とｐバリア領域３６との境界の第１の面Ｐ１からの距離（図１中“ｄ”）は、例えば、５０ｎｍ以上２００ｎｍ以下である。言い換えれば、ｐバリア領域３６の深さは、例えば、５０ｎｍ以上２００ｎｍ以下である。ドリフト領域２４よりもｎ型不純物濃度の高いｎバリア領域３４を設けることで、ｐバリア領域３６の深さを浅くすることが可能となる。
【００５１】
ソース電極１２、ｐバリア領域３６、ｎバリア領域３４、及び、ドリフト領域２４は、ＳＢＤを形成する。ソース電極１２がＳＢＤのアノード、ｐバリア領域３６、ｎバリア領域３４、及び、ドリフト領域２４はＳＢＤのカソードとして機能する。
【００５２】
ｎ型の第１のＪＦＥＴ領域３８ａは、第１のボディ領域２６ａと第３のボディ領域２６ｃとの間に設けられる。第１のＪＦＥＴ領域３８ａは、ドリフト領域２４と第１の面Ｐ１との間に設けられる。第１のＪＦＥＴ領域３８ａは、第１の方向に延びる。
【００５３】
ｎ型の第２のＪＦＥＴ領域３８ｂは、第２のボディ領域２６ｂと第４のボディ領域２６ｄとの間に設けられる。第２のＪＦＥＴ領域３８ｂは、ドリフト領域２４と第１の面Ｐ１との間に設けられる。第２のＪＦＥＴ領域３８ｂは、第１の方向に延びる。
【００５４】
ＭＯＳＦＥＴ１００がオン状態の時には、例えば、ソース電極１２から、第１のソース領域２８ａ、第１のボディ領域２６ａに形成されるチャネル、第１のＪＦＥＴ領域３８ａ、ドリフト領域２４、及び、ドレイン領域２２を通ってドレイン電極１４に電子が流れる。
【００５５】
第１のＪＦＥＴ領域３８ａ、及び、第２のＪＦＥＴ領域３８ｂは、例えば、窒素（Ｎ）をｎ型不純物として含む。第１のＪＦＥＴ領域３８ａ、及び、第２のＪＦＥＴ領域３８ｂのｎ型不純物濃度は、例えば、ドリフト領域２４のｎ型不純物濃度よりも高い。
【００５６】
第１のＪＦＥＴ領域３８ａ、及び、第２のＪＦＥＴ領域３８ｂのｎ型不純物濃度は、例えば、５×１０１６ｃｍ−３以上２×１０１７ｃｍ−３以下である。
【００５７】
ゲート電極１８は、炭化珪素層１０の第１の面Ｐ１の側に設けられる。ゲート電極１８は、第１の方向に延びる。ゲート電極１８は、第１の方向に直交する第２の方向に複数本、互いに並行に配置される。
【００５８】
ゲート電極１８は、導電層である。ゲート電極１８は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
【００５９】
ゲート電極１８は、例えば、第１のボディ領域２６ａの第１の面Ｐ１に接する一部Ｂ１と対向する。
【００６０】
ゲート絶縁層１６は、ゲート電極１８と、第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄとの間に設けられる。ゲート絶縁層１６は、ゲート電極１８と、第１のＪＦＥＴ領域３８ａ、及び、第２のＪＦＥＴ領域３８ｂとの間に設けられる。ゲート絶縁層１６は、ゲート電極１８と、第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄとの間に設けられる。
【００６１】
ゲート絶縁層１６は、例えば、第１のボディ領域２６ａの第１の面Ｐ１に接する一部Ｂ１と、ゲート電極１８との間に設けられる。
【００６２】
ゲート絶縁層１６は、例えば、酸化シリコンである。ゲート絶縁層１６には、例えば、Ｈｉｇｈ−ｋ絶縁材料（高誘電率絶縁材料）が適用可能である。
【００６３】
層間絶縁層２０は、ゲート電極１８上及び炭化珪素層１０上に設けられる。層間絶縁層２０は、例えば、酸化シリコンである。
【００６４】
ソース電極１２は、炭化珪素層１０に接する。ソース電極１２は、第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄに接する。ソース電極１２は、ｐバリア領域３６に接する。ソース電極１２は、第１のボディコンタクト領域３２ａ、第２のボディコンタクト領域３２ｂ、第３のボディコンタクト領域３２ｃ、及び、第４のボディコンタクト領域３２ｄに接する。
【００６５】
ソース電極１２は、シリサイド層１２ａとメタル層１２ｂとを有する。ソース電極１２が、炭化珪素層１０に接する部分はシリサイド層１２ａである。
【００６６】
シリサイド層１２ａは、第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄに接する。シリサイド層１２ａは、ｐバリア領域３６に接する。シリサイド層１２ａは、第１のボディコンタクト領域３２ａ、第２のボディコンタクト領域３２ｂ、第３のボディコンタクト領域３２ｃ、及び、第４のボディコンタクト領域３２ｄに接する。
【００６７】
ソース電極１２が第１のソース領域２８ａに接する第１の部分（図１中“Ｃ１”）と、ソース電極１２がｐバリア領域３６に接する第２の部分（図１中“Ｃ２”）は、同一材料である。第１の部分Ｃ１及び第２の部分は、いずれもシリサイド層１２ａである。
【００６８】
ソース電極１２のシリサイド層１２ａは、シリサイドを含む。シリサイド層１２ａは、例えば、ニッケルシリサイド又はチタンシリサイド又はである。
【００６９】
ソース電極１２と、第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄとの間のコンタクトは、シリサイド層１２ａを設けることでオーミックコンタクトとなる。
【００７０】
ソース電極１２のメタル層１２ｂは、金属を含む。メタル層１２ｂは、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
【００７１】
ドレイン電極１４は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１４は、ドレイン領域２２に接する。
【００７２】
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる少なくとも一つの材料を含む。
【００７３】
次に、第１の実施形態のＭＯＳＦＥＴ１００の作用及び効果について説明する。
【００７４】
図３は、第１の実施形態の半導体装置の等価回路図である。ソース電極１２とドレイン電極１４との間に、トランジスタに並列にｐｎダイオードとＳＢＤとが内蔵ダイオードとして接続される。第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄがｐｎ接合ダイオードのアノードであり、ドリフト領域２４がｐｎ接合ダイオードのカソードである。また、ソース電極１２がＳＢＤのアノードであり、ｐバリア領域３６、ｎバリア領域３４、及び、ドリフト領域２４がＳＢＤのカソードとなる。
【００７５】
例えば、ＭＯＳＦＥＴ１００が、誘導性負荷に接続されたスイッチング素子として用いられる場合を考える。ＭＯＳＦＥＴ１００のオフ時に、誘導性負荷に起因する負荷電流により、ソース電極１２がドレイン電極１４に対し正となる電圧が印加される場合がある。この場合、内蔵ダイオードに順方向電流が流れる。この状態は、逆導通状態とも称される。
【００７６】
ＳＢＤに順方向電流が流れ始める順方向電圧（Ｖｆ）は、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）よりも低い。したがって、最初に、ＳＢＤに順方向電流が流れる。
【００７７】
ＳＢＤの順方向電圧（Ｖｆ）は、例えば、１．０Ｖ以上２．０Ｖ未満である。ｐｎ接合ダイオードの順方向電圧（Ｖｆ）は、例えば、２．０Ｖ以上３．０Ｖ以下である。
【００７８】
ＳＢＤはユニポーラ動作をする。このため、順方向電流が流れても、キャリアの再結合エネルギーにより炭化珪素層１０中に積層欠陥が成長することはない。
【００７９】
図４は、第１の実施形態の半導体装置の作用及び効果の説明図である。図４は、比較形態のＭＯＳＦＥＴ９００の模式断面図である。図４は、第１の実施形態の図１に対応する断面である。
【００８０】
比較形態のＭＯＳＦＥＴ９００は、ソース電極１２が、シリサイド層１２ａとメタル層１２ｂに加え、ショットキー層１２ｃを有する点、及び、ｎバリア領域３４とｐバリア領域３６を備えない点で、第１の実施形態のＭＯＳＦＥＴ１００と異なる。ショットキー層１２ｃは、ドリフト領域２４に接する。
【００８１】
ショットキー層１２ｃは、金属又は金属半導体化合物である。ショットキー層１２ｃは、例えば、チタン（Ｔｉ）である。
【００８２】
ショットキー層１２ｃは、シリサイド層１２ａと異なる材料で形成される。ショットキー層１２ｃは、例えば、シリサイド層１２ａよりもｎ型炭化珪素に対するショットキー障壁が高くなる材料で形成される。
【００８３】
ソース電極１２と、ドリフト領域２４との間のコンタクトは、ショットキー層１２ｃを設けることにより、ショットキーコンタクトとなる。仮に、ソース電極１２のドリフト領域２４と接する部分がシリサイド層１２ａであった場合、ソース電極１２とドリフト領域２４との間のショットキー障壁が低くなりすぎ、ＳＢＤとして機能しないおそれがある。
【００８４】
比較形態のＭＯＳＦＥＴ９００は、ショットキー層１２ｃを設けることにより、ｎ型炭化珪素に対するソース電極１２のショットキー障壁を高くし、ＳＢＤとして機能させる。
【００８５】
しかし、比較形態のＭＯＳＦＥＴ９００は、ソース電極１２にシリサイド層１２ａに加えてショットキー層１２ｃを設ける。このため、例えば、シリサイド層１２ａ又はショットキー層１２ｃのパターニングの際の、ドリフト領域２４との合わせ余裕等が必要となる。したがって、ＭＯＳＦＥＴの微細化が困難になる。ＭＯＳＦＥＴの微細化が困難になると、ＭＯＳＦＥＴのオン抵抗の低減が困難となる。また、製造プロセスが複雑になり製造コストが増大する。
【００８６】
第１の実施形態のＭＯＳＦＥＴ１００は、ソース電極１２にショットキー層１２ｃを設けない。そして、代わりにｐバリア領域３６とｎバリア領域３４とを設ける。
【００８７】
ｐバリア領域３６の部分の電子に対するポテンシャルが高くなることにより、ソース電極１２とｎバリア領域３４との間の電子に対する障壁が実効的に高くなり、ソース電極１２、ｐバリア領域３６、ｎバリア領域３４、及び、ドリフト領域２４がソース電極１２をアノードとするＳＢＤとして機能する。
【００８８】
したがって、第１の実施形態のＭＯＳＦＥＴ１００によれば、ショットキー層１２ｃを設けないことで、ＭＯＳＦＥＴの微細化が可能となり、オン抵抗の低減が可能となる。
【００８９】
図５は、第１の実施形態の半導体装置の作用及び効果の説明図である。図５（ａ）は、ダイオードの順方向電流電圧特性のシミュレーション結果を示す図である。図５（ｂ）は、ダイオードの逆方向電流電圧特性のシミュレーション結果を示す図である。
【００９０】
図５（ａ）は、実施形態のＭＯＳＦＥＴ１００に内蔵されるＳＢＤ（バリア領域あり）、ＭＯＳＦＥＴ１００に内蔵されるＳＢＤからｐバリア領域３６及びｎバリア領域３４を除いた場合（バリア領域なし）、及び、ｐｎ接合ダイオードのシミュレーション結果である。図５（ｂ）は、実施形態のＭＯＳＦＥＴ１００に内蔵されるＳＢＤ（バリア領域あり）、及び、ＭＯＳＦＥＴ１００に内蔵されるＳＢＤからｐバリア領域３６及びｎバリア領域３４を除いた場合（バリア領域なし）のシミュレーション結果である。
【００９１】
図５（ａ）から明らかなように、バリア領域がない場合は、障壁高さが低すぎるため、順方向の電流電圧特性は線形な特性となる。一方、バリア領域を設けると障壁高さが高くなり、順方向の電流電圧特性は順方向電圧（Ｖｆ）が１．８Ｖ程度で立ち上がる非線形な特性となる。バリア領域を有するＳＢＤの順方向電圧（Ｖｆ）は、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）よりも低い。
【００９２】
図５（ｂ）から明らかなように、バリア領域がない場合は、障壁高さが低すぎるため、逆方向の電流電圧特性も線形な特性となる。一方、バリア領域を設けると障壁高さが高いため、逆方向電流が抑制される。言い換えれば、ＳＢＤがオフ状態の逆方向リーク電流が抑制される。
【００９３】
図６は、第１の実施形態の半導体装置の作用及び効果の説明図である。実施形態のＭＯＳＦＥＴ１００に内蔵されるＳＢＤ（バリア領域あり）の順方向電流電圧特性のシミュレーション結果を示す図である。電子電流と正孔電流を分離して表示している。  
【００９４】
図６から明らかなように、実施形態のＭＯＳＦＥＴ１００に内蔵されるＳＢＤは、正孔電流が流れない。したがって、このＳＢＤはバイポーラ動作ではなく、ユニポーラ動作する。
【００９５】
以上より、実施形態のＭＯＳＦＥＴ１００に内蔵されるＳＢＤは、ｐバリア領域３６を有していてもユニポーラ動作することが明らかである。
【００９６】
ソース電極１２とドレイン電極１４間に電圧が印加されない状態、すなわち、熱平衡状態では、ｐバリア領域３６が完全に空乏化することが好ましい。完全に空乏化しない場合、ＳＢＤがバイポーラ動作するおそれがある。
【００９７】
ｐバリア領域３６のｐ型不純物濃度は、１×１０１７ｃｍ−３以上２×１０１８ｃｍ−３以下であることが好ましく、５×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下であることがより好ましい。上記下限値よりｐ型不純物濃度が高いことで、ｐバリア領域３６により十分な障壁高さが得られる。また、上記上限値よりｐ型不純物濃度が低いことで、ｐバリア領域３６の空乏化が進みやすくなり、ＳＢＤがバイポーラ動作することが抑制される。
【００９８】
ｐバリア領域３６により十分な障壁高さを得る観点から、ｐバリア領域３６のｐ型不純物濃度は、第１のボディ領域２６ａのゲート電極１８に対向する部分のｐ型不純物濃度より高いことが好ましい。すなわち、ｐバリア領域３６のｐ型不純物濃度は、例えば、ＭＯＳＦＥＴ１００のチャネル領域のｐ型不純物濃度よりも高いことが好ましい。
【００９９】
ｎバリア領域３４とｐバリア領域３６との境界の第１の面Ｐ１からの距離ｄは、５０ｎｍ以上２００ｎｍ以下であることが好ましく、７５ｎｍ以上１５０ｎｍ以下であることがより好ましい。上記下限値より距離ｄが大きいことで、ｐバリア領域３６により十分な障壁高さが得られる。また、上記上限値より距離ｄが小さいことで、ｐバリア領域３６の空乏化が進みやすくなり、ダイオードがバイポーラ動作することが抑制される。
【０１００】
ＭＯＳＦＥＴ１００のオン抵抗を増加させる観点からは、第１のＪＦＥＴ領域３８ａのｎ型不純物濃度が、ｎバリア領域３４のｎ型不純物濃度よりも高いことが好ましい。一方、ゲート絶縁層１６の耐圧を向上させる観点からは、第１のＪＦＥＴ領域３８ａのｎ型不純物濃度が、ｎバリア領域３４のｎ型不純物濃度よりも低いことが好ましい。
【０１０１】
以上、第１の実施形態によれば、ＭＯＳＦＥＴにＳＢＤを内蔵することで、ｐｎ接合ダイオードの動作が生じにくくなる。このため、炭化珪素層中の積層欠陥の成長を抑制し、信頼性の向上を可能とするＭＯＳＦＥＴが実現される。さらに、ｐバリア領域３６とｎバリア領域３４を備えることにより、ソース電極１２の層構造が簡易になる。したがって、ＭＯＳＦＥＴの微細化が容易になる。よって、ＭＯＳＦＥＴのオン抵抗の低減が可能となる。
【０１０２】
（第２の実施形態）
第２の実施形態の半導体装置は、炭化珪素層は、第５の炭化珪素領域と第１の面との間、及び、第６の炭化珪素領域と第２の炭化珪素領域との間に設けられ、第１の電極と接し、第６の炭化珪素領域よりも第２導電型不純物濃度の低い第２導電型の第７の炭化珪素領域を有する点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する。
【０１０３】
図７は、第２の実施形態の半導体装置の模式断面図である。
【０１０４】
第２の実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ２００である。第２の実施形態のＭＯＳＦＥＴ２００は、例えば、ボディ領域とソース領域をイオン注入で形成する、ＤＩＭＯＳＦＥＴである。また、第２の実施形態の半導体装置は、内蔵ダイオードとしてＳＢＤを備える。
【０１０５】
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ２００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
【０１０６】
ＭＯＳＦＥＴ２００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０を備える。
【０１０７】
炭化珪素層１０の中には、ｐ型の第１の低濃度ｐバリア領域４０ａ（第７の炭化珪素領域）、ｐ型の第２の低濃度ｐバリア領域４０ｂを備える。
【０１０８】
ｐ型の第１の低濃度ｐバリア領域４０ａは、ｎバリア領域３４と第１の面Ｐ１との間に設けられる。第１の低濃度ｐバリア領域４０ａは、ｐバリア領域３６と第１のボディ領域２６ａとの間に設けられる。第１の低濃度ｐバリア領域４０ａは、第１の方向に延びる。
【０１０９】
第１の低濃度ｐバリア領域４０ａのｐ型不純物濃度は、ｐバリア領域３６のｐ型不純物濃度よりも低い。第１の低濃度ｐバリア領域４０ａのｐ型不純物濃度は、例えば、ｐバリア領域３６のｐ型不純物濃度の２分の１以下である。
【０１１０】
第１の低濃度ｐバリア領域４０ａは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１の低濃度ｐバリア領域４０ａのｐ型不純物濃度は、例えば、５×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。
【０１１１】
第１の低濃度ｐバリア領域４０ａの深さは、例えば、５０ｎｍ以上２００ｎｍ以下である。言い換えれば、ｎバリア領域３４と第１の低濃度ｐバリア領域４０ａとの境界の第１の面Ｐ１からの距離は、例えば、５０ｎｍ以上２００ｎｍ以下である。
【０１１２】
ｐ型の第２の低濃度ｐバリア領域４０ｂは、ｎバリア領域３４と第１の面Ｐ１との間に設けられる。第２の低濃度ｐバリア領域４０ｂは、ｐバリア領域３６と第２のボディ領域２６ｂとの間に設けられる。第２の低濃度ｐバリア領域４０ｂは、第１の方向に延びる。
【０１１３】
第２の低濃度ｐバリア領域４０ｂのｐ型不純物濃度は、ｐバリア領域３６のｐ型不純物濃度よりも低い。第２の低濃度ｐバリア領域４０ｂのｐ型不純物濃度は、例えば、ｐバリア領域３６のｐ型不純物濃度の２分の１以下である。
【０１１４】
第２の低濃度ｐバリア領域４０ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第２の低濃度ｐバリア領域４０ｂのｐ型不純物濃度は、例えば、５×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。
【０１１５】
第２の低濃度ｐバリア領域４０ｂの深さは、例えば、５０ｎｍ以上２００ｎｍ以下である。言い換えれば、ｎバリア領域３４と第２の低濃度ｐバリア領域４０ｂとの境界の第１の面Ｐ１からの距離は、例えば、５０ｎｍ以上２００ｎｍ以下である。
【０１１６】
ソース電極１２は、第１の低濃度ｐバリア領域４０ａ及び第２の低濃度ｐバリア領域４０ｂに接する。シリサイド層１２ａは、第１の低濃度ｐバリア領域４０ａ及び第２の低濃度ｐバリア領域４０ｂに接する。
【０１１７】
第１の低濃度ｐバリア領域４０ａ及び第２の低濃度ｐバリア領域４０ｂでは、電子に対するポテンシャルの高さが、ｐバリア領域３６よりも低くなる。したがって、第１の低濃度ｐバリア領域４０ａ及び第２の低濃度ｐバリア領域４０ｂが、ソース電極１２と接する部分では、ソース電極１２とｎバリア領域３４との間の電子に対する障壁が実効的に低くなる。よって、第２の実施形態のＭＯＳＦＥＴ２００のＳＢＤの順方向電圧（Ｖｆ）は、第１の実施形態のＭＯＳＦＥＴ１００と比較して低くなり、ＳＢＤのオン抵抗が低減する。
【０１１８】
なお、ＭＯＳＦＥＴ２００のＳＢＤがオフ状態の時には、第１のボディ領域２６ａからｎバリア領域３４に延びる空乏層により第１の低濃度ｐバリア領域４０ａが覆われ、第２のボディ領域２６ｂからｎバリア領域３４に延びる空乏層により第２の低濃度ｐバリア領域４０ｂが覆われる。したがって、逆方向リーク電流の増加は抑制される。
【０１１９】
以上、第２の実施形態によれば、第１の実施形態と同様、信頼性の向上したＭＯＳＦＥＴ及びオン抵抗の低減したＭＯＳＦＥＴが実現される。そして、第１の低濃度ｐバリア領域４０ａ及び第２の低濃度ｐバリア領域４０ｂを備えることにより、ＭＯＳＦＥＴに内蔵されるＳＢＤのオン抵抗の低減が可能となる。
【０１２０】
（第３の実施形態）
第３の実施形態の半導体装置は、炭化珪素層は、第５の炭化珪素領域と第１の面との間、及び、第６の炭化珪素領域と第２の炭化珪素領域との間に設けられ、第１の電極と接する第１導電型の第８の炭化珪素領域を有する点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する。
【０１２１】
図８は、第３の実施形態の半導体装置の模式断面図である。
【０１２２】
第３の実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ３００である。第３の実施形態のＭＯＳＦＥＴ３００は、例えば、ボディ領域とソース領域をイオン注入で形成する、ＤＩＭＯＳＦＥＴである。また、第３の実施形態の半導体装置は、内蔵ダイオードとしてＳＢＤを備える。
【０１２３】
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ３００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
【０１２４】
ＭＯＳＦＥＴ３００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０を備える。
【０１２５】
炭化珪素層１０の中には、ｎ型の第１の低濃度ｎバリア領域４２ａ（第８の炭化珪素領域）、ｎ型の第２の低濃度ｎバリア領域４２ｂを備える。
【０１２６】
ｎ型の第１の低濃度ｎバリア領域４２ａは、ｎバリア領域３４と第１の面Ｐ１との間に設けられる。第１の低濃度ｎバリア領域４２ａは、ｐバリア領域３６と第１のボディ領域２６ａとの間に設けられる。第１の低濃度ｎバリア領域４２ａは、第１の方向に延びる。
【０１２７】
第１の低濃度ｎバリア領域４２ａのｎ型不純物濃度は、ｎバリア領域３４のｎ型不純物濃度よりも低い。第１の低濃度ｎバリア領域４２ａのｎ型不純物濃度は、例えば、ｎバリア領域３４のｎ型不純物濃度の２分の１以下である。
【０１２８】
第１の低濃度ｎバリア領域４２ａは、例えば、窒素（Ｎ）をｎ型不純物として含む。第１の低濃度ｎバリア領域４２ａのｎ型不純物濃度は、例えば、２．５×１０１６ｃｍ−３以上１×１０１７ｃｍ−３以下である。
【０１２９】
ｎ型の第２の低濃度ｎバリア領域４２ｂは、ｎバリア領域３４と第１の面Ｐ１との間に設けられる。第２の低濃度ｎバリア領域４２ｂは、ｐバリア領域３６と第２のボディ領域２６ｂとの間に設けられる。第２の低濃度ｎバリア領域４２ｂは、第１の方向に延びる。
【０１３０】
第２の低濃度ｎバリア領域４２ｂのｎ型不純物濃度は、ｎバリア領域３４のｎ型不純物濃度よりも低い。第２の低濃度ｎバリア領域４２ｂのｎ型不純物濃度は、例えば、ｎバリア領域３４のｎ型不純物濃度の２分の１以下である。
【０１３１】
第２の低濃度ｎバリア領域４２ｂは、例えば、窒素（Ｎ）をｎ型不純物として含む。第２の低濃度ｎバリア領域４２ｂのｎ型不純物濃度は、例えば、２．５×１０１６ｃｍ−３以上１×１０１７ｃｍ−３以下である。
【０１３２】
ソース電極１２は、第１の低濃度ｎバリア領域４２ａ及び第２の低濃度ｎバリア領域４２ｂに接する。シリサイド層１２ａは、第１の低濃度ｎバリア領域４２ａ及び第２の低濃度ｎバリア領域４２ｂに接する。
【０１３３】
第１の低濃度ｎバリア領域４２ａ及び第２の低濃度ｎバリア領域４２ｂが、ソース電極１２と接する部分では、ソース電極１２とｎバリア領域３４との間の電子に対する障壁が低くなる。よって、第３の実施形態のＭＯＳＦＥＴ３００のＳＢＤの順方向の電流電圧特性は線形な特性となる。したがって、ＳＢＤのオン抵抗が低減する。
【０１３４】
なお、ＭＯＳＦＥＴ３００のＳＢＤがオフ状態の時には、第１のボディ領域２６ａからｎバリア領域３４に延びる空乏層により第１の低濃度ｎバリア領域４２ａが覆われ、第２のボディ領域２６ｂからｎバリア領域３４に延びる空乏層により第２の低濃度ｎバリア領域４２ｂが覆われる。したがって、逆方向リーク電流の増加は抑制される。
【０１３５】
以上、第３の実施形態によれば、第１の実施形態と同様、信頼性の向上したＭＯＳＦＥＴ及びオン抵抗の低減したＭＯＳＦＥＴが実現される。そして、第１の低濃度ｎバリア領域４２ａ及び第２の低濃度ｎバリア領域４２ｂを備えることにより、ＭＯＳＦＥＴに内蔵されるＳＢＤのオン抵抗の低減が可能となる。
【０１３６】
（第４の実施形態）
第４の実施形態の半導体装置は、炭化珪素層は、第５の炭化珪素領域と第２の炭化珪素領域との間に設けられ、第５の炭化珪素領域よりも第１導電型不純物濃度の高い第１導電型の第９の炭化珪素領域を有する点で、第２の実施形態と異なる。以下、第１及び第２の実施形態と重複する内容については一部記述を省略する。
【０１３７】
図９は、第４の実施形態の半導体装置の模式断面図である。
【０１３８】
第４の実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ４００である。第４の実施形態のＭＯＳＦＥＴ４００は、例えば、ボディ領域とソース領域をイオン注入で形成する、ＤＩＭＯＳＦＥＴである。また、第４の実施形態の半導体装置は、内蔵ダイオードとしてＳＢＤを備える。
【０１３９】
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ４００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
【０１４０】
ＭＯＳＦＥＴ４００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０を備える。
【０１４１】
炭化珪素層１０の中には、ｐ型の第１の低濃度ｐバリア領域４０ａ（第７の炭化珪素領域）、ｐ型の第２の低濃度ｐバリア領域４０ｂ、ｎ型の第１の高濃度ｎバリア領域４４ａ（第９の炭化珪素領域）、及び、ｎ型の第２の高濃度ｎバリア領域４４ｂを備える。
【０１４２】
ｎ型の第１の高濃度ｎバリア領域４４ａは、ｎバリア領域３４と第１のボディ領域２６ａとの間に設けられる。第１の高濃度ｎバリア領域４４ａは、第１の方向に延びる。
【０１４３】
第１の高濃度ｎバリア領域４４ａのｎ型不純物濃度は、ｎバリア領域３４のｎ型不純物濃度よりも高い。第１の高濃度ｎバリア領域４４ａのｎ型不純物濃度は、例えば、ｎバリア領域３４のｎ型不純物濃度の２倍以上である。
【０１４４】
第１の高濃度ｎバリア領域４４ａは、例えば、窒素（Ｎ）をｎ型不純物として含む。第１の高濃度ｎバリア領域４４ａのｎ型不純物濃度は、例えば、１×１０１７ｃｍ−３以上４×１０１７ｃｍ−３以下である。
【０１４５】
ｎ型の第２の高濃度ｎバリア領域４４ｂは、ｎバリア領域３４と第２のボディ領域２６ｂとの間に設けられる。第２の高濃度ｎバリア領域４４ｂは、第１の方向に延びる。
【０１４６】
第２の高濃度ｎバリア領域４４ｂのｎ型不純物濃度は、ｎバリア領域３４のｎ型不純物濃度よりも高い。第２の高濃度ｎバリア領域４４ｂのｎ型不純物濃度は、例えば、ｎバリア領域３４のｎ型不純物濃度の２倍以上である。
【０１４７】
第２の高濃度ｎバリア領域４４ｂは、例えば、窒素（Ｎ）をｎ型不純物として含む。第２の高濃度ｎバリア領域４４ｂのｎ型不純物濃度は、例えば、１×１０１７ｃｍ−３以上４×１０１７ｃｍ−３以下である。
【０１４８】
第１の高濃度ｎバリア領域４４ａ及び第２の高濃度ｎバリア領域４４ｂの抵抗は、ｎバリア領域３４の抵抗に比較して低い。したがって、第４の実施形態のＭＯＳＦＥＴ４００のオン抵抗が低減する。
【０１４９】
特に、順方向電圧（Ｖｆ）の低くなる第１の低濃度ｐバリア領域４０ａ及び第２の低濃度ｐバリア領域４０ｂの下方に、低抵抗の第１の高濃度ｎバリア領域４４ａ及び第２の高濃度ｎバリア領域４４ｂを設けることで、ＳＢＤのオン電流が流れやすくなり、ＳＢＤのオン抵抗が低減する。
【０１５０】
以上、第４の実施形態によれば、第１の実施形態と同様、信頼性の向上したＭＯＳＦＥＴ及びオン抵抗の低減したＭＯＳＦＥＴが実現される。そして、第１の高濃度ｎバリア領域４４ａ及び第２の高濃度ｎバリア領域４４ｂを備えることにより、ＭＯＳＦＥＴに内蔵されるＳＢＤのオン抵抗の低減が可能となる。
【０１５１】
（第５の実施形態）
第５の実施形態の半導体装置は、炭化珪素層にトレンチが設けられ、ゲート電極がトレンチ内に設けられる点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する。
【０１５２】
図１０は、第５の実施形態の半導体装置の模式断面図である。
【０１５３】
第５の実施形態の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ５００である。第５の実施形態の半導体装置は、内蔵ダイオードとしてＳＢＤを備える。
【０１５４】
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ５００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
【０１５５】
ＭＯＳＦＥＴ５００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０、第１のトレンチ５１、第２のトレンチ５２を備える。
【０１５６】
炭化珪素層１０の中には、ｎ＋型のドレイン領域２２、ｎ−型のドリフト領域２４（第１の炭化珪素領域）、ｐ型の第１のボディ領域２６ａ（第２の炭化珪素領域）、ｐ型の第２のボディ領域２６ｂ（第３の炭化珪素領域）、ｐ型の第３のボディ領域２６ｃ、ｐ型の第４のボディ領域２６ｄ、ｎ＋型の第１のソース領域２８ａ（第４の炭化珪素領域）、ｎ＋型の第２のソース領域２８ｂ、ｎ＋型の第３のソース領域２８ｃ、ｎ＋型の第４のソース領域２８ｄ、ｐ＋型の第１のボディコンタクト領域３２ａ（第１０の炭化珪素領域）、ｐ＋型の第２のボディコンタクト領域３２ｂ、ｐ＋型の第３のボディコンタクト領域３２ｃ、ｐ＋型の第４のボディコンタクト領域３２ｄ、ｎ型のｎバリア領域３４（第５の炭化珪素領域）、ｐ型のｐバリア領域３６（第６の炭化珪素領域）、ｎ型の第１のＪＦＥＴ領域３８ａ、ｎ型の第２のＪＦＥＴ領域３８ｂを備える。
【０１５７】
第１のトレンチ５１、及び、第２のトレンチ５２は、炭化珪素層１０の中に設けられる。第１のトレンチ５１、及び、第２のトレンチ５２は、第１の方向に延びる。
【０１５８】
ゲート電極１８は、第１のトレンチ５１、及び、第２のトレンチ５２の中に設けられる。
【０１５９】
以上、第５の実施形態によれば、第１の実施形態と同様、第１の実施形態と同様、信頼性の向上したＭＯＳＦＥＴ及びオン抵抗の低減したＭＯＳＦＥＴが実現される。そして、トレンチゲート構造を有することにより、ＭＯＳＦＥＴのオン抵抗の更なる低減が可能となる。
【０１６０】
第１ないし第５の実施形態では、ＳｉＣの結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造のＳｉＣを用いたデバイスに適用することも可能である。また、炭化珪素層１０の表面に（０００１）面以外の面を適用することも可能である。
【０１６１】
第１ないし第５の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。
【０１６２】
第１ないし第５の実施形態では、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。また、ｎ型不純物として窒素（Ｎ）及びリン（Ｐ）を例示したが、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。
【０１６３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１６４】
１０      炭化珪素層
１２      ソース電極（第１の電極）
１４      ドレイン電極（第２の電極）
１６      ゲート絶縁層
１８      ゲート電極
２４      ドリフト領域（第１の炭化珪素領域）
２６ａ    第１のボディ領域（第２の炭化珪素領域）
２６ｂ    第２のボディ領域（第３の炭化珪素領域）
２８ａ    第１のソース領域（第４の炭化珪素領域）
３２ａ    第１のボディコンタクト領域（第１０の炭化珪素領域）
３４      ｎバリア領域（第５の炭化珪素領域）
３６      ｐバリア領域（第６の炭化珪素領域）
４０ａ    第１の低濃度ｐバリア領域（第７の炭化珪素領域）
４２ａ    第１の低濃度ｎバリア領域（第８の炭化珪素領域）
４４ａ    第１の高濃度ｎバリア領域（第９の炭化珪素領域）
１００    ＭＯＳＦＥＴ（半導体装置）
２００    ＭＯＳＦＥＴ（半導体装置）
３００    ＭＯＳＦＥＴ（半導体装置）
４００    ＭＯＳＦＥＴ（半導体装置）
５００    ＭＯＳＦＥＴ（半導体装置）
Ｂ１      一部
Ｃ１      第１の部分
Ｃ２      第２の部分
Ｐ１      第１の面
Ｐ２      第２の面
ｄ        距離
【図１】
2020141113.tif 000003
【図２】
2020141113.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2020141113.tif 000009
【図８】
2020141113.tif 000010
【図９】
2020141113.tif 000011
【図１０】
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