(57)【要約】【課題】  エピタキシャル層／半導体基板界面を高精度で評価することが可能なエピタキシャルウェーハの評価方法を提供することを目的とする。【解決手段】  エピタキシャルウェーハの評価方法であって、半導体基板上に該半導体基板と同じ導電型のエピタキシャル層を有するエピタキシャルウェーハを準備する工程と、前記半導体基板及び前記エピタキシャル層と異なる導電型のドーパントを前記エピタキシャル層に拡散させて拡散層を形成し、ｐｎ接合を形成する工程と、前記拡散層の表面に電極を形成する工程と、形成される空乏層の深さが、前記エピタキシャル層と前記半導体基板の界面を含む深さとなるように前記ｐｎ接合に電圧を印加し、該電圧を印加した時の接合リーク電流を測定する工程とを有するエピタキシャルウェーハの評価方法。【選択図】図１
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【特許請求の範囲】
【請求項１】
エピタキシャルウェーハの評価方法であって、
半導体基板上に該半導体基板と同じ導電型のエピタキシャル層を有するエピタキシャルウェーハを準備する工程と、
前記半導体基板及び前記エピタキシャル層と異なる導電型のドーパントを前記エピタキシャル層に拡散させて拡散層を形成し、ｐｎ接合を形成する工程と、
前記拡散層の表面に電極を形成する工程と、
形成される空乏層の深さが、前記エピタキシャル層と前記半導体基板の界面を含む深さとなるように前記ｐｎ接合に電圧を印加し、該電圧を印加した時の接合リーク電流を測定する工程とを有することを特徴とするエピタキシャルウェーハの評価方法。
【請求項２】
前記接合リーク電流を測定する工程において、前記形成される空乏層の深さが、前記エピタキシャル層と前記半導体基板の界面と等しい深さとなるように前記ｐｎ接合に電圧を印加することを特徴とする請求項１に記載のエピタキシャルウェーハの評価方法。
【請求項３】
前記ｐｎ接合を形成する工程の前に、前記半導体基板及び前記エピタキシャル層と同じ導電型を有するウェルを、前記エピタキシャル層と前記半導体基板の界面を含むように形成するとともに、前記ウェルの周囲にチャネルストップ層を形成する工程をさらに有することを特徴とする請求項１又は請求項２に記載のエピタキシャルウェーハの評価方法。
【請求項４】
前記ウェル及び前記チャネルストップ層を形成する工程の前に、窓部を有する分離酸化膜を形成する工程をさらに有し、
前記ウェル及び前記チャネルストップ層を形成する工程において、イオン注入を行うことにより、前記窓部の下部にウェルを、前記分離酸化膜の直下にチャネルストップ層を形成することを特徴とする請求項３に記載のエピタキシャルウェーハの評価方法。
【請求項５】
前記ウェルを形成する工程において、酸化膜が形成されていない前記窓部に１×１０１６ａｔｏｍｓ／ｃｍ３〜１×１０１７ａｔｏｍｓ／ｃｍ３の注入量でイオンを注入することを特徴とする請求項４に記載のエピタキシャルウェーハの評価方法。
【請求項６】
前記ウェルのドーパント濃度を１×１０１６ａｔｏｍｓ／ｃｍ３〜１×１０１７ａｔｏｍｓ／ｃｍ３、深さを２μｍ以下とし、
前記チャネルストップ層のドーパント濃度を１×１０１６ａｔｏｍｓ／ｃｍ３〜１×１０１７ａｔｏｍｓ／ｃｍ３、深さを０．５μｍ以下とし、
前記拡散層のドーパント濃度を１×１０１８ａｔｏｍｓ／ｃｍ３〜５×１０２０ａｔｏｍｓ／ｃｍ３、深さを１μｍ以下とすることを特徴とする請求項４又は請求項５に記載のエピタキシャルウェーハの評価方法。
【請求項７】
前記拡散層の表面に電極を形成する工程において、形成する前記電極の面積を４ｍｍ２以下とすることを特徴とする請求項１から請求項６のいずれか一項に記載のエピタキシャルウェーハの評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エピタキシャルウェーハの評価方法に関する。
【背景技術】
【０００２】
メモリ、ＣＣＤ等の固体撮像素子等の半導体装置の微細化、高性能化に伴い、それらの製品歩留まりを向上させるために、材料としてのシリコンウェーハにも高品質化が要求され、これに対応した各種シリコンウェーハが開発されている。固体撮像素子においては、シリコン基板品質がその素子構造上からも非常に大きく影響し、特に、製品特性に直接影響を与えると推測されるＰＤ（フォトダイオード）が形成される領域となるウェーハ表層部の結晶性は重要である。表層品質の改善策として、１）不活性ガス又は水素を含む雰囲気中での高温処理、２）引き上げ条件の改善によるグロウ・イン（Ｇｒｏｗｎ−ｉｎ）欠陥の低減、３）エピタキシャルウェーハ、等の開発が行われている。
【０００３】
特に固体撮像素子に関しては、光を電気信号に変換するため、ＰＤにて光を半導体内部に侵入させ、発生する電気信号から画像を構築する。そのため、最表面品質はもちろんのこと、表面から数μｍ程度の深さの品質も非常に重要である。そのために、エピタキシャルウエーハ（以下、「ＥＰＷ」ということがある）が使用されることが多い。ＥＰＷは、エピタキシャル層（以下、「ＥＰ層」ということがある）部分に結晶欠陥を持たないことや、酸素や炭素が低濃度であるなど、固体撮像素子を作製するうえでメリットがある。しかし、そのＥＰＷであっても、影響がないわけではない。その一例として、非特許文献１には、シリコン基板とＥＰ層界面の準位が影響するという指摘がなされている。ＥＰ層の成長界面であることや、また、基板とＥＰ層のドーパント濃度に差があることから、ここに準位ができることで、主にＰＤの空乏層外からのいわゆる中性領域からのキャリア拡散に影響するとされているために、基板とＥＰ層界面の評価方法が求められる。
【０００４】
ここで、代表的な半導体基板であるシリコンウェーハの、特に表層近傍の電気的な評価法について述べる。シリコンウェーハの表面品質の電気的特性の評価法として、酸化膜耐圧評価（以下、「ＧＯＩ評価」ということがある）がよく知られている。ＧＯＩ評価では、シリコンウェーハの表面に熱酸化によりゲート酸化膜を形成し、この上に電極を形成することで絶縁体であるシリコン酸化膜に電気的ストレスを印加し、この絶縁度合いによりシリコンウェーハの表面の品質を評価するものである。すなわち、もとのシリコンウェーハの表面に欠陥や金属不純物が存在するとこれが熱酸化によりシリコン酸化膜に取り込まれ、不均一な絶縁体になる。つまり、欠陥や不純物が存在すると絶縁性が低下することから、その絶縁性の低下度合いを見ることでシリコンウェーハの表面品質を評価するものである。
【０００５】
ＧＯＩ評価は、実デバイスにおいては、ＭＯＳＦＥＴのゲート酸化膜信頼性に関係するため、ＧＯＩ特性の改善に向けて様々なウェーハ開発が行われている。ＧＯＩ評価に関連して、特にＣＯＰに関連したＧｒｏｗｎ−ｉｎ欠陥の研究が、ウェーハ、デバイスの改善に大きく寄与した。しかしながら、ＧＯＩ評価で問題がなくても、デバイス歩留まりが低下するということは当然発生する。特に近年、デバイスの高集積化に伴い、このような事象が数多くなってきている。とりわけ固体撮像素子においては、空乏層外の中性領域からの拡散電流が影響するなど、その原理から考えて、ウェーハ起因のリーク電流を低減する必要性がある。
【０００６】
上記の問題を解決するシリコンウェーハの開発・改善を進めるにあたっては、実際に固体撮像素子などのデバイスを作製し評価してみないと効果の判別が出来ないという問題があった。そこで、従来、固体撮像素子の心臓部ともいえる受光部の構造に着目し、ウェーハ面内にｐｎ接合を形成し、このリーク電流を測定することでウェーハ品質の評価が行われている（例えば、特許文献１参照）。特許文献１には、ウェーハ内に形成されたｐｎ接合のリーク電流を測定するセル構造として、ガードリング付きの構造が開示されている。この構造では、ｐｎ接合の周辺部分にガードリングを設け、そのガードリングによってリーク電流の面積成分（拡散電流及び発生電流からなる）と周辺成分（表面発生電流）とを分離している。つまり、この構造によれば、ガードリングに印加する電圧を調整することで、ｐｎ接合の周辺部分の空乏層幅を制御してその周辺部分からのリーク電流を抑えることができる。
【０００７】
特許文献２には、ヘテロエピタキシャル成長を行い、半導体基板とは異なる（反対の）導電性をもつエピタキシャル層を成長させて、空乏層を形成させ、また、エピタキシャル層中にも空乏層を形成させた２重構造とし、表面だけでなく、深い領域まで評価する方法が開示されている。２重構造とすることで、エピタキシャル層以外に、シリコンウェーハまで評価が可能である。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Ｊａｎｅｓｉｃｋ，  Ｊａｍｅｓ  Ｒ．著  Ｓｃｉｅｎｔｉｆｉｃ  ｃｈａｒｇｅ−ｃｏｕｐｌｅｄ  ｄｅｖｉｃｅｓ  ｐ．３３４  （２０００）
【特許文献】
【０００９】
【特許文献１】特許第３２５０１５８号公報
【特許文献２】特許第５７５１５３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
以上、先行技術について述べてきたが、エピタキシャル層／半導体基板界面に特化した評価は大変困難を極めている。特許文献１の方法は、空乏層が表面近傍の１か所であり、この部分を選択的に評価可能であるが、エピタキシャル層／半導体基板界面のような深い場所の評価は想定されていない。特許文献２の方法は、深い領域まで評価可能であるが、空乏層が２つあることで、どこにリーク源があるかは、わからない。このように、非特許文献１に記載があるような、エピタキシャル層／半導体基板界面の評価は、界面が比較的深い位置にあることもあり評価が非常に困難であった。
【００１１】
本発明は、上記問題を解決するためになされたものであり、その課題は、ＣＣＤ、ＣＭＯＳセンサ等の高歩留まりが要求される製品に使用される高品質ウェーハのリーク電流特性、特にエピタキシャルウェーハにおいて、エピタキシャル層／半導体基板界面を高精度で評価することが可能なエピタキシャルウェーハの評価方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、上記目的を達成するためになされたものであり、半導体基板上に該半導体基板と同じ導電型のエピタキシャル層を有するエピタキシャルウェーハを準備する工程と、前記半導体基板及び前記エピタキシャル層と異なる導電型のドーパントを前記エピタキシャル層に拡散させて拡散層を形成し、ｐｎ接合を形成する工程と、前記拡散層の表面に電極を形成する工程と、形成される空乏層の深さが、前記エピタキシャル層と前記半導体基板の界面を含む深さとなるように前記ｐｎ接合に電圧を印加し、該電圧を印加した時の接合リーク電流を測定する工程とを有するエピタキシャルウェーハの評価方法を提供する。
【００１３】
このようなエピタキシャルウェーハの評価方法によれば、エピタキシャル層／半導体基板界面の評価を高精度で行うことが可能になる。
【００１４】
このとき、前記接合リーク電流を測定する工程において、前記形成される空乏層の深さが、前記エピタキシャル層と前記半導体基板の界面と等しい深さとなるように前記ｐｎ接合に電圧を印加することができる。
【００１５】
これにより、エピタキシャル層／半導体基板界面のより高精度な評価を行うことができる。
【００１６】
このとき、前記ｐｎ接合を形成する工程の前に、前記半導体基板及び前記エピタキシャル層と同じ導電型を有するウェルを、前記エピタキシャル層と前記半導体基板の界面を含むように形成するとともに、前記ウェルの周囲にチャネルストップ層を形成する工程をさらに有するエピタキシャルウェーハの評価方法とすることができる。
【００１７】
これにより、接合リーク電流測定時に、半導体基板の抵抗の影響を排除できるため、エピタキシャル層／半導体基板界面の品質評価がより容易にかつより高精度に行うことが可能となる。
【００１８】
このとき、前記ウェル及び前記チャネルストップ層を形成する工程の前に、窓部を有する分離酸化膜を形成する工程をさらに有し、前記ウェル及び前記チャネルストップ層を形成する工程において、イオン注入を行うことにより、前記窓部の下部にウェルを、前記分離酸化膜の直下にチャネルストップ層を形成することができる。
【００１９】
これにより、ウェル周辺に寄生空乏容量が発生するのを効果的に防止でき、その結果、接合リーク電流の測定の際に、ウェル周辺からのリーク電流（周辺成分）も測定してしまうのを防止できるため、より高精度にエピタキシャル層／半導体基板界面の評価を行うことができる。
【００２０】
このとき、前記ウェルを形成する工程において、酸化膜が形成されていない前記窓部に１×１０１６ａｔｏｍｓ／ｃｍ３〜１×１０１７ａｔｏｍｓ／ｃｍ３の注入量でイオンを注入することができる。
【００２１】
これにより、イオン注入による転位の形成、ウェル中の欠陥の形成をより効果的に抑制でき、また、半導体基板の抵抗の影響が小さくなるため、より安定してリーク電流測定を行うことができる。
【００２２】
このとき、前記ウェルのドーパント濃度を１×１０１６ａｔｏｍｓ／ｃｍ３〜１×１０１７ａｔｏｍｓ／ｃｍ３、深さを２μｍ以下とし、前記チャネルストップ層のドーパント濃度を１×１０１６ａｔｏｍｓ／ｃｍ３〜１×１０１７ａｔｏｍｓ／ｃｍ３、深さを０．５μｍ以下とし、前記拡散層のドーパント濃度を１×１０１８ａｔｏｍｓ／ｃｍ３〜５×１０２０ａｔｏｍｓ／ｃｍ３、深さを１μｍ以下とすることができる。
【００２３】
これにより、ウェル周辺に寄生空乏容量が発生するのを効果的に防止でき、接合リーク電流測定に好適な空乏層を設定することができ、より安定してリーク電流測定を行うことができる。
【００２４】
このとき、前記拡散層の表面に電極を形成する工程において、形成する前記電極の面積を４ｍｍ２以下とすることができる。
【００２５】
これにより、接合リーク電流を測定するときの位置分解能を高く確保でき、リーク電流を測定したときの電流値が大きくなりすぎるのを効果的に防止することができる。
【発明の効果】
【００２６】
以上のように、本発明によれば、エピタキシャル層／半導体基板界面の評価を高精度で行うことが可能になる。
【図面の簡単な説明】
【００２７】
【図１】本発明に係るリーク電流測定用の接合構造体（断面構造）の一例を示す。
【図２】接合構造の製造工程の一例を示したフロー図である。
【図３】実施例１のリーク電流測定結果を示す。
【図４】実施例２のリーク電流測定結果を示す。
【発明を実施するための形態】
【００２８】
以下、本発明を詳細に説明するが、本発明はこれらに限定されるものではない。
【００２９】
上述のように、エピタキシャル層／半導体基板界面を高精度で評価することが可能なエピタキシャルウェーハの評価方法が求められていた。
【００３０】
本発明者らは、上記課題について鋭意検討を重ねた結果、半導体基板上に該半導体基板と同じ導電型のエピタキシャル層を有するエピタキシャルウェーハを準備する工程と、前記半導体基板及び前記エピタキシャル層と異なる導電型のドーパントを前記エピタキシャル層に拡散させて拡散層を形成し、ｐｎ接合を形成する工程と、前記拡散層の表面に電極を形成する工程と、形成される空乏層の深さが、前記エピタキシャル層と前記半導体基板の界面を含む深さとなるように前記ｐｎ接合に電圧を印加し、該電圧を印加した時の接合リーク電流を測定する工程とを有するエピタキシャルウェーハの評価方法により、エピタキシャル層／半導体基板界面の特性評価を正確にできることを見出し、本発明を完成した。
【００３１】
図１は、本発明に係るエピタキシャルウェーハの評価方法を実施するときの、接合リーク電流測定用の接合構造体１００（断面構造）の一例を示している。この接合リーク電流測定用の接合構造体１００は、半導体基板１と、その半導体基板１上に形成されたエピタキシャル層（以下、「ＥＰ層」ということがある）２と、そのＥＰ層２を含むように、すなわちエピタキシャル層／半導体基板界面９を含むような深さまで形成されたウェル５と、そのウェル５中に形成された拡散層６とを有している。図１に示す例のように、ウェル５の接合周辺である分離酸化膜７と、その直下に形成されたチャネルストップ層８とをさらに形成することが可能である。この接合構造体１００の特徴の一つは、ウェル５が、エピタキシャル層／半導体基板界面９を含むような深さまで形成されていることである。これにより、接合リーク電流測定時に、半導体基板の抵抗の影響を排除できるため、空乏層４をエピタキシャル層／半導体基板界面９にまでより容易に広げることができ、その結果、エピタキシャル層／半導体基板界面９の品質評価がより容易に、かつ、より高精度に行うことが可能となる。但し、後述するようにウェル５の形成は省略可能である。
【００３２】
ウェル５は、分離酸化膜７の窓開けした部分の直下、すなわち、酸化膜が形成されていない窓部９１に形成することができる。このウェル５は、ＥＰ層２と同じ導電型とされる。そして、ウェル５の濃度（ウェル濃度）は、１×１０１６ａｔｏｍｓ／ｃｍ３から１×１０１７ａｔｏｍｓ／ｃｍ３の範囲とすることが好ましい。例えばボロンをイオン注入し、上記のような範囲とすることで、イオン注入による転位の形成、ウェル５中の欠陥の形成をより効果的に抑制でき、また、半導体基板１の抵抗の影響が小さくなるため、より安定してリーク電流測定を行うことができる。
【００３３】
なお、分離酸化膜７は、接合素子を絶縁分離するための酸化膜である。その分離酸化膜７の厚さは、後述するチャネルストップ層８の形成を考慮して設定することができる。拡散層６は、ウェル５中に、ウェル５の表面からウェル５内部のある深さの範囲に亘って形成された、ウェル５と異なる導電型のドーパントが拡散された層である。ウェル５（但し、拡散層６を除く部分）と拡散層６は互いに異なる導電型となっているので、ウェル５と拡散層６との界面はｐｎ接合３となっている。そのため、電圧を印加すると、ウェル５内には、ｐｎ接合３による空乏層４（点線で囲まれた領域）が形成される。拡散層６のドーパント濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３から５×１０２０ａｔｏｍｓ／ｃｍ３の範囲が好ましい。また、拡散層６の深さは１μｍ以下が好ましい。拡散層６のドーパント濃度や深さを上記範囲とすることで、接合リーク電流測定に好適な空乏層４を設定できる。
【００３４】
チャネルストップ層８を、ウェル５の接合周辺に形成することができる。実施形態の一例では、チャネルストップ層８は、分離酸化膜７の直下に形成されている。そのチャネルストップ層８のドーパント濃度は１×１０１６ａｔｏｍｓ／ｃｍ３から１×１０１７ａｔｏｍｓ／ｃｍ３の範囲が好ましい。また、チャネルストップ層８の深さは０．５μｍ以下とするのが好ましい。チャネルストップ層８によって、分離酸化膜７や表面界面準位などの影響でウェル５周辺に寄生空乏容量が発生するのを効果的に防止できる。その結果、接合リーク電流の測定の際に、ウェル５周辺からのリーク電流（周辺成分）も測定してしまうのを防止できるため、より高精度にエピタキシャル層／半導体基板界面９の評価を行うことができる。また、チャネルストップ層８のドーパント濃度や深さを上記範囲とすることで、後述するチャネルストップ層８形成時のイオン注入でＧＯＩ（酸化膜耐圧）に影響する欠陥を生じないようにできる。
【００３５】
以上説明した接合構造体１００を用い、空乏層４がエピタキシャル層／半導体基板界面を含むように、電圧（逆バイアス）を印加する。そして、その時に流れる接合リーク電流（空乏層での発生再結合電流）としてモニタリングする。上記接合構造体１００によれば、エピタキシャル層／半導体基板界面９の品質の高精度な測定が可能になり、よって、エピタキシャルウェーハの評価を精度良く行うことができる。
【００３６】
また、空乏層４の深さ（下端）が、エピタキシャル層／半導体基板界面と等しい深さとなるように、電圧を印加することが好ましい。エピタキシャル層／半導体基板界面のより高精度な評価が可能となる。
【００３７】
次に、本発明に係るエピタキシャルウェーハの評価方法を説明する。まず、被評価基板として、半導体基板上に該半導体基板と同じ導電型のエピタキシャル層が形成されたエピタキシャルウェーハを準備する。次に、半導体基板及びエピタキシャル層と異なる導電型のドーパントをエピタキシャル層に拡散させて拡散層を形成し、ｐｎ接合を形成する。さらに、拡散層の表面に電極を形成して、評価用の接合構造体を得ることができる。評価は、形成される空乏層の深さが、エピタキシャル層と半導体基板の界面を含む深さとなるようにｐｎ接合に電圧を印加し、電圧を印加した時の接合リーク電流を測定して行う。
【００３８】
図２は、接合構造体１００の製造工程の具体例を示したフロー図である。先ず、図２（ａ）に示すように、準備したエピタキシャルウェーハの上にマスクとなるマスク酸化膜９０を形成する。このマスク酸化膜９０は熱酸化でもＣＶＤでも良い。すなわち、このあとにウェルを形成する場合にはイオン注入を行うのであるが、このときのイオンがわずかにマスク酸化膜９０を通過してチャネルストップ層８を形成するように、マスク酸化膜９０の厚さを設定することが好ましい。この厚さは、イオンを構成する元素や、イオン注入条件（加速電圧等）に依存するため、工程、設備に適した値を設定することができる。次に、図２（ｂ）に示すように、マスク酸化膜９０にフォトリソグラフィを行い、マスク酸化膜９０をドライエッチング又はウエットエッチングにより窓開け処理を行い、窓部９１を形成する。このとき窓部９１が、図１のｐｎ接合３の接合面積（電極面積）に相当することになる。そのため、窓部９１の面積は、好ましくは４ｍｍ２以下を満たすように設定される。このようにすれば、接合リーク電流を測定するときの位置分解能を高く確保でき、リーク電流を測定したときの電流値が大きくなりすぎるのを効果的に防止することができる。なお、窓部９１を除くマスク酸化膜９０の部分が、分離酸化膜７となる。
【００３９】
次に、図２（ｃ）に示すように、イオン注入により、ＥＰ層２と同じ導電型のイオン１３（ドーパント）をＥＰ層２に注入する。このとき、窓部９１の直下及び分離酸化膜７の直下には、イオン注入層１２が形成される。このイオン注入層１２のうち、窓部９１の直下に形成された層がウェル５として機能し、分離酸化膜７の直下に形成された層がチャネルストップ層８として機能する。なお、このウェル５は、図２（ｄ）の拡散層６が形成される前のウェルに該当する。また、チャネルストップ層８は、イオン１３が分離酸化膜７を通過することで、つまりセルアラインを利用して形成される。またこの工程では、分離酸化膜７以外の酸化膜（例えば、スクリーン酸化膜のための熱酸化膜等）を形成しないで直接イオン注入を行う。これによって、接合構造体１００の製造工程を簡素化できる。また、イオン注入におけるドーズ量は、ＧＯＩ（酸化膜耐圧）特性に影響する欠陥が生じない範囲、つまり上述したウェル５のドーパント濃度の好適範囲（１×１０１６ａｔｏｍｓ／ｃｍ３から１×１０１７ａｔｏｍｓ／ｃｍ３の範囲）を満たすように設定される。さらに、イオン注入における加速電圧は、分離酸化膜７の厚さ等を考慮して、チャネルストップ層８が形成できるように設定することができる。イオン注入を行った後は、回復アニールを行うとよい。
【００４０】
次に、図２（ｄ）に示すように、ウェル５内にｐｎ接合３を形成するために、ウェル５とは異なる導電型の元素を拡散させて、拡散層６を形成する。このときの拡散は、イオン注入でも固定拡散でも良い。このとき、イオン注入で行った場合の回復熱処理はウェル形成のイオン注入による回復熱処理とを兼ねても良い。最後に、窓部９１に露出した拡散層６の表面に、ｐｎ接合に電圧を印加し接合リーク電流を測定するときの電極部１０を形成する。以上の各工程を経て、接合構造体１００が完成する。このような接合構造体１００を用いて、形成される空乏層４の深さが、ＥＰ層２と半導体基板１の界面を含む深さとなるように、好ましくは、形成される空乏層の深さが、ＥＰ層２と半導体基板１の界面と等しい深さとなるようにｐｎ接合に電圧を印加し、電圧を印加した時の接合リーク電流を測定することで、エピタキシャルウェーハの、特に、エピタキシャル層／半導体基板界面の高精度な評価を行うことができる。
【００４１】
上述の説明では、接合構造体１００がウェル５を有する構造としたが、ウェル５のない構造を採用することも可能である。これはＥＰ層２の厚さにかかわらず適用可能であるが、特に、ＥＰ層２が厚い場合などの評価に適する。例えば、イオン注入の深さがエピタキシャル層／半導体基板界面９に到達できないような場合でも、評価が可能である。この場合の接合構造体１００の作製方法は、ウェル作製のためのイオン注入工程を省略するだけでよい。なお、この際、チャネルストップ層８は、拡散層６の拡散によって形成できる。この接合構造体１００の場合は、ＥＰ層２の抵抗率と印加電圧によって空乏層４の深さを規定することができる。なお、ウェーハ間の比較を行う場合には、それぞれのウェーハのＥＰ層２の抵抗率を合わせておくと、印加電圧が同じときに、空乏層幅も同じになり、容易にウェーハ間の比較を行うことができる。
【実施例】
【００４２】
以下、実施例を挙げて本発明について詳細に説明するが、これは本発明を限定するものではない。
【００４３】
（実施例１）
本発明の効果を確認するために次の実験を行った。被評価用半導体基板として、抵抗率１０Ω・ｃｍのボロンドープの２００ｍｍφシリコンウェーハを準備した。まず、被評価用半導体基板を、予め重金属汚染レベルの違いが調査されているリアクタ（汚染あり、汚染なし）を使用し、ボロンをドープしたＥＰ層を成長させ、汚染レベルの異なるエピタキシャルウェーハを作製した。このときのＥＰ層は厚さ１．５μｍ、抵抗率１０Ω・ｃｍとした。このエピタキシャルウェーハに、Ｐｙｒｏ雰囲気１０００℃、９０分の処理を行い２００ｎｍの酸化膜を形成した。この後、レジストを塗布し、フォトリソグラフィを行った。本実施例ではネガレジストを選択した。このレジスト付きウェーハをバッファードＨＦ溶液にて酸化膜エッチングし、硫酸過酸化水素混合液でレジストを除去後、ＲＣＡ洗浄を実施した。このエピタキシャルウェーハに加速電圧２００ＫｅＶ、ドーズ量２×１０１２ａｔｏｍｓ／ｃｍ２でボロンをイオン注入して、ウェル及びチャネルストップ層を形成した。ウェルの厚さ（深さ）は２μｍであった。なお、このときのドーズ量２×１０１２ａｔｏｍｓ／ｃｍ２は、ウェルのピーク濃度が１×１０１７ａｔｏｍｓ／ｃｍ３となるドーズ量である。１０００℃、窒素雰囲気下で回復アニールを実施した後、リンガラスを塗布拡散し、リンを表面より拡散することで、ウェル内にｐｎ接合を形成した。
【００４４】
本構造を用いてリーク電流を測定した結果を図３に示す。本構造では、上述のとおりウェルが２μｍであり、この場合、印加電圧を２．５Ｖとすると空乏層がウェル下端に到達する。図３に示すように、汚染のあるリアクタを使用したエピタキシャルウェーハでは、リーク電流は、印加電圧が２．５Ｖ付近で急激に増加した。このように、エピタキシャル層／半導体基板界面に汚染が存在する場合には、空乏層がウェルすなわちエピタキシャル層／半導体基板界面に到達したときに（電圧約２．５Ｖ）、リーク電流が増加する現象が見られる。このように、実施例１の接合構造体用いてリーク電流評価を行うと、エピタキシャル層／半導体基板界面の評価が可能となることが分かる。
【００４５】
（実施例２）
実施例２では、実施例１より厚いＥＰ層をもつエピタキシャルウェーハを作製し、ウェルを形成せずに、リーク電流評価を行った。まず、被評価用半導体基板を、予め重金属汚染レベルの違いが調査されているリアクタ（汚染あり、汚染なし）を使用し、ボロンをドープしたＥＰ層を成長させ、汚染レベルの異なるエピタキシャルウェーハを作製した。このときのＥＰ層は厚さ４μｍ、抵抗率１０Ω・ｃｍとした。このエピタキシャルウェーハに、Ｐｙｒｏ雰囲気１０００℃、９０分の処理を行い２００ｎｍの酸化膜を形成した。こののち、レジストを塗布し、フォトリソグラフィを行った。本実施例ではネガレジストを選択した。このレジスト付きウェーハをバッファードＨＦ溶液にて酸化膜エッチングし、硫酸過酸化水素混合液にてレジストを除去後、ＲＣＡ洗浄を実施した。このエピタキシャルウェーハに、加速電圧１６０ＫｅＶ、ドーズ量２．５×１０１２ａｔｏｍｓ／ｃｍ２でリンをイオン注入してｐｎ接合を形成した。
【００４６】
実施例２のリーク電流測定結果を図４に示す。実施例２では、ウェルがなく、空乏層幅はＥＰ層の抵抗と印加電圧で決まる。印加電圧を９Ｖとすると、空乏層がエピタキシャル層／半導体基板界面に到達する。汚染のあるリアクタを使用したウェーハでは、リーク電流が９Ｖで急激に増加している。このように、エピタキシャル層／半導体基板界面に汚染が存在する場合には、空乏層がエピタキシャル層／半導体基板界面に到達したときに（電圧約９Ｖ）、リーク電流が増加する現象が見られる。このように、実施例２の接合構造体を評価することで、エピタキシャル層／半導体基板界面の接合リーク電流の測定が可能となっているのが分かる。
【００４７】
実施例１、実施例２の結果からわかるように、本発明の評価方法によれば、単純な構造の接合構造体を使用して、従来評価することのできなかったエピタキシャル層／半導体基板界面の接合リーク電流の高精度な測定が可能となった。
【００４８】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【符号の説明】
【００４９】
１…半導体基板、  ２…エピタキシャル（ＥＰ）層、  ３…ｐｎ接合、
４…空乏層、  ５…ウェル、  ６…拡散層、  ７…分離酸化膜、
８…チャネルストップ層、  ９…エピタキシャル層／半導体基板界面、
１０…電極部、  １２…イオン注入層、  １３…イオン、
９０…マスク酸化膜、  ９１…窓部、  １００…接合構造体。
【図１】
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【図２】
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【図３】
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【図４】
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