(57)【要約】【課題】従来に比べてオン抵抗を低減することができる半導体装置およびその製造方法を提供する。【解決手段】半導体装置１は、素子主面を有するエピタキシャル層と、ｐ型のボディ領域５と、ボディ領域５に形成されたｎ型のソース領域６と、ボディ領域５とは離間して配置されたｎ型のドレイン領域７と、チャネル領域３３に対向するゲート絶縁膜と、ゲート絶縁膜を介してチャネル領域３３に対向するゲート電極９と、エピタキシャル層の素子主面に形成されたフィールド絶縁膜４とを含み、フィールド絶縁膜４は、ドレイン領域７からソース領域６に向かう第１方向Ｄ１に沿って、第１の長さＬ１と、第１の長さＬ１よりも短い第２の長さＬ２とを有している。【選択図】図１
2020120062.tif 000002
【特許請求の範囲】
【請求項１】
素子主面を有する第１導電型の半導体層と、
前記半導体層の前記素子主面に形成された第２導電型のボディ領域と、
前記ボディ領域に形成され、かつ前記ボディ領域の周縁とは離間して配置された第１導電型のソース領域と、
前記半導体層の前記素子主面に形成され、かつ前記ボディ領域とは離間して配置された第１導電型のドレイン領域と、
前記ソース領域と前記ボディ領域の周縁との間のチャネル領域に対向するゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と、
前記ゲート絶縁膜と前記ドレイン領域との間において前記半導体層の前記素子主面に形成され、かつ前記ゲート絶縁膜よりも大きな厚さを有するフィールド絶縁膜とを含み、
前記フィールド絶縁膜は、前記半導体層の前記素子主面を法線方向から見た平面視において、前記ドレイン領域から前記ソース領域に向かう第１方向に沿って、第１の長さと、前記第１の長さよりも短い第２の長さとを有している、半導体装置。
【請求項２】
前記フィールド絶縁膜の前記ドレイン領域側の端部は、前記平面視において、前記ドレイン領域に向かう方向に突出する山部と、前記山部に連続し、かつ前記ドレイン領域から離れる方向に凹む谷部とを含む波形に形成されており、
前記第１の長さの一方の端点は、前記山部の頂部に設定されており、かつ前記第２の長さの一方の端点は、前記谷部の底部に設定されている、請求項１に記載の半導体装置。
【請求項３】
前記フィールド絶縁膜の前記ソース領域側の端部は、前記山部および前記谷部に対向する区間において直線状に形成されている、請求項２に記載の半導体装置。
【請求項４】
前記フィールド絶縁膜の前記ソース領域側の端部は、前記平面視において、前記ソース領域に向かう方向に突出する山部と、前記山部に連続し、かつ前記ソース領域から離れる方向に凹む谷部とを含む波形に形成されている、請求項２に記載の半導体装置。
【請求項５】
前記第１方向において、前記フィールド絶縁膜の前記ドレイン領域側の前記山部と前記ソース領域側の前記山部とが対向しており、かつ前記フィールド絶縁膜の前記ドレイン領域側の前記谷部と前記ソース領域側の前記谷部とが対向している、請求項４に記載の半導体装置。
【請求項６】
前記半導体層上に形成された層間絶縁膜と、
前記層間絶縁膜を厚さ方向に貫通し、かつ前記ドレイン領域に接続されたドレインコンタクトとを含み、
前記ドレインコンタクトは、前記平面視において、前記フィールド絶縁膜の前記ドレイン領域側の端部の前記谷部に隣り合う部分に配置されている、請求項２〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記フィールド絶縁膜の前記ソース領域側の端部は、前記平面視において、前記ソース領域に向かう方向に突出する山部と、前記山部に連続し、かつ前記ソース領域から離れる方向に凹む谷部とを有する波形に形成されており、
前記第１の長さの一方の端点は、前記山部の頂部に設定されており、かつ前記第２の長さの一方の端点は、前記谷部の底部に設定されている、請求項１に記載の半導体装置。
【請求項８】
前記フィールド絶縁膜の前記ドレイン領域側の端部は、前記山部および前記谷部に対向する区間において直線状に形成されている、請求項７に記載の半導体装置。
【請求項９】
前記第１の長さは０．４μｍ〜０．７μｍであり、かつ前記第２の長さは０．２μｍ〜０．５μｍである、請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記フィールド絶縁膜は、ＬＯＣＯＳ（LOCal Oxidation of Silicon）酸化膜を含む、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
素子主面を有する第１導電型の半導体層上にフォトレジストを塗布する工程と、
前記半導体層の前記素子主面を法線方向から見た平面視において、選択的に突出する複数の凸部と、前記複数の凸部の間の凹部とを含む端部を有するマスクを前記フォトレジスト上に配置する工程と、
前記マスクを用いて前記フォトレジストを露光し、かつ現像することによって、前記マスクの前記凸部に対応する山部と、前記マスクの前記凹部に対応する谷部とを含む波形の端部を有するように前記フォトレジストをパターニングする工程と、
前記パターニング後の前記フォトレジストをマスクとして形成されるハードマスクから露出する前記半導体層の前記素子主面を酸化することによって、前記フォトレジストの前記山部に対応する山部と、前記フォトレジストの前記谷部に対応する谷部とを含む波形の第１端部と、前記第１端部とは反対側の第２端部とを有するフィールド絶縁膜を形成する工程と、
前記ハードマスクを除去することによって、前記フィールド絶縁膜の前記第１端部側の前記半導体層の前記素子主面である第１領域と、前記フィールド絶縁膜の前記第２端部側の前記素子主面である第２領域とを露出させる工程と、
前記半導体層の前記第１領域に第１導電型のドレイン領域を形成する工程と、
前記半導体層の前記第２領域にゲート絶縁膜を選択的に形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体層の前記第２領域に第２導電型のボディ領域を形成する工程と、
前記ボディ領域の周縁とは離間するように、前記ボディ領域に第１導電型のソース領域を形成する工程とを含む、半導体装置の製造方法。
【請求項１２】
素子主面を有する第１導電型の半導体層上にフォトレジストを塗布する工程と、
前記半導体層の前記素子主面を法線方向から見た平面視において、選択的に突出する複数の凸部と、前記複数の凸部の間の凹部とを含む端部を有するマスクを前記フォトレジスト上に配置する工程と、
前記マスクを用いて前記フォトレジストを露光し、かつ現像することによって、前記マスクの前記凸部に対応する山部と、前記マスクの前記凹部に対応する谷部とを含む波形の端部を有するように前記フォトレジストをパターニングする工程と、
前記パターニング後の前記フォトレジストをマスクとして形成されるハードマスクから露出する前記半導体層の前記素子主面を酸化することによって、前記フォトレジストの前記山部に対応する山部と、前記フォトレジストの前記谷部に対応する谷部とを含む波形の第１端部と、前記第１端部とは反対側の第２端部とを有するフィールド絶縁膜を形成する工程と、
前記ハードマスクを除去することによって、前記フィールド絶縁膜の前記第１端部側の前記半導体層の前記素子主面である第１領域と、前記フィールド絶縁膜の前記第２端部側の前記素子主面である第２領域とを露出させる工程と、
前記半導体層の前記第１領域にゲート絶縁膜を選択的に形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体層の前記第１領域に第２導電型のボディ領域を形成する工程と、
前記ボディ領域の周縁とは離間するように、前記ボディ領域に第１導電型のソース領域を形成する工程と、
前記半導体層の前記第２領域に第１導電型のドレイン領域を形成する工程とを含む、半導体装置の製造方法。
【請求項１３】
前記マスクは、前記凸部および前記凹部を含む端部の反対側に、直線状に形成された端部を有している、請求項１１または１２に記載の半導体装置の製造方法。
【請求項１４】
素子主面を有する第１導電型の半導体層上にフォトレジストを塗布する工程と、
前記半導体層の前記素子主面を法線方向から見た平面視において、互いに０．５μｍ未満の間隔を空けて配置された複数のパターンを有するマスクを前記フォトレジスト上に配置する工程と、
前記マスクを用いて前記フォトレジストを露光し、かつ現像することによって、隣り合う前記パターンの隙間部分に対応する谷部と、前記パターンに対応する山部とを含む端部を有するように前記フォトレジストをパターニングする工程と、
前記パターニング後の前記フォトレジストをマスクとして形成されるハードマスクから露出する前記半導体層の前記素子主面を酸化することによって、前記フォトレジストの前記山部に対応する山部と、前記フォトレジストの前記谷部に対応する谷部とを、それぞれ含む波形の第１端部および波形の第２端部を有するフィールド絶縁膜を形成する工程と、
前記ハードマスクを除去することによって、前記フィールド絶縁膜の前記第１端部側の前記半導体層の前記素子主面である第１領域と、前記フィールド絶縁膜の前記第２端部側の前記素子主面である第２領域とを露出させる工程と、
前記半導体層の前記第１領域に第１導電型のドレイン領域を形成する工程と、
前記半導体層の前記第２領域にゲート絶縁膜を選択的に形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体層の前記第２領域に第２導電型のボディ領域を形成する工程と、
前記ボディ領域の周縁とは離間するように、前記ボディ領域に第１導電型のソース領域を形成する工程とを含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
特許文献１は、ＬＤＭＯＳ（Lateral Double-diffused MOS）型トランジスタ含む半導体装置を開示している。
この半導体装置は、ｐ型の半導体基板と、半導体基板上に形成されたｎ型の半導体層と、半導体層の表面部に形成されたｐ型のドレインオフセット領域と、ドレインオフセット領域を貫通するように半導体層の表面部に形成されたｎ型のボディ領域と、ボディ領域の表面部に形成されたｐ型のソース領域と、ボディ領域から離間して形成されたｐ型のドレイン領域と、ソース領域のドレイン領域側の端部からボディ領域を横切るようにドレインオフセット領域上に形成されたゲート絶縁膜と、ゲート絶縁膜とドレイン領域との間でドレインオフセット領域上に形成された厚い絶縁膜（ＬＯＣＯＳ酸化膜）と、ゲート絶縁膜上に形成されたゲート電極とを含む。この構成において、ボディ領域と半導体層との境界は、ゲート絶縁膜に接している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２４３９１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１では、ゲート電極の下方にＬＯＣＯＳ酸化膜が挿入されている。このＬＯＣＯＳ酸化膜の、ドレイン領域からソース領域に向かう方向の長さを短くするほど、オン抵抗が低減する。
しかしながら、当該ＬＯＣＯＳ酸化膜の長さの縮小には限界がある。ＬＯＣＯＳ酸化膜を形成する際に使用する露光機の解像限界によって、パターンが細すぎると解像不良となり、パターン形成ができなくなるためである。その結果、ＬＯＣＯＳ酸化膜を形成できない可能性もある。
【０００５】
本発明の目的は、従来に比べてオン抵抗を低減することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一実施形態に係る半導体装置は、素子主面を有する第１導電型の半導体層と、前記半導体層の前記素子主面に形成された第２導電型のボディ領域と、前記ボディ領域に形成され、かつ前記ボディ領域の周縁とは離間して配置された第１導電型のソース領域と、前記半導体層の前記素子主面に形成され、かつ前記ボディ領域とは離間して配置された第１導電型のドレイン領域と、前記ソース領域と前記ボディ領域の周縁との間のチャネル領域に対向するゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と、前記ゲート絶縁膜と前記ドレイン領域との間において前記半導体層の前記素子主面に形成され、かつ前記ゲート絶縁膜よりも大きな厚さを有するフィールド絶縁膜とを含み、前記フィールド絶縁膜は、前記半導体層の前記素子主面を法線方向から見た平面視において、前記ドレイン領域から前記ソース領域に向かう第１方向に沿って、第１の長さと、前記第１の長さよりも短い第２の長さとを有している。
【０００７】
この構成によれば、フィールド絶縁膜が、第１方向に関して相対的に短い第２の長さを有する部分を有している。これにより、セルピッチが縮小されるので、単位面積当たりのオン抵抗を低減することができる。
本発明の一実施形態に係る半導体装置では、前記フィールド絶縁膜の前記ドレイン領域側の端部は、前記平面視において、前記ドレイン領域に向かう方向に突出する山部と、前記山部に連続し、かつ前記ドレイン領域から離れる方向に凹む谷部とを含む波形に形成されており、前記第１の長さの一方の端点は、前記山部の頂部に設定されており、かつ前記第２の長さの一方の端点は、前記谷部の底部に設定されていてもよい。
【０００８】
本発明の一実施形態に係る半導体装置では、前記フィールド絶縁膜の前記ソース領域側の端部は、前記山部および前記谷部に対向する区間において直線状に形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記フィールド絶縁膜の前記ソース領域側の端部は、前記平面視において、前記ソース領域に向かう方向に突出する山部と、前記山部に連続し、かつ前記ソース領域から離れる方向に凹む谷部とを含む波形に形成されていてもよい。
【０００９】
本発明の一実施形態に係る半導体装置では、前記第１方向において、前記フィールド絶縁膜の前記ドレイン領域側の前記山部と前記ソース領域側の前記山部とが対向しており、かつ前記フィールド絶縁膜の前記ドレイン領域側の前記谷部と前記ソース領域側の前記谷部とが対向していてもよい。
本発明の一実施形態に係る半導体装置は、前記半導体層上に形成された層間絶縁膜と、前記層間絶縁膜を厚さ方向に貫通し、かつ前記ドレイン領域に接続されたドレインコンタクトとを含み、前記ドレインコンタクトは、前記平面視において、前記フィールド絶縁膜の前記ドレイン領域側の端部の前記谷部に隣り合う部分に配置されていてもよい。
【００１０】
この構成によれば、ドレイン領域において、幅が比較的広い部分にドレインコンタクトが配置されるので、デザインルールに柔軟性を持たせることができ、さらにセルピッチを縮小することができる。
本発明の一実施形態に係る半導体装置では、前記フィールド絶縁膜の前記ソース領域側の端部は、前記平面視において、前記ソース領域に向かう方向に突出する山部と、前記山部に連続し、かつ前記ソース領域から離れる方向に凹む谷部とを有する波形に形成されており、前記第１の長さの一方の端点は、前記山部の頂部に設定されており、かつ前記第２の長さの一方の端点は、前記谷部の底部に設定されていてもよい。
【００１１】
本発明の一実施形態に係る半導体装置では、前記フィールド絶縁膜の前記ドレイン領域側の端部は、前記山部および前記谷部に対向する区間において直線状に形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記第１の長さは０．４μｍ〜０．７μｍであり、かつ前記第２の長さは０．２μｍ〜０．５μｍであってもよい。
【００１２】
本発明の一実施形態に係る半導体装置では、前記フィールド絶縁膜は、ＬＯＣＯＳ（LOCal Oxidation of Silicon）酸化膜を含んでいてもよい。
本発明の一実施形態に係る半導体装置の製造方法は、素子主面を有する第１導電型の半導体層上にフォトレジストを塗布する工程と、前記半導体層の前記素子主面を法線方向から見た平面視において、選択的に突出する複数の凸部と、前記複数の凸部の間の凹部とを含む端部を有するマスクを前記フォトレジスト上に配置する工程と、前記マスクを用いて前記フォトレジストを露光し、かつ現像することによって、前記マスクの前記凸部に対応する山部と、前記マスクの前記凹部に対応する谷部とを含む波形の端部を有するように前記フォトレジストをパターニングする工程と、前記パターニング後の前記フォトレジストをマスクとして形成されるハードマスクから露出する前記半導体層の前記素子主面を酸化することによって、前記フォトレジストの前記山部に対応する山部と、前記フォトレジストの前記谷部に対応する谷部とを含む波形の第１端部と、前記第１端部とは反対側の第２端部とを有するフィールド絶縁膜を形成する工程と、前記ハードマスクを除去することによって、前記フィールド絶縁膜の前記第１端部側の前記半導体層の前記素子主面である第１領域と、前記フィールド絶縁膜の前記第２端部側の前記素子主面である第２領域とを露出させる工程と、前記半導体層の前記第１領域に第１導電型のドレイン領域を形成する工程と、前記半導体層の前記第２領域にゲート絶縁膜を選択的に形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体層の前記第２領域に第２導電型のボディ領域を形成する工程と、前記ボディ領域の周縁とは離間するように、前記ボディ領域に第１導電型のソース領域を形成する工程とを含む。
【００１３】
また、本発明の他の実施形態に係る半導体装置の製造方法は、素子主面を有する第１導電型の半導体層上にフォトレジストを塗布する工程と、前記半導体層の前記素子主面を法線方向から見た平面視において、選択的に突出する複数の凸部と、前記複数の凸部の間の凹部とを含む端部を有するマスクを前記フォトレジスト上に配置する工程と、  前記マスクを用いて前記フォトレジストを露光し、かつ現像することによって、前記マスクの前記凸部に対応する山部と、前記マスクの前記凹部に対応する谷部とを含む波形の端部を有するように前記フォトレジストをパターニングする工程と、前記パターニング後の前記フォトレジストをマスクとして形成されるハードマスクから露出する前記半導体層の前記素子主面を酸化することによって、前記フォトレジストの前記山部に対応する山部と、前記フォトレジストの前記谷部に対応する谷部とを含む波形の第１端部と、前記第１端部とは反対側の第２端部とを有するフィールド絶縁膜を形成する工程と、前記ハードマスクを除去することによって、前記フィールド絶縁膜の前記第１端部側の前記半導体層の前記素子主面である第１領域と、前記フィールド絶縁膜の前記第２端部側の前記素子主面である第２領域とを露出させる工程と、前記半導体層の前記第１領域にゲート絶縁膜を選択的に形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体層の前記第１領域に第２導電型のボディ領域を形成する工程と、前記ボディ領域の周縁とは離間するように、前記ボディ領域に第１導電型のソース領域を形成する工程と、前記半導体層の前記第２領域に第１導電型のドレイン領域を形成する工程とを含む。
【００１４】
上記の製造方法によって、前述の半導体装置を製造することができる。また、この製造方法では、凸部および凹部を含む端部を有するマスクを使用してフォトレジストが露光される。そのため、光の回折および干渉現象によって、凸部と凹部とが平滑化されて山部と谷部とを含む波形の端部パターンとして、フォトレジストが解像される。したがって、マスクの凹部を含む領域の寸法が露光機の解像限界を下回っていても、解像不良を防止することができる。その結果、比較的解像限界が高い露光機を用いても、ドレイン領域からソース領域に向かう第１方向において、露光機の解像限界を下回る、フィールド絶縁膜の第２の長さを実現することができる。
【００１５】
本発明の一実施形態および他の実施形態に係る半導体装置の製造方法では、前記マスクは、前記凸部および前記凹部を含む端部の反対側に、直線状に形成された端部を有していてもよい。
本発明の他の実施形態に係る半導体装置の製造方法は、素子主面を有する第１導電型の半導体層上にフォトレジストを塗布する工程と、前記半導体層の前記素子主面を法線方向から見た平面視において、互いに０．５μｍ未満の間隔を空けて配置された複数のパターンを有するマスクを前記フォトレジスト上に配置する工程と、前記マスクを用いて前記フォトレジストを露光し、かつ現像することによって、隣り合う前記パターンの隙間部分に対応する谷部と、前記パターンに対応する山部とを含む端部を有するように前記フォトレジストをパターニングする工程と、前記パターニング後の前記フォトレジストをマスクとして形成されるハードマスクから露出する前記半導体層の前記素子主面を酸化することによって、前記フォトレジストの前記山部に対応する山部と、前記フォトレジストの前記谷部に対応する谷部とを、それぞれ含む波形の第１端部および波形の第２端部を有するフィールド絶縁膜を形成する工程と、前記ハードマスクを除去することによって、前記フィールド絶縁膜の前記第１端部側の前記半導体層の前記素子主面である第１領域と、前記フィールド絶縁膜の前記第２端部側の前記素子主面である第２領域とを露出させる工程と、前記半導体層の前記第１領域に第１導電型のドレイン領域を形成する工程と、前記半導体層の前記第２領域にゲート絶縁膜を選択的に形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体層の前記第２領域に第２導電型のボディ領域を形成する工程と、前記ボディ領域の周縁とは離間するように、前記ボディ領域に第１導電型のソース領域を形成する工程とを含んでいてもよい。
【００１６】
この製造方法によっても、前述の半導体装置を製造することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。
【図２】図２は、図１に示す半導体装置の断面図であって、図１のII−II断面を示す図である。
【図３】図３は、図１および図２に示す半導体装置の製造工程の一部を示す図である。
【図４】図４は、図３の次の工程を示す図である。
【図５】図５は、図４の次の工程を示す図である。
【図６】図６は、図５の次の工程を示す図である。
【図７】図７は、図６の次の工程を示す図である。
【図８】図８は、図７の次の工程を示す図である。
【図９】図９は、図８の次の工程を示す図である。
【図１０】図１０は、図９の次の工程を示す図である。
【図１１】図１１は、図１０の次の工程を示す図である。
【図１２】図１２は、図１１の次の工程を示す図である。
【図１３】図１３は、図１２の次の工程を示す図である。
【図１４】図１４は、図１３の次の工程を示す図である。
【図１５】図１５は、図１４の次の工程を示す図である。
【図１６】図１６は、図１５の次の工程を示す図である。
【図１７】図１７は、図１６の次の工程を示す図である。
【図１８】図１８は、図１７の次の工程を示す図である。
【図１９Ａ】図１９Ａは、フォトレジストの露光・現像に関連する工程を示す図である。
【図１９Ｂ】図１９Ｂは、フォトレジストの露光・現像に関連する工程を示す図である。
【図２０】図２０は、本発明の第２実施形態に係る半導体装置の模式的な平面図である。
【図２１】図２１は、本発明の第３実施形態に係る半導体装置の模式的な平面図である。
【図２２】図２２は、本発明の第４実施形態に係る半導体装置の模式的な平面図である。
【図２３Ａ】図２３Ａは、フォトレジストの露光・現像に関連する工程を示す図（第５実施形態）である。
【図２３Ｂ】図２３Ｂは、フォトレジストの露光・現像に関連する工程を示す図（第５実施形態）である。
【発明を実施するための形態】
【００１８】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係る半導体装置１の模式的な平面図である。図２は、図１に示す半導体装置１の断面図であって、図１のII−II断面を示す図である。
半導体装置１は、たとえばドレイン・ソース間電圧ＶＤＳが５Ｖ〜３０Ｖ程度のＬＤＭＯＳ（Lateral Double-diffused Metal Oxide Semiconductor）領域を含む半導体装置である。
【００１９】
半導体装置１は、半導体基板２と、エピタキシャル層３と、フィールド絶縁膜４と、ボディ領域５と、ソース領域６と、ドレイン領域７と、ゲート絶縁膜８と、ゲート電極９と、層間絶縁膜１０と、ソースコンタクト１１と、ドレインコンタクト１２と、ソース電極１３と、ドレイン電極１４とを含んでいる。
半導体基板２は、主面１５と、半導体基板２の厚さ方向において主面１５の反対側を向く裏面１６とを有する。主面１５は、エピタキシャル層３に接する面である。裏面１６は、その全面が、半導体装置１の外部に露出している。
【００２０】
半導体基板２は、この実施形態ではシリコン（Ｓｉ）基板から構成されているが、他の素材（たとえば、炭化シリコン（ＳｉＣ）等）から構成された基板であってもよい。半導体基板２は、この実施形態ではｐ型である。半導体基板２は、たとえば、１×１０１４ｃｍ−３〜５×１０１８ｃｍ−３の不純物濃度を有している。また、半導体基板２の厚さは、たとえば、研削前で５００μｍ〜８００μｍである。
【００２１】
エピタキシャル層３は、半導体基板２に接しており、かつ半導体基板２に積層されている。エピタキシャル層３は、素子主面１７と、エピタキシャル層３の厚さ方向において素子主面１７の反対側を向く接合面１８とを有する。素子主面１７は、前述のＬＤＭＯＳ領域が形成された面である。接合面１８は、半導体基板２の主面１５に接する面である。なお、図示はしないが、平面視で閉環状のｐ型の素子分離ウェルがエピタキシャル層３の素子主面１７から半導体基板２に達するように形成されることによって、ＬＤＭＯＳ領域が区画されていてもいる。つまり、ＬＤＭＯＳ領域は、ｐ型の半導体基板２とｐ型の素子分離ウェル（図示せず）によって取り囲まれた領域である。
【００２２】
エピタキシャル層３は、この実施形態ではシリコン（Ｓｉ）から構成されているが、他の素材（たとえば、炭化シリコン（ＳｉＣ）等）から構成されていてもよい。
エピタキシャル層３は、半導体基板２と逆の導電型を有しており、この実施形態ではｎ型である。エピタキシャル層３は、たとえば、５×１０１４ｃｍ−３〜１×１０１７ｃｍ−３の不純物濃度を有している。また、エピタキシャル層３の厚さは、たとえば、３μｍ〜２０μｍである。
【００２３】
フィールド絶縁膜４は、エピタキシャル層３の素子主面１７に形成されている。フィールド絶縁膜４は、エピタキシャル層３の素子主面１７を選択的に覆っており、かつ素子主面１７の一部を第１領域１９および第２領域２０として、それぞれ、第１開口２１および第２開口２２から露出させている。
第１領域１９および第２領域２０は互いに離れており、かつ図１に示すように、フィールド絶縁膜４によって取り囲まれている。図１では、第２領域２０が一対の第１領域１９で挟まれた状態が示されているが、他の形態として、エピタキシャル層３の素子主面１７には、第１領域１９および第２領域２０が交互に複数配列されていてもよい。
【００２４】
なお、図１では、第１領域１９および第２領域２０を取り囲むフィールド絶縁膜４の周縁部が、太い実線で示されている。すなわち、図１において、太い実線で囲まれた第１領域１９および第２領域２０を除く領域は、フィールド絶縁膜４で覆われた領域である。
図１に示すように、フィールド絶縁膜４の第１開口２１と第２開口２２とに挟まれた部分は、エピタキシャル層３の素子主面１７を法線方向から見た平面視において、第１領域１９から第２領域２０に向かう第１方向Ｄ１に沿って、第１の長さＬ１と、第１の長さＬ１よりも短い第２の長さＬ２とを有している。このような第１の長さＬ１と第２の長さＬ２との差は、以下の構造によって説明できる。
【００２５】
たとえば、この実施形態では、第１領域１９を取り囲むフィールド絶縁膜４の部分は、互いに対向する一対の直線部２３と、当該直線部２３の端部同士を繋ぐ一対の曲線部２４とを含む。より具体的には、一対の直線部２３は、第１方向Ｄ１に延びる直線状であり、第１領域１９の短手方向の辺を構成している。一方、一対の曲線部２４は、第１方向Ｄ１に直行する第２方向Ｄ２に延び、第１領域１９の長手方向の辺を構成している。
【００２６】
また、一対の曲線部２４は、第１領域１９の内側に向かって突出する山部２５と、山部２５に連続し、かつ第１領域１９から離れる方向に凹む谷部２６とを含む波形に形成されている。さらに、互いに対向する一対の曲線部２４に関して、山部２５が互いに対向しており、かつ谷部２６が互いに対向している。これにより、第１領域１９は、第１方向Ｄ１において、谷部２６と谷部２６との間の第３の長さＬ３と、山部２５と山部２５との間の長さであり、かつ第３の長さＬ３よりも短い第４の長さＬ４とを有している。
【００２７】
一方、第２領域２０を取り囲むフィールド絶縁膜４の部分は、互いに対向する一対の直線部２７と、当該直線部２７の端部同士を繋ぐ一対の曲線部２８とを含む。より具体的には、一対の直線部２７は、第２方向Ｄ２に延びる直線状であり、第２領域２０の長手方向の辺を構成している。一方、一対の曲線部２８は、第２方向Ｄ２に膨出する半円状であり、第２領域２０の短手方向の辺を構成している。
【００２８】
すなわち、第２方向Ｄ２に延びるフィールド絶縁膜４の曲線部２４と直線部２７とが互いに対向している。これにより、曲線部２４の山部２５の頂部と直線部２７との距離が相対的に長い第１の長さＬ１として設定され、かつ曲線部２４の谷部２６の底部と直線部２７との距離が、相対的に第１の長さＬ１よりも短い第２の長さＬ２として設定されている。この実施形態では、第１の長さＬ１は、たとえば０．４μｍ〜０．７μｍであり、かつ第２の長さＬ２は、たとえば０．２μｍ〜０．５μｍである。
【００２９】
フィールド絶縁膜４は、この実施形態では酸化シリコン（ＳｉＯ２）、より具体的にはＬＯＣＯＳ（LOCal Oxidation of Silicon）酸化膜から構成されているが、他の絶縁材料（たとえば、窒化シリコン（ＳｉＮ）等）から構成されていてもよい。また、フィールド絶縁膜４は、複数の材料、たとえば、酸化シリコンと窒化シリコンとの積層構造で構成されていてもよい。
【００３０】
また、図２に示すように、フィールド絶縁膜４は、断面構造として、第１部分２９および第２部分３０を含む。より具体的には、第２部分３０は、第１領域１９および第２領域２０を取り囲むフィールド絶縁膜４の部分であり、少なくとも、第１領域１９および第２領域２０を取り囲むフィールド絶縁膜４の周縁部を構成している。これに対し、第１部分２９は、フィールド絶縁膜４の第２部分３０の除く大部分を占める部分であり、第２部分３０を挟んで、第１領域１９および第２領域２０から離れている。
【００３１】
また、厚さに関して、フィールド絶縁膜４の第１部分２９は、一定の厚さを有している。これに対し、フィールド絶縁膜４の第２部分３０は、第１部分２９から第１開口２１および第２開口２２に向かって徐々に減少する厚さを有している。言い換えれば、第２部分３０は、断面視において、第１部分２９から第１開口２１および第２開口２２に向かって厚さが減少するテーパ状である。
【００３２】
ボディ領域５は、エピタキシャル層３の素子主面１７の第２領域２０に形成されている。ボディ領域５は、第２領域２０を取り囲むフィールド絶縁膜４の周縁部から内側に離れており、かつ当該フィールド絶縁膜４の周縁部に沿う環状の外周縁３１を有している。ボディ領域５の外周縁３１とフィールド絶縁膜４の周縁部との間に挟まれ、かつエピタキシャル層３の一部で構成された環状の領域は、エピタキシャル層３と同じ導電型の半導体領域３５である。
【００３３】
ボディ領域５は、この実施形態ではｐ型の半導体領域である。ボディ領域５は、たとえば、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３の不純物濃度を有している。また、ボディ領域５の深さは、図２に示すようにフィールド絶縁膜４の底部位置よりも深く、たとえば、０．５μｍ〜４．０μｍである。
ソース領域６は、エピタキシャル層３の素子主面１７の第２領域２０においてボディ領域５の内方領域に形成されている。ソース領域６は、ボディ領域５の外周縁３１から内側に離れており、かつボディ領域５の外周縁３１に沿う環状の外周縁３２を有している。ボディ領域５の外周縁３１とソース領域６の外周縁３２との間に挟まれ、かつボディ領域５で構成された環状の領域は、ゲート電極９に適切な電圧が印加されたときにチャネルが形成されるチャネル領域３３である。
【００３４】
ソース領域６は、この実施形態ではｎ型の半導体領域である。ソース領域６は、たとえば、１×１０１９ｃｍ−３〜５×１０２１ｃｍ−３の不純物濃度を有している。ソース領域６の導電型は、エピタキシャル層３の不純物濃度との差を考慮して、ｎ＋型と定義されてもよい。
また、ソース領域６の深さは、ボディ領域５よりも浅く、たとえば、０．２μｍ〜１．０μｍである。したがって、断面視において、ソース領域６は、その側部および底部がボディ領域５によって一体的に覆われている。
【００３５】
ドレイン領域７は、エピタキシャル層３の素子主面１７の第１領域１９に形成されている。ドレイン領域７は、第１領域１９を取り囲むフィールド絶縁膜４の周縁部にほぼ一致する外周縁３４を有している。したがって、ドレイン領域７は、フィールド絶縁膜４の山部２５および谷部２６に対応する形状を有している。なお、ドレイン領域７は、外周縁３４がフィールド絶縁膜４の下方に位置することにより、フィールド絶縁膜４に部分的に重なっていてもよい。この場合、ドレイン領域７は、フィールド絶縁膜４の山部２５および谷部２６に対応する形状を有していない。
【００３６】
ドレイン領域７は、この実施形態ではｎ型の半導体領域である。ドレイン領域７は、たとえば、１×１０１９ｃｍ−３〜５×１０２１ｃｍ−３の不純物濃度を有している。ドレイン領域７の導電型は、エピタキシャル層３の不純物濃度との差を考慮して、ｎ＋型と定義されてもよい。
また、ドレイン領域７の深さは、たとえば、０．２μｍ〜２．０μｍである。たとえば、ドレイン領域７は、ソース領域６と同じ深さを有していてもよい。
【００３７】
ゲート絶縁膜８は、エピタキシャル層３の素子主面１７の第２領域２０に形成されている。より具体的には、第２領域２０において、ソース領域６の外周縁３２からフィールド絶縁膜４の周縁部に至る領域に形成され、フィールド絶縁膜４と一体化しており、かつチャネル領域３３および半導体領域３５を覆っている。
ゲート絶縁膜８は、この実施形態では、酸化シリコン（ＳｉＯ２）から構成されているが、他の絶縁材料（たとえば、窒化シリコン酸化膜（ＳｉＯＮ）等）から構成されていてもよい。また、ゲート絶縁膜８の厚さは、フィールド絶縁膜４よりも薄く、たとえば、２ｎｍ〜５５ｎｍである。
【００３８】
ゲート電極９は、ゲート絶縁膜８上に形成されている。ゲート電極９は、ゲート絶縁膜８を介してチャネル領域３３および半導体領域３５対向し、かつゲート絶縁膜８上からフィールド絶縁膜４の第１部分２９に連続して延びている。これにより、ゲート電極９は、フィールド絶縁膜４の第２部分３０および第１部分２９（一部）を覆っている。
この実施形態では、ゲート電極９は、図１においてハッチングで示された領域である。つまり、エピタキシャル層３の第１領域１９を取り囲むフィールド絶縁膜４の周縁部の内側および外側の両方を覆う環状に形成されている。ソース領域６は、たとえば、ゲート電極９の内周縁に対して自己整合的に形成されていてもよい。また、ゲート電極９は、たとえば不純物が添加されたポリシリコンである。
【００３９】
層間絶縁膜１０は、エピタキシャル層３の素子主面１７の全域に形成されている。層間絶縁膜１０は、ボディ領域５、ソース領域６、ドレイン領域７およびゲート電極９を覆っている。層間絶縁膜１０は、この実施形態では、酸化シリコン（ＳｉＯ２）から構成されているが、他の絶縁材料（たとえば、窒化シリコン（ＳｉＮ）等）から構成されていてもよい。また、層間絶縁膜１０は、複数の材料、たとえば、酸化シリコンと窒化シリコンとの積層構造で構成されていてもよい。また、層間絶縁膜１０の厚さは、たとえば、０．３μｍ〜２．０μｍである。
【００４０】
ソースコンタクト１１は、層間絶縁膜１０に埋め込まれている。より具体的には、層間絶縁膜１０には、ソース領域６を選択的に露出させるソースコンタクト孔３６が形成されている。ソースコンタクト１１は、ソースコンタクト孔３６に配置され、かつソース領域６に接続されている。ソースコンタクト１１は、図１に示すように、エピタキシャル層３の第２領域２０の長手方向に沿って間隔を空けて複数設けられていてもよい。
【００４１】
また、ソースコンタクト１１は、この実施形態では、タングステン（Ｗ）から構成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）から構成されていてもよい。その際、ＴｉＮ等のバリア膜を用いてもよいことは、言うまでもない。
ドレインコンタクト１２は、層間絶縁膜１０に埋め込まれている。より具体的には、層間絶縁膜１０には、ドレイン領域７を選択的に露出させるドレインコンタクト孔３７が形成されている。ドレインコンタクト１２は、ドレインコンタクト孔３７に配置され、かつドレイン領域７に接続されている。ドレインコンタクト１２は、図１に示すように、エピタキシャル層３の第１領域１９の長手方向に沿って間隔を空けて複数設けられていてもよい。
【００４２】
この実施形態では、ドレインコンタクト１２は、平面視において、フィールド絶縁膜４の谷部２６と谷部２６との間の領域に配置されている。この構成により、ドレイン領域７において、谷部２６と谷部２６とで挟まれ、幅が比較的広い部分にドレインコンタクト１２が配置されるので、デザインルールに柔軟性を持たせることができ、さらにセルピッチを縮小することができる。
【００４３】
また、ドレインコンタクト１２は、この実施形態では、タングステン（Ｗ）から構成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）から構成されていてもよい。その際、ＴｉＮ等のバリア膜を用いてもよいことは、言うまでもない。
ソース電極１３およびドレイン電極１４は、層間絶縁膜１０の表面に形成されている。ソース電極１３およびドレイン電極１４は、それぞれ、ソースコンタクト１１およびドレインコンタクト１２を覆っており、かつソースコンタクト１１およびドレインコンタクト１２に接続されている。これにより、ソース電極１３およびドレイン電極１４は、それぞれ、ソース領域６およびドレイン領域７に電気的に接続されることとなる。
【００４４】
ソース電極１３およびドレイン電極１４は、この実施形態では、アルミニウム（Ａｌ）から構成されているが、他の導電材料（たとえば、銅（Ｃｕ）等）から構成されていてもよい。なお、ソース電極１３およびドレイン電極１４は、その形状（パターン）に応じて、それぞれ、ソース配線およびドレイン配線と称してもよい。
なお、図１および図２では示していないが、層間絶縁膜１０上には、ゲート電極９に電気的に接続されたゲート配線等の導電層が形成されている。
【００４５】
この半導体装置１では、たとえばソース電極１３を接地し、ドレイン電極１４に正極性の電圧（ドレイン電圧）を印加しつつ、ゲート電極９の電位を制御することによって、チャネル領域３３におけるゲート絶縁膜８との界面近傍にチャネルを形成して、ソース領域６とドレイン領域７との間に電流を流すことができる。
図３〜図１８は、図１および図２に示す半導体装置１の製造工程を工程順に示す図である。図１９Ａおよび図１９Ｂは、フォトレジスト３８の露光・現像に関連する工程を示す図である。なお、図１９Ａおよび図１９Ｂでは、製造工程の理解を助けるため、製造後の半導体装置１が備える構成の一部を破線で示している（後述する図２３Ａおよび図２３Ｂについても同じ）。
【００４６】
まず、図３に示すように、半導体基板２の主面１５に、エピタキシャル法によって、ｎ型のエピタキシャル層３が形成される。ｎ型不純物としては、たとえば、Ｐ（リン）、Ａｓ（砒素）、Ｓｂ（アンチモン）等を適用することができる（以下、同じ）。
次に、図４に示すように、たとえば、熱酸化等の方法によって、エピタキシャル層３の素子主面１７に、ベース絶縁膜５２（たとえば、５ｎｍ〜５０ｎｍ厚）が形成される。ベース絶縁膜５２は、この実施形態では、酸化シリコン（ＳｉＯ２）から構成されている。次に、たとえば、減圧ＣＶＤ法等の方法によって、ベース絶縁膜５２上にマスク絶縁膜５３（たとえば、８０ｎｍ〜２００ｎｍ厚）を堆積させる。
【００４７】
次に、図５に示すように、マスク絶縁膜５３上に、フォトレジスト３８が塗布される。フォトレジスト３８は、たとえばスピンコータやスプレーコータ等を用いて塗布される。フォトレジスト３８は、この実施形態では、ポジ型のフォトレジストである。
次に、図６に示すように、フォトレジスト３８上に、フォトマスク３９が配置される。
フォトマスク３９には、図１９Ａにハッチングで示す領域以外の領域に開口を有するパターンが形成されている。より具体的には、エピタキシャル層３の素子主面１７のフィールド絶縁膜４が形成される領域に対向する部分に、開口パターン４０を有している。
【００４８】
開口パターン４０の周縁部は、エピタキシャル層３の素子主面１７を法線方向から見た平面視において、互いに対向する第１辺部４１と第２辺部４２とを有している。
第１辺部４１は、選択的に突出する複数の凸部４３と、複数の凸部４３の間の凹部４４とを含む。凸部４３および凹部４４は、凸部４３と凸部４３とが対向し、凹部４４と凹部４４とが対向するように、交互に配置されている。
【００４９】
凸部４３は、平坦な頂部と、当該頂部の両端にそれぞれ略直角の角部とを有する略四角形状に形成されている。凹部４４は、平坦な底部と、当該底部の両端にそれぞれ略直角の角部とを有する略四角形状に形成されている。
これにより、開口パターン４０の第１辺部４１は、長手方向に沿う第１直線部４５と、長手方向に直交する方向に沿う第２直線部４６とが交互に連続する九十九折状である。一方、開口パターン４０の第２辺部４２は、凸部４３および凹部４４に対向する区間において、直線状に形成されている。
【００５０】
このとき、フォトマスク３９は、第１辺部４１と第２辺部４２との間において、第５の長さＬ５と、第５の長さＬ５よりも短い第６の長さＬ６とを有している。より具体的には、凸部４３の頂部と第２辺部４２（直線部）との距離が相対的に長い第５の長さＬ５として設定され、かつ凹部４４の底部と第２辺部４２（直線部）との距離が、相対的に第５の長さＬ５よりも短い第６の長さＬ６として設定されている。この実施形態では、第５の長さＬ５は、たとえば０．３μｍ〜０．６μｍであり、かつ第６の長さＬ６は、たとえば０．１μｍ〜０．４μｍである。
【００５１】
そして、このようなフォトマスク３９を介して、図６に示すように、フォトレジスト３８に光（たとえば、紫外線等）が照射されることによって、フォトレジスト３８が露光される。
次に、露光したウエハ（半導体基板２およびその上の構造物）が現像液に浸されることによって、フォトレジスト３８の余分な部分が除去される。この実施形態では、ポジ型のフォトレジスト３８であるので、開口パターン４０を介して露光されたフォトレジスト３８の部分が除去される。
【００５２】
これにより、図７および図１９Ｂに示すように、フォトマスク３９の開口パターン４０に対応する開口パターン４７が、フォトレジスト３８に形成される。この実施形態では、フォトレジスト３８は、光の回折および干渉現象によって、フォトマスク３９の凸部４３および凹部４４の形状が完全に一致するように露光されず、凸部４３および凹部４４の形状が平滑化された状態で露光される。その結果、現像後のフォトレジスト３８の開口パターン４７は、凸部４３に対応する山部４８と、凹部４４に対応する谷部４９とを含む波形の第１辺部５０、および第２辺部４２に対応する直線状の第２辺部５１を有することとなる。
【００５３】
これにより、フォトレジスト３８は、第１辺部５０と第２辺部５１との間において、第５の長さＬ５よりも短い第７の長さＬ７と、第６の長さＬ６よりも長い第８の長さＬ８とを有している。より具体的には、山部４８の頂部と第２辺部５１（直線部）との距離が相対的に長い第７の長さＬ７として設定され、かつ谷部４９の底部と第２辺部５１（直線部）との距離が、相対的に第７の長さＬ７よりも短い第８の長さＬ８として設定されている。なお、図１９Ｂでは、現像後に残ったフォトレジスト３８をハッチングで示している。
【００５４】
次に、図８に示すように、たとえば、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等の方法によって、フォトレジスト３８の開口パターン４７から露出しているマスク絶縁膜５３が選択的に除去される。これにより、フォトレジスト３８の開口パターン４７と同一パターンの開口パターン５４を有するマスク絶縁膜５３からなるハードマスク５５が形成される。その後、公知の方法によって、フォトレジスト３８が剥離される。
【００５５】
次に、図９に示すように、ハードマスク５５の開口パターン５４から露出するエピタキシャル層３の部分を熱酸化することによって、ベース絶縁膜５２が厚膜化し、エピタキシャル層３の素子主面１７に、フィールド絶縁膜４が選択的に形成される。このとき、開口パターン５４の周縁パターンがフィールド絶縁膜４に引き継がれる。その結果、フィールド絶縁膜４は、山部２５および谷部２６を含む曲線部２４（第１端部）と、直線部２７（第２端部）とを含む形状で形成される。また、ハードマスク５５とエピタキシャル層３との界面に入り込んだ部分が、フィールド絶縁膜４の第２部分３０として形成される。
【００５６】
その後、図１０に示すように、たとえば、硫酸エッチング等の方法によって、ハードマスク５５が除去される。次に、たとえば、フッ化水素水等のエッチングによって、ハードマスク５５の下方のベース絶縁膜５２が除去される。これにより、ハードマスク５５で覆われていた部分が、エピタキシャル層３の素子主面１７の第１領域１９および第２領域２０として露出する。
【００５７】
次に、図１１に示すように、たとえば、熱酸化等の方法によって、フィールド絶縁膜４から露出しているエピタキシャル層３の素子主面１７に、ゲート絶縁膜８（たとえば、２ｎｍ〜５５ｎｍ厚）が形成される。
次に、たとえば、減圧ＣＶＤ法等の方法によって、エピタキシャル層３の素子主面１７の全面にポリシリコンを堆積させ、その後、フォトリソグラフィ工程を経ることによって、図１２に示すように、ゲート電極９が形成される。
【００５８】
次に、図１３に示すように、エピタキシャル層３の素子主面１７の第２領域２０に、選択的にｐ型不純物イオンが注入される。ｐ型不純物としては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）等を適用することができる。
次に、図１４に示すように、エピタキシャル層３が熱処理されることによって、図１３の工程で注入した不純物イオンが拡散する。これにより、ｐ型のボディ領域５が形成される。
【００５９】
次に、図１５に示すように、エピタキシャル層３の素子主面１７の第１領域１９および第２領域２０に、ｎ型不純物イオンが注入される。
次に、図１６に示すように、エピタキシャル層３が熱処理されることによって、図１５の工程で注入した不純物イオンが拡散する。これにより、ｎ型のソース領域６およびドレイン領域７が形成される。なお、この実施形態では、ソース領域６およびドレイン領域７は、同一工程で形成されているが、別々のイオン注入工程および熱処理工程を経て形成されてもよい。
【００６０】
次に、図１７に示すように、たとえば、ＣＶＤ法によって、エピタキシャル層３の素子主面１７の全面を覆うように、層間絶縁膜１０が形成される。
次に、図１８に示すように、層間絶縁膜１０が選択的にエッチングされることによって、ソースコンタクト孔３６およびドレインコンタクト孔３７が形成される。なお、この実施形態では、ソースコンタクト孔３６およびドレインコンタクト孔３７は、同一工程で形成されているが、別々のエッチング工程を経て形成されてもよい。
【００６１】
その後は、ソースコンタクト１１、ドレインコンタクト１２、ソース電極１３およびドレイン電極１４が形成されることによって、図１および図２に示す半導体装置１が得られる。
以上のように、この実施形態によれば、図１９Ａに示すように、凸部４３および凹部４４を含む開口パターン４０を有するフォトマスク３９を使用してフォトレジスト３８が露光される。そのため、光の回折および干渉現象によって、フォトレジスト３８が、凸部４３および凹部４４の形状が平滑化された状態で露光される。その結果、現像後のフォトレジスト３８の開口パターン４７は、凸部４３に対応する山部４８と、凹部４４に対応する谷部４９とを含む波形の第１辺部５０、および第２辺部４２に対応する直線状の第２辺部５１を有することとなる。
【００６２】
したがって、フォトマスク３９の凹部４４の底部を端点とする第６の長さＬ６が露光機の解像限界を下回っていても、凸部４３と凹部４４とが平滑化されるので、解像不良を防止することができる。その結果、比較的解像限界が高い露光機（たとえば、解像限界が６μｍ等）を用いても、第１方向Ｄ１において、露光機の解像限界を下回る、フィールド絶縁膜４の第２の長さＬ２を実現することができる。
【００６３】
そして、このような第２の長さＬ２を有する半導体装置１によれば、フィールド絶縁膜４が、第１方向Ｄ１に関して相対的に短い第２の長さＬ２を有する部分を有している。これにより、セルピッチが縮小されるので、単位面積当たりのオン抵抗を低減することができる。
＜第２実施形態＞
図２０は、本発明の第２実施形態に係る半導体装置６１の模式的な平面図である。
【００６４】
前述の実施形態では、ドレインコンタクト１２は、平面視において、フィールド絶縁膜４の谷部２６と谷部２６との間の領域に配置されていた。これに対し、この実施形態に係る半導体装置６１では、ドレインコンタクト１２は、フィールド絶縁膜４の山部２５と山部２５との間の領域、および谷部２６と谷部２６との間の領域の両方に配置されている。これにより、ドレインコンタクト１２の数が前述の実施形態よりも増加するので、ドレイン領域７に対するコンタクト抵抗を低減することができる。
＜第３実施形態＞
図２１は、本発明の第３実施形態に係る半導体装置７１の模式的な平面図である。
【００６５】
この半導体装置７１では、第２領域２０を取り囲むフィールド絶縁膜４の部分は、互いに対向する一対の曲線部７２と、当該曲線部７２の端部同士を繋ぐ一対の曲線部７３とを含む。より具体的には、一対の曲線部７２は、第２方向Ｄ２に膨出する半円状であり、第２領域２０の短手方向の辺を構成している。一方、一対の曲線部７３は、第２方向Ｄ２に延び、第２領域２０の長手方向の辺を構成している。
【００６６】
また、一対の曲線部７３は、第２領域２０の内側に向かって突出する山部７４と、山部７４に連続し、かつ第２領域２０から離れる方向に凹む谷部７５とを含む波形に形成されている。さらに、互いに対向する一対の曲線部７３に関して、山部７４が互いに対向しており、かつ谷部７５が互いに対向している。これにより、第２領域２０は、第１方向Ｄ１において、山部７４と山部７４との間の第３の長さＬ３と、谷部７５と谷部７５との間の長さであり、かつ第３の長さＬ３よりも長い第４の長さＬ４とを有している。
【００６７】
一方、第１領域１９を取り囲むフィールド絶縁膜４の部分は、互いに対向する一対の直線部７６と、当該直線部７６の端部同士を繋ぐ一対の直線部７７とを含む。より具体的には、一対の直線部７６は、第２方向Ｄ２に延びる直線状であり、第１領域１９の長手方向の辺を構成している。一方、一対の直線部７７は、第１方向Ｄ１に延びる直線状であり、第１領域１９の短手方向の辺を構成している。これにより、第１領域１９は、平面視四角形状に形成されている。
【００６８】
すなわち、第２方向Ｄ２に延びるフィールド絶縁膜４の曲線部７３と直線部７６とが互いに対向している。これにより、曲線部７３の山部７４の頂部と直線部７６との距離が相対的に長い第１の長さＬ１として設定され、かつ曲線部７３の谷部７５の底部と直線部７６との距離が、相対的に第１の長さＬ１よりも短い第２の長さＬ２として設定されている。
【００６９】
このような半導体装置７１を製造するには、第１実施形態の製造工程と異なる工程として、図１９Ａに示す工程において、第２辺部４２が凸部４３および凹部４４を有し、第１辺部４１が凸部４３および凹部４４に対向する区間において直線状に形成されている、開口パターン４０が形成されたフォトマスク３９を用いればよい。
＜第４実施形態＞
図２２は、本発明の第４実施形態に係る半導体装置８１の模式的な平面図である。
【００７０】
この半導体装置８１では、前述の半導体装置１の第２領域２０を取り囲むフィールド絶縁膜４の部分が、一対の直線部２７に代えて、互いに対向する一対の曲線部８２を備えている。
一対の曲線部８２は、第２領域２０の内側に向かって突出する山部８３と、山部８３に連続し、かつ第２領域２０から離れる方向に凹む谷部８４とを含む波形に形成されている。
【００７１】
そして、第１方向Ｄ１において、山部８３と谷部２６とが対向しており、谷部８４と山部２５とが対向している。これにより、山部８３の頂部と谷部２６の底部との距離が第１の長さＬ１として設定され、かつ谷部８４の底部と山部２５の頂部との距離が第２の長さＬ２として設定されている。第１の長さＬ１および第２の長さＬ２は、互いに同じ長さである。したがって、この実施形態の半導体装置８１によれば、第１領域１９と第２領域２０との間の距離を、第２方向Ｄ２の全体にわたって短くすることができる。
＜第５実施形態＞
図２３Ａおよび図２３Ｂは、フォトレジスト３８の露光・現像に関連する工程を示す図（第５実施形態）である。
【００７２】
前述の実施形態では、一体パターンが形成されたフォトマスク３９が使用されたが、この実施形態では、複数のパターン９１を有するフォトマスク９２が使用される。より具体的には、図２３Ａに示すように、フォトマスク９２において、複数のパターン９１は、それぞれ、平面視四角形状に形成されている。各パターン９１は、第１方向Ｄ１において、第９の長さＬ９を有している。
【００７３】
また、複数のパターン９１は、互いに０．５μｍ未満の間隔を空けて配列されている。複数のパターン９１は、フィールド絶縁膜４を形成すべき領域に、互いに間隔を空けて配列される。
また、この実施形態では、フォトレジスト３８は、ネガ型のフォトレジストである。
そして、このようなフォトマスク９２を介して、フォトレジスト３８に光（たとえば、紫外線等）が照射されることによって、フォトレジスト３８が露光される。
【００７４】
次に、露光したウエハ（半導体基板２およびその上の構造物）が現像液に浸されることによって、フォトレジスト３８の余分な部分が除去される。この実施形態では、ネガ型のフォトレジスト３８であるので、パターン９１で覆われて露光されなかったフォトレジスト３８の部分が除去される。さらに、パターン９１の間隔が０．５μｍ未満であるため、解像限界が当該間隔以上の露光機を使用することによって、隣り合うパターン９１の隙間部分９３の露光を防ぐこともできる。
【００７５】
その結果、図２３Ｂに示すように、フォトレジスト３８の開口パターン４７は、隣り合うパターン９１の隙間部分９３の両端部に対応する山部９４と、パターン９１の両端部に対応する谷部９５とを含む波形の第１辺部５０および第２辺部５１を有することとなる。少なくとも隣り合うパターン９１の隙間部分９３においては、フォトマスク９２のパターン９１の第９の長さＬ９よりも短い第２の長さＬ２で解像することができる。
【００７６】
以上、本発明の実施形態について説明したが、本発明は、他の形態で実施することもできる。
たとえば、第１実施形態で使用されるフォトレジスト３８は、ネガ型のフォトレジストであってもよく、第５実施形態で使用されるフォトレジスト３８は、ポジ型のフォトレジストであってもよい。フォトレジストの種類（ポジ型、ネガ型）に合わせて、フォトマスク３９やフォトマスク９２のパターンを適宜変更すればよい。
【００７７】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００７８】
１  半導体装置
２  半導体基板
３  エピタキシャル層
４  フィールド絶縁膜
５  ボディ領域
６  ソース領域
７  ドレイン領域
８  ゲート絶縁膜
９  ゲート電極
１０  層間絶縁膜
１１  ソースコンタクト
１２  ドレインコンタクト
１３  ソース電極
１４  ドレイン電極
１５  主面
１６  裏面
１７  素子主面
１８  接合面
１９  第１領域
２０  第２領域
２１  第１開口
２２  第２開口
２３  直線部
２４  曲線部
２５  山部
２６  谷部
２７  直線部
２８  曲線部
２９  第１部分
３０  第２部分
３１  外周縁
３２  外周縁
３３  チャネル領域
３４  外周縁
３５  半導体領域
３６  ソースコンタクト孔
３７  ドレインコンタクト孔
３８  フォトレジスト
３９  フォトマスク
４０  開口パターン
４１  第１辺部
４２  第２辺部
４３  凸部
４４  凹部
４５  第１直線部
４６  第２直線部
４７  開口パターン
４８  山部
４９  谷部
５０  第１辺部
５１  第２辺部
５２  ベース絶縁膜
５３  マスク絶縁膜
５４  開口パターン
５５  ハードマスク
６１  半導体装置
７１  半導体装置
７２  曲線部
７３  曲線部
７４  山部
７５  谷部
７６  直線部
７７  直線部
８１  半導体装置
８２  曲線部
８３  山部
８４  谷部
９１  パターン
９２  フォトマスク
９３  隙間部分
９４  山部
９５  谷部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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