(57)【要約】【課題】同種半導体材料の複数の導電型層が積層された構造において、トレンチを形成する際に、導電型層間の界面を精度良く検出してエッチングストップを行えるようにする。【解決手段】第１導電型層に相当するｎ型電流分散層５の上に第２導電型層に相当するｐ型ベース領域６をエピタキシャル成長によって形成する。そして、プラズマエッチングによってトレンチ１１を形成する。このプラズマエッチングの際に、プラズマ分光器３０を用いて、プラズマエッチング中に発生するプラズマの発光の分光分析を行い、任意の波長におけるｎ型電流分散層５に含まれる添加物とｐ型ベース領域６に含まれる添加物の少なくとも一方の発光強度の変化に基づいて、これらの界面を検出し、該検出結果に基づいてエンドポイントを検出してエッチングストップを行う。【選択図】図１
2020120072.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも第１導電型層（５、４０、５０）の上に、該第１導電型層と同種半導体材料の第２導電型層（６、４１、５１）が形成された積層構造を有し、前記第２導電型層を貫通して前記第１導電型層を露出させるエッチングを行うことによりトレンチ（１１、４３、５３）を形成する半導体装置の製造方法であって、
前記第１導電型層の上に前記第２導電型層をエピタキシャル成長によって形成することと、
前記エッチングをプラズマエッチングによって行うこと、とを含み、
前記プラズマエッチングの際には、プラズマ分光器（３０）を用いて、前記プラズマエッチング中に発生するプラズマの発光の分光分析を行い、任意の波長における前記第１導電型層に含まれる添加物と前記第２導電型層に含まれる添加物の少なくとも一方の発光強度の変化に基づいて、前記第１導電型層と前記第２導電型層の界面を検出し、該検出結果に基づいてエンドポイントを検出してエッチングストップを行う、半導体装置の製造方法。
【請求項２】
前記第１導電型層および前記第２導電型層を、ＩＶ属半導体によって構成する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１導電型層と前記第２導電型層については、厚みを０．１μｍ以上かつ１００μｍ以下とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１導電型層と前記第２導電型層の少なくとも一方については、不純物濃度が１×１０１６／ｃｍ３以上とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記第１導電型層と前記第２導電型層を共に、１×１０１７／ｃｍ３以上の不純物濃度とし、
前記第１導電型層の上に、厚みが０．１μｍ以上かつ１．０μｍ以下で不純物濃度が１×１０１６／ｃｍ３以下とされるアンドープ層（４２）を形成することを含み、該アンドープ層の上に前記第２導電型層を形成する、請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記第１導電型層と前記第２導電型層を共に、１×１０１６／ｃｍ３以下の不純物濃度とし、
前記第１導電型層の上に、厚みが０．１μｍ以上かつ１．０μｍ以下で不純物濃度が１×１０１７／ｃｍ３以上とされる高濃度層（５２）を形成することを含み、該高濃度層の上に前記第２導電型層を形成する、請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ構造の半導体素子を有した半導体装置に関し、特に半導体材料として炭化珪素（以下、ＳｉＣという）を用いたＳｉＣ半導体装置に適用されると好適なものである。
【背景技術】
【０００２】
従来より、ＭＯＳ構造の半導体素子を有した半導体装置が提案されている。例えば、ＭＯＳ構造の半導体素子として、大電流が流せるようにチャネル密度を高くしたトレンチゲート構造を有するＭＯＳＦＥＴがある。このＭＯＳＦＥＴは、ｎ＋型基板上に形成したｎ型ドリフト層の上にｐ型ベース領域とｎ型ソース領域とが順に形成され、ｎ型ソース領域の表面からｐ型ベース領域を貫通してｎ型ドリフト層に達するように複数本のトレンチゲート構造が形成された構造とされる。（例えば、特許文献１参照）。
【０００３】
トレンチゲート構造は、ｎ型ソース領域の表面からｐ型ベース領域を貫通してｎ型ドリフト層に達するゲートトレンチを形成したのち、ゲートトレンチ内にゲート絶縁膜を介してゲート電極を形成することで構成される。ゲートトレンチを形成する際には、半導体装置が所望の特性となるように、ゲートトレンチのｐ型ベース領域からの突き出し量を一定にすることが望ましい。このため、ｎ型ソース領域の表面からのエッチング深さをエッチング時間などによって調整し、ゲートトレンチが一定深さとなるように制御している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１８−９３２０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ｎ型ドリフト層に対してｐ型不純物やｎ型不純物をイオン注入することでｐ型ベース領域やｎ型ソース領域を形成する場合、イオン注入深さを高精度に制御できるため、ｐ型ベース領域やｎ型ソース領域の厚みを一定にできる。このため、ゲートトレンチ形成時には、エッチング時間などを調整することで、ゲートトレンチが一定深さとなり、ゲートトレンチのｐ型ベース領域からの突き出し量を一定にできる。
【０００６】
しかしながら、ｎ型ドリフト層の上にエピタキシャル成長によってｐ型ベース領域やｎ型ソース領域を形成する場合、エピタキシャル成長量にバラツキがあることから、ｐ型ベース領域やｎ型ソース領域の厚みを一定にできない。このため、ゲートトレンチ形成時に、エッチング時間などを調整しただけでは、ゲートトレンチの深さを一定にできても、ゲートトレンチのｐ型ベース領域からの突き出し量を一定にできない。
【０００７】
ゲートトレンチのｐ型ベース領域からの突き出し量を一定にするには、ｐ型ベース領域とｎ型ドリフト層との界面を精度良く検出することが必要になるが、同種半導体材料の界面を検出することは困難である。
【０００８】
なお、ここではトレンチゲート構造におけるゲートトレンチの形成を例に挙げて説明したが、同種半導体材料の複数の導電型層が積層された構造において、トレンチを形成する際に、導電型層間の界面を検出したい場合についても同様のことが言える。
【０００９】
本発明は上記点に鑑みて、同種半導体材料の複数の導電型層が積層された構造において、トレンチを形成する際に、導電型層間の界面を精度良く検出してエッチングストップを行うことができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の半導体装置の製造方法では、少なくとも第１導電型層（５、４０、５０）の上に、該第１導電型層と同種半導体材料の第２導電型層（６、４１、５１）が形成された積層構造を有し、第２導電型層を貫通して第１導電型層を露出させるエッチングを行うことによりトレンチ（１１、４３、５３）を形成する。このような半導体装置の製造方法において、第１導電型層の上に第２導電型層をエピタキシャル成長によって形成することと、エッチングをプラズマエッチングによって行うこと、とを含み、プラズマエッチングの際には、プラズマ分光器（３０）を用いて、プラズマエッチング中に発生するプラズマの発光の分光分析を行い、任意の波長における第１導電型層に含まれる添加物と第２導電型層に含まれる添加物の少なくとも一方の発光強度の変化に基づいて、第１導電型層と第２導電型層の界面を検出し、該検出結果に基づいてエンドポイントを検出してエッチングストップを行う。
【００１１】
このように、エッチング時に、添加物とされた元素の発光の変化から同種半導体材料で構成された複数の異なる導電型層の界面を検出している。これにより、界面を検出できることから、トレンチのエッチングストップのエンドポイントを的確に検出することができる。したがって、導電型層間の界面を精度良く検出してエッチングストップを行うことができる半導体装置の製造方法とすることが可能となる。
【００１２】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態にかかるＳｉＣ半導体装置の断面図である。
【図２】図１に示すＳｉＣ半導体装置の一部を示した斜視断面図である。
【図３Ａ】図１に示すＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図３Ｂ】図３Ａに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図３Ｃ】図３Ｂに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図３Ｄ】図３Ｃに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図３Ｅ】図３Ｄに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図３Ｆ】図３Ｅに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図３Ｇ】図３Ｆに続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。
【図４】プラズマエッチング装置およびプラズマ分光器の概略構成図である。
【図５Ａ】シリコン層の上にシリコン酸化膜を積層した構造について、エッチングによりシリコン酸化膜を除去する際のプラズマ分光分析結果を示した図である。
【図５Ｂ】波長２８８．１ｎｍにおける発光強度の時間変化を示した図である。
【図６Ａ】ｎ型電流分散層の上にｐ型ベース領域およびｎ型ソース領域を形成した積層構造について、エッチングによりｎ型ソース領域およびｐ型ベース領域を除去する際のプラズマ分光分析結果を示した図である。
【図６Ｂ】波長２５４．７ｎｍにおける発光強度の時間変化を示した図である。
【図７Ａ】波長２５６．０ｎｍにおける発光強度の時間変化を示した図である。
【図７Ｂ】波長２９５．８ｎｍにおける発光強度の時間変化を示した図である。
【図７Ｃ】波長３３７．１ｎｍにおける発光強度の時間変化を示した図である。
【図８Ａ】他の実施形態で説明するｐ型層とｎ型層が共に高濃度とされる場合において、ノンドープ層を備える構造を示した断面図である。
【図８Ｂ】他の実施形態で説明するｐ型層とｎ型層が共に低濃度とされる場合において、高濃度層を備える構造を示した断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１５】
（第１実施形態）
第１実施形態について説明する。本実施形態では、半導体材料としてＳｉＣを用いたＳｉＣ半導体装置を例に挙げて説明する。本実施形態のＳｉＣ半導体装置は、半導体素子として、図１および図２に示すトレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが形成されたものである。これらの図に示す縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下では、図１および図２に示すように、縦型ＭＯＳＦＥＴの幅方向をＸ方向、Ｘ方向に対して交差する縦型ＭＯＳＦＥＴの奥行方向をＹ方向、縦型ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりＸＹ平面に対する法線方向をＺ方向として説明する。
【００１６】
図１および図２に示されるように、ＳｉＣ半導体装置には、ＳｉＣからなるｎ＋型基板１が半導体基板として用いられている。ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型層２が形成されている。ｎ＋型基板１は、表面が（０００１）Ｓｉ面とされ、例えばｎ型不純物濃度が５．９×１０１８／ｃｍ３とされ、厚さが１００μｍとされている。ｎ−型層２は、例えばｎ型不純物濃度が７．０×１０１５〜１．０×１０１６／ｃｍ３とされ、厚さが８．０μｍとされている。
【００１７】
ｎ−型層２の上には、ＳｉＣからなるＪＦＥＴ部３と電界ブロック層４が形成されており、ｎ−型層２は、ｎ＋型基板１から離れた位置においてＪＦＥＴ部３と連結されている。
【００１８】
ＪＦＥＴ部３と電界ブロック層４は、飽和電流抑制層を構成するものであり、共に、Ｘ方向に延設され、Ｙ方向において交互に繰り返し並べられて配置されている。つまり、ｎ＋型基板１の主表面に対する法線方向から見て、ＪＦＥＴ部３の少なくとも一部と電界ブロック層４は、それぞれ複数の短冊状、つまりストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。
【００１９】
なお、本実施形態の場合、ＪＦＥＴ部３が電界ブロック層４よりも下方まで形成されたものとされている。このため、ＪＦＥＴ部３のうちストライプ状とされている部分は電界ブロック層４の下方において連結した状態になっているが、ストライプ状とされている各部はそれぞれ複数の電界ブロック層４の間に配置された状態となっている。
【００２０】
ＪＦＥＴ部３のうちストライプ状とされている部分の各部、つまり各短冊状の部分は、幅が例えば０．２５μｍ、形成間隔となるピッチが例えば０．６〜２．０μｍとされている。また、ＪＦＥＴ部３の厚みは、例えば１．５μｍとされており、ｎ型不純物濃度は、ｎ−型層２よりも高くされていて、例えば５．０×１０１７〜２．０×１０１８／ｃｍ３とされている。
【００２１】
電界ブロック層４は、電界緩和層の一部となる下部を構成する部分であり、ｐ型不純物層によって構成されている。上記したように、電界ブロック層４は、ストライプ状とされており、ストライプ状とされた電界ブロック層４の各短冊状の部分は、幅が例えば０．１５μｍ、厚みが例えば１．４μｍとされている。また、電界ブロック層４は、例えばｐ型不純物濃度が３．０×１０１７〜１．０×１０１８／ｃｍ３とされている。本実施形態の場合、電界ブロック層４は、深さ方向においてｐ型不純物濃度が一定とされている。また、電界ブロック層４は、ｎ−型層２と反対側の表面がＪＦＥＴ部３の表面と同一平面とされている。
【００２２】
さらに、ＪＦＥＴ部３および電界ブロック層４の上には、ＳｉＣからなるｎ型電流分散層５が形成されている。ｎ型電流分散層５は、後述するようにチャネルを通じて流れる電流がＸ方向に拡散できるようにする層であり、例えば、ｎ−型層２よりもｎ型不純物濃度が高くされている。本実施形態では、ｎ型電流分散層５は、Ｙ方向を長手方向として延設されており、ｎ型不純物濃度がＪＦＥＴ部３と同じかそれよりも高くされ、例えば厚みが０．５μｍとされている。また、ｎ型電流分散層５は、ｎ型不純物濃度が２．０×１０１６〜５．０×１０１７／ｃｍ３とされている。
【００２３】
なお、ここでは、ドリフト層を、便宜的にｎ−型層２、ＪＦＥＴ部３およびｎ型電流分散層５に分けて説明しているが、これらは共にドリフト層を構成する部分であり、互いに連結されている。
【００２４】
ｎ型電流分散層５の上にはＳｉＣからなるｐ型ベース領域６が形成されている。また、ｐ型ベース領域６の下方において、具体的にはＪＦＥＴ部３と電界ブロック層４の表面からｐ型ベース領域６の間であって、ｎ型電流分散層５が形成されていない部分に、ｐ型ディープ層７が形成されている。ｐ型ディープ層７は、電界緩和層のうち一部となる上部を構成する部分である。本実施形態では、ｐ型ディープ層７は、ＪＦＥＴ部３のうちのストライプ状の部分や電界ブロック層４の長手方向に対して交差する方向、ここではＹ方向を長手方向として延設され、Ｘ方向においてｎ型電流分散層５と交互に複数本並べられたレイアウトとされている。このｐ型ディープ層７を通じて、ｐ型ベース領域６や電界ブロック層４が電気的に接続されている。ｎ型電流分散層５やｐ型ディープ層７の形成ピッチは、後述するトレンチゲート構造の形成ピッチに合わせてある。
【００２５】
さらに、ｐ型ベース領域６の上にはｎ型ソース領域８が形成されている。ｎ型ソース領域８は、ｐ型ベース領域６のうち後述するトレンチゲート構造と対応する部分に形成されており、トレンチゲート構造の両側それぞれに形成されている。
【００２６】
ｐ型ベース領域６は、電界ブロック層４よりも厚みが薄く、かつ、ｐ型不純物濃度が低くされており、例えばｐ型不純物濃度が３×１０１７／ｃｍ３とされ、厚さが０．４〜０．６μｍとされている。ｐ型ディープ層７は、厚みがｎ型電流分散層５と等しくされており、ｐ型不純物濃度は任意であるが、例えば電界ブロック層４と等しくされている。
【００２７】
ｎ型ソース領域８は、後述するソース電極１５とのコンタクトを取るための領域であり、ｎ型不純物が高濃度とされている。ｎ型ソース領域８は、例えばｎ型不純物濃度が１．０×１０１８〜５．０×１０１９／ｃｍ３とされ、厚みが０．３〜０．７μｍとされている。
【００２８】
さらに、ｐ型ベース領域６上のうちｐ型ディープ層７と対応する位置、換言すればｎ型ソース領域８と異なる位置であってｎ型ソース領域８を挟んでトレンチゲート構造と反対側の位置に、ｐ型連結層１０が形成されている。ｐ型連結層１０は、ｐ型ベース領域６と後述するソース電極１５とを連結することで電気的に接続するための層である。
【００２９】
ｐ型連結層１０は、コンタクト領域としてソース電極１５に接触させられる部分である。例えば、ｐ型連結層１０は、ｐ型不純物濃度が２．０×１０１８〜１．０×１０２０／ｃｍ３と高濃度に設定され、厚みが０．２〜０．３μｍとされている。
【００３０】
さらに、ｎ型ソース領域８およびｐ型ベース領域６を貫通してｎ型電流分散層５に達するように、例えば幅が０．４μｍ、深さがｐ型ベース領域６とｎ型ソース領域８の合計膜厚よりも０．２〜０．４μｍ深くされたゲートトレンチ１１が形成されている。このゲートトレンチ１１の側面と接するように上述したｐ型ベース領域６およびｎ型ソース領域８が配置されている。ゲートトレンチ１１は、図２のＸ方向を幅方向、ＪＦＥＴ部３や電界ブロック層４の長手方向と交差する方向、ここではＹ方向を長手方向、Ｚ方向を深さ方向とする短冊状のレイアウトで形成されている。そして、ゲートトレンチ１１は、複数本がＸ方向に等間隔に配置されたストライプ状とされており、それぞれの間にｐ型ベース領域６およびｎ型ソース領域８が配置されている。また、各ゲートトレンチ１１の中間位置に、ｐ型ディープ層７やｐ型連結層１０が配置されている。
【００３１】
このゲートトレンチ１１の側面の位置において、ｐ型ベース領域６は、縦型ＭＯＳＦＥＴの作動時にｎ型ソース領域８とｎ型電流分散層５との間を繋ぐチャネル領域を形成する。このチャネル領域を含むゲートトレンチ１１の内壁面は、ゲート絶縁膜１２で覆われている。ゲート絶縁膜１２の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極１３が形成されており、これらゲート絶縁膜１２およびゲート電極１３によってゲートトレンチ１１内が埋め尽くされ、トレンチゲート構造が構成されている。
【００３２】
また、ｎ型ソース領域８の表面やゲート電極１３の表面には、層間絶縁膜１４を介してソース電極１５や図示しないゲート配線層などが形成されている。ソース電極１５やゲート配線層は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ型ソース領域８と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型連結層１０と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１５は、層間絶縁膜１４上に形成されることでＳｉＣ部分と電気的に絶縁されているが、層間絶縁膜１４に形成されたコンタクトホールを通じて、ｎ型ソース領域８およびｐ型連結層１０と電気的に接触させられている。そして、ｐ型連結層１０を通じてｐ型ベース領域６やｐ型ディープ層７および電界ブロック層４が接続されていることから、これらがすべてソース電位とされるようになっている。
【００３３】
一方、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１６が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。
【００３４】
このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを１〜１．５Ｖとした状態で、ゲート電極１３に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、縦型ＭＯＳＦＥＴは、ゲート電圧Ｖｇが印加されることにより、ゲートトレンチ１１に接する部分のｐ型ベース領域６にチャネル領域を形成する。これにより、ｎ型ソース領域８とｎ型電流分散層５との間が導通する。したがって、縦型ＭＯＳＦＥＴがオンし、ｎ＋型基板１より、ｎ−型層２とＪＦＥＴ部３およびｎ型電流分散層５にて構成されるドリフト層を通じ、さらにチャネル領域からｎ型ソース領域８を通じて、ドレイン−ソース間に電流を流すという動作を行う。また、ゲート電圧Ｖｇへの印加を停止することでチャネル領域が無くなり、ｎ型ソース領域８とｎ型電流分散層５との間が非導通となって、縦型ＭＯＳＦＥＴがオフされ、ドレイン−ソース間への電流の流れが停止される。
【００３５】
また、本実施形態のＳｉＣ半導体装置には、ＪＦＥＴ部３および電界ブロック層４を備えている。このため、縦型ＭＯＳＦＥＴの動作時には、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持できる構造とすることが可能となる。具体的には、ＪＦＥＴ部３のうちストライプ状とされた部分と電界ブロック層４とが交互に繰り返し形成された構造とされていることから、次に示すような作動を行う。
【００３６】
まず、ドレイン電圧Ｖｄが例えば１〜１．５Ｖのように通常作動時に印加される電圧である場合には、電界ブロック層４側からＪＦＥＴ部３へ伸びる空乏層は、ＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも小さい幅しか伸びない。このため、ＪＦＥＴ部３内へ空乏層が伸びても電流経路が確保される。そして、ＪＦＥＴ部３のｎ型不純物濃度がｎ−型層２よりも高くされていて、電流経路を低抵抗に構成できるため、低オン抵抗を図ることが可能となる。
【００３７】
また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、電界ブロック層４側からＪＦＥＴ部３へ伸びる空乏層がＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも伸びる。そして、ｎ型電流分散層５よりも先にＪＦＥＴ部３が即座にピンチオフされる。このとき、ＪＦＥＴ部３のうちストライプ状とされた部分の幅およびｎ型不純物濃度に基づいてドレイン電圧Ｖｄと空乏層の幅との関係が決まる。このため、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部３がピンチオフされるように、ＪＦＥＴ部３のうちストライプ状とされた部分の幅およびｎ型不純物濃度を設定している。したがって、低いドレイン電圧ＶｄでもＪＦＥＴ部３をピンチオフすることが可能となる。このように、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにＪＦＥＴ部３が即座にピンチオフされるようにすることで、低飽和電流を維持することができ、更に負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。
【００３８】
このように、ＪＦＥＴ部３および電界ブロック層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、低オン抵抗と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。
【００３９】
さらに、ＪＦＥＴ部３を挟み込むように電界ブロック層４を備えることで、ＪＦＥＴ部３のうちストライプ状とされた部分と電界ブロック層４とが交互に繰り返し形成された構造とされている。このため、ドレイン電圧Ｖｄが高電圧になったとしても、下方からｎ−型層２に伸びてくる空乏層の伸びが電界ブロック層４によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜１２に掛かる電界を低下させる電界抑制効果を発揮させられ、ゲート絶縁膜１２が破壊されることを抑制できるため、高耐圧化で信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ドリフト層の一部を構成するｎ−型層２やＪＦＥＴ部３のｎ型不純物濃度を比較的濃くすることができ、低オン抵抗化を図ることが可能となる。
【００４０】
次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図３Ａ〜図３Ｇに示す製造工程中の断面図を参照して説明する。
【００４１】
〔図３Ａに示す工程〕
まず、半導体基板として、ｎ＋型基板１を用意する。そして、図示しないＣＶＤ（chemical vapor deposition）装置を用いたエピタキシャル成長により、ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型層２を形成する。このとき、ｎ＋型基板１の主表面上に予めｎ−型層２を成長させてある所謂エピ基板を用いても良い。そして、ｎ−型層２の上にＳｉＣからなるＪＦＥＴ部３をエピタキシャル成長させる。
【００４２】
なお、エピタキシャル成長については、ＳｉＣの原料ガスとなるシランやプロパンに加えて、ｎ型ドーパントとなるガス、例えば窒素ガスを導入することで行っている。
【００４３】
〔図３Ｂに示す工程〕
ＪＦＥＴ部３の表面に、マスク１７を配置したのち、マスク１７をパターニングして電界ブロック層４の形成予定領域を開口させる。そして、ｐ型不純物をイオン注入することで、電界ブロック層４を形成する。その後、マスク１７を除去する。
【００４４】
なお、ここでは、電界ブロック層４をイオン注入によって形成しているが、イオン注入以外の方法によって電界ブロック層４を形成しても良い。例えば、ＪＦＥＴ部３を選択的に異方性エッチングすることで電界ブロック層４と対応する位置に凹部を形成し、この上にｐ型不純物層をエピタキシャル成長させた後、ＪＦＥＴ部３の上に位置する部分においてｐ型不純物層を平坦化して電界ブロック層４を形成する。このように、電界ブロック層４をエピタキシャル成長によって形成することもできる。ｐ型ＳｉＣをエピタキシャル成長させる場合、ＳｉＣの原料ガスに加えて、ｐ型ドーパントとなるガス、例えばトリメチルアルミニウム（ＴＭＡ）を導入すれば良い。
【００４５】
〔図３Ｃに示す工程〕
引き続き、ＪＦＥＴ部３および電界ブロック層４の上にｎ型ＳｉＣをエピタキシャル成長させることで、ｎ型電流分散層５を形成する。そして、ｎ型電流分散層５の上に、ｐ型ディープ層７の形成予定領域が開口する図示しないマスクを配置する。その後、マスクの上からｐ型不純物をイオン注入することでｐ型ディープ層７を形成する。
【００４６】
なお、ｐ型ディープ層７についてもイオン注入によって形成する例を示したが、イオン注入以外の方法によって形成することもできる。例えば、電界ブロック層４と同様に、ｎ型電流分散層５に対して凹部を形成したのち、ｐ型不純物層をエピタキシャル成長させ、さらにｐ型不純物層の平坦化を行うことで、ｐ型ディープ層７を形成するようにしても良い。また、ｐ型ディープ層７を形成してからイオン注入等によってｎ型電流分散層５を形成しても良い。
【００４７】
〔図３Ｄに示す工程〕
図示しないＣＶＤ装置を用いて、ｎ型電流分散層５およびｐ型ディープ層７の上にｐ型ベース領域６およびｎ型ソース領域８を順にエピタキシャル成長させる。例えば、同じＣＶＤ装置内において、まずはｐ型ドーパントとなるガスを導入したエピタキシャル成長によってｐ型ディープ層７を形成する。続いて、ｐ型ドーパントとなるガスの導入を停止したのち、今度はｎ型ドーパントとなるガスを導入したエピタキシャル成長によってｎ型ソース領域８を形成する。
【００４８】
このようにして、ｐ型ベース領域６およびｎ型ソース領域８を上記した不純物濃度および膜厚で形成することができる。ただし、ｐ型ベース領域６およびｎ型ソース領域８をエピタキシャル成長によって形成していることから、良好な膜質で形成できるものの、膜厚についてはある程度バラツキが生じたものとなる。
【００４９】
〔図３Ｅに示す工程〕
ｎ型ソース領域８の上にｐ型連結層１０の形成予定位置を開口させた図示しないマスクを配置する。そして、マスクの上からｐ型不純物をイオン注入したのち、活性化のために１５００℃以上の熱処理を行う。イオン注入する元素としては、ボロン（Ｂ）とアルミニウム（Ａｌ）のいずれか一方もしくは両方を用いている。これにより、ｎ型ソース領域８をｐ型不純物のイオン注入によって打ち返してｐ型連結層１０を形成することができる。
【００５０】
〔図３Ｆに示す工程〕
ｎ型ソース領域８などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ１１の形成予定領域を開口させる。そして、図４に示すように、ここまでの工程を行った試料２０をプラズマエッチング装置のチャンバー２１内に設置し、マスクで覆った状態でＲＩＥ（Reactive Ion Etching）等の異方性エッチングを行うことで、ゲートトレンチ１１を形成する。なお、ここではプラズマエッチング装置として容量結合型プラズマ方式のものを挙げて説明するが、他の形式のものを用いても良い。
【００５１】
図４に示されるように、エッチング装置はチャンバー２１を備えている。チャンバー２１は、真空室を構成するものであり、ガス導入口２２およびガス排気口２３を有している。図示しないが、ガス導入口２２には、複数種のガス導入が行えるように導入するガス種の数に応じたガスラインが接続されている。例えば、ガス種としては、エッチング用のＳＦ６ガスなどが用いられている。そして、各ガスラインの切替バルブを制御することによってチャンバー２１内に所望のガス種を導入できると共にチャンバー２１内への流量を制御することができるようになっている。
【００５２】
なお、ガス排気口２３には図示しない排気バルブが備えられており、排気バルブおよび各ガスラインに備えられた切替バルブを制御することで、チャンバー２１内の圧力を所望の値に制御できるようになっている。
【００５３】
また、チャンバー２１にはＲＦコイル２４が備えられている。このＲＦコイル２４は、プラズマ生成用の電源２５から電力供給されることでチャンバー２１内にＲＦ電界を発生させるものである。
【００５４】
また、チャンバー２１には、エッチング対象の試料２０が配置される設置台２６が備えられている。この設置台２６は、バイアス用の電源２７と接続されており、試料２０に所定のバイアスを印加することができるようになっている。
【００５５】
このようなエッチング装置を用いて、例えば、ガス導入口２２よりＳＦ６等のエッチングガスを導入し、エッチング装置におけるＲＦパワーを１２００Ｗ、雰囲気圧力を０．５Ｐａとする。これにより、試料２０の上方の空間にプラズマが発生させられ、それによって試料２０のうちマスクで覆われていない部分がエッチングされて、ゲートトレンチ１１を形成することができる。
【００５６】
このとき、エッチング装置にプラズマ分光器３０を接続し、エッチング時の様子をプラズマ分光器３０でモニタできるようにしている。そして、プラズマ分光器３０での分光解析の結果に基づいて、エッチングストップを行っている。
【００５７】
具体的には、チャンバー２１には、監視窓２１ａを備えてあり、監視窓２１ａにプラズマ分光器３０の入光部３１が設置されている。これにより、監視窓２１ａよりプラズマ中に含まれる元素での発光が入光部３１に入射されるようになっている。入光部３１の開口幅については可変機構３１ａにて可変となっており、開口幅を変化させることで、入射光量を調整でき、分光分析にて得られる波形のピーク高さを調整できるようになっている。そして、入光部３１に接続された光ファイバ３２を通じて、プラズマ分光器３０の本体部３３に光が導かれ、本体部３３において分光分析が行われる。
【００５８】
一般的に、プラズマ分光器３０は、異種材料で構成された積層膜の界面の読取りに用いられている。例えば、異種材料で構成された積層膜として、シリコン層の上にシリコン酸化膜が形成された構造などが挙げられる。このような構造の場合、シリコン層中には酸素が０％、シリコン酸化膜中には酸素が６６％導入されている。このため、シリコン酸化膜の表面からエッチングを進めたときに、シリコン酸化膜とシリコン層との界面が露出すると、酸素が含まれていたシリコン窒化膜から含まれていないシリコン層に切り替わることになる。したがって、この切り替り時に、プラズマ分光器３０による分光分析の波形結果に酸素元素由来のピークが現れる。
【００５９】
実験によると、図５Ａに示されるように、例えば波長２８８．１ｎｍにおいて酸素元素由来のピークが現れることを確認している。このため、図５Ｂに示すように、波長２８８．１ｎｍにおける発光強度の時間変化を確認し、発光強度が大きく変化したときをシリコン酸化膜とシリコン層との界面として認識することができる。これにより、異種材料で構成された積層膜の界面を検出してエッチングストップを行うことができる。ただし、プラズマ分光器３０を異種材料で構成された積層膜の界面の検出に用いているだけであり、同種半導体材料の積層膜の界面の検出には用いられていない。
【００６０】
これに対して、本発明者らは、同種半導体材料であっても、複数の異なる導電型層が積層された構造においては、プラズマ分光器３０による分光分析によって、積層膜の界面を検出してエッチングストップが行えることを見出した。
【００６１】
本実施形態では、ｎ型電流分散層５の上にｐ型ベース領域６およびｎ型ソース領域８が配置された複数の異なる導電型層が積層された構造となっている。このような構造においては、ｐ型ベース領域６とｎ型電流分散層５との界面を検出できれば、ゲートトレンチ１１を形成する際のエッチングストップを行うことができる。
【００６２】
例えば、ｎ型電流分散層５には添加物としてｎ型不純物である窒素（Ｎ）が０．００１％導入されており、ｐ型ベース領域６には添加物としてｐ型不純物であるアルミニウム（Ａｌ）が０．００１％導入されている。このため、ゲートトレンチ１１を形成する際には、ｎ型電流分散層５に含まれているｎ型不純物、もしくは、ｐ型ベース領域６に含まれているｐ型不純物の少なくとも一方の変化を監視することで、これらの界面を検出できることが判った。
【００６３】
具体的に、ｎ型電流分散層５にｎ型不純物として窒素を導入した場合において、プラズマ分光器３０による分光分析を行うことで窒素のピークを確認した。その結果、図６Ａに示されるように、波長２５４．７ｎｍにおいて窒素元素由来のピークが現れることが確認された。このため、図６Ｂに示すように、波長２５４．７ｎｍにおける発光強度の時間変化を確認し、発光強度が大きく変化したときをｐ型ベース領域６とｎ型電流分散層５との界面として認識することができる。図６Ｂでは、発光強度の変化に加えて、波長２５４．７ｎｍについての発光強度の微分値である微分関数強度の結果についても示してある。発光強度の変化よりｐ型ベース領域６とｎ型電流分散層５との界面を確認できるが、微分関数強度を求めると、より波長２５４．７ｎｍにおける発光強度の時間変化が大きくなった位置を確認できる。それに基づいて、ｐ型ベース領域６とｎ型電流分散層５との界面をより的確に確認する事が可能となる。
【００６４】
このように、プラズマ分光器３０による分光分析に基づいて、プラズマ中に含まれるｎ型不純物もしくはｐ型不純物の変化、もしくはそれら両方の変化を監視することで、ｐ型ベース領域６とｎ型電流分散層５との界面を確認できる。これにより、同種半導体材料の異なる導電型種材料で構成された積層膜の界面を検出してエッチングストップを行うことができる。
【００６５】
したがって、本実施形態の場合、ｐ型ベース領域６とｎ型電流分散層５との界面を検出できるため、ゲートトレンチ１１のエッチングストップのエンドポイントを的確に検出することができる。すなわち、本実施形態のように、ｐ型ベース領域６とｎ型電流分散層５との界面から所定の突き出し量となる位置でゲートトレンチ１１のエッチングを停止させたい場合、界面を検出できれば、そこからのエッチング時間の制御を行えば良い。これにより、ゲートトレンチ１１のエッチングストップのエンドポイントを的確に検出でき、ゲートトレンチ１１のｐ型ベース領域６からの突き出し量を精度良く一定にできる。したがって、ＭＯＳＦＥＴの特性、例えばスイッチング特性や耐圧特性などを一定にできる。
【００６６】
なお、ここでは、発光強度の変化が大きく現れた波長として２５４．７ｎｍを例に挙げたが、必ずしも２５４．７ｎｍの波長での発光強度の変化に基づいてｐ型ベース領域６とｎ型電流分散層５との界面を確認する必要はない。
【００６７】
実験により、本実施形態のように、ｎ型電流分散層５、ｐ型ベース領域６およびｎ型ソース領域８を順に形成したＮＰＮ積層構造において、それぞれの不純物濃度を１×１０１７／ｃｍ３とし、波長を変化させて窒素の発光強度の変化について調べた。ここでは、波長を２５６．０ｎｍ、２９５．８ｎｍ、３３７．１ｎｍについて調べた。その結果、図７Ａ〜図７Ｃに示されるように、どの波長においても、ＮＰＮ積層構造のｐ型層とｎ型層の境界において、窒素の発光強度が変化していた。このように、波長が２５４．７ｎｍ以外であっても、窒素の発光強度の変化を調べることができ、ｐ型ベース領域６とｎ型電流分散層５との界面を確認することができる。具体的には、プラズマ分光の波長については、少なくとも２００ｎｍ〜１０００ｎｍの波長帯域とされていれば、添加物の発光強度の変化に基づいて、ｐ型ベース領域６とｎ型電流分散層５との界面を確認できる。
【００６８】
〔図３Ｇに示す工程〕
その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜１２を形成し、ゲート絶縁膜１２によってゲートトレンチ１１の内壁面上およびｎ型ソース領域８の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ−Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ１１内にＰｏｌｙ−Ｓｉを残すことでゲート電極１３を形成する。これにより、トレンチゲート構造が完成する。
【００６９】
この後の工程については図示しないが、以下のような工程を行う。すなわち、ゲート電極１３およびゲート絶縁膜１２の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１４を形成する。また、図示しないマスクを用いて層間絶縁膜１４にｎ型ソース領域８およびｐ型連結層１０を露出させるコンタクトホールを形成する。そして、層間絶縁膜１４の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１５やゲート配線層を形成する。さらに、ｎ＋型基板１の裏面側にドレイン電極１６を形成する。このようにして、本実施形態にかかるＳｉＣ半導体装置が完成する。
【００７０】
以上説明したように、本実施形態では、プラズマ分光器３０を用いてＵＶ域〜可視域の波長を使用した分光を行い、エッチング時に、添加物とされた元素の発光の変化から同種半導体材料で構成された複数の異なる導電型層の界面を検出している。このように、界面を検出できることから、ゲートトレンチ１１のエッチングストップのエンドポイントを的確に検出することができる。したがって、導電型層間の界面を精度良く検出してエッチングストップを行うことができる半導体装置の製造方法とすることが可能となる。
【００７１】
本実施形態のように、ｐ型ベース領域６とｎ型電流分散層５との界面から所定の突き出し量となる位置でゲートトレンチ１１のエッチングを停止させたい場合、界面を検出できれば、そこからのエッチング時間の制御を行えば良い。これにより、ゲートトレンチ１１のエッチングストップのエンドポイントを的確に検出でき、ゲートトレンチ１１のｐ型ベース領域６からの突き出し量を精度良く一定にできる。したがって、ＭＯＳＦＥＴの特性、例えばスイッチング特性や耐圧特性などを一定にできる。
【００７２】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００７３】
（１）例えば、上記第１実施形態では、同種半導体材料で構成された複数の異なる導電型層の界面を検出する一例として、ｎチャネル型の反転型の縦型ＭＯＳＦＥＴを例に挙げた。このため、ｐ型ベース領域６とｎ型電流分散層５との界面を検出してゲートトレンチ１１のエッチングストップを検出する場合について説明した。しかしながら、ｐ型層とｎ型層との界面を検出してトレンチ形成時のエッチングストップを行うようなものであれば、どのような構造についても適用できる。
【００７４】
例えば、外周領域にガードリングを形成する際に、外周領域においてｐ型層を除去してトレンチを形成することがある。その際には、ｐ型層を除去してｎ型層を露出させることになるため、第１実施形態で説明したようにｐ型層とｎ型層との界面を検出することで、的確にエッチングストップが行え、良好にトレンチの深さを制御することが可能となる。
【００７５】
なお、ｐ型層とｎ型層との界面を検出する際、ｐ型層やｎ型層に導入される不純物濃度については任意であるが、少なくとも一方が１×１０１６／ｃｍ３以上であると好ましい。これは、ＰＮ接合を構成する両方の層の不純物濃度が共に小さいと、その発光強度の変化が小さく、これらの界面の検出精度が若干低下することが確認されたためである。したがって、ｐ型層とｎ型層の少なくとも一方の不純物濃度を１×１０１６／ｃｍ３以上にすることで、発光強度の変化を大きくすることが可能となり、これらの界面の検出精度を確保することが可能となる。
【００７６】
また、ｐ型層やｎ型層の厚みについても任意であるが、共に、０．１μｍ以上とされているのが好ましい。ｐ型層が０．１μｍ以下になると、エッチング時にプラズマ中に含まれる添加物の量が少なく、除去前後での発光強度の変化が小さくなるためである。また、一般的に使用される半導体層の厚みの上限値を想定して、ｐ型層やｎ型層の厚みが１００μｍである場合について、エッチングを行った際にプラズマ分光器３０を用いて発光強度の変化を調べたところ、これらの界面を検出することができた。したがって、少なくともｐ型層やｎ型層の厚みが１００μｍ以下であれば、精度良くｐ型層とｎ型層との界面を検出することができる。
【００７７】
（２）図８Ａに示すように、ｎ型層４０とｐ型層４１の不純物濃度が共に１×１０１７／ｃｍ３以上の高濃度とされる場合、ｎ型層４０とｐ型層４１の間に、これらと同種半導体材料で構成された、不純物を殆ど含まないアンドープ層４２を備えた構造とすると好ましい。このようにすれば、エッチングによりトレンチ４３を形成する際に、ｐ型層４１とアンドープ層４２との界面においてｐ型不純物による発光強度の変化が大きくなり、アンドープ層４２とｎ型層４０との界面においてｎ型不純物による発光強度の変化が大きくなる。したがって、ｎ型層４０とｐ型層４１の間にアンドープ層４２を配置するようにしても、ｎ型層４０とｐ型層４１との界面を的確に検出することが可能となる。
【００７８】
なお、ここではアンドープ層４２が不純物を殆ど含まない層と説明したが、ｎ型不純物やｐ型不純物の濃度が１×１０１６／ｃｍ３以下とされていれば良い。また、アンドープ層４２の厚みについては任意であるが、ｎ型層４０とｐ型層４１との間に挿入される膜であるため、あまり厚くないように１．０μｍ以下が好ましく、かつ、発光強度の変化が大きくなるように０．１μｍ以上であると好ましい。したがって、アンドープ層４２については、０．１μｍ以上かつ１．０μｍ以下の厚みとしている。
【００７９】
（３）逆に、図８Ｂに示すように、ｎ型層５０とｐ型層５１の不純物濃度が共に１×１０１６／ｃｍ３以下の低濃度とされる場合、ｎ型層５０とｐ型層５１の間に、これらと同種半導体材料で構成された、不純物を高濃度に含んだ高濃度層５２を備えた構造とすると良い。このようにすれば、エッチングによりトレンチ５３を形成する際に、ｐ型層５１と高濃度層５２との界面において高濃度層５２に含まれた不純物による発光強度の変化が大きくなり、高濃度層５２とｎ型層５０との界面において高濃度層５２に含まれた不純物による発光強度の変化が大きくなる。したがって、ｎ型層５０とｐ型層５１の間に高濃度層５２を配置するようにしても、ｎ型層５０とｐ型層５１との界面を的確に検出することが可能となる。
【００８０】
なお、ここでは高濃度層５２が不純物を高濃度に含んだ層と説明したが、ｎ型不純物やｐ型不純物の濃度が１×１０１７／ｃｍ３以上とされていれば良い。また、高濃度層５２の厚みについては任意であるが、ｎ型層５０とｐ型層５１との間に挿入される膜であるため、あまり厚くないように１．０μｍ以下が好ましく、かつ、発光強度の変化が大きくなるように０．１μｍ以上であると好ましい。したがって、高濃度層５２については、０．１μｍ以上かつ１．０μｍ以下の厚みとしている。
【００８１】
（４）また、上記実施形態で示したＳｉＣ半導体装置を構成する各部の不純物濃度や厚み、幅等の各種寸法については一例を示したに過ぎない。
【００８２】
（５）また、上記実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、上記各実施形態に対してｎ＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【００８３】
（６）上記実施形態では、半導体材料としてＳｉＣを用いた半導体装置について説明したが、ＳｉＣ以外の半導体材料、例えばＩＶ属半導体であるＳｉやＧｅ、Ｃ等を用いた半導体装置に対しても本発明を適用可能である。また、上記実施形態では、ｎ型不純物として窒素、ｐ型不純物としてアルミニウムを例に挙げて説明した。これも一例を挙げたに過ぎず、ｎ型不純物としては例えば１５族の元素であるリン（Ｐ）などを適用しても良く、ｐ型不純物としては例えば１３族の元素であるボロン（Ｂ）などを適用しても良い。
【符号の説明】
【００８４】
５          ｎ型電流分散層
６          ｐ型ベース領域
８          ｎ型ソース領域
１１        ゲートトレンチ
１３        ゲート電極
３０        プラズマ分光器
４０、５０  ｎ型層
４１、５１  ｐ型層
４２        ノンドープ層
５２        高濃度層
【図１】
2020120072.tif 000003
【図２】
2020120072.tif 000004
【図３Ａ】
2020120072.tif 000005
【図３Ｂ】
2020120072.tif 000006
【図３Ｃ】
2020120072.tif 000007
【図３Ｄ】
2020120072.tif 000008
【図３Ｅ】
2020120072.tif 000009
【図３Ｆ】
2020120072.tif 000010
【図３Ｇ】
2020120072.tif 000011
【図４】
2020120072.tif 000012
【図５Ａ】
2020120072.tif 000013
【図５Ｂ】
2020120072.tif 000014
【図６Ａ】
2020120072.tif 000015
【図６Ｂ】
2020120072.tif 000016
【図７Ａ】
2020120072.tif 000017
【図７Ｂ】
2020120072.tif 000018
【図７Ｃ】
2020120072.tif 000019
【図８Ａ】
2020120072.tif 000020
【図８Ｂ】
2020120072.tif 000021