(57)【要約】【課題】ゲート絶縁膜の電界集中の緩和と低いオン抵抗を両立させる技術を提供する。【解決手段】半導体装置１の半導体層１０は、低抵抗領域４０を備えている。低抵抗領域４０は、半導体層１０の一方の主面から深部に向けて伸びており、ボディ領域１６によって挟まれる位置に配置されており、その深部側の端部４０ａがドリフト領域１４に接している。低抵抗領域４０の比抵抗は、ドリフト領域１４の比抵抗よりも小さい。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の一方の主面上に設けられているソース電極と、
前記半導体層の他方の主面上に設けられているドレイン電極と、
低抵抗領域と、
絶縁ゲート部と、を備えており、
前記半導体層は、
第１導電型のドリフト領域と、
前記ドリフト領域上に設けられており、前記半導体層の前記一方の主面に露出する位置に配置されている第２導電型のボディ領域と、
前記ボディ領域によって前記ドリフト領域から隔てられており、前記半導体層の前記一方の主面に露出する位置に配置されている第１導電型のソース領域と、を有しており、
前記低抵抗領域は、前記半導体層の前記一方の主面から深部に向けて伸びており、前記ボディ領域によって挟まれる位置に配置されており、その深部側の端部が前記ドリフト領域に接しており、
前記ボディ領域の一部が、前記半導体層の前記一方の主面において、前記低抵抗領域と前記ソース領域の間に配置されており、
前記絶縁ゲート部は、前記半導体層の一方の主面上に設けられており、前記低抵抗領域と前記ソース領域の間に配置されている前記ボディ領域の一部に対向しており、
前記低抵抗領域の比抵抗は、前記ドリフト領域の比抵抗よりも小さい、半導体装置。
【請求項２】
前記低抵抗領域は、前記半導体層の一方の主面から前記ボディ領域を貫通して伸びており、その側面が前記ボディ領域に接している、請求項１に記載の半導体装置。
【請求項３】
前記低抵抗領域と前記ドリフト領域がオーミック接触している、請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体層の材料が、窒化物半導体、炭化珪素又は酸化ガリウムであり、
前記第１導電型がｎ型であり、
前記第２導電型がｐ型であり、
前記低抵抗領域は、仕事関数が４．５ｅＶ以下の材料である、請求項３に記載の半導体装置。
【請求項５】
前記低抵抗領域が、アルミニウム、チタン、タングステン、又は、ｎ型の多結晶シリコンである、請求項４に記載の半導体装置。
【請求項６】
前記半導体層の材料が、窒化物半導体、炭化珪素又は酸化ガリウムであり、
前記第１導電型がｐ型であり、
前記第２導電型がｎ型であり、
前記低抵抗領域は、仕事関数が５．０ｅＶ以上の材料である、請求項３に記載の半導体装置。
【請求項７】
前記低抵抗領域が、ニッケル、プラチナ、又は、ｐ型の多結晶シリコンである、請求項６に記載の半導体装置。
【請求項８】
前記ドリフト領域は、前記ボディ領域に挟まれる位置に配置されており、前記半導体層の前記一方の主面に露出する位置に設けられており、前記低抵抗領域を取り囲む第１導電型のＪＦＥＴ領域を有しており、
前記絶縁ゲート部は、前記低抵抗領域上には設けられておらず、
前記低抵抗領域が金属で構成されている、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、半導体層の一方の主面上にソース電極及びプレーナー型の絶縁ゲート部が設けられており、半導体層の他方の主面上にドレイン電極が設けられている縦型の半導体装置が開示されている。プレーナー型の絶縁ゲート部の下方には、ｐ型のボディ領域に挟まれる位置にｎ型のＪＦＥＴ領域が設けられている。この半導体装置は、電流がＪＦＥＴ領域内を縦方向に沿って流れるように構成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１８−１８２１９７
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１で指摘されるように、このような半導体装置では、プレーナー型の絶縁ゲート部を構成するゲート絶縁膜における電界集中が問題となる。このような電界集中を抑えるためには、ＪＦＥＴ領域の両側に配置されているボディ領域の各々から伸びてくる空乏層によってＪＦＥＴ領域が覆われるように、ＪＦＥＴ領域の幅を狭くすることが有効である。しかしながら、ＪＦＥＴ領域の幅を狭くすると、ＪＦＥＴ領域における電気抵抗が増加し、オン抵抗が増加してしまう。本明細書は、ゲート絶縁膜の電界集中の緩和と低いオン抵抗を両立させる技術を提供する。
【課題を解決するための手段】
【０００５】
本明細書が開示する半導体装置は、半導体層と、前記半導体層の一方の主面上に設けられているソース電極と、前記半導体層の他方の主面上に設けられているドレイン電極と、低抵抗領域と、絶縁ゲート部と、を備えることができる。前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域上に設けられており、前記半導体層の前記一方の主面に露出する位置に配置されている第２導電型のボディ領域と、前記ボディ領域によって前記ドリフト領域から隔てられており、前記半導体層の前記一方の主面に露出する位置に配置されている第１導電型のソース領域と、を有することができる。前記低抵抗領域は、前記半導体層の前記一方の主面から深部に向けて伸びており、前記ボディ領域によって挟まれる位置に配置されており、その深部側の端部が前記ドリフト領域に接している。前記ボディ領域の一部が、前記半導体層の前記一方の主面において、前記低抵抗領域と前記ソース領域の間に配置されている。前記絶縁ゲート部は、前記半導体層の一方の主面上に設けられており、前記低抵抗領域と前記ソース領域の間に配置されている前記ボディ領域の一部に対向している。前記低抵抗領域の比抵抗は、前記ドリフト領域の比抵抗よりも小さい。上記半導体装置は、電流が前記低抵抗領域内を縦方向に沿って流れるように構成されている。前記低抵抗領域の比抵抗が小さいので、上記半導体装置は低オン抵抗という特性を有することができる。また、前記低抵抗領域は、前記ボディ領域によって挟まれる位置に配置されている。このため、前記低抵抗領域による低オン抵抗化を維持しながら、前記低抵抗領域を間に置いて対向配置された前記ボディ領域間の距離を小さくすることができ、絶縁ゲート部を構成するゲート絶縁膜における電界集中を緩和することができる。このように、上記半導体装置では、前記ゲート絶縁膜の電界集中の緩和と低いオン抵抗を両立させることができる。
【０００６】
前記低抵抗領域は、前記半導体層の一方の主面から前記ボディ領域を貫通して伸びており、その側面が前記ボディ領域に接していてもよい。この半導体装置では、前記低抵抗領域を間に置いて対向配置された前記ボディ領域間の距離を前記低抵抗領域の幅にまで小さくすることができる。このため、上記半導体装置では、前記ゲート絶縁膜の電界集中が良好に緩和され得る。
【０００７】
上記半導体装置では、前記低抵抗領域と前記ドリフト領域がオーミック接触していてもよい。これにより、上記半導体装置のオン抵抗がさらに低下することができる。
【０００８】
前記低抵抗領域と前記ドリフト領域がオーミック接触する半導体装置では、前記半導体層の材料が、窒化物半導体、炭化珪素又は酸化ガリウムであり、前記第１導電型がｎ型であり、前記第２導電型がｐ型であってもよい。この場合、前記低抵抗領域は、仕事関数が４．５ｅＶ以下の材料であってもよい。例えば、前記低抵抗領域が、アルミニウム、チタン、タングステン、又は、ｎ型の多結晶シリコンであってもよい。この半導体装置では、前記低抵抗領域と前記ドリフト領域がオーミック接触することができる。
【０００９】
前記低抵抗領域と前記ドリフト領域がオーミック接触する半導体装置では、前記半導体層の材料が窒化物半導体、炭化珪素又は酸化ガリウムであり、前記第１導電型がｐ型であり、前記第２導電型がｎ型であってもよい。この場合、前記低抵抗領域は、仕事関数が５．０ｅＶ以上の材料であってもよい。例えば、前記低抵抗領域が、ニッケル、プラチナ、又は、ｐ型の多結晶シリコンであってもよい。この半導体装置では、前記低抵抗領域と前記ドリフト領域がオーミック接触することができる。
【００１０】
前記ドリフト領域は、前記ボディ領域に挟まれる位置に配置されており、前記半導体層の前記一方の主面に露出する位置に設けられており、前記低抵抗領域を取り囲む第１導電型のＪＦＥＴ領域を有していてもよい。この場合、前記絶縁ゲート部は、前記低抵抗領域上には設けられていない。前記低抵抗領域が金属で構成されている。例えば、前記低抵抗領域上に前記絶縁ゲート部が設けられていると、前記低抵抗領域に用いられている金属の融点よりも低い成膜温度で前記絶縁ゲート部のゲート絶縁膜を成膜する必要がある。一方、上記半導体装置では、前記低抵抗領域上に前記絶縁ゲート部が設けられていない。このため、前記低抵抗領域に用いる金属の融点に関わらず、前記ゲート絶縁膜を成膜することができる。このため、上記半導体装置では、良好な膜質の前記ゲート絶縁膜を成膜することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態の半導体装置の要部断面図を模式的に示す。
【図２】第１実施形態の半導体装置の一製造過程における要部断面図を模式的に示す。
【図３】第１実施形態の半導体装置の一製造過程における要部断面図を模式的に示す。
【図４】第１実施形態の半導体装置の一製造過程における要部断面図を模式的に示す。
【図５】第１実施形態の半導体装置の一製造過程における要部断面図を模式的に示す。
【図６】第１実施形態の半導体装置の一製造過程における要部断面図を模式的に示す。
【図７】第２実施形態の半導体装置の要部断面図を模式的に示す。
【発明を実施するための形態】
【００１２】
以下、図面を参照し、本明細書が開示する技術が適用された半導体装置及びその製造方法を説明する。以下の説明では、実質的に共通する構成要素については共通の符号を付し、その説明を省略することがある。
【００１３】
（第１実施形態の半導体装置）
図１に、第１実施形態の半導体装置１の要部断面図を示す。半導体装置１は、Ｎチャネルの縦型ＭＯＳＦＥＴであり、半導体層１０、半導体層１０の裏面を被覆するドレイン電極２２、半導体層１０の表面の一部を被覆するソース電極２４、半導体層１０の表面の一部を被覆するボディ電極２６、半導体層１０の表面上の一部に設けられている絶縁ゲート部３０、及び、低抵抗領域４０を備えている。なお、この例では、ソース電極２４とボディ電極２６は共通電位に固定されている。半導体層１０は、窒化物半導体で構成されており、ｎ+型のドレイン領域１２、ｎ型のドリフト領域１４、ｐ型のボディ領域１６、及び、ｎ+型のソース領域１８を有している。なお、半導体層１０の材料は、窒化物半導体に代えて、炭化珪素、酸化ガリウム又はシリコンであってもよい。
【００１４】
ドレイン領域１２は、半導体層１０の裏層部に設けられており、半導体層１０の裏面に露出する位置に配置されており、ドレイン電極２２にオーミック接触している。ドレイン領域１２は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）で構成されている。なお、ドレイン領域１２のｎ型不純物の濃度は、１×１０18〜１×１０20ｃｍ-3の範囲である。
【００１５】
ドリフト領域１４は、ドレイン領域１２上に設けられており、ドレイン領域１２とボディ領域１６の間に配置されている。ドリフト領域１４は、エピタキシャル成長技術を利用してドレイン領域１２の表面から結晶成長して形成される。ドリフト領域１４は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）で構成されている。なお、ドリフト領域１４のｎ型不純物の濃度は、６×１０15〜２×１０16ｃｍ-3の範囲である。
【００１６】
ボディ領域１６は、ドリフト領域１４上に設けられており、半導体層１０の表層部に設けられており、半導体層１０の表面に露出する位置に配置されており、ボディ電極２６にオーミック接触している。ボディ領域１６の一部は、半導体層１０の表面において、低抵抗領域４０とソース領域１８の間に配置されている。ボディ領域１６は、ｐ型不純物を含む窒化ガリウム（ＧａＮ）で構成されている。なお、ボディ領域１６のｐ型不純物の濃度は、５×１０16〜１×１０18ｃｍ-3の範囲である。
【００１７】
ソース領域１８は、ボディ領域１６上に設けられており、半導体層１０の表層部に設けられており、半導体層１０の表面に露出する位置に配置されており、ソース電極２４にオーミック接触している。ソース領域１８は、ボディ領域１６によってドリフト領域１４及び低抵抗領域４０の双方から隔てられている。ソース領域１８は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）で構成されている。なお、ソース領域１８のｎ型不純物の濃度は、１×１０18〜１×１０21ｃｍ-3の範囲である。
【００１８】
絶縁ゲート部３０は、半導体層１０の表面上の一部に設けられており、酸化シリコンのゲート絶縁膜３２及びポリシリコンのゲート電極３４を有している。ゲート電極３４は、低抵抗領域４０とソース領域１８の間に配置されているボディ領域１６の一部にゲート絶縁膜３２を介して対向している。これにより、半導体装置１がオンするときには、低抵抗領域４０とソース領域１８の間に配置されているボディ領域１６の一部に反転層が形成される。
【００１９】
低抵抗領域４０は、半導体層１０の表面から深部に向けて伸びており、その深部側の端部４０ａがドリフト領域１４に接している。より詳細には、低抵抗領域４０は、半導体層１０の表面からボディ領域１６を貫通してドリフト領域１４の一部に侵入するように設けられている。低抵抗領域４０の側面は、ボディ領域１６に接している。
【００２０】
低抵抗領域４０には、ドリフト領域１４よりも比抵抗が小さい材料が採用されている。また、低抵抗領域４０には、ｎ型のドリフト領域１６に対してオーミック接触可能な材料が採用されている。低抵抗領域４０に採用される材料の仕事関数が４．５ｅＶ以下であると、ｎ型のドリフト領域１６に対してオーミック接触することができる。この例では、低抵抗領域４０の材料にアルミニウムが採用されている。
【００２１】
次に、半導体装置１の動作を説明する。使用時には、ドレイン電極２２に正電圧が印加され、ソース電極２４が接地される。ゲート電極３４にゲート閾値電圧よりも高い正電圧が印加されると、低抵抗領域４０とソース領域１８の間に配置されているボディ領域１６の一部に反転層が形成され、半導体装置１がターンオンする。このとき、反転層を経由してソース領域１８から低抵抗領域４０に電子が流入する。低抵抗領域４０に流入した電子は、その低抵抗領域４０を縦方向に流れてドレイン電極２２に向かう。これにより、ドレイン電極２２とソース電極２４が導通する。半導体装置１では、低抵抗領域４０の材料に比抵抗の小さい材料が採用されている。このため、半導体装置１は、低オン抵抗という特性を有することができる。
【００２２】
ゲート電極３４が接地されると、反転層が消失し、半導体装置１がターンオフする。このとき、ドリフト領域１４とボディ領域１６のｐｎ接合から空乏層が伸びて形成される。図２に、ドリフト領域１４とボディ領域１６のｐｎ接合からドリフト領域１４側に伸びる空乏層ＤＬの端部を破線で示す。図２に示されるように、空乏層ＤＬは、低抵抗領域４０を覆うように形成される。例えば、低抵抗領域４０が空乏層ＤＬによって覆われていないと、半導体層１０の表面において低抵抗領域４０に接する位置のゲート絶縁膜３２に電界が集中することが懸念される。一方、半導体装置１では、低抵抗領域４０が空乏層ＤＬによって覆われるので、ゲート絶縁膜３２の電界集中が緩和され、ゲート絶縁膜３２の絶縁破壊が抑えられる。
【００２３】
低抵抗領域４０が空乏層ＤＬによって良好に覆われるためには、低抵抗領域４０を挟むように対向配置されたボディ領域１６間の距離１６Ｗ（図１参照）が小さいのが望ましい。ここで、対向配置されたボディ領域１６間の距離１６Ｗは、半導体層１０の面方向において、低抵抗領域４０を挟むように対向配置されたボディ領域１６間の最小距離として定義される。対向配置されたボディ領域１６間の距離１６Ｗが０．５〜１．５μｍの範囲であると、低抵抗領域４０が空乏層ＤＬによって良好に覆われ得る。
【００２４】
上記したように、半導体装置１では、ボディ領域１６で挟まれた領域に、比抵抗の小さい低抵抗領域４０が設けられている。これにより、半導体装置１は、低オン抵抗という特性を有することができる。換言すると、対向配置されたボディ領域１６間の距離１６Ｗが小さくても、半導体装置１は、低オン抵抗という特性を有することができる。このように、半導体装置１では、ゲート絶縁膜３２の電界集中の緩和と低いオン抵抗を両立させることができる。
【００２５】
上記で説明した半導体装置１では、低抵抗領域４０の材料にアルミニウムが採用されていた。アルミニウムの融点は約６６０℃である。この例に代えて、低抵抗領域４０の材料には、チタン又はタングステン等の高融点の金属が採用されてもよい。この場合、低抵抗領域４０上にゲート絶縁膜３２を成膜するときの成膜温度を高くすることができるので、ゲート絶縁膜３２の膜質を良好なものとすることができる。あるいは、低抵抗領域４０の材料には、ｎ型の多結晶シリコンが採用されてもよい。この場合も同様に、低抵抗領域４０上にゲート絶縁膜３２を成膜するときの成膜温度を高くすることができるので、ゲート絶縁膜３２の膜質を良好なものとすることができる。さらに、チタン、タングステン又はｎ型の多結晶シリコンはいずれも、仕事関数が４．５ｅＶ以下であり、ｎ型のドリフト領域１４に対してオーミック接触することができる。なお、アルミニウム、チタン、タングステン又はｎ型の多結晶シリコンは、半導体層１０の材料が炭化珪素、酸化ガリウム又はシリコンであっても、ｎ型のドリフト領域１４に対してオーミック接触することができる。
【００２６】
また、上記で説明した半導体装置１は、ｎチャネルの縦型パワーデバイスであった。この例に代えて、半導体装置１は、Ｐチャネルの縦型ＭＯＳＦＥＴで構成されてもよい。この場合、低抵抗領域４０の材料には、ｐ型のドリフト領域１４に対してオーミック接触可能な材料が採用される。低抵抗領域４０に採用される材料の仕事関数が５．０ｅＶ以上であると、ｐ型のドリフト領域１４に対してオーミック接触することができる。一例ではあるが、低抵抗領域４０には、ニッケル、プラチナ、又は、ｐ型の多結晶シリコンが採用され得る。なお、ニッケル、プラチナ、又は、ｐ型の多結晶シリコンは、半導体層１０の材料が炭化珪素、酸化ガリウム又はシリコンであっても、ｐ型のドリフト領域１４に対してオーミック接触することができる。
【００２７】
（第１実施形態の半導体装置の製造方法）
次に、半導体装置１の製造方法を説明する。まず、図３に示されるように、エピタキシャル成長技術を利用して、Ｎ+型ＧａＮ基板であるドレイン領域１２の表面からｎ型ＧａＮのドリフト領域１４及びｐ型ＧａＮのボディ領域１６をこの順で積層し、半導体層１０を準備する。必要に応じて、ドレイン領域１２とドリフト領域１４の間に、ｎ型ＧａＮのバッファ層を形成してもよい。
【００２８】
次に、図４に示されるように、イオン注入技術及びアニール技術を利用して、半導体層１０の表面の一部、すなわち、ボディ領域１６の表面の一部にソース領域１８を形成する。ドーパントにはシリコンが用いられる。
【００２９】
次に、図５に示されるように、ドライエッチング技術を利用して、半導体層１０の表面からボディ領域１６を貫通してドリフト領域１４に達するトレンチＴＲ１を形成する。トレンチＴＲ１の底面には、ドリフト領域１４が露出する。
【００３０】
次に、図６に示されるように、スパッタ技術及びウェットエッチング技術を利用して、半導体層１０の表面上にアルミニウム層を成膜した後に平坦化し、トレンチＴＲ１内に低抵抗領域４０を充填する。なお、スパッタ技術に代えてＣＶＤ技術を用いてもよい。
【００３１】
その後、既知の製造技術を利用して、絶縁ゲート部３０、ドレイン電極２２及びソース電極２４を形成することで、図１に示す半導体装置１を製造することができる。
【００３２】
（第２実施形態の半導体装置）
図７に、第２実施形態の半導体装置２の要部断面図を示す。この半導体装置２では、ドリフト領域１４がＪＦＥＴ領域１４ａを有していることを特徴としている。ＪＦＥＴ領域１４ａは、ボディ領域１６に挟まれる位置に配置されており、ボディ領域１６に隣接している。ＪＦＥＴ領域１４ａは、半導体層１０の表面に露出する位置に設けられており、低抵抗領域１４０を取り囲んでいる。低抵抗領域１４０には、ドリフト領域１４よりも比抵抗が小さい材料が採用されており、この例ではアルミニウムが採用されている。低抵抗領域１４０は、ボディ領域１６よりも浅く形成されている。
【００３３】
このように、半導体装置２では、ボディ領域１６で挟まれたＪＦＥＴ領域１４ａ内に比抵抗の小さい低抵抗領域１４０が設けられている。これにより、半導体装置１は、低オン抵抗という特性を有することができる。換言すると、対向配置されたボディ領域１６間の距離１６Ｗが小さくても、半導体装置２は、低オン抵抗という特性を有することができる。このように、半導体装置２では、ゲート絶縁膜３２の電界集中の緩和と低いオン抵抗を両立させることができる。特に、低抵抗領域１４０がボディ領域１６よりも浅く形成されているので、ＪＦＥＴ領域１４ａの両側に配置されているボディ領域１６の各々から伸びる空乏層によってＪＦＥＴ領域１４ａが良好に空乏化され、ゲート絶縁膜３２の電界集中が良好に緩和され得る。
【００３４】
また、半導体装置２では、絶縁ゲート部３０がＪＦＥＴ領域１４ａとソース領域１８の間に配置されているボディ領域１６の一部に対向しているものの、低抵抗領域４０上には設けられていない。このため、低抵抗領域１４０に用いる金属の融点に関わらず、ゲート絶縁膜３２を成膜することができる。このため、半導体装置２では、ゲート絶縁膜３２の膜質が良好なものとなり得る。
【００３５】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３６】
１，２：半導体装置、  １０：窒化物半導体層、  １２：ドレイン領域、  １４：ドリフト領域、  １４ａ：ＪＦＥＴ領域、  １６：ボディ領域、  １８：ソース領域、  ２２：ドレイン電極、  ２４：ソース電極、  ２８：ボディ電極、  ３０：絶縁ゲート部、  ３２：ゲート絶縁膜、  ３４：ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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