(57)【要約】【課題】遷移電圧を増大させてＳＯＡを拡大することが可能な半導体装置を提供する。【解決手段】基板の上にコレクタ層、ベース層、エミッタ層、及びエミッタメサ層がこの順番に配置されている。さらに、ベース電極及びエミッタ電極が配置されている。平面視において、エミッタメサ層は第１方向に長い形状を持ち、ベース電極は、エミッタメサ層から第１方向に間隔を隔てて配置されたベース電極パッド部を含む。エミッタ電極及びベース電極の上に、それぞれエミッタ配線及びベース配線が配置されている。エミッタ配線はエミッタコンタクトホールを通ってエミッタ電極に接続されている。第１方向に関して、エミッタメサ層のベース配線側の縁と、エミッタコンタクトホールのベース配線側の縁との間隔が、エミッタメサ層とベース配線との間隔より狭い。【選択図】図４
2020184580.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に配置されたコレクタ層、ベース層、エミッタ層、及び前記エミッタ層の一部の領域の上に配置されたエミッタメサ層と、
平面視において前記エミッタメサ層と重ならない領域に配置され、前記ベース層にベース電流を流すベース電極と、
前記エミッタメサ層の上に配置され、前記エミッタメサ層にエミッタ電流を流すエミッタ電極と
を備え、
平面視において、前記エミッタメサ層は第１方向に長い形状を持ち、
前記ベース電極は、ベース電極主部と、前記ベース電極主部に連続するベース電極パッド部とを含み、平面視において前記ベース電極主部は前記第１方向に長い形状を持ち、前記エミッタメサ層から前記第１方向と直交する第２方向に間隔を隔てて配置されており、前記ベース電極パッド部は、前記エミッタメサ層から前記第１方向に間隔を隔てて配置されており、
さらに、
前記エミッタ電極及び前記ベース電極の上に配置され、平面視において前記エミッタ電極及び前記ベース電極パッド部にそれぞれ包含されるエミッタコンタクトホール及びベースコンタクトホールが設けられた絶縁膜と、
前記絶縁膜の上に配置され、前記エミッタコンタクトホールを通って前記エミッタ電極に接続されたエミッタ配線と、
前記絶縁膜の上に配置され、前記ベースコンタクトホールを通って前記ベース電極パッド部に接続されたベース配線と
を備え、
前記第１方向に関して、前記エミッタメサ層の前記ベース配線側の縁と、前記エミッタコンタクトホールの前記ベース配線側の縁との間隔が、前記エミッタメサ層と前記ベース配線との間隔より狭い半導体装置。
【請求項２】
前記ベース電極と前記エミッタメサ層との間隔の最小値が、前記ベース配線の前記エミッタ配線側の縁と、前記エミッタ配線の前記ベース配線側の縁との間隔より狭い請求項１に記載の半導体装置。
【請求項３】
前記ベース配線の縁と前記エミッタメサ層の縁との、前記第１方向の間隔は、１．５μｍ以上２．５μｍ以下である請求項１または２に記載の半導体装置。
【請求項４】
前記第１方向に関して、前記エミッタ電極の前記ベース配線側の縁と、前記エミッタコンタクトホールの前記ベース配線側の縁との間隔が、前記エミッタ電極と前記ベース電極との間隔よりも狭い請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１方向に関して、前記エミッタメサ層の前記ベース配線側の縁と、前記エミッタコンタクトホールの前記ベース配線側の縁との間隔が、前記エミッタメサ層と前記ベース電極パッド部との間隔より狭い請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記エミッタ電極の前記ベース配線側の縁と、前記エミッタコンタクトホールの前記ベース配線側の縁との、前記第１方向の間隔が０．５μｍ以下である請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記エミッタ配線は、前記第１方向に関して、前記エミッタ層の両端よりも内側に配置されている請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
さらに、
前記エミッタ配線の上に配置され、平面視において前記エミッタ配線を包含するバンプ配線間コンタクトホールが設けられた絶縁性の保護膜と、
前記保護膜の上に配置され、前記バンプ配線間コンタクトホールを通って前記エミッタ配線に電気的に接続されたバンプと
を有する請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
基板に設けられたドライバ段アンプ用の少なくとも１つの第１バイポーラトランジスタと、
前記基板に設けられたパワー段アンプ用の少なくとも１つの第２バイポーラトランジスタと、
前記第１バイポーラトランジスタ及び前記第２バイポーラトランジスタを覆う絶縁膜と、
前記絶縁膜の上に配置されて、前記第１バイポーラトランジスタに接続された第１エミッタ配線及び第１ベース配線と、
前記絶縁膜の上に配置されて、前記第２バイポーラトランジスタに接続された第２エミッタ配線及び第２ベース配線と
を備え、
前記第１バイポーラトランジスタ及び前記第２バイポーラトランジスタの各々は、
前記基板の上に配置されたコレクタ層、ベース層、エミッタ層、及び前記エミッタ層の一部の領域の上に配置されたエミッタメサ層と、
平面視において前記エミッタメサ層と重ならない領域に配置され、前記ベース層にベース電流を流すベース電極と、
前記エミッタメサ層の上に配置され、前記エミッタメサ層にエミッタ電流を流すエミッタ電極と
を備え、
平面視において、前記第１バイポーラトランジスタ及び前記第２バイポーラトランジスタの前記エミッタメサ層は第１方向に長い形状を持ち、
前記第１バイポーラトランジスタ及び前記第２バイポーラトランジスタの前記ベース電極は、平面視において前記エミッタメサ層から前記第１方向と直交する第２方向に間隔を隔てて配置されて前記第１方向に長いベース電極主部と、前記エミッタメサ層から前記第１方向に間隔を隔てて配置され、前記ベース電極主部に連続するベース電極パッド部とを含み、
前記絶縁膜に、平面視において前記第１バイポーラトランジスタ及び前記第２バイポーラトランジスタの前記エミッタ電極及び前記ベース電極パッド部にそれぞれ包含されるエミッタコンタクトホール及びベースコンタクトホールが設けられており、
前記第１エミッタ配線は、前記エミッタコンタクトホールを通って前記第１バイポーラトランジスタの前記エミッタ電極に接続されており、
前記第１ベース配線は、前記ベースコンタクトホールを通って前記第１バイポーラトランジスタの前記ベース電極パッド部に接続されており、
前記第２エミッタ配線は、前記エミッタコンタクトホールを通って前記第２バイポーラトランジスタの前記エミッタ電極に接続されており、
前記第２ベース配線は、前記ベースコンタクトホールを通って前記第２バイポーラトランジスタの前記ベース電極パッド部に接続されており、
前記第２バイポーラトランジスタにおいては、前記第１方向に関して、前記エミッタメサ層の前記第２ベース配線側の縁と、前記エミッタコンタクトホールの前記第２ベース配線側の縁との間隔が、前記エミッタメサ層と前記第２ベース配線との間隔より狭く、前記第２ベース配線と前記エミッタメサ層との、前記第１方向の間隔が、１．５μｍ以上２．５μｍ以下であり、
前記第１バイポーラトランジスタにおいては、前記第１ベース配線と前記エミッタメサ層との、前記第１方向の間隔が１．５μｍ未満である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
移動体端末の高周波信号増幅用のパワーアンプモジュールを構成する能動素子として、主にヘテロ接合型バイポーラトランジスタ（ＨＢＴ）が使用されている（特許文献１）。このＨＢＴに要求される望ましい特性として、高効率、高利得、高出力、及び高耐圧等の諸項目がある。最近注目されているエンベロープトラッキングシステムにおいては、高いコレクタ電圧で動作するＨＢＴが必要とされる。ＨＢＴの高電圧動作を実現するためには、安全動作領域（ＳＯＡ：Ｓａｆｅ  Ｏｐｅａｒｔｉｎｇ  Ａｒｅａ）を拡大する必要がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１１９５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
コレクタ電流−コレクタ電圧特性（Ｉｃ−Ｖｃｅ特性）を示すグラフにおいてＨＢＴのコレクタ電圧を高くすると、ＳＯＡの範囲内と範囲外との境界線（ＳＯＡライン）が徐々に低下する。本願の発明者らの評価実験によると、あるコレクタ電圧においてＳＯＡラインが不連続に低下する現象が現れることが判明した。ＳＯＡラインが不連続に低下するときのコレクタ電圧を遷移電圧ということとする。
【０００５】
動作電圧を遷移電圧と同程度かそれより高くすると、ＨＢＴの動作中に負荷の変動が生じた場合に、実際の動作範囲がＳＯＡの範囲から外れてしまう危険性が高まる。動作範囲がＳＯＡの範囲から外れると、ＨＢＴが損傷してしまう場合がある。負荷変動が生じてもＨＢＴが損傷することなく、高いコレクタ電圧でＨＢＴを動作させるために、遷移電圧を増大させてＳＯＡを拡大することが望まれる。
【０００６】
本発明の目的は、遷移電圧を増大させてＳＯＡを拡大することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一観点によると、
基板の上に配置されたコレクタ層、ベース層、エミッタ層、及び前記エミッタ層の一部の領域の上に配置されたエミッタメサ層と、
平面視において前記エミッタメサ層と重ならない領域に配置され、前記ベース層にベース電流を流すベース電極と、
前記エミッタメサ層の上に配置され、前記エミッタメサ層にエミッタ電流を流すエミッタ電極と
を備え、
平面視において、前記エミッタメサ層は第１方向に長い形状を持ち、
前記ベース電極は、ベース電極主部と、前記ベース電極主部に連続するベース電極パッド部とを含み、平面視において前記ベース電極主部は前記第１方向に長い形状を持ち、前記エミッタメサ層から前記第１方向と直交する第２方向に間隔を隔てて配置されており、前記ベース電極パッド部は、前記エミッタメサ層から前記第１方向に間隔を隔てて配置されており、
さらに、
前記エミッタ電極及び前記ベース電極の上に配置され、平面視において前記エミッタ電極及び前記ベース電極パッド部にそれぞれ包含されるエミッタコンタクトホール及びベースコンタクトホールが設けられた絶縁膜と、
前記絶縁膜の上に配置され、前記エミッタコンタクトホールを通って前記エミッタ電極に接続されたエミッタ配線と、
前記絶縁膜の上に配置され、前記ベースコンタクトホールを通って前記ベース電極パッド部に接続されたベース配線と
を備え、
前記第１方向に関して、前記エミッタメサ層の前記ベース配線側の縁と、前記エミッタコンタクトホールの前記ベース配線側の縁との間隔が、前記エミッタメサ層と前記ベース配線との間隔より狭い半導体装置が提供される。
【発明の効果】
【０００８】
第１方向に関して、エミッタメサ層のベース配線側の縁と、エミッタコンタクトホールのベース配線側の縁との間隔を、エミッタメサ層とベース配線との間隔より狭くすると、遷移電圧が増大し、その結果ＳＯＡが拡大するという優れた効果が得られる。
【図面の簡単な説明】
【０００９】
【図１】図１は、評価実験の対象とした参考例によるＨＢＴの複数の構成部分の平面レイアウトを示す図である。
【図２】図２は、参考例によるＨＢＴのＳＯＡラインの実測結果を示すグラフである。
【図３】図３は、コレクタ電流−ベース電圧特性（Ｉｃ−Ｖｂ特性）の実測結果を示すグラフである。
【図４】図４は、第１実施例による半導体装置の複数の構成部分の平面レイアウトを示す図である。
【図５】図５は、図４の一点鎖線５−５における断面図である。
【図６】図６は、図４の一点鎖線６−６における断面図である。
【図７】図７は、第１実施例による半導体装置の平面図である。
【図８】図８は、第１実施例による半導体装置のＳＯＡラインの実測結果を示すグラフである。
【図９】図９は、間隔Ｌ１及びＬ２を変化させたときの遷移電圧Ｖｔの測定結果を示すグラフである。
【図１０】図１０は、第１実施例による半導体装置が用いられたパワーアンプ用モノリシックマイクロ波集積回路素子（ＭＭＩＣ）のブロック図である。
【図１１】図１１は、第２実施例による半導体装置の複数の構成部分の平面レイアウトを示す図である。
【図１２】図１２は、第２実施例による半導体装置の平面図である。
【図１３】図１３は、図１１及び図１２の一点鎖線１３−１３における断面図である。
【図１４】図１４は、第３実施例による半導体装置の複数の構成部分の平面レイアウトを示す図である。
【発明を実施するための形態】
【００１０】
実施例について説明する前に、一般的なＨＢＴにおいてＳＯＡの拡大を妨げている１つの要因について、本願発明者らの行った評価実験に基づいて図１から図３までの図面を参照して説明する。
【００１１】
図１は、評価実験の対象とした参考例によるＨＢＴの複数の構成部分の平面レイアウトを示す図である。基板の表層部に導電性を持つ半導体からなるサブコレクタ層２０が設けられている。サブコレクタ層２０の一部の領域の上に、コレクタ層２１、ベース層２２、及びエミッタ層２３が配置されている。コレクタ層２１、ベース層２２、及びエミッタ層２３は、平面視においてほぼ一致しており、平面視においてサブコレクタ層２０の内部に配置されている。エミッタ層２３の上面内の２つの領域の上にそれぞれエミッタメサ層２５が配置されている。コレクタ層２１、ベース層２２、エミッタ層２３、及びエミッタメサ層２５は、バイポーラトランジスタ、例えばＨＢＴを構成する。
【００１２】
エミッタメサ層２５の各々は、平面視において一方向（図１において横方向）に長い平面形状を有する。例えばエミッタメサ層２５の平面視における形状は長方形である。エミッタメサ層２５の長手方向を第１方向Ｄ１と定義し、平面視においてそれと直交する方向を第２方向Ｄ２と定義する。２つのエミッタメサ層２５は第２方向Ｄ２に間隔を隔てて配置されている。２つのエミッタメサ層２５の上にそれぞれエミッタ電極３３が配置されている。図１において、エミッタ電極３３にハッチングを付している。平面視において、エミッタ電極３３はエミッタメサ層２５の縁よりもやや外側に張り出している。エミッタ電極３３は金属で形成されており、エミッタメサ層２５にオーミック接触する。
【００１３】
平面視において、エミッタ層２３のうちエミッタメサ層２５と重なる領域がＨＢＴのエミッタとして動作する。本明細書において、エミッタ層２３のうちエミッタメサ層２５と重なる部分を、真性エミッタ層２３Ａという。平面視において、エミッタ層２３のうちエミッタメサ層２５と重ならない部分をレッジ層２３Ｂという。レッジ層２３Ｂは空乏化しており、実質的に電流は流れない。
【００１４】
レッジ層２３Ｂの上にＴ字形の平面形状を持つベース電極３２が配置されている。ベース電極３２は、合金化処理によりレッジ層２３Ｂを通過してベース層２２に接続されており、ベース層２２にベース電流を流す。図１において、ベース電極３２にハッチングを付している。ベース電極３２は、ベース電極主部３２Ａと、ベース電極パッド部３２Ｂとを含む。ベース電極主部３２Ａは、２つのエミッタメサ層２５の間に配置されており、平面視において第１方向Ｄ１に長い形状を有する。ベース電極パッド部３２Ｂは、エミッタメサ層２５の長手方向の一方の端部（第２方向Ｄ２に平行な縁）から第１方向Ｄ１に間隔を隔てて配置されており、ベース電極主部３２Ａに連続している。
【００１５】
サブコレクタ層２０の内側であって、第２方向Ｄ２に関してコレクタ層２１の両側に、それぞれコレクタ電極３１が配置されている。図１においてコレクタ電極３１にハッチングを付している。すなわち、２つのコレクタ電極３１は、コレクタ層２１を第２方向Ｄ２に挟むように配置されている。コレクタ電極３１の各々は、平面視において第１方向Ｄ１に長い形状を持つ。コレクタ電極３１は、サブコレクタ層２０を介してコレクタ層２１に接続されている。
【００１６】
コレクタ電極３１、ベース電極３２、及びエミッタ電極３３の上に絶縁膜が配置されている。この絶縁膜の上に、平面視においてコレクタ電極３１、ベース電極パッド部３２Ｂ、及びエミッタ電極３３と重なるように、それぞれコレクタ配線Ｃ１、ベース配線Ｂ１、及びエミッタ配線Ｅ１が配置されている。ベース配線Ｂ１は、エミッタメサ層２５及びエミッタ電極３３から第１方向Ｄ１に間隔を隔てて配置されている。
【００１７】
コレクタ配線Ｃ１は、その下の絶縁膜に設けられたコレクタコンタクトホール３５を通ってコレクタ電極３１に接続されている。ベース配線Ｂ１は、その下の絶縁膜に設けられたベースコンタクトホール３６を通ってベース電極３２に接続されている。エミッタ配線Ｅ１は、その下の絶縁膜に設けられたエミッタコンタクトホール３７を通ってエミッタ電極３３に接続されている。
【００１８】
エミッタコンタクトホール３７は、平面視においてエミッタ電極３３の内部に配置されており、第１方向Ｄ１に長い平面形状を持つ。コレクタコンタクトホール３５は、平面視においてコレクタ電極３１の内部に配置されており、第１方向Ｄ１に長い平面形状を持つ。ベースコンタクトホール３６は、平面視においてベース電極パッド部３２Ｂの内部に配置されている。
【００１９】
エミッタ配線Ｅ１は、ベース電極パッド部３２Ｂ及びベース配線Ｂ１から遠ざかる向きに引き出されている。ベース配線Ｂ１は、エミッタメサ層２５及びエミッタ配線Ｅ１から遠ざかる向きに引き出されている。エミッタ配線Ｅ１、コレクタ配線Ｃ１、及びベース配線Ｂ１の上に、さらに２層目の配線が配置される場合もある。
【００２０】
平面視において、エミッタメサ層２５及びエミッタ電極３３は、第１方向Ｄ１及び第２方向Ｄ２のいずれに関してもほぼ対称性を有する。すなわち、第１方向Ｄ１の一方の端におけるエミッタメサ層２５及びエミッタ電極３３の縁の位置関係は、他方の端におけるこれらの縁の位置関係と、鏡面対称の関係を持つ。さらに、エミッタメサ層２５及びエミッタ電極３３の第１方向に平行な縁の位置関係も、第１方向Ｄ１に平行な直線を対称軸とした鏡面対称の関係を持つ。また、エミッタメサ層２５の縁とベース電極主部３２Ａの縁との第２方向Ｄ２の間隔はほぼ一定である。
【００２１】
ＨＢＴの高周波特性の低下を抑制するために、ベースコレクタ間接合容量Ｃｂｃをなるべく小さくすることが好ましい。すなわち、コレクタ層２１及びベース層２２の平面視における寸法をできるだけ小さくすることが好ましい。コレクタ層２１及びベース層２２の寸法を小さくするためには、ベース電極パッド部３２Ｂとエミッタメサ層２５との第１方向Ｄ１の間隔を狭くし、かつベース電極パッド部３２Ｂの第１方向Ｄ１の寸法を小さくするとよい。
【００２２】
ベース配線Ｂ１は、コレクタ層２１及びベース層２２の寸法を小さくするためにベース電極パッド部３２Ｂとほぼ重なるように配置される。このため、ベース配線Ｂ１の、エミッタメサ層２５に対向する縁がエミッタメサ層２５に近づく。エミッタ配線Ｅ１とベース配線Ｂ１とは同一の配線層に配置されるため、両者の間隔は、例えば当該配線層のデザインルールの最小間隔未満にすることはできない。この配線層のデザインルールの最小間隔は、一般的にベース電極パッド部３２Ｂとエミッタメサ層２５との間隔より大きい。その結果、エミッタ配線Ｅ１は、ベース電極パッド部３２Ｂに対してエミッタメサ層２５より遠い位置に配置される。エミッタコンタクトホール３７は、平面視においてエミッタ配線Ｅ１に包含されるため、ベース電極パッド部３２Ｂから見てエミッタ配線Ｅ１よりさらに遠くに配置される。
【００２３】
ベース配線Ｂ１とエミッタメサ層２５との第１方向Ｄ１の間隔をＬ１と表記し、エミッタメサ層２５のベース配線Ｂ１側の縁と、エミッタコンタクトホール３７のベース配線Ｂ１側の縁との第１方向Ｄ１の間隔をＬ２と表記する。上述のデザインルールに基づいてこれらを配置すると、一般的に間隔Ｌ２が間隔Ｌ１より広くなる。
【００２４】
パワーアンプを組み込んだモノリシックマイクロ波集積回路素子（ＭＭＩＣ）は、図１に示したＨＢＴを複数個含む。複数のＨＢＴはお互いに、エミッタ配線Ｅ１、コレクタ配線Ｃ１、ベース配線Ｂ１、及びその上の２層目の配線等を介して、直接、または抵抗等の素子を介して間接的に、電気的に接続される。これにより、パワー段やドライバ段のパワーアンプが構成される。
【００２５】
図２は、ＨＢＴのＳＯＡラインの実測結果を示すグラフである。横軸はコレクタ電圧Ｖｃｅを単位「Ｖ」で表し、縦軸はコレクタ電流Ｉｃを単位「Ａ」で表す。ＳＯＡラインより低電圧側の領域がＳＯＡの範囲内に相当し、ＳＯＡラインより高電圧側の領域がＳＯＡの範囲外に相当する。
【００２６】
コレクタ電圧Ｖｃｅが約６Ｖのときに、コレクタ電圧Ｖｃｅの増加に伴ってからＳＯＡラインが不連続に急激に低下していることがわかる。ＳＯＡラインが不連続に低下するときのコレクタ電圧Ｖｃｅが遷移電圧Ｖｔに相当する。
【００２７】
図１及び図２に示した参考例では、エミッタ電極３３を２本とし、ベース電極主部３２Ａを１本としたが、エミッタ電極３３の本数とベース電極主部３２Ａの本数とをその他の組み合わせとしたＨＢＴにおいても、ＳＯＡラインの不連続な低下が確認されている。例えば、エミッタ電極３３及びベース電極主部３２Ａを共に１本としたＨＢＴ、エミッタ電極３３を１本としベース電極主部３２Ａを２本としたＨＢＴ、エミッタ電極３３を２本としベース電極主部３２Ａを３本としたＨＢＴ、エミッタ電極３３を３本としベース電極主部３２Ａを４本としたＨＢＴにおいても、ＳＯＡラインの不連続な低下が確認されている。
【００２８】
図３は、コレクタ電流−ベース電圧特性（Ｉｃ−Ｖｂ特性）の実測結果を示すグラフである。横軸はベース電圧Ｖｂを任意単位で表し、縦軸はコレクタ電流Ｉｃを任意単位で表す。測定においては、コレクタ電圧Ｖｃｅを一定にし、ベース電流Ｉｂの大きさを電流源で掃引しながらコレクタ電流Ｉｃ及びベース電圧Ｖｂを測定した。コレクタ電圧Ｖｃｅ＝Ｖ１、Ｖ２、Ｖ３、Ｖ４及びＶ５の複数の電圧において測定を行った。ここで、電圧Ｖ１からＶ５までの大小関係は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５である。
【００２９】
コレクタ電流Ｉｃが小さい範囲では、ベース電圧Ｖｂの増加に伴ってコレクタ電流Ｉｃが単調に増加し、ベース電圧Ｖｂに対するコレクタ電流Ｉｃの傾きが徐々に大きくなる。さらにコレクタ電流Ｉｃが大きくなると、ベース電圧Ｖｂに対するコレクタ電流Ｉｃの傾きが無限大になるスナップバック点ＳＢを迎える。スナップバック点ＳＢを越えてコレクタ電流Ｉｃを増加させると、ベース電圧Ｖｂに対するコレクタ電流Ｉｃの傾きが負に変わり、コレクタ電流Ｉｃの増加と共に、ベース電圧Ｖｂが低下する。
【００３０】
コレクタ電圧ＶｃｅがＶ４及びＶ５のとき、コレクタ電流Ｉｃがスナップバック点ＳＢを通過した後に、コレクタ電流Ｉｃが不連続に低下するキンクＫが現れている。コレクタ電圧ＶｃｅがＶ４、Ｖ５より低いＶ１、Ｖ２、Ｖ３のときには、キンクＫは現れていない。キンクＫが現れる最小のコレクタ電圧Ｖｃｅが、遷移電圧Ｖｔ（図２）に対応する。ここで、キンクＫとは、Ｉｃ−Ｖｂ特性においてベース電圧Ｖｂが減少しコレクタ電流Ｉｃが増加する傾向を示す領域で、ベース電圧Ｖｂの一時的な増加、またはコレクタ電流Ｉｃの一時的な減少が現れる特徴的な領域を指す（図３参照）。
【００３１】
次に、コレクタ電流−ベース電圧特性のスナップバック点ＳＢを越えた領域にキンクＫが現れる理由について説明する。
【００３２】
キンクＫの出現は、ＨＢＴの持つ熱的または電気的非対称性によると推定される。平面視において、エミッタメサ層２５とエミッタ電極３３との配置は、第１方向Ｄ１に関してほぼ対称性を有している。ところが、エミッタメサ層２５とエミッタコンタクトホール３７都の配置は、第１方向Ｄ１に関して対称性を有していない。また、ベース電極パッド部３２Ｂは、エミッタメサ層２５の一方の端部近傍にのみ配置されており、他方の端部近傍には配置されていない。さらに、エミッタメサ層２５のベース配線Ｂ１側の端部はエミッタ配線Ｅ１と重なっていないが、他方の端部はエミッタ配線Ｅ１と重なっている。このように、１つのエミッタメサ層２５に対して第１方向Ｄ１に関して熱的、電気的非対称要因が存在する。
【００３３】
コレクタ電流Ｉｃがスナップバック点ＳＢ（図３）に至るまでは、エミッタ電流Ｉｅが主として流れる領域の電流分布は、エミッタメサ層２５（図１）の長手方向の中央付近に最大値を持ち、長手方向の両側に広がる。スナップバック点ＳＢを越えてコレクタ電流Ｉｃが増加すると、エミッタメサ層２５の周囲の非対称要因によって、エミッタ電流Ｉｅが主として流れる領域の電流分布が、エミッタメサ層２５（図１）の中央付近から第１方向Ｄ１に変位した位置に最大値を持つように変化する。本明細書において、「非対称性」とは、エミッタ電流Ｉｅが主として流れる領域がエミッタメサ層２５（図１）の中央付近から長手方向に変位した位置に電流最大値を持つ要因を意味する。エミッタ電流Ｉｅが主として流れる領域の電流最大値を持つ位置の変位によって、キンクＫ（図３）が現れると考えられる。以下に説明する実施例では、エミッタメサ層２５の周辺の熱的、及び電気的対称性の崩れが緩和される。
【００３４】
［第１実施例］
次に、図４から図１０までの図面を参照して、第１実施例による半導体装置について説明する。
【００３５】
図４は、第１実施例による半導体装置の複数の構成部分の平面レイアウトを示す図である。以下、図１に示した参考例によるＨＢＴとの相違点について説明する。図１に示した参考例では、エミッタメサ層２５のベース配線Ｂ１側の縁と、エミッタコンタクトホール３７のベース配線Ｂ１側の縁との第１方向Ｄ１の間隔Ｌ２が、ベース配線Ｂ１とエミッタメサ層２５との第１方向Ｄ１の間隔Ｌ１より広い。これに対し第１実施例では、間隔Ｌ２が間隔Ｌ１より狭い。すなわち、第１方向Ｄ１に関して、エミッタメサ層２５が、エミッタコンタクトホール３７のベース配線Ｂ１側の縁と、ベース配線Ｂ１の縁との中間点よりもエミッタコンタクトホール３７の側に配置されている。
【００３６】
また、図１に示した参考例では、平面視において、エミッタメサ層２５のベース配線Ｂ１側の端部がエミッタ配線Ｅ１と重なっていない。これに対し第１実施例では、エミッタメサ層２５が、平面視においてエミッタ配線Ｅ１に包含されている。すなわち、平面視において、エミッタメサ層２５の両端が、共にエミッタ配線Ｅ１と重なっている。
【００３７】
エミッタメサ層２５の長さ（第１方向Ｄ１の寸法）は、例えば５μｍ以上６０μｍ以下であり、幅（第２方向Ｄ２の寸法）は、例えば１μｍ以上８μｍ以下である。エミッタ電極３３とエミッタメサ層２５との長さ及び幅の差は、１μｍ以下である。すなわち、エミッタ電極３３の縁と、エミッタメサ層２５の縁との間隔は、０．５μｍ以下である。
【００３８】
エミッタコンタクトホール３７は、エミッタメサ層２５を基準に第１方向Ｄ１に関してほぼ対称に配置されている。例えば、第１方向Ｄ１に関して、一方の端におけるエミッタコンタクトホール３７の縁とエミッタメサ層２５の縁との間隔が、他方の縁におけるこの間隔と等しい。エミッタコンタクトホール３７の長さ及び幅は、例えば、エミッタ電極３３の寸法に合わせて、それぞれ４μｍ以上６０μｍ以下、及び０．５μｍ以上８μｍ以下である。
【００３９】
エミッタメサ層２５とベース電極主部３２Ａとの間隔は長手方向（第１方向Ｄ１）に関してほぼ一定であり、例えば０．５μｍ以上２μｍ以下である。
【００４０】
図５は、図４の一点鎖線５−５における断面図である。半絶縁性のＧａＡｓからなる基板６０の上にｎ型ＧａＡｓ層が配置されており、ｎ型ＧａＡｓ層の一部がイオン注入技術によって絶縁化されている。絶縁化されていないｎ型ＧａＡｓ層によってサブコレクタ層２０が形成される。サブコレクタ層２０の一部の領域の上に、コレクタ層２１、ベース層２２、及びエミッタ層２３が積層されている。エミッタ層２３の上面内の２つの領域の上にそれぞれエミッタメサ層２５が配置されている。エミッタメサ層２５は、エミッタ層２３側のキャップ層２５Ａと、その上に配置されたコンタクト層２５Ｂとを含む。
【００４１】
エミッタ層２３は、エミッタメサ層２５の真下の真性エミッタ層２３Ａと、エミッタメサ層２５で覆われていないレッジ層２３Ｂとに区分される。真性エミッタ層２３Ａは、平面視においてエミッタメサ層２５とほぼ一致し、主として真性エミッタ層２３Ａを動作電流が流れる。
【００４２】
コレクタ層２１はｎ型ＧａＡｓで形成され、ベース層２２はｐ型ＧａＡｓで形成される。ベース層２２のシート抵抗ρｓは、例えば１３０Ω／□以上３００Ω／□以下である。エミッタ層２３は、例えばＳｉドーピング濃度が２×１０１７ｃｍ−３以上５×１０１７ｃｍ−３以下のｎ型ＩｎＧａＰで形成され、その厚さは２０ｎｍ以上５０ｎｍ以下である。キャップ層２５Ａは、例えばＳｉドーピング濃度が２×１０１８ｃｍ−３以上４×１０１８ｃｍ−３以下のｎ型ＧａＡｓで形成され、その厚さは５０ｎｍ以上２００ｎｍ以下である。コンタクト層２５Ｂは、例えばＳｉドーピング濃度が１×１０１９ｃｍ−３以上３×１０１９ｃｍ−３以下のｎ型ＩｎＧａＡｓで形成され、その厚さは１００ｎｍ以上２００ｎｍ以下である。なお、これらの半導体層にその他の化合物半導体を用いてもよい。
【００４３】
サブコレクタ層２０の上に、コレクタ電極３１が配置されている。コレクタ電極３１は、図５に示した断面においてコレクタ層２１の両側に配置されている。レッジ層２３Ｂの上に配置されたベース電極３２が、レッジ層２３Ｂを貫く合金層を介してベース層２２に接続されている。合金層は、ベース電極３２の材料が熱処理プロセスによってレッジ層２３Ｂ内に拡散し、合金化されたものである。図５に示した断面には、ベース電極３２のうちベース電極主部３２Ａ（図４）が現れており、ベース電極主部３２Ａは２つのエミッタメサ層２５の間に配置されている。エミッタメサ層２５の上にエミッタ電極３３が配置されている。
【００４４】
エミッタ電極３３は、エミッタメサ層２５の縁よりも外側に庇状に張り出している。言い換えると、エミッタメサ層２５の縁は、エミッタ電極３３の縁から後退している。この構造は、例えば、エミッタメサ層２５を構成する半導体層の不要な部分を、エミッタ電極３３をエッチングマスクとしてエッチングする自己整合プロセスを用いて形成される。
【００４５】
コレクタ電極３１、ベース電極３２、及びエミッタ電極３３を覆うように、絶縁膜６１が配置されている。絶縁膜６１の上に、１層目のエミッタ配線Ｅ１及びコレクタ配線Ｃ１が配置されている。エミッタ配線Ｅ１は、絶縁膜６１に設けられた２つのエミッタコンタクトホール３７を通って２つのエミッタ電極３３に接続されている。すなわち、２つのエミッタ電極３３がエミッタ配線Ｅ１によって相互に接続される。コレクタ配線Ｃ１はコレクタ電極３１ごとに配置されており、絶縁膜６１に設けられたコレクタコンタクトホール３５を通ってコレクタ電極３１に接続されている。
【００４６】
図６は、図４の一点鎖線６−６における断面図である。以下、図５に示した断面図に現れている構成部分については説明を省略する。
【００４７】
図６に示した断面には、ベース電極３２のうちベース電極パッド部３２Ｂが現れている。ベース電極３２及びエミッタ電極３３を覆う絶縁膜６１の上に１層目のベース配線Ｂ１及びエミッタ配線Ｅ１が配置されている。ベース配線Ｂ１は、絶縁膜６１に設けられたベースコンタクトホール３６を通ってベース電極パッド部３２Ｂに接続されている。ベース配線Ｂ１とエミッタ配線Ｅ１とは、同一の配線層内に配置されており、両者の間隔は、例えばベース配線Ｂ１とエミッタ配線Ｅ１とが配置された層のデザインルールの最小間隔になるように設計される。ベース配線Ｂ１及びエミッタ配線Ｅ１は、第１方向Ｄ１の相互に反対側に引き出されている。
【００４８】
エミッタメサ層２５のベース配線Ｂ１側の縁と、エミッタコンタクトホール３７のベース配線Ｂ１側の縁との第１方向Ｄ１の間隔Ｌ２が、ベース配線Ｂ１の縁と、エミッタメサ層２５の縁との第１方向Ｄ１の間隔Ｌ１より狭い。
【００４９】
図７は、第１実施例による半導体装置の平面図である。図７において、１層目の配線層の配線パターンにハッチングを付している。第１実施例による半導体装置は複数の単位トランジスタ７０を含む。複数の単位トランジスタ７０の各々は、図４、図５、図６に示した半導体装置と同様の構造を有する。複数の単位トランジスタ７０は、エミッタメサ層２５（図４）の長手方向（第１方向Ｄ１）に対して直交する方向（第２方向Ｄ２）に並んで配置されている。
【００５０】
単位トランジスタ７０の各々から、１層目のエミッタ配線Ｅ１が第１方向の一方の側（図７において右側）に向かって引き出されている。単位トランジスタ７０の各々から引き出されたエミッタ配線Ｅ１は、エミッタ共通配線（グランド配線）７１に連続する。平面視において、エミッタ共通配線７１の内部にバイアホール７２が設けられている。バイアホール７２は、基板６０（図５、図６）を貫通して基板６０の裏面まで達する。エミッタ共通配線７１は、バイアホール７２内に配置される金属部材を介して、基板６０の裏面に設けられる外部接続用のグランド電極に接続される。
【００５１】
単位トランジスタ７０の各々から、エミッタ配線Ｅ１の引き出し方向とは反対方向（図７において左側）に向かってベース配線Ｂ１が引き出されている。ベース配線Ｂ１の各々は、拡幅されて、２層目の配線層に配置された高周波入力配線７５に重なる。ベース配線Ｂ１の各々と高周波入力配線７５との重なり箇所が、ＭＩＭ構造のコンデンサ７６として機能する（より微細な構造については省略）。さらに、ベース配線Ｂ１の各々は、薄膜抵抗７７を介してバイアス配線７８に接続されている。薄膜抵抗７７への接続配線及びバイアス配線７８は、共に１層目の配線層に配置されている。薄膜抵抗７７は、１層目の配線層とは別の層に配置され、１層目の配線材料とは異なる材料で形成される。
【００５２】
単位トランジスタ７０の各々の１層目のコレクタ配線Ｃ１と重なるように、２層目のコレクタ配線Ｃ２が配置され、１層目のコレクタ配線Ｃ１に電気的に接続されている。コレクタ配線Ｃ２は、１層目のコレクタ配線Ｃ１と重なっている箇所から、エミッタ配線Ｅ１の引出方向と同一の方向に引き出されている。引き出された２層目の複数のコレクタ配線Ｃ２は、２層目のコレクタ共通配線７３に連続している。
【００５３】
次に、第１実施例の優れた効果について説明する。
第１実施例では、間隔Ｌ１が間隔Ｌ２（図４）より広いため、参考例（図１）の場合と比べて、エミッタメサ層２５及びエミッタコンタクトホール３７の周囲の、第１方向Ｄ１に関する対称性の崩れが小さい。例えば、ベース配線Ｂ１やベース電極パッド部３２Ｂが、エミッタメサ層２５や、エミッタコンタクトホール３７内のエミッタ配線Ｅ１に与える熱的影響が、参考例（図１）と比べて小さい。このため、第１実施例では、エミッタメサ層２５の周囲の対称性の崩れに起因して発生するキンクＫ（図３）が発生しにくくなる。このため、遷移電圧Ｖｔ（図２）の低下を抑制し、ＳＯＡを拡大することができる。
【００５４】
エミッタメサ層２５の直下の真性エミッタ層２３Ａ（図５）及びその直下のコレクタ層２１等で発生した熱は、エミッタ電極３３及びエミッタ配線Ｅ１に伝搬する。第１方向Ｄ１に関して熱的な対称性をより高めるために、平面視においてエミッタメサ層２５がエミッタ配線Ｅ１に包含されるように、エミッタメサ層２５をベース配線Ｂ１から遠ざけることが好ましい。ただし、エミッタメサ層２５をベース配線Ｂ１から遠ざけることは、エミッタメサ層２５の面積に対してベースコレクタ間接合容量Ｃｂｃが相対的に大きくなり、高周波特性を劣化させる要因になる。従って、エミッタメサ層２５をベース配線Ｂ１から過度に遠ざけることは好ましくない。
【００５５】
さらに、放熱性を高めるために、エミッタコンタクトホール３７が、エミッタメサ層２５やエミッタ電極３３の大部分を覆い、お互いの対応する縁同士を近づけることが好ましい。例えば、第１方向Ｄ１に関して、エミッタメサ層２５のベース配線Ｂ１側の縁と、エミッタコンタクトホール３７のベース配線Ｂ１側の縁との間隔を、エミッタメサ層２５とベース電極パッド部３２Ｂとの間隔よりも狭くすることが好ましい。
【００５６】
例えば、ベース配線Ｂ１とエミッタ配線Ｅ１との間隔を、１層目の配線層のデザインルールの最小間隔に設定し、エミッタ電極３３のベース配線Ｂ１側の縁を、エミッタ配線Ｅ１の縁に一致させるとよい。なお、「一致」には、半導体プロセスにおいて発生し得る許容範囲内の位置合わせ誤差程度のずれが生じている場合が含まれる。ベース配線Ｂ１、エミッタ配線Ｅ１、エミッタ電極３３を、このような配置にすることにより、ベースコレクタ間接合容量Ｃｂｃの増大を抑制し、高周波特性の劣化を抑制することができる。
【００５７】
エミッタベース間接合容量Ｃｅｂに対してベースコレクタ間接合容量Ｃｂｃを相対的に低下させるために、平面視においてコレクタ層２１及びベース層２２内でエミッタメサ層２５をなるべく大きくすることが好ましい。このために、エミッタメサ層２５の縁を、なるべくベース電極３２に近付けることが好ましい。例えば、ベース電極３２とエミッタメサ層２５との間隔の最小値を、ベース配線Ｂ１のエミッタ配線Ｅ１側の縁と、エミッタ配線Ｅ１のベース配線Ｂ１側の縁との間隔より狭くすることが好ましい。
【００５８】
第１実施例によってＳＯＡを拡大することができる効果を確認するために、実際に試料を作製してＳＯＡを測定した。以下、図８及び図９を参照して、この評価実験について説明する。
【００５９】
図８は、第１実施例による半導体装置のＳＯＡラインの実測結果を示すグラフである。横軸はコレクタ電圧Ｖｃｅを単位「Ｖ」で表し、縦軸はコレクタ電流Ｉｃを単位「Ａ」で表す。図８のグラフ中の実線及び破線は、それぞれ第１実施例及び参考例（図１）による半導体装置のＳＯＡラインを示す。なお、図８に示した特性が得られた第１実施例による半導体装置は、エミッタメサ層２５の幅及び長さをそれぞれ３μｍ及び４０μｍにしたものである。
【００６０】
第１実施例による半導体装置の遷移電圧Ｖｔ１が、参考例による半導体装置の遷移電圧Ｖｔ０より約１．８Ｖ上昇していることが確認された。
【００６１】
エミッタメサ層２５とベース配線Ｂ１との第１方向Ｄ１の間隔Ｌ１（図４）が異なる複数の試料を作製し、各試料の遷移電圧Ｖｔを測定した。各試料において、間隔Ｌ１に応じて、エミッタメサ層２５のベース配線Ｂ１側の縁と、エミッタコンタクトホール３７のベース配線Ｂ１側の縁との間隔Ｌ２（図４）も変化させた。
【００６２】
図９は、間隔Ｌ１及びＬ２を変化させたときの遷移電圧Ｖｔの測定結果を示すグラフである。横軸は間隔Ｌ１を単位「μｍ」で表し、左縦軸は遷移電圧Ｖｔを単位「Ｖ」で表し、右縦軸は間隔Ｌ２を単位「μｍ」で表す。図９のグラフ中の丸記号は遷移電圧Ｖｔを示し、四角記号は間隔Ｌ２を示す。グラフ中の破線はＬ１＝Ｌ２の関係が満たされる位置を示す。
【００６３】
間隔Ｌ１がベース配線Ｂ１とエミッタ配線Ｅ１との設計間隔（一定）より狭い場合には、図６においてエミッタ配線Ｅ１とベース配線Ｂ１との間に設計間隔を確保するために、エミッタ配線Ｅ１の左側の縁をエミッタメサ層２５の左側の縁より右側に配置しなければならない。この条件で間隔Ｌ１を狭くすると、エミッタ配線Ｅ１の縁と、エミッタコンタクトホール３７の縁との位置合わせマージンを確保するために間隔Ｌ２を広げなければならない。間隔Ｌ１が約２μｍ以下の範囲で、間隔Ｌ１が狭くなるに従って間隔Ｌ２を広くしているのは、この位置合わせマージンを確保するためである。
【００６４】
間隔Ｌ１が２μｍ付近で遷移電圧Ｖｔが最大になっていることがわかる。この近傍では、間隔Ｌ１が間隔Ｌ２より広い。間隔Ｌ１が間隔Ｌ２以上の条件のとき、間隔Ｌ１が間隔Ｌ２未満の条件のときに比べて、高い遷移電圧Ｖｔが得られていることがわかる。間隔Ｌ２が２μｍより広い範囲では、間隔Ｌ２を広くしても遷移電圧Ｖｔの上昇は見られない。間隔Ｌ１を広げることは、ベースコレクタ接合界面の面積が大きくなり、高周波特性を低下させる要因になる。従って、間隔Ｌ１を必要以上に広くすることは好ましくない。図９に示した評価実験の結果から、間隔Ｌ１を１．５μｍ以上３μｍ以下にすることが好ましいことが導き出される。
【００６５】
次に、上記評価実験の結果が得られる理由について説明する。
間隔Ｌ１が２μｍ未満の範囲では、例えば図１に示したように、エミッタメサ層２５のベース配線Ｂ１側の端部がエミッタ配線Ｅ１の外側まで延びる。間隔Ｌ１の増加とともに、エミッタメサ層２５のベース配線Ｂ１側の端部のうち、エミッタ配線Ｅ１と重ならない領域が狭くなる。また、間隔Ｌ１の増加とともに間隔Ｌ２が低下するため、エミッタメサ層２５のうちエミッタコンタクトホール３７より外側に位置する領域が狭くなる。このため、エミッタメサ層２５から、エミッタ配線Ｅ１の下の絶縁膜６１（図６）やエミッタコンタクトホール３７内のエミッタ配線Ｅ１を経由して外部に放熱されやすくなる。この結果、エミッタメサ層２５の端部近傍の温度が下がり、熱的非対称性が緩和される。
【００６６】
さらに、間隔Ｌ１が広くなることは、ベース電極パッド部３２Ｂがエミッタメサ層２５から離れることに相当するため、ベース電極パッド部３２Ｂが配置されていない方のエミッタメサ層２５の端部と比較して、電気的非対称性も緩和される。
【００６７】
このように、間隔Ｌ１を広くすることは、エミッタメサ層２５を基準とした熱的及び電気的非対称性を緩和させることになる。その結果、キンクＫ（図３）が発生しにくくなり、ＳＯＡを拡大させることができる。
【００６８】
間隔Ｌ１が約２μｍ以上の範囲では、間隔Ｌ２はエミッタ電極３３やエミッタ配線Ｅ１とエミッタコンタクトホール３７との位置合わせマージンによって決まり、間隔Ｌ１に依存しない。このため、間隔Ｌ２は一定である。間隔Ｌ１の増加に従って、ベース電極パッド部３２Ｂがエミッタメサ層２５から遠ざかることにより、エミッタメサ層２５からベース配線Ｂ１への放熱経路が失われる。これに対し、エミッタメサ層２５の反対側の端部においては、エミッタメサ層２５からエミッタ配線Ｅ１への放熱経路が確保されたままである。その結果、エミッタメサ層２５を基準とした熱的非対称性が大きくなり、キンクＫ（図３）が発生しやすくなる。これにより、間隔Ｌ２が２μｍより広い範囲では、間隔Ｌ１の増加に伴って遷移電圧Ｖｔが低下していると考えられる。
【００６９】
このように、間隔Ｌ１を増加させると、当初は熱的及び電気的非対称が緩和され、その後、熱的非対称性が大きくなる。熱的及び電気的非対称性の緩和と、熱的非対称性の増大とがバランスしたところで、遷移電圧Ｖｔが最大値を示すと推定される。
【００７０】
図１０は、第１実施例による半導体装置が用いられたパワーアンプ用モノリシックマイクロ波集積回路素子（ＭＭＩＣ）のブロック図である。ＭＭＩＣは、ドライバ段アンプ１００、パワー段アンプ１０１、バイアス回路１０２、１０３を含む。バイアス回路１０２及びバイアス回路１０３は、それぞれドライバ段アンプ１００及びパワー段アンプ１０１にバイアス電流を供給する。高周波入力信号ＲＦｉｎがドライバ段アンプ１００に入力される。ドライバ段アンプ１００で増幅された信号がパワー段アンプ１０１に入力される。パワー段アンプ１０１で増幅された高周波出力信号ＲＦｏｕｔがＭＭＩＣの外部に出力される。
【００７１】
ドライバ段アンプ１００及びパワー段アンプ１０１の各々は、相互に並列に接続された複数のＨＢＴで構成される。パワー段アンプ１０１を構成するＨＢＴの個数は、ドライバ段アンプ１００を構成するＨＢＴの個数より多い。ドライバ段アンプを構成するＨＢＴとパワー段アンプ１０１を構成するＨＢＴは、共通の基板６０（図５、図６）の上に共通の半導体プロセスを用いて、１つの半導体チップとして形成される。
【００７２】
次に、図１０に示した構成を採用することにより得られる優れた効果について説明する。
間隔Ｌ１、Ｌ２（図４）を任意に選択することにより、同一の半導体チップ内に遷移電圧Ｖｔの異なる複数のＨＢＴを形成することができる。
【００７３】
第１実施例によるＨＢＴを、高耐圧化が必要なパワー段アンプ１０１に用いるとよい。また、高耐圧化は不要だが高利得の必要なドライバ段アンプ１００に、間隔Ｌ１が１．５μｍ未満のＨＢＴを用いるとよい。間隔Ｌ１が１．５μｍ未満のＨＢＴの場合、ベースコレクタ間接合容量Ｃｂｃを小さくできるため、ドライバ段アンプ１００の十分な利得を確保することが可能である。
【００７４】
このように、高耐圧化が不要なドライバ段アンプ１００の利得を高くし、かつパワー段アンプ１０１を高耐圧化することにより、全体として、高利得で、かつ負荷変動に対して十分な高耐圧のパワーアンプを実現することができる。また、ドライバ段アンプ１００に適したＨＢＴと、パワー段アンプ１０１に適したＨＢＴとを、共通の半導体プロセスを用いて１つのチップ上に作製することができるため、それぞれ専用のプロセスを用いて製造する場合と比べて低コスト化を図ることが可能になる。
【００７５】
次に、第１実施例の変形例について説明する。
相互に並列に接続された複数のＨＢＴを含む増幅回路の負荷変動試験を行うと、一部のＨＢＴのみが損傷する場合がある。複数の試料間で損傷を受けやすいＨＢＴが固定されている場合には、複数のＨＢＴのうち損傷を受けやすいＨＢＴのみに、第１実施例によるＨＢＴを用い、他のＨＢＴには、例えば図１に示した参考例によるＨＢＴを用いてもよい。
【００７６】
すべてのＨＢＴに図１に示した参考例によるＨＢＴを用いた複数の評価試料を作製し、複数の評価試料に対して負荷変動試験を行うことにより、損傷を受けやすいＨＢＴを特定することができる。損傷を受けにくいＨＢＴに、図１に示した参考例によるＨＢＴを用いることにより、高周波特性の低下を抑制することができる。
【００７７】
第１実施例では、ベース層とエミッタ層との接合界面にＧａＡｓとＩｎＧａＰとのヘテロ接合を持つＨＢＴについて説明したが、第１実施例の特徴は、その他のバイポーラトランジスタや、ＧａＡｓとＩｎＧａＰ以外の半導体材料からなるヘテロ接合を持つＨＢＴにも適用可能である。このようなＨＢＴの例として、ＳｉとＳｉＧｅ、ＩｎＧａＡｓとＩｎＧａＰ、ＧａＡｓＡｂとＩｎＧａＰ、ＧａＩｎＡｓＮとＩｎＧａＰ、ＧａＡｓとＡｌＧａＡｓ等のヘテロ接合を持つＨＢＴが挙げられる。
【００７８】
［第２実施例］
次に、図１１、図１２、及び図１３を参照して、第２実施例による半導体装置について説明する。以下、第１実施例による半導体装置（図４、図５、図６、図７）と共通の構成については説明を省略する。
【００７９】
図１１は、第２実施例による半導体装置の複数の構成部分の平面レイアウトを示す図である。第１実施例（図４）では、１層目のエミッタ配線Ｅ１がエミッタ電極３３から第１方向Ｄ１に引き出されている。これに対し第２実施例では、１層目のエミッタ配線Ｅ１は第１方向Ｄ１に引き出されておらず、サブコレクタ層２０の内部に収まっている。その代りに、１層目のコレクタ配線Ｃ１がコレクタ電極３１から第１方向Ｄ１に引き出されている。
【００８０】
図１２は、第２実施例による半導体装置の平面図である。図１３は、図１１及び図１２の一点鎖線１３−１３における断面図である。図１２において、１層目の配線層の配線パターンにハッチングを付している。平面視において、複数の単位トランジスタ７０を包含するように、２層目のエミッタ配線Ｅ２が配置されている。２層目のエミッタ配線Ｅ２は、１層目のエミッタ配線Ｅ１を覆う絶縁膜６２（図１３）の上に配置され、絶縁膜６２に設けられたエミッタ配線間コンタクトホール６５（図１３）を通ってエミッタ配線Ｅ１に接続されている。２層目のエミッタ配線Ｅ２は、複数の１層目のエミッタ配線Ｅ１を相互に接続する。
【００８１】
２層目のエミッタ配線Ｅ２が保護膜６３（図１３）で覆われており、保護膜６３の上にエミッタバンプ８３が配置されている。エミッタバンプ８３（図１３）は、アンダーバンプメタル８３Ａ、その上のピラーバンプ８３Ｂ、及びその上のハンダ８３Ｃを含む。エミッタバンプ８３は、保護膜６３に設けられたエミッタバンプ・配線間コンタクトホール８２を通って２層目のエミッタ配線Ｅ２に接続されている。平面視において、エミッタバンプ８３は、複数の単位トランジスタ７０を包含するように配置されている。
【００８２】
複数のコレクタ電極３１から第１方向Ｄ１に引き出された１層目の複数のコレクタ配線Ｃ１が、コレクタ共通配線８１（図１２）に連続している。コレクタ共通配線８１は、２層目のエミッタ配線Ｅ２に対して第１方向Ｄ１に離れた位置に配置されている。コレクタ共通配線８１と部分的に重なるように、２層目のコレクタ配線Ｃ２が配置されている。２層目のコレクタ配線Ｃ２は絶縁膜６２（図１３）の上に配置されており、絶縁膜６２に設けられた配線間コンタクトホール６６（図１２）を通って１層目のコレクタ共通配線８１に接続されている。
【００８３】
２層目のコレクタ配線Ｃ２に部分的に重なるようにコレクタバンプ８５が配置されている。コレクタバンプ８５は保護膜６３（図１３）の上に配置されており、保護膜６３に設けられたコレクタバンプ・配線間コンタクトホール８４（図１２）を通って２層目のコレクタ配線Ｃ２に接続されている。コレクタバンプ８５は、エミッタバンプ８３（図１３）と同様の積層構造を有する。
【００８４】
次に、第２実施例の優れた効果について説明する。
第１実施例（図４、図６）では、エミッタメサ層２５、エミッタ電極３３、及びエミッタコンタクトホール３７に着目した場合、第１方向Ｄ１に関してほぼ対称性が維持されている。ところが、エミッタコンタクトホール３７からエミッタ配線Ｅ１を第１方向Ｄ１の片側に引き出しているため、エミッタ配線Ｅ１まで含めると、第１方向Ｄ１に関する対称性が崩れてしまう。これに対し第２実施例では、エミッタ配線Ｅ１がエミッタコンタクトホール３７から第１方向Ｄ１に引き出されていない。エミッタ配線Ｅ１の第１方向Ｄ１の両端の縁は、平面視においてエミッタ電極３３の縁とほぼ重なる。このため、エミッタメサ層２５、エミッタ電極３３、エミッタコンタクトホール３７のみならず、エミッタ配線Ｅ１まで着目した場合でも、第１方向Ｄ１に関する対称性がほぼ維持されている。
【００８５】
従って、第２実施例においては、第１実施例に比べてさらにキンクＫ（図３）が生じにくくなる。その結果、遷移電圧Ｖｔがさらに上昇することにより、ＳＯＡがさらに拡大するという優れた効果が得られる。これにより、ＨＢＴの高耐圧化が実現され、さらなる高電圧動作が可能になる。
【００８６】
エミッタ配線間コンタクトホール６５（図１３）内のエミッタ配線Ｅ２は、エミッタメサ層２５等で発生した熱がエミッタバンプ８３まで伝導する放熱経路となる。放熱経路の熱抵抗を小さくするために、エミッタ配線間コンタクトホール６５を、平面視において大きくすることが好ましい。例えば、第１方向Ｄ１に関して、エミッタ配線間コンタクトホール６５の両側の縁を、エミッタメサ層２５の中心よりも１層目のエミッタ配線Ｅ１の縁に近い位置に配置することが好ましい。さらに、エミッタメサ層２５とエミッタ配線間コンタクトホール６５とを第１方向Ｄ１に関してほぼ対称に配置することが好ましい。このように配置すると、エミッタメサ層２５から２層目のエミッタ配線Ｅ２までの放熱経路の対称性が確保される。その結果、第１方向Ｄ１に関する熱的非対称性を緩和することができる。これにより、キンクＫ（図３）がより発生しにくくなり、遷移電圧Ｖｔのさらなる上昇及びＳＯＡのさらなる拡大を図ることができる。
【００８７】
また、第２実施例においても第１実施例と同様に、エミッタメサ層２５、エミッタコンタクトホール３７、エミッタ配線Ｅ１のベース配線Ｂ１側の縁の位置関係を調整することにより、遷移電圧Ｖｔを変化させることができる。さらに第２実施例では、エミッタ配線Ｅ１のベース配線Ｂ１とは反対側の縁と、エミッタ配線間コンタクトホール６５との位置関係も調整可能であるため、第１実施例と比べて遷移電圧Ｖｔの設定の自由度が高くなる。
【００８８】
パワー段アンプ１０１（図１０）に第２実施例によるＨＢＴを用いることにより、第１実施例の場合と同様に、高利得で、かつ負荷変動に対して十分な高耐圧のパワーアンプを実現することができる。また、ドライバ段アンプ１００に適したＨＢＴと、パワー段アンプ１０１に適したＨＢＴとを、共通の半導体プロセスを用いて１つのチップ上に作製することができるため、それぞれ専用のプロセスを用いて製造する場合と比べて低コスト化を図ることが可能になる。
【００８９】
［第３実施例］
次に、図１４を参照して第３実施例による半導体装置について説明する。以下、第１実施例による半導体装置（図４、図５、図６、図７）と共通の構成については説明を省略する。
【００９０】
図１４は、第３実施例による半導体装置の複数の構成部分の平面レイアウトを示す図である。第１実施例（図４）では、２つのエミッタメサ層２５の間に１つのベース電極主部３２Ａが配置されている。これに対し第３実施例では、１つのエミッタメサ層２５の第２方向Ｄ２の両側にそれぞれベース電極主部３２Ａが配置されている。ベース電極パッド部３２Ｂは、２つのベース電極主部３２Ａの端部同士を接続する。
【００９１】
第３実施例においても、ベース配線Ｂ１とエミッタメサ層２５との間隔Ｌ１、及びエミッタメサ層２５のベース配線Ｂ１側の縁と、エミッタコンタクトホール３７のベース配線Ｂ１側の縁との間隔Ｌ２を定義することができる。第３実施例においても第１実施例と同様に、間隔Ｌ２を間隔Ｌ１より狭くすることが好ましい。
【００９２】
上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【００９３】
２０  サブコレクタ層
２１  コレクタ層
２２  ベース層
２３  エミッタ層
２３Ａ  真性エミッタ層
２３Ｂ  レッジ層
２５  エミッタメサ層
２５Ａ  キャップ層
２５Ｂ  コンタクト層
３１  コレクタ電極
３２  ベース電極
３２Ａ  ベース電極主部
３２Ｂ  ベース電極パッド部
３３  エミッタ電極
３５  コレクタコンタクトホール
３６  ベースコンタクトホール
３７  エミッタコンタクトホール
６０  基板
６１、６２  絶縁膜
６３  保護膜
６５  エミッタ配線間コンタクトホール
６６  配線間コンタクトホール
７０  単位トランジスタ
７１  エミッタ共通配線
７２  バイアホール
７３  コレクタ共通配線
７５  高周波入力配線
７６  コンデンサ
７７  薄膜抵抗
７８  バイアス配線
８１  コレクタ共通配線
８２  エミッタバンプ・配線間コンタクトホール
８３  エミッタバンプ
８３Ａ  アンダーバンプメタル
８３Ｂ  ピラーバンプ
８３Ｃ  ハンダ
８４  コレクタバンプ配線間コンタクトホール
８５  コレクタバンプ
１００  ドライバ段アンプ
１０１  パワー段アンプ
１０２、１０３  バイアス回路
Ｂ１  １層目のベース配線
Ｃ１  １層目のコレクタ配線
Ｃ２  ２層目のコレクタ配線
Ｄ１  第１方向
Ｄ２  第２方向
Ｅ１  １層目のエミッタ配線
Ｅ２  ２層目のエミッタ配線
【図１】
2020184580.tif 000003
【図２】
2020184580.tif 000004
【図３】
2020184580.tif 000005
【図４】
2020184580.tif 000006
【図５】
2020184580.tif 000007
【図６】
2020184580.tif 000008
【図７】
2020184580.tif 000009
【図８】
2020184580.tif 000010
【図９】
2020184580.tif 000011
【図１０】
2020184580.tif 000012
【図１１】
2020184580.tif 000013
【図１２】
2020184580.tif 000014
【図１３】
2020184580.tif 000015
【図１４】
2020184580.tif 000016
【手続補正書】
【提出日】令和2年9月1日(2020.9.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
【図１】図１は、評価実験の対象とした参考例によるＨＢＴの複数の構成部分の平面レイアウトを示す図である。
【図２】図２は、参考例によるＨＢＴのＳＯＡラインの実測結果を示すグラフである。
【図３】図３は、コレクタ電流−ベース電圧特性（Ｉｃ−Ｖｂ特性）の実測結果を示すグラフである。
【図４】図４は、第１実施例による半導体装置の複数の構成部分の平面レイアウトを示す図である。
【図５】図５は、図４の一点鎖線５−５における断面図である。
【図６】図６は、図４の一点鎖線６−６における断面図である。
【図７】図７は、第１実施例による半導体装置の平面図である。
【図８】図８は、第１実施例による半導体装置のＳＯＡラインの実測結果を示すグラフである。
【図９】図９は、間隔Ｌ１及びＬ２を変化させたときの遷移電圧Ｖｔの測定結果を示すグラフである。
【図１０】図１０は、第１実施例による半導体装置が用いられたパワーアンプ用モノリシックマイクロ波集積回路素子（ＭＭＩＣ）のブロック図である。
【図１１】図１１は、第２実施例による半導体装置の複数の構成部分の平面レイアウトを示す図である。
【図１２】図１２は、第２実施例による半導体装置の平面図である。
【図１３】図１３は、図１１の一点鎖線１３−１３における断面図である。
【図１４】図１４は、第３実施例による半導体装置の複数の構成部分の平面レイアウトを示す図である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】
図１２は、第２実施例による半導体装置の平面図である。図１３は、図１１の一点鎖線１３−１３における断面図である。図１２において、１層目の配線層の配線パターンにハッチングを付している。平面視において、複数の単位トランジスタ７０を包含するように、２層目のエミッタ配線Ｅ２が配置されている。２層目のエミッタ配線Ｅ２は、１層目のエミッタ配線Ｅ１を覆う絶縁膜６２（図１３）の上に配置され、絶縁膜６２に設けられたエミッタ配線間コンタクトホール６５（図１３）を通ってエミッタ配線Ｅ１に接続されている。２層目のエミッタ配線Ｅ２は、複数の１層目のエミッタ配線Ｅ１を相互に接続する。