(57)【要約】【課題】ＤＣ−ＤＣコンバータの昇圧比が高い領域においても、発振を抑制して安定的に駆動できるＬＥＤ駆動回路を提供する。【解決手段】ＬＥＤ駆動回路1の差動アンプ１５は、ＤＣ−ＤＣコンバータ３よりＬＥＤ光源２に供給される駆動電流を検出する。制御部５は、検出された駆動電流が駆動対象に応じた目標電流となるようにエラーアンプ１６を用いて制御し、エラーアンプ１６の出力信号に基づいてＤＣ−ＤＣコンバータ３のスイッチング動作を制御する。加えて、制御部５は、ＤＣ−ＤＣコンバータ３が昇圧動作を行う際にＦＥＴ１４に与えるスイッチング信号のＰＷＭデューティが増大するのに応じて、差動アンプ１５，エラーアンプ１６及びＤＣ−ＤＣコンバータ３を含むフィードバック経路のゲインＧ’を低下させるように制御する。【選択図】図１
2020141538.tif 000002
【特許請求の範囲】
【請求項１】
ＬＥＤ光源（２）を駆動対象とするもので、
スイッチング素子（１４）を有し、少なくとも昇圧動作を行うＤＣ−ＤＣコンバータ（３）と、
前記ＤＣ−ＤＣコンバータより前記ＬＥＤ光源に供給される駆動電流を検出する電流検出部（１５）と、
検出された駆動電流が、駆動対象に応じた目標電流となるように制御するためのエラーアンプを有し、前記エラーアンプの出力信号に基づいて前記ＤＣ−ＤＣコンバータのスイッチング動作を制御する制御部（２２，５０，５４，６０，６４）とを備え、
前記制御部は、前記ＤＣ−ＤＣコンバータが昇圧動作を行う際に前記スイッチング素子のデューティが増大するのに応じて、前記電流検出部，前記エラーアンプ及び前記ＤＣ−ＤＣコンバータを含むフィードバック経路のゲインを低下させるように制御するＬＥＤ駆動回路。
【請求項２】
前記制御部（５０，５４）は、前記デューティを決定するためにデジタルデータを用い、前記ゲインを２段階以上変化させる請求項１記載のＬＥＤ駆動回路。
【請求項３】
前記制御部（５０）は、前記データの値をビットシフトすることで、前記ゲインを変化させる請求項２記載のＬＥＤ駆動回路。
【請求項４】
前記制御部（６０，６４）は、前記デューティを決定するためにアナログ電圧信号を用い、前記ゲインを２段階以上変化させる請求項１記載のＬＥＤ駆動回路。
【請求項５】
前記制御部は、前記ゲインを低下させた際にも、当該ゲインがゼロより大となる下限値を維持するように制限する請求項１から４の何れか一項に記載のＬＥＤ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＥＤ光源を駆動対象とする回路に関する。
【背景技術】
【０００２】
昇圧スイッチング電源によりＬＥＤを定電流制御する場合、昇圧比が高い領域では、ＰＷＭ制御におけるデューティ比の変化に対する出力電圧の変化が大きくなる。すると、デューティ比の変化に対するＬＥＤの駆動電流の変化も大きくなるため、フィードバック経路の一巡ゲインが上昇して発振に至る可能性が高くなるという問題がある。一方、フィードバック制御を安定化させるためにゲインを下げると、負荷変動や電源電圧変動に対する応答性が悪化するため、最適化が難しいという問題があった。
【０００３】
特に、光源を切替えるため、直列に接続したＬＥＤの直列個数を切り替えたり、異なる電圧のＬＥＤの点灯を切り替える場合は、それぞれの点灯状態に応じて昇圧比が異なるので、何れの負荷状態においても安定性が必要となり、ゲインを上げて過渡応答性を向上させることが更に難しくなる。
【０００４】
従来技術として、例えば特許文献１には、ＰＷＭ制御による点灯時にＬＥＤに通電する駆動電流が立ち上がるまでの期間はゲインを高く設定し、電流が流れるに従い制御ゲインを段階的に低下させることで、過渡応答特性の改善と発振抑制を実現させる構成が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−４９５２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の構成では、定常領域でのフィードバックゲインは変化しないので、やはり発振が生じるおそれがある。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、ＤＣ−ＤＣコンバータの昇圧比が高い領域においても、発振を抑制して安定的に駆動できるＬＥＤ駆動回路を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１記載のＬＥＤ駆動回路によれば、電流検出部は、ＤＣ−ＤＣコンバータよりＬＥＤ光源に供給される駆動電流を検出する。制御部は、検出された駆動電流が駆動対象に応じた目標電流となるようにエラーアンプを用いて制御し、そのエラーアンプの出力信号に基づいてＤＣ−ＤＣコンバータのスイッチング動作を制御する。加えて、制御部は、ＤＣ−ＤＣコンバータが昇圧動作を行う際に、スイッチング素子のデューティが増大するのに応じて、電流検出部，エラーアンプ及びＤＣ−ＤＣコンバータを含むフィードバック経路のゲインを低下させるように制御する。
【０００９】
このように構成すれば、ＤＣ−ＤＣコンバータの昇圧比が上昇することに伴いスイッチング素子のデューティが増大した際に、制御部がフィードバック経路のゲインを低下させることで発振が抑制されるので、ＬＥＤ光源を安定的に駆動できる。
【００１０】
請求項２記載のＬＥＤ駆動回路によれば、制御部は、デューティを決定するためにデジタルデータを用い、ゲインを２段階以上変化させる。
具体的には、請求項３に記載したように、制御部は、前記データの値をビットシフト演算することで前記ゲインを変化させる。このように構成すれば、ＤＣ−ＤＣコンバータの昇圧比が上昇した際に、簡単な構成によってフィードバック経路のゲインを低下させることができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態であり、ＬＥＤ駆動回路の構成を示す図
【図２】ＤＣ−ＤＣコンバータが昇圧動作する際のスイッチングデューティ比と出力電圧との関係を示す図
【図３】ＬＥＤ光源の等価回路モデルを示す図
【図４】複数の素子を直列接続したＬＥＤ光源の等価回路モデルを示す図
【図５Ａ】第２実施形態であり、ＤＣ−ＤＣコンバータの構成例を示す図（その１）
【図５Ｂ】ＤＣ−ＤＣコンバータの構成例を示す図（その２）
【図５Ｃ】ＤＣ−ＤＣコンバータの構成例を示す図（その３）
【図５Ｄ】ＤＣ−ＤＣコンバータの構成例を示す図（その４）
【図６】ＤＣ−ＤＣコンバータが昇圧・昇降圧・降圧動作する際のスイッチングデューティ比と出力電圧との関係を示す図
【図７】第３実施形態であり、主にスイッチング制御部の構成を示す図
【図８】８ビットのデューティ値に応じて変化するゲインＧを示す図
【図９】第４実施形態であり、主にスイッチング制御部の構成を示す図
【図１０】８ビットのデューティ値に応じて変化するゲインＧを示す図
【図１１】第５実施形態であり、主にスイッチング制御部の構成を示す図
【図１２】アナログ信号のデューティ値に応じて変化するゲインＧを示す図
【図１３】第６実施形態であり、主にスイッチング制御部の構成を示す図
【図１４Ａ】ゲインが変更可能なエラーアンプの構成例を示す図（その１）
【図１４Ｂ】同エラーアンプの構成例を示す図（その２）
【図１４Ｃ】同エラーアンプの構成例を示す図（その３）
【図１４Ｄ】同エラーアンプの構成例を示す図（その４）
【図１４Ｅ】同エラーアンプの構成例を示す図（その５）
【図１４Ｆ】同エラーアンプの構成例を示す図（その６）
【図１５】第７実施形態であり、デューティ値を拡張してＤＣ−ＤＣコンバータが降圧・昇降圧・昇圧モードで動作する場合に対応したゲインＧの変化を示す図
【図１６】第８実施形態であり、デューティ値を拡張してＤＣ−ＤＣコンバータが降圧・昇降圧・昇圧モードで動作する場合に対応したゲインＧの変化を示す図
【図１７】第９実施形態であり、第３実施形態のゲイン切替部にて行われる、ゲインがゼロになることを防止する処理を示す図
【図１８】第１０実施形態であり、同ゲイン切替部にて行われる、ゲインがゼロになることを防止する処理を示す図
【図１９】第１１実施形態であり、同ゲイン切替部にて行われる、ゲインがゼロになることを防止する処理を示す図
【図２０】第１２実施形態であり、同ゲイン切替部にて行われる、ゲインがゼロになることを防止する処理を示す図
【発明を実施するための形態】
【００１２】
（第１実施形態）
図１に示すように、本実施形態のＬＥＤ駆動回路１は、ＬＥＤ光源２を駆動対象とする。ＬＥＤ光源２のアノードは、ＤＣ−ＤＣコンバータ３の正側出力端子にシャント抵抗４を介して接続されている。ＬＥＤ光源２のカソードは、ＤＣ−ＤＣコンバータ３の負側端子に接続されている。
【００１３】
ＤＣ−ＤＣコンバータ３は、正側入力端子と負側端子との間に接続されるインダクタ１１，ダイオード１２及びコンデンサ１３の直列回路と、前記ダイオード１２のアノードと負側端子との間に接続されるＮチャネルＭＯＳＦＥＴ１４とを備えている。すなわち、ＤＣ−ＤＣコンバータ３は昇圧型であり、ＦＥＴ１４は制御部５により駆動制御される。
【００１４】
制御部５は、電流検出部に相当する差動アンプ１５によりシャント抵抗４に通電される電流を検出する。差動アンプ１５の各入力端子はシャント抵抗４の両端に接続されている。差動アンプ１５の出力端子は、エラーアンプ１６の反転入力端子に接続されている。同非反転入力端子には、目標電流値設定部１７より制御目標とする電流値に相当した電圧が付与される。
【００１５】
エラーアンプ１６より出力される誤差電圧ｅｒｒは、フィードバック演算部１８に入力され、デューティ値Ｄに変換されて次段の駆動パルス生成部１９に入力される。駆動パルス生成部１９は、デューティ値Ｄに応じたＰＷＭ信号を生成し、駆動部２０を介してＦＥＴ１４のゲートに出力する。また、デューティ値Ｄはゲイン切替部２１に入力されており、ゲイン切替部２１は、デューティ値Ｄに応じて演算した制御ゲインＧをフィードバック演算部１８に入力する。以上において、エラーアンプ１６からゲイン切替部２１までの構成は、スイッチング制御部２２を構成している。
【００１６】
次に、本実施形態の作用について説明する。ＤＣ−ＤＣコンバータ３について、スイッチング信号のデューティをＤとすると、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの関係は、図２に示すように、
Ｖｏｕｔ≒Ｖｉｎ／（１−Ｄ）      …（１）
となり、Ｄ’＝１−Ｄとすると、
Ｖｏｕｔ≒Ｖｉｎ／Ｄ’             …（２）
となる。よって、微小なデューティの変化量ΔＤ’に対する出力電圧Ｖｏｕｔの変化は、１／Ｄ’２に比例する。
【００１７】
ここで、負荷としてのＬＥＤ光源２を、簡単のため図３に示すような等価モデル，電圧源ＶＦ’と抵抗素子ＲＬとの直列回路に置き換える。また、シャント抵抗４の抵抗値を、Ｒｓとする。この場合、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔとの関係は、
Ｖｏｕｔ＝Ｉｏｕｔ×（Ｒｓ＋ＲＬ）＋ＶＦ’      …（３）
となり、（３）式を変形させると
Ｉｏｕｔ＝（Ｖｏｕｔ−ＶＦ’）／（Ｒｓ＋ＲＬ）      …（４）
となる。
【００１８】
また、電流検出部１５における検出電流は、
Ｖｉｓｅｎｓｅ１＝Ｉｏｕｔ×Ｒｓ                …（５）
となる。よって、フィードバック演算部１８で付与される制御ゲインをＧとすると、図１に破線で示す制御系ループの一巡ゲインは、
Ｇ∝１／Ｄ’２×Ｒｓ／（Ｒｓ＋ＲＬ）                  …（６）
となる。
【００１９】
ここで、ゲイン切替部２１が、デューティ値Ｄに基づいて制御ゲインＧを
Ｇ＝Ｄ’×Ｇ’                         …（７）
となるように設定すると、制御系ループの一巡ゲインは、
１／Ｄ’×Ｒｓ／（Ｒｓ＋ＲＬ）          …（８）
に比例するようになる。
【００２０】
よって制御ゲインをデューティ値ＤによらずＧに設定すると、一巡ゲインは１／Ｄ’２に比例するため、値Ｄ’が小さくなるのに伴い一巡ゲインは大幅に上昇する。これに対して、本実施形態では、一巡ゲインは１／Ｄ’に比例するのでゲインの上昇を抑制できる。
【００２１】
ここで、ＤＣ−ＤＣコンバータ３を昇圧動作させる場合のデューティと、入力電圧Ｖｉｎ，出力電圧Ｖｏｕｔと関係は（２）式になるから、本実施形態の制御系ループの一巡ゲインＧ’は、
Ｖｏｕｔ／Ｖｉｎ×Ｒｓ／（Ｒｓ＋ＲＬ）            …（９）
に比例すると書き直すことができる。
【００２２】
更に、図４に示すように、ＬＥＤ光源２がＮ個のＬＥＤ素子を直列接続した構成であれば、制御系ループの一巡ゲインは、Ｖｏｕｔ≒Ｎ×Ｖｆであるから、
Ｇ’∝Ｎ×Ｖｆ／Ｖｉｎ×Ｒｓ／（Ｒｓ＋Ｎ×ＲＬ）      …（１０）
となる。ここで、Ｒｓ≪ＲＬとすると、（１０）式は
Ｇ’∝Ｎ×Ｖｆ／Ｖｉｎ×Ｒｓ／（Ｎ×ＲＬ）
＝Ｖｆ／Ｖｉｎ×Ｒｓ／ＲＬ                    …（１１）
となり、ＬＥＤ光源２の素子直列数Ｎによらず一巡ゲインＧ’は一定になる。
【００２３】
すなわち、駆動対象とするＬＥＤ光源２の素子直列数が異なる場合であっても、一巡ゲインＧ’を略一定に維持できるので、制御の安定性を確保しながらゲインＧ’を極力大きくすることができ、制御の応答性の改善や制御電流精度の向上を図ることができる。
【００２４】
以上のように本実施形態によれば、ＬＥＤ駆動回路１の差動アンプ１５は、ＤＣ−ＤＣコンバータ３よりＬＥＤ光源２に供給される駆動電流を検出する。スイッチング制御部２２は、検出された駆動電流が駆動対象に応じた目標電流となるようにエラーアンプ１６を用いて制御し、エラーアンプ１６の出力信号に基づいてＤＣ−ＤＣコンバータ３のスイッチング動作を制御する。
【００２５】
加えて、スイッチング制御部２２のゲイン切替部２１は、ＤＣ−ＤＣコンバータ３が昇圧動作を行う際にＦＥＴ１４に与えるスイッチング信号のＰＷＭデューティが増大するのに応じて、差動アンプ１５，エラーアンプ１６及びＤＣ−ＤＣコンバータ３を含むフィードバック経路のゲインＧ’を低下させるように制御する。
【００２６】
このように構成すれば、ＤＣ−ＤＣコンバータ３の昇圧比が上昇することに伴いＰＷＭデューティが増大した際に、ゲイン切替部２１がフィードバック経路のゲインＧ’を低下させることで発振が抑制されるので、ＬＥＤ光源２を安定的に駆動できる。
【００２７】
（第２実施形態）
第２実施形態は、ＤＣ−ＤＣコンバータのバリエーションを示す。図５Ａに示すＤＣ−ＤＣコンバータ３１Ａは、正側入力端子と負側端子との間に接続されるＮチャネルＭＯＳＦＥＴ３２及び逆方向のダイオード３３の直列回路３４と、正側出力端子と負側端子との間に接続される逆方向のダイオード３５及びＮチャネルＭＯＳＦＥＴ３６の直列回路３７とを備える。インダクタ１１は、各直列回路３４，３７の共通接続点間に接続されている。すなわち、ＤＣコンバータ３１Ａは昇降圧型である。尚、図中に破線で示す「負荷」は、シャント抵抗回路４以降の負荷側の構成に対応する。
【００２８】
図５Ｂに示すＤＣ−ＤＣコンバータ３１Ｂも、昇降圧型である。電源側から負荷側にかけて、直列回路３７，コンデンサ３８，直列回路３４を並列に接続し、インダクタ１１を正側入力端子と直列回路３７の共通接続点との間に接続する。そして、もう１つのインダクタ３９を、直列回路３４の共通接続点と正側出力端子との間に接続する。
【００２９】
図５Ｃに示すＤＣ−ＤＣコンバータ３１Ｃは、昇圧型又は擬似昇降圧型である。直列回路３７を負側の電源線に挿入し、インダクタ１１を正側端子と直列回路３７の共通接続点との間に接続する。出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖｉｎ／（１−Ｄ）−Ｖｉｎ＝Ｄ×Ｖｉｎ／（１−Ｄ）    …（１２）
となる。
【００３０】
図５Ｄに示すＤＣ−ＤＣコンバータ３１Ｄは、昇降圧型のフライバックコンバータである。トランス４０の１次巻線４１と負側入力端子との間にＦＥＴ３２を接続し、これらの直列回路と並列にコンデンサ４３を接続する。２次巻線４２と正側出力端子との間には、順方向のダイオード３５を接続する。トランス４０の巻数比をＮ１：Ｎ２とすると、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｎ２／Ｎ１×Ｄ×Ｖｉｎ／（１−Ｄ）            …（１３）
となる。
【００３１】
昇降圧動作の場合、昇圧用スイッチング素子を駆動するデューティをＤ，降圧用スイッチング素子を駆動するデューティをｄとすると、入力電圧Ｖｉｎ，出力電圧Ｖｏｕｔの関係は
Ｖｏｕｔ≒Ｖｉｎ×ｄ／（１−Ｄ）      …（１４）
となり、図６に示すようになる。ここで、Ｄ’＝１−Ｄとすると、
Ｖｏｕｔ＝Ｖｉｎ×ｄ／Ｄ’             …（１５）
となる。
【００３２】
昇圧用のデューティＤを制御することを考えると、微小なデューティの変化量ΔＤ’に対する出力電圧Ｖｏｕｔの変化は１／Ｄ’２に比例することになり、昇圧動作と同様の効果を得ることができる。
【００３３】
（第３実施形態）
図７に示すように、第３実施形態では、スイッチング制御部５０におけるゲイン切替部５１の詳細構成を示す。尚、フィードバック演算部５２は、ゲイン切替部５１及び駆動パルス生成部５３に入力するデューティを、８ビットのデジタルデータＤ＿Ｄｕｔｙとしている。ゲイン切替部５１では、先ずＤ’（＝１−Ｄ）に相当するＤ’＿Ｄｕｔｙを次式により求める（Ｓ１）。
Ｄ’＿Ｄｕｔｙ＝２５６−Ｄ＿Ｄｕｔｙ            …（１６）
【００３４】
次に、ビットシフト演算と加算とにより、ゲインＧ（＝Ｄ’×Ｇ’）を求める（Ｓ２）。一例として、Ｇ’＝０．７５であれば、次式のように右１ビットシフト演算と、右２ビットシフト演算の結果を加算してゲインＧを求める。
Ｇ＝（Ｄ’＿Ｄｕｔｙ≫１）＋（Ｄ’＿Ｄｕｔｙ≫２）      …（１７）
【００３５】
ここで、デューティの８ビットデータとゲインＧとの関係は、図８に示すように、デューティ値が低い領域ではゲインＧを上限値Ｇ＿ＭＡＸで抑え、デューティ値がある程度上昇するとゲインＧが漸減するように設定する。そこで、ゲインＧを上限値Ｇ＿ＭＡＸと比較し（Ｓ３）、上限値Ｇ＿ＭＡＸを超える場合は（ＹＥＳ）Ｇ＝Ｇ＿ＭＡＸとすることで（Ｓ４）演算のオーバーフロー対策を行う。尚、ゲイン切替部５１の構成は、ハードウェア又はソフトウェアで実現しても良いし、ハードウェアとソフトウェアとの協働によって実現しても良い。
【００３６】
以上のように第３実施形態によれば、スイッチング制御部５０は、ＦＥＴ１４をスイッチング駆動するデューティを決定するためにデジタルデータＤ＿Ｄｕｔｙを用い、フィードバック経路のゲインＧを２段階以上変化させる。具体的には、デューティＤ’に相当するデータＤ’＿Ｄｕｔｙの値をビットシフト演算することでゲインＧを変化させる。このように構成すれば、ＤＣ−ＤＣコンバータ３の昇圧比が上昇した際に、簡単な構成によってゲインＧを低下させることができる。
【００３７】
（第４実施形態）
図９に示す第５実施形態のスイッチング制御部５４は、第３実施形態のスイッチング制御部５０におけるゲイン切替部５１をゲイン切替部５５に置き換えたものである。第４実施形態では、図１０に示すように、ゲインＧを２段階で変化させる。そのため、ゲイン切替部５５は、データＤ＿Ｄｕｔｙを８ビットデータの中央値１２７と比較し（Ｓ５）、Ｄ＿Ｄｕｔｙ≦１２７であれば（ＮＯ）ゲインＧをＧ１に設定し（Ｓ６）、Ｄ＿Ｄｕｔｙ＞１２７であれば（ＹＥＳ）ゲインＧをＧ２（＜Ｇ１）に設定する（Ｓ７）。
【００３８】
（第５実施形態）
図１１に示す第５実施形態のスイッチング制御部６０は、第４実施形態と同様の制御を、アナログ信号を処理することで行う。フィードバック演算部６１は、ゲイン切替部６２及び駆動パルス生成部６３に入力するデューティを、値域が０Ｖから電源電圧ＶＣＣまで変化するアナログ信号Ａ＿Ｄｕｔｙとしている。
【００３９】
そして、ゲイン切替部６２は、信号Ａ＿Ｄｕｔｙを値域の中央値ＶＣＣ／２と比較し（Ｓ８）、Ａ＿Ｄｕｔｙ≦ＶＣＣ／２であれば（ＮＯ）ゲインＧをＧ１に設定し（Ｓ６）、Ａ＿Ｄｕｔｙ＞ＶＣＣ／２であれば（ＹＥＳ）ゲインＧをＧ２（＜Ｇ１）に設定する（Ｓ７）。
【００４０】
（第６実施形態）
図１３に示す第６実施形態のスイッチング制御部６４は、第５実施形態のゲイン切替部６２によって、エラーアンプ１６に替わるエラーアンプ６５にゲイン切替信号を出力し、アンプ６５のゲインをＧ１，Ｇ２の２段階に切り替える。この場合、フィードバック演算部６６は、エラーアンプ６５より入力される誤差電圧ｅｒｒに応じてアナログ信号Ａ＿Ｄｕｔｙを生成する。図１４は、エラーアンプ６５の具体構成例のバリエーションである。図１４Ａに示すエラーアンプ６５Ａは、電圧出力アンプ６７の出力端子とグランドとの間に、抵抗素子６８及び６９の直列回路を接続し、抵抗素子６８の両端にセレクタ７０の入力端子を接続する。そして、ゲイン切替信号により抵抗素子６８の端子の何れかを選択するように切り換える。
【００４１】
図１４Ｂに示すエラーアンプ６５Ｂは、電圧出力アンプ６７の出力電圧を次段のアンプ７１の非反転入力端子に入力する。アンプ７１の反転入力端子とグランドとの間に抵抗素子７２及び７３の直列回路を接続し、抵抗素子７３の両端にＮチャネルＭＯＳＦＥＴ７４を接続する。そして、ゲイン切替信号をＦＥＴ７４のゲートに与えてそのオンオフを切り替える。図１４Ｃに示すエラーアンプ６５Ｃは、アンプ７１の反転入力端子とグランドとの間に抵抗素子７５及びＦＥＴ７４の直列回路を接続すると共に、抵抗素子７６を接続する。
【００４２】
図１４Ｄに示すエラーアンプ６５Ｄは、図１４Ａに示す構成の電圧出力アンプ６８を電流出力アンプ７７に置き換えたものである。図１４Ｅに示すエラーアンプ６５Ｅは、図１４Ｄに示す構成からセレクタ７０を削除し、抵抗素子６９に並列にＦＥＴ７４を接続している。図１４Ｆに示すエラーアンプ６５Ｆは、電流出力アンプ７７の出力端子との間に、抵抗素子７５及びＦＥＴ７４の直列回路を接続すると共に、抵抗素子７６を接続している。
【００４３】
（第７実施形態）
第７実施形態は、例えば図５Ａに示すＤＣ−ＤＣコンバータ３１Ａのように昇降圧動作が可能に構成されている場合に、デューティのデータＤ＿Ｄｕｔｙの値域を例えば「７６８」まで拡張する。そして、ＤＣ−ＤＣコンバータ３１Ａが昇圧動作を行う場合にだけゲインＧを低下させるように制御する。
【００４４】
図１５に示すように、ＤＣ−ＤＣコンバータ３１Ａの動作モードを、降圧モード，昇降圧モード，昇圧モードに分ける。動作モードが遷移する際の昇圧用スイッチング素子，高圧用スイッチング素子のデューティの変化にはヒステリシス特性を持たせている。降圧モード，昇降圧モード間の遷移はデータ値「２５６」付近で行い、昇降圧モード，昇圧モード間の遷移はデータ値「５１２」付近で行う。そして、ゲインＧを次式で決定することで、
Ｇ＝１６：（Ｄ＿Ｄｕｔｙ＝０〜５１２）
Ｇ＝（７６８−Ｄ＿Ｄｕｔｙ）／１６：（Ｄ＿Ｄｕｔｙ＝５１３〜７６８）
…（１８）
昇圧動作モードではゲインＧを低下させる。
【００４５】
（第８実施形態）
第８実施形態は、第７実施形態と同様に、昇降圧動作が可能なＤＣ−ＤＣコンバータ３１Ａを用いる場合に、ＤＣ−ＤＣコンバータ３１Ａが昇降圧モード及び昇圧モードの場合にゲインＧを低下させるように制御する。但し、データＤ＿Ｄｕｔｙの値域は例えば「５１２」までとしている。
【００４６】
図１６に示すように、降圧モード，昇降圧モード間の遷移はデータ値「１９２」付近で行う。そして、ゲインＧを次式で決定することで、
Ｇ＝１５：（Ｄ＿Ｄｕｔｙ＝０〜１９２）
Ｇ＝（５１２−Ｄ＿Ｄｕｔｙ）／３２＋（５１２−Ｄ＿Ｄｕｔｙ）／１６
：（Ｄ＿Ｄｕｔｙ＝１９３〜５１２）                  …（１９）
昇降圧モード及び昇圧モードでゲインＧを低下させる。
【００４７】
以上のように第７，第８実施形態によれば、拡張したデューティ値によって降圧，昇降圧，昇圧の各動作モードの領域を連続的に扱う場合において、昇圧モード，又は昇降圧及び昇圧モードについてのみゲインを低下させることができる。これにより、降圧モードや昇降圧モードについてはゲインを高く設定できるので、過渡応答特性を犠牲にすることなく昇圧・昇降圧モードで動作する際の発振を防止できる。
【００４８】
尚、降圧モードについては、スイッチングのデューティ値が変化してもフィードバック経路の一巡ゲインは変化しないため、ゲインを固定することが望ましいが、発振を生じない範囲であればゲインを変化させても良い。
【００４９】
（第９〜第１２実施形態）
第９〜第１２実施形態は、例えば第３実施形態のゲイン切替部５１にて行われる、ゲインがゼロになることを防止する処理を示す。すなわち、ゲインがゼロになるとデューティを最大値から低下させることができなくなるため、予め設定可能な最小ゲインをαと定め、常にゲインがα以上となるように演算する。
【００５０】
図１７に示す第９実施形態では、ステップＳ１に続いて、ステップＳ２と同様にビットシフト演算と加算とを用いてＧ（＝Ｄ’×Ｇ’）相当の演算を、次式により行う（Ｓ１０）。ここでも、Ｇ’＝０．２５とする。
Ｇ＝（Ｄ’＿Ｄｕｔｙ≫２）＋α                  …（２０）
それから、ステップＳ３に移行する。
【００５１】
図１８に示す第１０実施形態では、ステップＳ１０に替わるステップＳ１１において、次式の演算を行う。
Ｇ＝（Ｄ’＿Ｄｕｔｙ≫２）                        …（２１）
そして、ステップＳ３で「ＮＯ」と判断すると、ゲインＧが最小値α未満か否かを判断する（Ｓ１２）。ゲインＧが最小値α以上であれば（ＮＯ）ゲインＧをそのままとし、ゲインＧが最小値α未満であれば（ＹＥＳ）ゲインＧを最小値αに変更する（Ｓ１３）。
【００５２】
図１９に示す第１１実施形態では、ステップＳ１０に替わるステップＳ１４において、次式の演算を行う。
Ｇ＝（Ｄ’＿Ｄｕｔｙ≫２）＋（Ｄ’＿Ｄｕｔｙ［１］
ｏｒ（Ｄ’＿Ｄｕｔｙ［０］）    …（２２）
上式の右辺第２項は、Ｄ’＿Ｄｕｔｙ第１ビット又は第０ビットの値を加算することを示す。すなわち、小数点以下となるビット値を論理和演算した上で加算する。
【００５３】
図２０に示す第１２実施形態では、ステップＳ１に替わるステップＳ１５において、次式の演算を行う。ここでは、α＝１とする。
Ｄ’＿Ｄｕｔｙ＝２５６＋４−Ｄ＿Ｄｕｔｙ      …（２３）
上式の右辺第２項の「４」は、「１」２ビット左シフトした値に相当する。それから、Ｓ１１，Ｓ３，Ｓ４を実行する。
【００５４】
（その他の実施形態）
ゲインについては、３段階以上に変化させても良い。
１ビット又は３ビット以上の右ビットシフト演算を行っても良い。
第７，第８実施形態において、動作モードの切り替わりにヒステリシス特性を付与することは、必要に応じて行えば良い。
【００５５】
第９〜第１２実施形態を、第４実施形態の構成に適用しても良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【００５６】
図面中、１はＬＥＤ駆動回路、２はＬＥＤ光源、３はＤＣ−ＤＣコンバータ、４はシャント抵抗、５は制御部、１４はＮチャネルＭＯＳＦＥＴ、１５は差動アンプ、１６はエラーアンプ、２１はゲイン切替部、２２はスイッチング制御部である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１４Ｆ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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