(57)【要約】      （修正有）【課題】電極の剥離現象と凝集現象を抑制する信頼性の高い積層セラミック電子部品及びその製造方法する。【解決手段】積層セラミック電子部品の製造方法は、セラミックグリーンシートを製作する段階と、表面にＳｎを含むコーティング層が形成された導電性粉末又はＳｎを合金形態で含む導電性粉末を含む内部電極用ペーストを、セラミックグリーンシート上に塗布して内部電極パターンを形成する段階と、内部電極パターンが形成されたセラミックグリーンシートを積層して、セラミック積層体を形成する段階と、セラミック積層体を焼成して誘電体層及び内部電極を含む本体を形成する段階と、を含む。導電性粉末に対するＳｎ含量は、１．５ｗｔ％以上である。【選択図】図１
2020031202.tif 000002
【特許請求の範囲】
【請求項１】
セラミックグリーンシートを製作する段階と、
表面にＳｎを含むコーティング層が形成された導電性粉末又はＳｎを合金形態で含む導電性粉末を含む内部電極用ペーストを前記セラミックグリーンシート上に塗布して内部電極パターンを形成する段階と、
前記内部電極パターンが形成されたセラミックグリーンシートを積層してセラミック積層体を形成する段階と、
前記セラミック積層体を焼成して誘電体層及び内部電極を含む本体を形成する段階と、
を含み、
前記導電性粉末に対する前記Ｓｎ含量は１．５ｗｔ％以上である、積層セラミック電子部品の製造方法。
【請求項２】
前記セラミックグリーンシートの厚さは０．６μｍ以下であり、前記内部電極パターンの厚さは０．５μｍ以下である、請求項１に記載の積層セラミック電子部品の製造方法。
【請求項３】
前記コーティング層はＣｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｒｈ、Ｉｒ及びＲｕのうち１つ以上をさらに含む、請求項１または２に記載の積層セラミック電子部品の製造方法。
【請求項４】
前記コーティング層はＷ、Ｍｏ、Ｃｒ及びＣｏのうち１つ以上をさらに含む、請求項１または２に記載の積層セラミック電子部品の製造方法。
【請求項５】
前記コーティング層は原子層堆積工法により形成されたものである、請求項１から４の何れか１つに記載の積層セラミック電子部品の製造方法。
【請求項６】
前記Ｓｎを合金形態で含む導電性粉末はＣｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｒｈ、Ｉｒ及びＲｕのうち１つ以上を合金形態でさらに含む、請求項１または２に記載の積層セラミック電子部品の製造方法。
【請求項７】
前記Ｓｎを合金形態で含む導電性粉末はＷ、Ｍｏ、Ｃｒ及びＣｏのうち１つ以上を合金形態でさらに含む、請求項１または２に記載の積層セラミック電子部品の製造方法。
【請求項８】
前記導電性粉末は前記導電性粉末含量に対して３００ｐｐｍ以下のＳをさらに含む、請求項１から７の何れか１つに記載の積層セラミック電子部品の製造方法。
【請求項９】
前記導電性粉末はＮｉ粉末である、請求項１から８の何れか１つに記載の積層セラミック電子部品の製造方法。
【請求項１０】
前記本体は長さが０．４ｍｍ以下であり、厚さが０．２ｍｍ以下である、請求項１から９の何れか１つに記載の積層セラミック電子部品の製造方法。
【請求項１１】
請求項１から１０の何れか１つに記載の積層セラミック電子部品の製造方法により製造された積層セラミック電子部品であって、
誘電体層及び内部電極を含む本体と、
前記本体に配置される外部電極と、
を含み、
前記内部電極は金属結晶粒、及び前記金属結晶粒を取り囲みＮｉ及びＳｎを含む複合層を含む、積層セラミック電子部品。
【請求項１２】
前記誘電体層の厚さは０．４μｍ以下であり、前記内部電極の厚さは０．４μｍ以下である、請求項１１に記載の積層セラミック電子部品。
【請求項１３】
前記Ｎｉ及びＳｎを含む複合層の厚さは１〜１５ｎｍである、請求項１１または１２に記載の積層セラミック電子部品。
【請求項１４】
前記金属結晶粒はＮｉ結晶粒である、請求項１１から１３の何れか１つに記載の積層セラミック電子部品。
【請求項１５】
前記内部電極は、内部電極の全長に対して内部電極が実際に形成された部分の長さの比を内部電極の連結性（Ｃ）と定義したとき、８５％≦Ｃを満たす、請求項１１から１４の何れか１つに記載の積層セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層セラミック電子部品及びその製造方法に関する。
【背景技術】
【０００２】
一般にキャパシタ、インダクタ、圧電素子、バリスタ又はサーミスタなどのセラミック材料を用いる電子部品は、セラミック材料からなる本体、本体の内部に形成された内部電極、及び上記内部電極と接続されるように本体の表面に設置された外部電極を備える。
【０００３】
積層セラミック電子部品のうち積層セラミックキャパシタは、積層された複数の誘電体層、一つの誘電体層を挟んで対向配置される内部電極、及び上記内部電極に電気的に接続された外部電極を含む。
【０００４】
積層セラミックキャパシタは小型であり且つ高容量が保証され、実装が容易であるという長所によりコンピュータ、ＰＤＡ、携帯電話などの移動通信装置の部品として広く用いられている。
【０００５】
最近、電気・電子機器産業の高性能化及び軽薄短小化に伴い、電子部品においても小型、高性能及び超高容量化が求められている。
【０００６】
特に、積層セラミックキャパシタの高容量化及び小型化に伴い、単位体積当たりの静電容量を極大化させる技術が必要である。
【０００７】
したがって、内部電極の場合、面積は最大限に実現しながらも、体積を最小化して積層数の増加による高容量を実現しなければならない。
【０００８】
しかし、内部電極が薄層化するほど面積に対する厚さの比率が低くて焼結駆動力が増加し、これにより、電極の剥離及び凝集の増加が深化する。
【０００９】
したがって、高容量積層セラミックキャパシタを実現するために、薄層の内部電極を形成するに当たり、問題となる電極の剥離現象と電極の凝集現象を抑制して、信頼性の高い小型・高容量積層セラミックキャパシタを実現することができる方法が求められる。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的の一つは、電極の剥離現象と電極の凝集現象を抑制して信頼性の高い小型・高容量積層セラミックキャパシタを実現することができる積層セラミック電子部品の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一実施例によれば、セラミックグリーンシートを製作する段階と、表面にＳｎを含むコーティング層が形成された導電性粉末又はＳｎを合金形態で含む導電性粉末を含む内部電極用ペーストを上記セラミックグリーンシート上に塗布して内部電極パターンを形成する段階と、上記内部電極パターンが形成されたセラミックグリーンシートを積層してセラミック積層体を形成する段階と、上記セラミック積層体を焼成して誘電体層及び内部電極を含む本体を形成する段階と、を含み、上記導電性粉末に対する上記Ｓｎ含量は１．５ｗｔ％以上である積層セラミック電子部品の製造方法が提供される。
【００１２】
また、本発明の一実施例による積層セラミック電子部品の製造方法により製造された積層セラミック電子部品であって、誘電体層及び内部電極を含む本体と、上記本体に配置される外部電極と、を含み、上記内部電極はＮｉ結晶粒、及び上記Ｎｉ結晶粒を取り囲みＮｉ及びＳｎを含む複合層を含む積層セラミック電子部品が提供される。
【発明の効果】
【００１３】
本発明によれば、表面にＳｎを含むコーティング層が形成された導電性粉末又はＳｎを合金形態で含む導電性粉末を含む内部電極用ペーストを利用することにより、内部電極の凝集現象及び内部電極の剥離現象を抑制することができるという効果がある。
【図面の簡単な説明】
【００１４】
【図１】導電性粉末におけるコーティング層に含まれたＳｎ含量の変化による熱収縮挙動を比較したグラフである。
【図２】内部電極パターンが形成されたセラミックグリーンシートを概略的に示した図面である。
【図３】本発明の一実施例による積層セラミック電子部品の製造方法により製造された積層セラミック電子部品を概略的に示した斜視図である。
【図４】図３のＩ−Ｉ'線に沿う断面を示した図面である。
【図５】図４のＡ部分を拡大して示した図面である。
【発明を実施するための形態】
【００１５】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。
【００１６】
図面において、Ｘ方向は第１の方向、Ｌ方向又は長さ方向、Ｙ方向は第２の方向、Ｗ方向又は幅方向、Ｚ方向は第３の方向、Ｔ方向又は厚さ方向と定義することができる。
【００１７】
図１は導電性粉末におけるコーティング層に含まれたＳｎ含量の変化による熱収縮挙動を比較したグラフである。
【００１８】
図２は内部電極パターンが形成されたセラミックグリーンシートを概略的に示した図面である。
【００１９】
図３は本発明の一実施例による積層セラミック電子部品の製造方法により製造された積層セラミック電子部品を概略的に示した斜視図である。
【００２０】
図４は図３のＩ−Ｉ'線に沿う断面を示した図面である。
【００２１】
図５は図４のＡ部分を拡大して示した図面である。
【００２２】
以下、図１から図５を参照して、本発明の一実施例による積層セラミック電子部品の製造方法及びそれにより製造された積層セラミック電子部品について詳細に説明する。
【００２３】
［積層セラミック電子部品の製造方法］
本発明の一実施例による積層セラミック電子部品の製造方法は、セラミックグリーンシートを製作する段階と、表面にＳｎを含むコーティング層が形成された導電性粉末又はＳｎを合金形態で含む導電性粉末を含む内部電極用ペーストを上記セラミックグリーンシート上に塗布して内部電極パターンを形成する段階と、上記内部電極パターンが形成されたセラミックグリーンシートを積層してセラミック積層体を形成する段階と、上記セラミック積層体を焼成して誘電体層及び内部電極を含む本体を形成する段階と、を含み、上記導電性粉末に対する上記Ｓｎ含量は１．５ｗｔ％以上である。
【００２４】
［セラミックグリーンシートを製作する段階］
セラミック粉末を含むセラミックグリーンシートを製作する。
【００２５】
上記セラミックグリーンシートはセラミック粉末、バインダ、溶剤などを混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作することができる。上記セラミックグリーンシートはその後焼結され、図４に示すように一つの誘電体層１１１を形成することができる。
【００２６】
上記セラミックグリーンシートの厚さは０．６μｍ以下であればよく、これに伴い、焼成後の誘電体層の厚さは０．４μｍ以下であればよい。
【００２７】
本発明の一実施例によれば、誘電体層及び内部電極が非常に薄い場合にも電極の剥離及び凝集の増加を効果的に抑制することができるため、０．４μｍ以下の厚さを有する誘電体層を形成することができる。
【００２８】
［内部電極パターンを形成する段階］
表面にＳｎを含むコーティング層が形成された導電性粉末又はＳｎを合金形態で含む導電性粉末を含む内部電極用ペーストを上記セラミックグリーンシート上に塗布して内部電極パターンを形成する。上記導電性粉末に対する上記Ｓｎ含量は１．５ｗｔ％以上である。
【００２９】
上記内部電極パターンはスクリーン印刷法又はグラビア印刷法により形成されることができる。
【００３０】
内部電極用ペーストとセラミックグリーンシートとの焼結温度差によって電極の剥離現象、電極の凝集現象などの様々な問題点が発生する可能性がある。特に、内部電極の厚さが薄くなるほど、このような問題点が発生する可能性が高くなる。
【００３１】
電極の剥離現象、電極の凝集現象などの問題点を解決するために、共材を分散させて導電性粉末の焼結を遅延させる方案が開発されたが、共材の分散状態によって局部的な問題点が発生する可能性があり、十分な効果を得るためには多量の共材と有機物が含まれる必要がある。
【００３２】
また、シート強度を実現するために用いた有機物の一部がか焼時に悪性残炭（結晶化したｃａｒｂｏｎ）として残り、電極の凝集現象、誘電体層の不均一な焼結などの問題を引き起こす可能性がある。このような問題は工程の最適化により一部解決することはできたが、内部電極及び誘電体層の薄層化が進行するにつれて工程の最適化のみでは解決しにくくなった。
【００３３】
本発明の一実施例による表面にＳｎを含むコーティング層が形成された導電性粉末は、分散性に関係なく導電性粉末間の接触を防いで焼結を遅延させることができ、Ｓｎを合金形態で含む導電性粉末も分散性に関係なく焼結を遅延させることができる。
【００３４】
また、Ｓｎを含まない導電性粉末を利用する場合は、電極の表面に綛糸のように見える悪性残炭（結晶化したｃａｒｂｏｎ）が生成されて電極の凝集現象、誘電体層の不均一な焼結などの問題点が発生する恐れがあるが、本発明の一実施例による表面にＳｎを含むコーティング層が形成された導電性粉末又はＳｎを合金形態で含む導電性粉末は、か焼時の導電性粉末の脱水素化触媒の役割によって、悪性残炭（結晶化したｃａｒｂｏｎ）の生成を抑制することができる。
【００３５】
また、Ｓｎは導電性粉末に固溶しにくいが、導電性粉末とのぬれ性はよく、融点が低いため、焼成過程で内部電極の結晶粒の表面に濃化してＮｉ及びＳｎを含む複合層を形成することにより結晶粒の成長を抑制することができる。
【００３６】
したがって、本発明の一実施例によれば、電極の剥離及び凝集の増加を抑制することができ、特に誘電体層及び内部電極が非常に薄い場合にも電極の剥離及び凝集の増加を効果的に抑制することができる。
【００３７】
また、図５に示すように、Ｓｎが焼成過程で内部電極の結晶粒１２１ａの表面に濃化してＮｉ及びＳｎを含む複合層１２１ｂを形成することにより結晶粒の成長を抑制することができる。
【００３８】
図１はＳｎを含まない導電性粉末（比較例１）、導電性粉末に対するコーティング層のＳｎ含量が０．２ｗｔ％の導電性粉末（比較例２）、導電性粉末に対するコーティング層のＳｎ含量が１．５ｗｔ％の導電性粉末（発明例１）の熱収縮挙動を比較したグラフである。
【００３９】
図１を参照すると、導電性粉末に対するコーティング層のＳｎ含量が増加するほど収縮開始温度が高くなることが確認できる。但し、比較例２の場合、Ｓｎ含量が１．５ｗｔ％未満と、Ｓｎを含まない比較例１との収縮開始温度差が大きくなく、その効果が十分でなかった。これに対し、導電性粉末に対するコーティング層のＳｎ含量が１．５ｗｔ％である発明例１の場合、比較例１と比べて収縮開始温度が顕著に高くなったことが確認できる。
【００４０】
したがって、導電性粉末に対するＳｎ含量は１．５ｗｔ％以上であることが好ましい。一方、導電性粉末に対するＳｎ含量の上限は特に制限する必要はないが、４．０ｗｔ％以下であればよい。
【００４１】
上記内部電極パターンの厚さは０．５μｍ以下であればよく、これにより、焼成後の内部電極の厚さは０．４μｍ以下であればよい。本発明の一実施例によれば、誘電体層及び内部電極が非常に薄い場合にも電極の剥離及び凝集の増加を効果的に抑制することができるため、０．４μｍ以下の厚さを有する内部電極を形成することができる。
【００４２】
一方、導電性粉末の表面に形成されたＳｎを含むコーティング層はＣｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｒｈ、Ｉｒ及びＲｕのうち１つ以上をさらに含むことができる。
【００４３】
また、Ｓｎを合金形態で含む導電性粉末はＣｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｒｈ、Ｉｒ及びＲｕのうち１つ以上を合金形態でさらに含むことができる。
【００４４】
また、導電性粉末の表面に形成されたＳｎを含むコーティング層はＷ、Ｍｏ、Ｃｒ及びＣｏのうち１つ以上をさらに含むことができる。
【００４５】
また、Ｓｎを合金形態で含む導電性粉末はＷ、Ｍｏ、Ｃｒ及びＣｏのうち１つ以上を合金形態でさらに含むことができる。
【００４６】
Ｗ、Ｍｏ、Ｃｒ及びＣｏは高融点を有するため、低融点のＳｎによる結晶粒の成長を抑制する効果をより向上させる役割をすることができる。
【００４７】
また、導電性粉末の表面に形成されたＳｎを含むコーティング層は原子層堆積工法により形成されたものであればよい。
【００４８】
原子層堆積（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ）工法は半導体工程のうち基板の表面に薄膜や保護膜を蒸着させる技術であって、化学的に薄膜を形成させる既存の蒸着技術とは異なり、原子層を一層ずつ積み上げて薄膜を成長させる技術である。原子層堆積工法は段差被覆（Ｓｔｅｐ−ｃｏｖｅｒａｇｅ）に優れ、薄膜の厚さ調節が容易であり、均一な薄膜を形成することができるという長所がある。
【００４９】
導電性粉末の表面に形成されたＳｎを含むコーティング層を原子層堆積工法により形成することにより、緻密で均一なＳｎコーティング層を形成することができる。
【００５０】
また、上記内部電極用ペーストは上記導電性粉末含量に対して３００ｐｐｍ以下（０は除く）のＳをさらに含むことができる。
【００５１】
一般に内部電極を形成するための導電性ペーストには、収縮遅延剤である硫黄（Ｓ）を含ませることができるが、その含量が３００ｐｐｍを超える場合には、焼成後、Ｎｉ及びＳｎを含む複合層が不均一に形成される恐れがある。
【００５２】
一方、上記導電性粉末はＳｎより融点が高いＮｉ粉末であればよい。
【００５３】
［セラミック積層体を形成する段階］
内部電極パターンが形成されたセラミックグリーンシートを積層してセラミック積層体を形成する。
【００５４】
このとき、セラミック積層体を積層方向から加圧して圧着させることができる。
【００５５】
次に、セラミック積層体を１つのキャパシタに対応する領域ごとに切断してチップ化することができる。
【００５６】
このとき、内部電極パターンの一端が側面に交互に露出するように切断することができる。これにより、図２に示すように、セラミックグリーンシートＳ上に焼成後、第１の内部電極１２１となる内部電極パターンＰ１が形成されたセラミックグリーンシート（ａ）と、セラミックグリーンシートＳ上に焼成後、第２の内部電極１２２となる内部電極パターンＰ２が形成されたセラミックグリーンシート（ｂ）が交互に積層された形態を有することができる。
【００５７】
［本体を形成する段階］
セラミック積層体を焼成して誘電体層及び内部電極を含む本体を形成する。
【００５８】
上記焼成工程は還元雰囲気で行われることができる。また、焼成工程は昇温速度を調節して行われることができ、これに制限されるものではないが、上記昇温速度は７００℃以下で３０℃／６０ｓから５０℃／６０ｓであればよい。
【００５９】
次に、本体の側面を覆い、本体の側面に露出した内部電極と電気的に連結されるように外部電極を形成することができる。その後、外部電極の表面にニッケル、スズなどのめっき層を形成することができる。
【００６０】
本体のサイズは特に限定する必要はない。
【００６１】
但し、小型化及び高容量化を同時に達成するためには誘電体層及び内部電極の厚さを薄くして積層数を増加させなければならないため、０４０２（０．４ｍｍ×０．２ｍｍ）サイズ以下の積層セラミック電子部品において、本発明による電極の剥離及び凝集の増加を抑制する効果がより顕著になることができる。したがって、本体の長さは０．４ｍｍ以下であればよく、厚さは０．２ｍｍ以下であればよい。
【００６２】
［積層セラミック電子部品］
上述した本発明の一実施例による積層セラミック電子部品の製造方法により製造された積層セラミック電子部品１００は、誘電体層１１１及び内部電極１２１、１２２を含む本体１１０と、上記本体１１０に配置される外部電極１３１、１３２と、を含み、上記内部電極１２１、１２２は金属結晶粒１２１ａ、及び上記金属結晶粒１２１ａを取り囲み、Ｎｉ及びＳｎを含む複合層１２１ｂを含む。
【００６３】
本体１１０には、誘電体層１１１及び内部電極１２１、１２２が交互に積層されている。
【００６４】
本体１１０の具体的な形状に特に制限はないが、図示のように、本体１１０は六面体形状又はこれと類似した形状であればよい。焼成過程における本体１１０に含まれたセラミック粉末の収縮によって、本体１１０は完全な直線を有する六面体形状ではないが、実質的に六面体形状を有することができる。
【００６５】
本体１１０は厚さ方向（Ｚ方向）に互いに対向する第１及び第２の面１、２と、上記第１及び第２の面１、２と連結され、 長さ方向（Ｘ方向）に互いに対向する第３及び第４の面３、４と、第１及び第２の面１、２と連結され、第３及び第４の面３、４と連結され、 幅方向（Ｙ方向）に互いに対向する第５及び第６の面５、６を有することができる。
【００６６】
本体１１０を形成する複数の誘電体層１１１は焼成された状態であり、隣接する誘電体層１１１間の境界は、走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認できないほど一体化することができる。
【００６７】
誘電体層１１１を形成する原料は、十分な静電容量が得られるものであれば特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であればよい。誘電体層１１１を形成する材料は、チタン酸バリウム（ＢａＴｉＯ３）などの粉末に、本発明の目的に応じて、多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されることができる。
【００６８】
本体１１０の上部及び下部、即ち、厚さ方向（Ｚ方向）の両端部にはそれぞれ、内部電極が形成されない誘電体層を積層して形成されるカバー層１１２を含むことができる。カバー層１１２は外部衝撃に対してキャパシタの信頼性を維持する役割を行うことができる。
【００６９】
カバー層１１２の厚さは特に限定する必要はない。但し、キャパシタ部品の小型化及び高容量化をより容易に達成するために、カバー層１１２の厚さは２０μｍ以下であればよい。
【００７０】
誘電体層１１１の厚さは特に限定する必要はない。
【００７１】
但し、本発明によれば、誘電体層及び内部電極が非常に薄い場合にも電極の剥離及び凝集の増加を効果的に抑制することができるため、キャパシタ部品の小型化及び高容量化をより容易に達成するために誘電体層１１１の厚さは０．４μｍ以下であればよい。
【００７２】
上記誘電体層１１１の厚さは上記第１及び第２の内部電極１２１、１２２の間に配置される誘電体層１１１の平均厚さを意味することができる。
【００７３】
上記誘電体層１１１の平均厚さは本体１１０の長さ及び厚さ方向（Ｌ−Ｔ）の断面のイメージを走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンして測定することができる。
【００７４】
例えば、本体１１０の幅方向の中央部を切断した長さ及び厚さ方向（Ｌ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出された任意の誘電体層において、長さ方向に沿って等間隔に３０箇所の厚さを測定して平均値を測定することができる。
【００７５】
上記等間隔の３０箇所は、第１及び第２の内部電極１２１、１２２が互いに重なる領域を意味する容量形成部において測定されることができる。
【００７６】
次に、内部電極１２１、１２２は誘電体層と交互に積層され、第１及び第２の内部電極１２１、１２２を含むことができる。第１及び第２の内部電極１２１、１２２は本体１１０を構成する誘電体層１１１を挟んで互いに対向するように交互に配置され、本体１１０の第３及び第４の面３、４にそれぞれ露出することができる。
【００７７】
このとき、第１及び第２の内部電極１２１、１２２は中間に配置された誘電体層１１１によって互いに電気的に分離されることができる。
【００７８】
上記導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法などを用いることができるが、本発明がこれに限定されるものではない。
【００７９】
以下、第１の内部電極１２１に関する図面である図５を基準として説明するが、第２の内部電極１２２にも同一に適用されることができる。
【００８０】
内部電極１２１は、金属結晶粒１２１ａ、及び上記金属結晶粒を取り囲みＮｉ及びＳｎを含む複合層１２１ｂを含む。Ｎｉ及びＳｎを含む複合層１２１ｂは少なくとも一つの金属結晶粒１２１ａをほぼ完全に取り囲んでいる形態であればよい。
【００８１】
金属結晶粒１２１ａは金属原子が規則的に配列して作られた多面体である。Ｎｉ及びＳｎを含む複合層１２１ｂは、金属結晶粒１２１ａを取り囲んでいる。即ち、Ｎｉ及びＳｎを含む複合層１２１ｂは金属結晶粒界（Ｇｒａｉｎ  Ｂｏｕｎｄａｒｙ）に存在する。Ｎｉ及びＳｎを含む複合層１２１ｂは金属結晶粒１２１ａが外部に成長することを抑制することにより、内部電極の剥離現象を抑制し、内部電極の凝集現象を抑制する役割をする。
【００８２】
内部電極１２１の全長に対して内部電極が実際に形成された部分の長さの比を内部電極の連結性（Ｃ）と定義したとき、Ｎｉ及びＳｎを含む複合層１２１ｂが、金属結晶粒１２１ａが外部に成長することを抑制することにより内部電極１２１は８５％≦Ｃを満たすことができる。
【００８３】
Ｎｉ及びＳｎを含む複合層１２１ｂの厚さは１〜１５ｎｍであればよい。
【００８４】
Ｎｉ及びＳｎを含む複合層１２１ｂの厚さが１ｎｍ未満の場合には金属結晶粒が外部に成長することを十分に抑制することができず、１５ｎｍを超える場合にはＮｉ及びＳｎを含む複合層１２１ｂの厚さが均一でなく、金属結晶粒が外部に成長することを抑制する効果が落ちる可能性がある。
【００８５】
上記金属結晶粒１２１ａはＮｉ結晶粒であればよい。
【００８６】
一方、第１及び第２の内部電極１２１、１２２の厚さは特に限定する必要はない。
【００８７】
但し、本発明によれば、誘電体層及び内部電極が非常に薄い場合にも電極の剥離及び凝集の増加を効果的に抑制することができるため、キャパシタ部品の小型化及び高容量化をより容易に達成するために、第１及び第２の内部電極１２１、１２２の厚さは０．４μｍ以下であればよい。
【００８８】
上記第１及び第２の内部電極１２１、１２２の厚さは第１及び第２の内部電極１２１、１２２の平均厚さを意味することができる。
【００８９】
上記第１及び第２の内部電極１２１、１２２の平均厚さは、本体１１０の長さ及び厚さ方向（Ｌ−Ｔ）の断面のイメージを走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンして測定することができる。
【００９０】
例えば、本体１１０の幅（Ｗ）方向の中央部を切断した長さ及び厚さ方向（Ｌ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出された任意の第１及び第２の内部電極１２１、１２２において、長さ方向に等間隔の３０箇所の厚さを測定して平均値を測定することができる。
【００９１】
上記等間隔の３０箇所は、第１及び第２の内部電極１２１、１２２が互いに重なる領域を意味する容量形成部で測定されることができる。
【００９２】
外部電極１３１、１３２は本体１１０に配置され、内部電極１２１、１２２と連結される。図４に示す形態のように第１及び第２の内部電極１２１、１２２とそれぞれ接続された第１及び第２の外部電極１３１、１３２を含むことができる。本実施形態では、キャパシタ部品１００が２個の外部電極１３１、１３２を有する構造を説明しているが、外部電極１３１、１３２の個数や形状などは内部電極１２１、１２２の形態や他の目的によって変わることができる。
【００９３】
一方、外部電極１３１、１３２は金属などのように電気伝導性を有するものであればいずれの物質を用いても形成されることができ、電気的特性、構造的安定性などを考慮して具体的な物質が決定されることができ、ひいては多層構造を有することができる。
【００９４】
例えば、外部電極１３１、１３２は、本体１１０に配置される電極層１３１ａ、１３２ａ、及び電極層１３１ａ、１３２ａ上に形成されためっき層１３１ｂ、１３２ｂを含むことができる。
【００９５】
電極層１３１ａ、１３２ａに関するより具体的な例を挙げると、電極層１３１ａ、１３２ａは導電性金属及びガラスを含んだ焼成電極であればよく、導電性金属はＣｕであればよい。また、電極層１３１ａ、１３２ａは複数の金属粒子及び導電性樹脂を含んだ樹脂系電極でもよい。
【００９６】
めっき層１３１ｂ、１３２ｂに関するより具体的な例を挙げると、めっき層１３１ｂ、１３２ｂはＮｉめっき層又はＳｎめっき層であればよく、電極層１３１ａ、１３２ａ上にＮｉめっき層及びＳｎめっき層が順次形成された形態であればよく、複数のＮｉめっき層及び／又は複数のＳｎめっき層を含んでもよい。
【００９７】
積層セラミック電子部品のサイズは特に限定する必要はない。
【００９８】
但し、小型化及び高容量化を同時に達成するためには誘電体層及び内部電極の厚さを薄くして積層数を増加させなければならないため、０４０２（０．４ｍｍ×０．２ｍｍ）サイズ以下の積層セラミック電子部品において本発明による電極の剥離及び凝集の増加を抑制する効果がより顕著になることができる。したがって、積層セラミック電子部品の長さは０．４ｍｍ以下であり、厚さは０．２ｍｍ以下であればよい。
【００９９】
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１００】
１００  積層セラミック電子部品
１１０  本体
１１１  誘電体層
１１２  カバー層
１２１、１２２  内部電極
１２１ａ  金属結晶粒
１２１ｂ  Ｎｉ及びＳｎを含む複合層
１３１、１３２  外部電極
１３１ａ  電極層
１３２ｂ  めっき層
【図１】
2020031202.tif 000003
【図２】
2020031202.tif 000004
【図３】
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【図４】
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【図５】
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