(57)【要約】【課題】チップサイズの増大を招くことなく、アバランシェ増倍による破壊を抑制することが可能なＨＢＴを提供する。【解決手段】第１サブコレクタ層が、ヘテロ接合バイポーラトランジスタのコレクタ層を流れるコレクタ電流の流入経路となる。コレクタ層と第１サブコレクタ層との間に、ドーピング濃度が第１サブコレクタ層のドーピング濃度より低いコレクタバラスト抵抗層が配置されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
コレクタ層、ベース層、及びエミッタ層と、
前記コレクタ層を流れるコレクタ電流の流入経路となる第１サブコレクタ層と、
前記コレクタ層と前記第１サブコレクタ層との間に配置され、ドーピング濃度が前記第１サブコレクタ層のドーピング濃度より低いコレクタバラスト抵抗層と
を有するヘテロ接合バイポーラトランジスタ。
【請求項２】
さらに、前記コレクタバラスト抵抗層と前記コレクタ層との間に配置され、前記コレクタ層のドーピング濃度及び前記コレクタバラスト抵抗層のドーピング濃度のいずれよりも高いドーピング濃度を持つ第２サブコレクタ層を有する請求項１に記載のヘテロ接合バイポーラトランジスタ。
【請求項３】
前記コレクタバラスト抵抗層が、ＡｌＧａＡｓまたはＧａＡｓを主成分とする半導体層を含む請求項１または２に記載のヘテロ接合バイポーラトランジスタ。
【請求項４】
前記コレクタ層がＧａＡｓで形成されており、
前記コレクタバラスト抵抗層は、第１コレクタバラスト抵抗層、及び前記第１コレクタバラスト抵抗層と前記第１サブコレクタ層との間に配置された第２コレクタバラスト抵抗層を含み、
前記第２コレクタバラスト抵抗層がＡｌＧａＡｓで形成されており、
前記第１コレクタバラスト抵抗層は、前記第２コレクタバラスト抵抗層から前記コレクタ層に向かって組成がＡｌＧａＡｓからＧａＡｓに変化している請求項３に記載のヘテロ接合バイポーラトランジスタ。
【請求項５】
前記エミッタ層から見て前記ベース層とは反対側に配置され、ＡｌＧａＡｓを主成分とする半導体層を含むエミッタバラスト抵抗層を、さらに有する請求項１乃至４のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
【請求項６】
前記第１サブコレクタ層、前記コレクタ層、及び前記ベース層は、ＧａＡｓを主成分とする半導体で形成されており、前記エミッタ層は、ＩｎＧａＰを主成分とする半導体で形成されている請求項１乃至５のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
【請求項７】
基板の上に順番に配置された第１サブコレクタ層、ドーピング濃度が前記第１サブコレクタ層のドーピング濃度より低いコレクタバラスト抵抗層、ドーピング濃度が前記コレクタバラスト抵抗層のドーピング濃度より高い第２サブコレクタ層、コレクタ層、ベース層、及びエミッタ層を有し、
前記基板の面内の第１領域の前記第１サブコレクタ層、前記コレクタバラスト抵抗層、前記第２サブコレクタ層、前記コレクタ層、前記ベース層、及び前記エミッタ層が第１ヘテロ接合バイポーラトランジスタを構成し、
前記第１ヘテロ接合バイポーラトランジスタのコレクタ電極が前記第１サブコレクタ層に接続されており、
前記第１領域とは異なる第２領域の少なくとも前記第２サブコレクタ層、前記コレクタ層、前記ベース層、及び前記エミッタ層が第２ヘテロ接合バイポーラトランジスタを構成し、
前記第２ヘテロ接合バイポーラトランジスタの前記コレクタ層と、前記第１ヘテロ接合バイポーラトランジスタの前記エミッタ層とを接続する相互接続配線を、さらに備えた半導体装置。
【請求項８】
前記第２ヘテロ接合バイポーラトランジスタのコレクタ電極が、前記第２ヘテロ接合バイポーラトランジスタの前記第２サブコレクタ層に接続されており、前記相互接続配線が前記第２ヘテロ接合バイポーラトランジスタのコレクタ電極に接続されている請求項７に記載の半導体装置。
【請求項９】
前記第２ヘテロ接合バイポーラトランジスタは、前記第２領域の前記第１サブコレクタ層及び前記コレクタバラスト抵抗層を、さらに含み、前記第２ヘテロ接合バイポーラトランジスタのコレクタ電極が、前記第２ヘテロ接合バイポーラトランジスタの前記第１サブコレクタ層に接続されており、前記相互接続配線が前記第２ヘテロ接合バイポーラトランジスタのコレクタ電極に接続されている請求項７に記載の半導体装置。
【請求項１０】
前記コレクタバラスト抵抗層が、ＡｌＧａＡｓまたはＧａＡｓを主成分とする半導体層を含む請求項７乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記コレクタ層がＧａＡｓで形成されており、
前記コレクタバラスト抵抗層は、第１コレクタバラスト抵抗層、及び前記第１コレクタバラスト抵抗層と前記第１サブコレクタ層との間に配置された第２コレクタバラスト抵抗層を含み、
前記第２コレクタバラスト抵抗層がＡｌＧａＡｓで形成されており、
前記第１コレクタバラスト抵抗層は、前記第２コレクタバラスト抵抗層から前記コレクタ層に向かって組成がＡｌＧａＡｓからＧａＡｓに変化している請求項１０に記載の半導体装置。
【請求項１２】
前記エミッタ層から見て前記ベース層とは反対側に配置され、ＡｌＧａＡｓを主成分とする半導体層を含むエミッタバラスト抵抗層を、さらに有する請求項７乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第１サブコレクタ層、前記第２サブコレクタ層、前記コレクタ層、及び前記ベース層は、ＧａＡｓを主成分とする半導体で形成されており、前記エミッタ層は、ＩｎＧａＰを主成分とする半導体で形成されている請求項７乃至１２のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合バイポーラトランジスタ及び半導体装置に関する。
【背景技術】
【０００２】
携帯電話端末等で使用される移動通信システムが、第４世代（４Ｇ）から第５世代（５Ｇ）へ移行しようとしている。第５世代移動通信システムでは、第４世代移動通信システムに比べて周波数の高い周波数帯（バンド）も用いられる。周波数が高くなるに従い高周波回路での電力損失が大きくなることから、第５世代移動通信システム用の携帯電話端末の主要部品の一つである高周波電力増幅器に対して、さらなる高出力化の要求が強くなっている。
【０００３】
高周波電力増幅器を構成するトランジスタとして、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）が一般的に用いられている。高周波電力増幅器のさらなる高出力化を達成するための一手法として、ＨＢＴのコレクタ電圧を高くして高周波動作させる手法が考えられる。しかしながら、コレクタ電圧を高くすると、コレクタ層において半導体内部の電界強度が強くなることにより、アバランシェ増倍によってＨＢＴが破壊される危険性が高まる。ＨＢＴの破壊を防止するために、コレクタ電圧が規定値以上にならないように作用する破壊防止用の保護回路が備えられる（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２３６２５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示された保護回路は、複数のダイオードを直列に接続して構成される。この保護回路が、ＨＢＴのエミッタとコレクタとの間に順バイアスの向きに接続される。多段接続されたダイオードのオン電圧以上の電圧がコレクタエミッタ間に印加されると保護回路がオンになることにより、ＨＢＴの破壊が防止される。
【０００６】
多段接続された複数のダイオードを保護回路として利用するためには、基板上のＨＢＴ形成領域以外に、複数のダイオードを形成するための領域を確保しなければならない。ダイオードで保護回路を構成する方法は、チップサイズの増大を招くことになるため、チップコストの削減が困難である。
【０００７】
本発明の目的は、チップサイズの増大を招くことなく、アバランシェ増倍による破壊を抑制することが可能なＨＢＴを提供することである。本発明の他の目的は、このＨＢＴを含む半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一観点によると、
コレクタ層、ベース層、及びエミッタ層と、
前記コレクタ層を流れるコレクタ電流の流入経路となる第１サブコレクタ層と、
前記コレクタ層と前記第１サブコレクタ層との間に配置され、ドーピング濃度が前記第１サブコレクタ層のドーピング濃度より低いコレクタバラスト抵抗層と
を有するヘテロ接合バイポーラトランジスタが提供される。
【０００９】
本発明の他の観点によると、
基板の上に順番に配置された第１サブコレクタ層、ドーピング濃度が前記第１サブコレクタ層のドーピング濃度より低いコレクタバラスト抵抗層、ドーピング濃度が前記コレクタバラスト抵抗層のドーピング濃度より高い第２サブコレクタ層、コレクタ層、ベース層、及びエミッタ層を有し、
前記基板の面内の第１領域の前記第１サブコレクタ層、前記コレクタバラスト抵抗層、前記第２サブコレクタ層、前記コレクタ層、前記ベース層、及び前記エミッタ層が第１ヘテロ接合バイポーラトランジスタを構成し、
前記第１ヘテロ接合バイポーラトランジスタのコレクタ電極が前記第１サブコレクタ層に接続されており、
前記第１領域とは異なる第２領域の少なくとも前記第２サブコレクタ層、前記コレクタ層、前記ベース層、及び前記エミッタ層が第２ヘテロ接合バイポーラトランジスタを構成し、
前記第２ヘテロ接合バイポーラトランジスタの前記コレクタ層と、前記第１ヘテロ接合バイポーラトランジスタの前記エミッタ層とを接続する相互接続配線を、さらに備えた半導体装置が提供される。
【発明の効果】
【００１０】
コレクタ電流が増加するとコレクタバラスト抵抗層がコレクタ電圧を下げる方向に作用する。その結果、アバランシェ増倍によるコレクタ電流の急激な増加を抑制することができる。その結果、アバランシェ増倍によるＨＢＴの破壊を抑制する事ができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１実施例によるＨＢＴを用いた高周波電力増幅回路のブロック図である。
【図２】図２は、出力段増幅回路（図１）の等価回路図である。
【図３】図３は、第１実施例による高周波電力増幅回路に用いられている１つのＨＢＴの断面図である。
【図４】図４Ａは、コレクタバラスト抵抗が設けられていないＨＢＴの動作を説明するための等価回路図であり、図４Ｂは、第１実施例による１つのＨＢＴのアバランシェ増倍に対する動作を説明するための等価回路図である。
【図５】図５は、第２実施例によるＨＢＴを用いた出力段増幅回路（図１）の等価回路図である。
【図６】図６は、第２実施例によるＨＢＴの断面図である。
【図７】図７Ａは、ベースバラスト抵抗及びコレクタバラスト抵抗が設けられているＨＢＴ回路の動作を説明するための等価回路図であり、図７Ｂは、第２実施例によるＨＢＴのアバランシェ増倍に対する動作を説明するための等価回路図である。
【図８】図８は、第３実施例によるＨＢＴの断面図である。
【図９】図９は、第４実施例によるＨＢＴの断面図である。
【図１０】図１０は、第５実施例による高周波電力増幅回路のブロック図である。
【図１１】図１１は、第５実施例による高周波電力増幅回路に含まれる出力段増幅回路（図１０）の等価回路図である。
【図１２】図１２は、第５実施例による高周波電力増幅回路に含まれる１つのカスコード回路を構成する半導体装置の断面図である。
【図１３】図１３は、第６実施例による高周波電力増幅回路に含まれる出力段増幅回路（図１０）の等価回路図である。
【図１４】図１４は、第７実施例による高周波電力増幅回路に含まれる出力段増幅回路（図１０）の等価回路図である。
【図１５】図１５は、第７実施例による高周波電力増幅回路に含まれる１つのカスコード回路を構成する半導体装置の断面図である。
【図１６】図１６は、第８実施例による高周波電力増幅回路に含まれる出力段増幅回路（図１０）の等価回路図である。
【図１７】図１７は、第９実施例による高周波電力増幅回路に含まれる１つのカスコード回路を構成する半導体装置の断面図である。
【図１８】図１８は、第９実施例による半導体装置の製造途中段階における断面図である。
【図１９】図１９は、第９実施例による半導体装置の製造途中段階における断面図である。
【図２０】図２０は、第９実施例による半導体装置の製造途中段階における断面図である。
【図２１】図２１は、第９実施例による半導体装置の製造途中段階における断面図である。
【図２２】図２２は、第９実施例による半導体装置の製造途中段階における断面図である。
【図２３】図２３は、第９実施例による半導体装置の製造途中段階における断面図である。
【図２４】図２４は、第９実施例による半導体装置の製造途中段階における断面図である。
【図２５】図２５は、第９実施例による半導体装置の製造途中段階における断面図である。
【図２６】図２６は、第９実施例による半導体装置の製造途中段階における断面図である。
【図２７】図２７は、第１０実施例によるＨＢＴの断面図である。
【図２８】図２８は、第１０実施例の一変形例によるＨＢＴの断面図である。
【図２９】図２９は、第１１実施例による半導体装置の断面図である。
【図３０】図３０は、第１１実施例の一変形例による半導体装置の断面図である。
【図３１】図３１は、第１２実施例による高周波電力増幅回路に含まれる出力段増幅回路の等価回路図である。
【図３２】図３２は、第１３実施例による高周波電力増幅回路に含まれる出力段増幅回路の等価回路図である。
【発明を実施するための形態】
【００１２】
［第１実施例］
図１から図４Ｂまでの図面を参照して、第１実施例によるＨＢＴについて説明する。
図１は、第１実施例によるＨＢＴを用いた高周波電力増幅回路４０のブロック図である。高周波信号入力端子ＲＦｉｎから入力された入力信号が入力整合回路４３を介して初段増幅回路４１に入力される。初段増幅回路４１で増幅された信号が段間整合回路４４を介して出力段増幅回路４２に入力される。出力段増幅回路４２で増幅された信号が出力整合回路４５を介して高周波信号出力端子ＲＦｏｕｔから出力される。
【００１３】
バイアス電圧入力端子Ｖｂａｔから初段バイアス回路４６及び出力段バイアス回路４７にバイアス用の電源電圧が供給される。初段バイアス制御端子Ｖｂｉａｓ１から入力されるバイアス制御信号に基づいて、初段バイアス回路４６が初段増幅回路４１にバイアス電圧を供給する。出力段バイアス制御端子Ｖｂｉａｓ２から入力されるバイアス制御信号に基づいて、出力段バイアス回路４７が出力段増幅回路４２にバイアス電圧を供給する。初段増幅回路用電源電圧供給端子Ｖｃｃ１からインダクタ４８を介して、初段増幅回路４１に電源電圧が印加される。出力段増幅回路用電源電圧供給端子Ｖｃｃ２からインダクタ４９を介して、出力段増幅回路４２に電源電圧が印加される。
【００１４】
図２は、出力段増幅回路４２（図１）の等価回路図である。出力段増幅回路４２は、並列接続された複数のＨＢＴ４２０を含む。ＨＢＴ４２０の各々は、コレクタに接続されたコレクタバラスト抵抗４２０１を内蔵している。複数のＨＢＴ４２０のベースに、それぞれＤＣカットキャパシタ４２５及びベースバラスト抵抗４２６が接続されている。ベースバラスト抵抗４２６は、ＨＢＴ４２０の熱暴走を抑制する目的で挿入される。段間整合回路４４から出力された高周波信号が、ＤＣカットキャパシタ４２５を介してＨＢＴ４２０の各々のベースに入力される。出力段バイアス回路４７からベースバラスト抵抗４２６を介してＨＢＴ４２０の各々のベースにバイアス電圧が印加される。ＨＢＴ４２０の各々のエミッタが接地されている。ＨＢＴ４２０の各々のコレクタがコレクタバラスト抵抗４２０１を介して、出力整合回路４５に接続されるとともに、インダクタ４９を介して出力段増幅回路用電源電圧供給端子Ｖｃｃ２に接続されている。
【００１５】
図３は、１つのＨＢＴ４２０の断面図である。図３では、層間絶縁膜、パッシベーション膜、金属配線等の記載が省略されている。
【００１６】
半絶縁性のＧａＡｓからなる基板５０の上に、第１サブコレクタ層５１、コレクタバラスト抵抗層５２、第２サブコレクタ層５３、コレクタ層５４、ベース層５５、エミッタ層５６、第１コンタクト層５７、第２コンタクト層５８、及び第３コンタクト層５９が積層され、所望の形状に加工されている。具体的には、コレクタバラスト抵抗層５２からエミッタ層５６までの半導体層がメサ形状に加工され、第１コンタクト層５７から第３コンタクト層５９までの半導体層が、より小さなメサ形状に加工されている。コレクタバラスト抵抗層５２の持つ電気抵抗が、コレクタバラスト抵抗４２０１（図２）に相当する。
【００１７】
以下、各半導体層の組成、ドーピング濃度、及び厚さの一例について説明する。第１サブコレクタ層５１及び第２サブコレクタ層５３の各々は、Ｓｉのドーピング濃度が５×１０１８ｃｍ−３のｎ型ＧａＡｓで形成されており、その各々の厚さは６００ｎｍである。コレクタバラスト抵抗層５２は、Ｓｉのドーピング濃度が１×１０１７ｃｍ−３のｎ型ＡｌＧａＡｓで形成されており、ＡｌＡｓのモル比が０．３３であり、厚さが２００ｎｍである。
【００１８】
コレクタ層５４は、Ｓｉのドーピング濃度が１×１０１６ｃｍ−３のｎ型ＧａＡｓで形成されており、その厚さは１０００ｎｍである。ベース層５５は、Ｃのドーピング濃度が５×１０１９ｃｍ−３のｐ型ＧａＡｓで形成されており、その厚さは９６ｎｍである。エミッタ層５６は、Ｓｉのドーピング濃度が４×１０１７ｃｍ−３、ＩｎＰのモル比が０．４８のｎ型ＩｎＧａＰで形成されており、厚さが３５ｎｍである。
【００１９】
第１コンタクト層５７は、Ｓｉのドーピング濃度が５×１０１８ｃｍ−３のｎ型ＧａＡｓで形成されており、厚さは５０ｎｍである。第２コンタクト層５８は、Ｓｉのドーピング濃度が５×１０１８ｃｍ−３のｎ型ＩｎＧａＡｓで形成されており、ＩｎＡｓのモル比が第１コンタクト層５７側から第３コンタクト層５９側に向かって０から０．５に変化しており、厚さは５０ｎｍである。第３コンタクト層５９は、Ｓｉのドーピング濃度が１×１０１９ｃｍ−３、ＩｎＡｓのモル比が０．５のｎ型ＩｎＧａＡｓで形成されており、厚さは５０ｎｍである。
【００２０】
コレクタ電極６０が第１サブコレクタ層５１の上に形成されている。コレクタ電極６０は、厚さ６０ｎｍのＡｕＧｅ層、厚さ１０ｎｍのＮｉ層、及び厚さ２００ｎｍのＡｕ層が順番に積層された多層金属構造を有する。最も下のＡｕＧｅ層が第１サブコレクタ層５１の表面の一部の領域に接触しており、コレクタ電極６０と第１サブコレクタ層５１との電気的接続が得られている。第１サブコレクタ層５１は、コレクタ層５４を流れる電流の流入経路としての機能を有する。
【００２１】
ベース電極６１がエミッタ層５６の上に形成されており、エミッタ層５６を貫通してベース層５５に電気的に接続されている。ベース電極６１は、厚さ２０ｎｍのＰｔ層、厚さ５０ｎｍのＴｉ層、厚さ５０ｎｍのＰｔ層、及び厚さ２００ｎｍのＡｕ層が順番に積層された多層金属構造を有する。最も下のＰｔ層がエミッタ層５６を貫通してベース層５５まで到達している。
【００２２】
エミッタ電極６２が第３コンタクト層５９の上に形成されている。エミッタ電極６２は、厚さ１０ｎｍのＭｏ層、厚さ５ｎｍのＴｉ層、厚さ３０ｎｍのＰｔ層、及び厚さ２００ｎｍのＡｕ層が順番に積層された多層金属構造を有する。最も下のＭｏ層が第３コンタクト層５９の上面の一部の領域に接しており、第２コンタクト層５８及び第１コンタクト層５７を介してエミッタ電極６２とエミッタ層５６との電気的接続が得られている。
【００２３】
次に、図４Ａ及び図４Ｂを参照して、コレクタバラスト抵抗４２０１（図２）の役割について説明する。
図４Ａは、コレクタバラスト抵抗４２０１（図２）が設けられていないＨＢＴの動作を説明するための等価回路図である。このＨＢＴの断面構造は、例えば図３に示した断面図からコレクタバラスト抵抗層５２を取り除いた構造と同一である。ＨＢＴのコレクタにコレクタバイアス電圧Ｖｃが印加され、ベースにベースバイアス電圧Ｖｂが印加されている。コレクタバイアス電圧Ｖｃが高くなるに従ってコレクタ層５４（図３）内の電界強度が強くなる。コレクタ層５４内の電界強度が、アバランシェ増倍が生じる電界強度より大きくなると、通常動作におけるコレクタ電流Ｉｃに加えてアバランシェ増倍に起因するアバランシェ電流Ｉｃａが流れる。
【００２４】
アバランシェ増倍によりコレクタ層５４の空乏領域で発生した電子正孔対のうち、電子は第２サブコレクタ層５３（図３）に向かって移動し、正孔はベース層５５（図３）に向かって移動する。ベース層５５に到達した正孔の大部分はベース電極６１に流入する。その結果、アバランシェ電流Ｉｃａとほぼ同じ大きさのベース電流Ｉｂａが、通常動作時のベース電流Ｉｂとは逆方向にベースから流れ出す。エミッタ電流Ｉｅは、アバランシェ増倍が発生してもほとんど変化しない。
【００２５】
図４Ｂは、第１実施例による１つのＨＢＴ４２０のアバランシェ増倍に対する動作を説明するための等価回路図である。ＨＢＴ４２０のコレクタにコレクタバラスト抵抗４２０１が接続されている。コレクタバラスト抵抗４２０１の抵抗値をＲｃｂで表す。ＨＢＴ４２０のコレクタにアバランシェ電流Ｉｃａが流れると、通常動作時のコレクタ電流Ｉｃのみが流れている場合と比べて、コレクタに印加される電圧がコレクタバラスト抵抗４２０１による電圧降下分、すなわちＩｃａ×Ｒｃｂだけ低下する。コレクタに印加される電圧の低下により、コレクタ層５４内の電界強度が弱められ、アバランシェ増倍の発生が抑制される。このように、コレクタバラスト抵抗４２０１は、アバランシェ電流Ｉｃａに対して負の帰還効果を有する素子ということができる。
【００２６】
次に、第１実施例の優れた効果について説明する。
第１実施例では、コレクタバラスト抵抗４２０１が、アバランシェ電流Ｉｃａに対して負の帰還効果を有するため、アバランシェ増倍の発生を抑制することができる。また、第１実施例では、コレクタバラスト抵抗４２０１として作用するコレクタバラスト抵抗層５２（図３）がＨＢＴ４２０の中に組み込まれており、平面視においてコレクタバラスト抵抗層５２がＨＢＴ４２０の内側に配置されている。このため、アバランシェ増倍の発生を抑制するための素子であるコレクタバラスト抵抗４２０１を配置しても、チップサイズの増大を招くことなはない。アバランシェ増倍の発生が抑制されるため、コレクタ電圧を高くして出力段増幅回路４２の高出力化を図ることが可能になる。
【００２７】
次に、第１実施例の種々の変形例について説明する。
第１実施例では、第１サブコレクタ層５１及び第２サブコレクタ層５３のドーピング濃度を５×１０１８ｃｍ−３としたが、第１サブコレクタ層５１は、コレクタ電流の低抵抗な電流経路として機能する程度のドーピング濃度とするとよい。例えば、第１サブコレクタ層５１のドーピング濃度は１×１０１８ｃｍ−３以上とすることが好ましい。なお、第１サブコレクタ層５１のドーピング濃度と、第２サブコレクタ層５３のドーピング濃度とを同一にする必要はない。
【００２８】
第１実施例では、コレクタバラスト抵抗層５２とコレクタ層５４との間に第２サブコレクタ層５３を配置したが、第２サブコレクタ層５３を省略し、コレクタバラスト抵抗層５２の上にコレクタ層５４を直接形成してもよい。この場合でも、コレクタバラスト抵抗層５２がコレクタバラスト抵抗４２０１（図２）として機能する。なお、ベース層５５とコレクタ層５４とのｐｎ接合界面の両側に延びる空乏領域の拡大がコレクタバラスト抵抗層５２まで侵入するような動作条件で動作させる場合には、空乏領域の拡大を抑制するために、第２サブコレクタ層５３を設けることが好ましい。空乏領域の拡大を抑制する十分な効果を得るために、第２サブコレクタ層５３のドーピング濃度を１×１０１８ｃｍ−３以上にすることが好ましい。
【００２９】
第１実施例では、コレクタバラスト抵抗層５２のドーピング濃度を１×１０１７ｃｍ−３としたが、コレクタバラスト抵抗４２０１として機能する程度のその他のドーピング濃度としてもよい。例えば、コレクタバラスト抵抗層５２のドーピング濃度を、第１サブコレクタ層５１及び第２サブコレクタ層５３のいずれのドーピング濃度より低くすることが好ましい。例えば、コレクタバラスト抵抗層５２のドーピング濃度を１×１０１８ｃｍ−３未満とすることが好ましく、５×１０１７ｃｍ−３以下とすることがより好ましい。
【００３０】
また、コレクタバラスト抵抗層５２の厚さが、トンネル現象を発現する程度まで薄くなると、コレクタバラスト抵抗層５２がコレクタバラスト抵抗４２０１として機能しなくなってしまう。従って、コレクタバラスト抵抗層５２の厚さを、トンネル現象が発現しない程度まで厚くすることが好ましい。例えば、コレクタバラスト抵抗層５２の厚さを３０ｎｍ以上にすることが好ましい。
【００３１】
第１実施例では、コレクタバラスト抵抗層５２をＡｌＧａＡｓで形成し、ＡｌＡｓのモル比を０．３３とした。コレクタバラスト抵抗層５２のＡｌＡｓのモル比は０．４３以下とすることが好ましい。コレクタバラスト抵抗層５２のＡｌＡｓのモル比を０にしてもよい。コレクタバラスト抵抗層５２を、ＡｌＧａＡｓまたはＧａＡｓを主成分とする化合物半導体で形成するとよい。なお、ＡｌＧａＡｓはＧａＡｓと比べて、温度の上昇に伴う抵抗率の上昇がより急峻であるという性質を有する。コレクタバラスト抵抗４２０１（図４Ｂ）の抵抗値Ｒｃｂが大きくなると、アバランシェ電流Ｉｃａ（図４Ｂ）に対する負の帰還効果が高まる。従って、より大きな負の帰還効果を得たい場合には、コレクタバラスト抵抗層５２をＡｌＧａＡｓで形成することが好ましい。
【００３２】
第１実施例では、出力段増幅回路４２について図２を参照して説明したが、初段増幅回路４１も、図２に示した等価回路図と同様の回路構成とするとよい。これにより、初段増幅回路４１においても、アバランシェ増倍の発生を抑制することが可能になる。
【００３３】
第１実施例では、基板５０、コレクタ層５４、及びベース層５５にＧａＡｓを用い、エミッタ層５６にＩｎＧａＰを用いたが、他の化合物半導体材料を用いてヘテロ接合バイポーラトランジスタを構成してもよい。  
【００３４】
［第２実施例］
次に、図５から図７Ｂまでの図面を参照して、第２実施例によるＨＢＴについて説明する。以下、第１実施例によるＨＢＴと共通の構成については説明を省略する。
【００３５】
図５は、第２実施例によるＨＢＴを用いた出力段増幅回路４２（図１）の等価回路図である。第１実施例では、ＨＢＴ４２０に対応してベースバラスト抵抗４２６（図２）が設けられていたが、第２実施例ではベースバラスト抵抗が設けられていない。ベースバラスト抵抗が設けられていないため、複数のＨＢＴ４２０のベース同士が相互に短絡されている。また、複数のＨＢＴ４２０に対して１つのＤＣカットキャパシタ４２５が接続されている。
【００３６】
第２実施例では、ベースバラスト抵抗に代えて、ＨＢＴ４２０の各々にエミッタバラスト抵抗４２０２が組み込まれている。ＨＢＴ４２０のエミッタは、エミッタバラスト抵抗４２０２を介して接地されている。すなわち、ＨＢＴ４２０の各々に、コレクタバラスト抵抗４２０１とエミッタバラスト抵抗４２０２とが内蔵されている。バイアス電圧は、出力段バイアス回路４７からベースバラスト抵抗を介することなくＨＢＴ４２０の各々のベースに印加される。
【００３７】
図６は、第２実施例によるＨＢＴ４２０の断面図である。第１実施例では、エミッタ層５６（図３）の上に第１コンタクト層５７が直接形成されていた。第２実施例では、エミッタ層５６から見てベース層５５とは反対側（エミッタ層５６と第１コンタクト層５７との間）にエミッタバラスト抵抗層６６が配置されている。さらに、エミッタバラスト抵抗層６６とエミッタ層５６との間に、スペーサ層６５が配置されている。第２実施例によるＨＢＴ４２０の他の断面構造は、第１実施例によるＨＢＴ４２０の断面構造（図３）と同一である。
【００３８】
エミッタバラスト抵抗層６６は、エミッタ層５６側から第１コンタクト層５７側に向かって（上方に向かって）第１エミッタバラスト抵抗層６６Ａ、第２エミッタバラスト抵抗層６６Ｂ、及び第３エミッタバラスト抵抗層６６Ｃが順番に積層された多層構造を有する。第１エミッタバラスト抵抗層６６Ａ、第２エミッタバラスト抵抗層６６Ｂ、及び第３エミッタバラスト抵抗層６６Ｃは、Ｓｉのドーピング濃度が１×１０１７ｃｍ−３のｎ型ＡｌＧａＡｓで形成されている。第１エミッタバラスト抵抗層６６ＡのＡｌＡｓモル比が上方に向かって０から０．３３に変化している。第２エミッタバラスト抵抗層６６ＢのＡｌＡｓモル比は０．３３で一定である。第３エミッタバラスト抵抗層６６ＣのＡｌＡｓモル比は上方に向かって０．３３から０に変化している。第１エミッタバラスト抵抗層６６Ａ、第２エミッタバラスト抵抗層６６Ｂ、及び第３エミッタバラスト抵抗層６６Ｃの厚さは、それぞれ５０ｎｍ、２００ｎｍ、及び５０ｎｍである。
【００３９】
スペーサ層６５は、Ｓｉのドーピング濃度が３×１０１７ｃｍ−３のｎ型ＧａＡｓで形成されており、その厚さは１００ｎｍである。
【００４０】
厚さ方向に組成勾配を持つ第１エミッタバラスト抵抗層６６Ａは、エミッタバラスト抵抗層６６とスペーサ層６５との接合界面において、伝導帯及び価電子帯にスパイクやノッチが発生することを防止する役割を持つ。同様に、第３エミッタバラスト抵抗層６６Ｃは、エミッタバラスト抵抗層６６と第１コンタクト層５７との接合界面において、伝導帯及び価電子帯にスパイクやノッチが発生することを防止する役割を持つ。スペーサ層６５は、エミッタ層５６とエミッタバラスト抵抗層６６とを直接接触させることによる信頼性の低下を防止する役割を持つ。
【００４１】
次に、図７Ａ及び図７Ｂを参照して、第２実施例の優れた効果について説明する。
図７Ａは、ベースバラスト抵抗４２６及びコレクタバラスト抵抗４２０１が設けられているＨＢＴ回路の動作を説明するための等価回路図である。ＨＢＴのベースに、ベースバラスト抵抗４２６を介してベースバイアス電圧Ｖｂが印加され、ＨＢＴ４２０のコレクタにコレクタバラスト抵抗４２０１を介してコレクタバイアス電圧Ｖｃが印加される。
【００４２】
図７Ａは、ＨＢＴのコレクタに、通常動作時のコレクタ電流Ｉｃに重畳されてアバランシェ電流Ｉｃａが流れている状態を示している。ＨＢＴのベースに、アバランシェ電流Ｉｃａに起因するベース電流Ｉｂａが、通常動作時のベース電流Ｉｂとは逆向きに流れる。このため、ベース電流Ｉｂａが流れると、通常動作時と比べて、ベース電流Ｉｂａに起因するベースバラスト抵抗４２６による電圧降下分だけベース電圧が上昇する。ベース電圧の上昇は、コレクタ電流を増加させる方向に作用する。従って、ベースバラスト抵抗４２６は、コレクタバラスト抵抗４２０１が持つアバランシェ電流Ｉｃａの抑制効果を減殺してしまう場合がある。
【００４３】
図７Ｂは、第２実施例によるＨＢＴ４２０のアバランシェ増倍に対する動作を説明するための等価回路図である。ＨＢＴ４２０の熱暴走を抑制するためのベースバラスト抵抗は挿入されておらず、代わりにエミッタバラスト抵抗４２０２が挿入されている。アバランシェ増倍が生じることによってベース電流Ｉｂａが流れても、ベース電圧はほとんど変動しない。また、アバランシェ電流Ｉｃａが流れてもその大部分はベースから流出するため、エミッタ電流Ｉｅはほとんど増加しない。従って、エミッタバラスト抵抗４２０２が挿入されていても、エミッタ電圧はほとんど変動しない。従って、エミッタバラスト抵抗４２０２は、コレクタバラスト抵抗４２０１が持つアバランシェ増倍の発生を抑制する効果を減殺することはない。このように、第２実施例では、コレクタバラスト抵抗４２０１を挿入する効果が減殺されることを抑制することができる。
【００４４】
［第３実施例］
次に、図８を参照して第３実施例によるＨＢＴについて説明する。以下、第１実施例（図３）によるＨＢＴと共通の構成については説明を省略する。
【００４５】
図８は、第３実施例によるＨＢＴの断面図である。第１実施例（図３）では、第１サブコレクタ層５１の上にコレクタバラスト抵抗層５２が直接形成されていた。第３実施例では、第１サブコレクタ層５１とコレクタバラスト抵抗層５２との間に第１エッチングストッパ層７１が配置されている。第１エッチングストッパ層７１には、第１エッチングストッパ層７１に対してコレクタバラスト抵抗層５２を選択的にエッチングすることができる半導体材料が用いられる。例えば、コレクタバラスト抵抗層５２には、Ｖ属元素としてＡｓを含む半導体材料が用いられ、第１エッチングストッパ層７１には、Ｖ属元素としてＰを含む半導体材料が用いられる。
【００４６】
例えば、第１エッチングストッパ層７１は、Ｓｉのドーピング濃度が５×１０１８ｃｍ−３、ＩｎＰのモル比が０．４８のｎ型ＩｎＧａＰで形成され、その厚さは５ｎｍである。なお、第１エッチングストッパ層７１は、平面視においてコレクタバラスト抵抗層５２の外側まで広がって配置されている。コレクタ電極６０が配置される領域では、第１エッチングストッパ層７１が除去されている。
【００４７】
次に、第３実施例の優れた効果について説明する。第３実施例では、コレクタバラスト抵抗層５２からエミッタ層５６までの半導体層からなるメサ形状を形成するエッチング処理において、第１エッチングストッパ層７１の上面でエッチングを再現性よく停止させることができる。このため、第３実施例では、第１実施例の優れた効果に加えて、時間制御でエッチングを停止させる場合に比べて製造歩留まりを向上させることができるという効果が得られる。
【００４８】
第１エッチングストッパ層７１の厚さは、コレクタバラスト抵抗層５２と第１サブコレクタ層５１との間のコレクタ電流の流れを妨げない程度まで薄くすることが好ましい。例えば、コレクタバラスト抵抗層５２と第１サブコレクタ層５１との間でトンネル現象が発現する程度の薄さとすることが好ましい。例えば、第１エッチングストッパ層７１の厚さを３０ｎｍ以下にすることが好ましい。逆に、第１エッチングストッパ層７１を薄くし過ぎると、エッチング停止の再現性が低下してしまう。第１エッチングストッパ層７１で再現性よくエッチングを停止させるために、第１エッチングストッパ層７１の厚さを５ｎｍ以上にすることが好ましい。
【００４９】
［第４実施例］
次に、図９を参照して第４実施例によるＨＢＴについて説明する。以下、第１実施例（図３）によるＨＢＴと共通の構成については説明を省略する。
【００５０】
図９は、第４実施例によるＨＢＴの断面図である。第４実施例では、第３実施例（図８）と同様に、第１サブコレクタ層５１とコレクタバラスト抵抗層５２との間に第１エッチングストッパ層７１が配置されている。さらに、第２実施例（図６）と同様に、エミッタ層５６と第１コンタクト層５７との間にスペーサ層６５及びエミッタバラスト抵抗層６６が配置されている。
【００５１】
第４実施例においては、第２実施例と同様にアバランシェ増倍の発生を抑制することができるという優れた効果、及び第３実施例と同様に製造歩留まりを向上させることができるという優れた効果が得られる。
【００５２】
［第５実施例］
次に、図１０から図１２までの図面を参照して第５実施例による高周波電力増幅回路について説明する。以下、第１実施例（図１、図２、図３）によるＨＢＴを内蔵する高周波電力増幅回路と共通の構成については説明を省略する。
【００５３】
図１０は、第５実施例による高周波電力増幅回路のブロック図である。第１実施例（図１）では、初段バイアス回路４６から初段増幅回路４１へのバイアス供給、及び出力段バイアス回路４７から出力段増幅回路４２へのバイアス供給が、それぞれ１系統ずつであった。第５実施例では、初段バイアス回路４６から初段増幅回路４１へのバイアス供給、及び出力段バイアス回路４７から出力段増幅回路４２へのバイアス供給を、それぞれ２系統で行う。
【００５４】
図１１は、第５実施例による高周波電力増幅回路に含まれる出力段増幅回路４２（図１０）の等価回路図である。第５実施例では、第１ヘテロ接合バイポーラトランジスタ４２１（以下、第１ＨＢＴ４２１という。）と第２ヘテロ接合バイポーラトランジスタ４２２（以下、第２ＨＢＴ４２２という。）とがカスコード接続されてカスコード回路を構成している。第２ＨＢＴ４２２のエミッタが接地されており、第２ＨＢＴ４２２のコレクタが第１ＨＢＴ４２１のエミッタに接続されている。第１ＨＢＴ４２１のコレクタに、インダクタ４９を介して電源電圧が供給される。第１ＨＢＴ４２１に、コレクタに接続されたコレクタバラスト抵抗４２１１が内蔵されている。
【００５５】
第１ＨＢＴ４２１と第２ＨＢＴ４２２とからなる１つのカスコード回路が第１実施例の１つのＨＢＴ４２０（図２）に対応する。第１実施例において複数のＨＢＴ４２０が並列に接続されていた。これと同様に、第５実施例では第１ＨＢＴ４２１と第２ＨＢＴ４２２とからなる複数のカスコード回路が並列に接続されている。カスコード回路において、第２ＨＢＴ４２２は主として高周波特性を向上させる役割を持ち、第１ＨＢＴ４２１は主として耐圧を向上させる役割を持つ。
【００５６】
出力段バイアス回路４７から第１バイアス供給系統４７１を介して第２ＨＢＴ４２２のベースにバイアス電圧が印加される。さらに、第２ＨＢＴ４２２のベースには、第１実施例（図２）の場合と同様に、段間整合回路４４からＤＣカットキャパシタ４２５を介して高周波信号が入力される。第２ＨＢＴ４２２はエミッタ接地回路を構成している。第１バイアス供給系統４７１には、第１実施例（図２）の場合と同様に、ベースバラスト抵抗４２６が挿入されている。
【００５７】
出力段バイアス回路４７から第２バイアス供給系統４７２を介して第１ＨＢＴ４２１のベースにバイアス電圧が印加される。第１ＨＢＴ４２１のベースには直流の定電圧が供給されるとともに、第１ＨＢＴ４２１のベースが接地用のキャパシタ４２７を介して交流的に低インピーダンスで接地されている。第１ＨＢＴ４２１はベース接地回路を構成している。第１ＨＢＴ４２１のベースから出力段バイアス回路４７を見たときのインピーダンスは、第２ＨＢＴ４２２のベースから段間整合回路４４を見たときのインピーダンスより十分小さい。例えば、第１ＨＢＴ４２１のベースから出力段バイアス回路４７を見たときのインピーダンスは、第２ＨＢＴ４２２のベースから段間整合回路４４及び出力段バイアス回路４７を見たときのインピーダンスの１／１０以下である。
【００５８】
図１２は、第５実施例による高周波電力増幅回路に含まれる１つのカスコード回路を構成する半導体装置の断面図である。第１実施例（図３）の場合と同様に、基板５０の上に、第１サブコレクタ層５１、コレクタバラスト抵抗層５２、第２サブコレクタ層５３、コレクタ層５４、ベース層５５、エミッタ層５６、第１コンタクト層５７、第２コンタクト層５８、及び第３コンタクト層５９が順番に積層されている。基板５０の面内の第１領域８１の第１サブコレクタ層５１、コレクタバラスト抵抗層５２、第２サブコレクタ層５３、コレクタ層５４、ベース層５５、及びエミッタ層５６が第１ＨＢＴ４２１を構成する。第１領域８１とは異なる第２領域８２の第２サブコレクタ層５３、コレクタ層５４、ベース層５５、及びエミッタ層５６が第２ＨＢＴ４２２を構成する。なお、第２領域８２にも、第１サブコレクタ層５１及びコレクタバラスト抵抗層５２が配置されている。コレクタバラスト抵抗層５２及びそれよりも上の半導体層は、第１領域８１と第２領域８２とで物理的に分離されている。
【００５９】
第１実施例のＨＢＴ４２０（図３）と同様に、第１ＨＢＴ４２１のコレクタ電極６０が第１領域８１の第１サブコレクタ層５１に接続されている。第１ＨＢＴ４２１のベース電極６１が第１領域８１のベース層５５に接続されている。第１ＨＢＴ４２１のエミッタ電極６２が、第１領域８１の第３コンタクト層５９、第２コンタクト層５８、及び第１コンタクト層５７を介してエミッタ層５６に接続されている。これらの接続構成は、第１実施例によるＨＢＴ４２０における接続構成と同様である。
【００６０】
第２ＨＢＴ４２２のコレクタ電極６０が、第２領域８２の第２サブコレクタ層５３に接続されている。第２ＨＢＴ４２２のベース電極６１が、第２領域８２のベース層５５に接続されている。第２ＨＢＴ４２２のエミッタ電極６２が、第２領域８２の第３コンタクト層５９、第２コンタクト層５８、及び第１コンタクト層５７を介してエミッタ層５６に接続されている。
【００６１】
第２ＨＢＴ４２２の第２サブコレクタ層５３にコレクタ電極６０を接続するために、平面視において第２領域８２の第２サブコレクタ層５３がコレクタ層５４の外周よりも外側まで広がっている。第２サブコレクタ層５３の、コレクタ層５４の外周よりも外側まで広がった部分に、第２ＨＢＴ４２２のコレクタ電極６０が配置されている。この構造を実現するために、第２サブコレクタ層５３のエッチング加工時に、コレクタ層５４のエッチング加工時のエッチングマスクとは異なるエッチングマスクを用いる。このため、第１領域８１においても、第２サブコレクタ層５３がコレクタ層５４よりもやや外側まで広がった形状を有することとなる。すなわち、第１ＨＢＴ４２１の第２サブコレクタ層５３とコレクタ層５４との界面に段差が発生する。
【００６２】
第１領域８１の第１サブコレクタ層５１と第２領域８２の第１サブコレクタ層５１とは、アイソレーション部８３により相互に電気的に絶縁されている。アイソレーション部８３は、例えば第１サブコレクタ層５１と基板５０との界面より深い領域までＨまたはＨｅのイオン注入を行うことにより形成される。
【００６３】
相互接続配線８５が、第１ＨＢＴ４２１のエミッタ電極６２と第２ＨＢＴ４２２のコレクタ電極６０とを接続している。これにより、第２ＨＢＴ４２２のコレクタ層５４と、第１ＨＢＴ４２１のエミッタ層５６とが電気的に接続される。
【００６４】
次に、第５実施例の優れた効果について説明する。第５実施例では、第１ＨＢＴ４２１と第２ＨＢＴ４２２とをカスコード接続することにより、高周波特性を向上させ、かつ耐圧を高めることができる。第５実施例に示したカスコード接続においては、第２ＨＢＴ４２２のコレクタエミッタ間の電圧の振幅はほぼ０であり、高周波電圧は実質的に第１ＨＢＴ４２１のエミッタコレクタ間のみに印加される。このため、第１ＨＢＴ４２１でアバランシェ増倍が発生しやすく、第２ＨＢＴ４２２ではアバランシェ増倍は発生しにくい。第５実施例では、アバランシェ増倍が発生しやすい第１ＨＢＴ４２１のコレクタにコレクタバラスト抵抗４２１１が接続されているため、第１ＨＢＴ４２１におけるアバランシェ増倍の発生を抑制することができる。また、コレクタバラスト抵抗４２１１として機能するコレクタバラスト抵抗層５２が第１ＨＢＴ４２１のコレクタ層５４とほぼ重なる位置に配置されているため、第１実施例の場合と同様にチップサイズの増大を抑制することができる。
【００６５】
アバランシェ増倍が発生しにくい第２ＨＢＴ４２２のコレクタにはコレクタバラスト抵抗が接続されないため、出力の低下を防止することができる。
【００６６】
第１ＨＢＴ４２１が配置される第１領域８１と、第２ＨＢＴ４２２が配置される第２領域８２との半導体層の積層構造は同一である。第２領域８２にコレクタバラスト抵抗層５２を残した状態で、第２領域８２にコレクタバラスト抵抗が接続されていない第２ＨＢＴ４２２が形成されている。このため、第２領域８２のコレクタバラスト抵抗層５２を除去する場合と比べて、製造プロセスを簡単化することができる。
【００６７】
［第６実施例］
次に、図１３を参照して第６実施例による高周波電力増幅回路について説明する。以下、第５実施例（図１０、図１１、図１２）による高周波電力増幅回路と共通の構成については説明を省略する。
【００６８】
図１３は、第６実施例による高周波電力増幅回路に含まれる出力段増幅回路４２（図１０）の等価回路図である。第５実施例（図１１）では、第１ＨＢＴ４２１と第２ＨＢＴ４２２とからなる複数のカスコード回路を並列に接続して出力段増幅回路４２を構成した。これに対し、第６実施例では、並列接続された複数の第１ＨＢＴ４２１からなる第１並列回路４２３と、並列接続された複数の第２ＨＢＴ４２２からなる第２並列回路４２４とをカスコード接続して出力段増幅回路４２が構成されている。複数の第１ＨＢＴ４２１のベースに、それぞれベースバラスト抵抗４２６が接続されている。第５実施例（図１１）では複数の第１ＨＢＴ４２１のベースが１つのキャパシタ４２７を介して交流的に接地されていた。第６実施例では、複数の第１ＨＢＴ４２１のベースが、それぞれベース接地用のキャパシタ４２７を介して交流的に低インピーダンスで接地されている。
【００６９】
次に、第６実施例の優れた効果について説明する。第６実施例においても、第５実施例と同様の優れた効果が得られる。第５実施例では、第１ＨＢＴ４２１と第２ＨＢＴ４２２との間に、ＨＢＴ４２０ごとにアイソレーション部８３（図１２）が設けられる。これに対し、第６実施例では、複数の第１ＨＢＴ４２１からなる第１並列回路４２３と、複数の第２ＨＢＴ４２２からなる第２並列回路４２４との間に、１つのアイソレーション部を設ければよい。
［第７実施例］
次に、図１４及び図１５を参照して第７実施例による高周波電力増幅回路について説明する。以下、第５実施例（図１０、図１１、図１２）による高周波電力増幅回路と共通の構成については説明を省略する。
【００７０】
図１４は、第７実施例による高周波電力増幅回路に含まれる出力段増幅回路４２（図１０）の等価回路図である。第５実施例では、複数の第２ＨＢＴ４２２の各々のベースにベースバラスト抵抗４２６が接続されていた。第７実施例では、第２ＨＢＴ４２２のベースにベースバラスト抵抗が接続されておらず、代わりに第２実施例（図５）と同様に、第２ＨＢＴ４２２の各々に、エミッタに接続されたエミッタバラスト抵抗４２２２が内蔵されている。第２ＨＢＴ４２２の各々のエミッタは、エミッタバラスト抵抗４２２２を介して接地されている。さらに、第１ＨＢＴ４２１も、エミッタに接続されたエミッタバラスト抵抗４２１２を内蔵している。このため、第２ＨＢＴ４２２のコレクタは、エミッタバラスト抵抗４２１２を介して第１ＨＢＴ４２１のエミッタに接続され、カスコード回路を構成する。
【００７１】
図１５は、第７実施例による高周波電力増幅回路に含まれる１つのカスコード回路を構成する半導体装置の断面図である。第５実施例によるカスコード回路（図１２）では、エミッタ層５６の上に第１コンタクト層５７が直接配置されていた。第７実施例では、第２実施例（図６）と同様に、エミッタ層５６と第１コンタクト層５７との間に、スペーサ層６５及びエミッタバラスト抵抗層６６が配置されている。
【００７２】
次に、第７実施例の優れた効果について説明する。
第７実施例では、エミッタバラスト抵抗４２１２、４２２２が、それぞれ第１ＨＢＴ４２１及び第２ＨＢＴ４２２の熱暴走を抑制する役割を果たす。また、ベースバラスト抵抗が設けられていないため、第２実施例と同様に、コレクタバラスト抵抗４２１１が持つアバランシェ増倍の発生を抑制する効果が減殺されることがない。
【００７３】
［第８実施例］
次に、図１６を参照して第８実施例による高周波電力増幅回路について説明する。以下、第６実施例（図１３）による高周波電力増幅回路と共通の構成については説明を省略する。
【００７４】
図１６は、第８実施例による高周波電力増幅回路に含まれる出力段増幅回路４２（図１０）の等価回路図である。第６実施例（図１３）では、第２ＨＢＴ４２２の各々のベースにベースバラスト抵抗４２６が接続されていた。これに対し、第８実施例では、第２ＨＢＴ４２２のベースにベースバラスト抵抗が接続されておらず、第２ＨＢＴ４２２が、エミッタに接続されたエミッタバラスト抵抗４２２２を内蔵する。同様に、第１ＨＢＴ４２１の各々のベースにもベースバラスト抵抗が接続されておらず、第１ＨＢＴ４２１が、エミッタに接続されたエミッタバラスト抵抗４２１２を内蔵する。さらに、第１ＨＢＴ４２１は、コレクタに接続されたコレクタバラスト抵抗４２１１を内蔵している。また、ベースバラスト抵抗が接続されていないため、複数の第１ＨＢＴ４２１に対して１つの接地用のキャパシタ４２７が設けられている。
【００７５】
次に、第８実施例の優れた効果について説明する。第８実施例では、ベースバラスト抵抗が配置されていないため、第７実施例（図１４）及び第２実施例（図５）と同様に、コレクタバラスト抵抗４２１１が持つアバランシェ増倍の発生を抑制する効果が減殺されることがない。
【００７６】
［第９実施例］
次に、図１７から図２６までの図面を参照して第９実施例による高周波電力増幅回路について説明する。以下、第５実施例（図１０、図１１、図１２）による高周波電力増幅回路と共通の構成については説明を省略する。
【００７７】
図１７は、第９実施例による高周波電力増幅回路に含まれる１つのカスコード回路を構成する半導体装置の断面図である。第５実施例（図１２）と同様に、基板５０の第１領域８１に第１ＨＢＴ４２１が形成され、第２領域８２に第２ＨＢＴ４２２が形成されており、第１ＨＢＴ４２１と第２ＨＢＴ４２２とがカスコード接続されている。
【００７８】
第５実施例（図１２）では第１サブコレクタ層５１とコレクタバラスト抵抗層５２とが直接接していた。これに対し、第９実施例では、第１サブコレクタ層５１とコレクタバラスト抵抗層５２との間に第３実施例（図８）と同様に第１エッチングストッパ層７１が配置されている。また、第５実施例（図１２）では第２サブコレクタ層５３とコレクタ層５４とが直接接していた。これに対し、第９実施例では、第２サブコレクタ層５３とコレクタ層５４との間に、第２エッチングストッパ層７２が配置されている。第１エッチングストッパ層７１及び第２エッチングストッパ層７２の各々は、Ｓｉのドーピング濃度が５×１０１８ｃｍ−３、ＩｎＰのモル比が０．４８のｎ型ＩｎＧａＰで形成され、その厚さは５ｎｍである。
【００７９】
第１エッチングストッパ層７１は、第３実施例（図８）と同様に、第１サブコレクタ層５１の上面の全域に配置されている。なお、第１ＨＢＴ４２１のコレクタ電極６０が配置される領域には、第１エッチングストッパ層７１に開口が設けられており、コレクタ電極６０が第１サブコレクタ層５１にオーミック接触している。
【００８０】
第２エッチングストッパ層７２は、第２サブコレクタ層５３の上面の全域に配置されている。なお、第２ＨＢＴ４２２のコレクタ電極６０は、第２エッチングストッパ層７２に設けられた開口内に配置されており、第２サブコレクタ層５３にオーミック接触している。
【００８１】
次に、図１８から図２６までの図面を参照して、第９実施例による高周波電力増幅回路に用いられている半導体装置の製造方法について説明する。図１８から図２６までの図面は、カスコード接続された第１ＨＢＴ４２１と第２ＨＢＴ４２２との製造途中段階における断面図である。
【００８２】
図１８に示すように、半絶縁性のＧａＡｓからなる基板５０の上に、第１サブコレクタ層５１、第１エッチングストッパ層７１、コレクタバラスト抵抗層５２、第２サブコレクタ層５３、第２エッチングストッパ層７２、コレクタ層５４、ベース層５５、エミッタ層５６、第１コンタクト層５７、第２コンタクト層５８、第３コンタクト層５９を順番にエピタキシャル成長させる。これらの半導体層の成長には、例えば有機金属気相エピタキシ法を用いることができる。
【００８３】
第１領域８１及び第２領域８２の第３コンタクト層５９の一部の領域の上に、それぞれ第１ＨＢＴ４２１（図１７）のエミッタ電極６２及び第２ＨＢＴ４２２（図１７）のエミッタ電極６２を形成する。これらのエミッタ電極６２は、例えばホトリソグラフィ、蒸着、及びリフトオフにより形成することができる。
【００８４】
図１９に示すように、ホトレジスト（図示せず）をエッチングマスクとして、第３コンタクト層５９、第２コンタクト層５８、及び第１コンタクト層５７の不要な部分をエッチング除去する。このエッチングには、例えば濃度８５重量％のリン酸、濃度３５重量％の過酸化水素水、及び水を体積比で１：２：４０の割合で混合したエッチャントを用いたウェットエッチングを適用することができる。このエッチャントは、ｎ型ＩｎＧａＰからなるエミッタ層５６に対して第３コンタクト層５９から第１コンタクト層５７までの３層を選択的にエッチングするエッチング選択性を有する。
【００８５】
図２０に示すように、エミッタ層５６の所定の領域の上にベース電極６１を形成する。ベース電極６１の形成には、ホトリソグラフィ、蒸着、及びリフトオフを適用することができる。ベース電極６１を形成した後シンタリングを行うことにより、ベース電極６１とベース層５５とをオーミック接触させる。
【００８６】
図２１に示すように、ホトレジスト（図示せず）をエッチングマスクとしてエミッタ層５６の不要な部分をエッチング除去し、ベース層５５を露出させる。エミッタ層５６のエッチングには、例えばエッチャントとして塩酸を用いたウェットエッチングを適用することができる。このエッチャントは、ｐ型ＧａＡｓからなるベース層５５に対してｎ型ＩｎＧａＰからなるエミッタ層５６を選択的にエッチングするエッチング選択性を持つ。
【００８７】
図２２に示すように、エミッタ層５６のエッチング時（図２１）に用いたエッチングマスク（図示せず）をそのまま利用してベース層５５及びコレクタ層５４の不要な部分をエッチング除去する。このエッチングには、第３コンタクト層５９から第１コンタクト層５７までの３層のエッチング（図１９）のときと同一のエッチャントを用いることができる。このエッチャントは、ｎ型ＩｎＧａＰからなる第２エッチングストッパ層７２に対してｎ型ＧａＡｓからなるコレクタ層５４を選択的にエッチングするエッチング選択性を持つ。
【００８８】
図２３に示すように、イオン注入を行うことによりアイソレーション部８３を形成する。アイソレーション部８３を形成するためのイオン種には、例えばＨまたはＨｅを用いることができる。アイソレーション部８３は、第１サブコレクタ層５１と基板５０との界面より深い位置まで達する。
【００８９】
図２４に示すように、第２領域８２の第２エッチングストッパ層７２の上に第２ＨＢＴ４２２のコレクタ電極６０を形成する。コレクタ電極６０は、ホトレジストをエッチングマスクとして用いて第２エッチングストッパ層７２に開口を形成し、この開口内にコレクタ電極６０となる金属層を蒸着した後、リフトオフを行うことにより形成される。
【００９０】
図２５に示すように、ホトレジストをエッチングマスク（図示せず）として、第１領域８１の不要な第２エッチングストッパ層７２を除去し、第２サブコレクタ層５３を露出させる。このエッチングには、塩酸を用いたウェットエッチングを適用することができる。このエッチャントは、ｎ型ＧａＡｓからなる第２サブコレクタ層５３に対してｎ型ＩｎＧａＰからなる第２エッチングストッパ層７２を選択的にエッチングするエッチング選択性を持つ。
【００９１】
図２６に示すように、第２エッチングストッパ層７２のエッチンング時（図２５）に用いたエッチングマスク（図示せず）をそのまま利用して第２サブコレクタ層５３及びコレクタバラスト抵抗層５２の不要な部分をエッチング除去する。このエッチングには、第３コンタクト層５９から第１コンタクト層５７までの３層のエッチング（図１９）に用いたエッチャントと同一のエッチャントを用いることができる。このエッチャントは、ｎ型ＩｎＧａＰからなる第１エッチングストッパ層７１に対してｎ型ＡｌＧａＡｓからなるコレクタバラスト抵抗層５２を選択的にエッチングするエッチング選択性を持つ。
【００９２】
図１７に示すように、第１領域８１に、第１ＨＢＴ４２１のコレクタ電極６０を形成する。コレクタ電極６０は、ホトレジストをエッチングマスクとして用いて第１エッチングストッパ層７１に開口を形成し、この開口内にコレクタ電極６０となる金属層を蒸着した後、リフトオフを行うことにより形成される。
【００９３】
その後、ベースバラスト抵抗４２６（図１１）となる抵抗体の形成、層間絶縁膜の形成、配線の形成、パッシベーション膜の形成、基板５０の薄層化、チップ分離等を行う。
【００９４】
次に、第９実施例の優れた効果について説明する。第９実施例においても、第５実施例と同様に、アバランシェ増倍を抑制し、かつチップサイズの増大を抑制することができる。さらに、第１エッチングストッパ層７１及び第２エッチングストッパ層７２を配置したことにより、エッチング深さの制御性を高めることができる。これにより、歩留まりの向上を図ることができる。
【００９５】
［第１０実施例］
次に、図２７を参照して第１０実施例によるＨＢＴについて説明する。以下、第１実施例によるＨＢＴ（図３）と共通の構成については説明を省略する。
【００９６】
図２７は、第１０実施例によるＨＢＴの断面図である。第１実施例では、コレクタバラスト抵抗層５２を組成が均一なｎ型ＡｌＧａＡｓで構成した。これに対し第１０実施例では、コレクタバラスト抵抗層５２が、第１コレクタバラスト抵抗層５２１、第２コレクタバラスト抵抗層５２２、及び第３コレクタバラスト抵抗層５２３の３層を含む。第１コレクタバラスト抵抗層５２１は第２サブコレクタ層５３に接している。第３コレクタバラスト抵抗層５２３は第１サブコレクタ層５１に接している。第２コレクタバラスト抵抗層５２２は、第１コレクタバラスト抵抗層５２１と第３コレクタバラスト抵抗層５２３との間に配置されている。
【００９７】
第１コレクタバラスト抵抗層５２１、第２コレクタバラスト抵抗層５２２、及び第３コレクタバラスト抵抗層５２３は、いずれもＳｉのドーピング濃度が１×１０１７ｃｍ−３のｎ型ＡｌＧａＡｓで形成されている。第３コレクタバラスト抵抗層５２３のＡｌＡｓのモル比は下から上方に向かって０から０．３３に変化している。第２コレクタバラスト抵抗層５２２のＡｌＡｓのモル比は０．３３で一定ある。第１コレクタバラスト抵抗層５２１のＡｌＡｓのモル比は下から上方に向かって０．３３から０に変化している。第１コレクタバラスト抵抗層５２１及び第３コレクタバラスト抵抗層５２３の厚さは５０ｎｍであり、第２コレクタバラスト抵抗層５２２の厚さは２００ｎｍである。
【００９８】
次に、第１０実施例の優れた効果について説明する。第１０実施例では、第１実施例の優れた効果に加えて、第１サブコレクタ層５１とコレクタバラスト抵抗層５２との界面における伝導帯下端のエネルギの不連続を無くすことができるという効果が得られる。さらに、コレクタバラスト抵抗層５２と第２サブコレクタ層５３との界面における伝導帯下端のエネルギの不連続を無くすことができるという効果が得られる。これにより、電子に対する不要なポテンシャル障壁の発生を抑制することができる。
【００９９】
次に、第１０実施例の変形例について説明する。
第１０実施例では第１コレクタバラスト抵抗層５２１、第２コレクタバラスト抵抗層５２２、及び第３コレクタバラスト抵抗層５２３のＳｉドーピング濃度を同一にしたが、必ずしも同一である必要はない。３層からなるコレクタバラスト抵抗層５２をコレクタバラスト抵抗として機能させるために、これら３層のＳｉドーピング濃度を１×１０１８ｃｍ−３以下にすることが好ましい。
【０１００】
また、第１０実施例では、第２コレクタバラスト抵抗層５２２のＡｌＡｓのモル比を０．３３としたが、ＡｌＡｓのモル比を０．４３以下にするとよい。この場合、第３コレクタバラスト抵抗層５２３と第２コレクタバラスト抵抗層５２２との界面における第３コレクタバラスト抵抗層５２３のＡｌＡｓのモル比は、第２コレクタバラスト抵抗層５２２のＡｌＡｓのモル比と同一にするとよい。同様に、第１コレクタバラスト抵抗層５２１と第２コレクタバラスト抵抗層５２２との界面における第１コレクタバラスト抵抗層５２１のＡｌＡｓのモル比は、第２コレクタバラスト抵抗層５２２のＡｌＡｓのモル比と同一にするとよい。
【０１０１】
次に、図２８を参照して、第１０実施例のさらに他の変形例について説明する。
図２８は、第１０実施例の本変形例によるＨＢＴの断面図である。第１０実施例では、コレクタバラスト抵抗層５２が、第１コレクタバラスト抵抗層５２１、第２コレクタバラスト抵抗層５２２、及び第３コレクタバラスト抵抗層５２３の３層で構成されていた。これに対し本変形例では、第３コレクタバラスト抵抗層５２３（図２７）が省略されており、第２コレクタバラスト抵抗層５２２が第１サブコレクタ層５１に直接接している。
【０１０２】
本変形例においては、第１０実施例と同様に、コレクタバラスト抵抗層５２と第２サブコレクタ層５３との界面において、伝導帯下端にエネルギの不連続が発生しなくなるという効果が得られる。なお、第１サブコレクタ層５１とコレクタバラスト抵抗層５２との界面においては、伝導帯下端にエネルギの不連続が発生する。ただし、第２コレクタバラスト抵抗層５２２の電子親和力が第１サブコレクタ層５１の電子親和力より小さいため、両者の界面にコレクタバラスト抵抗層５２から第１サブコレクタ層５１に向かう電子に対するポテンシャル障壁は低い。このため、本変形例においても、電子に対する不要なポテンシャル障壁の発生を抑制するという十分な効果が得られる。
【０１０３】
［第１１実施例］
次に、図２９を参照して第１１実施例による半導体装置について説明する。以下、第５実施例による半導体装置（図１０、図１１、図１２）と共通の構成については説明を省略する。
【０１０４】
図２９は、第１１実施例による半導体装置の断面図である。第５実施例（図１２）の場合と同様に、相互にカスコード接続された第１ＨＢＴ４２１及び第２ＨＢＴ４２２が基板５０の上に配置されている。第５実施例では、コレクタバラスト抵抗層５２を組成が均一なｎ型ＡｌＧａＡｓで構成した。これに対し第１１実施例では第１０実施例（図２７）と同様に、厚さ方向に組成が変化する第１コレクタバラスト抵抗層５２１、組成が均一な第２コレクタバラスト抵抗層５２２、及び厚さ方向に組成が変化する第３コレクタバラスト抵抗層５２３を含む。第３コレクタバラスト抵抗層５２３は最も基板５０側（下側）に配置され、第２コレクタバラスト抵抗層５２２は第３コレクタバラスト抵抗層５２３と第１コレクタバラスト抵抗層５２１との間に配置されている。
【０１０５】
第１コレクタバラスト抵抗層５２１、第２コレクタバラスト抵抗層５２２、及び第３コレクタバラスト抵抗層５２３の組成、ドーピング濃度、厚さは、第１０実施例のこれらの層の組成、ドーピング濃度、厚さと同一である。
【０１０６】
次に、第１１実施例の優れた効果について説明する。第１１実施例では第１０実施例と同様に、電子に対する不要なポテンシャル障壁の発生を抑制することができる。
【０１０７】
次に、図３０を参照して第１１実施例の変形例による半導体装置について説明する。
図３０は、第１１実施例の本変形例による半導体装置の断面図である。本変形例では、図２８に示した第１０実施例の変形例と同様に、コレクタバラスト抵抗層５２が第１コレクタバラスト抵抗層５２１と第２コレクタバラスト抵抗層５２２との２層で構成されている。第１１実施例の第３コレクタバラスト抵抗層５２３（図２９）は設けられていない。
【０１０８】
本変形例においても図２８に示した第１０実施例の変形例と同様に、電子に対する不要なポテンシャル障壁の発生を抑制するという十分な効果が得られる。
【０１０９】
［第１２実施例］
次に、図３１を参照して第１２実施例による高周波電力増幅回路について説明する。以下、第６実施例による高周波電力増幅回路（図１３）と共通の構成については説明を省略する。
【０１１０】
図３１は、第１２実施例による高周波電力増幅回路に含まれる出力段増幅回路の等価回路図である。第６実施例（図１３）では、第１ＨＢＴ４２１の各々のベースが接地用のキャパシタ４２７を介して交流的に低インピーダンスで接地されていた。第１２実施例では、第１ＨＢＴ４２１のベースが、それぞれベースキャパシタ４２８を介して接地されている。第１ＨＢＴ４２１のベースからグランド側を見たインピーダンスは、第２ＨＢＴ４２２のベースから高周波信号の入力側を見たインピーダンスとほぼ等しい。また、第６実施例（図１３）では、第２ＨＢＴ４２２にコレクタバラスト抵抗が内蔵されていなかったが、第１２実施例では、第２ＨＢＴ４２２にもコレクタバラスト抵抗４２２１が内蔵されている。
【０１１１】
第２ＨＢＴ４２２がコレクタバラスト抵抗４２２１を内蔵するようにするためには、例えば図１２において、第２ＨＢＴ４２２のコレクタ電極６０を第１ＨＢＴ４２１のコレクタ電極６０と同様に第１サブコレクタ層５１に接続すればよい。
【０１１２】
次に、第１２実施例の優れた効果について説明する。
第１ＨＢＴ４２１のベースからグランド側を見たインピーダンスを、第２ＨＢＴ４２２のベースから高周波信号の入力側を見たインピーダンスとほぼ等しくすると、第１ＨＢＴ４２１と第２ＨＢＴ４２２とはほぼ同様の増幅動作を行う。このため、第１ＨＢＴ４２１のコレクタエミッタ間電圧と、第２ＨＢＴ４２２のコレクタエミッタ間電圧とがほぼ等しくなる。その結果、第１実施例（図２）の出力段増幅回路と比べて出力電圧を約２倍に高めることができる。
【０１１３】
また、第１ＨＢＴ４２１及び第２ＨＢＴ４２２に、それぞれコレクタバラスト抵抗４２１１、４２２１が内蔵されているため、チップの増大を抑制し、かつアバランシェ増倍の発生を抑制することができる。
【０１１４】
［第１３実施例］
次に、図３２を参照して第１３実施例による高周波電力増幅回路について説明する。以下、第８実施例による高周波電力増幅回路（図１６）と共通の構成については説明を省略する。
【０１１５】
図３２は、第１３実施例による高周波電力増幅回路に含まれる出力段増幅回路の等価回路図である。第８実施例（図１６）では、第１ＨＢＴ４２１のベースが１つの接地用のキャパシタ４２７を介して交流的に低インピーダンスで接地されていた。第１３実施例では、第１ＨＢＴ４２１のベースが、１つのベースキャパシタ４２８を介して接地されている。第１ＨＢＴ４２１のベースからグランド側を見たインピーダンスは、第１２実施例の場合と同様に、第２ＨＢＴ４２２のベースから高周波信号の入力側を見たインピーダンスとほぼ等しい。また、第８実施例（図１６）では、第２ＨＢＴ４２２にコレクタバラスト抵抗が内蔵されていなかったが、第１３実施例では、第２ＨＢＴ４２２にもコレクタバラスト抵抗４２２１が内蔵されている。
【０１１６】
次に、第１３実施例の優れた効果について説明する。第１３実施例においても第１２実施例と同様に、出力電圧を高めることができる。さらに、第１ＨＢＴ４２１及び第２ＨＢＴ４２２に、それぞれコレクタバラスト抵抗４２１１、４２２１が内蔵されているため、チップの増大を抑制し、かつアバランシェ増倍の発生を抑制することができる。
【０１１７】
上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【０１１８】
４０  高周波電力増幅器
４１  初段増幅回路
４２  出力段増幅回路
４３  入力整合回路
４４  段間整合回路
４５  出力整合回路
４６  初段バイアス回路
４７  出力段バイアス回路
４８、４９  インダクタ
５０  基板
５１  第１サブコレクタ層
５２  コレクタバラスト抵抗層
５３  第２サブコレクタ層
５４  コレクタ層
５５  ベース層
５６  エミッタ層
５７  第１コンタクト層
５８  第２コンタクト層
５９  第３コンタクト層
６０  コレクタ電極
６１  ベース電極
６２  エミッタ電極
６５  スペーサ層
６６  エミッタバラスト抵抗層
６６Ａ  第１エミッタバラスト抵抗層
６６Ｂ  第２エミッタバラスト抵抗層
６６Ｃ  第３エミッタバラスト抵抗層
７１  第１エッチングストッパ層
７２  第２エッチングストッパ層
８１  第１領域
８２  第２領域
８３  アイソレーション部
８５  相互接続配線
４２０  ＨＢＴ
４２１  第１ヘテロ接合バイポーラトランジスタ（第１ＨＢＴ）
４２２  第２ヘテロ接合バイポーラトランジスタ（第２ＨＢＴ）
４２３  第１ＨＢＴの並列回路
４２４  第２ＨＢＴの並列回路
４２５  ＤＣカットキャパシタ
４２６  ベースバラスト抵抗
４２７  接地用のキャパシタ
４２８  ベースキャパシタ
４７１  第１バイアス供給系統
４７２  第２バイアス供給系統
５２１  第１コレクタバラスト抵抗層
５２２  第２コレクタバラスト抵抗層
５２３  第３コレクタバラスト抵抗層
４２０１  コレクタバラスト抵抗
４２０２  エミッタバラスト抵抗
４２１１  コレクタバラスト抵抗
４２１２  エミッタバラスト抵抗
４２２１  コレクタバラスト抵抗
４２２２  エミッタバラスト抵抗
ＲＦｉｎ  高周波信号入力端子
Ｖｂｉａｓ１  初段バイアス制御端子
Ｖｂｉａｓ２  出力段バイアス制御端子
Ｖｂａｔ  バイアス回路用電源電圧供給端子
ＲＦｏｕｔ  高周波信号出力端子
Ｖｃｃ１  初段増幅回路用電源電圧供給端子
Ｖｃｃ２  出力段増幅回路用電源電圧供給端子
【図１】
2020031191.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2020031191.tif 000007
【図６】
2020031191.tif 000008
【図７】
2020031191.tif 000009
【図８】
2020031191.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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