(57)【要約】【課題】電気的特性の向上を図ることができる集積回路装置を提供することである。【解決手段】実施形態の集積回路装置は、第１配線と、第２配線と、第１半導体部分と、第２半導体部分と、第３半導体部分と、絶縁膜と、電極とを備えている。前記第３半導体部分は、前記第１半導体部分と前記第２半導体部分との間に設けられている。前記電極は、第１電極部分と、第２電極部分とを有する。前記第１電極部分は、前記絶縁膜を間に挟んで前記第３半導体部分の一部上に設けられている。前記第２電極部分は、前記第１電極部分と電気的に接続し前記第１電極部分に対して前記第２半導体部分の近くに位置し、前記絶縁膜を間に挟んで前記第３半導体部分の別の一部上に設けられている。前記第２電極部分は、窒素、酸素、炭素、およびシリコンのうち少なくとも一つの濃度が前記第１電極部分とは異なる。【選択図】図４
2020031197.tif 000002
【特許請求の範囲】
【請求項１】
第１配線と、
第２配線と、
前記第１配線に電気的に接続され、第１導電形である第１半導体部分と、
前記第２配線に電気的に接続され、前記第１導電形である第２半導体部分と、
前記第１半導体部分と前記第２半導体部分との間に設けられ、第２導電形である第３半導体部分と、
前記第１半導体部分の少なくとも一部、前記第２半導体部分の少なくとも一部、および前記第３半導体部分上に設けられた絶縁膜と、
前記絶縁膜を間に挟んで前記第３半導体部分の一部上に設けられた第１電極部分と、前記第１電極部分と電気的に接続し前記第１電極部分に対して前記第２半導体部分の近くに位置し、前記絶縁膜を間に挟んで前記第３半導体部分の別の一部上に設けられ、窒素、酸素、炭素、およびシリコンのうち少なくとも一つの濃度が前記第１電極部分とは異なる第２電極部分とを有した電極と、
を備えた集積回路装置。
【請求項２】
前記第１電極部分および前記第２電極部分は、タンタルを含み、
前記第２電極部分は、前記第１電極部分と比べて窒素濃度が高い、
請求項１に記載の集積回路装置。
【請求項３】
前記第１電極部分および前記第２電極部分は、タングステン、チタン、およびモリブデンのうち少なくとも一つを含み、
前記第２電極部分は、前記第１電極部分と比べて窒素濃度が高い、
請求項１に記載の集積回路装置。
【請求項４】
前記第２電極部分は、前記第１半導体部分から前記第２半導体部分に向かう第１方向とは略直交した第２方向において、前記第２半導体部分とは重ならない、
請求項１に記載の集積回路装置。
【請求項５】
前記絶縁膜は、前記第３半導体部分上に設けられた第１絶縁部分と、前記第２半導体部分上に設けられた第２絶縁部分とを含み、
前記第２絶縁部分は、前記第１絶縁部分と比べて窒素濃度が高い、
請求項１に記載の集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、集積回路装置に関する。
【背景技術】
【０００２】
２つの配線の間にスイッチング素子が設けられた集積回路装置が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８８８５３８９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、電気的特性の向上を図ることができる集積回路装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の集積回路装置は、第１配線と、第２配線と、第１半導体部分と、第２半導体部分と、第３半導体部分と、絶縁膜と、電極とを備えている。前記第１半導体部分は、前記第１配線に電気的に接続され、第１導電形である。前記第２半導体部分は、前記第２配線に電気的に接続され、前記第１導電形である。前記第３半導体部分は、前記第１半導体部分と前記第２半導体部分との間に設けられ、第２導電形である。前記絶縁膜は、前記第１半導体部分の少なくとも一部、前記第２半導体部分の少なくとも一部、および前記第３半導体部分上に設けられている。前記電極は、第１電極部分と、第２電極部分とを有する。前記第１電極部分は、前記絶縁膜を間に挟んで前記第３半導体部分の一部上に設けられている。前記第２電極部分は、前記第１電極部分と電気的に接続し前記第１電極部分に対して前記第２半導体部分の近くに位置し、前記絶縁膜を間に挟んで前記第３半導体部分の別の一部上に設けられている。前記第２電極部分は、窒素、酸素、炭素、およびシリコンのうち少なくとも一つの濃度が前記第１電極部分とは異なる。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の集積回路装置を示す斜視図。
【図２】第１の実施形態の縦型ＴＦＴとその周囲の構造を示す斜視図。
【図３】第１の実施形態の縦型ＴＦＴの断面および不純物プロファイルを示す図。
【図４】第１の実施形態の縦型ＴＦＴを示す断面図。
【図５Ａ】第１の実施形態の集積回路装置の製造方法を示す断面図。
【図５Ｂ】第１の実施形態の集積回路装置の製造方法を示す断面図。
【図５Ｃ】第１の実施形態の集積回路装置の製造方法を示す断面図。
【図５Ｄ】第１の実施形態の集積回路装置の製造方法を示す断面図。
【図５Ｅ】第１の実施形態の集積回路装置の製造方法を示す断面図。
【図５Ｆ】第１の実施形態の集積回路装置の製造方法を示す断面図。
【図６】第１の実施形態の縦型ＴＦＴの動作を説明するための断面図。
【図７】第２の実施形態の縦型ＴＦＴを示す断面図。
【図８】第２の実施形態の集積回路装置の製造方法を示す断面図。
【図９】第３の実施形態の縦型ＴＦＴを示す断面図。
【図１０】実施形態の第１元素と第２元素の組み合わせの例を示す図。
【図１１】実施形態の第３元素と第４元素の組み合わせの例を示す図。
【発明を実施するための形態】
【０００７】
以下、実施形態の集積回路装置を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。
【０００８】
本明細書において「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。すなわち「接続」とは、２つの部材が直接に接する場合に限定されず、２つの部材の間に別の部材が介在する場合も含む。本明細書において「重なる」および「面する」とは、２つの部材が直接に向かい合うことに限定されず、２つの部材の間に別の部材が存在する場合も含む。また、「重なる」および「面する」とは、２つの部材のそれぞれ一部同士が向かい合う場合も含む。また、「ＸＸ上に設けられ」（ＸＸは任意の要素）とは、ＸＸに対して重力方向の上方に設けられたことを意味するものではない。
【０００９】
また先に、＋Ｘ方向、−Ｘ方向、＋Ｙ方向、−Ｙ方向、＋Ｚ方向、および−Ｚ方向について定義する。＋Ｘ方向は、後述する１つのゲート電極１４（第１ゲート電極１４Ａ）からシリコン部材１３に向かう方向である（図２参照）。＋Ｘ方向は、「第２方向」の一例である。−Ｘ方向は、＋Ｘ方向とは反対方向である。＋Ｘ方向と−Ｘ方向とを区別しない場合は、単に「Ｘ方向」と称する。＋Ｙ方向および−Ｙ方向は、Ｘ方向とは交差する（例えば略直交する）方向である。＋Ｙ方向と−Ｙ方向とは、互いに反対方向である。＋Ｙ方向と−Ｙ方向とを区別しない場合は、単に「Ｙ方向」と称する。＋Ｙ方向は、「第３方向」の一例である。＋Ｚ方向および−Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば略直交する）方向である。＋Ｚ方向は、後述する第１半導体部分４１から第２半導体部分４２に向かう方向である（図２参照）。＋Ｚ方向は、「第１方向」の一例である。−Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と−Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。本明細書では、「＋Ｚ方向」を「上」、「−Ｚ方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。
【００１０】
（第１の実施形態）
図１から図６を参照し、第１の実施形態の集積回路装置１について説明する。集積回路装置１は、例えば、抵抗変化型の半導体記憶装置である。ただし、本明細書でいう「集積回路装置」は、抵抗変化型以外の半導体記憶装置でもよく、また記憶装置とは異なる装置でもよい。
【００１１】
図１は、本実施形態の集積回路装置１を示す斜視図である。図１では、いくつかの絶縁膜およびコンタクト２４（後述）の図示が省略されている。集積回路装置１は、例えば、シリコン基板１０、層間絶縁膜１１、複数のグローバルビット線１２、複数のシリコン部材１３、複数のゲート電極１４、複数のゲート絶縁膜１５、複数のローカルビット線１６、複数のワード線１７、複数の抵抗変化膜１８、および複数の層間絶縁膜１９（図２参照）を備えている。
【００１２】
シリコン基板１０は、Ｘ方  向およびＹ方向に沿う板状に形成されている。シリコン基板１０は、「基板」の一例である。層間絶縁膜１１は、シリコン基板１０上に設けられている。層間絶縁膜１１は、例えば、シリコン酸化物（ＳｉＯ）により形成されている。シリコン基板１０の上層部分および層間絶縁膜１１の下層部分には、ＣＭＯＳトランジスタなどの回路素子（不図示）が形成されている。層間絶縁膜１１の内部には、配線およびビアなどの導電部材（不図示）が形成されている。これにより、シリコン基板１０および層間絶縁膜１１の内部には、駆動回路が形成されている。
【００１３】
複数のグローバルビット線１２は、例えば、層間絶縁膜１１上に設けられている。グローバルビット線１２は、例えばタングステン（Ｗ）のような導電性材料により形成されている。グローバルビット線１２は、「第１配線」の一例である。複数のグローバルビット線１２は、Ｙ方向で間隔を空けて配置され、互いに略平行にＸ方向に延びている。「グローバルビット線１２がＸ方向に延びる」とは、Ｘ方向におけるグローバルビット線１２の長さが、Ｙ方向およびＺ方向におけるグローバルビット線１２の寸法よりも大きいことを意味する。この定義は、他の構成要素および他の方向についても同様である。
【００１４】
複数のシリコン部材１３は、複数のグローバルビット線１２の上方に設けられている。各シリコン部材１３は、Ｚ方向を長手方向とした略直方体状に形成されている。複数のシリコン部材１３は、Ｘ方向およびＹ方向で間隔を空けてマトリクス状に配列されている。シリコン部材１３の下端１３ａとグローバルビット線１２との間には、例えばチタン窒化物（ＴｉＮ）により形成されたバリアメタル層２２（図２参照）が設けられている。シリコン部材１３の下端１３ａは、バリアメタル層２２を介してグローバルビット線１２に接続されている。例えば、Ｘ方向に配列された複数のシリコン部材１３の下端１３ａは、１本のグローバルビット線１２に共通接続されている。
【００１５】
複数のゲート電極１４は、１つのシリコン部材１３に対して、−Ｘ方向側に位置した第１ゲート電極１４Ａと、＋Ｘ方向側に位置した第２ゲート電極１４Ｂとを含む。以下の説明では、第１ゲート電極１４Ａと第２ゲート電極１４Ｂとを区別しない場合は、単に「ゲート電極１４」と称する。ゲート電極１４は、「電極」の一例である。各ゲート電極１４は、Ｙ方向に延びており、Ｙ方向に配列された複数のシリコン部材１３に面する。
【００１６】
複数のゲート絶縁膜１５は、第１ゲート電極１４Ａとシリコン部材１３との間に設けられた第１ゲート絶縁膜１５Ａと、第２ゲート電極１４Ｂとシリコン部材１３との間に設けられた第２ゲート絶縁膜１５Ｂとを含む。以下の説明では、第１ゲート絶縁膜１５Ａと第２ゲート絶縁膜１５Ｂとを区別しない場合は、単に「ゲート絶縁膜１５」と称する。ゲート絶縁膜１５は、「第１絶縁膜」の一例である。ゲート絶縁膜１５は、例えば、シリコン酸化物（ＳｉＯ２）などにより形成されている。各ゲート絶縁膜１５は、Ｙ方向に延びており、Ｙ方向に配列された複数のシリコン部材１３に面する。
【００１７】
本実施形態では、１つのシリコン部材１３と、このシリコン部材１３を挟む一対のゲート電極１４Ａ，１４Ｂと、これらシリコン部材１３とゲート電極１４Ａ，１４Ｂとの間に設けられたゲート絶縁膜１５Ａ，１５Ｂとにより、１つのｎチャネル形の縦型ＴＦＴ（Thin Film Transistor）３１が形成されている。縦型ＴＦＴ３１は、グローバルビット線１２と後述するローカルビット線１６との間で電流の導通および遮断を切り替えるスイッチング素子である。なお、縦型ＴＦＴ３１は、上記構成に代えて、１つのシリコン部材１３と、１つのゲート電極１４Ａと、１つのゲート絶縁膜１５Ａとにより形成されてもよい。縦型ＴＦＴ３１の構成については詳しく後述する。
【００１８】
複数のローカルビット線１６は、複数のシリコン部材１３の上方に設けられている。ローカルビット線１６は、例えばチタン窒化物のような導電性材料により形成されている。ローカルビット線１６は、「第２配線」の一例である。複数のローカルビット線１６は、Ｘ方向およびＹ方向で間隔を空けたマトリクス状に配列され、それぞれシリコン部材１３の直上域に位置する。各ローカルビット線１６は、例えば略四角形柱に形成され、Ｚ方向に延びている。ローカルビット線１６とシリコン部材１３との間には、例えばチタン窒化物により形成されたバリアメタル層２３と、例えばタングステンにより形成されたコンタクト２４とが設けられている（図５Ｆ参照）。ローカルビット線１６は、バリアメタル層２３およびコンタクト２４を介してシリコン部材１３の上端１３ｂに接続されている。
【００１９】
複数のワード線１７は、Ｘ方向に配列された複数のローカルビット線１６の間に設けられている。Ｘ方向で隣り合う２つのローカルビット線１６の間に配置された複数のワード線１７は、Ｚ方向で間隔を空けて配置され、互いに略平行にＹ方向に延びている。ワード線１７は、例えばチタン窒化物のような導電性材料により形成されている。ワード線１７は、「第３配線」の一例である。
【００２０】
抵抗変化膜１８は、ローカルビット線１６と、複数のワード線１７との間に設けられている。抵抗変化膜１８は、印加される電圧または電流によってバンド構造が変化し、抵抗状態が変化する。これにより、ローカルビット線１６とワード線１７との交差部分には、抵抗変化膜１８を介してメモリセルＭＣが形成されている。メモリセルＭＣは、Ｘ方向、Ｙ方向、およびＺ方向で間隔を空けた三次元のマトリクス状に配列されている。集積回路装置１は、各メモリセルＭＣの抵抗状態を変化させることで情報を記憶する。
【００２１】
Ｚ方向に配列された複数のワード線１７の間には、複数の層間絶縁膜１９（図２参照）が設けられている。層間絶縁膜１９は、例えば、シリコン酸化物により形成されている。層間絶縁膜１９は、「第２絶縁膜」の一例である。複数のワード線１７と複数の層間絶縁膜１９とは、Ｚ方向で交互に積層されている。これにより、集積回路装置１には、複数のワード線１７および複数の層間絶縁膜１９を含む積層体ＬＢが形成されている。
【００２２】
次に、本実施形態の縦型ＴＦＴ３１の各部の構成について詳しく説明する。
図２は、縦型ＴＦＴ３１とその周囲の構造を示す斜視図である。図２でもいくつかの絶縁膜およびコンタクト２４の図示が省略されている。
【００２３】
まず、シリコン部材１３について説明する。
シリコン部材１３は、例えば、第１半導体部分４１、第２半導体部分４２、および第３半導体部分４３を有する。
【００２４】
第１半導体部分４１は、シリコン部材１３においてローカルビット線１６に対してグローバルビット線１２側に位置するシリコン部材１３の下端１３ａを含む。第１半導体部分４１は、例えばバリアメタル層２２を介してグローバルビット線１２に接続されている。第１半導体部分４１は、ドナーとなる不純物を含み、ｎ形（例えばｎ＋形）の導電形を持つ。ｎ形は、「第１導電形」の一例である。「ドナー」とは、４価元素よりも価電子数が多い元素であり、例えば５価元素である。本実施形態では、ドナーとしてリン（Ｐ）が用いられた例について説明する。
【００２５】
第２半導体部分４２は、シリコン部材１３においてグローバルビット線１２に対してローカルビット線１６側に位置するシリコン部材１３の上端１３ｂを含む。第２半導体部分４２は、例えばバリアメタル層２３およびコンタクト２４（図５Ｆ参照）を介してローカルビット線１６に接続されている。第２半導体部分４２は、ドナーとなる不純物を含み、ｎ形（例えばｎ＋形）の導電形を持つ。
【００２６】
第３半導体部分４３は、Ｚ方向において、第１半導体部分４１と第２半導体部分４２との間に設けられている。第３半導体部分４３の下部は、第１半導体部分４１に繋がっている。第３半導体部分４３の上部は、第２半導体部分４２に繋がっている。第３半導体部分４３は、アクセプタとなる不純物を含み、ｐ形（例えばｐ−形）の導電形を持つ。ｐ形は、「第２導電形」の一例である。「アクセプタ」とは、４価元素よりも価電子数が少ない元素であり、例えば３価元素である。本実施形態では、アクセプタとしてボロン（Ｂ）が用いられた例について説明する。
【００２７】
図３は、本実施形態の縦型ＴＦＴ３１の断面および不純物プロファイルを示す図である。図３中の不純物プロファイルでは、縦軸がＺ方向の位置を示し、横軸が不純物濃度を示す。本明細書では、ドナーの濃度とアクセプタの濃度との大小関係により、第３半導体部分４３と第１半導体部分４１との境界ｂ１、および第３半導体部分４３と第２半導体部分４２との境界ｂ２を定義する。すなわち、ドナーとなるリンの濃度プロファイルＰ１と、アクセプタとなるボロンの濃度プロファイルＰ２とが交差するＺ方向の位置Ｆ１，Ｆ２が、第３半導体部分４３と第１半導体部分４１との境界ｂ１、および第３半導体部分４３と第２半導体部分４２との境界ｂ２にそれぞれ該当する。言い換えると、シリコン部材１３のなかで、ボロンの濃度よりもリンの濃度が高い部分が、第１半導体部分４１および第２半導体部分４２である。一方で、シリコン部材１３のなかで、リンの濃度よりもボロンの濃度が高い部分が、第３半導体部分４３である。本実施形態では、Ｚ方向における第２半導体部分４２の厚さｔ２は、Ｚ方向における第１半導体部分４１の厚さｔ１よりも薄い。
【００２８】
次に、ゲート絶縁膜１５について説明する。
図４は、本実施形態の縦型ＴＦＴ３１を示す断面図である。ゲート絶縁膜１５は、シリコン部材１３の−Ｘ方向側の側面または＋Ｘ方向側の側面と隣り合う。ゲート絶縁膜１５は、第１半導体部分４１の少なくとも一部、第２半導体部分４２の少なくとも一部、および第３半導体部分４３上に設けられている。ゲート絶縁膜１５は、Ｘ方向で、第１半導体部分４１の少なくとも一部、第２半導体部分４２の少なくとも一部、および第３半導体部分４３に面して、これら第１から第３の半導体部分４１，４２，４３に接している。
【００２９】
次に、ゲート電極１４について説明する。
ゲート電極１４は、ゲート絶縁膜１５の−Ｘ方向側の側面または＋Ｘ方向側の側面と隣り合う。ゲート電極１４は、第１電極部分５１と、第２電極部分５２とを含む。第１電極部分５１および第２電極部分５２は、Ｙ方向に延びている。
【００３０】
第１電極部分５１は、Ｘ方向で、ゲート絶縁膜１５を間に挟んで第３半導体部分４３の一部（第３半導体部分４３の第１部分４３ａ）と重なる。本実施形態では、第１電極部分５１は、ゲート電極１４のなかで上部以外の部分を形成し、ゲート絶縁膜１５を間に挟んで第３半導体部分４３の一部および第１半導体部分４１の少なくとも一部と重なる。すなわち、第１電極部分５１は、ゲート絶縁膜１５を間に挟んで第３半導体部分４３の一部および第１半導体部分４１の少なくとも一部上に設けられている。第１電極部分５１とグローバルビット線１２との間には、絶縁膜２６が設けられている。絶縁膜２６は、Ｘ方向で第１半導体部分４１の一部と重なる。絶縁膜２６が設けられることで、第１電極部分５１とグローバルビット線１２との間に絶縁距離が確保されている。
【００３１】
第１電極部分５１は、第１元素により形成されている。本実施形態では、第１電極部分５１は、第１元素の一例であるタンタル（Ｔａ）により形成されている。
【００３２】
第２電極部分５２は、第１電極部分５１のＺ方向上方に設けられ、第１電極部分５１と電気的に接続されている。第２電極部分５２は、第１電極部分５１と比べて、第２半導体部分４２のＺ方向の近くに位置する。第２電極部分５２は、ゲート電極１４の上部を形成している。第２電極部分５２は、Ｚ方向で第１電極部分５１と連続して設けられ、第１電極部分５１と繋がっている。「第２電極部分５２が第１電極部分５１と繋がる」とは、第１電極部分５１と第２電極部分５２との間に絶縁膜が存在しないことを意味する。第２電極部分５２は、Ｘ方向で、ゲート絶縁膜１５を間に挟んで第３半導体部分４３の別の一部（第３半導体部分４３の第２部分４３ｂ）と重なる。すなわち、第２電極部分５２は、ゲート絶縁膜１５を間に挟んで第３半導体部分４３の別の一部上に設けられている。第２部分４３ｂは、第２半導体部分４２と繋がる第３半導体部分４３の上端部である。
【００３３】
本実施形態では、第２電極部分５２は、Ｘ方向で、第２半導体部分４２とは重ならない。すなわち、第２電極部分５２の上端５２ａは、Ｚ方向において、第３半導体部分４３と第２半導体部分４２との境界ｂ２と略同じ位置か、境界ｂ２よりも下方に位置する。
【００３４】
第２電極部分５２は、第１電極部分５１を形成する第１元素に加えて、窒素（Ｎ）、酸素（Ｏ）、炭素（Ｃ）、およびシリコン（Ｓｉ）のうち少なくとも一つを含む。すなわち、第２電極部分５２は、第１元素に対して、窒素、酸素、炭素、およびシリコンのうち少なくとも一つが結合することで生成された組成物（化合物）により形成されている。別の表現によれば、第２電極部分５２は、窒素、酸素、炭素、およびシリコンのうち少なくとも一つの濃度が第１電極部分５１よりも高い。
【００３５】
本実施形態では、縦型ＴＦＴ３１は、ｎチャネル形のトランジスタである。この場合、第２電極部分５２は、窒素、酸素、炭素、およびシリコンのうち第１元素と結合することで第１元素よりも仕事関数が低い組成物を形成する第２元素を含む。例えば、第１元素がタンタルである場合、第２元素の一例は、窒素である。この場合、第２電極部分５２は、タンタル窒化物（ＴａＮ）により形成される。
【００３６】
本実施形態では、Ｚ方向における第２電極部分５２の長さＬ２は、Ｚ方向における第１電極部分５１の長さＬ１よりも短い。例えば、Ｚ方向における第２電極部分５２の長さＬ２は、Ｚ方向における第１電極部分５１の長さＬ１の半分以下である。一方で、Ｚ方向における第２電極部分５２の長さＬ２は、Ｘ方向における第２電極部分５２の厚さｔ３よりも大きい。Ｚ方向における第２電極部分５２の長さＬ２は、例えば２０ｎｍ以上である。
【００３７】
次に、集積回路装置１の製造方法の一例について、縦型ＴＦＴ３１の形成方法を中心に説明する。図５Ａから図５Ｆは、本実施形態の集積回路装置１の製造方法を示す断面図である。ここでは、第２電極部分５２が窒素を含む例について説明する。
【００３８】
集積回路装置１の製造方法では、まず、シリコン基板１０上に層間絶縁膜１１が形成され、シリコン基板１０および層間絶縁膜１１の内部に駆動回路が形成される。
【００３９】
次に、図５Ａ中の（ａ）に示すように、層間絶縁膜１１上に、複数のグローバルビット線１２および複数の絶縁膜２１が形成される。次に、グローバルビット線１２および絶縁膜２１の上に、バリアメタル層２２が形成される。
【００４０】
次に、図５Ａ中の（ｂ）に示すように、バリアメタル層２２上にシリコン膜６０が形成される。シリコン膜６０は、例えば、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、ドナーとなる不純物、例えばリンが必要部分に導入されながら、シリコンが蓄積されることで形成される。
【００４１】
次に、図５Ａ中の（ｃ）に示すように、アクセプタとなる不純物、例えばボロンがイオン注入されることで、シリコン膜６０内のｉ形層がｐ−形層に変化する。次に、アニール処理が施されることで、リンおよびボロンを拡散させるとともに活性化させる。これにより、第１半導体層６１、第２半導体層６２、および第３半導体層６３が形成される。
【００４２】
次に、図５Ｂ中の（ｄ）に示すように、シリコン膜６０上に、バリアメタル層２３が形成される。次に、バリアメタル層２３上に、例えばシリコン窒化物（ＳｉＮ）からなるハードマスクＨＭが形成される。
【００４３】
次に、図５Ｂ中の（ｅ）に示すように、リソグラフィ法およびＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法によりハードマスクＨＭが加工され、ハードマスクＨＭをグローバルビット線１２の直上域のみに残留させる。次に、加工したハードマスクＨＭをマスクとしたＲＩＥ法によりシリコン膜６０が加工され、シリコン膜６０が複数のシリコン板６０Ａに分割される。
【００４４】
次に、図５Ｂ中の（ｆ）に示すように、複数のシリコン板６０Ａの間に、例えばシリコン酸化物からなる絶縁性材料が埋め込まれ、絶縁膜６５が形成される。これにより、シリコン板６０Ａと絶縁膜６５とがＹ方向に交互に配列された中間構造体７０が生成される。
【００４５】
図５Ｃ中の（ｇ）は、図５Ｂ中の（ｆ）で示された中間構造体７０を別の方向から見た図である。次に図５Ｃ中の（ｈ）に示すように、中間構造体７０は、リソグラフィ法およびＲＩＥ法により加工され、複数の柱状の中間構造体７０Ａに分割される。このとき、各シリコン板６０Ａが複数の柱状のシリコン部材１３に分割されることで、第１から第３の半導体層６１，６２，６３が第１から第３の半導体部分４１，４２，４３となる。
【００４６】
次に、図５Ｃ中の（ｉ）に示すように、複数の中間構造体７０Ａの間に、例えばシリコン酸化物を堆積させてエッチバックが行われることで、グローバルビット線１２の上に絶縁膜２６が形成される。次に、絶縁膜２６および中間構造体７０Ａの上にシリコン酸化膜を堆積させることで、ゲート絶縁膜１５の元になる絶縁膜７２が形成される。
【００４７】
次に、図５Ｄ中の（ｊ）に示すように、導電性材料を堆積させることで、絶縁膜７２上に、ゲート電極１４の元になる電極膜７３が形成される。次に、図５Ｄ中の（ｋ）に示すように、ＲＩＥ法により中間構造体７０Ａの上方から電極膜７３が除去される。次に、図５Ｄ中の（ｌ）に示すように、中間構造体７０Ａおよび電極膜７３の上方を除く領域に絶縁性材料が埋め込まれ、絶縁部７４が形成される。絶縁性材料は、例えば、ＴＥＯＳ（Tetraethyl orthosilicate：オルト酸テトラエチル）である。このとき、Ｚ方向における絶縁部７４の上面７４ａの位置は、第３半導体部分４３と第２半導体部分４２との境界ｂ２と略同じ高さか、境界ｂ２よりも低い位置に調整される。
【００４８】
次に、図５Ｅ中の（ｍ）に示すように、例えば、ＲＩＥ法により絶縁部７４よりも上方に位置した電極膜７３が除去される。
【００４９】
次に、図５Ｅ中の（ｎ）に示すように、電極膜７３の上部に対して窒素を導入する処理が行われる。ここで、本実施形態の構成によれば、このとき中間構造体７０Ａの上方が空いている。このため、電極膜７３の上部に対して比較的容易に窒素を導入することができる。窒素を導入する処理としては、例えば、窒素イオンのイオン注入や、窒素雰囲気中でのアニール処理などが挙げられる。これにより、電極膜７３の上部において、電極膜７３を形成している金属に窒素を結合させる。これにより、第１電極部分５１よりも窒素濃度が高い第２電極部分５２を有したゲート電極１４が形成される。このとき、イオン注入の加速電圧やアニール処理の時間などを調整することで、Ｚ方向における第２電極部分５２の長さＬ２を調整することができる。なお本実施形態では、ゲート絶縁膜１５となる絶縁膜７２に関しては、窒素が導入されてもよく、窒素が導入されなくてもよい。絶縁膜７２に窒素が導入される例については、第２の実施形態として改めて説明する。
【００５０】
次に、図５Ｅ中の（ｏ）に示すように、絶縁部７４およびゲート電極１４の上に絶縁性材料が供給され、絶縁部７５が形成される。次に、図５Ｆ中の（ｐ）に示すように、ＲＩＥ法により絶縁膜７２の上部が除去されることで、絶縁膜７２がゲート絶縁膜１５となる。また、リソグラフィ法およびＲＩＥ法によりハードマスクＨＭにホール７６が設けられる。次に、図５Ｆ中の（ｑ）に示すように、ホール７６にコンタクト２４が設けられる。これにより、集積回路装置１の下部が形成される。
【００５１】
この後、集積回路装置１の下部の上に、導電膜と絶縁膜とが交互に積層されることで積層体が形成され、この積層体が加工されることで複数のワード線１７と複数の層間絶縁膜１９とを含む積層体ＬＢが形成される。また、複数のワード線１７の間に抵抗変化膜１８およびローカルビット線１６が設けられる。これにより、集積回路装置１が製造される。
【００５２】
次に、集積回路装置１の動作について説明する。
図６は、集積回路装置１の動作を説明するための断面図である。本実施形態では、ゲート電極１４は、第１電極部分５１と、第１電極部分５１と比べて仕事関数が低い第２電極部分５２とを有する。この場合、ゲート電極１４に電圧が印加されると、第１電極部分５１と比べて第２電極部分５２が先にＯＮ状態になり、第２電極部分５２によるｎ形チャネル部ＣＰが第３半導体部分４３の上端部に形成される。ここで、第２電極部分５２は、第１電極部分５１と比べて仕事関数が低いため、比較的大きなフリンジ電界を作用させることができる。このため、第２電極部分５２によって形成されるｎ形チャネル部ＣＰは、第２電極部分５２の上端および下端よりも＋Ｚ方向および−Ｚ方向に拡がやすい。このため、第２電極部分５２が第２半導体部分４２と重なっていなくても第２電極部分５２により形成されるｎ形チャネル部ＣＰは、Ｚ方向で第２半導体部分４２と繋がることができる。そして、第２電極部分５２によりｎ形チャネル部ＣＰが形成された後に第１電極部分５１がＯＮ状態なることで、ゲート電極１４は、第１半導体部分４１と第２半導体部分４２とを接続するｎ形チャネルを形成することができる。
【００５３】
このような構成の集積回路装置１によれば、電気的特性の向上を図ることができる。例えば、集積回路装置１は、複数の電気的特性の向上が期待されている。このような電気的特性としては、まず、縦型ＴＦＴ３１のソースとドレインとの間の耐圧特性が挙げられる。この耐圧特性を向上させるためには、Ｚ方向における第１半導体部分４１の厚さと第２半導体部分４２の厚さとのうち少なくとも一方を薄くし、第１半導体部分４１と第２半導体部分４２との間の距離を大きくすることが考えられる。
【００５４】
しかしながら、仮にＺ方向における第２半導体部分４２の厚さを薄くすると、第２半導体部分４２に対するゲート電極１４の重なり幅が小さくなり、縦型ＴＦＴ３１の駆動時に縦型ＴＦＴ３１を流れる電流（ＯＮ電流）が低下する。そこで、Ｚ方向における第２半導体部分４２の厚さを薄くしつつ、Ｚ方向におけるゲート電極１４の長さを長くすることで、第２半導体部分４２に対するゲート電極１４の重なり幅を確保することが考えられる。
【００５５】
しかしながら、Ｚ方向におけるゲート電極１４の長さを長くすると、ゲート電極１４とローカルビット線１６との間の絶縁距離が短くなり、ゲート電極１４とローカルビット線１６との間でショートが生じる可能性を高めてしまう。
【００５６】
そこで本実施形態では、ゲート電極１４に、第１電極部分５１と、第１電極部分５１よりも仕事関数が低い第２電極部分５２とを設けている。このような構成によれば、ゲート電極１４に電圧が印加されると、第２電極部分５２により第２半導体部分４２に繋がるｎ形チャネル部ＣＰが形成される。このため、第２半導体部分４２に対するゲート電極１４の重なり幅が小さい場合や第２半導体部分４２に対してゲート電極１４が重ならない場合であっても、縦型ＴＦＴ３１のＯＮ電流の低下を抑制することができる。これにより、縦型ＴＦＴ３１の耐圧特性の向上、縦型ＴＦＴ３１のＯＮ電流の低下の抑制、およびゲート電極１４とローカルビット線１６との間のショートの発生抑制の３つを併せて実現することができる。
【００５７】
また本実施形態では、ゲート電極１４は、仕事関数が低い第２電極部分５２のみで形成されるのではなく、第２電極部分５２と比べて仕事関数が高い第１電極部分５１を含む。このような構成によれば、ゲート電極１４が第２電極部分５２のみで形成される場合と比べて、縦型ＴＦＴ３１のＯＦＦ時に流れるリーク電流を小さくすることができる。
【００５８】
本実施形態では、第１電極部分５１の上方に第２電極部分５２が設けられている。このような構成によれば、第１電極部分５１と第２電極部分５２との間に絶縁膜を設けることなく、第１電極部分５１および第２電極部分５２を形成することができる。このため、第１電極部分５１と第２電極部分５２との間に絶縁膜が設けられる場合と比べて、ｎ形チャネル内にポテンシャル障壁（不連続点）が発生することを抑制することができる。これにより、縦型ＴＦＴ３１のＯＮ電流の低下をさらに抑制することができる。
【００５９】
（第２の実施形態）
次に、第２の実施形態について説明する。本実施形態は、ゲート絶縁膜１５にも窒素が導入される点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態と同様である。
【００６０】
図７は、第２の実施形態の縦型ＴＦＴ３１Ａを示す断面図である。本実施形態の集積回路装置１は、上述した縦型ＴＦＴ３１に代えて、縦型ＴＦＴ３１Ａを有する。縦型ＴＦＴ３１Ａのゲート絶縁膜１５は、第１絶縁部分８１と、第２絶縁部分８２とを有する。
【００６１】
第１絶縁部分８１は、Ｘ方向で、第１半導体部分４１の一部と、第３半導体部分４３の一部（第３半導体部分４３の第１部分４３ａ）とに面する。すなわち、第１絶縁部分８１は、第１半導体部分４１の一部および第３半導体部分４３の一部上に設けられている。第１絶縁部分８１は、例えば、シリコン酸化物（ＳｉＯ２）により形成されている。
【００６２】
第２絶縁部分８２は、第１絶縁部分８１の上方に設けられている。第２絶縁部分８２は、Ｚ方向で第１絶縁部分８１と連続して設けられ、第１絶縁部分８１と繋がっている。第２絶縁部分８２は、Ｘ方向で、第３半導体部分４３の別の一部（第３半導体部分４３の第２部分４３ｂ）と、第２半導体部分４２とに面する。すなわち、第２絶縁部分８２は、第３半導体部分４３の別の一部および第２半導体部分４２上に設けられている。第２絶縁部分８２の一部は、ゲート電極１４の第２電極部分５２と第３半導体部分４３との間に位置する。第２絶縁部分８２は、例えば、シリコン酸窒化物（ＳｉＯＮ）により形成され、第１絶縁部分８１と比べて窒素濃度が高い。
【００６３】
図８は、本実施形態の縦型ＴＦＴ３１Ａの製造方法を示す断面図である。図８で示す工程は、第１の実施形態の図５Ｅ中の（ｎ）に対応する。本実施形態では、ゲート電極１４となる電極膜７３の上部に窒素を導入する工程において、ゲート絶縁膜１５となる絶縁膜７２の上部にも窒素が導入される。絶縁膜７２に対する窒素の導入は、例えば、特別な追加処理は必要ない。すなわち、第２絶縁部分８２は、第２電極部分５２を形成する処理のなかで形成される。なおこれに代えて、第２絶縁部分８２の形成を促進するため、絶縁膜７２に対して斜め上方からイオン注入を行うなど、特別な処理が行われてもよい。
【００６４】
ここで比較例として、ゲート絶縁膜１５が窒素を含まない場合について考える。この場合、例えばゲート電極１４が形成された後に行われるウェットエッチングにより、ゲート絶縁膜１５のなかでゲート電極１４よりも上方に位置する部分が削られて薄くなることがある。ゲート絶縁膜１５が薄くなると、ゲート電極１４と第２半導体部分４２との間のリーク電流が増える可能性がある。
【００６５】
そこで、本実施形態では、ゲート電極１４の第２電極部分５２を形成する過程で、ゲート絶縁膜１５の上部にも窒素が導入される。これにより、ゲート絶縁膜１５の上部を、シリコン酸化物と比べてエッチングに対する耐性が高いシリコン酸窒化物により形成する。その結果、集積回路装置１の製造途中においてゲート絶縁膜１５が薄くなりにくく、ゲート電極１４と第２半導体部分４２との間のリーク電流を低減することができる。
【００６６】
また、ゲート絶縁膜１５の一部をシリコン酸窒化物で形成することで、ゲート絶縁膜１５の誘電率を向上させることができる。本実施形態では、シリコン酸窒化物で形成された第２絶縁部分８２がゲート電極１４の第２電極部分５２と第３半導体部分４３との間に位置する。このような構成によれば、ゲート電極１４の第２電極部分５２により形成されるｎ形チャネル部ＣＰの大きさを拡げることができる。これにより、縦型ＴＦＴ３１のＯＮ電流を増加させることができる。
【００６７】
（第３の実施形態）
次に、第３の実施形態について説明する。本実施形態は、ｐ形チャネルの縦型ＴＦＴ３１Ｂが設けられた点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態と同様である。
【００６８】
図９は、第３の実施形態の縦型ＴＦＴ３１Ｂを示す断面図である。本実施形態の集積回路装置１は、上述した縦型ＴＦＴ３１に代えて、ｐ形チャネルの縦型ＴＦＴ３１Ｂを有する。
【００６９】
本実施形態では、シリコン部材１３は、第１半導体部分９１、第２半導体部分９２、および第３半導体部分９３を有する。第１半導体部分９１は、アクセプタとなる不純物を含み、ｐ形（例えばｐ＋形）の導電形を持つ。ｐ形は、「第１導電形」の別の一例である。第２半導体部分９２は、アクセプタとなる不純物を含み、ｐ形（例えばｐ＋形）の導電形を持つ。第３半導体部分９３は、ドナーとなる不純物を含み、ｎ形（例えばｎ−形）の導電形を持つ。ｎ形は、「第２導電形」の別の一例である。第１から第３の半導体部分９１，９２，９３のその他の構成および定義は、第１から第３の半導体部分４１，４２，４３とそれぞれ略同じである。
【００７０】
本実施形態では、ゲート電極１４は、第１電極部分１０１と、第２電極部分１０２とを有する。第１電極部分１０１は、第３元素により形成されている。本実施形態では、第１電極部分１０１は、第３元素の一例であるチタン（Ｔｉ）により形成されている。
【００７１】
第２電極部分１０２は、第１電極部分１０１を形成する第３元素に加えて、窒素、酸素、炭素、およびシリコンのうち少なくとも一つを含む。すなわち、第２電極部分１０２は、第３元素に対して、窒素、酸素、炭素、およびシリコンのうち少なくとも一つが結合することで生成された組成物（化合物）により形成されている。別の表現によれば、第２電極部分１０２は、窒素、酸素、炭素、およびシリコンのうち少なくとも一つの濃度が第１電極部分１０１よりも高い。
【００７２】
本実施形態では、縦型ＴＦＴ３１Ｂは、ｐチャネル形のトランジスタである。この場合、第２電極部分１０２は、窒素、酸素、炭素、およびシリコンのうち第３元素と結合することで第３元素よりも仕事関数が高い組成物を形成する第４元素を含む。例えば、第３元素がチタンである場合、第４元素の一例は、窒素である。この場合、第２電極部分１０２は、チタン窒化物（ＴｉＮ）により形成される。
【００７３】
本実施形態では、第２電極部分１０２は、Ｘ方向で、第２半導体部分９２とは重ならない。すなわち、第２電極部分１０２の上端１０２ａは、Ｚ方向において、第３半導体部分９３と第２半導体部分９２との境界ｂ２と略同じ位置か、この境界ｂ２よりも下方に位置する。第１および第２の電極部分１０１，１０２のその他の構成および定義は、第１および第２の電極部分５１，５２と略同じである。
【００７４】
このような構成によれば、ゲート電極１４に電圧が印加されると、第１電極部分１０１と比べて第２電極部分１０２が先にＯＮ状態になり、第２電極部分１０２によるｐ形チャネル部が形成される。本実施形態では、第２電極部分１０２が第１電極部分１０１と比べて仕事関数が高いため、第２半導体部分９２に対するゲート電極１４の重なり幅が小さい場合や第２半導体部分９２に対してゲート電極１４が重ならない場合であっても、第２半導体部分９２と繋がるｐ形チャネルを形成することができる。これにより、縦型ＴＦＴ３１ＢのＯＮ電流の低下を抑制することができる。
【００７５】
以上、いくつかの実施形態について説明したが、実施形態は、上記例に限定されない。例えば、第１から第３の実施形態は、互いに組み合わせて実現されてもよい。例えば、第３の実施形態の縦型ＴＦＴ３１Ｂにおいて、ゲート絶縁膜１５は、第１絶縁部分８１と第２絶縁部分８２とを有してもよい。
【００７６】
上記実施形態では、ｎ形チャネルの縦型ＴＦＴ３１が形成される場合のゲート電極１４の材料の組み合わせ（第１元素：第２元素）として、（タンタル：窒素）の例について説明した。ただし、（第１元素：第２元素）の組み合わせは、上記例に限定されず、（ルテニウム：酸素）などでもよい。（ルテニウム：酸素）の組み合わせが用いられた場合、第１電極部分５１は、ルテニウム（Ｒｕ）により形成され、第２電極部分５２は、ルテニウム酸化物（ＲｕＯ２）により形成される。これら第１元素と第２元素の組み合わせの例は、図１０に整理して示される。図１０中の「仕事関数差」とは、第１電極部分５１の仕事関数に対する第２電極部分５２の仕事関数の差分を意味する。
【００７７】
上記実施形態では、ｐ形チャネルの縦型ＴＦＴ３１Ｂが形成される場合のゲート電極１４の材料の組み合わせ（第３元素：第４元素）として、（チタン：窒素）の例について説明した。ただし、（第３元素：第４元素）の組み合わせは、上記例に限定されず、（チタン：炭素）、（チタン：シリコン）、（タングステン：窒素）、（モリブデン：窒素）などでもよい。（チタン：炭素）の組み合わせが用いられた場合、第１電極部分１０１は、チタンにより形成され、第２電極部分１０２は、チタン炭化物（ＴｉＣ）により形成される。（チタン：シリコン）の組み合わせが用いられた場合、第１電極部分１０１は、チタンにより形成され、第２電極部分１０２は、チタンケイ化物（ＴｉＳｉ２）により形成される。（タングステン：窒素）の組み合わせが用いられた場合、第１電極部分１０１は、タングステン（Ｗ）により形成され、第２電極部分１０２は、タングステン窒化物（ＷＮ）により形成される。（モリブデン：窒素）の組み合わせが用いられた場合、第１電極部分１０１は、モリブデン（Ｍｏ）により形成され、第２電極部分１０２は、モリブデン窒化物（Ｍｏ２Ｎ）により形成される。これら第３元素と第４元素の組み合わせの例は、図１１に整理して示される。図１１中の「仕事関数差」とは、第１電極部分１０１の仕事関数に対する第２電極部分１０２の仕事関数の差分を意味する。
【００７８】
以上説明した少なくともひとつの実施形態によれば、窒素、酸素、炭素、およびシリコンのうち少なくとも一つの濃度が第１電極部分とは異なる第２電極部分が設けられることで、集積回路装置の電気的特性の向上を図ることができる。
【００７９】
以下、いくつかの集積回路装置について付記する。
［１］第１配線と、
第２配線と、
前記第１配線に電気的に接続され、第１導電形である第１半導体部分と、
前記第２配線に電気的に接続され、前記第１導電形である第２半導体部分と、
前記第１半導体部分と前記第２半導体部分との間に設けられ、第２導電形である第３半導体部分と、
前記第１半導体部分の少なくとも一部、前記第２半導体部分の少なくとも一部、および前記第３半導体部分上に設けられた第１絶縁膜と、
前記第１絶縁膜を間に挟んで前記第３半導体部分の一部上に設けられた第１電極部分と、前記第１電極部分と電気的に接続し前記第１電極部分に対して前記第２半導体部分の近くに位置し、前記第１絶縁膜を間に挟んで前記第３半導体部分の別の一部上に設けられ、窒素、酸素、炭素、およびシリコンのうち少なくとも一つの濃度が前記第１電極部分とは異なる第２電極部分とを有した電極と、
を備えた集積回路装置。
［２］．［１］に記載の集積回路装置において、
前記第２電極部分は、窒素、酸素、炭素、およびシリコンのうち少なくとも一つの濃度が前記第１電極部分と比べて高い。
［３］．［１］に記載の集積回路装置において、
前記第１電極部分および前記第２電極部分は、タンタルを含み、
前記第２電極部分は、前記第１電極部分と比べて窒素濃度が高い。
［４］．［１］に記載の集積回路装置において、
前記第１電極部分および前記第２電極部分は、ルテニウムを含み、
前記第２電極部分は、前記第１電極部分と比べて酸素濃度が高い。
［５］．［１］に記載の集積回路装置において、
前記第１電極部分および前記第２電極部分は、チタンを含み、
前記第２電極部分は、前記第１電極部分と比べて窒素濃度、炭素濃度、およびシリコン濃度のうち少なくとも一つが高い。
［６］．［１］に記載の集積回路装置において、
前記第１電極部分および前記第２電極部分は、タングステンを含み、
前記第２電極部分は、前記第１電極部分と比べて窒素濃度が高い。
［７］．［１］に記載の集積回路装置において、
前記第１電極部分および前記第２電極部分は、モリブデンを含み、
前記第２電極部分は、前記第１電極部分と比べて窒素濃度が高い。
［８］．［１］に記載の集積回路装置において、
前記第２電極部分は、前記第１半導体部分から前記第２半導体部分に向かう第１方向とは略直交した第２方向において、前記第２半導体部分とは重ならない。
［９］．［１］に記載の集積回路装置において、
前記第１半導体部分から前記第２半導体部分に向かう第１方向における前記第２電極部分の長さは、前記第１方向における前記第１電極部分の長さよりも短い。
［１０］．［９］に記載の集積回路装置において、
前記第１方向における前記第２電極部分の長さは、前記第１方向における前記第１電極部分の長さの半分以下である。
［１１］．［１］に記載の集積回路装置において、
前記第１半導体部分から前記第２半導体部分に向かう第１方向における前記第２電極部分の長さは、前記第１方向とは略直交した第２方向における前記第２電極部分の厚さよりも大きい。
［１２］．［１］に記載の集積回路装置において、
前記第１半導体部分から前記第２半導体部分に向かう第１方向における前記第２半導体部分の厚さは、前記第１方向における前記第１半導体部分の厚さよりも薄い。
［１３］．［１］に記載の集積回路装置において、
基板と、
複数の第３配線と複数の第２絶縁膜とが交互に積層された積層体と、
をさらに備え、
前記第１電極部分および前記第２電極部分は、前記基板と前記積層体との間に位置し、
前記第２電極部分は、前記第１電極部分に対して前記積層体の近くに位置する。
［１４］．［１３］に記載の集積回路装置において、
前記複数の第３配線および前記複数の第２絶縁膜は、前記第１半導体部分から前記第２半導体部分に向かう第１方向において交互に積層されている。
［１５］．［１３］に記載の集積回路装置において、
前記第１電極部分は、前記第１絶縁膜を間に挟んで前記第１半導体部分の少なくとも一部と重なる。
［１６］．［１］に記載の集積回路装置において、
前記第１絶縁膜は、前記第３半導体部分上に設けられた第１絶縁部分と、前記第２半導体部分上に設けられた第２絶縁部分とを含み、
前記第２絶縁部分は、前記第１絶縁部分と比べて窒素濃度が高い。
［１７］．［１６］に記載の集積回路装置において、
前記第２絶縁部分の一部は、前記第２電極部分と前記第３半導体部分との間に位置する。
［１８］．［１］に記載の集積回路装置において、
前記第２配線は前記第１半導体部分から前記第２半導体部分に向かう第１方向に延伸し、前記第１配線は前記第１方向と交差する第２方向に延伸し、前記第１電極部分及び前記第２電極部分は前記第１方向及び前記第２方向と交差する前記第３方向に延伸する。
［１９］．［１４］に記載の集積回路装置において、
前記第２配線は前記第１方向に延伸し、前記第１配線は前記第１方向と交差する第２方向に延伸し、前記第１電極部分及び前記第２電極部分は前記第１方向及び前記第２方向と交差する前記第３方向に延伸する。
【００８０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８１】
１…集積回路装置、１０…シリコン基板（基板）、１２…グローバルビット線（第１配線）、１４…ゲート電極（電極）、１５…ゲート絶縁膜（絶縁膜、第１絶縁膜）、１６…ローカルビット線（第２配線）、１７…ワード線（第３配線）、１９…層間絶縁膜（第２絶縁膜）、４１，９１…第１半導体部分、４２，９２…第２半導体部分、４３，９３…第３半導体部分、５１，１０１…第１電極部分、５２，１０２…第２電極部分、ＬＢ…積層体。
【図１】
2020031197.tif 000003
【図２】
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【図３】
2020031197.tif 000005
【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
2020031197.tif 000009
【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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