(57)【要約】【課題】回路基板内に占める実装面積を増大させずに電気的特性を向上させることが可能な積層セラミック電子部品等を提供する。【解決手段】本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、一対の外部電極と、を具備する。上記セラミック素体は、第１方向に積層された複数の内部電極と、上記第１方向に向いた平坦領域を含む一対の主面と、を有する。上記一対の外部電極は、上記複数の内部電極に接続され、上記第１方向に直交する第２方向に相互に対向する。上記セラミック素体の上記第１方向の寸法は、上記第１方向及び上記第２方向に直交する第３方向の寸法の１．１倍以上１．６倍以下である。上記平坦領域は、上記一対の主面の少なくとも一方の上記第２方向の中央部と少なくとも他方の上記第３方向の中央部とに形成される。【選択図】図３
2020031152.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に積層された複数の内部電極と、前記第１方向に向いた第１平坦領域を含む第１主面と、前記第１平坦領域とは反対側の前記第１方向に向いた第２平坦領域を含む第２主面と、を有するセラミック素体と、
前記複数の内部電極に接続され、前記第１方向に直交する第２方向に相互に対向する一対の外部電極と
を具備し、
前記セラミック素体の前記第１方向の寸法は、前記第１方向及び前記第２方向に直交する第３方向の寸法の１．１倍以上１．６倍以下であり、
前記第１平坦領域は、前記第１主面の前記第２方向中央部に形成され、
前記第２平坦領域は、前記第２主面の前記第３方向中央部に形成される
積層セラミック電子部品。
第１方向に積層された複数の内部電極と、前記第１方向に向いた平坦領域を含む一対の主面と、を有するセラミック素体と、
前記複数の内部電極に接続され、前記第１方向に直交する第２方向に相互に対向する一対の外部電極と
を具備し、
前記セラミック素体の前記第１方向の寸法は、前記第１方向及び前記第２方向に直交する第３方向の寸法の１．１倍以上１．６倍以下であり、
前記平坦領域は、前記一対の主面の少なくとも一方の前記第２方向中央部に形成される
積層セラミック電子部品。
【請求項２】
請求項１に記載の積層セラミック電子部品であって、
前記第１平坦領域の前記第３方向の寸法は、前記セラミック素体の前記第３方向の寸法の８０％以上１００％未満である
積層セラミック電子部品。
【請求項３】
請求項１又は２に記載の積層セラミック電子部品であって、
前記第２平坦領域の前記第２方向の寸法は、前記セラミック素体の前記第２方向の寸法の８０％以上１００％未満である
積層セラミック電子部品。
【請求項４】
回路基板と、
第１方向に積層された複数の内部電極を有するセラミック素体と、前記複数の内部電極に接続され前記第１方向に直交する第２方向に相互に対向する一対の外部電極と、を有し、前記一対の外部電極を介して前記回路基板に実装された積層セラミック電子部品と
を具備し、
前記セラミック素体の前記第１方向の寸法は、前記第１方向及び前記第２方向に直交する第３方向の寸法の１．１倍以上１．６倍以下であり、
前記セラミック素体は、前記第１方向に向いた第１平坦領域を含む第１主面と、前記第１平坦領域とは反対側の前記第１方向に向いた第２平坦領域を含む第２主面と、を有し、
前記第１平坦領域は、前記第１主面の前記第２方向中央部に形成され、
前記第２平坦領域は、前記第２主面の前記第３方向中央部に形成され、
前記積層セラミック電子部品は、前記第２平坦領域が前記回路基板と前記第１方向に対向し、前記第１平坦領域が前記第１方向上方を向くように前記回路基板に実装される
積層セラミック電子部品実装基板。
【請求項５】
請求項４に記載の積層セラミック電子部品実装基板であって、
前記セラミック素体と、前記一対の外部電極と、をそれぞれ有する複数の積層セラミック電子部品をさらに具備し、
前記複数の積層セラミック電子部品は、前記第３方向に沿って、前記セラミック素体の前記第３方向の寸法の３０％以下の間隔をあけて前記回路基板に実装される
積層セラミック電子部品実装基板。
【請求項６】
第１方向に積層された複数の内部電極を含むセラミック素体と、前記複数の内部電極に接続され前記第１方向に直交する第２方向に相互に対向する一対の外部電極と、を有し、前記一対の外部電極を介して前記回路基板に実装された積層セラミック電子部品と、を有する積層セラミック電子部品と、
前記積層セラミック電子部品を収容し、かつ取り出し口が形成された凹部を有する収容部と、
前記凹部の前記取り出し口を覆う封止部と、
を具備し、
前記セラミック素体の前記第１方向の寸法は、前記第１方向及び前記第２方向に直交する第３方向の寸法の１．１倍以上１．６倍以下であり、
前記セラミック素体は、前記第１方向に向いた第１平坦領域を含む第１主面と、前記第１平坦領域とは反対側の前記第１方向に向いた第２平坦領域を含む第２主面と、を有し、
前記第１平坦領域は、前記第１主面の前記第２方向中央部に形成され、
前記第２平坦領域は、前記第２主面の前記第３方向中央部に形成され、
前記積層セラミック電子部品は、前記第１平坦領域を前記取り出し口側に向けて前記凹部に収容される
積層セラミック電子部品包装体。
【請求項７】
未焼成のセラミックシート上に所定厚さの内部電極パターンを形成し、
前記セラミックシートにおける前記内部電極パターンの周囲の非電極形成領域上に、前記非電極形成領域に面する前記所定厚さの空間部の７５％以上１００％未満を占めるように誘電体パターンを形成し、
前記内部電極パターンと前記誘電体パターンとが形成された前記セラミックシートを第１方向に積層することで、前記第１方向に積層された複数の内部電極を有し、前記第１方向の寸法が、前記第１方向に直交する第２方向の寸法の１．１倍以上１．６倍以下であるセラミック素体を形成し、
前記複数の内部電極に接続され、前記第１方向及び前記第２方向に直交する第３方向に相互に対向する一対の外部電極を形成する
積層セラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックコンデンサ等の積層セラミック電子部品、それが実装された積層セラミック電子部品実装基板及び積層セラミック電子部品包装体、並びに積層セラミック電子部品の製造方法に関する。
【背景技術】
【０００２】
従来より、セラミック素体内に複数の内部電極が積層された、積層セラミックコンデンサ等の積層セラミック電子部品が知られている。積層セラミック電子部品は、携帯情報端末、その他の電子機器の回路基板に実装され、幅広く用いられている。
【０００３】
特許文献１には、複数の導体層及び複数のセラミック誘電体層が交互に積層された積層部を内部に含む素体の厚みが、長さ方向の中央部において最大になりかつ長さ方向の両端部において最小となるように、及び幅方向の中央部において最大になりかつ幅方向の両端部において最小となるように、２つの主面が外側に向けて膨出した形状に構成された積層セラミックコンデンサが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−０２６８４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、携帯情報端末等の電子機器の小型化が進み、回路基板上でのセラミック電子部品の実装面積は制限されている。その一方で、積層セラミックコンデンサの高容量化等、積層セラミック電子部品の電気的特性の向上が求められている
【０００６】
以上のような事情に鑑み、本発明の目的は、回路基板内に占める実装面積を増大させずに電気的特性を向上させることが可能な積層セラミック電子部品、積層セラミック電子部品実装基板及び積層セラミック電子部品包装体、並びに積層セラミック電子部品の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、一対の外部電極と、を具備する。
上記セラミック素体は、第１方向に積層された複数の内部電極と、上記第１方向に向いた第１平坦領域を含む第１主面と、上記第１平坦領域とは反対側の上記第１方向に向いた第２平坦領域を含む第２主面と、を有する。
上記一対の外部電極は、上記複数の内部電極に接続され、上記第１方向に直交する第２方向に相互に対向する。
上記セラミック素体の上記第１方向の寸法は、上記第１方向及び上記第２方向に直交する第３方向の寸法の１．１倍以上１．６倍以下である。
上記第１平坦領域は、上記第１主面の上記第２方向中央部に形成される。
上記第２平坦領域は、上記第２主面の上記第３方向中央部に形成される。
【０００８】
この構成により、上記セラミック素体を主面の面積を維持したまま高さを大きくして構成でき、内部電極の積層数を増加させることができる。したがって、回路基板内に占める実装面積を増大させずに、電気的特性を向上させることが可能な積層セラミック電子部品を実現することができる。
さらに、上記セラミック素体は、第１主面の第２方向の中央部に第１平坦領域が形成される。これにより、実装時に積層セラミック電子部品を移載するための吸着ノズルが平坦領域に密着でき、第１平坦領域を安定して保持することができる。したがって、積層セラミック電子部品における実装時の不具合を防止することができる。加えて、上記セラミック素体は、第２主面の第３方向の中央部に第２平坦領域が形成される。これにより、回路基板上への積層セラミック電子部品の配置時及びはんだ付け工程において、積層セラミック電子部品の傾きを抑制することができる。このため、積層セラミック電子部品と他の電子部品とを高密度に実装することが可能となる。
【０００９】
上記第１平坦領域の上記第３方向の寸法は、上記セラミック素体の上記第３方向の寸法の８０％以上１００％未満であってもよい。
また、上記第２平坦領域の上記第２方向の寸法は、上記セラミック素体の上記第２方向の寸法の８０％以上１００％未満であってもよい。
【００１０】
これにより、積層セラミック電子部品における実装時の吸着安定性及び回路基板上での姿勢の安定性をさらに高め、不具合をより確実に防止することができる。
【００１１】
本発明の他の形態に係る積層セラミック電子部品実装基板は、回路基板と、複数の積層セラミック電子部品と、を具備する。
上記積層セラミック電子部品は、セラミック素体と、一対の外部電極と、を有し、上記一対の外部電極を介して上記回路基板に実装される。
上記セラミック素体は、上記第１方向に向いた第１平坦領域を含む第１主面と、上記第１平坦領域とは反対側の上記第１方向に向いた第２平坦領域を含む第２主面と、を有する。
上記一対の外部電極は、上記複数の内部電極に接続され、上記第１方向に直交する第２方向に相互に対向する。
上記セラミック素体の上記第１方向の寸法は、上記第１方向及び上記第２方向に直交する第３方向の寸法の１．１倍以上１．６倍以下である。
上記第１平坦領域は、上記第１主面の上記第２方向中央部に形成される。
上記第２平坦領域は、上記第２主面の上記第３方向中央部に形成される。
上記積層セラミック電子部品は、上記第２平坦領域が上記回路基板と上記第１方向に対向し、上記第１平坦領域が上記第１方向上方を向くように上記回路基板に実装される。
【００１２】
さらに、上記積層セラミック電子部品実装基板は、
上記セラミック素体と、上記一対の外部電極と、をそれぞれ有する複数の積層セラミック電子部品をさらに具備してもよい。
この場合、上記複数の積層セラミック電子部品は、上記第３方向に沿って、上記セラミック素体の上記第３方向の寸法の３０％以下の間隔をあけて上記回路基板に実装される。
【００１３】
上記構成の積層セラミック電子部品では、第１主面及び第２主面のそれぞれに平坦領域を有するため、実装時の姿勢の安定性を高めることができる。これにより、複数の積層セラミック電子部品を回路基板上に高密度で実装することができる。
【００１４】
上記積層セラミック電子部品は、上記第２方向の中央部に形成された第１平坦領域が吸着ノズルによって第１方向に吸着された状態で回路基板上に載置される。このため、上記積層セラミック電子部品実装基板では、上記第２方向の中央部に形成された第１平坦領域が上記第１方向上方を向き、上記第３方向中央部の第２平坦領域が上記第１方向下方を向くように積層セラミック電子部品が上記回路基板に実装される。
【００１５】
本発明のさらに他の形態に係る積層セラミック電子部品包装体は、積層セラミック電子部品と、収容部と、封止部と、を具備する。
上記積層セラミック電子部品は、セラミック素体と、一対の外部電極と、を有し、上記一対の外部電極を介して上記回路基板に実装される。
上記セラミック素体は、第１方向に積層された複数の内部電極と、上記第１方向に向いた第１平坦領域を含む第１主面と、上記第１平坦領域とは反対側の上記第１方向に向いた第２平坦領域を含む第２主面と、を有する。
上記一対の外部電極は、上記複数の内部電極に接続され、上記第１方向に直交する第２方向に相互に対向する。
上記セラミック素体の上記第１方向の寸法は、上記第１方向及び上記第２方向に直交する第３方向の寸法の１．１倍以上１．６倍以下である。
上記第１平坦領域は、上記第１主面の上記第２方向中央部に形成される。
上記第２平坦領域は、上記第２主面の上記第３方向中央部に形成される。
上記収容部は、上記積層セラミック電子部品を収容し、かつ取り出し口が形成された凹部を有する。
上記封止部は、上記凹部の上記取り出し口を覆う。
上記積層セラミック電子部品は、上記第１平坦領域を上記取り出し口側に向けて上記凹部に収容される。
【００１６】
この構成により、封止部が剥離されると取り出し口から第１平坦領域が露出することになる。したがって、積層セラミック電子部品の姿勢を変えることなく、上記吸着ノズルを第１平坦領域に密着させることができ、実装を円滑に行うことができる。
【００１７】
本発明のさらに他の形態に係る積層セラミック電子部品の製造方法は、
未焼成のセラミックシート上に所定厚さの内部電極パターンを形成する工程を含む。
上記セラミックシートにおける上記内部電極パターンの周囲の非電極形成領域上に、上記非電極形成領域に面する上記所定厚さの空間部の７５％以上１００％未満を占めるように誘電体パターンが形成される。
上記内部電極パターンと上記誘電体パターンとが形成された上記セラミックシートを第１方向に積層することで、上記第１方向に積層された複数の内部電極を有し、上記第１方向の寸法が、上記第１方向に直交する第２方向の寸法の１．１倍以上１．６倍以下であるセラミック素体が形成される。
上記複数の内部電極に接続され、上記第１方向及び上記第２方向に直交する第３方向に相互に対向する一対の外部電極が形成される。
【００１８】
これにより、各セラミックシート上に内部電極パターンのみならず、誘電体パターンも形成される。誘電体パターンを上記空間部の７５％以上を占めるように形成することで、積層されたセラミックシートが内部電極パターンと誘電体パターンの間隙に沈み込むことを防止できる。これにより、多数のセラミックシートを積層したセラミック素体においても、領域ごとの高さ寸法のバラつきを抑え、第１主面及び第２主面各々に平坦領域を形成することができる。また、誘電体パターンを上記空間部の１００％未満とすることで、内部電極パターンに対して誘電体パターンがわずかにずれた場合に、誘電体パターンが内部電極パターン上に重なってしまうことを防止することができる。これによっても、セラミック素体における高さ寸法のバラつきを抑え、上記平坦領域を形成することができる。
【発明の効果】
【００１９】
以上のように、本発明によれば、回路基板内に占める実装面積を増大させずに電気的特性を向上させることが可能な積層セラミック電子部品、積層セラミック電子部品実装基板及び積層セラミック電子部品包装体、並びに積層セラミック電子部品の製造方法を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。
【図２】上記積層セラミックコンデンサの図１のＡ−Ａ'線に沿った断面図である。
【図３】上記積層セラミックコンデンサの図１のＢ−Ｂ'線に沿った断面図である。
【図４】上記積層セラミックコンデンサの断面の微細組織を示す図である。
【図５】図３の部分拡大図である。
【図６】図２の部分拡大図である。
【図７】上記積層セラミックコンデンサの製造方法を示すフローチャートである。
【図８】上記積層セラミックコンデンサの製造過程を示す平面図である。
【図９】図８ＡのＣ−Ｃ'線に沿った部分断面図である。
【図１０】図９と同様の部分断面図であり、図７のステップＳ０２を説明する図である。
【図１１】上記積層セラミックコンデンサの製造過程を示す斜視図である。
【図１２】上記積層セラミックコンデンサの製造過程を示す斜視図である。
【図１３】本発明の一実施形態に係る積層セラミックコンデンサ包装体の平面図である。
【図１４】上記包装体の図１２のＤ−Ｄ'線に沿った断面図である。
【図１５】上記積層セラミックコンデンサの実装工程を示す模式的な断面図である。
【図１６】本発明の一実施形態に係る積層セラミックコンデンサ実装基板の断面図である。
【図１７】上記積層セラミックコンデンサ実装基板の側面図である。
【図１８】上記実施形態の比較例に係る積層セラミックコンデンサ実装基板の側面図である。
【図１９】複数の積層セラミックコンデンサを備えた積層セラミックコンデンサ実装基板の構成例を示す図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、相互に直交するＸ軸、Ｙ軸、及びＺ軸が適宜示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
【００２２】
［積層セラミックコンデンサ１０の基本構成］
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。
【００２３】
積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５とを具備する。
【００２４】
セラミック素体１１は、典型的には、Ｘ軸方向を向いた２つの端面１１ａ，１１ｂと、Ｙ軸方向を向いた２つの側面１１ｃ，１１ｄと、Ｚ軸方向を向いた２つの主面１１ｅ，１１ｆと、を有する。セラミック素体１１の各面を接続する稜部は面取りされている。
なお、セラミック素体１１の形状は、上記のものに限定されない。つまり、セラミック素体１１は、図１〜３に示すような直方体形状でなくてもよい。
【００２５】
外部電極１４，１５は、Ｘ軸方向に相互に対向し、セラミック素体１１の両端面１１ａ，１１ｂを覆うように構成される。外部電極１４，１５は、両端面１１ａ，１１ｂに接続する４つの面（２つの主面１１ｅ，１１ｆ及び２つの側面１１ｃ，１１ｄ）に延出している。これにより、外部電極１４，１５のいずれにおいても、Ｘ−Ｚ平面に平行な断面及びＸ−Ｙ平面に平行な断面の形状がＵ字状となっている。
【００２６】
セラミック素体１１は、積層部１６と、カバー部１７と、を有する。積層部１６は、内部電極１２，１３がセラミック層１８を介してＺ軸方向に交互に積層された構成を有する。カバー部１７は、積層部１６のＺ軸方向上下面をそれぞれ覆っている。
【００２７】
内部電極１２，１３は、セラミック層１８を介して、Ｚ軸方向に交互に積層されている。第１内部電極１２は、端面１１ａに引き出されることで第１外部電極１４に接続され、第２外部電極１５から離間している。第２内部電極１３は、端面１１ｂに引き出されることで第２外部電極１５に接続され、第１外部電極１４から離間している。
【００２８】
また、内部電極１２，１３は、側面１１ｃ，１１ｄには引き出されていない。このため、積層部１６の側面１１ｃ，１１ｄ側には、誘電体セラミックスからなるサイドマージンが形成されている。
【００２９】
内部電極１２，１３は、典型的にはニッケル（Ｎｉ）を主成分として構成され、積層セラミックコンデンサ１０の内部電極として機能する。なお、内部電極１２，１３は、ニッケル以外に、銅（Ｃｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）の少なくとも１つを主成分としていてもよい。
【００３０】
セラミック層１８は、内部電極１２，１３間に配置され、誘電体セラミックスによって形成されている。セラミック層１８は、積層部１６における容量を大きくするために、高誘電率の誘電体セラミックスで形成される。
上記高誘電率の誘電体セラミックスとして、チタン酸バリウム（ＢａＴｉＯ３）系材料の多結晶体、つまりバリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の多結晶体が用いられる。これにより、大容量の積層セラミックコンデンサ１０が得られる。
なお、セラミック層１８は、チタン酸ストロンチウム（ＳｒＴｉＯ３）系、チタン酸カルシウム（ＣａＴｉＯ３）系、チタン酸マグネシウム（ＭｇＴｉＯ３）系、ジルコン酸カルシウム（ＣａＺｒＯ３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）系、ジルコン酸バリウム（ＢａＺｒＯ３）系、酸化チタン（ＴｉＯ２）系などで形成されてもよい。
【００３１】
カバー部１７も、誘電体セラミックスによって形成されている。カバー部１７を形成する材料は、絶縁性セラミックスであればよいが、セラミック層１８と同様の誘電体セラミックスを用いることによりセラミック素体１１における内部応力が抑制される。
【００３２】
上記の構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の複数のセラミック層１８に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。
【００３３】
なお、本実施形態に係る積層セラミックコンデンサ１０の基本構成は、図１〜３に示す構成に限定されず、適宜変更可能である。
【００３４】
［セラミック素体の詳細な構成］
図３に示すように、セラミック素体１１は、Ｚ軸方向の高さ寸法Ｔが、Ｙ軸方向の幅寸法Ｗの１．１倍以上１．６倍以下であることを特徴とする。これにより、セラミック素体１１におけるＸ−Ｙ平面の断面積を増加させることなく、内部電極１２，１３の積層数を増やして積層セラミックコンデンサ１０の容量を増やすことができる。
【００３５】
ここで、セラミック素体１１の高さ寸法Ｔとは、積層セラミックコンデンサ１０のＸ軸方向中央部で切断したＹ−Ｚ断面（図３参照）において、セラミック素体１１のＹ軸方向中央部のＺ軸方向に沿った寸法をいう。高さ寸法Ｔは、本実施形態において、幅寸法Ｗ及び後述する長さ寸法Ｌとの関係で規定することができる。
【００３６】
セラミック素体１１の幅寸法Ｗは、積層セラミックコンデンサ１０のＸ軸方向中央部で切断したＹ−Ｚ断面（図３参照）において、セラミック素体１１のＺ軸方向中央部のＹ軸方向に沿った寸法をいう。幅寸法Ｗは特に限定されず、例えば０．１０ｍｍ以上１．５０ｍｍ以下とすることができる。
【００３７】
セラミック素体１１の長さ寸法Ｌは、高さ寸法Ｔの１．０倍より大きく１．５倍以下でもよい。これにより、積層セラミックコンデンサ１０の実装面積を増大させずに高さ寸法Ｔを拡大して容量を増やせるとともに、後述する製造時や実装時のハンドリングを円滑に行うことができる。
【００３８】
セラミック素体１１の長さ寸法Ｌは、積層セラミックコンデンサ１０のＹ軸方向中央部で切断したＸ−Ｚ断面（図２参照）において、セラミック素体１１のＺ軸方向中央部のＸ軸方向に沿った寸法をいう。長さ寸法Ｌは特に限定されず、例えば０．２０ｍｍ以上２．００ｍｍ以下とすることができる。
【００３９】
内部電極１２，１３の層数をさらに増やして積層セラミックコンデンサ１０の容量をより大きくするため、カバー部１７の厚さを薄くしてもよい。一例として、カバー部１７のＺ軸方向の寸法（厚さ）は、１５μｍ以下でもよい。
【００４０】
積層セラミックコンデンサ１０の容量をさらに大きくするため、内部電極１２，１３間のセラミック層１８の厚さを薄くしてもよい。例えば、セラミック層１８のＺ軸方向の平均寸法（平均厚さ）は、例えば１．０μｍ以下であり、さらに０．５μｍ以下でもよい。
【００４１】
なお、セラミック層１８の平均厚さは、セラミック層１８の複数箇所において測定された厚さの平均値として求めることができる。セラミック層１８の厚さを測定する位置や数は任意に決定可能である。以下、図４を参照しながら、セラミック層１８の平均厚さＴの測定方法の一例について説明する。
【００４２】
図４は、走査型電子顕微鏡によって１２．６μｍ×８．３５μｍの視野で観察したセラミック素体１１の断面の微細組織を示す図である。この視野内の６層のセラミック層１８について、２μｍの等間隔の矢印で示された５箇所の厚さを測定する。そして、得られた３０箇所の厚さの平均値を平均厚さとすることができる。
【００４３】
このように、本実施形態の積層セラミックコンデンサ１０は、実装面積を増大させずに高さ寸法Ｔが拡大され、内部電極１２，１３を多く積層することができるため、大容量が実現できる。
一方、従来は、実装時の取り扱いが困難であったため、幅寸法Ｗよりも高さ寸法Ｔの大きい積層セラミックコンデンサを実現することが難しかった。
【００４４】
そこで、本実施形態の積層セラミックコンデンサ１０では、一方の主面（第１主面）１１ｅが、Ｚ軸方向に向いた第１平坦領域Ｆ１を有し、他方の主面（第２主面）１１ｆが第１平坦領域Ｆ１とは反対側のＺ軸方向に向いた第２平坦領域Ｆ２を有する。この構成により、後述するように、幅寸法Ｗよりも高さ寸法Ｔが大きくても実装時の取り扱い性を高めることができる。
【００４５】
第１平坦領域Ｆ１は、主面１１ｅのＸ軸方向中央部に形成される平坦な領域である。第２平坦領域Ｆ２は、主面１１ｆのＹ軸方向中央部に形成される平坦な領域である。主面１１ｅ，１１ｆの周縁部は、これらの中央部のＸ軸方向及びＹ軸方向外方に位置し、第１平坦領域Ｆ１及び第２平坦領域Ｆ２から延出する曲面で構成される。
【００４６】
図５は、図３の部分拡大図である。同図を用いて、第１平坦領域Ｆ１について詳細に説明する。
第１平坦領域Ｆ１は、セラミック素体１１のＹ−Ｚ断面において、主面１１ｅのＹ軸方向中心点Ｃを通りＺ軸方向に直交する（Ｙ軸方向と平行な）第１仮想線Ｌ１と、第１仮想線Ｌ１に平行でセラミック素体１１の高さ寸法Ｔの１％（Ｔ＊０．０１）の間隔を有する第２仮想線Ｌ２とを規定したときに、第２仮想線Ｌ２と主面１１ｅとの交差する２点間の領域をいう。ここでいう「主面１１ｅのＹ軸方向中心点Ｃ」とは、主面１１ｅのＹ軸方向に沿った幅寸法における中心を言うものとする。図５では、主面１１ｅのＹ軸方向中心点Ｃを矢印で示し、仮想線Ｌ１，Ｌ２を太い一点鎖線で示している。
【００４７】
第１平坦領域Ｆ１を上記のように規定することにより、第１平坦領域Ｆ１のＹ軸方向に沿った幅寸法Ｗｆは、第２仮想線Ｌ２と主面１１ｅとの交差する２点間のＹ軸方向に沿った距離となる。第１平坦領域Ｆ１の幅寸法Ｗｆは、セラミック素体１１の幅寸法Ｗの８０％以上１００％未満とすることができる。これにより、第１平坦領域Ｆ１の幅寸法Ｗｆを十分に確保でき、実装時の取り扱い性をさらに高めることができる。
【００４８】
図６は、図２の部分拡大図である。同図を用いて、第２平坦領域Ｆ２について詳細に説明する。
第２平坦領域Ｆ２は、セラミック素体１１のＹ軸方向中央部のＸ−Ｚ断面において、主面１１ｆのＸ軸方向中心点Ｃ'を通りＺ軸方向に直交する（Ｘ軸方向と平行な）第３仮想線Ｌ３と、第３仮想線Ｌ３に平行でセラミック素体１１の高さ寸法Ｔの１％（Ｔ＊０．０１）の間隔を有する第４仮想線Ｌ４とを規定したときに、第４仮想線Ｌ４と主面１１ｆとの交差する２点間の領域をいう。ここでいう「主面１１ｆのＸ軸方向中心点Ｃ'」とは、主面１１ｆのＸ軸方向に沿った長さ寸法における中心を言うものとする。図６では、主面１１ｆのＸ軸方向中心点Ｃ'を矢印で示し、仮想線Ｌ３，Ｌ４を太い二点鎖線で示している。
【００４９】
第２平坦領域Ｆ２を上記のように規定することにより、第２平坦領域Ｆ２のＸ軸方向に沿った長さ寸法Ｌｆは、第４仮想線Ｌ４と主面１１ｆとの交差する２点間のＸ軸方向に沿った距離となる。第２平坦領域Ｆ２の長さ寸法Ｌｆは、セラミック素体１１の長さ寸法Ｌの８０％以上１００％未満とすることができる。これにより、セラミック素体１１のＸ軸方向周縁部まで第２平坦領域Ｆ２を延在させることができ、外部電極１４，１５を第２平坦領域Ｆ２上に形成することができる。したがって、積層セラミックコンデンサ１０の実装時の姿勢を安定させ、取り扱い性をさらに高めることができる。
【００５０】
第１平坦領域Ｆ１及び第２平坦領域Ｆ２を有する積層セラミックコンデンサ１０は、以下の製造方法により製造することができる。
【００５１】
［積層セラミックコンデンサ１０の製造方法］
図７は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図８〜１２は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図７に沿って、図８〜１２を適宜参照しながら説明する。
【００５２】
（ステップＳ０１：内部電極パターン形成）
ステップＳ０１では、積層部１６を形成するための第１セラミックシート１０１及び第２セラミックシート１０２上に、内部電極パターン１１２，１１３を形成する。
【００５３】
セラミックシート１０１，１０２は、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。誘電体セラミックスとしては、例えば粒子径が２０ｎｍ〜２００ｎｍである粉体を用いることができる。セラミックシート１０１，１０２は、例えば、ロールコーターやドクターブレードなどを用いてシート状に成形される。セラミックシート１０１，１０２の厚さは限定されないが、例えば、１．５μｍ以下となるように調整される。
【００５４】
図８は、セラミックシート１０１，１０２の平面図である。この段階では、セラミックシート１０１，１０２が、個片化されていない大判のシートとして構成される。図８には、積層セラミックコンデンサ１０ごとに個片化する際の切断線Ｌｘ，Ｌｙが示されている。切断線ＬｘはＸ軸に平行であり、切断線ＬｙはＹ軸に平行である。
【００５５】
図８に示すように、第１セラミックシート１０１には第１内部電極１２に対応する未焼成の第１内部電極パターン１１２が形成され、第２セラミックシート１０２には第２内部電極１３に対応する未焼成の第２内部電極パターン１１３が形成されている。
【００５６】
内部電極パターン１１２，１１３は、任意の導電性ペーストをセラミックシート１０１，１０２に塗布することによって形成することができる。導電性ペーストの塗布方法は、公知の技術から任意に選択可能である。例えば、導電性ペーストの塗布には、スクリーン印刷法やグラビア印刷法を用いることができる。
【００５７】
第１セラミックシート１０１上の各内部電極パターン１１２は、１本の切断線Ｌｙ１又はＬｙ２を跨いでＸ軸方向に延びる略矩形に構成される。各内部電極パターン１１２は、切断線Ｌｙ１、Ｌｙ２及びＬｘで切断されることにより、各積層セラミックコンデンサ１０の第１内部電極１２を形成する。切断線Ｌｙ１又はＬｙ２上の内部電極パターン１１２は、端面１１ａに露出する引出し部に対応する。
【００５８】
第１セラミックシート１０１では、切断線Ｌｙ１を跨いで延びる内部電極パターン１１２がＸ軸方向に沿って配置された第１列と、切断線Ｌｙ２を跨いで延びる内部電極パターン１１２がＸ軸方向に沿って配置された第２列とが、Ｙ軸方向に交互に並んでいる。第１列では、Ｘ軸方向に隣接する内部電極パターン１１２同士が切断線Ｌｙ２を挟んで相互に対向する。第２列では、Ｘ軸方向に隣接する内部電極パターン１１２同士が切断線Ｌｙ１を挟んで相互に対向する。つまり、Ｙ軸方向に隣接する第１列と第２列では、内部電極パターン１１２が、１チップ分ずつＸ軸方向にずれて配置されている。
【００５９】
第２セラミックシート１０２上の内部電極パターン１１３も、内部電極パターン１１２と同様に構成される。但し、第２セラミックシート１０２では、第１セラミックシート１０１の第１列に対応する列の内部電極パターン１１３が、切断線Ｌｙ２を跨いで延び、第１セラミックシート１０１の第２列に対応する列の内部電極パターン１１３が、切断線Ｌｙ１を跨いで延びる。つまり、内部電極パターン１１３は、内部電極パターン１１２とはＸ軸方向又はＹ軸方向に１チップ分ずれて形成されている。
【００６０】
非電極形成領域Ｎは、セラミックシート１０１，１０２における内部電極パターン１１２，１１３が形成されていない領域である。第１セラミックシート１０１において、非電極形成領域Ｎは、Ｘ軸方向に隣り合う内部電極パターン１１２の間の切断線Ｌｙ１、Ｌｙ２に沿って延びる複数の帯領域と、Ｙ軸方向に隣り合う内部電極パターン１１２の間の切断線Ｌｘに沿って延びる複数の帯領域とで構成される。非電極形成領域Ｎは、全体として、これらの帯領域が相互に交わった格子状に形成される。非電極形成領域Ｎは、積層セラミックコンデンサ１０におけるサイドマージンとエンドマージンとに対応する。
第２セラミックシート１０２における非電極形成領域Ｎも、同様に構成される。
【００６１】
図９は、図８ＡのＣ−Ｃ'線に沿った部分断面図である。
図９では、セラミックシート１０１，１０２上に所定の厚さｄ１で内部電極パターン１１２，１１３が形成されている。内部電極パターン１１２，１１３の厚さｄ１は、内部電極パターン１１２の平均の厚さであり、例えば、セラミック層１８の平均厚さと同様に、複数箇所において測定された厚さの平均値として求めることができる。
【００６２】
非電極形成領域Ｎ上には、隣接する内部電極パターン１１２，１１３に挟まれた空間部Ｓが形成されている。空間部Ｓは、非電極形成領域Ｎに面する厚さがｄ１の空間領域とする。すなわち空間部Ｓは、非電極形成領域Ｎの面積に厚さｄ１を乗じた体積を有する。図９及び９では、空間部Ｓを太い破線で囲って示している。
【００６３】
（ステップＳ０２：誘電体パターン形成）
ステップＳ０２では、第１セラミックシート１０１及び第２セラミックシート１０２における内部電極パターン１１２，１１３の周囲の非電極形成領域Ｎ上に、誘電体パターンＰを形成する。
【００６４】
図１０は、図９と同じ位置の断面図であって、空間部Ｓに誘電体パターンＰが形成された態様を示す。
誘電体パターンＰは、セラミックペーストをセラミックシート１０１，１０２の非電極形成領域Ｎに塗布することによって形成することができる。セラミックペーストは、誘電体セラミックスを主成分とするものであればよいが、セラミックシート１０１，１０２と同様の誘電体セラミックスを用いることで、焼成時における内部応力が抑制される。セラミックペーストの塗布には、例えばスクリーン印刷法やグラビア印刷法を用いることができる。
【００６５】
本実施形態において、誘電体パターンＰは、空間部Ｓの７５％以上１００％未満を占めるように形成される。すなわち、誘電体パターンＰは、内部電極パターン１１２，１１３の厚さｄ１に非電極形成領域Ｎの面積を乗じた空間部Ｓの体積の、７５％以上１００％未満の体積を有する。
【００６６】
誘電体パターンＰの平均厚さは、空間部Ｓの厚さｄ１以下であればよく、例えばｄ１を１００％としたときに８０％以上１００％以下であってもよい。誘電体パターンの平均厚さは、内部電極パターン１１２，１１３の厚さと同様に測定した場合の平均値とすることができる。
【００６７】
セラミックシート１０１，１０２は、内部電極パターン１１２，１１３の周囲に誘電体パターンＰが形成されていない間隙Ｑを有していてもよい。内部電極パターン１１２，１１３と誘電体パターンＰとの間に間隙Ｑを設けることにより、誘電体パターンＰが内部電極パターン１１２，１１３上に形成されることを防止することができる。
【００６８】
（ステップＳ０３：積層）
ステップＳ０３では、ステップＳ０１，Ｓ０２で準備したセラミックシート１０１，１０２及び第３セラミックシート１０３を、図１１に示すように積層することにより積層シート１０４を作製する。第３セラミックシート１０３は、内部電極パターン１１２，１１３及び誘電体パターンＰが形成されていないセラミックシートである。なお、図１１では、間隙Ｑの記載を省略している。
【００６９】
積層シート１０４は、第１セラミックシート１０１及び第２セラミックシート１０２がＺ軸方向に交互に積層された電極積層シート１０５と、第３セラミックシート１０３のみが積層された２つのカバー積層シート１０６と、を有する。２つのカバー積層シート１０６は、電極積層シート１０５のＺ軸方向上下面にそれぞれ設けられる。電極積層シート１０５は、焼成後の積層部１６に対応する。カバー積層シート１０６は、焼成後のカバー部１７に対応する。
【００７０】
電極積層シート１０５におけるセラミックシート１０１，１０２の積層数は、焼成後に所望の容量及び高さ寸法Ｔが得られるように調整される。
カバー積層シート１０６における第３セラミックシート１０３の積層数も図示の例に限定されず、適宜調整される。
【００７１】
積層シート１０４は、セラミックシート１０１，１０２，１０３を圧着することにより一体化される。セラミックシート１０１，１０２，１０３の圧着には、例えば、静水圧加圧や一軸加圧などを用いることが好ましい。これにより、積層シート１０４を高密度化することが可能である。
【００７２】
（ステップＳ０４：切断）
ステップＳ０４では、ステップＳ０３で得られた積層シート１０４を切断線Ｌｘ，Ｌｙに沿って切断することにより、未焼成のセラミック素体１１１を作製する。
【００７３】
図１２は、ステップＳ０４で得られるセラミック素体１１１の斜視図である。
同図に示すように、未焼成のセラミック素体１１１は、Ｘ軸方向を向いた２つの端面１１１ａ，１１１ｂと、Ｙ軸方向を向いた２つの側面１１１ｃ，１１１ｄと、Ｚ軸方向を向いた２つの主面１１１ｅ，１１１ｆと、を有する。電極積層シート１０５が切断された部分は、未焼成の積層部１１６として構成される。カバー積層シート１０６が切断された部分は、未焼成のカバー部１１７として構成される。
【００７４】
未焼成のセラミック素体１１１は、焼成後に、Ｚ軸方向の高さ寸法ＴがＹ軸方向の幅寸法の１．１倍以上１．６倍以下となるような外形を有する。また、主面１１１ｅ，１１１ｆには、それぞれ、第１平坦領域Ｆ１及び第２平坦領域Ｆ２と同様に規定される未焼成の第１平坦領域Ｆｕ１及び第２平坦領域Ｆｕ２が形成されている。未焼成の第１平坦領域Ｆｕ１のＹ軸方向における幅寸法は、第１平坦領域Ｆ１と同様に、未焼成のセラミック素体１１１の幅寸法の８０％以上１００％未満とすることができる。同様に、未焼成の第２平坦領域Ｆｕ２のＸ軸方向における長さ寸法は、第２平坦領域Ｆ２と同様に、未焼成のセラミック素体１１１の長さ寸法の８０％以上１００％未満とすることができる。なお、未焼成のセラミック素体１１１は、切断後、バレル研磨等によって面取りされてもよい。その場合は、第１平坦領域Ｆｕ１の幅寸法及び第２平坦領域Ｆｕ２の長さ寸法が上記範囲内となるように行われる。
【００７５】
（ステップＳ０５：焼成）
ステップＳ０５では、ステップＳ０４で得られた未焼成のセラミック素体１１１を焼結させることにより、図１〜３に示すセラミック素体１１を作製する。つまり、ステップＳ０５により、積層部１１６が積層部１６になり、カバー部１１７がカバー部１７になる。焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。
【００７６】
（ステップＳ０６：外部電極形成）
ステップＳ０６では、ステップＳ０５で得られたセラミック素体１１に外部電極１４，１５を形成することにより、図１〜３に示す積層セラミックコンデンサ１０を作製する。
【００７７】
ステップＳ０６では、まず、セラミック素体１１の一方のＸ軸方向端面を覆うように未焼成の電極材料を塗布し、セラミック素体１１の他方のＸ軸方向端面を覆うように未焼成の電極材料を塗布する。セラミック素体１１に塗布された未焼成の電極材料に、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において焼き付け処理を行って、セラミック素体１１に下地膜を形成する。そして、セラミック素体１１に焼き付けられた下地膜の上に、中間膜及び表面膜を電解メッキなどのメッキ処理で形成して、外部電極１４，１５が完成する。
【００７８】
なお、上記のステップＳ０６における処理の一部を、ステップＳ０５の前に行ってもよい。例えば、ステップＳ０５の前に未焼成のセラミック素体１１１のＸ軸方向両端面に未焼成の電極材料を塗布し、ステップＳ０５において、未焼成のセラミック素体１１１を焼成すると同時に、未焼成の電極材料を焼き付けて外部電極１４，１５の下地層を形成してもよい。また、脱バインダー処理したセラミック素体１１１に未焼成の電極材料を塗布して、これらを同時に焼成してもよい。
【００７９】
このように製造されたセラミック素体１１は、図１〜３に示すように、Ｚ軸方向の高さ寸法ＴがＹ軸方向の幅寸法Ｗの１．１倍以上１．６倍以下であり、かつ、平坦領域Ｆ１，Ｆ２を有する。平坦領域Ｆ１，Ｆ２は、ステップＳ０２において、空間部Ｓの７５％以上１００％未満を占める誘電体パターンＰを形成することにより形成される。
【００８０】
仮に誘電体パターンを形成しない場合、内部電極パターンの厚さに起因して、内部電極パターンが積層された容量形成部分と、非電極形成領域が積層されたサイドマージン部分及びエンドマージン部分とのＺ軸方向の高さ寸法に差が生じる。さらに、セラミックシートの積層数が多いほど、すなわち積層セラミックコンデンサの高さ寸法が大きいほど、上記部分間のＺ軸方向の高さの差が大きくなる。このため、積層されたセラミックシートが圧着及び切断されたセラミック素体では、Ｘ軸方向及びＹ軸方向周縁部からＸ軸方向及びＹ軸方向中央部に向かう高さ寸法が漸増し、主面がＺ軸方向に凸な曲面状に構成される。
【００８１】
また、仮に誘電体パターンを非電極形成領域全体（すなわち空間部の１００％を占める状態）に形成しようとした場合、誘電体パターンがわずかにずれただけで内部電極パターンに重なってしまう。これにより、重なりの部分の厚さが厚くなり、セラミック素体におけるＺ軸方向の高さが不均一となる。
【００８２】
一方、誘電体パターンの空間部に占める割合が７５％未満の場合には、内部電極パターンと誘電体パターンとの間隙が大きくなる。このため、積層されたセラミックシートが圧着時に間隙内に沈み込んでしまい、やはりセラミック素体におけるＺ軸方向の高さが不均一となる。
【００８３】
本実施形態では、誘電体パターンＰが空間部Ｓの７５％以上を占めるように形成されることで、ステップＳ０３で積層されたセラミックシートが間隙Ｑ内に沈み込まない程度に、間隙Ｑを小さくすることができる。これにより、電極積層シート１０５におけるＺ軸方向の高さを均一に形成することができ、未焼成のセラミック素体１１１に平坦領域Ｆｕ１，Ｆｕ２が形成される。したがって、焼成後のセラミック素体１１にも平坦領域Ｆ１，Ｆ２が形成される。
【００８４】
また、誘電体パターンＰが空間部Ｓの１００％未満を占めるように形成されることで、非電極形成領域Ｎ上に狭い間隙Ｑを設けることができる。これにより、誘電体パターンＰが内部電極パターン１１２，１１３に対してわずかにずれた場合でも、間隙Ｑにより当該ずれが緩衝される。したがって、内部電極パターン１１２，１１３上に誘電体パターンＰが重なってしまうリスクを低下させることができる。
【００８５】
さらに、製造後の積層セラミックコンデンサ１０は、第１平坦領域Ｆ１をＺ軸方向上方及び第２平坦領域Ｆ２をＺ軸方向下方に向けた状態で、包装体１００として包装される。これにより、積層セラミックコンデンサ１０が包装体１００から取り出されて電子機器に実装される実装工程を円滑に行うことができる。
以下、包装体１００の構成及び積層セラミックコンデンサ１０の実装方法について詳細を説明する。
【００８６】
［積層セラミックコンデンサ１０の包装体１００の構成］
図１３は、積層セラミックコンデンサ１０の包装体１００の平面図であり、図１４は、図１３のＤ−Ｄ'線に沿った断面図である。なお、本実施形態に係る包装体１００の構成は、図１３及び１４に示す構成に限定されない。
【００８７】
包装体１００は、例えばＹ軸方向に長手を有し、Ｚ軸方向に所定の深さを有し、複数の積層セラミックコンデンサ１０を収容する。
包装体１００は、収容部１１０と、封止部１２０と、複数の積層セラミックコンデンサ１０と、を備える。
【００８８】
収容部１１０は、Ｙ軸方向に沿って所定の間隔で形成された複数の凹部１１０ａを有する。
収容部１１０は、典型的にはキャリアテープであるが、積層セラミックコンデンサ１０を収容する凹部１１０ａが格子状に配列されたチップトレイ等であってもよい。また、収容部１１０を構成する材料も特に限定されず、例えば合成樹脂や紙等であってもよい。
【００８９】
凹部１１０ａは、収容部１１０のＺ軸方向上面１１０ｃから下方に向かって形成され、各積層セラミックコンデンサ１０を収容可能なサイズを有する。凹部１１０ａの上面１１０ｃ側には、取り出し口１１０ｂが形成される。取り出し口１１０ｂは、積層セラミックコンデンサ１０の凹部１１０ａへの収容及び凹部１１０ａからの取り出しに用いられる。
【００９０】
封止部１２０は、収容部１１０上に剥離可能に配置され、凹部１１０ａの取り出し口１１０ｂをＺ軸方向から覆うように構成される。封止部１２０は、典型的にはカバーテープであるが、収容部１１０から剥離可能であり、凹部１１０ａを封止する機能を有する部材であれば特に限定されない。また、封止部１２０は、収容部１１０と同種の材料で形成されてもよく、異なる材料で形成されてもよい。
【００９１】
積層セラミックコンデンサ１０は、凹部１１０ａに、第１平坦領域Ｆ１を取り出し口１１０ｂ側（Ｚ軸方向上方）に向け、第２平坦領域Ｆ２を凹部１１０ａの底面１１０ｄ（Ｚ軸方向下方）に向けた状態で収容されている。取り出し口１１０ｂ側の第１平坦領域Ｆ１は、好ましくは幅寸法Ｗｆがセラミック素体１１の幅寸法Ｗの８０％以上１００％未満となるように形成される。凹部１１０ａの底面１１０ｄ側の第２平坦領域Ｆ２は、好ましくはＸ軸方向における長さ寸法Ｌｆがセラミック素体１１の長さ寸法Ｌの８０％以上１００％未満となるように形成される。
【００９２】
［積層セラミックコンデンサ１０の実装方法］
図１５は、積層セラミックコンデンサ１０の実装工程を示す模式的な断面図であり、図１４に対応する断面を示す。図１６は、積層セラミックコンデンサ１０が実装された積層セラミックコンデンサ実装基板（実装基板）２００のＹ軸方向から見た断面図である。図１７は、実装基板２００のＸ軸方向から見た側面図である。
積層セラミックコンデンサ１０は、包装体１００から１個ずつ取り出され、電子機器の回路基板２１０に実装される。以下、図１５〜１７を参照しつつ説明する。
【００９３】
まず、封止部１２０が収容部１１０から剥離される。続いて、図１５に示すように、チップマウンタの吸着ノズルＭにより、包装体１００の取り出し口１１０ｂから積層セラミックコンデンサ１０が取り出される。吸着ノズルＭは、Ｚ軸方向上方から取り出し口１１０ｂ側を向いている第１平坦領域Ｆ１を吸着し、保持する。
【００９４】
吸着ノズルＭは、第１平坦領域Ｆ１を吸着した状態で、積層セラミックコンデンサ１０を回路基板２１０上に移動させる。吸着ノズルＭは、回路基板２１０上の所定の位置に積層セラミックコンデンサ１０を配置した後、吸着を解除する。このときも、第１平坦領域Ｆ１はＺ軸方向上方を向き、第２平坦領域Ｆ２はＺ軸方向下方を向いている。
【００９５】
その後、積層セラミックコンデンサ１０の外部電極１４，１５と回路基板２１０とがはんだＨなどによってＺ軸方向に接合されることで、図１６及び図１７に示すような積層セラミックコンデンサ１０が実装された実装基板２００が形成される。
実装基板２００においても、第１平坦領域Ｆ１がＺ軸方向上方を向き、第２平坦領域Ｆ２がＺ軸方向下方を向いた状態で積層セラミックコンデンサ１０が実装されている。すなわち、実装基板２００では、第２平坦領域Ｆ２が回路基板２１０とＺ軸方向に対向している。
【００９６】
ここで、誘電体パターンが空間部の体積の７５％以上１００％未満の体積で形成されない場合、図１８に示す積層セラミックコンデンサ１０'のように、セラミック素体１１'の主面１１'ｅ，１１'ｆの中央部が曲面となる。この場合、吸着ノズルＭの先端とセラミック素体の主面との間に隙間が生じ、吸着ノズルＭの吸着が不十分となる。したがって、実装工程において、積層セラミックコンデンサの主面を吸着できない、移動の途中で落とす、といった不具合が発生するおそれがある。あるいは、図１８に示すように、積層セラミックコンデンサ１０'が回路基板２１０に配置される際にバランスを崩し、回路基板２１０に対して大きく傾いた状態で接合されるおそれがある。
【００９７】
本実施形態では、セラミック素体１１の主面１１ｅ，１１ｆに第１平坦領域Ｆ１及び第２平坦領域Ｆ２が形成され、これらの平坦領域Ｆ１，Ｆ２をそれぞれＺ軸方向上方及び下方に向けた状態で積層セラミックコンデンサ１０が包装される。これにより、吸着ノズルＭの先端とセラミック素体１１の第１平坦領域Ｆ１とが密着し、吸着ノズルＭが第１平坦領域Ｆ１を安定して吸着することができる。したがって、吸着ノズルＭによる吸着時の不具合を防止し、積層セラミックコンデンサ１０の実装を円滑に行うことができる。
【００９８】
加えて、回路基板２１０側の主面１１ｆに第２平坦領域Ｆ２が形成されることにより、回路基板２１０に面する外部電極１４，１５の表面も略平坦に形成される。これにより、はんだＨなどによる回路基板２１０への接合時の姿勢を安定させることができ、回路基板２１０に対して傾いて接合されることを防止できる。したがって、回路基板２１０において、隣接する他の電子部品との接触を防止でき、積層セラミックコンデンサ１０と他の電子部品とを高密度に実装することが可能となる。また、一方の外部電極が回路基板のランドパターンから離間するチップ立ちを抑制することができ、実装時の不具合をより確実に防止できる。
【００９９】
図１９は、回路基板２１０に実装された複数の積層セラミックコンデンサ１０を備えた実装基板２００の構成例を示す側面図である。
同図に示すように、一つの回路基板２１０上に複数の積層セラミックコンデンサ１０を配置する場合には、Ｙ軸方向に沿って、セラミック素体１１の幅寸法Ｗの３０％以下の間隔Ｒをあけて積層セラミックコンデンサ１０を実装することができる。これにより、複数の積層セラミックコンデンサ１０を回路基板２１０上に高密度で実装でき、実装基板２００の高機能化及び省スペース化を実現できる。なお、間隔Ｒは、Ｙ軸方向において隣接する積層セラミックコンデンサ１０の間の最も狭い部分の間隔とする。
【０１００】
また、積層セラミックコンデンサ１０では、セラミック素体１１の高さ寸法Ｔを幅寸法Ｗの１．１倍以上１．６倍以下とすることにより、幅寸法Ｗよりも高さ寸法Ｔが大きくとも重心を安定させることができる。このため、包装体１００の凹部１１０ａ内及び実装工程において、積層セラミックコンデンサ１０の倒れを防止し、積層セラミックコンデンサ１０の高さ方向がＺ軸方向に一致する姿勢で積層セラミックコンデンサ１０を取り扱うことができる。したがって、これによっても積層セラミックコンデンサ１０の実装を円滑に行うことができる。
【０１０１】
さらに、セラミック素体１１の長さ寸法Ｌを高さ寸法Ｔの１．０倍より大きく１．５倍以下とすることによっても、セラミック素体１１の重心を安定させることができる。したがって、積層セラミックコンデンサ１０の実装時における取り扱い性をより高めることができる。
【０１０２】
このように、積層セラミックコンデンサ１０によれば、内部電極１２，１３の積層数を増やしても実装時の不具合を防止できるため、実装面積を変えずに容量を高めることができる。したがって、大容量であって、電子機器の小型化に貢献できる積層セラミックコンデンサ１０を実現することができる。
【０１０３】
［実施例及び比較例］
本実施形態の実施例及び比較例として、上記の製造方法に基づいて積層セラミックコンデンサ１０のサンプルを作製し、形状、吸着ノズルＭに対する吸着率及び実装不良率について調べた。
【０１０４】
まず、積層セラミックコンデンサの各サンプル（実施例１〜３、比較例１及び２）を作製した。各サンプルのサイズは、長さ寸法（Ｌ）０．６９ｍｍ、幅寸法（Ｗ）０．３９ｍｍ、高さ寸法（Ｔ）０．５５ｍｍの第１サイズ、長さ寸法（Ｌ）１．１５ｍｍ、幅寸法（Ｗ）０．６５ｍｍ、高さ寸法（Ｔ）１．００ｍｍの第２サイズ、及び長さ寸法（Ｌ）１．２０ｍｍ、幅寸法（Ｗ）０．７５ｍｍ、高さ寸法（Ｔ）０．８５ｍｍの第３サイズの３種類であった。すなわち、高さ寸法に対する長さ寸法の比（Ｌ／Ｔ）は１．１５〜１．４１、幅寸法に対する高さ寸法の比（Ｔ／Ｗ）は１．１３〜１．５４であった。また以下の各評価では、各実施例及び各比較例につきそれぞれ３種類のサイズを各１００個ずつ、合計１５００個のサンプルを用いた。
【０１０５】
実施例１〜３、比較例１の各サンプルでは、それぞれ誘電体パターンを形成した。内部電極パターンの厚さに非電極形成領域の面積を乗じた空間部の体積に対する誘電体パターンの体積率（空間占有率）を、表１に示す。なお、同表に示す空間占有率の値は、各実施例及び各比較例のそれぞれ３００個のサンプルについての平均値とした。
実施例１では上記空間占有率が９５％、実施例２では９０％、実施例３では７５％であり、いずれも７５％以上１００％未満であった。一方、比較例１では上記空間占有率が５０％であった。比較例２については、誘電体パターンを形成していないため、空間占有率は０％であった。
【０１０６】
【表１】
2020031152.tif 000003
【０１０７】
また、積層セラミックコンデンサの幅寸法（Ｗ）に対する一方の平坦領域の幅寸法（Ｗｆ）の割合（Ｗｆ／Ｗ）及び長さ寸法（Ｌ）に対する他方の平坦領域の長さ寸法（Ｌｆ）の割合（Ｌｆ／Ｌ）を測定した。結果を、表１に示す。なお、同表に示す幅寸法の割合の値及び長さ寸法の割合の値は、各実施例及び各比較例のそれぞれ３００個のサンプルについての平均値とした。また、各サンプルにおける幅寸法の割合の値としては、各サンプルの２つの主面のうち任意の一方の主面の平坦領域の当該幅寸法の割合の値を採用し、各サンプルにおける長さ寸法の割合の値としては、各サンプルの他方の主面の平坦領域の当該長さ寸法の割合の値を採用した。
【０１０８】
上記幅寸法の割合は、実施例１では８５％、実施例２では８３％、実施例３では８２％であり、実施例１〜３では、いずれも８０％以上であった。一方、比較例１では上記幅寸法の割合が６５％、比較例２では３５％であり、いずれも８０％未満であった。
また、上記長さ寸法の割合は、実施例１では９２％、実施例２では９０％、実施例３では８９％であり、実施例１〜３では、いずれも８０％以上であった。一方、比較例１では上記長さ寸法の割合が７９％、比較例２では６５％であり、いずれも８０％未満であった。
【０１０９】
上記幅寸法の割合（Ｗｆ／Ｗ）及び上記長さ寸法の割合（Ｌｆ／Ｌ）は、誘電体パターンの空間占有率と正の相関が見られた。具体的には、空間占有率が７５％以上１００％未満の実施例１〜３では、いずれもＷｆ／Ｗ及びＬｆ／Ｌが８０％以上であるが、空間占有率が５０％以下の比較例１，２では、いずれもＷｆ／Ｗ及びＬｆ／Ｌが８０％未満となった。このことから、誘電体パターンの空間占有率を７５％以上１００％未満とすることにより、上記幅寸法の割合及び上記長さ寸法の割合が８０％以上となるように平坦領域を形成できることが確認された。
【０１１０】
続いて、包装体の凹部を有する収容部を準備し、上記幅寸法の割合の大きい方の平坦領域を有する主面を取り出し口側に向けた状態で、各サンプルを凹部に収容した。そして、チップマウンタの吸着ノズルにより各サンプルの取り出し口側の主面を吸着しようと試みた。各実施例及び各比較例のそれぞれ３００個のサンプル中、当該主面を吸着できたものの割合を「吸着率」として求めた。結果を表１に示す。
【０１１１】
同表に示すように、実施例１〜３は、いずれも吸着率が９９％であり、ほぼ全てのサンプルで吸着が可能であり、実装時の取り扱い性が良好であることが確認された。一方、比較例１の吸着率は９２％、比較例２の吸着率は８５％であり、１割〜２割程度のサンプルで吸着が失敗した。このため、比較例１，２では、実施例１〜３よりも実装時の取り扱い性が劣ることが確認された。
【０１１２】
次に、回路基板上に上記幅寸法の２０％の間隔を空けて設けたランドパターンにクリームはんだを印刷し、吸着できたサンプルを上記ランドパターン上に配置し、リフロー炉ではんだ接合を行った。各実施例及び各比較例において、吸着及び配置ができたサンプル中、隣接する部品と接触したもの、又はチップ立ちにより一方のランドパターンとの離間が確認できたものの割合を「実装不良率」として求めた。結果を表１に示す。
【０１１３】
同表に示すように、実施例１〜３は、いずれも実装不良率が１％であり、ほぼ全てのサンプルで良好な実装が可能であることが確認された。一方、比較例１で５％、比較例２で９％の実装不良が発生した。このため、比較例１，２では、実施例１〜３よりも実装時の取り扱い性が劣ることが確認された。
【０１１４】
以上、本発明の各実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば本発明の実施形態は各実施形態を組み合わせた実施形態とすることができる。
【０１１５】
例えば、積層セラミックコンデンサ１０では、積層部１６がＺ軸方向に複数に分割して設けられていてもよい。この場合、各積層部１６において内部電極１２，１３がＺ軸方向に沿って交互に配置されていればよく、積層部１６が切り替わる部分において第１内部電極１２又は第２内部電極１３が連続して配置されていてもよい。
【０１１６】
また、上記実施形態では、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、本発明は、対を成す内部電極が交互に配置される積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、圧電素子などが挙げられる。
【符号の説明】
【０１１７】
１０…積層セラミックコンデンサ（セラミック電子部品）
１１…セラミック素体
１１ｅ…第１主面
１１ｆ…第２主面
１２，１３…内部電極
１４，１５…外部電極
Ｆ１…第１平坦領域
Ｆ２…第２平坦領域
１００…包装体（積層セラミック電子部品包装体）
２００…実装基板（積層セラミック電子部品実装基板）
２１０…回路基板
【図１】
2020031152.tif 000004
【図２】
2020031152.tif 000005
【図３】
2020031152.tif 000006
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【手続補正書】
【提出日】令和1年5月23日(2019.5.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１方向に積層された複数の内部電極と、前記第１方向に向いた第１平坦領域を含む第１主面と、前記第１平坦領域とは反対側の前記第１方向に向いた第２平坦領域を含む第２主面と、を有するセラミック素体と、
前記複数の内部電極に接続され、前記第１方向に直交する第２方向に相互に対向する一対の外部電極と
を具備し、
前記セラミック素体の前記第１方向の寸法は、前記第１方向及び前記第２方向に直交する第３方向の寸法の１．１倍以上１．６倍以下であり、
前記第１平坦領域は、前記第１主面の前記第２方向中央部に形成され、
前記第２平坦領域は、前記第２主面の前記第３方向中央部に形成される
積層セラミック電子部品。
【請求項２】
請求項１に記載の積層セラミック電子部品であって、
前記第１平坦領域の前記第３方向の寸法は、前記セラミック素体の前記第３方向の寸法の８０％以上１００％未満である
積層セラミック電子部品。
【請求項３】
請求項１又は２に記載の積層セラミック電子部品であって、
前記第２平坦領域の前記第２方向の寸法は、前記セラミック素体の前記第２方向の寸法の８０％以上１００％未満である
積層セラミック電子部品。
【請求項４】
請求項１から３のいずれか一項に記載の積層セラミック電子部品であって、
前記第１平坦領域は、前記セラミック素体の前記第１方向と前記第３方向の断面において、前記第１主面の前記第３方向における中心点を通り前記第１方向に直交する第１仮想線と、前記第１仮想線に平行で、かつ前記第１仮想線と前記セラミック素体の前記第１方向における寸法の１％の間隔を有する第２仮想線と、を規定したときに、前記第２仮想線と前記第１主面との交差する２点間の領域であり、
前記第２平坦領域は、前記セラミック素体の前記第１方向と前記第２方向の断面において、前記第２主面の前記第２方向における中心点を通り前記第１方向に直交する第３仮想線と、前記第３仮想線に平行で、かつ前記第３仮想線と前記セラミック素体の前記第１方向における寸法の１％の間隔を有する第４仮想線と、を規定したときに、前記第４仮想線と前記第２主面との交差する２点間の領域である
積層セラミック電子部品。
【請求項５】
回路基板と、
第１方向に積層された複数の内部電極を有するセラミック素体と、前記複数の内部電極に接続され前記第１方向に直交する第２方向に相互に対向する一対の外部電極と、を有し、前記一対の外部電極を介して前記回路基板に実装された積層セラミック電子部品と
を具備し、
前記セラミック素体の前記第１方向の寸法は、前記第１方向及び前記第２方向に直交する第３方向の寸法の１．１倍以上１．６倍以下であり、
前記セラミック素体は、前記第１方向に向いた第１平坦領域を含む第１主面と、前記第１平坦領域とは反対側の前記第１方向に向いた第２平坦領域を含む第２主面と、を有し、
前記第１平坦領域は、前記第１主面の前記第２方向中央部に形成され、
前記第２平坦領域は、前記第２主面の前記第３方向中央部に形成され、
前記積層セラミック電子部品は、前記第２平坦領域が前記回路基板と前記第１方向に対向し、前記第１平坦領域が前記第１方向上方を向くように前記回路基板に実装される
積層セラミック電子部品実装基板。
【請求項６】
請求項５に記載の積層セラミック電子部品実装基板であって、
前記セラミック素体と、前記一対の外部電極と、をそれぞれ有する複数の積層セラミック電子部品をさらに具備し、
前記複数の積層セラミック電子部品は、前記第３方向に沿って、前記セラミック素体の前記第３方向の寸法の３０％以下の間隔をあけて前記回路基板に実装される
積層セラミック電子部品実装基板。
【請求項７】
請求項５又は６に記載の電子部品実装基板であって、
前記第１平坦領域は、前記セラミック素体の前記第１方向と前記第３方向の断面において、前記第１主面の前記第３方向における中心点を通り前記第１方向に直交する第１仮想線と、前記第１仮想線に平行で、かつ前記第１仮想線と前記セラミック素体の前記第１方向における寸法の１％の間隔を有する第２仮想線と、を規定したときに、前記第２仮想線と前記第１主面との交差する２点間の領域であり、
前記第２平坦領域は、前記セラミック素体の前記第１方向と前記第２方向の断面において、前記第２主面の前記第２方向における中心点を通り前記第１方向に直交する第３仮想線と、前記第３仮想線に平行で、かつ前記第３仮想線と前記セラミック素体の前記第１方向における寸法の１％の間隔を有する第４仮想線と、を規定したときに、前記第４仮想線と前記第２主面との交差する２点間の領域である
電子部品実装基板。
【請求項８】
第１方向に積層された複数の内部電極を含むセラミック素体と、前記複数の内部電極に接続され前記第１方向に直交する第２方向に相互に対向する一対の外部電極と、を有し、前記一対の外部電極を介して前記回路基板に実装された積層セラミック電子部品と、を有する積層セラミック電子部品と、
前記積層セラミック電子部品を収容し、かつ取り出し口が形成された凹部を有する収容部と、
前記凹部の前記取り出し口を覆う封止部と、
を具備し、
前記セラミック素体の前記第１方向の寸法は、前記第１方向及び前記第２方向に直交する第３方向の寸法の１．１倍以上１．６倍以下であり、
前記セラミック素体は、前記第１方向に向いた第１平坦領域を含む第１主面と、前記第１平坦領域とは反対側の前記第１方向に向いた第２平坦領域を含む第２主面と、を有し、
前記第１平坦領域は、前記第１主面の前記第２方向中央部に形成され、
前記第２平坦領域は、前記第２主面の前記第３方向中央部に形成され、
前記積層セラミック電子部品は、前記第１平坦領域を前記取り出し口側に向けて前記凹部に収容される
積層セラミック電子部品包装体。
【請求項９】
請求項８に記載の積層セラミック電子部品包装体であって、
前記第１平坦領域は、前記セラミック素体の前記第１方向と前記第３方向の断面において、前記第１主面の前記第３方向における中心点を通り前記第１方向に直交する第１仮想線と、前記第１仮想線に平行で、かつ前記第１仮想線と前記セラミック素体の前記第１方向における寸法の１％の間隔を有する第２仮想線と、を規定したときに、前記第２仮想線と前記第１主面との交差する２点間の領域であり、
前記第２平坦領域は、前記セラミック素体の前記第１方向と前記第２方向の断面において、前記第２主面の前記第２方向における中心点を通り前記第１方向に直交する第３仮想線と、前記第３仮想線に平行で、かつ前記第３仮想線と前記セラミック素体の前記第１方向における寸法の１％の間隔を有する第４仮想線と、を規定したときに、前記第４仮想線と前記第２主面との交差する２点間の領域である
積層セラミック電子部品包装体。
【請求項１０】
未焼成のセラミックシート上に所定厚さの内部電極パターンを形成し、
前記セラミックシートにおける前記内部電極パターンの周囲の非電極形成領域上に、前記非電極形成領域に面する前記所定厚さの空間部の７５％以上１００％未満を占めるように誘電体パターンを形成し、
前記内部電極パターンと前記誘電体パターンとが形成された前記セラミックシートを第１方向に積層することで、前記第１方向に積層された複数の内部電極を有し、前記第１方向の寸法が、前記第１方向に直交する第２方向の寸法の１．１倍以上１．６倍以下であるセラミック素体を形成し、
前記複数の内部電極に接続され、前記第１方向及び前記第２方向に直交する第３方向に相互に対向する一対の外部電極を形成する
積層セラミック電子部品の製造方法。