(57)【要約】【課題】ＣＭＲＲ調整を含む調整処理を短時間で精度良く行う。【解決手段】演算増幅器（１１０）と可変抵抗（１１４ｂ）を含む複数の抵抗を有し、入力差分電圧を増幅した出力電圧を所定電位（ＶＣＭＲＥＦ）を基準に出力する増幅回路において、入力オフセット調整処理では、所定電位の第１同相電圧の入力状態での出力電圧（ＶＡＭＰ［１，ｉ］）をオフセット評価用電圧として取得し、オフセット評価用電圧に基づき入力オフセット電圧を最小化するオフセット適正状態を決定すると共に、その時のオフセット評価用電圧をオフセット参照電圧（ＶＱ）として保持する。その後、ＣＭＲＲ調整処理では、オフセット適正状態且つ第２同相電圧の入力状態での出力電圧（ＶＡＭＰ［２，ｉ］）をＣＭＲＲ評価用電圧として取得し、ＣＭＲＲ評価用電圧及びオフセット参照電圧に基づきＣＭＲＲを最大化する可変抵抗の抵抗値を決定する。【選択図】図１６
2020031279.tif 000002
【特許請求の範囲】
【請求項１】
演算増幅器と前記演算増幅器に接続された複数の抵抗とを備え、第１入力端子及び第２入力端子間の差分電圧を前記複数の抵抗の各抵抗値に応じた増幅率にて増幅し、増幅により得られた出力電圧を所定電位を基準に出力する増幅回路において、
前記増幅回路の同相信号除去比の調整に供される、前記複数の抵抗中の可変抵抗により構成される調整回路と、
前記演算増幅器の入力オフセット電圧を調整するための第１処理及び前記同相信号除去比を調整するための第２処理を実行する調整制御回路と、を備え、前記入力オフセット電圧を調整可能に前記演算増幅器が構成され、
前記調整制御回路は、
前記第１入力端子及び前記第２入力端子への入力電圧状態を、前記所定電位の第１同相電圧を前記第１入力端子及び前記第２入力端子に共通に入力する第１同相電圧入力状態、又は、前記第１同相電圧と異なる第２同相電圧を前記第１入力端子及び前記第２入力端子に共通に入力する第２同相電圧入力状態に設定することが可能であり、
前記第１処理において、前記第１同相電圧入力状態での前記出力電圧を第１評価用電圧として取得し、前記第１評価用電圧に基づき前記入力オフセット電圧を最小化する前記演算増幅器の状態であるオフセット適正状態を決定するとともに、前記演算増幅器の状態を前記オフセット適正状態に設定したときの前記第１評価用電圧をオフセット参照電圧として保持し、
その後、前記第２処理では、前記演算増幅器の状態を前記オフセット適正状態に設定した上で前記第２同相電圧入力状態での前記出力電圧を第２評価用電圧として取得し、前記第２評価用電圧及び前記オフセット参照電圧に基づき前記同相信号除去比を最大化する前記可変抵抗の抵抗値を決定する
ことを特徴とする増幅回路。
【請求項２】
前記調整回路は、前記調整制御回路からの制御信号に基づき前記可変抵抗の抵抗値を調整することで前記同相信号除去比を調整し、
前記調整制御回路は、前記第２処理において、前記可変抵抗の抵抗値を複数段階に順次調整したときに取得される複数の第２評価用電圧と、前記オフセット参照電圧とに基づき、前記同相信号除去比を最大化する前記可変抵抗の抵抗値を前記可変抵抗の抵抗値の調整範囲の中から探索する
ことを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記調整制御回路は、前記第２処理において、前記複数の第２評価用電圧の内、前記オフセット参照電圧に最も近い第２評価用電圧を特定し、特定した第２評価用電圧に対応する前記可変抵抗の抵抗値を、前記同相信号除去比を最大化する前記可変抵抗の抵抗値として決定する
ことを特徴とする請求項２に記載の増幅回路。
【請求項４】
前記複数の抵抗は、前記第１入力端子と前記演算増幅器の反転入力端子との間に設けられた第１抵抗と、前記演算増幅器の反転入力端子と前記演算増幅器の出力端子との間に設けられた第２抵抗と、前記第２入力端子と前記演算増幅器の非反転入力端子との間に設けられた第３抵抗と、前記演算増幅器の非反転入力端子と前記所定電位が加わる電位点との間に設けられた第４抵抗と、を含み、
前記第１抵抗〜前記第４抵抗の何れかに前記可変抵抗が含められる
ことを特徴とする請求項１〜３の何れかに記載の増幅回路。
【請求項５】
前記調整制御回路は、前記増幅回路に接続された他の装置からの所定の指示を受けて、前記第１処理及び前記第２処理を実行する
ことを特徴とする請求項１〜４の何れかに記載の増幅回路。
【請求項６】
前記調整制御回路は、
前記第１入力端子及び前記第２入力端子への前記入力電圧状態を、
前記第１同相電圧入力状態、
前記第２同相電圧入力状態、及び、
互いに異なる２つの端子における２つの電圧をそれぞれ前記第１入力端子及び前記第２入力端子に入力する実稼働状態の何れかに設定可能であり、
前記第１処理及び前記第２処理の後、前記演算増幅器の状態を前記オフセット適正状態に設定し且つ前記可変抵抗の抵抗値を前記第２処理での決定抵抗値に設定した上で、前記第１入力端子及び前記第２入力端子への前記入力電圧状態を前記実稼働状態に設定する
ことを特徴とする請求項１〜５の何れかに記載の増幅回路。
【請求項７】
請求項１〜６の何れかに記載の増幅回路を形成する半導体装置であって、
前記増幅回路は集積回路を用いて形成される
ことを特徴とする半導体装置。
【請求項８】
モータを駆動するモータドライバ装置であって、
前記モータに供給される電流に応じた信号を増幅して出力する増幅回路と、
前記増幅回路の出力信号に応じた電圧を前記モータに印加する出力段回路と、を備え、
前記増幅回路として、請求項６に記載の増幅回路を備え、
前記実稼働状態において、前記モータに供給される前記電流に応じた電圧信号が前記第１入力端子及び前記第２入力端子間に加わる
ことを特徴とするモータドライバ装置。
【請求項９】
磁気ディスクと、
前記磁気ディスクに対して情報の書き込み及び読み出しを行う磁気ヘッドと、
前記磁気ディスクを回転させるスピンドルモータと、
前記磁気ヘッドを前記磁気ディスクの半径方向に移動させるボイスコイルモータと、
前記スピンドルモータ及び前記ボイスコイルモータを駆動する半導体装置と、を備えた磁気ディスク装置において、
前記半導体装置は、請求項８に記載のモータドライバ装置を含む
ことを特徴とする磁気ディスク装置
【請求項１０】
増幅回路の特性調整方法において、
前記増幅回路は、演算増幅器と前記演算増幅器に接続された複数の抵抗とを有して、第１入力端子及び第２入力端子間の差分電圧を前記複数の抵抗の各抵抗値に応じた増幅率にて増幅し、増幅により得られた出力電圧を所定電位を基準に出力する回路であって、
当該特性調整方法は、前記演算増幅器の入力オフセット電圧を調整するための第１工程と、前記増幅回路の同相信号除去比を調整するための第２工程と、を備え、
前記演算増幅器は前記入力オフセット電圧を調整可能に構成され、前記複数の抵抗は前記同相信号除去比の調整に供される可変抵抗を含み、
前記第１工程では、前記第１入力端子及び前記第２入力端子への入力電圧状態を、前記所定電位の第１同相電圧を前記第１入力端子及び前記第２入力端子に共通に入力する第１同相電圧入力状態に設定して、前記第１同相電圧入力状態での前記出力電圧を第１評価用電圧として取得し、前記第１評価用電圧に基づき前記入力オフセット電圧を最小化する前記演算増幅器の状態であるオフセット適正状態を決定するとともに、前記演算増幅器の状態を前記オフセット適正状態に設定したときの前記第１評価用電圧をオフセット参照電圧として保持し、
その後、前記第２工程では、前記演算増幅器の状態を前記オフセット適正状態に設定した上で、前記第１入力端子及び前記第２入力端子への前記入力電圧状態を、前記第１同相電圧と異なる第２同相電圧を前記第１入力端子及び前記第２入力端子に共通に入力する第２同相電圧入力状態に設定して、前記第２同相電圧入力状態での前記出力電圧を第２評価用電圧として取得し、前記第２評価用電圧及び前記オフセット参照電圧に基づき前記同相信号除去比を最大化する前記可変抵抗の抵抗値を決定する
ことを特徴とする増幅回路の特性調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路、半導体装置、モータドライバ装置、磁気ディスク装置及び増幅回路の特性調整方法に関する。
【背景技術】
【０００２】
図１９に演算増幅器９１０と複数の抵抗を用いて構成される増幅回路を示す。この種の増幅回路は、演算増幅器９１０の入力オフセット電圧を最小化するための入力オフセット調整処理、及び、同相信号除去比を最大化するためのＣＭＲＲ調整処理が実行可能に形成されることも多い。例えば、入力オフセット調整処理は、演算増幅器９１０に内蔵されたオフセット調整用抵抗９１０Ｒの抵抗値調整を通じて実現可能であり（非特許文献１参照）、ＣＭＲＲ調整処理は、上記複数の抵抗に含まれる可変抵抗９１１の抵抗値調整を通じて実現可能である（非特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【非特許文献１】“オペアンプ  オフセットの調整方法”、［ｏｎｌｉｎｅ］、マルツエレック株式会社、［平成３０年７月２３日検索］、インターネット＜URL：https://www.marutsu.co.jp/contents/shop/marutsu/mame/104.html＞
【非特許文献２】“オペアンプ・コンパレータの基礎”、［ｏｎｌｉｎｅ］、ローム株式会社、［平成３０年７月２３日検索］、インターネット＜URL：http://rohmfs.rohm.com/jp/products/databook/applinote/ic/amp_linear/common/opamp_comparator_tutorial_appli-j.pdf＞
【発明の概要】
【発明が解決しようとする課題】
【０００４】
入力オフセット電圧及び同相信号除去比を含む増幅回路の電気的特性は、周辺温度などの周辺環境に依存するため、増幅回路が組み込まれた装置にて、たびたび入力オフセット電圧及び同相信号除去比の調整が必要となることも多い。この調整に必要な時間が短い方が、本来の回路動作を素早く開始できるため有益である。また、調整の高精度化も当然に求められる。
【０００５】
本発明は、入力オフセット電圧及び同相信号除去比の調整の短時間化及び高精度化に寄与する増幅回路及び増幅回路の特性調整方法を提供すること、並びに、その増幅回路に関わる半導体装置、モータドライバ装置及び磁気ディスク装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る増幅回路は、演算増幅器と前記演算増幅器に接続された複数の抵抗とを備え、第１入力端子及び第２入力端子間の差分電圧を前記複数の抵抗の各抵抗値に応じた増幅率にて増幅し、増幅により得られた出力電圧を所定電位を基準に出力する増幅回路において、前記増幅回路の同相信号除去比の調整に供される、前記複数の抵抗中の可変抵抗により構成される調整回路と、前記演算増幅器の入力オフセット電圧を調整するための第１処理及び前記同相信号除去比を調整するための第２処理を実行する調整制御回路と、を備え、前記入力オフセット電圧を調整可能に前記演算増幅器が構成され、前記調整制御回路は、前記第１入力端子及び前記第２入力端子への入力電圧状態を、前記所定電位の第１同相電圧を前記第１入力端子及び前記第２入力端子に共通に入力する第１同相電圧入力状態、又は、前記第１同相電圧と異なる第２同相電圧を前記第１入力端子及び前記第２入力端子に共通に入力する第２同相電圧入力状態に設定することが可能であり、前記第１処理において、前記第１同相電圧入力状態での前記出力電圧を第１評価用電圧として取得し、前記第１評価用電圧に基づき前記入力オフセット電圧を最小化する前記演算増幅器の状態であるオフセット適正状態を決定するとともに、前記演算増幅器の状態を前記オフセット適正状態に設定したときの前記第１評価用電圧をオフセット参照電圧として保持し、その後、前記第２処理では、前記演算増幅器の状態を前記オフセット適正状態に設定した上で前記第２同相電圧入力状態での前記出力電圧を第２評価用電圧として取得し、前記第２評価用電圧及び前記オフセット参照電圧に基づき前記同相信号除去比を最大化する前記可変抵抗の抵抗値を決定することを特徴とする。
【０００７】
具体的には例えば、前記増幅回路において、前記調整回路は、前記調整制御回路からの制御信号に基づき前記可変抵抗の抵抗値を調整することで前記同相信号除去比を調整し、前記調整制御回路は、前記第２処理において、前記可変抵抗の抵抗値を複数段階に順次調整したときに取得される複数の第２評価用電圧と、前記オフセット参照電圧とに基づき、前記同相信号除去比を最大化する前記可変抵抗の抵抗値を前記可変抵抗の抵抗値の調整範囲の中から探索すると良い。
【０００８】
より具体的には例えば、前記増幅回路において、前記調整制御回路は、前記第２処理において、前記複数の第２評価用電圧の内、前記オフセット参照電圧に最も近い第２評価用電圧を特定し、特定した第２評価用電圧に対応する前記可変抵抗の抵抗値を、前記同相信号除去比を最大化する前記可変抵抗の抵抗値として決定すると良い。
【０００９】
また例えば、前記増幅回路において、前記複数の抵抗は、前記第１入力端子と前記演算増幅器の反転入力端子との間に設けられた第１抵抗と、前記演算増幅器の反転入力端子と前記演算増幅器の出力端子との間に設けられた第２抵抗と、前記第２入力端子と前記演算増幅器の非反転入力端子との間に設けられた第３抵抗と、前記演算増幅器の非反転入力端子と前記所定電位が加わる電位点との間に設けられた第４抵抗と、を含み、前記第１抵抗〜前記第４抵抗の何れかに前記可変抵抗が含められると良い。
【００１０】
また例えば、前記増幅回路において、前記調整制御回路は、前記増幅回路に接続された他の装置からの所定の指示を受けて、前記第１処理及び前記第２処理を実行できて良い。
【００１１】
また例えば、前記増幅回路において、前記調整制御回路は、前記第１入力端子及び前記第２入力端子への前記入力電圧状態を、前記第１同相電圧入力状態、前記第２同相電圧入力状態、及び、互いに異なる２つの端子における２つの電圧をそれぞれ前記第１入力端子及び前記第２入力端子に入力する実稼働状態の何れかに設定可能であり、前記第１処理及び前記第２処理の後、前記演算増幅器の状態を前記オフセット適正状態に設定し且つ前記可変抵抗の抵抗値を前記第２処理での決定抵抗値に設定した上で、前記第１入力端子及び前記第２入力端子への前記入力電圧状態を前記実稼働状態に設定できて良い。
【００１２】
本発明に係る半導体装置は、前記増幅回路を形成する半導体装置であって、前記増幅回路は集積回路を用いて形成されることを特徴とする。
【００１３】
本発明に係るモータドライバ装置は、モータを駆動するモータドライバ装置であって、前記モータに供給される電流に応じた信号を増幅して出力する増幅回路と、前記増幅回路の出力信号に応じた電圧を前記モータに印加する出力段回路と、を備え、前記増幅回路として、前記実稼働状態を設定可能な上記の増幅回路を備え、前記実稼働状態において、前記モータに供給される前記電流に応じた電圧信号が前記第１入力端子及び前記第２入力端子間に加わることを特徴とする。
【００１４】
本発明に係る磁気ディスク装置は、磁気ディスクと、前記磁気ディスクに対して情報の書き込み及び読み出しを行う磁気ヘッドと、前記磁気ディスクを回転させるスピンドルモータと、前記磁気ヘッドを前記磁気ディスクの半径方向に移動させるボイスコイルモータと、前記スピンドルモータ及び前記ボイスコイルモータを駆動する半導体装置と、を備えた磁気ディスク装置において、前記半導体装置は前記モータドライバ装置を含むことを特徴とする。
【００１５】
本発明に係る増幅回路の特性調整方法において、前記増幅回路は、演算増幅器と前記演算増幅器に接続された複数の抵抗とを有して、第１入力端子及び第２入力端子間の差分電圧を前記複数の抵抗の各抵抗値に応じた増幅率にて増幅し、増幅により得られた出力電圧を所定電位を基準に出力する回路であって、当該特性調整方法は、前記演算増幅器の入力オフセット電圧を調整するための第１工程と、前記増幅回路の同相信号除去比を調整するための第２工程と、を備え、前記演算増幅器は前記入力オフセット電圧を調整可能に構成され、前記複数の抵抗は前記同相信号除去比の調整に供される可変抵抗を含み、前記第１工程では、前記第１入力端子及び前記第２入力端子への入力電圧状態を、前記所定電位の第１同相電圧を前記第１入力端子及び前記第２入力端子に共通に入力する第１同相電圧入力状態に設定して、前記第１同相電圧入力状態での前記出力電圧を第１評価用電圧として取得し、前記第１評価用電圧に基づき前記入力オフセット電圧を最小化する前記演算増幅器の状態であるオフセット適正状態を決定するとともに、前記演算増幅器の状態を前記オフセット適正状態に設定したときの前記第１評価用電圧をオフセット参照電圧として保持し、その後、前記第２工程では、前記演算増幅器の状態を前記オフセット適正状態に設定した上で、前記第１入力端子及び前記第２入力端子への前記入力電圧状態を、前記第１同相電圧と異なる第２同相電圧を前記第１入力端子及び前記第２入力端子に共通に入力する第２同相電圧入力状態に設定して、前記第２同相電圧入力状態での前記出力電圧を第２評価用電圧として取得し、前記第２評価用電圧及び前記オフセット参照電圧に基づき前記同相信号除去比を最大化する前記可変抵抗の抵抗値を決定することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、入力オフセット電圧及び同相信号除去比の調整の短時間化及び高精度化に寄与する増幅回路及び増幅回路の特性調整方法を提供すること、並びに、その増幅回路に関わる半導体装置、モータドライバ装置及び磁気ディスク装置を提供することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態に係るハードディスク装置の機構に関わる概略構成図である。
【図２】本発明の実施形態に係るハードディスク装置の電気的な概略ブロック図である。
【図３】本発明の実施形態に係るハードディスク装置に搭載されるドライバＩＣの外観斜視図である。
【図４】本発明の実施形態に係るＶＣＭ及びＶＣＭドライバの構成図である。
【図５】本発明の実施形態に係るＶＣＭドライバの回路例を示す図である。
【図６】本発明の実施形態に係り、ＶＣＭドライバに適用可能な検出用増幅回路の回路図である。
【図７】本発明の実施形態に係り、検出用増幅回路の入出力電圧の波形図である。
【図８】本発明の実施形態に係り、検出用増幅回路の実稼働状態を示す図である。
【図９】本発明の実施形態に係り、検出用増幅回路の第１同相電圧入力状態を示す図である。
【図１０】本発明の実施形態に係り、検出用増幅回路の第２同相電圧入力状態を示す図である。
【図１１】本発明の実施形態に係り、検出用増幅回路を構成する演算増幅器の内部回路例を示す図である。
【図１２】本発明の実施形態に係り、検出用増幅回路における入力オフセット電圧及びＣＭＲＲについての説明図である。
【図１３】本発明の実施形態に係り、検出用増幅回路の動作フローチャートである。
【図１４】本発明の実施形態に係る入力オフセット調整処理のフローチャートである。
【図１５】本発明の実施形態に係るＣＭＲＲ調整処理のフローチャートである。
【図１６】本発明の実施形態に係る調整処理の流れを示す図である。
【図１７】第１参考調整方法による調整処理の流れを示す図である。
【図１８】第３参考調整方法による調整処理の流れを示す図である。
【図１９】従来の増幅回路の構成例を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量又は部材等の名称を省略又は略記することがある。例えば、後述の“１００”によって参照される検出用増幅回路（図５及び図６参照）は、検出用増幅回路１００と表記されることもあるし、増幅回路１００又は回路１００と略記されることもあり得るが、それらは全て同じものを指す。
【００１９】
まず、本実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、０Ｖ（ゼロボルト）の基準電位を有する導電部を指す又は基準電位そのものを指す。各実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。
【００２０】
図１は、本発明の実施形態に係る磁気ディスク装置としてのハードディスク装置（以下ＨＤＤ装置と称する）１の機構に関わる概略構成図である。
【００２１】
ＨＤＤ装置１は、記録媒体である磁気ディスク１０と、磁気ディスク１０に対して情報の書き込み及び読み込みを行う磁気ヘッド１１（以下ヘッド１１とも称されうる）と、磁気ヘッド１１を磁気ディスク１０の半径方向に対して移動自在に支持するアーム１２と、磁気ディスク１０を支持及び回転させるスピンドルモータ１３（以下ＳＰＭ１３とも称されうる）と、アーム１２を回転駆動及び位置決めすることで磁気ヘッド１１を磁気ディスク１０の半径方向に対して移動させ且つ位置決めするボイスコイルモータ１４（以下ＶＣＭ１４とも称されうる）と、を備える。
【００２２】
ＨＤＤ装置１は、更に、一対の圧電素子１５と、ロードビーム１６と、磁気ヘッド１１を磁気ディスク１０から離間した所定の退避位置に保持するランプ部１７と、を備える。アーム１２の先端にロードビーム１６が取り付けられ、ロードビーム１６の先端に磁気ヘッド１１が取り付けられる。アーム１２の先端部におけるロードビーム１６の取り付け部付近に一対の圧電素子１５が配置される。一対の圧電素子１５に対して互いに逆位相の電圧を加えることで、一対の圧電素子１５が互いに逆位相で伸縮し、ロードビーム１６の先端の磁気ヘッド１１を磁気ディスク１０の半径方向において変位させることができる。
【００２３】
このように、ＨＤＤ装置１では、いわゆる２段アクチュエータ方式が採用されている。ＶＣＭ１４は、アーム１２を駆動することで磁気ディスク１０上において磁気ヘッド１１を荒く位置決めする（相対的に荒い分解能で位置決めする）粗動アクチュエータとして機能し、一対の圧電素子１５は、アーム１２の位置を基準にして磁気ヘッド１１の位置を調整することで磁気ディスク１０上において磁気ヘッド１１を精密に位置決めする（ＶＣＭ１４よりも細かい分解能で位置決めする）微動アクチュエータとして機能する。以下では、一対の圧電素子１５から成るアクチュエータを、マイクロアクチュエータの略称“ＭＡ”を用い、ＭＡ１５と称する。
【００２４】
磁気ディスク１０と、磁気ヘッド１１と、ＭＡ１５及びロードビーム１６が取り付けられたアーム１２と、ＳＰＭ１３と、ＶＣＭ１４と、ランプ部１７は、ＨＤＤ装置１の筐体内に収められる。尚、ＶＣＭ１４又はＭＡ１５による磁気ヘッド１１の移動、変位に関し、磁気ディスク１０の半径方向における移動、変位とは、円盤形状を有する磁気ディスク１０の外周と中心とを結ぶ方向における移動、変位を意味するが、ＶＣＭ１４又はＭＡ１５による磁気ヘッド１１の移動、変位が、磁気ディスク１０の半径方向における移動、変位に加えて、他の方向（例えば磁気ディスク１０の外周の接線方向）における移動、変位の成分を含むこともある。
【００２５】
図２は、ＨＤＤ装置１の電気的な概略ブロック図である。ＨＤＤ装置１には、電気的な構成部品として、ドライバＩＣ３０、信号処理回路２１、ＭＰＵ（micro-processing unit）２２及び電源回路２３が設けられている。電源回路２３は、ドライバＩＣ３０及び信号処理回路２１、ＭＰＵ２２を駆動するための電源電圧を、それらに供給する。ＭＰＵ２２は、信号処理回路２１及びドライバＩＣ３０の夫々に対し、双方向通信が可能な形態で接続されている。
【００２６】
信号処理回路２１は、磁気ディスク１０への情報の書き込み時には、当該情報を書き込むための記録信号を磁気ヘッド１１に出力し、磁気ディスク１０から情報を読み出す時には、磁気ディスク１０から読み出された信号に対して必要な信号処理を施し、これによって得られた信号をＭＰＵ２２に送る。ＭＰＵ２２は、信号処理回路２１の制御を通じて磁気ヘッド１１による情報の書き込み動作及び読み込み動作を制御する。
【００２７】
ドライバＩＣ３０は、図３に示すような、半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品（モータドライバ装置）である。尚、図３に示されるドライバＩＣ３０のピン数（外部端子の数）は例示に過ぎない。ドライバＩＣ３０には、ＳＰＭ１３を駆動制御するためのＳＰＭドライバ３３、ＶＣＭ１４を駆動制御するためのＶＣＭドライバ３４及びＭＡ１５を駆動制御するためのＭＡドライバ３５が設けられる他、ＭＰＵ２２及びドライバＩＣ３０間の双方向通信を可能とするためのＩＦ回路（インターフェース回路）３２や、ＩＦ回路３２を通じてＭＰＵ２２から受けた制御データに基づきドライバ３３〜３５の動作を制御する制御回路３１などが設けられる。
【００２８】
ＭＰＵ２２は、ドライバＩＣ３０のＳＰＭドライバ３３を制御することによりＳＰＭ１３の駆動制御を通じて磁気ディスク１０の回転制御を行い、ドライバＩＣ３０のＶＣＭドライバ３４及びＭＡドライバ３５を制御することによりＶＣＭ１４及びＭＡ１５の駆動制御を通じて磁気ヘッド１１の移動制御及び位置決めを行う。磁気ディスク１０の各箇所には磁気ディスク１０上の各々の位置を示す位置情報が記録されており、磁気ディスク１０上に磁気ヘッド１１が位置しているとき、この位置情報は磁気ヘッド１１により読み取られて、信号処理回路２１を通じてＭＰＵ２２に伝達される。ＭＰＵ２２は当該位置情報に基づいてＶＣＭドライバ３４及びＭＡドライバ３５を制御でき、この制御を通じて、ＶＣＭドライバ３４がＶＣＭ１４に必要な駆動電流を供給することで磁気ヘッド１１の第１段階の位置決めが実現され且つＭＡドライバ３５がＭＡ１５に必要な電圧を供給することで磁気ヘッド１１の第２段階の位置決めが実現される。尚、磁気ヘッド１１が磁気ディスク１０上に位置しているとは、磁気ヘッド１１が微小な空間を隔てて磁気ディスク１０の上方に位置していることを意味する。
【００２９】
磁気ヘッド１１が磁気ディスク１０の外周の外側に位置している場合など、磁気ヘッド１１にて位置情報が読み出されていない状態においては、ＭＰＵ２２は、位置情報に頼らずにＶＣＭドライバ３４及びＭＡドライバ３５を制御できる。例えば、磁気ヘッド１１をランプ部１７における退避位置から磁気ディスク１０上に移動させる場合、ＭＰＵ２２は、その移動に適した所定の駆動電流をＶＣＭ１４に供給することを指示する信号をドライバＩＣ３０に出力すれば良く、これによりＶＣＭドライバ３４は当該信号に基づく所定の駆動電流をＶＣＭ１４に供給する。磁気ヘッド１１にて位置情報が読み出されていない状態において、磁気ヘッド１１の精密な位置制御は不要となるため、一対の圧電素子１５に対する供給電圧はゼロとされて良い又は固定電圧とされて良い。
【００３０】
図４に、ＶＣＭ１４及びＶＣＭドライバ３４に関わるブロック図を示す。ドライバＩＣ３０に設けられる外部端子には、端子ＡＯＵＴ、ＢＯＵＴ、ＩＳＮＳ及びＫＳＮＳが含まれる。ＶＣＭ１４は、２つの永久磁石と該２つの永久磁石により形成される磁界中に配置されたコイルとで構成される。ＬＶＣＭはＶＣＭ１４を構成するコイルを表す。ＩＯＵＴは、ＶＣＭ１４に供給される電流であるＶＣＭ１４の駆動電流を表す。当然であるが、ＶＣＭ１４への電流供給はコイルＬＶＣＭへの電流供給を意味する。端子ＡＯＵＴ及びＢＯＵＴ間にセンス抵抗ＲＳ及びコイルＬＶＣＭの直列回路が接続される。より具体的には、端子ＡＯＵＴにセンス抵抗ＲＳの一端が接続される一方で端子ＢＯＵＴにコイルＬＶＣＭの一端が接続され、センス抵抗ＲＳ及びコイルＬＶＣＭの他端同士が共通接続される。
【００３１】
駆動電流ＩＯＵＴは、センス抵抗ＲＳ及びコイルＬＶＣＭの直列回路を経由して端子ＡＯＵＴ及びＢＯＵＴ間に流れる。ここでは、端子ＡＯＵＴから端子ＢＯＵＴに向けて流れる駆動電流ＩＯＵＴの極性が正であるとし、端子ＢＯＵＴから端子ＡＯＵＴに向けて流れる駆動電流ＩＯＵＴの極性が負であるとする。ＶＣＭドライバ３４は、ＭＰＵ２２からの電流指令を含むＶＣＭ制御データに従い、正又は負の駆動電流ＩＯＵＴをコイルＬＶＣＭに供給することができる。正の駆動電流ＩＯＵＴをコイルＬＶＣＭに供給することでヘッド１１は磁気ディスク１０の外周側から磁気ディスク１０の中心に向けて移動し、負の駆動電流ＩＯＵＴをコイルＬＶＣＭに供給することでヘッド１１は磁気ディスク１０の中心から磁気ディスク１０の外周側に向けて移動する。
【００３２】
ＶＣＭドライバ３４は、概略的には、駆動電流ＩＯＵＴを検出するべく駆動電流ＩＯＵＴに応じた信号を増幅して出力する検出用増幅回路３４ａと、検出用増幅回路３４ａの出力信号に応じた電圧をＶＣＭ１４に印加する（換言すればコイルＬＶＣＭに印加する）ことでＶＣＭ１４を駆動する出力段回路３４ｂと、を備える。センス抵抗ＲＳにて発生する電圧降下（即ち、センス抵抗ＲＳの端子間電圧）が駆動電流ＩＯＵＴに応じた信号として検出用増幅回路３４ａに入力される。より具体的には、センス抵抗ＲＳの一端に接続された端子ＡＯＵＴが端子ＫＳＮＳに接続されると共に、センス抵抗ＲＳの他端が端子ＩＳＮＳに接続され、検出用増幅回路３４ａは、駆動電流ＩＯＵＴの大きさ及び向きに応じた信号である端子ＫＳＮＳ及びＩＳＮＳ間の電圧信号を増幅する。尚、ここでは、センス抵抗ＲＳがドライバＩＣ３０の外部に設けられた外付け抵抗であることを想定しているが、センス抵抗ＲＳをドライバＩＣ３０の内部に形成しておいても良い。この場合、センス抵抗ＲＳの電圧降下の信号を伝達する配線をドライバＩＣ３０内に設けておくことができる。
【００３３】
ＭＰＵ２２は、ＶＣＭ１４のトルクを指示するＶＣＭ制御データをドライバＩＣ３０に供給することができる。ＶＣＭ制御データにより、ＶＣＭ１４に供給されるべき駆動電流ＩＯＵＴの大きさや向きが定まるため、ＶＣＭ制御データを電流指令と考えることもできる。ヘッド１１が磁気ディスク１０上に位置しているとき、ＭＰＵ２２は、ヘッド１１から読み出された位置情報に基づきＶＣＭ制御データを作成することができる。ヘッド１１が磁気ディスク１０の外周の外側に位置している場合など、ヘッド１１にて位置情報が読み出されていない状態においては、ＭＰＵ２２は、位置情報に頼らずにＶＣＭ制御データを作成することができる。例えば、ヘッド１１を退避位置から磁気ディスク１０上に移動させる場合には所定の正の駆動電流ＩＯＵＴの供給を指示するＶＣＭ制御データを作成すれば良い。
【００３４】
ＶＣＭドライバ３４における出力段回路３４ｂは、駆動電流ＩＯＵＴの大きさ及び向きに応じた検出用増幅回路３４ａの出力信号と、ＭＰＵ２２からのＶＣＭ制御データとに基づき、ＶＣＭ制御データに応じた駆動電流ＩＯＵＴがＶＣＭ１４に供給されるよう、端子ＡＯＵＴ及びＢＯＵＴ間にＶＣＭ１４の駆動電圧（換言すればコイルＬＶＣＭの印加電圧）を供給する。
【００３５】
この際、出力段回路３４ｂは、パルス幅変調された電圧をＶＣＭ１４の駆動電圧として供給することで間欠的にＶＣＭ１４に電力を供給するＰＷＭ駆動方式、又は、パルス幅変調されていない連続的な電圧をＶＣＭ１４の駆動電圧として供給することでＶＣＭ１４に常時電力を供給するリニア駆動方式にて、動作することができる。出力段回路３４ｂに、ＰＷＭ駆動方式用の回路とリニア駆動方式用の回路を設けておいて良く、この場合、それらの回路を切り替えて使用することでＰＷＭ駆動方式及びリニア駆動方式の何れかでＶＣＭ１４が駆動される。尚、ＰＷＭ駆動方式用の回路とリニア駆動方式用の回路の内、一方の回路の一部は他方の回路の一部として兼用されて良い。
【００３６】
図５を参照し、ＰＷＭ駆動方式によりＶＣＭ１４を駆動するための回路構成の一例を説明する。図５のドライバＩＣ３０は、図４の検出用増幅回路３４ａに相当する検出用増幅回路１００と、符号３０１〜３０４及び３１１〜３１４によって参照される各部位を備える。また、図５には、ドライバＩＣ３０に設けられる外部端子として、上述の端子ＡＯＵＴ、ＢＯＵＴ、ＩＳＮＳ及びＫＳＮＳに加えて、端子ＥＩＮ及びＥＯＵＴも示されている。図４を参照して説明したように、ＶＣＭ１４の駆動電流ＩＯＵＴが流れるセンス抵抗ＲＳの一端と端子ＡＯＵＴとの接続ノードが端子ＫＳＮＳに接続され、センス抵抗ＲＳの他端（即ち、センス抵抗ＲＳとコイルＬＶＣＭの接続ノード）が端子ＩＳＮＳに接続される。
【００３７】
検出用増幅回路１００は、入力端子１０１及び１０２並びに出力端子１０３を有し、入力端子１０１及び１０２間の電圧を増幅して、増幅した電圧を検出電圧ＶＳＮＳとして出力端子１０３から出力する差動増幅回路である。
【００３８】
端子ＩＳＮＳ及びＫＳＮＳ間の差分電圧を増幅するべく、基本的に、入力端子１０１及び１０２に対し夫々端子ＩＳＮＳ及びＫＳＮＳの電圧が加えられるが、例外もある（詳細は後述）。今、説明の明確化上、入力端子１０１及び１０２に対し夫々端子ＩＳＮＳ及びＫＳＮＳの電圧が加えられる状態を実稼働状態と称する。検出用増幅回路３４ａについての上述の説明は実稼働状態における検出用増幅回路３４ａの説明に相当する。入力端子１０１及び１０２に対し夫々端子ＩＳＮＳ及びＫＳＮＳの電圧が加えられるとき、検出用増幅回路１００は、端子ＩＳＮＳ及びＫＳＮＳ間の電圧、即ち、端子ＩＳＮＳにおける電位と端子ＫＳＮＳにおける電位との差である差分電圧（差分信号）を増幅して、増幅した差分電圧を検出電圧ＶＳＮＳとして出力端子１０３から出力することになる。検出用増幅回路１００における電圧増幅率は任意であり、１でも構わない。実稼働状態において、検出電圧ＶＳＮＳにより駆動電流ＩＯＵＴの検出された大きさ及び極性が示される。検出用増幅回路１００は、演算増幅器（オペアンプ）１１０と複数の抵抗とから成り、演算増幅器１１０を用い、抵抗にて負帰還をかけつつ入力端子１０１及び１０２間の電圧を増幅する。
【００３９】
ＤＡＣ３０３は、ＭＰＵ２２からのデジタルのＶＣＭ制御データをアナログの制御電圧ＶＣＮＴに変換して出力する。検出電圧ＶＳＮＳが加わる出力端子１０３は抵抗３０１の一端に接続される一方で制御電圧ＶＣＮＴが加わるＤＡＣ３０３の出力端子は抵抗３０２の一端に接続され、抵抗３０１及び３０２の他端同士は互いに共通接続されて、誤差増幅器３０４の反転入力端子及び端子ＥＩＮに接続される。誤差増幅器３０４の非反転入力端子には、ドライバＩＣ３０内で生成された直流電圧である所定の基準電圧ＶＣＭＲＥＦが印加される。基準電圧ＶＣＭＲＥＦはドライバＩＣ３０によって可変設定されるものであっても良いが、ここでは、基準電圧ＶＣＭＲＥＦは所定の直流電圧値にて固定されているものとする。尚、基準電圧ＶＣＭＲＥＦは基準電位ＶＣＭＲＥＦと称されることもある。
【００４０】
誤差増幅器３０４は、検出電圧ＶＳＮＳと制御電圧ＶＣＮＴとに基づく抵抗３０１及び３０２間の接続ノードにおける電圧ＶＥＩＮと、基準電圧ＶＣＭＲＥＦとの誤差を増幅し、増幅された誤差を、自身の出力端子から誤差電圧ＶＥＯＵＴとして出力する。ここでは例として、誤差増幅器３０４とコンデンサ３０５及び３０６と抵抗３０７とで積分器が構成されているものとする。即ち、誤差増幅器３０４の反転入力端子、出力端子は、夫々、端子ＥＩＮ、ＥＯＵＴに接続され、且つ、コンデンサ３０５が端子ＥＩＮ及びＥＯＵＴ間に接続されていると共に、位相補償用のコンデンサ３０６及び抵抗３０７の直列回路も端子ＥＩＮ及びＥＯＵＴ間に接続されている。ここでは、コンデンサ３０５及び３０６並びに抵抗３０７がドライバＩＣ３０の外付け部品として設けられていることを想定しているが、コンデンサ３０５及び３０６並びに抵抗３０７の全部又は一部はドライバＩＣ３０に内蔵されるものであっても良い。
【００４１】
誤差電圧ＶＥＯＵＴは、比較器３１１及び３１２の夫々の非反転入力端子に供給される。ドライバＩＣ３０には、共通のＰＷＭ周波数を有する三角波信号ＴＲＩＡ及びＴＲＩＢを生成する回路（不図示）が設けられており、三角波信号ＴＲＩＡ、ＴＲＩＢが、夫々、比較器３１１、３１２の反転入力端子に供給される。三角波信号ＴＲＩＡ及びＴＲＩＢは互いに異なる三角波状の信号である。
【００４２】
比較器３１１は、誤差電圧ＶＥＯＵＴが三角波信号ＴＲＩＡの電圧よりも高いときハイレベルの電圧信号を出力し、そうでないとき、ハイレベルよりも低いローレベルの電圧信号を出力する。同様に、比較器３１２は、誤差電圧ＶＥＯＵＴが三角波信号ＴＲＩＢの電圧よりも高いときハイレベルの電圧信号を出力し、そうでないとき、ローレベルの電圧信号を出力する。
【００４３】
比較器３１１、３１２の出力信号は、夫々、ドライブ回路３１３、３１４に供給される。ドライブ回路３１３及び３１４は、比較器３１１及び３１２の出力信号に基づき、電源電圧ＶＰＷＲをＰＷＭ周波数にてスイッチングすることで得られるスイッチング電圧（即ち、電源電圧ＶＰＷＲをＰＷＭ周波数にてパルス幅変調することで得られるスイッチング電圧）を端子ＡＯＵＴ及びＢＯＵＴ間に加える。尚、電源電圧ＶＰＷＲは電源回路２３からの供給電圧に基づく正の直流電圧であり、ここでは１２Ｖであるとする。故に、端子ＩＳＮＳ及びＫＳＮＳの夫々の電位は、概ね０Ｖから１２Ｖまでの範囲で変動することになる。
【００４４】
スイッチングにおけるデューティ比、及び、スイッチング電圧において端子ＡＯＵＴ及びＢＯＵＴのどちらが低電位側になるかは、誤差電圧ＶＥＯＵＴに依存する。比較器３１１及び３１２並びにドライブ回路３１３及び３１４を有して成る出力段回路（図４の出力段回路３４ｂに相当）は、誤差電圧ＶＥＯＵＴに基づき正の駆動電流ＩＯＵＴがＶＣＭ１４に供給されるべきときには、電源電圧ＶＰＷＲをＰＷＭ周波数にて且つ誤差電圧ＶＥＯＵＴに基づくデューティ比でスイッチングすることで得られるスイッチング電圧を、端子ＢＯＵＴを低電位側にして端子ＡＯＵＴ及びＢＯＵＴ間に供給し、誤差電圧ＶＥＯＵＴに基づき負の駆動電流ＩＯＵＴがＶＣＭ１４に供給されるべきときには、上記スイッチング電圧を、端子ＡＯＵＴを低電位側にして端子ＡＯＵＴ及びＢＯＵＴ間に供給する。
【００４５】
ドライブ回路３１３及び３１４の夫々を電源電圧ＶＰＷＲをスイッチングするハーフブリッジ回路にて構成し、ドライブ回路３１３及び３１４にてＶＣＭ１４に対するフルブリッジ回路を構成して良い。
【００４６】
図６に、検出用増幅回路１００（以下増幅回路１００と称されうる）の詳細な回路構成例を示す。増幅回路１００は、入力端子１０１及び１０２と、出力端子１０３と、演算増幅器１１０と、抵抗１１１〜１１４と、調整制御回路１２０と、同相電圧供給回路１３０と、を備える。尚、調整制御回路１２０は制御回路３１（図２参照）に内包される回路であっても良い。演算増幅器１１０は、反転入力端子、非反転入力端子及び出力端子を有し、電源電圧ＶＰＷＲ（ここでは１２Ｖ）を高電位側の電源電圧として且つ０Ｖを低電位側の電源電圧として用いて、反転入力端子及び非反転入力端子間の電位差に応じた信号を出力端子から出力する。図６の増幅回路１００において、抵抗１１１〜１１３は抵抗値が固定された固定抵抗である一方、抵抗１１４は抵抗値が固定された固定抵抗１１４ａと可変抵抗１１４ｂとの直列回路から成る。可変抵抗１１４ｂの抵抗値を“ＲＢ”にて表す。
【００４７】
演算増幅器１１０の反転入力端子、非反転入力端子、出力端子は、夫々、ノードＮＤ１、ＮＤ２、ＮＤ３に接続されている。ノードＮＤ３は出力端子１０３と同じものである。入力端子１０１とノードＮＤ１との間に抵抗１１１が配置され、ノードＮＤ１とノードＮＤ３との間に抵抗１１２が配置される。入力端子１０２とノードＮＤ２との間に抵抗１１３が配置され、ノードＮＤ２と基準電位ＶＣＭＲＥＦが加わる電位点１１５との間に抵抗１１４が配置される。より具体的には、抵抗１１１及び１１２の各一端がノードＮＤ１にて共通接続され、抵抗１１１の他端、抵抗１１２の他端が、夫々、入力端子１０１、出力端子１０３（即ちノードＮＤ３）に接続される。抵抗１１３及び１１４ａの各一端がノードＮＤ２にて共通接続され、抵抗１１３の他端が入力端子１０２に接続される。抵抗１１４ａの他端は可変抵抗１１４ｂを介して電位点１１５ａに接続される。抵抗１１４ａ及び１１４ｂの配置位置は上述したものの逆とされても良い。尚、抵抗１１４を抵抗１１４ｂのみにて構成することも可能である。またここでは、基準電位ＶＣＭＲＥＦが０．７５Ｖであるとする。
【００４８】
上記のように接続することにより、増幅回路１００は、入力端子１０１及び１０２間の差分電圧を抵抗１１１〜１１４の抵抗値に応じた増幅率にて増幅し、増幅により得られた出力電圧を出力端子１０３から基準電位ＶＣＭＲＥＦを基準にして出力する。入力端子１０２の電位から見た入力端子１０１の電位を示す、入力端子１０１及び１０２間の差分電圧を“ＶＤＩＦ”にて表す。また、ここでは、ノードＮＤ３の電圧と一致する出力端子１０３からの出力電圧を“ＶＡＭＰ”にて表す。出力電圧ＶＡＭＰは図５の電圧ＶＳＮＳと同じものである。
【００４９】
図７において、波形６０１、６０２は、夫々、差分電圧ＶＤＩＦの波形、出力電圧ＶＡＭＰの波形の例を表している。演算増幅器１１０の入力オフセット電圧（以下単に入力オフセット電圧と称され得る）がゼロであって且つ増幅回路１００の同相信号除去比が十分に大きいとき、入力端子１０１及び１０２の電位の高低に関係なく、差分電圧ＶＤＩＦがゼロであれば出力電圧ＶＡＭＰは基準電圧ＶＣＭＲＥＦと一致する。差分電圧ＶＤＩＦがゼロでなければ、差分電圧ＶＤＩＦを反転増幅した電圧が出力電圧ＶＡＭＰとして現れる。
【００５０】
同相電圧供給回路１３０は、端子ＩＳＮＳ及びＫＳＮＳと端子１０１及び１０２との間に設けられたマルチプレクサ１３１と、所定の直流電圧ＶＣＯＭを出力する電圧源１３２と、から成る。制御信号ＣＮＴ３に基づき、電圧源１３２において電圧ＶＣＯＭの値は可変となっている。調整制御回路１２０は、制御信号ＣＮＴ３を同相電圧供給回路１３０に供給することを通じて、増幅回路１００の状態を、実稼働状態、第１同相電圧入力状態及び第２同相電圧入力状態の何れかに設定することができる。尚、実稼働状態、第１同相電圧入力状態及び第２同相電圧入力状態は、同相電圧供給回路１３０の状態であると解することもできるし、入力端子１０１及び１０２への入力電圧状態であると解することもできる。
【００５１】
図８は、実稼働状態を示している。実稼働状態においては、端子ＩＳＮＳ、ＫＳＮＳが、マルチプレクサ１３１を介して、夫々、入力端子１０１、１０２に接続され、結果、電圧ＶＣＯＭに依存せず、端子ＩＳＮＳ、ＫＳＮＳにおける電圧が夫々入力端子１０１及び１０２に加わる。
【００５２】
図９及び図１０は、第１同相電圧入力状態及び第２同相電圧入力状態を示している。第１同相電圧入力状態及び第２同相電圧入力状態においては、端子ＩＳＮＳ及びＫＳＮＳと入力端子１０１及び１０２とが非接続とされ、代わりに、電圧源１３２が入力端子１０１及び１０２に接続されることで、電圧ＶＣＯＭが入力端子１０１及び１０２に対し同相電圧として共通に加わる。但し、第１同相電圧入力状態における電圧ＶＣＯＭは第１同相電圧ＶＣＯＭ１であって、第２同相電圧入力状態における電圧ＶＣＯＭは第２同相電圧ＶＣＯＭ２である。電圧ＶＣＯＭ１及びＶＣＯＭ２は互いに異なる直流電圧値を有する。電圧ＶＣＯＭ１の値は、基準電圧ＶＣＭＲＥＦの値（即ちここでは０．７５Ｖ）と同じである。電圧ＶＣＯＭ２は、演算増幅器１１０の高電位側の電源電圧ＶＰＷＲ未満であって且つ電源電圧ＶＰＷＲに近い電圧値を有し、ここでは１０Ｖである。第１、第２同相電圧入力状態における出力端子１０３での電圧を、特に、夫々、ＶＡＭＰ［１，ｉ］、ＶＡＭＰ［２，ｉ］にて表す。ｉは整数を表し、様々な整数ｉに対する電圧ＶＡＭＰ［１，ｉ］及びＶＡＭＰ［２，ｉ］の意義は後述の説明から明らかとなる。
【００５３】
演算増幅器１１０は、入力オフセット電圧を調整するための可変抵抗であるオフセット調整用抵抗１１０Ｒを内蔵しており、オフセット調整用抵抗１１０Ｒの抵抗値調整を通じて入力オフセット電圧を調整することが可能に構成されている。
【００５４】
オフセット調整用抵抗１１０Ｒの抵抗値調整を通じて入力オフセット電圧を調整可能な演算増幅器１１０の構成として、公知の任意の構成を利用することができる。図１１に、そのような調整が可能とされた演算増幅器１１０の部分的な等価回路の一例を示す。演算増幅器１１０は入力段、利得段及び出力段を含んで構成され、図１１には、反転入力端子（−）及び非反転入力端子（＋）間の電位差に応じた信号を出力する入力段の等価回路のみが示されている。図１１の構成例において、入力段は、ＮＰＮ型バイポーラトランジスタとして構成されたトランジスタ１１０ａ及び１１０ｂと、定電流回路１１０ｃと、抵抗１１０ｄ及び１１０ｅにて構成された差動増幅回路から成る。尚、トランジスタ１１０ａ及び１１０ｂが電界効果トランジスタとして構成されるよう図１１の回路を変形しても良い。
【００５５】
電源電圧ＶＰＷＲが加わる端子は、抵抗１１０ｄを介してトランジスタ１１０ａのコレクタに接続される一方で抵抗１１０ｅを介してトランジスタ１１０ｂのコレクタに接続される。トランジスタ１１０ａ及び１１０ｂのエミッタ電流の和が定電流回路１１０ｃに流れる定電流と一致するように、トランジスタ１１０ａ及び１１０ｂの各エミッタが定電流回路１１０ｃに接続される。演算増幅器１１０の非反転入力端子、反転入力端子における電圧が、夫々、トランジスタ１１０ａ、１１０ｂのベースに加わる。これにより、トランジスタ１１０ｂのコレクタには、非反転入力端子及び反転入力端子間の電位差に応じた信号が現れ、トランジスタ１１０ｂのコレクタ電圧に応じた電圧信号が、図示されない利得段及び出力段を介して、増幅され且つ低インピーダンスにて演算増幅器１１０の出力端子から出力される。
【００５６】
トランジスタ１１０ａ及び１１０ｂの特性（電気的特性）が一致することを目指してトランジスタ１１０ａ及び１１０ｂが設計及び製造されるが、それらの間には特性ばらつきが生じ得る。トランジスタ１１０ａ及び１１０ｂ間に特性ばらつきがあるとき、非反転入力端子及び反転入力端子間の電位差がゼロであっても、演算増幅器１１０の出力端子での電圧ＶＡＭＰは、基準となる電圧（ここでは基準電圧ＶＣＭＲＥＦ）からずれることも多く、そのずれの、演算増幅器１１０の入力（非反転入力端子及び反転入力端子）での換算値が入力オフセット電圧である。
【００５７】
図１１の演算増幅器１１０は、トランジスタ１１０ａ及び１１０ｂ間の特性ばらつきに基づく入力オフセット電圧を補正及び調整するための回路部品として、抵抗１１０ｆ及びオフセット調整用抵抗１１０Ｒを備える。抵抗１１０Ｒにはタップ１１０Ｒ３が設けられ、抵抗１１０Ｒの全体は、抵抗１１０Ｒの一端１１０Ｒ１からタップ１１０Ｒ３までの第１抵抗部と、タップ１１０Ｒ３から抵抗１１０Ｒの他端１１０Ｒ２までの第２抵抗部とを直列に接続したものに相当する。抵抗１１０Ｒの一端１１０Ｒ１には電源電圧ＶＰＷＲが供給され、抵抗１１０Ｒの他端１１０Ｒ２はグランドに接続される。トランジスタ１１０ｂのコレクタが抵抗１１０ｆを介してタップ１１０Ｒ３に接続され、抵抗１１０ｆに接続されるタップ１１０Ｒ３の位置が可変となるように構成されている。タップ１１０Ｒ３の位置の変化に応答して第２抵抗部の抵抗値が増減する。第２抵抗部の抵抗値が増大すれば、その増大分だけ第１抵抗部の抵抗値が減少し、第２抵抗部の抵抗値が減少すれば、その減少分だけ第１抵抗部の抵抗値が増大する。故に、図１１の構成例では、第１抵抗部及び第２抵抗部の夫々が可変抵抗であると考えることもできる。このような構成により、第１抵抗部及び第２抵抗部の抵抗値調整を通じてトランジスタ１１０ｂの動作電流を調整することができ、以って、トランジスタ１１０ａ及び１１０ｂ間の特性ばらつきに基づく入力オフセット電圧を調整する（基本的にはゼロに向けて補正する）ことができる。
【００５８】
上述の第２抵抗部の抵抗値を、便宜上、以下では“ＲＡ”にて参照する。オフセット調整用抵抗１１０Ｒは、抵抗値ＲＡを複数段階で調整可能なデジタルポテンショメータから成り、演算増幅器１１０は制御信号ＣＮＴ１に従って抵抗値ＲＡを設定する。抵抗値ＲＡに応じて演算増幅器１１０の入力オフセット電圧は変化し、抵抗値ＲＡが或る抵抗値と一致するときに入力オフセット電圧が最小化されてゼロとなる。入力オフセット電圧が最小化される抵抗値ＲＡは、演算増幅器１１０のばらつきや周辺温度に依存する。
【００５９】
他方、演算増幅器１１０に対し複数の抵抗１１１〜１１４を接続して増幅回路１００を構成した場合において、複数の抵抗１１１〜１１４の抵抗値が設計値に対し誤差を含むと、この誤差は増幅回路１００の同相信号除去比（以下ＣＭＲＲと称され得る）に影響を与える。ＣＭＲＲは周波数に依存するが、ここで述べられるＣＭＲＲは直流のＣＭＲＲである。抵抗１１１、１１２、１１３、１１４の抵抗値を、夫々、Ｒ１、Ｒ２、Ｒ３、Ｒ４で表した場合、“Ｒ１：Ｒ２＝Ｒ３：Ｒ４”を成立させることで（即ちＲ１及びＲ３間のミスマッチと、Ｒ２及びＲ４間のミスマッチをゼロとすることで）、増幅回路１００のＣＭＲＲは最適化（即ち最大化）される。
【００６０】
可変抵抗１１４ｂは、このＣＭＲＲを最適化（即ち最大化）するために設けられる。即ち、可変抵抗１１４ｂは自身の抵抗値ＲＢを複数段階で調整可能なデジタルポテンショメータから成る。そして、調整制御回路１２０は可変抵抗１１４ｂの抵抗値ＲＢを指定する制御信号ＣＮＴ２を可変抵抗１１４ｂに供給し、デジタルポテンショメータとしての可変抵抗１１４ｂは制御信号ＣＮＴ２に従って抵抗値ＲＢを設定する。
【００６１】
図１２（ａ）及び（ｂ）を参照する。ここでは、説明の具体化のため、抵抗値ＲＡ及びＲＢの夫々が１６段階で調整可能となっているものとし、抵抗値ＲＡがとりうる１６段階の抵抗値を“ＲＡ［０］〜ＲＡ［１５］”にて表すと共に、抵抗値ＲＢがとりうる１６段階の抵抗値を“ＲＢ［０］〜ＲＢ［１５］”にて表す。任意の整数ｉに関し、“ＲＡ［ｉ］＜ＲＡ［ｉ＋１］”及び“ＲＢ［ｉ］＜ＲＢ［ｉ＋１］”が成立するものとする。また、抵抗差（ＲＡ［ｉ＋１］−ＲＡ［ｉ］）は任意の整数ｉに関して一定であり、同様に、抵抗差（ＲＢ［ｉ＋１］−ＲＢ［ｉ］）は任意の整数ｉに関して一定であるとする。制御信号ＣＮＴ１に含まれる４ビットデータＤ１に従い抵抗値ＲＡが抵抗値ＲＡ［０］〜ＲＡ［１５］の何れかに設定され、制御信号ＣＮＴ２に含まれる４ビットデータＤ２に従い抵抗値ＲＢが抵抗値ＲＢ［０］〜ＲＢ［１５］の何れかに設定される。尚、抵抗値ＲＡ及びＲＢの調整段階数“１６”は例示であり、様々に変更可能である。
【００６２】
抵抗値ＲＡが或る抵抗値ＲＡ＿ＢＥＳＴと一致するとき、入力オフセット電圧は最小化され（理想的にはゼロとなり）、抵抗値ＲＡが抵抗値ＲＡ＿ＢＥＳＴから増大又は減少するにつれて入力オフセット電圧は単調増加する。抵抗値ＲＢが或る抵抗値ＲＢ＿ＢＥＳＴと一致するとき、ＣＭＲＲは最大化され、抵抗値ＲＢが抵抗値ＲＢ＿ＢＥＳＴから増大又は減少するにつれてＣＭＲＲは単調減少する。
【００６３】
図１３に、調整制御回路１２０の動作に特に注目した増幅回路１００の動作フローチャートを示す。増幅回路１００を含むドライバＩＣ３０が起動すると、まずステップＳ１において増幅回路１００は実稼働状態とされる。その後、ステップＳ２において、調整制御回路１２０はＭＰＵ２２から所定の調整指令信号が受信したか否かを確認し、調整指令信号を受信した場合に、ステップＳ３の入力オフセット調整処理及びステップＳ４のＣＭＲＲ調整処理を順次実行する。ＣＭＲＲ調整処理の実行後はステップＳ１に戻る。ステップＳ３及びＳ４にて最適な抵抗値ＲＡ及びＲＢが探索且つ設定されることになる。ステップＳ３及びＳ４の実行前においては抵抗値ＲＡ及びＲＢは所定の初期値に設定されて良い。
【００６４】
図１４を参照してステップＳ３の入力オフセット調整処理を説明する。図１４は、入力オフセット調整処理のフローチャートである。入力オフセット調整処理では、ステップＳ３１、Ｓ３２、Ｓ３３及びＳ３４の処理が順次実行される。
【００６５】
ステップＳ３１において、調整制御回路１２０は、増幅回路１００の状態（入力端子１０１及び１０２への入力電圧状態）を第１同相電圧入力状態に設定する（図９参照）。第１同相電圧入力状態は入力オフセット調整処理が完了するまで保持される。第１同相電圧入力状態では、増幅回路１００の入力端子１０１及び１０２に対し基準電圧ＶＣＭＲＥＦと同じ同相電圧のみが入力されるため、ＣＭＲＲ要素はゼロとなる。ＣＭＲＲ要素がゼロであるとは、ＣＭＲＲに影響を与える複数の抵抗間の比に依らず、演算増幅器１１０固有の入力オフセット電圧の成分のみが出力電圧ＶＡＭＰに現れる状態を指す。
【００６６】
続くステップＳ３２において、調整制御回路１２０は、制御信号ＣＮＴ１における４ビットデータＤ１の値を切り替えることを通じて抵抗値ＲＡを順次切り替えながら複数の電圧ＶＡＭＰ［１，ｉ］を複数のオフセット評価用電圧として順次取得し、複数のオフセット評価用電圧の中から基準電圧ＶＣＭＲＥＦに最も近いオフセット評価用電圧を探索する。電圧ＶＡＭＰ［１，ｉ］は、第１同相電圧入力状態において、抵抗値ＲＡを“ＲＡ［ｉ］”に設定したときに得られる出力端子１０３の電圧ＶＡＭＰを表す。
【００６７】
基準電圧ＶＣＭＲＥＦに最も近いオフセット評価用電圧は、基準電圧ＶＣＭＲＥＦと完全に一致するオフセット評価用電圧を含む。第１同相電圧入力状態において、入力オフセット電圧がゼロであるならば、出力電圧ＶＡＭＰは基準電圧ＶＣＭＲＥＦと一致するはずである。故に、基準電圧ＶＣＭＲＥＦに最も近いオフセット評価用電圧を生じさせるときの抵抗値ＲＡは、入力オフセット電圧を最小化させる抵抗値ＲＡに相当し、ステップＳ３２での探索は、抵抗値ＲＡの調整範囲（即ち抵抗値ＲＡ［０］以上且つ抵抗値ＲＡ［１５］以下の調整範囲）の中から入力オフセット電圧を最小化させる抵抗値ＲＡを探索することに相当する。
【００６８】
最も単純には、第１同相電圧入力状態において、４ビットデータＤ１の値を１６段階で切り替えることで、抵抗値ＲＡが抵抗値ＲＡ［０］〜ＲＡ［１５］であるときの電圧ＶＡＭＰ［１，０］〜ＶＡＭＰ［１，１５］を順次取得し、電圧ＶＡＭＰ［１，０］〜ＶＡＭＰ［１，１５］としての計１６のオフセット評価用電圧の中から基準電圧ＶＣＭＲＥＦに最も近いオフセット評価用電圧（即ち、絶対値｜ＶＡＭＰ［ｉ，ｉ］−ＶＣＭＲＥＦ｜が最小となるオフセット評価用電圧）を探索すれば良い。但し、実際には、当該探索を二分探索法を用いて行えば良く、この場合には、電圧ＶＡＭＰ［１，０］〜ＶＡＭＰ［１，１５］の全てを取得せずとも、入力オフセット電圧を最小化させる抵抗値ＲＡの探索を完了できる。
【００６９】
ステップＳ３３において、調整制御回路１２０は、ステップＳ３２にて探索されたオフセット評価用電圧（即ち基準電圧ＶＣＭＲＥＦに最も近いオフセット評価用電圧）をオフセット参照電圧ＶＱとして保持すると共に、探索されたオフセット評価用電圧に対応する４ビットデータＤ１を最適データＤ１ＯＰＴとして特定する。ステップＳ３３での保持内容及び特定内容は、次回、新たな入力オフセット調整処理が実行されるまで維持される。
【００７０】
その後、ステップＳ３４において、調整制御回路１２０は、４ビットデータＤ１を最適データＤ１ＯＰＴに設定して入力オフセット調整処理を終える。例えば、電圧ＶＡＭＰ［１，０］〜ＶＡＭＰ［１，１５］の内、電圧ＶＡＭＰ［１，３］が基準電圧ＶＣＭＲＥＦに最も近い場合には、最適データＤ１ＯＰＴは２進数表記で“００１１”となり、ステップＳ３４において抵抗値ＲＡは最適データＤ１ＯＰＴに対応する“ＲＡ［３］”に設定されることになる。
【００７１】
演算増幅器１１０に対して設けられた、入力オフセット電圧を調整するための入力オフセット調整回路は、少なくとも抵抗１１０Ｒを含んで構成される。４ビットデータＤ１を最適データＤ１ＯＰＴに設定することは、入力オフセット調整回路の状態を入力オフセット電圧を最小化させる状態（以下、オフセット適正状態と称する）に設定することに相当する、と言える。演算増幅器１１０は入力オフセット調整回路を構成要素として含むと考えることができるため、入力オフセット調整回路の状態は演算増幅器１１０の状態でもあり、故に、オフセット適正状態とは、入力オフセット電圧を最小化させる演算増幅器１１０の状態であるとも言える。
【００７２】
図１５を参照してステップＳ４のＣＭＲＲ調整処理を説明する。図１５は、ＣＭＲＲ調整処理のフローチャートである。ＣＭＲＲ調整処理では、ステップＳ４１、Ｓ４２、Ｓ４３及びＳ４４の処理が順次実行される。
【００７３】
ステップＳ４１において、調整制御回路１２０は、オフセット適正状態を維持しつつ増幅回路１００の状態（入力端子１０１及び１０２への入力電圧状態）を第２同相電圧入力状態に設定する（図１０参照）。その後、第２同相電圧入力状態はＣＭＲＲ調整処理が完了するまで保持される。オフセット適正状態に関してはＣＭＲＲ調整処理の完了後も維持される。続くステップＳ４２において、調整制御回路１２０は、制御信号ＣＮＴ２における４ビットデータＤ２の値を切り替えることを通じて抵抗値ＲＢを順次切り替えながら複数の電圧ＶＡＭＰ［２，ｉ］を複数のＣＭＲＲ評価用電圧として順次取得し、複数のＣＭＲＲ評価用電圧の中からオフセット参照電圧ＶＱに最も近いＣＭＲＲ評価用電圧を探索する。電圧ＶＡＭＰ［２，ｉ］は、第２同相電圧入力状態において、抵抗値ＲＢを“ＲＢ［ｉ］”に設定したときに得られる出力端子１０３の電圧ＶＡＭＰを表す。
【００７４】
オフセット参照電圧ＶＱに最も近いＣＭＲＲ評価用電圧は、オフセット参照電圧ＶＱと完全に一致するＣＭＲＲ評価用電圧を含む。第２同相電圧入力状態において、ＣＭＲＲが十分に大きければ、出力電圧ＶＡＭＰはオフセット参照電圧ＶＱと一致するはずである。故に、オフセット参照電圧ＶＱに最も近いＣＭＲＲ評価用電圧を生じさせるときの抵抗値ＲＢは、ＣＭＲＲを最大化させる抵抗値ＲＢに相当し、ステップＳ４２での探索は、抵抗値ＲＢの調整範囲（即ち抵抗値ＲＢ［０］以上且つ抵抗値ＲＢ［１５］以下の調整範囲）の中からＣＭＲＲを最大化させる抵抗値ＲＢを探索することに相当する。
【００７５】
最も単純には、第２同相電圧入力状態において、４ビットデータＤ２の値を１６段階で切り替えることで、抵抗値ＲＢが抵抗値ＲＢ［０］〜ＲＢ［１５］であるときの電圧ＶＡＭＰ［２，０］〜ＶＡＭＰ［２，１５］を順次取得し、電圧ＶＡＭＰ［２，０］〜ＶＡＭＰ［２，１５］としての計１６のＣＭＲＲ評価用電圧の中からオフセット参照電圧ＶＱに最も近いＣＭＲＲ評価用電圧（即ち、絶対値｜ＶＡＭＰ［２，ｉ］−ＶＱ｜が最小となるＣＭＲＲ評価用電圧）を探索すれば良い。但し、実際には、当該探索を二分探索法を用いて行えば良く、この場合には、電圧ＶＡＭＰ［２，０］〜ＶＡＭＰ［２，１５］の全てを取得せずとも、ＣＭＲＲを最大化させる抵抗値ＲＢの探索を完了できる。
【００７６】
ステップＳ４３において、調整制御回路１２０は、ステップＳ４２にて探索されたＣＭＲＲ評価用電圧（即ちオフセット参照電圧ＶＱに最も近いＣＭＲＲ評価用電圧）に対応する４ビットデータＤ２を最適データＤ２ＯＰＴとして特定する。ステップＳ４３での特定内容は、次回、新たなＣＭＲＲ調整処理が実行されるまで維持される。
【００７７】
その後、ステップＳ４４において、調整制御回路１２０は、４ビットデータＤ２を最適データＤ２ＯＰＴに設定してＣＭＲＲ調整処理を終える。例えば、電圧ＶＡＭＰ［２，０］〜ＶＡＭＰ［２，１５］の内、電圧ＶＡＭＰ［２，３］がオフセット参照電圧ＶＱに最も近い場合には、最適データＤ２ＯＰＴは２進数表記で“００１１”となり、ステップＳ４４において抵抗値ＲＢは最適データＤ２ＯＰＴに対応する“ＲＢ［３］”に設定されることになる。
【００７８】
増幅回路１００において、ＣＭＲＲを調整するためのＣＭＲＲ調整回路は、少なくとも可変抵抗１１４ｂを含んで構成される。４ビットデータＤ２を最適データＤ２ＯＰＴに設定することは、ＣＭＲＲ調整回路の状態をＣＭＲＲを最大化させる状態（以下、ＣＭＲＲ適正状態と称する）に設定することに相当する、と言える。
【００７９】
図１３を再度参照し、入力オフセット調整処理及びＣＭＲＲ調整処理を経た後は、ステップＳ１に戻って、調整制御回路１２０により増幅回路１００の状態が実稼働状態に設定される。入力オフセット調整処理及びＣＭＲＲ調整処理を経た後の実稼働状態では、４ビットデータＤ１及びＤ２が最適データＤ１ＯＰＴ及びＤ２ＯＰＴに設定されているため、オフセット適正状態及びＣＭＲＲ適正状態にて端子ＩＳＮＳ及びＫＳＮＳ間の差分電圧の増幅信号を生成することができる。
【００８０】
図１６に、二分探索法を利用した場合の入力オフセット調整処理及びＣＭＲＲ調整処理の流れを模式的に示す。入力オフセット調整処理において、二分探索法を利用し、４ビットデータＤ１を最適データＤ１ＯＰＴに設定するための、４ビットデータＤ１の各ビットの値が最上位ビットから最下位ビットに向けて順次決定される。この段階でオフセット参照電圧ＶＱが取得される。その後、ＣＭＲＲ調整処理において、二分探索法を利用し、４ビットデータＤ２を最適データＤ２ＯＰＴに設定するための、４ビットデータＤ２の各ビットの値が最上位ビットから最下位ビットに向けて順次決定される。このＣＭＲＲ調整処理では、上述したように入力オフセット調整処理の結果が参照され、絶対値｜ＶＡＭＰ［２，ｉ］−ＶＱ｜を最小化する４ビットデータＤ２の各ビットの値が探索される（即ち、絶対値｜ＶＡＭＰ［２，ｉ］−ＶＱ｜に最小値を与える可変抵抗１１４ｂの抵抗値ＲＢが探索される）。
【００８１】
上述の調整方法との対比に供される、第１及び第２参考調整方法を以下に説明する。
【００８２】
＜＜第１参考調整方法＞＞
図１７は、第１参考調整方法の流れを示す図である。第１参考調整方法は、第１工程と、第２工程及び第３工程と、から成る。第１工程では上述の入力オフセット調整処理と同じ処理が実行され、その後、第２工程及び第３工程が実行される。
【００８３】
増幅回路１００において、第１同相電圧の入力に対して得られる第１出力電圧ＶＡＭＰと第２同相電圧の入力に対して得られる第２出力電圧ＶＡＭＰとを比較した場合、第１及び第２同相電圧間の差が大きいほど第１及び第２出力電圧ＶＡＭＰ間の差も大きくなり、第１及び第２出力電圧間の差がなるだけ大きくなる状況において、可変抵抗１１４ｂの抵抗値を調整した方が、ＣＭＲＲの調整を適正に行い得る。このため、第１参考調整方法の第２工程、第３工程では、増幅回路１００に対する同相入力電圧を０Ｖ、１０Ｖに設定する。即ち、第２工程では入力端子１０１及び１０２に０Ｖの直流電圧を共通印加し、第３工程では入力端子１０１及び１０２に１０Ｖの直流電圧を共通印加する。そして、同相入力電圧を０Ｖに設定しているときに出力電圧ＶＡＭＰ［０Ｖ］を取得し且つ同相入力電圧を１０Ｖに設定しているときに出力電圧ＶＡＭＰ［１０Ｖ］を取得し、絶対値｜ＶＡＭＰ［０Ｖ］−ＶＡＭＰ［１０Ｖ］｜をより小さくする４ビットデータＤ２の各ビットの値を、二分探索法を用い最上位ビットから最下位ビットに向けて順次決定してゆく。
【００８４】
第１参考調整方法では、ＣＭＲＲの調整のために第２工程と第３工程とが必要となるため、ＣＭＲＲ調整処理に相対的に大きな時間を要する。二分探索法を利用する場合、４ビットデータＤ２中の１つのビットの値を決定するための処理ごとに、電圧ＶＡＭＰ［０Ｖ］と電圧ＶＡＭＰ［１０Ｖ］を取得する必要があり、同相入力電圧を切り替えるための時間も相応に必要となる。詳細には、或る注目したビットの値を“０”とするか“１”とするかを決定するためには、当該ビットの値を“０”としたときの電圧ＶＡＭＰ［０Ｖ］及びＶＡＭＰ［１０Ｖ］を取得して当該ビットの値が“０”であるときの絶対値｜ＶＡＭＰ［０Ｖ］−ＶＡＭＰ［１０Ｖ］｜を演算し、且つ、当該ビットの値を“１”としたときの電圧ＶＡＭＰ［０Ｖ］及びＶＡＭＰ［１０Ｖ］を取得して当該ビットの値が“１”であるときの絶対値｜ＶＡＭＰ［０Ｖ］−ＶＡＭＰ［１０Ｖ］｜を演算した上で、演算された２つの絶対値の内、より小さな絶対値を特定する必要がある。
【００８５】
＜＜第２参考調整方法＞＞
図１８は、第２参考調整方法の流れを示す図である。第２参考調整方法は、第１工程と第３工程とから成る。第１工程では上述の入力オフセット調整処理と同じ処理が実行され、その後、第３工程が実行される。第２参考調整方法における第３工程の処理は図１５のＣＭＲＲ調整処理と部分的に類似しており、二分探索法を利用し、ＣＭＲＲがなるだけ大きくなるように、４ビットデータＤ２の各ビットの値を最上位ビットから最下位ビットに向けて順次決定してゆく。但し、第２参考調整方法において、第３工程は第１工程とは別個独立に行われ、基準電圧ＶＣＭＲＥＦを基準にして４ビットデータＤ２の各ビットの値が決定されてゆく。具体的には、第２参考調整方法の第３工程では、絶対値｜ＶＡＭＰ［２，ｉ］−ＶＱ｜ではなく、絶対値｜ＶＡＭＰ［２，ｉ］−ＶＣＭＲＥＦ｜を最小化する４ビットデータＤ２の各ビットの値が探索される（即ち、絶対値｜ＶＡＭＰ［２，ｉ］−ＶＣＭＲＥＦ｜に最小値を与える可変抵抗１１４ｂの抵抗値ＲＢが探索される）。
【００８６】
ＣＭＲＲの調整に必要な時間に関して、図１８の第２参考調整方法は図１６の調整方法と同様である。但し、ＣＭＲＲの調整精度に関しては、図１８の第２参考調整方法よりも図１６の調整方法の方が優れている。これについて説明する。
【００８７】
第２参考調整方法では、第１工程において増幅回路１００に対する同相入力電圧を０．７５Ｖに設定した上で、増幅回路１００の出力電圧ＶＡＭＰが０．７５Ｖになることを目指して入力オフセット電圧の調整を行う。但し、当該調整にはずれが含まれることも多く、今、入力オフセット電圧が１ｍＶだけ残存した状態で第１工程が完了した場合を考える。入力オフセット電圧を調整するための抵抗値ＲＡの設定が段階的にしか行えないことは、このようなずれの一要因となる。その後、第３工程において増幅回路１００に対する同相入力電圧を１０Ｖに設定した上で、増幅回路１００の出力電圧ＶＡＭＰが０．７５Ｖになることを目指してＣＭＲＲの調整（即ち可変抵抗１１４ｂの抵抗値ＲＢの調整）を行い、実際に出力電圧ＶＡＭＰが０．７５Ｖになるように可変抵抗１１４ｂの抵抗値ＲＢが決定されたとする。
【００８８】
そうすると、その後の実稼働状態において、増幅回路１００の同相入力電圧が１０Ｖのときには出力電圧ＶＡＭＰが０．７５Ｖとなるが、増幅回路１００の同相入力電圧が０．７５Ｖのときには出力電圧ＶＡＭＰが０．７５Ｖから１ｍＶの入力オフセット電圧に相当する電圧分だけずれることになる（ここでは入力端子１０１及び１０２間の電圧差は無いと仮定）。同相入力電圧の変化に伴う出力電圧ＶＡＭＰの変化をなるだけ小さくすることが差動増幅回路の特性において重要である。
【００８９】
次に、図１３〜図１６に示した調整方法の採用時において、入力オフセット電圧が１ｍＶだけ残存した状態で、第１工程に相当する入力オフセット調整処理が完了した場合を考える。この場合、上述のオフセット参照電圧ＶＱは、増幅回路１００の同相入力電圧を０．７５Ｖとしたときの出力電圧ＶＡＭＰであって且つ入力オフセット電圧が１ｍＶだけ残存した状態での出力電圧ＶＡＭＰを表している。その後のＣＭＲＲ調整処理では、増幅回路１００に対する同相入力電圧を１０Ｖに設定した上で、増幅回路１００の出力電圧ＶＡＭＰがオフセット参照電圧ＶＱと一致することを目指してＣＭＲＲの調整（即ち可変抵抗１１４ｂの抵抗値ＲＢの調整）が行われ、実際に出力電圧ＶＡＭＰがオフセット参照電圧ＶＱと一致するように可変抵抗１１４ｂの抵抗値ＲＢが決定されたとする。
【００９０】
そうすると、その後の実稼働状態において、増幅回路１００の同相入力電圧が１０Ｖのときにも０．７５Ｖのときにも、出力電圧ＶＡＭＰはオフセット参照電圧ＶＱと一致することになる。即ち、同相入力電圧の変化に伴う出力電圧ＶＡＭＰの変化がゼロとなり、良好なＣＭＲＲが実現される。
【００９１】
このように、図１３〜図１６に示す調整方法によれば、増幅回路１００の入力オフセット電圧及びＣＭＲＲの調整を短時間で精度良く行うことが可能となる。入力オフセット電圧及びＣＭＲＲは増幅回路１００の周辺環境に依存して変化するものであり、入力オフセット電圧及びＣＭＲＲを良好に保つために、それらの調整がたびたび必要になることも多い。このため、それらの調整を短時間で完了することは重要である。また当然に、それらの調整の高精度化は有益である。
【００９２】
＜＜実施例＞＞
増幅回路１００又はＨＤＤ装置１に関する幾つかの実施例を、変形技術を含めて説明する。
【００９３】
入力オフセット電圧を調整するための入力オフセット調整回路の例として演算増幅器１１０に内蔵された抵抗１１０Ｒを含む構成を上述したが、入力オフセット調整回路は、入力オフセット電圧を調整することができる限りどのような構成であっても良く、抵抗１１０Ｒは演算増幅器１１０に対して外付け接続されるものであっても良い。
【００９４】
ＣＭＲＲを調整するためのＣＭＲＲ調整回路の例として可変抵抗１１４ｂを含む構成を上述したが、ＣＭＲＲ調整回路はＣＭＲＲを調整することができる限りどのような構成であっても良い。即ち、抵抗１１１、１１２、１１３、１１４の抵抗値を、夫々、Ｒ１、Ｒ２、Ｒ３、Ｒ４で表した場合、“Ｒ１：Ｒ２＝Ｒ３：Ｒ４”を成立させることで（即ちＲ１及びＲ３間のミスマッチと、Ｒ２及びＲ４間のミスマッチをゼロとすることで）、増幅回路１００のＣＭＲＲを最適化（即ち最大化）することができ、これを実現するために上述の構成では抵抗１１４にＣＭＲＲ調整用の可変抵抗を含めているが、抵抗１１４ではなく、抵抗１１１、１１２又は１１３にＣＭＲＲ調整用の可変抵抗を含め（即ち、抵抗１１１の一部又は全部を、或いは、抵抗１１２の一部又は全部を、或いは、抵抗１１３の一部又は全部を可変抵抗として構成し）、抵抗１１１、１１２又は１１３の抵抗値の調整を通じてＣＭＲＲ調整を実現するようにしても良い。
【００９５】
ＭＰＵ２２からの調整指令信号の受信に応答して入力オフセット調整処理及びＣＭＲＲ調整処理を実行する方法を上述したが、調整制御回路１２０は、調整指令信号の受信に依らず、入力オフセット調整処理及びＣＭＲＲ調整処理を実行するようにしても良く、例えば増幅回路１００の起動時において入力オフセット調整処理及びＣＭＲＲ調整処理を実行するようにしても良い。
【００９６】
また、増幅回路１００を含むドライバＩＣ３０の製造段階において（例えば出荷検査において）入力オフセット調整処理及びＣＭＲＲ調整処理を実行するようにしても良く、製造段階での入力オフセット調整処理及びＣＭＲＲ調整処理の結果に基づき、抵抗値ＲＡ及びＲＢの初期値（換言すれば、４ビットデータＤ１及びＤ２の初期値）を決定するようにしても良い。
【００９７】
上述したように、ドライバＩＣ３０の各構成要素は半導体集積回路の形態で形成され、当該半導体集積回路を樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置が構成される。但し、複数のディスクリート部品を用いてドライバＩＣ３０内の回路と同等の回路を構成するようにしても良い。
第１０実施例を説明する。
【００９８】
本実施形態では、ＶＣＭ１４がＨＤＤ装置１に利用されることを想定しているが、ＶＣＭ１４の用途は任意である。例えば、デジタルカメラのレンズ駆動にＶＣＭ１４が利用されても良い。
【００９９】
本実施形態では、ドライバＩＣ３０の負荷にＶＣＭ１４が含まれることが想定されているが、ドライバＩＣ３０の負荷（即ちドライバＩＣ３０から電流ＩＯＵＴの供給を受ける負荷）は任意の負荷であって良く、従って、モータ以外の負荷であっても良い。
【０１００】
検出用増幅回路１００として具体化された本発明に係る増幅回路は、信号増幅が必要な任意の回路及び装置に組み込まれて良い。様々な用途の増幅回路において、良好な入力オフセット電圧の調整及びＣＭＲＲの調整が必要とされることは言うまでも無い。
【０１０１】
例えば、第１及び第２入力端子を通じて入力された音響信号を増幅する回路に本発明に係る増幅回路を用いても良い。或いは例えば、スイッチング電源回路に本発明に係る増幅回路を組み込んで、当該電源回路の負荷への出力電流を表す電圧信号を本発明に係る増幅回路の第１及び第２入力端子に入力し、当該増幅回路の出力信号から該出力電流を検知するようにしても良い。本発明の増幅回路における第１及び第２入力端子は、検出用増幅回路１００では、夫々、入力端子１０１及び１０２に対応する、或いは、入力端子１０２及び１０１に対応する。
【０１０２】
本発明に係る増幅回路単体を集積化した半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで増幅回路の半導体装置を構成しても良い。
【０１０３】
＜＜本発明の考察＞＞
上述の実施形態にて具体化された本発明について考察する。
【０１０４】
本発明の一側面に係る増幅回路Ｗは、演算増幅器（１１０）と前記演算増幅器に接続された複数の抵抗（１１１〜１１４）とを備え、第１入力端子（１０１）及び第２入力端子（１０２）間の差分電圧を前記複数の抵抗の各抵抗値に応じた増幅率にて増幅し、増幅により得られた出力電圧（ＶＡＭＰ）を所定電位（ＶＣＭＲＥＦ）を基準に出力する増幅回路（１００）であって、前記増幅回路の同相信号除去比の調整に供される、前記複数の抵抗中の可変抵抗（１１４ｂ）により構成される調整回路と、前記演算増幅器の入力オフセット電圧を調整するための第１処理及び前記同相信号除去比を調整するための第２処理を実行する調整制御回路（１２０）と、を備え、前記入力オフセット電圧を調整可能に前記演算増幅器が構成され、前記調整制御回路は、前記第１入力端子及び前記第２入力端子への入力電圧状態を、前記所定電位の第１同相電圧（ＶＣＯＭ１）を前記第１入力端子及び前記第２入力端子に共通に入力する第１同相電圧入力状態、又は、前記第１同相電圧と異なる第２同相電圧（ＶＣＯＭ２）を前記第１入力端子及び前記第２入力端子に共通に入力する第２同相電圧入力状態に設定することが可能であり、前記第１処理において、前記第１同相電圧入力状態での前記出力電圧（ＶＡＭＰ［１，ｉ］）を第１評価用電圧（オフセット評価用電圧）として取得し、前記第１評価用電圧に基づき前記入力オフセット電圧を最小化する前記演算増幅器の状態であるオフセット適正状態を決定するとともに、前記演算増幅器の状態を前記オフセット適正状態に設定したときの前記第１評価用電圧をオフセット参照電圧（ＶＱ）として保持し、その後、前記第２処理では、前記演算増幅器の状態を前記オフセット適正状態に設定した上で前記第２同相電圧入力状態での前記出力電圧（ＶＡＭＰ［２，ｉ］）を第２評価用電圧（ＣＭＲＲ評価用電圧）として取得し、前記第２評価用電圧及び前記オフセット参照電圧に基づき前記同相信号除去比を最大化する前記可変抵抗の抵抗値（ＲＢ）を決定することを特徴とする。
【０１０５】
増幅回路Ｗによれば、図１７に示す第１参考調整方法と比べて調整に必要な時間を短縮することができる。また、演算増幅器の状態をオフセット適正状態に設定したときの第１評価用電圧をオフセット参照電圧として保持し、オフセット参照電圧を用いて可変抵抗の抵抗値を決定することにより、図１８に示す第２参考調整方法と比べて同相信号除去比の調整精度を高めることが可能となる。
【０１０６】
具体的には例えば、増幅回路Ｗにおいて、前記調整回路は、前記調整制御回路からの制御信号（ＣＮＴ２）に基づき前記可変抵抗の抵抗値を調整することで前記同相信号除去比を調整し、前記調整制御回路は、前記第２処理において、前記可変抵抗の抵抗値を複数段階に順次調整したときに取得される複数の第２評価用電圧（複数の整数ｉに対する複数のＣＭＲＲ評価用電圧ＶＡＭＰ［２，ｉ］）と、前記オフセット参照電圧（ＶＱ）とに基づき、前記同相信号除去比を最大化する前記可変抵抗の抵抗値（ＲＢ）を前記可変抵抗の抵抗値の調整範囲（抵抗値ＲＢ［０］以上且つ抵抗値ＲＢ［１５］以下の調整範囲）の中から探索すると良い。
【０１０７】
より具体的には例えば、増幅回路Ｗにおいて、前記調整制御回路は、前記第２処理において、前記複数の第２評価用電圧の内、前記オフセット参照電圧に最も近い第２評価用電圧を特定し、特定した第２評価用電圧に対応する前記可変抵抗の抵抗値を、前記同相信号除去比を最大化する前記可変抵抗の抵抗値として決定すると良い。
【０１０８】
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【符号の説明】
【０１０９】
１  ＨＤＤ装置
１３  ＳＰＭ
１４  ＶＣＭ
３４  ＶＣＭドライバ
３４ａ、１００  検出用増幅回路
３４ｂ  出力段回路
１１０  演算増幅器
１１４ｂ  可変抵抗
１２０  調整制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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