(57)【要約】【課題】通常動作時の電力損失を小さくする。電源が逆極性接続された際や出力端子の電圧が電源端子の電圧より高くなった際には十分な耐圧を発揮できるようにする。【解決手段】ＰｃｈＤＭＯＳＦＥＴからなるトランジスタＱ１と、ＰｃｈＤＭＯＳＦＥＴからなるトランジスタＱ２とを備える。トランジスタＱ２のゲートと接地端子５の間に接続されたＮｃｈデプレッション型ＤＭＯＳＦＥＴからなるトランジスタＱ３と、トランジスタＱ２のゲートとソース間に接続されたＰｃｈＭＯＳＦＥＴからなるトランジスタＱ４と、電源端子１とトランジスタＱ４のゲートの間に接続されたＮｃｈデプレッション型ＤＭＯＳＦＥＴからなるトランジスタＱ５と、トランジスタＱ２のゲートとソース間に接続された抵抗Ｒ１と、トランジスタＱ４のゲートとソース間に接続された抵抗Ｒ２とをさらに備える。トランジスタＱ１〜Ｑ５のすべてを共通のＰ型半導体基板上に形成する。【選択図】図１
2020036146.tif 000002
【特許請求の範囲】
【請求項１】
ドレインが出力端子に接続されゲートが制御端子に接続されたＰｃｈＤＭＯＳＦＥＴからなる第１トランジスタと、ドレインが電源端子に接続されソースが前記第１トランジスタのソースに接続されたＰｃｈＤＭＯＳＦＥＴからなる第２トランジスタとを備えた負荷駆動回路において、
ドレインが前記第２トランジスタのゲートに接続されゲートとソースが接地端子に接続されたＮｃｈデプレッション型ＤＭＯＳＦＥＴからなる第３トランジスタと、
ソースが前記第２トランジスタのソースに接続されドレインが前記第２トランジスタのゲートに接続されたＰｃｈＭＯＳＦＥＴからなる第４トランジスタと、
ゲートとソースが前記電源端子に接続されドレインが前記第４トランジスタのゲートに接続されたＮｃｈデプレッション型ＤＭＯＳＦＥＴからなる第５トランジスタと、
前記第２トランジスタのゲートとソース間に接続された第１抵抗と、
前記第４トランジスタのゲートとソース間に接続された第２抵抗と、
をさらに備え、前記第１乃至第５トランジスタのすべてが共通のＰ型半導体基板上に形成されていることを特徴とする負荷駆動回路。
【請求項２】
請求項１に記載の負荷駆動回路において、
カソードが前記第２トランジスタのソースに接続されアノードが前記第２トランジスタのゲートに接続された第１ダイオードと、
カソードが前記第４トランジスタのソースに接続されアノードが前記第４トランジスタのゲートに接続された第２ダイオードと、
をさらに備えることを特徴とする負荷駆動回路。
【請求項３】
請求項１又は２に記載の負荷駆動回路において、
前記第１トランジスタを、ソースが前記出力端子に接続されドレインが前記第２トランジスタのソースに接続されゲートが前記制御端子に接続されたＮｃｈＤＭＯＳＦＥＴからなるトランジスタに置き換えたことを特徴とする負荷駆動回路。
【請求項４】
請求項１乃至３のいずれか１つに記載の負荷駆動回路において、
前記第１及び第２トランジスタをディスクリートトランジスタに置き換えたことを特徴とする負荷駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源端子から出力端子に吐き出す電流を駆動信号に応じて制御するハイサイドの負荷駆動回路に関する。
【背景技術】
【０００２】
モータを大電流駆動する場合や、有線ネットワークＩ/Ｏ装置のノイズおよびサージ耐量を確保する場合は、駆動用トランジスタとして、ＤＭＯＳＦＥＴ（Double Diffused MOSFET）が低損失かつ高耐圧の特徴を生かして広く用いられている。
【０００３】
しかし、ＤＭＯＳＦＥＴにはソースとドレイン間にボディダイオードが存在し、またＤＭＯＳＦＥＴを半導体集積回路に内蔵した場合は半導体基板とドレイン間に寄生ダイオードが形成される。
【０００４】
そこで、電源端子１への電源の逆極性接続に対する保護方法として、図３に示すように、ＰｃｈＤＭＯＳＦＥＴであるトランジスタＱ１０を逆流防止に利用した回路が用いられている。Ｒ１０はバイアス抵抗、Ｄ１０はトランジスタＱ１０のゲート保護用のダイオードである。（非特許文献１の図５）。
【０００５】
この保護方法は電源端子１への電源（ＢＡＴＴ）の逆極性接続に対しては有効であるが、電源の接続極性は正常であっても、インダクタ負荷やサージ電圧により、出力端子２の電圧ＶＯＵＴが電源端子１の電圧ＶＩＮより高くなった場合の電流の逆流や過電圧に対しては機能せず、負荷３自体を焼損したり電源端子１に接続された他の電子部品を損傷する恐れがある。
【０００６】
このような不具合に対処する方法としては、駆動信号によって負荷を駆動する負荷駆動用トランジスタの高電圧側にダイオードを直列接続して電流の逆流を防止する方法が知られている（非特許文献２の図１１）。
【先行技術文献】
【特許文献】
【０００７】
【非特許文献１】インフィニオン社アプリケーションノート、“Automotive MOSFETs Reverse battery Protection” 、７ページ、図５、２０１３年６月３日。
【非特許文献２】ＴＩ製ＴＩＯＬ１１１データシート、１１ページ、図１１、２０１７年１０月。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、図３のように通常動作時に逆流防止トランジスタＱ１０をＯＮさせておく方法は、負荷駆動時の出力電圧低下を低減でき電源の逆極性接続にも対応できるものの、上記したように、出力電圧の過電圧には対応できない問題がある。
【０００９】
また、非特許文献２のように負荷駆動用トランジスタの高電圧側にダイオードを挿入する方法は、電源の逆極性接続と出力端子の過電圧には対応できるものの、肝心の負荷駆動時にＤＭＯＳＦＥＴのみの場合と比較して、負荷駆動用トランジスタがＯＮして電流を吐き出す際の電源端子と出力端子の間の電圧降下がそのダイオードの順方向電圧分だけ増えるため、電力損失が増加する。また有線ネットワークＩ/Ｏ装置に適用したときは、高電位の電圧値が十分に上がらない状態となってしまう問題がある。
【００１０】
本発明の目的は、通常動作時の電力損失を小さくし、電源が逆極性接続された際や出力端子の電圧が電源端子の電圧より高くなった際に十分な耐圧を発揮できるようにした負荷駆動回路を提供することである。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、請求項１にかかる発明は、ドレインが出力端子に接続されゲートが制御端子に接続されたＰｃｈＤＭＯＳＦＥＴからなる第１トランジスタと、ドレインが電源端子に接続されソースが前記第１トランジスタのソースに接続されたＰｃｈＤＭＯＳＦＥＴからなる第２トランジスタとを備えた負荷駆動回路において、ドレインが前記第２トランジスタのゲートに接続されゲートとソースが接地端子に接続されたＮｃｈデプレッション型ＤＭＯＳＦＥＴからなる第３トランジスタと、ソースが前記第２トランジスタのソースに接続されドレインが前記第２トランジスタのゲートに接続されたＰｃｈＭＯＳＦＥＴからなる第４トランジスタと、ゲートとソースが前記電源端子に接続されドレインが前記第４トランジスタのゲートに接続されたＮｃｈデプレッション型ＤＭＯＳＦＥＴからなる第５トランジスタと、前記第２トランジスタのゲートとソース間に接続された第１抵抗と、前記第４トランジスタのゲートとソース間に接続された第２抵抗と、をさらに備え、前記第１乃至第５トランジスタのすべてが共通のＰ型半導体基板上に形成されていることを特徴とする。
請求項２にかかる発明は、請求項１に記載の負荷駆動回路において、カソードが前記第２トランジスタのソースに接続されアノードが前記第２トランジスタのゲートに接続された第１ダイオードと、カソードが前記第４トランジスタのソースに接続されアノードが前記第４トランジスタのゲートに接続された第２ダイオードと、をさらに備えることを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の負荷駆動回路において、前記第１トランジスタを、ソースが前記出力端子に接続されドレインが前記第２トランジスタのソースに接続されゲートが前記制御端子に接続されたＮｃｈＤＭＯＳＦＥＴからなるトランジスタに置き換えたことを特徴とする。
請求項４にかかる発明は、請求項１乃至３のいずれか１つに記載の負荷駆動回路において、前記第１及び第２トランジスタをディスクリートトランジスタに置き換えたことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、通常動作は第２トランジスタがＯＮに制御されそのＯＮ抵抗が小さいので電力損失を小さくすることができる。また、電源が逆極性接続された際や出力端子の電圧が電源端子の電圧より高くなった際は第２トランジスタがＯＦＦに制御されるので電源端子への大電流の逆流を防止することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施例の負荷駆動回路の回路図である。
【図２】本発明の第２実施例の負荷駆動回路の回路図である。
【図３】電源の逆極性接続対策を施した従来例の回路図である。
【発明を実施するための形態】
【００１４】
＜第１実施例＞
図１に本発明の第１実施例に係る負荷駆動回路を示す。１は電圧ＶＩＮが入力する電源端子、２は電圧ＶＯＵＴが出力する出力端子、３は出力端子２と接地端子５の間に接続された負荷、４は図示しない制御回路が接続される制御端子である。
【００１５】
Ｑ１はドレインが出力端子２に接続されゲートが制御端子４に接続されたＰｃｈＤＭＯＳＦＥＴからなるトランジスタである。このトランジスタＱ１は例えばプッシュプル出力回路のハイサイドの負荷駆動用素子等として働く。
【００１６】
Ｑ２はドレインが電源端子１に接続されソースがトランジスタＱ１のソースに接続されたＰｃｈＤＭＯＳＦＥＴからなるトランジスタである。このトランジスタＱ２は逆流防止用として働く。
【００１７】
Ｑ３はドレインがトランジスＱ２のゲートに接続されゲートとソースが接地端子５に接続されたＮｃｈデプレッション型ＤＭＯＳＦＥＴからなるトランジスタである。このトランジスタＱ３は１０μＡ程度の定電流供給用として働く。
【００１８】
Ｑ４はソースがトランジスタＱ２のソースに接続されドレインがトランジスタＱ２のゲートに接続されたＰｃｈＭＯＳＦＥＴからなるトランジスタである。このトランジスタＱ４はトランジスタＱ２のＯＮ/ＯＦＦ用として働く。
【００１９】
Ｑ５はゲートとソースが電源端子１に接続されドレインがトランジスタＱ４のゲートに接続されたＮｃｈデプレッション型ＤＭＯＳＦＥＴからなるトランジスタである。このトランジスタＱ５は１０μＡ程度の定電流供給用として働く。
【００２０】
Ｒ１はトランジスタＱ２のゲートとソース間に接続されたバイアス用の抵抗、Ｒ２はトランジスタＱ４のゲートとソース間に接続されたバイアス用の抵抗である。
【００２１】
Ｄ１はカソードがトランジスタＱ２のソースに接続されアノードがトランジスタＱ２のゲートに接続されたダイオードである。このダイオードＤ１はトランジスタＱ２のゲート保護クランプ用として働く。
【００２２】
Ｄ２はカソードがトランジスタＱ４のソースに接続されアノードがトランジスタＱ４のゲートに接続されたダイオードである。このダイオードＤ２はトランジスタＱ４のゲート保護クランプ用として働く。
【００２３】
以上のトランジスタＱ１〜Ｑ５は、接地端子５と同電位である共通のＰ型半導体基板上に形成されている。ＢＤ１、ＢＤ２はそれぞれトランジスタＱ１、Ｑ２のボディダイオードであり、アノードがドレイン側、カソードがソース側となっている。ＢＤ３、ＢＤ５はそれぞれトランジスタＱ３、Ｑ５のボディダイオードであり、アノードがソース側、カソードがドレイン側となっている。
【００２４】
また、トランジスタＱ１〜Ｑ３，Ｑ５とＰ型半導体基板との間に寄生ダイオードＰＤ１〜ＰＤ３が形成されている。寄生ダイオードＰＤ１はカソードがトランジスタＱ１のソースとトランジスタＱ２のソースに接続され、寄生ダイオードＰＤ２はカソードがトランジスタＱ３のドレインに接続され、寄生ダイオードＰＤ３はカソードがトランジスタＱ５のドレインに接続され、それら寄生ダイオードＰＤ１〜ＰＤ３のアノードはＰ型半導体基板と同電位である接地端子５に接続されている。
【００２５】
次に、第１実施例に係る負荷駆動回路の各状態における動作について説明する。まず、負荷駆動回路がＯＦＦ状態においては、制御端子４の電位はトランジスタＱ１のソース電位にほぼ等しく、トランジスタＱ１はＯＦＦしており、出力端子２から負荷３に電流は出力しない。
【００２６】
このとき、電源端子１から接地端子５においては、トランジスタＱ２のボディダイオードＢＤ２と抵抗Ｒ１を経由してトランジスタＱ３が定電流を吸い込むことで抵抗Ｒ１に電圧降下を生じる。例えばトランジスタＱ３の定電流Ｉ３を１０μＡ、抵抗Ｒ１の抵抗値を５００ｋΩとすると、その抵抗Ｒ１で５Ｖの電圧降下が生じ、トランジスタＱ２の閾値電圧が−１Ｖであるとすると、そのトランジスタＱ２はＯＮする。
【００２７】
電源端子１からトランジスタＱ２のソースに至る経路には、トランジスタＱ５と、抵抗Ｒ２またはダイオードＤ２を通る経路があるが、トランジスタＱ２がＯＮして低オン抵抗で導通した後は、トランジスタＱ３が吸い込む定電流１０μＡのほとんどはトランジスタＱ２を経由して流れるので、トランジスタＱ５を経由する電流は非常に小さく、トランジスタＱ４はＯＦＦしている。
【００２８】
次に、負荷駆動回路がＯＮ状態においては、制御端子４はトランジスタＱ１のソースに対してトランジスタＱ１の閾値電圧より十分低い電位になっており、トランジスタＱ１のソース・ドレイン間は導通して出力端子２より負荷３に電流を流す。
【００２９】
このとき、トランジスタＱ２は、前記ＯＦＦ状態での説明と同様にトランジスタＱ３が吸い込む定電流によりＯＮしている。負荷３に流れる電流ＩＬを０．１Ａ、トランジスタＱ１のオン抵抗Ｒｏｎ１を０．５Ω、トランジスタＱ２のオン抵抗Ｒｏｎ２を０．５Ωとすると、電源端子１とトランジスタＱ２のソース間の電圧は０．０５Ｖ（＝０．１×０．５）であり、この際トランジスタＱ５のボディダイオードＢＤ５を経由してトランジスタＱ２のソースに至る経路に電流はほとんど流れず、トランジスタＱ４はＯＦＦしている。さらにトランジスタＱ３の吸い込む定電流Ｉ３を１０μＡとすると、電源端子１と出力端子２の間の電圧降下は「Ｒｏｎ１×ＩＬ＋Ｒｏｎ２×（ＩＬ＋Ｉ３）」であるが、「ＩＬ＞＞Ｉ３」であることから、その電圧降下は「ＩＬ×（Ｒｏｎ１＋Ｒｏｎ２）」と近似でき、その値は０．１Ｖである。
【００３０】
この電源端子１と出力端子２の間の降下電圧値は、トランジスタＱ２の代わりにダイオードを使う従来の回路では、トランジスタＱ１での電圧降下０．０５Ｖとダイオードの順方向電圧約０．７Ｖの和、つまり約０．７５Ｖとなることと比較して、十分に低い値となっている。
【００３１】
次に、電源端子１と接地端子５の間に電源を逆極性で接続した場合について説明する。電源の逆極性接続により、電源端子１の電位は接地端子５の電位より低くなり、トランジスタＱ２のソースは寄生ダイオードＰＤ１により、トランジスタＱ２のゲートは寄生ダイオードＰＤ２により、それぞれ接地端子５にクランプされるため、トランジスタＱ２はＯＦＦしてこの経路の電流が遮断される。一方、トランジスタＱ５は寄生ダイオードＰＤ３を介して接地端子５から１０μＡ程度の定電流を電源端子１に流すが、この程度の電流で負荷駆動回路が故障することはなく、電源端子１の負電圧がトランジスタＱ２とＱ５の耐圧を超えない範囲であれば負荷駆動回路は保護される。
【００３２】
次に、電源端子１と接地端子５の間の電源の接続は正常で、出力端子２の電圧ＶＯＵＴが電源端子１の電圧ＶＩＮより高くなった場合、トランジスタＱ１はＯＮ/ＯＦＦに関係なくボディダイオードＢＤ１が順方向にバイアスされるので、出力端子２からの電流がドレイン・ソース間を流れる。
【００３３】
出力端子２と電源端子１の間の電位差が小さいうちは、トランジスタＱ５の定電流による抵抗Ｒ２の電圧降下は小さく、トランジスタＱ４をＯＮさせる程ではない。このため、トランジスタＱ３が吸い込む定電流が抵抗Ｒ１を流れることで、トランジスタＱ２はＯＮする。よって、出力端子２からトランジスタＱ１を経由して流れてきた電流はトランジスタＱ２を経由して電源端子１へと流れる。しかし出力端子２と電源端子１の間の電位差が小さいうちは、負荷駆動回路や負荷３が故障する程の大電流ではない。
【００３４】
出力端子２と電源端子１の間の電位差が大きくなると、抵抗Ｒ２の両端に発生する電圧が大きくなり、トランジスタＱ４がＯＮして、トランジスタＱ３が吸い込む定電流のほとんどはトランジスタＱ４を経由して流れるようになる。このため、トランジスタＱ２のソース・ゲート間電圧はトランジスタＱ２の閾値電圧を下回り、トランジスタＱ２がＯＦＦして出力端子２からトランジスタＱ１を経由して電源端子１に流れる電流を遮断する。
【００３５】
電源端子１へは抵抗Ｒ２とトランジスタＱ５を経由して１０μＡ程度の電流が流れるが、この程度の電流で負荷駆動回路が故障することはなく、出力端子２と電源端子１の間の電位差がトランジスタＱ２とＱ５の耐圧を超えない範囲であれば、負荷駆動回路は保護される。
【００３６】
＜第２実施例＞
図２に本発明の第２実施例に係る負荷駆動回路を示す。図１で説明した素子と同じ素子には同じ符号を付けて重複説明は省略する。第２実施例では、第１実施例におけるＰｃｈＤＭＯＳＦＥＴからなるトランジスタＱ１を、ＮｃｈＤＭＯＳＦＥＴからなるトランジスタＱ１Ａに置き換えた点が、第１実施例と異なっている。トランジスタＱ１Ａはそのゲートが制御端子４に接続されソースが出力端子２に接続されドレインがトランジスタＱ２のソースに接続されている。ＢＤ１ＡはトランジスタＱ１Ａのボディダイオードであり、アノードがソース側、カソードがドレイン側となっている。
【００３７】
負荷駆動回路がＯＦＦ状態においては、制御端子４の電位はトランジスタＱ１Ａのソース電位にほぼ等しく、トランジスタＱ１ＡはＯＦＦしており、出力端子２から負荷３に電流は出力しない。
【００３８】
負荷駆動回路がＯＮ状態においては、制御端子４の電位がトランジスタＱ１Ａのソース電位よりも高くなることで、トランジスタＱ１ＡがＯＮする。また、トランジスタＱ２がＯＮし、そのトランジスタＱ２の小さいＯＮ抵抗により電力損失が小さくなる。
【００３９】
電源端子１と接地端子５の間に電源を逆極性で接続した場合は、第１実施例と同じ動作となり、トランジスタＱ２がＯＦＦする。
【００４０】
電源端子１と接地端子５の間の電源の接続は正常で、出力端子２の電圧ＶＯＵＴが電源端子１の電圧ＶＩＮより高くなった場合も、第１実施例と同じ動作となり、トランジスタＱ２がＯＦＦする。
【００４１】
＜第３実施例＞
図１の第１実施例において、トランジスタＱ１とＱ２を、他のトランジスタＱ３〜Ｑ５と同一のＰ型半導体基板上に形成せず、ディスクリートのＤＭＯＳＦＥＴを用いてもよい。この場合でも、ダイオードＤ１、Ｄ２により寄生ダイオードＰＤ１が存在するので、上記と同じ動作を実現することができる。
【００４２】
＜第４実施例＞
図２の第２実施例において、トランジスタＱ１ＡとＱ２を、他のトランジスタＱ３〜Ｑ５と同一のＰ型半導体基板上に形成せず、ディスクリートのＤＭＯＳＦＥＴを用いてもよい。この場合でも、ダイオードＤ１、Ｄ２により寄生ダイオードＰＤ１が存在するので、上記と同じ動作を実現することができる。
【符号の説明】
【００４３】
１：電源端子、２：出力端子、３：負荷、４：制御端子、５：接地端子
【図１】
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【図２】
2020036146.tif 000004
【図３】
2020036146.tif 000005