(57)【要約】 【課題】溝の底部に析出物が発生することを抑制できる半導体記憶装置を提供する。【解決手段】本実施形態による半導体記憶装置は、基板を備える。基板上に、第１導電層と第１絶縁層とを第１方向に交互に積層した積層体が設けられている。柱状部が、積層体内において第１方向に延在しメモリ膜を有する。絶縁部材が、積層体内の柱状部と異なる位置において第１方向に延在する。燐含有絶縁物が、積層体および絶縁部材の下方に設けられている。【選択図】図１
2020031113.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、
第１導電層と第１絶縁層とを第１方向に交互に積層した積層体と、
前記積層体内において前記第１方向に延在しメモリ膜を有する柱状部と、
前記積層体内の前記柱状部と異なる位置において前記第１方向に延在する絶縁部材と、
前記積層体および前記絶縁部材の下方に設けられた燐含有絶縁物とを備えた半導体記憶装置。
【請求項２】
前記燐含有絶縁物は、前記基板または前記基板と前記積層体との間に形成された層間絶縁層内において、前記第１方向における或る高さに層状または線状に設けられている、請求項１に記載の半導体記憶装置。
【請求項３】
前記燐含有絶縁物は、燐を含有するシリコン酸化物である、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記燐含有絶縁物は、前記積層体の下方において前記第１方向に対して略直交方向へ延在する第１絶縁物領域と、前記積層体の外側において前記第１方向に延在し前記第１絶縁物領域と接続する第２絶縁物領域とを備えた、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記燐含有絶縁物は、前記積層体の下方において柱状に設けられている、請求項４に記載の半導体記憶装置。
【請求項６】
層状またはボックス状の前記燐含有絶縁物に囲まれたボイドをさらに備えた請求項２に記載の半導体記憶装置。
【請求項７】
基板上に第１絶縁層と犠牲層とを第１方向に交互に積層して積層体を形成し、
前記積層体内において前記第１方向に延在しメモリ膜を有する柱状部を形成し、
前記積層体内の前記柱状部と異なる位置において前記第１方向にスリットを形成し、
前記スリットおよび前記積層体の下方に前記積層体の積層方向に対して略直交方向へ延在する空洞部を形成し、
前記スリットおよび前記空洞部へエッチング液を供給して前記犠牲層を除去し、
前記犠牲層のあった位置に第１導電層を形成する、ことを具備した半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリのように、絶縁膜と導電膜とを交互に積層した立体型メモリセルアレイを有する不揮発性メモリの製造方法において、絶縁膜と犠牲膜とを積層し、この積層膜を貫通するスリットを介して、犠牲膜を導電膜に置換（リプレース）する工程が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２２４４６５号公報
【特許文献２】米国特許公開第２０１２／００５２６７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信頼性をより向上させた半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体記憶装置は、基板を備える。基板上に、第１導電層と第１絶縁層とを第１方向に交互に積層した積層体が設けられている。柱状部が、積層体内において第１方向に延在しメモリ膜を有する。絶縁部材が、積層体内の柱状部と異なる位置において第１方向に延在する。燐含有絶縁物が、積層体および絶縁部材の下方に設けられている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態による半導体記憶装置の構成の一例を示す断面図。
【図２】柱状部およびメモリセルの構成例を示す断面図。
【図３】第１実施形態による半導体記憶装置の製造方法の一例を示す断面図。
【図４】図３に続く、半導体記憶装置の製造方法の一例を示す断面図。
【図５】第２実施形態による半導体記憶装置の構成の一例を示す断面図。
【図６】第３実施形態による半導体記憶装置の構成の一例を示す断面図。
【図７】第４実施形態による半導体記憶装置の構成の一例を示す断面図。
【図８】第５実施形態による半導体記憶装置の構成の一例を示す平面図。
【図９】図８の９−９線に沿った断面図。
【図１０】第５実施形態における犠牲層のエッチング工程の様子を示す断面図。
【図１１】第６実施形態による半導体記憶装置の構成例を示す平面図。
【図１２】図１１の１２−１２線に沿った断面図。
【図１３】第５実施形態の変形例１による半導体記憶装置の構成例を示す平面図。
【図１４】第５実施形態の変形例２による半導体記憶装置の構成例を示す平面図。
【図１５】第６実施形態の変形例３による半導体記憶装置の構成例を示す平面図。
【図１６】第６実施形態の変形例４による半導体記憶装置の構成例を示す平面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態による半導体記憶装置１の構成の一例を示す断面図である。半導体記憶装置１は、例えば、ＮＡＮＤ型フラッシュメモリ等の半導体メモリでもよい。半導体記憶装置１のメモリセルアレイＭＣＡは、例えば、三次元的にメモリセルを配置した立体型メモリセルアレイである。なお、図１においては、図を見易くするために、メモリセルアレイＭＣＡは、簡略化して図示されている、また、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
【０００９】
また、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の表面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、ＸおよびＹ方向に対して直交する方向をＺ方向とする。導電層としてのワード線ＷＬはＺ方向に積層されている。
【００１０】
半導体記憶装置１は、半導体基板１０と、回路素子２０と、層間絶縁膜３０と、メモリセルアレイＭＣＡと、スリット４０と、スリット５０とを備えている。
【００１１】
半導体基板１０は、特に限定しないが、例えば、シリコン基板である。半導体基板１０の表面には、ウェル構造が適宜形成されている。
【００１２】
回路素子２０は、半導体基板１０の表面上に設けられており、例えば、トランジスタで構成されたＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路である。ＣＭＯＳ回路は、例えば、メモリセルアレイＭＣＡを制御する制御回路である。図１に示すように、回路素子２０は、メモリセルアレイＭＣＡの下方に設けられている。尚、図１では、回路素子２０を簡略化して層として図示している。
【００１３】
層間絶縁膜３０は、半導体基板１０の表面上に設けられており、例えば回路素子２０を被覆する。層間絶縁膜３０には、例えば、シリコン酸化膜等の絶縁膜を用いている。なお、図１においては、回路素子２０上に層間絶縁膜２０および積層体３０が形成されるように示されているが、回路素子２０は半導体基板１０上であって、積層体が形成されていない領域に設けられていてもよい。
【００１４】
層間絶縁膜３０上には、メモリセルアレイＭＣＡが設けられている。メモリセルアレイＭＣＡは、第１導電層としてのワード線ＷＬと第１絶縁層としての絶縁層２５とを交互に積層した積層体ＳＴを有する。積層体ＳＴの内部には、積層体ＳＴを積層方向（Ｚ方向）に貫通する柱状部ＳＰがメモリホールＭＨ内に設けられている。柱状部ＳＰおよび積層体ＳＴは、ＮＡＮＤストリングＮＳを構成する。ＮＡＮＤストリングＮＳは、柱状部ＳＰとワード線ＷＬとの間にあるメモリセルＭＣを柱状部ＳＰによってＺ方向に直列接続した構造を有する。ＮＡＮＤストリングＮＳのＺ方向の両端には、セレクトゲート（図示せず）が設けられている。柱状部ＳＰおよびメモリセルＭＣのより詳細な構成は、図２を参照して後で説明する。以下、メモリセルアレイＭＣＡは積層体ＳＴと呼ぶ場合もある。
【００１５】
積層体ＳＴと層間絶縁膜３０との間には絶縁層を介してソース線ＳＬが設けられる。ソース線ＳＬは柱状部ＳＰと電気的に接続する。
【００１６】
スリット４０は、積層体ＳＴ内において、Ｚ方向に延在するように設けられており、その内部は第２絶縁層としてのシリコン酸化膜４２で充填されている。また、スリット４０はＹ方向にも延在するが、ソース線ＳＬを貫通するスリット４０はＹ方向に部分的に設けられており、ソース線ＳＬは完全には分断されない。
【００１７】
スリット４０および積層体ＳＴの下方の層間絶縁膜３０には、スリット５０が設けられている。スリット５０の内壁面には燐（Ｐ）と珪素（Ｓｉ）を含有する化合物（以降、燐含有絶縁物または燐含有シリカと称する）５２が設けられており、その中心部は、スリット４０と同様にシリコン酸化膜４２で充填されている。尚、スリット５０の中心部には、シリコン酸化膜４２に囲まれたシームあるいはボイドＢがあってもよい。燐含有絶縁物５２は、層間絶縁膜３０内において、スリット４０から±Ｘ方向へ延在しており、柱状部ＳＰの下方まで設けられている。スリット５０は、スリット４０よりもＸ方向の幅において広い。スリット５０のＹ方向の大きさは、特に限定しないが、スリット４０と同程度でよい。燐含有絶縁物５２は、例えば、燐を含有するシリコン酸化物（シリカ）である。尚、スリット４０の内面にも、燐含有絶縁物５２が或る程度付着しているが、図１および図４（Ｃ）においてその図示は省略されている。また、図１において、燐含有絶縁物５２はスリット５０の内壁全体を覆うように図示されているが、部分的に存在していてもよい。
【００１８】
図２は、柱状部ＳＰおよびメモリセルＭＣの構成例を示す断面図である。メモリホールＭＨ内には、絶縁体（例えば、酸化シリコン）１１８が設けられている。絶縁体１１８とワード線ＷＬとの間には、ワード線ＷＬ側から順にブロック絶縁膜１１４、電荷蓄積膜１１５、トンネル縁膜１１６および導電膜（例えば、シリコン）１１７が設けられている。ブロック絶縁膜１１４はワード線ＷＬに接し、トンネル絶縁膜１１６は導電膜１１７に接し、ブロック絶縁膜１１４とトンネル絶縁膜１１６との間に電荷蓄積膜１１５が設けられている。
【００１９】
導電膜１１７はチャネルとして機能し、ワード線ＷＬはコントロールゲートとして機能し、電荷蓄積膜１１５は導電膜１１７から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、導電膜１１７と各ワード線ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルＭＣが形成されている。
【００２０】
本実施形態に係る半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルＭＣはチャージトラップ構造のメモリセルである。電荷蓄積膜１１５は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜である。トンネル絶縁膜１１６は、例えばシリコン酸化膜であり、電荷蓄積膜１１５に導電膜１１７から電荷が注入される際、または電荷蓄積膜１１５に蓄積された電荷が導電膜１１７へ拡散する際に電位障壁となる。ブロック絶縁膜１１４は、例えばシリコン酸化膜であり、電荷蓄積膜１１５に蓄積された電荷が、ワード線ＷＬへ拡散することを防止する。
【００２１】
次に、半導体記憶装置１の製造方法について説明する。
【００２２】
図３（Ａ）〜図４（Ｃ）は、第１実施形態による半導体記憶装置１の製造方法の一例を示す断面図である。まず、半導体ウェハの製造工程において、図３（Ａ）に示すように、半導体基板１０の表面上に回路素子２０を形成する。次に、回路素子２０上に層間絶縁膜３０を形成する。
【００２３】
次に、リソグラフィ技術およびエッチング技術を用いて、層間絶縁膜３０の一部の領域の上部を除去してスリット５０を形成する。本実施形態において、スリット５０は、例えば、ボックス状の空間（空洞）であり、Ｘ方向にスリット４０よりも広い平面パターンで形成される。次に、スリット５０に、犠牲層５１を埋め込む。犠牲層５１は、層間絶縁膜３０および後で形成される積層体ＳＴに対してエッチング加工可能な材料であり、例えば、ノンドープトポリシリコン、アモルファス・シリコンあるいは金属でよい。次に、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、犠牲層５１を平坦化する。これにより、図３（Ａ）に示すように、スリット５０内に犠牲層５１が埋め込まれる。
【００２４】
次に、図３（Ｂ）に示すように、層間絶縁層３０および犠牲層５１上に絶縁層２５と犠牲層３５、３６とを交互に積層する。この段階での積層体ＳＴは、絶縁層２５と犠牲層３５、３６との積層体となる。尚、最下層の犠牲層３６は、ソース線ＳＬの電極を形成するために後で置換される。絶縁層２５は、例えば、シリコン酸化膜である。犠牲層３５は、絶縁層２５に対して選択的にエッチング可能な材料であり、例えば、シリコン窒化膜である。犠牲層３６は、絶縁層２５および犠牲層３５に対して選択的にエッチング可能な材料であり、例えば、シリコンまたはポリシリコンである。
【００２５】
次に、リソグラフィ技術およびエッチング技術を用いて、図３（Ｃ）に示すように、積層体ＳＴの積層方向に延在するメモリホールＭＨを積層体ＳＴに形成する。このとき、積層体ＳＴは、絶縁層（例えば、シリコン酸化膜）２５と犠牲層（シリコン窒化膜）３５との積層膜であるので、ワード線ＷＬの金属材料（例えば、タングステン）と比べて加工し易い。
【００２６】
次に、メモリホールＭＨ内に、図２に示したブロック絶縁膜１１４、電荷蓄積膜１１５およびトンネル絶縁膜１１６が形成される。さらに、メモリホールＭＨ内に導電膜（例えば、シリコン）１１７が形成される。さらに、メモリホールＭＨ内に絶縁体１１８が充填される。これにより、図３（Ｃ）に示すように、柱状部ＳＰがメモリホールＭＨ内にＺ方向に延在するように形成される。
【００２７】
次に、リソグラフィ技術およびエッチング技術を用いて、図４（Ａ）に示すように、スリット４０を積層体ＳＴ内においてＺ方向に延伸するように形成する。スリット４０は、メモリホールＭＨとは別に犠牲層５１上に形成され、積層体ＳＴを貫通して、犠牲層５１に達する。
【００２８】
次に、スリット４０を介して、犠牲層３６を除去し、さらに、犠牲層３６に隣接し犠牲層３６と導電膜１１７との間にあるブロック絶縁膜１１４および電荷蓄積膜１１５も除去する。犠牲層３６と導電膜１１７との間にあるトンネル絶縁膜１１６は残置される。このとき、犠牲層３６は選択的に除去され、犠牲層３５は除去されていない。
【００２９】
次に、犠牲層３６のあった空間にソース線ＳＬの材料３７を埋め込む。材料３７は、例えば、ボロン等を含有するドープトポリシリコン、タングステン等の金属が考えられるが特に限定されない。これにより、ソース線ＳＬが形成される。
【００３０】
次に、エッチング技術を用いて、スリット４０を介して犠牲層５１を除去し、図４（Ｂ）に示すように、空洞部としてのスリット５０を形成する。犠牲層５１は、積層体ＳＴよりも深い層間絶縁膜３０内において、スリット４０よりもＸ方向および／またはＹ方向へ広く形成されている。これにより、スリット５０も、犠牲層５１と同様の位置および大きさに形成される。即ち、スリット５０は、スリット４０および積層体ＳＴの下方に、Ｚ方向に対して略直交するＸ方向および／またはＹ方向へ延在し、スリット４０よりもＸ方向および／またはＹ方向へ広く形成される。ここで、上述した犠牲層５１の材料は、電極３７の材料とのエッチング選択性によっても決定される。例えば、ゲート電極３７がボロンドープトポリシリコンである場合、犠牲層５１はノンドープトポリシリコンを用いることが考えられる。この時、アルカリ溶液を用いて犠牲層５１を選択的にエッチングすることができる。
【００３１】
次に、図４（Ｃ）に示すように、スリット４０およびスリット５０へエッチング液を供給して犠牲層３５を除去する。犠牲層３５は、例えば、シリコン窒化膜であり、エッチング液は例えば熱燐酸溶液または硫酸溶液等が考えられる。以降は熱燐酸溶液を用いた場合を例に説明する。熱燐酸溶液によるウェットエッチングは、高価な真空装置を用いる必要がなく、複数の半導体基板を同時に処理することができる。このため、エッチングコストが低廉であり、頻繁に用いられる。
【００３２】
本実施形態において、スリット５０にはシリコン窒化膜は存在しないため、熱燐酸溶液の処理によって犠牲層３５のシリコン窒化膜から溶出した珪素（Ｓｉ）を含む化合物（以降、シリカと称する）は、スリット５０へと拡散し、スリット５０内のシリカ濃度を高める。スリット５０がシリカ濃度の高い熱燐酸溶液を滞留させることによって、図４（Ｃ）に示すように、熱燐酸溶液に含まれる燐含有シリカ（燐含有絶縁物）５２は、スリット５０の内壁にも析出する。図１に示すように、燐含有シリカ５２は、スリット５０底面にも析出する。すなわち、燐含有シリカ５２は、層間絶縁膜３０内において、Ｚ方向の任意の高さに、Ｚ方向に対してほぼ垂直方向（略水平方向）に層状または線状に析出する。
【００３３】
本実施形態によれば、多くの燐含有シリカ５２がスリット５０の内面に析出するので、その分、絶縁層２５に析出する燐含有シリカ５２の量を低減させることができる。これにより、Ｚ方向に隣接する絶縁層２５間の間隔があまり狭くならず、図４（Ｃ）の後の工程において、ワード線ＷＬの材料（例えば、タングステン）を容易に埋め込むことができる。尚、上述のとおり、図１および図４（Ｃ）では、絶縁層２５に析出する燐含有シリカ５２の図示は省略している。
【００３４】
次に、犠牲層３５のあった位置に第１導電層としてのワード線ＷＬの材料を埋め込む。ワード線ＷＬの材料には、例えば、タングステン、窒化チタン（ＴｉＮ）等の導電性材料が用いられる。尚、ワード線ＷＬは複数の金属材料の積層であってもよい。例えば、犠牲層３５のあった位置にバリアメタルとして窒化チタンを薄く形成し、その後、タングステンを埋め込んでもよい。これにより、スリット４０およびスリット５０内にワード線ＷＬの導電性材料が形成される。
【００３５】
スリット４０内の絶縁層２５の側面に形成された導電性材料（第１金属）は、Ｚ方向に隣接するワード線ＷＬ間の短絡を防止するために、エッチング技術を用いて取り除かれる。スリット５０内の導電性材料は、絶縁層２５の側面に形成された導電性材料の除去と同時に除去されるがスリット５０内壁に残る場合がある。しかし、スリット５０内に導電性材料が残ったとしても、半導体記憶装置１の機能に悪影響を与えることはない。また、導電性材料がスリット５０内壁に残る場合には、導電性材料は図１に示す燐含有シリカ５２と同じように、スリット５０内壁に層状に析出することが考えられる。スリット５０内の導電性材料は、積層体ＳＴおよび絶縁層４２の下方に設けられ絶縁層４２に接触している。
【００３６】
次に、スリット４０およびスリット５０内に絶縁層４２を埋め込む。絶縁層４２には、例えば、シリコン酸化膜等の絶縁膜が用いられる。これにより、図１に示す構造が得られる。
【００３７】
その後、ビット線を含む多層配線層（図示せず）を積層体ＳＴ上に形成する。これにより、図１に示す半導体記憶装置１が完成する。
【００３８】
以上のように、本実施形態によれば、スリット４０の下に、スリット５０が形成される。スリット５０は、エッチング液（熱燐酸溶液）を滞留させることができ、燐含有シリカ５２をスリット５０の内壁にも析出させる。これにより、スリット４０の絶縁層２５に析出する燐含有シリカ５２の量を減少させることができる。その結果、Ｚ方向に隣接する絶縁層２５間に、ワード線ＷＬの材料（例えば、タングステン）を容易に埋め込むことができ、ワード線ＷＬの不良を抑制することができる。また、スリット５０を設けることによって、積層体ＳＴの積層数、即ち、ワード線ＷＬの積層数を増大させることができ、記憶容量の密度を向上させることができる。
【００３９】
また、材質や表面処理方法によって、燐含有シリカ５２の析出速度を変更させることができる。例えば、燐含有シリカ５２を析出させたくないスリット４０の内面は炭素材で終端させ、析出させたいスリット５０の内面はシリコン酸化物またはシリコン水酸化物で終端しておくことが考えられる。従って、スリット５０の内面をシリコン酸化物またはシリコン水酸化物で終端するように表面処理してもよい。
【００４０】
（第２実施形態）
図５は、第２実施形態による半導体記憶装置２の構成の一例を示す断面図である。第２実施形態は、スリット５０の形状において第１実施形態のそれと異なる。第２実施形態によるスリット５０の側面は、凹凸状あるいはジグザグ状に形成されている。これにより、スリット５０の内面の面積を増大させる。また、スリット５０内で析出した燐含有シリカ５２は、スリット５０の内面に沿って析出する。従って、第２実施形態は、スリット５０の内面に析出するシリカ量を増大させることができ、逆に、絶縁層２５に析出する燐含有シリカの量をさらに減少させることができる。
【００４１】
スリット５０の形状は、特に限定しない。しかし、絶縁層２５に析出する燐含有シリカの量を減少させるために、スリット５０の内面の面積は大きい方が好ましい。
【００４２】
第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。これにより、第２実施形態は、第１実施形態と同様の効果を得ることができる。
【００４３】
尚、第２実施形態によるスリット５０の形状は、図３（Ａ）の工程において、スリット５０のＸ方向の幅を変更しながら、層間絶縁膜３０の形成と犠牲層５１の埋め込みとを複数回に分けて繰り返し実行することによって得られる。その後、図３（Ｂ）以降の工程は、第１実施形態と同様でよい。これにより、第２実施形態によるスリット５０が形成され得る。
【００４４】
（第３実施形態）
図６は、第３実施形態による半導体記憶装置３の構成の一例を示す断面図である。第３実施形態は、スリット５０が半導体基板１０内に設けられている点で第１実施形態と異なる。従って、燐含有シリカ５２は、半導体基板１０内のスリット５０の内面に沿って形成されている。また、回路素子２０は、半導体基板１０上において積層体が形成される領域とは異なる領域に形成される。第３実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。このように、スリット５０は、半導体基板１０内に設けられても、本実施形態の効果は失われない。
【００４５】
尚、第３実施形態では、図３（Ａ）の工程の前に、リソグラフィ技術およびエッチング技術を用いて半導体基板１０を加工し、犠牲層５１を埋め込んでおく。図４（Ａ）のスリット４０は、半導体基板１０中のスリット５０へ到達するように形成される。第２実施形態のその他の工程は、第１実施形態の対応する工程と同様でよい。これにより、第３実施形態によるスリット５０が形成され得る。
【００４６】
第３実施形態は、第２実施形態と組み合わせてもよい。即ち、スリット５０の形状は、特に限定しない。絶縁層２５に析出する燐含有シリカの量を減少させるために、スリット５０の内面の面積は大きい方が好ましい。
【００４７】
（第４実施形態）
図７は、第４実施形態による半導体記憶装置４の構成の一例を示す断面図である。第４実施形態は、スリット５０が半導体基板１０内に設けられている点で第３実施形態と同様である。しかし、第４実施形態は、積層体と半導体基板１０との間ではなく、スリット４０内部にソース線コンタクトプラグＳＣが設けられている点で第３実施形態と異なる。
【００４８】
スリット４０とスリット５０との間の入口部５４の開口幅は、スリット４０の開口幅よりも狭く形成されているため、ソース線コンタクトプラグＳＣの材料が入口部５４を閉塞している。従って、燐含有シリカ５２は、半導体基板１０内のスリット５０の内面に沿って形成されているものの、スリット５０の内部は、空洞あるいはボイドＢとなっている。
【００４９】
ソース線コンタクトプラグＳＣには、例えば、タングステン等の導電性金属が用いられる。ソース線コンタクトプラグＳＣの材料は、スリット５０の内部に進入しても特に問題無い。しかし、材料コストおよびソース線コンタクトプラグＳＣと柱状部ＳＰとの間の短絡等を考慮すると、ソース線コンタクトプラグＳＣの材料は、スリット５０の内に進入しない方が好ましい。本実施形態によれば、スリット５０の入口部５４の開口幅を狭くすることによって、ソース線コンタクトプラグＳＣの形成時に、ソース線コンタクトプラグＳＣの材料が入口部５４を自然に閉塞する。
【００５０】
このように、スリット４０内部にソース線コンタクトプラグＳＣが設けられている形態であっても、スリット５０を適用することができる。従って、第４実施形態も第１実施形態と同様の効果を得ることができる。
【００５１】
第４実施形態では、図３（Ａ）の工程の前に、リソグラフィ技術およびエッチング技術を用いて半導体基板１０を加工し、犠牲層５１を埋め込んでおく。図４（Ａ）のスリット４０は、半導体基板１０中のスリット５０へ到達するように形成される。ただし、最初のリソグラフィ技術およびエッチング技術では、スリット４０を狭く形成して半導体基板１０に狭い入口部５４を形成し、２回目のリソグラフィ技術およびエッチング技術において、入口部５４の幅を維持してスリット４０の幅を拡げる。これにより、スリット５０の入口部５４を狭く形成することができる。
【００５２】
次に、図４（Ｂ）および図４（Ｃ）を参照して説明した工程を経る。スリット５０内壁には燐含有シリカ５２が析出する。
【００５３】
その後、絶縁層２５間にワード線ＷＬ材料を埋め込んだ後にスリット４０の内面にシリコン酸化膜４２を堆積し、ソース線コンタクトプラグＳＣの材料（例えば、タングステン）をスリット４０内に埋め込む。このとき、スリット５０の入口部５４は、スリット４０より狭いので、ソース線コンタクトプラグＳＣの材料で閉塞され、スリット５０の内部に空洞が残る。
【００５４】
第４実施形態は、第２実施形態と組み合わせてもよい。即ち、スリット５０の形状は、特に限定しない。絶縁層２５に析出する燐含有シリカの量を減少させるために、スリット５０の内面の面積は大きい方が好ましい。
【００５５】
（第５実施形態）
図８は、第５実施形態による半導体記憶装置５の構成の一例を示す平面図である。尚、図８では、積層体ＳＴおよび上部配線等の図示を省略している。また積層体の外形を破線で表す。
【００５６】
第１〜第４実施形態では、スリット５０は、ボックス状に閉じた空洞として設けられている。これに対し、第５実施形態では、スリット５０は、Ｘ方向に延在するパス５０ａと、Ｚ方向に延在するホール５０ｂとを備えている。第１空洞領域としてのパス５０ａは、積層体ＳＴの下方に設けられ、Ｚ方向の上方からの平面視においてスリット４０に対して略直行方向（Ｘ方向）に延在している。複数のパス５０ａは、平面視において、Ｙ方向に平行となるように（ストライプ状に）延在している。パス５０ａは、スリット４０およびホール５０ｂと連通している。第２空洞領域としてのホール５０ｂは、積層体ＳＴの外側において、回路素子２０の無い領域に形成される。ホール５０ｂは、積層体ＳＴの外側においてＺ方向（積層方向）へ向かって延在している。なお、ホール５０ｂはホール形状に限定されず、パス５０ａと連通する凹形状であればよい。
【００５７】
パス５０ａの内壁には、第１絶縁物領域としての燐含有シリカ５２ａが設けられており、ホール５０ｂの内壁には、第２絶縁物領域としての燐含有シリカ５２ｂが設けられている。燐含有シリカ５２ａは、積層体ＳＴの下方において、パス５０ａに沿ってＸ方向へ延在している。燐含有シリカ５２ｂは、積層体ＳＴの外側において、ホール５０ｂに沿ってＺ方向へ延在している。図８において、燐含有シリカ５２ａ、５２ｂは、積層体ＳＴの外側で部分的に重複している。これは、パス５０ａとホール５０ｂとが繋がっていることを示す。
【００５８】
図９は、図８の９−９線に沿った断面図である。積層体ＳＴの構造は、第１〜第４実施形態の積層体ＳＴの構造と同様でよい。尚、図９では、ビット線ＢＬおよびコンタクトプラグの構造も示している。ビット線ＢＬは、Ｘ方向へ延在しており、Ｘ方向へ配列する複数の柱状部ＳＰに共通に電気的に接続されている。ワード線の配線（図示せず）は、Ｙ方向へ延在しており、階段状に形成されたワード線ＷＬに個別に電気的に接続されている。
【００５９】
積層体ＳＴの下には、パス５０ａがＸ方向に延在しており、積層体ＳＴの外側において、ホール５０ｂに繋がっている。ホール５０ｂは、積層体ＳＴの外側において、パス５０ａから積層体ＳＴの上面の高さまでＺ方向に延在している。
【００６０】
上述の通り、パス５０ａの内壁には、燐含有シリカ５２ａが設けられており、ホール５０ｂの内壁には、燐含有シリカ５２ｂが設けられている。燐含有シリカ５２ａは、積層体ＳＴの下方において、パス５０ａに沿ってＸ方向へ延在している。燐含有シリカ５２ｂは、積層体ＳＴの外側において、ホール５０ｂに沿ってＺ方向へ延在している。尚、図９において、スリット４０の内壁に析出する燐含有シリカの図示は省略されている。また、パス５０ａの中心部には、シリコン酸化膜４２に囲まれたシームあるいはボイドＢがあってもよい。
【００６１】
図１０は、第５実施形態における犠牲層３５のエッチング工程の様子を示す断面図である。尚、パス５０ａは、図３（Ａ）に示す犠牲層５１を、図８に示すようにライン状のパターンに形成すればよい。また、ホール５０ｂは、スリット４０の形成工程においてスリット４０と同時に形成すればよい。スリット４０およびホール５０ｂの形成後、スリット４０およびホール５０ｂを介してパス５０ａの犠牲層５１を除去する。これにより、第１実施形態と同様の製造方法を用いて、図８および図９に示すパス５０ａおよびホール５０ｂを形成することができる。
【００６２】
ここで、図１０に示すように、スリット４０、パス５０ａおよびホール５０ｂは、互いに連通している。これにより、犠牲層３５を熱燐酸溶液でウェットエッチングする際に、熱燐酸溶液は、図１０の矢印で示すように、スリット４０、パス５０ａおよびホール５０ｂを介して流れることができる。即ち、熱燐酸溶液は、パス５０ａおよびホール５０ｂを介して排出され得る。逆に、熱燐酸溶液は、パス５０ａおよびホール５０ｂから流れ込んで、スリット４０の上部から排出されてもよい。これにより、燐含有シリカ５２ａ、５２ｂは、図９に示すように、パス５０ａおよびホール５０ｂに析出させることができる。また、シリカを含んだ熱燐酸溶液は、ホール５０ｂまたはスリット４０から排出され得る。従って、第５実施形態は、燐含有シリカ５２の排出効率を向上させることでき、スリット４０の底部の絶縁層２５に析出する燐含有シリカ５２の量をさらに減少させることができる。また、熱燐酸溶液の流れが向上するので、スリット４０の上部と底部とにおける燐含有シリカの析出量の差がさらに軽減される。熱燐酸溶液がパス５０ａおよびホール５０ｂを流れるので、スリット５０（パス５０ａおよびホール５０ｂ）自体の容積は小さくてもよい。
【００６３】
また、図８に示すように、パス５０ａは、スリット４０に対し略直行方向へ延在する。これにより、パス５０ａは、スリット４０からの、または、スリット４０への熱燐酸溶液を略均等に効率的に流すことができる。これにより、スリット４０によって燐含有シリカの析出量のばらつきが抑制される。
【００６４】
第５実施形態のその他の工程は、第１実施形態の工程と同様でよい。従って、犠牲層３５を熱燐酸溶液で除去し、ワード線ＷＬを形成した後、スリット４０、パス５０ａおよびホール５０ｂは、シリコン酸化膜等の絶縁膜で充填される。その後、コンタクトプラグ、ビット線ＢＬ等を形成することによって、図９に示す半導体記憶装置５が完成する。
【００６５】
（第６実施形態）
図１１は、第６実施形態による半導体記憶装置６の構成例を示す平面図である。半導体記憶装置６のパス５０ａは、第５実施形態で示したようなＸ方向に延在しＹ方向に離間した矩形状ではなく積層体ＳＴの下方に全体的（全面）に設けられている。図１１に示すようにＺ方向の上方からの平面視において、パス５０ａは、特に限定しないが、方形状に形成されている。パス５０ａが積層体ＳＴの下方に全体的に設けられているので、パス５０ａ上の積層体ＳＴが没落しないように、柱状部５３がパス５０ａ内の積層体ＳＴと層間絶縁膜３０との間に設けられている。柱状部５３は、積層体ＳＴが没落してパス５０ａを塞がないように積層体ＳＴを支持する。図１１に示すようにＺ方向の上方からの平面視において、柱状部５３は、パス５０ａ内において、略均等に配置されていることが好ましい。
【００６６】
一方、ホール５０ｂは、積層体ＳＴの周囲を取り囲むように略均等に配置されている。ホール５０ｂを積層体ＳＴに対して略均等に配置することによって、ホール５０ｂは、熱燐酸溶液をパス５０ａから略均等に排出することができる。また、パス５０ａが積層体ＳＴの下方に全体的に設けられているので、ホール５０ｂの配置の自由度が高くなる。
【００６７】
燐含有シリカ５２は、熱燐酸溶液が接触するパス５０ａおよびホール５０ｂの内壁に析出する。従って、燐含有シリカ５２は、積層体ＳＴの下方に全体的に設けられ、層状に形成される。また、図１１に示すように、燐含有シリカ５２ａは、柱状部５３の側壁にも析出する。従って、燐含有シリカ５２ａは、積層体ＳＴの下方において柱状にも残置される。
【００６８】
図１２は、半導体記憶装置６の任意の位置におけるＸＺ断面図である。ただし、図１２は断面図の一例であり、柱状部５３およびホール５０ｂが同一直線状（例えばＸ線上）に配置されている場合を示す。積層体ＳＴの構造は、第５実施形態の積層体ＳＴの構造と同様でよい。
【００６９】
積層体ＳＴの下には、パス５０ａがＸＹ平面に延在しており、積層体ＳＴの外側において、ホール５０ｂに繋がっている。ホール５０ｂは、積層体ＳＴの外側において、パス５０ａから積層体ＳＴの上面の高さまでＺ方向に延在している。ホール５０ｂは、積層体ＳＴの外側にあるので、ホール５０ｂでは積層体ＳＴの犠牲層３５は露出していない。よって、犠牲層３５は、スリット４０を介して除去されるが、ホール５０ｂを介してはエッチングされない。
【００７０】
上述の通り、パス５０ａの内壁には、燐含有シリカ５２ａが設けられており、ホール５０ｂの内壁には、燐含有シリカ５２ａと同一材料の燐含有シリカ５２ｂが設けられている。さらに、燐含有シリカ５２ａは、柱状部５３の側壁にも析出する場合がある。燐含有シリカ５２ａは、積層体ＳＴの下方において、パス５０ａに沿ってＸＹ平面に延在している。燐含有シリカ５２ｂは、積層体ＳＴの外側において、ホール５０ｂに沿ってＺ方向へ延在している。尚、図１２において、スリット４０の内壁に析出する燐含有シリカの図示は省略されている。
【００７１】
第６実施形態における犠牲層３５のエッチング工程の様子は、図１０を参照して説明した通りである。ただし、図１２のパス５０ａには、柱状部５３が設けられており、熱燐酸溶液は、柱状部５３の周囲を流れてホール５０ｂまたはスリット４０を介して排出される。従って、柱状部５３の側面にも燐含有シリカ５２ａが析出する。
【００７２】
第６実施形態のパス５０ａは、図３（Ａ）に示す犠牲層５１を、図１１に示す５０ａのように積層体ＳＴの全体の下部およびその周囲に形成すればよい。尚、柱状部５３の形成領域には、犠牲層５１は形成しない。また、ホール５０ｂは、スリット４０の形成工程においてスリット４０と同時に形成すればよい。スリット４０およびホール５０ｂの形成後、スリット４０およびホール５０ｂを介してパス５０ａの犠牲層５１を除去する。これにより、第１実施形態と同様の製造方法を用いて、図１１および図１２に示すパス５０ａおよびホール５０ｂを形成することができる。
【００７３】
図１１に示す平面図において、柱状部５３は、スリット４０およびホール５０ｂ以外の領域に略均等に分散配置されていればよく、必ずしも整列配置されている必要はない。また、柱状部５３とスリット４０または／およびホール５０ｂとがそれぞれ部分的に重なる場合でも、熱燐酸溶液が通液可能な開口を有していればよい。
【００７４】
（変形例１）
図１３は、第５実施形態の変形例１による半導体記憶装置の構成例を示す平面図である。変形例１は、スリット４０の平面レイアウトが千鳥状に配置されている点で第５実施形態と異なる。換言すると、スリット４０の平面レイアウトは、ＸおよびＹ方向に連続することなく、断続的に配置されている。変形例１のその他の構成は、第５実施形態と同様でよい。従って、パス５０ａ、ホール５０ｂ、燐含有シリカ５２ａ、５２ｂの構成は、第５実施形態のそれらと同様でよい。第５実施形態は、このような千鳥配置されたスリット４０に適用してもよい。
【００７５】
（変形例２）
図１４は、第５実施形態の変形例２による半導体記憶装置の構成例を示す平面図である。変形例２は、ホール５０ｂの平面レイアウトがスリット４０と同様にＹ方向に連続して延在している点で第５実施形態と異なる。すなわち、ホール５０ｂはＹ方向に延在する溝である。変形例２のその他の構成は、第５実施形態と同様でよい。ホール５０ｂを連続させて細長形状にすることによって、燐含有シリカ５２の排出効率をさらに向上させることできる。
【００７６】
（変形例３）
図１５は、第６実施形態の変形例３による半導体記憶装置の構成例を示す平面図である。変形例３は、スリット４０の平面レイアウトが千鳥状に配置されている点で第６実施形態と異なる。換言すると、スリット４０の平面レイアウトは、ＸおよびＹ方向に連続することなく、断続的に配置されている。変形例３のその他の構成は、第６実施形態と同様でよい。従って、パス５０ａ、ホール５０ｂ、燐含有シリカ５２ａ、５２ｂの構成は、第６実施形態のそれらと同様でよい。第６実施形態は、このような千鳥配置されたスリット４０に適用してもよい。
【００７７】
（変形例４）
図１６は、第６実施形態の変形例４による半導体記憶装置の構成例を示す平面図である。変形例４は、ホール５０ｂの平面レイアウトが積層体ＳＴの周囲に連続して取り囲むように設けられている点で第６実施形態と異なる。変形例４のその他の構成は、第６実施形態と同様でよい。ホール５０ｂを積層体ＳＴの周囲に連続させて設けていることによって、燐含有シリカ５２の排出効率をさらに向上させることできる。
【００７８】
上記第５、第６実施形態および変形例１〜４のスリット５０は、層間絶縁膜３０内に設けられている。しかし、スリット５０は、第３および第４実施形態のように半導体基板１０に設けられていてもよい。
【００７９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８０】
１  半導体記憶装置、１０  半導体基板、２０  回路素子、２５  絶縁層、３０  層間絶縁膜、ＭＣＡ  メモリセルアレイ、ＳＴ  積層体、４０  スリット、４２  絶縁層、５０  スリット、５１  犠牲層、５２  燐含有シリカ、３５  犠牲層、ＭＨ  メモリホール、ＷＬ  ワード線、ＢＬ  ビット線
【図１】
2020031113.tif 000003
【図２】
2020031113.tif 000004
【図３】
2020031113.tif 000005
【図４】
2020031113.tif 000006
【図５】
2020031113.tif 000007
【図６】
2020031113.tif 000008
【図７】
2020031113.tif 000009
【図８】
2020031113.tif 000010
【図９】
2020031113.tif 000011
【図１０】
2020031113.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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