(57)【要約】      （修正有）【課題】ＩＧＢＴとダイオードとを一体化した低損失の半導体装置を提供する。【解決手段】半導体装置１は、Ｎ形ベース層１０と、Ｎ形ベース層１０上に選択的に設けられたＰ形ベース層２０と、Ｐ形ベース層２０上に選択的に設けられたＮ形エミッタ層３０と、を備える。Ｎ形ベース層１０とＮ形エミッタ層３０との間に位置するＰ形ベース層２０の一部を覆うゲート絶縁膜４５と、Ｐ形ベース層２０と向き合うゲート電極４０と、Ｎ形ベース層１０の下面側に設けられたＰ形コレクタ層５０と、Ｎ形ベース層１０の下面に沿った方向に、Ｐ形コレクタ層５０と並べて配置されたＮ形バッファ層６０と、Ｎ形ベース層１０とＮ形バッファ層６０との間に設けられ、Ｐ形コレクタ層５０につながるＰ形バリア層８０と、を備える。Ｐ形バリア層８０は、Ｐ形コレクタ層５０におけるＰ形不純物の実効的な濃度よりも低いＰ形不純物の実効的な濃度を有する。【選択図】図１
2020031203.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体層と、
前記第１半導体層上に選択的に設けられた第２導電形の第２半導体層と、
前記第２半導体層上に選択的に設けられた第１導電形の第３半導体層と、
前記第１半導体層と前記第３半導体層との間に位置する前記第２半導体層の一部を覆う絶縁膜と、
前記絶縁膜を介して前記第２半導体層の前記一部と向き合う制御電極と、
前記第１半導体層の下面側に設けられた第２導電形の第４半導体層と、
前記第１半導体層の下面に沿った第１方向に、前記第４半導体層と並べて配置された第１導電形の第５半導体層と、
前記第１半導体層と前記第５半導体層との間に設けられ、前記第４半導体層につながった第２導電形の第６半導体層と、
を備え、
前記第６半導体層は、第２導電形不純物の濃度から第１導電形不純物濃度を差し引いた第２導電形不純物の補償された濃度を有し、前記第２導電形不純物の補償された濃度は、前記第４半導体層における第２導電形不純物の補償された濃度よりも低く、
前記第１半導体層と前記第５半導体層との間に位置し、前記第６半導体層が介在しない接続部分であって、前記第１半導体層に前記第５半導体層を電気的に接続する接続部分を有する半導体装置。
【請求項２】
前記第４半導体層と前記第５半導体層は、前記第１半導体層の下面に沿った前記第１方向に交互に配置される請求項１記載の半導体装置。
【請求項３】
前記接続部分は、前記第１半導体層の下面に沿った前記第１方向において前記第４半導体層から離間した位置に設けられる請求項１または２に記載の半導体装置。
【請求項４】
前記接続部分は、前記第１半導体層の下面に沿って、前記第１方向と交差する第２方向に並べて複数配置され、
前記第４半導体層は、前記第１半導体層の下面に沿って、前記第２方向に延び、
前記接続部分は、前記第１方向において隣接する第４半導体層間に位置する請求項２または３に記載の半導体装置。
【請求項５】
前記第１半導体層と前記第４半導体層との間、および、前記第１半導体層と前記第６半導体層との間に設けられ、前記第１半導体層よりも高濃度の第１導電形不純物を含む第７半導体層をさらに備え、
前記第５半導体層は、前記接続部分を介して前記第７半導体層に接続される請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
高耐圧大電流を制御する電力変換器は、ＩＧＢＴ(Insulated Gate Bipolar Transistor)などのスイッチング素子とダイオード素子とを用いて構成される。例えば、スイッチング素子とダイオード素子とを１チップ化した半導体装置を用いることにより、電力変換器の構成を簡略化し、小型化することが可能である。しかしながら、そのような半導体装置には、スイッチング損失および導通損失の低減が求められる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１１４０２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、ＩＧＢＴとダイオードとを一体化した低損失の半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体層と、前記第１半導体層上に選択的に設けられた第２導電形の第２半導体層と、前記第２半導体層上に選択的に設けられた第１導電形の第３半導体層と、前記第１半導体層と前記第３半導体層との間に位置する前記第２半導体層の前記一部を覆う絶縁膜と、前記絶縁膜を介して前記第２半導体層の一部と向き合う制御電極と、前記第１半導体層の下面側に設けられた第２導電形の第４半導体層と、前記第１半導体層の下面に沿った方向に、前記第４半導体層と並べて配置された第１導電形の第５半導体層と、前記第１半導体層と前記第５半導体層との間に設けられ、前記第４半導体層につながる第２導電形の第６半導体層と、を備える。前記第６半導体層は、第２導電形不純物の濃度から第１導電形不純物の濃度を差し引いた第２導電形不純物の補償された濃度を有する。前記第６半導体層における前記第２導電形不純物の補償された濃度は、前記第４半導体層における第２導電形不純物の補償された濃度よりも低い。前記半導体装置は、前記第１半導体層と前記第５半導体層との間に、前記第６半導体層が介在しない接続部分であって、前記第１半導体層に前記第５半導体層を電気的に接続する接続部分を有する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置を示す模式断面図である。
【図２】実施形態に係る半導体装置を示す模式図である。
【図３】実施形態に係る半導体装置の特性を示す模式図である。
【図４】実施形態に係る半導体装置の製造過程を示す模式断面図である。
【図５】実施形態の第１変形例に係る半導体装置を示す模式図である。
【図６】実施形態の第２変形例に係る半導体装置を示す模式断面図である。
【図７】実施形態の第３変形例に係る半導体装置を示す模式断面図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、ＩＧＢＴとダイオードを一体化したパワー半導体装置である。
【００１０】
図１に示すように、半導体装置１は、Ｎ形ベース層１０と、Ｐ形ベース層２０と、Ｎ形エミッタ層３０と、を備える。Ｐ形ベース層２０は、Ｎ形ベース層１０の上に選択的に設けられる。Ｎ形エミッタ層３０は、Ｐ形ベース層２０の上に選択的に設けられる。Ｎ形エミッタ層３０は、Ｎ形ベース層１０のＮ形不純物よりも高濃度のＮ形不純物を含む。
【００１１】
半導体装置１は、ゲート電極４０と、ゲート絶縁膜４５と、をさらに備える。ゲート電極４０は、例えば、Ｎ形エミッタ層３０の上面からＮ形ベース層１０に至る深さを有するゲートトレンチ４７の内部に設けられる。ゲート絶縁膜４５は、ゲートトレンチ４７の内部において、ゲート電極４０をＮ形ベース層１０、Ｐ形ベース層２０およびＮ形エミッタ層３０から電気的に絶縁する。ゲート電極４０は、例えば、ゲート絶縁膜４５を介して、Ｎ形ベース層１０、Ｐ形ベース層２０およびＮ形エミッタ層３０に向き合うように形成される。
【００１２】
半導体装置１は、Ｐ形コレクタ層５０およびＮ形バッファ層６０をさらに備える。Ｐ形コレクタ層５０は、Ｎ形ベース層１０の下面側に設けられる。Ｐ形コレクタ層５０は、例えば、Ｐ形ベース層２０のＰ形不純物よりも高濃度のＰ形不純物を含む。Ｎ形バッファ層６０は、Ｎ形ベース層１０とＰ形コレクタ層５０との間に設けられる。Ｎ形バッファ層６０は、Ｎ形ベース層１０のＮ形不純物よりも高濃度のＮ形不純物を含む。
【００１３】
半導体装置１は、Ｎ形カソード層７０と、Ｐ形バリア層８０と、をさらに備える。Ｎ形カソード層７０は、Ｎ形バッファ層６０の下面側に設けられ、Ｎ形バッファ層６０の下面に沿った方向（例えば、Ｘ方向）にＰ形コレクタ層５０と並べて配置される。Ｎ形カソード層７０は、例えば、Ｎ形バッファ層６０のＮ形不純物よりも高濃度のＮ形不純物を含む。Ｐ形バリア層８０は、Ｎ形バッファ層６０とＮ形カソード層７０との間に設けられる。Ｐ形バリア層８０は、Ｐ形コレクタ層５０のＰ形不純物よりも実効的に低濃度のＰ形不純物を含む。また、Ｐ形バリア層８０は、Ｐ形コレクタ層５０につながるように設けられる。
【００１４】
ここで、Ｎ形不純物およびＰ形不純物の両方を含み、Ｐ形不純物濃度がＮ形不純物濃度よりも高い半導体層におけるＰ形不純物の「実効濃度」を、Ｐ形不純物濃度からＮ形不純物濃度を差し引いた補償濃度として定義する。
【００１５】
半導体装置１は、Ｎ形バッファ層６０の下面側において、Ｎ形バッファ層６０とＮ形カソード層７０との間にＰ形バリア層８０が介在しない部分（以下、Ｎ形接続部７５）を含む。Ｎ形カソード層７０は、Ｎ形接続部７５を介してＮ形バッファ層６０に接続される。
【００１６】
半導体装置１は、エミッタ電極９０とコレクタ電極９５とをさらに含む。  
エミッタ電極９０は、Ｎ形エミッタ層３０の上、および、ゲート電極４０の上方に設けられる。エミッタ電極９０は、Ｎ形エミッタ層３０に電気的に接続され、層間絶縁膜４６によりゲート電極４０から電気的に絶縁される。
【００１７】
エミッタ電極９０は、Ｐ形コンタクト層３５に電気的に接続される。また、エミッタ電極９０は、Ｐ形コンタクト層３５を介してＰ形ベース層２０に電気的に接続される。Ｐ形コンタクト層３５は、例えば、Ｘ方向においてＮ形エミッタ層３０の間に設けられ、Ｐ形ベース層２０およびエミッタ電極９０の両方に接する。Ｐ形コンタクト層３５は、Ｐ形ベース層２０のＰ形不純物よりも高濃度のＰ形不純物を含む。
【００１８】
コレクタ電極９５は、Ｐ形コレクタ層５０およびＮ形カソード層７０の下面側に設けられる。コレクタ電極９５は、Ｐ形コレクタ層５０およびＮ形カソード層７０の両方に接する。コレクタ電極９５は、Ｐ形コレクタ層５０およびＮ形カソード層７０の両方に電気的に接続される。
【００１９】
半導体装置１は、例えば、エミッタ電極９０にマイナス電位、コレクタ電極９５にプラス電位が印加された場合に、ＩＧＢＴとして動作する。一方、エミッタ電極９０にプラス電位、コレクタ電極９５にマイナス電位が印加された場合には、ダイオードとして動作する。
【００２０】
図２（ａ）〜（ｃ）は、実施形態に係る半導体装置１を示す模式図である。図２（ａ）は、半導体装置１を示す別の断面図である。図２（ｂ）は、図２（ａ）中に示すＡ−Ａ線に沿った断面を示す模式図である。図２（ｃ）は、図２（ａ）中に示すＢ−Ｂ線に沿った断面を示す模式図である。
【００２１】
図２（ａ）に示すように、Ｎ形ベース層１０の上にＭＯＳ構造ＭＳが設けられる。ＭＯＳ構造ＭＳは、Ｐ形ベース層２０、Ｎ形エミッタ層３０、ゲート電極４０およびゲート絶縁膜４５を含む。
【００２２】
図２（ｂ）に示すように、Ｐ形コレクタ層５０およびＮ形カソード層７０は、例えば、Ｙ方向に延在し、Ｘ方向に交互に配置される。Ｐ形コレクタ層５０の配置周期ＷＰは、例えば、ゲート電極４０の配置周期ＷＧ（図２（ａ）参照）よりも広い。
【００２３】
図２（ｃ）に示すように、Ｐ形バリア層８０は、Ｙ方向に延在し、Ｐ形コレクタ層５０の間に配置される。Ｎ形接続部７５は、Ｐ形バリア層８０の間に設けられ、例えば、Ｙ方向に延在する。Ｎ形接続部７５は、Ｐ形コレクタ層５０から離間した位置に設けられる。
【００２４】
Ｎ形接続部７５のＸ方向の幅ＷＮは、例えば、Ｐ形コレクタ層５０の配置周期ＷＰの５パーセント以下、好ましくは、０．５パーセント以上、１パーセント以下である。Ｎ形接続部７５の幅ＷＮが広くなると、Ｎ形バッファ層６０からＮ形接続部７５を介してＮ形カソード層７０へ電子が流れ易くなる。このため、Ｐ形コレクタ層５０からＮ形ベース層１０への正孔注入が抑制され、ＩＧＢＴ動作が阻害される。結果として、半導体装置１のＯＮ電圧が大きくなり、導通損失が増える。また、Ｎ形接続部７５の幅が狭くなると、後述するダイオード動作において、順方向電流のスナップバックが大きくなり、導通損失が大きくなる。
【００２５】
図３（ａ）および（ｂ）は、実施形態に係る半導体装置１の特性を示すグラフおよび模式図である。図３（ａ）は、ダイオード動作時におけるコレクタ・エミッタ間の電圧ＶＣＥと順方向電流ＩＣＥとの関係を表すグラフである。図３（ｂ）は、Ｎ形カソード層７０からＮ形バッファ層６０を介してＮ形ベース層１０に注入される電子電流Ｉｅ１およびＩｅ２を示す模式図である。
【００２６】
半導体装置１は、例えば、エミッタ電極９０にプラス電位、コレクタ電極９５にマイナス電位が印加された場合に、ダイオードとして動作する。この時、Ｎ形ベース層１０とＰ形ベース層２０との間のＰＮ接合は順バイアスされ、エミッタ電極９０とコレクタ電極９５との間に順方向電流ＩＣＥが流れる。
【００２７】
図３（ａ）中に示す電流特性ＩＦ１、ＩＦ２およびＩＦ３は、Ｐ形バリア層８０のＺ方向の厚さＴＰを変化させた場合の順方向電流ＩＣＥを表している。Ｐ形バリア層８０の厚さＴＰを厚くすると、順方向電流ＩＣＥは、電流特性ＩＦ１からＩＦ３へ変化する。すなわち、電流値のスナップバックが大きくなる。
【００２８】
例えば、順方向電流ＩＣＥのレベルが低い場合、Ｎ形接続部７５を介して流れる電子電流Ｉｅ１がＮ形カソード層７０からＮ形ベース層１０へ注入される。そして、コレクタ・エミッタ間の電圧ＶＣＥが高くなるにつれて、Ｎ形カソード層７０とＰ形バリア層８０との間の障壁が低くなり、電子電流Ｉｅ２が流れ始める。この時、コレクタ・エミッタ間の電圧ＶＣＥが低下し始め、電流値のスナップバックが生じる。したがって、スナップバックの大きさ（ＶＣＥのピーク値）は、Ｐ形バリア層８０の厚さＴＰに依存する。
【００２９】
例えば、スナップバックが大きくなると、ダイオードのターンオン時における導通損失が大きくなる。このため、Ｐ形バリア層８０の厚さＴＰを好適に設定することにより、スナップバックを抑制することが好ましい。これにより、導通損失を低減することができる。Ｐ形バリア層８０の厚さＴＰは、例えば、０．５μｍ以下、好ましくは、０．２μｍ以下である。
【００３０】
次に、図４（ａ）〜（ｄ）を参照して、半導体装置１の製造方法を説明する。  
図４（ａ）〜（ｄ）は、実施形態に係る半導体装置１の製造過程を順に示す模式断面図である。
【００３１】
図４（ａ）に示すように、半導体ウェーハＳＢの表面側にＭＯＳ構造ＭＳおよびエミッタ電極９０を形成した後、裏面側を研削もしくは研磨することにより、半導体ウェーハＳＢを所定の厚さに加工する。
【００３２】
半導体ウェーハＳＢは、例えば、Ｎ形シリコンウェーハであり、抵抗率３０〜１０００Ωｃｍを有する。半導体ウェーハＳＢは、Ｎ形ベース層１０と同じ濃度のＮ形不純物を含む。Ｐ形ベース層２０、Ｎ形エミッタ層３０、Ｐ形コンタクト層３５は、例えば、半導体ウェーハＳＢにＰ形不純物およびＮ形不純物をイオン注入することにより形成される。
【００３３】
ゲート電極４０は、例えば、導電性のポリシリコンであり、ゲート絶縁膜４５は、例えば、シリコン酸化膜もしくはシリコン窒化膜である。エミッタ電極９０は、例えば、アルミニウムを含む金属層である。
【００３４】
図４（ｂ）に示すように、半導体ウェーハＳＢの裏面にＮ形不純物、例えば、リン（Ｐ）をイオン注入し、注入層ＩＲ１を形成する。Ｎ形不純物は、例えば、注入エネルギー２００〜２０００ｋｅＶ、ドーズ量１×１０１２〜１×１０１４ｃｍ−２の条件下で注入される。
【００３５】
図４（ｃ）に示すように、半導体ウェーハＳＢの裏面にＰ形不純物、例えば、ボロン（Ｂ）を選択的にイオン注入し、注入層ＩＲ２を形成する。半導体ウェーハＳＢの裏面上には、注入マスク１３が設けられる。注入マスク１３は、Ｎ形接続部７５が形成される領域上に配置される。注入層ＩＲ２は、注入層ＩＲ１よりも浅い位置に形成される。Ｐ形不純物は、例えば、注入エネルギー１０〜２００ｋｅＶ、ドーズ量１×１０１３〜１×１０１５ｃｍ−２の条件下で注入される。
【００３６】
図４（ｄ）に示すように、半導体ウェーハＳＢの裏面にＮ形不純物、例えば、リン（Ｐ）を選択的にイオン注入し、注入層ＩＲ３を形成する。半導体ウェーハＳＢの裏面上には、注入マスク１５が設けられる。注入マスク１５は、Ｐ形コレクタ層５０が形成される領域上に配置される。注入層ＩＲ３は、注入層ＩＲ２よりも浅い位置に形成される。Ｎ形不純物は、例えば、注入エネルギー１０〜１００ｋｅＶ、ドーズ量１×１０１５〜１×１０１６ｃｍ−２の条件下で注入される。
【００３７】
続いて、熱処理を施すことにより、注入されたＮ形不純物およびＰ形不純物を活性化させる。熱処理は、例えば、レーザアニール法を用いて実施される。これにより、注入層ＩＲ１が位置する部分には、Ｎ形バッファ層６０が形成される。注入層ＩＲ３が位置する部分には、Ｎ形カソード層７０が形成される。Ｚ方向において注入層ＩＲ２と注入層ＩＲ３がオーバラップする部分には、Ｐ形バリア層８０が形成される。Ｐ形バリア層８０では、Ｐ形不純物がＮ形不純物により補償される。Ｐ形バリア層８０は、Ｐ形の導電性を有し、Ｐ形不純物の濃度からＮ形不純物の濃度を差し引いたＰ形不純物の実効濃度を有する。
【００３８】
また、注入層ＩＲ２と注入層ＩＲ３がオーバラップしない部分には、Ｐ形コレクタ層５０およびＮ形接続部７５が形成される。Ｐ形コレクタ層５０は、注入層ＩＲ３が設けられない部分に形成され、Ｎ形接続部７５は、注入層ＩＲ２が設けられない部分に形成される。Ｐ形コレクタ層５０は、Ｐ形バリア層８０におけるＰ形不純物の実効濃度よりも高いＰ形不純物の実効濃度を有する。
【００３９】
図５（ａ）および（ｂ）は、実施形態の第１変形例に係る半導体装置２を示す模式図である。図５（ａ）は、図２（ａ）中に示すＡ−Ａ線に沿った断面に該当する断面を表す模式図である。図５（ｂ）は、図２（ａ）中に示すＢ−Ｂ線に沿った断面に該当する断面を表す模式図である。
【００４０】
図５（ａ）に示すように、Ｐ形コレクタ層５０およびＮ形カソード層７０は、例えば、Ｙ方向に延在し、Ｘ方向に交互に配置される。  
また、図５（ｂ）に示すように、Ｐ形バリア層８０は、Ｙ方向に延在し、Ｐ形コレクタ層５０の間に配置される。Ｎ形接続部７５は、Ｐ形バリア層８０中に設けられ、Ｐ形コレクタ層５０から離間した位置に配置される。この例では、複数のＮ形接続部７５が、Ｙ方向に配置される。複数のＮ形接続部７５は、Ｙ方向において相互に離間して配置される。
【００４１】
Ｐ形コレクタ層５０、Ｐ形バリア層８０およびＮ形接続部７５の平面配置は、図２（ｃ）および図５（ｂ）に示す例に限定される訳ではない。例えば、それぞれの面積比が保持され、Ｎ形接続部７５がＰ形コレクタ層５０から離間した配置であれば良い。
【００４２】
図６は、実施形態の第２変形例に係る半導体装置３を示す模式断面図である。半導体装置３は、プレナー形ＭＯＳ構造を有する逆導通型ＩＧＢＴである。
【００４３】
図６に示すように、Ｎ形ベース層１０の上に選択的にＰ形ベース層２０が設けられる。Ｎ形エミッタ層３０は、Ｐ形ベース層２０上に選択的に設けられる。ゲート電極４０は、Ｐ形ベース層２０の間に位置するＮ形ベース層１０の一部、Ｐ形ベース層２０の一部およびＮ形エミッタ層３０の一部に、ゲート絶縁膜４５を介して向き合うように形成される。
【００４４】
Ｎ形ベース層１０の裏面側には、Ｐ形コレクタ層５０、Ｎ形バッファ層６０、Ｎ形カソード層７０、Ｐ形バリア層８０が設けられる。Ｎ形カソード層７０は、Ｎ形ベース層１０の裏面に沿った方向に、Ｐ形コレクタ層５０と並べて配置される。
【００４５】
Ｎ形バッファ層６０は、Ｎ形ベース層１０とＰ形コレクタ層５０との間、および、Ｎ形ベース層１０とＮ形カソード層７０との間に設けられる。Ｐ形バリア層８０は、Ｎ形バッファ層とＮ形カソード層７０との間に配置される。また、Ｐ形バリア層８０は、Ｐ形コレクタ層５０につながるように設けられる。
【００４６】
さらに、半導体装置３は、Ｎ形バッファ層６０とＮ形カソード層７０との間にＰ形バリア層８０が介在しない部分（Ｎ形接続部７５）を有する。これにより、半導体装置３では、ＩＧＢＴとダイオードを一体化した動作が可能である。
【００４７】
図７は、実施形態の第３変形例に係る半導体装置４を示す模式断面図である。半導体装置４は、トレンチゲート型ＭＯＳ構造を有する逆導通型ＩＧＢＴである。なお、ＭＯＳ構造は、これに限定される訳ではなく、プレーナーゲート型であっても良い。
【００４８】
図７に示すように、Ｎ形ベース層１０の裏面側には、Ｐ形コレクタ層５０、Ｎ形バッファ層６０、Ｎ形カソード層７０、Ｐ形バリア層８０が設けられる。Ｎ形カソード層７０は、Ｎ形ベース層１０の裏面に沿った方向に、Ｐ形コレクタ層５０と並べて配置される。
【００４９】
Ｎ形バッファ層６０は、Ｎ形ベース層１０とＰ形コレクタ層５０との間、および、Ｎ形ベース層１０とＮ形カソード層７０との間に設けられる。Ｐ形バリア層８０は、Ｎ形バッファ層とＮ形カソード層７０との間に配置される。また、Ｐ形バリア層８０は、Ｐ形コレクタ層５０につながるように設けられる。
【００５０】
さらに、半導体装置４は、Ｎ形バッファ層６０とＮ形カソード層７０との間にＰ形バリア層８０が介在しない部分（Ｎ形接続部７５）を有する。
【００５１】
この例のＰ形バリア層８０は、第１領域８０ａ、第２領域８０ｂおよび第３領域８０ｃを含む。第１領域８０ａ、第２領域８０ｂおよび第３領域８０ｃは、Ｐ形コレクタ層５０とＮ形接続部７５との間に順に配置される。第１領域８０ａは、Ｐ形コレクタ層５０につながり、第３領域８０ｃは、Ｎ形接続部７５に隣接する。
【００５２】
第１領域８０ａのＺ方向の厚さＴＰ１は、第２領域８０ｂのＺ方向の厚さＴＰ２よりも厚く設けられる。第２領域８０ｂの厚さＴＰ２は、第３領域８０ｃのＺ方向の厚さＴＰ３よりも厚く設けられる。これにより、ダイオード動作時のスナップバックの制御性を向上させることができる。
【００５３】
また、半導体装置４は、例えば、第１領域８０ａ、第２領域８０ｂおよび第３領域８０ｃのＺ方向の厚さを一定とし、第１領域８０ａにおけるＰ形不純物の実効濃度が、第２領域８０ｂにおけるＰ形不純物の実効濃度よりも高く、第２領域８０ｂにおけるＰ形不純物の実効濃度が、第３領域８０ｃにおけるＰ形不純物の実効濃度よりも高くなるように構成しても良い。
【００５４】
また、半導体装置４は、例えば、第１領域８０ａ、第２領域８０ｂおよび第３領域８０ｃのＺ方向の厚さが、図７に示すように変化し、第１領域８０ａにおけるＰ形不純物の実効濃度が、第２領域８０ｂにおけるＰ形不純物の実効濃度よりも高く、第２領域８０ｂにおけるＰ形不純物の実効濃度が、第３領域８０ｃにおけるＰ形不純物の実効濃度よりも高くなるように構成しても良い。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１、２、３、４…半導体装置、  １０…Ｎ形ベース層、  １３、１５…注入マスク、  ２０…Ｐ形ベース層、  ３０…Ｎ形エミッタ層、  ３５…Ｐ形コンタクト層、  ４０…ゲート電極、  ４５…ゲート絶縁膜、  ４６…層間絶縁膜、  ４７…ゲートトレンチ、  ５０…Ｐ形コレクタ層、  ６０…Ｎ形バッファ層、  ７０…Ｎ形カソード層、  ７５…Ｎ形接続部、  ８０…Ｐ形バリア層、  ８０ａ…第１領域、  ８０ｂ…第２領域、  ８０ｃ…第３領域、  ９０…エミッタ電極、  ９５…コレクタ電極、  ＩＲ１、ＩＲ２、ＩＲ３…注入層、  Ｉｅ１、Ｉｅ２…電子電流、  ＳＢ…半導体ウェーハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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