(57)【要約】【課題】負の入力電圧に対しても良好な比較動作を実現する電圧比較回路を提供する。【解決手段】複数の第１入力電圧（Ｖ［１］〜Ｖ［３］）の何れかと第２入力電圧（ＶＣＴ）を比較する電圧比較回路（１００）において、複数の第１入力電圧から複数の第１比較用電圧（Ｖ［１］’〜Ｖ［３］’）を生成する第１回路（１１０［１］〜１１０［３］）と、第２入力電圧から第２比較用電圧（ＶＣＴ’）を生成する第２回路（１２０）と、複数の第１比較用電圧の何れかと第２比較用電圧との比較結果信号を出力する比較器（１４０）とが設けられる。各第１回路では、定電流を第１ダイオード（１１２）を介し第１入力電圧が加わる端子に流すことで第１ダイオードのアノード電圧から第１比較用電圧を生成し、第２回路では、定電流を第２ダイオード（１２２）を介し第２入力電圧が加わる端子に流すことで第２ダイオードのアノード電圧から第２比較用電圧を生成する。【選択図】図８
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【特許請求の範囲】
【請求項１】
複数の第１入力端子に加わる複数の第１入力電圧の何れかと第２入力端子に加わる第２入力電圧を比較する電圧比較回路において、
前記複数の第１入力端子に対応して設けられ、各々に対応する前記第１入力電圧に基づき第１比較用電圧を生成する複数の第１比較用電圧生成回路と、
前記第２入力電圧に基づき第２比較用電圧を生成する第２比較用電圧生成回路と、
前記複数の第１比較用電圧生成回路にて生成される複数の第１比較用電圧の何れかと前記第２比較用電圧との大小関係を示す信号を出力する比較器と、を備え、
各第１比較用電圧生成回路は、第１ダイオードを有し、所定の第１定電流を前記第１ダイオードを介し、対応する前記第１入力端子に流すことで生じる、前記第１ダイオードのアノード電圧から前記第１比較用電圧を生成し、
前記第２比較用電圧生成回路は、第２ダイオードを有し、所定の第２定電流を前記第２ダイオードを介して前記第２入力端子に流すことで生じる、前記第２ダイオードのアノード電圧から前記第２比較用電圧を生成する
ことを特徴とする電圧比較回路。
【請求項２】
各第１比較用電圧生成回路はチャネルがオフとされた第１ＭＯＳＦＥＴを有するとともに、前記第２比較用電圧生成回路はチャネルがオフとされた第２ＭＯＳＦＥＴを有し、
各第１比較用電圧生成回路において前記第１ＭＯＳＦＥＴのソース及びドレイン間の寄生ダイオードを前記第１ダイオードとして用いるとともに、前記第２比較用電圧生成回路において前記第２ＭＯＳＦＥＴのソース及びドレイン間の寄生ダイオードを前記第２ダイオードとして用いる
ことを特徴とする請求項１に記載の電圧比較回路。
【請求項３】
前記複数の第１比較用電圧生成回路と前記比較器との間に、前記複数の第１比較用電圧の何れかを選択的に前記比較器に供給する切り替え回路が設けられ、
前記比較器は、前記切り替え回路を介して供給された前記第１比較用電圧と前記第２比較用電圧との大小関係を示す前記信号を出力する
ことを特徴とする請求項１又は２に記載の電圧比較回路。
【請求項４】
前記切り替え回路は、前記複数の第１比較用電圧生成回路に対応して設けられた複数のスイッチ回路から成り、
前記第１比較用電圧生成回路ごとに、前記第１比較用電圧生成回路と前記比較器との間に、対応する前記スイッチ回路が設けられ、
前記複数のスイッチ回路の内の何れかのスイッチ回路が、対応する前記第１比較用電圧を前記比較器に伝達する対象スイッチ回路として機能する一方で、
前記複数のスイッチ回路の内の他のスイッチ回路が、対応する前記第１比較用電圧の前記比較器への伝達を遮断する非対象スイッチ回路として機能する
ことを特徴とする請求項３に記載の電圧比較回路。
【請求項５】
各スイッチ回路において、当該スイッチ回路が前記非対象スイッチ回路として機能するとき、対応する前記第１比較用電圧に応じ、対応する前記第１比較用電圧生成回路と当該スイッチ回路との間に電流が流れ、
各スイッチ回路には、前記電流を制限する電流制限抵抗が設けられる
ことを特徴とする請求項４に記載の電圧比較回路。
【請求項６】
各スイッチ回路は、対応する前記第１比較用電圧生成回路における前記第１ダイオードのアノードに接続された第１スイッチ用ＭＯＳＦＥＴと、前記第１スイッチ用ＭＯＳＦＥＴと前記比較器との間に直列に設けられた第２スイッチ用ＭＯＳＦＥＴと、前記第１及び第２スイッチ用ＭＯＳＦＥＴ間の接続ノードと基準電位点との間に設けられた第３スイッチ用ＭＯＳＦＥＴと、を有し、
前記対象スイッチ回路として機能する前記スイッチ回路において、前記第１及び第２スイッチ用ＭＯＳＦＥＴはオン且つ前記第３スイッチ用ＭＯＳＦＥＴはオフとされる一方で、
前記非対象スイッチ回路として機能する前記スイッチ回路において、前記第１及び第２スイッチ用ＭＯＳＦＥＴはオフ且つ前記第３スイッチ用ＭＯＳＦＥＴはオンとされ、
各スイッチ回路において、当該スイッチ回路が前記非対象スイッチ回路として機能するとき、対応する前記第１比較用電圧に応じ、前記基準電位点から前記第３スイッチ用ＭＯＳＦＥＴを介し、対応する前記第１比較用電圧生成回路に向けて前記電流が流れ、当該電流を制限する位置に前記電流制限抵抗が配置される
ことを特徴とする請求項５に記載の電圧比較回路。
【請求項７】
各スイッチ回路において、前記電流制限抵抗は、前記第１及び第２スイッチ用ＭＯＳＦＥＴ間の接続ノードと前記第１スイッチ用ＭＯＳＦＥＴのバックゲートとの間に配置される
ことを特徴とする請求項６に記載の電圧比較回路。
【請求項８】
第１入力端子に加わる第１入力電圧と第２入力端子に加わる第２入力電圧を比較する電圧比較回路において、
第１ダイオードを有し、前記第１入力電圧に基づく第１比較用電圧を生成する第１比較用電圧生成回路と、
第２ダイオードを有し、前記第２入力電圧に基づく第２比較用電圧を生成する第２比較用電圧生成回路と、
前記第１比較用電圧と前記第２比較用電圧との大小関係を示す信号を出力する比較器と、を備え、
前記第１比較用電圧生成回路は、所定の第１定電流を前記第１ダイオードを介して前記第１入力端子に流すことで生じる、前記第１ダイオードのアノード電圧から前記第１比較用電圧を生成し、
前記第２比較用電圧生成回路は、所定の第２定電流を前記第２ダイオードを介して前記第２入力端子に流すことで生じる、前記第２ダイオードのアノード電圧から前記第２比較用電圧を生成する
ことを特徴とする電圧比較回路。
【請求項９】
前記第１比較用電圧生成回路はチャネルがオフとされた第１ＭＯＳＦＥＴを有するとともに、前記第２比較用電圧生成回路はチャネルがオフとされた第２ＭＯＳＦＥＴを有し、
前記第１比較用電圧生成回路において前記第１ＭＯＳＦＥＴのソース及びドレイン間の寄生ダイオードを前記第１ダイオードとして用いるとともに、前記第２比較用電圧生成回路において前記第２ＭＯＳＦＥＴのソース及びドレイン間の寄生ダイオードを前記第２ダイオードとして用いる
ことを特徴とする請求項８に記載の電圧比較回路。
【請求項１０】
請求項１〜９の何れかに記載の電圧比較回路を形成する半導体装置であって、
前記電圧比較回路は集積回路を用いて形成される
ことを特徴とする半導体装置。
【請求項１１】
複数相分のコイルを有して構成されるブラシレス直流モータを、１以上のコイルに生じる逆起電力の検出結果に基づきスイッチング駆動するモータドライバ装置において、
前記逆起電力の検出の対象となるコイルの一端及び他端の電圧を比較するための電圧比較回路として、請求項１〜９の何れかに記載の電圧比較回路を用いた
ことを特徴とするモータドライバ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧比較回路、半導体装置及びモータドライバ装置に関する。
【背景技術】
【０００２】
コンパレータ等で構成される電圧比較回路には、一般的に正の電源電圧である高電位側の電源電圧と、低電位側の電源電圧とが供給される。この際、低電位側の電源電圧として負の電源電圧（０Ｖよりも低い電位を有する電源電圧）が提供されることもあるが、負の電源電圧が用意されずに、低電位側の電源電圧が０Ｖのグランド電圧とされることも多い（下記特許文献１参照）。
【０００３】
一方、比較の対象となる電圧比較回路への入力電圧が負電圧（例えば１Ｖ程度）であっても、正常な比較動作が求められることもある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１６５２１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、低電位側の電源電圧が０Ｖとされるような電圧比較回路において、負の入力電圧に対しても正常な比較動作を精度良く実現させることは容易ではない。入力電圧を分圧抵抗を用いて分圧してから電圧比較を行うという方法も考えられるが、この場合、分圧抵抗のばらつきにより比較の精度が劣化する或いは精度担保のために抵抗値調整（オフセットトリミング）が必要となることも多い。また、分圧抵抗と比較器の入力容量とでフィルタが形成されて伝搬遅延が大きくなることも懸念される。
【０００６】
本発明は、低電位側の電源電圧よりも低い入力電圧に対しても良好な比較動作を実現できる電圧比較回路、及び、それを利用した半導体装置及びモータドライバ装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る第１側面に係る電圧比較回路は、複数の第１入力端子に加わる複数の第１入力電圧の何れかと第２入力端子に加わる第２入力電圧を比較する電圧比較回路において、前記複数の第１入力端子に対応して設けられ、各々に対応する前記第１入力電圧に基づき第１比較用電圧を生成する複数の第１比較用電圧生成回路と、前記第２入力電圧に基づき第２比較用電圧を生成する第２比較用電圧生成回路と、前記複数の第１比較用電圧生成回路にて生成される複数の第１比較用電圧の何れかと前記第２比較用電圧との大小関係を示す信号を出力する比較器と、を備え、各第１比較用電圧生成回路は、第１ダイオードを有し、所定の第１定電流を前記第１ダイオードを介し、対応する前記第１入力端子に流すことで生じる、前記第１ダイオードのアノード電圧から前記第１比較用電圧を生成し、前記第２比較用電圧生成回路は、第２ダイオードを有し、所定の第２定電流を前記第２ダイオードを介して前記第２入力端子に流すことで生じる、前記第２ダイオードのアノード電圧から前記第２比較用電圧を生成することを特徴とする。
【０００８】
具体的には例えば、第１側面に係る電圧比較回路において、各第１比較用電圧生成回路はチャネルがオフとされた第１ＭＯＳＦＥＴを有するとともに、前記第２比較用電圧生成回路はチャネルがオフとされた第２ＭＯＳＦＥＴを有し、各第１比較用電圧生成回路において前記第１ＭＯＳＦＥＴのソース及びドレイン間の寄生ダイオードを前記第１ダイオードとして用いるとともに、前記第２比較用電圧生成回路において前記第２ＭＯＳＦＥＴのソース及びドレイン間の寄生ダイオードを前記第２ダイオードとして用いると良い。
【０００９】
また具体的には例えば、第１側面に係る電圧比較回路には、前記複数の第１比較用電圧生成回路と前記比較器との間に、前記複数の第１比較用電圧の何れかを選択的に前記比較器に供給する切り替え回路が設けられ、前記比較器は、前記切り替え回路を介して供給された前記第１比較用電圧と前記第２比較用電圧との大小関係を示す前記信号を出力すると良い。
【００１０】
更に具体的には例えば、第１側面に係る電圧比較回路において、前記切り替え回路は、記複数の第１比較用電圧生成回路に対応して設けられた複数のスイッチ回路から成り、前記第１比較用電圧生成回路ごとに、前記第１比較用電圧生成回路と前記比較器との間に、対応する前記スイッチ回路が設けられ、前記複数のスイッチ回路の内の何れかのスイッチ回路が、対応する前記第１比較用電圧を前記比較器に伝達する対象スイッチ回路として機能する一方で、前記複数のスイッチ回路の内の他のスイッチ回路が、対応する前記第１比較用電圧の前記比較器への伝達を遮断する非対象スイッチ回路として機能すると良い。
【００１１】
更に具体的には例えば、第１側面に係る電圧比較回路に関し、各スイッチ回路において、当該スイッチ回路が前記非対象スイッチ回路として機能するとき、対応する前記第１比較用電圧に応じ、対応する前記第１比較用電圧生成回路と当該スイッチ回路との間に電流が流れ、各スイッチ回路には、前記電流を制限する電流制限抵抗が設けられると良い。
【００１２】
更に具体的には例えば、第１側面に係る電圧比較回路において、各スイッチ回路は、対応する前記第１比較用電圧生成回路における前記第１ダイオードのアノードに接続された第１スイッチ用ＭＯＳＦＥＴと、前記第１スイッチ用ＭＯＳＦＥＴと前記比較器との間に直列に設けられた第２スイッチ用ＭＯＳＦＥＴと、前記第１及び第２スイッチ用ＭＯＳＦＥＴ間の接続ノードと基準電位点との間に設けられた第３スイッチ用ＭＯＳＦＥＴと、を有し、前記対象スイッチ回路として機能する前記スイッチ回路において、前記第１及び第２スイッチ用ＭＯＳＦＥＴはオン且つ前記第３スイッチ用ＭＯＳＦＥＴはオフとされる一方で、前記非対象スイッチ回路として機能する前記スイッチ回路において、前記第１及び第２スイッチ用ＭＯＳＦＥＴはオフ且つ前記第３スイッチ用ＭＯＳＦＥＴはオンとされ、各スイッチ回路において、当該スイッチ回路が前記非対象スイッチ回路として機能するとき、対応する前記第１比較用電圧に応じ、前記基準電位点から前記第３スイッチ用ＭＯＳＦＥＴを介し、対応する前記第１比較用電圧生成回路に向けて前記電流が流れ、当該電流を制限する位置に前記電流制限抵抗が配置されると良い。
【００１３】
更に具体的には例えば、第１側面に係る電圧比較回路において、各スイッチ回路において、前記電流制限抵抗は、前記第１及び第２スイッチ用ＭＯＳＦＥＴ間の接続ノードと前記第１スイッチ用ＭＯＳＦＥＴのバックゲートとの間に配置されると良い。
【００１４】
本発明に係る第２側面に係る電圧比較回路は、第１入力端子に加わる第１入力電圧と第２入力端子に加わる第２入力電圧を比較する電圧比較回路において、第１ダイオードを有し、前記第１入力電圧に基づく第１比較用電圧を生成する第１比較用電圧生成回路と、第２ダイオードを有し、前記第２入力電圧に基づく第２比較用電圧を生成する第２比較用電圧生成回路と、前記第１比較用電圧と前記第２比較用電圧との大小関係を示す信号を出力する比較器と、を備え、前記第１比較用電圧生成回路は、所定の第１定電流を前記第１ダイオードを介して前記第１入力端子に流すことで生じる、前記第１ダイオードのアノード電圧から前記第１比較用電圧を生成し、前記第２比較用電圧生成回路は、所定の第２定電流を前記第２ダイオードを介して前記第２入力端子に流すことで生じる、前記第２ダイオードのアノード電圧から前記第２比較用電圧を生成することを特徴とする。
【００１５】
具体的には例えば、第２側面に係る電圧比較回路において、前記第１比較用電圧生成回路はチャネルがオフとされた第１ＭＯＳＦＥＴを有するとともに、前記第２比較用電圧生成回路はチャネルがオフとされた第２ＭＯＳＦＥＴを有し、前記第１比較用電圧生成回路において前記第１ＭＯＳＦＥＴのソース及びドレイン間の寄生ダイオードを前記第１ダイオードとして用いるとともに、前記第２比較用電圧生成回路において前記第２ＭＯＳＦＥＴのソース及びドレイン間の寄生ダイオードを前記第２ダイオードとして用いると良い。
【００１６】
本発明に係る半導体装置は、上記の第１側面又は前記第２側面に係る電圧比較回路を形成する半導体装置であって、前記電圧比較回路は集積回路を用いて形成されることを特徴とする。
【００１７】
本発明に係るモータドライバ装置は、複数相分のコイルを有して構成されるブラシレス直流モータを、１以上のコイルに生じる逆起電力の検出結果に基づきスイッチング駆動するモータドライバ装置において、前記逆起電力の検出の対象となるコイルの一端及び他端の電圧を比較するための電圧比較回路として、上記の第１側面又は前記第２側面に係る電圧比較回路を用いたことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、低電位側の電源電圧よりも低い入力電圧に対しても良好な比較動作を実現できる電圧比較回路、及び、それを利用した半導体装置及びモータドライバ装置を提供することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態に係るハードディスク装置の機構に関わる概略構成図である。
【図２】本発明の実施形態に係るハードディスク装置の電気的な概略ブロック図である。
【図３】本発明の実施形態に係るハードディスク装置に搭載されるドライバＩＣの外観斜視図である。
【図４】本発明の実施形態に係るＳＰＭ及びＳＰＭドライバの構成図である。
【図５】図４の逆起電力検出回路の機能図である。
【図６】ＳＰＭにおけるＵ相のコイルに生じる逆起電力の波形と、それに関連する信号波形を示す図である。
【図７】図４の逆起電力検出回路に入力される電圧の範囲を説明するための図である。
【図８】本発明の第１実施例に係る電圧比較回路の構成図である。
【図９】本発明の第１実施例に係り、１つのスイッチ回路の構成図である。
【図１０】スイッチ回路のオン状態及びオフ状態の説明図（ａ）と、Ｕ相、Ｖ相及びＷ相選択状態の説明図（ｂ）である。
【図１１】電圧比較回路に設けられる比較器の入力段の回路例を示す図である。
【図１２】スイッチ回路における２つのトランジスタの概略的な縦構造図である。
【図１３】本発明の第１実施例に係り、負の入力電圧に対する電圧比較回路の動作説明図である。
【図１４】本発明の第１実施例に係り、特定の条件下における電圧比較回路の一部の動作説明図である。
【図１５】第１参考構成に係る電圧比較回路を示す図である。
【図１６】第２参考構成に係る電圧比較回路を示す図である。
【図１７】本発明の第２実施例に係る電圧比較回路の一部構成図である。
【図１８】本発明の第３実施例に係る電圧比較回路の一部構成図である。
【図１９】本発明の第４実施例に係る電圧比較回路の構成図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量又は部材等の名称を省略又は略記することがある。例えば、後述の“ＴｒＨ”によって参照されるハイサイドトランジスタは、ハイサイドトランジスタＴｒＨと表記されることもあるし、トランジスタＴｒＨと略記されることもあるが、それらは全て同じものを指す。
【００２１】
まず本実施形態で用いられる幾つかの用語について説明を設ける。
本実施形態において、グランドは０Ｖ（ゼロボルト）の基準電位を有する導電部を指す又は基準電位そのものを指す。本実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。
後述のトランジスタＴｒＨ及びＴｒＬを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態（遮断状態）となっていることを指す。オン状態、オフ状態を、単にオン、オフと表現することもある。
【００２２】
図１は、本発明の実施形態に係る磁気ディスク装置としてのハードディスク装置（以下ＨＤＤ装置と称する）１の機構に関わる概略構成図である。
【００２３】
ＨＤＤ装置１は、記録媒体である磁気ディスク１０と、磁気ディスク１０に対して情報の書き込み及び読み込みを行う磁気ヘッド１１（以下ヘッド１１とも称されうる）と、磁気ヘッド１１を磁気ディスク１０の半径方向に対して移動自在に支持するアーム１２と、磁気ディスク１０を支持及び回転させるスピンドルモータ１３（以下ＳＰＭ１３とも称されうる）と、アーム１２を回転駆動及び位置決めすることで磁気ヘッド１１を磁気ディスク１０の半径方向に対して移動させ且つ位置決めするボイスコイルモータ１４（以下ＶＣＭ１４とも称されうる）と、を備える。
【００２４】
ＨＤＤ装置１は、更に、一対の圧電素子１５と、ロードビーム１６と、磁気ヘッド１１を磁気ディスク１０から離間した所定の退避位置に保持するランプ部１７と、を備える。アーム１２の先端にロードビーム１６が取り付けられ、ロードビーム１６の先端に磁気ヘッド１１が取り付けられる。アーム１２の先端部におけるロードビーム１６の取り付け部付近に一対の圧電素子１５が配置される。一対の圧電素子１５に対して互いに逆位相の電圧を加えることで、一対の圧電素子１５が互いに逆位相で伸縮し、ロードビーム１６の先端の磁気ヘッド１１を磁気ディスク１０の半径方向において変位させることができる。
【００２５】
このように、ＨＤＤ装置１では、いわゆる２段アクチュエータ方式が採用されている。ＶＣＭ１４は、アーム１２を駆動することで磁気ディスク１０上において磁気ヘッド１１を荒く位置決めする（相対的に荒い分解能で位置決めする）粗動アクチュエータとして機能し、一対の圧電素子１５は、アーム１２の位置を基準にして磁気ヘッド１１の位置を調整することで磁気ディスク１０上において磁気ヘッド１１を精密に位置決めする（ＶＣＭ１４よりも細かい分解能で位置決めする）微動アクチュエータとして機能する。以下では、一対の圧電素子１５から成るアクチュエータを、マイクロアクチュエータの略称“ＭＡ”を用い、ＭＡ１５と称する。
【００２６】
磁気ディスク１０と、磁気ヘッド１１と、ＭＡ１５及びロードビーム１６が取り付けられたアーム１２と、ＳＰＭ１３と、ＶＣＭ１４と、ランプ部１７は、ＨＤＤ装置１の筐体内に収められる。尚、ＶＣＭ１４又はＭＡ１５による磁気ヘッド１１の移動、変位に関し、磁気ディスク１０の半径方向における移動、変位とは、円盤形状を有する磁気ディスク１０の外周と中心とを結ぶ方向における移動、変位を意味するが、ＶＣＭ１４又はＭＡ１５による磁気ヘッド１１の移動、変位が、磁気ディスク１０の半径方向における移動、変位に加えて、他の方向（例えば磁気ディスク１０の外周の接線方向）における移動、変位の成分を含むこともある。
【００２７】
図２は、ＨＤＤ装置１の電気的な概略ブロック図である。ＨＤＤ装置１には、電気的な構成部品として、ドライバＩＣ３０、信号処理回路２１、ＭＰＵ（micro-processing unit）２２及び電源回路２３が設けられている。電源回路２３は、ドライバＩＣ３０及び信号処理回路２１、ＭＰＵ２２を駆動するための電源電圧を、それらに供給する。ＭＰＵ２２は、信号処理回路２１及びドライバＩＣ３０の夫々に対し、双方向通信が可能な形態で接続されている。
【００２８】
信号処理回路２１は、磁気ディスク１０への情報の書き込み時には、当該情報を書き込むための記録信号を磁気ヘッド１１に出力し、磁気ディスク１０から情報を読み出す時には、磁気ディスク１０から読み出された信号に対して必要な信号処理を施し、これによって得られた信号をＭＰＵ２２に送る。ＭＰＵ２２は、信号処理回路２１の制御を通じて磁気ヘッド１１による情報の書き込み動作及び読み込み動作を制御する。
【００２９】
ドライバＩＣ３０は、図３に示すような、半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品（モータドライバ装置）である。尚、図３に示されるドライバＩＣ３０のピン数（外部端子の数）は例示に過ぎない。ドライバＩＣ３０には、ＳＰＭ１３を駆動制御するためのＳＰＭドライバ３３、ＶＣＭ１４を駆動制御するためのＶＣＭドライバ３４及びＭＡ１５を駆動制御するためのＭＡドライバ３５が設けられる他、ＭＰＵ２２及びドライバＩＣ３０間の双方向通信を可能とするためのＩＦ回路（インターフェース回路）３２や、ＩＦ回路３２を通じてＭＰＵ２２から受けた制御データに基づきドライバ３３〜３５の動作を制御する制御回路３１などが設けられる。
【００３０】
ＭＰＵ２２は、ドライバＩＣ３０のＳＰＭドライバ３３を制御することによりＳＰＭ１３の駆動制御を通じて磁気ディスク１０の回転制御を行い、ドライバＩＣ３０のＶＣＭドライバ３４及びＭＡドライバ３５を制御することによりＶＣＭ１４及びＭＡ１５の駆動制御を通じて磁気ヘッド１１の移動制御及び位置決めを行う。磁気ディスク１０の各箇所には磁気ディスク１０上の各々の位置を示す位置情報が記録されており、磁気ディスク１０上に磁気ヘッド１１が位置しているとき、この位置情報は磁気ヘッド１１により読み取られて、信号処理回路２１を通じてＭＰＵ２２に伝達される。ＭＰＵ２２は当該位置情報に基づいてＶＣＭドライバ３４及びＭＡドライバ３５を制御でき、この制御を通じて、ＶＣＭドライバ３４がＶＣＭ１４に必要な駆動電流を供給することで磁気ヘッド１１の第１段階の位置決めが実現され且つＭＡドライバ３５がＭＡ１５に必要な電圧を供給することで磁気ヘッド１１の第２段階の位置決めが実現される。尚、磁気ヘッド１１が磁気ディスク１０上に位置しているとは、磁気ヘッド１１が微小な空間を隔てて磁気ディスク１０の上方に位置していることを意味する。
【００３１】
磁気ヘッド１１が磁気ディスク１０の外周の外側に位置している場合など、磁気ヘッド１１にて位置情報が読み出されていない状態においては、ＭＰＵ２２は、位置情報に頼らずにＶＣＭドライバ３４及びＭＡドライバ３５を制御できる。例えば、磁気ヘッド１１をランプ部１７における退避位置から磁気ディスク１０上に移動させる場合、ＭＰＵ２２は、その移動に適した所定の駆動電流をＶＣＭ１４に供給することを指示する信号をドライバＩＣ３０に出力すれば良く、これによりＶＣＭドライバ３４は当該信号に基づく所定の駆動電流をＶＣＭ１４に供給する。磁気ヘッド１１にて位置情報が読み出されていない状態において、磁気ヘッド１１の精密な位置制御は不要となるため、一対の圧電素子１５に対する供給電圧はゼロとされて良い又は固定電圧とされて良い。
【００３２】
図４に、ＳＰＭ１３及びＳＰＭドライバ３３の内部構成とそれらの接続関係を示す。ドライバＩＣ３０に設けられた外部端子には、端子ＯＵＴｕ、ＯＵＴｖ、ＯＵＴｗ及びＴＭＣＴが含まれる。ＳＰＭ１３は、スター結線されたＵ相のコイル１３ｕ、Ｖ相のコイル１３ｖ及びＷ相のコイル１３ｗから成る三相ブラシレス直流モータである。ＳＰＭ１３は、ステータと永久磁石を備えたロータとを有し、ステータにコイル１３ｕ、１３ｖ及び１３ｗが設けられる。コイル１３ｕの一端、コイル１３ｖの一端、コイル１３ｗの一端は、夫々、外部端子ＯＵＴｕ、ＯＵＴｖ、ＯＵＴｗに接続され、コイル１３ｕ、１３ｖ及び１３ｗの他端同士は中性点１３ｎにて共通接続されている。中性点１３ｎは外部端子ＴＭＣＴに接続される。外部端子ＯＵＴｕ、ＯＵＴｖ、ＯＵＴｗは出力端子とも称され得る。尚、以下の説明において、単にロータと記した場合、それはＳＰＭ１３のロータを指すものとする。
【００３３】
ＳＰＭドライバ３３は、Ｕ相のハーフブリッジ回路５０ｕと、Ｖ相のハーフブリッジ回路５０ｖと、Ｗ相のハーフブリッジ回路５０ｗと、プリドライバ回路５１と、駆動信号生成回路５２と、逆起電力検出回路５３と、ＳＰＭ駆動制御回路５４と、を備える。
【００３４】
ハーフブリッジ回路５０ｕ、５０ｖ及び５０ｗの夫々は、電源電圧ＶＰＷＲが加わるラインとグランドとの間に直列に接続されたハイサイドトランジスタＴｒＨ及びローサイドトランジスタＴｒＬから成る。トランジスタＴｒＨ及びＴｒＬはＮチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field effect transistor)として構成されている。電源電圧ＶＰＷＲは所定の正の直流電圧であり、ここでは例として１２Ｖ（ボルト）であるとする。
【００３５】
より具体的には、ハーフブリッジ回路５０ｕ、５０ｖ及び５０ｗの夫々において、トランジスタＴｒＨのドレインは、電源電圧ＶＰＷＲが印加される第１電源端子に接続されて電源電圧ＶＰＷＲの供給を受け、トランジスタＴｒＨのソースとトランジスタＴｒＬのドレインはノードＮＤにて共通接続され、トランジスタＴｒＬのソースは第２電源端子として機能するグランドに接続されている。ハーフブリッジ回路５０ｕ、５０ｖ、５０ｗにおけるノードＮＤは、夫々、出力端子ＯＵＴｕ、ＯＵＴｖ、ＯＵＴｗに接続される。故に、ハーフブリッジ回路５０ｕ、５０ｖ、５０ｗにおけるノードＮＤは、夫々、出力端子ＯＵＴｕ、ＯＵＴｖ、ＯＵＴｗを介して、コイル１３ｕ、１３ｖ、１３ｗの一端に接続されることになる。コイル１３ｕ、１３ｖ、１３ｗの一端における電圧に相当する、出力端子ＯＵＴｕ、ＯＵＴｖ、ＯＵＴｗに加わる電圧を、夫々、Ｖｕ、Ｖｖ、Ｖｗにて表す。また、中性点１３ｎに加わる電圧をＶＣＴにて表す。
【００３６】
ＳＰＭ１３はＳＰＭドライバ３３によりセンサレスモータとしてスイッチング駆動される。これを実現するため、逆起電力検出回路５３は、端子ＯＵＴｕ、ＯＵＴｖ、ＯＵＴｗ及びＴＭＣＴに接続され、ＳＰＭ１３の回転時において、電圧Ｖｕ及び電圧ＶＣＴに基づいてコイル１３ｕに生じる逆起電力を検出するＵ相逆起電力検出処理、電圧Ｖｖ及び電圧ＶＣＴに基づいてコイル１３ｖに生じる逆起電力を検出するＶ相逆起電力検出処理、電圧Ｖｗ及び電圧ＶＣＴに基づいてコイル１３ｗに生じる逆起電力を検出するＷ相逆起電力検出処理の内の少なくとも１つの逆起電力検出処理を行う。逆起電力検出処理による検出結果は、逆起電力検出信号ＢＥＭＦとして駆動信号生成回路５２に送られる。
【００３７】
駆動信号生成回路５２は、ロータの位置情報を含んだ逆起電力検出信号ＢＥＭＦに基づいて、ハーフブリッジ回路５０ｕに対する駆動信号ＤＲＶｕ、ハーフブリッジ回路５０ｖに対する駆動信号ＤＲＶｖ及びハーフブリッジ回路５０ｗに対する駆動信号ＤＲＶｗを生成及び出力する。ＳＰＭ１３にて発生されるべきトルクを指定するトルク指令信号Ｔｒｑ＊が駆動信号生成回路５２に与えられており、駆動信号生成回路５２は、トルク指令信号Ｔｒｑ＊にて指定されたトルクがＳＰＭ１３にて発生するよう、駆動信号ＤＲＶｕ、ＤＲＶｖ及びＤＲＶｗを生成する。この際、例えば、所定の波形データを参照して、コイル１３ｕ、１３ｖ及び１３ｗに正弦波状の電流が流れるよう、駆動信号ＤＲＶｕ、ＤＲＶｖ及びＤＲＶｗを生成して良い。駆動信号ＤＲＶｕ、ＤＲＶｖ、ＤＲＶｗの夫々はパルス幅が可変の二値信号であり、“１”又は“０”の値をとる。二値信号において、パルス幅とは、特に断りなき限り、当該二値信号の各周期において当該二値信号が“１”の値をとる区間の長さを指す。
【００３８】
プリドライバ回路５１は、駆動信号ＤＲＶｕ、ＤＲＶｖ及びＤＲＶｗに従ってハーフブリッジ回路５０ｕ、５０ｖ及び５０ｗ内の各トランジスタのゲート電位を制御することで各ハーフブリッジ回路の状態を制御する。ハーフブリッジ回路５０ｕ、５０ｖ及び５０ｗの内の任意の１つである対象ハーフブリッジ回路において、トランジスタＴｒＨがオンであって且つトランジスタＴｒＬがオフとなっている状態を出力ハイ状態と称し、トランジスタＴｒＨがオフであって且つトランジスタＴｒＬがオンとなっている状態を出力ロー状態と称する。トランジスタＴｒＨ及びＴｒＬのオン抵抗がゼロであると仮定すると、例えばハーフブリッジ回路５０ｕにおいて、出力ハイ状態であればハイサイドトランジスタＴｒＨを介して電源電圧ＶＰＷＲが出力端子ＯＵＴｕに加わり、出力ロー状態であればローサイドトランジスタＴｒＬを介してグランドの電位が出力端子ＯＵＴｕに加わる（但し過渡状態を無視）。ハーフブリッジ回路５０ｖ及び５０ｗについても同様である。
【００３９】
プリドライバ回路５１は、駆動信号ＤＲＶｕが“１”の値を持つ区間においてハーフブリッジ回路５０ｕが出力ハイ状態となるように且つ駆動信号ＤＲＶｕが“０”の値を持つ区間においてハーフブリッジ回路５０ｕが出力ロー状態となるように、ハーフブリッジ回路５０ｕのトランジスタＴｒＨ及びＴｒＬのゲート電位を制御するＵ相駆動動作を行う。同様に、プリドライバ回路５１は、駆動信号ＤＲＶｖが“１”の値を持つ区間においてハーフブリッジ回路５０ｖが出力ハイ状態となるように且つ駆動信号ＤＲＶｖが“０”の値を持つ区間においてハーフブリッジ回路５０ｖが出力ロー状態となるように、ハーフブリッジ回路５０ｖのトランジスタＴｒＨ及びＴｒＬのゲート電位を制御するＶ相駆動動作を行う。同様に、プリドライバ回路５１は、駆動信号ＤＲＶｗが“１”の値を持つ区間においてハーフブリッジ回路５０ｗが出力ハイ状態となるように且つ駆動信号ＤＲＶｗが“０”の値を持つ区間においてハーフブリッジ回路５０ｗが出力ロー状態となるように、ハーフブリッジ回路５０ｗのトランジスタＴｒＨ及びＴｒＬのゲート電位を制御するＷ相駆動動作を行う。
【００４０】
Ｕ相駆動動作、Ｖ相駆動動作及びＷ相駆動動作により、電源電圧ＶＰＷＲを駆動信号ＤＲＶｕ、ＤＲＶｖ及びＤＲＶｗに従ってスイッチングした電圧が出力端子ＯＵＴｕ、ＯＵＴｖ及びＯＵＴｗに加わり、このスイッチング電圧によりＳＰＭ１３がスイッチング駆動されることになる。
【００４１】
但し、逆起電力検出信号ＢＥＭＦを取得するために、一時的に対象ハーフブリッジ回路がハイインピーダンス状態とされることもある（詳細は後述）。対象ハーフブリッジ回路におけるハイインピーダンス状態は、対象ハーフブリッジ回路のトランジスタＴｒＨ及びＴｒＬを共にオフ（オフ状態）とすることで実現され、これにより、対象ハーフブリッジ回路による、対応するコイルへの通電が停止される。
【００４２】
ＳＰＭ駆動制御回路５４は、プリドライバ回路５１、駆動信号生成回路５２及び逆起電力検出回路５３の動作を制御する（詳細は後述）。後述の信号ＢＥＭＦｕ＿ＥＤＧＥ、ＢＥＭＦｖ＿ＥＤＧＥ及びＢＥＭＦｗ＿ＥＤＧＥを含む、ＳＰＭドライバ３３にて取得又は生成される任意の信号がＳＰＭ駆動制御回路５４に提供されて良い。
【００４３】
逆起電力検出処理を利用したＳＰＭ１３のセンサレスによる駆動は、ＳＰＭ１３の始動時には利用できず、ロータが回転しているときにしか利用できない。本実施形態では、特に記述無き限り、ロータが或る程度の速度で回転していることを前提とする。ロータの回転を開始させる際には、公知の任意の方法にてロータの回転開始を実現すれば良い。例えば、ロータが停止している状態を起点とし、コイル１３ｕ、１３ｖ及び１３ｗの内、コイル１３ｕに対してのみ電流を供給してロータを特定の位置まで移動させた後、低速の一定周期でコイル１３ｕ、１３ｖ及び１３ｗに対し順番に電流を供給する。この際、パルス幅変調を利用しつつ、コイル１３ｕ、１３ｖ及び１３ｗへの印加電圧（Ｖｕ、Ｖｖ、Ｖｗ）を徐々に増大させてゆく。そうするとロータが回転し始め、回転速度が或る程度高まると、逆起電力検出処理を利用したＳＰＭ１３のセンサレスによる駆動が可能となる。
【００４４】
図５は逆起電力検出回路５３の機能図である。逆起電力検出回路５３は、電圧Ｖｕ、Ｖｖ及びＶｗの何れかを選択的に電圧ＶＣＴと比較して、比較結果を示す逆起電力検出信号ＢＥＭＦを出力する。電圧Ｖｕと電圧ＶＣＴとの比較結果を示す信号ＢＥＭＦを特に“ＢＥＭＦｕ”にて表し、電圧Ｖｖと電圧ＶＣＴとの比較結果を示す信号ＢＥＭＦを特に“ＢＥＭＦｖ”にて表し、電圧Ｖｗと電圧ＶＣＴとの比較結果を示す信号ＢＥＭＦを特に“ＢＥＭＦｗ”にて表す。信号ＢＥＭＦｕは、“Ｖｕ＞ＶＣＴ”であるときに“１”の値を持ち、“Ｖｕ＜ＶＣＴ”であるときに“０”の値を持つ。同様に、信号ＢＥＭＦｖは、“Ｖｖ＞ＶＣＴ”であるときに“１”の値を持ち、“Ｖｖ＜ＶＣＴ”であるときに“０”の値を持つ。同様に、信号ＢＥＭＦｗは、“Ｖｗ＞ＶＣＴ”であるときに“１”の値を持ち、“Ｖｗ＜ＶＣＴ”であるときに“０”の値を持つ。“Ｖｕ＝ＶＣＴ”であるとき信号ＢＥＭＦｕの値は“０”又は“１”となる（信号ＢＥＭＦｖ及びＢＥＭＦｗについても同様）。
【００４５】
図６に、ロータが回転することでＵ相のコイル１３ｕに生じる逆起電力Ｅｕの波形を示す。逆起電力は誘起電圧と称されることもある。中性点１３ｎの電位から見て、コイル１３ｕの両端の内、出力端子ＯＵＴｕに接続される一端に生じる電圧が逆起電力Ｅｕに相当する。ハーフブリッジ回路５０ｕをハイインピーダンス状態とすることで、差電圧（Ｖｕ−ＶＣＴ）が逆起電力Ｅｕとして観測される。逆起電力Ｅｕは電圧値が周期的に変化する正弦波状の電圧であり、逆起電力Ｅｕの周期はロータの電気角における回転周期と一致する。ここでは、ロータの位置の電気角における位相が０°及び１８０°であるときに逆起電力Ｅｕがゼロとなり、且つ、当該位相が９０°であるときに逆起電力Ｅｕが正の極値をとり、且つ、当該位相が２７０°であるときに逆起電力Ｅｕが負の極値をとるものとする。尚、本実施形態において、単に位相と記した場合又はロータの位相と記した場合、それはロータの位置の電気角における位相を指すものとする。
【００４６】
特に図示しないが、ロータが回転することでコイル１３ｖに生じる逆起電力Ｅｖ及びコイル１３ｗに生じる逆起電力Ｅｗも、逆起電力Ｅｕと同じ周期を持つ、逆起電力Ｅｕと同様の正弦波状の電圧となる。但し、逆起電力Ｅｖ、Ｅｗの位相は、逆起電力Ｅｕに対して、夫々、１２０°、２４０°だけ遅れている。
【００４７】
図４の回路５２〜５４の何れかに内包されるエッジ抽出回路（不図示）は、ハーフブリッジ回路５０ｕがハイインピーダンス状態とされる区間において、信号ＢＥＭＦｕに基づき、逆起電力Ｅｕがゼロを交差するゼロクロスタイミングを検出し、そのゼロクロスタイミングを特定する信号ＢＥＭＦｕ＿ＥＤＧＥを出力する（図６参照）。検出されるゼロクロスタイミングは、逆起電力Ｅｕが負である状態から正である状態に切り替わるタイミングであっても良いし、逆起電力Ｅｕが正である状態から負である状態に切り替わるタイミングであっても良いが、ここでは、前者のタイミングがゼロクロスタイミングとして検出されるものとする。そうすると、信号ＢＥＭＦｕの“０”から“１”への切り替わりタイミングは、上記位相が０°となるタイミングに相当する。
【００４８】
同様に、エッジ抽出回路（不図示）は、ハーフブリッジ回路５０ｖがハイインピーダンス状態とされる区間において、信号ＢＥＭＦｖに基づき、逆起電力Ｅｖがゼロを交差するゼロクロスタイミングを検出し、そのゼロクロスタイミングを特定する信号ＢＥＭＦｖ＿ＥＤＧＥを出力する。同様に、エッジ抽出回路（不図示）は、ハーフブリッジ回路５０ｗがハイインピーダンス状態とされる区間において、信号ＢＥＭＦｗに基づき、逆起電力Ｅｗがゼロを交差するゼロクロスタイミングを検出し、そのゼロクロスタイミングを特定する信号ＢＥＭＦｗ＿ＥＤＧＥを出力する。信号ＢＥＭＦｖの“０”から“１”への切り替わりタイミング、信号ＢＥＭＦｗの“０”から“１”への切り替わりタイミングは、夫々、上記位相が１２０°、２４０°となるタイミングに相当する。
【００４９】
駆動信号生成回路５２は、信号ＢＥＭＦｕ＿ＥＤＧＥ、ＢＥＭＦｖ＿ＥＤＧＥ及びＢＥＭＦｗ＿ＥＤＧＥの内の、任意の１つの信号若しくは任意の２つの信号に基づき、又は、全ての信号に基づき、ロータの位置（位相）を認識して適切な駆動信号ＤＲＶｕ、ＤＲＶｖ及びＤＲＶｗを生成できる。
【００５０】
対象ハーフブリッジ回路がハイインピーダンス状態とされる区間をウィンドウ区間と称し、ウィンドウ区間の内、ハーフブリッジ回路５０ｕ、５０ｖ、５０ｗがハイインピーダンス状態とされる区間を、特に夫々、Ｕ相ウィンドウ区間、Ｖ相ウィンドウ区間、Ｗ相ウィンドウ区間と称する。Ｕ相ウィンドウ区間において、プリドライバ回路５１は駆動信号ＤＲＶｕに基づくＵ相駆動動作を停止してハーフブリッジ回路５０ｕのトランジスタＴｒＨ及びＴｒＬをオフ状態に維持する。Ｕ相ウィンドウ区間においてＶ相駆動動作及びＷ相駆動動作は行われて良い。同様に、Ｖ相ウィンドウ区間において、プリドライバ回路５１は駆動信号ＤＲＶｖに基づくＶ相駆動動作を停止してハーフブリッジ回路５０ｖのトランジスタＴｒＨ及びＴｒＬをオフ状態に維持する。Ｖ相ウィンドウ区間においてＷ相駆動動作及びＵ相駆動動作は行われて良い。同様に、Ｗ相ウィンドウ区間において、プリドライバ回路５１は駆動信号ＤＲＶｗに基づくＷ相駆動動作を停止してハーフブリッジ回路５０ｗのトランジスタＴｒＨ及びＴｒＬをオフ状態に維持する。Ｗ相ウィンドウ区間においてＵ相駆動動作及びＶ相駆動動作は行われて良い。
【００５１】
ウィンドウ区間外では通常動作が実行される。通常動作では、Ｕ相駆動動作、Ｖ相駆動動作及びＷ相駆動動作の全てが実行される。即ち、ウィンドウ区間外での通常動作において、プリドライバ回路５１は、駆動信号ＤＲＶｕ、ＤＲＶｖ、ＤＲＶｗに従いハーフブリッジ回路５０ｕ、５０ｖ及び５０ｗを出力ハイ状態及び出力ロー状態間で切り替えるスイッチング制御を行うことで、コイル１３ｕ、１３ｖ及び１３ｗに対し電力を供給する。
【００５２】
ＳＰＭ駆動制御回路５４は、信号ＢＥＭＦｕ＿ＥＤＧＥ、ＢＥＭＦｖ＿ＥＤＧＥ及びＢＥＭＦｗ＿ＥＤＧＥに基づいて、Ｕ相ウィンドウ区間、Ｖ相ウィンドウ区間、Ｗ相ウィンドウ区間を設定し、設定結果に基づいてプリドライバ回路５１を制御する。即ち、制御回路５４は、信号ＢＥＭＦｕ＿ＥＤＧＥに基づき、逆起電力Ｅｕについて検出済みの複数のゼロクロスタイミングを元に、逆起電力Ｅｕの次回のゼロクロスタイミングが生じるであろう区間をＵ相ウィンドウ区間として設定する。同様に、制御回路５４は、信号ＢＥＭＦｖ＿ＥＤＧＥに基づき、逆起電力Ｅｖについて検出済みの複数のゼロクロスタイミングを元に、逆起電力Ｅｖの次回のゼロクロスタイミングが生じるであろう区間をＶ相ウィンドウ区間として設定する。Ｗ相ウィンドウ区間についても同様である。
【００５３】
上述の内容を基本とするＨＤＤ装置１（特に逆起電力検出回路５３）についての詳細な構成例、動作例、応用例及び変形例を、以下の第１〜第６実施例の中で説明する。特に記述無き限り且つ矛盾無き限り、本実施形態において上述した事項が後述の第１〜第６実施例に適用され、第１〜第６実施例において上述の内容と矛盾する事項については、第１〜第６実施例での記載が優先される。また矛盾無き限り、以下に述べる第１〜第６実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち第１〜第６実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【００５４】
＜＜第１実施例＞＞
第１実施例を説明する。逆起電力検出回路５３において、電圧比較を担う電圧比較回路への入力電圧の範囲は“−Ｖｆ”から“（ＶＰＷＲ＋Ｖｆ）”までとなる。即ち例えば電圧Ｖｕに注目した場合、図７（ａ）に示す如く、コイル１３ｕから端子ＯＵＴｕに向けて流れる電流がハーフブリッジ回路５０ｕのトランジスタＴｒＨの寄生ダイオードを介し電源電圧ＶＰＷＲが加わる端子に流れる際、電圧Ｖｕは最大化されて“（ＶＰＷＲ＋Ｖｆ）”となり、図７（ｂ）に示す如く、グランドからハーフブリッジ回路５０ｕのトランジスタＴｒＬの寄生ダイオード及び端子ＯＵＴｕを介してコイル１３ｕに電流が流れる際、電圧Ｖｕは最小化されて“−Ｖｆ”となる。ここで、Ｖｆは、トランジスタＴｒＨ及びＴｒＬの寄生ダイオードの順方向電圧（例えば０．７Ｖ）を表す。
【００５５】
このため、電圧比較回路は、“−Ｖｆ”から“（ＶＰＷＲ＋Ｖｆ）”までの入力電圧（同相入力電圧）に対して正常に動作することが必要とされる。仮に、電圧比較回路に対し正の電源電圧（例えば１７Ｖ）と負の電源電圧（−５Ｖ）を与えるような構成が採用されたならば、既存の技術にて、負の入力電圧に対しても正常な比較動作が担保される。但し、負の電源電圧が用意されないことも多く、この場合、電圧比較回路に対する低電位側の電源電圧は０Ｖとされる。以下では、電圧比較回路に対する低電位側の電源電圧が０Ｖとされつつも、−１Ｖの入力電圧まで正常な比較動作を実現できる構成を説明する。
【００５６】
図８は、逆起電力検出回路５３に設けられる電圧比較回路１００の構成図である。電圧比較回路１００は、電圧Ｖｕ、Ｖｖ及びＶｗの何れかを選択的に電圧ＶＣＴと比較して、比較結果を示す逆起電力検出信号ＢＥＭＦ（ＢＥＭＦｕ、ＢＥＭＦｖ又はＢＥＭＦｗ）を出力する。図８では、例として電圧Ｖｕが電圧ＶＣＴと比較されるかのような状況が図示されている。また、図８では、図示の煩雑化防止のため、比較器１４０について入力段の構成のみが簡略化して示されており、よって、信号ＢＥＭＦが出力される様子は示されていない。電圧比較回路１００は、所定の電圧ＶＣＰを高電位側の電源電圧として且つ０Ｖを低電位側の電源電圧として動作する。電源ＶＣＰは、電源電圧ＶＰＷＲよりも大きな所定の正の直流電圧であり、ここでは、電源電圧ＶＰＷＲよりも５Ｖだけ高い１７Ｖであるとする。
【００５７】
電圧比較回路１００は、３つの電圧Ｖｕ、Ｖｖ及びＶｗに対応する３つの比較用電圧生成回路１１０及び３つのスイッチ回路１３０と、電圧ＶＣＴに対応する比較用電圧生成回路１２０と、比較器１４０と、スイッチ制御回路１５０と、を備える。３つの比較用電圧生成回路１１０は互いに同じ構成を有し、３つのスイッチ回路１３０は互いに同じ構成を有する。以下では、３つの比較用電圧生成回路１１０を互いに区別する必要がある場合、それらを符号１１０［１］、１１０［２］、１１０［３］にて参照し、３つのスイッチ回路１３０を互いに区別する必要がある場合、それらを符号１３０［１］、１３０［２］、１３０［３］にて参照する。更に、説明の便宜上、以下では、電圧Ｖｕ、Ｖｖ、Ｖｗを、夫々、電圧Ｖ［１］、Ｖ［２］、Ｖ［３］にて表すことがある。
【００５８】
各比較用電圧生成回路１１０は、Ｎチャネル型のＭＯＳＦＥＴとして構成されたトランジスタ１１１と、ダイオード１１２と、定電流回路１１３を備える。ダイオード１１２はトランジスタ１１１の寄生ダイオードである。故に、各回路１１０において、ダイオード１１２のアノード、カソードは、夫々、トランジスタ１１１のソース、ドレインに接続されることになる。但し、ダイオード１１２はトランジスタ１１１とは別に設けられたダイオードであっても良い。各回路１１０において、トランジスタ１１１のゲート及びソースは互いに接続されており、結果、トランジスタ１１１はオフ状態に維持されている（即ち、トランジスタ１１１のチャネルであるドレイン及びソース間は非導通状態に維持されている）。各回路１１０において、定電流回路１１３とトランジスタ１１１のソースとがノード１１４にて接続されており、定電流回路１１３は電源電圧ＶＣＰが加わる端子からノード１１４に向けて所定の定電流ＩＣ１を流す。定電流ＩＣ１の値は例えば１０μＡである。
【００５９】
比較用電圧生成回路１２０は、Ｎチャネル型のＭＯＳＦＥＴとして構成されたトランジスタ１２１と、ダイオード１２２と、定電流回路１２３を備える。ダイオード１２２はトランジスタ１２１の寄生ダイオードである。故に、回路１２０において、ダイオード１２２のアノード、カソードは、夫々、トランジスタ１２１のソース、ドレインに接続されることになる。但し、ダイオード１２２はトランジスタ１２１とは別に設けられたダイオードであっても良い。回路１２０において、トランジスタ１２１のゲート及びソースは互いに接続されており、結果、トランジスタ１２１はオフ状態に維持されている（即ち、トランジスタ１２１のチャネルであるドレイン及びソース間は非導通状態に維持されている）。回路１２０において、定電流回路１２３とトランジスタ１２１のソースとがノード１２４にて接続されており、定電流回路１２３は電源電圧ＶＣＰが加わる端子からノード１２４に向けて所定の定電流ＩＣ２を流す。定電流ＩＣ２の値は例えば１０μＡである。
【００６０】
比較用電圧生成回路１２０は各比較用電圧生成回路１１０と同一のものであって良い。トランジスタ１２１及びダイオード１２２の電気的特性はトランジスタ１１１及びダイオード１１２の電気的特性と同じであって良く、定電流ＩＣ２の値は定電流ＩＣ１の値と同じであって良い。
【００６１】
回路１１０［１］〜１１０［３］の夫々について、回路１１０［ｉ］は電圧Ｖ［ｉ］を入力電圧として受け、入力電圧Ｖ［ｉ］から比較用電圧Ｖ［ｉ］’を生成する。ｉは整数を表す。上述したように、電圧Ｖ［１］、Ｖ［２］、Ｖ［３］は、夫々、電圧Ｖｕ、Ｖｖ、Ｖｗを表すので、回路１１０［１］は入力電圧Ｖ［１］（即ちＶｕ）から比較用電圧Ｖ［１］’を生成し、回路１１０［２］は入力電圧Ｖ［２］（即ちＶｖ）から比較用電圧Ｖ［２］’を生成し、回路１１０［３］は入力電圧Ｖ［３］（即ちＶｗ）から比較用電圧Ｖ［３］’を生成することになる。具体的には、回路１１０［ｉ］のトランジスタ１１１のドレインに対し電圧Ｖ［ｉ］が入力電圧として供給され、回路１１０［ｉ］のノード１１４での電圧が比較用電圧Ｖ［ｉ］’として生成される。
【００６２】
回路１２０は電圧ＶＣＴを入力電圧として受け、入力電圧ＶＣＴから比較用電圧ＶＣＴ’を生成する。具体的には、回路１２０のトランジスタ１２１のドレインに対し電圧ＶＣＴが入力電圧として供給され、回路１２０のノード１２４での電圧が比較用電圧ＶＣＴ’として生成される。
【００６３】
図９に１つのスイッチ回路１３０の構成に示す。図９に示す如く、各スイッチ回路１３０は、Ｎチャネル型のＭＯＳＦＥＴとして構成されたトランジスタ１３１〜１３３と、抵抗１３４及び１３５と、を備える。トランジスタ１３１及び１３２のオン抵抗値は例えば７５Ωであり、トランジスタ１３３のオン抵抗値は例えば数１００Ω〜数ｋΩであり、抵抗１３４及び１３５の抵抗値は例えば１００ｋΩである。但し、これらは例示に過ぎず、様々に変更可能である。
【００６４】
各スイッチ回路１３０において、トランジスタ１３１及び１３２のソースとトランジスタ１３３のドレインはノード１３６にて共通接続され、トランジスタ１３３のソースはグランドに接続されている。トランジスタ１３１においてソースとバックゲートは抵抗１３４を介して接続され、トランジスタ１３２においてソースとバックゲートは抵抗１３５を介して接続されている。トランジスタ１３１及び１３２のゲートにはゲート制御信号ＣＮＴ１が入力され、トランジスタ１３３のゲートにはゲート制御信号ＣＮＴ２が入力される。ゲート制御信号ＣＮＴ１は０Ｖの電位又は電源電圧ＶＣＰの電位を有する電圧信号であり、制御信号ＣＮＴ１が０Ｖの電位を持つときトランジスタ１３１及び１３２は共にオフ状態となる一方、制御信号ＣＮＴ１が電電源圧ＶＣＰの電位を持つときトランジスタ１３１及び１３２は共にオン状態となる。ゲート制御信号ＣＮＴ２は０Ｖの電位又は５Ｖの電位を有する電圧信号であり、制御信号ＣＮＴ２が５Ｖの電位を持つときトランジスタ１３３はオン状態となる一方、制御信号ＣＮＴ２が０Ｖの電位を持つときトランジスタ１３３はオフ状態となる。
【００６５】
スイッチ制御回路１５０（図８参照）は、ＳＰＭ駆動制御回路５４（図４参照）の制御の下、ゲート制御信号ＣＮＴ１及びＣＮＴ２を各スイッチ回路１３０に供給することで各スイッチ回路１３０のトランジスタ１３１〜１３３のオン／オフを制御する。尚、スイッチ制御回路１５０はＳＰＭ駆動制御回路５４の構成要素であると解しても良い。
【００６６】
図１０（ａ）を参照し、スイッチ回路１３０［ｉ］のオン状態とは、スイッチ回路１３０［ｉ］のトランジスタ１３１及び１３２がオン且つスイッチ回路１３０［ｉ］のトランジスタ１３３がオフとなる状態を指し、スイッチ回路１３０［ｉ］のオフ状態とは、スイッチ回路１３０［ｉ］のトランジスタ１３１及び１３２がオフ且つスイッチ回路１３０［ｉ］のトランジスタ１３３がオンとなる状態を指す。
【００６７】
図１０（ｂ）に示す如く、スイッチ回路１３０［１］がオン状態且つスイッチ回路１３０［２］及び１３０［３］がオフ状態となる状態をＵ相選択状態と称し、スイッチ回路１３０［２］がオン状態且つスイッチ回路１３０［３］及び１３０［１］がオフ状態となる状態をＶ相選択状態と称し、スイッチ回路１３０［３］がオン状態且つスイッチ回路１３０［１］及び１３０［２］がオフ状態となる状態をＷ相選択状態と称する。スイッチ制御回路１５０は、Ｕ相、Ｖ相、Ｗ相ウィンドウ区間において、夫々、Ｕ相、Ｖ相、Ｗ相選択状態が実現されるよう、スイッチ回路１３０［１］〜１３０［３］に対する制御信号ＣＮＴ１及びＣＮＴ２を生成する。
【００６８】
比較用電圧生成回路１１０［１］〜１１０［３］とスイッチ回路１３０［１］〜１３０［３］は一対一の関係で接続される。具体的には、スイッチ回路１３０［ｉ］のトランジスタ１３１のドレインは、対応する回路１１０［ｉ］のノード１１４に接続される。一方、スイッチ回路１３０［１］〜１３０［３］の各トランジスタ１３２のドレインは、比較器１４０の入力端子１４１に共通接続される。また、比較用電圧生成回路１２０のノード１２４は比較器１４０の入力端子１４２に直接接続される。コンパレータである比較器１４０の入力端子１４１、１４２は、夫々、非反転入力端子、反転入力端子として機能する。入力端子１４１、１４２に加わる電圧を、夫々、Ｖｃｍｐ１、Ｖｃｍｐ２にて表す。図８の構成において、電圧Ｖｃｍｐ１は、Ｕ相、Ｖ相、Ｗ選択状態にて、夫々、比較用電圧Ｖ［１］’、Ｖ［２］’、Ｖ［３］’に一致し、電圧Ｖｃｍｐ２は常に比較用電圧ＶＣＴ’と一致する。
【００６９】
電圧比較回路１００において、Ｕ相、Ｖ相及びＷ相の内、１つの相は選択相として機能し、残りの２つの相は非選択相として機能する。スイッチ回路１３０［１］〜１３０［３］がＵ相、Ｖ相、Ｗ相選択状態であるとき、選択相は、夫々、Ｕ相、Ｖ相、Ｗ相である。選択相についてのスイッチ回路１３０［ｉ］は、対応する比較用電圧Ｖ［ｉ］’を比較器１４０に伝達するよう作用し（対象スイッチ回路として機能し）、非選択相についてのスイッチ回路１３０［ｊ］は、対応する比較用電圧Ｖ［ｊ］’の比較器１４０への伝達を遮断するよう作用する（非対象スイッチ回路として機能する）。ここにおけるｉ及びｊは互いに異なる整数であり、例えば、“ｉ＝１”であれば、ｊは２又は３である。
【００７０】
図１１に比較器１４０の入力段の詳細な回路の一例を示す。比較器１４０は、電圧ＶＣＰを高電位側の電源電圧とし且つ０Ｖを低電位側の電源電圧として動作するコンパレータである。比較器１４０は、入力段の構成要素として、ＰＮＰ型バイポーラトランジスタとして構成されたトランジスタ１４３〜１４６と、ＮＰＮ型バイポーラトランジスタとして構成されたトランジスタ１４７及び１４８と、定電流回路１４９〜１５１と、を備える。
【００７１】
トランジスタ１４３において、ベースは端子１４１に接続され、エミッタはノード１５４に接続され、コレクタはグランドに接続される。トランジスタ１４４において、ベースは端子１４２に接続され、エミッタはノード１５６に接続され、コレクタはグランドに接続される。トランジスタ１４５において、ベースはノード１５４に接続され、エミッタはノード１５５に接続される。トランジスタ１４６において、ベースはノード１５６に接続され、エミッタはノード１５５に接続される。トランジスタ１４５のコレクタと、トランジスタ１４７のコレクタ及びベースと、トランジスタ１４８のベースとは互いに共通接続される。トランジスタ１４６及び１４８のコレクタ同士は互いに接続され、トランジスタ１４７及び１４８のエミッタはグランドに接続される。定電流回路１４９、１５０、１５１は、電源電圧ＶＣＰが加わる端子から、夫々、ノード１５４、１５５、１５６に向けて所定の定電流を供給する。
【００７２】
このような構成により、周知のトランジスタ動作を通じて、端子１４１の電圧Ｖｃｍｐ１及び端子１４２のＶｃｍｐ２の大小関係（高低関係）に応じ、トランジスタ１４８のコレクタ電圧が変化する。比較器１４０における図示されない出力段は、トランジスタ１４８のコレクタ電圧に基づき電圧Ｖｃｍｐ１及びＶｃｍｐ２の大小関係（高低関係）を示す比較結果信号として逆起電力検出信号ＢＥＭＦを出力する。この比較結果信号は、Ｕ相、Ｖ相、Ｗ相選択状態において、夫々、信号ＢＥＭＦｕ、ＢＥＭＦｖ、ＢＥＭＦｗに相当する。尚、図１１に示す回路は比較器１４０の入力段の等価回路であると考えて良く、電圧Ｖｃｍｐ１及びＶｃｍｐ２の大小関係を示す信号を比較器１４０が出力できる限り、比較器１４０の内部構成を様々に変形可能である。
【００７３】
図１２に、各スイッチ回路１３０におけるトランジスタ１３１及び１３２の概略的な縦構造を示す。図１２において、ｐ型半導体基板３０１は、トランジスタ１３１及び１３２を含む電圧比較回路１００を集積化するための母材であり、ｐ型半導体基板３０１にはグランド電位が印加される。ｐ型半導体基板３０１の所定位置にｎ型ウェル３１１が形成され、ｎ型ウェル３１１の上にｐ型ウェルとしてのｐ型バックケート領域３１２と、ｎ型ソース領域３１３及びｎ型ドレイン領域３１４が形成される。ｐ型バックケート領域３１２、ｎ型ソース領域３１３、ｎ型ドレイン領域３１４及びゲート電極３１５にてトランジスタ１３１が形成される。また、ｐ型半導体基板３０１の他の所定位置にｎ型ウェル３２１が形成され、ｎ型ウェル３２１の上にｐ型ウェルとしてのｐ型バックケート領域３２２と、ｎ型ソース領域３２３及びｎ型ドレイン領域３２４が形成される。ｐ型バックケート領域３２２、ｎ型ソース領域３２３、ｎ型ドレイン領域３２４及びゲート電極３２５にてトランジスタ１３２が形成される。ｎ型ウェル３１１及び３２１には電源電圧ＶＣＰが印加される。抵抗１３４は、トランジスタ１３１のソース領域３１３とｐ型バックケート領域３１２との間に挿入され、抵抗１３５は、トランジスタ１３２のソース領域３２３とｐ型バックケート領域３２２との間に挿入される。
【００７４】
また図１２には特に示されていないが、比較用電圧生成回路１１０及び１２０のトランジスタ１１１及び１２１は、ｐ型半導体基板３０１に対して電気的に絶縁されたフローティング状態のＭＯＳＦＥＴとして構成される。このため、ノード１１４からトランジスタ１１１に流入する電流はダイオード１１２を通じてドレインに抜けるしか電流経路が無く、ノード１２４からトランジスタ１２１に流入する電流はダイオード１２２を通じてドレインに抜けるしか電流経路が無い。
【００７５】
図８に示す電圧比較回路１００の動作について説明する。比較用電圧生成回路１１０［ｉ］において、入力電圧Ｖ［ｉ］及びＶＣＴの範囲は上述したように“−Ｖｆ”から“（ＶＰＷＲ＋Ｖｆ）”までである。そして、電圧ＶＣＰは、電圧（ＶＰＷＲ＋Ｖｆ）に、ダイオード１１２の順方向電圧を加算した電圧よりも高くなっている。このため、各回路１１０［ｉ］において、定電流ＩＣ１はノード１１４を介してダイオード１１２の順方向に流れ、結果、比較用電圧Ｖ［ｉ］’は入力電圧Ｖ［ｉ］よりもダイオード１１２の順方向電圧だけ高い電圧となる。比較用電圧生成回路１２０についても同様であり、電圧ＶＣＰは、電圧（ＶＰＷＲ＋Ｖｆ）に、ダイオード１２２の順方向電圧を加算した電圧よりも高くなっているため、定電流ＩＣ２はノード１２４を介してダイオード１２２の順方向に流れ、結果、比較用電圧ＶＣＴ’は入力電圧ＶＣＴよりもダイオード１２２の順方向電圧だけ高い電圧となる。
【００７６】
図１３に、Ｕ相選択状態において、電圧Ｖｕ（即ち電圧Ｖ［１］）が“−１Ｖ”であって且つ電圧ＶＣＴも“−１Ｖ”であるときの、電圧比較回路１００の各部の電圧の様子を示す。ここでは、ダイオード１１２及び１２２の順方向電圧が０．７Ｖであるとする。そうすると、比較用電圧Ｖ［１］’及びＶＣＴ’は共に“−０．３Ｖ”となる。Ｕ相選択状態において、スイッチ回路１３０［１］はオン状態であり且つスイッチ回路１３０［２］及び１３０［３］はオフ状態であるため、“−０．３Ｖ”の比較用電圧Ｖ［１］’がスイッチ回路１３０［１］を介し電圧Ｖｃｍｐ１として端子１４１に加わる。
【００７７】
また、比較器１４０を形成する各バイポーラトランジスタが能動領域で動作する際の各バイポーラトランジスタのベース−エミッタ間電圧も０．７Ｖであるとする。そうすると、電圧Ｖｃｍｐ１が“−０．３Ｖ”であるとき、トランジスタ１４３は能動領域にて動作可能であり、トランジスタ１４３のエミッタ電圧は０．４Ｖとなる。一方、端子１４２に対しては、“−０．３Ｖ”の比較用電圧ＶＣＴ’が電圧Ｖｃｍｐ２として加わる。電圧Ｖｃｍｐ２が“−０．３Ｖ”であるとき、トランジスタ１４４は能動領域にて動作可能であり、トランジスタ１４４のエミッタ電圧は０．４Ｖとなる。トランジスタ１４３及び１４４が能動領域で動作するときにおいて、比較器１４０は正しく電圧Ｖｃｍｐ１及びＶｃｍｐ２の大小関係に応じた信号ＢＥＭＦを出力できる。このため、電圧比較回路１００にて比較されるべき入力電圧（図１３ではＶｕ及びＶＣＴ）が“−１Ｖ”であっても、正しく、その比較結果を出力することができる。
【００７８】
Ｕ相選択状態において電圧Ｖ［１］（即ちＶｕ）が“−１Ｖ”より高い場合も同様であり、例えば、Ｕ相選択状態において電圧Ｖ［１］が“３Ｖ”であるならば比較用電圧Ｖ［１］’及び電圧Ｖｃｍｐ１は“３．７Ｖ”となり、トランジスタ１４３のエミッタ電圧は“４．４Ｖ”となる。電圧ＶＣＴが“−１Ｖ”より高い場合も同様である。
【００７９】
Ｕ相選択状態において、電圧Ｖ［１］（即ちＶｕ）が“−１Ｖ”より相応に低い場合には正常な比較動作はできない。例えば、Ｕ相選択状態において電圧Ｖ［１］（即ちＶｕ）が“−２Ｖ”であるとき、回路１１０［１］における定電流ＩＣ１がノード１１４を介してダイオード１１２に流れる一方で、グランドからスイッチ回路１３０［１］のトランジスタ１３３の寄生ダイオードを介してノード１３６に向かう電流も、トランジスタ１３１のチャネルを介してダイオード１１２に流れる。結果として “−０．７Ｖ”程度の電圧がスイッチ回路１３０［１］のノード１３６及び比較器１４０の入力端子１４１に加わることになり、トランジスタ１４３は実質的に遮断状態となって電圧Ｖ［１］（即ちＶｕ）を電圧ＶＣＴと正しく比較することができなくなる。但し、正常動作すべき入力電圧の下限が“−１Ｖ”であることを前提して電圧比較回路１００が設計及び使用されるので問題は無い。
【００８０】
各スイッチ回路１３０の抵抗１３４及び１３５について説明する。各スイッチ回路１３０の抵抗１３４及び１３５の内、選択相における抵抗１３４及び１３５は有意に機能せず、非選択相における抵抗１３４及び１３５のみが有意が機能しうる。即ち例えば、Ｕ相選択状態においては、スイッチ回路１３０［１］の抵抗１３４及び１３５は有意に機能せず、スイッチ回路１３０［２］及び１３０［３］の抵抗１３４及び１３５のみが有意に機能しうる。これを、スイッチ回路１３０［２］に注目して説明する。
【００８１】
まず、Ｕ相選択状態において、電圧Ｖｖが“−０．７Ｖ”以上であるときには、回路１１０［２］のノード１１４の電圧（即ちＶ［２］’）が０Ｖ以上となるため問題は無い（このとき、回路１３０［２］及び１１０［２］に電流は流れず、回路１３０［２］の抵抗１３４にも電流は流れない）。但し、Ｕ相選択状態において、“−０．７Ｖ”よりも相応に低い電圧が電圧Ｖｖとして加わると、図１４に示す如く、回路１３０［２］及び１１０［２］間において抵抗１３４を介して電流ＩＪが流れる。
【００８２】
図１４を参照し、Ｕ相選択状態にて電圧Ｖｖが“−２Ｖ”であることを想定して、電流ＩＪに関わる説明を行う。電圧Ｖｖが“−２Ｖ”であるとき、電圧Ｖ［２］’は“−１．３Ｖ”となる。このとき、スイッチ回路１３０［２］において、トランジスタ１３１のバックゲート及びドレイン間のｐｎ接合（図１２においてｐ型バックゲート領域３１２及びｎ型ドレイン領域３１４間のｐｎ接合）に電流ＩＪが流れて、当該トランジスタ１３１のバックゲートには約“−０．６Ｖ”の電圧が加わる。この電流ＩＪは、グランドから、スイッチ回路１３０［２］におけるトランジスタ１３３と、ノード１３６と、抵抗１３４と、トランジスタ１３１のバックゲート及びドレイン間のｐｎ接合とを介して、回路１１０［２］に向けて流れることになる。仮に抵抗１３４が設けられずにトランジスタ１３１のバックゲート及びソース間が短絡されていたならば、比較的大きな電流ＩＪが流れることになる。抵抗１３４は、この電流ＩＪの大きさを小さなものに制限するための電流制限抵抗として機能する。
【００８３】
トランジスタ１３１のバックゲート及びソース間が短絡されていたとしても、Ｕ相選択状態において電圧Ｖｖが“−２Ｖ”程度であれば実質的な弊害は生じない可能性が高いが、電圧Ｖｖが“−２Ｖ”よりも随分と低い場合や、スイッチ回路１３０［２］の構成等によっては、トランジスタ１３１及び１３３にダメージが加わる等の不都合が生じ得る。電流制限抵抗としての抵抗１３４の設置により、このような不都合の発生が抑制される。
【００８４】
但し、抵抗１３４の抵抗値が０Ωであったとしても電流ＩＪの大きさが十分に小さいことが想定される使用状況にあっては、各スイッチ回路１３０において、抵抗１３４を削除してトランジスタ１３１のソース及びバックゲート間を短絡して良い。
【００８５】
スイッチ回路１３０［２］に注目して、非選択相のスイッチ回路１３０における抵抗１３４の存在意義を説明したが、これは、他の非選択相のスイッチ回路１３０（Ｕ相選択状態ではスイッチ回路１３０［３］）についても同様である。
【００８６】
また、図８に示すようにスイッチ回路１３０［１］〜１３０［３］は比較器１４０の入力端子１４１に繋がるノードを介して互いに接続されるが、当該ノードを介し、選択相におけるスイッチ回路１３０と非選択相におけるスイッチ回路１３０との間に電流が流れると、比較器１４０への入力電圧Ｖｃｍｐ１が非選択相の電圧（Ｕ相選択状態であればＶｖ及びＶｗ）の影響を受けて、選択相の電圧（Ｕ相選択状態であればＶｕ）と電圧ＶＣＴとの比較に支障が生じる。抵抗１３５は上記電流を制限する機能を担う。但し、上記電流が流れるケースが想定されないような使用状況では、各スイッチ回路１３０において、抵抗１３５を削除してトランジスタ１３２のソース及びバックゲート間を短絡して良い。
【００８７】
図１５及び図１６に、電圧比較回路１００との比較に供される、第１参考構成及び第２参考構成に係る電圧比較回路９１０及び９２０を示す。電圧比較回路９１０では、電圧Ｖｕ、Ｖｖ及びＶｗの何れかが選択的に一方の比較用電圧として比較器に直接入力され、且つ、電圧ＶＣＴが他方の比較用電圧として比較器に直接入力される。電圧比較回路９１０では、“−１Ｖ”の入力電圧（例えばＶｕとＶＣＴ）に対して正常な比較動作を行うことができない。
【００８８】
電圧比較回路９２０では、電圧Ｖｕ、Ｖｖ及びＶｗを個別に分圧抵抗で分圧し、その分圧により得た３つの電圧の何れかを選択的に一方の比較用電圧として比較器に入力し、一方で、電圧ＶＣＴも分圧抵抗で分圧し、その分圧により得た電圧を他方の比較用電圧として比較器に入力している。電圧比較回路９２０では、分圧抵抗の抵抗値を適切に設計することで“−１Ｖ”の入力電圧（例えばＶｕとＶＣＴ）に対しても正常な比較動作を行うことができる。しかしながら、分圧抵抗のばらつきにより比較の精度が劣化する或いは精度担保のために抵抗値調整（オフセットトリミング）が必要となることも多い。また、分圧抵抗と比較器の入力容量とでフィルタが形成されて伝搬遅延が大きくなることも懸念される。
【００８９】
本実施形態に係る電圧比較回路１００によれば、低電位側の電源電圧よりも低い入力電圧に対しても正常な比較動作を担保しつつ、当該比較動作を高精度且つ小さな伝搬遅延で実現することが可能である。
【００９０】
Ｕ相選択状態を主に想定して電圧比較回路１００の動作を説明したが、第１実施例に示した内容は、Ｖ相選択状態及びＷ相選択状態においても同様に当てはまる（選択相がＵ相からＶ相又はＷ相に入れ替わるだけである）。
【００９１】
＜＜第２実施例＞＞
図１７を参照して、第２実施例を説明する。電圧比較回路１００に対し、ＳＰＭ１３の実際の中性点１３ｎの電圧ＶＣＴ（以下、実中性点電圧ＶＣＴと称することがある）の代わりに、電圧Ｖｕ、Ｖｖ及びＶｗに基づく仮想中性点電圧ＶＣＴ２を入力するようにしても良い。図１７は第２実施例に係る電圧比較回路１００の一部構成図であり、第２実施例に係る電圧比較回路１００は特に符号“１００Ａ”にて参照される。
【００９２】
第２実施例の電圧比較回路１００Ａは、第１実施例の電圧比較回路１００に対し仮想中性点電圧生成回路１６０を追加したものである。そして、電圧比較回路１００Ａでは、仮想中性点電圧生成回路１６０の生成電圧ＶＣＴ２を実中性点電圧ＶＣＴの代わりに、比較用電圧生成回路１２０に入力している。その他の点に関し、第２実施例の電圧比較回路１００Ａは第１実施例の電圧比較回路１００と同様である。
【００９３】
より具体的には、仮想中性点電圧生成回路１６０は抵抗１６１〜１６３から成り、抵抗１６１〜１６３の一端に、夫々、電圧Ｖｕ、Ｖｖ、Ｖｗが供給され、抵抗１６１〜１６３の他端同士はノード１６４にて共通接続される。ノード１６４に生じる電圧が仮想中性点電圧ＶＣＴ２であり、ノード１６４は比較用電圧生成回路１２０のトランジスタ１２１のドレインに接続される。故に、電圧比較回路１００Ａでは、仮想中性点電圧ＶＣＴ２よりもダイオード１２４の順方向電圧だけ高い電圧ＶＣＴ２’がノード１２４に加わり、ノード１２４が比較器１４０の入力端子１４２に接続されることで電圧ＶＣＴ２’が電圧Ｖｃｍｐ２として比較器１４０に供給される。
【００９４】
抵抗１６１〜１６３はＳＰＭ１３のコイル１３ｕ〜１３ｗを模した抵抗である。但し、抵抗１６１〜１６３の抵抗値はコイル１３ｕ〜１３ｗの抵抗値と比べて随分と大きい。ＳＰＭ１３において、コイル１３ｕ〜１３ｗの抵抗値は実質的に互いに等しいため、抵抗１６１〜１６３の抵抗値を互いに一致させることで、仮想中性点電圧ＶＣＴ２は、実中性点電圧ＶＣＴと等しいとみなせる。
【００９５】
第２実施例によれば、ドライバＩＣ３０の外部端子数を削減することが可能となる。即ち、電圧ＶＣＴの入力を受けるべき外部端子ＴＭＣＴ（図４参照）を削除することが可能となる。
【００９６】
＜＜第３実施例＞＞
第３実施例を説明する。電圧比較回路１００において、実中性点電圧ＶＣＴに基づく電圧ＶＣＴ’、又は、仮想中性点電圧ＶＣＴ２に基づく電圧ＶＣＴ２’を選択的に電圧Ｖｃｍｐ２として比較器１４０に供給する構成が採用されても良い。図１８は、当該構成が実現された第３実施例に係る電圧比較回路１００としての電圧比較回路１００Ｂの一部構成図である。
【００９７】
電圧比較回路１００Ｂは、第１実施例の電圧比較回路１００に対し、比較用電圧生成回路１２０を１つ追加すると共に、仮想中性点電圧生成回路１６０及び切り替え回路１７０を追加したものである。結果、電圧比較回路１００Ｂには、２つの比較用電圧生成回路１２０が設けられることになる。説明の具体化上、実中性点電圧ＶＣＴを受ける比較用電圧生成回路１２０を特に“１２０［１］” にて参照し、仮想中性点電圧ＶＣＴ２を受ける比較用電圧生成回路１２０を特に“１２０［２］” にて参照する。仮想中性点電圧生成回路１６０の構成、及び、生成回路１６０による電圧Ｖｕ、Ｖｖ及びＶｗに基づいた仮想中性点電圧ＶＣＴ２の生成方法は第２実施例で述べた通りであり、生成回路１６０にて生成された仮想中性点電圧ＶＣＴ２が比較用電圧生成回路１２０［２］に入力される。
【００９８】
そして、電圧比較回路１００Ｂでは、比較用電圧生成回路１２０［１］において実中性点電圧ＶＣＴよりもダイオード１２２の順方向電圧だけ高い電圧ＶＣＴ’がノード１２４（回路１２０［１］のノード１２４）に加わり、比較用電圧生成回路１２０［２］において仮想中性点電圧ＶＣＴ２よりもダイオード１２２の順方向電圧だけ高い電圧ＶＣＴ２’がノード１２４（回路１２０［２］のノード１２４）に加わる。切り替え回路１７０は、スイッチ制御回路１５０（図８参照）からの切り替え信号に基づいて、回路１２０［１］のノード１２４及び回路１２０［２］のノード１２４の何れかを選択的に比較器１４０の入力端子１４２に接続し、これによって電圧ＶＣＴ’及びＶＣＴ２’の何れかを電圧Ｖｃｍｐ２として入力端子１４２に供給する。スイッチ制御回路１５０（図８参照）は、例えば、ＭＰＵ２２から提供される指示信号に基づいて上記切り替え信号を生成及び出力する。
【００９９】
第３実施例によれば、電圧ＶＣＴ及びＶＣＴ２の内、ドライバＩＣ３０のユーザが要望する方の電圧を比較の対象とすることができる。また、原則として電圧ＶＣＴを利用するようにしつつも、断線等の影響により電圧ＶＣＴが利用できないような状況では電圧ＶＣＴ２を利用するといったことも可能となる。
【０１００】
＜＜第４実施例＞＞
第４実施例を説明する。電圧比較回路において比較器１４０を３つ設けるようにしても良い。即ち、図１９に示す如く、比較用電圧生成回路１１０及び１２０と比較器１４０とから成る個別電圧比較回路２１０を３つ設けることで、電圧比較回路を生成するようにしても良い。３つの個別電圧比較回路２１０を記号“２１０［１］〜２１０［３］”にて参照する。
【０１０１】
個別電圧比較回路２１０［１］〜２１０［３］間で動作は互いに共通である。個別電圧比較回路２１０［ｉ］において、比較用電圧生成回路１１０は電圧Ｖ［ｉ］から比較用電圧Ｖ［ｉ］’を生成する一方で（図８も適宜参照）、比較用電圧生成回路１２０は電圧ＶＣＴ又はＶＣＴ２から比較用電圧ＶＣＴ’又はＶＣＴ２’を生成し（図１８も適宜参照）、比較器１４０は端子１４１に電圧Ｖｃｍｐ１として供給される比較用電圧Ｖ［ｉ］’と端子１４２に電圧Ｖｃｍｐ２として供給される比較用電圧ＶＣＴ’又はＶＣＴ２’との大小関係を示す信号を、逆起電力検出信号ＢＥＭＦとして出力する。
【０１０２】
Ｕ相ウィンドウ区間において、個別電圧比較回路２１０［１］から出力される逆起電力検出信号ＢＥＭＦは、コイル１３ｕの逆起電力Ｅｕに応じた信号ＢＥＭＦｕとして機能し、Ｖ相ウィンドウ区間において、個別電圧比較回路２１０［２］から出力される逆起電力検出信号ＢＥＭＦは、コイル１３ｖの逆起電力Ｅｖに応じた信号ＢＥＭＦｖとして機能し、Ｗ相ウィンドウ区間において、個別電圧比較回路２１０［３］から出力される逆起電力検出信号ＢＥＭＦは、コイル１３ｗの逆起電力Ｅｗに応じた信号ＢＥＭＦｗとして機能する。
【０１０３】
尚、個別電圧比較回路２１０［１］〜２１０［３］間で電圧Ｖｃｍｐ２は共通であるため、個別電圧比較回路２１０［１］〜２１０［３］に対して比較用電圧生成回路１２０を１つだけ設けるようにしても良い。この場合、図１９の構成を基準にして、個別電圧比較回路２１０［２］及び２１０［３］の夫々から比較用電圧生成回路１２０を削除し、個別電圧比較回路２１０［１］の比較用電圧生成回路１２０にて生成される比較用電圧ＶＣＴ’又はＶＣＴ２’を、電圧Ｖｃｍｐ２として、個別電圧比較回路２１０［１］〜２１０［３］の各比較器１４０の入力端子１４２に供給すれば良い。
【０１０４】
＜＜第５実施例＞＞
第５実施例を説明する。フローティング状態のＭＯＳＦＥＴとして構成されたトランジスタ１１１及び１２１の寄生ダイオードをダイオード１１２及び１２２として利用する方法を上述したが、上述の各実施例に係る比較用電圧生成回路１１０及び１２０において、ダイオード１１２及び１２２の夫々は、ＭＯＳＦＥＴの寄生ダイオードでなく、単なるｐｎ接合による単体のダイオードであっても良い。この場合、上述の各実施例に係る比較用電圧生成回路１１０及び１２０において、トランジスタ１１１及び１２１を削除し、代わりに単体のダイオードをダイオード１１２及び１２２として設ければ良い。この際、トランジスタ１１１のソース、ドレインが接続されていたノードに、夫々、ダイオード１１２のアノード、カソードを接続し、トランジスタ１２１のソース、ドレインが接続されていたノードに、夫々、ダイオード１２２のアノード、カソードを接続すれば良い。
【０１０５】
但し、ｐ型半導体基板３０１上に、直接、ｐｎ接合による単体のダイオードをダイオード１１２として形成すると、ダイオード１１２のカソードの電圧（Ｖ［ｉ］）が“−１Ｖ”であるときに、グランド電位が与えられたｐ型半導体基板３０１（図１２参照）からダイオード１１２のカソードに向けて電流が流れて問題が生じる。ダイオード１２２についても同様である。このため、ｐｎ接合による単体のダイオードをダイオード１１２、１２２として利用する場合には、ｐ型半導体基板３０１に対して電気的に絶縁されたフローティング状態のダイオードとして、ダイオード１１２、１２２を構成すべきである。
【０１０６】
＜＜第６実施例＞＞
第６実施例を説明する。
【０１０７】
電圧比較回路における低電位側の電源電圧が０Ｖであることを想定したが、低電位側の電源電圧は０Ｖ以外でも良い。本発明に係る電圧比較回路は、電圧比較回路への入力電圧が、電圧比較回路における低電位側の電源電圧よりも１Ｖ程度低いような状況においても、正常に比較動作を行い得る点に特徴を有する。
【０１０８】
トランジスタＴｒＨ及びＴｒＬから成るハーフブリッジ回路において、トランジスタＴｒＨのドレインは第１電源端子に接続され、トランジススタＴｒＬのソースは第２電源端子に接続されることになるが、第１電源端子及び第２電源端子は固定された電位を有する端子であれば任意である。但し、第１電源端子における電位は第２電源端子における電位よりも高い。また、各ハーフブリッジ回路において、トランジスタＴｒＨの寄生ダイオードとは別に、ノードＮＤから第１電源端子に向かう方向を順方向とするダイオードがトランジスタＴｒＨに並列接続されていても良く、トランジスタＴｒＬの寄生ダイオードとは別に、第２電源端子からノードＮＤに向かう方向を順方向とするダイオードがトランジスタＴｒＬに並列接続されていても良い。
【０１０９】
駆動信号生成回路５２（図４参照）は、逆起電力検出回路５３による逆起電力の検出結果とトルク指令信号Ｔｒｑ＊に基づいて駆動信号（ＤＲＶｕ、ＤＲＶｖ、ＤＲＶｗ）を生成するようにしているが、ＳＰＭ１３にて発生されるべきトルクが予め定まっているようなケースでは、トルク指令信号Ｔｒｑ＊は不要となりうる。
【０１１０】
ＳＰＭ１３が３相分のコイルにて構成される例を上述したが、ＳＰＭ１３が３相とは異なる複数相分のコイルにて構成されることがあっても良い。
【０１１１】
ドライバＩＣ３０の各構成要素は半導体集積回路の形態で形成され、当該半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置が構成される。但し、複数のディスクリート部品を用いてドライバＩＣ３０内の回路と同等の回路を構成するようにしても良い。また、ＳＰＭドライバ３３単体を半導体集積回路の形態で形成し、当該半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置を構成するようにしても良い。
【０１１２】
トランジスタＴｒＨがＰチャネル型のＭＯＳＦＥＴにて構成されるように各ハーフブリッジ回路を変形しても良い。トランジスタＴｒＬをＰチャネル型のＭＯＳＦＥＴにすることも可能ではある。
【０１１３】
上述の各トランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述されたトランジスタを、上述の主旨を損なわない態様で、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
【０１１４】
上述の実施形態では、ＨＤＤ装置１のＳＰＭ１３に対するモータドライバ装置（ドライバＩＣ３０）に本発明を適用する例を挙げているが、モータを駆動する任意のモータドライバ装置に本発明を広く適用可能であり、例えば空冷用のファンモータを駆動するためのモータドライバ装置に本発明を適用しても良い。また、本発明は、コイルの逆起電力の検出用途に限らず、第１入力端子に加わる第１入力電圧（図８の例においてＶｕ、Ｖｖ、Ｖｗ）と第２入力端子に加わる第２入力電圧（図８の例においてＶＣＴ）とを比較する任意の電圧比較回路に対して本発明を広く適用可能である。用途によっては、正常動作すべき比較用電圧生成回路１１０又は１２０への入力電圧の下限が“−１Ｖ”でありながらも、比較用電圧生成回路１１０又は１２０に“−５Ｖ”といった比較的大きな負の電圧が入力されることも有り得る。このような場合において、特に上述の抵抗（電圧制限成功）１３４が有益に機能しうる。
【０１１５】
図８の構成では、第１入力端子として３つの第１入力端子（外部端子ＯＵＴｕ、ＯＵＴｖ及びＯＵＴｗ、或いは、外部端子ＯＵＴｕ、ＯＵＴｖ及びＯＵＴｗに接続された３つの端子）が存在し、３つの第１入力端子に対し３つの第１入力電圧（Ｖｕ、Ｖｖ及びＶｗ）が加わることになるが、電圧比較回路に設けられる第１入力端子の個数は１又は２でも良いし、４以上でも良い。図４の逆起電力検出回路５３においては、図１９の個別電圧比較回路２１０［１］〜２１０［３］の内、何れか１つのみ又は何れか２つのみが設けられていても良く、個別電圧比較回路２１０［１］〜２１０［３］の各々が本発明に係る電圧比較回路に相当すると考えても良い。
【０１１６】
第１入力端子及び第１入力電圧と同様に、本発明に係る電圧比較回路において、第２入力端子及び第２入力電圧の夫々の個数も２以上としても良く、この際、複数の第１入力端子及び複数の第１入力電圧に対する構成が、複数の第２入力端子及び複数の第２入力電圧に対する構成に適用されて良い。
【０１１７】
＜＜本発明の考察＞＞
上述の実施形態にて具体化された本発明について考察する。
【０１１８】
本発明に係る一側面に係る電圧比較回路ＷＡは、複数の第１入力端子に加わる複数の第１入力電圧（Ｖｕ、Ｖｖ、ＶｗとしてのＶ［１］、Ｖ［２］、Ｖ［３］）の何れかと第２入力端子に加わる第２入力電圧（ＶＣＴ又はＶＣＴ２）を比較する電圧比較回路において、前記複数の第１入力端子に対応して設けられ、各々に対応する前記第１入力電圧に基づき第１比較用電圧（Ｖ［１］’、Ｖ［２］’、Ｖ［３］’）を生成する複数の第１比較用電圧生成回路（１１０［１］〜１１０［３］）と、前記第２入力電圧に基づき第２比較用電圧（ＶＣＴ’又はＶＣＴ２’）を生成する第２比較用電圧生成回路（１２０）と、前記複数の第１比較用電圧生成回路にて生成される複数の第１比較用電圧の何れかと前記第２比較用電圧との大小関係を示す信号を出力する比較器（１４０）と、を備え、各第１比較用電圧生成回路は、第１ダイオード（１１２）を有し、所定の第１定電流（ＩＣ１）を前記第１ダイオードを介し、対応する前記第１入力端子に流すことで生じる、前記第１ダイオードのアノード電圧から前記第１比較用電圧を生成し、前記第２比較用電圧生成回路は、第２ダイオード（１２２）を有し、所定の第２定電流（ＩＣ２）を前記第２ダイオードを介して前記第２入力端子に流すことで生じる、前記第２ダイオードのアノード電圧から前記第２比較用電圧を生成することを特徴とする。
【０１１９】
これにより、電圧比較回路における低電位側の電源電圧よりも低い入力電圧に対しても正常な比較動作を実現することができる。この実現にあたり、図１６の第２参考構成のような分圧抵抗は使用されないので、分圧抵抗のばらつきに起因する精度の劣化や、分圧抵抗の存在に起因する伝搬遅延の増大が抑制される。
【０１２０】
尚、上記複数の第１入力端子は、図８の構成では外部端子ＯＵＴｕ、ＯＵＴｖ及びＯＵＴｗに対応し、外部端子ＯＵＴｕ、ＯＵＴｖ及びＯＵＴｗに接続された任意の３つの端子に相当すると解しても良い。上記第２入力端子は、図８の構成では外部端子ＴＭＣＴに対応し、外部端子ＴＭＣＴに接続された任意の端子に相当すると解しても良い。或いは、上記第２入力端子は、図１７又は図１８のノード１６４に対応する。何れにせよ、図８、図１７又は図１８の構成では、電圧ＶＣＴ又はＶＣＴ２が第２入力電圧として機能する。
【０１２１】
具体的には例えば電圧比較回路ＷＡにおいて、各第１比較用電圧生成回路はチャネルがオフとされた第１ＭＯＳＦＥＴ（１１１）を有するとともに、前記第２比較用電圧生成回路はチャネルがオフとされた第２ＭＯＳＦＥＴ（１２１）を有し、各第１比較用電圧生成回路において前記第１ＭＯＳＦＥＴのソース及びドレイン間の寄生ダイオード（１１２）を前記第１ダイオードとして用いるとともに、前記第２比較用電圧生成回路において前記第２ＭＯＳＦＥＴのソース及びドレイン間の寄生ダイオード（１２２）を前記第２ダイオードとして用いると良い。
【０１２２】
また具体的には例えば電圧比較回路ＷＡにおいて、前記複数の第１比較用電圧生成回路と前記比較器との間に、前記複数の第１比較用電圧の何れかを選択的に前記比較器に供給する切り替え回路（１３０［１］〜１３０［３］）が設けられ、前記比較器は、前記切り替え回路を介して供給された前記第１比較用電圧と前記第２比較用電圧との大小関係を示す前記信号を出力すると良い。当該切り替え回路は、図８の構成ではスイッチ回路１３０［１］〜１３０［３］にて構成される。
【０１２３】
より具体的には例えば電圧比較回路ＷＡにおいて、前記切り替え回路は、前記複数の第１比較用電圧生成回路に対応して設けられた複数のスイッチ回路（１３０［１］〜１３０［３］）から成り、前記第１比較用電圧生成回路ごとに、前記第１比較用電圧生成回路と前記比較器との間に、対応する前記スイッチ回路が設けられ、前記複数のスイッチ回路の内の何れかのスイッチ回路（選択相のスイッチ回路１３０）が、対応する前記第１比較用電圧を前記比較器に伝達する対象スイッチ回路として機能する一方で、前記複数のスイッチ回路の内の他のスイッチ回路（非選択相のスイッチ回路１３０）が、対応する前記第１比較用電圧の前記比較器への伝達を遮断する非対象スイッチ回路として機能すると良い。
【０１２４】
更に具体的には例えば電圧比較回路ＷＡの各スイッチ回路において、当該スイッチ回路が前記非対象スイッチ回路として機能するとき、対応する前記第１比較用電圧に応じ、対応する前記第１比較用電圧生成回路と当該スイッチ回路との間に電流が流れ（図１４の例において、非選択相のスイッチ回路１３０［２］について、対応する比較用電圧Ｖ［２］’に応じ、対応する比較用電圧生成回路１１０［２］と当該スイッチ回路１３０［２］との間に電流ＩＪが流れ）、各スイッチ回路には、前記電流を制限する電流制限抵抗（１３４）が設けられると良い。
【０１２５】
更に具体的には例えば電圧比較回路ＷＡにおいて、各スイッチ回路は、対応する前記第１比較用電圧生成回路における前記第１ダイオードのアノードに接続された第１スイッチ用ＭＯＳＦＥＴ（１３１）と、前記第１スイッチ用ＭＯＳＦＥＴと前記比較器との間に直列に設けられた第２スイッチ用ＭＯＳＦＥＴ（１３２）と、前記第１及び第２スイッチ用ＭＯＳＦＥＴ間の接続ノード（１３６）と基準電位点との間に設けられた第３スイッチ用ＭＯＳＦＥＴ（１３３）と、を有し、前記対象スイッチ回路として機能する前記スイッチ回路（Ｕ相選択状態ではスイッチ回路１３０［１］に対応）において、前記第１及び第２スイッチ用ＭＯＳＦＥＴはオン且つ前記第３スイッチ用ＭＯＳＦＥＴはオフとされる一方で、前記非対象スイッチ回路として機能する前記スイッチ回路（Ｕ相選択状態ではスイッチ回路１３０［２］及び１３０［３］に対応）において、前記第１及び第２スイッチ用ＭＯＳＦＥＴはオフ且つ前記第３スイッチ用ＭＯＳＦＥＴはオンとされ、各スイッチ回路において、当該スイッチ回路が前記非対象スイッチ回路として機能するとき、対応する前記第１比較用電圧に応じ、前記基準電位点から前記第３スイッチ用ＭＯＳＦＥＴを介し、対応する前記第１比較用電圧生成回路に向けて前記電流（ＩＪ）が流れ、当該電流を制限する位置に前記電流制限抵抗が配置されると良い。
【０１２６】
更に具体的には例えば電圧比較回路ＷＡにおいて、各スイッチ回路の前記電流制限抵抗は、前記第１及び第２スイッチ用ＭＯＳＦＥＴ間の接続ノード（１３６）と前記第１スイッチ用ＭＯＳＦＥＴのバックゲートとの間に配置されると良い。
【０１２７】
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【符号の説明】
【０１２８】
１  ＨＤＤ装置
１３  ＳＰＭ（スピンドルモータ）
１３ｕ、１３ｖ、１３ｗ  コイル
３３  ＳＰＭドライバ
５０ｕ、５０ｖ、５０ｗ  ハーフブリッジ回路
５１  プリドライバ回路
５２  駆動信号生成回路
５３  逆起電力検出回路
５４  ＳＰＭ駆動制御回路
１００  電圧比較回路
１１０、１２０  比較用電圧生成回路
１３０  スイッチ回路
１４０  比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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