(57)【要約】【課題】逐次比較型ＡＤ変換器において、デカップリング容量の面積が増大することを抑制する。【解決手段】第１のスイッチ１０８により複数の容量素子１０１の中から所定数の容量素子１０１をコンパレータ１０６の入力端子から切り離し、切り離された所定数の容量素子１０１を第２のスイッチ１０３及び第３のスイッチ１１１により正基準電圧と負基準電圧との間に接続する。【選択図】図１
2020031362.tif 000002
【特許請求の範囲】
【請求項１】
第１の基準電圧及び第２の基準電圧を生成する基準電圧生成部と、
外部から入力されるアナログ入力信号をサンプリングする容量値が重み付けされた複数の容量素子と、
前記複数の容量素子が入力端子に接続され、前記アナログ入力信号と基準電圧とを比較して比較結果を出力するコンパレータと、
前記コンパレータの前記入力端子に接続された前記容量素子を切り離す第１のスイッチと、
前記容量素子の第１の端子を前記第１の基準電圧の第１の基準電圧端子に接続する第２のスイッチと、
前記容量素子の第２の端子を前記第２の基準電圧の第２の基準電圧端子に接続する第３のスイッチと、
前記第１のスイッチにより前記複数の容量素子の中から所定数の容量素子を前記コンパレータの前記入力端子から切り離し、切り離された前記所定数の容量素子を前記第２のスイッチ及び前記第３のスイッチにより前記第１の基準電圧端子と前記第２の基準電圧端子との間に接続する制御部と、
を有することを特徴とする逐次比較型ＡＤ変換器。
【請求項２】
前記コンパレータが出力した前記比較結果に基づいたデジタルデータを格納するシフトレジスタを更に有し、
前記制御部は、
前記シフトレジスタに格納された前記デジタルデータを逐次変化させて、前記アナログ入力信号をデジタルコードに変換することを特徴とする請求項１に記載の逐次比較型ＡＤ変換器。
【請求項３】
前記制御部は、
前記第１のスイッチにより切り離された前記所定数の容量素子を、前記第１の基準電圧端子と前記第２の基準電圧端子との間のデカップリング容量として用いることを特徴とする請求項１に記載の逐次比較型ＡＤ変換器。
【請求項４】
前記基準電圧生成部は、
前記第１の基準電圧として正基準電圧を生成し、
前記第２の基準電圧として負基準電圧を生成することを特徴とする請求項１に記載の逐次比較型ＡＤ変換器。
【請求項５】
前記基準電圧生成部は、
前記第１の基準電圧として負基準電圧を生成し、
前記第２の基準電圧として正基準電圧を生成することを特徴とする請求項１に記載の逐次比較型ＡＤ変換器。
【請求項６】
前記基準電圧生成部は、
基準電圧源と、
前記基準電圧源に接続されたオペアンプと、
前記オペアンプに接続された可変抵抗と、
前記可変抵抗に接続された可変容量と、
電流源と、
基準電圧源制御レジスタと、
エンコーダと、を有し、
前記オペアンプ、前記トランジスタ及び前記電流源はフィードバック回路を構成し、
前記可変抵抗と前記可変容量は位相補償回路を構成し、
前記エンコーダは、所定の位相補償容量値及び抵抗値をあらかじめ格納し、前記基準電圧源制御レジスタの値を書き換えることにより、前記可変抵抗及び前記可変容量の値を変更することを特徴とする請求項１に記載の逐次比較型ＡＤ変換器。
【請求項７】
前記容量素子と前記第１の基準電圧端子に接続されるバイパススイッチと、
前記バイパススイッチに接続され、前記デカップリング容量の容量値を制御するデカップリング容量値制御レジスタと、
を更に有することを特徴とする請求項３に記載の逐次比較型ＡＤ変換器。
【請求項８】
前記容量素子の外部電源への接続を切り替え可能な電源バイパススイッチと、
前記電源バイパススイッチに接続され、前記デカップリング容量の容量値を制御するデカップリング容量値制御レジスタと、
を更に有することを特徴とする請求項３に記載の逐次比較型ＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型ＡＤ変換器に関する。
【背景技術】
【０００２】
複数のセンサを工場の設備などに配置し、センサから取得されたデータを解析することにより、故障の予知や最適な稼働方法を求めることが期待されている。このような分野においてはセンサのアナログ信号を後段のデータ解析装置へ伝達するためのＡＤ変換器が必要である。
【０００３】
ＡＤ変換器は、バッテリ駆動や環境発電に対応するために低消費電力であることが求められる。電力効率の高いＡＤ変換方式としては、特許文献１に開示されているような逐次比較型ＡＤ変換器が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−０６１５９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般に、逐次比較型ＡＤ変換器は、その変換の基準電圧として用いる基準電圧源の出力は一定であることが望ましい。しかしながら、ＡＤ変換動作の過程で、基準電圧端子からは電荷が引き抜かれるため、一時的に基準電圧値は低下する。
【０００６】
許容される基準電圧値の低下量は要求されるＡＤ変換精度に依存するが、この低下量を抑制するため、基準電圧値を安定化させるためのデカップリング容量を備えることがある。しかし、電圧低下の抑制効果を高めようとするとデカップリング容量の面積が増大するという課題がある。
【０００７】
特許文献１には、このようなデカップリング容量の面積が増大するという課題及びその解決手段については考慮されていない。
【０００８】
本発明の目的は、逐次比較型ＡＤ変換器において、デカップリング容量の面積が増大することを抑制することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様の逐次比較型ＡＤ変換器は、第１の基準電圧及び第２の基準電圧を生成する基準電圧生成部と、外部から入力されるアナログ入力信号をサンプリングする容量値が重み付けされた複数の容量素子と、前記複数の容量素子が入力端子に接続され、前記アナログ入力信号と基準電圧とを比較して比較結果を出力するコンパレータと、前記コンパレータの前記入力端子に接続された前記容量素子を切り離す第１のスイッチと、前記容量素子の第１の端子を前記第１の基準電圧の第１の基準電圧端子に接続する第２のスイッチと、前記容量素子の第２の端子を前記第２の基準電圧の第２の基準電圧端子に接続する第３のスイッチと、前記第１のスイッチにより前記複数の容量素子の中から所定数の容量素子を前記コンパレータの前記入力端子から切り離し、切り離された前記所定数の容量素子を前記第２のスイッチ及び前記第３のスイッチにより前記第１の基準電圧端子と前記第２の基準電圧端子との間に接続する制御部とを有することを特徴とする。
【発明の効果】
【００１０】
本発明の一態様によれば、逐次比較型ＡＤ変換器において、デカップリング容量の面積が増大することを抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】実施例１の逐次比較ＡＤ変換器のブロック図である。
【図２】実施例１の逐次比較ＡＤ変換器の動作状態を説明するブロック図である。
【図３】実施例１の動作原理を説明するタイムチャートである。
【図４】容量素子の冗長性動作を説明する図である。
【図５】負荷容量の変動に対応した基準電圧生成回路を示す図である。
【図６】負荷容量の変動に対応した基準電圧生成回路を示す図である。
【図７】実施例２の逐次比較ＡＤ変換器のブロック図である。
【図８】実施例３の逐次比較ＡＤ変換器のブロック図である。
【発明を実施するための形態】
【００１２】
以下、図面を用いて実施例について説明する。
【実施例１】
【００１３】
以下で詳細に説明する実施例の一例は、外部クロックによりコンパレータの比較開始信号を生成する同期モードと、コンパレータの出力結果からコンパレータの比較開始信号を生成する非同期モードを切り替え可能な逐次比較ＡＤ変換器である。この逐次比較ＡＤ変換器では、コンパレータの出力結果をもとに生成した信号を遅延させることで生成したコンパレータ駆動クロックと、クロック生成回路によって生成されたコンパレータ駆動クロックのどちらかをコンパレータ駆動クロックとしてレジスタの設定値により選択可能としている。
【００１４】
図１を参照して、実施例１の逐次比較ＡＤ変換器の構成について説明する。
図１に示すように、実施例１の逐次比較ＡＤ変換器は、複数の容量素子１０１と、正基準電圧、負基準電圧を生成する基準電圧源（基準電圧生成部）１０２と、基準電圧源１０２から生成された正基準電圧、負基準電圧及び外部から入力されるアナログ入力信号のいずれかと容量素子１０１との接続を可能にするスイッチ１０３と、スイッチ１０３を制御するサンプリングスイッチ制御部１０４と、基準電圧接続スイッチ制御部１０５と、コンパレータ１０６と、コンパレータ１０６の出力デジタルデータを格納するシフトレジスタ１０７を有する。
【００１５】
クロック生成部１１２は、コンパレータ１０６とシフトレジスタ１０７とサンプリングスイッチ制御部１０４に接続され、動作に必要なクロックを供給する。容量素子１０１の片側はビット長制御スイッチ１０８に接続される。ビット長制御スイッチ１０８はコンパレータ１０６の入力ノード（入力端子）に直列接続されている。ビット長制御スイッチ１０８のＯＮ／ＯＦＦはビット長制御レジスタ１０９によって個別に制御される。ビット長制御レジスタ１０９はサンプリングスイッチ制御部１０４、基準電圧接続スイッチ制御部１０５及びシフトレジスタ１０７に接続されている。
【００１６】
直列接続されたビット長制御スイッチ１０８のコンパレータ１０６に接続される端とは反対の端にあるスイッチ１０８は、バイパススイッチ１１１の一端（端子１）が接続されている。また、バイパススイッチ１１１の他端（端子２）には負基準電圧ノード（負基準電圧端子）が接続される。
【００１７】
また、デカップリング容量値制御レジスタ１１０が基準電圧接続スイッチ制御部１０５に接続されている。基準電圧接続スイッチ制御部１０５はシフトレジスタ１０７とデカップリング容量値制御レジスタ１１０の値に基づいてスイッチ１０３のＯＮ／ＯＦＦを制御する。
【００１８】
このように、実施例１の逐次比較ＡＤ変換器は、第１の基準電圧及び第２の基準電圧を生成する基準電圧生成部（基準電圧源１０２）と、外部から入力されるアナログ入力信号をサンプリングする容量値が重み付けされた複数の容量素子１０１と、複数の容量素子１０１が入力端子に接続されアナログ入力信号と基準電圧とを比較して比較結果を出力するコンパレータ１０６と、コンパレータ１０６の入力端子に接続された容量素子１０１を切り離す第１のスイッチ（ビット長制御スイッチ１０８）と、容量素子１０１の第１の端子を第１の基準電圧の第１の基準電圧端子に接続する第２のスイッチ（スイッチ１０３）と、容量素子１０１の第２の端子を第２の基準電圧の第２の基準電圧端子に接続する第３のスイッチ（バイパススイッチ１１１）とを有する。
【００１９】
制御部（サンプリングスイッチ制御部１０４、基準電圧接続スイッチ制御部１０５）は、第１のスイッチ（ビット長制御スイッチ１０８）により複数の容量素子１０１の中から所定数の容量素子１０１をコンパレータ１０６の入力端子から切り離し、切り離された所定数の容量素子１０１を第２のスイッチ（スイッチ１０３）及び第３のスイッチ（バイパススイッチ１１１）により第１の基準電圧端子と第２の基準電圧端子との間に接続する。
【００２０】
また、コンパレータ１０６が出力した比較結果に基づいたデジタルデータを格納するシフトレジスタ１０７を更に有する。制御部（サンプリングスイッチ制御部１０４、基準電圧接続スイッチ制御部１０５）は、シフトレジスタ１０７に格納されたデジタルデータを逐次変化させて、アナログ入力信号をデジタルコードに変換する。
【００２１】
また、制御部（サンプリングスイッチ制御部１０４、基準電圧接続スイッチ制御部１０５）は、第１のスイッチ（ビット長制御スイッチ１０８）により切り離された所定数の容量素子１０１を、第１の基準電圧端子と第２の基準電圧端子との間のデカップリング容量として用いる。
【００２２】
また、基準電圧生成部（基準電圧源１０２）は、第１の基準電圧として正基準電圧を生成し、記第２の基準電圧として負基準電圧を生成する。あるいは、基準電圧生成部（基準電圧源１０２）は、第１の基準電圧として負基準電圧を生成し、第２の基準電圧として正基準電圧を生成しても良い。
【００２３】
次に、図２を参照して、実施例１の逐次比較ＡＤ変換器の動作について説明する。
ビット長制御レジスタ１０９は逐次比較ＡＤ変換器に求められる分解能に従って、ビット長制御スイッチ１０８を切り替え、コンパレータ１０６に接続される容量素子１０１の数を決定する。図２は、例えば、１２ビットのＡＤ変換を実施する際の接続関係を示したものである。ビット長制御スイッチ１０８により、１２ビットの変換に必要な容量素子１０１がすべてコンパレータ１０６に接続される。そして、コンパレータ１０６に接続されない容量素子１０１はバイパススイッチ１１１を介して負基準電圧に接続されるように制御される。
【００２４】
また、変換に使用されない容量素子１０１はビット長制御レジスタ１０９の値に基づき、基準電圧接続スイッチ制御部１０５により、スイッチ１０３を介して正基準電圧に接続される。ＡＤ変換動作を実施している間は、ビット長制御スイッチ１０８及びスイッチ１０３の内、変換に使用されないスイッチのＯＮ／ＯＦＦは固定される。例えば、１２ビットの変換時には１４ビットと１３ビットの容量素子１０１のそれぞれの両端は、それぞれ正基準電圧と負基準電圧に接続される。
【００２５】
次に、実際のＡＤ変換動作について説明する。
クロック生成部１１２よりクロックが入力され、アナログ入力信号がサンプリングされると、基準電圧接続スイッチ制御部１０５はシフトレジスタ１０７の値に従って、最上位ビット（容量素子が大きいものを上位とする）を正基準電圧に接続し、それ以外のビットは負基準電圧に接続されるように基準電圧接続スイッチ制御部１０５とスイッチ１０３によって制御される。
【００２６】
このとき、最上位ビットとして制御される容量素子１０１を決めるのはビット長制御レジスタ１０９であり、所望のビット長に対応した最上位の容量から正基準電圧に接続されるようにシフトレジスタ１０７の開始点が制御される。シフトレジスタ１０７の開始点と指定されたビットの初期値は１とされ、残りのビットは０とすることで、前述のような最上ビットのみ正基準電圧へ接続することが可能である。
【００２７】
次に、コンパレータ１０６はクロック生成部１１２によって発生されたコンパレータクロックにより定められるタイミングでコンパレータ１０６の入力電圧の正負を判定してシフトレジスタ１０７へ出力する。シフトレジスタ１０７はコンパレータ１０６の出力結果を最上位ビットの判定結果として格納する。例えば、コンパレータ１０６の出力が正判定であった場合は１とし、負判定であれば０として書き換え、同時に次のビットを０から１へ書き換える。
【００２８】
これにより、次のビットに対応する容量素子１０１が正基準電圧に接続される。このサンプリングから各ビットの判定の一連の手続きを最下位ビットまで続けることで、サンプリングされたアナログ入力信号に対してすべてのビット判定が実施され、その結果を出力することでＡＤ変換動作が実現される。
【００２９】
次に、図３のタイムチャートを参照して、逐次比較ＡＤ変換器の変換動作について説明する。以下では、主に、バイパススイッチ１１１及びスイッチ１０３の制御ついて説明する。
【００３０】
サンプリングクロックがＨｉのとき、容量素子１０１に接続されたスイッチ１０３がＯＮとなり、入力電圧が電荷として容量素子１０１にチャージされる。サンプリングクロックがＬｏとなると容量素子１０１に電荷が保存されて判定期間へ移行する。シフトレジスタ１０７の遷移に伴い、各々の容量素子１０１の正負基準電圧への接続が変化することで容量素子１０１の充放電が発生する。
【００３１】
これに伴い、基準電圧端子から電荷を引き抜く動作が発生し、基準電圧源１０２の応答遅延により電圧降下が発生する。電圧降下が発生すると基準電圧源１０２はもとの電圧値へ戻すために電流を基準電圧端子に流し込むが、その回復期間は基準電圧源１０２の帯域に依存する。
【００３２】
従って、逐次比較ＡＤ変換器の変換レートが早い場合、すなわち、シフトレジスタ１０７の遷移からコンパレータ１０６の判定までの期間が短い場合は、基準電圧源１０２の回復期間が次のコンパレータ１０６の判定までに間に合わない。この結果、コンパレータ１０６が誤った判定を行い分解能の劣化を生じる。
【００３３】
このような課題に対し、基準電圧源１０２の帯域を増すことによる対策も考えられるが、その場合、基準電圧源１０２の安定性確保が難しくなるという課題や基準電圧源１０２の消費電流が増大するという課題がある。
【００３４】
その他の対策方法として、基準電圧源１０２と接地間にデカップリング容量を挿入し、電荷をデカップリング容量から供給することで、電圧降下量自体を抑制する方法がある。これによれば消費電流の増大することなく、基準電圧の安定化を図れる。しかし、この方法だと、デカップリング容量の追加による面積の増大を招くという課題がある。
【００３５】
そこで、実施例１では、デカップリング容量の面積が増大することを抑制するために、コンパレータ１０６の入力端子から切り離されている容量素子１０１をデカップリング容量として利用する手段を提供する。具体的には、必要な分解能設定においてＯＦＦとなったビット長制御スイッチ１０８に対して、それ以外のスイッチ１０３とバイパススイッチ１１１を全てＯＮとする。これにより、コンパレータ１０６の入力端子に接続されていない容量素子１０１の片側は全て接地に接続される（図２参照）。この状態において、容量素子１０１の反対側を基準電圧端子へ接続することで、容量素子１０１は基準電圧端子と接地間に挿入されたデカップリング容量として機能する。
【００３６】
また、実施例１において、正基準電圧と負基準電圧は逆でも良い、すなわち、バイパススイッチ１１１は正基準電圧側に接続されてもよく、その際は、容量素子１０１と負基準電圧を接続しているスイッチ１０３をＯＮにしておくことで、同様にデカップリング容量としての機能を果たすものである。
【００３７】
ここで、基準電圧の降下に対する必要な抑制量は容量素子１０１の冗長性に依存する。図４を参照して、容量素子１０１の冗長性に関して説明する。尚、図４では簡単のため、最上位ビットのみ冗長性を有する場合について説明している。
【００３８】
一般的に、容量素子１０１の隣り合う容量比率は２倍とすることが多いが、隣り合う容量比率を２倍以下とすることで、容量素子１０１に冗長性が発生する。ここでいう冗長性とは、あるアナログ入力電圧に対して、それに対応する変換出力のデジタルコードが２点以上存在するということである。一般的な逐次比較ＡＤ変換器においては、上位ビットから順番に判定を進めるが、前述の基準電圧の降下によってたとえば本来１と判定されるべきビットが０と判定される場合がある。
【００３９】
その際、冗長性が存在しない場合は判定を誤ったビットの下位ビットがどのような値をとってもその入力電圧を表現することはできない。しかし、冗長性が存在する場合は下位ビットによって入力電圧を表現することが可能であり、基準電圧の誤差による誤判定を免れることが可能となる。
【００４０】
実施例１においては、ビット長制御に伴い、基準電圧源１０２の出力に負荷として接続されるデカップリング容量の総和が変動するため、基準電圧源１０２の安定性を確保する必要がある。
【００４１】
図５はデカップリング容量の変動によって安定性が変化しないように構成された基準電圧源１０２の一例を示したものである。
図５に示される基準電圧源１０２は、基準電流源５０１とＭＯＳＦＥＴ５０２、５０３、５０４、５０５、５０６とオペアンプ５０７と基準電圧源５０８により構成されている。ＭＯＳＦＥＴ５０２のドレイン端子とゲート端子は基準電流源５０１に接続され、そのゲート端子はＭＯＳＦＥＴ５０３、５０４のゲート端子に接続されておりカレントミラー回路を形成する。
【００４２】
また、ＭＯＳＦＥＴ５０５のソース端子はＭＯＳＦＥＴ５０３のドレイン端子に接続され、ソースフォロア回路を形成する。また、ＭＯＳＦＥＴ５０５のソース端子はさらにオペアンプ５０７の反転入力端子に接続されフィードバック回路５０９を形成し、ＭＯＳＦＥＴ５０６のソース端子を基準電圧源１０２の出力とする。
【００４３】
オペアンプ５０７の非反転入力端子には基準電圧源５０８が接続される。また、ＭＯＳＦＥＴ５０６のソース端子はＭＯＳＦＥＴ５０４のドレイン端子に接続され、出力ソースフォロア回路５１０を形成する。基準電流源５０１および基準電圧源５０８は一般的なバンドギャップリファレンス回路を用いることが可能である。また、このときＭＯＳＦＥＴ５０３とＭＯＳＦＥＴ５０４のゲート長を等しく、またゲート幅の比を１：Ｎ（Ｎは正の実数）としたとき、ＭＯＳＦＥＴ５０５とＭＯＳＦＥＴ５０６のゲート長は等しくされ、ゲート幅の比をＭＯＳＦＥＴ５０５と５０６の比と同じく１：Ｎにする。
【００４４】
すると、ＭＯＳＦＥＴ５０５のゲート電圧（Ｖｇ１）に対するソース電圧（Ｖｓ１）の値（Ｖｇｓ１）と、ＭＯＳＦＥＴ５０６のゲート電圧（Ｖｇ２）に対するソース電圧（Ｖｓ２）の値（Ｖｇｓ２）は等しくなる。ここでＶｇｓ１＝Ｖｇ１−Ｖｓ２、Ｖｇｓ２＝Ｖｇ２−Ｖｓ２である。Ｖｇ１とＶｇ２は同じノードの電圧であるため等しく、前述の理由によってＶｇｓ１＝Ｖｇｓ２であるため、Ｖｓ１＝Ｖｓ２が成り立つ。
【００４５】
また、オペアンプ５０７とＭＯＳＦＥＴ５０５により形成されるフィードバック回路の効果により、基準電圧源５０８の出力する電圧値（Ｖｒ）とＶｓ１を等しくする。したがって、Ｖｓ２＝Ｖｓ１＝Ｖｒが成り立つ。この時、基準電圧源１０２の帯域はＮの値によって調整することが可能である。
【００４６】
上記構成により、逐次比較型ＡＤＣのビット長制御によって基準電圧源１０２の出力に接続される容量値が変化したとき、フィードバック回路５０９の構成には影響を与えない。このため、安定性が劣化することはなく、同じ基準電圧を出力することが可能である。
【００４７】
図６はデカップリング容量の変動に対して、安定性を維持するために構成された基準電圧源１０２の別の一例を示したものである。
図６の基準電圧源１０２は、基準電圧源６０１、オペアンプ６０２、ＭＯＳＦＥＴ６０３、可変抵抗６０４、可変容量６０５、電流源６０６、基準電圧源制御レジスタ６０７、エンコーダ６０８及び外部制御装置６０９により構成される。
【００４８】
上記構成において、オペアンプ６０２、ＭＯＳＦＥＴ６０３、電流源６０６はフィードバック回路を構成しており、可変抵抗６０４と可変容量６０５は位相補償回路を形成している。
【００４９】
ここで、基準電圧源１０２の出力はＭＯＳＦＥＴ６０３のドレイン端子であり、負荷容量の変化によってフィードバック回路の安定性が変化する。そこで、上記構成においては逐次比較型ＡＤ変換器のビット長に応じて変化する負荷用容量に応じて、最適な位相補償容量値及び抵抗値をあらかじめエンコーダ回路６０８に格納しておく。そして、基準電圧源制御レジスタ６０７の値を書き換えることにより、可変抵抗６０４及び可変容量６０５の値を変更する。
【実施例２】
【００５０】
図７を参照して、実施例２の逐次比較ＡＤ変換器の構成について説明する。
実施例２においては、容量素子１０１にはスイッチ１０３とは異なるバイパススイッチ７１２を備える。バイパススイッチ７１２の両端はそれぞれ容量素子１０１と正基準電圧端子へ接続されている。また、バイパススイッチ７１２はデカップリング容量値制御レジスタ１１０に接続されてＯＮ／ＯＦＦを制御される。その他の構成は、図１に示す実施例１の逐次比較ＡＤ変換器の構成とほぼ同じなのでその詳細な説明は省略する。
【００５１】
次に、実施例２の逐次比較ＡＤ変換器の動作について説明する。
一般的に、正負基準電圧へ接続するためのスイッチ１０３はＯＮ時の抵抗が低い方が過渡応答が速くなる。このため、変換レートを早くしたいときはスイッチ１０３に使用されるＭＯＳＦＥＴのゲート幅を大きくする。
【００５２】
一方、ＭＯＳＦＥＴのサイズが大きくなるため、ＭＯＳＦＥＴのゲート寄生容量が増大し、ＡＤ変換動作中に頻発するスイッチ切り替え時の充放電電力が増加するという課題が発生する。
【００５３】
従って、ＡＤ変換動作に必要な電力を削減するためには必要な動作レートに対して最低限のスイッチサイズにしておくことが望ましい。一方、同じ容量素子１０１をデカップリング容量として使用する場合は、スイッチ１０３は変換動作中常にＯＮである。このため、充放電電力については問題にならず、可能な限り低抵抗であることが望ましい。
【００５４】
このように容量素子１０１をサンプリング容量として使用する際のスイッチサイズ最適値とデカップリング容量として使用する際のスイッチサイズ最適値に対しては異なる要求がある。
【００５５】
そこで、実施例２においては、容量素子１０１をデカップリング容量として用いる際は、ＡＤ変換動作時の正負基準電圧へ接続を切り替えるために使用するスイッチ１０３とは独立にバイパススイッチ７１２を使用する。これによって、それぞれ独立にスイッチサイズを最適化することが可能となる。この結果、消費電力の低減を満たしつつ、バイパスコンデンサとして必要な帯域を確保することできる。
【実施例３】
【００５６】
図８を参照して、実施例３の逐次比較ＡＤ変換器の構成について説明する。
実施例３は、実施例１で説明した逐次比較型ＡＤ変換器の構造に加えて容量素子を外部電源への接続を切り替え可能な電源バイパススイッチ８１２とバイパススイッチ８１２を制御するデカップリング容量値制御レジスタ１１０を有する。その他の構成は、図１に示す実施例１の逐次比較ＡＤ変換器の構成とほぼ同じなのでその詳細な説明は省略する。
【００５７】
実施例１にて説明したように、逐次比較型ＡＤ変換器はシフトレジスタ１０７の遷移に伴う容量素子１０１の接続切り替え時に基準電圧源１０２の出力ノード電位を降下させる。そこに対して、基準電圧源１０２は電荷を供給することで、元の電圧値を保持しようと動作する。一方、そこで供給される電荷は基準電圧源１０２へ電流を供給する外部電源から供給される。
【００５８】
一般的に、外部電源はＡＤ変換器回路の実装されたＩＣチップの外へボンディングワイヤ等を介して接続されているため、インダクタンス成分を有する。ＡＤ変換器の動作に伴い、外部電源から電流を引き抜く際、ボンディングワイヤに電流が流れることで、電源回路のリンギングが発生する。特に、逐次比較型ＡＤ変換器が高速に動作する際は、これにより同じ電源が接続される他の回路動作に悪影響を及ぼすことが課題となる。
【００５９】
そこで、実施例３では逐次比較型ＡＤ変換器において、上位ビットの使用されていない容量を基準電圧源１０２の電源のデカップリング容量として使用する手段を提供する。これにより、ＡＤ変換内部での動作により引き起こされる基準電圧源１０２の電源変動を抑制することができる。
【符号の説明】
【００６０】
１０１  容量素子
１０２  基準電圧源
１０３  スイッチ
１０４  サンプリングスイッチ制御部
１０５  基準電圧接続スイッチ制御部
１０６  コンパレータ
１０７  シフトレジスタ
１０８  ビット長制御スイッチ
１０９  ビット長制御レジスタ
１１０  デカップリング容量値制御レジスタ
１１１  バイパススイッチ
１１２  クロック生成部
７１２  バイパススイッチ
８１２  電源バイパススイッチ
【図１】
2020031362.tif 000003
【図２】
2020031362.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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