(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】炭化珪素からなるｎ型の半導体基板１上には、ｐ型の半導体層２が形成され、半導体層２上には、ｎ型の半導体層３が形成されている。半導体層３内および半導体層２内には、絶縁膜からなる素子分離領域４が形成されている。ここで、半導体基板１と半導体層２との間には、ｎ型の半導体層５が形成されている。これにより、半導体層２から伸びる空乏層１６が、半導体層５と半導体基板１との界面に到達せず、生成電流による基底面転位１５の成長を抑制することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
炭化珪素からなる第１導電型の半導体基板と、
前記半導体基板上に形成され、且つ、前記第１導電型とは反対の第２導電型の第１半導体層と、
前記第１半導体層上に形成された前記第１導電型の第２半導体層と、
前記第２半導体層内および前記第１半導体層内に形成され、且つ、絶縁膜からなる素子分離領域と、
を有し、
前記半導体基板と前記第１半導体層との間に、前記第１導電型の第３半導体層が形成されている、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第２半導体層内に形成された前記第２導電型のソース領域および前記第２導電型のドレイン領域と、
を含むＭＩＳＦＥＴを更に有する、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第３半導体層の厚さは、前記ＭＩＳＦＥＴの動作時に、前記第１半導体層から前記第３半導体層へ伸びる空乏層の厚さよりも厚い、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第３半導体層の不純物濃度は、１×１０１７／ｃｍ３〜１×１０１８／ｃｍ３の範囲内である、半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
少なくとも前記第１半導体層および前記第３半導体層に電気的に接続された第１導電性膜を更に有する、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１導電性膜には、前記ＭＩＳＦＥＴに印加される電圧のうち、最も低い電圧が印加される、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１導電性膜は、前記第２半導体層および前記第１半導体層を貫通し、前記第３半導体層に達する溝内に埋め込まれている、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
平面視において、前記ＭＩＳＦＥＴは、前記素子分離領域に囲まれ、前記素子分離領域は、前記第１導電性膜に囲まれている、半導体装置。
【請求項９】
請求項５に記載の半導体装置において、
前記素子分離領域内に、前記第１半導体層および前記第２半導体層と絶縁されるように、第２導電性膜が形成され、
前記第２導電性膜には、前記第１導電性膜と同じ電圧が印加される、半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記第１半導体層と前記第２半導体層との間に、前記第２半導体層よりも高い不純物濃度を有する第１導電型の第４半導体層が形成されている、半導体装置。
【請求項１１】
請求項２に記載の半導体装置において、
複数の前記ＭＩＳＦＥＴを更に有し、
複数の前記ＭＩＳＦＥＴは、
前記第１導電型がｎ型であり、且つ、前記第２導電型がｐ型である複数の第１ＭＩＳＦＥＴと、
前記第１導電型がｐ型であり、且つ、前記第２導電型がｎ型である複数の第２ＭＩＳＦＥＴと、
を含む、半導体装置。
【請求項１２】
請求項１に記載の半導体装置が複数搭載された圧力伝送器。
【請求項１３】
（ａ）炭化珪素からなる第１導電型の半導体基板を準備する工程、
（ｂ）前記半導体基板上に、エピタキシャル成長法によって、前記第１導電型の第３半導体層を形成する工程、
（ｃ）前記第３半導体層上に、エピタキシャル成長法によって、前記第１導電型とは反対の第２導電型の第１半導体層を形成する工程、
（ｄ）前記第１半導体層上に、エピタキシャル成長法によって、前記第１導電型の第２半導体層を形成する工程、
（ｅ）前記第２半導体層を貫通し、前記第１半導体層に到達する第１溝を形成する工程、
（ｆ）前記第１溝内に絶縁膜を埋め込むことで、素子分離領域を形成する工程、
を有する、半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
（ｇ）前記（ｆ）工程後、前記第２半導体層および前記第１半導体層を貫通し、前記第３半導体層に到達する第２溝を形成する工程、
（ｈ）前記第２溝内に、第１導電性膜を埋め込む工程、
を更に有する、半導体装置の製造方法。
【請求項１５】
請求項１３に記載の半導体装置の製造方法において、
（ｉ）前記（ｃ）工程と前記（ｄ）工程との間に、前記第１半導体層上に、エピタキシャル成長法によって、前記第２半導体層よりも高い不純物濃度であり、前記第１半導体層よりも低い不純物濃度を有する前記第１導電型の第４半導体層を形成する工程、
を更に有し、
前記（ｄ）工程において、前記第２半導体層は、前記第４半導体層上に形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法、並びに、半導体装置を用いた圧力伝送器に関し、特に、炭化珪素を用いた半導体装置に関する。
【背景技術】
【０００２】
現在、製造されている工業品の多くには、珪素（Ｓｉ）を材料とした半導体デバイスが用いられている。一方で、高温環境または高い放射線環境などのような過酷な環境に曝される産業機器では、Ｓｉ基板を用いた半導体デバイスの適用が困難である。化合物半導体である炭化珪素（ＳｉＣ）は、耐熱性および耐放射線性がＳｉより優れていることが知られている。このため、ＳｉＣを用いることで、過酷な環境下で動作する半導体チップの実現が期待されている。
【０００３】
半導体チップには、トランジスタ、抵抗、容量およびダイオードなどが形成されている場合もあり、これらの各デバイスを電気的に絶縁するために、半導体チップ内にアイソレーション領域内に形成する場合がある。Ｓｉ基板を用いた半導体デバイスでは、アイソレーション領域を形成する方法として、ｐｎ接合分離を利用した方法がある。これは、ｐ型の基板上に、ｎ型のエピタキシャル層を設け、ｎ型のエピタキシャル層の表面からｐ型基板に到達する深いｐ型の拡散層を形成することで達成される。他の方法としては、ＳＯＩ（Silicon On Insulator）基板と、深いトレンチ型の絶縁層とを組合せた方法であり、この方法により、Ｓｉデバイスが形成される領域を絶縁体で囲むことができる。
【０００４】
ＳｉＣ基板を用いて半導体デバイスを形成する場合にも、Ｓｉ基板を用いた半導体デバイスと同様に、アイソレーション領域を設ける必要がある。しかしながら、ＳｉＣはＳｉよりも拡散係数が低いため、深いｐｎ接合を形成することが難しい。そして、浅いｐｎ接合では、寄生バイポーラによる誤点弧を引き起こす可能性があり、過酷な環境下では、特にそのリスクが高くなる。また、ＳｉＣを用いたＳＯＩ基板は研究段階であり、未知な事項が多いため、アイソレーション領域のためにＳＯＩ基板を適用することは、現時点では難しい。
【０００５】
例えば、特許文献１には、アイソレーション領域を形成する方法として、Ｓｉ基板内に形成されたトレンチと、ｐｎ接合分離による分離とを組み合わせた技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１５−１９５４０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＳｉＣ基板を用いて半導体デバイスを形成する場合には、各デバイスをアイソレーション領域によって分離すると共に、トランジスタの特性劣化、および、リーク電流の増加を抑制することで、半導体装置の信頼性を向上させることが望まれる。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
一実施の形態である半導体装置は、炭化珪素からなる第１導電型の半導体基板と、半導体基板上に形成され、且つ、第１導電型とは反対の第２導電型の第１半導体層と、第１半導体層上に形成された第１導電型の第２半導体層と、第２半導体層内および前記第１半導体層内に形成され、且つ、絶縁膜からなる素子分離領域と、を有する。ここで、半導体基板と第１半導体層との間に、第１導電型の第３半導体層が形成されている。
【発明の効果】
【００１１】
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１の半導体装置の要部断面図である。
【図２】実施の形態１の半導体装置の要部断面図である。
【図３】本願発明者らによる計算結果を示すグラフである。
【図４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図５】図４に続く製造工程を示す断面図である。
【図６】図５に続く製造工程を示す断面図である。
【図７】図６に続く製造工程を示す断面図である。
【図８】図７に続く製造工程を示す断面図である。
【図９】実施の形態２の半導体装置の要部断面図である。
【図１０】実施の形態２の半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く製造工程を示す断面図である。
【図１２】図１１に続く製造工程を示す断面図である。
【図１３】実施の形態３の半導体装置の平面図である。
【図１４】実施の形態４の半導体装置の要部断面図である。
【図１５】実施の形態５の半導体装置の要部断面図である。
【図１６】実施の形態６の半導体装置である半導体チップのレイアウトを示す平面図である。
【図１７】実施の形態７の半導体装置である半導体チップを圧力伝送器に搭載した模式図である。
【図１８】検討例の半導体装置の要部断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００１４】
（実施の形態１）
＜本実施の形態の半導体装置の構造＞
図１は、本実施の形態の半導体装置である半導体チップの要部断面図であり、半導体チップに含まれるトランジスタを示す断面図である。本実施の形態では、このようなトランジスタとして、ｐ型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）１０１を例示している。
【００１５】
本実施の形態で使用される半導体基板（基板）１は、炭素および珪素を含む化合物半導体基板であり、具体的には、ｎ型の不純物が導入された炭化珪素（ＳｉＣ）基板である。半導体基板１の不純物濃度は、例えば１×１０１５／ｃｍ３である。半導体基板１は、表面と、表面と反対側の面である裏面とを有し、半導体基板１の裏面には、例えば金膜のような導電性膜からなる裏面電極１４が形成されている。
【００１６】
なお、以降の本実施の形態で、例えば、「半導体基板１上」と記したときには、それは半導体基板１の表面側において上方であることを意味し、「半導体基板１下」と記したときには、それは半導体基板１の裏面側において下方であることを意味する。
【００１７】
半導体基板１上には、ｎ型の不純物が導入された半導体層（エピタキシャル層）５が形成されている。半導体層５の不純物濃度は、例えば１×１０１３／ｃｍ３〜１×１０１８／ｃｍ３である。半導体層５上には、ｐ型の不純物が導入された半導体層（エピタキシャル層）２が形成されている。半導体層２の不純物濃度は、例えば１×１０１８／ｃｍ３〜１×１０２０／ｃｍ３である。半導体層２上には、ｎ型の不純物が導入された半導体層（エピタキシャル層）３が形成されている。半導体層３の不純物濃度は、例えば３×１０１５／ｃｍ３である。半導体層３の一部は、ＭＩＳＦＥＴ１０１のチャネル領域を構成している。
【００１８】
半導体層３の表面に近い領域において、半導体層３内には、ｐ型の不純物が導入された拡散領域６および拡散領域７が形成されている。拡散領域６は、ＭＩＳＦＥＴ１０１のソース領域を構成し、拡散領域７は、ＭＩＳＦＥＴ１０１のドレイン領域を構成している。半導体層３のうち、拡散領域６と拡散領域７とに挟まれた領域が、チャネル領域となる。また、半導体層３内には、ｎ型の不純物が導入され、半導体層３よりも高い不純物濃度を有する拡散領域８が形成されている。拡散領域８は、半導体層３とソース電極１２との接触抵抗を低減させるために設けられ、拡散領域８および半導体層３には、拡散領域６と同じ電圧が印加される。
【００１９】
半導体層３上には、ＭＩＳＦＥＴ１０１のゲート絶縁膜１０が形成され、ゲート絶縁膜１０上には、ＭＩＳＦＥＴ１０１のゲート電極９が形成されている。ゲート絶縁膜１０は、例えば酸化シリコン膜のような絶縁膜であり、ゲート電極９は、例えば多結晶シリコン膜、アルミニウム膜またはタングステン膜のような導電性膜である。
【００２０】
半導体層３内および半導体層２内には、素子分離領域（アイソレーション領域）４が形成されている。素子分離領域４は、半導体層３を貫通し、その底部が半導体層２に達するように形成された溝ＧＲ１内に埋め込まれた、例えば酸化シリコンからなる絶縁膜によって構成されている。すなわち、ゲート電極９、ゲート絶縁膜１０、ソース領域である拡散領域６、ドレイン領域である拡散領域７、および、チャネル領域である半導体層３を含むＭＩＳＦＥＴ１０１は、素子分離領域４およびｐ型の半導体層２によって、他のデバイスから分離されている。
【００２１】
半導体層３上には、ＭＩＳＦＥＴ１０１および素子分離領域４を覆うように、層間絶縁膜１１が形成されている。層間絶縁膜１１には、拡散領域６、拡散領域７および拡散領域８に達する複数のコンタクトホールが形成されている。層間絶縁膜１１上には、ソース電極１２およびドレイン電極１３が形成されている。ソース電極１２は、拡散領域６および拡散領域８に達するコンタクトホール内を埋め込むように形成され、ドレイン電極１３は、拡散領域７に達するコンタクトホール内を埋め込むように形成されている。また、ソース電極１２およびドレイン電極１３は、例えばアルミニウムを主体とした導電性膜である。なお、このような導電性膜は、アルミニウム膜の単層膜であってもよいし、窒化チタン膜のようなバリアメタル膜と、バリアメタル膜上に形成されたアルミニウム膜とを含む積層膜であってもよい。
【００２２】
以上のように説明したＭＩＳＦＥＴ１０１を含む半導体装置の主な特徴は、ｐ型の半導体層２とｎ型の半導体基板１との間に、ｎ型の半導体層５が形成されていることであるが、この特徴の詳細と、その効果とを説明する前に、本願発明者らが検討した検討例の半導体装置について説明する。
【００２３】
＜検討例の半導体装置と、その問題点＞
図１８は、検討例の半導体装置である半導体チップの要部断面図である。なお、以下の説明では、本実施の形態との相違点を主に説明し、本実施の形態と重複する箇所の説明は省略する。
【００２４】
検討例の半導体装置は、ｐ型のＭＩＳＦＥＴ１０３を有する。ＭＩＳＦＥＴ１０３は、本実施の形態のＭＩＳＦＥＴ１０１と同等の構造からなる。しかし、検討例の半導体装置は、ｎ型の半導体層５が形成されていない点で、本実施の形態の半導体装置と異なっている。
【００２５】
検討例においても、ＭＩＳＦＥＴ１０３は、素子分離領域４およびｐ型の半導体層２によって、他のデバイスと分離されている。素子分離領域４が形成されている領域を、ｐ型の不純物領域に置き換えて、ＭＩＳＦＥＴ１０３を他のデバイスと分離しても良いが、上述のように、ＳｉＣはＳｉよりも拡散係数が低いため、厚さ方向において選択的に深いｐ型不純物領域を形成し、深いｐｎ接合を形成することが困難である。そして、浅いｐｎ接合では、寄生バイポーラによる誤点弧を引き起こす可能性があり、更に、ｎ型の半導体層３を薄く形成することになる。
【００２６】
そこで、溝ＧＲ１内に絶縁膜を埋め込んだ構造である素子分離領域４を形成することで、半導体層３の厚さを十分に厚く形成することができる。これは、半導体層２から伸びる空乏層１６が、拡散領域６または拡散領域７へ到達し難くできることを示唆しており、高耐圧化に伴うデバイスの信頼性の向上が期待できる。
【００２７】
しかしながら、この構造は、半導体基板１と半導体層２との間に存在する基底面転位１５、および、その影響について十分に考慮されておらず、ＭＩＳＦＥＴ１０３の特性劣化およびリーク電流の増加を引き起す可能性がある。
【００２８】
以下に、基底面転位１５に関する問題について、詳細に説明する。ＳｉＣからなる半導体層２には多種の欠陥が形成されており、欠陥の多くはバルク基板（半導体基板）１から伝播したものである。ここで、基底面に対して数度傾けた面上に、エピタキシャル成長法によって半導体層２を形成させているため、（０００１）基底面に含まれる基底面転位１５は、電子と正孔との再結合エネルギーに応じて、半導体基板１から半導体層２の表面に向かって成長する。基底面転位１５が成長する際には、ショックレー型積層欠陥が半導体層２中に形成されることが知られており、積層欠陥は、電子と正孔との再結合により促進される。これによって、ＭＩＳＦＥＴ１０３の特性劣化およびリーク電流の増大が引き起こされる。過酷な環境で使用する半導体装置を高信頼化するためには、半導体基板１と半導体層２との界面に流れる少数キャリア電流を低減し、基底面転位１５の成長を抑えることが重要となる。
【００２９】
図１８に示されるように、半導体基板１と半導体層２との界面には基底面転位１５が存在し、この界面を流れる電流は、空乏層１６における生成電流が主となる。電子と正孔との生成および再結合の主な過程は、バンドギャップ内の生成再結合の中心を介した電子および正孔の放出過程である。このため、生成された少数キャリアは、それぞれポテンシャルの低い領域に向かってドリフトしていくが、空乏層１６が半導体基板１および半導体層２を跨っているため、キャリアの輸送過程で、電子と正孔との再結合により基底面転位１５が成長する可能性がある。リーク電流に起因する転位の成長は、大電流を流す縦型バイポーラデバイスに比べて小さいが、ＭＩＳＦＥＴ１０３においては、長期信頼性の観点から、リーク電流に起因する基底面転位１５の成長は無視できない。従って、基底面転位１５の成長の抑制を考慮する必要がある。
【００３０】
＜本実施の形態の半導体装置の主な特徴＞
本実施の形態の半導体装置は、検討例の問題を考慮して発案されたものである。すなわち、本実施の形態においては、ｎ型の半導体基板１とｐ型の半導体層２との間に、バッファ層としてｎ型の半導体層５が形成されている。
【００３１】
図２は、図１の半導体装置の構造に、空乏層１６および基底面転位１５を加えた断面図である。
【００３２】
図２に示されるように、空乏層１６は、ｐ型の半導体層２からｎ型の半導体層３およびｎ型の半導体層５に向かって伸びる。ここで、半導体層５が緩衝材としての役割を担うため、空乏層１６は、半導体基板１と半導体層５との界面に到達しない。このため、生成電流が、その輸送過程で基底面転位１５と再結合するリスクは低く、基底面転位１５の成長を抑制することが可能となる。すなわち、本実施の形態のように半導体層５を形成したことで、空乏層１６と基底面転位１５とを離すことができ、生成電流による基底面転位１５の成長を抑制することができる。言い換えれば、半導体層５の厚さが、ＭＩＳＦＥＴ１０１の動作時において、半導体層２から半導体層５へ伸びる空乏層１６の厚さよりも厚い。従って、ＭＩＳＦＥＴ１０１の特性劣化、および、リーク電流の増加を抑制することができ、半導体装置の信頼性を向上させることができる。
【００３３】
図３は、本願発明者らによる計算結果のグラフを示している。図３の縦軸は、ｐ型の半導体層２からｎ型の半導体層５へ広がる空乏層１６の幅を示し、図３の横軸は、半導体層５の不純物濃度を示している。図３に示される３つのデータ線のうち、実線は、半導体層２の不純物濃度が１×１０１８／ｃｍ３の場合であり、一点鎖線は、半導体層２の不純物濃度が１×１０１９／ｃｍ３の場合であり、二点鎖線は、半導体層２の不純物濃度が１×１０２０／ｃｍ３の場合を示している。なお、ここでは、外部電圧が０Ｖである場合で計算を行っている。
【００３４】
図３に示されるように、半導体層２の不純物濃度の違いによる変化はほぼ無く、各データ線は、それぞれほぼ同じである。このため、図３では、一点鎖線（半導体層２の不純物濃度が１×１０１９／ｃｍ３の場合）を各データ線の代表とし、この一点鎖線を境界として、領域Ａおよび領域Ｂを区別している。領域Ａは、空乏層１６が半導体層５内に留まり、半導体基板１に達しない領域であり、領域Ｂは、空乏層１６が半導体基板１に達してしまう領域である。すなわち、上述のように、基底面転位１５の成長を抑制するためには、領域Ａ内に収まるように、各構成の不純物濃度を設定する必要がある。
【００３５】
例えば、半導体層５の不純物濃度を１×１０１５／ｃｍ３とした場合には、空乏層１６の幅が約２μｍとなるため、半導体層５の厚さは、２μｍより厚くなるように設定する必要がある。
【００３６】
しかしながら、図２に示されるように、基底面転位１５は、半導体基板１と半導体層５との界面付近に多く存在するが、この界面から離れた箇所にも少数の基底面転位１５が存在している場合もある。従って、そのような懸念を考慮して、半導体層５の厚さを厚くすることが好ましい。例えば、本実施の形態では、半導体層５の不純物濃度は１×１０１７／ｃｍ３〜１×１０１８／ｃｍ３の範囲が好適であり、図３に基づくと、半導体層５の厚さは０．２μｍ程度であれば良い。しかし、上記の懸念を考慮して、半導体層５の厚さを３μｍ程度に設定しておくことが好ましい。
【００３７】
＜本実施の形態の半導体装置の製造方法＞
以下に、図４〜図８を用いて、本実施の形態の半導体装置の製造方法を説明する。
【００３８】
まず、図４に示されるように、表面、および、表面と反対の面である裏面を有する半導体基板１を準備する。半導体基板１は、炭素および珪素を化合物半導体基板であり、具体的には、ｎ型の不純物が導入された炭化珪素（ＳｉＣ）基板である。
【００３９】
次に、半導体基板１の表面上に、エピタキシャル成長法によって、ｎ型の半導体層５を形成する。半導体層５をｎ型とするためには、エピタキシャル成長法で使用されるガスに、例えば窒素（Ｎ２）ガスを導入することで達成でき、導入する窒素の量を調整することで、半導体層５の不純物濃度を所望の濃度とすることができる。
【００４０】
なお、以降の説明で、エピタキシャル成長法によって、ｎ型の半導体層を形成する際には、同様の手法を用いることができる。また、エピタキシャル成長法によって、ｐ型の半導体層を形成する際には、エピタキシャル成長法で使用されるガスに、例えばアルミニウム（Ａｌ）ガスを導入することで達成できる。
【００４１】
次に、半導体層５の表面上に、エピタキシャル成長法によって、ｐ型の半導体層２を形成する。次に、半導体層２の表面上に、エピタキシャル成長法によって、ｎ型の半導体層３を形成する。半導体層３の不純物濃度は、半導体層５の不純物濃度よりも低い。
【００４２】
図５は、拡散領域６、拡散領域７および拡散領域８の形成工程を示している。
【００４３】
フォトリソグラフィ技術およびイオン注入法を用いて、半導体層３内に、ｎ型の拡散領域６、ｎ型の拡散領域７およびｐ型の拡散領域８を形成する。拡散領域６および拡散領域７であるｎ型の不純物領域を形成するためのイオンには、例えば窒素が用いられ、拡散領域８であるｐ型の不純物領域を形成するためのイオンには、例えばアルミニウムが用いられる。これらのイオン注入後、例えば１６００℃以上の高温アニールを行うことで、拡散領域６、拡散領域７および拡散領域８に含まれる不純物を活性化させ、拡散領域６、拡散領域７および拡散領域８を結晶化させる。
【００４４】
図６は、溝ＧＲ１および素子分離領域４の形成工程を示している。
【００４５】
まず、フォトリソグラフィ技術およびエッチング法を用いて、半導体層３を貫通し、半導体層２に達する溝ＧＲ１を形成する。次に、溝ＧＲ１内を埋め込むように、半導体層３上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化シリコン膜のような絶縁膜を形成する。次に、この絶縁膜をＣＭＰ(chemical mechanical polishing)法によって研磨することで、溝ＧＲ１内の絶縁膜が残されるように、溝ＧＲ１外に形成されていた絶縁膜を除去する。溝ＧＲ１内に残された絶縁膜が、素子分離領域４となる。なお、ここでは図示はしていないが、平面視において、素子分離領域４は、拡散領域６、拡散領域７および拡散領域８を囲むように形成されている。すなわち、素子分離領域４は、平面視において、ＭＩＳＦＥＴ１０１が形成される領域を囲んでいる。
【００４６】
図７は、ゲート絶縁膜１０およびゲート電極９の形成工程を示している。
【００４７】
まず、半導体層３上に、例えばＣＶＤ法によって、例えば酸化シリコン膜のような絶縁膜を形成する。次に、この絶縁膜上に、例えばＣＶＤ法によって、例えば多結晶シリコン膜、アルミニウム膜またはタングステン膜のような導電性膜を形成する。次に、フォトリソグラフィ技術およびエッチング法を用いて、上記導電性膜および上記絶縁膜を選択的にパターニングすることで、上記導電性膜からなるゲート電極９、および、上記絶縁膜からなるゲート絶縁膜１０を形成する。ゲート絶縁膜１０およびゲート電極９は、ソース領域である拡散領域６とドレイン領域である拡散領域７との間の半導体層３の上部に位置する。以上により、ｐ型のＭＩＳＦＥＴ１０１が形成される。
【００４８】
図８は、層間絶縁膜１１および複数のコンタクトホールの形成工程を示している。
【００４９】
まず、ＭＩＳＦＥＴ１０１を覆うように、例えばＣＶＤ法によって、例えば酸化シリコンからなる層間絶縁膜１１を形成する。次に、フォトリソグラフィ技術およびエッチング法を用いて、層間絶縁膜１１に複数のコンタクトホールを形成する。これらのコンタクトホールは、拡散領域６、拡散領域７および拡散領域８に達するように形成されている。
【００５０】
その後、ソース電極１２、ドレイン電極１３および裏面電極１４を形成することで、図１に示される構造が得られる。
【００５１】
まず、上記複数のコンタクトホール内を埋め込むように、層間絶縁膜１１上に、例えばスパッタリング法によって、例えばアルミニウムを主体とした導電性膜を形成する。このような導電性膜は、アルミニウム膜の単層膜であってもよいし、窒化チタン膜のようなバリアメタル膜と、バリアメタル膜上に形成されたアルミニウム膜とを含む積層膜であってもよい。次に、フォトリソグラフィ技術およびエッチング法を用いて、上記導電性膜をパターニングすることで、ソース電極１２およびドレイン電極１３を形成する。次に、半導体基板１の裏面に、例えばスパッタリング法を用いて、裏面電極１４を形成する。裏面電極１４は、例えば金を含む導電性膜である。
【００５２】
以上により、本実施の形態の半導体装置が製造される。
【００５３】
（実施の形態２）
以下に、図９を用いて、実施の形態２の半導体装置を説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
【００５４】
実施の形態２では、半導体層３および半導体層２を貫通し、半導体層５に達する溝ＧＲ２が形成され、溝ＧＲ２内に導電性膜１７が形成されている。導電性膜１７は、ソース電極１２およびドレイン電極１３と同じ導電性膜であり、アルミニウム膜の単層膜、または、窒化チタン膜のようなバリアメタル膜と、バリアメタル膜上に形成されたアルミニウム膜とを含む積層膜である。なお、導電性膜１７は、ソース電極１２およびドレイン電極１３とは別の導電性膜で構成されていてもよく、例えばタングステン膜のような金属膜であってもよい。
【００５５】
導電性膜１７は、少なくともｐ型の半導体層２とｎ型の半導体層５とに電気的に接続していることが重要である。ここでは、導電性膜１７は、ｎ型の半導体層３、ｐ型の半導体層２およびｎ型の半導体層５に接続している。このような構成とすることで、半導体層２をベースとした寄生バイポーラトランジスタの誤点弧を防止することができる。
【００５６】
ＭＩＳＦＥＴ１０１では、ｎ型の半導体層５をエミッタ、ｐ型の半導体層２をベース、ｎ型の半導体層３をコレクタとしたｎｐｎ寄生トランジスタが形成されている。ここで、半導体層２を流れる電流によって、電圧降下がビルトイン電圧を超えると、ｎｐｎ寄生トランジスタにおいて誤点弧が発生する。特にＳｉＣ基板では、ｐ型の半導体層２の抵抗が数十〜数百ｋΩのように高いことに加え、高温などの過酷な環境では、リーク電流が大きくなるため、ｎｐｎ寄生トランジスタの動作リスクが高くなる。そこで、実施の形態２では、ベースとなる半導体層２と、エミッタとなる半導体層５とを導電性膜１７によって短絡することで、電圧降下による誤点弧の発生を防止することができる。
【００５７】
更に、ｐ型の半導体層２とｎ型の半導体層５とを短絡することで、半導体層２から伸びる空乏層１６の幅を抑制できる。これは、生成電流が低減することになるため、基底面転位１５の成長リスクを更に抑制することが可能となる。
【００５８】
また、導電性膜１７には、ＭＩＳＦＥＴ１０１に印加される電圧のうち、最も低い電圧が印加されることが望ましい。実施の形態２では、このような電圧は、例えばＧＮＤ電圧（０Ｖ）である。これは、ｐ型の半導体層２とｎ型の半導体層３との間に形成されたダイオードをオフにするためである。
【００５９】
＜実施の形態２の半導体装置の製造方法＞
以下に、図１０〜図１２を用いて、実施の形態２の半導体装置の製造方法を説明する。実施の形態２の製造方法は、実施の形態１で説明した図７の工程までは、実施の形態１の製造方法と同様である。
【００６０】
図１０は、図７に続く製造工程を示しており、溝ＧＲ２の形成工程を示している。
【００６１】
フォトリソグラフィ技術およびエッチング法を用いて、半導体層３、半導体層２および半導体層５を順次エッチングすることで、半導体層３および半導体層２を貫通し、半導体層５に達する溝ＧＲ２を形成する。
【００６２】
図１１は、層間絶縁膜１１の形成工程を示している。
【００６３】
まず、ＭＩＳＦＥＴ１０１を覆うように、例えばＣＶＤ法によって、例えば酸化シリコンからなる層間絶縁膜１１を形成する。ここで、溝ＧＲ２内は、層間絶縁膜１１によって埋め込まれる。
【００６４】
図１２は、複数のコンタクトホールの形成工程、および、溝ＧＲ２内の層間絶縁膜１１の除去工程を示している。
【００６５】
フォトリソグラフィ技術およびエッチング法を用いて、層間絶縁膜１１に複数のコンタクトホールを形成する。これらのコンタクトホールは、拡散領域６、拡散領域７および拡散領域８に達するように形成されている。この時、溝ＧＲ２内の層間絶縁膜１１も同時にエッチングされ、溝ＧＲ２の側面および底面が露出する。
【００６６】
その後、ソース電極１２、ドレイン電極１３および導電性膜１７を形成することで、図９に示される半導体装置が製造される。
【００６７】
まず、上記複数のコンタクトホール内および溝ＧＲ２内を埋め込むように、層間絶縁膜１１上に、例えばスパッタリング法によって、例えばアルミニウムを主体とした導電性膜を形成する。このような導電性膜は、アルミニウム膜の単層膜であってもよいし、窒化チタン膜のようなバリアメタル膜と、バリアメタル膜上に形成されたアルミニウム膜とを含む積層膜であってもよい。次に、フォトリソグラフィ技術およびエッチング法を用いて、上記導電性膜をパターニングすることで、ソース電極１２、ドレイン電極１３および導電性膜１７を形成する。このように、導電性膜１７をソース電極１２およびドレイン電極１３と同じ工程で形成することで、製造工程の簡略化を図ることができる。
【００６８】
また、導電性膜１７をソース電極１２およびドレイン電極１３とは別工程で形成する場合には、ソース電極１２およびドレイン電極１３の形成後または形成前に、溝ＧＲ２内を埋め込むように導電性膜を形成し、その後、この導電性膜をパターニングする。これにより、溝ＧＲ２内に選択的に導電性膜１７を形成することができる。この場合には、導電性膜１７をソース電極１２およびドレイン電極１３とは別の導電性膜によって形成することができ、例えば、導電性膜１７をタングステン膜のような金属膜によって形成することができる。
【００６９】
（実施の形態３）
以下に、図１３を用いて、実施の形態３の半導体装置を説明する。図１３は、実施の形態３の半導体装置である半導体チップＣＨＰ１の平面図を示している。なお、以下の説明では、実施の形態２との相違点を主に説明する。また、実施の形態２で説明した図９の構造は、図１３に示されるＡ−Ａ線に沿った断面図に対応している。また、図１２は平面図であるが、図面を見易くするため、素子分離領域４および導電性膜１７にハッチングを付している。
【００７０】
図１３に示されるように、実施の形態３の半導体チップＣＨＰ１は、隣接する２つのＭＩＳＦＥＴ１０１を有する。各ＭＩＳＦＥＴ１０１は、平面視において素子分離領域４によって囲まれており、素子分離領域４は、平面視において導電性膜１７によって囲まれている。そして、導電性膜１７は、２つの素子分離領域４に挟まれた構成となっている。すなわち、２つのＭＩＳＦＥＴ１０１の間には、素子分離領域４、導電性膜１７および素子分離領域４が形成されている。また、導電性膜１７は、半導体チップＣＨＰ１の端部と、素子分離領域４との間にも形成されている。
【００７１】
このような構成にすることで、素子分離と、ｎｐｎ寄生バイポーラに起因する誤点弧の防止とを両立することができる。
【００７２】
（実施の形態４）
以下に、図１４を用いて、実施の形態４の半導体装置を説明する。図１４は、実施の形態４の半導体装置の要部断面図を示している。なお、以下の説明では、実施の形態１との相違点を主に説明する。
【００７３】
実施の形態４では、ｐ型の半導体層２とｎ型の半導体層３との間に、半導体層３よりも高い不純物濃度であり、半導体層２よりも低い不純物濃度を有するｎ型の半導体層１８が設けられている。半導体層１８の不純物濃度は、例えば１×１０１６／ｃｍ３〜１×１０１８／ｃｍ３である。このような半導体層１８を設けたことで、ｐ型の半導体層２からｎ型の半導体層３へ伸びる空乏層の伸びを抑制できるため、ソース領域である拡散領域６と、ドレイン領域である拡散領域７との間において、パンチスルーを防止することができる。
【００７４】
また、このようなｎ型の半導体層１８は、図４の工程時に、半導体層２上に、エピタキシャル成長法を用いることで形成できる。半導体層１８の形成後、半導体層１８上に、半導体層３が形成される。
【００７５】
また、実施の形態４に開示した技術を、実施の形態２および実施の形態３の半導体装置に適用することもできる。
【００７６】
（実施の形態５）
以下に、図１５を用いて、実施の形態５の半導体装置を説明する。図１５は、実施の形態５の半導体装置の要部断面図を示している。なお、以下の説明では、実施の形態１との相違点を主に説明する。
【００７７】
実施の形態５では、絶縁膜からなる素子分離領域４内に、導電性膜１９が形成されている。導電性膜１９と半導体層３との間、および、導電性膜１９と半導体層２との間には、素子分離領域４を構成する絶縁膜が形成されている。従って、導電性膜１９は、半導体層３および半導体層２と絶縁されている。
【００７８】
このような構造を得るためには、溝ＧＲ１の側面上および底面上に絶縁膜（素子分離領域４）を形成した後、この絶縁膜上に、溝ＧＲ１内を埋め込むように、例えばＣＶＤ法によって、例えば多結晶シリコンからなる導電性膜１９を形成する。導電性膜１９の被覆性は、素子分離領域４となる絶縁膜の被覆性よりも高い。従って、このように素子分離領域４内に、導電性膜１９を形成することで、溝ＧＲ２内にボイドが形成されるような、埋め込み不良を低減することができる。
【００７９】
また、このような埋め込み不良を低減する目的であれば、導電性膜１９は、各電極などと接続させず、浮遊電位としても良い。しかしながら、実施の形態２および実施の形態３で説明した導電性膜１７を適用し、導電性膜１９には、導電性膜１７と同じ電圧を印加することで、高い放射線環境において、信頼性のより高い半導体装置とすることができる。
【００８０】
例えば、高い放射線環境下では、絶縁膜からなる素子分離領域４に正孔電子対が発生し、移動度の低い正孔が絶縁膜中に蓄積される場合がある。そうすると、素子分離領域４の近辺でチャネルが形成され、ＭＩＳＦＥＴ１０１の閾値電圧を変動させ、リーク電流が発生する恐れがある。この時、導電性膜１９と導電性膜１７とが同電位であれば、正孔と電子とを再結合させることができるので、ＭＩＳＦＥＴ１０１の動作を安定させることができる。すなわち、絶縁膜である素子分離領域４中に蓄積される電荷を低減することができ、リーク電流の発生を防止することができる。従って、半導体装置の信頼性をより向上させることができる。
【００８１】
また、実施の形態５に開示した技術は、実施の形態１〜３の半導体装置だけでなく、実施の形態４の半導体装置にも適用することもできる。
【００８２】
（実施の形態６）
以下に、図１６を用いて、実施の形態６の半導体装置を説明する。図１６は、実施の形態６の半導体装置である半導体チップＣＨＰ２の平面図を示している。なお、以下の説明では、実施の形態１との相違点を主に説明する。
【００８３】
実施の形態６の半導体チップＣＨＰ２は、複数のｐ型のＭＩＳＦＥＴ１０１と、複数のｎ型のＭＩＳＦＥＴ１０２と、複数のパッド電極ＰＡＤとを有する。
【００８４】
ｐ型のＭＩＳＦＥＴ１０１は、例えば実施の形態１で説明したＭＩＳＦＥＴ１０１であり、ｎ型のＭＩＳＦＥＴ１０２は、ＭＩＳＦＥＴ１０１の各構成の導電型を反対にした素子である。パッド電極ＰＡＤは、例えばアルミニウム膜のような導電性膜であり、例えばボンディングワイヤによって、半導体チップＣＨＰ２と、半導体チップＣＨＰ２の外部のデバイスなどとを電気的に接続するために設けられている。
【００８５】
このような複数のｐ型のＭＩＳＦＥＴ１０１の一部または全部に、実施の形態１で説明した特徴を適用することができる。同様に、複数のｎ型のＭＩＳＦＥＴ１０２の一部または全部に、実施の形態１で説明した特徴を適用することができる。
【００８６】
また、実施の形態６に開示した技術を、実施の形態２〜５の半導体装置に適用することもできる。
【００８７】
（実施の形態７）
実施の形態７では、前述の各実施の形態で説明した半導体装置（半導体チップ）を、圧力伝送器２０１に搭載した例を説明する。
【００８８】
図１７は、圧力伝送器２０１の模式図である。図１７には、上述の各実施の形態で開示した半導体装置のうち、例えば実施の形態６で説明したような半導体チップＣＨＰ２を複数用意し、圧力伝送器２０１に複数の半導体チップＣＨＰ２を搭載した場合が示されている。
【００８９】
図１７に示されるように、圧力伝送器２０１は、プリント基板ＰＳを有し、プリント基板上に複数の半導体チップＣＨＰ２が搭載されている。プリント基板ＰＳには、複数の配線が形成されており、このような複数の配線と、半導体チップＣＨＰ２のパッド電極ＰＡＤとは、ボンディングワイヤおよびリードフレームなどを介して、電気的に接続されている。
【００９０】
圧力伝送器２０１は、例えば気体、液体または蒸気の圧力を測定する機構を含む。測定された圧力信号は、半導体チップＣＨＰ２を介して増幅され、増幅された圧力信号は、圧力伝送器２０１の外部へと出力される。このように、半導体チップＣＨＰ２のような本願で開示した半導体装置を適用することで、過酷な環境において優れた耐性を有する圧力伝送器２０１を創出することが可能となる。
【００９１】
以上、本願発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００９２】
例えば、前述の各実施の形態では、ソース電極１２と拡散領域６との間、および、ドレイン電極１３と拡散領域７との間にシリサイド層が設けられていない場合を例示した。しかし、これらの箇所における接触抵抗を低減させるため、これらの箇所にシリサイド層が形成されていてもよい。また、実施の形態２で説明した導電性膜１７層と、各半導体層（半導体層２、半導体層３、半導体層５）との間にも、シリサイド層が形成されていてもよい。このようなシリサイド層は、例えばニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ２）またはチタンシリサイド（ＴｉＳｉ２）からなる。
【符号の説明】
【００９３】
１    ｎ型の半導体基板
２    ｐ型の半導体層
３    ｎ型の半導体層
４    素子分離領域
５    ｎ型の半導体層
６    ｎ型の拡散領域
７    ｎ型の拡散領域
８    ｐ型の拡散領域
９    ゲート電極
１０    ゲート絶縁膜
１１    層間絶縁膜
１２    ソース電極
１３    ドレイン電極
１４    裏面電極
１５    基底面転位
１６    空乏層
１７    導電性膜
１８    ｎ型の半導体層
１９    導電性膜
１０１    ｐ型のＭＩＳＦＥＴ
１０２    ｎ型のＭＩＳＦＥＴ
１０３    ｐ型のＭＩＳＦＥＴ
２０１    圧力伝送器
ＣＨＰ１、ＣＨＰ２    半導体チップ
ＧＲ１、ＧＲ２    溝
ＰＡＤ    パッド電極
ＰＳ    プリント基板
【図１】
2020031131.tif 000003
【図２】
2020031131.tif 000004
【図３】
2020031131.tif 000005
【図４】
2020031131.tif 000006
【図５】
2020031131.tif 000007
【図６】
2020031131.tif 000008
【図７】
2020031131.tif 000009
【図８】
2020031131.tif 000010
【図９】
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【図１０】
2020031131.tif 000012
【図１１】
2020031131.tif 000013
【図１２】
2020031131.tif 000014
【図１３】
2020031131.tif 000015
【図１４】
2020031131.tif 000016
【図１５】
2020031131.tif 000017
【図１６】
2020031131.tif 000018
【図１７】
2020031131.tif 000019
【図１８】
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