(57)【要約】【課題】回路構造及び動作制御を簡素化することができる位相同期回路を提供する。【解決手段】位相同期回路１は、リファレンスクロック入力信号とフィードバック信号との位相差を検出する位相比較器２と、位相差に基づいて発振器制御信号を生成する発振器制御手段（ループフィルタ３）と、発振器制御信号に基づいて出力信号の周波数を制御する電圧制御発振器４と、出力信号に同期して動作するカウンタ５１、５２を有し、カウンタ５１、５２のカウント値が逓倍率制御信号と等しくなったときにフィードバック信号を出力する制御ロジック回路５と、を備えている。【選択図】図１
2020036203.tif 000002
【特許請求の範囲】
【請求項１】
リファレンスクロック入力信号とフィードバック信号との位相差を検出する位相比較器と、
前記位相差に基づいて発振器制御信号を生成する発振器制御手段と、
前記発振器制御信号に基づいて出力信号の周波数を制御する電圧制御発振器と、
前記出力信号に同期して動作するカウンタを有し、当該カウンタのカウント値が逓倍率制御信号と等しくなったときに前記フィードバック信号を出力する制御ロジック回路と、
を備えた位相同期回路。
【請求項２】
前記制御ロジック回路は、
前記電圧制御発振器の動作を待機状態として、前記リファレンスクロック入力信号の位相と前記フィードバック信号の位相とを合わせる制御を行う
請求項１に記載の位相同期回路。
【請求項３】
前記カウンタは第１カウンタ及び第２カウンタを備え、
前記制御ロジック回路は、
前記出力信号と制御信号とに基づいて前記第１カウンタ、前記第２カウンタのいずれかを選択する論理ゲートと、
前記リファレンスクロック入力信号又はフィードバック信号をカウントする前記第１カウンタ及び前記第２カウンタと、
前記第１カウンタ又は前記第２カウンタのカウント値と前記逓倍率制御信号とを比較する第１コンパレータ及び第２コンパレータと、
前記第１コンパレータ、前記第２コンパレータのいずれかの比較結果を選択するマルチプレクサと、
当該マルチプレクサの比較結果と前記出力信号とに基づいて前記フィードバック信号を出力するデータラッチ回路と、
を含んで構成される請求項１又は請求項２に記載の位相同期回路。
【請求項４】
前記発振器制御手段は、
抵抗及び容量を含んで構成され、前記抵抗と前記容量との中間の接続部に前記発振器制御信号としての出力を有する時定数回路と、
前記容量へのチャージ又は前記容量からのディスチャージが可能とされるチャージポンプと、
を有するループフィルタにより構成されている
請求項１〜請求項３のいずれか１項に記載の位相同期回路。
【請求項５】
前記発振器制御手段は、
前記位相差に基づいて前記電圧制御発振器へコード値を前記発振器制御信号として出力するアップダウンカウンタを含んで構成され、
前記電圧制御発振器は、
デジタル電圧制御発振器を含んで構成されている
請求項１〜請求項３のいずれか１項に記載の位相同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期回路（又は周波数負帰還回路（PLL：Phase-Locked Loop））回路に関する。
【背景技術】
【０００２】
特許文献１には低ノイズ及び低電力ループフィルタを備えた面積効率が良いPLL回路が開示されている。PLL回路は、位相比較器（PFD：Phase Frequency Detector）、チャージポンプ（Charge Pump）、ループフィルタ（Loop Filter）、電圧制御発振器（VCO：Voltage Controlled Oscillator）及び周波数分周器（Frequency Divider）を備えている。
【０００３】
ところで、前述のPLL回路では、ループフィルタが、複数のスイッチと複数のキャパシタとを組み合わせたスイッチドキャパシタを用いて構築されている。PLL回路を安定させるループフィルタを実現するために、複数のキャパシタのスイッチング動作が行われる。
このため、ループフィルタを含めてPLL回路の構造が複雑になるばかりか、PLL回路の動作制御が複雑になるので、改善の余地があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１４／０２６６３４３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記の事実を考慮し、回路構造並びに動作制御を簡素化することができる位相同期回路を提供する。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明の一実施態様に係る位相同期回路は、リファレンスクロック入力信号とフィードバック信号との位相差を検出する位相比較器と、位相差に基づいて発振器制御信号を生成する発振器制御手段と、発振器制御信号に基づいて出力信号の周波数を制御する電圧制御発振器と、出力信号に同期して動作するカウンタを有し、カウンタのカウント値が逓倍率制御信号と等しくなったときにフィードバック信号を出力する制御ロジック回路と、を備えている。
【発明の効果】
【０００７】
本発明によれば、回路構造及び動作制御を簡素化することができる位相同期回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施の形態に係る位相同期回路のブロック構成図である。
【図２】図１に示される位相同期回路の制御ロジック回路のブロック構成図である。
【図３】図１に示される位相同期回路の回路動作を説明するフローチャートである。
【図４】図３に示される位相同期回路の回路動作を説明するサブフローチャートである。
【図５】（Ａ）〜（Ｄ）は第１実施の形態に係る位相同期回路のリファレンスクロック入力信号の位相及び位相同期回路の電圧制御発振器の出力信号の位相の時間経過に伴う変化を示す図であり、（Ａ）は０〜１周期の期間における位相の変化を示す図、（Ｂ）は１周期〜２周期の期間における位相の変化を示す図、（Ｃ）は２周期〜３周期の期間における位相の変化を示す図、（Ｄ）は３〜４周期の期間における位相の変化を示す図である。
【図６】本発明の第２実施の形態に係る位相同期回路のブロック構成図である。
【図７】図６に示される位相同期回路の回路動作を説明するフローチャートである。
【図８】図７に示される位相同期回路の回路動作を説明するサブフローチャートである。
【発明を実施するための形態】
【０００９】
［第１実施の形態］
以下、図１〜図５を用いて、本発明の第１実施の形態に係る位相同期回路について説明する。なお、図面に記載される記号であって、図面ではアンダーバーが付されていても、実施の形態の説明ではアンダーバーの記載は省略されている。
【００１０】
（位相同期回路１の回路構成）
図１に示されるように、本実施の形態に係る位相同期回路（PLL回路）１は、位相比較器（PFD）２と、ループフィルタ（LF）３と、電圧制御発振器（VCO）４と、制御ロジック回路（Control Logic）５とを含んで構成されている。
【００１１】
位相比較器２では、リファレンスクロック入力信号Ckinと、制御ロジック回路５から出力されるフィードバック信号Sig ckoutとの位相差が検出される。後者のフィードバック信号Sig ckoutは、電圧制御発振器４の出力信号（VCO出力信号）Ckoutを制御ロジック回路５に通して得られる信号である。
【００１２】
ループフィルタ３は発振器制御手段として構成されている。ここでは、ループフィルタ３は、チャージポンプ（CP：Charge Pump）３１と、抵抗（R）３１と、容量（C）３２とを含み、簡素化された回路構造により構成されている。詳しく説明すると、チャージポンプ３０は、電源Vccと基準電源Vssとの間に直列に接続されたスイッチング素子３０１及び３０２により構成されている。
ここで、スイッチング素子３０１にはｐチャネル導電型の絶縁ゲート電界効果トランジスタ（IGFET：Insulated Gate Field Effect Transistor ）が使用されている。スイッチング素子３０２にはｎチャネル導電型のIGFETが使用されている。なお、IGFETはMOSFET（Metal Oxide Semiconductor FET）、MISFET（Metal Insulator Semiconductor FET）の双方を含む意味において使用されている。
スイッチング素子３０１の一方の主電極（ソース電極）が電源Vccに接続され、他方の主電極（ドレイン電極）がスイッチング素子３０２の一方の主電極（ドレイン電極）に接続されている。スイッチング素子３０１の制御電極（ゲート電極）には位相比較器２から出力される制御信号Sig allonが入力される。一方、スイッチング素子３０２の他方の主電極（ソース電極）は基準電源Vssに接続され、制御電極には位相比較器２から出力される制御信号Sig vcoが入力される。
抵抗３１の一端はスイッチング素子３０１の他方の主電極及びスイッチング素子３０２の一方の主電極に接続され、抵抗３１の他端は電圧制御発振器４の入力に接続されている。容量３２の一方の電極は抵抗３１の他端と電圧制御発振器４の入力との中間に接続され、容量３２の他方の電極は基準電源Vssに接続されている。ここで、容量３２の一方の電極と抵抗３１の他端との中間接続部はループフィルタ３の出力（ノード）Vbとされている。
【００１３】
ループフィルタ３では、容量３２をチャージ又はディスチャージすることによって、出力Vbが制御されている。ループフィルタ３において、容量３２のチャージ又はディスチャージは、スイッチング素子３０１及びスイッチング素子３０２のオン、オフ制御により選択される。容量３２のチャージ量は、スイッチング素子３０１のオン期間と、抵抗３１と容量３２との時定数回路により決定される。これにより、出力Vbには、電圧制御発振器４の周波数を制御する発振器制御信号を発生させることができる。
【００１４】
電圧制御発振器４では、ループフィルタ３の出力Vbが入力され、VCO出力信号Ckoutの周波数が制御されている。電圧制御発振器４の有効（Enable）か無効（Disable）かの選択は、位相比較器２から出力される制御信号Sig vcoにより行われる。
【００１５】
制御ロジック回路５は複数の第１カウンタとしてのカウンタ（Counter 1）５１及び第２カウンタとしてのカウンタ（Counter 2）５２を含んで構成されている。本実施の形態では、２個のカウンタ５１及びカウンタ５２が制御ロジック回路５に組み込まれている。制御ロジック回路５は、電圧制御発振器４から出力されるVCO出力信号Ckoutに同期してカウンタ５１、カウンタ５２を動作させる。カウンタ５１、カウンタ５２のカウント値が逓倍率制御信号Mp<x:0>と等しくなったときに、制御ロジック回路５から位相比較器２へフィードバック信号Sig ckoutが出力される。
また、制御ロジック回路５は、制御信号Sig logicを用い、使用するカウンタ５１又はカウンタ５２が選択される。制御信号Sig logicは制御信号Sig allon及び制御信号Sig selが含まれている。
【００１６】
制御ロジック回路５は、図２に示されるように、複数の論理ゲート５０１〜５０６と、複数のカウンタ５１及びカウンタ５２と、複数の第１コンパレータとしてのコンパレータ（Comparator 1）５３及び第２コンパレータとしてのコンパレータ（Comparator 2）５４と、マルチプレクサ（MUX）５５と、データラッチ回路（D-Latch）５６とを含んで構成されている。
【００１７】
論理ゲート５０１〜論理ゲート５０６は、VCO出力信号Ckoutと、制御信号Sig sel、制御信号Sig allon又はフィードバック信号Sig ckoutとに基づいて、カウンタ５１かカウンタ５２を選択する。
詳しく説明すると、論理ゲート５０１の一方の入力端子には制御信号Sig selが入力され、他方の入力端子には制御信号Sig allonが入力される。論理ゲート５０１の出力端子は論理ゲート５０５の他方の入力端子に接続されている。
論理ゲート５０２の一方の入力端子には制御信号Sig allonが入力され、他方の入力端子には制御信号Sig selが入力される。論理ゲート５０２の出力端子は論理ゲート５０６の他方の入力端子に接続されている。
論理ゲート５０３の一方の入力端子には制御信号Sig selが入力され、他方の入力端子にはデータラッチ回路５６の出力端子が接続されている。論理ゲート５０３の出力端子はカウンタ５１の入力端子に接続されている。
論理ゲート５０４の一方の入力端子には制御信号Sig selが入力され、他方の入力端子にはデータラッチ回路５６の出力端子が接続されている。論理ゲート５０４の出力端子はカウンタ５２の入力端子に接続されている。
論理ゲート５０５の一方の入力端子は、電圧制御発振器４の出力端子に接続され、電圧制御発振器４から出力されるVCO出力信号Ckoutを入力する。論理ゲート５０５の出力端子はカウンタ５１の入力端子に接続されている。
論理ゲート５０６の一方の入力端子は、論理ゲート５０５と同様に、電圧制御発振器４の出力端子に接続され、電圧制御発振器４から出力されるVCO出力信号Ckoutを入力する。論理ゲート５０６の出力端子はカウンタ５２の入力端子に接続されている。
【００１８】
カウンタ５１の入力端子は論理ゲート５０３、論理ゲート５０５のそれぞれの出力端子に接続されている。カウンタ５１の出力端子はコンパレータ５３の入力端子に接続されている。
一方、カウンタ５２の入力端子は論理ゲート５０４、論理ゲート５０６のそれぞれの出力端子に接続されている。カウンタ５２の出力端子はコンパレータ５４の入力端子に接続されている。
【００１９】
コンパレータ５３の一方の入力端子はカウンタ５１の出力端子に接続され、他方の入力端子には逓倍率制御信号Mp<x:0>が入力される。コンパレータ５３の出力端子はマルチプレクサ５５の一方の入力端子に接続されている。
コンパレータ５４の一方の入力端子はカウンタ５２の出力端子に接続され、他方の入力端子には、コンパレータ５３と同様に、逓倍率制御信号Mp<x:0>が入力される。コンパレータ５３の出力端子はマルチプレクサ５５の他方の入力端子に接続されている。
【００２０】
マルチプレクサ５５の入力端子はコンパレータ５３、コンパレータ５４のそれぞれの出力端子に接続され、マルチプレクサ５５には選択信号としての制御信号Sig selが入力される。マルチプレクサ５５の出力端子はデータラッチ回路５６の一方の入力端子に接続されている。
【００２１】
データラッチ回路５６の一方の入力端子はマルチプレクサ５５の出力端子に接続され、他方の入力端子には電圧制御発振器４から出力されるVCO出力信号Ckoutの反転信号が入力される。データラッチ回路５６の出力端子からはフィードバック信号Sig ckoutが出力される。
【００２２】
（位相同期回路１の回路動作）
本実施の形態に係る位相同期回路１の回路動作は、図３及び図４に示す通りである。
まず最初に、位相同期回路１の回路動作が開始されると、位相同期回路１は、リファレンスクロック入力信号Ckin又はVCO出力信号Ckoutが立ち上がるまで待機する。
【００２３】
図３に示されるように、リファレンスクロック入力信号Ckinが立ち上がる（Ｓ１）と、制御信号Sig vcoの状態、つまりフィードバック信号Sig ckoutが既に立ち上がっている（制御信号Sig vco=「１」）か否か（制御信号Sig vco＝「０」）が判定される（Ｓ２）。制御信号Sig vcoが「０」のとき、制御信号Sig allonが「１」に立ち上がる（Ｓ３）。これにより、図１に示されるループフィルタ３のチャージポンプ３０がチャージ状態とされ（Ｓ４）、出力Vbが上昇する。つまり、ループフィルタ３では、チャージポンプ３０のスイッチング素子３０１がオン状態となり、抵抗３１を通して容量３２がチャージされることにより、出力Vb（のノード電圧）を上昇させることができる。
【００２４】
ここで、図１及び図２に示される制御ロジック回路５のすべてのカウンタ５１及びカウンタ５２が有効（Enable）とされる（Ｓ５）。これにより、制御信号Sig allonが立ち上がってから制御信号Sig vcoが立ち上がるまでの時間がカウンタ５１及びカウンタ５２に保持される。そして、ステップＳ２に戻る。
【００２５】
一方、ステップＳ２において、制御信号Sig vcoが「１」になると、制御信号Sig selが反転し、制御信号Sig vco及び制御信号Sig allonが「０」にリセットされる（Ｓ６）。これにより、処理が完了する。
また、リファレンスクロック入力信号Ckinが立ち上がる前に制御信号Sig vcoが「１」に立ち上がった場合、制御信号Sig selが反転し、制御信号Sig vco及び制御信号Sig allonが「０」にリセットされ、処理が完了する。
【００２６】
また、リファレンスクロック入力信号Ckinではなく、VCO出力信号Ckoutが立ち上がると、図３に示されるフローチャートから図４に示されるサブフローチャートへ移行する（Ｓ１０）。図４に示されるように、VCO出力信号Ckoutが立ち上がる（Ｓ１０１）と、制御信号Sig allonの状態、つまりリファレンスクロック入力信号Ckinが既に立ち上がっている（制御信号Sig allon=「１」）か否か（制御信号Sig allon=「０」）が判定される（１０２Ｓ）。
【００２７】
制御信号Sig allonが「０」又は「１」のとき、カウンタ５１又はカウンタ５２に「＋１」がカウントされる（Ｓ１０３）。カウンタ５１、カウンタ５２のいずれかへのカウントは制御信号Sig selの状態による。制御信号Sig selが「０」のときには、カウンタ５１に「＋１」がカウントされる（Ｓ１０４）。また、制御信号Sig selが「１」のときには、カウンタ５２に「＋１」がカウントされる（Ｓ１０９）。
ステップＳ１０４においてカウンタ５１にカウントされたカウント値は、逓倍率制御信号Mp<x:0>に対して比較される（Ｓ１０５）。カウント値が逓倍率制御信号Mp<x:0>よりも低いとき、ステップＳ１０１へ戻る。一方、カウント値が逓倍率制御信号Mp<x:0>と等しくなったとき及びそれ以上のとき、フィードバック信号Sig ckoutが立ち上がり、更に制御信号Sig selにより選択されたカウンタ５１がリセットされる（Ｓ１０６）。
リセット後、制御信号Sig ckout は「０」に立ち下がる（Ｓ１１２）。
また、ステップＳ１０９においてカウンタ５２にカウントされたカウント値は、逓倍率制御信号Mp<x:0>に対して比較される（Ｓ１１０）。ステップＳ１０５と同様に、カウント値が逓倍率制御信号Mp<x:0>よりも低いとき、ステップＳ１０１へ戻る。一方、カウント値が逓倍率制御信号Mp<x:0>と等しくなったとき及びそれ以上のとき、フィードバック信号Sig ckoutが立ち上がり、更に制御信号Sig selにより選択されたカウンタ５２がリセットされる（Ｓ１１１）。
リセット後、制御信号Sig ckout は「０」に立ち下がる（Ｓ１１２）。
【００２８】
図４に示されるサブフローチャートを抜けると、図３に示されるように、制御信号Sig allonの状態が判定される（Ｓ１１）。
制御信号Sig allonが「０」のとき、制御信号Sig vcoが「１」に立ち上がり、図１に示されるループフィルタ３において、チャージポンプ３０がディスチャージ状態とされ（Ｓ１３）、出力Vbが下降する。つまり、ループフィルタ３では、チャージポンプ３０のスイッチング素子３０２がオン状態となり、容量３２から抵抗３１を通してディスチャージされることにより、出力Vb（のノード電圧）を下降させることができる。
【００２９】
ここで、図１及び図２に示される電圧制御発振器４が無効（Disable）とされる（Ｓ１４）。これにより、リファレンスクロック入力信号Ckinが立ち上がるまでの期間、電圧制御発振器４の動作が待機状態と、VCO出力信号Ckoutの位相は進まない。
そして、ステップＳ１１に戻り、制御信号Sig allonが「1」になると、制御信号Sig selが反転し、制御信号Sig vco及び制御信号Sig allonが「０」にリセットされる（Ｓ６）。これにより、処理が完了する。
【００３０】
また、図４に示されるサブフローチャートのステップＳ１０２において、制御信号Sig ckoutが立ち上がる前に、制御信号Sig allonが「１」に立ち上がるとき、制御信号Sig selにより選択及び非選択の両方のカウンタ５１及びカウンタ５２にVCO出力信号Ckoutの立ち上がりにより「＋１」がカウントされる（Ｓ１０７）。この後、フィードバック信号Sig ckoutが立ち上がると、制御信号Sig selにより選択されたカウンタ５２がリセットされる（Ｓ１１１）。非選択されたカウンタ５１は現状のカウンタ値を維持する。
リセット後、フィードバック信号Sig ckout は「０」に立ち下がる（Ｓ１１２）。これにより、制御信号Sig_selにより非選択とされたカウンタ５１において、リファレンスクロック入力信号Ckinが立ち上がってからフィードバック信号Sig_ckoutが立ち上がるまでの期間（カウント値）を保持させることができる。
そして、図３に示されるフローチャートのステップＳ６において、制御信号Sig selが反転し、制御信号Sig vco及び制御信号Sig allonが「０」にリセットされる。これにより、処理が完了する。
【００３１】
以上が位相同期回路１の一連の回路動作である。この回路動作は、１つの処理の完了直後に、繰り返し行われる。つまり、位相同期回路１では、１つの処理が１周期Tfとされ、この処理が繰り返し行われる。
【００３２】
図５（Ａ）〜図５（Ｄ）には、位相同期回路１において、リファレンスクロック入力信号Ckinの位相θin及びVCO出力信号Ckoutの位相θoutの時間経過に伴う変化が示されている。
【００３３】
図５（Ａ）には、０〜１周期Tfの期間の時間経過に伴う位相の変化が示されている。位相θin及び位相θoutの双方が０度の位置から処理が開始される（ａ）。この処理が開始されると、位相θin及び位相θoutが回り始め、一定時間の経過後にフィードバック信号Sig ckoutが立ち上がる（ｂ）。このとき、位相θinは１３５度であり、位相θoutはおおよそ０度である。この状態は、位相θoutが位相θinよりも２４５度進んでいることになる。
また、このような位相ずれはVCO出力信号Ckoutの周波数を遅くすることにより補正され、この補正は図５（Ｂ）に示される次の１周期Tf〜２周期Tfの期間に反映される。
図５（Ａ）に戻って、フィードバック信号Sig ckoutが立ち上がってからある一定時間の経過後にリファレンスクロック入力信号Ckinが立ち上がる（ｃ）。このとき、位相θin及び位相θoutの双方が０度になる。ここで、フィードバック信号Sig ckoutが立ち上がってからリファレンスクロック入力信号Ckinが立ち上がるまでの間、位相θoutが進まない（ｄ）。
本実施の形態に係る位相同期回路１では、フィードバック信号Sig ckoutがリファレンスクロック入力信号Ckinよりも先に立ち上がると、電圧制御発振器４が無効（Disable）状態となる。このため、位相θoutは０度に固定される。但し、電圧制御発振器４が無効状態とされるので、電圧制御発振器４からVCO出力信号Ckout は出力されず、電圧制御発振器４は待機状態（又は停止状態）とされる。
【００３４】
図５（Ｂ）には、１周期Tf〜２周期Tfの期間の時間経過に伴う位相の変化が示されている。位相θin及び位相θoutの双方が０度の位置から処理が開始される（ａ）。この処理が開始されると、位相θin及び位相θoutが回り始め、一定時間の経過後にリファレンスクロック入力信号Ckinが立ち上がる（ｂ）。このとき、位相θinは０度であり、位相θoutはおおよそ３１５度である。この状態は、位相θinが位相θoutよりも４５度進んでいることになる。
このような位相ずれはVCO出力信号Ckoutの周波数を速くすることにより補正され、この補正は図５（Ｃ）に示される次の２周期Tf〜３周期Tfの期間に反映される。
図５（Ｂ）に戻って、リファレンスクロック入力信号Ckinが立ち上がってからある一定時間の経過後にフィードバック信号Sig ckoutが立ち上がる（ｃ）。このときは、位相θinは４５度になり、位相θoutは０度になる。この位相ずれは次の２周期Tf〜３周期Tfの期間に引き継がれる。
ここで、リファレンスクロック入力信号Ckinがフィードバック信号Sig ckoutよりも先に立ち上がると、次の２周期Tf〜３周期Tfの期間において使用されるカウンタ５１又はカウンタ５２にVCO出力信号Ckoutとリファレンスクロック入力信号Ckinとの立ち上がり時間差（位相差）が保持される（ｄ）。つまり、次の２周期Tf〜３周期Tfの期間の位相θoutは、ほぼ４５度のオフセットを持った状態において開始される。オフセットの精度は逓倍率ｍに依存し、オフセットは（４５〜４５＋３６０／ｍ）度の間において変動する。
【００３５】
図５（Ｃ）には、２周期Tf〜３周期Tfの期間の時間経過に伴う位相の変化が示されている。位相θin及び位相θoutの双方が４５度の位置から処理が開始される（ａ）。この処理が開始されると、位相θin及び位相θoutが回り始め、一定時間の経過後にフィードバック信号Sig ckoutが立ち上がる（ｂ）。このとき、位相θinはおおよそ３４０度であり、位相θoutは０度である。この状態は、位相θoutが位相θinよりも２０度進んでいることになる。
また、このような位相ずれはVCO出力信号Ckoutの周波数を遅くすることにより補正され、この補正は図５（Ｄ）に示される次の３周期Tf〜４周期Tfの期間に反映される。
図５（Ｃ）に戻って、フィードバック信号Sig ckoutが立ち上がってからある一定時間の経過後にリファレンスクロック入力信号Ckinが立ち上がる（ｃ）。このときは、位相θin及び位相θoutの双方が０度になる。
【００３６】
図５（Ｄ）には、３周期Tf〜４周期Tfの期間の時間経過に伴う位相の変化が示されている。位相θin及び位相θoutの双方が０度の位置から処理が開始される（ａ）。この処理が開始されると、位相θin及び位相θoutが回り始め、一定時間の経過後にリファレンスクロック入力信号Ckinが立ち上がる（ｂ）。このとき、位相θinはほぼ０度であり、位相θoutは同様にほぼ０度である。この状態は、位相がロックされた状態にある。
そして、リファレンスクロック入力信号Ckinが立ち上がってから即座にフィードバック信号Sig ckoutが立ち上がる（ｃ）。この状態の電圧制御発振器４の周波数は、逓倍率制御信号Mp<x:0>により規定される逓倍率を乗算した値となる（ｄ）。
以上の説明は、位相にロックが掛かるまでの回路動作の一例である。
【００３７】
（本実施の形態の作用及び効果）
本実施の形態に係る位相同期回路１は、図１及び図２に示されるように、制御ロジック回路５を備える。制御ロジック回路５は、カウンタ５１及びカウンタ５２と、論理ゲート５０１〜５０６等のロジック部を含んで構成され、電圧制御発振器４の動作を一時的に無効状態として位相を合わせる。
このため、位相がデジタル制御により補償されるので、従前の位相補償用ループフィルタを廃止して、電圧制御発振器４の周波数を安定させる、抵抗３１及び容量３２を主体とするRCフィルタによる簡素な構造のループフィルタ３を使用することができる。このループフィルタ３はチャージ及びディスチャージによる簡素な回路動作によって、位相同期回路１に位相ロックを掛けることができる。
従って、回路構造を簡素化し、更に回路動作の制御を簡素化することができる位相同期回路１を提供することができる。しかも、位相同期回路１では、アクティブ状態でも逓倍率を柔軟に変更することができる。
【００３８】
また、通常の位相補償用ループフィルタは、PVT（Process Voltage Temperature）ばらつきの影響を受け易く、PVTばらつきを考慮して設計されている。これに対して、本実施の形態に係る位相同期回路１は、位相がデジタル的に補正されるので、PVTばらつきに対して頑健である。このため、位相同期回路１の設計を容易に行うことができる。
【００３９】
さらに、本実施の形態に係る位相同期回路１では、位相ロック条件に電圧制御発振器４の動作領域に関する制限がない。つまり、電圧制御発振器４をサブスレッショルド領域において動作させることができる。このため、１種類の位相同期回路１を用いて、幅広い周波数のVCO出力信号Ckoutを得ることができ、加えて位相同期回路１の動作電流を大幅に削減し、消費電力を減少させることができる。
【００４０】
［第２実施の形態］
次に、図６〜図８を用いて、本発明の第２実施の形態に係る位相同期回路１について説明する。なお、本実施の形態において、前述の第１実施の形態に係る位相同期回路１の構成要素と同一の構成要素、又は実質的に同一の構成要素には同一符号を付し、その説明は重複するので省略する。
【００４１】
（位相同期回路１の回路構成）
図６に示されるように、本実施の形態に係る位相同期回路１は、第１実施の形態に係る位相同期回路１のループフィルタ３及び電圧制御発振器４に代えて、デジタル電圧制御発振器（DVCO：Digital VCO）６及びその制御回路を備えている。
【００４２】
デジタル電圧制御発振器６は、第１実施の形態に係る位相同期回路１とは異なり、電圧値ではなく、コード値Vco<y:0>により周波数を変化させている。コード値Vco<y:0>は、位相比較器２に入力端子が接続され、デジタル電圧制御発振器６に出力端子が接続されたアップダウンカウンタ（Up/Down Counter）７に生成されている。アップダウンカウンタ７は制御回路を構築する１つの回路として組み込まれている。
【００４３】
詳しく説明すると、アップダウンカウンタ７は、位相比較器２から出力される制御信号Sig vco及び制御信号Sig allonに基づいてコード値Vco<y:0>をアップするかダウンするかを選択する。このアップダウンカウンタ７は、デジタル電圧制御発振器６のレプリカ回路（DVCO Replica）８に接続されている。レプリカ回路８では、位相比較器２から論理ゲート９を通して入力される制御信号Sig repにより有効（Enable）及び無効（Disable）が制御される。
【００４４】
（位相同期回路１の回路動作）
本実施の形態に係る位相同期回路１の回路動作は、第１実施の形態に係る位相同期回路１の回路動作に対して、デジタル電圧制御発振器６から出力されるVCO出力信号Ckoutの周波数の制御方法に違いを持っている。つまり、図１に示される第１実施の形態に係る位相同期回路１では、ループフィルタ３において出力Vbを制御することにより、VCO出力信号Ckoutの周波数が制御される。これに対して、本実施の形態に係る位相同期回路１では、アップダウンカウンタ７においてコード値Vco<y:0>を制御することにより、デジタル電圧制御発振器６のVCO出力信号Ckoutの周波数が制御される。
【００４５】
本実施の形態に係る位相同期回路１の回路動作は、図７及び図８に示す通りである。ここでは、第１実施の形態に係る位相同期回路１の回路動作と異なるステップを重点的に説明する。
【００４６】
まず、図７に示されるリファレンスクロック入力信号Ckin、又は図８に示されるフィードバック信号Sig ckoutが立ち上がる（Ｓ１又はＳ１０１）と、制御信号Sig allon又は制御信号Sig vcoが「１」となる（Ｓ２１又はＳ２４）。なお、図８に示されるサブフローチャートの処理内容は、第１実施の形態に係る位相同期回路１の図４に示されるサブフローチャートの処理内容と同一であるので、ここでの説明は省略する。
また、制御信号Sig repは、リファレンスクロック入力信号Ckin又はフィードバック信号Sig ckoutのどちらか一方が立ち上がると「１」となり、レプリカ回路８が有効（Enable）とされる（Ｓ２２又はＳ２５）。
【００４７】
これにより、図７に示される周波数制御フローの実行が開始される（Ｓ２００）。この周波数制御フローでは、まず最初に、レプリカ回路８が有効（Enable）であるか、無効（Disable）であるかが判定される（Ｓ２０１）。有効であると判定されると、レプリカ回路８からアップダウンカウンタ７へ出力信号Ckrepが出力される。
この出力信号Ckrepの立ち下がり（Ｓ２０２）により、アップダウンカウンタ７のカウント値が「＋１」又は「−１」とされる。アップダウンカウンタ７において、カウンタ値が「＋１」とされるとき、制御信号Sig allonが「１」の状態である（Ｓ２０５及びＳ２０６）。また、アップダウンカウンタ７において、カウント値が「−１」とされるとき、制御信号Sig vcoが「１」の状態である（Ｓ２０３及びＳ２０４）。
【００４８】
アップダウンカウンタ７において、カウント値がアップすると、デジタル電圧制御発振器６、レプリカ回路８のそれぞれの周波数が１段階アップする（Ｓ２０８）。また、アップダウンカウンタ７において、カウント値がダウンすると、デジタル電圧制御発振器６、レプリカ回路８のそれぞれの周波数が１段階ダウンする（Ｓ２０７）。
最終的には、デジタル電圧制御発振器６及びレプリカ回路８の周波数は、リファレンスクロック入力信号Ckinに逓倍率制御信号Mp<x:0>により規定される逓倍率が乗算された値に制御される。
【００４９】
図７に示されるステップＳ２２以降は、前述の第１実施の形態に係る位相同期回路１の回路動作と同様に、ステップＳ５を経てステップＳ２の処理が実行される。このステップＳ２において、制御信号Sig vcoが「１」になると、制御信号Sig selが反転すると共に、制御信号Sig vco、制御信号Sig rep及び制御信号Sig allonが「０」にリセットされる（Ｓ２３）。これにより、処理が完了する。
【００５０】
一方、図７に示されるステップＳ２５が終了すると、次にデジタル電圧制御発振器６が無効（Disable）とされる（Ｓ２６）。この後、ステップＳ１１に戻り、ステップＳ２３を経て処理が完了する。
【００５１】
（本実施の形態の作用及び効果）
本実施の形態に係る位相同期回路１では、図６に示されるように、デジタル電圧制御発振器６とその制御回路とを備え、アナログ回路ブロックを含まないオールデジタル回路ブロックにより構築することができる。このため、ループフィルタの構築に必要とされる受動素子である抵抗や容量を削減することができ、位相同期回路１の回路構造をより一層簡素化することができる。
しかも、位相同期回路１では、アクティブ状態でも逓倍率を柔軟に変更することができる。
【００５２】
［他の実施の形態］
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能である。
【符号の説明】
【００５３】
１…位相同期回路、２…位相比較器、３…ループフィルタ（発振器制御手段）、３０…チャージポンプ、３１…抵抗、３２…容量、４…電圧制御発振器、５…制御ロジック回路、５１、５２…カウンタ、５３、５４…コンパレータ、５５…マルチプレクサ、５６…データラッチ回路、５０１〜５０６、９…論理ゲート、６…デジタル電圧制御発振器、７…アップダウンカウンタ（発振器制御手段）、８…レプリカ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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