(57)【要約】【課題】ＤＡ変換装置においては、消費電力が小さいことが好ましい。【解決手段】それぞれがキャパシタを有する複数のセグメントと、複数のセグメントの各キャパシタに蓄積された電荷に応じてアナログ信号を生成する信号出力部とを備え、デジタルデータが負の値の場合、デジタルデータの値に応じた個数のキャパシタに第１の基準電圧を印加し、且つ、残りのキャパシタに第３の基準電圧を印加し、デジタルデータが正の値の場合、デジタルデータの値に応じた個数のキャパシタに第２の基準電圧を印加し、且つ、残りのキャパシタに第３の基準電圧を印加し、デジタルデータの値がゼロの場合、全てのキャパシタに第３の基準電圧を印加するＤＡ変換装置。【選択図】図２
2020036108.tif 000002
【特許請求の範囲】
【請求項１】
それぞれがキャパシタを有する複数のセグメントと、
デジタルデータに応じた個数の前記キャパシタを選択して、それぞれの前記キャパシタを充放電させる選択制御部と、
前記複数のセグメントの各キャパシタに蓄積された電荷に応じてアナログ信号を生成する信号出力部と
を備え、
それぞれのセグメントは、第１の基準電圧、前記第１の基準電圧とは異なる第２の基準電圧、および、前記第１の基準電圧と前記第２の基準電圧との間の第３の基準電圧のいずれかの基準電圧を選択して前記キャパシタに印加する電圧選択部を有し、
前記選択制御部は、
前記デジタルデータが負の値の場合、前記デジタルデータの値に応じた個数の前記キャパシタに前記第１の基準電圧を印加し、且つ、残りの前記キャパシタに前記第３の基準電圧を印加するように前記電圧選択部を制御し、
前記デジタルデータが正の値の場合、前記デジタルデータの値に応じた個数の前記キャパシタに前記第２の基準電圧を印加し、且つ、残りの前記キャパシタに前記第３の基準電圧を印加するように前記電圧選択部を制御し、
前記デジタルデータの値がゼロの場合、全てのキャパシタに前記第３の基準電圧を印加するように前記電圧選択部を制御するＤＡ変換装置。
【請求項２】
前記第３の基準電圧は０Ｖである
請求項１に記載のＤＡ変換装置。
【請求項３】
前記第１の基準電圧および前記第２の基準電圧は、絶対値が同一で、互いに符号の異なる電圧である
請求項２に記載のＤＡ変換装置。
【請求項４】
前記選択制御部は、前記キャパシタが循環して順番に選択されるように、前記デジタルデータに応じた個数の前記キャパシタを選択する
請求項１から３のいずれか一項に記載のＤＡ変換装置。
【請求項５】
前記選択制御部は、前記第１の基準電圧を印加する前記キャパシタを循環して順番に選択し、且つ、前記第１の基準電圧を印加する前記キャパシタの選択とは独立して、前記第２の基準電圧を印加する前記キャパシタを循環して順番に選択する
請求項４に記載のＤＡ変換装置。
【請求項６】
前記選択制御部は、次に前記第１の基準電圧を印加すべき前記キャパシタを示す第１のポインタ情報と、次に前記第２の基準電圧を印加すべき前記キャパシタを示す第２のポインタ情報とを記憶する
請求項５に記載のＤＡ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＡ（デジタルアナログ）変換装置に関する。
【背景技術】
【０００２】
従来、所定の基準電圧を印加するキャパシタの個数を、デジタルデータに基づいて制御して、複数のキャパシタに蓄積された電荷量に応じたアナログ信号を出力するＤＡ変換装置が知られている（例えば、特許文献１参照）。
特許文献１  特開２０１３−１９２１８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＤＡ変換装置においては、消費電力が小さいことが好ましい。
【課題を解決するための手段】
【０００４】
上記課題を解決するために、本発明の一つ態様においては、ＤＡ変換装置を提供する。ＤＡ変換装置は、それぞれがキャパシタを有する複数のセグメントを備えてよい。ＤＡ変換装置は、デジタルデータに応じた個数のキャパシタを選択して、それぞれのキャパシタを充放電させる選択制御部を備えてよい。ＤＡ変換装置は、複数のセグメントの各キャパシタに蓄積された電荷に応じてアナログ信号を生成する信号出力部を備えてよい。それぞれのセグメントは、第１の基準電圧、第１の基準電圧とは異なる第２の基準電圧、および、第１の基準電圧と第２基準電圧との間の第３の基準電圧のいずれかの基準電圧を選択してキャパシタに印加する電圧選択部を有してよい。選択制御部は、デジタルデータが負の値の場合、デジタルデータの値に応じた個数のキャパシタに第１の基準電圧を印加し、且つ、残りのキャパシタに第３の基準電圧を印加するように電圧選択部を制御してよい。選択制御部は、デジタルデータが正の値の場合、デジタルデータの値に応じた個数のキャパシタに第２の基準電圧を印加し、且つ、残りのキャパシタに第３の基準電圧を印加するように電圧選択部を制御してよい。選択制御部は、デジタルデータの値がゼロの場合、全てのキャパシタに第３の基準電圧を印加するように電圧選択部を制御してよい。
【０００５】
第３の基準電圧は０Ｖであってよい。第１の基準電圧および第２の基準電圧は、絶対値が同一で、互いに符号の異なる電圧であってよい。
【０００６】
選択制御部は、キャパシタが循環して順番に選択されるように、デジタルデータに応じた個数のキャパシタを選択してよい。
【０００７】
選択制御部は、第１の基準電圧を印加するキャパシタを循環して順番に選択し、且つ、第１の基準電圧を印加するキャパシタの選択とは独立して、第２の基準電圧を印加するキャパシタを循環して順番に選択してよい。
【０００８】
選択制御部は、次に第１の基準電圧を印加すべきキャパシタを示す第１のポインタ情報と、次に第２の基準電圧を印加すべきキャパシタを示す第２のポインタ情報とを記憶してよい。
【０００９】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一つの実施形態に係るＤＡ変換装置１００の構成例を示すブロック図である。
【図２】ＤＡ変換部１４の一例を示す回路図である。
【図３】選択制御部１２の構成例を示す図である。
【図４】入力データの値と、各キャパシタＣに印加される基準電圧の一例を示す表である。
【図５】比較例に係るＤＡ変換部１１４の構成例を示す図である。
【図６】比較例に係る選択制御部１１２の構成例を示す図である。
【図７】図５および図６に示した比較例において、入力データの値と、各キャパシタＣに印加される基準電圧を示す表である。
【図８Ａ】Ａ相（ＣＬＫＡ）において、比較例のＤＡ変換部１１４に流れる電流Ｉを説明する図である。
【図８Ｂ】Ｂ相（ＣＬＫＢ）において、比較例のＤＡ変換部１１４の状態を示す図である。
【図９】Ａ相（ＣＬＫＡ）において、ＤＡ変換部１４に流れる電流を説明する図である。
【発明を実施するための形態】
【００１１】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１２】
図１は、本発明の一つの実施形態に係るＤＡ変換装置１００の構成例を示すブロック図である。ＤＡ変換装置１００は、選択制御部１２およびＤＡ変換部１４を備えており、入力されるデジタルデータに応じたアナログ信号を出力する。ＤＡ変換装置１００は、ΔΣ変調部１０を更に備えてもよい。
【００１３】
ΔΣ変調部１０は、入力されるデジタルデータをΔΣ変調して出力する。例えばΔΣ変調部１０は、入力されるデジタルデータをオーバーサンプリングした結果を積算し、積算値の上位ビットの値を出力するとともに、当該上位ビットの値を積算値から差し引く。このような処理により、ΔΣ変調部１０が出力するデジタルデータにおいて、信号周波数近傍の周波数帯域の量子化ノイズを小さくできる。
【００１４】
ＤＡ変換部１４は、それぞれがキャパシタを有する複数のセグメントと、複数のセグメントの各キャパシタに蓄積された電荷に応じてアナログ信号を生成する信号出力部とを備える。選択制御部１２は、入力されるデジタルデータに応じた個数のキャパシタを選択して、それぞれのキャパシタを充放電させる。本例の選択制御部１２は、ΔΣ変調部１０が出力するデジタルデータに応じて、ＤＡ変換部１４におけるキャパシタを選択する。
【００１５】
図２は、ＤＡ変換部１４の一例を示す回路図である。本例のＤＡ変換部１４は、Ｍ個（ただしＭは２以上の整数）のセグメント２０、信号出力部２９、スイッチ２７およびスイッチ２８を有する。
【００１６】
それぞれのセグメント２０−ｋには、キャパシタＣｋが設けられている。ただしｋは、１からＭの整数である。本明細書では、それぞれのキャパシタをキャパシタＣと称する場合がある。それぞれのキャパシタＣの容量は同一であってよく、異なっていてもよい。それぞれのセグメント２０は、選択制御部１２から入力される制御信号に応じた基準電圧を、キャパシタＣの一方の電極に印加する。本明細書では、キャパシタＣの電極のうち、基準電圧が印加される側の電極を、基準電圧側の電極と称する。図２では、セグメント２０−１以外のセグメント２０の構造を省略しているが、それぞれのセグメント２０は、セグメント２０−１と同様の構造を有している。
【００１７】
信号出力部２９は、複数のセグメント２０の各キャパシタＣに蓄積された電荷に応じてアナログ信号を生成する。本例の信号出力部２９は、差動増幅回路を有する。差動増幅回路の一方の入力は接地電位に接続されており、他方の入力は、スイッチ２７を介して複数のキャパシタＣに接続されている。複数のキャパシタＣは、スイッチ２７に対して互いに並列に接続されている。また、スイッチ２８は、複数のキャパシタＣと、接地電位との間に配置されている。
【００１８】
スイッチ２７およびスイッチ２８は、相補的にオン／オフが切り替わるように制御される。つまり、スイッチ２７およびスイッチ２８は、複数のキャパシタＣを、信号出力部２９に接続するか、接地電位に接続するかを切り替える。本例においては、クロック信号が第１の論理値を示すＡ相（ＣＬＫＡ）の期間でスイッチ２８がオン状態に制御され、クロック信号が第２の論理値を示すＢ相（ＣＬＫＢ）の期間でスイッチ２７がオン状態に制御される。
【００１９】
それぞれのセグメント２０は、第１の基準電圧−ＶＲ、第１の基準電圧−ＶＲとは異なる第２の基準電圧＋ＶＲ、および、第１の基準電圧−ＶＲと第２の基準電圧＋ＶＲとの間の第３の基準電圧ＶＺのいずれかの基準電圧を選択してキャパシタＣに印加する電圧選択部２６を有する。
【００２０】
第３の基準電圧ＶＺは、第１の基準電圧−ＶＲおよび第２の基準電圧＋ＶＲのいずれよりも、絶対値の小さい電圧である。本例において、第３の基準電圧ＶＺは０Ｖである。ただし、第３の基準電圧ＶＺは、０Ｖに対して、０．１Ｖ以内の誤差を有していてもよい。
【００２１】
また、本例の第１の基準電圧−ＶＲおよび第２の基準電圧＋ＶＲは、絶対値が同一で、互いに符号の異なる電圧である。ただし、第１の基準電圧−ＶＲおよび第２の基準電圧＋ＶＲの絶対値は、互いに０．１Ｖ以内の誤差を有していてもよい。
【００２２】
本例の電圧選択部２６は、第１の基準電圧−ＶＲを選択する選択スイッチ２２、第２の基準電圧＋ＶＲを選択する選択スイッチ２４、第３の基準電圧ＶＺを選択する選択スイッチ２３を有する。それぞれの選択スイッチには、スイッチをオンまたはオフする制御信号ＤＰｋ、ＤＺｋ、ＤＮｋが入力される。制御信号は、３つの基準電圧のいずれか一つを選択する信号である。選択制御部１２は、制御信号を生成して、これらの選択スイッチを制御する。
【００２３】
また、それぞれのセグメント２０は、クロック信号が第１の論理値を示すＡ相（ＣＬＫＡ）の期間でキャパシタＣの基準電圧側の電極に基準電圧を印加し、クロック信号が第２の論理値を示すＢ相（ＣＬＫＢ）の期間でキャパシタＣの基準電圧側の電極を信号出力部２９の出力端に接続するためのスイッチ２１およびスイッチ２５を有する。スイッチ２１およびスイッチ２５は、互いに相補的に動作する。スイッチ２５は、それぞれの基準電圧に対して設けられており、Ａ相（ＣＬＫＡ）の期間でオン状態に制御され、Ｂ相（ＣＬＫＡＢ）の期間でオフ状態に制御される。本例では、複数のスイッチ２５は同時にオン、オフが切り替わる。スイッチ２１は、キャパシタＣの基準電圧側の電極と、信号出力部２９の出力端との間に配置され、Ｂ相（ＣＬＫＢ）の期間でオン状態に制御され、Ａ相（ＣＬＫＡ）の期間でオフ状態に制御される。
【００２４】
このような構造により、Ｂ相（ＣＬＫＢ）の期間では、それぞれのキャパシタＣには、制御信号により選択されたいずれかの基準電圧が印加され、当該基準電圧に応じてキャパシタＣが充放電される。また、Ａ相（ＣＬＫＡ）の期間では、並列に接続された複数のキャパシタＣが、信号出力部２９の入力端と出力端の間に接続される。これにより、信号出力部２９は、複数のキャパシタＣに蓄積された電荷に応じたアナログ信号を出力する。
【００２５】
選択制御部１２は、デジタルデータに応じた個数のキャパシタＣを選択して、それぞれのキャパシタＣを充放電させる。より具体的には、選択制御部１２は、デジタルデータが負の値の場合、デジタルデータの値に応じた個数のキャパシタＣに第１の基準電圧−ＶＲを印加し、且つ、残りのキャパシタＣに第３の基準電圧ＶＺを印加するように電圧選択部２６を制御する。例えば、デジタルデータの値が−２の場合、選択制御部１２は、２つのキャパシタＣに第１の基準電圧−ＶＲを印加し、且つ、残りのＭ−２個のキャパシタＣに第３の基準電圧ＶＺを印加する。
【００２６】
また、選択制御部１２は、デジタルデータが正の値の場合、デジタルデータの値に応じた個数のキャパシタＣに第２の基準電圧＋ＶＲを印加し、且つ、残りのキャパシタＣに第３の基準電圧ＶＺを印加するように電圧選択部２６を制御する。例えば、デジタルデータの値が＋２の場合、選択制御部１２は、２つのキャパシタＣに第２の基準電圧＋ＶＲを印加し、且つ、残りのＭ−２個のキャパシタＣに第３の基準電圧ＶＺを印加する。また、デジタルデータの値がゼロの場合、選択制御部１２は、Ｍ個のキャパシタＣの全てに第３の基準電圧ＶＺを印加する。
【００２７】
所定の条件においてキャパシタＣに第３の基準電圧ＶＺを印加することで、ＤＡ変換部１４における消費電流を低減できる。第３の基準電圧ＶＺは、第１および第２の基準電圧の間の電圧なので、第１または第２の基準電圧をキャパシタＣに印加する場合に比べて、第３の基準電圧ＶＺをキャパシタＣに印加する場合の充電電流を低減できる。特に、第３の基準電圧ＶＺを接地電位（０Ｖ）にすると、Ａ相（ＣＬＫＡ）において、当該キャパシタＣの両方の電極が接地電位に接続されることになる。当該キャパシタＣの両電極間に印加される電圧は０Ｖになり、キャパシタＣの初期電圧が０Ｖであれば充電電流が発生しない。
【００２８】
図３は、選択制御部１２の構成例を示す図である。本例の選択制御部１２は、それぞれのキャパシタＣが循環して順番に選択されるように、デジタルデータに応じた個数のキャパシタＣを選択する。つまり選択制御部１２は、ＤＷＡ（Ｄａｔａ  Ｗｅｉｇｈｔｅｄ  Ａｖｅｒａｇｉｎｇ）制御を行う。これにより、キャパシタＣの容量等にバラツキが生じていても、当該バラツキに起因するＤＡ変換の変換精度の劣化を抑制できる。
【００２９】
それぞれのキャパシタＣを順番に選択するとは、例えば、直前のサイクルでキャパシタＣ１〜Ｃｘを選択した場合に、次のサイクルではキャパシタＣｘ＋１から所定の個数のキャパシタを選択することをいう。また、それぞれのキャパシタＣを循環して選択するとは、Ｍ番目（すなわち最後）のキャパシタＣＭの次に、１番目のキャパシタＣ１を選択することをいう。キャパシタＣの順番は、空間的な配置の順番に限定されない。それぞれのキャパシタＣの順番は、空間的な配置に依存せずに任意に設定できる。
【００３０】
本例の選択制御部１２は、第１の基準電圧−ＶＲを印加するキャパシタＣを循環して順番に選択し、且つ、第１の基準電圧−ＶＲを印加するキャパシタＣの選択とは独立して、第２の基準電圧＋ＶＲを印加するキャパシタＣを循環して順番に選択する。選択制御部１２は、次に第１の基準電圧−ＶＲを印加するキャパシタＣとして選択すべきキャパシタＣのうちの先頭のキャパシタＣを示す第１のポインタ情報と、次に第２の基準電圧＋ＶＲを印加するキャパシタＣとして選択すべきキャパシタＣのうちの先頭のキャパシタＣを示す第２のポインタ情報とを記憶してよい。各ポインタ情報は、直前に各基準電圧が印加されたキャパシタＣのうち順番が最後のキャパシタＣの、次のキャパシタＣを示す情報であってよい。
【００３１】
本例の選択制御部１２は、正ポインタ計算部３０、負ポインタ計算部３１、選択部３３、エンコーダ３４、および、分割部３５を有する。本例の選択制御部１２には、符号付きのデジタルデータが、入力データとして与えられる。当該デジタルデータには、正負の符号を示す符号データと、デジタル値の絶対値を示す振幅データとが含まれている。
【００３２】
分割部３５は、デジタルデータから、振幅データおよび符号データを分割する。正ポインタ計算部３０は、デジタルデータと、第２のポインタ情報とに基づいて、第２の基準電圧＋ＶＲを印加すべきキャパシタＣを示す情報を出力する。例えば正ポインタ計算部３０は、デジタルデータの符号が正の場合に、第２のポインタ情報で示されるキャパシタＣから順番に、デジタルデータの値に応じた個数のキャパシタＣを選択して、選択したキャパシタＣを示す情報を出力する。
【００３３】
負ポインタ計算部３１は、デジタルデータと、第１のポインタ情報とに基づいて、第１の基準電圧−ＶＲを印加すべきキャパシタＣを示す情報を出力する。例えば負ポインタ計算部３１は、デジタルデータの符号が負の場合に、第１のポインタ情報で示されるキャパシタＣから順番に、デジタルデータの値に応じた個数のキャパシタＣを選択して、選択したキャパシタＣを示す情報を出力する。
【００３４】
選択部３３は、符号データが正の符号を示している場合、正ポインタ計算部３０が出力する情報をエンコーダ３４に入力する。選択部３３は、符号データが負の符号を示している場合、負ポインタ計算部３１が出力する情報をエンコーダ３４に入力する。
【００３５】
エンコーダ３４は、選択部３３から入力された情報に基づいて、ＤＡ変換部１４の電圧選択部２６を制御する制御信号を出力する。本例の制御信号は、それぞれのセグメント２０に対応するビットを有するＭビットの信号である。例えば制御信号は、キャパシタＣに第１の基準電圧−ＶＲ、または、第２の基準電圧＋ＶＲを印加すべきセグメント２０に対応するビットが１となり、キャパシタＣに第３の基準電圧ＶＺを印加すべきセグメント２０に対応するビットが０となる信号である。
【００３６】
ＤＡ変換部１４は、符号データおよび制御信号を受け取る。ＤＡ変換部１４は、符号データが正の符号を示している場合、制御信号において対応するビットが１を示しているセグメント２０については第２の基準電圧＋ＶＲをキャパシタＣに印加させる。
【００３７】
ＤＡ変換部１４は、符号データが負の符号を示している場合、制御信号において対応するビットが１を示しているセグメント２０については第１の基準電圧−ＶＲをキャパシタＣに印加させる。また、ＤＡ変換部１４は、符号データの正負がいずれの場合でも、制御信号において対応するビットが０を示しているセグメント２０については、第３の基準電圧ＶＺをキャパシタＣに印加させる。
【００３８】
図４は、入力データの値と、各キャパシタＣに印加される基準電圧の一例を示す表である。図４では、セグメント２０の数、すなわち、キャパシタＣの個数が７個の例を示している。図４においては、入力データの値が、−２、＋３、−４、０、＋２、−３、＋４の順番で変化する例を示している。また、第１のポインタ情報（負ポインタ）と、第２のポインタ情報（正ポインタ）の初期値は、共に１番目のキャパシタＣ１を示している。
【００３９】
入力データとして−２が入力されると、負ポインタ計算部３１は、第１のポインタ情報で示されるキャパシタＣ１を先頭として、２個のキャパシタＣ１、Ｃ２を選択する。エンコーダ３４は、キャパシタＣ１、Ｃ２に第１の基準電圧−ＶＲを印加し、キャパシタＣ３〜Ｃ７に第３の基準電圧ＶＺを印加する制御信号を出力する。制御信号のビット列は、例えば１１０００００である。キャパシタＣ１、Ｃ２を選択した場合、負ポインタ計算部３１は、第１のポインタ情報を、次のキャパシタＣ３を示す値に更新する。なお、正ポインタ計算部３０は、入力データの符号が負の場合、第２のポインタ情報の値を維持する。
【００４０】
入力データとして＋３が入力されると、正ポインタ計算部３０は、第２のポインタ情報で示されるキャパシタＣ１を先頭として、３個のキャパシタＣ１、Ｃ２、Ｃ３を選択する。エンコーダ３４は、キャパシタＣ１、Ｃ２、Ｃ３に第２の基準電圧＋ＶＲを印加し、キャパシタＣ４〜Ｃ７に第３の基準電圧ＶＺを印加する制御信号を出力する。制御信号のビット列は、例えば１１１００００である。キャパシタＣ１、Ｃ２、Ｃ３を選択した場合、正ポインタ計算部３０は、第２のポインタ情報を、次のキャパシタＣ４を示す値に更新する。なお、負ポインタ計算部３１は、入力データの符号が正の場合、第１のポインタ情報の値を維持する。
【００４１】
同様に、入力データとして−４が入力されると、負ポインタ計算部３１は、キャパシタＣ３〜Ｃ６を選択する。また、負ポインタ計算部３１は、第１のポインタ情報の位置をキャパシタＣ７に更新する。
【００４２】
入力データとして０が入力されると、正ポインタ計算部３０は、第２の基準電圧＋ＶＲを印加すべきキャパシタＣとして、いずれも選択しない。エンコーダ３４は、全てのキャパシタＣに第３の基準電圧ＶＺを印加する制御信号を出力する。制御信号のビット列は、例えば０００００００である。正ポインタ計算部３０および負ポインタ計算部３１は、いずれもポインタ情報の値を維持する。なお本例では、入力データが０の場合、符号を正として扱ったが、符号を負として扱ってもよい。
【００４３】
入力データとして＋２が入力されると、正ポインタ計算部３０は、キャパシタＣ４、Ｃ５を選択する。また、正ポインタ計算部３０は、第２のポインタ情報の位置を、キャパシタＣ６に更新する。
【００４４】
次に、入力データとして−３が入力されると、負ポインタ計算部３１は、第１のポインタ情報で示されるキャパシタＣ７を先頭として、３個のキャパシタＣ７、Ｃ１、Ｃ２を選択する。上述したように、順番が最後のキャパシタＣ７の次は、先頭のキャパシタＣ１が選択される。これにより、それぞれのキャパシタＣを循環して順番に選択する。また、負ポインタ計算部３１は、第１のポインタ情報の位置をキャパシタＣ３に更新する。
【００４５】
次に、入力データとして＋４が入力されると、正ポインタ計算部３０は、第２のポインタ情報で示されるキャパシタＣ６を先頭として、４個のキャパシタＣ６、Ｃ７、Ｃ１、Ｃ２を選択する。また、負ポインタ計算部３１は、第１のポインタ情報の位置をキャパシタＣ３に更新する。
【００４６】
このように、第１のポインタ情報および第２のポインタ情報を独立して管理することで、第１の基準電圧−ＶＲ、および、第２の基準電圧＋ＶＲのそれぞれについて、複数のキャパシタＣを万遍なく選択して基準電圧を印加できる。このため、第１の基準電圧−ＶＲ、および、第２の基準電圧＋ＶＲのそれぞれについて、キャパシタＣの容量のバラツキ等の影響を抑制できる。
【００４７】
図５は、比較例に係るＤＡ変換部１１４の構成例を示す図である。ＤＡ変換部１１４は、Ｎ個のセグメント１２０のそれぞれにおいて、第１の基準電圧−ＶＲ、第２の基準電圧＋ＶＲの２種類の基準電圧を用いる点で、ＤＡ変換部１４と相違する。他の構造は、ＤＡ変換部１４と同一であってよい。
【００４８】
ＤＡ変換部１１４においては、デジタルデータの値に応じて、それぞれのキャパシタＣに、第１の基準電圧−ＶＲおよび第２の基準電圧＋ＶＲのいずれを印加するかを選択する。それぞれのキャパシタＣの容量が同一の場合、信号出力部２９は、第１の基準電圧−ＶＲが印加されるキャパシタＣの個数と、第２の基準電圧＋ＶＲが印加されるキャパシタＣの個数の差分に応じたアナログ信号を出力する。
【００４９】
図６は、比較例に係る選択制御部１１２の構成例を示す図である。選択制御部１１２は、図５に示したＤＡ変換部１１４に制御信号を入力する。選択制御部１１２は、正ポインタ計算部３０および負ポインタ計算部３１の２つの計算部に代えて、１つのポインタ計算部１３０を備える。ポインタ計算部１３０は、次に第２の基準電圧＋ＶＲを印加するキャパシタＣとして選択すべき先頭のキャパシタＣを示すポインタ情報を記憶する。エンコーダ１３４は、ポインタ計算部１３０から受け取るポインタ情報と、分割部３５から受け取る振幅データとに基づいて、制御信号を生成する。
【００５０】
図７は、図５および図６に示した比較例において、入力データの値と、各キャパシタＣに印加される基準電圧を示す表である。比較例においては、第２の基準電圧＋ＶＲが印加されるキャパシタＣの個数から、第１の基準電圧−ＶＲが印加されるキャパシタＣの個数を減算した値の半分が、入力データの値に対応する。ポインタ情報は、次に第２の基準電圧＋ＶＲを印加すべき先頭のキャパシタＣを示している。
【００５１】
図８Ａは、Ａ相（ＣＬＫＡ）において、比較例のＤＡ変換部１１４に流れる電流Ｉを説明する図である。本例では、デジタルデータの値が０の場合を示している。デジタルデータの値が０の場合、Ａ相では、Ｎ／２個のキャパシタＣに第２の基準電圧＋ＶＲが印加され、残りのＮ／２個のキャパシタＣに第１の基準電圧−ＶＲが印加される。このため、第２の基準電圧＋ＶＲの端子と第１の基準電圧−ＶＲの端子との間には、Ｎ個のキャパシタＣを充電するための電流（Ｉ＝Ｎ×Ｃ×ＶＲ）が流れる。
【００５２】
図８Ｂは、Ｂ相（ＣＬＫＢ）において、比較例のＤＡ変換部１１４の状態を示す図である。Ｂ相においては、全てのキャパシタＣの基準電圧側の電極が接続され、キャパシタＣにかかる電圧は０Ｖになる。
【００５３】
図８Ａに示したＡ相とＢ相が交代する周波数をｆｓとすると、ＤＡ変換部１１４に流れる平均電流は、ＶＲ×Ｃ×Ｎ×ｆｓとなる。このように、比較例においては、デジタルデータの値が０に近くなると、アナログ出力のレベルが小さいにも関わらず、大きい電流が流れてしまう。特に、音楽データ等のように、アナログ出力のレベルが０Ｖ近辺となる期間が長い場合、消費電流の問題が顕著になる。
【００５４】
キャパシタＣを減らし、または、周波数ｆｓを小さくすることで、消費電流を小さくすることも考えられる。しかし、キャパシタＣを減らすと、ｋＴ／Ｃノイズが増加してしまう。また、周波数ｆｓを小さくすると、量子化誤差が増加してしまう。従ってキャパシタＣを減らし、または、周波数ｆｓを小さくすると信号対雑音比が劣化してしまう。このため、特に高音質オーディオ機器分野においては、キャパシタＣを減らし、または、周波数ｆｓを小さくすることは困難である。
【００５５】
図９は、Ａ相（ＣＬＫＡ）において、ＤＡ変換部１４に流れる電流を説明する図である。本例では、デジタルデータの値が０の場合を示している。デジタルデータの値が０の場合、Ａ相では、全てのキャパシタＣに第３の基準電圧ＶＺが印加される。第３の基準電圧ＶＺは、第１の基準電圧−ＶＲおよび第２の基準電圧＋ＶＲよりも絶対値の小さい電圧なので、それぞれのキャパシタＣを充放電する電流は、図８Ａに示した例よりも小さくなる。特に、キャパシタＣの初期電圧が０Ｖで、第３の基準電圧ＶＺが０Ｖの場合、それぞれのキャパシタＣを充放電する電流は０Ａになる。
【００５６】
Ｂ相（ＣＬＫＢ）においては、ＤＡ変換部１４の状態は、図８Ｂに示した例と同様である。従って、ＤＡ変換部１４に流れる平均電流は、０×Ｃ×Ｎ×ｆｓとなり、０Ａとなる。このように、ＤＡ変換装置１００によれば、デジタルデータの値が０に近い場合、ＤＡ変換部１４の消費電流をほぼ０にできる。特に、音楽データ等のように、アナログ出力のレベルが０Ｖ近辺となる期間が長い場合、消費電流の低減効果が顕著になる。また、キャパシタＣ、および、周波数ｆｓを維持できるので、信号対ノイズ比の劣化を防ぎつつ、消費電流を低減できる。
【００５７】
また、図３および図４に示したように、第１の基準電圧−ＶＲと、第２の基準電圧＋ＶＲのそれぞれについて、選択制御部１２が選択するキャパシタＣを循環することで、ＤＡ変換部１４が出力するアナログ信号の歪を低減できる。
【００５８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５９】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００６０】
１０・・・ΔΣ変調部、１２・・・選択制御部、１４・・・ＤＡ変換部、２０・・・セグメント、２１・・・スイッチ、２２、２３、２４・・・選択スイッチ、２５・・・スイッチ、２６・・・電圧選択部、２７・・・スイッチ、２８・・・スイッチ、２９・・・信号出力部、３０・・・正ポインタ計算部、３１・・・負ポインタ計算部、３３・・・選択部、３４・・・エンコーダ、３５・・・分割部、１００・・・ＤＡ変換装置、１１２・・・選択制御部、１１４・・・ＤＡ変換部、１２０・・・セグメント、１３０・・・ポインタ計算部、１３４・・エンコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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