(57)【要約】 【課題】改質部分から広がる劈開の直進性を向上させることができる半導体基板および半導体装置を提供する。【解決手段】本実施形態による半導体ウェハは、複数の半導体チップ領域と、分割領域とを備える。複数の半導体チップ領域は半導体素子を有する。分割領域は、隣接する半導体チップ領域間に設けられている。第１積層体は、分割領域上に設けられ、交互に積層された複数の第１材料膜および複数の第２材料膜からなる。【選択図】図２
2020031204.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子を有する複数の半導体チップ領域と、
隣接する前記半導体チップ領域間に設けられた分割領域と、
前記分割領域上に設けられ、交互に積層された複数の第１材料膜および複数の第２材料膜からなる第１積層体とを備えた半導体ウェハ。
【請求項２】
前記複数の第１材料膜は、シリコン酸化膜であり、
前記複数の第２材料膜は、シリコン窒化膜またはタングステン膜である、請求項１に記載の半導体ウェハ。
【請求項３】
前記半導体素子は、交互に積層された複数の第１材料膜および複数の導電膜からなる第２積層体と、前記第２積層体を貫通するように設けられた柱状部とを備え、メモリセルが前記第２積層体と前記柱状部との交点位置に設けられている、請求項１または請求項２に記載の半導体ウェハ。
【請求項４】
前記第１積層体の前記第２材料膜および前記第２積層体の前記導電膜は、同一材料である、請求項３に記載の半導体ウェハ。
【請求項５】
第１面と、該第１面の反対側にある第２面と、前記第１面と前記第２面との間にある側面とを有する半導体基板と、
前記第１面に設けられた半導体素子と、
前記側面の少なくとも一部に現れており、交互に積層された複数の第１材料膜および複数の第２材料膜からなる第１積層体を有する分割領域とを備えた半導体装置。
【請求項６】
前記半導体素子は、前記第１積層体よりも上に設けられたビット線をさらに備えた請求項１から請求項５のいずれか一項に記載の半導体ウェハ。
【請求項７】
前記第１積層体は、下部積層体と、前記下部積層体上に設けられた上部積層体とを含み、
前記下部積層体と前記上部積層体との間の間隙は、積層方向に隣接する前記第１材料膜間の前記第２材料膜の厚みよりも大きい、請求項１から請求項６のいずれか一項に記載の半導体ウェハ。
【請求項８】
前記第１積層体の最上層にある前記第２材料膜と同層に設けられ、前記半導体チップ領域の前記柱状部の最上部にある第１選択ゲートをさらに備えた、請求項３に記載の半導体ウェハ。
【請求項９】
前記第１積層体の最下層にある前記第２材料膜と同層に設けられ、前記半導体チップ領域の前記柱状部の最下部にある第２選択ゲートをさらに備えた、請求項３または請求項８に記載の半導体ウェハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体基板および半導体装置に関する。
【背景技術】
【０００２】
レーザダイシング技術は、レーザを用いて半導体ウェハの内部を改質し、改質部分を起点として半導体ウェハを劈開する手法である。しかし、改質部分から広がる劈開の直進性が弱いため、半導体ウェハのダイシングライン上にある材料膜が直線的に分割されず、分割ラインが蛇行する場合がある。レーザによる改質後、研削工程により半導体ウェハが薄化されると、材料膜の分割ラインはさらに大きく曲がり、クラックが半導体チップ内部のデバイス領域にまで到達することがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２０３００２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
改質部分から広がる劈開の直進性を向上させることができる半導体基板および半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体ウェハは、複数の半導体チップ領域と、分割領域とを備える。複数の半導体チップ領域は半導体素子を有する。分割領域は、隣接する半導体チップ領域間に設けられている。第１積層体は、分割領域上に設けられ、交互に積層された複数の第１材料膜および複数の第２材料膜からなる。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に従った半導体ウェハの一例を示す概略平面図。
【図２】図１の２−２線に沿った断面図。
【図３】柱状部ＣＬを例示する模式断面図。
【図４】柱状部ＣＬを例示する模式平面図。
【図５】第１実施形態による半導体ウェハの製造方法の一例を示す断面図。
【図６】図５に続く、半導体ウェハの製造方法を示す断面図。
【図７】図６に続く、半導体ウェハの製造方法を示す断面図。
【図８】図７に続く、半導体ウェハの製造方法を示す断面図。
【図９】図８に続く、半導体ウェハの製造方法を示す断面図。
【図１０】図９に続く、半導体ウェハの製造方法を示す断面図。
【図１１】第１実施形態による半導体ウェハのダイシング方法の一例を示す斜視図。
【図１２】図１１に続く、ダイシング方法を示す斜視図。
【図１３】図１１に続く、ダイシング方法を示す断面図。
【図１４】図１１に続く、ダイシング方法を示す断面図。
【図１５】図１２に続く、ダイシング方法を示す斜視図。
【図１６】図１２に続く、ダイシング方法を示す断面図。
【図１７】図１５に続く、ダイシング方法を示す斜視図。
【図１８】第１実施形態による半導体チップの端部を示す断面図。
【図１９】第１実施形態の変形例１に従った半導体ウェハの構成例を示す断面図。
【図２０】第１実施形態の変形例２に従った半導体ウェハの構成例を示す断面図。
【図２１】本実施形態を用いた半導体記憶装置であるＮＡＮＤ型フラッシュメモリのメモリセルアレイの回路構成の一例を示す回路図。
【図２２】本実施形態を用いた半導体記憶装置のチップ領域Ｒｃｈｉｐの断面図。
【図２３】本実施形態を用いた半導体記憶装置のダイシング領域Ｒｄを含む断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態に従った半導体ウェハの一例を示す概略平面図である。半導体ウェハＷは、複数のチップ領域Ｒｃｈｉｐと、複数のダイシング領域Ｒｄとを備えている。チップ領域Ｒｃｈｉｐおよびダイシング領域Ｒｄは、半導体ウェハＷの表面（第１面）Ｆ１上の領域である。半導体チップ領域としてのチップ領域Ｒｃｈｉｐには、トランジスタ、メモリセルアレイ等の半導体素子（図１では図示せず）が設けられている。半導体素子は、半導体製造プロセスを経て半導体ウェハＷ上に形成される。分割領域としてのダイシング領域Ｒｄは、隣接するチップ領域Ｒｃｈｉｐ間のライン状の領域であり、ダイシングによって切断される領域である。ダイシング領域Ｒｄは、ダイシングラインとも呼ばれる。本実施形態によれば、レーザを照射することによって、ダイシング領域Ｒｄの基板１０内部に改質層を形成し、その改質層を起点として半導体ウェハＷを劈開する。これにより、半導体ウェハＷがチップ領域Ｒｃｈｉｐごとに個片化され、半導体チップとなる。
【０００９】
図２は、図１の２−２線に沿った断面図である。半導体ウェハＷは、基板１０と、制御回路１１と、積層体ＳＴ＿ｃｈｉｐ、ＳＴ＿ｄと、層間絶縁膜２０と、パシベーション膜３０と、ガードリング４０と、金属膜５０とを備えている。本実施形態において、半導体ウェハＷは、例えば、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置を備えている。半導体記憶装置のメモリセルアレイは、例えば、三次元的にメモリセルを配置した立体型メモリセルアレイである。なお、図２においては、見易くするために、メモリセルアレイは、積層体ＳＴ＿ｃｈｉｐとして簡略化して示されている。また、以下、半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
【００１０】
基板１０は、例えば、シリコン基板等の半導体基板である。基板１０は半導体製造プロセス前の基板を示し、半導体ウェハＷは半導体製造プロセスを経た後の基板を示すものとする。従って、半導体ウェハＷは、半導体素子および層間絶縁膜等を有する基板１０を示すものとする。
【００１１】
制御回路１１は、半導体素子の一部として基板１０上に設けられている。制御回路１１は、積層体ＳＴ_ｃｈｉｐの下に設けられており、積層体ＳＴ_ｃｈｉｐ（即ち、メモリセルアレイ）を制御する。制御回路１１は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路で構成されている。
【００１２】
第２積層体としての積層体ＳＴ＿ｃｈｉｐは、基板１０のチップ領域Ｒｃｈｉｐ上に設けられている。積層体ＳＴ＿ｃｈｉｐは、導電膜２１と第１絶縁膜２２とを交互に積層して構成されており、その内部に柱状部ＣＬを有する。積層体ＳＴ_ｃｈｉｐと柱状部ＣＬとの交点位置にメモリセルＭＣが構成される。柱状部ＣＬおよびメモリセルＭＣの詳細な構成は、図３および図４を参照して後で説明する。
【００１３】
導電膜２１には、例えば、タングステン等の導電性金属を用いており、第１材料膜としての第１絶縁膜２２には、例えば、シリコン酸化膜等の絶縁材料を用いている。導電膜２１は、それぞれワード線として機能する。第１絶縁膜２２は、積層体ＳＴ＿ｃｈｉｐの積層方向（Ｚ方向）に隣接する導電膜２１間に設けられており、各導電膜２１を電気的に分離している。
【００１４】
第１積層体としての積層体ＳＴ＿ｄは、基板１０のダイシング領域Ｒｄ上に設けられている。積層体ＳＴ＿ｄは、第１絶縁膜２２と第２絶縁膜２３とを交互に積層して構成されており、柱状部ＣＬは設けられていない。第２材料膜としての第２絶縁膜２３には、第１絶縁膜２２と異なる材料、例えば、シリコン窒化膜等の絶縁材料を用いている。
【００１５】
層間絶縁膜２０は、積層体ＳＴ＿ｃｈｉｐと積層体ＳＴ＿ｄとの間に設けられており、積層体ＳＴ＿ｄの周囲を被覆している。層間絶縁膜２０には、例えば、ＴＥＯＳ（TetraEthOxySilane）膜等の絶縁材料を用いている。
【００１６】
パッシべーション膜３０は、チップ領域Ｒｃｈｉｐにおいて積層体ＳＴ＿ｃｈｉｐ上に設けられている。パッシべーション膜３０には、例えば、ポリイミド等の絶縁材料を用いている。
【００１７】
ガードリング４０は、チップ領域Ｒｃｈｉｐとダイシング領域Ｒｄとの間に設けられており、積層体ＳＴ_ｃｈｉｐ、ＳＴ＿ｄの最上層から最下層までＺ方向に延在している。ガードリング４０は、ダイシング領域Ｒｄを切断したときに発生するクラックがチップ領域Ｒｃｈｉｐへ伝播しないようにチップ領域Ｒｃｈｉｐ側の半導体素子を保護している。従って、ガードリング４０は、チップ領域Ｒｃｈｉｐの周囲全体を取り囲むようにダイシング領域Ｒｄ全体に設けられている。ガードリング４０には、例えば、タングステン、銅、アルミニウム、チタン、タンタル等の金属材料の単層、または、これらのうちの複数の材料の積層を用いている。
【００１８】
金属膜５０は、ダイシング領域Ｒｄの積層体ＳＴ＿ｄおよび層間絶縁膜２０上に設けられている。金属膜５０は、デバイス形成時のアライメントマークやチップ領域Ｒｃｈｉｐにおけるパッドとして機能する。金属膜５０には、例えば、アルミニウム等の金属材料を用いている。
【００１９】
図３は、柱状部ＣＬを例示する模式断面図である。図４は、柱状部ＣＬを例示する模式平面図である。メモリホールＭＨは、Ｚ軸方向に沿って積層体ＳＴ_ｃｈｉｐの上端から積層体ＳＴ_ｃｈｉｐを貫通し、埋め込みソース層（図２２の３１）まで設けられている。複数の柱状部ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０およびコア層２３０を含む。メモリ膜２２０は、半導体ボディ２１０と導電膜２１との間に、電荷捕獲部を有する。各フィンガーからそれぞれ１つずつ選択された複数の柱状部ＣＬは、１本のビット線ＢＬに共通に接続される。図７に示すように、柱状部ＣＬのそれぞれは、チップ領域Ｒｃｈｉｐに設けられている。
【００２０】
図４に示すように、Ｘ−Ｙ平面におけるメモリホールＭＨの形状は、例えば、円または楕円である。導電膜２１と第１絶縁膜２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられていてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。導電膜２１と第１絶縁膜２２との間、および、導電膜２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、導電膜２１がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜２１ａは、導電膜２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、導電膜２１とブロック絶縁膜２１ａとの密着性を向上させる。
【００２１】
半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ２１０は、例えば、アンドープトポリシリコンである。また、半導体ボディ２１０は、ｐ型シリコンであっても良い。半導体ボディ２１０は、ドレイン側選択トランジスタ、ソース側選択トランジスタおよびメモリセルＭＣのそれぞれのチャネルとなる。
【００２２】
メモリ膜２２０は、ブロック絶縁膜２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０とワード線ＷＬになる導電膜２１との間に記憶領域を有し、Ｚ軸方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷捕獲膜２２２およびトンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷捕獲膜２２２およびトンネル絶縁膜２２３のそれぞれは、Ｚ軸方向に延びている。
【００２３】
カバー絶縁膜２２１は、絶縁膜２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を導電膜２１にリプレースするとき（リプレース工程）、電荷捕獲膜２２２がエッチングされないように保護する。カバー絶縁膜２２１は、リプレース工程において、導電膜２１とメモリ膜２２０との間から除去されてもよい。この場合、図２および図３に示すように、導電膜２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられる。また、導電膜２１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。
【００２４】
電荷捕獲膜２２２は、ブロック絶縁膜２１ａおよびカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる導電膜２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、または、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持することができる。
【００２５】
トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、または、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、および、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。
【００２６】
コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。
【００２７】
以上のように、本実施形態による半導体ウェハＷは、チップ領域Ｒｃｈｉｐに、制御回路１１および積層体ＳＴ_ｃｈｉｐ（メモリセルアレイ）を有し、ダイシング領域Ｒｄに積層体ＳＴ＿ｄを有する。ダイシング領域Ｒｄの積層体ＳＴ＿ｄは、図１の平面レイアウトにおいて、チップ領域Ｒｃｈｉｐの周囲を取り囲むようにダイシング領域Ｒｄに沿ってその全体に設けられている。
【００２８】
図２に示すように、積層体ＳＴ＿ｄは、ダイシング領域Ｒｄ上の材料膜（層間絶縁膜２０）の上から下までＺ方向の全体に設けられている。このようにダイシング領域Ｒｄに積層体ＳＴ＿ｄを残置させることによって、基板１０内の改質部分からの劈開が積層体ＳＴ＿ｄに沿ってあるいは積層体ＳＴ＿ｄと層間絶縁膜２０の界面に沿って広がる。従って、ダイシング領域Ｒｄにおける分割ラインは、積層体ＳＴ＿ｄから大きく反れることなく、直進性を維持したまま積層体ＳＴ＿ｄに沿って形成される。即ち、劈開は、Ｚ方向における半導体ウェハＷの厚み方向において直進性を維持したまま広がり、尚且つ、半導体ウェハＷのＸＹ平面内においても直進性を維持したまま広がる。その結果、分割ラインがチップ領域Ｒｃｈｉｐまで蛇行することを抑制することができ、半導体チップのクラックを抑制することができる。
【００２９】
また、ダイシング領域Ｒｄの積層体ＳＴ＿ｄは、下部積層体ＳＴ＿ｂと、上部積層体ＳＴ＿ｔとに分けて形成されている。ダイシング領域Ｒｄの延伸方向に対して垂直方向の断面において、下部積層体ＳＴ＿ｂおよび上部積層体ＳＴ＿ｔは、ともに側面にテーパーを有する。下部積層体ＳＴ＿ｂおよび上部積層体ＳＴ＿ｔの側面は、それぞれ積層方向の上方向へ（下層から上層へ）いくに従って幅が狭くなっている。ここでの「幅」は、積層体ＳＴ＿ｄの積層方向に対して略垂直方向（ＸまたはＹ方向）の幅である。
【００３０】
チップ領域Ｒｃｈｉｐの積層体ＳＴ＿ｃｈｉｐは、積層体ＳＴ＿ｄに対し平面レイアウトにおいて異なるものの、下部積層体と、上部積層体とに分けて形成されている点では同じである。また、積層体ＳＴ＿ｃｈｉｐの下部積層体および上部積層体の側面は、それぞれ積層体ＳＴ＿ｄの下部積層体ＳＴ＿ｂおよび上部積層体ＳＴ＿ｔと同様のテーパーを有する。このように、積層体ＳＴ＿ｄは、平面パターンにおいて異なるものの、積層体ＳＴ＿ｃｈｉｐと同じ積層構造を有する。これは、積層体ＳＴ＿ｄおよびＳＴ＿ｃｈｉｐが同時に形成されているからである。積層体ＳＴ＿ｄおよびＳＴ＿ｃｈｉｐを同時に形成することによって、製造プロセスを短縮することができる。
【００３１】
尚、積層体ＳＴ＿ｃｈｉｐおよびＳＴ＿ｄは、製造工程において当初、第１絶縁膜２２（例えば、シリコン酸化膜）と第２絶縁膜２３（例えば、シリコン窒化膜）との積層体として形成される。即ち、積層体ＳＴ＿ｃｈｉｐおよびＳＴ＿ｄは、当初、同じ材質で構成される。しかし、その後、積層体ＳＴ＿ｃｈｉｐの第２絶縁膜２３は、ワード線ＷＬとして機能する導電膜２１（例えば、タングステン）に置換される。従って、完成品として、積層体ＳＴ＿ｃｈｉｐおよび積層体ＳＴ＿ｄは、異なる材質になる場合がある。ただし、積層体ＳＴ＿ｄの第２絶縁膜２３も、積層体ＳＴ＿ｃｈｉｐの第２絶縁膜２３と同様に、導電膜２１（例えば、タングステン）に置換されても構わない。この場合、積層体ＳＴ＿ｃｈｉｐおよび積層体ＳＴ＿ｄは、平面レイアウトにおいて異なるものの、Ｚ方向の積層構造や材質においては同一構成となる。
【００３２】
次に、本実施形態による半導体ウェハの製造方法について説明する。
【００３３】
図５〜図１０は、第１実施形態による半導体ウェハＷの製造方法の一例を示す断面図である。まず、基板１０の表面Ｆ１上に制御回路１１を形成する。制御回路１１は、例えば、トランジスタ等で構成されたＣＭＯＳ回路である。制御回路１１は、層間絶縁膜（図示せず）で被覆される。層間絶縁膜は平坦化される。
【００３４】
次に、制御回路１１の上方に、第１絶縁膜２２と第２絶縁膜２３とを交互に積層する。第１絶縁膜２２には、例えば、シリコン酸化物を用いている。第２絶縁膜２３には、例えば、シリコン窒化物を用いている。これにより、図５に示すように、チップ領域Ｒｃｈｉｐに積層体ＳＴ_ｃｈｉｐの下部が形成され、ダイシング領域Ｒｄに下部積層体ＳＴ＿ｂが形成される。ここで、積層体ＳＴ_ｃｈｉｐに積層体ＳＴ_ｃｈｉｐに含まれる第１絶縁膜２２と第２絶縁膜２３との数が多くなると、メモリホールのアスペクト比が大きくなる。従って、メモリホールおよび柱状部ＣＬは、積層体ＳＴ_ｃｈｉｐの下部と上部とで複数回に分けて形成される。積層体ＳＴ＿ｄは、積層体ＳＴ_ｃｈｉｐと同時に形成されるので、積層体ＳＴ＿ｄも下部積層体ＳＴ＿ｂと上部積層体ＳＴ＿ｔとで複数回に分けて形成される。図５では、積層体ＳＴ_ｃｈｉｐの下部にメモリホールを形成し、柱状部ＣＬの下部が形成される。
【００３５】
次に、リソグラフィ技術およびエッチング技術を用いて積層体ＳＴ_ｃｈｉｐに柱状部ＣＬを形成するためにメモリホールが形成される。メモリホールの形成時またはその後、リソグラフィ技術およびエッチング技術を用いて、積層体ＳＴ＿ｄと積層体ＳＴ_ｃｈｉｐとの間の第１絶縁膜２２および第２絶縁膜２３を除去して、積層体ＳＴ＿ｄと積層体ＳＴ_ｃｈｉｐとの間を分離する。これにより、図５に示す構造が得られる。
【００３６】
次に、積層体ＳＴ＿ｄおよび積層体ＳＴ_ｃｈｉｐ上に層間絶縁膜２０を堆積する。層間絶縁膜２０には、例えば、ＴＥＯＳ膜等の絶縁膜を用いる。次に、積層体ＳＴ＿ｄおよび積層体ＳＴ_ｃｈｉｐの上面が露出されるまで、層間絶縁膜２０を平坦化する。層間絶縁膜２０は積層体ＳＴ＿ｄと積層体ＳＴ_ｃｈｉｐとの間の溝に残置される。これにより、図６に示す構造が得られる。
【００３７】
次に、積層体ＳＴ_ｃｈｉｐおよび積層体ＳＴ＿ｄの下部の上に、さらに第１絶縁膜２２と第２絶縁膜２３とを交互に積層する。これにより、図７に示すように、チップ領域Ｒｃｈｉｐに積層体ＳＴ_ｃｈｉｐの上部が形成され、ダイシング領域Ｒｄに上部積層体ＳＴ＿ｔが形成される。
【００３８】
次に、リソグラフィ技術およびエッチング技術を用いて積層体ＳＴ_ｃｈｉｐの上部に柱状部ＣＬを形成するためにメモリホールが形成される。さらに、メモリホール内に柱状部ＣＬの上部が形成される。
【００３９】
メモリホールの形成時またはその後、リソグラフィ技術およびエッチング技術を用いて、積層体ＳＴ＿ｄの上部と積層体ＳＴ_ｃｈｉｐの上部との間の第１絶縁膜２２および第２絶縁膜２３を除去して、積層体ＳＴ＿ｄと積層体ＳＴ_ｃｈｉｐとの間を分離する。これにより、図７に示す構造が得られる。
【００４０】
次に、積層体ＳＴ＿ｄおよび積層体ＳＴ_ｃｈｉｐ上に層間絶縁膜２０を堆積する。次に、積層体ＳＴ＿ｄおよび積層体ＳＴ_ｃｈｉｐの上面が露出されるまで、層間絶縁膜２０を平坦化する。層間絶縁膜２０は、積層体ＳＴ＿ｄと積層体ＳＴ_ｃｈｉｐとの間の溝に残置される。これにより、図８に示す構造が得られる。
【００４１】
次に、スリット（図示せず）を形成し、図９に示すように、スリットを介して第２絶縁膜２３を導電膜２１に置換する。導電膜２１には、例えば、タングステン等の導電性金属を用いる。導電膜２１は、ワード線ＷＬとして機能する。次に、金属膜５０が積層体ＳＴ＿ｄおよび積層体ＳＴ_ｃｈｉｐ上に堆積される。金属膜５０には、例えば、アルミニウム等の金属を用いる。金属膜５０は、アライメントマークやパッドとして機能する。アライメントマークは、リソグラフィ工程等における位置合わせに用いられる。パッドは、組立工程においてワイヤボンディングされ、半導体パッケージの外部との電気的な接続のために用いられる。
【００４２】
次に、リソグラフィ技術およびエッチング技術を用いて、金属膜５０を加工して、チップ領域Ｒｃｈｉｐの金属膜５０を除去して、ダイシング領域Ｒｄに金属膜５０を残置させる。このとき、積層体ＳＴ_ｃｈｉｐの導電膜２１も残置させる。
【００４３】
次に、パッシべーション膜３０を積層体ＳＴ_ｃｈｉｐ、ＳＴ＿ｄ上に形成する。パッシべーション膜３０には、例えば、ポリイミド等の絶縁膜を用いる。次に、チップ領域Ｒｃｈｉｐとダイシング領域Ｒｄとの間にガードリング４０を形成する。ガードリング４０には、例えば、タングステン、銅、アルミニウム、チタン、タンタル等の金属材料の単層、または、これらのうちの複数の材料の積層を用いている。
【００４４】
次に、ダイシング領域Ｒｄにおけるパッシべーション膜３０を除去する。これにより、図２に示す半導体ウェハＷが得られる。
【００４５】
次に、ダイシング工程について説明する。
【００４６】
図１１〜図１７は、第１実施形態による半導体ウェハＷのダイシング方法の一例を示す斜視図または断面図である。まず、図１１に示すように、半導体ウェハＷの表面に、ダイシング用の保護テープ１１０を貼付する。
【００４７】
次に、図１２および図１３に示すように、レーザ発振器１２０を用いて、半導体ウェハＷの裏面（第２面）Ｆ２からダイシング領域Ｒｄに対応する部分にレーザ光１２１を照射する。これにより、図１３に示すように、半導体ウェハＷの内部に改質層ＬＭを形成する。改質層ＬＭは、ダイシング領域Ｒｄ内の基板１０に形成されればよいが、積層体ＳＴ＿ｄの直下またはその近傍に形成されることが好ましい。尚、図１３以降において、半導体ウェハＷの構成は、簡略化して示されており、積層体ＳＴ_ｃｈｉｐの図示は省略されている。
【００４８】
図１４は、レーザ光１２１を照射しているときの様子を示す斜視図である。レーザ発振器１２０は、矢印Ａで示すように、Ｙ方向へ移動しながら、レーザ光１２１をパルス照射する。これにより、改質層ＬＭは、Ｙ方向に断続的に形成され、ダイシング領域Ｒｄに沿って略平行に形成される。このような改質層ＬＭは、断続的に形成されるが、Ｙ方向に繋がってほぼ層状になる。改質層ＬＭは、単層でもよいが、Ｚ方向に異なる位置（高さ）に形成された複数の層でもよい。
【００４９】
次に、図１５に示すように、半導体ウェハＷの裏面Ｆ２を研削および／または研磨する。砥石１３０によって研磨されることより、半導体ウェハＷは、薄化されるだけでなく、図１６に示すように、改質層ＬＭから劈開がＺ方向に広がる。
【００５０】
ここで、積層体ＳＴ＿ｄは、ダイシング領域Ｒｄの層間絶縁膜２０に設けられている。このようにダイシング領域Ｒｄに積層体ＳＴ＿ｄを残置させることによって、基板１０内の改質層ＬＭからの劈開が積層体ＳＴ＿ｄに達すると、その劈開は、積層体ＳＴ＿ｄに沿ってあるいは積層体ＳＴ＿ｄと層間絶縁膜２０の界面に沿って広がる。即ち、積層体ＳＴ＿ｄは、ダイシング領域Ｒｄの劈開を誘導する。従って、ダイシング領域Ｒｄにおける分割ラインは、積層体ＳＴ＿ｄから大きく反れることなく、積層体ＳＴ＿ｄに沿って形成される。その結果、クラックがチップ領域Ｒｃｈｉｐまで達することを抑制することができ、半導体チップのクラックを抑制することができる。
【００５１】
次に、接着層を有するダイシングテープ１３６上に半導体ウェハＷの裏面Ｆ２を接着し、ダイシングテープ１３６をリング１３５で固定する。次に、図１７に示すように、ダイシングテープ１３６を下方から押上部材１４０で押し上げることによって、ダイシングテープ１３６を引っ張る（エキスパンドさせる）。これにより、ダイシングテープ１３６とともに半導体ウェハＷが外方向へ引っ張られる。このとき、半導体ウェハＷが改質層ＬＭに沿って（即ち、ダイシングラインに沿って）劈開され、複数の半導体チップに個片化される。
【００５２】
尚、上記例では、レーザ照射の後に、半導体ウェハＷの裏面Ｆ２を研磨している。しかし、半導体ウェハＷの裏面Ｆ２を研磨した後に、レーザ照射を行ってもよい。
【００５３】
図１８は、第１実施形態による半導体チップの端部を示す断面図である。半導体チップＣは、基板１０と、制御回路１１と、積層体ＳＴ＿ｃｈｉｐ、ＳＴ＿ｄと、層間絶縁膜２０と、パシベーション膜３０と、ガードリング４０と、金属膜５０とを備えている。これらの構成は、図２を参照して説明した通りである。ただし、半導体チップＣは、上記レーザダイシング法により、半導体ウェハＷから個片化されているので、ダイシング領域Ｒｄにおいて劈開されている。
【００５４】
半導体チップＣは、第１面Ｆ１と、該第１面Ｆ１の反対側にある第２面Ｆ２と、第１面Ｆ１と第２面Ｆ２との間にある側面Ｆ３とを有する。第１面Ｆ１上には、制御回路１１を構成する半導体素子（ＣＭＯＳ等）が設けられている。
【００５５】
半導体チップＣはダイシング領域Ｒｄで劈開されているので、分割領域としてのダイシング領域Ｒｄは、第１面Ｆ１の外縁Ｅに位置する。外縁Ｅにおいて、側面Ｆ３はダイシング工程での改質層ＬＭおよび劈開面を有する。また、ダイシング領域Ｒｄには、第１絶縁膜２２と第２絶縁膜２３とを交互に積層して構成された積層体ＳＴ＿ｄが残置される。従って、側面Ｆ３には、劈開によって分割された積層体ＳＴ＿ｄが現れている。
【００５６】
積層体ＳＴ＿ｄは、半導体チップＣの第１面Ｆ１の外縁全体に残置されていてもよい。この場合、積層体ＳＴ＿ｄは、側面Ｆ３に沿って半導体チップＣを取り囲むように設けられる。一方、ダイシング領域Ｒｄの劈開によっては、層間絶縁膜２０と積層体ＳＴ＿ｄとの境界部Ｂで劈開が生じ、積層体ＳＴ＿ｄが側面Ｆ３に残置されないこともある。従って、積層体ＳＴ＿ｄは、側面Ｆ３の少なくとも一部に現れていればよい。
【００５７】
半導体チップＣのその他の構成は、半導体ウェハＷの対応する構成と同様でよい。これにより、半導体チップＣについても、本実施形態の効果を得ることができる。
【００５８】
（変形例１）
図１９は、第１実施形態の変形例１に従った半導体ウェハの構成例を示す断面図である。変形例１では、下部積層体ＳＴ＿ｂの断面形状が第１実施形態のそれと異なる。ダイシング領域Ｒｄの延伸方向に対する垂直断面において、下部積層体ＳＴ＿ｂの幅（Ｚ方向に対して略垂直方向の幅）が第１幅Ｗｂとなっている。第１絶縁膜２２と第２絶縁膜２３は、ほぼ等しい第１幅Ｗｂに形成されている。
【００５９】
上部積層体ＳＴ＿ｔは、第１実施形態のそれと同様の断面形状を有する。即ち、ダイシング領域Ｒｄの延伸方向に対して垂直方向の断面において、上部積層体ＳＴ＿ｔの幅（Ｚ方向に対して略垂直方向の幅）が第１幅Ｗｂよりも大きな第２幅Ｗｔとなっている。積層体ＳＴ＿ｄ全体としては、キノコ型になっている。
【００６０】
このように、積層体ＳＴ＿ｄの一部の形状が異なっていても、積層体ＳＴ＿ｄが層間絶縁膜２０のＺ方向全体に設けられていれば、本実施形態の効果を得ることができる。
【００６１】
尚、下部積層体ＳＴ＿ｂは、積層体ＳＴ_ｃｈｉｐとは別工程で形成されてもよい。この場合、リソグラフィ工程、エッチング工程および絶縁膜２２、２３の堆積工程が追加される。勿論、上部積層体ＳＴ＿ｔも、積層体ＳＴ_ｃｈｉｐとは別工程で形成されてもよい。この場合、積層体ＳＴ＿ｄの全体が、ほぼ等しい幅（第１幅Ｗｂまたは第２幅Ｗｔ）で形成され得る。
【００６２】
（変形例２）
図２０は、第１実施形態の変形例２に従った半導体ウェハの構成例を示す断面図である。変形例２では、積層体ＳＴ＿ｄの第２絶縁膜２３が導電膜２１に置換されている。即ち、積層体ＳＴ＿ｄの材料は、積層体ＳＴ_ｃｈｉｐの材料と同一材料（例えば、タングステン）である。積層体ＳＴ＿ｄの第２絶縁膜２３は、積層体ＳＴ_ｃｈｉｐの第２絶縁膜２３が導電膜２１に置換される際に、同時に置換される。変形例２のその他の構成は、第１実施形態の対応する構成と同様でよい。
【００６３】
このように、積層体ＳＴ＿ｄは、第２絶縁膜２３に代えて導電膜２１を有していても、改質層ＬＭからの劈開を誘導することができる。従って、変形例２は、第１実施形態と同様の効果を得ることができる。また、変形例２は、変形例１と組み合わせてもよい。
【００６４】
図２１は、上記実施形態を用いた半導体記憶装置であるＮＡＮＤ型フラッシュメモリのメモリセルアレイの回路構成の一例を示す回路図である。メモリセルアレイは、複数のブロックＢＬＫを含む。ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を含む。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０〜ＳＵ３の各々を示すものとする。
【００６５】
各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０，ＢＬ１，…，ＢＬｍ（ｍは０以上の整数）に関連付けられている。以降、ビット線ＢＬと記した場合、ビット線ＢＬ０〜ＢＬｍの各々を示すものとする。また、各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＴ０，ＭＴ１，ＭＴ２，…，ＭＴ４７、ダミートランジスタＤＬＴ及びＤＵＴ、メモリセルトランジスタＭＴ４８，ＭＴ４９，ＭＴ５０，…，ＭＴ９５、及び選択ゲートトランジスタＳＴ１及びＳＴ２を含む。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ９５の各々を示すものとする。
【００６６】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。ダミートランジスタＤＬＴ及びＤＵＴの各々は、例えば、メモリセルトランジスタＭＴと同様の構成であり、データの記憶に使用されないメモリセルトランジスタである。選択ゲートトランジスタＳＴ１及びＳＴ２の各々は、各種動作時においてストリングユニットＳＵの選択に使用される。
【００６７】
各ＮＡＮＤストリングＮＳにおいて、選択ゲートトランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。選択ゲートトランジスタＳＴ１のソースと、ダミートランジスタＤＵＴのドレインとの間には、メモリセルトランジスタＭＴ４８〜ＭＴ９５が直列接続されている。ダミートランジスタＤＵＴのソースは、ダミートランジスタＤＬＴのドレインに接続されている。ダミートランジスタＤＬＴのソースと、選択ゲートトランジスタＳＴ２のドレインとの間には、メモリセルトランジスタＭＴ０〜ＭＴ４７が直列接続されている。
【００６８】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ９５のそれぞれの制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ９５に共通接続されている。ダミートランジスタＤＵＴの制御ゲートは、ダミーワード線ＷＬＤＵに共通接続されている。ダミートランジスタＤＬＴの制御ゲートは、ダミーワード線ＷＬＤＬに共通接続されている。ストリングユニットＳＵ０〜ＳＵ３の各々に含まれた選択ゲートトランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。選択ゲートトランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続されている。
【００６９】
ビット線ＢＬ０〜ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。ビット線ＢＬは、複数のブロックＢＬＫ間で対応するＮＡＮＤストリングＮＳの選択ゲートトランジスタＳＴ１に共通接続されている。ワード線ＷＬ０〜ＷＬ９５並びにダミーワード線ＷＬＤＵ及びＷＬＤＬのそれぞれは、ブロックＢＬＫ毎に設けられている。ソース線ＳＬは、複数のブロックＢＬＫ間で共有されている。
【００７０】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴは、セルユニットＣＵと称される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶し、２ビットデータを記憶する場合に２ページデータを、３ビットデータを記憶する場合に３ページデータをそれぞれ記憶する。
【００７１】
図２２は、本実施形態を用いた半導体記憶装置のチップ領域Ｒｃｈｉｐの断面図である。図２２は、チップ領域Ｒｃｈｉｐにおけるメモリセルアレイの構造をより詳細に示している。尚、ここでは、導電膜間の層間絶縁膜が省略されている。また、図２２において、相互に直交し、半導体基板３０面に平行な２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向（ＸＹ面）に対して直交する方向をＺ方向（積層方向）とする。
【００７２】
メモリセルアレイは、半導体基板３０、導電膜２１、２２、３８、メモリピラーＭＨ、及びコンタクトプラグＢＬＣを含む。半導体基板３０の主面は、ＸＹ面に対応する。半導体基板３０の上方には、層間絶縁膜２２を介して複数の導電膜２１が積層されている。導電膜２１は、ＸＹ面に沿った平板状に形成され、ソース線ＳＬとして機能する。尚、半導体基板３０上、ソース線ＳＬの下には、図２３に示す制御回路１１が設けられていてもよい。しかし、図２２では、制御回路１１の図示を省略している。
【００７３】
導電膜２１上には、ＹＺ面に沿った複数のスリットＳＬＴが、Ｘ方向に配列される。導電膜２１上かつ隣り合うスリットＳＬＴ間の構造体が、例えば１つのストリングユニットＳＵに対応する。具体的には、導電膜２１上かつ隣り合うスリットＳＬＴ間には、下層から順に、導電膜２１と層間絶縁膜２２とが交互に設けられている。これらの導電膜２１のうちＺ方向に隣り合う導電膜は、層間絶縁膜２２を介して積層される。導電膜２１および層間絶縁膜２２は、それぞれがＸＹ面に沿った平板状に形成される。
【００７４】
最下層の導電膜２１は、選択ゲート線ＳＧＳとして機能する。選択ゲート線ＳＧＳ上の４８個の導電膜２１は、下層から順に、それぞれワード線ＷＬ０〜ＷＬ４７として機能する。下部積層体ＳＴ_ｃｈｉｐ＿ｂの最上層の導電膜２１および上部積層体ＳＴ_ｃｈｉｐ＿ｔの最下層の導電膜２１は、それぞれダミーワード線ＷＬＤＬ及びＷＬＤＵとして機能する。ダミーワード線ＷＬＤＵ上の４８個の導電膜２１は、下層から順に、それぞれワード線ＷＬ４８〜ＷＬ９５として機能する。上部積層体ＳＴ_ｃｈｉｐ＿ｔの最上層の導電膜２１は、選択ゲート線ＳＧＤとして機能する。
【００７５】
複数のメモリピラーＭＨは、例えばＹ方向に千鳥状に配列され（不図示）、それぞれが１つのＮＡＮＤストリングＮＳとして機能する。各メモリピラーＭＨは、選択ゲート線ＳＧＤの上面から導電膜２１の上面に達するように、導電膜２１および層間絶縁膜２２を通過して設けられている。また、各メモリピラーＭＨは、下部ピラーＬＭＨ、上部ピラーＵＭＨ、及び下部ピラーＬＭＨと上部ピラーＵＭＨ間の接合部ＪＴを含む。
【００７６】
上部ピラーＵＭＨは、下部ピラーＬＭＨ上に設けられ、下部ピラーＬＭＨと上部ピラーＵＭＨとの間は、接合部ＪＴを介して接合されている。すなわち、導電膜３１上に下部ピラーＬＭＨが設けられ、下部ピラーＬＭＨ上に接合部ＪＴを介して上部ピラーＵＭＨが設けられる。例えば、接合部ＪＴの外径は、下部ピラーＬＭＨと接合部ＪＴとの接触部分の外径よりも大きく、上部ピラーＵＭＨと接合部ＪＴとの接触部分の外径よりも大きい。接合部ＪＴが設けられた接合層のＺ方向における間隔（ダミーワード線ＷＬＤＬとＷＬＤＵとの間の間隔）は、ワード線ＷＬ０〜ＷＬ４７、ＷＬ４８〜ＷＬ９５のうち隣り合うワード線間の間隔よりも広い。
【００７７】
メモリピラーＭＨは、例えばブロック絶縁膜４０、電荷蓄積膜（電荷蓄積層とも称する）４１、トンネル絶縁膜４２、及び半導体層４３を有する。具体的には、メモリピラーＭＨを形成するためのメモリホールの内壁に、ブロック絶縁膜４０が設けられる。ブロック絶縁膜４０の内壁に、電荷蓄積膜４１が設けられる。電荷蓄積膜４１の内壁に、トンネル絶縁膜４２が設けられる。さらに、トンネル絶縁膜４２の内側に半導体層４３が設けられる。なお、メモリピラーＭＨは、半導体層４３の内部にコア絶縁膜を設けた構造としてもよい。
【００７８】
このようなメモリピラーＭＨの構成において、メモリピラーＭＨと選択ゲート線ＳＧＳとが交差する部分が、選択ゲートトランジスタＳＴ２として機能する。メモリピラーＭＨとワード線ＷＬ０〜ＷＬ４７とが交差する部分が、それぞれメモリセルトランジスタＭＴ０〜ＭＴ４７として機能する。各メモリセルトランジスタＭＴ０〜ＭＴ４７は、データが記憶される、あるいはデータが記憶可能なメモリセルである。メモリピラーＭＨとダミーワード線ＷＬＤＬ、ＷＬＤＵとが交差する部分が、それぞれダミートランジスタＤＬＴ及びＤＵＴとして機能する。各ダミートランジスタＤＬＴ及びＤＵＴは、データが記憶されないメモリセルである。メモリピラーＭＨとワード線ＷＬ４８〜ＷＬ９５とが交差する部分が、それぞれメモリセルトランジスタＭＴ４８〜ＭＴ９５として機能する。各メモリセルトランジスタＭＴ４８〜ＭＴ９５は、データが記憶される、あるいはデータが記憶可能なメモリセルである。さらに、メモリピラーＭＨと選択ゲート線ＳＧＤとが交差する部分が、選択ゲートトランジスタＳＴ１として機能する。
【００７９】
半導体層４３は、メモリセルトランジスタＭＴ、ダミートランジスタＤＬＴ、ＤＵＴ、及び選択ゲートトランジスタＳＴ１、ＳＴ２のチャネル層として機能する。半導体層４３の内部には、ＮＡＮＤストリングＮＳの電流経路が形成される。
【００８０】
電荷蓄積膜４１は、メモリセルトランジスタＭＴにおいて半導体層４３から注入される電荷を蓄積する機能を有する。電荷蓄積膜４１は、例えばシリコン窒化膜を含む。
【００８１】
トンネル絶縁膜４２は、半導体層４３から電荷蓄積膜４１に電荷が注入される際、または電荷蓄積膜４１に蓄積された電荷が半導体層４３へ拡散する際に電位障壁として機能する。トンネル絶縁膜４２は、例えばシリコン酸化膜を含む。
【００８２】
ブロック絶縁膜４０は、電荷蓄積膜４１に蓄積された電荷がワード線ＷＬ０〜ＷＬ９５へ拡散するのを防止する。ブロック絶縁膜４０は、例えばシリコン酸化膜及びシリコン窒化膜を含む。
【００８３】
メモリピラーＭＨの上面より上方には、層間絶縁膜を介して導電膜３８が設けられる。導電膜３８は、Ｘ方向に延伸したライン状に形成され、ビット線（あるいは配線層）ＢＬとして機能する。複数の導電膜３８はＹ方向に配列され（不図示）、導電膜３８は、ストリングユニットＳＵ毎に対応する１つのメモリピラーＭＨと電気的に接続される。具体的には、各ストリングユニットＳＵにおいて、各メモリピラーＭＨ内の半導体層４３上にコンタクトプラグＢＬＣが設けられ、コンタクトプラグＢＬＣ上に１つの導電膜３８が設けられる。コンタクトプラグＢＬＣは導電膜を含む。
【００８４】
なお、メモリセルアレイ１１の構成は、上記の構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵは、任意の個数に設定可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、ダミートランジスタＤＬＴ及びＤＵＴ、及び選択ゲートトランジスタＳＴ１及びＳＴ２の各々も、任意の個数に設定可能である。
【００８５】
また、ワード線ＷＬ、ダミーワード線ＷＬＤＬ及びＷＬＤＵ、及び選択ゲート線ＳＧＤ及びＳＧＳの本数は、それぞれメモリセルトランジスタＭＴ、ダミートランジスタＤＬＴ及びＤＵＴ、及び選択ゲートトランジスタＳＴ１及びＳＴ２の個数に従って変更される。選択ゲート線ＳＧＳは、複数層にそれぞれ設けられた複数の導電膜で構成されてもよい。選択ゲート線ＳＧＤは、複数層にそれぞれ設けられた複数の導電膜で構成されてもよい。
【００８６】
その他のメモリセルアレイ１１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００８７】
図２３は、上記実施形態を用いた半導体記憶装置のダイシング領域Ｒｄを含む断面図である。図２３は、ダイシング領域Ｒｄにおける積層構造をより詳細に示している。尚、図２３の積層体ＳＴ_ｃｈｉｐのワード線ＷＬの層数は、図２２の積層体ＳＴ_ｃｈｉｐのそれと異なって見えるが、それぞれ同じ層数を有するものとする。
【００８８】
積層体ＳＴ＿ｄは、チップ領域Ｒｃｈｉｐの積層体ＳＴ＿ｃｈｉｐと同様に積層されている。即ち、ダイシング領域Ｒｄにおいて、基板１０の上方に、層間絶縁膜（第１絶縁膜）２２と第２絶縁膜２３が交互に設けられている。尚、チップ領域Ｒｃｈｉｐでは、第２絶縁膜２３は、導電膜２１に置換されているので、第２絶縁膜２３は設けられていないが、ダイシング領域Ｒｄでは、第２絶縁膜２３は、導電膜２１と同一レイヤに残置されている。
【００８９】
最下層の第２絶縁膜２３は、デバイス領域Ｒｃｈｉｐの選択ゲート線ＳＧＳに対応し、同層（同一レイヤ）である。最下層の第２絶縁膜２３上には、他の複数の第２絶縁膜２３が、下層から順に、それぞれワード線ＷＬ０〜ＷＬ４７に対応して、同層（同一レイヤ）として積層されている。さらにその上に、ダミーワード線ＷＬＤＬに対応し、同層（同一レイヤ）の第２絶縁膜２３が設けられている。このように、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ４７およびダミーワード線ＷＬＤＬのそれぞれと同層（同一レイヤ）の第２絶縁膜２３が、ダイシング領域Ｒｄの下部積層体ＳＴ＿ｂとして設けられている。
【００９０】
下部積層体ＳＴ＿ｂ上には、ダミーワード線ＷＬＤＵに対応する第２絶縁膜２３が同層（同一レイヤ）として設けられている。ダミーワード線ＷＬＤＵに対応する第２絶縁膜２３の上には、複数の第２絶縁膜２３が、下層から順に、それぞれワード線ＷＬ４８〜ＷＬ９５に対応して、同層（同一レイヤ）として積層されている。さらにその上に、選択ゲート線ＳＧＤに対応し、同層（同一レイヤ）の第２絶縁膜２３が設けられている。選択ゲート線ＳＧＤに対応する第２絶縁膜２３が、積層体ＳＴ＿ｄの最上層となる。このように、ダミーワード線ＷＬＤＵ、ワード線ＷＬ４８〜ＷＬ９５および選択ゲート線ＳＧＤのそれぞれと同層（同一レイヤ）の第２絶縁膜２３が、ダイシング領域Ｒｄの上部積層体ＳＴ＿ｂとして設けられている。
【００９１】
下部積層体ＳＴ＿ｂと上部積層体ＳＴ＿ｔとの間には、チップ領域Ｒｃｈｉｐの接合部ＪＴに対応する間隙ＧＰが設けられている。間隙ＧのＺ方向の幅（厚み）は、下部積層体ＳＴ＿ｂおよび上部積層体ＳＴ＿ｔにおける第２絶縁膜２３間の間隔（層間絶縁膜２２の厚み）よりも大きい（厚い）。また、間隙Ｇには、層間絶縁膜２２と同一材料が設けられている。
【００９２】
ワード線ＷＬ、ダミーワード線ＷＬＤＬ及びＷＬＤＵ、及び選択ゲート線ＳＧＤ及びＳＧＳの本数は、それぞれメモリセルトランジスタＭＴ、ダミートランジスタＤＬＴ及びＤＵＴ、及び選択ゲートトランジスタＳＴ１及びＳＴ２の個数に従って変更される場合がある。この場合、それに伴い、チップ領域Ｒｃｈｉｐおよびダイシング領域Ｒｄにおいて、導電膜２１および第２絶縁膜２３の積層数も変更される。例えば、選択ゲート線ＳＧＳ、ＳＧＤは、それぞれ複数層に設けられた複数の導電膜２１で構成されてもよい。この場合、ダイシング領域Ｒｄにおいて、選択ゲート線ＳＧＳ、ＳＧＤに対応する第２絶縁膜２３もそれぞれ複数層で構成される。
【００９３】
さらに、チップ領域Ｒｃｈｉｐおよびダイシング領域Ｒｄにおいて、積層体ＳＴ＿ｃｈｉｐおよびＳＴ＿ｄの上方には、ビット線ＢＬがコンタクトプラグＢＬＣを介して設けられている。積層体ＳＴ＿ｃｈｉｐの上方にはパシベーション膜３０が設けられている。即ち、積層体ＳＴ＿ｃｈｉｐおよびＳＴ＿ｄは、上下方向についてビット線ＢＬよりも下方にある。パシベーション膜３０の内部にはビット線ＢＬのさらに上方に設けられた電極層（不図示）含む。パシベーション膜３０の表面には、外部接続用のパッド電極（不図示）が形成されていてもよい。パシベーション膜３０は無機絶縁膜とポリイミドなどの有機絶縁膜との積層構造であってもよい。
【００９４】
積層体ＳＴ＿ｄの側面は、積層体ＳＴ＿ｃｈｉｐの端部側面のテーパーと同様のテーパーを有する。これは、積層体ＳＴ＿ｄおよびＳＴ＿ｃｈｉｐは、同一積層工程で積層され、同一エッチング工程で加工されているからである。
【００９５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００９６】
Ｗ  半導体ウェハ、１０  基板、１１  制御回路、ＳＴ＿ｃｈｉｐ，ＳＴ＿ｄ  積層体、２０  層間絶縁膜、２１  導電膜、２２  第１絶縁膜、２３  第２絶縁膜、３０  パシベーション膜、４０  ガードリング、５０  金属膜、Ｒｃｈｉｐ  チップ領域、Ｒｄ  ダイシング領域、ＣＬ  柱状部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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