(57)【要約】      （修正有）【課題】３次相互変調歪みを低減するためのフィルタ回路を増幅素子の近くに配置可能な高周波増幅器を提供する。【解決手段】高周波増幅器１は、キャリア信号の周波数が互いに異なる複数の信号を重畳してなる高周波信号を増幅して出力する。高周波増幅器は、高周波信号を増幅して複数の信号出力端から出力する増幅素子部１０と、増幅素子部と第１方向Ａ１に並んで配置され、複数の信号出力端と電気的に接続され、複数の信号出力端から出力される信号を合成して一の出力信号とする合成回路を主面上に有する基板３０と、基板の主面上に配置され、合成回路と電気的に接続され、出力信号に含まれる３次相互変調歪みを低減するフィルタ回路４０と、を備える。出力信号は、第１方向と交差する第２方向Ａ２における基板の中央部から出力される。フィルタ回路は、中央部と、基板において増幅素子部とは反対側に位置する角部との間の領域に配置されている。【選択図】図１
2020036153.tif 000002
【特許請求の範囲】
【請求項１】
キャリア信号の周波数が互いに異なる複数の信号を重畳してなる高周波信号を入力し、該高周波信号を増幅して出力する高周波増幅器であって、
前記高周波信号を増幅して複数の信号出力端から出力する増幅素子部と、
前記増幅素子部と第１方向に並んで配置され、前記複数の信号出力端と電気的に接続され、前記複数の信号出力端から出力される信号を合成して一の出力信号とする合成回路を主面上に有する基板と、
前記基板の前記主面上に配置され、前記合成回路と電気的に接続され、前記出力信号に含まれる３次相互変調歪みを低減するフィルタ回路と、
を備え、
前記出力信号は、前記第１方向と交差する第２方向における前記基板の中央部から出力され、
前記フィルタ回路は、前記中央部と、前記基板において前記増幅素子部とは反対側に位置する角部との間の領域に配置されている、高周波増幅器。
【請求項２】
前記フィルタ回路は、互いに直列に接続されたＬＣ並列共振回路及びＣＲフィルタ回路を含む、請求項１に記載の高周波増幅器。
【請求項３】
前記ＬＣ並列共振回路は、前記基板上の配線パターンをインダクタとして含み、
前記ＣＲフィルタ回路は薄膜抵抗を含む、請求項２に記載の高周波増幅器。
【請求項４】
前記増幅素子部は複数の増幅素子を含む、請求項１〜３のいずれか１項に記載の高周波増幅器。
【請求項５】
前記合成回路はウィルキンソン型カプラを含む、請求項１〜４のいずれか１項に記載の高周波増幅器。
【請求項６】
前記増幅素子部及び前記基板を収容するパッケージを更に備え、
前記基板は、厚さ方向に延びる溝を側面に有し、
前記溝の内側には、前記基板の前記主面から裏面まで延在する金属パターンが形成されており、
前記主面上の基準電位パターンは、前記金属パターンを介して前記パッケージと電気的に接続されている、請求項１〜５のいずれか１項に記載の高周波増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波増幅器に関する。
【背景技術】
【０００２】
特許文献１には、高周波増幅器に用いられるバイアス・チョーク回路に関する技術が開示されている。このバイアス・チョーク回路は、直流供給ノードとＲＦ回路バイアス点との間に接続され、且つ互いに並列に接続されたインダクタ及びコンデンサによって実現される。
【０００３】
特許文献２には、高周波半導体装置に関する技術が開示されている。この高周波半導体装置は、複数のユニットＦＥＴと、整合回路と、複数の低周波発振抑制回路とを備える。複数のユニットＦＥＴは、互いに並列に配置されている。整合回路は、１つの線路を複数に分岐する分岐線路をＮ段（Ｎは２以上の整数）にわたって組み合わせることにより構成されており、複数のユニットＦＥＴに接続されかつ複数に分割された端部を有する線路を含む。複数の低周波発振抑制回路は、整合回路のｎ段目（ｎは２以上Ｎ以下の整数）を構成する複数の分岐線路に接続されている。複数の低周波発振抑制回路の各々は、この回路が接続される分岐線路上のうち、この分岐線路に接続される複数のユニットＦＥＴまでの電気長が互いに実質的に等しくなる位置に接続されている。
【０００４】
特許文献３には、電力増幅器に関する技術が開示されている。この電力増幅器は、トランジスタと、入力整合回路と、出力整合回路と、２つのコンデンサと、ゲートバイアス供給回路と、ドレインバイアス供給回路と、インピーダンス変換回路とを備える。トランジスタは、増幅器として機能する。入力整合回路は、トランジスタのゲート端子に接続され、トランジスタの利得を最大にする。出力整合回路は、トランジスタのドレイン端子に接続され、トランジスタの飽和出力を最大とする。２つのコンデンサは、直流を阻止するために、電力増幅器の入力端子と入力整合回路との間、及び電力増幅器の出力端子と出力整合回路との間にそれぞれ接続される。ゲートバイアス供給回路は、入力整合回路とトランジスタのゲート端子との間のノードに接続されている。ゲートバイアス供給回路は、トランジスタのゲート端子からゲートバイアス供給端子を見た、入力信号の周波数帯域におけるインピーダンスが極めて大きくなるように設定される。ドレインバイアス供給回路は、出力整合回路とトランジスタのドレイン端子との間のノードに接続されている。ドレインバイアス供給回路は、ドレイン端子からドレインバイアス供給端子を見た、出力信号の周波数帯域におけるインピーダンスが極めて大きくなるよう設定される。インピーダンス変換回路は、ドレインバイアス供給回路に接続され、２つの入力信号の周波数差に相当する低周波数帯においてインピーダンスの実部を大きくする。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−１４０８６２号公報
【特許文献２】特開２０１６−１５８２１７号公報
【特許文献３】特開２００３−０１７９４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年の無線通信においては、伝送速度を速くするために様々な技術を採用しており、マルチキャリア伝送方式もその一つである。マルチキャリア伝送方式では或る周波数帯域内に複数のサブキャリアが存在しており、サブキャリア同士の干渉を低減することが重要である。そのため、送信機内の増幅器には３次相互変調歪み（ＩＭ３）を低減することが求められる。ＩＭ３は、サブキャリア同士の周波数差が５０ＭＨｚ〜６０ＭＨｚを超えたあたりから急激に大きくなる。一般に、サブキャリアの数が増えるほど（高次になるほど）、広い帯域幅が必要となる。また、近年の動作周波数の増大に伴い、要求される帯域幅が広くなっている。
【０００７】
ＩＭ３を低減するために、高周波増幅器の信号出力端付近にフィルタ回路を接続する方式がある。例えば、ＬＣ並列回路により構成される共振フィルタを、増幅素子であるトランジスタの出力側に接続し、トランジスタから見込んだインピーダンスが共振フィルタの共振周波数において極大値をとるように設計することにより、ノッチフィルタ（Band Rejection Filter：ＢＲＦ）を構成することができる。共振周波数をキャリア周波数と一致させることにより、出力側に現れるＩＭ３を低減することが可能である。
【０００８】
しかしながら、フィルタ回路の配置がトランジスタから離れるほど、ＩＭ３の低減効果は乏しくなる。ＩＭ３の低減効果を高めるためにはトランジスタの近くにフィルタ回路を配置することが望ましいが、高周波増幅器の小型化、およびＲＦ特性の改善のための部品配置の高密度化に伴い、トランジスタの近くにフィルタ回路の配置スペースを設けることが困難となっている。
【０００９】
本発明は、このような問題点に鑑みてなされたものであり、ＩＭ３を低減するためのフィルタ回路を増幅素子の近くに配置することが可能な高周波増幅器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決するために、一実施形態に係る高周波増幅器は、キャリア信号の周波数が互いに異なる複数の信号を重畳してなる高周波信号を入力し、該高周波信号を増幅して出力する高周波増幅器であって、高周波信号を増幅して複数の信号出力端から出力する増幅素子部と、増幅素子部と第１方向に並んで配置され、複数の信号出力端と電気的に接続され、複数の信号出力端から出力される信号を合成して一の出力信号とする合成回路を主面上に有する基板と、基板の主面上に配置され、合成回路と電気的に接続され、出力信号に含まれる３次相互変調歪みを低減するフィルタ回路と、を備える。出力信号は、第１方向と交差する第２方向における基板の中央部から出力される。フィルタ回路は、中央部と、基板において増幅素子部とは反対側に位置する角部との間の領域に配置されている。
【発明の効果】
【００１１】
本発明による高周波増幅器によれば、ＩＭ３を低減するためのフィルタ回路を増幅素子の近くに配置することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、一実施形態に係る高周波増幅器１の内部構成を示す平面図である。
【図２】図２は、一方のフィルタ回路４０の拡大平面図である。
【図３】図３は、溝３１ｇを拡大して示す斜視図である。
【図４】図４は、フィルタ回路４０を備えない高周波増幅器の回路構成を示す図である。
【図５】図５は、図４に示された高周波増幅器のＩＭ３特性を示すグラフである。
【図６】図６は、キャパシタ８１を有する高周波増幅器の回路構成を示す図である。
【図７】図７は、図６に示された高周波増幅器のＩＭ３特性を示すグラフである。
【図８】図８は、高周波増幅器１の回路構成を示す図である。
【図９】図９は、図８に示された高周波増幅器１のＩＭ３特性を示すグラフである。
【発明を実施するための形態】
【００１３】
本発明の実施形態に係る高周波増幅器の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１４】
図１は、本発明の一実施形態に係る高周波増幅器１の内部構成を示す平面図である。図１に示されるように、高周波増幅器１は、一つの入力端子２、一つの出力端子３、増幅素子部１０、分岐回路基板２０、合成回路基板３０、フィルタ回路４０、マッチング回路５０、及びマッチング回路６０を備える。本実施形態の高周波増幅器１は、一例としてフィルタ回路４０、マッチング回路５０，６０を２つずつ備える。また、増幅素子部１０は２つの増幅素子１１を含む。１つの増幅素子１１あたりの出力は例えば３０Ｗであり、増幅素子部１０全体の出力は例えば６０Ｗである。また、高周波増幅器１は、増幅素子部１０、分岐回路基板２０、合成回路基板３０、フィルタ回路４０、及びマッチング回路５０，６０を収容するパッケージ４を備える。
【００１５】
パッケージ４は金属製であり、基準電位に接続されている。パッケージ４の平面形状は略長方形状であり、方向Ａ１（第１方向）において対向する端壁４ａ，４ｂと、方向Ａ２（第２方向）において対向する側壁４ｃ，４ｄとを有する。方向Ａ１と方向Ａ２とは互いに交差しており、一例では互いに直交する。また、パッケージ４は、長方形状の平坦な底板４ｅを有する。底板４ｅは、方向Ａ１，Ａ２によって規定される平面に沿って延びている。端壁４ａ，４ｂは底板４ｅの一対の辺（方向Ａ２に沿って延びる辺）に沿って立設しており、側壁４ｃ，４ｄは底板４ｅの別の一対の辺（方向Ａ１に沿って延びる辺）に沿って立設している。なお、パッケージ４は、図示しない蓋部を更に有する。蓋部は、端壁４ａ，４ｂおよび側壁４ｃ，４ｄによって形成される上部開口を封止する。
【００１６】
入力端子２は、金属製の配線パターンであって、高周波信号を高周波増幅器１の外部から入力する。高周波信号は、マルチキャリア伝送方式に基づく信号であって、キャリア信号の周波数が互いに異なる複数の信号を重畳してなる。キャリア信号の周波数帯域は、例えば５００ＭＨｚ以下である。入力端子２は、方向Ａ２における端壁４ａの中央部に設けられており、パッケージ４の外部から内部へ延在している。
【００１７】
増幅素子部１０は、パッケージ４の底板４ｅ上であって、方向Ａ１におけるパッケージ４の略中央部分に配置されている。増幅素子部１０の各増幅素子１１は、トランジスタを内蔵する。トランジスタは例えば電界効果トランジスタ（ＦＥＴ）であり、一実施例では高電子移動度トランジスタ（ＨＥＭＴ）である。各増幅素子１１は、複数のゲートフィンガ、複数のソースフィンガ、及び複数のドレインフィンガを有する。方向Ａ１において、ソースフィンガとドレインフィンガとは交互に並んでおり、各ソースフィンガとドレインフィンガとの間にゲートフィンガが配置されている。各増幅素子１１の入力端子２側の端辺にはゲートパッド（信号入力端）及びソースパッドが交互に並んでおり、各増幅素子１１の出力端子３側の端辺にはドレインパッド（信号出力端）が並んでいる。各ソースパッドは、増幅素子１１を厚さ方向に貫通するビアホールを介してパッケージ４の底板４ｅと電気的に接続され、基準電位とされている。各増幅素子１１は、各ゲートパッドに入力された高周波信号を増幅し、増幅後の高周波信号を各ドレインパッドから出力する。
【００１８】
分岐回路基板２０は、パッケージ４の底板４ｅ上に配置されている。分岐回路基板２０は、方向Ａ１に沿って入力端子２及び増幅素子部１０と並んで配置され、入力端子２と増幅素子部１０との間に位置する。分岐回路基板２０は、セラミック製の基板２１と、基板２１の主面上に設けられた分岐回路２２とを有する。基板２１の平面形状は例えば長方形であり、一方の長辺２１ａは入力端子２と対向しており、他方の長辺２１ｂはマッチング回路５０を介して増幅素子部１０と対向している。基板２１の裏面はパッケージ４の底板４ｅと対向している。基板２１の一方の短辺２１ｃはパッケージ４の側壁４ｃの近傍に位置しており、基板２１の他方の短辺２１ｄはパッケージ４の側壁４ｄの近傍に位置している。すなわち、基板２１は、方向Ａ２においてパッケージ４の一端近傍から他端近傍にわたって延在している。
【００１９】
分岐回路２２は、基板２１の主面上に設けられた配線パターン２３を含む。配線パターン２３は、ボンディングワイヤ９ａを介して入力端子２と電気的に接続されている。高周波信号は、方向Ａ２における基板２１の中央部から配線パターン２３に入力される。配線パターン２３は、方向Ａ１に沿った基板２１の中心線に関して線対称な形状を有する。配線パターン２３は、ボンディングワイヤ９ａとの接続点を起点として二分岐を繰り返し、最終的に８つの金属パッド２３ａに至る。８つの金属パッド２３ａは、長辺２１ｂに沿って並んで配列されている。互いに隣り合う金属パッド２３ａ同士は、膜抵抗を介して互いに接続されており、ウィルキンソン型カプラを構成する。これにより、増幅素子部１０の複数のゲートパッド間のアイソレーションを確保しつつ、入力端子２から見た、増幅素子部１０の入力インピーダンスの整合を図っている。なお、図には、代表して１つの膜抵抗２３ｂのみ図示している。８つの金属パッド２３ａは、ボンディングワイヤ９ｂを介して、マッチング回路５０と電気的に接続されている。
【００２０】
マッチング回路５０は、パッケージ４の底板４ｅ上に配置され、方向Ａ１において分岐回路基板２０と増幅素子部１０との間に配置されている。マッチング回路５０は、例えばダイキャパシタであり、誘電体基板の主面上に複数の金属パッド（不図示）を有する。金属パッドの数は、例えば金属パッド２３ａと同数とされる。複数の金属パッドは、方向Ａ２に沿って一列に配列されている。各金属パッドは、ボンディングワイヤ９ｂを介して、対応する金属パッド２３ａと電気的に接続されるとともに、ボンディングワイヤ９ｃを介して、増幅素子部１０の対応するゲートパッドと電気的に接続されている。
【００２１】
マッチング回路５０においては、ボンディングワイヤ９ｂ及び９ｃによるインダクタンス成分と、これらのインダクタンス成分の間のノードと基準電位（底板４ｅ）との間に接続された、金属パッドのキャパシタンスとによって、Ｔ型フィルタ回路が構成される。マッチング回路５０は、このＴ型フィルタ回路によってインピーダンス変換を行う。通常、増幅素子部１０においてゲートパッドからトランジスタ内部を見込んだインピーダンスは、伝送線の特性インピーダンス（例えば５０Ω）と異なる。マッチング回路５０は、このインピーダンスを、Ｔ型フィルタ回路により入力端子２からパッケージ４内部を見込んだ５０Ωに変換する。
【００２２】
マッチング回路６０は、パッケージ４の底板４ｅ上に配置され、方向Ａ１において増幅素子部１０と合成回路基板３０との間に配置されている。マッチング回路６０は、マッチング回路５０と同様に、例えば平行平板型キャパシタ（ダイキャパシタ）であり、誘電体基板の主面上に複数の金属パッド（不図示）を有する。金属パッドの数は、例えば金属パッド２３ａと同数とされる。複数の金属パッドは、方向Ａ２に沿って一列に配列されている。各金属パッドは、ボンディングワイヤ９ｄを介して、増幅素子部１０の対応するドレインパッドと電気的に接続されるとともに、ボンディングワイヤ９ｅを介して、合成回路基板３０の対応する金属パッド３３ａ（後述）と電気的に接続されている。
【００２３】
マッチング回路６０においても、ボンディングワイヤ９ｄ及び９ｅによるインダクタンス成分と、これらのインダクタンス成分の間のノードと基準電位（底板４ｅ）との間に接続された、金属パッドのキャパシタンスとによって、Ｔ型フィルタ回路が構成される。マッチング回路６０は、このＴ型フィルタ回路によってインピーダンス変換を行う。通常、増幅素子部１０においてドレインパッドからトランジスタ内部を見込んだインピーダンスは、伝送線の特性インピーダンス（例えば５０Ω）と異なり、大概は５０Ωより小さい値である。マッチング回路６０は、このインピーダンスを、Ｔ型フィルタ回路により出力端子３からパッケージ４内部を見込んだ５０Ωに変換する。
【００２４】
合成回路基板３０は、パッケージ４の底板４ｅ上に配置されている。合成回路基板３０は、方向Ａ１に沿って増幅素子部１０及び出力端子３と並んで配置され、増幅素子部１０と出力端子３との間に位置する。合成回路基板３０は、セラミック製の基板３１と、基板３１の主面上に設けられた合成回路３２とを有する。基板３１の平面形状は例えば長方形であり、一方の長辺３１ａはマッチング回路６０を介して増幅素子部１０と対向しており、他方の長辺３１ｂは出力端子３と対向している。基板３１の裏面はパッケージ４の底板４ｅと対向している。基板３１の一方の短辺３１ｃはパッケージ４の側壁４ｃの近傍に位置しており、基板３１の他方の短辺３１ｄはパッケージ４の側壁４ｄの近傍に位置している。すなわち、基板３１は、方向Ａ２においてパッケージ４の一端近傍から他端近傍にわたって延在している。
【００２５】
合成回路３２は、増幅素子部１０の複数のドレインパッドから出力される信号を合成して一の出力信号とする。合成回路３２は、基板３１の主面上に設けられた配線パターン３３を含む。配線パターン３３は、方向Ａ１に沿った基板３１の中心線に関して線対称な形状を有する。配線パターン３３は、４つの金属パッド３３ａを含む。４つの金属パッド３３ａは、長辺３１ａに沿って並んで配列されている。互いに隣り合う金属パッド３３ａ同士は、膜抵抗を介して互いに接続されており、ウィルキンソン型カプラを構成する。これにより、増幅素子部１０の複数のドレインパッド間のアイソレーションを確保しつつ、出力端子３から見た、増幅素子部１０の出力インピーダンスの整合を図っている。なお、図には、代表して１つの膜抵抗３３ｂのみ図示している。各金属パッド３３ａは、ボンディングワイヤ９ｅを介して、マッチング回路６０の対応する２つの金属パッドと電気的に接続されている。配線パターン３３は、４つの金属パッド３３ａから結合を繰り返しつつ、最終的にボンディングワイヤ９ｆとの接続点に至る。配線パターン３３は、ボンディングワイヤ９ｆを介して、出力端子３と電気的に接続されている。増幅後の高周波信号は、方向Ａ２における基板３１の中央部から出力端子３に出力される。
【００２６】
出力端子３は、金属製の配線パターンであって、増幅後の高周波信号を高周波増幅器１の外部へ出力する。出力端子３は、方向Ａ２における端壁４ｂの中央部に設けられており、パッケージ４の内部から外部へ延在している。
【００２７】
フィルタ回路４０は、基板３１の主面上に配置され、合成回路３２と電気的に接続されている。フィルタ回路４０は、出力信号に含まれる３次相互変調歪みを低減するために設けられている。一方のフィルタ回路４０は、方向Ａ２における基板３１の中央部と、基板３１において増幅素子部１０とは反対側に位置する２つの角部３１ｅ，３１ｆのうち一方の角部３１ｅとの間の領域に配置されている。また、他方のフィルタ回路４０は、方向Ａ２における基板３１の中央部と、基板３１において増幅素子部１０とは反対側に位置する２つの角部３１ｅ，３１ｆのうち他方の角部３１ｆとの間の領域に配置されている。言い換えると、一方のフィルタ回路４０は、基板３１の主面の中心に対して角部３１ｅ寄りの領域に配置されている。他方のフィルタ回路４０は、基板３１の主面の中心に対して角部３１ｆ寄りの領域に配置されている。
【００２８】
図２は、一方のフィルタ回路４０の拡大平面図である。なお、他方のフィルタ回路４０は、一方のフィルタ回路４０と同じ部品及び接続関係を有し、方向Ａ１に沿った基板３１の中心軸線に関して、一方のフィルタ回路４０と線対称な部品配置を有する。一方のフィルタ回路４０は、基板３１の角部３１ｅ付近において、配線パターン３３が設けられていない空きスペースを使って効率よく配置されている。
【００２９】
フィルタ回路４０は、インダクタとしての配線パターン４１と、キャパシタ４２〜４４と、薄膜抵抗４５とを含んで構成されている。配線パターン４１は、基板３１の主面上に形成された金属膜であり、所望のインダクタンスを実現するように幅及び長さが定められた細長形状を有する。配線パターン４１は、フィルタ回路４０の各部品の中で最も金属パッド３３ａ寄りに配置されている。配線パターン４１の一端は中継パッド４６と繋がっており、他端は配線パターン４７と繋がっている。中継パッド４６及び配線パターン４７は、基板３１の主面上に形成された金属膜である。中継パッド４６は、ボンディングワイヤ９ｇを介して、配線パターン３３における２つの金属パッド３３ａの合成部分と電気的に接続されている。中継パッド４６は、配線パターン４１と配線パターン４７との間に配置されている。
【００３０】
配線パターン４７は、フィルタ回路４０の各部品の中で最も角部３１ｅ寄りに配置されている。配線パターン４７は基板３１の辺３１ｂ及び３１ｃに沿った略Ｌ字状といった平面形状を有しており、辺３１ａ（図１を参照）側の一端において、配線パターン４１の他端と繋がっている。そして、Ｌ字の腹部に中継パッド４６が配置されることにより、フィルタ回路４０全体の省スペース化が図られている。
【００３１】
キャパシタ４２及び４３は、例えば表面及び裏面に電極を有するチップ状のコンデンサであり、配線パターン４７上に実装されている。キャパシタ４２及び４３の裏面電極は、半田を介して配線パターン４７と電気的に接続されている。キャパシタ４２の表面電極は、ボンディングワイヤ９ｈを介して、中継パッド４６と電気的に接続されている。なお、キャパシタ４３の容量は、キャパシタ４２の容量よりも大きい。従って、キャパシタ４３の電極面積は、キャパシタ４２の電極面積よりも大きい。一例では、キャパシタ４２は、方向Ａ２において中継パッド４６と並んで配置され、中継パッド４６と辺３１ｃとの間に位置する。また、キャパシタ４３は、方向Ａ１において中継パッド４６及びキャパシタ４２と並んで配置され、中継パッド４６及びキャパシタ４２と辺３１ｂとの間に位置する。
【００３２】
キャパシタ４４は、基準電位パターン４８上に実装されている。基準電位パターン４８は、基板３１の主面上に形成された金属膜である。基準電位パターン４８は、配線パターン４７と隔離されており、辺３１ｂに沿って、配線パターン４７と並んで配置されている。配線パターン４７は、基準電位パターン４８と辺３１ｃとの間に位置する。また、基準電位パターン４８は、辺３１ｂに沿って細長く延在する部分４８ａを有する。キャパシタ４４は、例えば表面及び裏面に電極を有する平行平板型のコンデンサである。キャパシタ４４の裏面電極は、半田を介して基準電位パターン４８と電気的に接続されている。キャパシタ４４の表面電極は、ボンディングワイヤ９ｉを介してキャパシタ４３の表面電極と電気的に接続されるとともに、ボンディングワイヤ９ｊを介して配線パターン４９と電気的に接続されている。なお、キャパシタ４４の容量は、キャパシタ４２の容量よりも大きく、キャパシタ４３の容量よりも小さい。従って、キャパシタ４３の電極面積は、キャパシタ４２の電極面積よりも大きく、キャパシタ４３の電極面積よりも小さい。
【００３３】
配線パターン４９は、基板３１の主面上に形成された金属膜であって、基準電位パターン４８の部分４８ａと並行して、方向Ａ２に沿って延在している。薄膜抵抗４５は、基板３１の主面上において基準電位パターン４８の部分４８ａと配線パターン４９との間に形成され、基準電位パターン４８の部分４８ａと配線パターン４９とを接続している。薄膜抵抗４５は、方向Ａ２を長手方向とする長方形状を呈しており、その一方の長辺において基準電位パターン４８の部分４８ａに接続されており、他方の長辺において配線パターン４９に接続されている。従って、基準電位パターン４８の部分４８ａ及び配線パターン４９は、薄膜抵抗４５の一方及び他方の電極にそれぞれ相当する。これらの部分４８ａ、薄膜抵抗４５、及び配線パターン４９は、全体として方向Ａ２を長手方向とする長方形状を呈しており、配線パターン３３の最も辺３１ｂに近い部分（方向Ａ２に沿って延びる最終合成部３３ｃ）と辺３１ｂとの間に配置されている。
【００３４】
基板３１は、辺３１ｂを構成する側面に溝３１ｇを有する。図３は、溝３１ｇを拡大して示す斜視図である。図３に示されるように、溝３１ｇは、基板３１の厚さ方向に延びており、基板３１の主面から裏面に達している。基板３１の延伸方向に垂直な断面における溝３１ｇの断面形状は、例えば円弧状（本実施形態では半円形）である。溝３１ｇの断面が円弧状である場合、その直径は例えば０．３ｍｍである。そして、溝３１ｇの内側には、基板３１の主面から裏面まで延在する金属パターンが形成されている（図中にハッチングにて示す）。主面上の基準電位パターン４８は、この金属パターンを介してパッケージ４の底板４ｅ（図１，図２を参照）と電気的に接続されている。すなわち、基板３１を底板４ｅに半田付けすると、溝３１ｇに沿って半田フィレット（半田の這い上がり）が形成され、底板４ｅと金属パターンとの間に良好なコンタクトが得られる。従って、基準電位パターン４８の電位の安定性を高めることができる。
【００３５】
ここで、高周波増幅器１の回路構成及びこの回路構成が好ましい理由について、従来の高周波増幅器が有する課題と共に説明する。図４は、フィルタ回路４０が設けられない場合の高周波増幅器の回路構成を示す図である。増幅素子部１０の入力側（ゲート端子）と入力端子２との間にインピーダンス整合回路（分岐回路２２及びマッチング回路５０）が接続されており、出力側（ドレイン端子）と出力端子３との間にインピーダンス整合回路（マッチング回路６０及び合成回路３２）が接続されている。この場合、入力端子２から同じ振幅で周波数の異なる２つの信号（ｆ１、ｆ２）を入力すると、出力端子３には、増幅素子部１０の非線形性に起因して、基本波ｆ１、ｆ２の他に、低周波信号（ｆ２−ｆ１）および３次相互変調歪信号（２ｆ２−ｆ１、２ｆ１−ｆ２）が現れる。
【００３６】
一般に、３次相互変調歪み（ＩＭ３）は、単位ｄＢｃが用いられ、増幅素子部１０の出力パワーを或る値に固定したときの基本波信号の振幅と３次相互変調歪信号の振幅との差（若しくは比）で表される。図５は、入力端子２から同じ振幅で周波数の異なる２つの信号（ｆ１＝１４ＧＨｚ、ｆ２＝１４ＧＨｚ＋ｆｓ）を増幅素子部１０に入力し、出力端子３から出力される出力信号のパワーを５ｄＢに設定した場合に計測されたＩＭ３特性を示すグラフである。縦軸はＩＭ３の大きさ（単位：ｄＢｃ）を表し、横軸は周波数差ｆｓ（単位：Ｈｚ）を表す。図５に示されるように、フィルタ回路４０が設けられない場合、周波数差ｆｓが５０〜６０ＭＨｚを超えた辺りからＩＭ３が急激に増大している。
【００３７】
これに対し、図６に示されるように、出力側のインピーダンス整合回路と基準電位線との間に数百ｐＦ程度のキャパシタ８１を接続すると、ＩＭ３特性を改善することができる。すなわち、キャパシタ８１を設けることによって、ＩＭ３の発生要因である、増幅素子部１０のドレイン端子から出力端子３を見込んだ低周波信号（ｆ２−ｆ１）のインピーダンスを低くすることができるので、ＩＭ３を低減できる。図７は、図６に示された高周波増幅器において、図５と同条件にて計測されたＩＭ３特性を示すグラフである。図７に示されるように、キャパシタ８１が設けられた場合、図５と比較して高周波側の（〜数百ＭＨｚ）ＩＭ３が低減している。しかし、数十ＭＨｚ付近にリップルＲが発生し、広帯域での低いＩＭ３特性の実現を妨げている。また、増幅素子部１０の出力側から出力端子３を見込んだ基本波のインピーダンスがキャパシタ８１の影響を受けてしまう。従って、ＩＭ３が図５と比較して全体的に増大している。
【００３８】
図８は、本実施形態の高周波増幅器１の回路構成を示す図である。出力側のインピーダンス整合回路と基準電位線との間に、フィルタ回路４０が接続されている。前述したように、フィルタ回路４０は、配線パターン（インダクタ）４１、キャパシタ４２〜４４、及び薄膜抵抗４５を有する。インダクタ４１及びキャパシタ４２は、互いに並列に接続されており、ＬＣ並列共振回路４０ａを構成している。また、キャパシタ４４及び薄膜抵抗４５は、互いに並列に接続されており、ＣＲフィルタ回路４０ｂを構成している。ＬＣ並列共振回路４０ａとＣＲフィルタ回路４０ｂとは、キャパシタ４３を介して互いに直列に接続されている。ＬＣ並列共振回路４０ａは、基本波の信号漏れを低減するために設けられる。キャパシタ４３及びＣＲフィルタ回路４０ｂは、図７に示されたリップルＲを抑制するために設けられる。薄膜抵抗４５は、リップルを低減させるためのダンピング機能を有する。キャパシタ４３は、増幅素子部１０のドレイン端子側に供給される直流電流のフィルタ回路４０への流入を遮断する機能も有する。出力側のインピーダンス整合回路と基準電位線との間にＬＣ並列共振回路４０ａ及びキャパシタ４３が直列に接続されることにより、所望する周波数の低インピーダンス化を実現する。
【００３９】
キャパシタ４３の容量は、キャパシタ４２，４４の容量よりも一桁以上大きい。これにより、低減対象とする周波数の信号がフィルタ回路４０を通過することができ、フィルタ回路４０による作用を得ることができる。キャパシタ４３，４４は、互いに直列若しくは並列に接続された複数のキャパシタによって構成されてもよい。
【００４０】
図９は、図８に示された高周波増幅器１において、図５と同条件にて計測されたＩＭ３特性を示すグラフである。図９に示されるように、キャパシタ４３及びＣＲフィルタ回路４０ｂの作用によって、図７に示されたリップルＲが低減している。更に、ＬＣ並列共振回路４０ａの作用によって、ＩＭ３が図７と比較して全体的に低減し、広い帯域にわたってＩＭ３特性が改善されている。
【００４１】
一例として、フィルタ回路４０を構成する各部品の数値を示す。下記の数値は、高周波増幅器１に入力される基本波信号の周波数が１４ＧＨｚの場合の値である。
【００４２】
キャパシタ４２：０．１ｐＦ
インダクタ４１：１．３ｎＨ
ＬＣ並列共振回路４０ａの共振周波数ｆｃ：１４ＧＨｚ
キャパシタ４３：５〜２０ｎＦ
キャパシタ４４：５００〜２０００ｐＦ
薄膜抵抗４５：０．１〜５Ω
以上に説明した本実施形態の高周波増幅器１により得られる効果について説明する。高周波増幅器１はＩＭ３を低減するためのフィルタ回路４０を備えているが、フィルタ回路４０の配置が増幅素子部１０から離れるほど、ＩＭ３の低減効果は乏しくなる。ＩＭ３の低減効果を高めるためには増幅素子部１０の近くにフィルタ回路４０を配置することが望ましいが、パッケージ４の内部は、高周波特性、量産安定性および製造コスト低減の観点から、各部品が高密度に実装されている。
【００４３】
このような課題に鑑み、本実施形態では、合成回路基板３０の基板３１の中央部と、基板３１において増幅素子部１０とは反対側に位置する角部３１ｅ，３１ｆとの間の領域に各フィルタ回路４０が配置されている。合成回路基板３０においては、合成回路３２が基板３１上に設けられているが、合成回路３２の配線パターン３３全体の方向Ａ２における幅は、増幅素子部１０の複数のドレインパッドから出力される増幅後の高周波信号を合成する毎に狭くなる。従って、基板３１の角部３１ｅ，３１ｆ付近には僅かな空きスペースが生じる。この空きスペースに各フィルタ回路４０を配置することによって、各フィルタ回路４０を増幅素子部１０の近くに配置することができ、ＩＭ３の低減効果を格段に高めることができる。
【００４４】
また、例えば従来のようにパッケージの外部にフィルタ回路を配置すると、該装置を配線基板上に実装する際に、トランジスタを内蔵するパッケージに加えてフィルタ回路の各部品を配線基板上に実装しなければならず、実装工数が増加する。本実施形態のようにフィルタ回路４０をパッケージ４の内側に配置することにより、パッケージ４を配線基板上に実装するだけで済み、実装工数を削減することができる。
【００４５】
また、本実施形態のように、フィルタ回路４０は、互いに直列に接続されたＬＣ並列共振回路４０ａ及びＣＲフィルタ回路４０ｂを含んでもよい。これにより、図７に示されたリップルＲを低減し、且つ、広い帯域にわたってＩＭ３特性を改善することができる。
【００４６】
また、本実施形態のように、ＬＣ並列共振回路４０ａは、基板３１上の配線パターン４１をインダクタとして含み、ＣＲフィルタ回路４０ｂは薄膜抵抗４５を含んでもよい。これにより、フィルタ回路４０の部品数を削減し、フィルタ回路４０をより小型化することができる。なお、ＣＲフィルタ回路４０ｂの抵抗の値は、キャパシタ４４との協働によって実現される遮断周波数を低く設定するために小さいことが望ましい。薄膜抵抗４５の抵抗値を小さくする方法として、アスペクト比（平面視における縦横比）を大きくする方法がある。薄膜抵抗材を厚くしてシート抵抗値を低下させることも考えられるが、配線パターン３３の最下層を同じ薄膜抵抗材により形成する場合、薄膜抵抗４５の抵抗材のみを厚く形成することは工数の増加を伴う。本実施形態のように、薄膜抵抗４５を基板３１の長辺３１ｂに沿って延在させるとともに配線パターン３３の最終合成部３３ｃと長辺３１ｂとの間に配置することにより、僅かな空きスペースに薄膜抵抗４５を効率よく配置することができる。また、方向Ａ１におけるパッケージ４の寸法（入力端子２と出力端子３との間隔）が大きくなることを抑制できる。
【００４７】
また、本実施形態のように、合成回路３２はウィルキンソン型カプラを含んでもよい。これにより、増幅素子部１０の複数のドレインパッド間のアイソレーションを確保しつつ、出力端子３から見た、増幅素子部１０の出力インピーダンスの整合を図ることができる。
【００４８】
また、本実施形態のように、基板３１は、厚さ方向に延びる溝３１ｇを側面に有し、溝３１ｇの内側には、基板３１の主面から裏面まで延在する金属パターンが形成され、主面上の基準電位パターン４８は、この金属パターンを介してパッケージ４の底板４ｅと電気的に接続されてもよい。これにより、例えば一般的な側面メタライズと比較して基準電位パターン４８上の半田の流出を低減することができ、キャパシタ４４の実装信頼性を高めることができる。また、基板３１に貫通ビアを形成する方式と比較して、基板３１が例えばセラミック等の硬い材質から成る場合、若しくは配線パターン３３の配線幅との兼ね合いから基板３１が厚く形成される場合であっても、基板３１の主面側と裏面側との導電を容易に実現することができる。
【００４９】
本発明による高周波増幅器は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態の増幅素子部１０は２つの増幅素子１１を含んでいるが、増幅素子部１０は単一の増幅素子１１を含んでもよく、３つ以上の増幅素子１１を含んでもよい。そのような場合でも、複数のドレイン端子が方向Ａ２に沿って並んで配置される場合には、合成回路基板３０において基板３１の角部３１ｅ，３１ｆ付近に空きスペースが生じるので、フィルタ回路４０を効率よく配置することができる。
【００５０】
また、本発明によるフィルタ回路の構成は、図２及び図８に示された構成に限られない。ＩＭ３特性を改善するフィルタ回路であれば、他の様々な回路を採用することができる。
【符号の説明】
【００５１】
１…高周波増幅器、２…入力端子、３…出力端子、４…パッケージ、４ａ，４ｂ…端壁、４ｃ，４ｄ…側壁、４ｅ…底板、９ａ〜９ｊ…ボンディングワイヤ、１０…増幅素子部、１１…増幅素子、２０…分岐回路基板、２１…基板、２１ａ，２１ｂ…長辺、２１ｃ，２１ｄ…短辺、２２…分岐回路、２３…配線パターン、２３ａ…金属パッド、２３ｂ…膜抵抗、３０…合成回路基板、３１…基板、３１ａ，３１ｂ…長辺、３１ｃ，３１ｄ…短辺、３１ｅ，３１ｆ…角部、３１ｇ…溝、３２…合成回路、３３…配線パターン、３３ａ…金属パッド、３３ｂ…膜抵抗、３３ｃ…最終合成部、４０…フィルタ回路、４０ａ…ＬＣ並列共振回路、４０ｂ…ＣＲフィルタ回路、４１…配線パターン（インダクタ）、４２〜４４…キャパシタ、４５…薄膜抵抗、４６…中継パッド、４７，４９…配線パターン、４８…基準電位パターン、４８ａ…部分、５０，６０…マッチング回路、８１…キャパシタ、Ａ１，Ａ２…方向、Ｒ…リップル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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