(57)【要約】【課題】アバランシェ耐量を低下させないで、オン抵抗を低減できる半導体装置を提供する。【解決手段】半導体装置は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、を含む半導体部と、前記半導体部の表面上に設けられた第１電極と、前記半導体部の裏面上に設けられた第２電極と、前記半導体部と前記第１電極との間に設けられた制御電極と、を備える。前記第２半導体層は、前記半導体部の表面に沿った第１方向において前記第１半導体層に隣接する別の第１半導体層と前記第１半導体層との間に位置する。前記半導体部は、第２導電形の第３半導体層と、第１導電形の第４半導体層と、をさらに含む。前記第３半導体層は、前記第１半導体層中に位置する第１端部と、前記第２半導体層中に位置する第２端部と、を有し、前記第４半導体層は、前記第３半導体層の前記第２端部に設けられる。前記制御電極は、前記第３半導体層、前記第２半導体層、および前記別の第１半導体層に向き合う。【選択図】図１
2020031088.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体層と、第２導電形の第２半導体層と、を含む半導体部と、
前記半導体部の表面上に設けられた第１電極と、
前記半導体部の裏面上に設けられた第２電極と、
前記半導体部と前記第１電極との間に設けられ、前記半導体部の表面に第１絶縁膜を介して向き合い、前記第１電極から第２絶縁膜により電気的に絶縁された制御電極と、
を備え、
前記第２半導体層は、前記半導体部の表面に沿った第１方向おいて前記第１半導体層に隣接する別の第１半導体層と前記第１半導体層との間に位置し、
前記半導体部は、前記第１半導体層および前記第２半導体層に接する第２導電形の第３半導体層と、前記第３半導体層中に選択的に設けられた第１導電形の第４半導体層と、をさらに含み、
前記第３半導体層は、前記半導体部の表面に露出するように設けられ、前記第１半導体層中に位置する第１端部と、前記第２半導体層中に位置する第２端部と、を有し、
前記第４半導体層は、前記第３半導体層の前記第２端部において、前記半導体部の表面に露出するように設けられ、
前記第１電極は、前記第３半導体層および前記第４半導体層に接し、
前記制御電極は、前記第４半導体層と前記別の第１半導体層との間に位置する前記第３半導体層の露出面および前記第２半導体層の露出面、および、前記別の第１半導体層の露出面に向き合う半導体装置。
【請求項２】
前記第１電極と前記第３半導体層の前記第１端部との間に第１導電形の半導体層を含まない請求項１記載の半導体装置。
【請求項３】
前記第１半導体層および前記第２半導体層は、前記第１方向と交差し、前記半導体部の表面に沿った第２方向、および、前記半導体部の前記表面と交差する第３方向に延びる請求項１または２に記載の半導体装置。
【請求項４】
前記第３半導体層、前記第４半導体層および前記制御電極は、前記第２方向に延びる請求項３記載の半導体装置。
【請求項５】
前記半導体部は、前記第２方向に交互に配置された第１領域と第２領域とを含み、
前記第１領域は、前記第３半導体層と前記第４半導体層とを含み、
前記第２領域は、前記別の第１半導体層および前記第２半導体層に接する第２導電形の第５半導体層と、前記第５半導体層中に選択的に設けられた第１導電形の第６半導体層と、を含み、
前記第５半導体層は、前記半導体部の表面に露出するように設けられ、前記別の第１半導体層中に位置する第３端部と、前記第２半導体層中に位置する第４端部と、を有し、
前記第６半導体層は、前記第５半導体層の第４端部において、前記半導体部の表面に露出し、
前記第１電極は、前記第５半導体層および前記第６半導体層に接する請求項３記載の半導体装置。
【請求項６】
第１導電形の第１半導体層を含む半導体部と、
前記半導体部の表面上に設けられた第１電極と、
前記半導体部の裏面上に設けられた第２電極と、
前記半導体部と前記第１電極との間に位置し、前記半導体部中に絶縁膜を介して設けられた制御電極と、
を備え、
前記半導体部は、前記第１半導体層と前記第１電極との間に設けられた第２導電形の第２半導体層と、前記第２半導体層と前記第１電極との間に選択的に設けられた第１導電形の第３半導体層と、前記第１半導体層と前記制御電極との間に選択的に設けられ、前記第２半導体層につながった第２導電形の第４半導体層と、をさら含み、
前記制御電極は、前記半導体層の表面に沿った第１方向と交差する第１側面と、前記第１側面とは反対側の第２側面と、を有し、前記第１側面は、前記絶縁膜を介して前記第１半導体層、前記第２半導体層および前記第３半導体層に向き合うように配置され、
前記第４半導体層は、前記第２側面側において前記絶縁膜に沿って延在し、前記第２側面のうちの前記第１半導体層中に位置する部分を覆うように設けられ、
前記第２側面は、前記絶縁膜を介して前記第２半導体層および前記第４半導体層に向き合うように設けられた半導体装置。
【請求項７】
前記半導体部は、前記第１半導体層を含む複数の第１半導体層と、前記第１方向において前記複数の第１半導体層と交互に配置された第２導電形の複数の第５半導体層と、をさらに含み、
前記第２半導体層は、前記第５半導体層と前記第１電極との間に位置する請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
電力制御用の高耐圧半導体装置には、低オン抵抗と高いアバランシェ耐量を有することが求められる。しかしながら、オン抵抗の低減とアバランシェ耐量の向上はトレードオフ関係にある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１０３３３７号公報
【特許文献２】特開２０１２−３９０８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、アバランシェ耐量を低下させないで、オン抵抗を低減できる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、を含む半導体部と、前記半導体部の表面上に設けられた第１電極と、前記半導体部の裏面上に設けられた第２電極と、前記半導体部と前記第１電極との間に設けられ、前記半導体部の表面に第１絶縁膜を介して向き合い、前記第１電極から第２絶縁膜により電気的に絶縁された制御電極と、を備える。前記第２半導体層は、前記半導体部の表面に沿った第１方向において前記第１半導体層に隣接する別の第１半導体層と前記第１半導体層との間に位置する。前記半導体部は、前記第１半導体層および前記第２半導体層に接する第２導電形の第３半導体層と、前記第３半導体層中に選択的に設けられた第１導電形の第４半導体層と、をさらに含む。前記第３半導体層は、前記半導体部の表面に露出するように設けられ、前記第１半導体層中に位置する第１端部と、前記第２半導体層中に位置する第２端部と、を有する。前記第４半導体層は、前記第３半導体層の前記第２端部において、前記半導体部の表面に露出するように設けられ、前記第１電極は、前記第３半導体層および前記第４半導体層に接し、前記制御電極は、前記第４半導体層と前記別の第１半導体層との間に位置する前記第３半導体層の露出面および前記第２半導体層の露出面、および、前記別の第１半導体層の露出面に向き合う。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置を示す模式断面図である。
【図２】第１実施形態に係る半導体装置を示す模式平面図である。
【図３】第１実施形態に係る半導体装置の製造過程を示す模式断面図である。
【図４】図３に続く製造過程を示す模式断面図である。
【図５】第１実施形態に係る半導体装置の動作を示す模式断面図である。
【図６】第１実施形態の変形例に係る半導体装置を示す模式断面図である。
【図７】第２実施形態に係る半導体装置を示す模式断面図である。
【図８】第２実施形態に係る半導体装置の製造過程を示す模式断面図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
（第１実施形態）  
図１は、第１実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、スーパージャンクション構造を有するパワーＭＯＳトランジスタである。
【００１０】
図１に示すように、半導体装置１は、半導体部１０と、ソース電極２０と、ドレイン電極３０と、ゲート電極４０と、を備える。半導体装置１は、ソース電極２０とドレイン電極３０との間に半導体部１０を配置した縦型構造を有する。ソース電極２０は、半導体部１０の表面上に設けられる。ドレイン電極３０は、半導体部１０の裏面上に設けられる。
【００１１】
半導体部１０は、ｎ形ピラー層１２と、ｐ形ピラー層１３と、ｐ形拡散層１５と、ｎ形ソース層１７と、を含む。
【００１２】
ｎ形ピラー層１２およびｐ形ピラー層１３は、例えば、半導体部１０の表面に沿ったＸ方向に交互に配置される。ｎ形ピラー層１２およびｐ形ピラー層１３は、例えば、半導体部１０の表面と交差するＺ方向に延びる。
【００１３】
ｐ形拡散層１５は、半導体部１０の表面側に選択的に設けられる。ｐ形拡散層１５は、Ｘ方向において隣接するｎ形ピラー層１２およびｐ形ピラー層１３の上に設けられる。また、ｐ形拡散層１５は、半導体部１０の表面に露出されるように設けられる。さらに、ｐ形拡散層は、ｎ形ピラー層１２中に位置する第１端部１５ａと、ｐ形ピラー層１３中に位置する第２端部１５ｂと、を有する。
【００１４】
ｎ形ソース層１７は、ｐ形拡散層１５中に選択的に設けられる。ｎ形ソース層１７は、ｐ形拡散層１５の第２端部１５ｂにおいて、半導体部１０の表面に露出するように設けられる。
【００１５】
半導体部１０は、ｎ形半導体層１１と、ｎ形ドレイン層１９と、をさらに含む。ｎ形半導体層１１は、ｐ形ピラー層１３とドレイン電極３０との間に位置し、ｎ形ピラー層１２につながるように設けられる。ｎ形ドレイン層１９は、ｎ形半導体層１１とドレイン電極３０との間に位置する。ｎ形ドレイン層１９は、ｎ形半導体層１１のｎ形不純物よりも高濃度のｎ形不純物を含み、ドレイン電極３０に接する。
【００１６】
ゲート電極４０は、半導体部１０とソース電極２０との間に配置され、ゲート絶縁膜４３を介して半導体部１０の表面に向き合うように設けられる。ゲート電極４０は、ｎ形ソース層１７と、ｐ形拡散層１５の第２端部１５ｂに近接したｎ形ピラー層１２と、の間において、ゲート絶縁膜４３を介して、ｐ形ピラー層１３の露出面、および、ｐ形拡散層１５の露出面の一部に向き合うように配置される。また、ゲート電極４０は、ゲート絶縁膜４３を介してｎ形ピラー層１２の露出面に向き合うように配置される。
【００１７】
ソース電極２０は、半導体部１０の表面およびゲート電極４０を覆うように設けられる。ソース電極２０は、ｐ形拡散層１５の露出面およびｎ形ソース層１７の露出面に接する。また、ソース電極２０は、絶縁膜４５によりゲート電極４０から電気的に絶縁される。
【００１８】
図２は、第１実施形態に係る半導体装置１を示す模式平面図である。図２は、ｎ形ピラー層１２、ｐ形ピラー層１３およびｐ形拡散層１５の配置を示す模式図である。
【００１９】
図２に示すように、ｎ形ピラー層１２およびｐ形ピラー層１３は、Ｙ方向に延びるように設けられる。ｎ形ピラー層１２およびｐ形ピラー層１３は、Ｘ方向に交互に配置される。ｐ形拡散層１５、図示しないｎ形ソース層１７およびゲート電極４０も、例えば、半導体部１０の表面に沿ってＹ方向に延びる。
【００２０】
図３（ａ）〜図４（ｂ）は、第１実施形態に係る半導体装置１の製造過程を順に示す模式断面図である。半導体装置１は、ｎ形半導体基板ＳＳと、その上に形成されたｎ形半導体層１１と、を含むウェーハを用いて製造される。ｎ形半導体基板ＳＳは、例えば、シリコン基板であり、ｎ形半導体層１１は、例えば、ｎ形シリコン層である。
【００２１】
図３（ａ）に示すように、ｎ形半導体層１１に複数の溝ＳＴを形成する。溝ＳＴは、例えば、Ｙ方向に延在する。ｎ形半導体層１１における溝ＳＴにより分割された部分は、ｎ形ピラー層１２となる。
【００２２】
図３（ｂ）に示すように、溝ＳＴの内部を埋め込むようにｐ形半導体層２３を形成する。ｐ形半導体層２３は、例えば、ｐ形シリコン層である。ｐ形半導体層２３は、溝ＳＴを埋め込んだ部分に含まれるｐ形不純物の量が、ｎ形ピラー層１２に含まれるｎ形不純物の量とバランスするように形成される。
【００２３】
図４（ａ）に示すように、溝ＳＴの内部にｐ形ピラー層１３を残して、ｐ形半導体層２３をエッチバックする。これにより、ｎ形ピラー層１２とｐ形ピラー層１３を交互に配置したスーパージャンクション構造が形成される。続いて、ｐ形拡散層１５およびｎ形ソース層１７を選択的に形成する。
【００２４】
ｐ形拡散層１５は、例えば、ｎ形ピラー層１２およびｐ形ピラー層１３の上端にイオン注入法を用いてｐ形不純物を導入した後、ウェーハを熱処理してｐ形不純物を拡散させることにより形成される。
【００２５】
ｎ形ソース層１７は、例えば、イオン注入法を用いてｐ形拡散層１５中にｎ形不純物を導入することにより形成される。ｎ形ソース層１７は、ｐ形拡散層１５におけるｐ形ピラー層１３の上に位置する部分に形成される。
【００２６】
図４（ｂ）に示すように、ｎ形ピラー層１２およびｐ形ピラー層１３の上に、ゲート絶縁膜４３を介してゲート電極４０を形成する。さらに、ゲート電極４０を覆う絶縁膜４５を形成した後、ソース電極２０を形成する（図１参照）。続いて、ｎ形半導体基板ＳＳの裏面を研磨もしくは研削することにより、ｎ形ドレイン層１９を形成する（図１参照）。さらに、ｎ形ドレイン層１９に接するドレイン電極３０を形成することにより、半導体装置１を完成させる。
【００２７】
上記のスーパージャンクション構造では、例えば、ｎ形ピラー層１２のＸ方向の幅ＷＮおよびｐ形ピラー層１３のＸ方向の幅ＷＰを狭くし、ｎ形ピラー層１２およびｐ形ピラー層１３の不純物濃度を高くすることにより、耐圧を保ちつつ単位面積あたりのオン抵抗を低減することができる。
【００２８】
一方、ｐ形拡散層１５を形成する熱処理の過程において、ｎ形ピラー層１２中のｎ形不純物およびｐ形ピラー層１３中のｐ形不純物も拡散する。このため、ｎ形ピラー層１２とｐ形ピラー層１３との間で相互に拡散したｎ形不純物およびｐ形不純物によるｐ形キャリアおよびｎ形キャリアの補償効果が生じる。この結果、スーパージャンクション構造中のキャリア濃度が低下し、半導体装置１のオン抵抗を十分に低減できないことがある。
【００２９】
例えば、熱処理により補償されるキャリア濃度を加味して不純物濃度を増加させることにより、オン抵抗を低減する方法があるが、その場合、製造工程におけるばらつきの影響が大きくなり、安定したオン抵抗を実現することは難しい。したがって、ｐ形拡散層１５を形成する際の熱処理温度を低くするか、もしくは、熱処理時間を短くして、ｎ形不純物およびｐ形不純物の拡散を抑制することが好ましい。
【００３０】
しかしながら、熱処理温度の低下もしくは熱処理時間の短縮によりｐ形不純物の拡散が抑制されると、ｐ形拡散層１５の深さＴＢ（図４（ａ）参照）が浅くなる。このため、ｐ形拡散層１５の第１端部１５ａおよび第２端部１５ｂにおける電界集中が生じ易くなる。本実施形態に係る半導体装置１では、ｎ形ソース層１７が設けられない第１端部１５ａをｎ形ピラー層１２中に配置し、ｎ形ソース層１７が設けられる第２端部１５ｂをｐ形ピラー層１３中に配置することにより、電界集中によるアバランシェ耐量の低下を回避し、オン抵抗を低減することができる。
【００３１】
図５（ａ）は、第１実施形態に係る半導体装置１の動作を示す模式断面図である。図５（ｂ）は、比較例に係る半導体装置２の動作を示す模式断面図である。図５（ａ）および図５（ｂ）には、半導体装置１および２がアバランシェ動作状態にある場合のホール電流の経路を示している。
【００３２】
図５（ａ）に示すように、半導体装置１は、ｎ形ピラー層１２中に位置するｐ形拡散層１５の第１端部１５ａを通過してソース電極２０（図１参照）へ流れる経路ＨＰ１と、ｐ形ピラー層１３中に位置する第２端部１５ｂを通過してソース電極２０へ流れる経路ＨＰ２と、を有する。
【００３３】
半導体装置１では、ｐ形ピラー層１３中に位置する第２端部１５ｂの電界は、ｎ形ピラー層１２中に位置する第１端部１５ａの電界よりも低く抑えられる。このため、経路ＨＰ２を通過して流れるホール電流は、経路ＨＰ１を通過して流れるホール電流よりも少なくなる。このため、経路ＨＰ２では、例えば、ｎ形ピラー層１２、ｐ形拡散層１５およびｎ形ソース層１７により構成される寄生トランジスタのターンオンを回避できる。
【００３４】
一方、第１端部１５ａには、ｎ形ソース層１７が設けられていないため、経路ＨＰ１に寄生トランジスタは存在しない。また、ｐ形拡散層１５の空乏化によるパンチスルー現象も生じない。したがって、半導体装置１では、寄生トランジスタのターンオンおよびｐ形拡散層１５におけるパンチスルーを抑制することにより、アバランシェ耐量を大きくすることができる。
【００３５】
図５（ｂ）に示す半導体装置２では、ｐ形拡散層１５の両側に位置する端部１５ｃは、共にｎ形ピラー層１２中に位置する。また、ｎ形ソース層１７は、ｐ形拡散層１５の両方の端部１５ｃに設けられる。このため、ホール電流の経路ＨＰ３は、ｐ形拡散層１５の両側に形成される。
【００３６】
半導体装置２では、ｐ形拡散層１５の両方の端部１５ｃにおいて電界集中が生じ、経路ＨＰ３を介して同じレベルのホール電流が流れる。このため、寄生トランジスタのターンオンを回避することが難しく、アバランシェ耐量が低下する。
【００３７】
また、ホール電流は、必ずしもｐ形拡散層１５の両方の端部１５ｃを介して均等に流れる訳ではなく、どちらか一方に流れることがある。このような場合、ホール電流の経路ＨＰ３は、ｐ形拡散層１５の２つの端部１５ｃのいずれかに固定される訳ではなく、例えば、温度上昇による電気抵抗の変化に起因して、２つの端部１５ｃのいずれか一方から他方に移動する。すなわち、半導体装置２では、アバランシェポイントが移動する。これに対し、半導体装置１では、ホール電流の流れが経路ＨＰ１に固定されるため、アバランシェポイントの移動により生じる発振現象を抑制することもできる。
【００３８】
図６（ａ）〜（ｃ）は、第１実施形態の変形例に係る半導体装置３を示す模式断面図である。図６（ａ）は、ｎ形ピラー層１２、ｐ形ピラー層１３およびｐ形拡散層１５の配置を示す模式図である。図６（ｂ）は、図６（ａ）中に示すＡ−Ａ線に沿った断面を示す模式図である。図６（ｃ）は、図６（ａ）中に示すＢ−Ｂ線に沿った断面を示す模式図である。
【００３９】
図６（ａ）に示すように、この例でも、ｎ形ピラー層１２およびｐ形ピラー層１３は、Ｙ方向に延在する。これに対し、ｐ形拡散層１５は、Ｙ方向に交互に配置されたｐ形拡散層１５Ａとｐ形拡散層１５Ｂとを含む。
【００４０】
図６（ｂ）に示すように、ｐ形拡散層１５Ａは、ｎ形ピラー層１２ａおよびｐ形ピラー層１３の上に設けられる。また、ｐ形拡散層１５Ａは、ｎ形ピラー層１２ａ中に位置する第１端部１５ａと、ｐ形ピラー層１３中に位置する第２端部１５ｂと、を有する。ｎ形ソース層１７は、第２端部１５ｂ中に設けられる。
【００４１】
図６（ｃ）に示すように、ｐ形拡散層１５Ｂは、ｎ形ピラー層１２ｂおよびｐ形ピラー層１３の上に設けられる。ｎ形ピラー層１２ｂは、Ｘ方向においてｎ形ピラー層１２ａに隣接する。ｐ形ピラー層１３は、ｎ形ピラー層１２ａとｎ形ピラー層１２ｂとの間に位置する。すなわち、ｎ形ピラー層１２ｂは、Ｘ方向においてｎ形ピラー層１２ａとｐ形ピラー層１３を介して対向する。
【００４２】
ｐ形拡散層１５Ｂは、ｎ形ピラー層１２ｂ中に位置する第１端部１５ａと、ｐ形ピラー層１３中に位置する第２端部１５ｂと、を有する。ｎ形ソース層１７は、第２端部１５ｂ中に設けられる。
【００４３】
半導体装置３は、ｐ形ピラー層１３の両側においてドレイン電流が流れるように構成される。半導体装置３がターンオンされた状態において、ドレイン電流は、ゲート電極４０の下に位置するｐ形領域とゲート絶縁膜４３との界面に形成される反転層を介してｎ形ピラー層１２からｎ形ソース層１７へ流れる。
【００４４】
半導体装置３では、ｐ形ピラー層１３の両側に位置するｎ形ピラー層１２に均等にドレイン電流を流す。これにより、ｐ形拡散層１５の片方の端部だけにｎ形ソース層１７を形成することに起因したオン抵抗の上昇を緩和することができる。
【００４５】
（第２実施形態）  
図７（ａ）および（ｂ）は、第２実施形態に係る半導体装置４および５を示す模式断面図である。図７（ａ）は、トレンチゲート型ＭＯＳトランジスタを示す模式図である。図７（ｂ）は、スーパージャンクション構造を有するトレンチゲート型ＭＯＳトランジスタを示す模式図である。
【００４６】
図７（ａ）に示すように、半導体装置４は、ソース電極２０と、ドレイン電極３０と、ゲート電極６０と、半導体部５０と、を備える。ソース電極２０は、半導体部５０の表面上に設けられ、ドレイン電極３０は、半導体部５０の裏面上に設けられる。ゲート電極６０は、ソース電極２０と半導体部５０との間に位置し、半導体部５０に設けられたゲートトレンチＧＴの内部にゲート絶縁膜６３を介して配置される。
【００４７】
半導体部５０は、ｎ形ドリフト層５１と、ｐ形拡散層５３と、ｎ形ソース層５５と、ｐ形コンタクト層５７と、ｎ形ドレイン層５９と、を含む。ｐ形拡散層５３は、ソース電極２０とｎ形ドリフト層５１との間に位置し、例えば、ｎ形ドリフト層５１に接する。ｎ形ソース層５５は、ソース電極２０とｐ形拡散層５３との間に位置し、ソース電極２０およびｐ形拡散層５３に接するように設けられる。また、ｎ形ソース層５５は、ソース電極２０とｐ形拡散層５３との間に選択的に設けられ、ゲート絶縁膜６３に接する位置に配置される。
【００４８】
ｐ形コンタクト層５７は、ソース電極２０とｐ形拡散層５３との間に選択的に設けられ、ソース電極２０およびｐ形拡散層５３に接する。ｐ形コンタクト層５７は、ｐ形拡散層５３よりも高濃度のｐ形不純物を含む。ｎ形ドレイン層５９は、ドレイン電極３０とｎ形ドリフト層５１との間に位置し、ドレイン電極３０およびｎ形ドリフト層５１に接する。ｎ形ドレイン層５９は、ｎ形ドリフト層５１よりも高濃度のｎ形不純物を含む。
【００４９】
ゲートトレンチＧＴは、半導体部５０の表面からｎ形ドリフト層５１の内部に至る深さを有し、例えば、Ｙ方向に延びる。ゲート電極６０は、ゲートトレンチＧＴの内部において、Ｙ方向に延在する。また、ゲート電極６０は、ゲートトレンチＧＴの内部に露出されたｎ形ドリフト層５１、ｐ形拡散層５３およびｎ形ソース層５５にゲート絶縁膜６３を介して向き合うように設けられる。
【００５０】
半導体部５０は、ｐ形拡散層５４をさらに含む。ｐ形拡散層５４は、ｎ形ドリフト層５１とゲート電極６０との間に設けられ、ゲート絶縁膜６３に接する。ｐ形拡散層５４は、例えば、Ｘ方向におけるゲート電極６０の一方の側面に沿って延在する。ｐ形拡散層５４は、ｐ形拡散層５３につながるように設けられる。
【００５１】
ｐ形拡散層５４は、例えば、Ｘ方向におけるゲート電極６０の両側の側面のうちのｎ形ソース層５５に向き合う側面の側には設けられない。また、ｎ形ソース層５５は、例えば、Ｘ方向におけるゲート電極６０の両側の側面のうちのｐ形拡散層５４に向き合う側面の側には設けられない。
【００５２】
ｐ形拡散層５４は、ｎ形ドリフト層５１中のゲート電極６０の下端まで延在する。このため、例えば、半導体装置４がアバランシェ動作状態にある場合 、ゲート電極６０の下端近傍の高電界領域で生じた正孔は、ｐ形拡散層５４を経由する排出経路ＨＰ１を介してソース電極２０へ移動する。これに対し、ゲート電極６０の反対側の側面に沿った領域にはｐ形拡散層５４が設けられていない。このため、この領域を経由する経路ＨＰ２を介してソース電極２０へ排出される正孔は低減される。
【００５３】
これにより、ｎ形ドリフト層５１、ｐ形拡散層５３およびｎ形ソース層５５で構成される寄生トランジスタのターンオンを抑制し、半導体装置４のアバランシェ耐量を向上させることができる。また、正孔の排出が経路ＨＰ１に固定されるため、アバランシェポイントの移動により生じる発振現象を抑制することもできる。
【００５４】
図７（ｂ）に示すように、半導体装置５は、ソース電極２０と、ゲート電極６０と、半導体部７０と、を備える。ソース電極２０は、半導体部７０の表面上に設けられ、ゲート電極６０は、ゲートトレンチＧＴの内部にゲート絶縁膜６３を介して配置される。なお、図７（ｂ）では、ドレイン電極３０およびｎ形ドレイン層１９（図１参照）を省略している。
【００５５】
半導体部７０は、ｎ形半導体層１１と、ｎ形ピラー層１２と、ｐ形ピラー層１３と、ｐ形拡散層５３と、ｎ形ソース層５５と、ｐ形コンタクト層５７と、を含む。ｎ形ピラー層１２とｐ形ピラー層１３は、例えば、Ｘ方向に交互に配置される。ｎ形半導体層１１は、ｐ形ピラー層１３の下方に位置し、ｎ形ピラー層１２につながるように配置される。
【００５６】
ｐ形拡散層５３は、ソース電極２０とｎ形ピラー層１２との間、および、ソース電極２０とｐ形ピラー層１３との間、に位置する。ｎ形ソース層５５は、ソース電極２０とｐ形拡散層５３との間に選択的に設けられ、ゲート絶縁膜６３に接する位置に配置される。ｐ形コンタクト層５７は、ソース電極２０とｐ形拡散層５３との間に選択的に設けられ、ソース電極２０およびｐ形拡散層５３に接する。
【００５７】
ゲートトレンチＧＴは、ｎ形ピラー層１２中に設けられ、半導体部７０の表面からｎ形ピラー層１２に至る深さを有する。ゲート電極６０は、ゲートトレンチＧＴの内部に配置され、ゲート電極６０の下端は、ｎ形ピラー層１２の内部に位置する。
【００５８】
半導体部５０は、ｐ形拡散層５４をさらに含む。ｐ形拡散層５４は、ｎ形ピラー層１２中に設けられ、例えば、Ｘ方向におけるゲート電極６０の一方の側面に沿って延在する。ｐ形拡散層５４は、ｐ形拡散層５３につながるように設けられる。ｐ形拡散層５４は、例えば、Ｘ方向におけるゲート電極６０の両側の側面のうちのｎ形ソース層５５に向き合う側面の側には設けられない。また、ｎ形ソース層５５は、例えば、Ｘ方向におけるゲート電極６０の両側の側面のうちのｐ形拡散層５４に向き合う側面の側には設けられない。
【００５９】
半導体装置５では、ｎ形ピラー層１２、ｐ形拡散層５３およびｎ形ソース層５５で構成される寄生トランジスタのターンオンを抑制し、アバランシェ耐量を向上させることができる。また、アバランシェポイントの移動により生じる発振現象を抑制することもできる。
【００６０】
次に、図８（ａ）〜（ｃ）を参照して、半導体装置４の製造方法を説明する。図８（ａ）〜（ｃ）は、半導体装置４の製造過程を順に示す模式断面図である。
【００６１】
図８（ａ）に示すように、ｎ形ドリフト層５１にゲートトレンチＧＴを形成した後、例えば、ｐ形不純物であるボロン（Ｂ）をイオン注入する。ｐ形不純物は、注入角を大きくした斜めイオン注入によりｎ形ドリフト層５１に導入される。このため、ｐ形不純物は、ゲートトレンチＧＴの片方の内壁を通して導入される。
【００６２】
図８（ｂ）に示すように、イオン注入されたｐ形不純物を活性化してｐ形拡散層５４を形成した後、ゲートトレンチＧＴ内にゲート絶縁膜６３およびゲート電極６０を形成する。ゲート絶縁膜６３は、例えば、シリコン酸化膜であり、ゲートトレンチＧＴの内面を熱酸化することにより形成される。
【００６３】
図８（ｃ）に示すように、ｎ形ドリフト層５１の表面側に、ｐ形拡散層５３、ｎ形ソース層５５およびｐ形コンタクト層５７を形成する。ｐ形拡散層５３、ｎ形ソース層５５およびｐ形コンタクト層５７は、例えば、イオン注入法を用いて形成される。
【００６４】
続いて、ソース電極２０を形成した後、ｎ形半導体基板ＳＳを薄層化し、ｎ形ドレイン層とする。さらに、ドレイン電極３０を形成し、半導体装置４を完成させる。
【００６５】
半導体装置５も同様の方法を用いて製造することができる。例えば、ｎ形ピラー層１２およびｐ形ピラー層１３を形成した後（図３（ｂ）および図４（ａ）参照）、ｎ形ピラー層１２にゲートトレンチＧＴを形成する。続いて、図８（ａ）〜（ｃ）に示す工程にしたがって半導体装置５を完成させる。
【００６６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６７】
１、２、３、４、５…半導体装置、  １０、５０、７０…半導体部、  １１…ｎ形半導体層、  １２、１２ａ、１２ｂ…ｎ形ピラー層、  １３…ｐ形ピラー層、  １５、１５Ａ、１５Ｂ、５３、５４…ｐ形拡散層、  １５ａ、１５ｂ、１５ｃ…端部、  １７、５５…ｎ形ソース層、  １９、５９…ｎ形ドレイン層、  ２０…ソース電極、  ２３…ｐ形半導体層、  ３０…ドレイン電極、  ４０、６０…ゲート電極、  ４３、６３…ゲート絶縁膜、  ４５…絶縁膜、  ５１…ｎ形ドリフト層、  ５７…ｐ形コンタクト層、  ＧＴ…ゲートトレンチ、  ＳＳ…ｎ形半導体基板、  ＳＴ…溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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