(57)【要約】      （修正有）【課題】内部にレギュレータを持つセンサの出力電圧を増幅するための利得可変回路であって、電源電圧に比例して利得が変化する利得可変回路を提供する。【解決手段】利得可変回路１０は、電界効果トランジスタ（ＦＥＴ）１と抵抗Ｒ１、Ｒ２とオペアンプ３からなる非反転増幅回路４により入力電圧６を増幅する回路であって、ＦＥＴ１のドレインに抵抗Ｒ１の一端部が接続され、同ソースに電源電圧に依存しない基準電圧Ｖｒが接続され、同ゲートに電源電圧より生成したゲート電圧５が接続されており、入力電圧に対して異なる出力変化の変化割合（利得）が得られるよう形成されている構成とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
電界効果トランジスタ（ＦＥＴ）と抵抗とオペアンプからなる非反転増幅回路により入力電圧を増幅させる利得可変回路であって、該ＦＥＴのドレインに該抵抗の一端部が接続され、同ソースに電源電圧に依存しない基準電圧（Ｖｒ）が接続され、同ゲートに電源電圧より生成したゲート電圧が接続されており、入力電圧に対して異なる出力変化の変化割合（利得）が得られることを特徴とする、利得可変回路。
【請求項２】
前記ゲート電圧が変化した際に該ゲート電圧と同じ変化率で本利得可変回路の出力が変化するように、増幅用の前記抵抗が調整されていることを特徴とする、請求項１に記載の利得可変回路。
【請求項３】
前記Ｖｒは入力電圧のバイアス値に近い電圧値であり、前記ゲート電圧は該Ｖｒより低い電圧値であることを特徴とする、請求項１、２のいずれかに記載の利得可変回路。
【請求項４】
請求項１、２、３のいずれかに記載の利得可変回路を用いて構成される増幅回路であって、入力電圧がそのまま増幅される第一利得可変回路と、入力される電圧をバイアス値が等しく変化の方向が反転した電圧とする反転回路と、および該反転回路の出力を増幅する第二利得可変回路とを備え、該第一利得可変回路と該第二利得可変回路の各ＦＥＴのゲート部には電源電圧から生成された電圧が入力され、かかる構成により、入力電圧に対して略一定の利得となる出力が得られるとともに、電源電圧が変化した場合に各ＦＥＴのゲート電圧が変化することで利得が変化することを特徴とする、増幅回路。
【請求項５】
入力電圧をそのまま増幅する第一利得可変回路と、入力電圧を反転する反転回路と、該反転回路の出力を増幅する第二利得可変回路と、および、両利得可変回路の出力の差分を増幅する差動増幅回路とからなることを特徴とする、請求項４に記載の増幅回路。
【請求項６】
入力電圧をそのまま増幅する第一利得可変回路と、該第一利得可変回路の出力を反転させる反転回路と、該反転回路の出力を増幅する第二利得可変回路とからなることを特徴とする、請求項４に記載の増幅回路。
【請求項７】
前記反転回路の利得は前記両利得可変回路の平均利得Ｎの１／Ｎであることを特徴とする、請求項６に記載の増幅回路。
【請求項８】
前記第一利得可変回路または第二利得可変回路の少なくともいずれかにおいて、その前または後に入力電圧のバイアス電圧を変化させるバイアス変換回路が設けられていることを特徴とする、請求項４、５、６、７のいずれかに記載の増幅回路。
【請求項９】
請求項４、５、６、７、８のいずれかに記載の増幅回路を備えていることを特徴とする、下記＜Ｓ＞に列挙したいずれかのセンサ。
＜Ｓ＞ジャイロセンサ、加速度センサ、アナログ出力センサ
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は利得可変回路、増幅回路、およびセンサに係り、特に内部にレギュレータを持つセンサにおいて、出力における電源電圧由来誤差を軽減する技術に関するものである。
【背景技術】
【０００２】
たとえばジャイロセンサや加速度センサなどにおいて、外部の電源電圧の影響の軽減等を目的として内部にレギュレータを持ち、そのレギュレータの出力でセンサ内部処理回路を動作させるセンサがある。そのようなセンサの出力やセンサ感度は、電源電圧が変化しても、あるいはまた異なる電圧であっても変化しない。
【０００３】
アナログ出力のセンサを使用する場合には通常、センサのアナログ出力をＡＤコンバータに入力し、そのＡＤ変換値を演算等に使用する。ＡＤコンバータの基準電圧はそのＡＤコンバータが搭載された回路の電源電圧、レギュレータやＤＣＤＣコンバータ等であるが、その電圧には固体差がある。ＡＤコンバータは、基準電圧＝電源電圧を元に入力信号をデジタル値に変換するため、電源電圧の固体差が誤差となる。しかし、入力するセンサのアナログ出力が電源電圧に比例して変化すれば電源電圧の誤差を吸収できる。したがってアナログ出力のセンサは、バイアス電圧やセンサ素子の感度を電源電圧に比例して変化させるようにしている構造のものが多い。一方、内部にレギュレータを持つセンサは電源電圧によって出力が変化しないため、電源電圧の固体差がそのまま誤差となってしまう。
【０００４】
内部にレギュレータを持つセンサにおいて電源電圧の固体差による誤差を軽減する方法としては、ＶＧＡ（電圧利得アンプ）を用いる対応がある。すなわち、バイアス電圧についてはオペアンプと抵抗のみによって電源電圧に比例したバイアス電圧に変換する対応とし、一方、感度については、電圧によって利得を変えることのできるＶＧＡを用いて対応する、という方法である。ＶＧＡを構成する簡単な方法としては、ＦＥＴのゲート電圧によってドレイン−ソース間の電流が変わる特性を利用し、ＦＥＴを電圧による可変抵抗とみなして、ＶＧＡを形成する方法がある。
【０００５】
しかし、ドレイン部にかかる電圧＝入力電圧（センサの出力電圧）によってもドレイン−ソース間電流が変わるため、単純なＦＥＴを用いたＶＧＡでは、入力に対する出力の変化率の誤差が大きくなってしまう。その対策としてたとえば、Ｎ型ＦＥＴと、特性が反対であるＰ型ＦＥＴとを並列に接続することによってＦＥＴの持つ非線形を改善し、入力に対する出力の変化率の一定化を図るという方法が提案されている。（後掲特許文献１）
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−１６２６５０号公報「同調増幅器」
【発明の概要】
【発明が解決しようとする課題】
【０００７】
だが、同じＦＥＴのＮ型とＰ型であっても、特性が異なるものであるため、入力に対する出力の変化率の一定化の改善効果（範囲）は小さい。また、Ｐ型は、Ｎ型と比べてゲート電圧によるドレイン−ソース間電流の変化が小さいため、ＶＣＲ（電圧制御抵抗）としての効果は小さく、電源電圧に比例した出力を得るのが困難である。
【０００８】
そこで本発明が解決しようとする課題は、かかる従来技術の問題点をなくし、内部にレギュレータを持つセンサにおいて、Ｎ型のＦＥＴを使用した比較的簡素な回路構成を用い、入力電圧に対する出力電圧の利得変化が小さく、かつ電源電圧に比例した利得変化が可能な回路を提供することである。本発明の課題はまた、より根本的には、センサの出力特性を電源電圧に依存(比例)して変化させることのできる回路の提供である。
【課題を解決するための手段】
【０００９】
本願発明者は上記課題について検討した結果、電界効果トランジスタ（ＦＥＴ）を用いた利得可変回路において、ゲートに電源電圧より生成したゲート電圧を入力することで電源電圧の変化率と同じように利得を変化させられることによって解決できることを見出し、これに基づいて本発明を完成するに至った。すなわち、上記課題を解決するための手段として本願で特許請求される発明、もしくは少なくとも開示される発明は、以下の通りである。
【００１０】
〔１〕  電界効果トランジスタ（ＦＥＴ）と抵抗とオペアンプからなる非反転増幅回路により入力電圧を増幅させる利得可変回路であって、該ＦＥＴのドレインに該抵抗の一端部が接続され、同ソースに電源電圧に依存しない基準電圧（Ｖｒ）が接続され、同ゲートに電源電圧より生成したゲート電圧が接続されており、入力電圧に対して異なる出力変化の変化割合（利得）が得られることを特徴とする、利得可変回路。
〔２〕  前記ゲート電圧が変化した際に該ゲート電圧と同じ変化率で本利得可変回路の出力が変化するように、増幅用の前記抵抗が調整されていることを特徴とする、〔１〕に記載の利得可変回路。
〔３〕  前記Ｖｒは入力電圧のバイアス値に近い電圧値であり、前記ゲート電圧は該Ｖｒより低い電圧値であることを特徴とする、〔１〕、〔２〕のいずれかに記載の利得可変回路。
〔４〕  〔１〕、〔２〕、〔３〕のいずれかに記載の利得可変回路を用いて構成される増幅回路であって、入力電圧がそのまま増幅される第一利得可変回路と、入力される電圧をバイアス値が等しく変化の方向が反転した電圧とする反転回路と、および該反転回路の出力を増幅する第二利得可変回路とを備え、該第一利得可変回路と該第二利得可変回路の各ＦＥＴのゲート部には電源電圧から生成された電圧が入力され、かかる構成により、入力電圧に対して略一定の利得となる出力が得られるとともに、電源電圧が変化した場合に各ＦＥＴのゲート電圧が変化することで利得が変化することを特徴とする、増幅回路。
【００１１】
〔５〕  入力電圧をそのまま増幅する第一利得可変回路と、入力電圧を反転する反転回路と、該反転回路の出力を増幅する第二利得可変回路と、および、両利得可変回路の出力の差分を増幅する差動増幅回路とからなることを特徴とする、〔４〕に記載の増幅回路。
〔６〕  入力電圧をそのまま増幅する第一利得可変回路と、該第一利得可変回路の出力を反転させる反転回路と、該反転回路の出力を増幅する第二利得可変回路とからなることを特徴とする、〔４〕に記載の増幅回路。
〔７〕  前記反転回路の利得は前記両利得可変回路の平均利得Ｎの１／Ｎであることを特徴とする、〔６〕に記載の増幅回路。
〔８〕  前記第一利得可変回路または第二利得可変回路の少なくともいずれかにおいて、その前または後に入力電圧のバイアス電圧を変化させるバイアス変換回路が設けられていることを特徴とする、〔４〕、〔５〕、〔６〕、〔７〕のいずれかに記載の増幅回路。
〔９〕  〔４〕、〔５〕、〔６〕、〔７〕、〔８〕のいずれかに記載の増幅回路を備えていることを特徴とする、下記＜Ｓ＞に列挙したいずれかのセンサ。
＜Ｓ＞ジャイロセンサ、加速度センサ、アナログ出力センサ
【発明の効果】
【００１２】
本発明の利得可変回路、増幅回路、およびセンサは上述のように構成されるため、これらによれば、、内部にレギュレータを持つセンサにおいて、Ｎ型のＦＥＴを使用した比較的簡素な回路構成を用い、入力電圧に対する出力電圧の利得変化が小さく、かつ電源電圧に比例した利得変化が可能な回路を提供することができる。すなわち、ＦＥＴを用いた利得可変回路において、ゲートに電源電圧より生成したゲート電圧を入力することで、電源電圧の変化率と同じように利得を変化させ、かつ入力電圧に対する利得変化がほぼ一定となる回路構成を提供することができる。したがって、内部にレギュレータを持つセンサにおける電源電圧の固体差による誤差を、有効に軽減することができる。
【００１３】
なお、電源電圧に比例する出力特性には感度(利得)とバイアス電圧があるが、利得可変回路近傍にバイアス変換回路を設ける構成の本発明増幅回路によれば、利得（感度）に加えてバイアス電圧をも、電源電圧に依存(比例)させて変化させることができる。すなわち、センサの出力特性をより高精度に、電源電圧に依存(比例)させて変化させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の利得可変回路の実施形態を示す回路図である。
【図２】図１に示す利得可変回路における利得の入力電圧依存性を示すグラフである。
【図３】本発明の利得可変回路の別の実施形態を示す回路図である。
【図４】本発明の利得可変回路に係るゲート電圧生成回路の例を示す回路図である。
【図５】本発明の増幅回路の実施形態を示すブロック図である。
【図６】図５に示す増幅回路における出力を示すグラフである。
【図７】本発明の増幅回路の別の実施形態を示すブロック図である。
【図８】図７に示す増幅回路における出力を示すグラフである。
【図９】バイアス変換回路を備える本発明増幅回路におけるバイアス変換回路の例を示す回路図である。
【発明を実施するための形態】
【００１５】
以下、図面により本発明を詳細に説明する。なお、各図において基準電圧および抵抗の符号を、基準電圧Ｖｒおよび抵抗Ｒ１等として共通の符号とする。
図１は、本発明の利得可変回路の実施形態を示す回路図である。また、図２は、図１に示す利得可変回路における利得の入力電圧依存性を示すグラフである。図１に示すように本利得可変回路１０は、電界効果トランジスタ（ＦＥＴ）１と抵抗Ｒ１等とオペアンプ３からなる非反転増幅回路４により入力電圧６を増幅させる回路であって、ＦＥＴ１のドレインに増幅用の抵抗Ｒ１等の一端部が接続され、同ソースには電源電圧に依存しない一定電圧の基準電圧Ｖｒが接続され、同ゲートには電源電圧より生成したゲート電圧５が接続されており、電圧が変化する入力電圧６に対して異なる出力変化の変化割合（利得）が得られるよう形成されていることを、主たる構成とする。
【００１６】
つまり本発明利得可変回路１０のＦＥＴ１では、ゲートには電源電圧より生成したゲート電圧５が接続され、ソースには電源電圧に依存しない基準電圧Ｖｒが接続され、そしてドレインには抵抗Ｒ１が接続される。そして、図２に示すように、かかるＦＥＴ１と抵抗Ｒ１等とオペアンプ３からなる非反転増幅回路４によって、入力電圧６に対する出力変化の変化割合（利得）は、入力電圧６に対して異なるものが得られる。このようにして、入力電圧６が非反転増幅回路４によって増幅される。
【００１７】
なお、図１に示した実施形態の本利得可変回路１０において、基準電圧Ｖｒは入力電圧６のバイアス値に近い電圧が望ましい。また、ＦＥＴ１の特性を考慮し、ゲート電圧５は基準電圧Ｖｒより低い電圧値とする。また、ゲート電圧５が変化した際にゲート電圧５と同じ変化率で本利得可変回路１０の出力が変化するよう、増幅用の抵抗Ｒ１等が調整されているものとする。
【００１８】
図３は、本発明の利得可変回路の別の実施形態を示す回路図である。すなわち本利得可変回路１１０は、電界効果トランジスタ（ＦＥＴ）１１と抵抗Ｒ１等とオペアンプ１３からなる非反転増幅回路１４により入力電圧１６を増幅させる回路であって、ＦＥＴ１１のドレインに増幅用の抵抗Ｒ１等の一端部が接続され、同ソースには電源電圧に依存しない一定電圧の基準電圧Ｖｒが接続され、同ゲートには電源電圧より生成したゲート電圧１５が接続されており、さらにゲート電圧１５―ＦＥＴ１１間に、電圧調整等用の抵抗Ｒ３等を設けた構成であり、これにより、電圧が変化する入力電圧１６に対して異なる出力変化の変化割合（利得）が得られるよう形成されている。このように、図１に示した実施形態に適宜の回路部品が配置された形態も、本発明利得可変回路の範囲内である。
【００１９】
図４は、本発明の利得可変回路に係るゲート電圧生成回路の例を示す回路図である。（ａ）、（ｂ）に示すように、オペアンプ２３ａ等や抵抗ｒ１等を用いて、適宜の構成のゲート電圧生成回路とすることができる。
【００２０】
図５は、本発明の増幅回路の実施形態を示すブロック図である。図示するように本増幅回路２５０は、上述したいずれかの構成の利得可変回路を用いて構成される回路であって、入力電圧２６がそのまま増幅される第一利得可変回路２１０と、入力される電圧（図における入力電圧２６など）をバイアス値が等しく変化の方向が反転した電圧とする反転回路２３０と、および反転回路２３０の出力を増幅する第二利得可変回路２２０とを備え、第一利得可変回路２１０と第二利得可変回路２２０の各ＦＥＴのゲート部には電源電圧から生成された電圧が入力され、かかる構成により、入力電圧２６に対して略一定の利得となる出力が得られるとともに、電源電圧が変化した場合に各ＦＥＴのゲート電圧が変化することで利得が変化することを、特徴的な構成とする。
【００２１】
本発明増幅回路２５０は図示するように、入力電圧２６をそのまま増幅する第一利得可変回路２１０と、入力電圧２６を反転する反転回路２３０と、該反転回路２３０の出力を増幅する第二利得可変回路２２０と、および、両利得可変回路２１０、２２０の出力の差分を増幅する差動増幅回路２４０とからなる構成とすることができる。
【００２２】
かかる構成の本増幅回路２５０では、入力電圧２６は第一利得可変回路２１０にそのまま入力され、電源電圧から生成された電圧がＦＥＴのゲート部に入力される第一利得可変回路２１０によってそのまま増幅される。入力電圧２６はまた、反転回路２３０により、バイアス値が等しく変化の方向が反転した電圧へと変えられ、これが第二利得可変回路２２０に入力され、電源電圧から生成された電圧がＦＥＴのゲート部に入力される第二利得可変回路２２０によって増幅される。各利得可変回路２１０、２２０では、電源電圧変化による各ＦＥＴのゲート電圧変化によってそれぞれ変化した利得が得られる。そして、差動増幅回路２４０では、両利得可変回路２１０、２２０の出力の差分が取られる。
【００２３】
つまり、本形態の増幅回路２５０では、入力電圧２６に対して、略一定の利得となる二つの出力が得られる。一方は第一利得可変回路２１０による出力、もう一方は第二利得可変回路２２０により入力電圧２６の変化に対して反転した利得変化を持つ出力である。なお第二利得可変回路２２０には、入力電圧２６を、適宜のもしくは所定のバイアス値、または基準電圧Ｖｒを基準にして反転回路２３０で反転させた電圧を入力することができる。
【００２４】
図６は、図５に示す増幅回路における出力を示すグラフである。図示するように図５の実施形態の増幅回路２５０では、差動増幅回路２４０において、第一利得可変回路２１０と第二利得可変回路２２０の各出力の差分を取ることによって、入力電圧２６に対してほぼ一定の値の利得となる出力２４Ｓを得ることができる。つまり、第一利得可変回路２１０の出力電圧２１Ｓと第二利得可変回路２２０の出力電圧２２Ｓから、差動増幅回路２４０による出力２４Ｓが得られる。
【００２５】
図７は、本発明の増幅回路の別の実施形態を示すブロック図である。図示するように本形態の増幅回路３５０は、入力電圧３６をそのまま増幅する第一利得可変回路３１０と、第一利得可変回路３１０の出力を反転させる反転回路３３０と、反転回路３３０の出力を増幅する第二利得可変回路３２０とからなることを、特徴的な構成とする。ここでは、図５での説明で述べた、バイアス値が等しく変化の方向が反転した電圧とする対象であるところの「入力される電圧」とは、第一利得可変回路３１０から出力される電圧のことである。
【００２６】
なお、本発明増幅回路３５０では、入力電圧３６の変化に対する第一、第二両利得可変回路３１０、３２０における各利得の平均利得をＮとした場合に、反転回路３３０の利得を１／Ｎ倍とすることができる。
【００２７】
かかる構成の本増幅回路３５０では、入力電圧３６は第一利得可変回路３１０にそのまま入力され、電源電圧から生成された電圧がＦＥＴのゲート部に入力される第一利得可変回路３１０によってそのまま増幅され、出力される。第一利得可変回路３１０から出力された電圧は、反転回路３３０に入力されてバイアス値が等しく変化の方向が反転した電圧へと変えられ、これが第二利得可変回路３２０に入力され、電源電圧から生成された電圧がＦＥＴのゲート部に入力される第二利得可変回路３２０によって増幅される。各利得可変回路３１０、３２０では、電源電圧変化による各ＦＥＴのゲート電圧変化によってそれぞれ変化した利得が得られる。
【００２８】
つまり、本形態の増幅回路３５０では、入力電圧３６の第一利得可変回路２１０による増幅、ここから出力された電圧の反転回路３３０による反転、反転された電圧の第二利得可変回路３２０による増幅を経ることによって、入力電圧３６の変化に対してほぼ一定の値の利得となる出力を得ることができる。なお反転回路３３０では、入力される電圧（第一利得可変回路３１０からの出力）を、適宜のもしくは所定のバイアス値、または基準電圧Ｖｒを基準にして反転させる構成とすることができる。
【００２９】
図８は、図７に示す増幅回路における出力を示すグラフである。図示するように図７の実施形態の増幅回路３５０では、入力電圧３６は、第一利得可変回路３１０によって入力電圧３６は利得変化を加えられる（図中（ａ））が、これが反転回路３３０によって反転され（図中（ｂ））、ついで第二利得可変回路３２０において、第一利得可変回路３１０での利得の利得変化を相殺する利得変化が加えられることになるため、第二利得可変回路３２０からは、入力電圧３６に対してほぼ一定の値の利得となる出力３９Ｓを得ることができる。つまり、第一利得可変回路３１０の出力電圧３１Ｓが反転回路３３０により出力電圧３３Ｓとなり、ついで第二利得可変回路３２０によって出力電圧３９Ｓが得られる。
【００３０】
図９は、バイアス変換回路を備える本発明増幅回路におけるバイアス変換回路の例を示す回路図である。本発明増幅回路は、これを構成する第一利得可変回路または第二利得可変回路の少なくともいずれかにおいて、その前または後に、入力電圧のバイアス電圧を変化させるバイアス変換回路を設けた構成とすることができる。本発明の課題は上述の通り、内部にレギュレータを持つセンサにおいて、入力電圧に対する出力電圧の利得変化が小さく、かつ電源電圧に比例した利得変化が可能な回路を提供することだが、より根本的には、センサの出力特性を電源電圧に依存(比例)して変化させることのできる回路の提供である。
【００３１】
電源電圧に依存(比例)させるべき出力特性には感度(利得)とバイアス電圧があるが、図に例示するようなバイアス変換回路を設けた構成の本発明増幅回路によれば、利得（感度）に加えてバイアス電圧をも電源電圧に依存(比例)させて変化させることができる。すなわち、センサの出力特性をより高精度に、電源電圧に依存(比例)させて変化させることができる。なお、バイアス変換回路は図に例示するように、抵抗Ｒ７等とオペアンプ４３１等を用いて構成することができる。
【００３２】
以上説明したいずれかの増幅回路を備えているジャイロセンサ、加速度センサ、またはアナログ出力センサも、本発明の範囲内である。
【産業上の利用可能性】
【００３３】
本発明の利得可変回路、増幅回路、およびセンサによれば、内部にレギュレータを持つセンサにおいて、Ｎ型のＦＥＴを使用した比較的簡素な回路構成を用い、入力電圧に対する出力電圧の利得変化が小さく、かつ電源電圧に比例した利得変化が可能な回路を提供でき、内部にレギュレータを持つセンサにおける電源電圧の固体差による誤差を、有効に軽減することができる。したがって、センサ製造・使用分野および関連する全分野において、産業上利用性が高い発明である。
【符号の説明】
【００３４】
１、１１…電界効果トランジスタ（ＦＥＴ）
３、１３、２３ａ、２３ｂ、４３１、４３２、４３３…オペアンプ
４、１４…非反転増幅回路
５、１５…ゲート電圧
６、１６、２６、３６…入力電圧
１０、１１０…利得可変回路
２１Ｓ、３１Ｓ…出力電圧（第一利得可変回路）
２２Ｓ、３９Ｓ…出力電圧（第二利得可変回路）
２４Ｓ…出力電圧（差動増幅回路）
３３Ｓ…出力電圧（反転回路）
２１０、３１０…第一利得可変回路
２２０、３２０…第二利得可変回路
２３０、３３０…反転回路
２４０…差動増幅回路
２５０、３５０…増幅回路
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ９、Ｒ１０、ｒ１、ｒ２、ｒ３、ｒ４…抵抗
Ｖｒ…基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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