(57)【要約】【課題】半導体メモリの歩留まりを向上させる。【解決手段】実施形態の半導体メモリは、複数の第１導電体膜と、第２導電体膜と、第１ピラーと、第２ピラーとを含む。複数の第１導電体膜２３は、各々絶縁層を介して積層される。第２導電体膜２５は、複数の第１導電体膜の上方に絶縁層を介して形成される。第１ピラーＬＰは、複数の第１導電体膜の積層方向に沿って複数の第１導電体膜を貫通した第１半導体膜３１と、第１半導体膜の側面に設けられた第１絶縁体３２とを含む。第２ピラーＵＰは、第１ピラー上に設けられる。第２ピラーは、積層方向に沿って第２導電体膜を貫通し、且つ第１ピラー内の第１半導体膜と電気的に接続された第２半導体膜４１と、第２半導体膜の側面に設けられた第２絶縁体４３と、側面と上面とが前記第２絶縁体によって覆われ、且つ第２導電体膜と接触した第３導電体膜４６とを含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
各々絶縁層を介して積層された複数の第１導電体膜と、
前記複数の第１導電体膜の上方に絶縁層を介して形成された第２導電体膜と、
前記複数の第１導電体膜の積層方向に沿って前記複数の第１導電体膜を貫通した第１半導体膜と、前記第１半導体膜の側面に設けられた第１絶縁体とを含む第１ピラーと、
前記第１ピラー上に設けられ、前記積層方向に沿って前記第２導電体膜を貫通し、且つ前記第１ピラー内の前記第１半導体膜と電気的に接続された第２半導体膜と、前記第２半導体膜の側面に設けられた第２絶縁体と、側面と上面とが前記第２絶縁体によって覆われ、且つ前記第２導電体膜と接触した第３導電体膜とを含む第２ピラーと、
を備える、半導体メモリ。
【請求項２】
前記第２ピラーにおいて、前記第３導電体膜の上面に設けられた前記第２絶縁体の側面と、前記第３導電体膜の側面とは、連続的に設けられる、
請求項１に記載の半導体メモリ。
【請求項３】
前記第３導電体膜の前記積層方向における厚さは、前記第２導電体膜の前記積層方向における厚さよりも厚い、
請求項１又は請求項２に記載の半導体メモリ。
【請求項４】
前記第２絶縁体は、窒素を含む酸化膜である、
請求項１乃至請求項３のいずれか一項に記載の半導体メモリ。
【請求項５】
前記第２ピラー内において、前記第２半導体膜及び前記第２絶縁体とのそれぞれは、前記第３導電体膜に沿って設けられた部分を有する、
請求項１乃至請求項４のいずれか一項に記載の半導体メモリ。
【請求項６】
前記第２ピラー内において、前記第３導電体膜の底面には、前記第２絶縁体と異なる絶縁体が形成される、
請求項１乃至請求項５のいずれか一項に記載の半導体メモリ。
【請求項７】
前記第１ピラーは、前記積層方向に沿って延伸し、側面及び底面が前記第１半導体膜よって覆われた第３絶縁体をさらに含み、
前記第２ピラーは、前記積層方向に沿って延伸し、側面及び底面が前記第２半導体膜よって覆われた第４絶縁体をさらに含む、
請求項１乃至請求項６のいずれか一項に記載の半導体メモリ。
【請求項８】
前記第２ピラーは、前記第４絶縁体の上面と、前記第２半導体膜の内壁とのそれぞれに接触した第３半導体膜をさらに含む、
請求項７に記載の半導体メモリ。
【請求項９】
各々絶縁層を介して積層された複数の第１導電体膜と、
前記複数の第１導電体膜の上方に絶縁層を介して形成された第２導電体膜と、
前記複数の第１導電体膜の積層方向に沿って前記複数の第１導電体膜を貫通した第１半導体膜と、前記第１半導体膜の側面に設けられた第１絶縁体とを含む第１ピラーと、
前記第１ピラー上に設けられ、前記積層方向に沿って前記第２導電体膜を貫通し、且つ前記第１ピラー内の前記第１半導体膜の側面と接触した第２半導体膜と、前記第２半導体膜の側面に設けられた第２絶縁体と、前記第２絶縁体の側面に設けられた第３導電体膜とを含む第２ピラーと、
を備える、半導体メモリ。
【請求項１０】
最上層の前記第１導電体膜と、前記第２導電体膜との間には、強誘電体膜が含まれない、
請求項９に記載の半導体メモリ。
【請求項１１】
最上層の前記第１導電体膜と、前記第２導電体膜との間は、シリコン酸化膜によって分離される、
請求項９又は請求項１０に記載の半導体メモリ。
【請求項１２】
前記第２ピラーは、前記積層方向に延伸し且つ前記第２半導体膜と前記第２絶縁体との間に挟まれた部分と、前記第１ピラー内において前記第１半導体膜と前記第２半導体膜との間に挟まれた部分とを有する、前記第２絶縁体と異なる第３半導体膜をさらに含む、
請求項９乃至請求項１１のいずれか一項に記載の半導体メモリ。
【請求項１３】
積層された前記第１導電体膜と前記第１ピラーとの交差部分のそれぞれは、ダミートランジスタ又はメモリセルとして機能し、
前記メモリセルに対応する第１導電体膜は、ワード線として使用され、
前記ダミートランジスタに対応する第１導電体膜は、ダミーワード線として使用され、
前記第１半導体膜と前記第２半導体膜との接触部分は、前記ダミーワード線が形成された層に含まれ、前記ワード線が形成された層には含まれない、
請求項９乃至請求項１２のいずれか一項に記載の半導体メモリ。
【請求項１４】
前記第１ピラーは、前記積層方向に沿って延伸し、側面及び底面が前記第１半導体膜よって覆われた第３絶縁体をさらに含み、
前記第２ピラーは、前記積層方向に沿って延伸し、側面及び底面が前記第２半導体膜よって覆われた第４絶縁体をさらに含む、
請求項９乃至請求項１３のいずれか一項に記載の半導体メモリ。
【請求項１５】
前記第２導電体膜は、絶縁体が埋め込まれたスリットにより分離された第１部分と第２部分とを含み、
前記スリットは、前記第１部分を通過する第２ピラーと、前記第２部分を通過する第２ピラーとのそれぞれに接している、
請求項１乃至請求項１４のいずれか一項に記載の半導体メモリ。
【請求項１６】
前記第３導電体膜は、ポリシリコンであり、
前記第２導電体膜は、金属である、
請求項１乃至請求項１５のいずれか一項に記載の半導体メモリ。
【請求項１７】
前記第３導電体膜には、不純物がドープされている、
請求項１６に記載の半導体メモリ。
【請求項１８】
第１犠牲部材と第１絶縁体とが交互に積層された積層部を形成することと、
前記積層部を貫通する第１ホールを形成することと、
前記第１ホールを形成した後に、前記第１ホールに、第１半導体膜と、前記第１半導体膜の外周を囲むように形成された第２絶縁体とを形成することと、
前記第１半導体膜及び前記第２絶縁体を形成した後に、前記第１犠牲部材を除去し、前記第１犠牲部材が設けられていた空間に第１導電体膜を形成することと、
前記第１導電体膜を形成した後に、前記積層部上に、第３絶縁体と第２犠牲部材とを順に形成することと、
前記第２犠牲部材を形成した後に、前記第２犠牲部材を分断するスリットを形成し、前記スリット内に第４絶縁体を形成することと、
前記第４絶縁体を形成した後に、前記第１ホールと重なるように第２ホールを形成することと、
前記第２ホールを形成した後に、前記第２ホールの側面に第２導電体膜を形成し、前記第２導電体膜の上面及び側面を覆う窒化膜を形成することと、
前記窒化膜を形成した後に、前記窒化膜を酸化することと、
前記窒化膜を酸化した後に、前記第２ホールに、第２半導体膜を形成することと、
前記第２半導体膜を形成した後に、前記第２犠牲部材を除去し、前記第２犠牲部材を除去した領域の一部に第３導電体膜を形成することと、
を備える半導体メモリの製造方法。
【請求項１９】
前記第１半導体膜及び前記第２絶縁体を形成した後且つ前記第３絶縁体を形成する前に、
前記第１ホールに、前記第１半導体膜及び前記第２絶縁体のそれぞれの上部を覆い且つ第１保護膜よって覆われたキャップ部材を形成することと、
前記第２導電体膜を形成した後且つ前記窒化膜を形成する前に、前記キャップ部材の上部に設けられた第１保護膜を除去することと、
前記窒化膜を形成した後且つ前記窒化膜を酸化する前に、前記キャップ部材を除去し、前記キャップ部材を除去した後に前記キャップ部材の底部に設けられていた第１保護膜を除去することと、
前記窒化膜を酸化した後且つ前記第２半導体膜を形成する前に、前記第２ホールの内壁に第２保護膜を形成し、前記第２保護膜を形成した後に前記第２ホールを介して前記第１半導体膜の内壁を露出させることと、
を備える請求項１８に記載の半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体メモリ及び半導体メモリの製造方法に関する。
【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１３５３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体メモリの歩留まりを向上させる。
【課題を解決するための手段】
【０００５】
実施形態の半導体メモリは、複数の第１導電体膜と、第２導電体膜と、第１ピラーと、第２ピラーとを含む。複数の第１導電体膜は、各々絶縁層を介して積層される。第２導電体膜は、複数の第１導電体膜の上方に絶縁層を介して形成される。第１ピラーは、複数の第１導電体膜の積層方向に沿って複数の第１導電体膜を貫通した第１半導体膜と、第１半導体膜の側面に設けられた第１絶縁体とを含む。第２ピラーは、第１ピラー上に設けられる。第２ピラーは、積層方向に沿って第２導電体膜を貫通し、且つ第１ピラー内の第１半導体膜と電気的に接続された第２半導体膜と、第２半導体膜の側面に設けられた第２絶縁体と、側面と上面とが前記第２絶縁体によって覆われ、且つ第２導電体と接触した第３導電体膜とを含む。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体メモリの構成例を示すブロック図。
【図２】実施形態に係る半導体メモリの備えるメモリセルアレイの回路構成の一例を示す回路図。
【図３】実施形態に係る半導体メモリの備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
【図４】実施形態に係る半導体メモリの備えるメモリセルアレイの断面構造の一例を示す断面図。
【図５】実施形態に係る半導体メモリにおけるメモリピラーの断面構造の一例を示す断面図。
【図６】実施形態に係る半導体メモリにおけるメモリピラーの断面構造の一例を示す断面図。
【図７】実施形態に係る半導体メモリにおけるメモリピラーの断面構造の一例を示す断面図。
【図８】実施形態に係る半導体メモリにおけるメモリピラーの断面構造の一例を示す断面図。
【図９】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図１０】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図１１】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図１２】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図１３】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図１４】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図１５】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図１６】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図１７】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図１８】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図１９】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図２０】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図２１】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図２２】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図２３】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図２４】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの平面図。
【図２５】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図２６】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図２７】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図２８】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図２９】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図３０】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図３１】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図３２】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図３３】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図３４】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図３５】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図３６】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図３７】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【図３８】実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
【０００８】
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
【０００９】
［１］実施形態
以下に、実施形態に係る半導体メモリ１について説明する。
【００１０】
［１−１］半導体メモリ１の構成
［１−１−１］半導体メモリ１の全体構成
半導体メモリ１は、例えばデータを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体メモリ１は、例えば外部のメモリコントローラ２によって制御される。図１は、実施形態に係る半導体メモリ１の構成例を示している。
【００１１】
図１に示すように、半導体メモリ１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備えている。
【００１２】
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。
【００１３】
また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【００１４】
コマンドレジスタ１１は、半導体メモリ１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
【００１５】
アドレスレジスタ１２は、半導体メモリ１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【００１６】
シーケンサ１３は、半導体メモリ１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
【００１７】
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【００１８】
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【００１９】
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
【００２０】
半導体メモリ１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体メモリ１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
【００２１】
コマンドラッチイネーブル信号ＣＬＥは、半導体メモリ１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体メモリ１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体メモリ１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体メモリ１に命令する信号である。
【００２２】
レディビジー信号ＲＢｎは、半導体メモリ１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
【００２３】
以上で説明した半導体メモリ１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００２４】
［１−１−２］メモリセルアレイ１０の回路構成
図２は、実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。
【００２５】
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含んでいる。
【００２６】
複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）に関連付けられている。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、ダミートランジスタＤＴ、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
【００２７】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。ダミートランジスタＤＴは、例えばメモリセルトランジスタＭＴと同様の構造を有し、データの記憶に使用されない。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【００２８】
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、ダミートランジスタＤＴのドレインに接続される。
【００２９】
ダミートランジスタＤＴのソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端は、選択トランジスタＳＴ２のドレインに接続される。選択トランジスタＳＴ２のソースは、同一のブロックＢＬＫにおいて、ソース線ＳＬに共通接続される。
【００３０】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ダミートランジスタＤＴの制御ゲートは、ダミーワード線ＤＷＬに共通接続される。
【００３１】
ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
【００３２】
以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、例えばブロックＢＬＫ毎に対応する複数のＮＡＮＤストリングＮＳ間で共通接続される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共通接続される。
【００３３】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【００３４】
尚、実施形態に係る半導体メモリ１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、ダミートランジスタＤＴ、並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
【００３５】
［１−１−３］メモリセルアレイ１０の構造
以下に、実施形態におけるメモリセルアレイ１０の構造の一例について説明する。
【００３６】
尚、以下で参照される図面において、Ｘ方向は、ワード線ＷＬの延伸方向に対応している。Ｙ方向は、ビット線ＢＬの延伸方向に対応している。Ｚ方向は、半導体メモリ１が形成される半導体基板２０の表面に対する鉛直方向に対応している。
【００３７】
また、以下で参照される断面図では、図を見易くするために絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。また、平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。
【００３８】
図３は、実施形態に係る半導体メモリ１を備えるメモリセルアレイ１０の平面レイアウトの一例を、ストリングユニットＳＵ０及びＳＵ１のそれぞれに対応する構造体を抽出して示している。
【００３９】
図３に示すように、メモリセルアレイ１０が形成される領域には、例えば複数のスリットＳＬＴと、複数のスリットＳＨＥと、複数のビット線ＢＬとが含まれている。
【００４０】
スリットＳＬＴは、後述するワード線ＷＬ及び選択ゲート線ＳＧＳに対応する導電体膜のそれぞれを分断するスリットである。スリットＳＨＥは、後述する選択ゲート線ＳＧＤに対応する導電体膜を分断するスリットである。スリットＳＬＴ及びＳＨＥのそれぞれは、絶縁体を含んでいる。
【００４１】
複数のスリットＳＬＴは、それぞれがＸ方向に延伸し、Ｙ方向に配列している。Ｙ方向に隣り合うスリットＳＬＴ間には、Ｘ方向に延伸するスリットＳＨＥが配置される。また、複数のスリットＳＬＴのそれぞれには、例えばＸ方向に延伸するスリットＳＨＥが重なっている。本例においては、Ｙ方向に隣り合うスリットＳＨＥ間に対応する構造体が、１つのストリングユニットＳＵに対応している。
【００４２】
言い換えると、ストリングユニットＳＵ０及びＳＵ１は、それぞれがＸ方向に延伸し、Ｙ方向に配列している。ストリングユニットＳＵ０及びＳＵ１は、２本のスリットＳＬＴ、すなわち２本のスリットＳＨＥ間に配置される。Ｙ方向に隣り合うストリングユニットＳＵ０及びＳＵ１間には、スリットＳＨＥが配置される。
【００４３】
各ストリングユニットＳＵは、複数のメモリピラーＭＰを含んでいる。メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、例えばＸＹ方向に千鳥状に配置される。ストリングユニットＳＵ０及びＳＵ１のそれぞれにおいて、スリットＳＨＥの近傍に配置されたメモリピラーＭＰは、例えばスリットＳＨＥと重なった部分を有する。
【００４４】
複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。例えば、図３においては、各ビット線ＢＬは各ストリングユニットＳＵ０、ＳＵ１にある２つのメモリピラーＭＰ上に配置されている。このように、各メモリピラーＭＰからみると各メモリピラーＭＰ上に２本のビット線ＢＬが重なるように配置されている。
【００４５】
さらに、メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＰが設けられる。各メモリピラーＭＰは、コンタクトＣＰを介して対応するビット線ＢＬと電気的に接続される。
【００４６】
尚、隣り合うスリットＳＬＴ間に設けられるストリングユニットＳＵの個数は、任意の個数に設計され得る。図３に示されたメモリピラーＭＰの個数及び配置はあくまで一例であり、メモリピラーＭＰは任意の個数及び配置に設計され得る。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
【００４７】
図４は、図３のＩＶ−ＩＶ線に沿った断面図であり、実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０の断面構造の一例を示している。
【００４８】
図４に示すように、メモリセルアレイ１０が形成される領域には、例えば導電体膜２１〜２６、メモリピラーＭＰ、コンタクトＣＰ、スリットＳＬＴ、並びにスリットＳＨＥが含まれている。
【００４９】
具体的には、半導体基板２０の上方に、絶縁層を介して導電体膜２１が設けられる。例えば導電体膜２１は、ＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体膜２１は、例えばシリコン（Ｓｉ）を含んでいる。
【００５０】
図示が省略されているが、半導体基板２０と導電体膜２１との間の領域には、例えばセンスアンプモジュール１６等の回路が設けられる。
【００５１】
導電体膜２１の上方に、絶縁層を介して導電体膜２２が設けられる。例えば導電体膜２２は、ＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体膜２２は、例えばシリコン（Ｓｉ）を含んでいる。
【００５２】
導電体膜２２の上方に、絶縁層と導電体膜２３とが交互に積層される。例えば導電体膜２３は、ＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体膜２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体膜２３は、例えばタングステン（Ｗ）等の金属を含んでいる。
【００５３】
最上層の導電体膜２３の上方に、絶縁層を介して導電体膜２４が設けられる。導電体膜２４は、例えばＸＹ平面に沿って広がった板状に形成され、ダミーワード線ＤＷＬとして使用される。導電体膜２４は、例えばタングステン（Ｗ）等の金属を含んでいる。
【００５４】
導電体膜２４の上方に、絶縁層を介して導電体膜２５が設けられる。導電体膜２５は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体膜２５は、例えばタングステン（Ｗ）を含んでいる。例えば、導電体膜２４及び導電体膜２５間は、酸化シリコン（ＳｉＯ２）膜によって分離される。
【００５５】
導電体膜２５の上方に、絶縁層を介して導電体膜２６が設けられる。例えば導電体膜２５は、Ｙ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体膜２６は、Ｘ方向に沿って配列している。導電体膜２６は、例えば銅（Ｃｕ）を含んでいる。
【００５６】
各メモリピラーＭＰは、下部ピラーＬＰ、及び上部ピラーＵＰを含んでいる。上部ピラーＵＰは、下部ピラーＬＰの上方に設けられる。上部ピラーＵＰは、少なくとも平面視において下部ピラーＬＰと重なった部分を有していれば良い。
【００５７】
下部ピラーＬＰは、Ｚ方向に沿って延伸した柱状に形成され、例えば導電体膜２２〜２４を貫通している。下部ピラーＬＰの上端は、例えば導電体膜２４が設けられた層と導電体膜２５が設けられた層との間の層に含まれている。メモリピラーＭＰの下端は、例えば導電体膜２１が設けられた層に含まれている。
【００５８】
上部ピラーＵＰは、Ｚ方向に沿って延伸した柱状に形成され、例えば導電体膜２５を貫通している。上部ピラーＵＰの上端は、例えば導電体膜２５が設けられた層と導電体膜２６が設けられた層との間の層に含まれている。上部ピラーＵＰの下端は、例えば導電体膜２４が設けられた層と導電体膜２５が設けられた層との間の層に含まれている。
【００５９】
また、下部ピラーＬＰは、例えばコア部材３０、半導体膜３１、及び積層膜３２を含んでいる。上部ピラーＵＰは、例えばコア部材４０、半導体膜４１及び４７、保護膜４２、絶縁膜４３、並びに導電体膜４６を含んでいる。下部ピラーＬＰと上部ピラーＵＰとの間には、例えば絶縁体４４及び保護膜４５が設けられている。
【００６０】
コア部材３０は、Ｚ方向に沿って延伸した柱状に形成される。コア部材３０の上端は、例えば導電体膜２３が設けられた層と導電体膜２４が設けられた層との間の層に含まれている。コア部材３０の下端は、例えば導電体膜２１が設けられた層に含まれている。コア部材３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。コア部材３０は、例えばポリシラザンである。
【００６１】
コア部材３０の側面及び底面のそれぞれは、半導体膜３１によって覆われている。半導体膜３１の上端は、例えばＺ方向において筒状に延伸し、導電体膜２４が設けられた層と導電体膜２５が設けられた層との間の層に含まれている。
【００６２】
半導体膜３１は、下部ピラーＬＰの側面を介して導電体膜２１と接触している。半導体膜３１は、例えばポリシリコン（Ｓｉ）である。積層膜３２は、導電体膜２１と半導体膜３１とが接触している部分を除いて、半導体膜３１の側面及び底面を覆っている。
【００６３】
コア部材４０は、Ｚ方向に沿って延伸した柱状に形成される。コア部材４０の上端は、例えば導電体膜２５が設けられた層と導電体膜２６が設けられた層との間の層に含まれている。コア部材４０の下端は、例えば導電体膜２４が設けられた層に含まれている。つまり、コア部材４０の一部は、下部ピラーＬＰに含まれている。コア部材４０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
【００６４】
コア部材４０の上面には、半導体膜４７が設けられている。半導体膜４７は、例えばポリシリコン（Ｓｉ）である。コア部材４０の側面及び底面と、半導体膜４７の側面とのそれぞれは、半導体膜４１によって覆われている。つまり、半導体膜４１の一部は、コア部材４０と同様に、下部ピラーＬＰに含まれている。
【００６５】
半導体膜４１の底面は、コア部材３０の上面に接触している。半導体膜４１の底面は、下部ピラーＬＰ内において、少なくとも最上層の導電体膜２３よりも上層に配置されていれば良い。このように、上部ピラーＵＰに含まれたコア部材４０及び半導体膜４１のそれぞれの一部分は、下部ピラーＬＰに含まれている。
【００６６】
半導体膜４１の側面は、下部ピラーＬＰ内において、半導体膜３１に接触している。半導体膜３１及び４１間は、当該接触部分を介して電気的に接続される。例えば、半導体膜４１の側面は、導電体膜２４が設けられた層において、半導体膜３１の内壁に接触している。半導体膜４１は、例えばポリシリコン（Ｓｉ）である。
【００６７】
また、半導体膜４１の側面は、半導体膜３１及び４１の接触部分を除いて、保護膜４２によって覆われている。保護膜４２の一部は下部ピラーＬＰに含まれ、下部ピラーＬＰの上端部分において半導体膜３１の内壁に接触している。保護膜４２としては、後述する半導体メモリ１の製造工程におけるエッチバック工程において、エッチング選択比を高くすることが可能な材料が選択される。保護膜４２は、例えば半導体であり、シリコン（Ｓｉ）を含んでいる。
【００６８】
保護膜４２の側面は、上部ピラーＵＰ内において、絶縁膜４３によって覆われている。絶縁膜４３は、例えば酸化シリコン（ＳｉＯ２）と、窒化シリコン（ＳｉＮ）とを含んでいる。言い換えると、絶縁膜４３は、窒素を含む酸化シリコン（ＳｉＯＮ）膜である。
【００６９】
絶縁膜４３の側面の一部分は、導電体膜４６によって覆われている。導電体膜４６の側面は、導電体膜２５と接触している。導電体膜４６は、導電体膜２５と電気的に接続され、導電体膜２５と合わせて選択ゲート線ＳＧＤとして使用される。
【００７０】
導電体膜４６は、例えば不純物がドープされたポリシリコンである。導電体膜４６にドープされる不純物としては、例えばリンが使用される。Ｚ方向における高さ（厚さ）は、導電体膜２５よりも導電体膜４６の方が高い。そして、例えば導電体膜４６の上面を含む層は、導電体膜２５の上面を含む層よりも上層に設けられ、導電体膜４６の底面を含む層は、導電体膜２５の底面を含む層よりも下層に設けられる。
【００７１】
導電体膜４６の上面は、絶縁膜４３に接触している。つまり、絶縁膜４３は、導電体膜４６の上部の形状に沿って設けられた部分を有している。これに伴い、例えば半導体膜４１及び保護膜４２のそれぞれは、絶縁膜４３の形状に沿った部分を有している。
【００７２】
また、導電体膜４６の側面は、絶縁膜４３の側面と連続的に設けられている。尚、本明細書において“側面が連続的に設けられる”とは、同じコンタクトホール内に第１及び第２の構成要素が設けられ、第１及び第２の構成要素のそれぞれの側面が当該コンタクトホールの内壁に接触し、且つ第１及び第２の構成要素の境界部分が当該コンタクトホールの内壁に接触していることを示している。このため、側面が連続的に設けられた第１及び第２の構成要素のそれぞれの外径は、第１及び第２の構成要素の境界且つ当該コンタクトホールの内壁に接触する部分において連続的に変化する。本明細書において「外径」とは、半導体基板２０と平行な断面における外径のことを示している。
【００７３】
上部ピラーＵＰ及び下部ピラーＬＰ間において、保護膜４２の側面は、絶縁体４４によって覆われている。絶縁体４４は、絶縁膜４３の下端部分と接触している。絶縁体４４は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。
【００７４】
絶縁体４４は、保護膜４２及び絶縁膜４３のそれぞれと接触している部分を除いて、保護膜４５によって覆われている。保護膜４５は、例えば半導体膜３１の上面と、積層膜３２の上面と、絶縁膜４３の下端部分と、導電体膜４６の底面とのそれぞれに接触している。保護膜４５は、絶縁体であり、例えばシリコン（Ｓｉ）を含んでいる。
【００７５】
以上のように、メモリピラーＭＰは、上部ピラーＵＰ内の半導体膜４１及び４７と、下部ピラーＬＰ内の半導体膜３１との間が電気的に接続された構造を有する。
【００７６】
尚、各メモリピラーＭＰにおいて、半導体基板２０の表面と平行な断面における、上部ピラーＵＰの外径と、下部ピラーＬＰの外径とは異なっていても良い。つまり、メモリピラーＭＰの外径は、上部ピラーＵＰと下部ピラーＬＰとの間で連続的に変化していない部分が含まれていても良い。
【００７７】
半導体膜４７上には、柱状のコンタクトＣＰが設けられる。図示された領域には、４本のメモリピラーＭＰのうち、２本のメモリピラーＭＰにそれぞれ対応するコンタクトＣＰが示されている。当該領域においてコンタクトＣＰが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＰが接続される。
【００７８】
コンタクトＣＰの上面には、１個の導電体膜２６、すなわち１本のビット線ＢＬが接触している。メモリピラーＭＰと導電体膜２６との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。
【００７９】
スリットＳＬＴは、Ｚ方向に沿って延伸した板状に形成され、例えば導電体膜２２〜２４を分断している。スリットＳＬＴの上端は、例えば導電体膜２４が設けられた層と導電体膜２５が設けられた層との間の層に含まれている。スリットＳＬＴの下端は、例えば導電体膜２１が設けられた層に含まれている。
【００８０】
スリットＳＬＴの内部には、絶縁体が埋め込まれる。当該絶縁体は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。スリットＳＬＴは、複数種類の絶縁体により構成されても良い。例えば、スリットＳＬＴに酸化シリコンが埋め込まれる前に、スリットＳＬＴの側壁として窒化シリコン（ＳｉＮ）が形成されても良い。
【００８１】
スリットＳＨＥは、Ｚ方向に沿って延伸した板状に形成され、例えば導電体膜２５を分断している。隣り合うスリットＳＨＥによって挟まれた導電体膜２５の部分が、１つのストリングユニットＳＵの選択ゲート線ＳＧＤとして使用される。
【００８２】
例えば、スリットＳＨＥの上端は、上部ピラーＵＰの上端と揃っている。スリットＳＨＥの下端は、例えば絶縁体４４が設けられた層に含まれている。平面視においてスリットＳＬＴ間に配置されたスリットＳＨＥは、メモリピラーＭＰに接触している。平面視においてスリットＳＬＴと重なるように配置されたスリットＳＨＥは、スリットＳＬＴに接触している。
【００８３】
以上で説明したメモリピラーＭＰの構成では、例えばメモリピラーＭＰと導電体膜２２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体膜２３とが交差する部分が、メモリセルトランジスタＭＴとして機能する。
【００８４】
メモリピラーＭＰと導電体膜２４とが交差する部分が、ダミートランジスタＤＴとして機能する。メモリピラーＭＰと導電体膜２５及び４６とが交差する部分が、選択トランジスタＳＴ１として機能する。
【００８５】
つまり、半導体膜３１は、メモリセルトランジスタＭＴ、ダミートランジスタＤＴ、及び選択トランジスタＳＴ２のそれぞれのチャネルとして機能する。半導体膜４１は、選択トランジスタＳＴ１のチャネルとして機能する。導電体膜４６の高さが、選択トランジスタＳＴ１のゲート長に対応している。
【００８６】
以下に、図５、図６、図７、及び図８を用いて、半導体基板２０の表面に平行な断面におけるメモリピラーＭＰの構造の一例について説明する。
【００８７】
図５は、図４のＶ−Ｖ線に沿った断面図であり、導電体膜２３を含む層におけるメモリピラーＭＰの断面構造の一例を示している。図５に示すように、導電体膜２３を含む層では、コア部材３０がメモリピラーＭＰの中央部に設けられる。
【００８８】
コア部材３０の側面は、半導体膜３１によって囲まれている。半導体膜３１の側面は、積層膜３２によって囲まれている。具体的には、積層膜３２は、例えばトンネル酸化膜３３、絶縁膜３４、及びブロック絶縁膜３５を含んでいる。
【００８９】
半導体膜３１は、トンネル酸化膜３３によって囲まれている。トンネル酸化膜３３は、絶縁膜３４によって囲まれている。絶縁膜３４は、ブロック絶縁膜３５によって囲まれている。ブロック絶縁膜３５は、導電体膜２３によって囲まれている。
【００９０】
トンネル酸化膜３３は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。絶縁膜３４は、例えば窒化シリコン（ＳｉＮ）を含んでいる。ブロック絶縁膜３５は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。このような積層膜３２の層構造において、絶縁膜３４は、メモリセルトランジスタＭＴの電荷蓄積層として使用される。
【００９１】
図６は、図４のＶＩ−ＶＩ線に沿った断面図であり、導電体膜２４を含む層におけるメモリピラーＭＰの断面構造の一例を示している。図６に示すように、導電体膜２４を含む層では、コア部材４０がメモリピラーＭＰの中央部に設けられる。
【００９２】
コア部材４０の側面は、半導体膜４１によって囲まれている。半導体膜４１の側面は、半導体膜３１によって囲まれている。半導体膜３１は、トンネル酸化膜３３によって囲まれている。トンネル酸化膜３３は、絶縁膜３４によって囲まれている。絶縁膜３４は、ブロック絶縁膜３５によって囲まれている。ブロック絶縁膜３５は、導電体膜２４によって囲まれている。
【００９３】
図７は、図４のＶＩＩ−ＶＩＩ線に沿った断面図であり、絶縁体４４を含む層におけるメモリピラーＭＰの断面構造の一例を示している。図７に示すように、導電体膜２４を含む層では、コア部材４０がメモリピラーＭＰの中央部に設けられる。
【００９４】
コア部材４０の側面は、半導体膜４１によって囲まれている。半導体膜４１の側面は、保護膜４２によって囲まれている。保護膜４２の側面は、絶縁体４４によって囲まれている。絶縁体４４の側面は、保護膜４５によって囲まれている。保護膜４５の側面は、層間絶縁膜ＩＮＳによって囲まれている。
【００９５】
図８は、図４のＶＩＩＩ−ＶＩＩＩ線に沿った断面図であり、導電体膜２５を含む層において、スリットＳＨＥに接触したメモリピラーＭＰの断面構造の一例を示している。図８に示すように、導電体膜２５を含む層では、コア部材４０がメモリピラーＭＰの中央部に設けられる。
【００９６】
コア部材４０の側面は、半導体膜４１によって囲まれている。半導体膜４１の側面は、保護膜４２によって囲まれている。保護膜４２の側面は、絶縁膜４３によって囲まれている。絶縁膜４３の側面は、導電体膜４６によって囲まれている。導電体膜４６の側面は、導電体膜２５及びスリットＳＨＥによって囲まれている。
【００９７】
尚、図８には、導電体膜４６の側面の一部がスリットＳＨＥに接触している場合が例示されているが、導電体膜４６は、スリットＳＨＥに接触していなくても良い。各メモリピラーＭＰでは、少なくとも導電体膜４６が絶縁膜４３を覆い、導電体膜４６と導電体膜２５との間が電気的に接続されていれば良い。
【００９８】
以上で説明したメモリセルアレイ１０の構造において、導電体膜２３の個数は、ワード線ＷＬの本数に基づいて設計される。導電体膜２４の個数は、ダミーワード線ＤＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体膜２２が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体膜２２と異なる導電体が使用されても良い。
【００９９】
［１−２］半導体メモリ１の製造方法
以下に、図９〜図４４を用いて、ソース線ＳＬ部分の形成から選択ゲート線ＳＧＤの形成までの一連の製造工程の一例について順に説明する。
【０１００】
図９〜図２３及び図２５〜図４４のそれぞれは、実施形態に係る半導体メモリ１の製造工程における、メモリセルアレイ１０に対応する構造体の断面構造の一例を示している。図２４は、実施形態に係る半導体メモリ１の製造工程における、メモリセルアレイ１０に対応する構造体の平面レイアウトの一例を示している。
【０１０１】
尚、以下の説明において、「ウエハ」とは、半導体メモリ１の製造過程において、半導体基板２０上に形成された構造体のことを示している。「ウエハ上」とは、半導体メモリ１の製造過程において、半導体基板２０上に形成された構造体の上面と、ホール内で露出した面のことを示している。
【０１０２】
まず、図９に示すように、ソース線ＳＬに対応する積層構造が形成される。具体的には、半導体基板２０上に、絶縁層５０が形成される。そして、絶縁層５０上に、導電体膜５１、犠牲部材５２、導電体膜５３、及び絶縁層５４が順に形成される。導電体膜５１及び５３のそれぞれは、例えばシリコン（Ｓｉ）を含んでいる。犠牲部材５２は、導電体膜５１及び５３のそれぞれに対してエッチング選択比を高くすることが可能な材料である。
【０１０３】
本工程によって、導電体膜５１、犠牲部材５２、及び導電体膜５３が形成された配線層には、後述する工程によりソース線ＳＬとして使用される導電体膜の組が形成される。尚、図示が省略されているが、絶縁層５０内には、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等の回路が形成される。
【０１０４】
次に、図１０に示すように、導電体膜５５と、複数の絶縁層５６及び犠牲部材５７とが積層される。具体的には、まず、絶縁層５４上に、導電体膜５５が形成される。さらに、導電体膜５５上に、絶縁層５６及び犠牲部材５７が交互に複数層積層される。最上層の犠牲部材５７上に、絶縁層５８が形成される。
【０１０５】
犠牲部材５７が形成される層数は、例えば積層するワード線ＷＬ及びダミーワード線ＤＷＬの層数に対応している。導電体膜５５は、例えばポリシリコン（Ｓｉ）である。導電体膜５５は、例えば図４を用いて説明した導電体膜２２に対応し、選択ゲート線ＳＧＳとして使用される。絶縁層５６及び５８のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。犠牲部材５７は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
【０１０６】
次に、図１１に示すように、メモリホールＭＨが形成される。具体的には、まずフォトリソグラフィ等によって、絶縁層５８上に、メモリピラーＭＰを形成する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングが実行され、メモリホールＭＨが形成される。
【０１０７】
本工程によって、メモリホールＭＨは、絶縁層５８、複数の犠牲部材５７、複数の絶縁層５６、導電体膜５５、絶縁層５４、導電体膜５３、及び犠牲部材５２のそれぞれを貫通する。そして、メモリホールＭＨの底部は、例えば導電体膜５１が形成された層内で停止する。本工程におけるエッチング方法としては、例えばＲＩＥ（Reactive Ion Etching）が使用される。
【０１０８】
次に、図１２に示すように、メモリホールＭＨ内に下部ピラーＬＰに対応する材料が成膜される。具体的には、例えば積層膜３２（ブロック絶縁膜３５、絶縁膜３４、及びトンネル酸化膜３３）並びに半導体膜３１が、この順番で、絶縁層５８の上面とメモリホールＭＨの内壁とのそれぞれに形成される。そして、コア部材３０が、半導体膜３１の上面とメモリホールＭＨ内における半導体膜３１の内壁とのそれぞれに形成される。これにより、メモリホールＭＨ内が、積層膜３２、半導体膜３１、及びコア部材３０により埋め込まれる。
【０１０９】
次に、図１３に示すように、エッチバックが実行され、積層膜３２、半導体膜３１、及びコア部材３０の一部が除去される。具体的には、ウエハ上面と、メモリホールＭＨの上部とのそれぞれに形成された積層膜３２、半導体膜３１、及びコア部材３０が除去される。
【０１１０】
本エッチングでは、メモリホールＭＨ内の積層膜３２及び半導体膜３１のそれぞれの上面が、最上層の犠牲部材５７よりも上層に位置するようにリセス加工され、メモリホールＭＨ内のコア部材３０の上面が、例えば最上層の犠牲部材５７よりも上層且つ積層膜３２及び半導体膜３１のそれぞれの上面よりも下層に位置するようにリセス加工される。
【０１１１】
次に、図１４に示すように、メモリホールＭＨの上部にキャップ部材が形成される。具体的には、例えばウエハ上に保護膜５９及び犠牲部材６０が順に形成され、メモリホールＭＨ上部が保護膜５９及び犠牲部材６０によって埋め込まれる。そして、メモリホールＭＨ外に形成された保護膜５９及び犠牲部材６０が例えばエッチバックによって除去された後、保護膜６１がウエハ全面上に形成される。
【０１１２】
これにより、メモリホールＭＨの上面がキャップ部材によって覆われた構造が形成される。キャップ部材に含まれた保護膜５９及び６１は、例えば図４を用いて説明した保護膜４５に対応し、後述する工程におけるウェットエッチングに対する保護膜として使用される。保護膜５９及び６１のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。犠牲部材６０は、例えばアモルファスシリコンである。
【０１１３】
次に、図１５に示すように、スリットＳＬＴが形成される。具体的には、まずフォトリソグラフィ等によって、スリットＳＬＴを形成する領域が開口したマスクが保護膜６１上に形成される。そして、形成されたマスクが利用されたエッチングによって、スリットＳＬＴが、保護膜６１の上面から導電体膜５１に達するように形成される。
【０１１４】
尚、本工程のエッチングでは、スリットＳＬＴの底部が導電体膜５１が形成された層内で停止することが好ましいが、スリットＳＬＴの底部は、少なくとも犠牲部材５２が形成された層に到達していれば良い。本工程におけるエッチング方法としては、例えばＲＩＥ等の異方性エッチングが使用される。
【０１１５】
次に、図１６に示すように、スリットＳＬＴを介したエッチングにより犠牲部材５２が選択的に除去される。そして、続けて犠牲部材５２が除去された領域を介して、メモリピラーＭＰの側面に設けられた積層膜３２の一部分が除去される。犠牲部材５２が除去された構造体は、例えば複数のメモリピラーＭＰによってその立体構造が維持される。
【０１１６】
本工程によって、メモリピラーＭＰ内の半導体膜３１が、犠牲部材５２が除去された部分において露出する。本工程において犠牲部材５２を選択的に除去する方法としては、例えば導電体膜５１及び５３よりも犠牲部材５２の選択比が高い水溶液を用いたウェットエッチングが使用される。
【０１１７】
次に、図１７に示すように、導電体膜６２が形成される。具体的には、例えばＣＶＤ（Chemical Vapor Deposition）によって、犠牲部材５２が除去された空間に導電体膜６２が埋め込まれる。そして、エッチバックによって、例えばスリットＳＬＴからメモリピラーＭＰ内の半導体膜３１側面の間に形成された導電体膜６２は残して、スリットＳＬＴ内部に形成された導電体膜６２が除去される。
【０１１８】
本工程によって、メモリピラーＭＰ内の半導体膜３１と、導電体膜５１、６２及び５３の組とが電気的に接続される。導電体膜５１、６２及び５３の組は、例えば図４を用いて説明した導電体膜２１に対応し、ソース線ＳＬとして使用される。導電体膜６２としては、例えばリンがドープされたポリシリコンが形成される。
【０１１９】
次に、図１８に示すように、犠牲部材５７が除去される。具体的には、まずスリットＳＬＴ内で露出した導電体膜５１、６２及び及び５３（例えばポリシリコン）の表面が酸化され、図示されない酸化保護膜が形成される。その後、例えば熱リン酸によるウェットエッチングによって、犠牲部材５７が除去される。犠牲部材５７が除去された構造体は、例えば複数のメモリピラーＭＰによってその立体構造が維持される。
【０１２０】
次に、図１９に示すように、導電体膜２３及び２４が形成される。具体的には、例えばＣＶＤによって、犠牲部材５７が除去された空間に導電体膜が埋め込まれる。そして、スリットＳＬＴ内に形成された導電体膜がエッチバックされ、積層された導電体膜間が分離される。その結果、犠牲部材５７が除去された空間に導電体膜２３又は２４が形成される。
【０１２１】
つまり、本工程によって、ワード線ＷＬ０〜ＷＬ７並びにダミーワード線ＤＷＬに対応する複数の導電体膜が形成される。尚、本工程において形成される導電体膜は、バリアメタルが成膜された後に形成されても良い。この場合、バリアメタルとして例えば窒化チタン（ＴｉＮ）が使用され、導電体膜として例えばタングステン（Ｗ）が使用される。
【０１２２】
次に、図２０に示すように、スリットＳＬＴ内に絶縁体６３が埋め込まれる。具体的には、例えばスリットＳＬＴ内に絶縁体６３が埋め込まれ、その後ＣＭＰ（Chemical Mechanical Polishing）によってウエハの上面が平坦化される。絶縁体６３は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。尚、本工程では、スリットＳＬＴ内に絶縁体６３が埋め込まれる前に、スリットＳＬＴの側壁として窒化シリコン（ＳｉＮ）等が形成されても良い。
【０１２３】
次に、図２１に示すように、ウエハ上に、犠牲部材６４が形成される。犠牲部材６４の膜厚は、例えば図４を用いて説明した上部ピラーＵＰの高さに対応している。犠牲部材６４は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
【０１２４】
次に、図２２に示すように、スリットＳＨＥが形成される。具体的には、まずフォトリソグラフィ等によって、スリットＳＨＥを形成する領域が開口したマスクが犠牲部材６４上に形成される。そして、形成されたマスクが利用されたエッチングによって、スリットＳＨＥが、犠牲部材６４の上面から例えば絶縁層５８が形成された層に達するように形成される。スリットＳＨＥが形成される際に、絶縁体６３の一部が除去されても良いし、メモリホールＭＨ内の構造体の一部が除去されても良い。
【０１２５】
次に、図２３に示すように、スリットＳＨＥ内に絶縁体６５が埋め込まれる。具体的には、例えばスリットＳＨＥ内に絶縁体６５が埋め込まれ、その後ＣＭＰによってウエハの上面が平坦化される。絶縁体６５は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。
【０１２６】
次に、図２４及び図２５に示すように、ＳＧＤホールＳＨが形成される。具体的には、まずフォトリソグラフィ等によって、ＳＧＤホールを形成する領域、すなわちメモリホールＭＨと重なった領域が開口したマスクが犠牲部材６４上に形成される。そして、形成されたマスクが利用されたエッチングによって、ＳＧＤホールＳＨが、犠牲部材６４の上面から例えば保護膜６１の上面が露出するように形成される。
【０１２７】
本工程において、複数のＳＧＤホールＳＨは、千鳥状に配列し、それぞれが異なるメモリホールＭＨに重なって配置される。複数のＳＧＤホールＳＨには、スリットＳＨＥと重なって加工されるものと、スリットＳＨＥから離れて加工されたものとが含まれている。保護膜６１は、例えばエッチングストッパとして使用される。
【０１２８】
次に、図２６に示すように、導電体膜４６及びレジスト６６が形成される。
【０１２９】
具体的には、まず、例えばＣＶＤによって、ウエハ上に導電体膜４６が形成される。導電体膜４６の厚さは、図４に示された導電体膜４６の半導体基板２０と平行な断面における厚さに対応している。導電体膜４６は、例えばポリシリコンである。
【０１３０】
それから、例えばウエハ上にレジスト６６が塗布され、その後の熱処理によってレジスト６６が固化される。そしてエッチバックが実行されることによって、ウエハの上面に形成されたレジスト６６が除去され、ＳＧＤホールＳＨ内に残ったレジスト６６が所望の高さに加工される。
【０１３１】
その後、レジスト６６よりも上層に形成された導電体膜４６が除去される。本工程では、導電体膜４６の選択比が高いエッチングが実行される。そして、本エッチングでは、レジスト６６の高さに基づいて、ＳＧＤホールＳＨ内に導電体膜４６が残存する。
【０１３２】
次に、図２７に示すように、導電体膜４６が加工され、窒化膜６７が形成される。
【０１３３】
具体的には、まず、レジスト６６が除去され、ＳＧＤホールＳＨの底部がエッチングされる。レジスト６６は、例えばウェット処理により除去される。ＳＧＤホールＳＨの底部は、例えば異方性エッチングによって、少なくとも保護膜６１を貫通し、犠牲部材６０が露出するように加工される。
【０１３４】
それから、例えばＣＶＤによって、ウエハ上に窒化膜６７が形成される。窒化膜６７の厚さは、図４に示された絶縁膜４３の厚さに対応している。窒化膜６７は、例えば窒化シリコン（ＳｉＮ）である。
【０１３５】
次に、図２８に示すように、ＳＧＤホールＳＨの底部に形成された窒化膜６７が除去される。具体的には、例えば異方性エッチングによって、ＳＧＤホールＳＨの底部が少なくとも窒化膜６７を貫通し、犠牲部材６０が露出するように加工される。本工程によって、ウエハの上面に形成された窒化膜６７が除去される。
【０１３６】
次に、図２９に示すように、ＳＧＤホールＳＨを介したウェットエッチングによって、犠牲部材６０が除去される。本工程によって、ＳＧＤホールＳＨ内には、平面視において見えない空間が形成される。この空間は、平面視において窒化膜６７が形成された領域と重なり、且つ絶縁層５８が形成された層に含まれている。
【０１３７】
次に、図３０に示すように、例えばＣＶＤによって、ウエハ上に絶縁体４４が形成される。ＳＧＤホールＳＨ内は、絶縁体４４によって完全に埋め込まれても良いし、埋め込まれなくても良い。本工程では、少なくとも図２９を用いて説明した空間が絶縁体４４によって埋め込まれていれば良い。
【０１３８】
次に、図３１に示すように、例えば異方性エッチングによって、ウエハの上面と、ＳＧＤホールＳＨ内の窒化膜６７の側面と、ＳＧＤホールＳＨの底部とのそれぞれに形成された絶縁体４４が除去される。本エッチングでは、ＳＧＤホールＳＨの底部が、例えばメモリホールＭＨ内に形成された半導体膜３１及び積層膜３２の上部を含む層と、導電体膜２４が形成された層との間の層に位置するように加工される。
【０１３９】
次に、図３２に示すように、例えば窒化膜６７のラジカル酸化が実行されることによって、窒化膜６７から図４を用いて説明した絶縁膜４３が形成される。本工程では、窒化膜６７内の窒素が酸素に置換されるが、窒化膜６７内の窒素の一部は残存し得る。その結果、本工程では、窒素を含む絶縁膜４３（酸化膜）が形成される。
【０１４０】
次に、図３３に示すように、例えばＣＶＤによって、ウエハ上に保護膜４２が形成される。保護膜４２の厚さは、図４に示された保護膜４２の厚さに対応している。保護膜４２は、コア部材３０との間のエッチング選択比を高くすることが可能な材料が選択される。保護膜４２は、例えばアモルファスシリコンである。
【０１４１】
次に、図３４に示すように、エッチバックによってＳＧＤホールＳＨの底部と、ウエハの上面とのそれぞれに形成された保護膜４２が除去される。その後、例えばウェットエッチングによって、ＳＧＤホールＳＨ内のコア部材３０の一部が除去される。本工程においてコア部材３０は、その上面が導電体膜２４が形成された層と導電体膜２３が形成された間の層との間の層に位置するように加工される。尚、本ウェットエッチングでは、例えば半導体膜３１表面に形成された酸化膜や不純物も除去され得る。
【０１４２】
次に、図３５に示すように、例えばＣＶＤによって、ウエハ上に半導体膜４１及びコア部材４０が順に形成される。本工程によって、ＳＧＤホールＳＨの側面及び底面に半導体膜４１が形成され、ＳＧＤホールＳＨ内がコア部材４０によって埋め込まれる。半導体膜４１の膜厚は、図４に示された半導体膜４１の厚さに対応している。
【０１４３】
次に、図３６に示すように、ＳＧＤホールＳＨ内の上部に半導体膜４７が形成される。
【０１４４】
具体的には、まず、例えばエッチバックによって、ウエハの上面に形成されたコア部材４０及び半導体膜４１が除去される。本工程では、ＳＧＤホールＳＨ上部に形成されたコア部材４０も除去される。本エッチングでは、コア部材４０の上面が、少なくとも導電体膜４６が形成された層よりも上層に位置するように加工される。
【０１４５】
それから、例えばＣＶＤによって、ウエハ上に半導体膜４７が形成され、ＳＧＤホールＳＨ内が半導体膜４７によって埋め込まれる。そして、エッチバックが実行され、ウエハの上面に形成された半導体膜４７が除去され、ＳＧＤホールＳＨ内に半導体膜４７が残った構造が形成される。
【０１４６】
次に、図３７に示すように、バリアメタル６８及び導電体膜６９が形成される。
【０１４７】
具体的には、まず、例えば犠牲部材６４の選択比が高いウェットエッチングが実行され、犠牲部材６４が除去される。本工程によって、ＳＧＤホールＳＨ内に形成された導電体膜４６の側面が露出する。尚、本工程では、絶縁体６５のエッチング選択比が高いため、導電体膜４６と絶縁体６５とが接触した部分は露出しない。
【０１４８】
それから、例えばバリアメタル６８が成膜された後に、導電体膜６９が形成される。本工程において導電体膜６９は、例えばＳＧＤホールＳＨ内に形成された構造と、スリットＳＬＴ内に形成された絶縁体６５とのそれぞれを覆うように形成される。バリアメタル６８としては、例えば窒化チタン（ＴｉＮ）が使用される。
【０１４９】
次に、図３８に示すように、バリアメタル６８及び導電体膜６９が加工され、絶縁体７０が形成される。
【０１５０】
具体的には、まず、例えばエッチバックが実行され、導電体膜６９の一部が除去される。本工程において導電体膜６９は、ＳＧＤホールＳＨ内の構造体とスリットＳＨＥ内の絶縁体６５とのそれぞれの上面から除去され、例えば導電体膜４６が形成された層に含まれるように加工される。このバリアメタル６８と導電体膜６９との組み合わせが、図４を用いて説明した導電体膜２５に対応している。
【０１５１】
それから、例えばＣＶＤによって、絶縁体７０が形成される。本工程において絶縁体７０は、少なくともＳＧＤホールＳＨ内の構造体と、スリットＳＨＥ内の絶縁体６５とのそれぞれを覆うように形成される。その後、絶縁体７０の上面が、例えばＣＭＰによって平坦化される。
【０１５２】
以上で説明した製造工程によって、メモリピラーＭＰ（下部ピラーＬＰ及び上部ピラーＵＰ）と、メモリピラーＭＰに接続されるソース線ＳＬ、選択ゲート線ＳＧＳ及びＳＧＤ、ワード線ＷＬ、並びにダミーワード線ＤＷＬとのそれぞれが形成される。
【０１５３】
尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にその他の処理が挿入されても良い。一部の製造工程は、入れ替えることが可能である。例えばスリットＳＬＴを用いたソース線ＳＬ及びワード線ＷＬの置換処理は、選択ゲート線ＳＧＤが形成された後に実行されても良い。
【０１５４】
［１−３］実施形態の効果
以下に、実施形態に係る半導体メモリ１における効果の詳細について説明する。
【０１５５】
メモリセルが三次元に積層された半導体メモリでは、ワード線ＷＬとして使用される板状の配線が積層され、当該積層配線を貫通（通過）するメモリピラー内にメモリセルトランジスタＭＴとして機能するための構造体が形成される。このような半導体メモリでは、ワード線ＷＬと同様にメモリピラーが通過した板状の選択ゲート線ＳＧＤが形成され、選択ゲート線ＳＧＤが適宜分割されることによりページ単位の動作が実現される。
【０１５６】
半導体メモリの単位面積当たりの記憶容量を大きくするためには、メモリピラーの配置密度を上げることが好ましい。しかしながら、メモリピラーの配置密度を上げる場合、前述した選択ゲート線ＳＧＤを分割することが製造上困難になる。
【０１５７】
この対策としては、メモリセルトランジスタＭＴを形成するピラー（下部ピラー）と、選択トランジスタＳＴ１を形成するピラー（上部ピラー）とを分けて形成することが考えられる。このような場合、例えば、下部ピラーが形成された後に、上部ピラーを形成するための犠牲部材が成膜される。そして、当該犠牲部材に選択ゲート線ＳＧＤを分割するスリットＳＨＥを形成した後に、上部ピラーと選択ゲート線ＳＧＤとが形成される。
【０１５８】
その結果、半導体メモリでは、選択トランジスタＳＴ１に対応する上部ピラーと、選択ゲート線ＳＧＤを分割するスリットＳＨＥとの重なりを許容することが可能となる。つまり、半導体メモリにおいてメモリピラーの配置密度を上げることが可能となり、メモリセルアレイの単位面積当たりの記憶容量を大きくすることが出来る。
【０１５９】
しかしながら一方で、上部ピラーとスリットＳＨＥとの重なりを許容した場合、スリットＳＨＥと重なった上部ピラーにおける選択トランジスタＳＴ１の特性ばらつきが生じ得る。
【０１６０】
これに対して、実施形態に係る半導体メモリ１では、選択トランジスタＳＴ１に対応する上部ピラーＵＰ内に導電体膜４６が形成される。導電体膜４６は、板状の導電体膜２５と電気的に接続され、選択ゲート線ＳＧＤの一部として機能する。その結果、実施形態に係る半導体メモリ１は、選択トランジスタＳＴ１の特性ばらつきを抑制することが出来る。
【０１６１】
また、実施形態に係る半導体メモリ１では、上部ピラーＵＰ内において、導電体膜４６が選択トランジスタＳＴ１のゲート絶縁膜として機能する絶縁膜４３の側面に形成され、さらに絶縁膜４３が導電体膜４６の上面を覆っている。
【０１６２】
つまり、実施形態に係る半導体メモリ１では、選択ゲート線ＳＧＤとして使用される導電体膜２５及び４６と、選択トランジスタＳＴ１のチャネルとして使用される半導体膜４１との間が、選択トランジスタＳＴ１のゲート絶縁膜として使用される絶縁膜４３によって分離されている。
【０１６３】
これにより、実施形態に係る半導体メモリ１は、選択トランジスタＳＴ１のゲート電極とチャネルとの間隔を十分に確保し、選択トランジスタＳＴ１のゲート電極−チャネル間を絶縁することが出来る。
【０１６４】
また、絶縁膜４６としては、例えば図２９〜図３１を用いて説明した製造工程において保護膜として使用された窒化膜６７が酸化されたものが使用される。このため、実施形態に係る半導体メモリ１の製造方法では、選択トランジスタＳＴ１のゲート絶縁膜を膜質の良い状態で設けることが出来る。
【０１６５】
その結果、実施形態に係る半導体メモリ１は、選択トランジスタＳＴ１のゲート電極−チャネル間のリーク電力を抑制することが出来、消費電力を抑制することが出来る。また、実施形態に係る半導体メモリ１は、選択トランジスタＳＴ１におけるゲート電極とチャネルとの間のショート不良の発生を抑制することが出来、半導体メモリの歩留まりを向上することが出来る。
【０１６６】
尚、以上で説明した下部ピラーと上部ピラーとが分けて形成される半導体メモリの構造では、上部ピラーに対応するＳＧＤホールＳＨを形成するエッチングのためにエッチングストッパが用意されることが好ましい。
【０１６７】
実施形態に係る半導体メモリ１は、下部ピラーＬＰに対応するメモリホールＭＨ内にコア部材３０、半導体膜３１、及び積層膜３２を形成した後に、エッチングストッパとして利用可能なキャップ部材（犠牲部材６０並びに保護膜５９及び６１）を形成する。このキャップ部材は、ＳＧＤホールＳＨの加工後に除去される。
【０１６８】
そして、上部ピラーＵＰ内において選択トランジスタＳＴ１のチャネルとして機能する半導体膜４１が、下部ピラーＬＰ内においてメモリセルトランジスタＭＴのチャネルとして機能する半導体膜３１の内壁に接続される。これにより、上部ピラーＵＰと下部ピラーＬＰとの間でトランジスタのチャネルが電気的に接続され得る構造が形成される。
【０１６９】
このため、実施形態に係る半導体メモリ１では、選択ゲート線ＳＧＤ（導電体膜２５）とダミーワード線ＤＷＬ（導電体膜２４）との間を例えば酸化シリコン（ＳｉＯ２）によって絶縁された構造にすることが出来る。
【０１７０】
言い換えると、実施形態に係る半導体メモリ１の構造に依れば、導電体膜２４と導電体膜２５との間に、エッチングストッパ膜として加工難易度が高い強誘電体膜（例えばアルミ酸化物（ＡＬＯ）等）を挿入することなく、ＳＧＤホールＳＨを加工することが出来る。
【０１７１】
その結果、実施形態に係る半導体メモリ１は、上部ピラーＵＰの形成時におけるプロセス難易度が高くなることを抑制することが出来る。従って、実施形態に係る半導体メモリ１は、上部ピラーＵＰに関連する不良の発生を抑制することが出来、半導体メモリの歩留まりを向上することが出来る。
【０１７２】
［２］変形例等
実施形態の半導体メモリは、複数の第１導電体膜と、第２導電体膜と、第１ピラーと、第２ピラーとを含む。複数の第１導電体膜＜例えば図４、２３又は２４＞は、各々絶縁層を介して積層される。第２導電体膜＜例えば図４、２５＞は、複数の第１導電体膜の上方に絶縁層を介して形成される。第１ピラー＜例えば図４、ＬＰ＞は、複数の第１導電体膜の積層方向に沿って複数の第１導電体膜を貫通した第１半導体膜＜例えば図４、３１＞と、第１半導体膜の側面に設けられた第１絶縁体＜例えば図４、３２＞とを含む。第２ピラー＜例えば図４、ＵＰ＞は、第１ピラー上に設けられる。第２ピラーは、積層方向に沿って第２導電体膜を貫通し、且つ第１ピラー内の第１半導体膜と電気的に接続された第２半導体膜＜例えば図４、４１＞と、第２半導体膜の側面に設けられた第２絶縁体＜例えば図４、４３＞と、側面と上面とが前記第２絶縁体によって覆われ、且つ第２導電体膜と接触した第３導電体膜＜例えば図４、４６＞とを含む。これにより、実施形態に係る半導体メモリでは、歩留まりを向上することが出来る。
【０１７３】
実施形態では１個のダミーワード線ＤＷＬが形成される場合について例示したが、これに限定されない。例えば、最上層のワード線ＷＬに対応する導電体膜２３と、選択ゲート線ＳＧＤに対応する導電体膜２５との間には、複数のダミーワード線ＤＷＬが設けられても良い。ダミーワード線ＤＷＬの本数及び配置は、適宜変更され得る。
【０１７４】
下部ピラーＬＰは、複数のピラーがＺ方向に連結された構造であっても良い。例えば、下部ピラーＬＰは、導電体膜２２（選択ゲート線ＳＧＳ）及び導電体膜２３（ワード線ＷＬ）を貫通するピラーと、複数の導電体膜２３を貫通するピラーとが連結された構造であっても良い。このような場合、ピラーの連結箇所近傍に、ダミートランジスタＤＴ及びダミーワード線ＤＷＬが配置され得る。
【０１７５】
実施形態では、半導体メモリ１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する場合を例に説明したが、これに限定されない。例えば、半導体メモリ１は、半導体基板２０上にメモリセルアレイ１０及びセンスアンプモジュール１６が形成された構造であっても良い。この場合にメモリピラーＭＰは、例えばメモリピラーＭＰの底面を介して半導体膜３１とソース線ＳＬとが電気的に接続される。
【０１７６】
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子や部材を介することを除外しない。
【０１７７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１７８】
１…半導体メモリ、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２６…導電体膜、３０…コア部材、３１…半導体膜、３２…積層膜、３３…トンネル酸化膜、３４…絶縁膜、３５…ブロック絶縁膜、４０…コア部材、４１…半導体膜、４２…保護膜、４３…絶縁膜、４４…絶縁体、４５…保護膜、４６…導電体膜、４７…半導体膜、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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