(57)【要約】【課題】非常に簡潔で、かつプリミティブな回路を用意し、プリミティブな回路を組み合わせるだけで異なるビット数のバイナリ入力に対応することができるデコーダ回路およびデコーダ回路の設計方法を提供する。【解決手段】ｎビットのデコーダ回路は、選択信号Ｓ＜１：０＞の設定に応じて、出力信号ＯＡとして、‘０’を出力するか、‘１’を出力するか、または入力信号ＩＡを出力する２ｎ個の基本回路と、（ｎ−１）ビットのデコーダ回路と、を備える。（ｎ−１）ビットのデコーダ回路は、ｎ≧３である場合に、２（ｎ−１）個の基本回路と、（ｎ−２）ビットのデコーダ回路と、を備え、ｎ＝２である場合に、１ビットのデコーダ回路を備える。１ビットのデコーダ回路は、サーモメータ出力ＴＨＭ（１）＜１：０＞として、バイナリ入力ＢＩＮ＜０＞＝‘０’の場合に、‘００’を出力し、バイナリ入力ＢＩＮ＜０＞＝‘１’の場合に、‘０１’を出力する。【選択図】  図１
2020031300.tif 000002
【特許請求の範囲】
【請求項１】
ｎ（ｎは、２以上の整数）ビットのバイナリ入力ＢＩＮ＜ｎ−１：０＞をデコードして、２ｎビットのサーモメータ出力ＴＨＭ（ｎ）＜２ｎ−１：０＞に変換するｎビットのデコーダ回路であって、
選択信号Ｓ＜１：０＞の設定に応じて、出力信号ＯＡとして、‘０’を出力するか、‘１’を出力するか、または入力信号ＩＡを出力する２ｎ個の基本回路と、
（ｎ−１）ビットのデコーダ回路と、を備え、
前記サーモメータ出力ＴＨＭ（ｎ）＜２ｎ−１：２（ｎ−１）＞に対応する上位側の２（ｎ−１）個の基本回路の選択信号Ｓ＜１：０＞として、‘０’および前記バイナリ入力ＢＩＮ＜ｎ−１＞が連結して入力され、前記上位側の２（ｎ−１）個の基本回路の入力信号ＩＡとして、前記（ｎ−１）ビットのデコーダ回路から出力されるサーモメータ出力ＴＨＭ（ｎ−１）＜２（ｎ−１）−１：０＞の各ビットがそれぞれ入力され、
前記上位側の２（ｎ−１）個の基本回路は、前記サーモメータ出力ＴＨＭ（ｎ）＜２ｎ−１：２（ｎ−１）＞として、前記バイナリ入力ＢＩＮ＜ｎ−１＞＝‘０’の場合に、全てのビットに‘０’を出力し、前記バイナリ入力ＢＩＮ＜ｎ−１＞＝‘１’の場合に、前記サーモメータ出力ＴＨＭ（ｎ−１）＜２（ｎ−１）−１：０＞を出力し、
前記サーモメータ出力ＴＨＭ（ｎ）＜２（ｎ−１）−１：０＞に対応する下位側の２（ｎ−１）個の基本回路の選択信号Ｓ＜１：０＞として、前記バイナリ入力ＢＩＮ＜ｎ−１＞および‘１’が連結して入力され、前記下位側の２（ｎ−１）個の基本回路の入力信号ＩＡとして、前記サーモメータ出力ＴＨＭ（ｎ−１）＜２（ｎ−１）−１：０＞の各ビットがそれぞれ入力され、
前記下位側の２（ｎ−１）個の基本回路は、前記サーモメータ出力ＴＨＭ（ｎ）＜２（ｎ−１）−１：０＞として、前記バイナリ入力ＢＩＮ＜ｎ−１＞＝‘０’の場合に、前記サーモメータ出力ＴＨＭ（ｎ−１）＜２（ｎ−１）−１：０＞を出力し、前記バイナリ入力ＢＩＮ＜ｎ−１＞＝‘１’の場合に、全てのビットに‘１’を出力し、
前記（ｎ−１）ビットのデコーダ回路は、ｎ≧３である場合に、ｍ（ｍは、ｎ≧ｍ≧３の整数）をｎから３として、（ｍ−１）ビットのデコーダ回路を備え、ｎ＝２である場合に、１ビットのデコーダ回路を備え、
ｍをｎから３として、前記（ｍ−１）ビットのデコーダ回路は、２（ｍ−１）個の前記基本回路と、（ｍ−２）ビットのデコーダ回路と、を備え、
前記１ビットのデコーダ回路は、サーモメータ出力ＴＨＭ（１）＜１：０＞として、前記バイナリ入力ＢＩＮ＜０＞＝‘０’の場合に、‘００’を出力し、前記バイナリ入力ＢＩＮ＜０＞＝‘１’の場合に、‘０１’を出力する、デコーダ回路。
【請求項２】
前記基本回路は、第１インバータと、第２インバータと、出力選択回路と、を備え、
前記第１インバータは、第１Ｐ型ＭＯＳトランジスタと、第１Ｎ型ＭＯＳトランジスタと、を備え、前記第１Ｐ型ＭＯＳトランジスタのゲートおよび前記第１Ｎ型ＭＯＳトランジスタのゲートには前記入力信号ＩＡが入力され、前記第１Ｐ型ＭＯＳトランジスタのドレインおよび前記第１Ｎ型ＭＯＳトランジスタのドレインが内部ノードに接続され、
前記出力選択回路は、第２Ｐ型ＭＯＳトランジスタと、第３Ｐ型ＭＯＳトランジスタと、第２Ｎ型ＭＯＳトランジスタと、第３Ｎ型ＭＯＳトランジスタと、を備え、前記第２Ｐ型ＭＯＳトランジスタは、電源と前記第１Ｐ型ＭＯＳトランジスタのソースとの間に接続され、前記第３Ｐ型ＭＯＳトランジスタは、電源と前記内部ノードとの間に接続され、前記第２Ｎ型ＭＯＳトランジスタは、前記第１Ｎ型ＭＯＳトランジスタのソースとグランドとの間に接続され、前記第３Ｎ型ＭＯＳトランジスタは、前記内部ノードとグランドとの間に接続され、前記第２Ｐ型ＭＯＳトランジスタのゲートおよび前記第３Ｎ型ＭＯＳトランジスタのゲートには前記選択信号Ｓ＜１＞が入力され、前記第２Ｎ型ＭＯＳトランジスタのゲートおよび前記第３Ｐ型ＭＯＳトランジスタのゲートには前記選択信号Ｓ＜０＞が入力され、
前記第２インバータの入力端子には前記内部ノードが接続され、前記第２インバータからは前記出力信号ＯＡが出力される、請求項１に記載のデコーダ回路。
【請求項３】
前記１ビットのデコーダ回路は、前記選択信号Ｓ＜１：０＞として‘０１’が入力され、前記出力信号ＯＡとして、前記バイナリ入力ＢＩＮ＜０＞を出力する１個の基本回路を備え、
前記サーモメータ出力ＴＨＭ（１）＜１＞として、‘０’を出力し、
前記サーモメータ出力ＴＨＭ（１）＜０＞として、前記１個の基本回路から前記バイナリ入力ＢＩＮ＜０＞を出力する、請求項１または２に記載のデコーダ回路。
【請求項４】
前記１ビットのデコーダ回路は、前記バイナリ入力ＢＩＮ＜０＞を出力するバッファを備え、
前記サーモメータ出力ＴＨＭ（１）＜１＞として、‘０’を出力し、
前記サーモメータ出力ＴＨＭ（１）＜０＞として、前記バッファから前記バイナリ入力ＢＩＮ＜０＞を出力する、請求項１または２に記載のデコーダ回路。
【請求項５】
ｎ（ｎは、２以上の整数）ビットのバイナリ入力ＢＩＮ＜ｎ−１：０＞をデコードして、２ｎビットのサーモメータ出力ＴＨＭ（ｎ）＜２ｎ−１：０＞に変換するｎビットのデコーダ回路の設計方法であって、
選択信号Ｓ＜１：０＞の設定に応じて、出力信号ＯＡとして、‘０’を出力するか、‘１’を出力するか、または入力信号ＩＡを出力する基本回路を設計するステップと、
サーモメータ出力ＴＨＭ（１）＜１：０＞として、前記バイナリ入力ＢＩＮ＜０＞＝‘０’の場合に、‘００’を出力し、前記バイナリ入力ＢＩＮ＜０＞＝‘１’の場合に、‘０１’を出力する１ビットのデコーダ回路を設計するステップと、
ｎ≧３である場合に、ｍ（ｍは、ｎ≧ｍ≧３の整数）が３からｎになるまで、２（ｍ−１）個の前記基本回路と、（ｍ−２）ビットのデコーダ回路と、を用いて、（ｍ−１）ビットのデコーダ回路を設計するステップと、
２ｎ個の前記基本回路と、（ｎ−１）ビットのデコーダ回路と、を用いて、ｎビットのデコーダ回路を設計するステップと、を含み、
前記ｎビットのデコーダ回路を設計するステップは、
前記サーモメータ出力ＴＨＭ（ｎ）＜２ｎ−１：２（ｎ−１）＞に対応する上位側の２（ｎ−１）個の基本回路の選択信号Ｓ＜１：０＞として、‘０’および前記バイナリ入力ＢＩＮ＜ｎ−１＞を連結して入力し、前記上位側の２（ｎ−１）個の基本回路の入力信号ＩＡとして、前記（ｎ−１）ビットのデコーダ回路から出力されるサーモメータ出力ＴＨＭ（ｎ−１）＜２（ｎ−１）−１：０＞の各ビットをそれぞれ入力するステップと、
前記サーモメータ出力ＴＨＭ（ｎ）＜２（ｎ−１）−１：０＞に対応する下位側の２（ｎ−１）個の基本回路の選択信号Ｓ＜１：０＞として、前記バイナリ入力ＢＩＮ＜ｎ−１＞および‘１’を連結して入力し、前記下位側の２（ｎ−１）個の基本回路の入力信号ＩＡとして、前記サーモメータ出力ＴＨＭ（ｎ−１）＜２（ｎ−１）−１：０＞の各ビットをそれぞれ入力するステップと、を含み、
前記（ｍ−１）ビットのデコーダ回路を設計するステップは、
前記サーモメータ出力ＴＨＭ（ｍ−１）＜２（ｍ−１）−１：２（ｍ−２）＞に対応する上位側の２（ｍ−２）個の基本回路の選択信号Ｓ＜１：０＞として、‘０’および前記バイナリ入力ＢＩＮ＜ｍ−２＞を連結して入力し、前記上位側の２（ｍ−２）個の基本回路の入力信号ＩＡとして、（ｍ−２）ビットのデコーダ回路から出力されるサーモメータ出力ＴＨＭ（ｍ−２）＜２（ｍ−２）−１：０＞の各ビットをそれぞれ入力するステップと、
前記サーモメータ出力ＴＨＭ（ｍ−１）＜２（ｍ−２）−１：０＞に対応する下位側の２（ｍ−２）個の基本回路の選択信号Ｓ＜１：０＞として、前記バイナリ入力ＢＩＮ＜ｍ−２＞および‘１’を連結して入力し、前記下位側の２（ｍ−２）個の基本回路の入力信号ＩＡとして、前記サーモメータ出力ＴＨＭ（ｍ−２）＜２（ｍ−２）−１：０＞の各ビットをそれぞれ入力するステップと、を含む、デコーダ回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイナリコードを表すｎビットのバイナリ入力をデコードして、サーモメータコードを表す２ｎのサーモメータ出力に変換するデコーダ回路およびデコーダ回路の設計方法に関する。
【背景技術】
【０００２】
電流型ＤＡＣ（デジタルアナログ変換器）のアナログ出力のリニアリティを保つために、デコーダ回路により、バイナリコードを表すｎビットのバイナリ入力、例えば８ビットのバイナリ入力を、サーモメータコードを表す２ｎビットのサーモメータ出力、例えば２５６ビットのサーモメータ出力に変換し、この２ｎのサーモメータ出力を用いてＤＡＣの動作を制御することが行われている。
【０００３】
例えば、４ビットのバイナリ入力ＢＩＮ＜３：０＞をデコードして、１６ビットのサーモメータ出力ＴＨＭ＜１５：０＞に変換する４ビットのデコーダ回路の真理値表は表１で表される。
【０００４】
【表１】
2020031300.tif 000003
【０００５】
４ビットのデコーダ回路の実現方法として、下記方法（１）および（２）が知られている。
方法（１）：表１に示す真理値表に従って論理回路を構成する方法。
方法（２）：１６個のＡＮＤ回路を用いて、表１に示す４ビットのバイナリ入力ＢＩＮ＜３：０＞の全ての状態のＡＮＤをとり、実際に入力されるバイナリ入力ＢＩＮ＜３：０＞の状態に対応する１つのＡＮＤ回路から下位側の全てのサーモメータ出力ＴＨＭを‘１’に設定する方法。
【０００６】
まず、方法（１）は、表１の真理値表を満たす、例えば下記の代数式を作成し、これに応じて具体的な４ビットのデコーダ回路を実現する。
T0=B3+B2+B1+B0
T1=B3+B2+B1
T2=B3+B2+B1*B0
T3=B3+B2
T4=B3+B2*(B1+B0)
T5=B3+B2*B1
T6=B3+B2*B1*B0
T7=B3
T8=B3*(B2+B1+B0)
T9=B3*(B2+B1)
T10=B3*(B2+B1*B0)
T11=B3*B2
T12=B3*B2*(B1+B0)
T13=B3*B2*B1
T14=B3*B2*B1*B0
T15=0
ここで、Ｂ３〜Ｂ０はバイナリ入力ＢＩＮ＜３：０＞を表し、Ｔ１５〜Ｔ０はサーモメータ出力ＴＨＭ＜１５：０＞を表す。なお、Ｔ１５、つまり、サーモメータ出力ＴＨＭ＜１５＞は、表１の真理値表に示すように、バイナリ入力ＢＩＮ＜３：０＞の状態に関わらず常に‘０’である。
【０００７】
図１０は、（１）の方法により作成されたデコーダ回路の構成を表す一例の回路図である。方法（１）により生成されたデコーダ回路は、高速に動作するが、設計が面倒であり、回路構成が複雑になる。図１０のデコーダ回路のように、４ビット程度であれば、その構成はそれほど複雑ではないが、８ビット程度にもなると、その構成は非常に複雑になってくる。また、方法（１）により生成されたデコーダ回路の回路規模は、バイナリ入力ＢＩＮのビット数ｎに対して、２ｎではなく、ｎ×２ｎに比例して大きくなることが容易に想像できる。
【０００８】
続いて、図１１は、（２）の方法により作成されたデコーダ回路の構成を表す一例の回路図である。図１１に示すデコーダ回路は、特許文献１の図３に示されたコード変換部５０であり、２進コード発生部２０のｎビットの２進コード値ＢＣをデコードして２ｎ個の値ＤＣを出力するデコーダ５１と、デコーダ５１の出力値を温度計コード値ＴＣに変換する温度計コード変換部５２とを備えている。
【０００９】
図１１に示すコード変換部５０においては、まず、デコーダ５１により、実際に入力される２進コード値ＢＣの状態に対応する１つのＮＡＮＤ回路ＮＤの出力だけが‘０’になり、この１つのＮＡＮＤ回路ＮＤに対応する１つの温度計コード値ＴＣが‘１’になる。その後、温度計コード変換部５２の数珠つなぎに接続されたＮＯＲ回路およびＩＮＶ回路により、この１つの温度計コード値ＴＣよりも下位側の全ての温度計コード値ＴＣとして、順次‘１’が出力される。
【００１０】
図１１に示すコード変換部５０において、デコーダ５１を構成するＮＡＮＤ回路ＮＤは、２進コード値ＢＣのビット数によって、その入力本数が変わり、８ビットの場合には８入力ＮＡＮＤ回路が必要になる。８入力ＮＡＮＤ回路をそのまま実現するのは現実的ではないため、例えば２つの４入力ＮＡＮＤ回路の出力を２入力ＮＯＲ回路およびＩＮＶ回路に入力することにより、８入力ＮＡＮＤ回路相当の回路を実現する必要がある。デコーダ５１の回路規模は、２進コード値ＢＣのビット数ｎに対し、ｎ×２ｎ（または、これ以上）に比例して大きくなる。
【００１１】
一方、温度計コード変換部５２の回路規模は、２ｎに比例するだけなので、方法（１）により生成されたデコーダ回路に比べると、回路全体としての規模は大きくはないが、いずれにしても２進コード値ＢＣのビット数の変化に対するフレキシビリティさには欠ける。また、数珠つなぎに接続されたＮＯＲ回路群から、最下位の温度計コード値ＴＣが出力されるまでの出力伝播遅延時間が非常に大きくなり、高速化には絶対的に不利な回路である。
【００１２】
ここで、本発明に関連性のある先行技術文献としては、特許文献１の他にも特許文献２〜６等がある。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００３−４６３８８号公報
【特許文献２】特開昭６１−１６５１３０号公報
【特許文献３】特開昭６２−１７８０１５号公報
【特許文献４】特開平２−２６４１３号公報
【特許文献５】特開平７−２３５８６９号公報
【特許文献６】特開２００８−１４１６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
従って、本発明の第１の目的は、非常に簡潔で、かつプリミティブな回路を用意し、プリミティブな回路を組み合わせるだけで異なるビット数のバイナリ入力に対応することができるデコーダ回路およびデコーダ回路の設計方法を提供することにある。
また、本発明の第２の目的は、バイナリ入力のビット数の増加に対して、回路規模の増大をｎ×２ｎよりも十分に小さくすることができるデコーダ回路およびデコーダ回路の設計方法を提供することにある。
さらに、本発明の第３の目的は、クリティカルパス長を極力短くすることができるデコーダ回路およびデコーダ回路の設計方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明は、ｎ（ｎは、２以上の整数）ビットのバイナリ入力ＢＩＮ＜ｎ−１：０＞をデコードして、２ｎビットのサーモメータ出力ＴＨＭ（ｎ）＜２ｎ−１：０＞に変換するｎビットのデコーダ回路であって、
選択信号Ｓ＜１：０＞の設定に応じて、出力信号ＯＡとして、‘０’を出力するか、‘１’を出力するか、または入力信号ＩＡを出力する２ｎ個の基本回路と、
（ｎ−１）ビットのデコーダ回路と、を備え、
前記サーモメータ出力ＴＨＭ（ｎ）＜２ｎ−１：２（ｎ−１）＞に対応する上位側の２（ｎ−１）個の基本回路の選択信号Ｓ＜１：０＞として、‘０’および前記バイナリ入力ＢＩＮ＜ｎ−１＞が連結して入力され、前記上位側の２（ｎ−１）個の基本回路の入力信号ＩＡとして、前記（ｎ−１）ビットのデコーダ回路から出力されるサーモメータ出力ＴＨＭ（ｎ−１）＜２（ｎ−１）−１：０＞の各ビットがそれぞれ入力され、
前記上位側の２（ｎ−１）個の基本回路は、前記サーモメータ出力ＴＨＭ（ｎ）＜２ｎ−１：２（ｎ−１）＞として、前記バイナリ入力ＢＩＮ＜ｎ−１＞＝‘０’の場合に、全てのビットに‘０’を出力し、前記バイナリ入力ＢＩＮ＜ｎ−１＞＝‘１’の場合に、前記サーモメータ出力ＴＨＭ（ｎ−１）＜２（ｎ−１）−１：０＞を出力し、
前記サーモメータ出力ＴＨＭ（ｎ）＜２（ｎ−１）−１：０＞に対応する下位側の２（ｎ−１）個の基本回路の選択信号Ｓ＜１：０＞として、前記バイナリ入力ＢＩＮ＜ｎ−１＞および‘１’が連結して入力され、前記下位側の２（ｎ−１）個の基本回路の入力信号ＩＡとして、前記サーモメータ出力ＴＨＭ（ｎ−１）＜２（ｎ−１）−１：０＞の各ビットがそれぞれ入力され、
前記下位側の２（ｎ−１）個の基本回路は、前記サーモメータ出力ＴＨＭ（ｎ）＜２（ｎ−１）−１：０＞として、前記バイナリ入力ＢＩＮ＜ｎ−１＞＝‘０’の場合に、前記サーモメータ出力ＴＨＭ（ｎ−１）＜２（ｎ−１）−１：０＞を出力し、前記バイナリ入力ＢＩＮ＜ｎ−１＞＝‘１’の場合に、全てのビットに‘１’を出力し、
前記（ｎ−１）ビットのデコーダ回路は、ｎ≧３である場合に、ｍ（ｍは、ｎ≧ｍ≧３の整数）をｎから３として、（ｍ−１）ビットのデコーダ回路を備え、ｎ＝２である場合に、１ビットのデコーダ回路を備え、
ｍをｎから３として、前記（ｍ−１）ビットのデコーダ回路は、２（ｍ−１）個の前記基本回路と、（ｍ−２）ビットのデコーダ回路と、を備え、
前記１ビットのデコーダ回路は、サーモメータ出力ＴＨＭ（１）＜１：０＞として、前記バイナリ入力ＢＩＮ＜０＞＝‘０’の場合に、‘００’を出力し、前記バイナリ入力ＢＩＮ＜０＞＝‘１’の場合に、‘０１’を出力する、デコーダ回路を提供する。
【００１６】
ここで、前記基本回路は、第１インバータと、第２インバータと、出力選択回路と、を備え、
前記第１インバータは、第１Ｐ型ＭＯＳトランジスタと、第１Ｎ型ＭＯＳトランジスタと、を備え、前記第１Ｐ型ＭＯＳトランジスタのゲートおよび前記第１Ｎ型ＭＯＳトランジスタのゲートには前記入力信号ＩＡが入力され、前記第１Ｐ型ＭＯＳトランジスタのドレインおよび前記第１Ｎ型ＭＯＳトランジスタのドレインが内部ノードに接続され、
前記出力選択回路は、第２Ｐ型ＭＯＳトランジスタと、第３Ｐ型ＭＯＳトランジスタと、第２Ｎ型ＭＯＳトランジスタと、第３Ｎ型ＭＯＳトランジスタと、を備え、前記第２Ｐ型ＭＯＳトランジスタは、電源と前記第１Ｐ型ＭＯＳトランジスタのソースとの間に接続され、前記第３Ｐ型ＭＯＳトランジスタは、電源と前記内部ノードとの間に接続され、前記第２Ｎ型ＭＯＳトランジスタは、前記第１Ｎ型ＭＯＳトランジスタのソースとグランドとの間に接続され、前記第３Ｎ型ＭＯＳトランジスタは、前記内部ノードとグランドとの間に接続され、前記第２Ｐ型ＭＯＳトランジスタのゲートおよび前記第３Ｎ型ＭＯＳトランジスタのゲートには前記選択信号Ｓ＜１＞が入力され、前記第２Ｎ型ＭＯＳトランジスタのゲートおよび前記第３Ｐ型ＭＯＳトランジスタのゲートには前記選択信号Ｓ＜０＞が入力され、
前記第２インバータの入力端子には前記内部ノードが接続され、前記第２インバータからは前記出力信号ＯＡが出力されることが好ましい。
【００１７】
また、前記１ビットのデコーダ回路は、前記選択信号Ｓ＜１：０＞として‘０１’が入力され、前記出力信号ＯＡとして、前記バイナリ入力ＢＩＮ＜０＞を出力する１個の基本回路を備え、
前記サーモメータ出力ＴＨＭ（１）＜１＞として、‘０’を出力し、
前記サーモメータ出力ＴＨＭ（１）＜０＞として、前記１個の基本回路から前記バイナリ入力ＢＩＮ＜０＞を出力することが好ましい。
【００１８】
また、前記１ビットのデコーダ回路は、前記バイナリ入力ＢＩＮ＜０＞を出力するバッファを備え、
前記サーモメータ出力ＴＨＭ（１）＜１＞として、‘０’を出力し、
前記サーモメータ出力ＴＨＭ（１）＜０＞として、前記バッファから前記バイナリ入力ＢＩＮ＜０＞を出力することが好ましい。
【００１９】
また、本発明は、ｎ（ｎは、２以上の整数）ビットのバイナリ入力ＢＩＮ＜ｎ−１：０＞をデコードして、２ｎビットのサーモメータ出力ＴＨＭ（ｎ）＜２ｎ−１：０＞に変換するｎビットのデコーダ回路の設計方法であって、
選択信号Ｓ＜１：０＞の設定に応じて、出力信号ＯＡとして、‘０’を出力するか、‘１’を出力するか、または入力信号ＩＡを出力する基本回路を設計するステップと、
サーモメータ出力ＴＨＭ（１）＜１：０＞として、前記バイナリ入力ＢＩＮ＜０＞＝‘０’の場合に、‘００’を出力し、前記バイナリ入力ＢＩＮ＜０＞＝‘１’の場合に、‘０１’を出力する１ビットのデコーダ回路を設計するステップと、
ｎ≧３である場合に、ｍ（ｍは、ｎ≧ｍ≧３の整数）が３からｎになるまで、２（ｍ−１）個の前記基本回路と、（ｍ−２）ビットのデコーダ回路と、を用いて、（ｍ−１）ビットのデコーダ回路を設計するステップと、
２ｎ個の前記基本回路と、（ｎ−１）ビットのデコーダ回路と、を用いて、ｎビットのデコーダ回路を設計するステップと、を含み、
前記ｎビットのデコーダ回路を設計するステップは、
前記サーモメータ出力ＴＨＭ（ｎ）＜２ｎ−１：２（ｎ−１）＞に対応する上位側の２（ｎ−１）個の基本回路の選択信号Ｓ＜１：０＞として、‘０’および前記バイナリ入力ＢＩＮ＜ｎ−１＞を連結して入力し、前記上位側の２（ｎ−１）個の基本回路の入力信号ＩＡとして、前記（ｎ−１）ビットのデコーダ回路から出力されるサーモメータ出力ＴＨＭ（ｎ−１）＜２（ｎ−１）−１：０＞の各ビットをそれぞれ入力するステップと、
前記サーモメータ出力ＴＨＭ（ｎ）＜２（ｎ−１）−１：０＞に対応する下位側の２（ｎ−１）個の基本回路の選択信号Ｓ＜１：０＞として、前記バイナリ入力ＢＩＮ＜ｎ−１＞および‘１’を連結して入力し、前記下位側の２（ｎ−１）個の基本回路の入力信号ＩＡとして、前記サーモメータ出力ＴＨＭ（ｎ−１）＜２（ｎ−１）−１：０＞の各ビットをそれぞれ入力するステップと、を含み、
前記（ｍ−１）ビットのデコーダ回路を設計するステップは、
前記サーモメータ出力ＴＨＭ（ｍ−１）＜２（ｍ−１）−１：２（ｍ−２）＞に対応する上位側の２（ｍ−２）個の基本回路の選択信号Ｓ＜１：０＞として、‘０’および前記バイナリ入力ＢＩＮ＜ｍ−２＞を連結して入力し、前記上位側の２（ｍ−２）個の基本回路の入力信号ＩＡとして、（ｍ−２）ビットのデコーダ回路から出力されるサーモメータ出力ＴＨＭ（ｍ−２）＜２（ｍ−２）−１：０＞の各ビットをそれぞれ入力するステップと、
前記サーモメータ出力ＴＨＭ（ｍ−１）＜２（ｍ−２）−１：０＞に対応する下位側の２（ｍ−２）個の基本回路の選択信号Ｓ＜１：０＞として、前記バイナリ入力ＢＩＮ＜ｍ−２＞および‘１’を連結して入力し、前記下位側の２（ｍ−２）個の基本回路の入力信号ＩＡとして、前記サーモメータ出力ＴＨＭ（ｍ−２）＜２（ｍ−２）−１：０＞の各ビットをそれぞれ入力するステップと、を含む、デコーダ回路の設計方法を提供する。
【発明の効果】
【００２０】
本発明によれば、複数の基本回路および１ビットのデコーダ回路という、複数のプリミティブな回路を組み合わせるだけで、ｎビットのデコーダ回路を実現可能である。また、ｎビットのデコーダ回路の回路規模は、例えば基本回路の個数＝（２×２ｎ）−３に比例し、従来回路のｎ×２ｎよりも回路規模の増大を大幅に小さくすることができる。さらに、クリティカルパス長も、バイナリ入力ＢＩＮのビット数であるｎに比例してしか増えないため、十分に小さくすることができる。
【００２１】
また、バイナリ入力ＢＩＮのビット数に応じて、複数の基本回路および１ビットのデコーダ回路を組み合わせてｎビットのデコーダ回路を設計することができる。また、基本回路および１ビットのデコーダ回路というプリミティブな回路の出力遅延時間を計測しておけば、バイナリ入力ＢＩＮのビット数に応じて、ｎビットのデコーダ回路の出力遅延時間を容易に算出できる。そのため、非常に容易に設計を行うことができ、バイナリ入力ＢＩＮのビット数を変える場合も、短時間で設計変更を行うことが可能である。
【図面の簡単な説明】
【００２２】
【図１】本発明のデコーダ回路の構成を表す第１実施形態のブロック図である。
【図２】基本回路の構成を表す一実施形態の回路図である。
【図３】１ビットのデコーダ回路の構成を表す第１実施形態の回路図である。
【図４】１ビットのデコーダ回路の構成を表す第２実施形態の回路図である。
【図５】本発明のデコーダ回路の構成を表す第２実施形態のブロック図である。
【図６】本発明のデコーダ回路を設計する手順を表す一実施形態のフローチャートである。
【図７】（ｍ−１）ビットのデコーダ回路を設計する手順を表す一実施形態のフローチャートである。
【図８】ｎビットのデコーダ回路を設計する手順を表す一実施形態のフローチャートである。
【図９】特許文献２の第２図に示された桁上げ信号発生回路の構成を表す回路図である。
【図１０】４ビットのデコーダ回路の構成を表す一例の回路図である。
【図１１】特許文献１の図３に示されたコード変換部の構成を表す回路図である。
【発明を実施するための形態】
【００２３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のデコーダ回路およびデコーダ回路の設計方法を詳細に説明する。
【００２４】
本発明のデコーダ回路は、例えばｎビット（ｎは、２以上の整数）の電流型ＤＡＣを搭載するプロダクトにおいて、そのＤＡＣのアナログ出力のリニアリティを保つために、入力となるｎビットのバイナリコードを表すバイナリ入力ＢＩＮを、出力となる２ｎビットのサーモメータコードを表すサーモメータ出力ＴＨＭに変換し、このサーモメータ出力ＴＨＭを用いてＤＡＣを制御するために使用することが可能である。
【００２５】
まず、ｎビットのバイナリ入力ＢＩＮ＜ｎ−１：０＞から、２ｎビットのサーモメータ出力ＴＨＭ（ｎ）＜２ｎ−１：０＞に変換するｎビットのデコーダ回路を設計する際の基本アルゴリズムを以下に説明する。
【００２６】
ここで、バイナリ入力ＢＩＮ＜ｎ−１：０＞は、最下位ビット（ＬＳＢ）がバイナリ入力ＢＩＮ＜０＞であり、最上位ビット（ＭＳＢ）がバイナリ入力ＢＩＮ＜ｎ−１＞となるｎビットのバス表記の信号である。同様に、サーモメータ出力ＴＨＭ（ｎ）＜２ｎ−１：０＞は、最下位ビットがサーモメータ出力ＴＨＭ（ｎ）＜０＞であり、最上位ビットがサーモメータ出力ＴＨＭ（ｎ）＜２ｎ−１＞となる２ｎビットのバス表記の信号である。
【００２７】
また、（ｎ−１）ビットのバイナリ入力ＢＩＮ＜ｎ−２：０＞から、２（ｎ−１）ビットのサーモメータ出力（ｎ−１）＜２（ｎ−１）−１：０＞に変換する（ｎ−１）ビットのデコーダ回路は既にあるものとする。
【００２８】
ｎビットのバイナリ入力ＢＩＮ＜ｎ−１：０＞の最上位ビットであるバイナリ入力ＢＩＮ＜ｎ−１＞の状態によって、各サーモメータ出力ＴＨＭ（ｎ）＜２ｎ−１：０＞に対し、以下のアルゴリズムに従って操作を行う。
【００２９】
最上位ビットであるバイナリ入力ＢＩＮ＜ｎ−１＞＝‘０’の場合
サーモメータ出力ＴＨＭ（ｎ）＜２ｎ−１：２（ｎ−１）＞：全てのビットに‘０’を出力する。
サーモメータ出力ＴＨＭ（ｎ）＜２（ｎ−１）−１：０＞：（ｎ−１）ビットのデコーダ回路から出力されるサーモメータ出力ＴＨＭ（ｎ−１）＜２（ｎ−１）−１：０＞をスルーさせてそのまま出力する。
【００３０】
最上位ビットであるバイナリ入力ＢＩＮ＜ｎ−１＞＝‘１’の場合
サーモメータ出力ＴＨＭ（ｎ）＜２ｎ−１：２（ｎ−１）＞：（ｎ−１）ビットのデコーダ回路から出力されるサーモメータ出力ＴＨＭ（ｎ−１）＜２（ｎ−１）−１：０＞をスルーさせてそのまま出力する。
サーモメータ出力ＴＨＭ（ｎ）＜２（ｎ−１）−１：０＞：全てのビットに‘１’を出力する。
【００３１】
なお、ｎビットのデコーダ回路を設計する際には、前述のように、既に（ｎ−１）ビットのデコーダ回路が存在している必要があるが、これはｎ＝２の場合から成立する。すなわち、最も基本となる１ビットのデコーダ回路さえあれば、上記アルゴリズムに従って２ビットのデコーダ回路を設計することができ、さらに、３ビット、４ビット、５ビット、…、と増やしていけば、任意のｎビットのデコーダ回路を設計可能である。
【００３２】
【表２】
2020031300.tif 000004
【００３３】
表２は、１ビットのデコーダ回路の動作、つまり、バイナリ入力ＢＩＮ＜０＞とサーモメータ出力ＴＨＭ（１）＜１：０＞との関係を表す真理値表である。
【００３４】
【表３】
2020031300.tif 000005
【００３５】
表３は、２ビットのデコーダ回路の動作、つまり、２ビットのバイナリ入力ＢＩＮ＜１：０＞と４ビットのサーモメータ出力ＴＨＭ（２）＜３：０＞との関係を表す真理値表である。
【００３６】
表２および表３に示すように、２ビットのデコーダ回路の真理値表のサーモメータ出力ＴＨＭ（２）＜３：０＞の４×４の領域のうち、左上の２×２の領域は、全て‘０’であり、右下の２×２の領域は、全て‘１’である。また、右上の２×２の領域および左下の２×２の領域は、１ビットのデコーダ回路の真理値表のサーモメータ出力ＴＨＭ（１）＜１：０＞と同じ値になっている。
【００３７】
これは、バイナリ入力ＢＩＮのビット数が増えても常に同じであり、例えば４ビットの場合には、前述の表１のようになる。つまり、４ビットのデコーダ回路の真理値表のサーモメータ出力ＴＨＭ（４）＜１５：０＞の１６×１６の領域のうち、左上の８×８の領域は、全て‘０’であり、右下の８×８の領域は、全て‘１’である。また、右上の８×８の領域および左下の８×８の領域は、後述する表５に示す、３ビットのデコーダ回路の真理値表のサーモメータ出力ＴＨＭ（３）＜７：０＞と同じ値になる。
【００３８】
つまり、１ビットのデコーダ回路を用い、前述のアルゴリズムに従って、２ビットのデコーダ回路を設計し、さらに、３ビット、４ビット、５ビット、…、と増やしていけば、任意のｎビットのデコーダ回路を容易に設計できることが分かる。
【００３９】
以下、本発明のデコーダ回路の具体例を挙げて説明する。
【００４０】
図１は、本発明のデコーダ回路の構成を表す第１実施形態のブロック図である。図１に示すデコーダ回路１０は、バイナリコードを表す２ビットのバイナリ入力ＢＩＮ＜１：０＞をデコードして、サーモメータコードを表す４ビットのサーモメータ出力ＴＨＭ（２）＜３：０＞に変換する２ビットのデコーダ回路である。
２ビットのデコーダ回路１０は、４個の基本回路１２ａ、１２ｂ、１２ｃ、１２ｄと、１ビットのデコーダ回路１４と、を備えている。
【００４１】
基本回路１２ａ、１２ｂ、１２ｃ、１２ｄは、それぞれ、２ビットの選択信号Ｓ＜１：０＞の設定に応じて、出力信号ＯＡとして、‘０’を出力するか、‘１’を出力するか、または入力信号ＩＡをそのまま出力する。
なお、入力信号ＩＡをそのまま出力するとは、出力信号ＯＡとして、入力信号ＩＡをスルーさせて、入力信号ＩＡと同じ値の信号を出力することを意味する。
【００４２】
上位側の２ビットのサーモメータ出力ＴＨＭ（２）＜３：２＞に対応する上位側の２個の基本回路１２ａ、１２ｂの選択入力端子Ｓ＜１＞には、‘０’固定となる１ビットのデータ１’ｂ０が入力され、選択入力端子Ｓ＜０＞には、バイナリ入力ＢＩＮ＜１：０＞の最上位ビットであるバイナリ入力ＢＩＮ＜１＞が入力される。１’ｂ０は、VerilogのHDL（Hardware Discription Language：ハードウェア記述言語）での記述例であり、１ビットの２進数の‘０’を表す。これ以降も同様に記載されている。つまり、上位側の２個の基本回路１２ａ、１２ｂの選択信号Ｓ＜１：０＞として、‘０’およびバイナリ入力ＢＩＮ＜１＞が、｛１’ｂ０，ＢＩＮ＜１＞｝として、連結して入力される。
【００４３】
また、上位側の基本回路１２ａの信号入力端子ＩＡには、１ビットのデコーダ回路１４から出力されるサーモメータ出力ＴＨＭ（１）＜１＞が入力され、上位側の基本回路１２ｂの信号入力端子ＩＡには、サーモメータ出力ＴＨＭ（１）＜０＞が入力される。つまり、上位側の２個の基本回路１２ａ、１２ｂの入力信号ＩＡとして、サーモメータ出力ＴＨＭ（１）＜１：０＞の各ビットがそれぞれ入力される。
【００４４】
一方、下位側の２ビットのサーモメータ出力ＴＨＭ（２）＜１：０＞に対応する下位側の２個の基本回路１２ｃ、１２ｄの選択入力端子Ｓ＜１＞には、バイナリ入力ＢＩＮ＜１＞が入力され、選択入力端子Ｓ＜０＞には、‘１’固定となる１ビットのデータ１’ｂ１が入力される。つまり、下位側の２個の基本回路１２ｃ、１２ｄの選択信号Ｓ＜１：０＞として、バイナリ入力ＢＩＮ＜１＞および‘１’が、｛ＢＩＮ＜１＞，１‘ｂ１｝として入力される。
【００４５】
また、下位側の基本回路１２ｃの信号入力端子ＩＡには、サーモメータ出力ＴＨＭ（１）＜１＞が入力され、下位側の基本回路１２ｄの信号入力端子ＩＡには、サーモメータ出力ＴＨＭ（１）＜０＞が入力される。つまり、下位側の２個の基本回路１２ｃ、１２ｄの入力信号ＩＡとして、サーモメータ出力ＴＨＭ（１）＜１：０＞の各ビットがそれぞれ入力される。
【００４６】
基本回路１２ａ、１２ｂ、１２ｃ、１２ｄの信号出力端子ＯＡからは、出力信号ＯＡとして、サーモメータ出力ＴＨＭ（２）＜３：０＞が出力される。
【００４７】
図２は、基本回路の構成を表す一実施形態の回路図である。図２に示す基本回路１２ａは、第１インバータと、第２インバータ１６と、出力選択回路と、を備えている。
なお、基本回路１２ｂ、１２ｃ、１２ｄの構成も基本回路１２ａの構成と同じである。
【００４８】
第１インバータは、入力信号ＩＡの反転信号を内部ノードＡに出力するものであり、第１Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳともいう）１８ａと、第１Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳともいう）１８ｂと、を備えている。
第１ＰＭＯＳ１８ａのゲートおよび第１ＮＭＯＳ１８ｂのゲートには入力信号ＩＡが入力される。第１ＰＭＯＳ１８ａのドレインおよび第１ＮＭＯＳ１８ｂのドレインが内部ノードＡに接続されている。
【００４９】
出力選択回路は、選択信号Ｓ＜１：０＞の設定に応じて、内部ノードＡにおける内部信号として、‘０’を出力するか、‘１’を出力するか、または入力信号ＩＡの反転信号を出力するかを切り替えるものであり、第２ＰＭＯＳ２０ａと、第３ＰＭＯＳ２０ｂと、第２ＮＭＯＳ２２ａと、第３ＮＭＯＳ２２ｂと、を備えている。
第２ＰＭＯＳ２０ａは、電源と第１ＰＭＯＳ１８ａのソースとの間に接続され、第３ＰＭＯＳ２０ｂは、電源と内部ノードＡとの間に接続されている。また、第２ＮＭＯＳ２２ａは、第１ＮＭＯＳ１８ｂのソースとグランドとの間に接続され、第３ＮＭＯＳ２２ｂは、内部ノードＡとグランドとの間に接続されている。第２ＰＭＯＳ２０ａのゲートおよび第３ＮＭＯＳ２２ｂのゲートには選択信号Ｓ＜１＞が入力され、第２ＮＭＯＳ２２ａのゲートおよび第３ＰＭＯＳ２０ｂのゲートには選択信号Ｓ＜０＞が入力される。
【００５０】
第２インバータ１６は、内部ノードＡにおける内部信号の反転信号を出力信号ＯＡとして出力する。第２インバータ１６の入力端子には内部ノードＡが接続され、第２インバータからは出力信号ＯＡが出力される。
【００５１】
【表４】
2020031300.tif 000006
【００５２】
表４は、基本回路１２ａの動作、つまり、２ビットの選択信号Ｓ＜１：０＞と出力信号ＯＡとの関係を表す真理値表である。
【００５３】
表４に示すように、基本回路１２ａにおいて、選択信号Ｓ＜１：０＞＝‘００’の場合、ＰＭＯＳ２０ａ、２０ｂはオン状態になり、ＮＭＯＳ２２ａ、２２ｂはオフ状態になる。この場合、入力信号ＩＡに関わらず、内部ノードＡはＰＭＯＳ２０ｂを介してチャージアップされて‘１’になり、さらに内部ノードＡにおける内部信号は第２インバータ１６により反転されて、出力信号ＯＡは、‘０’固定、つまり、‘０’になる。
【００５４】
選択信号Ｓ＜１：０＞＝‘０１’の場合、ＰＭＯＳ２０ａおよびＮＭＯＳ２２ａはオン状態になり、ＰＭＯＳ２０ｂおよびＮＭＯＳ２２ｂはオフ状態になる。この場合、入力信号ＩＡは第１インバータにより反転されて内部ノードＡに出力され、さらに内部ノードＡにおける内部信号は第２インバータにより反転され、出力信号ＯＡは、入力信号ＩＡがスルーの状態になる。つまり、出力信号ＯＡとして、入力信号ＩＡがそのまま出力される。
【００５５】
選択信号Ｓ＜１：０＞＝‘１１’の場合、ＰＭＯＳ２０ａ、２０ｂはオフ状態になり、ＮＭＯＳ２２ａ、２２ｂはオン状態になる。この場合、入力信号ＩＡに関わらず、内部ノードＡはＮＭＯＳ２２ｂを介してディスチャージされて‘０’になり、さらに内部ノードＡにおける内部信号は第２インバータにより反転されて、出力信号ＯＡは、‘１’固定、つまり、‘１’になる。
【００５６】
選択信号Ｓ＜１：０＞＝‘１０’の場合、ＰＭＯＳ２０ａおよびＮＭＯＳ２２ａはオフ状態になり、ＰＭＯＳ２０ｂおよびＮＭＯＳ２２ｂはオン状態になる。この場合、電源からＰＭＯＳ２０ｂおよびＮＭＯＳ２２ｂを介してグランドに直流電流が流れるため、選択信号Ｓ＜１：０＞＝‘１０’の入力は禁止となっている。
【００５７】
図１に示す２ビットのデコーダ回路１０において、基本回路１２ａ、１２ｂの選択入力端子Ｓ＜１＞には１ビットのデータ１’ｂ０が入力され、選択信号Ｓ＜１＞＝‘０’固定になる。また、基本回路１２ｃ、１２ｄの選択入力端子Ｓ＜０＞には１ビットのデータ１’ｂ１が入力され、選択信号Ｓ＜０＞＝‘１’固定になる。つまり、選択信号Ｓ＜１：０＞＝‘１０’となる選択信号Ｓ＜１：０＞は入力されないように構成されている。
【００５８】
なお、基本回路１２ａとしては、表４に示す真理値表を実現する任意の構成の基本回路を利用可能である。
【００５９】
例えば、図９に示すように、特許文献２の第２図に示された桁上げ信号発生回路において、Ａ１、Ｂ１、およびＮＥＧ  Ｃ１を、それぞれ、選択信号Ｓ＜１＞、選択信号Ｓ＜０＞、および入力信号ＩＡと置き換えれば、表４に示す真理値表を実現する基本回路を生成できる。しかしながら、本発明に係る基本回路１２ａは、バイナリコードからサーモメータコードへの変換に特化し、選択信号Ｓ＜１：０＞＝‘１０’の入力を禁止することにより、回路規模の大幅な簡略化を実現している点が大きく異なる。
【００６０】
続いて、１ビットのデコーダ回路１４は、１ビットのバイナリ入力ＢＩＮ＜０＞をデコードして、２ビットのサーモメータ出力ＴＨＭ（１）＜１：０＞に変換する。
１ビットのデコーダ回路１４のバイナリ入力端子ＢＩＮには、バイナリ入力ＢＩＮ＜０＞が入力される。１ビットのデコーダ回路１４のサーモメータ出力端子ＴＨＭ（１）＜１：０＞からは、２ビットのサーモメータ出力ＴＨＭ（１）＜１：０＞が出力される。
【００６１】
１ビットのデコーダ回路１４は、前述の表２に示すように、サーモメータ出力ＴＨＭ（１）＜１＞として、常に‘０’を出力する。また、サーモメータ出力ＴＨＭ（１）＜０＞として、バイナリ入力ＢＩＮ＜０＞をそのまま出力する。言い換えると、サーモメータ出力ＴＨＭ（１）＜１：０＞として、バイナリ入力ＢＩＮ＜０＞＝‘０’の場合に、‘００’を出力し、バイナリ入力ＢＩＮ＜０＞＝‘１’の場合に、‘０１’を出力する。
【００６２】
次に、１ビットのデコーダ回路１４の構成について具体例を挙げて説明する。
【００６３】
図３は、１ビットのデコーダ回路の構成を表す第１実施形態の回路図である。図３に示す１ビットのデコーダ回路１４ａは、図２に示す基本回路１２ａと同じ構成の１個の基本回路を備えている。
１個の基本回路の選択入力端子Ｓ＜１＞には、‘０’固定となる１ビットのデータ１’ｂ０が入力され、選択入力端子Ｓ＜０＞には、‘１’固定となる１ビットのデータ１’ｂ１が入力される。つまり、１個の基本回路の選択信号Ｓ＜１：０＞として、‘０１’が入力される。また、１個の基本回路のバイナリ入力端子ＢＩＮには、バイナリ入力ＢＩＮ＜０＞が入力される（図１参照）。
サーモメータ出力ＴＨＭ（１）＜１＞には、‘０’固定となる１ビットのデータ１’ｂ０が接続されている。
【００６４】
１ビットのデコーダ回路１４ａにおいて、サーモメータ出力ＴＨＭ（１）＜１＞は、‘０’固定、つまり‘０’である。つまり、１ビットのデコーダ回路１４ａは、サーモメータ出力ＴＨＭ（１）＜１＞として、表２に示すように、常に‘０’を出力する。
また、選択信号Ｓ＜１：０＞＝‘０１’の場合、ＰＭＯＳ２０ａおよびＮＭＯＳ２２ａがオン状態、ＰＭＯＳ２０ｂおよびＮＭＯＳ２２ｂがオフ状態であり、１個の基本回路は、出力信号ＯＡとして、入力信号ＩＡをスルーさせてそのまま出力する。つまり、１ビットのデコーダ回路１４ａは、サーモメータ出力ＴＨＭ（１）＜０＞として、表２に示すように、バイナリ入力ＢＩＮ＜０＞をそのまま出力する。
【００６５】
このように、１ビットのデコーダ回路１４ａは、選択信号Ｓ＜１：０＞＝‘０１’に固定することにより、基本回路１２ａをバッファとして使用して、その出力信号ＯＡを、サーモメータ出力ＴＨＭ（１）＜０＞として出力し、さらに、サーモメータ出力ＴＨＭ（１）＜１＞として、‘０’固定を出力することにより、簡単に実現できる。この場合、１ビットのデコーダ回路として専用の回路を設計することなく、１個の基本回路だけを利用して、ｎビットのデコーダ回路１４ａを実現可能である。
【００６６】
図４は、１ビットのデコーダ回路の構成を表す第２実施形態の回路図である。図４に示す１ビットのデコーダ回路１４ｂは、直列に接続された２個のインバータ２４ａ、２４ｂ、つまり、バッファを備えている。
前段のインバータの入力端子、つまり、１ビットのデコーダ回路１４ｂのバイナリ入力端子ＢＩＮにはバイナリ入力ＢＩＮ＜０＞が入力され（図１参照）、後段のインバータの出力端子からは、サーモメータ出力ＴＨＭ（１）＜０＞が出力される。
サーモメータ出力ＴＨＭ（１）＜１＞には、‘０’固定となる１ビットのデータ１’ｂ０が接続されている。
【００６７】
１ビットのデコーダ回路１４ｂにおいて、サーモメータ出力ＴＨＭ（１）＜１＞は、‘０’固定、つまり‘０’である。つまり、１ビットのデコーダ回路１４ｂは、サーモメータ出力ＴＨＭ（１）＜１＞として、表２に示すように、常に‘０’を出力する。
また、１ビットのデコーダ回路１４ｂは、インバータ２４ａ、２４ｂによりバイナリ入力ＢＩＮ＜０＞を２回反転し、サーモメータ出力ＴＨＭ（１）＜０＞として、表２に示すように、バッファからバイナリ入力ＢＩＮ＜０＞をそのまま出力する。
【００６８】
１ビットのデコーダ回路１４ｂは、バッファの出力信号を、サーモメータ出力ＴＨＭ（１）＜０＞として出力し、さらに、サーモメータ出力ＴＨＭ（１）＜１＞として、‘０’固定を出力することにより、簡単に実現できる。この場合、２個のインバータ２３ａ、２４ｂからなるバッファのみという、非常にシンプルな回路で１ビットのデコーダ回路を実現可能である。
【００６９】
なお、１ビットのデコーダ回路１４としては、表２に示す真理値表を実現する任意の構成の１ビットのデコーダ回路を利用可能である。
【００７０】
次に、２ビットのデコーダ回路１０の動作を説明する。
【００７１】
２ビットのデコーダ回路１０において、バイナリ入力ＢＩＮ＜１＞＝‘０’の場合、上位側の２個の基本回路１２ａ、１２ｂの選択入力端子Ｓ＜１：０＞には、選択信号Ｓ＜１：０＞として、‘０’およびバイナリ入力ＢＩＮ＜１＞、つまり、｛１’ｂ０,ＢＩＮ＜１＞｝＝‘００’が入力される。この場合、２個の基本回路１２ａ、１２ｂの信号出力端子ＯＡからは、サーモメータ出力ＴＨＭ（２）＜３：２＞として、前述の表３に示すように、‘００’が出力される。
【００７２】
また、バイナリ入力ＢＩＮ＜１＞＝‘０’の場合、下位側の２個の基本回路１２ｃ、１２ｄの選択入力端子Ｓ＜１：０＞には、選択信号Ｓ＜１：０＞として、バイナリ入力ＢＩＮ＜１＞および‘１’、つまり、｛ＢＩＮ＜１＞,１’ｂ１｝＝‘０１’が入力される。この場合、２個の基本回路１２ｃ、１２ｄの信号出力端子ＯＡからは、サーモメータ出力ＴＨＭ（２）＜１：０＞として、表３に示すように、１ビットのデコーダ回路１４から出力されるサーモメータ出力ＴＨＭ（１）＜１：０＞がそのまま出力される。
つまり、サーモメータ出力ＴＨＭ（２）＜１：０＞として、バイナリ入力ＢＩＮ＜０＞＝‘０’の場合、‘００’が出力され、バイナリ入力ＢＩＮ＜０＞＝‘１’の場合、‘０１’が出力される。
【００７３】
バイナリ入力ＢＩＮ＜１＞＝‘１’の場合、上位側の２個の基本回路１２ａ、１２ｂの選択入力端子Ｓ＜１：０＞には、選択信号Ｓ＜１：０＞として、‘０’およびバイナリ入力ＢＩＮ＜１＞、つまり、｛１’ｂ０,ＢＩＮ＜１＞｝＝‘０１’が入力される。この場合、２個の基本回路１２ａ、１２ｂの信号出力端子ＯＡからは、サーモメータ出力ＴＨＭ（２）＜３：２＞として、表３に示すように、１ビットのデコーダ回路１４から出力されるサーモメータ出力ＴＨＭ（１）＜１：０＞がそのまま出力される。
つまり、サーモメータ出力ＴＨＭ（２）＜３：２＞として、バイナリ入力ＢＩＮ＜０＞＝‘０’の場合、‘００’が出力され、バイナリ入力ＢＩＮ＜０＞＝‘１’の場合、‘０１’が出力される。
【００７４】
また、バイナリ入力ＢＩＮ＜１＞＝‘１’の場合、下位側の２個の基本回路１２ｃ、１２ｄの選択入力端子Ｓ＜１：０＞には、選択信号Ｓ＜１：０＞として、バイナリ入力ＢＩＮ＜１＞および‘１’、つまり、｛ＢＩＮ＜１＞，１’ｂ１｝＝‘１１’が入力される。この場合、２個の基本回路１２ｃ、１２ｄの信号出力端子ＯＡからは、サーモメータ出力ＴＨＭ（２）＜１：０＞として、表３に示すように、‘１１’が出力される。
【００７５】
次に、図５は、本発明のデコーダ回路の構成を表す第２実施形態のブロック図である。図５に示すデコーダ回路２６は、３ビットのバイナリ入力ＢＩＮ＜２：０＞をデコードして、８ビットのサーモメータ出力ＴＨＭ（３）＜７：０＞に変換する３ビットのデコーダ回路である。
３ビットのデコーダ回路２６は、８個の基本回路１２ｅ、１２ｆ、１２ｇ、１２ｈ、１２ｉ、１２ｊ、１２ｋ、１２ｌと、２ビットのデコーダ回路１０と、を備えている。
【００７６】
上位側の４ビットのサーモメータ出力ＴＨＭ（３）＜７：４＞に対応する上位側の４個の基本回路１２ｅ、１２ｆ、１２ｇ、１２ｈの選択入力端子Ｓ＜１＞には、‘０’固定となる１ビットのデータ１’ｂ０が入力され、選択入力端子Ｓ＜０＞には、バイナリ入力ＢＩＮ＜２：０＞の最上位ビットであるバイナリ入力ＢＩＮ＜２＞が入力される。つまり、上位側の４個の基本回路１２ｅ、１２ｆ、１２ｇ、１２ｈの選択信号Ｓ＜１：０＞として、‘０’およびバイナリ入力ＢＩＮ＜２＞が、｛１’ｂ０，ＢＩＮ＜２＞｝として、連結して入力される。
【００７７】
また、上位側の基本回路１２ｅの信号入力端子ＩＡには、２ビットのデコーダ回路１０から出力されるサーモメータ出力ＴＨＭ（２）＜３＞が入力され、上位側の基本回路１２ｆの信号入力端子ＩＡには、サーモメータ出力ＴＨＭ（２）＜２＞が入力され、上位側の基本回路１２ｇの信号入力端子ＩＡには、サーモメータ出力ＴＨＭ（２）＜１＞が入力され、上位側の基本回路１２ｈの信号入力端子ＩＡには、サーモメータ出力ＴＨＭ（２）＜０＞が入力される。つまり、上位側の４個の基本回路１２ｅ、１２ｆ、１２ｇ、１２ｈの入力信号ＩＡとして、サーモメータ出力ＴＨＭ（２）＜３：０＞の各ビットがそれぞれ入力される。
【００７８】
一方、下位側の４ビットのサーモメータ出力ＴＨＭ（３）＜３：０＞に対応する下位側の４個の基本回路１２ｉ、１２ｊ、１２ｋ、１２ｌの選択入力端子Ｓ＜１＞には、バイナリ入力ＢＩＮ＜２＞が入力され、選択入力端子Ｓ＜０＞には、‘１’固定となる１ビットのデータ１’ｂ１が入力される。つまり、下位側の４個の基本回路１２ｉ、１２ｊ、１２ｋ、１２ｌの選択信号Ｓ＜１：０＞として、バイナリ入力ＢＩＮ＜２＞および‘１’が、｛ＢＩＮ＜２＞，１’ｂ１｝として、連結して入力される。
【００７９】
また、下位側の基本回路１２ｉの信号入力端子ＩＡには、サーモメータ出力ＴＨＭ（２）＜３＞が入力され、下位側の基本回路１２ｊの信号入力端子ＩＡには、サーモメータ出力ＴＨＭ（２）＜２＞が入力され、下位側の基本回路１２ｋの信号入力端子ＩＡには、サーモメータ出力ＴＨＭ（２）＜１＞が入力され、下位側の基本回路１２ｌの信号入力端子ＩＡには、サーモメータ出力ＴＨＭ（２）＜０＞が入力される。つまり、下位側の４個の基本回路１２ｉ、１２ｊ、１２ｋ、１２ｌの入力信号ＩＡとして、サーモメータ出力ＴＨＭ（２）＜３：０＞の各ビットがそれぞれ入力される。
【００８０】
基本回路１２ｅ、１２ｆ、１２ｇ、１２ｈ、１２ｉ、１２ｊ、１２ｋ、１２ｌの信号出力端子ＯＡからは、サーモメータ出力ＴＨＭ（３）＜７：０＞が出力される。
【００８１】
基本回路１２ｅ、１２ｆ、１２ｇ、１２ｈ、１２ｉ、１２ｊ、１２ｋ、１２ｌの構成は、２ビットのデコーダ回路１０で用いられているものと同じであり、図２に示す通りである。
【００８２】
続いて、２ビットのデコーダ回路１０は、図１に示すものであり、２ビットのバイナリ入力ＢＩＮ＜１：０＞をデコードして、４ビットのサーモメータ出力ＴＨＭ（２）＜３：０＞に変換する。
２ビットのデコーダ回路１０のバイナリ入力端子ＢＩＮ＜１：０＞には、バイナリ入力ＢＩＮ＜１：０＞が入力される。２ビットのデコーダ回路１０のサーモメータ出力端子ＴＨＭ（２）＜３：０＞からは、４ビットのサーモメータ出力ＴＨＭ（２）＜３：０＞が出力される。
【００８３】
次に、３ビットのデコーダ回路２６の動作を説明する。
【００８４】
【表５】
2020031300.tif 000007
【００８５】
表５は、３ビットのデコーダ回路２６の動作、つまり、３ビットのバイナリ入力ＢＩＮ＜２：０＞と８ビットのサーモメータ出力ＴＨＭ（３）＜７：０＞との関係を表す真理値表である。
【００８６】
３ビットのデコーダ回路２６において、バイナリ入力ＢＩＮ＜２＞＝‘０’の場合、上位側の４個の基本回路１２ｅ、１２ｆ、１２ｇ、１２ｈの選択入力端子Ｓ＜１：０＞には、選択信号Ｓ＜１：０＞として、‘０’およびバイナリ入力ＢＩＮ＜２＞、つまり、｛１’ｂ０，ＢＩＮ＜２＞｝＝‘００’が入力される。この場合、４個の基本回路１２ｅ、１２ｆ、１２ｇ、１２ｈの信号出力端子ＯＡからは、サーモメータ出力ＴＨＭ（３）＜７：４＞として、表５に示すように、‘００００’が出力される。
【００８７】
バイナリ入力ＢＩＮ＜２＞＝‘０’の場合、下位側の４個の基本回路１２ｉ、１２ｊ、１２ｋ、１２ｌの選択入力端子Ｓ＜１：０＞には、選択信号Ｓ＜１：０＞として、バイナリ入力ＢＩＮ＜２＞および‘１’、つまり、｛ＢＩＮ＜２＞，１’ｂ１｝＝‘０１’が入力される。この場合、４個の基本回路１２ｉ、１２ｊ、１２ｋ、１２ｌの信号出力端子ＯＡからは、サーモメータ出力ＴＨＭ（３）＜３：０＞として、表５に示すように、２ビットのデコーダ回路１０から出力されるサーモメータ出力ＴＨＭ（２）＜３：０＞がそのまま出力される。
つまり、サーモメータ出力ＴＨＭ（３）＜３：０＞として、バイナリ入力ＢＩＮ＜１：０＞＝‘００’の場合、‘００００’が出力され、バイナリ入力ＢＩＮ＜１：０＞＝‘０１’の場合、‘０００１’が出力され、バイナリ入力ＢＩＮ＜１：０＞＝‘１０’の場合、‘００１１’が出力され、バイナリ入力ＢＩＮ＜１：０＞＝‘１１’の場合、‘０１１１’が出力される。
【００８８】
バイナリ入力ＢＩＮ＜２＞＝‘１’の場合、上位側の４個の基本回路１２ｅ、１２ｆ、１２ｇ、１２ｈの選択入力端子Ｓ＜１：０＞には、選択信号Ｓ＜１：０＞として、‘０’およびバイナリ入力ＢＩＮ＜２＞、つまり、｛１’ｂ０，ＢＩＮ＜２＞｝＝‘０１’が入力される。この場合、４個の基本回路１２ｅ、１２ｆ、１２ｇ、１２ｈの信号出力端子ＯＡからは、サーモメータ出力ＴＨＭ（３）＜７：４＞として、表５に示すように、２ビットのデコーダ回路１０から出力されるサーモメータ出力ＴＨＭ（２）＜３：０＞がそのまま出力される。
つまり、サーモメータ出力ＴＨＭ（３）＜３：０＞として、バイナリ入力ＢＩＮ＜１：０＞＝‘００’の場合、‘００００’が出力され、バイナリ入力ＢＩＮ＜１：０＞＝‘０１’の場合、‘０００１’が出力され、バイナリ入力ＢＩＮ＜１：０＞＝‘１０’の場合、‘００１１’が出力され、バイナリ入力ＢＩＮ＜１：０＞＝‘１１’の場合、‘０１１１’が出力される。
【００８９】
バイナリ入力ＢＩＮ＜２＞＝‘１’の場合、下位側の４個の基本回路１２ｉ、１２ｊ、１２ｋ、１２ｌの選択入力端子Ｓ＜１：０＞には、選択信号Ｓ＜１：０＞として、バイナリ入力ＢＩＮ＜２＞および‘１’、つまり、｛ＢＩＮ＜２＞，１’ｂ１｝＝‘１１’が入力される。この場合、４個の基本回路１２ｉ、１２ｊ、１２ｋ、１２ｌの信号出力端子ＯＡからは、サーモメータ出力ＴＨＭ（３）＜３：０＞として、表５に示すように、‘１１１１’が出力される。
【００９０】
なお、ｎビットのバイナリ入力ＢＩＮ＜ｎ−１：０＞をデコードして、２ｎビットのサーモメータ出力ＴＨＭ（ｎ）＜２ｎ−１：０＞に変換するｎビットのデコーダ回路の構成も同様である。
【００９１】
ｎビットのデコーダ回路は、２ｎ個の基本回路と、（ｎ−１）ビットのデコーダ回路と、を備える。
【００９２】
サーモメータ出力ＴＨＭ（ｎ）＜２ｎ−１：２（ｎ−１）＞に対応する上位側の２（ｎ−１）個の基本回路の選択信号Ｓ＜１：０＞として、‘０’およびバイナリ入力ＢＩＮ＜ｎ−１＞が、｛１’ｂ０，ＢＩＮ＜ｎ−１＞｝として、連結して入力される。また、上位側の２（ｎ−１）個の基本回路の入力信号ＩＡとして、（ｎ−１）ビットのデコーダ回路から出力されるサーモメータ出力ＴＨＭ（ｎ−１）＜２（ｎ−１）−１：０＞の各ビットがそれぞれ入力される。
【００９３】
そして、上位側の２（ｎ−１）個の基本回路は、サーモメータ出力ＴＨＭ（ｎ）＜２ｎ−１：２（ｎ−１）＞として、バイナリ入力ＢＩＮ＜ｎ−１＞＝‘０’の場合に、サーモメータ出力ＴＨＭ（ｎ）＜２ｎ−１：２（ｎ−１）＞の全てのビットに‘０’を出力し、バイナリ入力ＢＩＮ＜ｎ−１＞＝‘１’の場合に、サーモメータ出力ＴＨＭ（ｎ−１）＜２（ｎ−１）−１：０＞を出力する。
【００９４】
一方、サーモメータ出力ＴＨＭ（ｎ）＜２（ｎ−１）−１：０＞に対応する下位側の２（ｎ−１）個の基本回路の選択信号Ｓ＜１：０＞として、バイナリ入力ＢＩＮ＜ｎ−１＞および‘１’が、｛ＢＩＮ＜ｎ−１＞，１’ｂ１｝として、連結して入力される。また、下位側の２（ｎ−１）個の基本回路の入力信号ＩＡとして、サーモメータ出力ＴＨＭ（ｎ−１）＜２（ｎ−１）−１：０＞の各ビットがそれぞれ入力される。
【００９５】
そして、下位側の２（ｎ−１）個の基本回路は、サーモメータ出力ＴＨＭ（ｎ）＜２（ｎ−１）−１：０＞として、バイナリ入力ＢＩＮ＜ｎ−１＞＝‘０’の場合に、サーモメータ出力ＴＨＭ（ｎ−１）＜２（ｎ−１）−１：０＞を出力し、バイナリ入力ＢＩＮ＜ｎ−１＞＝‘１’の場合に、サーモメータ出力ＴＨＭ（ｎ）＜２（ｎ−１）−１：０＞の全てのビットに‘１’を出力する。
【００９６】
また、（ｎ−１）ビットのデコーダ回路は、ｎ≧３である場合に、ｍ（ｍは、ｎ≧ｍ≧３の整数）をｎから３として、（ｍ−１）ビットのデコーダ回路を備え、ｎ＝２である場合に、１ビットのデコーダ回路を備える。
さらに、ｍをｎから３として、（ｍ−１）ビットのデコーダ回路は、２（ｍ−１）個の基本回路と、（ｍ−２）ビットのデコーダ回路と、を備える。
【００９７】
次に、図６〜図８のフローチャートを参照しながら、本発明のデコーダ回路の設計方法に従って、ｎビットのデコーダ回路を設計する手順を説明する。
【００９８】
まず、選択信号Ｓ＜１：０＞の設定に応じて、出力信号ＯＡとして、‘０’を出力するか、‘１’を出力するか、または入力信号ＩＡを出力する基本回路を設計する（図６のステップＳ１）。例えば、図２に示す基本回路１２ａを設計する。
【００９９】
また、サーモメータ出力ＴＨＭ（１）＜１：０＞として、バイナリ入力ＢＩＮ＜０＞＝‘０’の場合に、‘００’を出力し、バイナリ入力ＢＩＮ＜０＞＝‘１’の場合に、‘０１’を出力する１ビットのデコーダ回路を設計する（図６のステップＳ２）。例えば、図３に示す１ビットのデコーダ回路１４ａまたは図４に示す１ビットのデコーダ回路１４ｂを設計する。例えば、図２に示す基本回路１２ａを設計し、図３に示す１ビットのデコーダ回路１４ａまたは図４に示す１ビットのデコーダ回路１４ｂを設計する。
【０１００】
続いて、ｎ≧３である場合に、ｍ（ｍは、ｎ≧ｍ≧３の整数）が３からｎになるまで、２（ｍ−１）個の基本回路と、（ｍ−２）ビットのデコーダ回路と、を用いて、（ｍ−１）ビットのデコーダ回路を設計する（図６のステップＳ３）。
【０１０１】
ここで、（ｍ−１）ビットのデコーダ回路を設計する場合、サーモメータ出力ＴＨＭ（ｍ−１）＜２（ｍ−１）−１：２（ｍ−２）＞に対応する上位側の２（ｍ−２）個の基本回路の選択信号Ｓ＜１：０＞として、‘０’およびバイナリ入力ＢＩＮ＜ｍ−２＞を、｛１’ｂ０，ＢＩＮ＜ｍ−２＞｝として、連結して入力する（図７のステップＳ３１）。
【０１０２】
また、上位側の２（ｍ−２）個の基本回路の入力信号ＩＡとして、（ｍ−２）ビットのデコーダ回路から出力されるサーモメータ出力ＴＨＭ（ｍ−２）＜２（ｍ−２）−１：０＞の各ビットをそれぞれ入力する（図７のステップＳ３２）。
【０１０３】
一方、サーモメータ出力ＴＨＭ（ｍ−１）＜２（ｍ−２）−１：０＞に対応する下位側の２（ｍ−２）個の基本回路の選択信号Ｓ＜１：０＞として、バイナリ入力ＢＩＮ＜ｍ−２＞および‘１’を、｛ＢＩＮ＜ｍ−２＞，１’ｂ１｝として、連結して入力する（図７のステップＳ３３）。
【０１０４】
また、下位側の２（ｍ−２）個の基本回路の入力信号ＩＡとして、サーモメータ出力ＴＨＭ（ｍ−２）＜２（ｍ−２）−１：０＞の各ビットをそれぞれ入力する（図７のステップＳ３４）。
【０１０５】
図６のフローチャートに戻って、（ｎ−１）ビットのデコーダ回路の設計が終了した後、２ｎ個の基本回路と、（ｎ−１）ビットのデコーダ回路と、を用いて、ｎビットのデコーダ回路を設計する（図６のステップＳ４）。
【０１０６】
ここで、ｎビットのデコーダ回路を設計する場合、サーモメータ出力ＴＨＭ（ｎ）＜２ｎ−１：２（ｎ−１）＞に対応する上位側の２（ｎ−１）個の基本回路の選択信号Ｓ＜１：０＞として、‘０’およびバイナリ入力ＢＩＮ＜ｎ−１＞を、｛１’ｂ０，ＢＩＮ＜ｎ−１＞｝として、連結して入力する（図８のステップＳ４１）。
【０１０７】
また、上位側の２（ｎ−１）個の基本回路の入力信号ＩＡとして、（ｎ−１）ビットのデコーダ回路から出力されるサーモメータ出力ＴＨＭ（ｎ−１）＜２（ｎ−１）−１：０＞の各ビットをそれぞれ入力する（図８のステップＳ４２）。
【０１０８】
一方、サーモメータ出力ＴＨＭ（ｎ）＜２（ｎ−１）−１：０＞に対応する下位側の２（ｎ−１）個の基本回路の選択信号Ｓ＜１：０＞として、バイナリ入力ＢＩＮ＜ｎ−１＞および‘１’を、｛ＢＩＮ＜ｎ−１＞，１’ｂ１｝として、連結して入力する（図８のステップＳ４３）。
【０１０９】
また、下位側の２（ｎ−１）個の基本回路の入力信号ＩＡとして、サーモメータ出力ＴＨＭ（ｎ−１）＜２（ｎ−１）−１：０＞の各ビットをそれぞれ入力する（図８のステップＳ４４）。
【０１１０】
例えば、ｎ＝４である場合、まず、４個の基本回路と、１ビットのデコーダ回路と、を用いて、図１に示す２ビットのデコーダ回路１０を設計する。続いて、８個の基本回路と、２ビットのデコーダ回路と、を用いて、図５に示す３ビットのデコーダ回路２６を設計する。その後、１６個の基本回路と、３ビットのデコーダ回路２６と、を用いて、４ビットのデコーダ回路を設計する。ｎ≧５の場合も同様にして、ｎビットのデコーダ回路を設計することができる。
【０１１１】
上記のように、本発明に係るｎビットのデコーダ回路は、２ｎ個の基本回路と、（ｎ−１）ビットのデコーダ回路と、の組み合わせによって実現できる。
【０１１２】
そのため、複数の基本回路および１ビットのデコーダ回路という、複数のプリミティブな回路を組み合わせるだけで、ｎビットのデコーダ回路を実現可能である。また、ｎビットのデコーダ回路の回路規模は、例えば１ビットのデコーダ回路１４ａを使用した場合、基本回路１２の個数＝（２×２ｎ）−３に比例し、従来回路のｎ×２ｎよりも回路規模の増大を大幅に小さくすることができる。さらに、クリティカルパス長も、バイナリ入力ＢＩＮのビット数であるｎに比例してしか増えないため、十分に小さくすることができる。
【０１１３】
また、バイナリ入力ＢＩＮのビット数に応じて、複数の基本回路および１ビットのデコーダ回路を組み合わせてｎビットのデコーダ回路を設計することができる。また、基本回路および１ビットのデコーダ回路というプリミティブな回路の出力遅延時間を計測しておけば、バイナリ入力ＢＩＮのビット数に応じて、ｎビットのデコーダ回路の出力遅延時間を容易に算出できる。そのため、非常に容易に設計を行うことができ、バイナリ入力ＢＩＮのビット数を変える場合も、短時間で設計変更を行うことが可能である。
【０１１４】
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【０１１５】
１０、２６  デコーダ回路
１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、１２ｈ、１２ｉ、１２ｊ、１２ｋ、１２ｌ  基本回路
１４、１４ａ、１４ｂ  デコーダ回路
１６  第２インバータ
１８ａ  第１ＰＭＯＳ
１８ｂ  第１ＮＭＯＳ
２０ａ  第２ＰＭＯＳ
２０ｂ  第３ＰＭＯＳ
２２ａ  第２ＮＭＯＳ
２２ｂ  第３ＮＭＯＳ
２４ａ、２４ｂ  インバータ
【図１】
2020031300.tif 000008
【図２】
2020031300.tif 000009
【図３】
2020031300.tif 000010
【図４】
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【図５】
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【図６】
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【図７】
2020031300.tif 000014
【図８】
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【図９】
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【図１０】
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【図１１】
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