(57)【要約】【課題】指令システムとインバータ分岐とを1つの同じチップに統合する簡単で安価なインバータ電子回路を提案すること、およびインバータの最大機能周波数を最適化することを目指したインバータ電子回路を提案すること。【解決手段】本発明は、1つの同じ基板に、ハイサイドトランジスタ14およびローサイドトランジスタ15によって形成されたインバータ分岐と、これらのトランジスタ14、15のドライバとを含む電子回路1を目的とする。有利には、これらのドライバは、1つの同じPWM入力信号を受け取り、ハイサイドトランジスタ14およびローサイドトランジスタ15に送られる2つの交互指令信号を生成するように構成された論理ゲートを含む。本発明は、さらに、電子回路1と、PWM入力信号を送り出すコントローラの回路1およびドライバに給電する主電源を電気的に絶縁するように構成されたレーザオプトカプラとを含むインバータシステムを目的とする。【選択図】図1A
2020036526.tif 000002
【特許請求の範囲】
【請求項１】
1つの同じ半導体基板に少なくとも部分的に形成されたインバータ分岐および前記インバータ分岐を駆動するためのシステムを含む電子回路(1)であって、前記インバータ分岐が、浮遊電位に接続され、前記インバータ分岐のハイサイドトランジスタ(14)を形成する高電子移動度トランジスタ(HEMT)タイプの第1のパワートランジスタと、接地に接続され、前記インバータ分岐のローサイドトランジスタ(15)を形成する前記HEMTタイプの第2のパワートランジスタとを含み、前記インバータ分岐を駆動するための前記システムが、第1の回路の入力部において受け取られた第1の入力信号から前記ハイサイドトランジスタのゲートに第1の指令信号を送り出すように構成された前記ハイサイドトランジスタの第1のドライバと、第2の回路の入力部において受け取られた第2の入力信号から前記ローサイドトランジスタのゲートに第2の指令信号を送り出すように構成された前記ローサイドトランジスタの第2のドライバとを含み、前記電子回路(1)は、前記第1および第2の入力信号が同期し位相調整されること、および前記第1および第2のドライバが、それぞれ、前記第1および第2の入力信号からの時間オーバーラップなしに前記第1および第2の指令信号を送り出すように構成された第1および第2の複数の論理ゲートを含むことを特徴とする、電子回路(1)。
【請求項２】
前記第1および第2の複数の論理ゲートが、単に、抵抗と、ゲートトランジスタと呼ばれるトランジスタとを含み、前記ゲートトランジスタが、前記ハイサイドトランジスタ(14)および前記ローサイドトランジスタ(15)と同じ半導体基板に形成される、請求項1に記載の回路(1)。
【請求項３】
前記第1および第2の複数の論理ゲートの前記ゲートトランジスタが、N型チャネル電界効果トランジスタのみである、請求項2に記載の回路(1)。
【請求項４】
前記半導体基板と、前記第1および第2のハイサイドおよびローサイドトランジスタ(14、15)と、前記第1および第2の複数の論理ゲートの前記ゲートトランジスタとが、GaNベースである、請求項2から3のいずれか一項に記載の回路(1)。
【請求項５】
前記第1の複数の論理ゲートが、少なくとも、
-  前記第1の入力信号を遅延させるように構成された第1の遅延機能論理ゲート(10high)と、
-  前記第1の入力信号および前記第1の遅延入力信号をそれぞれ受け取る2つの入力部を含む第1のAND型論理ゲート(12high)と
を含み、
前記第2の複数の論理ゲートが、少なくとも、
-  前記第2の入力信号を遅延させるように構成された第2の遅延機能論理ゲート(10low)と、
-  前記第2の遅延入力信号を反転させるように構成されたNO型論理ゲート(11low)、および前記第2の入力信号を反転させるように構成された別のNO型論理ゲート(11low)と、
-  第2の反転入力信号および第2の遅延反転入力信号をそれぞれ受け取る2つの入力部を含む第2のAND型論理ゲート(12low)と
を含む、請求項1から4のいずれか一項に記載の回路(1)。
【請求項６】
前記NO型論理ゲート(11low)が、一段論理ゲートと呼ばれ、各々、0.5mmと2mmとの間のゲート幅を有する1つの単一ゲートトランジスタを含み、前記論理ゲート(11low)が互いに同一である、請求項5に記載の回路(1)。
【請求項７】
前記第1の複数の論理ゲートが、
-  前記第1のAND型論理ゲートから来る信号を反転させ、500mAと5Aとの間の前記第1の指令信号の電流の強さに対して前記第1の指令信号の電位の降下なしに前記第1のハイサイドトランジスタの前記ゲートに前記第1の指令信号を送り出すように構成された第1のNO型論理ゲート(13high)をさらに含み、
前記第2の複数の論理ゲートが、
-  前記第2のAND型論理ゲートから来る信号を反転させ、500mAと5Aとの間の前記第2の指令信号の電流の強さに対して前記第2の指令信号の電位の降下なしに前記第2のローサイドトランジスタの前記ゲートに前記第2の指令信号を送り出すように構成された第2のNO型論理ゲート(13low)をさらに含む、請求項5から6のいずれか一項に記載の回路(1)。
【請求項８】
前記第1および第2のNO型論理ゲート(13high、13low)が、二段論理ゲートと呼ばれ、各々、一段NO型論理ゲート(11)によって形成された第1の段と、前記第1の段に接続された第2の段とを含み、前記第2の段には、逆位相で動作し、各々が5mmと50mmとの間のゲート長を有する2つのゲートトランジスタが含まれる、請求項6から7のいずれか一項に記載の回路(1)。
【請求項９】
前記第2の段の前記ゲートトランジスタが、その前記ゲートのレベルにおいて、1メガオームよりも大きい、好ましくは、1ギガオームよりも大きいアクセス抵抗を有する、請求項8に記載の回路(1)。
【請求項１０】
前記第1および第2の入力信号が、パルス幅変調(PWM)信号である、請求項1から9のいずれか一項に記載の回路(1)。
【請求項１１】
請求項1から10のいずれか一項に記載の電子回路(1)と、前記第1のドライバに供給するように構成された第1の電源と、前記第2のドライバに供給するように構成された第2の電源と、前記第1および第2の入力信号を送り出すように構成された少なくとも1つのコントローラとを含むインバータシステム。
【請求項１２】
前記第1のハイサイドトランジスタ(14)の出力部に電力発生器(100)をさらに含み、前記電力発生器(100)が、前記電子回路(1)によって指令され、高電力を有することができる電気的信号を送り出すように構成される、請求項11に記載のシステム。
【請求項１３】
前記半導体基板と、前記第2のローサイドトランジスタ(15)のソースと、前記電力発生器(100)とが、共通接地に接続される、請求項12に記載のシステム。
【請求項１４】
前記電子回路(1)が、レーザダイオードのマトリクス(20)、および前記レーザダイオードのマトリクス(20)に面する少なくとも1つの光起電力セルのマトリクス(21)を含むオプトカプラ(2)と呼ばれる少なくとも1つの光カプラによって、少なくとも1つのコントローラから電気的に絶縁され、前記レーザダイオードのマトリクス(20)が、前記少なくとも1つのコントローラから来る電気信号を受け取り、前記電気信号に応じて、前記少なくとも1つの光起電力セルのマトリクス(21)に送られる光束を生成するように構成され、前記少なくとも1つの光起電力セルのマトリクス(21)が、前記光束を受け取り、前記第1および第2の入力信号の中からの少なくとも1つを送り出すように構成される、請求項11から13のいずれか一項に記載のシステム。
【請求項１５】
前記電子回路(1)が、レーザダイオードのマトリクス(30)、および前記レーザダイオードのマトリクス(20)に面する少なくとも1つの光起電力セルのマトリクス(31)を含むオプトカプラ(3)と呼ばれる少なくとも1つの光カプラによって、前記第1および第2の電源の中からの少なくとも1つから電気的に絶縁され、前記レーザダイオードのマトリクス(30)が、前記第1および第2の電源の中からの少なくとも1つから来る電気信号を受け取り、前記電気信号に応じて、前記少なくとも1つの光起電力セルのマトリクス(31)に送られる光束を生成するように構成され、前記少なくとも1つの光起電力セルのマトリクス(31)が、前記光束を受け取り、前記第1および第2の電源からの少なくとも1つを送り出すように構成される、請求項11から14のいずれか一項に記載のシステム。
【請求項１６】
前記電子回路(1)および前記少なくとも1つのオプトカプラ(2、3)が、1つの同じパッケージング(4)内に組み立てられる、請求項14から15のいずれか一項に記載のシステム。
【請求項１７】
前記第1および第2の電源が、主電源と呼ばれる1つの同じ電源であり、前記少なくとも1つのコントローラが、主コントローラと呼ばれる1つの単一コントローラである、請求項12から16のいずれか一項に記載のシステム。
【請求項１８】
前記主電源が、前記主電源に接続されたレーザダイオードのマトリクス(30)を含む第1のオプトカプラ(3)によって前記電子回路(1)から電気的に絶縁され、第1の光起電力セルのマトリクス(31)が前記第1のドライバに接続され、第2の光起電力セルのマトリクス(31)が前記第2のドライバに接続され、前記第1および第2の光起電力セルのマトリクス(31)が、前記第1のオプトカプラ(3)の前記レーザダイオードのマトリクス(30)に結合され、それに面して回転され、前記第1および第2の光起電力セルのマトリクス(31)が、それぞれ、前記第1および第2のドライバに供給するように構成され、前記主コントローラが、前記主コントローラに接続されたレーザダイオードのマトリクス(20)を含む第2のオプトカプラ(2)によって前記電子回路(1)から電気的に絶縁され、第1の光起電力セルのマトリクス(21)が前記第1のドライバに接続され、第2の光起電力セルのマトリクス(21)が前記第2のドライバに接続され、前記第1および第2の光起電力セルのマトリクス(21)が、前記第2のオプトカプラ(2)の前記レーザダイオードのマトリクス(20)に結合され、それに面し、前記第1および第2の光起電力セルのマトリクス(21)が、それぞれ、前記第1および第2の入力信号を前記第1および第2のドライバに送り出すように構成される、請求項15および16と組み合わされた請求項17に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力コンバータの指令および制御回路に関する。それは、インバータの分野において少なくとも1つの特に有利な用途を有する。
【背景技術】
【０００２】
インバータは、特に、直流(DC)を交流(AC)に変換するために使用される電力コンバータである。
【０００３】
そのようなインバータは、一般に、1つまたは複数のインバータ分岐と、インバータ分岐を駆動するための1つまたは複数のシステムとを含む。
【０００４】
インバータ分岐は、DC電流からAC電流を生成するためにハーフブリッジ構成で選択的に機能するハイサイドスイッチおよびローサイドスイッチによって形成される。
【０００５】
高電力を変換するには、ハイサイドスイッチおよびローサイドスイッチを形成するためにパワートランジスタ、例えば、GaNベースの高電子移動度トランジスタ(HEMT)を使用することが有利である。
【０００６】
これらのトランジスタの交互制御は、指令システムによって実行される。
【０００７】
この指令システムは、一般に、ハイサイドトランジスタおよびローサイドトランジスタの各々に専用の制御エレクトロニクスおよびドライバを含む。ドライバは、一般に、「ドライバ」または「ゲートドライバ」と呼ばれる。それらは、制御エレクトロニクスから来る制御信号を受け取り、指令信号をトランジスタに送り出す。制御エレクトロニクスおよびドライバは給電によって供給される。
【０００８】
指令システムは、一般に、厳しい機能環境に関する技術、体積、および電磁気絶縁の適合性の理由で、インバータ分岐の外部にある。
【０００９】
インバータ分岐の制御エレクトロニクスは、多くの場合、CMOS(相補型金属酸化膜半導体)技術に基づく。特に、HEMT技術に基づくインバータ分岐の場合には、そのような制御エレクトロニクスは、良好な性能(ホールの移動度)を有するHEMTに対する相補的なトランジスタが無いために、インバータ分岐に直接統合することができない。
【００１０】
このCMOS制御エレクトロニクスは、さらに、嵩張ることがあるDC電源を必要とする。
【００１１】
機能の安全のために、インバータ分岐は、指令システムの制御信号および給電に関して電気的に絶縁されなければならない。この絶縁は、一般に、例えば、ドライバのレベルにおいてガルバニック絶縁によって達成される。
【００１２】
このガルバニック絶縁は、やはり、嵩張り、統合することが困難である。
【００１３】
これらの理由で、指令システムは、一般に、インバータ分岐とは異なるケーシング内に組み立てられる。
【００１４】
この解決策の欠点は、インバータの最大機能周波数が制限されることである。
【００１５】
この解決策の別の欠点は、一般に、1MHzに対する10ガウスの磁場での磁場に面するインバータの限定的な耐性である。
【００１６】
文献の米国特許第9831867B1号は、指令システムとインバータ分岐とが1つの同じチップに統合される解決策を開示している。提案されたインバータのハーフブリッジの電子回路は、GaN技術に基づく。この電子回路は、特に、GaNベーストランジスタで機能するインバータ分岐および指令システムを含む。
【００１７】
インバータ分岐の指令システムは、パルス幅変調(PWM)を制御するための信号を使用する。HS_PWM信号は、ハイサイドGaNトランジスタを駆動するハイサイドドライバの入力部に送られ、LS_PWM信号は、ローサイドGaNトランジスタを駆動するローサイドドライバの入力部に送られる。
【００１８】
ハイサイドトランジスタとローサイドトランジスタとの機能の交替は、デッドタイムを導入し、HS_PWMおよびLS_PWMの制御信号に由来する指令信号の非回復を保証することを可能にするブランキングパルス発生器によって保証される。
【００１９】
この解決策の欠点は、インバータの最大機能周波数が本質的に制限されることである。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】米国特許第9831867B1号
【特許文献２】FR 3012669 A1
【発明の概要】
【発明が解決しようとする課題】
【００２１】
本発明の目的は、上記の欠点のうちのいくつかを少なくとも部分的に克服することである。
【００２２】
特定の態様によれば、本発明の目的は、指令システムとインバータ分岐とを1つの同じチップに統合する簡単で安価なインバータ電子回路を提案することである。
【００２３】
本発明の別の目的は、インバータの最大機能周波数を最適化することを目指したインバータ電子回路を提案することである。
【００２４】
本発明の他の目的、特徴、および利点が、以下の説明および支援の図面を検討する際に明らかになるであろう。他の利点を組み込むことができることが理解されよう。
【課題を解決するための手段】
【００２５】
この目的を達成するために、本発明の第1の態様は、1つの同じ半導体基板に少なくとも部分的に形成されたインバータ分岐およびこのインバータ分岐を駆動するためのシステムを含む電子回路に関する。
【００２６】
インバータ分岐は、浮遊電位に接続された高電子移動度トランジスタ(HEMT)タイプの第1のパワートランジスタと、インバータ分岐のハイサイドトランジスタと、接地に接続され、インバータ分岐のローサイドトランジスタを形成するHEMTタイプの第2のパワートランジスタとを含む。
【００２７】
インバータ分岐を駆動するためのシステムは、第1の回路の入力部において受け取られた第1の入力信号からハイサイドトランジスタゲートに第1の指令信号を送り出すように構成されたハイサイドトランジスタを駆動するための前記第1の回路と、第2の回路の入力部において受け取られた第2の入力信号からローサイドトランジスタのゲートに第2の指令信号を送り出すように構成されたローサイドトランジスタを駆動するための前記第2の回路とを含む。
【００２８】
有利には、しかし限定ではなく、第1および第2の入力信号は同期し、好ましくは位相調整され、第1および第2のドライバは、それぞれ、第1および第2の入力信号からの時間オーバーラップなしに第1および第2の指令信号を送り出すように構成された第1および第2に複数の論理ゲートを含む。
【００２９】
本発明によれば、特に有利には、同期入力信号の使用により、第1および第2のドライバのための同一の時間基準を有することが可能になる。位相調整された入力信号の使用により、さらに、第1および第2のドライバのレベルにおいて直接これらの信号を時間的にオフセットすることが可能になる。第1および第2の複数の論理ゲートは、続いて、極めて固有の相対時間差を有する第1および第2の指令信号を生成することを可能にする。このオフセットは、外部または事前の制御電子回路によるのではなく、したがって、第1および第2のドライバによって正確に制御することができる。第1および第2の入力信号を生成するように複製された1つの信号および同じ入力信号の使用も本発明によって可能になる。したがって、本発明は、得られた時間差にわたって精度を著しく改善し、それゆえに、電子回路の機能周波数、例えばインバータのスイッチング周波数をかなり増加させることを可能にする。
【００３０】
さらに、インバータ分岐と同じ半導体基板に直接形成されたドライバのレベルでのこの時間差の生成により、前記基板の外部の寄生源のこの時間差を減じることが可能になる。この解決策により、例えば、インバータ分岐の外部のドライバ構成において発生し、時間差において制御されていない遅延を生成する寄生インダクタンスが除去される。
【００３１】
このようにして、インバータ分岐と同じ基板に形成された第1および第2の複数の論理ゲートにより、比較的に小さくされた時間差を有する第1および第2の指令信号を生成することが可能になる。
【００３２】
そのような時間差は、第1および第2の指令信号の非回復を保証しながらこれらの指令信号間のデッドタイムを最小にすることを可能にする。
【００３３】
したがって、インバータの機能周波数が最適化されることが分かる。
【００３４】
有利には、インバータ分岐のトランジスタと同じ基板にドライバを統合することにより、入力信号と指令信号との間の伝搬遅延を減少させることが可能になる。
【００３５】
そのような統合は、さらに、インバータ分岐の電気絶縁、例えばガルバニック絶縁を拡大するのを可能にする。続いて、ガルバニック絶縁のインダクタンスに起因する寄生高周波振動の出現が制限され、さらに除去される。
【００３６】
伝搬遅延を減少させ、寄生振動を制限することにより、高周波インバータの機能が改善される。
【００３７】
そのような統合により、さらに、インバータの体積をかなり減少させることが可能になる。
【００３８】
好ましいが非限定の実施形態によれば、第1および第2の複数の論理ゲートは、単に、ゲートトランジスタと呼ばれるトランジスタと、抵抗とを含み、ゲートトランジスタは、ハイサイドトランジスタおよびローサイドトランジスタと同じ半導体基板に形成される。
【００３９】
この構成は、簡単であり、生産コストを最小にすることを可能にする。
【００４０】
この構成は、さらに、文献の米国特許第9831867B1号に開示されているブランキングパルス発生器のRC特性時間などのRC特性時間を有利に避けることを可能にする。
【００４１】
続いて、このRC特性時間にリンクされたデッドタイムは有利に最小化され、インバータの機能周波数が改善されることも分かる。したがって、本発明は、特に文献の米国特許第9831867B1号で開示された解決策に対して著しく改善された性能を提供する。
【００４２】
本発明の第2の態様は、本発明の第1の態様による電子回路と、第1のドライバに供給するように構成された第1の電源と、第2のドライバに供給するように構成された第2の電源と、第1および第2の入力信号を送り出すように構成された少なくとも1つのコントローラとを含むインバータシステムに関する。
【００４３】
インバータシステムは、さらに、好ましくは、第1のハイサイドトランジスタの出力部に電力発生器を含み、前記発生器は、電子回路によって指令され、高電力を送り出すように構成される。
【００４４】
このインバータシステムにより、簡単に、低コストで、および最適化された機能周波数から利益を得ることによって、高電力直流DCを高電力交流ACに変換することが可能になる。
【００４５】
好ましいが非限定の実施形態によれば、インバータシステムの電子回路は、オプトカプラと呼ばれる少なくとも1つの光カプラによって、第1および第2の電源および少なくとも1つのコントローラから電気的に絶縁される。
【００４６】
このオプトカプラは、有利には、互いに向き合っている少なくとも1つの光起電セルのマトリクスに結合された少なくとも1つのレーザダイオードのマトリクスを含む。
【００４７】
レーザダイオードのマトリクスは、例えば、第1および第2の電源の中からの少なくとも1つまたは少なくとも1つのコントローラから来る電気的信号を受け取り、前記電気信号から、少なくとも1つの光起電力セルのマトリクスに送られる光束を生成するように構成される。
【００４８】
光起電セルのマトリクスは、この光束を受け取り、続いて、電気的信号がどこから来ているかに応じて、第1および第2の電源の中からの少なくとも1つまたは第1および第2の入力信号の中からの少なくとも1つを送り出すように構成される。
【００４９】
そのようなオプトカプラは、有利には、ガルバニック絶縁にリンクされた寄生インダクタンスを除去することを可能にする。
【００５０】
レーザダイオードの使用により、さらに、少なくとも1つの光起電セルのマトリクスに給電信号を伝送するのに十分なパワーを有する光束を送り出すことが可能になる。それゆえに、具体的には、そのようなオプトカプラは、インバータ分岐のドライバに給電することができる。
【００５１】
そのようなオプトカプラは、さらに、限定された体積を有し、それゆえに、電子回路と同じケーシングに容易に統合することができる。
【００５２】
提案する本発明は、インバータを必要とするいかなる用途にも有利に使用することができる。非限定の例として、電気車両は本発明の態様の少なくとも1つを備えることができ、電源の切断(出力電圧、AC/AC、AC/DC、DC/DC、DC/ACコンバータの調整)は、本発明の態様のうちの少なくとも1つを用いることができ、絶縁されたデジタルデータの伝送またはアクセス可能な低電圧回路からの電源負荷の制御は、さらに、本発明の態様のうちの少なくとも1つから利益を得ることができる他の用途である。
【００５３】
本発明の目的、目標、ならびに特徴および利点は、以下の支援の図面によって示される本発明の実施形態の詳細な説明から最もよく明らかになるであろう。
【図面の簡単な説明】
【００５４】
【図１Ａ】本発明の一実施形態による電子回路の図である。
【図１Ｂ】本発明の一実施形態によるインバータシステムの図である。
【図１Ｃ】本発明の別の実施形態による電子回路の図である。
【図２Ａ】本発明の一実施形態による電子回路に基づくシミュレーションによって得られた第1および第2の指令信号を示す図である。
【図２Ｂ】本発明の一実施形態によるインバータシステムに基づくシミュレーションによって得られた電気的信号を示す図である。
【図３Ａ】本発明の一実施形態によるNO型の一段論理ゲートの論理記号を示す図である。
【図３Ｂ】本発明の一実施形態によるNO型の一段論理ゲートの物理的実施形態の図である。
【図４Ａ】本発明の一実施形態によるNO型の二段論理ゲートの論理記号を示す図である。
【図４Ｂ】本発明の一実施形態によるNO型の二段論理ゲートの物理的実施形態の図である。
【図５Ａ】本発明の一実施形態によるANDタイプの論理ゲートの論理記号を示す図である。
【図５Ｂ】本発明の一実施形態によるANDタイプの論理ゲートの物理的実施形態の図である。
【図６Ａ】本発明の一実施形態による遅延機能論理ゲートの論理記号を示す図である。
【図６Ｂ】本発明の一実施形態による遅延機能論理ゲートの物理的実施形態の図である。
【図７Ａ】本発明の一実施形態による、1つの同じケーシングに統合されたオプトカプラによって電気的に絶縁された電子回路を上面図として示す図である。
【図７Ｂ】本発明の一実施形態による、1つの同じケーシングに統合されたオプトカプラによって電気的に絶縁された電子回路を図7Aに示された面A-Aに沿った断面図として示す図である。
【図７Ｃ】本発明の別の実施形態による、1つの同じケーシングに統合されたオプトカプラによって電気的に絶縁された電子回路を横断的に断面的に示す図である。
【発明を実施するための形態】
【００５５】
図面は、例として与えられており、本発明を限定するものではない。図面は、本発明の理解を容易にするように意図された概略的な原理表現を構成しており、必ずしも実際の適用の縮尺ではない。
【００５６】
特に、図示されたデバイスの様々な層および部分の厚さおよび寸法は、実物を表していない。
【００５７】
略図の特定の選択は、例えば、米国または欧州の標準化された記号を、説明に関連して自由に実行され説明される他の記号と組み合わせることができる。
【００５８】
本発明の実施形態の詳細なレビューを始める前に、本発明は、その第1の態様によれば、特に、関連してまたは代替として使用することができる以下のオプションの特徴を含むことに注意されたい。
-  一実施形態によれば、第1および第2の複数の論理ゲートのゲートトランジスタは、N型チャネル電界効果トランジスタのみである。
-  一実施形態によれば、第1の複数の論理ゲートは、少なくとも、
○第1の入力信号を遅延させるように構成された第1の遅延機能論理ゲートと、
○第1の入力信号および第1の遅延入力信号をそれぞれ受け取る2つの入力部を含む第1のAND型論理ゲートと
を含み、
第2の複数の論理ゲートは、少なくとも、
○第2の入力信号を遅延させるように構成された第2の遅延機能論理ゲートと、
○第2の遅延入力信号を反転させるように構成されたNO型論理ゲートおよび第2の入力信号を反転させるように構成された別のNO型論理ゲートと、
○第2の反転入力信号および第2の遅延反転入力信号をそれぞれ受け取る2つの入力部を含む第2のAND型論理ゲートと
を含む。
【００５９】
この構成により、第1および第2の指令信号を互いに対して正確に遅延させることが可能になる。この構成により、第1および第2の指令信号を取得する値を、それぞれ、第1の高値と第1の低値との間および第2の高値と第2の低値との間で交互にすることも可能である。それゆえに、この構成により、時間交互と値交互の両方を有するハイサイド指令信号およびローサイド指令信号を生成することが可能になる。
-  一実施形態によれば、一段NO型論理ゲートは、各々、0.5mmと2mmとの間のゲート幅(一般に文献ではWgと呼ばれる)を有する1つの単一ゲートトランジスタを含む。
-  一実施形態によれば、一段NO型論理ゲートは互いに同一である。
-  一実施形態によれば、第1の複数の論理ゲートは、
○第1のAND型論理ゲートから来る信号を反転させ、500mAと5Aとの間のこの第1の指令信号の電流の強さに対してこの第1の指令信号の電位の降下なしに第1のハイサイドトランジスタのゲートに第1の指令信号を送り出すように構成された第1のNO型論理ゲートをさらに含み、
第2の複数の論理ゲートは、
○第2のAND型論理ゲートから来る信号を反転させ、500mAと5Aとの間のこの第2の指令信号の電流の強さに対してこの第2の指令信号の電位の降下なしに第2のローサイドトランジスタのゲートに第2の指令信号を送り出すように構成された第2のNO型論理ゲート
をさらに含む。
【００６０】
それにより、第1および第2の論理ゲートは、そのインバータ論理機能を広い電流範囲で保証する。これにより、特に、高電流および高電力に対して実行可能であるような指令を得ることができる。
-  一実施形態によれば、第1および第2のNO型論理ゲートは、二段論理ゲートと呼ばれ、各々、一段NO型論理ゲートによって形成された第1の段と、第1の段に接続され、逆位相で動作し、各々が5mmと50mmとの間の、好ましくは5mmと20mmとの間のゲート幅を有する2つのゲートトランジスタを含む第2の段とを含む。
【００６１】
逆位相で機能するそのようなトランジスタは、一段NO型論理ゲートのインバータ論理機能を遅延させ、一方、そのゲートのレベルでのアクセス抵抗を増加させることを可能にする。これらの高いアクセス抵抗により、第1および第2の指令信号の電位を規格値で維持することができる。
-  一実施形態によれば、第2の段のゲートトランジスタは、そのゲートのレベルにおいて、1メガオームよりも大きい、好ましくは、1ギガオームよりも大きいアクセス抵抗を有する。
-  一実施形態によれば、第1および第2の入力信号はパルス幅変形(PWM)信号である。
-  一実施形態によれば、半導体基板と、第1および第2のハイサイドおよびローサイドトランジスタと、第1および第2の複数の論理ゲートのゲートトランジスタとは、GaNベースである。
【００６２】
本発明は、その第2の態様によれば、特に、関連してまたは代替として使用することができる以下のオプションの特徴を含む。
-  一実施形態によれば、インバータシステムは、第1のハイサイドトランジスタの出力部に電力発生器をさらに含み、前記発生器は、高電力を有することができる電気信号Voutを送り出すように構成される。
-  一実施形態によれば、半導体基板と、第2のローサイドトランジスタの電源と、電力発生器とは、共通接地に接続される。
【００６３】
発生器と第2のローサイドトランジスタのソースとをこの共通接地に接続することにより、電気的信号Voutへの基準を確保することができる。
【００６４】
この同じ接地に半導体基板を接続することにより、前記基板が浮遊しないようにされる。これにより、第1および第2の複数のトランジスタの論理ゲートのトランジスタならびに第1および第2のハイサイドおよびローサイドトランジスタの各々のレベルにおいて寄生信号および負荷トラッピングを制限することが可能になる。これにより、トランジスタのゲート分極によって損傷されることがある自己分極基板効果を避けることも可能になる。
-  一実施形態によれば、電子回路は、レーザダイオードのマトリクスおよび少なくとも1つの面する光起電力セルのマトリクスを含むオプトカプラと呼ばれる少なくとも1つの光カプラによって少なくとも1つのコントローラから電気的に絶縁され、前記レーザダイオードのマトリクスは、少なくとも1つのコントローラから来る電気的信号を受け取り、前記電気的信号に応じて、少なくとも1つの光起電力セルのマトリクスに送られる光束を生成するように構成され、前記少なくとも1つの光起電力セルのマトリクスは、光束を受け取り、第1および第2の入力信号の中からの少なくとも1つを送り出すように構成される。
-  一実施形態によれば、電子回路は、レーザダイオードのマトリクスおよび少なくとも1つの面する光起電力セルのマトリクスを含むオプトカプラと呼ばれる少なくとも1つの光カプラによって第1および第2の電源の中からの少なくとも1つから電気的に絶縁され、前記レーザダイオードのマトリクスは、第1および第2の電源の中からの少なくとも1つから来る電気的信号を受け取り、前記電気的信号に応じて、少なくとも1つの光起電力セルのマトリクスに送られる光束を生成するように構成され、前記少なくとも1つの光起電力セルのマトリクスは、光束を受け取り、第1および第2の電源からの少なくとも1つを送り出すように構成される。
-  一実施形態によれば、電子回路および少なくとも1つのオプトカプラは、1つの同じパッケージング内に組み立てられる。
-  一実施形態によれば、第1および第2の電源は、主電源と呼ばれる1つの同じ電源である。
-  一実施形態によれば、少なくとも1つのコントローラは、主コントローラと呼ばれる1つの単一コントローラである。
-  一実施形態によれば、主電源は、前記主電源に接続されたレーザダイオードのマトリクスを含む第1のオプトカプラによって電子回路から電気的に絶縁され、第1の光起電力セルのマトリクスは第1のドライバに接続され、第2の光起電力セルのマトリクスは第2のドライバに接続され、前記第1および第2の光起電力セルのマトリクスは、第1のオプトカプラの前記レーザダイオードのマトリクスに結合されそれに面し、前記第1および第2の光起電力セルのマトリクスは、それぞれ、第1および第2のドライバに供給するように構成される。
-  一実施形態によれば、主コントローラは、前記主コントローラに接続されたレーザダイオードのマトリクスを含む第2のオプトカプラによって電子回路から電気的に絶縁され、第1の光起電力セルのマトリクスは第1のドライバに接続され、第2の光起電力セルのマトリクスは第2のドライバに接続され、前記第1および第2の光起電力セルのマトリクスは、第2のオプトカプラの前記レーザダイオードのマトリクスに結合されそれに面し、前記第1および第2の光起電力セルのマトリクスは、それぞれ、第1および第2の入力信号を第1および第2のドライバに送り出すように構成される。
【００６５】
本発明において、「HEMT型トランジスタ」とは、これは、時にはヘテロ構造電界効果トランジスタの用語によっても示される高電子移動度トランジスタを意味する。そのようなトランジスタは異なるバンドギャップを有する2つの半導体層の重ね合せを含み、それらは界面に量子井戸を形成する。電子はこの量子井戸に閉じ込められて、2次元電子ガスを形成する。高電圧およびある温度において維持するために、これらのトランジスタは、広いエネルギーバンドギャップを有するように選択される。
【００６６】
広いエネルギーバンドギャップをもつHEMTトランジスタの中で、窒化ガリウムベーストランジスタは非常に有望である。エネルギーバンドギャップ幅(>3eV)は、従来のエレクトロニクス材料と比較してより大きな臨界電界と、キャリアの高い飽和速度と、良好な熱および化学安定性とを誘起する。したがって、窒化ガリウムの絶縁破壊電界は2×106V/cmよりも大きくなることができ、それにより、600Vよりも大きい破壊電圧をもつコンパクトなトランジスタを容易に作り出すことが可能になる。横方向導電トランジスタ(lateral conduction transistor)では、ゲート/ドレイン破壊電圧は、ゲートとドレインとの間の適切な距離によって容易に制御することができる。それにより、約600Vの破壊電圧が、約数ミクロン(例えば、4μmから10μm)の、トランジスタのゲートとドレインとの間の距離で達することができる。加えて、そのようなトランジスタは、非常に高い電子移動度と界面電子ガスの高い電子密度とのために、非常に高い電流密度を可能にする。
【００６７】
本発明の範囲において、第2の層への第1の層の堆積は、2つの層が互いに直接接触していることを否応なしに意味するのではなく、第1の層が、第2の層に直接接触することによってまたは少なくとも1つの他の層もしくは少なくとも1つの他の要素により第2の層から分離されることによって第2の層を少なくとも部分的に覆うことを意味することが明示される。
【００６８】
本発明の範囲において、第1の層と第2の層との間に挿入された第3の層の相対的な配置は、層が互いに直接接触していることを否応なしに意味するのではなく、第3の層が第1および第2の層に直接接触するか、またはこれらから少なくとも1つの他の層もしくは少なくとも1つの他の要素によって分離されることを意味することが明示される。例えば、それ自体既知の方法で、GaNベースHEMT型トランジスタの分野において、2つのGaN半導体層とAlGaN半導体層との間に薄いAlN層を挿入することができる。
【００６９】
材料A-「ベースの」基板、デバイス、層とは、これは、基板、デバイス、層が、この材料Aのみ、またはこの材料Aおよび多分他の材料、例えば、合金元素、不純物、もしくはドーピング元素を含むことを意味し、材料Aは、基板、デバイス、または層にとって有利な特性を有する。したがって、窒化ガリウム(GaN)ベーストランジスタは、例えば、多分ドープされた部分をもつまたはAlGaN合金で製作されたGaN活性部分を含む。
【００７０】
本発明では、「NMOS型トランジスタ」とは、これは、主キャリアが電子である電界効果トランジスタを意味し、NMOS型トランジスタは、特に、電子電流を通過させることができるN型チャネルを有する。
【００７１】
異なるトランジスタ構成、例えば、限定ではないが、金属ゲートがチャネルから絶縁されているMOSFET(「酸化金属半導体電界効果トランジスタ」)、金属ゲートがチャネルに直接接触しているMESFET(「金属半導体FET」)、大きいギャップの半導体がゲートとチャネルとの間に挿入されているHFET(「ヘテロ構造FET」)、ドーパントが主として大きいギャップの半導体に位置づけられるとともに、これらのドーパントに由来する電子が主としてチャネルを通り過ぎるMODFET(「変調ドープFET」)を使用することができる。
【００７２】
一般に、NMOSトランジスタのゲートが閾値電圧よりも大きい電圧の状態にされた場合、ソースとドレインとはチャネルによって接続され、トランジスタはループ状態と呼ばれる。NMOSトランジスタのゲートが閾値電圧よりも小さい電圧の状態にされた場合、ソースとドレインとはもはや接続されず、トランジスタは遮断状態と呼ばれる。
【００７３】
続いて、公称値、例えば、閾値よりも大きい電圧値の維持とは、この値がある期間にわたって大幅な変動をせず、その期間の間、この値が維持されることを意味する。例えば、電圧が0Vと5Vとの間にある信号の入力で受け取るように構成されたトランジスタでは、ループ状態における公称電圧値の維持とは、この値が厳密に2Vよりも大きいままであることを意味する。遮蔽状態における公称電圧値の維持とは、この値が厳密に0.2V未満のままであることを意味する。
【００７４】
電子は、チャネルの長さに沿ってソースとドレインとの間を循環する。
【００７５】
チャネルの幅寸法は、電子電流をトランジスタに通すのに望ましい電子電流の強度に応じて大きさを合わせることができる。
【００７６】
続いて、トランジスタの「開発」に関して言えば、これは、ゲートの幅寸法を意味する。例えば、10mm開発トランジスタは、ゲート10mm幅を有し、チャネルは、例えば、250nmと02μmとの間の長さを有することができる。
【００７７】
図では、以下の表記、すなわち、ゲートにはG、ソースにはS、ドレインにはDが使用される。
【００７８】
電力コンバータは、電気信号(第1の供給元)を別の電気信号(第2の供給元)に変換する機能を有する。例えば、交流を別の交流に変換するように意図されたコンバータ(AC/ACコンバータ)、直流を別の直流に変換するように意図されたコンバータ(DC/DCコンバータ)、交流を直流に変換するように意図されたコンバータ(整流器と呼ばれるAC/DCコンバータ)、および直流を交流に変換するように意図されたコンバータ(インバータと呼ばれるDC/ACコンバータ)がある。
【００７９】
それゆえに、インバータは、一方では直流電圧源に、他方では1つまたは複数の抵抗または誘導負荷に接続される。これらの接続はインバータ分岐のレベルにおいて行われる。インバータは、1つまたは複数の分岐から構成することができる。
【００８０】
インバータ分岐は、1つまたは複数のスイッチングセルによって構成することができる。
【００８１】
各スイッチングセルは、1対の一緒に接続されたハイサイドスイッチおよびローサイドスイッチから形成される。これらのスイッチのスイッチングのクリアランスによって、インバータは、電圧源と負荷の相互接続を周期的に変更する。
【００８２】
スイッチングセルは、以下の電源の基本的な相互接続規則を守らなければならない。
【００８３】
電圧源は、短絡してはいけないが、開放されていてもよい。
【００８４】
電流源は、オープンではあってはいけないが、短絡していてもよい。
【００８５】
それゆえに、スイッチングセルの2個のスイッチの状態は相補的である、すなわち、ハイサイドスイッチが遮断されているときローサイドスイッチはループされている、および逆の場合も同じであることが必要である。
【００８６】
この相補的なスイッチングを保証するために、ハイサイドスイッチおよびローサイドスイッチは、時間的に分離された指令信号によって指令される。
【００８７】
ドライバのうちの1つまたは複数は、特に、時間回復なしに指令信号を生成するように設計することができる。
【００８８】
ドライバは、一緒に接続またはリンクされた物理的構成要素のアセンブリであり、その結果、ドライバは、それ自体、指令、指図、もしくは調節されるか、またはインバータシステムなどの別のシステムを指令、指図、もしくは調節することができる。
【００８９】
これらのドライバは、例えば、スイッチングセルの各スイッチの指令信号の間にデッドタイムを導入することができる。
【００９０】
本発明によれば、次に、インバータ分岐のドライバを含む電子回路の第1の実施形態が、図1Aを参照して説明される。
【００９１】
電子回路1は、1対のハイサイドスイッチおよびローサイドスイッチによって形成されたインバータ分岐と、これらのスイッチのドライバとを含む。
【００９２】
ハイサイドスイッチは、ソースが浮遊電位である第1のハイサイドトランジスタ14によって形成される。
【００９３】
このハイサイドトランジスタ14は、例えばGaNまたはAsGaベースのHEMTトランジスタであることが好ましい。このハイサイドトランジスタ14は、約30Aの電流で機能するように300mm開発を有することができる。特に、このハイサイドトランジスタ14は、例えば、10μm以上のゲート/ドレイン距離では、400Vを超える、好ましくは600Vを超える電圧を有する高電圧負荷をサポートするように構成される。
【００９４】
ローサイドスイッチは、ソースが接地状態である第2のローサイドトランジスタ15によって形成される。
【００９５】
このローサイドトランジスタ15は、やはり、約30Aの負荷電流と、例えば400Vを超える、好ましくは600Vを超える電圧を有する高電圧とをサポートするように300mm開発を有することができる。
【００９６】
ハイサイドトランジスタ14およびローサイドトランジスタ15は、必要性に応じて調節可能である1.5Vと4Vとの間の閾値電圧を有することができる。
【００９７】
ハイサイドトランジスタ14およびローサイドトランジスタ15は、ハーフブリッジ回路を形成するように一緒に接続される。
【００９８】
特に、ハイサイドトランジスタ14のソースは、ローサイドトランジスタ15のドレインに接続され、ローサイドトランジスタ15のドレインは、中点Mのレベルに出力接続部を有する。
【００９９】
したがって、インバータ分岐は、交流負荷に供給することを可能にする中点Mでの出力部を有する。
【０１００】
ハイサイドトランジスタ14は、第1の複数の論理ゲート10、12、13を含む第1のドライバ140によって指令される。
【０１０１】
ローサイドトランジスタ15は、第2の複数の論理ゲート10、11、12、13を含む第2のドライバ150によって指令される。
【０１０２】
第1のドライバ140は、図2Aに示されたものなどの第1の指令信号
【０１０３】
【数１】
2020036526.tif 000003
【０１０４】
をハイサイドトランジスタ14のゲートに送り出すように構成することができる。
【０１０５】
この第1の指令信号は、例えば実質的に0Vに等しいハイサイドトランジスタ14の閾値電圧よりも小さい低値と、例えば4.5Vと5Vとの間のハイサイドトランジスタ14の閾値よりも大きい高値との間で変化することができる電圧を有する。第1の指令信号のこの電圧は、ハイサイドトランジスタ14のゲート電位と浮遊電位との間の電位差に等しい。
【０１０６】
第2のドライバ150は、図2Aに示されたものなどの第2の指令信号
【０１０７】
【数２】
2020036526.tif 000004
【０１０８】
をローサイドトランジスタ15のゲートに送り出すように構成することができる。
【０１０９】
この第2の指令信号は、例えば実質的に0Vに等しいローサイドトランジスタ15の閾値電圧よりも小さい低値と、例えば4.5Vと5Vとの間ローサイドトランジスタ15の閾値よりも大きい高値との間で変化することができる。
【０１１０】
第2の指令信号のこの電圧は、ローサイドトランジスタ15のゲート電位と回路1の接地との間の電位差に等しい。
【０１１１】
第1および第2の指令信号は、第1の指令信号の高値が時間的に第2の指令信号の低値に対応するように、および第2の指令信号の高値が時間的に第1の指令信号の低値に対応するように時間的に交互にされる。
【０１１２】
特に、第1のドライバ140および第2のドライバ150は、第1の指令信号および第2の指令信号がそれらのそれぞれの高値を決して同時に有しないように構成される。その後、ハイサイドトランジスタ14およびローサイドトランジスタ15は、決して同時にループ状態にはない。
【０１１３】
第1の指令信号および第2の指令信号は、それらのそれぞれの低値を同時に有することができる。その後、ハイサイドトランジスタ14およびローサイドトランジスタ15は、同時に阻止状態にあり得る。
【０１１４】
インバータ分岐は、中点Mの出力のレベルにおいて、図2Bに示されたものなどの出力信号を送り出すように構成することができる。
【０１１５】
この出力信号は、0Vと、400V以上、例えば、または600V以上のピーク電圧との間で変動する交流電圧を有することができる。
【０１１６】
出力信号は、スロットまたは実質的に正弦波の形態を有することができる。
【０１１７】
出力信号の正弦波形態を得るために、ハイサイドトランジスタ14およびローサイドトランジスタ15の指令信号は、それぞれのドライバによって変調されたパルス幅であることが好ましい。
【０１１８】
これらのドライバ140、150は、特に、入力部において、1つまたは複数のコントローラからの、PWMと表される、パルス幅変調入力信号を受け取ることができる。
【０１１９】
ドライバは、特に、同期PWM入力信号を受け取ることができる。
【０１２０】
有利な可能性によれば、第1および第2のドライバは各々時間的に同一のPWM入力信号を受け取る。
【０１２１】
このPWM入力信号は、続いて、上述の第1および第2の指令信号を得るために第1および第2の複数の論理ゲートによって処理される。
【０１２２】
有利には、第1および第2の複数の論理ゲートは、電子でのみ機能するNMOSトランジスタを含む。この機能は、HEMTトランジスタの機能と互換性がある。
【０１２３】
続いて、第1のドライバ140および第2のドライバ150は、ハイサイドトランジスタ14およびローサイドトランジスタ15と同じ1つのチップおよび同じ1つの半導体基板に統合することができる。
【０１２４】
特に、NMOSトランジスタのチャネルとHEMTハイサイドトランジスタ14およびローサイドトランジスタ15のチャネルとは、半導体基板の同じ1つの半導体層に形成することができる。
【０１２５】
半導体基板は、GaNベースの半導体層を含むことが好ましい。
【０１２６】
NMOSトランジスタの形成とHEMTハイサイドトランジスタ14およびローサイドトランジスタ15の形成とは、有利には、ほとんど共通の技術的ステップを共有することができる。
【０１２７】
この構造適合性により、電子回路1の生産を簡単にすることが可能になる。
【０１２８】
これにより、さらに、電子回路1の生産コストを低減することが可能になる。
【０１２９】
その上、これらの第1のドライバ140および第2のドライバ150をHEMTハイサイドトランジスタ14およびローサイドトランジスタ15に関連づけ電子でのみ機能するそのような電子回路1は、最適化された機能を有する。特に、ハイサイドトランジスタ14およびローサイドトランジスタ15のスイッチング速度を最適化することができる。
【０１３０】
第1の複数の論理ゲートは、第1の遅延機能論理ゲート10high、第1のAND型論理ゲート12high、および第1のNO型論理ゲート13highを含むことが好ましい。
【０１３１】
第1の遅延機能ゲート10highは、入力部においてPWM入力信号を受け取り、出力部において第1の遅延PWM信号を送り出すことが好ましい。
【０１３２】
第1のAND型ゲート12highは、入力部AにおいてPWM入力信号を、および入力部Bにおいて、第1の遅延機能ゲート10highから来る第1の遅延PWM信号を受け取り、出力部において信号A・Bhighを送り出すことが好ましい。
【０１３３】
第1のNO型ゲート13highは、入力部において、第1のAND型ゲート12highから来る信号A・Bhighを受け取り、出力部において、第1の指令信号に対応する信号
【０１３４】
【数３】
2020036526.tif 000005
【０１３５】
を送り出すことが好ましい。
【０１３６】
第2の複数の論理ゲートは、第2の遅延機能論理ゲート10low、2つのNO型論理ゲート11low、第2のAND型論理ゲート12low、および第2のNO型論理ゲート13lowを含むことが好ましい。
【０１３７】
第2の遅延機能ゲート10lowは、入力部においてPWM入力信号を受け取り、出力部において第2の遅延PWM信号を送り出すことが好ましい。
【０１３８】
2つのNO型ゲート11lowの中からの一方は、入力部において、PWM入力信号を受け取り、出力部において反転PWM入力信号を送り出すことが好ましい。
【０１３９】
2つのNO型ゲート11lowの中からの他方は、入力部において、第2の遅延PWM入力信号を受け取り、出力部において反転遅延PWM入力信号を送り出すことが好ましい。
【０１４０】
第2のAND型ゲート12lowは、入力部Aにおいて、2つのNO型ゲート11lowの中からの一方から来る反転PWM入力信号を、および入力部Bにおいて、2つのNO型ゲート11lowの中からの他方から来る反転遅延PWM信号を受け取り、出力部において信号A・Blowを送り出すことが好ましい。
【０１４１】
第2のNO型ゲート13lowは、入力部において、第2のAND型ゲート12lowから来る信号A・Blowを受け取り、出力部において、第2の指令信号に対応する信号
【０１４２】
【数４】
2020036526.tif 000006
【０１４３】
を送り出すことが好ましい。
【０１４４】
本実施形態によれば、PWM入力信号は、第2のAND型ゲート12lowの入力部AおよびB対応する2つの分岐に分配され、前部分岐の各々において処理され次いで反転されて、前記入力部AおよびBに送り出される。
【０１４５】
図1Cに示された代替実施形態によれば、第2の複数の論理ゲートは、第2の遅延機能論理ゲート10low、1つの単一NO型論理ゲート11low、第2のAND型論理ゲート12low、および第2のNO型論理ゲート13lowを含む。
【０１４６】
NO型ゲート11lowは、入力部において、PWM入力信号を受け取り、出力部において反転PWM入力信号を送り出すことが好ましい。
【０１４７】
第2の遅延機能ゲート10lowは、入力部において反転PWM入力信号を受け取り、出力部において遅延反転PWM信号を送り出すことが好ましい。
【０１４８】
第2のAND型ゲート12lowは、入力部Aにおいて、NO型ゲート11lowから来る反転PWM入力信号を、および入力部Bにおいて、第2の遅延機能ゲート10lowから来る遅延反転PWM信号を受け取り、出力部において信号A・Blowを送り出すことが好ましい。
【０１４９】
第2のNO型ゲート13lowは、入力部において、第2のAND型ゲート12lowから来る信号A・Blowを受け取り、出力部において、第2の指令信号に対応する信号
【０１５０】
【数５】
2020036526.tif 000007
【０１５１】
を送り出すことが好ましい。
【０１５２】
本実施形態によれば、PWM入力信号は、最初に、反転され、次いで、第2のAND型ゲート12lowの入力部AおよびBに対応する2つの分岐に分配され処理される。この動作は、1つの単一NO型論理ゲート11lowしか必要としない。この可能性によれば、第2の複数の論理ゲートの生産に関連する複雑さおよびコストが、上述の実施形態に対して低減される。
【０１５３】
2つのNO型論理ゲート11lowは、抵抗R1に関連する1つの単一NMOSトランジスタを含むことが好ましい。
【０１５４】
NMOSトランジスタは、1mm開発GaNベーストランジスタであることが好ましい。
【０１５５】
抵抗R1は、例えば、500オームと2000オームとの間の値を有することができる。
【０１５６】
これらのNO型論理ゲート11lowの論理記号および構成が、それぞれ、図3Aおよび図3Bに示される。
【０１５７】
これらの2つのNO型論理ゲート11lowは同一であり、これらの論理ゲートの一方についての以下の説明は、他方の論理ゲートに有効である。
【０１５８】
そのような論理ゲートの入力部は、NMOSトランジスタのゲートに接続される。
【０１５９】
NMOSトランジスタのドレインは抵抗に接続される。
【０１６０】
論理ゲートの出力部は、ドレインと抵抗との間に位置する。
【０１６１】
この論理ゲートは、供給源によって電位V'ddおよびV'ssで電気的に供給され得る。
【０１６２】
特に、トランジスタのソースはV'ssに接続されることが好ましく、抵抗は、ドレインに接続された側の反対の側でV'ddに接続されることが好ましい。
【０１６３】
そのような構成は、後で、「一段NO型論理ゲート11」と呼ばれる。
【０１６４】
この構成は、電子回路1の基本的ブリックを構成することが好ましい。
【０１６５】
第1のNO型論理ゲート13highおよび第2のNO型論理ゲート13lowは、各々、一段NO型論理ゲート11によって形成された第1の段、および2つのNMOSトランジスタU1、U2を含む第2の段を含むことが好ましい。
【０１６６】
これらの第1のNO型論理ゲート13highおよび第2のNO型論理ゲート13lowは、ハイサイドトランジスタ14およびローサイドトランジスタ15のそれぞれのゲートをロードするように構成される。
【０１６７】
2つのNMOSトランジスタU1、U2は、10mm開発GaNベーストランジスタであることが好ましい。
【０１６８】
そのような開発により、特に、第1の段のNMOSトランジスタに流れ込む電流よりも大きい強度の電流をこれらのトランジスタに流れ込ませることが可能になる。
【０１６９】
これらのNMOSトランジスタU1、U2は、ハイサイドトランジスタ14およびローサイドトランジスタ15に関して、20よりも大きい、好ましくは30以上の増強比(development ratio)を有することができる。
【０１７０】
このサイジングにより、NMOSトランジスタU1、U2、ならびにハイサイドトランジスタ14およびローサイドトランジスタ15が、各々、それらの機能範囲において最適化された方法で機能することができる。
【０１７１】
これらの第1のNO型論理ゲート13highおよび第2のNO型論理ゲート13lowの論理記号および構成が、それぞれ、図4Aおよび図4Bに示される。
【０１７２】
これらの論理ゲートについての1つの以下の説明は、他方の論理ゲートに有効である。
【０１７３】
そのような論理ゲートの入力部は、一方では第1の段の一段NO型論理ゲート11の入力部に、他方ではトランジスタU2のゲートに接続される。
【０１７４】
トランジスタU1のゲートは、第1の段の一段NO型論理ゲート11の出力部に接続される。
【０１７５】
トランジスタU2のドレインは、トランジスタU1のソースに直接接続される。
【０１７６】
この論理ゲートの出力部は、ドレインとソースとの間に位置し、これらの2つのトランジスタU2、U1から直接接続される。
【０１７７】
有利には、トランジスタU1のゲートへのアクセス抵抗は、第1の段の抵抗R1よりも大きい。これにより、この論理ゲートの出力部のレベルでの電位の著しい降下なしに、第1の段のNMOSトランジスタに流れ込む電流よりも大きい強度の電流をトランジスタU1、U2に流れ込ませることが可能になる。それゆえに、この論理ゲートは、有利には、例えば、高強度電流の場合でさえ、ハイサイドトランジスタ14またはローサイドトランジスタ15の閾値よりも大きい規格電圧値を出力部において維持するのを可能にする。特にトランジスタU1、U2は、1Aの電流の下で5Vの電圧を送り出し維持することができる。
【０１７８】
この論理ゲートは、供給源によって電位VddおよびVss(またはV'ddおよびV'ss)で電気的に供給され得る。
【０１７９】
特に、トランジスタU2のソースはVss(またはV'ss)に接続されることが好ましく、トランジスタU1のドレインは、Vdd(またはV'dd)に接続されることが好ましい。
【０１８０】
供給源は、第1の段の一段NO型論理ゲートにも供給する。
【０１８１】
そのような構成は、後で、「二段NO型論理ゲート」と呼ばれる。
【０１８２】
2つのNO型論理ゲート13high、13lowは、同一とすることができ、またはハイサイドトランジスタ14およびローサイドトランジスタ15に応じて大きさを合わせることができる。
【０１８３】
例えば、実質的に30に等しい増強比を有するハイサイドトランジスタ14およびローサイドトランジスタ15では、第1のNO型論理ゲート13highのトランジスタU1、U2は、第2のNO型論理ゲートトランジスタ13lowのトランジスタU1、U2の増強に対して実質的に30に等しい係数よりも大きい増強を有することができる。
【０１８４】
第1のAND型論理ゲート12highおよび第2のAND型論理ゲート12lowは、2つのNMOSトランジスタおよび1つの抵抗の各々を含むことが好ましい。
【０１８５】
2つのNMOSトランジスタT1、T2は、1mm開発GaNベーストランジスタであることが好ましい。
【０１８６】
これらの第1のAND型論理ゲート12highおよび第2のAND型論理ゲート12lowの論理記号および構成が、それぞれ、図5Aおよび図5Bに示される。
【０１８７】
これらの2つのAND型論理ゲート12high、12lowは同一とすることができ、これらの論理ゲートの1つについての以下の説明は、他方の論理ゲートに有効である。
【０１８８】
そのような論理ゲートは、2つの入力部AおよびBを有する。
【０１８９】
そのような論理ゲートの入力部Aは、トランジスタT1のゲートに接続されることが好ましい。
【０１９０】
そのような論理ゲートの入力部Bは、トランジスタT2のゲートに接続されることが好ましい。
【０１９１】
トランジスタT2のドレインは、トランジスタT1のソースに直接接続される。
【０１９２】
トランジスタT1のドレインは抵抗R1に接続される。
【０１９３】
論理ゲートの出力部は、トランジスタT1のドレインと抵抗R1との間に位置する。
【０１９４】
この論理ゲートは、供給源によって電位VddおよびVss(またはV'ddおよびV'ss)で給電され得る。
【０１９５】
特に、トランジスタT2のソースはVss(またはV'ss)に接続されることが好ましく、抵抗R1は、トランジスタT1のドレインに接続された側の反対の側でVdd(またはV'dd)に接続されることが好ましい。
【０１９６】
第1の遅延機能論理ゲート10highおよび第2の遅延機能論理ゲート10lowは、各々、複数の一段NO型論理ゲート11を含むことが好ましい。
【０１９７】
これらの第1の遅延機能論理ゲート10highおよび第2の遅延機能論理ゲート10lowの論理図および構成が、それぞれ、図6Aおよび図6Bに示される。
【０１９８】
これらの論理ゲートについての以下の説明は、他方の論理ゲートに有効である。
【０１９９】
そのような論理ゲートの入力部はPWM信号を受け取る。それは、一段NO型論理ゲート11の入力部に対応する。
【０２００】
そのような論理ゲートの出力部は、遅延PWM信号を送り出す。それは、別の一段NO型論理ゲート11の出力部に対応する。
【０２０１】
そのような遅延機能論理ゲートは、その入力部とその出力部との間に、直列に組み合わされた偶数の一段NO型論理ゲート11を含む。
【０２０２】
入力部のPWM信号は、実際は、一段NO型論理ゲート11の各通路において基本遅延および反転を受ける。
【０２０３】
偶数の一段NO型論理ゲート11を直列に組み合わせることにより、その後、2つずつ信号反転を相殺することと、遅延機能論理ゲートの出力部において基本遅延の和に等しい合計遅延を有する遅延PWM信号を得るように基本遅延を累加することとが可能になる。
【０２０４】
第1の遅延機能ゲート10highおよび第2遅延機能ゲート10lowは、それぞれ、第1の数の異なる一段NO型論理ゲート11および第2の数の異なる一段NO型論理ゲート11を含む。
【０２０５】
これらの第1および第2の数は、例えば、第1および第2のドライバに関して目標とする最大スイッチング周波数に依存する。特に、最大スイッチング周波数は、約10MHzとすることができる。
【０２０６】
特におよび有利には、第1の遅延機能ゲート10highおよび第2の遅延機能ゲート10lowは、非回復を保証するためのそれらの間の十分な時間差と、スイッチングのデッドタイムを最小にし、スイッチング周波数を増加させるための最小値とを有する第1の遅延PWM信号および第2の遅延PWM信号をそれぞれ送り出すように構成される。
【０２０７】
この時間差は、第1の遅延機能ゲート10highおよび第2の遅延機能ゲート10lowの出力部においてそれぞれ得られる合計遅延の差に対応する。
【０２０８】
有利な可能性によれば、第1および第2の複数の論理ゲートは、後に主電源と呼ばれる1つの同じ供給源によって給電される。
【０２０９】
本発明の第2の態様はインバータシステムに関する。
【０２１０】
好ましいが非限定の実施形態によれば、このシステムは、例えば図1Bに示されたように、主電源によって電位VddおよびVssで給電され、PWM入力信号を送り出すコントローラによって制御される電子回路1を含むことができる。
【０２１１】
このインバータシステムは、ハイサイドトランジスタ14のドレインに接続された電力発生器100をさらに含むことが好ましい。続いて、このインバータシステムにより、高電力直流DCを高電力交流ACに変換することができる。
【０２１２】
有利には、インバータシステムの電子回路1は、コントローラおよび主電源から電気的に絶縁される。
【０２１３】
第1のオプトカプラ2は、電子回路1をコントローラから絶縁することが好ましい。
【０２１４】
第2のオプトカプラ2は、電子回路1を主電源から絶縁することが好ましい。
【０２１５】
これらの第1および第2のオプトカプラ2、3は、1つの同じ絶縁原理を利用することが好ましい。
【０２１６】
しかしながら、それらは、例えば伝送されるべき電気信号の電力に応じて異なるように大きさを合わされてもよい。
【０２１７】
この絶縁原理は以下の通りである。
【０２１８】
電気信号を受け取るそのようなオプトカプラの入力部は、レーザダイオードのマトリクスに接続される。このレーザダイオードマトリクスは入力電気信号を光信号に変換する。光信号が放出され、光起電力セルのマトリクスに送られる。そのような光起電力セルのマトリクスは、例えば、文献のFR 3012669 A1に開示されている生成方法に従って生成することができる。この光起電力セルのマトリクスは、光信号を受け取り、それを電気信号に変換して電子回路1に供給する。
【０２１９】
第1および第2のオプトカプラ2、3は、各々、それぞれ、1つまたは複数の向き合っている光起電力セルのマトリクス21、31に結合されたレーザダイオードのマトリクス20、30を含むことが好ましい。
【０２２０】
特に、第1のオプトカプラ2は、以下のように大きさを合わせることができる。
【０２２１】
有利には、レーザダイオードのマトリクス20は、コントローラに接続され、2つの光起電力セルのマトリクス21に面して回転される。レーザダイオードのマトリクス20および光起電力セルのマトリクス21は、例えばSiO2で製作された誘電体層200によって分離することができる。2つの光起電力セルのマトリクス21の一方は、コントローラから来るPWM入力信号を実質的に送り出すために第1のドライバに接続される。
【０２２２】
他方の光起電力セルのマトリクス21は、コントローラから来るPWM入力信号を実質的に送り出すために第2のドライバに接続される。
【０２２３】
光起電力セルのマトリクス21の各々は、PWM入力信号の電圧に依存するいくつかの基本セルを含むことができる。
【０２２４】
例えば、約750μWの光パワーの下で約0.3Vを送り出す基本セルでは、光起電力セルのマトリクス21の各々は、16個の基本セルを含んで、第1および第2のドライバの入力部に合計で16×0.3V=4.8Vまで送り出すことができる。
【０２２５】
第2のオプトカプラ3は、以下のように大きさを合わせることができる。
【０２２６】
有利には、レーザダイオードのマトリクス30は、主電源に接続され、2つの光起電力セルのマトリクス31に面して回転される。
【０２２７】
レーザダイオードのマトリクス30および光起電力セルのマトリクス31は、例えばSiO2で製作された誘電体層300によって分離することができる。
【０２２８】
2つの光起電力セルのマトリクス31の一方は、主電源から来る第1の給電を送り出すために第1のドライバに接続される。
【０２２９】
他方の光起電力セルのマトリクス31は、主電源から来る第2の給電を送り出すために第2のドライバに接続される。
【０２３０】
光起電力セルのマトリクス31の各々は、それぞれ第1および第2のドライバの第1および第2の給電に必要な供給電圧に依存するいくつかの基本セルを含むことができる。
【０２３１】
例えば、約4Wの光パワーの下で約0.4Vを送り出す基本セルでは、光起電力セルのマトリクス21の各々は、81個の基本セルを含んで、第1および第2のドライバの入力部に合計で81×0.4V=32.4Vまで送り出すことができる。
【０２３２】
2つの光起電力セルのマトリクス21、31をレーザダイオード20、30のマトリクスに関連づけるそのような構成により、有利には、PWM入力信号および/または主電源信号を二重にすることができる。
【０２３３】
この構成により、さらに、最適化されたインバータシステムの構成要素の統合を得ることが可能になる。
【０２３４】
したがって、例えば、図7A〜図7Cに示されるように、1つの同じケーシング4に、電子回路1と第1および第2のオプトカプラ2、3とを統合することが可能である。
【０２３５】
例えば、第1および第2のオプトカプラ2、3を、第1のチップ上に生成および/または組み立て、接続ゲート5に付着または溶接することができ、電子回路1を、第2のチップ上に生成し、第1および第2のオプトカプラ2、3の近くにおいて接続ゲート5に付着または溶接することができる(図7B)。次いで、接続ワイヤ6により、第1および第2のオプトカプラ2、3を電子回路1に接続することを可能にすることができる。接続ゲート5と、第1および第2のオプトカプラ2、3と、電子回路1とを囲むケーシング4は、固体、エポキシタイプ、または空胴とすることができる(例えば、電力コンバータの熱放散を容易にするために)。
【０２３６】
別の例によれば、第1および第2のオプトカプラ2、3を、第1のチップ上に生成および/または組み立て、接続ゲート5に付着または溶接することができ、電子回路1をこの第1のチップ上に返し戻すことができる。第1および第2のオプトカプラ2、3と電子回路1との間の接続は、その後、接続パッドのレベルにおいて達成することができる(図7C)。
【０２３７】
本発明は上述の実施形態に限定されず、特許請求の範囲によってカバーされるすべての実施形態まで拡大される。
【符号の説明】
【０２３８】
1  電子回路
2  第1のオプトカプラ
3  第2のオプトカプラ
4  ケーシング
5  接続ゲート
6  接続ワイヤ
10  論理ゲート
11  論理ゲート、一段NO型論理ゲート
12  論理ゲート
13  論理ゲート
10high  第1の遅延機能論理ゲート
10low  第2の遅延機能論理ゲート
11low  NO型論理ゲート
12high  第1のAND型論理ゲート
12low  第2のAND型論理ゲート
13high  第1のNO型論理ゲート
13low  第2のNO型論理ゲート
14  第1のハイサイドトランジスタ
15  第2のローサイドトランジスタ
20  レーザダイオードのマトリクス
21  光起電力セルのマトリクス
30  レーザダイオードのマトリクス
31  光起電力セルのマトリクス
140  第1のドライバ
150  第2のドライバ
200  誘電体層
300  誘電体層
【図１Ａ】
2020036526.tif 000008
【図１Ｂ】
2020036526.tif 000009
【図１Ｃ】
2020036526.tif 000010
【図２Ａ】
2020036526.tif 000011
【図２Ｂ】
2020036526.tif 000012
【図３Ａ】
2020036526.tif 000013
【図３Ｂ】
2020036526.tif 000014
【図４Ａ】
2020036526.tif 000015
【図４Ｂ】
2020036526.tif 000016
【図５Ａ】
2020036526.tif 000017
【図５Ｂ】
2020036526.tif 000018
【図６Ａ】
2020036526.tif 000019
【図６Ｂ】
2020036526.tif 000020
【図７Ａ】
2020036526.tif 000021
【図７Ｂ】
2020036526.tif 000022
【図７Ｃ】
2020036526.tif 000023
【外国語明細書】
2020036526000001.pdf