(57)【要約】【課題】パルス位置変調回路から出力される被変調信号におけるパルス幅の変動を抑制する。【解決手段】パルス位置変調回路は、各々が入力された信号を、制御信号に応じた時間幅で遅延させて後段の遅延器に供給する縦続接続された複数の遅延器を含む遅延ロックループ回路と、各々が複数の遅延器のいずれかに入力されるか複数の遅延器のいずれかから出力される互いに位相が異なる第１の信号と第２の信号との位相差に応じたパルス幅のパルスを、第１の信号及び第２の信号の状態に応じた互いに異なるタイミングで発生させる複数のパルス発生回路と、複数のパルス発生回路の各々が発生させるパルスを選択的に出力する選択回路と、を含む。【選択図】図１
2020031301.tif 000002
【特許請求の範囲】
【請求項１】
各々が入力された信号を、制御信号に応じた時間幅で遅延させて後段の遅延器に供給する縦続接続された複数の遅延器を含む遅延ロックループ回路と、
各々が前記複数の遅延器のいずれかに入力されるか前記複数の遅延器のいずれかから出力される互いに位相が異なる第１の信号と第２の信号との位相差に応じたパルス幅のパルスを、前記第１の信号及び前記第２の信号の状態に応じた互いに異なるタイミングで発生させる複数のパルス発生回路と、
前記複数のパルス発生回路の各々が発生させるパルスを選択的に出力する選択回路と、
を含むパルス位置変調回路。
【請求項２】
前記複数の遅延器の各々は、入力された位相が互いに反転した正相信号及び逆相信号からなる差動信号を、前記制御信号に応じた時間幅で遅延させて後段の遅延器に供給し、
前記複数の遅延器が縦続接続された信号ラインの互いに異なるノードに現れる逆相信号が、前記第１の信号として前記複数のパルス発生回路にそれぞれ入力され、前記信号ラインの互いに異なるノードに現れる正相信号が、前記第２の信号として前記複数のパルス発生回路にそれぞれ入力される
請求項１に記載のパルス位置変調回路。
【請求項３】
前記複数のパルス発生回路の各々には、前記第１の信号として入力される正相信号とは、異なる遅延量で遅延した逆相信号が前記第２の信号として入力される
請求項２に記載のパルス位置変調回路。
【請求項４】
入力データに応じた時間位置にパルスを発生させるパルス位置変調回路と、前記パルス位置変調回路から出力されるパルスを増幅して出力する増幅回路と、を含む送信回路であって、
前記パルス位置変調回路は、
各々が入力された信号を、制御信号に応じた時間幅で遅延させて後段の遅延器に供給する、縦続接続された複数の遅延器を含む遅延ロックループ回路と、
前記複数の遅延器のいずれかに入力されるか前記複数の遅延器のいずれかから出力される、互いに位相が異なる第１の信号と第２の信号との位相差に応じたパルス幅のパルスを、それぞれ互いに異なるタイミングで発生させる複数のパルス発生回路と、
前記複数のパルス発生回路の各々が発生させたパルスを選択的に出力する選択回路と、を含む
送信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の技術は、パルス位置変調回路及び送信回路に関する。
【背景技術】
【０００２】
パルス発生回路に関する技術として、以下の技術が知られている。例えば、縦続接続された遅延回路と、遅延回路の出力に接続され、遅延回路の１段当たりの遅延量に相当する時間幅のパルスを発生する複数の第１の論理回路と、複数の第１の論理回路の出力の論理和を得る第２の論理回路とを備えたパルス発生回路が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２２８５４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
パルス位置変調回路（ＰＰＭ（pulse-position modulation）回路）は、入力信号に応じた時間位置にパルスを発生させる変調回路である。パルス位置変調回路は、例えば、遅延ロックループ回路（DLL: Delay Locked Loop）、インバータ、複数のインパルス発生回路及び選択回路を含んで構成される。遅延ロックループ回路は、縦続接続された複数の遅延器を備え、これら複数の遅延器によって、位相が互いに異なる複数の信号が生成される。複数の遅延器によって生成された複数の信号は、対応するインパルス発生回路の第１の入力端に第１の信号として入力されると共に、インバータを経由して対応するインパルス発生回路の第２の入力端に第２の信号として入力される。インバータは、入力された信号を位相反転させると共に遅延させる。複数のインパルス発生回路は、それぞれ、第１の入力端に入力された第１の信号と、第２の入力端に入力された第２の信号との位相差に応じたパルス幅のインパルスを、第１及び第２の信号の状態に応じた互いに異なるタイミングで発生させる。選択回路は、外部から供給される入力信号に応じて、複数のインパルス発生回路の各々から出力されるインパルスのうちの１つを選択し、これを被変調信号として出力する。
【０００５】
上記の構成を有するパルス位置変調回路によれば、複数の遅延器の各々における遅延量が正確に制御されるため、被変調信号として出力されるインパルスの時間位置を正確に制御することが可能となる。しかしながら、上記の構成を有するパルス位置変調回路によれば、インパルス発生回路から出力されるインパルスのパルス幅は、遅延ロックループ回路の外部に設けられるインバータの性能ばらつき及び温度変化等によって変化する。例えば、パルス位置変調回路から被変調信号として出力されるインパルスを用いて無線送信を行う場合、インパルスのパルス幅が変動すると、無線送信される信号の周波数スペクトルの制御が困難となる。
【０００６】
開示の技術は、１つの側面として、パルス位置変調回路から出力される被変調信号におけるパルス幅の変動を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
開示の技術に係るパルス位置変調回路は、遅延ロックループ回路、複数のパルス発生回路及び選択回路を含む。遅延ロックループ回路は、各々が入力された信号を、制御信号に応じた時間幅で遅延させて後段の遅延器に供給する縦続接続された複数の遅延器を含む。複数のパルス発生回路は、それぞれ、前記複数の遅延器のいずれかに入力されるか前記複数の遅延器のいずれかから出力される互いに位相が異なる第１の信号と第２の信号との位相差に応じたパルス幅のパルスを発生させる。また、複数のパルス発生回路は、それぞれ、前記第１の信号及び前記第２の信号の状態に応じた互いに異なるタイミングで前記パルスを発生させる。選択回路は、前記複数のパルス発生回路の各々が発生させるパルスを選択的に出力する。
【発明の効果】
【０００８】
開示の技術によれば、１つの側面として、パルス位置変調回路から出力される被変調信号におけるパルス幅の変動を抑制する、という効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】開示の技術の実施形態に係るパルス位置変調回路の構成の一例を示す回路ブロック図である。
【図２】開示の技術の実施形態に係るインパルス発生回路の構成の一例を示す回路図である。
【図３】開示の技術の実施形態に係るインパルス発生回路の動作の一例を示すタイミングチャートである。
【図４】開示の技術の実施形態に係るパルス位置変調回路の動作の一例を示すタイミングチャートである。
【図５】比較例に係るパルス位置変調回路の構成の一例を示す回路ブロック図である。
【図６】開示の技術の実施形態に係るパルス位置変調回路の構成の一例を示す回路ブロック図である。
【図７】開示の技術の実施形態に係るパルス位置変調回路の構成の一例を示す回路ブロック図である。
【図８】パルス位置変調回路が備えるインパルス発生回路の動作の一例を示すタイミングチャートである。
【図９】開示の技術の実施形態に係る送信回路の構成の一例を示す回路ブロック図である。
【発明を実施するための形態】
【００１０】
以下、本開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は省略する。
【００１１】
［第１の実施形態］
図１は、開示の技術の第１の実施形態に係るパルス位置変調回路１の構成の一例を示す回路ブロック図である。パルス位置変調回路１は、遅延ロックループ回路１０、複数のインパルス発生回路２０Ａ〜２０Ｄ及び選択回路３０を含んで構成されている。遅延ロックループ回路１０は、差動信号生成回路１１、縦続接続された複数の差動可変遅延器１２Ａ〜１２Ｇ、位相比較器１３及びチャージポンプ１４を含んで構成されている。
【００１２】
差動信号生成回路１１は、位相が互いに反転した（すなわち、位相が互いに１８０°異なる）正相信号Ｓｐ及び逆相信号Ｓｎからなる一定周期の差動信号を生成する。差動信号生成回路１１によって生成された差動信号は、初段の差動可変遅延器１２Ａ及び位相比較器１３に入力される。なお、差動信号として、遅延ロックループ回路１０の外部に設けられた回路によって生成された信号を用いることも可能である。この場合、遅延ロックループ回路１０において差動信号生成回路１１を省略してもよい。
【００１３】
差動可変遅延器１２Ａ〜１２Ｇは、それぞれ、入力された差動信号を、制御信号Ｓｃに応じた時間幅で遅延させて後段の差動可変遅延器に供給する。複数の差動可変遅延器１２Ａ〜１２Ｇが縦続接続されることで、差動信号における遅延量が累積される。また、差動可変遅延器１２Ａ〜１２Ｇが縦続接続された信号ラインの各ノードから、互いに異なる位相の差動信号を取り出すことが可能となる。最終段の差動可変遅延器１２Ｇから出力される遅延した差動信号は、位相比較器１３に入力される。
【００１４】
位相比較器１３は、最終段の差動可変遅延器１２Ｇから出力された遅延が生じた差動信号と、差動可変遅延器１２Ａ〜１２Ｇを経由せずに、差動信号生成回路１１から直接供給される、遅延が殆ど生じていない差動信号との位相差に応じた出力を生成する。位相比較器１３の出力は、チャージポンプ１４に供給される。チャージポンプ１４は、ループフィルタを含んでおり、位相比較器１３の出力に応じたレベルの制御信号Ｓｃを生成する。制御信号Ｓｃは、差動可変遅延器１２Ａ〜１２Ｇに、それぞれ供給される。差動可変遅延器１２Ａ〜１２Ｇによって差動信号に付与される遅延の大きさは、制御信号Ｓｃによって制御される。
【００１５】
遅延ロックループがロックした状態において、最終段の差動可変遅延器１２Ｇから出力される差動信号の遅延量は、差動信号の１周期分となる。差動可変遅延器１２Ａ〜１２Ｇの各々における遅延量は、差動可変遅延器の数（本実施形態では７個）で均等割りされる。すなわち、差動信号の周期をＴとすると、差動可変遅延器１２Ａ〜１２Ｇの各々における遅延量は、それぞれＴ／７である。
【００１６】
インパルス発生回路２０Ａ〜２０Ｄは、それぞれ、第１の入力端２１、第２の入力端２２及び出力端２３を有する。インパルス発生回路２０Ａ〜２０Ｄは、それぞれ第１の入力端２１に入力される第１の信号Ｓ１と第２の入力端２２に入力される第２の信号Ｓ２との位相差に応じたパルス幅のインパルスを第１の信号Ｓ１及び第２の信号Ｓ２の状態に応じたタイミングで発生させる。
【００１７】
インパルス発生回路２０Ａ〜２０Ｄには、それぞれ、差動可変遅延器１２Ａ〜１２Ｇが縦続接続された信号ラインの互いに異なるノードに現れる逆相信号Ｓｎが、第１の信号Ｓ１として第１の入力端２１に入力される。具体的には、差動可変遅延器１２Ａの逆相側の出力ノード（差動可変遅延器１２Ｂの逆相側の入力ノード）であるノードｎ１がインパルス発生回路２０Ａの第１の入力端２１に接続されており、ノードｎ１に現れる逆相信号Ｓｎが第１の信号Ｓ１としてインパルス発生回路２０Ａの第１の入力端２１に入力される。また、差動可変遅延器１２Ｂの逆相側の出力ノード（差動可変遅延器１２Ｃの逆相側の入力ノード）であるノードｎ２がインパルス発生回路２０Ｂの第１の入力端２１に接続されており、ノードｎ２に現れる逆相信号Ｓｎが、第１の信号Ｓ１としてインパルス発生回路２０Ｂの第１の入力端２１に入力される。また、差動可変遅延器１２Ｃの逆相側の出力ノード（差動可変遅延器１２Ｄの逆相側の入力ノード）であるノードｎ３がインパルス発生回路２０Ｃの第１の入力端２１に接続されており、ノードｎ３に現れる逆相信号Ｓｎが、第１の信号Ｓ１としてインパルス発生回路２０Ｃの第１の入力端２１に入力される。また、差動可変遅延器１２Ｄの逆相側の出力ノード（差動可変遅延器１２Ｅの逆相側の入力ノード）であるノードｎ４がインパルス発生回路２０Ｄの第１の入力端２１に接続されており、ノードｎ４に現れる逆相信号Ｓｎが、第１の信号Ｓ１としてインパルス発生回路２０Ｄの第１の入力端２１に入力される。
【００１８】
同様に、インパルス発生回路２０Ａ〜２０Ｄには、それぞれ、差動可変遅延器１２Ａ〜１２Ｇが縦続接続された信号ラインの互いに異なるノードに現れる正相信号Ｓｐが、第２の信号Ｓ２として第２の入力端２２に入力される。具体的には、差動可変遅延器１２Ｃの正相側の出力ノード（差動可変遅延器１２Ｄの正相側の入力ノード）であるノードｐ３がインパルス発生回路２０Ａの第２の入力端２２に接続されており、ノードｐ３に現れる正相信号Ｓｐが第２の信号Ｓ２としてインパルス発生回路２０Ａの第２の入力端２２に入力される。また、差動可変遅延器１２Ｄの正相側の出力ノード（差動可変遅延器１２Ｅの正相側の入力ノード）であるノードｐ４がインパルス発生回路２０Ｂの第２の入力端２２に接続されており、ノードｐ４に現れる正相信号Ｓｐが第２の信号Ｓ２としてインパルス発生回路２０Ｂの第２の入力端２２に入力される。また、差動可変遅延器１２Ｅの正相側の出力ノード（差動可変遅延器１２Ｆの正相側の入力ノード）であるノードｐ５がインパルス発生回路２０Ｃの第２の入力端２２に接続されており、ノードｐ５に現れる正相信号Ｓｐが第２の信号Ｓ２としてインパルス発生回路２０Ｃの第２の入力端２２に入力される。また、差動可変遅延器１２Ｆの正相側の出力ノード（差動可変遅延器１２Ｇの正相側の入力ノード）であるノードｐ６がインパルス発生回路２０Ｄの第２の入力端２２に接続されており、ノードｐ６に現れる正相信号Ｓｐが第２の信号Ｓ２としてインパルス発生回路２０Ｄの第２の入力端２２に入力される。
【００１９】
このように、本実施形態に係るパルス位置変調回路１においては、インパルス発生回路２０Ａ〜２０Ｄの各々には、第１の信号Ｓ１として入力される正相信号Ｓｐとは異なる遅延量で遅延した逆相信号Ｓｎが第２の信号Ｓ２として入力される。
【００２０】
図２は、インパルス発生回路２０Ａ〜２０Ｄの構成の一例を示す回路図である。インパルス発生回路２０Ａ〜２０Ｄは、それぞれ、ｐチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）２０１及び２０２（以下、Ｐ−ＭＯＳ２０１及びＰ−ＭＯＳ２０２と称する）と、ｎチャネル型のＭＯＳＦＥＴ２０３及び２０４（以下、Ｎ−ＭＯＳ２０３及びＮ−ＭＯＳ２０４と称する）とを含んで構成されている。
【００２１】
Ｐ−ＭＯＳ２０１は、ゲートが第２の入力端２２に接続され、ソースが電源ラインＶＤＤに接続され、ドレインがＰ−ＭＯＳ２０２のソースに接続されている。Ｐ−ＭＯＳ２０２は、ゲートが第１の入力端２１に接続され、ドレインが出力端２３に接続されている。Ｎ−ＭＯＳ２０３は、ゲートが第１の入力端２１に接続され、ドレインが出力端２３に接続され、ソースがグランドラインＧＮＤに接続されている。Ｎ−ＭＯＳ２０４は、ゲートが第２の入力端２２に接続され、ドレインが出力端２３に接続され、ソースがグランドラインＧＮＤに接続されている。
【００２２】
図３は、インパルス発生回路２０Ａ〜２０Ｄの動作の一例を示すタイミングチャートである。初期状態において、第２の入力端２２に入力される第２の信号Ｓ２がローレベルとされ、第１の入力端２１に入力される第１の信号Ｓ１がハイレベルとされているものとする。すなわち、初期状態において、Ｐ−ＭＯＳ２０１及びＮ−ＭＯＳ２０３は、それぞれオン状態とされ、Ｐ−ＭＯＳ２０２及びＮ−ＭＯＳ２０４は、それぞれオフ状態とされている。その後、第１の信号Ｓ１がハイレベルからローレベルに遷移すると、Ｐ−ＭＯＳ２０２がオン状態、Ｎ−ＭＯＳ２０３がオフ状態となり、これにより、出力端２３から出力される出力信号Ｓｏのレベルが上昇する。その後、第２の信号Ｓ２がローレベルからハイレベルに遷移すると、Ｐ−ＭＯＳ２０１がオフ状態となり、Ｎ−ＭＯＳ２０４がオン状態となる。これにより、出力端２３から出力される出力信号Ｓｏのレベルが降下する。
【００２３】
このように、本実施形態に係るインパルス発生回路２０Ａ〜２０Ｄにおいては、第１の信号Ｓ１及び第２の信号Ｓ２の双方がローレベルとなるタイミングでパルスが発生し、そのパルス幅は、第１の信号Ｓ１と第２の信号Ｓ２との位相差（より具体的には、第１の信号Ｓ１の立下りエッジと、第２の信号Ｓ２の立ち上がりエッジとの時間幅）に応じた幅となる。第１の信号Ｓ１と第２の信号Ｓ２との位相差を極めて小さくすることで。出力端２３から出力信号Ｓｏとして出力されるパルスはインパルス状となる。
【００２４】
選択回路３０は、インパルス発生回路２０Ａ、２０Ｂ、２０Ｃ、２０Ｄにそれぞれ対応するスイッチ３１Ａ、３１Ｂ、３１Ｃ、３１Ｄを有する。スイッチ３１Ａは、一端がインパルス発生回路２０Ａの出力端２３に接続され、他端が出力ライン３２に接続されている。スイッチ３１Ｂは、一端がインパルス発生回路２０Ｂの出力端２３に接続され、他端が出力ライン３２に接続されている。スイッチ３１Ｃは、一端がインパルス発生回路２０Ｃの出力端２３に接続され、他端が出力ライン３２に接続されている。スイッチ３１Ｄは、一端がインパルス発生回路２０Ｄの出力端２３に接続され、他端が出力ライン３２に接続されている。選択回路３０は、外部から供給される入力信号Ｓｉｎに基づいて、スイッチ３１Ａ〜３１Ｄのいずれか１つを選択的にオン状態とする。オン状態とされたスイッチに接続されたパルス発生回路が発生させるインパルスが、被変調信号Ｓｍとして出力ライン３２に出力される。このように、選択回路３０は、インパルス発生回路２０Ａ〜２０Ｄの各々が、互いに異なるタイミングで発生させるインパルスのうちの１つを入力信号Ｓｉｎに基づいて選択的に出力する。
【００２５】
以下に、パルス位置変調回路１の動作について説明する。図４は、パルス位置変調回路１の動作の一例を示すタイミングチャートである。図４には、遅延ロックループがロックした状態（すなわち、差動可変遅延器１２Ａ〜１２Ｇの各々の遅延量が確定した状態）のパルス位置変調回路１の各部の波形が示されている。
【００２６】
差動可変遅延器１２Ａ〜１２Ｇが縦続接続された信号ラインの正相側の各ノードｐ１〜ｐ６には、互いに異なる遅延量で遅延した正相信号Ｓｐが現れる。すなわち、ノードｐ１〜ｐ６に現れる正相信号Ｓｐの位相は互いに異なる。同様に、上記信号ラインの逆相側のノードｎ１〜ｎ６には、互いに異なる遅延量で遅延した逆相信号Ｓｎが現れる。すなわち、ノードｎ１〜ｎ６に現れる逆相信号Ｓｎの位相は互いに異なる。
【００２７】
インパルス発生回路２０Ａには、ノードｎ１に現れる逆相信号Ｓｎが第１の信号Ｓ１として第１の入力端２１に入力され、ノードｐ３に現れる正相信号Ｓｐが第２の信号Ｓ２として第２の入力端に入力される。インパルス発生回路２０Ａは、ノードｎ１に現れる逆相信号Ｓｎ及びノードｐ３に現れる正相信号Ｓｐの双方がローレベルとなるタイミングでインパルスを発生させ、出力端２３に接続されたノードｏ１にインパルスを出力する。インパルス発生回路２０Ａから出力されるインパルスのパルス幅は、ノードｎ１に現れる逆相信号Ｓｎと、ノードｐ３に現れる正相信号Ｓｐとの位相差に応じた幅となる。
【００２８】
インパルス発生回路２０Ｂには、ノードｎ２に現れる逆相信号Ｓｎが第１の信号Ｓ１として第１の入力端２１に入力され、ノードｐ４に現れる正相信号Ｓｐが第２の信号Ｓ２として第２の入力端に入力される。インパルス発生回路２０Ｂは、ノードｎ２に現れる逆相信号Ｓｎ及びノードｐ４に現れる正相信号Ｓｐの双方がローレベルとなるタイミングでインパルスを発生させ、出力端２３に接続されたノードｏ２にインパルスを出力する。インパルス発生回路２０Ｂから出力されるインパルスのパルス幅は、ノードｎ２に現れる逆相信号Ｓｎと、ノードｐ４に現れる正相信号Ｓｐとの位相差に応じた幅となる。
【００２９】
インパルス発生回路２０Ｃには、ノードｎ３に現れる逆相信号Ｓｎが第１の信号Ｓ１として第１の入力端２１に入力され、ノードｐ５に現れる正相信号Ｓｐが第２の信号Ｓ２として第２の入力端に入力される。インパルス発生回路２０Ｃは、ノードｎ３に現れる逆相信号Ｓｎ及びノードｐ５に現れる正相信号Ｓｐの双方がローレベルとなるタイミングでインパルスを発生させ、出力端２３に接続されたノードｏ３にインパルスを出力する。インパルス発生回路２０Ｃから出力されるインパルスのパルス幅は、ノードｎ３に現れる逆相信号Ｓｎと、ノードｐ５に現れる正相信号Ｓｐとの位相差に応じた幅となる。
【００３０】
インパルス発生回路２０Ｄには、ノードｎ４に現れる逆相信号Ｓｎが第１の信号Ｓ１として第１の入力端２１に入力され、ノードｐ６に現れる正相信号Ｓｐが第２の信号Ｓ２として第２の入力端に入力される。インパルス発生回路２０Ｄは、ノードｎ４に現れる逆相信号Ｓｎ及びノードｐ６に現れる正相信号Ｓｐの双方がローレベルとなるタイミングでインパルスを発生させ、出力端２３に接続されたノードｏ４にインパルスを出力する。インパルス発生回路２０Ｄから出力されるインパルスのパルス幅は、ノードｎ４に現れる逆相信号Ｓｎと、ノードｐ６に現れる正相信号Ｓｐとの位相差に応じた幅となる。
【００３１】
上記のように、インパルス発生回路２０Ａ〜２０Ｄには、信号ラインの逆相側の互いに異なるノードに現れる逆相信号Ｓｎが第１の信号Ｓ１として入力され、信号ラインの正相側の互いに異なるノードに現れる正相信号Ｓｐが第２の信号Ｓ２として入力される。これにより、インパルス発生回路２０Ａ〜２０Ｄは、互いに異なるタイミングでインパルスを発生させる。インパルス発生回路２０Ａ〜２０Ｄが発生させるインパルスのパルス幅は、第１の信号Ｓ１として入力された逆相信号Ｓｎと、第２の信号Ｓ２として入力された正相信号Ｓｐとの位相差に応じた幅となる。
【００３２】
選択回路３０は、インパルス発生回路２０Ａ〜２０Ｄの各々が、互いに異なるタイミングで発生させるインパルスのうちの１つを入力信号Ｓｉｎに基づいて選択し、これを被変調信号Ｓｍとして出力ライン３２に出力する。これにより、入力信号Ｓｉｎに応じた時間位置にインパルスを出力するパルス位置変調が実現される。
【００３３】
ここで、図５は、比較例に係るパルス位置変調回路１Ｘの構成の一例を示す回路ブロック図である。比較例に係るパルス位置変調回路１Ｘは、遅延ロックループ回路１０Ｘにおいて用いられる信号がシングルエンド方式とされている。すなわち、信号生成回路４１は、一定周期のシングルエンド方式の信号Ｓｓを生成する。信号生成回路４１によって生成された信号Ｓｓは、初段の可変遅延器５２Ａ及び位相比較器１３に入力される。可変遅延器５２Ａ〜５２Ｇは、それぞれ、入力された信号Ｓｓを、制御信号Ｓｃに応じた時間幅で遅延させて後段の差動可変遅延器に供給する。複数の可変遅延器５２Ａ〜５２Ｇが縦続接続されることで、信号Ｓｓの遅延量が累積される。
【００３４】
可変遅延器５２Ａの出力ノード（可変遅延器５２Ｂの入力ノード）であるノードｐ１に現れる信号Ｓｓが第１の信号Ｓ１としてインパルス発生回路２０Ａの第１の入力端２１に入力される。また、ノードｐ１に現れる信号Ｓｓは、反転遅延器として機能するインバータ６０Ａによって反転されるとともに遅延された後、第２の信号Ｓ２としてインパルス発生回路２０Ａの第２の入力端２２に入力される。
【００３５】
可変遅延器５２Ｂの出力ノード（可変遅延器５２Ｃの入力ノード）であるノードｐ２に現れる信号Ｓｓが第１の信号Ｓ１としてインパルス発生回路２０Ｂの第１の入力端２１に入力される。また、ノードｐ２に現れる信号Ｓｓは、反転遅延器として機能するインバータ６０Ｂによって反転されるとともに遅延された後、第２の信号Ｓ２としてインパルス発生回路２０Ｂの第２の入力端２２に入力される。
【００３６】
可変遅延器５２Ｃの出力ノード（可変遅延器５２Ｄの入力ノード）であるノードｐ３に現れる信号Ｓｓが第１の信号Ｓ１としてインパルス発生回路２０Ｃの第１の入力端２１に入力される。また、ノードｐ３に現れる信号Ｓｓは、反転遅延器として機能するインバータ６０Ｃによって反転されるとともに遅延された後、第２の信号Ｓ２としてインパルス発生回路２０Ｃの第２の入力端２２に入力される。
【００３７】
可変遅延器５２Ｄの出力ノード（可変遅延器５２Ｅの入力ノード）であるノードｐ４に現れる信号Ｓｓが第１の信号Ｓ１としてインパルス発生回路２０Ｄの第１の入力端２１に入力される。また、ノードｐ４に現れる信号Ｓｓは、反転遅延器として機能するインバータ６０Ｄによって反転されるとともに遅延された後、第２の信号Ｓ２としてインパルス発生回路２０Ｄの第２の入力端２２に入力される。
【００３８】
比較例に係るパルス位置変調回路１Ｘにおいて、インパルス発生回路２０Ａ〜２０Ｄの構成は、それぞれ、開示の技術の実施形態に係るパルス位置変調回路１と同じである。すなわち、比較例に係るパルス位置変調回路１Ｘにおいて、インパルス発生回路２０Ａ〜２０Ｄは、それぞれ第１の信号Ｓ１と第２の信号Ｓ２との位相差に応じたパルス幅のインパルスを第１の信号Ｓ１及び第２の信号Ｓ２の状態に応じたタイミングで発生させる。
【００３９】
比較例に係るパルス位置変調回路１Ｘによれば、インパルス発生回路２０Ａ〜２０Ｄは、それぞれ、可変遅延器５２Ａ〜５２Ｇが縦続接続された信号ラインの互いに異なるノードｐ１〜ｐ４に現れる信号Ｓｓに応じたタイミングでインパルスを発生させる。従って、被変調信号Ｓｍとして出力されるインパルスの時間位置を正確に制御することが可能となる。しかしながら、比較例に係るパルス位置変調回路１Ｘによれば、インパルス発生回路２０Ａ〜２０Ｄから出力されるインパルスのパルス幅は、インバータ６０Ａ〜６０Ｄの遅延量に依存する。インバータ６０Ａ〜６０Ｄの遅延量は、インバータ６０Ａ〜６０Ｄの性能ばらつき及び温度変化等によって変化する。従って、比較例に係るパルス位置変調回路１Ｘによれば、インパルス発生回路２０Ａ〜２０Ｄから出力されるインパルスのパルス幅が変動しやすい。
【００４０】
一方、開示の技術の実施形態に係るパルス位置変調回路１によれば、インパルス発生回路２０Ａ〜２０Ｄには、それぞれ、差動可変遅延器１２Ａ〜１２Ｇが縦続接続された信号ラインに現れる逆相信号Ｓｎが第１の信号Ｓ１として入力される。また、インパルス発生回路２０Ａ〜２０Ｄには、それぞれ、上記信号ラインに現れる正相信号Ｓｐが第２の信号Ｓ２として入力される。このように、遅延ロックループ内部の各ノードに現れる信号を、インパルス発生回路２０Ａ〜２０Ｄに入力される第１の信号Ｓ１及び第２の信号Ｓ２として用いることで、第１の信号Ｓ１と第２の信号Ｓ２との位相差の変動を抑制することができる。従って、インパルス発生回路２０Ａ〜２０Ｄから出力されるインパルスのパルス幅の変動を抑制することができ、ひいては、被変調信号Ｓｍにおけるパルス幅の変動を抑制することが可能となる。また、パルス位置変調回路１によれば、被変調信号Ｓｍとして出力されるインパルスの時間位置を正確に制御することが可能となる。
【００４１】
なお、本実施形態では、パルス位置変調回路１が、４個のインパルス発生回路２０Ａ〜２０Ｄを備える場合を例示したが、この態様に限定されない。パルス位置変調回路１が備えるインパルス発生回路の数は、被変調信号Ｓｍの１シンボルで表現される状態の数に応じて適宜増減することが可能である。例えば、被変調信号Ｓｍの１シンボルで１６値を表現する場合、パルス位置変調回路１には、少なくとも１６個のインパルス発生回路が設けられる。
【００４２】
また、本実施形態では、遅延ロックループ回路１０が７個の差動可変遅延器を備える場合を例示したが、遅延ロックループ回路１０が備える差動可変遅延器の数は、パルス位置変調回路１が備えるインパルス発生回路の数に応じて適宜増減することが可能である。
【００４３】
また、本実施形態では、インパルス発生回路２０Ａ〜２０Ｄを用いて、パルス幅が極めて小さいインパルスを発生させる場合を例示したが、この態様に限定されない。インパルス発生回路２０Ａ〜２０Ｄを用いて、パルス幅が比較的大きい、例えば矩形状のパルスを発生させる場合にも本開示の技術を適用することが可能である。
【００４４】
［第２の実施形態］
図６は、開示の技術の第２の実施形態に係るパルス位置変調回路１Ａの構成の一例を示す回路ブロック図である。
【００４５】
第１の実施形態に係るパルス位置変調回路１（図１参照）においては、ノードｐ３に現れる正相信号Ｓｐが、第２の信号Ｓ２としてインパルス発生回路２０Ａの第２の入力端２２に入力されている。これに対し、第２の実施形態に係るパルス位置変調回路１Ａにおいては、ノードｐ２に現れる正相信号Ｓｐが、第２の信号Ｓ２としてインパルス発生回路２０Ａの第２の入力端２２に入力されている。
【００４６】
また、第１の実施形態に係るパルス位置変調回路１においては、ノードｐ４に現れる正相信号Ｓｐが、第２の信号Ｓ２としてインパルス発生回路２０Ｂの第２の入力端２２に入力されている。これに対し、第２の実施形態に係るパルス位置変調回路１Ａにおいては、ノードｐ３に現れる正相信号Ｓｐが、第２の信号Ｓ２としてインパルス発生回路２０Ｂの第２の入力端２２に入力されている。
【００４７】
また、第１の実施形態に係るパルス位置変調回路１においては、ノードｐ５に現れる正相信号Ｓｐが、第２の信号Ｓ２としてインパルス発生回路２０Ｃの第２の入力端２２に入力されている。これに対し、第２の実施形態に係るパルス位置変調回路１Ａにおいては、ノードｐ４に現れる正相信号Ｓｐが、第２の信号Ｓ２としてインパルス発生回路２０Ｃの第２の入力端２２に入力されている。
【００４８】
またに、第１の実施形態に係るパルス位置変調回路１においては、ノードｐ６に現れる正相信号Ｓｐが、第２の信号Ｓ２としてインパルス発生回路２０Ｄの第２の入力端２２に入力されている。これに対し、第２の実施形態に係るパルス位置変調回路１Ａにおいては、ノードｐ５に現れる正相信号Ｓｐが、第２の信号Ｓ２としてインパルス発生回路２０Ｃの第２の入力端２２に入力されている。
【００４９】
このように、インパルス発生回路２０Ａ〜２０Ｄにおいて、第２の信号Ｓ２として取り込む信号を適宜選択することで、インパルス発生回路２０Ａ〜２０Ｄから出力信号Ｓｏとして出力されるインパルスのパルス幅を調整することができる。
【００５０】
［第３の実施形態］
図７は、開示の技術の第３の実施形態に係るパルス位置変調回路１Ｂの構成の一例を示す回路ブロック図である。パルス位置変調回路１Ｂにおいては、差動可変遅延器１２Ａ〜１２Ｇが縦続接続された信号ラインの正相側のノードｐ１、ｐ２、ｐ３、Ｐ４が、それぞれ、インパルス発生回路２０Ａ〜２０Ｄの第１の入力端２１に接続されている。すなわち、ノードｐ１〜Ｐ４に現れる正相信号Ｓｐが、それぞれ、インパルス発生回路２０Ａ〜２０Ｄにおける第１の信号Ｓ１として用いられる。また、上記信号ラインの正相側のノードｐ２、ｐ３、ｐ４、Ｐ５が、それぞれ、インパルス発生回路２０Ａ〜２０Ｄの第２の入力端２２に接続されている。すなわち、ノードｐ２〜Ｐ５に現れる正相信号Ｓｐが、それぞれ、インパルス発生回路２０Ａ〜２０Ｄにおける第２の信号Ｓ２として用いられる。
【００５１】
図８は、パルス位置変調回路１Ｂが備えるインパルス発生回路２０Ａ〜２０Ｄの動作の一例を示すタイミングチャートである。図８に示すように、本実施形態に係るインパルス発生回路２０Ａ〜２０Ｄは、それぞれ第１の入力端２１に入力される第１の信号Ｓ１がハイレベルとされ且つ第２の入力端２２に入力される第２の信号Ｓ２がローレベルとされるタイミングでインパルスを発生させる。インパルスのパルス幅は、第１の信号Ｓ１と第２の信号Ｓ２との位相差に応じた幅となる。
【００５２】
第３の実施形態に係るパルス位置変調回路１Ｂによれば、インパルス発生回路２０Ａ〜２０Ｄから出力されるインパルスのパルス幅の変動を抑制することができ、ひいては、被変調信号Ｓｍにおけるパルス幅の変動を抑制することが可能となる。また、パルス位置変調回路１Ｂによれば、被変調信号Ｓｍとして出力されるインパルスの時間位置を正確に制御することが可能となる。
【００５３】
なお、本実施形態では、インパルス発生回路２０Ａ〜２０Ｄに入力される第１の信号Ｓ１及び第２の信号Ｓ２として正相信号Ｓｐを用いる場合を例示したが、第１の信号Ｓ１及び第２の信号Ｓ２として逆相信号Ｓｎを用いることも可能である。また、インパルス発生回路２０Ａ〜２０Ｄに入力される第１の信号Ｓ１及び第２の信号Ｓ２として正相信号Ｓｐのみまたは逆相信号Ｓｎのみを用いる場合には、遅延ロックループ回路１０において用いられる信号を差動方式に代えてシングルエンド方式としてもよい。
【００５４】
［第４の実施形態］
図９は、開示の技術の第４の実施形態に係る送信回路１００の構成の一例を示す回路ブロック図である。送信回路１００は、開示の技術の第１の実施形態に係るパルス位置変調回路１、エンコーダ１１０、バンドパスフィルタ１２０、パワーアンプ１３０及びアンテナ１４０を含んで構成されている。
【００５５】
エンコーダ１１０は、送信回路１００から送信されるデータを含む入力信号Ｓｉｎを符号化する。符号化された入力信号Ｓｉｎは、パルス位置変調回路１を構成する選択回路３０に供給される。パルス位置変調回路１は、符号化された入力信号Ｓｉｎに応じた時間位置にインパルスを出力するパルス位置変調を行う。バンドパスフィルタ１２０は、パルス位置変調回路１から出力される被変調信号Ｓｍの不要な周波数成分を除去する。パワーアンプ１３０は、バンドパスフィルタ１２０によって不要な周波数成分が除去された被変調信号Ｓｍを増幅して出力する。パワーアンプ１３０によって増幅された被変調信号Ｓｍは送信信号としてアンテナ１４０から送信される。
【００５６】
本実施形態に係る送信回路１００によれば、パルス位置変調回路１から出力される被変調信号Ｓｍにおけるパルス幅の変動が抑制されるので、送信回路１００から送信される送信信号の周波数スペクトルの制御が容易となる。
【００５７】
なお、送信回路１００は、開示の技術の第１の実施形態に係るパルス位置変調回路１に代えて、第２の実施形態に係るパルス位置変調回路１Ａ（図６参照）または第３の実施形態に係るパルス位置変調回路１Ｂ（図７参照）を含んで構成されていてもよい。
【００５８】
なお、パルス位置変調回路１、１Ａ、１Ｂは、開示の技術におけるパルス位置変調回路の一例である。遅延ロックループ回路１０は、開示の技術における遅延ロックループ回路の一例である。差動可変遅延器１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ、１２Ｅ、１２Ｆ、１２Ｇは、開示の技術における遅延器の一例である。インパルス発生回路２０Ａ、２０Ｂ、２０Ｃ、２０Ｄは、開示の技術におけるパルス発生回路の一例である。選択回路３０は、開示の技術における選択回路の一例である。送信回路１００は、開示の技術における送信回路の一例である。パワーアンプ１３０は、開示の技術における増幅回路の一例である。
【００５９】
以上の第１乃至第４の実施形態に関し、更に以下の付記を開示する。
【００６０】
（付記１）
各々が入力された信号を、制御信号に応じた時間幅で遅延させて後段の遅延器に供給する縦続接続された複数の遅延器を含む遅延ロックループ回路と、
各々が前記複数の遅延器のいずれかに入力されるか前記複数の遅延器のいずれかから出力される互いに位相が異なる第１の信号と第２の信号との位相差に応じたパルス幅のパルスを、前記第１の信号及び前記第２の信号の状態に応じた互いに異なるタイミングで発生させる複数のパルス発生回路と、
前記複数のパルス発生回路の各々が発生させるパルスを選択的に出力する選択回路と、
を含むパルス位置変調回路。
【００６１】
（付記２）
前記複数の遅延器の各々は、入力された位相が互いに反転した正相信号及び逆相信号からなる差動信号を、前記制御信号に応じた時間幅で遅延させて後段の遅延器に供給し、
前記複数の遅延器が縦続接続された信号ラインの互いに異なるノードに現れる逆相信号が、前記第１の信号として前記複数のパルス発生回路にそれぞれ入力され、前記信号ラインの互いに異なるノードに現れる正相信号が、前記第２の信号として前記複数のパルス発生回路にそれぞれ入力される
付記１に記載のパルス位置変調回路。
【００６２】
（付記３）
前記複数のパルス発生回路の各々には、前記第１の信号として入力される正相信号とは、異なる遅延量で遅延した逆相信号が前記第２の信号として入力される
付記２に記載のパルス位置変調回路。
【００６３】
（付記４）
前記複数のパルス発生回路の各々は、前記パルスとしてインパルスを発生させる
付記１から付記３のいずれか１つに記載のパルス位置変調回路。
【００６４】
（付記５）
前記複数の遅延器の数は、前記複数のパルス発生回路の数よりも多い
付記１から付記４のいずれか１つに記載のパルス位置変調回路。
【００６５】
（付記６）
前記遅延ロックループ回路は、前記複数の遅延器のうちの初段の遅延器に入力される信号と、前記複数の遅延器のうちの最終段の遅延器から出力される信号との位相差に応じたレベルの前記制御信号を生成する制御部を含む
付記１から付記５のいずれか１つに記載のパルス位置変調回路。
【００６６】
（付記７）
入力データに応じた時間位置にパルスを発生させるパルス位置変調回路と、前記パルス位置変調回路から出力されるパルスを増幅して出力する増幅回路と、を含む送信回路であって、
前記パルス位置変調回路は、
各々が入力された信号を、制御信号に応じた時間幅で遅延させて後段の遅延器に供給する縦続接続された複数の遅延器を含む遅延ロックループ回路と、
各々が前記複数の遅延器のいずれかに入力されるか前記複数の遅延器のいずれかから出力される互いに位相が異なる第１の信号と第２の信号との位相差に応じたパルス幅のパルスを、前記第１の信号及び前記第２の信号の状態に応じた互いに異なるタイミングで発生させる複数のパルス発生回路と、
前記複数のパルス発生回路の各々が発生させるパルスを選択的に出力する選択回路と、を含む
送信回路。
【００６７】
（付記８）
前記複数の遅延器の各々は、入力された位相が互いに反転した正相信号及び逆相信号からなる差動信号を、前記制御信号に応じた時間幅で遅延させて後段の遅延器に供給し、
前記複数の遅延器が縦続接続された信号ラインの互いに異なるノードに現れる逆相信号が、前記第１の信号として前記複数のパルス発生回路にそれぞれ入力され、前記信号ラインの互いに異なるノードに現れる正相信号が、前記第２の信号として前記複数のパルス発生回路にそれぞれ入力される
付記７に記載の送信回路。
【００６８】
（付記９）
前記複数のパルス発生回路の各々には、前記第１の信号として入力される正相信号とは、異なる遅延量で遅延した逆相信号が前記第２の信号として入力される
付記８に記載の送信回路。
【００６９】
（付記１０）
前記複数のパルス発生回路の各々は、前記パルスとしてインパルスを発生させる
付記７から付記９のいずれか１つに記載の送信回路。
【００７０】
（付記１１）
前記複数の遅延器の数は、前記複数のパルス発生回路の数よりも多い
付記７から付記１０のいずれか１つに記載の送信回路。
【００７１】
（付記１２）
前記遅延ロックループ回路は、前記複数の遅延器のうちの初段の遅延器に入力される信号と、前記複数の遅延器のうちの最終段の遅延器から出力される信号との位相差に応じたレベルの前記制御信号を生成する制御部を含む
付記７から付記１１のいずれか１つに記載の送信回路。
【符号の説明】
【００７２】
１、１Ａ、１Ｂ  パルス位置変調回路
１０  遅延ロックループ回路
１１  差動信号生成回路
１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ、１２Ｅ、１２Ｆ、１２Ｇ  差動可変遅延器
１３  位相比較器
１４  チャージポンプ
２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ  インパルス発生回路
３０  選択回路
１００  送信回路
１１０  エンコーダ
１２０  バンドパスフィルタ
１３０  パワーアンプ
１４０  アンテナ
【図１】
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【図２】
2020031301.tif 000004
【図３】
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【図４】
2020031301.tif 000006
【図５】
2020031301.tif 000007
【図６】
2020031301.tif 000008
【図７】
2020031301.tif 000009
【図８】
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【図９】
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