(57)【要約】【課題】電流アンバランスを抑制すると共に、ゲート発振による不具合を抑制可能な電力用半導体装置を提供する。【解決手段】並列接続された一対の半導体スイッチング素子Ｓ１１、Ｓ１２と、半導体スイッチング素子Ｓ１１、Ｓ１２を駆動するための駆動回路２と、を備える電力用半導体装置１であって、駆動回路２からの駆動信号を一対の半導体スイッチング素子Ｓ１１、Ｓ１２のそれぞれに与える一対の駆動経路２１、２２と、一対の半導体スイッチング素子Ｓ１１、Ｓ１２のそれぞれに電流を供給するための一対の主電流経路１１、１２とを有しており、一対の主電流経路１１、１２にそれぞれ発生する磁束Φ１、Φ２が、一対の駆動経路２１、２２の少なくとも一方を通る回路を貫き、かつ、駆動経路２１、２２の周囲において磁束Φ１、Φ２の向きが互いに対向している。【選択図】図１
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【特許請求の範囲】
【請求項１】
並列接続された一対の半導体スイッチング素子（Ｓ１１、Ｓ１２）と、一対の上記半導体スイッチング素子を駆動するための駆動回路（２）と、を備える電力用半導体装置（１）であって、
上記駆動回路からの駆動信号を一対の上記半導体スイッチング素子のそれぞれに与える一対の駆動経路（２１、２２）と、一対の上記半導体スイッチング素子のそれぞれに電流を供給するための一対の主電流経路（１１、１２）と、を有しており、
上記駆動経路及び上記主電流経路は、一対の上記主電流経路にそれぞれ発生する磁束（Φ１、Φ２）が、一対の上記駆動経路の少なくとも一方を通る回路を貫き、かつ、上記駆動経路の周囲において上記磁束の向きが互いに対向するように配置される、電力用半導体装置。
【請求項２】
一対の上記半導体スイッチング素子は、一対の上記駆動経路の少なくとも一方におけるインダクタンス（Ｌａ、Ｌｂ）と、一対の上記主電流経路におけるインダクタンス（Ｌ１、Ｌ２）とが、それぞれ磁気結合している、請求項１に記載の電力用半導体装置。
【請求項３】
一対の上記駆動経路の少なくとも一方を挟んでその両側に、一対の上記主電流経路が平行に配置されており、少なくとも一方の上記駆動経路の寄生インダクタンスと、一対の上記主電流経路における寄生インダクタンスとが、それぞれ磁気結合している、請求項２に記載の電力用半導体装置。
【請求項４】
一対の上記駆動経路を挟んでその両側に、一対の上記主電流経路が平行に配置されており、各駆動経路の寄生インダクタンスと、一対の上記主電流経路における寄生インダクタンスとが、それぞれ磁気結合している、請求項２に記載の電力用半導体装置。
【請求項５】
一対の上記半導体スイッチング素子は、一対の上記駆動経路の少なくとも一方に導入されるインダクタ（６３、７３）と、一対の上記主電流経路に導入される第１インダクタ（６１、７１）及び第２インダクタ（６２、７２）とが、それぞれ磁気結合している、請求項２に記載の電力用半導体装置。
【請求項６】
上記第１インダクタ、上記第２インダクタ及び上記インダクタは、共通の環状鉄心（６０、７０）に巻回された巻線部品にて構成される、請求項５に記載の電力用半導体装置。
【請求項７】
上記主電流経路における上記インダクタンスと上記駆動経路の上記インダクタンスとの比が、１：２〜１：８である、請求項２〜６のいずれか１項に記載の電力用半導体装置。
【請求項８】
一対の上記半導体スイッチング素子と、一対の上記駆動経路、及び、一対の上記主電流経路とは、同一のパッケージ（Ｐ）内に配置される、請求項１〜７のいずれか１項に記載の電力用半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の電力用半導体装置にて構成される電力変換装置（１０）であって、
一対の上記半導体スイッチング素子を一組以上含む電力変換回路部（３０）と、上記駆動回路を駆動させて上記電力変換回路部の動作を制御する制御回路部（２０）と、を備える、電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体装置とそれを用いた電力変換装置に関する。
【背景技術】
【０００２】
ハイブリッド自動車、電気自動車、発電システム等に用いられる電力変換装置において、より大きな電力が要求される傾向にある。そのため、大電流化に対応するための一手段として、電力変換装置を構成するスイッチング回路において、複数の半導体スイッチング素子を並列駆動させる技術が採用されている。この技術では、例えば、絶縁ゲート型半導体素子を並列に配置してゲートに共通の駆動信号を供給し、同時に駆動することで、電流が均等に分配されるようにしている。
【０００３】
ただし、例えば、各素子へ電流を流す電流経路の配線構造の違いによってインピーダンスに差が生じたり、各素子のスイッチング特性のバラツキによりオンオフタイミングにずれが生じたりすると、素子間に電流アンバランスが生じる。この電流アンバランスによって、特定の素子に電流が集中しやすくなり、また、大電流化に伴い、電流の絶対値が増加すると素子が発熱しやすくなる。その場合には、特定の素子の異常過熱現象や素子破壊のおそれがあることから、電流アンバランスを抑制するための技術が重要となっている。
【０００４】
一例として、特許文献１には、第１、第２スイッチ・モジュールを、それぞれ第１、第２トランジスタを含んで構成し、相互接続部(例えば、ボンディングワイヤやバスバー)を介して電力ノード及び制御ノードに並列に結合させた、電力モジュールが開示されている。この電力モジュールでは、第１、第２スイッチ・モジュールに接続される第１、第２相互接続部の一部を１対１に相互結合あるいは自己結合させて、各スイッチ・モジュールに流れる電流量を平衡化するようになっている。具体的には、第１スイッチ・モジュールのドレイン・ソース経路と第２スイッチ・モジュールのゲート経路(又は、第２スイッチ・モジュールのドレイン・ソース経路と第１スイッチ・モジュールのゲート経路)の配線インダクタンスを磁気結合させることで、電流変化により誘導的に生じる誘起電圧をゲート電圧に印加し、電流アンバランスを補正している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１７−１７５６０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、特許文献１の構成では、第１、第２スイッチ・モジュールのドレイン・ソース経路とゲート経路の配線インダクタンスを１対１で結合させるため、例えば、素子間の電流アンバランスが補正された後も、ゲート経路に電流変化による誘起電圧が印加されることになる。このように、ゲート電圧が常に電流変化の影響を受けるために、電圧変動によるゲート発振が生じやすくなり、損失増大や短絡故障等を引き起こす懸念がある。
【０００７】
本発明は、かかる課題に鑑みてなされたものであり、複数の半導体スイッチング素子を並列駆動させる回路構成において、電流アンバランスを抑制すると共に、電圧変動によるゲート発振等の不具合を抑制可能な電力用半導体装置及び電力変換装置を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の一態様は、
並列接続された一対の半導体スイッチング素子（Ｓ１１、Ｓ１２）と、一対の上記半導体スイッチング素子を駆動するための駆動回路（２）と、を備える電力用半導体装置（１）であって、
上記駆動回路からの駆動信号を一対の上記半導体スイッチング素子のそれぞれに与える一対の駆動経路（２１、２２）と、一対の上記半導体スイッチング素子のそれぞれに電流を供給するための一対の主電流経路（１１、１２）と、を有しており、
上記駆動経路及び上記主電流経路は、一対の上記主電流経路にそれぞれ発生する磁束（Φ１、Φ２）が、一対の上記駆動経路の少なくとも一方を通る回路を貫き、かつ、上記駆動経路の周囲において上記磁束の向きが互いに対向するように配置される、電力用半導体装置にある。
【０００９】
また、本発明の他の態様は、
一対の上記半導体スイッチング素子を一組以上含む電力変換回路部（３０）と、上記駆動回路を駆動させて上記電力変換回路部の動作を制御する制御回路部（２０）と、を備える、電力変換装置（１０）にある。
【発明の効果】
【００１０】
上記一態様の電力変換装置において、駆動回路からの駆動信号により一対の半導体スイッチング素子が並列駆動されると、一対の主電流経路に電流が流れ、電流に比例した磁束が発生する。一対の主電流経路は、発生する磁束が対向するように配置されているので、磁束が互いに打ち消し合うように作用し、駆動経路には、磁束の差分に応じた誘起電圧が発生する。
【００１１】
したがって、一対の主電流経路の電流変化に差異がない場合には、駆動経路に誘導電圧は印加されず、電流変化に差異が生じた場合のみ、誘導電圧が印加されることになる。そして、電流変化に応じた誘導電圧が印加されることで、流れる電流を均等にすることが可能になる。これにより、電流アンバランスを抑制しながら、電圧変動によるゲート発振を抑制することができる。また、このような電力用半導体装置を電力変換回路部に用いることで、大電流に対応した電力変換装置の実現が可能になる。
【００１２】
以上のごとく、上記態様によれば、複数の半導体スイッチング素子を並列駆動させる回路構成において、電流アンバランスを抑制すると共に、電圧変動によるゲート発振等の不具合を抑制可能な電力用半導体装置及び電力変換装置を提供することができる。
なお、特許請求の範囲及び課題を解決する手段に記載した括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものであり、本発明の技術的範囲を限定するものではない。
【図面の簡単な説明】
【００１３】
【図１】実施形態１における、電力変換装置を構成する電力用半導体装置の概略構造図。
【図２】実施形態１における、電力変換装置の全体構成を示す回路図。
【図３】実施形態１における、電力用半導体装置の主要部の回路図。
【図４】実施形態１における、電力用半導体装置の基本構成例における回路図。
【図５】実施形態１における、電力用半導体装置の構成による作動を説明するための回路図。
【図６】従来の電力用半導体装置の構成における作動を説明するための回路図。
【図７】試験例１における、電力用半導体装置のターンオン時のシミュレーション波形図。
【図８】試験例１における、電力用半導体装置のターンオフ時のシミュレーション波形図。
【図９】試験例１における、電力用半導体装置のターンオン時のインダクタンス比（１：２）の影響を示すシミュレーション波形図。
【図１０】試験例１における、電力用半導体装置のターンオン時のインダクタンス比（１：５）の影響を示すシミュレーション波形図。
【図１１】試験例１における、電力用半導体装置のターンオン時のインダクタンス比（１：８）の影響を示すシミュレーション波形図。
【図１２】試験例１における、電力用半導体装置のターンオフ時のインダクタンス比（１：２）の影響を示すシミュレーション波形図。
【図１３】試験例１における、電力用半導体装置のターンオフ時のインダクタンス比（１：５）の影響を示すシミュレーション波形図。
【図１４】試験例１における、電力用半導体装置のターンオフ時のインダクタンス比（１：８）の影響を示すシミュレーション波形図。の影響を示すシミュレーション波形図。
【図１５】実施形態２における、電力用半導体装置の主要部構成を示す回路図。
【図１６】実施形態３における、電力用半導体装置の主要部構成を示す回路図。
【図１７】実施形態３の変形例における、電力用半導体装置の主要部構成を示す回路図。
【発明を実施するための形態】
【００１４】
（実施形態１）
以下、電力用半導体装置及び電力変換装置に係る実施形態１について、図１〜図５を参照して説明する。
図１、図２において、本形態の電力用半導体装置（以下、半導体装置と略称する）１は、並列接続された一対の半導体スイッチング素子（以下、スイッチング素子と略称する）Ｓ１１、Ｓ１２と、スイッチング素子Ｓ１１、Ｓ１２を駆動するための駆動回路２と、を備える。また、半導体装置１は、駆動回路２とスイッチング素子Ｓ１１、Ｓ１２との間を接続し、駆動回路２からの駆動信号をスイッチング素子Ｓ１１、Ｓ１２のそれぞれに与える一対の駆動経路２１、２２と、一対のスイッチング素子Ｓ１１、Ｓ１２のそれぞれに電流を供給するための一対の主電流経路１１、１２と、を有している。
【００１５】
図１、図３に示すように、これら駆動経路２１、２２及び主電流経路１１、１２は、一対の主電流経路１１、１２にそれぞれ発生する磁束Φ１、Φ２が、一対の駆動経路２１、２２の少なくとも一方を通る回路を貫き、かつ、駆動経路２１、２２の周囲においてこれら磁束Φ１、Φ２の向きが互いに対向するように配置される。
【００１６】
具体的には、図４に示すように、一対のスイッチング素子Ｓ１１、Ｓ１２は、一対の駆動経路２１、２２の少なくとも一方における寄生インダクタンスＬａ（又はＬｂ）と、一対の主電流経路１１、１２における寄生インダクタンスＬ１、Ｌ２とが、それぞれ磁気結合している。
好適には、一対の駆動経路２１、２２の少なくとも１つを挟んでその両側に、一対の主電流経路１１、１２が平行に配置されている構成とすることができる（すなわち、図１参照）。このとき、一対のスイッチング素子Ｓ１１、Ｓ１２と、一対の駆動経路２１、２２、及び、一対の主電流経路１１、１２とは、同一のパッケージＰ内に配置される構成とすることができる。
【００１７】
このような半導体装置１を用いて、電力変換装置としてのインバータ装置１０を構成することができる（すなわち、図２参照）。電力変換装置１０は、半導体装置１の一対のスイッチング素子Ｓ１１、Ｓ１２を一組以上含んで構成される、電力変換回路部としてのインバータ部３０と、駆動回路２を駆動させてインバータ部３０の動作を制御する制御回路部２０と、を備える。
【００１８】
次に、本形態の半導体装置１と、半導体装置１を用いたインバータ装置１０について、詳細を説明する。
図２に示すように、インバータ装置１０は、三相交流モータ（以下、モータと略称する）Ｍ等の交流負荷に給電するためのもので、モータＭに接続されるインバータ部３０と、三相交流電源（以下、電源と略称する）５０に接続されるコンバータ部４０と、インバータ部３０とコンバータ部４０との間に介設される平滑コンデンサＣと、駆動回路２へ駆動信号を出力する制御回路部２０と、を備える。インバータ装置１０の出力側には、モータＭの各相（すなわち、Ｕ相、Ｖ相、Ｗ相）に対応するＵ端子、Ｖ端子及びＷ端子が設けられ、入力側には、電源５０の各相（すなわち、Ｒ相、Ｓ相、Ｔ相）に対応するＲ端子、Ｓ端子及びＴ端子が設けられる。
【００１９】
コンバータ部４０は、６個のダイオードＤ１〜Ｄ６からなる三相全波整流回路にて構成され、電源５０からの交流電力を整流して出力する。６個のダイオードＤ１〜Ｄ６は、各相２個のダイオードの直列接続体（すなわち、ダイオードＤ１、Ｄ３、Ｄ５とダイオードＤ２、Ｄ４、Ｄ６）が並列接続されてダイオードブリッジ回路を構成しており、各相の直列接続体の接続点４１〜４３に、それぞれＲ端子、Ｓ端子及びＴ端子が接続されている。各相の直列接続体の両端は、それぞれ高電位線１０１、低電位線１０２に接続される。
【００２０】
コンバータ部４０の出力側において、インバータ部３０との間には、平滑コンデンサＣが配設される。平滑コンデンサＣの一端側は高電位線１０１に接続され、他端側は低電位線１０２に接続される。平滑コンデンサＣは、コンバータ部４０から出力される直流電圧を平滑化する。平滑コンデンサＣによって平滑化された直流電力は、さらに、インバータ部３０によって交流電力に変換されて出力される。
【００２１】
インバータ部３０は、三相交流モータＭの各相に対応する三相のハーフブリッジ回路を並列接続した構成を有している。各相のハーフブリッジ回路は、２個のアームスイッチ（すなわち、上アームスイッチＳ１、Ｓ３、Ｓ５と下アームスイッチＳ２、Ｓ４、Ｓ６）の直列接続体からなり、Ｕ相、Ｖ相、Ｗ相の上下アームスイッチの接続点３１〜３３に、それぞれＵ端子、Ｖ端子及びＷ端子が接続される。
【００２２】
後述するように、６個のアームスイッチＳ１〜Ｓ６は、それぞれ並列駆動される複数のスイッチング素子を含んで構成することができる。６個のアームスイッチＳ１〜Ｓ６は、少なくとも１つが上記図１の一対のスイッチング素子Ｓ１１、Ｓ１２にて構成されていればよく、好適には、２つ以上のアームスイッチ、例えば、６個の全部を一対のスイッチング素子Ｓ１１、Ｓ１２の組にて構成することができる。
ここでは、便宜上、複数のスイッチング素子を有する場合も１つのアームスイッチＳ１〜Ｓ６として図示するものとする。
【００２３】
インバータ部３０は、各相の２個のアームスイッチの一方がオン状態のとき、他方がオフ状態となるように駆動される。駆動回路２は、インバータ部３０の６個のアームスイッチＳ１〜Ｓ６のそれぞれに対応して設けられ、制御回路部２０から出力される制御信号に基づいて、各アームスイッチを駆動するための駆動信号を出力する。このとき、各相が所定のタイミングで順に駆動されると共に、各相の上アームスイッチＳ１、Ｓ３、Ｓ５と下アームスイッチＳ２、Ｓ４、Ｓ６とが、それぞれ交互に駆動されることによって、Ｕ端子、Ｖ端子及びＷ端子を介して、モータＭに交流電力が供給される。
【００２４】
制御回路部２０は、インバータ部３０の上アームスイッチＳ１、Ｓ３、Ｓ５及び下アームスイッチＳ２、Ｓ４、Ｓ６を所定のタイミングで駆動するための制御信号を生成して、駆動回路２へ出力する。制御回路部２０には、例えば、図示しないセンサからモータＭの回転角信号や各相の電流検出信号等の各種情報が入力されており、モータＭの要求電力に応じた出力が得られるように、インバータ部３０が制御される。
【００２５】
アームスイッチＳ１〜Ｓ６は、絶縁ゲート型の半導体スイッチング素子、例えば、ＭＯＳＦＥＴ（すなわち、電界効果トランジスタ）にて構成され、例えば、ＳｉＣ、ＧａＮ等のワイドバンドギャップ半導体を用いたＭＯＳＦＥＴが使用される。駆動回路２は、ＭＯＳＦＥＴのゲート端子に接続されてゲート電圧を制御し、ＭＯＳＦＥＴのドレイン端子とソース端子との間の導通・遮断を切り替える。ＭＯＳＦＥＴのドレイン端子とソース端子は、上アームスイッチＳ１、Ｓ３、Ｓ５においては、高電位線１０１と上下アームスイッチの接続点３１〜３３とにそれぞれ接続され、下アームスイッチＳ２、Ｓ４、Ｓ６においては、各接続点３１〜３３と低電位線１０２とにそれぞれ接続される。なお、ＭＯＳＦＥＴは、ドレイン−ソース端子間に逆並列接続されるダイオードを内蔵する。
アームスイッチＳ１〜Ｓ６には、ＩＧＢＴ（すなわち、絶縁ゲートバイポーラトランジスタ）を用いることもでき、その場合には、ＩＧＢＴのコレクタ端子がＭＯＳＦＥＴのドレイン端子に、エミッタ端子がＭＯＳＦＥＴのソース端子に対応する。
【００２６】
このとき、インバータ部３０の各アームスイッチは、それぞれ、並列に接続した一対のスイッチング素子Ｓ１１、Ｓ１２を内蔵する半導体装置１として構成することができる。
図４に一般的な回路構成例として示すように、一対のスイッチング素子Ｓ１１、Ｓ１２（例えば、ＭＯＳＦＥＴ）は、ドレイン端子同士、ソース端子同士が互いに接続されて、共通のドレイン端子Ｄ、ソース端子Ｓを介して高電位線１０１又は低電位線１０２と接続点３１〜３３との間に接続されて、並列駆動される。
ここでは、一対のスイッチング素子Ｓ１１、Ｓ１２が、例えば、インバータ部３０の上アームスイッチＳ１、Ｓ３、Ｓ５の１つを構成するものとして、以降説明する。
【００２７】
図１に実装構造の一例を示すように、半導体装置１は、一対のスイッチング素子Ｓ１１、Ｓ１２と、一対の主電流経路１１、１２と、一対の駆動経路２１、２２とが、それぞれ対称配置されるように、長方形形状の同一のパッケージＰ内に樹脂モールドされている。パッケージＰの対向する二辺には、スイッチング素子Ｓ１１、Ｓ１２の駆動経路２１、２２、主電流経路１１、１２にそれぞれ接続されるゲートパッド２３、２４、ドレインパッド１３、１４が配置される。ゲートパッド２３、２４は、共通のゲート端子Ｇに接続され、ドレインパッド１３、１４は、共通のドレイン端子Ｄに接続される。
【００２８】
共通のゲート端子Ｇは、スイッチング素子Ｓ１１、Ｓ１２に共通の駆動回路２に接続され、駆動回路２から共通の駆動信号が入力することで、ゲートパッド２３、２４、駆動経路２１、２２を介してスイッチング素子Ｓ１１、Ｓ１２が同時にオンオフ駆動される。駆動回路２は、例えば、制御回路部２０からの制御指令に対応させて、所定のゲート電圧信号を駆動信号として出力し、スイッチング素子Ｓ１１、Ｓ１２のゲート電圧を上昇させるように構成されている。スイッチング素子Ｓ１１、Ｓ１２は、ゲート電圧が所定の閾値電圧以上となるとターンオンして、ドレイン−ソース間が導通する。
【００２９】
一方、共通のドレイン端子Ｄは、スイッチング素子Ｓ１１、Ｓ１２に共通の高電位線１０１に接続される。スイッチング素子Ｓ１１、Ｓ１２がターンオンすると、高電位線１０１から、ドレインパッド１３、１４、主電流経路１１、１２を介して、スイッチング素子Ｓ１１、Ｓ１２にドレイン電流Ｉ１が流れ、共通のソース端子Ｓ（例えば、図３参照）から、接続点３１〜３３に続く出力線へ出力される。
【００３０】
ターンオフ時には、駆動回路２からの駆動信号が停止し、スイッチング素子Ｓ１１、Ｓ１２のゲート電圧が低下することにより、ドレイン−ソース間が遮断される。
なお、パッケージＰ内外の配線、例えば、主電流経路１１、１２及び駆動経路２１、２２や、ゲートパッド２３、２４又はドレインパッド１３、１４と、駆動回路２又は高電位線１０１とを接続する経路等は、主にボンディングワイヤやバスバー等の配線用導体にて構成される。
【００３１】
半導体装置１は、具体的には、パッケージＰの長手方向の一方の半部（例えば、図１における左半部）に、スイッチング素子Ｓ１１と主電流経路１１及び駆動経路２１が配置され、他方の半部（例えば、図１における右半部）に、スイッチング素子Ｓ１２と主電流経路１２及び駆動経路２２が配置される。
パッケージＰの一辺（例えば、図１における上辺）には、スイッチング素子Ｓ１１側の高電位側端子１３及び制御用端子２３が近接して設けられており、パッケージＰの他の一辺（例えば、図１における下辺）には、スイッチング素子Ｓ１２側の高電位側端子１４及び制御用端子２４が近接して設けられている。これら端子に接続される主電流経路１１、１２及び駆動経路２１、２２は、対向する一辺側に位置するスイッチング素子Ｓ１１、Ｓ１２へ向けて、互いに平行に延び、対応するスイッチング素子Ｓ１１、Ｓ１２にそれぞれ接続される。
【００３２】
このとき、パッケージＰの対向する二辺間において、スイッチング素子Ｓ１１とスイッチング素子Ｓ１２とは、パッケージＰの中心に対して概略点対称に位置するように配置される。同様に、スイッチング素子Ｓ１１側の主電流経路１１、駆動経路２１、高電位側端子１３及び制御用端子２３と、スイッチング素子Ｓ１２側の主電流経路１２、駆動経路２２、高電位側端子１４及び制御用端子２４とは、パッケージＰの中心に対して概略点対称に位置するように配置される。
【００３３】
このようにすると、パッケージＰ内における、スイッチング素子Ｓ１１とスイッチング素子Ｓ１２への導体配線経路が同じ構成となる。また、パッケージＰ外の共通のドレイン端子Ｄやゲート端子Ｇへの導体配線経路を、同様に均等に形成することで、経路長や配線形状の違い等に起因する配線インピーダンスの差をほぼなくすことができる。
【００３４】
また、駆動経路２１、２２は、パッケージＰの概略中央部に平行配置され、それらを挟んで外側に、主電流経路１１、１２が平行配置される。駆動経路２１は、主電流経路１１、１２とそれぞれ磁気結合し、駆動経路２２は、主電流経路１１、１２とそれぞれ磁気結合するように、互いに近接して配置される。
すなわち、図３に示すように、主電流経路１１、１２をドレイン電流Ｉ１、Ｉ２が流れることによって磁束Φ１、Φ２が発生し、磁束Φ１、Φ２は、駆動経路２１又は駆動経路２１にて形成される閉回路を貫通する。
【００３５】
また、主電流経路１１、１２は、駆動経路２１、２２の周囲においてこれら磁束Φ１、Φ２の向きが互いに対向するように配置される。このとき、主電流経路１１を流れるドレイン電流Ｉ１の方向と、主電流経路１２を流れるドレイン電流Ｉ２の方向とが対向しているので（すなわち、図１、図３中にそれぞれ矢印で示す）、主電流経路１１に発生する磁束Φ１と主電流経路１２に発生する磁束Φ２とは、互いに打ち消し合うように作用する。
これにより、主電流経路１１、１２の電流変化に差異がある場合のみ、誘起電圧を印加させることが可能となる。この作用について、図４〜図６により説明する。
【００３６】
すなわち、図４の基本回路構成において、主電流経路１１、１２には寄生インダクタンスＬ１、Ｌ２が、駆動経路２１、２２には寄生インダクタンスＬａ、Ｌｂが、それぞれ存在する。
ここで、２つの主電流経路１１、１２における配線の寄生インダクタンスＬ１、Ｌ２を、駆動経路２１における配線の寄生インダクタンスＬａと磁気結合させる。同様に、主電流経路１１、１２の寄生インダクタンスＬ１、Ｌ２を、駆動経路２２の寄生インダクタンスＬｂと、磁気結合させる。
さらに、図５に示すように、２つの寄生インダクタンスＬ１、Ｌ２を貫く磁束Φ１、Φ２の向きを、対向させる。その場合には、駆動経路２１の寄生インダクタンスＬａを貫く磁束は、磁束Φ１、Φ２の差分であり、下記式１で表される。
式１：ΔΦ＝Φ１−Φ２
また、電流変化に伴う磁束変化によって、駆動経路２１に生じる誘起電圧Ｖａの大きさは、下記式２で表される。
式２：Ｖａ＝ｄΔΦ／ｄｔ
＝ｎ１・ｄΦ１／ｄｔ−ｎ２・ｄΦ２／ｄｔ
なお、ｎ１、ｎ２は、巻き数であり、ここでは、ｎ１＝ｎ２＝１となる。
【００３７】
なお、上述した図１において、２つの主電流経路１１、１２、２つの駆動経路２１、２２は、それぞれ同等の構成となっており、これら寄生インダクタンスＬ１、Ｌ２、寄生インダクタンスＬａ、Ｌｂは、ほぼ同等とみなすことができる。このとき、２つの主電流経路１１、１２を流れるドレイン電流Ｉ１、Ｉ２によって発生する磁束Φ１、Φ２も、ほぼ同等となる。その場合には、これらの差分もほぼゼロとなるか、比較的小さい値となる。
【００３８】
また、各経路における磁束変化は、各経路の電流変化とインダクタンスに比例するので、上記式２は、以下の式２１のように変形できる。
式２１：Ｖａ＝ｄΦ１／ｄｔ−ｄΦ２／ｄｔ
＝Ｌ１・ｄＩ１／ｄｔ−Ｌ２・ｄＩ２／ｄｔ
つまり、各主電流経路１１、１２の電流変化が等しい場合には、上記式１において、ΔΦ＝０となり、誘起電圧Ｖａ＝０となる。ΔΦ≠０である場合には、電流変化に伴って生じる磁束の差分に応じた誘起電圧Ｖａが、ゲート電圧に印加される。
なお、図示を省略するが、駆動経路２２の寄生インダクタンスＬａを貫く磁束ΔΦ、駆動経路２２に生じる誘起電圧Ｖｂも同様の式で表すことができる。
【００３９】
したがって、磁束Φ１、Φ２の向きを適切な方向にすることで、誘起電圧Ｖａ、Ｖｂの正負を調整することができ、電流アンバランスを補正することができる。例えば、スイッチング素子Ｓ１１、Ｓ１２のオンタイミングにずれがある場合には、ターンオンが遅い方はゲート電圧に誘起電圧を上乗せし、ターンオンが早い方はゲート電圧が低下する方向に誘起電圧を印加して、オンタイミングのずれを抑制することができる。
スイッチングのオフタイミングや定常時も同様であり、スイッチング素子Ｓ１１、Ｓ１２の一方に電流が集中するのが抑制される。これにより、ゲート電圧への影響を最小限とし、電圧変動を抑制して、ゲート発振によるリスクを大幅に低減することができる。
【００４０】
これに対して、図６に示すように、例えば、主電流経路１１、１２の１つと、駆動経路２１、２２の１つとを、従来のように１対１で磁気結合させた構成では、磁束Φの変化に対する誘起電圧Ｖは、下記式３のようになる。
式３：Ｖ＝ｎ・ｄΦ／ｄｔ
この場合には、ゲート電圧が常に電流変化の影響を受けることになり、ゲート発振による短絡故障や損失増大といったリスクを解消することができない。
【００４１】
（試験例１）
本形態の効果を確認するために、上記図１の構成におけるスイッチング動作のシミュレーション試験を行って、結果を図７〜図１４に示した。
図７は、ターンオン時のシミュレーション結果であり、駆動経路２１、２２の寄生インダクタンスＬａ、Ｌｂ（以下、適宜、駆動経路インダクタンスと称する）と、主電流経路１１、１２の寄生インダクタンスＬ１、Ｌ２（以下、適宜、主電流経路インダクタンスと称する）とを磁気結合させた場合（すなわち、図７の下図）と、磁気結合していない場合（すなわち、図７の上図）とを比較して示している。
図７の下図は、駆動経路２１、２２のゲート電圧Ｖｇ１、Ｖｇ２に対する、主電流経路１１、１２のドレイン電流Ｉ１、Ｉ２の時間変化を示しており、ゲート電圧Ｖｇ１、Ｖｇ２には、ドレイン電流Ｉ１、Ｉ２の電流変化による誘起電圧Ｖａ、Ｖｂがそれぞれ印加されている。
なお、主電流経路インダクタンスと駆動経路インダクタンスとの比であるインダクタンス比を１：５としてシミュレーションを行った。
【００４２】
図７の上図は、誘起電圧Ｖａ、Ｖｂが印加されていない駆動経路２１、２２のゲート電圧Ｖｇ１’、Ｖｇ２’に対する、ドレイン電流Ｉ１’、Ｉ２’の時間変化を示している。このとき、駆動回路２からの駆動信号によりゲート電圧Ｖｇ１’、Ｖｇ２’が上昇して、一対のスイッチング素子Ｓ１１、Ｓ１２の閾値電圧に達すると、スイッチング素子Ｓ１１、Ｓ１２がターンオンする。その際に、例えば、又はスイッチング素子Ｓ１１、Ｓ１２の閾値電圧のバラツキや、図示するように、ゲート電圧Ｖｇ１’、Ｖｇ２’に差があることで、スイッチング素子Ｓ１１、Ｓ１２がターンオンのタイミングにずれが生じる。そして、ずれを保持したままドレイン電流Ｉ１’、Ｉ２’が上昇してドレイン電流Ｉ１’、Ｉ２’のピーク電流の差が大きくなり、その後も電流の差が大きいままとなる（例えば、図中に矢印で示す）。
【００４３】
これに対して、図７の下図に示すように、磁気結合させた場合には、例えば、ゲート電圧Ｖｇ２が先に上昇して、スイッチング素子Ｓ１２がターンオンし、ドレイン電流Ｉ２が流れると、この電流変化に伴い、誘起電圧Ｖａ、Ｖｂが発生する。誘起電圧Ｖａ、Ｖｂは、駆動経路２１、２２に対してゲート電圧Ｖｇ１、Ｖｇ２の差が小さくなる方向に印加されてターンオン後の立ち上がりにおけるずれが小さくなる。そして、ピーク電流付近及びその後のドレイン電流Ｉ１、Ｉ２の差が縮小されることで、素子間の電流が均等化されて、電流アンバランスを抑制することができる。
【００４４】
図８は、ターンオフ時のシミュレーション結果であり、同様に、駆動経路インダクタンスと、主電流経路インダクタンスとを磁気結合させた場合（すなわち、図８の下図）と、磁気結合していない場合（すなわち、図８の上図）とを比較して示している。
図８の上図において、駆動回路２からの駆動信号が停止されて、ゲート電圧Ｖｇ１’、Ｖｇ２’が下降して、一対のスイッチング素子Ｓ１１、Ｓ１２の閾値電圧まで低下すると、スイッチング素子Ｓ１１、Ｓ１２がターンオフする。その場合も、例えば、図示するようなゲート電圧Ｖｇ１’、Ｖｇ２’の差により、ターンオフのタイミングにずれが生じると、ドレイン電流Ｉ１’、Ｉ２’も差を有したまま下降することになる（例えば、図中に矢印で示す）。
【００４５】
これに対して、図８の下図に示すように、磁気結合させた場合には、例えば、ゲート電圧Ｖｇ２が先に下降して、スイッチング素子Ｓ１２がターンオフし、ドレイン電流Ｉ２が低下する。この電流変化に伴い、誘起電圧Ｖａ、Ｖｂが発生して、駆動経路２１、２２に対して印加され、ドレイン電流Ｉ１、Ｉ２の差が小さくなる（例えば、図中に矢印で示す）。このように、素子間の電流が均等化されて、電流アンバランスを抑制することができる。
【００４６】
図９〜図１１は、ターンオン時について、インダクタンス比（主電流経路インダクタンス：駆動経路インダクタンス）を、１：２、１：５、１：８に変更した場合について、シミュレーションを行った結果であり、それぞれ磁気結合させた場合と磁気結合していない場合とを比較して示している。
インダクタンス比を調整することで、主電流経路１１、１２における電流変化に対して誘起される誘起電圧Ｖａ、Ｖｂを調整することができる。例えば、図９のように、インダクタンス比を１：２とすることで、ドレイン電流Ｉ１’、Ｉ２’よりも、立ち上がり時及びのピーク電流の差が縮小しており、電流アンバランスを抑制する効果が得られる。
図１０のように、インダクタンス比を１：５とした場合（すなわち、図７に対応する）には、立ち上がり時及びピーク電流付近の差がより小さくなる。図１１のように、インダクタンス比を１：８とした場合には、立ち上がりの途中でドレイン電流Ｉ１、Ｉ２が同等となり、ピーク電流付近以降は、再び差が生じる。
【００４７】
図１２〜図１４は、ターンオフ時について、インダクタンス比（主電流経路インダクタンス：駆動経路インダクタンス）を、１：２、１：５、１：８に変更した場合について、シミュレーションを行った結果であり、それぞれ磁気結合させた場合と磁気結合していない場合とを比較して示している。
例えば、図１２のように、インダクタンス比を１：２とすることで、ターンオフ後の立ち下がりにおけるドレイン電流Ｉ１、Ｉ２の差が小さくなっており、図１３のように、インダクタンス比を１：５とした場合（すなわち、図８に対応する）には、ターンオフ後の立ち下がりの途中でドレイン電流Ｉ１、Ｉ２が同等となる。図１４のように、インダクタンス比を１：８とした場合には、立ち下がりの途中でより早期にドレイン電流Ｉ１、Ｉ２が同等となるが、その後、再び差が生じる。
【００４８】
これらの結果より、インダクタンス比を１：１よりも大きくし、例えば、１：２〜１：８の範囲とすることで、スイッチング時に早期にドレイン電流Ｉ１、Ｉ２の差を小さくする効果が得られる。好ましくは、インダクタンス比を１：２よりも大きく、１：８よりも小さい範囲とするのがよく、電流アンバランスを好適に補正することができる。
【００４９】
（実施形態２）
電力用半導体装置に係る実施形態２について、図１５を参照して説明する。
上記実施形態１では、電力用半導体装置１において、駆動経路２１、２２と主電流経路１１、１２とを配線経路の寄生インダクタンスを用いて磁気結合させたが、誘導性部品として構成されたインダクタを用いて磁気結合させることもできる。その一例として、本形態では、駆動経路２１、２２の一方に誘導電圧を印加するためのインダクタ部品６を導入している。それ以外の電力用半導体装置１及び電力変換装置１０の基本構成は、上記実施形態１と同様であり、以下、相違点を中心に説明する。
なお、実施形態２以降において用いた符号のうち、既出の実施形態において用いた符号と同一のものは、特に示さない限り、既出の実施形態におけるものと同様の構成要素等を表す。
【００５０】
図１５に等価回路として示すように、本形態の電力用半導体装置１は、一対の半導体スイッチング素子Ｓ１１、Ｓ１２と、駆動経路２１、２２と、主電流経路１１、１２とを有している。駆動経路２１、２２は、ゲート端子Ｇに接続され、主電流経路１１、１２は、ドレイン端子Ｄとソース端子Ｓとの間に、並列に接続されている。電力用半導体装置１は、上記実施形態１と同様に、例えば、同一のパッケージＰに収容した構成とすることができる。
【００５１】
駆動経路２１、２２のうちの一方、例えば、駆動経路２１と主電流経路１１、１２とは、インダクタ部品６によって磁気結合されている。インダクタ部品６は、磁性材料からなる共通の環状鉄心６０と、主電流経路１１、１２にそれぞれ導入される第１インダクタ６１及び第２インダクタ６２と、駆動経路２１に導入されるインダクタ６３とを有する。第１インダクタ６１及び第２インダクタ６２と、インダクタ６３は、それぞれ環状鉄心６０の周囲に巻回された巻線部品からなり、巻線部品の両端の端子が、主電流経路１１、１２又は駆動経路２１を構成する配線と直接、又は、他の導体配線を用いて接続される。
【００５２】
ここで、主電流経路１１に導入される第１インダクタ６１と、主電流経路１２に導入される第２インダクタ６２とは、共通の環状鉄心に対して巻線の方向が逆となるように巻回される。これにより、主電流経路１１、１２に流れる電流によって、環状鉄心６０が形成する磁路に磁束Φ１、Φ２を発生させると共に、磁束Φ１、Φ２の向きを対向させている。駆動経路２１に導入されるインダクタ６３は、例えば、第１インダクタ６１と同じ向きに巻回される。
なお、第１インダクタ６１と第２インダクタ６２のインダクタンスを構成する巻線部品の巻き数をそれぞれｎ１、ｎ２としたとき、誘導電圧Ｖａは、下記式２２で表される。
式２２：Ｖａ＝ｎ１・ｄΦ１／ｄｔ−ｎ２・ｄΦ２／ｄｔ
【００５３】
本形態の構成によっても、駆動経路２１に導入されるインダクタ６３には、磁束Φ１、Φ２の差分に応じた誘導電圧Ｖａが印加されて、主電流経路１１、１２を流れる電流が均等化される。また、磁束Φ１、Φ２の差分が生じる場合のみ、誘導電圧Ｖａが発生するので、電流アンバランスを抑制しながら、電圧変動によるゲート発振を抑制する同様の効果が得られる。
【００５４】
（実施形態３）
電力用半導体装置に係る実施形態３について、図１６〜図１７を参照して説明する。
本形態は、実施形態２の変形例であり、駆動経路２１、２２の両方に、インダクタ部品を導入した例としている。以下、相違点を中心に説明する。
図１６に示すように、本形態において、駆動経路２２に導入されるインダクタ部品７は、駆動経路２１に導入されるインダクタ部品６と同様の構造を有し、共通の環状鉄心７０と、主電流経路１１、１２にそれぞれ導入される第１インダクタ７１及び第２インダクタ７２と、駆動経路２２に導入されるインダクタ７３とを有する。第１インダクタ７１及び第２インダクタ７２と、インダクタ７３は、それぞれ環状鉄心７０の周囲に巻回された巻線部品からなる。
【００５５】
主電流経路１１に導入される第１インダクタ７１と、主電流経路１２に導入される第２インダクタ７２とは、共通の環状鉄心に対して巻線の方向が逆となるように巻回されて、環状鉄心６０が形成する磁路に発生する磁束Φ１、Φ２の向きを対向させている。駆動経路２２に導入されるインダクタ７３は、例えば、第２インダクタ７２と同じ向きに巻回される。
【００５６】
あるいは、図１７に示すように、駆動経路２１、２２に導入されるインダクタ部品を一体的に構成することもできる。ここでは、例えば、駆動経路２１に導入されるインダクタ部品６の環状鉄心７０に、駆動経路２２に導入されるインダクタ７３を巻回している。このようにすると、図１６におけるインダクタ部品７に用いられる部品を省略することができ、構成が簡易にできる。
【００５７】
本形態の構成によっても、駆動経路２１、２２に導入されるインダクタ６３、７３に、磁束Φ１、Φ２の差分が生じるときに、その差分に基づく誘導電圧Ｖａ、Ｖｂが印加される。したがって、電流アンバランスを抑制しながら、電圧変動によるゲート発振を抑制する同様の効果が得られる。
【００５８】
本発明は上記各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の実施形態に適用することが可能である。例えば、上記実施形態では、図２に示すインバータ部３０のアームスイッチＳ１〜Ｓ６が、２個のスイッチング素子Ｓ１１、Ｓ１２で構成される場合について説明したが、アームスイッチＳ１〜Ｓ６の数は特に限定されず、例えば、４個のスイッチング素子を含んでいてもよい。その場合には、一対のスイッチング素子Ｓ１１、Ｓ１２を２組用いて、アームスイッチＳ１〜Ｓ６を構成することができる。
【００５９】
また、上記実施形態では、電力変換装置１をモータＭに接続して、交流出力を供給するためのインバータ装置１０として構成したが、モータＭに限らず任意の負荷に用いることができる。また、インバータ装置１０に限らず、車両搭載機器、発電システム用機器、その他の任意の機器に適用可能である。
【符号の説明】
【００６０】
１  電力用半導体装置
１０  インバータ装置（電力変換装置）
１１、１２  主電流経路
２０  制御回路部
２  駆動回路
２１、２２  駆動経路
３０  インバータ部（電力変換部）
６３、７３  インダクタ
Ｓ１１、Ｓ１２  半導体スイッチング素子
Ｐ  パッケージ
【図１】
2020005436.tif 000003
【図２】
2020005436.tif 000004
【図３】
2020005436.tif 000005
【図４】
2020005436.tif 000006
【図５】
2020005436.tif 000007
【図６】
2020005436.tif 000008
【図７】
2020005436.tif 000009
【図８】
2020005436.tif 000010
【図９】
2020005436.tif 000011
【図１０】
2020005436.tif 000012
【図１１】
2020005436.tif 000013
【図１２】
2020005436.tif 000014
【図１３】
2020005436.tif 000015
【図１４】
2020005436.tif 000016
【図１５】
2020005436.tif 000017
【図１６】
2020005436.tif 000018
【図１７】
2020005436.tif 000019