(57)【要約】【課題】並列接続された特性が異なる複数のスイッチング素子を駆動する際に発生する導通損失を低減する。【解決手段】電子機器（１０）は、第１のスイッチと、前記第１のスイッチと並列接続され、前記第１のスイッチと異なる特性を有する第２のスイッチと、前記第１のスイッチと前記第２のスイッチを駆動する駆動手段と、第１の制御においては、前記第１のスイッチの特性に応じた貫通電流防止期間に設定し、第２の制御においては、前記第２のスイッチの特性に応じた貫通電流防止期間に設定する制御手段とを有する。【選択図】図４
2020202726.tif 000002
【特許請求の範囲】
【請求項１】
第１のスイッチと、
前記第１のスイッチと並列接続され、前記第１のスイッチと異なる特性を有する第２のスイッチと、
前記第１のスイッチと前記第２のスイッチを駆動する駆動手段と、
第１の制御においては、前記第１のスイッチの特性に応じた貫通電流防止期間に設定し、第２の制御においては、前記第２のスイッチの特性に応じた貫通電流防止期間に設定する制御手段と
を有することを特徴とする電子機器。
【請求項２】
前記制御手段は、前記第１の制御において前記第１のスイッチを駆動する場合の貫通電流防止期間が、前記第２の制御において前記第２のスイッチを駆動する場合の貫通電流防止期間よりも長くなるように設定することを特徴とする請求項１に記載の電子機器。
【請求項３】
前記電子機器の負荷電流を検出する電流検出手段をさらに有し、
前記制御手段は、前記負荷電流が閾値以上の場合に前記第１の制御を行い、前記負荷電流が閾値未満の場合に前記第２の制御を行うことを特徴とする請求項１または２に記載の電子機器。
【請求項４】
前記第２の制御は、前記第１のスイッチと前記第２のスイッチを所定の位相差で駆動することを特徴とする請求項１から３のいずれか１項に記載の電子機器。
【請求項５】
前記第１のスイッチと接地部との間に接続された第３のスイッチと、前記第３のスイッチと並列接続され、前記第３のスイッチと異なる特性を有する第４のスイッチと、をさらに有し、
前記制御手段は、前記第１の制御において前記第１のスイッチと前記第３のスイッチのオン状態とオフ状態を切り替え、前記第２の制御において前記第２のスイッチと前記第４のスイッチのオン状態とオフ状態を切り替えることを特徴とする請求項１から４のいずれか１項に記載の電子機器。
【請求項６】
前記第１のスイッチに接続された第１のインダクタと、前記第２のスイッチに接続された第２のインダクタを有し、
前記第１の制御は、前記第１のスイッチおよび前記第３のスイッチを駆動して前記第１のインダクタに流れる電流を制御し、
前記第２の制御は、前記第２のスイッチおよび前記第４のスイッチを駆動して前記第２のインダクタに流れる電流を制御することを特徴とする請求項５に記載の電子機器。
【請求項７】
電子機器の制御方法であって、
前記電子機器は、
第１のスイッチと、
前記第１のスイッチと並列接続され、前記第１のスイッチと異なる特性を有する第２のスイッチと、
前記第１のスイッチと前記第２のスイッチを駆動する駆動手段と
を有し、
前記制御方法は、
第１の制御においては、前記第１のスイッチの特性に応じた貫通電流防止期間に設定するステップと、
第２の制御においては、前記第２のスイッチの特性に応じた貫通電流防止期間に設定するステップと
を有することを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路を有する電子機器、その制御方法などに関する。
【背景技術】
【０００２】
特許文献１には、複数のスイッチング素子が並列接続された構成において、負荷電流の大きさに応じて駆動するスイッチング素子数を変更することが記載されている。特許文献２には、複数のＤＣ／ＤＣコンバータが並列接続された構成が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−３１９６４５号公報
【特許文献２】特開２０１５−１２８３４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１においては、同じ特性の複数のスイッチング素子を切り替えて駆動することを前提としているため、寄生容量の異なる複数のスイッチング素子で構成しても寄生ダイオードによる導通損失を低減することができない。このような問題は、特許文献２に記載されている構成で解決できない。
【０００５】
そこで、本発明は、並列接続された特性が異なる複数のスイッチング素子を駆動する際に発生する導通損失を低減することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る電子機器は、第１のスイッチと、前記第１のスイッチと並列接続され、前記第１のスイッチと異なる特性を有する第２のスイッチと、前記第１のスイッチと前記第２のスイッチを駆動する駆動手段と、第１の制御においては、前記第１のスイッチの特性に応じた貫通電流防止期間に設定し、第２の制御においては、前記第２のスイッチの特性に応じた貫通電流防止期間に設定する制御手段とを有する。
【０００７】
本発明に係る制御方法は、電子機器の制御方法であって、前記電子機器は、第１のスイッチと、前記第１のスイッチと並列接続され、前記第１のスイッチと異なる特性を有する第２のスイッチと、前記第１のスイッチと前記第２のスイッチを駆動する駆動手段とを有し、前記制御方法は、第１の制御においては、前記第１のスイッチの特性に応じた貫通電流防止期間に設定するステップと、第２の制御においては、前記第２のスイッチの特性に応じた貫通電流防止期間に設定するステップとを有する。
【発明の効果】
【０００８】
本発明によれば、並列接続された特性が異なる複数のスイッチング素子を駆動する際に発生する導通損失を低減することができる。
【図面の簡単な説明】
【０００９】
【図１】実施形態１における電子機器１０の構成要素を説明するためのブロック図である。
【図２】実施形態１におけるＤＣ／ＤＣコンバータ１００の構成要素を説明するためのブロック図である。
【図３】実施形態１におけるＤＣ／ＤＣコンバータ１００の電圧／電流波形の例を説明するための図である。
【図４】実施形態１におけるスイッチ回路１０２、１０４の構成要素を説明するためのブロック図である。
【図５】マルチフェーズ駆動で駆動するスイッチ回路１０２、１０４の動作例を説明するための図である。
【図６】実施形態１におけるスイッチ回路１０２、１０４の動作例を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明の実施形態を説明する。ただし、本発明は以下の実施形態に限定されるものではない。
【００１１】
［実施形態１］
まず、図１を参照して、実施形態１における電子機器１０の構成要素を説明する。ただし、実施形態１における電子機器１０の構成要素は、図１に示す構成要素に限るものではない。電子機器１０は、撮像装置（例：デジタルカメラ）、携帯電話（例：スマートフォン）、携帯端末（例：タブレット端末）のいずれかまたは少なくとも一つとして動作可能である。
【００１２】
電池２７は、ＤＣ／ＤＣコンバータ１００の電源であり、電子機器１０の電源でもある。
【００１３】
ＤＣ／ＤＣコンバータ１００は、電池２７の出力電圧を所定の電圧に変換して電子機器１０の各構成要素に供給する電源回路である。
【００１４】
制御部１１は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）またはＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を有し、電子機器１０の全ての構成要素を制御する。
【００１５】
操作部１２は、例えば、電源ボタン、記録開始ボタン、ズーム調整ボタン、オートフォーカスボタンなどの撮影に関連する種操作を入力するスイッチ類を有する。また、操作部１２は、メニュー表示ボタン、決定ボタン、その他カーソルキー、ポインティングデバイス、タッチパネルなどを有する。操作部１２は、ユーザにより操作されると制御部１１に操作信号を送信する。
【００１６】
バス１３は、各種データ、制御信号、指示信号などを電子機器１０の各構成要素に送信するための汎用バスである。
【００１７】
メモリ１４は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などを有する。メモリ１４は、撮像部１５で生成された画像データ（静止画データまたは動画データ）を一時的に記憶するバッファメモリとして使用される。
【００１８】
制御部１１は、ユーザからの操作を受け付ける操作部１２からの操作信号に応じて、各種処理（プログラム）を実行して電子機器１０の各構成要素を制御したり、構成要素間でのデータ転送を制御したりする。制御部１１は、ＣＰＵおよびメモリがハードウェアプロセッサとして構成されたマイクロコンピュータであってもよい。
【００１９】
撮像部１５は、ＣＣＤ（Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）またはＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ−ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）で構成されたイメージセンサを有する。撮像部１５は、レンズユニット２５を介してイメージセンサ上に結像された被写体の光学像から画像データに生成する。撮像部１５で生成された画像データ（静止画データまたは動画データ）は、メモリ１４に一時的に格納される。
【００２０】
画像処理部１６は、所定の画像処理を実行することにより、撮像部１５で生成された画像データ（静止画データまたは動画データ）を処理する。所定の画像処理は、例えば、撮像部１５で生成された静止画データまたは動画データのホワイトバランス、色、明るさなどを、ユーザに設定された設定値または画像の特性から判定した設定値に基づいて調整する画質調整処理を含む。所定の画像処理が実行された後、画像処理部１６は、動画データまたは静止画データを表示制御部２０および記録再生部２１に供給する。
【００２１】
音声入力部１７は、例えば、電子機器１０に内蔵された無指向性のマイク、音声入力端子に接続された外部マイクなどにより集音された音（音声を含む）から音声データを生成する。音声入力部１７で生成された音声データは、メモリ１４に一時的に格納される。
【００２２】
音声処理部１８は、所定の音声処理を実行することにより、音声入力部１７で生成された音声データを処理する。所定の音声処理が実行された後、音声処理部１８は、音声データを記録再生部２１およびスピーカ部に供給する。スピーカ部は、音声処理部１８から供給された音声データを外部に出力する。
【００２３】
表示制御部２０は、画像処理部１６から供給された画像データ（静止画データまたは動画データ）を表示部１９に表示させる。表示部１９は、例えば、液晶表示パネルまたは有機ＥＬ表示パネルであってもよいし、電子機器１０に接続された表示装置であってもよい。
【００２４】
記録再生部２１は、画像処理部１６から供給された静止画データまたは動画データと、音声処理部１８からの音声データとを記録媒体２２に記録する。ここで、記録媒体２２は、電子機器１０に内蔵された記録媒体であっても、電子機器１０から取り外し可能な記録媒体でもよい。記録媒体２２は、例えば、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−Ｒ、ＤＶＤ−Ｒ、磁気テープ、不揮発性の半導体メモリ、フラッシュメモリのいずれであってもよい。
【００２５】
記録再生部２１は、記録媒体２２に記録された静止画データ、動画データおよび音声データの少なくとも一つを、記録媒体２２から再生可能である。記録媒体２２から再生された静止画データまたは動画データは、表示制御部２０に供給される。記録媒体２２から再生された音声データは、スピーカ部に供給される。表示制御部２０は、記録再生部２１から供給された静止画データまたは動画データを表示部１９に表示させる。スピーカ部は、音声処理部１８から供給された音声データを外部に出力する。
【００２６】
出力部２３は、画像データまたは音声データをアナログ信号として外部装置に出力する音声出力端子または画像出力端子である。
【００２７】
通信部２４は、有線通信または無線通信により外部装置と通信する通信部である。
【００２８】
レンズユニット２５は、被写体の光学像を電子機器１０に取り込むレンズと、光量を制御する絞り機構と、被写体像の焦点を合わせるフォーカス機構と、イメージセンサへの露光時間を制御するシャッター機構とを有する。
【００２９】
機構制御部２６は、レンズユニット２５の絞り機構、フォーカス機構およびシャッター機構を、制御部１１からの制御信号に基づいて制御する。
【００３０】
次に、図２および図３を参照して、実施形態１のＤＣ／ＤＣコンバータ１００の構成および動作について説明する。
【００３１】
図２は、実施形態１におけるＤＣ／ＤＣコンバータ１００の１つの電源部の構成要素を示している。
【００３２】
電子機器１０に電力を供給するＤＣ／ＤＣコンバータ１００は、同期整流型の降圧電回路を構成する。電圧を維持するためのフィードバック機構は、電圧ループ信号に応じてパルス制御することで実現する。電圧ループ信号は出力電圧を出力設定抵抗１３０で分圧してエラーアンプ１２３で基準電圧１２２と比較増幅することで得られる。駆動制御部１１２に電圧ループ信号とパルスデューティ制御の基準クロックであるＯＳＣ１３１の信号が接続される。駆動制御部１１２からの駆動信号によって、ハイサイドのスイッチ回路１０２とローサイドのスイッチ回路１０４がオン状態またはオフ状態になるように制御される。スイッチ回路１０２は、１つまたは複数のスイッチング素子を有する。スイッチ回路１０２の１つまたは複数のスイッチング素子はいずれも、例えばＰ型ＭＯＳＦＥＴで構成される。スイッチ回路１０４は、１つまたは複数のスイッチング素子を有する。スイッチ回路１０４の１つまたは複数のスイッチング素子はいずれも、例えばＮ型ＭＯＳＦＥＴで構成される。駆動制御部１１２は、スイッチ回路１０２における１つまたは複数のスイッチング素子と、スイッチ回路１０４における１つまたは複数のスイッチング素子を独立にオン状態またはオフ状態にする。
【００３３】
スイッチ回路１０２とスイッチ回路１０４がオン状態またはオフ状態にされることでインダクタ１０８に流れる電流が制御され、コンデンサ１１０で平滑化されることで一定の出力電圧が得られる。
【００３４】
インダクタ１０８は、スイッチ回路１０２がオン状態、スイッチ回路１０４がオフ状態の場合に、電池２７から励磁エネルギーを蓄積し、スイッチ回路１０２で降圧した電圧を整流するためのパワーインダクタである。コンデンサ１１０は、インダクタ１０８による電圧と電流の脈流を平滑化する。
【００３５】
スイッチ回路１０２とスイッチ回路１０４は、負荷変動などで出力電圧が低くなっている場合は、エラーアンプ１２３の出力が上がり、スイッチ回路１０２のオンデューティが大きくなるため、出力電圧を上げる方向に制御される。反対に、出力電圧が高いときはエラーアンプ１２３の出力が下がり、スイッチ回路１０２のオンデューティが小さくなるため、出力電圧を下げる方向に制御される。
【００３６】
図３は、実施形態１におけるＤＣ／ＤＣコンバータ１００の電圧／電流波形の例を示している。図３（ａ）はＤＣ／ＤＣコンバータ１００の基準クロック（ＯＳＣ）１３１を示している。ＤＣ／ＤＣコンバータ１００の各構成要素はＯＳＣ１３１の信号に同期して動作する。図３（ｂ）はＤＣ／ＤＣコンバータ１００から引かれる負荷電流を示し、説明の簡略化のため周波数ｆＬの正弦波としている。図３（ｃ）はＤＣ／ＤＣコンバータ１００からの出力電圧を示している。出力電圧は理想的には一定値であるが、実際には図３（ｃ）に示すように図３（ｂ）の負荷変動に対して追従しきれず揺らぐ成分、スイッチング動作に同期したリップル電圧成分が存在する。図３（ｄ）は分圧された図３（ｃ）の出力電圧と基準値との差分をエラーアンプ１２３が増幅した結果を示している。図３（ｅ）はスイッチ回路１０２のオン状態またはオフ状態、図３（ｆ）はスイッチ回路１０４のオン状態またはオフ状態を示す波形であり、便宜上オン状態をＨｉｇｈ、オフ状態をＬｏｗで示している。オン状態とオフ状態を合わせた１サイクル周期は必ずＯＳＣ１３１の周期と等しくなる。なお、図３（ｆ）には貫通電流防止期間であるデッドタイムが追加されている。図３（ｇ）はインダクタ１０８に流れる電流を示している。スイッチ回路１０２をオン状態にすると、電池２７からスイッチ回路１０２を介してインダクタ１０８へつながる経路で負荷電流Ｉｏがインダクタ１０８に流れることにより、インダクタ１０８にエネルギーが蓄えられる。スイッチ回路１０２がオン状態でスイッチ回路１０４がオフ状態である場合、電流傾きｄＩ／ｄｔ＿ｏｎは、以下の式１で表される。
（式１）
ｄＩ／ｄｔ＿ｏｎ＝（Ｖｉｎ−Ｖｏ）／Ｌ
Ｖｉｎ：電池２７の電圧
Ｖｏ：出力電圧
Ｌ：インダクタ１０８のインダクタンス値
通常の条件下ではＶｉｎ、Ｖｏ、Ｌはほぼ一定であるので、ｄＩ／ｄｔ＿ｏｎは固定値となり、インダクタ１０８に流れる電流は線形的に増加する。スイッチ回路１０２がオン状態である場合、スイッチ回路１０４はオフ状態になっており、電池２７が接地部（ＧＮＤ）へショートしないようになっている。その後、エラーアンプ１２３の出力が上がってスイッチ回路１０２がオフ状態になると、スイッチ回路１０４をオン状態にして、インダクタ１０８に蓄えられたエネルギーはＧＮＤからスイッチ回路１０４を介してインダクタ１０８へつながる経路で放出される。スイッチ回路１０２がオフ状態でスイッチ回路１０４がオン状態である場合、電流傾きｄＩ／ｄｔ＿ｏｆｆは、以下の式２で表される。
（式２）
ｄＩ／ｄｔ＿ｏｆｆ＝−Ｖｏ／Ｌ
通常の条件下ではＶｏ、Ｌはほぼ一定であるので、ｄＩ／ｄｔ＿ｏｆｆは固定値となり、インダクタ１０８に流れる電流は線形的に減少する。スイッチ回路１０２およびスイッチ回路１０４が交互にオン状態またはオフ状態になるサイクルにおいて、インダクタ１０８に流れる電流は三角波状の電流となり、その平均電流は図３（ｂ）の負荷電流と等しくなる。
【００３７】
次に、図４を参照して、スイッチ回路１０２、１０４の構成および動作について説明する。図４は、実施形態１におけるスイッチ回路１０２、１０４の構成要素を示している。
【００３８】
駆動制御部１１２は、ゲートドライバ４０２、ゲートドライバ４０４およびＰＷＭコントローラ４０６を有する。ＰＷＭコントローラ４０６は、スイッチ回路１０２、１０４をパルス幅変調で制御するためのコントローラである。ゲートドライバ４０２は、スイッチ回路１０２およびスイッチ回路１０４をオン状態またはオフ状態にするためのゲート駆動バッファ回路である。ゲートドライバ４０２には、スイッチ回路１０２およびスイッチ回路１０４に貫通電流が流れないようにするための貫通電流防止回路が含まれている。ゲートドライバ４０４は、スイッチ回路１０２およびスイッチ回路１０４をオン状態またはオフ状態にするためのゲート駆動バッファ回路である。ゲートドライバ４０４には、スイッチ回路１０２およびスイッチ回路１０４に貫通電流が流れないようにするための貫通電流防止回路が含まれている。
【００３９】
スイッチ回路１０２は、並列接続されたスイッチング素子ＳＷ１０２ＡおよびＳＷ１０２Ｂを有する。スイッチ回路１０４は、並列接続されたスイッチング素子ＳＷ１０４ＡおよびＳＷ１０４Ｂを有する。
【００４０】
ＳＷ１０２Ａは、電源ＶｉｎとＳＷ１０４Ａの間であって、ソース電極が電源Ｖｉｎに接続され、ドレイン電極がインダクタ１０８が接続されるスイッチノード部Ｖｓｗに接続される。ＳＷ１０２Ｂは電源ＶｉｎとＳＷ１０４Ｂの間に接続され、ソース電極が電源Ｖｉｎに接続され、ドレイン電極がインダクタ１０８が接続されるスイッチノード部Ｖｓｗに接続される。ＳＷ１０４ＡはＳＷ１０２Ａと接地部ＧＮＤの間に接続され、ソース電極が接地部ＧＮＤに接続され、ドレイン電極がスイッチノード部Ｖｓｗに接続される。ＳＷ１０４ＢはＳＷ１０２Ｂと接地部ＧＮＤの間に接続され、ソース電極が接地部ＧＮＤに接続され、ドレイン電極がインダクタ１０８が接続されるスイッチノード部Ｖｓｗに接続される。
【００４１】
スイッチ回路１０２のＳＷ１０２Ａは、ゲートドライバ４０２からの駆動信号ＶＧ１によりオン状態またはオフ状態に切り替わるスイッチング素子である。スイッチ回路１０２のＳＷ１０２Ｂは、ゲートドライバ４０４からの駆動信号ＶＧ２によりオン状態またはオフ状態に切り替わるスイッチング素子である。スイッチ回路１０４のＳＷ１０４Ａは、ゲートドライバ４０２からの駆動信号ＶＧ３によりオン状態またはオフ状態に切り替わるスイッチング素子である。スイッチ回路１０４のＳＷ１０４Ｂは、ゲートドライバ４０４からの駆動信号ＶＧ４によりオン状態またはオフ状態に切り替わるスイッチング素子である。このように、スイッチ回路１０２のＳＷ１０２ＡおよびＳＷ１０２Ｂは、ゲートドライバ４０２、４０４からの駆動信号ＶＧ１、ＶＧ２により、電子機器１０の負荷に応じてオン状態またはオフ状態に切り替えられる。スイッチ回路１０４のＳＷ１０４ＡおよびＳＷ１０４Ｂは、ゲートドライバ４０２、４０４からの駆動信号ＶＧ３、ＶＧ４により、電子機器１０の負荷に応じてオン状態またはオフ状態に切り替えられる。電流帰還型の電流制御の場合は、スイッチ回路１０２、１０４に流れる電流を検出して、電流電圧変換したアナログ値をコンパレータおよびＡ／Ｄコンバータに入力し、所定の閾値と検出値を比較することで同様の制御を行う。電流検出はハイサイドのスイッチ回路１０２でもローサイドのスイッチ回路１０４でもよい。電流検出と制御方法は、公知の方法が適用できるので、詳細な説明を省略する。
【００４２】
インダクタ１０８Ａは、ＳＷ１０２Ａがオン状態、ＳＷ１０４Ａがオフ状態の場合に、電池２７から励磁エネルギーを蓄積し、ＳＷ１０２Ａで降圧した電圧を整流するためのパワーインダクタである。インダクタ１０８Ｂは、ＳＷ１０２Ｂがオン状態、ＳＷ１０４Ｂがオフ状態の場合に、電池２７から励磁エネルギーを蓄積し、ＳＷ１０２Ｂで降圧した電圧を整流するためのパワーインダクタである。並列接続されたスイッチング素子をフェーズを切り替えて駆動するマルチフェーズ駆動においては、図５に示すように所定の位相差（図５では１８０°）を持たせてＳＷ１０２ＡおよびＳＷ１０４Ａの対とＳＷ１０２ＢおよびＳＷ１０４Ｂの対を駆動するように駆動信号を制御する。スイッチング素子の導通抵抗が同じであれば、インダクタ１０８Ａ、１０８Ｂに流れる電流は、ＳＷ１０２ＡおよびＳＷ１０４Ａの対のみを駆動するシングルフェーズ駆動の場合の１／２となり、コンデンサ１１０は２つの脈流が重畳した電流を平滑する。
【００４３】
実施形態１においては、電子機器１０の負荷電流の値が所定の電流閾値未満の状態ではＳＷ１０２ＡとＳＷ１０４Ａが対となり、インダクタ１０８Ａに励磁エネルギーを蓄積しながら、図２に示したようにシングルフェーズ駆動される。電子機器１０の負荷電流の値が所定の電流閾値以上の状態ではＳＷ１０２ＡとＳＷ１０４Ａの対とＳＷ１０２ＢとＳＷ１０４Ｂの対とが図５に示すようにマルチフェーズ駆動される。図５は、マルチフェーズ駆動で駆動するスイッチ回路１０２、１０４の動作例を示している。図５（ａ）はＤＣ／ＤＣコンバータ１００の基準クロック（ＯＳＣ）１３１を示している。図５（ｂ）はスイッチ回路１０２のＳＷ１０２Ａのオン状態またはオフ状態を示している。図５（ｃ）はスイッチ回路１０４のＳＷ１０４Ａのオン状態またはオフ状態を示している。図５（ｄ）はスイッチ回路１０２のＳＷ１０２Ｂのオン状態またはオフ状態を示している。図５（ｅ）はスイッチ回路１０４のＳＷ１０４Ｂのオン状態またはオフ状態を示す波形であり、便宜上オン状態をＨｉｇｈ、オフ状態をＬｏｗで示している。
【００４４】
実施形態１では、並列接続されたＳＷ１０２ＡおよびＳＷ１０２Ｂ、ＳＷ１０４ＡおよびＳＷ１０４Ｂを同時に駆動する場合を除き、ゲートドライバ４０２およびゲートドライバ４０４の貫通電流防止回路に異なる貫通電流防止期間（デッドタイム）ＤＴが設定されている。実施形態１のスイッチング制御における、デッドタイムＤＴの設定については後述する。
【００４５】
実施形態１においては、特性の異なる複数のスイッチング素子が並列接続されている。例えばスイッチング素子がＭＯＳＦＥＴであれば、スイッチ回路１０２のＳＷ１０２ＡはＳＷ１０２ＢよりもＦＥＴの素子面積を大きくし、ＦＥＴがオン状態におけるドレインとソース間の導通（ＯＮ）抵抗Ｒｏｎを小さくする。このようにして、主に重負荷時のスイッチ回路におけるドレインとソース間の導通損失の低減に寄与させる。反対に、スイッチ回路１０２のＳＷ１０２ＢはＳＷ１０２ＡよりもＦＥＴの素子面積を小さくし、ＦＥＴをオンする場合にゲート電極に入力される電荷量（ゲート容量）Ｑｇを小さくする。このようにして、主に軽負荷から重負荷でのスイッチング駆動損失低減に寄与させる。並列接続されているスイッチ回路１０４のＳＷ１０４ＡとＳＷ１０４Ｂも同様に、異なる特性を持つＦＥＴで構成する。導通抵抗Ｒｏｎとゲート容量Ｑｇは電源用のスイッチング素子には重要な特性であり、ＦＥＴの素子面積を大きくすると導通抵抗Ｒｏｎは小さくなるがゲート容量Ｑｇが増大するため、導通抵抗Ｒｏｎとゲート容量Ｑｇはトレードオフの関係にある。近年、ＦＥＴの素子構造を改善することで、導通抵抗Ｒｏｎとゲート容量Ｑｇの積であるＦＯＭ（Ｆｉｇｕｒｅ  ｏｆ  Ｍｅｒｒｉｔｔ）を低減する技術が進む一方で、材料をＳｉからＧａＮまたはＳｉＣに置き換える動きもある。実施形態１では、ゲート容量Ｑｇの特性の異なる複数のスイッチング素子が並列接続されていれば、どのような材料または構造のＦＥＴでもよい。
【００４６】
実施形態１では、特性（材料、構造）が異なる複数のスイッチング素子に適したゲートドライバを有し、デッドタイムＤＴの設定が可変な構成要素となっている。実施形態１では、スイッチング素子の特性に応じて設けられたゲートドライバが異なる電源に接続されていても、複数の電源に接続されていてもよい。
【００４７】
次に、図５と図６を参照して、実施形態１のスイッチング制御における、デッドタイムＤＴの設定について説明する。
【００４８】
まず、ＳＷ１０２ＢとＳＷ１０４Ｂが対となってスイッチング動作している場合において、ＳＷ１０２Ｂがオン状態からオフ状態に切り替わり、ＳＷ１０４Ｂがオフ状態からオン状態に切り替わる過渡状態について説明する。
【００４９】
ゲートドライバ４０４は、ＰＷＭコントローラ４０６からの信号を受けて、ＳＷ１０２Ｂをオフ状態に制御するために駆動信号ＶＧ２をＬｏｗレベルからＨｉｇｈレベルに切り替える。駆動信号ＶＧ２の電圧波形は、ゲートドライバ４０４の駆動能力とＳＷ１０２Ｂのゲート容量Ｑｇにより、図６に示す傾きをもって立ち上がる（Ｔ１→Ｔ３）。その場合に、駆動信号ＶＧ２がＳＷ１０２Ｂの動作開始の閾値電圧Ｖｔｈに達する（Ｔ１→Ｔ２）と、ＳＷ１０２Ｂが完全にオフ状態となって電源ＶｉｎからＳＷ１０２Ｂに電流が流れなくなる。そして、インダクタ１０８に蓄積された励磁エネルギーをコンデンサ１１０に放出するための環流電流ＩＯＦＦがＳＷ１０４Ｂの寄生ダイオードに流れる（Ｔ２→Ｔ４）。その間に、ＳＷ１０２Ｂの駆動信号ＶＧ２は所定のＨｉｇｈレベルまで立ち上がっている（Ｔ２→Ｔ３）。
【００５０】
ゲートドライバ４０４は、ＰＷＭコントローラ４０６からの信号を受けて、ＳＷ１０４Ｂをオン状態に制御するために駆動信号ＶＧ４をＬｏｗレベルからＨｉｇｈレベルに切り替える。駆動信号ＶＧ４の電圧波形は、ゲートドライバ４０４の駆動能力とＳＷ１０４Ｂのゲート容量Ｑｇにより、図６に示す傾きをもって立ち上がる（T４→）。その場合に、駆動信号ＶＧ４がＳＷ１０４Ｂの動作開始の閾値電圧Ｖｔｈに達する（Ｔ４→Ｔ５）と、ＳＷ１０４Ｂが完全にオン状態となって、環流電流ＩＯＦＦはＳＷ１０４Ｂのドレインとソース間のみに流れる。この場合のデッドタイムＤＴをＤＴ１（Ｔ１→Ｔ４）とする。ＤＴ１は、電圧ＶｉｎからＳＷ１０２ＢとＳＷ１０４Ｂに貫通電流が流れることなく、環流電流ＩＯＦＦとＳＷ１０４Ｂの寄生ダイオードによる導通損失が小さく抑えられるように、予め設定されている設定値である。
【００５１】
次に、ＳＷ１０４Ｂがオン状態からオフ状態に切り替わり、ＳＷ１０２Ｂがオフ状態からオン状態に切り替わる過渡状態について説明する。
【００５２】
ゲートドライバ４０４は、ＰＷＭコントローラ４０６からの信号を受けて、ＳＷ１０４Ｂをオフ状態に制御するために駆動信号ＶＧ４をＨｉｇｈレベルからＬｏｗレベルに切り替える。駆動信号ＶＧ４の電圧波形は、ゲートドライバ４０４の駆動能力とＳＷ１０４Ｂのゲート容量Ｑｇにより、図６に示す傾きをもって立ち下がる（Ｔ６→Ｔ８）。その場合に、駆動信号ＶＧ４がＳＷ１０４Ｂの動作開始の閾値電圧Ｖｔｈに達する（Ｔ６→Ｔ７）と、ＳＷ１０４Ｂが完全にオフ状態となって、環流電流ＩＯＦＦはＳＷ１０４Ｂの寄生ダイオードのみに流れる。ＳＷ１０４Ｂの駆動信号ＶＧ４が所定のＬｏｗレベルまで立ち下がってから、ゲートドライバ４０４はＳＷ１０２Ｂをオン状態にするために駆動信号ＶＧ２をＨｉｇｈレベルからＬｏｗレベルに切り替える（Ｔ８→Ｔ９）。駆動信号ＶＧ２の電圧波形が立ち下がってＳＷ１０２Ｂの動作開始の閾値電圧Ｖｔｈに達する（Ｔ９→Ｔ１０）と、ＳＷ１０２Ｂが完全にオン状態となって、電源ＶｉｎからＳＷ１０２Ｂに電流が流れる。この場合のデッドタイムＤＴをＤＴ２（Ｔ６→Ｔ９）とする。
【００５３】
実際の過渡現象としては、環流電流ＩＯＦＦによって寄生ダイオードに蓄積されたキャリアが消滅するまでリカバリー電流ＩＲが流れ、電流回復時に寄生インダクタンスと寄生ダイオードによるリンギングが発生する。
【００５４】
次に、ＳＷ１０２ＡとＳＷ１０４Ａが対となってスイッチング動作している場合におけるＳＷ１０２Ａがオン状態からオフ状態に切り替わり、ＳＷ１０４Ａがオフ状態からオン状態に切り替わる過渡状態について説明する。ＳＷ１０２ＡとＳＷ１０４Ａの状態遷移はＳＷ１０２ＢとＳＷ１０４Ｂの場合と同様である。しかしながら、実施形態１のスイッチ回路１０２、１０４は、ゲート容量Ｑｇの特性の異なる複数のスイッチング素子が並列接続されている。このため、ＳＷ１０２ＡとＳＷ１０４Ａが対となってスイッチング動作する場合は、ＳＷ１０２ＢとＳＷ１０４Ｂが対となってスイッチング動作する場合と比較して、駆動信号ＶＧ１と駆動信号ＶＧ３の立ち上がり時間と立ち下がり時間が異なってくる。図６に示したＤＴ３はＤＴ１よりΔＴ１だけ長くなり、ＤＴ４はＤＴ２よりΔＴ２だけ長くなる。よって、ＳＷ１０２ＡとＳＷ１０４Ａをスイッチング動作する場合に、ゲートドライバ４０２がゲートドライバ４０４と同じデッドタイムＤＴ１とＤＴ２であると、電源ＶｉｎからＳＷ１０２ＡとＳＷ１０４Ａに貫通電流が流れることになる。反対に、ＳＷ１０２ＢとＳＷ１０４Ｂをスイッチング動作する場合に、ゲートドライバ４０４がゲートドライバ４０２と同じデッドタイムＤＴ３とＤＴ４であると、環流電流ＩＯＦＦがＳＷ１０４Ｂの寄生ダイオードを流れる期間が無駄に長くなる。このため、寄生ダイオードによる導通損失が増加することになる。
【００５５】
このように、スイッチング素子のゲート容量Ｑｇの特性に適したゲートドライバのデッドタイムＤＴを設定することにより、寄生ダイオードによる導通損失を低減することができる。
【００５６】
［実施形態２］
実施形態１で説明した様々な機能、処理または方法は、パーソナルコンピュータ、マイクロコンピュータ、ＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）、プロセッサなどがプログラムを用いて実現することもできる。以下、実施形態２では、パーソナルコンピュータ、マイクロコンピュータ、ＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）、プロセッサなどを「コンピュータＸ」と呼ぶ。また、実施形態２では、コンピュータＸを制御するためのプログラムであって、実施形態１で説明した様々な機能、処理または方法を実現するためのプログラムを「プログラムＹ」と呼ぶ。
【００５７】
実施形態１で説明した様々な機能、処理または方法は、コンピュータＸがプログラムＹを実行することによって実現される。この場合において、プログラムＹは、コンピュータ読み取り可能な記憶媒体を介してコンピュータＸに供給される。実施形態２におけるコンピュータ読み取り可能な記憶媒体は、ハードディスク装置、磁気記憶装置、光記憶装置、光磁気記憶装置、メモリカード、揮発性メモリ、不揮発性メモリなどの少なくとも１つを含む。実施形態２におけるコンピュータ読み取り可能な記憶媒体は、ｎｏｎ−ｔｒａｎｓｉｔｏｒｙな記憶媒体である。
【符号の説明】
【００５８】
１０…電子機器
１００…ＤＣ／ＤＣコンバータ
１０２、１０４…スイッチ回路
１０２Ａ、１０２Ｂ、１０４Ａ、１０４Ｂ…スイッチング素子
１１２…駆動制御部
４０２、４０４…ゲートドライバ
４０６…ＰＷＭコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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