(57)【要約】【課題】平均電力効率が高いとともに電源装置の小型化を図ることができるスイッチング電源用半導体装置を提供する。【解決手段】スイッチング電源用半導体装置において、フィードバック電圧が入力される第１外部端子と、補助巻線に誘起された電圧が入力される第２外部端子と、第１外部端子と第２外部端子の電圧に基づいてスイッチング素子をオンさせるタイミング信号を生成する回路と、スイッチング素子をオフさせるタイミング信号を生成する回路と、これらの回路の出力信号に基づいてパルス信号を生成する駆動用パルス生成回路とを備え、オンタイミング生成回路は、第２外部端子の電圧の最小点を検出するボトム検出回路とタイマー回路とを有し、ボトム検出回路の検出出力よりもタイマー回路の出力のタイミングの方が早い場合にはＰＷＭモードで動作し、ボトム検出回路の検出出力のタイミングの方が早い場合には擬似共振モードで動作するようにした。【選択図】図６
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【特許請求の範囲】
【請求項１】
補助巻線を備えた電圧変換用のトランスの一次側巻線の一方の端子と直列に接続されたスイッチング素子をオン、オフ制御する駆動信号を生成するスイッチング電源用半導体装置であって、
前記トランスの二次側から出力される電圧に応じたフィードバック電圧が入力される第１外部端子と、
前記補助巻線に誘起された電圧もしくはそれを分圧した電圧が入力される第２外部端子と、
前記第１外部端子の電圧と前記第２外部端子の電圧とに基づいて前記スイッチング素子をオンさせるタイミング信号を生成するオンタイミング生成回路と、
前記第１外部端子の電圧と前記スイッチング素子に流れる電流に比例した電圧とに基づいて前記スイッチング素子をオフさせるタイミング信号を生成するオフタイミング生成回路と、
前記オンタイミング生成回路の出力信号および前記オフタイミング生成回路の出力信号に基づいて前記駆動信号の元となるパルス信号を生成する駆動用パルス生成回路と、を備え、前記オンタイミング生成回路は、
前記第２外部端子の電圧の最小点を検出するボトム検出回路と、所定の時間を計時するタイマー回路とを有し、
前記ボトム検出回路の検出出力の変化タイミングよりも前記タイマー回路の出力の変化タイミングの方が早い場合には前記タイマー回路の計時の後、前記タイマー回路の出力タイミングで前記パルス信号が立ち上がるように前記駆動用パルス生成回路を制御してＰＷＭモードで動作し、
前記タイマー回路の出力の変化タイミングよりも前記ボトム検出回路の検出出力の変化タイミングの方が早い場合には前記ボトム検出回路の検出出力タイミングで前記パルス信号が立ち上がるように前記駆動用パルス生成回路を制御して擬似共振モードで動作することを特徴とするスイッチング電源用半導体装置。
【請求項２】
前記タイマー回路が計時する前記所定の時間は、前記第１外部端子の電圧に応じて、前記第１外部端子の電圧が低いときは長くなり、前記第１外部端子の電圧が高いときは短くなるように設定されていることを特徴とする請求項１に記載のスイッチング電源用半導体装置。
【請求項３】
前記オンタイミング生成回路は、
第２タイマー回路と、
前記第２外部端子の電圧と予め設定された所定の電圧とを比較する電圧比較回路と、
を備え、前記タイマー回路の出力の変化タイミングよりも前記ボトム検出回路の検出出力の変化タイミングの方が早い場合には、
前記第２外部端子の電圧が前記所定の電圧以下まで減衰した場合または前記第２外部端子の電圧が前記所定の電圧を越えない場合に、前記第２外部端子の電圧の立上り後前記電圧比較回路により最後に前記所定の電圧以下に低下したことを検出してからまたは前記スイッチング素子がオフしてから、前記第２タイマー回路による計時動作を開始して当該第２タイマー回路のタイムアウトによる出力タイミングで前記パルス信号が立ち上がるように前記駆動用パルス生成回路を制御するように構成されていることを特徴とする請求項２に記載のスイッチング電源用半導体装置。
【請求項４】
前記オンタイミング生成回路は、
第２タイマー回路を備え、
前記スイッチング素子がオフした後、前記第２タイマー回路は計時を開始し、前記ボトム検出回路の検出出力の変化タイミングで前記第２タイマー回路はリセットされ計時を再開し、前記第２タイマー回路の計時完了時に前記ボトム検出回路のタイムアウトとして前記パルス信号が立ち上がるように前記駆動用パルス生成回路を制御するように構成されていることを特徴とする請求項２に記載のスイッチング電源用半導体装置。 
【請求項５】
前記オンタイミング生成回路は、前記ボトム検出回路の検出出力の変化タイミングと前記タイマー回路のタイムアウトによる出力タイミングのいずれが早いか判定可能なロジック回路を備え、
前記ロジック回路における前記タイマー回路のタイムアウトによる出力タイミングの方が早いとの判定結果を無効にする信号を外部より入力可能な端子が設けられていることを特徴とする請求項１〜４のいずれかに記載のスイッチング電源用半導体装置。
【請求項６】
請求項１〜５のいずれかに記載のスイッチング電源用半導体装置と、補助巻線を備え交流電圧を整流して得られる電圧が一次側巻線に印加されるトランスと、前記一次側巻線に接続されたスイッチング素子とを備え、前記スイッチング電源用半導体装置を用いて前記スイッチング素子を制御することを特徴とするＡＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧変換用トランスを備えた直流電源装置の一次側のスイッチング素子を制御するスイッチング電源用半導体装置に関し、特にＰＷＭ（パルス幅変調）制御と擬似共振制御で動作可能なスイッチング電源用半導体装置およびそれを用いたＡＣ−ＤＣコンバータに利用して有効な技術に関する。
【背景技術】
【０００２】
直流電源装置には、交流電源を整流するダイオード・ブリッジ回路と、該回路で整流された直流電圧を降圧して所望の電位の直流電圧に変換するＤＣ−ＤＣコンバータなどで構成された絶縁型ＡＣ−ＤＣコンバータがある。絶縁型のＡＣ−ＤＣコンバータとしては、例えば電圧変換用トランスの一次側巻線と直列に接続されたスイッチング素子をＰＷＭ（パルス幅変調）制御方式や擬似共振制御方式等でオン、オフ駆動して一次側巻線に流れる電流を制御し、二次側巻線に誘起される電圧を制御するようにしたスイッチング電源装置が知られている。
【０００３】
ＰＷＭ制御方式を採用した従来のスイッチング電源装置には、ＰＷＭ制御方式とＰＦＭ（パルス周波数変調）制御方式とを切り替えて実行するように構成されているものがある。一方、擬似共振制御方式を採用した従来のスイッチング電源装置に関する発明としては、例えば特許文献１や２に記載されているものがある。特許文献１や２に記載されているように、擬似共振制御方式を採用した従来のスイッチング電源装置は、擬似共振制御モードでのみ動作するように構成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１２４０３８号公報
【特許文献２】米国特許第９６０１９８３号公報
【特許文献３】特開２０１１−７８２４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＰＷＭ制御と擬似共振制御にはそれぞれ長所と短所がある。例えばＰＷＭ制御は、スイッチング損失やスイッチングノイズが大きく電力効率がやや悪いという短所があるものの、音鳴きと呼ばれる現象がなく、電流連続モードでも動作可能なため、トランスサイズも小さくできるという長所を有する。一方、擬似共振制御は、ボトムスキップによる音鳴きがあり、電流不連続モードでのみ動作するため、トランスや出力コンデンサなどの部品サイズが大きくなるという短所があるものの、ターンオン時にゼロ電流共振電圧のボトムでターンオンするソフトスイッチング（ソフトターンオン）を行うため、スイッチング損失やスイッチングノイズが小さく電力効率が良いという長所がある。
【０００６】
なお、電源起動時のソフトスタート期間中はＰＷＭ制御とし、ソフトスタート期間終了後は周波数制御方式の擬似共振制御に切り換えることで、可聴域発振周波数を無くすようにしたスイッチング電源装置に関する発明がある（特許文献３）。
しかしながら、電源起動後の通常動作中に、一次側の制御ＩＣ（半導体装置）がＰＷＭ制御と擬似共振制御を切り替えて動作することで、両制御方式の長所を併せ持つようにしたスイッチング電源装置は実現されていない。
【０００７】
本発明は上記のような課題に着目してなされたもので、その目的とするところは、電源起動後の通常動作中に、ＰＷＭ制御と擬似共振制御を切り替えることで、平均的な電力効率が高いとともに、トランスなどの部品サイズを小さくして電源装置の小型化を図ることができるスイッチング電源用半導体装置およびＡＣ−ＤＣコンバータを提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するため本発明は、
補助巻線を備えた電圧変換用のトランスの一次側巻線の一方の端子と直列に接続されたスイッチング素子をオン、オフ制御する駆動信号を生成するスイッチング電源用半導体装置において、
前記トランスの二次側から出力される電圧に応じたフィードバック電圧が入力される第１外部端子と、
前記補助巻線に誘起された電圧もしくはそれを分圧した電圧が入力される第２外部端子と、
前記第１外部端子の電圧と前記第２外部端子の電圧とに基づいて前記スイッチング素子をオンさせるタイミング信号を生成するオンタイミング生成回路と、
前記第１外部端子の電圧と前記スイッチング素子に流れる電流に比例した電圧とに基づいて前記スイッチング素子をオフさせるタイミング信号を生成するオフタイミング生成回路と、
前記オンタイミング生成回路の出力信号および前記オフタイミング生成回路の出力信号に基づいて前記駆動信号の元となるパルス信号を生成する駆動用パルス生成回路と、を備え、前記オンタイミング生成回路は、
前記第２外部端子の電圧の最小点を検出するボトム検出回路と、所定の時間を計時するタイマー回路とを有し、
前記ボトム検出回路の検出出力の変化タイミングよりも前記タイマー回路の出力の変化タイミングの方が早い場合には、前記タイマー回路の出力タイミングで前記パルス信号が立ち上がるように前記駆動用パルス生成回路を制御してＰＷＭモードで動作し、
前記タイマー回路の出力の変化タイミングよりも前記ボトム検出回路の検出出力の変化タイミングの方が早い場合には前記タイマー回路の計時の後、前記ボトム検出回路の検出出力タイミングで前記パルス信号が立ち上がるように前記駆動用パルス生成回路を制御して擬似共振モードで動作するように構成したものである。
【０００９】
電源装置の平均効率は、出力電流が定格出力電流の２５％、５０％、７５％、１００％の４点における電力効率の平均で規定されることがあるが、ＰＷＭモードのみで動作させた場合には特に２５％、５０％、７５％での効率に個体ばらつきが生じてしまう。これは、一般的な電源は、軽負荷〜中負荷の領域で電流不連続モード動作となるが、ＰＷＭ制御においては、ソフトターンオンが行われるとは限らず、効率特性が波打つ可能性があるためである。
これに対し、上記構成を有する本発明に係るスイッチング電源用半導体装置によれば、出力電流が定格出力電流の１００％近傍となる領域以外の領域では、ＰＷＭ制御に比べてスイッチング損失が少なく、負荷の変動に対しても常にドレイン電圧の最低点（ボトム）でスイッチング素子（ＦＥＴ：電界効果トランジスタ）をソフトターンオンさせる擬似共振モードで制御するため、平均的な電力効率を高くすることができる。
【００１０】
また、擬似共振制御では電流不連続モードの動作となるため、定格負荷付近ではスイッチング周波数が低下し、トランスの巻線電流のピークが大きくなるので、擬似共振制御のみで動作させたい場合には電流容量すなわちサイズの大きなトランスを使用する必要がある。これに対し、本発明に係るスイッチング電源用半導体装置によれば、出力電流が定格出力電流の１００％近傍となる領域では、電流連続モードで動作するＰＷＭモードで制御するため、定格負荷付近でも周波数が低下しないので、擬似共振制御に比べて巻線電流のピークが小さくなり、サイズの小さなトランスを使用することができる。
さらに、出力コンデンサは、周波数が高いほどインピーダンスが小さく出力リップルの抑制効果が高いので、上記のように、定格負荷付近では擬似共振モードよりも周波数が高いＰＷＭモードにより制御を行うことで、使用する出力コンデンサの容量値すなわち部品サイズを小さくすることができ、電源装置の小型化に資することができる。
【００１１】
ここで、望ましくは、前記タイマー回路が計時する前記所定の時間は、前記第１外部端子の電圧に応じて、前記第１外部端子の電圧が低いときは長くなり前記第１外部端子の電圧が高いときは短くなるように設定されているように構成する。
上記構成によれば、第１外部端子（ＦＢ）の電圧が高いときは、タイマー回路が計時する時間が短くなって、ゼロ電流共振に入る前（もしくはゼロ電流共振に入った直後、初回のボトム検出まで）にタイマー計時した場合にＰＷＭモードによる制御を実行し、また第１外部端子の電圧が低いときは、タイマー回路が計時する時間が長くなって、ゼロ電流共振開始後（初回のボトム検出後）にタイマー計時した場合はスイッチング周期が変動する擬似共振モードによる制御を実行することができる。
【００１２】
さらに、望ましくは、前記オンタイミング生成回路は、
第２タイマー回路と、前記第２外部端子の電圧と予め設定された所定の電圧とを比較する電圧比較回路と、を備え、前記タイマー回路の出力の変化タイミングよりも前記ボトム検出回路の検出出力の変化タイミングの方が早い場合には、
前記第２外部端子の電圧が前記所定の電圧以下まで減衰した場合または前記第２外部端子の電圧が前記所定の電圧を越えない場合に、前記第２外部端子の電圧の立上り後前記電圧比較回路により最後に前記所定の電圧以下に低下したことを検出してからまたは前記スイッチング素子がオフしてから、前記第２タイマー回路による計時動作を開始して当該第２タイマー回路のタイムアウトによる出力タイミングで前記パルス信号が立ち上がるように前記駆動用パルス生成回路を制御するように構成する。
あるいは、前記オンタイミング生成回路は、第２タイマー回路を備え、前記スイッチング素子がオフした後、前記第２タイマー回路は計時を開始し、前記ボトム検出回路の検出出力の変化タイミングで前記第２タイマー回路はリセットされ計時を再開し、前記第２タイマー回路の計時完了時に前記ボトム検出回路のタイムアウトとして前記パルス信号が立ち上がるように前記駆動用パルス生成回路を制御するように構成する。
上記のような構成によれば、擬似共振モードにおいて第２外部端子（ＤＭＧ）の電圧が所定の電圧（ＶDMGREF）以下まで減衰した場合や第２外部端子の電圧が所定の電圧を越えない場合にも、適切なタイミングでターンオントリガ信号を立ち上げてスイッチング素子のオン、オフ制御を行うことができる。
【００１３】
また、望ましくは、前記オンタイミング生成回路は、前記ボトム検出回路の検出出力の変化タイミングと前記タイマー回路のタイムアウトによる出力タイミングのいずれが早いか判定可能なロジック回路を備え、
前記ロジック回路における前記タイマー回路のタイムアウトによる出力タイミングの方が早いとの判定結果を無効にする信号を外部より入力可能な端子を設ける。
このような構成によれば、判定結果を無効にする信号を外部より入力可能な端子（ＴＥＳＴ）を利用してロジック回路による判定結果を無効にすることで、第２外部端子（ＤＭＧ）へテスト用のパルス波形を入力して擬似共振モードによる動作の評価や検査を行うことができる。
【発明の効果】
【００１４】
本発明によれば、電源起動後の通常動作中に、ＰＷＭ制御と擬似共振制御を切り替えることで、平均的な電力効率が高いとともに、トランスなどの部品サイズを小さくして電源装置の小型化を図ることができるスイッチング電源用半導体装置およびＡＣ−ＤＣコンバータを実現することができるという効果がある。
【図面の簡単な説明】
【００１５】
【図１】本発明に係るスイッチング電源用半導体装置を適用して有効な直流電源装置としてのＤＣ−ＤＣコンバータの一実施形態を示す回路構成図である。
【図２】図１のＤＣ−ＤＣコンバータにおいてトランスの一次側に設けられる本発明に係るスイッチング電源用半導体装置の実施例を示す回路構成図である。
【図３】実施例のスイッチング電源用半導体装置を構成するターンオフトリガ生成回路の具体例を示す回路構成図である。
【図４】実施例のスイッチング電源用半導体装置を構成するターンオントリガ生成回路の具体例を示す回路構成図である。
【図５】図４のターンオントリガ生成回路を構成するタイマー回路の具体例を示す回路構成図である。
【図６】図４のターンオントリガ生成回路を構成するロジック回路の具体例を示す回路構成図である。
【図７】実施例のスイッチング電源用半導体装置がＰＷＭモードで動作する際の各部の信号の変化を示すタイミングチャートである。
【図８】実施例のスイッチング電源用半導体装置が擬似共振モードで動作する際の各部の信号の変化を示すタイミングチャートである。
【図９】図４のターンオントリガ生成回路を構成するロジック回路の第１の変形例を示す回路構成図である。
【図１０】図４のターンオントリガ生成回路を構成するロジック回路の第２の変形例を示す回路構成図である。
【図１１】図４のターンオントリガ生成回路を構成するロジック回路の第３の変形例を示す回路構成図である。
【図１２】第３の変形例のロジック回路を適用したスイッチング電源用半導体装置が、ゼロ電流共振電圧が大きく減衰しタイムアウトで動作する際の各部の信号波形を示すタイミングチャートである。
【図１３】第３の変形例のロジック回路を適用したスイッチング電源用半導体装置が、ゼロ電流共振電圧の振幅が極めて小さくタイムアウトで動作する際の各部の信号波形を示すタイミングチャートである。
【図１４】ターンオフトリガ生成回路の変形例を示す回路構成図である。
【図１５】（Ａ），（Ｂ）はそれぞれターンオフトリガ生成回路の他の変形例を示す回路構成図である。
【図１６】図５のタイマー回路における外部端子ＦＢへのフィードバック電圧ＶFBと計時時間Ｔａとの関係を示すグラフである。
【発明を実施するための形態】
【００１６】
以下、本発明の好適な実施形態を、図面を参照しながら説明する。
図１は、本発明に係るスイッチング電源用半導体装置を適用した直流電源装置としてのＤＣ−ＤＣコンバータの一実施形態を示す回路構成図である。
本実施形態のＤＣ−ＤＣコンバータは、直流電圧が入力される、一対の電圧入力端子１１と、一次側巻線Ｎｐと二次側巻線Ｎｓおよび補助巻線Ｎｂとを有する電圧変換用のトランス１２と、このトランス１２の一次側巻線Ｎｐと直列に接続されたスイッチングトランジスタＳＷ１と、該スイッチングトランジスタＳＷ１をオン、オフ駆動するスイッチング電源用半導体装置（以下、電源制御用ＩＣと称する）１３を有する。ＡＣ−ＤＣコンバータを構成する場合には、入力端子１１の前段にＡＣ電源からの交流電圧を整流するダイオード・ブリッジ回路と平滑コンデンサが接続される。
【００１７】
本実施形態では、上記スイッチングトランジスタＳＷ１は、ＮチャネルＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）により、ディスクリートの部品として構成されている。電源制御用ＩＣ１３には、トランジスタＳＷ１のゲートを駆動するゲート駆動信号を出力端子ＧＡＴＥが設けられている。
また、本実施形態のＤＣ−ＤＣコンバータでは、トランス１２の一次側に、上記補助巻線Ｎｂと直列に接続された整流用ダイオードＤ０と、このダイオードＤ０のカソード端子と接地点ＧＮＤとの間に接続された平滑用コンデンサＣ０とからなる整流平滑回路が設けられ、該整流平滑回路で整流、平滑された電圧が電源電圧端子ＶＤＤに印加されている。また、電源制御用ＩＣ１３には、補助巻線Ｎｂに誘起された電圧を抵抗Ｒ１，Ｒ２で分圧した電圧が印加される外部端子ＤＭＧが設けられている。
【００１８】
さらに、電源制御用ＩＣ１３には、二次側の出力検出信号をフィードバック電圧ＶFBとして一次側へ伝達するためのフォトカプラを構成するフォトトランジスタＰＴが接続される外部端子ＦＢが設けられている。
また、電源制御用ＩＣ１３は、スイッチングトランジスタＳＷ１のソース端子と接地点ＧＮＤとの間に接続された電流検出用の抵抗Ｒｓにより電流−電圧変換された電圧Ｖcsが入力される電流検出端子としての外部端子ＣＳが設けられている。
【００１９】
上記トランス１２の二次側には、二次側巻線Ｎｓと直列に接続された整流用ダイオードＤ２と、このダイオードＤ２のカソード端子と二次側巻線Ｎｓの他方の端子との間に接続された平滑用コンデンサＣ２とが設けられ、一次側巻線Ｎｐに間歇的に電流を流すことで二次側巻線Ｎｓに誘起される交流電圧を整流し平滑することによって直流電圧Ｖoutを生成し出力する。
さらに、トランス１２の二次側には、出力電圧Ｖoutを検出する出力電圧検出回路を構成する定電圧制御回路（シャントレギュレータ）１４と、該定電圧制御回路１４の検出電圧に応じた出力電圧検出信号を一次側へ伝達するためのフォトカプラを構成するフォトダイオードＰＤとが設けられている。フォトダイオードＰＤには、定電圧制御回路１４によって検出電圧に応じた電流が流され、検出電圧に応じた強度を有する光信号として一次側へ伝達されることで、光強度に応じた電流がフォトトランジスタＰＴに流れて電源制御用ＩＣ１３内部のプルアップ抵抗（図２のＲｐ）等で電圧ＶFBに変換されて入力される。
【００２０】
定電圧制御回路１４は、フォトダイオードＰＤと直列に接続されたバイポーラ・トランジスタＴＲ１と、二次側の出力電圧Ｖoutを分圧する抵抗Ｒ３，Ｒ４と、分圧された電圧と基準電圧Ｖref0とを比較して電位差に応じた電圧を出力する誤差アンプＡＭＰ０と、位相補償回路１４ａとを備え、誤差アンプＡＭＰ０の出力電圧が上記トランジスタＴＲ１のベース端子に印加され、出力電圧Ｖoutに応じた電流が流れるように構成されている。本実施例では、二次側の出力電圧Ｖoutが高いほどフォトダイオードＰＤに流れる電流とフォトトランジスタＰＴに流れる電流が多くなり、電源制御用ＩＣ１３の外部端子ＦＢの電圧ＶFBが低くなるように構成されている。
【００２１】
次に、本実施形態における上記電源制御用ＩＣ１３の具体的な回路構成例およびその機能について、図２を用いて説明する。
図２に示すように、本実施形態の電源制御用ＩＣ１３は、外部端子ＤＭＧの電圧と外部端子ＦＢの電圧とを入力電圧としスイッチング素子ＳＷ１をターンオンさせるタイミング信号を生成するターンオントリガ生成回路３１と、外部端子ＦＢの電圧ＶFBと外部端子ＣＳの電圧Ｖcsとを入力電圧としＳＷ１をターンオフさせるタイミング信号を生成するターンオフトリガ生成回路３２と、ターンオントリガ生成回路３１の出力とターンオフトリガ生成回路３２の出力を入力とするＲＳフリップフロップなどからなるラッチ回路３３と、ラッチ回路３３の出力ＬＡＴに応じて前記スイッチング素子ＳＷ１を駆動するゲート駆動信号を生成して外部端子ＧＡＴＥより出力するドライバ回路３４を備えている。
また、ラッチ回路３３の出力は、ターンオントリガ生成回路３１をリセットさせる信号ＬＡＴとして入力されている。以下、各機能ブロックの具体例および動作について説明する。
【００２２】
図３には、ターンオフトリガ生成回路３２の具体的な回路構成例が示されている。図３に示すように、ターンオフトリガ生成回路３２は、例えばオペアンプＡＭＰ１およびその出力電圧を分圧する分圧抵抗Ｒ５，Ｒ６からなり外部端子ＣＳの電圧Ｖcsを増幅する増幅回路と、該増幅回路の出力電圧と外部端子ＦＢの電圧ＶFBとを比較するコンパレータＣＭＰ１とを備えて構成される。オペアンプＡＭＰ１の出力端子と接地点との間には分圧抵抗Ｒ５，Ｒ６が設けられており、オペアンプＡＭＰ１は仮想接地動作で入力分圧抵抗Ｒ５，Ｒ６の接続ノードの電位を非反転入力端子の電圧Ｖcsに一致させるように増幅した電圧を出力する。
【００２３】
図４には、ターンオントリガ生成回路３１の具体的な回路構成例が示されている。図４に示すように、ターンオントリガ生成回路３１は、外部端子ＤＭＧの電圧（補助巻線誘起電圧に比例する電圧）ＶDMGと参照電圧ＶDMGREF（≒０Ｖ）とを比較するコンパレータＣＭＰ２を備え端子ＤＭＧの最低電圧点を検出するボトム検出回路３１１と、外部端子ＦＢの電圧ＶFBを入力とし所定の時間を計時するタイマー回路３１２と、ボトム検出回路３１１の出力ＢＴＭとタイマー回路３１２の出力ＴＩＭと前記ラッチ回路３３の出力ＬＡＴを入力とするロジック回路３１３を備えている。
【００２４】
このうちボトム検出回路３１１は、補助巻線のゼロ電流共振の特性の位相で反転するコンパレータとして動作する。タイマー回路３１２は前記ラッチ回路３３の出力ＬＡＴをトリガ信号として動作するように構成されている。ロジック回路３１３はラッチ回路３３の出力ＬＡＴを回路のクリア信号として動作する。すなわち、タイマー回路３１２はラッチ回路３３の出力ＬＡＴがハイレベルに変化すると外部端子ＦＢの電圧ＶFBに応じた時間の計時動作を開始し、ロジック回路３１３はラッチ回路３３の出力ＬＡＴがハイレベルに変化すると出力ＳＥＴがロウレベルに変化する。
【００２５】
従って、タイマー回路３１２は外部端子ＦＢの電圧ＶFBが高いほど（二次側の出力電流が大きいほど）短い時間を計時することとなる。以下の説明で明らかとなるように、本実施例では、この計時時間を、ＰＷＭモード（電流連続モード）におけるスイッチング周期として、また擬似共振モード（電流不連続モード）におけるゼロ電流検出期間として使用するようにしている。なお、タイマー回路３１２はラッチ回路３３の出力ＬＡＴではなく、一点鎖線で示すように、ロジック回路３１３の出力ＳＥＴをトリガ信号として動作するように構成してもよい。
【００２６】
図５には、タイマー回路３１２の具体的な回路構成例が示されている。図５に示すように、タイマー回路３１２は、外部端子ＦＢの電圧ＶFBを増幅するオペアンプ（演算増幅回路）ＡＭＰ２、その出力を分圧する分圧抵抗Ｒ７，Ｒ８、抵抗Ｒ８と接地点との間に設けられ、Ｒ７，Ｒ８の接続ノードＮ０の電位を所定量押し上げる基準電圧Ｖref1からなる増幅回路３１２Ａと、該増幅回路の出力電圧を演算増幅しつつクランプするクランプ回路３１２Ｂと、可変タイマー３１２Ｃとを備える。クランプ回路３１２Ｂは、電圧クランプ機能を有する演算回路によって構成される。
可変タイマー３１２Ｃは、オペアンプＡＭＰ３とＭＯＳトランジスタＭ１と抵抗Ｒ９を有しクランプ回路３１２Ｂの出力電圧を電流に変換する電圧−電流変換手段と、ＭＯＳトランジスタＭ２，Ｍ３からなり変換された電流に比例した電流を生成するカレントミラー回路と、ＭＯＳトランジスタＭ３の電流によって充電されるコンデンサＣ３と、該コンデンサＣ３の電荷を放電するための放電用スイッチＳ３を備える。
【００２７】
また、可変タイマー３１２Ｃは、コンデンサＣ３の充電電位を入力とする２つのコンパレータＣＭＰ３，ＣＭＰ４と、コンパレータＣＭＰ３，ＣＭＰ４の出力をラッチするためのＲＳフリップフロップＦＦ１，ＦＦ２と、コンパレータＣＭＰ４の出力とＲＳフリップフロップＦＦ２の反転出力／Ｑを入力とするＡＮＤゲートＧ１を備える。
上記放電用スイッチＳ３はフリップフロップＦＦ１の出力によってオン、オフされ、ＲＳフリップフロップＦＦ１はコンパレータＣＭＰ３の出力によってセットされ、ＲＳフリップフロップＦＦ２はＡＮＤゲートＧ１の出力によってセットされる。また、ＲＳフリップフロップＦＦ１，ＦＦ２は、前記ラッチ回路３３の出力ＬＡＴによってリセットされるように構成されている。
【００２８】
コンパレータＣＭＰ３の反転入力端子に印加される比較電圧Ｖref2とコンパレータＣＭＰ３の非反転入力端子に印加される比較電圧Ｖref3は、Ｖref2＞Ｖref3の関係になるように設定されており、コンデンサＣ３の充電電位がＶref3に達すると、ＦＦ２がリセットされていることを条件にＣＭＰ４の出力によりＲＳフリップフロップＦＦ２がセットされ、その出力がロウレベルからハイレベルに変化する。このＦＦ２の出力がタイムアウト信号ＴＩＭとして、上記ロジック回路３１３へ供給される。また、コンデンサＣ３の充電電位がＶref2に達すると、ＣＭＰ３の出力によりＲＳフリップフロップＦＦ１がセットされてその出力がロウレベルからハイレベルに変化して放電用スイッチＳ３をオンさせ、コンデンサＣ３の充電電荷を放電させるように構成されている。
【００２９】
図１６には、タイマー回路３１２によって計時される時間Ｔａと外部端子ＦＢの電圧ＶFBとの関係が示されている。図１６に示すように、タイマー回路３１２の計時時間Ｔａは、外部端子ＦＢの電圧ＶFBに反比例する（ＶFBに対し、Ｔａの逆数１/Ｔａが一次関数または一定になる）ように設計されている。なお、計時時間Ｔａの最大値はクランプ回路３１２Ｂに印加されるクランプ電圧ＶMINで制限され、最小値はクランプ回路３１２Ｂに印加されるクランプ電圧ＶMAX（ＶMAX＞ＶMIN）で制限される。また、Ｔａ−ＶFB曲線は、クランプ回路３１２Ｂの持つ演算機能によって与えられる。
【００３０】
図６には、ロジック回路３１３の具体的な回路構成例が示されている。図６に示すように、ロジック回路３１３は、タイマー回路３１２の出力信号ＴＩＭがクロック端子に入力されるＤ型フリップフロップＦＦ３と、ラッチ回路３３の出力ＬＡＴを反転するインバータＩＮＶ１と、ボトム検出回路３１１の出力ＢＴＭを反転するインバータＩＮＶ２と、ＢＴＭの立ち上がりを検知してパルス信号を生成するワンショットパルス生成回路ＯＰＧと、該ワンショットパルス生成回路ＯＰＧの出力をセット信号としラッチ回路３３の出力ＬＡＴをリセット信号とするＲＳフリップフロップＦＦ４を備える。
【００３１】
また、ロジック回路３１３は、上記インバータＩＮＶ２の出力とＲＳフリップフロップＦＦ４の反転出力／Ｑを入力とするＡＮＤゲートＧ２と、ラッチ回路３３の出力ＬＡＴとＲＳフリップフロップＦＦ４の出力Ｑを入力とするＯＲゲートＧ３と、ＡＮＤゲートＧ２の出力をセット信号としＯＲゲートＧ３の出力をリセット信号とするＲＳフリップフロップＦＦ５と、前記Ｄ型フリップフロップＦＦ３の出力Ｑ（ＰＷＭＥＮ）とＲＳフリップフロップＦＦ５の反転出力／Ｑを入力とするＡＮＤゲートＧ４と、ボトム検出回路３１１の出力ＢＴＭがクロック端子に入力されＡＮＤゲートＧ４の出力を取り込むＤ型フリップフロップＦＦ６を備える。
【００３２】
さらに、ロジック回路３１３は、前記Ｄ型フリップフロップＦＦ３の出力ＱとＲＳフリップフロップＦＦ５の出力Ｑを入力とするＡＮＤゲートＧ５と、該ＡＮＤゲートＧ５の出力と上記Ｄ型フリップフロップＦＦ６の出力Ｑを入力とするＯＲゲートＧ６とを備え、該ＯＲゲートＧ６の出力が、スイッチング素子ＳＷ１のターンオンさせるためのトリガ信号ＳＥＴとして前記ラッチ回路３３に供給されこれをセットさせる。そして、Ｄ型フリップフロップＦＦ６は、ラッチ回路３３の出力ＬＡＴを反転する上記インバータＩＮＶ１の出力によってリセットされるように構成されている。
【００３３】
ここで、ロジック回路３１３に入力されるタイマー回路３１２の出力信号ＴＩＭは、前述したように、外部端子ＦＢの電圧ＶFBに応じた時間Ｔａを計時した時点で変化するタイミング信号であり、ボトム検出回路３１１の出力ＢＴＭが先に立ち上がった場合、それに続いてタイマー回路３１２の出力信号ＴＩＭが立ち上がり、その後再びボトム検出回路３１１の出力ＢＴＭが立ち上がったタイミングで、ターンオントリガ信号ＳＥＴが変化するように動作する。一方、ボトム検出回路３１１の出力ＢＴＭが入る前にＴａ時間が経過すると、タイマー回路３１２がＴａ時間を計時して出力信号ＴＩＭが変化したタイミングでターンオントリガ信号ＳＥＴが変化する。
【００３４】
次に、上記のような構成を有する制御用ＩＣ１３の動作について、図７および図８のタイミングチャートを用いて説明する。このうち図７はタイマー回路３１２の出力信号ＴＩＭの方がボトム検出回路３１１の出力ＢＴＭの立ち上がりよりも前に立ち上がった場合の制御用ＩＣ１３の各部の信号の変化を、図８はタイマー回路３１２の出力信号ＴＩＭ立ち上がりよりも前にボトム検出回路３１１の出力ＢＴＭが立ち上がった場合の制御用ＩＣ１３の各部の信号の変化をそれぞれ示す。
【００３５】
図７においては、ボトム検出回路３１１の出力ＢＴＭがロウレベルからハイレベルへ変化するタイミングｔ２の前に、タイマー回路３１２の出力信号ＴＩＭがロウレベルからハイレベルへ変化している（タイミングｔ１）。そのため、ＴＩＭがハイレベルへ変化したタイミングｔ１で、ロジック回路３１３の出力であるターンオントリガ信号ＳＥＴがハイレベルへ変化し、ラッチ回路３３の出力ＬＡＴがハイレベルに変化してドライバ回路３４から出力されるゲート駆動信号ＧＡＴＥがハイレベルに変化しスイッチング素子ＳＷ１がオンされる。なお、ラッチ回路３３の出力ＬＡＴがハイレベルに変化するとその反転信号（インバータＩＮＶ１の出力）でＤ型フリップフロップＦＦ５がリセットされるため、ターンオントリガ信号ＳＥＴはロウレベルに変化してパルスとなる。また、ＬＡＴがハイレベルに変化したタイミングでタイマー回路３１２がリセットされ、次のＴａ時間の計時を開始する。
【００３６】
また、スイッチング素子ＳＷ１がオンされるとトランスの１次側巻線に電流が流れてセンス抵抗の電位すなわち外部端子ＣＳの電位Ｖcsが次第に高くなって、外部端子ＦＢの電圧ＶFBに到達したタイミングｔ３でターンオフトリガ生成回路３２の出力ＲＳＴがロウレベルからハイレベルへ変化し、ドライバ回路３４が出力されるゲート駆動信号ＧＡＴＥがロウレベルに変化してスイッチング素子ＳＷ１がオフされる（タイミングｔ４）。
上記のような動作において、ゲート駆動信号ＧＡＴＥがハイレベルである期間すなわちスイッチング素子ＳＷ１がオンしている期間は、外部端子ＦＢの電圧ＶFBが高いつまり二次側の出力電流が大きいほど、外部端子ＣＳの電位Ｖcsのピークすなわちトランスの１次側巻線Ｎｐの電流のピークが大きくなり、スイッチング素子ＳＷ１がオンしている期間は長くなる。また、図１６に示されているように、電圧ＶFBが高いほどスイッチング周期は短くなるため、外部端子ＦＢの電圧ＶFBが所定の電圧を超えると、トランスの２次側巻線ＮｓからダイオードＤ２を経由して出力端子へ放電され電流がゼロになるまでの時間よりも、スイッチング素子ＳＷ１のオフ時間の方が短くなる。その結果、制御用ＩＣ１３は電圧ＶFBが高い領域ではゼロ電流共振を開始する前または開始直後、すなわちボトム検出回路３１１の出力ＢＴＭの立ち上がりよりも前にタイマー回路３１２の出力信号ＴＩＭが立ち上がり、ＰＷＭモードでスイッチング制御することになる。
【００３７】
一方、図８に示すように、タイマー回路３１２の出力信号ＴＩＭが変化するよりも前のタイミングｔ11でボトム検出回路３１１の出力ＢＴＭが変化した場合には、その時点でロジック回路３１３内のフリップフロップＦＦ４の出力Ｑ（ＰＷＭＥＮ）がロウレベルに変化し、その後タイミングｔ12でタイマー回路３１２の出力信号ＴＩＭがハイレベルに変化する。そして、ＴＩＭがハイレベルに変化した後、最初に外部端子ＤＭＧの電位ＶDMGがボトムに達した時点（ｔ13）で、ボトム検出回路３１１の出力ＢＴＭがハイレベルへ変化する。また、ロジック回路３１３の出力であるターンオントリガ信号ＳＥＴがハイレベルへ変化し、ラッチ回路３３の出力ＬＡＴがハイレベルに変化してドライバ回路３４から出力されるゲート駆動信号ＧＡＴＥがハイレベルに変化し（ｔ14）、スイッチング素子ＳＷ１がオンされる。つまり、外部端子ＤＭＧの電位ＶDMGのボトムでスイッチング素子ＳＷ１がオンされる。ＬＡＴがハイレベルに変化したタイミングでタイマー回路３１２がリセットされ、次のＴａ時間の計時を開始する。
【００３８】
また、スイッチング素子ＳＷ１がオンされるとトランスの１次側巻線に電流が流れてセンス抵抗の電位すなわち外部端子ＣＳの電位Ｖcsが次第に高くなって、外部端子ＦＢの電圧ＶFBに到達したタイミングｔ15でターンオフトリガ生成回路３２の出力ＲＳＴがロウレベルからハイレベルへ変化し、ドライバ回路３４が出力されるゲート駆動信号ＧＡＴＥがロウレベルに変化してスイッチング素子ＳＷ１がオフされる（タイミングｔ16）。
上記のような動作において、タイマー回路３１２が計時する時間Ｔａは、クランプ回路３１２Ｂでクランプがかからない程度に電圧ＶFBが低い領域では、図１６に示すように、ＶFBとＴａの逆数１/Ｔａの一次関数に従って電圧ＶFBに応じてＴａが変化し、外部端子ＦＢの電圧ＶFBが低いつまり二次側の出力電流が小さいほど時間Ｔａが長くなりＳＷ１のスイッチング周期も長くなる。その結果、タイマー回路３１２の出力信号ＴＩＭが変化するよりも前にゼロ電流共振を開始しボトム検出回路３１１の出力ＢＴＭが変化し、外部端子ＤＭＧの電位のボトムでスイッチング素子ＳＷ１がオンされるので、電源制御用ＩＣ１３は擬似共振モードでスイッチング制御することになる。
【００３９】
以上の動作説明から、ロジック回路３１３は、ＰＷＭモードと擬似共振モードの切替え手段として機能することが分かる。そして、本実施形態の電源制御用ＩＣ１３においては、タイマー回路３１２が計時する時間Ｔａ等を適宜に設計することにより、出力電流が定格負荷電流の１００％近傍になる領域ではＰＷＭモードで動作させ、それ未満では擬似共振モードで動作させることができる。本実施形態の電源制御用ＩＣ１３を使用した電源装置においては、ＰＷＭモードは擬似共振モードに比べて電力効率が悪いため電源装置が定格負荷電流の１００％近傍で動作している時の効率は良くないが、例えば７５％，５０％，２５％のようなところでは、電力効率の良い擬似共振モードで動作するため、すべての領域においてＰＷＭモードで動作する電源装置に比べて平均的な電力効率を向上させることができるという利点がある。
【００４０】
また、トランスのサイズは、巻線電流の最大時にコアが飽和しないサイズが必要で、巻線電流が大きいほど大きなトランスが必要となる。擬似共振モードでは必ず電流不連続モード動作のため、定格負荷付近ではスイッチング周波数が低下し、巻線電流のピークが大きくなる。これに対してＰＷＭモードでは電流連続モード動作のため、定格負荷付近でも周波数が低下しないため、巻線電流のピークが擬似共振モードより小さく、トランスのサイズも単一擬似共振モードと比較して小さくすることが可能となる。
さらに、出力コンデンサは周波数が高いほどインピーダンスが小さく、出力リップルの抑制効果が高いので、上記のように定格負荷付近ではＰＷＭモードで動作させた方が擬似共振モードで動作させる場合よりも周波数が高くなるため、出力コンデンサの容量およびサイズを抑えることが可能となる。
【００４１】
（変形例）
次に、上記実施形態の電源制御用ＩＣ１３の変形例について説明する。
図９〜図１１には、ターンオントリガ生成回路３１内のロジック回路３１３の変形例が示されている。このうち、図９は図６に示されているロジック回路３１３におけるインバータＩＮＶ２とＲＳフリップフロップＦＦ５とＡＮＤゲートＧ２とＯＲゲートＧ３を省略したものである。
また、図１０は図６に示されているロジック回路３１３におけるインバータＩＮＶ２とワンショットパルス生成回路ＯＰＧとＡＮＤゲートＧ２とＯＲゲートＧ３を省略するとともに、Ｄ型フリップフロップＦＦ６がＡＮＤゲートＧ４を介さずにＤ型フリップフロップＦＦ３の出力を直接ラッチするとともに、ＲＳフリップフロップＦＦ５の代わりにＤ型フリップフロップＦＦ５’を使用するように構成したものである。このように、ロジック回路３１３を簡略化することで、基本的な動作は図７の回路と同様のまま回路規模を小さくすることができる。
【００４２】
一方、図１１に示すロジック回路３１３は、前記実施例のターンオントリガ生成回路３１に、ボトム検出回路３１１がボトム検出できなくなった際に時間管理で強制的にターンオントリガ信号を出力させる付加機能を持たせるように構成したもので、図６に示されている回路におけるＲＳフリップフロップＦＦ４の前段に、前記タイマー回路３１２（可変タイマー３１２Ｃ）の計時時間よりも短い所定時間（例えば９μ秒）を計時する第２タイマー回路ＴＭＲが設けられている。
また、第２タイマー回路ＴＭＲをクリアする信号を生成するために、ラッチ回路３３の出力ＬＡＴの反転信号とボトム検出回路３１１の出力ＢＴＭを入力とするＯＲゲートＧ７と、第２タイマー回路ＴＭＲのタイムアウト信号とワンショットパルス生成回路ＯＰＧの出力との論理和をとるＯＲゲートＧ８とが設けられている。第２タイマー回路ＴＭＲは、クリア信号が入って来ない（入力信号がハイレベルを維持している）と、所定時間（９μ秒）ごとにタイムアウト信号（パルス）ＴＲＩＧを出力するように構成されている。
【００４３】
さらに、本変形例においては、外部端子ＤＭＧへテスト用のパルス波形を入力して擬似共振モードによる動作の評価や検査を行えるようにするため、テストモードを指令するための端子ＴＥＳＴおよび該端子の入力信号を反転するインバータＩＮＶ３を設けるとともに、ＲＳフリップフロップＦＦ５の後段のＡＮＤゲートＧ５に３入力のゲート回路を使用し、ＲＳフリップフロップＦＦ５から出力されるＰＷＭイネーブル信号ＰＷＭＥＮを無効にするように構成されている。
具体的には、テストモード端子ＴＥＳＴがハイレベルに維持されると、３入力ＡＮＤゲートＧ５の入力の１つがロウレベルにされて出力がロウに固定されることで、ＰＷＭイネーブル信号ＰＷＭＥＮがハイレベルに変化してもＰＷＭモードによるターンオントリガ信号ＳＥＴが出力されなくなる。なお、上記以外の他の構成は、図６のものと同じであり、基本的な機能（ＰＷＭモードと擬似共振モードの切替え）も同じである。
【００４４】
次に、図１１に示すロジック回路３１３の通常時（テストモードでない時）の動作について、図１２および図１３のタイミングチャートを用いて説明する。このうち、図１２は電源制御用ＩＣ１３の外部端子ＤＭＧの電圧ＶDGMが所定のしきい値電圧（ＶDMGREF）を越えた後に次第に減衰する場合（共振）における各部の波形の変化を、図１３は外部端子ＤＭＧの電圧が参照電圧（ＶDMGREF）をオーバーすることがないような負荷状態における各部の波形の変化をそれぞれ示している。
【００４５】
図１２に示すように、電源制御用ＩＣ１３の外部端子ＤＭＧの電圧ＶDGがしきい値電圧（ＶDMGREF）を越えた後に次第に減衰する状態においては、端子ＤＭＧの電圧ＶDGMが減衰して、期間Ｔｂのように、しきい値電圧（ＶDMGREF）を越えなくなると、ボトム検出回路３１１がボトム検出ができなくなり、ボトム検出回路３１１の出力ＢＴＭがハイレベルのままになる（タイミングｔ21）。すると、ワンショットパルス生成回路ＯＰＧからパルスが出力されなくなり、タイマー回路３１２がタイムアウトして出力ＴＩＭがハイレベルに変化しても、フリップフロップＦＦ５がラッチ動作できなくなる。
本変形例においては、ボトム検出回路３１１の出力ＢＴＭがハイレベルのままになると、第２タイマー回路ＴＭＲが所定の時間間隔（９μ秒）でパルスを出力するようになり、タイマー回路３１２がタイムアウトして出力ＴＩＭがハイレベルに変化すると（タイミングｔ22）、第２タイマー回路ＴＭＲの出力パルスによってフリップフロップＦＦ５がラッチ動作をして、ターンオントリガ信号ＳＥＴが生成されて出力されるようになる（タイミングｔ23）。
【００４６】
一方、図１３に示すように、外部端子ＤＭＧの電圧が所定のしきい値電圧（ＶDMGREF）をオーバーすることがないような負荷状態においては、ボトム検出回路３１１の出力ＢＴＭが連続してハイレベルであるため、スイッチング素子ＳＷ１がオフした時点（ｔ31）から、第２タイマー回路ＴＭＲが所定の時間間隔（９μ秒）でパルスを出力するようになり、タイマー回路３１２がタイムアウトして出力ＴＩＭがハイレベルに変化する（タイミングｔ32）と、第２タイマー回路ＴＭＲの出力パルスによってフリップフロップＦＦ５がラッチ動作をして、ターンオントリガ信号ＳＥＴが生成されて出力されるようになる（タイミングｔ33）。
【００４７】
図１４および図１５には、ターンオフトリガ生成回路３２の変形例が示されている。
このうち、図１４のターンオフトリガ生成回路は、オペアンプＡＭＰ１およびその出力電圧を分圧する分圧抵抗Ｒ５，Ｒ６を有し外部端子ＣＳの電圧Ｖcsを増幅する増幅回路と、該増幅回路の出力電圧と外部端子ＦＢの電圧ＶFBとを比較するコンパレータＣＭＰ１の他に、ラッチ回路３３の出力ＬＡＴを遅延する遅延回路ＤＬＹと、遅延回路ＤＬＹで遅延した信号とコンパレータＣＭＰ１の出力信号の論理積をとるＡＮＤゲートＧ９とを設けたものである。遅延回路ＤＬＹは、例えば複数のインバータを直列形態に接続した回路で構成することができる。
【００４８】
前記実施形態の電源制御用ＩＣ１３においては、スイッチング素子ＳＷ１のオフ時にはドレイン端子の電圧が高くなりコンパレータＣＭＰ１の出力が一時的にハイレベルとなるので、図１４の変形例では、この部分をマスクするため、ＬＡＴ信号が立ち上がってからスイッチング素子ＳＷ１がオンしてドレイン端子電圧が低下するまでの遅れ時間を見越してＬＡＴ信号に遅延をかける遅延回路ＤＬＹを設けることで上記不具合を回避できるようにしている。
また、ターンオフトリガ生成回路３２は、図１５（Ａ）に示すように、外部端子ＦＢの電圧ＶFBを分圧する分圧抵抗Ｒ10，Ｒ11を設けて、電圧ＶFBを分圧した電圧と外部端子ＣＳの電圧ＶcsをコンパレータＣＭＰ１に入力して比較するように構成したものや、図１５（Ｂ）に示すように、外部端子ＦＢの電圧ＶFBと外部端子ＣＳの電圧Ｖcsを直接コンパレータＣＭＰ１に入力して比較するように構成したものであっても良い。
【００４９】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではない。例えば前記実施形態では、外付け素子としての抵抗Ｒ１，Ｒ２で補助巻線の電圧を分圧した電圧を外部端子ＤＭＧへ入力しているが、補助巻線の電圧を直接外部端子ＤＭＧへ入力しても良いし、電源制御用ＩＣ内部に設けた抵抗素子で分圧した電圧あるいは電源制御用ＩＣ内部に設けた抵抗素子と外付けの抵抗素子で分圧した電圧を外部端子ＤＭＧへ入力しても良い。
また、前記実施形態では、スイッチングトランジスタＳＷ１および電流センス抵抗Ｒｓを、電源制御用ＩＣ１３とは別個の素子としているが、スイッチングトランジスタＳＷ１を電源制御用ＩＣ１３に取り込んで１つの半導体集積回路（電流センス抵抗Ｒｓは外付け素子）として構成、あるいはスイッチングトランジスタＳＷ１と電流センス抵抗Ｒｓを電源制御用ＩＣ１３に取り込んでもよい。また、電流センス抵抗Ｒｓを内蔵する代わりに、内部のスイッチングトランジスタＳＷ１のドレイン電圧からドレイン電流の大きさを検出するように構成しても良い。
【符号の説明】
【００５０】
１２…トランス、１３…スイッチング電源用半導体装置（電源制御用ＩＣ）、１４…定電圧制御回路、３１…ターンオントリガ生成回路、３２…ターンオフトリガ生成回路、３３…ラッチ回路（駆動用パルス生成回路）、３４…ドライバ回路、３１１…ボトム検出回路、３１２…タイマー回路、３１３…ロジック回路（ＰＷＭモード／擬似共振モード切替え手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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