(57)【要約】      （修正有）【課題】ロジック回路の複雑さの低減、電力消費量の低減および／またはコスト低減に加え、メモリアレイのプロセスの熱サイクルによるロジック回路への悪影響の回避する。【解決手段】メモリ構造１００は、メモリアレイにボンディングされたロジック回路を含む。ロジック回路は、メモリアレイとは別個に形成された後、ロジック回路とメモリアレイとがボンディングされる。ロジック回路は、メモリアレイの動作を促進させ、メモリアレイ用のワード線ドライバ、ビット線ドライバ、センスアンプ等の相補型金属酸化膜半導体（ＣＭＯＳ）ロジックコンポーネントを含む。ロジック回路は、単一のメモリアレイにボンディングされる代わりに、２つのメモリアレイにボンディングされ、２つのメモリアレイにより共有される。ロジック回路は、２つのメモリアレイ間に存在する。ボンディングプロセスにより、ボンディング界面レイヤが形成される。【選択図】図１
2020202365.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリアレイと、
ロジック回路と、
シリコンを含み且つ少なくとも３０００オングストローム（３００ナノメートル）の厚みを有するレイヤとを備え、前記レイヤは前記メモリアレイと前記ロジック回路との間に存在する、集積回路メモリ。
【請求項２】
前記メモリアレイは第１の側壁および対向する第２の側壁を有し、
前記レイヤは、前記第１の側壁から前記第２の側壁へ延在する、請求項１に記載の集積回路メモリ。
【請求項３】
前記レイヤは、さらに、酸素または窒素のうちの少なくとも１つを含む、請求項１に記載の集積回路メモリ。
【請求項４】
前記ロジック回路は、アドレスデコーダ、バッファ、ワード線ドライバ、ビット線ドライバ、センスアンプ、分圧器、電荷ポンプおよび／またはデジタルロジックブロックのうちの１または複数を含む、請求項１に記載の集積回路メモリ。
【請求項５】
前記ロジック回路は、
５ボルト（Ｖ）から３０Ｖの範囲内の第１の電圧で動作する第１の１または複数のトランジスタと、
０．９Ｖから５Ｖの範囲内の第２の電圧で動作する第２の１または複数のトランジスタと、を含む、請求項１に記載の集積回路メモリ。
【請求項６】
前記ロジック回路は、相補型金属酸化膜半導体（ＣＭＯＳ）ロジックを含む、請求項１に記載の集積回路メモリ。
【請求項７】
前記メモリアレイは、前記ロジック回路を含む第２のダイにボンディングされるべき第１のダイに含まれ、
前記レイヤは、前記第１のダイと前記第２のダイとの間のボンディング界面レイヤである、請求項１に記載の集積回路メモリ。
【請求項８】
前記メモリアレイは第１のメモリアレイであり、前記レイヤは第１のレイヤであり、前記集積回路メモリは
第２のメモリアレイであって、前記ロジック回路は前記第１のメモリアレイと、前記第２のメモリアレイとの間にある、第２のメモリアレイと、
シリコンを含み且つ少なくとも３０００オングストローム（３００ナノメートル）の厚みを有する第２のレイヤであって、前記第２のレイヤは、前記第２のメモリアレイと前記ロジック回路との間にある、第２のレイヤと、をさらに備える、請求項１から７のいずれか一項に記載の集積回路メモリ。
【請求項９】
前記第１のメモリアレイは、前記ロジック回路を含む第２のダイにボンディングされるべき第１のダイに含まれ、
前記第２のメモリアレイは、前記第２のダイに結合されるべき第３のダイに含まれ、
前記第１のレイヤは、前記第１のダイと前記第２のダイとの間の第１のボンディング界面レイヤであり、
前記第２のレイヤは、前記第３のダイと前記第２のダイとの間の第２のボンディング界面レイヤであり、
前記ロジック回路の１または複数のロジックコンポーネントは、前記第１のメモリアレイと、前記第２のメモリアレイとの間で共有される、請求項８に記載の集積回路メモリ。
【請求項１０】
前記メモリアレイは第１のメモリアレイであり、前記集積回路メモリはさらに第２のメモリアレイを備え、
前記第１のメモリアレイおよび前記ロジック回路は、第１のダイに含まれ、
前記第２のメモリアレイは、前記第１のダイにボンディングされるべき第２のダイに含まれ、
前記レイヤは、前記第１のダイと前記第２のダイとの間のボンディング界面レイヤであり、
前記ロジック回路は、前記第１のメモリアレイと前記第２のメモリアレイとの間にあり、前記ロジック回路の１または複数のロジックコンポーネントは、前記第１のメモリアレイと前記第２のメモリアレイとの間で共有される、請求項１から７のいずれか一項に記載の集積回路メモリ。
【請求項１１】
前記レイヤは第１のレイヤであり、前記集積回路メモリは、
前記第１のレイヤと直接接触する第２のレイヤをさらに備え、前記第２のレイヤはシリコンを含み、前記第２のレイヤは前記第１のレイヤとは組成的に異なる、請求項１から７のいずれか一項に記載の集積回路メモリ。
【請求項１２】
前記第１のレイヤおよび前記第２のレイヤを通って延在する相互接続構造をさらに備え、
前記相互接続構造は、前記第２のレイヤおよび前記第１のレイヤの第１のセクションを通って延在する第１の部分と、前記第１のレイヤの第２のセクションを通って延在する第２の部分と、を有し、
前記相互接続構造の前記第１の部分は、前記相互接続構造の前記第２の部分に対しオフセットする、請求項１１に記載の集積回路メモリ。
【請求項１３】
前記メモリアレイは、３次元（３Ｄ）ＮＡＮＤフラッシュメモリアレイである、請求項１から７のいずれか一項に記載の集積回路メモリ。
【請求項１４】
請求項１から７のいずれか一項に記載の集積回路メモリがプリント回路基板に取り付けられている、マザーボード。
【請求項１５】
第１のメモリアレイを含む第１のダイと、
第２のメモリアレイを含む第２のダイと、
複数のロジックコンポーネントを含むロジック回路を含む第３のダイであって、前記第３のダイは前記第１のダイと前記第２のダイとの間にある、第３のダイと、
前記第１のダイを前記第３のダイにボンディングする第１のボンディング界面と、
前記第２のダイを前記第３のダイにボンディングする第２のボンディング界面と、を備える、集積回路メモリ。
【請求項１６】
前記第１のボンディング界面および前記第２のボンディング界面のうちの少なくとも１つは、シリコンおよび酸素を含み、且つ少なくとも３０００オングストローム（３００ナノメートル）の厚みを有する、請求項１５に記載の集積回路メモリ。
【請求項１７】
前記第１のダイは、前記第３のダイの第２の表面に面する第１の表面を有し、
前記第１のボンディング界面は実質的に、前記第１のダイの前記第１の表面全体上にある、請求項１５または１６に記載の集積回路メモリ。
【請求項１８】
統合されたフラッシュメモリ構造を形成するための方法であって、
メモリアレイの表面上に第１のレイヤを有する前記メモリアレイを形成する段階と、
ロジック回路の表面上に第２のレイヤを有する前記ロジック回路を形成する段階と、
前記メモリアレイと前記ロジック回路とを、前記第１のレイヤと前記第２のレイヤとを用いてボンディングする段階と、を備える、方法。
【請求項１９】
前記メモリアレイと前記ロジック回路とのボンディング後に、前記メモリアレイと前記ロジック回路との間に形成されるボンディング界面を通るビアを形成する段階と、
前記ビア内に金属材料を堆積させる段階と、をさらに備える、請求項１８に記載の方法。
【請求項２０】
前記メモリアレイと前記ロジック回路とのボンディング前に、前記第１のレイヤを通って延在する第１の導電性構造と、前記第２のレイヤを通って延在する第２の導電性構造とを形成する段階と、をさらに備え、
前記メモリアレイと前記ロジック回路とのボンディング後に、前記第１の導電性構造および前記第２の導電性構造がボンディングされて、統合された導電性構造が形成される、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［背景技術］
ＮＡＮＤフラッシュメモリ等のフラッシュメモリは、不揮発性ストレージ媒体である。一般に、フラッシュメモリアレイはメモリアレイの動作を促進させるロジック回路に結合される。ロジック回路は、メモリアレイのためのワード線ドライバ、ビット線ドライバおよびセンスアンプ等のコンポーネントを有する。ロジック回路には、例えば、相補型金属酸化膜半導体（ＣＭＯＳ）ロジックが含まれる。しばしば、メモリアレイの形成プロセスの熱サイクルが、ロジック回路に悪影響を及ぼす。本開示に照らし理解されるように、また後に説明するように、ロジック回路の複雑さの低減、電力消費量の低減、および／またはコスト（例えば、メモリのビット当たりのコスト）低減に加え、メモリアレイのプロセスの熱サイクルによるロジック回路への悪影響の回避に関連する大きな課題が複数ある。
【図面の簡単な説明】
【０００２】
【図１】いくつかの実施形態による、第１のメモリアレイと、第２のメモリアレイと、ロジック回路とを含む統合されたメモリ構造の断面図を示す。第１のボンディング界面レイヤが第１のメモリアレイとロジック回路との間にあり、第２のボンディング界面レイヤが第２のメモリアレイとロジック回路との間にある。
【０００３】
【図２Ａ】いくつかの実施形態による、フュージョンボンディングプロセスを用いてメモリアレイとロジック回路とをボンディングして、メモリアレイとロジック回路との間にボンディング界面レイヤを形成する例示的なプロセスを示す。
【図２Ｂ】いくつかの実施形態による、フュージョンボンディングプロセスを用いてメモリアレイとロジック回路とをボンディングして、メモリアレイとロジック回路との間にボンディング界面レイヤを形成する例示的なプロセスを示す。
【図２Ｃ】いくつかの実施形態による、フュージョンボンディングプロセスを用いてメモリアレイとロジック回路とをボンディングして、メモリアレイとロジック回路との間にボンディング界面レイヤを形成する例示的なプロセスを示す。
【０００４】
【図３Ａ】いくつかの実施形態による、ハイブリッドボンディングプロセスを用いて、メモリアレイとロジック回路とをボンディングして、メモリアレイとロジック回路との間にボンディング界面レイヤを形成する例示的なプロセスを示す。
【図３Ｂ】いくつかの実施形態による、ハイブリッドボンディングプロセスを用いて、メモリアレイとロジック回路とをボンディングして、メモリアレイとロジック回路との間にボンディング界面レイヤを形成する例示的なプロセスを示す。
【０００５】
【図３Ｃ】いくつかの実施形態による、ハイブリッドボンディングプロセスを用いて、メモリアレイとロジック回路とをボンディングしてボンディング界面レイヤを形成する例示的なプロセスを示し、ハイブリッドボンディングには、ビアツーラインボンディングが含まれる。
【０００６】
【図４】いくつかの実施形態による、第１のメモリアレイと、第２のメモリアレイと、第１のメモリアレイおよび第２のメモリアレイ間のロジック回路とを備える統合されたメモリ構造の断面図を示し、ロジック回路は、第１のボンディング界面レイヤおよび第２のボンディング界面レイヤを通して、それぞれ第１のメモリアレイおよび第２のメモリアレイから分離されている。
【０００７】
【図５Ａ】いくつかの実施形態による、第１のメモリアレイと、第２のメモリアレイと、第１のメモリアレイおよび第２のメモリアレイ間に介在するロジック回路とを備えるメモリ構造を形成するための方法を示し、第１のボンディング界面レイヤは第１のメモリアレイとロジック回路との間にあり、第２のボンディング界面レイヤは第２のメモリアレイとロジック回路との間にある。
【図５Ｂ】いくつかの実施形態による、第１のメモリアレイと、第２のメモリアレイと、第１のメモリアレイおよび第２のメモリアレイ間に介在するロジック回路とを備えるメモリ構造を形成するための方法を示し、第１のボンディング界面レイヤは第１のメモリアレイとロジック回路との間にあり、第２のボンディング界面レイヤは第２のメモリアレイとロジック回路との間にある。
【図５Ｃ】いくつかの実施形態による、第１のメモリアレイと、第２のメモリアレイと、第１のメモリアレイおよび第２のメモリアレイ間に介在するロジック回路とを備えるメモリ構造を形成するための方法を示し、第１のボンディング界面レイヤは第１のメモリアレイとロジック回路との間にあり、第２のボンディング界面レイヤは第２のメモリアレイとロジック回路との間にある。
【図５Ｄ】いくつかの実施形態による、第１のメモリアレイと、第２のメモリアレイと、第１のメモリアレイおよび第２のメモリアレイ間に介在するロジック回路とを備えるメモリ構造を形成するための方法を示し、第１のボンディング界面レイヤは第１のメモリアレイとロジック回路との間にあり、第２のボンディング界面レイヤは第２のメモリアレイとロジック回路との間にある。
【図５Ｅ】いくつかの実施形態による、第１のメモリアレイと、第２のメモリアレイと、第１のメモリアレイおよび第２のメモリアレイ間に介在するロジック回路とを備えるメモリ構造を形成するための方法を示し、第１のボンディング界面レイヤは第１のメモリアレイとロジック回路との間にあり、第２のボンディング界面レイヤは第２のメモリアレイとロジック回路との間にある。
【図５Ｆ】いくつかの実施形態による、第１のメモリアレイと、第２のメモリアレイと、第１のメモリアレイおよび第２のメモリアレイ間に介在するロジック回路とを備えるメモリ構造を形成するための方法を示し、第１のボンディング界面レイヤは第１のメモリアレイとロジック回路との間にあり、第２のボンディング界面レイヤは第２のメモリアレイとロジック回路との間にある。
【０００８】
【図６】いくつかの実施形態による、メモリアレイとロジック回路とを備えるメモリ構造の断面図を示し、ボンディング界面レイヤがメモリアレイとロジック回路との間に介在する。
【０００９】
【図７Ａ】いくつかの実施形態による、メモリアレイとロジック回路とを備えるメモリ構造を形成する方法を示し、ボンディング界面レイヤがメモリアレイとロジック回路との間にある。
【図７Ｂ】いくつかの実施形態による、メモリアレイとロジック回路とを備えるメモリ構造を形成する方法を示し、ボンディング界面レイヤがメモリアレイとロジック回路との間にある。
【図７Ｃ】いくつかの実施形態による、メモリアレイとロジック回路とを備えるメモリ構造を形成する方法を示し、ボンディング界面レイヤがメモリアレイとロジック回路との間にある。
【００１０】
【図８】いくつかの実施形態による、第１のメモリアレイと、第２のメモリアレイと、ロジック回路とを備えるメモリ構造の断面図を示し、ボンディング界面レイヤが第２のメモリアレイとロジック回路との間に介在し、第１のメモリアレイとロジック回路との間にはこのようなボンディング界面レイヤが存在しない。
【００１１】
【図９Ａ】いくつかの実施形態による、第１のメモリアレイと、第２のメモリアレイと、ロジック回路とを備えるメモリ構造を形成する方法を示し、ボンディング界面レイヤが第２のメモリアレイとロジック回路との間に介在し、第１のメモリアレイとロジック回路との間にはこのようなボンディング界面レイヤが存在しない。
【図９Ｂ】いくつかの実施形態による、第１のメモリアレイと、第２のメモリアレイと、ロジック回路とを備えるメモリ構造を形成する方法を示し、ボンディング界面レイヤが第２のメモリアレイとロジック回路との間に介在し、第１のメモリアレイとロジック回路との間にはこのようなボンディング界面レイヤが存在しない。
【図９Ｃ】いくつかの実施形態による、第１のメモリアレイと、第２のメモリアレイと、ロジック回路とを備えるメモリ構造を形成する方法を示し、ボンディング界面レイヤが第２のメモリアレイとロジック回路との間に介在し、第１のメモリアレイとロジック回路との間にはこのようなボンディング界面レイヤが存在しない。
【図９Ｄ】いくつかの実施形態による、第１のメモリアレイと、第２のメモリアレイと、ロジック回路とを備えるメモリ構造を形成する方法を示し、ボンディング界面レイヤが第２のメモリアレイとロジック回路との間に介在し、第１のメモリアレイとロジック回路との間にはこのようなボンディング界面レイヤが存在しない。
【００１２】
【図１０】本開示の１または複数の実施形態による、本開示の１または複数の統合されたメモリ構造を用いて実装される例示的なコンピューティングシステムを示す。
【発明を実施するための形態】
【００１３】
本明細書では、統合されたメモリ構造が開示される。統合されたメモリ構造は、共通のロジック回路を共有するフラッシュメモリアレイ等の複数のメモリアレイを含む。いくつかの実施形態において、共有ロジック回路が、第１のメモリアレイと第２のメモリアレイとの間に介在する。一例において、第１のメモリアレイおよび第２のメモリアレイは、ロジック回路とは別個にプロセスおよび形成される。メモリアレイおよびロジック回路の形成後に、ロジック回路は、第１のメモリアレイおよび第２のメモリアレイにボンディングされる。故に、一例において、統合されたメモリ構造は、第１のメモリアレイを含む第１のダイと、第２のメモリアレイを含む第２のダイと、ロジック回路を含む第３のダイとを含み、第３のダイは第１のダイと第２のダイとの間に存在し、第３のダイは第１のダイおよび第２のダイの各々にボンディングされる。
【００１４】
一例において、第１のレイヤが、メモリアレイにボンディングされるべきロジック回路の表面に堆積され、第２のレイヤが、ロジック回路にボンディングされるべきメモリアレイの表面に堆積される。第１のレイヤおよび第２のレイヤの各々は、例えば、酸化物材料（二酸化ケイ素等）、窒化物材料（窒化ケイ素等）、酸窒化物材料（酸窒化ケイ素等）および／またはこれらと同様のものを含む。第１のレイヤおよび第２のレイヤは洗浄および研磨され、互いにプレボンディングされて、昇温にてアニール処理されることで、第１のレイヤおよび第２のレイヤをボンディングして、ボンディング界面レイヤが形成される。故に、統合されたメモリ構造にあるロジック回路およびメモリアレイは、ボンディング界面レイヤで分離されている。上記した通り、ボンディング界面レイヤは、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素または他の好適な電気絶縁ボンディング材料を含む。ボンディング界面レイヤの厚みは可変であってよいが、いくつかの実施形態において、その厚みは３０００オングストローム（３００ナノメートル）から１０ミクロン（１０マイクロメートル）の範囲である。故に、２つのメモリアレイ間に存在し且つ２つのメモリアレイにボンディングされたロジック回路を含む統合されたメモリ構造においては、第１のボンディング界面レイヤがロジック回路と第１のメモリアレイとの間に存在し、第２のボンディング界面レイヤがロジック回路と第２のメモリアレイとの間に存在する。
【００１５】
いくつかの例において、ロジック回路とメモリアレイとの間のボンディングは、フュージョンボンディングまたはハイブリッドボンディングを用いて形成されてよい。後にさらに詳しく説明するように、フュージョンボンディングでは、ボンディングプロセスは、第１のレイヤおよび第２のレイヤ間で行われる（および金属等の導電性材料間ではない）。例えば、フュージョンボンディング（直接ボンディングとも称される）では、導電性構造（例えば、金属を含むビア）は、第１のレイヤおよび第２のレイヤ同士がボンディングされて、ボンディング界面レイヤが形成される際、第１のレイヤ内および第２のレイヤ内を通って延在していない。ボンディングが完了した後、ボンディング界面レイヤ内を通って延在するビアホールが形成され、金属で充填されて、ロジック回路とメモリアレイとの間にボンディング界面レイヤ内を貫通する相互接続構造が形成される。第１のレイヤおよび第２のレイヤがボンディングされた後、ボンディング界面レイヤを貫通するビアが形成されるので、後にさらに詳しく説明するように、ボンディング界面レイヤ内を通って延在する相互接続構造のセクションは、位置ずれまたはオフセットを有さない（アンランデッド部分がない）。
【００１６】
フュージョンボンディングとは対照的に、後により詳しく説明するように、ハイブリッドボンディングでは、ボンディングプロセスは、第１のレイヤおよび第２のレイヤ間で行われ、且つまた第１のレイヤ内の導電性構造と、第２のレイヤ内の導電性構造との間でも行われる。例えば、ハイブリッドボンディングでは、第１のレイヤおよび第２のレイヤがボンディングされて、ボンディング界面レイヤが形成される前に、導電性構造（例えば、金属を含むビア）が、第１のレイヤおよび第２のレイヤの各々の中を通って延在する。例えば、第１の相互接続構造が第１のレイヤ内を通って延在し、第１のレイヤの表面から露出され且つ第１のレイヤの表面と同一平面にあり、第２の相互接続構造が第２のレイヤ内を通って延在し、第２のレイヤの表面から露出され且つ第２のレイヤの表面と同一平面にある（例えば、ボンディングプロセスの前）。ボンディングプロセス中、第１のレイヤおよび第２のレイヤの表面同士が、第１の相互接続構造および第２の相互接続構造のボンディングまたは接触と共にボンディングされて、ボンディング界面レイヤが形成される。一例において、ボンディングプロセスの意図しない実施上の考慮事項により、メモリアレイおよびロジック回路は、ボンディングプロセス中に完全に位置合わせされない可能性があり、従って、第１の相互接続構造および第２の相互接続構造はボンディング中に完全に位置合わせされない可能性がある。従って、第１の相互接続構造および第２の相互接続構造のボンディングまたは接触を通して形成された、ボンディング界面レイヤ内を通って延在する結合された相互接続構造のいくつかのセクションは、いくつかの位置ずれまたはオフセットを有する可能性があり、これについては、後にさらに詳しく説明する。
【００１７】
ロジック回路を２つのメモリアレイとボンディングすること、ロジック回路を２つのメモリアレイ間で共有することには、いくつかの利点を有する。例えば、ロジック回路をメモリアレイ間で共有することで、ロジック回路の複雑さ、および／または、電力消費量を低減する。例えば、ロジック回路の単一の共有分圧器ブロックを、２つのメモリアレイの両方に用いることができる。ロジック回路をメモリアレイ間で共有することでまた、メモリのビット当たりのロジック回路のコストを低減する。故に、ロジック回路のコストは、２つのメモリアレイ間で償却され、これにより、コスト節減に至る。また、ロジック回路と当該メモリアレイとの間のボンディングプロセスを用いることにより、ロジック回路プロセスを、メモリアレイのプロセスから分離することが可能になり、その結果、ロジック回路は、メモリアレイの形成プロセスの熱サイクルによる影響を受けない。また、メモリアレイおよびロジック回路を独立且つ別個に形成することで、統合されたメモリ構造を製造するためのサイクルタイム全体を低減する。
【００１８】
いくつかの実施形態により、ロジック回路を２つのメモリアレイの各々にボンディングする代わりに、別の例示的な実施形態では、ロジック回路が単一のメモリアレイにボンディングされてよい。例えば、メモリアレイおよびロジック回路が別個に形成された後、互いにボンディングされる（例えば、フュージョンボンディングまたはハイブリッドボンディングを用いて）。故に、ロジック回路の形成が、メモリアレイの形成とは別個となる結果、ロジック回路は、メモリアレイの形成プロセスの熱サイクルにより影響を受けない。
【００１９】
例示的な実施形態においては、ロジック回路を２つのメモリアレイの各々にボンディングする代わりに、ロジック回路は、第１のメモリアレイに統合されるべく形成される（例えば、別々に形成されたロジック回路と第１のメモリアレイとをボンディングする代わりに、ロジック回路および第１のメモリアレイの両方を含む結合構造が形成される）。第１のメモリアレイとロジック回路との結合体が形成された後、当該結合体が第２のメモリアレイにボンディングされる。最終的なメモリ構造において、ロジック回路は第１のメモリアレイと、第２のメモリアレイとの間に介在する。ボンディング界面レイヤが、ロジック回路と第２のメモリアレイとの間に存在する（換言すると、第１のメモリアレイおよびロジック回路から成る結合体が、第２のメモリアレイにボンディングされる）。しかしながら、このようなボンディング界面レイヤは、ロジック回路と第１のメモリアレイとの間には存在しない。この代替的な形成プロセスによっても依然として、ロジック回路が、第１のメモリアレイおよび第２のメモリアレイ間で共有されることを可能とし、これにより、本明細書で上記したように、ロジック回路の複雑さ、電力消費量、および／または、ビット当たりのコストを低減する。
【００２０】
本明細書で説明する際の上方、下方、垂直、水平、左、右、前、後ろ等の方向に言及した用語は、水平面に延在する基部または基板を有する集積回路の実施形態を説明するために便宜上用いられる。本開示の実施形態は、これらの方向への言及により限定されることはなく、本開示による集積回路およびデバイス構造はいずれの向きでも用いられ得ることが意図されている。
【００２１】
本明細書で用いられるような「組成的に異なる」または「組成的に区別される」材料は、異なる化学的組成を有する２つの材料を指す。この組成的な差異は、例えば、一方の材料には存在するが他方には存在しない元素によるものであってよい（例えば、ＳｉＧｅはシリコンとは組成的に異なる）、または、１つの材料が第２の材料と同一の元素をすべて有するが、これらの元素のうちの少なくとも１つが意図的に、一方の材料において他方の材料と比較して異なる濃度で提供されることによるものであってよい（例えば、７０原子パーセントゲルマニウムを有するＳｉＧｅは、２５原子パーセントゲルマニウムを有するＳｉＧｅとは組成的に異なる）。このような化学的組成の多様性に加え、材料は、また区別されるドーパント（例えば、ガリウムおよびマグネシウム）を有してもよく、あるいは、濃度の異なる同一のドーパントを有してもよい。さらなる他の実施形態において、組成的に区別される材料とは、さらに、異なる結晶方位を有する２つの材料を指してよい。例えば、（１１０）シリコンは、（１００）シリコンとは、組成的に区別される、または異なる。例えば、ブランケットウェハレイヤ転写を用いることで、異なる向きのスタックを形成することができる。
【００２２】
本明細書で用いられる「ＸはＡまたはＢのうちの少なくとも１つを含む」という表現は、例えば、Ａのみ、Ｂのみ、またはＡおよびＢの両方を含み得るＸを指すことに留意されたい。この目的のために、ＡまたはＢのうちの少なくとも１つを含むＸは、明示に記載がない限り、ＡおよびＢの各々を要求するＸとして理解されるべきではない。例えば、「ＸはＡおよびＢを含む」という表現は、明示的にＡおよびＢの両方を含むＸを指す。さらに、このことは、２より大きい任意の数の項目にも当てはまり、これらの項目のうちの「少なくとも１つ」はＸに含まれる。例えば、本明細書で用いられる、「ＸはＡ、ＢまたはＣのうちの少なくとも１つを含む」という表現は、Ａのみ、Ｂのみ、Ｃのみ、ＡおよびＢのみ（Ｃではなく）、ＡおよびＣのみ（Ｂではなく）、ＢおよびＣのみ（Ａではなく）、または、Ａ、Ｂ、およびＣの各々を含み得るＸを指す。このことは、Ａ、Ｂ、またはＣのいずれかが、たまたま複数のタイプまたはバリエーションを含むことになる場合であっても、当てはまる。この目的のために、Ａ、Ｂ、またはＣのうちの少なくとも１つを含むＸは、明示に記載がない限り、Ａ、Ｂ、およびＣの各々を要求するＸとして理解されるべきではない。例えば、「ＸはＡ、Ｂ、およびＣを含む」という表現は、Ａ、Ｂ、およびＣの各々を明示的に含むＸを指す。同様に、「ＡまたはＢのうちの少なくとも１つに含まれるＸ」という表現は、例えば、Ａのみに、Ｂのみに、または、ＡおよびＢの両方に含まれ得るＸを指す。理解されるように、「ＸはＡまたはＢのうちの少なくとも１つを含む」に関する上記の説明がここでも等しく当てはまる。
【００２３】
本明細書で特定の番号またはアルファベットが後に続く共通の参照符号で参照される要素は、参照符号のみで総称的に参照されてよい。例えば、図１中の後に本明細書で説明するメモリアレイ１０４ａ、１０４ｂは、総称的且つ一般的に、複数でメモリアレイ１０４と、および、単数でメモリアレイ１０４と称されてよい。
［アーキテクチャ］
【００２４】
図１は、いくつかの実施形態による、第１のメモリアレイ（「アレイ」とも称される）１０４ａと、第２のメモリアレイ１０４ｂと、ロジック回路１０８とを備える統合されたメモリ構造１００（構造１００とも称される）の断面図を示す。第１のボンディング界面レイヤ１１０ａが、第１のアレイ１０４ａとロジック回路１０８との間に存在し、第２のボンディング界面レイヤ１１０ｂが、第２のアレイ１０４ｂとロジック回路１０８との間に存在する。
【００２５】
一例において、アレイ１０４ａ、１０４ｂの各々は、浮遊ゲートフラッシュメモリアレイ、電荷トラップ（例えば、交換ゲート）フラッシュメモリアレイ、相変化メモリアレイ、抵抗メモリアレイ、オボニックメモリアレイ、強誘電体ランダムアクセスメモリ（ＦｅＴＲＡＭ）アレイ、ナノワイヤメモリアレイ、または任意の他の３Ｄメモリアレイ等の任意の適切な３次元（３Ｄ）メモリアレイを備える。一例において、メモリアレイ１０４ａ、１０４ｂの各々はスタックＮＡＮＤフラッシュメモリアレイであり、当該アレイは、複数の浮遊ゲートフラッシュメモリセルまたは電荷トラップフラッシュメモリセルを、ＮＡＮＤ（ｎｏｔ  ＡＮＤ）方式でワイヤリングされた縦方向スタックに積み重ねる。別の例では、３Ｄメモリアレイ１０４ａ、１０４ｂは、ＮＯＲ（ｎｏｔ  ＯＲ）ストレージセルを含む。
【００２６】
アレイ１０４ａは、ワード線（ＷＬ）１１４ａを含み、アレイ１０４ｂはＷＬ１１４ｂを含む。３つのＷＬがアレイ１０４の各々に示されているが、アレイは任意の適切な数のＷＬを有してよい。
【００２７】
図１中に、ロジック回路１０８の３つの例示的なロジックコンポーネント１１８が象徴的に示されている。ロジックコンポーネント１１８の例としては、アドレスデコーダ、ステートマシン、バッファ、ワード線ドライバ、ビット線ドライバ、センスアンプ、分圧器、電荷ポンプ、デジタルロジックブロック、ロジックゲート、スイッチ、インバータ、加算器、乗算器等が含まれるが、これらに限定されない。一例において、ロジックコンポーネント１１８の１または複数は、相補型金属酸化膜半導体（ＣＭＯＳ）ロジックを含む。一例において、ロジック回路１０８は、ロジック回路１０８内にＣＭＯＳ回路の存在することにより、「ＣＭＯＳロジック」、「ＣＭＯＳ回路」、および／または、これらと同様のものとして称されてもよい。一例において、ロジック回路１０８は、高電圧ロジックコンポーネント（例えば、５Ｖから３０Ｖの範囲等の比較的高電圧で動作するコンポーネントおよび／またはトランジスタ）および／または低電圧ロジックコンポーネント（例えば、０．９Ｖから５Ｖの範囲等の比較的低電圧で動作するコンポーネントおよび／またはトランジスタ）を含む。 
【００２８】
図１中、構造１００は、アレイ１０４ａ、１０４ｂおよびロジック回路１０８内の様々な内部コンポーネントを示さずに、大まかに象徴的に示されている。アレイ１０４ａ、１０４ｂおよびロジック回路１０８のさらなる詳細については後述する。
【００２９】
後に詳しく説明するように、アレイ１０４ａ、アレイ１０４ｂおよびロジック回路１０８は、別個に形成され、プロセスされる。その後、アレイ１０４ａおよびロジック回路１０８がボンディング（例えば、ウェハツーウェハボンディング、ダイツーダイボンディング、ウェハツーダイボンディングまたはダイツーウェハボンディングを用いて）されて、ボンディング界面レイヤ１１０ａが形成される。故に、一例において、アレイ１０４ａとロジック回路１０８とのボンディングは、これらのコンポーネントを含むウェハ同士をボンディングした後、ウェハをダイシングすることで達成される（例えば、ウェハツーウェハボンディング）。別の例では、アレイ１０４ａとロジック回路１０８とのボンディングは、アレイ１０４ａを含むダイと、ロジック回路１０８を含むダイとをボンディングすることで達成される（例えば、ダイツーダイボンディング）。さらなる別の例において、アレイ１０４ａとロジック回路１０８とのボンディングは、アレイ１０４ａを含むウェハと、ロジック回路１０８を含むダイとをボンディングした後、ウェハをダイシングすることで達成される（例えば、ウェハツーダイボンディング）。さらなる別の例において、アレイ１０４ａとロジック回路１０８とのボンディングは、ロジック回路１０８を含むウェハと、アレイ１０４ａを含むダイとをボンディングした後、ウェハをダイシングすることで達成される（例えば、ウェハツーダイボンディング）。同様に、アレイ１０４ｂとロジック回路１０８とがボンディング（例えば、ウェハツーウェハボンディング、ダイツーダイボンディング、ウェハツーダイボンディングまたはダイツーウェハボンディングを用いて）されることで、ボンディング界面レイヤ１１０ｂが形成される。故に、ボンディング界面レイヤ１１０ａ、１１０ｂの各々は、ロジック回路１０８と対応するアレイ１０４との間のボンディングプロセスの残物である。
【００３０】
例示的な実施形態において、ロジック回路１０８とアレイ１０４との間のボンディングは、構造１００の形成に用いられるプロセスの比較的後の部分で行われる。例えば、後に詳しく説明するように、ロジック回路１０８は、アレイ１０４のプロセスおよび形成とは独立且つ別個にプロセスおよび形成される。すなわち、ロジック回路１０８およびアレイ１０４は、ロジック回路１０８とアレイ１０４との間のボンディングの前にプロセスおよび形成される。その後、ロジック回路１０８およびアレイ１０４がボンディング（例えば、これによりボンディング界面レイヤ１１０が形成される）される。
【００３１】
いくつかの実施形態において、ボンディングプロセスの後に、ロジック回路１０８とアレイ１０４とを電気的結合する相互接続構造が形成される（例えば、後に詳しく説明するようにフュージョンボンディングが用いられる場合）。一方、いくつかの他の実施形態においては、ボンディングプロセスの前に、相互接続構造の少なくとも一部が形成される（例えば、後に詳しく説明するようにハイブリッドボンディングが用いられる場合）。
【００３２】
一例において、ロジック回路１０８はアレイ１０４ａ、１０４ｂ間で共有される。例えば、ロジックコンポーネント１１８の少なくとも一部が、２つのアレイ１０４ａ、１０４ｂで共有され、用いられる。
【００３３】
ロジック回路４０８を２つのアレイ１０４ａ、１０４ｂとボンディングし、２つのアレイ１０４ａ、１０４ｂ間でロジック回路１０８を共有することには、いくつかの利点を有する。例えば、上記した通り、アレイ１０４ａ、１０４ｂ間でロジック回路１０８を共有することで、ロジック回路１０８の複雑さ、および／または、電力消費量を低減させる。例えば、単一の共有分圧器ブロックが、２つのアレイ１０４ａ、１０４ｂに用いられてよい。アレイ１０４ａ、１０４ｂ間でロジック回路１０８を共有することで、ロジック回路１０８のコスト（例えば、ロジック回路のメモリのビット当たりのコスト）も低減される。故に、ロジック回路１０８のコストが、２つのメモリアレイ間で償却され、これにより、コスト節減をもたらす。また、ロジック回路１０８とアレイ１０４との間のボンディングプロセスを用いることにより、ロジック回路プロセスを、アレイプロセスから分離させることが可能になり、その結果、ロジック回路１０８は、メモリアレイの形成プロセスの熱サイクルの影響を受けない。また、メモリアレイ１０４およびロジック回路１０８を独立且つ別個に形成することで、構造１００を製造するためのサイクルタイム全体を低減する。
【００３４】
図２Ａ〜２Ｃは、いくつかの実施形態による、フュージョンボンディングプロセスを用いて、メモリアレイ２０４とロジック回路２０８とをボンディングして、ボンディング界面レイヤ２１０を形成する例示的なプロセスを示す。一例において、図２Ａ〜２Ｃのメモリアレイ２０４は、図１のメモリアレイ１０４ａ、１０４ｂの任意のもの（または本明細書で説明した任意の他のメモリアレイ）であってよく、図２Ａ〜２Ｃのロジック回路２０８は、図１のロジック回路１０８（または本明細書で説明した任意の他のロジック回路）であってよく、図２Ａ〜２Ｃのボンディング界面レイヤ２１０は、図１のボンディング界面レイヤ１１０ａ、１１０ｂの任意のもの（または本明細書で説明した任意の他のボンディング界面レイヤ）であってよい。
【００３５】
図１と同様、図２Ａ〜２Ｃ中のアレイ２０４は、例示的なＷＬ２１４を含む。図２Ａ〜２Ｃでも、ロジック回路２０８の３つの例示的なロジックコンポーネント２１８は、象徴的に示されている。
【００３６】
図２Ａを参照すると、アレイ２０４およびロジック回路２０８は、別個に形成される。いくつかの実施形態において、アレイ２０４およびロジック回路２０８のうちの一方または両方は、これらのボンディング中にウェハレベルにあってよい、すなわち対応するウェハ上に存在してよい。いくつかの他の実施形態において、アレイ２０４およびロジック回路２０８のうちの一方または両方は、これらのボンディング中にダイレベル（すなわち、個々のダイに個片化および分離されている）にあってよい。
【００３７】
アレイ２０４は、ロジック回路２０８にボンディングされるべきアレイ２０４の底面にレイヤ２１１ａを有し、ロジック回路２０８は、アレイ２０４にボンディングされるべきロジック回路の上面にレイヤ２１１ｂを有する。すなわち、レイヤ２１１ａ、２１１ｂがボンディングされることになる。レイヤ２１１ａ、２１１ｂについては、後にさらに詳しく説明する。図２Ａ中の矢印２０３は、アレイ２０４およびロジック回路２０８がボンディングされることを象徴的に示している。
【００３８】
図２Ａに示される通り、レイヤ２１１ａ、２１１ｂ内を延在する導電性材料（例えば、金属等）を含む相互接続構造は存在しない。例えば、図２Ａは、ロジックコンポーネント２１８からレイヤ２１１ｂへ延在する例示的な相互接続構造２１９を示すが、相互接続構造２１９はレイヤ２１１ｂ内を通って延在はしない。故に、レイヤ２１１ｂの表面２０１ｂ（例えば、ロジック回路２０８の反対側にある）は、レイヤ２１１ｂを貫通して突出する金属または他の導電性材料を何ら有さない。同様に、レイヤ２１１ａの表面２０１ａ（例えば、アレイ２０４の反対側にある）は、レイヤ２１１ａ中を通って突出する金属または他の導電性材料を何ら有さない。
【００３９】
図２Ｂは、アレイ２０４とロジック回路２０８とがボンディングされ、ボンディング界面レイヤ２１０が形成された結合構造を示す。アレイ２０４およびロジック回路２０８間のボンディングは、フュージョンボンディング（直接ボンディングとも称される）を用いて行われる。フュージョンボンディングでは、レイヤ２１１ａ、２１１ｂのそれぞれの滑めかな表面２０１ａおよび２０１ｂが最初に研磨され、平滑化され、および／または洗浄される（例えば、不純物を含まないようにされる）。その後、レイヤ２１１ａ、２１１ｂが、例えば室温にてプレボンディングされる。続けて、レイヤ２１１ａ、２１１ｂが、例えば昇温にてアニール処理され、その結果、レイヤ２１１ａ、２１１ｂがボンディングされて、ボンディング界面レイヤ２１０が形成される。別の例では、任意の他の適切なタイプのプロセスフローが、フュージョンボンディングプロセスに採用されてよい。
【００４０】
一例において、レイヤ２１１ａ、２１１ｂ、２１０の各々は、シリコンおよび酸素を含む。例えば、ボンディング界面レイヤ２１０は、二酸化ケイ素（ＳｉＯ２）である。一例において、レイヤ２１１ａ、２１１ｂ、２１０の各々は、シリコンおよび窒素を含む。例えば、ボンディング界面レイヤ２１０は窒化ケイ素（Ｓｉ３Ｎ４）である。別の例では、フュージョンボンディングまたは直接ボンディングに用いられる任意の他の適切な材料が、ボンディング界面レイヤ２１０に用いられてよい。
【００４１】
一例において、ボンディング界面レイヤ２１０の厚みは、約３０００オングストローム（３００ナノメートル）から１０ミクロン（１０マイクロメートル）の範囲内である。ボンディング界面レイヤ２１０の厚みは、ボンディング界面レイヤ２１０に用いられる材料、レイヤ２１１の表面２０１のサイズ、ボンディング前の表面２０１の清浄度または清潔さのレベル、ロジック回路２０８とメモリアレイ２０４との間の電気絶縁の所望の程度、および／または、構造的完全性の所望の程度に基づいてよい。
【００４２】
一例において、ボンディングプロセス中、レイヤ２１１ａ、２１１ｂがボンディングされて、単一のボンディング界面レイヤ２１０が形成され、個々のレイヤ２１１ａ、２１１ｂはボンディング界面レイヤ２１０において別個に識別できない。別の例では、個々のレイヤ２１１ａ、２１１ｂは、ボンディング界面レイヤ２１０において別個に識別可能である。例えば、レイヤ２１１ａ、２１１ｂ間に可視シームが存在してよい。
【００４３】
一例において、フュージョンボンディングプロセスでは、ボンディング前に、レイヤ２１１ａ内を通って表面２０１ａに延在する金属または他の導電性材料はなく、レイヤ２１１ｂ内を通って表面２０１ｂに延在する金属または他の導電性材料はない。すなわち、図２Ａ〜２Ｂのフュージョンボンディングは、レイヤ２１１ａと２１１ｂとの間で行われ、２つの導電性材料間のボンディングまたは取り付けは行われない（対照的に、後に詳しく説明するように、ハイブリッドボンディングプロセスは、導電性材料間のボンディングを伴う）。
【００４４】
ここで図２Ｃを参照すると、複数の相互接続構造がボンディング界面レイヤ２１０を通るように形成され、図２Ｃ中には、単一の例示的な相互接続構造２２０が示されている。相互接続構造２２０は、ディープビアエッチングを用いて形成され、その結果、アレイ２０４とボンディング界面レイヤ２１０とを通るスルーホールビアが形成され、ビアは金属等の導電性材料で充填される。相互接続構造２２０は、図２Ｂの相互接続構造２１９に結合されて、例えば、アレイ２０４とロジック回路２０８との間の連続的な相互接続構造が形成されてよい。
【００４５】
図２Ｃは、さらにセクション２０５の拡大図を示し、拡大図には、ボンディング界面レイヤ２１０および相互接続構造２２０のセクションが含まれる。例えば、拡大図では、想像線ＡＡ'がボンディング界面レイヤ２１０を通過し、ボンディング界面レイヤ２１０を、レイヤ２１１ａおよび２１１ｂ中に分割する。相互接続構造２２０は、線ＡＡ'を通過する。また、相互接続構造２２０の側部２２１も示されている。ボンディングプロセスの後に相互接続構造２２０が形成されるので、線ＡＡ'を通る相互接続構造２２０のセクションにおいて、相互接続構造２２０の側部２２１に不連続性、オフセットまたは位置ずれはない。ここで後に説明するように、フュージョンボンディングの代わりに、例えばハイブリッドボンディングが採用される場合、相互接続レイヤの側部は不連続性または位置ずれを有する可能性がある。
【００４６】
図３Ａ〜３Ｂは、いくつかの実施形態により、ハイブリッドボンディングプロセスを用いて、メモリアレイ３０４とロジック回路３０８とをボンディングして、ボンディング界面レイヤ３１０を形成する例示的なプロセスを示す。一例において、図３Ａ〜３Ｂのメモリアレイ３０４は、図１のメモリアレイ１０４ａ、１０４ｂの任意のもの（または本明細書で説明した任意の他のメモリアレイ）であってよく、図３Ａ〜３Ｂのロジック回路３０８は、図１のロジック回路１０８（または本明細書で説明した任意の他のロジック回路）であってよく、図３Ａ〜３Ｂのボンディング界面レイヤ３１０は、図１のボンディング界面レイヤ１１０ａ、１１０ｂの任意のもの（または本明細書で説明した任意の他のボンディング界面レイヤ）であってよい。
【００４７】
図１と同様に、図３Ａ〜３Ｂ中、アレイ３０４は例示的なＷＬ３１４を含む。図３Ａ〜３Ｂ中に、ロジック回路３０８の３つの例示的なロジックコンポーネント３１８が象徴的に示されている。
【００４８】
図３Ａを参照すると、アレイ３０４およびロジック回路３０８は、別個に形成される。いくつかの実施形態において、アレイ３０４およびロジック回路３０８のうちの一方または両方はウェハレベルにあってよく、すなわち対応するウェハの一部であってよい。一方、いくつかの他の実施形態においては、アレイ３０４およびロジック回路３０８のうちの一方または両方はダイレベル（すなわち、個々のダイに個片化および分離された）にあってよい。
【００４９】
アレイ３０４は、ロジック回路３０８にボンディングされるべきアレイ３０４の底面にレイヤ３１１ａを有し、ロジック回路３０８は、アレイ３０４ａにボンディングされるべきロジック回路の上面にレイヤ３１１ｂを有する。すなわち、レイヤ３１１ａ、３１１ｂがボンディングされることになる。レイヤ３１１ａ、３１１ｂは、図２Ａ〜２Ｃを参照して説明したレイヤ２１１ａ、２１１ｂと同様であってよい。図３Ａ中の矢印３０３は、アレイ３０４およびロジック回路３０８がボンディングされることを象徴的に示す。
【００５０】
一例において、導電性材料（例えば、金属等）を含む複数の相互接続構造が、レイヤ３１１ａ内および３１１ｂ内を通って延在する。例えば、図３Ａは、導電性材料（例えば、金属等）を含む例示的な相互接続構造３１９ａがレイヤ３１１ａ内を通って延在し、導電性材料（例えば、金属等）を含む相互接続構造３１９ｂがレイヤ３１１ｂ内を通って延在する様子を示す。故に、レイヤ３１１ａの表面３０１ａ（例えば、アレイ３０４の反対側にある）は、レイヤ３１１ａから露出された複数の金属または他の導電性材料（表面３０１ａから露出された相互接続構造３１９ａの先端等）を有する。図示の通り、相互接続構造３１９ａの先端は、レイヤ３１１ａの表面３０１ａと同一平面またはコプレーナにある。一例において、レイヤ３１１ａは研磨または洗浄されて、相互接続構造３１９ａの先端を、レイヤ３１１ａの表面３０１ａと同一平面またはコプレーナになるようにされる。
【００５１】
同様に、レイヤ３１１ｂの表面３０１ｂ（例えば、ロジック回路２０８の反対側にある）は、レイヤ３１１ｂから露出された複数の金属または他の導電性材料（表面３０１ｂから突出または露出した相互接続構造３１９ｂの先端等）を有する。
【００５２】
図３Ｂは、アレイ３０４とロジック回路３０８とがボンディングされ、ボンディング界面レイヤ３１０が形成された結合構造を示す。アレイ３０４とロジック回路３０８との間のボンディングは、ハイブリッドボンディングを用いて行われる。図２Ａ〜２Ｃを参照して上記した通り、フュージョンボンディングでは、ボンディングは２つのレイヤ２１１ａ、２１１ｂ間で行われ、これら２つのレイヤのボンディング表面から露出された金属または他の導電性材料間のボンディングは行われない。対照的に、ハイブリッドボンディングでは、レイヤ３１１ａ、３１１ｂは、これら２つのレイヤのボンディング表面から露出された対応する導電性材料間の取り付けまたは接触を伴って、ボンディングされる。例えば、図３Ｂのハイブリッドボンディングでは、レイヤ３１１ａ、３１１ｂのボンディング表面から露出された、それぞれの相互接続構造３１９ａ、３１９ｂの先端の導電性材料間の取り付け、ボンディングまたは接触を伴い、レイヤ３１１ａ、３１１ｂがボンディングされる。故に、図３Ｂ中、相互接続構造３１９ａ、３１９ｂ同士は接触されて、結合された相互接続構造３２０が形成される。
【００５３】
フュージョンボンディングと同様、ハイブリッドボンディングでは、レイヤ３１１ａ、３１１ｂのそれぞれの滑めかな表面３０１ａおよび３０１ｂ、および、相互接続構造３１９ａ、３１９ｂの露出された先端部が、研磨、平滑化および／または洗浄（例えば、不純物がない状態にされる）される。その後、レイヤ３１１ａ、３１１ｂが例えば室温にてプレボンディングされる。続けて、レイヤ３１１ａ、３１１ｂが、例えば昇温にてアニール処理され、その結果、レイヤ３１１ａ、３１１ｂがボンディングされて、ボンディング界面レイヤ３１０が形成される。別の例では、任意の他の適切なプロセスフローが、ハイブリッドボンディングプロセスに採用されてよい。
【００５４】
一例において、レイヤ３１１ａ、３１１ｂ、３１０は、図２Ａ〜２Ｃを参照して説明したものと同様であってよい。例えば、レイヤ３１１ａ、３１１ｂ、３１０の各々は、シリコンおよび酸素を含み、例えば、二酸化ケイ素（ＳｉＯ２）を含む。一例において、レイヤ３１１ａ、３１１ｂ、３１０の各々は、シリコンおよび窒素を含み、例えば、窒化ケイ素（Ｓｉ３Ｎ４）を含む。別の例では、一般にハイブリッドボンディングに用いられる任意の他の適切な材料が、ボンディング界面レイヤ３１０に用いられてよい。一例において、ボンディング界面レイヤ３１０の厚みは、約３０００オングストローム（３００ナノメートル）から１ミクロン（１マイクロメートル）の範囲内である。
【００５５】
一例において、ボンディングプロセス中、レイヤ３１１ａ、３１１ｂがボンディングされて、単一のボンディング界面レイヤ３１０が形成され、個々のレイヤ３１１ａ、３１１ｂはボンディング界面レイヤ３１０において別個に識別できない。別の例では、個々のレイヤ３１１ａ、３１１ｂは、ボンディング界面レイヤ３１０において別個に識別可能である。
【００５６】
図３Ｂは、さらにセクション３０５の拡大図を示し、拡大図には、ボンディング界面レイヤ３１０および相互接続構造３２０のセクションが含まれる。例えば、拡大図では、想像線ＡＡ'がボンディング界面レイヤ３１０を通過し、ボンディング界面レイヤ３１０をレイヤ３１１ａおよび３１１ｂに分割する。相互接続構造３２０が、線ＡＡ'を通過する。相互接続構造３２０の側部３２１も示されている。相互接続構造３２０は、相互接続構造３１９ａ、３１９ｂを含む。理想的には、ボンディングプロセス中にアレイ３０４およびロジック回路３０８が完全に位置合わせされる場合、相互接続構造３１９ａ、３１９ｂも完全に位置合わせされることになろう。しかしながら、ボンディングプロセスの意図しない実施上の考慮事項により、ボンディングプロセス中にアレイ３０４およびロジック回路３０８が完全に位置合わせされない可能性があり、従って、相互接続構造３１９ａ、３１９ｂもまた、相互接続構造３２０において完全に位置合わせされない可能性がある。例えば、図３Ｂに示されるように、セクション３０５の拡大図は、ボンディング界面レイヤ３１０内を通る相互接続構造３２０の２つのセクション間の位置ずれまたはオフセットを示す。位置ずれまたはオフセットは、本来的には、ハイブリッドボンディングプロセスの意図しない結果であってよい。図２Ｃを参照して説明した通り、代わりにフュージョンボンディングが採用される場合は、このような位置ずれまたはオフセットは存在しない。
【００５７】
一例において、図３Ｂに示される通り、ボンディング界面レイヤ３１０内を通る相互接続構造３２０のセクション同士は位置ずれしており、従って、位置ずれした相互接続構造３２０のセクションが露出される（例えば、相互接続構造３１９ａの底面のセクションが、相互接続構造３１９ｂの上面と結合されない）。従って、一例において、ボンディング界面レイヤ３１０は、相互接続構造３２０の露出されたセクションのための拡散障壁を含む。このような例においては、ボンディング界面レイヤ３１０は、例えば、本明細書で前述したボンディング界面レイヤ３１０の例示的な材料に加え、または、またはこれらに代えて、シリコン（Ｓｉ）、炭素（Ｃ）、窒素（Ｎ）および／または、酸素（Ｏ）（例えば、Ｓｉ‐Ｃ‐Ｎ‐Ｏ系）を含む。すなわち、ボンディング界面レイヤ２１０は、シリコン、炭素、窒素、および／または酸素の組成混合物を持つ絶縁体を含み、当該絶縁体は、良好なボンディングを可能にすると共に、相互接続構造３２０の位置ずれ（および従って露出された）した金属（例えば、銅）に対する拡散障壁を形成するために用いられる。
【００５８】
図３Ａ〜３Ｂ中、金属‐金属ボンディングは、ビアツービアボンディングである。しかしながら、ハイブリッドボンディングは、ビアツーライン（ｖｉａ‐ｔｏ‐ｌｉｎｅ）ボンディングも含んでよい。図３Ｃは、いくつかの実施形態による、ハイブリッドボンディングプロセスを用いて、メモリアレイ３０４とロジック回路３０８とをボンディングしてボンディング界面レイヤ３１０を形成する例示的なプロセスを示し、ハイブリッドボンディングには、ビアツーラインボンディングが伴う。例えば、相互接続構造３１９ａは、レイヤ３１１ａを通る、導電性材料を含むビアを含み、相互接続構造３１９ｂは、レイヤ３１１ｂを通る、導電線（例えば、金属線）を含み、ビアの導電性材料と線とがハイブリッドボンディングプロセス中にボンディングされる。
【００５９】
図４は、いくつかの実施形態による、第１のメモリアレイ４０４ａと、第２のメモリアレイ４０４ｂと、第１のメモリアレイおよび第２のメモリアレイ間のロジック回路４０８とを備える統合されたメモリ構造（構造４００とも称される）の断面図を示し、ロジック回路４０８は、第１のボンディング界面レイヤ４１０ａおよび第２のボンディング界面レイヤ４１０ｂを通して、それぞれ第１のメモリアレイおよび第２のメモリアレイから分離されている。一例において、図４のアレイ４０４ａ、４０４ｂおよびロジック回路４０８はそれぞれ、図１のアレイ１０４ａ、１０４ｂおよびロジック回路１０８に対応する。同様に、ボンディング界面レイヤ４１０ａ、４１０ｂはそれぞれ、図１のボンディング界面レイヤ１１０ａ、１１０ｂに対応する。
【００６０】
一例において、ボンディング界面レイヤ４１０ａは、アレイ４０４ａおよびロジック回路４０８のフュージョンボンディング（例えば、図２Ａ〜２Ｃを参照して説明したように）を介して形成され、ボンディング界面レイヤ４１０ｂは、アレイ４０４ｂおよびロジック回路４０８のフュージョンボンディングを介して形成される。一例において、ボンディング界面レイヤ４１０ａ、４１０ｂは、図２Ａ〜２Ｃのボンディング界面レイヤ２１０と同様である。例えば、ボンディング界面レイヤ４１０ａ、４１０ｂは、二酸化ケイ素（ＳｉＯ２）等の酸化物材料、窒化ケイ素（Ｓｉ３Ｎ４）等の窒化物材料等を含むが、２つのウェハレベルコンポーネントのボンディングに用いられる任意の他の適切な材料も用いられてよい。一例において、ボンディング界面レイヤ４１０の各々の厚みは、約３０００オングストローム（３００ナノメートル）から１ミクロン（１マイクロメートル）の範囲内である。
【００６１】
ここで以下、メモリアレイ４０４ａ、４０４ｂの詳細について説明する。しかしながら、このような詳細は例示に過ぎず、当業者には、アレイ４０４ａ、４０４ｂの内部構造の任意の適切な修正形態が想起されるであろう。
【００６２】
メモリアレイ４０４ｂが基板４７９上に形成される。一例において、基板４７９は、複数のこのようなアレイが形成されるウェハである。一例において、ボンディングプロセスは、アレイ４０４ｂがまだウェハ上に存在する間、すなわち、ウェハのダイシング前に行われる。別の例では、ボンディングプロセスは、ウェハのダイシング後に行われる。
【００６３】
一例において、アレイ４０４ａは、メモリピラー４５６ａの箇所に形成されるＮＡＮＤフラッシュメモリセル等のメモリセルを含む。アレイ４０４ａは、さらに、メモリセルへのアクセスを可能にする導電性アクセス線を含み、例えば、図４の紙面から出てくる（例えば、紙面に対し垂直方向）ビット線４６４ａ、ワード線（ＷＬ）４２０ａ、セレクトゲートソース（ＳＧＳ）４５２ａおよびセレクトゲートドレイン（ＳＧＤ）４６０ａを含む。ワード線４２０ａは千鳥状に配置され、または階段状のパターンに配置される。アレイ４０４ａは、さらに、メモリピラー４５６ａの下方に配置された電流ソース接地回路（ＳＲＣ、ソースプレートとも呼ばれる）４５５ａを含む。
【００６４】
アレイ４０４ａはさらにＷＬ接続端子４５７ａを含み、各ＷＬ接続端子４５７ａは、例えば相互接続構造４５９ａを介して対応するＷＬ４２０ａに結合される。アレイ４０４ａは、さらにＳＤＧ接続端子４６１ａも含み、各ＳＧＤの接続端子４５９ａは、例えば、相互接続構造４５９ａを介して対応するＳＧＤ４６０ａに結合される。アレイ４０４ａは、金属を含む複数のメタライゼーションレベル４０７ａを含み、これらは、アレイ４０４ａ内にある様々なコンポーネントを電気的に結合する。
【００６５】
例示的な実施形態において、構造４００は、アレイ４０４ａの上面４０３ａからアクセスされる。例えば、アレイ４０４ａは、１または複数のメタライゼーションレベルを含む複数の相互接続構造４０７ａを含む。例えば、構造４００を外部コンポーネントに接続するための相互接続端子４０２（図４中には１つしか示されていないが）が、アレイ４０４ａの表面に結合される。
【００６６】
一例において、例えば、ロジック回路４０８および／またはアレイ４０４ｂに電気的に結合するための１または複数の相互接続構造４１１が、アレイ４０４ａおよびボンディング界面レイヤ４１０ａを貫通する。相互接続構造４１１は、ロジック回路４０８および／またはアレイ４０４ｂへ、および／または、ロジック回路４０８および／またはアレイ４０４ｂから、信号を送信するために用いられてよい。
【００６７】
一例において、アレイ４０４ｂは、アレイ４０４ａの構造と少なくとも部分的に同様の構造を有する。例えば、アレイ４０４ｂは、メモリピラー４５６ｂの箇所に形成されるＮＡＮＤフラッシュメモリセル等のメモリセルを含む。アレイ４０４ｂはさらに、ビット線４６４ｂ、ＷＬ４２０ｂ、ＳＧ４５２ｂおよびＳＧＤ４６０ｂ等のメモリセルへのアクセスを可能にする導電性アクセス線を含む。アレイ４０４ｂはさらに、メモリピラー４５６ｂの下方に配置されたＳＲＣ４５５ｂを含む。
【００６８】
アレイ４０４ｂはさらに、ＷＬ接続端子４５７ｂを含み、各ＷＬ接続端子４５７ｂは、例えば相互接続構造４５９ｂを介して対応するＷＬ４２０ｂに結合される。アレイ４０４ｂはさらに、例えば相互接続構造４５９ｂを介して、対応するＳＧＤ４６０ｂに結合されたＳＤＧ接続端子４６１ｂを含む。
【００６９】
例示的な実施形態において、様々な相互接続構造４１３がアレイ４０４ａおよびボンディング界面レイヤ４１０ｂを貫通し、これらの相互接続構造４１３は、ロジック回路４０８および／またはアレイ４０４ｂへ、並びに／または、ロジック回路４０８および／またはアレイ４０４ｂから、アクセス線信号を送信する。例えば、相互接続構造４１３ａは、アレイ４０４ｂのＳＧＤ４６０ｂへ、および／または、アレイ４０４ｂのＳＧＤ４６０ｂから、ＳＧＤ信号を送信する（図４には、このような相互接続構造４１３ａは２つしか示されていないが）。同様に、相互接続構造４１３ｂは、アレイ４０４ｂのＷＬ４２０ｂへ、および／または、アレイ４０４ｂのＷＬ４２０ｂから、ワード線信号を送信する。同様に、相互接続構造４１３ｃは、アレイ４０４ｂのＳＧ４５２ｂへ、および／または、アレイ４０４ｂのＳＧ４５２ｂから、ＳＧＳ信号を送信する。相互接続構造４１３ｄは、アレイ４０４ｂのＳＲＣ４５５ｂへ、および／または、アレイ４０４ｂのＳＲＣ４５５ｂから、ＳＲＣ信号を送信する。相互接続構造４１３ｅは、アレイ４０４ｂのビット線４６４ｂへ、および／または、アレイ４０４ｂのビット線４６４ｂから、ビット線信号を送信する。故に、少なくとも相互接続構造４１１、４１３は、ボンディング界面レイヤ４１０ａ内を通って延在する。
【００７０】
例示的な実施形態において、ロジック回路４０８は、ロジックコンポーネント４１８ａ、４１８ｂ、４１８ｃとして一般的に示される様々なロジック回路を含む。図１を参照して説明したように、例示的なロジックコンポーネント４１８としては、限定ではないが、アドレスデコーダ、ステートマシン、バッファ、ワード線ドライバ、ビット線ドライバ、センスアンプ、分圧器、電荷ポンプ、デジタルロジックブロック等が含まれる。一例において、ロジックコンポーネント４１８のうちの１または複数は、ＣＭＯＳロジックを含む。一例において、ロジック回路４０８は、高電圧ロジックコンポーネント（例えば、５Ｖから３０Ｖの範囲等の比較的高電圧で動作するコンポーネントおよび／またはトランジスタ）、および／または、低電圧ロジックコンポーネント（例えば、０．９Ｖから５Ｖの範囲等の比較的低電圧で動作するコンポーネントおよび／またはトランジスタ）を含む。例えば、ロジック回路４０８は、ｎ型チャネル金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、ｐ型チャネルＭＯＳＦＥＴ、またはこれらの両方を含む。
【００７１】
様々な相互接続構造４１５が、ロジック回路４０８をアレイ４０４ｂに結合する。例えば、相互接続構造４１５は、ボンディング界面レイヤ４１０ｂ内を通って延在することで、ロジック回路４０８およびアレイ４０４ｂを結合する。
【００７２】
また図４には、セクション４２５の拡大図が示され、セクション４２５は、ボンディング界面レイヤ４１０ａと、ボンディング界面レイヤ４１０ａ内を通って延在する相互接続構造４１３とから成るセクションを含む。図２Ａ〜２Ｃを参照して説明した通り、一例において、例えば、アレイ４０４ａとロジック回路４０８とはフュージョンボンディングを用いてボンディングされるので、ボンディング界面レイヤ４１０ａ内を通って延在する相互接続構造４１３は、不連続性、オフセットまたは位置ずれを有さない。
【００７３】
また図４には、セクション４２７の拡大図が示されており、セクション４２７は、ボンディング界面レイヤ４１０ｂのセクションと、ボンディング界面レイヤ４１０ｂ中を通って延在する相互接続構造４１５とを含む。図２Ａ〜２Ｃを参照して説明した通り、一例において、例えば、アレイ４０４ｂおよびロジック回路４０８はフュージョンボンディングを用いてボンディングされるので、ボンディング界面レイヤ４１０ｂ中を通って延在する相互接続構造４１５は、不連続、オフセットまたは位置ずれを有さない。
【００７４】
例示的な実施形態において、本明細書で前述した通り、ボンディング界面レイヤ４１０ａは、アレイ４０４ａとロジック回路４０８とを分離される。例えば、構造４００は、左側壁４０３ｍおよび対向する右側壁４０３ｎ（「左」および「右」は、識別しやすくする目的に過ぎず、限定ではないが）を有し、ボンディング界面レイヤ４１０ａは、左側壁４０３ｍから右側壁４０３ｎへと延在する。同様に、構造４００は、前壁および対向する後壁（例えば、これらは図４中には見えず、参照符号が振られておらず、これらは左側壁および右側壁に対し垂直である）を有し、ボンディング界面レイヤ４１０ａは、前壁から後壁へと延在する。すなわち、構造４００は、上面および底面、並びに上面と底面との間に延在する複数の壁または表面を有し、ボンディング界面レイヤ４１０ａが当該構造を全体的に分割し、その結果、ボンディング界面レイヤ４１０ａは複数の壁または表面の各々へと延在する。同様に、ボンディング界面レイヤ４１０ｂもまた、構造４００を全体的に分割し、その結果、ボンディング界面レイヤ４１０ｂは複数の壁または表面の各々へと延在する。一例において、第１のダイはアレイ４０４ａを含み、第２のダイはロジック回路４０８を含み、第３のダイはアレイ４０４ｂを含み、ここで３つのダイは、本明細書で説明したように、ボンディング界面レイヤ４１０ａ、４１０ｂを用いてボンディングされる。
【００７５】
図５Ａ、５Ｂ、５Ｃ、５Ｄ、５Ｅおよび５Ｆは共に、いくつかの実施形態による、メモリ構造（図４のメモリ構造４００等）を形成する方法を示し、当該メモリ構造は、第１のメモリアレイ（例えば、メモリアレイ４０４ａ）と、第２のメモリアレイ（例えば、メモリアレイ４０４ｂ）と、第１のメモリアレイと第２のメモリアレイとの間に介在するロジック回路（例えば、ロジック回路４０８）とを備え、第１のボンディング界面レイヤ（例えば、ボンディング界面レイヤ４１０ａ）は第１のメモリアレイとロジック回路との間に存在し、第２のボンディング界面レイヤ（例えば、ボンディング界面レイヤ４１０ｂ）は第２のメモリアレイとロジック回路との間に存在する。
【００７６】
図５Ａを参照すると、基板４７９上に形成されたメモリアレイ４０４ｂが示されている。一例において、基板４７９はウェハであり、アレイ４０４ｂはそこに形成される。またアレイ４０４は、ロジック回路４０８にボンディングされるべき表面にレイヤ５０１ａを含み、レイヤ５０１ａは、図２Ａのレイヤ２１１ａと同様であってよい。
【００７７】
また、図５Ａには、支持基板５０２上に形成されたロジック回路４０８も示されている。一例において、例えば、ロジック回路４０８が、アレイ４０４ｂとのボンディング中にまだウェハ上に存在する場合は、基板５０２はウェハであり、ロジック回路４０８はウェハに形成される。別の例では、例えば、ロジック回路４０８を含むダイがアレイ４０４ｂとボンディングされる場合、基板５０２は、ロジック回路４０８を含むダイの基板である。またロジック回路４０８は、アレイ４０４ｂとボンディングされるべき表面にレイヤ５０１ｂも含み、レイヤ５０１ｂは、図２Ａのレイヤ２１１ｂと同様であってよい。
【００７８】
ここで図５Ｂを参照すると、ロジック回路４０８は、例えば、図２Ｂを参照して説明したように、アレイ４０４ｂとボンディングされる。例えば、レイヤ５０１ａ、５０１ｂがボンディングされて、ボンディング界面レイヤ４１０ｂが形成される。図示の通り、ロジック回路４０８の高さはＨ１である。その後、支持基板５０２が、ロジック回路４０８から剥離される。
【００７９】
ここで図５Ｃを参照すると、様々な導電性構造または相互接続構造５１３、４１５等が、ロジック回路４０８内に形成されている。導電性構造のいくつかは、ボンディング界面レイヤ４１０ｂ内を通って延在する導電性構造４１５等のビア内に堆積された導電性材料（金属等）を含む。例えば、相互接続構造４１５はボンディング界面レイヤ４１０ｂの形成後に形成されるので、セクション４２７の拡大図に示されるように、相互接続構造４１５においてオフセットまたは位置ずれは存在しない。
【００８０】
ロジック回路４０８は、アレイ４０４ｂがボンディングされるロジック回路４０８の表面に対向する表面５１５（例えば、図５Ａで、表面５１５は支持基板５０２に取り付けられていた）を含む。相互接続構造のいくつかは、ロジック回路４０８の表面５１５に隣接する、または、ロジック回路４０８の表面５１５から露出する端部を有する。例示的な実施形態において、相互接続構造４１５、５１３は、ロジック回路４０８に表面５１５からアクセスすることで形成される。例示的な実施形態においては、様々なメタライゼーションレベル、ビア、相互接続構造がロジック回路４０８内に形成され、ロジック回路４０８の高さの増大をもたらす。例えば、図５Ａ〜５Ｂでは、ロジック回路４０８の高さはＨ１であるのに対し、相互接続構造の形成後の図５Ｃの高さは、Ｈ２に増大されている。
【００８１】
ここで図５Ｄを参照すると、レイヤ５０１ｃがロジック回路４０８の表面５１５に形成され、レイヤ５０１ｃは、図２Ａのレイヤ２１１と同様である。また図５Ｄには、ロジック回路４０８にボンディングされるべき表面に形成されたレイヤ５０１ｄを備えたアレイ４０４ａも示されている。アレイ４０４ａは、支持基板５５２によって支持されてよく、支持基板５５２は、例えばウェハであってよい（例えば、アレイ４０４ａを支持するウェハがまだダイシングされていない場合）。
【００８２】
レイヤ５０１ｄは、図２Ａのレイヤ２１１と同様である。アレイ４０４ａの高さは、図５Ｄで示される通り、Ｈ３である。説明をわかりやすくするために、図４中に参照符号が付されたアレイ４０４ａのコンポーネントのうちのいくつかは、図５Ｄ（または、後続の図のうちの一部）では参照符号が付されていないことに留意されたい。
【００８３】
ここで図５Ｅを参照すると、ロジック回路４０８は、例えば図２Ｂを参照して説明したように、アレイ４０４ａとボンディングされ、支持基板５５２はアレイ４０４ａから剥離される。例えば、レイヤ５０１ｃ、５０１ｄがボンディングされて、ボンディング界面レイヤ４１０ａが形成される。
【００８４】
ここで図５Ｆを参照すると、例えば、ディープビアエッチングを用いて、相互接続構造４１１、４１３がアレイ４０４ａに形成される。例えば、アレイ４０４ａおよびボンディング界面レイヤ４１０ａ内を通って延在する深いスルーホールビアが形成され、金属等の導電性材料で充填されて、相互接続構造４１１、４１３が形成される。一例において、このようなスルーホールビアは、ロジック回路４０８の対応する相互接続構造５１３の上方（例えば、図５Ｃ中で相互接続構造５１３が形成される個所）に形成され、その結果、ビア内の導電性材料および相互接続構造５１３が組み合わされて、相互接続構造４１３が形成される。
【００８５】
さらに、様々なメタライゼーションレベル、様々な端子（例えば、ＷＬ接続端子４５７ａ、ＳＤＧ接続端子４６１ａ等）等がアレイ４０４ａの上面近くに形成され、それらは、アレイ４０４ａの高さに延在する。例えば、図５Ｆ中のアレイ４０４ａは、図５Ｅ中のアレイ４０４ａの高さＨ３より高い高さＨ４を有する。すなわち、アレイ４０４ａがロジック回路４０８にボンディングされた後に、アレイ４０４ａの少なくとも一部が形成される。図５Ｆの得られる構造４００は、図４の構造４００と同様である。
【００８６】
故に、図４および５Ａ〜５Ｅにおいて、構造４００のアレイ４０４ｂおよびロジック回路４０８は、フュージョンボンディングを用いてボンディングされ、ロジック回路４０８およびアレイ４０４ａもフュージョンボンディングを用いてボンディングされる。故に、ボンディング界面レイヤ４１０内を通って延在する相互接続構造は、対応するコンポーネントがボンディングされた後に形成される。しかしながら、別の例示的な実施形態においては、構造４００における一方または両方のボンディングは、ハイブリッドボンディング（例えば、図３Ａ〜３Ｃを参照して説明したような）であってよい。このような実施形態においては、レイヤ５０１ａ、５０１ｂおよび／またはレイヤ５０１ｃ、５０１ｄを通る相互接続構造が予め形成され、ハイブリッドボンディングが対応する相互接続構造をボンディングする。
【００８７】
図６は、いくつかの実施形態による、メモリアレイ６０４と、ロジック回路６０８とを備えるメモリ構造６００（構造６００とも称される）の断面図を示し、ボンディング界面レイヤ６１０が、メモリアレイ６０４とロジック回路６０８との間に介在する。
【００８８】
一例において、図６のメモリアレイ６０４は、図４のメモリアレイ４０４ａに少なくとも部分的に類似し、従って、２つのメモリアレイ内の同様のコンポーネントは同様のラベルを用いて参照符号が付され、また図６のメモリアレイ６０４内の個々のコンポーネントについては、詳細に説明しない。一例において、図６のロジック回路６０８は、図４のロジック回路４０８に少なくとも部分的に類似し、従って、２つのロジック回路内の同様のコンポーネントは同様のラベルを用いて参照符号が付され、また図６のロジック回路６０８内の個々のコンポーネントについては、詳細に説明しない。
【００８９】
図４では、ロジック回路４０８は、２つのアレイ４０４ａ、４０４ｂ間に介在していた。これとは対照的に、図６のロジック回路６０８は、単一のアレイ６０４にボンディングされている。一例において、ロジック回路６０８とアレイ６０４との間のボンディングは、フュージョンボンディングを用いて行われて、ボンディング界面６１０（例えば、図４のボンディング界面４１０と同様の）が形成される。ロジック回路４０８は基板６７９上に形成される。
【００９０】
図７Ａ、７Ｂおよび７Ｃは共に、いくつかの実施形態による、メモリアレイ（例えば、メモリアレイ６０４）と、ロジック回路（例えば、図６のロジック回路６０８）とを備えるメモリ構造（図６のメモリ構造６００等）を形成する方法を示し、ボンディング界面レイヤ（例えば、ボンディング界面レイヤ６１０）は、メモリアレイとロジック回路との間に存在する。
【００９１】
図７Ａを参照すると、基板６７９上にロジック回路６０８が示されている。図２Ａのレイヤ２１１と同様のレイヤ５０１ｂがロジック回路６０８上に堆積される。また、図５Ｄのアレイ４０４ａと同様であってよいアレイ６０４も示されている。図７Ａでは、ロジック回路４０８とアレイ６０４とは、まだボンディングされていない。
【００９２】
ここで図７Ｂを参照すると、アレイ６０４がロジック回路６０８に、図５Ｅを参照して説明したようなフュージョンボンディングを用いてボンディングされる。従って、レイヤ５０１ａ、５０１ｂのボンディングにより、ボンディング界面レイヤ６１０が形成される。
【００９３】
ここで図７Ｃを参照すると、相互接続構造４１１、４１３が、図５Ｅを参照して説明したような例えば、ディープビアエッチングを用いてアレイ６０４内に形成される。さらに、様々なメタライゼーションレベル、様々な端子（例えば、ＷＬ接続端子４５７ａ、ＳＤＧ接続端子４６１ａ等）等がアレイ６０４の上面近くに形成され、例えば、それらは、アレイ６０４の高さに延在する。例えば、図５Ｅを参照して説明したように、例えば図７Ｃ中のアレイ６０４は、図７Ｂ中のアレイ６０４の高さＨ３より高い高さＨ４を有する。図７Ｃの得られる構造は、図６の構造６００である。
【００９４】
図８は、いくつかの実施形態による、第１のメモリアレイ８０４ａと、第２のメモリアレイ８０４ｂと、ロジック回路８０８とを備えるメモリ構造８００（構造８００とも称される）の断面図を示し、ボンディング界面レイヤ８１０が第２のメモリアレイ８０４ｂとロジック回路６０８との間に介在し、第１のメモリアレイ８０４ａとロジック回路８０８との間にはこのようなボンディング界面レイヤが存在しない。
【００９５】
一例において、図８のメモリアレイ８０４ａ、８０ｂはそれぞれ、図４のメモリアレイ４０４ａ、４０４ｂに少なくとも部分的に類似し、従って、２つ図中のメモリアレイ内の同様のコンポーネントは同様のラベルを用いて参照符号が付され、また図８のメモリアレイ８０４ａ、８０４ｂ内の個々のコンポーネントについては、詳細に説明しない。一例において、図８のロジック回路８０８は、図４のロジック回路４０８に少なくとも部分的に類似し、従って、２つのロジック回路内の同様のコンポーネントは同様のラベルを用いて参照符号が付され、また図８のロジック回路８０８内の個々のコンポーネントについては、詳細に説明しない。
【００９６】
例示的な実施形態において、図８のロジック回路８０８は、メモリアレイ８０４ａの形成と共に少なくとも部分的に形成される。すなわち、ロジック回路８０８はメモリアレイ８０４ａとボットボンディングされ、むしろ、ロジック回路８０８はメモリアレイ８０４ａとインサイチュに形成される。これについて、本明細書でさらに詳しく説明する。故に、アレイ８０４ａおよびロジック回路８０８は単一のダイ内に存在し、一方アレイ８０４ｂは異ななるダイに存在する。
【００９７】
例示的な実施形態において、メモリアレイ８０４ａとロジック回路８０８との結合体が、ボンディング界面レイヤ８１０を介して、メモリアレイ８０４ｂにボンディングされる。ボンディング界面レイヤ８１０は、図４のボンディング界面レイヤ４１０と少なくとも部分的に同様である。
【００９８】
ここでさらに詳しく説明するように、レイヤ８１５が、ボンディング界面レイヤ８１０とロジック回路８０８との間に存在する。一例において、ボンディング界面レイヤ８１０は実質的に側壁４０３ｎから側壁４０３ｍまで延在し、レイヤ８１５も、実質的に側壁４０３ｎから側壁４０３ｍまで延在する。例えば、レイヤ８１５は、ロジック回路８０８の（例えば、９０％を超える、または９５％を超える、または９９％を超える）底面を実質的に覆い、ボンディング界面レイヤ８１０はレイヤ８１５の底面を実質的に覆う。一例において、レイヤ８１５は、シリコン、例えば、結晶シリコンを含む。一例において、レイヤ８１５は、ウェハまたは基板の残物であり、以下でさらに詳しく説明する通り、アレイ８０４ａとロジック回路８０８との結合体はそこに形成される。
【００９９】
図９Ａ、９Ｂ、９Ｃおよび９Ｄは共に、いくつかの実施形態による、第１のメモリアレイ（例えば、アレイ８０４ａ）と、第２のメモリアレイ（例えば、アレイ８０４ｂ）と、ロジック回路（例えば、ロジック回路８０８）とを備えるメモリ構造（図８のメモリ構造８００等）を形成する方法を示し、ボンディング界面レイヤ（例えば、ボンディング界面レイヤ８１０）が、第２のメモリアレイとロジック回路との間に介在し、このようなボンディング界面レイヤは、第１のメモリアレイとロジック回路との間には存在しない。
【０１００】
図９Ａを参照すると、シリコンウェハ等のウェハ９１５上に形成されたアレイ８０４ａとロジック回路８０８との結合体が示されている。
【０１０１】
ここで図９Ｂを参照すると、一時的なキャリアウェハ９１９が、アレイ８０４ａとロジック回路８０８との結合体の上面に取り付けられている（例えば、アレイ８０４ａとロジック回路８０８との結合体の対向する底面は、そこに取り付けられたウェハ９１５を有する）。続けて、ウェハ９１５が研磨、あるいは薄膜化されてウェハ９１５の高さが低減され、レイヤ８１５が形成される。例えば、図９Ａ中、ウェハ９１５の元の高さはＨｗ１であり、ウェハ９１５は薄膜化され、その結果、図９Ｂ中のレイヤ８１５の高さはＨｗ２であり、ここでＨｗ２はＨｗ１より低い。一例において、レイヤ８１５の高さＨｗ２は、７ミクロン（７マイクロメートル）から１０ミクロン（１０マイクロメートル）の範囲内である。
【０１０２】
ここで図９Ｃを参照すると、レイヤ９０１ａがレイヤ８１５の底面に堆積される。また、図９Ｃには、アレイ８０４ｂの上面に堆積されたレイヤ９０１ｂを有するアレイ８０４ｂが示されている。レイヤ９０１ａ、９０１ｂは、図５Ａのレイヤ５０１ど同様である。
【０１０３】
レイヤ９０１ａの堆積後（且つ、ボンディングプロセス前）に、レイヤ９０１ａ、８１５を貫通するビアが形成され、金属等の導電性材料が充填されて、レイヤ９０１ａ、８１５を貫通する相互接続構造９１５ａが形成される。アレイ８０４ａとロジック回路８０８との結合体は、相互接続構造９１５ａのビアを形成する際、底面（例えば、レイヤ９０１ａの露出された表面から）からアクセスされる。
【０１０４】
同様に、レイヤ９０１ｂの堆積後に、レイヤ９０１ｂを貫通するビアが形成され、金属等の導電性材料が充填されて、レイヤ９０１ｂを貫通する相互接続構造９１５ｂが形成される。アレイ８０４ｂは、相互接続構造９１５ｂのビアを形成する際、上面から（例えば、レイヤ９０１ａの露出された表面から）アクセスされる。
【０１０５】
故に、レイヤ９０１ａおよび９０１ｂの各々は、対応する相互接続構造９１５ａ、９１５ｂの先端が露出する（例えば、図３Ａ〜３Ｂを参照して説明したものと同様の）開口を有する。例えば、レイヤ９０１ａから露出された相互接続構造９１５ａの先端の導電性材料と、レイヤ９０１ａの底面とは同一平面にある、またはコプレーナである。例えば、レイヤ９０１ａの底面は、レイヤ９０１ａから露出された相互接続構造９１５ａの先端と、レイヤ９０１ａの底面とが同一平面にある、またはコプレーナになるまで研磨される。同様に、レイヤ９０１ａから露出された相互接続構造９１５ｂの先端の導電性材料と、レイヤ９０１ａの底面とは、同一平面であり、または同一レベルにあり、すなわちコプレーナである。
【０１０６】
ここで図９Ｄを参照すると、レイヤ９０１ａおよび９０１ｂがボンディングされて、ボンディング界面レイヤ８１０が形成される。ボンディングプロセス中、２つの対応する相互接続構造９１５ａ、９１５ｂもボンディングされて、あるいは接触するに至らされて、共通の相互接続構造４１５が形成される。故に、ボンディングは、レイヤ９０１ａ、９０１ｂ間に加え、対応する相互接続構造９１５ａ、９１５ｂ間にもあり、従って、図３Ａ〜３Ｂを参照して説明したように、図９Ｄのボンディングはハイブリッドボンディングである。また、図３Ａ〜３Ｂを参照して説明したように、図９Ｄ中の相互接続構造４１５の２つのセクションには、セクション４２７の拡大図に示される位置ずれまたはオフセットが存在する。図９Ｄは、レイヤ８１０内を通る複数のビアツービアボンディングを示（例えば、図３Ａ〜３Ｂを参照して説明したような）すが、レイヤ８１０内を通るビアツーラインボンディング（例えば、図３Ｃを参照して説明したような）も存在してよい。図９Ｄの得られた構造は、図８の構造８００である。
【０１０７】
図１０は、本開示の１または複数の実施形態による、本明細書で開示された統合されたメモリ構造を実装した例示的なコンピューティングシステムを示す。見てわかるように、コンピューティングシステム２０００はマザーボード２００２を収容する。マザーボード２００２は、複数のコンポーネントを含んでよく、このようなものとしては限定ではないが、プロセッサ２００４および少なくとも１つの通信チップ２００６が含まれ、これらの各々は、マザーボード２００２に物理的および電気的に結合されてよく、あるいはそこに統合されてよい。理解されるように、マザーボード２００２は、例えば、メインボードであれ、メインボード上に搭載されたドーターボードであれ、またはシステム２０００の唯一のボード等であれ、任意のプリント回路基板であってよい。
【０１０８】
その用途に応じて、コンピューティングシステム２０００は、マザーボード２００２に物理的および電気的に結合されてよい、またはされなくてもよい１または複数の他のコンポーネントを含んでよい。これらの他のコンポーネントとしては、限定ではないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ、３Ｄ  ＮＡＮＤフラッシュメモリ等のフラッシュメモリ）、グラフィックプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、パワーアンプ、グローバルポジショニングシステム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラおよびマスストレージデバイス（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等）が含まれてよい。いくつかの実施形態において、複数の機能が１または複数のチップに統合されてよい（例えば、通信チップ２００６はプロセッサ２００４の一部であってよく、あるいはプロセッサ２００４に統合されてよいことに留意されたい）。
【０１０９】
コンピューティングシステム２０００に含まれる任意のフラッシュメモリ（例えば、３Ｄ  ＮＡＮＤフラッシュメモリ）等の任意のメモリは、本明細書で説明したようにロジック回路にボンディングされた１または複数のメモリアレイを含んでよい。一例において、ロジック回路は、本明細書で説明したように、２つのメモリアレイ間に介在されて、２つのメモリアレイ間で共有されてよい。
【０１１０】
通信チップ２００６は、コンピューティングシステム２０００との間でのデータの転送のための無線通信を可能にする。「無線」という用語およびその派生語は、非ソリッド媒体を通して変調された電磁波を用いてデータを通信し得る回路、デバイス、システム、方法、技術、通信チャネル等を説明するために用いられてよい。当該用語は、いくつかの実施形態においては、関連付けられたデバイスが配線を有していないこともあり得るが、当該デバイスが配線を有していないことを暗示するわけではない。通信チップ２００６は、複数の無線規格またはプロトコルのうちのいずれを実装してもよく、当該無線規格またはプロトコルとしては、限定ではないが、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ‐ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ，ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、これらの派生物、並びに３Ｇ、４Ｇ、５Ｇおよびそれ以降として指定された任意の他の無線プロトコルが含まれてよい。コンピューティングシステム２０００は、複数の通信チップ２００６を含んでよい。例えば、第１の通信チップ２００６は、Ｗｉ−Ｆｉ（登録商標）およびＢｌｕｅｔｏｏｔｈ（登録商標）といった、より短距離の無線通信に専用に割り当てられてよく、第２の通信チップ２００６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ‐ＤＯおよびその他のもの等、より長距離の無線通信に専用に割り当てられてよい。
【０１１１】
コンピューティングシステム２０００のプロセッサ２００４は、プロセッサ２００４内にパッケージングされた集積回路ダイを含む。「プロセッサ」という用語は、例えばレジスタおよび／またはメモリからの電子データを処理して、その電子データをレジスタおよび／またはメモリに格納可能な他の電子データへと変換する任意のデバイスまたはデバイスの一部を指してよい。
【０１１２】
通信チップ２００６はまた、通信チップ２００６内にパッケージングされた集積回路ダイを含んでもよい。本開示に照らし理解される通り、マルチスタンダードの無線機能がプロセッサ２００４に直接統合されてよい（例えば、その場合は別個の通信チップを有するのではなく、任意のチップ２００６の機能がプロセッサ２００４に統合される）ことに留意されたい。さらに、プロセッサ２００４はそのような無線機能を有するチップセットであって良いことに留意されたい。要するに、任意の数のプロセッサ２００４および／または通信チップ２００６が使用可能である。同様に、任意の１つのチップまたはチップセットは、そこに統合された複数の機能を有することができる。
【０１１３】
様々な実装において、コンピューティングシステム２０００は、ラップトップ、ネットブック、ノートブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、モバイルフォン、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメント制御ユニット、デジタルカメラ、ポータブルミュージックプレーヤ、デジタルビデオレコーダ、または、本明細書で様々説明したような、データを処理する、若しくは、１若しくは複数の集積回路構造若しくはデバイスを用いる任意の他の電子デバイスであってよい。
［さらなる例示的な実施形態］
【０１１４】
本開示および以下の例示に照らし、多数のバリエーションおよび構成が自明であろう。 
【０１１５】
例１
複数のメモリセルを含むメモリアレイと、
ロジック回路と、
シリコンを含み且つ少なくとも３０００オングストローム（３００ナノメートル）の厚みを有するレイヤとを備え、上記レイヤは上記メモリアレイと上記ロジック回路との間に存在する、集積回路メモリ。
【０１１６】
例２
上記メモリアレイは第１の側壁および対向する第２の側壁を有し、
上記レイヤは、上記第１の側壁から上記第２の側壁へ延在する、例１に記載の集積回路メモリ。
【０１１７】
例３
上記レイヤは、さらに、酸素または窒素のうちの少なくとも１つを含む、例１から２のいずれかに記載の集積回路メモリ。
【０１１８】
例４
上記ロジック回路は、アドレスデコーダ、バッファ、ワード線ドライバ、ビット線ドライバ、センスアンプ、分圧器、電荷ポンプおよび／またはデジタルロジックブロックのうちの１または複数を含む、例１から３のいずれかに記載の集積回路メモリ。
【０１１９】
例５
上記ロジック回路は、
５ボルト（Ｖ）から３０Ｖの範囲内の第１の電圧で動作する第１の１または複数のトランジスタと、
０．９Ｖから５Ｖの範囲内の第２の電圧で動作する第２の１または複数のトランジスタと、を含む、例１から４のいずれかに記載の集積回路メモリ。
【０１２０】
例６
上記ロジック回路は、相補型金属酸化膜半導体（ＣＭＯＳ）ロジックを含む、例１から５のいずれかに記載の集積回路メモリ。
【０１２１】
例７
上記メモリアレイは、上記ロジック回路を含む第２のダイにボンディングされるべき第１のダイに含まれる、例１から６のいずれかに記載の集積回路メモリ。
【０１２２】
例８
上記レイヤは、上記第１のダイと上記第２のダイとの間のボンディング界面レイヤである、例７に記載の集積回路メモリ。
【０１２３】
例９
上記メモリアレイは第１のメモリアレイであり、上記レイヤは第１のレイヤであり、上記集積回路メモリは
第２のメモリアレイであって、上記ロジック回路は上記第１のメモリアレイと、上記第２のメモリアレイとの間にある、第２のメモリアレイと、
シリコンを含み且つ少なくとも３０００オングストローム（３００ナノメートル）の厚みを有する第２のレイヤであって、上記第２のレイヤは、上記第２のメモリアレイと上記ロジック回路との間にある、第２のレイヤと、をさらに、備える、例１から８のいずれかに記載の集積回路メモリ。
【０１２４】
例１０
上記第１のメモリアレイは、上記ロジック回路を含む第２のダイにボンディングされるべき第１のダイに含まれ、
上記第２のメモリアレイは、上記第２のダイにボンディングされるべき第３のダイに含まれ、
上記第１のレイヤは、上記第１のダイと上記第２のダイとの間の第１のボンディング界面レイヤであり、
上記第２のレイヤは、上記第３のダイと上記第２のダイとの間の第２のボンディング界面レイヤであり、
上記ロジック回路の１または複数のロジックコンポーネントは、上記第１のメモリアレイと、上記第２のメモリアレイとの間で共有される、例９に記載の集積回路メモリ。
【０１２５】
例１１
上記メモリアレイは第１のメモリアレイであり、上記集積回路メモリはさらに第２のメモリアレイを備え、
上記第１のメモリアレイおよび上記ロジック回路は、第１のダイに含まれ、
上記第２のメモリアレイは、上記第１のダイにボンディングされるべき第２のダイに含まれ、
上記レイヤは、上記第１のダイと上記第２のダイとの間のボンディング界面レイヤであり、
上記ロジック回路は、上記第１のメモリアレイと上記第２のメモリアレイとの間にあり、上記ロジック回路の１または複数のロジックコンポーネントは、上記第１のメモリアレイと上記第２のメモリアレイとの間で共有される、例１から１０のいずれかに記載の集積回路メモリ。
【０１２６】
例１２
上記レイヤは第１のレイヤであり、上記集積回路メモリは、
上記第１のレイヤと直接接触する第２のレイヤをさらに備え、上記第２のレイヤはシリコンを含み、上記第２のレイヤは上記第１のレイヤとは組成的に異なる、例１から８のいずれかに記載の集積回路メモリ。
【０１２７】
例１３
上記第１のレイヤおよび上記第２のレイヤを通って延在する相互接続構造をさらに備え、
上記相互接続構造は、上記第２のレイヤおよび上記第１のレイヤの第１のセクションを通って延在する第１の部分と、上記第１のレイヤの第２のセクションを通って延在する第２の部分と、を有し、
上記相互接続構造の前記第１の部分は、上記相互接続構造の前記第２の部分に対しオフセットする、例１２に記載の集積回路メモリ。
【０１２８】
例１４
上記第１のレイヤの長さおよび幅は、上記第２のレイヤのそれぞれ長さおよび幅と実質的に同様である、例１２から１３のいずれかに記載の集積回路メモリ。
【０１２９】
例１５
上記メモリアレイは第１の側壁および対向する第２の側壁を有し、上記第１のレイヤおよび上記第２のレイヤの各々は、上記第１の側壁から上記第２の側壁へ延在する、例１２から１３のいずれかに記載の集積回路メモリ。
【０１３０】
例１６
上記第２のレイヤは、７ミクロン（７マイクロメートル）から１０ミクロン（１０マイクロメートル）の範囲内の厚みを有する、例１２から１３のいずれかに記載の集積回路メモリ。
【０１３１】
例１７
上記メモリアレイはフラッシュメモリアレイである、例１から１６のいずれかに記載の集積回路メモリ。
【０１３２】
例１８
上記メモリアレイは、３次元（３Ｄ）ＮＡＮＤフラッシュメモリアレイである、例１から１７のいずれかに記載の集積回路メモリ。
【０１３３】
例１９
上記例１から１８のいずれかに記載の集積回路メモリがマザーボードに取り付けられる、マザーボード。
【０１３４】
例２０
例１から１９のいずれかに記載の集積回路メモリを備える、コンピューティングシステム。
【０１３５】
例２１
第１のメモリアレイを含む第１のダイと、
第２のメモリアレイを含む第２のダイと、
複数のロジックコンポーネントを含むロジック回路を含む第３のダイであって、上記第３のダイは上記第１のダイと上記第２のダイとの間にある、第３のダイと、
上記第１のダイを上記第３のダイにボンディングする第１のボンディング界面と、
上記第２のダイを上記第３のダイにボンディングする第２のボンディング界面と、を備える、集積回路メモリ。
【０１３６】
例２２
上記第１のボンディング界面および上記第２のボンディング界面のうちの少なくとも１つは、シリコンおよび酸素を含み、且つ少なくとも３０００オングストローム（３００ナノメートル）の厚みを有する、例２１に記載の集積回路メモリ。
【０１３７】
例２３
上記第１のボンディング界面および上記第２のボンディング界面のうちの少なくとも１つは、シリコンおよび窒素を含み、且つ少なくとも３０００オングストローム（３００ナノメートル）の厚みを有する、例２１から２２のいずれかに記載の集積回路メモリ。
【０１３８】
例２４
上記第１のダイは、上記第３のダイの第２の表面に面する第１の表面を有し、
上記第１のボンディング界面は実質的に、上記第１のダイの上記第１の表面全体上にある、例２１から２３のいずれかに記載の集積回路メモリ。
【０１３９】
例２５
上記第１のボンディング界面は、実質的に上記第３のダイの上記第２の表面全体上に存在する、例２１から２４のいずれかに記載の集積回路メモリ。
【０１４０】
例２６
上記複数のロジックコンポーネントは、アドレスデコーダ、バッファ、ワード線ドライバ、ビット線ドライバ、センスアンプ、分圧器、電荷ポンプおよび／またはデジタルロジックブロックのうちの１または複数を含む、例２１から２５のいずれかに記載の集積回路メモリ。
【０１４１】
例２７
上複数のロジックコンポーネントは、
５ボルト（Ｖ）から３０Ｖの範囲内の第１の電圧で動作する第１の１または複数のトランジスタと、
０．９Ｖから５Ｖの範囲内の第２の電圧で動作する第２の１または複数のトランジスタと、を含む、例２１から２６のいずれかに記載の集積回路メモリ。
【０１４２】
例２８
上記第１のメモリアレイおよび第２のメモリアレイは、３次元（３Ｄ）フラッシュメモリアレイであり、上記ロジックコンポーネントは相補型金属酸化膜半導体（ＣＭＯＳ）ロジックコンポーネントを含む、例２１から２７のいずれかに記載の集積回路メモリ。
【０１４３】
例２９
上記第１のメモリアレイおよび第２のメモリアレイメモリアレイは、３次元（３Ｄ）ＮＡＮＤフラッシュメモリアレイである、例２１から２８のいずれかに記載の集積回路メモリ。
【０１４４】
例３０
例２１から２９のいずれかに記載の集積回路メモリがマザーボードに取り付けられている、マザーボード。
【０１４５】
例３１
例２１から３０のいずれかに記載の集積回路メモリを備える、コンピューティングシステム。
【０１４６】
例３２
第１のメモリアレイおよびロジック回路を含む第１のダイと、第２のメモリアレイを含む第２のダイと、上記第１のダイを上記第２のダイにボンディングするボンディング界面と、を備える集積回路メモリであって、上記ロジック回路は、第１のメモリアレイと上記第２のメモリアレイとの間に存在し、上記ロジック回路の１または複数のロジックコンポーネントは、上記第１のメモリアレイおよび上記第２のメモリアレイで共有される、集積回路メモリ。
【０１４７】
例３３
上記第１のメモリアレイおよび上記第２のメモリアレイは、３次元（３Ｄ）ＮＡＮＤフラッシュメモリアレイである、例３２に記載の集積回路メモリ。
【０１４８】
例３４
例３２または３３に記載の集積回路メモリが取り付けられている、マザーボード。
【０１４９】
例３５
例３２から３４のいずれかに記載の集積回路メモリを備える、コンピューティングシステム。
【０１５０】
例３６
統合されたフラッシュメモリ構造を形成するための方法であって、
メモリアレイの表面上に第１のレイヤを有する上記メモリアレイを形成する段階と、
ロジック回路の表面上に第２のレイヤを有する上記ロジック回路を形成する段階と、
上記メモリアレイと上記ロジック回路とを、上記第１のレイヤと上記第２のレイヤとを用いてボンディングする段階と、を備える、方法。
【０１５１】
例３７
上記メモリアレイと上記ロジック回路とのボンディング後に、上記メモリアレイと上記ロジック回路との間に形成されるボンディング界面を通るビアを形成する段階と、
上記ビア内に金属材料を堆積させる段階と、さらにを備える、例３６に記載の方法。
【０１５２】
例３８
上記メモリアレイと上記ロジック回路とのボンディング前に、上記第１のレイヤを通って延在する第１の導電性構造と、上記第２のレイヤを通って延在する第２の導電性構造とを形成する段階と、をさらに備え、
上記メモリアレイと上記ロジック回路とのボンディング後に、上記第１の導電性構造および上記第２の導電性構造がボンディングされて、統合された導電性構造が形成される、例３６に記載の方法。
【０１５３】
例３９
上記統合された導電性構造内で、上記第１の導電性構造は、上記第２の導電性構造に対し位置ずれしている、例３８に記載の方法。
【０１５４】
例４０
上記第１の導電性構造は、導電性材料または第１の導電線を含む第１のビアのうちの１つであり、上記第２の導電性構造は、導電性材料または第２の導電線を含む第２のビアのうちの１つである、例３９に記載の方法。
【０１５５】
例４１
上記メモリアレイと上記ロジック回路とのボンディング前に、上記第１の導電性構造は、上記第２のレイヤにボンディングされるべき上記第１のレイヤの第１の表面から露出されており、上記第１の導電性構造の先端は上記第１の表面と同一平面にあり、上記メモリアレイと上記ロジック回路とのボンディング前に、上記第２の導電性構造は、上記第１のレイヤにボンディングされるべき上記第２のレイヤの第２の表面から露出されており、上記第２の導電性構造の先端は上記第２の表面と同一平面にある、例３８から４０のいずれかに記載の方法。
【０１５６】
例４２
上記メモリアレイは第１のメモリアレイであり、上記方法はさらに、上記第２のメモリアレイの表面上に第３のレイヤを有する第２のメモリアレイを形成する段階と、上記ロジック回路の別の表面上に第４のレイヤを形成する段階と、上記第３のレイヤおよび上記第４のレイヤを用いて、上記第２のメモリアレイを上記ロジック回路にボンディングする段階と、を備える、例３６から４１のいずれかに記載の方法。
【０１５７】
例４３
上記ロジック回路は、上記第１のメモリアレイと、上記第２のメモリアレイとの間に存在する、例４２に記載の方法。
【０１５８】
例４４
上記メモリアレイは第１のメモリアレイであり、上記第１のメモリアレイと上記ロジック回路とをボンディングする段階は、上記第１のレイヤと上記第２のレイヤとをボンディングして、ボンディング界面レイヤを形成する段階を含み、上記ロジック回路を形成する段階は、第２のメモリアレイの形成と共に、上記ロジック回路を形成する段階であって、その結果、上記ロジック回路と上記第２のメモリアレイとの間にボンディング界面レイヤが存在しない、段階を含み、上記第１のメモリアレイと上記ロジック回路とをボンディングする段階は、上記第１のメモリアレイを、上記ロジック回路と上記第２のメモリアレイとの結合体にボンディングする段階を含む、例３６に記載の方法。
【０１５９】
上記詳細な説明は例示のために記載されている。網羅的であること、あるいは、本開示を記載した通りの正確な形態に限定する意図ではない。本開示に照らし、多くの修正例および変形例が可能である。従って、本願の範囲は、この詳細な説明によってではなく、以降の特許請求の範囲によって限定される意図である。本願に基づく優先権を主張して将来提出される出願は、開示した事項を異なるように特許請求する可能性があり、一般に、ここで各種開示した、あるいはここで示した１または複数の限定事項の任意のセットを含む可能性がある。
その他の可能なクレーム
項目１
複数のメモリセルを含むメモリアレイと、
ロジック回路と、
シリコンを含み且つ少なくとも３０００オングストローム（３００ナノメートル）の厚みを有するレイヤとを備え、上記レイヤは上記メモリアレイと上記ロジック回路との間に存在する、集積回路メモリ。
項目２
上記メモリアレイは第１の側壁および対向する第２の側壁を有し、
上記レイヤは、上記第１の側壁から上記第２の側壁へ延在する、項目１に記載の集積回路メモリ。
項目３
上記レイヤは、さらに、酸素または窒素のうちの少なくとも１つを含む、項目１に記載の集積回路メモリ。
項目４
上記ロジック回路は、アドレスデコーダ、バッファ、ワード線ドライバ、ビット線ドライバ、センスアンプ、分圧器、電荷ポンプおよび／またはデジタルロジックブロックのうちの１または複数を含む、項目１に記載の集積回路メモリ。
項目５
上記ロジック回路は、
５ボルト（Ｖ）から３０Ｖの範囲内の第１の電圧で動作する第１の１または複数のトランジスタと、
０．９Ｖから５Ｖの範囲内の第２の電圧で動作する第２の１または複数のトランジスタと、を含む、項目１に記載の集積回路メモリ。
項目６
上記ロジック回路は、相補型金属酸化膜半導体（ＣＭＯＳ）ロジックを含む、項目１に記載の集積回路メモリ。
項目７
上記メモリアレイは、上記ロジック回路を含む第２のダイにボンディングされるべき第１のダイに含まれ、
上記レイヤは、上記第１のダイと上記第２のダイとの間のボンディング界面レイヤである、項目１に記載の集積回路メモリ。
項目８
上記メモリアレイは第１のメモリアレイであり、上記レイヤは第１のレイヤであり、上記集積回路メモリは
第２のメモリアレイであって、上記ロジック回路は上記第１のメモリアレイと、上記第２のメモリアレイとの間にある、第２のメモリアレイと、
シリコンを含み且つ少なくとも３０００オングストローム（３００ナノメートル）の厚みを有する第２のレイヤであって、上記第２のレイヤは、上記第２のメモリアレイと上記ロジック回路との間にある、第２のレイヤと、をさらに、備える、請求項１に記載の集積回路メモリ。
項目９
上記第１のメモリアレイは、上記ロジック回路を含む第２のダイにボンディングされるべき第１のダイに含まれ、
上記第２のメモリアレイは、上記第２のダイに結合されるべき第３のダイに含まれ、
上記第１のレイヤは、上記第１のダイと上記第２のダイとの間の第１のボンディング界面レイヤであり、
上記第２のレイヤは、上記第３のダイと上記第２のダイとの間の第２のボンディング界面レイヤであり、
上記ロジック回路の１または複数のロジックコンポーネントは、上記第１のメモリアレイと、上記第２のメモリアレイとの間で共有される、項目８に記載の集積回路メモリ。
項目１０
上記メモリアレイは第１のメモリアレイであり、上記集積回路メモリはさらに第２のメモリアレイを備え、
上記第１のメモリアレイおよび上記ロジック回路は、第１のダイに含まれ、
上記第２のメモリアレイは、上記第１のダイにボンディングされるべき第２のダイに含まれ、
上記レイヤは、上記第１のダイと上記第２のダイとの間のボンディング界面レイヤであり、
上記ロジック回路は、上記第１のメモリアレイと上記第２のメモリアレイとの間にあり、上記ロジック回路の１または複数のロジックコンポーネントは、上記第１のメモリアレイと上記第２のメモリアレイとの間で共有される、項目１に記載の集積回路メモリ。
項目１１
上記レイヤは第１のレイヤであり、上記集積回路メモリは、
上記第１のレイヤと直接接触する第２のレイヤをさらに備え、上記第２のレイヤはシリコンを含み、上記第２のレイヤは上記第１のレイヤとは組成的に異なる、項目１に記載の集積回路メモリ。
項目１２
上記第１のレイヤおよび上記第２のレイヤを通って延在する相互接続構造をさらに備え、
上記相互接続構造は、上記第２のレイヤおよび上記第１のレイヤの第１のセクションを通って延在する第１の部分と、上記第１のレイヤの第２のセクションを通って延在する第２の部分と、を有し、
上記相互接続構造の上記第１の部分は、上記相互接続構造の上記第２の部分に対しオフセットする、項目１１に記載の集積回路メモリ。
項目１３
上記メモリアレイは、３次元（３Ｄ）ＮＡＮＤフラッシュメモリアレイである、項目１に記載の集積回路メモリ。
項目１４
項目１に記載の集積回路メモリが取り付けられている、マザーボード。
項目１５
第１のメモリアレイを含む第１のダイと、
第２のメモリアレイを含む第２のダイと、
複数のロジックコンポーネントを含むロジック回路を含む第３のダイであって、上記第３のダイは上記第１のダイと上記第２のダイとの間にある、第３のダイと、
上記第１のダイを上記第３のダイにボンディングする第１のボンディング界面と、
上記第２のダイを上記第３のダイにボンディングする第２のボンディング界面と、を備える、集積回路メモリ。
項目１６
上記第１のボンディング界面および上記第２のボンディング界面のうちの少なくとも１つは、シリコンおよび酸素を含み、且つ少なくとも３０００オングストローム（３００ナノメートル）の厚みを有する、項目１５に記載の集積回路メモリ。
項目１７
上記第１のダイは、上記第３のダイの第２の表面に面する第１の表面を有し、
上記第１のボンディング界面は実質的に、上記第１のダイの上記第１の表面全体上にある、項目１５に記載の集積回路メモリ。
項目１８
統合されたフラッシュメモリ構造を形成するための方法であって、
メモリアレイの表面上に第１のレイヤを有する上記メモリアレイを形成する段階と、
ロジック回路の表面上に第２のレイヤを有する上記ロジック回路を形成する段階と、
上記メモリアレイと上記ロジック回路とを、上記第１のレイヤと上記第２のレイヤとを用いてボンディングする段階と、を備える、方法。
項目１９
上記メモリアレイと上記ロジック回路とのボンディング後に、上記メモリアレイと上記ロジック回路との間に形成されるボンディング界面を通るビアを形成する段階と、
上記ビア内に金属材料を堆積させる段階と、をさらに備える、項目１８に記載の方法。
項目２０
上記メモリアレイと上記ロジック回路とのボンディング前に、上記第１のレイヤ内を通って延在する第１の導電性構造と、上記第２のレイヤ内を通って延在する第２の導電性構造とを形成する段階をさらに備え、上記メモリアレイと上記ロジック回路とのボンディング後に、上記第１の導電性構造および上記第２の導電性構造がボンディングされて、統合された導電性構造が形成される、項目１８に記載の方法。
【図１】
2020202365.tif 000003
【図２Ａ】
2020202365.tif 000004
【図２Ｂ】
2020202365.tif 000005
【図２Ｃ】
2020202365.tif 000006
【図３Ａ】
2020202365.tif 000007
【図３Ｂ】
2020202365.tif 000008
【図３Ｃ】
2020202365.tif 000009
【図４】
2020202365.tif 000010
【図５Ａ】
2020202365.tif 000011
【図５Ｂ】
2020202365.tif 000012
【図５Ｃ】
2020202365.tif 000013
【図５Ｄ】
2020202365.tif 000014
【図５Ｅ】
2020202365.tif 000015
【図５Ｆ】
2020202365.tif 000016
【図６】
2020202365.tif 000017
【図７Ａ】
2020202365.tif 000018
【図７Ｂ】
2020202365.tif 000019
【図７Ｃ】
2020202365.tif 000020
【図８】
2020202365.tif 000021
【図９Ａ】
2020202365.tif 000022
【図９Ｂ】
2020202365.tif 000023
【図９Ｃ】
2020202365.tif 000024
【図９Ｄ】
2020202365.tif 000025
【図１０】
2020202365.tif 000026
【外国語明細書】
2020202365000001.pdf