(57)【要約】【課題】  アンチヒューズ素子に並列接続された誤記録防止のための抵抗素子の抵抗値が所定値からずれることなどにより、アンチヒューズ素子の読み出し不良が生じる場合がある。【解決手段】  液体を吐出する記録素子基板４００は、アンチヒューズ素子Ｃａと、アンチヒューズ素子Ｃａと並列に接続される第１の抵抗体Ｒｐと、を有する記憶部２０６と、記憶部２０６に接続される第１のスイッチＭＤ２と、を備える。記録素子基板４００はさらに、記憶部と並列に接続され、アンチヒューズ素子Ｃａの情報を判定する際の基準となる第２の抵抗体Ｒｒｅｆと、第２の抵抗体Ｒｒｅｆに接続される第２のスイッチＭＤ３と、を有する。【選択図】  図１
2020104479.tif 000002
【特許請求の範囲】
【請求項１】
アンチヒューズ素子と、前記アンチヒューズ素子と並列に接続される第１の抵抗体と、を有する記憶部と、
前記記憶部に接続される第１のスイッチと、
を備える液体を吐出する記録素子基板において、
前記記憶部と並列に接続され、前記アンチヒューズ素子の情報を判定する際の基準となる第２の抵抗体と、前記第２の抵抗体に接続される第２のスイッチと、をさらに有することを特徴とする記録素子基板。
【請求項２】
前記第１の抵抗体の電圧と前記第２の抵抗体の電圧とを前記記録素子基板の外部に出力するための端子をさらに有することを特徴とする請求項１に記載の記録素子基板。
【請求項３】
前記第１の抵抗体の電圧と前記第２の抵抗体の電圧とに基づいて前記記憶部に記憶されている情報を判定する判定部をさらに有することを特徴とする請求項１に記載の記録素子基板。
【請求項４】
前記第１及び第２のスイッチは、トランジスタであることを特徴とする請求項１乃至請求項３のいずれか１項に記載の記録素子基板。
【請求項５】
前記トランジスタはＭＯＳトランジスタであることを特徴とする請求項４に記載の記録素子基板。
【請求項６】
前記第１の抵抗体又は前記第２の抵抗体を選択する選択回路をさらに有することを特徴とする請求項１乃至請求項５のいずれか１項に記載の記録素子基板。
【請求項７】
前記選択回路は、前記第１の抵抗体又は前記前記第２の抵抗体を選択する信号線を有することを特徴とする請求項６に記載の記録素子基板。
【請求項８】
前記第１の抵抗体及び前記第２の抵抗体は、抵抗値が略同じである拡散抵抗であることを特徴とする請求項１乃至請求項７のいずれか１項に記載の記録素子基板。
【請求項９】
前記第２の抵抗体を複数有し、前記アンチヒューズ素子の状態を判定する際には、該アンチヒューズ素子に近い前記第２の抵抗体を用いることを特徴とする請求項１乃至請求項８のいずれか１項に記載の記録素子基板。
【請求項１０】
前記液体を吐出する吐出口に前記液体を供給するためのインク供給口をさらに有し、
前記インク供給口は前記記録素子基板の長手方向に形成され、
前記インク供給口の片側又は両側であって前記インク供給口に沿って前記記憶部が配置されていることを特徴とする請求項１乃至請求項９のいずれか１項に記載の記録素子基板。
【請求項１１】
アンチヒューズ素子と、前記アンチヒューズ素子と並列に接続される第１の抵抗体と、を有する記憶部と、
前記記憶部に接続される第１のスイッチと、
を備える液体を吐出する液体吐出ヘッドにおいて、
前記記憶部と並列に接続され、前記アンチヒューズ素子の情報を判定する際の基準となる第２の抵抗体と、前記第２の抵抗体に接続される第２のスイッチと、をさらに有することを特徴とする液体吐出ヘッド。
【請求項１２】
アンチヒューズ素子と、前記アンチヒューズ素子と並列に接続される第１の抵抗体と、を有する記憶部と、
前記記憶部に接続される第１のスイッチと、
前記記憶部と並列に接続され、前記アンチヒューズ素子の情報を判定する際の基準となる第２の抵抗体と、
前記第２の抵抗体に接続される第２のスイッチと、
を備える液体を吐出する記録素子基板と、
前記第１の抵抗体の電圧と前記第２の抵抗体の電圧とに基づいて前記記憶部に記憶されている情報を判定する判定部と、
を有することを特徴とする記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液体を吐出する記録素子基板、液体吐出ヘッド及び記録装置に関する。
【背景技術】
【０００２】
一般に、液体吐出ヘッドに搭載される記録素子基板には、製品情報や設定情報等の固有情報を記録するためＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）ＲＯＭが備えられている。ＯＴＰＲＯＭの一例として、ヒューズ素子又はアンチヒューズ素子を用いたものがある。特許文献１には、アンチヒューズ素子を用いたＯＴＰＲＯＭとして、誤記録防止のために抵抗素子がアンチヒューズ素子に並列に接続された例が示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−５８１３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の構成では、アンチヒューズ素子に並列接続された誤記録防止のための抵抗素子の抵抗値が所定値からずれることなどにより、アンチヒューズ素子の読み出し不良が生じる場合がある。
【０００５】
そこで本発明は上記課題を鑑み、アンチヒューズ素子の読み出し不良を低減することができる記録素子基板を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本発明は、アンチヒューズ素子と、前記アンチヒューズ素子と並列に接続される第１の抵抗体と、を有する記憶部と、前記記憶部に接続される第１のスイッチと、を備える液体を吐出する記録素子基板において、前記記憶部と並列に接続され、前記アンチヒューズ素子の情報を判定する際の基準となる第２の抵抗体と、前記第２の抵抗体に接続される第２のスイッチと、をさらに有することを特徴とする
【発明の効果】
【０００７】
本発明によれば、アンチヒューズ素子の読み出し不良を低減することができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態の記録素子基板の回路構成。
【図２】第１の実施形態の記録素子基板の回路構成。
【図３】第１の実施形態の記録素子基板の回路構成。
【図４】アンチヒューズ素子の記録の有無を確認する判定領域を示す概略図。
【図５】第１の実施形態における記録素子基板の断面図。
【図６】第２の実施形態の記録素子基板の回路構成。
【図７】第２の実施形態の記録素子基板の回路構成。
【図８】第２の実施形態の記録素子基板の回路構成。
【図９】第３の実施形態の記録素子基板の回路構成。
【図１０】液体吐出ヘッドの全体斜視図。
【発明を実施するための形態】
【０００９】
以下、本発明に係る、インク等の液体を吐出する記録素子基板、液体吐出ヘッド及び記録装置について図を参照しながら説明する。尚、本発明の一例として、サーマル方式の記録素子基板を用いて説明を行うが、本発明はこれに限らず、ピエゾ方式の記録素子基板にも適用することができる。
【００１０】
（第１の実施形態）
第１の実施形態について、図１乃至図５、図１０を参照しながら説明する。図１０は本実施形態における液体吐出ヘッド２００を示す斜視図である。液体吐出ヘッド２００には液体を吐出する記録素子基板４００が２つ形成されている。記録素子基板４００はインクを加熱するためのヒータ（不図示）を有しており、ヒータを加熱することでインク中に気泡を発生させて吐出口（不図示）から液体を吐出する。
【００１１】
（記録素子基板の回路）
記録素子基板に形成される回路について、図１及び図２を参照しながら説明する。図１及び図２に本実施形態における記録素子基板４００の回路構成を示す。図１は本発明の特徴部の一つであるメモリモジュール２０６が記録素子基板に１つ形成された電気回路図、図２はメモリモジュール２０６が複数（２つ）形成された回路図である。記録素子基板は、複数の吐出モジュール２０４と、メモリモジュール（記憶部）２０６と、メモリ補正用モジュール２０８と、制御データ供給回路２０１を有する。
【００１２】
吐出モジュール２０４は、記録素子基板に形成された吐出口（不図示）から液体を吐出するためのエネルギーを発生させる圧力発生素子（電気熱変換素子）Ｒｈと、圧力発生素子Ｒｈを駆動するための駆動素子ＭＤ１と、論理回路ＡＮＤ１を有する。駆動素子ＭＤ１は本実施形態においてはＭＯＳトランジスタである。ここでＭＯＳトランジスタは、圧力発生素子Ｒｈに電圧を付加するか否かを決めるスイッチの役割を有する。論理回路ＡＮＤ１は、制御データ供給回路２０１からの信号に基づいて、駆動素子ＭＤ１を駆動するためのＡＮＤ回路であり、複数の信号の論理演算を行う。圧力発生素子Ｒｈを駆動することにより、即ち圧力発生素子Ｒｈを通電させて熱を発生させ、インク中に気泡を発生させることにより液体が吐出口から吐出され、記録を行うことが可能になる。圧力発生素子Ｒｈには、電源電圧として電源電圧ＶＨ（例えば、２４Ｖ）が供給される。一方、ＭＯＳトランジスタＭＤ１のソース側には接地電位ＧＮＤＨが供給される。
【００１３】
メモリモジュール２０６は、アンチヒューズ素子Ｃａと、アンチヒューズ素子Ｃａに並列に接続された並列抵抗Ｒｐ（抵抗体）と、アンチヒューズ素子Ｃａに情報を書き込むための駆動素子ＭＤ２と、論理回路ＡＮＤ２を有する。アンチヒューズ素子Ｃａは、過電圧が供給されることにより情報を固定的に保持する。即ち１回だけプログラム可能なメモリであるＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）ＲＯＭとして機能する。アンチヒューズ素子Ｃａは、過電圧が供給される前は絶縁状態となっており、過電圧が供給されると抵抗素子（抵抗体）となり通電状態となるので、例えばアンチヒューズ素子Ｃａが絶縁状態なら０、通電状態なら１と判定することによりメモリ機能を発揮する。並列抵抗Ｒｐは、駆動素子ＭＤ２が非導通状態であるにもかかわらず、アンチヒューズ素子Ｃａの両端に電源電圧ＶＩＤからの過電圧が印加されてアンチヒューズ素子Ｃａに誤って情報が書き込まれることを防ぐためのものである。駆動素子ＭＤ２は例えばトランジスタである。アンチヒューズ素子Ｃａに１という情報を記録する際には、駆動素子ＭＤ２を駆動することによりアンチヒューズ素子Ｃａに電圧を印加し、印加された電圧によりアンチヒューズ素子Ｃａが通電状態となることで１という情報が保存される。
【００１４】
アンチヒューズ素子Ｃａには電源電圧ＶＩＤ（例えば、例えば２４Ｖ）が供給され、ＭＯＳトランジスタＭＤ２のソース側には接地電位ＧＮＤＨが供給される。
【００１５】
尚、電源電圧ＶＩＤと電源電圧ＶＨとは独立した電源ラインであるが、アンチヒューズ素子への書き込みに要する電圧の最小値が電源電圧ＶＨ以下の場合は、例えば降圧回路と併せて、電源電圧ＶＨを用いてもよい。
【００１６】
メモリ補正用モジュール２０８は、メモリ基準抵抗Ｒｒｅｆと、メモリ基準抵抗Ｒｅｆを読み出すための駆動素子ＭＤ３と、論理回路ＡＮＤ３とを有する。ここでメモリ基準抵抗Ｒｒｅｆは、並列抵抗Ｒｐと略同じ抵抗値を有する。詳しくは後述するが、メモリ補正用モジュール２０８はアンチヒューズ素子Ｃａの読み出し不良を低減するためのものである。メモリ補正用モジュール２０８には、電源電圧ＶＩＤが供給され、接地電位をＧＮＤＨとする。尚、電源電圧ＶＩＤと電源電圧ＶＨとは独立した電源ラインであるが、メモリモジュール２０６のアンチヒューズ素子Ｃａへの書き込みに要する電圧の最小値が電源電圧ＶＨ以下の場合は、例えば降圧回路と併せて、電源電圧ＶＨを用いてもよい。
【００１７】
制御データ供給回路２０１は、各駆動素子ＭＤ１、ＭＤ２、ＭＤ３をそれぞれ駆動するための回路であり、例えば、シフトレジスタ（不図示）やラッチ回路（不図示）等によって構成される。また、制御データ供給回路２０１は、後述するアンチヒューズ素子Ｃａの情報を読み取る際に抵抗素子Ｒｐ又は抵抗素子Ｒｒｅｆのどちらの電圧を測定するかの選択を行う選択回路を内部に有する。あるいは、制御データ供給回路と信号線２０２、２０３，２０５と論理回路とを含んだものを選択回路と称してもよい。記録素子基板の端子を介して、記録素子基板の外部から、クロック信号（ＣＬＫ）、データ信号（ＤＡＴＡ）、ラッチ信号（ＬＴ）、ヒートイネーブル信号（ＨＥ）が制御データ供給回路２０１に入力される。データ信号（ＤＡＴＡ）は、吐出モジュール２０４、メモリモジュール２０６、メモリ補正用モジュール２０８を選択するための情報を含んでいる。このデータ信号（ＤＡＴＡ）は、クロック信号（ＣＬＫ）に基づいてシリアル形式で入力される。
【００１８】
制御データ供給回路２０１は、データ信号（ＤＡＴＡ）を受信して、データ信号（ＤＡＴＡ）に含まれる情報に基づいて、ブロック選択信号、グループ選択信号、切替信号を生成する。これらの信号に基づいて、吐出モジュール２０４、メモリモジュール２０６、メモリ補正モジュール２０８が選択され、駆動される。制御データ供給回路２０１は、信号線２０２を介してブロック選択信号を、信号線２０３を介してグループ選択信号を、信号線２０５を介して切替信号を、論理回路（ＡＮＤ１〜ＡＮＤ３）へ供給する。
【００１９】
また、モジュール２０４、２０６、２０８を時分割で駆動するために、図１に示すように、複数の吐出モジュール２０４を、３つを１グループとした８つのグループ（Ｇ１、・・・、Ｇ８）に分ける。更に各グループの吐出モジュール２０４に３つのブロック（１、２、３）を割り当てる。このようにすることにより、モジュール２０４、２０６、２０８を時分割で選択し、駆動することができる。また、後述するアンチヒューズ素子の読み取りをする際に、メモリモジュール２０６とメモリ補正用モジュール２０８に時分割でアクセスすることができる。ここでグループ選択信号とは、複数の吐出モジュール２０４を複数のグループに分割したときに、どのグループを駆動するかの選択をするための信号である。ブロック選択信号は、同じグループ内にある複数の圧力発生素子Ｒｈのうちどの圧力発生素子Ｒｈを駆動するかの選択をする信号である。駆動素子ＭＤ１には、ＭＯＳトランジスタであって高電圧に耐えうるＤＭＯＳトランジスタ（Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ）を用いた。
【００２０】
なお、一例として、複数の吐出モジュール２０４を、３つを１グループとした８つのグループ（Ｇ１、・・・、Ｇ８）に分けたが、本実施形態はこれに限定されることはなく、例えば１６つを１グループとした８つのグループに分けてもよい。
【００２１】
信号線２０２及び信号線２０３を利用してアンチヒューズ素子Ｃａを駆動することができる。その際には、切替信号線２０５を用いる。切替信号線２０５からの切替信号によりアンチヒューズ素子Ｃａを駆動する場合と、吐出モジュール２０４を駆動する場合とを切り替える。したがって、メモリモジュール用論理回路ＡＮＤ２にはブロック選択信号とグループ選択信号と切替信号２０５とが入力される。そして、入力された信号に応じた信号（図３に示す制御信号Ｓｉｇ）がＡＮＤ２からメモリモジュール用駆動素子ＭＤ２へ出力され、アンチヒューズ素子Ｃａが駆動され、アンチヒューズ素子Ｃａを絶縁状態から通電状態へとする。メモリモジュール用駆動素子ＭＤ２は、吐出モジュール用駆動素子ＭＤ１と同様に、ＤＭＯＳトランジスタが用いられる。メモリモジュール用論理回路ＡＮＤ２はＭＯＳトランジスタで構成される。
【００２２】
メモリ補正用モジュール論理回路ＡＮＤ３にも同様に、ブロック選択信号とグループ選択信号と切替信号２０５とが入力される。そして、入力された信号に応じた信号（図３に示す制御信号Ｓｉｇ）がＡＮＤ３からメモリ補正用モジュール用駆動素子ＭＤ３へ出力される。メモリ補正用モジュール用駆動素子ＭＤ３には、ＤＭＯＳトランジスタが用いられる。メモリ補正用モジュール論理回路ＡＮＤ３はＭＯＳトランジスタで構成される。
【００２３】
いずれのメモリモジュール２０６のアンチヒューズ素子Ｃａに情報を書き込むかは、各信号ＣＬＫ、ＤＡＴＡ、ＬＴ、ＨＥに従うブロック選択信号とグループ選択信号および切替信号とによって決定されうる。
【００２４】
（アンチヒューズ素子への書き込み）
次に、図３を用いて書込み時の動作を説明する。図３ではメモリモジュール２０６を２つ備える構成について説明する。図３は本実施形態における記録素子基板４００の回路構成と記録装置３０１を示す図である。なお、図３におけるトランジスタＭＰ１及びＭＮ１は、論理回路ＡＮＤ２の構成の一部を示すものである。記録装置３０１は、制御部３０２、判定部３０３を備えている。制御部３０２は、記録素子基板２０９の動作を制御する。判定部３０３は、アンチヒューズ素子Ｃａが絶縁状態か否かを判別する。また、制御部３０２は、判定部３０３で判別した結果に基づいて、記録装置３０１の制御を行う。
【００２５】
制御部３０２は、ＳＷ１の切替えを行うほかに、制御データ供給回路２０１へ出力するクロック信号（ＣＬＫ）、データ信号（ＤＡＴＡ）、ラッチ信号（ＬＴ）、ヒートイネーブル信号（ＨＥ）を生成する。この制御部３０２は、例えばＣＰＵやＡＳＩＣ等で構成されている。
【００２６】
端子Ａにはインクジェット記録装置等に搭載された書込み用電源が接続され、端子Ｂにはインクジェット記録装置等に搭載されたグランドと接続される。アンチヒューズ素子に情報を書込みたいときは、制御信号Ｓｉｇに“Ｌｏｗ”レベルの信号を入力することにより、メモリ用駆動素子ＭＤ２をＯＮ状態にする。これにより、アンチヒューズ素子Ｃａを構成するゲート酸化膜に、高電圧ＶＩＤが印加させることになる。したがって、ゲート酸化膜が破壊され、アンチヒューズ素子Ｃａが電気的に導通状態となり情報が書込まれる。書き込み前にはアンチヒューズ素子Ｃａは容量素子であったのに対し、書き込み後には抵抗素子Ｒａとなる。２つのメモリモジュール２０６の内、メモリモジュールＡはアンチヒューズ素子Ｃａに情報が書き込まれていない状態（絶縁破壊が為されていない状態）を示している。メモリモジュールＢはアンチヒューズ素子に情報が書き込まれ抵抗素子Ｒａとなった状態（絶縁破壊が為された状態）を示している。
【００２７】
（読みだし時の動作）
次にアンチヒューズ素子Ｃａに記録した情報を読み出す際の動作について、図３を参照しながら説明する。図３は本実施形態における記録素子基板の回路構成と記録装置を示す図である。なお、説明のため、図１及び図２に示した吐出モジュール２０４等は図３においては省略している。図３に示す端子Ａは記録装置等に搭載された電流源２０７と接続され、端子Ｂは記録装置等に搭載されたグランドと接続される。メモリ補正用モジュール２０８は各々のメモリモジュール２０６に並列に接続されている。
【００２８】
本実施形態では、電流源２０７から端子Ａへ定電流を供給した際に、端子Ａに発生するＶｏｕｔ電圧を記録装置等で読み取ることでアンチヒューズ素子Ｃａの書込み状態を判別する。まず、メモリモジュールＡのようにアンチヒューズ素子Ｃａに情報が書き込まれていない状態においては、アンチヒューズ素子Ｃａは絶縁されている。したがって、駆動素子ＭＤ２のオン抵抗値をＲｄ２、電流源２０７の電流値をｉｓとすると出力電圧Ｖｏｕｔａは次式で表される。
Ｖｏｕｔａ＝ｉｓ×（Ｒｐ＋Ｒｄ２）  （式１）
例えば、ｉｓ＝３０μＡ、Ｒｐ＝１００ｋΩ、Ｒｄ２＝１ｋΩの場合は、出力電圧Ｖｏｕｔａは約３．０Ｖになる。
【００２９】
一方、メモリモジュールＢのようにアンチヒューズ素子Ｃａに情報が書き込まれた状態においては、アンチヒューズ素子Ｃａは抵抗素子Ｒａとして機能するため、メモリ駆動素子ＭＤ２のオン抵抗値をＲｄ２とすると出力電圧Ｖｏｕｔｂは次式で表される。
Ｖｏｕｔｂ＝ｉｓ×（（Ｒａ×Ｒｐ）／（Ｒａ＋Ｒｐ）＋Ｒｄ２）  （式２）
例えば、ｉｓ＝３０μＡ、Ｒｐ＝１００ｋΩ、Ｒｄ２＝１ｋΩ、Ｒａ＝１ｋΩの場合は、出力電圧Ｖｏｕｔｂは０．１Ｖ以下になる。
【００３０】
メモリ基準抵抗用駆動素子ＭＤ３のオン抵抗をＲｄ３とするとメモリ補正用モジュール２０８を読み出した際の出力電圧Ｖｒｅｆは次式で表される。
Ｖｒｅｆ＝ｉｓ×（Ｒｒｅｆ＋Ｒｄ３）  （式３）
例えば、ｉｓ＝３０μＡ、Ｒｒｅｆ＝１００ｋΩ、Ｒｄ３＝１ｋΩの場合は、出力電圧Ｖｒｅｆは約３．０Ｖになる。
【００３１】
アンチヒューズ素子Ｃａの書込み状態の判別は次式の判定値Ｄにより求める。
Ｄ＝Ｖｏｕｔ／（Ｖｒｅｆ×ｒ）  （式４）
【００３２】
ここでｒは判定閾値を任意で決めるための変数であり、アンチヒューズ素子Ｃａの書込み後の抵抗Ｒａのバラツキから決定するのがよい。具体的にはある条件で書込みを行った際のＲａバラツキの最大値が２０ｋΩ程度になるとし、Ｒｒｅｆの中心値を１００ｋΩとした場合、ｒ＝０．５とする。この時メモリモジュールＡ、Ｂの判定値Ｄは以下のようになる。
Ｄａ＝Ｖｏｕｔａ／（Ｖｒｅｆ×０．５）＝３．０／（３．０×０．５）＝２．０
Ｄｂ＝Ｖｏｕｔｂ／（Ｖｒｅｆ×０．５）＝０．５／（３．０×０．５）＝０．３３
【００３３】
判定値Ｄが１以上の場合は未書込み、判定値Ｄが１未満の場合は書込み済みと判定する。例えばメモリモジュールＡの場合は判定値Ｄａが１以上であるため未書込みと判定する。一方、メモリモジュールＢは判定値Ｄｂが１未満のため書込み済みと判定する。また本実施例では並列抵抗Ｒｐとメモリ基準抵抗Ｒｒｅｆを同値１００ｋΩとして変数ｒを用いて判定を行う例を示したが、Ｒｒｅｆにあらかじめ判定しきい値となるような抵抗値を設定し、ＶｏｕｔとＶｒｅｆの大小関係から判定する方法でも構わない。
【００３４】
ここで、前述したように並列抵抗Ｒｐおよびメモリ基準抵抗Ｒｒｅｆは拡散抵抗を用いる。拡散抵抗の抵抗値は製造バラツキが大きく、加えて温度による変化も大きく１０００ｐｐｍ／℃以上の温度係数を持つ。例えば、製造バラツキが±５０％、温度特性が４０００ｐｐｍ／℃だった場合、並列抵抗Ｒｐの抵抗値は０〜１００℃の温度変化で４０％変化する。よって、５０℃の抵抗値を基準とした場合に、製造バラツキと温度バラツキにより出力電圧が８０％増加或いは６０％低下することになる。
【００３５】
アンチヒューズ素子の書き込み前のインピーダンスは並列抵抗Ｒｐの抵抗値が支配的であることから、図４（ａ）に示すように書き込み前の出力電圧Ｖｏｕｔａは中心値３．０Ｖに対して製造バラツキと温度変化を考慮すると最も小さいときで１．２Ｖになる。また書き込み後の出力電圧Ｖｏｕｔｂに関してもばらつきを生じる。書き込み後のインピーダンスはアンチヒューズ素子の書き込み後抵抗値Ｒａが支配的であることから、仮にばらつきを最大２０ｋΩとすると出力電圧Ｖｏｕｔｂは最大０．６Ｖとなる。Ｖｏｕｔａ最小値とＶｏｕｔｂ最小値の差電圧０．６Ｖが書き込み判定しき値電圧を設定できる範囲であり、小さくなると読出し時の信頼性の低下を招く。そこで、本実施例ではメモリ基準抵抗Ｒｒｅｆの構成を並列抵抗Ｒｐと同一の構成とし、並列抵抗Ｒｐの抵抗値に合わせてメモリ基準抵抗Ｒｒｅｆを変化させることで読出し時の信頼性低下を防ぐ。同一の構成とは、具体的には同じ拡散抵抗であり、より好ましくは幅や長さを同じに設計されていることである。拡散抵抗の抵抗値ばらつきをαとすると、Ｖｏｕｔａ’とＶｒｅｆ’は次式で表わされる。
Ｖｏｕｔａ’＝ｉｓ×（α×Ｒｐ＋Ｒｄ２）  （式１’）
Ｖｒｅｆ’＝ｉｓ×（α×Ｒｒｅｆ＋Ｒｄ３）  （式３’）
ＭＤ２およびＭＤ３のオン抵抗Ｒｄ２、Ｒｄ３は並列抵抗Ｒｐおよびメモリ基準抵抗Ｒｒｅｆに対して十分に小さいとすると、（式１’）及び（式３’）に基づいて判定値Ｄは抵抗値ばらつきαは両式でキャンセルされる事から次式で表わされる。
Ｄ＝Ｖｏｕｔａ’／（Ｖｒｅｆ’×ｒ）＝Ｒｐ／（Ｒｒｅｆ×ｒ）  （式４’）
【００３６】
この式より並列抵抗Ｒｐおよびメモリ基準抵抗Ｒｒｅｆがバラツキを有したとしても、各々の相対バラツキが無く温度が同じである場合、お互いにバラツキをキャンセルするため、判定値Ｄは並列抵抗Ｒｐのバラツキに依存しない事が分かる。またインクジェットの記録パターンによっては一部の記録素子Ｒｈが集中的に発熱を繰り返して、記録素子基板内で温度分布に偏りが生じる可能性がある。そのため並列抵抗Ｒｐと基準抵抗Ｒｒｅｆの温度起因による抵抗値の差を軽減するために、並列抵抗Ｒｐと基準抵抗Ｒｒｅｆは近接して配置する事が望ましい。例えば時分割駆動する一つのグループ毎に一つの基準抵抗Ｒｒｅｆを配置して、読み出す際には最も近接したメモリ補正用モジュールを読み込んだ直後にメモリモジュールを読み出して判定値を計算させる事が望ましい。もし近接したメモリ補正用モジュールがない場合は２つ以上のメモリ補正用モジュールを読み込んだ値と、各々の位置関係や想定される温度分布などからＶｒｅｆ値を予測して判定値Ｄを求めてもよい。
【００３７】
図４（ｂ）にｒ＝０．５とした時の書き込み前と書き込み後の判定値Ｄの分布を示す。図に示すように書き込み前の判定値ＤはＲｐ＝Ｒｒｅｆとすると、判定値Ｄのばらつきは無い。また書き込み後の判定値Ｄに関しては、ＶｒｅｆがＲｒｅｆの抵抗値ばらつきαが支配になるのに対して、Ｖｏｕｔは書き込み後のアンチヒューズ抵抗値Ｒａのばらつきが支配的になるため、書き込み前のようにばらつきαをキャンセルする効果はない。しかし書き込み前のばらつきが無くなった事による効果が大きく、結果的に書き込み判定ウインドウとしては従来方法と比較して大きくとれるため、読み出し不良を大幅に低減する事が可能となる。実際にはＭＤ２、ＭＤ３の特性ばらつきも影響するが、拡散抵抗のバラツキに対して非常にバラツキ量が小さく、管理も可能であることから読み取り不良を発生させる要因として考慮はしない。
【００３８】
また本実施形態ではＶｏｕｔとＶｒｅｆを測定した値を比較するため、読み取り回路の電流値ばらつき、電圧読み取りばらつき、配線や電気接点部の寄生抵抗ばらつきもキャンセルする効果も期待できる。
【００３９】
本実施形態ではメモリモジュールが接続されるノードとメモリ補正用モジュールが接続されるノードを共通の端子Ａ、端子Ｂとする回路構成を説明したが、それぞれ別の端子としてインクジェット記録装置等と接続される構成であってもよい。
【００４０】
また本実施形態では、記録素子Ｒｈは電気熱変換素子としたが、ピエゾ素子でも良い。
【００４１】
図５は、アンチヒューズ素子Ｃａ、並列抵抗Ｒｐ及びメモリ用駆動素子ＭＤ２に対応するＤＭＯＳ部分のデバイス断面構造の例を模式的に示している。Ｐ型シリコン基板１００上に、Ｐウエル領域１０１とＮウエル領域１０２ａ、１０２ｂ、１０２ｃが形成されている。Ｐウエル領域１０１は低耐圧ロジック回路を構成するＮＭＯＳトランジスタのＰウエルと同じウエルであり、Ｎウエル領域１０２ａ、１０２ｂは低耐圧ロジック回路を構成するＰＭＯＳトランジスタのＮウエルと同じウエルである。なお、Ｎウエル領域１０２ａ、１０２ｂ、１０２ｃとＰ型シリコン基板１００とのブレイクダウン電圧が、高電圧ＶＩＤより高くなるように、基板濃度に対してＮウエル不純物濃度を設定する必要がある。
【００４２】
１０３はＬＯＣＯＳ構造を有するフィールド酸化膜である。１０４はゲート酸化膜であり、低耐圧ロジック回路を構成するＣＭＯＳトランジスタのゲート酸化膜工程で形成される。
【００４３】
１０５ａ、１０５ｂはポリシリコン層であり、１０５ａは高耐圧ＮＭＯＳトランジスタＭＤ２のゲート電極となり、１０５ｂはアンチヒューズ素子Ｃａとなる容量の電極となる。１０６ａ〜１０６ｅは高濃度Ｎ型拡散領域であり、１０７は高濃度Ｐ型拡散領域となる。なお、ポリシリコン層、高濃度Ｎ型拡散領域、及び、高濃度Ｐ型拡散領域は、低耐圧ロジック回路を構成するＣＭＯＳトランジスタの各工程と同じ工程で形成される。
【００４４】
１０８はコンタクト部であり、１０９ａ〜１０９ｄは金属配線である。なお、金属配線１０９ａ〜１０９ｄと各電極は、電気的に接続されていれば、その製造手法および構造は限定しない。
【００４５】
高耐圧ＮＭＯＳトランジスタの構成を説明する。ゲート電極１０５ａは、ゲート酸化膜１０４を介して、隣接するＰウエル領域１０１とＮウエル領域１０２ａの上に配置される。Ｐウエル領域１０１とゲート電極１０５ａの重なる領域がチャネル領域となる。高濃度のＮ型拡散領域１０６ａはソース電極であって、高濃度のＰ型拡散領域１０７はバックゲート電極である。ドレインの電界緩和領域として、ゲート電極１０５の下部まで延在しているＮウエル領域１０２ａを配置する。Ｎウエル領域１０２ａ内に形成された高濃度のＮ型拡散領域１０６ｂがドレイン電極となる。更に、ゲート電極１０５ａのドレイン側はＮウエル１０２内に形成されたフィールド酸化膜１０３上に乗り上げた構造、所謂、ＬＯＣＯＳオフセット構造を有している。これにより、高耐圧ＮＭＯＳトランジスタがＯＦＦ状態、すなわち、ゲート電極の電圧がＧＮＤで、ドレイン電極の電圧が高電圧ＶＩＤまで上昇しても、ゲート−ドレイン耐圧が確保できる。
【００４６】
次に、アンチヒューズ素子Ｃａの構造を説明する。Ｎウエル領域１０２ｂの上にゲート酸化膜１０４を介して電極１０５ｂをアンチヒューズ素子Ｃａの上部電極とし、高濃度Ｎ型拡散領域１０６ｃを下部電極とする。
【００４７】
図５では、上部電極の開口部のみに高濃度Ｎ型拡散領域１０６ｃが形成されているが、上部電極の下部全域に高濃度Ｎ型拡散領域が形成されていてもよい。さらに、図１（ａ）では、アンチヒューズ素子Ｃａの下部電極が高耐圧ＮＭＯＳトランジスタのドレインに接続されているが、上部電極が高耐圧ＮＭＯＳトランジスタのドレインに接続され、下部電極が高電圧ＶＩＤに接続されていてもよい。なお、図５では、Ｎウエル領域とＰｏｌｙシリコンで形成される容量で示しているが、ＰＭＯＳトランジスタを用いた容量であっても構わない。
【００４８】
次に並列抵抗Ｒｐについて説明する。並列抵抗Ｒｐは書き込み前後のインピーダンスの差を大きくするために数十ｋΩ以上の抵抗であることが好ましく、高抵抗素子として拡散を使った拡散抵抗を用いる。同図に拡散抵抗からなる並列抵抗Ｒｐを示す。拡散抵抗はＮウエル領域１０２ｃからなり、１０９ｅおよび１０９ｆの金属配線に高濃度のＮ型拡散領域１０６ｄおよび１０６ｅを介して接続される。同様にメモリ基準抵抗Ｒｒｅｆも拡散抵抗を用いる。
【００４９】
次に、各電極の接続状態を説明する。金属配線１０９ａは、コンタクト部１０８を介して高耐圧ＮＭＯＳトランジスタのソース電極とバックゲート電極に接続されており、ＧＮＤ電位が与えられる。金属配線１０９ｂは、コンタクト部１０８を介して高耐圧ＮＭＯＳトランジスタのゲート電極に接続され、図１に示すインバータ回路の出力信号Ｖｇが入力される。金属配線１０９ｃは、コンタクト部１０８を介して高耐圧ＮＭＯＳトランジスタＭＤ１のドレイン電極とアンチヒューズ素子Ｃａの下部電極に接続されている。金属配線層１０９ｄは、コンタクト部１０８を介してアンチヒューズ素子Ｃａの上部電極に接続され、書込み時の高電圧ＶＩＤが与えられる。
【００５０】
（第２の実施形態）
第２の実施形態について、図６乃至図８を参照しながら説明する。第１の実施形態では図１及び図２に示すようにメモリモジュール２０６が１つ又は２つ、メモリ補正用モジュール２０８が１つ設けられる構成について説明した。一方、本実施形態では図６に示すように、各モジュール２０４、２０６、２０８の集合体をモジュール群２０９とした場合に、モジュール群２０９が複数形成されている構成を説明する。すなわち、本実施形態において記録素子基板４００は、メモリ補正用モジュール２０８も複数有する。各モジュール内の回路構成は第１の実施形態と同様であるため説明は省略する。また、アンチヒューズ素子Ｃａの書込み動作は第１の実施形態と同様であるため説明を省く。
【００５１】
制御データ供給回路２０１の出力信号により、ｘ個のメモリモジュール２０６と少なくとも１つのメモリ補正用モジュールを有するｙ個のグループについて、グループごとにメモリモジュール２０６とメモリ補正用モジュール２０８を制御する。具体的には信号線２０２を介してブロック選択信号、信号線２０３を介してグループ選択信号、信号線２０５を介して切替信号の少なくとも１ビットずつを各々メモリモジュール２０６が受信することでアンチヒューズ素子Ｃａを時分割駆動する。メモリ補正用モジュール２０８も同様にブロック選択信号、グループ選択信号、切替信号の各々少なくとも１ビットずつを各々のメモリ補正用モジュールが受信することでメモリ基準抵抗Ｒｒｅｆを時分割駆動する。このとき、吐出モジュール２０４およびメモリモジュール２０６は切替信号によりどちらを駆動するかが選択され、全ての圧力発生素子Ｒｈと全てのアンチヒューズ素子Ｃａが同時に駆動されないよう論理構成される。メモリ補正用モジュール２０８も同様に吐出モジュール２０４とは切替信号２０５によりどちらを駆動するかが選択され、全ての圧力発生素子Ｒｈと全てのメモリ基準抵抗Ｒｒｅｆが同時に駆動されないよう論理構成される。
【００５２】
ここで切替信号が１ビットである場合は、メモリ１グループのアンチヒューズ素子Ｃａとメモリ基準抵抗Ｒｒｅｆを合わせた数ｘ’と時分割選択信号数ｎの関係はｘ’≦ｎ、メモリグループ数ｙとブロック選択信号数ｍの関係はｙ≦ｍとなる。更に記録素子・メモリ切替信号２０５を複数ビット設ける事で（ｎ×ｍ）を超える数のアンチヒューズ素子Ｃａ、メモリ基準抵抗Ｒｒｅｆを制御する構成にしてもよい。
【００５３】
次に読み出し時の動作を説明する。基本的な読込動作は第１の実施形態と同様である。しかしながら、メモリ補正用モジュール２０８を複数持つ構成の場合、記録素子基板内の製造ばらつきや温度分布を考慮して最も近傍にあるメモリ補正用モジュール２０８と比較してメモリモジュール２０６の書込み判定を行うとよい。
【００５４】
次に図７及び図８を参照しながら本実施形態の幾つかの具体的配置例を示す。図７（ａ）（ｂ）では記録素子基板４００の長手方向に一つのインク供給口４０８が形成され、インク供給口４０８に沿って両側ないし片側に、吐出モジュール列７０４が少なくとも１列に配列される。同様にインク供給口に沿って両側ないし片側にメモリモジュール列７０６が配列される。またメモリモジュール列７０６の列内には少なくとも一つ以上のメモリ補正用モジュール２０８が配置される。また吐出モジュール列７０４とメモリモジュール列７０６の各々の間には共通ロジックバス配線４０２が配置され、各モジュールに対して対応する制御信号を送る。
【００５５】
また図７（ｃ）に示すように、複数のインク供給口４０８をもつ構成において、各々並行配置されたインク供給口４０８列の最両端に、インク供給口４０８と並行するようにそれぞれメモリ補正用モジュールを含んだメモリモジュール列７０６を配置してもよい。
【００５６】
また図８（ａ）に示すように、複数のインク供給口４０８をもつ構成において、メモリモジュール列７０６を配置した際に、各々並行するように配列されたｋ個のインク供給口４０８と、（ｋ＋１）列のメモリモジュール列７０６とが交互に配置されてもよい。２つのインク供給口４０８の間に配置されるメモリモジュール列７０６は、両脇に近接して共通ロジックバス配線４０８が配線され、どちらか一方、あるいは両方のロジックバス配線４０８に電気的に接続される。また図８（ｂ）に示すように、２インク供給口４０８の間に配置されるメモリモジュール列７０６が並行して複数列配置される構成でもよい。
【００５７】
（第３の実施形態）
第３の実施形態について、図９を参照しながら説明する。図９は、第３の実施形態における記録素子基板の回路構成を示す図である。本実施形態の特徴部は、アンチヒューズ素子Ｃａが書込まれているか否かの判定を行う回路が記録素子基板４００内に設けられていることである。メモリモジュール２０６及びメモリ補正用モジュール２０８の構成は第１の実施形態および第２の実施形態と同様であるため説明は省略する。第２の実施形態と異なる点は、複数のメモリモジュール２０６の電源側ノードと、少なくとも１つのメモリ補正用モジュールの電源側ノードがそれぞれ個別に比較器の入力端子に接続されていることである。なお複数メモリモジュール２０６と比較器の入力端子の間にはＳＷを接続し、書込み時にＳＷをオフにすることで高電圧ＶＩＤ（例えば２４Ｖ）が比較器の入力端に印加されないようにする。比較器の入力端子には比較電圧生成用抵抗Ｒｓ１、Ｒｓ２を介して読取用電源ＶＤＤＩＤへと接続され、読込時にはＳＷをオンして、メモリモジュールとメモリ補正用モジュールから決まる電圧が比較器に入力される。具体的には、比較器の−端子側にはＲｓ２とメモリモジュールの抵抗値から決まるＶｍｅｍが入力され、比較器の＋端子側はＲｓ１とメモリ補正用モジュールの抵抗値の分圧値から決まるＶｒｅｆが入力される。書込み判定は比較器の出力ＯＵＴ論理から行う。未書込み時には比較器から“Ｌｏｗ”が出力され、書込み済みの時には比較器から“Ｈｉｇｈ”が出力される。この際、実施例１と同様にそれぞれＲｒｅｆ、Ｒ１、Ｒ２を調整して判定しきい値を適切な値にすることが望ましい。
【００５８】
ここで比較電圧生成用抵抗Ｒｓ１、Ｒｓ２に於いてもメモリ基準抵抗Ｒｒｅｆと並列抵抗Ｒｐと同一の構成とし、並列抵抗Ｒｐの抵抗値に合わせてメモリ基準抵抗Ｒｒｅｆおよび比較電圧生成用抵抗Ｒｓ１、Ｒｓ２を変化させることで読出し時の信頼性低下を防ぐ。同一の構成とは、具体的には同じ拡散抵抗であり、より好ましくは幅や長さを同じに設計されていることである。
【符号の説明】
【００５９】
Ｃａ  アンチヒューズ素子
Ｒｐ  第１の抵抗体
ＭＤ２  第１のスイッチ
Ｒｒｅｆ  第２の抵抗体
ＭＤ３  第２のスイッチ
２０６  記憶部
４００  記録素子基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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