(57)【要約】【課題】高い分解能及び高速なアナログ−デジタル変換を行うことができるアナログ−デジタル変換器、アナログ−デジタル変換方法及び変位検出装置を提供すること。【解決手段】アナログ−デジタル変換器１００は、サイクル処理部１０及び制御部３０を有する。サイクル処理部１０は、アナログ入力信号ＡＩＮに対して複数回のサイクル処理を行って上位ビットから順に各ビットの値を取得することで、アナログ入力信号ＡＩＮを多ビットのデジタル信号ＯＵＴに変換する。制御部３０は、サイクル処理の周期がサイクル処理の回数に応じて短くなるように、サイクル処理部１０を制御する。【選択図】図１
2020005130.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号に対して複数回のサイクル処理を行って上位ビットから順に各ビットの値を取得することで、前記アナログ入力信号を多ビットのデジタル信号に変換するサイクル処理部と、
前記サイクル処理の周期が前記サイクル処理の回数に応じて短くなるように、前記サイクル処理部を制御する制御部と、を備える、
アナログ−デジタル変換器。
【請求項２】
Ｎは、２以上の整数であり、
前記サイクル処理部は、前記アナログ入力信号に対してＮ回のサイクル処理を行い、前記サイクル処理のそれぞれで１ビットの値を取得することで、前記アナログ入力信号をＮビットのデジタル信号に変換する、
請求項１に記載のアナログ−デジタル変換器。
【請求項３】
前記アナログ−デジタル変換器の時定数がτであり、ｉが１以上Ｎ以下の整数である場合、
ｉ＋１回目のサイクル処理と、ｉ回目のサイクルと、の間の前記サイクル処理の周期Ｔｉは、以下の式で表される、
請求項２に記載のアナログ−デジタル変換器。
Ｔｉ＞τ｛（Ｎ−ｉ）ｌｎ２＋ｌｎ（Ｎ−１）｝
【請求項４】
１回目のサイクル処理で用いる入力信号は前記アナログ入力信号であり、
前記ｉ＋１回目のサイクル処理で用いる入力信号は、前記ｉ回目のサイクル処理でサンプリングしたサンプル信号であり、
前記ｉ回目のサイクル処理は、
ｉ番目のビットが「１」である場合、前記入力信号の電圧から基準電圧を減算し、かつ、２倍した電圧をサンプリングして前記サンプル信号を生成し、
ｉ番目のビットが「０」である場合、前記入力信号を２倍した電圧をサンプリングして前記サンプル信号を生成する、
請求項３に記載のアナログ−デジタル変換器。
【請求項５】
前記入力信号が前記基準電圧よりも大きな場合、前記ｉ番目のビットは「１」であり、
前記入力信号が前記基準電圧よりも小さな場合、前記ｉ番目のビットは「０」である、
請求項４に記載のアナログ−デジタル変換器。
【請求項６】
前記サイクル処理部は、
前記入力信号と前記基準電圧とを比較し、比較結果を前記ｉ番目のビットとして出力する比較器と、
前記ｉ番目のビットが「１」の場合に、前記基準電圧を出力するＤ／Ａ変換回路と、
前記入力信号から、前記Ｄ／Ａ変換回路から出力された前記電圧を減算した電圧を出力する減算器と、
前記減算器から出力された前記電圧を２倍に増幅する増幅器と、
前記増幅器で増幅された電圧をサンプリングして前記サンプル信号を出力するサンプルホールド回路と、を備える、
請求項５に記載のアナログ−デジタル変換器。
【請求項７】
１回目のサイクル処理で用いる入力信号は前記アナログ入力信号であり、
前記ｉ＋１回目のサイクル処理で用いる入力信号は、前記ｉ回目のサイクル処理でサンプリングしたサンプル信号であり、
前記ｉ回目のサイクル処理は、
ｉ番目のビットが「１」である場合、前記入力信号を２倍した電圧から基準電圧を減算した電圧をサンプリングして前記サンプル信号を生成し、
ｉ番目のビットが「０」である場合、前記入力信号を２倍した電圧に前記基準電圧を加算した電圧をサンプリングして前記サンプル信号を生成する、
請求項３に記載のアナログ−デジタル変換器。
【請求項８】
前記入力信号がグランド電圧よりも大きな場合、前記ｉ番目のビットは「１」であり、
前記入力信号が前記グランド電圧よりも小さな場合、前記ｉ番目のビットは「０」である、
請求項７に記載のアナログ−デジタル変換器。
【請求項９】
前記サイクル処理部は、
前記入力信号と前記グランド電圧とを比較し、比較結果を前記ｉ番目のビットとして出力する比較器と、
前記ｉ番目のビットが「１」の場合に前記基準電圧を反転させた電圧を出力し、前記ｉ番目のビットが「０」の場合に前記基準電圧を出力するＤ／Ａ変換回路と、
前記入力信号の電圧を２倍に増幅する増幅器と、
前記増幅器で増幅された電圧と前記Ｄ／Ａ変換回路が出力する電圧とを加算する加算器と、
前記加算器で加算された電圧をサンプリングして前記サンプル信号を出力するサンプルホールド回路と、を備える、
請求項８に記載のアナログ−デジタル変換器。
【請求項１０】
前記制御部は、前記サンプルホールド回路が前記増幅器で増幅された前記電圧をサンプリングするタイミングを制御することで、前記周期Ｔｉを制御する、
請求項６又は９に記載のアナログ−デジタル変換器。
【請求項１１】
前記サイクル処理部は、一方の入力に前記アナログ入力信号が入力され、他方の入力には前記サンプルホールド回路から前記サンプル信号が入力され、前記アナログ入力信号及び前記サンプル信号のいずれかを前記入力信号として前記比較器へ出力する選択回路を更に備え、
前記制御部は、前記１回目のサイクル処理では前記入力信号として前記アナログ入力信号が出力され、２回目以降のサイクル処理では前記入力信号として前記サンプル信号が出力されるように、前記選択回路を制御する、
請求項６、９及び１０のいずれか一項に記載のアナログ−デジタル変換器。
【請求項１２】
測定された変位を示すアナログ信号を出力する変位検出器と、
前記測定された変位を示すアナログ信号に基づいて変位を検出する信号処理部と、を備え、
前記信号処理部は、
請求項１乃至１１のいずれか一項に記載のアナログ−デジタル変換器と、
前記アナログ−デジタル変換器が出力する前記デジタル信号に基づいて前記変位を算出する演算部と、を備え、
前記アナログ−デジタル変換器は、前記測定された変位を示すアナログ信号を前記アナログ入力信号として受け取って、前記デジタル信号に変換する、
変位検出装置。
【請求項１３】
アナログ入力信号に対して複数回のサイクル処理を行って上位ビットから順に各ビットの値を取得することで、前記アナログ入力信号を多ビットのデジタル信号に変換するアナログ−デジタル変換処理において、
前記サイクル処理の周期が前記サイクル処理の回数に応じて減少するように、前記サイクル処理を制御する、
アナログ−デジタル変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ−デジタル変換器、アナログ−デジタル変換方法及び変位検出装置に関する。
【背景技術】
【０００２】
アナログ−デジタル（Analog to Digital ：Ａ／Ｄ）変換器の方式の一つとして、サイクリック型又はアルゴリズミック型と称されるＡ／Ｄ変換器が知られている。一般的なサイクリック型Ａ／Ｄ変換器の構成が、例えば特許文献１で提案されている。
【０００３】
このＡ／Ｄ変換器は、アナログ／デジタル（Ａ／Ｄ）変換回路、デジタル／アナログ（Ｄ／Ａ）変換回路、増幅回路、入力差分回路及び２つのスイッチを有する。Ａ／Ｄ変換回路は、入力されたアナログ信号をデジタル信号に変換する。Ｄ／Ａ変換回路は、Ａ／Ｄ変換回路の出力をアナログ信号に変換する。増幅回路は、入力されたアナログ信号を増幅する。特許文献１では、増幅回路は、入力されたアナログ信号を２倍に増幅している。入力差分回路は、増幅回路の出力とＤ／Ａ変換回路の出力との差分をとる。２つのスイッチの切り替えにより、入力アナログ信号及び入力差分回路の出力のいずれかが選択されて、Ａ／Ｄ変換回路及び増幅回路に入力される。
【０００４】
このＡ／Ｄ変換器では、あるサイクルでサンプルされた入力差分回路の出力が、次のサイクルにおいてＡ／Ｄ変換回路及び増幅回路に入力されることで、再帰的にＡ／Ｄ変換回路で変換が行われる。これにより、サイクルの繰り返しに応じて、最上位ビットから順に各ビットの値を取得することができる。よって、Ｎ（Ｎは、２以上の整数）回のサイクルを繰り返すことで、入力アナログ信号をＮとＡ／Ｄ変換回路のビット数の積で表されるビット数のデジタル信号に変換するＡ／Ｄ変換器を構成できる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２８８２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記の通り、一般的なサイクリック型Ａ／Ｄ変換器は、サイクル数を増加させることで分解能を容易に上げることができる。しかし、あるサイクルで発生した誤差は、次のサイクルで２倍に増幅されてしまう。つまり、上位ビットに含まれる誤差ほど増幅される回数が多くなり、下位ビットへの影響が大きくなる。したがって、上位ビットで発生する誤差によって、Ａ／Ｄ変換器の分解能は制限されてしまう。
【０００７】
Ａ／Ｄ変換器に信号が入力されてからサンプリングを行うまでの間に、サンプリングされる信号の電圧を安定化させるための安定化時間を十分にとることで、各サイクルで生じる誤差を低減できる。これにより、Ａ／Ｄ変換器の分解能を上げることはできる。しかし、一般的なサイクリック型Ａ／Ｄ変換器ではサイクルの周期は同一であるので、安定化時間を長くすることでサイクルの周期も長くなってしまい、Ａ／Ｄ変換の完了までに要する合計のＡ／Ｄ変換時間が長くなってしまう。Ａ／Ｄ変換時間が長くなると、消費電力の増大にもつながってしまう。
【０００８】
つまり、Ａ／Ｄ変換器の分解能とＡ／Ｄ変換時間とは、トレードオフの関係にある。したがって、Ａ／Ｄ変換器の分解能の向上とＡ／Ｄ変換時間の短縮とを両立することは、困難である。
【０００９】
本発明は、上記の事情に鑑みて成されたものであり、本発明の目的は、高い分解能及び高速なアナログ−デジタル変換を行うことができるアナログ−デジタル変換器、アナログ−デジタル変換方法及び変位検出装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の態様であるアナログ−デジタル変換器は、
アナログ入力信号に対して複数回のサイクル処理を行って上位ビットから順に各ビットの値を取得することで、前記アナログ入力信号を多ビットのデジタル信号に変換するサイクル処理部と、
前記サイクル処理の周期が前記サイクル処理の回数に応じて短くなるように、前記サイクル処理部を制御する制御部と、を有するものである。
【００１１】
本発明の第２の態様であるアナログ−デジタル変換器は、上記のアナログ−デジタル変換器であって、
Ｎは、２以上の整数であり、
前記サイクル処理部は、前記アナログ入力信号に対してＮ回のサイクル処理を行い、前記サイクル処理のそれぞれで１ビットの値を取得することで、前記アナログ入力信号をＮビットのデジタル信号に変換する、ものである。
【００１２】
本発明の第３の態様であるアナログ−デジタル変換器は、上記のアナログ−デジタル変換器であって、
前記アナログ−デジタル変換器の時定数がτであり、ｉが１以上Ｎ以下の整数である場合、
ｉ＋１回目のサイクル処理と、ｉ回目のサイクルと、の間の前記サイクル処理の周期Ｔｉは、以下の式で表されるものである。
Ｔｉ＞τ｛（Ｎ−ｉ）ｌｎ２＋ｌｎ（Ｎ−１）｝
【００１３】
本発明の第４の態様であるアナログ−デジタル変換器は、上記のアナログ−デジタル変換器であって、
１回目のサイクル処理で用いる入力信号は前記アナログ入力信号であり、
前記ｉ＋１回目のサイクル処理で用いる入力信号は、前記ｉ回目のサイクル処理でサンプリングしたサンプル信号であり、
前記ｉ回目のサイクル処理は、
ｉ番目のビットが「１」である場合、前記入力信号の電圧から基準電圧を減算し、かつ、２倍した電圧をサンプリングして前記サンプル信号を生成し、
ｉ番目のビットが「０」である場合、前記入力信号を２倍した電圧をサンプリングして前記サンプル信号を生成するものである。
【００１４】
本発明の第５の態様であるアナログ−デジタル変換器は、上記のアナログ−デジタル変換器であって、
前記入力信号が前記基準電圧よりも大きな場合、前記ｉ番目のビットは「１」であり、
前記入力信号が前記基準電圧よりも小さな場合、前記ｉ番目のビットは「０」であるものである。
【００１５】
本発明の第６の態様であるアナログ−デジタル変換器は、上記のアナログ−デジタル変換器であって、
前記サイクル処理部は、
前記入力信号と前記基準電圧とを比較し、比較結果を前記ｉ番目のビットとして出力する比較器と、
前記ｉ番目のビットが「１」の場合に、前記基準電圧を出力するＤ／Ａ変換回路と、
前記入力信号から、前記Ｄ／Ａ変換回路から出力された前記電圧を減算した電圧を出力する減算器と、
前記減算器から出力された前記電圧を２倍に増幅する増幅器と、
前記増幅器で増幅された電圧をサンプリングして前記サンプル信号を出力するサンプルホールド回路と、を有するものである。
【００１６】
本発明の第７の態様であるアナログ−デジタル変換器は、上記のアナログ−デジタル変換器であって、
１回目のサイクル処理で用いる入力信号は前記アナログ入力信号であり、
前記ｉ＋１回目のサイクル処理で用いる入力信号は、前記ｉ回目のサイクル処理でサンプリングしたサンプル信号であり、
前記ｉ回目のサイクル処理は、
ｉ番目のビットが「１」である場合、前記入力信号を２倍した電圧から基準電圧を減算した電圧をサンプリングして前記サンプル信号を生成し、
ｉ番目のビットが「０」である場合、前記入力信号を２倍した電圧に前記基準電圧を加算した電圧をサンプリングして前記サンプル信号を生成するものである。
【００１７】
本発明の第８の態様であるアナログ−デジタル変換器は、上記のアナログ−デジタル変換器であって、
前記入力信号がグランド電圧よりも大きな場合、前記ｉ番目のビットは「１」であり、
前記入力信号が前記グランド電圧よりも小さな場合、前記ｉ番目のビットは「０」であるものである。
【００１８】
本発明の第９の態様であるアナログ−デジタル変換器は、上記のアナログ−デジタル変換器であって、
前記サイクル処理部は、
前記入力信号と前記グランド電圧とを比較し、比較結果を前記ｉ番目のビットとして出力する比較器と、
前記ｉ番目のビットが「１」の場合に前記基準電圧を反転させた電圧を出力し、前記ｉ番目のビットが「０」の場合に前記基準電圧を出力するＤ／Ａ変換回路と、
前記入力信号の電圧を２倍に増幅する増幅器と、
前記増幅器で増幅された電圧と前記Ｄ／Ａ変換回路が出力する電圧とを加算する加算器と、
前記加算器で加算された電圧をサンプリングして前記サンプル信号を出力するサンプルホールド回路と、を有するものである。
【００１９】
本発明の第１０の態様であるアナログ−デジタル変換器は、上記のアナログ−デジタル変換器であって、
前記制御部は、前記サンプルホールド回路が前記増幅器で増幅された前記電圧をサンプリングするタイミングを制御することで、前記周期Ｔｉを制御するものである。
【００２０】
本発明の第１１の態様であるアナログ−デジタル変換器は、上記のアナログ−デジタル変換器であって、
前記サイクル処理部は、一方の入力に前記アナログ入力信号が入力され、他方の入力には前記サンプルホールド回路から前記サンプル信号が入力され、前記アナログ入力信号及び前記サンプル信号のいずれかを前記入力信号として前記比較器へ出力する選択回路を更に有し、
前記制御部は、前記１回目のサイクル処理では前記入力信号として前記アナログ入力信号が出力され、２回目以降のサイクル処理では前記入力信号として前記サンプル信号が出力されるように、前記選択回路を制御するものである。
【００２１】
本発明の第１２の態様である変位検出装置は、
測定された変位を示すアナログ信号を出力する変位検出器と、
前記測定された変位を示すアナログ信号に基づいて変位を検出する信号処理部と、を有し、
前記信号処理部は、
上記のアナログ−デジタル変換器と、
前記アナログ−デジタル変換器が出力する前記デジタル信号に基づいて前記変位を算出する演算部と、を有し、
前記アナログ−デジタル変換器は、前記測定された変位を示すアナログ信号を前記アナログ入力信号として受け取って、前記デジタル信号に変換するものである。
【００２２】
本発明の第１３の態様であるアナログ−デジタル変換方法は、
アナログ入力信号に対して複数回のサイクル処理を行って上位ビットから順に各ビットの値を取得することで、前記アナログ入力信号を多ビットのデジタル信号に変換するアナログ−デジタル変換処理において、
前記サイクル処理の周期が前記サイクル処理の回数に応じて減少するように、前記サイクル処理を制御するものである。
【発明の効果】
【００２３】
本発明によれば、高い分解能及び高速なアナログ−デジタル変換を行うことができるアナログ−デジタル変換器、アナログ−デジタル変換方法及び変位検出装置を提供することができる。
【００２４】
本発明の上述及び他の目的、特徴、及び長所は以下の詳細な説明及び付随する図面からより完全に理解されるだろう。付随する図面は図解のためだけに示されたものであり、本発明を制限するためのものではない。
【図面の簡単な説明】
【００２５】
【図１】実施の形態１にかかるアナログ−デジタル変換器の構成を模式的に示す図である。
【図２】実施の形態１にかかるアナログ−デジタル変換器の構成をより詳細に示す図である。
【図３】実施の形態１にかかるアナログ−デジタル変換器と一般的なサイクリック型アナログ−デジタル変換器とにおけるアナログ−デジタル変換処理の比較結果を示す図である。
【図４】実施の形態１にかかるアナログ−デジタル変換器と一般的なサイクリック型アナログ−デジタル変換器とにおけるアナログ−デジタル変換時間の比較結果を示す図である。
【図５】実施の形態１にかかるアナログ−デジタル変換器が搭載された光学式エンコーダの構成を模式的に示す図である。
【図６】実施の形態２にかかるアナログ−デジタル変換器の構成を模式的に示す図である。
【発明を実施するための形態】
【００２６】
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
【００２７】
実施の形態１
以下、実施の形態１にかかるアナログ−デジタル（Analog to Digital：Ａ／Ｄ）変換器について説明する。実施の形態１にかかるＡ／Ｄ変換器１００は、複数回のサイクル処理を行うことで、アナログ入力信号ＡＩＮを多ビットのデジタル信号ＯＵＴに変換する、サイクリック型Ａ／Ｄ変換器として構成される。具体的には、Ａ／Ｄ変換器１００は、Ｎ回（Ｎは、２以上の整数）のサイクル処理を行うことで、アナログ入力信号ＡＩＮをＮビットのデジタル信号ＯＵＴに変換する、サイクリック型Ａ／Ｄ変換器として構成される。換言すれば、Ａ／Ｄ変換器１００はＮビットの分解能を有するサイクリック型Ａ／Ｄ変換器であり、アナログ入力信号に対してＮ回のサイクル処理を行うことで、上位ビットから順に各ビットの値を取得することができる。
【００２８】
図１に、実施の形態１にかかるＡ／Ｄ変換器１００の構成を模式的に示す。Ａ／Ｄ変換器１００は、サイクル処理部１０及び制御部３０を有する。サイクル処理部１０は、サイクリック型Ａ／Ｄ変換器のサイクル処理をアナログ入力信号ＡＩＮに行い、デジタル信号ＯＵＴに変換するＡ／Ｄ変換回路として構成される。制御部３０は、サイクル処理部１０に制御信号ＣＯＮ及びタイミング信号ＴＳを与えることで、サイクル処理部１０でのサイクル処理を制御する。
【００２９】
図２に、実施の形態１にかかるＡ／Ｄ変換器１００の構成をより詳細に示す。サイクル処理部１０は、選択回路１１、比較器１２、デジタル−アナログ（Digital to Analog：Ｄ／Ａ）変換回路１３、減算器１４、増幅器１５及びサンプルホールド（Sample Holding：Ｓ／Ｈ）回路１６を有する。
【００３０】
選択回路１１は、２入力１出力のマルチプレクサ（ＭＵＸ）として構成される。選択回路１１の一方の入力にはアナログ入力信号ＡＩＮが入力され、他方の入力にはＳ／Ｈ回路１６がサンプルしたサンプル信号ＳＭｉが入力される。ここで、ｉはサイクルの回数を示す値であり、１以上Ｎ−１以下の整数である。選択回路１１は、制御部３０から出力された制御信号ＣＯＮに基づいて、アナログ入力信号ＡＩＮ及びサンプル信号ＳＭｉの一方を、入力信号ＩＮとして出力する。
【００３１】
比較器１２は、選択回路１１から出力された入力信号ＩＮと基準電圧ＶＲＥＦとを比較し、比較結果をバイナリ信号Ｂｉとして出力する。ここでは、入力信号ＩＮの電圧が基準電圧ＶＲＥＦよりも大きな場合、比較器１２は、バイナリ信号Ｂｉとして「１」（ＨＩＧＨ）を出力する。入力信号ＩＮの電圧が基準電圧ＶＲＥＦよりも小さな場合、比較器１２は、バイナリ信号Ｂｉとして「０」（ＬＯＷ）を出力する。なお、入力信号ＩＮの電圧と基準電圧ＶＲＥＦとが等しい場合には、比較器１２は、必要に応じてバイナリ信号Ｂｉとして「０」（ＬＯＷ）を出力してもよいし、「１」（ＨＩＧＨ）を出力してもよい。
【００３２】
Ｄ／Ａ変換回路１３は、比較器１２が出力したバイナリ信号Ｂｉをアナログ信号ＡＳ１１に変換する。ここでは、バイナリ信号Ｂｉが「１」（ＨＩＧＨ）である場合、Ｄ／Ａ変換回路１３は、アナログ信号ＡＳ１１として基準電圧ＶＲＥＦを出力する。バイナリ信号Ｂｉが「０」（ＬＯＷ）である場合、Ｄ／Ａ変換回路１３は、アナログ信号ＡＳ１１として０、すなわちグランド電圧を出力する。
【００３３】
減算器１４は、入力信号ＩＮからＤ／Ａ変換回路１３が出力したアナログ信号ＡＳ１１を減算して、アナログ信号ＡＳ１２を出力する。
【００３４】
増幅器１５は、減算器１４から出力されたアナログ信号ＡＳ１２を２倍に増幅し、増幅したアナログ信号ＡＳ１３を出力する。
【００３５】
Ｓ／Ｈ回路１６は、制御部３０から出力されるタイミング信号ＴＳに応じて、増幅器１５で増幅されたアナログ信号ＡＳ１３をサンプリングし、サンプリングした信号をサンプル信号ＳＭｉとして出力する。
【００３６】
制御部３０は、サイクル処理のサイクルの回数に応じて、サイクル処理部１０の動作を制御する。図２に示すように、制御部３０は、例えば信号生成部３１及びカウンタ３２を有する。カウンタ３２は、サイクル処理の回数をカウントし、カウント結果を信号生成部３１へ出力する。信号生成部３１は、カウント結果に基づいて、制御信号ＣＯＮ及びタイミング信号ＴＳを生成し、出力する。
【００３７】
１回目のサイクルでは、制御部３０は、アナログ入力信号ＡＩＮが比較器１２へ出力されるように、選択回路１１を制御する。よって、１回目のサイクルでは、比較器１２はアナログ入力信号ＡＩＮを入力信号ＩＮとして受け取る。
【００３８】
２回目以降のサイクルでは、制御部３０は、前のサイクルでサンプリングされたサンプル信号が比較器１２へ出力されるように、選択回路１１を制御する。よって、２回目以降のサイクルでは、比較器１２は１つ前のサイクルでサンプリングされたサンプル信号ＳＭｉを入力信号ＩＮとして受け取る。
【００３９】
また、制御部３０は、サイクル回数の増加とともに、Ｓ／Ｈ回路１６がサンプリングを行うタイミングが早まるように、Ｓ／Ｈ回路１６を制御する。
【００４０】
具体的には、あるサイクルでＳ／Ｈ回路１６がサンプリングを行うタイミングと１つ後のサイクルでＳ／Ｈ回路１６がサンプリングを行うタイミングとの間の時間、すなわちサイクル処理の周期が、サイクル回数の増加とともに短くなるように、Ｓ／Ｈ回路１６を制御する。
【００４１】
換言すれば、ｉ回目のサイクルとｉ＋１回目のサイクルとの間のサイクル処理の周期Ｔｉが、サイクル回数ｉの増加に対して単調に減少する。よって、上位ビットほどサイクル処理の周期が長くなり、下位ビットへゆくにつれて周期が短くなってゆく。
【００４２】
以上、本構成によれば、上位ビットほどサイクル処理の周期が長くなるので、安定化時間をより長く確保することができる。これにより、Ｎ−１サイクル完了後のサンプル信号ＳＭＮ−１に含まれる累積された誤差の影響を低減することができる。その結果、アナログ入力信号を正確にデジタル信号に変換することができる。以下、その理由について説明する。
【００４３】
Ａ／Ｄ変換器１００において、誤差の影響を低減するために要求される各サイクルの安定化時間ｔｉについて検討する。ステップ応答においては、安定化時間ｔｉが経過した時点での電圧値Ｖ（ｔｉ）は、Ａ／Ｄ変換器１００の時定数τ、初期電圧Ｖ０及び最終電圧Ｖ∞を用いて、以下の式（１）で表される。
【数１】
2020005130.tif 000003
【００４４】
式（１）より、安定化時間ｔｉが経過した時点での電圧値Ｖ（ｔｉ）と最終電圧Ｖ∞との間の差によってｉ番目のサイクルで生じる誤差εｉは、以下の式（２）で表される。
【数２】
2020005130.tif 000004
【００４５】
Ａ／Ｄ変換器１００では、各サイクルで生じる変化量の大きさの最大値は±ＶＲＥＦとなる。変化量の大きさの最大値を想定して誤差を評価すれば、Ｎ−１サイクル完了後のサンプル信号ＳＭＮ−１に含まれる累積された誤差の影響がそれよりも大きくなることはない。よって、以下では、誤差εｉとして、各サイクルの誤差の最悪値を用いる。この場合、式（２）の（Ｖ０−Ｖ∞）に±ＶＲＥＦを代入して、以下の式（３）が得られる。
【数３】
2020005130.tif 000005
【００４６】
サイクリック型Ａ／Ｄ変換器では、ｉ回目のサイクルで生じた誤差εｉは、次のｉ＋１回目のサイクルで２倍に増幅される。また、ｉ＋１回目のサイクルで生じた誤差εｉ＋１が加算される。よって、Ｎ回目のサイクルで比較器１２が入力信号ＩＮ（サンプル信号ＳＭＮ−１）に含まれる最大の誤差Ｅは、以下の式（４）で表される。
【数４】
2020005130.tif 000006
【００４７】
分解能がＮビットのＡ／Ｄ変換器１００において、最後のＮ回目のサイクルで正確に最下位ビット（バイナリ信号ＢＮ）を出力するには、Ｎ回目のサイクルの入力信号ＩＮに含まれる誤差Ｅが最下位ビットの半分、すなわち基準電圧ＶＲＥＦの半分よりも小さければよい。この場合、誤差Ｅは、以下の式（５）を満たす必要がある。
【数５】
2020005130.tif 000007
【００４８】
また、Ａ／Ｄ変換器１００において、ＮビットのＡ／Ｄ変換に要するＡ／Ｄ変換時間ｔＡＤＣは、以下の式（６）で表される。
【数６】
2020005130.tif 000008
【００４９】
式（５）を満たしつつＡ／Ｄ変換時間ｔＡＤＣを最小化するには、最下位ビットにおける入力信号に含まれる誤差の寄与が各サイクルで等しくなるように、各サイクルで必要な安定化時間ｔｉを定めればよい。この場合、以下の式（７）を満たす必要がある。
【数７】
2020005130.tif 000009
【００５０】
式（５）に式（３）及び式（７）を代入すると、以下の式（８）が得られる。
【数８】
2020005130.tif 000010
【００５１】
式（８）より、ｉ回目のサイクルで必要とされる安定化時間ｔｉは、以下の式（９）で表される。
【数９】
2020005130.tif 000011
【００５２】
以上より、ｉ回目のサイクルでの安定化時間ｔｉ、すなわちサイクル処理の周期Ｔｉが式（９）を満たすことで、誤差Ｅを最小化することが可能となる。
【００５３】
また、この場合のＡ／Ｄ変換時間ｔＡＤＣは、以下の式（１０）で表される。
【数１０】
2020005130.tif 000012
【００５４】
次いで、Ａ／Ｄ変換器１００の実施例について説明する。図３に、本実施の形態にかかるＡ／Ｄ変換器１００と一般的なサイクリック型Ａ／Ｄ変換器とにおけるＡ／Ｄ変換処理の比較結果を示す。この例では、Ａ／Ｄ変換器１００及び一般的なサイクリック型Ａ／Ｄ変換器の分解能は、１２ビットである。図３では、横軸にサイクル回数、縦軸に各サイクルでの安定化時間をＡ／Ｄ変換器の時定数で除算した値を表示した。
【００５５】
図３に示すように、一般的なＡ／Ｄ変換器では、各サイクルの周期、すなわち安定化時間は同じとなる。これに対し、本実施の形態にかかるＡ／Ｄ変換器１００では、サイクル回数の増加につれて、各サイクル間の周期、すなわち安定化時間が減少する。
【００５６】
Ａ／Ｄ変換器１００では、安定化時間は３回目のサイクルまでは一般的なＡ／Ｄ変換器よりも長いが、４回目のサイクル以降では一般的なＡ／Ｄ変換器よりも短くなる。その結果、Ａ／Ｄ変換器１００でのＡ／Ｄ変換時間は、一般的なＡ／Ｄ変換器よりも短くなり、約０．７９倍となっている。つまり、本構成によれば、一般的なＡ／Ｄ変換器よりもＡ／Ｄ変換時間を短縮することができる。
【００５７】
図４に、本実施の形態にかかるＡ／Ｄ変換器１００と一般的なサイクリック型Ａ／Ｄ変換器とにおけるＡ／Ｄ変換時間の比較結果を示す。図４では、横軸にＡ／Ｄ変換器の分解能、縦軸にＡ／Ｄ変換時間を表示した。図４に示すように、Ａ／Ｄ変換器１００でのＡＤ変換時間の短縮効果は、分解能が高いほど高くなることが理解できる。
【００５８】
以上、本構成によれば、Ａ／Ｄ変換時間を短縮できるため、一般的なＡ／Ｄ変換器よりも消費電力を低減することも可能である。
【００５９】
本実施の形態にかかるＡ／Ｄ変換器１００は、例えば、エンコーダなどの変位検出装置におけるアナログ−デジタル変換に適用することが可能である。図５に、本実施の形態にかかるＡ／Ｄ変換器１００が搭載された光学式エンコーダ１０００の構成を模式的に示す。光学式エンコーダ１０００は、透過式又は反射式のエンコーダとして構成される。
【００６０】
図５に示すように、光学式エンコーダ１０００は、スケール１００１、検出ヘッド１００２及び信号処理部１００３を有する。スケール１００１と検出ヘッド１００２とは、スケール１００１の長手方向である測定方向に沿って相対的に移動可能に構成される。
【００６１】
スケール１００１は、位置検出に用いるパターンが設けられ、パターンに光が照射されることで干渉光が生じる。検出ヘッド１００２は、干渉光の測定方向の変化を検出し、検出結果を示す電気信号である検出信号ＤＥＴを信号処理部１００３に出力する。この検出信号ＤＥＴは、上述のアナログ入力信号ＡＩＮに対応する。換言すれば、スケール１００１及び検出ヘッド１００２は、スケール１００１と検出ヘッド１００２との間の相対的な変位を検出する変位検出器を構成する。
【００６２】
信号処理部１００３は、本実施の形態にかかるＡ／Ｄ変換器１００が搭載されており、受け取った検出信号ＤＥＴをデジタル信号ＯＵＴに変換する。デジタル信号ＯＵＴは、例えば、演算部１００３Ａ等に出力され、原点信号の生成や位置検出に用いられる。
【００６３】
以上説明したように、本実施の形態にかかるＡ／Ｄ変換器１００を変位検出装置などの機器に搭載することが可能である。これにより、Ａ／Ｄ変換器１００を搭載した機器において、Ａ／Ｄ変換の誤差を抑制しつつ、高速かつ低消費電力で信号のＡ／Ｄ変換を行うことができる。
【００６４】
実施の形態２
次いで、実施の形態２にかかるＡ／Ｄ変換器について説明する。Ａ／Ｄ変換器２００は、実施の形態１にかかるＡ／Ｄ変換器１００の変形例である。図６に、実施の形態２にかかるＡ／Ｄ変換器２００の構成を模式的に示す。Ａ／Ｄ変換器２００は、Ａ／Ｄ変換器１００のサイクル処理部１０をサイクル処理部２０に置換した構成を有する。サイクル処理部２０は、サイクル処理部１０と同様に、サイクリック型Ａ／Ｄ変換器のサイクル処理をアナログ入力信号ＡＩＮに行い、デジタル信号ＯＵＴに変換する。制御部３０は、サイクル処理部２０に制御信号ＣＯＮ及びタイミング信号ＴＳを与えることで、サイクル処理部２０でのサイクル処理を制御する。
【００６５】
以下、サイクル処理部２０の構成について説明する。サイクル処理部２０は、サイクル処理部１０の比較器１２、Ｄ／Ａ変換回路１３、減算器１４及び増幅器１５を、それぞれ比較器２２、Ｄ／Ａ変換回路２３、加算器２４及び増幅器２５に置換した構成を有する。選択回路１１については、Ａ／Ｄ変換器１００と同様であるので、説明を省略する。
【００６６】
比較器２２は、選択回路１１から出力された入力信号ＩＮとグランド電圧ＧＮＤ（すなわち、ゼロ電圧）とを比較し、比較結果をバイナリ信号Ｂｉとして出力する。入力信号ＩＮの電圧がグランド電圧ＧＮＤよりも大きい場合、比較器２２は、バイナリ信号Ｂｉとして「１」（ＨＩＧＨ）を出力する。入力信号ＩＮの電圧がグランド電圧ＧＮＤよりも小さい場合、比較器２２は、バイナリ信号Ｂｉとして「０」（ＬＯＷ）を出力する。なお、入力信号ＩＮの電圧とグランド電圧ＧＮＤとが等しい場合には、比較器２２は、必要に応じてバイナリ信号Ｂｉとして「０」（ＬＯＷ）を出力してもよいし、「１」（ＨＩＧＨ）を出力してもよい。
【００６７】
Ｄ／Ａ変換回路２３は、比較器２２が出力したバイナリ信号Ｂｉをアナログ信号ＡＳ２１に変換する。ここでは、バイナリ信号Ｂｉが「１」（ＨＩＧＨ）である場合、Ｄ／Ａ変換回路２３は、アナログ信号ＡＳ２１として−ＶＲＥＦを出力する。バイナリ信号Ｂｉが「０」（ＬＯＷ）である場合、Ｄ／Ａ変換回路２３は、アナログ信号ＡＳ２１として＋ＶＲＥＦを出力する。
【００６８】
増幅器２５は、入力信号ＩＮの電圧を２倍に増幅し、増幅した電圧をアナログ信号ＡＳ２２として出力する。
【００６９】
加算器２４は、アナログ信号ＡＳ２１とアナログ信号ＡＳ２２とを加算して、アナログ信号ＡＳ２３を出力する。
【００７０】
Ｓ／Ｈ回路１６は、実施の形態１と同様に、制御部３０から出力されるタイミング信号ＴＳに応じて、加算器２４から出力されたアナログ信号ＡＳ２３をサンプリングし、サンプリングした信号をサンプル信号ＳＭｉとして出力する。
【００７１】
以上説明したように、本構成によれば、サイクル処理部２０を用いることで、実施の形態１と同様のサイクル処理を行うことができる。
【００７２】
ここで、Ａ／Ｄ変換器１００に与えられるアナログ入力信号をＡＩＮ１とし、Ａ／Ｄ変換器２００に与えられるアナログ入力信号をＡＩＮ２とする。本構成では、比較器２２での比較対象となる電圧がグランド電圧ＧＮＤであるため、ＡＩＮ２の電圧がＡＩＮ１の電圧よりも基準電圧ＶＲＥＦだけ低い場合（ＡＩＮ２＝ＡＩＮ１−ＶＲＥＦ）、Ａ／Ｄ変換器１００でのアナログ入力信号ＡＩＮ１のＡ／Ｄ変換結果とＡ／Ｄ変換器２００でのアナログ入力信号ＡＩＮ２のＡ／Ｄ変換結果とが同じになる。
【００７３】
その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、サイクル処理部１０及び２０の構成はこの構成に限られない。サイクリック型Ａ／Ｄ変換器のサイクル動作を実現できるならば、サイクル処理部は他の構成としてもよい。
【００７４】
例えば、Ａ／Ｄ変換器１００の制御部３０の構成はこの構成に限られない。サイクリック型Ａ／Ｄ変換器のサイクル動作を実現できるならば、制御部は他の構成としてもよい。
【００７５】
また、上記では、サイクル処理部の増幅器の増幅率を２倍として説明したが、これは例示に過ぎない。すなわち、２倍以外の増幅率を有する増幅器を用いてサイクリック型Ａ／Ｄ変換器のサイクル動作を実現できるサイクル処理部を構成してもよい。
【００７６】
上述の実施の形態にかかるＡ／Ｄ変換器１００が搭載される機器として、変位検出装置について説明したが、これは例示に過ぎない。変位検出装置以外の他の検出装置や、Ａ／Ｄ変換器の搭載が必要な検出装置以外の種々の機器にＡ／Ｄ変換器を搭載してもよい。
【００７７】
上述の実施の形態では、１回のサイクル処理で１ビットのバイナリ信号が得られる構成について説明したが、これは例示に過ぎない。例えば、１回のサイクルで２ビット以上のデジタル信号が得られるサイクル処理部を有するＡ／Ｄ変換器としてもよい。この場合でも、サイクル処理の回数に応じてサイクル処理の周期を短くすることで、Ａ／Ｄ変換の誤差を抑制しつつ、高速かつ低消費電力で信号のＡ／Ｄ変換を行うことができることは、言うまでもない。
【符号の説明】
【００７８】
１０  サイクル処理部
１１  選択回路
１２、２２  比較器
１３、２３  Ｄ／Ａ変換回路
１４  減算器
１５、２５  増幅器
１６  Ｓ／Ｈ回路
２０  サイクル処理部
２４  加算器
３０  制御部
３１  信号生成部
３２  カウンタ
１００  アナログ−デジタル変換器（Ａ／Ｄ変換器）
１０００  光学式エンコーダ
１００１  スケール
１００２  検出ヘッド
１００３  信号処理部
ＡＩＮ  アナログ入力信号
ＡＳ１１〜ＡＳ１３、ＡＳ２１〜ＡＳ２３  アナログ信号
Ｂｉ  バイナリ信号
ＣＯＮ  制御信号
ＤＥＴ  検出信号
ＩＮ  入力信号
ＯＵＴ  デジタル信号
ＳＭｉ  サンプル信号
ＴＳ  タイミング信号
ＶＲＥＦ  基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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