(57)【要約】【課題】ポリシリコンによるＴＦＴと酸化物半導体によるＴＦＴを用いた半導体装置において、層数を低減し、製造コストの低減を可能にする。【解決手段】第１のポリシリコン１０２によるチャネルと前記第１のポリシリコンに導電性を付与した第２のポリシリコン１０２２をソース及びドレインに有する第１のＴＦＴと、酸化物半導体１０８によるチャネルと前記酸化物半導体に導電性を付与したソース及びドレインを有する第２のＴＦＴを有する半導体装置であって、前記第１のＴＦＴを構成する第１のゲート電極１０４は、前記酸化物半導体のソース及びドレインと同じ材料によって形成されていることを特徴とする半導体装置。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１のポリシリコンによるチャネルと前記第１のポリシリコンに導電性を付与した第２のポリシリコンをソース及びドレインに有する第１のＴＦＴと、酸化物半導体によるチャネルと前記酸化物半導体に導電性を付与したソース及びドレインを有する第２のＴＦＴを有する半導体装置であって、
前記第１のＴＦＴを構成する第１のゲート電極は、前記酸化物半導体のソースまたはドレインと同じ材料によって形成されていることを特徴とする半導体装置。
【請求項２】
前記酸化物半導体のソースまたはドレインはイオンインプランテーションによって導電性が付与されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のＴＦＴはトップゲートであり、前記第２のＴＦＴはトップゲートであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のＴＦＴはＮチャネル型であり、前記チャネルの両側にＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１のＴＦＴはＰチャネル型であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１のＴＦＴを構成する第１のゲート絶縁膜と前記第２のＴＦＴを構成する第２のゲート絶縁膜は直接積層されていることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第２のＴＦＴはボトムゲートであり、前記第２のＴＦＴを構成する前記第２のゲート電極は前記第２のポリシリコンと同じ材料による第３のポリシリコンによって形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第１のＴＦＴはトップゲートであることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１のＴＦＴを構成する第１のゲート絶縁膜と前記第２のＴＦＴを構成する第２のゲート絶縁膜は共通の絶縁膜によって形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
第１のポリシリコンによるチャネルと前記第１のポリシリコンに導電性を付与した第２のポリシリコンをソース及びドレインに有する第１のＴＦＴと、酸化物半導体によるチャネルと前記酸化物半導体に導電性を付与したソース及びドレインを有する第２のＴＦＴを有する半導体装置であって、
前記第２のＴＦＴを構成する第２のゲート電極は、前記第２のポリシリコンと同じ材料で形成された第３のポリシリコンで形成されていることを特徴とする半導体装置。
【請求項１１】
前記第１のＴＦＴはボトムゲートであることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第２のＴＦＴは前記第２のゲート電極の背面に遮光膜を有し、
前記第１のＴＦＴの第１のゲート電極は、前記遮光膜と同じ材料で、同じ層の上に形成されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記第１のＴＦＴは駆動回路に使用され、前記第２のＴＦＴはスイッチング素子として使用されることを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記半導体装置は液晶表示装置であることを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。
【請求項１５】
前記半導体装置は有機ＥＬ表示装置であることを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。
【請求項１６】
前記半導体装置は光センサであることを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体ＴＦＴ及びポリシリコンＴＦＴを用いた表示装置や光センサ装置を含む半導体装置に関する。
【背景技術】
【０００２】
酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｏｔｏｒ、以後ＯＳと呼ぶこともある）を用いたＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）は、ポリシリコン（Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）を用いたＴＦＴに比べてＯＦＦ抵抗を大きくでき、ａ−Ｓｉ（アモルファスシリコン  ａｍｏｒｐｈｏｕｓ  Ｓｉｌｉｃｏｎ）を用いたＴＦＴに比べて移動度を大きくできるので、液晶表示装置や有機ＥＬ表示装置等の表示装置、あるいは、センサ等の半導体装置に用いることが出来る。一方、ポリシリコンＴＦＴはキャリアの移動度が大きいので、動作速度を上げることが出来る。
【０００３】
そこで、酸化物半導体ＴＦＴを画素におけるスイッチングＴＦＴに、ポリシリコンＴＦＴを、走査線や信号線の駆動回路に用いることが提案されている。一つの基板に酸化物半導体ＴＦＴとポリシリコンＴＦＴを形成する方式はハイブリッド方式とも呼ばれる。
【０００４】
特許文献１には、ハイブリッド方式の半導体回路基板において、ポリシリコンＴＦＴを酸化物半導体の遮光膜として使用する構成が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１８−６４０２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
酸化物半導体ＴＦＴにおける酸化物半導体とポリシリコンＴＦＴにおけるポリシリコンは同じ層に形成することが出来ない。したがって、酸化物半導体ＴＦＴとポリシリコンＴＦＴを形成した半導体回路基板では層数が多くなる。層数が多くなるということは、製造コストが増大し、また、製造歩留りも低下する。
【０００７】
本発明の課題は、このようなハイブリッド型半導体回路基板において、層数を減らし、半導体回路基板の製造コストを低減することである。また、このようなハイブリッド半導体回路基板を有する液晶表示装置や有機ＥＬ表示装置などの表示装置、あるいは、センサ等の半導体装置における製造コストを低下することである。
【課題を解決するための手段】
【０００８】
本発明は上記問題を克服するものであり、具体的な手段は次のとおりである。
【０００９】
（１）第１のポリシリコンによるチャネルと前記第１のポリシリコンに導電性を付与した第２のポリシリコンをソース及びドレインに有する第１のＴＦＴと、酸化物半導体によるチャネルと前記酸化物半導体に導電性を付与したソース及びドレインを有する第２のＴＦＴを有する半導体装置であって、前記第１のＴＦＴを構成する第１のゲート電極は、前記酸化物半導体のソース及びドレインと同じ材料によって形成されていることを特徴とする半導体装置。
【００１０】
（２）第１のポリシリコンによるチャネルと前記第１のポリシリコンに導電性を付与した第２のポリシリコンをソース及びドレインに有する第１のＴＦＴと、酸化物半導体によるチャネルと前記酸化物半導体に導電性を付与したソース及びドレインを有する第２のＴＦＴを有する半導体装置であって、前記第２のＴＦＴを構成する第２のゲート電極は、前記第２のポリシリコンと同じ材料で形成された第３のポリシリコンで形成されていることを特徴とする半導体装置。
【図面の簡単な説明】
【００１１】
【図１】液晶表示装置の平面図である。
【図２】液晶表示装置の表示領域の平面図である。
【図３】ハイブリッド構成を有する液晶表示装置の断面図である。
【図４】図３のＴＦＴ基板部分の拡大断面図である。
【図５】実施例１の構成を示す断面図である。
【図６】図５の構成を形成するための第１の工程を示す断面図である。
【図７】図５の構成を形成するための第２の工程を示す断面図である。
【図８】図５の構成を形成するための第３の工程を示す断面図である。
【図９】インバータ回路の等価回路である。
【図１０】図９の回路を実施例１の構成で形成したレイアウトの例を示す平面図である。
【図１１】実施例２の構成を示す断面図である。
【図１２】実施例２の構成を示す平面図である。
【図１３】実施例３の構成を示す断面図である。
【図１４】有機ＥＬ表示装置の画素の等価回路である。
【図１５】ハイブリッド構成を有する有機ＥＬ表示装置の画素の断面図である。
【図１６】光センサの例を示す断面図である。
【図１７】光センサの平面図である。
【発明を実施するための形態】
【００１２】
以下、実施例によって本発明の内容を詳細に説明する。以下の実施例では、主として、液晶表示装置を例にとって本発明を説明するが、本発明は、液晶表示装置のみでなく、有機ＥＬ表示装置等の他の表示装置、あるいは、ハイブリッド半導体回路基板を用いたセンサ、あるいは、他の半導体装置にも適用することが出来る。
【実施例１】
【００１３】
図１は、本発明が適用される液晶表示装置の平面図である。図１において、ＴＦＴ基板１００と対向基板２００がシール材１６によって接着し、ＴＦＴ基板１００と対向基板２００の間に液晶層が挟持されている。ＴＦＴ基板１００と対向基板２００が重なっている部分に表示領域１４が形成されている。
【００１４】
ＴＦＴ基板１００の表示領域１４には、走査線１１が横方向（ｘ方向）に延在し、縦方向（ｙ方向）に配列している。また、映像信号線１２が縦方向に延在して横方向に配列している。走査線１１と映像信号線１２に囲まれた領域が画素１３になっている。
ＴＦＴ基板１００は対向基板２００よりも大きく形成され、ＴＦＴ基板１００が対向基板２００と重なっていない部分は端子領域１５となっている。端子領域１５にはフレキシブル配線基板１７が接続している。液晶表示装置を駆動するドライバＩＣはフレキシブル配線基板１７に搭載されている。
【００１５】
液晶は、自らは発光しないので、ＴＦＴ基板１００の背面にバックライトを配置している。液晶表示パネルはバックライトからの光を画素毎に制御することによって画像を形成する。フレキシブル配線基板１７は、バックライトの背面に折り曲げられることによって、液晶表示装置全体としての外形を小さくする。
【００１６】
本発明の液晶表示装置では、表示領域１４に用いるＴＦＴには、リーク電流の少ない酸化物半導体を用いたＴＦＴが使用されている。また、シール材１６付近の額縁部分には、例えば、走査線駆動回路が形成されており、走査線駆動回路には、移動度の大きい、ポリシリコン半導体を用いたＴＦＴが使用される。
【００１７】
図２は、液晶表示装置における画素の平面図である。図２は、ＩＰＳ（Ｉｎ  Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）方式における、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｔｉｃｈｉｎｇ）と呼ばれる方式の液晶表示装置である。図２では、酸化物半導体１０８を用いたＴＦＴが使用されている。酸化物半導体ＴＦＴはリーク電流が小さいので、スイッチングＴＦＴとして好適である。表示領域の周辺に形成された走査線駆動回路等にはポリシリコンＴＦＴが用いられる。
【００１８】
図２において、走査線１１が横方向（ｘ方向）に延在し、縦方向（ｙ方向）に配列している。また、映像信号線１２が縦方向に延在し、横方向に配列している。走査線１１と映像信号線１２に囲まれた領域に画素電極１２１が形成されている。図２において、映像信号線１２と画素電極１２１との間に酸化物半導体１０８を有する酸化物半導体ＴＦＴが形成されている。酸化物半導体ＴＦＴにおいて、映像信号線１２がドレイン電極を構成し、走査線１１が分岐して酸化物半導体ＴＦＴのゲート電極１１１を構成している。酸化物半導体ＴＦＴのソース電極１１７は画素電極１２１側に延在し、スルーホール１３０を介して画素電極１２１と接続している。
【００１９】
画素電極１２１は櫛歯状に形成されている。画素電極１２１の下側には、容量絶縁膜を介してコモン電極１１９が平面状に形成されている。コモン電極１１９は各画素に連続して共通に形成されている。画素電極１２１に映像信号が供給されると、画素電極１２１とコモン電極１１９との間に液晶層を通過する電気力線が形成され、液晶分子３０１を回転させることによって画像を形成する。なお、図２では、ＴＦＴと基板１００の間に形成される遮光膜（シールド電極）は省略されている。
【００２０】
図３は、液晶表示装置の表示領域と周辺回路領域の断面図である。図３の右側が表示領域の断面図であり、左側が周辺回路領域において、駆動回路を構成するポリシリコンＴＦＴの断面図である。表示領域においては、ＴＦＴ基板１００と対向基板２００の間には液晶層３００が存在しているが、周辺回路はシール材１６と平面的にはオーバーラップして形成されることが多いので、図３の左側においては、ＴＦＴ基板１００と対向基板２００の間にはシール材１６が存在している。周辺回路も表示領域も同じ基板１００に同時に形成される。
【００２１】
図３において、ガラスやポリイミド等の樹脂で形成されたＴＦＴ基板１００の上に下地膜１０１が形成されている。下地膜１０１は、酸化シリコン（以後ＳｉＯ）膜や窒化シリコン（以後ＳｉＮ）膜等の積層膜で形成されている。基板１００からの不純物が半導体層１０２等を汚染することを防止するためである。
【００２２】
下地膜１０１の上にポリシリコン層１０２が形成されている。ポリシリコン層１０２は、最初はＣＶＤによってａ−Ｓｉを形成し、このａ−Ｓｉにエキシマレーザを照射することによって、ポリシリコンに変換したものである。このようなポリシリコンは低温で形成することが出来るので、ＬＴＰＳ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ）とも呼ばれる。ポリシリコン層の厚さは例えば５０ｎｍである。
【００２３】
ポリシリコン層１０２をパターニング後、ＣＶＤによって第１ゲート絶縁膜１０３が形成されている。ゲート絶縁膜１０３の上にポリシリコンＴＦＴ用の第１ゲート電極１０４が金属あるいは合金によって形成される（以後合金も含めて単に金属という）。第１ゲート電極１０４を構成する金属は例えばＭｏＷ、Ｔｉ等である。第１ゲート電極１０４をパターニングする過程において、ポリシリコン層にｎ−領域１０２１、ｎ＋領域１０２２がイオンインプランテーションによって形成される。ｎ−領域はＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１０２１、ｎ＋領域は導電領域１０２２とも呼ばれる。ｎ＋領域１０２２はソースあるいはドレインを形成し、ｎ−領域で構成されるＬＤＤ領域１０２１はチャネル１０２とドレイン１０２２間の絶縁破壊を防止する。第１ゲート電極１０４と同時に、表示領域において、酸化物半導体ＴＦＴのための遮光膜１０５が形成される。
【００２４】
第１ゲート電極１０４、遮光膜１０５を覆って、第１層間絶縁膜１０６がＳｉＮ膜で形成されその上に第２層間絶縁膜１０７がＳｉＯ膜によって形成される。表示領域においてＳｉＯ膜１０７の上に酸化物半導体層１０８が形成さる。酸化物半導体１０８には、ＩＧＺＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＺｎＯＮ（Ｚｉｎｃ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｏｘｉｄｅ）等がある。本実施例では、酸化物半導体１０８としてＩＧＺＯを使用している。
【００２５】
酸化物半導体層１０８において、ドレイン電極１１６及びソース電極１１７が接触する部分には金属による保護膜１０９が形成されている。ドレイン電極１１６及びソース電極１１７のためのスルーホール１１４、１１５はポリシリコン半導体１０２１、１０２２のドレイン電極１２５及びソース電極１２６のためのスルーホール１２３、１２４と同時に形成される。ポリシリコン側においては、スルーホール内の表面に酸化膜が形成されるので、これを佛酸（ＨＦ）で洗浄して除去する必要がある。しかし、この佛酸（ＨＦ）が酸化物半導体１０８側のスルーホール１１４、１１５に侵入すると、酸化物半導体１０８を溶解してしまう。酸化物半導体層１０８を佛酸（ＨＦ）から保護するために、金属で形成された保護膜１０９が形成されている。
【００２６】
酸化物半導体層１０８及び保護膜１０９を覆って第２ゲート絶縁膜１１０が例えばＳｉＯ膜によって形成される。このＳｉＯ膜から酸素が酸化物半導体１０８に供給され、酸化物半導体１０８の特性を維持する。第２ゲート絶縁膜１１０を覆って第２ゲート電極１１１が形成される。第２ゲート電極１１１は第１ゲート電極１０４と同様な材料で形成することが出来る。第２ゲート電極１１１を覆って第３層間絶縁膜１１２が例えばＳｉＯによって形成され、第３層間絶縁膜１１２を覆って第４層間絶縁膜１１３が例えばＳｉＮによって形成される。
【００２７】
酸化物半導体ＴＦＴ側にスルーホール１１４、１１５を形成してドレイン電極１１６、ソース電極１１７を形成すると同時に、ポリシリコンＴＦＴ側にスルーホール１２３、１２４を形成してドレイン電極１２５、ソース電極１２６を形成する。酸化物半導体ＴＦＴ側のドレイン電極１１６は映像信号線と接続し、ソース電極１１７はスルーホール１３０、１３１を介して画素電極１２１と接続する。一方、ポリシリコンＴＦＴ側のドレイン電極１２５、ソース電極１２６は駆動回路の配線を構成する。
【００２８】
ドレイン電極１１６、ソース電極１１７を覆って有機パッシベーション膜１１８が形成される。有機パッシベーション膜１１８は平坦化膜の役割も兼ねているので、２乃至４μｍ程度と厚く形成される。表示領域において、有機パッシベーション膜１１８には、画素電極１２１とソース電極１１７を接続するために、スルーホール１３０が形成される。また、表示領域においては、有機パッシベーション膜１１８の上にコモン電極１１９が平面状に形成されている。
【００２９】
コモン電極１１９を覆って容量絶縁膜１２０がＳｉＮによって形成されている。容量絶縁膜１２０は、コモン電極１１９と画素電極１２１の間に画素容量を形成するのでこのように呼ばれる。容量絶縁膜１２０の上に櫛歯状に画素電極１２１が形成されている。画素電極１２１の平面形状は、例えば、図２に示すようなものである。画素電極１２１を覆って液晶分子３０１を初期配向させるための配向膜１２２が形成されている。ＩＰＳは液晶分子３０１のプレティルト角が不要なので、配向膜１２２の配向処理には偏光紫外線を用いた光配向が有利である。コモン電極１１９と画素電極１２１との間に電圧が印加されると、液晶層３００中に電気力線が発生し、これによって液晶分子３０１が回転して、液晶層３００の透過率が画素毎に制御され、画像が形成される。
【００３０】
図３において、液晶層３００を挟んで、対向基板２００が配置している。対向基板２００にはカラーフィルタ２０１とブラックマトリクス２０２が形成され、その上にオーバーコート膜２０３が形成されている。オーバーコート膜２０３の上に配向膜２０４が形成されている。配向膜２０４の作用および配向処理は、ＴＦＴ基板１００側の配向膜１１６と同じである。
【００３１】
図３において、左側の周辺回路部分の断面構成も、酸化物半導体ＴＦＴの代わりにポリシリコンＴＦＴが形成されている他は、表示領域と同様である。ただし、図３の周辺回路部分には、液晶層３００の代わりに、ＴＦＴ基板１００と対向基板２００を接着するためのシール材１６が形成されている。また、この部分には画素電極１２１は存在しない。
【００３２】
図４は、図３のポリシリコンＴＦＴ及び酸化物半導体ＴＦＴ部分の拡大断面図である。図４の構成は、図３で説明したのと同様であるが、図４では第４パッシベーション膜１１３は省略されている。また、図４では、ポリシリコンＴＦＴと酸化物半導体ＴＦＴが対比のために、並んで配置されている。
【００３３】
また、図４では、酸化物半導体１０８の構造がより詳細に記載されている。酸化物半導体１０８において、第２ゲート電極１１１の下がチャネルとなっている。酸化物半導体１０８の厚さは、例えば、１０ｎｍ乃至１００ｎｍである。図４において、第２ゲート電極１１１を形成後、第２ゲート電極１１１をマスクとして酸化物半導体１０８にイオンインプランテーション（Ｉ／Ｉ）によって不純物がドーピングされるので、第２ゲート電極１１１の下以外の酸化物半導体は導電領域１０８１となっている。イオンインプランテーションによって打ち込まれるイオンは、例えば、リン（Ｐ）、ボロン（Ｂ）の他アルゴン（Ａｒ）等でもよい。イオンインプランテーションによって酸化物半導体１０８の格子構造を破壊して導電性を生じさせている。
【００３４】
導電領域１０８１の一方は、金属で形成された保護電極１０９で覆われて、ドレイン電極１１６と接続し、他方は、金属で形成された保護電極１０９で覆われて、ソース電極１１７と接続している。保護電極１０９は例えば、第１ゲート電極１０４あるいは第２ゲート電極１１１と同じ金属で形成することが出来る。
【００３５】
図５は、実施例１によるポリシリコンＴＦＴと酸化物半導体ＴＦＴの部分の断面図である。図５の特徴は、ポリシリコンＴＦＴのゲート電極１０４として、導電性を付与された酸化物半導体１０８１が使用されていることである。したがって、図５においては、図４における第１層間絶縁膜１０６及び第２層間絶縁膜１０７を形成する必要が無い。したがって、層数が減った分、スループットを向上させることが出来る。なお、第１ゲート電極１０４を構成する導電性の酸化物半導体１０８１は、酸化物半導体ＴＦＴにおけるドレイン領域１０８１、およびソース領域１０８１と同時に形成され、パターニングされる。
【００３６】
図５において、ＴＦＴ基板１００の上に、酸化物半導体ＴＦＴに対応する部分に遮光膜１０５が形成されている。酸化物半導体ＴＦＴは、表示領域に形成され、バックライトが照射されることを前提としているので、遮光膜１０５を形成しているが、ポリシリコンＴＦＴは周辺駆動回路に形成され、この部分は、他の遮光手段によって、バックライトが遮光されていることを前提としているので、遮光膜１０５は形成されていないが、ポリシリコンＴＦＴを表示領域に形成するような場合は、遮光膜を１０５をポリシリコンＴＦＴに対応する部分にも同時に形成する。
【００３７】
図５において、遮光膜１０５を覆って下地膜１０１が形成されている。下地膜１０１の上には、ポリシリコン１０２を形成するが、これは図３で説明したＬＴＰＳである。ポリシリコン１０２には、チャネル領域１０２の他、ＬＤＤ領域１０２１、導電領域１０２２が形成されるが、この形成方法は図６乃至図８で説明する
ポリシリコン１０２を覆ってＳｉОによる第１ゲート絶縁膜１０３が形成される。第１ゲート絶縁膜１０３を覆って、酸化物半導体１０８が基板全面にスパッタリングによって形成され、パターニングされる。酸化物半導体１０８は、周辺回路領域では、導電性を付与されて第１ゲート電極１０４を構成し、表示領域では、酸化物半導体ＴＦＴのアクティブ領域を構成する。すなわち、酸化物半導体１０８は、パターニングまでは、ポリシリコンＴＦＴ部分と酸化物半導体ＴＦＴ部分において同時に形成されるが、導電性付与等の処理は、ポリシリコンＴＦＴ部分と酸化物半導体ＴＦＴ部分とでは別個に行われる。その後、酸化物半導体ＴＦＴにおいて、保護電極１０９を形成し、第２ゲート絶縁膜１１０、第２ゲート電極１１１を形成し、これらを覆って第３層間絶縁膜１１２が形成されることは図４と同じである。
【００３８】
ところで、図５の構成は、ポリシリコンＴＦＴを構成する導電性を付与された酸化物半導体１０８１の上にＳｉＯ膜が形成されている。通常は、ＳｉＯ膜に酸素が供給されると、酸化物半導体の１０８１の抵抗が上昇する。しかし、酸化物半導体１０８に対する導電性の付与をリン（Ｐ）、ボロン（Ｂ）あるいはアルゴン（Ａｒ）等のイオンインプランテーションによって行う場合、酸化物半導体１０８の格子構造を破壊することによって導電性を付与しているので、仮に酸素がＳｉＯ膜から注入されても大幅な抵抗率の増加にはならない。
【００３９】
図６乃至図８は、酸化物半導体１０８１によってゲート電極１０４で構成したポリシリコンＴＦＴを形成するプロセスを示す断面図である。図６乃至図８では、ポリシリコンＴＦＴとしては、ＮチャネルＴＦＴとＰチャネルＴＦＴを形成する場合を示している。左側のポリシリコンＴＦＴにはＮ型ポリシリコンが使用されてＮチャネルＴＦＴを構成し、右側のポリシリコンＴＦＴにはＰ型ポリシリコンが使用されてＰチャネルＴＦＴを構成する。
【００４０】
図６において、下地膜１０１の上にポリシリコン１０２、１０２５が形成され、パターニングされている。パターニングされたポリシリコン１０２、１０２５を覆ってＳｉОによる第１ゲート絶縁膜１０３が形成されている。第１ゲート絶縁膜１０３の上には、導電性が付与された酸化物半導体１０８１が形成されている。図６において、酸化物半導体１０８、１０８１はパターニングのためのレジスト２５０によって覆われている状態で記載されている。
【００４１】
図６において、ポリシリコンＴＦＴ領域における酸化物半導体は、イオンインプランテーション等によって導電性が付与された状態の導電性酸化物半導体１０８１となっているが、酸化物半導体ＴＦＴ側の酸化物半導体１０８は、まだ、導電性が付与されていない状態である。酸化物半導体ＴＦＴ側における、酸化物半導体１０８への導電性付与はポリシリコンＴＦＴ側において、酸化物半導体１０８１による第１ゲート電極１０４が形成された後、行われる。
【００４２】
図６において、左側のポリシリコンＴＦＴがＮチャネルＴＦＴであり、右側のポリシリコンＴＦＴがＰチャネルＴＦＴである。図６の状態において、例えば、リン（Ｐ）をイオンインプランテーション（Ｉ／Ｉ）によってドーピングし、ｎ＋領域を形成する。これによって、ＮチャネルＴＦＴにドレイン領域１０２２及びソース領域１０２２を形成する。この時、レジスト２５０でカバーされている酸化物半導体１０８、導電性が付与された酸化物半導体１０８１、Ｎ型ポリシリコン１０２、Ｐ型ポリシリコン１０２５等はイオンインプランテーションの影響を受けない。
【００４３】
図７は、図６の状態から、例えば、プラズマアッシャーをかけ、レジスト２５０を後退させるとともに、レジストから露出した部分の酸化物半導体１０８１をエッチングする。その後、リン（Ｐ）等をイオンインプランテーションし、ｎ−領域、すなわち、ＬＤＤ領域を形成する。このプロセスにおいては、ＰチャネルＴＦＴのＰ型ポリシリコン１０２５、及び酸化物半導体側の酸化物半導体１０８等はレジストでおおわれており、ｎ−のイオンインプランテーションの影響は受けない。
【００４４】
図８はＰチャネル型ＴＦＴを形成するプロセスである。図８では、図７で使用したレジスト２５０は除去し、ＰチャネルＴＦＴ形成のために、新たにレジスト２５０をパターニングした状態である。この状態においては、ＮチャネルＴＦＴ全体、及び、酸化物半導体ＴＦＴを構成することになる酸化物半導体１０８はレジスト２５０で覆われている。
【００４５】
図８の状態において、ボロン（Ｂ）等の不純物を、レジスト２５０をマスクにしてＰ型ポリシリコン１０２５にドープし、Ｐ型ポリシリコン１０２５にドレイン領域１０２６及びソース領域１０２６を形成する。この時、Ｎチャネル型ＴＦＴ、及び、酸化物半導体ＴＦＴを構成することになる酸化物半導体１０８はレジスト２５０で覆われているので、ボロン（Ｂ）のイオンインプランテーションの影響は受けない。
【００４６】
図６乃至図８のプロセスによって、導電性の酸化物半導体１０８１をゲート電極１０４としたＮチャネルＴＦＴ及びＰチャネルＴＦＴを形成することが出来る。その後、酸化物半導体ＴＦＴを形成するが、この形成方法は図４で説明したとおりである。
【００４７】
図９は、例えば、周辺駆動回路にＮチャネルＴＦＴとＰチャネルＴＦＴによってインバータ回路を形成した場合の等価回路である。図９において、Ｐ型ＴＦＴのドレインは電源電圧Ｖｄｄと接続し、Ｎ型ＴＦＴのソースは基準電圧Ｖｓｓに接続する。Ｎ型ＴＦＴとＰ型ＴＦＴのゲートに共通に入力Ｉｎが印加される。そして、Ｐ型ＴＦＴのソースとＮ型ＴＦＴのドレインから共通に出力Ｏｕｔが出力される。
【００４８】
図１０は、図９のインバータを、導電性を付与した酸化物半導体１０８１でゲート電極１０４を形成したＴＦＴで構成する場合のレイアウトを示す平面図である。図１０の上下関係は図９に合わせている。図１０において、枠で囲ったＰｃｈ−ＬＴＰＳはＰチャネル  ＬＴＰＳ  ＴＦＴの意味であり、枠で囲ったＮｃｈ−ＬＴＰＳはＮチャネル  ＬＴＰＳ  ＴＦＴの意味である。図１０において、配線９２１は、映像信号線１２と同じ層を使用している。図１０において、Ｖｄｄが横方向（ｘ方向）に延在し、Ｖｓｓが横方向に延在している。ＶｓｓとＶｄｄをつなぐように、ポリシリコンが縦方向（ｙ方向）に延在している。ポリシリコン１０２２はコンタクトホールＣＨ１によってＶｓｓと接続し、ポリシリコン１０２６は、コンタクトホールＣＨ２によってＶｄｄと接続している。
【００４９】
ポリシリコン１０２６、１０２２はコンタクトホールＣＨ４によって出力線Ｏｕｔと接続している。Ｖｓｓに近い方がＮ型ポリシリコンであり、Ｖｄｄに近い方がＰ型ポリシリコンとなっている。一方、ＶｄｄとＶｓｓの間において、横方向に延在する入力線（Ｉｎ）はスルーホールＣＨ３を介して保護電極１０９と接続している。導電性を付与された酸化物半導体１０８１の一方は屈曲してＮ型ＴＦＴのゲート電極となり、他方は屈曲してＰ型ＴＦＴのゲートとなる。
【００５０】
導電性を付与された酸化物半導体１０８１は金属に比べて抵抗率は大きいが、ゲート電極のための引き回し配線は映像信号線と同じ材料の金属を使用しているので、酸化物半導体１０８１の抵抗率は大きな問題にはならない。また、図１０では、保護電極１０９は、コンタクトホールＣＨ３の部分にのみ使用されているが、保護電極１０９を延在させて、ＴＦＴのチャネル付近まで形成すれば、酸化物半導体１０８１をゲート電極として使用した場合の抵抗率の問題はさらに軽減される。
【実施例２】
【００５１】
図１１は実施例２の構成を示す断面図である。図１１の特徴は、酸化物半導体ＴＦＴをボトムゲートにして、トップゲートを構成する第２ゲート電極１１１を省略していることである。そしてボトムゲート電極１１１１には、導電性を付与したポリシリコン１０２２が使用されている。したがって、金属で形成された第２ゲート電極１１１を省略できるので、実施例１の場合よりもさらに層数を減らすことが出来る。
【００５２】
図１１において、左側がポリシリコンＴＦＴであり、図５で説明したようにゲート電極１０４が導電性を付与された酸化物半導体１０８１によって形成されている。図１１における右側が酸化物半導体ＴＦＴであり、実施例１の図５と異なる点は、トップゲート１１１が存在せず、代わりに導電性を付与されたポリシリコン１０２２によってボトムゲート電極１１１１が構成されていることである。なお、このボトムゲート電極１１１１は、ポリシリコンＴＦＴにおいて、ドレイン領域１０２２あるいはソース領域１０２２を形成する時に同時形成することが出来る。したがって、図５の場合に比べて、さらにプロセス負荷を軽減することが出来る。
【００５３】
図１１において、トップゲート電極１１１は省略されても、ＳｉＯで形成された第２ゲート絶縁膜１１０は残されている。すなわち、第２ゲート絶縁膜１１０を構成するＳｉＯ膜から酸化物半導体１０８に酸素を供給するためである。しかしながら、第３層間絶縁膜１１２をＳｉＯによって形成し、このＳｉＯ膜から酸化物半導体１０８に酸素を供給することが出来れば、第２ゲート絶縁膜を省略することが出来る。
【００５４】
また、酸化物半導体１０８とボトムゲート１１１１である導電性を付与されたポリシリコン１０２２の間にはＳｉОによるゲート絶縁膜１０３が形成されているが、ＳｉОによるゲート絶縁膜１０３からの酸化物半導体１０８への酸素の供給が十分でない場合は、スパッタリング等の他の方法でＳｉＯ膜を形成し、ゲート絶縁膜１０３からの酸化物半導体１０８への必要な酸素の供給を確保できるようにする必要がある。
【００５５】
図１２は、酸化物半導体ＴＦＴのボトムゲート１１１１を導電性が付与されたポリシリコン１０２２で形成した場合のレイアウトを示す平面図である。図１２において、枠で囲ったＢｏｔｔｏｍ  Ｇａｔｅ  ＯＳ−ＴＦＴは、Ｂｏｔｔｏｍ  Ｇａｔｅ  酸化物半導体ＴＦＴの意味である。図１２において、映像信号線１２が縦後方（ｙ方向）に延在し、２本の映像信号線１２の間に酸化物半導体ＴＦＴが形成されている。映像信号線１２の下側を遮光膜１０５としての役割を有するシールド線１０５が横方向（ｘ方向）に延在している。図１２におけるシールド線１０５はゲート配線１１とすることも出来る。
【００５６】
図１２において、スルーホールＣＨ６を介してシールド電極１０５と導電性を付与されたポリシリコン１０２２によって形成されるボトムゲート電極１１１１が接続する。接続は、通常２個のスルーホールによって行われるが、図１２ではコンタクトホールＣＨ６で代表させている。この接続は映像信号線１２と同層で形成された電極９２２を経由して行われる。なお、図１２におけるシールド電極１０５は走査線９１で兼用させることも可能である。
【００５７】
図１２において、コンタクトホールＣＨ５によって、保護電極１０９が映像信号線９２と接続する。すなわち、図１２では、保護電極１０９がドレイン電極を構成している。図１２において、平面で視て、酸化物半導体１０８で形成されるチャネルを挟んで、保護電極１０９で構成されるソース電極が配置している、そして、コンタクトホールＣＨ７によって、映像信号線１２と同層の電極９２３と接続する。そして、電極９２３は画素電極と接続する。
【実施例３】
【００５８】
図１３は実施例３を示す断面図である。図１３が実施例２である図１１と異なる点は、ポリシリコンＴＦＴをトップゲートではなくボトムゲートにしている点である。そして、ポリシリコンＴＦＴのゲートには、遮光層１０５と同じ層に同じ材料で同時に形成されたボトムゲート電極１０４１が形成されている。図１３では、下地膜１０１がポリシリコンＴＦＴのゲート絶縁膜を構成している。しがって、図１３の下地膜１０１は厚い膜ではないことが望ましい。図１３では、例えば、ＳｉＮ膜、あるいは、ＳｉＮ膜とＳｉＯ膜の積層膜が下地膜１０１として使用される。
【００５９】
図１３における酸化物半導体ＴＦＴの構成は図１１と同じである。したがって、図１３では、ポリシリコンＴＦＴも酸化物半導体ＴＦＴもボトムゲートとなっている。図１３におけるポリシリコンＴＦＴにおけるポリシリコンのＬＤＤ領域１０２１、導電領域１０２２は図６乃至図８で説明したプロセスで形成することが出来る。
【００６０】
図１３のその他の構成は、図１１で説明したのと同様である。図１３は、ポリシリコンをボトムゲートにすると同時に、酸化物半導体ＴＦＴのゲート電極１１１１を、導電性を与えたポリシリコン１０２２で構成することによって、層数を減少させることが出来、製造歩留りを向上させ、製造コストを低減することが出来る。
【００６１】
以上、実施例１乃至３ではポリシリコンＴＦＴが酸化物半導体ＴＦＴよりも基板に近く配置されている構成で説明したが、酸化物半導体ＴＦＴがポリシリコンＴＦＴよりも基板に近く配置される構成であってもよい。
【実施例４】
【００６２】
実施例１乃至３では、本発明を液晶表示装置に対して適用した場合を説明した。本発明は有機ＥＬ表示装置に対しても適用することが出来る。図１４は有機ＥＬ表示装置の表示領域の画素部の等価回路である。図１４において、映像信号線１２と電源線９３が縦方向に延在して横方向に配列している。また、走査線１１が横方向に延在して縦方向に配列している。映像信号線１２または電源線９３と走査線１１で囲まれた領域が画素になっている。
【００６３】
図１４において、発光層としての有機ＥＬ層（ＥＬ）に流れる電流は制御ＴＦＴ（Ｔ２）によって制御される、制御ＴＦＴ（Ｔ２）のドレインは電源線９３と接続し、電源線９３と制御ＴＦＴ（Ｔ２）のドレインの間には保持容量（Ｃｈ）が接続している。また、制御ＴＦＴ（Ｔ２）のゲートはスイッチングＴＦＴ（Ｔ１）のソースと接続している。スイッチングＴＦＴ（Ｔ１）のゲートは走査線１１と接続し、ドレインは映像信号線１２と接続している。
【００６４】
図１４において、スイッチングＴＦＴ（Ｔ１）のゲートがＯＮになると、映像信号線１２から映像信号が保持容量Ｃｈの一方の電極に供給され、保持容量Ｃｈには、これに応じた電荷が電源線９３から供給される。その結果、駆動ＴＦＴ（Ｔ２）のゲートは所定の電位に保持され、これに応じた電流が制御ＴＦＴ（Ｔ２）を介して有機ＥＬ層（ＥＬ）に流れることになる。
【００６５】
図１４に示すように、有機ＥＬ表示装置の画素には２個のＴＦＴ（Ｔ１、Ｔ２）が存在する。いずれのＴＦＴも酸化物半導体で形成することができる。本実施例においても、周辺駆動回路をポリシリコンＴＦＴで形成することは同じである。つまり、半導体回路基板はハイブリッド構成になっている。
【００６６】
図１５は、画素における制御ＴＦＴを酸化物半導体で構成した場合の画素部における断面図の例である。図１５と図３を比較するとわかるように、液晶表示装置の場合も、有機ＥＬ表示装置の場合も、ＴＦＴのドレイン電極１１６、ソース電極１１７を覆って有機パッシベーション膜１１８を形成し、有機パッシベーション膜にスルーホール１３０を形成するまでは、液晶表示装置である図３と同じである。したがって、実施例１乃至３で説明した本発明の構成は、有機ＥＬ表示装置にもそのまま適用することが出来る。
【００６７】
以下は有機ＥＬ表示装置を示す図１５が液晶表示装置を示す図３と異なる部分である。図１５において、有機パッシベーション膜１１８の上にアノードとしての下部電極１５０が形成されている。下部電極１５０の上に、ホールを有するバンク１６０が形成されている。バンク１６０のホール内に発光層としての有機ＥＬ層１５１が形成されている。有機ＥＬ層１５１の上にカソードとしての上部電極１５２が形成されている。上部電極１５２は各画素共通に形成されている。上部電極１５２を覆ってＳｉＮ膜等を有する保護膜１５３が形成されている。保護膜１５３の上に外光の反射を防止するための、円偏光板１５５が粘着剤１５４を介して貼り付けられている。
【００６８】
ところで、有機ＥＬ表示装置は、バックライトは不要なので、光に対する遮光膜１０５は必ずしも必要ないが、基板１００をポリイミド等の樹脂で構成する場合、樹脂は帯電しやすいため、基板１００の帯電の影響を除去する必要があるので、遮光膜１０５はシールド電極として維持する必要がある場合もある。
【００６９】
なお、画素における制御ＴＦＴをポリシリＴＦＴで形成する場合、ＴＦＴを図１５の構成に変えて、例えば、図５に示すようなポリシリコンＴＦＴの構成とすることが出来る。この場合、必要に応じてポリシリコンの下方に、酸化物半導体の下方に形成される遮光膜１０５と同様なシールド電極あるいは遮光膜を形成することが出来る。
【実施例５】
【００７０】
本発明は、表示装置のみでなく、センサ装置等、種々の半導体装置に適用することが出来る。センサ装置には多くの種類が存在する。図１６は、図１５の有機ＥＬ表示装置と同様な構成を光センサとして使用した場合の例である。すなわち、有機ＥＬ表示装置を発光素子として使用している。図１６おいては、図１５で説明した有機ＥＬ表示装置の表示領域（発光素子）において、ＴＦＴ基板１００の下面に受光素子５００を配置している。発光素子の上面においては、粘着材６０１を介して、透明なガラス基板または透明な樹脂基板で形成されたフェースプレート６００が配置している。被測定物７００は、フェースプレート６００の上に載置する。
【００７１】
発光素子において、発光領域は、有機ＥＬ層１５１、下部電極１５０、上部電極１５２で構成される。発光領域の中央部分には、有機ＥＬ層、下部電極、上部電極が存在しないウィンドウ４００が形成されており、この部分は光が通過することが出来る。なお、下部電極１５０の下層には反射電極が形成され、有機ＥＬ層１５１で発光した光Ｌは上方に向かう。
【００７２】
図１６において、有機ＥＬ層１５１から出射した光Ｌは被測定物７００で反射して、ウィンドウ４００を通して、ＴＦＴ基板１００の下部に配置した受光素子５００によって受光され、被測定物７００が存在していることを検出する。被測定物７００が存在しない場合は反射光が存在しないので、受光素子５００には電流が流れない。したがって、被測定物７００の存在の有無を測定することが出来る。
【００７３】
図１７は、図１６に示すセンサ素子をマトリクス状に配置した光センサの平面図である。図１７において、ｘ方向において両側に配置した走査回路９５から走査線９１が横方向（ｘ方向）に延在している。ｙ方向における下側に配置した信号回路９６から信号線９２が縦方向（ｙ方向）に延在し、上側に配置した電源回路９７から電源線９３が下方向（−ｙ方向）に延在している。走査線９１と信号線９２、あるいは、走査線９１と電源線９３で囲まれた領域がセンサ素子９４である。
【００７４】
なお、本実施例における光センサにおいては、単に、被測定物７００の有無のみでなく、被測定物７００からの反射の強度を測定することによって、２次元画像を読み取ることが出来る。また、色毎にセンシングすることによって、カラー画像、あるいは、分光画像を検出することも出来る。センサの分解能は、図１７におけるセンサ素子９４の大きさによって決まるが、必要に応じて複数のセンサ素子９４を纏めて駆動することによって実効的なセンサ素子の大きさを調整することが出来る。
【００７５】
図１６及び図１７の例では、有機ＥＬ表示装置と同様な構成を光センサに応用した例であるが、本発明は、このような構成のみでなく、他の検出方法を用いた光センサにも適用することができる。さらに本発明は、光センサのみでなく、例えば容量センサ等、半導体装置基板を用いた他のセンサにも適用することができる。
【符号の説明】
【００７６】
１１…走査線、  １２…映像信号線、  １３…画素、  １４…表示領域、  １５…端子領域、  １６…シール材、  １７…フレキシブル配線基板、  ２０…異物、  ３０…接続配線、  ５１…遮光膜、  ５２…下地膜、  ５３…ポリシリコン、  ５４…ゲート絶縁膜、  ５５…ゲート電極、  ５６…ゲート絶縁膜、  ９０…検出領域、  ９１…走査線、  ９２…信号線、  ９３…電源線、  ９４…センサ素子、  ９５…走査回路、  ９６…信号回路、  ９７…電源回路、  １００…ＴＦＴ基板、  １０１…下地膜、  １０２…ポリシリコン半導体、  １０３…第１ゲート絶縁膜、  １０４…第１ゲート電極、  １０５…遮光膜、  １０６…第１層間絶縁膜、  １０７…第２層間絶縁膜、  １０８…酸化物半導体、  １０９…保護電極、  １１０…第２ゲート絶縁膜、  １１１…第２ゲート電極、  １１２…第３層間絶縁膜、  １１３…第４層間絶縁膜、  １１４…スルーホール、  １１５…スルーホール、  １１６…ドレイン電極、  １１７…ソース電極、  １１８…有機パッシベーション膜、  １１９…コモン電極、  １２０…容量絶縁膜、  １２１…画素電極、  １２２…配向膜、  １２３…スルーホール、  １２４…スルーホール、  １２５…ドレイン電極、  １２６…ソース電極、  １３０…スルーホール、  １３１…スルーホール、  １３５…スルーホール、  １３６…スルーホール、  １５０…下部電極、  １５１…有機ＥＬ層、  １５２…カソード、  １５３…保護層、  １５４…粘着材、  １５５…偏光板、  １６０…バンク、  ２００…対向基板、  ２０１…カラーフィルタ、  ２０２…ブラックマトリクス、  ２０３…オーバーコート膜、  ２０４…配向膜、  ２５０…レジスト、  ３００…液晶層、  ３０１…液晶分子、  ４００…ウィンドウ、  ５００…受光素子、  ６００…フェースプレート、  ６０１…粘着材、  ７００…被測定物、  ８００…レジスト、  ９２１…配線層、  ９２２…電極、  ９２３…電極、  １０２１…ＬＤＤ領域（ｎ−領域）、１０２２…ポリシリコン導電領域、  １０２５…Ｐチャネルポリシリコン、  １０２６…ポリシリコン導電領域、  １０４１…ボトムゲート電極、  １０８１…導電性を付与された酸化物半導体、  １１１１…ボトムゲート電極、  ＥＬ…有機ＥＬ層、  ＣH…コンタクトホール、  Ｃｈ…保持容量、  Ｌ…光、  Ｖa…アノード電圧、  Ｖｃｃ…基準電圧、  Ｖｄｄ…電源電圧、  Ｖｋ…カソード電圧、  Ｖｐ…画素電圧、  Ｖｓｉｇ…信号電圧
【図１】
2020202223.tif 000003
【図２】
2020202223.tif 000004
【図３】
2020202223.tif 000005
【図４】
2020202223.tif 000006
【図５】
2020202223.tif 000007
【図６】
2020202223.tif 000008
【図７】
2020202223.tif 000009
【図８】
2020202223.tif 000010
【図９】
2020202223.tif 000011
【図１０】
2020202223.tif 000012
【図１１】
2020202223.tif 000013
【図１２】
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【図１３】
2020202223.tif 000015
【図１４】
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【図１５】
2020202223.tif 000017
【図１６】
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【図１７】
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