(57)【要約】【課題】ＬＤＯを用いずに電源ノイズを低減した集積回路を提供する。【解決手段】電源回路１００の出力端子１０４は、負荷と接続される。制御回路１１０は、入力電圧ＶＩＮにより複数の中間キャパシタＣ１〜ＣＮを時分割で充電するとともに、複数の中間キャパシタＣ１〜ＣＮのうち充電中でない少なくともひとつを出力キャパシタＣＯＵＴと接続する。【選択図】図３
2020202690.tif 000002
【特許請求の範囲】
【請求項１】
直流の入力電圧を受ける入力端子と、
負荷と接続される出力端子と、
複数の中間キャパシタと、
前記出力端子と接続される出力キャパシタと、
前記入力電圧により前記複数の中間キャパシタを時分割で充電するとともに、前記複数の中間キャパシタのうち充電中でない少なくともひとつを前記出力キャパシタと接続する制御回路と、
を備えることを特徴とする電源回路。
【請求項２】
前記制御回路は、
前記複数の中間キャパシタに対応する複数のハイサイドスイッチであって、それぞれが、対応する中間キャパシタと前記入力端子の間に設けられる複数のハイサイドスイッチと、
前記複数の中間キャパシタに対応する複数のローサイドスイッチであって、それぞれが、対応する中間キャパシタと前記出力端子の間に設けられる複数のローサイドスイッチと、
前記複数のハイサイドスイッチおよび前記複数のローサイドスイッチを制御するタイミング発生器と、
を含むことを特徴とする請求項１に記載の電源回路。
【請求項３】
前記複数の中間キャパシタは、第１中間キャパシタおよび第２中間キャパシタを含み、
前記制御回路は、
前記入力電圧により前記第１中間キャパシタを充電する第１充電状態、
前記入力電圧により前記第２中間キャパシタを充電する第２充電状態、
前記第１中間キャパシタ、前記第２中間キャパシタをいずれも充電しない非充電状態、
が切りかえ可能であり、
前記第１充電状態、前記非充電状態、前記第２充電状態、前記非充電状態を順に繰り返すことを特徴とする請求項１または２に記載の電源回路。
【請求項４】
前記制御回路は、前記第１充電状態において、前記第２中間キャパシタを前記出力キャパシタと接続し、前記第２充電状態において、前記第１中間キャパシタを前記出力キャパシタと接続することを特徴とする請求項３に記載の電源回路。
【請求項５】
前記複数の中間キャパシタは、第１中間キャパシタおよび第２中間キャパシタを含み、
前記制御回路は、
前記入力電圧により前記第１中間キャパシタを充電する第１充電状態、
前記入力電圧により前記第２中間キャパシタを充電する第２充電状態、
を連続して交互に繰り返すことを特徴とする請求項１または２に記載の電源回路。
【請求項６】
前記制御回路は、前記第１充電状態の一部の時間区間において、前記第２中間キャパシタを前記出力キャパシタと接続し、前記第２充電状態の一部の時間区間において、前記第１中間キャパシタを前記出力キャパシタと接続することを特徴とする請求項５に記載の電源回路。
【請求項７】
前記複数の中間キャパシタは、第１中間キャパシタおよび第２中間キャパシタを含み、
前記制御回路は、
前記第１中間キャパシタと前記入力端子の間に設けられる第１ハイサイドスイッチと、
前記第２中間キャパシタと前記入力端子の間に設けられる第２ハイサイドスイッチと、
前記第１中間キャパシタと前記出力キャパシタの間に設けられる第１ローサイドスイッチと、
前記第２中間キャパシタと前記出力キャパシタの間に設けられる第２ローサイドスイッチと、
クロックにもとづいて、前記第１ハイサイドスイッチ、前記第２ハイサイドスイッチ、前記第１ローサイドスイッチ、前記第２ローサイドスイッチを制御するタイミング発生器と、
を含むことを特徴とする請求項１に記載の電源回路。
【請求項８】
前記タイミング発生器は、
前記クロックの一方のエッジを始点とする第１充電期間の間、前記第１ハイサイドスイッチ、前記第２ローサイドスイッチをオンし、
前記クロックの他方のエッジを始点とする第２充電期間の間、前記第２ハイサイドスイッチ、前記第１ローサイドスイッチをオンすることを特徴とする請求項７に記載の電源回路。
【請求項９】
前記タイミング発生器は、
前記クロックの一方のエッジを始点とする第１期間の間、前記第１ローサイドスイッチをオンし、
前記クロックの他方のエッジを始点とする第２期間の間、前記第２ローサイドスイッチをオンし、
前記第１期間を含むように遅延された前記クロックの半周期の間、前記第２ハイサイドスイッチをオンし、
前記第２期間を含むように遅延された前記クロックの半周期の間、前記第１ハイサイドスイッチをオンすることを特徴とする請求項７に記載の電源回路。
【請求項１０】
前記負荷は、前記クロックを生成するオシレータを含み、
前記タイミング発生器は、
前記クロックを遅延する遅延ラインを含み、前記遅延ラインの遅延量が、前記第１ローサイドスイッチおよび前記第２ローサイドスイッチのオン時間の長さを規定することを特徴とする請求項８または９のいずれかに記載の電源回路。
【請求項１１】
前記遅延ラインの遅延量は固定であることを特徴とする請求項１０に記載の電源回路。
【請求項１２】
前記遅延ラインは、前記オシレータに含まれる遅延回路のレプリカであることを特徴とする請求項１０に記載の電源回路。
【請求項１３】
前記遅延ラインには、前記オシレータに含まれる前記遅延回路に与える制御コードに応じた制御コードが供給されることを特徴とする請求項１２に記載の電源回路。
【請求項１４】
前記電源回路をローパスフィルタ、前記オシレータのノイズ特性をハイパスフィルタとみなすとき、前記ローパスフィルタのカットオフ周波数は、前記ハイパスフィルタのカットオフ周波数よりも低いことを特徴とする請求項１０から１３のいずれかに記載の電源回路。
【請求項１５】
クロックを生成するＰＬＬ回路と、
前記ＰＬＬ回路に電源電圧を供給する電源回路と、
を備え、
前記電源回路は、
直流の入力電圧を受ける入力端子と、
前記ＰＬＬ回路の電源ラインと接続される出力端子と、
第１中間キャパシタと、
第２中間キャパシタと、
前記出力端子と接続される出力キャパシタと、
前記第１中間キャパシタと前記入力端子の間に設けられる第１ハイサイドスイッチと、
前記第２中間キャパシタと前記入力端子の間に設けられる第２ハイサイドスイッチと、
前記第１中間キャパシタと前記出力端子の間に設けられる第１ローサイドスイッチと、
前記第２中間キャパシタと前記出力端子の間に設けられる第２ローサイドスイッチと、
前記クロックにもとづいて、前記第１ハイサイドスイッチ、前記第２ハイサイドスイッチ、前記第１ローサイドスイッチ、前記第２ローサイドスイッチを制御するタイミング発生器と、
を備えることを特徴とする集積回路。
【請求項１６】
前記タイミング発生器は、（i）前記第１ハイサイドスイッチがオン、前記第２ハイサイドスイッチがオフの第１充電状態、（ii）前記第１ハイサイドスイッチがオフ、前記第２ハイサイドスイッチがオフの第２充電状態、（iii）前記第１ハイサイドスイッチ、前記第２ハイサイドスイッチが両方オフの非充電状態が切替可能であり、前記第１充電状態、前記非充電状態、前記第２充電状態、前記非充電状態を順に繰り返すことを特徴とする請求項１５に記載の集積回路。
【請求項１７】
前記タイミング発生器は、前記第１充電状態において、前記第２中間キャパシタを前記出力キャパシタと接続し、前記第２充電状態において、前記第１中間キャパシタを前記出力キャパシタと接続することを特徴とする請求項１６に記載の集積回路。
【請求項１８】
前記タイミング発生器は、
（i）前記第１ハイサイドスイッチがオン、前記第２ハイサイドスイッチがオフの第１充電状態、（ii）前記第１ハイサイドスイッチがオフ、前記第２ハイサイドスイッチがオフの第２充電状態を連続して交互に繰り返すことを特徴とする請求項１５に記載の集積回路。
【請求項１９】
前記タイミング発生器は、前記第１充電状態の一部の時間区間において、前記第２ローサイドスイッチをオンし、前記第２充電状態の一部の時間区間において、前記第１ローサイドスイッチをオンすることを特徴とする請求項１８に記載の集積回路。
【請求項２０】
前記ＰＬＬ回路は、
相対的に低い精度で遅延が調節可能な第１遅延回路と、
相対的に高い精度で遅延が調節可能な第２遅延回路と、
を含み、
前記集積回路は、前記電源回路を２個備え、一方から前記第１遅延回路に電源電圧を供給し、他方から前記第２遅延回路に電源電圧を供給することを特徴とする請求項１５から１９のいずれかに記載の集積回路。
【請求項２１】
電源電圧の供給方法であって、
直流の入力電圧により複数の中間キャパシタを時分割で充電するステップと、
前記複数の中間キャパシタのうち充電中でない少なくともひとつを出力キャパシタに接続するステップと、
前記出力キャパシタに生ずる電圧を、負荷に供給するステップと、
を備えることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路に関する。
【背景技術】
【０００２】
電子機器において、電源ノイズは、機器の誤動作や特性劣化をもたらすため、対策が必要である。特に、同一のＬＳＩ（Large Scale Integrated circuit）やＩＣ（Integrated Circuit）内に、電源ノイズ源となる回路と、電源ノイズを忌避すべき回路が混載される場合に、電源ノイズの対策は極めて重要である。
【０００３】
図１（ａ）〜（ｃ）は、集積回路のブロック図である。図１（ａ）の集積回路１には、第１回路２と、第２回路４が集積化される。たとえば第１回路２は、デジタル回路であり、システムクロックと同期して動作する。第２回路４は、たとえばＰＬＬ（Phase Locked Loop）回路であり、クロックＣＬＫを生成する周波数シンセサイザである。クロックＣＬＫは、システムクロック、Ａ／ＤコンバータやＤ／Ａコンバータなどに用いられる。
【０００４】
図１（ａ）の集積回路１では、第１回路２と第２回路４の電源ピンに共通の電源電圧が供給される。第１回路２が動作すると、クロックと同期した動作電流が流れる。この動作電流によって、電源電圧ＶＤＤの変動が引き起こされ、電源ノイズとなる。電源ノイズには、外部の電源回路８自体に起因する成分も含まれる。
【０００５】
電源ノイズは、電源ライン６を経由して第２回路４に入力される。ＰＬＬ回路に電源ノイズが混入すると、それが生成するクロックの周波数変動特性、位相雑音特性やジッタ特性が劣化する。したがって、クロックＣＬＫの精度が要求されるアプリケーションでは、図１（ａ）のように、電源ライン、電源ピンを共通化するアプローチは取り得ない。
【０００６】
図１（ｂ）の集積回路１では、第１回路２と第２回路４の電源ピンが独立して個別に設けられ、それらの電源がアイソレートされている。第２回路４の電源ピンＶＤＤ２には外付けの低雑音のＬＤＯ（Low Drop Output）１０、すなわちリニアレギュレータが接続される。この構成では、第１回路２が発生する電源ノイズが第２回路４に混入するのを防止できるが、集積回路１に２個の電源ピンを設ける必要があり、集積回路１のコスト増加の要因となる。また外付けのＬＤＯ１０は、システム全体のコスト増の容易となる。
【０００７】
図１（ｃ）の集積回路１には、ＬＤＯ１２が集積化されている。ＬＤＯ１２は、電源ピンＶＤＤの電圧を安定化し、第２回路４に供給する。この構成によれば、ＬＤＯ１２によって、第２回路４に入力される電源ノイズを減衰させることができる。
【０００８】
図２は、非特許文献１に開示されるアーキテクチャを示す回路図である。このアーキテクチャは、図１（ｃ）の改良と捉えることができる。第２回路４であるＰＬＬ回路は、ＤＣＯ（Digital Controlled Oscillator）やＶＣＯ（Voltage Controlled Oscillator ）であるオシレータブロック４Ａと、その制御ブロック４Ｂを含む。この中でオシレータブロック４Ａは特に電源ノイズを忌避すべきブロックである。オシレータブロック４ＡとＬＤＯ１２の間にはスイッチＳＷ１が挿入される。オシレータブロック４Ａが生成するクロックＣＬＫにもとづいて、ゲート信号ＧＡＴＥが生成され、ＧＡＴＥ信号にもとづいて、スイッチＳＷ１がスイッチングされる。スイッチＳＷ１がオンの期間だけ、キャパシタＣ０がＬＤＯ１２と接続され、オフの期間は、キャパシタＣ０はＬＤＯ１２からアイソレートされる。オシレータブロック４Ａには、キャパシタＣ０に発生する電圧ＶＣ０が電源電圧として供給される。
【０００９】
キャパシタＣ０は、スイッチＳＷ１がオンの間、ＬＤＯ１２の出力電圧ＶＬＤＯによって充電され、スイッチＳＷ１がオフの間、オシレータブロック４Ａの動作電流によって放電される。すなわち、電圧ＶＣ０にはスイッチＳＷ１がオンの期間のみ、電圧ＶＬＤＯの電源ノイズが混入し、スイッチＳＷ１がオフの期間は、ノイズフリーとなる。特にオシレータブロック４Ａが動作期間と停止期間を交互に繰り返す間欠動作をする場合には、停止期間にスイッチＳＷ１をオン、動作期間にスイッチＳＷ１をオフすることで、電源ノイズの影響を低減することができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１７−１４３３９８号公報
【非特許文献】
【００１１】
【非特許文献１】Huy Cu Ngo ;  Kengo Nakata ;  Toru Yoshioka ;  Yuki Terashima ;  Kenichi Okada ;  Akira Matsuzawa, "8.5 A 0.42ps-jitter ?241.7dB-FOM synthesizable injection-locked PLL with noise-isolation LDO", Solid-State Circuits Conference (ISSCC), 2017 IEEE International, 5-9 Feb. 2017, DOI: 10.1109/ISSCC.2017.7870305.
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明者は、図１（ｃ）や図２のアーキテクチャについて検討した結果、以下の課題を認識するに至った。
【００１３】
ＬＤＯ１２を集積回路１に集積化することにより、集積回路１のチップ面積、ひいてはコストが増加する。またＬＤＯ１２はフィードバック制御を含むアナログ回路であるため設計にノウハウが要求され、日頃デジタル回路（２，４）を主たる設計対象とする回路設計者が設計するのは容易でない。特許文献１では、ＬＤＯをデジタル回路で構成する例も示されているが、同様に面積増加およびフィードバック制御による設計の複雑性の増加は避けられない。
【００１４】
またＬＤＯ１２には、電圧降下ΔＶによるロスがある。したがって、外部電源８が生成する電源電圧ＶＤＤは、第２回路４が要求する電源電圧ＶＤＤ（ＳＰＥＣ）よりも、電圧降下ΔＶの分、高くなければならない。第１回路２が要求する電源電圧が、第２回路４が要求する電源電圧と同じである場合、第１回路２には、要求電圧ＶＤＤ（ＳＰＥＣ）よりΔＶだけ高い電圧が供給されることとなり、第１回路２の消費電力が増大するという問題も生ずる。
【００１５】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ＬＤＯを用いずに電源ノイズを低減した集積回路の提供にある。
【課題を解決するための手段】
【００１６】
本発明のある態様は電源回路に関する。電源回路は、直流の入力電圧を受ける入力端子と、負荷と接続される出力端子と、複数の中間キャパシタと、出力端子と接続される出力キャパシタと、入力電圧により複数の中間キャパシタを時分割で充電するとともに、複数の中間キャパシタのうち充電中でない少なくともひとつを出力キャパシタと接続する制御回路と、を備える。
【００１７】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明のある態様によれば、ＬＤＯを用いずに、電源ノイズを低減できる。
【図面の簡単な説明】
【００１９】
【図１】図１（ａ）〜（ｃ）は、ＬＳＩのブロック図である。
【図２】非特許文献１に開示されるアーキテクチャを示す回路図である。
【図３】実施の形態に係る電源回路を備える集積回路の回路図である。
【図４】一実施例に係る電源回路の回路図である。
【図５】第１実施例に係るタイミング発生器の回路図である。
【図６】第１実施例に係る電源回路の動作波形図である。
【図７】第２実施例に係る電源回路の回路図である。
【図８】第２実施例に係る電源回路の動作波形図である。
【図９】図９（ａ）、（ｂ）は、電源回路の等価回路図である。
【図１０】一実施例に係る集積回路の回路図である。
【図１１】図１１（ａ）は、集積回路の等価回路図であり、図１１（ｂ）は、集積回路全体の周波数特性を示す図である。
【図１２】一実施例に係る集積回路の回路図である。
【図１３】位相雑音特性の測定結果を示す図である。
【図１４】図１４（ａ）、（ｂ）は、電源電圧ＶＤＤ、出力電圧ＶＯＵＴ、クロックＣＬＫの周波数の時間波形（シミュレーション結果）を示す図である。
【発明を実施するための形態】
【００２０】
（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２１】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００２２】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００２３】
図３は、実施の形態に係る電源回路１００を備える集積回路２００の回路図である。集積回路２００は、電源回路１００に加えて、回路ブロック２０２、２０４を備える。第１回路ブロック２０２は電源ノイズの発生源となる回路、および／または電源ノイズ耐性の高い回路を含む。第２回路ブロック２０４は、電源ノイズを忌避すべき、言い換えれば電源ノイズ耐性の低い回路であり、デジタル回路であると、アナログ回路であるとを問わない。
【００２４】
集積回路２００の電源ピンＶＤＤには、外部からの電源電圧ＶＤＤが供給される。電源電圧ＶＤＤには、電源電圧ＶＤＤを生成する電源由来のノイズ、あるいは回路ブロック２０２由来の電源ノイズが含まれる。
【００２５】
電源回路１００は、その入力端子１０２に直流の電源電圧ＶＤＤ（入力電圧ＶＩＮ）を受け、出力端子１０４から電源ノイズが除去された電源電圧ＶＯＵＴを出力し、第２回路ブロック２０４に供給する。
【００２６】
電源回路１００は、複数の中間キャパシタＣ１〜ＣＮ（Ｎ≧２）、出力キャパシタＣＯＵＴおよび制御回路１１０を備える。
【００２７】
複数の中間キャパシタＣ１〜ＣＮおよび出力キャパシタＣＯＵＴそれぞれの一端は接地される。また出力キャパシタＣＯＵＴの他端は出力端子１０４と接続される。
【００２８】
制御回路１１０は、入力端子１０２ならびに複数の中間キャパシタＣ１〜ＣＮ、出力キャパシタＣＯＵＴそれぞれの他端と接続されている。
【００２９】
制御回路１１０は、入力電圧ＶＩＮにより複数の中間キャパシタＣ１〜ＣＮを時分割で充電するとともに、複数の中間キャパシタＣ１〜ＣＮのうち、充電中でない少なくともひとつを出力キャパシタＣＯＵＴと接続する。
【００３０】
以上が電源回路１００の構成である。この電源回路１００において、出力キャパシタＣＯＵＴは、いずれの期間においても、入力端子１０２と直接接続されることはなく、複数の中間キャパシタＣ１〜ＣＮのうち入力端子１０２と切り離された状態（非充電状態）にあるものとのみ接続される。その結果、入力電圧ＶＩＮに重畳される電源ノイズが、直接、出力端子１０４に供給されないため、電源ノイズを除去することができる。
【００３１】
この電源回路１００は、ＬＤＯよりも回路面積が小さいため、チップ面積およびコストの増加を抑制できる。またＬＤＯのようなフィードバック制御を含まないため、設計が容易であるという利点を有する。
【００３２】
本発明は、図３のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
【００３３】
図４は、一実施例に係る電源回路１００の回路図である。電源回路１００は、複数の中間キャパシタＣ１〜ＣＮ、出力キャパシタＣＯＵＴに加えて、制御回路１１０に相当する複数のハイサイドスイッチＳＷＨ、複数のローサイドスイッチＳＷＬおよびタイミング発生器１２０を備える。中間キャパシタの個数Ｎは限定されないが、以下では例示的にＮ＝２とし、Ｃ１を第１中間キャパシタ、Ｃ２を第２中間キャパシタと称する。
【００３４】
複数のハイサイドスイッチＳＷＨ＃（＃＝１〜Ｎ）は、入力端子１０２と対応する中間キャパシタＣ＃の間に設けられる。また複数のローサイドスイッチＳＷＬ＃（＃＝１〜Ｎ）は、出力端子１０４と対応する中間キャパシタＣ＃の間に設けられる。
【００３５】
タイミング発生器１２０は、クロックＣＬＫにもとづいて、上側のゲート信号ＨＧ１〜ＨＧＮ、下側のゲート信号ＬＧ１〜ＬＧＮを生成し、複数のハイサイドスイッチＳＷＨ１〜ＳＷＨＮ、複数のローサイドスイッチＳＷＬ１〜ＳＷＬＮを制御する。
【００３６】
たとえばスイッチＳＷＨ，ＳＷＬはＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）トランジスタで構成することができ、この場合、ゲート信号ＨＧ，ＬＧがハイのときスイッチＳＷＨ，ＳＷＬはオフであり、ゲート信号ＨＧ，ＬＧがローのときスイッチＳＷＨ，ＳＷＬはオンとなる。
【００３７】
タイミング発生器１２０の構成や、タイミング制御にはさまざまな実施例が存在する。以下、それらのいくつかを説明する。
【００３８】
（第１実施例）
制御回路１１０は、第１充電状態φ１、第２充電状態φ２、非充電状態φＮＣが切りかえ可能である。はじめに上側の動作を説明する。
・第１充電状態φ１
第１充電状態φ１において、入力電圧ＶＩＮにより第１中間キャパシタＣ１が充電される。
ＳＷＨ１＝ＯＮ
ＳＷＨ２＝ＯＦＦ
・第２充電状態φ２
第２充電状態φ２において、入力電圧ＶＩＮにより第２中間キャパシタＣ２が充電される。
ＳＷＨ１＝ＯＦＦ
ＳＷＨ２＝ＯＮ
・非充電状態φＮＣ
非充電状態φＮＣにおいて、第１中間キャパシタＣ１，第２中間キャパシタＣ２はいずれも非充電状態である。
ＳＷＨ１＝ＯＦＦ
ＳＷＨ２＝ＯＦＦ
【００３９】
制御回路１１０は、第１充電状態φ１、非充電状態φＮＣ、第２充電状態φ２、非充電状態φＮＣを順に繰り返す。
【００４０】
続いて下側の動作を説明する。
・第１充電状態φ１
第２中間キャパシタＣ２が出力キャパシタＣＯＵＴと接続される。
ＳＷＬ１＝ＯＦＦ
ＳＷＬ２＝ＯＮ
・第２充電状態φ２
第１中間キャパシタＣ１が出力キャパシタＣＯＵＴと接続される。
ＳＷＬ１＝ＯＮ
ＳＷＬ２＝ＯＦＦ
・非充電状態φ２
第１中間キャパシタＣ１、第２中間キャパシタＣ２の両方が出力キャパシタＣＯＵＴから切り離される。
ＳＷＬ１＝ＯＦＦ
ＳＷＬ２＝ＯＦＦ
【００４１】
図５は、第１実施例に係るタイミング発生器１２０Ａの回路図である。タイミング発生器１２０Ａは、クロックＣＬＫの一方のエッジ（ポジティブエッジ）を始点とする第１充電期間の間、第１ハイサイドスイッチＳＷＨ１、第２ローサイドスイッチＳＷＬ２をオンし、クロックＣＬＫの他方のエッジ（ネガティブエッジ）を始点とする第２充電期間の間、第２ハイサイドスイッチＳＷＨ２、第１ローサイドスイッチＳＷＬ１をオンする。
【００４２】
タイミング発生器１２０Ａは、遅延ライン１２２、ＥＸ−ＮＯＲゲート１２４、ＯＲゲート１２６、１２８を含む。遅延ライン１２２は、クロックＣＬＫを遅延する。遅延量τは、クロックＣＬＫの半周期より短い。遅延ライン１２２はインバータチェーンであってもよいし、その他の遅延回路であってもよい。
【００４３】
ＥＸ−ＮＯＲゲート１２４は、遅延前および遅延後のクロックＣＬＫ，ＣＬＫｄのＥＸ−ＮＯＲ（排他的否定論理和）を生成する。ＥＸ−ＮＯＲゲート１２４の出力Ｓｐは、クロックＣＬＫのポジティブエッジおよびネガティブエッジから、遅延時間τの間、ローとなるパルス信号である。
【００４４】
ＯＲゲート１２６の一方の入力には、遅延後のクロックＣＬＫｄが入力され、他方の入力には、ＥＸ−ＮＯＲゲートの出力Ｓｐが入力される。ＯＲゲート１２６の出力Ｓ１は、元のクロックＣＬＫのポジティブエッジから遅延時間τの間、ローとなる。ＯＲゲート１２６の出力Ｓ１にもとづいて、ゲート信号ＨＧ１，ＬＧ２が生成され、スイッチＳＷＨ１，ＳＷＬ２が制御される。
【００４５】
ＯＲゲート１２８の一方の入力には、遅延後のクロックＣＬＫｄの反転信号が入力され、他方の入力には、ＥＸ−ＮＯＲゲートの出力Ｓｐが入力される。ＯＲゲート１２８の出力Ｓ２は、元のクロックＣＬＫのネガティブエッジから遅延時間τの間、ローとなる。ＯＲゲート１２８の出力Ｓ２にもとづいて、ゲート信号ＨＧ２，ＬＧ１が生成され、スイッチＳＷＨ２，ＳＷＬ１が制御される。なお当業者によれば、同じ機能を奏しうるタイミング発生器１２０Ａの変形が存在すること、それらが本発明の範囲に含まれることが理解される。
【００４６】
図６は、第１実施例に係る電源回路１００の動作波形図である。ＶＡ，ＶＢはそれぞれ、第１中間キャパシタＣ１，第２中間キャパシタＣ２の電圧波形を示す。ＶＯＵＴは出力キャパシタＣＯＵＴに発生する出力電圧である。
【００４７】
第１充電状態φ１において、入力電圧ＶＩＮにより第１中間キャパシタＣ１が充電され、電圧ＶＡが上昇する。このときの電圧ＶＡには電源ノイズが重畳されている。その間、第２中間キャパシタＣ２と出力キャパシタＣＯＵＴが接続され、第２中間キャパシタＣ２の電荷が出力キャパシタＣＯＵＴに移動し、出力キャパシタＣＯＵＴが充電され、出力電圧ＶＯＵＴが上昇する。
【００４８】
続く非充電状態φＮＣにおいて、出力キャパシタＣＯＵＴが負荷電流によって放電され、出力電圧ＶＯＵＴは低下する。第１中間キャパシタＣ１、第２中間キャパシタＣ２に電荷の移動は生じないから、電圧ＶＡ，ＶＢは一定である。
【００４９】
続く第２充電状態φ２において、入力電圧ＶＩＮにより第２中間キャパシタＣ２が充電され、電圧ＶＢが上昇する。その間、第１中間キャパシタＣ１と出力キャパシタＣＯＵＴが接続され、第１中間キャパシタＣ１の電荷が出力キャパシタＣＯＵＴに移動し、出力キャパシタＣＯＵＴが充電され、出力電圧ＶＯＵＴが上昇する。
【００５０】
続く非充電状態φＮＣにおいて、出力キャパシタＣＯＵＴが負荷電流によって放電され、出力電圧ＶＯＵＴは低下する。第１中間キャパシタＣ１、第２中間キャパシタＣ２に電荷の移動は生じないから、電圧ＶＡ，ＶＢは一定である。
【００５１】
第１実施例に係る電源回路１００はこの動作を繰り返す。第１実施例において生成される出力電圧ＶＯＵＴからは、入力電圧ＶＩＮに含まれる電源ノイズが除去されている。
【００５２】
なお、非充電状態φＮＣは第１充電状態φ１，第２充電状態φ２より短くてもよい。理想的には非充電状態φＮＣは省略しうるが、現実的には非充電状態φＮＣを短くしすぎると、タイミングズレによって、出力端子１０４に直接、電源ノイズを含む入力電圧ＶＩＮが現れるおそれがある。言い換えれば非充電状態φＮＣを挿入することにより、シビアなタイミング設計から解放される。
【００５３】
（第２実施例）
はじめにハイサイドスイッチの動作を説明する。制御回路１１０は、第１充電状態φ１、第２充電状態φ２が切りかえ可能である。
・第１充電状態φ１
第１充電状態φ１において、入力電圧ＶＩＮにより第１中間キャパシタＣ１が充電される。
ＳＷＨ１＝ＯＮ
ＳＷＨ２＝ＯＦＦ
・第２充電状態φ２
第２充電状態φ２において、入力電圧ＶＩＮにより第２中間キャパシタＣ２が充電される。
ＳＷＨ１＝ＯＦＦ
ＳＷＨ２＝ＯＮ
【００５４】
制御回路１１０は、第１充電状態φ１、第２充電状態φ２を連続的に交互に繰り返す。
【００５５】
続いてローサイドスイッチの動作を説明する。
制御回路１１０は、第１充電状態φ１の一部の時間区間において、第２ローサイドスイッチＳＷＬ２をオンし、第２中間キャパシタＣ２を出力キャパシタＣＯＵＴと接続する。
また第２充電状態φ２の一部の時間区間において、第１ローサイドスイッチＳＷＬ１をオンし、第１中間キャパシタＣ１を出力キャパシタＣＯＵＴと接続する。
【００５６】
図７は、第２実施例に係る電源回路１００Ｂの回路図である。タイミング発生器１２０Ｂは、クロックＣＬＫの一方のエッジ（ネガティブエッジ）を始点とする第１期間Ｔ１の間、第１ローサイドスイッチＳＷＬ１をオンする。またクロックＣＬＫの他方のエッジ（ポジティブエッジ）を始点とする第２期間Ｔ２の間、第２ローサイドスイッチＳＷＬ２をオンする。
【００５７】
またタイミング発生器１２０Ｂは、第１期間Ｔ１を含むように遅延されたクロックＣＬＫの半周期の間、第２ハイサイドスイッチＳＷＨ２をオンし、第２期間Ｔ２を含むように遅延されたクロックＣＬＫの半周期の間、第１ハイサイドスイッチＳＷＨ１をオンする。
【００５８】
遅延ライン１２２、ＥＸ−ＮＯＲゲート１２４は、図５と同様であり、パルス信号Ｓｐを生成する。
【００５９】
遅延ライン１３６は、クロックＣＬＫを遅延し、ＨＧ１信号を生成する。インバータ１３４は、クロックＣＬＫを反転する。遅延ライン１３８は、反転クロックＣＬＫｂを遅延し、ＨＧ２信号を生成する。
【００６０】
ＯＲゲート１３０は、ＣＬＫとＳｐの論理和にもとづき、ＬＧ１信号を生成する。ＯＲゲート１３２は、ＣＬＫｂとＳｐの論理和にもとづき、ＬＧ２信号を生成する。なお当業者によれば、同じ機能を奏しうるタイミング発生器１２０Ｂの変形が存在すること、それらが本発明の範囲に含まれることが理解される。
【００６１】
図８は、第２実施例に係る電源回路１００Ｂの動作波形図である。クロックＣＬＫと同期動作するデジタル回路は、クロックのエッジをトリガとして活性化し、内部の状態遷移が発生する。そのため微視的にみると、負荷電流ＩＬＯＡＤは、クロックの周期の一部分（活性区間）において流れ、別の部分（不活性区間）では流れない間欠モードとみなせる場合がある。この場合、出力電圧ＶＯＵＴは、活性区間において低下し、不活性区間では一定に保たれる。
【００６２】
第１実施例と第２実施例を比較すると、図５のタイミング発生器１２０Ａでは、図７Ｂの遅延ライン１３６、遅延ライン１３８が不要であるため、回路面積を小さくできるという利点がある。
【００６３】
第１あるいは第２の実施例において、遅延ライン１３６の遅延量τを固定した場合、以下の効果がえられる。温度変動や電源電圧変動が発生したときに、遅延量τが変化し、パルス信号Ｓｐのパルス幅が長くなり、中間キャパシタへの充電時間、あるいは出力キャパシタへの充電時間が変化する。これにより出力電圧ＶＯＵＴの変動が抑えられる方向にフィードバックがかかる。たとえば電源電圧ＶＤＤ（ＶＩＮ）が低下すると、遅延ライン１３６の遅延量は長くなるため、充電時間が長くなり、入力電圧ＶＩＮの低下が相殺される。また、クロック周波数が高くなり回路電流が増える場合も、スイッチと中間キャパシタが形成する等価抵抗値ＲＥＱは下がるため、同様に入力電圧ＶＩＮの低下が相殺される方向に作用する。
【００６４】
図９（ａ）、（ｂ）は、電源回路１００の等価回路図である。図９（ａ）を参照すると、ハイサイドスイッチＳＷＨ＃，ローサイドスイッチＳＷＬ＃それぞれのオン抵抗をＲＯＮ，スイッチング周波数をｆＳＷ、オン時間をＴＯＮ（上述の遅延時間τ）とする。このとき、オン時間ＴＯＮが、キャパシタＣ＃およびＣＯＵＴを充電しうる程度に長い場合、すなわちＴＯＮ＞（ＲＯＮ×Ｃ［＃，ＯＵＴ］）である場合、電荷保存則よりハイサイドスイッチＳＷＨ＃とキャパシタＣ＃からなる回路は、以下の等価抵抗ＲＥＱで表される。
ＲＥＱ＝１／（ｆＳＷ×Ｃ＃）
【００６５】
したがってハイサイドスイッチＳＷＨ＃およびキャパシタＣ＃からなる等価抵抗ＲＥＱと出力キャパシタＣＯＵＴは、カットオフ周波数ｆｃが以下の式で表される１次のローパスフィルタを形成することとなる。
ｆｃ＝１／（２π・ＲＥＱ・ＣＯＵＴ）＝１／（２π／ｆＳＷ・ＣＯＵＴ／Ｃ＃）
このカットオフ周波数ｆｃは、スイッチング周波数ｆＳＷによって制御することができる。
【００６６】
図９（ｂ）を参照する。図９（ｂ）は、オン時間ＴＯＮが、キャパシタＣ＃およびＣＯＵＴを充電しうる程度に長くない場合、すなわちＴＯＮ＜（ＲＯＮ×Ｃ［＃，ＯＵＴ］）である場合の等価回路図を示す。この場合、ハイサイドスイッチＳＷＨ＃、ＳＷＬ＃それぞれは、以下の等価抵抗ＲＥＱで表される。
ＲＥＱ＝ＲＯＮ／（ＴＯＮ×ｆＳＷ）
ＴＯＮ×ｆＳＷは、周期に対するオン時間の比（すなわちデューティ比）である。
【００６７】
したがってハイサイドスイッチＳＷＨ＃の等価抵抗ＲＥＱとキャパシタＣ＃は１次のローパスフィルタを形成しており、そのカットオフ周波数ｆｃＨは、
ｆｃＨ＝１／（２π・ＲＥＱ・Ｃ＃）
となり、カットオフ周波数ｆｃＨは周波数には依存せず、デューティ比によって制御可能である。
【００６８】
またローサイドスイッチＳＷＬ＃の等価抵抗ＲＥＱと出力キャパシタＣＯＵＴも１次のローパスフィルタを形成しており、そのカットオフ周波数ｆｃＬは、
ｆｃＬ＝１／（２π・ＲＥＱ・ＣＯＵＴ）
となり、カットオフ周波数ｆｃＬも、周波数には依存せず、デューティ比によって制御可能となる。
【００６９】
電源回路１００全体としては、１次のローパスフィルタの２段直列接続（すなわち２次のローパスフィルタ）となる。
【００７０】
第１あるいは第２実施例において、遅延量τをクロックＣＬＫの周期と連動して変化させることにより、以下の効果が得られる。
【００７１】
遅延ライン１３６の遅延量τは、オン時間ＴＯＮに相当する。したがってクロックＣＬＫの周期とオン時間ＴＯＮを連動させることで、デューティ比を一定にたもつことができ、電源回路１００のローパスフィルタとしてのカットオフ周波数を一定に保つことができる。
【００７２】
加えて第１実施例で説明する制御は、第２実施例に比べて以下の利点を有する。第２実施例では、ハイサイドスイッチがデューティ比５０％でスイッチングするため、ローパスフィルタのカットオフ周波数ｆｃＨは高くなる。これに対して、第１実施例では、ハイサイドスイッチがより小さいデューティ比でスイッチングするため、ローパスフィルタのカットオフ周波数ｆｃＨをより低くすることができる。これにより、より低い周波数の電源ノイズを除去することが可能となる。
【００７３】
図１０は、一実施例に係る集積回路３００の回路図である。集積回路３００は、電源ノイズ耐性の高いデジタル回路３０２、ＰＬＬ回路３１０および電源回路１００を備える。
【００７４】
ＰＬＬ回路３１０は、周波数可変オシレータ３１２と、フィードバック回路３１４と、を備え、基準クロックＲＥＦＣＬＫの周波数を逓倍した周波数のシステムクロックＣＬＫを生成し、デジタル回路３０２に供給する。
【００７５】
周波数可変オシレータ３１２は、ＶＣＯ（Voltage Controlled Oscillator）あるいはＤＣＯ（Digital Controlled Oscillator）であり、出力が入力にフィードバックされた遅延回路３１６を含む。フィードバック回路３１４には周波数可変オシレータ３１２が生成するクロックＣＬＫがフィードバックされており、フィードバック回路３１４は基準クロックＲＥＦＣＬＫにもとづいて制御電圧ＶＣＴＲＬ（あるいは制御コードＤＣＴＲＬ）を生成し、遅延回路３１６の遅延量を調節する。
【００７６】
デジタル回路３０２およびフィードバック回路３１４には、ノイズ耐性が高い回路であり、電源ピンＶＤＤの電源電圧ＶＤＤが直接供給される。
【００７７】
一方、周波数可変オシレータ３１２では、電源ノイズがクロックＣＬＫの位相雑音として現れるため、電源ノイズ耐性が低い。そこで周波数可変オシレータ３１２の電源端子には電源回路１００の出力電圧ＶＯＵＴが供給される。
【００７８】
電源回路１００は、周波数可変オシレータ３１２が生成するクロックＣＬＫにもとづいて状態遷移させることができる。なお電源回路１００のタイミング発生器１２０を、図５あるいは図７の構成とする場合、遅延ライン１２２を、遅延回路３１６のレプリカとし、遅延ライン１２２の遅延量を、遅延回路３１６の遅延量に追従させるとよい。これにより、図９を参照して説明したように、電源回路１００のローパスフィルタとしてのカットオフ周波数を一定に保つことができる。
【００７９】
図１１（ａ）は、集積回路３００の等価回路図である。一般的な２次ＰＬＬ内における周波数可変オシレータ３１２のノイズ特性（電源ノイズの周波数に対する位相雑音の周波数特性）は、２次のハイパス特性ＨＨＰＦ（ｓ）の伝達関数で表される。一方、上述のように、電源回路１００はローパス特性ＨＬＰＦ（ｓ）の伝達関数で表される。
【００８０】
そこで、図１１（ｂ）に示すように、ローパスフィルタのカットオフ周波数が、ハイパスフィルタのカットオフ周波数ｆｃ’より低くなるように動作条件を定めることにより、クロックＣＬＫの位相雑音を好適に除去できる。
【００８１】
図１２は、一実施例に係る集積回路４００の回路図である。集積回路４００は、デジタル回路４０２、ＰＬＬ回路４１０、電源回路１００Ｃ，１００Ｆを備える。ＰＬＬ回路４１０の周波数可変オシレータ４１２は、直列に接続される２個の遅延回路４１６Ｃ，４１６Ｆを含む。遅延回路４１６Ｃは、相対的に低い分解能で遅延が制御可能であり、遅延回路４１６は、相対的に高い分解能で遅延が制御可能である。すなわち、遅延回路４１６Ｃによって周波数可変オシレータ４１２の発振周波数が低い精度で調整され、遅延回路４１６Ｆによって周波数可変オシレータ４１２の発振周波数が高い精度で調整される。遅延回路４１６Ｃ，４１６Ｆは、それぞれの遅延レンジに応じて異なる構成を有する。たとえば前段の遅延回路４１６Ｃは、単位遅延を与える論理ゲートを多段に接続し、制御コードに応じて通過する論理ゲートの個数を可変としてもよい。後段の遅延回路４１６Ｆは、クロックの伝搬ラインに可変キャパシタを接続し、可変キャパシタの容量を変化させる構成としてもよい。
【００８２】
電源回路１００Ｃは、遅延回路４１６Ｃに出力電圧ＶＯＵＴＣを供給する。電源回路１００Ｃの状態遷移のためのクロックは、対応する遅延回路４１６Ｃの出力から取り出してもよい。同様に電源回路１００Ｆは遅延回路４１６Ｆに出力電圧ＶＯＵＴＦを供給する。電源回路１００Ｆの状態遷移のためのクロックは、対応する遅延回路４１６Ｆの出力から取り出してもよい。
【００８３】
電源回路１００Ｃのタイミング発生器１２０を、図５あるいは図７の構成とする場合、遅延ライン１２２を、遅延回路４１６Ｃのレプリカとし、それらに対応する制御コードを与えることにより、遅延ライン１２２の遅延量を、遅延回路４１６Ｃの遅延量に追従させるとよい。
【００８４】
同様に、電源回路１００Ｆのタイミング発生器１２０を、図５あるいは図７の構成とする場合、遅延ライン１２２を、遅延回路４１６Ｆのレプリカとし、遅延ライン１２２の遅延量を、遅延回路４１６Ｆの遅延量に追従させるとよい。
【００８５】
以上が集積回路４００の構成である。
【００８６】
図１３は、位相雑音特性の測定結果を示す図である。実線は、電源電圧ＶＤＤに１０ｋＨｚ、振幅０．１Ｖの電源ノイズを重畳したときの特性である。電源回路１００を省略したときの特性である。これらの比較から分かるように、電源回路１００を設けることにより、位相雑音を大きく（２６ｄＢ）改善することができる。
【００８７】
図１４（ａ）、（ｂ）は、電源電圧ＶＤＤ、出力電圧ＶＯＵＴ、クロックＣＬＫの周波数の時間波形（シミュレーション結果）を示す図である。図１４（ａ）は電源回路１００を省略したときの、図１４（ｂ）は電源回路１００を設けたときの波形を示す。クロックＣＬＫの周波数ｆＯＳＣは２００ＭＨｚ、電源ノイズの周波数は５０ＭＨｚとしている。ノイズの振幅は０．１Ｖ、電源電圧ＶＤＤ＝１．５Ｖ、温度は２５℃である。
【００８８】
図１４（ａ）、（ｂ）の比較から分かるように、電源回路１００を挿入することにより、周波数の変動は、１／２０に低減されている。この変動量は電源回路１００で使用されるスイッチ制御信号のデューティ比や容量値を変更することで調整可能である。
【００８９】
実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例を説明する。
【００９０】
（第１変形例）
電源回路１００の複数のスイッチの配置（トポロジー）は、図４のそれに限定されない。当業者によれば、他のスイッチのレイアウトを用いても、入力端子１０２、複数の中間キャパシタＣ１〜ＣＮ、出力キャパシタＣＯＵＴを適切に接続、分離できることが理解される。
【００９１】
（第２変形例）
同様にタイミング発生器１２０の構成も、図５や図７のそれに限定されない。また電源回路１００の動作シーケンスは、図６や図８に限定されない。
【００９２】
（第３変形例）
電源回路１００の負荷回路はデジタル回路に限定されず、アナログ回路であってもよく、クロック周期に同期して電力消費する回路であればその構成は問わない。
【００９３】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００９４】
ＳＷＨ１  第１ハイサイドスイッチ
ＳＷＨ２  第２ハイサイドスイッチ
ＳＷＬ１  第１ローサイドスイッチ
ＳＷＬ２  第２ローサイドスイッチ
Ｃ１ 第１中間キャパシタ
Ｃ２ 第２中間キャパシタ
ＣＯＵＴ  出力キャパシタ
１００  電源回路
１０２  入力端子
１０４  出力端子
１１０  制御回路
１２０  タイミング発生器
１２２  遅延ライン
１２４  ＥＸ−ＮＯＲゲート
１２６，１２８，１３０，１３２  ＯＲゲート
１３４  インバータ
１３６，１３８  遅延ライン
２００  集積回路
２０２  第１回路ブロック
２０４  第２回路ブロック
３００  集積回路
３０２  デジタル回路
３１０  ＰＬＬ回路
３１２  周波数可変オシレータ
３１４  フィードバック回路
３１６  遅延回路
４００  集積回路
４０２  デジタル回路
４１０  ＰＬＬ回路
４１２  周波数可変オシレータ
４１４  フィードバック回路
４１６  遅延回路
【図１】
2020202690.tif 000003
【図２】
2020202690.tif 000004
【図３】
2020202690.tif 000005
【図４】
2020202690.tif 000006
【図５】
2020202690.tif 000007
【図６】
2020202690.tif 000008
【図７】
2020202690.tif 000009
【図８】
2020202690.tif 000010
【図９】
2020202690.tif 000011
【図１０】
2020202690.tif 000012
【図１１】
2020202690.tif 000013
【図１２】
2020202690.tif 000014
【図１３】
2020202690.tif 000015
【図１４】
2020202690.tif 000016