(57)【要約】【課題】負荷応答性と動作安定性を両立する。【解決手段】ＤＣ／ＤＣコンバータ１００は、例えば、スイッチ出力段（Ｎ１、Ｎ２、Ｌ１、Ｃ１、Ｃ２、Ｐ１）で生成される出力電圧ＶＯ１に応じた帰還電圧Ｖｆｂと所定の基準電圧Ｖｒｅｆとの差分に応じた誤差信号Ｉｅｒｒ（Ｖｅｒｒ）を生成するエラーアンプ１２１と、誤差信号Ｉｅｒｒ（延いてはオフ信号Ｓｏｆｆ）に応じて前記スイッチ出力段を駆動する駆動部１１０と、出力電圧ＶＯ１の低下が所定期間内に規定回数以上生じたときにエラーアンプ１２１のゲインを引き上げるゲイン切替部１４０と、を有する。ゲイン切替部１４０は、例えば、帰還電圧Ｖｆｂと所定の検出電圧Ｖｄｅｔとを比較して比較信号Ｓ１を生成するコンパレータ１４１と、比較信号Ｓ１のパルスをカウントしてエラーアンプ１２１のゲイン切替信号Ｓ２を生成するカウンタ１４２と、を含む。【選択図】図４
2020202714.tif 000002
【特許請求の範囲】
【請求項１】
スイッチ出力段で生成される出力電圧に応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するエラーアンプと、
前記誤差信号に応じて前記スイッチ出力段を駆動する駆動部と、
前記出力電圧の低下が所定期間内に規定回数以上生じたときに前記エラーアンプのゲインを引き上げるゲイン切替部と、
を有することを特徴とするＤＣ／ＤＣコンバータ。
【請求項２】
前記ゲイン切替部は、前記エラーアンプのゲインを引き上げた後、前記出力電圧の低下が解消されたときに前記エラーアンプのゲインを元に戻すことを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項３】
前記エラーアンプは、前記誤差信号の出力端に電流を流し出す第１トランジスタと、前記出力端から電流を引き込む第２トランジスタと、を含み、
前記エラーアンプのゲインが引き上げられていないときには、前記第１トランジスタ及び前記第２トランジスタの双方が動作され、前記エラーアンプのゲインが引き上げられているときには、前記第２トランジスタが停止されて前記第１トランジスタのみが動作されることを特徴とする請求項１または請求項２に記載のＤＣ／ＤＣコンバータ。
【請求項４】
前記ゲイン切替部は、前記帰還電圧と所定の検出電圧とを比較して比較信号を生成するコンパレータと、前記比較信号のパルスをカウントして前記エラーアンプのゲイン切替信号を生成するカウンタと、を含むことを特徴とする請求項１〜請求項３のいずれか一項に記載のＤＣ／ＤＣコンバータ。
【請求項５】
前記コンパレータは、ヒステリシスを持つことを特徴とする請求項４に記載のＤＣ／ＤＣコンバータ。
【請求項６】
単一の抵抗ラダーを用いて所定の電圧を異なる分圧比で分圧することにより前記基準電圧及び前記検出電圧を生成する分圧部をさらに有することを特徴とする請求項４または請求項５に記載のＤＣ／ＤＣコンバータ。
【請求項７】
入力電圧から出力電圧を生成するプライマリ電源と、
前記出力電圧から第２出力電圧を生成するセカンダリ電源と、
を有し、
前記プライマリ電源は、請求項１〜請求項６のいずれか一項に記載のＤＣ／ＤＣコンバータであることを特徴とするシステム電源。
【請求項８】
前記セカンダリ電源は、第２ＤＣ／ＤＣコンバータとリニアレギュレータを含むことを特徴とする請求項７に記載のシステム電源。
【請求項９】
前記プライマリ電源及び前記第２ＤＣ／ＤＣコンバータを集積化した第１チップと、
前記リニアレギュレータを集積化した第２チップと、
を単一のパッケージに封止して成ることを特徴とする請求項８に記載のシステム電源。
【請求項１０】
請求項７〜請求項９のいずれか一項に記載のシステム電源と、
前記システム電源から電力供給を受けて動作する負荷と、
を有することを特徴とする車両。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書中に開示されている発明は、ＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
近年、様々なアプリケーションの電源手段として、ＤＣ／ＤＣコンバータが広く一般に用いられている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１８−５７１００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＤＣ／ＤＣコンバータでは、負荷応答性と動作安定性の両立について、更なる検討の余地があった。
【０００６】
本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、負荷応答性と動作安定性を両立することのできるＤＣ／ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本明細書中に開示されているＤＣ／ＤＣコンバータは、スイッチ出力段で生成される出力電圧に応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するエラーアンプと、前記誤差信号に応じて前記スイッチ出力段を駆動する駆動部と、前記出力電圧の低下が所定期間内に規定回数以上生じたときに前記エラーアンプのゲインを引き上げるゲイン切替部と、を有する構成（第１の構成）とされている。
【０００８】
なお、上記第１の構成から成るＤＣ／ＤＣコンバータにおいて、前記ゲイン切替部は、前記エラーアンプのゲインを引き上げた後、前記出力電圧の低下が解消されたときに前記エラーアンプのゲインを元に戻す構成（第２の構成）にするとよい。
【０００９】
また、上記第１または第２の構成から成るＤＣ／ＤＣコンバータにおいて、前記エラーアンプは、前記誤差信号の出力端に電流を流し出す第１トランジスタと、前記出力端から電流を引き込む第２トランジスタと、を含み、前記エラーアンプのゲインが引き上げられていないときには、前記第１トランジスタ及び前記第２トランジスタの双方が動作され、前記エラーアンプのゲインが引き上げられているときには、前記第２トランジスタが停止されて前記第１トランジスタのみが動作される構成（第３の構成）にするとよい。
【００１０】
また、上記第１〜第３いずれかの構成から成るＤＣ／ＤＣコンバータにおいて、前記ゲイン切替部は、前記帰還電圧と所定の検出電圧とを比較して比較信号を生成するコンパレータと、前記比較信号のパルスをカウントして前記エラーアンプのゲイン切替信号を生成するカウンタと、を含む構成（第４の構成）にするとよい。
【００１１】
また、上記第４の構成から成るＤＣ／ＤＣコンバータにおいて、前記コンパレータは、ヒステリシスを持つ構成（第５の構成）にするとよい。
【００１２】
また、上記第４または第５の構成から成るＤＣ／ＤＣコンバータは、単一の抵抗ラダーを用いて所定の電圧を異なる分圧比で分圧することにより前記基準電圧及び前記検出電圧を生成する分圧部をさらに有する構成（第６の構成）にするとよい。
【００１３】
また、本明細書中に開示されているシステム電源は、入力電圧から出力電圧を生成するプライマリ電源と、前記出力電圧から第２出力電圧を生成するセカンダリ電源とを有し、前記プライマリ電源は、上記第１〜第６いずれかの構成から成るＤＣ／ＤＣコンバータである構成（第７の構成）とされている。
【００１４】
なお、上記第７の構成から成るシステム電源において、前記セカンダリ電源は、第２ＤＣ／ＤＣコンバータとリニアレギュレータを含む構成（第８の構成）にするとよい。
【００１５】
また、上記第８の構成から成るシステム電源は、前記プライマリ電源及び前記第２ＤＣ／ＤＣコンバータを集積化した第１チップと、前記リニアレギュレータを集積化した第２チップと、を単一のパッケージに封止して成る構成（第９の構成）にするとよい。
【００１６】
また、本明細書中に開示されている車両は、上記第７〜第９いずれかの構成から成るシステム電源と、前記システム電源から電力供給を受けて動作する負荷とを有する構成（第１０の構成）とされている。
【発明の効果】
【００１７】
本明細書中に開示されているＤＣ／ＤＣコンバータであれば、負荷応答性と動作安定性を両立することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】電子機器の全体構成を示す図
【図２】システム電源ＩＣのパッケージ外観を示す図
【図３】システム電源ＩＣのピン配置を示す図
【図４】ＤＣ／ＤＣコンバータの一構成例を示す図
【図５】分圧部の一構成例を示す図
【図６】エラーアンプの一構成例を示す図
【図７】ゲイン切替制御の一例を示す図
【図８】車両Ｘの一構成例を示す外観図
【発明を実施するための形態】
【００１９】
＜電子機器＞
図１は、電子機器の全体構成を示す図である。本構成例の電子機器１は、システム電源ＩＣ１０と、これに外付けされる種々のディスクリート部品（本図では、インダクタＬ１及びＬ２、並びに、キャパシタＣ１〜Ｃ４）を有する。
【００２０】
システム電源ＩＣ１０は、入力電圧ＶＩの供給を受けて複数系統の出力電圧（本図では出力電圧ＶＯ１〜ＶＯ３の３系統）を生成する半導体集積回路装置である。なお、システム電源ＩＣ１０は、ＩＣ外部との電気的な接続を確立するための手段として、複数の外部端子（本図では、外部端子Ｔ１１〜Ｔ１５、外部端子Ｔ２１〜Ｔ２４、並びに、外部端子Ｔ３１〜Ｔ３４）を有する。
【００２１】
システム電源ＩＣ１０の外部において、外部端子Ｔ１１は、キャパシタＣ２の第１端に接続されている。外部端子Ｔ１２は、入力電圧ＶＩの印加端に接続されている。なお、外部端子Ｔ１２と接地端との間には、バイパスキャパシタを接続してもよい。外部端子Ｔ１３は、インダクタＬ１の第１端とキャパシタＣ２の第２端に接続されている。外部端子Ｔ１４は、インダクタＬ１の第２端及びキャパシタＣ１の第１端と共に、出力電圧ＶＯ１の印加端に接続されている。外部端子Ｔ１５及びキャパシタＣ１の第２端は、いずれも接地端に接続されている。
【００２２】
外部端子Ｔ２１は、出力電圧ＶＯ１の印加端に接続されている。なお、外部端子Ｔ２１と接地端との間には、バイパスキャパシタを接続してもよい。外部端子Ｔ２２は、インダクタＬ２の第１端に接続されている。外部端子Ｔ２３は、インダクタＬ２の第２端及びキャパシタＣ３の第１端と共に、出力電圧ＶＯ２の印加端に接続されている。外部端子Ｔ２４及びキャパシタＣ３の第２端は、いずれも接地端に接続されている。
【００２３】
外部端子Ｔ３１は、出力電圧ＶＯ１の印加端に接続されている。なお、外部端子Ｔ３１と接地端との間には、バイパスキャパシタを接続してもよい。また、外部端子Ｔ３１と出力電圧ＶＯ１の印加端との間には、フィルタＦＬＴ（後出の図３を参照）を接続してもよい。外部端子Ｔ３２及びＴ３３は、キャパシタＣ４の第１端と共に、出力電圧ＶＯ３の印加端に接続されている。外部端子Ｔ３４及びキャパシタＣ４の第２端は、いずれも接地端に接続されている。
【００２４】
＜システム電源ＩＣ（内部構成）＞
引き続き、図１を参照しながら、システム電源ＩＣ１０の内部構成について説明する。システム電源ＩＣ１０は、ＤＣ／ＤＣコンバータ１００及び２００と、リニアレギュレータ３００と、を集積化して成る。
【００２５】
より具体的に述べると、システム電源ＩＣ１０は、ＤＣ／ＤＣコンバータ１００及び２００やロジック制御クロック（不図示）などを集積化した半導体チップ１０Ａ（＝第１チップ）と、リニアレギュレータ３００を集積化した半導体チップ１０Ｂ（＝第２チップ）と、を単一のパッケージに封止して成る。
【００２６】
このようなマルチチップ構成を採用することにより、単一のパッケージでありながら、ノイズ源となり得るＤＣ／ＤＣコンバータ１００及び２００と、低ノイズが要求されるリニアレギュレータ３００とを分離することが可能となる。
【００２７】
ＤＣ／ＤＣコンバータ１００は、システム電源ＩＣ１０の内部において、外部端子Ｔ１１〜Ｔ１５に接続されており、入力電圧ＶＩ（例えば４．５〜３６Ｖ）を降圧して所望の出力電圧ＶＯ１（例えば４．０Ｖ）を生成するプライマリ電源である。なお、出力電圧ＶＯ１は、システム電源ＩＣ１０に内蔵されたセカンダリ電源（本図では、ＤＣ／ＤＣコンバータ２００及びリニアレギュレータ３００）への電力供給にのみ用いられる。
【００２８】
ＤＣ／ＤＣコンバータ２００は、システム電源ＩＣ１０の内部において、外部端子Ｔ２１〜Ｔ２４に接続されており、出力電圧ＶＯ１を降圧して所望の出力電圧ＶＯ２（例えば１．２５Ｖ）を生成するセカンダリ電源の一つである。なお、出力電圧ＶＯ２は、ＭＣＵ［micro controller unit］などに供給される。
【００２９】
リニアレギュレータ３００は、システム電源ＩＣ１０の内部において、外部端子Ｔ３１〜Ｔ３４に接続されており、出力電圧ＶＯ１を降圧して所望の出力電圧ＶＯ３（例えば、３．３Ｖ）を生成するセカンダリ電源の一つであり、例えば、ＬＤＯ［low drop-out］  レギュレータを好適に用いることができる。なお、出力電圧ＶＯ３は、ミリ波レーダー用ＭＭＩＣ［monolithic microwave integrated circuit］などに供給される。
【００３０】
上記のミリ波レーダーは、周波数をスイープした送信波を送信した後、障害物によって反射された送信波を受信波として受信し、送信波と受信波の周波数差分を取得することにより、障害物を検知する。このような障害物検知時（特に送信波の送信中）にＭＭＩＣの電源変動が生じると、送信波と受信波の周波数差分を正しく取得することができなくなるおそれがある。そのため、ＭＭＩＣに供給される出力電圧ＶＯ３（延いてはリニアレギュレータ３００に供給される出力電圧ＶＯ１）には、低ノイズが要求されている。
【００３１】
なお、システム電源ＩＣ１０には、上記以外の機能ブロックを設けてもよい。例えば、セカンダリ電源として、昇圧型のＤＣ／ＤＣコンバータを有してもよいし、或いは、リニアレギュレータのチャンネル数を増やしてもよい。その場合、ノイズ源となり得る昇圧型のＤＣ／ＤＣコンバータは、先出のＤＣ／ＤＣコンバータ１００及び２００と共に、半導体チップ１０Ａに集積化することが望ましい。一方、増設されたリニアレギュレータは、低ノイズを要求されるリニアレギュレータ３００と共に、半導体チップ１０Ｂに集積化することが望ましい。
【００３２】
また、システム電源ＩＣ１０には、ロジック制御回路、ロジック制御クロック、内部基準電圧生成回路、通信インターフェイス（Ｉ／Ｏ）、マイコン監視回路（ＷＤＴ［watch dog timer］）、自己診断回路（ＢＩＳＴ［built-in self test］）、各種の異常保護回路（ＵＶＬＯ［under voltage locked out］、ＯＣＰ［over current protection］、ＯＶＤ［over voltage detection］、ＵＶＤ［under voltage detection］、ＳＣＰ［short circuit protection］、ＴＳＤ［thermal shut down］）なども集積化されている。
【００３３】
＜システム電源ＩＣ（パッケージ）＞
図２は、システム電源ＩＣ１０のパッケージ外観（トップ面及びボトム面）を示す図である。本図で示すように、システム電源ＩＣ１０のパッケージとしては、例えばＶＱＦＮ［very thin quad flat Non-leaded］パッケージを採用するとよい。
【００３４】
より具体的に述べると、システム電源ＩＣ１０は、平面視矩形状の樹脂封止体１１を持ち、そのボトム面には、樹脂封止体１１から突出することなく各辺１４本ずつ計５６本の外部端子１２が露出されている。このようなノンリードのＶＱＦＮパッケージであれば、リードを持つパッケージ（ＱＦＰ［quad flat package］など）と比べて、その実装面積を縮小することが可能となる。
【００３５】
なお、樹脂封止体１１には、そのボトム面がトップ面よりも若干小さくなるように、側面からボトム面に向けたテーパが付けられている。また、外部端子１２は、樹脂封止体１１のボトム面から側面にかけて露出されている。このような構成であれば、プリント配線基板（不図示）への実装作業を容易かつ確実に実施することができる。
【００３６】
また、樹脂封止体１１のボトム面には、半導体チップ（不図示）を搭載するアイランド１３の裏面（＝チップ搭載面の裏側）が放熱パッドとして露出されている。このような構成であれば、システム電源ＩＣ１０の放熱性を高めることが可能となる。
【００３７】
なお、アイランド１３の四隅のうち、少なくとも一つには、切欠部１３ａ（＝樹脂封止体１１のボトム面側からトップ面側に向けて窪んだ薄肉部）を設けておくとよい。この切欠部１３ａに樹脂封止体１１の材料が入り込むことにより、アイランド１３は、切欠部１３ａの形成領域において、上下両側から樹脂封止体１１に挟持されている。このような構成とすることにより、樹脂封止体１１との密着性を高めて、アイランド１３の脱落を防止することが可能となる。
【００３８】
＜システム電源ＩＣ（ピン配置）＞
図３は、システム電源ＩＣ１０のピン配置（５６ピンのＶＱＦＮ採用時）を示す図である。なお、本図では、特に、図１で示した外部端子（Ｔ１１〜Ｔ１５、Ｔ２１〜Ｔ２４、及び、Ｔ３１〜Ｔ３４）に着目して、それぞれの配置例が描写されている。
【００３９】
システム電源ＩＣ１０の第１辺（本図下辺）には、本図の左から右に向けて、１４本の外部端子（１ピン〜１４ピン）が順に並べられている。１ピン及び２ピンは、ＤＣ／ＤＣコンバータ２００用のパワーグランド端子（外部端子Ｔ２４に相当）であり、いずれも接地端に接続されている。３ピン及び４ピンは、ＤＣ／ＤＣコンバータ２００用のパワー電源入力端子（外部端子Ｔ２１に相当）であり、いずれも出力電圧ＶＯ１の印加端に接続されている。なお、３ピン及び４ピンと接地端との間には、バイパスキャパシタ（不図示）を接続してもよい。６ピンは、ＤＣ／ＤＣコンバータ２００用のフィードバック端子（外部端子Ｔ２３に相当）であり、出力電圧ＶＯ２の印加端（＝インダクタＬ２の第２端）に接続されている。なお、出力電圧ＶＯ２の印加端と接地端との間には、出力平滑用のキャパシタＣ３が接続されている。
【００４０】
システム電源ＩＣ１０の第２辺（本図右辺）には、本図の下から上に向けて、１４本の外部端子（１５ピン〜２８ピン）が順に並べられている。２１ピンは、リニアレギュレータ３００用の接地端子（外部端子Ｔ３４に相当）であり、接地端に接続されている。２５ピンは、リニアレギュレータ３００用のフィードバック端子（外部端子Ｔ３３に相当）であり、出力電圧ＶＯ３の印加端に接続されている。２６ピン及び２７ピンは、リニアレギュレータ３００用の出力端子（外部端子Ｔ３２に相当）であり、いずれも出力電圧ＶＯ３の印加端に接続されている。なお、出力電圧ＶＯ３の印加端と接地端との間には、出力平滑用のキャパシタＣ４が接続されている。
【００４１】
システム電源ＩＣ１０の第３辺（本図上辺）には、本図の右から左に向けて、１４本の外部端子（２９ピン〜４２ピン）が順に並べられている。２９ピン及び３０ピンは、リニアレギュレータ３００用のパワー電源入力端子（外部端子Ｔ３１に相当）であり、フィルタ済み出力電圧ＶＯ１ＦＩＬの印加端（＝フィルタＦＬＴの出力端）に接続されている。フィルタＦＬＴ（例えばＬＣフィルタ）は、出力電圧ＶＯ１のノイズ成分を除去することによりフィルタ済み出力電圧ＶＯ１ＦＩＬを生成する。なお、２９ピン及び３０ピンと接地端との間には、バイパスキャパシタ（不図示）を接続してもよい。３１ピンは、リニアレギュレータ３００用の接地端子（外部端子Ｔ３４に相当）であり、接地端に接続されている。このように、リニアレギュレータ３００用の接地端子は、システム電源ＩＣ１０の異なる２辺（例えば第２辺及び第３辺）に設けられている。３７ピン〜３９ピンは、ＤＣ／ＤＣコンバータ１００用のパワー電源入力端子（外部端子Ｔ１２に相当）であり、いずれも入力電圧ＶＩの印加端に接続されている。３７ピン〜３９ピンと接地端との間には、バイパスキャパシタ（不図示）を接続してもよい。４１ピン及び４２ピンは、ＤＣ／ＤＣコンバータ１００用のパワーグランド端子（外部端子Ｔ１５に相当）であり、接地端に接続されている。なお、３９ピンと４１ピンとの間には、パワー電源入力端子とパワーグランド端子とのショートを防止するために、不使用端子（４０ピン）が設けられている。
【００４２】
システム電源ＩＣ１０の第４辺（本図左辺）には、本図の上から下に向けて、１４本の外部端子（４３ピン〜５６ピン）が順に並べられている。４３ピンは、ＤＣ／ＤＣコンバータ１００用のブート端子（外部端子Ｔ１１に相当）であり、キャパシタＣ２の第１端に接続されている。４５ピン〜４７ピンは、ＤＣ／ＤＣコンバータ１００用のスイッチング端子（外部端子Ｔ１３に相当）であり、いずれもインダクタＬ１の第１端とキャパシタＣ２の第２端に接続されている。５０ピンは、ＤＣ／ＤＣコンバータ１００用のフィードバック端子（外部端子Ｔ１４に相当）であり、出力電圧ＶＯ１の印加端（＝インダクタＬ１の第２端）に接続されている。なお、出力電圧ＶＯ１の印加端と接地端との間には、出力平滑用のキャパシタＣ１が接続されている。５５ピン及び５６ピンは、ＤＣ／ＤＣコンバータ２００用のスイッチング端子（外部端子Ｔ２２に相当）であり、いずれもインダクタＬ２の第１端に接続されている。
【００４３】
＜ＤＣ／ＤＣコンバータ（プライマリ電源）＞
図４は、ＤＣ／ＤＣコンバータ１００の一構成例を示す図である。本構成例のＤＣ／ＤＣコンバータ１００は、駆動部１１０と、制御部１２０と、ゲイン切替部１４０と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１及びＮ２と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１と、を有する。
【００４４】
なお、上記構成要素のうち、トランジスタＮ１及びＮ２並びにＰ１は、システム電源ＩＣ１０に外付けされたディスクリート部品（インダクタＬ１、キャパシタＣ１及びＣ２）と共に、ブートストラップ形式のスイッチ出力段を形成する。以下、これらの接続関係について詳細に説明する。
【００４５】
トランジスタＮ１のドレインは、外部端子Ｔ１２（＝入力電圧ＶＩの印加端）に接続されている。トランジスタＮ１のソースは、外部端子Ｔ１３（＝スイッチ電圧Ｖｓｗの印加端）に接続されている。トランジスタＮ１のゲートは、上側ゲート信号ＨＧの印加端に接続されている。トランジスタＮ１は、上側ゲート信号ＨＧがハイレベル（≒ＶＢ）であるときにオンして、上側ゲート信号ＨＧがローレベル（≒Ｖｓｗ）であるときにオフする。なお、トランジスタＮ１は、スイッチ出力段の上側トランジスタ（＝出力トランジスタ）として機能する。
【００４６】
トランジスタＮ２のドレインは、外部端子Ｔ１３に接続されている。トランジスタＮ２のソースは、外部端子Ｔ１５（＝接地電圧ＧＮＤの印加端）に接続されている。トランジスタＮ２のゲートは、下側ゲート信号ＬＧの印加端に接続されている。トランジスタＮ２は、下側ゲート信号ＬＧがハイレベル（≒Ｖｒｅｇ）であるときにオンして、下側ゲート信号ＬＧがローレベル（≒ＧＮＤ）であるときにオフする。なお、トランジスタＮ２は、スイッチ出力段の下側トランジスタ（＝同期整流トランジスタ）として機能する。
【００４７】
トランジスタＰ１のドレインは、内部電源電圧Ｖｒｅｇの印加端に接続されている。トランジスタＰ１のソースは、外部端子Ｔ１１（＝ブート電圧ＶＢの印加端）に接続されている。このように接続されたトランジスタＰ１は、システム電源ＩＣ１０に外付けされたキャパシタＣ２と共に、ブートストラップ回路を形成する。
【００４８】
上記のブートストラップ回路は、スイッチ電圧Ｖｓｗよりも常にキャパシタＣ２の両端間電圧ＶＣ２（＝キャパシタＣ２の満充電時には、ＶＣ２≒Ｖｒｅｇ−Ｖｄｓ（Ｐ１）、ただし、Ｖｄｓ（Ｐ１）はトランジスタＰ１のドレイン・ソース間電圧）だけ高いブート電圧ＶＢ（≒Ｖｓｗ＋ＶＣ２）を生成する。
【００４９】
すなわち、ブート電圧ＶＢは、スイッチ電圧Ｖｓｗのハイレベル期間（Ｖｓｗ≒ＶＩ、Ｎ１＝ＯＮ、Ｎ２＝ＯＦＦ）にはＶＢ≒ＶＩ＋ＶＣ２となり、スイッチ電圧Ｖｓｗのローレベル期間（Ｖｓｗ≒ＧＮＤ、Ｎ１＝ＯＦＦ、Ｎ２＝ＯＮ）にはＶＢ≒ＶＣ２となる。
【００５０】
このようにして生成されるブート電圧ＶＢは、駆動部１１０（特に、後述の上側ドライバ１１１）に供給されており、上側ゲート電圧ＨＧのハイレベル（＝トランジスタＮ１をオンするためのゲート電圧）として用いられる。従って、トランジスタＮ１のオン期間には、上側ゲート電圧ＨＧのハイレベル（≒ＶＢ）がスイッチ電圧Ｖｓｗのハイレベル（≒ＶＩ）よりも高い電圧値（≒ＶＩ＋ＶＣ２）まで引き上げられるので、トランジスタＮ１のゲート・ソース間電圧を高めてトランジスタＮ１を確実にオンすることが可能となる。
【００５１】
なお、ブートストラップ回路の構成要素としては、上記のトランジスタＰ１に代えて、アノードが内部電源電圧Ｖｒｅｇの印加端に接続されてカソードが外部端子Ｔ１１に接続されたダイオードを用いてもよい。この場合、キャパシタＣ２の両端間電圧ＶＣ２は、満充電時にＶＣ２≒Ｖｒｅｇ−Ｖｆ（ただしＶｆはダイオードの順方向降下電圧）となる。
【００５２】
駆動部１１０は、ブートストラップ形式のスイッチ出力段（特にトランジスタＮ１及びＮ２）を駆動する機能ブロックであり、上側ドライバ１１１と、下側ドライバ１１２と、ロジック部１１３と、を含む。
【００５３】
上側ドライバ１１１は、ブート電圧ＶＢとスイッチ電圧Ｖｓｗの供給を受けて動作し、ロジック部１１３から入力される上側制御信号ＨＳに基づいて、上側ゲート信号ＨＧを生成する。例えば、上側ドライバ１１１は、上側制御信号ＨＳがハイレベルであるときに、上側ゲート信号ＨＧをハイレベル（≒ＶＢ）とし、上側制御信号ＨＳがローレベルであるときに、上側ゲート信号ＨＧをローレベル（≒Ｖｓｗ）とする。
【００５４】
下側ドライバ１１２は、内部電源電圧Ｖｒｅｇ及び接地電圧ＧＮＤの供給を受けて動作し、ロジック部１１３から入力される下側制御信号ＬＳに基づいて、下側ゲート信号ＬＧを生成する。例えば、下側ドライバ１１２は、下側制御信号ＬＳがハイレベルであるときに、下側ゲート信号ＬＧをハイレベル（≒Ｖｒｅｇ）とし、下側制御信号ＬＳがローレベルであるときに、下側ゲート信号ＬＧをローレベル（≒ＧＮＤ）とする。
【００５５】
ロジック部１１３は、所定のスイッチング周波数Ｆｓｗ（例えば４７５ｋＨｚ）でパルス駆動されるオン信号Ｓｏｎと、制御部１２０から入力されるオフ信号Ｓｏｆｆに基づいて、上側制御信号ＨＳ及び下側制御信号ＬＳを生成する。
【００５６】
例えば、スイッチ出力段の通常動作時（＝各種の異常保護動作が掛かっていない状態）において、オン信号Ｓｏｎにパルスエッジが生成されたときには、トランジスタＮ１をオンしてトランジスタＮ２をオフすべく、上側制御信号ＨＳをハイレベルとして下側制御信号ＬＳをローレベルとする。一方、オフ信号Ｓｏｆｆにパルスエッジが生成されたときには、トランジスタＮ１をオフしてトランジスタＮ２をオンすべく、上側制御信号ＨＳをローレベルとして下側制御信号ＬＳをハイレベルとする。
【００５７】
このように、スイッチ出力段のトランジスタＮ１及びＮ２を相補的にオン／オフすることにより、外部端子Ｔ１３には、矩形波状（ハイレベル：ＶＩＮ、ローレベル：ＧＮＤ）のスイッチ電圧Ｖｓｗが生成される。このスイッチ電圧ＶｓｗをＬＣフィルタ（＝インダクタＬ１及びキャパシタＣ１）で整流及び平滑することにより、スイッチ出力段のオンデューティＤｏｎ（＝スイッチング周期Ｔｓｗ（＝１／Ｆｓｗ）に占めるトランジスタＮ１のオン期間Ｔｏｎの割合、Ｄｏｎ＝Ｔｏｎ／Ｔｓｗ）に応じた出力電圧ＶＯ１（＝ＶＩ×Ｄｏｎ）を生成することができる。
【００５８】
なお、ロジック部１１３は、トランジスタＮ１及びＮ２に過大な貫通電流が流れないように、トランジスタＮ１及びＮ２の相補的なオン／オフに際して、両トランジスタの同時オフ期間（いわゆるデッドタイム）を設ける機能も備えている。
【００５９】
制御部１２０は、スイッチ出力段で入力電圧ＶＩから所望の出力電圧ＶＯ１が生成されるように、具体的には、帰還入力される出力電圧ＶＯ１がその目標値と一致するように、オフ信号Ｓｏｆｆを生成して駆動部１２０を制御する機能ブロックであり、エラーアンプ１２１と、オフ信号生成部１２２と、抵抗１２３〜１２５と、キャパシタ１２６を含む。
【００６０】
抵抗１２３及び１２４は、外部端子Ｔ１４（＝出力電圧ＶＯ１の印加端）と接地端との間に直列接続されており、相互間の接続ノードから帰還電圧Ｖｆｂ（＝出力電圧ＶＯ１の分圧電圧）を出力する。なお、出力電圧ＶＯ１が後段の入力ダイナミックレンジに収まっていれば、抵抗１２３及び１２４を割愛し、出力電圧ＶＯ１を後段にスルーしてもよい。
【００６１】
エラーアンプ１２１は、２系統の非反転入力端（＋）にそれぞれ入力される基準電圧Ｖｒｅｆ及びソフトスタート電圧Ｖｓｓのいずれか低い方と、反転入力端（−）に入力される帰還電圧Ｖｆｂとの差分に応じた誤差電流Ｉｅｒｒを出力する。
【００６２】
なお、誤差電流Ｉｅｒｒの流れる方向は、Ｖｒｅｆ（Ｖｓｓ）＞Ｖｆｂであるときに、第１方向（＝エラーアンプ１２１からキャパシタ１２６に向かう方向、すなわち、キャパシタ１２６を充電する方向）となり、逆に、Ｖｒｅｆ（Ｖｓｓ）＜Ｖｆｂであるときに、第２方向（＝キャパシタ１２６からエラーアンプ１２１に向かう方向、すなわち、キャパシタ１２６を放電する方向）となる。また、誤差電流Ｉｅｒｒの大きさ（絶対値）は、基準電圧Ｖｒｅｆ（またはソフトスタート電圧Ｖｓｓ）と帰還電圧Ｖｆｂとの差分が大きいほど増大し、逆に、両電圧の差分が小さいほど減少する。
【００６３】
また、ソフトスタート電圧Ｖｓｓは、ＤＣ／ＤＣコンバータ１００の初回起動時ないし再起動時において、ゼロ値から所定のソフトスタート期間Ｔｓｓ（例えば３ｍｓ）を掛けて基準電圧Ｖｒｅｆを上回るように緩やかに上昇する。従って、ソフトスタート期間Ｔｓｓの満了前は、ソフトスタート電圧Ｖｓｓと帰還電圧Ｖｆｂとの差分に応じた誤差電流Ｉｅｒｒが生成され、ソフトスタート期間Ｔｓｓの満了後は、ソフトスタート電圧Ｖｓｓと帰還電圧Ｖｆｂとの差分に応じた誤差電流Ｉｅｒｒが生成される。このようなソフトスタート動作により、キャパシタＣ１への突入電流を防止することができる。
【００６４】
抵抗１２５及びキャパシタ１２６は、エラーアンプ１２１の出力端と接地端との間に直列接続されており、誤差電流Ｉｅｒｒを誤差電圧Ｖｅｒｒに変換する電流／電圧変換回路として機能すると共に、エラーアンプ１２１の発振を防止するための位相補償回路としても機能する。なお、誤差電圧Ｖｅｒｒは、Ｖｒｅｆ（Ｖｓｓ）＞Ｖｆｂであるときに上昇し、逆に、Ｖｒｅｆ（Ｖｓｓ）＜Ｖｆｂであるときに低下する。
【００６５】
オフ信号生成部１２２は、誤差電圧Ｖｅｒｒに基づいてオフ信号Ｓｏｆｆを生成する。より具体的に述べると、オフ信号生成部１２２は、誤差電圧Ｖｅｒｒが高いほどオフ信号Ｓｏｆｆのパルスエッジ生成タイミング（＝トランジスタＮ１のオフタイミングに相当）を遅らせ、逆に、誤差電圧Ｖｅｒｒが低いほどオフ信号Ｓｏｆｆのパルスエッジ生成タイミングを早める。このようなオフ信号Ｓｏｆｆは、例えば、誤差電圧Ｖｅｒｒと三角波状または鋸波状のスロープ電圧Ｖｓｌｐとを比較するコンパレータを用いることにより、容易に生成することができる。
【００６６】
また、例えば、スイッチ出力段に流れる電流（トランジスタＮ１に流れる上側スイッチ電流、トランジスタＮ２に流れる下側スイッチ電流、インダクタＬ１に流れるインダクタ電流、若しくは、負荷に流れる出力電流）を検出してオフ信号生成部１２２に帰還入力してやれば、電流モード制御方式を実現することもできる。
【００６７】
もちろん、制御部１２０の出力帰還制御方式は、電圧モード制御方式や電流モード制御方式に限定されるものではなく、非線形のヒステリシス制御方式（リップル制御方式）などを採用してもよい。
【００６８】
ところで、複数のセカンダリ電源（ＤＣ／ＤＣコンバータ２００またはリニアレギュレータ３００）それぞれの負荷が非同期で動作している場合には、プライマリ電源（ＤＣ／ＤＣコンバータ１００）の出力電圧ＶＯ１において、短時間または一定時間に複数回の出力低下を生じることがある。
【００６９】
このような出力電圧ＶＯ１の変動を抑制するためには、ＤＣ／ＤＣコンバータ１００の負荷応答性を改善する必要がある。一般に、エラーアンプ１２１のゲインを高めることにより、ＤＣ／ＤＣコンバータ１００の負荷応答性を改善し得るが、背反として、エラーアンプ１２１が発振し易くなり、ＤＣ／ＤＣコンバータ１００の動作安定性が損なわれる。
【００７０】
そこで、本構成例のＤＣ／ＤＣコンバータ１００には、ＤＣ／ＤＣコンバータ１００の負荷応答性と動作安定性を両立する手段として、ゲイン切替部１４０が設けられている。
【００７１】
ゲイン切替部１４０は、出力電圧ＶＯ１の低下が所定の検出期間（例えば３００μｓ）内に規定回数以上（例えば２回以上）生じたときにエラーアンプ１２１（＝ｇｍアンプ／トランスコンダクタンスアンプ）のゲインを引き上げる機能ブロックであり、コンパレータ１４１とカウンタ１４２を含む。
【００７２】
コンパレータ１４１は、反転入力端（−）に入力される帰還電圧Ｖｆｂと、非反転入力端（＋）に入力される所定の検出電圧Ｖｄｅｔとを比較して、比較信号Ｓ１を生成する。比較信号Ｓ１は、Ｖｆｂ＞Ｖｄｅｔであるときにローレベルとなり、Ｖｆｂ＜Ｖｄｅｔであるときにハイレベルとなる。なお、ノイズ等による誤動作を防止するために、コンパレータ１４１には、ヒステリシスを持たせておくことが望ましい。
【００７３】
カウンタ１４２は、比較信号Ｓ１のパルスをカウントしてエラーアンプ１２１のゲイン切替信号Ｓ２を生成する。ゲイン切替信号Ｓ２は、エラーアンプ１２１のゲインを定常値とするときにローレベルとなり、エラーアンプ１２１のゲインを定常値から引き上げるときにハイレベルとなる。カウンタ１４２の動作については、後ほど詳細に説明する。
【００７４】
なお、本図では明示されていないが、ＤＣ／ＤＣコンバータ１００は、共通の定電圧ＶＲＥＦから基準電圧Ｖｒｅｆ及び検出電圧Ｖｄｅｔの双方を生成する分圧部１５０を備えている。以下、分圧部１５０について、図面を参照しながら説明する。
【００７５】
＜分圧部＞
図５は、分圧部１５０の一構成例を示す図である。本構成例の分圧部１５０は、定電圧ＶＲＥＦの印加端と接地端との間に、図示の順序で直列に接続された抵抗１５１〜１５３（抵抗値：Ｒ１〜Ｒ３）を含む。
【００７６】
なお、抵抗１５１及び１５２相互間の接続ノードは、基準電圧Ｖｒｅｆの出力端に相当する。従って、基準電圧Ｖｒｅｆは、所定の定電圧ＶＲＥＦを所定の分圧比α（＝（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３））で分圧した電圧値（＝α×ＶＲＥＦ）となる。
【００７７】
また、抵抗１５２及び１５３相互間の接続ノードは、検出電圧Ｖｄｅｔの出力端に相当する。従って、検出電圧Ｖｒｅｆは、所定の定電圧ＶＲＥＦを所定の分圧比β（＝Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３））で分圧した電圧値（＝β×ＶＲＥＦ）となる。
【００７８】
このように、分圧部１５０では、単一の抵抗ラダー（＝抵抗１５１〜１５３）を用いて定電圧ＶＲＥＦを異なる分圧比α及びβ（ただしα＞β）で分圧することにより、基準電圧Ｖｒｅｆ及び検出電圧Ｖｄｅｔが生成される。本構成によれば、抵抗１５１〜１５３の抵抗値がばらついても、基準電圧Ｖｒｅｆ及び検出電圧Ｖｄｅｔの高低関係が逆転することはないので、ゲイン切替制御の誤動作を招くおそれがなくなる。
【００７９】
＜エラーアンプ＞
図６は、エラーアンプ１２１の一構成例（出力段周辺）を示す図である。本構成例のエラーアンプ１２１は、その出力段を形成する構成要素として、Ｐチャネル型ＭＯＳ電界効果トランジスタＭ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＭ２と、を含む。
【００８０】
トランジスタＭ１は、内部電源電圧Ｖｒｅｇの印加端と誤差電流Ｉｅｒｒの出力端との間に接続されており、誤差電流Ｉｅｒｒの出力端に向けてソース電流Ｉ１を流し出す第１トランジスタに相当する。
【００８１】
トランジスタＭ２は、誤差電流Ｉｅｒｒの出力端と接地端との間に接続されており、誤差電流Ｉｅｒｒの出力端からシンク電流Ｉ２を引き込む第２トランジスタに相当する。
【００８２】
ここで、エラーアンプ１２１のゲインが引き上げられていないとき（Ｓ２＝Ｌ）には、トランジスタＭ１及びＭ２の双方が動作される。
【００８３】
従って、例えば、Ｖｒｅｆ＞Ｖｆｂであるときには、トランジスタＭ１の導通度がトランジスタＭ２の導通度よりも大きくなるように、言い換えれば、ソース電流Ｉ１がシンク電流Ｉ２よりも大きくなるように、それぞれのゲート制御が行われる。その結果、誤差電流Ｉｅｒｒ（＝Ｉ１−Ｉ２＞０）は、第１方向（＝エラーアンプ１２１からキャパシタ１２６に向かう方向、すなわち、キャパシタ１２６を充電する方向）に流れる。
【００８４】
逆に、Ｖｒｅｆ＜Ｖｆｂであるときには、トランジスタＭ１の導通度がトランジスタＭ２の導通度よりも小さくなるように、言い換えれば、ソース電流Ｉ１がシンク電流Ｉ２よりも小さくなるように、それぞれのゲート制御が行われる。その結果、誤差電流Ｉｅｒｒ（＝Ｉ１−Ｉ２＜０）は、第２方向（＝キャパシタ１２６からエラーアンプ１２１に向かう方向、すなわち、キャパシタ１２６を放電する方向）に流れる。
【００８５】
一方、エラーアンプ１２１のゲインが引き上げられているとき（Ｓ２＝Ｈ）には、トランジスタＭ２が停止されてトランジスタＭ１のみが動作される。その結果、誤差電流Ｉｅｒｒは、トランジスタＭ１に流れるソース電流Ｉ１そのものとなる。すなわち、エラーアンプ１２１の電流シンク能力をオフすることで、相対的に電流ソース能力が強化される。
【００８６】
このような構成であれば、エラーアンプ１２１の駆動電流（＝バイアス電流）を増強する手法と異なり、不必要な消費電力の増大を招くことなく、エラーアンプ１２１のゲインを引き上げることが可能となる。
【００８７】
＜ゲイン切替制御＞
図７は、ゲイン切替制御の一例を示すタイミングチャートであり、上から順に、出力電圧ＶＯ１、比較信号Ｓ１、カウンタ１４２のカウント値ＣＮＴ、及びゲイン切替信号Ｓ２が描写されている。なお、本図中のＶｄｅｔＨ（一点鎖線）及びＶｄｅｔＬ（二点鎖線）は、それぞれ、コンパレータ１４１の出力低下解除閾値及び出力低下検出閾値である。
【００８８】
まず、時刻ｔ４１〜ｔ４３を参照しながら、出力電圧ＶＯ１の単発的な低下が生じた場合の挙動について説明する。
【００８９】
時刻ｔ４１において、出力電圧ＶＯ１が出力低下検出閾値ＶｄｅｔＬを下回ると、比較信号Ｓ１がハイレベルに立ち上がる。このとき、カウンタ１４２は、カウント値ＣＮＴをインクリメント（０→１）するとともに、所定の検出期間Ｔｄｅｔ（例えば３００μｓ）を計時し始める。この時点では、カウント値ＣＮＴが規定回数（例えば２回）に達していないので、ゲイン切替信号Ｓ２がローレベル（＝定常時の論理レベル）のままとなる。
【００９０】
時刻ｔ４２において、出力電圧ＶＯ１が出力低下解除閾値ＶｄｅｔＨを上回ると、比較信号Ｓ１がローレベルに立ち下がる。この時点では、検出期間Ｔｄｅｔの計時が満了していないので、その計時動作が継続される。
【００９１】
時刻ｔ４３において、出力電圧ＶＯ１が出力低下検出閾値ＶｄｅｔＬを再び下回ることなく検出期間Ｔｄｅｔの計時が満了すると、カウンタ１４２は、カウント値ＣＮＴをリセット（１→０）すると共に、検出期間Ｔｄｅｔの計時動作を終了する。
【００９２】
このように、出力電圧ＶＯ１の低下が検出期間Ｔｄｅｔ内に規定回数以上発生しない限り、ゲイン切替信号Ｓ２がローレベルに維持されるので、エラーアンプ１２１のゲインが定常値に維持される。
【００９３】
次に、時刻ｔ４４〜ｔ４８を参照しながら、出力電圧ＶＯ１の周期的な低下が生じた場合の挙動について説明する。
【００９４】
時刻ｔ４４において、出力電圧ＶＯ１が出力低下検出閾値ＶｄｅｔＬを下回ると、比較信号Ｓ１がハイレベルに立ち上がる。このとき、カウンタ１４２は、カウント値ＣＮＴをインクリメント（０→１）するとともに、所定の検出期間Ｔｄｅｔ（例えば３００μｓ）を計時し始める。この時点では、カウント値ＣＮＴが規定回数（例えば２回）に達していないので、ゲイン切替信号Ｓ２がローレベル（＝定常時の論理レベル）のままとなる。
【００９５】
時刻ｔ４５において、出力電圧ＶＯ１が出力低下解除閾値ＶｄｅｔＨを上回ると、比較信号Ｓ１がローレベルに立ち下がる。この時点では、検出期間Ｔｄｅｔの計時が満了していないので、その計時動作が継続される。ここまでの動作は、先出の時刻ｔ４１〜ｔ４２と何ら変わらない。
【００９６】
時刻ｔ４６において、検出期間Ｔｄｅｔの計時が満了する前（＝時刻ｔ４８以前）に、出力電圧ＶＯ１が出力低下検出閾値ＶｄｅｔＬを下回ると、比較信号Ｓ１がハイレベルに立ち上がる。このとき、カウンタ１４２は、カウント値ＣＮＴを更に１つインクリメント（１→２）する。その結果、カウント値ＣＮＴが規定回数に達するので、ゲイン切替信号Ｓ２がハイレベル（＝ゲイン引き上げ時の論理レベル）に立ち上がる。これにより、エラーアンプ１２１のゲインが定常値から引き上げられるので、出力電圧ＶＯ１の低下が抑制される（図中の破線で示した丸枠内を参照）。
【００９７】
時刻ｔ４７において、出力電圧ＶＯ１が出力低下解除閾値ＶｄｅｔＨを上回ると、比較信号Ｓ１がローレベルに立ち下がる。この時点で、ゲイン切替信号Ｓ２がローレベルに立ち下げられる。
【００９８】
すなわち、ゲイン切替部１４０は、時刻ｔ４６でエラーアンプ１２１のゲインを引き上げた後、時刻ｔ４７で出力電圧ＶＯ１の低下が解消されたときに、エラーアンプ１２１のゲインを元に戻す。このとき、出力電圧ＶＯ１の上昇速度が若干緩やかとなる。
【００９９】
なお、先出の時刻ｔ４６において、比較信号Ｓ１がハイレベルに立ち上がったときに、カウンタ１４２は、それまで行ってきた検出期間Ｔｄｅｔの計時動作をリセットし、改めて最初から検出期間Ｔｄｅｔの計時動作を開始するとよい。このような動作（＝検出期間Ｔｄｅｔの実質的な延長動作）により、出力電圧ＶＯ１の周期的な低下が繰り返される状況でも、その都度、エラーアンプ１２１のゲインを適切に引き上げることが可能となる。
【０１００】
以上で説明したように、出力電圧ＶＯ１の低下が検出期間Ｔｄｅｔ内に規定回数以上生じたときにのみ、エラーアンプ１２１のゲインを引き上げる構成であれば、定常時の動作安定性を損なうことなく、出力低下時の負荷応答性を高めることが可能となる。
【０１０１】
＜車両への適用＞
図８は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、バッテリから電力供給を受けて動作する種々の電子機器（車載機器）Ｘ１１〜Ｘ１８を搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。
【０１０２】
電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。
【０１０３】
電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。
【０１０４】
電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
【０１０５】
電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。
【０１０６】
電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
【０１０７】
電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、電動シート、若しくは、ミリ波レーダーなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
【０１０８】
電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。
【０１０９】
電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
【０１１０】
なお、先に説明したシステム電源ＩＣ１０は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。すなわち、電子機器Ｘ１１〜Ｘ１８は、それぞれ、先に説明した電子機器１の具体例として理解することができる。
【０１１１】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１１２】
本明細書中に開示されている発明は、例えば、ミリ波レーダー用の車載システム電源に利用することが可能である。
【符号の説明】
【０１１３】
１    電子機器
１０    システム電源ＩＣ
１０Ａ、１０Ｂ    半導体チップ
１１    樹脂封止体
１２    外部端子
１３    アイランド（放熱パッド）
１３ａ    切欠部
１００    ＤＣ／ＤＣコンバータ（プライマリ電源）
１１０    駆動部
１１１    上側ドライバ
１１２    下側ドライバ
１１３    ロジック部
１２０    制御部
１２１    エラーアンプ
１２２    オフ信号生成部
１２３〜１２５    抵抗
１２６    キャパシタ
１４０    ゲイン切替部
１４１    コンパレータ
１４２    カウンタ
１５０    分圧部
１５１〜１５３    抵抗
２００    ＤＣ／ＤＣコンバータ（セカンダリ電源）
３００    リニアレギュレータ（セカンダリ電源）
Ｃ１〜Ｃ４    キャパシタ
ＦＬＴ    フィルタ
Ｌ１、Ｌ２    インダクタ
Ｍ１    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｍ２    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１    Ｎチャネル型ＭＯＳ電界効果トランジスタ（上側トランジスタ）
Ｎ２    Ｎチャネル型ＭＯＳ電界効果トランジスタ（下側トランジスタ）
Ｐ１    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｔ１１〜Ｔ１５、Ｔ２１〜Ｔ２４、  Ｔ３１〜Ｔ３４    外部端子
Ｘ    車両
Ｘ１１〜Ｘ１８    電子機器
【図１】
2020202714.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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