(57)【要約】【課題】常温と同様の補償誤差を高温の場合にも実現でき、半導体センサのチップの面積を従来例に比較して低減することが可能な応力補償制御回路を提供する。【解決手段】本発明は、半導体センサに印加される応力による検出感度の変化を補償する応力補償制御回路であり、第１ディプレッショントランジスタと第１エンハンスメントトランジスタとの応力によるトランスコンダクタンスの変化の違いにより、印加されている応力に対応する応力補償電圧を生成する応力補償電圧生成回路を備え、応力補償電圧に基づき、半導体センサに印加される応力に対応して、検出感度の補償を行なう。【選択図】図１
2020118504.tif 000002
【特許請求の範囲】
【請求項１】
半導体センサに印加される応力による検出感度の変化を補償する応力補償制御回路であり、
第１ディプレッショントランジスタと第１エンハンスメントトランジスタとの応力によるトランスコンダクタンスの変化の違いにより、印加されている応力に対応する応力補償電圧を生成する応力補償電圧生成回路を備え、
前記応力補償電圧に基づき、前記半導体センサに印加される応力に対応して、前記検出感度の補償を行なう
ことを特徴とする応力補償制御回路。
【請求項２】
前記第１ディプレッショントランジスタが、第１方向に平行なチャネル方向を有する第１＿１ディプレッショントランジスタと、前記第１方向に直角な第２方向に平行なチャネル方向を有する第１＿２ディプレッショントランジスタとを備え、
前記第１エンハンスメントトランジスタが、前記第１方向に平行なチャネル方向を有する第１＿１エンハンスメントトランジスタと、前記第２方向に平行なチャネル方向を有する第１＿２エンハンスメントトランジスタとを備える
ことを特徴とする請求項１に記載の応力補償制御回路。
【請求項３】
前記応力補償電圧生成回路が、
第２エンハンスメントトランジスタが前記第１ディプレッショントランジスタと直列に接続された第１直列回路と、
第３エンハンスメントトランジスタが前記第１エンハンスメントトランジスタと直列に接続された第２直列回路と
を備え、前記第２エンハンスメントトランジスタ及び第３エンハンスメントトランジスタがカレントミラー回路を構成している
ことを特徴とする請求項１または請求項２に記載の応力補償制御回路。
【請求項４】
前記応力補償電圧生成回路が、
前記第１ディプレッショントランジスタと前記第１エンハンスメントトランジスタとがトーテムポール接続された直列回路である
ことを特徴とする請求項１または請求項２に記載の応力補償制御回路。
【請求項５】
前記第１エンハンスメントトランジスタと直列に接続される、前記第１エンハンスメントトランジスタと極性の異なる第４エンハンスメントトランジスタをさらに備え、
前記応力補償電圧の電圧レベルを調整する
ことを特徴とする請求項３または請求項４に記載の応力補償制御回路。
【請求項６】
前記応力補償電圧を前記半導体センサの駆動電流に変換する電圧電流変換回路をさらに備え、
前記半導体センサに前記駆動電流を供給する
ことを特徴とする請求項１から請求項５のいずれか一項に記載の応力補償制御回路。
【請求項７】
前記応力補償電圧を前記半導体センサの検出電圧を増幅する増幅器の駆動電流に変換する電圧電流変換回路をさらに備え、
前記増幅器に前記駆動電流を供給する
ことを特徴とする請求項１から請求項５のいずれか一項に記載の応力補償制御回路。
【請求項８】
前記半導体センサの検出電圧が所定の測定値であるか否かを判定する比較器の比較電圧として前記応力補償電圧を用いる
ことを特徴とする請求項１から請求項５のいずれか一項に記載の応力補償制御回路。
【請求項９】
前記応力補償電圧を前記半導体センサの駆動電圧として用いる
ことを特徴とする請求項１から請求項５のいずれか一項に記載の応力補償制御回路。
【請求項１０】
半導体センサに印加される応力による検出感度の変化を補償する機能を有する半導体センサ装置であり、
前記半導体センサと、
第１ディプレッショントランジスタと第１エンハンスメントトランジスタとの応力によるトランスコンダクタンスの変化の違いにより、印加されている応力に対応する応力補償電圧を生成する応力補償電圧生成回路と
を備え、
前記応力補償電圧に基づき、前記半導体センサに印加される応力に対応して、前記検出感度の補償を行なう
ことを特徴とする半導体センサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、機械的な応力が印加された半導体センサの感度の補正を行なう応力補償制御回路及び半導体センサ装置に関する。
【背景技術】
【０００２】
一般的に、抵抗ブリッジ型の半導体センサ（以下、単に半導体センサと示す）は、半導体チップ上において、自身を駆動する駆動回路とともに形成されている。
半導体チップは、パッケージングで組み立てを行うことで、チップがパッケージの樹脂により保護される。このため、半導体センサは、パッケージの樹脂が固化する際に縮小するため、この樹脂から機械的な応力が印加されることになる。
半導体センサが抵抗のブリッジ構成として半導体チップ上に形成されている場合、機械的な応力が印加されることにより、半導体センサの検出感度が変化してしまい、精度の高い磁場の強度の検出が行えなくなる。
【０００３】
例えば、ホール素子は、一定の駆動電流が供給されることにより、磁場の強度に対応した電圧ＶHを発生する。
しかし、機械的な応力が印加されることにより、ホール素子の磁場の強度に対する検出感度が、ピエゾ効果により変化することになる。
【０００４】
このため、Ｘ軸及びＹ軸の各々に平行に配列した拡散抵抗などの抵抗素子を用いて、樹脂などからホール素子（チップ）に対して印加されている等方性応力を検出し、この等方性応力に対応して、ホール素子の駆動電流を補正している（例えば、特許文献１参照）。
これにより、ホール素子に印加されている応力による磁場の検出感度の変化をキャンセルすることで補償し、磁場の精度の高い検出を行なっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許公報７９８０１３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１による構成の場合、拡散抵抗を用いているため、基板リーク電流が大きく、また温度によってその電流量が変化するため、常温に比較して高温の場合における補償誤差が大きくなってしまう。
また、拡散抵抗は、抵抗値の精度を高くする場合、抵抗を形成するための面積を大きくする必要があり、チップの面積が増加してしまう。
【０００７】
本発明は、このような事情に鑑みてなされたもので、常温と同様の補償精度を高温の場合にも実現でき、半導体センサのチップの面積を従来例に比較して削減することが可能な応力補償制御回路及び半導体センサ装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の応力補償制御回路は、半導体センサに印加される応力による検出感度の変化を補償する応力補償制御回路であり、第１ディプレッショントランジスタと第１エンハンスメントトランジスタとの応力によるトランスコンダクタンスの変化の違いにより、印加されている応力に対応する応力補償電圧を生成する応力補償電圧生成回路を備え、前記応力補償電圧に基づき、前記半導体センサに印加される応力に対応して、前記検出感度の補償を行なうことを特徴とする。
【０００９】
本発明の半導体センサ装置は、半導体センサに印加される応力による検出感度の変化を補償する機能を有する半導体センサ装置であり、前記半導体センサと、第１ディプレッショントランジスタと第１エンハンスメントトランジスタとの応力によるトランスコンダクタンスの変化の違いにより、印加されている応力に対応する応力補償電圧を生成する応力補償電圧生成回路とを備え、前記応力補償電圧に基づき、前記半導体センサに印加される応力に対応して、前記検出感度の補償を行なうことを特徴とする。
【発明の効果】
【００１０】
この発明によれば、常温と同様の補償精度を高温の場合にも実現でき、半導体センサのチップの面積を従来例に比較して削減することが可能な応力補償制御回路及び半導体センサ装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態における半導体センサ装置の一例を示す回路図である。
【図２】本発明の第１の実施形態による応力補償基準電圧生成回路の回路例を示す回路図である。
【図３】印加される応力とＭＯＳトランジスタのＫ値との対応関係を説明する図である。
【図４】応力補償基準電圧生成回路の回路例の発生する補償電圧の応力に対応した変化を説明する図である。
【図５】本発明の第１の実施形態による応力補償基準電圧生成回路の回路例を示す回路図である。
【図６】本発明の第１の実施形態による応力補償基準電圧生成回路の回路例を示す回路図である。
【図７】第２の実施形態における半導体センサ装置の一例を示す回路図である。
【図８】本発明の第２の実施形態による応力補償基準電圧生成回路の一例を示す回路図である。
【図９】第３の実施形態における半導体センサ装置の一例を示す回路図である。
【図１０】第４の実施形態における半導体センサ装置の一例を示す回路図である。
【発明を実施するための形態】
【００１２】
＜第１の実施形態＞
以下、図面を参照して、本発明の第１の実施形態について説明する。図１は、第１の実施形態における半導体センサ装置の一例を示す回路図である。本実施形態においては、半導体センサの一例としてホール素子を用いて説明するが、抵抗のブリッジ構成として形成された半導体センサであれば、応力に対応して半導体センサの検出感度の補償を行なうことが可能である。また、本実施形態におけるホール素子の検出感度の補償とは、同一の磁場の強度であれば、応力によらず一定の検出値が得られるように制御することを示している。
【００１３】
図１において、半導体センサ装置２１１は、応力補償制御回路３１１、基準電圧回路１００、電圧電流変換回路３０２、ホール素子２００、増幅器４００を備えている。
応力補償制御回路３１１は、半導体センサ装置２１１に印加される応力に対応して、ホール素子２００の検出感度を調整して補償する補償電流Ｉ1を生成する回路であり、応力補償電圧生成回路１０１と電圧電流変換回路３０１とを備えている。
【００１４】
基準電圧回路１００は、所定の基準電圧Ｖrefを発生し、発生した基準電圧Ｖrefを電圧電流変換回路３０２に出力する。
電圧電流変換回路３０２は、基準電圧回路１００から供給される基準電圧Ｖrefを、電圧／電流（Ｖ／Ｉ）変換（以降、Ｖ／Ｉ変換と示す）して、変換した電流Ｉ2をホール素子２００に出力する。
応力補償電圧生成回路１０１は、自身に印加される応力に対応した電圧レベルの補償電圧Ｖstrを発生し、発生した補償電圧Ｖstrを電圧電流変換回路３０１に出力する。
電圧電流変換回路３０１は、応力補償電圧生成回路１０１から供給される補償電圧Ｖstrを、Ｖ／Ｉ変換して、変換した補償電流Ｉ1をホール素子２００に出力する。
【００１５】
ホール素子２００は、電圧電流変換回路３０２が出力する電流Ｉ2と応力補償制御回路３１１が出力する補償電流Ｉ1とが接続点３００で合成された電流を、自身を駆動する駆動電流ＩDRVとして入力する。そして、ホール素子２００は、供給される駆動電流ＩDRVに基づき、自身に対して垂直な磁場に対応した検出電圧ＶHを発生し、発生した検出電圧ＶHを増幅器４００に出力する。
増幅器４００は、ホール素子２００から供給される検出電圧ＶHを増幅し、増幅電圧Ｖampとして外部回路に出力する。
【００１６】
上述したように、本実施形態においては、基準電圧Ｖrefを電流に変換した電流Ｉ2に、半導体センサ装置２１１が形成された半導体チップに対して印加される応力に対応して補償電圧Ｖstrを生成し、この補償電圧Ｖstrを電流に変換した補償電流Ｉ1を加え、得られた駆動電流ＩDRVでホール素子２００を駆動する。これにより、駆動電流ＩDRVがホール素子２００の検出感度の応力による変化を、当該応力に対応してキャンセルするため、応力によらずにホール素子２００の検出感度が一定となるように補償できる。
以下、上記応力補償電圧生成回路１０１の回路構成及び補償電圧Ｖstrの生成に関して説明する。
【００１７】
・応力補償電圧生成回路１０１の回路例Ａ
図２は、本発明の第１の実施形態による応力補償電圧生成回路の回路例Ａを示す回路図である。図２において、応力補償電圧生成回路１０１は、エンハンスメント型のＰチャネル型ＭＯＳトランジスタ（以下、Ｐ−ＥＮＨトランジスタと示す）４１及び４２とからなるカレントミラー回路と、ディプレッション型のＮチャネル型ＭＯＳトランジスタ（以下、Ｎ−ＤＥＰトランジスタと示す）１１及び１２と、エンハンスメント型のＮチャネル型ＭＯＳトランジスタ（以下、Ｎ−ＥＮＨトランジスタと示す）２１及び２２から構成されている。
【００１８】
Ｐ−ＥＮＨトランジスタ４１は、ソースがＶＤＤ配線１に接続され、ゲート及びドレインが接続点Ｐ１を介してＮ−ＤＥＰトランジスタ１１及びＮ−ＤＥＰトランジスタ１２のドレインに接続されている。
Ｎ−ＤＥＰトランジスタ１１及びＮ−ＤＥＰトランジスタ１２は、ゲートとソースとがＶＳＳ配線２に接続されている。すなわち、Ｎ−ＤＥＰトランジスタ１１及びＮ−ＤＥＰトランジスタ１２は、接続点Ｐ１とＶＳＳ配線２との間に並列に配置されている。
【００１９】
Ｐ−ＥＮＨトランジスタ４２は、ソースがＶＤＤ配線１に接続され、ゲートがＰ−ＥＮＨトランジスタ４１のゲート及びドレインに接続され、ドレインが接続点Ｐ２を介してＮ−ＥＮＨトランジスタ２１及びＮ−ＥＮＨトランジスタ２２のゲート及びドレインに接続されている。
Ｎ−ＥＮＨトランジスタ２１及びＮ−ＥＮＨトランジスタ２２は、ソースがＶＳＳ配線２に接続されている。すなわち、Ｎ−ＥＮＨトランジスタ２１及びＮ−ＥＮＨトランジスタ２２は、接続点Ｐ２とＶＳＳ配線２との間に並列に配置されている。
また、接続点Ｐ２は、配線５１により、電圧電流変換回路３０１を介して図１における接続点３００に接続されている。
【００２０】
Ｎ−ＤＥＰトランジスタ１１及びＮ−ＤＥＰトランジスタ１２は、半導体チップ上において、互いのチャネル方向が直角となるように形成されている。ここで、チャネル方向とは、トランジスタにおけるドレイン・ソース間電流が流れる方向、すなわちドレイン及びソースの配置された列に対して平行な方向を示している。
例えば、Ｎ−ＤＥＰトランジスタ１１はチャネル方向Ｒ１がＸ軸方向（第１方向）に平行であり、Ｎ−ＤＥＰトランジスタ１２はチャネル方向Ｒ２がＹ軸方向（第２方向）に平行である。すなわち、Ｎ−ＤＥＰトランジスタ１１のチャネル方向Ｒ１は、Ｎ−ＤＥＰトランジスタ１２のチャネル方向Ｒ２に対して直角の方向である。
【００２１】
Ｎ−ＥＮＨトランジスタ２１及びＮ−ＥＮＨトランジスタ２２は、半導体チップ上において、互いのチャネル方向が直角となるように形成されている。
例えば、Ｎ−ＥＮＨトランジスタ２２はチャネル方向Ｒ３がＸ軸方向に平行であり、Ｎ−ＥＮＨトランジスタ２１はチャネル方向Ｒ４がＹ軸方向に平行である。すなわち、Ｎ−ＥＮＨトランジスタ２１のチャネル方向Ｒ３は、Ｎ−ＥＮＨトランジスタ２２のチャネル方向Ｒ４に対して直角の方向である。
【００２２】
次に、トランジスタに印加される応力と、この応力によるＭＯＳトランジスタのトランスコンダクタンス係数のＫ値（以下、単にＫ値と示す）との関係を説明する。
図３は、印加される応力とＭＯＳトランジスタのＫ値との対応関係を説明する図である。
図３（ａ）は、チャネル方向と応力との対応関係を説明する図である。チャネル方向ＲがドレインＤ、ゲートＧ及びソースＳの配列に対して平行になっている。図３（ａ）においては、例えば、チャネル方向ＲがＸ軸に平行となるようにＭＯＳトランジスタが、チップ上に形成されている。この場合、チャネル方向Ｒに平行なＸ軸方向の応力が応力σLであり、チャネル方向Ｒに直角なＹ軸方向の応力が応力σTである。一方、図３（ａ）の各トランジスタの配置に対して、９０°回転させた配置においては、Ｘ軸方向の応力がσTとなり、Ｙ軸方向の応力がσLとなる。
また、ＭＯＳトランジスタは、ＭＯＳトランジスタのチャネル方向（Ｘ軸、Ｙ軸）に対して、ホール素子２００の電流の流れる方向が４５°の傾きを有するように、ホール素子２００の近傍に配置する。
【００２３】
図３（ｂ）は、チャネル方向に対して平行に、すなわちＸ軸に平行に応力σLが印加された際のＮ−ＤＥＰトランジスタのＫ値の変化を示すグラフである。図３（ｂ）において、横軸がＮ−ＤＥＰトランジスタに印加される応力σLを示し、縦軸がＮ−ＤＥＰトランジスタのＫ値ＫDを示している。σL＞０の場合、引張応力であり、σLが大きくなるに従い、Ｋ値が増加する。一方、σL＜０の場合、圧縮応力であり、σLが小さくなるに従い、Ｋ値が低下する。すなわち、Ｎ−ＤＥＰトランジスタのＫ値は、σLの変化に正の依存性（傾きαL＞０）を有している。
【００２４】
図３（ｃ）は、チャネル方向に対して直角に、すなわちＹ軸に平行に応力σTが印加された際のＮ−ＤＥＰトランジスタのＫ値の変化を示すグラフである。図３（ｃ）において、横軸がＮ−ＤＥＰトランジスタに印加される応力σTを示し、縦軸がＮ−ＤＥＰトランジスタのＫ値ＫDを示している。σT＞０の場合、引張応力であり、σTが大きくなるに従い、Ｋ値が増加する。一方、σT＜０の場合、圧縮応力であり、σTが小さくなる（σTの絶対値が大きくなる）に従い、Ｋ値が低下する。すなわち、Ｎ−ＤＥＰトランジスタのＫ値は、σTの変化に正の依存性（傾きαT＞０）を有している。また、Ｎ−ＤＥＰトランジスタは、αL＞αTの関係を有している。
【００２５】
図３（ｄ）は、チャネル方向に対して平行に、すなわちＸ軸に平行に応力σLが印加された際のＮ−ＥＮＨトランジスタのＫ値の変化を示すグラフである。図３（ｄ）において、横軸がＮ−ＥＮＨトランジスタに印加される応力σLを示し、縦軸がＮ−ＥＮＨトランジスタのＫ値ＫNを示している（σLに対するＫNの変化が傾きβL＞０）。
図３（ｅ）は、チャネル方向に対して直角に、すなわちＹ軸に平行に応力σTが印加された際のＮ−ＥＮＨトランジスタのＫ値の変化を示すグラフである。図３（ｅ）において、横軸がＮ−ＥＮＨトランジスタに印加される応力σTを示し、縦軸がＮ−ＥＮＨトランジスタのＫ値ＫNを示している（σTに対するＫNの変化が傾きβT＞０）。
Ｎ−ＥＮＨトランジスタのＫ値は、Ｎ−ＤＥＰトランジスタと同様に、σLの変化に正の依存性を有している。また、Ｅ−ＥＮＨトランジスタは、σL及びσTの変化の傾きβL、βTそれぞれがＮ−ＤＥＰトランジスタに比較して大きい（βL＞αL、βT＞αT）。また、Ｎ−ＥＮＨトランジスタは、βL＞βTの関係を有している。
【００２６】
図３（ｆ）は、チャネル方向に対して平行に、すなわちＸ軸に平行に応力σLが印加された際のＰ−ＥＮＨトランジスタのＫ値の変化を示すグラフである。図３（ｆ）において、横軸がＰ−ＥＮＨトランジスタに印加される応力σLを示し、縦軸がＰ−ＥＮＨトランジスタのＫ値｜ＫP｜を示している。
図３（ｇ）は、チャネル方向に対して直角に、すなわちＹ軸に平行に応力σTが印加された際のＰ−ＥＮＨトランジスタのＫ値の変化を示すグラフである。図３（ｅ）において、横軸がＰ−ＥＮＨトランジスタに印加される応力σTを示し、縦軸がＰ−ＥＮＨトランジスタのＫ値｜ＫP｜を示している。
Ｐ−ＥＮＨトランジスタのＫ値は、Ｎ−ＤＥＰトランジスタ及びＥＮＨトランジスタと逆に、σLの変化に負の依存性を有し（γL＜０）、一方、σTの変化に正の依存性を有している。また、Ｐ−ＥＮＨトランジスタは、γL＜γTの関係を有している。
【００２７】
また、本実施形態における補償電圧Ｖstrを生成する、図２の応力補償電圧生成回路１０１において、Ｎ−ＤＥＰトランジスタ１１及びＮ−ＤＥＰトランジスタ１２の各々とが、それぞれチャネル方向が直角に形成され、Ｎ−ＥＮＨトランジスタ２１及びＮ−ＥＮＨトランジスタ２２の各々のチャネル方向が直角となるように形成されているのは、以下の理由からである。例えば、Ｎ−ＤＥＰトランジスタ及びＮ−ＥＮＨトランジスタを、それぞれチャネル方向が平行となるように形成した場合、応力σLと応力σTとによるＫ値の変化が異なり、生成される補償電圧Ｖstrが応力の方向による異方性を有することになる。
【００２８】
上述したＭＯＳトランジスタにおける応力の方向とＫ値との特性により、それぞれのチャネル方向によって、絶対値が同等で符号が異なる差応力σdiffが印加された状態となる。
一方、ホール素子の応力による補償の精度を上げるためには、等方性応力に依存するホール素子の応力による変化に対応させる必要がある。
このため、本実施形態においては、Ｎ−ＤＥＰトランジスタ１１及びＮ−ＤＥＰトランジスタ１２の各々、またＮ−ＥＮＨトランジスタ２１及びＮ−ＥＮＨトランジスタ２２の各々において、それぞれチャネル方向を直角に形成し、トランジスタペア（トランジスタ組）とすることで、差応力σdiffによるＫ値の変化分をキャンセルする。
【００２９】
本実施形態においては、上述したＮ−ＤＥＰトランジスタ、Ｎ−ＥＮＨトランジスタ及びＰ−ＥＮＨトランジスタにおける、応力σL及びσTに対応する変化の傾きの差異を利用して、補償電圧Ｖstrを生成し（補償電圧Ｖstrの電圧レベルを調整し）、補償電圧Ｖstrを用いてホール素子２００に印加される応力に対する検出感度の変化をキャンセルする。
【００３０】
すなわち、本実施形態においては、補償電圧Ｖstrの電圧レベルを応力に対応して調整し、ホール素子２００の検出感度が応力によって高い方向に変化した場合、補償電圧Ｖstrの電圧レベルを低くすることで、ホール素子２００の駆動電流ＩDRVを減少させて、検出感度を低下させて検出感度の上昇を補償する。一方、ホール素子２００の検出感度が応力によって低い方向に変化した場合、補償電圧Ｖstrの電圧レベルを高くして、ホール素子２００の駆動電流ＩDRVを増加させることで、検出感度を上昇させて、検出感度の低下を補償する。
以下に、応力補償電圧生成回路１０１の回路例Ａにおける補償電圧Ｖstrの生成について説明する。
【００３１】
図４は、応力補償電圧生成回路１０１の回路例Ａの発生する補償電圧Ｖstrの応力に対応した変化を説明する図である。
図４（ａ）は、図２の回路が生成する補償電圧Ｖstrと、ドレイン・ソース間電流ＩDSとの対応を示すグラフである。縦軸がドレイン・ソース間電流ＩDSを示し、横軸がゲート・ソース間電圧ＶGSを示している。電圧ＶTNがＮ−ＥＮＨトランジスタ２１及びＮ−ＥＮＨトランジスタ２２の各々の閾値電圧であり、電圧ＶTDがＮ−ＤＥＰトランジスタ１１及びＮ−ＤＥＰトランジスタ１２の各々の閾値電圧である。
【００３２】
Ｎ−ＤＥＰトランジスタ１１及びＮ−ＤＥＰトランジスタ１２に流れるドレイン・ソース間を合計し、ドレイン・ソース間ＩDSD0、ＩDSDと表している。ここで、ドレイン・ソース間ＩDSD0が初期状態における電流値であり、ドレイン・ソース間ＩDSDが初期状態に比較して引張応力としての応力σL及び応力σTが低下した状態（すなわち、圧縮応力が印加された状態）の電流値である。
また、Ｎ−ＥＮＨトランジスタ２１及びＮ−ＥＮＨトランジスタ２２に流れるドレイン・ソース間を合計し、ドレイン・ソース間ＩDSN0、ＩDSNと表している。ここで、ドレイン・ソース間ＩDSN0が初期状態における電流値であり、ドレイン・ソース間ＩDSNが引張応力としての応力σL及び応力σTが低下した状態の電流値である。
【００３３】
すでに述べたように、Ｎ−ＤＥＰトランジスタとＮ−ＥＮＨトランジスタとの応力σL及び応力σTに対応したＫ値の変化量は、異なっている。
このため、 図４（ａ）から判るように、引張応力が低下した場合（すなわち、圧縮応力が印加された場合）、応力補償電圧生成回路１０１の回路例Ａの発生する補償電圧Ｖstr0が、Ｎ−ＤＥＰトランジスタ１１及びＮ−ＤＥＰトランジスタ１２とＮ−ＥＮＨトランジスタ２１及びＮ−ＥＮＨトランジスタ２２との低下する電流量の違いにより、補償電圧Ｖstr0が電圧Δ増加して、補償電圧Ｖstr1となる。
【００３４】
図４（ｂ）は、図２の回路において、Ｎ−ＥＮＨトランジスタ２１及びＮ−ＥＮＨトランジスタ２２の各々を、チャネル方向が互いに直角に形成されたＰ−ＥＮＨトランジスタの組に置き換えた場合における補償電圧Ｖstrと、ドレイン・ソース間電流ＩDSとの対応を示すグラフである。縦軸がドレイン・ソース間電流ＩDSを示し、横軸がゲート・ソース間電圧ＶGSを示している。電圧ＶTPがＰ−ＥＮＨトランジスタ４１及びＰ−ＥＮＨトランジスタ４２の各々の閾値電圧であり、電圧ＶTDがＮ−ＤＥＰトランジスタ１１及びＮ−ＤＥＰトランジスタ１２の各々の閾値電圧である。
【００３５】
ドレイン・ソース間ＩDSD0及びドレイン・ソース間ＩDSDとについては、図４（ａ）と同様である。
また、組であるＰ−ＥＮＨトランジスタ（例えば、後述するＰ−ＥＮＨトランジスタ３１及びＰ−ＥＮＨトランジスタ３２）の各々に流れるドレイン・ソース間を合計し、ドレイン・ソース間ＩDSP0、ＩDSPと表している。ここで、ドレイン・ソース間ＩDSP0が初期状態における電流値であり、ドレイン・ソース間ＩDSPが圧縮応力として応力σL及び応力σTが印加された状態の電流値である。
【００３６】
圧縮応力としての応力σL及び応力σTに対応した、Ｎ−ＤＥＰトランジスタとＰ−ＥＮＨトランジスタとのＫ値の変化量及び変化の極性が異なる。このため、図４（ｂ）から判るように、圧縮応力として応力σL及び応力σTが印加された場合、応力補償電圧生成回路１０１の回路例Ａの発生する補償電圧Ｖstr0が、Ｎ−ＤＥＰトランジスタ１１及びＮ−ＤＥＰトランジスタ１２の電流量の低下と、Ｐ−ＥＮＨトランジスタの組の電流量の増加とにより、補償電圧Ｖstr0が電圧Δ減少して、補償電圧Ｖstr1となる。
【００３７】
また、上述した回路例Ａにおいては、Ｎ−ＤＥＰトランジスタ１１とＮ−ＤＥＰトランジスタ１２とを並列に接続し、またＮ−ＥＮＨトランジスタ２１とＮ−ＥＮＨトランジスタ２２とを並列に接続した構成で説明した。
しかしながら、他の構成として、以下のように、Ｎ−ＤＥＰトランジスタ１１とＮ−ＤＥＰトランジスタ１２とを直列に接続し、またＮ−ＥＮＨトランジスタ２１とＮ−ＥＮＨトランジスタ２２とを直列に接続した構成でも良い。
【００３８】
この場合、Ｎ−ＤＥＰトランジスタ１１は、ドレインが接続点Ｐ１に接続され、ゲートがＶＳＳ配線２に接続され、ソースがＮ−ＤＥＰトランジスタ１２のドレインに接続される。Ｎ−ＤＥＰトランジスタ１２は、ゲートが及びソースがＶＳＳ配線２に接続される。
また、Ｎ−ＥＮＨトランジスタ２１は、ドレイン及びゲートが接続点Ｐ２に接続され、ソースがＮ−ＥＮＨトランジスタ２２のドレインに接続される。Ｎ−ＥＮＨトランジスタ２２は、ゲートが接続点Ｐ２に接続され、ソースがＶＳＳ配線２に接続される。
この回路例Ａの他の構成例においても、回路例Ａと同様に、印加される応力に対応した補償電圧Ｖstrを生成することができる。
【００３９】
また、さらに他の構成例として、Ｎ−ＥＮＨトランジスタ２１とＮ−ＥＮＨトランジスタ２２とを、それぞれチャネル方向がＸ軸及びＹ軸に平行な２個のＰ−ＥＮＨトランジスタに換える構成としても良い。
この構成例の場合、圧縮応力として応力σL及び応力σTが印加された際、Ｎ−ＤＥＰトランジスタ１１とＮ−ＤＥＰトランジスタ１２のドレイン・ソース間電流が減少し、一方、Ｐ−ＥＮＨトランジスタのドレイン・ソース間電流が増加するため、圧縮応力が増加することにより、補償電圧Ｖstrがより低下する。
この他の構成例においても、回路例Ａと同様に、印加される応力に対応した補償電圧Ｖstrを生成することができる。
【００４０】
・応力補償電圧生成回路１０１の回路例Ｂ
図５は、本発明の第１の実施形態による応力補償電圧生成回路の回路例Ｂを示す回路図である。図５において、応力補償電圧生成回路１０１は、Ｎ−ＤＥＰトランジスタ１１及びＮ−ＤＥＰトランジスタ１２と、Ｎ−ＥＮＨトランジスタ２１及びＮ−ＥＮＨトランジスタ２２とから構成されている。
Ｎ−ＤＥＰトランジスタ１１及びＮ−ＤＥＰトランジスタ１２は、ドレインがＶＤＤ配線１に接続され、ゲート及びソースが接続点Ｐ３に接続されている。
すなわち、Ｎ−ＤＥＰトランジスタ１１及びＮ−ＤＥＰトランジスタ１２は、ＶＤＤ配線１と接続点Ｐ３との間に並列に配置されている。
【００４１】
Ｎ−ＥＮＨトランジスタ２１及びＮ−ＥＮＨトランジスタ２２は、ゲートとドレインとが接続点Ｐ３に接続され、ソースがＶＳＳ配線２に接続されている。
すなわち、Ｎ−ＥＮＨトランジスタ２１及びＮ−ＥＮＨトランジスタ２２は、接続点Ｐ３とＶＳＳ配線２との間に並列に配置されている。
また、接続点Ｐ３は、配線５１により、電圧電流変換回路３０１を介して図１における接続点３００に接続されている。
上述したように、Ｎ−ＤＥＰトランジスタ１１及びＮ−ＤＥＰトランジスタ１２の並列回路と、Ｎ−ＥＮＨトランジスタ２１及びＮ−ＥＮＨトランジスタ２２の並列回路とは、直列に接続されてトーテムポール接続されている。
【００４２】
回路例Ａで説明したように、圧縮応力として応力σL及び応力σTが印加されることにより、Ｎ−ＤＥＰトランジスタ１１及びＮ−ＤＥＰトランジスタ１２のドレイン・ソース間ＩDSDが、Ｎ−ＥＮＨトランジスタ２１及びＮ−ＥＮＨトランジスタ２２のドレイン・ソース間ＩDSNに比較して低下する電流量が少ない。
このため、接続点Ｐ３から出力される補償電圧Ｖstrは、圧縮応力としての応力σL及び応力σTが増加するほど（また、引張応力が減少するほど）大きくなり、図２の回路と同様の変化となる。
【００４３】
また、図５のＮ−ＤＥＰトランジスタ１１及びＮ−ＤＥＰトランジスタ１２の並列回路と、Ｎ−ＥＮＨトランジスタ２１及びＮ−ＥＮＨトランジスタ２２の並列回路とのトーテムポール接続に対して、さらにＮ−ＥＮＨトランジスタ２１及びＮ−ＥＮＨトランジスタ２２と極性の異なる一のＰ−ＥＮＨトランジスタ及び他のＰ−ＥＮＨトランジスタの並列回路を直列に接続する構成としても良い。ここで、Ｐ−ＥＮＨトランジスタ及び他のＰ−ＥＮＨトランジスタの並列回路は、例えば、Ｎ−ＥＮＨトランジスタ２１及びＮ−ＥＮＨトランジスタ２２のソースと、ＶＳＳ配線２との間に配置される。
【００４４】
また、上述一のＰ−ＥＮＨトランジスタ及び他のＰ−ＥＮＨトランジスタの並列回路を、図５のトーテムポール接続において、Ｎ−ＤＥＰトランジスタ１１及びＮ−ＤＥＰトランジスタ１２のソース（すなわち、接続点Ｐ３）と、Ｎ−ＥＮＨトランジスタ２１及びＮ−ＥＮＨトランジスタ２２のドレイン及びゲートとの間に、直列に配置する構成としても良い。
上記一のＰ−ＥＮＨトランジスタと他のＰ−ＥＮＨトランジスタとは、チャネル方向が他方に対して直角に形成されている。例えば、一のＰ−ＥＮＨトランジスタはチャネル方向がＸ軸方向に平行に形成され、他のＰ−ＥＮＨトランジスタはチャネル方向がＹ軸方向に平行に形成されている。
【００４５】
上記構成により、圧縮応力として応力σL及び応力σTが印加されることにより、一のＰ−ＥＮＨトランジスタ及び他のＰ−ＥＮＨトランジスタのドレイン・ソース間電流の各々を合成したドレイン・ソース間電流ＩDSPが大きくなり（図４（ｂ））、一方、Ｎ−ＤＥＰトランジスタ１１及びＮ−ＤＥＰトランジスタ１２のドレイン・ソース間電流の各々を合成したドレイン・ソース間電流ＩDSDが減少する。
【００４６】
これにより、ドレイン・ソース間電流ＩDSP及びドレイン・ソース間電流ＩDSDの比率を制御して、接続点Ｐ３における補償電圧Ｖstrの電圧レベルを任意に制御することが可能となり、微調整して高い精度で補償電圧Ｖstrを生成することができ、ホール素子２００の応力による検出精度の変化を補償する、より精度の高い補償電圧Ｖstrを簡易に供給することができる。
【００４７】
・応力補償電圧生成回路１０１の回路例Ｃ
図６は、本発明の第１の実施形態による応力補償電圧生成回路の回路例Ｃを示す回路図である。回路例Ｃは、回路例Ａに対して、図４（ｂ）に示す特性を有する回路を付加している。以下、回路例Ｃにおける回路例Ａと異なる構成のみを説明する。付加されている回路は、Ｐ−ＥＮＨトランジスタ３１及び３２とから構成されている。
Ｎ−ＥＮＨトランジスタ２１及びＮ−ＥＮＨトランジスタ２２は、ドレイン及びゲートが接続点Ｐ２に接続され、ソースが接続点Ｐ５に接続されている。
Ｐ−ＥＮＨトランジスタ３１及びＰ−ＥＮＨトランジスタ３２は、ソースが接続点Ｐ５に接続され、ゲート及びドレインがＶＳＳ配線２に接続されている。
【００４８】
すなわち、Ｎ−ＥＮＨトランジスタ２１及びＮ−ＥＮＨトランジスタ２２が接続点Ｐ２と接続点Ｐ５との間に並列に接続され、Ｐ−ＥＮＨトランジスタ３１及びＰ−ＥＮＨトランジスタ３２が接続点Ｐ５とＶＳＳ配線２との間に並列に接続されている。
これにより、圧縮応力として応力σL及び応力σTが印加されることにより、Ｐ−ＥＮＨトランジスタ３１及びＰ−ＥＮＨトランジスタ３２のドレイン・ソース間電流の各々を合成したドレイン・ソース間電流ＩDSPが大きくなり（図４（ｂ））、一方、Ｎ−ＤＥＰトランジスタ１１及びＮ−ＤＥＰトランジスタ１２のドレイン・ソース間電流の各々を合成したドレイン・ソース間電流ＩDSDが減少する。
【００４９】
これにより、ドレイン・ソース間電流ＩDSP及びドレイン・ソース間電流ＩDSDの比率を制御して、接続点Ｐ２における補償電圧Ｖstrの電圧レベルを任意に制御することが可能となり、回路例Ａ及び回路例Ｂに比較して、微調整して高い精度で補償電圧Ｖstrを生成することができ、ホール素子２００の応力による検出精度の変化を補償する、より精度の高い補償電圧Ｖstrを簡易に供給することができる。
【００５０】
なお、本実施形態においては、基準電圧回路１００が基準電圧Ｖrefを生成し、電圧電流変換回路３０２が基準電圧Ｖrefから電流Ｉ2を生成し、この電流Ｉ2に対して補償電流Ｉ1を合成し、ホール素子２００を駆動する駆動電流ＩDRVを生成する構成として説明した。
しかしながら、基準電圧回路１００及び電圧電流変換回路３０２を設けずに、直接に、応力補償制御回路３１１が生成した補償電圧Ｖstrを、電圧電流変換回路３０１が補償電流Ｉ1に変換し、この補償電流Ｉ1を駆動電流ＩDRVとして、ホール素子２００に供給する構成としても良い。
【００５１】
また、本実施形態においては、応力補償制御回路３１１からホール素子２００に対して、応力に対応した駆動電流ＩDRVを供給する構成としているが、ホール素子２００に印加する駆動電圧ＶDRVを応力に対応して変化させても良い。
例えば、駆動電流ＩDRVをＩ／Ｖ（電流／電圧）変換（以下、Ｉ／Ｖ変換と示す）して電圧とし、この電圧を電圧レギュレータを介してホール素子２００に駆動電圧ＶDRVとして印加する構成としても良い。これにより、ホール素子２００の応力による検出感度の変化が、応力に対応して変化する駆動電圧ＶDRVにより、補償される。
【００５２】
＜第２の実施形態＞
以下、図面を参照して、本発明の第２の実施形態について説明する。図７は、第２の実施形態における半導体センサ装置の一例を示す回路図である。図７において、半導体センサ装置２１２は、応力補償制御回路３１２、ホール素子２００、増幅器４００を備えている。
応力補償制御回路３１２は、応力補償電圧生成回路１０７と、電圧電流変換回路３０１及び３０３とから構成されている。
【００５３】
応力補償制御回路３１２は、電圧電流変換回路３０１の出力する補償電流Ｉ1と、電圧電流変換回路３０３が出力する補償電流Ｉ3とを合成して、駆動電流ＩDRVとしてホール素子２００に供給する。
そして、増幅器４００は、ホール素子２００から供給される検出電圧ＶHを増幅し、増幅電圧Ｖampとして外部回路に出力する。
【００５４】
・応力補償電圧生成回路１０７
図８は、本発明の第２の実施形態による応力補償電圧生成回路の一例を示す回路図である。応力補償電圧生成回路１０７は、第１の実施形態における回路例Ａ（応力補償電圧生成回路１０１）に対して、図４（ｂ）に示す特性を有する回路を付加している。以下、応力補償電圧生成回路１０７における回路例Ａ（応力補償電圧生成回路１０１）と異なる構成のみを説明する。付加されている回路は、Ｐ−ＥＮＨトランジスタ４３と、Ｐ−ＥＮＨトランジスタ３１及び３２とから構成されている。
【００５５】
Ｐ−ＥＮＨトランジスタ４３は、ソースがＶＤＤ配線１に接続され、ゲートが接続点Ｐ１に接続され、ドレインが接続点Ｐ４に接続されている。
Ｐ−ＥＮＨトランジスタ３１及びＰ−ＥＮＨトランジスタ３２は、ソースが接続点Ｐ４に接続され、ゲート及びドレインがＶＳＳ配線２に接続されている。  すなわち、Ｐ−ＥＮＨトランジスタ３１及びＰ−ＥＮＨトランジスタ３２は、接続点Ｐ４とＶＳＳ配線２との間に並列に配置されている。Ｐ−ＥＮＨトランジスタ３２はチャネル方向Ｒ５がＸ軸方向に平行であり、Ｐ−ＥＮＨトランジスタ３１はチャネル方向Ｒ６がＹ軸方向に平行である。
【００５６】
これにより、圧縮応力として応力σL及び応力σTが印加されることにより、応力σL及び応力σTが小さくなるほどＰ−ＥＮＨトランジスタ３１及びＰ−ＥＮＨトランジスタ３２のドレイン・ソース間電流の各々を合成したドレイン・ソース間電流ＩDSPが大きくなり、図４（ｂ）に示すように、補償電圧Ｖstrが低下する。
したがって、圧縮応力として応力σL及び応力σTが印加された際、接続点Ｐ2から出力される補償電圧Ｖstr1が上昇し、一方、接続点Ｐ4から出力される補償電圧Ｖstr2が低下する。
【００５７】
そして、図７に示すように、電圧電流変換回路３０１は、応力補償電圧生成回路１０７から配線５１（図８の接続点Ｐ２）を介して供給される補償電圧Ｖstr1をＶ／Ｉ変換し、所定の比率ｐを乗じて補償電流Ｉ1を出力する。また、電圧電流変換回路３０３は、応力補償電圧生成回路１０７から配線５２（図８の接続点Ｐ４）を介して供給される補償電圧Ｖstr2をＶ／Ｉ変換し、所定の比率ｑを乗じて補償電流Ｉ3を出力する。
これにより、補償電圧Ｖstr1をＶ／Ｉ変換して得られた電流に所定の比率ｐを乗じた補償電流Ｉ1と、補償電圧Ｖstr2をＶ／Ｉ変換して得られた電流に所定の比率ｑを乗じた補償電流Ｉ3とが、合成されて駆動電流ＩDRVが生成される。
【００５８】
本実施形態においては、電圧電流変換回路３０１及び３０３の各々が、所定の比率ｐ、ｑそれぞれにより、所定の電流値として補償電流Ｉ1、Ｉ3を出力する。
これにより、応力補償制御回路３１２は、上述した比率ｐ及びｑを任意に変化させることで、微調整して高い精度で補償電流Ｉ1、Ｉ3を、補償電圧Ｖstr1及びＶstr2の各々から生成することで、精度の高い駆動電流をＩDRVをホール素子２００に供給することが可能となり、当該ホール素子２００の応力による検出精度の変化を高い精度で補償することができる。
なお、第１の実施形態と同様に、ホール素子２００に印加する駆動電圧ＶDRVを応力に対応して変化させても良い。
【００５９】
＜第３の実施形態＞
以下、図面を参照して、本発明の第３の実施形態について説明する。図９は、第３の実施形態における半導体センサ装置の一例を示す回路図である。図９において、半導体センサ装置２１３は、応力補償制御回路３１１、ホール素子２００、増幅器４００を備えている。
応力補償制御回路３１１は、第１の実施形態における図１に示す回路と同様のため、説明を省略する。以下、第１の実施形態と異なる構成及び動作のみを説明する。
ホール素子２００は、ＶＤＤ配線１及びＶＳＳ配線２との間に設けられ、駆動電流ＩDRVがＶＤＤ配線１から供給される。
【００６０】
図９において、応力補償制御回路３１１は、増幅器４１０の動作電流として、応力σL及び応力σTに対応した駆動電流ＩDRVを生成する。
ここで、増幅器４１０は、応力補償制御回路３１１から供給される駆動電流ＩDRVの変化に対応して増幅率が変化する。
これにより、本実施形態においては、応力σL及び応力σTに対応させて増幅器４１０の増幅率を変化させ、応力によるホール素子２００の検出感度の変化を補償することができる。
【００６１】
＜第４の実施形態＞
以下、図面を参照して、本発明の第４の実施形態について説明する。図１０は、第４の実施形態における半導体センサ装置の一例を示す回路図である。図１０において、半導体センサ装置２１４は、応力補償電圧生成回路１０１、ホール素子２００、増幅器４００及び比較器（コンパレータ）５００を備えている。
比較器５００は、入力電圧端子５０１に増幅器４００から増幅電圧Ｖampが供給され、基準電圧端子５０２に応力補償電圧生成回路１０１から出力される補償電圧Ｖstrが供給される。
【００６２】
すでに述べたように、印加される応力σL及び応力σTが変化することにより、ホール素子２００における検出感度が変化し、ホール素子２００から出力される検出電圧ＶHが変化するため、増幅器４００が出力される増幅電圧Ｖampも連動して変化する。
このため、本実施形態においては、比較器５００の比較電圧（増幅電圧Ｖampと比較する基準電圧）として、応力に対応して変化する補償電圧Ｖstrを用い、ホール素子２００における検出感度の変化による、増幅器４００の出力する、検出電圧ＶHが増幅された増幅電圧Ｖampの変化を補償している。
【００６３】
すなわち、半導体センサ装置２１４に印加される応力によらず、ホール素子２００に印加される磁場が所定の強度となった場合に、半導体センサ装置２１４から検出信号を出力させる必要がある。このため、本実施形態においては、ホール素子２００の検出感度の応力による変化を、この応力に対応させて比較器５００の比較電圧を変化させることにより補償している。
【００６４】
上述した第１の実施形態から第４の実施形態によれば、従来のように拡散抵抗を用いて、半導体センサ装置に印加される応力により変化する半導体センサの検出感度を補償するのではなく、ディプレッショントランジスタ及びエンハンスメントトランジスタにおける応力によるトランスコンダクタンスの変化量に違いにより、応力に対応させて補償電圧を調整して生成することで、半導体センサの応力による検出感度の変化を補償するため、拡散抵抗のように高温となってもリーク電流が流れることなく、常温と同様の補償精度を高温の場合にも実現でき、高い精度で検出感度を補償し、かつディプレッショントランジスタ及びエンハンスメントトランジスタの形成する面積が拡散抵抗に比較して小さいため、半導体センサ装置のチップの面積を従来に比較して削減することが可能となる。
【００６５】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【符号の説明】
【００６６】
１…ＶＤＤ配線
２…ＶＳＳ配線
１１，１２…Ｎ−ＤＥＰトランジスタ
２１，２２…Ｎ−ＥＮＨトランジスタ
３１，３２，４１，４２，４３…Ｐ−ＥＮＨトランジスタ
１００…基準電圧回路
１０１，１０７…応力補償電圧生成回路
２００…ホール素子
２１１，２１２，２１３，２１４…半導体センサ装置
３０１，３０２，３０３…電圧電流変換回路
３１１，３１２…応力補償制御回路
４００，４１０…増幅器
５００…比較器
【図１】
2020118504.tif 000003
【図２】
2020118504.tif 000004
【図３】
2020118504.tif 000005
【図４】
2020118504.tif 000006
【図５】
2020118504.tif 000007
【図６】
2020118504.tif 000008
【図７】
2020118504.tif 000009
【図８】
2020118504.tif 000010
【図９】
2020118504.tif 000011
【図１０】
2020118504.tif 000012