(57)【要約】【課題】データの誤読出しを抑制する。【解決手段】一実施形態の半導体記憶装置は、直列に接続された第１メモリセル及び第２メモリセルと、上記第１メモリセルに接続された第１ワード線と、上記第２メモリセルに接続された第２ワード線と、制御回路と、を備える。上記制御回路は、上記第１ワード線に第１電圧を印加しつつ上記第２ワード線に第２電圧を印加して第１ノードを充電し、上記充電された第１ノードの電圧に基づいて第２ノードを充電し、上記第１ワード線に第３電圧を印加しつつ上記第２ワード線に上記第２電圧を印加して上記第２ノードを放電し、上記充電され且つ上記放電された上記第２ノードの電圧に基づいて上記第１メモリセルからデータを読み出すように構成される。【選択図】図９
2020202002.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された第１メモリセル及び第２メモリセルと、
前記第１メモリセルに接続された第１ワード線と、
前記第２メモリセルに接続された第２ワード線と、
制御回路と、
を備え、
前記制御回路は、
前記第１ワード線に第１電圧を印加しつつ前記第２ワード線に第２電圧を印加して第１ノードを充電し、
前記充電された第１ノードの電圧に基づいて第２ノードを充電し、
前記第１ワード線に第３電圧を印加しつつ前記第２ワード線に前記第２電圧を印加して前記第２ノードを放電し、
前記充電され且つ前記放電された前記第２ノードの電圧に基づいて前記第１メモリセルからデータを読み出す
ように構成された、
半導体記憶装置。
【請求項２】
前記第３電圧は、前記第１電圧より高く、前記第２電圧より低い、
請求項１記載の半導体記憶装置。
【請求項３】
前記第１電圧は、負電圧である、
請求項２記載の半導体記憶装置。
【請求項４】
前記制御回路は、前記第２ノードを充電した後、前記第２ノードを放電するように構成された、
請求項１記載の半導体記憶装置。
【請求項５】
前記第２ノードを充電する第１期間は、前記第２ノードを放電する第２期間より長い、
請求項４記載の半導体記憶装置。
【請求項６】
前記第２ノードを充電する第１期間は、前記第２ノードを放電する第２期間と等しい、
請求項４記載の半導体記憶装置。
【請求項７】
前記制御回路は、前記第２ノードを充電しつつ、前記第２ノードを放電するように構成された、
請求項１記載の半導体記憶装置。
【請求項８】
前記制御回路は、
前記第１ノードと前記第１メモリセル及び前記第２メモリセルとの間を接続する第１トランジスタと、
前記第１ノードに接続された第１端と、第３ノードに接続された第２端と、を含む第２トランジスタと、
前記第３ノードに接続された第１端と、接地された第２端と、前記第１ノードに接続されたゲートと、を含む第３トランジスタと、
前記第２ノードに接続された第１端と、前記第３ノードに接続された第２端と、を含む第４トランジスタと、
前記第２ノードと前記第１メモリセル及び前記第２メモリセルとの間を接続する第５トランジスタと、
を含む、
請求項１記載の半導体記憶装置。
【請求項９】
前記第３トランジスタは、前記第１トランジスタ、前記第２トランジスタ、前記第４トランジスタ、及び前記第５トランジスタと異なる極性を有する、
請求項８記載の半導体記憶装置。
【請求項１０】
前記制御回路は、
前記第１ノードに接続された第１キャパシタと、
前記第２ノードに接続された第２キャパシタと、
を更に含む、
請求項８記載の半導体記憶装置。
【請求項１１】
前記制御回路は、
前記第１トランジスタ、前記第２トランジスタ、及び前記第３トランジスタをオン状態にしつつ前記第４トランジスタ及び前記第５トランジスタをオフ状態にして前記第１ノードを充電し、
前記第３トランジスタ及び前記第４トランジスタをオン状態にしつつ前記第１トランジスタ及び前記第２トランジスタをオフ状態にして前記第２ノードを充電し、
前記第５トランジスタをオン状態にしつつ前記第１トランジスタ及び前記第２トランジスタをオフ状態にして前記第２ノードを放電する
ように構成された、
請求項８記載の半導体記憶装置。
【請求項１２】
前記制御回路は、
第３ノードに接続された第１端と、前記第２ノードに接続されたゲートと、を含む第５トランジスタを更に含み、
前記第２ノードを充電する前と、前記第２ノードを放電した後とで、前記第３ノードに等しい電圧を印加するように構成された、
請求項８記載の半導体記憶装置。
【請求項１３】
前記制御回路は、
第３ノードに接続された第１端と、前記第２ノードに接続されたゲートと、を含む第５トランジスタを更に含み、
前記第３ノードに対して、前記第２ノードを充電する前に第４電圧を印加し、前記第２ノードを放電した後に前記第４電圧より低い第５電圧を印加するように構成された、
請求項８記載の半導体記憶装置。
【請求項１４】
前記第２メモリセルに対して前記第１メモリセルと並列に接続された第３メモリセルと、
前記第１メモリセルに対して前記第２メモリセルと並列に接続され、前記第３メモリセルに直列に接続された第４メモリセルと、
前記第３メモリセルに接続された第３ワード線と、
前記第４メモリセルに接続された第４ワード線と、
を更に備え、
前記第３メモリセル及び前記第４メモリセルは、前記第１メモリセル及び前記第２メモリセルと互いにウェル領域を共有し、かつ前記ウェル領域を挟んで対向して設けられる、
請求項１記載の半導体記憶装置。
【請求項１５】
前記制御回路は、
前記第１ワード線に前記第１電圧を印加しつつ前記第２ワード線、前記第３ワード線、及び前記第４ワード線に前記第２電圧を印加して前記第１ノードを充電し、
前記第１ワード線に第３電圧を印加しつつ前記第２ワード線、前記第３ワード線、及び前記第４ワード線に前記第２電圧を印加して前記第２ノードを放電する
ように構成された、
請求項１４記載の半導体記憶装置。
【請求項１６】
前記制御回路は、
前記第１ワード線及び前記第３ワード線に前記第１電圧を印加しつつ前記第２ワード線及び前記第４ワード線に前記第２電圧を印加して前記第１ノードを充電し、
前記第１ワード線に第３電圧を印加し、前記第２ワード線及び前記第４ワード線に前記第２電圧を印加し、前記第３ワード線に前記第１電圧を印加して前記第２ノードを放電する
ように構成された、
請求項１４記載の半導体記憶装置。
【請求項１７】
前記制御回路は、
前記第１ワード線、前記第３ワード線、及び前記第４ワード線に前記第１電圧を印加しつつ前記第２ワード線に前記第２電圧を印加して前記第１ノードを充電し、
前記第１ワード線に第３電圧を印加し、前記第２ワード線に前記第２電圧を印加し、前記第３ワード線及び前記第４ワード線に前記第１電圧を印加して前記第２ノードを放電する
ように構成された、
請求項１４記載の半導体記憶装置。
【請求項１８】
前記制御回路は、
前記第１ワード線及び前記第４ワード線に前記第１電圧を印加しつつ前記第２ワード線及び前記第３ワード線に前記第２電圧を印加して前記第１ノードを充電し、
前記第１ワード線に第３電圧を印加し、前記第２ワード線及び前記第３ワード線に前記第２電圧を印加し、前記第４ワード線に前記第１電圧を印加して前記第２ノードを放電する
ように構成され、
前記第４メモリセルは、前記第３メモリセルとビット線との間に設けられた、
請求項１４記載の半導体記憶装置。
【請求項１９】
前記制御回路は、
前記第１ワード線、前記第３ワード線、及び前記第４ワード線に前記第１電圧を印加しつつ前記第２ワード線に前記第２電圧を印加して前記第１ノードを充電し、
前記第１ワード線に第３電圧を印加し、前記第２ワード線に前記第２電圧を印加し、前記第３ワード線及び前記第４ワード線に前記第１電圧を印加して前記第２ノードを放電する
ように構成され、
前記第４メモリセルは、前記第３メモリセルとビット線との間に設けられた、
請求項１４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
データを不揮発に記憶することが可能な半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１６／０２６８２７７号明細書
【特許文献２】特開２０１７−１６８１６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
データの誤読出しを抑制する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、直列に接続された第１メモリセル及び第２メモリセルと、上記第１メモリセルに接続された第１ワード線と、上記第２メモリセルに接続された第２ワード線と、制御回路と、を備える。上記制御回路は、上記第１ワード線に第１電圧を印加しつつ上記第２ワード線に第２電圧を印加して第１ノードを充電し、上記充電された第１ノードの電圧に基づいて第２ノードを充電し、上記第１ワード線に第３電圧を印加しつつ上記第２ワード線に上記第２電圧を印加して上記第２ノードを放電し、上記充電され且つ上記放電された上記第２ノードの電圧に基づいて上記第１メモリセルからデータを読み出すように構成される。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置を含むメモリシステムを説明するためのブロック図。
【図２】第１実施形態に係る半導体記憶装置のメモリセルアレイの部分を説明するための回路図。
【図３】第１実施形態に係る半導体記憶装置のメモリセルアレイの部分を説明するための回路図。
【図４】図３に対応するメモリセルアレイの部分としてのメモリピラーを説明するための断面図。
【図５】図４のＶ−Ｖ線に沿ったメモリピラーの断面図。
【図６】第１実施形態に係る半導体記憶装置のメモリセルトランジスタのデータと閾値電圧分布とを説明するための概念図。
【図７】第１実施形態に係る半導体記憶装置のメモリセルアレイとセンスアンプとの接続関係を説明するための回路図。
【図８】第１実施形態に係る半導体記憶装置のセンスアンプを説明するための回路図。
【図９】第１実施形態に係る半導体記憶装置における読出し動作を説明するためのフローチャート。
【図１０】第１実施形態に係る半導体記憶装置における下位読出し動作の例を説明するためのタイミングチャート。
【図１１】第１実施形態に係る半導体記憶装置における読出し動作のうちセンスノードの初期設定処理を説明するための模式図。
【図１２】第１実施形態に係る半導体記憶装置における読出し動作のうち参照電流のコピー処理を説明するための模式図。
【図１３】第１実施形態に係る半導体記憶装置における読出し動作の際にメモリピラー内を流れる参照電流を説明するための模式図。
【図１４】第１実施形態に係る半導体記憶装置における読出し動作のうち参照電流によるセンスノードの充電動作を説明するための模式図。
【図１５】第１実施形態に係る半導体記憶装置における読出し動作のうち読出し電流によるセンスノードの放電動作を説明するための模式図。
【図１６】第１実施形態に係る半導体記憶装置における読出し動作の際にメモリピラー内を流れる読出し電流を説明するための模式図。
【図１７】第１実施形態に係る半導体記憶装置における上位読出し動作の例を説明するためのタイミングチャート。
【図１８】第１実施形態に係る半導体記憶装置における上位読出し動作の他の例を説明するためのタイミングチャート。
【図１９】第２実施形態に係る半導体記憶装置における読出し動作を説明するためのフローチャート。
【図２０】第２実施形態に係る半導体記憶装置における下位読出し動作の例を説明するためのタイミングチャート。
【図２１】第２実施形態に係る半導体記憶装置における読出し動作のうちセンスノードの初期設定処理を説明するための模式図。
【図２２】第３実施形態に係る半導体記憶装置における下位読出し動作の例を説明するためのタイミングチャート。
【図２３】第３実施形態に係る半導体記憶装置における読出し動作のうちセンスノードの初期設定処理を説明するための模式図。
【図２４】第４実施形態に係る半導体記憶装置における読出し動作を説明するためのフローチャート。
【図２５】第４実施形態に係る半導体記憶装置における下位読出し動作の例を説明するためのタイミングチャート。
【図２６】第４実施形態に係る半導体記憶装置における読出し動作のうち参照電流及び読出し電流によるセンスノードの充電及び放電動作を説明するための模式図。
【図２７】第１変形例乃至第４変形例に係る半導体記憶装置における下位読出し動作の例を説明するためのタイミングチャート。
【図２８】第１変形例に係る半導体記憶装置における読出し動作の際にメモリピラー内を流れる参照電流を説明するための模式図。
【図２９】第２変形例に係る半導体記憶装置における読出し動作の際にメモリピラー内を流れる参照電流を説明するための模式図。
【図３０】第３変形例に係る半導体記憶装置における読出し動作の際にメモリピラー内を流れる参照電流を説明するための模式図。
【図３１】第４変形例に係る半導体記憶装置における読出し動作の際にメモリピラー内を流れる参照電流を説明するための模式図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
【０００８】
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
【０００９】
１．  第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを備えたメモリシステムを例に挙げて説明する。
【００１０】
１．１  構成
まず、本実施形態に係るメモリシステムの構成について説明する。
【００１１】
１．１．１  メモリシステム
はじめに、本実施形態に係るメモリシステムの全体構成について、図１を用いて説明する。
【００１２】
図１に示すように、メモリシステム１は、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）１００とメモリコントローラ２００とを備えている。ＮＡＮＤ型フラッシュメモリ１００とメモリコントローラ２００とは、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。また、メモリコントローラ２００は例えばＳｏＣ（system on chip）等であっても良い。
【００１３】
ＮＡＮＤ型フラッシュメモリ１００は複数のメモリセルを備え、データを不揮発に記憶する。メモリコントローラ２００は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１００に接続され、ホストバスによってホスト機器３００に接続される。そしてメモリコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００を制御し、またホスト機器３００から受信した命令に応答して、ＮＡＮＤ型フラッシュメモリ１００にアクセスする。ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインタフェースに従ったバスである。ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号の送受信を行う。
【００１４】
１．１．２  メモリコントローラの構成
引き続き図１を用いて、メモリコントローラ２００の構成の詳細について説明する。図１に示すようにメモリコントローラ２００は、ホストインタフェース回路２１０、メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインタフェース回路２５０、及びＥＣＣ（Error Checking and Correcting）回路２６０を備えている。
【００１５】
ホストインタフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した命令及びデータを、それぞれプロセッサ２３０及びバッファメモリ２４０に転送する。またプロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
【００１６】
プロセッサ２３０は、メモリコントローラ２００全体の動作を制御する。例えばプロセッサ２３０は、ホスト機器３００から書込み命令を受信した際には、それに応答して、ＮＡＮＤインタフェース回路２５０に対して書込みコマンドを発行する。読出し動作及び消去動作の際も同様である。またプロセッサ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。なお、以下で説明するメモリコントローラ２００の動作はプロセッサがソフトウェア（ファームウェア）を実行することによって実現されても良いし、またはハードウェアで実現されても良い。
【００１７】
ＮＡＮＤインタフェース回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そしてＮＡＮＤインタフェース回路２５０は、プロセッサ２３０から受信した命令に基づき、種々の信号をＮＡＮＤ型フラッシュメモリ１００へ送信し、またＮＡＮＤ型フラッシュメモリ１００から受信する。
【００１８】
バッファメモリ２４０は、書込みデータや読出しデータを一時的に記憶する。
【００１９】
メモリ２２０は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。そしてメモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を記憶する。
【００２０】
ＥＣＣ回路２６０は、ＮＡＮＤ型フラッシュメモリ１００に記憶されるデータに関する誤り検出及び誤り訂正動作を行う。すなわちＥＣＣ回路２６０は、データの書き込み時には誤り訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時にはこれを復号する。
【００２１】
１．１．３  ＮＡＮＤ型フラッシュメモリの構成
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について説明する。図１に示すようにＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ１３０、センスアンプモジュール１４０、コマンドレジスタ１５０、アドレスレジスタ１６０、及びシーケンサ１７０を備える。
【００２２】
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。そしてメモリセルアレイ１１０は、メモリコントローラ２００から与えられたデータを記憶する。
【００２３】
ロウデコーダ１２０は、ブロックＢＬＫのいずれかを選択し、更に選択したブロックＢＬＫにおけるロウ方向を選択する。
【００２４】
ドライバ１３０は、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。
【００２５】
センスアンプモジュール１４０は、データの読出し動作時やベリファイ動作時には、メモリセルアレイ１１０内のメモリセルトランジスタの閾値電圧をセンスし、読出しデータＤＡＴを生成するために必要な演算を行う。そして、この読出しデータＤＡＴをメモリコントローラ２００に出力する。データの書込み動作時には、メモリコントローラ２００から受信した書込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
【００２６】
コマンドレジスタ１５０は、メモリコントローラ２００から受信したコマンドＣＭＤを記憶する。アドレスレジスタ１６０は、メモリコントローラ２００から受信したアドレスＡＤＤを記憶する。アドレスＡＤＤは、例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【００２７】
シーケンサ１７０は、コマンドレジスタ１５０及びアドレスレジスタ１６０に記憶された種々の情報に基づき、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
【００２８】
１．１．４  メモリセルアレイの構成
次に、本実施形態に係るメモリセルアレイ１１０の構成について説明する。
【００２９】
１．１．４．１  回路構成
メモリセルアレイ１１０の回路構成について、図２及び図３を用いて説明する。図２は、ブロックＢＬＫの概略的な回路図であり、図３は、図２で示した回路図の部分を詳細に説明する。
【００３０】
まず、図２を参照して、ブロックＢＬＫの回路構成の概略について説明する。ブロックＢＬＫは例えばデータの消去単位であり、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタに記憶されるデータは一括して消去される。
【００３１】
図２に示すように、ブロックＢＬＫは、例えば、４つのストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３）を含む。また、ストリングユニットＳＵの各々は、例えば、２つのサブストリングユニットＳＳＵ（ＳＳＵａ及びＳＳＵｂ）を含む。サブストリングユニットＳＳＵの各々は、複数のメモリストリングＭＳを含む。以下では、サブストリングユニットＳＳＵａのメモリストリングＭＳとサブストリングユニットＳＳＵｂのメモリストリングＭＳとを区別する場合に、それぞれをメモリストリングＭＳａ及びＭＳｂと呼ぶ。また、その他の構成及び配線等についても、必要に応じて、サブストリングユニットＳＳＵａに対応するものには添え字として“ａ”を付し、サブストリングユニットＳＳＵｂに対応するものには添え字として“ｂ”を付し、互いに区別するものとする。
【００３２】
メモリストリングＭＳの各々は、例えば８個のメモリセルトランジスタＭＣ（ＭＣ０〜ＭＣ７）並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積層とを備え、データを不揮発に記憶する。そしてメモリセルトランジスタＭＣは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
【００３３】
ストリングユニットＳＵ０〜ＳＵ３の各々のサブストリングユニットＳＳＵａに含まれる選択トランジスタＳＴａ１のゲートは、それぞれセレクトゲート線ＳＧＤａ（ＳＧＤａ０〜ＳＧＤａ３）に接続される。ストリングユニットＳＵ０〜ＳＵ３の各々のサブストリングユニットＳＳＵｂに含まれる選択トランジスタＳＴｂ１のゲートは、それぞれセレクトゲート線ＳＧＤｂ（ＳＧＤｂ０〜ＳＧＤｂ３）に接続される。セレクトゲート線ＳＧＤａ０〜ＳＧＤａ３、及びＳＧＤｂ０〜ＳＧＤｂ３は、ロウデコーダ１２０によって独立に制御される。
【００３４】
また、同一のブロックＢＬＫ内のサブストリングユニットＳＳＵａに含まれる選択トランジスタＳＴａ２のゲートは、例えばセレクトゲート線ＳＧＳａに共通接続され、同一のブロックＢＬＫ内のサブストリングユニットＳＳＵｂに含まれる選択トランジスタＳＴｂ２のゲートは、例えばセレクトゲート線ＳＧＳｂに共通接続される。セレクトゲート線ＳＧＳａ及びＳＧＳｂは、例えば共通に接続されても良いし、独立に制御可能であっても良い。
【００３５】
また、同一のブロックＢＬＫ内のサブストリングユニットＳＳＵａに含まれるメモリセルトランジスタＭＣａ（ＭＣａ０〜ＭＣａ７）の制御ゲートは、それぞれワード線ＷＬａ（ＷＬａ０〜ＷＬａ７）に共通接続される。他方で、サブストリングユニットＳＳＵｂに含まれるメモリセルトランジスタＭＣｂ（ＭＣｂ０〜ＭＣｂ７）の制御ゲートは、それぞれワード線ＷＬｂ（ＷＬｂ０〜ＷＬｂ７）に共通接続される。ワード線ＷＬａ及びＷＬｂは、ロウデコーダ１２０によって独立に制御される。
【００３６】
更に、メモリセルアレイ１１０内において同一列にあるメモリストリングＭＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ１〜ＢＬｍ、但しｍは２以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のストリングユニットＳＵにわたって、メモリストリングＭＳａ及びＭＳｂの組を共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＣＥＬＳＲＣに共通に接続されている。
【００３７】
つまりサブストリングユニットＳＳＵは、各々が異なるビット線ＢＬに接続され且つ同一のセレクトゲート線ＳＧＤに接続された、複数のメモリストリングＭＳの集合体である。サブストリングユニットＳＳＵのうち、同一のワード線ＷＬに共通接続されたメモリセルトランジスタＭＣの集合体を、セルユニットＣＵとも呼ぶ。またブロックＢＬＫは、互いに複数のワード線ＷＬを共有する複数のサブストリングユニットＳＳＵの集合体である。更に、メモリセルアレイ１１０は、互いに複数のビット線ＢＬを共有する複数のブロックＢＬＫの集合体である。
【００３８】
次に、図３を参照して、或るストリングユニットＳＵ内において同一のビット線ＢＬに並列接続されたメモリストリングＭＳａ及びＭＳｂの回路構成について詳述する。以下の図３に関する説明では、メモリストリングＭＳａ及びＭＳｂは、或るストリングユニットＳＵ内において同一のビット線ＢＬに並列接続されているものとする。
【００３９】
上述の通り、メモリストリングＭＳａ及びＭＳｂは、両端部において電流経路が電気的に接続される。これに加え、図３に示すように、メモリストリングＭＳａ及びＭＳｂは、内部において電流経路が電気的に接続される。具体的には、選択トランジスタＳＴａ１とメモリセルトランジスタＭＣａ７との間の電流経路は、選択トランジスタＳＴｂ１とメモリセルトランジスタＭＣｂ７との間の電流経路と電気的に接続される。互いに隣り合うメモリセルトランジスタＭＣａｋとＭＣａ（ｋ＋１）との間の電流経路は、互いに隣り合うメモリセルトランジスタＭＣｂｋとＭＣｂ（ｋ＋１）との間の電流経路と電気的に接続される（０≦ｋ≦７）。メモリセルトランジスタＭＣａ０と選択トランジスタＳＴａ２との間の電流経路は、メモリセルトランジスタＭＣｂ０と選択トランジスタＳＴｂ２との間の電流経路と電気的に接続される。
【００４０】
１．１．４．２  断面構造
次に、メモリセルアレイ１１０の断面構造について説明する。なお、以下の説明では、半導体基板に沿う平面をＸＹ平面と呼び、ＸＹ平面内においてＸ軸及びＹ軸が互いに交差するものとする。ビット線ＢＬはＸ軸に沿って延伸する。また、ＸＹ平面に垂直な軸をＺ軸と呼び、半導体基板に各種材料が積層される方向を上方向又は積層方向と呼ぶ。例えば、Ｘ軸とＹ軸とは直交しており、ＸＹＺ系は右手系によって表される。
【００４１】
メモリセルアレイ１１０は、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤに対応する配線が半導体基板上方に順次積層された積層体内に形成される。例えば、当該積層体内において、図３を参照して説明したメモリストリングＭＳａ及びＭＳｂの組に対応する構造として、Ｚ軸に沿って延伸するメモリピラーが形成される。
【００４２】
図４は、図３に示されるメモリストリングＭＳａ及びＭＳｂの組に対応する構造としてのメモリピラーを説明するための断面図である。図５は、図４のＶ−Ｖ線に沿った断面図である。なお、図４では、説明の便宜上、積層絶縁膜が適宜省略されている。
【００４３】
まず、図４を参照して、メモリピラーＭＰのＸＹ平面に沿う断面の構成について説明する。図４では、或るストリングユニットＳＵ内のメモリピラーＭＰと、当該メモリピラーＭＰに接続される各種配線として機能する複数の導電体層と、を含む構成が図示される。
【００４４】
図４に示すように、半導体基板２０の上方には、ソース線ＣＥＬＳＲＣとして機能する導電体層２１が設けられる。導電体層２１は導電材料により構成され、例えば不純物を添加されたｎ型半導体、または金属材料が用いられる。また、例えば導電体層２１は、半導体層と金属層との積層構造であってもよい。なお、半導体基板２０と導電体層２１との間には、ロウデコーダ１２０及びセンスアンプモジュール１４０等の回路が設けられていてもよい。
【００４５】
導電体層２１の上方には、互いがＺ軸に沿って離間するように、複数の図示しない絶縁体層を介在させてセレクトゲート線ＳＧＳとして機能する導電体層２２、ワード線ＷＬ０〜ＷＬ７として機能する８層の導電体層２３、及びセレクトゲート線ＳＧＤとして機能する導電体層２４が順次積層されている。
【００４６】
導電体層２２〜２４は導電材料により構成され、例えば不純物を添加されたｎ型半導体またはｐ型半導体、あるいは金属材料が用いられる。例えば、導電体層２２〜２４として、窒化チタン（ＴｉＮ）／タングステン（Ｗ）の積層構造が用いられる。窒化チタン（ＴｉＮ）は、例えばＣＶＤ（chemical vapor deposition）によりタングステン（Ｗ）を成膜する際、タングステン（Ｗ）と酸化シリコン（ＳｉＯ２）との反応を防止するためのバリア層、あるいはタングステン（Ｗ）の密着性を向上させるための層として機能を有する。
【００４７】
導電体層２４の上方に、絶縁体層（図示せず）を介して導電体層２５が設けられる。導電体層２５は、Ｙ軸に沿って延伸し、Ｘ軸に沿って複数本がライン状に配置され、それぞれがビット線ＢＬとして使用される。導電体層２５は、例えば銅（Ｃｕ）を含む。
【００４８】
メモリピラーＭＰは、Ｚ軸に沿って延伸して設けられ、導電体層２２〜２４を貫通して、底面が導電体層２１に達する。導電体層２２〜２４は、メモリピラーＭＰ及び当該メモリピラーＭＰからＹ軸に沿って延伸する絶縁体層（図示せず）によって、それぞれ導電体層２２ａ及び２２ｂ、２３ａ及び２３ｂ、並びに２４ａ及び２４ｂに分断される。すなわち、同一のレイヤ内において、導電体層２２ａ及び２２ｂ、２３ａ及び２３ｂ、又は２４ａ及び２４ｂは、当該図示しない絶縁体層及びメモリピラーＭＰによって、互いに電気的に切断される。当該図示しない絶縁体層は、メモリトレンチとも呼ばれる。
【００４９】
また、メモリピラーＭＰは、コア層３０、半導体層３１、トンネル絶縁膜３２、電荷蓄積層３３ａ及び３３ｂ、ブロック絶縁膜３４ａ及び３４ｂ、並びにキャップ層３５を含む。
【００５０】
コア層３０は、Ｚ軸に沿って延伸して設けられる。コア層３０の上端は、導電体層２４よりも上方の層に含まれ、コア層３０の下端は、例えば、導電体層２１が設けられた層内に含まれる。コア層３０は、例えば、酸化シリコン（ＳｉＯ２）を含む。
【００５１】
半導体層３１は、コア層３０の底面及び側面を覆う。半導体層３１の上端は、コア層３０の上端よりも上層に含まれ、半導体層３１の下端は、導電体層２１に接触する。半導体層３１は、例えば、ポリシリコンを含む。
【００５２】
トンネル絶縁膜３２は、導電体層２１と半導体層３１とが接触している部分を除いて、半導体層３１の側面及び底面を覆う。トンネル絶縁膜３２は、例えば、酸化シリコン（ＳｉＯ２）を含む。
【００５３】
導電体層２２ａ〜２４ａが設けられるレイヤの各々において、電荷蓄積層３３ａが、トンネル絶縁膜３２とブロック絶縁膜３４ａとの間に設けられる。ブロック絶縁膜３４ａは、電荷蓄積層３３ａの各々と導電体層２２ａ〜２４ａとの間に、Ｚ軸に沿って連続膜として設けられる。ブロック絶縁膜３４ａは、例えば、トンネル絶縁膜３２と電荷蓄積層３３ａの各々とが接触する部分を除いて、同一のメモリピラーＭＰ内の全ての電荷蓄積層３３ａを覆う。
【００５４】
導電体層２２ｂ〜２４ｂが設けられるレイヤの各々において、電荷蓄積層３３ｂが、トンネル絶縁膜３２とブロック絶縁膜３４ｂとの間に設けられる。ブロック絶縁膜３４ｂは、電荷蓄積層３３ｂの各々と導電体層２２ｂ〜２４ｂとの間に、Ｚ軸に沿って連続膜として設けられる。ブロック絶縁膜３４ｂは、例えば、トンネル絶縁膜３２と電荷蓄積層３３ｂの各々とが接触する部分を除いて、同一のメモリピラーＭＰ内の全ての電荷蓄積層３３ｂを覆う。
【００５５】
電荷蓄積層３３ａ及び３３ｂは、例えば、ポリシリコン又は金属材料を含む。ブロック絶縁膜３４ａ及び３４ｂは、例えば、酸化シリコン（ＳｉＯ２）を含む。電荷蓄積層３３ａとブロック絶縁膜３４ａとの間、及び電荷蓄積層３３ｂとブロック絶縁膜３４ｂとの間には、高誘電率（Ｈｉｇｈ−ｋ）材料が更に設けられてもよい。高誘電率材料は、例えば、ハフニウムシリケート（ＨｆＳｉＯ）を含み、ブロック絶縁膜３４ａ及び３４ｂの特性を向上させる機能を有する。
【００５６】
キャップ層３５は、コア層３０の上面を覆い、コア層３０の上方の半導体層３１の内壁部分に接触する。キャップ層３５は、例えば、ポリシリコンを含む。
【００５７】
メモリピラーＭＰの半導体層３１及びキャップ層３５の上面には、柱状のコンタクトＣＰとして機能する導電体層３６が設けられる。導電体層３６の各々の上面は、対応する１つの導電体層２５が接触し、電気的に接続される。
【００５８】
次に、図５を参照して、メモリピラーＭＰのＸＹ平面に沿う断面の構成について説明する。図５では、ワード線ＷＬａ及びＷＬｂと、ワード線ＷＬａ及びＷＬｂの間に形成されるメモリピラーＭＰ及びメモリトレンチＭＴと、が示される。
【００５９】
図５に示すように、メモリピラーＭＰは、ＸＹ平面において、メモリトレンチＭＴとして機能する絶縁体層４１、及び当該絶縁体層４１をＹ軸に沿って挟む２つの導電体層２３ａ及び２３ｂ内に設けられる。具体的には、例えば、メモリピラーＭＰは、ＸＹ平面において、絶縁体層４１を分断しつつ導電体層２３ａ及び２３ｂの各々に接触する、略矩形の形状を有する。
【００６０】
コア層３０は、メモリピラーＭＰの中央部に設けられ、半導体層３１は、コア層３０の側面を囲む。トンネル絶縁膜３２は、半導体層３１の側面を囲む。トンネル絶縁膜３２の側面のうちＸ軸に沿って並ぶ２つの側面は、絶縁体層４１と接触する。
【００６１】
電荷蓄積層３３ａは、トンネル絶縁膜３２のＹ軸に沿って並ぶ２つの側面のうち、導電体層２３ａ側の側面上に設けられる。ブロック絶縁膜３４ａは、電荷蓄積層３３ａと導電体層２３ａとの間に設けられる。
【００６２】
電荷蓄積層３３ｂは、トンネル絶縁膜３２のＹ軸に沿って並ぶ２つの側面のうち、導電体層２３ｂ側の側面上に設けられる。ブロック絶縁膜３４ｂは、電荷蓄積層３３ｂと導電体層２３ｂとの間に設けられる。
【００６３】
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２２ａとが交差する部分が、選択トランジスタＳＴａ２として機能し、メモリピラーＭＰと導電体層２２ｂとが交差する部分が、選択トランジスタＳＴｂ２として機能する。メモリピラーＭＰと導電体層２３ａとが交差する部分が、メモリセルトランジスタＭＣａとして機能し、メモリピラーＭＰと導電体層２３ｂとが交差する部分が、メモリセルトランジスタＭＣｂとして機能する。メモリピラーＭＰと導電体層２４ａとが交差する部分が、選択トランジスタＳＴａ１として機能し、メモリピラーＭＰと導電体層２４ｂとが交差する部分が、選択トランジスタＳＴｂ１として機能する。
【００６４】
つまり、半導体層３１は、選択トランジスタＳＴａ１及びＳＴｂ１、メモリセルトランジスタＭＣａ及びＭＣｂ、並びに選択トランジスタＳＴａ２及びＳＴｂ２、のそれぞれのチャネル及びウェル領域として使用される。電荷蓄積層３３ａは、メモリセルトランジスタＭＣａ並びに選択トランジスタＳＴａ１及びＳＴａ２のフローティングゲートとして使用され、電荷蓄積層３３ｂは、メモリセルトランジスタＭＣｂ並びに選択トランジスタＳＴｂ１及びＳＴｂ２のフローティングゲートとして使用される。これにより、メモリピラーＭＰの各々は、例えば２つのメモリストリングＭＳａ及びＭＳｂの組として機能する。
【００６５】
なお、以上で説明したメモリセルアレイ１１０の構造はあくまで一例であり、メモリセルアレイ１１０はその他の構造を有していても良い。例えば、導電体層２３の個数は、任意の本数に設計可能なワード線ＷＬの本数に基づく。セレクトゲート線ＳＧＳ及びＳＧＤにはそれぞれ、任意の個数の導電体層２２及び２４が割り当てられても良い。セレクトゲート線ＳＧＳに複数層の導電体層２２が割り当てられる場合に、当該複数層の導電体層２２の各々には、互いに導電体が使用されても良い。最下層のワード線ＷＬとセレクトゲート線ＳＧＳとの間、及び最上層のワード線ＷＬとセレクトゲート線ＳＧＤとの間には、ダミーワード線（図示せず）として機能する任意の個数の導電体層が設けられてもよい。メモリピラーＭＰと導電体層２５との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。メモリトレンチＭＴ内は、複数種類の絶縁体により構成されても良い。
【００６６】
１．１．５  メモリセルトランジスタの閾値電圧分布
次に、メモリセルアレイ１１０内のメモリセルトランジスタＭＣの閾値電圧分布について説明する。
【００６７】
本実施形態では、１つのメモリセルトランジスタＭＣが例えば２ビットデータを記憶可能である。この２ビットデータを、下位ビットからそれぞれ下位(Lower)ビット及び上位(Upper)ビットと呼ぶことにする。そして、同一のセルユニットＣＵに属するメモリセルの記憶する下位ビットの集合を下位ページと呼び、上位ビットの集合を上位ページと呼ぶ。つまり、１つのサブストリングユニットＳＳＵ内における１本のワード線ＷＬ（１つのセルユニットＣＵ）には２ページが割当てられ、８本のワード線ＷＬを含むサブストリングユニットＳＳＵは１６ページ分の容量を有することになる。あるいは言い換えるならば、「ページ」とは、セルユニットＣＵに形成されるメモリ空間の一部、と定義することも出来る。データの書き込み及び読出しは、このページ毎又はセルユニットＣＵ毎に行っても良い。一方、上述の通り、データの消去は、ブロックＢＬＫ単位に行われる。
【００６８】
図６は、書込み動作後におけるメモリセルアレイ１１０内の各メモリセルトランジスタＭＣの閾値電圧分布について示したダイアグラムである。
【００６９】
上述の通り、メモリセルトランジスタＭＣは、２ビットデータを記憶可能である。すなわち、メモリセルトランジスタＭＣは、書込み動作によって、閾値電圧に応じて４個の状態を取ることが出来る。この４個の状態を、閾値電圧の低いものから順に、“Ｅｒ”状態、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態と呼ぶことにする。
【００７０】
“Ｅｒ”状態のメモリセルトランジスタＭＣの閾値電圧は、電圧Ｖｂｂ以上であり且つ電圧ＶＡ（＞Ｖｂｂ）未満であり、データの消去状態に相当する。電圧Ｖｂｂは、例えば、負電圧（＜０Ｖ）であり、ＮＡＮＤ型フラッシュメモリ１００内で生成可能な最低の電圧である。電圧ＶＡは、例えば、０Ｖ以上の電圧である。
【００７１】
“Ａ”状態のメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＡ以上であり且つ電圧ＶＢ（＞ＶＡ）未満である。“Ｂ”状態のメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＢ以上であり且つ電圧ＶＣ（＞ＶＢ）未満である。“Ｃ”状態のメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＣ以上であり且つ電圧ＶＲＥＡＤ（＞ＶＣ）未満である。このように分布する４個の状態のうちで、“Ｃ”状態が、閾値電圧の最も高い状態である。電圧ＶＡ〜ＶＣは、総称して「読出し電圧Ｖｃｇｒｖ」又は単に「読出し電圧」とも言う。
【００７２】
電圧ＶＲＥＡＤは、例えば、記憶されたデータにかかわらずメモリセルトランジスタＭＣをオンさせる電圧であり、読出し動作時において読出し対象でないワード線ＷＬに印加され、読出し電圧Ｖｃｇｒｖより高い。
【００７３】
上記閾値電圧分布は、前述の下位ビット及び上位ビットからなる２ビット（２ページ）データを書き込むことで実現される。すなわち、上記“Ｅｒ”状態から“Ｃ”状態と、下位ビット及び上位ビットとの関係は、次の通りである。
“Ｅｒ”状態：“１１”（“上位／下位”の順で表記）  
“Ａ”状態：“０１”  
“Ｂ”状態：“００”  
“Ｃ”状態：“１０”  
このように、閾値電圧分布において隣り合う２つの状態に対応するデータ間では、２ビットのうちの１ビットのみが変化する。
【００７４】
下位ビットを読み出す際には、下位ビットの値（“０”ｏｒ“１”）が変化する境界に相当する電圧を用いれば良く、このことは上位ビットでも同様である。
【００７５】
すなわち、下位ページ読出しは、“Ａ”状態と“Ｂ”状態とを区別する電圧ＶＢを読出し電圧として用いる動作ＢＲを含む。上位ページ読出しは、“Ｅｒ”状態と“Ａ”状態とを区別する電圧ＶＡを読出し電圧として用いる動作ＡＲ、及び“Ｂ”状態と“Ｃ”状態とを区別する電圧ＶＣを読出し電圧として用いる動作ＣＲを含む。
【００７６】
１．１．５  センスアンプモジュールの構成
次に、第１実施形態に係る半導体記憶装置のセンスアンプモジュールの構成について説明する。
【００７７】
図７は、第１実施形態に係る半導体記憶装置のセンスアンプモジュールの構成の一例を説明するためのブロック図である。図７に示すように、センスアンプモジュール１４０は、ビット線ＢＬ毎に設けられたセンスアンプユニットＳＡＵ（ＳＡＵ０、ＳＡＵ１、…、ＳＡＵ（ｍ−１））を備えている。
【００７８】
センスアンプユニットＳＡＵの各々は、センスアンプＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、及びＸＤＬを備えている。
【００７９】
センスアンプＳＡは、対応するビット線ＢＬの電圧又は電流によってメモリセルトランジスタＭＣの閾値電圧をセンスすることでデータを読み出し、又書込みデータに応じてビット線ＢＬに電圧を印加する。すなわちセンスアンプＳＡは、ビット線ＢＬを直接的に制御する。そしてセンスアンプＳＡには、読出し動作時には、例えばシーケンサ１７０によって信号ＳＴＢが与えられる。センスアンプＳＡは、信号ＳＴＢがアサートされるタイミングで読出しデータを確定させ、ラッチ回路ＳＤＬに記憶させる。
【００８０】
ラッチ回路ＳＤＬは、センスアンプＳＡによって読み出された読出しデータ及びセンスアンプＳＡによって書き込まれる書込みデータを一時的に記憶する。後述するように、センスアンプユニットＳＡＵにおいて、センスアンプＳＡはノードＳＥＮを含み、ラッチ回路ＳＤＬ、ＡＤＬ、及びＸＤＬはバスＤＢＵＳで接続されている。
【００８１】
センスアンプモジュール１４０におけるデータの入出力は、ラッチ回路ＸＤＬを介して行われる。すなわち、メモリコントローラ２００から受信したデータは、入出力用のバスＸＢＵＳを経由してラッチ回路ＸＤＬへと転送された後、バスＤＢＵＳを経由してラッチ回路ＳＤＬ及びＡＤＬ又はセンスアンプＳＡに送信される。また、ラッチ回路ＳＤＬ及びＡＤＬ又はセンスアンプＳＡのデータは、バスＤＢＵＳを経由してラッチ回路ＸＤＬに転送された後、バスＸＢＵＳを経由してメモリコントローラ２００へ送信される。
【００８２】
図８は、第１実施形態に係る半導体記憶装置のセンスアンプユニットの構成の一例を説明するための回路図である。図８では、センスアンプモジュール１４０内のセンスアンプユニットＳＡＵのうち、センスアンプＳＡの回路構成と、センスアンプＳＡ及び各種ラッチ回路ＳＤＬ、ＡＤＬ、ＸＤＬとの接続関係が一例として示される。
【００８３】
図８に示すように、センスアンプＳＡは、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８、Ｔｒ９、Ｔｒ１０、Ｔｒ１１、Ｔｒ１２、及びＴｒ１３、並びにキャパシタＣ１及びＣ２を含む。例えば、トランジスタＴｒ１〜Ｔｒ３、Ｔｒ５、Ｔｒ６、Ｔｒ８〜Ｔｒ１３はｎ型の極性を有し、トランジスタＴｒ４及びＴｒ７はｐ型の極性を有する。
【００８４】
トランジスタＴｒ１〜Ｔｒ１３は、それぞれ異なる閾値電圧を有していてもよい。以降の説明では、ｎ型の極性を有するトランジスタＴｒ１〜Ｔｒ３、Ｔｒ５、Ｔｒ６、及びＴｒ８〜Ｔｒ１３をオン状態にする信号は、その大きさに依らず“Ｈ（Ｈｉｇｈ）”レベルと呼ぶことがあり、オフ状態にする信号は、その大きさに依らず“Ｌ（Ｌｏｗ）”レベルと呼ぶことがある。また、ｐ型の極性を有するトランジスタＴｒ４及びＴｒ７をオン状態にする信号は、その大きさに依らず“Ｌ”レベルと呼ぶことがあり、オフ状態にする信号は、その大きさに依らず“Ｈ”レベルと呼ぶことがある。
【００８５】
トランジスタＴｒ１は、ビット線ＢＬに接続された第１端と、トランジスタＴｒ２の第１端に接続された第２端と、信号ＢＬＳが供給されるゲートと、を含む。トランジスタＴｒ１は、センスアンプＳＡ内の他のトランジスタＴｒ２〜Ｔｒ１３よりも高耐圧に形成される。
【００８６】
トランジスタＴｒ２は、ノードＮ１に接続された第２端と、信号ＢＬＣが供給されるゲートと、を含む。
【００８７】
トランジスタＴｒ３は、ノードＮ１に接続された第１端と、ノードＮ２に接続された第２端と、信号ＢＬＸが供給されるゲートと、を含む。
【００８８】
トランジスタＴｒ４は、ノードＮ２に接続された第１端と、電圧ＶＤＤＳＡが供給される第２端と、信号ＩＮＶ＿Ｓが供給されるゲートと、を含む。電圧ＶＤＤＳＡは、センスアンプＳＡの駆動用にセンスアンプＳＡの外部から供給される電圧である。
【００８９】
トランジスタＴｒ５は、ノードＮ２に接続された第１端と、ノードＳＳＲＣに接続された第２端と、信号Ｍ１が供給されるゲートと、を含む。
【００９０】
トランジスタＴｒ６は、ノードＳＳＲＣに接続された第１端と、ノードＮ３に接続された第２端と、信号Ｍ２が供給されるゲートと、を含む。
【００９１】
トランジスタＴｒ７は、ノードＮ３に接続された第１端と、電圧ＶＤＤＳＡが供給される第２端と、ノードＳＳＲＣに接続されたゲートと、を含む。
【００９２】
キャパシタＣ１は、ノードＳＳＲＣに接続された第１端と、接地された第２端と、を含む。
【００９３】
トランジスタＴｒ８は、ノードＮ３に接続された第１端と、ノードＳＥＮに接続された第２端と、信号ＳＮＰが供給されるゲートと、を含む。
【００９４】
トランジスタＴｒ９は、ノードＮ１に接続された第１端と、ノードＳＥＮに接続された第２端と、信号ＸＸＬが供給されるゲートと、を含む。
【００９５】
トランジスタＴｒ１０は、ノードＶＬに接続された第１端と、トランジスタＴｒ１１の第１端に接続された第２端と、ノードＳＥＮに接続されたゲートと、を含む。ノードＶＬには、例えば、電圧ＶＤＤＳＡより低い電圧が供給される。
【００９６】
トランジスタＴｒ１１は、バスＤＢＵＳに接続された第２端と、信号ＳＴＢが供給されるゲートと、を含む。
【００９７】
トランジスタＴｒ１２は、ノードＳＥＮに接続された第１端と、バスＤＢＵＳに接続された第２端と、信号ＢＬＱが供給されるゲートと、を含む。
【００９８】
キャパシタＣ２は、ノードＳＥＮに接続された第１端と、信号ＣＬＫが供給される第２端と、を含む。
【００９９】
トランジスタＴｒ１３は、バスＤＢＵＳに接続された第１端と、電圧ＶＤＤＳＡが供給される第２端と、信号ＬＰＣが供給されるゲートと、を含む。
【０１００】
以上のように構成されることにより、センスアンプＳＡは、後述するように、同一のメモリピラーＭＰに参照電流及び読出し電流を流すことにより、データの誤読出しを抑制し得る読出し動作を実行することができる。
【０１０１】
１．２  動作
続いて、本実施形態に係る半導体記憶装置における読出し動作について説明する。
【０１０２】
なお、以下の説明では、メモリセルトランジスタＭＣ、当該メモリセルトランジスタＭＣを含むメモリストリングＭＳ、及び当該メモリセルトランジスタＭＣに接続されたワード線ＷＬについて、当該メモリセルトランジスタＭＣが読出し対象である場合には“選択”を付し、読出し対象でない場合には“非選択”を付すことにより、必要に応じて互いに区別する。
【０１０３】
１．２．１  フローチャート
図９は、第１実施形態に係る半導体記憶装置における読出し動作の概要を説明するためのフローチャートである。図９に示されるステップＳＴ１０〜ＳＴ５０は、例えば、シーケンサ１７０からの指示によって、センスアンプＳＡにより実行される。
【０１０４】
図９に示すように、ステップＳＴ１０において、センスアンプＳＡは、読出し動作の開始に際して、ノードＳＥＮの初期設定を行う。具体的には、センスアンプＳＡは、ノードＳＥＮの電圧が、トランジスタＴｒ１０の閾値電圧Ｖｔｎ（Ｔｒ１０）となるように設定する。
【０１０５】
ステップＳＴ２０において、センスアンプＳＡは、選択メモリストリングＭＳに対して参照電流を流しつつ、当該参照電流に対応する情報をセンスアンプＳＡの内部にコピーする。具体的には、センスアンプＳＡは、参照電流に基づいてノードＳＳＲＣを充電し、選択メモリストリングＭＳに参照電流が安定して流れる状態におけるノードＳＳＲＣの電圧を保持する。参照電流の詳細については後述する。
【０１０６】
ステップＳＴ３０において、センスアンプＳＡは、ステップＳＴ２０において充電されたノードＳＳＲＣの電圧に基づいて、コピーされた参照電流をセンスアンプＳＡの内部に発生させ、ノードＳＥＮを充電する。
【０１０７】
ステップＳＴ４０において、センスアンプＳＡは、選択メモリストリングＭＳに対して参照電流と異なる読出し電流を流しつつ、ノードＳＥＮを放電する。読出し電流の詳細については後述する。
【０１０８】
ステップＳＴ５０においてセンスアンプＳＡは、ノードＳＥＮの電圧に基づいて選択メモリセルトランジスタＭＣの閾値電圧をセンスし、当該センスした結果をラッチ回路ＳＤＬ等に記憶する。
【０１０９】
以上により、選択メモリストリングＭＳに流れる参照電流及び読出し電流を用いて選択メモリセルトランジスタＭＣからデータを読み出す動作が終了する。
【０１１０】
１．２．２  タイミングチャート
次に、第１実施形態に係る半導体記憶装置における読出し動作の詳細について、タイミングチャートを用いて説明する。
【０１１１】
１．２．２．１  下位ページ読出しの場合
まず、動作ＢＲによる下位ページ読出しの場合について、図１０に示すタイミングチャートと、図１１〜図１６に示す模式図と、を用いて説明する。
【０１１２】
図１１、図１２、図１４、及び図１５では、読出し動作中におけるセンスアンプＳＡ内の電流経路が模式的に示され、図１３及び図１６では、読出し動作中における選択メモリストリングＭＳを含むメモリピラーＭＰ内の電流経路が模式的に示される。なお、以下では、説明の便宜上、メモリストリングＭＳａ内のメモリセルトランジスタＭＣａ３が選択されるものとして説明する。
【０１１３】
図１０に示すように、時刻ｔ１以前では、例えば、トランジスタＴｒ７を除くセンスアンプＳＡ内の全てのトランジスタＴｒ１〜Ｔｒ６、及びＴｒ８〜Ｔｒ１３がオフ状態となっている。また、時刻ｔ１以降、ノードＶＬは、電圧ＶＳＳ（例えば０Ｖ）に接地される。
【０１１４】
時刻ｔ１において、読出し動作が開始される。シーケンサ１７０は、信号ＢＬＱ及びＬＰＣを“Ｈ”レベルにしてトランジスタＴｒ１２及びＴｒ１３をオン状態にする。これにより、ノードＳＥＮは電圧ＶＤＤＳＡまで充電され、当該電圧ＶＤＤＳＡがキャパシタＣ２によってノードＳＥＮに保持される。
【０１１５】
また、シーケンサ１７０は、ロウデコーダ１２０等を制御して選択ワード線ＷＬａ３に電圧Ｖｂｂを供給し、非選択ワード線ＷＬ０ａ〜ＷＬ２ａ、ＷＬ４ａ〜ＷＬ７ａ、及びＷＬｂ０〜ＷＬｂ７に電圧ＶＲＥＡＤを供給する。なお、ロウデコーダ１２０による各種ワード線ＷＬへの電圧供給は、後述する時刻ｔ３までに完了していればよく、必ずしも時刻ｔ１に開始されなくてもよい。
【０１１６】
時刻ｔ２において、シーケンサ１７０は、信号ＬＰＣを“Ｌ”レベルにしてトランジスタＴｒ１３をオフ状態にしつつ、信号ＳＴＢを“Ｈ”レベルにしてトランジスタＴｒ１１をオン状態にする。これにより、図１１に示すように、ノードＳＥＮは、トランジスタＴｒ１２、Ｔｒ１１、及びＴｒ１０を介する電流経路によって放電され、トランジスタＴｒ１０の閾値電圧Ｖｔｎ（Ｔｒ１０）がキャパシタＣ２によってノードＳＥＮに保持される。
【０１１７】
時刻ｔ３において、シーケンサ１７０は、信号ＳＴＢ及びＢＬＱを“Ｌ”レベルにしてトランジスタＴｒ１１及びＴｒ１２をオフ状態にしつつ、信号ＢＬＳ、ＢＬＣ、ＢＬＸ、Ｍ１、及びＭ２を“Ｈ”レベルにしてトランジスタＴｒ１〜Ｔｒ３、Ｔｒ５、及びＴｒ６をオン状態にする。これにより、図１２に示すように、トランジスタＴｒ７、Ｔｒ６、Ｔｒ５、及びＴｒ３〜Ｔｒ１を介する電流経路によって、ビット線ＢＬに参照電流Ｉｒｅｆが流れる。なお、参照電流Ｉｒｅｆが流れる間、ビット線ＢＬの電圧は、例えば、信号ＢＬＣによって電圧ＶＢＬにクランプされる。
【０１１８】
図１３に示すように、ビット線ＢＬに流れる参照電流Ｉｒｅｆは、選択メモリストリングＭＳａを含むメモリピラーＭＰ内を流れる。上述の通り、選択ワード線ＷＬａ３には、メモリセルトランジスタＭＣを閾値電圧の状態によらずオフ状態にし得る電圧Ｖｂｂが印加されている。しかしながら、選択メモリセルトランジスタＭＣａ３には、微弱ではあるが電流Ｉｃｅｌｌ（Ｖｂｂ）が流れ得る。また、メモリピラーＭＰ内において、選択メモリセルトランジスタＭＣａ３と並列な電流経路である非選択メモリセルトランジスタＭＣｂ３にも、電流Ｉｂｇが流れ得る。このように、時刻ｔ３においてビット線ＢＬに流れる参照電流Ｉｒｅｆは、互いに並列な電流経路を流れる電流Ｉｃｅｌｌ（Ｖｂｂ）と電流Ｉｂｇとの和となる。
【０１１９】
なお、参照電流Ｉｒｅｆは、時間の経過と共に安定化する。これに伴い、センスアンプＳＡ内のノードＳＳＲＣの電圧は、電圧Ｖｒｅｆまで充電される。
【０１２０】
時刻ｔ４において、シーケンサ１７０は、信号Ｍ１及びＭ２を“Ｌ”レベルにしてトランジスタＴｒ５及びＴｒ６をオフ状態にする。これにより、電圧ＶｒｅｆがキャパシタＣ１によってノードＳＳＲＣに保持され、トランジスタＴｒ７には、ゲートに電圧Ｖｒｅｆが印加される状態（すなわち、参照電流Ｉｒｅｆを流す状態）が保持される。また、シーケンサ１７０は、信号ＳＮＰを“Ｈ”レベルにしてトランジスタＴｒ８をオン状態にする。これにより、図１４に示すように、ノードＳＥＮは、トランジスタＴｒ７及びＴｒ８を介して流れる参照電流Ｉｒｅｆによって充電される。上述の通り、ノードＳＳＲＣの電圧が電圧Ｖｒｅｆに保持されているため、時刻ｔ４以降にノードＳＥＮに流れる参照電流Ｉｒｅｆは一定値となる。このため、ノードＳＥＮの電圧は、トランジスタＴｒ８がオン状態である期間において、一定の割合で充電される。
【０１２１】
また、ロウデコーダ１２０等を制御して選択ワード線ＷＬａ３に電圧ＶＢを供給し、非選択ワード線ＷＬ０ａ〜ＷＬ２ａ、ＷＬ４ａ〜ＷＬ７ａ、及びＷＬｂ０〜ＷＬｂ７に引き続き電圧ＶＲＥＡＤを供給する。なお、ロウデコーダ１２０による各種ワード線ＷＬへの電圧供給は、後述する時刻ｔ６までに完了していればよく、必ずしも時刻ｔ４に開始されなくてもよい。
【０１２２】
なお、シーケンサ１７０は、信号ＩＮＶ＿Ｓを“Ｌ”レベルにしてトランジスタＴｒ４をオン状態にする。これにより、ビット線ＢＬの電圧は、引き続き電圧ＶＢＬに維持される。
【０１２３】
時刻ｔ５、すなわち、時刻ｔ４から期間（Ｔｓｅｎ＋δｔ）経過後において、シーケンサ１７０は、信号ＳＮＰを“Ｌ”レベルにしてトランジスタＴｒ８をオフ状態にする。これにより、以下に示す式（１）のように、ノードＳＥＮは、期間（Ｔｓｅｎ＋δｔ）にわたる参照電流Ｉｒｅｆによって、電圧（Ｖｓｅｎ（ｒｅｆ）＋α）まで充電され、当該電圧（Ｖｓｅｎ（ｒｅｆ）＋α）がキャパシタＣ２によってノードＳＥＮに保持される。
【０１２４】
【数１】
2020202002.tif 000003
【０１２５】
なお、仮にノードＳＥＮの充電期間がＴｓｅｎであった場合、ノードＳＥＮは電圧Ｖｓｅｎ（ｒｅｆ）まで充電される。言い換えると、以下に示す式（２）のように、期間δｔにわたる参照電流Ｉｒｅｆに応じたノードＳＥＮの上昇分がマージンαである。
【０１２６】
【数２】
2020202002.tif 000004
【０１２７】
時刻ｔ６において、シーケンサ１７０は、信号ＸＸＬを“Ｈ”レベルにしてトランジスタＴｒ９をオン状態にする。これにより、図１５に示すように、ノードＳＥＮからビット線ＢＬに向けて、トランジスタＴｒ９、Ｔｒ２、及びＴｒ１を介する放電が開始され、これに伴って読出し電流Ｉｓｅｎが流れる。読出し電流Ｉｓｅｎが流れる間、ビット線ＢＬの電圧は、参照電流Ｉｒｅｆが流れる場合と同様に、信号ＢＬＣによって電圧ＶＢＬにクランプされる。
【０１２８】
図１６に示すように、ビット線ＢＬに流れる読出し電流Ｉｓｅｎは、選択メモリストリングＭＳａを含むメモリピラーＭＰ内を流れる。上述の通り、選択ワード線ＷＬａ３には、閾値電圧が“Ｂ”状態以上であるか否かに応じてオンオフが変化する電圧ＶＢが印加されている。このため、選択メモリセルトランジスタＭＣａ３には、選択メモリセルトランジスタＭＣａ３の閾値電圧に応じた電流Ｉｃｅｌｌ（Ｖｃｇｒｖ）が流れ得る。また、非選択ワード線ＷＬｂ３には、参照電流Ｉｒｅｆの場合と同様に電圧ＶＲＥＡＤが印加されるため、参照電流Ｉｒｅｆの場合と同様に電流Ｉｂｇが流れ得る。このように、時刻ｔ６においてビット線ＢＬに流れる読出し電流Ｉｓｅｎは、互いに並列な電流経路を流れる電流Ｉｃｅｌｌ（Ｖｃｇｒｖ）と電流Ｉｂｇとの和となる。
【０１２９】
上述の通り、ビット線ＢＬの電圧は電圧ＶＢＬにクランプされているため、時刻ｔ６以降にノードＳＥＮに流れる読出し電流Ｉｓｅｎは一定値となる。このため、ノードＳＥＮの電圧は、トランジスタＴｒ９がオン状態である期間において、一定の割合で放電される。
【０１３０】
時刻ｔ７、すなわち、時刻ｔ６から期間Ｔｓｅｎ経過後において、シーケンサ１７０は、信号ＩＮＶ＿Ｓを“Ｈ”レベルにしてトランジスタＴｒ４をオフ状態にしつつ、信号ＢＬＳ、ＢＬＣ、ＢＬＸ、及びＸＸＬを“Ｌ”レベルにしてトランジスタＴｒ１〜Ｔｒ３、及びＴｒ９をオフ状態にする。これにより、以下に示す式（３）のように、ノードＳＥＮは、期間Ｔｓｅｎにわたる読出し電流Ｉｓｅｎによって、電圧Ｖｓｅｎまで放電され、当該電圧ＶｓｅｎがキャパシタＣ２によってノードＳＥＮに保持される。
【０１３１】
【数３】
2020202002.tif 000005
【０１３２】
なお、電流Ｉｃｅｌｌ（Ｖｂｂ）は、オフ状態の選択メモリセルトランジスタＭＣａ３に流れる電流であり、無視できる程度に小さい。また、電流Ｉｃｅｌｌ（Ｖｃｇｒｖ）は、選択メモリセルトランジスタＭＣａ３がオン状態（オンセル）である場合には有意な大きさとなるが、オフ状態（オフセル）である場合には無視できる程度に小さい。このため、選択メモリセルトランジスタＭＣａ３がオンセルの場合及びオフセルの場合のそれぞれにおけるノードＳＥＮの電圧Ｖｓｅｎ（ｏｎ  ｃｅｌｌ）及びＶｓｅｎ（ｏｆｆ  ｃｅｌｌ）は、以下の式（４）及び（５）のように表される。
【０１３３】
【数４】
2020202002.tif 000006
【０１３４】
このように、選択メモリセルトランジスタＭＣａ３がオフセルの場合におけるノードＳＥＮの電圧が、トランジスタＴｒ１０の閾値電圧Ｖｔｎ（Ｔｒ１０）よりもマージンαだけ大きくなるように設定することができる。また、電圧Ｖｓｅｎを構成する項のうち、マージンα以外の項が、電流Ｉｂｇに依存するパラメタを含まないように電圧Ｖｓｅｎを設定することができる。このため、選択メモリセルトランジスタＭＣａ３がオフセルの場合にはトランジスタＴｒ１０がオン状態になり、選択メモリセルトランジスタＭＣａ３がオンセルの場合にはトランジスタＴｒ１０がオフ状態にすることができる。
【０１３５】
その後、シーケンサ１７０は、信号ＳＴＢを“Ｈ”レベルにしてトランジスタＴｒ１１をオン状態にすることにより、動作ＢＲに基づくデータをラッチ回路ＳＤＬに記憶させる。
【０１３６】
以上のように動作することにより、選択メモリセルトランジスタＭＣａ３から読出し電圧ＶＢを用いて下位データを読出す動作が終了する。
【０１３７】
１．２．２．２  上位ページ読出しの場合
次に、動作ＡＲ及びＣＲによる上位ページ読出しの場合について、図１７に示すタイミングチャートを用いて説明する。なお、図１７は、図１０と対応しており、時刻ｔ１〜ｔ３までのタイミングチャートは、図１０と同等であるため、図示が省略されている。また、図１７では、説明の便宜上、信号ＬＰＣ、ＢＬＱ、及びＩＮＶ＿Ｓ、並びにノードＶＬに関するタイミングチャートが省略されている。
【０１３８】
まず、動作ＡＲに基づく処理が実行される。図１７に示すように、時刻ｔ３、及び時刻ｔ３に後続するｔ１０〜ｔ１３までの動作は、選択ワード線ＷＬに印可される電圧が電圧ＶＡである点を除いて、図１０に示した時刻ｔ３〜ｔ７までの動作と同等である。そして、時刻ｔ１３以降の期間において、シーケンサ１７０は、信号ＳＴＢを“Ｈ”レベルにしてトランジスタＴｒ１１をオン状態にすることにより、動作ＡＲに基づくデータをラッチ回路ＳＤＬに記憶させる。
【０１３９】
続いて、動作ＣＲに基づく処理が実行される。
【０１４０】
時刻ｔ１４において、センスアンプＳＡは、ノードＳＳＲＣの電圧を電圧ＶＳＳにリセットしつつ、ノードＳＥＮを電圧ＶＤＤＳＡに再度充電する。
【０１４１】
また、シーケンサ１７０は、ロウデコーダ１２０等を制御して選択ワード線ＷＬａ３に電圧Ｖｂｂを供給し、非選択ワード線ＷＬ０ａ〜ＷＬ２ａ、ＷＬ４ａ〜ＷＬ７ａ、及びＷＬｂ０〜ＷＬｂ７に引き続き電圧ＶＲＥＡＤを供給する。なお、ロウデコーダ１２０による各種ワード線ＷＬへの電圧供給は、後述する時刻ｔ１６までに完了していればよく、必ずしも時刻ｔ１４に開始されなくてもよい。
【０１４２】
時刻ｔ１５において、シーケンサ１７０は、信号ＬＰＣを“Ｌ”レベルにしてトランジスタＴｒ１３をオフ状態にしつつ、信号ＳＴＢを“Ｈ”レベルにしてトランジスタＴｒ１１をオン状態にする。これにより、ノードＳＥＮは、トランジスタＴｒ１２、Ｔｒ１１及びＴｒ１０を介する電流経路によって放電され、電圧Ｖｔｎ（Ｔｒ１０）がキャパシタＣ２によってノードＳＥＮに保持される。
【０１４３】
時刻ｔ１６において、シーケンサ１７０は、信号ＳＴＢ及びＢＬＱを“Ｌ”レベルにしてトランジスタＴｒ１１及びＴｒ１２をオフ状態にしつつ、信号ＢＬＳ、ＢＬＣ、ＢＬＸ、Ｍ１、及びＭ２を“Ｈ”レベルにしてトランジスタＴｒ１〜Ｔｒ３、Ｔｒ５、及びＴｒ６をオン状態にする。これにより、トランジスタＴｒ７、Ｔｒ６、Ｔｒ５、及びＴｒ３〜Ｔｒ１を介する電流経路によって、ビット線ＢＬに参照電流Ｉｒｅｆが流れ、ノードＳＳＲＣの電圧は、電圧Ｖｒｅｆまで再度充電される。
【０１４４】
時刻ｔ１６に後続する時刻ｔ１７〜ｔ２０までの動作は、選択ワード線ＷＬに印可される電圧が電圧ＶＣである点を除いて、時刻ｔ１０〜ｔ１３までの動作と同等である。そして、時刻ｔ２０以降の期間において、シーケンサ１７０は、信号ＳＴＢを“Ｈ”レベルにしてトランジスタＴｒ１１をオン状態にすることにより、動作ＣＲに基づくデータをラッチ回路ＡＤＬに記憶させる。シーケンサ１７０は、ラッチ回路ＳＤＬ及びＡＤＬに格納されたデータに基づき、上位データを生成する。
【０１４５】
以上のように動作することにより、選択メモリセルトランジスタＭＣａ３から読出し電圧ＶＡ及びＶＣを用いて上位データを読出す処理が終了する。
【０１４６】
なお、図１７の例では、ノードＳＳＲＣの電圧Ｖｒｅｆへの充電動作が、読出し電圧Ｖｃｇｒｖを変更するたびに実行される場合について説明したが、これに限られない。例えば、ノードＳＳＲＣの電圧が動作ＡＲの際に電圧Ｖｒｅｆに充電された後、動作ＣＲの終了まで維持される場合、ノードＳＳＲＣの電圧Ｖｒｅｆへの充電動作は、上位ページ読出しに際して最初に１回だけ実行されてもよい。当該場合における読出し動作について、図１８に示すタイミングチャートを用いて説明する。
【０１４７】
図１８に示すように、時刻ｔ１４までの動作は、図１７と同等であるため、説明を省略する。
【０１４８】
時刻ｔ１４において、センスアンプＳＡは、ノードＳＳＲＣの電圧を電圧ＶＳＳにリセットすることなく電圧Ｖｒｅｆのまま維持しつつ、ノードＳＥＮを電圧ＶＤＤＳＡに再度充電する。
【０１４９】
また、シーケンサ１７０は、ロウデコーダ１２０等を制御して選択ワード線ＷＬａ３に電圧Ｖｂｂを供給し、非選択ワード線ＷＬ０ａ〜ＷＬ２ａ、ＷＬ４ａ〜ＷＬ７ａ、及びＷＬｂ０〜ＷＬｂ７に引き続き電圧ＶＲＥＡＤを供給する。なお、ロウデコーダ１２０による各種ワード線ＷＬへの電圧供給は、後述する時刻ｔ１６までに完了していればよく、必ずしも時刻ｔ１４に開始されなくてもよい。
【０１５０】
時刻ｔ１５において、シーケンサ１７０は、信号ＬＰＣを“Ｌ”レベルにしてトランジスタＴｒ１３をオフ状態にしつつ、信号ＳＴＢを“Ｈ”レベルにしてトランジスタＴｒ１１をオン状態にする。これにより、ノードＳＥＮはトランジスタＴｒ１０の閾値電圧Ｖｔｎ（Ｔｒ１０）まで、トランジスタＴｒ１２、Ｔｒ１１及びＴｒ１０を介する電流経路によって放電され、当該電圧Ｖｔｎ（Ｔｒ１０）がキャパシタＣ２によってノードＳＥＮに保持される。
【０１５１】
シーケンサ１７０は、時刻ｔ１５以降、ビット線ＢＬに参照電流Ｉｒｅｆを流すことなく、ノードＳＳＲＣに保持された電圧Ｖｒｅｆに基づく（トランジスタＴｒ８を介する）参照電流Ｉｒｅｆによって、ノードＳＥＮの充電動作を開始する。すなわち、シーケンサ１７０は、時刻ｔ１５における動作の後、図１７における時刻ｔ１６における動作を実行することなく、時刻ｔ１７における動作に移行する。
【０１５２】
時刻ｔ１７〜ｔ２０までの動作は、図１７と同等であるため説明を省略する。そして、時刻ｔ２０以降の期間において、シーケンサ１７０は、信号ＳＴＢを“Ｈ”レベルにしてトランジスタＴｒ１１をオン状態にすることにより、動作ＣＲに基づくデータをラッチ回路ＡＤＬに記憶させる。シーケンサ１７０は、ラッチ回路ＳＤＬ及びＡＤＬに格納されたデータに基づき、上位データを生成する。
【０１５３】
以上のように動作することにより、選択メモリストリングＭＳへ参照電流Ｉｒｅｆを１回だけ流すことにより、電流Ｉｂｇの影響を低減したセンス動作を、動作ＡＲ及びＣＲの２回について実行することができる。
【０１５４】
１．３  本実施形態に係る効果
第１実施形態によれば、データの誤読出しを抑制することができる。本効果について、以下に説明する。
【０１５５】
ＮＡＮＤ型フラッシュメモリ１００内のメモリセルアレイ１１０からデータを読み出す場合、複数のメモリセルトランジスタＭＣが直列接続されたメモリストリングＭＳ内に読出し電流Ｉｃｅｌｌを流す。読出し電流Ｉｃｅｌｌは、選択メモリセルトランジスタＭＣが選択ワード線ＷＬに印加された読出し電圧Ｖｃｇｒｖによってオン状態となるか否かに応じて変化する。つまり、選択メモリセルトランジスタＭＣには、オン状態の場合、大きな読出し電流Ｉｃｅｌｌが流れ、オフ状態の場合、読出し電流Ｉｃｅｌｌがほとんど流れない。センスアンプＳＡは、当該読出し電流Ｉｃｅｌｌの大小に応じて選択メモリセルトランジスタＭＣの閾値電圧をセンスし、データを読み出すことができる。
【０１５６】
第１実施形態では、１つのメモリピラーＭＰ内に２つのメモリストリングＭＳが形成される。この場合において選択メモリセルトランジスタＭＣ（例えばＭＣａ３）からデータを正しく読み出すためには、同一のレイヤに形成される非選択メモリセルトランジスタＭＣ（例えばＭＣｂ３）に流れる電流Ｉｂｇの影響が除去されることが望ましい。しかしながら、非選択メモリセルトランジスタＭＣｂ３をオフ状態にする場合、電流Ｉｂｇを小さくすることができるが、読出し電流Ｉｃｅｌｌは、当該非選択メモリセルトランジスタＭＣｂ３内の電荷蓄積層３３ｂに蓄積された電荷の影響を受けて変化する可能性がある。一方、非選択メモリセルトランジスタＭＣｂ３をオン状態にする場合、当該非選択メモリセルトランジスタＭＣｂ３内の電荷蓄積層３３ｂに蓄積された電荷が読出し電流Ｉｃｅｌｌに与える影響を抑制することができるが、大きな電流Ｉｂｇが流れ得る。
【０１５７】
第１実施形態によれば、センスアンプＳＡは、ｎ型の極性を有するトランジスタＴｒ５及びＴｒ６、ｐ型の極性を有するトランジスタＴｒ７、並びにキャパシタＣ１によってノードＳＳＲＣが形成される。これにより、ノードＳＳＲＣは、トランジスタＴｒ７を介してメモリピラーＭＰに流れる電流の大きさを保存する機能を有することができる。また、センスアンプＳＡは、トランジスタＴｒ７とノードＳＥＮの間に接続されたトランジスタＴｒ８を有する。これにより、ノードＳＳＲＣによって保存された電流を、トランジスタＴｒ８を介してノードＳＥＮに流すことができる。
【０１５８】
また、第１実施形態によれば、上述した構成を有するセンスアンプＳＡに基づき、シーケンサ１７０は、以下の動作を実行する。すなわち、シーケンサ１７０は、選択ワード線ＷＬに電圧Ｖｂｂを印加しつつ、メモリピラーＭＰ内の他の非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加した状態で当該メモリピラーＭＰに参照電流Ｉｒｅｆ（＝Ｉｃｅｌｌ（Ｖｂｂ）＋Ｉｂｇ）を流す。センスアンプＳＡは、参照電流Ｉｒｅｆに基づいてノードＳＳＲＣに電圧Ｖｒｅｆを保持することにより、トランジスタＴｒ７に流れる電流を参照電流Ｉｒｅｆに固定する。メモリピラーＭＰへの参照電流Ｉｒｅｆが停止した後、センスアンプＳＡは、当該電圧Ｖｒｅｆに基づいて参照電流Ｉｒｅｆを流し、ノードＳＥＮを充電する。その後、シーケンサ１７０は、選択ワード線ＷＬに読出し電圧Ｖｃｇｒｖを印加しつつ、メモリピラーＭＰ内の他の非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加した状態で当該メモリピラーＭＰに読出し電流Ｉｓｅｎ（＝Ｉｃｅｌｌ（Ｖｃｇｒｖ）＋Ｉｂｇ）を流す。この際、センスアンプＳＡは、当該読出し電流ＩｓｅｎによってノードＳＥＮを放電する。これにより、ノードＳＥＮの電圧Ｖｓｅｎは、電流Ｉｂｇの影響を含む参照電流Ｉｒｅｆによる充電と、同じく電流Ｉｂｇの影響を含む読出し電流Ｉｓｅｎによる放電によって設定される。このため、ノードＳＥＮの電圧Ｖｓｅｎから電流Ｉｂｇの影響を大幅に除去することができる。
【０１５９】
より具体的には、ノードＳＥＮの電圧は、電圧Ｖｔｎ（Ｔｒ１０）に初期設定された状態から、参照電流Ｉｒｅｆによって期間（Ｔｓｅｎ＋δｔ）だけ充電されて電圧Ｖｓｅｎ（ｒｅｆ）＋αとなり、読出し電流Ｉｓｅｎによって期間Ｔｓｅｎだけ放電されて電圧Ｖｓｅｎとなる。電圧Ｖｓｅｎの値は、上述した式（４）及び（５）の通りであり、マージンαの項を除き、電流Ｉｂｇの影響が除去される。このため、電流のＩｂｇの影響が抑制された電圧Ｖｓｅｎに基づいて選択メモリセルトランジスタＭＣの閾値電圧をセンスすることができる。したがって、データの誤読出しを抑制することができる。
【０１６０】
２．  第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第１実施形態では、参照電流ＩｒｅｆによるノードＳＥＮの充電の前に、ノードＳＥＮの電圧を電圧Ｖｔｎ（Ｔｒ１０）に初期設定する場合について説明したが、これに限られない。例えば、センスアンプＳＡは、参照電流ＩｒｅｆによるノードＳＥＮの充電の前に、ノードＳＥＮの電圧を電圧Ｖｔｎ（Ｔｒ１０）からマージンα’だけオフセットさせてもよい。
【０１６１】
なお、以下の説明では、第１実施形態と同等の構成及び動作についてはその説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
【０１６２】
２．１  フローチャート
図１９は、第２実施形態に係る半導体記憶装置における読出し動作の概要を説明するためのフローチャートである。図１９に示されるステップＳＴ１０Ａ〜ＳＴ５０は、図９に示されるステップＳＴ１０〜ＳＴ５０に対応する。
【０１６３】
図１９に示すように、ステップＳＴ１０Ａにおいて、センスアンプＳＡは、読出し動作の開始に際して、ノードＳＥＮの初期設定を行う。具体的には、センスアンプＳＡは、ノードＳＥＮの電圧が、トランジスタＴｒ１０の閾値電圧Ｖｔｎ（Ｔｒ１０）からマージンα’だけオフセットするように設定する。
【０１６４】
なお、以降のステップＳＴ２０〜ＳＴ５０におけるセンスアンプＳＡの基本的な動作については、図９と同等であるため、その説明を省略する。
【０１６５】
以上により、選択メモリストリングＭＳに流れる参照電流及び読出し電流を用いて選択メモリセルトランジスタＭＣからデータを読み出す動作が終了する。
【０１６６】
２．２  タイミングチャート
次に、第２実施形態に係る半導体記憶装置における読出し動作の詳細について説明する。
【０１６７】
以降では、動作ＢＲによる下位ページ読出しの場合について、図２０に示すタイミングチャートと、図２１に示す模式図と、を用いて説明する。図２０及び図２１はそれぞれ、第１実施形態において説明された図１０及び図１１に対応する。
【０１６８】
図２０に示すように、時刻ｔ２１以前では、例えば、トランジスタＴｒ７を除くセンスアンプＳＡ内の全てのトランジスタＴｒ１〜Ｔｒ６、及びＴｒ８〜Ｔｒ１３がオフ状態となっている。また、時刻ｔ１以降、且つセンス動作が実行されるまで、ノードＶＬは、電圧（マージン）α’（＞ＶＳＳ）に接地される。マージンα’は、最終的に、ノードＳＥＮの電圧に基づいて選択メモリセルトランジスタＭＣａ３の閾値電圧をセンスする際のマージンとなる。すなわち、マージンα’は、第１実施形態におけるマージンαに対応する。
【０１６９】
時刻ｔ２１において、読出し動作が開始される。シーケンサ１７０は、信号ＢＬＱ及びＬＰＣを“Ｈ”レベルにしてトランジスタＴｒ１２及びＴｒ１３をオン状態にする。これにより、ノードＳＥＮは電圧ＶＤＤＳＡまで充電され、当該電圧ＶＤＤＳＡがキャパシタＣ２によってノードＳＥＮに保持される。
【０１７０】
また、シーケンサ１７０は、ロウデコーダ１２０等を制御して選択ワード線ＷＬａ３に電圧Ｖｂｂを供給し、非選択ワード線ＷＬ０ａ〜ＷＬ２ａ、ＷＬ４ａ〜ＷＬ７ａ、及びＷＬｂ０〜ＷＬｂ７に電圧ＶＲＥＡＤを供給する。なお、ロウデコーダ１２０による各種ワード線ＷＬへの電圧供給は、後述する時刻ｔ２３までに完了していればよく、必ずしも時刻ｔ２１に開始されなくてもよい。
【０１７１】
時刻ｔ２２において、シーケンサ１７０は、信号ＬＰＣを“Ｌ”レベルにしてトランジスタＴｒ１３をオフ状態にしつつ、信号ＳＴＢを“Ｈ”レベルにしてトランジスタＴｒ１１をオン状態にする。ここで、シーケンサ１７０は、“Ｈ”レベルの信号ＳＴＢが電圧ＶＤＤとなるようにする。電圧ＶＤＤは、電源電圧であり、電圧Ｖｔｎ（Ｔｒ１０）＋α’より大きい。これにより、図２１に示すように、ノードＳＥＮの電圧はトランジスタＴｒ１０の閾値電圧Ｖｔｎ（Ｔｒ１０）からマージンα’だけ高い電圧（Ｖｔｎ（Ｔｒ１０）＋α’）となる。
【０１７２】
時刻ｔ２３において、シーケンサ１７０は、信号ＳＴＢ及びＢＬＱを“Ｌ”レベルにしてトランジスタＴｒ１１及びＴｒ１２をオフ状態にしつつ、信号ＢＬＳ、ＢＬＣ、ＢＬＸ、Ｍ１、及びＭ２を“Ｈ”レベルにしてトランジスタＴｒ１〜Ｔｒ３、Ｔｒ５、及びＴｒ６をオン状態にする。これにより、トランジスタＴｒ７、Ｔｒ６、Ｔｒ５、及びＴｒ３〜Ｔｒ１を介する電流経路によって、ビット線ＢＬに参照電流Ｉｒｅｆが流れる。これにより、センスアンプＳＡ内のノードＳＳＲＣの電圧は、電圧Ｖｒｅｆまで充電される。なお、参照電流Ｉｒｅｆが流れる間、ビット線ＢＬの電圧は、例えば、信号ＢＬＣによって電圧ＶＢＬにクランプされる。
【０１７３】
時刻ｔ２４において、シーケンサ１７０は、信号Ｍ１及びＭ２を“Ｌ”レベルにしてトランジスタＴｒ５及びＴｒ６をオフ状態にする。これにより、電圧ＶｒｅｆがキャパシタＣ１によってノードＳＳＲＣに保持され、トランジスタＴｒ７には、ゲートに電圧Ｖｒｅｆが印加される状態（すなわち、参照電流Ｉｒｅｆを流す状態）が保持される。また、シーケンサ１７０は、信号ＳＮＰを“Ｈ”レベルにしてトランジスタＴｒ８をオン状態にする。これにより、ノードＳＥＮはトランジスタＴｒ７及びＴｒ８を介して流れる参照電流Ｉｒｅｆによって充電される。上述の通り、ノードＳＳＲＣの電圧が電圧Ｖｒｅｆに保持されているため、時刻ｔ２４以降にノードＳＥＮに流れる参照電流Ｉｒｅｆは一定値となる。このため、ノードＳＥＮの電圧は、トランジスタＴｒ８がオン状態である期間において、一定の割合で充電される。
【０１７４】
また、ロウデコーダ１２０等を制御して選択ワード線ＷＬａ３に電圧ＶＢを供給し、非選択ワード線ＷＬ０ａ〜ＷＬ２ａ、ＷＬ４ａ〜ＷＬ７ａ、及びＷＬｂ０〜ＷＬｂ７に引き続き電圧ＶＲＥＡＤを供給する。なお、ロウデコーダ１２０による各種ワード線ＷＬへの電圧供給は、後述する時刻ｔ２６までに完了していればよく、必ずしも時刻ｔ２４に開始されなくてもよい。
【０１７５】
なお、シーケンサ１７０は、信号ＩＮＶ＿Ｓを“Ｌ”レベルにしてトランジスタＴｒ４をオン状態にする。これにより、ビット線ＢＬの電圧は、引き続き電圧ＶＢＬに維持される。
【０１７６】
時刻ｔ２５、すなわち、時刻ｔ２４から期間Ｔｓｅｎ経過後において、シーケンサ１７０は、信号ＳＮＰを“Ｌ”レベルにしてトランジスタＴｒ８をオフ状態にする。これにより、以下に示す式（６）のように、ノードＳＥＮは、期間Ｔｓｅｎにわたる参照電流Ｉｒｅｆによって、電圧（Ｖｓｅｎ（ｒｅｆ）＋α’）まで充電され、当該電圧（Ｖｓｅｎ（ｒｅｆ）＋α’）がキャパシタＣ２によってノードＳＥＮに保持される。
【０１７７】
【数５】
2020202002.tif 000007
【０１７８】
また、シーケンサ１７０は、ノードＶＬの接地電位を電圧ＶＳＳに変更する。これにより、以後のセンス動作において、ノードＳＥＮの電圧が電圧Ｖｔｎ（Ｔｒ１０）より大きいか否かに応じて判定することができる。なお、当該動作は、後述するセンス動作までに完了していればよく、必ずしも時刻ｔ２５に開始されなくてもよい。
【０１７９】
時刻ｔ２６において、シーケンサ１７０は、信号ＸＸＬを“Ｈ”レベルにしてトランジスタＴｒ９をオン状態にする。これにより、ノードＳＥＮからビット線ＢＬに向けて、トランジスタＴｒ９、Ｔｒ２、及びＴｒ１を介する放電が開始され、これに伴って読出し電流Ｉｓｅｎが流れる。ビット線ＢＬの電圧は電圧ＶＢＬにクランプされているため、時刻ｔ２６以降にノードＳＥＮに流れる読出し電流Ｉｓｅｎは一定値となる。このため、ノードＳＥＮの電圧は、トランジスタＴｒ９がオン状態である期間において、一定の割合で放電される。
【０１８０】
時刻ｔ２７、すなわち、時刻ｔ２６から期間Ｔｓｅｎ経過後において、シーケンサ１７０は、信号ＩＮＶ＿Ｓを“Ｈ”レベルにしてトランジスタＴｒ４をオフ状態にしつつ、信号ＢＬＳ、ＢＬＣ、ＢＬＸ、及びＸＸＬを“Ｌ”レベルにしてトランジスタＴｒ１〜Ｔｒ３、及びＴｒ９をオフ状態にする。これにより、以下に示す式（７）のように、ノードＳＥＮは、期間Ｔｓｅｎにわたる読出し電流Ｉｓｅｎによって、電圧Ｖｓｅｎまで放電され、当該電圧ＶｓｅｎがキャパシタＣ２によってノードＳＥＮに保持される。
【０１８１】
【数６】
2020202002.tif 000008
【０１８２】
このため、選択メモリセルトランジスタＭＣａ３がオンセルの場合及びオフセルの場合のそれぞれにおけるノードＳＥＮの電圧Ｖｓｅｎ（ｏｎ  ｃｅｌｌ）及びＶｓｅｎ（ｏｆｆ  ｃｅｌｌ）は、以下の式（８）及び（９）のように表される。
【０１８３】
【数７】
2020202002.tif 000009
【０１８４】
このように、選択メモリセルトランジスタＭＣａ３がオフセルの場合におけるノードＳＥＮの電圧が、トランジスタＴｒ１０の閾値電圧Ｖｔｎ（Ｔｒ１０）よりもマージンα’だけ大きくなるように設定することができる。上述の通り、マージンα’は、ノードＶＬに供給される接地電圧であり、電流Ｉｂｇとは無関係に設定可能である。このため、電流Ｉｂｇに依存するパラメタを含まないように電圧Ｖｓｅｎを設定することができる。
【０１８５】
その後、シーケンサ１７０は、信号ＳＴＢを“Ｈ”レベルにしてトランジスタＴｒ１１をオン状態にすることにより、動作ＢＲに基づくデータをラッチ回路ＳＤＬに記憶させる。
【０１８６】
以上のように動作することにより、選択メモリセルトランジスタＭＣａ３から読出し電圧ＶＢを用いて下位データを読出す動作が終了する。
【０１８７】
２．３  本実施形態に係る効果
第２実施形態によれば、シーケンサ１７０は、ノードＳＥＮの初期設定に際して、ノードＶＬをマージンα’に接地する。これにより、参照電流ＩｒｅｆによるノードＳＥＮの充電動作に先立ち、ノードＳＥＮの電圧を電圧Ｖｔｎ（Ｔｒ１０）からマージンα’だけ高い電圧にオフセットさせることができる。これにより、参照電流ＩｒｅｆによるノードＳＥＮの充電動作と、読出し電流ＩｓｅｎによるノードＳＥＮの放電動作とに要する期間を、いずれも同じ期間Ｔｓｓｅｎに設定することができる。このため、ノードＳＥＮの電圧を期間に依存して制御する必要がなくなるため、電圧Ｖｓｅｎの制御負荷を低減することができる。
【０１８８】
また、マージンα’は、メモリピラーＭＰ内を流れる参照電流Ｉｒｅｆ及び読出し電流Ｉｓｅｎとは無関係に設定可能な電圧である。このため、ノードＳＥＮの電圧Ｖｓｅｎを電流Ｉｂｇとは無関係に設定することができる。したがって、データの誤読出しを抑制することができる。
【０１８９】
３．  第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。第２実施形態では、ノードＶＬを電圧ＶＳＳからオフセットさせることにより、ノードＳＥＮを電圧Ｖｔｎ（Ｔｒ１０）＋α’に初期設定する場合について説明した。第３実施形態では、ノードＶＬを電圧ＶＳＳからオフセットさせることなく、ノードＳＥＮを電圧Ｖｔｎ（Ｔｒ１０）＋α’に初期設定する場合について説明する。
【０１９０】
なお、以下の説明では、第２実施形態と同等の構成及び動作についてはその説明を省略し、第２実施形態と異なる構成及び動作について主に説明する。
【０１９１】
３．１  タイミングチャート
第３実施形態に係る半導体記憶装置における読出し動作の詳細について説明する。
【０１９２】
以降では、動作ＢＲによる下位ページ読出しの場合について、図２２に示すタイミングチャートと、図２３に示す模式図と、を用いて説明する。図２２及び図２３はそれぞれ、第２実施形態において説明された図２０及び図２１に対応する。
【０１９３】
図２２に示すように、時刻ｔ３１以前では、例えば、トランジスタＴｒ７を除くセンスアンプＳＡ内の全てのトランジスタＴｒ１〜Ｔｒ６、及びＴｒ８〜Ｔｒ１３がオフ状態となっている。また、時刻ｔ１以降、ノードＶＬは、電圧ＶＳＳに接地される。
【０１９４】
時刻ｔ３１において、読出し動作が開始される。シーケンサ１７０は、信号ＢＬＱ及びＬＰＣを“Ｈ”レベルにしてトランジスタＴｒ１２及びＴｒ１３をオン状態にする。これにより、ノードＳＥＮは電圧ＶＤＤＳＡまで充電され、当該電圧ＶＤＤＳＡがキャパシタＣ２によってノードＳＥＮに保持される。
【０１９５】
また、シーケンサ１７０は、ロウデコーダ１２０等を制御して選択ワード線ＷＬａ３に電圧Ｖｂｂを供給し、非選択ワード線ＷＬ０ａ〜ＷＬ２ａ、ＷＬ４ａ〜ＷＬ７ａ、及びＷＬｂ０〜ＷＬｂ７に電圧ＶＲＥＡＤを供給する。なお、ロウデコーダ１２０による各種ワード線ＷＬへの電圧供給は、後述する時刻ｔ３３までに完了していればよく、必ずしも時刻ｔ３１に開始されなくてもよい。
【０１９６】
時刻ｔ３２において、シーケンサ１７０は、信号ＬＰＣを“Ｌ”レベルにしてトランジスタＴｒ１３をオフ状態にしつつ、信号ＳＴＢを“Ｈ”レベルにしてトランジスタＴｒ１１をオン状態にする。ここで、シーケンサ１７０は、“Ｈ”レベルの信号ＳＴＢが電圧（Ｖｔｎ（Ｔｒ１１）＋Ｖｔｎ（Ｔｒ１０）＋α’）となるようにする。電圧Ｖｔｎ（Ｔｒ１１）は、トランジスタＴｒ１１の閾値電圧である。これにより、図２３に示すように、ノードＳＥＮの電圧はトランジスタＴｒ１０の閾値電圧Ｖｔｎ（Ｔｒ１０）からマージンα’だけ高い電圧（Ｖｔｎ（Ｔｒ１０）＋α’）となる。
【０１９７】
時刻ｔ３３以降の動作については、第２実施形態において説明した図２０の時刻ｔ２３以降の動作と同等であるため、説明を省略する。
【０１９８】
以上のように動作することにより、選択メモリセルトランジスタＭＣａ３から読出し電圧ＶＢを用いて下位データを読出す動作が終了する。
【０１９９】
３．２  本実施形態に係る効果
第３実施形態によれば、シーケンサ１７０は、ノードＳＥＮの初期設定に際して、信号ＳＴＢの電圧を電圧（Ｖｔｎ（Ｔｒ１１）＋Ｖｔｎ（Ｔｒ１０）＋α’）に設定する。これにより、ノードＳＥＮをトランジスタＴｒ１１及びＴｒ１０を介して放電することで、ノードＳＥＮの電圧を電圧（Ｖｔｎ（Ｔｒ１０）＋α’）に設定することができる。これにより、第２実施形態と同等の効果を奏することができる。
【０２００】
また、シーケンサ１７０は、読出し動作において、ノードＶＬの電圧を電圧ＶＳＳから変化させない。このため、ノードＶＬの電圧変更に起因してノードＳＥＮの電圧が変動する可能性を抑制することができる。
【０２０１】
４．  第４実施形態
次に、第４実施形態に係る半導体記憶装置について説明する。第１実施形態乃至第３実施形態では、参照電流ＩｒｅｆによるノードＳＥＮの充電動作と、読出し電流ＩｓｅｎによるノードＳＥＮの放電動作とを異なるタイミングで実行する場合について説明した。第４実施形態では、参照電流ＩｒｅｆによるノードＳＥＮの充電動作と、読出し電流ＩｓｅｎによるノードＳＥＮの放電動作とを重複するタイミングで実行する場合について説明する。
【０２０２】
なお、以下の説明では、第１実施形態と同等の構成及び動作についてはその説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
【０２０３】
４．１  フローチャート
図２４は、第４実施形態に係る半導体記憶装置における読出し動作の概要を説明するためのフローチャートである。図２４に示されるステップＳＴ１０Ｂ、ＳＴ２０、及びＳＴ５０は、図９に示されるステップＳＴ１０、ＳＴ２０、及びＳＴ５０に対応し、図２４に示されるステップＳＴ６０は、図９に示されるステップＳＴ３０及びＳＴ４０に対応する。
【０２０４】
図２４に示すように、ステップＳＴ１０Ｂにおいて、センスアンプＳＡは、読出し動作の開始に際して、ノードＳＥＮの初期設定を行う。具体的には、センスアンプＳＡは、ノードＳＥＮの電圧が電圧ＶＤＤＳＡとなるように設定する。
【０２０５】
ステップＳＴ２０において、センスアンプＳＡは、選択メモリストリングＭＳに対して参照電流を流しつつ、当該参照電流に対応する情報をセンスアンプＳＡの内部にコピーする。具体的には、センスアンプＳＡは、参照電流に基づいてノードＳＳＲＣを充電し、選択メモリストリングＭＳに参照電流が安定して流れる状態におけるノードＳＳＲＣの電圧を保持する。
【０２０６】
ステップＳＴ６０において、センスアンプＳＡは、ステップＳＴ２０において充電されたノードＳＳＲＣの電圧に基づいてコピーされた参照電流をセンスアンプＳＡの内部に発生させることによりノードＳＥＮを充電しつつ、選択メモリストリングＭＳに対して読出し電流を流してノードＳＥＮを放電する。すなわち、ステップＳＴ６０において、センスアンプＳＡは、ノードＳＥＮの参照電流に基づく充電動作と、読出し電流に基づく放電動作とを、重複する期間において実行する。
【０２０７】
ステップＳＴ５０においてセンスアンプＳＡは、ノードＳＥＮの電圧に基づいて選択メモリセルトランジスタＭＣの閾値電圧をセンスし、当該センスした結果をラッチ回路ＳＤＬ等に記憶する。
【０２０８】
以上により、選択メモリストリングＭＳに流れる参照電流及び読出し電流を用いて選択メモリセルトランジスタＭＣからデータを読み出す動作が終了する。
【０２０９】
４．２  タイミングチャート
次に、第４実施形態に係る半導体記憶装置における読出し動作の詳細について説明する。
【０２１０】
以降では、動作ＢＲによる下位ページ読出しの場合について、図２５に示すタイミングチャートと、図２６に示す模式図と、を用いて説明する。図２５及び図２６はそれぞれ、第１実施形態において説明された図１０、並びに図１４及び図１５に対応する。
【０２１１】
図２５に示すように、時刻ｔ４１以前では、例えば、トランジスタＴｒ７を除くセンスアンプＳＡ内の全てのトランジスタＴｒ１〜Ｔｒ６、及びＴｒ８〜Ｔｒ１３がオフ状態となっている。また、時刻ｔ１以降、ノードＶＬは、電圧ＶＳＳに接地される。
【０２１２】
時刻ｔ４１において、読出し動作が開始される。シーケンサ１７０は、信号ＢＬＱ及びＬＰＣを“Ｈ”レベルにしてトランジスタＴｒ１２及びＴｒ１３をオン状態にする。これにより、ノードＳＥＮは電圧ＶＤＤＳＡまで充電される。
【０２１３】
また、シーケンサ１７０は、ロウデコーダ１２０等を制御して選択ワード線ＷＬａ３に電圧Ｖｂｂを供給し、非選択ワード線ＷＬ０ａ〜ＷＬ２ａ、ＷＬ４ａ〜ＷＬ７ａ、及びＷＬｂ０〜ＷＬｂ７に電圧ＶＲＥＡＤを供給する。なお、ロウデコーダ１２０による各種ワード線ＷＬへの電圧供給は、後述する時刻ｔ４３までに完了していればよく、必ずしも時刻ｔ４１に開始されなくてもよい。
【０２１４】
時刻ｔ４２において、シーケンサ１７０は、信号ＢＬＱ及びＬＰＣを“Ｌ”レベルにしてトランジスタＴｒ１２及びＴｒ１３をオフ状態にする。これにより、電圧ＶＤＤＳＡがキャパシタＣ２によってノードＳＥＮに保持される。
【０２１５】
時刻ｔ４３において、シーケンサ１７０は、信号ＢＬＳ、ＢＬＣ、ＢＬＸ、Ｍ１、及びＭ２を“Ｈ”レベルにしてトランジスタＴｒ１〜Ｔｒ３、Ｔｒ５、及びＴｒ６をオン状態にする。これにより、トランジスタＴｒ７、Ｔｒ６、Ｔｒ５、及びＴｒ３〜Ｔｒ１を介する電流経路によって、ビット線ＢＬに参照電流Ｉｒｅｆが流れる。これにより、センスアンプＳＡ内のノードＳＳＲＣの電圧は、電圧Ｖｒｅｆまで充電される。
【０２１６】
時刻ｔ４４において、シーケンサ１７０は、信号Ｍ１及びＭ２を“Ｌ”レベルにしてトランジスタＴｒ５及びＴｒ６をオフ状態にする。これにより、電圧ＶｒｅｆがキャパシタＣ１によってノードＳＳＲＣに保持され、トランジスタＴｒ７には、ゲートに電圧Ｖｒｅｆが印加される状態（すなわち、参照電流Ｉｒｅｆを流す状態）が保持される。また、シーケンサ１７０は、ロウデコーダ１２０等を制御して選択ワード線ＷＬａ３に電圧ＶＢを供給すると共に、信号ＩＮＶ＿Ｓを“Ｌ”レベルにし、信号ＳＮＰ及びＸＸＬを“Ｈ”レベルにしてトランジスタＴｒ４、Ｔｒ８及びＴｒ９をオン状態にする。これにより、ノードＳＥＮは、トランジスタＴｒ７及びＴｒ８を介して流れる参照電流Ｉｒｅｆによって充電されると同時に、トランジスタＴｒ９、Ｔｒ２、及びＴｒ１を介して流れる読出し電流Ｉｓｅｎによって放電される。なお、ノードＳＳＲＣの電圧はＶｒｅｆに固定されており、かつビット線ＢＬの電圧は電圧ＶＢＬにクランプされているため、時刻ｔ４４以降にノードＳＥＮに流れる参照電流Ｉｒｅｆ及び読出し電流Ｉｓｅｎの和は一定値となる。このため、ノードＳＥＮの電圧は、トランジスタＴｒ８及びＴｒ９がオン状態である期間において、一定の割合で充電及び放電される。
【０２１７】
時刻ｔ４５、すなわち、時刻ｔ４４から期間Ｔｓｅｎ’経過後において、シーケンサ１７０は、信号ＩＮＶ＿Ｓを“Ｈ”レベルにしてトランジスタＴｒ４をオフ状態にしつつ、信号ＢＬＳ、ＢＬＣ、ＢＬＸ、ＳＮＰ、及びＸＸＬを“Ｌ”レベルにしてトランジスタＴｒ１〜Ｔｒ３、Ｔｒ８及びＴｒ９をオフ状態にする。これにより、以下に示す式（１０）のように、ノードＳＥＮは、期間Ｔｓｅｎ’にわたる参照電流Ｉｒｅｆ及び読出し電流Ｉｓｅｎによって、電圧Ｖｓｅｎまで放電され、当該電圧ＶｓｅｎがキャパシタＣ２によってノードＳＥＮに保持される。
【０２１８】
【数８】
2020202002.tif 000010
【０２１９】
その後、シーケンサ１７０は、信号ＳＴＢを“Ｈ”レベルにしてトランジスタＴｒ１１をオン状態にすることにより、動作ＢＲに基づくデータをラッチ回路ＳＤＬに記憶させる。
【０２２０】
以上のように動作することにより、選択メモリセルトランジスタＭＣａ３から読出し電圧ＶＢを用いて下位データを読出す動作が終了する。
【０２２１】
４．３  本実施形態に係る効果
第４実施形態によれば、シーケンサ１７０は、電圧ＶＤＤＳＡに初期設定されたノードＳＥＮに対して、参照電流Ｉｒｅｆによる充電動作と、読出し電流Ｉｓｅｎによる放電動作と、を重複した期間Ｔｓｅｎ’において実行する。これにより、ノードＳＥＮを電圧Ｖｓｅｎに設定するまでの期間を短縮することができる。このため、読出し動作に要する時間を短縮することができる。
【０２２２】
また、参照電流Ｉｒｅｆによる充電動作と、読出し電流Ｉｓｅｎによる放電動作と、二要する期間をいずれも期間Ｔｓｅｎ’とすることにより、ノードＳＥＮの電圧Ｖｓｅｎから、電流Ｉｂｇに関連する項を相殺することができる。このため、第２実施形態及び第３実施形態と同様に、電流Ｉｂｇに依存するパラメタを含まないように電圧Ｖｓｅｎを設定することができる。したがって、データの誤読出しを抑制することができる。
【０２２３】
５．  変形例
なお、上述の第１実施形態乃至第４実施形態は、種々の変形が可能である。
【０２２４】
例えば、上述の第１実施形態乃至第４実施形態では、選択メモリセルトランジスタＭＣを含むメモリピラーＭＰに参照電流Ｉｒｅｆ及び読出し電流Ｉｓｅｎを流す際、非選択ワード線ＷＬに電圧ＶＲＥＡＤが印加される場合について説明したが、これに限られない。例えば、選択ワード線ＷＬとの位置関係に応じて、非選択ワード線ＷＬのうちの一部には、電圧ＶＲＥＡＤと異なる電圧が印加されてもよい。
【０２２５】
図２７は、各種変形例に係る半導体記憶装置における下位読出し動作を説明するためのタイミングチャートである。図２７は、第１実施形態において説明した図１０に対応する。
【０２２６】
図２７に示すように、以下に説明する各種変形例におけるセンスアンプＳＡ内の動作は、図１０の場合と同等であるため、その説明を省略する。一方、以下に説明する各種変形例では、ワード線ＷＬに印加される電圧が図１０の場合と異なる。例えば、シーケンサ１７０は、非選択ワード線ＷＬの第１部分には電圧ＶＲＥＡＤを印加し、第２部分には、電圧Ｖｂｂを印加するように構成されてもよい。
【０２２７】
以下では、図２７に示した非選択ワード線ＷＬの第１部分及び第２部分のバリエーションに応じたいくつかの変形例について説明する。
【０２２８】
５．１  第１変形例
まず、第１変形例に係る半導体記憶装置について、図２８を用いて説明する。図２８は、第１変形例に係る半導体記憶装置において、選択メモリストリングＭＳを含むメモリピラーＭＰ内に参照電流Ｉｒｅｆが流れる際に各種ワード線ＷＬに印加される電圧を説明するための模式図である。
【０２２９】
図２８に示すように、参照電流Ｉｒｅｆを流す際、選択ワード線ＷＬａ３に加えて、選択メモリセルトランジスタＭＣａ３と並列な電流経路である非選択メモリセルトランジスタＭＣｂ３に対応する非選択ワード線ＷＬｂ３にも、電圧Ｖｂｂが印加されてもよい。そして、その他の非選択ワード線ＷＬａ０〜ＷＬａ２、ＷＬａ４〜ＷＬａ７、ＷＬｂ０〜ＷＬｂ２、ＷＬｂ４〜ＷＬｂ７には、電圧ＶＲＥＡＤが印加されてもよい。なお、上述の通り、非選択ワード線ＷＬに印可される電圧は、メモリピラーＭＰ内に参照電流Ｉｒｅｆを流す際と、読出し電流Ｉｓｅｎを流す際とで、変化させない。このため、第１変形例では、読出し電流Ｉｓｅｎを流す際、選択ワード線ＷＬａ３には読出し電圧Ｖｃｇｒｖが印加される一方、非選択ワード線ＷＬｂ３には電圧Ｖｂｂが印加され、非選択ワード線ＷＬａ０〜ＷＬａ２、ＷＬａ４〜ＷＬａ７、ＷＬｂ０〜ＷＬｂ２、ＷＬｂ４〜ＷＬｂ７には、電圧ＶＲＥＡＤが印加される（図示せず）。
【０２３０】
この場合、これにより、センスアンプＳＡの設計が容易になり、設計負荷を抑制することができる。
【０２３１】
また、非選択メモリセルトランジスタＭＣａ０〜ＭＣａ２、ＭＣａ４〜ＭＣａ７、ＭＣｂ０〜ＭＣｂ２、及びＭＣｂ４〜ＭＣｂ７についてはオン状態となる。このため、選択メモリセルトランジスタＭＣａ３のソース側、ドレイン側共にメモリピラーＭＰ内の電流経路（チャネル）の断面積を増やすことができ、オンセルの場合の読出し電流Ｉｓｅｎ（ｏｎ  ｃｅｌｌ）をより多く流しやすくすることができる。したがって、オンセルの場合とオフセルの場合とにおけるノードＳＥＮの電圧Ｖｓｅｎの差の感度を向上させることができ、データの誤読出しを抑制することができる。
【０２３２】
５．２  第２変形例
次に、第２変形例に係る半導体記憶装置について、図２９を用いて説明する。図２９は、第２変形例に係る半導体記憶装置において、選択メモリストリングＭＳを含むメモリピラーＭＰ内に参照電流Ｉｒｅｆが流れる際に各種ワード線ＷＬに印加される電圧を説明するための模式図である。
【０２３３】
図２９に示すように、参照電流Ｉｒｅｆを流す際、選択ワード線ＷＬａ３に加えて、非選択メモリストリングＭＳｂに対応する非選択ワード線ＷＬｂ０〜ＷＬｂ７にも、電圧Ｖｂｂが印加されてもよい。そして、その他の非選択ワード線ＷＬａ０〜ＷＬａ２及びＷＬａ４〜ＷＬａ７には、電圧ＶＲＥＡＤが印加されてもよい。なお、上述の通り、非選択ワード線ＷＬに印可される電圧は、メモリピラーＭＰ内に参照電流Ｉｒｅｆを流す際と、読出し電流Ｉｓｅｎを流す際とで、変化させない。このため、第２変形例では、読出し電流Ｉｓｅｎを流す際、選択ワード線ＷＬａ３には読出し電圧Ｖｃｇｒｖが印加される一方、非選択ワード線ＷＬｂ０〜ＷＬｂ７には電圧Ｖｂｂが印加され、非選択ワード線ＷＬａ０〜ＷＬａ２及びＷＬａ４〜ＷＬａ７には、電圧ＶＲＥＡＤが印加される（図示せず）。
【０２３４】
この場合、非選択メモリストリングＭＳｂ内のメモリセルトランジスタＭＣを全てオフ状態にするため、電流Ｉｂｇを大幅に低減することができる。このため、ノードＳＥＮに電流Ｉｂｇが与えるノイズの影響を大幅に低減することができる。また、参照電流Ｉｒｅｆの絶対値を大幅に小さくできるため、参照電流ＩｒｅｆによってノードＳＥＮに充電される電圧を大幅に低減することができる。
【０２３５】
５．３  第３変形例
次に、第３変形例に係る半導体記憶装置について、図３０を用いて説明する。図３０は、第３変形例に係る半導体記憶装置において、選択メモリストリングＭＳを含むメモリピラーＭＰ内に参照電流Ｉｒｅｆが流れる際に各種ワード線ＷＬに印加される電圧を説明するための模式図である。なお、以下では、説明の便宜上、選択メモリセルトランジスタＭＣは、ＭＣａｎと示され（０≦ｎ≦７）、図３０では、ｎ＝３の場合が示される。
【０２３６】
図３０に示すように、参照電流Ｉｒｅｆを流す際、選択ワード線ＷＬａｎに加えて、非選択メモリストリングＭＳｂに対応するワード線ＷＬｂのうち、非選択ワード線ＷＬｂ（ｎ＋２）〜ＷＬｂ７にも、電圧Ｖｂｂが印加されてもよい。そして、その他の非選択ワード線ＷＬａ０〜ＷＬａ（ｎ−１）、ＷＬａ（ｎ＋１）〜ＷＬａ７、及びＷＬｂ０〜ＷＬｂ（ｎ＋１）には、電圧ＶＲＥＡＤが印加されてもよい。なお、上述の通り、非選択ワード線ＷＬに印可される電圧は、メモリピラーＭＰ内に参照電流Ｉｒｅｆを流す際と、読出し電流Ｉｓｅｎを流す際とで、変化させない。このため、第３変形例では、読出し電流Ｉｓｅｎを流す際、選択ワード線ＷＬａｎには読出し電圧Ｖｃｇｒｖが印加される一方、非選択ワード線ＷＬｂ（ｎ＋２）〜ＷＬｂ７には電圧Ｖｂｂが印加され、非選択ワード線ＷＬａ０〜ＷＬａ（ｎ−１）、ＷＬａ（ｎ＋１）〜ＷＬａ７、及びＷＬｂ０〜ＷＬｂ（ｎ＋１）には、電圧ＶＲＥＡＤが印加される（図示せず）。
【０２３７】
なお、ｎ＝６又は７の場合、ワード線ＷＬ７とセレクトゲート線ＳＧＤとの間に形成される図示しないダミーワード線に対して、上述した規則性に従って電圧を印加してもよい。
【０２３８】
この場合、非選択メモリセルトランジスタＭＣｂｎをオン状態にするため、非選択メモリセルトランジスタＭＣｂｎの電荷蓄積層３３ｂと選択メモリセルトランジスタＭＣａｎとの間に電流経路が形成される。このため、非選択メモリセルトランジスタＭＣｂｎの閾値電圧の大きさが電流Ｉｃｅｌｌ（Ｖｃｇｒｖ）に与える影響を抑制することができる。
【０２３９】
また、非選択メモリセルトランジスタＭＣａ０〜ＭＣａ（ｎ−１）及びＭＣｂ０〜ＭＣｂ（ｎ−１）についてはオン状態となる。このため、選択メモリセルトランジスタＭＣａｎのソース側におけるメモリピラーＭＰ内の電流経路（チャネル）の断面積を増やすことができ、オンセルの場合の読出し電流Ｉｓｅｎ（ｏｎ  ｃｅｌｌ）を流しやすくすることができる。したがって、オンセルの場合とオフセルの場合とにおけるノードＳＥＮの電圧Ｖｓｅｎの差の感度を向上させることができ、データの誤読出しを抑制することができる。
【０２４０】
５．４  第４変形例
次に、第４変形例に係る半導体記憶装置について、図３１を用いて説明する。図３１は、第４変形例に係る半導体記憶装置において、選択メモリストリングＭＳを含むメモリピラーＭＰ内に参照電流Ｉｒｅｆが流れる際に各種ワード線ＷＬに印加される電圧を説明するための模式図である。なお、以下では、説明の便宜上、第３変形例と同様、選択メモリセルトランジスタＭＣは、ＭＣａｎと示され（０≦ｎ≦５）、図３１では、ｎ＝３の場合が示される。
【０２４１】
図３１に示すように、参照電流Ｉｒｅｆを流す際、選択ワード線ＷＬａｎに加えて、非選択メモリストリングＭＳｂに対応するワード線ＷＬｂのうち、非選択ワード線ＷＬｂｎ〜ＷＬｂ７にも、電圧Ｖｂｂが印加されてもよい。そして、その他の非選択ワード線ＷＬａ０〜ＷＬａ（ｎ−１）、ＷＬａ（ｎ＋１）〜ＷＬａ７、及びＷＬｂ０〜ＷＬｂ（ｎ−１）には、電圧ＶＲＥＡＤが印加されてもよい。なお、上述の通り、非選択ワード線ＷＬに印可される電圧は、メモリピラーＭＰ内に参照電流Ｉｒｅｆを流す際と、読出し電流Ｉｓｅｎを流す際とで、変化させない。このため、第４変形例では、読出し電流Ｉｓｅｎを流す際、選択ワード線ＷＬａｎには読出し電圧Ｖｃｇｒｖが印加される一方、非選択ワード線ＷＬｂｎ〜ＷＬｂ７には電圧Ｖｂｂが印加され、非選択ワード線ＷＬａ０〜ＷＬａ（ｎ−１）、ＷＬａ（ｎ＋１）〜ＷＬａ７、及びＷＬｂ０〜ＷＬｂ（ｎ−１）には、電圧ＶＲＥＡＤが印加される（図示せず）。
【０２４２】
なお、ｎ＝０の場合、ワード線ＷＬ０とセレクトゲート線ＳＧＳとの間に形成される図示しないダミーワード線に対して、上述した規則性に従って電圧を印加してもよい。
【０２４３】
この場合、非選択メモリセルトランジスタＭＣｂ３がオフ状態となるため、電流Ｉｂｇを低減することができる。このため、ノードＳＥＮに電流Ｉｂｇが与えるノイズの影響を低減することができる。また、電流Ｉｂｇの低減によって参照電流Ｉｒｅｆの絶対値が小さくなるため、参照電流ＩｒｅｆによってノードＳＥＮに充電される電圧を低減することができる。
【０２４４】
また、非選択メモリセルトランジスタＭＣａ０〜ＭＣａ（ｎ−１）及びＭＣｂ０〜ＭＣｂ（ｎ−１）についてはオン状態となる。このため、選択メモリセルトランジスタＭＣａｎのソース側におけるメモリピラーＭＰ内の電流経路（チャネル）の断面積を増やすことができ、オンセルの場合の読出し電流Ｉｓｅｎ（ｏｎ  ｃｅｌｌ）を流しやすくすることができる。したがって、オンセルの場合とオフセルの場合とにおけるノードＳＥＮの電圧Ｖｓｅｎの差の感度を向上させることができ、データの誤読出しを抑制することができる。
【０２４５】
６．  その他
また、上述の第１実施形態乃至第４実施形態では、電荷蓄積層３３がポリシリコン又は金属材料を含む場合について説明したが、これに限られない。例えば、電荷蓄積層３３が窒化シリコン（ＳｉＮ）のような絶縁材料を含んでもよい。この場合、電荷蓄積層３３ａ及び３３ｂは、チャージトラップ型の電荷蓄積層として機能するので、必ずしも分離している必要は無く、一体に形成されてもよい。
【０２４６】
また、第１実施形態乃至第４実施形態では、１つのメモリピラーＭＰ内に２つのメモリストリングＭＳａ及びＭＳｂが形成される場合について説明したが、これに限られない。例えば、１つのメモリピラーＭＰ内に１つのメモリストリングＭＳが形成される場合や、３つ以上のメモリストリングＭＳが形成される場合においても、上述した参照電流Ｉｒｅｆ及び読出し電流Ｉｓｅｎに基づく読出し動作を適用可能である。
【０２４７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２４８】
１…メモリシステム、１００…半導体記憶装置、１１０…メモリセルアレイ、１２０…ロウデコーダ、１３０…ドライバ、１４０…センスアンプモジュール、１５０…コマンドレジスタ、１６０…アドレスレジスタ、１７０…シーケンサ、２００…メモリコントローラ、２１０…ホストインタフェース回路、２２０…メモリ、２３０…プロセッサ、２４０…バッファメモリ、２５０…ＮＡＮＤインタフェース回路、２６０…ＥＣＣ回路、３００…ホスト機器、２１〜２５，３６…導電体層、３０…コア層、３１…半導体層、３２…トンネル絶縁膜、３３…電荷蓄積層、３４…ブロック絶縁膜、３５…キャップ層、４１…絶縁体層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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