(57)【要約】【課題】ピクセルピッチの小さい解像度のアクティブピクセル型の固体撮像素子において、１／ｆ雑音を低減し、かつＳ／Ｎを向上させる。【解決手段】固体撮像素子は、フォトダイオードと、フォトダイオードに発生した信号電荷を増幅するアンプトランジスタ（ＴＲ１）を含む複数の薄膜トランジスタを有し、行列状に配列された複数のピクセル（Ｐ）と、一群の前記ピクセルに共通して設けられ、かつ前記薄膜トランジスタの電極に接続される複数の信号線とを備える。少なくともアンプトランジスタ（ＴＲ１）の電極に接続される信号線のうちのアンプ電源電圧信号線（ＡＰＬ）は、アンプトランジスタ（ＴＲ１）の電極が形成される配線層より上層の配線層で形成され、アンプトランジスタ（ＴＲ１）の少なくとも１つの電極の上方に配置されている。【選択図】図３
2020202216.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子と、
前記光電変換素子に発生した信号電荷を増幅するアンプトランジスタを含む複数の薄膜トランジスタを有し、行列状に配列された複数のピクセルと、
一群の前記ピクセルに共通して設けられ、かつ前記薄膜トランジスタの電極に接続される複数の信号線と、を備え、
少なくとも前記アンプトランジスタの前記電極に接続される前記信号線のうちの一部の信号線は、前記アンプトランジスタの前記電極が形成される配線層より上層の配線層で形成され、前記アンプトランジスタの少なくとも１つの前記電極の上方に配置されていることを特徴とする固体撮像素子。
【請求項２】
前記アンプトランジスタの前記電極に接続される前記信号線は、前記アンプトランジスタに電源電圧を印加する電源電圧信号線であることを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
前記アンプトランジスタを除く前記薄膜トランジスタの前記電極に接続される前記信号線のうちの一部の前記信号線は、当該薄膜トランジスタの前記電極を形成する配線層より上層の配線層で形成され、当該薄膜トランジスタの少なくとも１つの前記電極の上方に配置され、かつ当該電極と接続されており、前記ピクセルの出力信号線であることを特徴とする請求項１に記載の固体撮像素子。
【請求項４】
前記アンプトランジスタを除く複数の薄膜トランジスタに接続される前記信号線のうちの一部の前記信号線は、当該薄膜トランジスタの前記電極を形成する配線層より上層の配線層で形成され、当該薄膜トランジスタの少なくとも１つの前記電極の上方に配置され、かつ当該電極と接続されており、前記光電変換素子の状態をリセットするための基準電圧を印加するリセット電圧信号線であることを特徴とする請求項１に記載の固体撮像素子。
【請求項５】
前記薄膜トランジスタはマルチフィンガー構造であることを特徴とする請求項１から４のいずれか１項に記載の固体撮像素子。
【請求項６】
前記薄膜トランジスタのドレイン電極およびソース電極と、前記ドレイン電極および前記ソース電極よりも上層に形成された前記信号線との間に設けられた層間絶縁膜の単位面積当たりの容量は、前記薄膜トランジスタのゲート電極と当該ゲート電極の上方に形成される半導体層との間に設けられたゲート酸化膜の単位面積当たりの容量よりも小さいことを特徴とする請求項１から５のいずれか１項に記載の固体撮像素子。
【請求項７】
前記アンプトランジスタの上方に配置される前記信号線は、前記アンプトランジスタの半導体層に形成されるチャネル領域に重ならないように配置されていることを特徴とする請求項１から６のいずれか１項に記載の固体撮像素子。
【請求項８】
前記アンプトランジスタを除く前記薄膜トランジスタは、一方向に並ぶように配置され、
前記アンプトランジスタは、前記薄膜トランジスタと平行に並ぶように配置されていることを特徴とする請求項１から７のいずれか１項に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入射した放射線の線量に基づいた電気信号を発生させるセンサ素子を備えた固体撮像素子に関する。
【背景技術】
【０００２】
入射した放射線、例えばＸ線の線量に応じた電気信号を出力するセンサ素子としては、Ｘ線を電気信号に直接変換する直接変換型のセンサ素子が知られている。また、センサ素子としては、Ｘ線をシンチレータにより光に変換してからフォトダイオード等の光電変換素子により電気信号に変換する間接変換型のセンサ素子も知られている。
【０００３】
Ｘ線画像撮像用のパネルは、上記センサ素子がピクセル毎に設けられ、当該ピクセルが基板上に２次元マトリクス状に配置されることにより構成されている。このようなパネルでは、各ピクセルの制御に薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）素子が使われている。そして、直接変換型および間接変換型のセンサ素子の何れにおいても、Ｘ線の線量に応じて発生した電気信号（電荷）が各ピクセル内の容量に蓄積されるようになっている。
【０００４】
この蓄積された電荷を、ＴＦＴ素子を介して、パネルの外部にある増幅器に転送するセンサ素子は、パッシブピクセル型センサと呼ばれている。また、蓄積された電荷を、ＴＦＴ素子を増幅素子として使うことにより増幅して外部の回路に伝えるセンサ素子は、アクティブピクセル型センサ（ＡＰＳ：Active Pixel Sensor）と呼ばれている。アクティブピクセル型センサは、蓄積された電荷をピクセル内で増幅できるため、パッシブピクセル型センサと比較して、同一の線量に対して増幅された出力を得ることができる。このため、アクティブピクセル型センサには、低照射量であっても、適切な信号が得られるという利点がある。
【０００５】
アクティブピクセル型センサは、単一のトランジスタでも構成可能なパッシブピクセル型センサとは異なり、複数のトランジスタで構成される必要がある。図６は、従来の固体撮像素子のピクセルの構成を示す平面図である。図７は、図６のＹ−Ｙ線での構造を示す断面図である。
【０００６】
図６に示すように、ピクセル内にアンプトランジスタＴＲ１０１、リセットトランジスタＴＲ１０２、およびリードトランジスタＴＲ１０３の各ＴＦＴが配置されている。
【０００７】
アンプトランジスタＴＲ１０１のドレイン電極Ｄ１０１には、アンプ電源電圧信号線ＡＰＬを介してアンプ電源電圧ＶＡが印加される。リセットトランジスタＴＲ１０２のゲート電極Ｇ１０２には、行毎にリセット制御信号Ｒｅｓｅｔが入力され、リセットトランジスタＴＲ１０２のドレイン電極Ｄ１０２には、列毎にリセット電圧信号線ＲＶＬを介してリセット電圧ＶＲが入力される。リードトランジスタＴＲ１０３のゲート電極Ｇ１０３には、行毎にリード制御信号Ｒｅａｄが入力される。また、リードトランジスタＴＲ１０３のソース電極Ｓ１０３からは、出力信号線ＯＬを介して列毎に信号出力ＯＵＴが出力される。
【０００８】
図７に示すように、シリコン基板１０１上には、アンプトランジスタＴＲ１０１のゲート電極Ｇ１０１と、リードトランジスタＴＲ１０３のゲート電極Ｇ１０３とが形成されている。また、シリコン基板１０１上には、図６に示すリセットトランジスタＴＲ１０２のゲート電極Ｇ１０２も形成されている。
【０００９】
シリコン基板１０１上には、ゲート電極Ｇ１０１〜Ｇ１０３を覆うようにゲート酸化膜１０２が形成されている。ゲート電極Ｇ１０１，Ｇ１０３のそれぞれの上には、ゲート酸化膜１０２を介して、アンプトランジスタＴＲ１０１の半導体層ＣＨ１０１（酸化物半導体層）と、リードトランジスタＴＲ１０３の半導体層ＣＨ１０３（酸化物半導体層）が形成されている。また、ゲート電極Ｇ１０２の上には、ゲート電極Ｇ１０２を介して、リセットトランジスタＴＲ１０２の半導体層ＣＨ１０２（酸化物半導体層）が形成されている（図６参照）。
【００１０】
ゲート酸化膜１０２および半導体層ＣＨ１０１の上には、アンプトランジスタＴＲ１０１のドレイン電極Ｄ１０１が形成されている。ゲート酸化膜１０２および半導体層ＣＨ１０３の上には、リードトランジスタＴＲ１０３のソース電極Ｓ１０３が形成されている。ゲート酸化膜１０２および半導体層ＣＨ１０１，ＣＨ１０３の上には、アンプトランジスタＴＲ１０１のソース電極とリードトランジスタＴＲ１０３のドレイン電極とが一体的に形成された電極部１０３が形成されている。
【００１１】
また、ゲート酸化膜１０２およびリセットトランジスタＴＲ１０２のチャネルの上には、図６に示すように、リセットトランジスタＴＲ１０２のドレイン電極Ｄ１０２およびソース電極Ｓ１０２が形成されている。
【００１２】
ゲート酸化膜１０２上には、半導体層ＣＨ１０１，ＣＨ１０３と、リセットトランジスタＴＲ１０２のチャネルと、ドレイン電極Ｄ１０１，Ｄ１０２と、ソース電極Ｓ１０２，Ｓ１０３と、電極部１０３とを覆うように、層間絶縁膜１０４が形成されている。層間絶縁膜１０４上には、間隔をおいて、リセット電圧信号線ＲＶＬ、出力信号線ＯＬおよびアンプ電源電圧信号線ＡＰＬが形成されている。層間絶縁膜１０４上には、リセット電圧信号線ＲＶＬ、出力信号線ＯＬおよびアンプ電源電圧信号線ＡＰＬを覆うように、層間絶縁膜１０５が形成されている。
【００１３】
また、層間絶縁膜１０４には、層間絶縁膜１０４内を貫くように、層間ビアホール１０６〜１１０が形成されている。層間ビアホール１０６は、ドレイン電極Ｄ１０１とアンプ電源電圧信号線ＡＰＬとを接続する。層間ビアホール１０７は、ソース電極Ｓ１０３と出力信号線ＯＬとを接続する。層間ビアホール１０８は、ドレイン電極Ｄ１０２とリセット電圧信号線ＲＶＬとを接続する。
【００１４】
図６に示すように、層間ビアホール１０９は、接続部１１１と、ソース電極Ｓ１０２とを接続する。層間ビアホール１１０は、接続部１１２，１１３を接続する。接続部１１１，１１２は、リセット電圧信号線ＲＶＬ、出力信号線ＯＬおよびアンプ電源電圧信号線ＡＰＬと同じく、層間絶縁膜１０４上に形成されている。接続部１１３は、ドレイン電極Ｄ１０１などと同じく、ゲート酸化膜１０２上に形成されている。
【００１５】
ここで、図６および図７においては、各ピクセルに設けられるフォトダイオードの下部電極より上層の構造を省略している。層間絶縁膜１０５には、層間絶縁膜１０５を貫通するように層間ビアホール１１４，１１５が形成されている。接続部１１１は、層間ビアホール１１４を介して図示しないフォトダイオードの下部電極（カソード）と接続されている。一方、接続部１１２は、層間ビアホール１１５を介して上記下部電極と接続されている。
【００１６】
また、ゲート酸化膜１０２には、ゲート酸化膜１０２を貫通するように、層間ビアホール１１６が形成されている。層間ビアホール１１６は、接続部１１３と、ゲート電極Ｇ１０１から伸びる配線部１１７とを接続する。
【００１７】
ゲート電極Ｇ１０１〜Ｇ１０３は、シリコン基板１０１上の第１配線層に設けられている。ソース電極Ｓ１０２，Ｓ１０３、ドレイン電極Ｄ１０１，Ｄ１０２および電極部１０３は、ゲート酸化膜１０２上の第２配線層に設けられている。リセット電圧信号線ＲＶＬ、出力信号線ＯＬおよびアンプ電源電圧信号線ＡＰＬは、層間絶縁膜１０４上の第３配線層に設けられている。
【００１８】
リセット電圧信号線ＲＶＬおよびアンプ電源電圧信号線ＡＰＬは、全てのピクセルで共通に設けられている。アンプ電源電圧信号線ＡＰＬは、マトリックス内では列毎に、第２配線層と第３配線層との間を貫通する層間ビアホール１０６を介して、ドレイン電極Ｄ１０１と接続されている。図６に示すように、リセット電圧信号線ＲＶＬは、マトリックス内では列毎に、第２配線層と第３配線層との間を貫通する層間ビアホール１０８を介して、第２配線層に形成されたドレイン電極Ｄ１０２と接続されている。ドレイン電極Ｄ１０２は、第２配線層に形成された、リセットトランジスタＴＲ１０２の半導体層ＣＨ１０２に接続されている。
【００１９】
また、リセット電圧信号線ＲＶＬおよびアンプ電源電圧信号線ＡＰＬは、図示はしないが、マトリックス外で接続されている。
【００２０】
全てのピクセルに共通する信号であるフォトダイオード（図示せず）に印加するバイアス電圧の配線は、図示していないフォトダイオードより上層で接続されている。アンプトランジスタＴＲ１０１、リセットトランジスタＴＲ１０２およびリードトランジスタＴＲ１０３は、第１配線層にゲート電極Ｇ１０１〜Ｇ１０３が形成され、第２配線層にソース電極およびドレイン電極が形成されるバックチャネルエッチ型のＴＦＴである。
【００２１】
リセット信号Ｒｅｓｅｔを供給するリセット信号線ＲＴＬおよびリード信号Ｒｅａｄを供給するリード信号線ＲＤＬは、ゲート電極Ｇ１０１〜Ｇ１０３が形成される第１配線層に、水平方向にピクセルを貫くように形成されている。リセット信号線ＲＴＬは、リセットトランジスタＴＲ１０２のゲート電極Ｇ１０２に接続されている。リード信号線ＲＤＬは、リードトランジスタＴＲ１０３のゲート電極Ｇ１０３に接続される。
【００２２】
一方、出力信号線ＯＬおよびアンプ電源電圧信号線ＡＰＬは、リセット信号線ＲＴＬおよびリード信号線ＲＤＬと垂直な方向にピクセルを各列に共通に貫くように配置される。出力信号線ＯＬは、リードトランジスタＴＲ１０３のソース電極Ｓ１０３に接続されている。アンプ電源電圧信号線ＡＰＬは、アンプトランジスタＴＲ１０１のドレインＤ電極１０１に接続されている。
【００２３】
各列に共通するリセット電圧信号線ＲＶＬ、アンプ電源電圧信号線ＡＰＬおよび出力信号線ＯＬは、上述のように、上記のバックチャネルエッチ型のＴＦＴを構成する第１配線層および第２配線層との間に層間絶縁層１０４を挟んだ第３配線層に形成されている。層間絶縁膜１０４は、ゲート酸化膜１０２よりも単位面積当たりの容量が小さい。このような構造は、特許文献１に開示されている。このような構造によれば、寄生容量が小さくなるので、寄生抵抗および寄生容量に起因して発生する熱雑音を小さく抑えることができる。その結果として、良好なＳ／Ｎを得ることができる。
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】特許５３２８１６９号
【発明の概要】
【発明が解決しようとする課題】
【００２５】
しかしながら、特許文献１に開示された固体撮像素子は、１／ｆ雑音に対する配慮がなされていない。また、図６および図７に示す従来の固体撮像素子では、寄生容量を小さくするために、出力信号線ＯＬ、アンプ電源電圧信号線ＡＰＬおよびリセット電圧信号線ＲＶＬが、ＴＦＴの半導体におけるチャネル領域と重ならないように配置される。このため、配置できるアンプトランジスタＴＲ１０１の大きさが限られる。
【００２６】
図６および図７に示す構造を、解像度を高めるためにピクセルピッチを小さくした固体撮像素子に適用しようとした場合、ピクセルの面積が小さくなるので、アンプトランジスタＴＲ１０１のゲート面積も小さくなってしまう。このため、アンプトランジスタＴＲ１０１は、１／ｆ雑音が大きくなり、良好なＳ／Ｎが得られないという問題がある。
【００２７】
また、特許文献１の固体撮像素子は、出力信号配線の寄生容量および抵抗に起因する熱雑音を低減することができるが、基本的には、ピクセルにおけるアンプトランジスタで増幅された信号に重畳するノイズを低減する。しかしながら、アンプトランジスタを構成するＴＦＴとして化合物半導体を用いた場合のように十分大きな利得が得られる構成においては、ノイズ低減効果は小さい。
【００２８】
本発明の一態様は、ピクセルピッチの小さい解像度のアクティブピクセル型の固体撮像素子において、１／ｆ雑音を低減し、かつＳ／Ｎを向上させることを目的とする。
【課題を解決するための手段】
【００２９】
上記の課題を解決するために、本発明の一態様に係る固体撮像素子は、光電変換素子と、前記光電変換素子に発生した信号電荷を増幅するアンプトランジスタを含む複数の薄膜トランジスタを有し、行列状に配列された複数のピクセルと、一群の前記ピクセルに共通して設けられ、かつ前記薄膜トランジスタの電極に接続される複数の信号線と、を備え、少なくとも前記アンプトランジスタの前記電極に接続される前記信号線のうちの一部の信号線が、前記アンプトランジスタの前記電極が形成される配線層より上層の配線層で形成され、前記アンプトランジスタの少なくとも１つの前記電極の上方に配置されている。
【発明の効果】
【００３０】
本発明の一態様によれば、ピクセルピッチの小さい解像度のアクティブピクセル型の固体撮像素子において、１／ｆ雑音を低減し、かつＳ／Ｎを向上させることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態１および２に係る固体撮像素子の構成を示すブロック図である。
【図２】上記固体撮像素子におけるピクセルの構成を示す回路図である。
【図３】本発明の実施形態１に係る固体撮像素子におけるピクセルの構成を示す平面図である。
【図４】図３のＸ−Ｘ線における矢視断面図である。
【図５】本発明の実施形態２に係る固体撮像素子におけるピクセルの構成を示す平面である。
【図６】従来の固体撮像素子のピクセルの構成を示す平面図である。
【図７】図６のＹ−Ｙにおける矢視断面図である。
【発明を実施するための形態】
【００３２】
〔実施形態１〕
本発明の実施形態１について、図１〜図４に基づいて説明すれば、以下のとおりである。
【００３３】
（固体撮像素子の概略構成）
本実施形態に係る固体撮像素子１の構成について、図１に基づいて説明する。図１は、固体撮像素子１の構成を示すブロック図である。固体撮像素子１は、アクティブピクセル型の固体撮像素子であり、蓄積された容量をピクセル内で増幅できるように構成されている。
【００３４】
図１に示すように、固体撮像素子１は、撮像センサ２と、制御装置７（制御部）とを備えている。撮像センサ２は、撮像センサ本体３と、電圧生成部４と、行選択部５と、読出部６とを含んでいる。また、固体撮像素子１に表示装置８を接続することにより、固体撮像素子１が出力する画像を表示装置８に表示させることが可能な撮像システムを構築することができる。
【００３５】
撮像センサ本体３は、２次元マトリクス状に配置された複数のピクセルＰからなるピクセルアレイＡと、アレイ前面を覆う図示しないシンチレータとで構成されている。本実施の形態では、ピクセルアレイＡは、例えば、列方向に５１２個配置され、かつ行方向に５１２個配置されたピクセルＰで構成されている。ただし、ピクセルアレイＡにおける列方向および行方向のピクセルＰの個数はこの例に限られない。シンチレータは、Ｘ線を受光し、受光したＸ線を光に変換するＸ線光変換機能を有する。
【００３６】
ピクセルアレイＡにおいて、同一列に並ぶピクセルＰは一群を成しており、共通の信号線に接続されるとともに、同一行に並ぶピクセルＰは一群を成しており、共通の信号線に接続される。これらの信号線については、後に詳しく説明する。
【００３７】
電圧生成部４は、ピクセルＰに印加する電圧を生成し、生成した電圧を列毎に印加する。また、行選択部５は、電圧生成部４が生成した電圧を印加する行を選択する。電圧生成部４が列毎に電圧を印加し、行選択部５が電圧を印加する行を選択することにより、ピクセルＰ単位での電圧印加が可能となっている。
【００３８】
読出部６は、ピクセルＰからの出力を読み出し、制御装置７に送信する。制御装置７は、電圧生成部４および行選択部５の動作タイミングを制御する。そして、制御装置７は、読出部６が読み出したピクセルＰの情報を表示装置８に出力する。制御装置７は、例えば回路で構成することができる。
【００３９】
（ピクセルの構成）
まず、ピクセルＰの回路構成について、図２に基づいて説明する。図２は、ピクセルＰの構成を示す回路図である。
【００４０】
図２に示すように、ピクセルＰは、フォトダイオードＰＤ（光電変換素子）と、アンプトランジスタＴＲ１と、リセットトランジスタＴＲ２と、リードトランジスタＴＲ３とを含んでいる。アンプトランジスタＴＲ１と、リセットトランジスタＴＲ２と、リードトランジスタＴＲ３は、薄膜トランジスタ（ＴＦＴ）によって構成されている。
【００４１】
リセットトランジスタＴＲ２は、アンプトランジスタＴＲ１のゲート電極Ｇ１にリセット電圧ＶＲを印加するためのトランジスタである。リセット電圧ＶＲは、フォトダイオードＰＤの状態（フォトダイオードＰＤが発生させた電荷）をリセットするための基準電圧である。リセットトランジスタＴＲ２のゲート電極Ｇ２には、リセット信号Ｒｅｓｅｔが入力される。
【００４２】
フォトダイオードＰＤのアノードには、バイアス電圧ＶＢが印加される。フォトダイオードＰＤのカソードは、アンプトランジスタＴＲ１のゲート電極Ｇ１に接続されている。このため、フォトダイオードＰＤが放射線を受けて電荷（信号電荷）を発生すると、フォトダイオードＰＤに接続されたアンプトランジスタＴＲ１のゲート電極Ｇ１の電圧がフォトダイオードＰＤのアノードの容量に応じて変化する。
【００４３】
アンプトランジスタＴＲ１は、フォトダイオードＰＤに発生した信号電荷（電気信号）を増幅するトランジスタである。具体的には、アンプトランジスタＴＲ１は、ゲート電極Ｇ１の電圧変化を、ドレイン電極Ｄ１とソース電極Ｓ１との間の電流変化として出力する。ドレイン電極Ｄ１には、アンプ電源電圧ＶＡが印加されているため、アンプトランジスタＴＲ１により上記電気信号が増幅される。アンプトランジスタＴＲ１は、例えば電界効果トランジスタ（ＦＥＴ：Field effect transistor）であってもよい。
【００４４】
リードトランジスタＴＲ３は、アンプトランジスタＴＲ１のソース電極Ｓ１とドレイン電極Ｄ１との間の電流をピクセルＰの外部に出力するためのトランジスタであり、上述した制御装置７を介して読出部６により制御される。
【００４５】
また、ピクセルＰから出力された電流は、読出部６に出力され、読出部６の図示しないＡＦＥ（Analog Front End）により増幅され、さらに、Ａ／Ｄ変換されて制御装置７に出力される。
【００４６】
なお、リードトランジスタＴＲ３とアンプトランジスタＴＲ１との接続関係は逆であってもよい。すなわち、アンプ電源電圧ＶＡが印加される信号線とアンプトランジスタＴＲ１との間にリードトランジスタＴＲ３を配置する構成と、出力信号ＯＵＴが出力される信号線とアンプトランジスタＴＲ１との間にリードトランジスタＴＲ３を配置する構成とは、同様に動作する。また、電荷を増幅する構成であれば、ここに示さない他の構成であっても勿論よい。
【００４７】
次に、ピクセルＰの構造を説明する。図３は、ピクセルＰの構成を示す平面図である。図４は、図３のＸ−Ｘ線における矢視断面図である。
【００４８】
図３に示すように、ピクセルＰは、図６および図７に示す従来の固体撮像素子におけるピクセルと比べて、アンプ電源電圧信号線ＡＰＬ、リセット電圧信号線ＲＶＬおよび出力信号線ＯＬの配置関係は同じである。また、アンプトランジスタＴＲ１，ＴＲ１０１と、リードトランジスタＴＲ３，ＴＲ１０３とのそれぞれのドレイン電極とソース電極との関係も同じである。
【００４９】
図４に示すように、シリコン基板１１上には、アンプトランジスタＴＲ１のゲート電極Ｇ１が形成されるとともに、リードトランジスタＴＲ３のゲート電極Ｇ３が形成されている。図３に示すリセットトランジスタＴＲ２のゲート電極Ｇ２も、シリコン基板１１上に形成されている。
【００５０】
また、シリコン基板１１上には、ゲート電極Ｇ１〜Ｇ３を覆うようにゲート酸化膜１２が形成されている。ゲート酸化膜１２上には、ゲート電極Ｇ１〜Ｇ３のそれぞれの上方に、アンプトランジスタＴＲ１の半導体層ＣＨ１と、リセットトランジスタＴＲ２の半導体層ＣＨ２（図３に示す）と、リードトランジスタＴＲ３の半導体層ＣＨ３とが形成されている。
【００５１】
半導体層ＣＨ１上およびゲート酸化膜１２上には、アンプトランジスタＴＲ１のソース電極Ｓ１が形成されている。また、半導体層ＣＨ１上には、アンプトランジスタＴＲ１のドレイン電極Ｄ１が形成されている。
【００５２】
ソース電極Ｓ１は、間隔をおいて列方向に伸びる３つの櫛歯部を有する櫛形に形成されている。ソース電極Ｓ１の中央の櫛歯部は半導体層ＣＨ１の中央部上に配置され、ソース電極Ｓ１の両端の櫛歯部は半導体層ＣＨ１の両端部に一部が接続されるように配置される。ドレイン電極Ｄ１は、列方向に伸びる細長い形状を成しており、半導体層ＣＨ１上における、ソース電極Ｓ１の中央の櫛歯部と両側の櫛歯部との間にそれぞれ１つずつ配置されている。アンプトランジスタＴＲ１は、上記のように構成されるソース電極Ｓ１を有することにより、マルチフィンガー構造のトランジスタとして構成されている。
【００５３】
半導体層ＣＨ３上およびゲート酸化膜１２上には、リードトランジスタＴＲ３のソース電極Ｓ３およびドレイン電極Ｄ３が形成されている。また、図３に示すように、リセットトランジスタＴＲ２の半導体層ＣＨ２上およびゲート酸化膜１２上には、リセットトランジスタＴＲ２のソース電極Ｓ２およびドレイン電極Ｄ２が形成されている。
【００５４】
ゲート酸化膜１２上には、半導体層ＣＨ１〜ＣＨ３と、ソース電極Ｓ１〜Ｓ３と、ドレイン電極Ｄ１〜Ｄ３とを覆うように、層間絶縁膜１３が形成されている。層間絶縁膜１３の単位面積当たりの容量は、ゲート酸化膜１２の単位面積当たりの容量より小さい。
【００５５】
層間絶縁膜１３上には、間隔をおいて、リセット電圧信号線ＲＶＬ（信号線）、出力信号線ＯＬ（信号線）およびアンプ電源電圧信号線ＡＰＬ（信号線，電源電圧信号線）が形成されている。層間絶縁膜１３上には、リセット電圧信号線ＲＶＬ、出力信号線ＯＬおよびアンプ電源電圧信号線ＡＰＬを覆うように、層間絶縁膜１４が形成されている。層間絶縁膜１４には、図示はしないがフォトダイオードＰＤの下部電極が形成されている。
【００５６】
リセット電圧信号線ＲＶＬは、フォトダイオードＰＤの状態をリセットするための基準電圧（上述したリセット電圧ＶＲ）をリセットトランジスタＴＲ２のドレイン電極Ｄ２に印加するために設けられている。出力信号線ＯＬは、リードトランジスタＴＲ３によって読み出された信号を出力するために設けられている。アンプ電源電圧信号線ＡＰＬは、アンプトランジスタＴＲ１にアンプ電源電圧ＡＶを印加するために設けられている。
【００５７】
また、層間絶縁膜１３には、層間絶縁膜１３を貫通するように、層間ビアホール１５〜２０が形成されている。層間ビアホール１５は、一方のドレイン電極Ｄ１と、アンプ電源電圧信号線ＡＰＬの本体とを接続する。層間ビアホール１６は、他方のドレイン電極Ｄ１と、アンプ電源電圧信号線ＡＰＬの本体より分岐した分岐部とを接続する。層間ビアホール１７は、ソース電極Ｓ３と出力信号線ＯＬとを接続する。層間ビアホール１８は、ドレイン電極Ｄ２とリセット電圧信号線ＲＶＬとを接続する。
【００５８】
半導体層ＣＨ１におけるドレイン電極Ｄ１とソース電極Ｓ１との間には、チャネル領域が形成されている。当該チャネル領域上には、アンプ電源電圧信号線ＡＰＬ、リセット電圧信号線ＲＶＬおよびリセット電圧信号線ＲＶＬを含むいずれの信号線も配置されていない。
【００５９】
層間ビアホール１９は、ソース電極Ｓ２と、第３配線層に形成された接続部２１の一端側とを接続する。層間ビアホール２０は、接続部２１の他端側と第２配線層に形成された接続部２２の一端側とを接続する。
【００６０】
また、ゲート酸化膜１２には、ゲート酸化膜１２を貫通するように、層間ビアホール２３が形成されている。層間ビアホール２３は、接続部２２の他端側と、アンプトランジスタＴＲ１のゲート電極Ｇ１から伸びる配線部２４とを接続する。
【００６１】
ここで、図３および図４においては、フォトダイオードＰＤの下部電極より上層の構造を省略している。層間絶縁膜１４には、層間絶縁膜１４を貫通するように、層間ビアホール２５が形成されている。層間ビアホール２５は、上記の接続部２１と、層間絶縁膜１４より上層の第４配線層（図示せず）に形成されたフォトダイオードＰＤの下部電極（カソード）とを接続する。
【００６２】
ゲート電極Ｇ１〜Ｇ３、リセット信号線ＲＴＬおよびリード信号線ＲＤＬは、シリコン基板１１上の第１配線層に形成されている。ドレイン電極Ｄ１〜Ｄ３およびソース電極Ｓ１〜Ｓ３は、ゲート酸化膜１２上の第２配線層に形成されている。リセット電圧信号線ＲＶＬ、出力信号線ＯＬおよびアンプ電源電圧信号線ＡＰＬは、層間絶縁膜１３上の第３配線層に形成されている。
【００６３】
アンプトランジスタＴＲ１、リセットトランジスタＴＲ２およびリードトランジスタＴＲ３は、バックチャネルエッチのボトムゲート型ＴＦＴで構成されている。それぞれのゲート電極Ｇ１〜Ｇ３は第１配線層に形成され、それぞれのドレイン電極Ｄ１〜Ｄ３およびソース電極Ｓ１〜Ｓ３は第２配線層に形成されている。
【００６４】
アンプトランジスタＴＲ１、リセットトランジスタＴＲ２およびリードトランジスタＴＲ３のそれぞれの半導体層ＣＨ１〜ＣＨ３は、例えばＩｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）により構成される酸化物半導体から成る。このような酸化物半導体は、移動度が大きく、増幅率を大きく設定できるため、ＡＰＳに好適である。
【００６５】
リード信号Ｒｅａｄを供給するリード信号線ＲＤＬ（信号線）、およびリセット信号Ｒｅｓｅｔを供給するリセット信号線ＲＴＬ（信号線）は、各行のピクセルＰを貫くように行方向に配置されており、第１配線層に形成されている。また、図３に示すように、リード信号線ＲＤＬは、リードトランジスタＴＲ３のゲート電極Ｇ３に接続され、リセット信号線ＲＴＬは、リセットトランジスタＴＲ２のゲート電極Ｇ２に接続されている。
【００６６】
リセット電圧信号線ＲＶＬおよびアンプ電源電圧信号線ＡＰＬは、全てのピクセルＰで共通に設けられている。また、リセット電圧信号線ＲＶＬ、アンプ電源電圧信号線ＡＰＬおよび出力信号線ＯＬは、各列のピクセルＰを貫くように配置されており、第３配線層に形成されている。
【００６７】
アンプ電源電圧信号線ＡＰＬは、第２配線層に形成されたアンプトランジスタＴＲ１のドレイン電極Ｄ１の上方に配置されている。出力信号線ＯＬは、第２配線層に形成されたリセットトランジスタＴＲ２およびリードトランジスタＴＲ３のそれぞれのソース電極Ｓ２，Ｓ３の上方に配置されている。リセット電圧信号線ＲＶＬは、第２配線層に形成されたリセットトランジスタＴＲ２およびリードトランジスタＴＲ３のそれぞれのドレイン電極Ｄ２，Ｄ３との上方に配置されている。
【００６８】
また、リセット電圧信号線ＲＶＬおよびアンプ電源電圧信号線ＡＰＬは、図示はしないが、マトリックス外で接続されている。
【００６９】
（固体撮像素子による効果）
上記のように構成される固体撮像素子１は、フォトダイオードＰＤと、フォトダイオードＰＤに発生した信号電荷を増幅するアンプトランジスタＴＲ１を含む複数のＴＦＴを有し、行列状に配列された複数のピクセルＰとを備えている。また、固体撮像素子１は、ＴＦＴに接続され、列に共通する複数の信号線として、アンプ電源電圧信号線ＡＰＬ、リセット電圧信号線ＲＶＬおよび出力信号線ＯＬを備えている。
【００７０】
固体撮像素子１において、少なくともアンプトランジスタＴＲ１に接続されるアンプ電源電圧信号線ＡＰＬは、アンプトランジスタＴＲ１のゲート電極Ｇ１を形成する第１配線層およびアンプトランジスタＴＲ１のソース電極Ｓ１およびドレイン電極Ｄ１を形成する第２配線層より上層の第３配線層で形成されている。また、アンプ電源電圧信号線ＡＰＬは、アンプトランジスタＴＲ１のドレイン電極Ｄ１の上方に配置され、かつ層間ビアホール１５，１６を介してドレイン電極Ｄ１と接続されている。
【００７１】
上記の構成において、アンプトランジスタＴＲ１は、ピクセルＰのそれぞれに割り当てられた面積から、概ね、必要最低限度の面積を除いた領域にアンプトランジスタＴＲ１を配置することができる。必要最低限度の面積を占める要素としては、リセットトランジスタＴＲ２と、リードトランジスタＴＲ３と、行毎に共通して第１配線層に形成されるリセット信号線ＲＴＬ線およびリード信号線ＲＤＬとが挙げられる。
【００７２】
また、アンプ電源電圧信号線ＡＰＬは、アンプトランジスタＴＲ１のドレイン電極Ｄ１の上方に配置されるものの、ドレイン電極Ｄ１と接続されているので、ドレイン電極Ｄ１の上方に配置された部位で発生する寄生容量の影響を無視することができる。これにより、ピクセルＰのサイズに対して、アンプトランジスタＴＲ１のゲート電極Ｇ１のサイズ（ゲート長×ゲート幅）を大きくすることができる。したがって、アンプトランジスタＴＲ１で発生する１／ｆノイズが小さくなり、固体撮像素子のＳ／Ｎを高くすることができる。また、アンプトランジスタＴＲ１を構成するＴＦＴとして化合物半導体を用いた場合でも、ノイズ低減効果を向上させることができる。
【００７３】
また、固体撮像素子１において、リセット電圧信号線ＲＶＬおよび出力信号線ＯＬは、それぞれ同電位となる第２配線層で形成されたＴＦＴの電極（ソース電極またはドレイン電極）の上方に配置され、層間ビアホール１５〜１８を介して当該電極に接続されている。
【００７４】
この構成により、アンプ電源電圧信号線ＡＰＬと同様、リセット電圧信号線ＲＶＬおよび出力信号線ＯＬは、ＴＦＴの上方に配置されるものの、同電位の電極の上方に配置された場所においては、その箇所で発生する寄生容量の影響を無視することができる。これにより、寄生容量に起因するノイズを小さくすることができ、固体撮像素子１のＳ／Ｎを高くすることができる。
【００７５】
また、出力信号線ＯＬと、その下に配置されたＴＦＴやその周辺に設けられた配線との間に寄生容量が発生する。寄生容量に起因するノイズが発生するが、出力信号ＯＵＴは、アンプトランジスタＴＲ１によって増幅された信号であるので、当該ノイズによる固体撮像素子のＳ／Ｎへの影響は１／利得と小さい。それゆえ、上記の寄生容量に起因するノイズを小さくすることができ、固体撮像素子１のＳ／Ｎを高くすることができる。
【００７６】
また、アンプトランジスタＴＲ１は、櫛形に分岐して形成されるソース電極Ｓ１を有することにより、マルチフィンガー構造に構成されている。
【００７７】
これにより、アンプトランジスタＴＲ１を形成するために許容された面積においてＬ×Ｗ（Ｌはチャネル長，Ｗはチャネル幅）を効率的に大きくすることができるので、好適である。また、図４に示すように、櫛形のソース電極Ｓ１の中央部分の両側に配置されたドレイン電極Ｄ１は、半導体層ＣＨ１と第１配線層と第２配線層とが平坦に形成された領域上に配置されることになる。それゆえ、その上方に配置された配線に接続する層間ビアホール１５，１６を安定して形成することができる。したがって、製造歩留りが向上するので、信頼性が高い。
【００７８】
なお、リセットトランジスタＴＲ２およびリードトランジスタＴＲ３も、アンプトランジスタＴＲ１のようなマルチフィンガー構造で構成されていてもよい。これにより、リセットトランジスタＴＲ２およびリードトランジスタＴＲ３についても、上記と同様な効果を得ることができる。
【００７９】
また、第２配線層と第３配線層との間の層間絶縁膜１３の単位面積当たりの容量は、ゲート酸化膜１２の単位面積当たりの容量より小さい。これは、層間絶縁膜１３をゲート酸化膜１２より十分に大きくすることで容易に実現される。
【００８０】
この構成により、アンプ電源電圧信号線ＡＰＬ、リセット電圧信号線ＲＶＬおよび出力信号線ＯＬと、それぞれの下方に配置されたＴＦＴの自身とは異なる電位を持つ信号線との間に生じる寄生容量に起因する熱雑音を小さくすることができる。それゆえ、固体撮像素子１のＳ／Ｎを高くすることができる。さらに、フォトダイオードＰＤの図示しない下部電極などの、半導体層ＣＨ１より上層に配置されている配線が、その半導体層ＣＨ１に対して本来のボトム側のゲート電極Ｇ１とは別に第２のゲート電極として機能することによる意図しない信号変化を小さくすることができる。
【００８１】
また、アンプ電源電圧信号線ＡＰＬは、アンプトランジスタＴＲ１のドレイン電極Ｄ１の上方に配置されるが、半導体層ＣＨ１に形成されるチャネル領域に重ならないように当該チャネル領域の上方には配置されていない。
【００８２】
この構成により、アンプトランジスタＴＲ１の配置面積を限定することなくアンプトランジスタＴＲ１の１／ｆノイズを低減することができる。それに加えて、アンプ電源電圧信号線ＡＰＬが、アンプトランジスタＴＲ１のチャネル領域に対して本来のボトム側のゲート電極Ｇ１とは別に第２のゲート電極として機能することによる意図しない信号変化を防ぐことができる。
【００８３】
なお、本実施形態では、アンプトランジスタＴＲ１、リセットトランジスタＴＲ２およびリードトランジスタＴＲ３を構成するＴＦＴとして、バックチャネルエッチ型ＴＦＴを例示したが、この例に限定されない。上記ＴＦＴは、エッチストッパ型や、トップゲート型ＴＦＴなどの、他の構成であってもよいのは勿論である。
【００８４】
〔実施形態２〕
本発明の実施形態２について、図１、図２、図４および図５に基づいて説明すれば、以下のとおりである。なお、本実施形態において実施形態１における構成要素と同一の構成要素については、同一の符号を付記して、その説明を省略する。本実施形態では、実施形態１と異なる構成について主に説明する。
【００８５】
（固体撮像素子の概略構成）
図１に示すように、本実施形態に係る固体撮像素子１も、実施形態１に係る固体撮像素子１と同じく、撮像センサ２と、制御装置７とを備えている。また、図２に示すように、固体撮像素子１におけるピクセルＰも、実施形態１におけるピクセルＰと同じく、フォトダイオードＰＤと、アンプトランジスタＴＲ１と、リセットトランジスタＴＲ２と、リードトランジスタＴＲ３とを含んでいる。
【００８６】
（ピクセルの構成）
図５は、本実施形態に係る固体撮像素子１におけるピクセルＰの構成を示す平面である。
【００８７】
図５に示すように、本実施形態に係るピクセルＰは、実施形態１の固体撮像素子１におけるピクセルＰと比べて、リセット信号線ＲＴＬとリード信号線ＲＤＬとの間隔が狭まっており、アンプ電源電圧信号線ＡＰＬと出力信号線ＯＬとの配置が入れ替わっている。
【００８８】
アンプ電源電圧信号線ＡＰＬは、ピクセルＰのほぼ中央に配置されている。また、アンプ電源電圧信号線ＡＰＬは、２つの分岐部ＡＰＬ１と、２つの接続部ＡＰＬ２とを有している。分岐部ＡＰＬ１は、分岐部ＡＰＬ１の両側端から、リード信号線ＲＤＬを間においてリセット信号線ＲＴＬと平行に伸びるように形成されている。接続部ＡＰＬ２は、分岐部ＡＰＬ１の端部から列方向の両側に伸びるように短く形成されている。
【００８９】
出力信号線ＯＬは、分岐部ＯＬ１と、接続部ＯＬ２とを有している。分岐部ＯＬ１は、分岐部ＯＬ１の内側の側端から、リセット信号線ＲＴＬとリード信号線ＲＤＬとの間で行方向に伸びるように形成されている。接続部ＯＬ２は、分岐部ＯＬ１の端部から列方向の両側に伸びるように短く形成されている。
【００９０】
また、図４に示すように、ピクセルＰは、シリコン基板１１上に積層された、ゲート酸化膜１２および層間絶縁膜１３，１４を有している。なお、図４については、ゲート酸化膜１２および層間絶縁膜１３，１４の積層構造に言及するために参照するのみであって、本実施形態におけるアンプトランジスタＴＲ１およびリードトランジスタＴＲ３の構造は、図４に示す構造と異なる。
【００９１】
層間絶縁膜１３には、層間絶縁膜１３を貫通するように、層間ビアホール３０〜３４が形成されている。また、ゲート酸化膜１２には、ゲート酸化膜１２を貫通するように、層間ビアホール３５が形成されている。また、層間絶縁膜１４には、層間絶縁膜１４を貫通するように、層間ビアホール３６が形成されている。
【００９２】
リードトランジスタＴＲ３は、アンプ電源電圧信号線ＡＰＬを間において、リセットトランジスタＴＲ２と行方向（一方向）に並ぶように、リセット信号線ＲＴＬとリード信号線ＲＤＬとの間に配置されている。アンプトランジスタＴＲ１は、リード信号線ＲＤＬを間において、リセットトランジスタＴＲ２およびリードトランジスタＴＲ３と平行に並ぶように配置されている。
【００９３】
アンプトランジスタＴＲ１は、ほぼリセット信号線ＲＴＬとリード信号線ＲＤＬとの間隔の幅を有するゲート電極Ｇ１および半導体層ＣＨ１を含んでいる。また、アンプトランジスタＴＲ１は、３つのドレイン電極Ｄ１を有している。ドレイン電極Ｄ１は、細長く形成されており、半導体層ＣＨ１の上に間隔をおいて行方向に向くように配置されている。また、アンプトランジスタＴＲ１のソース電極Ｓ１は、半導体層ＣＨ１の上に間隔をおいて列方向に伸びる４つの櫛歯部を有する櫛形に形成されている。
【００９４】
１つのドレイン電極Ｄ１は、アンプ電源電圧信号線ＡＰＬの本体の下方における半導体層ＣＨ１のほぼ中央の位置に配置されている。他の１つのドレイン電極Ｄ１は、アンプ電源電圧信号線ＡＰＬの出力信号線ＯＬ側に設けられた接続部ＡＰＬ２の下方に配置されている。さらに他の１つのドレイン電極Ｄ１は、アンプ電源電圧信号線ＡＰＬのリセット電圧信号線ＲＶＬ側に設けられた接続部ＡＰＬ２の下方に配置されている。
【００９５】
ソース電極Ｓ１の１つの櫛歯部は、中央のドレイン電極Ｄ１と出力信号線ＯＬ側のドレイン電極Ｄ１との間に配置され、他の１つの櫛歯部は、中央のドレイン電極Ｄ１とリセット電圧信号線ＲＶＬ側のドレイン電極Ｄ１との間に配置されている。ソース電極Ｓ１のさらに他の２つの櫛歯部のうち一方は、出力信号線ＯＬの下方に配置され、他方は、リセット電圧信号線ＲＶＬの下方に配置されている。
【００９６】
中央のドレイン電極Ｄ１とアンプ電源電圧信号線ＡＰＬの本体とは、層間ビアホール３０を介して接続されている。両側の２つのドレイン電極Ｄ１と２つの接続部ＡＰＬ２とは、それぞれ２つの層間ビアホール３１を介して接続されている。
【００９７】
アンプトランジスタＴＲ１は、上記のように、櫛形に分岐して形成されるソース電極Ｓ１を有することにより、マルチフィンガー構造に構成されている。また、アンプ電源電圧信号線ＡＰＬは、アンプトランジスタＴＲ１のドレイン電極Ｄ１の上方に配置されるが、半導体層ＣＨ１に形成されるチャネル領域に重ならないように当該チャネル領域の上方には配置されていない。同様に、リセット電圧信号線ＲＶＬおよび出力信号線ＯＬも当該チャネル領域の上方に配置されていない。
【００９８】
リセットトランジスタＴＲ２のソース電極Ｓ２は、アンプトランジスタＴＲ１側に伸びる配線部を兼ねるように大きく形成されている。ソース電極Ｓ２のアンプトランジスタＴＲ１側の端部は、アンプトランジスタＴＲ１のゲート電極Ｇから伸びる配線部と層間ビアホール３２を介して接続されている。
【００９９】
また、ソース電極Ｓ２は、第３配線層に形成された接続部３７の一端側と層間ビアホール３２を介して接続されている。接続部３７の他端側は、上述した第４配線層に形成されたフォトダイオードＰＤの下部電極と層間ビアホール３６を介して接続されている。
【０１００】
リードトランジスタＴＲ３のソース電極Ｓ３は、アンプトランジスタＴＲ１のゲート電極Ｇ１から伸びるように形成された配線部３８と接続されている。また、リードトランジスタＴＲ３は、２つのドレイン電極Ｄ３を有している。一方のドレイン電極Ｄ３は、半導体層ＣＨ３のアンプ電源電圧信号線ＡＰＬ側の端部に配置されており、出力信号線ＯＬの接続部ＯＬ２と層間ビアホール３３を介して接続されている。また、他方のドレイン電極Ｄ３は、半導体層ＣＨ３の出力信号線ＯＬ側の端部に配置されており、出力信号線ＯＬの本体において分岐部ＯＬ１が分岐する位置の付近と層間ビアホール３４を介して接続されている。
【０１０１】
（固体撮像素子による効果）
上記のように構成される固体撮像素子１においても、実施形態１に係る固体撮像素子１と同じく、少なくともアンプトランジスタＴＲ１に接続されるアンプ電源電圧信号線ＡＰＬは、アンプトランジスタＴＲ１のゲート電極Ｇ１を形成する第１配線層およびアンプトランジスタＴＲ１のソース電極Ｓ１およびドレイン電極Ｄ１を形成する第２配線層より上層の第３配線層で形成されている。また、アンプ電源電圧信号線ＡＰＬは、アンプトランジスタＴＲ１の３つのドレイン電極Ｄ１の上方に配置され、かつ層間ビアホール３０，３１を介してドレイン電極Ｄ１と接続されている。
【０１０２】
上記の構成において、アンプトランジスタＴＲ１は、ピクセルＰのそれぞれに割り当てられた面積から、概ね、上述した必要最低限度の面積を除いた領域にアンプトランジスタＴＲ１を配置することができる。
【０１０３】
また、アンプ電源電圧信号線ＡＰＬは、アンプトランジスタＴＲ１のドレイン電極Ｄ１と接続されているので、ドレイン電極Ｄ１の上方に配置された部位で発生する寄生容量の影響を無視することができる。しかも、アンプトランジスタＴＲ１は、ほぼリセット電圧信号線ＲＶＬと出力信号線ＯＬとの間隔の幅を有している。これにより、ピクセルＰのサイズに対して、アンプトランジスタＴＲ１のゲート電極Ｇ１のサイズをより大きくすることができる。したがって、アンプトランジスタＴＲ１で発生する１／ｆノイズが小さくなり、固体撮像素子のＳ／Ｎを高くすることができる。
【０１０４】
〔まとめ〕
本発明の態様１に係る固体撮像素子は、光電変換素子（フォトダイオードＰＤ）と、前記光電変換素子に発生した信号電荷を増幅するアンプトランジスタＴＲ１を含む複数の薄膜トランジスタを有し、行列状に配列された複数のピクセルＰと、一群の前記ピクセルＰに共通して設けられ、かつ前記薄膜トランジスタの電極に接続される複数の信号線（アンプ電源電圧信号線ＡＰＬ，リセット電圧信号線ＲＶＬ，出力信号線ＯＬ，リセット信号線ＲＴＬ，リード信号線ＲＤＬ）と、を備え、少なくとも前記アンプトランジスタＴＲ１の前記電極に接続される前記信号線のうちの一部の信号線（アンプ電源電圧信号線ＡＰＬ）が、前記アンプトランジスタＴＲ１の前記電極が形成される配線層より上層の配線層で形成され、前記アンプトランジスタＴＲ１の少なくとも１つの前記電極の上方に配置されている。
【０１０５】
上記の構成によれば、アンプトランジスタに接続される信号線のうちの一部の信号線が、アンプトランジスタの電極（例えばドレイン電極）の上方に配置されるものの、当該電極の上方に配置された部位においては、その部位で発生する寄生容量の影響を無視することができる。
【０１０６】
これにより、ピクセルのサイズに対して、アンプトランジスタのゲート電極のサイズを大きくすることができる。したがって、アンプトランジスタで発生する１／ｆノイズが小さくなるので、固体撮像素子のＳ／Ｎを高くすることができる。
【０１０７】
本発明の態様２に係る固体撮像素子は、上記態様１において、前記アンプトランジスタＴＲ１の前記電極に接続される前記信号線が、前記アンプトランジスタＴＲ１に電源電圧を印加する電源電圧信号線であってもよい。
【０１０８】
本発明の態様３に係る固体撮像素子は、上記態様１において、前記アンプトランジスタＴＲ１を除く前記薄膜トランジスタの前記電極に接続される前記信号線のうちの一部の前記信号線が、当該薄膜トランジスタの前記電極を形成する配線層より上層の配線層で形成され、当該薄膜トランジスタの少なくとも１つの前記電極の上方に配置され、かつ当該電極と接続されており、前記ピクセルＰの出力信号線ＯＬであってもよい。
【０１０９】
上記の構成によれば、出力信号線が、当該出力信号線に接続される薄膜トランジスタの電極の上方に配置されるものの、当該電極の上方に配置された部位においては、その部位で発生する寄生容量の影響を無視することができる。これにより、上記の薄膜トランジスタで発生する１／ｆノイズが小さくなるので、固体撮像素子のＳ／Ｎを高くすることができる。
【０１１０】
本発明の態様４に係る固体撮像素子は、上記態様１において、前記アンプトランジスタＴＲ１を除く複数の薄膜トランジスタに接続される前記信号線のうちの一部の前記信号線が、当該薄膜トランジスタの前記電極を形成する配線層より上層の配線層で形成され、当該薄膜トランジスタの少なくとも１つの前記電極の上方に配置され、かつ当該電極と接続されており、前記光電変換素子の状態をリセットするための基準電圧を印加するリセット電圧信号線ＲＶＬであってもよい。
【０１１１】
上記の構成によれば、リセット電圧信号線が、当該リセット電圧信号線に接続される薄膜トランジスタの電極の上方に配置されるものの、当該電極の上方に配置された部位においては、その部位で発生する寄生容量の影響を無視することができる。これにより、上記の薄膜トランジスタで発生する１／ｆノイズが小さくなるので、固体撮像素子のＳ／Ｎを高くすることができる。
【０１１２】
本発明の態様５に係る固体撮像素子は、上記態様１から４のいずれかにおいて、前記薄膜トランジスタがマルチフィンガー構造であってもよい。
【０１１３】
上記の構成によれば、薄膜トランジスタを形成するために許容された面積においてＬ×Ｗを効率的に大きくすることができる。
【０１１４】
本発明の態様６に係る固体撮像素子は、上記態様１から５のいずれかにおいて、前記薄膜トランジスタのドレイン電極Ｄ１〜Ｄ３およびソース電極Ｓ１〜Ｓ３と、前記ドレイン電極Ｄ１〜Ｄ３および前記ソース電極Ｓ１〜Ｓ３よりも上層に形成された前記信号線との間に設けられた層間絶縁膜１３の単位面積当たりの容量が、前記薄膜トランジスタのゲート電極Ｇ１〜Ｇ３と当該ゲート電極Ｇ１〜Ｇ３の上方に形成される半導体層ＣＨ１〜ＣＨ３との間に設けられたゲート酸化膜１２の単位面積当たりの容量よりも小さくてもよい。
【０１１５】
上記の構成によれば、信号線と、信号線の下方に配置された薄膜トランジスタの自身とは異なる電位を持つ信号線との間に生じる寄生容量に起因する熱雑音を小さくすることができる。それゆえ、固体撮像素子のＳ／Ｎを高くすることができる。
【０１１６】
本発明の態様７に係る固体撮像素子は、上記態様１から６のいずれかにおいて、前記アンプトランジスタＴＲ１の上方に配置される前記信号線が、前記アンプトランジスタＴＲ１の半導体層ＣＨ１に形成されるチャネル領域に重ならないように配置されていてもよい。
【０１１７】
上記の構成によれば、アンプトランジスタの配置面積を限定することなくアンプトランジスタの１／ｆノイズを低減することができる。しかも、アンプ電源電圧信号線がアンプトランジスタのチャネル領域に対して本来のボトム側のゲート電極とは別に第２のゲート電極として機能することによる意図しない信号変化を防ぐことができる。
【０１１８】
本発明の態様８に係る固体撮像素子は、上記態様１から７のいずれかにおいて、前記アンプトランジスタＴＲ１を除く前記薄膜トランジスタは、一方向に並ぶように配置され、前記アンプトランジスタＴＲ１が、前記薄膜トランジスタと平行に並ぶように配置されていてもよい。
【０１１９】
上記の構成によれば、アンプトランジスタをほぼアンプトランジスタを除く薄膜トランジスタが並ぶ方向（例えば行方向）の幅に近い幅を有するように形成することができる。これにより、ピクセルのサイズに対して、アンプトランジスタのゲート電極のサイズをより一層大きくすることができる。したがって、アンプトランジスタで発生する１／ｆノイズがより小さくなるので、固体撮像素子のＳ／Ｎをより高くすることができる。
【０１２０】
〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【符号の説明】
【０１２１】
１  固体撮像素子
１２  ゲート酸化膜
１３  層間絶縁膜
Ｐ  ピクセル
ＰＤ  フォトダイオード（光電変換素子）
ＴＲ１  アンプトランジスタ（薄膜トランジスタ）
ＴＲ２  リセットトランジスタ（薄膜トランジスタ）
ＴＲ３  リードトランジスタ（薄膜トランジスタ）
ＡＰＬ  アンプ電源電圧信号線（電源電圧信号線，信号線）
ＯＬ  出力信号線（信号線）
ＲＶＬ  リセット電圧信号線（信号線）
ＲＴＬ  リセット信号線（信号線）
ＲＤＬ  リード信号線（信号線）
Ｄ１〜Ｄ３  ドレイン電極（電極）
Ｇ１〜Ｇ３  ゲート電極（電極）
Ｓ１〜Ｓ３  ソース電極（電極）
【図１】
2020202216.tif 000003
【図２】
2020202216.tif 000004
【図３】
2020202216.tif 000005
【図４】
2020202216.tif 000006
【図５】
2020202216.tif 000007
【図６】
2020202216.tif 000008
【図７】
2020202216.tif 000009