(57)【要約】【課題】フィールドストップ層を具備すると共にオン電圧を低くする。【解決手段】分布ＢはＦＳ層のピーク近傍の濃度勾配の絶対値が大きく形成された場合であり、低電流域においてオン抵抗が高くなる。分布Ｃにおいては、大電流域におけるオン抵抗が高くなる。分布Ａ（実施例）においては、第１領域におけるピーク値がＮｄｍａｘとされ、このピークの前後での濃度勾配が緩やかに設定される。分布Ａを具備する半導体装置１においては、低電流域、大電流域において共にオン抵抗を低くすることができる。【選択図】図４
2020202321.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型の第１半導体領域と、
前記第１半導体領域上に形成されたｎ型の第２半導体領域と、
前記第２半導体領域上に形成され不純物濃度が前記第２半導体領域よりも低いｎ型の第３半導体領域と、
前記第３半導体領域上に形成されたｐ型の第４半導体領域と、
を有し、シリコンを含む半導体基板を具備した半導体装置であって、
前記第２半導体領域と前記第３半導体領域にわたる前記第１半導体領域側からの深さｘ（μｍ）方向のドナー濃度Ｎｄの分布は、前記第２半導体領域から前記第３半導体領域にかけて連続的に変化し、当該分布は、
前記第２半導体領域に対応しピーク値Ｎｄｍａｘをもつ単一のピークをもつ上側に凸の第１領域と、
前記第３半導体領域に対応しＮｄがＮｄ３（Ｎｄ３＜Ｎｄｍａｘ）の±３０％以内の範囲である第２領域と、
を具備し、
前記ピークは前記１半導体領域と前記第２半導体領域の界面から１０μｍ以内にあり、
Ｎｄｍａｘは１×１０１５ａｔｏｍ／ｃｍ３以上であり、
Ｎｄ３は５×１０１３ａｔｏｍ／ｃｍ３〜２×１０１４ａｔｏｍ／ｃｍ３の範囲であり、
前記第１領域において、前記ピークから±２μｍの範囲内でＮｄ＞Ｎｄｍａｘ／２とされたことを特徴とする半導体装置。
【請求項２】
第１導電型の第１半導体領域と、
前記第１半導体領域上に形成され、前記第１導電型と反対の導電型である第２導電型の第２半導体領域と、
前記第２半導体領域上に形成され不純物濃度Ｎｄ３が前記第２半導体領域よりも低い前記第２導電型の第３半導体領域と、
前記第３半導体領域上に形成された前記第１導電型の第４半導体領域と、
を有した半導体基板を具備した半導体装置であって、
前記第２半導体領域と前記第３半導体領域にわたる前記第１半導体領域側からの深さｘ（μｍ）方向の不純物濃度Ｎｄ（ｘ）の分布は、前記第２半導体領域から前記第３半導体領域にかけて連続的に変化し、
前記第２半導体領域における不純物濃度がピークＮｄｍａｘとなるｘから前記第３半導体領域に至るまでの厚さをＴ０としたときに、前記第２半導体領域内、かつ当該ピークとなるｘから±Ｔ０×２／３の範囲内において、
ｌｏｇ（Ｎｄ（ｘ））＞ｌｏｇ（Ｎｄ３）＋（ｌｏｇ（Ｎｄｍａｘ）−ｌｏｇ（Ｎｄ３））／２
とされることを特徴とする半導体装置。
【請求項３】
前記分布を構成するドナーは、酸素、又はシリコンの結晶欠陥と酸素との複合体のいずれかであることを特徴とする請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）の構造に関する。
【背景技術】
【０００２】
Ｓｉで構成されたＩＧＢＴは、大電力での高速スイッチング動作が可能である素子として広く用いられている。通常のＩＧＢＴは、ｎチャンネルのＭＯＳＦＥＴとｐｎｐ型のバイポーラトランジスタが直列に接続されたような構成を具備し、その具体的構造は、例えば特許文献１に記載されている。
【０００３】
この基本的構造においては、ウェハ（半導体基板）の表面側にエミッタ電極、ゲート電極が設けられ、裏面側にコレクタ層となるｐ+層、これに接続されたコレクタ電極が設けられる。この場合、ＭＯＳＦＥＴがオンの場合には、コレクタ層の上側に形成された厚いｎ層（ドリフト層）を電流が流れる。オフ時の耐圧を確保するためには、オフ時に空乏化するドリフト層を厚く形成することが好ましく、オン時の抵抗を低くするためには、ドリフト層を薄くすることが好ましい。
【０００４】
特許文献１に記載のＩＧＢＴにおいては、ドリフト層とコレクタ層の間に、ドリフト層よりも高濃度のｎ層（フィールドストップ層：ＦＳ層）を設けることによって、ドリフト層を薄くした場合でも空乏層がコレクタ層に達しにくくすると共に、オン時にドリフト層に注入される正孔の量を制限することによって、良好なスイッチング特性（ターンオフ特性）を得ることができる。
【０００５】
ＦＳ層は、例えば半導体基板の裏面側（コレクタ側）からイオン注入することによって形成することができ、イオン注入におけるイオン種やそのエネルギーによってその位置（深さ）が調整され、その際のドーズ量によってＦＳ層におけるドナー濃度が調整される。特許文献１には、この際のイオン種としてプロトン（水素イオン）が用いられることが記載されている。ここでは、水素イオン自身ではなく、プロトン注入によってシリコン中に生成された点欠陥と、シリコン基板中に存在する酸素が関わってドナーが形成される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開公報ＷＯ２０１３／１０８９１１
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＩＧＢＴにおいて低いオン電圧（ＶＣＥｓａｔ：コレクタ・エミッタ間飽和電圧）が要求される場合がある。このオン電圧は、コレクタ層側からドリフト層側への正孔の注入のしやすさに依存するため、ＦＳ層の影響を受ける。特許文献１に記載のＦＳ層は、前記のように空乏層がドリフト層側からコレクタ層側に達することを抑制する、あるいはターンオフ特性を良好にするという目的においては有効であるものの、ＦＳ層を設けた場合には、オン電圧を十分に低くすることは困難であった。
【０００８】
このため、ＦＳ層を具備すると共にオン電圧が低いＩＧＢＴが望まれた。
【０００９】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、ｐ型の第１半導体領域と、前記第１半導体領域上に形成されたｎ型の第２半導体領域と、前記第２半導体領域上に形成され不純物濃度が前記第２半導体領域よりも低いｎ型の第３半導体領域と、前記第３半導体領域上に形成されたｐ型の第４半導体領域と、を有し、シリコンを含む半導体基板を具備した半導体装置であって、前記第２半導体領域と前記第３半導体領域にわたる前記第１半導体領域側からの深さｘ（μｍ）方向のドナー濃度Ｎｄの分布は、前記第２半導体領域から前記第３半導体領域にかけて連続的に変化し、当該分布は、前記第２半導体領域に対応しピーク値Ｎｄｍａｘをもつ単一のピークをもつ上側に凸の第１領域と、前記第３半導体領域に対応しＮｄがＮｄ３（Ｎｄ３＜Ｎｄｍａｘ）の±３０％以内の範囲である第２領域と、を具備し、前記ピークは前記１半導体領域と前記第２半導体領域の界面から１０μｍ以内にあり、Ｎｄｍａｘは１×１０１５ａｔｏｍ／ｃｍ３以上であり、Ｎｄ３は５×１０１３ａｔｏｍ／ｃｍ３〜２×１０１４ａｔｏｍ／ｃｍ３の範囲であり、前記第１領域において、前記ピークから±２μｍの範囲内でＮｄ＞Ｎｄｍａｘ／２とされたことを特徴とする。
本発明の半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域上に形成され、前記第１導電型と反対の導電型である第２導電型の第２半導体領域と、前記第２半導体領域上に形成され不純物濃度Ｎｄ３が前記第２半導体領域よりも低い前記第２導電型の第３半導体領域と、前記第３半導体領域上に形成された前記第１導電型の第４半導体領域と、を有した半導体基板を具備した半導体装置であって、前記第２半導体領域と前記第３半導体領域にわたる前記第１半導体領域側からの深さｘ（μｍ）方向の不純物濃度Ｎｄ（ｘ）の分布は、前記第２半導体領域から前記第３半導体領域にかけて連続的に変化し、前記第２半導体領域における不純物濃度がピークＮｄｍａｘとなるｘから前記第３半導体領域に至るまでの厚さをＴ０としたときに、前記第２半導体領域内、かつ当該ピークとなるｘから±Ｔ０×２／３の範囲内において、ｌｏｇ（Ｎｄ（ｘ））＞ｌｏｇ（Ｎｄ３）＋（ｌｏｇ（Ｎｄｍａｘ）−ｌｏｇ（Ｎｄ３））／２とされることを特徴とする。
本発明の半導体装置において、前記分布を構成するドナーは、酸素、又はシリコンの結晶欠陥と酸素との複合体のいずれかであることを特徴とする。
【発明の効果】
【００１１】
本発明は以上のように構成されているので、ＦＳ層を具備すると共にオン電圧が低いＩＧＢＴを得ることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態に係る半導体装置の構造を示す断面図である。
【図２】ＦＳ層におけるドナー濃度分布の典型的な２つの例を示す図である。
【図３】ｎ層のドナー濃度分布に対応したｐｎダイオードの順方向特性の例である。
【図４】実施例、比較例における半導体基板中のドナー濃度分布である。
【図５】実施例におけるＦＳ層付近のドナー濃度分布を拡大して示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置は、フィールドストップ層（ＦＳ層）を具備するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）である。
【００１４】
この半導体装置（ＩＧＢＴ）１は、トレンチゲート型のＩＧＢＴであり、図１はその断面図である。図１において、シリコンで形成された半導体基板１０において、コレクタ領域となるｐ型（第１導電型）のｐ＋層（第１半導体領域）１１の上に、ＦＳ層となるｎ型（第２導電型）のｎ＋層（第２半導体領域）１２、ドリフト層となるｎ−層（第３半導体領域）１３と、ベース領域となるｐ−層（第４半導体領域）１４が順次形成されている。半導体基板１０の表面側には、表面からｐ−層１４を貫通してｎ−層１３に達する溝（トレンチ）Ｔが形成されている。溝Ｔは、図１における紙面と垂直方向に延伸して並行に複数形成されている。溝Ｔの内面（側面）には酸化膜（ゲート絶縁膜）１６が一様に形成された上で、ゲート電極２１が溝Ｔを埋め込むように形成されている。
【００１５】
半導体基板１０の表面側においては、溝Ｔの側壁に、エミッタ領域となるｎ＋層１７が形成されている。半導体基板１０の裏面全面には、ｐ＋層１１と電気的に接続してコレクタ電極２２が形成されている。半導体基板１０の表面には、エミッタ電極２３が形成されている。ただし、溝Ｔの表面側においては層間絶縁膜２４がゲート電極２１（溝Ｔ）を覆うように形成されているため、エミッタ電極（共通電極）２３は、層間絶縁膜２４の開口部を通じてｎ＋層１７とｐ−層１４の両方に電気的に接続し、ゲート電極２１とは絶縁される。
【００１６】
上記の基本的構成は、特許文献１等に記載の半導体装置（ＩＧＢＴ）と同様である。この半導体装置１においては、特にｎ＋層（ＦＳ層）１２、ｎ-層（ドリフト層）１３における深さ方向のドナー濃度分布に特徴を有する。ここで、実際にはｎ＋層１２、ｎ-層１３にかけて深さ方向のドナー濃度分布は連続的に変化する。実際にこの半導体装置１を製造するに際しては、ｎ−層１３に対応するｎ型基板（Ｓｉウェハ）が用いられ、このｎ型基板に対して、表面側においてｐ−層１４が形成され、その後に溝Ｔ、酸化膜１６、ゲート電極２１等が形成される。この点については、従来より知られるトレンチゲート型のＩＧＢＴと変わるところがない。
【００１７】
一方、ｎ型基板の裏面側においては、ｎ＋層（ＦＳ層）１２、ｐ＋層（コレクタ層）１１が形成される。ここで、この半導体装置１は、特に、ｎ＋層１２からｎ-層１３にかけてのドナーの深さ方向の分布に特徴を有する。このような分布は、特に裏面側からのプロトン注入によって実現することができる。以下にこの点について詳細に説明する。
【００１８】
特許文献１等に記載されるように、ドリフト層（ｎ−層１３）よりも高濃度のＦＳ層（ｎ＋層１２）を設けることによって、オフ時の空乏層がコレクタ領域（ｐ+層１１）に達しにくくなると共に、オン時にドリフト層に注入される正孔の量が制限され、良好なスイッチング特性（ターンオフ特性）を得ることができる。一方で、この半導体装置１においては、ＩＧＢＴのオン電圧（ＶＣＥｓａｔ：コレクタ・エミッタ間飽和電圧）を、ＦＳ層におけるドナーの分布によって低くすることができる。
【００１９】
ＩＧＢＴがオンする際の状況はｐｎダイオードが順バイアスとされた際の状況と類似している。図１の構成において、この場合のｐｎダイオードのｐ側はコレクタ領域（ｐ+層１１）、ｎ側はＦＳ層（ｎ＋層１２）となる。実際にはｐ＋層１１のアクセプタ濃度分布は、半導体基板１０の裏面近くにおいて高濃度で局所的となる。一方、ｎ＋層１２はｐ＋層１１よりも裏面側から見て深い箇所にｐ+層１１よりも十分に厚く形成され、その厚さやその中のドナー濃度分布を、プロトン注入条件の設定により調整することができる。
【００２０】
図２においては、このように表面に薄いｐ層と、これよりも深い箇所にｎ層が形成されたｐｎダイオードの不純物分布における典型的な２種類の例（（１）、（２））を示す。ここでは、横軸が深さ（リニア表示）、縦軸が不純物濃度（対数表示）であり、深さが０μｍのところが半導体基板の裏面に対応している。ここでは、ｎ層におけるドナーの分布が単一ピークであり、特に深さ方向における濃度勾配の絶対値が大きな領域が存在しており、この領域が半導体基板１０の裏面から浅い箇所にある、すなわちｐ層に近い箇所にある場合（（１）：実線）と、この領域が半導体基板１０の裏面から深い箇所にある場合（（２）：破線）の２つの例が示されている。特許文献１に記載のドナー分布を含め、イオン注入によって形成されたドナー分布においては、一般的にはこのように濃度勾配の絶対値が大きな領域が局所的に形成される。なお、ここではｐ層におけるアクセプタ濃度も点線で同時に示されており、これは（１）（２）において共通とされる。
【００２１】
図３においては、（１）（２）の濃度分布に対応した、ｐｎダイオードのＩ（電流）−Ｖ（電圧）特性における順方向特性が模式的に示されている。（１）においては、濃度勾配の大きな領域が浅い箇所にあるため、ｐｎ接合界面におけるｎ層のドナー濃度が高くなる。このため、この特性は、ｎ層のドナー濃度が高い場合のＩ−Ｖ特性となり、順方向降下電圧ＶＦが大きく、かつＶがＶＦ以上では急激にＩが増大する。このようなｐｎ接合がコレクタ領域とＦＳ層の間で形成された場合には、図３の（１）の特性が反映され、大電流域においてはオン抵抗が低くなる（ＶＣＥＳａｔが低くなる）ものの、低電流域においては、オン抵抗が高くなる（ＶＣＥＳａｔが高くなる）。
【００２２】
一方、図３の（２）の特性では、逆に、ＶＦが小さいが、その後のＩの増加率は小さい。このようなｐｎ接合がコレクタ領域とＦＳ層の間で形成された場合には、図３の（２）の特性が反映され、低電流域においてはオン抵抗が低くなる（ＶＣＥＳａｔが低くなる）ものの、大電流域においてはオン抵抗が高くなる（ＶＣＥＳａｔが高くなる）。
【００２３】
図３の（１）（２）に対して、（３）の特性は、低電流域、大電流域で共にオン抵抗が低く保たれた場合に対応する、好ましい特性である。この特性は、ｎ層のドナー濃度を、最大濃度を図２の（１）（２）と同等に保ちつつ濃度勾配の絶対値が大きな領域が形成されないようにすることによって実現される。
【００２４】
図４は、半導体基板１０におけるこのようなドナー濃度の分布形状を具体的に示す図である。ここで、実施例となる分布Ａは実線で示され、分布Ｂは比較例１、分布Ｃは比較例２であり、比較例１、比較例２は特許文献１におけるＦＳ層が浅く形成された場合（特許文献１の図１１（ｃ））、深く形成された場合（特許文献１の図３）の分布である。深さが０μｍ（半導体基板１０の裏面に対応）近くの点線で示された分布は、実施例におけるコレクタ領域（ｐ+層１１）のアクセプタ分布が示されており、図４より、実施例におけるコレクタ領域（ｐ+層１１）／ＦＳ層（ｎ＋層１２）界面は、深さ１μｍ程度となる。また、前記の通り、ドナー濃度は深さ方向で連続的に変化し、半導体基板１０の裏面から所定の深さ以上では、使用されたｎ型基板のドナー濃度と等しく、これがドリフト層（ｎ−層１３）におけるドナー濃度Ｎｄ３となる。
【００２５】
また、図４において、分布Ａ（実施例）における濃度のピーク（ピーク値Ｎｄｍａｘ＞Ｎｄ３）は深さが約２μｍ程度の位置に存在する。このため、実施例のドナー濃度分布は、上側に凸の単一ピーク（ピーク値Ｎｄｍａｘ）をもつ第１領域と、これよりも深い箇所においてＮｄがＮｄ３と略等しい第２領域と、を具備する。第２領域は、例えばＮｄがＮｄ３の±３０％以内の領域として定義でき、ドリフト層（ｎ−層１３）に対応する。これに対して、第１領域はＦＳ層（ｎ＋層１２）に対応する。分布Ａの場合には、ＦＳ層（ｎ＋層１２）／ドリフト層（ｎ−層１３）の界面は深さ３〜３０μｍ、例えば５μｍ程度となる。
【００２６】
図４において、分布Ｂ、分布Ｃも、分布Ａと同様に、第１領域、第２領域を具備していると考えることができる。ここで、前記の通り、分布ＢはＦＳ層のピーク近傍の濃度勾配の絶対値が大きく形成された場合である。これは、図２の（１）に対応する。分布Ｂの場合にはここで形成されるｐｎダイオードの特性は図３の（１）となり、前記のように、低電流域においてオン抵抗が高くなる。
【００２７】
一方、図４における分布Ｃにおいては、第１領域においてこのように濃度勾配の絶対値が特に大きくなる領域は発生しない。しかしながら、第１領域は２０μｍを超える厚さとなるが、ピークが半導体基板１０の裏面から深い位置にあり、ピークよりコレクタ領域側は緩やかで、ピークよりコレクタ領域と反対側はピークよりコレクタ領域側より比較的急峻となっている。この状況は、図２の（２）に対応する。このため、分布Ｃの場合にはここで形成されるｐｎダイオードの特性は図３の（２）となり、前記のように、大電流域においてオン抵抗が高くなる。すなわち、濃度勾配の絶対値が小さなドナー分布を実現する場合には、一般的にはピークの位置が深く、ＦＳ層が厚くなり、大電流域におけるオン抵抗が高くなる。
【００２８】
これに対して、図４における分布Ａ（実施例）においては、第１領域におけるピーク値がＮｄｍａｘとされ、このピークの前後での濃度勾配が緩やかに設定される。図５は、図４における特性Ａを第１領域付近において拡大した図である。ここで、ピークの位置はＰ、ｐｎ接合（コレクタ領域（ｐ+層１１）／ＦＳ層（ｎ＋層１２）界面）の位置はＤ、ＦＳ層（ｎ＋層１２）／ドリフト層（ｎ−層１３）界面の位置はＥである。ここで、このような分布としては、前記のピークＰの深さは、コレクタ領域（ｐ+層１１）／ＦＳ層（ｎ＋層１２）界面ＤからＦＳ層（ｎ＋層１２）の厚み（ＤＥ間の間隔）の１／３以内、例えば１０μｍ以下とされる。ｎ−層１３のドナー濃度Ｎｄ３は、ドリフト層としての機能を果たすためには低濃度とされ、５×１０１３ａｔｏｍ／ｃｍ３〜２×１０１４ａｔｏｍ／ｃｍ３の範囲とされる。Ｎｄｍａｘは、ＦＳ層（ｎ＋層１２）を空乏層のストッパとするためには、Ｎｄ３よりも十分に高く１×１０１５ａｔｏｍ／ｃｍ３以上とされる。上記のように第１領域における濃度分布を緩やかにするためには、例えばＦＳ層（ｎ＋層１２）の厚みが４μｍであり、前記ピークから±２μｍの範囲内でＮｄ＞Ｎｄｍａｘ／２とされることが好ましい。
【００２９】
あるいは、図５において、深さｘ方向のドナー分布をＮｄ（ｘ）とすると、Ｎｄ（ｘ）がピーク値Ｎｄｍａｘとなる深さＰの前後における所定の範囲におけるＮｄ（ｘ）のＮｄｍａｘに近い側での変化量（減少量）が小さくなればよい。このためには、この所定の範囲として、ＦＳ層（ｎ＋層１２）の範囲内で、ピークＰからＦＳ層（ｎ＋層１２）の底部Ｅまでの間隔をＴ０として、Ｔ１（Ｔ１＝Ｔ０×２／３）を設定し、ピークＰから±Ｔ１の範囲でＮｄ（ｘ）が一定値ＮＦ０よりも大きくなっていればよい。この一定値ＮＦ０としては、図５の縦軸が対数スケールである点を考慮した上でのＮｄｍａｘとＮｄ３の中間値（ｌｏｇ（Ｎｄ３）＋（ｌｏｇ（Ｎｄｍａｘ）−ｌｏｇ（Ｎｄ３））／２）を採用することができる。すなわち、ｎ＋層１２（ＦＳ層：第２半導体領域）におけるＮｄ（ｘ）が、ピークとなる深さからＴ１＝Ｔ０×２／３として±Ｔ１の範囲、かつＦＳ層（ｎ＋層１２）の範囲内においてＮｄ（ｘ）＞ＮＦ０を満たせばよい。図５において、ピークＰから−Ｔ１までの範囲内にはｐｎ接合界面Ｄが存在するため、この範囲の下限はｐｎ接合界面Ｄとなる。
【００３０】
分布Ａをもつｐｎダイオードにおいては、図３の（３）の特性が得られる。このため、分布Ａを具備する半導体装置１においては、低電流域、大電流域において共にオン抵抗を低くすることができる。
【００３１】
以下に、図４における分布Ａを実際に形成し、上記の半導体装置１０を製造する方法について説明する。このドナー分布は、特許文献１に記載の技術と同様に、プロトン注入と、その後の熱処理によって形成される。これによって形成されるドナーは、半導体基板１０中の酸素、又はプロトン注入によって導入されたシリコンの結晶欠陥と酸素との複合体が活性化したものとなる。
【００３２】
まず、半導体基板１０の元となるシリコンウェハを製造するに際して、Ｃｚｏｃｈｒａｌｓｋｉ （ＣＺ）法で形成された母材は石英ルツボと接触するため、母材内の酸素含有量が大きくなる。そこで、Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ（ＦＺ）法、もしくは融解した珪素に磁場を与えながら母材の不純物をコントロールするＭａｇｎｅｔｉｃ  ＣＺ法、ＣＺ法を実施した後にＦＺ法を組み合わせたＣＺＦＺ法がこの製造に際して好ましい。この母材をウェーハ状に加工して、所望のシリコンウェハが形成される。このシリコンウェハはｎ型であり、前記のｎ−層１３に対応するため、そのドナー濃度はＮｄ３とされる。
【００３３】
その後、このウェハの表側にｐ−層１４、トレンチＴ、酸化膜１６、ゲート電極２１、層間絶縁膜２４等が形成された後に、所望の厚さとなるようにこのウェハが研磨（薄膜化）される。その後、上記のドナー分布を形成するために、裏面側からプロトン注入が行われる。この際のプロトンの注入条件は、エネルギー２〜３０ＭｅＶ、好ましくは２〜８ＭｅＶ、ドーズ量１×１０１３〜１×１０１５／ｃｍ２である。
【００３４】
この際、ガラスサポート方式（ＷＳＳ）により研磨後のウェハを機械的に支持する、あるいはウェハ外周部のみは薄膜化せず厚い状態のままとされるＴＡＩＫＯ方式によって、ウェハを機械的に支持しながらこのプロトン注入を行うことができる。あるいは、同様の分布が実現できる限りにおいて、ウェハ（半導体基板１０）の表面側からプロトン注入を行ってもよい。また、プロトン注入後にウェハの裏面側からリン（Ｐ）をイオン注入して、プロトン照射で形成されたドナー分布を補強したドナー分布を実現してもよい。
【００３５】
その後、レーザアニール又は３００℃〜５００℃の炉内で、３０分〜３時間のアニールをしてドナーを活性化させ、上記の分布を実現することができる。その後、裏面側からボロン（Ｂ）をイオン注入した後、レーザアニールで活性化させてコレクタ層となるｐ+層１１が形成され、コレクタ電極２２が形成される。これによって、上記の半導体装置１が製造される。ただし、この製造方法は一例であり、他の製造方法を用いることもできる。いずれの場合においても、上記のような半導体基板１０の裏面側のドナー分布は、特にプロトン注入によって好ましく形成される。
【００３６】
なお、上記の半導体装置１はトレンチゲート型のＩＧＢＴであったが、他の形態として、プレーナ型のＩＧＢＴに対しても、同様の構成を適用できることは明らかである。また、上記のようなＦＳ層、ドリフト層以外の構成（構造や不純物分布）は、上記と同様の動作が行われる限りにおいて、任意である。また、上記の例において、半導体基板中のｐ型とｎ型を全て逆転させた場合においても、同様の構成を適用できる。
【符号の説明】
【００３７】
１  半導体装置
１０  半導体基板
１１  ｐ＋層（コレクタ領域）
１２  ｎ＋層（フィールドストップ層：ＦＳ層）
１３  ｎ−層（ドリフト層）
１４  ｐ−層（ベース領域）
１６  酸化膜（ゲート絶縁膜）
１７  ｎ＋層
２１  ゲート電極
２２  コレクタ電極
２３  エミッタ電極
２４  層間絶縁膜
Ｔ  溝（トレンチ）
【図１】
2020202321.tif 000003
【図２】
2020202321.tif 000004
【図３】
2020202321.tif 000005
【図４】
2020202321.tif 000006
【図５】
2020202321.tif 000007