(57)【要約】【課題】信号処理装置の消費電力を低減する。【解決手段】バイアス発生回路３０１と高電位電源の間に電源スイッチ３０７ａあるいはバイアス発生回路３０１と低電位電源の間に電源スイッチ３０７ｂを設け、また、バイアス発生回路３０１から出力されるバイアス電位Ｖｂを電位保持回路３００で保持する構成であり、電位保持回路３００で保持されているバイアス電位Ｖｂが、バイアス発生回路３０１ａに入力され、バイアス発生回路３０１ａから出力されるバイアス電位Ｖｂ２は、入力信号ＩＮを重畳して、増幅回路３０２に入力される。電位保持回路３００は、例えば、ワイドバンドギャップ酸化物半導体を用いたオフ電流の低いトランジスタ等で構成されるスイッチ３０５と容量素子３０６とで構成される。上記以外の構成もクレームされる。【選択図】図３
2020005271.tif 000002
【特許請求の範囲】
【請求項１】
バイアス発生回路と、第１の電位保持回路と、第２の電位保持回路と、増幅回路と、定電流発生回路と、第１の配線と、を有し、
前記バイアス発生回路は、第１のトランジスタと、第１の抵抗素子と、第２の抵抗素子と、を有し、
前記第１の電位保持回路は、第１のスイッチと、第１の容量素子と、を有し、
前記第１のスイッチは、チャネル形成領域に酸化物半導体を含む第２のトランジスタを有し、
前記定電流発生回路は、第３のトランジスタを有し、
前記第２の電位保持回路は、第２のスイッチと、第２の容量素子と、を有し、
前記第２のスイッチは、チャネル形成領域に酸化物半導体を含む第４のトランジスタを有し、
前記第１の配線は、入力信号を供給する配線としての機能を有し、
前記第２のトランジスタの第１の端子は、前記第１の容量素子の第１の端子に電気的に接続され、
前記第１の容量素子の第１の端子は、前記第１のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタの第１の端子は、前記第１の抵抗素子の第１の端子と、前記第２の抵抗素子の第１の端子と、に電気的に接続され、
前記第１の抵抗素子の第２の端子は、前記増幅回路の第１の端子に電気的に接続され、
前記第２の抵抗素子の第２の端子は、前記第１の配線と、前記増幅回路の第２の端子と、に電気的に接続され、
前記第３のトランジスタの第１の端子は、前記増幅回路の第３の端子に電気的に接続され、
前記第４のトランジスタの第１の端子は、前記第２の容量素子の第１の端子に電気的に接続され、
前記第２の容量素子の第１の端子は、前記第３のトランジスタのゲートに電気的に接続され、
前記第１の電位保持回路は、第１の電位を保持する機能を有し、
前記第２の電位保持回路は、第２の電位を保持する機能を有し、
前記定電流発生回路は、前記第２の電位がゲートに入力された前記第３のトランジスタによって、前記第３のトランジスタの第１の端子と第２の端子との間に電流を流す機能を有し、
前記バイアス発生回路は、
前記第１の電位がゲートに入力された前記第１のトランジスタと、前記第１の抵抗素子と、によって、第３の電位を生成する機能と、
前記第１の電位がゲートに入力された前記第１のトランジスタと、前記第２の抵抗素子と、によって、前記第３の電位を生成する機能と、を有し、
前記増幅回路の第１の端子には、前記第３の電位が供給され、
前記増幅回路の第２の端子には、前記第３の電位に前記第１の配線からの前記入力信号の電位が加わることで生成される第４の電位が供給される信号処理回路。
【請求項２】
請求項１において、
前記増幅回路は、第５のトランジスタと、第６のトランジスタと、を有し、
前記第５のトランジスタのゲートは、前記増幅回路の第１の端子に電気的に接続され、
前記第５のトランジスタの第１の端子は、前記増幅回路の第３の端子に電気的に接続され、
前記第６のトランジスタのゲートは、前記増幅回路の第２の端子に電気的に接続され、
前記第６のトランジスタの第１の端子は、前記増幅回路の第３の端子に電気的に接続されている信号処理回路。
【請求項３】
請求項２において、
第３の電位保持回路を有し、
前記増幅回路は、第７のトランジスタと、第８のトランジスタと、を有し、
前記第３の電位保持回路は、第３のスイッチと、第３の容量素子と、を有し、
前記第３のスイッチは、チャネル形成領域に酸化物半導体を含む第９のトランジスタを有し、
前記第９のトランジスタの第１の端子は、前記第３の容量素子の第１の端子に電気的に接続され、
前記第３の容量素子の第１の端子は、前記増幅回路の第４の端子と、前記増幅回路の第５の端子と、に電気的に接続され、
前記第７のトランジスタのゲートは、前記増幅回路の第４の端子に電気的に接続され、
前記第７のトランジスタの第１の端子は、前記第５のトランジスタの第２の端子に電気的に接続され、
前記第８のトランジスタのゲートは、前記増幅回路の第５の端子に電気的に接続され、
前記第８のトランジスタの第１の端子は、前記第６のトランジスタの第２の端子に電気的に接続されている信号処理回路
【請求項４】
請求項３において、
第２の配線を有し、
前記第２の配線は、前記第２のトランジスタのゲートと、前記第４のトランジスタのゲートと、前記第９のトランジスタのゲートと、に電気的に接続されている信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
信号処理装置に関する。
【背景技術】
【０００２】
アナログ増幅回路、高周波増幅回路等では、それらを安定的に動作させるために、１以上
のバイアス電位を必要とする。バイアス電位は、複数の２端子素子に電流を流すことで得
られるため、動作中に常に電流が消費される（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許番号第５４９３２５５号明細書
【特許文献２】米国特許番号第８４６７８２５号明細書
【特許文献３】米国特許出願公開番号第２０１３／０２７１２２０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信号処理回路の消費電力を低減することを課題の一とする。または、信号処理回路の集積
度を低減することを課題の一とする。または、新規な構造の信号処理回路を提供すること
を課題の一とする。または、信号処理回路の新規な駆動方法を提供することを課題の一と
する。または、新規な半導体装置を提供することを課題の一とする。
【０００５】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、これらの課
題の全てが解決される必要はない。上記以外の課題は、明細書、図面、請求項などの記載
から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、上記以外
の課題を抽出することも可能である。
【課題を解決するための手段】
【０００６】
第１のバイアス発生回路と、電位保持部と、増幅回路と、を有し、電位保持部は、スイッ
チと容量素子により構成され、電位保持部はスイッチをオフとすることで容量素子と他の
回路との接続を遮断することによって、容量素子に蓄積された電荷を保持し、電位保持部
に保持された第１の電位は、第１のバイアス発生回路に供給され、第１のバイアス発生回
路が、第２の電位と第３の電位を生成し、第２の電位と第３の電位の一方に、入力信号の
電位を重畳させて、増幅回路に入力することを特徴とする信号処理装置である。
【発明の効果】
【０００７】
一態様では、バイアス電位を、電流によって得るのではなく、電位保持部に保持すること
で、常に電流を消費する必要がないので、消費電力の削減に寄与する。また、上記あるい
は他の態様では、十分な長期にわたって電位保持部にバイアス電位が保持される場合には
、バイアス電位を発生させるための回路が不要となるので、集積化向上に寄与する。なお
、上記あるいはそれ以外の態様でのその他の効果の詳細は別途、説明される。
【図面の簡単な説明】
【０００８】
【図１】ＲＦフロントエンドモジュールを有する信号処理装置の例を示す図。
【図２】信号処理装置の例を示す図。
【図３】信号処理装置の例を示すブロック図。
【図４】半導体装置の例を示す回路図。
【図５】信号処理体装置の駆動方法の例を示すブロック図。
【図６】バイアス電位発生回路の例を示す図。
【図７】バイアス電位発生回路の例を示す図。
【図８】信号処理装置の例を示すブロック図。
【図９】信号処理装置の例を示すブロック図。
【図１０】信号処理装置の例を示すブロック図。
【図１１】信号処理装置の例を示すブロック図。
【図１２】信号処理装置の例を示す図。
【図１３】信号処理装置のシステム例を示すブロック図。
【図１４】信号処理装置の例を示すブロック図。
【図１５】信号処理装置の断面構造例を示す図。
【図１６】信号処理装置に含まれるトランジスタの構造例を示す図。
【図１７】多層酸化物半導体のバンド図の例を示す図。
【図１８】信号処理装置に含まれるトランジスタの作製工程例を示す図。
【図１９】信号処理装置に含まれるトランジスタの作製工程例を示す図。
【図２０】信号処理装置を利用した電子機器の例を示す図。
【図２１】電子機器間の通信方式を示す図。
【発明を実施するための形態】
【０００９】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態
および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、以
下の実施の形態の記載内容のみに限定して解釈されるものではない。なお、以下に説明す
る構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００１０】
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている
場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を
模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイ
ズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、
電圧、若しくは電流のばらつきなどを含むことが可能である。
【００１１】
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少
なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領
域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチ
ャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことが
できるものである。
【００１２】
また本明細書等において用いる「第１」、「第２」、「第３」という序数詞は、構成要素
の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００１３】
また本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置
関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係
は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明
した語句に限定されず、状況に応じて適切に言い換えることができる。
【００１４】
また本明細書等において図面における各回路ブロックの配置は、説明のため位置関係を特
定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても
、実際の回路や領域では、同じ回路や同じ領域内で別々の機能を実現しうるように設けら
れている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定
するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つ
の回路ブロックでおこなう処理を複数の回路ブロックでおこなうよう設けられている場合
もある。
【００１５】
（実施の形態１）
図１は、携帯電話等の信号処理装置１００の回路の一部を説明するものである。回路は、
フロントエンドモジュール１０１、ベースバンドプロセッサ１０２よりなり、そのほかに
、アンテナ１０３、バンドパスフィルタ１０４、発振器１０５、等が設けられる。
【００１６】
アンテナ１０３で受信された信号はバンドパスフィルタ１０４で選別された後、ローノイ
ズアンプ１１４で増幅される。さらに、イメージリダクションミキサ１１５で、電圧制御
発振器１０９より発生した高周波と混合させたのち、ＩＦバンドパスフィルタ１１６を経
て、中間周波数（ＩＦ）成分が取り出され、リミッタアンプ１１７で増幅され、復調器１
１８、ローパスフィルタ１１９を経て、受信データＲｘ＿Ｄａｔａとして、ベースバンド
プロセッサ１０２に送られる。
【００１７】
一方、ベースバンドプロセッサ１０２よりフロントエンドモジュール１０１に送られた送
信データＴｘ＿Ｄａｔａは、ガウシアンフィルタ１１３でノイズ除去された後、電圧制御
発振器１０９で周波数変調された高周波信号となり、パワーアンプ１０７で増幅され、バ
ンドパスフィルタ１０４を経由して、アンテナ１０３より放射される。
【００１８】
ここで、スイッチ１０６、スイッチ１０８、スイッチ１１２は、ＴＤＤ（Ｔｉｍｅ  Ｄｉ
ｖｉｓｉｏｎ  Ｄｕｐｌｅｘ）制御信号（図中に、ＴＤＤ  Ｃｏｎｔｒｏｌ、と表記）で
制御され、フロントエンドモジュール１０１の送信、受信を切り替える。また、電圧制御
発振器１０９より出力される高周波の一部は、位相比較回路１１１とローパスフィルタ１
１０を経由して、電圧制御発振器１０９に戻されるという、位相固定ループ（ＰＬＬ）が
形成され、周波数が安定化される。位相比較回路１１１は、ベースバンドプロセッサ１０
２より供給される信号（図中にＰＬＬ＿Ｄａｔａ、ＰＬＬ＿ＣＬＫ、ＰＬＬ＿ＬＥで示す
）によって制御される。
【００１９】
以上の回路において、ベースバンドプロセッサ１０２はデジタル処理をおこなう部分であ
り、微細化とともに消費電力低減がなされたが、フロントエンドモジュール１０１はアナ
ログ処理をおこない、ベースバンドプロセッサ１０２に比較すると消費電力の低減は困難
で不十分である。これは、ひとつには、フロントエンドモジュール１０１で使用される各
種のアンプ（パワーアンプ１０７、ローノイズアンプ１１４等）がバイアス発生回路を必
要とするためである。
【００２０】
図２は、そのようなアンプの一例である。複数のトランジスタ、抵抗を有する複雑な回路
であるが、その機能をもとにブロック化すると、増幅回路２０２、バイアス発生回路２０
１、バイアス発生回路２０１ａ、バイアス発生回路２０１ｂ、定電流発生回路２０３、イ
ンダクタ２０４を有する。
【００２１】
例えば、増幅回路２０２は、トランジスタ２１１とトランジスタ２１２を有する差動増幅
部にカスコードトランジスタとして機能するトランジスタ２１３、トランジスタ２１４が
付加したものである。トランジスタ２１３、トランジスタ２１４は、インダクタ２０４と
トランジスタ２１１とトランジスタ２１２を有する差動増幅部との容量結合を防ぐために
挿入される。
【００２２】
また、バイアス発生回路２０１は、いずれもダイオード接続したトランジスタ２１８、ト
ランジスタ２１９、トランジスタ２２０と、抵抗素子２２６からなり、トランジスタ２２
０のドレインと抵抗素子２２６の接続点からバイアス電位Ｖｂが出力される構造である。
したがって、バイアス電位Ｖｂはトランジスタ２１８乃至トランジスタ２２０のしきい値
の和だけ接地電位ＧＮＤより高い。
【００２３】
同様に、バイアス発生回路２０１ｂは、ダイオード接続したトランジスタ２１７と抵抗素
子２２１、抵抗素子２２２からなり、抵抗素子２２１と抵抗素子２２２の接続点からバイ
アス電位Ｖｂ３が、トランジスタ２１７のドレインと抵抗素子２２２の接続点からバイア
ス電位Ｖｂ４が出力される構造である。ここで、バイアス電位Ｖｂ４はトランジスタ２１
７のしきい値だけ接地電位ＧＮＤより高いことがわかる。また、バイアス電位Ｖｂ３は、
電位ＶＤＤから接地電位ＧＮＤとトランジスタ２１７のしきい値を差し引いたものを、抵
抗素子２２１と抵抗素子２２２の抵抗値で分割した値となる。
【００２４】
また、バイアス発生回路２０１ａは、トランジスタ２１６と抵抗素子２２３、抵抗素子２
２４、抵抗素子２２５よりなり、バイアス電位Ｖｂ１とバイアス電位Ｖｂ２を出力する。
入力信号ＩＮを考慮しない場合には、バイアス電位Ｖｂ１とバイアス電位Ｖｂ２は等しく
、具体的には、バイアス電位Ｖｂから、トランジスタ２１６のしきい値だけ低い電位であ
る。
【００２５】
また、定電流発生回路２０３は、もっとも簡単には、飽和領域で動作するＭＯＳトランジ
スタを用いればよく、ここでは、トランジスタ２１５により構成される。ここで、トラン
ジスタ２１５は、飽和領域で動作する必要があるため、そのドレインの電位は、ゲートの
電位（すなわち、バイアス電位Ｖｂ４）以上であることが要求される。バイアス電位Ｖｂ
１、バイアス電位Ｖｂ２はこのことを考慮して決定される。
【００２６】
例えば、図２のトランジスタ２１１乃至トランジスタ２２０のしきい値がすべてＶｔｈで
あるとすると、Ｖｂ＝３×Ｖｔｈ＋ＧＮＤ、Ｖｂ１＝Ｖｂ２＝２×Ｖｔｈ＋ＧＮＤ、Ｖｂ
４＝Ｖｔｈ＋ＧＮＤ、である。また、トランジスタ２１１のソース（あるいはトランジス
タ２１２のソース）の電位（すなわち、トランジスタ２１５のドレインの電位）は、バイ
アス電位Ｖｂ１／バイアス電位Ｖｂ２よりＶｔｈだけ低い、Ｖｔｈ＋ＧＮＤであるので、
トランジスタ２１５は飽和領域で動作する。
【００２７】
以上は、入力信号ＩＮを考慮しない場合であるが、高周波信号である入力信号ＩＮがＶｂ
２に重畳すると、トランジスタ２１１のゲートの電位とトランジスタ２１２のゲートの電
位に差が生じ、この差分が増幅される。
【００２８】
以上のように、このアンプは３つのバイアス発生回路を有し、各バイアス発生回路は、電
位ＶＤＤと接地電位ＧＮＤの間に電流を流すことで、バイアス電位を生成する。例えば、
バイアス発生回路２０１、バイアス発生回路２０１ａ、バイアス発生回路２０１ｂを流れ
る電流をそれぞれ電流Ｉ１、電流Ｉ２、電流Ｉ３とすると、これらは、各バイアス発生回
路を構成するトランジスタのチャネル長とチャネル幅によって決定される。例えば、これ
らを構成するトランジスタ２１６乃至トランジスタ２２０がすべて同じサイズで、かつ、
ＶＤＤ≧３×Ｖｔｈ＋ＧＮＤ、であれば、電流Ｉ１、電流Ｉ２、電流Ｉ３は等しい。また
、トランジスタ２１５のサイズも、トランジスタ２１６乃至トランジスタ２２０と同じで
あれば、トランジスタ２１５を流れる電流Ｉ０も、電流Ｉ１、電流Ｉ２、電流Ｉ３と等し
い。
【００２９】
例えば、トランジスタ２１６乃至トランジスタ２２０のチャネル長を極端に長くすれば、
電流Ｉ１、電流Ｉ２、電流Ｉ３の和を、電流Ｉ０に比較して格段に小さくすることもでき
るが、トランジスタ２１６乃至トランジスタ２２０の占有する面積が増加し、集積化の妨
げとなる。このように一般的には、電流Ｉ１、電流Ｉ２、電流Ｉ３の和は、電流Ｉ０と同
程度となる。したがって、これらのバイアス発生回路が消費する電流を抑制できれば、ア
ンプの消費電力低減となる。
【００３０】
バイアス電位を保持できる回路（電位保持回路）を用意できれば、バイアス発生回路に常
時、電流を流す必要はない。電位保持回路は、容量素子とスイッチの組み合わせで実現で
きる。特に、オフ状態の導電性が実質的にゼロとみなせるようなスイッチであれば容量素
子の電荷は十分な長期にわたり保持できる。
【００３１】
スイッチは、酸化物半導体を用いたトランジスタ（特許文献２、特許文献３参照）が適し
ているが、その他のトランジスタや機械的なスイッチ（マイクロマシーンスイッチ）でも
よい。
【００３２】
例えば、容量素子の容量が１ｆＦで、スイッチのオフ抵抗が１×１０１３Ωである電位保
持回路では、電位が当初から１０％変動するのに要する期間は１ミリ秒である。この場合
には、例えば、１ミリ秒経過ごとに、電位保持回路の容量素子に電荷を注入するとよい。
【００３３】
例えば、容量素子の容量が１ｆＦで、スイッチのオフ抵抗が１×１０２２Ωである電位保
持回路では、電位が当初から１０％変動するのに要する期間は約１２日である。この場合
には、例えば、１２日経過ごとに、電位保持回路の容量素子に電荷を注入するとよい。
【００３４】
容量素子の容量が大きければ、より長期間にわたって、電荷を保持できる。したがって、
例えば、出荷前に電位保持回路に電荷を注入し、その後は、電位保持回路への電荷の注入
をおこなわなくても、品質保証期間（例えば、２年）の動作をおこなうこともできる。こ
のような場合には、バイアス発生回路をもうけなくてもよいので、回路の集積化に好適で
ある。
【００３５】
図３（Ａ）は、バイアス発生回路３０１で生じた電位を電位保持回路３００で保持する回
路の例である。電位保持回路３００は、スイッチ３０５と容量素子３０６を有する。なお
、容量素子３０６は意図的に設けられないもの（例えば、寄生容量）でもよい。スイッチ
３０５は制御信号ＳＧａでオンオフが制御される。スイッチ３０５はバイアス発生回路３
０１の出力端子と容量素子３０６の一方の電極の間の接続を制御するように設けられる。
なお、容量素子３０６の一方の電極は、他の回路の入力端子（多くの場合、トランジスタ
のゲート）に接続し、スイッチ３０５がオフである場合には、実質的にフローティング状
態となる。なお、スイッチ３０５と接続する容量素子３０６の電極を第１電極ともいう。
容量素子３０６の他方の電極（第２電極、という）は、電位ＶＣに保持される。なお、電
位ＶＣは電位ＶＨや電位ＶＬと同じでも、異なっていてもよい。
【００３６】
なお、容量素子３０６は、図４（Ａ）乃至図４（Ｄ）に示すように、ＭＯＳ容量を用いて
構成されてもよい。また、ＭＯＳ容量の半導体として、酸化物半導体を用いてもよい。ま
た、第１電極あるいは第２電極をドーピング等によってＮ型化し、あるいはＰ型化し、導
電率を向上させた半導体を用いてもよい。半導体として、酸化物半導体を用いる場合、酸
化物半導体の中に水素を導入することや、酸化物半導体と窒化シリコンとを接触させるこ
となどにより、酸化物半導体をＮ型化させ、導電率を向上させてもよい。Ｎ型化した酸化
物半導体を用いることにより、信頼性を向上させることができる。
【００３７】
バイアス発生回路３０１には、高電位ＶＨと低電位ＶＬが供給され、バイアス電位Ｖｂを
生成する。高電位ＶＨとバイアス発生回路３０１の間には電源スイッチ３０７ａが設けら
れ、バイアス発生回路３０１への電源の供給を制御する。電源スイッチ３０７ａはトラン
ジスタや機械的なスイッチを用いればよい。図では、ｐ型のトランジスタを電源スイッチ
３０７ａに用いているが、ｎ型のトランジスタでもよい。電源スイッチ３０７ａは、制御
信号ＳＧｂでオンオフが制御される。
【００３８】
図３（Ｂ）は、他の例であり、図３（Ａ）とは異なり、低電位ＶＬとバイアス発生回路３
０１の間に電源スイッチ３０７ｂが設けられ、バイアス発生回路３０１への電源の供給を
制御する。電源スイッチ３０７ｂはトランジスタや機械的なスイッチを用いればよい。図
では、ｎ型のトランジスタを電源スイッチ３０７ｂに用いているが、ｐ型のトランジスタ
でもよい。電源スイッチ３０７ｂは、制御信号ＳＧｃでオンオフが制御される。
【００３９】
なお、電源スイッチは、例えば、電源スイッチ３０７ａと電源スイッチ３０７ｂとを、両
方配置してもよい。これにより、より消費電流を低減できる。
【００４０】
なお、電源スイッチは、バイアス発生回路３０１に流れる電流を遮断できればよい。その
ため、高電位ＶＨが供給される配線とバイアス発生回路３０１の間、あるいは、低電位Ｖ
Ｌが供給される配線とバイアス発生回路３０１の間、あるいは、バイアス発生回路３０１
内部のうちの、いずれかの場所に配置されていればよい。また、バイアス発生回路３０１
の中と、外とに、両方配置されてもよい。
【００４１】
このような回路の動作例について、図５（Ａ）を用いて説明する。図中、ＶＨ、ＶＬ、Ｓ
Ｇａ、ＳＧｂ、ＳＧｃは、それぞれ、高電位ＶＨ、低電位ＶＬ、制御信号ＳＧａ、制御信
号ＳＧｂ、制御信号ＳＧｃの電位を意味する。Ｖｂａは、図３（Ａ）の回路におけるバイ
アス発生回路３０１の出力端子の電位、Ｖｂｂは、図３（Ｂ）の回路におけるバイアス発
生回路３０１の出力端子の電位を意味する。Ｖｎａは、図３（Ａ）の回路における容量素
子３０６の第１電極の電位、Ｖｎｂは、図３（Ｂ）の回路における容量素子３０６の第１
電極の電位を意味する。
【００４２】
図３（Ａ）（あるいは図３（Ｂ））に示す回路を有する信号処理装置に電源が投入された
直後は、電源スイッチ３０７ａ（あるいは電源スイッチ３０７ｂ）はオフである。そのた
めバイアス発生回路３０１は、出力すべきバイアス電位Ｖｂとは異なる電位を出力してい
る。例えば、図３（Ａ）に示す回路では、高電位側にある電源スイッチ３０７ａがオフで
あるため、バイアス発生回路３０１は電位Ｖｂａとして、電位ＶＬと同じ電位を出力する
。また、図３（Ｂ）に示す回路では、低電位側にある電源スイッチ３０７ｂがオフである
ため、バイアス発生回路３０１は電位Ｖｂｂとして、電位ＶＨと同じ電位を出力する。
【００４３】
その後、制御信号ＳＧｂ（あるいは制御信号ＳＧｃ）によって電源スイッチ３０７ａ（あ
るいは電源スイッチ３０７ｂ）がオンとなり、バイアス発生回路３０１の出力端子の電位
は、本来出力すべきバイアス電位Ｖｂとなる。その後、制御信号ＳＧａにより、スイッチ
３０５がオンとなり、容量素子３０６が充電される。この動作をサンプリングといい、図
中、Ｓａｍｐｌｉｎｇ、と記す。
【００４４】
容量素子の充電が終了すると、制御信号ＳＧａにより、スイッチ３０５がオフとなり、容
量素子３０６の電荷が保持される。また、制御信号ＳＧｂ（あるいは制御信号ＳＧｃ）に
よって、電源スイッチ３０７ａ（あるいは電源スイッチ３０７ｂ）がオフとなる。このた
め、バイアス発生回路３０１の出力端子の電位Ｖｂａ（あるいは電位Ｖｂｂ）は、バイア
ス電位Ｖｂとは異なる電位となる。しかしながら、スイッチ３０５がオフであるため、電
位Ｖｎａ（あるいは電位Ｖｎｂ）はその影響をほとんど受けない。この動作をホールディ
ングといい、図中、Ｈｏｌｄｉｎｇ、と記す。
【００４５】
一定期間が経過した後、電位Ｖｎａ（あるいは電位Ｖｎｂ）は、サンプリング直後の値か
ら変動する。図３（Ａ）の回路では、バイアス発生回路３０１の出力端子の電位はＶＬで
あるので、電位Ｖｎａはサンプリング直後の値から低下する。一方、図３（Ｂ）の回路で
は、バイアス発生回路３０１の出力端子の電位はＶＨであるので、電位Ｖｎｂはサンプリ
ング直後の値から上昇する。
【００４６】
そこで、再度、サンプリングをおこなう。そのために、制御信号ＳＧｂ（あるいは制御信
号ＳＧｃ）によって電源スイッチ３０７ａ（あるいは電源スイッチ３０７ｂ）をオンとす
る。バイアス発生回路３０１の出力端子の電位は、本来出力すべきバイアス電位Ｖｂとな
る。さらに、制御信号ＳＧａにより、スイッチ３０５がオンとなり、容量素子３０６が電
位Ｖｂで充電される。このようにして、必要なときだけ、バイアス発生回路３０１を動作
させることができるので、消費電力を削減できる。
【００４７】
なお、上記においてバイアス電位Ｖｂの電位は低電位ＶＬよりも高い。一方、スイッチ３
０５をオフとするための制御信号の電位は例えば、ＶＬとすることができる。この場合、
図３（Ｂ）に示す回路では、スイッチ３０５がｎ型のトランジスタであるとすれば、ソー
スやドレインの電位よりもゲートの電位が低いという状態が実現する。スイッチ３０５と
して、酸化物半導体を用いたトランジスタ（ＯＳトランジスタ）を使用する場合、ソース
やドレインの電位をゲートの電位より０．５Ｖ以上、典型的には１Ｖ以上高くすることで
、オフ抵抗をより高めることができるので好ましい。
【００４８】
図５（Ｂ）には、他の動作例を示す。この例では、信号処理装置への電源投入後、一度だ
け自動的にサンプリングをおこない、以後、電源が切られるまで、サンプリングをおこな
わないものである。電位保持回路３００の保持特性が十分であれば、このような駆動方法
も可能となる。
【００４９】
次にバイアス発生回路３０１の例について図６（Ａ）乃至図６（Ｅ）を用いて説明する。
バイアス発生回路は、外部から高電位と低電位が入力され、電流を流すことにより、目的
とする電位（バイアス電位）を得るための回路である。
【００５０】
例えば、バイアス発生回路として、図６（Ａ）に示す回路のように、二端子素子３０８ａ
と二端子素子３０８ｂを電位Ｖｘと電位Ｖｙの間に直列に接続し、二端子素子３０８ａと
二端子素子３０８ｂの接続点からバイアス電位Ｖｂｘを得る回路がある。なお、以下の説
明では、ＶｘとＶｙはいずれかが他方より高ければよい。また、二端子素子とは、抵抗、
容量素子、インダクタ、順方向あるいは逆方向のダイオード（ダイオード接続したトラン
ジスタを含む）等である。
【００５１】
さらに、二端子素子を追加すれば、２つ以上の異なるバイアス電位を得ることができる。
例えば、図６（Ｂ）に示す回路のように、図６（Ａ）で示す回路にさらに、二端子素子３
０８ｃを追加し、これらを電位Ｖｘと電位Ｖｙの間に直列に接続し、二端子素子３０８ａ
と二端子素子３０８ｂの接続点からバイアス電位Ｖｂｘを、二端子素子３０８ｂと二端子
素子３０８ｃの接続点からバイアス電位Ｖｂｙを得ることができる。同様に、より多くの
バイアス電位を出力できるバイアス発生回路を構成できる。
【００５２】
なお、図３（Ａ）、図３（Ｂ）では、電源スイッチ３０７ａ、３０７ｂは、バイアス発生
回路の外側に配置されていたが、これに限定されない。例えば、図６（Ａ）に示すバイア
ス発生回路において、その中に、電源スイッチ３０７ｃを配置した場合の例を図７（Ａ）
、図７（Ｂ）に示す。同様に、図６（Ｂ）に示すバイアス発生回路において、その中に、
電源スイッチ３０７ｃを配置した場合の例を図７（Ｃ）乃至図７（Ｆ）に示す。このよう
に、素子間に直列に電源スイッチを配置することにより、素子間を流れる電流を遮断する
ことができ、消費電力を低減することができる。
【００５３】
なお、バイアス発生回路の二端子素子の一部または全部をトランジスタで置き換えてもよ
い。例えば、図６（Ａ）に示すバイアス発生回路の二端子素子３０８ａをトランジスタ３
０９で置き換えると、図６（Ｃ）に示す回路となる。ここで、トランジスタ３０９のゲー
トに特定の電位Ｖｉｎを入力することで、電位Ｖｂｘが決定できる。
【００５４】
同様に、図６（Ｂ）に示すバイアス発生回路の二端子素子３０８ａをトランジスタ３０９
で置き換えると、図６（Ｄ）に示す回路となる。また、図６（Ｂ）に示すバイアス発生回
路の二端子素子３０８ｂをトランジスタ３０９で置き換えると、図６（Ｅ）に示す回路と
なる。
【００５５】
このようにバイアス発生回路には多くのバリエーションがあり、上記のバイアス発生回路
の組み合わせで、より複雑なバイアス発生回路を構成できる。図３に示すバイアス発生回
路３０１は図６に示す構成以外のバイアス発生回路であってもよい。
【００５６】
図３（Ｃ）に示す回路は、電位保持回路３００を有する信号処理装置の例である。ここで
は、２つのバイアス発生回路（バイアス発生回路３０１、バイアス発生回路３０１ａ）を
有し、バイアス発生回路３０１で発生したバイアス電位Ｖｂを電位保持回路３００で保持
し、その電位を、図６（Ｃ）乃至図６（Ｅ）で示すようなトランジスタを有するバイアス
発生回路３０１ａに入力する構成を有する。
【００５７】
バイアス発生回路３０１ａからはバイアス電位Ｖｂ１とバイアス電位Ｖｂ２が出力され、
増幅回路３０２に入力される。なお、バイアス電位Ｖｂ２には入力信号ＩＮが重畳され、
入力信号ＩＮは増幅回路３０２で増幅されて、出力信号ＯＵＴとなる。バイアス発生回路
３０１には、高電位ＶＨ、低電位ＶＬが、バイアス発生回路３０１ａには、高電位ＶＨ１
、低電位ＶＬ１が、増幅回路３０２には、高電位ＶＨ２、低電位ＶＬ２が、それぞれ供給
される。高電位ＶＨ、高電位ＶＨ１、高電位ＶＨ２は互い異なっても、一部または全部が
同じでもよい。低電位ＶＬ、低電位ＶＬ１、低電位ＶＬ２は互い異なっても、一部または
全部が同じでもよい。バイアス発生回路３０１への電源の供給は、高電位ＶＨとバイアス
発生回路３０１の間に設けられた電源スイッチ３０７ａにより制御される。
【００５８】
図３（Ｃ）に示される回路において、電位保持回路３００、バイアス発生回路３０１、電
源スイッチ３０７ａの構成は、図３（Ａ）と同様である。
【００５９】
また、図３（Ｄ）のように、電源スイッチ３０７ｂを、低電位ＶＬとバイアス発生回路３
０１の間に設けてもよい。この場合、電位保持回路３００、バイアス発生回路３０１、電
源スイッチ３０７ｂの構成は、図３（Ｂ）と同様である。
【００６０】
図８（Ａ）は、増幅回路３０２、定電流発生回路３０３、インダクタ３０４を含むアンプ
の例である。図８（Ａ）に示される回路は、バイアス発生回路３０１、バイアス発生回路
３０１ａ、バイアス発生回路３０１ｂを有し、バイアス発生回路３０１はバイアス電位Ｖ
ｂを、バイアス発生回路３０１ａはバイアス電位Ｖｂ１とバイアス電位Ｖｂ２を、バイア
ス発生回路３０１ｂはバイアス電位Ｖｂ３とバイアス電位Ｖｂ４をそれぞれ生成する。バ
イアス発生回路３０１、バイアス発生回路３０１ａ、バイアス発生回路３０１ｂには電位
ＶＤＤ１、接地電位ＧＮＤが供給される。ただし、バイアス発生回路３０１とバイアス発
生回路３０１ｂには、電源スイッチ３０７ａにより、電位ＶＤＤ１の供給が制御できる構
成となっている。
【００６１】
図８（Ａ）において、スイッチ３０５と容量素子３０６で構成される電位保持回路がバイ
アス電位Ｖｂを、スイッチ３０５ａと容量素子３０６ａで構成される電位保持回路がバイ
アス電位Ｖｂ３を、スイッチ３０５ｂと容量素子３０６ｂで構成される電位保持回路がバ
イアス電位Ｖｂ４を、それぞれ保持する構成となっている。なお、容量素子３０６ａ、容
量素子３０６ｂの第２電極の電位は、それぞれ、電位ＶＣａ、電位ＶＣｂに保持されると
する。スイッチ３０５、スイッチ３０５ａ、スイッチ３０５ｂはいずれも制御信号ＳＧａ
によって制御される。
【００６２】
これらの電位保持回路で保持されている電位は、別の回路に供給される。例えば、スイッ
チ３０５と容量素子３０６で構成される電位保持回路が保持するバイアス電位Ｖｂは、バ
イアス発生回路３０１ａに供給され、スイッチ３０５ａと容量素子３０６ａで構成される
電位保持回路が保持するバイアス電位Ｖｂ３は、増幅回路３０２に供給され、スイッチ３
０５ｂと容量素子３０６ｂで構成される電位保持回路が保持するバイアス電位Ｖｂ４は、
定電流発生回路３０３に供給される。
【００６３】
なお、バイアス発生回路３０１とバイアス発生回路３０１ｂは、電源スイッチ３０７ａの
みにより制御されているが、これに限定されない。それぞれ独立に制御されてもよい。電
源スイッチ３０７ａ１と電源スイッチ３０７ａ２とによって制御されている場合を、図９
（Ａ）に示す。電源スイッチ３０７ａ１は、制御信号ＳＧｂ１により、電源スイッチ３０
７ａ２は、制御信号ＳＧｂ２により制御される。
【００６４】
図８（Ｂ）は、増幅回路３０２、定電流発生回路３０３、インダクタ３０４を含むアンプ
の例である。主たる構成は図８（Ａ）に示されるアンプと同じである。ただし、バイアス
発生回路３０１とバイアス発生回路３０１ｂには、電源スイッチ３０７ｂにより、接地電
位ＧＮＤの供給が制御できる構成となっている。
【００６５】
なお、バイアス発生回路３０１とバイアス発生回路３０１ｂは、電源スイッチ３０７ｂの
みにより制御されているが、これに限定されない。それぞれ独立に制御されてもよい。電
源スイッチ３０７ｂ１と電源スイッチ３０７ｂ２とによって制御されている場合を、図９
（Ｂ）に示す。電源スイッチ３０７ｂ１は、制御信号ＳＧｃ１により、電源スイッチ３０
７ｂ２は、制御信号ＳＧｃ２により制御される。
【００６６】
いずれの場合においても、それぞれの電位保持回路でバイアス電位が保持されている期間
においては、電源スイッチ３０７ａ（あるいは電源スイッチ３０７ｂ）をオフにして、バ
イアス発生回路を流れる電流を遮断できるので消費電力を低減できる。電源スイッチ３０
７ａは制御信号ＳＧｂで制御される。
【００６７】
なお、図１０（Ａ）、図１０（Ｂ）に示すように、バイアス発生回路３０１とバイアス発
生回路３０１ｂとを、それぞれ、電源スイッチ３０７ａと電源スイッチ３０７ｂとで制御
してもよい。
【００６８】
または、図１１（Ａ）、図１１（Ｂ）に示すように、電源スイッチを設けないようにして
もよい。例えば、図１１（Ａ）では、複数の異なる電位を供給する配線により回路に電位
が供給される場合を示す。バイアス発生回路３０１およびバイアス発生回路３０１ｂの高
電位側に、電位ＶＤＤ３が供給されている。電位ＶＤＤ３は、電位ＶＤＤ１と電位ＧＮＤ
との間の値を取るようにする。例えば、電位ＶＤＤ３の電位を電位ＧＮＤとすることによ
り、バイアス発生回路３０１およびバイアス発生回路３０１ｂへの電流の供給を遮断でき
る。同様に、図１１（Ｂ）では、バイアス発生回路３０１およびバイアス発生回路３０１
ｂの低電位側に、電位ＧＮＤ１が供給されている。電位ＧＮＤ１は、電位ＶＤＤ１と電位
ＧＮＤとの間の値を取るようにする。例えば、配線の電位をＶＤＤ１とすることにより、
バイアス発生回路３０１およびバイアス発生回路３０１ｂへの電流の供給を遮断できる。
【００６９】
なお、図１１（Ａ）、図１１（Ｂ）では、バイアス発生回路３０１とバイアス発生回路３
０１ｂが、同じ電源線と接続されているが、これに限定されない。高電位側の電源線や低
電位側の電源線をさらに分けて、バイアス発生回路３０１とバイアス発生回路３０１ｂと
で、別々の電源線と接続させて、それぞれの電位を変動させてもよい。
【００７０】
図１２には、図８（Ａ）に示したアンプの具体例を示す。図１２に示されるアンプは、ダ
イオード接続したトランジスタ３１８、トランジスタ３１９、トランジスタ３２０と、抵
抗素子３２６を有するバイアス発生回路３０１、トランジスタ３１６と抵抗素子３２３、
抵抗素子３２４、抵抗素子３２５よりなるバイアス発生回路３０１ａ、ダイオード接続し
たトランジスタ３１７と抵抗素子３２１、抵抗素子３２２を有するバイアス発生回路３０
１ｂ、トランジスタ３１１とトランジスタ３１２を有する差動増幅部とカスコードトラン
ジスタとして機能するトランジスタ３１３、トランジスタ３１４よりなる増幅回路３０２
、トランジスタ３１５よりなる定電流発生回路３０３、インダクタ３０４を有する。これ
らの機能は図２に関して説明したことと同様であるので、詳細は省略する。
【００７１】
また、スイッチ３０５と容量素子３０６で構成される電位保持回路３００、スイッチ３０
５ａと容量素子３０６ａで構成される電位保持回路３００ａ、スイッチ３０５ｂと容量素
子３０６ｂで構成される電位保持回路３００ｂを有する。
【００７２】
さらに、バイアス発生回路３０１、バイアス発生回路３０１ｂの高電位が供給される端子
（すなわち、抵抗素子３２１と抵抗素子３２６）は電源スイッチ３０７ａに接続し、電源
スイッチ３０７ａのオンオフにより、バイアス発生回路３０１、バイアス発生回路３０１
ｂへの電源の供給が制御できる。
【００７３】
また、スイッチ３０５、スイッチ３０５ａ、スイッチ３０５ｂはいずれも制御信号ＳＧａ
によって制御される。これらの機能は図８（Ａ）に関して説明したものと同様である。図
では、容量素子３０６、容量素子３０６ａ、容量素子３０６ｂの第２電極はいずれも接地
電位ＧＮＤに保持されるが、電位ＶＤＤに保持される構成でもよい。
【００７４】
電位保持回路３００、電位保持回路３００ａ、電位保持回路３００ｂに、それぞれ、バイ
アス電位Ｖｂ、バイアス電位Ｖｂ３、バイアス電位Ｖｂ４を保持することで、バイアス発
生回路３０１、バイアス発生回路３０１ｂを流れる電流Ｉ１、電流Ｉ３を減らすことがで
きる。これらが図１２のアンプで流れる全電流（Ｉ０＋Ｉ１＋Ｉ２＋Ｉ３）に占める割合
は最大で５０％であるため、ホールディングでは、図１２のアンプでは消費電力を最大で
半減できる。
【００７５】
なお、制御信号ＳＧａを電位ＶＤＤと接地電位ＧＮＤで生成する場合、電位ＶＤＤの設定
は以下のようにおこなえばよい。図１２において、トランジスタ３１１乃至トランジスタ
３２０のしきい値がすべて同じであるとすると、バイアス電位Ｖｂはバイアス電位Ｖｂ４
よりも高い。バイアス電位Ｖｂ３は抵抗素子３２１と抵抗素子３２２の比率も関与するの
でＶｔｈだけでは表現できないが、増幅回路３０２の構成を考慮すると、バイアス電位Ｖ
ｂ３は、バイアス電位Ｖｂよりも高いことが好ましい。
【００７６】
したがって、電位保持回路３００ａにおいて、スイッチ３０５ａがしきい値Ｖｔｈ１であ
るｎ型トランジスタであるとすれば、制御信号ＳＧａの高電位（スイッチ３０５をオンと
する電位）は、バイアス電位Ｖｂ３にＶｔｈ１を足し合わせたものよりも高いことが必要
である。
【００７７】
一般に、ＭＯＳトランジスタにおいては、サブスレショールド値は室温では、理論値が６
０ｍＶ／桁程度であるが、より高温での使用やその他の要因を考慮すると１００ｍＶ／桁
程度を前提する必要があり、オンオフ比を１６桁とするとＶｔｈ１は１．６Ｖと算出され
る。したがって、制御信号ＳＧａの高電位は、バイアス電位Ｖｂ３に１．６Ｖを足し合わ
せたものよりも高いことが必要である。
【００７８】
オン電流をある程度得るためのマージンを考慮すると、制御信号ＳＧａの高電位とバイア
ス電位Ｖｂ３の差はＶｔｈ１（＝１．６Ｖ）に０．４Ｖを足した２Ｖより大きいとよい。
そして、制御信号ＳＧａの高電位をＶＤＤとするためには、ＶＤＤ＞Ｖｂ３＋２［Ｖ］と
なるようにＶＤＤを設定するとよい。
【００７９】
上記は、電源スイッチ３０７ａが電位ＶＤＤ側に設けられているため、ホールディングに
おいて、バイアス発生回路３０１、バイアス発生回路３０１ｂが接地電位ＧＮＤを出力す
ることを前提とした議論である。
【００８０】
図３（Ｂ）、図３（Ｄ）あるいは図８（Ｂ）に示すように、バイアス発生回路の低電位側
に電源スイッチ３０７ｂを有する場合には、Ｖｔｈ１はより低くてもよいので、上記の条
件は緩和される。この場合には、電位保持回路で保持されるもっとも低いバイアス電位を
考慮する必要がある。図１２と同様な回路においては、もっとも低いバイアス電位はバイ
アス電位Ｖｂ４である。
【００８１】
ホールディングにおいては、図８（Ｂ）の電源スイッチ３０７ｂがオフとなるので、バイ
アス発生回路３０１、バイアス発生回路３０１ｂは電位ＶＤＤを出力する。すなわち、ス
イッチ３０５、スイッチ３０５ａ、スイッチ３０５ｂがｎ型トランジスタであるとき、そ
のソースとドレインの一方の電位は、バイアス電位Ｖｂ、バイアス電位Ｖｂ３、バイアス
電位Ｖｂ４であり、他方の電位はすべて電位ＶＤＤである。また、ゲートの電位は接地電
位ＧＮＤである。この状態で十分なオフ特性が得られる最低のＶｔｈ１を求めることとな
る。
【００８２】
詳細は省略するが、この場合、Ｖｔｈ１≧１．６［Ｖ］−Ｖｂ４、であればよい。したが
って、制御信号ＳＧａの高電位は、Ｖｂ３＋（１．６［Ｖ］−Ｖｂ４）＋０．４［Ｖ］よ
り大きければよい。制御信号ＳＧａの高電位を電位ＶＤＤとする場合も、図１２の場合よ
りＶｂ４だけ低くできる。
【００８３】
なお、以上の議論は電位保持回路３００ｂの容量素子３０６ｂの第１電極の電位の変動が
ない場合のものであり、第１電極の電位が何らかの要因で変動する場合、しきい値の最小
値はその変動の影響を受ける。例えば、バイアス発生回路３０１ａからは、バイアス電位
Ｖｂ２が出力されるが、これをトランジスタと容量素子からなる、電位保持回路３００と
同様な電位保持回路で保持することを想定した場合、容量素子の第１電極には、バイアス
電位Ｖｂ２に入力信号ＩＮが重畳された電位が印加されることとなる。
【００８４】
入力信号は振幅を有する高周波（交流）であるので、容量素子の第１電極の電位が変動す
る。したがって、バイアス電位Ｖｂ２を保持するためには、容量素子の第１電極（とそれ
と同電位となるトランジスタのソースあるいはドレイン）の電位が変動しても、トランジ
スタのオフ状態が維持できるようにトランジスタのしきい値等を選択あるいは設定すると
よい。あるいは、入力信号ＩＮの振幅を制限してもよい。
【００８５】
なお、制御信号ＳＧａおよび制御信号ＳＧｂ（あるいは制御信号ＳＧｃ）あるいはその元
となる電位は、他の集積回路で生成されたものでもよく、例えば、信号処理装置に液晶表
示装置のように高い電圧を必要とする回路がある場合は、その回路の電位を用いてもよい
。
【００８６】
実際の信号処理装置では、上記のようなアンプが複数設けられている。図１３（Ａ）は１
つのアンプＲＦＡＭＰ１に入力される信号や電位を示すもので、上記で説明したように、
アンプには、入力信号ＩＮ、増幅された出力信号ＯＵＴ、電位ＶＤＤ、接地電位ＧＮＤに
加えて、制御信号ＳＧａ、制御信号ＳＧｂが入力される。そのため、これらのアンプそれ
ぞれに制御信号ＳＧａ、制御信号ＳＧｂを発生させる回路を設けるよりも、制御信号ＳＧ
ａ、制御信号ＳＧｂを発生させる回路を複数のアンプで共有するとよい。
【００８７】
例えば、図１３（Ｂ）に示す制御信号発生システム４００ａのようにタイマー４０１ａ、
タイマー４０１ｂを設け、タイマー４０１ａでは、制御信号ＳＧａを、タイマー４０１ｂ
では制御信号ＳＧｂ（あるいは制御信号ＳＧｃ）を発生させるようにする。タイマー４０
１ａ、タイマー４０１ｂは、クロック発生回路４０２で発生するクロック数をカウントす
ることで、一定時間ごとにサンプリングがおこなわれるように制御信号ＳＧａ、制御信号
ＳＧｂ（あるいは制御信号ＳＧｃ）を供給する。
【００８８】
タイマー４０１ａ、タイマー４０１ｂから、複数のアンプ（図中に、ＲＦＡＭＰ１、ＲＦ
ＡＭＰ２、ＲＦＡＭＰ３と表記）に、制御信号ＳＧａ、制御信号ＳＧｂ（あるいは制御信
号ＳＧｃ）が送られる構成とする。
【００８９】
なお、図５（Ｂ）に示すように、信号処理装置への電源投入直後にのみサンプリングをお
こなう方式では、図１３（Ｃ）に示す制御信号発生システム４００ｂを利用できる。制御
信号発生システム４００ｂでは、スイッチ４０３によって、電源４０４から電力が供給さ
れると自動的にタイマー４０１ｃ、タイマー４０１ｄがカウントを始め、サンプリングを
おこなうための、制御信号ＳＧａ、制御信号ＳＧｂ（あるいは制御信号ＳＧｃ）を一度だ
け送出する。
【００９０】
ひとつのバイアス発生回路で生成され、電位保持回路で保持された電位は複数の増幅回路
や他のバイアス発生回路に供給されてもよい。図１４（Ａ）にその例を示す。図１４（Ａ
）において、電位保持回路３００、バイアス発生回路３０１、バイアス発生回路３０１ａ
、増幅回路３０２、電源スイッチ３０７ａは、図３（Ｃ）で示すものと同等な回路である
。図１４（Ａ）では、電位保持回路３００に保持された電位が、バイアス発生回路３０１
ａだけでなく、他のバイアス発生回路３０１ｃや増幅回路３０２ｂにも供給される構成と
なっている。バイアス発生回路３０１ｃで生成したバイアス電位は増幅回路３０２ａに供
給される。このような構成とすることで、バイアス発生回路や電位保持回路を個々のアン
プに設けるよりも集積度を高めることができる。
【００９１】
また、１つの信号処理回路で使用されるバイアス電位の数が限定される場合には、図１４
（Ｂ）に示すような方式も有効である。例えば、図１２に示すアンプでは、実質３つのバ
イアス電位を保持すればよい。図１４（Ｂ）に示す信号処理装置では、一部のバイアス発
生回路は設けられず、給電用端子３１０ａから入力された電位を電位保持回路３００に保
持して、増幅回路やバイアス発生回路に供給される。
【００９２】
なお、容量素子３０６を充電する際には、スイッチ３０５を制御するための制御信号ＳＧ
ａを与える必要があるが、その信号も外部から供給してもよい。そのためには給電用端子
３１０ｂから制御信号ＳＧａを供給する。制御信号ＳＧａによって、スイッチ３０５をオ
ンとした際に、給電用端子３１０ａに必要な高さのバイアス電位Ｖｂを供給し、その後、
制御信号ＳＧａによって、スイッチ３０５をオフとすることで、サンプリングが完了する
。
【００９３】
サンプリング後は、給電用端子３１０ａと給電用端子３１０ｂを電気的に短絡させてもよ
い。あるいは、他の回路を用いて、給電用端子３１０ａと給電用端子３１０ｂが常に同電
位となるようにしてもよい。
【００９４】
バイアス発生回路だけでなく、電源スイッチ、制御信号ＳＧａ、制御信号ＳＧｂ（あるい
は制御信号ＳＧｃ）を生成する回路も不要であるので、集積度を高めることができる。な
お、外部からバイアス電位が供給される構造のため、サンプリングは出荷の前におこなう
ことが好ましい。そのため、電位保持回路３００が十分な保持特性を有することが必要で
ある。
【００９５】
例えば、容量素子３０６を十分な大きさにすることは有効である。なお、容量素子３０６
の容量が十分に大きいということは、ノイズの影響を受けることや、放射線による電荷の
変動を小さくする上でも有効である。
【００９６】
また、容量素子３０６の誘電体を絶縁特性に優れた単結晶シリコンの熱酸化膜で構成して
もよい。なお、スイッチ３０５をＭＯＳトランジスタで構成する場合、短チャネル効果に
よってサブスレショールド特性が悪化しない程度に、ゲート絶縁膜を厚くしてもよい。
【００９７】
一般に、ゲート絶縁膜を厚くすると、ＭＯＳトランジスタをオンとするためにソースとゲ
ート間の電圧を高くする必要がある。このことは、集積回路においては忌避されているこ
とであるが、図１４（Ｂ）に示す信号処理装置では、スイッチ３０５を制御するための信
号は１度のサンプリングのために外部から導入されるものであり、信号処理回路自体に高
い電圧を発生させる回路を設ける必要はないので、実用上の問題とはならない。
【００９８】
本実施の形態は、他の実施の形態と適宜組み合わせて適用することができる。
【００９９】
（実施の形態２）
本実施の形態では、信号処理装置の断面構造の一例について、図１５を参照して説明する
。本実施の形態の例では、実施の形態１で示したバイアス発成回路、アンプ回路等を、シ
リコンなどを用いたトランジスタで形成し、これらの回路に積層して、電位保持回路を、
酸化物半導体を用いたトランジスタで形成する。
【０１００】
図１５には、信号処理装置の一部の断面を示す。図１５に示す信号処理装置は、下部に第
１の半導体材料（例えば、シリコン）を用いたｎ型のトランジスタ及びｐ型のトランジス
タを有し、上部に第２の半導体材料（例えば、酸化物半導体）を用いたトランジスタ及び
容量素子を有する。
【０１０１】
〈下部のトランジスタの構成〉
ｎ型のトランジスタ５１０は、ｐ型ウェル５００ｐに設けられたチャネル形成領域５０１
と、チャネル形成領域５０１を挟むように設けられた低濃度不純物領域５０２及び高濃度
不純物領域５０３（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接し
て設けられた導電性領域５０７と、チャネル形成領域５０１上に設けられたゲート絶縁膜
５０４ａと、ゲート絶縁膜５０４ａ上に設けられたゲート電極５０５ａと、導電性領域５
０７と接して設けられたソース電極５０６ａ及びドレイン電極５０６ｂと、を有する。ゲ
ート電極５０５ａの側面には、サイドウォール絶縁膜５０８ａが設けられている。トラン
ジスタ５１０を覆うように層間絶縁膜５２１及び層間絶縁膜５２２が設けられている。層
間絶縁膜５２１及び層間絶縁膜５２２に形成された開口を通じて、ソース電極５０６ａ及
びドレイン電極５０６ｂと、導電性領域５０７とが接続されている。なお、導電性領域５
０７には、金属シリサイド等を用いることができる。
【０１０２】
ｐ型のトランジスタ５２０は、ｎ型ウェル５００ｎに設けられたチャネル形成領域５１１
と、チャネル形成領域５１１を挟むように設けられた低濃度不純物領域５１２及び高濃度
不純物領域５１３（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接し
て設けられた導電性領域５１７と、チャネル形成領域５１１上に設けられたゲート絶縁膜
５０４ｂと、ゲート絶縁膜５０４ｂ上に設けられたゲート電極５０５ｂと、導電性領域５
１７と接して設けられたソース電極５０６ｃ及びドレイン電極５０６ｄと、を有する。ゲ
ート電極５０５ｂの側面には、サイドウォール絶縁膜５０８ｂが設けられている。トラン
ジスタ５２０を覆うように層間絶縁膜５２１及び層間絶縁膜５２２が設けられている。層
間絶縁膜５２１及び層間絶縁膜５２２に形成された開口を通じて、ソース電極５０６ｃ及
びドレイン電極５０６ｄと、導電性領域５１７とが接続している。
【０１０３】
また、トランジスタ５１０と、トランジスタ５２０のそれぞれを囲むように素子分離絶縁
膜５０９が設けられている。
【０１０４】
なお、図１５では、トリプルウェル構造を有する場合を示すが、ダブルウェル構造、ツイ
ンウェル構造、シングルウェル構造でもよい。また、図１５では、トランジスタ５１０及
びトランジスタ５２０が、それぞれ、基板に形成されたｐ型ウェル５００ｐ、ｎ型ウェル
５００ｎにチャネルが形成されるトランジスタである場合について示すが、トランジスタ
５１０及びトランジスタ５２０が、絶縁表面上に形成された非晶質半導体膜、多結晶半導
体膜にチャネルが形成されるトランジスタであってもよい。また、ＳＯＩ基板のように、
単結晶半導体膜にチャネルが形成されるトランジスタであってもよい。
【０１０５】
半導体基板として、単結晶半導体基板を用いることにより、トランジスタ５１０及びトラ
ンジスタ５２０を、高速動作させることができ、また、しきい値を精密に制御できる。よ
って、先の実施の形態に示す信号処理装置におけるバイアス発成回路、アンプ回路等を、
単結晶半導体基板に形成することが好ましい。
【０１０６】
また、トランジスタ５１０と、トランジスタ５２０とは、配線５２３によって、それぞれ
接続されており、配線５２３上には、絶縁膜５２４が設けられている。また、絶縁膜５２
４上には、導電層５２５ａ、５２５ｂ、絶縁膜５２６が設けられている。絶縁膜５２６は
、絶縁膜５２４上に、導電層５２５ａ、５２５ｂを形成した後、導電層５２５ａ、５２５
ｂ上に、絶縁膜５２６を形成し、絶縁膜５２６を、導電層５２５ａ、５２５ｂの上面が露
出するまで、研磨処理を行ったものであることが好ましい。
【０１０７】
〈上部のトランジスタの構成〉
上部のトランジスタ５３０は、シリコンよりもバンドギャップが広い半導体膜にチャネル
が形成されるトランジスタである。トランジスタ５３０は、絶縁膜５２４上に設けられた
導電層５２５ａと、導電層５２５ａ上に設けられた絶縁膜５３１及び絶縁膜５３２と、絶
縁膜５３２上に設けられた半導体膜５３３と、半導体膜５３３に接して設けられたソース
電極５３４ａ、ドレイン電極５３４ｂと、半導体膜５３３、ソース電極５３４ａ、ドレイ
ン電極５３４ｂ上に設けられたゲート絶縁膜５３５と、ゲート絶縁膜５３５上に設けられ
たゲート電極５３６ａと、を有する。なお、導電層５２５ａは、ゲート電極として機能す
る。
【０１０８】
図１５では、半導体膜を挟んで上下に２つのゲート電極を有する場合について示している
。両方のゲート電極に、オン状態またはオフ状態を制御するための信号が与えられていて
もよいし、一方のゲート電極にのみ接地電位などの固定の電位が与えられていてもよい。
固定の電位の高さを制御することで、トランジスタのしきい値を制御することができる。
【０１０９】
また、絶縁膜５３２上には、導電層５３４ｃが設けられ、導電層５３４ｃ上には、ゲート
絶縁膜５３５が設けられ、ゲート絶縁膜５３５上には、導電層５３６ｂが設けられている
。導電層５３４ｃ、ゲート絶縁膜５３５、導電層５３６ｂによって、容量素子５４０が構
成される。
【０１１０】
また、トランジスタ５３０及び容量素子５４０を覆うように、層間絶縁膜５３７、層間絶
縁膜５３８が設けられている。また、層間絶縁膜５３７及び層間絶縁膜５３８に形成され
た開口を通じて、ドレイン電極５３４ｂと、配線５３９とが接続されている。
【０１１１】
シリコンよりも広いバンドギャップを有する半導体膜としては化合物半導体があり、例え
ば、酸化物半導体、窒化物半導体などがある。本実施の形態では、半導体膜５３３として
、酸化物半導体を用いる場合について説明する。
【０１１２】
トランジスタ５３０に用いる酸化物半導体は、電子供与体（ドナー）となる水分または水
素などの不純物が低減され、なおかつ酸素欠損が低減されることにより、高純度化された
酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であるこ
とが好ましい。高純度化された酸化物半導体は、真性（真性半導体）又は真性に限りなく
近い。
【０１１３】
ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０１７／ｃｍ３未満
であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１
０１３／ｃｍ３未満であることを指す。
【０１１４】
また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元
素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度
を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。
当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。し
たがって、酸化物半導体中やその界面において不純物濃度を低減させることが好ましい。
【０１１５】
酸化物半導体が真性または実質的に真性であるためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ
Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体
膜のある深さにおいて、または、酸化物半導体膜のある領域において、シリコン濃度を１
×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、
さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していることが好
ましい。
【０１１６】
また、水素濃度は、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体
膜のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９
ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに
好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする部分を有していることが好ましい
。
【０１１７】
また、窒素濃度は、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体
膜のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８
ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに
好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする部分を有していることが好ましい
。
【０１１８】
また、酸化物半導体膜が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物
半導体膜の結晶性を低下させることがある。酸化物半導体膜の結晶性を低下させないため
には、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域
において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１
８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とす
る部分を有していればよい。
【０１１９】
また、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域
において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａ
ｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部
分を有していればよい。
【０１２０】
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジ
スタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ乃至
１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μ
ｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
【０１２１】
なお、絶縁膜５３２は酸化物半導体である半導体膜５３３に酸素を供給する役割を担うこ
とができる。したがって、絶縁膜５３２は酸素を含む絶縁膜であることが好ましく、化学
量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。また、絶縁膜５３２は
、層間絶縁膜としての機能も有する。その場合、絶縁膜５３２の表面には凹凸が形成され
るため、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐ
ｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
【０１２２】
ゲート絶縁膜５３５には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸
化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化
ジルコニウム、酸化ランタン、酸化ハフニウム、酸化アルミニウム、アルミニウムシリケ
ート、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。ゲ
ート絶縁膜５３５の材料を比誘電率が大きいものにすると、ゲート絶縁膜５３５を厚くす
ることができる。たとえば、誘電率が１６の酸化ハフニウムを用いることにより、誘電率
が３．９の酸化シリコンを用いる場合に比べて約４倍厚くすることが可能である。このた
め、ゲート絶縁膜５３５を介したリーク電流を抑制することができる。
【０１２３】
なお、例えば、酸化シリコンと酸化ハフニウムの積層のように、一部に酸化ハフニウム、
酸化アルミニウム、酸化タンタル、窒化シリコンのような電子捕獲準位の多い材料あるい
はフローティングゲートを用い、より高い温度（半導体装置の使用温度あるいは保管温度
よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１５０℃以上３００
℃以下）の下で、ゲート電極５３６ａの電位をソース電極５３４ａやドレイン電極５３４
ｂの電位より高い状態を、１秒以上、代表的には１分以上維持してもよい。
【０１２４】
そうすることで、半導体膜５３３からゲート電極５３６ａに向かって、電子が移動し、そ
のうちのいくらかは電子捕獲準位に捕獲される。このように電子捕獲準位に必要な量の電
子を捕獲させたトランジスタは、しきい値がプラス側にシフトする。ゲート電極５３６ａ
の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値を
制御することができる。また、電子を捕獲せしめる処理は、トランジスタの作製過程にお
こなえばよい。
【０１２５】
例えば、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッ
ケージ後等、工場出荷前のいずれかの段階でおこなうとよい。いずれの場合にも、その後
に１２５℃以上の温度に１時間以上さらされないことが好ましい。
【０１２６】
ゲート電極５３６ａ、導電層５３６ｂは、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚ
ｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電膜を用いることができる。また、上記材
料の積層であってもよい。また、窒素を含んだ導電膜を用いてもよい。たとえば、窒化チ
タン膜上にタングステン膜の積層、窒化タングステン膜上にタングステン膜の積層、窒化
タンタル膜上にタングステン膜の積層などを用いることができる。
【０１２７】
層間絶縁膜５３７には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化
シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジ
ルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁膜を用
いることができる。また、当該酸化物絶縁膜は上記材料の積層であってもよい。
【０１２８】
層間絶縁膜５３７は過剰酸素を含む酸化物絶縁膜であることが好ましい。過剰酸素を含む
酸化物絶縁膜とは、加熱処理などによって酸素を放出することができる酸化物絶縁膜をい
う。好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１
．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。なお、上記ＴＤＳ分析時におけ
る基板温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲
が好ましい。当該酸化物絶縁膜から放出される酸素は酸化物半導体である半導体膜５３３
のチャネル形成領域に拡散させることができることから、チャネル形成領域に酸素欠損が
形成された場合においても酸素を補填することができる。したがって、安定したトランジ
スタの電気特性を得ることができる。
【０１２９】
上記酸化物半導体を用いたトランジスタは、オフ電流が著しく小さいという特性を有する
。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、よ
り好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、な
おかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることによ
り、トランジスタのオフ電流を著しく小さくすることができる。
【０１３０】
具体的に、高純度化された酸化物半導体を半導体膜に用いたトランジスタのオフ電流が小
さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍで
チャネル長が１０μｍの素子であっても、ソース端子とドレイン端子間の電圧（ドレイン
電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測
定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、
オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚ
Ａ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素
子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、
オフ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物
半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該
トランジスタのオフ電流密度を測定した。その結果、トランジスタのソース端子とドレイ
ン端子間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流密度が得ら
れることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用い
たトランジスタは、シリコンを用いたトランジスタに比べてオフ電流が著しく小さいとい
える。
【０１３１】
また、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含
むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつき
を減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）
、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）のいずれか一種ま
たは複数種を含むことが好ましい。
【０１３２】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０１３３】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物
、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、
Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉ
ｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元
系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化
物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−
Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１３４】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意
味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素
を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高い。
【０１３５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化
物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：
１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／
６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原
子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１３６】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
【０１３７】
以下では、酸化物半導体膜の構造について説明する。
【０１３８】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、
「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう
。したがって、８５°以上９５°以下の場合も含まれる。
【０１３９】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
【０１４０】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓ
ｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【０１４１】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０１４２】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ
−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方
体内に収まる大きさの場合も含まれる。
【０１４３】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔ
ｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１４４】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１４５】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
【０１４６】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
【０１４７】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
【０１４８】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１４９】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状
に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１５０】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ膜
の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形
成面または上面の法線ベクトルと平行にならないこともある。
【０１５１】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
【０１５２】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１５３】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
【０１５４】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
【０１５５】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる
場合がある。
【０１５６】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
【０１５７】
次に、微結晶酸化物半導体膜について説明する。
【０１５８】
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができ
ない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下
、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ
以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔ
ａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘ
ｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥ
Ｍによる観察像では、結晶粒界を明確に確認できない場合がある。
【０１５９】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。
）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に
対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ
以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポ
ットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描く
ように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対
しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合
がある。
【０１６０】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０１６１】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１６２】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを
用い、スパッタリング法によって成膜することができる。当該スパッタリング用ターゲッ
トにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面か
ら劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子と
して剥離することがある。この場合、当該平板状またはペレット状のスパッタリング粒子
は帯電しているためプラズマ中で凝集せず、結晶状態を維持したまま基板に到達し、ＣＡ
ＡＣ−ＯＳ膜を成膜することができる。
【０１６３】
半導体膜５３３は、成膜前、成膜時、成膜後において、水素が含まれないようにすること
が好ましい。例えば、半導体膜５３３の成膜時に、水素が極力含まれないように成膜する
、及び半導体膜５３３の成膜後に脱水化または脱水素化のための加熱処理を行うことが好
ましい。また、半導体膜５３３と接する絶縁膜の成膜時に、水素が極力含まれないように
成膜する、及び絶縁膜の成膜後に脱水化または脱水素化のための加熱処理を行うことが好
ましい。
【０１６４】
さらに、絶縁膜５３１として、水素が透過することを防止する膜を用いることにより、下
部のトランジスタや、絶縁膜５２４、層間絶縁膜５２２等に含まれる水素が、半導体膜５
３３に到達することを防止することができる。水素が透過することを防止する膜として、
窒化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム等を
用いることが好ましい。また、層間絶縁膜５３７として、水素が透過することを防止する
膜を用いることにより、層間絶縁膜５３８に含まれる水素が、半導体膜５３３に到達する
ことを防止することができる。
【０１６５】
また、半導体膜５３３に含まれる酸素欠損を低減するために、半導体膜５３３に酸素を供
給する処理を行うことが好ましい。例えば、半導体膜５３３と、酸素が過剰に含まれる絶
縁膜とを接して設け、加熱処理を行うことで、酸素が過剰に含まれる絶縁膜から半導体膜
５３３に、酸素を供給することができる。半導体膜５３３に酸素が供給されることにより
、半導体膜５３３に含まれる酸素欠損を低減することができる。また、半導体膜５３３に
脱水化または脱水素化処理を行った後、半導体膜５３３に酸素を添加する処理を行っても
よい。酸素を添加する処理としては、例えば、イオン注入法、イオンドーピング法、プラ
ズマ処理等により、酸素ラジカル、オゾン、酸素原子、酸素イオン等を、半導体膜５３３
に添加して行う。
【０１６６】
このように、半導体膜５３３において、不純物や酸素欠損が低減されることにより、キャ
リアの発生を抑制することができる。キャリア密度が高まることを抑制することで、キャ
リア密度に起因して、トランジスタのしきい値がマイナス方向にシフトしてしまうことを
抑制することができる。そのため、トランジスタの他方のゲート電極に印加する電位によ
って、トランジスタのしきい値を容易に制御することが可能となる。
【０１６７】
本実施の形態は、他の実施の形態と適宜組み合わせて適用することができる。
【０１６８】
（実施の形態３）
本実施の形態では、実施の形態１の信号処理装置の電位保持回路に用いられるトランジス
タについて図面を用いて説明する。本実施の形態で示すトランジスタは、実施の形態２の
上部のトランジスタに相当するものであり、バイアス発成回路、アンプ回路等は、実施の
形態２と同様に単結晶半導体基板等で形成されるので、ここでは省略する。また、実施の
形態２で上部のトランジスタに関して説明した内容についても省略することがある。
【０１６９】
図１６（Ａ）乃至図１６（Ｃ）は、本実施の形態のトランジスタの上面図および断面図で
ある。図１６（Ａ）は上面図であり、図１６（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１６
（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１６（Ｃ）に相当する。なお、図１６（Ａ）の上面図
では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向
をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。
【０１７０】
図１６（Ａ）乃至図１６（Ｃ）に示すトランジスタ６００は、絶縁膜６０１上に形成され
た、凹部および凸部を有する下地絶縁膜６０２と、下地絶縁膜６０２の凸部上の酸化物半
導体６０４ａおよび酸化物半導体６０４ｂと、酸化物半導体６０４ａおよび酸化物半導体
６０４ｂ上のソース電極６０６ａおよびドレイン電極６０６ｂと、下地絶縁膜６０２の凹
部、下地絶縁膜６０２の凸部（または凹部）の側面、酸化物半導体６０４ａの側面、酸化
物半導体６０４ｂの側面および酸化物半導体６０４ｂの上面、ソース電極６０６ａおよび
ドレイン電極６０６ｂと接する酸化物半導体６０４ｃと、酸化物半導体６０４ｃ上のゲー
ト絶縁膜６０８と、ゲート絶縁膜６０８上で接し、酸化物半導体６０４ｂの上面および側
面に面するゲート電極６１０と、ソース電極６０６ａ、ドレイン電極６０６ｂ、およびゲ
ート電極６１０上の酸化物絶縁膜６１２と、を有する。また、酸化物半導体６０４ａ、酸
化物半導体６０４ｂ、および酸化物半導体６０４ｃを総称して多層酸化物半導体６０４と
呼称する。
【０１７１】
なお、チャネル長とは、上面図において、半導体膜とゲート電極とが重なる領域における
、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極
）との距離をいう。すなわち、図１６（Ａ）では、チャネル長は、酸化物半導体６０４ｂ
とゲート電極６１０とが重なる領域における、ソース電極６０６ａとドレイン電極６０６
ｂとの距離となる。チャネル幅とは、半導体膜とゲート電極とが重なる領域における、ソ
ースまたはドレインの幅をいう。すなわち、図１６（Ａ）では、チャネル幅は、酸化物半
導体６０４ｂとゲート電極６１０とが重なる領域における、ソース電極６０６ａまたはド
レイン電極６０６ｂの幅をいう。
【０１７２】
また、ゲート電極６１０は、酸化物半導体６０４ｂを電気的に取り囲み、オン電流が高め
られる。このようなトランジスタの構造を、Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ（Ｓ
−Ｃｈａｎｎｅｌ）構造とよぶ。なお、Ｓ−Ｃｈａｎｎｅｌ構造では、電流は酸化物半導
体６０４ｂの全体（バルク）を流れる。酸化物半導体６０４ｂの内部を電流が流れること
で、界面散乱の影響を受けにくいため、高いオン電流を得ることができる。なお、酸化物
半導体６０４ｂを厚くすると、オン電流を向上させることができる。このため、ゲート電
極６１０が酸化物半導体６０４ａと酸化物半導体６０４ｂの界面より下地絶縁膜６０２側
まで延伸していてもチャネル幅には関与せず、チャネル幅を小さくすることができるため
、高密度化（高集積化）を実現することができる。
【０１７３】
また、トランジスタのチャネル長およびチャネル幅を微細化するとき、レジストマスクを
後退させながら電極や半導体膜等を加工すると電極や半導体膜等の端部が丸みを帯びる（
曲面を有する）場合がある。このような構成になることで、酸化物半導体６０４ｂ上に形
成されるゲート絶縁膜６０８、ゲート電極６１０および酸化物絶縁膜６１２の被覆性を向
上させることができる。また、ソース電極６０６ａおよびドレイン電極６０６ｂの端部に
生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することが
できる。
【０１７４】
また、トランジスタを微細化することで、集積度を高め、高密度化することができる。例
えば、トランジスタのチャネル長を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好
ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネ
ル幅を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より
好ましくは２０ｎｍ以下とする。本実施の形態のトランジスタは、チャネル幅が上記のよ
うに縮小していても、Ｓ−ｃｈａｎｎｅｌ構造を有することでオン電流を高めることがで
きる。
【０１７５】
また、トランジスタ６００のチャネルが形成される領域において多層酸化物半導体６０４
は、絶縁膜６０１側から酸化物半導体６０４ａ、酸化物半導体６０４ｂ、酸化物半導体６
０４ｃが積層された構造を有している。また、酸化物半導体６０４ｂは、酸化物半導体６
０４ａおよび酸化物半導体６０４ｃで取り囲まれている構造となっている。また、図１６
（Ｃ）に示すようにゲート電極６１０は、酸化物半導体６０４ｂを電気的に取り囲む構造
になっている。なお、酸化物半導体６０４ａ、酸化物半導体６０４ｂ、酸化物半導体６０
４ｃをすべて有する必要はなく、いずれか１つがなくてもよい。
【０１７６】
ここで、一例としては、酸化物半導体６０４ｂには、酸化物半導体６０４ａおよび酸化物
半導体６０４ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい
酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオ
ン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャ
ップ）を差し引いた値として求めることができる。
【０１７７】
酸化物半導体６０４ａおよび酸化物半導体６０４ｃは、酸化物半導体６０４ｂを構成する
金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体６０４ｂより
も、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、
２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物
半導体で形成することが好ましい。
【０１７８】
このような構造において、ゲート電極６１０に電界を印加すると、多層酸化物半導体６０
４のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体６０４ｂにチャネルが形成
される。すなわち、酸化物半導体６０４ｂとゲート絶縁膜６０８との間に酸化物半導体６
０４ｃが形成されていることよって、トランジスタのチャネルがゲート絶縁膜６０８と接
しない領域に形成される構造となる。
【０１７９】
また、酸化物半導体６０４ａは、酸化物半導体６０４ｂを構成する金属元素を一種以上含
んで構成されるため、酸化物半導体６０４ｂと下地絶縁膜６０２が接した場合の界面と比
較して、酸化物半導体６０４ｂと酸化物半導体６０４ａの界面に界面準位を形成しにくく
なる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値が変動
することがある。したがって、酸化物半導体６０４ａを設けることにより、トランジスタ
のしきい値などの電気特性のばらつきを低減することができる。また、当該トランジスタ
の信頼性を向上させることができる。
【０１８０】
また、酸化物半導体６０４ｃは、酸化物半導体６０４ｂを構成する金属元素を一種以上含
んで構成されるため、酸化物半導体６０４ｂとゲート絶縁膜６０８が接した場合の界面と
比較して、酸化物半導体６０４ｂと酸化物半導体６０４ｃとの界面ではキャリアの散乱が
起こりにくくなる。したがって、酸化物半導体６０４ｃを設けることにより、トランジス
タの電界効果移動度を高くすることができる。
【０１８１】
酸化物半導体６０４ａおよび酸化物半導体６０４ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇ
ｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体６０４ｂよりも高い原子数比
で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましく
は２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、
酸素欠損が酸化物半導体膜に生じることを抑制する機能を有する。すなわち、酸化物半導
体６０４ａおよび酸化物半導体６０４ｃは酸化物半導体６０４ｂよりも酸素欠損が生じに
くいということができる。
【０１８２】
なお、酸化物半導体６０４ａ、酸化物半導体６０４ｂ、酸化物半導体６０４ｃが、少なく
ともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ
またはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体６０４ａを
Ｉｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体６０４ｂをＩｎ：Ｍ：Ｚ
ｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体６０４ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ
３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きく
なることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好
ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体６０４ｂ
において、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。
ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしま
うため、ｙ２はｘ２の３倍未満であることが好ましい。
【０１８３】
酸化物半導体６０４ａおよび酸化物半導体６０４ｃのＩｎとＭの原子数比率は、Ｉｎおよ
びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満
、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが
７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体６０４ｂのＩｎとＭの原子数比率は
、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍ
ｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％
以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
【０１８４】
酸化物半導体６０４ａおよび酸化物半導体６０４ｃの厚さは、３ｎｍ以上１００ｎｍ以下
、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体６０４ｂの厚さは、３
ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎ
ｍ以上５０ｎｍ以下とする。また、酸化物半導体６０４ｂは、酸化物半導体６０４ａおよ
び酸化物半導体６０４ｃより厚い方が好ましい。
【０１８５】
酸化物半導体６０４ａ、酸化物半導体６０４ｂ、酸化物半導体６０４ｃには、例えば、イ
ンジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特に、第２
の酸化物半導体６０４ｂにインジウムを含ませると、キャリア移動度が高くなるため好ま
しい。
【０１８６】
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるた
め、実施の形態２で説明したようにシリコンがトランジスタの特性を悪化させることを考
慮すると、多層酸化物半導体のチャネルとなる領域は、本実施の形態のトランジスタのよ
うにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜と
多層酸化物半導体との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こ
り、トランジスタの電界効果移動度が低くなることがある。このような観点からも、多層
酸化物半導体のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
【０１８７】
多層酸化物半導体６０４を酸化物半導体６０４ａ、酸化物半導体６０４ｂ、酸化物半導体
６０４ｃの積層構造とすることで、酸化物半導体６０４ｂにチャネルを形成することがで
き、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することが
できる。
【０１８８】
次に、多層酸化物半導体６０４のバンド構造を説明する。バンド構造の解析は、酸化物半
導体６０４ａおよび酸化物半導体６０４ｃに相当する層としてエネルギーギャップが３．
５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体６０４ｂに相当する層としてエネル
ギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、多層酸化物半導体６
０４に相当する積層を作製して行っている。
【０１８９】
酸化物半導体６０４ａ、酸化物半導体６０４ｂ、酸化物半導体６０４ｃの膜厚はそれぞれ
１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ  ＪＯＢＩＮ
ＹＶＯＮ社  ＵＴ−３００）を用いて測定した。また、真空準位と価電子帯上端のエネ
ルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌ
ｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社  ＶｅｒｓａＰｒｏｂｅ）を
用いて測定した。
【０１９０】
図１７（Ａ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップ
との差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）から模式
的に示されるバンド構造の一部である。図１７（Ａ）は、酸化物半導体６０４ａおよび酸
化物半導体６０４ｃと接して、酸化シリコン膜を設けた場合のバンド図である。ここで、
Ｅｖａｃは真空準位のエネルギー、ＥｃＩ１およびＥｃＩ２は酸化シリコン膜の伝導帯下
端のエネルギー、ＥｃＳ１は酸化物半導体６０４ａの伝導帯下端のエネルギー、ＥｃＳ２
は酸化物半導体６０４ｂの伝導帯下端のエネルギー、ＥｃＳ３は酸化物半導体６０４ｃの
伝導帯下端のエネルギーである。
【０１９１】
図１７（Ａ）に示すように、酸化物半導体６０４ａ、酸化物半導体６０４ｂ、酸化物半導
体６０４ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導
体６０４ａ、酸化物半導体６０４ｂ、酸化物半導体６０４ｃを構成する元素が共通するこ
とにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体６
０４ａ、酸化物半導体６０４ｂ、酸化物半導体６０４ｃは組成が異なる層の積層体ではあ
るが、物性的に連続であるということもできる。
【０１９２】
主成分を共通として積層された多層酸化物半導体６０４は、各層を単に積層するのではな
く連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型
の井戸構造）が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結
合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する
。仮に、積層された多層酸化物半導体６０４の層間に不純物が混在していると、エネルギ
ーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してし
まう。
【０１９３】
なお、図１７（Ａ）では、ＥｃＳ１とＥｃＳ３が同様である場合について示したが、それ
ぞれが異なっていてもよい。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する
場合、バンド構造の一部は、図１７（Ｂ）のように示される。
【０１９４】
例えば、ＥｃＳ１＝ＥｃＳ３である場合は、酸化物半導体６０４ａおよび酸化物半導体６
０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：６：４または１
：９：６（原子数比）、酸化物半導体６０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１または３
：１：２（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、Ｅｃ
Ｓ１＞ＥｃＳ３である場合は、酸化物半導体６０４ａにＩｎ：Ｇａ：Ｚｎ＝１：６：４ま
たは１：９：６（原子数比）、酸化物半導体６０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１ま
たは３：１：２（原子数比）、酸化物半導体６０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、
１：３：３、１：３：４（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができ
る。
【０１９５】
図１７（Ａ）、図１７（Ｂ）より、多層酸化物半導体６０４における酸化物半導体６０４
ｂがウェル（井戸）となり、多層酸化物半導体６０４を用いたトランジスタにおいて、チ
ャネルが酸化物半導体６０４ｂに形成されることがわかる。なお、多層酸化物半導体６０
４は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ  Ｓｈａｐｅ
Ｗｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め
込みチャネルということもできる。
【０１９６】
なお、酸化物半導体６０４ａおよび酸化物半導体６０４ｃと、酸化シリコン膜などの絶縁
膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物半導
体６０４ａおよび酸化物半導体６０４ｃがあることにより、酸化物半導体６０４ｂと当該
トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２
とのエネルギー差が小さい場合、酸化物半導体６０４ｂの電子が該エネルギー差を越えて
トラップ準位に達することがある。電子がトラップ準位に捕獲されることで、絶縁膜界面
にマイナスの固定電荷が生じ、トランジスタのしきい値はプラス方向にシフトしてしまう
。
【０１９７】
したがって、トランジスタのしきい値の変動を低減するには、ＥｃＳ１およびＥｃＳ３と
、ＥｃＳ２との間にエネルギー差を設けることが必要となる。それぞれの当該エネルギー
差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。
【０１９８】
なお、酸化物半導体６０４ａ、酸化物半導体６０４ｂ、酸化物半導体６０４ｃには、結晶
部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安
定した電気特性を付与することができる。
【０１９９】
なお、多層酸化物半導体６０４にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合は、Ｉｎのゲート
絶縁膜への拡散を防ぐために、酸化物半導体６０４ｃは酸化物半導体６０４ｂよりもＩｎ
が少ない組成とすることが好ましい。
【０２００】
ソース電極６０６ａおよびドレイン電極６０６ｂには、酸素と結合し得る導電材料を用い
ることが好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いること
ができる。上記材料において、特に酸素と結合し易いＴｉや、後のプロセス温度が比較的
高くできることなどから、融点の高いＷを用いることがより好ましい。なお、酸素と結合
し得る導電材料には、酸素が拡散し得る材料も含まれる。
【０２０１】
酸素と結合し得る導電材料と多層酸化物半導体膜を接触させると、多層酸化物半導体膜中
の酸素が、酸素と結合し得る導電材料側に拡散する現象が起こる。当該現象は、温度が高
いほど顕著に起こる。トランジスタの作製工程には、いくつかの加熱工程があることから
、上記現象により、多層酸化物半導体膜のソース電極またはドレイン電極と接触した近傍
の領域に酸素欠損が発生し、膜中に僅かに含まれる水素と当該酸素欠損が結合することに
より当該領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソース領
域またはドレイン領域として作用させることができる。
【０２０２】
なお、チャネル長が短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ型
化した領域がトランジスタのチャネル長方向に延在することで短絡してしまうことがある
。この場合、トランジスタの電気特性には、しきい値のシフトにより、実用的なゲート電
圧でオンオフの制御ができない状態（導通状態）が現れる。そのため、チャネル長が短い
トランジスタを形成する場合は、ソース電極およびドレイン電極に酸素と結合しやすい導
電材料を用いることが必ずしも好ましいとはいえない場合がある。
【０２０３】
このような場合にはソース電極６０６ａおよびドレイン電極６０６ｂには、上述した材料
よりも酸素と結合しにくい導電材料を用いることが好ましい。当該導電材料としては、例
えば、窒化タンタル、窒化チタン、またはルテニウムを含む材料などを用いることができ
る。なお、当該導電材料を酸化物半導体６０４ｂと接触させる構成として、当該導電材料
と前述した酸素と結合しやすい導電材料を積層してもよい。
【０２０４】
ゲート絶縁膜６０８は、実施の形態２のゲート絶縁膜５３５に用いる材料を用いればよい
。ゲート電極６１０は、実施の形態２のゲート電極５３６ａ、導電層５３６ｂに用いる材
料を用いればよい。ゲート絶縁膜６０８、およびゲート電極６１０上には酸化物絶縁膜６
１２が形成されていてもよい。酸化物絶縁膜６１２は、実施の形態２の層間絶縁膜５３７
に用いる材料を用いればよい。
【０２０５】
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタ
の微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮
小するとオン電流が低下する。
【０２０６】
しかしながら、本実施の形態のトランジスタでは、前述したように、酸化物半導体６０４
ｂのチャネルが形成される領域を覆うように酸化物半導体６０４ｃが形成されており、チ
ャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層と
ゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタの電界
効果移動度を高くすることができる。
【０２０７】
また、本実施の形態のトランジスタは、酸化物半導体６０４ｂを酸化物半導体６０４ａ上
に形成することで界面準位を形成しにくくする効果や、酸化物半導体６０４ｂを三層構造
の中間層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する
。そのため、酸化物半導体６０４ｂは酸化物半導体６０４ａと酸化物半導体６０４ｃで取
り囲まれた構造（また、ゲート電極６１０で電気的に取り囲まれた構造）となり、上述し
たトランジスタのオン電流の向上に加えて、しきい値の安定化や、Ｓ値を小さくすること
ができる。したがって、Ｉｃｕｔ（ゲート電極の電位をソース電極の電位と同じとしたと
きのソースドレイン間の電流）を下げることができ、消費電力を低減させることができる
。また、トランジスタのしきい値が安定化することから、半導体装置の長期信頼性を向上
させることができる。
【０２０８】
なお、ソース電極６０６ａおよびドレイン電極６０６ｂを形成するとき、ソース電極６０
６ａおよびドレイン電極６０６ｂとなる導電膜のオーバーエッチングがなく、下地絶縁膜
６０２がエッチングされていない形状としてもよい。導電膜をオーバーエッチングにより
、下地絶縁膜６０２をエッチングさせないようにするには、導電膜と下地絶縁膜６０２の
エッチングでの選択比を大きくすればよい。
【０２０９】
また、本実施の形態では、酸化物半導体６０４ｂを酸化物半導体６０４ａおよび酸化物半
導体６０４ｃで挟んでいる構成であったがこれに限られず、酸化物半導体６０４ａおよび
酸化物半導体６０４ｃを有さず酸化物半導体６０４ｂのみがゲート電極に電気的に取り囲
まれている構成としてもよい。
【０２１０】
次に、図１６に示すトランジスタ６００の作製方法について、図１８および図１９を用い
て説明する。
【０２１１】
まず、絶縁膜６０１上に下地絶縁膜６０２を形成する（図１８（Ａ）参照）。
【０２１２】
下地絶縁膜６０２は、プラズマＣＶＤ法またはスパッタリング法等により、酸化アルミニ
ウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマ
ニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフ
ニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化
アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用
いて形成することができる。また、上記材料の積層であってもよく、少なくとも多層酸化
物半導体６０４と接する上層は多層酸化物半導体６０４への酸素の供給源となりえる過剰
な酸素を含む材料で形成することが好ましい。
【０２１３】
また、下地絶縁膜６０２にイオン注入法、イオンドーピング法、プラズマイマージョンイ
オンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することに
よって、下地絶縁膜６０２から多層酸化物半導体６０４への酸素の供給をさらに容易にす
ることができる。
【０２１４】
なお、絶縁膜６０１の表面が絶縁体であり、後に設ける多層酸化物半導体６０４への不純
物拡散の影響が無い場合は、下地絶縁膜６０２を設けない構成とすることができる。
【０２１５】
次に、下地絶縁膜６０２上に酸化物半導体６０４ａ、酸化物半導体６０４ｂをスパッタリ
ング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成する（図１８（Ｂ）
参照）。このとき、図示するように下地絶縁膜６０２を若干過度にエッチングしてもよい
。下地絶縁膜６０２を過度にエッチングすることで、後に形成するゲート電極６１０で酸
化物半導体６０４ｃを覆いやすくすることができる。
【０２１６】
なお、酸化物半導体６０４ａ、酸化物半導体６０４ｂを島状に形成する際に、まず、酸化
物半導体６０４ｂ上にハードマスクとなる膜（たとえばタングステン膜）およびレジスト
マスクを設け、ハードマスクとなる膜をエッチングしてハードマスクを形成し、その後、
レジストマスクを除去し、ハードマスクをマスクとして酸化物半導体６０４ａ、酸化物半
導体６０４ｂをエッチングする。その後、ハードマスクを除去する。この時、エッチング
するにつれて徐々にハードマスクの端部が縮小していくため、自然にハードマスクの端部
が丸みを帯び、曲面を有する。これに伴い、酸化物半導体６０４ｂの形状も端部が丸みを
帯び、曲面を有する。このような構成になることで、酸化物半導体６０４ｂ上に形成され
る、酸化物半導体６０４ｃ、ゲート絶縁膜６０８、ゲート電極６１０、酸化物絶縁膜６１
２の被覆性が向上し、段切れ等の形状不良の発生を防ぐことができる。また、ソース電極
６０６ａおよびドレイン電極６０６ｂの端部に生じる恐れのある電界集中を緩和すること
ができ、トランジスタの劣化を抑制することができる。
【０２１７】
また、酸化物半導体６０４ａ、酸化物半導体６０４ｂの積層、および後の工程で形成する
酸化物半導体６０４ｃを含めた積層において連続接合を形成するためには、ロードロック
室を備えたマルチチャンバー方式の成膜装置（例えばスパッタリング装置）を用いて各層
を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置に
おける各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく
、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐ
ａ乃至１×１０−４Ｐａ程度まで）できること、かつ、成膜される基板を１００℃以上、
好ましくは５００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコー
ルドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆
流しないようにしておくことが好ましい。
【０２１８】
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパ
ッタリングガスの高純度化も必要である。スパッタリングガスとして用いる酸素ガスやア
ルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００
℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれるこ
とを可能な限り防ぐことができる。
【０２１９】
酸化物半導体６０４ａ、酸化物半導体６０４ｂ、および後の工程で形成される酸化物半導
体６０４ｃには、実施の形態２で説明した材料を用いることができる。例えば、酸化物半
導体６０４ａにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］のＩｎ−Ｇ
ａ−Ｚｎ酸化物、酸化物半導体６０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の
Ｉｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体６０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：４または
１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
【０２２０】
また、酸化物半導体６０４ａ、酸化物半導体６０４ｂ、酸化物半導体６０４ｃとして用い
ることのできる酸化物は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むこ
とが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザ
ーを含むことが好ましい。
【０２２１】
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アル
ミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーと
しては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐ
ｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（
Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウ
ム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある
。
【０２２２】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物
、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−
Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉ
ｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ
−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸
化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉ
ｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ
−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸
化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化
物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いる
ことができる。
【０２２３】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として
有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていても
よい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜と
も呼ぶ。
【０２２４】
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用
いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素また
は複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数
）で表記される材料を用いてもよい。
【０２２５】
ただし、酸化物半導体６０４ａおよび酸化物半導体６０４ｃは、酸化物半導体６０４ｂよ
りも電子親和力が小さくなるように材料を選択する。
【０２２６】
なお、酸化物半導体膜の成膜には、スパッタリング法を用いることが好ましい。スパッタ
リング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング
法等を用いることができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も均
一とすることからＤＣスパッタリング法を用いることが好ましい。
【０２２７】
酸化物半導体６０４ａ、酸化物半導体６０４ｂ、酸化物半導体６０４ｃとしてＩｎ−Ｇａ
−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、例えば、Ｉｎ：Ｇａ
：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、
Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１
：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ
：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、
Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のいずれかの材料を用い
、酸化物半導体６０４ａおよび酸化物半導体６０４ｃの電子親和力が酸化物半導体６０４
ｂよりも小さくなるようにすればよい。
【０２２８】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋
（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。
他の酸化物でも同様である。
【０２２９】
また、酸化物半導体６０４ｂは、酸化物半導体６０４ａおよび酸化物半導体６０４ｃより
もインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキ
ャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重
なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少ない組成
となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体６０４ｂにインジウ
ムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現することがで
きる。
【０２３０】
酸化物半導体６０４ｂの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、
２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス
雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、
第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補う
ために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって
、酸化物半導体６０４ｂの結晶性を高め、さらに下地絶縁膜６０２、酸化物半導体６０４
ａから水素や水などの不純物を除去することができる。なお、酸化物半導体６０４ｂを形
成するエッチングの前に第１の加熱処理を行ってもよい。
【０２３１】
次に、酸化物半導体６０４ａおよび酸化物半導体６０４ｂ上にソース電極６０６ａおよび
ドレイン電極６０６ｂとなる第１の導電膜を形成する。第１の導電膜としては、Ａｌ、Ｃ
ｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いることが
できる。例えば、スパッタリング法などにより１００ｎｍのチタン膜を形成する。またＣ
ＶＤ法によりタングステン膜を形成してもよい。
【０２３２】
次に、第１の導電膜を第２の酸化物半導体６０４ｂ上で分断するようにエッチングし、ソ
ース電極６０６ａおよびドレイン電極６０６ｂを形成する（図１８（Ｃ）参照）。
【０２３３】
次に、酸化物半導体６０４ｂ、ソース電極６０６ａおよびドレイン電極６０６ｂ上に、酸
化物半導体膜６０３ｃを成膜する。
【０２３４】
なお、酸化物半導体膜６０３ｃを成膜後に第２の加熱処理を行ってもよい。第２の加熱処
理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、酸化物
半導体膜６０３ｃから水素や水などの不純物を除去することができる。また、酸化物半導
体６０４ａおよび酸化物半導体６０４ｂから、さらに水素や水などの不純物を除去するこ
とができる。
【０２３５】
次に、酸化物半導体膜６０３ｃ上にゲート絶縁膜６０８となる絶縁膜６０７を形成する（
図１９（Ａ）参照）。絶縁膜６０７には、酸化マグネシウム、酸化シリコン、酸化窒化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イッ
トリウム、酸化ジルコニウム、酸化ランタン、酸化ハフニウム、酸化アルミニウム、アル
ミニウムシリケート、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁膜を用いるこ
とができる。なお、絶縁膜６０７は、上記材料の積層であってもよい。絶縁膜６０７は、
スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成する
ことができる。
【０２３６】
次に、絶縁膜６０７上にゲート電極６１０となる第２の導電膜６０９を形成する（図１９
（Ｂ）参照）。第２の導電膜６０９としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ
、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いるこ
とができる。第２の導電膜６０９は、スパッタリング法やＣＶＤ法などにより形成するこ
とができる。また、第２の導電膜６０９としては、窒素を含んだ導電膜を用いてもよく、
上記導電膜と窒素を含んだ導電膜の積層を用いてもよい。
【０２３７】
次に、ゲート電極６１０を形成するためのレジストマスクを用いて、第２の導電膜６０９
を選択的にエッチングし、ゲート電極６１０を形成する（図１９（Ｃ）参照）。なお、図
１６（Ｃ）に示すように、ゲート電極６１０は、酸化物半導体６０４ｂを電気的に取り囲
むように形成される。
【０２３８】
続いて、上記レジストマスクまたはゲート電極６１０をマスクとして絶縁膜６０７を選択
的にエッチングし、ゲート絶縁膜６０８を形成する。
【０２３９】
続いて、上記レジストマスクまたはゲート電極６１０をマスクとして酸化物半導体膜６０
３ｃをエッチングし、酸化物半導体６０４ｃを形成する。
【０２４０】
つまり、酸化物半導体６０４ｃの上端部はゲート絶縁膜６０８の下端部と一致し、ゲート
絶縁膜６０８の上端部はゲート電極６１０の下端部と一致する。なお、ゲート電極６１０
をマスクとしてゲート絶縁膜６０８および酸化物半導体６０４ｃを形成しているがこれに
限られず、第２の導電膜６０９の成膜前にゲート絶縁膜６０８および酸化物半導体６０４
ｃを形成してもよい。
【０２４１】
次に、ソース電極６０６ａ、ドレイン電極６０６ｂ、ゲート電極６１０上に酸化物絶縁膜
６１２を形成する（図１６（Ｂ）、図１６（Ｃ）参照）。酸化物絶縁膜６１２は、下地絶
縁膜６０２と同様の材料、方法を用いて形成することができる。酸化物絶縁膜６１２とし
ては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガ
リウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化
ネオジム、酸化ハフニウムおよび酸化タンタル、もしくは窒素を含む酸化物絶縁膜を用い
るとよい。酸化物絶縁膜６１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法ま
たはＰＬＤ法を用いてで形成することができ、多層酸化物半導体６０４に対し酸素を供給
できるよう過剰に酸素を含む膜とすることが好ましい。
【０２４２】
また、酸化物絶縁膜６１２にイオン注入法、イオンドーピング法、プラズマイマージョン
イオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加すること
によって、酸化物絶縁膜６１２から多層酸化物半導体６０４への酸素の供給をさらに容易
にすることができる。
【０２４３】
次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件
で行うことができる。第３の加熱処理により、下地絶縁膜６０２、ゲート絶縁膜６０８、
酸化物絶縁膜６１２から過剰酸素が放出されやすくなり、多層酸化物半導体６０４の酸素
欠損を低減することができる。
【０２４４】
次に、第４の加熱処理を行う。第４の加熱処理は、１２５℃以上４５０℃以下、好ましく
は１５０℃以上３００℃以下の温度で、ゲート電極６１０の電位をソースやドレインの電
位より高い状態を、１秒以上、代表的には１分以上維持することで、多層酸化物半導体６
０４からゲート電極６１０に向かって、必要とする電子が移動し、そのうちのいくらかは
電子捕獲準位に捕獲される。このようにして、捕獲される電子の量を制御して、しきい値
の増加幅を制御することができる。
【０２４５】
以上の工程で、図１６に示すトランジスタ６００を作製することができる。
【０２４６】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
【０２４７】
（実施の形態４）
本実施の形態では、上記実施の形態で説明した信号処理装置の例について説明する。信号
処理装置の一例としては、コンピュータ、各種携帯情報端末（携帯電話、携帯型ゲーム機
、音響再生装置なども含む）、電子書籍、ワイヤレスキーボードなど、無線通信手段を有
する機器を挙げることができる。また、冷蔵庫、エアコン、自動車、洗濯機、調理機器（
電子レンジ等）においても、上記実施の形態で説明した信号処理装置を有する無線通信手
段を設け、コンピュータ、各種携帯情報端末より遠隔操作することも可能である。
【０２４８】
図２０（Ａ）は、携帯型の情報端末であり、筐体７０１、筐体７０２、第１の表示部７０
３ａ、第２の表示部７０３ｂなどによって構成されている。筐体７０１と筐体７０２の少
なくとも一部には、先の実施の形態に示す信号処理のための回路が設けられている。その
ため、信号処理のための回路が有する一部の回路への電力の供給を停止しても、性能を低
下させることなく動作可能な低消費電力の携帯型の情報端末が実現される。
【０２４９】
なお、第１の表示部７０３ａはタッチ入力機能を有するパネルとなっており、例えば図２
０（Ａ）の左図のように、第１の表示部７０３ａに表示される選択ボタン７０４により「
タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な
大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「
キーボード入力」を選択した場合、図２０（Ａ）の右図のように第１の表示部７０３ａに
はキーボード７０５が表示される。これにより、従来の情報端末と同様に、キー入力によ
る素早い文字入力などが可能となる。
【０２５０】
また、図２０（Ａ）に示す携帯型の情報端末は、図２０（Ａ）の右図のように、第１の表
示部７０３ａ及び第２の表示部７０３ｂのうち、一方を取り外すことができる。第１の表
示部７０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図
ることができ、一方の手で筐体７０２を持ち、他方の手で操作することができるため便利
である。
【０２５１】
図２０（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレ
ンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編
集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有す
ることができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端
子など）、記録媒体挿入部などを備える構成としてもよい。
【０２５２】
また、図２０（Ａ）に示す携帯型の情報端末は無線により、電子書籍サーバから、所望の
書籍データなどを購入し、ダウンロードする構成とすることも可能である。更に、図２０
（Ａ）に示す筐体７０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用
いてもよい。なお、筐体７０１と筐体７０２が分離された状態においては、相互に無線通
信を介して情報をやり取りできる構成でもある。
【０２５３】
図２０（Ｂ）は、電子ペーパーを実装した電子書籍であり、筐体７１１と筐体７１２の２
つの筐体で構成されている。筐体７１１及び筐体７１２には、それぞれ表示部７１３及び
表示部７１４が設けられている。例えば、表示部７１４は電子ペーパーにより構成され、
表示部７１３は液晶表示装置や有機発光型表示装置のように応答が速く動画を表示するの
に好ましい表示装置で構成されてもよい。
【０２５４】
筐体７１１と筐体７１２は、軸部７１５により接続されており、該軸部７１５を軸として
開閉動作を行うことができる。また、筐体７１１は、電源スイッチ７１６、操作キー７１
７、スピーカー７１８などを備えている。筐体７１１、筐体７１２の少なくとも一には、
先の実施の形態に示す信号処理のための回路が設けられている。そのため、信号処理のた
めの回路が有する一部の回路への電力の供給を停止しても、性能を低下させることなく動
作可能な低消費電力の電子書籍が実現される。
【０２５５】
また、筐体７１１と筐体７１２のそれぞれに二次電池を設けることで、例えば、図２０（
Ｂ）の右図のように、それぞれの筐体を分離して駆動できるようにしてもよい。例えば、
筐体７１２には、携帯電話回線に接続できる通信機器と、近距離無線通信規格（例えば、
無線ＬＡＮやブルートゥース）に適合した機器を設け、筐体７１１には近距離の無線通信
機器を設ける構成としてもよい。この場合、筐体７１２が携帯電話回線から受信したデー
タは、近距離無線通信規格で、筐体７１１に転送される。筐体７１１から入力されたデー
タは、近距離無線通信規格で、筐体７１２に送信され、筐体７１２から携帯電話回線に送
信される。すなわち、筐体７１２は無線モデムとして機能する。
【０２５６】
なお、筐体７１１および筐体７１２の距離が離れて、意図せずに通信が途絶する（あるい
は途絶することが予想される）場合には、双方が警報音を発する、あるいは表示部７１３
にメッセージを表示する構成とすると、これらを紛失するリスクが減る。
【０２５７】
このような使用方法においては、例えば、筐体７１２は通常、かばんに入れておき、一方
、筐体７１１を手に持つか、取り出しやすい位置（例えば、衣類のポケット等）に置くこ
とで、簡単な操作は、筐体７１１で実行できる。例えば、データの一部あるいは全部を筐
体７１２に保存し、必要に応じて、近距離無線通信規格で、筐体７１２に送信させ、筐体
７１２で閲覧あるいは視聴することもできる。
【０２５８】
図２０（Ｃ）は、スマートフォンであり、筐体７２１には、表示部７２２と、スピーカー
７２３と、マイク７２４と、操作ボタン７２５等が設けられている。筐体７２１内には、
先の実施の形態に示す信号処理のための回路が設けられている。そのため、信号処理のた
めの回路が有する一部の回路への電力の供給を停止しても、性能を低下させることなく動
作可能な低消費電力のスマートフォンが実現される。
【０２５９】
図２０（Ｄ）は、腕輪型表示装置であり、筐体７３１、表示部７３２などによって構成さ
れている。筐体７３１内には、先の実施の形態に示す信号処理のための回路が設けられて
いる。そのため、信号処理のための回路が有する一部の回路への電力の供給を停止しても
、性能を低下させることなく動作可能な低消費電力の腕輪型表示装置が実現される。
【０２６０】
以上のように、本実施の形態に示す信号処理装置には、先の実施の形態に係る信号処理の
ための回路が搭載されている。このため、消費電力化に優れ、信号処理のための回路が有
する一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能な電子
機器が実現される。
【０２６１】
（実施の形態５）
実施の形態４で説明した無線通信機能を有する信号処理装置（ＲＦデバイス）は相互に通
信をおこなうことができる。これらの通信には、近距離無線通信規格（例えば、無線ＬＡ
Ｎやブルートゥース）に基づく通信技術を使用する。これらの通信は、通信会社の通信網
を使用せずにおこなえる。例えば、住所録の送付、スケジュール表の送付等が可能である
。
【０２６２】
図２０（Ｃ）のスマートフォンと図２０（Ｄ）の腕輪型表示装置が通信をおこなう場合に
ついて図２１を用いて説明する。図２１にはＲＦデバイス８０１（スマートフォン）とＲ
Ｆデバイス８０２（腕輪型表示装置）が相互に無線通信をおこなう様子を示す。
【０２６３】
例えば、ＲＦデバイス８０２の回路ブロックを示すと、主として、ＲＦブロック８０３、
ＣＰＵ８０４、表示装置８０５、センサ８０６、音響システム８０７、二次電池８０８、
ＤＣ−ＤＣコンバータ８０９からなり、ＲＦブロック８０３、ＣＰＵ８０４、表示装置８
０５、センサ８０６、音響システム８０７には、二次電池８０８から電源が供給される。
また、表示装置８０５には、ＤＣ−ＤＣコンバータ８０９で昇圧した電源が供給される。
【０２６４】
ＲＦブロックには、上記の実施の形態で説明したアンプ等の信号を処理する回路が含まれ
る。また、ＤＣ−ＤＣコンバータ８０９で昇圧した電位は、例えば、制御信号ＳＧａに使
用できる。センサ８０６は、温度センサ、紫外線センサ等を含む。音響システム８０７は
、可聴音あるいは振動を発することができる。
【０２６５】
ＲＦデバイス８０１とＲＦデバイス８０２において、たとえば、メールや電話をＲＦデバ
イス８０１が受けた場合、ＲＦデバイス８０２の表示装置８０５にそのことを示すことや
、音響システム８０７を使用して音あるいは振動で通知することができる。
【０２６６】
また、ＲＦデバイス８０２のセンサ８０６でセンシングした情報をＲＦデバイス８０１に
送信して処理できる。たとえばセンサ８０６に温度センサを設け、温度センサで体温を計
測し、それを定期的にＲＦデバイス８０１に送って、管理をおこなうことなどができる。
【０２６７】
また、センサ８０６に紫外線センサを設け、あるレベル以上の検出をおこなったら、ＲＦ
デバイス８０１に情報をおくり、ＲＦデバイス８０１から警報を発するなどの処理を行う
ことができる。
【符号の説明】
【０２６８】
１００    信号処理装置
１０１    フロントエンドモジュール
１０２    ベースバンドプロセッサ
１０３    アンテナ
１０４    バンドパスフィルタ
１０５    発振器
１０６    スイッチ
１０７    パワーアンプ
１０８    スイッチ
１０９    電圧制御発振器
１１０    ローパスフィルタ
１１１    位相比較回路
１１２    スイッチ
１１３    ガウシアンフィルタ
１１４    ローノイズアンプ
１１５    イメージリダクションミキサ
１１６    ＩＦバンドパスフィルタ
１１７    リミッタアンプ
１１８    復調器
１１９    ローパスフィルタ
２０１    バイアス発生回路
２０１ａ    バイアス発生回路
２０１ｂ    バイアス発生回路
２０２    増幅回路
２０３    定電流発生回路
２０４    インダクタ
２１１    トランジスタ
２１２    トランジスタ
２１３    トランジスタ
２１４    トランジスタ
２１５    トランジスタ
２１６    トランジスタ
２１７    トランジスタ
２１８    トランジスタ
２１９    トランジスタ
２２０    トランジスタ
２２１    抵抗素子
２２２    抵抗素子
２２３    抵抗素子
２２４    抵抗素子
２２５    抵抗素子
２２６    抵抗素子
３００    電位保持回路
３００ａ    電位保持回路
３００ｂ    電位保持回路
３０１    バイアス発生回路
３０１ａ    バイアス発生回路
３０１ｂ    バイアス発生回路
３０１ｃ    バイアス発生回路
３０２    増幅回路
３０２ａ    増幅回路
３０２ｂ    増幅回路
３０３    定電流発生回路
３０４    インダクタ
３０５    スイッチ
３０５ａ    スイッチ
３０５ｂ    スイッチ
３０６    容量素子
３０６ａ    容量素子
３０６ｂ    容量素子
３０７ａ    電源スイッチ
３０７ａ１    電源スイッチ
３０７ａ２    電源スイッチ
３０７ｂ    電源スイッチ
３０７ｂ１    電源スイッチ
３０７ｂ２    電源スイッチ
３０７ｃ    電源スイッチ
３０８ａ    二端子素子
３０８ｂ    二端子素子
３０８ｃ    二端子素子
３０９    トランジスタ
３１０ａ    給電用端子
３１０ｂ    給電用端子
３１１    トランジスタ
３１２    トランジスタ
３１３    トランジスタ
３１４    トランジスタ
３１５    トランジスタ
３１６    トランジスタ
３１７    トランジスタ
３１８    トランジスタ
３１９    トランジスタ
３２０    トランジスタ
３２１    抵抗素子
３２２    抵抗素子
３２３    抵抗素子
３２４    抵抗素子
３２５    抵抗素子
３２６    抵抗素子
４００ａ    制御信号発生システム
４００ｂ    制御信号発生システム
４０１ａ    タイマー
４０１ｂ    タイマー
４０１ｃ    タイマー
４０１ｄ    タイマー
４０２    クロック発生回路
４０３    スイッチ
４０４    電源
５００ｐ    ｐ型ウェル
５００ｎ    ｎ型ウェル
５０１    チャネル形成領域
５０２    低濃度不純物領域
５０３    高濃度不純物領域
５０４ａ    ゲート絶縁膜
５０４ｂ    ゲート絶縁膜
５０５ａ    ゲート電極
５０５ｂ    ゲート電極
５０６ａ    ソース電極
５０６ｂ    ドレイン電極
５０６ｃ    ソース電極
５０６ｄ    ドレイン電極
５０７    導電性領域
５０８ａ    サイドウォール絶縁膜
５０８ｂ    サイドウォール絶縁膜
５０９    素子分離絶縁膜
５１０    トランジスタ
５１１    チャネル形成領域
５１２    低濃度不純物領域
５１３    高濃度不純物領域
５１７    導電性領域
５２０    トランジスタ
５２１    層間絶縁膜
５２２    層間絶縁膜
５２３    配線
５２４    絶縁膜
５２５ａ    導電層
５２５ｂ    導電層
５２６    絶縁膜
５３０    トランジスタ
５３１    絶縁膜
５３２    絶縁膜
５３３    半導体膜
５３４ａ    ソース電極
５３４ｂ    ドレイン電極
５３４ｃ    導電層
５３５    ゲート絶縁膜
５３６ａ    ゲート電極
５３６ｂ    導電層
５３７    層間絶縁膜
５３８    層間絶縁膜
５３９    配線
５４０    容量素子
６０１    絶縁膜
６０２    下地絶縁膜
６０３ｃ    酸化物半導体膜
６０４    多層酸化物半導体
６０４ａ    酸化物半導体
６０４ｂ    酸化物半導体
６０４ｃ    酸化物半導体
６０６ａ    ソース電極
６０６ｂ    ドレイン電極
６０７    絶縁膜
６０８    ゲート絶縁膜
６０９    導電膜
６１０    ゲート電極
６１２    酸化物絶縁膜
６００    トランジスタ
７０１    筐体
７０２    筐体
７０３ａ    表示部
７０３ｂ    表示部
７０４    選択ボタン
７０５    キーボード
７１１    筐体
７１２    筐体
７１３    表示部
７１４    表示部
７１５    軸部
７１６    電源スイッチ
７１７    操作キー
７１８    スピーカー
７２１    筐体
７２２    表示部
７２３    スピーカー
７２４    マイク
７２５    操作ボタン
７３１    筐体
７３２    表示部
８０１    ＲＦデバイス
８０２    ＲＦデバイス
８０３    ＲＦブロック
８０４    ＣＰＵ
８０５    表示装置
８０６    センサ
８０７    音響システム
８０８    二次電池
８０９    ＤＣ−ＤＣコンバータ
【図１】
2020005271.tif 000003
【図２】
2020005271.tif 000004
【図３】
2020005271.tif 000005
【図４】
2020005271.tif 000006
【図５】
2020005271.tif 000007
【図６】
2020005271.tif 000008
【図７】
2020005271.tif 000009
【図８】
2020005271.tif 000010
【図９】
2020005271.tif 000011
【図１０】
2020005271.tif 000012
【図１１】
2020005271.tif 000013
【図１２】
2020005271.tif 000014
【図１３】
2020005271.tif 000015
【図１４】
2020005271.tif 000016
【図１５】
2020005271.tif 000017
【図１６】
2020005271.tif 000018
【図１７】
2020005271.tif 000019
【図１８】
2020005271.tif 000020
【図１９】
2020005271.tif 000021
【図２０】
2020005271.tif 000022
【図２１】
2020005271.tif 000023
【手続補正書】
【提出日】令和1年9月5日(2019.9.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の電位保持回路と、増幅回路と、定電流発生回路と、を有し、
前記定電流発生回路は、第１のトランジスタを有し、
前記第１の電位保持回路は、第１のスイッチと、第１の容量素子と、を有し、
前記第１のスイッチは、チャネル形成領域に酸化物半導体を含む第２のトランジスタを有し、
前記第２のトランジスタの第１の端子は、前記第１の容量素子の第１の端子に電気的に接続され、
前記第１の容量素子の第１の端子は、前記第１のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタの第１の端子は、前記増幅回路の第１の端子に電気的に接続され、
前記第１の電位保持回路は、第１の電位を保持する機能を有し、
前記定電流発生回路は、前記第１の電位がゲートに入力された前記第１のトランジスタによって、前記第１のトランジスタの第１の端子と第２の端子との間に電流を流す機能を有する、
信号処理回路。
【請求項２】
請求項１において、
第２の電位保持回路を有し、
前記第２の電位保持回路は、第２のスイッチと、第２の容量素子と、を有し、
前記第２のスイッチは、チャネル形成領域に酸化物半導体を含む第３のトランジスタを有し、
前記第３のトランジスタの第１の端子は、前記第２の容量素子の第１の端子に電気的に接続され、
前記第２の容量素子の第１の端子は、前記増幅回路の第２の端子に電気的に接続され、
前記増幅回路は、第４のトランジスタと、第５のトランジスタと、を有し、
前記第４のトランジスタのゲートは、前記増幅回路の第２の端子に電気的に接続され、
前記第５のトランジスタのゲートは、前記増幅回路の第２の端子に電気的に接続されている、
信号処理回路。
【請求項３】
請求項２において、
バイアス発生回路と、第３の電位保持回路と、第１の配線と、を有し、
前記バイアス発生回路は、第６のトランジスタと、第１の抵抗素子と、第２の抵抗素子と、を有し、
前記第３の電位保持回路は、第３のスイッチと、第３の容量素子と、を有し、
前記第３のスイッチは、チャネル形成領域に酸化物半導体を含む第７のトランジスタを有し、
前記第１の配線は、入力信号を供給する配線としての機能を有し、
前記増幅回路は、第８のトランジスタと、第９のトランジスタと、を有し、
前記第７のトランジスタの第１の端子は、前記第３の容量素子の第１の端子に電気的に接続され、
前記第３の容量素子の第１の端子は、前記第６のトランジスタのゲートに電気的に接続され、
前記第６のトランジスタの第１の端子は、前記第１の抵抗素子の第１の端子と、前記第２の抵抗素子の端子の第１の端子と、に電気的に接続され、
前記第１の抵抗素子の第２の端子は、前記増幅回路の第３の端子に電気的に接続され、
前記第２の抵抗素子の第２の端子は、前記第１の配線と、前記増幅回路の第４の端子と、に電気的に接続され、
前記第８のトランジスタのゲートは、前記増幅回路の第３の端子に電気的に接続され、
前記第８のトランジスタの第１の端子は、前記第４のトランジスタの第１の端子に電気的に接続され、
前記第８のトランジスタの第２の端子は、前記増幅回路の第１の端子に電気的に接続され、
前記第９のトランジスタのゲートは、前記増幅回路の第４の端子に電気的に接続され、
前記第９のトランジスタの第１の端子は、前記第５のトランジスタの第１の端子に電気的に接続され、
前記第９のトランジスタの第２の端子は、前記増幅回路の第１の端子に電気的に接続され、
前記第３の電位保持回路は、第２の電位を保持する機能を有し、
前記バイアス発生回路は、
前記第２の電位がゲートに入力された前記第６のトランジスタと、前記第１の抵抗素子と、によって、第３の電位を生成する機能と、
前記第２の電位がゲートに入力された前記第６のトランジスタと、前記第２の抵抗素子と、によって、前記第３の電位を生成する機能と、を有し、
前記増幅回路の第３の端子には、前記第３の電位が供給され、
前記増幅回路の第４の端子には、前記第３の電位に前記第１の配線からの前記入力信号の電位が加わることで生成される第４の電位が供給される、
信号処理回路。
【請求項４】
請求項３において、
前記第２のトランジスタのゲートは、前記第３のトランジスタのゲートと、前記第７のトランジスタのゲートと、に電気的に接続されている、
信号処理回路。