(57)【要約】      （修正有）【課題】広帯域性能を確保できるインターフェイス回路を提供する。【解決手段】インターフェイス回路１００は、信号ノード２０で信号線Ｌへ接続される実効キャパシタンス１２２を有する信号処理回路１２０と、補助ノード４０で信号線へ接続される実効キャパシタンスを有する補助回路１４０と、信号ノード２０に直列に接続される一対のインダクタ１５、２５と、補助ノード４０に直列に接続される補助対のインダクタ３５、４５と、を有する。一対のインダクタ及び補助対のインダクタは、結合係数ｋＳ及びｋＡによって夫々定義される相互結合を有する。一対のインダクタ及び補助対のインダクタの各対は、一方のインダクタを通って所与の方向で信号線に沿って流れる電流が、他方のインダクタで、正の結合係数を前提として信号線に沿って同じ方向に流れる電流を誘導するように配置され、ｋＳは正の値を有し、ｋＡは負の値を有する。【選択図】図１Ａ
2020005249.tif 000002
【特許請求の範囲】
【請求項１】
信号線であり、それに沿って画定される信号ノード、補助ノード及び接続ノードを有し、該接続ノードは伝送線路への接続用である、前記信号線と、
前記信号ノードで前記信号線へ接続される信号処理回路であり、該信号処理回路の実効キャパシタンスが前記信号ノードで現れるようにする前記信号処理回路と、
前記補助ノードで前記信号線へ接続される補助回路であり、該補助回路の実効キャパシタンスが前記補助ノードで現れるようにする前記補助回路と、
前記信号ノードに隣接しその両側にある前記信号線に沿って直列に接続される一対のインダクタと、
前記補助ノードに隣接しその両側にある前記信号線に沿って直列に接続される補助対のインダクタと
を有し、
前記一対のインダクタは、結合係数ｋＳによって定義される相互結合を有するよう構成され、
前記補助対のインダクタは、結合係数ｋＡによって定義される相互結合を有するよう構成され、
前記インダクタの各対ごとに、当該対のインダクタは、それらのインダクタの一方を通って所与の方向で前記信号線に沿って流れる電流が、それらのインダクタの他方で、正の結合係数を前提として前記信号線に沿って同じ方向に流れる電流を誘導するように、配置され、
ｋＳは正の値を有し、ｋＡは負の値を有する、
インターフェイス回路。
【請求項２】
前記補助ノードは、前記信号ノードと前記接続ノードとの間に前記信号線に沿って画定され、かつ／あるいは
前記一対のインダクタは、前記補助対のインダクタに隣接して前記信号線に沿って接続され、かつ／あるいは
前記補助対のインダクタは、前記接続ノードに隣接して前記信号線に沿って接続される、
請求項１に記載のインターフェイス回路。
【請求項３】
前記補助回路は、静電放電保護回路である、
請求項１又は２に記載のインターフェイス回路。
【請求項４】
ｋＳ及びｋＡは両方とも０．１よりも大きい大きさを有し、かつ／あるいは
ｋＳ及びｋＡは両方とも０．１から０．４の間の大きさを有する、
請求項１乃至３のうちいずれか一項に記載のインターフェイス回路。
【請求項５】
前記信号処理回路の実効キャパシタンスは、前記補助回路の実効キャパシタンスよりも大きく、前記一対のインダクタのインダクタンスは、前記補助対のインダクタのインダクタンスよりも大きく、ｋＳの大きさは、ｋＡの大きさよりも大きい、
請求項１乃至４のうちいずれか一項に記載のインターフェイス回路。
【請求項６】
前記信号線は、それに沿って画定される終端ノードを更に有し、当該インターフェイス回路は、前記終端ノードで前記信号線へ接続される終端抵抗を有し、
任意に、前記終端ノードは、前記補助ノードから前記信号ノードの反対側で前記信号線に沿って画定される、
請求項１乃至５のうちいずれか一項に記載のインターフェイス回路。
【請求項７】
正及び負の前記信号線を有する差動回路であって、
前記正及び負の信号線は夫々がそれ自身の前記ノードの組及びインダクタの対を備え、前記正及び負の信号線の前記接続ノードで差動伝送線路へ接続し、
前記正の信号線のインダクタの対の結合係数は、前記負の信号線の対応するインダクタの対の対応する結合係数と同じ極性を有する、
請求項１乃至６のうちいずれか一項に記載のインターフェイス回路。
【請求項８】
前記信号処理回路は、
前記信号線上又は前記正及び負の信号線上の出力信号を駆動するドライバ回路、及び／又は
前記信号線から又は前記正及び負の信号線からの入力信号を受けるバッファ回路
である、
請求項１乃至７のうちいずれか一項に記載のインターフェイス回路。
【請求項９】
第１端及び第２端を有する伝送線路と、
請求項１乃至８のうちいずれか一項に記載のインターフェイス回路であり、前記伝送線路へその第１端で接続される第１インターフェイス回路と、
請求項１乃至８のうちいずれか一項に記載のインターフェイス回路であり、前記伝送線路へその第２端で接続される第２インターフェイス回路と
を有する信号伝送システム。
【請求項１０】
デジタル−アナログ変換器回路で使用される出力回路であって、
請求項１乃至８のうちいずれか一項に記載のインターフェイス回路を有する
出力回路。
【請求項１１】
請求項１０に記載の出力回路を有するデジタル−アナログ変換器回路。
【請求項１２】
アナログ−デジタル変換器回路で使用される入力回路であって、
請求項１乃至８のうちいずれか一項に記載のインターフェイス回路を有する
入力回路。
【請求項１３】
請求項１２に記載の入力回路を有するアナログ−デジタル変換器回路。
【請求項１４】
請求項１乃至８のうちいずれか一項に記載のインターフェイス回路、又は請求項９に記載の信号伝送システム、又は請求項１０に記載の出力回路、又は請求項１１に記載のデジタル−アナログ変換器回路、又は請求項１２に記載の入力回路、又は請求項１３に記載のアナログ−デジタル変換器回路を有するＩＣチップのような集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターフェイス回路、例えば、信号処理回路の出力段（ドライバ）及び／又は入力段（レシーバ）の部分又は全てを形成すること、に関係がある。
【背景技術】
【０００２】
例えば、デジタル−アナログ変換器（ＤＡＣ）の、そのような出力段は、伝送線路上で信号（すなわち、アナログ信号）を駆動するよう構成されてよい。例えば、アナログ−デジタル変換器（ＡＤＣ）の、そのような入力段は、伝送線路からの信号（すなわち、アナログ信号）を受信又は回復するよう構成されてよい。インターフェイス回路は、ＤＡＣ又はＡＤＣの部分をこのようにして形成し得る。ＤＡＣ及びＡＤＣは、当然、単に、信号処理回路の都合のよい例である。インターフェイス回路及びそれらを有する回路構成は、集積回路として、例えば、ＩＣチップ上で、実装され得る。
【０００３】
出力段に関連したインターフェイス回路は、よって、伝送線路への接続のための追加回路とともにドライバ回路を有してよい。入力段に関連したインターフェイス回路は、よって、伝送線路への接続のための追加回路とともにバッファリング回路を有してよい。
【０００４】
既存のインターフェイス回路は、特に、広帯域性能が重要である高速入出力段に関して、不満足であることが知られている。例えば、ＤＡＣ及びＡＤＣの速度の増大とともに、インターフェイス回路の性能に対する圧力も右肩上がりである。
【発明の概要】
【０００５】
本発明の第１の態様の実施形態に従って、信号線であり、それに沿って画定される信号ノード、補助ノード及び接続ノードを有し、該接続ノードは伝送線路への接続用である、前記信号線と、前記信号ノードで前記信号線へ接続される信号処理回路であり、該信号処理回路の実効キャパシタンスが前記信号ノードで現れる（例えば、与えられる又は印加される）ようにする前記信号処理回路と、前記補助ノードで前記信号線へ接続される補助回路であり、該補助回路の実効キャパシタンスが前記補助ノードで現れる（例えば、与えられる又は印加される）ようにする前記補助回路と、前記信号ノードに（例えば、直接に）隣接しその両側にある前記信号線に沿って直列に接続される一対のインダクタと、前記補助ノードに（例えば、直接に）隣接しその両側にある前記信号線に沿って直列に接続される補助対のインダクタとを有し、前記一対のインダクタは、結合係数ｋＳによって定義される相互結合を有するよう構成され、前記補助対のインダクタは、結合係数ｋＡによって定義される相互結合を有するよう構成され、前記インダクタの各対ごとに、当該対のインダクタは、それらのインダクタの一方を通って所与の方向で前記信号線に沿って流れる電流が、それらのインダクタの他方で、正の結合係数を前提として前記信号線に沿って同じ方向に流れる電流を誘導するように、配置され、ｋＳは正の値を有し、ｋＡは負の値を有する、インターフェイス回路が提供される。
【０００６】
このようなインダクタ配置は、インターフェイス回路を有する回路の広帯域性能を確保するよう（後述されるように、多数の性能指標を一緒に考慮しながら）、信号処理回路の及び補助回路の実効キャパシタンスが補償されることを可能にすることができる。
【０００７】
代替の配置では、ｋＳ及びｋＡは他の極性を有してもよい。すなわち、他の配置では、ｋＳ及びｋＡは両方とも正の値を有してよく、あるいは、ｋＳ及びｋＡは両方とも負の値を有してよい。他の配置では、ｋＳ及びｋＡは単にお互いと反対の極性を有してもよい。すなわち、そのような配置では、ｋＳは正の値を有してよく、ｋＡは負の値を有してよく、あるいは、ｋＳは負の値を有してよく、ｋＡは正の値を有してよい。極性のこのような他の組み合わせは、特定の、関連する利点を有し得る。
【０００８】
前記補助ノードは、前記信号ノードと前記接続ノードとの間に前記信号線に沿って画定されてよく、かつ／あるいは、前記一対のインダクタは、前記補助対のインダクタに（例えば、直接に）隣接して前記信号線に沿って接続されてよく、かつ／あるいは、前記補助対のインダクタは、前記接続ノードに（例えば、直接に）隣接して前記信号線に沿って接続されてよい。
【０００９】
前記補助回路は、静電放電保護回路であってよい。例えば、補助回路は、ダイオードのネットワークを有してもよい。
【００１０】
結合係数ｋＳ及びｋＡは両方とも０．１よりも大きい大きさを有してよく、かつ／あるいは、結合係数ｋＳ及びｋＡは両方とも０．１から０．４の間の大きさを有する。性能は、それらの範囲内で特に有利であることができる。
【００１１】
前記信号処理回路の実効キャパシタンスは、前記補助回路の実効キャパシタンスよりも大きくてよく、前記一対のインダクタのインダクタンスは、前記補助対のインダクタのインダクタンスよりも大きくてよく、ｋＳの大きさは、ｋＡの大きさよりも大きくてよい。例えば、信号処理回路の実効キャパシタンスは、補助回路の実効キャパシタンスの少なくとも２倍であることができ、一対のインダクタのインダクタンスは、補助対のインダクタのインダクタンスの少なくとも２倍であることができ、ｋＳの大きさは、ｋＡの大きさの少なくとも２倍であることができる。
【００１２】
前記接続ノードは、ボンドパッドのような信号パッドとして構成されてよい。
【００１３】
前記信号線は、それに沿って画定される終端ノードを更に有してよく、当該インターフェイス回路は、前記終端ノードで前記信号線へ接続される終端抵抗を有してよい。前記終端ノードは、前記補助ノードから前記信号ノードの反対側で前記信号線に沿って画定されてよい。
【００１４】
例えば、終端抵抗、信号処理回路及び補助回路は、信号線の関連するノードと接地（例えば、ＲＦ接地）との間に夫々接続されてよい。
【００１５】
ブリッジングキャパシタがインダクタの各対を橋渡しするために設けられなくても差し支えない。
【００１６】
当該インターフェイス回路は、正及び負の前記信号線を有する差動回路であってよく、前記正及び負の信号線は夫々がそれ自身の前記ノードの組及びインダクタの対を備え、前記正及び負の信号線の前記接続ノードで差動伝送線路へ接続する。前記正の信号線のインダクタの対の結合係数は、前記負の信号線の対応するインダクタの対の対応する結合係数と同じ極性を有してよい。
【００１７】
例えば、終端抵抗、信号処理回路及び補助回路は、正及び負の信号線の関連するノード間に夫々接続されてよい。
【００１８】
前記正の信号線のインダクタの対の結合係数は、前記負の信号線の対応するインダクタの対の対応する結合係数と実質的に同じであってよい。
【００１９】
前記信号処理回路は、前記正及び負の信号線へそれらの信号ノードで接続されてよく、前記補助回路は、前記正及び負の信号線へそれらの信号線の補助ノードで接続されてよい。
【００２０】
前記信号処理回路は、前記信号線上又は前記正及び負の信号線上の出力信号を駆動するドライバ回路、及び／又は、前記信号線から又は前記正及び負の信号線からの入力信号を受けるバッファ回路であってよい。
【００２１】
本発明の第２の態様の実施形態に従って、第１端及び第２端を有する伝送線路と、本発明の上記の第１の態様のインターフェイス回路であり、前記伝送線路へその第１端で接続される第１インターフェイス回路と、本発明の上記の第１の態様のインターフェイス回路であり、前記伝送線路へその第２端で接続される第２インターフェイス回路とを有する信号伝送システムが提供される。
【００２２】
すなわち、前記第１インターフェイス回路は、前記信号線上又は前記正及び負の信号線上、最終的には伝送線路上の出力信号を駆動するドライバ回路を有するインターフェイス回路であってよく、前記第２インターフェイス回路は、前記信号線から又は前記正及び負の信号線から、最終的には伝送線路からの入力信号を受けるバッファ回路を有するインターフェイス回路であってよい。
【００２３】
本発明の第３の態様の実施形態に従って、デジタル−アナログ変換器回路で使用される出力回路であって、本発明の上記の第１の態様のインターフェイス回路を有する出力回路が提供される。
【００２４】
本発明の第４の態様の実施形態に従って、本発明の上記の第３の態様の出力回路を有するデジタル−アナログ変換器回路が提供される。
【００２５】
本発明の第５の態様の実施形態に従って、アナログ−デジタル変換器回路で使用される入力回路であって、本発明の上記の第１の態様のインターフェイス回路を有する入力回路が提供される。
【００２６】
本発明の第６の態様の実施形態に従って、本発明の上記の第５の態様の入力回路を有するアナログ−デジタル変換器回路が提供される。
【００２７】
本発明の第７の態様の実施形態に従って、本発明の上記の第１の態様のインターフェイス回路、又は本発明の上記の第２の態様の信号伝送システム、又は本発明の上記の第３の態様の出力回路、又は本発明の上記の第４の態様のデジタル−アナログ変換器回路、又は本発明の上記の第５の態様の入力回路、又は本発明の上記の第６の態様のアナログ−デジタル変換器回路を有するＩＣチップ（例えば、フリップチップ）のような集積回路が提供される。
【００２８】
これより、一例として、添付の図面が参照される。
【図面の簡単な説明】
【００２９】
【図１Ａ】インターフェイス回路の概略図である。
【図１Ｂ】インターフェイス回路の概略図である。
【図２Ａ】負結合されたインダクタの概略図である。
【図２Ｂ】正結合されたインダクタの概略図である。
【図３】インターフェイス回路の及び従来の（又は従前考えられていた）回路の特定の実施について、Ｓパラメータが周波数とともにどのように変化するかを示すグラフである。
【図４Ａ】インターフェイス回路の特定の実施について、Ｓパラメータが周波数とともにどのように変化するかを示すグラフである。
【図４Ｂ】インターフェイス回路の特定の実施について、Ｓパラメータが周波数とともにどのように変化するかを示すグラフである。
【図５Ａ】インターフェイス回路の及び従来の回路の特定の実施について、Ｓパラメータが周波数とともにどのように変化するかを示すグラフである。
【図５Ｂ】インターフェイス回路の及び従来の回路の特定の実施について、Ｓパラメータが周波数とともにどのように変化するかを示すグラフである。
【図６】差動インターフェイス回路の概略図である。
【図７Ａ】ＡＤＣ又はＤＡＣ回路の概略図である。
【図７Ｂ】ＡＤＣ又はＤＡＣ回路の概略図である。
【発明を実施するための形態】
【００３０】
導入として、広帯域出力段（ドライバ）及び入力段（レシーバ）において、広帯域伝送利得（Ｓ２１）及び広帯域リターン損（Ｓ２２／Ｓ１１）の両方を達成することが望ましい。ここで、Ｓ２１、Ｓ２２及びＳ１１は、当業者によって認識されるＳパラメータ（又は散乱パラメータ）である。
【００３１】
通常、集積回路との関連で、静電放電（ＥＳＤ）保護回路が伝送線路への接続に関して設けられ、駆動又はバッファリング回路の寄生キャパシタンスを増大させ、これはＳ１１及びＳ２１性能を劣化させうる。付加的な寄生キャパシタンスを補償しようと試みる既存のインターフェイス回路は、Ｓ２１及びＳ２２／Ｓ１１における性能間で強いトレードオフを有している。すなわち、Ｓ２２／Ｓ１１を改善することはＳ２１を悪化させ、その逆も同様である。優れた又は改善された広帯域性能がＳ２１及びＳ２２／Ｓ１１の両方について達成されるインターフェイス回路を提供することが望ましい。
【００３２】
本発明の実施形態は、Ｓ２２／Ｓ１１とＳ２１との間のトレードオフが弱められるようにする。すなわち、Ｓ２２／Ｓ１１及びＳ２１の両方が考慮される場合に、より良いバンド幅性能を可能にする。出力段を例とすれば、本発明の実施形態は更に、回路の伝送特性を“ピークにする”こと（後で明らかになる。）によって、先行する段によって（例えば、ＤＡＣにおいて）引き起こされる如何なるロールオフも等化する。
【００３３】
本発明の実施形態は、Ｓ２２／Ｓ１１及びＳ２１の両方が広帯域であることを必要とする広帯域システムの出力段（ドライバ）又は入力段（レシーバ）に適用されてよい。上記のとおり、高速なＤＡＣ−ＡＤＣシステムは、１つの都合のよい例である。実施形態は、例えば、１６ｎｍテクノロジで実装される、半導体回路として提供されてよい。明らかなように、本明細書で開示される実施形態において、回路の利点は、結合されたインダクタを有するパッシブ構造をそれが利用する点である。ＤＡＣ及びＡＤＣの例を続けると、本明細書で開示されるインターフェイス回路は、ＤＡＣ出力段又はＡＤＣ入力段の部分を形成してよい。
【００３４】
図１Ａは、インターフェイス回路１００の概略図である。インターフェイス回路１００は、例えば、高速ＤＡＣの出力段（ドライバ）の部分又は全てを形成してよい。
【００３５】
インターフェイス回路１００は、簡略化された形で、すなわち、実際のインターフェイス回路を表す等価回路として、図１で提示されていることが強調される。本開示は、然るべく理解されるだろう。
【００３６】
インターフェイス回路１００は、信号線Ｌ、信号処理回路１２０、補助回路１４０、及び終端抵抗１８０を有する。信号線Ｌは、信号ノード２０、補助ノード４０、接続ノード６０、終端ノード８０、一対のインダクタ１５及び２５、並びに補助対のインダクタ３５及び４５を有する。
【００３７】
図１Ａに示されるインターフェイス回路１００は、上述されたように出力段（ドライバ）において実装されるべきである。信号処理回路１２０は、よって、（可変）電流源によってここで表されているドライバ回路１２４を有する。ドライバ回路１２４に起因して信号ノード２０で現れる又は与えられる（寄生）キャパシタンスは、キャパシタ１２２によって明示的に表されている。信号処理回路１２０は、等価回路１００において信号ノード２０と接地ＧＮＤ（ＲＦ  ＧＮＤを表すとここで考えられてもよい。）との間に接続されて示されている。
【００３８】
補助回路１４０は、先と同じく、補助回路１４０に起因して補助ノード４０で現れる又は与えられる（寄生）キャパシタンスを表すよう、キャパシタによって表されている。補助回路１４０は、例えば、ＥＳＤ保護回路であってよいが、補助ノード４０でキャパシタンスを与える如何なる回路であってもよい。補助回路１４０は、便宜上、本明細書では、ＥＳＤ保護回路１４０と呼ばれ得る。補助回路１４０は、先と同じく、補助ノード４０でのキャパシタンスの影響を示すよう、補助ノード４０と接地ＧＮＤ（ＲＦ  ＧＮＤ）との間に接続されて示されている。当然、補助回路１４０に対応するＥＳＤ保護回路は、当業者に知られるように、信号線Ｌを接地へ接続するダイオードの対として実装され、電圧源を夫々供給してよい。
【００３９】
接続ノード６０は、伝送線路への接続用であり、例えば、信号又はボンドパッドであってよい。終端抵抗１８０は、終端ノード８０と接地ＧＮＤ（ＲＦ  ＧＮＤ）との間に接続されている。通常、終端抵抗１８０は、５０Ω伝送線路及び対応する５０Ω入力段と整合するために５０Ωの値を有し得る。
【００４０】
一対のインダクタ１５及び２５は、Ｔコイルとして簡単に記載され得る。一対のインダクタ１５及び２５は一緒に、信号ノード２０に隣接してその両側で信号線Ｌに沿って直列に接続される。一対のインダクタ１５及び２５は、結合係数ｋＳによって定義される相互結合を有するよう構成される。
【００４１】
同様に、補助対のインダクタ３５及び４５は、Ｔコイルとして簡単に記載され得る。補助対のインダクタ３５及び４５は一緒に、補助ノード４０に隣接してその両側で信号線Ｌに沿って直列に接続される。補助対のインダクタ３５及び４５は、結合係数ｋＡによって定義される相互結合を有するよう構成される。
【００４２】
一対のインダクタ１５及び２５並びに補助対のインダクタ３５及び４５は、ｋＳが正の極性を有し（すなわち、正の値を有し）、ｋＡが負の極性を有する（すなわち、負の値を有する）ように、接続及び配置される。この特定の構成は、Ｓ２１及びＳ２２／Ｓ１１の両方のための優れた広帯域性能にとって有利である。他の配置では、相互結合係数は、図３〜５を参照して後で説明されるように、異なる組み合わせの極性を有してよい。図３〜５から明らかになるように、ｋＳ及びｋＡの極性の他の特定の組み合わせは、他の懸案事項（すなわち、Ｓ２１及びＳ２２／Ｓ１１の両方のための優れた広帯域性能を達成すること以外の懸案事項）に基づき選択されてよい。この意味での極性の意義は、後に説明されることになる。
【００４３】
信号処理回路１２０は、電流を生成し、信号線Ｌ及び伝送線路（図示せず。）上で信号を駆動する。
【００４４】
補助回路１４０がＥＳＤ保護回路を表すところの例において、そのようなＥＳＤ保護回路は、静電放電によるダメージからドライバ回路１２０を保護するために設けられる。しかし、補助回路１４０は、事実上、キャパシタンスとして現れる。従前考えられてきたインターフェイス回路では、補助回路１４０は、そのキャパシタンスが事実上キャパシタ１２２と並列に現れるように設けられる（すなわち、ドライバ回路１２４の実効キャパシタンスを増大させ、性能を悪化させる。）。しかし、対照的に、インターフェイス回路１００では、補助回路１４０は、（信号ノード２０でよりむしろ）インダクタ対３５、４５と並んで補助ノード４０で現れ、そのようなものとして、ドライバ回路１２４及び補助回路１４０のキャパシタンスは分割及び分配される。これは、ドライバ回路１２４及び補助回路１４０の両方のキャパシタンスの影響がより良く補償されることを可能にし、かつ、インターフェイス回路１００が組み込まれる回路のより良い性能を可能にしている。
【００４５】
インターフェイス回路１００のパラメータは、インターフェイス回路（一対のインダクタ１５及び２５並びに補助対のインダクタ３５及び４５と、補助回路１４０と、信号処理回路１２０と、終端抵抗１８０とを含む。）が、従前考えられてきた補償技術と比較して、広範囲の周波数にわたる補償効果を、特に、Ｓ２２／Ｓ１１及びＳ２１の両方が考慮される場合に、改善されたバンド幅性能、を示すように選択される。すなわち、インターフェイス回路１００が組み込まれる回路の性能の劣化は、特定のパラメータ（特に、結合係数ｋＳ及びｋＡ）に対して適切な値が選択されるという条件で、インターフェイス回路１００の構成要素の相互作用により（広範囲の周波数にわたる許容可能レベルまで）低減され得る。
【００４６】
図１Ｂは、インターフェイス回路１０１の概略図である。インターフェイス回路１０１は、図１Ａに示される上記のインターフェイス回路１００と同様であるから、繰り返しの説明は、可能な場合に省略される。図１Ａのインターフェイス回路１００と同じ構成要素は、同じ参照符号を与えられている。
【００４７】
インターフェイス回路１０１は、入力段（すなわち、伝送線路から信号を受ける段）において実装されるべきである。インターフェイス回路１０１は、信号処理回路１２０が信号処理回路１２１によって置き換えられている点を除いて、インターフェイス回路１００と同じ構成要素を有する。信号処理回路１２１は、信号を受信するよう構成された回路である（例えば、信号処理回路１２１はバッファ回路を表し得る。）。信号処理回路１２１に起因して信号ノード２０で現れる（与えられる又は示される）キャパシタンスは、キャパシタ１２３によって表されている。
【００４８】
図１Ｂで破線により示されている回路（代表的な抵抗６２及び代表的なドライバ６４）は、接続ノード６０で接続されるドライバ段及び伝送線路を表すために（例えば、シミュレーションにおいて）使用され得る回路を示す。
【００４９】
図１Ａ及び１Ｂの両方に対応する回路を、すなわち、信号処理回路が信号処理回路１２０及び信号処理回路１２１の両方として（例えば、異なる動作モードで）動作することができるトランシーバとして、設けることが可能であり得る。本開示は然るべく理解されるであろう。
【００５０】
図１Ａ及び１Ｂで使用されるドットのルールについて、これより、図１Ａを参照して簡単に説明する。電流が一対のインダクタの一方のインダクタ（第１インダクタ）（例えば、対１５及び２５の一方）からそのドット付き端子から流れ出るべきであった場合に、その電流から生成される磁界は、その対の２つのインダクタの間の相互結合が、結合係数が正である（すなわち、正の値又は極性を有する）ようなものであるという条件で、その対の他方のインダクタ（第２インダクタ）からそのドット付き端子から流れ出る電流を引き起こすような方向において第２インダクタに影響を及ぼすことになる。代わりに、その対の２つのインダクタの間の相互結合が、結合係数が負である（すなわち、負の値又は極性を有する）ようなものである場合には、第１インダクタからそのドット付き端子から流れ出る電流から生成される磁界は、第２インダクタにそのドット付き端子から流れ込む電流を引き起こすように第２インダクタに影響を及ぼすことになる。
【００５１】
明らかなように、図１Ａ及び１Ｂで使用されるドットのルールは、いささか任意であり、代替のルールは、インダクタの各対内の結合の全体の極性が保たれるという条件で使用されてよい。例えば、図１におけるインダクタ１５、２５、３５及び４５のドットの夫々は、そのインダクタの他方の側にあってもよく、その場合に、相互結合係数ｋＳ及びｋＡの符号は、同じままであってよい。他の例として、正の極性の相互結合を有するインダクタの対と、負の極性の相互結合を有するインダクタの対とを考えると、両方の対において同じ相対位置でドットを有し、かつ、一方の対について正の相互結合係数を及び他方の対について負の相互結合係数を有するのではなく、各対の相互結合係数は、同じ符号を有してよく、ドットの相対位置は、相互結合の極性が正又は負であるかどうかに基づき一方の対において変更されてよい。
【００５２】
図１Ａ及び１Ｂに示されるドットのルールを用いて、インダクタ１５、２５、３５及び４５は、ｋＳが正でありかつｋＡが負である（上述されたように、他の配置では、他の極性が選択されてもよい。）ように構成及び配置される。
【００５３】
正の相互結合係数は、０（すなわち、インダクタ間に相互結合はない。）から１（すなわち、一方のインダクタで生成される全ての磁束が他方へ結合される場合、すなわち、とり得る最大相互結合）までの値を有することができる。コア（すなわち、変圧器と同様）の使用によらず、正の相互結合係数（例えば、本明細書で開示されるＴコイルの場合）は、０から約０．５の間の値を有してよい。負の相互結合係数の対応する範囲は、当然同じであるが負である。
【００５４】
相互結合係数ｋＳ及びｋＡの選択は、多数の因子に基づく。１つのそのような因子は、ドライバ回路１２４により信号ノード２０で現れる又は与えられるキャパシタンス、及び補助回路１４０により補助ノード４０で現れる又は与えられるキャパシタンスである。一般に、ドライバ回路１２４（すなわち、キャパシタ１２２）によるキャパシタンスが大きければ大きいほど、インダクタ１５、２５のインダクタンスは（このキャパシタンスを補償するために）ますます大きくなければならず、補助回路１４０によるキャパシタンスが大きければ大きいほど、インダクタ３５、４５のインダクタンスは（このキャパシタンスを補償するために）ますます大きくなければならない。更に、一般に、より小さいインダクタの場合に、望ましい相互結合を得ることは実際上困難であり得るので、より小さいインダクタの場合に、正の相互結合係数のための値の範囲は、より大きいインダクタの場合（例えば、０から０．５）よりも小さくなる（例えば、０から２．５）。負の相互結合係数の対応する範囲は、当然同じであるが負である。
【００５５】
一般に、相互結合係数ｋＳの０．１を上回る値（例えば、０．１５）は、Ｓ２１及びＳ２２／Ｓ１１の両方のための広帯域性能に関して有利であると知られており、相互結合係数ｋＡの−０．１を下回る値（例えば、−０．１５）は、Ｓ２１及びＳ２２／Ｓ１１の両方のための広帯域性能に関して有利であると知られている。特に、相互結合係数ｋＳについての０．１から０．４の値は、Ｓ２１及びＳ２２／Ｓ１１の両方のための広帯域性能に関して有利であると知られており、相互結合係数ｋＡについての−０．１から−０．４の値は、Ｓ２１及びＳ２２／Ｓ１１の両方のための広帯域性能に関して有利であると知られている。更に、相互結合係数ｋＳについての約０．３又は０．３５の値は、有利であると知られており、相互結合係数ｋＡについての−０．１又は−０．１５の値は、有利であると知られている。特定の配置において、キャパシタ１２２は、キャパシタ１４０よりも大きいキャパシタンス（例えば、２倍のキャパシタンス）を有してよいと考えられている。そのような場合に、ｋＳは、（上記のとおり、値の大きさに関して）ｋＡよりも大きくなる。当然、他の配置では、キャパシタ１２２は、キャパシタ１４０よりも小さいキャパシタンス（例えば、半分）を有してもよい。そのような場合に、ｋＳは、（値の大きさに関して）ｋＡよりも小さくなる。
【００５６】
図２Ａは、負の極性を有する相互結合を有しているインダクタの対の例の概略図である。すなわち、図１Ａ及び１Ｂで使用されるドットのルールに従って、図２Ａに示されるインダクタの対は、負の相互結合係数を有している。
【００５７】
各インダクタは２つの端子を有し、一方のインダクタの一方の端子は、端子Ｔｃｅｎｔｅｒを形成するよう他方の端子の一方の端子へ接続されている。残りの端子はＴ１及びＴ２と標記されている。図２Ａに示される対は、一対のインダクタ１５及び２５であると見なされてよく、その場合に、端子Ｔｃｅｎｔｅｒは、図１Ａ及び１Ｂにおける信号ノード２０と対応する。図２Ａに示される対は、補助対のインダクタ３５及び４５であると見なされてよく、その場合に、端子Ｔｃｅｎｔｅｒは、図１Ａ及び１Ｂにおける補助ノード４０と対応する。
【００５８】
図２Ｂは、正の極性を有する相互結合を有しているインダクタの対の例の概略図である。すなわち、図１Ａ及び１Ｂで使用されるドットのルールに従って、図２Ｂに示されるインダクタの対は、正の相互結合係数を有している。
【００５９】
各インダクタは２つの端子を有し、一方のインダクタの一方の端子は、端子Ｔｃｅｎｔｅｒ′を形成するよう他方の端子の一方の端子へ接続されている。残りの端子はＴ１′及びＴ２′と標記されている。図２Ｂに示される対は、例えば、一対のインダクタ１５及び２５であると見なされてよく、その場合に、端子Ｔｃｅｎｔｅｒ′は、図１Ａ及び１Ｂにおける信号ノード２０と対応する。図２Ｂに示される対は、補助対のインダクタ３５及び４５であると見なされてよく、その場合に、端子Ｔｃｅｎｔｅｒ′は、図１Ａ及び１Ｂにおける補助ノード４０と対応する。
【００６０】
図２Ａ及び２Ｂに示される例は、網羅的ではなく、明らかなように、正又は負の相互結合極性を有するよう構成されたインダクタ対の多数の他の可能な構成がある。
【００６１】
インターフェイス回路１００の実施及び関連する利点が、これより記載される。
【００６２】
上記のＳパラメータは、回路性能の指標である。簡単に言えば、Ｓ２１は、回路の伝送利得（すなわち、順方向電圧利得）の指標であり、Ｓ１１は、入力ポート電圧反射の指標であり、Ｓ２２は、出力ポート電圧反射の指標である。
【００６３】
上述されたように、インターフェイス回路１００は、出力段（ドライバ）において（すなわち、接続ノード６０は、伝送線路に沿って信号を出力するよう、伝送線路への接続用であってよい。）及び／又は入力段（レシーバ）において（すなわち、接続ノード６０は、伝送線路に沿ってそれから信号を受信するよう、伝送線路への接続用であってよい。）実装されてよい。いずれの場合にも、出力段（ドライバ）についての関心のある２つのＳパラメータはＳ２１及びＳ２２であり、入力段についての関心のある２つのパラメータはＳ２１及びＳ１１である。相反定理に従って、Ｓ２１の値は、出力段及び入力段の視点から同じである。
【００６４】
一般に、広範囲の動作周波数にわたって、Ｓ２１は高く、Ｓ１１及び／又はＳ２２は低いことが有利である。現行の例において、広範囲の周波数にわたって、Ｓ２１は−３ｄＢを上回り、Ｓ１１及び／又はＳ２２は−１２ｄＢを下回ることが有利であり得る。一般に、Ｓ２１が−３ｄＢを上回りかつＳ１１及び／又はＳ２２が−１２ｄＢを下回る周波数の範囲が広ければ広いほど、この現行の例における回路の性能はより良い。
【００６５】
インターフェイス回路１００が実装される回路が、−３ｄＢを上回るＳ２１の値を有し、更には、−１２ｄＢを下回るＳ２２及び／又はＳ１１の値を有している周波数の範囲は、所与の配置での具体的な性能が選択されたパラメータ（例えば、回路部品のキャパシタンス、抵抗及びインダクタンス、並びにｋＳ及びｋＡの正確な値）に依存するとして、ｋＳが正でありかつｋＡが負である場合に、従来の回路のそれよりも広いことが知られている。
【００６６】
図３は、シミュレーションに基づき、Ｓ２１及びＳ２２パラメータが信号周波数とともにどのように変化するかを示す２つのグラフを示す。白丸の軌跡は、従来の回路についてのＳパラメータ性能を示し、黒丸の軌跡は、インターフェイス回路１００の特定の実施について測定された同じ性能を示す。用いられた従来の回路は、キャパシタ１４０がキャパシタ１２２と並列に設けられ、インダクタ３５及び４５が設けられておらず、インダクタ１５及び２５によって形成されたＴコイルが（ブリッジ型Ｔコイルのように）キャパシタにより橋渡しされた点で、インターフェイス回路１００の実装とは異なっていた。Ｓ２１についての−３ｄＢ及びＳ２２（及びＳ１１）についての−１２ｄＢのレベルは、グラフに書き記されている。
【００６７】
従来の回路についてのＳ２１の値は、およそ６０ＧＨｚで−３ｄＢを下回り、インターフェイス回路１００についてのＳ２１の値は、およそ８５ＧＨｚで−３ｄＢを下回ることが分かる。同様に、従来の回路についてのＳ２２の値が−１２ｄＢを上回る周波数は、少なくとも１００ＧＨｚであり（それはグラフに示されていない。）、インターフェイス回路１００についてのＳ２２の値が−１２ｄＢを上回る周波数は、およそ７０ＧＨｚである。
【００６８】
よって、従来の回路についてのバンド幅（−３ｄＢを上回るＳ２１の値及び−１２ｄＢを下回るＳ２２の値の両方を有する信号周波数の範囲）は、６０ＧＨｚ（０ＧＨｚから６０ＧＨｚ）であり、インターフェイス回路１００についての対応するバンド幅は、７０ＧＨｚ（０ＧＨｚから７０ＧＨｚ）である。このように、インターフェイス回路１００は、従来の回路よりも広いバンド幅を有する。
【００６９】
図４Ａは、インターフェイス回路１００の特定の実施についてのＳ２１パラメータが信号周波数とともにどのように変化するかを示すグラフである。図４Ｂは、インターフェイス回路１００の同じ実施についてのＳ２２パラメータが信号周波数とともにどのように変化するかを示すグラフである。
【００７０】
図４Ａ及び４Ｂにおいて、三角を有する線は、ｋＳが−０．３でありかつｋＡが−０．２である（すなわち、ｋＳが負でありかつｋＡが負である）インターフェイス回路１００の特定の実施についてのＳパラメータを示す。白丸を有する線は、ｋＳが−０．３でありかつｋＡが０．２である（すなわち、ｋＳが負でありかつｋＡが正である）インターフェイス回路１００の特定の実施についてのＳパラメータを示す。四角を有する線は、ｋＳが０．３でありかつｋＡが０．２である（すなわち、ｋＳが正でありかつｋＡが正である）インターフェイス回路１００の特定の実施についてのＳパラメータを示す。黒丸を有する線は、ｋＳが０．３でありかつｋＡが−０．２である（すなわち、ｋＳが正でありかつｋＡが負である）インターフェイス回路１００の特定の実施についてのＳパラメータを示す。
【００７１】
図４Ａには、Ｓ２１についての−３ｄＢのレベルが書き記されており、図４Ｂには、Ｓ２２（及びＳ１１）についての−１２ｄＢのレベルが書き記されている。図４Ａ及び４Ｂから分かるように、最も広いバンド幅（インターフェイス回路１００の実装を有する回路が、−３ｄＢを上回るＳ２１の値及び−１２ｄＢを下回るＳ２２の値を有して動作することができる周波数の範囲）を与える実施は、結合係数ｋＳが０．３でありかつ結合係数ｋＡが−０．２である実施である（この実施は約６５ＧＨｚのバンド幅を有し、Ｓ２１パラメータは、およそ９０ＧＨｚで−３ｄＢを下回り、Ｓ２２パラメータは、およそ６５ＧＨｚで−１２ｄＢを上回る。）。すなわち、ｋＳが正でありかつｋＡが負である実施である。
【００７２】
インターフェイス回路１００はまた、それが実装される回路の伝送特性（順方向電圧利得Ｓ２１）において（上記の）“ピーク”を生じさせることができる。例えば、図４Ａを見ると、Ｓ２１のグラフは、降下の前にピークに達する。詳細には、適切なパラメータ（例えば、結合係数、インダクタンス、キャパシタンス、など）を前提として、順方向電圧利得は、順方向電圧利得が落ちる（−３ｄＢの閾値を下回る）周波数の直下の周波数で増大することができる。この“ピーク”は、インターフェイス回路１００が実装される段に先行する段によって引き起こされる如何なる“ロールオフ”も等化又は補償するのを助けることができる。すなわち、インターフェイス回路１００のピーク効果は、“ロールオフ”によって引き起こされる性能劣化をやわらげるのを助けることができる。
【００７３】
図５Ａは、従来の回路（上記の従来の回路に対応する。）と比較して、インターフェイス回路１００の特定の実施についてのＳ２１パラメータが周波数とともにどのように変化するかを示すグラフである。図５Ｂは、従来の回路と比較して、インターフェイス回路１００の同じ実施について、Ｓ２２パラメータが周波数とともにどのように変化するかを示すグラフである。
【００７４】
図５Ａ及び５Ｂにおいて、三角を有する線は、ｋＳが−０．３でありかつｋＡが−０．２である（すなわち、ｋＳが負でありかつｋＡが負である）インターフェイス回路１００の特定の実施についてのＳパラメータを示す。白丸を有する線は、ｋＳが−０．３でありかつｋＡが０．２である（すなわち、ｋＳが負でありかつｋＡが正である）インターフェイス回路１００の特定の実施についてのＳパラメータを示す。四角を有する線は、ｋＳが０．３でありかつｋＡが０．２である（すなわち、ｋＳが正でありかつｋＡが正である）インターフェイス回路１００の特定の実施についてのＳパラメータを示す。黒丸を有する線は、ｋＳが０．３でありかつｋＡが−０．２である（すなわち、ｋＳが正でありかつｋＡが負である）インターフェイス回路１００の特定の実施についてのＳパラメータを示す。十字を有する線は、従来の回路についてのＳパラメータを示す。
【００７５】
図５Ａ及び５Ｂと図４Ａ及び４Ｂとの間の相違は、グラフを生成するために使用される実装のためのパラメータ（例えば、信号処理回路１２０及び補助回路１４０の代表的なキャパシタンス、インダクタ１５、２５、３５及び４５のインダクタンス、並びに終端抵抗１８０の抵抗）の選択による。
【００７６】
図５Ａには、Ｓ２１についての−３ｄＢのレベルが書き記されており、図５Ｂには、Ｓ２２（及びＳ１１）についての−１２ｄＢのレベルが書き記されている。図５Ａ及び５Ｂから分かるように、最も広いバンド幅（−３ｄＢを上回るＳ２１の値及び−１２ｄＢを下回るＳ２２の値を有する周波数の範囲）を与える実施は、ｋＳが０．３でありかつｋＡが−０．２である実施である（この実施は約８０ＧＨｚのバンド幅を有し、Ｓ２１パラメータは、およそ９２ＧＨｚで−３ｄＢを下回り、Ｓ２２パラメータは、およそ８０ＧＨｚで−１２ｄＢを上回る。）。
【００７７】
図５Ａ及び５Ｂからは、この実施における従来の回路がおよそ６４ＧＨｚのバンド幅を有することも分かる。
【００７８】
図３から５ＢにおけるグラフはＳ２２パラメータを示すが、Ｓ１１を示すグラフは同じようであるから、図示されない。図３から５Ｂにおけるグラフは、図１Ａに表されている出力段に関するが、同様のグラフが図１Ｂの入力段インターフェイス回路１０１に基づき得られることが認識されるだろう。
【００７９】
シングルエンド回路として実装されるように上述されたが、インターフェイス回路１００は、差動回路としても実装されてよい。この場合に、インターフェイス回路１００は、図１ＡにおけるＲＦ  ＧＮＤに関して“ミラーリング”されると考えられてよい。同様の考えは、当然、図１Ｂのインターフェイス回路１０１に当てはまる。
【００８０】
図６は、差動インターフェイス回路３００の概略図である。差動インターフェイス回路３００は、第１インターフェイス回路及び第２インターフェイス回路を有する。第１インターフェイス回路は、その信号線Ｌを正の信号線Ｌｐであるとするとともに、係数ｋＳ及びｋＡをｋＳｐ及びｋＡｐ（すなわち、信号線Ｌｐに関連する。）であるとして、図１に表されるインターフェイス回路１００であると見なされ得る（差し当たり、インターフェイス回路１００の接地を無視する。）。
【００８１】
第２インターフェイス回路は、第１インターフェイス回路１００の正の信号線Ｌｐと対応する負の信号線Ｌｎを有する。負の信号線Ｌｎは、正の信号線Ｌｐのそれらに対応するノードを有する。第２インターフェイス回路は、第１インターフェイス回路１００のそれに対応する回路（すなわち、第２インターフェイス回路は、第２終端抵抗３８０、第２信号処理回路３２０、第２補助回路３４０、結合係数ｋＳｎを有する一対のインダクタ２１５及び２２５、並びに結合係数ｋＡｎを有する補助対のインダクタ２３５及び２４５）を有し、その詳細な記載は省略される。
【００８２】
第１終端抵抗１８０は、第２終端抵抗３８０へ接続されている（集合的に、差動インターフェイス回路３００の終端抵抗）。同様に、第１信号処理回路１２０は、第２信号処理回路３２０へ接続されている（集合的に、差動インターフェイス回路３００の信号処理回路）。更に、第１補助回路１４０は、第２補助回路３４０へ接続されている（集合的に、差動インターフェイス回路３００の補助回路）。
【００８３】
第１接続ノード６０及び第２接続ノード２６０は、差動伝送線路へ接続するためである。
【００８４】
破線で示されている回路（代表的な抵抗６６）は、第１及び第２接続ノード６０及び２６０で接続される伝送線路の他方の側にある入力段を表すために（例えば、シミュレーションにおいて）使用され得る回路を示す。
【００８５】
明らかなように、差動インターフェイス回路３００は、入力段での実装のために変更されてよい。例えば、図１Ｂに示されるインターフェイス回路１０１と同様に、第１及び第２信号処理回路１２０及び３２０は、差動信号を一緒に受信するバッファ回路を夫々有してよい。
【００８６】
本発明を用いるインターフェイス回路１００、１０１及び／又は差動インターフェイス回路３００は、上述されたように、ＤＡＣ又はＡＤＣ回路のような混合信号回路において及び／又はそれとともに実装されてよい。例えば、本発明を用いるインターフェイス回路１００、１０１及び／又は差動インターフェイス回路３００は、図７Ａ及び図７Ｂに表されるように、ＤＡＣ回路４００（又は、他の例では、ＡＤＣ回路４００）において及び／又はそれとともに実装されてよい。
【００８７】
要約すると、ドライバの出力ノードでのキャパシタンスを複数のより小さいキャパシタンスに分けることによって、夫々が別個のＴコイルによって補償され、広帯域Ｓ２２及びＳ２１（又はＳ１１及びＳ２１）のために最適化され得る。図１Ａ及び１Ｂで見られるように２つのＴコイルを使用する場合に、いずれも本明細書で用いられるドットのルールに関して、ｋＳが正でありかつｋＡが負であることが有利である。この選択は、Ｓ２１及びＳ２２／Ｓ１１のバンド幅性能を可能な限り最適条件に近づける。インターフェイス回路１００はまた、先行する段によって引き起こされる如何なるロールオフ挙動（例えば、ＤＡＣのｓｉｎｃ（ｘ）挙動）も等化するようピークを生成することができる。
【００８８】
本発明の回路は、例えば、フリップチップのようなＩＣチップ上で、集積回路として実装されてよい。本発明は、上記の集積回路及びＩＣチップ、そのようなＩＣチップを有する回路基板、並びにそのような回路基板を有する通信ネットワーク（例えば、インターネット光ファイバ網及びワイヤレスネットワーク）及びそのようなネットワークのネットワーク設備に及ぶ。
【００８９】
上記の実施形態に加えて、以下の付記を開示する。
（付記１）
信号線であり、それに沿って画定される信号ノード、補助ノード及び接続ノードを有し、該接続ノードは伝送線路への接続用である、前記信号線と、
前記信号ノードで前記信号線へ接続される信号処理回路であり、該信号処理回路の実効キャパシタンスが前記信号ノードで現れるようにする前記信号処理回路と、
前記補助ノードで前記信号線へ接続される補助回路であり、該補助回路の実効キャパシタンスが前記補助ノードで現れるようにする前記補助回路と、
前記信号ノードに隣接しその両側にある前記信号線に沿って直列に接続される一対のインダクタと、
前記補助ノードに隣接しその両側にある前記信号線に沿って直列に接続される補助対のインダクタと
を有し、
前記一対のインダクタは、結合係数ｋＳによって定義される相互結合を有するよう構成され、
前記補助対のインダクタは、結合係数ｋＡによって定義される相互結合を有するよう構成され、
前記インダクタの各対ごとに、当該対のインダクタは、それらのインダクタの一方を通って所与の方向で前記信号線に沿って流れる電流が、それらのインダクタの他方で、正の結合係数を前提として前記信号線に沿って同じ方向に流れる電流を誘導するように、配置され、
ｋＳは正の値を有し、ｋＡは負の値を有する、
インターフェイス回路。
（付記２）
前記補助ノードは、前記信号ノードと前記接続ノードとの間に前記信号線に沿って画定され、かつ／あるいは
前記一対のインダクタは、前記補助対のインダクタに隣接して前記信号線に沿って接続され、かつ／あるいは
前記補助対のインダクタは、前記接続ノードに隣接して前記信号線に沿って接続される、
付記１に記載のインターフェイス回路。
（付記３）
前記補助回路は、静電放電保護回路である、
付記１又は２に記載のインターフェイス回路。
（付記４）
ｋＳ及びｋＡは両方とも０．１よりも大きい大きさを有し、かつ／あるいは
ｋＳ及びｋＡは両方とも０．１から０．４の間の大きさを有する、
付記１乃至３のうちいずれか一つに記載のインターフェイス回路。
（付記５）
前記信号処理回路の実効キャパシタンスは、前記補助回路の実効キャパシタンスよりも大きく、前記一対のインダクタのインダクタンスは、前記補助対のインダクタのインダクタンスよりも大きく、ｋＳの大きさは、ｋＡの大きさよりも大きい、
付記１乃至４のうちいずれか一つに記載のインターフェイス回路。
（付記６）
前記信号線は、それに沿って画定される終端ノードを更に有し、当該インターフェイス回路は、前記終端ノードで前記信号線へ接続される終端抵抗を有し、
任意に、前記終端ノードは、前記補助ノードから前記信号ノードの反対側で前記信号線に沿って画定される、
付記１乃至５のうちいずれか一つに記載のインターフェイス回路。
（付記７）
正及び負の前記信号線を有する差動回路であって、
前記正及び負の信号線は夫々がそれ自身の前記ノードの組及びインダクタの対を備え、前記正及び負の信号線の前記接続ノードで差動伝送線路へ接続し、
前記正の信号線のインダクタの対の結合係数は、前記負の信号線の対応するインダクタの対の対応する結合係数と同じ極性を有する、
付記１乃至６のうちいずれか一つに記載のインターフェイス回路。
（付記８）
前記信号処理回路は、
前記信号線上又は前記正及び負の信号線上の出力信号を駆動するドライバ回路、及び／又は
前記信号線から又は前記正及び負の信号線からの入力信号を受けるバッファ回路
である、
付記１乃至７のうちいずれか一つに記載のインターフェイス回路。
（付記９）
第１端及び第２端を有する伝送線路と、
付記１乃至８のうちいずれか一つに記載のインターフェイス回路であり、前記伝送線路へその第１端で接続される第１インターフェイス回路と、
付記１乃至８のうちいずれか一つに記載のインターフェイス回路であり、前記伝送線路へその第２端で接続される第２インターフェイス回路と
を有する信号伝送システム。
（付記１０）
デジタル−アナログ変換器回路で使用される出力回路であって、
付記１乃至８のうちいずれか一つに記載のインターフェイス回路を有する
出力回路。
（付記１１）
付記１０に記載の出力回路を有するデジタル−アナログ変換器回路。
（付記１２）
アナログ−デジタル変換器回路で使用される入力回路であって、
付記１乃至８のうちいずれか一つに記載のインターフェイス回路を有する
入力回路。
（付記１３）
付記１２に記載の入力回路を有するアナログ−デジタル変換器回路。
（付記１４）
付記１乃至８のうちいずれか一つに記載のインターフェイス回路、又は付記９に記載の信号伝送システム、又は付記１０に記載の出力回路、又は付記１１に記載のデジタル−アナログ変換器回路、又は付記１２に記載の入力回路、又は付記１３に記載のアナログ−デジタル変換器回路を有するＩＣチップのような集積回路。
【符号の説明】
【００９０】
２０            信号ノード
４０            補助ノード
６０            接続ノード
８０            終端ノード
１００，１０１  インターフェイス回路
１２０，１２１  信号処理回路
１２４          ドライバ回路
１４０          補助回路
１８０          終端抵抗
２６０          第２接続ノード
３００          差動インターフェイス回路
３２０          第２信号処理回路
３４０          第２補助回路
３８０          第２終端抵抗
４００          ＤＡＣ又はＡＤＣ
Ｌ              信号線
Ｌｐ            正の信号線
Ｌｎ            負の信号線
【図１Ａ】
2020005249.tif 000003
【図１Ｂ】
2020005249.tif 000004
【図２Ａ】
2020005249.tif 000005
【図２Ｂ】
2020005249.tif 000006
【図３】
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【図４Ａ】
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【図４Ｂ】
2020005249.tif 000009
【図５Ａ】
2020005249.tif 000010
【図５Ｂ】
2020005249.tif 000011
【図６】
2020005249.tif 000012
【図７Ａ】
2020005249.tif 000013
【図７Ｂ】
2020005249.tif 000014