(57)【要約】【課題】チップサイズを縮小でき、ボンディングワイヤの本数を低減可能な抵抗素子を提供する。【解決手段】半導体基板１と、半導体基板１上に設けられたフィールド絶縁膜２と、フィールド絶縁膜２上に分離して設けられた複数の抵抗層３１ａ〜３１ｄと、フィールド絶縁膜２及び複数の抵抗層３１ａ〜３１ｄのそれぞれを被覆する層間絶縁膜４と、層間絶縁膜４上に設けられ、複数の抵抗層３１ａ〜３１ｄの一端側に電気的に接続されたパッド形成電極５１と、層間絶縁膜４上にパッド形成電極５１と離間して設けられ、抵抗層３１ａ〜３１ｄの他端側に電気的に接続される一方の端子、及び半導体基板１にオーム性接触する他方の端子を有する中継配線５２ａ〜５２ｄと、半導体基板１下に設けられ、半導体基板１にオーム性接触する裏面電極９とを備え、パッド形成電極５１と裏面電極９との間の電気的経路を抵抗体とする。【選択図】図１
2020202356.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたフィールド絶縁膜と、
前記フィールド絶縁膜上に分離して設けられた複数の抵抗層と、
前記フィールド絶縁膜及び前記複数の抵抗層のそれぞれを被覆するように設けられた層間絶縁膜と、
前記層間絶縁膜上に設けられ、前記複数の抵抗層から選択された少なくとも１つの抵抗層の一端側に電気的に接続されたパッド形成電極と、
前記層間絶縁膜上に前記パッド形成電極と離間して設けられ、前記選択された抵抗層の他端側に電気的に接続される一方の端子、及び前記半導体基板にオーム性接触する他方の端子を有する中継配線と、
前記半導体基板下に設けられ、前記半導体基板にオーム性接触する裏面電極と
を備え、
前記パッド形成電極と前記裏面電極との間の電気的経路を抵抗体とすることを特徴とする抵抗素子。
【請求項２】
前記パッド形成電極が、前記層間絶縁膜を貫通する電極コンタクト領域を介して前記選択された抵抗層に電気的に接続され、
前記一方の端子が、前記電極コンタクト領域から離間した位置において前記層間絶縁膜を貫通する配線コンタクト領域を介して前記選択された抵抗層に電気的に接続され、
前記他方の端子が、前記層間絶縁膜を貫通する基板コンタクト領域を介して前記半導体基板に電気的に接続される
ことを特徴とする請求項１に記載の抵抗素子。
【請求項３】
前記中継配線を、前記複数の抵抗層と等しい数の複数個有し、
前記パッド形成電極が、前記複数の抵抗層のそれぞれの一端側に電気的に接続され、
前記複数の中継配線が、前記複数の抵抗層のそれぞれの他端側に電気的に接続され、
前記パッド形成電極と前記裏面電極との間で、前記複数の抵抗層が並列接続される
ことを特徴とする請求項１又は２に記載の抵抗素子。
【請求項４】
前記複数の抵抗層が、互いに異なる抵抗値を有することを特徴とする請求項１〜３のいずれか１項に記載の抵抗素子。
【請求項５】
前記複数の抵抗層の幅が、互いに異なることを特徴とする請求項４に記載の抵抗素子。
【請求項６】
前記パッド形成電極を複数有し、
前記複数の抵抗層の一端側が、前記複数のパッド形成電極にそれぞれ接続され、
前記中継配線が、前記複数のパッド形成電極に挟まれるように設けられ、且つ前記複数の抵抗層の他端側にそれぞれ接続される一方の端子を複数有する
ことを特徴とする請求項１〜５のいずれか１項に記載の抵抗素子。
【請求項７】
前記中継配線に電気的にそれぞれ接続される補助パッドを更に備えることを特徴とする請求項１〜６のいずれか１項に記載の抵抗素子。
【請求項８】
前記パッド形成電極と前記裏面電極との間で、前記複数の抵抗層が直列接続されることを特徴とする請求項１に記載の抵抗素子。
【請求項９】
半導体基板上にフィールド絶縁膜を形成する工程と、
前記フィールド絶縁膜上に複数の抵抗層を形成する工程と、
前記フィールド絶縁膜及び前記複数の抵抗層を被覆するように層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記複数の抵抗層から選択された１つの抵抗層の一方の端部を露出する複数の第１コンタクト孔、前記第１コンタクト孔から離間した位置に、前記選択された抵抗層の他方の端部を露出する複数の第２コンタクト孔、並びに前記第１及び第２コンタクト孔から離間した位置に、前記半導体基板の上面の一部を露出する第３コンタクト孔を開孔する工程と、
前記第１コンタクト孔を介して前記選択された抵抗層の一方の端部に電気的に接続するパッド形成電極と、前記第２コンタクト孔を介して前記選択された抵抗層の他方の端部に電気的に接続し、前記第３コンタクト孔を介して前記半導体基板にオーム性接触する中継配線とを形成する工程と、
前記半導体基板下に裏面電極を形成する工程と
を含み、前記パッド形成電極と前記裏面電極との間の電気的経路を抵抗体とすることを特徴とする抵抗素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子のゲート抵抗素子等に使用される抵抗素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路（ＩＣ）等の半導体装置用の抵抗素子として、シリコン基板上に絶縁層が設けられ、絶縁層上に薄膜の抵抗層が設けられた抵抗素子が知られている（特許文献１参照。）。特許文献１に記載された抵抗素子では、互いに対向する抵抗層の側辺に２つの電極が接続され、２つの電極にアルミニウム細線がボンディングされている。
【０００３】
特許文献１に記載された抵抗素子では、互いに対向する抵抗層の側辺に接続された２つの電極が抵抗層の上面側に存在する。このため、チップサイズが大きくなると共に、２つの電極に接続される２本のボンディングワイヤが必要となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−３０６８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記課題に鑑み、本発明は、チップサイズを縮小でき、ボンディングワイヤの本数を低減可能な抵抗素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様は、（ａ）半導体基板と、（ｂ）半導体基板上に設けられたフィールド絶縁膜と、（ｃ）フィールド絶縁膜上に分離して設けられた複数の抵抗層と、（ｄ）フィールド絶縁膜及び複数の抵抗層のそれぞれを被覆するように設けられた層間絶縁膜と、（ｅ）層間絶縁膜上に設けられ、複数の抵抗層から選択された少なくとも１つの抵抗層の一端側に電気的に接続されたパッド形成電極と、（ｆ）層間絶縁膜上にパッド形成電極と離間して設けられ、選択された抵抗層の他端側に電気的に接続される一方の端子、及び半導体基板にオーム性接触する他方の端子を有する中継配線と、（ｇ）半導体基板下に設けられ、半導体基板にオーム性接触する裏面電極とを備え、パッド形成電極と裏面電極との間の電気的経路を抵抗体とする抵抗素子であることを要旨とする。
【０００７】
本発明の他の態様は、（ａ）半導体基板上にフィールド絶縁膜を形成する工程と、（ｂ）フィールド絶縁膜上に複数の抵抗層を形成する工程と、（ｃ）フィールド絶縁膜及び複数の抵抗層を被覆するように層間絶縁膜を形成する工程と、（ｄ）層間絶縁膜に、複数の抵抗層から選択された１つの抵抗層の一方の端部を露出する複数の第１コンタクト孔、第１コンタクト孔から離間した位置に、選択された抵抗層の他方の端部を露出する複数の第２コンタクト孔、並びに第１及び第２コンタクト孔から離間した位置に、半導体基板の上面の一部を露出する第３コンタクト孔を開孔する工程と、（ｅ）第１コンタクト孔を介して選択された抵抗層の一方の端部に電気的に接続するパッド形成電極と、第２コンタクト孔を介して選択された抵抗層の他方の端部に電気的に接続し、第３コンタクト孔を介して半導体基板にオーム性接触する中継配線とを形成する工程と、（ｆ）半導体基板下に裏面電極を形成する工程とを含み、パッド形成電極と裏面電極との間の電気的経路を抵抗体とすることを特徴とする抵抗素子の製造方法であることを要旨とする。
【発明の効果】
【０００８】
本発明によれば、チップサイズを縮小でき、ボンディングワイヤの本数を低減可能な抵抗素子及びその製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る抵抗素子の平面図である。
【図２】図１のＡ−Ａ方向から見た断面図である。
【図３】実施形態に係る抵抗素子の適用例を示す回路図である。
【図４】実施形態に係る抵抗素子の製造方法の工程断面図である。
【図５】実施形態に係る抵抗素子の製造方法の図４に引き続く工程断面図である。
【図６】実施形態に係る抵抗素子の製造方法の図５に引き続く工程断面図である。
【図７】実施形態に係る抵抗素子の製造方法の図６に引き続く工程断面図である。
【図８】実施形態に係る抵抗素子の製造方法の図７に引き続く工程断面図である。
【図９】実施形態に係る抵抗素子の製造方法の図８に引き続く工程断面図である。
【図１０】実施形態に係る抵抗素子の製造方法の図９に引き続く工程断面図である。
【図１１】実施形態に係る抵抗素子の製造方法の図１０に引き続く工程断面図である。
【図１２】実施形態に係る抵抗素子の製造方法の図１１に引き続く工程断面図である。
【図１３】実施形態に係る抵抗素子の製造方法の図１２に引き続く工程断面図である。
【図１４】本発明の実施形態の第１変形例に係る抵抗素子の平面図である。
【図１５】図１４のＡ−Ａ方向から見た断面図である。
【図１６】本発明の実施形態の第２変形例に係る抵抗素子の平面図である。
【図１７】図１６のＡ−Ａ方向から見た断面図である。
【図１８】本発明の実施形態の第３変形例に係る抵抗素子の平面図である。
【図１９】本発明の実施形態の第４変形例に係る抵抗素子の平面図である。
【図２０】本発明の実施形態の第５変形例に係る抵抗素子の平面図である。
【図２１】本発明の実施形態の第６変形例に係る抵抗素子の平面図である。
【図２２】図２１のＡ−Ａ方向から見た断面図である。
【図２３】本発明の実施形態の第７変形例に係る抵抗素子の平面図である。
【図２４】実施形態の第７変形例に係る抵抗素子の等価回路図である。
【図２５】本発明の実施形態の第８変形例に係る抵抗素子の平面図である。
【図２６】図２５のＡ−Ａ方向から見た断面図である。
【図２７】本発明の実施形態の第９変形例に係る抵抗素子の平面図である。
【図２８】本発明の実施形態の第１０変形例に係る抵抗素子の平面図である。
【図２９】本発明の実施形態の第１１変形例に係る抵抗素子の平面図である。
【図３０】本発明の実施形態の第１２変形例に係る抵抗素子の平面図である。
【図３１】本発明の実施形態の第１３変形例に係る抵抗素子の平面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明の実施形態及びその変形例を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【００１１】
（実施形態）
＜抵抗素子＞
本発明の実施形態に係る抵抗素子は、図１に示すように、第１辺〜第４辺に囲まれた矩形の平面パターンを有している。実施形態に係る抵抗素子のチップサイズは例えば３ｍｍ×３ｍｍ程度であるが、適宜設定可能である。図１に示したチップの形状は矩形であるが、実施形態に係る抵抗素子のチップは矩形に限定されない。図１に示したチップの形状においては、実施形態に係る抵抗素子は、第１辺側に配置された第１抵抗層３１ａ、第２辺側に配置された第２抵抗層３１ｂ、第３辺側に配置された第３抵抗層３１ｃ、及び第４辺側に配置された第４抵抗層３１ｄをチップの周辺に備える。なお、「第１抵抗層３１ａ」〜「第４抵抗層３１ｄ」の名称は単なる説明の便宜上の序数の付与であり、第１抵抗層３１ａ〜第４抵抗層３１ｄを総称して呼ぶときは「複数の抵抗層」と定義できる。
【００１２】
本発明の実施形態に係る抵抗素子は、図２に示す断面構造において、低比抵抗の半導体基板１と、半導体基板１上に配置されたフィールド絶縁膜（第１絶縁膜）２と、フィールド絶縁膜２上に配置された薄膜からなる第１抵抗層３１ａ及び第３抵抗層３１ｃを備える。図２の断面構造では省略されているが、図１に示した第２抵抗層３１ｂ及び第４抵抗層３１ｄは、図２に示した第１抵抗層３１ａ及び第３抵抗層３１ｃと同様に、フィールド絶縁膜２上に配置されている。
【００１３】
半導体基板１の厚さは例えば３５０μｍ程度である。半導体基板１としては、ｎ型不純物を高濃度に添加したシリコン基板等の低比抵抗の基板が使用可能である。半導体基板１の抵抗成分は、第１抵抗層３１ａ〜第４抵抗層３１ｄの抵抗成分に対して無視できるレベルまで小さいことが好ましい。即ち、半導体基板１の抵抗成分は、第１抵抗層３１ａ〜第４抵抗層３１ｄの抵抗成分に対して１／１００以下程度であることが好ましい。半導体基板１の比抵抗は、例えば２ｍΩ・ｃｍ〜６０ｍΩ・ｃｍ程度としてもよい。なお、半導体基板１としては、ｐ型不純物を高濃度に添加したシリコン基板や、シリコン以外の半導体基板を使用してもよい。
【００１４】
フィールド絶縁膜２の厚さは例えば８００ｎｍ程度である。フィールド絶縁膜２を厚くすることで寄生容量を低減することができる。フィールド絶縁膜２としては、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）又はこれらの複合膜が使用可能である。フィールド絶縁膜２としては、有機ケイ素系化合物のテトラエトキシシラン（ＴＥＯＳ）ガスを用いた化学気相成長（ＣＶＤ）法等による絶縁膜（ＴＥＯＳ膜）であってもよい。
【００１５】
図１に示すように、第１抵抗層３１ａ〜第４抵抗層３１ｄは、矩形の平面パターンを有する。第１抵抗層３１ａ〜第４抵抗層３１ｄの厚さは例えば５００ｎｍ程度であり、第１抵抗層３１ａ〜第４抵抗層３１ｄのシート抵抗は例えば１５０Ω／□程度である。第１抵抗層３１ａ〜第４抵抗層３１ｄとしては、例えばｎ型のドープド・ポリシリコン（ＤＯＰＯＳ）層が使用可能である。ｎ型のＤＯＰＯＳ層は、多結晶シリコン（ポリシリコン）に燐（Ｐ）等のｎ型不純物をイオン注入することやＣＶＤ装置で多結晶シリコンを堆積中に添加することで形成可能である。第１抵抗層３１ａ〜第４抵抗層３１ｄの抵抗値は、第１抵抗層３１ａ〜第４抵抗層３１ｄの幅Ｗ１及び長さＬ１を調整することにより制御可能である。また、ＤＯＰＯＳ層を第１抵抗層３１ａ〜第４抵抗層３１ｄに用いる場合は、ポリシリコン中に添加する不純物元素の添加量を調整することによっても、第１抵抗層３１ａ〜第４抵抗層３１ｄの抵抗値を制御可能である。
【００１６】
第１抵抗層３１ａ〜第４抵抗層３１ｄの温度係数は０ｐｐｍ／℃以下である（換言すれば、第１抵抗層３１ａ〜第４抵抗層３１ｄの温度係数が０であるか、又は第１抵抗層３１ａ〜第４抵抗層３１ｄが負の温度係数を有する）ことが好ましい。これにより、高温動作時の抵抗値の上昇を抑制することができる。例えば、実施形態に係る抵抗素子を絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のゲート抵抗素子として適用した場合には、ＩＧＢＴのオン時のロスを抑制することができる。ＤＯＰＯＳの温度係数は、例えばポリシリコンに不純物をイオン注入するときのドーズ量を調整することで制御可能である。例えば、ドーズ量を７．０×１０１５ｃｍ−２以下程度とすれば、ＤＯＰＯＳの温度係数を０ｐｐｍ／℃以下程度にできる。なお、第１抵抗層３１ａ〜第４抵抗層３１ｄの温度係数は０ｐｐｍ／℃以下に必ずしも限定されず、第１抵抗層３１ａ〜第４抵抗層３１ｄが正の温度係数を有していてもよい。
【００１７】
第１抵抗層３１ａ〜第４抵抗層３１ｄは、ｐ型のＤＯＰＯＳ層であってもよい。ｐ型のＤＯＰＯＳ層も、ホウ素（Ｂ）等のｐ型不純物をポリシリコンにイオン注入する等の手法で形成可能である。第１抵抗層３１ａ〜第４抵抗層３１ｄはＤＯＰＯＳ層に限定されず、窒化タンタル（ＴａＮx）等の遷移金属の窒化物の膜や、クロム（Ｃｒ）−ニッケル（Ｎｉ）−マンガン（Ｍｎ）の順に積層された高融点金属膜の積層膜であってもよい。第１抵抗層３１ａ〜第４抵抗層３１ｄは、銀パラジウム（ＡｇＰｄ）や酸化ルテニウム（ＲｕＯ２）等の薄膜を使用してもよい。なお、図１及び図２に示した構造とは変わるが、第１抵抗層３１ａ〜第４抵抗層３１ｄを半導体表面に形成したｐ型拡散層又はｎ型拡散層で実現することも可能である。
【００１８】
図１の左側に示すように、第１抵抗層３１ａを挟むように、第１抵抗層３１ａから離間して、第１ダミー層３２ａ及び第２ダミー層３２ｂが矩形の第１辺に沿って配置されている。更に、図１の上側に示すように、第２抵抗層３１ｂを挟むように、第２抵抗層３１ｂから離間して、第３ダミー層３２ｃ及び第４ダミー層３２ｄが矩形の第２辺に沿って配置されている。更に、図１の右側に示すように、第３抵抗層３１ｃを挟むように、第３抵抗層３１ｃから離間して、第５ダミー層３２ｅ及び第６ダミー層３２ｆが矩形の第３辺に沿って配置されている。更に、図１の下側に示すように、第４抵抗層３１ｄを挟むように、第４抵抗層３１ｄから離間して、第７ダミー層３２ｇ及び第８ダミー層３２ｈが矩形の第４辺に沿って配置されている。なお、「第１ダミー層３２ａ」〜「第８ダミー層３２ｈ」の名称は単なる説明の便宜上の序数の付与であり、第１ダミー層３２ａ〜第８ダミー層３２ｈを総称して呼ぶときは「複数のダミー層」と定義できる。
【００１９】
第１ダミー層３２ａ〜第８ダミー層３２ｈは、ｎ型のＤＯＰＯＳ等の第１抵抗層３１ａ〜第４抵抗層３１ｄと同じ材料からなり、第１抵抗層３１ａ〜第４抵抗層３１ｄと同じ厚さを有する。第１ダミー層３２ａ〜第８ダミー層３２ｈの幅及び長さは、第１抵抗層３１ａ〜第４抵抗層３１ｄの幅Ｗ１及びＬ１と同じでもよく、異なっていてもよい。第１ダミー層３２ａ〜第８ダミー層３２ｈは必ずしも配置しなくてもよい。
【００２０】
図１では図示を省略するが、図２に示すように、フィールド絶縁膜２及び第１抵抗層３１ａ〜第４抵抗層３１ｄを被覆するように層間絶縁膜（第２絶縁膜）４が配置されている。層間絶縁膜４の厚さは例えば１５００ｎｍ程度である。層間絶縁膜４としては、所謂「ＮＳＧ膜」と称される燐（Ｐ）やホウ素（Ｂ）を含まないシリコン酸化膜（ＳｉＯ２膜）、燐を添加したシリコン酸化膜（ＰＳＧ膜）、ホウ素を添加したシリコン酸化膜（ＢＳＧ膜）、燐及びホウ素を添加したシリコン酸化膜（ＢＰＳＧ膜）又はシリコン窒化膜（Ｓｉ３Ｎ４膜）の単層膜又はこれらのうちの複数種を選択して組み合わせた複合膜が採用可能である。例えば、層間絶縁膜４は、７７０ｎｍ程度のＮＳＧ膜と、６５０ｎｍ程度のＰＳＧ膜を積層した複合膜で構成できる。ＮＳＧ膜は抵抗バラツキを抑制する機能を有し得る。また、ＰＳＧ膜はワイヤボンディングの強度を確保する機能を有し得る。
【００２１】
パッド形成電極５１は、図２に示すように、フィールド絶縁膜２の上方に位置する。図１に示すように、パッド形成電極５１は、矩形の平面パターンを有する。パッド形成電極５１の矩形の平面パターンの中心Ｏは、チップの中心に位置する。図１及び図２に示すように、パッド形成電極５１の左側端部は、第１抵抗層３１ａの右側の一端に深さ方向において重複する。パッド形成電極５１は、第１電極コンタクト領域６１ａを介して第１抵抗層３１ａの一端に接続されている。
【００２２】
図１に示すように、パッド形成電極５１の上側端部は、第２抵抗層３１ｂの一端に深さ方向において重複している。パッド形成電極５１は、第２電極コンタクト領域６１ｂを介して、第２抵抗層３１ｂの一端に接続されている。図１及び図２に示すように、パッド形成電極５１の右側端部は、第３抵抗層３１ｃの左側の一端に深さ方向において重複している。パッド形成電極５１は、第３電極コンタクト領域６１ｃを介して、第３抵抗層３１ｃの一端に接続されている。図１に示すように、パッド形成電極５１の下側端部は、第４抵抗層３１ｄの一端に深さ方向において重複している。パッド形成電極５１は、第４電極コンタクト領域６１ｄを介して、第４抵抗層３１ｄの一端に接続されている。
【００２３】
図１及び図２に示すように、層間絶縁膜４上には、中央のパッド形成電極（表面電極）５１を囲むように、パッド形成電極５１から離間して、第１中継配線５２ａ、第２中継配線５２ｂ、第３中継配線５２ｃ及び第４中継配線５２ｄが配置されている。図１に示すように、第１中継配線５２ａは、矩形の第１辺に沿って配置されている。第２中継配線５２ｂは、矩形の第２辺に沿って配置されている。第３中継配線５２ｃは、矩形の第３辺に沿って配置されている。第４中継配線５２ｄは、矩形の第４辺に沿って配置されている。なお、「第１中継配線５２ａ」〜「第４中継配線５２ｄ」の名称は単なる説明の便宜上の序数の付与であり、第１中継配線５２ａ〜第４中継配線５２ｄを総称して呼ぶときは「複数の中継配線」と定義できる。
【００２４】
パッド形成電極５１、第１抵抗層３１ａ〜第４抵抗層３１ｄ、第１中継配線５２ａ〜第４中継配線５２ｄの平面パターンは、チップの中心Ｏに対して４回回転対称となる。これにより、実施形態に係る抵抗素子の実装時に９０°又は１８０°回転して使用してもよく、組み立て作業が容易となる。
【００２５】
図２に示すように、第１中継配線５２ａの右側端部の位置が、第１抵抗層３１ａの他端と深さ方向において重複している。第１中継配線５２ａの一端（第１端部）である抵抗層接続端子は、第１配線コンタクト領域６２ａを介して第１抵抗層３１ａの他端に接触する。第３中継配線５２ｃの左側端部の位置が、第３抵抗層３１ｃの他端と深さ方向において重複している。第３中継配線５２ｃの一端（第１端部）である抵抗層接続端子は、第３配線コンタクト領域６２ｃを介して第３抵抗層３１ｃの他端に接触する。
【００２６】
図示を省略するが、図２の紙面の奥側において、第２中継配線５２ｂの端部の位置が、第２抵抗層３１ｂの他端と深さ方向において重複している。第２中継配線５２ｃの一端（第１端部）である抵抗層接続端子は、第２配線コンタクト領域６２ｂを介して第２抵抗層３１ｂの他端に接触する。図２の紙面の手前側において、第４中継配線５２ｄの端部の位置が、第４抵抗層３１ｄの他端と深さ方向において重複している。第４中継配線５２ｄの一端（第１端部）である抵抗層接続端子は、第４配線コンタクト領域６２ｄを介して第４抵抗層３１ｄの他端に接触する。
【００２７】
図１及び図２に示すように、第１中継配線５２ａ〜第４中継配線５２ｄの他端（第２端部）である基板接続端子は、第１基板コンタクト領域６３ａ〜第４基板コンタクト領域６３ｄを介して半導体基板１に低接触抵抗でオーム性接触している。第１基板コンタクト領域６３ａ〜第４基板コンタクト領域６３ｄと半導体基板１との接触箇所である半導体基板１の上部には、半導体基板１よりも高不純物濃度（低比抵抗）で半導体基板と同導電型のコンタクト領域が設けられてもよい。
【００２８】
パッド形成電極５１及び第１中継配線５２ａ〜第４中継配線５２ｄの厚さは例えば３μｍ程度である。パッド形成電極５１及び第１中継配線５２ａ〜第４中継配線５２ｄは、例えば１２０ｎｍ程度のバリアメタルとしてのチタン／窒化チタン（Ｔｉ／ＴｉＮ）、３μｍ程度のアルミニウム−シリコン（Ａｌ−Ｓｉ）、４５ｎｍ程度の反射防止膜としてのＴｉＮ／Ｔｉの積層膜で構成できる。Ａｌ−Ｓｉの代わりに、Ａｌや、Ａｌ−Ｃｕ−Ｓｉ、Ａｌ−Ｃｕ等のＡｌ合金等を使用してもよい。パッド形成電極５１には、アルミニウム（Ａｌ）等の金属からなる直径３００μｍ程度のボンディングワイヤ（図示省略）が接続される。
【００２９】
図１では図示が省略されているが、図２に示すように、層間絶縁膜４上にはガードリング層５３が配置されている。ガードリング層５３は、実施形態に係る抵抗素子を構成するチップの外周部分にリング状に配置されている。ガードリング層５３は、周辺コンタクト領域６４ａ，６４ｂを介して半導体基板１に接する。ガードリング層５３は、パッド形成電極５１及び第１中継配線５２ａ〜第４中継配線５２ｄと同じ材料からなる。ガードリング層５３は、チップの側面からの水分の侵入を防止する機能を有し得る。
【００３０】
図２に示すように、パッド形成電極５１、第１中継配線５２ａ〜第４中継配線５２ｄ及びガードリング層５３上には、保護絶縁膜（第３絶縁膜：パッシベーション膜）７が配置されている。保護絶縁膜７としては、例えばＴＥＯＳ膜、Ｓｉ３Ｎ４膜、ポリイミド膜を順に積層した複合膜で構成できる。保護絶縁膜７には開口部７ａが設けられている。図１では、保護絶縁膜７の図示を省略し、保護絶縁膜７の開口部７ａのみを一点鎖線で図示している。開口部７ａから露出するパッド形成電極５１の部分がボンディングワイヤを接続可能なパッド領域となる。
【００３１】
図２に示すように、半導体基板１の下面には裏面電極（対向電極）９が配置されている。裏面電極９は、例えば金（Ａｕ）からなる単層膜や、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）の順で積層された金属膜で構成できる。裏面電極９の最外層は、はんだ付け可能な材料で構成できる。裏面電極９は金属板（図示省略）等にはんだ付け等により固定される。実施形態に係る抵抗素子は、パッド形成電極５１と裏面電極９との間で４つの第１抵抗層３１ａ〜第４抵抗層３１ｄが並列接続されて、パッド形成電極５１と裏面電極９との間の電気的経路を抵抗体とする縦型の抵抗素子を実現している。
【００３２】
実施形態に係る抵抗素子では、４つの第１抵抗層３１ａ〜第４抵抗層３１ｄを設けているが、第１電極コンタクト領域６１ａ〜第４電極コンタクト領域６１ｄ、第１配線コンタクト領域６２ａ〜第４配線コンタクト領域６２ｄ及び第１基板コンタクト領域６３ａ〜第４基板コンタクト領域６３ｄの有無を変更することにより、第１抵抗層３１ａ〜第４抵抗層３１ｄを選択的に使用することが可能である。例えば、４つの第１抵抗層３１ａ〜第４抵抗層３１ｄのうち、１つの第１抵抗層３１ａを選択的に使用する場合には、第１電極コンタクト領域６１ａ〜第４電極コンタクト領域６１ｄ、第１配線コンタクト領域６２ａ〜第４配線コンタクト領域６２ｄ及び第１基板コンタクト領域６３ａ〜第４基板コンタクト領域６３ｄのうち、第１電極コンタクト領域６１ａ、第１配線コンタクト領域６２ａ及び第１基板コンタクト領域６３ａを少なくとも設ければよい。
【００３３】
第１抵抗層３１ａ〜第４抵抗層３１ｄの抵抗値がそれぞれ１２０Ωの場合には、第１抵抗層３１ａ〜第４抵抗層３１ｄのうちのいずれか１つを接続すると、実施形態に係る抵抗素子の抵抗値は１２０Ωとなる。第１抵抗層３１ａ〜第４抵抗層３１ｄのうちのいずれか３つを並列接続すると、実施形態に係る抵抗素子の抵抗値は４０Ωとなる。第１抵抗層３１ａ〜第４抵抗層３１ｄのうちのいずれか２つを並列接続すると、実施形態に係る抵抗素子の抵抗値は６０Ωとなる。図１及び図２に示すように４つの第１抵抗層３１ａ〜第４抵抗層３１ｄを並列接続すると、実施形態に係る抵抗素子の抵抗値は３０Ωとなる。このように、第１抵抗層３１ａ〜第４抵抗層３１ｄの並列接続数を増減させることにより、実施形態に係る抵抗素子の抵抗値を調整することができる。
【００３４】
実施形態に係る抵抗素子は、図３に示すように、例えばｕ相、ｖ相、ｗ相で構成される３相モータを駆動するインバータモジュール１００に適用可能である。インバータモジュール１００は、ｕ相を駆動する第１主素子ＴＲ１，第２主素子ＴＲ２，第３主素子ＴＲ３，第４主素子ＴＲ４を備える。インバータモジュール１００は更に、ｖ相を駆動する第５主素子ＴＲ５，第６主素子ＴＲ６，第７主素子ＴＲ７，第８主素子ＴＲ８、ｗ相を駆動する第９主素子ＴＲ９，第１０主素子ＴＲ１０，第１１主素子ＴＲ１１，第１２主素子ＴＲ１２を備える。第１主素子ＴＲ１〜第１２主素子ＴＲ１２には還流ダイオード（図示省略）がそれぞれ接続されている。第１主素子ＴＲ１〜第１２主素子ＴＲ１２のそれぞれにはＩＧＢＴが使用可能である。スイッチング動作時の発振現象を抑制するために、ＩＧＢＴのそれぞれのゲート電極には第１ゲート抵抗素子Ｒ１〜第１２ゲート抵抗素子Ｒ１２が接続されている。
【００３５】
実施形態に係る抵抗素子は、第１ゲート抵抗素子Ｒ１〜第１２ゲート抵抗素子Ｒ１２のそれぞれに適用可能である。例えば、実施形態に係る抵抗素子を第１ゲート抵抗素子Ｒ１に適用した場合、第１ゲート抵抗素子Ｒ１が第１主素子ＴＲ１のゲート電極に接続される側が、図１及び図２に示したパッド形成電極５１側の端子に対応する。また、第１ゲート抵抗素子Ｒ１が第１主素子ＴＲ１のゲート電極に接続される側の反対側が、図２に示した裏面電極９側の端子に対応する。
【００３６】
実施形態に係る抵抗素子によれば、パッド形成電極５１と裏面電極９との間で４つの第１抵抗層３１ａ〜第４抵抗層３１ｄが並列接続されて、パッド形成電極５１と裏面電極９との間の電気的経路を抵抗体とする縦型構造の抵抗素子を構成している。このため、第１抵抗層３１ａ〜第４抵抗層３１ｄに接続される上面側のパッド形成電極５１で構成されるパッド領域が１つとなる。したがって、実施形態に係る抵抗素子に必要なボンディングワイヤの本数が１本となり、横型の抵抗素子と比較してボンディングワイヤの本数を低減することができる。更に、横型の抵抗素子と比較して、上面側のパッド領域の占有面積を削減できるので、チップサイズを縮小することができる。
【００３７】
更に、実施形態に係る抵抗素子によれば、第１電極コンタクト領域６１ａ〜第４電極コンタクト領域６１ｄ、第１配線コンタクト領域６２ａ〜第４配線コンタクト領域６２ｄ及び第１基板コンタクト領域６３ａ〜第４基板コンタクト領域６３ｄの有無を変更することにより、複数の第１抵抗層３１ａ〜第４抵抗層３１ｄの一部又は全部を選択的に使用することができる。したがって、実施形態に係る抵抗素子の用途に応じて、複数の第１抵抗層３１ａ〜第４抵抗層３１ｄの並列接続数を適宜選択することにより、実施形態に係る抵抗素子の抵抗値を調整することが可能となる。
【００３８】
＜抵抗素子の製造方法＞
次に、図４〜図１３を参照しながら、本発明の実施形態に係る抵抗素子の製造方法の一例を説明する。なお、以下に述べる抵抗素子の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００３９】
まず、ｎ型不純物を高濃度に添加したシリコン基板等の半導体基板１を用意する。図１４に示すように、低圧（ＬＰ）ＣＶＤ法等により、半導体基板１上にＴＥＯＳ膜等のフィールド絶縁膜２を堆積する。なお、フィールド絶縁膜２は、熱酸化法により熱酸化膜を形成した後、ＣＶＤ法等により熱酸化膜上に絶縁膜を堆積して、熱酸化膜及び堆積した絶縁膜を積層した複合膜で形成してもよい。
【００４０】
引き続き、フィールド絶縁膜２上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、フィールド絶縁膜２の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図５に示すように、半導体基板１上の一部にフィールド絶縁膜２のパターンが形成される。
【００４１】
次に、ＣＶＤ法等により、半導体基板１及びフィールド絶縁膜２上にノンドープのポリシリコン層を形成する。そして、ポリシリコン層に燐（Ｐ）等のｎ型不純物をイオン注入する。例えば燐（Ｐ）を加速電圧８０ｋｅＶ、ドーズ量６．０×１０１５ｃｍ−２以下程度でイオン注入する。その後、熱処理により注入されたイオンを活性化させ、図６に示すように、ｎ型不純物が高濃度に添加されたＤＯＰＯＳ層３を形成する。
【００４２】
引き続き、ＤＯＰＯＳ層３上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ等により、ＤＯＰＯＳ層３の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図７に示すように、フィールド絶縁膜２上に第１抵抗層３１ａ及び第３抵抗層３１ｃがそれぞれ形成される。この際、図１に示した第２抵抗層３１ｂ及び第４抵抗層３１ｄも、フィールド絶縁膜２上にそれぞれ形成される。
【００４３】
次に、図８に示すように、フィールド絶縁膜２及び第１抵抗層３１ａ〜第４抵抗層３１ｄを被覆するように、層間絶縁膜４を堆積する。例えば、ＣＶＤ法等によりＮＳＧ膜及びＰＳＧ膜を順に堆積し、ＮＳＧ膜及びＰＳＧ膜を積層した複合膜で層間絶縁膜４を形成することができる。
【００４４】
引き続き、層間絶縁膜４上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ等により、層間絶縁膜４の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図９に示すように、層間絶縁膜４に第１パッドコンタクト孔４ａ及び第３パッドコンタクト孔４ｂが開孔される。図示を省略しているが、図９の紙面の奥側において第２パッドコンタクト孔、図９の紙面の手前側において第４パッドコンタクト孔も開孔される。本明細書では第１〜第４パッドコンタクト孔を総称して「第１コンタクト孔」と呼ぶ。
【００４５】
更に、第１コンタクト孔と同時に、第１内側中継コンタクト孔４ｃ及び第３内側中継コンタクト孔４ｄが開孔される。図示を省略しているが、図９の紙面の奥側において第２内側中継コンタクト孔、図９の紙面の手前側において第４内側中継コンタクト孔も開孔される。本明細書では第１〜第４内側中継コンタクト孔を総称して「第１コンタクト孔」と呼ぶ。
【００４６】
更に、第１及び第２コンタクト孔と同時に、第１外側中継コンタクト孔４ｅ及び第３外側中継コンタクト孔４ｆを開孔する。図示を省略しているが、図９の紙面の奥側において第２外側中継コンタクト孔、図９の紙面の手前側において第４外側中継コンタクト孔も開孔される。本明細書では第１〜第４外側中継コンタクト孔を総称して「第３コンタクト孔」と呼ぶ。更に、第１〜第３コンタクト孔と同時に、ガードリングコンタクト孔４ｇ，４ｈ等も開孔される。
【００４７】
次に、図１０に示すように、真空蒸着法又はスパッタリング法等により、第１パッドコンタクト孔４ａ、第３パッドコンタクト孔４ｂ、第１内側中継コンタクト孔４ｃ、第３内側中継コンタクト孔４ｄ、第１外側中継コンタクト孔４ｅ、第３外側中継コンタクト孔４ｆ、ガードリングコンタクト孔４ｇ，４ｈ等を埋め込むように、層間絶縁膜４上に金属膜５を堆積する。金属膜５は、例えば、ＣＶＤ法等により、Ｔｉ／ＴｉＮ、Ａｌ−Ｓｉ、ＴｉＮ／Ｔｉを順に堆積して形成することができる。
【００４８】
引き続き、金属膜５上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、金属膜５の一部を選択的に除去する。この結果、図１１に示すように、層間絶縁膜４上にパッド形成電極５１、第１中継配線５２ａ〜第４中継配線５２ｄ及びガードリング層５３のパターンが分離される。
【００４９】
更に、第１パッドコンタクト孔４ａに埋め込まれ、第１抵抗層３１ａに接する第１電極コンタクト領域６１ａが形成される。更に、第３パッドコンタクト孔４ｂに埋め込まれ、第３抵抗層３１ｃに接する第３電極コンタクト領域６１ｃが形成される。この結果、パッド形成電極５１と第１抵抗層３１ａが第１電極コンタクト領域６１ａを介し接続され、パッド形成電極５１と第３抵抗層３１ｃが第３電極コンタクト領域６１ｃを介して接続される。図示を省略しているが、図１１の紙面の奥側において、第２パッドコンタクト孔を介してパッド形成電極５１を第２抵抗層３１ｂに接続する第２電極コンタクト領域が形成される。また、図１１の紙面の手前側において、第４パッドコンタクト孔を介してパッド形成電極５１を第４抵抗層３１ｄに接続する第４電極コンタクト領域も形成される。
【００５０】
更に、第１中継配線５２ａのパターンの形成と同時に、第１内側中継コンタクト孔４ｃに埋め込まれ、第１抵抗層３１ａに接する第１配線コンタクト領域６２ａが形成される。更に、第１外側中継コンタクト孔４ｅに埋め込まれ、半導体基板１に接する第１基板コンタクト領域６３ａが形成される。更に、第３内側中継コンタクト孔４ｄに埋め込まれ、第３抵抗層３１ｃに接する第３配線コンタクト領域６２ｃが形成される。更に、第３外側中継コンタクト孔４ｆに埋め込まれ、半導体基板１に接する第３基板コンタクト領域６３ｃが形成される。
【００５１】
更に、図示を省略しているが、図１１の紙面の奥側において、第２内側中継コンタクト孔を介して第２抵抗層３１ｂを第２中継配線５２ｂに接続する第２配線コンタクト領域、第２外側中継コンタクト孔を介して第２中継配線５２ｂを半導体基板１に接続する第２基板コンタクト領域も形成される。更に、図１１の紙面の手前側において、第４内側中継コンタクト孔を介して第４抵抗層３１ｄを第４中継配線５２ｄに接続する第４配線コンタクト領域、第４外側中継コンタクト孔を介して第４中継配線５２ｄを半導体基板１に接続する第４基板コンタクト領域も形成される。
【００５２】
更に、ガードリングコンタクト孔４ｇ，４ｈに埋め込まれ、半導体基板１に接する周辺コンタクト領域６４ａ，６４ｂがそれぞれ形成される。
【００５３】
次に、図１２に示すように、パッド形成電極５１、第１中継配線５２ａ〜第４中継配線５２ｄ、ガードリング層５３上に保護絶縁膜７を形成する。例えば、プラズマＣＶＤ法等によりＴＥＯＳ膜及びＳｉ３Ｎ４膜を順次堆積し、ポリイミド膜を塗布することで、ＴＥＯＳ膜、Ｓｉ３Ｎ４膜及びポリイミド膜からなる保護絶縁膜７が形成される。
【００５４】
引き続き、保護絶縁膜７上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、保護絶縁膜７の一部を選択的に除去する。この結果、図１３に示すように、保護絶縁膜７に開口部７ａが形成され、パッド形成電極５１の開口部７ａで露出する部分がパッド領域となる。
【００５５】
次に、化学的機械研磨（ＣＭＰ）等により半導体基板１の下面を研磨し、半導体基板１の厚さを３５０μｍ程度に薄くする。その後、真空蒸着法又はスパッタリング法等により、半導体基板１の下面に図２に示した裏面電極９を形成する。なお、図１及び図２に示した抵抗素子と同様の素子が１枚のウェハにマトリクス状のチップ領域として多数形成されており、ダイシングにより、これらのチップ領域は図１及び図２に示した抵抗素子のチップに分離される。
【００５６】
実施形態に係る抵抗素子の製造方法によれば、チップサイズを縮小でき、ボンディングワイヤの本数を低減可能な抵抗素子を容易に実現可能となる。更に、図９に示した手順において、マスクを適宜選択し、第１電極コンタクト領域６１ａ〜第４電極コンタクト領域６１ｄ、第１配線コンタクト領域６２ａ〜第４配線コンタクト領域６２ｄ、第１基板コンタクト領域６３ａ〜第４基板コンタクト領域６３ｄの有無を変更することにより、複数の第１抵抗層３１ａ〜第４抵抗層３１ｄの一部又は全部を選択的し、並列接続数を調整することができる。
【００５７】
＜第１変形例＞
本発明の実施形態の第１変形例に係る抵抗素子は、図１４及び図１５に示すように、４つの第１抵抗層３１ａ〜第４抵抗層３１ｄのうち、３つの第１抵抗層３１ａ，第２抵抗層３１ｂ及び第４抵抗層３１ｄを選択的に使用して並列接続する点が、図１及び図２に示した実施形態に係る抵抗素子と異なる。第１変形例に係る抵抗素子では、図１及び図２に示したパッド形成電極５１と第３抵抗層３１ｃとを接続する第３電極コンタクト領域６１ｃ、第３抵抗層３１ｃと第３中継配線５２ｃとを接続する第３配線コンタクト領域６２ｃ、第３中継配線５２ｃと半導体基板１とを接続する第３基板コンタクト領域６３ｃが設けられていない。第１変形例に係る抵抗素子の他の構成は、図１及び図２に示した実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
【００５８】
第１変形例に係る抵抗素子によれば、図１及び図２に示した実施形態に係る抵抗素子と比較して、第１抵抗層３１ａ，第２抵抗層３１ｂ及び第４抵抗層３１ｄの並列接続数を減らすことにより、第１変形例に係る抵抗素子の抵抗値を増大させることができる。
【００５９】
第１変形例に係る抵抗素子の製造方法は、実施形態に係る抵抗素子の製造方法の図９に示した手順において、実施形態に係る抵抗素子の製造方法で用いたマスクとは異なるマスクを用いることにより、第３電極コンタクト領域６１ｃ、第３配線コンタクト領域６２ｃ及び第３基板コンタクト領域６３ｃを形成しなければよい。第１変形例に係る抵抗素子の製造方法の他の手順は、実施形態に係る抵抗素子の製造方法と同様であるので、重複した説明を省略する。
【００６０】
＜第２変形例＞
本発明の実施形態の第２変形例に係る抵抗素子は、図１６及び図１７に示すように、４つの第１抵抗層３１ａ〜第４抵抗層３１ｄのうち、３つの第１抵抗層３１ａ，第２抵抗層３１ｂ及び第４抵抗層３１ｄを選択的に使用して並列接続する点は、図１４及び図１５に示した第１変形例に係る抵抗素子と共通する。しかし、第２変形例に係る抵抗素子では、図１及び図２に示したパッド形成電極５１と第３抵抗層３１ｃとを接続する第３電極コンタクト領域６１ｃのみが設けられず、第３抵抗層３１ｃと第３中継配線５２ｃとを接続する第３配線コンタクト領域６２ｃ、第３中継配線５２ｃと半導体基板１とを接続する第３基板コンタクト領域６３ｃは設けられている点が、図１４及び図１５に示した第１変形例に係る抵抗素子と異なる。第２変形例に係る抵抗素子の他の構成は、図１４及び図１５に示した第１変形例に係る抵抗素子と同様であるので、重複した説明を省略する。
【００６１】
第２変形例に係る抵抗素子によれば、第３電極コンタクト領域６１ｃのみを設けない場合でも、第３抵抗層３１ｃを不使用とすることができる。なお、第３電極コンタクト領域６１ｃが設けられていても、第３配線コンタクト領域６２ｃ又は第３基板コンタクト領域６３ｃを設けない場合には、第３抵抗層３１ｃを不使用とすることができる。即ち、第３電極コンタクト領域６１ｃ、第３配線コンタクト領域６２ｃ及び第３基板コンタクト領域６３ｃの少なくともいずれかを設けないことにより、第３抵抗層３１ｃを不使用とすることができる。
【００６２】
第２変形例に係る抵抗素子の製造方法は、実施形態に係る抵抗素子の製造方法の図９に示した手順において、実施形態に係る抵抗素子の製造方法で用いたマスクとは異なるマスクを用いて、第３電極コンタクト領域６１ｃを形成しなければよい。
【００６３】
＜第３変形例＞
本発明の実施形態の第３変形例に係る抵抗素子は、図１８に示すように、第１抵抗層３１ａ及び第３抵抗層３１ｃの幅Ｗ１が、第２抵抗層３１ｂ及び第４抵抗層３１ｄの幅Ｗ２と異なる点が、図１及び図２に示した実施形態に係る抵抗素子と異なる。第１抵抗層３１ａ及び第３抵抗層３１ｃの幅Ｗ１が、第２抵抗層３１ｂ及び第４抵抗層３１ｄの幅Ｗ２よりも小さいため、第１抵抗層３１ａ及び第３抵抗層３１ｃの抵抗値が、第２抵抗層３１ｂ及び第４抵抗層３１ｄの抵抗値よりも大きい。第３変形例に係る抵抗素子の他の構成は、図１及び図２に示した実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
【００６４】
第３変形例に係る抵抗素子によれば、第１抵抗層３１ａ及び第３抵抗層３１ｃの幅Ｗ１と、第２抵抗層３１ｂ及び第４抵抗層３１ｄの幅Ｗ２とを異ならせることにより、第１抵抗層３１ａ及び第３抵抗層３１ｃの抵抗値と、第２抵抗層３１ｂ及び第４抵抗層３１ｄの抵抗値とを異ならせることができる。したがって、第１抵抗層３１ａ〜第４抵抗層３１ｄのうちから選択的に使用する際に、第３変形例に係る抵抗素子の抵抗値の自由度を向上させることができる。なお、第３変形例に係る抵抗素子では、２つの第１抵抗層３１ａ及び第３抵抗層３１ｃの抵抗値と、２つの第２抵抗層３１ｂ及び第４抵抗層３１ｄの抵抗値とを異ならせる場合を例示したが、これに限定されない。例えば、４つの第１抵抗層３１ａ〜第４抵抗層３１ｄの幅を互いに異ならせることにより、４つの第１抵抗層３１ａ〜第４抵抗層３１ｄの抵抗値を互いに異ならせてもよい。
【００６５】
＜第４変形例＞
本発明の実施形態の第４変形例に係る抵抗素子は、図１９に示すように、２つの第１抵抗層３１ａ及び第２抵抗層３１ｂがパッド形成電極５１を挟むように対向して設けられている点が、図１及び図２に示した実施形態に係る抵抗素子と異なる。第１抵抗層３１ａ及び第２抵抗層３１ｂ、パッド形成電極５１、第１中継配線５２ａ及び第２中継配線５２ｂの平面パターンは、チップの中心Ｏに対して２回回転対称となるため、実施形態に係る抵抗素子の実装時に１８０°回転して使用してもよく、組み立て作業が容易となる。第４変形例に係る抵抗素子の他の構成は、図１及び図２に示した実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
【００６６】
第４変形例に係る抵抗素子によれば、２つの第１抵抗層３１ａ及び第２抵抗層３１ｂが設けられている場合でも、第１電極コンタクト領域６１ａ及び第２電極コンタクト領域６１ｂ、第１配線コンタクト領域６２ａ及び第２配線コンタクト領域６２ｂ及び第１基板コンタクト領域６３ａ及び第２基板コンタクト領域６３ｂの有無を変更することにより、第１抵抗層３１ａ及び第２抵抗層３１ｂの一部又は全部を選択的に使用することができる。
【００６７】
＜第５変形例＞
本発明の実施形態の第５変形例に係る抵抗素子は、図２０に示すように、パッド形成電極５１の矩形の平面パターンの一辺側に、複数（３つ）の第１抵抗層３１ａ〜第３抵抗層３１ｃが設けられている点が、図１及び図２に示した実施形態に係る抵抗素子と異なる。第５変形例に係る抵抗素子の他の構成は、図１及び図２に示した実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
【００６８】
第５変形例に係る抵抗素子によれば、パッド形成電極５１の矩形の平面パターンの一辺側に３つの第１抵抗層３１ａ〜第３抵抗層３１ｃが設けられている場合でも、第１電極コンタクト領域６１ａ〜第３電極コンタクト領域６１ｃ、第１配線コンタクト領域６２ａ〜第３配線コンタクト領域６２ｃ及び第１基板コンタクト領域６３ａ〜第３基板コンタクト領域６３ｃの有無を変更することにより、第１抵抗層３１ａ〜第３抵抗層３１ｃの一部又は全部を選択的に使用することができる。
【００６９】
＜第６変形例＞
本発明の実施形態の第６変形例に係る抵抗素子は、図２１及び２２に示すように、複数（２つ）の第１パッド形成電極５１ａ及び第２パッド形成電極５１ｂが互いに離間して設けられ、第１パッド形成電極５１ａ及び第２パッド形成電極５１ｂの間に第１抵抗層３１ａ〜第６抵抗層３１ｆが設けられている点が、図１及び図２に示した実施形態に係る抵抗素子と異なる。
【００７０】
第１パッド形成電極５１ａには、第１電極コンタクト領域６１ａ〜第３電極コンタクト領域６１ｃを介して第１抵抗層３１ａ〜第３抵抗層３１ｃの一端側が接続されている。第１抵抗層３１ａ〜第３抵抗層３１ｃの他端側には、第１配線コンタクト領域６２ａ〜第３配線コンタクト領域６２ｃを介して第１中継配線５２ａ〜第３中継配線５２ｃが接続されている。第１中継配線５２ａ〜第３中継配線５２ｃは、第１基板コンタクト領域６３ａ〜第３基板コンタクト領域６３ｃを介して半導体基板１に接続されている。第１基板コンタクト領域６３ａ〜第４基板コンタクト領域６３ｃと半導体基板１との接触箇所である半導体基板１の上部には、半導体基板１よりも高不純物濃度（低比抵抗）で半導体基板と同導電型の第１コンタクト領域１０ａ〜第１コンタクト領域１０ｃおよび周辺コンタクト領域１１が設けられている。コンタクト領域１０および周辺コンタクト領域１１は、実施形態の他の例においても設けても良い。
【００７１】
第２パッド形成電極５１ｂには、第４電極コンタクト領域６１ｄ〜第６電極コンタクト領域６１ｆを介して第４抵抗層３１ｄ〜第６抵抗層３１ｆの一端側が接続されている。第４抵抗層３１ｄ〜第６抵抗層３１ｆの他端側には、第４配線コンタクト領域６２ｄ〜第６配線コンタクト領域６２ｆを介して第１中継配線５２ａ〜第３中継配線５２ｃが接続されている。本発明の実施形態の第６変形例に係る抵抗素子は、例えば図３の一対の第１ゲート抵抗素子Ｒ１及び第２ゲート抵抗素子Ｒ２に適用可能である。第６変形例に係る抵抗素子の他の構成は、図１及び図２に示した実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
【００７２】
第６変形例に係る抵抗素子によれば、複数（２つ）の第１パッド形成電極５１ａ及び第２パッド形成電極５１ｂが設けられている場合でも、第１電極コンタクト領域６１ａ〜第６電極コンタクト領域６１ｆ、第１配線コンタクト領域６２ａ〜第６配線コンタクト領域６２ｆ及び第１基板コンタクト領域６３ａ〜第６基板コンタクト領域６３ｆの有無を変更することにより、第１抵抗層３１ａ〜第６抵抗層３１ｆの一部又は全部を選択的に使用することができる。
【００７３】
＜第７変形例＞
本発明の実施形態の第７変形例に係る抵抗素子は、図２３に示すように、第１中継配線６３ａ〜第４中継配線６３ｄに電気的に接続された第１補助パッド６５ａ〜第４補助パッド６５ｄが設けられている点が、図１及び図２に示した実施形態に係る抵抗素子と異なる。図２３では保護絶縁膜の図示を省略し、保護絶縁膜の開口部７ｂ〜７ｅのみを破線で示すが、第１補助パッド６５ａ〜第４補助パッド６５ｄは、保護絶縁膜の開口部７ｂ〜７ｅから露出する。第１補助パッド６５ａ〜第４補助パッド６５ｄは、第１中継配線６３ａ〜第４中継配線６３ｄと同じ材料からなり、第１中継配線６３ａ〜第４中継配線６３ｄを形成する際に同時に形成可能である。第７変形例に係る抵抗素子の他の構成は、図１及び図２に示した実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
【００７４】
図２４は、本発明の実施形態の第７変形例に係る抵抗素子の等価回路を示す。図２４において、パッド形成電極５１がパッド側端子１０１に対応し、裏面電極９が裏面側端子１０２に対応し、第１補助パッド６５ａ〜第４補助パッド６５ｄが補助端子１０３ａ〜１０３ｄに対応する。パッド側端子１０１と裏面側端子１０２との間には、第１抵抗層３１ａ〜第４抵抗層３１ｄに対応する並列接続された抵抗Ｒｐｏｌｙ1〜Ｒｐｏｌｙ4と、半導体基板１の抵抗Ｒｓｕｂとが直列接続されている。補助端子１０３ａ〜１０３ｄは、第１抵抗層３１ａ〜第４抵抗層３１ｄに対応する抵抗Ｒｐｏｌｙ1〜Ｒｐｏｌｙ4のそれぞれと、半導体基板１の抵抗Ｒｓｕｂとの間にそれぞれ接続されている。
【００７５】
第７変形例に係る抵抗素子によれば、第１補助パッド６５ａ〜第４補助パッド６５ｄを配置したことにより、パッド形成電極５１と第１補助パッド６５ａ〜第４補助パッド６５ｄとの間で、半導体基板１の抵抗Ｒｓｕｂの成分を除外した第１抵抗層３１ａ〜第４抵抗層３１ｄに対応する抵抗Ｒｐｏｌｙ1〜Ｒｐｏｌｙ4の電気的特性を測定することができる。
【００７６】
＜第８変形例＞
本発明の実施形態の第８変形例に係る抵抗素子は、図２５及び図２６に示すように、フィールド絶縁膜２上に第１抵抗層３１ａ〜第４抵抗層３１ｄと離間して、電位的に浮遊（フローティング）状態にある補助膜３３が配置されている点が、図１及び図２に示した実施形態に係る抵抗素子と異なる。
【００７７】
補助膜３３は、パッド形成電極５１の下方の位置に第１抵抗層３１ａ〜第４抵抗層３１ｄと離間して配置される。補助膜３３は、ｎ型のＤＯＰＯＳ等の第１抵抗層３１ａ〜第４抵抗層３１ｄと同じ材料からなり、第１抵抗層３１ａ〜第４抵抗層３１ｄと同じ厚さを有する。補助膜３３は、例えば矩形形状の平面パターンを有する。補助膜３３は、図１３に示した手順において、ＤＯＰＯＳ層３の一部を選択的に除去することにより、第１抵抗層３１ａ〜第４抵抗層３１ｄを形成するのと同時に形成すればよい。第８変形例に係る抵抗素子の他の構成は、図１に示した実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
【００７８】
第８変形例に係る抵抗素子によれば、フィールド絶縁膜２上に電位的に浮遊状態にある補助膜３３を配置することにより、フィールド絶縁膜２の厚さを厚くする場合と同様に、パッド形成電極５１の下方の寄生容量を低減することができる。これにより、高周波動作時のインピーダンス低下に対する全抵抗の低減を抑制し、発振現象を抑制することができる。
【００７９】
＜第９変形例＞
本発明の実施形態の第９変形例に係る抵抗素子は、図２７に示すように、第５抵抗層３４ａ〜第１２抵抗層３４ｈ及び第５中継配線５４ａ〜第１２中継配線５４ｈが更に設けられている点が、図１及び図２に示した実施形態に係る抵抗素子と異なる。第５抵抗層３４ａと第６抵抗層３４ｂは、第１抵抗層３１ａを挟むように配置されている。第７抵抗層３４ｃと第８抵抗層３４ｄは、第２抵抗層３１ｂを挟むように配置されている。第９抵抗層３４ｅと第１０抵抗層３４ｆは、第３抵抗層３１ｃを挟むように配置されている。第１１抵抗層３４ｇと第１２抵抗層３４ｈは、第４抵抗層３１ｄを挟むように配置されている。
【００８０】
第５中継配線５４ａと第６中継配線５４ｂは、第１中継配線５２ａを挟むように配置されている。第７中継配線５４ｃと第８中継配線５４ｄは、第２中継配線５２ｂを挟むように配置されている。第９中継配線５４ｅと第１０中継配線５４ｆは、第３中継配線５２ｃを挟むように配置されている。第１１中継配線５４ｇと第１２中継配線５４ｈは、第３中継配線５２ｄを挟むように配置されている。第９変形例に係る抵抗素子の他の構成は、図１及び図２に示した実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
【００８１】
第９変形例に係る抵抗素子によれば、第５抵抗層３４ａ〜第１２抵抗層３４ｈを並列接続するための第５電極コンタクト領域〜第１２電極コンタクト領域、第５配線コンタクト領域〜第１２配線コンタクト領域、及び第５基板コンタクト領域〜第１２基板コンタクト領域の有無を変更することにより、第１抵抗層３１ａ〜第４抵抗層３１ｄの並列接続数と共に、第５抵抗層３４ａ〜第１２抵抗層３４ｈの並列接続数を増減することができ、第９変形例に係る抵抗素子の抵抗値を更に細かく調整することができる。第９変形例に係る抵抗素子のように、抵抗層の数及び配置位置は限定されず、適宜設定可能である。
【００８２】
＜第１０変形例＞
本発明の実施形態の第１０変形例に係る抵抗素子は、図２８に示すように、パッド形成電極５１の矩形の平面パターンの一辺側に第１凸部５１ｘ〜第３凸部５１ｚが設けられている点が、図１及び図２に示した実施形態に係る抵抗素子と異なる。第１凸部５１ｘは、第１電極コンタクト領域６１ａを介して第１抵抗層３１ａの一端側に接続されている。第２凸部５１ｙは、第２電極コンタクト領域６１ｂを介して第２抵抗層３１ｂの一端側に接続されている。第３凸部５１ｚは、第３電極コンタクト領域６１ｃを介して第３抵抗層３１ｃの一端側に接続されている。
【００８３】
第１抵抗層３１ａの他端側は、第１配線コンタクト領域６２ａを介して第１中継配線５２ａに接続されている。第２抵抗層３１ｂの他端側は、第２配線コンタクト領域６２ｂを介して第２中継配線５２ｂに接続されている。第３抵抗層３１ｃの他端側は、第３配線コンタクト領域６２ｃを介して第３中継配線５２ｃに接続されている。
【００８４】
第１中継配線５２ａは、第１基板コンタクト領域６３ａを介して半導体基板１に接続されている。第２中継配線５２ｂは、第２基板コンタクト領域６３ｂを介して半導体基板１に接続されている。第３中継配線５２ｃは、第３基板コンタクト領域６３ｃを介して半導体基板１に接続されている。
【００８５】
第１０変形例に係る抵抗素子では、３つの第１抵抗層３１ａ〜第３抵抗層３１ｃが並列接続されている。このため、図２８に矢印で模式的に示すように、パッド形成電極５１の第１凸部５１ｘから、第１抵抗層３１ａ及び第１中継配線５２ａを介して半導体基板１へ電流が流れる第１電流経路Ｉ１が形成される。同様に、パッド形成電極５１の第２凸部５１ｙから、第２抵抗層３１ｂ及び第２中継配線５２ｂを介して半導体基板１へ電流が流れる第２電流経路Ｉ２が形成される。更に、パッド形成電極５１の第３凸部５１ｚから、第３抵抗層３１ｃ及び第３中継配線５２ｃを介して半導体基板１へ電流が流れる第３電流経路Ｉ３が形成される。第１０変形例に係る抵抗素子の他の構成は、図１及び図２に示した実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
【００８６】
第１０変形例に係る抵抗素子によれば、３つの第１抵抗層３１ａ〜第３抵抗層３１ｃが設けられている場合に、第１電極コンタクト領域６１ａ〜第３電極コンタクト領域６１ｃ、第１配線コンタクト領域６２ａ〜第３配線コンタクト領域６２ｃ及び第１基板コンタクト領域６３ａ〜第３基板コンタクト領域６３ｃの有無を変更することにより、第１抵抗層３１ａ〜第３抵抗層３１ｃの一部又は全部を選択的に使用することができる。
【００８７】
＜第１１変形例＞
本発明の実施形態の第１１変形例に係る抵抗素子は、図２９に示すように、パッド形成電極５１から第１凸部５１ｘ及び第３凸部５１ｚが分離している点が、図２８に示した第１０変形例に係る抵抗素子と異なる。第１１変形例に係る抵抗素子では、パッド形成電極５１の第２凸部５１ｙから第２抵抗層３１ｂ及び第２中継配線５２ｂを介して半導体基板１へ電流が流れる電流経路Ｉ１が形成される。第１１変形例に係る抵抗素子の他の構成は、図２８に示した第１０変形例に係る抵抗素子と同様であるので、重複した説明を省略する。
【００８８】
第１１変形例に係る抵抗素子によれば、第１電極コンタクト領域６１ａ〜第３電極コンタクト領域６１ｃ、第１配線コンタクト領域６２ａ〜第３配線コンタクト領域６２ｃ及び第１基板コンタクト領域６３ａ〜第３基板コンタクト領域６３ｃの有無は変更しなくても、パッド形成電極５１から第１凸部５１ｘ〜第３凸部５１ｚを選択的に分離することにより、第１抵抗層３１ａ〜第３抵抗層３１ｃの一部又は全部を選択的に使用することができる。
【００８９】
＜第１２変形例＞
本発明の実施形態の第１２変形例に係る抵抗素子は、図３０に示すように、複数（３つ）の第１抵抗層３１ａ〜第３抵抗層３１ｃが直列接続されている点が、図２８に示した第１０変形例に係る抵抗素子と異なる。第１２変形例に係る抵抗素子は、図２８に示した第１凸部５１ｘ及び第２凸部５１ｙが配置される位置に第１抵抗間配線５４ａを備え、図２８に示した第２中継配線５２ｂ及び第３中継配線５２ｃが配置される位置に第２抵抗間配線５４ｂを備える。
【００９０】
第１抵抗間配線５４ａは、第２配線コンタクト領域６２ｂ及び第３配線コンタクト領域６２ｃを介して第２抵抗層３１ｂ及び第３抵抗層３１ｃに接続されている。第２抵抗間配線５４ｂは、第１電極コンタクト領域６１ａ及び第２電極コンタクト領域６１ｂを介して第１抵抗層３１ａ及び第２抵抗層３１ｂに接続されている。
【００９１】
第１２変形例に係る抵抗素子では、図３０に矢印で模式的に示すように、パッド形成電極５１の第３凸部５１ｚから第３抵抗層３１ｃ、第１抵抗間配線５４ａ、第２抵抗層３１ｂ、第２抵抗間配線５４ｂ、第３抵抗層３１ｃ、第１中継配線５２ａを介して半導体基板１へ電流が流れる第１電流経路Ｉ１が形成される。第１２変形例に係る抵抗素子の他の構成は、図２８に示した第１０変形例に係る抵抗素子と同様であるので、重複した説明を省略する。
【００９２】
第１２変形例に係る抵抗素子によれば、第１抵抗間配線５４ａ及び第２抵抗間配線５４ｂを配置することにより、複数の第１抵抗層３１ａ〜第３抵抗層３１ｃを直列接続し、抵抗値を増大させることができる。
【００９３】
＜第１３変形例＞
本発明の実施形態の第１３変形例に係る抵抗素子は、図３１に示すように、複数（２つ）の第１抵抗層３１ａ及び第３抵抗層３１ｃが直列接続されている点が、図２８に示した第１０変形例に係る抵抗素子と異なる。第１３変形例に係る抵抗素子は、図２８に示した第１凸部５１ｘ及び第２凸部５１ｙ及び第２中継配線５２ｂ及び第３第２中継配線５２ｃが配置される位置に抵抗間配線５５を備える。抵抗間配線５５は、第１電極コンタクト領域６１ａを介して第１抵抗層３１ａに接続され、且つ第３配線コンタクト領域６２ｃを介して第３抵抗層３１ｃに接続されている。
【００９４】
第１３変形例に係る抵抗素子では、図３１に矢印で模式的に示すように、パッド形成電極５１の第３凸部５１ｚから第３抵抗層３１ｃ、抵抗間配線５５、第１抵抗層３１ａ、第１中継配線５２ａを介して半導体基板１へ電流が流れる第１電流経路Ｉ１が形成される。第１２変形例に係る抵抗素子の他の構成は、図２８に示した第１０変形例に係る抵抗素子と同様であるので、重複した説明を省略する。
【００９５】
第１３変形例に係る抵抗素子によれば、抵抗間配線５５を配置することにより、パッド形成電極５１近傍での基板コンタクトを回避しつつ、複数の第１抵抗層３１ａ及び第３抵抗層３１ｃを直列接続し、抵抗値を増大させることができる。
【００９６】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００９７】
例えば、図３に示すように、実施形態に係る抵抗素子を、第１ゲート抵抗素子Ｒ１〜第１２ゲート抵抗素子Ｒ１２として適用する場合を例示したが、第１ゲート抵抗素子Ｒ１〜第１２ゲート抵抗素子Ｒ１２への適用に限定されるものではない。実施形態に係る抵抗素子は、各種ＩＣの抵抗素子として適用可能である。
【符号の説明】
【００９８】
１…半導体基板
２…フィールド絶縁膜
３…ＤＯＰＯＳ層
４…層間絶縁膜
４ａ〜４ｈ…コンタクト孔
５…金属膜
７…保護絶縁膜
７ａ〜７ｅ…開口部
９…裏面電極
３１ａ〜３１ｆ，３４ａ〜３４ｈ…抵抗層
３２ａ〜３２ｈ…ダミー層
３３…補助膜
５１，５１ａ，５１ｂ…パッド形成電極
５１ｘ〜５１ｚ…凸部
５２ａ〜５２ｄ，５４ａ〜５４ｈ…中継配線
５３…ガードリング層
５５，５５ａ，５５ｂ…抵抗間配線
６１ａ〜６１ｆ…電極コンタクト領域
６２ａ〜６２ｆ…配線コンタクト領域
６３ａ〜６３ｆ…基板コンタクト領域
６５ａ〜６５ｄ…補助パッド
６４ａ，６４ｂ…周辺コンタクト領域
１００…インバータモジュール
１０１…パッド側端子
１０２…裏面側端子
１０３…補助端子
Ｒ１〜Ｒ１２…ゲート抵抗素子
ＴＲ１〜ＴＲ１２…主素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2020202356.tif 000007
【図６】
2020202356.tif 000008
【図７】
2020202356.tif 000009
【図８】
2020202356.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2020202356.tif 000015
【図１４】
2020202356.tif 000016
【図１５】
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【図１６】
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【図１７】
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【図１８】
2020202356.tif 000020
【図１９】
2020202356.tif 000021
【図２０】
2020202356.tif 000022
【図２１】
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【図２２】
2020202356.tif 000024
【図２３】
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【図２４】
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【図２５】
2020202356.tif 000027
【図２６】
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【図２７】
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【図２８】
2020202356.tif 000030
【図２９】
2020202356.tif 000031
【図３０】
2020202356.tif 000032
【図３１】
2020202356.tif 000033