(57)【要約】【課題】デジタル回路からなる位相同期回路において、位相差情報を生成する回路の回路規模を削減する。【解決手段】多相クロック生成回路は、互いに位相の異なる複数の帰還クロック信号を生成する。帰還側分周器は、複数の帰還クロック信号のそれぞれを分周して分周クロック信号として出力する。参照クロックラッチ回路は、参照クロック信号に同期して前記分周クロック信号を保持して保持値を出力する。制御回路は、保持値に基づいて前記複数の帰還クロック信号の周波数を制御する。【選択図】図１３
2020202439.tif 000002
【特許請求の範囲】
【請求項１】
互いに位相の異なる複数の帰還クロック信号を生成する多相クロック生成回路と、
前記複数の帰還クロック信号のそれぞれを分周して分周クロック信号として出力する帰還側分周器と、
所定の参照クロック信号に同期して前記分周クロック信号を保持して保持値を出力する参照クロックラッチ回路と、
前記保持値に基づいて前記複数の帰還クロック信号の周波数を制御する制御回路と
を具備する位相同期回路。
【請求項２】
前記参照クロックラッチ回路は、前記参照クロック信号と前記複数の帰還クロック信号のいずれかとの位相差の小数部を示す小数部コードとして前記保持値を出力し、
前記制御回路は、
前記分周クロック信号のいずれかに同期して所定値を積算して積算値を出力する帰還側アキュムレータと、
前記複数の帰還クロック信号のいずれかに同期して前記参照クロック信号を保持してリタイミングクロック信号として出力するリタイミング回路と、
前記リタイミングクロック信号に同期して前記積算値を保持して保持値を前記位相差の整数部を示す整数部コードとして出力する積算値ラッチ回路と、
前記整数部コードおよび前記小数部コードの示す前記位相差に対する補正値を求める補正回路と、
前記補正値により前記位相差を補正して補正後の位相差を示す位相差情報を出力する位相比較器と
を備える請求項１記載の位相同期回路。
【請求項３】
前記多相クロック生成回路は、前記複数の帰還クロック信号を生成するデジタル制御発振器である
請求項１記載の位相同期回路。
【請求項４】
前記多相クロック生成回路は、
所定の出力クロック信号を生成するデジタル制御発振器と、
前記出力クロック信号を分周して前記複数の帰還クロック信号に多相化する出力側分周器と
を備える請求項１記載の位相同期回路。
【請求項５】
前記帰還側分周器は、カウンタである
請求項１記載の位相同期回路。
【請求項６】
前記カウンタは、複数段のフリップフロップを備え、
前記複数段のフリップフロップの末尾の出力を反転した信号は、前記複数段のフリップフロップの先頭に入力される
請求項５記載の位相同期回路。
【請求項７】
前記多相クロック生成回路は、２つの帰還クロック信号を生成し、
前記帰還側分周器は、４つの前記分周クロック信号を生成する
請求項５記載の位相同期回路。
【請求項８】
前記多相クロック生成回路は、３つの帰還クロック信号を生成し、
前記帰還側分周器は、３つの前記分周クロック信号を生成する
請求項５記載の位相同期回路。
【請求項９】
前記多相クロック生成回路は、３つの帰還クロック信号を生成し、
前記帰還側分周器は、６つの前記分周クロック信号を生成する
請求項５記載の位相同期回路。
【請求項１０】
前記カウンタは、複数段のフリップフロップを備え、
前記複数段のフリップフロップの先頭の出力信号の反転値は、前記先頭に入力される
請求項５記載の位相同期回路。
【請求項１１】
前記複数段のフリップフロップにおいて前段の出力信号が後段に入力される
請求項１０記載の位相同期回路。
【請求項１２】
前記複数段のフリップフロップにおいて前段の出力信号の反転値が後段に入力される
請求項１０記載の位相同期回路。
【請求項１３】
互いに位相の異なる複数の帰還クロック信号を生成する多相クロック生成回路と、
前記複数の帰還クロック信号のそれぞれを分周して分周クロック信号として出力する帰還側分周器と、
所定の参照クロック信号に同期して前記分周クロック信号を保持して保持値を出力する参照クロックラッチ回路と、
前記保持値に基づいて前記複数の帰還クロック信号の周波数を制御する制御回路と、
前記複数の帰還クロック信号のいずれかに同期して所定の処理を行う処理回路と
を具備する電子装置。
【請求項１４】
互いに位相の異なる複数の帰還クロック信号を生成する多相クロック生成手順と、
前記複数の帰還クロック信号のそれぞれを分周して分周クロック信号として出力する帰還側分周手順と、
所定の参照クロック信号に同期して前記分周クロック信号を保持して保持値を出力する参照クロックラッチ手順と、
前記保持値に基づいて前記複数の帰還クロック信号の周波数を制御する制御手順と
を具備する位相同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、位相同期回路、電子装置、および、位相同期回路の制御方法に関する。詳しくは、デジタル制御発振器を用いる位相同期回路、電子装置、および、位相同期回路の制御方法に関する。
【背景技術】
【０００２】
近年、チップ面積の削減や低電圧動作が容易であることから、構成要素の全てをデジタル化した位相同期回路（ＰＬＬ：Phase Locked Loop）であるＡＤＰＬＬ（All Digital PLL）が無線通信装置などにおいて用いられている。例えば、デジタル制御発振器（ＤＣＯ：Digital Controlled Oscillator）や時間デジタル変換器（ＴＤＣ：Time-to-Digital Converter）を用いたＡＤＰＬＬが提案されている（例えば、特許文献１参照。）。このＡＤＰＬＬにおいて、ＴＤＣの後段には、カウンタや加算器などの制御回路が設けられ、その制御回路の後段にＤＣＯが配置される。ＤＣＯは、制御回路からの制御信号に従って出力クロックを生成する。また、ＴＤＣは、複数段の遅延素子やフリップフロップにより参照クロックと出力クロックとの位相差に関する位相差情報を生成する。そして、制御回路は、その位相差情報に基づいて、制御信号により出力クロックの周波数を制御する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１９９８１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述の従来技術では、ＴＤＣの時間分解能の向上により、参照クロックと出力クロックとの位相誤差の低減を図っている。しかしながら、ＴＤＣの時間分解能を向上させるには、そのＴＤＣ内の遅延素子やフリップフロップの段数を多くする必要があり、ＡＤＰＬＬの回路規模が増大してしまうという問題がある。
【０００５】
本技術はこのような状況に鑑みて生み出されたものであり、デジタル回路からなる位相同期回路において、位相差情報を生成する回路の回路規模を削減することを目的とする。
【課題を解決するための手段】
【０００６】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、互いに位相の異なる複数の帰還クロック信号を生成する多相クロック生成回路と、上記複数の帰還クロック信号のそれぞれを分周して分周クロック信号として出力する帰還側分周器と、所定の参照クロック信号に同期して上記分周クロック信号を保持して保持値を出力する参照クロックラッチ回路と、上記保持値に基づいて上記複数の帰還クロック信号の周波数を制御する制御回路とを具備する位相同期回路、および、その制御方法である。これにより、帰還クロック信号と参照クロック信号との位相差に基づいて帰還クロック信号の周波数が制御されるという作用をもたらす。
【０００７】
また、この第１の側面において、上記参照クロックラッチ回路は、上記参照クロック信号と上記複数の帰還クロック信号のいずれかとの位相差の小数部を示す小数部コードとして上記保持値を出力し、上記制御回路は、上記分周クロック信号のいずれかに同期して所定値を積算して積算値を出力する帰還側アキュムレータと、上記複数の帰還クロック信号のいずれかに同期して上記参照クロック信号を保持してリタイミングクロック信号として出力するリタイミング回路と、上記リタイミングクロック信号に同期して上記積算値を保持して保持値を上記位相差の整数部を示す整数部コードとして出力する積算値ラッチ回路と、上記整数部コードおよび上記小数部コードの示す上記位相差に対する補正値を求める補正回路と、上記補正値により上記位相差を補正して補正後の位相差を示す位相差情報を出力する位相比較器とを備えてもよい。これにより、位相差が補正されるという作用をもたらす。
【０００８】
また、この第１の側面において、上記多相クロック生成回路は、上記複数の帰還クロック信号を生成するデジタル制御発振器であってもよい。これにより、デジタル制御発振器によって複数の帰還クロック信号が生成されるという作用をもたらす。
【０００９】
また、この第１の側面において、上記多相クロック生成回路は、所定の出力クロック信号を生成するデジタル制御発振器と、上記出力クロック信号を分周して上記複数の帰還クロック信号に多相化する出力側分周器とを備えてもよい。これにより、デジタル制御発振器の出力の分周および多相化によって複数の帰還クロック信号が生成されるという作用をもたらす。
【００１０】
また、この第１の側面において、上記帰還側分周器は、カウンタであってもよい。これにより、カウンタによって帰還クロック信号が分周されるという作用をもたらす。
【００１１】
また、この第１の側面において、上記カウンタは、複数段のフリップフロップを備え、上記複数段のフリップフロップの末尾の出力を反転した信号は、上記複数段のフリップフロップの先頭に入力されてもよい。これにより、ジョンソンカウンタによって帰還クロック信号が分周されるという作用をもたらす。
【００１２】
また、この第１の側面において、上記多相クロック生成回路は、２つの帰還クロック信号を生成し、上記帰還側分周器は、４つの上記分周クロック信号を生成してもよい。これにより、２つの帰還クロック信号から４つの分周クロック信号が生成されるという作用をもたらす。
【００１３】
また、この第１の側面において、上記多相クロック生成回路は、３つの帰還クロック信号を生成し、上記帰還側分周器は、３つの上記分周クロック信号を生成してもよい。これにより、３つの帰還クロック信号から３つの分周クロック信号が生成されるという作用をもたらす。
【００１４】
また、この第１の側面において、上記多相クロック生成回路は、３つの帰還クロック信号を生成し、上記帰還側分周器は、６つの上記分周クロック信号を生成してもよい。これにより、３つの帰還クロック信号から６つの分周クロック信号が生成されるという作用をもたらす。
【００１５】
また、この第１の側面において、上記カウンタは、複数段のフリップフロップを備え、上記複数段のフリップフロップの先頭の出力信号の反転値は、上記先頭に入力されてもよい。これにより、フリップフロップの前段と後段との位相差が１／４周期または３／４周期になるという作用をもたらす。
【００１６】
また、この第１の側面において、上記複数段のフリップフロップにおいて前段の出力信号が後段に入力されてもよい。これにより、フリップフロップの前段と後段との位相差が１／４周期になるという作用をもたらす。
【００１７】
また、この第１の側面において、上記複数段のフリップフロップにおいて前段の出力信号の反転値が後段に入力されてもよい。これにより、フリップフロップの前段と後段との位相差が３／４周期になるという作用をもたらす。
【００１８】
また、本技術の第２の側面は、互いに位相の異なる複数の帰還クロック信号を生成する多相クロック生成回路と、上記複数の帰還クロック信号のそれぞれを分周して分周クロック信号として出力する帰還側分周器と、所定の参照クロック信号に同期して上記分周クロック信号を保持して保持値を出力する参照クロックラッチ回路と、上記保持値に基づいて上記複数の帰還クロック信号の周波数を制御する制御回路と、上記複数の帰還クロック信号のいずれかに同期して所定の処理を行う処理回路とを具備する電子装置である。これにより、帰還クロック信号と参照クロック信号との位相差に基づいて周波数が制御された帰還クロック信号に同期して所定の処理が実行されるという作用をもたらす。
【図面の簡単な説明】
【００１９】
【図１】本技術の第１の実施の形態における電子装置の一構成例を示すブロック図である。
【図２】本技術の第１の実施の形態における位相同期回路の一構成例を示すブロック図である。
【図３】本技術の第１の実施の形態における参照側アキュムレータの一構成例を示すブロック図である。
【図４】本技術の第１の実施の形態における位相比較器の一構成例を示す回路図である。
【図５】本技術の第１の実施の形態における多相クロック生成回路の一構成例を示す回路図である。
【図６】本技術の第１の実施の形態における位相情報取得回路の一構成例を示す回路図である。
【図７】本技術の第１の実施の形態における帰還側アキュムレータの一構成例を示すブロック図である。
【図８】本技術の第１の実施の形態における帰還側分周器の一構成例を示す回路図である。
【図９】本技術の第１の実施の形態における接続を変更した帰還側分周器の一構成例を示す回路図である。
【図１０】本技術の第１の実施の形態における分周クロックラッチ回路の一構成例を示す回路図である。
【図１１】本技術の第１の実施の形態における補正回路の一構成例を示す回路図である。
【図１２】本技術の第１の実施の形態における小数部コードに対応する位相差および極性信号の一例を示す図である。
【図１３】本技術の第１の実施の形態における位相同期回路の機能を説明するための図である。
【図１４】比較例におけるＡＤＰＬＬの一構成例を示すブロック図である。
【図１５】本技術の第１の実施の形態における状態１の位相同期回路の動作の一例を示すタイミングチャートである。
【図１６】本技術の第１の実施の形態における状態２の位相同期回路の動作の一例を示すタイミングチャートである。
【図１７】本技術の第１の実施の形態における状態３の位相同期回路の動作の一例を示すタイミングチャートである。
【図１８】本技術の第１の実施の形態における状態４の位相同期回路の動作の一例を示すタイミングチャートである。
【図１９】本技術の第１の実施の形態における位相同期回路の動作の一例を示すフローチャートである。
【図２０】本技術の第１の実施の形態の変形例における多相クロック生成回路の一構成例を示す回路図である。
【図２１】本技術の第２の実施の形態における帰還側分周器の一構成例を示す回路図である。
【図２２】本技術の第３の実施の形態における帰還側分周器の一構成例を示す回路図である。
【図２３】本技術の第４の実施の形態における帰還側分周器の一構成例を示す回路図である。
【図２４】本技術の第５の実施の形態における帰還側分周器の一構成例を示す回路図である。
【発明を実施するための形態】
【００２０】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（複数の帰還クロック信号を生成する例）
２．第２の実施の形態（複数の帰還クロック信号を生成し、セットアップタイムに余裕を持たせた例）
３．第３の実施の形態（２相の帰還クロック信号を生成する例）
４．第４の実施の形態（３相の帰還クロック信号から３相の分周クロック信号を生成する例）
５．第５の実施の形態（３相の帰還クロック信号から６相の分周クロック信号を生成する例）
【００２１】
＜１．第１の実施の形態＞
［電子装置の構成例］
図１は、本技術の第１の実施の形態における電子装置１００の一構成例を示すブロック図である。この電子装置１００は、信号処理や通信処理などの様々な処理を行う装置であり、水晶振動子１１０、レジスタ１２０、処理回路１３０および位相同期回路２００を備える。電子装置１００としては、音響装置や無線通信装置が想定される。
【００２２】
水晶振動子１１０は、水晶の圧電効果を利用して、所定周波数の参照クロック信号ＲＥＦＣＬＫを生成するものである。例えば、６乃至２７メガヘルツ（ＭＨｚ）の信号が参照クロック信号ＲＥＦＣＬＫとして生成される。この水晶振動子１１０は、生成した参照クロック信号ＲＥＦＣＬＫを信号線１１９を介して位相同期回路２００に供給する。
【００２３】
レジスタ１２０は、出力クロック信号ＯＵＴＣＬＫの周波数を指示する周波数指示ワードＦＣＷ（Frequency Command Word）を保持するものである。この周波数指示ワードＦＣＷは、信号線１２９を介して位相同期回路２００により読み出される。
【００２４】
位相同期回路２００は、周波数指示ワードＦＣＷに従って、参照クロック信号ＲＥＦＣＬＫを逓倍するものである。この位相同期回路２００は、逓倍したクロック信号を出力クロック信号ＯＵＴＣＬＫとして処理回路１３０に信号線２０９を介して供給する。
【００２５】
処理回路１３０は、出力クロック信号ＯＵＴＣＬＫに同期して、信号処理や通信処理などの所定の処理を行うものである。
【００２６】
［位相同期回路の構成例］
図２は、本技術の第１の実施の形態における位相同期回路２００の一構成例を示すブロック図である。この位相同期回路２００は、参照側アキュムレータ２１０、位相比較器２２０、デジタルフィルタ２３０、多相クロック生成回路２４０および位相情報取得回路３００を備える。
【００２７】
参照側アキュムレータ２１０は、リタイミングクロック信号ＲＴＲＥＦＣＬＫに同期して、周波数指示ワードＦＣＷの示す値を積算するものである。この参照側アキュムレータ２１０は、積算値を示す積算値コードＲＰＨを位相比較器２２０に供給する。
【００２８】
位相比較器２２０は、積算値コードＲＰＨと位相情報取得回路３００からの情報とを用いて位相差情報ＰＨＥを生成するものである。この位相差情報ＰＨＥは、参照クロック信号ＲＥＦＣＬＫと出力クロック信号ＯＵＴＣＬＫとの位相差を示す。位相比較器２２０は、位相差情報ＰＨＥをデジタルフィルタ２３０に供給する。
【００２９】
デジタルフィルタ２３０は、リタイミングクロック信号ＲＴＲＥＦＣＬＫに同期して位相差情報ＰＨＥのノイズを低減するものである。デジタルフィルタ２３０を通過した位相差情報ＰＨＥは、発振器チューニングワードＯＴＷ（Oscillator Tuning Word）として多相クロック生成回路２４０に供給される。また、このデジタルフィルタ２３０として、例えば、ローパスフィルタが用いられる。
【００３０】
多相クロック生成回路２４０は、発振器チューニングワードＯＴＷに従って、互いに位相の異なる複数の帰還クロック信号ＶＣＬＫを生成するものである。これらの帰還クロック信号ＶＣＬＫの周波数は、発振器チューニングワードＯＴＷにより制御される。また、例えば、４相の帰還クロック信号ＶＣＬＫが生成される。以下、第０相から第３相までの帰還クロック信号を、ＶＣＬＫ［０］乃至ＶＣＬＫ［３］とし、これらをまとめてＶＣＬＫ［３：０］、または、単にＶＣＬＫと表す。多相クロック生成回路２４０は、これらの帰還クロック信号ＶＣＬＫを位相情報取得回路３００に帰還させる。また、多相クロック生成回路２４０は、それらの帰還クロック信号ＶＣＬＫのいずれか（例えば、ＶＣＬＫ［３］）を出力クロック信号ＯＵＴＣＬＫとして処理回路１３０へ出力する。
【００３１】
位相情報取得回路３００は、参照クロック信号ＲＥＦＣＬＫと出力クロック信号ＯＵＴＣＬＫとの位相差に関する情報を取得するものである。この位相情報取得回路３００は、参照クロック信号ＲＥＦＣＬＫと帰還クロック信号ＶＣＬＫ［３：０］とから、位相差に関する情報を取得し、位相比較器２２０に供給する。
【００３２】
また、位相情報取得回路３００は、帰還クロック信号ＶＣＬＫ［３：０］のいずれかに同期して参照クロック信号ＲＥＦＣＬＫを保持し、リタイミングクロック信号ＲＴＲＥＦＣＬＫとして参照側アキュムレータ２１０およびデジタルフィルタ２３０に出力する。
【００３３】
上述の参照側アキュムレータ２１０、位相比較器２２０、デジタルフィルタ２３０、多相クロック生成回路２４０および位相情報取得回路３００は、全てデジタル回路である。このように、構成要素の全てをデジタル化したＰＬＬは、ＡＤＰＬＬと呼ばれる。
【００３４】
［参照側アキュムレータの構成例］
図３は、本技術の第１の実施の形態における参照側アキュムレータ２１０の一構成例を示すブロック図である。この参照側アキュムレータ２１０は、加算器２１１およびラッチ回路２１２を備える。
【００３５】
加算器２１１は、積算値コードＲＰＨの示す積算値に周波数指示ワードＦＣＷの示す所定値を加算するものである。この加算器２１１は、加算値をラッチ回路２１２に供給する。
【００３６】
ラッチ回路２１２は、リタイミングクロック信号ＲＴＲＥＦＣＬＫに同期して加算値を保持し、積算値コードＲＰＨとして加算器２１１および位相比較器２２０に供給するものである。
【００３７】
［位相比較器の構成例］
図４は、本技術の第１の実施の形態における位相比較器２２０の一構成例を示す回路図である。この位相比較器２２０は、加算器２２１および２２２と、スイッチ２２３および２２５と、補数演算部２２４とを備える。
【００３８】
また、位相情報取得回路３００から位相比較器２２０へ、整数部コードＶＩＮＴ、小数部コードＶＦＲＡＣ、補正信号ＣＲＲＣＴおよび極性信号ＳＩＧＮが位相差に関する情報として供給される。整数部コードＶＩＮＴは、位相差の整数部を示し、小数部コードＶＦＲＡＣは、位相差の小数部を示す。
【００３９】
また、補正信号ＣＲＲＣＴは、位相差に対する補正値を指定する信号である。例えば、１０進数で「０」および「１」のいずれかを補正値として指定するビットが補正信号ＣＲＲＣＴとして用いられる。
【００４０】
極性信号ＳＩＧＮは、補正値の極性を指定する信号である。例えば、「＋」および「−」の何れかを指定するビットが極性信号ＳＩＧＮとして用いられる。
【００４１】
加算器２２１は、整数部コードＶＩＮＴと、小数部コードＶＦＲＡＣの補数とを加算（言い換えれば、整数部コードＶＩＮＴから小数部コードＶＦＲＡＣを減算）するものである。この加算器２２１は、加算値を加算器２２２に供給する。
【００４２】
スイッチ２２５は、補正コードＡおよびＢのいずれかを補正信号ＣＲＲＣＴに従って選択し、スイッチ２２３および補数演算部２２４に供給するものである。ここで、補正コードＡは、１０進数で「０」の補正値を示す所定のビット（言い換えれば、桁）数のコードであり、補正コードＢは、１０進数で「１」の補正値を示す所定のビット数のコードである。
【００４３】
補数演算部２２４は、補正コードの補数を演算するものである。例えば、桁ごとにビットを反転し、「１」を加算することにより２の補数が演算される。この補数演算部２２４は、補数をスイッチ２２３に供給する。
【００４４】
スイッチ２２３は、スイッチ２２５からの補正コード（「０」または「１」）と、その補数とのいずれかを極性信号ＳＩＧＮに従って選択するものである。極性信号ＳＩＧＮが「＋」を示す場合にスイッチ２２３は、補正コードを選択して、加算器２２２に供給する。一方、極性信号ＳＩＧＮが「−」を示す場合にスイッチ２２３は、補正コードの補数を選択して加算器２２２に供給する。
【００４５】
加算器２２２は、加算器２２１からの加算値の補数と、積算値コードＲＰＨと、スイッチ２２３の出力（補正コードまたは補数）とを加算するものである。この加算器２２２は、加算値を位相差情報ＰＨＥとしてデジタルフィルタ２３０に供給する。
【００４６】
上述の構成により、位相比較器２２０において、次の式に示す演算が実行される。
Ｐｈｅ＝Ｖｉｎｔ−Ｖｆｒａｃ＋Ｒｐｈ±（補正値）    ・・・式１
上式において、Ｐｈｅは、位相差情報ＰＨＥの示す位相差であり、例えば、１０進数の実数により表される。Ｖｉｎｔは、整数部コードＶＩＮＴの示す整数値である。Ｖｆｒａｃは、小数部コードＶＦＲＡＣの示す実数値である。Ｒｐｈは、積算値コードＲＰＨの示す積算値である。補正値の符号は、極性信号ＳＩＧＮにより指定される。また、補正値は、１０進数で「０」または「１」であり、いずれを用いるかは、補正信号ＣＲＲＣＴにより指定される。
【００４７】
［多相クロック生成回路の構成例］
図５は、本技術の第１の実施の形態における多相クロック生成回路２４０の一構成例を示す回路図である。この多相クロック生成回路２４０は、デジタル制御発振器２５０を備える。
【００４８】
デジタル制御発振器２５０は、発振器チューニングワードＯＴＷに従って、互いに位相の異なる複数の帰還クロック信号ＶＣＬＫを生成するものである。このデジタル制御発振器２５０は、例えば、バッファ２５１、２５３、２５４および２５５と、インバータ２５２と、セレクタ２５６とを備える。
【００４９】
バッファ２５１は、セレクタ２５６の出力信号を遅延させてインバータ２５２に供給するものである。インバータ２５２は、バッファ２５１の出力信号を反転および遅延させてバッファ２５３に供給するものである。バッファ２５３は、インバータ２５２の出力信号を遅延させてバッファ２５４に供給するものである。バッファ２５４は、バッファ２５３の出力信号を遅延させてバッファ２５５に供給するものである。バッファ２５５は、バッファ２５４の出力信号を遅延させるものである。
【００５０】
また、インバータ２５２とバッファ２５３、２５４および２５５とのそれぞれの出力信号は、帰還クロック信号ＶＣＬＫ［３：０］としてセレクタ２５６と位相情報取得回路３００とに供給される。
【００５１】
セレクタ２５６は、インバータ２５２とバッファ２５３、２５４および２５５とのそれぞれの出力信号のいずれかを発振器チューニングワードＯＴＷに従って選択し、バッファ２５１に出力するものである。
【００５２】
なお、遅延素子（バッファおよびインバータ）の段数を５段としているが、段数は、５段に限定されない。また、デジタル制御発振器２５０は、インバータ２５２の出力信号を４相に分解しているが、分解する相の数は、４相に限定されず、後述するように２相や３相であってもよい。
【００５３】
［位相情報取得回路の構成例］
図６は、本技術の第１の実施の形態における位相情報取得回路３００の一構成例を示す回路図である。この位相情報取得回路３００は、帰還側アキュムレータ３１０、積算値ラッチ回路３２０、補正回路３３０、分周クロックラッチ回路３４０、帰還側分周器３５０およびリタイミング回路３６０を備える。
【００５４】
帰還側分周器３５０は、帰還クロック信号ＶＣＬＫ［３：０］のそれぞれを分周して分周クロック信号ＣＮＴＯ［３：０］として出力するものである。分周クロック信号ＣＮＴＯ［３：０］のうち分周クロック信号ＣＮＴＯ［０］は、帰還側アキュムレータ３１０および積算値ラッチ回路３２０に供給される。また、分周クロック信号ＣＮＴＯ［３：０］は、分周クロックラッチ回路３４０に供給される。
【００５５】
帰還側アキュムレータ３１０は、帰還側分周器３５０からの分周クロック信号ＣＮＴＯ［０］に同期して、所定値を積算するものである。この帰還側アキュムレータ３１０は、積算値を示すＩ−１桁（Ｉは、整数）の積算値コードＡＣＣＯを出力する。このＩ−１桁の積算値コードＡＣＣＯに、分周クロック信号ＣＮＴＯ［０］を第０桁、すなわちＬＳＢ（Least Significant Bit）として結合したＩビットの積算値コードＡＣＣＯが積算値ラッチ回路３２０に供給される。
【００５６】
分周クロックラッチ回路３４０は、参照クロック信号ＲＥＦＣＬＫに同期して分周クロック信号ＣＮＴＯ［３：０］を保持し、保持値を小数部コードＶＦＲＡＣ［３：０］として補正回路３３０に出力するものである。
【００５７】
リタイミング回路３６０は、参照クロック信号ＲＥＦＣＬＫをリタイミングクロック信号ＲＴＣＬＫ（すなわち、分周クロック信号ＣＮＴＯ［０］）に同期して保持し、リタイミングクロック信号ＲＴＲＥＦＣＬＫとして出力するものである。
【００５８】
積算値ラッチ回路３２０は、リタイミング回路３６０からのリタイミングクロック信号ＲＴＲＥＦＣＬＫに同期してＩビットの積算値コードＡＣＣＯ［Ｉ：０］を保持し、整数部コードＶＩＮＴ［Ｉ：０］として補正回路３３０に出力するものである。
【００５９】
補正回路３３０は、整数部コードＶＩＮＴ［Ｉ：０］および小数部コードＶＦＲＡＣ［３：０］から、それらの示す位相差に対する補正値を求めるものである。この補正回路３３０は、求めた補正値を示す信号を生成し、整数部コードＶＩＮＴ［Ｉ：０］および小数部コードＶＦＲＡＣ［３：０］とともに位相比較器２２０に供給する。
【００６０】
なお、分周クロック信号ＣＮＴＯ［３：０］を４相とし、小数部コードＶＦＲＡＣ［３：０］のサイズを４ビットとしているが、この構成に限定されない。例えば、帰還クロック信号ＶＣＬＫが２相や３相の場合には、２相や３相の分周クロック信号ＣＮＴＯと、２ビットや３ビットの小数部コードＶＦＲＡＣとが用いられる。
【００６１】
［帰還側アキュムレータの構成例］
図７は、本技術の第１の実施の形態における帰還側アキュムレータ３１０の一構成例を示すブロック図である。この帰還側アキュムレータ３１０は、加算器３１１およびラッチ回路３１２を備える。
【００６２】
加算器３１１は、ラッチ回路３１２の出力する積算値コードＡＣＣＯ［Ｉ：１］に所定値（例えば、「１」）を加算するものである。この加算器３１１は、加算値をラッチ回路３１２に供給する。
【００６３】
ラッチ回路３１２は、分周クロック信号ＣＮＴＯ［０］に同期して加算値を積算値コードＡＣＣＯ［Ｉ：１］として保持し、積算値ラッチ回路３２０に出力するものである。
【００６４】
［帰還側分周器の構成例］
図８は、本技術の第１の実施の形態における帰還側分周器３５０の一構成例を示す回路図である。この帰還側分周器３５０は、フリップフロップ３５１乃至３５４を備える。
【００６５】
フリップフロップ３５１は、多相クロック生成回路２４０からの帰還クロック信号ＶＣＬＫ［０］に同期して、フリップフロップ３５４の出力信号の反転値を保持し、保持値をフリップフロップ３５２に出力するものである。
【００６６】
フリップフロップ３５２は、帰還クロック信号ＶＣＬＫ［１］に同期して、フリップフロップ３５１の出力信号を保持し、保持値をフリップフロップ３５３に出力するものである。フリップフロップ３５３は、帰還クロック信号ＶＣＬＫ［２］に同期して、フリップフロップ３５２の出力信号を保持し、保持値をフリップフロップ３５４に出力するものである。フリップフロップ３５４は、帰還クロック信号ＶＣＬＫ［３］に同期して、フリップフロップ３５３の出力信号を保持し、保持値をフリップフロップ３５１に出力するものである。言い換えれば、前段（フリップフロップ３５１など）の出力信号が後段（フリップフロップ３５２など）に入力される。
【００６７】
また、フリップフロップ３５１乃至３５４のそれぞれの出力信号は、分周クロック信号ＣＮＴＯ［０］乃至ＣＮＴＯ［３］として分周クロックラッチ回路３４０に出力される。
【００６８】
同図に例示するように、複数段のフリップフロップからなるシフトレジスタの末尾の出力を反転して先頭に入力する回路は、ジョンソンカウンタと呼ばれる。このジョンソンカウンタにより、帰還クロック信号ＶＣＬＫ［０］乃至ＶＣＬＫ［３］のそれぞれが２分周され、分周クロック信号ＣＮＴＯ［０］乃至ＣＮＴＯ［３］として出力される。
【００６９】
また、帰還クロック信号ＶＣＬＫ［０］は、リタイミングクロック信号ＲＴＣＬＫとしてリタイミング回路３６０に供給される。
【００７０】
上述の構成により、ある段のフリップフロップ（フリップフロップ３５１など）の出力信号と、その次の段のフリップフロップ（フリップフロップ３５２など）の出力信号との位相差は、１／４周期となる。
【００７１】
なお、帰還側分周器３５０において、末尾のフリップフロップ３５４の出力信号の反転値が先頭のフリップフロップ３５１に入力されているが、この構成に限定されない。図９に例示するように、フリップフロップ３５１の出力信号の反転値が、そのフリップフロップ３５１自身に入力される構成であってもよい。
【００７２】
［分周クロックラッチ回路の構成例］
図１０は、本技術の第１の実施の形態における分周クロックラッチ回路３４０の一構成例を示す回路図である。この分周クロックラッチ回路３４０は、フリップフロップ３４１乃至３４４を備える。
【００７３】
フリップフロップ３４１乃至３４４のそれぞれは、参照クロック信号ＲＥＦＣＬＫに同期して、分周クロック信号ＣＮＴＯ［３：０］を保持し、保持値を小数部コードＶＦＲＡＣ［３：０］として補正回路３３０に出力する。
【００７４】
なお、積算値ラッチ回路３２０の構成は、フリップフロップの個数がＩ個である点以外は、分周クロックラッチ回路３４０と同様である。
【００７５】
［補正回路の構成例］
図１１は、本技術の第１の実施の形態における補正回路３３０の一構成例を示す回路図である。この補正回路３３０は、ＸＯＲ（排他的論理和）ゲート３３１および３３２を備える。
【００７６】
ＸＯＲゲート３３１は、整数部コードＶＩＮＴ［０］と、小数部コードＶＦＲＡＣ［０］との排他的論理和を補正信号ＣＲＲＣＴとして位相比較器２２０に出力するものである。
【００７７】
ＸＯＲゲート３３２は、小数部コードＶＦＲＡＣ［０］と、小数部コードＶＦＲＡＣ［３］との排他的論理和を極性信号ＳＩＧＮとして位相比較器２２０に出力するものである。
【００７８】
ここで、図６に例示したように、分周クロック信号ＣＮＴＯ［３：０］は、参照クロック信号ＲＥＦＣＬＫに同期してラッチされ、小数部コードＶＦＲＡＣ［３：０］として出力される。参照クロック信号ＲＥＦＣＬＫは、分周クロック信号ＣＮＴＯ［３：０］と非同期であるが、シフトレジスタ内は、１ビットずつしか信号が遷移しない。このため、参照クロック信号ＲＥＦＣＬＫ各ビットのいずれかと同じタイミングで遷移したとしても、小数部コードＶＦＲＡＣ［３：０］の精度は保証される。
【００７９】
これに対して、積算値コードＡＣＣＯ［Ｉ：０］は、帰還クロック信号ＶＣＬＫ［０］をリタイミングしたリタイミングクロック信号ＲＴＲＥＦＣＬＫに同期してラッチされ、整数部コードＶＩＮＴ［Ｉ：０］として出力される。その帰還クロック信号ＶＣＬＫ［０］と参照クロック信号ＲＥＦＣＬＫとは非同期であるため、整数部コードＶＩＮＴ［Ｉ：０］に「１」だけ誤りが生じるおそれがある。重要なのは、整数部コードＶＩＮＴ［０］と小数部コードＶＦＲＡＣ［０］とが等しければ、誤りが生じていないことであり、その条件が満たされるか否かをＸＯＲゲート３３１が判断することにより、誤りの有無を検出することができる。
【００８０】
したがって、整数部コードＶＩＮＴ［０］と、小数部コードＶＦＲＡＣ［０］とが一致する場合にＸＯＲゲート３３１は、論理値「０」の補正信号ＣＲＲＣＴを出力する。この補正信号ＣＲＲＣＴにより、式１において１０進数で「０」の補正値が指定される。これにより、極性信号ＳＩＧＮの値に関わらず、位相比較器２２０において位相差の補正が行われない。
【００８１】
一方、整数部コードＶＩＮＴ［０］と、小数部コードＶＦＲＡＣ［０］とが一致しない場合にＸＯＲゲート３３１は、論理値「１」の補正信号ＣＲＲＣＴを出力する。この補正信号ＣＲＲＣＴにより、式１において１０進数で「１」の補正値が指定される。この補正値の符号は、極性信号ＳＩＧＮにより指定され、「＋１」または「−１」の補正値により位相差が補正される。
【００８２】
図１２は、本技術の第１の実施の形態における小数部コードに対応する位相差および極性信号の一例を示す図である。小数部コードＶＦＲＡＣ［３：０］が２進数で「００００」の場合、そのコードの示す小数部は、「０．００」である。また、極性信号ＳＩＧＮとして「０」が出力される。この極性信号ＳＩＧＮにより、「−」の符号が指定される。
【００８３】
小数部コードＶＦＲＡＣ［３：０］が２進数で「０００１」の場合、そのコードの示す小数部は、「０．２５」である。小数部コードＶＦＲＡＣ［３：０］が２進数で「００１１」の場合、そのコードの示す位相差の小数部は、「０．５０」である。小数部コードＶＦＲＡＣ［３：０］が２進数で「０１１１」の場合、そのコードの示す小数部は、「０．７５」である。また、極性信号ＳＩＧＮとして「１」が出力される。この極性信号ＳＩＧＮにより、「＋」の符号が指定される。
【００８４】
小数部コードＶＦＲＡＣ［３：０］が２進数で「１１１１」の場合、そのコードの示す小数部は、「１．００」である。また、極性信号ＳＩＧＮとして「０」が出力される。小数部コードＶＦＲＡＣ［３：０］が２進数で「１１１０」の場合、そのコードの示す小数部は、「１．２５」である。小数部コードＶＦＲＡＣ［３：０］が２進数で「１１００」の場合、そのコードの示す位相差の小数部は、「１．５０」である。小数部コードＶＦＲＡＣ［３：０］が２進数で「１０００」の場合、そのコードの示す小数部は、「１．７５」である。また、極性信号ＳＩＧＮとして「１」が出力される。
【００８５】
図１３は、本技術の第１の実施の形態における位相同期回路２００の機能を説明するための図である。
【００８６】
同図において参照側アキュムレータ２１０、位相比較器２２０およびデジタルフィルタ２３０と、位相情報取得回路３００内の帰還側分周器３５０および分周クロックラッチ回路３４０以外とからなる回路を制御回路４００とする。
【００８７】
多相クロック生成回路２４０は、互いに位相の異なる複数の帰還クロック信号ＶＣＬＫを生成する。帰還側分周器３５０は、帰還クロック信号ＶＣＬＫのそれぞれを分周して、分周クロック信号ＣＮＴＯとして出力する。分周クロックラッチ回路３４０は、参照クロック信号ＲＥＦＣＬＫに同期して分周クロック信号ＣＮＴＯを保持し、保持値を小数部コードＶＦＲＡＣとして出力する。そして、制御回路４００は、小数部コードＶＦＲＡＣに基づいて複数の帰還クロック信号ＶＣＬＫの周波数を制御する。
【００８８】
制御回路４００内において帰還側アキュムレータ３１０は、分周クロック信号ＶＣＮＴＯ［０］に同期して所定値を積算して積算値コードＡＣＣＯを出力する。リタイミング回路３６０は、帰還クロック信号ＶＣＬＫ［０］に同期して参照クロック信号ＲＥＦＣＬＫを保持してリタイミングクロック信号ＲＴＲＥＦＣＬＫとして出力する。積算値ラッチ回路３２０は、リタイミングクロック信号ＲＴＲＥＦＣＬＫに同期して積算値コードＡＣＣＯを保持して保持値を整数部コードＶＩＮＴとして出力する。補正回路３３０は、整数部コードＶＩＮＴおよび前記小数部コードＶＦＲＡＣの示す位相差に対する補正値を求める。参照側アキュムレータ２１０は、リタイミングクロック信号ＲＴＲＥＦＣＬＫに同期して、周波数指示ワードＦＣＷの示す値を積算し、積算値コードＲＰＨを位相比較器２２０に供給する。位相比較器２２０は、式１を用いて補正値により位相差を補正し、補正後の位相差を示す位相差情報をデジタルフィルタ２３０を介して出力する。
【００８９】
ここで、比較例として、ＴＤＣを用いる一般的なＡＤＰＬＬを考える。図１４は、比較例におけるＡＤＰＬＬの一構成例を示すブロック図である。このＡＤＰＬＬには、参照側アキュムレータ、位相比較器、デジタルフィルタ、デジタル制御発振器、ＴＤＣ、ＴＤＣデコーダ、帰還側アキュムレータ、リタイミング回路および分周器が配置される。
【００９０】
デジタル制御発振器は、１相の出力クロック信号ＯＵＴＣＬＫを出力し、分周器は、その出力クロック信号ＯＵＴＣＬＫを分周して分周クロック信号ＣＮＴＯとして出力する。ＴＤＣ内には複数段の遅延素子と複数段のフリップフロップとが配置される。これらの素子により、ＴＤＣは、参照クロック信号ＲＥＦＣＬＫを複数の位相に多相化し、それぞれの位相に同期して分周クロック信号ＣＮＴＯを保持する。そして、ＴＤＣは、保持値をＴＤＣＱとしてＴＤＣデコーダに供給する。このＴＤＣＱは、位相差を表すコードである。
【００９１】
ＴＤＣデコーダは、ＴＤＣＱをデコードして位相比較器に供給する。リタイミング回路ＲＴは、参照クロック信号ＲＥＦＣＬＫを分周クロック信号ＶＣＮＴＯに同期して保持し、リタイミングクロック信号ＲＴＲＥＦＣＬＫとして帰還側アキュムレータ、参照側アキュムレータおよびデジタルフィルタに供給する。
【００９２】
図１４の参照側アキュムレータ、位相比較器、デジタルフィルタのそれぞれの機能は、図１３の参照側アキュムレータ２１０、位相比較器２２０およびデジタルフィルタ２３０と同様である。
【００９３】
図１３と図１４とを比較すると、比較例のデジタル制御発振器がクロック信号を１相のみ出力するのに対し、多相クロック生成回路２４０が、位相の異なる複数の帰還クロック信号を出力する点において異なる。また、比較例では、ＴＤＣおよびＴＤＣデコーダが配置されているのに対し、位相同期回路２００では、それらの代わりに分周クロックラッチ回路３４０、積算値ラッチ回路３２０および補正回路３３０が配置される。
【００９４】
図１３に例示したように、多相クロック生成回路２４０が、多相の帰還クロック信号を出力することにより、ＴＤＣおよびＴＤＣデコーダが不要となる。それらの代わりに分周クロックラッチ回路３４０、積算値ラッチ回路３２０および補正回路３３０が必要となるが、ラッチ回路は、複数段のフリップフロップからなり、複数段の遅延素子と複数段のフリップフロップとからなるＴＤＣよりも回路規模が小さい。また、補正回路３３０は、ＸＯＲゲート３３１および３３２のみであり、ＴＤＣデコーダと比較して回路規模は小さい。したがって、位相同期回路２００の回路規模は、比較例よりも小さくなる。
【００９５】
また、比較例では、ＴＤＣの出力コードＴＤＣＱから小数部およびＶＣＬＫ周期正規化のための周期情報取得が必須であり、遅延素子の段数は、少なくともＶＣＬＫの１．５周期分をカバーする必要がある。このため、出力周波数の可変レンジが広い場合、回路規模および消費電流の増大に繋がる。
【００９６】
また、比較例では、ＴＤＣの遅延時間がトランジスタの能力に大きく依存し、プロセス、温度、および、電源電圧により大きくばらつく。したがって、遅延時間のばらつきに対する設計補償が困難である。また、ＴＤＣの出力データのＶＣＬＫ周期正規化には、一般的に回路規模の大きな乗算器が必要となる。また、比較例では、ジッタ性能が要求されない（言い換えれば、ＴＤＣの時間分解能が低くてもよい）ＰＬＬに対しての設計費用対効果が薄い。まとめると、比較例では回路の設計コストが高い。
【００９７】
また、比較例では、参照クロック信号ＲＥＦＣＬＫの高速化（言い換えれば、ＰＬＬの広帯域化）により低ジッタ化を図ることが困難である。さらに比較例では、ＴＤＣおよびＴＤＣデコーダによるメタステーブル回避情報の取得に時間がかかり、高速化が困難である。
【００９８】
これに対して、多相の帰還クロック信号を出力する位相同期回路２００では、ＴＤＣおよびＴＤＣデコーダが不要となるため、回路規模や消費電流を削減することができる。さらに、設計コストを低減することができ、参照クロック信号ＲＥＦＣＬＫの高速化が容易である。
【００９９】
［位相同期回路の動作例］
次に、参照クロック信号ＲＥＦＣＬＫと帰還クロック信号ＶＣＬＫとが同時に遷移した場合を考える。ここで、誤りの有無に関して考えるべき状態は、次の４状態である。
状態１：ＶＦＲＡＣ［０］＝ＶＩＮＴ［０］、かつ、
ＶＦＡＣ［３：０］＝０．０または１．０
状態２：ＶＦＲＡＣ［０］＝ＶＩＮＴ［０］、かつ、
ＶＦＡＣ［３：０］＝０．７５または１．７５
状態３：ＶＦＲＡＣ［０］≠ＶＩＮＴ［０］、かつ、
ＶＦＡＣ［３：０］＝０．０または１．０
状態４：ＶＦＲＡＣ［０］≠ＶＩＮＴ［０］、かつ、
ＶＦＡＣ［３：０］＝０．７５または１．７５
【０１００】
図１５は、本技術の第１の実施の形態における状態１の位相同期回路２００の動作の一例を示すタイミングチャートである。同図において、「Ｃｏｒｒｅｃｔ  Ｃｏｄｅ」は、位相差情報ＰＨＥに対する期待値を表す。
【０１０１】
タイミングＴ１において、参照クロック信号ＲＥＦＣＬＫ、帰還クロック信号ＶＣＬＫ［０］、分周クロック信号ＣＮＴＯ［０］およびリタイミングクロック信号ＲＴＲＥＦＣＬＫが立ち上がったものとする。ここで、分周クロックラッチ回路３４０がラッチすべきタイミングは、タイミングＴ１の直前のタイミングＴ０であり、このときの期待値（Ｃｏｒｒｅｃｔ  Ｃｏｄｅ）は、「４」である。
【０１０２】
分周クロックラッチ回路３４０が、タイミングＴ０でラッチした場合、「０」を示す小数部コードＶＦＲＡＣ［３：０］が出力される。また、積算値ラッチ回路３２０が、タイミングＴ１でラッチした場合、「４」を示す整数部コードＶＩＮＴ［３：０］が出力される。小数部コードＶＦＲＡＣ［０］および整数部コードＶＩＮＴ［０］は、いずれも「０」である。ＶＦＲＡＣ［０］およびＶＩＮＴ［０］が一致するため、補正回路３３０は、「０」の補正値を指定する。これにより、位相差に対する補正は行われない。式１に、状態１における整数、少数および補正値を代入すると、次の式が得られる。
Ｐｈｅ＝４−０−０＝４                            ・・・式２
【０１０３】
式２より、状態１において期待値を示す位相差情報ＰＨＥが出力される。
【０１０４】
図１６は、本技術の第１の実施の形態における状態２の位相同期回路２００の動作の一例を示すタイミングチャートである。
【０１０５】
タイミングＴ１において、参照クロック信号ＲＥＦＣＬＫ、帰還クロック信号ＶＣＬＫ［０］、分周クロック信号ＣＮＴＯ［０］が立ち上がったものとする。そして、タイミングＴ３において、帰還クロック信号ＶＣＬＫ［０］およびリタイミングクロック信号ＲＴＲＥＦＣＬＫが立ち上がったものとする。ここで、ラッチすべきタイミングは、タイミングＴ１の直後のタイミングＴ２であり、このときの期待値は、「４．２５」である。
【０１０６】
分周クロックラッチ回路３４０が、タイミングＴ２でラッチした場合、「１．７５」を示す小数部コードＶＦＲＡＣ［３：０］が出力される。また、積算値ラッチ回路３２０が、タイミングＴ３でラッチした場合、「１」を示す整数部コードＶＩＮＴ［３：０］が出力される。小数部コードＶＦＲＡＣ［０］および整数部コードＶＩＮＴ［０］は、いずれも「０」である。ＶＦＲＡＣ［０］およびＶＩＮＴ［０］が一致するため、補正回路３３０は、「０」の補正値を指定する。これにより、位相差に対する補正は行われない。式１に、状態２における整数、少数および補正値を代入すると、次の式が得られる。
Ｐｈｅ＝５−０．７５−０＝４．２５                ・・・式３
【０１０７】
式３より、状態２において期待値を示す位相差情報ＰＨＥが出力される。
【０１０８】
図１７は、本技術の第１の実施の形態における状態３の位相同期回路２００の動作の一例を示すタイミングチャートである。
【０１０９】
タイミングＴ１において、参照クロック信号ＲＥＦＣＬＫ、帰還クロック信号ＶＣＬＫ［０］、分周クロック信号ＣＮＴＯ［０］が立ち上がったものとする。そして、タイミングＴ３において、帰還クロック信号ＶＣＬＫ［０］およびリタイミングクロック信号ＲＴＲＥＦＣＬＫが立ち上がったものとする。ここで、ラッチすべきタイミングは、タイミングＴ１の直前のタイミングＴ０であり、このときの期待値は、「４」である。
【０１１０】
分周クロックラッチ回路３４０が、タイミングＴ０でラッチした場合、「０」を示す小数部コードＶＦＲＡＣ［３：０］が出力される。また、積算値ラッチ回路３２０が、タイミングＴ３でラッチした場合、「５」を示す整数部コードＶＩＮＴ［３：０］が出力される。小数部コードＶＦＲＡＣ［０］は、「０」であり、整数部コードＶＩＮＴ［０］は、「１」である。ＶＦＲＡＣ［０］およびＶＩＮＴ［０］が不一致であるため、補正回路３３０は、「−１」の補正値を指定する。これにより、位相差に対する補正が行われる。式１に、状態３における整数、少数および補正値を代入すると、次の式が得られる。
Ｐｈｅ＝５−０−１＝４                            ・・・式４
【０１１１】
式４より、誤りが生じる状態３においても期待値を示す位相差情報ＰＨＥが出力される。
【０１１２】
図１８は、本技術の第１の実施の形態における状態４の位相同期回路２００の動作の一例を示すタイミングチャートである。
【０１１３】
タイミングＴ１において、参照クロック信号ＲＥＦＣＬＫ、帰還クロック信号ＶＣＬＫ［０］、分周クロック信号ＣＮＴＯ［０］およびリタイミングクロック信号ＲＴＲＥＦＣＬＫが立ち上がったものとする。ここで、ラッチすべきタイミングは、タイミングＴ１の直後のタイミングＴ２であり、このときの期待値は、「４．２５」である。
【０１１４】
分周クロックラッチ回路３４０が、タイミングＴ２でラッチした場合、「１．７５」を示す小数部コードＶＦＲＡＣ［３：０］が出力される。また、積算値ラッチ回路３２０が、タイミングＴ１でラッチした場合、「４」を示す整数部コードＶＩＮＴ［３：０］が出力される。小数部コードＶＦＲＡＣ［０］は、「１」であり、整数部コードＶＩＮＴ［０］は、「０」である。ＶＦＲＡＣ［０］およびＶＩＮＴ［０］が不一致であるため、補正回路３３０は、「＋１」の補正値を指定する。これにより、位相差に対する補正が行われる。式１に、状態４における整数、少数および補正値を代入すると、次の式が得られる。
Ｐｈｅ＝４−０．７５＋１＝４．２５                ・・・式５
【０１１５】
式５より、誤りが生じる状態４においても期待値を示す位相差情報ＰＨＥが出力される。
【０１１６】
図１５乃至図１８に例示したように、互いに非同期な帰還クロック信号ＶＣＬＫ［０］と参照クロック信号ＲＥＦＣＬＫとによりラッチされることにより、位相差に誤りが生じても補正回路３３０は、その誤りを補正することができる。なお、図１５乃至図１８では、リタイミング信号ＲＴＲＥＦＣＬＫの前の積算値コードＡＣＣＯを積算値ラッチ回路３２０がラッチしているが、この構成に限定されない。リタイミング信号ＲＴＲＥＦＣＬＫと、積算値コードＡＣＣＯとは同期関係にあるため、リタイミング信号ＲＴＲＥＦＣＬＫの後の積算値コードＡＣＣＯをラッチすることもできる。リタイミング信号ＲＴＲＥＦＣＬＫの後の積算値コードＡＣＣＯは、例えば、図１６および図１７の状態２および状態３では、「６」であり、図１５および図１８の状態１および状態４では、「５」である。リタイミング信号ＲＴＲＥＦＣＬＫの後の積算値コードＡＣＣＯをラッチする場合、位相比較器２２０は、位相差情報ＰＨＥの計算結果を常に「−１」すればよい。リタイミング信号ＲＴＲＥＦＣＬＫの前後を確定する手法としては、遅延時間の調整などが挙げられる。例えば、積算値ラッチ回路３２０に対して、遅延バッファ等で、リタイミング信号ＲＴＲＥＦＣＬＫ側を遅らせれば、その後の積算値コードＡＣＣＯがラッチされる。一方、遅延バッファ等で積算値コードＡＣＣＯ側を遅らせれば、リタイミング信号ＲＴＲＥＦＣＬＫの前の積算値コードＡＣＣＯがラッチされる。
【０１１７】
図１９は、本技術の第１の実施の形態における位相同期回路２００の動作の一例を示すフローチャートである。この動作は、例えば、位相同期回路２００に参照クロック信号ＲＥＦＣＬＫが入力されたときに開始される。
【０１１８】
位相同期回路２００において、多相クロック生成回路２４０は、位相差情報に基づいて多相クロックを生成し、帰還クロック信号ＶＣＬＫとして出力する（ステップＳ９０１）。帰還側分周器３５０は、帰還クロック信号ＶＣＬＫのそれぞれを分周する（ステップＳ９０２）。分周クロックラッチ回路３４０、積算値ラッチ回路３２０およびリタイミング回路３６０は、ラッチおよびリタイミングを行う（ステップＳ９０３）。補正回路３３０は、補正値を指定する（ステップＳ９０４）。位相比較器２２０は、補正値などを用いて位相差情報を生成する（ステップＳ９０５）。ステップＳ９０５の後に、位相同期回路２００は、ステップＳ９０１以降を繰り返し実行する。
【０１１９】
このように、本技術の第１の実施の形態では、多相クロック生成回路２４０が、互いに位相の異なる複数の帰還クロック信号を生成するため、クロック信号を多相化するためのＴＤＣが不要となる。これにより、ＴＤＣを用いて多相化する場合と比較して位相差情報を生成する回路の回路規模を削減することができる。
【０１２０】
［変形例］
上述の第１の実施の形態では、デジタル制御発振器２５０が複数段の遅延素子により多相化を行っていたが、相の数を増やして時間分解能を向上させるほど、遅延素子の段数が増大してしまう。遅延素子の段数が増大すると、回路規模が増大し、また、遅延時間がプロセス、温度や電源電圧によりばらつくため、設計補償が困難となる。この第１の実施の形態の変形例における位相同期回路２００は、分周回路により多相化を行う点において第１の実施の形態と異なる。
【０１２１】
図２０は、本技術の第１の実施の形態の変形例における多相クロック生成回路２４０の一構成例を示す回路図である。この多相クロック生成回路２４０は、デジタル制御発振器２６０および出力側分周器２７０を備える。
【０１２２】
デジタル制御発振器２６０は、発振器チューニングワードＯＴＷに従って出力クロック信号ＤＣＯＣＬＫを生成し、出力側分周器２７０に出力するものである。デジタル制御発振器２６０の構成は、１相のみを出力する点以外は、第１の実施の形態のデジタル制御発振器２５０と同様である。
【０１２３】
出力側分周器２７０は、出力クロック信号ＤＣＯＣＬＫを分周して複数の帰還クロック信号ＶＣＬＫに多相化するものである。この出力側分周器２７０は、フリップフロップ２７１乃至２７４を備える。
【０１２４】
フリップフロップ２７１は、出力クロック信号ＤＣＯＣＬＫに同期して、フリップフロップ２７２の出力信号の反転値を保持し、保持値をフリップフロップ２７２に出力するものである。
【０１２５】
フリップフロップ２７２は、出力クロック信号ＤＣＯＣＬＫに同期して、フリップフロップ２７１の出力信号を保持し、保持値をフリップフロップ２７３に出力するものである。フリップフロップ２７３は、出力クロック信号ＤＣＯＣＬＫに同期して、フリップフロップ２７２の出力信号を保持し、保持値をフリップフロップ２７４に出力するものである。フリップフロップ２７４は、出力クロック信号ＤＣＯＣＬＫに同期して、フリップフロップ２７３の出力信号を保持し、保持値をフリップフロップ２７１に出力するものである。
【０１２６】
また、フリップフロップ２７１乃至２７４のそれぞれの出力信号は、帰還クロック信号ＶＣＬＫ［０］乃至ＶＣＬＫ［３］として、位相情報取得回路３００に供給される。
【０１２７】
上述したように本技術の第１の実施の形態の変形例によれば、デジタル制御発振器２６０の後段の出力側分周器２７０が多相化を行うため、デジタル制御発振器２５０内の遅延素子の段数を増大しなくても、相の数を増やすことができる。これにより、遅延素子のそれぞれの遅延時間のばらつきに対する設計補償が容易となる。
【０１２８】
＜２．第２の実施の形態＞
上述の第１の実施の形態では、帰還側分周器３５０内のある段のフリップフロップの出力信号と次の段のフリップフロップの出力信号との位相差が１／４周期であった。しかし、この構成では、帰還クロック信号ＶＣＬＫの周波数を高くするほど、帰還側分周器３５０内のフリップフロップのそれぞれのセットアップタイムが短くなり、高速化が困難となる。この第２の実施の形態の帰還側分周器３５０は、ある段のフリップフロップの出力信号と次の段のフリップフロップの出力信号との位相差を大きくした点において第２の実施の形態と異なる。
【０１２９】
図２１は、本技術の第２の実施の形態における帰還側分周器３５０の一構成例を示す回路図である。この第２の実施の形態の帰還側分周器３５０において、先頭のフリップフロップ３５１の出力信号の反転値が、そのフリップフロップ３５１に入力される。また、２段目以降において前段（フリップフロップ３５１など）の出力信号の反転値が後段（フリップフロップ３５２など）に入力される。
【０１３０】
上述の構成により、ある段のフリップフロップの出力信号と次の段のフリップフロップの出力信号との位相差は、３／４周期となり、第１の実施の形態の１／４周期よりも大きくなる。これにより、第１の実施の形態と比較してセットアップタイムに余裕が生じ、高速化が容易となる。
【０１３１】
なお、第２の実施の形態の位相同期回路２００に第１の実施の形態の変形例を適用することもできる。
【０１３２】
このように、本技術の第２の実施の形態では、帰還側分周器３５０において、ある段のフリップフロップの出力信号と次の段のフリップフロップの出力信号との位相差を３／４周期に増大したため、その位相差を１／４周期とした場合よりも高速化が容易となる。
【０１３３】
＜３．第３の実施の形態＞
上述の第１の実施の形態では、位相同期回路２００は、４相の帰還クロック信号ＶＣＬＫを生成していたが、帰還クロック信号ＶＣＬＫの相の数は４相に限定されない。この第３の実施の形態の位相同期回路２００は、２相の帰還クロック信号ＶＣＬＫを生成する点において第１の実施の形態と異なる。
【０１３４】
図２２は、本技術の第３の実施の形態における帰還側分周器３５０の一構成例を示す回路図である。この第３の実施の形態の多相クロック生成回路２４０は、２相の帰還クロック信号ＶＣＬＫを生成する点において第１の実施の形態と異なる。また、第３の実施の形態の帰還側分周器３５０は、フリップフロップ３５５および３５６をさらに備える点において第１の実施の形態と異なる。
【０１３５】
フリップフロップ３５５は、帰還クロック信号ＶＣＬＫ［０］に同期して、フリップフロップ３５６の出力信号の反転値を保持し、保持値をフリップフロップ３５６に出力するものである。フリップフロップ３５６は、帰還クロック信号ＶＣＬＫ［１］に同期して、フリップフロップ３５５の出力信号を保持し、保持値をフリップフロップ３５５に出力するものである。
【０１３６】
また、第３の実施の形態のフリップフロップ３５１は、フリップフロップ３５５の出力信号に同期してフリップフロップ３５４の出力信号の反転値を保持し、保持値をフリップフロップ３５２に出力する。フリップフロップ３５２は、フリップフロップ３５６の出力信号に同期してフリップフロップ３５１の出力信号を保持し、保持値をフリップフロップ３５３に出力する。フリップフロップ３５３は、フリップフロップ３５５の出力信号の反転値に同期してフリップフロップ３５２の出力信号を保持し、保持値をフリップフロップ３５４に出力する。フリップフロップ３５４は、フリップフロップ３５６の出力信号の反転値に同期してフリップフロップ３５３の出力信号を保持し、保持値をフリップフロップ３５１に出力する。
【０１３７】
上述の構成により、帰還側分周器３５０は、２相の帰還クロック信号ＶＣＬＫ［１：０］から、４相の分周クロック信号ＣＮＴＯ［３：０］を生成する。帰還クロック信号ＶＣＬＫを２相とすることにより、多相クロック生成回路２４０内の遅延素子の段数を削減することができる。
【０１３８】
なお、第３の実施の形態の位相同期回路２００に第１の実施の形態の変形例を適用することもできる。
【０１３９】
このように、本技術の第３の実施の形態によれば、帰還側分周器３５０が、２相の帰還クロック信号ＶＣＬＫから、４相の分周クロック信号ＣＮＴＯを生成するため、多相クロック生成回路２４０内の遅延素子の段数を削減することができる。
【０１４０】
＜４．第４の実施の形態＞
上述の第１の実施の形態では、位相同期回路２００は、４相の帰還クロック信号ＶＣＬＫを生成していたが、帰還クロック信号ＶＣＬＫの相の数は４相に限定されない。この第４の実施の形態の位相同期回路２００は、３相の帰還クロック信号ＶＣＬＫを生成する点において第１の実施の形態と異なる。
【０１４１】
図２３は、本技術の第４の実施の形態における帰還側分周器３５０の一構成例を示す回路図である。第４の実施の形態の多相クロック生成回路２４０は、３相の帰還クロック信号ＶＣＬＫを生成する点において第１の実施の形態と異なる。また、第４の実施の形態の帰還側分周器３５０は、フリップフロップ３５４が設けられない点において第１の実施の形態と異なる。
【０１４２】
第４の実施の形態のフリップフロップ３５３の出力信号の反転値は、フリップフロップ３５１に入力される。この構成により、帰還側分周器３５０は、３相の帰還クロック信号ＶＣＬＫ［２：０］から、３相の分周クロック信号ＣＮＴＯ［２：０］を生成する。帰還クロック信号ＶＣＬＫを３相とすることにより、多相クロック生成回路２４０内の遅延素子の段数を削減することができる。
【０１４３】
なお、第４の実施の形態の位相同期回路２００に第１の実施の形態の変形例を適用することもできる。
【０１４４】
このように、本技術の第４の実施の形態によれば、帰還側分周器３５０が、３相の帰還クロック信号ＶＣＬＫから３相の分周クロック信号ＣＮＴＯを生成するため、多相クロック生成回路２４０内の遅延素子の段数を削減することができる。
【０１４５】
＜５．第５の実施の形態＞
上述の第１の実施の形態では、位相同期回路２００は、４相の帰還クロック信号ＶＣＬＫを生成していたが、帰還クロック信号ＶＣＬＫの相の数は４相に限定されない。この第５の実施の形態の位相同期回路２００は、３相の帰還クロック信号ＶＣＬＫを生成する点において第１の実施の形態と異なる。
【０１４６】
図２４は、本技術の第５の実施の形態における帰還側分周器３５０の一構成例を示す回路図である。第５の実施の形態の多相クロック生成回路２４０は、３相の帰還クロック信号ＶＣＬＫを生成する点において第１の実施の形態と異なる。また、第５の実施の形態の帰還側分周器３５０は、フリップフロップ３５５および３５６をさらに備える点において第１の実施の形態と異なる。
【０１４７】
第５の実施の形態において、フリップフロップ３５１は、帰還クロック信号ＶＣＬＫ［０］に同期して、フリップフロップ３５６の出力信号の反転値を保持し、保持値をフリップフロップ３５２に出力する。フリップフロップ３５２は、帰還クロック信号ＶＣＬＫ［２］の反転値に同期して、フリップフロップ３５１の出力信号を保持し、保持値をフリップフロップ３５３に出力する。フリップフロップ３５３は、帰還クロック信号ＶＣＬＫ［１］に同期して、フリップフロップ３５２の出力信号を保持し、保持値をフリップフロップ３５４に出力する。
【０１４８】
フリップフロップ３５４は、帰還クロック信号ＶＣＬＫ［０］の反転値に同期して、フリップフロップ３５３の出力信号を保持し、保持値をフリップフロップ３５５に出力する。フリップフロップ３５５は、帰還クロック信号ＶＣＬＫ［２］に同期して、フリップフロップ３５４の出力信号を保持し、保持値をフリップフロップ３５６に出力する。フリップフロップ３５６は、帰還クロック信号ＶＣＬＫ［１］の反転値に同期して、フリップフロップ３５５の出力信号を保持し、保持値をフリップフロップ３５１に出力する。また、フリップフロップ３５１乃至３５６のそれぞれの出力信号は分周クロック信号ＣＮＴＯ［０］乃至ＣＮＴＯ［５］として出力される。
【０１４９】
上述の構成により、帰還側分周器３５０は、３相の帰還クロック信号ＶＣＬＫ［２：０］から、６相の分周クロック信号ＣＮＴＯ［５：０］を生成する。帰還クロック信号ＶＣＬＫを３相とすることにより、多相クロック生成回路２４０内の遅延素子の段数を削減することができる。
【０１５０】
なお、第５の実施の形態の位相同期回路２００に第１の実施の形態の変形例を適用することもできる。
【０１５１】
このように、本技術の第５の実施の形態によれば、帰還側分周器３５０が、３相の帰還クロック信号ＶＣＬＫから、６相の分周クロック信号ＣＮＴＯを生成するため、多相クロック生成回路２４０内の遅延素子の段数を削減することができる。また、分周クロック信号の相数を増大し、位相分解能を向上させることができる。
【０１５２】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【０１５３】
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
【０１５４】
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
【０１５５】
なお、本技術は以下のような構成もとることができる。
（１）互いに位相の異なる複数の帰還クロック信号を生成する多相クロック生成回路と、
前記複数の帰還クロック信号のそれぞれを分周して分周クロック信号として出力する帰還側分周器と、
所定の参照クロック信号に同期して前記分周クロック信号を保持して保持値を出力する参照クロックラッチ回路と、
前記保持値に基づいて前記複数の帰還クロック信号の周波数を制御する制御回路と
を具備する位相同期回路。
（２）前記参照クロックラッチ回路は、前記参照クロック信号と前記複数の帰還クロック信号のいずれかとの位相差の小数部を示す小数部コードとして前記保持値を出力し、
前記制御回路は、
前記分周クロック信号のいずれかに同期して所定値を積算して積算値を出力する帰還側アキュムレータと、
前記複数の帰還クロック信号のいずれかに同期して前記参照クロック信号を保持してリタイミングクロック信号として出力するリタイミング回路と、
前記リタイミングクロック信号に同期して前記積算値を保持して保持値を前記位相差の整数部を示す整数部コードとして出力する積算値ラッチ回路と、
前記整数部コードおよび前記小数部コードの示す前記位相差に対する補正値を求める補正回路と、
前記補正値により前記位相差を補正して補正後の位相差を示す位相差情報を出力する位相比較器と
を備える前記（１）記載の位相同期回路。
（３）前記多相クロック生成回路は、前記複数の帰還クロック信号を生成するデジタル制御発振器である
前記（１）または（２）に記載の位相同期回路。
（４）前記多相クロック生成回路は、
所定の出力クロック信号を生成するデジタル制御発振器と、
前記出力クロック信号を分周して前記複数の帰還クロック信号に多相化する出力側分周器と
を備える前記（１）または（２）に記載の位相同期回路。
（５）前記帰還側分周器は、カウンタである
前記（１）から（４）のいずれかに記載の位相同期回路。
（６）前記カウンタは、複数段のフリップフロップを備え、
前記複数段のフリップフロップの末尾の出力を反転した信号は、前記複数段のフリップフロップの先頭に入力される
前記（５）記載の位相同期回路。
（７）前記多相クロック生成回路は、２つの帰還クロック信号を生成し、
前記帰還側分周器は、４つの前記分周クロック信号を生成する
前記（５）記載の位相同期回路。
（８）前記多相クロック生成回路は、３つの帰還クロック信号を生成し、
前記帰還側分周器は、３つの前記分周クロック信号を生成する
前記（５）記載の位相同期回路。
（９）前記多相クロック生成回路は、３つの帰還クロック信号を生成し、
前記帰還側分周器は、６つの前記分周クロック信号を生成する
前記（５）記載の位相同期回路。
（１０）前記カウンタは、複数段のフリップフロップを備え、
前記複数段のフリップフロップの先頭の出力信号の反転値は、前記先頭に入力される
前記（５）記載の位相同期回路。
（１１）前記複数段のフリップフロップにおいて前段の出力信号が後段に入力される
前記（１０）記載の位相同期回路。
（１２）前記複数段のフリップフロップにおいて前段の出力信号の反転値が後段に入力される
前記（１０）記載の位相同期回路。
（１３）互いに位相の異なる複数の帰還クロック信号を生成する多相クロック生成回路と、
前記複数の帰還クロック信号のそれぞれを分周して分周クロック信号として出力する帰還側分周器と、
所定の参照クロック信号に同期して前記分周クロック信号を保持して保持値を出力する参照クロックラッチ回路と、
前記保持値に基づいて前記複数の帰還クロック信号の周波数を制御する制御回路と、
前記複数の帰還クロック信号のいずれかに同期して所定の処理を行う処理回路と
を具備する電子装置。
（１４）互いに位相の異なる複数の帰還クロック信号を生成する多相クロック生成手順と、
前記複数の帰還クロック信号のそれぞれを分周して分周クロック信号として出力する帰還側分周手順と、
所定の参照クロック信号に同期して前記分周クロック信号を保持して保持値を出力する参照クロックラッチ手順と、
前記保持値に基づいて前記複数の帰還クロック信号の周波数を制御する制御手順と
を具備する位相同期回路。
【符号の説明】
【０１５６】
１００  電子装置
１１０  水晶振動子
１２０  レジスタ
１３０  処理回路
２００  位相同期回路
２１０  参照側アキュムレータ
２１１、２２１、２２２、３１１  加算器
２１２、３１２  ラッチ回路
２２０  位相比較器
２２３、２２５  スイッチ
２２４  補数演算部
２３０  デジタルフィルタ
２４０  多相クロック生成回路
２５０、２６０  デジタル制御発振器
２５１、２５３、２５４、２５５  バッファ
２５２  インバータ
２５６  セレクタ
２７０  出力側分周器
２７１〜２７４、３４１〜３４４、３５１〜３５６  フリップフロップ
３００  位相情報取得回路
３１０  帰還側アキュムレータ
３２０  積算値ラッチ回路
３３０  補正回路
３３１、３３２  ＸＯＲ（排他的論理和）ゲート
３４０  分周クロックラッチ回路
３５０  帰還側分周器
３６０  リタイミング回路
４００  制御回路
【図１】
2020202439.tif 000003
【図２】
2020202439.tif 000004
【図３】
2020202439.tif 000005
【図４】
2020202439.tif 000006
【図５】
2020202439.tif 000007
【図６】
2020202439.tif 000008
【図７】
2020202439.tif 000009
【図８】
2020202439.tif 000010
【図９】
2020202439.tif 000011
【図１０】
2020202439.tif 000012
【図１１】
2020202439.tif 000013
【図１２】
2020202439.tif 000014
【図１３】
2020202439.tif 000015
【図１４】
2020202439.tif 000016
【図１５】
2020202439.tif 000017
【図１６】
2020202439.tif 000018
【図１７】
2020202439.tif 000019
【図１８】
2020202439.tif 000020
【図１９】
2020202439.tif 000021
【図２０】
2020202439.tif 000022
【図２１】
2020202439.tif 000023
【図２２】
2020202439.tif 000024
【図２３】
2020202439.tif 000025
【図２４】
2020202439.tif 000026