(57)【要約】【課題】ダブルゲート型のスイッチング素子を適切に制御する。【解決手段】コントローラは、第１キャリア信号と共通デューティ値とに基づいて、第１指令信号を生成し、第１キャリア信号から所定時間だけ位相を進めた第２キャリア信号と共通デューティ値とに基づいて、第２指令信号を生成する。駆動回路は、論理回路とゲート制御回路とを有する。論理回路は、第１指令信号に基づいて第１信号（ＭＧ＋Ｖ）及び第２信号（ＭＧ０）を生成するとともに、第１及び第２指令信号に基づいて第３信号（ＣＧ＋Ｖ）、第４信号（ＣＧ０）及び第５信号（ＣＧ−Ｖ）を生成する。ゲート制御回路は、第１信号（ＭＧ＋Ｖ）及び第２信号（ＭＧ０）に基づいて、第１ゲートに基準電圧又はオン電圧を選択的に印加し、第３信号（ＣＧ＋Ｖ）、第４信号（ＣＧ０）及び第５信号（ＣＧ−Ｖ）に基づいて、第２ゲートに基準電圧、オン電圧又はオフ電圧を選択的に印加する。【選択図】図２
2020202674.tif 000002
【特許請求の範囲】
【請求項１】
第１ゲート及び第２ゲートの二つのゲートを備えるダブルゲート型のスイッチング素子と、
第１キャリア信号と共通デューティ値に基づいて、二値信号である第１指令信号を生成するとともに、前記第１キャリア信号から所定時間だけ位相を進めた第２キャリア信号と前記共通デューティ値に基づいて、二値信号である第２指令信号を生成するコントローラと、
前記スイッチング素子及び前記コントローラと接続されており、前記第１指令信号及び前記第２指令信号に基づいて前記第１ゲート及び前記第２ゲートをそれぞれ駆動する駆動回路と、
を備えており、
前記駆動回路は、論理回路とゲート制御回路とを有しており、
前記論理回路は、前記第１指令信号に基づいて、第１信号（ＭＧ＋Ｖ）及び第２信号（ＭＧ０）を生成するとともに、前記第１指令信号及び前記第２指令信号に基づいて、第３信号（ＣＧ＋Ｖ）、第４信号（ＣＧ０）及び第５信号（ＣＧ−Ｖ）を生成し、
前記ゲート制御回路は、前記第１信号（ＭＧ＋Ｖ）及び前記第２信号（ＭＧ０）に基づいて、前記第１ゲートに基準電圧又は前記基準電圧よりも高電圧であるオン電圧を選択的に印加するとともに、前記第３信号（ＣＧ＋Ｖ）、前記第４信号（ＣＧ０）及び前記第５信号（ＣＧ−Ｖ）に基づいて、前記第２ゲートに前記基準電圧、前記オン電圧、又は前記基準電圧よりも低電圧であるオフ電圧を選択的に印加し、
前記論理回路は、
前記第２指令信号のＮＯＴ信号でラッチされ、前記第１指令信号と前記第２指令信号とのＮＯＲ信号でリセットされる第１ラッチ信号を生成する第１マスク回路と、
前記第２指令信号でラッチされ、前記第１指令信号でリセットされる第２ラッチ信号を生成する第２マスク回路と、さらに有し、
前記第１信号（ＭＧ＋Ｖ）は、前記第１指令信号であり、
前記第２信号（ＭＧ０）は、前記第１指令信号のＮＯＴ信号であり、
前記第３信号（ＣＧ＋Ｖ）は、前記第１ラッチ信号と前記第２ラッチ信号とのＮＯＲ信号と前記第１指令信号とのＡＮＤ信号であり、
前記第４信号（ＣＧ０）は、前記第２ラッチ信号あり、
前記第５信号（ＣＧ−Ｖ）は、前記第３信号（ＣＧ＋Ｖ）と前記第４信号（ＣＧ０）とのＮＯＲ信号である、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、ダブルゲート型のスイッチング素子を備える半導体装置に関する。
【背景技術】
【０００２】
例えば特許文献１に、二つのゲート電極を有するダブルゲート型のスイッチング素子を備える半導体装置が開示されている。この種の半導体装置では、スイッチング素子の二つのゲート電極に、独立したゲート電圧を印加することができる。
【０００３】
特許文献２にも、同様のスイッチング素子を備える半導体装置が開示されている。この半導体装置では、スイッチング素子のターンオフ時に、第２ゲートにターンオフ電圧を印加した後、第１ゲートにターンオフ電圧を印加し、当該スイッチング素子をターンオフする。以上の構成によると、先に第２ゲートの電圧を閾値電圧以下のターンオフ電圧まで低下させることにより、ドリフト層に蓄積されているキャリアの一部が予め引き抜かれる。従って、先に第２ゲートの電圧を低下させた後に、第１ゲートの電圧を低下させてスイッチング素子をターンオフさせることで、キャリアを引き抜く時間が短くなる。すなわち、スイッチング素子のターンオフ速度が向上する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１９−０１６８０５号公報
【特許文献２】特開２０１３−０９８４１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＰＷＭ（Pulse Width Modulation）方式によりスイッチング素子を制御する場合、上記の構成を実現するためには、以下の二つの方法が考えられる。すなわち、一つ目の方法では、一つのＰＷＭ信号を生成し、これを用いて二つのゲート信号を制御する。このとき、第１ゲート（あるいは第２ゲート）に対しては、当該ＰＷＭ信号に所定の遅延時間を与えたＰＷＭ信号が用いられる。この方法によると、一つのＰＷＭ信号で二つのゲートを異なるタイミングで制御することができる。しかしながら、遅延時間を与えたＰＷＭ信号を用いることによって、スイッチング素子の制御にも遅延が生じてしまうおそれがある。
【０００６】
これに対して、二つ目の方法では、二つのＰＷＭ信号をそれぞれ生成し、一方のＰＷＭ信号を用いて第１ゲートを制御し、他方のＰＷＭ信号を用いて第２ゲートを制御する。このとき、一方のＰＷＭ信号（以下、第１ＰＷＭ信号という）は、第１キャリア信号とデューティ値とに基づいて生成され、他方のＰＷＭ信号（以下、第２ＰＷＭ信号という）は、第１キャリア信号から所定時間だけ位相を進めた第２キャリア信号とデューティ値とに基づいて生成される。このような構成によると、第１ゲートと第２ゲートを異なるタイミングで制御することを可能としつつ、スイッチング素子の制御の遅延を抑制することが可能である。しかしながら、先行する第２ＰＷＭ信号が変化してから、第１ＰＷＭ信号が追従して変化するまでの前に、共通のデューティ値が変更されたりすると、二つのＰＷＭ信号の間で波形が互いに相違し得る。その結果、例えば第２ゲートのみが短時間だけターンオフ（又はターンオン）されることがあり、このような第２ゲートの無用なオンオフによって、スイッチング素子の損失を増大させるおそれがある。本明細書では、このような問題を回避又は低減し得る技術を提供する。
【課題を解決するための手段】
【０００７】
本明細書が開示する半導体装置は、スイッチング素子と、コントローラと、駆動回路と、を備える。スイッチング素子は、第１ゲート及び第２ゲートの二つのゲートを備えるダブルゲート型のスイッチング素子である。コントローラは、第１キャリア信号と共通デューティ値に基づいて、二値信号である第１指令信号を生成する。それととともに、コントローラは、第１キャリア信号から所定時間だけ位相を進めた第２キャリア信号と共通デューティ値に基づいて、二値信号である第２指令信号を生成する。駆動回路は、スイッチング素子及びコントローラと接続されており、第１指令信号及び第２指令信号に基づいて第１ゲート及び第２ゲートをそれぞれ駆動する。駆動回路は、論理回路と、ゲート駆動回路と、を有している。論理回路は、第１指令信号に基づいて、第１信号（ＭＧ＋Ｖ）及び第２信号（ＭＧ０）を生成する。それととともに、駆動回路は、第１指令信号及び第２指令信号に基づいて、第３信号（ＣＧ＋Ｖ）、第４信号（ＣＧ０）及び第５信号（ＣＧ−Ｖ）を生成する。ゲート制御回路は、第１信号（ＭＧ＋Ｖ）及び第２信号（ＭＧ０）に基づいて、第１ゲートに基準電圧又は基準電圧よりも高電圧であるオン電圧を選択的に印加する。それととともに、ゲート制御回路は、第３信号（ＣＧ＋Ｖ）、第４信号（ＣＧ０）及び第５信号（ＣＧ−Ｖ）に基づいて、第２ゲートに基準電圧、オン電圧、又は基準電圧よりも低電圧であるオフ電圧を選択的に印加する。論理回路はさらに、第１マスク回路と、第２マスク回路と、を有する。第１マスク回路は、第２指令信号のＮＯＴ信号でラッチされ、第１指令信号と第２指令信号とのＮＯＲ信号でリセットされる第１ラッチ信号を生成する。第２マスク回路は、第２指令信号でラッチされ、第１指令信号でリセットされる第２ラッチ信号を生成する。第１信号（ＭＧ＋Ｖ）は、第１指令信号である。第２信号（ＭＧ０）は、第１指令信号のＮＯＴ信号である。第３信号（ＣＧ＋Ｖ）は、第１ラッチ信号と第２ラッチ信号とのＮＯＲ信号と第１指令信号とのＡＮＤ信号である。第４信号（ＣＧ０）は、第２ラッチ信号である。そして、第５信号（ＣＧ−Ｖ）は、第３信号（ＣＧ＋Ｖ）と第４信号（ＣＧ０）とのＮＯＲ信号である。
【０００８】
上記の構成によると、第１マスク回路及び第２マスク回路はそれぞれ、第１指令信号、第２指令信号、及びそれらのＯＲ信号の立ち上がり及び立ち下がりによりラッチされる第１ラッチ信号及び第２ラッチ信号を生成する。より詳しく、第１ラッチ信号は、第２指令信号のＮＯＴ信号でラッチされ、第１指令信号と第２指令信号とのＮＯＲ信号でリセットされる信号である。また、第２ラッチ信号は、第２指令信号でラッチされ、第１指令信号でリセットされる信号である。上記の第１ラッチ信号及び第２ラッチ信号を用いることにより、三つの信号（第３信号、第４信号、及び第５信号）が生成可能であり、これらの三つの信号を使用して第２ゲートを制御することで、第２ゲートの意図しないタイミングでの無用なオンオフを抑制し得る。
【０００９】
また、上記の構成によると、スイッチング素子のターンオン時において、第２ゲートに印加する電圧を段階的に上昇させることができる。これにより、スイッチング素子のターンオン速度を上昇させて、スイッチングによる損失を抑制し得る。
【００１０】
本明細書が開示する技術の詳細とさらなる改良は以下の「発明を実施するための形態」にて説明する。
【図面の簡単な説明】
【００１１】
【図１】第１実施例の半導体装置の回路図である。
【図２】第１実施例の論理回路の構成図である。
【図３】二つのキャリア信号、デューティ信号、及び、それらから生成される二つの指令信号を示すタイムチャートである。
【図４】論理回路への二つの入力信号と、二つのマスク回路の出力信号と、二つの出力信号のＮＯＲ信号と、のグラフである。
【図５】論理回路の五つの出力信号と、各ゲートのゲート電圧と、のグラフである。
【図６】第２実施例の半導体装置の回路図である。
【図７】第２実施例の論理回路の構成図である。
【図８（Ａ）】論理回路への入力信号と、第３マスク回路の出力信号と、のグラフである。
【図８（Ｂ）】論理回路の第１ゲートに関する二つの出力信号のグラフである。
【図８（Ｃ）】第１ゲートのゲート電圧のグラフである。
【図９】可変タイマの設定時間変更のフローチャートである。
【図１０】第２ゲートがターンオフされてから第１ゲート１３２がターンオフされるまでの時間変化に対する導通損失、スイッチング損失、及びそれらの合計損失を表すグラフである。
【図１１】第３実施例の半導体装置の回路図である。
【図１２】第３実施例のゲート制御回路が実行する各ゲートの制御のフローチャートである。
【図１３】第３実施例のゲート制御回路により制御されるいくつかの具体例に対する第１ゲートのゲート電圧、及び第２ゲートのゲート電圧のグラフである。
【発明を実施するための形態】
【００１２】
本技術の一実施形態では、駆動回路が、スイッチング素子に流れる電流に応じて、第２ゲートのターンオフに対する第１ゲートのターンオフのタイミングを変化させてもよい。この場合、駆動回路は、例えば可変タイマを備え、スイッチング素子に流れる電流に応じて、可変タイマの設定時間を変更してもよい。そして、駆動回路は、可変タイマを用いて、第２ゲートのターンオフに対する第１ゲートのターンオフのタイミングを変化させてもよい。このような構成によると、導通による損失とスイッチングによる損失との合計損失が減少し得る。
【００１３】
上記に加え、又は代えて、駆動回路は、各ゲートのリークをそれぞれ監視しており、一方のゲートのみについてリークが検出されたときに、当該ゲートに印加する電圧を制限してもよい。一方、駆動回路は、両ゲートについてリークが検出されたときは、スイッチング素子の駆動を中止してもよい。このような構成によると、一方のゲートにのみ軽度なリークが生じているときに、当該ゲートに印加する電圧のみを制限することによって、スイッチング素子の動作を過剰に制限することなく継続させることができる。
【００１４】
（第１実施例）図１から図５を参照して、第１実施例の半導体装置２を説明する。半導体装置２は、例えば電気自動車に搭載され、例えばインバータやＤＣ−ＤＣコンバータといった、電源と負荷との間で電力の変換を行う電力変換装置の一部を構成することができる。しかしながら、本実施例の半導体装置２は、このような用途に限られず、様々な用途で使用することが可能である。
【００１５】
図１に示すように、半導体装置２は、ＡＳＩＣ４（Application Specific Integrated Circuit）と、二つの絶縁素子６、８と、コントローラ１０と、駆動回路２０と、スイッチング素子３０と、を備えている。スイッチング素子３０は、第１ゲート３２及び第２ゲート３４の二つのゲートを有するダブルゲート型のスイッチング素子である。一例ではあるが、本実施例のスイッチング素子３０は、ダブルゲート型のＩＧＢＴ（Insulated Gate Bipolar Transistor）である。第１ゲート３２又は第２ゲート３４の少なくとも一方に当該ゲートの閾値電圧よりも大きい電圧が印加されると、スイッチング素子３０はターンオンしてコレクタ３６からエミッタ３８にコレクタ電流が流れる。スイッチング素子３０は、センスエミッタ３９をさらに備える。センスエミッタ３９には、コレクタ電流に比例した微小な電流が流れる。この微小な電流を検出することで、コレクタ電流の大きさを計測することができる。なお、スイッチング素子３０は、ＩＧＢＴに限定されず、例えばバイポーラトランジスタであってよい。
【００１６】
コントローラ１０は、上位の制御ユニット（図示省略）から入力される制御指令に基づいて、第１指令信号ＰＷＭ１及び第２指令信号ＰＷＭ２を出力する。第１指令信号ＰＷＭ１及び第２指令信号ＰＷＭ２は、スイッチング素子３０に対する指令信号であって、詳しくはパルス幅変調（Pulse Width Modulation: PWM）信号である。第１指令信号ＰＷＭ１は、第１ゲート３２を制御するための指令信号であり、第２指令信号ＰＷＭ２は、第２ゲート３４を制御するための指令信号である。図３に示すように、コントローラ１０は、第１キャリア信号とデューティ信号とに基づいて、第１指令信号ＰＷＭ１を生成する。第１指令信号ＰＷＭ１は、ハイとローとのいずれか一方を示す二値信号である。第１指令信号ＰＷＭ１は、第１キャリア信号がデューティ信号よりも大きい値であるときにハイを示し、第１キャリア信号がデューティ信号よりも小さい値であるときにローを示す。
【００１７】
同様に、コントローラ１０は、第２キャリア信号とデューティ信号とに基づいて、第２指令信号ＰＷＭ２を生成する。第２指令信号ＰＷＭ２も、ハイとローとのいずれか一方を示す二値信号である。第２指令信号ＰＷＭ２は、第２キャリア信号がデューティ信号よりも大きい値であるときにハイを示し、第２キャリア信号がデューティ信号よりも小さい値であるときにローを示す。ここで、第２キャリア信号は、上記した第１キャリア信号から所定時間だけ位相を進めた信号である。この所定時間は、例えばスイッチング素子３０のキャリア蓄積時間により決定される。一方、デューティ信号については、第１指令信号ＰＷＭ１及び第２指令信号ＰＷＭ２の生成において、共通のデューティ信号が使用される。特に限定されないが、本実施例において、第１キャリア信号及び第２キャリア信号は三角波である。そして、デューティ信号は、前述した上位からの制御指令に基づいて、当該三角波の振幅内で調整される可変信号である。
【００１８】
コントローラ１０は、ＡＳＩＣ４及び絶縁素子６、８を介して、駆動回路２０に接続されている。ＡＳＩＣ４は、特定の用途向けに、複数機能の回路を一つにまとめた集積回路であり、例えばモータの駆動を用途とする集積回路である。絶縁素子６、８は、コントローラ１０とスイッチング素子３０との間で、コントローラ１０とスイッチング素子３０とを電気的に絶縁しつつ、信号のみを伝達することができる。絶縁素子６、８は、例えばフォトカプラである。コントローラ１０から出力された指令信号ＰＷＭ１、ＰＷＭ２は、ＡＳＩＣ４及び絶縁素子６、８を介して、駆動回路２０に入力される。駆動回路２０は、スイッチング素子３０の第１ゲート３２及び第２ゲート３４に接続されており、入力された指令信号ＰＷＭ１、ＰＷＭ２に基づいて、第１ゲート３２及び第２ゲート３４の各ゲート電圧Ｖｇ１、Ｖｇ２をそれぞれ制御する。
【００１９】
駆動回路２０は、論理回路２２と、ゲート制御回路２４とを備えている。論理回路２２は、コントローラ１０から伝達された二つの指令信号ＰＷＭ１及びＰＷＭ２に基づいて、五つの信号ＭＧ＋Ｖ、ＭＧ０、ＣＧ＋Ｖ、ＣＧ０、及びＣＧ−Ｖを生成する。論理回路２２において生成された五つの信号はゲート制御回路２４に伝達される。ゲート制御回路２４は、伝達されたこれらの信号に基づいて、第１ゲート３２のゲート電圧Ｖｇ１及び第２ゲート３４のゲート電圧Ｖｇ２を、互いに独立に制御する。論理回路２２の構成については、図２を用いて後ほど詳しく述べる。
【００２０】
以上のように、本実施例の半導体装置２では、コントローラ１０が、二つの指令信号ＰＷＭ１、ＰＷＭ２を生成し、それらの指令信号ＰＷＭ１、ＰＷＭ２に基づいて、駆動回路２０がスイッチング素子３０の二つのゲート３２、３４を制御する。但し、駆動回路２０は、二つの指令信号ＰＷＭ１、ＰＷＭ２を、二つのゲート３２、３４の制御にそのまま用いずに、論理回路２２によって五つの信号ＭＧ＋Ｖ、ＭＧ０、ＣＧ＋Ｖ、ＣＧ０、及びＣＧ−Ｖを生成する。そして、その五つの信号ＭＧ＋Ｖ、ＭＧ０、ＣＧ＋Ｖ、ＣＧ０、及びＣＧ−Ｖに基づいて、スイッチング素子３０の二つのゲート３２、３４を制御する。二つの指令信号ＰＷＭ１、ＰＷＭ２を、二つのゲート３２、３４の制御にそのまま用いると、下記する問題が生じるためである。
【００２１】
すなわち、第２キャリア信号は、第１キャリア信号から所定時間だけ位相を進めた信号であるため、第２指令信号ＰＷＭ２も、第１指令信号ＰＷＭ１から所定時間だけ位相を進めた信号であることが期待される。しかしながら、異なるキャリア信号と共通のデューティ信号から二つの指令信号ＰＷＭ１及びＰＷＭ２を生成すると、例えばデューティ信号が変化するタイミングによっては、第１指令信号ＰＷＭ１と第２指令信号ＰＷＭ２との間で波形が互いに相違することがある。その一例を、図３に例示するタイムチャートを参照して説明する。
【００２２】
図３に示すタイムチャートにおいて、時刻ｔ１までは、第１キャリア信号及び第２キャリア信号はデューティ信号よりも大きいため、第１指令信号ＰＷＭ１及び第２指令信号ＰＷＭ２はともにハイを示す。次に、時刻ｔ１から時刻ｆｔ１までの期間は、第２キャリア信号がデューティ信号よりも小さくなる。従って、第２指令信号ＰＷＭ２はローを示す。一方、第１指令信号ＰＷＭ１についてはハイが維持される。次に、時刻ｆｔ１から時刻ｔ２までの間は、第２キャリア信号は再びデューティ信号よりも大きくなる。従って第２指令信号ＰＷＭ２はハイを示す。一方、この期間中の時刻Ｔ１を過ぎると、第１キャリア信号がデューティ信号よりも小さくなる。従って、第１指令信号ＰＷＭ１は、時刻ｆｔ１から時刻Ｔ１まではハイを示し、時刻Ｔ１から時刻ｔ２まではローを示す。
【００２３】
時刻ｔ２（Ｄ１）において、デューティ信号が更新されるとする。それに伴い、第２キャリア信号はデューティ信号よりも小さくなるため、ＰＷＭ２はローに変化する。一方、デューティ信号が更新されても、第１指令信号ＰＷＭ１はローに維持される。その後、時刻ｔ２から時刻ｔ３までの間は、第１キャリア信号及び第２キャリア信号がデューティ信号よりも小さくなる。従って、第１指令信号ＰＷＭ１及び第２指令信号ＰＷＭ２は、ともにローを示す。
【００２４】
時刻ｔ３から時刻ｆｔ２までの間は、第２キャリア信号がデューティ信号よりも大きい。従って、第２指令信号ＰＷＭ２はハイを示す。一方、第１指令信号ＰＷＭ１はローを示す。次に、時刻ｆｔ２から時刻Ｄ２までの間は、第２キャリア信号は再びデューティ信号よりも小さくなる。従って第２指令信号ＰＷＭ２はローを示す。なお、この期間中の時刻ｔ４（Ｔ２）を過ぎると、第１キャリア信号がデューティ信号よりも大きくなる。従って、第１指令信号ＰＷＭ１は、時刻ｆｔ２から時刻Ｔ２まではローを示し、時刻Ｔ２から時刻Ｄ２まではハイを示す。時刻Ｄ２において、デューティ信号が再び更新されるとする。それに伴い、第２キャリア信号はデューティ信号よりも大きくなるため、第２指令信号ＰＷＭ２はハイを示す。一方、デューティ信号が更新されても、第１指令信号ＰＷＭ１はハイに維持される。
【００２５】
以上のように、第２指令信号ＰＷＭ２は、時刻ｆｔ１から時刻ｔ２の間で一時的にローに切り替えられる。それに対して、第１指令信号ＰＷＭ１にそのような変化は現れない。また、時刻ｆｔ２から時刻Ｄ２までの間においても、第２指令信号ＰＷＭ２は一時的にローに切り替えられるが、第１指令信号ＰＷＭ１にそのような変化は現れない。仮に、このような二つの指令信号ＰＷＭ１、ＰＷＭ２が、スイッチング素子３０の制御にそのまま利用されてしまうと、第２ゲート３４のみが無用にターンオフ（又はターンオン）されることになり、スイッチング素子３０における損失を増大させるおそれがある。このような問題を回避又は低減するために、本実施例の半導体装置２では、前述した論理回路２２が用意されており、論理回路２２が生成する五つの信号ＭＧ＋Ｖ、ＭＧ０、ＣＧ＋Ｖ、ＣＧ０、及びＣＧ−Ｖに基づいて、スイッチング素子３０の二つのゲート３２、３４が制御される。
【００２６】
以下、論理回路２２について詳細に説明する。図２に示すように、論理回路２２は、第１マスク回路２２ａと、第２マスク回路２２ｂと、を備えている。第１マスク回路２２ａは二つの入力信号Ｓ、Ｒに対し、第１ラッチ信号Ｌａ１を出力する。第１ラッチ信号Ｌａ１は、入力信号Ｓの立ち上がりによってセットされ、入力信号Ｒによってリセットされる。すなわち、第１マスク回路２２ａは、入力信号Ｒがローを示すときに入力信号Ｓが立ち上がる場合にハイを出力し、次に入力信号Ｒがローからハイに切り替わるまでの期間、これを保持する回路である。入力信号Ｒがハイからローに変化したタイミングにおける入力信号Ｓの値を、次に入力信号Ｒがローからハイに変化するまで保持する回路である。なお、入力信号Ｓと入力信号Ｒとの両方がハイを示す場合には、第１ラッチ信号Ｌａ１はローを示す。入力信号Ｓは、ＰＷＭ２のＮＯＴ信号である。入力信号Ｒは、ＰＷＭ１とＰＷＭ２とのＮＯＲ信号である。すなわち、第１マスク回路２２ａは、ＰＷＭ２の立ち下がりによってラッチされ、ＰＷＭ１及びＰＷＭ２の両方がローを示す場合にリセットされる回路である。第１ラッチ信号Ｌａ１については、図４のグラフを参照して、後ほどより詳しく説明する。
【００２７】
第２マスク回路２２ｂは二つの入力信号Ｓ、Ｒに対し、第２ラッチ信号Ｌａ２を出力する。第２ラッチ信号Ｌａ２は、入力信号Ｓの立ち上がりによってセットされ、入力信号Ｒによってリセットされる。すなわち、第２マスク回路２２ｂは、入力信号Ｒがローを示すときに入力信号Ｓが立ち上がる場合にハイを出力し、次に入力信号Ｒがローからハイに切り替わるまでの期間、これを保持する回路である。なお、入力信号Ｓと入力信号Ｒとの両方がハイを示す場合には、第２ラッチ信号Ｌａ２はローを示す。入力信号Ｓは、ＰＷＭ２である。入力信号Ｒは、ＰＷＭ１である。すなわち、第２マスク回路２２ｂは、ＰＷＭ２の立ち上がりによってラッチされ、ＰＷＭ１の立ち上がりによってリセットされる回路である。第２ラッチ信号Ｌａ２についても、図４のグラフを参照して、後ほどより詳しく説明する。
【００２８】
信号ＭＧ＋Ｖ、及び信号ＭＧ０は、第１ゲート３２のゲート電圧Ｖｇ１の制御に用いられる信号である。より具体的に、信号ＭＧ＋Ｖがハイを示す場合においては、ゲート制御回路２４は、第１ゲート３２に印加するゲート電圧Ｖｇ１を、Ｖボルトに設定する。電圧Ｖボルトは、第１ゲート３２の閾値電圧よりも高電圧である。また、信号ＭＧ０がハイを示す場合においては、ゲート制御回路２４は、第１ゲート３２に印加するゲート電圧Ｖｇ１をゼロボルトに設定する。電圧ゼロボルトは、第１ゲート３２の閾値電圧よりも低電圧である。信号ＭＧ＋Ｖは、第１指令信号ＰＷＭ１と同一の信号である。また、信号ＭＧ０は、第１指令信号ＰＷＭ１のＮＯＴ信号である。信号ＭＧ＋Ｖ及び信号ＭＧ０の決め方から、信号ＭＧ＋Ｖと信号ＭＧ０が同時にハイ（又はロー）を示すことはない。すなわち、ゲート制御回路２４は、第１ゲート３２に、Ｖボルト又はゼロボルトを選択的に印加する。
【００２９】
信号ＣＧ＋Ｖ、信号ＣＧ０、及び信号ＣＧ−Ｖは、第２ゲート３４のゲート電圧Ｖｇ２の制御に用いられる信号である。より具体的に、信号ＣＧ＋Ｖがハイを示す場合においては、ゲート制御回路２４は、第２ゲート３４に印加するゲート電圧Ｖｇ２を、Ｖボルトに設定する。電圧Ｖボルトは、第２ゲート３４の閾値電圧よりも高電圧である。信号ＣＧ０がハイを示す場合においては、ゲート制御回路２４は、第２ゲート３４に印加するゲート電圧Ｖｇ２を、ゼロボルトに設定する。信号ＣＧ−Ｖがハイを示す場合においては、ゲート制御回路２４は、第２ゲート３４に印加するゲート電圧Ｖｇ２を、−Ｖボルトに設定する。電圧ゼロボルト、及び電圧−Ｖボルトは、第２ゲート３４の閾値電圧よりも低電圧である。信号ＣＧ＋Ｖは、第１指令信号ＰＷＭ１と、第１ラッチ信号Ｌａ１と第２ラッチ信号Ｌａ２とのＮＯＲ信号とのＡＮＤ信号である。信号ＣＧ０は、第２ラッチ信号Ｌａ２と同一の信号である。信号ＣＧ−Ｖは、信号ＣＧ＋Ｖと信号ＣＧ０とのＮＯＲ信号である。信号ＣＧ＋Ｖ、信号ＣＧ０、及び信号ＣＧ−Ｖの決め方から、これらの三つの信号のうち同時に二つ以上がハイを示すことはない。すなわち、ゲート制御回路２４は、第２ゲート３４に、Ｖボルト、ゼロボルト、又は−Ｖボルトを選択的に印加する。
【００３０】
続いて図４を参照して、第１指令信号ＰＷＭ１、第２指令信号ＰＷＭ２、第１ラッチ信号Ｌａ１、第２ラッチ信号Ｌａ２、及び第１ラッチ信号Ｌａ１と第２ラッチ信号Ｌａ２とのＮＯＲ信号についてのグラフを説明する。なお、以下では、これらの信号を単にＰＷＭ１、ＰＷＭ２、Ｌａ１、及びＬａ２と記載することがある。上記の通り、ＰＷＭ２を生成する第２キャリア信号は、ＰＷＭ１を生成する第１キャリア信号から所定時間だけ位相が進んでいるため、デューティ信号の変化に伴って、ＰＷＭ１とＰＷＭ２との間で波形に相違が生じている。
【００３１】
時刻ｔ１までは、ＰＷＭ１及びＰＷＭ２ともにハイを示す。第１マスク回路２２ａの入力信号Ｓは、ＰＷＭ２のＮＯＴ信号であるからローを示し、入力信号Ｒは、ＰＷＭ１とＰＷＭ２とのＮＯＲ信号であるからローを示す。従って、Ｌａ１はローを示す。また、第２マスク回路２２ｂの入力信号Ｓは、ＰＷＭ２であるからハイを示し、入力信号Ｒは、ＰＷＭ１であるからハイを示す。従って、Ｌａ２はロー示す。
【００３２】
時刻ｔ１において、ＰＷＭ１に先立ってＰＷＭ２が立ち下がる。すると、第１マスク回路２２ａの入力信号Ｓはローからハイに切り替わり、入力信号Ｒはローを示す。従って、Ｌａ１はハイを示す。Ｌａ１は、入力信号Ｒが次にハイを示すまでの期間、すなわちＰＷＭ１及びＰＷＭ２の両方がローを示すまでの期間、ハイを示す。よって、時刻ｔ１から時刻ｔ２までの期間は、Ｌａ１はハイを示す。
【００３３】
また、第２マスク回路２２ｂついては、時刻ｔ１から時刻ｔ２までの期間で、時刻ｆｔ１において入力信号Ｓがローからハイに切り替わる。ところが、時刻ｆｔ１においては、入力信号Ｒもハイを示すため、時刻ｆｔ１においてＬａ２はローを示す。時刻ｔ１から時刻ｔ２までの間では入力信号Ｓがローからハイに切り替わるタイミングは時刻ｆｔ１のみである。従って、Ｌａ２が時刻ｔ１から時刻ｔ２までの期間においてローからハイに切り替わることはないため、この期間、Ｌａ２はローを示す。
【００３４】
時刻ｔ２において、ＰＷＭ１が立ち下がる。また、時刻ｔ３においてＰＷＭ２が、ＰＷＭ１に先立って立ち上がる。従って、時刻ｔ２から時刻ｔ３までの期間は、ＰＷＭ１及びＰＷＭ２はともにローを示す。よって、第１マスク回路２２ａの入力信号Ｓはハイを示し、入力信号Ｒはハイを示すため、Ｌａ１はローを示す。また、第２マスク回路２２ｂにおいて、時刻ｔ２以降、時刻ｔ３でＰＷＭ２が立ち上がるまでは、ＰＷＭ２はローを示す。すなわち、第２マスク回路２２ｂにおいて、時刻ｔ２から時刻ｔ３までの期間中、入力信号Ｓがローからハイに切り替わることはないため、時刻ｔ２から時刻ｔ３までの期間は、Ｌａ２はローが保持されている。
【００３５】
時刻ｔ３において、ＰＷＭ１に先立ってＰＷＭ２が立ち上がる。第１マスク回路２２ａにおいて、時刻ｔ３以降、ＰＷＭ１が立ち下がる時刻ｔ４までの期間では、時刻ｆｔ２において入力信号Ｓがローからハイに切り替わる。ところが、時刻ｆｔ２においては、ＰＷＭ１及びＰＷＭ２ともにローを示すことから、入力信号Ｒはハイを示す。時刻ｔ３から時刻ｔ４までの期間では入力信号Ｓがローからハイに切り替わるタイミングは時刻ｆｔ２のみである。従って、Ｌａ１が時刻ｔ３から時刻ｔ４までの期間においてローからハイに切り替わることはないため、この期間、Ｌａ１はローを示す。
【００３６】
また上記の通り、時刻ｔ３において、ＰＷＭ１に先立ってＰＷＭ２が立ち上がる。すると、第２マスク回路２２ｂの入力信号Ｓがローからハイに切り替わり、入力信号Ｒはローを示す。従って、Ｌａ２はハイを示す。Ｌａ２は、入力信号Ｒが次にハイを示すまでの期間、すなわち、ＰＷＭ１が立ち上がるまでの期間、ハイを示す。よって、時刻ｔ３から時刻ｔ４までの期間は、Ｌａ２はハイを示す。
【００３７】
時刻ｔ４以降においては、ＰＷＭ１及びＰＷＭ２はともにハイを示す。従って、時刻ｔ４以降については、時刻ｔ１までと同様であるので説明を省略する。
【００３８】
また、Ｌａ１とＬａ２とのＮＯＲ信号については、上記のＬａ１及びＬａ２から容易に算出される。
【００３９】
図５の（Ａ）は、論理回路２２が出力する五つの信号を表わすグラフである。上記の通り、信号ＭＧ＋ＶはＰＷＭ１と同一の信号であり、信号ＭＧ０はＰＷＭ１のＮＯＴ信号であるため、図５（Ａ）の信号ＭＧ＋Ｖ、及び信号ＭＧ０のグラフは容易に得られる。信号ＣＧ＋Ｖは、ＰＷＭ１と、Ｌａ１とＬａ２とのＮＯＲ信号と、のＡＮＤ信号であるため、時刻ｔ１以前、及び時刻ｔ４以降にハイを示し、残りの期間はローを示す信号である。信号ＣＧ０はＬａ２と同一の信号であるため、時刻ｔ３から時刻ｔ４の期間はハイを示し、残りの期間はローを示す信号である。信号ＣＧ−Ｖは、信号ＣＧ＋Ｖと信号ＣＧ０とのＮＯＲ信号であるため、時刻ｔ１から時刻ｔ３の期間はハイを示し、残りの期間はローを示す信号である。
【００４０】
図５の（Ｂ）は、ゲート制御回路２４が、第１ゲート３２に印加するゲート電圧Ｖｇ１、及び第２ゲート３４に印加するゲート電圧Ｖｇ２を表わすグラフである。上記の通り、ゲート電圧Ｖｇ１は信号ＭＧ＋Ｖ及び信号ＭＧ０に基づいて決定されるため、図５の（Ａ）から容易に決定される。同様に、ゲート電圧Ｖｇ２も図５の（Ａ）から容易に決定される。
【００４１】
以上の構成によると、図４に示すようにＰＷＭ２には無用な立ち上がり及び立ち下がりが存在するが、図５の（Ｂ）に示すように、第２ゲート３４に印加するゲート電圧Ｖｇ２には存在しない。すなわち、第２ゲート３４の意図しないタイミングでの無用なオンオフを抑制し得る。
【００４２】
また、ＰＷＭ２は二値信号であるが、論理回路２２を備えることにより、ゲート制御回路２４は、第２ゲート３４のゲート電圧Ｖｇ２を、Ｖボルト、ゼロボルト、及び−Ｖボルトの三値を用いて制御することができる。つまり、スイッチング素子３０のターンオン時において、第２ゲート３４に印加するゲート電圧Ｖｇ２を段階的に上昇させることができる。これにより、スイッチング素子３０のターンオン速度を上昇させて、スイッチングによる損失を抑制し得る。
【００４３】
（第２実施例）図６から図１０を参照して、第２実施例の半導体装置１０２を説明する。図６及び図７に示すように、半導体装置１０２は、抵抗１０９、可変タイマ１２２ｄ、電流検出回路１２６をさらに備える。特に限定されないが、可変タイマ１２２ｄは、駆動回路１２０に内蔵されており、抵抗１０９を介してセンスエミッタ１３９に接続されている。駆動回路１２０は、スイッチング素子１３０に流れる電流に応じて、可変タイマ１２２ｄの設定時間を変更するように構成されている。そして、駆動回路１２０は、可変タイマ１２２ｄを用いて、第２ゲート１３４のターンオフに対する第１ゲート１３２のターンオフのタイミングを変化させるように構成されている。本実施例の半導体装置１０２は、これらの点、及び論理回路１２２の構成が一部異なる点を除いて、第１実施例の半導体装置２と同様であるため、重複する部分の説明は省略する。
【００４４】
図１０を参照して、第２実施例の半導体装置１０２に可変タイマ１２２ｄを設ける理由について説明する。図１０は、スイッチング素子１３０のターンオフ時に生じる導通による損失（導通損失）、ターンオフによる損失（スイッチング損失）、及びそれらの合計損失を表わすグラフである。なお、スイッチング素子１３０がオフであるとは、第１ゲート１３２及び第２ゲート１３４の両ゲートがオフであることを意味する。横軸の時間は、第２ゲート１３４がターンオフされてから、第１ゲート１３２がターンオフされるまでの時間（以下、オフ遅延時間と称する）を表わす。図１０中のひし形の点を結んだグラフが導通損失、正方形の点を結んだグラフがスイッチング損失、三角の点を結んだグラフが合計損失を表している。図中の矢印で示した点が、合計損失が最小となる点を表している。図１０の（Ａ）と図１０の（Ｂ）では、スイッチング素子１３０に流れる電流の大きさが異なる。すなわち、図１０の（Ａ）は、スイッチング素子１３０に流れる電流が小さい場合を示し、図１０の（Ｂ）は、スイッチング素子１３０に流れる電流が大きい場合を示す。
【００４５】
図１０の（Ａ）と図１０の（Ｂ）とを比較すると、スイッチング損失については、電流の大小に関わらず、オフ遅延時間を大きく設定するほど減少していく。また、二つのグラフ（Ａ）、（Ｂ）を比較して理解されるように、電流の大小に関わらず、オフ遅延時間に対するスイッチング損失の関係（変化の挙動）も類似しており、その減少率は徐々に低下していく。一方で、導通損失については、オフ遅延時間を大きく設定するほど増加するとともに、スイッチング素子１３０に流れる電流が大きくなるほどその増加率は大きくなる。従って、スイッチング素子１３０において生じる合計損失が最小となるオフ遅延時間は、スイッチング素子１３０に流れる電流の大きさに依存する。より詳細に、スイッチング素子１３０に流れる電流が大きいほど、合計損失が最小となるオフ遅延時間は短くなる。
【００４６】
後ほど詳しく説明するが、可変タイマ１２２ｄは電流検出回路１２６に接続されている。可変タイマ１２２ｄは、電流検出回路１２６が検出した電流に応じて、第２ゲート１３４のターンオフに対する第１ゲート１３２のターンオフのタイミング（すなわち、オフ遅延時間）を変化させることができる。従って、スイッチング素子１３０において生じる合計損失を減少させることができる。
【００４７】
再び、図６の説明に戻る。抵抗１０９は、センスエミッタ１３９と、電流検出回路１２６との間に接続されている。電流検出回路１２６は、センスエミッタ１３９に流れる電流に起因する抵抗１０９における電圧降下を検出することにより、センスエミッタ１３９に流れる電流を計測する。スイッチング素子１３０のコレクタ１３６からエミッタ１３８に流れるコレクタ電流はセンスエミッタ１３９に流れる電流に比例するため、センスエミッタ１３９に流れる電流を計測することにより、コレクタ電流を計測することができる。
【００４８】
次に論理回路１２２について説明する。図７に示すように、論理回路１２２は、第３マスク回路１２２ｃ、可変タイマ１２２ｄをさらに備える。この点を除いて、本実施例の論理回路１２２は、第１実施例の論理回路２２と同様であるため、重複する部分の説明は省略する。
【００４９】
第３マスク回路１２２ｃは二つの入力信号Ｓ、Ｒに対し、第３ラッチ信号Ｌａ３を出力する。第３ラッチ信号Ｌａ３は、入力信号Ｓの立ち上がりによってセットされ、入力信号Ｒによってリセットされる。すなわち、第３マスク回路１２２ｃは、入力信号Ｒがローを示すときに入力信号Ｓが立ち上がる場合にハイを出力し、次に入力信号Ｒがローからハイに切り替わるまでの期間、これを保持する回路である。なお、入力信号Ｓと入力信号Ｒとの両方がハイを示す場合には、第３ラッチ信号Ｌａ３はローを示す。入力信号Ｓは、第１指令信号ＰＷＭ１のＮＯＴ信号である。入力信号Ｒは、第１指令信号ＰＷＭ１のＮＯＴ信号を所定時間遅延させた信号である。すなわち、第１マスク回路２２ａは、第１指令信号ＰＷＭ１の立ち下がりによってラッチされ、所定時間の経過後にリセットされる回路である。第３ラッチ信号Ｌａ３については、図８のグラフを参照して、後ほどより詳しく説明する。
【００５０】
図７に示すように、第１指令信号ＰＷＭ１のＮＯＴ信号が第３マスク回路１２２ｃのリセット側の入力端子に入力される前に、可変タイマ１２２ｄに入力される。可変タイマ１２２ｄは、入力された第１指令信号ＰＷＭ１のＮＯＴ信号を所定時間遅延させる。可変タイマ１２２ｄは、遅延させる所定時間を変化させることができる。本実施例においては、可変タイマ１２２ｄは、遅延させる所定時間を第１時間、第２時間、及び第３時間の三つのうちのいずれか一つを選択することができる。可変タイマ１２２ｄは、電流検出回路１２６に接続されている。可変タイマ１２２ｄは、電流検出回路１２６が検出した電流に基づいて、設定時間を第１時間、第２時間、第３時間のいずれか一つに設定する。なお、変形例では、可変タイマ１２２ｄは、電流検出回路１２６が検出した電流と設定時間に関するマップを記憶しており、電流検出回路１２６が検出した電流に基づいて設定時間を変更してもよい。
【００５１】
信号ＭＧ＋Ｖは、第１指令信号ＰＷＭ１と第３ラッチ信号Ｌａ３とのＯＲ信号である。また、信号ＭＧ０は、信号ＭＧ＋ＶのＮＯＴ信号である。ＭＧ＋Ｖ及びＭＧ０の決め方からわかる通り、信号ＭＧ＋Ｖと信号ＭＧ０が同時にハイ（又はロー）を示すことはない。すなわち、ゲート制御回路１２４は、第１ゲート１３２に、＋Ｖボルト又はゼロボルトを選択的に印加する。
【００５２】
続いて図８の（Ａ）を参照して、第１指令信号ＰＷＭ１、及び第３ラッチ信号Ｌａ３についてのグラフを説明する。なお、以下では、第３ラッチ信号Ｌａ３を、単にＬａ３と記載することがある。時刻Ｔ１までは、ＰＷＭ１はハイを示す。従って、第３マスク回路１２２ｃの入力信号Ｓは、ＰＷＭ１のＮＯＴ信号であるから、ローを示す。また、入力信号Ｒは、可変タイマ１２２ｄの遅延時間によってハイ又はローのいずれか一方となるが、いずれの場合においても、Ｌａ３はローを示す。
【００５３】
時刻Ｔ１において、ＰＷＭ１が立ち下がる。すると、第３マスク回路１２２ｃの入力信号Ｓはローからハイに切り替わる。また入力信号Ｒは、可変タイマ１２２ｄによってＰＷＭ１のＮＯＴ信号が所定時間遅延されるため、ローを示す。従って、時刻Ｔ１において、Ｌａ３はハイを示す。Ｌａ３は、次に第３マスク回路１２２ｃの入力信号Ｒがローからハイに切り替わるまで、ハイを保持する。
【００５４】
その後、所定時間が経過した時刻Ｔ３において（すなわち、可変タイマ１２２ｄの所定時間はＴ３−Ｔ１であり、時刻Ｔ３は可変タイマ１２２ｄの設定時間によって変化する）、第３マスク回路１２２ｃの入力信号Ｒはローからハイに切り替わる。第３マスク回路１２２ｃの入力信号Ｓはハイを示すため、Ｌａ３はローに切り替わる。
【００５５】
ＰＷＭ１はパルス波であるから、ＰＷＭ１の１周期内で立ち下がりが生じるのは一度である。つまり、時刻Ｔ３以降において、ＰＷＭ１の１周期内では、ＰＷＭ１が立ち下がるタイミングは存在しない。すなわち、時刻Ｔ３以降において、ＰＷＭ１の１周期内では、第３マスク回路１２２ｃの入力信号Ｓがローからハイに切り替わるタイミングは存在しない。従って、時刻Ｔ３以降のＰＷＭ１の１周期内においては、Ｌａ３はローを示す。よって、ＰＷＭ１の１周期内においてＬａ３がハイを示すのは、時刻Ｔ１から時刻Ｔ３の期間である。
【００５６】
図８の（Ｂ）は、論理回路１２２が出力する信号ＭＧ＋Ｖ、及び信号ＭＧ０を表わすグラフである。信号ＭＧ＋Ｖは、ＰＷＭ１とＬａ３とのＯＲ信号であり、信号ＭＧ０は信号ＭＧ＋ＶのＮＯＴ信号であるため、これらのグラフは、図８の（Ａ）から容易に得られる。
【００５７】
図８の（Ｃ）は、ゲート制御回路１２４が、第１ゲート１３２に印加するゲート電圧Ｖｇ１を表わすグラフである。上記の通り、ゲート電圧Ｖｇ１は信号ＭＧ＋Ｖ及び信号ＭＧ０に基づいて決定されるため、図８の（Ｂ）から容易に決定される。
【００５８】
図９は、可変タイマ１２２ｄの設定時間の変更に関するフローチャートである。まず可変タイマ１２２ｄは、電流検出回路１２６が検出したセンス電流を取得する（ステップＳ２）。その後、ステップＳ２で取得したセンス電流が、第１閾値電流よりも大きいか否かを判定する（ステップＳ４）。
【００５９】
ステップＳ２で取得したセンス電流が、第１閾値電流よりも大きいと判定された場合は、可変タイマ１２２ｄはその設定時間を第１時間に設定する（ステップＳ４：ＹＥＳ、Ｓ６）。ステップＳ２で取得したセンス電流が、第１閾値電流よりも小さいと判定された場合は、当該センス電流が、第２閾値電流よりも大きいか否かを判定する（ステップＳ４：ＮＯ、Ｓ８）。なお。第２閾値電流は、第１閾値電流よりも小さい。
【００６０】
ステップＳ２で取得したセンス電流が、第２閾値電流よりも大きいと判定された場合は、可変タイマ１２２ｄはその設定時間を第２時間に設定する（ステップＳ８：ＹＥＳ、Ｓ１０）。ステップＳ２で取得したセンス電流が、第１閾値電流よりも小さいと判定された場合は、可変タイマ１２２ｄはその設定時間を第３時間に設定する（ステップＳ８：ＮＯ、Ｓ１２）。
【００６１】
以上によると、センス電流に基づいて可変タイマ１２２ｄの設定時間、すなわち、第２ゲート１３４のターンオフに対する第１ゲート１３２のターンオフのタイミングを変化させることができる。これにより、導通による損失とスイッチングによる損失との合計損失を減少させることができる。
【００６２】
なお、第２実施例の技術は、上記の一つ目の方法、すなわち、一つのＰＷＭ信号を生成し、これを用いて二つのゲート信号を制御する方法であり、第１ゲート（あるいは第２ゲート）に対しては、当該ＰＷＭ信号に所定の遅延時間を与えたＰＷＭ信号が用いられる方法についても好適である。
【００６３】
（第３実施例）図１１から図１３を参照して、第３実施例の半導体装置２０２を説明する。図１１に示すように、半導体装置２０２は、第１ゲート抵抗２０７、第２ゲート抵抗２０９、電流検出回路２２６をさらに備える。この点を除いて、第１実施例の半導体装置２と同様であるため、重複する部分の説明は省略する。
【００６４】
第１ゲート抵抗２０７は、駆動回路２２０と、第１ゲート２３２との間に接続されている。また、第１ゲート抵抗２０７は、電流検出回路２２６にも接続されている。第１ゲート抵抗２０７は、第１ゲート２３２に流れる電流をモニタする役割を担う。電流検出回路２２６は、第１ゲート２３２に流れる電流に起因する第１ゲート抵抗２０７における電圧降下を検出することにより、第１ゲート２３２に流れる電流を計測する。
【００６５】
第２ゲート抵抗２０９は、駆動回路２２０と、第２ゲート２３４との間に接続されている。また、第２ゲート抵抗２０９は、電流検出回路２２６にも接続されている。第２ゲート抵抗２０９は、第２ゲート２３４に流れる電流をモニタする役割を担う。電流検出回路２２６は、第２ゲート２３４に流れる電流に起因する第２ゲート抵抗２０９における電圧降下を検出することにより、第２ゲート２３４に流れる電流を計測する。
【００６６】
第１ゲート抵抗２０７により、第１ゲート２３２においてリークが生じているか否かをモニタすることができる。また、第２ゲート抵抗２０９により、第２ゲート２３４にリークが生じているか否かをモニタすることができる。また、電流検出回路２２６は、ゲート制御回路２２４と接続されている。電流検出回路２２６が検出した第１ゲート２３２に流れる電流の情報、及び第２ゲート２３４に流れる電流の情報は、ゲート制御回路２２４に伝達される。すなわち、第１ゲート２３２及び第２ゲート２３４においてリークが生じているか否かの情報は、ゲート制御回路２２４に伝達される。
【００６７】
リークが生じているゲートの使用を継続すると、スイッチング素子２３０に不具合が生じるおそれがある。そこで、ゲート制御回路２２４は、第１ゲート２３２又は第２ゲート２３４のいずれか一方のゲートのみについてリークが検出されたときに、当該ゲートに印加する電圧を制限する。また、ゲート制御回路２２４は、両ゲートについてリークが検出されたときは、スイッチング素子２３０の駆動を中止する。さらに、いずれか一方のゲートのみに短絡が検出されたときに、当該ゲートの使用を禁止する。
【００６８】
図１２を参照して、ゲート制御回路２２４が実行する各ゲートの制御について説明する。まず初めに、ゲート制御回路２２４は、第１ゲート２３２において、リークが生じているか否かを判定する（ステップＳ２０）。ゲート制御回路２２４は、電流検出回路２２６から伝達される第１ゲート２３２に流れる電流の情報に基づいて、第１ゲート２３２においてリークが生じているか否かを判定する。第１ゲート２３２においてリークが生じていると判定される場合には、ゲート制御回路２２４は第１ゲート２３２をターンオフする（ステップＳ２０：ＹＥＳ、Ｓ２２）。すなわち、ゲート制御回路２２４は、二つの信号ＭＧ＋Ｖ、及びＭＧ０に関わらず、第１ゲート２３２に印加するゲート電圧Ｖｇ１をゼロボルトに設定する。
【００６９】
その後、ゲート制御回路２２４は、第１ゲート２３２において、短絡が生じているか否かを判定する（ステップＳ２４）。リークの判定と同様に、ゲート制御回路２２４は、電流検出回路２２６から伝達される第１ゲート２３２に流れる電流の情報に基づいて、第１ゲート２３２において短絡が生じているか否かを判定する。第１ゲート２３２において短絡が生じていると判定される場合には、ゲート制御回路２２４は、第１ゲート２３２をオフモードに設定する（ステップＳ２４：ＹＥＳ、Ｓ２６）。すなわち、第１ゲート２３２の使用を禁止する。
【００７０】
また、第１ゲート２３２において短絡が生じていないと判定される場合には、ゲート制御回路２２４は、第１ゲート２３２を低圧モードに設定する（ステップＳ２４：ＮＯ、Ｓ２８）。すなわち、ゲート制御回路２２４は、信号ＭＧ＋Ｖがハイを示す場合において、第１ゲート２３２に印加するゲート電圧Ｖｇ１をＶＬボルトに設定する。電圧ＶＬボルトは、第１ゲート２３２が低圧モードでないときに信号ＭＧ＋Ｖがハイを示す場合において第１ゲート２３２に印加される電圧Ｖボルトよりも低電圧である。
【００７１】
その後、ゲート制御回路２２４は、第２ゲート２３４において、リークが生じているか否かを判定する（ステップＳ３０）。ゲート制御回路２２４は、電流検出回路２２６から伝達される第２ゲート２３４に流れる電流の情報に基づいて、第２ゲート２３４においてリークが生じているか否かを判定する。
【００７２】
第２ゲート２３４においてリークが生じていると判定される場合には、ゲート制御回路２２４は、スイッチング素子２３０の動作を中止する（ステップＳ３０：ＹＥＳ、Ｓ３２）。この場合には、第１ゲート２３２及び第２ゲート２３４の両ゲートにリーク及び／又は短絡が生じている。このような状況においては、スイッチング素子２３０の動作を中止する（ステップＳ３２）。
【００７３】
また、第２ゲート２３４においてリークが生じていないと判定される場合は、スタートへ戻り、ステップＳ２０の処理から再開される（ステップＳ３０：ＮＯ、スタートへ）。この場合には、第１ゲート２３２のみにリーク又は短絡が生じている。このような状況においては、ゲート制御回路２２４は、第１ゲート２３２に印加する電圧を低下させる、又は第１ゲート２３２の使用を禁止するとともに、第２ゲート２３４の制御については制限を設けることなくスイッチング素子２３０を動作させる。
【００７４】
ステップＳ２０で、第１ゲート２３２においてリークが生じていない判定される場合には、ゲート制御回路２２４は、第２ゲート２３４においてリークが生じているか否かを判定する（ステップＳ２０：ＮＯ、Ｓ３４）。ゲート制御回路２２４は、電流検出回路２２６から伝達される第２ゲート２３４に流れる電流の情報に基づいて、第２ゲート２３４においてリークが生じているか否かを判定する。
【００７５】
第２ゲート２３４においてリークが生じていないと判定される場合には、スタートへ戻り、ステップＳ２０の処理から再開される（ステップＳ３４：ＮＯ、スタートへ）。この場合には、第１ゲート２３２及び第２ゲート２３４の両ゲートともに、リーク及び短絡は生じていない。すなわち両ゲートともに正常であり、ゲート制御回路２２４は、第１実施例で述べた通りの制御を実行する。
【００７６】
また、第２ゲート２３４においてリークが生じていると判定される場合には、ゲート制御回路２２４は、第２ゲート２３４をターンオフする（ステップＳ３４：ＹＥＳ、Ｓ３６）。すなわち、ゲート制御回路２２４は、三つのＣＧ＋Ｖ、ＣＧ０、及びＣＧ−Ｖに関わらず、第２ゲート２３４に印加するゲート電圧Ｖｇ２をゼロボルトに設定する。
【００７７】
その後、ゲート制御回路２２４は、第２ゲート２３４において、短絡が生じているか否かを判定する（ステップＳ３８）。リークの判定と同様に、ゲート制御回路２２４は、電流検出回路２２６から伝達される第２ゲート２３４に流れる電流の情報に基づいて、第２ゲート２３４において短絡が生じているか否かを判定する。第２ゲート２３４において短絡が生じていると判定される場合には、ゲート制御回路２２４は、第２ゲート２３４をオフモードに設定する（ステップＳ３８：ＹＥＳ、Ｓ４２）。すなわち、第２ゲート２３４の使用を禁止する。その後、スタートへ戻り、ステップＳ２０の処理から再開される。
【００７８】
また、第２ゲート２３４において短絡が生じていないと判定される場合には、ゲート制御回路２２４は、第２ゲート２３４を低圧モードに設定する（ステップＳ３８：ＮＯ、Ｓ４０）。すなわち、ゲート制御回路２２４は、信号ＣＧ＋Ｖがハイを示す場合において、第２ゲート２３４に印加するゲート電圧Ｖｇ２をＶＬボルトに設定する。電圧ＶＬボルトは、低圧モードでないときに信号ＣＧ＋Ｖがハイを示す場合において第２ゲート２３４に印加される電圧Ｖボルトよりも低電圧である。また、ゲート制御回路２２４は、信号ＣＧ−Ｖがハイを示す場合において、第２ゲート２３４に印加するゲート電圧Ｖｇ２を−ＶＬボルトに設定する。その後、スタートへ戻り、ステップＳ２０の処理から再開される。
【００７９】
これら場合には、第２ゲート２３４にのみリーク又は短絡が生じている。このような状況においては、ゲート制御回路２２４は、第２ゲート２３４に印加する電圧の絶対値を低下させる、又は第２ゲート２３４の使用を禁止するとともに、第１ゲート２３２の制御については制限を設けることなくスイッチング素子２３０を駆動させる。
【００８０】
図１３を参照して、ゲート制御回路２２４が実行する上記の制御についての具体的な例をいくつか述べる。
【００８１】
図１３の（Ａ）は、第１ゲート２３２及び第２ゲート２３４の両ゲートともにリークが生じていない場合に、ゲート制御回路２２４により制御されるＶｇ１及びＶｇ２のグラフである。まず、時刻ＭＴ１において、ゲート制御回路２２４は、第１ゲート２３２においてリークが生じているか否かを判定する。図１３の（Ａ）では、第１ゲート２３２においてリークは生じていないと判定される（図１２のステップＳ２０でＮＯ）。その後、時刻ＭＴ２において、ゲート制御回路２２４は、第２ゲート２３４においてリークが生じているか否かを判定する。図１３の（Ａ）では、第２ゲート２３４においてリークは生じていないと判定される（図１２のステップＳ３４でＮＯ）。よって、第１ゲート２３２及び第２ゲート２３４の両ゲートともにリークは生じていないため、ゲート制御回路２２４は、第１実施例で述べた通りの制御を実行する。
【００８２】
図１３の（Ｂ）は、第１ゲート２３２のみにリークが生じている場合に、ゲート制御回路２２４により制御されるＶｇ１及びＶｇ２のグラフである。まず、時刻ＭＴ１において、ゲート制御回路２２４は、第１ゲート２３２においてリークが生じているか否かを判定する。図１３の（Ｂ）では、第１ゲート２３２においてリークが生じていると判定される（図１２のステップＳ２０でＹＥＳ）。その後、時刻ＭＴ２において、ゲート制御回路２２４は、第１ゲート２３２において短絡が生じているか否かを判定する。図１３の（Ｂ）では、第１ゲート２３２において短絡は生じていないと判定される（図１２のステップＳ２４でＮＯ）。従って、第１ゲート２３２のみに短絡までは至らないリークが生じているため、ゲート制御回路２２４は、第１ゲート２３２を低圧モードに設定する（図１２のステップＳ２８）。また、時刻ＭＴ２において、ゲート制御回路２２４は、第２ゲート２３４においてリークが生じているか否かを判定する。図１３の（Ｂ）では、第２ゲート２３４においてリークは生じていないと判定される（図１２のステップＳ３０でＮＯ）。よって、第１ゲート２３２のみにリークが生じているため、ゲート制御回路２２４は、ＭＧ＋Ｖがハイを示す場合において、Ｖｇ１を、電圧Ｖボルトよりも低電圧であるＶＬボルトに設定する。
【００８３】
図１３の（Ｃ）は、第１ゲート２３２及び第２ゲート２３４の両ゲートともにリークが生じている場合にゲート制御回路２２４により制御されるＶｇ１及びＶｇ２のグラフである。まず、時刻ＭＴ１において、ゲート制御回路２２４は、第１ゲート２３２においてリークが生じているか否かを判定する。図１３の（Ｃ）では、第１ゲート２３２においてリークは生じていると判定される（図１２のステップＳ２０でＹＥＳ）。その後、時刻ＭＴ２において、ゲート制御回路２２４は、第１ゲート２３２において短絡が生じているか否かを判定する。図１３の（Ｃ）では、第１ゲート２３２において短絡は生じていないと判定される（図１２のステップＳ２４でＮＯ）。従って、第１ゲート２３２のみに短絡までは至らないリークが生じているため、ゲート制御回路２２４は、第１ゲート２３２を低圧モードに設定する（図１２のステップＳ２８）。また、時刻ＭＴ２において、ゲート制御回路２２４は、第２ゲート２３４においてリークが生じているか否かを判定する。図１３の（Ｃ）では、第２ゲート２３４においてリークは生じていると判定される（図１２のステップＳ３０でＹＥＳ）。よって、第１ゲート２３２及び第２ゲート２３４の両ゲートにリークが生じているため、ゲート制御回路２２４は、スイッチング素子２３０の動作を中止する。すなわち、ゲート制御回路２２４は、Ｖｇ１、Ｖｇ２ともにゼロボルトに設定する。
【００８４】
図１３の（Ｄ）は、第１ゲート２３２に短絡が生じている場合にゲート制御回路２２４により制御されるＶｇ１及びＶｇ２のグラフである。まず、時刻ＭＴ１において、ゲート制御回路２２４は、第１ゲート２３２においてリークが生じているか否かを判定する。図１３の（Ｄ）では、第１ゲート２３２においてリークは生じていると判定される（図１２のステップＳ２０でＹＥＳ）。その後、時刻ＭＴ２において、ゲート制御回路２２４は、第１ゲート２３２において短絡が生じているか否かを判定する。図１３の（Ｄ）では、第１ゲート２３２において短絡が生じていると判定される（図１２のステップＳ２４でＹＥＳ）。従って、ゲート制御回路２２４は、第１ゲート２３２をオフモードに設定する（図１２のステップＳ２６）。また、時刻ＭＴ２において、ゲート制御回路２２４は、第２ゲート２３４においてリークが生じているか否かを判定する。図１３の（Ｄ）では、第２ゲート２３４においてリークは生じていないと判定される（図１２のステップＳ３０でＮＯ）。よって、第１ゲート２３２のみに短絡が生じているため、ゲート制御回路２２４は、第１ゲート２３２の使用を禁止する。すなわち、ゲート制御回路２２４はＶｇ１をゼロボルトに設定し、第２ゲート２３４のみを使用して、スイッチング素子２３０を動作させる。
【００８５】
以上によると、一方のゲートにのみ軽度なリークが生じているときに、当該ゲートに印加する電圧のみを制限することによって、スイッチング素子２３０の動作を過剰に制限することなく継続させることができる。また、一方のゲートにのみ短絡が生じているときに、当該ゲートのみ使用を禁止することで、正常な他方のゲートを使用してスイッチング素子２３０を動作させることができる。なお、両ゲートともにリーク及び／又は短絡が生じている場合においては、スイッチング素子２３０の動作を中止することができる。
【００８６】
本技術に関する留意点を述べる。本明細書に記載のゼロボルトが基準電圧の一例に相当する。本明細書に記載のＶボルトがオン電圧の一例に相当する。本明細書に記載の−Ｖボルトがオフ電圧の一例に相当する。
【００８７】
信号ＭＧ+Ｖが第１信号の一例に相当する。信号ＭＧ０が第２信号の一例に相当する。信号ＣＧ+Ｖが第３信号の一例に相当する。信号ＣＧ０が第４信号の一例に相当する。信号ＣＧ−Ｖが第５信号の一例に相当する。なお「第１信号（ＭＧ+Ｖ）」とかっこ書きで「ＭＧ+Ｖ」を記載したのは理解の容易化のためであり、本技術を限定するものではない。第２信号から第５信号の記載についても同様である。
【００８８】
以上、本明細書が開示する技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独で、あるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００８９】
２：半導体装置
１０：コントローラ
２０：駆動回路
２２：論理回路
２２ａ、２２ｂ：マスク回路
２４：ゲート制御回路
３０：スイッチング素子
３２：第１ゲート
３４：第２ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８（Ａ）】
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【図８（Ｂ）】
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【図８（Ｃ）】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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