(57)【要約】      （修正有）【課題】半導体集積回路における消費電力の低減及び動作の遅延を低減することができる半導体装置を提供する。【解決手段】演算回路１０、記憶回路１１及びワーゲート制御回路１２を有する半導体集積回路において、記憶回路１１が有する複数の順序回路２１＿１〜２１＿ｎの夫々２１＿ｘにおいて、酸化物半導体によってチャネル形成領域が構成されるトランジスタ３１と、トランジスタがオフ状態となることによって一方の電極が電気的に接続されたノードが浮遊状態となる容量素子３２とを設ける。酸化物半導体によってトランジスタのチャネル形成領域を構成することで、オフ電流（リーク電流）が極めて低いトランジスタを実現できる。【効果】記憶回路に対して電源電圧が供給されない期間においてトランジスタをオフ状態とすることで、当該期間における容量素子の一方の電極が電気的に接続されたノードの電位を一定又はほぼ一定に保持することが可能である。【選択図】図１
2020202574.tif 000002
【特許請求の範囲】
【請求項１】
フリップフロップと、トランジスタと、容量素子と、を有し、
前記トランジスタのソース電極又はドレイン電極の一方は、前記フリップフロップの出力端子と電気的に接続され、
前記トランジスタのソース電極又はドレイン電極の他方は、前記容量素子と電気的に接続され、
前記フリップフロップの入力端子は、前段のフリップフロップの出力端子と電気的に接続され、
前記トランジスタは、酸化物半導体層にチャネル形成領域を有する半導体装置。
【請求項２】
フリップフロップと、トランジスタと、容量素子と、を有し、
前記トランジスタのソース電極又はドレイン電極の一方は、前記フリップフロップの出力端子と電気的に接続され、
前記トランジスタのソース電極又はドレイン電極の他方は、前記容量素子と電気的に接続され、
前記フリップフロップの入力端子は、前段のフリップフロップの出力端子と電気的に接続され、
前記トランジスタは、酸化物半導体層と、前記酸化物半導体層上の金属酸化物層と、を有し、
前記トランジスタは、前記酸化物半導体層にチャネル形成領域を有し、
前記金属酸化物層は、前記トランジスタのソース電極又はドレイン電極と電気的に接続される半導体装置。
【請求項３】
請求項２において、
前記金属酸化物層は、前記トランジスタのソース電極又はドレイン電極と接する領域を有する半導体装置。
【請求項４】
請求項２または請求項３において、
前記金属酸化物層は、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウム、及びインジウム錫酸化物のいずれか一を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。特に、半導体集積回路が順序回路を用いて構成さ
れる記憶回路を有し、該記憶回路に対する電源電圧の供給を制御（パワーゲーティング）
することが可能な半導体集積回路に関する。
【背景技術】
【０００２】
論理回路を有する半導体集積回路は、年々その回路規模が拡大している。集積回路が誕
生した時には数素子によって構成されていたものが、現在、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐ
ｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）及びＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃ
ｅｓｓｏｒ）などは、数千万の素子によって構成されるものも存在している。素子の微細
化、低電圧化によって、素子１個あたりの消費電力は下がってきているが、それ以上に素
子数が増加しているため集積回路全体の消費電力は、増加しつつある。さらに、消費電力
を下げる方法として、部分的にクロックを止めるクロックゲーティング、クロックの周波
数を下げる方法、及び部分的に電源電圧を下げる方法などが開発されている。
【０００３】
また、消費電力には、トランジスタなどの素子がスイッチングすることにより生じる充
放電などに起因した動作電力のみならず、当該素子のオフ状態におけるリーク電流などに
起因した静止電力も含まれる。当該静止電力は、素子数が少ない集積回路においてはほと
んど無視できるが、素子数が膨大な集積回路においては無視できない大きさになる。これ
に対し、集積回路に含まれる回路に対する電源電圧の供給を制御する方法（パワーゲーテ
ィング）が開発されている。これによって、リーク電流による消費電力を低減することが
可能である。
【０００４】
例えば、特許文献１には、パワーゲーティングを行うことが可能な半導体集積回路が開
示されている。具体的には、論理回路と、電源供給ラインとの間にトランジスタを有し、
該トランジスタのスイッチングを制御することで当該論理回路に対する電源電圧の供給を
制御することが可能な半導体集積回路が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２６８６９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ただし、当該論理回路に複数の順序回路を用いて構成される記憶回路（レジスタなど）
が含まれる場合、パワーゲーティングを行うことによって当該記憶回路の記憶内容が消滅
することになる。実際、現在の半導体集積回路に含まれる論理回路ではレジスタ等の記憶
回路を多用するのは常識となっており、パワーゲーティングを行うことより、記憶内容の
消滅が発生している。この場合、当該記憶回路に対する電源電圧の供給を再開した際には
、再度演算等を行う必要がある。すなわち、同様の演算を２重に行う必要がある。そのた
め、パワーゲーティングを行うことによって得られる消費電力低減効果が希釈されること
になる。また、当該演算が完了するまで当該半導体集積回路の動作を再開することができ
ない。そのため、半導体集積回路の動作が遅延することになる。
【０００７】
上述した課題に鑑み、本発明の一態様は、半導体集積回路における消費電力を低減する
ことを課題の一とする。また、本発明の一態様は、半導体集積回路における動作の遅延を
抑制することを課題の一とする。なお、本発明の一態様は、上述した課題の少なくとも一
を解決することを課題とする。
【課題を解決するための手段】
【０００８】
上述した課題の少なくとも一は、記憶回路が有する複数の順序回路のそれぞれにおいて
、酸化物半導体によってチャネル形成領域が構成されるトランジスタと、該トランジスタ
がオフ状態となることによって一方の電極が電気的に接続されたノードが浮遊状態となる
容量素子とを設けることによって解決することが可能である。なお、当該酸化物半導体は
、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低いことを
特徴とする。このような酸化物半導体によってトランジスタのチャネル形成領域が構成さ
れることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる
。そのため、記憶回路に対して電源電圧が供給されない期間において当該トランジスタを
オフ状態とすることで、当該期間における容量素子の一方の電極が電気的に接続されたノ
ードの電位を一定又はほぼ一定に保持することが可能である。その結果、記憶回路に対し
て電源電圧の供給が再開された際に再度演算等を行う必要がない。すなわち、本発明の一
態様の半導体集積回路においては、当該演算等に伴う消費電力及び動作の遅延が存在せず
、上述した課題を解決することが可能である。
【０００９】
加えて、当該酸化物半導体は、電子供与体（ドナー）となり得る水分または水素などの
不純物濃度が低減されたｉ型（真性）半導体又はｉ型に限りなく近い酸化物半導体（ｐｕ
ｒｉｆｉｅｄ  ＯＳ）であることが好ましい。具体的には、当該酸化物半導体は、二次イ
オン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓ
ｃｏｐｙ）による水素濃度の測定値が、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ま
しくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、より好ましくは５×１０１７（ａｔｏ
ｍｓ／ｃｍ３）以下である。また、ホール効果測定により測定できる当該酸化物半導体の
キャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さ
らに好ましくは１×１０１１／ｃｍ３未満である。また、酸化物半導体のバンドギャップ
は、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。
【００１０】
ここで、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  
Ｓｐｅｃｔｒｏｓｃｏｐｙ）で行う水素濃度の分析について触れておく。ＳＩＭＳ分析は
、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得る
ことが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布
をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無
く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測
定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一
定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域にお
ける、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、
当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピ
ークが存在しない場合、変曲点の値を水素濃度として採用する。
【００１１】
なお、酸化物半導体は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物
半導体、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚ
ｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系
酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半
導体、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物
半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−
Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、及
びＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用
いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系
酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）
を有する金属酸化物、という意味であり、その組成比は特に問わない。また、上記酸化物
半導体は、シリコンを含んでいてもよい。
【００１２】
また、本明細書において、酸化物半導体は、例えば、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（
ｍ＞０）で表記することができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ば
れた一または複数の金属元素を指す。
【発明の効果】
【００１３】
本発明の一態様の半導体集積回路は、記憶回路に対して電源電圧が供給されない期間に
おいても当該記憶回路が有する複数の順序回路のそれぞれにおいて、特定のノードの電位
を保持することが可能である。そして、当該ノードで保持される電位を当該順序回路にお
いて保持されるデータに対応させることが可能である。すなわち、本発明の一態様の半導
体集積回路においては、当該記憶回路に対して電源電圧の供給が再開される際に再度演算
等を行う必要がない。これにより、本発明の一態様の半導体集積回路では、消費電力の低
減及び動作の遅延の低減を図ることが可能である。
【図面の簡単な説明】
【００１４】
【図１】（Ａ）〜（Ｃ）半導体集積回路の構成例を示す図。
【図２】（Ａ）〜（Ｈ）トランジスタの作製方法の一例を示す図。
【図３】（Ａ）〜（Ｃ）トランジスタのオフ電流の測定方法を説明するための図。
【図４】（Ａ）、（Ｂ）トランジスタの特性を示す図。
【図５】トランジスタの特性を示す図。
【図６】トランジスタの特性を示す図。
【図７】トランジスタの特性を示す図。
【図８】トランジスタの特性を示す図。
【図９】順序回路の具体例を示す図。
【図１０】順序回路の動作例を示す図。
【図１１】トランジスタの具体例を示す図。
【図１２】（Ａ）〜（Ｈ）トランジスタの具体的な作製工程の一例を示す図。
【図１３】（Ａ）〜（Ｇ）トランジスタの具体的な作製工程の一例を示す図。
【図１４】（Ａ）〜（Ｄ）トランジスタの具体的な作製工程の一例を示す図。
【図１５】トランジスタの変形例を示す図。
【図１６】（Ａ）、（Ｂ）トランジスタの変形例を示す図。
【図１７】（Ａ）、（Ｂ）トランジスタの変形例を示す図。
【図１８】（Ａ）、（Ｂ）トランジスタの変形例を示す図。
【図１９】トランジスタの変形例を示す図。
【図２０】トランジスタの変形例を示す図。
【図２１】（Ａ）〜（Ｃ）酸化物半導体層の作製工程の変形例を示す図。
【図２２】ＣＰＵの具体例を示す図。
【図２３】（Ａ）〜（Ｅ）酸化物材料の結晶構造を説明する図。
【図２４】（Ａ）〜（Ｃ）酸化物材料の結晶構造を説明する図。
【図２５】（Ａ）〜（Ｃ）酸化物材料の結晶構造を説明する図。
【図２６】計算によって得られた移動度のゲート電圧依存性を説明する図である。
【図２７】（Ａ）〜（Ｃ）計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図２８】（Ａ）〜（Ｃ）計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図２９】（Ａ）〜（Ｃ）計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図３０】（Ａ）、（Ｂ）計算に用いたトランジスタの断面構造を説明する図である。
【図３１】（Ａ）〜（Ｃ）酸化物半導体を用いたトランジスタの特性を示す図。
【図３２】（Ａ）、（Ｂ）酸化物半導体を用いたトランジスタの特性を示す図。
【図３３】（Ａ）、（Ｂ）酸化物半導体を用いたトランジスタの特性を示す図。
【図３４】酸化物半導体のＸＲＤスペクトル。
【図３５】酸化物半導体を用いたトランジスタの特性を示す図。
【図３６】酸化物半導体を用いたトランジスタの特性を示す図。
【図３７】（Ａ）、（Ｂ）酸化物半導体を用いたトランジスタの特性を示す図。
【図３８】（Ａ）、（Ｂ）酸化物半導体を用いたトランジスタの断面図および平面図。
【図３９】（Ａ）、（Ｂ）酸化物半導体を用いたトランジスタの断面図および平面図。
【発明を実施するための形態】
【００１５】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態
および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、
本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１６】
＜半導体集積回路の構成例＞
はじめに、本発明の一態様の半導体集積回路の構成例について図１（Ａ）〜（Ｃ）を参
照して説明する。
【００１７】
図１（Ａ）は、半導体集積回路の構成例を示すブロック図である。図１（Ａ）に示す半
導体集積回路は、演算回路１０と、演算回路１０で行われる演算によって得られたデータ
を保持する記憶回路１１と、記憶回路１１に対する電源電圧の供給を制御するパワーゲー
ト制御回路１２とを有する。
【００１８】
図１（Ｂ）は、図１（Ａ）に示す記憶回路１１及びパワーゲート制御回路１２の具体的
な構成例を示す図である。図１（Ｂ）に示す記憶回路１１は、クロック信号（ＣＫ）、反
転クロック信号（ＣＫＢ）、高電源電位（ＶＤＤ）、及び低電源電位（ＶＳＳ）が供給さ
れる状態において動作が可能な順序回路２１＿１〜２１＿ｎ（ｎは、３以上の自然数）と
、高電源電位（ＶＤＤ）及び低電源電位（ＶＳＳ）が供給される状態において動作が可能
な組み合わせ回路２２＿１〜２２＿ｎを有する。
【００１９】
なお、順序回路２１＿１は、入力端子が記憶回路１１の入力端子に電気的に接続され、
出力端子が組み合わせ回路２２＿１の入力端子に電気的に接続される。また、順序回路２
１＿ａ（ａは、２以上ｎ以下の自然数）は、入力端子が組み合わせ回路２２＿ａ−１の出
力端子に電気的に接続され、出力端子が組み合わせ回路２２＿ａの入力端子に電気的に接
続される。また、組み合わせ回路２２＿ｎは、出力端子が記憶回路１１の出力端子に電気
的に接続される。
【００２０】
図１（Ｂ）に示すパワーゲート制御回路１２は、パワーゲートトランジスタ２０のゲー
トに対してパワーゲーティング制御信号（ＰＧ）を出力し、順序回路２１＿１〜２１＿ｎ
のそれぞれに対してセット信号（ＳＥＴ）、リセット信号（ＲＥＳ）、第１の転送信号（
ＴＳ１）、及び第２の転送信号（ＴＳ２）を出力することが可能である。なお、パワーゲ
ートトランジスタ２０は、ドレインが順序回路２１＿１〜２１＿ｎ及び組み合わせ回路２
２＿１〜２２＿ｎのそれぞれに対して低電源電位（ＶＳＳ）を供給する配線に電気的に接
続され、ソースが低電源電位（ＶＳＳ）の供給源に電気的に接続されている。そのため、
パワーゲートトランジスタ２０のスイッチングによって、順序回路２１＿１〜２１＿ｎ及
び組み合わせ回路２２＿１〜２２＿ｎのそれぞれに対する低電源電位（ＶＳＳ）の供給を
制御することが可能である。また、第１の転送信号（ＴＳ１）は、順序回路２１＿１〜２
１＿ｎにおいて保持されるデータを後述する、酸化物半導体によってチャネル形成領域が
構成されるトランジスタがオフ状態となることによって浮遊状態となるノード、に転送す
るための信号であり、第２の転送信号（ＴＳ２）は、当該データを当該ノードから転送す
るための信号である。
【００２１】
なお、図１（Ｂ）においては、順序回路２１＿１〜２１＿ｎ及び組み合わせ回路２２＿
１〜２２＿ｎのそれぞれに対して、低電源電位（ＶＳＳ）の供給を制御する構成について
示しているが、高電源電位（ＶＤＤ）の供給を制御する構成又は低電源電位（ＶＳＳ）及
び高電源電位（ＶＤＤ）の供給を制御する構成とすることも可能である。具体的には、順
序回路２１＿１〜２１＿ｎ及び組み合わせ回路２２＿１〜２２＿ｎのそれぞれと、高電源
電位（ＶＤＤ）を供給する配線との間にパワーゲートトランジスタを設ける構成とするこ
とも可能である。
【００２２】
図１（Ｃ）は、図１（Ｂ）に示す順序回路２１＿ｘ（ｘは、１以上ｎ以下の自然数のい
ずれか一）の構成例を示す図である。図１（Ｃ）に示す順序回路２１＿ｘは、入力端子が
順序回路２１＿ｘの入力端子に電気的に接続され、出力端子が順序回路２１＿ｘの出力端
子に電気的に接続されたフリップフロップ３０と、ゲートが第１の転送信号（ＴＳ１）を
供給する配線に電気的に接続され、ソース及びドレインの一方がフリップフロップ３０内
のノードである第１のノードに電気的に接続され、ソース及びドレインの他方がフリップ
フロップ３０内のノードである第２のノードに電気的に接続されたトランジスタ３１と、
一方の電極が当該第２のノード及びトランジスタ３１のソース及びドレインの他方に電気
的に接続され、他方の電極が固定電位（Ｖｃｏｍ）を供給する配線に電気的に接続される
容量素子３２とを有する。なお、トランジスタ３１は、チャネル形成領域が酸化物半導体
によって構成されるトランジスタである。また、固定電位（Ｖｃｏｍ）は、パワーゲーテ
ィングが行われるか否かによらず常に一定の値を示す電位であればよい。例えば、固定電
位（Ｖｃｏｍ）として、高電源電位（ＶＤＤ）又は低電源電位（ＶＳＳ）などを適用する
ことが可能である。この場合、固定電位（Ｖｃｏｍ）として、新規の電位を生成する必要
がないため好ましい。なお、固定電位（Ｖｃｏｍ）として低電源電位（ＶＳＳ）を適用す
る場合、順序回路２１＿ｘに対して固定電位（Ｖｃｏｍ）として供給される低電源電位（
ＶＳＳ）は、フリップフロップ３０に含まれる論理ゲートに対してパワーゲーティングを
行う期間においても供給されるよう制御する必要がある。具体的には、順序回路２１＿ｘ
に対して固定電位（Ｖｃｏｍ）として供給される低電源電位（ＶＳＳ）とフリップフロッ
プ３０に含まれる論理ゲートに対して供給される低電源電位（ＶＳＳ）の供給経路を別途
設けるなどとすればよい。
【００２３】
加えて、ここでは、トランジスタ３１のソース及びドレインの一方（第１のノード）は
、フリップフロップ３０に含まれる論理ゲートを構成するトランジスタを介して高電源電
位（ＶＤＤ）を供給する配線又は低電源電位（ＶＳＳ）を供給する配線に電気的に接続さ
れることが可能であり、トランジスタ３１のソース及びドレインの他方並びに容量素子３
２の一方の電極（第２のノード）は、これらの配線に電気的に接続されることが不可能で
あることとする。例えば、前者は、少なくともフリップフロップ３０に含まれる論理ゲー
トを構成する複数のトランジスタのいずれか一のソース又はドレインに電気的に接続され
るように設計し、後者は、当該複数のトランジスタのソース及びドレインのすべてに電気
的に接続されず且つ少なくとも当該複数のトランジスタのいずれか一のゲートに電気的に
接続されるように設計すればよい。すなわち、図１（Ｃ）に示す順序回路２１＿ｘにおい
ては、トランジスタ３１がオフ状態となることによって、トランジスタ３１のソース及び
ドレインの他方並びに容量素子３２の一方の電極が電気的に接続されたノード（第２のノ
ード）を浮遊状態とすることが可能である。
【００２４】
すなわち、図１（Ｃ）に示す順序回路２１＿ｘにおいては、第１の転送信号（ＴＳ１）
としてハイレベルの電位が供給されることで、フリップフロップ３０に保持されるデータ
をトランジスタ３１のソース及びドレインの他方並びに容量素子３２の一方の電極が電気
的に接続されたノード（第２のノード）に転送し、当該ノードにおいてデータの保持を行
うことが可能である。
【００２５】
なお、ここでは、順序回路２１＿１〜２１＿ｎのそれぞれにトランジスタ３１及び容量
素子３２が設けられる構成について示したが、順序回路２１＿１〜２１＿ｎの全てが当該
構成を有する必要はない。すなわち、順序回路２１＿１〜２１＿ｎに含まれるｍ個の順序
回路（ｍは、１以上ｎ未満の自然数）にのみトランジスタ３１及び容量素子３２が設けら
れる構成とすることも可能である。また、その場合、トランジスタ３１及び容量素子３２
が設けられていない順序回路に対しては、第１の転送信号（ＴＳ１）及び第２の転送信号
（ＴＳ２）が供給される必要はないことを付記する。
【００２６】
＜酸化物半導体によってチャネル形成領域が構成されるトランジスタのオフ電流＞
ここで、酸化物半導体によってチャネル形成領域が構成されるトランジスタのオフ電流
（リーク電流）を測定した結果について示す。
【００２７】
まず、上記測定に用いたトランジスタの作製方法について図２を参照して説明する。
【００２８】
始めに、ガラス基板５０上に膜厚１００ｎｍの窒化シリコン層及び膜厚１５０ｎｍの酸
化窒化シリコン層の積層からなる下地層５１をＣＶＤ法により形成した（図２（Ａ）参照
）。
【００２９】
次いで、当該下地層５１上に膜厚１００ｎｍのタングステン層をスパッタリング法によ
り形成した。さらに、当該タングステン層をフォトリソグラフィ法を用いて選択的にエッ
チングすることでゲート層５２を形成した（図２（Ｂ）参照）。
【００３０】
次いで、下地層５１上及びゲート層５２上に膜厚１００ｎｍの酸化窒化シリコン層から
なるゲート絶縁層５３をＣＶＤ法により形成した（図２（Ｃ）参照）。
【００３１】
次いで、ゲート絶縁層５３上に膜厚２５ｎｍの酸化物半導体層をスパッタリング法によ
り形成した。なお、当該酸化物半導体層の形成には、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝
１：１：２［ｍｏｌ］の金属酸化物ターゲットを用いた。また、当該酸化物半導体層の形
成は、基板温度を２００℃、チャンバー内圧を０．６Ｐａ、直流電源を５ｋＷ、酸素及び
アルゴンの混合雰囲気（酸素流量５０ｓｃｃｍ、アルゴン流量５０ｓｃｃｍ）という条件
において行っている。さらに、当該酸化物半導体層をフォトリソグラフィ法を用いて選択
的にエッチングすることで酸化物半導体層５４を形成した（図２（Ｄ）参照）。
【００３２】
次いで、窒素及び酸素の混合雰囲気（窒素８０％、酸素２０％）下で４５０℃、１時間
の熱処理を行った。
【００３３】
次いで、フォトリソグラフィ法を用いてゲート絶縁層５３を選択的にエッチングした（
図示しない）。なお、当該エッチング工程は、ゲート層５２と、後に形成される導電層と
のコンタクトホールを形成するための工程である。
【００３４】
次いで、ゲート絶縁層５３及び酸化物半導体層５４上に膜厚１００ｎｍのチタン層、膜
厚２００ｎｍのアルミニウム層、及び膜厚１００ｎｍのチタン層の積層をスパッタリング
法により形成した。さらに、当該積層をフォトリソグラフィ法を用いて選択的にエッチン
グすることでソース層５５ａ及びドレイン層５５ｂを形成した（図２（Ｅ）参照）。
【００３５】
次いで、窒素雰囲気下で３００℃、１時間の熱処理を行った。
【００３６】
次いで、ゲート絶縁層５３、酸化物半導体層５４、ソース層５５ａ、及びドレイン層５
５ｂ上に膜厚３００ｎｍの酸化シリコン層からなる保護絶縁層５６を形成した。さらに、
保護絶縁層５６をフォトリソグラフィ法を用いて選択的にエッチングした（図２（Ｆ）参
照）。なお、当該エッチング工程は、ゲート層、ソース層、及びドレイン層と、後に形成
される導電層とのコンタクトホールを形成するための工程である。
【００３７】
次いで、保護絶縁層５６上に膜厚１．５μｍのアクリル層を塗布し、該アクリル層を選
択的に露光することによって平坦化絶縁層５７を形成した（図２（Ｇ）参照）。さらに、
窒素雰囲気下で２５０℃、１時間の熱処理を行うことで、アクリル層からなる平坦化絶縁
層５７を焼き固めた。
【００３８】
次いで、平坦化絶縁層５７上に膜厚２００ｎｍのチタン層をスパッタリング法により形
成した。さらに、当該チタン層をフォトリソグラフィ法を用いて選択的にエッチングする
ことでゲート層５２に接続する導電層（図示しない）、ソース層５５ａに接続する導電層
５８ａ、及びドレイン層５５ｂに接続する導電層５８ｂを形成した（図２（Ｈ）参照）。
【００３９】
次いで、窒素雰囲気下で２５０℃、１時間の熱処理を行った。
【００４０】
以上の工程によって、上記測定に用いたトランジスタを作製した。
【００４１】
さらに、上記測定に用いた特性評価用回路によるオフ電流の値の算出方法について以下
に説明する。
【００４２】
特性評価用回路による電流測定について、図３を用いて説明する。図３は、特性評価用
回路を説明するための図である。
【００４３】
まず、特性評価用回路の回路構成について図３（Ａ）を用いて説明する。図３（Ａ）は
、特性評価用回路の回路構成を示す回路図である。
【００４４】
図３（Ａ）に示す特性評価用回路は、複数の測定系８０１を備える。複数の測定系８０
１は、互いに並列に接続される。ここでは、８個の測定系８０１が並列に接続される構成
とする。複数の測定系８０１を用いることにより、同時に複数の測定を行うことができる
。
【００４５】
測定系８０１は、トランジスタ８１１と、トランジスタ８１２と、容量素子８１３と、
トランジスタ８１４と、トランジスタ８１５と、を含む。
【００４６】
トランジスタ８１１、トランジスタ８１２、トランジスタ８１４、及びトランジスタ８
１５は、Ｎチャネル型の電界効果トランジスタである。
【００４７】
トランジスタ８１１のソース及びドレインの一方には、電圧Ｖ１が入力され、トランジ
スタ８１１のゲートには、電圧Ｖｅｘｔ＿ａが入力される。トランジスタ８１１は、電荷
注入用のトランジスタである。
【００４８】
トランジスタ８１２のソース及びドレインの一方は、トランジスタ８１１のソース及び
ドレインの他方に接続され、トランジスタ８１２のソース及びドレインの他方には、電圧
Ｖ２が入力され、トランジスタ８１２のゲートには、電圧Ｖｅｘｔ＿ｂが入力される。ト
ランジスタ８１２は、リーク電流評価用のトランジスタである。なお、ここでのリーク電
流とは、トランジスタのオフ電流を含むリーク電流である。
【００４９】
容量素子８１３の一方の電極は、トランジスタ８１１のソース及びドレインの他方に接
続され、容量素子８１３の他方の電極には、電圧Ｖ２が入力される。なお、ここでは、電
圧Ｖ２は、０Ｖである。
【００５０】
トランジスタ８１４のソース及びドレインの一方には、電圧Ｖ３が入力され、トランジ
スタ８１４のゲートは、トランジスタ８１１のソース及びドレインの他方に接続される。
なお、トランジスタ８１４のゲートと、トランジスタ８１１のソース及びドレインの他方
、トランジスタ８１２のソース及びドレインの一方、並びに容量素子８１３の一方の電極
との接続箇所をノードＡともいう。なお、ここでは、電圧Ｖ３は、５Ｖである。
【００５１】
トランジスタ８１５のソース及びドレインの一方は、トランジスタ８１４のソース及び
ドレインの他方に接続され、トランジスタ８１５のソース及びドレインの他方には、電圧
Ｖ４が入力され、トランジスタ８１５のゲートには、電圧Ｖｅｘｔ＿ｃが入力される。な
お、ここでは、電圧Ｖｅｘｔ＿ｃは、０．５Ｖである。
【００５２】
さらに、測定系８０１は、トランジスタ８１４のソース及びドレインの他方と、トラン
ジスタ８１５のソース及びドレインの一方との接続箇所の電圧を出力電圧Ｖｏｕｔとして
出力する。
【００５３】
ここでは、トランジスタ８１１として、図２を用いて説明した作製方法によって形成さ
れる、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝１０μｍのトランジスタを用いる。
【００５４】
また、トランジスタ８１４及びトランジスタ８１５として、図２を用いて説明した作製
方法によって形成される、チャネル長Ｌ＝３μｍ、チャネル幅Ｗ＝１００μｍのトランジ
スタを用いる。
【００５５】
なお、少なくともトランジスタ８１２は、図３（Ｂ）に示すようにゲート層５２及びソ
ース層５５ａと、ゲート層５２及びドレイン層５５ｂとが重畳せず、幅１μｍのオフセッ
ト領域を有する。当該オフセット領域を設けることにより、寄生容量を低減することがで
きる。さらに、トランジスタ８１２としては、チャネル長Ｌ及びチャネル幅Ｗの異なる６
つのトランジスタのサンプル（ＳＭＰともいう）を用いる（表１参照）。
【００５６】
【表１】
2020202574.tif 000003
【００５７】
図３（Ａ）に示すように、電荷注入用のトランジスタと、リーク電流評価用のトランジ
スタとを別々に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタを
常にオフ状態に保つことができる。
【００５８】
また、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設け
ることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リー
ク電流評価用トランジスタのチャネル幅Ｗを、電荷注入用のトランジスタのチャネル幅Ｗ
よりも大きくすることにより、リーク電流評価用トランジスタのリーク電流以外の特性評
価回路のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価
用トランジスタのリーク電流を高い精度で測定することができる。同時に、電荷注入の際
に、リーク電流評価用トランジスタを一度オン状態とする必要がないため、チャネル形成
領域の電荷の一部がノードＡに流れ込むことによるノードＡの電圧変動の影響もない。
【００５９】
次に、図３（Ａ）に示す特性評価回路のリーク電流測定方法について、図３（Ｃ）を用
いて説明する。図３（Ｃ）は、図３（Ａ）に示す特性評価回路を用いたリーク電流測定方
法を説明するためのタイミングチャートである。
【００６０】
図３（Ａ）に示す特性評価回路を用いたリーク電流測定方法は、書き込み期間及び保持
期間に分けられる。それぞれの期間における動作について、以下に説明する。
【００６１】
書き込み期間では、電圧Ｖｅｘｔ＿ｂとして、トランジスタ８１２がオフ状態となるよ
うな電圧ＶＬ（−３Ｖ）を入力する。また、電圧Ｖ１として、書き込み電圧Ｖｗを入力し
た後、電圧Ｖｅｘｔ＿ａとして、一定期間トランジスタ８１１がオン状態となるような電
圧ＶＨ（５Ｖ）を入力する。これによって、ノードＡに電荷が蓄積され、ノードＡの電圧
は、書き込み電圧Ｖｗと同等の値になる。その後、電圧Ｖｅｘｔ＿ａとして、トランジス
タ８１１がオフ状態となるような電圧ＶＬを入力する。その後、電圧Ｖ１として、電圧Ｖ
ＳＳ（０Ｖ）を入力する。
【００６２】
また、保持期間では、ノードＡが保持する電荷量の変化に起因して生じるノードＡの電
圧の変化量の測定を行う。電圧の変化量から、トランジスタ８１２のソースとドレインと
の間を流れる電流値を算出することができる。以上により、ノードＡの電荷の蓄積とノー
ドＡの電圧の変化量の測定とを行うことができる。
【００６３】
このとき、ノードＡの電荷の蓄積及びノードＡの電圧の変化量の測定（蓄積及び測定動
作ともいう）を繰り返し行う。まず、第１の蓄積及び測定動作を１５回繰り返し行う。第
１の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして５Ｖの電圧を入力し
、保持期間に１時間の保持を行う。次に、第２の蓄積及び測定動作を２回繰り返し行う。
第２の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして３．５Ｖの電圧を
入力し、保持期間に５０時間の保持を行う。次に、第３の蓄積及び測定動作を１回行う。
第３の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして４．５Ｖの電圧を
入力し、保持期間に１０時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより
、測定した電流値が、定常状態における値であることを確認することができる。言い換え
ると、ノードＡを流れる電流ＩＡのうち、過渡電流（測定開始後から時間経過とともに減
少していく電流成分）を除くことができる。その結果、より高い精度でリーク電流を測定
することができる。
【００６４】
一般に、ノードＡの電圧ＶＡは、出力電圧Ｖｏｕｔの関数として式（１）のように表さ
れる。
【００６５】
【数１】
2020202574.tif 000004
【００６６】
また、ノードＡの電荷ＱＡは、ノードＡの電圧ＶＡ、ノードＡに接続される容量ＣＡ、
定数（ｃｏｎｓｔ）を用いて、式（２）のように表される。ここで、ノードＡに接続され
る容量ＣＡは、容量素子８１３の容量と容量素子８１３以外の容量成分の和である。
【００６７】
【数２】
2020202574.tif 000005
【００６８】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）
の時間微分であるから、ノードＡの電流ＩＡは、式（３）のように表される。
【００６９】
【数３】
2020202574.tif 000006
【００７０】
なお、ここでは、Δｔを約５４０００ｓｅｃとする。このように、ノードＡに接続され
る容量ＣＡと、出力電圧Ｖｏｕｔから、リーク電流であるノードＡの電流ＩＡを求めるこ
とができるため、特性評価回路のリーク電流を求めることができる。
【００７１】
次に、上記特性評価回路を用いた測定方法による出力電圧の測定結果及び該測定結果よ
り算出した特性評価回路のリーク電流の値について、図４を用いて説明する。
【００７２】
図４（Ａ）に、ＳＭＰ４、ＳＭＰ５、及びＳＭＰ６におけるトランジスタの上記測定（
第１の蓄積及び測定動作）に係る経過時間Ｔｉｍｅと、出力電圧Ｖｏｕｔとの関係を示し
、図４（Ｂ）に、上記測定に係る経過時間Ｔｉｍｅと、該測定によって算出された電流Ｉ
Ａとの関係を示す。測定開始後から出力電圧Ｖｏｕｔが変動しており、定常状態に到るた
めには１０時間以上必要であることがわかる。
【００７３】
また、図５に、上記測定により得られた値から見積もられたＳＭＰ１乃至ＳＭＰ６にお
けるノードＡの電圧とリーク電流の関係を示す。図５では、例えばＳＭＰ４において、ノ
ードＡの電圧が３．０Ｖの場合、リーク電流は２８ｙＡ／μｍである。リーク電流にはト
ランジスタ８１２のオフ電流も含まれるため、トランジスタ８１２のオフ電流も２８ｙＡ
／μｍ以下とみなすことができる。
【００７４】
また、図６乃至図８に、８５℃、１２５℃、及び１５０℃における上記測定により見積
もられたＳＭＰ１乃至ＳＭＰ６におけるノードＡの電圧とリーク電流の関係を示す。図６
乃至図８に示すように、１５０℃の場合であっても、リーク電流は、１００ｚＡ／μｍ以
下であることがわかる。
【００７５】
以上のように、酸化物半導体によってチャネル形成領域が形成されるトランジスタを用
いた特性評価用回路において、リーク電流が十分に低いため、該トランジスタのオフ電流
が十分に小さいことがわかる。また、該トランジスタのオフ電流は、温度が上昇した場合
であっても十分に低いことがわかる。
【００７６】
＜本明細書で開示される半導体集積回路について＞
本明細書で開示される半導体集積回路は、記憶回路に対して電源電圧が供給されない期
間においても当該記憶回路が有する複数の順序回路のそれぞれにおいて、特定のノード（
図１（Ｃ）に示すトランジスタ３１のソース及びドレインの他方並びに容量素子３２の一
方の電極が電気的に接続されるノード）の電位を保持することが可能である。そして、当
該ノードで保持される電位を当該順序回路において保持されるデータに対応させることが
可能である。すなわち、本明細書で開示される半導体集積回路においては、当該記憶回路
に対して電源電圧の供給が再開される際に再度演算等を行う必要がない。これにより、本
明細書で開示される半導体集積回路では、消費電力の低減及び動作の遅延の低減を図るこ
とが可能である。
【００７７】
＜具体例＞
上述した半導体集積回路の具体例について図９〜図１９を参照して説明する。
【００７８】
＜順序回路２１＿ｘ＞
図９は、図１（Ｃ）に示した順序回路２１＿ｘの具体例を示す図である。図９に示す順
序回路２１＿ｘは、トランジスタ３１と、容量素子３２と、ＮＡＮＤゲート２１０ａ〜２
１０ｆと、ＡＮＤゲート２１１ａ、２１１ｂと、スイッチ２１２ａ〜２１２ｄとを有する
。なお、それぞれの接続関係は図９を参照すれば自明であるため、図９に示す順序回路２
１＿ｘの接続関係の詳細な説明は割愛する。また、トランジスタ３１のソース及びドレイ
ンの他方並びに容量素子３２の一方の電極に電気的に接続されるノードをノードＮとして
、当該ノードＮにおけるデータ保持動作について以下に説明する。
【００７９】
図１０は、図９に示した順序回路２１＿ｘのノードＮにおいてデータ（Ｄａｔａ）の保
持が行われる際の動作の一例を示す図である。なお、図１０に示す動作例において、期間
Ｔ１、Ｔ３はパワーゲーティング信号（ＰＧ）がハイレベルの電位を示す期間（電源供給
期間）であり、期間Ｔ２はパワーゲーティング信号（ＰＧ）がロウレベルの電位を示す期
間（電源停止期間）である。
【００８０】
期間Ｔ１において、クロックゲーティングに先駆けて順序回路２１＿ｘが保持するデー
タ（Ｄａｔａ）を確定させるために順序回路２１＿ｘに対するクロック信号（ＣＫ）の供
給を停止する。その後、第１の転送信号（ＴＳ１）としてハイレベルの電位を供給する。
これにより、順序回路２１＿ｘが保持するデータ（Ｄａｔａ）をノードＮに転送する。
【００８１】
期間Ｔ２において、順序回路２１＿ｘが有する各論理ゲートに対して電源電圧の供給が
停止される。そのため、当該順序回路２１＿ｘのデータが不定状態（Ｚ）となる。他方、
ノードＮに保持されたデータは、消滅しない。
【００８２】
期間Ｔ３において、第２の転送信号（ＴＳ２）としてハイレベルの電位を供給する。こ
れにより、順序回路２１＿ｘのデータが復元される。次いで、クロック信号（ＣＫ）の供
給を再開することで、順序回路２１＿ｘを有する半導体集積回路の動作を早期に再開する
ことができる。
【００８３】
＜トランジスタ＞
上述した半導体集積回路は、多数のトランジスタによって構成される。ここで、当該多
数のトランジスタは、各種のトランジスタの中からそれぞれのトランジスタに求められる
特性等に応じて適宜選択することが可能である。例えば、上述した半導体集積回路におい
て、順序回路２１＿１〜２１＿ｎ及び組み合わせ回路２２＿１〜２２＿ｎに含まれる論理
ゲートを構成するトランジスタには高速動作が求められる。そのため、当該トランジスタ
としては、単結晶シリコン若しくは多結晶シリコン又はガリウムヒ素（ＧａＡｓ）などの
化合物半導体によってチャネル形成領域が構成されるトランジスタを適用することが好ま
しい。また、パワーゲートトランジスタ２０にはオフ電流（リーク電流）が低いことが求
められる。そのため、当該トランジスタとしては上述した酸化物半導体によってチャネル
形成領域が構成されるトランジスタを適用することが好ましい。
【００８４】
上述の点に鑑み、半導体集積回路が有するトランジスタの一例について説明する。具体
的には、単結晶シリコンなどの半導体材料を含む基板を用いて形成されるトランジスタ及
び酸化物半導体を用いて形成されるトランジスタを有する半導体集積回路の一例について
示す。
【００８５】
図１１は、半導体集積回路が有するトランジスタの一例を示す図である。図１１に示す
トランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル形成領域１１
６と、チャネル形成領域１１６を挟むように設けられた一対の不純物領域１１４ａ、１１
４ｂ及び一対の高濃度不純物領域１２０ａ、１２０ｂ（これらをあわせて単に不純物領域
とも呼ぶ）と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶
縁層１０８上に設けられたゲート層１１０と、不純物領域１１４ａと電気的に接続するソ
ース層１３０ａと、不純物領域１１４ｂと電気的に接続するドレイン層１３０ｂとを有す
る。
【００８６】
なお、ゲート層１１０の側面にはサイドウォール絶縁層１１８が設けられている。また
、半導体材料を含む基板１００のサイドウォール絶縁層１１８と重ならない領域には、一
対の高濃度不純物領域１２０ａ、１２０ｂが存在し、一対の高濃度不純物領域１２０ａ、
１２０ｂ上には一対の金属化合物領域１２４ａ、１２４ｂが存在する。また、基板１００
上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トラン
ジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている
。ソース層１３０ａ、ドレイン層１３０ｂは、層間絶縁層１２６および層間絶縁層１２８
に形成された開口を通じて、一対の金属化合物領域１２４ａ、１２４ｂの一方と電気的に
接続されている。つまり、ソース層１３０ａは、金属化合物領域１２４ａを介して高濃度
不純物領域１２０ａおよび不純物領域１１４ａと電気的に接続され、ドレイン層１３０ｂ
は、金属化合物領域１２４ｂを介して高濃度不純物領域１２０ｂおよび不純物領域１１４
ｂと電気的に接続されている。
【００８７】
図１１に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート層１３６
ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に
設けられた酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体
層１４０と電気的に接続されているソース層１４２ａと、ドレイン層１４２ｂとを有する
。
【００８８】
ここで、ゲート層１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め
込むように設けられている。また、ゲート層１３６ｄと同様に、トランジスタ１６０が有
する、ソース層１３０ａに接する電極層１３６ａ及びドレイン層１３０ｂに接する電極層
１３６ｂが形成されている。
【００８９】
また、トランジスタ１６４の上には、酸化物半導体層１４０の一部と接するように、保
護絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられ
ている。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース層１４２ａ及び
ドレイン層１４２ｂにまで達する開口が設けられており、当該開口を通じて、ソース層１
４２ａに接する電極層１５０ｄ、ドレイン層１４２ｂに接する電極層１５０ｅが形成され
ている。また、電極層１５０ｄ、電極層１５０ｅと同様に、ゲート絶縁層１３８、保護絶
縁層１４４、層間絶縁層１４６に設けられた開口を通じて、電極層１３６ａに接する電極
層１５０ａ及び電極層１３６ｂに接する電極層１５０ｂが形成されている。
【００９０】
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されて
いる。具体的には、酸化物半導体層１４０の水素濃度は５×１０１９（ａｔｏｍｓ／ｃｍ
３）以下である。なお、酸化物半導体層１４０の水素濃度は、５×１０１８（ａｔｏｍｓ
／ｃｍ３）以下であることが望ましく、５×１０１７（ａｔｏｍｓ／ｃｍ３）以下である
ことがより望ましい。なお、上述の酸化物半導体層１４０中の水素濃度は、二次イオン質
量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐ
ｙ）で測定したものである。
【００９１】
また、層間絶縁層１４６上には絶縁層１５２が設けられており、絶縁層１５２に埋め込
まれるように、電極層１５４ａ、電極層１５４ｂ、電極層１５４ｄが設けられている。な
お、電極層１５４ａは電極層１５０ａと接しており、電極層１５４ｂは電極層１５０ｂお
よび電極層１５０ｄと接しており、電極層１５４ｄは電極層１５０ｅと接している。
【００９２】
図１１に示すように、トランジスタ１６０が有するドレイン層１３０ｂは、上層領域に
設けられた電極層１３６ｂ、電極層１５０ｂ、電極層１５４ｂ、及び電極層１５０ｄを介
してトランジスタ１６４が有するソース層１４２ａに電気的に接続している。
【００９３】
＜作製工程例＞
次に、トランジスタ１６０及びトランジスタ１６４の作製方法の一例について説明する
。以下では、はじめにＰ型トランジスタ１６０の作製方法について図１２を参照して説明
し、その後、トランジスタ１６４の作製方法について図１３および図１４を参照して説明
する。
【００９４】
まず、半導体材料を含む基板１００を用意する（図１２（Ａ）参照）。半導体材料を含
む基板１００としては、シリコン及び炭化シリコンなどの単結晶半導体基板若しくは多結
晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、又はＳＯＩ基板などを適
用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基
板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表
面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁
表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含むこととす
る。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。ま
た、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられ
た構成も含まれるものとする。
【００９５】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成
する（図１２（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコ
ン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の
前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する
不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体
がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを
用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、ア
ルミニウム、ガリウムなどを用いることができる。
【００９６】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われて
いない領域（露出している領域）の基板１００の一部を除去する。これにより分離された
半導体領域１０４が形成される（図１２（Ｂ）参照）。当該エッチングには、ドライエッ
チングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガス
やエッチング液については被エッチング材料に応じて適宜選択することができる。
【００９７】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領
域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図１２（Ｂ）
参照）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形
成される。絶縁層の除去方法としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａ
ｌ  Ｐｏｌｉｓｈｉｎｇ）などの研磨処理やエッチング処理などがあるが、そのいずれを
用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成
後には、上記保護層１０２を除去する。
【００９８】
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成
する。
【００９９】
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて
得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミ
ニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度
プラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化することによ
り、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、
Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素などとの混合ガスを用いて行う
ことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１００ｎ
ｍ以下とすることができる。
【０１００】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材
料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材
料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、
ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる
。なお、ここでは、導電材料を含む層を、金属材料を用いて形成する場合の一例について
示すものとする。
【０１０１】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０
８、ゲート層１１０を形成する（図１２（Ｃ）参照）。
【０１０２】
次に、ゲート層１１０を覆う絶縁層１１２を形成する（図１２（Ｃ）参照）。そして、
半導体領域１０４に硼素（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）などを添加して、浅い接合深
さの一対の不純物領域１１４ａ、１１４ｂを形成する（図１２（Ｃ）参照）。なお、一対
の不純物領域１１４ａ、１１４ｂの形成により、半導体領域１０４のゲート絶縁層１０８
下部には、チャネル形成領域１１６が形成される（図１２（Ｃ）参照）。ここで、添加す
る不純物の濃度は適宜設定することができるが、トランジスタが高度に微細化される場合
には、その濃度を高くすることが望ましい。また、ここでは、絶縁層１１２を形成した後
に一対の不純物領域１１４ａ、１１４ｂを形成する工程を採用しているが、一対の不純物
領域１１４ａ、１１４ｂを形成した後に絶縁層１１２を形成する工程としても良い。
【０１０３】
次に、サイドウォール絶縁層１１８を形成する（図１２（Ｄ）参照）。サイドウォール
絶縁層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性
の高いエッチング処理を適用することで、自己整合的に形成することができる。また、こ
の際に、絶縁層１１２を部分的にエッチングして、ゲート層１１０の上面と、一対の不純
物領域１１４ａ、１１４ｂの上面を露出させると良い。
【０１０４】
次に、ゲート層１１０、一対の不純物領域１１４ａ、１１４ｂ、サイドウォール絶縁層
１１８等を覆うように、絶縁層を形成する。そして、一対の不純物領域１１４ａ、１１４
ｂの一部に対して硼素（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）などを添加して、一対の高濃度
不純物領域１２０ａ、１２０ｂを形成する（図１２（Ｅ）参照）。その後、上記絶縁層を
除去し、ゲート層１１０、サイドウォール絶縁層１１８、一対の高濃度不純物領域１２０
ａ、１２０ｂ等を覆うように金属層１２２を形成する（図１２（Ｅ）参照）。金属層１２
２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成
することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応して
低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材
料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等が
ある。
【０１０５】
次に、熱処理を施して、金属層１２２と半導体材料とを反応させる。これにより、一対
の高濃度不純物領域１２０ａ、１２０ｂに接する一対の金属化合物領域１２４ａ、１２４
ｂが形成される（図１２（Ｆ）参照）。なお、ゲート層１１０として多結晶シリコンなど
を用いる場合には、ゲート層１１０の金属層１２２と接触する部分にも、金属化合物領域
が形成されることになる。
【０１０６】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることがで
きる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反
応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが
望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成さ
れるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成する
ことで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、一対の金
属化合物領域１２４ａ、１２４ｂを形成した後には、金属層１２２は除去する。
【０１０７】
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁
層１２８を形成する（図１２（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸
化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸
化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミ
ド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層
間絶縁層１２６や層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに
限定されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理な
どによって平坦化しておくことが望ましい。
【０１０８】
その後、上記層間絶縁層に、一対の金属化合物領域１２４ａ、１２４ｂにまで達する開
口を形成し、当該開口に、ソース層１３０ａ、ドレイン層１３０ｂを形成する（図１２（
Ｈ）参照）。ソース層１３０ａ及びドレイン層１３０ｂは、例えば、開口を含む領域にＰ
ＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方
法を用いて、上記導電層の一部を除去することにより形成することができる。
【０１０９】
なお、ソース層１３０ａ及びドレイン層１３０ｂを形成する際には、その表面が平坦に
なるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜
を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後
のＣＭＰによって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、そ
の表面の平坦性を向上させることができる。このように、ソース層１３０ａ及びドレイン
層１３０ｂを含む表面を平坦化することにより、後の工程において、良好な電極、配線、
絶縁層、半導体層などを形成することが可能となる。
【０１１０】
なお、ここでは、一対の金属化合物領域１２４ａ、１２４ｂと接触するソース層１３０
ａ及びドレイン層１３０ｂのみを示しているが、この工程において、配線として機能する
電極層などをあわせて形成することができる。ソース層１３０ａ及びドレイン層１３０ｂ
として用いることができる材料について特に限定はなく、各種導電材料を用いることがで
きる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、
銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。
【０１１１】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される。
なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造
として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、
高度に集積化した回路を提供することができる。
【０１１２】
次に、図１３および図１４を用いて、層間絶縁層１２８上にトランジスタ１６４を作製
する工程について説明する。なお、図１３および図１４は、層間絶縁層１２８上の各種電
極層や、トランジスタ１６４などの作製工程を示すものであるから、トランジスタ１６４
の下部に存在するトランジスタ１６０等については省略している。
【０１１３】
まず、層間絶縁層１２８、ソース層１３０ａおよびドレイン層１３０ｂ上に絶縁層１３
２を形成する（図１３（Ａ）参照）。絶縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形
成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフ
ニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成する
ことができる。
【０１１４】
次に、絶縁層１３２に対し、ソース層１３０ａおよびドレイン層１３０ｂにまで達する
開口を形成する。この際、後にゲート層１３６ｄが形成される領域にも併せて開口を形成
する。そして、上記開口に埋め込むように、導電層１３４を形成する（図１３（Ｂ）参照
）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マス
クは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチ
ングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加
工の観点からは、ドライエッチングを用いることが好適である。導電層１３４の形成は、
ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１３４の形成に用い
ることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、
アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物
（例えば窒化物）などが挙げられる。
【０１１５】
より具体的には、例えば、ＰＶＤ法により開口を含む領域にチタン膜を薄く形成し、Ｃ
ＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を
形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、
界面の酸化膜を還元し、下部電極層（ここでは、ソース層１３０ａ、ドレイン層１３０ｂ
など）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜
は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどに
よるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１１６】
導電層１３４を形成した後には、エッチング処理やＣＭＰといった方法を用いて導電層
１３４の一部を除去し、絶縁層１３２を露出させて、電極層１３６ａ、電極層１３６ｂ、
ゲート層１３６ｄを形成する（図１３（Ｃ）参照）。なお、上記導電層１３４の一部を除
去して電極層１３６ａ、電極層１３６ｂ、ゲート層１３６ｄを形成する際には、表面が平
坦になるように加工することが望ましい。このように、絶縁層１３２、電極層１３６ａ、
電極層１３６ｂ、ゲート層１３６ｄの表面を平坦化することにより、後の工程において、
良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１１７】
次に、絶縁層１３２、電極層１３６ａ、電極層１３６ｂ、ゲート層１３６ｄを覆うよう
に、ゲート絶縁層１３８を形成する（図１３（Ｄ）参照）。ゲート絶縁層１３８は、ＣＶ
Ｄ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１３８は
、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウ
ム、酸化タンタル、酸化ガリウムなどを含むように形成するのが好適である。なお、ゲー
ト絶縁層１３８は、単層構造としても良いし、積層構造としても良い。例えば、原料ガス
として、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化窒化珪
素でなるゲート絶縁層１３８を形成することができる。ゲート絶縁層１３８の厚さは特に
限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の
場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲー
ト絶縁層上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とすると好適で
ある。
【０１１８】
次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチン
グなどの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成
する（図１３（Ｅ）参照）。
【０１１９】
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を
含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用
いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに
加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓ
ｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有する
ことが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ま
しい。
【０１２０】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム
（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウ
ム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホ
ルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、
ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１２１】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸
化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ
系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属
の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ
系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系
酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸
化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化
物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物
、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、
Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉ
ｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、
Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を
用いることができる。
【０１２２】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分と
して有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、Ｉｎと
ＧａとＺｎ以外の金属元素が入っていてもよい。
【０１２３】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない
）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれ
た一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ
５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１２４】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：
Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系
酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝
１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：
１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）
の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１２５】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密
度等を適切なものとすることが好ましい。
【０１２６】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしな
がら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を
上げることができる。
【０１２７】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ
＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋
Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である
。
【０１２８】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結
晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファ
スでもよい。
【０１２９】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため
、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的
高い移動度を得ることができる。
【０１３０】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表
面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる
。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好まし
く、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好
ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１３１】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用
できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均
した値」と表現でき、以下の式にて定義される。
【０１３２】
【数４】
2020202574.tif 000007
【０１３３】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ
１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０
は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ
Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０１３４】
ここでは、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用
いて、非晶質の酸化物半導体層をスパッタリング法により形成することとする。
【０１３５】
酸化物半導体層１４０をスパッタリング法で作製するためのターゲットとしては、例え
ば、酸化亜鉛などを主成分とする金属酸化物のターゲットを用いることができる。また、
Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ
２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏ
ｍ比］）などを用いることもできる。また、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物タ
ーゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］、またはＩｎ：Ｇａ：Ｚ
ｎ＝１：１：２［ａｔｏｍ比］の組成比を有するターゲットなどを用いても良い。金属酸
化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上（例えば９９
．９％）である。充填率の高い金属酸化物ターゲットを用いることにより、緻密な酸化物
半導体層が形成される。
【０１３６】
また、酸化物半導体層１４０としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるター
ゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算すると
Ｉｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（
モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ
：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜
３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いる金属酸化物ター
ゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０１３７】
また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物は、ＩＴＺＯと呼ぶことができ、用いるターゲットの
組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、また
は２０：４５：３５などとなる酸化物ターゲットを用いる。
【０１３８】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、
または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具
体的には、例えば、水素、水、水酸基、水素化物などの不純物が、数ｐｐｍ程度（望まし
くは数ｐｐｂ程度）にまで除去された高純度ガスを用いるのが好適である。
【０１３９】
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板
温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加
熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度
を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理
室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化
物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するために
は、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポン
プ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、タ
ーボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排
気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ま
しくは炭素原子を含む化合物）等が排気されるため、当該成膜室で形成した酸化物半導体
層に含まれる不純物の濃度を低減できる。
【０１４０】
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．
６Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気
、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ご
みが軽減でき、膜厚分布も均一となるため、好ましい。酸化物半導体層の厚さは、２ｎｍ
以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物
半導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すれ
ばよい。
【０１４１】
なお、酸化物半導体層をスパッタリング法により形成する前には、アルゴンガスを導入
してプラズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着している
ゴミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、
スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させる
ことによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法
としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマ
を生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを
用いても良い。
【０１４２】
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいず
れを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエ
ッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、
エッチング時間、温度等）を適宜設定する。
【０１４３】
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス
、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化
炭素（ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四
弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタ
ン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（
Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
【０１４４】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃ
ｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘
導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできる
ように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加され
る電力量、基板側の電極温度等）は適宜設定する。
【０１４５】
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液な
どを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用
いてもよい。
【０１４６】
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によ
って酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は
、３００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば
、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰
囲気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気
に触れることなく、水や水素の再混入が行われないようにする。
【０１４７】
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、また
は熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ
Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、
アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活
性気体が用いられる。
【０１４８】
例えば、第１の熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基
板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行
ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間
の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。
【０１４９】
なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成
分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例え
ば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を
、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわ
ち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１５０】
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶
化し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８
０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、また
は酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる
場合もある。
【０１５１】
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に微結晶（粒径１ｎｍ
以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層とな
る場合もある。
【０１５２】
また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させ
ることも可能である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いて
酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７の結晶
粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させること
ができる。
【０１５３】
より具体的には、例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直
な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向
上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、
このような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機
能を有する。
【０１５４】
なお、上述の微結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層
の表面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有
量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である
。
【０１５５】
ここでは、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六
角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが
層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回
転した）結晶（ＣＡＡＣ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌともいう。）
を含む酸化物について説明する。
【０１５６】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から
見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直
な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む
酸化物をいう。
【０１５７】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、Ｃ
ＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を
明確に判別できないこともある。
【０１５８】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡ
Ｃを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、
ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個
々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡ
Ｃの表面などに垂直な方向）を向いていてもよい。
【０１５９】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であ
ったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であっ
たりする。
【０１６０】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直
な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察
すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められ
る結晶を挙げることもできる。
【０１６１】
ＣＡＡＣに含まれる結晶構造の一例について図２３乃至図２５を用いて詳細に説明する
。なお、特に断りがない限り、図２３乃至図２５は上方向をｃ軸方向とし、ｃ軸方向と直
交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合
の上半分、下半分をいう。
【０１６２】
図２３（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下
４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素
原子のみ示した構造を小グループと呼ぶ。図２３（Ａ）の構造は、八面体構造をとるが、
簡単のため平面構造で示している。なお、図２３（Ａ）の上半分および下半分にはそれぞ
れ３個ずつ４配位のＯがある。図２３（Ａ）に示す小グループは電荷が０である。
【０１６３】
図２３（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下
３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは
、いずれもａｂ面に存在する。図２３（Ｂ）の上半分および下半分にはそれぞれ１個ずつ
４配位のＯがある。また、Ｉｎも５配位をとるため、図２３（Ｂ）に示す構造をとりうる
。図２３（Ｂ）に示す小グループは電荷が０である。
【０１６４】
図２３（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する
構造を示す。図２３（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配
位のＯがある。または、図２３（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個
の４配位のＯがあってもよい。図２３（Ｃ）に示す小グループは電荷が０である。
【０１６５】
図２３（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する
構造を示す。図２３（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配
位のＯがある。図２３（Ｄ）に示す小グループは電荷が＋１となる。
【０１６６】
図２３（Ｅ）に、２個のＺｎを含む小グループを示す。図２３（Ｅ）の上半分には１個
の４配位のＯがあり、下半分には１個の４配位のＯがある。図２３（Ｅ）に示す小グルー
プは電荷が−１となる。
【０１６７】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体
を大グループ（ユニットセルともいう。）と呼ぶ。
【０１６８】
ここで、これらの小グループ同士が結合する規則について説明する。図２３（Ａ）に示
す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分
の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個の
Ｏは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有す
る。４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個の
Ｏは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位の
Ｏの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の
４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので
、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従
って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位の
Ｏの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することがで
きる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合
する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４
配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１６９】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する
。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合し
て中グループを構成する。
【０１７０】
図２４（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を
示す。図２４（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図２４
（Ｃ）は、図２４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１７１】
図２４（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示
し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸
枠の３として示している。同様に、図２４（Ａ）において、Ｉｎの上半分および下半分に
はそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図２
４（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯが
あるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺ
ｎとを示している。
【０１７２】
図２４（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上
から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ
上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがある
Ｚｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半
分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ
２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して
４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中
グループが複数結合して大グループを構成する。
【０１７３】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．
６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（
４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従
って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成す
るためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図
２３（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含
む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消さ
れるため、層構造の合計の電荷を０とすることができる。
【０１７４】
具体的には、図２４（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚ
ｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓ
ｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。
）とする組成式で表すことができる。
【０１７５】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、
三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ
−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−
Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−
Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓ
ｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ
−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−
Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚ
ｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａ
ｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、
Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。
【０１７６】
例えば、図２５（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモ
デル図を示す。
【０１７７】
図２５（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上
から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半
分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１
個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを
介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である
。この中グループが複数結合して大グループを構成する。
【０１７８】
図２５（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２５（Ｃ）
は、図２５（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１７９】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、そ
れぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループ
は、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの
合計の電荷は常に０となる。
【０１８０】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図２５（Ａ）に示し
た中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた
大グループも取りうる。
【０１８１】
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工す
る前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置
から基板を取り出し、フォトリソグラフィ工程を行うことになる。
【０１８２】
なお、上記熱処理は、酸化物半導体層１４０に対する脱水化、脱水素化の効果があるか
ら、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素
化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース層及びドレイン層
を積層させた後、又はソース層及びドレイン層上に保護絶縁層を形成した後、などのタイ
ミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、
一回に限らず複数回行っても良い。
【０１８３】
次に、酸化物半導体層１４０に接するように、ソース層１４２ａ及びドレイン層１４２
ｂを形成する（図１３（Ｆ）参照）。ソース層１４２ａ及びドレイン層１４２ｂは、酸化
物半導体層１４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングす
ることにより形成することができる。
【０１８４】
当該導電層は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などの
ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、
クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述し
た元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウ
ム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。
また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジ
ム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい
。導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シ
リコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層
構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
【０１８５】
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、そ
れぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件に
よっては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹
部）を有する酸化物半導体層となることもある。
【０１８６】
また、酸化物半導体層１４０とソース層１４２ａの間、又は酸化物半導体層１４０とド
レイン層１４２ｂの間に、酸化物導電層を形成してもよい。酸化物導電層と、ソース層１
４２ａ及びドレイン層１４２ｂを形成するための金属層とは、連続して形成すること（連
続成膜）が可能である。酸化物導電層は、ソース領域またはドレイン領域として機能しう
る。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化
を図ることができるため、トランジスタの高速動作が実現される。
【０１８７】
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露
光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング
工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有
する形状（階段状）となり、アッシングによりさらに形状を変形させることができるため
、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚
の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマ
スクを形成することができる。よって、露光マスク数を削減することができ、対応するフ
ォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。
【０１８８】
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処
理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面
に付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理
を行ってもよい。
【０１８９】
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１
４４を形成する（図１３（Ｇ）参照）。
【０１９０】
保護絶縁層１４４は、スパッタリング法など、保護絶縁層１４４に水、水素等の不純物
を混入させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも
１ｎｍ以上とする。保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒
化珪素、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても
良いし、積層構造としても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上
３００℃以下とするのが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸
素雰囲気、または希ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適であ
る。
【０１９１】
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層１４０への侵入や、
水素による酸化物半導体層１４０中の酸素の引き抜き、などが生じ、酸化物半導体層１４
０のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。
よって、保護絶縁層１４４はできるだけ水素を含まないように、形成方法においては水素
を用いないことが重要である。
【０１９２】
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成することが好ましい。
これは、酸化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水分が含ま
れないようにするためである。
【０１９３】
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい
。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いること
が好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたもので
あってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ
２Ｏ）など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶
縁層１４４に含まれる不純物の濃度を低減できる。
【０１９４】
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基また
は水素化物などの不純物が、数ｐｐｍ程度（望ましくは、数ｐｐｂ程度）にまで除去され
た高純度ガスを用いることが好ましい。
【０１９５】
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例え
ば、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、ト
ランジスタの電気的特性のばらつきを軽減することができる。
【０１９６】
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行って
もよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃
以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえ
して行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい
。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上
記第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。
【０１９７】
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図１４（Ａ）参照）。層
間絶縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
ンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の
形成後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが
望ましい。
【０１９８】
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極
層１３６ａ、電極層１３６ｂ、ソース層１４２ａ、ドレイン層１４２ｂにまで達する開口
を形成し、当該開口に埋め込むように導電層１４８を形成する（図１４（Ｂ）参照）。上
記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、
フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングと
してはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観
点からは、ドライエッチングを用いることが好適である。導電層１４８の形成は、ＰＶＤ
法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１４８の形成に用いること
ができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミ
ニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例え
ば窒化物）などが挙げられる。
【０１９９】
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ
法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成
する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面
の酸化膜を還元し、下部電極（ここでは、電極層１３６ａ、電極層１３６ｂ、ソース層１
４２ａ、ドレイン層１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に
形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チ
タンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成しても
よい。
【０２００】
導電層１４８を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１４
８の一部を除去し、層間絶縁層１４６を露出させて、電極層１５０ａ、電極層１５０ｂ、
電極層１５０ｄ、電極層１５０ｅを形成する（図１４（Ｃ）参照）。なお、上記導電層１
４８の一部を除去して電極層１５０ａ、電極層１５０ｂ、電極層１５０ｄ、電極層１５０
ｅを形成する際には、表面が平坦になるように加工することが望ましい。このように、層
間絶縁層１４６、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｄ、電極層１５０ｅの
表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層
などを形成することが可能となる。
【０２０１】
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極層１５０ａ、電極層１５０ｂ、
電極層１５０ｄ、電極層１５０ｅにまで達する開口を形成し、当該開口に埋め込むように
導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し、絶
縁層１５２を露出させて、電極層１５４ａ、電極層１５４ｂ、電極層１５４ｄを形成する
（図１４（Ｄ）参照）。当該工程は、電極層１５０ａ等を形成する場合と同様であるから
、詳細は省略する。
【０２０２】
＜トランジスタの変形例＞
図１５乃至図１８は、トランジスタ１６４の変形例を示す図である。
【０２０３】
図１５には、酸化物半導体層１４０の下にゲート層１３６ｄを有し、ソース層１４２ａ
及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面において接する構成のトラ
ンジスタ１６４を示す。
【０２０４】
図１５に示す構成と図１１に示す構成の大きな相違点として、ソース層１４２ａ及びド
レイン層１４２ｂと、酸化物半導体層１４０との接続の位置が挙げられる。つまり、図１
１に示す構成では、酸化物半導体層１４０の上側表面において、ソース層１４２ａ及びド
レイン層１４２ｂと接するのに対して、図１５に示す構成では、酸化物半導体層１４０の
下側表面において、ソース層１４２ａ及びドレイン層１４２ｂと接する。そして、この接
触の相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。な
お、各構成要素の詳細は、図１１と同様である。
【０２０５】
具体的には、図１５に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲ
ート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁
層１３８上に設けられた、ソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２
ａ及びドレイン層１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。また
、トランジスタ１６４の上には、酸化物半導体層１４０を覆うように、保護絶縁層１４４
が設けられている。
【０２０６】
図１６には、酸化物半導体層１４０の上にゲート層１３６ｄを有するトランジスタ１６
４を示す。ここで、図１６（Ａ）は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化
物半導体層１４０の下側表面において酸化物半導体層１４０と接する構成の例を示す図で
あり、図１６（Ｂ）は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１
４０の上側表面において酸化物半導体層１４０と接する構成の例を示す図である。
【０２０７】
図１１又は図１５に示す構成と図１６に示す構成の大きな相違点は、酸化物半導体層１
４０の上にゲート層１３６ｄを有する点である。また、図１６（Ａ）に示す構成と図１６
（Ｂ）に示す構成の大きな相違点は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化
物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である
。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものと
なっている。なお、各構成要素の詳細は、図１１などと同様である。
【０２０８】
具体的には、図１６（Ａ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けら
れたソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ及びドレイン層１４
２ｂの上側表面に接する酸化物半導体層１４０と、酸化物半導体層１４０上に設けられた
ゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域の
ゲート層１３６ｄと、を有する。
【０２０９】
また、図１６（Ｂ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられた酸
化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソー
ス層１４２ａ及びドレイン層１４２ｂと、酸化物半導体層１４０、ソース層１４２ａ、及
びドレイン層１４２ｂ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸
化物半導体層１４０と重畳する領域に設けられたゲート層１３６ｄと、を有する。
【０２１０】
なお、図１６に示す構成では、図１１に示す構成などと比較して、構成要素が省略され
る場合がある（例えば、電極層１５０ａや、電極層１５４ａなど）。この場合、作製工程
の簡略化という副次的な効果も得られる。もちろん、図１１などに示す構成においても、
必須ではない構成要素を省略できることはいうまでもない。
【０２１１】
図１７には、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の下に
ゲート層１３６ｄを有する構成のトランジスタ１６４を示す。この場合、表面の平坦性や
カバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に
埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うこと
で、ゲート層１３６ｄなどを形成することが可能である。
【０２１２】
図１７（Ａ）に示す構成と図１７（Ｂ）に示す構成の大きな相違点は、ソース層１４２
ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれ
において接するか、という点である。そして、これらの相違に起因して、その他の電極層
、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図１１など
と同様である。
【０２１３】
具体的には、図１７（Ａ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けら
れたゲート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲー
ト絶縁層１３８上に設けられた、ソース層１４２ａ及びドレイン層１４２ｂと、ソース層
１４２ａ及びドレイン層１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する
。
【０２１４】
また、図１７（Ｂ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲ
ート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁
層１３８上のゲート層１３６ｄと重畳する領域に設けられた酸化物半導体層１４０と、酸
化物半導体層１４０の上側表面に接するように設けられたソース層１４２ａ及びドレイン
層１４２ｂと、を有する。
【０２１５】
なお、図１７に示す構成においても、図１１に示す構成などと比較して、構成要素が省
略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
【０２１６】
図１８には、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の上に
ゲート層１３６ｄを有する構成のトランジスタ１６４を示す。この場合にも、表面の平坦
性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層
中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行う
ことで、ゲート層１３６ｄなどを形成することが可能である。
【０２１７】
図１８（Ａ）に示す構成と図１８（Ｂ）に示す構成の大きな相違点は、ソース層１４２
ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれ
において接するか、という点である。そして、これらの相違に起因して、その他の電極層
、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図１１など
と同様である。
【０２１８】
具体的には、図１８（Ａ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けら
れたソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ及びドレイン層１４
２ｂの上側表面に接する酸化物半導体層１４０と、ソース層１４２ａ、ドレイン層１４２
ｂ、及び酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３
８上の酸化物半導体層１４０と重畳する領域に設けられたゲート層１３６ｄと、を有する
。
【０２１９】
また、図１８（Ｂ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられた酸
化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソー
ス層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ、ドレイン層１４２ｂ、及び
酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設
けられたゲート層１３６ｄと、を有する。なお、ゲート層１３６ｄは、ゲート絶縁層１３
８を介して、酸化物半導体層１４０と重畳する領域に設けられる。
【０２２０】
なお、図１８に示す構成においても、図１１に示す構成などと比較して、構成要素が省
略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
【０２２１】
また、図１１に示す酸化物半導体層１４０と、ソース層１４２ａ、ドレイン層１４２ｂ
との間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として
設けてもよい。図１９、２０は、図１１のトランジスタ１６４に酸化物導電層を設けたト
ランジスタを示す図である。
【０２２２】
図１９、２０のトランジスタ１６４は、酸化物半導体層１４０と、ソース層１４２ａ、
ドレイン層１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層
１６２ａ、１６２ｂが形成されている。図１９、２０のトランジスタ１６４の違いは、作
製工程により酸化物導電層１６２ａ、１６２ｂの形状が異なる点である。
【０２２３】
図１９のトランジスタ１６４では、酸化物半導体層と酸化物導電層の積層を形成し、酸
化物半導体層と酸化物導電層との積層を同じフォトリソグラフィ工程によって形状を加工
して島状の酸化物半導体層１４０と酸化物導電層を形成する。酸化物半導体層及び酸化物
導電層上にソース層１４２ａ、ドレイン層１４２ｂを形成した後、ソース層１４２ａ、ド
レイン層１４２ｂをマスクとして、島状の酸化物導電層をエッチングし、ソース領域およ
びドレイン領域となる酸化物導電層１６２ａ、１６２ｂを形成する。
【０２２４】
図２０のトランジスタ１６４では、酸化物半導体層１４０上に酸化物導電層を形成し、
その上に金属導電層を形成し、酸化物導電層および金属導電層を同じフォトリソグラフィ
工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層１６２ａ、１
６２ｂ、ソース層１４２ａ、ドレイン層１４２ｂを形成する。
【０２２５】
なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過
剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチン
グ時間等）を適宜調整する。
【０２２６】
酸化物導電層１６２ａ、１６２ｂの成膜方法は、スパッタリング法や真空蒸着法（電子
ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸
化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム
、酸化亜鉛ガリウム、インジウム錫酸化物などを適用することができる。また、上記材料
に酸化珪素を含ませてもよい。
【０２２７】
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層１４０とソース層
１４２ａ、ドレイン層１４２ｂとの間に設けることで、ソース領域及びドレイン領域の低
抵抗化を図ることができ、トランジスタ１６４が高速動作をすることができる。
【０２２８】
また、このような構成とすることによって、トランジスタ１６４の耐圧を向上させるこ
とができる。
【０２２９】
なお、図１９、２０では、図１１に示したトランジスタ１６４の酸化物半導体層１４０
と、ソース層１４２ａ及びドレイン層１４２ｂとの間に酸化物導電層を設ける構成につい
て示したが、図１５、１６、１７、１８に示したトランジスタ１６４の酸化物半導体層１
４０と、ソース層１４２ａ及びドレイン層１４２ｂとの間に酸化物導電層を設ける構成と
することも可能である。
【０２３０】
なお、ここでは、トランジスタ１６０上にトランジスタ１６４を積層して形成する例に
ついて説明したが、トランジスタ１６０及びトランジスタ１６４の構成はこれに限られる
ものではない。例えば、同一平面上にトランジスタ１６０及びトランジスタ１６４を形成
することができる。さらに、トランジスタ１６０と、トランジスタ１６４とを重畳して設
けても良い。
【０２３１】
＜酸化物半導体層の作製工程の変形例＞
上述したトランジスタの作製工程と異なる酸化物半導体層の作製工程について図２１を
用いて説明する。
【０２３２】
当該酸化物半導体層は、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層
よりも厚い第２の結晶性酸化物半導体層を有する。
【０２３３】
絶縁層４００上に絶縁層４３７を形成する。ここでは、絶縁層４３７として、ＰＥＣＶ
Ｄ法またはスパッタリング法を用いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物絶縁
層を形成する。例えば、当該酸化物絶縁層として、酸化シリコン層、酸化ガリウム層、酸
化アルミニウム層、酸化窒化シリコン層、酸化窒化アルミニウム層、若しくは窒化酸化シ
リコン層から選ばれた一層またはこれらの積層を用いることができる。
【０２３４】
次に、絶縁層４３７上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体層を形成す
る。第１の酸化物半導体層の形成は、スパッタリング法を用い、そのスパッタリング法に
よる成膜時における基板温度は２００℃以上４００℃以下とする。
【０２３５】
ここでは、金属酸化物ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲット（Ｉ
ｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲッ
トの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０
．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１
の酸化物半導体層を成膜する。
【０２３６】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処
理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理
によって第１の結晶性酸化物半導体層４５０ａを形成する（図２１（Ａ）参照）。
【０２３７】
成膜時における基板温度や第１の加熱処理の温度にもよるが、成膜や第１の加熱処理に
よって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、ｃ軸配向
した結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平
面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層また
は複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げ
ると表面から内部、そして内部から底部と結晶成長が進行する。
【０２３８】
第１の加熱処理によって、酸化物絶縁層である絶縁層４３７中の酸素を第１の結晶性酸
化物半導体層４５０ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散
させて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として
用いられる絶縁層４３７は、膜中（バルク中）、第１の結晶性酸化物半導体層４５０ａと
絶縁層４３７の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在する
ことが好ましい。
【０２３９】
次いで、第１の結晶性酸化物半導体層４５０ａ上に１０ｎｍよりも厚い第２の酸化物半
導体層を形成する。第２の酸化物半導体層の形成は、スパッタリング法を用い、その成膜
時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２０
０℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して
成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができ
る。
【０２４０】
ここでは、金属酸化物ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲット（Ｉ
ｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲッ
トの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０
．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第
２の酸化物半導体層を成膜する。
【０２４１】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第２の加熱処
理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理
によって第２の結晶性酸化物半導体層４５０ｂを形成する（図２１（Ｂ）参照）。第２の
加熱処理は、窒素雰囲気下、酸素雰囲気下、または窒素と酸素の混合雰囲気下で行うこと
により、第２の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第２の加熱処
理によって、第１の結晶性酸化物半導体層４５０ａを核として膜厚方向、即ち底部から内
部に結晶成長が進行して第２の結晶性酸化物半導体層４５０ｂが形成される。
【０２４２】
また、絶縁層４３７の形成から第２の加熱処理までの工程を大気に触れることなく連続
的に行うことが好ましい。絶縁層４３７の形成から第２の加熱処理までの工程は、水素及
び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下
に行うことが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５
０℃以下の乾燥窒素雰囲気とする。
【０２４３】
次いで、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂ
からなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層４
５３を形成する（図２１（Ｃ）参照）。図では、第１の結晶性酸化物半導体層４５０ａと
第２の結晶性酸化物半導体層４５０ｂの界面を点線で示し、酸化物半導体積層と説明して
いるが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図
示している。
【０２４４】
酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、
当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは
、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェッ
ト法などの方法を用いてマスクを形成しても良い。
【０２４５】
なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングで
もよい。もちろん、これらを組み合わせて用いてもよい。
【０２４６】
また、上記作製方法により、得られる第１の結晶性酸化物半導体層及び第２の結晶性酸
化物半導体層は、ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結
晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構
造でもない構造であり、ｃ軸配向を有した結晶（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙ
ｓｔａｌ；  ＣＡＡＣとも呼ぶ）を含む酸化物を有する。なお、第１の結晶性酸化物半導
体層及び第２の結晶性酸化物半導体層は、一部に結晶粒界を有している。
【０２４７】
なお、第１及び第２の結晶性酸化物半導体層は、少なくともＺｎを有する酸化物材料で
あり、四元系金属酸化物であるＩｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｓｎ−Ｇ
ａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ
−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の
材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸
化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料
、Ｚｎ−Ｍｇ−Ｏ系の材料や、Ｚｎ−Ｏ系の材料などがある。また、Ｉｎ−Ｓｉ−Ｇａ−
Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｂ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｂ−Ｚｎ−Ｏ系の材
料を用いてもよい。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉ
ｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ
）を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａと
Ｚｎ以外の元素を含んでいてもよい。
【０２４８】
また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構
造に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を
形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造として
もよい。
【０２４９】
酸化物半導体層４５３のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導
体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の
高いトランジスタを実現できる。
【０２５０】
＜ＣＰＵ＞
上述した半導体集積回路を有するＣＰＵの具体例について、図２２を参照して説明する
。
【０２５１】
図２２は、ＣＰＵの具体的な構成を示すブロック図である。図２２に示すＣＰＵは、基
板９００上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）９０
１、ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ９０２、Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ９
０３、Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏ
ｌｌｅｒ９０５、Ｒｅｇｉｓｔｅｒ９０６、Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ９
０７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）９０８、書き換え可能なＲＯＭ９０９、
ＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）９２０とを主に有している。ＲＯＭ９０９及
びＲＯＭ  Ｉ／Ｆ９２０は、別チップに設けても良い。勿論、図２２に示すＣＰＵは、そ
の構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構
成を有している。
【０２５２】
Ｂｕｓ  Ｉ／Ｆ９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ  
Ｄｅｃｏｄｅｒ９０３に入力され、デコードされた後、ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ９
０２、Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔ
ｒｏｌｌｅｒ９０７、Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ９０５に入力される。
【０２５３】
ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ９０２、Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ９
０４、Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ９０７、Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌ
ｌｅｒ９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ  Ｃ
ｏｎｔｒｏｌｌｅｒ９０２は、ＡＬＵ９０１の動作を制御するための信号を生成する。ま
た、Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ９０４は、ＣＰＵのプログラム実行中に
、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判
断し、処理する。Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ９０７は、Ｒｅｇｉｓｔｅｒ
９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９０６の読み出しや
書き込みを行なう。
【０２５４】
また、Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ９０５は、ＡＬＵ９０１、ＡＬＵ  Ｃｏｎ
ｔｒｏｌｌｅｒ９０２、Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ９０３、Ｉｎｔｅｒｒ
ｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ９０７
の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌ
ｅｒ９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する
内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２５５】
図２２に示すＣＰＵでは、Ｒｅｇｉｓｔｅｒ９０６に、図１に示した記憶回路１１が設
けられている。また、Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ９０７には、図１に示し
たパワーゲート制御回路１２が設けられている。図２２に示すＣＰＵにおいて、Ｒｅｇｉ
ｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ９０７は、ＡＬＵ９０１からの指示に従い、Ｒｅｇｉｓ
ｔｅｒ９０６における保持動作の選択を行う。すなわち、Ｒｅｇｉｓｔｅｒ９０６が有す
る記憶回路１１において、順序回路２１＿１〜２１＿ｎによるデータの保持を行うか、容
量素子３２の一方の電極に電気的に接続されたノードにおいてデータの保持を行うかを選
択する。順序回路２１＿１〜２１＿ｎによるデータの保持が選択されている場合、Ｒｅｇ
ｉｓｔｅｒ９０６内の記憶回路１１への、電源電圧の供給が行われる。容量素子３２の一
方の電極に電気的に接続されたノードにおけるデータの保持が選択されている場合、Ｒｅ
ｇｉｓｔｅｒ９０６内の記憶回路１１への電源電圧の供給を停止することができる。
【０２５６】
この様にして、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合におい
てもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的に
は、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報
の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低減
することができる。
【０２５７】
ここでは、ＣＰＵを例に挙げて説明したが、本発明の半導体集積回路はＣＰＵに限定さ
れず、ＤＳＰ、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇ
ａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【実施例１】
【０２５８】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度
は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因とし
ては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデ
ルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き
出せる。
【０２５９】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかの
ポテンシャル障壁（粒界等）が存在すると仮定すると、
【０２６０】
【数５】
2020202574.tif 000008
【０２６１】
と表現できる。ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔ
は絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎ
ｓｏｎモデルでは、
【０２６２】
【数６】
2020202574.tif 000009
【０２６３】
と表される。ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度
、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは
単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０
ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えな
い。線形領域におけるドレイン電流Ｉｄは、
【０２６４】
【数７】
2020202574.tif 000010
【０２６５】
である。ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μ
ｍである。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数
を取ると、
【０２６６】
【数８】
2020202574.tif 000011
【０２６７】
となる。数８の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ
／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから
欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評
価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の
比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程
度である。
【０２６８】
このようにして求めた欠陥密度等をもとに数５および数６よりμ０＝１２０ｃｍ２／Ｖ
ｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／
Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物
半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２６９】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によ
ってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離
れた場所における移動度μ１は、
【０２７０】
【数９】
2020202574.tif 000012
【０２７１】
で表される。ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実
際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ
／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電
圧が高くなる）と数９の第２項が増加するため、移動度μ１は低下することがわかる。
【０２７２】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動
度μ２を計算した結果を図２６に示す。なお、計算にはシノプシス社製デバイスシミュレ
ーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギ
ャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト
、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定
して得られたものである。
【０２７３】
さらに、ゲート層、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．
６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘
電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄ
は０．１Ｖである。
【０２７４】
図２６で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピーク
をつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する
。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａ
ｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０２７５】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の
特性を計算した結果を図２７乃至図２９に示す。なお、計算に用いたトランジスタの断面
構造を図３０に示す。図３０に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈す
る半導体領域５０３ａおよび半導体領域５０３ｃを有する。半導体領域５０３ａおよび半
導体領域５０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０２７６】
図３０（Ａ）に示すトランジスタは、下地絶縁層５０１と、下地絶縁層５０１に埋め込
まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物５０２の上に形成され
る。トランジスタは半導体領域５０３ａ、半導体領域５０３ｃと、それらに挟まれ、チャ
ネル形成領域となる真性の半導体領域５０３ｂと、ゲート層５０５を有する。ゲート層５
０５の幅を３３ｎｍとする。
【０２７７】
ゲート層５０５と半導体領域５０３ｂの間には、ゲート絶縁層５０４を有し、また、ゲ
ート層５０５の両側面には側壁絶縁物５０６ａおよび側壁絶縁物５０６ｂ、ゲート層５０
５の上部には、ゲート層５０５と他の配線との短絡を防止するための絶縁物５０７を有す
る。側壁絶縁物の幅は５ｎｍとする。また、半導体領域５０３ａおよび半導体領域５０３
ｃに接して、ソース層５０８ａおよびドレイン層５０８ｂを有する。なお、このトランジ
スタにおけるチャネル幅を４０ｎｍとする。
【０２７８】
図３０（Ｂ）に示すトランジスタは、下地絶縁層５０１と、酸化アルミニウムよりなる
埋め込み絶縁物５０２の上に形成され、半導体領域５０３ａ、半導体領域５０３ｃと、そ
れらに挟まれた真性の半導体領域５０３ｂと、幅３３ｎｍのゲート層５０５とゲート絶縁
層５０４と側壁絶縁物５０６ａおよび側壁絶縁物５０６ｂと絶縁物５０７とソース層５０
８ａおよびドレイン層５０８ｂを有する点で図３０（Ａ）に示すトランジスタと同じであ
る。
【０２７９】
図３０（Ａ）に示すトランジスタと図３０（Ｂ）に示すトランジスタの相違点は、側壁
絶縁物５０６ａおよび側壁絶縁物５０６ｂの下の半導体領域の導電型である。図３０（Ａ
）に示すトランジスタでは、側壁絶縁物５０６ａおよび側壁絶縁物５０６ｂの下の半導体
領域はｎ＋の導電型を呈する半導体領域５０３ａおよび半導体領域５０３ｃであるが、図
３０（Ｂ）に示すトランジスタでは、真性の半導体領域５０３ｂである。すなわち、図３
０（Ｂ）に示す半導体層において、半導体領域５０３ａ（半導体領域５０３ｃ）とゲート
層５０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい
、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁
絶縁物５０６ａ（側壁絶縁物５０６ｂ）の幅と同じである。
【０２８０】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバ
イスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図２７は
、図３０（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動
度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン
電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレ
イン電圧を＋０．１Ｖとして計算したものである。
【０２８１】
図２７（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２７（Ｂ）は１０
ｎｍとしたものであり、図２７（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くな
るほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動
度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
ゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。
【０２８２】
図２８は、図３０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５
ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依
存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧
を＋０．１Ｖとして計算したものである。図２８（Ａ）はゲート絶縁層の厚さを１５ｎｍ
としたものであり、図２８（Ｂ）は１０ｎｍとしたものであり、図２８（Ｃ）は５ｎｍと
したものである。
【０２８３】
また、図２９は、図３０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆ
ｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電
圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン
電圧を＋０．１Ｖとして計算したものである。図２９（Ａ）はゲート絶縁層の厚さを１５
ｎｍとしたものであり、図２９（Ｂ）は１０ｎｍとしたものであり、図２９（Ｃ）は５ｎ
ｍとしたものである。
【０２８４】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピ
ーク値やオン電流には目立った変化が無い。
【０２８５】
なお、移動度μのピークは、図２７では８０ｃｍ２／Ｖｓ程度であるが、図２８では６
０ｃｍ２／Ｖｓ程度、図２９では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加
するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長
Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかであ
る。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示さ
れた。
【０２８６】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタ
は、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜
を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組
成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０２８７】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱するこ
とで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジス
タのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０２８８】
例えば、図３１（Ａ）乃至図３１（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル
長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲー
ト絶縁層を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０２８９】
図３１（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成
分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移
動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、
Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させること
が可能となる。図３１（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とす
る酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．
２ｃｍ２／Ｖｓｅｃが得られている。
【０２９０】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱
処理をすることによって、さらに高めることができる。図３１（Ｃ）は、Ｉｎ、Ｓｎ、Ｚ
ｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱
処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／
Ｖｓｅｃが得られている。
【０２９１】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り
込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、
酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよ
うに電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱
水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるた
めとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化
を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１
００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される
。
【０２９２】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該
酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又は
その後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再
結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０２９３】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電
界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与し
ている。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物
半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトして
しまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた
場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトラ
ンジスタがノーマリ・オフとなる方向に動き、このような傾向は図３１（Ａ）と図３１（
Ｂ）の対比からも確認することができる。
【０２９４】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御すること
が可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタの
ノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚ
ｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０２９５】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上
、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトラン
ジスタのノーマリ・オフ化を図ることが可能となる。
【０２９６】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバ
イアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０
℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０
Ｖ未満を得ることができる。
【０２９７】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処
理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０２９８】
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測
定を行った。なお、Ｖｄｓはドレイン電圧（ドレインとソースの電位差）を示す。次に、
基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁層に印加される電
界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次
に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタ
のＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０２９９】
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ
特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、
ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加
し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖ
ｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と
呼ぶ。
【０３００】
試料１のプラスＢＴ試験の結果を図３２（Ａ）に、マイナスＢＴ試験の結果を図３２（
Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図３３（Ａ）に、マイナスＢＴ試験
の結果を図３３（Ｂ）に示す。
【０３０１】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞ
れ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナ
スＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった
。試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、
信頼性が高いことがわかる。
【０３０２】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減
圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・
脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めるこ
とができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体
膜に注入する方法を適用しても良い。
【０３０３】
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生
成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより
、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸
素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１
０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませる
ことができる。
【０３０４】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすること
で、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝
１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸
化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパ
タンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させ
ることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ
線回折により明確な回折ピークを観測することができる。
【０３０５】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅ
ｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法
で測定した。
【０３０６】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび
試料Ｂの作製方法を説明する。
【０３０７】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜し
た。
【０３０８】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ
（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］の
Ｉｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とし
た。このようにして作製した試料を試料Ａとした。
【０３０９】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。
加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気
でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０３１０】
図３４に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピー
クが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄ
ｅｇに結晶由来のピークが観測された。
【０３１１】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に基板を意図的に
加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させる
ことができる。
【０３１２】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜
中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物
半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それに
よってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化され
ることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値
の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３１３】
図３５に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を
示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００
／Ｔ）を横軸としている。具体的には、図３５に示すように、基板温度が１２５℃の場合
には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ
（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−
２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μ
ｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０
Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にす
ることができる。
【０３１４】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外
部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図
ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃
以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの
不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい
。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去する
ことができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度
が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０３１５】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジス
タにおいて、基板温度と電気的特性の関係について評価した。
【０３１６】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏ
ｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４
０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジ
スタにおいて、ゲート層と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に
対する一対の電極のはみ出しをｄＷと呼ぶ。
【０３１７】
図３６に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図
３７（Ａ）に基板温度としきい値電圧の関係を、図３７（Ｂ）に基板温度と電界効果移動
度の関係を示す。
【０３１８】
図３７（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、
その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０３１９】
また、図３７（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる
。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった
。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３２０】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とする
トランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０
ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ
２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば
、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖ
のとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められ
る温度範囲においても、十分な電気的特性を確保することができる。このような特性であ
れば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混
載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することが
できる。
【実施例２】
【０３２１】
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例に
ついて、図３８を用いて説明する。
【０３２２】
図３８は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの
上面図および断面図である。図３８（Ａ）にトランジスタの上面図を示す。また、図３８
（Ｂ）に図３８（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
【０３２３】
図３８（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶
縁膜６０２と、下地絶縁膜６０２の周辺に設けられた保護絶縁膜６０４と、下地絶縁膜６
０２および保護絶縁膜６０４上に設けられた高抵抗領域６０６ａおよび低抵抗領域６０６
ｂを有する酸化物半導体膜６０６と、酸化物半導体膜６０６上に設けられたゲート絶縁層
６０８と、ゲート絶縁層６０８を介して酸化物半導体膜６０６と重畳して設けられたゲー
ト層６１０と、ゲート層６１０の側面と接して設けられた側壁絶縁膜６１２と、少なくと
も低抵抗領域６０６ｂと接して設けられた一対の電極６１４と、少なくとも酸化物半導体
膜６０６、ゲート層６１０および一対の電極６１４を覆って設けられた層間絶縁膜６１６
と、層間絶縁膜６１６に設けられた開口部を介して少なくとも一対の電極６１４の一方と
接続して設けられた配線６１８と、を有する。
【０３２４】
なお、図示しないが、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜を
有していても構わない。該保護膜を設けることで、層間絶縁膜６１６の表面伝導に起因し
て生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減すること
ができる。
【実施例３】
【０３２５】
本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトラ
ンジスタの他の一例について示す。
【０３２６】
図３９は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。
図３９（Ａ）はトランジスタの上面図である。また、図３９（Ｂ）は図３９（Ａ）の一点
鎖線Ａ−Ｂに対応する断面図である。
【０３２７】
図３９（Ｂ）に示すトランジスタは、基板７００と、基板７００上に設けられた下地絶
縁膜７０２と、下地絶縁膜７０２上に設けられた酸化物半導体膜７０６と、酸化物半導体
膜７０６と接する一対の電極７１４と、酸化物半導体膜７０６および一対の電極７１４上
に設けられたゲート絶縁層７０８と、ゲート絶縁層７０８を介して酸化物半導体膜７０６
と重畳して設けられたゲート層７１０と、ゲート絶縁層７０８およびゲート層７１０を覆
って設けられた層間絶縁膜７１６と、層間絶縁膜７１６に設けられた開口部を介して一対
の電極７１４と接続する配線７１８と、層間絶縁膜７１６および配線７１８を覆って設け
られた保護膜７２０と、を有する。
【０３２８】
基板７００としてはガラス基板を、下地絶縁膜７０２としては酸化シリコン膜を、酸化
物半導体膜７０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極７１４としてはタング
ステン膜を、ゲート絶縁層７０８としては酸化シリコン膜を、ゲート層７１０としては窒
化タンタル膜とタングステン膜との積層構造を、層間絶縁膜７１６としては酸化窒化シリ
コン膜とポリイミド膜との積層構造を、配線７１８としてはチタン膜、アルミニウム膜、
チタン膜がこの順で形成された積層構造を、保護膜７２０としてはポリイミド膜を、それ
ぞれ用いた。
【０３２９】
なお、図３９（Ａ）に示す構造のトランジスタにおいて、ゲート層７１０と一対の電極
７１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜７０６に対する一対の電
極７１４のはみ出しをｄＷと呼ぶ。
【符号の説明】
【０３３０】
１０                    演算回路
１１                    記憶回路
１２                    パワーゲート制御回路
２０                    パワーゲートトランジスタ
２１＿１〜２１＿ｎ      順序回路
２１＿ｘ                順序回路
２２＿１〜２２＿ｎ      組み合わせ回路
３０                    フリップフロップ
３１                    トランジスタ
３２                    容量素子
５０                    基板
５１                    下地層
５２                    ゲート層
５３                    ゲート絶縁層
５４                    酸化物半導体層
５５ａ                  ソース層
５５ｂ                  ドレイン層
５６                    保護絶縁層
５７                    平坦化絶縁層
５８ａ                  導電層
５８ｂ                  導電層
１００                  基板
１０２                  保護層
１０４                  半導体領域
１０６                  素子分離絶縁層
１０８                  ゲート絶縁層
１１０                  ゲート層
１１２                  絶縁層
１１４ａ                不純物領域
１１４ｂ                不純物領域
１１６                  チャネル形成領域
１１８                  サイドウォール絶縁層
１２０ａ                高濃度不純物領域
１２０ｂ                高濃度不純物領域
１２２                  金属層
１２４ａ                金属化合物領域
１２４ｂ                金属化合物領域
１２６                  層間絶縁層
１２８                  層間絶縁層
１３０ａ                ソース層
１３０ｂ                ドレイン層
１３２                  絶縁層
１３４                  導電層
１３６ａ                電極層
１３６ｂ                電極層
１３６ｄ                ゲート層
１３８                  ゲート絶縁層
１４０                  酸化物半導体層
１４２ａ                ソース層
１４２ｂ                ドレイン層
１４４                  保護絶縁層
１４６                  層間絶縁層
１４８                  導電層
１５０ａ                電極層
１５０ｂ                電極層
１５０ｄ                電極層
１５０ｅ                電極層
１５２                  絶縁層
１５４ａ                電極層
１５４ｂ                電極層
１５４ｄ                電極層
１６０                  トランジスタ
１６２ａ                酸化物導電層
１６２ｂ                酸化物導電層
１６４                  トランジスタ
２１０ａ                ＮＡＮＤゲート
２１０ｂ                ＮＡＮＤゲート
２１０ｃ                ＮＡＮＤゲート
２１０ｄ                ＮＡＮＤゲート
２１０ｅ                ＮＡＮＤゲート
２１０ｆ                ＮＡＮＤゲート
２１１ａ                ＡＮＤゲート
２１１ｂ                ＡＮＤゲート
２１２ａ                スイッチ
２１２ｂ                スイッチ
２１２ｃ                スイッチ
２１２ｄ                スイッチ
４００                  絶縁層
４３７                  絶縁層
４５０ａ                結晶性酸化物半導体層
４５０ｂ                結晶性酸化物半導体層
４５３                  酸化物半導体層
５０１                  下地絶縁層
５０２                  埋め込み絶縁物
５０３ａ                半導体領域
５０３ｂ                半導体領域
５０３ｃ                半導体領域
５０４                  ゲート絶縁層
５０５                  ゲート層
５０６ａ                側壁絶縁物
５０６ｂ                側壁絶縁物
５０７                  絶縁物
５０８ａ                ソース層
５０８ｂ                ドレイン層
６００                  基板
６０２                  下地絶縁膜
６０４                  保護絶縁膜
６０６                  酸化物半導体膜
６０６ａ                高抵抗領域
６０６ｂ                低抵抗領域
６０８                  ゲート絶縁層
６１０                  ゲート層
６１２                  側壁絶縁膜
６１４                  電極
６１６                  層間絶縁膜
６１８                  層間絶縁膜
７００                  基板
７０２                  下地絶縁膜
７０６                  酸化物半導体膜
７０８                  ゲート絶縁層
７１０                  ゲート層
７１４                  電極
７１６                  層間絶縁膜
７１８                  配線
７２０                  保護膜
８０１                  測定系
８１１                  トランジスタ
８１２                  トランジスタ
８１３                  容量素子
８１４                  トランジスタ
８１５                  トランジスタ
９００                  基板
９０１                  ＡＬＵ
９０２                  ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ
９０３                  Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ
９０４                  Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ
９０５                  Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ
９０６                  Ｒｅｇｉｓｔｅｒ
９０７                  Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ
９０８                  Ｂｕｓ  Ｉ／Ｆ
９０９                  ＲＯＭ
９２０                  ＲＯＭ  Ｉ／Ｆ
【図１】
2020202574.tif 000013
【図２】
2020202574.tif 000014
【図３】
2020202574.tif 000015
【図４】
2020202574.tif 000016
【図５】
2020202574.tif 000017
【図６】
2020202574.tif 000018
【図７】
2020202574.tif 000019
【図８】
2020202574.tif 000020
【図９】
2020202574.tif 000021
【図１０】
2020202574.tif 000022
【図１１】
2020202574.tif 000023
【図１２】
2020202574.tif 000024
【図１３】
2020202574.tif 000025
【図１４】
2020202574.tif 000026
【図１５】
2020202574.tif 000027
【図１６】
2020202574.tif 000028
【図１７】
2020202574.tif 000029
【図１８】
2020202574.tif 000030
【図１９】
2020202574.tif 000031
【図２０】
2020202574.tif 000032
【図２１】
2020202574.tif 000033
【図２２】
2020202574.tif 000034
【図２３】
2020202574.tif 000035
【図２４】
2020202574.tif 000036
【図２５】
2020202574.tif 000037
【図２６】
2020202574.tif 000038
【図２７】
2020202574.tif 000039
【図２８】
2020202574.tif 000040
【図２９】
2020202574.tif 000041
【図３０】
2020202574.tif 000042
【図３１】
2020202574.tif 000043
【図３２】
2020202574.tif 000044
【図３３】
2020202574.tif 000045
【図３４】
2020202574.tif 000046
【図３５】
2020202574.tif 000047
【図３６】
2020202574.tif 000048
【図３７】
2020202574.tif 000049
【図３８】
2020202574.tif 000050
【図３９】
2020202574.tif 000051