(57)【要約】【課題】デジタル信号処理におけるクロック周期による制約を超える周期精度を得られる、同期信号生成回路を提供する。【解決手段】本発明の同期信号生成回路４は、入力信号と出力信号の周波数差を検出する入出力信号比較部１０１と、入出力信号比較部１０１からの検出信号を濾波するループフィルタ１０２と、入力信号に同期した周波数や位相の出力信号を得る信号発生部１０３と、を備える。入力信号処理部４０１を付加することで、入力信号とフィードバック信号の周波数差や位相差を、サンプリング周期ＴＳよりも高い時間分解能で検出する。【選択図】図４
2020202534.tif 000002
【特許請求の範囲】
【請求項１】
入力信号と出力信号の周波数差を検出する入出力信号比較部と、
前記入出力信号比較部からの検出信号を濾波するループフィルタと、
前記ループフィルタからの濾波信号を受けて、前記入力信号に同期した周波数の前記出力信号を得る信号発生部と、を備えた同期信号生成回路であって、
さらに、デジタル数値データによる前記入力信号を受けて、前記入出力信号比較部に前記入力信号の処理データを出力する入力信号処理手段を含んだ入力信号処理部と、
デジタル数値データによる前記信号発生部からのフィードバック信号を受けて、前記入出力信号比較部に前記フィードバック信号の処理データを出力する出力信号処理手段を含んだ出力信号処理部と、を備え、
前記入力信号処理手段は、前記入力信号の数値データが第１のしきい値を交差する第１のしきい値交差点を検出し、前記第１のしきい値交差点の前後で第１のサンプリングクロックによりサンプリングされた前記入力信号の数値データと前記第１のしきい値と前記第１のサンプリングクロックの周期から、前記第１のサンプリングクロックによるサンプリング期間内における前記第１のしきい値交差点の時刻を算出し、前記第１のしきい値交差点間の前記第１のサンプリングクロックによるサンプリング数と前記第１のサンプリングクロックの周期の積、及び前記第１のサンプリングクロックによるサンプリング期間内における前記第１のしきい値交差点の時刻から、前記入力信号における前記第１のしきい値交差点の時間間隔を算出して、この算出結果を前記入力信号の処理データとして出力する構成とし、
前記出力信号処理手段は、前記フィードバック信号の数値データが第２のしきい値を交差する第２のしきい値交差点を検出し、前記第２のしきい値交差点の前後で第２のサンプリングクロックによりサンプリングされた前記フィードバック信号の数値データと前記第２のしきい値と前記第２のサンプリングクロックの周期から、前記第２のサンプリングクロックによるサンプリング期間内における前記第２のしきい値交差点の時刻を算出し、前記第２のしきい値交差点間のサンプリングクロック数と前記第２のサンプリングクロックの周期の積、及び前記第２のサンプリングクロックによるサンプリング期間内における前記第２のしきい値交差点の時刻から、前記フィードバック信号における前記第２のしきい値交差点の時間間隔を算出して、この算出結果を前記フィードバック信号の処理データとして出力する構成としたことを特徴とする、
同期信号生成回路。
【請求項２】
入力信号と出力信号の位相差を検出する入出力信号比較部と、
前記入出力信号比較部からの検出信号を濾波するループフィルタと、
前記ループフィルタからの濾波信号を受けて、前記入力信号に同期した位相の前記出力信号を得る信号発生部と、を備えた同期信号生成回路であって、
さらに、デジタル数値による前記入力信号を受けて、前記入出力信号比較部に前記入力信号の処理データを出力する入力信号処理手段を含んだ入力信号処理部と、
デジタル数値による前記信号発生部からのフィードバック信号を受けて、前記入出力信号比較部に前記出力信号の処理データを出力する出力信号処理手段を含んだ出力信号処理部と、を備え、
前記入力信号処理手段は、前記入力信号の数値データが第１のしきい値を交差する第１のしきい値交差点を検出し、前記第１のしきい値交差点の前後で第１のサンプリングクロックによりサンプリングされた前記入力信号の数値データと前記第１のしきい値と前記第１のサンプリングクロックの周期から、前記第１のサンプリングクロックによるサンプリング期間内における前記第１のしきい値交差点の時刻を算出して、この算出結果を前記入力信号の処理データとして出力する構成とし、
前記出力信号処理手段は、前記フィードバック信号の数値データが第２のしきい値を交差する第２のしきい値交差点を検出し、前記第２のしきい値交差点の前後で第２のサンプリングクロックによりサンプリングされた前記フィードバック信号の数値データと前記第２のしきい値と前記第２のサンプリングクロックの周期から、前記第２のサンプリングクロックによるサンプリング期間内にける前記第２のしきい値交差点の時刻を算出して、この算出結果を前記フィードバック信号の処理データとして出力する構成としたことを特徴とする、
同期信号生成回路。
【請求項３】
前記信号発生部は、前記フィードバック信号の周波数をデジタル数値データの設定値として設定する構成を有し、
前記設定値を前記入出力信号比較部にフィードバックし、前記出力信号処理部を省略することを特徴とする、
請求項１記載の同期信号生成回路。
【請求項４】
前記信号発生部は、前記フィードバック信号の周波数をデジタル数値データの設定値として設定する構成を有し、
前記入力信号の周波数と前記フィードバック信号の周波数との差が一定以上であるときに、前記フィードバック信号が前記入力信号と同じ周波数となるように、前記信号発生部に周波数を設定する構成としたことを特徴とする、
請求項１記載の同期信号生成回路。
【請求項５】
前記信号発生部は、前記フィードバック信号の位相をデジタル数値データの設定値として設定する構成を有し、
前記入力信号の位相と前記フィードバック信号の位相との差が一定以上であるときに、前記フィードバック信号が前記入力信号と同じ位相となるように、前記信号発生部に位相を設定する構成としたことを特徴とする、
請求項２記載の同期信号生成回路。
【請求項６】
前記入力信号処理手段は、前記第１のサンプリングクロックによるサンプリング期間内における前記第１のしきい値交差点の時刻に加えて、前記第１のしきい値交差点間における前記第１のサンプリングクロックによるサンプリング数と前記第１のサンプリングクロックの周期の積、及び前記第１のサンプリングブロックによるサンプリング期間内における前記第１のしきい値交差点の時刻から、前記入力信号における前記第１のしきい値交差点の時間間隔を算出する構成とし、
前記出力信号処理手段は、前記第２のサンプリングクロックによるサンプリング期間内における前記第２のしきい値交差点の時刻に加えて、前記第２のしきい値交差点間における前記第２のサンプリングクロックによるサンプリング数と前記第２のサンプリングクロックの周期の積、及び前記第２のサンプリングブロックによるサンプリング期間内における前記第２のしきい値交差点の時刻から、前記フィードバック信号における前記第２しきい値交差点の時間間隔を算出する構成とし、
前記信号発生部は、前記フィードバック信号の位相と周波数をデジタル数値データの設定値として設定する構成を有し、
前記入力信号の位相と前記フィードバック信号の周波数との差が一定以上であるときに、前記フィードバック信号が前記入力信号と同じ周波数となるように、前記信号発生部に周波数を設定し、その後に前記入力信号における前記サンプリング期間内のしきい値交差点の時刻と、前記フィードバック信号における前記サンプリング期間内におけるしきい値交差点の時刻との差が検出されたら、前記信号発生部に位相を設定する構成としたことを特徴とする、
請求項２記載の同期信号生成回路。
【請求項７】
前記入力信号処理部は、アナログの前記入力信号とデジタルの前記入力信号の何れかに切り替えて、前記入力信号処理手段にデジタル数値データ化された前記入力信号を送出する構成としたことを特徴とする、
請求項１乃至請求項６の何れか一つに記載の同期信号生成回路。
【請求項８】
前記出力信号処理部は、アナログの前記フィードバック信号とデジタルの前記フィードバック信号の何れかに切り替えて、前記出力信号処理手段にデジタル数値データ化された前記フィードバック信号を送出する構成としたことを特徴とする
請求項１、請求項２、請求項３に従属しない請求項４乃至請求項７の何れか一つに記載の同期信号生成回路。
【請求項９】
前記入力信号処理手段は、
前記第１のしきい値交差点の前後各１点の前記第１のサンプリングクロックによりサンプリングされた前記入力信号の数値データから、直線補間によって前記第１のサンプリングクロックによるサンプリング期間内における前記第１のしきい値交差点の時刻を算出し、又は前記第１のしきい値交差点の前後で合計２点よりも多く前記第１のサンプリングクロックによりサンプリングされた前記入力信号の数値データから、曲線補間によって前記第１のサンプリングクロックによるサンプリング期間内における前記第１のしきい値交差点の時刻を算出する構成とし、
及び／又は前記出力信号処理手段は、
前記第２のしきい値交差点の前後各１点の前記第２のサンプリングクロックによりサンプリングされた前記フィードバック信号の数値データから、直線補間によって前記第２のサンプリングクロックによるサンプリング期間内における前記第２のしきい値交差点の時刻を算出し、又は前記第２のしきい値交差点の前後で合計２点よりも多く前記第２のサンプリングクロックによりサンプリングされた前記フィードバック信号の数値データから、曲線補間によって前記第２のサンプリングクロックによるサンプリング期間内における前記第２のしきい値交差点の時刻を算出する構成としたことを特徴とする、
請求項１、請求項２、請求項３に従属しない請求項４乃至請求項８の何れか一つに記載の同期信号生成回路。
【請求項１０】
前記入力信号処理部が第１のＡＤ変換部を備えるとき、
前記入力信号を受ける第１の入力端子と前記第１のＡＤ変換部の間に、さらに第１の波形整形部と第１の積分部を設け、
前記第１の波形整形部は、前記入力信号と第３のしきい値を比較して矩形波を出力し、
前記第１の積分部は、前記第１の波形整形部からの矩形波の立ち上がりや立ち下がり速度を制限する構成とし、
及び／又は前記出力信号処理部が第２のＡＤ変換部を備えるとき、
前記フィードバック信号を受ける第２の入力端子と前記第２のＡＤ変換部の間に、さらに第２の波形整形部と第２の積分部を設け、
前記第２の波形整形部は、前記フィードバック信号と第４のしきい値を比較して矩形波を出力し、
前記第２の積分部は、前記第２の波形整形部からの矩形波の立ち上がりや立ち下がり速度を制限する構成としたことを特徴とする、
請求項１又は請求項２記載の同期信号生成回路。
【請求項１１】
前記第１の積分部及び／又は前記第２の積分部が、抵抗素子と容量素子とによる不完全積分特性を有するＣＲローパスフィルタによって構成されることを特徴とする、
請求項１０記載の同期信号生成回路。
【請求項１２】
前記第１の積分部及び／又は前記第２の積分部が、定電流回路と、ダイオードブリッジと、容量素子とによる完全積分特性を有する回路によって構成され、
前記入力信号及び／又は前記フィードバック信号がローレベルからハイレベルの電圧に変化するときに、前記定電流回路からの電流が前記ダイオードブリッジを通して前記容量素子に流れ込み、前記入力信号及び／又は前記フィードバック信号がハイレベルからローレベルの電圧に変化するときに、前記容量素子の電荷が前記定電流回路からの電流で前記ダイオードブリッジを通して吸い込まれ、前記容量素子の端子間に立ち上がりや立ち下がりの速度を制限した前記入力信号及び／又は前記フィードバック信号を生成する構成としたことを特徴とする、
請求項１０記載の同期信号生成回路。
【請求項１３】
前記ダイオードブリッジを構成するダイオード素子として、ショットキーバリアダイオードを用いることを特徴とする、
請求項１２記載の同期信号生成回路。
【請求項１４】
前記第１の積分部及び／又は前記第２の積分部に与えられる矩形波のハイレベル電圧及びローレベル電圧と、前記定電流回路の電流と前記容量素子の容量によって決まる積分特性から、前記矩形波の立ち上がり時間と立ち下がり時間を算出し、
前記矩形波の周期となるしきい値交差点の時間間隔が、前記矩形波の立ち上がり時間と立ち下がり時間の２倍以下のときに、周波数範囲外と判定する構成としたことを特徴とする、
請求項１２又は請求項１３記載の同期信号生成回路。
【請求項１５】
前記第１のＡＤ変換部は、ＡＤ変換結果の移動平均を取って当該第１のＡＤ変換部の出力とし、１以上の整数の移動平均数を設定可能とする構成とし、
及び／又は前記第２のＡＤ変換部は、ＡＤ変換結果の移動平均を取って当該第２のＡＤ変換部の出力とし、１以上の整数の移動平均数を設定可能とする構成としたことを特徴とする、
請求項１０乃至請求項１４の何れか一つに記載の同期信号生成回路。
【請求項１６】
前記信号発生部は、
前記ループフィルタからの濾波信号を受けて、設定された周波数で鋸歯状波の数値データを生成するアキュムレータと、
前記アキュムレータからの鋸歯状波の数値データを、任意の波形データに変換して出力するルックアップテーブルと、を備えたデジタル直接合成信号発生器で構成され、
前記アキュムレータは、前記ルックアップテーブルよりも大きなビット長の構成としたことを特徴とする、
請求項１乃至請求項１５の何れか一つに記載の同期信号生成回路。
【請求項１７】
前記第１の波形整形部の出力側に第１の分周部を備え、
及び／又は前記第２の波形整形部の出力側に第２の分周部を備えることを特徴とする、
請求項１０乃至請求項１５の何れか一つに記載の同期信号生成回路。
【請求項１８】
前記信号発生部は、
前記ループフィルタからの濾波信号を受けて、設定された周波数で鋸歯状波の数値データを生成するアキュムレータを備えたデジタル直接合成信号発生器で構成され、
前記アキュムレータからの出力周波数を第１の整数倍に乗算して、前記出力信号となる第１の位相出力を生成する第１の乗算器、
及び／又は前記アキュムレータからの出力周波数を第２の整数倍に乗算して、前記フィードバック信号となる第２の位相出力を生成する第２の乗算器をさらに備えたことを特徴とする、
請求項１、請求項２、請求項３に従属しない請求項４乃至請求項１７の何れか一つに記載の同期信号生成回路。
【請求項１９】
前記入力信号処理手段に与えられる前記入力信号の数値データが前記第１のしきい値を交差した検出時刻から、第１の整数個先に前記第１のしきい値を交差した検出時刻までの時間を求めて、前記入力信号における前記第１のしきい値交差点の時間間隔を算出することにより、前記入力信号を分周する第３の分周部、
及び／又は前記出力信号処理手段に与えられる前記フィードバック信号の数値データが前記第２のしきい値を交差した検出時刻から、第２の整数個先に前記第２のしきい値を交差した検出時刻までの時間を求めて、前記フィードバック信号における前記第２のしきい値交差点の時間間隔を算出することにより、前記フィードバック信号を分周する第４の分周部を備えたことを特徴とする、
請求項１記載の同期信号生成回路。
【請求項２０】
前記入力信号処理手段において、立ち上がり方向に前記第１のしきい値を交差した検出時刻と立ち下がり方向に前記第１のしきい値を交差した検出時刻の両方を用いて、前記入力信号における前記第１のしきい値交差点の時間間隔を算出することにより、元の周期の半分を基準とした０．５周期単位で前記入力信号を分周するように、前記第３の分周部を構成し、
及び／又は前記出力信号処理手段において、立ち上がり方向に前記第２のしきい値を交差した検出時刻と、立ち下がり方向に前記第２のしきい値を交差した検出時刻の両方を用いて、前記フィードバック信号における前記第２のしきい値交差点の時間間隔を算出することにより、元の周期の半分を基準とした０．５周期単位で前記フィードバック信号を分周するように、前記第４の分周部を構成したことを特徴とする、
請求項１９に記載の同期信号生成回路。
【請求項２１】
前記信号発生部への周波数の設定値に所望の係数を乗算して、実際の前記信号発生部の周波数を設定する構成としたことを特徴とする、
請求項３記載の同期信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop：位相同期ループ）回路やＦＬＬ（Frequency Locked Loop：周波数同期ループ）回路を用いて、入力される信号の位相や周波数に追随する信号出力を行う同期信号生成回路に関するものである。
【背景技術】
【０００２】
図１は、従来からの同期信号生成回路の構成の一例である。同期信号生成回路１は、図１に示すように、入出力信号比較部１０１、ループフィルタ１０２及び信号発生部１０３を備える。
【０００３】
図１において、二重線矢印で示している信号は、アナログ信号でもデジタル信号でもよい部分を示す。（以下同様。）一例として、入力信号や出力信号は、アナログ回路による同期信号生成回路１ではアナログ信号だが、デジタルＰＬＬのようなデジタル回路による同期信号生成回路１ではデジタル信号の場合もある。（以下同様。）
【０００４】
ＰＬＬ回路を用いるときは、入出力信号比較部１０１は、入力信号と信号発生部１０３の出力信号との間の位相差を検出する。より具体的には、入力信号と出力信号における立ち上がりや立ち下がりの時間差などを検出する。位相周波数比較回路とチャージポンプ回路の組み合わせにより、位相差と周波数差を併用する方法も慣用されている。また、入出力信号比較部１０１として、入力信号の周波数と出力信号の周波数の差を生成する回路を用いれば、ＦＬＬ回路が構成される。ＦＬＬ回路では、入出力信号比較部１０１として、入力信号の周期と出力信号の周期の間の差を生成する回路を用いてもよい。
【０００５】
検出された位相差信号や周波数差信号は、ループフィルタ１０２によって高調波成分やノイズが除去されて、信号発生部１０３に直流的な駆動電圧信号として供給される。アナログ回路では信号発生部１０３としてＶＣＯ（Voltage Controlled Oscillator  電圧制御発振器)がよく用いられる。信号発生部１０３の出力信号、又は当該出力と同期した信号が、入出力信号比較部１０１にフィードバックされる。
【０００６】
かかる構成により、信号発生部１０３からは、定常状態として入力信号の周波数に追随した信号（出力信号）が出力される。
【０００７】
図１において、入力信号と入出力信号比較部１０１の間に入力分周部１０４を設ける場合、入力信号をｎ分周して周波数を１／ｎにすると、出力信号の周波数も１／ｎになる。出力信号と入出力信号比較部１０１の間に出力分周部１０５を設ける場合、出力信号をｍ分周して周波数を１／ｍにすると、出力信号の周波数は入力信号のｍ倍になる。入力分周部１０４と出力分周部１０５の両方を設けると、出力信号の周波数はｍ／ｎ倍になる。（ここで、ｎ及びｍは、正の整数である。）なお入力分周部１０４や出力分周部１０５は各々、なくてもよいし、他の構成要素に内蔵されてもよいし、その分周比は固定でも可変でもよい。（入力分周部１０４を設けない場合は、直結される。出力分周部１０５も同様である。）
【０００８】
ＰＬＬ回路とＦＬＬ回路では、入出力信号比較部１０１で直接比較する物理量が異なるものの、入力信号の周波数と同期した周波数の出力信号が得られるという点は共通である。
【０００９】
このような構成は、デジタル信号処理により実現することも可能であり、以下では一例としてデジタル信号処理によるＦＬＬ回路の概略を説明する。
【００１０】
入出力信号比較部１０１の入力１に、入力信号の信号周波数を数値化した数値データを与え、入力２に信号発生部１０３の出力の信号周波数を数値化した数値データを与えると、入出力信号比較部１０１は、デジタル信号処理に用いるクロックの周期ごとに、周波数差信号に相当する出力ＤＯＵＴを生成する。入出力信号比較部１０１の出力ＤＯＵＴは、ループフィルタ１０２に入力される。ループフィルタ１０２は、ローパスフィルタの特性を持つデジタルフィルタが構成される部分である。
【００１１】
一例として、抵抗値がＲの抵抗素子２０１と容量値がＣの容量素子２０２からなる図２のような１次ローパスフィルタによるループフィルタ１０２を考える。図２において実線矢印で示す信号や実線で示す接続は、アナログ信号である。（以下同様。）図２の１次ローパスフィルタのアナログ回路での伝達関数を、双一次変換によりｓ空間からｚ空間の関数に変換すれば、デジタルフィルタにおける離散系の伝達関数を得ることができ、図２と同様の特性を有するデジタルフィルタを実現できる。
【００１２】
また、ＰＬＬ回路や負帰還回路に用いられるループフィルタ１０２としては、図３のようなラグリードフィルタと呼ばれるローパスフィルタもよく用いられる。ラグリードフィルタは、抵抗値がＲ１の抵抗素子３０１と、容量値がＣ１の容量素子３０２と、抵抗値がＲ２の抵抗素子３０３と、容量値がＣ２の容量素子３０４からなり、ローパスフィルタ特性の周波数特性上の中周波数領域に一旦利得が平坦に近づき、そのことによって位相を一旦戻し、さらに高い周波数領域で再び一定の傾きに漸近して減衰していく特性を持つ。このラグリードフィルタによるアナログ回路の伝達関数に双一次変換を用いれば、ｚ空間上の伝達関数を得ることが可能となり、図３と同様の特性を有するデジタルフィルタを実現できる。
【００１３】
そして、デジタルフィルタによるループフィルタ１０２の出力である信号の周波数を表すデジタル数値データを用いて信号発生部１０３の信号周波数を制御することによって、同期信号を発生することができる。
【００１４】
信号発生部１０３は、例えば周波数を表す数値データに基づく直流電圧をＤＡ変換器でアナログ電圧として出力し、ＶＣＯで信号を出力してもよい。また一例として、ＤＤＳ（Direct Digital Synthesizer：デジタル直接合成信号発生器）を用いて、信号周波数を数値データで設定する構成を用いることもできる。この場合、信号発生部１０３に設定する周波数を表す数値データが、入出力信号比較部１０１にフィードバックされる。
【００１５】
このような構成により、ＦＬＬ回路では、入力される周波数に追随して出力信号の周波数が安定するフィードバック系が構成される。
【００１６】
前述ではＦＬＬ回路を例として説明したが、ＰＬＬ回路では、入力信号の立ち上がり時刻（タイミング）が入出力信号比較部１０１の一方の入力に与えられ、出力信号の立ち上がり時刻が入出力信号比較部１０１の他方の入力にフィードバックされる。これらの立ち上がり時刻の差、即ち位相差信号がループフィルタ１０２を経由して信号発生部１０３に与えられる。
【００１７】
このような構成により、ＰＬＬ回路では、入力される位相と周波数に追随して出力信号の位相と周波数が安定するフィードバック系が構成される。入力信号の立ち下がり時刻の差を、位相差信号とすることもできる。ループフィルタ１０２や信号発生部１０３は、ＦＬＬ回路と同様なので、説明を省略する。
【００１８】
ＰＬＬ回路については、例えば本願と同じ出願人による特許文献１がある。この発明では、入力信号の周波数により信号経路を切り替えることで、より広い周波数範囲でＰＬＬを動作させる技術を開示している。
【００１９】
また、特許文献２には、基準信号からの入力信号のサンプリング回路から出力される信号と電圧制御発振器からの信号を分周した可変分周器の出力との誤差を繰り返し比較し、その誤差が大きいときには前記デジタルフィルタへの時定数を小さい値に設定し、誤差が小さくなると時定数を大きい値に設定することにより、ロックアップタイムを高速化させるとともにスプリアスを抑圧させるデジタルＰＬＬ回路の技術が開示されている。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２０００−２７８１２６号公報
【特許文献２】特開２０００−０７８００１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
ＰＬＬやＦＬＬなど、デジタル信号処理を用いて外部から入力される周期信号に同期させる同期信号生成回路において、カウンタ等でクロック周期の数をカウントすることによって周期信号である入力信号の１周期分の周期を取得する場合は、カウンタのクロック周期によって取得可能な周期情報の分解能が決まる。このため、高い周期分解能を得るにはクロック周期を短くする（クロック周波数を上げる）か、複数周期分の周期情報を平均化する処理を行う必要がある。
【００２２】
しかしクロック周波数を上げるとコストアップになるという問題が生じ、また平均化処理を行うと入力信号の周期変化に対する追従が遅くなってしまうという問題が生じる。
【００２３】
本発明の目的は、デジタル信号処理におけるクロック周期による制約を超える周期精度を得られる、同期信号生成回路を提供することである。
【課題を解決するための手段】
【００２４】
上記目的を達成するために、本発明は、入力信号と出力信号の周波数差を検出する入出力信号比較部と、前記入出力信号比較部からの検出信号を濾波するループフィルタと、前記ループフィルタからの濾波信号を受けて、前記入力信号に同期した周波数の前記出力信号を得る信号発生部と、を備えた同期信号生成回路であって、さらに、デジタル数値データによる前記入力信号を受けて、前記入出力信号比較部に前記入力信号の処理データを出力する入力信号処理手段を含んだ入力信号処理部と、デジタル数値データによる前記信号発生部からのフィードバック信号を受けて、前記入出力信号比較部に前記フィードバック信号の処理データを出力する出力信号処理手段を含んだ出力信号処理部と、を備え、前記入力信号処理手段は、前記入力信号の数値データが第１のしきい値を交差する第１のしきい値交差点を検出し、前記第１のしきい値交差点の前後で第１のサンプリングクロックによりサンプリングされた前記入力信号の数値データと前記第１のしきい値と前記第１のサンプリングクロックの周期から、前記第１のサンプリングクロックによるサンプリング期間内における前記第１のしきい値交差点の時刻を算出し、前記第１のしきい値交差点間の前記第１のサンプリングクロックによるサンプリング数と前記第１のサンプリングクロックの周期の積、及び前記第１のサンプリングクロックによるサンプリング期間内における前記第１のしきい値交差点の時刻から、前記入力信号における前記第１のしきい値交差点の時間間隔を算出して、この算出結果を前記入力信号の処理データとして出力する構成とし、前記出力信号処理手段は、前記フィードバック信号の数値データが第２のしきい値を交差する第２のしきい値交差点を検出し、前記第２のしきい値交差点の前後で第２のサンプリングクロックによりサンプリングされた前記フィードバック信号の数値データと前記第２のしきい値と前記第２のサンプリングクロックの周期から、前記第２のサンプリングクロックによるサンプリング期間内における前記第２のしきい値交差点の時刻を算出し、前記第２のしきい値交差点間の前記第２のサンプリングクロックによるサンプリング数と前記第２のサンプリングクロックの周期の積、及び前記第２のサンプリングクロックによるサンプリング期間内における前記第２のしきい値交差点の時刻から、前記フィードバック信号における前記第２のしきい値交差点の時間間隔を算出して、この算出結果を前記フィードバック信号の処理データとして出力する構成としたものである。
【００２５】
また上記目的を達成するために、本発明は、入力信号と出力信号の位相差を検出する入出力信号比較部と、前記入出力信号比較部からの検出信号を濾波するループフィルタと、前記ループフィルタからの濾波信号を受けて、前記入力信号に同期した位相の前記出力信号を得る信号発生部と、を備えた同期信号生成回路であって、さらに、デジタル数値データによる前記入力信号を受けて、前記入出力信号比較部に前記入力信号の処理データを出力する入力信号処理手段を含んだ入力信号処理部と、デジタル数値データによる前記信号発生部からのフィードバック信号を受けて、前記入出力信号比較部に前記出力信号の処理データを出力する出力信号処理手段を含んだ出力信号処理部と、を備え、前記入力信号処理手段は、前記入力信号の数値データが第１のしきい値を交差する第１のしきい値交差点を検出し、前記第１のしきい値交差点の前後で第１のサンプリングクロックによりサンプリングされた前記入力信号の数値データと前記第１のしきい値と前記第１のサンプリングクロックの周期から、前記第１のサンプリングクロックによるサンプリング期間内における前記第１のしきい値交差点の時刻を算出して、この算出結果を前記入力信号の処理データとして出力する構成とし、前記出力信号処理手段は、前記フィードバック信号の数値データが第２のしきい値を交差する第２のしきい値交差点を検出し、前記第２のしきい値交差点の前後で第２のサンプリングクロックによりサンプリングされた前記フィードバック信号の数値データと前記第２のしきい値と前記第２のサンプリングクロックの周期から、前記第２のサンプリングクロックによるサンプリング期間内における前記第２のしきい値交差点の時刻を算出して、この算出結果を前記フィードバック信号の処理データとして出力する構成としたものである。
【発明の効果】
【００２６】
本発明によれば、デジタル数値データによる入力信号やフィードバック信号のサンプリング周期よりも高い時間分解能で、入力信号やフィードバック信号の周期や位相を得ることが可能な同期信号生成回路を実現できる。このため、高いクロック周波数を使用する必要がなく、コストダウンできる。また、複数周期分の周期情報を平均化する処理も必要ないので、入力信号やフィードバック信号の周波数変化や位相変化に速やかに追従可能な同期信号生成回路を実現でき、デジタル信号処理におけるクロック周期による制約を超える周期精度の同期信号生成回路を提供できる。
【図面の簡単な説明】
【００２７】
【図１】従来技術による同期信号生成回路の構成例である。
【図２】１次ローパスフィルタによるループフィルタの例である。
【図３】ラグリードフィルタによるループフィルタの例である。
【図４】第１の実施の形態の構成例である。
【図５】第１の実施の形態のＤＤＳの構成例である。
【図６】第１の実施の形態の入力信号処理部（出力信号処理部）の構成例である。
【図７】第１の実施の形態の立ち上がり及び立ち下がりの検出例である。
【図８】第１の実施の形態の入力波形と周期との関係である。
【図９】第１の実施の形態の交差点の算出例である。
【図１０】第３の実施の形態の入力信号処理部（出力信号処理部）の構成例である。
【図１１】第３の実施の形態の波形整形部の例である。
【図１２】第３の実施の形態の積分部の構成例である。
【図１３】第３の実施の形態の積分部出力の例（立ち上がり）である。
【図１４】第４の実施の形態の積分部の構成例である。
【図１５】第４の実施の形態の積分部の動作の例である。
【図１６】第４の実施の形態の積分部の動作の例である。
【図１７】第４の実施の形態の信号周期の長短による波形の例である。
【図１８】第６の実施の形態の分周部を持つ波形整形部の構成例である。
【図１９】第７の実施の形態の乗算器による分周部を持つＤＤＳの構成例である。
【発明を実施するための形態】
【００２８】
以下、本発明の同期信号生成回路に関する幾つかの好ましい実施の形態について、詳細に説明する。
【００２９】
〔第１の実施の形態〕
図４から図９に、第１の実施の形態を示す。
第１の実施の形態は、ＦＬＬ回路を用いた同期信号生成回路の基本的な構成例を示している。図４は同期信号生成回路の基本的な構成例の全体を示しており、図５はＤＤＳによる信号発生部の構成例を示しており、図６は入力信号処理部や出力信号処理部の構成例を示している。図７は波形の立ち上がり及び立ち下がりの検出例を示しており、図８は入力波形と周期の関係を示しており、図９はしきい値交差点の算出例を示している。第１の実施の形態では、従来技術に係る図１と同一又は同種の構成要素には同じ符号を付している。
【００３０】
図４に示す同期信号生成回路４の基本的な構成例では、入力信号処理部４０１、入出力信号比較部１０１、ループフィルタ１０２、信号発生部１０３により構成される同期信号生成回路４を示しており、ＦＬＬ回路を前提として説明する。
【００３１】
信号発生部１０３は、図５に示すＤＤＳ５により構成することができる。図４や図５において、太い実線矢印は、デジタル信号（デジタル数値データを含む）であることを示す。（以下同様。）ＤＤＳクロックは１本のデジタル信号であるが、他のデジタル信号は複数本（複数ビット）のデジタル信号である。１本であっても複数本であっても、デジタル信号は同様に太い実線矢印で示す。（以下同様。）矩形波をアナログ信号として扱う場合は図中では前述のように実線矢印で表し、デジタル信号として扱う場合は図中では太い実線矢印で表す。（以下同様。）
【００３２】
ＤＤＳ５の心臓部はアキュムレータ５０１であり、加算器とレジスタで構成されている。
【００３３】
加算器の一方の入力には、ループフィルタ１０２から信号の周波数を表すデジタル数値データが与えられる。（ループフィルタ１０２がアナログ回路の場合は、その出力をＡＤ変換して加算器の一方の入力に与える。）加算器の他方の入力には、レジスタの出力がフィードバックされている。加算器の出力はレジスタに与えられており、レジスタはＤＤＳクロックごとに加算器の出力値を取り込む。
【００３４】
信号の周波数を示す数値データがｆＳ、アキュムレータ５０１中の加算器やレジスタが２進数Ｄビット、ＤＤＳクロックの周波数がｆＤのとき、アキュムレータ５０１の出力には式（１−１）の周波数の鋸歯状波のデータｆＤＤＳが現れる。
【００３５】
【数１】
2020202534.tif 000003
【００３６】
位相加算器５０２は任意構成要素であり、従来技術の信号発生部１０３としてＤＤＳ５を用いるときは不要であるが、本発明の実施の形態中で使用するときがある。Ｄビットのアキュムレータ５０１の出力データは、０から２Ｄ−１の値をとることができ、例えば位相０ｄｅｇ時に０、位相１８０ｄｅｇ時に２（Ｄ−１）、位相３６０ｄｅｇの直前で２Ｄ−１となる。
【００３７】
位相加算器５０２はこの位相をずらすために用いられるものである。例えば位相設定が９０ｄｅｇに相当する２（Ｄ−２）であり、位相加算器５０２も２進数Ｄビットのとき、一例としてアキュムレータ５０１の出力位相が９０ｄｅｇ時に、位相加算器５０２の出力は９０ｄｅｇ位相が進んだ１８０ｄｅｇに相当する２（Ｄ−１）になる。即ちこの例では、アキュムレータ５０１の出力位相を９０ｄｅｇずらしたデータが、位相加算器５０２の出力に現れる。位相加算器５０２を備えるときは位相加算器５０２の出力が位相出力、位相加算器５０２を備えないときはアキュムレータ５０１の出力が位相出力となる。
【００３８】
位相出力は、ルックアップテーブル５０３に与えられる。ルックアップテーブル５０３は、位相出力の鋸歯状波の数値データを任意の波形データに変換するものであり、デジタルメモリ（ＲＯＭやＲＡＭ）で構成される。図５では、鋸歯状波状のデータをデジタルメモリのアドレスに与え、正弦波の波形データをルックアップテーブル５０３から出力する例を示している。
【００３９】
ルックアップテーブル５０３の出力はＤＡ変換器５０４のデジタル入力に接続されると共に、波形データ出力となる。図５では波形データレジスタ付きのＤＡ変換器５０４を例示しており、ＤＤＳクロックごとに波形データをＤＡ変換している。ＤＡ変換器５０４の出力には階段波のような波形が現れるが、この波形をローパスフィルタ５０５によってなめらかな波形（例えば正弦波）として、アナログ信号の出力信号とする。デジタルの数値データを出力信号とするときは、波形データ出力を出力信号とし、アナログ信号の出力信号が不要のときはＤＡ変換器５０４やローパスフィルタ５０５は不要である。もしくは、位相出力のデジタルの数値データを出力信号とすることもでき、アナログ信号の出力信号が不要のときはさらにルックアップテーブル５０３も不要である。
【００４０】
図６は、入力信号処理部４０１の構成例であり、ＡＤ変換部６０１と信号処理部６で構成されており、信号処理部６は、しきい値交差点検出部６０２、カウンタ部６０３、周期算出部６０４で構成されている。
【００４１】
本発明における同期信号生成回路４への入力信号がアナログ信号の場合は、振幅が、図６のＡＤ変換部６０１の入力可能範囲内にある周期信号である。同期信号生成回路４への入力信号が図６中において太い実線矢印で示されているデジタル信号の場合は、一例としてＡＤ変換部６０１のデジタル出力、ＤＤＳ５の位相出力や波形データ出力のような、周期信号に対応するデジタル数値データであり、ＡＤ変換部６０１は不要である。
【００４２】
通常、入力信号は、アナログ信号又はデジタル信号のいずれかであるが、必要に応じてアナログ信号とデジタル信号を切り替えることができるように構成してもよい。ここでいう周期信号は、周期や周波数が常に一定の信号ではなくてもよく、過渡的に変動することがあってもよく、ある時間範囲で周期や周波数がほぼ一定に落ち着いている部分があらわれるような、広い意味での周期信号である。
【００４３】
入力信号処理部４０１への入力信号がアナログ信号の場合は、まずＡＤ変換部６０１に入力され、入力信号に応じたデジタルの数値データ出力が、しきい値交差点検出部６０２に与えられる。入力信号がデジタル信号の場合は、入力信号に応じたデジタルの数値データ出力がそのまま、しきい値交差点検出部６０２に与えられる。しきい値交差点検出部６０２は、入力信号がしきい値を交差した時刻を検出し、その時刻情報が数値データとして周期算出部６０４に与えられる。
【００４４】
カウンタ部６０３は、しきい値を交差した時間間隔をクロック周期単位で毎回計数しており、その時間間隔情報が数値データとして周期算出部６０４に与えられる。周期算出部６０４は、しきい値を交差した時刻情報と時間間隔情報に基づいて、入力信号の周期を算出し、周期又は周期を周波数に換算した数値データを、入出力信号比較部１０１に出力している。
【００４５】
ＡＤ変換部６０１は、周期ＴＳのクロック信号ＣＬにより動作している。しきい値交差点検出部６０２、カウンタ部６０３や周期算出部６０４は、同じクロック信号ＣＬを用いてもよいし、必要があれば異なるクロック信号で動作してもよい。しきい値交差点検出部６０２や周期算出部６０４における１回の処理や演算に複数のクロックを要するときは、一例として、クロック信号ＣＬの整数倍周波数のクロック信号で動作させてもよい。なお以下の説明は、カウンタ部６０３がＡＤ変換部６０１と同じクロック信号ＣＬで動作しているときの例を示している。
【００４６】
アナログ信号の入力信号が入力信号処理部４０１に入力されると、まずＡＤ変換部６０１によって、ＡＤ変換のサンプリング周期ＴＳごとに、サンプリング時点での入力信号の振幅が数値データに変換される。ＡＤ変換を行う回路は、一例として、市販のＡＤ変換用ＩＣを用いることで容易に構成可能である。入力信号がデジタル数値データのときは、サンプリング周期ＴＳごとの数値データを使用する。
【００４７】
図７を参照する。ある時点の数値データをＶＤ（１）とする。
しきい値交差点検出部６０２は、サンプリング周期ＴＳと同期して、数値データＶＤ（１）と、しきい値交差点検出部６０２に設定されているしきい値ＶＴＨとの大小関係を比較する。この判定結果をＪ（１）として、例えばＶＤ（１）≧ＶＴＨならばＪ（１）＝１、ＶＤ（１）＜ＶＴＨならばＪ（１）＝０、のように判定を行う。ここで０と１を大小関係のどちらに割り振るか、及び数値データＶＤ（１）とＶＴＨが等しい場合に大小関係の判定のどちらに割り振るかは、あらかじめ決めておきさえすれば、いずれでもよい。
【００４８】
入力信号の次のサンプリングが行われる際、ＶＤ（２）に前のサンプリングで取得したＶＤ（１）の値を、Ｊ（２）にＪ（１）の値をそれぞれ上書きし、新たにサンプリングされた数値データをＶＤ（１）に、また、しきい値ＶＴＨとの大小関係を比較して得られた新たな比較結果をＪ（１）に更新する。（図７は、このときの状態を示している。）
これらの一連の動作を、サンプリングごとに繰り返す。
【００４９】
判定結果Ｊ（１）、Ｊ（２）を用いて、２点のサンプリング間で、しきい値交差点検出部６０２への入力信号が、しきい値ＶＴＨを交差したかどうか、またその交差の向きが信号の立ち上がり方向か立ち下がり方向かの検出を行う。
【００５０】
図７において、信号の交差の状態と、判定結果Ｊ（１）、Ｊ（２）との関係が、式（１−２）、（１−３）、（１−４）、（１−５）のような関係であることを用いれば、例えばＪ（１）とＪ（２）の排他的論理和をとることにより、しきい値ＶＴＨに対して入力信号が交差したことを検出でき、検出時の交差の向きは、Ｊ（１）又はＪ（２）いずれかの値を用いることにより判定できる。
【００５１】
【数２】
2020202534.tif 000004
【００５２】
図８は、（Ａ）正弦波、（Ｂ）三角波、（Ｃ）台形波や（Ｄ）矩形波の入力波形を例示している。
【００５３】
横方向の実線は基準電位の例であり、正弦波、三角波と台形波は、正負対称の波形を例示している。一方、矩形波は、ロジック信号のように、ハイレベルと、基準電位に近いローレベルとが切り替わる波形を例示している。
【００５４】
横方向の破線はしきい値の例であり、周期信号の周期ＴＰは、例えば、立ち上がる方向にあるしきい値を交差してから、次に立ち上がる方向に同じしきい値を交差するまでの時間として測定可能である。図８中のＴＰで示されている時間は、それぞれの周期信号における１周期の時間となる部分を表している。立ち下がり方向同士でも同様である。
【００５５】
以下では原則として、立ち上がりから次の立ち上がり、又は立ち下がりから次の立ち下がりを測定する場合について説明するが、必要があれば、立ち上がる方向にしきい値を交差してから立ち下がる方向にしきい値を交差するまでの時間と、その次に立ち上がる方向にしきい値を交差するまでの時間のいずれか、あるいは両方を検出することも、可能である。
【００５６】
入力信号波形のレベルが変化する場合であっても、正負対称波形であることが保たれるのであれば、しきい値は基準電位と同じ電位を選択することが一般的であるが、これに限定するものではない。
【００５７】
一方、図８（Ｄ）の矩形波の例のように、ローレベルは基準電位に近くほとんど変化しないが、ハイレベルが変化するような場合は、最小のハイレベルとほぼ一定のローレベルの間の適切な電位を、しきい値として選択する。もしくは、交流結合によって直流成分を除去し、基準電位やその付近の電位をしきい値としてもよい。
【００５８】
図９は、しきい値交差点の時刻や、信号の周期を知る原理を示している。
図６に示すカウンタ部６０３は、立ち上がり方向の交差から立ち上がり方向の交差まで、又は立ち下がり方向の交差から立ち下がり方向の交差までの時間を計測するカウンタである。（前述のように、立ち上がり方向の交差から立ち下がり方向の交差までや、立ち下がり方向の交差から立ち上がり方向の交差までの時間を計測してもよいが、ここでは同方向の交差について説明している。）
【００５９】
クロック信号ＣＬに同期して、しきい値ＶＴＨの交差を検出してから、次の同方向の交差を検出するまでのサンプリング点数をカウントする。交差検出を開始点として、０から次の同方向交差検出までのカウント数をＮＳとすると、図９に示すように、交差検出から次の同方向交差検出までの時間ＴＰＸは、式（１−６）で与えられる。
【００６０】
【数３】
2020202534.tif 000005
【００６１】
このようにして得られた、周期信号の周期の仮の測定値ＴＰＸは、その測定方法や式（１−６）からわかるように、サンプリング周期ＴＳの正の整数倍である。
【００６２】
さらに、サンプリング周期未満の時間分解能を得るため、以下のように補正数値データを生成する部分が、周期算出部６０４である。
入力信号がしきい値ＶＴＨを立ち上がり方向に交差したとき、数値データＶＤ（１）、ＶＤ（２）は、一方がしきい値ＶＴＨより小さく、もう一方はしきい値ＶＴＨより大きい。（ただし、しきい値ＶＴＨと等しい場合は、あらかじめどちらかに割り当てるように取り決めておく。）
この２つの数値データＶＤ（１）、ＶＤ（２）に基づいて、入力信号がしきい値ＶＴＨに交差した時刻から交差直後のサンプリングの時刻までの時間差を、２つの数値データＶＤ（１）、ＶＤ（２）とサンプリング周期ＴＳを用いて、式（１−７）にて、補正数値データΔＴＰ（１）として求める。
【００６３】
【数４】
2020202534.tif 000006
【００６４】
なお、信号発生部１０３としてＤＤＳ５を用いる場合、周波数を設定する数値データの値はＶＤ（１）−ＶＤ（２）に等しい。このため、ＶＤ（１）とＶＤ（２）のいずれか一方と周波数を設定する数値データに基づいて、ΔＴＰ（１）を求めることも可能である。
【００６５】
次に同方向の交差が検出されたときには、ΔＴＰ（１）の値をΔＴＰ（２）に上書きし、新たに式（１−７）により得られた補正数値データをΔＴＰ（１）とする。
これら一連の動作を繰り返す。
【００６６】
そして、これら２つの補正数値データΔＴＰ（１）、ΔＴＰ（２）、及び周期信号のカウンタ部６０３による測定値ＴＰＸの関係は、図９で示したとおりであるから、入力信号の周期ＴＰは、式（１−８）により得ることができる。
【００６７】
【数５】
2020202534.tif 000007
【００６８】
このようにして得られた入力信号の周期ＴＰは、周期算出部６０４から入出力信号比較部１０１の入力に与えられる。
【００６９】
ここで入力信号の立ち上がり時間や立ち下がり時間は、しきい値が正負のピーク電圧の中央（平均値）の場合、ＡＤ変換を行う周期ＴＳの２倍以上であることが必要である。しきい値が正負のピーク電圧の中央でない場合は、入力信号の立ち上がり時間や立ち下がり時間はさらに大きい必要がある。以下、しきい値が正負のピーク電圧の中央の場合について説明する。再び図８を参照する。
【００７０】
図８（Ａ）の正弦波や図８（Ｂ）の三角波では、立ち上がり時間や立ち下がり時間（０−１００％）は入力信号の周期ＴＰの半分なので、入力信号の周期ＴＰはＡＤ変換を行う周期ＴＳの４倍以上であることが必要である。図８（Ｃ）の台形波では上記の通り、入力信号の立ち上がり時間や立ち下がり時間がＡＤ変換を行う周期ＴＳの２倍以上であることが必要である。即ち第１の実施の形態では、入力信号の周期ＴＰの下限には制約がある。
【００７１】
なお正弦波の場合は、図８（Ａ）のように、時間と瞬時電圧が直線的な関係ではない。この場合は、正弦波の正負のピーク電圧を別途知って、ＶＤ（１）とＶＤ（２）に対して逆正弦関数で補正を行うことによって、点線で示す三角波のように時間に対して直線的な関係を知ることもできる。より正確なΔＴＰ（１）やΔＴＰ（２）を算出するためには、こうして得た直線的な関係に基づいて算出することが好ましい。
【００７２】
また、正弦波のように時間と瞬時電圧が直線的な関係ではない場合は、しきい値交差点の前後の各々１点以上、合計３点以上のＶＤを用いて、曲線補間（一例としてスプライン補間）を行い、より正確なΔＴＰ（１）やΔＴＰ（２）を算出することもできる。
【００７３】
図８（Ｄ）の方形波において、入力信号の立ち上がり時間や立ち下がり時間がＡＤ変換を行う周期ＴＳの２倍未満の場合は、ＡＤ変換を行う周期ＴＳの分解能よりも詳細に入力信号の周期ＴＰを得る前述の方法は適用できず、基本的にはＡＤ変換を行うサンプリング周期ＴＳの分解能に制約される。
【００７４】
一方、入力信号の周期ＴＰは、長くなればなるほどＶＤ（１）とＶＤ（２）の差が小さくなる。また入力信号の振幅が小さくなればなるほどＶＤ（１）とＶＤ（２）の差が小さくなる。ＶＤ（１）とＶＤ（２）の差が小さくなるとＡＤ変換結果の数値データ分解能が劣化するので、ΔＴＰ（１）やΔＴＰ（２）の分解能もまた劣化する。すなわち入力信号の周期ＴＰは必要な分解能が得られる程度に短く、入力信号の振幅は必要な分解能が得られる程度以上に大きい必要がある。入力信号の瞬時電圧はＡＤ変換部６０１の入力電圧範囲を超えてはいけないので、これも考慮する必要がある。即ち第１の実施の形態では、入力信号の周期ＴＰの上限にも制約がある。
【００７５】
第１の実施の形態では、入力信号の周期ＴＰには下限も上限も制約があるので、この間の周期範囲（周波数範囲）で適用可能である。
【００７６】
再び図４を参照する。入出力信号比較部１０１の一方の入力には、入力信号の周期ＴＰ又は周波数に換算した値が、数値データとして与えられる。他方の入力には、出力信号の周期又は周波数に換算した値が数値データとして与えられる。
【００７７】
出力信号の周期または周波数に換算した値は、図６に示す出力信号処理部４０２によって得ることができる。出力信号処理部４０２の構成や動作は入力信号処理部４０１と同様である。しかし、出力信号処理部４０２と入力信号処理部４０１は完全に同一の構成である必要はなく、異なる変形等を用いることが可能である。また、入力信号処理部４０１と出力信号処理部４０２では、サンプリング周期ＴＳの異なるサンプリングクロックを用いることも可能である。
【００７８】
信号発生部１０３としてＤＤＳ５を用いるときは、ＤＤＳ５の位相出力又は波形データ出力を出力信号処理部４０２の入力（信号処理部６の入力＝しきい値交差点検出部６０２の入力）に与えられる。ＤＤＳ５のアナログの出力信号を、出力信号処理部４０２の入力（ＡＤ変換部６０１の入力）に与えることもできる。
【００７９】
さらに信号発生部１０３としてＤＤＳ５を用いるときは、ＤＤＳ５への周波数設定値を数値データとしてそのまま、入出力信号比較部１０１の他方の入力に与えることも可能であり、この場合は出力信号処理部４０２が不要となる。（後述の第９の実施の形態を参照。）またこの場合は、入出力信号比較部１０１も信号発生部１０３もデジタル回路で構成されるので、ループフィルタ１０２もデジタルフィルタとすることが好ましいが、これに限定するものではない。
【００８０】
信号発生部１０３としてＤＤＳ５を用いる場合は、入力信号周波数と出力信号周波数の差が一定以上であることを検出したときには、特許文献１のように、特性が異なる複数の入出力信号比較部１０１の中から、周波数差の大小によって精度の高い方の入出力信号比較部１０１を選択できるように内部接続を切り替えたり、特許文献２のようにループフィルタ１０２の時定数を短くしたりした上で、ＤＤＳ５に対して入力信号と同じ周波数を設定することもできる。このような方法によれば、より高速に入力信号の周波数変化に追従することが可能となる。
【００８１】
一方、信号発生部１０３としてＶＣＯを用いるときは、ＶＣＯの周波数制御電圧をＡＤ変換し、必要があれば出力信号周期に換算して、これを数値データとして入出力信号比較部１０１の他方の入力に与えることができる。しかしＶＣＯの周波数制御電圧と出力周波数の関係は、周囲温度の影響等による誤差が大きい場合もある。
【００８２】
信号発生部１０３としてＶＣＯを用いるときに、より正確に出力信号の周期を得るためには、図４で括弧付きで示しているように、入力信号処理部４０１と同様の構成の、図６のような出力信号処理部４０２を用いることができる。出力信号処理部４０２の入力には、出力信号そのもの、もしくは出力信号に同期した信号を与える。出力信号処理部４０２の出力の数値データは、入出力信号比較部１０１の他方の入力に与えることができる。なお出力信号処理部４０２を使用しない場合は、直結する。
【００８３】
信号発生部１０３としてＶＣＯを用いるとき、入出力信号比較部１０１の出力がデジタル数値データのときは、ＤＡ変換してアナログ回路によるループフィルタ１０２を用いることができる。ループフィルタ１０２としてデジタルフィルタを用いる場合は、ループフィルタ１０２の出力をＤＡ変換してＶＣＯの周波数制御電圧とすることもできる。
【００８４】
図４において、信号発生部１０３として図５のようなＤＤＳ５を用いる場合も、出力信号の位相をより詳細に知るために出力信号処理部４０２を用いることができる。この場合、ＤＤＳ５の波形データ出力や位相出力の数値データを出力信号処理部４０２のしきい値交差点検出部６０２に直接入力することによって、出力信号処理部４０２のＡＤ変換部６０１を省略することが可能である。
【００８５】
信号発生部１０３として図５のようなＤＤＳ５を用いる場合、位相出力を出力信号処理部４０２の入力に接続し、かつしきい値ＶＴＨが位相０ｄｅｇに相当するときは、しきい値交差点検出部６０２でＶＤ（２）を求めることを省略することも可能である。
【００８６】
前述のように位相出力は鋸歯状波の数値データであり、位相０ｄｅｇに到達する直前の数値データはフルスケールに近く、位相０ｄｅｇを超えた直後の数値データは０に近い。位相０ｄｅｇを超えたことは、位相出力のＭＳＢ（最上位ビット）が反転したことによって知ることができる。
【００８７】
しきい値ＶＴＨは位相０ｄｅｇ、すなわち数値データ０なので、位相０ｄｅｇを超えた直後の数値データは、式（１−７）における［ＶＤ（１）−ＶＴＨ］部に相当する。また、ＤＤＳクロック毎にアキュムレータ５０１の出力が、信号の周波数を設定する数値データｆＳだけ増加する。すなわち周波数の数値データｆＳは、式（１−７）における［ＶＤ（１）−ＶＤ（２）］部に相当する。
【００８８】
これらを式（１−７）に当てはめれば、式（１−７）によって補正数値データΔＴＰ（１）を求めることができ、しきい値交差点検出部６０２でＶＤ（２）を求めることを省略することができる。
【００８９】
信号発生部１０３として図５のようなＤＤＳ５を用いる場合の、さらに別の省略方法として、入力信号処理部４０１のＡＤ変換部６０１のサンプリング周期ＴＳよりも十分に短い周期（十分に高い周波数）のクロックをＤＤＳ５で使用して、周期算出部６０４を省略する構成もある。このクロックは、信号発生部１０３としてのＤＤＳ５と出力信号処理部４０２に与えられる。十分に短い周期のクロックを使用するので、式（１−６）の方法によって、十分な分解能で出力信号のしきい値交差点や周期を求めることができる。このため、式（１−８）の方法を用いることなく出力信号のしきい値交差点の詳細な時刻を得ることができるので、出力信号処理部４０２の周期算出部６０４を、省略可能である。
【００９０】
〔第２の実施の形態〕
第２の実施の形態では、ＰＬＬ回路を用いた同期信号生成回路を示す。
以下、第１の実施の形態と同じ図４から図９に基づいて、第１の実施の形態と異なる部分についてのみ説明する。第１の実施の形態と共通する部分については、説明を省略する。
【００９１】
ＰＬＬ回路とＦＬＬ回路は、前述のように、入出力信号比較部１０１で直接比較する物理量が異なっている。即ちＦＬＬ回路では、入出力信号比較部１０１において、入力信号と出力信号の周波数（又は周期）を比較している。これに対してＰＬＬ回路では、入力信号と出力信号の位相（立ち上がり時刻又は立ち下がり時刻の時間差）を比較することによって、位相が一致するように動作する。入出力信号比較部１０１として位相周波数比較回路とチャージポンプ回路を使用して、位相と周波数の両方を一致させることも可能である。位相周波数比較回路とチャージポンプ回路として、デジタル回路で同様の機能を実現することも可能である。
【００９２】
図９を参照して、入力信号処理部４０１では、入力信号がしきい値ＶＴＨと交差する時刻（しきい値交差点）を知ることができる。また、図４において出力信号処理部４０２を備えるとき、出力信号処理部４０２では出力信号がしきい値ＶＴＨと交差する時刻を知ることができる。
【００９３】
第１の実施の形態に係る入出力信号比較部１０１は、２つの入力の周波数（又は周期）の差を出力していた。これに対して第２の実施の形態に係る入出力信号比較部１０１は、２つの入力のしきい値交差点における時刻の差（すなわち位相差）を出力する。
【００９４】
図９を参照して、入力信号処理部４０１では、入力信号のしきい値交差点と次のしきい値交差点の時刻差、すなわち入力信号の周期ＴＰ（＝１／周波数）を知ることもできる。また、出力信号処理部４０２でも同様に、出力信号の周期ＴＰ（＝１／周波数）も知ることができる。この場合、入出力信号比較部１０１として位相周波数比較回路とチャージポンプ回路（これらに相当するデジタル回路を含む）を使用すれば、位相差と周波数差の両方を示す出力を得ることができ、位相と周波数の両方を一致させることが可能となる。
【００９５】
信号発生部１０３としてＤＤＳ５を用いる場合、入力信号と出力信号の位相や周期（周波数）の差が一定以上であることを検出したときには、特許文献１のように、特性が異なる複数の入出力信号比較部１０１の中から、位相や周期の差の大小によって精度の高い方の入出力信号比較部１０１を選択できるように内部接続を切り替えたり、特許文献２のようにループフィルタ１０２の時定数を短くしたりした上で、出力信号が入力信号と同じ位相や周期になるようにＤＤＳ５に位相や周期を設定することもできる。このような方法によれば、より高速に入力信号の位相変化や周期変化に追従することが可能となる。
【００９６】
ただし、ＤＤＳ５で位相設定を変更すると、出力波形には不連続が生じるので、これによって問題が生じないような用途に適用できる。また、入力信号と出力信号の周波数に無視できない差がある場合、交差点を検出した時点とＤＤＳ５に位相設定を行う時点の時間差によって位相差が変化するときがある。このような場合は、入力信号と同じ周波数をＤＤＳ５に設定した後に再度交差点の時間差を検出し、改めてＤＤＳ５に位相設定を行う方法を採ることもできる。
【００９７】
〔第３の実施の形態〕
図１０から図１３に、第３の実施の形態を示す。
図１０は、波形整形部１００１と積分部１００２を追加した入力信号処理部４０１（出力信号処理部４０２）を示している。図１１は波形整形部１００１の一例を示している。図１２は積分部１００２の一例を示しており、図１３は積分部１００２の立ち上がり時の出力の例を示している。第３の実施の形態では、第１の実施の形態に係る図５や図６と同一又は同種の構成要素には同じ符号を付している。
【００９８】
第３の実施の形態は、第１の実施の形態や第２の実施の形態における入力信号処理部４０１内の、ＡＤ変換部６０１の前段に波形整形部１００１及び積分部１００２が配置された構成である。出力信号処理部４０２についても同様なので、ここでは入力信号処理部４０１について説明する。
【００９９】
波形整形部１００１は、入力信号を矩形波に変換する部分であり、例えば図１１のように、コンパレータを使用した回路による比較部１１０１によって構成される。比較部１１０１の出力レベルを所望の出力レベルに変換するレベル変換部１１０２を備えてもよく、レベル変換部１１０２を備えない場合は比較部１１０１の出力が波形整形部１００１の出力となる。
【０１００】
比較部１１０１は、入力される信号と基準電圧ＶＲＥＦとの大小関係に応じて、デジタル信号化されたハイレベルかローレベルに出力が振れ、出力には矩形波が現れる。基準電圧ＶＲＥＦを省略して基準電位に接続すれば、基準電位との大小関係に応じてハイレベルかローレベルの出力が得られる。
【０１０１】
入力信号である周期信号を比較部１１０１に与えると、入力信号と同じ周期を持つ矩形波が出力される。
【０１０２】
こうして矩形波化された信号のハイレベルの電圧をＶＨｉ、ローレベルの電圧をＶＬｏとする。一例として、ＶＨｉ＝５〔Ｖ〕、ＶＬｏ＝０〔Ｖ〕のようなロジックレベルの電圧値である。
【０１０３】
ただしこれらの値は例示であり、それぞれの論理値に対する具体的な電圧は、市販のロジックレベル変換用のＩＣや、一例としてレベル変換部１１０２に示したような、オフセットと利得を持たせた増幅回路を比較部１１０１の出力に追加することにより、ＶＨｉ及びＶＬＯそれぞれを所望の電圧値に変換可能である。具体的な一例として、レベル変換部１１０２においてＶＶ＝５〔Ｖ〕、２つの抵抗素子１１０３、１１０４が同じ抵抗値ＲＶであるとき、レベル変換部１１０２の入力が５〔Ｖ〕時に出力も５〔Ｖ〕、入力が０〔Ｖ〕時に出力が−５〔Ｖ〕の正負対称の電圧値に変換できる。
【０１０４】
波形整形部１００１の出力の矩形波信号は、積分部１００２の入力に接続される。第３の実施の形態における積分部１００２は、図１２に示したような、抵抗値ＲＣの抵抗素子１２０１と容量値ＣＣの容量素子１２０２による時定数ＣＣ・ＲＣの積分回路を例示している。時間応答を考えると、入力信号の立ち上がり部分を時刻０、時刻をｔとして、ｔ＜０でＶＬｏ、０＜＝ｔでＶＨｉとなるステップ信号の入力に対し、積分部１００２の出力は、図１３で示すような式（３−１）で表される過渡応答を示す。
【０１０５】
【数６】
2020202534.tif 000008
【０１０６】
第３の実施の形態では、この積分部１００２を通った信号を第１の実施の形態における入力信号とした場合と、同様の動作をすることになる。なお、積分部１００２を通った信号は、アナログ信号と考える。
【０１０７】
第１の実施の形態で説明したように、正弦波、三角波など（図８（Ａ）、図８（Ｂ）を参照）の入力信号の場合、波形整形部１００１や積分部１００２を備えないときは、信号周期が長ければ長いほど立ち上がり時間や立ち下がり時間も長くなる。このため、しきい値前後のＡＤ変換結果の差が小さくなり、ＡＤ変換部６０１において分解能が損なわれる。例えば信号周期が２倍になると、立ち上がり時間や立ち下がり時間も２倍になるため、しきい値前後のＡＤ変換結果の差は半分になり、ＡＤ変換結果の分解能が１ビット損なわれる。これに対して第３の実施の形態では、信号周期が長くても一定時間の立ち上がりや立ち下がりを示すので、ＡＤ変換部６０１の分解能を活かすことができるという効果を有する。
【０１０８】
ただし第３の実施の形態では、信号周期がさらに長くなると、入力信号が波形整形部１００１のしきい値をゆっくりと横切ることになるため、雑音等の影響によってしきい値を何回も横切って波形整形部１００１の出力がバタつく可能性がある。（実際、波形整形部１００１として例示したコンパレータにおいては、入力スルーレート即ち入力電圧の変化速度の下限が、仕様で制限されているものもある。）
【０１０９】
信号周期が長いときに生じるこのような問題を避けるためには、下記のような方法がある。
方法１：波形整形部１００１の入出力特性にヒステリシス特性を持たせる。
方法２：信号周期が遅いときには波形整形部１００１を使用しないように入力信号の経路を切り替えて、直接ＡＤ変換部６０１に与えるようにする。（積分部１００２は、使用しないようにしてもよいし、雑音等の抑制のために使用してもよい。）
方法３：補正数値データΔＴＰを用いる式（１−８）の方法ではなく、サンプリング点数をカウントする式（１−６）の方法によって入力信号の周期ＴＰを求める。信号周期が遅いためサンプリング点数が多くなるので、式（１−６）の方法によって測定値ＴＰＸが得られれば、そこからさらに補正数値データΔＴＰを算出しなくても、十分な時間分解能で入力信号の周期ＴＰを知ることができる。（方法２と併用するのも、好ましい。）
方法４：ＡＤ変換部６０１で出力データの移動平均を取って、しきい値交差点検出部６０２に出力する。（方法１では、ヒステリシス幅を超えるような雑音等の影響を受ける場合に、有効である。方法２や方法３においても、入力信号がしきい値をゆっくり横切るときに、雑音等の影響でしきい値を何回も横切ることを防止するために有効である。）
【０１１０】
一方、入力信号が台形波や矩形波のとき（図８（Ｃ）、図８（Ｄ）を参照）、特に立ち上がり時間や立ち下がり時間がサンプリング周期ＴＳの２倍未満のときは、補正数値データΔＴＰを用いる式（１−８）の方法を用いることができない。この場合でも、第３の実施の形態の波形整形部１００１や積分部１００２を用いれば、立ち上がり時間や立ち下がり時間をサンプリング周期ＴＳの２倍以上に変換できる。このため、補正数値データΔＴＰを用いる式（１−８）の方法を用いることができ、サンプリング周期ＴＳよりも高い時間分解能で入力信号の周期ＴＰを知ることが可能になる。
【０１１１】
なお入力信号が矩形波のときは、一般的に、信号周期によらず立ち上がり時間や立ち下がり時間はほぼ一定なので、信号周期が長くても入力信号が波形整形部１００１のしきい値をゆっくりと横切ることはない。
【０１１２】
積分部１００２の時定数ＣＣ・ＲＣを、サンプリング周期ＴＳに対して、例えば１０倍以上のように大きい値にとれば、しきい値を交差する前後２点のサンプリング点の間における積分回路の出力は、時間に対してほぼ直線的に変化するので、式（１−７）をそのまま適用できる。ただし、時定数を大きくするとその分、しきい値を交差する前後２点のサンプリング点間の電圧差が小さくなるため、ＡＤ変換部６０１の分解能を損ねたりノイズの影響を受けやすくなったりするので、適切な時定数を選択する必要がある。
【０１１３】
入力信号の立ち上がりを示す図１３を見ると、ハイレベルとローレベルの中間よりもローレベルに近い部分では比較的良好な直線性が得られ、ハイレベルに近い部分では直線性が劣っていることがわかる。従って、ハイレベルとローレベルの中間よりもローレベルに近いしきい値を用いれば、より直線性が向上するので、より小さい時定数を採用することも可能である。入力信号の立ち下がりを用いる場合は、ハイレベルとローレベルの中間よりもハイレベルに近いしきい値を用いればよい。
【０１１４】
第３の実施の形態によれば、入力信号や出力信号の周波数（周期）によらず一定の立ち上がり／立ち下がりが得られるので、十分な分解能で交差点の時刻を知ることができる。図１２では抵抗素子１２０１と容量素子１３０２による積分回路、即ち一次のＣＲローパスフィルタを例示しているが、より高次のＣＲローパスフィルタ、インダクタ素子と抵抗素子によるＲＬローパスフィルタ、インダクタ素子と容量素子によるＬＣローパスフィルタや、各種のアクティブフィルタを適用することも可能である。
【０１１５】
積分部１００２の出力が時間に対して直線的でないことを補う別の方法として、しきい値交差点の前後において各１点以上、合計３点以上のサンプリング点を用いて、曲線補間によってより正確なしきい値交差点の時刻を知る方法を用いることも可能である。
【０１１６】
積分部１００２の出力が時間に対して直線的でないことを補うためのさらに別の方法として、式（３−１）で示される非直線の過渡応答を、直線に近似変換することも可能である。これによって、時間に対して直線的な関係を知ることができ、より正確なしきい値交差点の時刻を知る方法を用いることが可能になる。例えば図１３における斜めの点線は、式（３−２）で示す直線であり、式（３−１）を式（３−２）に近似変換することによって、時間に対して直線的な関係を知ることができる。
【０１１７】
【数７】
2020202534.tif 000009
【０１１８】
なお式（３−２）による直線は一例であり、他の直線でもよい。例えば、式（３−２）の基準電位等における接線を用いることも可能である。
【０１１９】
〔第４の実施の形態〕
図１４から図１６に、第４の実施の形態を示す。
図１４には積分部１００２の別の例を示しており、図１５と図１６は図１４と同様の回路である。図１５は積分部１００２の入力がハイレベルに変化したときの動作を示し、図１６は積分部１００２の入力がローレベルに変化したときの動作を示している。図１７は、信号周期の長短による積分部１００２の出力波形例を示している。第４の実施の形態では、第１の実施の形態に係る図６と同一又は同種の構成要素には同じ符号を付しており、第３の実施の形態に係る図１０と同一又は同種の構成要素には同じ符号を付している。
【０１２０】
入力信号処理部４０１や出力信号処理部４０２に含まれる積分部１００２は、第３の実施の形態では抵抗素子１２０１と容量素子１２０２により構成される不完全積分回路であった。この場合は、積分部１００２への矩形波入力の立ち上がり部分や立ち下がり部分に対して、出力信号は、式（３−１）のような指数関数で表される時間依存性を持つ応答となる。そのため、第３の実施の形態のような積分部１００２の積分回路では、周期算出のための補正数値データは、直線近似では、ずれが生じる。
【０１２１】
この点を改良したのが、第４の実施の形態であり、積分部１００２を完全積分回路とすることによって、時間経過に対する電圧変化が一定の動作、すなわち直線性のよい動作をする。
【０１２２】
完全積分回路の一例として、図１４で示すような、定電流源、ダイオードブリッジと容量素子による完全積分回路の構成について説明する。
【０１２３】
図１４の積分部１００２は、以下のような構成である。
・概同特性のダイオード４つを図１４のように接続した、ダイオードブリッジ１４０３を含む。
・ダイオードブリッジ１４０３のアノード同士が接続されている点には、高電位側の定電流源１４０１が、ダイオードブリッジ１４０３内に電流が流れ込む方向に接続されている。
・ダイオードブリッジ１４０３のカソード同士が接続されている点には、低電位側の定電流源１４０２が、ダイオードブリッジ１４０３内から電流が流れ出す方向に接続されている。
・＋Ｖはハイレベルよりも高い電圧であり、−Ｖはローレベルよりも低い電圧である。入力電圧がハイレベルからローレベルの間のとき、高電位側の定電流源１４０１も低電位側の定電流源１４０２も、共に正常に定電流源として動作する。
・高電位側の定電流源１４０１及び低電位側の定電流源１４０２は、同じ大きさの電流ＩＣを流すように構成される。
【０１２４】
積分部１００２の入力電圧をＶＡ、容量素子１４０４の基準電位側ではない方の端子電圧をＶＢ、ダイオードブリッジ１４０３の各部に流れる電流を図１４に示すようにＩＡ１、ＩＡ２、ＩＢ１、ＩＢ２とし、容量素子１４０４に流れ込む電流をＩＣＣとする。
さらに、出力端子に接続される回路のインピーダンスによる時定数への影響を避ける目的で、容量素子１４０４と積分部１００２の出力との間にバッファアンプ１４０５を設けてもよい。バッファアンプ１４０５を設けない場合は、端子電圧ＶＢが積分部１００２の出力になる。必要があれば、前述のレベル変換部１１０２の代わりとして、バッファアンプ１４０５にレベル変換機能を持たせることもできる。
図１４の下の図では、入力電圧ＶＡが正負対称の矩形波のときの、入力電圧ＶＡと端子電圧ＶＢを例示しているが、入力電圧ＶＡは正負対称に限定されない。
【０１２５】
これらを前提として、図１４の構成による積分部１００２の動作を説明する。
（１）ＶＡ＝ＶＬｏでの定常状態での動作
まず初めに、入力電圧ＶＡがＶＬｏ一定で、積分部１００２全体が定常状態である場合を考える。このような状態では、容量ＣＣの容量素子１４０４に流れる電流ＩＣＣは０であり、ＶＢは、ここまでの情報だけでは具体的な値は未知ではあるが、ある一定の電圧で安定した状態となっている。
このとき、ダイオードブリッジ１４０３のＶＢ側のノードに流れる電流の関係と、ＩＣＣ＝０であることから、次の式（４−１）が成り立つ。
【０１２６】
【数８】
2020202534.tif 000010
【０１２７】
また、高電位側の電流源１４０１及び低電位側の電流源１４０２の電流がともにＩＣであることから、次の式（４−２）が成り立つ。
【０１２８】
【数９】
2020202534.tif 000011
【０１２９】
式（４−１）及び式（４−２）より、次の式（４−３）が成り立つ。
【０１３０】
【数１０】
2020202534.tif 000012
【０１３１】
すなわち、ＶＡを出力している信号源への電流の流入や流出はない、ということがわかる。
ダイオードブリッジ１４０３の４つのダイオードは、概同特性であり、ＩＡ１、ＩＢ１でともにダイオードに対して順方向電流が流れることから、ダイオードの順方向電圧も概同電圧となる。以下では、ここで使用するダイオードの順方向電圧は、順方向電流が流れていれば電流値によらず一定であると近似し、この順方向電圧をＶＦとして考察する。
ＶＡの側から見た容量Ｃｃの容量素子１４０４の端子電圧ＶＢは、次の式（４−４）と表せる。
【０１３２】
【数１１】
2020202534.tif 000013
【０１３３】
また、高電位側の定電流源１４０１とダイオードブリッジ１４０３との接続点の電圧をＶＤ＋、低電位側の定電流源１４０２とダイオードブリッジ１４０３との接続点の電圧をＶＤ−とすれば、それぞれ以下のようになる。
【０１３４】
【数１２】
2020202534.tif 000014
【０１３５】
これらのことから、定電流源１４０１、１４０２の電圧が変化する範囲は、入力電圧ＶＡ、ＶＢよりもＶＦの分、余計に必要なので、定電流源１４０１、１４０２の動作上、ダイオードブリッジ１４０３に用いるダイオードは、一例としてショットキーバリアダイオードのような、順方向電圧が小さいダイオードである方が有利であることがわかる。
【０１３６】
（２）ＶＡがＶＬｏからＶＨｉに急変してから定常状態に近づくまでの動作
図１５を参照して、ＶＡがＶＬｏからＶＨｉに急変してから定常状態に近づくまでの動作を説明する。
【０１３７】
波形整形部１００１の出力は電圧出力なので、ＶＡは無負荷時のＶＨｉと等しくなる。一方、ＶＢは、容量素子１４０４の端子電圧であり、電圧が変化するには電流が流れる必要があるため、急変はできない。
そのため、ＶＡの急変直後、順方向電流ＩＢ１が流れていてダイオードの持ち電圧がＶＦであることにより、ＶＤ＋はＶＢ＋ＶＦから急変することができず、ＩＡ１が流れるダイオードには逆方向電圧が印加されることとなり、ＩＡ１は０となる。
【０１３８】
一方、ＩＡ２が流れるダイオードは、ＶＡがＶＨｉに急変しても印加される電圧の向きが変わらず、ＩＡ２は流れ続けられるため、ＶＤ−はＶＡの急変に追随し、ＶＤ−＝ＶＡ−ＶＦとなる。
そして、ＶＤ−がＶＡの変化に追随することで、ＩＢ２が流れるダイオードは逆方向電圧がかかり、ＩＢ２には電流が流れなくなる。
【０１３９】
このようなことが起こる中で、高電位側の電流源１４０１及び低電位側の電流源１４０２が流す電流ＩＣは、それぞれ一定であることから、高電位側の電流源１４０１の電流ＩＣはそのまま容量素子１４０４に流れ、低電位側の電流源１４０２が吸い込む電流ＩＣは入力側から供給されることとなる。
【０１４０】
このように、容量素子１４０４に一定の電流ＩＣが流れることで、ＶＢは、ＶＡが急変時を時刻０とすると、式（４−７）のように表わせる。
【０１４１】
【数１３】
2020202534.tif 000015
【０１４２】
式（４−７）より、ＶＢは、傾きがＩＣ／ＣＣとなる一定の時間依存性を示すことがわかる。
【０１４３】
（３）ＶＡ＝ＶＨｉで定常状態での動作
（２）で述べた変化は、ＶＡがＶＢと等しくなると、高電位側の電流源１４０１の電流がダイオードブリッジ１４０３を通って低電位側の電流源１４０２に流れることができるようになるため、（１）と同様、ＶＡ＝ＶＢ＝ＶＨｉで定常状態に落ち着く。
【０１４４】
なお、ＶＡがＶＢと等しくなる直前の、ＶＢがＶＡ−ＶＦ近辺から、それまで逆方向電圧が印加されてオフになっていたダイオードに対して、徐々に順方向電圧がかかり始めるため、ダイオードの動作が理想状態からずれてくる。
このずれの影響を極力避けるには、ダイオードブリッジ１４０３に用いるダイオードは、一例として、ショットキーバリアダイオードのような順方向電圧が小さいダイオードが、より適している。またショットキーバリアダイオードは、逆回復時間が短く高速スイッチング動作に適しているため、より高速の信号に対応できる積分部１００２が得られる、という効果も有している。
【０１４５】
（４）ＶＡがＶＨｉからＶＬｏに急変してから次に定常状態に近づくまでの動作
図１６を参照して、ＶＡがＶＨｉからＶＬｏに急変してから定常状態に近づくまでの動作を説明する。
（２）と同様に考察することで、図１６に示すように、逆方向電圧が印加されるダイオードと順方向電流が流れるダイオードが（２）のときと入れ替わり、容量素子１４０４の持つ電荷が、低電位側の電流源１４０２からＩＣで吸い込まれる動作となり、ＶＢの変化の傾きが−ＩＣ／ＣＣとなることがわかる。
【０１４６】
（５）その他
（１）から（４）の動作によって、矩形波入力に対して、入力が急変したときに時間に対して一定の電圧変化をし、入力電圧と同じ電圧で定常状態となる積分部１００２を構成可能である。この結果、積分部１００２の立ち上がり時間（０％から１００％）や立ち下がり時間（１００％から０％）をＴＵとすると、式（４−８）のようになる。
【０１４７】
【数１４】
2020202534.tif 000016
【０１４８】
積分部１００２が、この例に挙げたような完全積分器であれば、ＡＤ変換部６０１に入力される信号の傾きが一定となるため、周期測定の補正数値データを高精度に得ることが可能となる。なおこのような積分部１００２の出力信号も、アナログ信号と考える。
また、この傾きがＩＣ／ＣＣという設計事項に基づく（設計時点で既知の）値であることから、交差検出後の数値データＶＤ（１）があれば、ＶＤ（２）との直線補間をすることなく、ＶＤ（１）から、以下の式（４−９）で補正数値データΔＴＰ（１）を求めることもできる。
【０１４９】
【数１５】
2020202534.tif 000017
【０１５０】
なお、ＶＤ（１）−ＶＴＨに絶対値がついているのは、立ち上がり検出か立ち下がり検出かによる、結果に現れる符号の違いを吸収するためである。
【０１５１】
また、逆にしきい値交差直前の数値データＶＤ（２）から補正数値データΔＴＰ（１）を求めることも可能であり、式（４−１０）により求めることができる。
【０１５２】
【数１６】
2020202534.tif 000018
【０１５３】
図１７は、デューティ比率が５０％時における、信号周期の長短による積分部１００２の出力波形例を示している。入力信号の周期ＴＰがＴＵの２倍より大きいときは、図１７（Ａ）のように積分部１００２の出力に平坦部が発生する。ちょうど２倍のときは、図１７（Ｂ）のように積分部１００２の出力の平坦部がなくなる限界状態となる。２倍未満のときは、図１７（Ｃ）のように積分部１００２の出力振幅が小さくなってしまう。
なおデューティ比率が５０％以外の場合は、入力信号の周期ＴＰがＴＵの２倍よりも小さい比率で、上下いずれかの出力の平坦部がなくなったり、積分部１００２の出力振幅が小さくなったりする。
【０１５４】
一般的には図１７（Ａ）の領域で使用することが好ましいが、平坦部がなかったり出力振幅が小さくなったりすることを考慮した上で、図１７（Ｂ）や図１７（Ｃ）の領域を使用することもできる。図１７（Ｂ）や図１７（Ｃ）の領域では問題が生じうる場合には、入力信号の周期ＴＰがＴＵの２倍以下（デューティ比率５０％時）のときに入力信号の許容周波数範囲外と判定して、例えばＬＥＤ表示等で警告表示してもよい。
【０１５５】
サンプリング周期ＴＳを基準とした補正数値データΔＴＰ（１）の分解能は、数値データＶＤ（１）やＶＤ（２）の数値の差によって決まる。これらの関係は、補正数値データΔＴＰ（１）の分解能をＲｅｓ、ＡＤ変換部６０１の１ＬＳＢ（最小分解能）に相当する電圧をＶＬＳＢ、ｍ＝ＩＣ／ＣＣとすると、式（４−１１）のようになる。（左辺、右辺共に、１サンプリング周期の間の数値データＶＤ（１）の変化量である。）
【０１５６】
【数１７】
2020202534.tif 000019
【０１５７】
サンプリング周期ＴＳと、積分部１００２の出力信号の傾きは、設計時にあらかじめ決められる量であるから、しきい値交差前後の２点のうち少なくとも一方で、積分部１００２の出力が定常状態に落ち着く前の傾斜がある部分でサンプリングされる必要がある。
【０１５８】
サンプリング周期ＴＳの間に、ＶＬｏからＶＨｉに変化しきってしまう場合や、その逆の場合、完全積分器の傾きに基づく補正数値データの算出や、２点のデータによる直線補間による高精度な補正数値データの算出を行うことはできない。
【０１５９】
しきい値ＶＴＨがＶＨｉとＶＬｏの平均電圧のとき、式（１−７）によって補正数値データΔＴＰ（１）を得るためには、立ち上がりや立ち下がり中に２点以上サンプリングを行う、即ちサンプリング周期Ｔｓが立ち上がり／立ち下がり時間ＴＵの半分以下であることが必要である。
【０１６０】
補正数値データΔＴＰ（１）の分解能を高くするためには、サンプリング周期ＴｓがＴＵの半分に近く、かつ外乱の影響等を回避するために半分より若干小さく（一例として、半分よりもさらに１割程度小さく）なるように設計することが好ましい。
【０１６１】
サンプリング周期ＴｓがＴＵの半分より大きくＴＵ以下のとき、前述の図１７（Ａ）の領域では、しきい値交差前後の２点のうち１点は、定常状態部分をサンプリングすることになる。この場合は、積分部１００２が積分動作をしている部分でサンプリングした方の数値データを選択して補正数値データを生成する仕組みを用い、式（４−９）や式（４−１０）を適用することによって、補正数値データを得ることもできる。これは、第４の実施の形態において、ＡＤ変換部６０１に入力される信号の傾きが一定のためである。
【０１６２】
第４の実施の形態によれば、入力信号や出力信号の周波数（周期）によらず一定の立ち上がり／立ち下がりが得られるので、十分な分解能で交差点の時刻を知ることができる。
【０１６３】
〔第５の実施の形態〕
第５の実施の形態では、前述の第３の実施の形態や第４の実施の形態において、信号発生部１０３としてＤＤＳ５を用いた同期信号生成回路４の例を示す。この場合、ＤＤＳ５のアナログ信号による出力信号を出力信号処理部４０２のＡＤ変換部６０１にフィードバックすることで、第３の実施の形態や第４の実施の形態と同様に、入力信号や出力信号の周波数（周期）によらず一定の立ち上がり／立ち下がりが得られ、十分な分解能で交差点の時刻を知ることができる。
【０１６４】
しかし、出力信号処理部４０２からＡＤ変換部６０１を省略し、ＤＤＳ５の波形データ出力をフィードバックする場合、出力信号の周波数が低いとき（周期が長いとき）にはしきい値前後の波形データの差が小さくなるため、十分な分解能で交差点の時刻を知ることができない。
【０１６５】
出力信号処理部４０２からＡＤ変換部６０１を省略しながら、十分な分解能で交差点の時刻を知るためには、ＤＤＳ５のアキュムレータ５０１と位相加算器５０２を十分な長さのビット長として、十分な高分解能の位相出力をフィードバックする方法を採ることができる。
【０１６６】
図５において、ＤＡ変換器５０４のビット長は、せいぜい２４ビットまでが一般的である。一例として、より一般的な１６ビットのＤＡ変換器５０４を用いる場合、ルックアップテーブル５０３の出力データも同じ１６ビットにするのが効率的である。この場合、ルックアップテーブル５０３を構成するメモリのワード長は、一例として２１８ワード（２５６キロワード）程度に選択するのが好ましく、位相加算器５０２のビット長も１８ビットで足りる。
【０１６７】
しかしアキュムレータ５０１と位相加算器５０２をより大きなビット長の構成（一例として６４ビット）にして、ＭＳＢ側から必要なビット長だけをルックアップテーブル５０３に与えることもできる。大きなビット長のアキュムレータ５０１と位相加算器５０２を用いれば、位相出力の分解能が大きくなるため、その分、出力信号の周波数が低い場合にも十分な分解能で交差点の時刻を知ることができるようになる。
【０１６８】
ルックアップテーブル５０３として大容量のメモリを用いたり、高分解能のＤＡ変換器５０４を用いたりすると、大きなコストアップになる。これに対してアキュムレータ５０１や位相加算器５０２のビット長を大きくすることは、比較的小さなコストアップに留めることができる。なお前述のように、位相加算器５０２は任意構成要素であり、位相加算器５０２を省略してコストダウンを図ることも可能である。
【０１６９】
なお、ＤＤＳ５の位相出力データは一例として、出力信号の位相が０ｄｅｇのときは最小値のゼロ、１８０ｄｅｇのときにフルスケールの半分、３６０ｄｅｇの直前ではほぼフルスケールの値を取る。この場合、一例としてしきい値を０ｄｅｇに取ると、しきい値交差点の前のデータはフルスケールに近く、後のデータはゼロを少し超えた値になり、時間に対するデータの大小が逆転する。このようなときは、例えばしきい値交差点の前のデータからフルスケール値を差し引くことによって、しきい値交差点の時刻を求めることができる。
【０１７０】
〔第６の実施の形態〕
第６の実施の形態は、第３の実施の形態から第５の実施の形態において、波形整形部１００１中に分周部を追加する例を示す。
【０１７１】
図１８は、波形整形部１００１中の比較部１１０１の後に、分周部１８０１を追加した構成例を示している。さらにレベル変換部１１０２を備える場合は、比較部１１０１とレベル変換部１１０２の間に分周部１８０１を追加し、レベル変換部１１０２を備えない場合は分周部１８０１の出力がそのまま波形整形部１００１の出力となる。レベル変換部１１０２の後に分周部１８０１を追加し、分周部１８０１の出力を波形整形部１００１の出力とすることも可能である。
第６の実施の形態では、第３の実施の形態に係る図１０や図１１と同一又は同種の構成要素には同じ符号を付している。
【０１７２】
入力信号処理部４０１に分周部１８０１を追加すると、従来技術における入力分周部１０４と同様の分周動作となる。出力信号処理部４０２に分周部１８０１を追加すると、従来技術における出力分周部１０５と同様の分周動作となる。
【０１７３】
即ち、入力信号処理部４０１中の分周部１８０１がｎ分周動作をする場合、出力信号の周波数は入力信号の１／ｎ倍となり、出力信号処理部４０２中の分周部１８０１がｍ分周動作をする場合、出力信号の周波数は入力信号のｍ倍となる。入力信号処理部４０１と出力信号処理部４０２の両方に分周部１８０１を追加すると、出力信号の周波数はｍ／ｎ倍（周期は入力信号のｎ／ｍ倍）になる。（ｎ及びｍは、正の整数である。）
【０１７４】
また、分周部１８０１を追加する場合は、積分部１００２に与えられる矩形波の周期が分周比倍だけ長くなる。
例えば、比較部１１０１において出力される矩形波が一般的なロジックレベルになるように構成すれば、分周部１８０１は一般的なロジック回路を用いることができる。代表的な一例として、２分周はＴフリップフロップ（Ｄフリップフロップの反転出力をＤ入力に接続しても同様）を用いることができ、２Ｎ分周はＴフリップフロップをＮ個縦続接続すれば得られる。正の整数の任意の分周比を持つロジック回路、より細かい分周比が得られるフラクショナル分周器や、これらにおいて分周比を任意に選択可能な回路を用いることもできるが、いずれも当業者にとっては慣用されている回路なので、これ以上の説明を省略する。
【０１７５】
分周部１８０１の回路の種類によっては、入力のデューティ比率が５０％でなくても、分周部１８０１の出力デューティ比率が５０％になる回路を選択可能であり、図１７において平坦部を確保しやすくなるので、より望ましい結果が得られる。この一例として、２分周回路や２Ｎ分周回路に加えて、正の整数の分周比を任意に選択可能な回路の出力側に２分周回路を追加すれば、出力のデューティ比率を５０％にすることができる。
【０１７６】
第３の実施の形態から第５の実施の形態に係る図１７において、しきい値ＶＴＨがＶＨｉとＶＬｏの平均電圧のときは、立ち上がり交差点から次の立ち下がり交差点までの時間と、立ち下がり交差点から次の立ち上がり交差点までの時間が等しくなる。（図１７のＴＰ’とＴＰ”を参照。）この結果、これらの時間ＴＰ’やＴＰ”は、立ち上がり交差点から次の立ち上がり交差点までの時間ＴＰの半分、又は立ち下がり交差点から次の立ち下がり交差点までの時間ＴＰの半分となる。（図１７のＴＰを参照。）
【０１７７】
このため、分周部１８０１で２分周してしきい値交差点検出部６０２でＴＰ’やＴＰ”を測定した場合の周期算出部６０４の出力と、分周せずにしきい値交差点検出部６０２でＴＰを測定した場合の周期算出部６０４の出力は、等しくなる。この場合は、分周せずに図１７（Ｃ）のようになる入力信号周期のときでも、分周部１８０１によって図１７（Ｂ）や図１７（Ａ）のようにできうるという利点がある。
【０１７８】
〔第７の実施の形態〕
第７の実施の形態は、ＤＤＳ５にデジタルの乗算器を追加する方法による、分周部の例を示す。
【０１７９】
図１９は、ＤＤＳ５に乗算器１９０１と乗算器１９０２の両方を追加する例を示しているが、いずれか一方の乗算器だけを備えることも可能である。
信号発生部１０３としてＤＤＳ５を用い、出力信号処理部４０２を介して第２の位相出力を入出力信号比較部１０１にフィードバックする場合を考える。
【０１８０】
この場合、図１９に示すように、乗算器１９０１や乗算器１９０２を追加することができる。乗算器１９０１はｍ倍のデジタル乗算器（ｍは正の整数）であり、乗算器１９０２はｎ倍のデジタル乗算器（ｎは正の整数）とする。
【０１８１】
乗算器１９０１だけを備えるときを考える。位相加算器５０２を備えるときは位相加算器の出力が、備えないときは位相アキュムレータ５０１の出力が、第２の位相出力となる。第２の位相出力は、出力信号処理部４０２を介して入出力信号比較部１０１にフィードバックしている。乗算器１９０１の出力（図１９における第１の位相出力）の周波数は、位相アキュムレータ５０１の周波数のｍ倍になる。位相アキュムレータ５０１は、同期信号生成回路４の入力信号の周波数と同じ周波数になるように動作している。このため、ＤＤＳ５の波形データ出力や出力信号の周波数は、同期信号生成回路４の入力信号の周波数のｍ倍になる。これは、従来技術における出力分周部１０５と同様の動作である。
【０１８２】
乗算器１９０２だけを備えるときは、乗算器１９０２の出力（図１９における第２の位相出力）の周波数は、位相アキュムレータ５０１の周波数のｎ倍になる。乗算器１９０２の出力は、同期信号生成回路４の入力信号の周波数と同じ周波数になるように動作する。このため、ＤＤＳ５の位相アキュムレータ５０１、波形データ出力や出力信号の周波数は、同期信号生成回路４の入力信号の周波数の１／ｎ倍になる。これは、従来技術における入力分周部１０４と同様の動作である。
【０１８３】
乗算器１９０１と乗算器１９０２の両方を備えるときは、同期信号生成回路４の出力信号周波数は入力信号周波数のｍ／ｎ倍になり、これは、従来技術において入力分周部１０４と出力分周部１０５の両方を備えるときと同様である。
【０１８４】
よって本発明では、このようなデジタル乗算器は分周部又は分周器の一種と考えるものとする。このデジタル乗算器は、入力信号処理部に含まれ入力分周部１０４に相当する分周部１８０１や、出力信号処理部に含まれ出力分周部１０５に相当する分周部１８０１と、併用可能である。
【０１８５】
なお乗算器１９０１や乗算器１９０２の乗算定数が２Ｎの場合は、ＭＳＢ方向にＮビットシフトするだけなので、特に簡単に実現できる。
【０１８６】
入力信号処理部に含まれる入力分周部１０４に相当する分周部１８０１を用いると、同期信号生成回路４の入力信号の周波数が下がったときと同様、同期動作が遅くなることがある。しかしＤＤＳ５に乗算器１９０２を付加した場合は、このような問題は生じない。
【０１８７】
〔第８の実施の形態〕
第８の実施の形態では、前出の図９を参照して、複数のしきい値交差点を利用する分周方法を示す。
【０１８８】
第６の実施の形態では、入力信号処理部４０１や出力信号処理部４０２の中に分周部１８０１を追加する例を示した。また第７の実施の形態では、ＤＤＳ５にデジタルの乗算器を追加する方法による、分周部の例を示した。第８の実施の形態では、しきい値交差点検出部６０２やカウンタ部６０３によって分周を行う例を示す。
【０１８９】
図９では、立ち上がり方向のしきい値交差点の検出時刻から、次の立ち上がり方向のしきい値交差点の検出時刻までの時間ＴＰＸを式（１−６）で求め、さらに補正数値データΔＴＰ（１）とΔＴＰ（２）を用いて信号の周期ＴＰを式（１−８）で得て、入力信号処理部４０１や出力信号処理部４０２の出力としていた。
【０１９０】
例えば、ある立ち上がり方向のしきい値交差点の検出時刻から、２つ先の立ち上がり方向のしきい値交差点の検出時刻までの時間ＴＰＸを式（１−６）で求め、補正数値データΔＴＰ（１）とΔＴＰ（２）を用いて信号の周期ＴＰを式（１−８）で得るようにすれば、２周期分の周期ＴＰが得られ、２分周したことになる。３つ先の立ち上がり方向のしきい値交差点によれば３分周、Ｎ個先のしきい値交差点によればＮ分周（Ｎは正の整数）を実現できる。
【０１９１】
この分周数Ｎは、一例として、図不示の別のカウンタや、ソフトウェアによる計数でも実現することができる。
【０１９２】
別の方法として、連続して得られた信号の周期ＴＰのＮ個分の加算値を用いてＮ分周を実現することもできる。
【０１９３】
この方法によってＮ分周を行う場合、しきい値交差点Ｎ個毎に入力信号処理部４０１や出力信号処理部４０２に信号の周期ＴＰを出力してもよいが、しきい値交差点毎に入力信号処理部４０１や出力信号処理部４０２に信号の周期ＴＰを出力することも可能である。連続して得られた信号の周期ＴＰを、ＴＰ１、ＴＰ２…ＴＰｎ（ｎは正の整数）とすると、一例として２分周（Ｎ＝２）のとき、最初はＴＰ１＋ＴＰ２を、次はＴＰ２＋ＴＰ３を…のように出力することによって、しきい値交差点毎に信号の周期ＴＰを出力できる。
【０１９４】
立ち上がり方向のしきい値交差点から立ち下がり方向のしきい値交差点までの時間と、立ち下がり方向のしきい値交差点から立ち上がり方向のしきい値交差点までの時間が等しい場合（デューティ比率が５０％の場合）を考える。この場合はさらに、立ち上がり方向のしきい値交差点の検出時刻から、次の立ち下がり方向のしきい値交差点の検出時刻までの時間ＴＰＸを式（１−６）で求め、補正数値データΔＴＰ（１）とΔＴＰ（２）を用いて信号の周期ＴＰを式（１−８）で得るようにすれば、０．５周期分の周期ＴＰが得られ、０．５分周したことになる。立ち上がり方向のしきい値交差点の検出時刻から、次の立ち上がり方向のしきい値交差点のさらに次の立ち下がり方向のしきい値交差点の検出時刻までの時間ＴＰＸを式（１−６）で求め、補正数値データΔＴＰ（１）とΔＴＰ（２）を用いて信号の周期ＴＰを式（１−８）で得るようにすれば、１．５周期分の周期ＴＰが得られ、１．５分周したことになる。即ち、立ち上がり方向のしきい値交差点と立ち下がり方向のしきい値交差点を併用すれば、元の周期ＴＰの半分の周期を基準とした０．５周期単位の分周が可能になる。
【０１９５】
立ち上がり方向のしきい値交差点から立ち下がり方向のしきい値交差点までの時間と、立ち下がり方向のしきい値交差点から立ち上がり方向のしきい値交差点までの時間が等しくない場合は、連続する偶数個の周期ＴＰの平均や移動平均を取ればよい。
【０１９６】
入力信号処理部４０１がｎ分周動作をする場合、出力信号の周波数は入力信号の周波数の１／ｎ倍となり、出力信号処理部４０２がｍ分周動作をする場合、出力信号の周波数は入力信号の周波数のｍ倍となる。入力信号処理部４０１と出力信号処理部４０２で分周動作すれば、出力信号の周波数は入力信号の周波数のｍ／ｎ倍になる。立ち上がり方向のしきい値交差点と立ち下がり方向のしきい値交差点を併用して０．５周期単位の分周を行う場合は、ｎ及びｍは０．５の正の整数倍である。同一方向のしきい値交差点を用いて分周を行う場合は、ｎ及びｍは正の整数である。
【０１９７】
第６の実施の形態の分周部１８０１は、分周比の分、より高い周波数の信号（より短い周期の信号）に適用できるという特徴を有しているが、第８の実施の形態はこのような特徴は有しない。
【０１９８】
一方、しきい値交差点検出部６０２やカウンタ部６０３をＦＰＧＡの内部やソフトウェアで実現する場合は、第８の実施の形態による分周動作は、第６の実施の形態の分周部１８０１や第７の実施の形態の乗算器１９０１、１９０２による分周部よりも低コストで実現できる可能性があるという特徴を有する。必要があれば、第６の実施の形態の分周部１８０１や第７の実施の形態の乗算器１９０１、１９０２による分周部と、第８の実施の形態による分周動作を併用することも可能である。
【０１９９】
〔第９の実施の形態〕
第９の実施の形態では、出力信号処理部４０２を備えないＦＬＬによる同期信号生成回路４の例を示す。図４を参照する。
【０２００】
従来技術に係るデジタル信号処理によるＦＬＬの例で示したように、信号発生部１０３として数値データで出力信号周期や周波数を設定する場合（一例として、ＤＤＳ）、その設定数値データを出力信号周期や周波数としてそのまま入出力信号比較部１０１にフィードバックすることができる。
【０２０１】
本発明に係る図４でも同様に、この方法を適用することが可能である。この場合は、出力信号処理部４０２によって出力信号の周波数を求めることは不要であり、出力信号処理部４０２を省略できる。（ただし入力信号処理部４０１は必要であり、前述の各実施の形態と同様である。）
【０２０２】
しかしこの方法では、出力信号のしきい値交差点の時刻情報を得ることはできないので、ＰＬＬ（位相比較器、位相周波数比較器共）を構成することはできず、周波数を同期させるＦＬＬにのみ適用可能である。
【０２０３】
第９の実施の形態のＦＬＬの信号発生部１０３では、入出力信号比較部１０１にフィードバックする出力信号の周波数設定（ループフィルタ１０２から信号発生部１０３に与えられる設定）と、実際の信号発生部１０３の出力信号周波数を異ならせることができるように構成することも可能である。
【０２０４】
一例として、入力信号周波数が１ｋＨｚのとき、入出力信号比較部１０１にフィードバックする出力信号周波数のデジタル数値データも１ｋＨｚになるようにＦＬＬ動作する。この場合の一例として、入出力信号比較部１０１にフィードバックする出力信号の周波数設定に対して、実際にＤＤＳ５への周波数設定値を２倍にすると、出力信号の周波数は２ｋＨｚになる。この動作は一例として、第６の実施の形態や第８の実施の形態において、出力信号処理部４０２中で２分周を行ったときと同様である。
【０２０５】
第６の実施の形態から第８の実施の形態による出力信号処理部４０２の分周は原則として整数分周だけであるが、入出力信号比較部１０１にフィードバックする出力信号周期設定と実際にＤＤＳ５に設定する周波数設定値の比率は簡単な整数比に限定されず、０よりも大きい比率であればよい。このため、２分周よりも小さい分周比（一例として、１．３７分周や、０．１２分周）に相当する比率も可能である。
【０２０６】
この比率の分解能は、比率演算を行う部分の分解能と、信号発生部１０３の周期（周波数）設定分解能によって決まる。即ち、第９の実施の形態では、入力信号の変動に同期しながら、入力信号と簡単な整数比ではないような周波数の出力信号を得ることができる。
【０２０７】
また、信号発生部１０３としてＤＤＳ５を用いる場合は、入力信号周期ＴＰと出力信号周期の差が一定以上であることを検出したときには、特許文献１のように、特性が異なる複数の入出力信号比較部１０１の中から、周波数差の大小によって精度の高い方の入出力信号比較部１０１を選択できるように内部接続を切り替えたり、特許文献２のようにループフィルタ１０２の時定数を短くしたりした上で、ＤＤＳ５に対して入力信号周期ＴＰと同じ周期を設定することもできる。このような方法によれば、より高速に入力信号の周期変化（周波数変化）に追従することが可能となる。
【０２０８】
〔まとめ〕
以上の各実施の形態の概要を、表１から表３にまとめる。これらの表中では、符号の記載を省略している。
【０２０９】
表１は、同期信号生成回路４の基本的な回路構成と、入出力信号比較部１０１の構成や入力の対応を示している。ＰＬＬは、入出力信号比較部１０１が位相比較器相当と位相周波数比較器＋チャージポンプ回路相当に分かれている。
【０２１０】
【表１】
2020202534.tif 000020
【０２１１】
表２は、入力信号の種別（アナログ／デジタル）と入力信号処理部４０１の構成の、対応や可能な組み合わせ等を示している。表２において、○：備えることが必要、△：備えることが可能、×：備えることができない、を示している。（表３も同様。）
【０２１２】
入力信号がアナログ信号の場合、入力信号処理部４０１に波形整形部１００１と積分部１００２を備える構成のときは、第６の実施の形態の分周部１８０１を備えることが可能だが、波形整形部１００１と積分部１００２がない場合は、分周部１８０１を備えることができない。
【０２１３】
入力信号がデジタルの数値データの場合、入力信号処理部４０１には、波形整形部１００１、積分部１００２やＡＤ変換部６０１を備えることができない。
【０２１４】
【表２】
2020202534.tif 000021
【０２１５】
表３は、信号発生部１０３の制御や回路の種別（アナログ／デジタル）、入出力信号比較部１０１にフィードバックされる信号の内容と、出力信号処理部４０２の構成の、対応や可能な組み合わせ等を示している。
【０２１６】
信号発生部１０３のアナログ信号を、出力信号処理部４０２を介して入出力信号比較部１０１にフィードバックをかける場合、出力信号処理部４０２にはＡＤ変換部６０１は必須である。さらに出力信号処理部４０２に波形整形部１００１と積分部１００２を備える構成のときは、第６の実施の形態の分周部１８０１を備えることが可能だが、波形整形部１００１と積分部１００２がない場合は、分周部１８０１を備えることができない。
【０２１７】
信号発生部１０３のデジタル信号（一例として、図５のＤＤＳの波形データ出力や位相出力）を、出力信号処理部４０２を介して入出力信号比較部１０１にフィードバックをかける場合、出力信号処理部４０２には、波形整形部１００１、積分部１００２やＡＤ変換部６０１を備えることができない。
【０２１８】
さらに、第７の実施の形態の乗算器１９０１や乗算器１９０２を備えることができるのは、図１９のＤＤＳの第２の位相出力を、出力信号処理部４０２を介して入出力信号比較部１０１にフィードバックをかける場合だけである。（表３では、図５の位相出力と図１９の第２の位相出力を総称して、位相出力と記載している。）
【０２１９】
信号発生部１０３の周波数設定数値データや周期設定数値データを、直接入出力信号比較部１０１にフィードバックをかける場合は、出力信号処理部４０２は不要である。（第９の実施の形態を参照。）
【０２２０】
【表３】
2020202534.tif 000022
【０２２１】
本発明の第１の実施の形態では、入力信号と出力信号の周波数差を検出する入出力信号比較部１０１と、入出力信号比較部１０１からの検出信号を濾波するループフィルタ１０２と、ループフィルタ１０２からの濾波信号を受けて、入力信号に同期した周波数の出力信号を得る信号発生部１０３と、を備えたＦＬＬ回路を用いた同期信号生成回路４に、デジタル数値データによる入力信号を受けて、入出力信号比較部１０１にその入力信号の処理データを出力する入力信号処理手段としての信号処理部６を含んだ入力信号処理部４０１と、デジタル数値データによる信号発生部１０３からのフィードバック信号を受けて、入出力信号比較部１０１にそのフィードバック信号の処理データを出力する出力信号処理手段としての信号処理部６を含んだ出力信号処理部４０２と、をさらに備えている。ここでいう「デジタル数値による」入力信号やフィードバック信号とは、図６において、ＡＤ変換部６０１でＡＤ変換されたデジタル信号のみならず、ＡＤ変換を必要としないデジタル信号を含む。
【０２２２】
そして、入力信号処理手段としての信号処理部６は、入力信号の数値データが第１のしきい値ＶＴＨを交差する第１のしきい値交差点を検出し、第１のしきい値交差点の前後で第１のサンプリングクロックによりサンプリングされた入力信号の数値データＶＤ（１）、ＶＤ（２）と、第１のしきい値ＶＴＨと、第１のサンプリングクロックによる入力信号のサンプリング周期ＴＳから、式（１−７）で得られる補正数値データΔＴＰ（１）、ΔＴＰ（２）を用いて、第１のサンプリングクロックによるサンプリング期間内における第１のしきい値交差点の時刻を算出し、第１のしきい値交差点間の第１のサンプリングクロックによるサンプリング数に相当するカウント数ＮＳと第１のサンプリングクロックのサンプリング周期ＴＳの積である交差検出から次の交差検出までの時間ＴＰＸ、及び第１のサンプリングクロックによるサンプリング期間内における第１のしきい値交差点の時刻から、式（１−８）を用いて入力信号における第１のしきい値交差点の時間間隔となる周期ＴＰを算出して、この算出結果を入力信号の処理データとして入出力信号比較部１０２に出力する構成を有する。
【０２２３】
また、出力信号処理手段としての信号処理部６は、フィードバック信号の数値データが第２のしきい値ＶＴＨを交差する第２のしきい値交差点を検出し、第２のしきい値交差点の前後で第２のサンプリングクロックによりサンプリングされたフィードバック信号の数値データＶＤ（１）、ＶＤ（２）と、第２のしきい値ＶＴＨと、第２のサンプリングクロックによるフィードバック信号のサンプリング周期ＴＳから、式（１−７）で得られる補正数値データΔＴＰ（１）、ΔＴＰ（２）を用いて、第２のサンプリングクロックによるサンプリング期間内における第２のしきい値交差点の時刻を算出し、第２のしきい値交差点間の第２のサンプリングクロックによるサンプリング数に相当するカウント数ＮＳと、第２のサンプリングクロックのサンプリング周期ＴＳの積である交差検出から次の交差検出までの時間ＴＰＸ、及び第２のサンプリングクロックによるサンプリング期間内における第２のしきい値交差点の時刻となる補正数値データΔＴＰ（１）、ΔＴＰ（２）から、式（１−８）を用いてフィードバック信号における第２のしきい値交差点の時間間隔となる周期ＴＰを算出して、この算出結果をフィードバック信号の処理データとして入出力信号比較部１０２に出力する構成を有する。ここでいう第１のサンプリングクロックと第２のサンプリングクロックは、同一周波数のクロック信号を生成する構成としてもよいし、異なる周波数のクロック信号を生成する構成としてもよい。
【０２２４】
そのため、入力信号処理手段としての信号処理部６は、デジタル数値データによる入力信号に対して、第１のサンプリングクロックによるサンプリング期間内における第１のしきい値交差点の時刻を算出し、そこからさらに入力信号における第１のしきい値交差点の時間間隔となる周期ＴＰを算出する。また出力信号処理手段としての信号処理部６は、デジタル数値データによるフィードバック信号に対して、第２のサンプリングクロックによるサンプリング周期内における第２のしきい値交差点の時刻を算出し、そこからさらにフィードバック信号における第２のしきい値交差点の時間間隔となる周期ＴＰを算出する。これにより入出力信号比較部１０２は、入力信号の周期ＴＰと、フィードバック信号の周期ＴＰとの差を、入力信号とフィードバック信号の周波数差として、入力信号やフィードバック信号のサンプリング周期ＴＳよりも高い時間分解能で検出できる。
【０２２５】
したがって、デジタル数値データによる入力信号やフィードバック信号のサンプリング周期ＴＳよりも高い時間分解能で、入力信号やフィードバック信号の周波数を得ることが可能な同期信号生成回路４を実現できる。このため、高いクロック周波数を使用する必要がなく、コストダウンできる。また、複数周期分の周期情報を平均化する処理も必要ないので、入力信号やフィードバック信号の周波数変化に速やかに追従可能な同期信号生成回路４を実現でき、デジタル信号処理におけるクロック周期による制約を超える周期精度の同期信号生成回路４を提供できる。
【０２２６】
本発明の第２の実施の形態では、入力信号と出力信号の位相差を検出する入出力信号比較部１０１と、入出力信号比較部１０１からの検出信号を濾波するループフィルタ１０２と、ループフィルタ１０２からの濾波信号を受けて、入力信号に同期した位相の出力信号を得る信号発生部１０３と、を備えたＰＬＬ回路を用いた同期信号生成回路４に、デジタル数値データによる入力信号を受けて、入出力信号比較部１０１にその入力信号の処理データを出力する入力信号処理手段としての信号処理部６を含んだ入力信号処理部４０１と、デジタル数値データによる信号発生部１０３からのフィードバック信号を受けて、入出力信号比較部１０１にそのフィードバック信号の処理データを出力する出力信号処理手段としての信号処理部６を含んだ出力信号処理部４０２と、をさらに備えている。ここでの入出力信号比較部１０１は、入力信号とフィードバック信号の位相を比較する位相比較器のみならず、入力信号とフィードバック信号の位相及び周波数を比較する位相周波数比較器とチャージポンプ回路の組み合わせも含む。また、「デジタル数値による」入力信号やフィードバック信号とは、図６において、ＡＤ変換部６０１でＡＤ変換されたデジタル信号のみならず、ＡＤ変換を必要としないデジタル信号を含む。
【０２２７】
そして、入力信号処理手段としての信号処理部６は、入力信号の数値データが第１のしきい値ＶＴＨを交差する第１のしきい値交差点を検出し、第１のしきい値交差点の前後で第１のサンプリングクロックによりサンプリングされた入力信号の数値データＶＤ（１）、ＶＤ（２）と、第１のしきい値ＶＴＨと、入力信号における第１のサンプリングクロックのサンプリング周期ＴＳから、式（１−７）で得られる補正数値データΔＴＰ（１）を用いて、第１のサンプリングクロックによるサンプリング期間内における第１のしきい値交差点の時刻を算出して、この算出結果を入力信号の処理データとして入出力信号比較部１０２に出力する構成を有する。
【０２２８】
また、出力信号処理手段としての信号処理部６は、フィードバック信号の数値データが第２のしきい値ＶＴＨを交差する第２のしきい値交差点を検出し、第２のしきい値交差点の前後で第２のサンプリングクロックによりサンプリングされたフィードバック信号の数値データＶＤ（１）、ＶＤ（２）と、第２のしきい値ＶＴＨと、フィードバック信号における第２のサンプリングクロックのサンプリング周期ＴＳから、式（１−７）で得られる補正数値データΔＴＰ（１）を用いて、第２のサンプリングクロックによるサンプリング期間内における第２のしきい値交差点の時刻を算出して、この算出結果をフィードバック信号の処理データとして入出力信号比較部１０２に出力する構成を有する。
【０２２９】
そのため、入力信号処理手段としての信号処理部６は、デジタル数値データによる入力信号に対して、補正数値データΔＴＰ（１）を用いてサンプリング期間内のしきい値交差点の時刻を算出し、また出力信号処理手段としての信号処理部６は、デジタル数値データによるフィードバック信号に対して、補正数値データΔＴＰ（１）を用いてサンプリング周期内のしきい値交差点の時刻を算出する。これにより入出力信号比較部１０２は、入力信号のしきい値交差点の時刻と、フィードバック信号のしきい値交差点の時刻との差を、入力信号とフィードバック信号の位相差として、入力信号やフィードバック信号のサンプリング周期ＴＳよりも高い時間分解能で検出できる。
【０２３０】
したがって、デジタル数値データによる入力信号やフィードバック信号のサンプリング周期ＴＳよりも高い時間分解能で、入力信号やフィードバック信号の位相を得ることが可能な同期信号生成回路４を実現できる。このため、高いクロック周波数を使用する必要がなく、コストダウンできる。また、複数周期分の周期情報を平均化する処理も必要ないので、入力信号やフィードバック信号の位相変化に速やかに追従可能な同期信号生成回路４を実現でき、デジタル信号処理におけるクロック周期による制約を超える周期精度の同期信号生成回路４を提供できる。
【０２３１】
本発明の第９の実施の形態で説明したように、ＦＬＬ回路を用いた同期信号生成回路４では、信号発生部１０３がフィードバック信号の周波数をデジタル数値データの設定値として設定する構成（例えば、ＤＤＳ５）を有する場合に、この設定値を入出力信号比較部１０１にフィードバックして、出力信号処理部４０２を省略することもできる。
【０２３２】
つまり、信号発生部１０３がデジタル数値データでフィードバック信号の周波数を設定する場合には、そのデジタル数値データの設定値を入出力信号比較部１０１に直接フィードバックすれば、出力信号処理手段でフィードバック信号の周波数を改めて算出する必要はなくなる。そのため、出力信号処理部４０２を省略して、同期信号生成回路４の構成を簡素化できる。
【０２３３】
本発明の第１の実施の形態で説明したように、ＦＬＬ回路を用いた同期信号生成回路４では、信号発生部１０３がフィードバック信号の周波数をデジタル数値データの設定値として設定する構成を有する場合に、入力信号の周波数とフィードバック信号の周波数との差が一定以上であるときに、フィードバック信号が入力信号と同じ周波数となるように、信号発生部１０３に周波数を直接設定する構成とすることもできる。
【０２３４】
この場合、入力信号の周波数が変化してフィードバック信号の周波数との差が一定以上になったのを、例えば入出力信号比較部１０１が比較検出したら、その検出結果を受けて入力信号の周波数と同じ周波数となるように、例えばＤＤＳ５による信号発生部１０３が、アキュムレータ５０１によりフィードバック信号の周波数を設定変更するので、より高速に入力信号の周波数変化に追従することができる。
【０２３５】
本発明の第２の実施の形態で説明したように、ＰＬＬ回路を用いた同期信号生成回路４では、信号発生部１０３がフィードバック信号の位相をデジタル数値データの設定値として設定する構成を有する場合に、入力信号の位相とフィードバック信号の位相との差が一定以上であるときに、フィードバック信号が入力信号と同じ位相となるように、信号発生部１０３に位相を直接設定する構成とすることもできる。
【０２３６】
この場合、入力信号の位相が変化してフィードバック信号の位相との差が一定以上になったのを、例えば入出力信号比較部１０１が比較検出したら、その検出結果を受けて入力信号の位相と同じ位相となるように、例えばＤＤＳ５による信号発生部１０３が、位相加算器５０２によりフィードバック信号の位相を設定変更するので、より高速に入力信号の位相変化に追従することができる。
【０２３７】
本発明の第２の実施の形態で説明したように、ＰＬＬ回路を用いた同期信号生成回路４では、入力信号の周波数とフィードバック信号の周波数との間に無視できない差がある場合に、ＤＤＳ５で位相設定を変更する前に、周波数設定を行うのが好ましい。この場合、入力信号処理手段となる信号処理部６は、補正数値データΔＴＰ（１）、ΔＴＰ（２）で得られた第１のサンプリングクロックによるサンプリング期間内における第１のしきい値交差点の時刻に加えて、第１のしきい値交差点間における第１のサンプリングクロックによるサンプリング数に相当するカウント数ＮＳと第１のサンプリングクロックのサンプリング周期ＴＳの積である交差検出から次の交差検出までの時間ＴＰＸ、及び第１のサンプリングクロックによるサンプリング期間内における第１のしきい値交差点の時刻から、式（１−８）を用いて入力信号における第１のしきい値交差点の時間間隔となる周期ＴＰを算出する構成とし、同様に出力信号処理手段となる信号処理部６も、補正数値データΔＴＰ（１）、ΔＴＰ（２）で得られた第２のサンプリングクロックによるサンプリング期間内における第２のしきい値交差点の時刻に加えて、しきい値交差点間における第２のサンプリングクロックによるサンプリング数に相当するカウント数ＮＳと第２のサンプリングクロックのサンプリング周期ＴＳの積である交差検出から次の交差検出までの時間ＴＰＸ、及び第２のサンプリングクロックによるサンプリング期間内における第２のしきい値交差点の時刻から、式（１−８）を用いてフィードバック信号における第２のしきい値交差点の時間間隔となる周期ＴＰを算出する構成とする。
【０２３８】
また信号発生部１０３は、フィードバック信号の位相と周波数をデジタル数値データの設定値として設定する構成を有する例えばＤＤＳ５とし、入力信号の位相とフィードバック信号の周波数との差が一定以上であるときに、フィードバック信号が入力信号と同じ周波数となるように、信号発生部１０３に周波数を設定し、その後に入力信号におけるサンプリング期間内のしきい値交差点の時刻と、フィードバック信号におけるサンプリング期間内のしきい値交差点の時刻との差が検出されたら、信号発生部１０３に位相を設定する構成にすることができる。
【０２３９】
つまり、入力信号の周波数が変化してフィードバック信号の周波数との差が一定以上になったのを、例えば入出力信号比較部１０１が比較検出したら、その検出結果を受けて先ず入力信号の周波数と同じ周波数となるように、例えばＤＤＳ５による信号発生部がフィードバック信号の周波数を設定変更する。その後に例えば入出力信号比較部１０１が、入力信号におけるサンプリング期間内のしきい値交差点の時刻と、フィードバック信号におけるサンプリング期間内のしきい値交差点の時刻との差を検出し、その検出結果に応じて改めて信号発生部１０３がフィードバック信号の位相を設定変更する。これにより、より高速に入力信号の位相変化や周波数変化に追従することができる。
【０２４０】
本発明の第１の実施の形態で説明したように、ＦＬＬ回路やＰＬＬ回路を用いた同期信号生成回路４では、入力信号処理部４０１が、アナログの入力信号とデジタルの入力信号の何れかに切り替えて、入力信号処理手段となる信号処理部６にデジタル数値データ化された入力信号を送出する構成にすることができる。
【０２４１】
この場合、切り替え手段として、例えばアナログの入力信号を受ける一方の入力端子と、デジタルの入力信号を受ける他方の入力端子の何れかを、入力信号処理部４０１内の信号処理部６の入力側端子に接続するセレクタなどを設けることができる（不図示）。一方の入力端子と信号処理部６の入力側端子が接続すると、アナログの入力信号が入力信号処理部４０１のＡＤ変換部６０１によりデジタル数値データ化されて、信号処理部６に送出され、他方の入力端子と信号処理部６の入力側端子が接続すると、デジタルの入力信号がＡＤ変換部６０１を介すことなく、そのままデジタル数値データ化された入力信号として、信号処理部６０１に送出される。したがって、アナログの入力信号とデジタルの入力信号が入力信号処理部４０１に与えられるときに、その何れかの入力信号を選択的に入力信号処理部４０１に取り込んで、信号処理部６にデジタル数値データ化された入力信号を送出することが可能になる。
【０２４２】
本発明の第１の実施の形態で説明したように、ＦＬＬ回路やＰＬＬ回路を用いた同期信号生成回路４では、出力信号処理部４０２が、アナログのフィードバック信号とデジタルのフィードバック信号の何れかに切り替えて、出力信号処理手段となる信号処理部６にデジタル数値データ化されたフィードバック信号を送出する構成にすることができる。
【０２４３】
この場合、切り替え手段として、例えばアナログのフィードバック信号を受ける一方の入力端子と、デジタルのフィードバック信号を受ける他方の入力端子の何れかを、出力信号処理部４０２内の信号処理部６の入力側端子に接続するセレクタなどを設けることができる（不図示）。一方の入力端子と信号処理部６の入力側端子が接続すると、アナログのフィードバック信号が出力信号処理部４０２のＡＤ変換部６０１によりデジタル数値データ化されて、信号処理部６に送出され、他方の入力端子と信号処理部６の入力側端子が接続すると、デジタルのフィードバック信号がＡＤ変換部６０１を介すことなく、そのままデジタル数値データ化されたフィードバック信号として、信号処理部６に送出される。したがって、アナログのフィードバック信号とデジタルのフィードバック信号が出力信号処理部４０２に与えられるときに、その何れかのフィードバック信号を選択的に出力信号処理部４０２に取り込んで、信号処理部６にデジタル数値データ化されたフィードバック信号を送出することが可能になる。
【０２４４】
本発明の第１の実施の形態や第３の実施の形態で説明したように、ＦＬＬ回路やＰＬＬ回路を用いた同期信号生成回路４では、第１のしきい値交差点の前後各１点の第１のサンプリングクロックによりサンプリングされた入力信号の数値データＶＤ（１）、ＶＤ（２）から、直線補間によって第１のサンプリングクロックによるサンプリング期間内における第１のしきい値交差点の時刻を算出し、又は第１のしきい値交差点の前後で合計２点よりも多く第１のサンプリングクロックによりサンプリングされた入力信号の数値データＶＤ（１）、ＶＤ（２）、ＶＤ（３）…から、曲線補間によって第１のサンプリングクロックによるサンプリング期間内における第１のしきい値交差点の時刻を算出するように、入力信号処理部４０１の信号処理部６を構成することができる。
【０２４５】
こうした構成に加えて、又はこうした構成に代えて、第２のしきい値交差点の前後各１点の第２のサンプリングブロックによりサンプリングされたフィードバック信号の数値データＶＤ（１）、ＶＤ（２）から、直線補間によって第２のサンプリングクロックによるサンプリング期間内における第２のしきい値交差点の時刻を算出し、又は第２のしきい値交差点の前後で合計２点よりも多く第２のサンプリングクロックによりサンプリングされたフィードバック信号の数値データＶＤ（１）、ＶＤ（２）、ＶＤ（３）…から、曲線補間によって第２のサンプリングクロックによるサンプリング期間内における第２のしきい値交差点の時刻を算出するように、出力信号処理部４０２の信号処理部６を構成することができる。
【０２４６】
つまり、入力信号やフィードバック信号の瞬時電圧が時間に対して直線的な関係である場合は、しきい値交差点の前後各１点の少ないサンプリングデータで、入力信号やフィードバック信号におけるサンプリング期間内のしきい値交差点の時刻を、直線補間により正しく算出できる。また、入力信号やフィードバック信号の瞬時電圧が時間に対して直線的な関係でない場合でも、しきい値交差点の前後で合計２点よりも多いサンプリングデータを利用することで、入力信号やフィードバック信号におけるサンプリング期間内のしきい値交差点の時刻を、曲線補間により正しく算出できる。
【０２４７】
本発明の第３の実施の形態や第４の実施の形態で説明したように、ＦＬＬ回路やＰＬＬ回路を用いた同期信号生成回路４では、入力信号処理部４０１が第１のＡＤ変換部６０１を備えるとき、入力信号を受ける第１の入力端子と第１のＡＤ変換部６０１の間に、さらに第１の波形整形部１００１と第１の積分部１００２を設け、第１の波形整形部１００１は、入力信号と第３のしきい値を比較して矩形波を出力し、第１の積分部１００２は、第１の波形整形部１００１から出力される矩形波の立ち上がりや立ち下がり速度を制限する構成を有することができる。
【０２４８】
こうした構成に加えて、又はこうした構成に代えて、出力信号処理部４０２が第２のＡＤ変換部６０１を備えるとき、フィードバック信号を受ける第２の入力端子と第２のＡＤ変換部６０１の間に、さらに第２の波形整形部１００１と第２の積分部１００２を設け、第２の波形整形部１００１は、フィードバック信号と第４のしきい値を比較して矩形波を出力し、第２の積分部１００２は、第２の波形整形部１００１から出力される矩形波の立ち上がりや立ち下がり速度を制限する構成を有している。
【０２４９】
この場合、第１の積分部１００２から出力される信号は、元の入力信号の立ち上がりや立ち下がりの時間に拘わらず、元の入力信号と同じ周期で、矩形波から立ち上がりや立ち下がりの速度を一定の値以下に制限した波形に整形される。同様に、第２の積分部１００２から出力されるフィードバック信号は、元のフィードバック信号の立ち上がりや立ち下がりの時間に拘わらず、元のフィードバック信号と同じ周期で、矩形波から立ち上がりや立ち下がりの速度を一定に制限した波形に整形される。これにより、アナログの入力信号やフィードバック信号をＡＤ変換する際に、ＡＤ変換の分解能を損なうことなく、デジタル数値データ化された入力信号やフィードバック信号を生成することができ、そこから入力信号におけるサンプリング周期内のしきい値交差点の時刻や、フィードバック信号におけるサンプリング周期内におけるしきい値交差点の時刻を、十分な分解能で算出することが可能となる。
【０２５０】
本発明の第３の実施の形態で説明したように、入力信号処理部４０１に組み込まれる記第１の積分部１００２、及び／又は出力信号処理部４０２に組み込まれる第２の積分部１００２は、抵抗素子１２０１と容量素子１２０２とによる不完全積分特性を有するＣＲローパスフィルタによって構成してもよい。
【０２５１】
この場合、抵抗素子１２０１と容量素子１２０２とによる簡単な構成で、立ち上がりや立ち下がりの速度を一定の値以下に制限した波形の入力信号やフィードバック信号を得ることが可能になる。
【０２５２】
本発明の第４の実施の形態で説明したように、入力信号処理部４０１に組み込まれる第１の積分部１００２、及び／又は出力信号処理部４０２に組み込まれる第２の積分部１００２は、定電流回路となる定電流源１４０１、１４０２と、ダイオードブリッジ１４０３と、容量素子１４０４とによる完全積分特性を有する回路によって構成してもよく、この場合は、入力信号及び／又はフィードバック信号がローレベルからハイレベルの電圧に変化するときに、高電位側の定電流源１４０１からの電流がダイオードブリッジ１４０３を通して容量素子１４０４に流れ込み、入力信号及び／又はフィードバック信号がハイレベルからローレベルの電圧に変化するときに、それまで容量素子１４０４に蓄えられていた電荷が低電位側の定電流源１４０２からの電流により、ダイオードブリッジ１４０３を通して吸い込まれ、容量素子１４０４の端子間に立ち上がりや立ち下がりの速度を制限した入力信号及び／又はフィードバック信号を生成する構成としてもよい。
【０２５３】
そのため、第１の積分部１００２から出力される入力信号や、第２の積分部１００２から出力されるフィードバック信号の立ち上がりや立ち下がりの電圧は、時間に対して直線性の良い一定の動作で変化する。したがって、入力信号における補正数値データΔＴＰ（１）、ΔＴＰ（２）や、フィードバック信号における補正数値データΔＴＰ（１）、ΔＴＰ（２）を、ずれなく正確に算出できる。
【０２５４】
本発明の第４の実施の形態で説明したように、ダイオードブリッジ１４０３を構成するダイオード素子として、ショットキーバリアダイオードを用いるのが好ましい。
【０２５５】
この場合、順方向電圧が小さいショットキーバリアダイオードを用いることで、定電流源１４０１、１４０２を余裕を持たせた電圧変化で動作させることができ、またオフ状態のダイオードに順方向の電圧が印加され始める際にも、ダイオード素子の動作を理想状態に近づけることができる。さらにショットキーバリアダイオードは逆回復時間が短く、高速スイッチングにも適しているので、入力信号処理部４０１や出力信号処理部４０２の積分部１００２は、より高速の信号に対応できる。
【０２５６】
本発明の第４の実施の形態で説明したように、上述の完全積分特性を有する積分部１００２では、入力信号処理部４０１に組み込まれる第１の積分部１００２、及び／又は出力信号処理部４０２に組み込まれる第２の積分部１００２に与えられる矩形波のハイレベル電圧ＶＨｉ及びローレベル電圧ＶＬｏと、定電流源１４０１、１４０２の電流Ｉｃと、容量素子１４０４の容量ＣＣによって決まる積分特性から、式（４−８）を用いて矩形波の立ち上がりと立ち下がりの時間ＴＵを算出し、矩形波の周期ＴＰとなるしきい値交差点の時間間隔が、矩形波の立ち上がりと立ち下がりの時間ＴＵの２倍以下のときに、周波数範囲外と判定する構成とするのが好ましい。
【０２５７】
こうすれば、入力信号処理部４０１や出力信号処理部４０２で、積分部１００２からの出力振幅が小さくなると問題が生じうる場合に、これを判定する構成を同期信号生成回路４に判定部として設けることで、必要に応じて警告表示を行なうなどの機能を付加することができる。
【０２５８】
本発明の第４の実施の形態で説明したように、入力信号処理部４０１に組み込まれる第１のＡＤ変換部６０１は、そのＡＤ変換結果の移動平均を取って、第１のＡＤ変換部６０１の出力とし、１以上の整数の移動平均数を設定可能とする構成とし、及び／又は出力信号処理部４０２に組み込まれる前記第２のＡＤ変換部６０１は、そのＡＤ変換結果の移動平均を取って、第２のＡＤ変換部６０１の出力とし、１以上の整数の移動平均数を設定可能とする構成とすることもできる。
【０２５９】
つまり、入力信号の周期が長くなると、入力信号が第３のしきい値をゆっくりと横切って、第１の波形整形部１００１の出力がバタつく可能性があるが、こうした問題を第１のＡＤ変換部６０１により避けることができる。同様に、フィードバック信号の周期が長くなると、フィードバック信号が第４のしきい値をゆっくりと横切って、第２の波形整形部１００１の出力がバタつく可能性があるが、こうした問題を第２のＡＤ変換部６０１により避けることができる。
【０２６０】
本発明の第５の実施の形態で説明したように、ＦＬＬ回路やＰＬＬ回路を用いた同期信号生成回路４では、ループフィルタ１０２からの濾波信号を受けて、設定された周波数で鋸歯状波の数値データを生成するアキュムレータ５０１と、アキュムレータ５０１からの鋸歯状波の数値データを、任意の波形データに変換して出力するルックアップテーブル５０３と、を備えたＤＤＳ５で信号発生部１０３を構成することができ、その場合にアキュムレータ５０１は、ルックアップテーブル５０３よりも大きなビット長の構成とするのが好ましい。
【０２６１】
この場合、ＤＤＳ５からのデジタル数値データ化されたフィードバック信号を、出力信号処理部４０２の信号処理部６に直接フィードバックする構成で、そのフィードバック信号の周波数が低い場合でも、フィードバック信号におけるサンプリング期間内のしきい値交差点の時刻となる補正数値データΔＴＰ（１）、ΔＴＰ（２）を、十分な分解能で算出することが可能になる。
【０２６２】
本発明の第６の実施の形態で説明したように、入力信号処理部４０１に組み込まれる第１の波形整形部１００１の出力側に第１の分周部１８０１を備え、及び／又は出力信号処理部４０２に組み込まれる第２の波形整形部１００１の出力側に第２の分周部１８０１を備える構成としてもよい。
【０２６３】
この場合、第１の分周部１８０１がｎ分周動作をし、第２の分周部１８０１がｍ分周動作をすると、出力信号の周波数をｍ／ｎ倍（ｎ及びｍは正の整数）にすることができる。また、入力信号処理部４０１や出力信号処理部４０２に分周部１８０１を付加することで、入力信号処理部４０１や出力信号処理部４０２の積分部１００２からの出力振幅が小さくならないように、矩形状に波形整形された入力信号やフィードバック信号を適切に分周できる。
【０２６４】
本発明の第７の実施の形態で説明したように、信号発生部１０３は、少なくともループフィルタ１０２からの濾波信号を受けて、設定された周波数で鋸歯状波の数値データを生成するアキュムレータ５０１を備えたＤＤＳ５で構成することができる。ＤＤＳ５は、アキュムレータ５０１からの出力周波数を第１の整数倍に乗算して、ＤＤＳ５からの出力信号となる第１の位相出力を生成する第１の乗算器１９０１、及び／又はアキュムレータ５０１からの出力周波数を第２の整数倍となるｎ倍（ｎは正の整数）に乗算して、ＤＤＳ５からのフィードバック信号となる第２の位相出力を生成する第２の乗算器１９０２をさらに備えてもよい。ここでいう「出力信号となる第１の位相出力を生成する」とは、図１９に示すように、第１の乗算器１９０１からの第１の位相出力をルックアップテーブル５０３が受けて波形データ出力を出力信号としたり、さらにＤＡ変換器５０４等を経由して最終的にアナログの出力信号を送出するだけでなく、ルックアップテーブル５０３を設けずに、第１の位相出力をそのまま出力信号とすることも含む。また、「フィードバック信号となる第２の位相出力を生成する」は、第２の位相出力を出力信号処理部４０２が受けて最終的にフィードバック信号を送出することを含む。
【０２６５】
この場合、第１の乗算器１９０１がアキュムレータ５０１からの出力周波数を第１の整数倍となるｍ倍に乗算し、第２の乗算器１９０２がアキュムレータ５０１からの出力周波数を第２の整数倍となるｎ倍に乗算すると、出力信号の周波数をｍ／ｎ倍（ｎ及びｍは正の整数）にすることができる。また、ＤＤＳ５に乗算器１９０１、１９０２を付加することで、入力信号やフィードバック信号を適切に分周でき、ＤＤＳ５に乗算器１９０２を付加した場合は、入力信号の周波数が下がっても同期動作の遅れを回避できる。
【０２６６】
本発明の第８の実施の形態で説明したように、前述の入力信号処理部４０１と出力信号処理部４０２を備えた同期信号生成回路４では、入力信号処理部４０１の信号処理部６に与えられる入力信号の数値データが第１のしきい値を交差した検出時刻から、第１の整数個先に第１のしきい値を再び交差した検出時刻までの時間ＴＰＸを式（１−６）で求めて、入力信号における第１のしきい値交差点の時間間隔を算出することにより、入力信号を分周する第３の分周部を備えてもよい。第３の分周部に加えて、又は第３の分周部の代わりに、出力信号処理部４０２の信号処理部６に与えられるフィードバック信号の数値データが前記第２のしきい値を交差した検出時刻から、第２の整数個先に第２のしきい値を交差した検出時刻までの時間ＴＰＸを式（１−６）で求めて、フィードバック信号における第２のしきい値交差点の時間間隔を算出することにより、フィードバック信号を分周する第４の分周部を備えてもよい。第３の分周部は、例えば入力信号処理部４０１の信号処理部６にソフトウェア機能として組み込まれ、第４の分周部は、例えば出力信号処理部４０２の信号処理部６にソフトウェア機能として組み込まれる。
【０２６７】
この場合、第３の分周部が第１の整数個に相当するｎ分周動作をし、第４の分周部が第２の整数個に相当するｍ分周動作をすると、出力信号の周波数をｍ／ｎ倍（ｎ及びｍは正の整数）にすることができる。また、第３の分周部や第４の分周部を付加することで、入力信号やフィードバック信号を、特にソフトウェアの機能で適切に分周できる。
【０２６８】
また特に、入力信号処理部４０１の信号処理部６において、立ち上がり方向に第１のしきい値を交差した検出時刻と、立ち下がり方向に第１のしきい値を交差した検出時刻の両方を用いて、入力信号における第１のしきい値交差点の時間間隔を算出することにより、元の周期の半分を基準とした０．５周期単位で入力信号を分周するように、第３の分周部を構成してもよい。こうした第３の分周部に加えて、又はこうした第３の分周部の代わりに、出力信号処理部４０２の信号処理部６において、立ち上がり方向に第２のしきい値を交差した検出時刻と、立ち下がり方向に第２のしきい値を交差した検出時刻の両方を用いて、フィードバック信号における第２のしきい値交差点の時間間隔を算出することにより、元の周期の半分を基準とした０．５周期単位でフィードバック信号を分周するように、第４の分周部を構成してもよい。
【０２６９】
このように、立ち上がり方向に第１のしきい値や第２のしきい値を交差した検出時刻と、立ち下がり方向に第１のしきい値や第２のしきい値を交差した検出時刻の両方を用いることで、元の周期の半分を基準とした０．５周期単位で、入力信号やフィードバック信号を分周することが可能になり、出力信号の周波数をｍ／ｎ倍（ｎ及びｍは０．５の正の整数倍）にすることができる。
【０２７０】
本発明の第９の実施の形態で説明したように、出力信号処理部５０２を備えていないＦＬＬ回路を用いた同期信号生成回路４において、ループフィルタ１０２から信号発生部１０３への周波数の設定値を入出力信号比較部１０１へのフィードバック信号としながら、周波数の設定値に所望の係数を乗算して、実際の信号発生部１０３の周波数を設定する構成としてもよい。
【０２７１】
この場合、信号発生部１０３の周波数の設定値、すなわちフィードバック信号の周波数は入力信号と同期するが、実際の信号発生部１０３の出力周波数は所定の係数を乗算したものとなり、入力信号の変動に同期しながら、入力信号と簡単な整数比ではないような周波数の出力信号を得ることができる。
【０２７２】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。例えば、明細書や特許請求の範囲の中に記載される「周波数」と「周期」は、周知のように逆数の関係にあるので、どちらに置き換えて表現しても構わない。また、必要に応じて「部」と「手段」に記載を分けているが、同一の機能を発揮するものであれば、どちらの呼称を用いても構わない。その他、各実施の形態に記載される同期信号生成回路４の特徴を組み合わせた構成としてもよい。
【産業上の利用可能性】
【０２７３】
本発明の同期信号生成回路は、たとえばロックインアンプ、スペクトラムアナライザ、ネットワークアナライザや信号発生器において、外部同期信号入力などに用いることが可能である。
【符号の説明】
【０２７４】
１        同期信号生成回路（従来技術）
１０１    入出力信号比較部
１０２    ループフィルタ
１０３    信号発生部
１０４    入力分周部
１０５    出力分周部
２０１    抵抗素子
２０２    容量素子
３０１    抵抗素子
３０２    容量素子
３０３    抵抗素子
３０４    容量素子
４        同期信号生成回路（本発明）
４０１    入力信号処理部
４０２    出力信号処理部
５        ＤＤＳ
５０１    アキュムレータ
５０２    位相加算器
５０３    ルックアップテーブル
５０４    ＤＡ変換器
５０５    ローパスフィルタ
６        信号処理部（入力信号処理手段、出力信号処理手段、第３の分周部、第４の分周部）
６０１    ＡＤ変換部（第１のＡＤ変換部、第２のＡＤ変換部）
６０２    しきい値交差点検出部
６０３    カウンタ部
６０４    周期算出部
１００１  波形整形部（第１の波形整形部、第２の波形整形部）
１００２  積分部（第１の積分部、第２の積分部）
１１０１  比較部
１１０２  レベル変換部
１２０１  抵抗素子
１２０２  容量素子
１４０１  高電位側の定電流源（定電流回路）
１４０２  低電位側の定電流源（定電流回路）
１４０３  ダイオードブリッジ
１４０４  容量素子
１４０５  バッファアンプ
１８０１  分周部（第１の分周部、第２の分周部）
１９０１  乗算器（第１の乗算器）
１９０２  乗算器（第２の乗算器）
【図１】
2020202534.tif 000023
【図２】
2020202534.tif 000024
【図３】
2020202534.tif 000025
【図４】
2020202534.tif 000026
【図５】
2020202534.tif 000027
【図６】
2020202534.tif 000028
【図７】
2020202534.tif 000029
【図８】
2020202534.tif 000030
【図９】
2020202534.tif 000031
【図１０】
2020202534.tif 000032
【図１１】
2020202534.tif 000033
【図１２】
2020202534.tif 000034
【図１３】
2020202534.tif 000035
【図１４】
2020202534.tif 000036
【図１５】
2020202534.tif 000037
【図１６】
2020202534.tif 000038
【図１７】
2020202534.tif 000039
【図１８】
2020202534.tif 000040
【図１９】
2020202534.tif 000041