(57)【要約】【課題】リセットノイズを低減しながら高速化できる撮像装置を提供する。【解決手段】それぞれが、光電変換部、電荷蓄積部、および電荷蓄積部にソースおよびドレインの一方が接続された第１トランジスタを含み、第１方向に沿って配列する、第１画素および第２画素と、それぞれが第１方向に沿って延びる、第１配線および第２配線と、第１配線を介して第１画素の第１トランジスタに接続され、第１画素の第１トランジスタをオン状態にする第１電圧と、第１画素の第１トランジスタをオフ状態にする第２電圧と、の間の電圧である第３電圧を生成する第１電圧供給回路と、第２配線を介して第２画素の第１トランジスタに接続され、第２画素の第１トランジスタをオン状態にする第４電圧と、第２画素の第１トランジスタをオフ状態にする第５電圧と、の間の電圧である第６電圧を生成する第２電圧供給回路とを備える、撮像装置。【選択図】図２
2020005253.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが、光を電荷に変換する光電変換部、前記電荷を蓄積する電荷蓄積部、前記電荷蓄積部にソースおよびドレインの一方が接続された第１トランジスタ、および前記電荷蓄積部にゲートが接続された第２トランジスタを含み、第１方向に沿って配列する、第１画素および第２画素と、
それぞれが前記第１方向に沿って延びる、第１配線および第２配線と、
前記第１配線を介して前記第１画素の前記第１トランジスタに接続され、前記第１画素の前記第１トランジスタをオン状態にする第１電圧と、前記第１画素の前記第１トランジスタをオフ状態にする第２電圧と、の間の電圧である第３電圧を生成する第１電圧供給回路と、
前記第２配線を介して前記第２画素の前記第１トランジスタに接続され、前記第２画素の前記第１トランジスタをオン状態にする第４電圧と、前記第２画素の前記第１トランジスタをオフ状態にする第５電圧と、の間の電圧である第６電圧を生成する第２電圧供給回路と
を備える、撮像装置。
【請求項２】
前記第１画素の前記第２トランジスタのソースおよびドレインの一方に接続される第１バイアス回路と、
前記第２画素の前記第２トランジスタのソースおよびドレインの一方に接続される第２バイアス回路と
を備える、請求項１に記載の撮像装置。
【請求項３】
前記第１バイアス回路は、互いに異なる２つの電圧を生成し、
前記第２バイアス回路は、互いに異なる２つの電圧を生成する、請求項２に記載の撮像装置。
【請求項４】
前記第１方向に沿って延びる、第３配線および第４配線をさらに備え、
前記第１バイアス回路は、前記第３配線を介して前記第１画素の前記第２トランジスタのソースおよびドレインの前記一方に接続され、
前記第２バイアス回路は、前記第４配線を介して前記第２画素の前記第２トランジスタのソースおよびドレインの前記一方に接続される、請求項２に記載の撮像装置。
【請求項５】
前記第１電圧供給回路は、前記第１画素の前記第１トランジスタのゲートに接続され、
前記第２電圧供給回路は、前記第２画素の前記第１トランジスタのゲートに接続される、請求項１に記載の撮像装置。
【請求項６】
前記第１電圧供給回路は、前記第１画素の前記第１トランジスタの前記ソースおよび前記ドレインの他方に接続され、
前記第２電圧供給回路は、前記第２画素の前記第１トランジスタの前記ソースおよび前記ドレインの他方に接続される、請求項１に記載の撮像装置。
【請求項７】
前記第３電圧および前記第６電圧は、電圧値がテーパ状に変化する電圧である、請求項１に記載の撮像装置。
【請求項８】
前記第１画素および前記第２画素のそれぞれは、前記電荷蓄積部と前記第１トランジスタのソースおよびドレインの前記一方との間に接続される第３トランジスタを含む、請求項１に記載の撮像装置。
【請求項９】
それぞれが前記第１方向に沿って延びる、第１垂直信号線および第２垂直信号線をさらに備え、
前記第１垂直信号線は、前記第１画素の前記第２トランジスタのソースおよびドレインの他方に接続され、
前記第２垂直信号線は、前記第２画素の前記第２トランジスタのソースおよびドレインの他方に接続される、請求項２から４のいずれか一項に記載の撮像装置。
【請求項１０】
前記第１画素は、前記第２トランジスタのソースおよびドレインの前記他方と前記第１垂直信号線との間に接続される第４トランジスタを含み、
前記第２画素は、前記第２トランジスタのソースおよびドレインの前記他方と前記第２垂直信号線との間に接続される第５トランジスタを含む、請求項９に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像装置に関する。
【背景技術】
【０００２】
デジタルカメラなどにＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサおよびＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサが広く用いられている。
【０００３】
また、撮像装置の分野においては、ノイズ低減の要求がある。特に、光電変換によって生成された電荷のリセット時に発生するｋＴＣノイズ（「リセットノイズ」とも呼ばれる）を低減したいという要求がある。特許文献１は、撮像領域における単位画素セルごとに帰還経路を形成し、負帰還によってリセットノイズをキャンセルする撮像装置を開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−１２７５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本開示の限定的ではないある例示的な一実施形態は、リセットノイズを抑制しつつ高速動作可能な撮像装置を提供する。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本開示の一態様に係る撮像装置は、それぞれが、光を電荷に変換する光電変換部、前記電荷を蓄積する電荷蓄積部、前記電荷蓄積部にソースおよびドレインの一方が接続された第１トランジスタ、および前記電荷蓄積部にゲートが接続された第２トランジスタを含み、第１方向に沿って配列する、第１画素および第２画素と、それぞれが前記第１方向に沿って延びる、第１配線および第２配線と、前記第１配線を介して前記第１画素の前記第１トランジスタに接続され、前記第１画素の前記第１トランジスタをオン状態にする第１電圧と、前記第１画素の前記第１トランジスタをオフ状態にする第２電圧と、の間の電圧である第３電圧を生成する第１電圧供給回路と、前記第２配線を介して前記第２画素の前記第１トランジスタに接続され、前記第２画素の前記第１トランジスタをオン状態にする第４電圧と、前記第２画素の前記第１トランジスタをオフ状態にする第５電圧と、の間の電圧である第６電圧を生成する第２電圧供給回路とを備える。
【発明の効果】
【０００７】
本開示の実施形態によれば、リセットノイズを抑制しつつ、高速化を実現できる。
【図面の簡単な説明】
【０００８】
【図１】図１は本開示の第１の実施形態による撮像装置のブロック図である。
【図２】図２は本開示の第１の実施形態による撮像装置の構成を示す図である。
【図３】図３は本開示の第１の実施形態による画素の構成を示す図である。
【図４】図４は本開示の第１の実施形態によるバイアス回路の構成を示す図である。
【図５】図５は本開示の第１の実施形態による電流源切替回路の構成を示す図である。
【図６】図６は本開示の第１の実施形態による第１モードにおけるタイミングチャートである。
【図７】図７は本開示の第１の実施形態による第２モードにおけるタイミングチャートである。
【図８】図８は本開示の第１の実施形態の変形例１による撮像装置のブロック図である。
【図９】図９は本開示の第１の実施形態の変形例２による撮像装置のブロック図である。
【図１０】図１０は本開示の第１の実施形態の変形例３による撮像装置のブロック図である。
【図１１】図１１は本開示の第１の実施形態の変形例４による画素の構成を示す図である。
【図１２】図１２は本開示の第１の実施形態の変形例５による画素の構成を示す図である。
【図１３】図１３は本開示の第２の実施形態による撮像装置を有するカメラシステムの構成例を示すブロック図である。
【発明を実施するための形態】
【０００９】
本開示の一態様の概要は以下の項目に記載のとおりである。
【００１０】
［項目１］
それぞれが、光を電荷に変換する光電変換部、前記電荷を蓄積する電荷蓄積部、前記電荷蓄積部にソースおよびドレインの一方が接続された第１トランジスタ、および前記電荷蓄積部にゲートが接続された第２トランジスタを含み、第１方向に沿って配列する、第１画素および第２画素と、
それぞれが前記第１方向に沿って延びる、第１配線および第２配線と、
前記第１配線を介して前記第１画素の前記第１トランジスタに接続され、前記第１画素の前記第１トランジスタをオン状態にする第１電圧と、前記第１画素の前記第１トランジスタをオフ状態にする第２電圧と、の間の電圧である第３電圧を生成する第１電圧供給回路と、
前記第２配線を介して前記第２画素の前記第１トランジスタに接続され、前記第２画素の前記第１トランジスタをオン状態にする第４電圧と、前記第２画素の前記第１トランジスタをオフ状態にする第５電圧と、の間の電圧である第６電圧を生成する第２電圧供給回路と
を備える、撮像装置。
【００１１】
［項目２］
前記第１画素の前記第２トランジスタのソースおよびドレインの一方に接続される第１バイアス回路と、
前記第２画素の前記第２トランジスタのソースおよびドレインの一方に接続される第２バイアス回路と
を備える、項目１に記載の撮像装置。
【００１２】
［項目３］
前記第１バイアス回路は、互いに異なる２つの電圧を生成し、
前記第２バイアス回路は、互いに異なる２つの電圧を生成する、項目２に記載の撮像装置。
【００１３】
［項目４］
前記第１方向に沿って延びる、第３配線および第４配線をさらに備え、
前記第１バイアス回路は、前記第３配線を介して前記第１画素の前記第２トランジスタのソースおよびドレインの前記一方に接続され、
前記第２バイアス回路は、前記第４配線を介して前記第２画素の前記第２トランジスタのソースおよびドレインの前記一方に接続される、項目１から３のいずれか一項に記載の撮像装置。
【００１４】
［項目５］
前記第１電圧供給回路は、前記第１画素の前記第１トランジスタのゲートに接続され、
前記第２電圧供給回路は、前記第２画素の前記第１トランジスタのゲートに接続される、項目１から４のいずれか一項に記載の撮像装置。
【００１５】
［項目６］
前記第１電圧供給回路は、前記第１画素の前記第１トランジスタの前記ソースおよび前記ドレインの他方に接続され、
前記第２電圧供給回路は、前記第２画素の前記第１トランジスタの前記ソースおよび前記ドレインの他方に接続される、項目１から４のいずれか一項に記載の撮像装置。
【００１６】
［項目７］
前記第３電圧および前記第６電圧は、電圧値がテーパ状に変化する電圧である、項目１から６のいずれか一項に記載の撮像装置。
【００１７】
［項目８］
前記第１画素および前記第２画素のそれぞれは、前記電荷蓄積部と前記第１トランジスタのソースおよびドレインの前記一方との間に接続される第３トランジスタを含む、項目１から７のいずれか一項に記載の撮像装置。
【００１８】
［項目９］
それぞれが前記第１方向に沿って延びる、第１垂直信号線および第２垂直信号線をさらに備え、
前記第１垂直信号線は、前記第１画素の前記第２トランジスタのソースおよびドレインの他方に接続され、
前記第２垂直信号線は、前記第２画素の前記第２トランジスタのソースおよびドレインの他方に接続される、項目１から８のいずれか一項に記載の撮像装置。
【００１９】
［項目１０］
前記第１画素は、前記第２トランジスタのソースおよびドレインの前記他方と前記第１垂直信号線との間に接続される第４トランジスタを含み、
前記第２画素は、前記第２トランジスタのソースおよびドレインの前記他方と前記第２垂直信号線との間に接続される第５トランジスタを含む、項目９に記載の撮像装置。
【００２０】
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。
【００２１】
なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
【００２２】
本開示の一態様に係る撮像装置は、ｍ行ｎ列状（ｍ、ｎは１以上の整数）に配置された複数の画素からなる画素アレイを備える撮像装置であって、前記複数の画素は、ａ行目（ａは１以上ｍ以下の整数）に位置する第１画素と、ｂ行目（ｂは１以上ｍ以下の整数、ｂ≠ａ）に位置する第２画素と、を含み、前記複数の画素のそれぞれは、光を電荷に変換する光電変換部と、前記電荷を蓄積する電荷蓄積部と、前記電荷蓄積部にソースおよびドレインの一方が電気的に接続された第１トランジスタと、前記電荷蓄積部にゲートが電気的に接続された第２トランジスタと、を備え、前記撮像装置は、さらに、前記第１画素の前記第１トランジスタのゲートに電気的に接続された第１電圧供給回路と、前記第２画素の前記第１トランジスタのゲートに電気的に接続された第２電圧供給回路と、を備え、前記第１電圧供給回路は、前記第１画素の前記第１トランジスタをオン状態にする第１電圧と、前記第１画素の前記第１トランジスタをオフ状態にする第２電圧と、の間の電圧である第３電圧を前記第１画素の前記第１トランジスタのゲートに出力し、前記第２電圧供給回路は、前記第２画素の前記第１トランジスタをオン状態にする第４電圧と、前記第２画素の前記第１トランジスタをオフ状態にする第５電圧と、の間の電圧である第６電圧を前記第２画素の前記第１トランジスタのゲートに出力する。
【００２３】
この構成によれば、ノイズキャンセルを実施することでリセットノイズを抑制できる。また、第１画素と第２画素のノイズキャンセル動作のタイミングを個別に設定することが可能になる。よって、当該撮像装置は、リセットノイズを抑制しつつ、高速化を実現できる。
【００２４】
本開示の一態様に係る撮像装置は、ｍ行ｎ列状（ｍ、ｎは１以上の整数）に配置された複数の画素からなる画素アレイを備える撮像装置であって、前記複数の画素は、ａ行目（ａは１以上ｍ以下の整数）に位置する第１画素と、ｂ行目（ｂは１以上ｍ以下の整数、ｂ≠ａ）に位置する第２画素と、を含み、前記複数の画素のそれぞれは、光を電荷に変換する光電変換部と、前記電荷を蓄積する電荷蓄積部と、前記電荷蓄積部にソースおよびドレインの一方が電気的に接続された第１トランジスタと、前記電荷蓄積部にゲートが電気的に接続された第２トランジスタと、を備え、前記撮像装置は、さらに、前記第１画素の前記第１トランジスタのソースおよびドレインの他方に電気的に接続された第１電圧供給回路と、前記第２画素の前記第１トランジスタのソースおよびドレインの他方に電気的に接続された第２電圧供給回路と、を備える。
【００２５】
この構成によれば、ノイズキャンセルを実施することでリセットノイズを抑制できる。また、第１画素と第２画素のノイズキャンセル動作のタイミングを個別に設定することが可能になる。よって、当該撮像装置は、リセットノイズを抑制しつつ、高速化を実現できる。
【００２６】
例えば、前記第１電圧供給回路は、前記第１画素の前記第１トランジスタをオン状態にする第１電圧と、前記第１画素の前記第１トランジスタをオフ状態にする第２電圧と、の間の電圧である第３電圧を前記第１画素の前記第１トランジスタのソースおよびドレインの他方に出力し、前記第２電圧供給回路は、前記第２画素の前記第１トランジスタをオン状態にする第４電圧と、前記第２画素の前記第１トランジスタをオフ状態にする第５電圧と、の間の電圧である第６電圧を前記第２画素の前記第１トランジスタのソースおよびドレインの他方に出力してもよい。
【００２７】
この構成によれば、ノイズキャンセルを実施し、リセットノイズを抑制できる。
【００２８】
例えば、前記第１電圧供給回路は、前記第１電圧が前記第１画素の前記第１トランジスタのゲートに印加される第１期間の後の第２期間に、前記第３電圧を前記第１画素の前記第１トランジスタのゲートに出力し、前記第２電圧供給回路は、前記第４電圧が前記第２画素の前記第１トランジスタのゲートに印加される第３期間の後の第４期間に、前記第６電圧を前記第２画素の前記第１トランジスタのゲートに出力してもよい。
【００２９】
この構成によれば、ノイズキャンセルを実施し、リセットノイズを抑制できる。
【００３０】
例えば、前記第１電圧供給回路は、前記第１電圧が前記第１画素の前記第１トランジスタのソースおよびドレインの他方に印加される第１期間の後の第２期間に、前記第３電圧を前記第１画素の前記第１トランジスタのソースおよびドレインの他方に出力し、前記第２電圧供給回路は、前記第４電圧が前記第２画素の前記第１トランジスタのソースおよびドレインの他方に印加される第３期間の後の第４期間に、前記第６電圧を前記第２画素の前記第１トランジスタのソースおよびドレインの他方に出力してもよい。
【００３１】
この構成によれば、ノイズキャンセルを実施し、リセットノイズを抑制できる。
【００３２】
例えば、前記第３電圧および前記第６電圧はテーパ状の電圧であってもよい。
【００３３】
この構成によれば、ノイズキャンセルを実施し、リセットノイズを抑制できる。
【００３４】
例えば、前記第２期間と前記第４期間とは少なくとも一部が重複してもよい。
【００３５】
例えば、前記第２期間と前記第４期間とは、互いに重複しない期間を含んでもよい。
【００３６】
この構成によれば、第１画素の第１トランジスタに第１電圧が印加されるタイミングと、第２画素の第１トランジスタに第４電圧が印加されるタイミングを異ならせることができる。これにより、第１画素の第１トランジスタに第１電圧が印加されるタイミングと、第２画素の第１トランジスタに第４電圧が印加されるタイミングが同時である場合に比べ、ノイズを低減できる。
【００３７】
例えば、前記複数の画素のそれぞれは、ソースおよびドレインの一方が前記電荷蓄積部に電気的に接続され、ソースおよびドレインの他方が前記第１トランジスタのソースおよびドレインの前記一方に電気的に接続される第３トランジスタを備えてもよい。
【００３８】
例えば、前記第１電圧供給回路および前記第２電圧供給回路は、前記画素アレイの左側に位置してもよい。
【００３９】
例えば、前記第１電圧供給回路は、前記画素アレイの上側に位置し、前記第２電圧供給回路は、前記画素アレイの下側に位置してもよい。
【００４０】
この構成によれば、第１電圧供給回路からの電圧の印加および第２電圧供給回路からの電圧の印加の遅延を上下の行で平均化できる。したがって、シェーディングを均一化できる。
【００４１】
例えば、前記第１電圧供給回路は、前記画素アレイの左側に位置し、前記第２電圧供給回路は、前記画素アレイの右側に位置してもよい。
【００４２】
この構成によれば、チップ全体の回路位置のバランスが良くなる。また、第１電圧供給回路から電圧を出力する配線および第２電圧供給回路から電圧を出力する配線のカップリングを低減できるので、ノイズを抑制できる。
【００４３】
例えば、前記画素アレイの左側に位置し、前記第１画素の前記第１トランジスタのゲートに電気的に接続された第３電圧供給回路と、前記画素アレイの右側に位置し、前記第２画素の前記第１トランジスタのゲートに電気的に接続された第４電圧供給回路と、を備え、前記第３電圧供給回路は、前記第１画素の前記第１トランジスタをオン状態にする第７電圧と、前記第１画素の前記第１トランジスタをオフ状態にする第８電圧と、の間の電圧である第９電圧を前記第１画素の前記第１トランジスタのゲートに出力し、前記第４電圧供給回路は、前記第２画素の前記第１トランジスタをオン状態にする第１０電圧と、前記第２画素の前記第１トランジスタをオフ状態にする第１１電圧と、の間の電圧である第１２電圧を前記第２画素の前記第１トランジスタのゲートに出力してもよい。
【００４４】
この構成によれば、画素アレイの左右の電圧供給回路から画素に電圧を供給することにより、複数の画素を高速に駆動することができる。
【００４５】
例えば、前記第１画素の前記第１トランジスタのソースおよびドレインの一方に電気的に接続された第３電圧供給回路と、前記第２画素の前記第１トランジスタのソースおよびドレインの一方に電気的に接続された第４電圧供給回路と、を備えてもよい。
【００４６】
この構成によれば、複数の電圧供給回路から画素に電圧を供給することにより、複数の画素を高速に駆動することができる。
【００４７】
例えば、前記第１電圧供給回路および前記第２電圧供給回路は、前記画素アレイの左側に位置し、前記第３電圧供給回路および前記第４電圧供給回路は、前記画素アレイの右側に位置し、前記第１電圧供給回路および前記第３電圧供給回路は、前記画素アレイの上側に位置し、前記第２電圧供給回路および前記第４電圧供給回路は、前記画素アレイの下側に位置してもよい。
【００４８】
この構成によれば、チップ全体の回路位置のバランスが良くなる。
【００４９】
（第１の実施形態）
本実施形態に係る撮像装置について、図１〜図７を用いて説明する。図１は、本実施形態による撮像装置１００の例示的な構成を示す図である。図１に示す撮像装置１００は、複数の画素１１０を含む画素アレイ１０２と、周辺回路とを有する。複数の画素１１０は、例えば半導体基板に２次元に配列されることにより、画素領域を形成する。図示する例において、各画素１１０の中心は、正方格子の格子点上に位置している。もちろん、画素１１０の配置は、図示する例に限定されず、例えば、各中心が、三角格子、六角格子などの格子点上に位置するように複数の画素１１０を配置してもよい。複数の画素は、１次元に配列されてもよい。この場合、撮像装置１００をラインセンサとして利用することができる。
【００５０】
図１に例示する構成において、周辺回路は、電圧供給回路１０１Ａと、電圧供給回路１０１Ｂと、行選択回路１０３とを含んでいる。行選択回路１０３はアレイ状に配置される行ドライバ１１１を含んでいる。電圧供給回路１０１Ａ及び電圧供給回路１０１Ｂはそれぞれ行選択回路１０３を介して画素アレイ１０２内の異なる行の画素１１０に接続されている。周辺回路は、画素アレイ１０２が形成される半導体基板上に配置されていてもよいし、その一部が他の基板上に配置されていてもよい。
【００５１】
撮像装置１００の一部の構成の詳細について、図２を用い説明する。図２は、撮像装置１００の構成を示す図である。なお、図２では、説明の簡略化のため４行１列の画素１１０に対応する構成のみを記載している。画素１１０Ａが０行目に位置し、画素１１０Ｂが１行目に位置し、画素１１０Ｃが２行目に位置し、画素１１０Ｄが３行目に位置する。画素１１０Ａ〜１１０Ｄは、同じ列に位置する。これらの画素が配列する方向は、第１方向を例示する。例えば、画素１１０Ａは第１画素を例示し、画素１１０Ｃは第２画素を例示する。
【００５２】
電圧供給回路１０１Ａは、ハイ電圧ＶＨと、ロー電圧ＶＬとの間の中間電圧ＶＭＡを生成する。電圧供給回路１０１Ｂは、ハイ電圧ＶＨと、ロー電圧ＶＬとの間の中間電圧ＶＭＢを生成する。具体的には、中間電圧ＶＭＡおよび中間電圧ＶＭＢは徐々に変化するテーパ状の電圧である。例えば、電圧供給回路１０１Ａおよび電圧供給回路１０１Ｂの各々は、ＤＡＣ（デジタル−アナログ変換器）とローパスフィルタとを含み、ＤＡＣで生成された信号がローパスフィルタに入力され、ローパスフィルタの出力信号が上記中間電圧ＶＭＡまたは中間電圧ＶＭＢとして出力される。
【００５３】
電圧切替回路１２０Ａは、電圧供給回路１０１Ａおよび電源線ＶＨＡに接続されている。電圧切替回路１２０Ａは、電圧ＶＨと、電圧供給回路１０１Ａで生成された中間電圧ＶＭＡとの一方を電源線ＶＨＡに出力する。具体的には、電圧切替回路１２０Ａは、スイッチＳＶ０およびスイッチＳＶ１を含む。スイッチＳＶ０がオンし、スイッチＳＶ１がオフすることで、中間電圧ＶＭＡが電源線ＶＨＡに出力される。スイッチＳＶ０がオフし、スイッチＳＶ１がオンすることで、電圧ＶＨが電源線ＶＨＡに出力される。電源線ＶＨＡおよび電源線ＶＨＢは、画素１１０Ａ〜１１０Ｄが配列する方向に延びている。電源線ＶＨＡは、第１配線を例示する。電源線ＶＨＢは、第２配線を例示する。
【００５４】
電圧切替回路１２０Ｂは、電圧供給回路１０１Ｂおよび電源線ＶＨＢに接続されている。電圧切替回路１２０Ｂは、電圧ＶＨと、電圧供給回路１０１Ｂで生成された中間電圧ＶＭＢとの一方を電源線ＶＨＢに出力する。具体的には、電圧切替回路１２０Ｂは、スイッチＳＶ２およびスイッチＳＶ３を含む。スイッチＳＶ２がオンし、スイッチＳＶ３がオフすることで、中間電圧ＶＭＢが電源線ＶＨＢに出力される。スイッチＳＶ２がオフし、スイッチＳＶ３がオンすることで、電圧ＶＨが電源線ＶＨＢに出力される。
【００５５】
行ドライバ１１１Ａは、電源線ＶＨＡ、電源線ＶＬ０および制御線ＦＢ０に接続される。行ドライバ１１１Ａは、電源線ＶＨＡを介して出力される電圧ＶＨあるいは電圧ＶＭＡ、または、電源線ＶＬ０を介して出力される電圧ＶＬを制御線ＦＢ０に出力する。具体的には、行ドライバ１１１Ａは、スイッチ１３１Ａおよび１３２Ａを含む。スイッチ１３１Ａは電源線ＶＨＡと制御線ＦＢ０との間に接続され、スイッチ１３２Ａは電源線ＶＬ０と制御線ＦＢ０との間に接続される。スイッチ１３１Ａがオンし、スイッチ１３２Ａがオフすることで、電源線ＶＨＡを介して電圧ＶＨまたは電圧ＶＭＡが制御線ＦＢ０に出力される。スイッチ１３１Ａがオフし、スイッチ１３２Ａがオンすることで、電源線ＶＬ０を介して電圧ＶＬが制御線ＦＢ０に出力される。
【００５６】
行ドライバ１１１Ｂは、電源線ＶＨＡ、電源線ＶＬ０および制御線ＦＢ１に接続される。行ドライバ１１１Ｂは、電源線ＶＨＡを介して出力される電圧ＶＨあるいは電圧ＶＭＡ、または、電源線ＶＬ０を介して出力される電圧ＶＬを制御線ＦＢ１に出力する。具体的には、行ドライバ１１１Ｂは、スイッチ１３１Ｂおよび１３２Ｂを含む。スイッチ１３１Ｂは電源線ＶＨＡと制御線ＦＢ１との間に接続され、スイッチ１３２Ｂは電源線ＶＬ０と制御線ＦＢ１との間に接続される。スイッチ１３１Ｂがオンし、スイッチ１３２Ｂがオフすることで、電源線ＶＨＡを介して電圧ＶＨまたは電圧ＶＭＡが制御線ＦＢ１に出力される。スイッチ１３１Ｂがオフし、スイッチ１３２Ｂがオンすることで、電源線ＶＬ０を介して電圧ＶＬが制御線ＦＢ１に出力される。
【００５７】
行ドライバ１１１Ｃは、電源線ＶＨＢ、電源線ＶＬ０および制御線ＦＢ２に接続される。行ドライバ１１１Ｃは、電源線ＶＨＢを介して出力される電圧ＶＨあるいは電圧ＶＭＢ、または、電源線ＶＬ０を介して出力される電圧ＶＬを制御線ＦＢ２に出力する。具体的には、行ドライバ１１１Ｃは、スイッチ１３１Ｃおよび１３２Ｃを含む。スイッチ１３１Ｃは電源線ＶＨＢと制御線ＦＢ２との間に接続され、スイッチ１３２Ｃは電源線ＶＬ０と制御線ＦＢ２との間に接続される。スイッチ１３１Ｃがオンし、スイッチ１３２Ｃがオフすることで、電源線ＶＨＢを介して電圧ＶＨまたは電圧ＶＭＢが制御線ＦＢ２に出力される。スイッチ１３１Ｃがオフし、スイッチ１３２Ｃがオンすることで、電源線ＶＬ０を介して電圧ＶＬが制御線ＦＢ２に出力される。
【００５８】
行ドライバ１１１Ｄは、電源線ＶＨＢ、電源線ＶＬ０および制御線ＦＢ３に接続される。行ドライバ１１１Ｄは、電源線ＶＨＢを介して出力される電圧ＶＨあるいは電圧ＶＭＢ、または、電源線ＶＬ０を介して出力される電圧ＶＬを制御線ＦＢ３に出力する。具体的には、行ドライバ１１１Ｄは、スイッチ１３１Ｄおよび１３２Ｄを含む。スイッチ１３１Ｄは電源線ＶＨＢと制御線ＦＢ３との間に接続され、スイッチ１３２Ｄは電源線ＶＬ０と制御線ＦＢ３との間に接続される。スイッチ１３１Ｄがオンし、スイッチ１３２Ｄがオフすることで、電源線ＶＨＢを介して電圧ＶＨまたは電圧ＶＭＢが制御線ＦＢ３に出力される。スイッチ１３１Ｄがオフし、スイッチ１３２Ｄがオンすることで、電源線ＶＬ０を介して電圧ＶＬが制御線ＦＢ３に出力される。
【００５９】
制御線ＦＢ０は画素１１０Ａに接続される。制御線ＦＢ１は画素１１０Ｂに接続される。制御線ＦＢ２は画素１１０Ｃに接続される。制御線ＦＢ３は画素１１０Ｄに接続される。
【００６０】
なお、電圧ＶＨおよび電圧ＶＬは、単一の回路で生成されてもよい。あるいは、電圧ＶＭＡおよび電圧ＶＭＢと同様に異なる回路で生成されてもよい。すなわち、画素１１０Ａおよび画素１１０Ｂに供給される電圧ＶＨを電圧ＶＨＡとし、画素１１０Ｃおよび画素１１０Ｄに供給される電圧ＶＨを電圧ＶＨＢとしたとき、電圧ＶＨＡと電圧ＶＨＢとが異なる回路で生成されてもよい。また、画素１１０Ａおよび画素１１０Ｂに供給される電圧ＶＬを電圧ＶＬＡとし、画素１１０Ｃおよび画素１１０Ｄに供給される電圧ＶＬを電圧ＶＬＢとしたとき、電圧ＶＬＡと電圧ＶＬＢとが異なる回路で生成されてもよい。例えば、電圧供給回路１０１Ａが電圧ＶＨＡおよび電圧ＶＬＡを生成し、電圧供給回路１０１Ｂが電圧ＶＨＢおよび電圧ＶＬＢを生成してもよい。
【００６１】
画素１１０Ａおよび画素１１０Ｂはともにバイアス線ＶＢＡに接続される。画素１１０Ａは垂直信号線ＳＩＧＡに接続される。画素１１０Ｂは垂直信号線ＳＩＧＢに接続される。画素１１０Ｃおよび画素１１０Ｄはともにバイアス線ＶＢＢに接続される。画素１１０Ｃは垂直信号線ＳＩＧＣに接続される。画素１１０Ｄは垂直信号線ＳＩＧＤに接続される。バイアス線ＶＢＡはバイアス回路１２１Ａに接続される。バイアス線ＶＢＢはバイアス回路１２１Ｂに接続される。垂直信号線ＳＩＧＡは電流源切替回路１２２Ａに接続される。垂直信号線ＳＩＧＢは電流源切替回路１２２Ｂに接続される。垂直信号線ＳＩＧＣは電流源切替回路１２２Ｃに接続される。垂直信号線ＳＩＧＤは電流源切替回路１２２Ｄに接続される。バイアス線ＶＢＡおよびバイアス線ＶＢＢは、画素１１０Ａ〜１１０Ｄが配列する方向に延びている。バイアス線ＶＢＡは、第３配線を例示する。バイアス線ＶＢＢは、第４配線を例示する。
【００６２】
図３は、本実施形態による撮像装置１００に含まれる画素１１０（すなわち、画素１１０Ａ、画素１１０Ｂ、画素１１０Ｃおよび画素１１０Ｄ）の構成例を示す図である。なお、図３に示す制御線ＦＢは、図２に示す制御線ＦＢ０〜ＦＢ３に対応する。図３に示すリセット制御線ＲＳＴは、図２に示すリセット制御線ＲＳＴ０〜ＲＳＴ３に対応する。図３に示す選択制御線ＳＥＬは、図２に示す選択制御線ＳＥＬ０〜ＳＥＬ３に対応する。図３に示す電荷蓄積部ＦＤは、図２に示す電荷蓄積部ＦＤ０〜ＦＤ３に対応する。図３に示すバイアス線ＶＢは、図２に示すバイアス線ＶＢＡ〜ＶＢＢに対応する。図３に示す垂直信号線ＳＩＧは、図２に示す垂直信号線ＳＩＧＡ〜ＳＩＧＤに対応する。
【００６３】
画素１１０は、光電変換部２０１、フィードバックトランジスタ２０２、リセットトランジスタ２０３、増幅トランジスタ２０４、選択トランジスタ２０５、第１容量素子２０６、第２容量素子２０７および電荷蓄積部ＦＤを含む。
【００６４】
光電変換部２０１は入射光を検出し、信号電荷を生成する。光電変換部２０１は、例えば、上部電極、下部電極、および上部電極と下部電極に挟まれる受光層で構成される。なお、光電変換部２０１は、埋め込みフォトダイオードであってもよい。
【００６５】
電荷蓄積部ＦＤは、光電変換部２０１によって生成された信号電荷を蓄積する。電荷蓄積部ＦＤは、拡散層によって形成されてもよいし、配線によって形成されてもよい。
【００６６】
第１容量素子２０６および第２容量素子２０７は、例えばＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）容量またはＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量であってもよい。
【００６７】
増幅トランジスタ２０４のゲートは電荷蓄積部ＦＤに接続されている。増幅トランジスタ２０４のソースおよびドレインの一方は、フィードバックトランジスタ２０２のソースおよびドレインの一方と、選択トランジスタ２０５のソースおよびドレインの一方とに接続されている。増幅トランジスタ２０４のソースおよびドレインの他方は、バイアス線ＶＢに接続されている。選択トランジスタ２０５のソースおよびドレインの他方は、垂直信号線ＳＩＧに接続されている。フィードバックトランジスタ２０２のソースおよびドレインの他方はリセットトランジスタ２０３のソースおよびドレインの一方に接続されている。リセットトランジスタ２０３のソースおよびドレインの他方は電荷蓄積部ＦＤに接続されている。
【００６８】
また、フィードバックトランジスタ２０２のソースおよびドレインの他方は、第２容量素子２０７の一端に接続されている。また、第２容量素子２０７の他端には、基準電圧ＶＲが印加される。基準電圧ＶＲは、例えば接地電位ＧＮＤである。第２容量素子２０７の他端に基準電圧ＶＲが印加されることにより、フィードバックトランジスタ２０２と第２容量素子２０７とによってＲＣフィルタ回路が形成される。ＲＣフィルタ回路はローパスフィルタとして機能するため、フィードバックトランジスタ２０２の動作帯域は狭くなる。このことにより、後述のノイズ抑制期間でフィードバックされるノイズ帯域をより狭くすることができる。
【００６９】
フィードバックトランジスタ２０２のソースおよびドレインの他方は、第１容量素子２０６の一端にも接続されている。第１容量素子２０６の他端は、電荷蓄積部ＦＤに接続されている。本明細書において、フィードバックトランジスタ２０２のソースおよびドレインの他方、第１容量素子２０６の一端、および第２容量素子２０７の一端の間に形成されたノードを「ノードＲＤ」と称する。ノードＲＤは、リセットドレインノードとも呼ばれる。
【００７０】
フィードバックトランジスタ２０２のゲートは、制御線ＦＢに接続されている。制御線ＦＢからゲートに印加される電圧により、フィードバックトランジスタ２０２の状態が決定される。例えば、制御線ＦＢから印加される電圧がハイレベルのとき、フィードバックトランジスタ２０２はオンとなる。このとき、電荷蓄積部ＦＤと、増幅トランジスタ２０４と、フィードバックトランジスタ２０２と、第１容量素子２０６と、によって帰還経路が形成される。
【００７１】
制御線ＦＢから印加される電圧がハイレベルよりも低い電圧になると、帰還経路は引き続き形成されるが、フィードバックトランジスタ２０２の抵抗成分が大きくなる。そのため、フィードバックトランジスタ２０２の帯域は狭くなり、帰還する信号の周波数領域は狭くなる。
【００７２】
帰還経路が形成されているとき、フィードバックトランジスタ２０２が出力する信号は、第１容量素子２０６および電荷蓄積部ＦＤの寄生容量によって形成される減衰回路で減衰されて、電荷蓄積部ＦＤに帰還される。第１容量素子２０６の容量をＣｃ、電荷蓄積部ＦＤの寄生容量をＣｆｄとすると、減衰率Ｂは、Ｃｃ／（Ｃｃ＋Ｃｆｄ）で表される。
【００７３】
制御線ＦＢから印加される電圧がさらに低くなり、ローレベルになると、フィードバックトランジスタ２０２はオフとなる。その場合、帰還経路は形成されない。
【００７４】
リセットトランジスタ２０３のソースおよびドレインの一方は、ノードＲＤに接続される。リセットトランジスタ２０３のソースおよびドレインの他方は、電荷蓄積部ＦＤに接続される。リセットトランジスタ２０３のゲートは、リセット制御線ＲＳＴに接続される。リセット制御線ＲＳＴから印加される電圧により、リセットトランジスタ２０３の状態が決定される。例えば、リセット制御線ＲＳＴから印加される電圧がハイレベルのとき、リセットトランジスタ２０３はオンする。その結果、第１容量素子２０６の両端、すなわち電荷蓄積部ＦＤとノードＲＤとが電気的に接続される。
【００７５】
選択トランジスタ２０５のソースおよびドレインの他方は、垂直信号線ＳＩＧに接続される。選択トランジスタ２０５のゲートは、選択制御線ＳＥＬに接続される。選択制御線ＳＥＬから印加される電圧により、選択トランジスタ２０５の状態が決定される。例えば、選択制御線ＳＥＬから印加される電圧がハイレベルのとき、選択トランジスタ２０５はオンする。その結果、増幅トランジスタ２０４と垂直信号線ＳＩＧとは電気的に接続される。選択制御線ＳＥＬから印加される電圧がローレベルのとき、選択トランジスタ２０５はオフする。その結果、増幅トランジスタ２０４と垂直信号線ＳＩＧとは電気的に分離される。
【００７６】
図４は、バイアス回路１２１（すなわち、バイアス回路１２１Ａおよび１２１Ｂ）の構成を示す図である。バイアス回路１２１は、スイッチＳ０およびスイッチＳ１を含み、ハイ電圧ＶＢＨまたはロー電圧ＶＢＬをバイアス線ＶＢに出力する。具体的には、スイッチＳ０がオンし、スイッチＳ１がオフすることで、バイアス線ＶＢにハイ電圧ＶＢＨが出力される。スイッチＳ０がオフし、スイッチＳ１がオンすることで、バイアス線ＶＢにロー電圧ＶＢＬが出力される。ハイ電圧ＶＢＨは、例えば電源電圧ＶＤＤである。ロー電圧ＶＢＬは、例えば接地電位ＧＮＤである。
【００７７】
図５は、電流源切替回路１２２（すなわち、電流源切替回路１２２Ａ、１２２Ｂ、１２２Ｃおよび１２２Ｄ）の構成を示す図である。電流源切替回路１２２は、スイッチＳ２、スイッチＳ３、定電流源１４１および定電流源１４２を含む。定電流源１４１はＰ型の電流源である。定電流源１４１は、垂直信号線ＳＩＧに電流を流し込む。定電流源１４２はＮ型の電流源である。定電流源１４２は、垂直信号線ＳＩＧから電流を引き込む。スイッチＳ２は、垂直信号線ＳＩＧと定電流源１４１との間に接続される。スイッチＳ３は、垂直信号線ＳＩＧと定電流源１４２との間に接続される。スイッチＳ２がオンすることで、垂直信号線ＳＩＧに定電流源１４１が接続される。スイッチＳ３がオンすることで、垂直信号線ＳＩＧに定電流源１４２が接続される。
【００７８】
図６は、信号の読み出し時における撮像装置１００の動作を説明するための第１モードの例示的なタイミングチャートである。ＶＳ０／ＶＳ１は、増幅トランジスタ２０４のソースおよびドレインのうちバイアス線ＶＢＡに接続されていない方の電圧レベルの変化を示す。ＶＳ２／ＶＳ３は、増幅トランジスタ２０４のソースおよびドレインのうちバイアス線ＶＢＢに接続されていない方の電圧レベルの変化を示す。Ｓ０（Ａ）／Ｓ３（Ａ、Ｂ）は、バイアス回路１２１ＡのスイッチＳ０と、電流源切替回路１２２Ａおよび電流源切替回路１２２ＢのスイッチＳ３の状態を示す。Ｓ１（Ａ）／Ｓ２（Ａ、Ｂ）は、バイアス回路１２１ＡのスイッチＳ１と、電流源切替回路１２２Ａおよび電流源切替回路１２２ＢのスイッチＳ２の状態を示す。Ｓ０（Ｂ）／Ｓ３（Ｃ、Ｄ）は、バイアス回路１２１ＢのスイッチＳ０と、電流源切替回路１２２Ｃおよび電流源切替回路１２２ＤのスイッチＳ３の状態を示す。Ｓ１（Ｂ）／Ｓ２（Ｃ、Ｄ）は、バイアス回路１２１ＢのスイッチＳ１と、電流源切替回路１２２Ｃおよび電流源切替回路１２２ＤのスイッチＳ２の状態を示す。
【００７９】
図６では、画素アレイ１０２の０行目の画素１１０Ａおよび１行目の画素１１０Ｂを同時にリセットし、２行目の画素１１０Ｃおよび３行目の画素１１０Ｄを同時にリセットする例を示している。図６に示す例では、０行目の画素１１０Ａおよび１行目の画素１１０Ｂに信号読み出しおよびリセット読み出しを行い、２行目の画素１１０Ｃおよび３行目の画素１１０Ｄにシャッタ動作を行っている。
【００８０】
なお、制御線ＦＢ０〜ＦＢ３の制御信号以外の各種制御信号については、例えば、撮像装置１００が備える制御回路（図示せず）により生成される。
【００８１】
（信号読み出し期間）
時刻ｔ０において、０行目の画素１１０Ａの選択トランジスタ２０５のゲートに印加される選択制御信号ＳＥＬ０および１行目の画素１１０Ｂの選択トランジスタ２０５のゲートに印加される選択制御信号ＳＥＬ１がハイレベルとなる。これにより、０行目の画素１１０Ａおよび１行目の画素１１０Ｂが選択状態になる。また、時刻ｔ０において、バイアス回路１２１ＡのスイッチＳ０がオン状態であり、スイッチＳ１がオフ状態である。そのため、バイアス線ＶＢＡにはハイ電圧ＶＢＨが印加される。また、電流源切替回路１２２Ａおよび電流源切替回路１２２ＢのスイッチＳ３がオン状態である。そのため、選択トランジスタ２０５と、増幅トランジスタ２０４と、電流源切替回路１２２Ａまたは電流源切替回路１２２Ｂの定電流源１４２とによりソースフォロワ回路が形成される。これにより、垂直信号線ＳＩＧＡおよび垂直信号線ＳＩＧＢの電位は、電荷蓄積部ＦＤに蓄積された信号電荷に応じた電圧ＶＳＩＧ（Ａ）および電圧ＶＳＩＧ（Ｂ）となる。このソースフォロワ回路の増幅率は１倍程度である。
【００８２】
電荷蓄積部ＦＤ０および電荷蓄積部ＦＤ１の電圧は、後述するリセット電圧ＶＲＳＴを基準として、画素１１０Ａおよび画素１１０Ｂの直前のリセット動作から時刻ｔ０までの期間に、光電変換部２０１において生成された信号電荷に応じた電圧分だけ変化している。電荷蓄積部ＦＤ０および電荷蓄積部ＦＤ１の電圧は、１倍程度の増幅率で前記ソースフォロワ回路により増幅されて、垂直信号線ＳＩＧＡおよび垂直信号線ＳＩＧＢに出力され、読み出される。
【００８３】
（リセット期間）
次に時刻ｔ１において制御線ＦＢ０、制御線ＦＢ１、リセット制御線ＲＳＴ０、およびリセット制御線ＲＳＴ１に印加される電圧がハイレベルになる。このことにより、画素１１０Ａおよび画素１１０Ｂのフィードバックトランジスタ２０２とリセットトランジスタ２０３とがオン状態になる。また、バイアス回路１２１ＡのスイッチＳ０がオフ状態となり、スイッチＳ１がオン状態となる。これにより、画素１１０Ａおよび画素１１０Ｂの増幅トランジスタ２０４のソースおよびドレインの他方にはロー電圧ＶＢＬが印加される。さらに、時刻ｔ１において、電流源切替回路１２２Ａおよび電流源切替回路１２２ＢのスイッチＳ２がオン状態となり、スイッチＳ３がオフ状態となる。このことにより、画素１１０Ａおよび画素１１０Ｂの選択トランジスタ２０５のソースおよびドレインの一方に定電流源１４１が接続される。
【００８４】
これにより、時刻ｔ１において、画素１１０Ａの選択トランジスタ２０５、増幅トランジスタ２０４、および定電流源１４１によってソース接地増幅回路が形成される。同様に、画素１１０Ｂの選択トランジスタ２０５、増幅トランジスタ２０４、および定電流源１４１によってソース接地増幅回路が形成される。加えて画素１１０Ａおよび画素１１０Ｂのリセットトランジスタ２０３およびフィードバックトランジスタ２０２がオン状態であるために、ソース接地増幅回路の入出力端が短絡された状態になる。これにより、ソース接地増幅回路はリセットされた状態になる。リセットされた状態におけるソース接地増幅回路の出力電圧をＶＲＳＴとすると、電荷蓄積部ＦＤ０および電荷蓄積部ＦＤ１の電圧はＶＲＳＴと等しくなる。
【００８５】
時刻ｔ２において、リセット制御線ＲＳＴ０およびリセット制御線ＲＳＴ１に印加される電圧がローレベルになる。このことで、画素１１０Ａおよび画素１１０Ｂのリセットトランジスタ２０３がオフする。フィードバックトランジスタ２０２がオン状態であり、リセットトランジスタ２０３がオフ状態であるとき、画素１１０Ａおよび画素１１０Ｂでは、増幅率が−Ａ×Ｂ倍の帰還回路が形成される。そのため、画素１１０Ａおよび画素１１０Ｂにおいて、リセットトランジスタ２０３をオフしたときに発生する、電荷蓄積部ＦＤ０および電荷蓄積部ＦＤ１におけるｋＴＣノイズは、１／（１＋Ａ×Ｂ）倍に抑制される。
【００８６】
時刻ｔ１において、制御線ＦＢ０および制御線ＦＢ１の電圧はハイレベルの電圧ＶＨに設定される。このことにより、画素１１０Ａおよび画素１１０Ｂのフィードバックトランジスタ２０２の動作帯域が、広帯域である第１帯域となる。これにより、高速に、電荷蓄積部ＦＤの電圧をリセット電圧ＶＲＳＴにすることができる。第１帯域は、ゲート電圧がハイレベルである場合の、フィードバックトランジスタ２０２の動作帯域を意味する。
【００８７】
本実施形態では、電荷蓄積部ＦＤを高速にリセット電圧ＶＲＳＴに設定するために、このリセット期間を設けている。ただし、駆動時間に余裕があれば、この期間を設けずに、後述するノイズ抑制期間内で、電荷蓄積部ＦＤをリセット電圧に設定する動作をしても構わない。
【００８８】
（ノイズ抑制期間）
次に、時刻ｔ２から時刻ｔ６の期間に、制御線ＦＢ０および制御線ＦＢ１には、電圧供給回路１０１Ａで生成された電圧ＶＭＡが印加される。電圧ＶＭＡは、画素１１０Ａのフィードバックトランジスタ２０２のしきい値電圧Ｖｔｆｂａを跨いで徐々に変化する。また電圧ＶＭＡは、画素１１０Ｂのフィードバックトランジスタ２０２のしきい値電圧Ｖｔｆｂｂを跨いで徐々に変化する。すなわち、画素１１０Ａおよび画素１１０Ｂのフィードバックトランジスタ２０２がオン状態からオフ状態に徐々に変化している。電圧ＶＭＡをこのように変化させることにより、画素１１０Ａと画素１１０Ｂとでフィードバックトランジスタ２０２の閾値電圧がばらついていても、両方のフィードバックトランジスタ２０２を閾値電圧付近で動作させることができる。本願明細書では、ノイズ抑制期間においてフィードバックトランジスタ２０２にこのような電圧を印加することを「テーパリセット」と称する。
【００８９】
その場合、画素１１０Ａおよび画素１１０Ｂのフィードバックトランジスタ２０２の動作帯域は、第１帯域よりも狭い第２帯域となる。第２帯域は、ゲート電圧が中間の電圧であるときの、画素１１０Ａおよび画素１１０Ｂのフィードバックトランジスタ２０２の動作帯域を意味する。
【００９０】
第２帯域を画素１１０Ａおよび画素１１０Ｂの増幅トランジスタ２０４の動作帯域よりも充分に狭くすることにより、ノイズ抑制効果は大きくなる。一方で、時刻ｔ２から時刻ｔ６までの時間も長くなる。なお、第２帯域が画素１１０Ａおよび画素１１０Ｂの増幅トランジスタ２０４の動作帯域より広くても、ノイズ抑制効果は得られる。よって、時刻ｔ２から時刻ｔ６までの時間として許容できる時間に応じて、設計者は第２帯域を任意に設計することができる。以下、第２帯域を、増幅トランジスタ２０４の動作帯域よりも十分に狭い帯域として扱う。
【００９１】
第２帯域が、増幅トランジスタ２０４の動作帯域よりも狭い状態においては、フィードバックトランジスタ２０２で発生する熱ノイズは、画素１１０Ａおよび画素１１０Ｂにおいて形成される帰還回路により、１／（１＋Ａ×Ｂ）１／２倍に抑制される。この状態で、時刻ｔ６において制御線ＦＢ０および制御線ＦＢ１に印加する電圧をローレベルにし、画素１１０Ａおよび画素１１０Ｂのフィードバックトランジスタ２０２をオフする。このとき、電荷蓄積部ＦＤ０および電荷蓄積部ＦＤ１に残存するｋＴＣノイズは、リセットトランジスタ２０３に起因したｋＴＣノイズと、フィードバックトランジスタ２０２に起因したｋＴＣノイズとを二乗和した値となる。
【００９２】
第２容量素子２０７の容量をＣｓとすると、帰還による抑制がある状態において発生するフィードバックトランジスタ２０２のｋＴＣノイズは、帰還による抑制がない状態で発生するリセットトランジスタ２０３のｋＴＣノイズに比べて（Ｃｆｄ／Ｃｓ）１／２倍になる。この点を考慮し、帰還がない場合と比較すると、帰還がある場合のｋＴＣノイズは、｛１＋（１＋Ａ×Ｂ）×Ｃｆｄ／Ｃｓ｝１／２／（１＋Ａ×Ｂ）倍に抑制される。
【００９３】
（リセット読み出し期間）
画素１１０Ａおよび画素１１０Ｂのリセット動作並びにノイズ抑制動作が完了したのちに、図６の時刻ｔ６においてバイアス回路１２１ＡのスイッチＳ０と、電流源切替回路１２２Ａおよび１２２ＢのスイッチＳ３とがオン状態になる。このことで、ソースフォロワ回路が形成される。時刻ｔ８において、リセット電圧ＶＲＳＴが読み出される。電荷蓄積部ＦＤ０から読み出された電圧ＶＳＩＧ（Ａ）および電荷蓄積部ＦＤ１から読み出された電圧ＶＳＩＧ（Ｂ）と、リセット電圧ＶＲＳＴとの差分を取ることにより、相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：ＣＤＳ）を実施できる。このＣＤＳ動作を行うことにより、画素信号における、周辺回路のばらつきの影響を低減することができる。
【００９４】
本実施形態における撮像装置１００により、ｋＴＣノイズは、ノイズ抑制期間に｛１＋（１＋Ａ×Ｂ）×Ｃｆｄ／Ｃｓ｝１／２／（１＋Ａ×Ｂ）倍に抑制され、さらに、読み出し期間において、１倍程度の増幅率で垂直信号線ＳＩＧＡおよび垂直信号線ＳＩＧＢに出力される。その結果、ｋＴＣノイズが抑制された良好な画像データを取得することができる。
【００９５】
第２容量素子２０７の容量Ｃｓは、第１容量素子２０６の容量Ｃｃよりも大きいことが望ましい。典型的には、電荷蓄積部ＦＤに接続されている第２容量素子２０７の容量を大きくすると、ランダムノイズは低減される。しかし、電荷蓄積部ＦＤにおいて電荷信号を電圧信号に変換する際、信号レベルが小さくなってしまうので、結果としてＳ／Ｎは改善されない。しかし、本実施形態によれば、電荷蓄積部ＦＤとノードＲＤとが第１容量素子２０６によって分離されているので、第２容量素子２０７の容量を大きくしても信号レベルの低下は生じにくい。その結果、ランダムノイズだけが抑制されるので、Ｓ／Ｎが改善されるという効果が得られる。
【００９６】
（シャッタ動作）
２行目の画素１１０Ｃおよび３行目の画素１１０Ｄについてはシャッタ動作が行われ、信号読み出し、およびリセット読み出しは行われない。なお、シャッタ動作とは、露光期間の調整のために、露光期間の開始時に画素１１０をリセットする動作である。つまり、２行目の画素１１０Ｃおよび３行目の画素１１０Ｄについて行われるシャッタ動作は、０行目の画素１１０Ａおよび１行目の画素１１０Ｂについて行われるリセット動作と同様である。
【００９７】
ここで２行目の画素１１０Ｃおよび３行目の画素１１０Ｄについて行われるシャッタ動作でのリセット開始時刻、すなわち、制御線ＦＢ２、制御線ＦＢ３、リセット制御線ＲＳＴ２およびリセット制御線ＲＳＴ３がハイレベルになる時刻は時刻ｔ２である。つまり、制御線ＦＢ０、制御線ＦＢ１、リセット制御線ＲＳＴ０およびリセット制御線ＲＳＴ１がハイレベルになる時刻ｔ１と重ならないように設定している。言い換えると、バイアス線ＶＢＡに印加される電圧が変更されるタイミングと、バイアス線ＶＢＢに印加される電圧が変更されるタイミングとを異ならせている。これにより、制御線ＦＢ０、制御線ＦＢ１、リセット制御線ＲＳＴ０およびリセット制御線ＲＳＴ１と、制御線ＦＢ２、制御線ＦＢ３、リセット制御線ＲＳＴ２およびリセット制御線ＲＳＴ３とが同時にハイレベルになる場合に比べて、ノイズを低減できる。理由は以下の通りである。シャッタ動作での画素１１０Ｃおよび画素１１０Ｄのリセット開始時に、バイアス線ＶＢＡに印加される電圧と、バイアス線ＶＢＢに印加される電圧とが、それぞれ変更される。バイアス線ＶＢＡまたはバイアス線ＶＢＢに印加される電圧が変更されると、カップリングにより電荷蓄積部ＦＤの電圧が変動する。したがって、バイアス線ＶＢＡに印加される電圧を変更するタイミングと、バイアス線ＶＢＢに印加される電圧が変更されるタイミングとが同時だと、電荷蓄積部ＦＤが、バイアス線２本分の電位変動の影響を受けることになる。バイアス線ＶＢＡおよびバイアス線ＶＢＢに印加される電圧が変更されるタイミングを異ならせることにより、リセット開始時における画素１１０内の電荷蓄積部ＦＤに対するバイアス線ＶＢＡおよびバイアス線ＶＢＢの電位変動の影響を軽減できる。このことにより、画素１１０内のノイズを抑制しつつ、撮像装置１００を高速動作させることが可能となる。
【００９８】
また、時刻ｔ３から時刻ｔ８の期間に、制御線ＦＢ２および制御線ＦＢ３には、電圧供給回路１０１Ｂで生成された電圧ＶＭＢが印加される。電圧ＶＭＢは、画素１１０Ｃのフィードバックトランジスタ２０２のしきい値電圧Ｖｔｆｂｃおよび画素１１０Ｄのフィードバックトランジスタ２０２のしきい値電圧Ｖｔｆｂｄを跨いで徐々に変化する。電圧ＶＭＢをこのように変化させることにより、画素１１０Ｃと画素１１０Ｄとでフィードバックトランジスタ２０２の閾値電圧がばらついていても、両方のフィードバックトランジスタ２０２を閾値電圧付近で動作させることができる。これにより、画素１１０Ｃおよび画素１１０Ｄのテーパリセットが行われる。
【００９９】
なお、上記説明では、０行目の画素１１０Ａおよび１行目の画素１１０Ｂに信号読み出しおよびリセット読み出しを行い、２行目の画素１１０Ｃおよび３行目の画素１１０Ｄにシャッタ動作を行う場合を説明したが、０行目の画素１１０Ａおよび１行目の画素１１０Ｂに信号読み出しおよびリセット読み出しを行い、２行目の画素１１０Ｃおよび３行目の画素１１０Ｄに信号読み出しおよびリセット読み出しを行う場合、もしくは０行目の画素１１０Ａおよび１行目の画素１１０Ｂにシャッタ動作を行い、２行目の画素１１０Ｃおよび３行目の画素１１０Ｄにもシャッタ動作を行う場合も同様である。
【０１００】
なお、上記説明では、第１モードの場合はバイアス線ＶＢＡ及びバイアス線ＶＢＢに印加される電圧のハイ／ローの切り替えタイミングを異ならせているが、同時にしてもよい。この場合、バイアス線ＶＢＡ及びバイアス線ＶＢＢを共通のバイアス線とすることも可能である。
【０１０１】
図７は、信号の読み出し時における撮像装置１００の動作を説明するための第２モードの例示的なタイミングチャートである。図７は、０行目の画素１１０Ａおよび１行目の画素１１０Ｂに信号読み出しおよびリセット読み出しを行い、２行目の画素１１０Ｃおよび３行目の画素１１０Ｄにも信号読み出しおよびリセット読み出しを行う場合のタイミングチャートである。
【０１０２】
図７では、図６に対して０行目の画素１１０Ａおよび１行目の画素１１０Ｂと、２行目の画素１１０Ｃおよび３行目の画素１１０Ｄとの間での信号読み出し動作およびリセット読出し動作のタイミングのずれが大きくなっている。０行目の画素１１０Ａおよび１行目の画素１１０Ｂと、２行目の画素１１０Ｃおよび３行目の画素１１０Ｄとで各動作のタイミングがほぼ半位相ずれていることを除いて、個別のタイミングは図６とほぼ同じである。図７で示す例において、時刻ｔ１からｔ８までの間、画素１１０Ａおよび画素１１０Ｂに接続されるバイアス線ＶＢＡと画素１１０Ｃおよび画素１１０Ｄに接続されるバイアス線ＶＢＢとが異なる電位となる。
【０１０３】
具体的には、０行目の画素１１０Ａおよび１行目の画素１１０Ｂの信号読み出し期間が終了する時刻ｔ１までの期間において、バイアス線ＶＢＡにはハイ電圧ＶＢＨが印加される。時刻ｔ１においてバイアス線ＶＢＡに印加される電圧は、ハイ電圧ＶＢＨからロー電圧ＶＢＬに変更される。０行目の画素１１０Ａおよび１行目の画素１１０Ｂのリセット期間およびノイズ抑制期間である時刻ｔ１から時刻ｔ６までの期間において、バイアス線ＶＢＡにはロー電圧ＶＢＬが印加される。時刻ｔ６においてバイアス線ＶＢＡに印加される電圧は、ロー電圧ＶＢＬからハイ電圧ＶＢＨに変更される。０行目の画素１１０Ａおよび１行目の画素１１０Ｂのリセット読み出し期間が開始する時刻ｔ６以降の期間において、バイアス線ＶＢＡにはハイ電圧ＶＢＨが印加される。
【０１０４】
２行目の画素１１０Ｃおよび３行目の画素１１０Ｄの信号読み出し期間が終了する時刻ｔ４までの期間において、バイアス線ＶＢＢにはハイ電圧ＶＢＨが印加される。時刻ｔ４においてバイアス線ＶＢＢに印加される電圧は、ハイ電圧ＶＢＨからロー電圧ＶＢＬに変更される。２行目の画素１１０Ｃおよび３行目の画素１１０Ｄのリセット期間およびノイズ抑制期間である時刻ｔ４から時刻ｔ８までの期間において、バイアス線ＶＢＢにはロー電圧ＶＢＬが印加される。時刻ｔ８においてバイアス線ＶＢＢに印加される電圧は、ロー電圧ＶＢＬからハイ電圧ＶＢＨに変更される。２行目の画素１１０Ｃおよび３行目の画素１１０Ｄのリセット読み出し期間が開始する時刻ｔ８以降の期間において、バイアス線ＶＢＢにはハイ電圧ＶＢＨが印加される。
【０１０５】
第２モードは、例えばリセット読み出しから次の読み出しまでが露光時間となり、露光期間を調整するためのシャッタ動作を行わないモードである。例えば、０行目から３行目のすべてに対して信号読み出しとリセット読出しを行う場合には、このモードを適用することができる。撮像装置１００を第２モードで動作させることにより、高速なフレームレートを実現できる。
【０１０６】
また、図２では、画素１１０Ａ、画素１１０Ｂ、画素１１０Ｃ、および画素１１０Ｄが、それぞれ異なる垂直信号線ＳＩＧＡ、垂直信号線ＳＩＧＢ、垂直信号線ＳＩＧＣ、および垂直信号線ＳＩＧＤに接続されているが、画素１１０Ａ画素１１０Ｂ、画素１１０Ｃ、および画素１１０Ｄが共通の垂直信号線に接続されてもよい。
【０１０７】
また、上記説明では、電圧ＶＭＡおよび電圧ＶＭＢはテーパ状の電圧であるが、電圧ＶＭＡおよび電圧ＶＭＢは、電圧ＶＨと電圧ＶＬとの間の固定電圧であってもよい。例えば、この固定電圧は、フィードバックトランジスタ２０２のしきい値電圧より高い、当該しきい値電圧近傍の電圧である。
【０１０８】
以下、電圧供給回路１０１Ａおよび電圧供給回路１０１Ｂの配置の変形例について説明する。
【０１０９】
図８は、第１の実施形態の変形例１に係る撮像装置１００Ａの構成を示す図である。図８に示す撮像装置１００Ａでは、電圧供給回路１０１Ａは、画素アレイ１０２の上側に配置され、電圧供給回路１０１Ｂは画素アレイ１０２の下側に配置されている。本配置により、電圧供給回路１０１Ａからの電圧ＶＭＡの印加および電圧供給回路１０１Ｂからの電圧ＶＭＢの印加の遅延を上下の行で平均化できる。したがって、シェーディングを均一化できる。
【０１１０】
図９は第１の実施形態の変形例２に係る撮像装置１００Ｂの構成を示す図である。図９に示す撮像装置１００Ｂは、画素アレイ１０２の左側に配置された行選択回路１０３Ａと、画素アレイ１０２の右側に配置された行選択回路１０３Ｂとを備える。また、電圧供給回路１０１Ａは画素アレイ１０２の左側に配置され、電圧供給回路１０１Ｂは画素アレイ１０２の右側に配置されている。行選択回路１０３Ａは、複数の行ドライバ１１１Ａを含む。複数の行ドライバ１１１Ａは、図１に示す複数の行ドライバ１１１のうち、電圧供給回路１０１Ａからの電圧ＶＭＡが供給される複数の行ドライバ１１１である。行選択回路１０３Ｂは、複数の行ドライバ１１１Ｂを含む。複数の行ドライバ１１１Ｂは、図１に示す複数の行ドライバ１１１のうち、電圧供給回路１０１Ｂからの電圧ＶＭＢが供給される複数の行ドライバ１１１である。
【０１１１】
本配置により、チップ全体の電圧供給回路１０１Ａ、電圧供給回路１０１Ｂ、行選択回路１０３Ａ、および行選択回路１０３Ｂの回路位置のバランスが良くなる。具体的には、画素アレイ１０２の左側に位置する行選択回路１０３Ａから各画素１１０への距離と、画素アレイ１０２の右側に位置する行選択回路１０３Ｂから各画素１１０への距離を等しくすることができる。また、画素アレイ１０２、行選択回路１０３Ａおよび行選択回路１０３Ｂを１つのチップに配置する場合に、チップの中心と画素アレイ１０２の中心とを揃えることが容易になる。また、電圧供給回路１０１Ａから電圧ＶＭＡを出力する配線および電圧供給回路１０１Ｂから電圧ＶＭＢを出力する配線のカップリングを低減できる。これにより、電圧ＶＭＡおよび電圧ＶＭＢにおけるノイズを低減できるので、画質特性を向上できる。
【０１１２】
図１０は、第１の実施形態の変形例３に係る撮像装置１００Ｃの構成を示す図である。図１０に示す撮像装置１００Ｃは、４つの電圧供給回路１０１Ａ、１０１Ｂ、１０１Ｃおよび１０１Ｄを備える。電圧供給回路１０１Ａは、画素アレイ１０２の左上側に配置されている。電圧供給回路１０１Ｂは、画素アレイ１０２の左下側に配置されている。電圧供給回路１０１Ｃは、画素アレイ１０２の右上側に配置されている。電圧供給回路１０１Ｄは、画素アレイ１０２の右下側に配置されている。また、撮像装置１００Ｃは、画素アレイ１０２の左側に配置された行選択回路１０３Ａと、画素アレイ１０２の右側に配置された行選択回路１０３Ｂとを備える。
【０１１３】
ここで、電圧供給回路１０１Ａ、電圧供給回路１０１Ｂおよび行選択回路１０３Ａの構成は、図８に示す電圧供給回路１０１Ａ、電圧供給回路１０１Ｂおよび行選択回路１０３と同じである。また、電圧供給回路１０１Ｃ、電圧供給回路１０１Ｄおよび行選択回路１０３Ｂの構成は、配置位置が異なる点を除き、電圧供給回路１０１Ａ、電圧供給回路１０１Ｂおよび行選択回路１０３Ａと同じである。
【０１１４】
本配置では、左右に配置された行選択回路１０３Ａおよび１０３Ｂの出力が画素アレイ１０２内でショートされる。具体的には、電圧供給回路１０１Ａからの出力および電圧供給回路１０１Ｃからの出力が、同じ画素１１０に入力される。また、電圧供給回路１０１Ｂからの出力および電圧供給回路１０１Ｄからの出力が、同じ画素１１０に入力される。例えば画素アレイ１０２の左側にのみ電圧供給回路および行選択回路が配置されている場合、画素アレイ１０２の右端に位置する画素１１０への電圧供給が遅れる可能性がある。しかし、画素アレイ１０２の左右に行選択回路と電圧供給回路を備え、左右の電圧供給回路から画素１１０に電圧を供給することにより、複数の画素１１０を高速に駆動することができる。
【０１１５】
以下、画素１１０の変形例について説明する。図１１は、第１の実施形態の変形例４に係る画素１１０Ｅの構成を示す図である。図１１に示す画素１１０Ｅは、図３に示す画素１１０に対して、フィードバックトランジスタ２０２および第１容量素子２０６を備えない点が異なる。つまり、リセットトランジスタ２０３のソースおよびドレインの一方と、選択トランジスタ２０５のソースおよびドレインの一方と、増幅トランジスタ２０４のソースおよびドレインの一方とが接続されている。また、リセットトランジスタ２０３のゲートに印加されるリセット制御線ＲＳＴの信号として、図６および図７に示す制御線ＦＢの信号が入力される。これにより、図３に示す構成と同様に、テーパリセットを行うことで、リセットノイズを抑制できる。
【０１１６】
図１２は、第１の実施形態の変形例５に係る画素１１０Ｆの構成を示す図である。図１２に示す画素１１０Ｆは、図３に示す画素１１０に対して、制御線ＦＢがフィードバックトランジスタ２０２のソースおよびドレインの一方に接続されている点が異なる。また、フィードバックトランジスタ２０２のゲートは、電荷蓄積部ＦＤに接続されている。画素の構成以外については、上記した撮像装置１００、１００Ａ〜１００Ｃの各構成や動作を適用できる。この構成においても、図３に示す構成と同様に、テーパリセットを行うことで、リセットノイズを抑制できる。
【０１１７】
（第２の実施形態）
本開示における第２の実施形態に係るカメラシステムについて図１３を用いて説明する。図１３は、第１の実施形態に係る撮像装置１００を備えたカメラシステム３００の構成の一例を示す図である。
【０１１８】
カメラシステム３００は、第１の実施形態で示した撮像装置１００と、レンズなど光を集光する為の光学系３０１と、撮像装置１００で撮像したデータを信号処理し、画像又はデータとして出力する為のカメラ信号処理部３０２と、撮像装置１００及びカメラ信号処理部３０２を制御する為のシステムコントローラ３０３とを備える。
【０１１９】
本実施形態におけるカメラシステム３００は、撮像装置１００を用いることにより、リセットノイズを抑制しつつ、高速化を実現できる。
【０１２０】
以上、本開示の実施形態に係る撮像装置およびカメラシステムについて説明したが、本開示は、この実施の形態に限定されるものではない。
【０１２１】
例えば、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。
【０１２２】
また、上記実施形態に係る各装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
【０１２３】
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【０１２４】
また、上記各実施形態において、各構成要素の一部は、当該構成要素に適したソフトウェアプログラムを実行することによって実現されてもよい。構成要素は、ＣＰＵまたはプロセッサなどのプログラム実行部が、ハードディスクまたは半導体メモリなどの記録媒体に記録されたソフトウェアプログラムを読み出して実行することによって実現されてもよい。
【０１２５】
以上、一つまたは複数の態様に係る撮像装置およびカメラシステムについて、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
【０１２６】
なお、本明細書において、ある素子が他の素子に「接続されている」と表現されている場合は、これらの素子の間に第３の素子が介在していてもよいことを意味する。ある素子が他の素子に「直接的に接続されている」と表現されている場合は、これらの素子の間には第３の素子が介在しないことを意味する。さらに、ある素子が他の素子に「電気的に接続されている」と表現されている場合は、これらの素子が常に電気的に接続されている必要はなく、少なくともある時点において電気的に接続され得ることを意味する。
【産業上の利用可能性】
【０１２７】
本開示は、デジタルスチルカメラ、医療用カメラ、監視用カメラ、車載用カメラ、デジタル一眼レフカメラ、デジタルミラーレス一眼カメラ等、様々なカメラシステム及びセンサシステムへの利用が可能である。
【符号の説明】
【０１２８】
１００、１００Ａ、１００Ｂ、１００Ｃ  撮像装置
１０１Ａ、１０１Ｂ、１０１Ｃ、１０１Ｄ  電圧供給回路
１０２  画素アレイ
１０３、１０３Ａ、１０３Ｂ  行選択回路
１１０、１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄ、１１０Ｅ、１１０Ｆ  画素
１１１、１１１Ａ、１１１Ｂ、１１１Ｃ、１１１Ｄ  行ドライバ
１２０Ａ、１２０Ｂ  電圧切替回路
１２１、１２１Ａ、１２１Ｂ  バイアス回路
１２２、１２２Ａ、１２２Ｂ、１２２Ｃ、１２２Ｄ  電流源切替回路
１３１Ａ、１３１Ｂ、１３１Ｃ、１３１Ｄ、１３２Ａ、１３２Ｂ、１３２Ｃ、１３２Ｄ  スイッチ
１４１、１４２  定電流源
２０１  光電変換部
２０２  フィードバックトランジスタ
２０３  リセットトランジスタ
２０４  増幅トランジスタ
２０５  選択トランジスタ
２０６  第１容量素子
２０７  第２容量素子
３００  カメラシステム
３０１  光学系
３０２  カメラ信号処理部
３０３  システムコントローラ
Ｓ０、Ｓ１、Ｓ２、Ｓ３、ＳＶ０、ＳＶ１、ＳＶ２、ＳＶ３  スイッチ
ＶＬ０、ＶＨＡ、ＶＨＢ  電源線
ＶＢ、ＶＢＡ、ＶＢＢ  バイアス線
ＳＩＧ、ＳＩＧＡ、ＳＩＧＢ、ＳＩＧＣ、ＳＩＧＤ  垂直信号線
【図１】
2020005253.tif 000003
【図２】
2020005253.tif 000004
【図３】
2020005253.tif 000005
【図４】
2020005253.tif 000006
【図５】
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【図６】
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【図７】
2020005253.tif 000009
【図８】
2020005253.tif 000010
【図９】
2020005253.tif 000011
【図１０】
2020005253.tif 000012
【図１１】
2020005253.tif 000013
【図１２】
2020005253.tif 000014
【図１３】
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