(57)【要約】【課題】配線を効率よく配置することができる表示装置及びアレイ基板を提供する。【解決手段】表示装置は、基板と、基板に設けられた複数の画素と、複数の画素の各々に設けられる発光素子及び複数のトランジスタと、画素に信号を供給する信号線と、基板に垂直な方向で異なる層に設けられ、少なくとも一部が平面視で重なる第１半導体層及び第２半導体層と、第１半導体層の一部と重なる領域に設けられた第１ゲート電極と、第１ゲート電極と第１半導体層との間に設けられた第１絶縁膜と、第１半導体層と第２半導体層との間に設けられた第２絶縁膜と、を有する。【選択図】図５
2020052155.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に設けられた複数の画素と、
複数の前記画素の各々に設けられる発光素子及び複数のトランジスタと、
前記画素に信号を供給する信号線と、
前記基板に垂直な方向で異なる層に設けられ、少なくとも一部が平面視で重なる第１半導体層及び第２半導体層と、
前記第１半導体層の一部と重なる領域に設けられた第１ゲート電極と、
前記第１ゲート電極と前記第１半導体層との間に設けられた第１絶縁膜と、
前記第１半導体層と前記第２半導体層との間に設けられた第２絶縁膜と、を有する
表示装置。
【請求項２】
複数の前記トランジスタは、第１トランジスタと、第２トランジスタと、を含み、
前記第１トランジスタは、前記第１半導体層を有し、前記発光素子に電流を供給し、
前記第２トランジスタは、前記第２半導体層を有し、前記第１トランジスタに接続される
請求項１に記載の表示装置。
【請求項３】
前記第１トランジスタは、前記第１半導体層と重なる１つの前記第１ゲート電極を有し、
前記第２トランジスタは、前記第２半導体層と重なる２つの第２ゲート電極を有する
請求項２に記載の表示装置。
【請求項４】
前記第１半導体層と前記第１ゲート電極との間に形成される単位面積当たりの容量は、前記第２半導体層と前記第２ゲート電極との間に形成される単位面積当たりの容量よりも大きい
請求項３に記載の表示装置。
【請求項５】
前記第２トランジスタの前記第２ゲート電極に接続されるゲート線を有し、
前記信号線のシート抵抗値は、前記ゲート線のシート抵抗値よりも小さい
請求項３又は請求項４に記載の表示装置。
【請求項６】
前記基板に垂直な方向で、前記第２半導体層と前記信号線との層間に設けられた第３絶縁膜と、
前記信号線の上に設けられた第４絶縁膜と、を有し、
前記第１絶縁膜、前記第２絶縁膜及び前記第３絶縁膜の比誘電率は、前記第４絶縁膜の比誘電率よりも大きい
請求項１から請求項５のいずれか１項に記載の表示装置。
【請求項７】
前記画素に駆動電位を供給する電源線を有し、
前記電源線のシート抵抗値は、前記信号線のシート抵抗値以下である
請求項１から請求項５のいずれか１項に記載の表示装置。
【請求項８】
前記基板に垂直な方向で、前記第２半導体層と前記信号線との層間に設けられた第３絶縁膜を有し、
前記第１絶縁膜、前記第２絶縁膜及び前記第３絶縁膜は、前記電源線と重なる第１部分と、前記電源線と重ならない第２部分とを含み、
前記第１絶縁膜、前記第２絶縁膜及び前記第３絶縁膜の、前記第１部分の厚さは、前記第２部分の厚さよりも薄い
請求項７に記載の表示装置。
【請求項９】
基板と、
前記基板に設けられた複数のトランジスタと、
前記基板に垂直な方向で異なる層に設けられ、少なくとも一部が平面視で重なる第１半導体層及び第２半導体層と、
前記第１半導体層の一部と重なる領域に設けられた第１ゲート電極と、
前記第１ゲート電極と前記第１半導体層との間に設けられた第１絶縁膜と、
前記第１半導体層と前記第２半導体層との間に設けられた第２絶縁膜と、を有する
アレイ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びアレイ基板に関する。
【背景技術】
【０００２】
表示素子として有機発光ダイオード（ＯＬＥＤ：Organic  Light  Emitting  Diode）や無機発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ  ＬＥＤ））を用いた表示装置が知られている。特許文献１には、表示装置等の画素回路として使用される半導体装置が記載されている。特許文献１の画素回路は、画素ごとに複数のトランジスタ及び複数の容量を有する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１８−４１７５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の画素回路は、１つの画素における素子（複数のトランジスタ及び複数の容量）の数及び各素子に接続される配線の数が増大するため、配線を効率よく配置することが困難になる可能性がある。
【０００５】
本発明は、配線を効率よく配置することができる表示装置及びアレイ基板を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の表示装置は、基板と、前記基板に設けられた複数の画素と、複数の前記画素の各々に設けられる発光素子及び複数のトランジスタと、前記画素に信号を供給する信号線と、前記基板に垂直な方向で異なる層に設けられ、少なくとも一部が平面視で重なる第１半導体層及び第２半導体層と、前記第１半導体層の一部と重なる領域に設けられた第１ゲート電極と、前記第１ゲート電極と前記第１半導体層との間に設けられた第１絶縁膜と、前記第１半導体層と前記第２半導体層との間に設けられた第２絶縁膜と、を有する。
【０００７】
本発明の一態様のアレイ基板は、基板と、前記基板に設けられた複数のトランジスタと、前記基板に垂直な方向で異なる層に設けられ、少なくとも一部が平面視で重なる第１半導体層及び第２半導体層と、前記第１半導体層の一部と重なる領域に設けられた第１ゲート電極と、前記第１ゲート電極と前記第１半導体層との間に設けられた第１絶縁膜と、前記第１半導体層と前記第２半導体層との間に設けられた第２絶縁膜と、を有する。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態に係る表示装置を模式的に示す平面図である。
【図２】図２は、複数の画素を示す平面図である。
【図３】図３は、画素回路を示す回路図である。
【図４】図４は、実施形態に係る表示装置の、２つの画素を拡大して示す平面図である。
【図５】図５は、図４のＶ−Ｖ’線に沿う断面図である。
【図６】図６は、図４のＶＩ−ＶＩ’線に沿う断面図である。
【図７】図７は、実施形態に係る発光素子を示す断面図である。
【図８】図８は、実施形態の第１変形例に係る発光素子を示す断面図である。
【図９】図９は、実施形態の第２変形例に係る表示装置を示す断面図である。
【発明を実施するための形態】
【０００９】
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１０】
（実施形態）
図１は、実施形態に係る表示装置を模式的に示す平面図である。図１に示すように、表示装置１は、アレイ基板２と、画素Ｐｉｘと、駆動回路１２と、駆動ＩＣ（Integrated  Circuit）２１０と、カソード配線６０と、を含む。アレイ基板２は、各画素Ｐｉｘを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリックス基板とも呼ばれる。アレイ基板２は、基板２１、複数のトランジスタ、複数の容量及び各種配線等を有する。
【００１１】
図１に示すように、表示装置１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素Ｐｉｘと重なって配置され、画像を表示する領域である。周辺領域ＧＡは、複数の画素Ｐｉｘと重ならない領域であり、表示領域ＡＡの外側に配置される。
【００１２】
複数の画素Ｐｉｘは、基板２１の表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。なお、第１方向Ｄｘ及び第２方向Ｄｙは、基板２１の表面に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、例えば、基板２１の法線方向に対応する。なお、以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。
【００１３】
駆動回路１２は、駆動ＩＣ２１０からの各種制御信号に基づいて複数のゲート線（例えば、リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７、初期化制御信号線Ｌ８（図３参照））を駆動する回路である。駆動回路１２は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号を供給する。これにより、駆動回路１２は、ゲート線に接続された複数の画素Ｐｉｘを選択する。
【００１４】
駆動ＩＣ２１０は、表示装置１の表示を制御する回路である。駆動ＩＣ２１０は、基板２１の周辺領域ＧＡにＣＯＧ（Chip  On  Glass）として実装される。これに限定されず、駆動ＩＣ２１０は、基板２１の周辺領域ＧＡに接続されたフレキシブルプリント基板やリジット基板の上にＣＯＦ（Chip  On  Film）として実装されてもよい。
【００１５】
カソード配線６０は、基板２１の周辺領域ＧＡに設けられる。カソード配線６０は、表示領域ＡＡの複数の画素Ｐｉｘ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。複数の発光素子３のカソードは、共通のカソード配線６０に接続され、固定電位（例えば、グランド電位）が供給される。より具体的には、発光素子３のカソード端子２２ｔ（図５参照）は、カソード電極２２を介して、カソード配線６０に接続される。
【００１６】
図２は、複数の画素を示す平面図である。図２に示すように、１つの画素Ｐｉｘは、複数の画素４９を含む。例えば、画素Ｐｉｘは、第１画素４９Ｒと、第２画素４９Ｇと、第３画素４９Ｂとを有する。第１画素４９Ｒは、第１色としての原色の赤色を表示する。第２画素４９Ｇは、第２色としての原色の緑色を表示する。第３画素４９Ｂは、第３色としての原色の青色を表示する。図２に示すように、１つの画素Ｐｉｘにおいて、第１画素４９Ｒと第３画素４９Ｂは第１方向Ｄｘで並ぶ。また、第２画素４９Ｇと第３画素４９Ｂは第２方向Ｄｙで並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。以下において、第１画素４９Ｒと、第２画素４９Ｇと、第３画素４９Ｂとをそれぞれ区別する必要がない場合、画素４９という。
【００１７】
画素４９は、それぞれ発光素子３と、アノード電極２３とを有する。表示装置１は、第１画素４９Ｒ、第２画素４９Ｇ及び第３画素４９Ｂにおいて、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる光を出射することで画像を表示する。発光素子３は、平面視で、３μｍ以上、３００μｍ以下程度の大きさを有する無機発光ダイオード（ＬＥＤ：Light  Emitting  Diode）チップであり、マイクロＬＥＤ（ｍｉｃｒｏ  ＬＥＤ）と呼ばれる。各画素にマイクロＬＥＤを備える表示装置１は、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、発光素子３の大きさを限定するものではない。
【００１８】
なお、複数の発光素子３は、４色以上の異なる光を出射してもよい。また、複数の画素４９の配置は、図２に示す構成に限定されない。例えば、第１画素４９Ｒは第２画素４９Ｇと第１方向Ｄｘに隣り合っていてもよい。また、第１画素４９Ｒ、第２画素４９Ｇ及び第３画素４９Ｂが、この順で第１方向Ｄｘに繰り返し配列されてもよい。また、表示装置１は、マイクロＬＥＤ表示装置に限定されず、表示素子として有機発光ダイオード（ＯＬＥＤ：Organic  Light  Emitting  Diode）を使用した自発光表示装置、もしくは電子ペーパー等の反射型表示装置であってもよい。
【００１９】
図３は、画素回路を示す回路図である。図３は、１つの画素４９に設けられた画素回路ＰＩＣＡを示しており、画素回路ＰＩＣＡは複数の画素４９のそれぞれに設けられている。図３に示すように、画素回路ＰＩＣＡは、発光素子３と、５つのトランジスタと、２つの容量とを含む。具体的には、画素回路ＰＩＣＡは、駆動トランジスタＤＲＴ（第１トランジスタ）、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴ（第２トランジスタ）を含む。駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴは、それぞれｎ型ＴＦＴ（Thin  Film  Transistor）で構成される。また、画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２を含む。
【００２０】
発光素子３のカソード（カソード端子２２ｔ）は、カソード電源線Ｌ１０に接続される。また、発光素子３のアノード（アノード端子２３ｔ）は、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴを介してアノード電源線Ｌ１に接続される。アノード電源線Ｌ１には、アノード電源電位ＰＶＤＤが供給される。カソード電源線Ｌ１０には、カソード配線６０及びカソード電極２２を介してカソード電源電位ＰＶＳＳが供給される。アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳよりも高い電位である。
【００２１】
アノード電源線Ｌ１は、画素４９に、駆動電位であるアノード電源電位ＰＶＤＤを供給する。具体的には、発光素子３は、理想的にはアノード電源電位ＰＶＤＤとカソード電源電位ＰＶＳＳとの電位差（ＰＶＤＤ−ＰＶＳＳ）により順方向電流（駆動電流）が供給され発光する。つまり、アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳに対し、発光素子３を発光させる電位差を有している。発光素子３のアノード端子２３ｔはアノード電極２３に接続され、アノード電極２３とアノード電源線Ｌ１と間に等価回路として、第２容量Ｃｓ２が接続される。
【００２２】
駆動トランジスタＤＲＴのソース電極は、アノード電極２３を介して発光素子３のアノード端子２３ｔに接続され、ドレイン電極は、出力トランジスタＢＣＴのソース電極に接続される。駆動トランジスタＤＲＴのゲート電極は、第１容量Ｃｓ１、画素選択トランジスタＳＳＴのドレイン電極及び初期化トランジスタＩＳＴのドレイン電極に接続される。
【００２３】
出力トランジスタＢＣＴのゲート電極は、出力制御信号線Ｌ６に接続される。出力制御信号線Ｌ６には、出力制御信号ＢＧが供給される。出力トランジスタＢＣＴのドレイン電極は、アノード電源線Ｌ１に接続される。
【００２４】
初期化トランジスタＩＳＴのソース電極は、初期化電源線Ｌ４に接続される。初期化電源線Ｌ４には、初期化電位Ｖｉｎｉが供給される。初期化トランジスタＩＳＴのゲート電極は、初期化制御信号線Ｌ８に接続される。初期化制御信号線Ｌ８には、初期化制御信号ＩＧが供給される。すなわち、駆動トランジスタＤＲＴのゲート電極には、初期化トランジスタＩＳＴを介して初期化電源線Ｌ４が接続される。
【００２５】
画素選択トランジスタＳＳＴのソース電極は、映像信号線Ｌ２に接続される。映像信号線Ｌ２には、映像信号Ｖｓｉｇが供給される。画素選択トランジスタＳＳＴのゲート電極には、画素制御信号線Ｌ７が接続されている。画素制御信号線Ｌ７には、画素制御信号ＳＧが供給される。
【００２６】
リセットトランジスタＲＳＴのソース電極は、リセット電源線Ｌ３に接続される。リセット電源線Ｌ３には、リセット電源電位Ｖｒｓｔが供給される。リセットトランジスタＲＳＴのゲート電極は、リセット制御信号線Ｌ５が接続される。リセット制御信号線Ｌ５には、リセット制御信号ＲＧが供給される。リセットトランジスタＲＳＴのドレイン電極は、アノード電極２３（発光素子３のアノード端子２３ｔ）及び駆動トランジスタＤＲＴのソース電極に接続される。リセットトランジスタＲＳＴのリセット動作により、第１容量Ｃｓ１及び第２容量Ｃｓ２に保持された電圧がリセットされる。
【００２７】
リセットトランジスタＲＳＴのドレイン電極と、駆動トランジスタＤＲＴのゲート電極との間に、等価回路として、第１容量Ｃｓ１が設けられる。画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２により、駆動トランジスタＤＲＴの寄生容量とリーク電流とによるゲート電圧の変動を抑制することができる。
【００２８】
なお、以下の説明において、アノード電源線Ｌ１及びカソード電源線Ｌ１０を単に電源線と表す場合がある。映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４を信号線と表す場合がある。リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７及び初期化制御信号線Ｌ８をゲート線と表す場合がある。
【００２９】
駆動トランジスタＤＲＴのゲート電極には、映像信号Ｖｓｉｇ（または、階調信号）に応じた電位が供給される。つまり、駆動トランジスタＤＲＴは、出力トランジスタＢＣＴを介して供給されたアノード電源電位ＰＶＤＤに基づいて、映像信号Ｖｓｉｇに応じた電流を発光素子３に供給する。このように、アノード電源線Ｌ１に供給されたアノード電源電位ＰＶＤＤは、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴによって降下するため、発光素子３のアノード端子２３ｔには、アノード電源電位ＰＶＤＤよりも低い電位が供給される。
【００３０】
第２容量Ｃｓ２の一方の電極には、アノード電源線Ｌ１を介してアノード電源電位ＰＶＤＤが供給され、第２容量Ｃｓ２の他方の電極には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。つまり、第２容量Ｃｓ２の一方の電極には、第２容量Ｃｓ２の他方の電極よりも高い電位が供給される。第２容量Ｃｓ２の一方の電極は、例えば、図６に示すアノード電源線Ｌ１であり、第２容量Ｃｓ２の他方の電極は、図５に示す駆動トランジスタＤＲＴのソースに接続されたアノード電極２３及びこれに接続されたアノード接続電極２４である。
【００３１】
表示装置１において、駆動回路１２（図１参照）は、複数の画素行を、先頭行（例えば、図１中の表示領域ＡＡにおいて、最上部に位置する画素行）から順番に選択する。駆動ＩＣ２１０は、選択された画素行の画素４９に映像信号Ｖｓｉｇ（映像書き込み電位）を書き込み、発光素子３を発光させる。駆動ＩＣ２１０は、１水平走査期間ごとに、映像信号線Ｌ２に映像信号Ｖｓｉｇを供給し、リセット電源線Ｌ３にリセット電源電位Ｖｒｓｔを供給し、初期化電源線Ｌ４に初期化電位Ｖｉｎｉを供給する。表示装置１は、これらの動作が１フレームの画像ごとに繰り返される。
【００３２】
次に、図４から図６を参照しつつ、各トランジスタ及び各配線の具体的な構成例について説明する。図４は、実施形態に係る表示装置の、２つの画素を拡大して示す平面図である。
【００３３】
図４は、第１方向Ｄｘに隣り合う２つの画素４９（例えば、第１画素４９Ｒと第３画素４９Ｂ）について示す。図４に示すように、アノード電源線Ｌ１、映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４は、第２方向Ｄｙに延出する。リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７、初期化制御信号線Ｌ８は、第１方向Ｄｘに延出し、平面視で、アノード電源線Ｌ１、映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４とそれぞれ交差する。また、第１方向Ｄｘに隣り合う２つのアノード電源線Ｌ１の間に接続配線Ｌ９が設けられている。接続配線Ｌ９は、駆動トランジスタＤＲＴ、画素選択トランジスタＳＳＴ及び初期化トランジスタＩＳＴを接続する。
【００３４】
本実施形態において、表示装置１（アレイ基板２）は、第３方向Ｄｚで異なる方向に設けられた第１金属層ＭＬ１と、第２金属層ＭＬ２とを有する。第１金属層ＭＬ１及び第２金属層ＭＬ２は、第１半導体層６１、６５及び第２半導体層７１、７５、７９とは異なる層に設けられる。また、第１半導体層６１、６５と、第２半導体層７１、７５、７９とは異なる層に設けられる。図４では、第１金属層ＭＬ１、第２金属層ＭＬ２、第１半導体層６１、６５及び第２半導体層７１、７５、７９を区別するために、第１金属層ＭＬ１を点線で示し、第２金属層ＭＬ２、第１半導体層６１、６５及び第２半導体層７１、７５、７９に斜線を付している。
【００３５】
アノード電源線Ｌ１、映像信号線Ｌ２、リセット電源線Ｌ３、初期化電源線Ｌ４及び接続配線Ｌ９は、第２金属層ＭＬ２で形成されている。リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７、初期化制御信号線Ｌ８は、第１金属層ＭＬ１で形成されている。
【００３６】
第１金属層ＭＬ１及び第２金属層ＭＬ２として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、ニオブ、インジウムスズ酸化物（ＩＴＯ）、アルミニウム（Ａｌ）、銀（Ａｇ）、Ａｇ合金、銅（Ｃｕ）、カーボンナノチューブ、グラファイト、グラフェン又はカーボンナノパッドが用いられる。ここで、第２金属層ＭＬ２で形成されるアノード電源線Ｌ１、映像信号線Ｌ２、リセット電源線Ｌ３、初期化電源線Ｌ４及び接続配線Ｌ９のシート抵抗値は、第１金属層ＭＬ１で形成される各ゲート線のシート抵抗値以下である。また、アノード電源線Ｌ１のシート抵抗値は、各信号線（映像信号線Ｌ２、リセット電源線Ｌ３、初期化電源線Ｌ４及び接続配線Ｌ９のシート抵抗値以下である。例えば、アノード電源線Ｌ１のシート抵抗値は、３０ｍΩ／□以上１２０ｍΩ／□以下である。各信号線及び接続配線Ｌ９（第２金属層ＭＬ２）のシート抵抗値は、１２０ｍΩ／□以上３００ｍΩ／□以下である。また、各ゲート線（第１金属層ＭＬ１）のシート抵抗値は、３００ｍΩ／□以上３０００ｍΩ／□以下である。これにより、表示装置１は、アノード電源線Ｌ１に印加される駆動電圧の電圧降下を抑制し、表示性能の低下を抑制できる。
【００３７】
なお、第１金属層ＭＬ１及び第２金属層ＭＬ２は、それぞれ、単層に限定されず、積層膜で構成されていてもよい。例えば、第２金属層ＭＬ２はＴｉ／Ａｌ／ＴｉあるいはＭｏ／Ａｌ／Ｍｏの積層構造であってもよく、Ａｌの単層膜であってもよい。また、Ｔｉ、Ａｌ、Ｍｏは合金でもよい。
【００３８】
第１半導体層６１、６５及び第２半導体層７１、７５、７９は、例えば、アモルファスシリコン、微結晶酸化物半導体、アモルファス酸化物半導体、ポリシリコン、低温ポリシリコン（ＬＴＰＳ：Low  Temperature  Polycrystalline  Silicone）又は窒化ガリウム（ＧａＮ）で構成される。酸化物半導体としては、ＩＧＺＯ、酸化亜鉛（ＺｎＯ）、ＩＴＺＯが例示される。ＩＧＺＯは、インジウムガリウム亜鉛酸化物である。ＩＴＺＯは、インジウムスズ亜鉛酸化物である。第１半導体層６１、６５と第２半導体層７１、７５、７９とは、いずれも同じ材料、例えば、ポリシリコンで構成されていてもよい。
【００３９】
図４に示すように、リセット電源線Ｌ３及び初期化電源線Ｌ４は、第１方向Ｄｘに隣り合う２つの画素４９で共有される。つまり、図４の左側に示す第１画素４９Ｒでは、初期化電源線Ｌ４は設けられず、映像信号線Ｌ２に沿ってリセット電源線Ｌ３が設けられている。図４の右側に示す第３画素４９Ｂでは、リセット電源線Ｌ３は設けられず、映像信号線Ｌ２に沿って初期化電源線Ｌ４が設けられている。これにより、各画素４９にリセット電源線Ｌ３及び初期化電源線Ｌ４を設けた場合に比べて、配線の数を少なくして効率よく配線を配置することができる。
【００４０】
駆動トランジスタＤＲＴ（第１トランジスタ）は、第１半導体層６１、ソース電極６２及び第１ゲート電極６４を有する。第１半導体層６１、ソース電極６２及び第１ゲート電極６４は、平面視で、少なくとも一部が重なって配置され、第１方向Ｄｘに隣り合う２つのアノード電源線Ｌ１と、出力制御信号線Ｌ６と、画素制御信号線Ｌ７とで囲まれた領域に設けられる。第１半導体層６１のうち、第１ゲート電極６４と重なる領域の一部にチャネル領域が形成される。駆動トランジスタＤＲＴは、第１半導体層６１と重なって１つの第１ゲート電極６４が設けられたシングルゲート構造である。
【００４１】
第１半導体層６１は、第１部分半導体層６１ａを有する。第１部分半導体層６１ａは、第１半導体層６１と同層で、同じ半導体材料が用いられる。第１部分半導体層６１ａは、第１半導体層６１から第１方向Ｄｘに突出した部分である。第１部分半導体層６１ａの第１方向Ｄｘの幅は、第１半導体層６１のうち、出力トランジスタＢＣＴの第１半導体層６５と接続される部分での第１方向Ｄｘの幅よりも大きい。第１半導体層６１は、第１部分半導体層６１ａを介してソース電極６２と接続される。第１半導体層６１及び第１部分半導体層６１ａは、第１絶縁膜９１（図５参照）及び第１ゲート電極６４と重なって設けられており、第１部分半導体層６１ａと第１ゲート電極６４との間に第１容量Ｃｓ１が形成される。なお、第１半導体層６１と第１部分半導体層６１ａとは、それぞれ矩形状に形成されて接続部を介して電気的に接続されていてもよい。
【００４２】
出力トランジスタＢＣＴは、第１半導体層６５を有する。第１半導体層６５は第１半導体層６１と接続されており、出力制御信号線Ｌ６と平面視で交差する。第１半導体層６５のうち、出力制御信号線Ｌ６と重なる領域にチャネル領域が形成される。出力制御信号線Ｌ６のうち第１半導体層６５と重なる部分が、出力トランジスタＢＣＴの第１ゲート電極６６として機能する。第１半導体層６５の一端側は、アノード電源線接続部Ｌ１ａと電気的に接続される。アノード電源線接続部Ｌ１ａは、アノード電源線Ｌ１から第１方向Ｄｘに分岐された部分である。これにより、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴには、アノード電源線Ｌ１からアノード電源電位ＰＶＤＤが供給される。
【００４３】
図４の右側に示す第３画素４９Ｂでは、初期化トランジスタＩＳＴは、第２半導体層７１を有する。図４の左側に示す第１画素４９Ｒでは、初期化トランジスタＩＳＴは、第２半導体層７１Ａを有する。第２半導体層７１、７１Ａは、それぞれ、初期化制御信号線Ｌ８及び分岐信号線Ｌ８ａと平面視で交差する。第２半導体層７１、７１Ａのうち、初期化制御信号線Ｌ８及び分岐信号線Ｌ８ａと重なる領域にチャネル領域が形成される。分岐信号線Ｌ８ａは、初期化制御信号線Ｌ８から分岐され、第１方向Ｄｘに延出する。初期化制御信号線Ｌ８及び分岐信号線Ｌ８ａのうち第２半導体層７１、７１Ａと重なる部分が、それぞれ初期化トランジスタＩＳＴの第２ゲート電極７４として機能する。つまり、初期化トランジスタＩＳＴは、第２半導体層７１、７１Ａのそれぞれに重なって２つの第２ゲート電極７４が設けられたダブルゲート構造である。
【００４４】
図４の右側に示す第３画素４９Ｂでは、第２半導体層７１は、第２方向Ｄｙに延出し、一端が接続配線Ｌ９に電気的に接続され、他端が初期化電源線接続部Ｌ４ａに接続される。初期化電源線接続部Ｌ４ａは、初期化電源線Ｌ４から第１方向Ｄｘに分岐された部分である。また、図４の左側に示す第１画素４９Ｒでは、第２半導体層７１Ａは、第２方向Ｄｙに延出する部分と、第１方向Ｄｘに延出する部分とを有する。第２半導体層７１Ａのうち、第２方向Ｄｙに延出する部分の一端が接続配線Ｌ９に電気的に接続される。第２半導体層７１Ａのうち、第１方向Ｄｘに延出する部分は、平面視でアノード電源線Ｌ１及び映像信号線Ｌ２と交差して第３画素４９Ｂまで延出し、初期化電源線接続部Ｌ４ａに電気的に接続される。以上のような構成により、１つの初期化電源線Ｌ４は、２つの初期化トランジスタＩＳＴに電気的に接続されて、第１方向Ｄｘに隣り合う２つの画素４９で共有される。
【００４５】
画素選択トランジスタＳＳＴは、第２半導体層７５を有する。第２半導体層７５は、第１方向Ｄｘに延出し、２つの分岐信号線Ｌ７ａと平面視で交差する。第２半導体層７５のうち、２つの分岐信号線Ｌ７ａと重なる領域にチャネル領域が形成される。２つの分岐信号線Ｌ７ａは、画素制御信号線Ｌ７から第２方向Ｄｙに分岐された部分である。２つの分岐信号線Ｌ７ａのうち第２半導体層７５と重なる部分が、それぞれ画素選択トランジスタＳＳＴの第２ゲート電極７８として機能する。つまり、画素選択トランジスタＳＳＴは、第２半導体層７５に重なって２つの第２ゲート電極７８が設けられたダブルゲート構造である。第２半導体層７５の一端は、映像信号線接続部Ｌ２ａに接続され、他端は接続配線Ｌ９に接続される。映像信号線接続部Ｌ２ａは、映像信号線Ｌ２から第１方向Ｄｘに分岐された部分である。
【００４６】
リセットトランジスタＲＳＴは、第２半導体層７９を有する。第２半導体層７９は、第２方向Ｄｙに延出し、リセット制御信号線Ｌ５及び分岐信号線Ｌ５ａと平面視で交差する。第２半導体層７９のうち、リセット制御信号線Ｌ５及び分岐信号線Ｌ５ａと重なる領域にチャネル領域が形成される。分岐信号線Ｌ５ａは、リセット制御信号線Ｌ５から分岐され、第１方向Ｄｘに延出する。リセット制御信号線Ｌ５及び分岐信号線Ｌ５ａのうち、第２半導体層７９と重なる部分が、それぞれリセットトランジスタＲＳＴのゲート電極として機能する。つまり、リセットトランジスタＲＳＴは、ダブルゲート構造である。
【００４７】
リセット電源線Ｌ３には、第１方向Ｄｘに延出するリセット電源線接続部Ｌ３ａ、Ｌ３ｂ及びブリッジ部Ｌ３ｃが接続されている。リセット電源線接続部Ｌ３ａ、Ｌ３ｂは第２金属層ＭＬ２で形成され、ブリッジ部Ｌ３ｃは、リセット電源線接続部Ｌ３ａ、Ｌ３ｂと異なる層、例えば第１金属層ＭＬ１で形成される。リセット電源線接続部Ｌ３ａは第１画素４９Ｒに設けられ、リセット電源線接続部Ｌ３ｂは、第３画素４９Ｂに設けられる。リセット電源線接続部Ｌ３ａとリセット電源線接続部Ｌ３ｂとの間に、アノード電源線Ｌ１、映像信号線Ｌ２及び初期化電源線Ｌ４が設けられる。ブリッジ部Ｌ３ｃは、平面視でアノード電源線Ｌ１、映像信号線Ｌ２及び初期化電源線Ｌ４と交差して、リセット電源線接続部Ｌ３ａとリセット電源線接続部Ｌ３ｂとを接続する。
【００４８】
第１画素４９Ｒにおいて、第２半導体層７９の一端はリセット電源線接続部Ｌ３ａに接続される。また、第３画素４９Ｂにおいて、第２半導体層７９の一端はリセット電源線接続部Ｌ３ｂに接続される。また、第２半導体層７９の他端は、それぞれ第２部分半導体層７９ａを介して第１半導体層６５に電気的に接続される。つまり、リセットトランジスタＲＳＴの第２半導体層７９の他端は、第１半導体層６５、ソース電極６２を介して発光素子３のアノード端子２３ｔに電気的に接続される。以上のような構成により、１つのリセット電源線Ｌ３は、２つのリセットトランジスタＲＳＴに電気的に接続されて、第１方向Ｄｘに隣り合う２つの画素４９で共有される。
【００４９】
駆動トランジスタＤＲＴの第１半導体層６１と、リセットトランジスタＲＳＴの第２半導体層７９とは、少なくとも一部が平面視で重なる。具体的には、第２半導体層７９は、第２部分半導体層７９ａを含む。第２部分半導体層７９ａの第１方向Ｄｘの幅は、第２半導体層７９のうちリセット制御信号線Ｌ５と重なる部分の第１方向Ｄｘの幅よりも大きい。第２部分半導体層７９ａは、第２半導体層７９のうち、平面視で第１ゲート電極６４と重なる部分である。つまり、第２部分半導体層７９ａの少なくとも一部は、第１部分半導体層６１ａと重なる。また、第２部分半導体層７９ａは、第１部分半導体層６１ａと重なる領域と、第１部分半導体層６１ａと重ならない領域とを含む。
【００５０】
このような構成により、第１容量Ｃｓ１（図３参照）は、第１半導体層６１（第１部分半導体層６１ａ）と第１ゲート電極６４との間に形成される容量と、第２半導体層７９（第２部分半導体層７９ａ）と第１ゲート電極６４との間に形成される容量と、で形成される。本実施形態では、第１部分半導体層６１ａと第２部分半導体層７９ａとが平面視で重なっているため、１層の半導体層と第１ゲート電極６４とで第１容量Ｃｓ１を形成する場合に比べて、第１半導体層６１及び第２半導体層７９のうち、第１容量Ｃｓ１を形成する部分の平面視での面積を小さくすることができる。これにより、１つの画素４９において、各種配線の配置の自由度を高めることができ、効率よく配線を配置することができる。又は、各画素４９の平面視での面積を小さくすることができ、表示装置１の高精細化が可能である。
【００５１】
また、本実施形態において、発光素子３に駆動電流を供給するための駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴは、シングルゲート構造である。初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴはダブルゲート構造である。これにより、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴのリーク電流を抑制することができる。
【００５２】
次に、表示装置１の断面構成について説明する。図５は、図４のＶ−Ｖ’線に沿う断面図である。図６は、図４のＶＩ−ＶＩ’線に沿う断面図である。なお、図６では、周辺領域ＧＡに設けられたカソード配線６０及びトランジスタＴｒを模式的に示している。
【００５３】
図５に示すように、発光素子３は、アレイ基板２の上に設けられる。アレイ基板２は、基板２１、各種トランジスタ、各種配線及び各種絶縁膜を有する。基板２１は絶縁基板であり、例えば、ガラス基板、樹脂基板又は樹脂フィルム等が用いられる。
【００５４】
本明細書において、基板２１の表面に垂直な方向において、基板２１から平坦化膜２７に向かう方向を「上側」とする。また、平坦化膜２７から基板２１に向かう方向を「下側」とする。
【００５５】
駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴ（図４では図示しない）は、基板２１の一方の面側に設けられる。基板２１の一方の面に、アンダーコート膜９０、第１金属層ＭＬ１、第１絶縁膜９１、第１半導体層６１、６５、第２絶縁膜９２、第２半導体層７１、７５及び第２部分半導体層７９ａ（第２半導体層７９）、第３絶縁膜９３、第２金属層ＭＬ２、第４絶縁膜９４の順に積層される。言い換えると、基板２１に垂直な方向において、第１絶縁膜９１は、第１金属層ＭＬ１（第１ゲート電極６４、６６）と第１半導体層６１、６５との間に設けられる。第２絶縁膜９２は、第１半導体層６１、６５と第２半導体層７１、７５、７９との間に設けられる。第３絶縁膜９３は、第２半導体層７１、７５、７９と、第２金属層ＭＬ２、すなわち、各種信号線及び電源線との間に設けられる。第４絶縁膜９４は、各種信号線及び電源線の上に設けられる。
【００５６】
第４絶縁膜９４の上にアノード接続電極２４及びシールド電極２６が設けられ、アノード接続電極２４及びシールド電極２６の上に、第５絶縁膜９５を介して、アノード電極２３及び発光素子３が設けられる。
【００５７】
表示装置１において、アレイ基板２は、基板２１からアノード電極２３までの各層を含む。アレイ基板２には、平坦化膜２７、カソード電極２２及び発光素子３は含まれない。
【００５８】
アンダーコート膜９０、第１絶縁膜９１、第２絶縁膜９２、第３絶縁膜９３及び第５絶縁膜９５は、シリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）又はシリコン酸化窒化膜（ＳｉＯＮ）等の無機絶縁材料が用いられる。また、各無機絶縁膜は、単層に限定されず積層膜であってもよい。また、アンダーコート膜９０は設けられていなくてもよい。第４絶縁膜９４及び平坦化膜２７は、有機絶縁膜あるいは無機有機ハイブリッド絶縁膜（Ｓｉ−Ｏ主鎖に、例えば有機基（メチル基あるいはフェニル基）が結合した材料）である。
【００５９】
第１金属層ＭＬ１で形成される第１ゲート電極６４、６６及び第２ゲート電極７４、７８は、アンダーコート膜９０を介して基板２１の上に設けられる。第１絶縁膜９１は、第１ゲート電極６４、６６及び第２ゲート電極７４、７８を覆ってアンダーコート膜９０の上に設けられる。第１半導体層６１、６５は、第１絶縁膜９１の上に設けられる。第２絶縁膜９２は、第１半導体層６１、６５を覆って第１絶縁膜９１の上に設けられる。
【００６０】
第２半導体層７１、７５、７９は、第２絶縁膜９２の上に設けられる。第３絶縁膜９３は、第２半導体層７１、７５、７９を覆って第２絶縁膜９２の上に設けられる。このような構成により、各第２半導体層７１、７５と第２ゲート電極７４、７８との間の距離及び第２半導体層７９と第１ゲート電極６４との間の距離は、各第１半導体層６１、６５と第１ゲート電極６４、６６との間の距離よりも大きい。すなわち、単位面積当たりの容量Ｃｏｘ２は、単位面積当たりの容量Ｃｏｘ１よりも大きい。単位面積当たりの容量Ｃｏｘ１は、第２半導体層７１、７５、７９と各ゲート電極（第２ゲート電極７４、７８及び第１ゲート電極６４）との間にそれぞれ形成される単位面積当たりの容量である。単位面積当たりの容量Ｃｏｘ２は第１半導体層６１、６５と第１ゲート電極６４、６６との間に形成される単位面積当たりの容量である。これにより、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴのリーク電流を抑制することができる。
【００６１】
図５に示す例では、各トランジスタは、いわゆるボトムゲート構造である。ただし、各トランジスタは、半導体層の上側にゲート電極が設けられたトップゲート構造でもよく、半導体層の上側及び下側の両方にゲート電極が設けられたデュアルゲート構造でもよい。
【００６２】
第２金属層ＭＬ２で形成される接続配線Ｌ９、ソース電極６２、７２及びドレイン電極６７は、第３絶縁膜９３の上に設けられる。ソース電極６２は第２絶縁膜９２及び第３絶縁膜９３に設けられたコンタクトホールを介して第１部分半導体層６１ａ（第１半導体層６１）と電気的に接続される。また、ソース電極６２は第３絶縁膜９３に設けられたコンタクトホールを介して第２部分半導体層７９ａ（第２半導体層７９）と電気的に接続される。これにより、第１半導体層６１と第２半導体層７９とが電気的に接続される。
【００６３】
ドレイン電極６７は第２絶縁膜９２及び第３絶縁膜９３に設けられたコンタクトホールを介して第１半導体層６５と電気的に接続される。また、ソース電極７２は、第３絶縁膜９３に設けられたコンタクトホールを介して第２半導体層７１と電気的に接続される。
【００６４】
接続配線Ｌ９の一端側は、第３絶縁膜９３に設けられたコンタクトホールを介して画素選択トランジスタＳＳＴの第２半導体層７５と電気的に接続される。接続配線Ｌ９のうち、第２半導体層７５と重なる部分がドレイン電極７７として機能する。また、接続配線Ｌ９の他端側は、第３絶縁膜９３に設けられたコンタクトホールを介して第２半導体層７１と電気的に接続される。接続配線Ｌ９のうち、第２半導体層７１と重なる部分がドレイン電極７３として機能する。このような構成により、画素選択トランジスタＳＳＴのドレインと初期化トランジスタＩＳＴのドレインとが接続配線Ｌ９を介して電気的に接続される。
【００６５】
第４絶縁膜９４は、ソース電極６２、７２及びドレイン電極６７、７３、７７を覆って、第３絶縁膜９３の上に設けられる。第４絶縁膜９４の上にアノード接続電極２４及びシールド電極２６が設けられる。アノード接続電極２４は、第４絶縁膜９４に設けられたコンタクトホールを介してソース電極６２と接続される。アノード接続電極２４と、アノード電源線Ｌ１及びアノード電源線Ｌ１に接続された各種配線との間に第２容量Ｃｓ２（図３参照）が形成される。シールド電極２６は、アノード電極２３及び発光素子３の下に設けられる。
【００６６】
第５絶縁膜９５は、アノード接続電極２４及びシールド電極２６を覆って、第４絶縁膜９４の上に設けられる。アノード電極２３は第５絶縁膜９５の上に設けられる。アノード電極２３は、第５絶縁膜９５に設けられたコンタクトホールを介してアノード接続電極２４と電気的に接続される。
【００６７】
発光素子３は、アノード電極２３の上に設けられ、発光素子３のアノード端子２３ｔとアノード電極２３が接続される。これにより、発光素子３のアノード端子２３ｔは、駆動トランジスタＤＲＴのソース電極６２と電気的に接続される。
【００６８】
平坦化膜２７は、発光素子３の少なくとも側面３ａを覆って第５絶縁膜９５の上に設けられる。カソード電極２２は、平坦化膜２７の上に設けられ、発光素子３のカソード端子２２ｔと接続される。カソード電極２２は、表示領域ＡＡから周辺領域ＧＡに亘って設けられており、複数の画素４９の発光素子３と電気的に接続される。
【００６９】
図６に示すように、基板２１の周辺領域ＧＡには、複数のトランジスタとして、駆動回路１２（図１参照）に含まれるトランジスタＴｒ及びカソード配線６０が設けられる。カソード配線６０は、第２金属層ＭＬ２で形成され、周辺領域ＧＡにおいて第３絶縁膜９３の上に設けられる。図５に示すカソード電極２２は、カソード配線６０と電気的に接続される。また、図３に示すカソード電源線Ｌ１０は、カソード配線６０及びカソード電極２２を含む。
【００７０】
トランジスタＴｒは、半導体層８１、ソース電極８２、ドレイン電極８３及びゲート電極８４を含む。トランジスタＴｒは、画素回路ＰＩＣＡに含まれる各トランジスタと同様の層構成を有しており、詳細な説明は省略する。半導体層８１は、第２絶縁膜９２の上、すなわち、第２半導体層７１、７５、７９と同層に設けられている。ただし、半導体層８１は、第１絶縁膜９１の上、すなわち、第１半導体層６１、６５と同層であってもよい。
【００７１】
図６に示すように、アノード電源線Ｌ１、映像信号線Ｌ２及びリセット電源線Ｌ３は、第３絶縁膜９３の上に設けられる。アノード電源線Ｌ１の幅は、映像信号線Ｌ２及びリセット電源線Ｌ３のそれぞれの幅よりも大きい。また、アノード電源線Ｌ１（第２金属層ＭＬ２）の厚さｔ２は、第１ゲート電極６４（第１金属層ＭＬ１）の厚さｔ１（図５参照）よりも厚い。また、アノード電源線Ｌ１の厚さｔ２は、映像信号線Ｌ２及びリセット電源線Ｌ３の厚さと等しい。これにより、アノード電源線Ｌ１の抵抗値を小さくすることができる。なお、アノード電源線Ｌ１の厚さｔ２は、映像信号線Ｌ２及びリセット電源線Ｌ３の厚さと異なっていてもよい。
【００７２】
各配線の層構成は適宜変更できる。例えば、アノード電源線Ｌ１と、映像信号線Ｌ２及びリセット電源線Ｌ３等の各信号線とが、異なる層に設けられていてもよい。
【００７３】
本実施形態において、第１絶縁膜９１、第２絶縁膜９２及び第３絶縁膜９３の比誘電率は、第４絶縁膜９４の比誘電率よりも大きい。アノード電源線Ｌ１は、第１絶縁膜９１、第２絶縁膜９２及び第３絶縁膜９３を介して各種ゲート線（リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７、初期化制御信号線Ｌ８（図４参照））と対向する。比誘電率の高い第１絶縁膜９１、第２絶縁膜９２及び第３絶縁膜９３により、アノード電源線Ｌ１と各種ゲート線との間に形成される容量が大きくなる。アノード電源線Ｌ１に形成される容量は、デカップリングコンデンサとして用いられる。これにより、デカップリングコンデンサは、アノード電源電位ＰＶＤＤの変動を吸収して、駆動ＩＣ２１０を安定して動作させることができる。また、デカップリングコンデンサは、表示装置１で発生する電磁ノイズが外部に漏れることを抑制できる。
【００７４】
以上説明したように、本実施形態の表示装置１は、基板２１と、複数の画素４９と、発光素子３及び複数のトランジスタと、信号線と、第１半導体層６１、６５及び第２半導体層７１、７５、７９と、第１ゲート電極６４、６６と、第１絶縁膜９１と、第２絶縁膜９２と、を有する。複数の画素４９は、基板２１に設けられる。発光素子３及び複数のトランジスタ（駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴ）は、複数の画素４９の各々に設けられる。信号線（映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４）は、画素４９に信号を供給する。第１半導体層６１及び第２半導体層７９は、基板２１に垂直な方向で異なる層に設けられ、少なくとも一部が平面視で重なる。第１ゲート電極６４は、第１半導体層６１の一部と重なる領域に設けられる。第１絶縁膜９１は、第１ゲート電極６４と第１半導体層６１との間に設けられる。第２絶縁膜９２は、第１半導体層６１と第２半導体層７１、７５との間に設けられる。
【００７５】
これによれば、表示装置１（アレイ基板２）において、第１容量Ｃｓ１（図３参照）は、第１半導体層６１と第１ゲート電極６４との間に形成される容量と、第２半導体層７９と第１ゲート電極６４との間に形成される容量と、で形成される。本実施形態では、第１半導体層６１と第２半導体層７９とが平面視で重なっているため、１層の半導体層と第１ゲート電極６４とで第１容量Ｃｓ１を形成する場合に比べて、第１半導体層６１及び第２半導体層７９のうち、第１容量Ｃｓ１を形成する部分の平面視での面積を小さくすることができる。これにより、１つの画素４９において、各種配線の配置の自由度を高めることができ、効率よく配線を配置することができる。又は、各画素４９の平面視での面積を小さくすることができ、表示装置１の高精細化が可能である。
【００７６】
なお、上述した図３に示す画素回路ＰＩＣＡの構成は適宜変更することができる。例えば１つの画素４９での配線の数及びトランジスタの数は異なっていてもよい。また、画素回路ＰＩＣＡはカレントミラー回路であってもよい。カレントミラー回路は、例えば特開２００２−２１５０９３号公報に記載されているので、特開２００２−２１５０９３号公報の記載を本実施形態に含め、記載を省略する。
【００７７】
図７は、実施形態に係る発光素子を示す断面図である。本実施形態の表示装置１において、発光素子３は、アノード端子２３ｔが下側に設けられカソード端子２２ｔが上側に設けられた、いわゆるフェースアップ構造である。
【００７８】
図７に示すように、発光素子３は、複数の部分発光素子３ｓと、複数の部分発光素子３ｓを覆う保護層３９と、ｐ型電極３７と、ｎ型電極３８と、を有する。複数の部分発光素子３ｓは、ｐ型電極３７とｎ型電極３８との間に、それぞれ柱状に形成される。複数の部分発光素子３ｓは、ｎ型クラッド層３３と、活性層３４と、ｐ型クラッド層３５と、を有する。ｎ型電極３８は、ｎ型クラッド層３３に電気的に接続される。ｐ型電極３７はｐ型クラッド層３５に電気的に接続される。ｐ型電極３７の上に、ｐ型クラッド層３５、活性層３４、ｎ型クラッド層３３の順に積層される。ｎ型クラッド層３３、活性層３４及びｐ型クラッド層３５は、発光層であり、例えば、窒化ガリウム（ＧａＮ）、アルミニウムインジウム燐（ＡｌＩｎＰ）等の化合物半導体が用いられる。
【００７９】
ｎ型電極３８は、ＩＴＯ（Indium  Tin  Oxide）等の透光性の導電性材料である。ｎ型電極３８は、発光素子３のカソード端子２２ｔであり、カソード電極２２に接続される。また、ｐ型電極３７は、発光素子３のアノード端子２３ｔであり、Ｐｔ層３７ａと、メッキにより形成された厚膜Ａｕ層３７ｂと、を有する。厚膜Ａｕ層３７ｂは、アノード電極２３の載置面２３ａに接続される。
【００８０】
保護層３９は、例えばＳＯＧ（Spin  on  Glass）である。保護層３９の側面が、発光素子３の側面３ａとなる。平坦化膜２７は、保護層３９の側面を囲んで設けられる。
【００８１】
（第１変形例）
図８は、実施形態の第１変形例に係る発光素子を示す断面図である。表示装置１において、発光素子３はフェースアップ構造に限定されず、発光素子３の下部が、アノード電極２３及びカソード電極２２に接続される、いわゆるフェースダウン構造であってもよい。
【００８２】
図８に示すように、発光素子３Ａは、透光性基板３１の上に、バッファ層３２、ｎ型クラッド層３３、活性層３４、ｐ型クラッド層３５、ｐ型電極３６の順に積層される。発光素子３Ａは、透光性基板３１が上側に、ｐ型電極３６が下側になるように実装される。また、ｎ型クラッド層３３において、カソード電極２２と対向する面側には、活性層３４から露出した領域が設けられている。この領域にｎ型電極３８Ａが設けられている。
【００８３】
ｐ型電極３６は、発光層からの光を反射する金属光沢のある材料で形成される。ｐ型電極３６はバンプ３９Ａを介してアノード電極２３に接続される。ｎ型電極３８Ａはバンプ３９Ｂを介してカソード電極２２に接続される。絶縁膜９７はカソード電極２２及びアノード電極２３を覆っており、絶縁膜９７の開口部分でバンプ３９Ａ、３９Ｂは、それぞれアノード電極２３及びカソード電極２２と接続される。
【００８４】
発光素子３Ａでは、ｐ型クラッド層３５とｎ型クラッド層３３とが直接接合せずに、間に別の層（活性層３４）が導入されている。これにより、電子や正孔といったキャリアを活性層３４の中に集中させることができ、効率よく再結合（発光）させることが可能となる。高効率化のために数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造（ＭＱＷ構造）が、活性層３４として採用されてもよい。
【００８５】
（第２変形例）
図９は、実施形態の第２変形例に係る表示装置を示す断面図である。本変形例の表示装置１Ａは、上述した表示装置１と比べて、第３絶縁膜９３に凹部９３ａが設けられている点が異なる。
【００８６】
図９に示すように、アノード電源線Ｌ１は、凹部９３ａに設けられている。つまり、第１絶縁膜９１、第２絶縁膜９２及び第３絶縁膜９３は、アノード電源線Ｌ１と重なる第１部分９３ｂと、アノード電源線Ｌ１と重ならない第２部分９３ｃとを含む。第１部分９３ｂの厚さｔ３は、第２部分９３ｃの厚さｔ４よりも薄い。本変形例では、厚さｔ３、ｔ４は、基板２１に垂直な方向で、第１絶縁膜９１の下面と、第３絶縁膜９３の上面との間の距離である。
【００８７】
これにより、アノード電源線Ｌ１と各種ゲート線との間に形成される容量が大きくなる。すなわち、デカップリングコンデンサとして用いられる容量が大きくなる。これにより、デカップリングコンデンサは、アノード電源電位ＰＶＤＤの変動を吸収して、駆動ＩＣ２１０を安定して動作させることができる。また、デカップリングコンデンサは、表示装置１で発生する電磁ノイズが外部に漏れることを抑制できる。
【００８８】
なお、第３絶縁膜９３に凹部９３ａが設けられている構成に限定されず、第１絶縁膜９１又は第２絶縁膜９２に凹部が形成されていてもよい。この場合であっても、第１絶縁膜９１、第２絶縁膜９２及び第３絶縁膜９３の合計の厚さである第１部分９３ｂの厚さｔ３は、第２部分９３ｃの厚さｔ４よりも薄くなる。
【００８９】
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
【符号の説明】
【００９０】
１、１Ａ  表示装置
２  アレイ基板
３、３Ａ  発光素子
１２  駆動回路
２１  基板
６１、６５  第１半導体層
７１、７１Ａ、７５、７９  第２半導体層
６１ａ  第１部分半導体層
７９ａ  第２部分半導体層
２１０  駆動ＩＣ
９１  第１絶縁膜
９２  第２絶縁膜
９３  第３絶縁膜
９４  第４絶縁膜
ＤＲＴ  駆動トランジスタ
ＢＣＴ  出力トランジスタ
ＩＳＴ  初期化トランジスタ
ＳＳＴ  画素選択トランジスタ
ＲＳＴ  リセットトランジスタ
ＰＶＤＤ  アノード電源電位
ＰＶＳＳ  カソード電源電位
Ｌ１  アノード電源線
Ｌ２  映像信号線
Ｌ３  リセット電源線
Ｌ４  初期化電源線
Ｌ５  リセット制御信号線
Ｌ６  出力制御信号線
Ｌ７  画素制御信号線
Ｌ８  初期化制御信号線
Ｌ９  接続配線
ＭＬ１  第１金属層
ＭＬ２  第２金属層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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