(57)【要約】【課題】高精細化を可能とする。【解決手段】表示装置は、複数の副画素を備える。各副画素は、副画素データを記憶するメモリを有するメモリブロックと、メモリブロックに接続される副画素電極とを備える。メモリは、浮遊ゲートの電荷に応じて副画素データを記憶する第１及び第２トランジスタを有する。これら第１及び第２トランジスタは、互いのドレインが接続され、当該ドレインの接続点がノードに接続されている。副画素電極は、当該ノードに接続されている。各副画素は、ノードの電位に基づいて、画像を表示する。【選択図】図１１
2020052217.tif 000002
【特許請求の範囲】
【請求項１】
複数の副画素を備え、各副画素は、副画素データを記憶するメモリを有するメモリブロックと、メモリブロックに接続される副画素電極とを備え、
前記メモリは、
浮遊ゲートの電荷に応じて前記副画素データを記憶する第１及び第２トランジスタを有し、これら第１及び第２トランジスタは、互いのドレインが接続され、当該ドレインの接続点がノードに接続され、
前記副画素電極は、当該ノードに接続されており、
各副画素は、前記ノードの電位に基づいて、画像を表示する、
表示装置。
【請求項２】
前記第１トランジスタは、Ｐチャネル型トランジスタであり、
前記第２トランジスタは、Ｎチャネル型トランジスタであり、
前記第１及び第２トランジスタは、前記浮遊ゲートの電荷に応じて、相補的に動作する、
請求項１に記載の表示装置。
【請求項３】
前記メモリブロックは、前記メモリの構造を有する第１メモリ及び第２メモリを含み、
前記第２メモリは、前記第１メモリに記憶されている前記副画素データを論理反転した前記副画素データを記憶する
請求項１又は２に記載の表示装置。
【請求項４】
前記複数の副画素は、
第１フィールド期間では、前記第１メモリに記憶されている前記副画素データに基づいて、画像を表示し、
第２フィールド期間では、前記第２メモリに記憶されている前記副画素データに基づいて、画像を表示する、
請求項３に記載の表示装置。
【請求項５】
前記複数の副画素は、
第１フレーム期間の第１フィールド期間では、第１メモリブロックの前記第１メモリに記憶されている前記副画素データに基づいて、画像を表示し、
第１フレーム期間の第２フィールド期間では、前記第１メモリブロックの前記第２メモリに記憶されている前記副画素データに基づいて、画像を表示し、
第２フレーム期間の第１フィールド期間では、第２メモリブロックの前記第１メモリに記憶されている前記副画素データに基づいて、画像を表示し、
第２フレーム期間の第２フィールド期間では、前記第２メモリブロックの前記第２メモリに記憶されている前記副画素データに基づいて、画像を表示する、
請求項４に記載の表示装置。
【請求項６】
前記第１トランジスタのボディにデータ信号を供給するデータ線と、前記第２トランジスタのボディに反転データ信号を供給する反転データ線と、を各々が含む複数のデータ線群を更に備える、
請求項１から５のいずれか１項に記載の表示装置。
【請求項７】
前記第１トランジスタのゲートに反転ゲート信号を供給する反転ゲート線と、前記第２トランジスタのゲートにゲート信号を供給するゲート線と、を各々が含む複数のゲート線群を更に備える、
請求項１から６のいずれか１項に記載の表示装置。
【請求項８】
複数の前記副画素電極に対向して設けられる共通電極と、
当該共通電極にコモン電位を出力する共通電極駆動回路と、
を更に備える、
請求項１から７のいずれか１項に記載の表示装置。
【請求項９】
前記共通電極駆動回路は、
前記コモン電位をフィールド期間毎に反転させて、前記共通電極に出力する、
請求項８に記載の表示装置。
【請求項１０】
前記共通電極駆動回路は、
一定の前記コモン電位を前記共通電極に出力する、
請求項８に記載の表示装置。
【請求項１１】
複数の副画素を備え、各副画素は、副画素データを記憶するメモリを有するメモリブロックと、メモリブロックに接続される副画素電極とを備え、
前記メモリは、
浮遊ゲートの電荷に応じて前記副画素データを記憶する第１及び第２トランジスタを有し、これら第１及び第２トランジスタは、互いのドレインが接続され、当該ドレインの接続点がノードに接続され、
前記副画素電極は、当該ノードに接続されており、
各副画素は、前記ノードの電位に基づいて、画像を表示する、
電子看板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及び電子看板に関する。
【背景技術】
【０００２】
画像を表示する表示装置は、複数の画素を備える。下記の特許文献１には、複数の画素の各々がメモリを含む、いわゆるＭＩＰ（Memory  In  Pixel）型の表示装置が記載されている。特許文献１記載の表示装置では、複数の画素の各々が、複数のメモリとこれらのメモリの切替え回路とを含んでいる。特許文献２には、１ビットのメモリを含む表示素子が記載されている。特許文献３には、不揮発性半導体記憶装置が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−２１２１４０号公報
【特許文献２】特開昭５８−１９６５８２号公報
【特許文献３】特許第２６８５７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１記載の表示装置では、各画素のメモリには、ＤＲＡＭ（Dynamic  Random  Access  Memory）又はＳＲＡＭ（Static  Random  Access  Memory）が用いられている。ＤＲＡＭは、リフレッシュ動作が必要であり、低消費電力化には向かない。ＳＲＡＭは、回路規模が大きく、高精細化が難しい。
【０００５】
本発明は、高精細化を可能とする表示装置及び電子看板を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の表示装置は、複数の副画素を備える。各副画素は、副画素データを記憶するメモリを有するメモリブロックと、メモリブロックに接続される副画素電極とを備える。メモリは、浮遊ゲートの電荷に応じて前記副画素データを記憶する第１及び第２トランジスタを有し、これら第１及び第２トランジスタは、互いのドレインが接続され、当該ドレインの接続点がノードに接続されている。副画素電極は、当該ノードに接続されている。各副画素は、ノードの電位に基づいて、画像を表示する。
【０００７】
本発明の一態様の電子看板は、複数の副画素を備える。各副画素は、副画素データを記憶するメモリを有するメモリブロックと、メモリブロックに接続される副画素電極とを備える。メモリは、浮遊ゲートの電荷に応じて前記副画素データを記憶する第１及び第２トランジスタを有し、これら第１及び第２トランジスタは、互いのドレインが接続され、当該ドレインの接続点がノードに接続されている。副画素電極は、当該ノードに接続されている。各副画素は、ノードの電位に基づいて、画像を表示する。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施の形態の表示装置の共通電極及び副画素電極の電位を示す図である。
【図２】図２は、第１の実施の形態の第１の態様の表示装置の全体構成の概要を示す図である。
【図３】図３は、第１の実施の形態の第１の態様の表示装置の断面図である。
【図４】図４は、第１の実施の形態の第１の態様の表示装置の回路構成を示す図である。
【図５】図５は、第１の実施の形態の第１の態様の表示装置の副画素の回路構成を示す図である。
【図６】図６は、第１の実施の形態の第１の態様の表示装置のメモリの等価回路図である。
【図７】図７は、第１の実施の形態の第１の態様の表示装置のメモリの真理値表である。
【図８】図８は、第１の実施の形態の第１の態様の表示装置のメモリの動作を示す表である。
【図９】図９は、第１の実施の形態の第１の態様の表示装置のメモリのトランジスタのゲート電位を示す図である。
【図１０】図１０は、第１の実施の形態の第１の態様の表示装置のメモリのトランジスタの浮遊ゲートへ電子を注入及び引き抜く条件を示す表である。
【図１１】図１１は、第１の実施の形態の第１の態様の表示装置の副画素の構成を示す図である。
【図１２】図１２は、第１の実施の形態の第１の態様の表示装置のメモリブロックに印加される電位を示す表である。
【図１３】図１３は、第１の実施の形態の第１の態様の表示装置の副画素に書込まれる副画素データを示す図である。
【図１４】図１４は、第１の実施の形態の第１の態様の表示装置の副画素の書込み及び読出しの際の動作タイミングを示すタイミング図である。
【図１５】図１５は、第１の実施の形態の第１の態様の表示装置の副画素の書込みの際の各部の電位を示す図である。
【図１６】図１６は、第１の実施の形態の第１の態様の表示装置の副画素のメモリのエネルギバンド図である。
【図１７】図１７は、第１の実施の形態の第１の態様の表示装置の副画素のメモリのエネルギバンド図である。
【図１８】図１８は、第１の実施の形態の第１の態様の表示装置の副画素のメモリのエネルギバンド図である。
【図１９】図１９は、第１の実施の形態の第１の態様の表示装置の副画素のメモリのエネルギバンド図である。
【図２０−１】図２０−１は、第１の実施の形態の第１の態様の表示装置の副画素のデータと液晶分子の電界との関係を示す図である。
【図２０−２】図２０−２は、第１の実施の形態の第１の態様の表示装置の副画素のデータと液晶分子の電界との関係を示す図である。
【図２１】図２１は、第１の実施の形態の第１の態様の表示装置の副画素の読出しの際の各部の電位を示す図である。
【図２２】図２２は、第１の実施の形態の表示装置の副画素のトランジスタ数と、特許文献２の表示素子のトランジスタ数と、を示す図である。
【図２３】図２３は、第１の実施の形態の第２の態様の表示装置の回路構成を示す図である。
【図２４】図２４は、第１の実施の形態の第２の態様の表示装置のメモリブロックに印加される電位を示す表である。
【図２５】図２５は、第２の実施の形態の表示装置の副画素の構成を示す図である。
【図２６】図２６は、第２の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。
【図２７】図２７は、第１の実施の形態の第１の態様の表示装置の副画素の書込み及び読出しの際の動作タイミングを示すタイミング図である。
【図２８】図２８は、第２の実施の形態の表示装置の副画素の読出しの際の各部の電位を示す図である。
【図２９】図２９は、第２の実施の形態の表示装置の副画素のレイアウトを示す図である。
【図３０】図３０は、第２の実施の形態の表示装置の副画素の断面図の一例である。
【図３１】図３１は、第２の実施の形態の表示装置の副画素の断面図の他の例である。
【発明を実施するための形態】
【０００９】
本発明を実施するための形態（実施の形態）につき、図面を参照しつつ詳細に説明する。以下の実施の形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１０】
＜第１の実施の形態＞
（駆動方式）
第１の実施の形態の詳細について説明するに先立って、第１の実施の形態の駆動方式について説明する。
【００１１】
液晶表示装置の画面の焼き付きを抑制するための駆動方式として、カラム反転駆動、ライン反転駆動、ドット反転駆動、フレーム反転駆動などの駆動方式が知られている。
【００１２】
第１の実施の形態では、表示装置は、フレーム反転駆動方式を採用する。フレーム反転駆動方式は、共通電極と副画素電極との間の電位差を一定時間毎に反転する駆動方式である。フレーム反転駆動方式には、（１）共通電極の電位及び副画素電極の電位の両方を同期して反転させる駆動方式（以下、「コモン反転駆動方式」と称する）と、（２）共通電極の電位を一定に維持し、副画素電極の電位だけを一定周期で反転させる駆動方式（以下、「コモン一定駆動方式」と称する）と、がある。
【００１３】
図１は、第１の実施の形態の表示装置の共通電極及び副画素電極の電位を示す図である。図１（ａ）は、コモン反転駆動方式での、共通電極の電位及び副画素電極の電位を示す図である。図１（ｂ）は、コモン一定駆動方式での、共通電極の電位及び副画素電極の電位を示す図である。
【００１４】
図１（ａ）を参照すると、コモン反転駆動方式では、共通電極のコモン電位Ｖｃｏｍは、タイミングｔ０からタイミングｔ１までの期間Ｔ１では、ローレベル（例えば、０Ｖ）であり、タイミングｔ１からタイミングｔ２までの期間Ｔ２では、ハイレベル（例えば、３Ｖ）である。一方、副画素電極の電位Ｖｐｉｘは、期間Ｔ１では、ハイレベルであり、期間Ｔ２では、ローレベルである。このように、コモン反転駆動方式では、共通電極のコモン電位Ｖｃｏｍ及び副画素電極の電位Ｖｐｉｘの両方を同期して反転させることで、液晶分子に印加される電圧の極性を反転させて、画面の焼き付きを抑制する。
【００１５】
図１（ｂ）を参照すると、コモン一定駆動方式では、共通電極のコモン電位Ｖｃｏｍは、一定（例えば、３Ｖ）である。一方、副画素電極の電位Ｖｐｉｘは、期間Ｔ１では、共通電極のコモン電位Ｖｃｏｍよりも高いハイレベル（例えば、６Ｖ）であり、期間Ｔ２では、共通電極のコモン電位Ｖｃｏｍよりも低いローレベル（例えば、０Ｖ）である。このように、コモン一定駆動方式では、共通電極のコモン電位Ｖｃｏｍを一定に維持し、副画素電極の電位Ｖｐｉｘだけを一定周期で反転させることで、液晶分子に印加される電圧の極性を反転させて、画面の焼き付きを抑制することができる。
【００１６】
第１の実施の形態では、表示装置は、液晶分子に電圧が印加されていない場合に黒色を表示し、液晶分子に電圧が印加されている場合に白色を表示する、いわゆるノーマリーブラックとする。ノーマリーブラックでは、副画素電極の電位とコモン電位とが同相（同電位）の場合には、黒色が表示され、副画素電極の電位とコモン電位とが異相の場合には、白色が表示される。異相としては逆相が最も好ましい。なお、本開示はこれに限定されず、表示装置は、液晶分子に電圧が印加されていない場合に白色を表示し、液晶分子に電圧が印加されている場合に黒色を表示する、いわゆるノーマリーホワイトであっても良い。
【００１７】
図１（ａ）及び図１（ｂ）では、副画素電極と共通電極との間に電位差が生じている。すなわち、液晶分子に電圧が印加されている状態であるので、白色を表示する場合を示している。
【００１８】
第１の実施の形態の第１の態様では、コモン反転駆動方式を採用した場合について説明する。第１の実施の形態の第２の態様では、コモン一定駆動方式を採用した場合について説明する。
【００１９】
なお、図１中のタイミングｔ０からタイミングｔ２までの期間Ｔ０を、１フレーム期間と称する。そして、図１中の期間Ｔ１を、「プラスフィールド期間」と称し、図１中の期間Ｔ２を、「マイナスフィールド期間」と称する。プラスフィールド期間が、本開示の第１フィールド期間に対応し、マイナスフィールド期間が、本開示の第２フィールド期間に対応する。
【００２０】
（第１の実施の形態の第１の態様）
［全体構成］
図２は、第１の実施の形態の第１の態様の表示装置の全体構成の概要を示す図である。表示装置１は、第１パネル２と、第１パネル２に対向配置された第２パネル３と、を含む。表示装置１は、画像を表示する表示領域ＤＡと、表示領域ＤＡの外側の額縁領域ＧＤと、を有する。表示領域ＤＡにおいて、第１パネル２と第２パネル３との間には、液晶層が封入されている。
【００２１】
なお、第１の実施の形態の第１の態様では、表示装置１は、液晶層を使用した液晶表示装置としたが、本開示はこれに限定されない。表示装置１は、液晶層に代えて有機ＥＬ（Electro-Luminescence）素子を使用した有機ＥＬ表示装置であっても良い。
【００２２】
表示領域ＤＡ内には、複数の画素Ｐｉｘが、第１パネル２及び第２パネル３の主面と平行なＸ方向にＮ列（Ｎは、自然数）、第１パネル２及び第２パネル３の主面と平行且つＸ方向と交差するＹ方向にＭ行（Ｍは、自然数）のマトリクス状に配置されている。額縁領域ＧＤ内には、インタフェース回路４と、データ線駆動回路５と、共通電極駆動回路６と、ゲート線駆動回路９と、が、配置されている。なお、これら複数の回路のうち、インタフェース回路４と、データ線駆動回路５と、共通電極駆動回路６と、をＩＣチップに組み込み、ゲート線駆動回路９を第１パネル２上に形成した構成を採用することも可能である。或いは、ＩＣチップに組み込まれる回路群を表示装置１外のプロセッサに形成し、それらと表示装置１とを接続する構成も採用可能である。
【００２３】
Ｍ×Ｎ個の画素Ｐｉｘの各々は、複数の副画素ＳＰｉｘを含む。第１の実施の形態の第１の態様では、複数の副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）の３個とするが、本開示はこれに限定されない。複数の副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）にＷ（白）を加えた４個であっても良い。或いは、複数の副画素ＳＰｉｘは、色が異なる５個以上であっても良い。
【００２４】
各画素Ｐｉｘが３個の副画素ＳＰｉｘを含むので、表示領域ＤＡ内には、Ｍ×Ｎ×３個の副画素ＳＰｉｘが配置されていることになる。また、各画素Ｐｉｘ内の３個の副画素ＳＰｉｘがＸ方向に配置されているので、１つの行には、Ｎ×３個の副画素ＳＰｉｘが配置されていることになる。
【００２５】
後述するように、各副画素ＳＰｉｘは、第１メモリと、第２メモリと、を含む。従って、１つの行には、Ｎ×３×２個のメモリが配置されていることになる。また、表示領域ＤＡ内には、Ｍ×Ｎ×３×２個のメモリが配置されていることになる。
【００２６】
各副画素ＳＰｉｘは、第１メモリ及び第２メモリに格納されている副画素データに基づいて、当該副画素ＳＰｉｘの表示を実施する。第１メモリは、プラスフィールド期間での表示に用いられ、第２メモリは、マイナスフィールド期間での表示に用いられる。
【００２７】
つまり、Ｍ×Ｎ×３個の副画素ＳＰｉｘに含まれるＭ×Ｎ×３×２個のメモリの集合は、１個のフレームメモリと同等である。
【００２８】
インタフェース回路４は、シリアル−パラレル変換回路４ａと、タイミングコントローラ４ｂと、を含む。タイミングコントローラ４ｂは、設定レジスタ４ｃを含む。シリアル−パラレル変換回路４ａには、コマンドデータＣＭＤ及び画像データＩＤが、外部回路からシリアルに供給される。外部回路は、ホストＣＰＵ（Central  Processing  Unit）又はアプリケーションプロセッサが例示されるが、本開示はこれらに限定されない。
【００２９】
シリアル−パラレル変換回路４ａは、供給されたコマンドデータＣＭＤをパラレルデータに変換して、設定レジスタ４ｃに出力する。設定レジスタ４ｃには、データ線駆動回路５及びゲート線駆動回路９を制御するための値がコマンドデータＣＭＤに基づいて設定される。
【００３０】
シリアル−パラレル変換回路４ａは、供給された画像データＩＤをパラレルデータに変換して、タイミングコントローラ４ｂに出力する。タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、画像データＩＤをデータ線駆動回路５に出力する。また、タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、ゲート線駆動回路９を制御する。
【００３１】
共通電極駆動回路６には、基準クロック信号ＣＬＫが、外部回路から供給される。外部回路は、クロックジェネレータが例示されるが、本開示はこれに限定されない。
【００３２】
第１の実施の形態の第１の態様では、表示装置１は、コモン反転駆動方式を採用する。表示装置１がコモン反転駆動方式を採用するので、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して、共通電極の電位（コモン電位）を反転する。これにより、表示装置１は、コモン反転駆動方式を実現することができる。
【００３３】
表示装置１にて画像を表示させるべく、各副画素ＳＰｉｘのメモリに副画素データを格納する必要がある。各メモリに副画素データを格納するために、ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｍ×Ｎ個の画素Ｐｉｘの内の１つの行を選択するためのゲート信号を出力する。
【００３４】
後述するように、各副画素ＳＰｉｘ内の第１メモリ及び第２メモリの各々は、ゲート信号と、ゲート信号を反転した反転ゲート信号と、で選択され、動作する。従って、１つの画素行（副画素行）当たり２本のゲート線及び２本の反転ゲート線が配置される。
【００３５】
１つの画素行当たりに配置されている２本のゲート線及び２本の反転ゲート線が、本開示のゲート線群に対応する。表示装置１は、Ｍ行の画素Ｐｉｘを有するので、Ｍ群のゲート線群が配置されている。
【００３６】
ゲート線駆動回路９は、Ｍ群のゲート線群に対応して、Ｍ×４個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、１つの画素行を選択するためのゲート信号及び反転ゲート信号を、Ｍ×４個の出力端子から順次出力する。
【００３７】
後述するように、各副画素ＳＰｉｘ内の第１メモリ及び第２メモリの各々は、データ信号（ソース信号、副画素データ）と、データ信号を反転した反転データ信号（反転ソース信号、反転副画素データ）と、で動作する。従って、１つの副画素列当たりデータ線及び反転データ線が配置される。
【００３８】
１つの副画素列当たりに配置されているデータ線及び反転データ線が、本開示のデータ線群に対応する。表示装置１は、Ｎ×３列の副画素ＳＰｉｘを有するので、Ｎ×３群のデータ線群が配置されている。
【００３９】
データ線駆動回路５は、タイミングコントローラ４ｂの制御下で、ゲート信号によって選択されているメモリにデータ信号及び反転データ信号を夫々出力する。これにより、各メモリに順次副画素データが夫々格納される。
【００４０】
表示装置１は、Ｍ行の画素Ｐｉｘを線順次走査することによって、１個のフレームデータの副画素データが各副画素ＳＰｉｘの第１メモリ及び第２メモリに格納される。
【００４１】
［断面構造］
図３は、第１の実施の形態の第１の態様の表示装置の断面図である。図３に示すように、表示装置１は、第１パネル２と、第２パネル３と、液晶層３０とを含む。第２パネル３は、第１パネル２と対向して配置される。液晶層３０は、第１パネル２と第２パネル３との間に設けられる。第２パネル３の一主面たる表面が、画像を表示させるための表示面１ａである。
【００４２】
表示面１ａ側の外部から入射した光は、第１パネル２の副画素電極（反射電極）１５によって反射されて表示面１ａから出射する。表示装置１は、この反射光を利用して、表示面１ａに画像を表示する反射型液晶表示装置である。なお、本明細書において、表示面１ａと平行な方向をＸ方向とし、表示面１ａと平行な面においてＸ方向と交差する方向をＹ方向とする。また、表示面１ａに垂直な方向をＺ方向とする。
【００４３】
第１パネル２は、第１基板１１と、絶縁層１２と、副画素電極１５と、配向膜１８とを有する。第１基板１１は、ガラス基板又は樹脂基板が例示される。第１基板１１の表面には、図示しない回路素子や、ゲート線、データ線等の各種配線が設けられる。回路素子は、ＴＦＴ（Thin  Film  Transistor）等のスイッチング素子や、容量素子を含む。
【００４４】
絶縁層１２は、第１基板１１の上に設けられ、回路素子や各種配線等の表面を全体として平坦化している。副画素電極１５は、絶縁層１２の上に複数設けられる。配向膜１８は、副画素電極１５と液晶層３０との間に設けられる。副画素電極１５は、副画素ＳＰｉｘ毎に矩形状に設けられている。副画素電極１５は、アルミニウム（Ａｌ）又は銀（Ａｇ）で例示される金属で形成されている。また、副画素電極１５は、これらの金属材料と、ＩＴＯ（Indium  Tin  Oxide）で例示される透光性導電材料と、を積層した構成としても良い。副画素電極１５は、良好な反射率を有する材料が用いられ、外部から入射する光を反射させる反射板として機能する。
【００４５】
第２パネル３は、第２基板２１と、カラーフィルタ２２と、共通電極２３と、配向膜２８と、１／４波長板２４と、１／２波長板２５と、偏光板２６とを含む。第２基板２１の両面のうち、第１パネル２と対向する面に、カラーフィルタ２２及び共通電極２３が、この順で設けられる。共通電極２３と液晶層３０との間に配向膜２８が設けられる。第２基板２１の、表示面１ａ側の面に、１／４波長板２４、１／２波長板２５及び偏光板２６が、この順で積層されている。
【００４６】
第２基板２１は、ガラス基板又は樹脂基板が例示される。共通電極２３は、ＩＴＯで例示される透光性導電材料で形成されている。共通電極２３は、複数の副画素電極１５と対向して配置され、各副画素ＳＰｉｘに対する共通の電位を供給する。カラーフィルタ２２は、Ｒ（赤）、Ｇ（緑）、及び、Ｂ（青）の３色のフィルタを有することが例示されるが、本開示はこれに限定されない。これらにＷ（白色）を加えることも可能である。また、カラーフィルタを用いない構成も採用可能である。この場合、副画素単位で画素を構成する。
【００４７】
液晶層３０は、ネマティック（Nematic）液晶を含んでいることが例示される。液晶層３０は、共通電極２３と副画素電極１５との間の電圧レベル（電位差）が変更されることにより、液晶分子の配向状態が変化する。これによって、液晶層３０を透過する光が副画素ＳＰｉｘ毎に変調する。
【００４８】
外光等が表示装置１の表示面１ａ側から入射する入射光となり、第２パネル３及び液晶層３０を透過して副画素電極１５に到達する。そして、入射光は各副画素ＳＰｉｘの副画素電極１５で反射される。かかる反射光は、副画素ＳＰｉｘ毎に変調されて表示面１ａから出射される。これにより、画像の表示が行われる。
【００４９】
［回路構成］
図４は、第１の実施の形態の第１の態様の表示装置の回路構成を示す図である。図４では、Ｍ行×（Ｎ×３）列の副画素ＳＰｉｘの内の２×２個の副画素ＳＰｉｘを示している。
【００５０】
副画素ＳＰｉｘは、メモリブロック５０と、液晶ＬＱ（液晶層３０）と、副画素電極１５（図２参照）と、を含む。メモリブロック５０は、第１メモリ５１と、第２メモリ５２と、を含む。
【００５１】
共通電極駆動回路６は、各副画素ＳＰｉｘに共通するコモン電位Ｖｃｏｍを、基準クロック信号ＣＬＫに同期して反転させ、共通電位線ＦＲＰ１、ＦＲＰ２、・・・を介して、共通電極２３（図２参照）に出力する。共通電極駆動回路６は、基準クロック信号ＣＬＫを共通電極２３にそのままコモン電位Ｖｃｏｍとして出力しても良いし、電流駆動能力を増幅するバッファ回路を介して共通電極２３にコモン電位Ｖｃｏｍとして出力しても良い。表示時のコモン電位Ｖｃｏｍとしては、例えば後述するように３Ｖと０Ｖといった一対の電圧が採用される。基準クロック信号ＣＬＫに従って、一方の電圧から他方の電圧に反転し、これを繰り返すことで交流のコモン信号が形成され、共通電位線ＦＲＰ１、ＦＲＰ２、・・・に供給される。
【００５２】
ゲート線駆動回路９は、Ｍ群のゲート線群に対応して、Ｍ×４個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ１に基づいて、１つのメモリ行を選択するためのゲート信号及び反転ゲート信号を、Ｍ×４個の出力端子から出力する。
【００５３】
ゲート線駆動回路９は、制御信号Ｓｉｇ１（スキャン開始信号及びクロックパルス信号）に基づいて、ゲート信号をＭ個の出力端子から順次出力するスキャナ回路であっても良い。或いは、ゲート線駆動回路９は、符号化された制御信号Ｓｉｇ１を復号化し、該制御信号Ｓｉｇ１で指定された出力端子にゲート信号を出力するデコーダ回路であっても良い。
【００５４】
第１パネル２上には、Ｍ行の副画素ＳＰｉｘに対応して、Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・が配置されている。Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・の各々は、表示領域ＤＡ（図２参照）内において、Ｘ方向に沿う。
【００５５】
第１のゲート線群ＧＬ１は、第１の副画素行の第１メモリ５１に電気的に接続されたゲート線Ｇａｔｅ１（＋）及び反転ゲート線ｘＧａｔｅ１（＋）を含む。第１のゲート線群ＧＬ１は、第１の副画素行の第２メモリ５２に電気的に接続されたゲート線Ｇａｔｅ１（−）及び反転ゲート線ｘＧａｔｅ１（−）を含む。
【００５６】
第２のゲート線群ＧＬ２は、第２の副画素行の第１メモリ５１に電気的に接続されたゲート線Ｇａｔｅ２（＋）及び反転ゲート線ｘＧａｔｅ２（＋）を含む。第２のゲート線群ＧＬ２は、第２の副画素行の第２メモリ５２に電気的に接続されたゲート線Ｇａｔｅ２（−）及び反転ゲート線ｘＧａｔｅ２（−）を含む。
【００５７】
第１パネル２上には、Ｎ×３列の副画素ＳＰｉｘに対応して、Ｎ×３群のデータ線群ＤＬ１、ＤＬ２、・・・が配置されている。Ｎ×３群のデータ線群ＤＬ１、ＤＬ２、・・・の各々は、表示領域ＤＡ（図２参照）内において、Ｙ方向に沿う。
【００５８】
第１のデータ線群ＤＬ１は、第１の副画素列の第１メモリ５１及び第２メモリ５２に電気的に接続されたデータ線Ｄａｔａ１及び反転データ線ｘＤａｔａ１を含む。
【００５９】
第２のデータ線群ＤＬ２は、第２の副画素列の第１メモリ５１及び第２メモリ５２に電気的に接続されたデータ線Ｄａｔａ２及び反転データ線ｘＤａｔａ２を含む。
【００６０】
データ線駆動回路５は、ゲート信号によって選択されている各副画素ＳＰｉｘの第１メモリ５１及び第２メモリ５２に対して、データ線群ＤＬ１、ＤＬ２、・・・を介して、データ信号及び反転データ信号を夫々出力する。
【００６１】
ゲート信号及び反転ゲート信号が供給された副画素行の第１メモリ５１及び第２メモリ５２は、データ線群ＤＬに供給されているデータ信号及び反転データ信号に応じた副画素データを記憶する。
【００６２】
第１メモリ５１及び第２メモリ５２は、記憶している副画素データに応じた電位を、ノードＮを介して、副画素電極１５に交互に出力する。
【００６３】
図５は、第１の実施の形態の第１の態様の表示装置の副画素の回路構成を示す図である。図５では、１個の副画素ＳＰｉｘを示している。
【００６４】
副画素ＳＰｉｘは、メモリブロック５０と、液晶ＬＱと、を含む。メモリブロック５０は、第１メモリ５１と、第２メモリ５２と、を含む。
【００６５】
第１メモリ５１は、Ｐチャネル型のトランジスタＲＷＴｐ１と、Ｎチャネル型のトランジスタＲＷＴｎ１と、を含む。第２メモリ５２は、Ｐチャネル型のトランジスタＲＷＴｐ２と、Ｎチャネル型のトランジスタＲＷＴｎ２と、を含む。トランジスタＲＷＴｐ１、トランジスタＲＷＴｎ１、トランジスタＲＷＴｐ２及びトランジスタＲＷＴｎ２の各々は、浮遊ゲートを有する。
【００６６】
トランジスタＲＷＴｐ１のゲート（コントロールゲートのことを言う。以下、特に断りがない限り、ゲートとの表記はコントロールゲートのことを示す。）は、反転ゲート線ｘＧａｔｅ１（＋）に接続されている。トランジスタＲＷＴｐ１のソースは、電源電位ＶＭＨ（＋）に接続されている。トランジスタＲＷＴｐ１のボディ（半導体層のうち、特にフローティングゲートと対向している部分のことを言う。）は、反転データ線ｘＤａｔａ１に接続されている。
【００６７】
トランジスタＲＷＴｎ１のゲートは、ゲート線Ｇａｔｅ１（＋）に接続されている。トランジスタＲＷＴｎ１のソースは、電源電位ＶＭＬ（＋）に接続されている。トランジスタＲＷＴｎ１のドレインは、トランジスタＲＷＴｐ１のドレインに接続されている。トランジスタＲＷＴｎ１のボディは、データ線Ｄａｔａ１に接続されている。
【００６８】
つまり、トランジスタＲＷＴｐ１及びトランジスタＲＷＴｎ１は、ソース−ドレイン経路が直列接続されている。
【００６９】
トランジスタＲＷＴｐ１及びトランジスタＲＷＴｎ１は、電子が浮遊ゲートから引き抜かれた状態（正孔が注入された状態）で、副画素データ「０」を記憶する。一方、トランジスタＲＷＴｐ１及びトランジスタＲＷＴｎ１は、電子が浮遊ゲートに注入された状態（正孔が引き抜かれた状態）で、副画素データ「１」を記憶する。
【００７０】
トランジスタＲＷＴｐ１とトランジスタＲＷＴｎ１との接続点は、ノードＮに接続されている。ノードＮは、副画素電極（反射電極）１５（図３参照）に接続されている。
【００７１】
トランジスタＲＷＴｐ２のゲートは、反転ゲート線ｘＧａｔｅ１（−）に接続されている。トランジスタＲＷＴｐ２のソースは、電源電位ＶＭＨ（−）に接続されている。トランジスタＲＷＴｐ２のボディは、反転データ線ｘＤａｔａ１に接続されている。
【００７２】
トランジスタＲＷＴｎ２のゲートは、ゲート線Ｇａｔｅ１（−）に接続されている。トランジスタＲＷＴｎ２のソースは、電源電位ＶＭＬ（−）に接続されている。トランジスタＲＷＴｎ２のドレインは、トランジスタＲＷＴｐ２のドレインに接続されている。トランジスタＲＷＴｎ２のボディは、データ線Ｄａｔａ１に接続されている。
【００７３】
つまり、トランジスタＲＷＴｐ２及びトランジスタＲＷＴｎ２は、ソース−ドレイン経路が直列接続されている。
【００７４】
トランジスタＲＷＴｐ２及びトランジスタＲＷＴｎ２は、電子が浮遊ゲートから引き抜かれた状態で、副画素データ「０」を記憶する。一方、トランジスタＲＷＴｐ２及びトランジスタＲＷＴｎ２は、電子が浮遊ゲートに注入された状態で、副画素データ「１」を記憶する。
【００７５】
トランジスタＲＷＴｐ２とトランジスタＲＷＴｎ２との接続点は、ノードＮに接続されている。ノードＮは、副画素電極（反射電極）１５に接続されている。
【００７６】
［メモリの動作］
表示装置１の全体動作に先立って、第１メモリ５１及び第２メモリ５２の動作について、説明する。
【００７７】
図６は、第１の実施の形態の第１の態様の表示装置のメモリの等価回路図である。図６に示すメモリ１０１は、図５に示した第１メモリ５１及び第２メモリ５２の各々と等価である。
【００７８】
図７は、第１の実施の形態の第１の態様の表示装置のメモリの真理値表である。詳しくは、図７は、図６に示したメモリ１０１の真理値表である。ここでは、電源電位ＶＭＨ＝３Ｖとし、電源電位ＶＭＬ＝０Ｖとする。
【００７９】
電子がトランジスタＲＷＴｐ及びトランジスタＲＷＴｎの浮遊ゲートに注入されている（副画素データ「１」を記憶）状態で、反転ゲート線ｘＧａｔｅの電位を３Ｖとし、且つ、ゲート線Ｇａｔｅの電位を０Ｖとする。この場合、トランジスタＲＷＴｐはオン状態になり、トランジスタＲＷＴｎは、オフ状態になる。従って、メモリ１０１の出力電位Ｖｏｕｔは、３Ｖ（＝ＶＭＨ）となる。
【００８０】
電子がトランジスタＲＷＴｐ及びトランジスタＲＷＴｎの浮遊ゲートから引き抜かれている（副画素データ「０」を記憶）状態で、反転ゲート線ｘＧａｔｅの電位を３Ｖとし、且つ、ゲート線Ｇａｔｅの電位を０Ｖとする。この場合、トランジスタＲＷＴｐはオフ状態になり、トランジスタＲＷＴｎは、オン状態になる。従って、メモリ１０１の出力電位Ｖｏｕｔは、０Ｖ（＝ＶＭＬ）となる。
【００８１】
つまり、メモリ１０１が選択された場合に、トランジスタＲＷＴｐとトランジスタＲＷＴｎとは、相補的に（complementarily）動作する。
【００８２】
また、反転ゲート線ｘＧａｔｅの電位を６Ｖとし、且つ、ゲート線Ｇａｔｅの電位を−３Ｖとする。この場合、トランジスタＲＷＴｐ及びトランジスタＲＷＴｎの両方共がオフ状態になる。従って、メモリ１０１の出力電位Ｖｏｕｔは、不定（フローティング状態）となる。
【００８３】
メモリ１０１が図７の真理値表のように動作する理由を、以下に説明する。
【００８４】
図８は、メモリ１０１の動作を示す表である。詳しくは、図８は、（１）電子がトランジスタＲＷＴｐ及びトランジスタＲＷＴｎの浮遊ゲートへ注入された状態（副画素データ「１」を記憶）、又は、電子がトランジスタＲＷＴｐ及びトランジスタＲＷＴｎの浮遊ゲートから引き抜かれた状態（副画素データ「０」を記憶）と、（２）メモリ１０１選択状態（出力論理発生状態）又はメモリ１０１非選択状態（出力フローティング状態）と、の組み合わせにおいて、トランジスタＲＷＴｐ及びＲＷＴｎのオン又はオフを示す表である。
【００８５】
電子がトランジスタＲＷＴｐ及びトランジスタＲＷＴｎの浮遊ゲートへ注入された状態（副画素データ「１」を記憶）では、トランジスタＲＷＴｐのゲート−ソース間の動作電圧は、１Ｖより低い範囲となる。つまり、トランジスタＲＷＴｐのゲート−ソース間の電圧が、１Ｖ以下である場合に、トランジスタＲＷＴｐがオン状態になる。すなわちＶｔｈ（ｐ）＝１Ｖである。また、トランジスタＲＷＴｎのゲート−ソース間の動作電圧は、２Ｖより高い範囲である。つまり、トランジスタＲＷＴｎのゲート−ソース間の電圧が、２Ｖ以上である場合に、トランジスタＲＷＴｎがオン状態になる。すなわちＶｔｈ（ｎ）＝２Ｖである。
【００８６】
電子がトランジスタＲＷＴｐ及びトランジスタＲＷＴｎの浮遊ゲートから引き抜かれた状態（副画素データ「０」を記憶）では、トランジスタＲＷＴｐのゲート−ソース間の動作電圧は、−２Ｖより低い範囲である。つまり、トランジスタＲＷＴｐのゲート−ソース間の電圧が、−２Ｖ以下である場合に、トランジスタＲＷＴｐがオン状態になる。すなわちＶｔｈ（ｐ）＝−２Ｖである。また、トランジスタＲＷＴｎのゲート−ソース間の動作電圧は、−１Ｖより高い範囲である。つまり、トランジスタＲＷＴｎのゲート−ソース間の電圧が、１Ｖ以上である場合に、トランジスタＲＷＴｎがオン状態になる。すなわちＶｔｈ（ｎ）＝−１Ｖである。
【００８７】
電子がトランジスタＲＷＴｐ及びトランジスタＲＷＴｎの浮遊ゲートに注入されている状態（副画素データ「１」を記憶）で、反転ゲート線ｘＧａｔｅの電位を３Ｖに設定し、且つ、ゲート線Ｇａｔｅの電位を０Ｖに設定する。この場合、トランジスタＲＷＴｐは、（ゲート−ソース間電圧）＝０ＶでＶｔｈ=１Ｖ以下を満たすので、オン状態になる。また、トランジスタＲＷＴｎは、（ゲート−ソース間電圧）＝０ＶでＶｔｈ＝２Ｖ以下なので、オフ状態になる。従って、メモリ１０１の出力電位Ｖｏｕｔは、３Ｖ（＝ＶＭＨ）となる。
【００８８】
トランジスタＲＷＴｐ及びトランジスタＲＷＴｎの浮遊ゲートから電子が引き抜かれている状態（副画素データ「０」を記憶）で、反転ゲート線ｘＧａｔｅの電位を３Ｖに設定し、且つ、ゲート線Ｇａｔｅの電位を０Ｖに設定する。この場合、トランジスタＲＷＴｐは、（ゲート−ソース間電圧）＝０ＶでＶｔｈ＝−２Ｖ以上なので、オフ状態になる。また、トランジスタＲＷＴｎは、（ゲート−ソース間電圧）＝０ＶでＶｔｈ＝−１Ｖ以上なので、オン状態になる。従って、メモリ１０１の出力電位Ｖｏｕｔは、０Ｖ（＝ＶＭＬ）となる。
【００８９】
反転ゲート線ｘＧａｔｅの電位が６Ｖ且つゲート線Ｇａｔｅの電位が−３Ｖである（メモリ１０１非選択時）場合を、検討する。この場合、トランジスタＲＷＴｐは、（ゲート−ソース間電圧）＝３Ｖであるので、常にオフ状態になる。また、トランジスタＲＷＴｎは、（ゲート−ソース間電圧）＝−３Ｖ＜であるので、常にオフ状態になる。従って、メモリ１０１の出力電位Ｖｏｕｔは、不定（フローティング状態）となる。
【００９０】
メモリ１０１のトランジスタＲＷＴｐ及びＲＷＴｎが図８の表のように動作する理由を、以下に説明する。
【００９１】
図９は、図６に示したメモリ１０１のトランジスタＲＷＴｐ及びトランジスタＲＷＴｎのゲート電位を示す図である。先に説明したように、電源電圧ＶＭＨ＝３Ｖ、ＶＭＬ＝０Ｖとしている。
【００９２】
図９において、トランジスタＲＷＴｐ及びトランジスタＲＷＴｎがオン状態になるゲート−ソース間電圧の範囲を、矢印１０２、１０３、１０４及び１０５で示している。電圧Ｖｔｈ（ｐ）は、トランジスタＲＷＴｐがオンする境のゲート−ソース間電圧である。電圧Ｖｔｈ（ｎ）は、トランジスタＲＷＴｎがオンする境のゲート−ソース間電圧である。
【００９３】
トランジスタＲＷＴｐにおいて、矢印１０２で示される、Ｖｔｈ（ｐ）＝１Ｖ以下の範囲は、ゲート電位が４Ｖより低い範囲となる。また、矢印１０３で示される、Ｖｔｈ（ｐ）＝−２Ｖ以下の範囲は、ゲート電位が１Ｖより低い範囲となる。また、トランジスタＲＷＴｎにおいて、矢印１０４で示される、Ｖｔｈ（ｎ）＝２Ｖ以上の範囲は、ゲート電位が２Ｖより高い範囲となる。また、矢印１０５で示される、Ｖｔｈ（ｎ）＝−１Ｖ以上の範囲は、ゲート電位が−１Ｖより高い範囲となる。
【００９４】
電子がトランジスタＲＷＴｐ及びトランジスタＲＷＴｎの浮遊ゲートへ注入された状態（副画素データ「１」を記憶）では、トランジスタＲＷＴｐのゲート−ソース間の動作電圧は、矢印１０２で示される、１Ｖより低い範囲である。つまり、トランジスタＲＷＴｐのゲート−ソース間の電圧が、Ｖｔｈ（ｐ）＝１Ｖ以下である場合に、トランジスタＲＷＴｐがオン状態になる。また、トランジスタＲＷＴｎのゲート−ソース間の動作電圧は、矢印１０４で示される、２Ｖより高い範囲である。つまり、トランジスタＲＷＴｎのゲート−ソース間の電圧が、Ｖｔｈ（ｎ）＝２Ｖ以上である場合に、トランジスタＲＷＴｎがオン状態になる。
【００９５】
このとき、メモリ１０１が選択されると（ｘＧａｔｅ＝３Ｖ且つＧａｔｅ＝０Ｖ）、トランジスタＲＷＴｐのゲート−ソース間の電圧が０Ｖとなり、トランジスタＲＷＴｎのゲート−ソース間の電圧が０Ｖとなる。従って、トランジスタＲＷＴｐのゲート−ソース間の電圧は、矢印１０２で示される動作範囲内となる。一方、トランジスタＲＷＴｎのゲート−ソース間の電圧は、矢印１０４で示される動作範囲内とはならない。
【００９６】
従って、トランジスタＲＷＴｐがオン状態且つトランジスタＲＷＴｎがオフ状態となり、メモリ１０１の出力電位Ｖｏｕｔは、３Ｖ（＝ＶＭＨ）となる。
【００９７】
一方、浮遊ゲートから電子が引き抜かれた状態（副画素データ「０」を記憶）では、トランジスタＲＷＴｐのゲート−ソース間の動作電圧は、矢印１０３で示される、−２Ｖより低い範囲である。つまり、トランジスタＲＷＴｐのゲート−ソース間の電圧が、Ｖｔｈ（ｐ）＝−２Ｖ以下である場合に、トランジスタＲＷＴｐがオン状態になる。また、トランジスタＲＷＴｎのゲート−ソース間の動作電圧は、矢印１０５で示される、−１Ｖより高い範囲である。つまり、トランジスタＲＷＴｎのゲート−ソース間の電圧が、Ｖｔｈ（ｎ）＝−１Ｖ以上である場合に、トランジスタＲＷＴｎがオン状態になる。
【００９８】
このとき、メモリ１０１が選択される（ｘＧａｔｅ＝３Ｖ且つＧａｔｅ＝０Ｖ）と、トランジスタＲＷＴｐのゲート−ソース間の電圧が０Ｖとなり、トランジスタＲＷＴｎのゲート−ソース間の電圧が０Ｖとなる。従って、トランジスタＲＷＴｐのゲート−ソース間の電圧は、矢印１０３で示される動作範囲内とはならない。一方、トランジスタＲＷＴｎのゲート−ソース間の電圧は、矢印１０５で示される動作範囲内となる。
【００９９】
従って、トランジスタＲＷＴｐがオフ状態且つトランジスタＲＷＴｎがオン状態となり、メモリ１０１の出力電位Ｖｏｕｔは、０Ｖ（＝ＶＭＬ）となる。
【０１００】
メモリ１０１が非選択の場合（ｘＧａｔｅ＝６Ｖ且つＧａｔｅ＝−３Ｖ）、トランジスタＲＷＴｐのゲート−ソース間の電圧が３Ｖとなり、トランジスタＲＷＴｎのゲート−ソース間の電圧が−３Ｖとなる。
【０１０１】
従って、トランジスタＲＷＴｐの浮遊ゲートの電子注入状態又は電子引き抜き状態にかかわらず、トランジスタＲＷＴｐのゲート−ソース間の電圧は、矢印１０２及び矢印１０３で示される動作範囲内とはならない。同様に、トランジスタＲＷＴｎの浮遊ゲートの電子注入状態又は電子引き抜き状態にかかわらず、トランジスタＲＷＴｎのゲート−ソース間の電圧は、矢印１０４及び矢印１０５で示される動作範囲内とはならない。
【０１０２】
従って、トランジスタＲＷＴｐがオフ状態且つトランジスタＲＷＴｎがオフ状態となり、メモリ１０１の出力電位Ｖｏｕｔは、不定（フローティング状態）となる。
【０１０３】
なお、ここでは、トランジスタＲＷＴｐのボディの電位Ｖｂｏｄｙ（ｐ）を電源電位ＶＭＨ＝３Ｖとし、トランジスタＲＷＴｎのボディの電位Ｖｂｏｄｙ（ｎ）の電位を電源電位ＶＭＬ＝０Ｖとしたが、本開示はこれに限定されない。例えば、電源電位ＶＭＨ＝６Ｖとしても良い。この場合には、メモリ１０１の選択時のｘＧａｔｅ＝６Ｖとし、メモリ１０１の非選択時のｘＧａｔｅ＝９Ｖとし、電位Ｖｂｏｄｙ（ｐ）を６Ｖとすれば良い。
【０１０４】
図１０は、第１の実施の形態の第１の態様の表示装置のメモリのトランジスタの浮遊ゲートへ電子を注入及び引き抜く条件を示す表である。
【０１０５】
トランジスタＲＷＴｐ及びＲＷＴｎのゲートとボディとの間に、例えば２０Ｖを印加することで、浮遊ゲートとボディとの間に高電界を発生させ、浮遊ゲートへ電子を注入し又は電子を引き抜くことができる。例えば、Ｇａｔｅ＝ｘＧａｔｅ＝２０Ｖ且つＶｂｏｄｙ（ｐ）＝Ｖｂｏｄｙ（ｎ）＝０Ｖとすることで、トランジスタＲＷＴｐ及びＲＷＴｎのボディから浮遊ゲートに電子を注入することができる。また、Ｇａｔｅ＝ｘＧａｔｅ＝０Ｖ且つＶｂｏｄｙ（ｐ）＝Ｖｂｏｄｙ（ｎ）＝２０Ｖとすることで、トランジスタＲＷＴｐ及びＲＷＴｎの浮遊ゲートからボディに電子を引き抜くことができる。
【０１０６】
トランジスタＲＷＴｐ及びＲＷＴｎの浮遊ゲート内の電子がトンネル効果によってボディ（ポリシリコン）側に抜けるように、或いはボディ（ポリシリコン）内の電子がトンネル効果によって浮遊ゲートに注入されるように、浮遊ゲートとボディ（ポリシリコン）との間のトンネル酸化膜に高電界がかかる条件が定められる。即ち、トンネル酸化膜の膜厚が、ゲートと浮遊ゲートとの間の絶縁膜より薄く、且つ、トンネル酸化膜の誘電率が絶縁膜より低い（低容量側に高電圧がかかるから）条件に、定められる。
【０１０７】
図５で示したように、ボディ（ポリシリコン）をデータ線Ｄａｔａ又は反転データ線ｘＤａｔａに接続し、ゲートをゲート線Ｇａｔｅ又は反転ゲート線ｘＧａｔｅに接続することで、ＭＩＰ液晶表示装置を構成することができる。
【０１０８】
［全体動作］
図１１は、第１の実施の形態の第１の態様の表示装置の副画素の構成を示す図である。図１１では、Ｍ行×（Ｎ×３）列の副画素ＳＰｉｘの内の、２行×３列の６個の副画素ＳＰｉｘを示している。図１１では、共通電位線ＦＲＰの記載を省略している。
【０１０９】
消去（副画素データ「０」を記憶、浮遊ゲートから電子を引き抜き）、書込み（副画素データ「１」を記憶、浮遊ゲートに電子を注入）は、ＮＡＮＤ型フラッシュメモリの消去及び書込み動作の原理を利用する（例えば、特許文献３参照）。
【０１１０】
第１メモリ５１は、プラスフィールド期間の表示に使用される副画素データを記憶し、第２メモリ５２は、マイナスフィールド期間の表示に使用される副画素データを記憶する。
【０１１１】
ゲート線駆動回路９（図４参照）は、プラスフィールド期間では、ゲート線Ｇａｔｅ１（＋）及びＧａｔｅ２（＋）に０Ｖを供給し、反転ゲート線ｘＧａｔｅ１（＋）及びｘＧａｔｅ２（＋）に３Ｖを供給する。これにより、各副画素ＳＰｉｘ内の第１メモリ５１が選択される。また、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（−）及びＧａｔｅ２（−）に−３Ｖを供給し、反転ゲート線ｘＧａｔｅ１（−）及びｘＧａｔｅ２（−）に６Ｖを供給する。これにより、各副画素ＳＰｉｘ内の第２メモリ５２が非選択とされる。従って、各副画素ＳＰｉｘは、プラスフィールド期間では、第１メモリ５１に記憶された副画素データに基づく画像を表示する。
【０１１２】
ゲート線駆動回路９は、マイナスフィールド期間では、ゲート線Ｇａｔｅ１（−）及びＧａｔｅ２（−）に０Ｖを供給し、反転ゲート線ｘＧａｔｅ１（−）及びｘＧａｔｅ２（−）に３Ｖを供給する。これにより、各副画素ＳＰｉｘ内の第２メモリ５２が選択される。また、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（＋）及びＧａｔｅ２（＋）に−３Ｖを供給し、反転ゲート線ｘＧａｔｅ１（＋）及びｘＧａｔｅ２（＋）に６Ｖを供給する。これにより、各副画素ＳＰｉｘ内の第１メモリ５１が非選択とされる。従って、各副画素ＳＰｉｘは、マイナスフィールド期間では、第２メモリ５２に記憶された副画素データに基づく画像を表示する。
【０１１３】
図１２は、第１の実施の形態の第１の態様の表示装置において、読み出し時に各メモリブロックに印加される電位を示す表である。詳しくは、図１２は、プラスフィールド期間及びマイナスフィールド期間にメモリブロック５０に印加される電位を示す表である。
【０１１４】
先に説明したように、第１の実施の形態の第１の態様の表示装置１は、コモン反転駆動方式を採用する。つまり、共通電極２３のコモン電位Ｖｃｏｍは、プラスフィールド期間では、ローレベル（０Ｖ）となり、マイナスフィールド期間では、ハイレベル（３Ｖ）となる。従って、両期間とも同じ表示状態を維持するには、第１メモリ５１が記憶する副画素データと、第２メモリ５２が記憶する副画素データと、は、論理が逆になる。
【０１１５】
例えば、黒色を表示する場合、電子が、第１メモリ５１内のトランジスタＲＷＴｐ１及びＲＷＴｎ１の浮遊ゲートから引き抜かれた状態となっている。一方、電子が、第２メモリ５２内のトランジスタＲＷＴｐ２及びＲＷＴｎ２の浮遊ゲートへ注入されている状態となっている。そして、プラスフィールド期間では、第１メモリ５１の浮遊ゲートの電荷状態（電子引き抜き状態）に基づいて、黒色の表示が行われ、マイナスフィールド期間では、第２メモリ５２の浮遊ゲートの電荷状態（電子注入状態）に基づいて、黒色の表示が行われる。これにより、プラスフィールド期間及びマイナスフィールド期間の両方で、黒色が表示される。
【０１１６】
また、例えば、白色を表示する場合、電子が、第１メモリ５１内のトランジスタＲＷＴｐ１及びＲＷＴｎ１の浮遊ゲートへ注入されている状態となっている。一方、電子が、第２メモリ５２内のトランジスタＲＷＴｐ２及びＲＷＴｎ２の浮遊ゲートから引き抜かれた状態となっている。そして、プラスフィールド期間では、第１メモリ５１の浮遊ゲートの電荷状態（電子注入状態）に基づいて、白色の表示が行われ、マイナスフィールド期間では、第２メモリ５２の浮遊ゲートの電荷状態（電子引き抜き状態）に基づいて、白色表示が行われる。これにより、プラスフィールド期間及びマイナスフィールド期間の両方で、白色が表示される。
【０１１７】
図１３は、第１の実施の形態の第１の態様の表示装置の副画素に書込まれる副画素データの一例を示す図である。図１４は、図１３に基づく各副画素の書込み及び読出しの際の動作タイミングを示すタイミング図である。図１５は、図１４中の各期間における各部の電位を示す図である。
【０１１８】
表示装置１の副画素ＳＰｉｘに副画素データを書込む際の動作について説明する。
【０１１９】
フラッシュメモリであるトランジスタＲＷＴｐ１、ＲＷＴｎ１、ＲＷＴｐ２及びＲＷＴｎ２は、副画素データの書込みの前に、消去が必要である。図１４及び図１５において、タイミングｔ１０からタイミングｔ１１までが、消去期間である。
【０１２０】
消去期間後のタイミングｔ１１からタイミングｔ１５までが、書込み期間である。書込み期間は、タイミングｔ１１からタイミングｔ１２までのステップ１、タイミングｔ１２からタイミングｔ１３までのステップ２、タイミングｔ１３からタイミングｔ１４までのステップ３、及び、タイミングｔ１４からタイミングｔ１５までのステップ４を含む。
【０１２１】
ステップ１は、第１行目の副画素ＳＰｉｘ１１、ＳＰｉｘ１２及びＳＰｉｘ１３の第１メモリ５１への書込み期間である。ステップ２は、第１行目の副画素ＳＰｉｘ１１、ＳＰｉｘ１２及びＳＰｉｘ１３の第２メモリ５２への書込み期間である。ステップ３は、第２行目の副画素ＳＰｉｘ２１、ＳＰｉｘ２２及びＳＰｉｘ２３の第１メモリ５１への書込み期間である。ステップ４は、第２行目の副画素ＳＰｉｘ２１、ＳＰｉｘ２２及びＳＰｉｘ２３の第２メモリ５２への書込み期間である。
【０１２２】
図１４及び図１５を参照すると、消去期間開始のタイミングｔ１０において、電源電位ＶＭＨ及びＶＭＬは、２０Ｖとなる。その理由は、トランジスタＲＷＴｐ１、ＲＷＴｎ１、ＲＷＴｐ２及びＲＷＴｎ２に高電界（２０Ｖ）を印加するためである。
【０１２３】
また、共通電極駆動回路６（図４参照）は、２０Ｖのコモン電位Ｖｃｏｍを共通電極２３に出力する。その理由は、次の通りである。消去期間では、副画素電極１５の電位Ｖｐｉｘは、２０Ｖになる。そして、副画素電極１５と共通電極２３との間の電圧が、液晶分子ＬＱに印加される。従って、液晶分子ＬＱに高電圧が印加されないようにし、液晶分子の劣化を抑制するためである。共通電極２３のコモン電位Ｖｃｏｍを２０Ｖとすれば、液晶分子に印加される電圧は、０Ｖになる。
【０１２４】
データ線駆動回路５（図４参照）は、データ線Ｄａｔａ１、Ｄａｔａ２及びＤａｔａ３、並びに、反転データ線ｘＤａｔａ１、ｘＤａｔａ２及びｘＤａｔａ３に、２０Ｖのデータ信号を出力する。
【０１２５】
ゲート線駆動回路９（図４参照）は、ゲート線Ｇａｔｅ１（＋）、Ｇａｔｅ１（−）、Ｇａｔｅ２（＋）及びＧａｔｅ２（−）、並びに、反転ゲート線ｘＧａｔｅ１（＋）、ｘＧａｔｅ１（−）、ｘＧａｔｅ２（＋）及びｘＧａｔｅ２（−）に、０Ｖのゲート信号を出力する。
【０１２６】
従って、高電界（２０Ｖ）が、全部の副画素ＳＰｉｘのトランジスタＲＷＴｐ１、ＲＷＴｎ１、ＲＷＴｐ２及びＲＷＴｎ２のゲートとボディとの間に、印加される。これにより、トンネル効果によって、電子が、全部の副画素ＳＰｉｘのトランジスタＲＷＴｐ１、ＲＷＴｎ１、ＲＷＴｐ２及びＲＷＴｎ２の浮遊ゲートからボディに引き抜かれる。つまり、全部の副画素ＳＰｉｘの第１メモリ５１及び第２メモリ５２は、副画素データ「０」を記憶する。
【０１２７】
図１６は、第１の実施の形態の第１の態様の表示装置の副画素のメモリのエネルギバンド図である。詳しくは、図１６は、トランジスタＲＷＴｎ１及びＲＷＴｎ２からボディへ電子を引き抜く場合の、副画素ＳＰｉｘのメモリのエネルギバンド図である。
【０１２８】
図１６において、熱酸化膜である第１ゲート絶縁膜１１１の膜厚は、３５０オングストローム（３５ナノメートル）、誘電率は、３ε（εは、熱酸化膜の誘電率）とする。また、熱酸化膜である第２ゲート絶縁膜（トンネル酸化膜）１１２の膜厚は、２００オングストローム（２０ナノメートル）、誘電率は、εとする。これらの数値は、特許文献３の数値を利用している。
【０１２９】
浮遊ゲート内の電子がトンネル効果によってボディ側に抜けるように、第２ゲート絶縁膜１１２に高電界がかかる条件が設定される。即ち、第２ゲート絶縁膜１１２の膜厚が、第１ゲート絶縁膜１１１の膜厚よりも薄く、且つ、第２ゲート絶縁膜１１２の誘電率が第１ゲート絶縁膜１１１の誘電率よりも低い（低容量側に高電圧がかかるため）条件にバランスされている。なお、ゲート−ボディ間の電位差が１０Ｖの場合は、トンネル効果は発生しない。
【０１３０】
上記した数値を使用すると、第１ゲート絶縁膜１１１の静電容量Ｃ２は、次の式（１）で表される。
Ｃ２＝３ε／（３５０オングストローム）  ・・・（１）
【０１３１】
また、第２ゲート絶縁膜１１２の静電容量Ｃ１は、次の式（２）で表される。
Ｃ１＝ε／（２００オングストローム）  ・・・（２）
【０１３２】
ここで、ε＝１とすると、Ｃ２＝８５７１４２８．５７１（ファラッド）、Ｃ１＝５００００００（ファラッド）となる。
【０１３３】
従って、第１ゲート絶縁膜１１１の電圧Ｖ２は、次の式（３）で表される。
Ｖ２＝２０×Ｃ１／（Ｃ１＋Ｃ２）＝７．３６８４２１（ボルト）  ・・・（３）
【０１３４】
また、第２ゲート絶縁膜１１２の電圧Ｖ１は、次の式（４）で表される。
Ｖ１＝２０×Ｃ２／（Ｃ１＋Ｃ２）＝１２．６３１５８（ボルト）  ・・・（４）
【０１３５】
図１７は、第１の実施の形態の第１の態様の表示装置の副画素のメモリのエネルギバンド図である。詳しくは、図１７は、トランジスタＲＷＴｎ１及びＲＷＴｎ２の浮遊ゲートからボディへ電子を引き抜いた後の、副画素ＳＰｉｘのメモリのエネルギバンド図である。このとき、ゲート−ソース間の閾値電圧Ｖｔｈは、Ｖｔｈ＝−１Ｖ（ｎチャネル）となる。なお、トランジスタＲＷＴｐ１及びＲＷＴｐ２の浮遊ゲートからボディへ電子を引き抜いた後の、ゲート−ソース間の閾値電圧Ｖｔｈは、Ｖｔｈ＝−２Ｖ（ｐチャネル）となる。
【０１３６】
再び図１４を参照すると、副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１、副画素ＳＰｉｘ２１の副画素電極１５の電位Ｖｐｉｘ２１、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２は、２０Ｖとなる。同様に、副画素ＳＰｉｘ２２の副画素電極１５の電位Ｖｐｉｘ２２、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３、副画素ＳＰｉｘ２３の副画素電極１５の電位Ｖｐｉｘ１２は、２０Ｖとなる。
【０１３７】
次に、書込み期間のステップ１の開始のタイミングｔ１１において、電源電位ＶＭＨは、０Ｖとなり、電源電位ＶＭＬは、１０Ｖとなる。その理由は、次の通りである。ボディは、データ線Ｄａｔａ又は反転データ線ｘＤａｔａに接続され、０Ｖ又は１０Ｖが印加される。従って、Ｐチャネル型トランジスタ及びＮチャネル型トランジスタのソース電極側で、ｐｎ接合に順方向バイアスが掛かることを抑制し、過大電流が流れないようにするためである。
【０１３８】
また、共通電極２３のコモン電位Ｖｃｏｍは、５Ｖとなる。その理由は、次の通りである。書込み期間では、副画素電極１５の電位Ｖｐｉｘは、０Ｖ又は１０Ｖに変化する。そして、副画素電極１５と共通電極２３との間の電圧が、液晶分子ＬＱに印加される。従って、液晶分子ＬＱに高電圧が印加されないようにするためである。共通電極２３のコモン電位Ｖｃｏｍを５Ｖとすれば、液晶分子に印加される電圧は、５Ｖになる。
【０１３９】
データ線駆動回路５は、データ線Ｄａｔａ１及び反転データ線ｘＤａｔａ１に、０Ｖのデータ信号を出力する。また、データ線駆動回路５は、データ線Ｄａｔａ２及びＤａｔａ３、並びに、反転データ線ｘＤａｔａ２及びｘＤａｔａ３に、１０Ｖのデータ信号を出力する。
【０１４０】
タイミングｔ１１から待ち時間が経過した後、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（＋）及び反転ゲート線ｘＧａｔｅ１（＋）に、２０Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（−）、Ｇａｔｅ２（＋）及びＧａｔｅ２（−）、並びに、反転ゲート線ｘＧａｔｅ１（−）、ｘＧａｔｅ２（＋）及びｘＧａｔｅ２（−）に、１０Ｖのゲート信号を出力する。
【０１４１】
従って、高電界（２０Ｖ）が、副画素ＳＰｉｘ１１のトランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートとボディとの間に、印加される。これにより、トンネル効果によって、電子が、ボディから、副画素ＳＰｉｘ１１のトランジスタＲＷＴｐ１及びＲＷＴｎ１の浮遊ゲートに、注入される。つまり、副画素ＳＰｉｘ１１の第１メモリ５１は、副画素データ「１」（白）を記憶する。
【０１４２】
図１８は、第１の実施の形態の第１の態様の表示装置の副画素のメモリのエネルギバンド図である。詳しくは、図１８は、電子をボディからトランジスタＲＷＴｎ１及びＲＷＴｎ２の浮遊ゲートに注入する場合の、副画素ＳＰｉｘのメモリのエネルギバンド図である。
【０１４３】
図１９は、第１の実施の形態の第１の態様の表示装置の副画素のメモリのエネルギバンド図である。詳しくは、図１９は、電子をボディからトランジスタＲＷＴｎ１及びＲＷＴｎ２の浮遊ゲートへ注入した後の、副画素ＳＰｉｘのメモリのエネルギバンド図である。このとき、ゲート−ソース間の閾値電圧Ｖｔｈは、Ｖｔｈ＝２Ｖ（ｎチャネル）となる。なお、トランジスタＲＷＴｐ１及びＲＷＴｐ２の浮遊ゲートからボディへ電子を引き抜いた後の、ゲート−ソース間の閾値電圧Ｖｔｈは、Ｖｔｈ＝１Ｖ（ｐチャネル）となる。
【０１４４】
再び図１４を参照すると、高電界（２０Ｖ）ではなく、１０Ｖが、副画素ＳＰｉｘ１２及びＳＰｉｘ１３のトランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートとボディとの間に印加される。つまり、副画素ＳＰｉｘ１２及びＳＰｉｘ１３の第１メモリ５１は、副画素データ「０」（黒）を維持する。
【０１４５】
図２０−１は、第１の実施の形態の第１の態様の表示装置の副画素のデータと液晶層３０の電界との関係を示す図である。詳しくは、プラスフィールド期間の場合の、第１メモリ５１に記憶されている副画素データと、液晶分子に印加される電界と、の関係を示す図である。電子が第１メモリ５１のトランジスタＲＷＴｐ１及びＲＷＴｎ１の浮遊ゲートから引き抜かれた状態、即ち第１メモリ５１の副画素データが消去された状態では、第１メモリ５１は副画素データ「０」を記憶する。そして、上記ステップ１で説明したように、第１メモリ５１に副画素データ「１」を書込む場合だけ、書込み動作が第１メモリ５１に対して実施される。第１メモリ５１の副画素データ「０」を維持する場合は、第１メモリ５１は書込みの対象外とし、第１メモリ５１は消去状態（副画素データ「０」）を維持する。第１メモリ５１に副画素データ「１」が書込まれた状態では、液晶層３０に電界が発生する。第１メモリ５１に副画素データ「０」が維持された状態では、液晶層３０に電界発生しない。
【０１４６】
図２０−２は、第１の実施の形態の第１の態様の表示装置の副画素のデータと液晶層３０の電界との関係を示す図である。詳しくは、マイナスフィールド期間の場合の、第２メモリ５２に記憶されている副画素データと、液晶分子に印加される電界と、の関係を示す図である。電子が第２メモリ５２のトランジスタＲＷＴｐ２及びＲＷＴｎ２の浮遊ゲートから引き抜かれた状態、即ち第１メモリ５１の副画素データが消去された状態では、第２メモリ５２は副画素データ「０」を記憶する。そして、上記ステップ１で説明したように、第２メモリ５２に副画素データ「１」を書込む場合だけ、書込み動作が第２メモリ５２に対して実施される。第２メモリ５２の副画素データ「０」を維持する場合は、第２メモリ５２は書込みの対象外とし、第２メモリ５２は消去状態（副画素データ「０」）を維持する。第２メモリ５２に副画素データ「１」が書込まれた状態では、液晶層３０に電界が発生しない。第２メモリ５２に副画素データ「０」が維持された状態では、液晶分子に電界が発生する。
【０１４７】
再び図１４を参照すると、次に、書込み期間のステップ２の開始のタイミングｔ１２において、データ線駆動回路５は、データ線Ｄａｔａ１及び反転データ線ｘＤａｔａ１に、１０Ｖのデータ信号を出力する。また、データ線駆動回路５は、データ線Ｄａｔａ２及びＤａｔａ３、並びに、反転データ線ｘＤａｔａ２及びｘＤａｔａ３に、０Ｖのデータ信号を出力する。
【０１４８】
タイミングｔ１２から待ち時間が経過した後、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（＋）、Ｇａｔｅ２（＋）及びＧａｔｅ２（−）、並びに、反転ゲート線ｘＧａｔｅ１（＋）、ｘＧａｔｅ２（＋）及びｘＧａｔｅ２（−）に、１０Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（−）及び反転ゲート線ｘＧａｔｅ１（−）に、２０Ｖのゲート信号を出力する。
【０１４９】
従って、高電界（２０Ｖ）が、副画素ＳＰｉｘ１２及びＳＰｉｘ１３のトランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートとボディとの間に、印加される。これにより、トンネル効果によって、電子が、ボディから、副画素ＳＰｉｘ１２及びＳＰｉｘ１３のトランジスタＲＷＴｐ２及びＲＷＴｎ２の浮遊ゲートに、注入される。つまり、副画素ＳＰｉｘ１２及びＳＰｉｘ１３の第２メモリ５２は、副画素データ「１」（黒（反転））を記憶する。
【０１５０】
一方、高電界（２０Ｖ）ではなく、１０Ｖが、副画素ＳＰｉｘ１１のトランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートとボディとの間に、印加される。つまり、副画素ＳＰｉｘ１１の第２メモリ５２は、副画素データ「０」（白（反転））を維持する。
【０１５１】
これらのステップ１及びステップ２により、副画素ＳＰｉｘ１１の第１メモリ５１は、副画素データ「１」（白）を記憶し、第２メモリ５２は、第１メモリ５１のデータ「１」（白）を論理反転した副画素データ「０」（白（反転））を記憶する。また、副画素ＳＰｉｘ１２の第１メモリ５１は、副画素データ「０」（黒）を記憶し、第２メモリ５２は、第１メモリ５１の副画素データ「０」（黒）を論理反転した副画素データ「１」（黒（反転））を記憶する。また、副画素ＳＰｉｘ１３の第１メモリ５１は、副画素データ「０」（黒）を記憶し、第２メモリ５２は、第１メモリ５１の副画素データ「０」（黒）を論理反転した副画素データ「１」（黒（反転））を記憶する。
【０１５２】
次に、書込み期間のステップ３の開始のタイミングｔ１３において、データ線駆動回路５は、データ線Ｄａｔａ１及びＤａｔａ３、並びに、反転データ線ｘＤａｔａ１及びｘＤａｔａ３に、１０Ｖのデータ信号を出力する。また、データ線駆動回路５は、データ線Ｄａｔａ２及び反転データ線ｘＤａｔａ２に、０Ｖのデータ信号を出力する。
【０１５３】
タイミングｔ１３から待ち時間が経過した後、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（＋）、Ｇａｔｅ１（−）及びＧａｔｅ２（−）、並びに、反転ゲート線ｘＧａｔｅ１（＋）、ｘＧａｔｅ１（−）及びｘＧａｔｅ２（−）に、１０Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、ゲート線Ｇａｔｅ２（＋）及び反転ゲート線ｘＧａｔｅ２（＋）に、２０Ｖのゲート信号を出力する。
【０１５４】
従って、高電界（２０Ｖ）が、副画素ＳＰｉｘ２２のトランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートとボディとの間に、印加される。これにより、トンネル効果によって、電子が、ボディから、副画素ＳＰｉｘ２２のトランジスタＲＷＴｐ１及びＲＷＴｎ１の浮遊ゲートに、注入される。つまり、副画素ＳＰｉｘ２２の第１メモリ５１は、副画素データ「１」（白）を記憶する。
【０１５５】
一方、高電界（２０Ｖ）ではなく、１０Ｖが、副画素ＳＰｉｘ２１及びＳＰｉｘ２３のトランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートとボディとの間に、印加される。つまり、副画素ＳＰｉｘ２１及びＳＰｉｘ２３の第１メモリ５１は、副画素データ「０」（黒）を維持する。
【０１５６】
次に、書込み期間のステップ４の開始のタイミングｔ１４において、データ線駆動回路５は、データ線Ｄａｔａ１及びＤａｔａ３、並びに、反転データ線ｘＤａｔａ１及びｘＤａｔａ３に、０Ｖのデータ信号を出力する。また、データ線駆動回路５は、データ線Ｄａｔａ２及び反転データ線ｘＤａｔａ２に、１０Ｖのデータ信号を出力する。
【０１５７】
タイミングｔ１４から待ち時間が経過した後、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（＋）、Ｇａｔｅ１（−）及びＧａｔｅ２（＋）、並びに、反転ゲート線ｘＧａｔｅ１（＋）、ｘＧａｔｅ１（−）及びｘＧａｔｅ２（＋）に、１０Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、ゲート線Ｇａｔｅ２（−）及び反転ゲート線ｘＧａｔｅ２（−）に、２０Ｖのゲート信号を出力する。
【０１５８】
従って、高電界（２０Ｖ）が、副画素ＳＰｉｘ２１及びＳＰｉｘ２３のトランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートとボディとの間に、印加される。これにより、トンネル効果によって、電子が、ボディから、副画素ＳＰｉｘ２１及びＳＰｉｘ２３のトランジスタＲＷＴｐ２及びＲＷＴｎ２の浮遊ゲートに、注入される。つまり、副画素ＳＰｉｘ２１及びＳＰｉｘ２３の第２メモリ５２は、副画素データ「１」（黒（反転））を記憶する。
【０１５９】
一方、高電界（２０Ｖ）ではなく、１０Ｖが、副画素ＳＰｉｘ２２のトランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートとボディとの間に、印加される。つまり、副画素ＳＰｉｘ２１及びＳＰｉｘ２３の第２メモリ５２は、副画素データ「０」（白（反転））を維持する。
【０１６０】
これらのステップ３及びステップ４により、副画素ＳＰｉｘ２１の第１メモリ５１は、副画素データ「０」（黒）を記憶し、第２メモリ５２は、第１メモリ５１の副画素データ「０」（黒）を論理反転したデータ「１」（黒（反転））を記憶する。また、副画素ＳＰｉｘ２２の第１メモリ５１は、副画素データ「１」（白）を記憶し、第２メモリ５２は、第１メモリ５１の副画素データ「１」（白）を論理反転したデータ「０」（白（反転））を記憶する。また、副画素ＳＰｉｘ２３の第１メモリ５１は、副画素データ「０」（黒）を記憶し、第２メモリ５２は、第１メモリ５１の副画素データ「０」（黒）を論理反転した副画素データ「１」（黒（反転））を記憶する。
【０１６１】
ここでは、奇数番号のステップで第１メモリ５１にデータを書込み、偶数番号のステップで第２メモリ５２にデータを書込んだが、逆でも良い。つまり、奇数番号のステップで第２メモリ５２にデータを書込み、偶数番号のステップで第１メモリ５１にデータを書込んでも良い。
【０１６２】
図２１は、第１の実施の形態の第１の態様の表示装置の副画素の読出しの際の各部の電位を示す図である。
【０１６３】
表示装置１の副画素ＳＰｉｘから副画素データを読出す際の動作について説明する。
【０１６４】
タイミングｔ１５からタイミングｔ１８までが、読出し期間である。読出し期間は、タイミングｔ１６からタイミングｔ１７までのプラスフィールド期間、及び、タイミングｔ１７からタイミングｔ１８までのマイナスフィールド期間を含む。
【０１６５】
図１４を参照すると、読出し期間開始のタイミングｔ１５において、電源電位ＶＭＨは、０Ｖであり、電源電位ＶＭＬは、１０Ｖである。
【０１６６】
データ線駆動回路５（図４参照）は、データ線Ｄａｔａ１、Ｄａｔａ２及びＤａｔａ３に、０Ｖのデータ信号を出力する。また、データ線駆動回路５は、反転データ線ｘＤａｔａ１、ｘＤａｔａ２及びｘＤａｔａ３に、３Ｖのデータ信号を出力する。これにより、バイアスが、各トランジスタのボディに印加される。
【０１６７】
ゲート線駆動回路９（図４参照）は、ゲート線Ｇａｔｅ１（＋）及びＧａｔｅ２（＋）に、０Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１（＋）及びｘＧａｔｅ２（＋）に、３Ｖのゲート信号を出力する。これにより、各副画素ＳＰｉｘの第１メモリ５１が、選択される。
【０１６８】
ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（−）及びＧａｔｅ２（−）に、−３Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１（−）及びｘＧａｔｅ２（−）に、６Ｖのゲート信号を出力する。これにより、各副画素ＳＰｉｘの第２メモリ５２が、非選択にされる。
【０１６９】
次に、タイミングｔ１５から待ち時間経過後のタイミングｔ１６において、電源電位ＶＭＨは、３Ｖとなり、電源電位ＶＭＬは、０Ｖとなる。また、共通電極駆動回路６（図４参照）は、０Ｖのコモン電位Ｖｃｏｍを共通電極２３に出力する。
【０１７０】
これにより、副画素ＳＰｉｘ１１の第１メモリ５１が副画素データ「１」（白）を記憶しているので、副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１は、３Ｖになる。従って、副画素ＳＰｉｘ１１では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１１は、白色を表示する。
【０１７１】
また、副画素ＳＰｉｘ２１の第１メモリ５１が副画素データ「０」（黒）を記憶しているので、副画素ＳＰｉｘ２１の副画素電極１５の電位Ｖｐｉｘ２１は、０Ｖになる。従って、副画素ＳＰｉｘ２１では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ２１は、黒色を表示する。
【０１７２】
また、副画素ＳＰｉｘ１２の第１メモリ５１が副画素データ「０」（黒）を記憶しているので、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２は、０Ｖになる。従って、副画素ＳＰｉｘ１２では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ１２は、黒色を表示する。
【０１７３】
また、副画素ＳＰｉｘ２２の第１メモリ５１が副画素データ「１」（白）を記憶しているので、副画素ＳＰｉｘ２２の副画素電極１５の電位Ｖｐｉｘ２２は、３Ｖになる。従って、副画素ＳＰｉｘ２２では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ２２は、白色を表示する。
【０１７４】
また、副画素ＳＰｉｘ１３の第１メモリ５１が副画素データ「０」（黒）を記憶しているので、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３は、０Ｖになる。従って、副画素ＳＰｉｘ１３では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ１３は、黒色を表示する。
【０１７５】
また、副画素ＳＰｉｘ２３の第１メモリ５１が副画素データ「０」（黒）を記憶しているので、副画素ＳＰｉｘ２３の副画素電極１５の電位Ｖｐｉｘ２３は、０Ｖになる。従って、副画素ＳＰｉｘ２２では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ２３は、黒色を表示する。
【０１７６】
次に、タイミングｔ１７において、共通電極駆動回路６は、３Ｖのコモン電位Ｖｃｏｍを共通電極２３に出力する。
【０１７７】
ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（＋）及びＧａｔｅ２（＋）に、−３Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１（＋）及びｘＧａｔｅ２（＋）に、６Ｖのゲート信号を出力する。これにより、各副画素ＳＰｉｘの第１メモリ５１が、非選択にされる。
【０１７８】
ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（−）及びＧａｔｅ２（−）に、０Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１（−）及びｘＧａｔｅ２（−）に、３Ｖのゲート信号を出力する。これにより、各副画素ＳＰｉｘの第２メモリ５２が、選択される。
【０１７９】
これにより、副画素ＳＰｉｘ１１の第２メモリ５２が副画素データ「０」（白（反転））を記憶しているので、副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１は、０Ｖになる。従って、副画素ＳＰｉｘ１１では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１１は、白色を表示する。
【０１８０】
また、副画素ＳＰｉｘ２１の第２メモリ５２が副画素データ「１」（黒（反転））を記憶しているので、副画素ＳＰｉｘ２１の副画素電極１５の電位Ｖｐｉｘ２１は、３Ｖになる。従って、副画素ＳＰｉｘ２１では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ２１は、黒色を表示する。
【０１８１】
また、副画素ＳＰｉｘ１２の第２メモリ５２が副画素データ「１」（黒（反転））を記憶しているので、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２は、３Ｖになる。従って、副画素ＳＰｉｘ１２では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ１２は、黒色を表示する。
【０１８２】
また、副画素ＳＰｉｘ２２の第２メモリ５２が副画素データ「０」（白（反転））を記憶しているので、副画素ＳＰｉｘ２２の副画素電極１５の電位Ｖｐｉｘ２２は、０Ｖになる。従って、副画素ＳＰｉｘ２２では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ２２は、白色を表示する。
【０１８３】
また、副画素ＳＰｉｘ１３の第１メモリ５１が副画素データ「１」（黒（反転））を記憶しているので、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３は、３Ｖになる。従って、副画素ＳＰｉｘ１３では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ１３は、黒色を表示する。
【０１８４】
また、副画素ＳＰｉｘ２３の第１メモリ５１が副画素データ「１」（黒（反転））を記憶しているので、副画素ＳＰｉｘ２３の副画素電極１５の電位Ｖｐｉｘ２３は、３Ｖになる。従って、副画素ＳＰｉｘ２３では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ２３は、黒色を表示する。
【０１８５】
図２２は、第１の実施の形態の表示装置の副画素のトランジスタ数と、特許文献２の表示素子のトランジスタ数と、を示す図である。
【０１８６】
特許文献２の表示素子では、コモン反転駆動方式を、反転スイッチ（トランスファーゲート２０及び２１）で実現している。トランスファーゲート２０及び２１は、４個のトランジスタで構成される。一方、本願の第１の実施の形態の表示装置１では、コモン反転駆動方式を、第１メモリ５１に記憶されている副画素データと第２メモリ５２に記憶されている副画素データとを交互に読出すことで、実現している。従って、本願の第１の実施の形態の表示装置１は、反転スイッチを不要とする。
【０１８７】
メモリに関して、本願の第１の実施の形態の表示装置１では、第１メモリ５１及び第２メモリ５２のトランジスタ数は、４個である。一方、特許文献２の表示素子では、メモリのトランジスタ数は、６個（トランジスタ５及び６、並びに、インバータ１４及び１５）である。
【０１８８】
以上を累計すると、本願の第１の実施の形態の表示装置１は、トランジスタ数が４個である。一方、特許文献２の表示素子は、トランジスタ数が１０個である。
【０１８９】
このように、本願の第１の実施の形態の表示装置１は、特許文献２の表示素子と比べて、トランジスタ数を大きく削減することができる。これにより、本願の第１の実施の形態の表示装置１は、回路規模を縮小でき、高精細化が可能である。
【０１９０】
また、表示装置１は、トランジスタ密度の低下により、異物等による短絡のリスクが低減され、歩留まりを向上することができる。
【０１９１】
また、ＳＲＡＭを利用した従来のＭＩＰ型の表示装置では、副画素データを維持するためには、電源供給を維持する必要があった。一方、表示装置１は、電源供給が絶たれても、副画素データを維持することができる。これにより、表示装置１は、低消費電力化が可能である。
【０１９２】
（第１の実施の形態の第２の態様）
図２３は、第１の実施の形態の第２の態様の表示装置の回路構成を示す図である。図２３では、Ｍ行×（Ｎ×３）列の副画素ＳＰｉｘの内の２×２個の副画素ＳＰｉｘを示している。
【０１９３】
第１の実施の形態の第２の態様の表示装置１Ａは、第１の実施の形態の第１の態様の表示装置１と比較して、共通電極駆動回路６に代えて、共通電極駆動回路６Ａを含む。
【０１９４】
共通電極駆動回路６Ａは、電源電位ＶＤＤの供給を受けて、各副画素ＳＰｉｘに共通する一定のコモン電位Ｖｃｏｍ（例えば、３Ｖの固定電位）を、共通電位線ＦＲＰ１及びＦＲＰ２を介して、共通電極２３（図２参照）に出力する。
【０１９５】
表示装置１Ａのその他の回路構成は、第１の実施の形態の第１の態様の表示装置１と同様であるので、図示及び説明を省略する。
【０１９６】
表示装置１Ａの副画素ＳＰｉｘへの副画素データの書込み動作は、第１の実施の形態の第１の態様の表示装置１と同様であるので、図示及び説明を省略する。
【０１９７】
図２４は、第１の実施の形態の第２の態様の表示装置のメモリブロックに印加される電位を示す表である。詳しくは、図２４は、プラスフィールド期間及びマイナスフィールド期間にメモリブロック５０に印加される電位を示す表である。
【０１９８】
先に説明したように、第１の実施の形態の第２の態様の表示装置１Ａは、コモン一定駆動方式を採用する。つまり、共通電極のコモン電位Ｖｃｏｍは、プラスフィールド期間及びマイナスフィールド期間の両方の期間で、一定（例えば、３Ｖ）となる。
【０１９９】
図１（ｂ）で示したように、黒色を表示する場合、プラスフィールド期間では、副画素電極１５の電位Ｖｐｉｘを、コモン電位Ｖｃｏｍよりも高くし（例えば、６Ｖ）、マイナスフィールド期間では、副画素電極１５の電位Ｖｐｉｘを、コモン電位Ｖｃｏｍよりも低く（例えば、０Ｖ）する必要がある。
【０２００】
そこで、図２４に示すように、表示装置１Ａでは、電源電位ＶＭＨ（＋）を６Ｖとし、電源電位ＶＭＬ（＋）を３Ｖとし、電源電位ＶＭＨ（−）を３Ｖとし、電源電位ＶＭＬ（−）を０Ｖとする。
【０２０１】
例えば、黒色を表示する場合、電子が、第１メモリ５１内のトランジスタＲＷＴｐ１及びＲＷＴｎ１の浮遊ゲートから引き抜かれている（副画素データ「０」を記憶）。一方、電子が、第２メモリ５２内のトランジスタＲＷＴｐ２及びＲＷＴｎ２の浮遊ゲートへ注入されている（副画素データ「１」を記憶）。
【０２０２】
ゲート線駆動回路９（図２３参照）は、プラスフィールド期間では、６Ｖを反転ゲート線ｘＧａｔｅ（＋）に出力し、３Ｖをゲート線Ｇａｔｅ（＋）に出力する。これにより、各副画素ＳＰｉｘ内の第１メモリ５１が選択される。また、ゲート線駆動回路９は、９Ｖを反転ゲート線ｘＧａｔｅ（−）に出力し、０Ｖをゲート線Ｇａｔｅ（−）に出力する。これにより、各副画素ＳＰｉｘ内の第２メモリ５２が非選択とされる。
【０２０３】
このとき、第１メモリ５１内のトランジスタＲＷＴｎ１がオン状態になるので、各副画素ＳＰｉｘ内の副画素電極１５の電位Ｖｐｉｘは、３Ｖ（＝ＶＭＬ（＋））となる。従って、各副画素ＳＰｉｘでは、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、各副画素ＳＰｉｘは、黒色を表示する。
【０２０４】
ゲート線駆動回路９は、マイナスフィールド期間では、６Ｖを反転ゲート線ｘＧａｔｅ（＋）に出力し、−３Ｖをゲート線Ｇａｔｅ（＋）に出力する。これにより、各副画素ＳＰｉｘ内の第１メモリ５１が非選択とされる。また、ゲート線駆動回路９は、３Ｖを反転ゲート線ｘＧａｔｅ（−）に出力し、０Ｖをゲート線Ｇａｔｅ（−）に出力する。これにより、各副画素ＳＰｉｘ内の第２メモリ５２が選択される。
【０２０５】
このとき、第２メモリ５２内のトランジスタＲＷＴｐ２がオン状態になるので、各副画素ＳＰｉｘ内の副画素電極１５の電位Ｖｐｉｘは、３Ｖ（＝ＶＭＨ（−））となる。従って、各副画素ＳＰｉｘでは、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、各副画素ＳＰｉｘは、黒色を表示する。
【０２０６】
また、例えば、白色を表示する場合、電子が、第１メモリ５１内のトランジスタＲＷＴｐ１及びＲＷＴｎ１の浮遊ゲートに注入されている（副画素データ「１」を記憶）。一方、電子が、第２メモリ５２内のトランジスタＲＷＴｐ２及びＲＷＴｎ２の浮遊ゲートから引き抜かれている（副画素データ「０」を記憶）。
【０２０７】
ゲート線駆動回路９（図２３参照）は、プラスフィールド期間では、６Ｖを反転ゲート線ｘＧａｔｅ（＋）に出力し、３Ｖをゲート線Ｇａｔｅ（＋）に出力する。これにより、各副画素ＳＰｉｘ内の第１メモリ５１が選択される。また、ゲート線駆動回路９は、９Ｖを反転ゲート線ｘＧａｔｅ（−）に出力し、０Ｖをゲート線Ｇａｔｅ（−）に出力する。これにより、各副画素ＳＰｉｘ内の第２メモリ５２が非選択とされる。
【０２０８】
このとき、第１メモリ５１内のトランジスタＲＷＴｐ１がオン状態になるので、各副画素ＳＰｉｘ内の副画素電極１５の電位Ｖｐｉｘは、６Ｖ（＝ＶＭＨ（＋））となる。従って、各副画素ＳＰｉｘでは、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、各副画素ＳＰｉｘは、白色を表示する。
【０２０９】
ゲート線駆動回路９は、マイナスフィールド期間では、６Ｖを反転ゲート線ｘＧａｔｅ（＋）に出力し、−３Ｖをゲート線Ｇａｔｅ（＋）に出力する。これにより、各副画素ＳＰｉｘ内の第１メモリ５１が非選択とされる。また、ゲート線駆動回路９は、３Ｖを反転ゲート線ｘＧａｔｅ（−）に出力し、０Ｖをゲート線Ｇａｔｅ（−）に出力する。これにより、各副画素ＳＰｉｘ内の第２メモリ５２が選択される。
【０２１０】
このとき、第２メモリ５２内のトランジスタＲＷＴｎ２がオン状態になるので、各副画素ＳＰｉｘ内の副画素電極１５の電位Ｖｐｉｘは、０Ｖ（＝ＶＭＬ（−））となる。従って、各副画素ＳＰｉｘでは、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、各副画素ＳＰｉｘは、白色を表示する。
【０２１１】
第１の実施の形態の第２の態様の表示装置１Ａは、第１の実施の形態の第１の態様の表示装置１と同様の効果を奏する。
【０２１２】
更に、表示装置１Ａは、表示装置１と比較して、副画素ＳＰｉｘの回路構成を変更しないで、各部の電位を変更するだけで、コモン一定駆動方式を実現できる。
【０２１３】
＜第２の実施の形態＞
（構成）
第１の実施の形態では、各副画素ＳＰｉｘが、１個のメモリブロック５０を含む場合について説明した。第２の実施の形態では、各副画素ＳＰｉｘが、複数のメモリブロックを含む。
【０２１４】
第２の実施の形態において、第１の実施の形態と同様の構成及び動作については、図示及び説明を適宜省略する。
【０２１５】
図２５は、第２の実施の形態の表示装置の副画素の構成を示す図である。図２５では、Ｍ行×（Ｎ×３）列の副画素ＳＰｉｘの内の、１行×３列の３個の副画素ＳＰｉｘを示している。図２５では、共通電位線ＦＲＰの記載を省略している。
【０２１６】
各副画素ＳＰｉｘは、第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂを含む。第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂの各々は、メモリブロック５０と同様の回路構成を有する。
【０２１７】
第２の実施の形態では、各副画素ＳＰｉｘが、第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂを含むこととするが、本開示はこれに限定されない。各副画素ＳＰｉｘは、３個以上のメモリブロックを含んでも良い。
【０２１８】
各副画素ＳＰｉｘは、各々が含む第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂの内の選択されたメモリブロックに格納されている副画素データに基づいて、表示を行う。第１メモリブロック５０Ａの第１メモリ５１及び第２メモリブロック５０Ｂの第１メモリ５１は、プラスフィールド期間での表示に用いられ、第１メモリブロック５０Ａの第２メモリ５２及び第２メモリブロック５０Ｂの第２メモリ５２は、マイナスフィールド期間での表示に用いられる。
【０２１９】
つまり、Ｍ×Ｎ×３個の副画素ＳＰｉｘに含まれるＭ×Ｎ×３×２個のメモリブロックの集合は、２個のフレームメモリと同等である。
【０２２０】
各副画素ＳＰｉｘの第１メモリブロック５０Ａの接続は、第１の実施の形態のメモリブロック５０と同様であるので、説明を省略する。
【０２２１】
各副画素ＳＰｉｘの第２メモリブロック５０ＢのトランジスタＲＷＴｐ１のゲートは、反転ゲート線ｘＧａｔｅ２（＋）に接続されている。トランジスタＲＷＴｐ１のソースは、電源電位ＶＭＨ（＋）に接続されている。トランジスタＲＷＴｐ１のボディは、反転データ線ｘＤａｔａ１に接続されている。
【０２２２】
各副画素ＳＰｉｘの第２メモリブロック５０ＢのトランジスタＲＷＴｎ１のゲートは、ゲート線Ｇａｔｅ２（＋）に接続されている。トランジスタＲＷＴｎ１のソースは、電源電位ＶＭＬ（＋）に接続されている。トランジスタＲＷＴｎ１のドレインは、トランジスタＲＷＴｐ１のドレインに接続されている。トランジスタＲＷＴｎ１のボディは、データ線Ｄａｔａ１に接続されている。
【０２２３】
つまり、各副画素ＳＰｉｘの第２メモリブロック５０ＢのトランジスタＲＷＴｐ１及びトランジスタＲＷＴｎ１は、ソース−ドレイン経路が直列接続されている。
【０２２４】
各副画素ＳＰｉｘの第２メモリブロック５０ＢのトランジスタＲＷＴｐ１とトランジスタＲＷＴｎ１との接続点は、ノードＮに接続されている。
【０２２５】
各副画素ＳＰｉｘの第２メモリブロック５０ＢのトランジスタＲＷＴｐ２のゲートは、反転ゲート線ｘＧａｔｅ２（−）に接続されている。トランジスタＲＷＴｐ２のソースは、電源電位ＶＭＨ（−）に接続されている。トランジスタＲＷＴｐ２のボディは、反転データ線ｘＤａｔａ１に接続されている。
【０２２６】
各副画素ＳＰｉｘの第２メモリブロック５０ＢのトランジスタＲＷＴｎ２のゲートは、ゲート線Ｇａｔｅ２（−）に接続されている。トランジスタＲＷＴｎ２のソースは、電源電位ＶＭＬ（−）に接続されている。トランジスタＲＷＴｎ２のドレインは、トランジスタＲＷＴｐ２のドレインに接続されている。トランジスタＲＷＴｎ２のボディは、データ線Ｄａｔａ１に接続されている。
【０２２７】
つまり、各副画素ＳＰｉｘの第２メモリブロック５０ＢのトランジスタＲＷＴｐ２及びトランジスタＲＷＴｎ２は、ソース−ドレイン経路が直列接続されている。
【０２２８】
各副画素ＳＰｉｘの第２メモリブロック５０ＢのトランジスタＲＷＴｐ２とトランジスタＲＷＴｎ２との接続点は、ノードＮに接続されている。
【０２２９】
第２の実施の形態では、ゲート線Ｇａｔｅ１（＋）、Ｇａｔｅ１（−）、Ｇａｔｅ２（＋）及びＧａｔｅ２（−）、並びに、反転ゲート線ｘＧａｔｅ１（＋）、ｘＧａｔｅ１（−）、ｘＧａｔｅ２（＋）及びｘＧａｔｅ２（−）が、第１のゲート線群ＧＬ１を構成する。
【０２３０】
なお、第２の実施の形態では、第１のコモン反転駆動方式を採用した場合について説明するが、本開示はこれに限定されない。第１の実施の形態と同様に、副画素ＳＰｉｘの回路構成を変更しないで、各部の電位を変更するだけで、コモン一定駆動方式を実現できる。
【０２３１】
（動作）
図２６は、第２の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。図２７は、第１の実施の形態の第１の態様の表示装置の副画素の書込み及び読出しの際の動作タイミングを示すタイミング図である。
【０２３２】
第２の実施の形態の表示装置の副画素の書込みの際の各部の電位は、第１の実施の形態の図１５と同様である。
【０２３３】
表示装置１の副画素ＳＰｉｘに副画素データを書込む際の動作について説明する。
【０２３４】
フラッシュメモリであるトランジスタＲＷＴｐ１、ＲＷＴｎ１、ＲＷＴｐ２及びＲＷＴｎ２は、副画素データの書込みの前に、消去が必要である。図２７において、タイミングｔ２０からタイミングｔ２１までが、消去期間である。
【０２３５】
消去期間後のタイミングｔ２１からタイミングｔ２５までが、書込み期間である。書込み期間は、タイミングｔ２１からタイミングｔ２２までのステップ１、タイミングｔ２２からタイミングｔ２３までのステップ２、タイミングｔ２３からタイミングｔ２４までのステップ３、及び、タイミングｔ２４からタイミングｔ２５までのステップ４を含む。
【０２３６】
ステップ１は、第１行目の副画素ＳＰｉｘ１１、ＳＰｉｘ１２及びＳＰｉｘ１３の第１メモリブロック５０Ａの第１メモリ５１への書込み期間である。ステップ２は、第１行目の副画素ＳＰｉｘ１１、ＳＰｉｘ１２及びＳＰｉｘ１３の第１メモリブロック５０Ａの第２メモリ５２への書込み期間である。ステップ３は、第１行目の副画素ＳＰｉｘ１１、ＳＰｉｘ１２及びＳＰｉｘ１３の第２メモリブロック５０Ｂの第１メモリ５１への書込み期間である。ステップ４は、第１行目の副画素ＳＰｉｘ１１、ＳＰｉｘ１２及びＳＰｉｘ１３の第２メモリブロック５０Ｂの第２メモリ５２への書込み期間である。
【０２３７】
第２の実施の形態の表示装置のタイミングｔ２０からタイミングｔ２５までの動作は、第１の実施の形態の表示装置のタイミングｔ１０からタイミングｔ２５までの動作と同様であるので、説明を省略する。
【０２３８】
ステップ１からステップ４までにより、副画素ＳＰｉｘ１１の第１メモリブロック５０Ａの第１メモリ５１は、副画素データ「１」（白）を記憶し、第２メモリ５２は、第１メモリ５１のデータ「１」（白）を論理反転した副画素データ「０」（白（反転））を記憶する。また、副画素ＳＰｉｘ１１の第２メモリブロック５０Ｂの第１メモリ５１は、副画素データ「０」（黒）を記憶し、第２メモリ５２は、第１メモリ５１のデータ「０」（黒）を論理反転した副画素データ「１」（黒（反転））を記憶する。
【０２３９】
副画素ＳＰｉｘ１２の第１メモリブロック５０Ａの第１メモリ５１は、副画素データ「０」（黒）を記憶し、第２メモリ５２は、第１メモリ５１のデータ「０」（黒）を論理反転した副画素データ「１」（黒（反転））を記憶する。また、副画素ＳＰｉｘ１２の第２メモリブロック５０Ｂの第１メモリ５１は、副画素データ「１」（白）を記憶し、第２メモリ５２は、第１メモリ５１のデータ「１」（白）を論理反転した副画素データ「０」（白（反転））を記憶する。
【０２４０】
副画素ＳＰｉｘ１３の第１メモリブロック５０Ａの第１メモリ５１は、副画素データ「０」（黒）を記憶し、第２メモリ５２は、第１メモリ５１のデータ「０」（黒）を論理反転した副画素データ「１」（黒（反転））を記憶する。また、副画素ＳＰｉｘ１３の第２メモリブロック５０Ｂの第１メモリ５１は、副画素データ「０」（黒）を記憶し、第２メモリ５２は、第１メモリ５１のデータ「０」（黒）を論理反転した副画素データ「１」（黒（反転））を記憶する。
【０２４１】
ここでは、奇数番号のステップで第１メモリ５１にデータを書込み、偶数番号のステップで第２メモリ５２にデータを書込んだが、逆でも良い。つまり、奇数番号のステップで第２メモリ５２にデータを書込み、偶数番号のステップで第１メモリ５１にデータを書込んでも良い。
【０２４２】
図２８は、第２の実施の形態の表示装置の副画素の読出しの際の各部の電位を示す図である。
【０２４３】
第２の実施の形態の表示装置の副画素ＳＰｉｘから副画素データを読出す際の動作について説明する。
【０２４４】
タイミングｔ２５からタイミングｔ３０までが、読出し期間である。読出し期間は、タイミングｔ２６からタイミングｔ２８までのステップ１、及び、タイミングｔ２８からタイミングｔ３０までのステップ２を含む。ステップ１は、タイミングｔ２６からタイミングｔ２７までのプラスフィールド期間、及び、タイミングｔ２７からタイミングｔ２８までのマイナスフィールド期間を含む。ステップ２は、タイミングｔ２８からタイミングｔ２９までのプラスフィールド期間、及び、タイミングｔ２９からタイミングｔ３０までのマイナスフィールド期間を含む。
【０２４５】
ステップ１が、本開示の第１フレーム期間に対応し、ステップ２が、本開示の第２フレーム期間に対応する。
【０２４６】
図２７を参照すると、読出し期間開始のタイミングｔ２５において、電源電位ＶＭＨは、０Ｖであり、電源電位ＶＭＬは、１０Ｖである。
【０２４７】
データ線駆動回路５（図４参照）は、データ線Ｄａｔａ１、Ｄａｔａ２及びＤａｔａ３に、０Ｖのデータ信号を出力する。また、データ線駆動回路５は、反転データ線ｘＤａｔａ１、ｘＤａｔａ２及びｘＤａｔａ３に、３Ｖのデータ信号を出力する。これにより、バイアスが、各トランジスタのボディに印加される。
【０２４８】
ゲート線駆動回路９（図４参照）は、ゲート線Ｇａｔｅ１（＋）に、０Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１（＋）に、３Ｖのゲート信号を出力する。これにより、各副画素ＳＰｉｘの第１メモリブロック５０Ａの第１メモリ５１が、選択される。
【０２４９】
ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（−）、Ｇａｔｅ２（＋）及びＧａｔｅ２（−）に、−３Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１（−）、ｘＧａｔｅ２（＋）及びｘＧａｔｅ２（−）に、６Ｖのゲート信号を出力する。これにより、各副画素ＳＰｉｘの第１メモリブロック５０Ａの第２メモリ５２、及び、各副画素ＳＰｉｘの第２メモリブロック５０Ｂが、非選択にされる。
【０２５０】
次に、タイミングｔ２５から待ち時間経過後のタイミングｔ２６において、電源電位ＶＭＨは、３Ｖとなり、電源電位ＶＭＬは、０Ｖとなる。また、共通電極駆動回路６（図４参照）は、０Ｖのコモン電位Ｖｃｏｍを共通電極２３に出力する。
【０２５１】
これにより、副画素ＳＰｉｘ１１の第１メモリブロック５０Ａの第１メモリ５１が副画素データ「１」（白）を記憶しているので、副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１は、３Ｖになる。従って、副画素ＳＰｉｘ１１では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１１は、白色を表示する。
【０２５２】
また、副画素ＳＰｉｘ１２の第１メモリブロック５０Ａの第１メモリ５１が副画素データ「０」（黒）を記憶しているので、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２は、０Ｖになる。従って、副画素ＳＰｉｘ１２では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ１２は、黒色を表示する。
【０２５３】
また、副画素ＳＰｉｘ１３の第１メモリブロック５０Ａの第１メモリ５１が副画素データ「０」（黒）を記憶しているので、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３は、０Ｖになる。従って、副画素ＳＰｉｘ１３では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ１３は、黒色を表示する。
【０２５４】
次に、タイミングｔ２７において、共通電極駆動回路６は、３Ｖのコモン電位Ｖｃｏｍを共通電極２３に出力する。
【０２５５】
ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（＋）、Ｇａｔｅ２（＋）及びＧａｔｅ２（−）に、−３Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１（＋）、ｘＧａｔｅ２（＋）及びｘＧａｔｅ２（−）に、６Ｖのゲート信号を出力する。これにより、各副画素ＳＰｉｘの第１メモリブロック５０Ａの第１メモリ５１、及び、各副画素ＳＰｉｘの第２メモリブロック５０Ｂが、非選択にされる。
【０２５６】
ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（−）に、０Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１（−）に、３Ｖのゲート信号を出力する。これにより、各副画素ＳＰｉｘの第１メモリブロック５０Ａの第２メモリ５２が、選択される。
【０２５７】
これにより、副画素ＳＰｉｘ１１の第１メモリブロック５０Ａの第２メモリ５２が副画素データ「０」（白（反転））を記憶しているので、副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１は、０Ｖになる。従って、副画素ＳＰｉｘ１１では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１１は、白色を表示する。
【０２５８】
また、副画素ＳＰｉｘ１２の第１メモリブロック５０Ａの第２メモリ５２が副画素データ「１」（黒（反転））を記憶しているので、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２は、３Ｖになる。従って、副画素ＳＰｉｘ１２では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ１２は、黒色を表示する。
【０２５９】
また、副画素ＳＰｉｘ１３の第１メモリブロック５０Ａの第２メモリ５２が副画素データ「１」（黒（反転））を記憶しているので、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３は、３Ｖになる。従って、副画素ＳＰｉｘ１３では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ１３は、黒色を表示する。
【０２６０】
次に、タイミングｔ２８において、共通電極駆動回路６は、０Ｖのコモン電位Ｖｃｏｍを共通電極２３に出力する。
【０２６１】
ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（＋）、Ｇａｔｅ１（−）及びＧａｔｅ２（−）に、−３Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１（＋）、ｘＧａｔｅ１（−）及びｘＧａｔｅ２（−）に、６Ｖのゲート信号を出力する。これにより、各副画素ＳＰｉｘの第１メモリブロック５０Ａ、及び、各副画素ＳＰｉｘの第２メモリブロック５０Ｂの第２メモリ５２が、非選択にされる。
【０２６２】
ゲート線駆動回路９は、ゲート線Ｇａｔｅ２（＋）に、０Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ２（＋）に、３Ｖのゲート信号を出力する。これにより、各副画素ＳＰｉｘの第２メモリブロック５０Ｂの第１メモリ５１が、選択される。
【０２６３】
これにより、副画素ＳＰｉｘ１１の第２メモリブロック５０Ｂの第１メモリ５１が副画素データ「０」（黒）を記憶しているので、副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１は、０Ｖになる。従って、副画素ＳＰｉｘ１１では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ１１は、黒色を表示する。
【０２６４】
また、副画素ＳＰｉｘ１２の第２メモリブロック５０Ｂの第１メモリ５１が副画素データ「１」（白）を記憶しているので、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２は、３Ｖになる。従って、副画素ＳＰｉｘ１２では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１２は、白色を表示する。
【０２６５】
また、副画素ＳＰｉｘ１３の第２メモリブロック５０Ｂの第１メモリ５１が副画素データ「０」（黒）を記憶しているので、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３は、０Ｖになる。従って、副画素ＳＰｉｘ１３では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ１３は、黒色を表示する。
【０２６６】
次に、タイミングｔ２９において、共通電極駆動回路６は、３Ｖのコモン電位Ｖｃｏｍを共通電極２３に出力する。
【０２６７】
ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（＋）、Ｇａｔｅ１（−）及びＧａｔｅ２（＋）に、−３Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１（＋）、ｘＧａｔｅ１（−）及びｘＧａｔｅ２（＋）に、６Ｖのゲート信号を出力する。これにより、各副画素ＳＰｉｘの第１メモリブロック５０Ａ、及び、各副画素ＳＰｉｘの第２メモリブロック５０Ｂの第１メモリ５１が、非選択にされる。
【０２６８】
ゲート線駆動回路９は、ゲート線Ｇａｔｅ２（−）に、０Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ２（−）に、３Ｖのゲート信号を出力する。これにより、各副画素ＳＰｉｘの第２メモリブロック５０Ｂの第２メモリ５２が、選択される。
【０２６９】
これにより、副画素ＳＰｉｘ１１の第２メモリブロック５０Ｂの第２メモリ５２が副画素データ「１」（黒（反転））を記憶しているので、副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１は、３Ｖになる。従って、副画素ＳＰｉｘ１１では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ１１は、黒色を表示する。
【０２７０】
また、副画素ＳＰｉｘ１２の第２メモリブロック５０Ｂの第２メモリ５２が副画素データ「０」（白（反転））を記憶しているので、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２は、０Ｖになる。従って、副画素ＳＰｉｘ１２では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１２は、白色を表示する。
【０２７１】
また、副画素ＳＰｉｘ１３の第２メモリブロック５０Ｂの第２メモリ５２が副画素データ「１」（黒（反転））を記憶しているので、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３は、３Ｖになる。従って、副画素ＳＰｉｘ１３では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ１３は、黒色を表示する。
【０２７２】
なお、ここでは、第１メモリブロック５０Ａの第１メモリ５１→第１メモリブロック５０Ａの第２メモリ５２→第２メモリブロック５０Ｂの第１メモリ５１→第２メモリブロック５０Ｂの第２メモリ５２の順で副画素データを読出したが、本開示はこれに限定されない。例えば、第１メモリブロック５０Ａの第１メモリ５１→第２メモリブロック５０Ｂの第１メモリ５１→第１メモリブロック５０Ａの第２メモリ５２→第２メモリブロック５０Ｂの第２メモリ５２の順で副画素データを読出しても良い。
【０２７３】
（副画素のレイアウト）
図２９は、第２の実施の形態の表示装置の副画素のレイアウトを示す図である。図２９では、２個の副画素ＳＰｉｘを示している。
【０２７４】
副画素ＳＰｉｘは、第１メモリブロック５０Ａと、第２メモリブロック５０Ｂと、を含む。第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂの各々は、第１メモリ５１と、第２メモリ５２と、を含む。各メモリの接続部であるノードＮは、コンタクト５６を介して、副画素電極（反射電極）１５（図２参照）に接続されている。
【０２７５】
第１メモリ５１及び第２メモリ５２の各々は、半導体層と、第１配線層の反転ゲート線ｘＧａｔｅ１（＋）、ゲート線Ｇａｔｅ１（＋）、反転ゲート線ｘＧａｔｅ１（−）、ゲート線Ｇａｔｅ１（−）、反転ゲート線ｘＧａｔｅ２（＋）、ゲート線Ｇａｔｅ２（＋）、反転ゲート線ｘＧａｔｅ２（−）、及び、ゲート線Ｇａｔｅ２（−）と、第２配線層の反転データ線ｘＤａｔａ１、第１の高電位電源配線ＶＭＨ、第１の低電位電源配線ＶＭＬ、データ線Ｄａｔａ１、反転データ線ｘＤａｔａ２、第２の高電位電源配線ＶＭＨ、第２の低電位電源配線ＶＭＬ、及び、データ線Ｄａｔａ２と、で構成されている。
【０２７６】
第１配線層の反転ゲート線ｘＧａｔｅ１（＋）、ゲート線Ｇａｔｅ１（＋）、反転ゲート線ｘＧａｔｅ１（−）、ゲート線Ｇａｔｅ１（−）、反転ゲート線ｘＧａｔｅ２（＋）、ゲート線Ｇａｔｅ２（＋）、反転ゲート線ｘＧａｔｅ２（−）、及び、ゲート線Ｇａｔｅ２（−）は、Ｘ方向（図中左右方向）に沿って、延びている。
【０２７７】
第２配線層の反転データ線ｘＤａｔａ１、第１の高電位電源配線ＶＭＨ、第１の低電位電源配線ＶＭＬ、データ線Ｄａｔａ１、反転データ線ｘＤａｔａ２、第２の高電位電源配線ＶＭＨ、第２の低電位電源配線ＶＭＬ、及び、データ線Ｄａｔａ２は、Ｙ方向（図中上下方向）に沿って、延びている。
【０２７８】
第１メモリ５１及び第２メモリ５２は、第１の高電位電源配線ＶＭＨと第１の低電位電源配線ＶＭＬとの間に、配置されている。第１メモリ５１及び第２メモリ５２は、Ｙ方向に沿って配置されている。
【０２７９】
第１メモリ５１は、トランジスタＲＷＴｐ１及びＲＷＴｎ１を含む。トランジスタＲＷＴｐ１は、半導体層（多結晶シリコン（ポリシリコン））５１ａと、浮遊ゲート５１ｂと、を含む。半導体層５１ａは、Ｘ方向に沿って延びている。トランジスタＲＷＴｎ１は、半導体層５１ａと、浮遊ゲート５１ｃと、を含む。トランジスタＲＷＴｐ１及びＲＷＴｎ１は、Ｘ方向に沿って配置されている。
【０２８０】
図３０は、第２の実施の形態の表示装置の副画素の断面図の一例である。詳しくは、図３０は、図２９中のＡ−Ｂ線での断面図である。
【０２８１】
１つの半導体層５１ａが、トランジスタＲＷＴｐ１及びＲＷＴｎ１に亘っている。半導体層５１ａの一端（図中左端）は、第１の高電位電源配線ＶＭＨに接続されている。半導体層５１ａの他端（図中右端）は、第１の低電位電源配線ＶＭＬに接続されている。半導体層５１ａの中央部（トランジスタＲＷＴｐ１とトランジスタＲＷＴｎ１との間の部分）は、配線５５を介して、ノードＮに接続されている。
【０２８２】
トランジスタＲＷＴｐ１は、第２ゲート絶縁膜（トンネル酸化膜）１１２を介して半導体層５１ａの上層（図中上側）に形成された浮遊ゲート５１ｂを、含む。トランジスタＲＷＴｐ１は、第１ゲート絶縁膜１１１を介して浮遊ゲート５１ｂの上層に形成された反転ゲート線ｘＧａｔｅ１（＋）を、含む。
【０２８３】
トランジスタＲＷＴｎ１は、第２ゲート絶縁膜（トンネル酸化膜）１１２を介して半導体層５１ａの上層に形成された浮遊ゲート５１ｃを、含む。トランジスタＲＷＴｎ１は、第１ゲート絶縁膜１１１を介して浮遊ゲート５１ｃの上層に形成されたゲート線Ｇａｔｅ１（＋）を、含む。
【０２８４】
図３１は、第２の実施の形態の表示装置の副画素の断面図の他の例である。
【０２８５】
図３１に示す例では、２つの半導体層５１ａ１及び５１ａ２が、形成されている。半導体層５１ａ１と半導体層５１ａ２とは、配線５５を介して、電気的に接続されている。
【０２８６】
半導体層５１ａ１の一端（図中左端）は、第１の高電位電源配線ＶＭＨに接続されている。半導体層５１ａ１の他端（図中右端）は、配線５５に接続されている。
【０２８７】
トランジスタＲＷＴｐ１は、第２ゲート絶縁膜（トンネル酸化膜）１１２を介して半導体層５１ａ１の上層（図中上側）に形成された浮遊ゲート５１ｂを、含む。トランジスタＲＷＴｐ１は、第１ゲート絶縁膜１１１を介して浮遊ゲート５１ｂの上層に形成された反転ゲート線ｘＧａｔｅ１（＋）を、含む。
【０２８８】
トランジスタＲＷＴｎ１は、第２ゲート絶縁膜（トンネル酸化膜）１１２を介して半導体層５１ａ２の上層に形成された浮遊ゲート５１ｃを、含む。トランジスタＲＷＴｎ１は、第１ゲート絶縁膜１１１を介して浮遊ゲート５１ｃの上層に形成されたゲート線Ｇａｔｅ１（＋）を、含む。
【０２８９】
第２の実施の形態の表示装置は、第１の実施の形態の表示装置１及び１Ａと同様の効果を奏する。
【０２９０】
更に、第２の実施の形態の表示装置は、２個のフレームデータを記憶し、２個のフレームデータに基づく２個のフレーム（画像）を切り換えて表示することができる。
【０２９１】
第１及び第２の実施の形態の表示装置は、電子看板又は電子棚札に適用すると好適である。その理由は、次の２点である。
【０２９２】
第１に、フラッシュメモリでは、半導体基板と浮遊ゲートとの間に形成された第２ゲート絶縁膜（トンネル酸化膜）１１２は、電子が通過する都度、劣化する。つまり、第２ゲート絶縁膜（トンネル酸化膜）１１２は、副画素データが書込まれる都度、劣化する。従って、フラッシュメモリは、書換え回数に上限がある。
【０２９３】
第１及び第２の実施の形態の表示装置をスマートフォンやパーソナルコンピュータに適用すると、副画素データが副画素ＳＰｉｘに書込まれる頻度が高く、装置寿命が短くなってしまう可能性が高い。従って、第１及び第２の実施の形態の表示装置をスマートフォンやパーソナルコンピュータに適用すると、装置寿命を考慮する必要がある。
【０２９４】
一方、電子看板又は電子棚札では、副画素データが副画素ＳＰｉｘに書込まれるのは、広告内容又は告知内容の変更や、商品価格の変更や、商品入替などの場合である。従って、第１及び第２の実施の形態の表示装置を電子看板又は電子棚札に適用すると、副画素データが副画素ＳＰｉｘに書込まれる頻度が低く、装置寿命が短くなってしまう可能性が低い。従って、第１及び第２の実施の形態の表示装置を電子看板又は電子棚札に適用すると、装置寿命を考慮する必要を、実質的に抑制できる。
【０２９５】
第２に、電子看板又は電子棚札では、広告内容又は告知内容の変更や、商品価格の変更や、商品入替などがなければ、同じ画像が何日間か繰り返して表示される可能性がある。もし、電子看板又は電子棚札にＤＲＡＭやＳＲＡＭなどの揮発性メモリを用いるとすると、たとえ前日までと同じ画像を表示する場合であっても、商品販売店の毎日の開店時刻前に、副画素データをＤＲＡＭやＳＲＡＭなどに書込む必要がある。或いは、電子看板又は電子棚札に記憶保持用のバッテリを備えて、ＤＲＡＭやＳＲＡＭなどに記憶されている、前日までの副画素データを保持する必要がある。
【０２９６】
一方、第１及び第２の実施の形態の表示装置を電子看板又は電子棚札に適用すると、副画素ＳＰｉｘが不揮発性のフラッシュメモリを用いているので、前日までと同じ画像を表示する場合は、商品販売店の毎日の開店時刻前に、副画素データを副画素ＳＰｉｘに書込む必要がない。また、電子看板又は電子棚札に記憶保持用のバッテリを備える必要がない。従って、第１及び第２の実施の形態の表示装置を電子看板又は電子棚札に適用すると、商品販売店の利便性を向上させることができる。
【０２９７】
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
【符号の説明】
【０２９８】
１、１Ａ  表示装置
２  第１パネル
３  第２パネル
４  インタフェース回路
４ａ  シリアル−パラレル変換回路
４ｂ  タイミングコントローラ
４ｃ  設定レジスタ
５  データ線駆動回路
６、６Ａ  共通電極駆動回路
９  ゲート線駆動回路
１１  第１基板
１５  副画素電極（反射電極）
２１  第２基板
２３  共通電極
３０  液晶層
５０  メモリブロック
５０Ａ  第１メモリブロック
５０Ｂ  第２メモリブロック
５１  第１メモリ
５２  第２メモリ
１１１  第１ゲート絶縁膜
１１２  第２ゲート絶縁膜（トンネル酸化膜）
Ｄａｔａ  データ線
ＤＬ  データ線群
ＦＲＰ  共通電位線
ＧＬ  ゲート線群
Ｇａｔｅ  ゲート線
Ｐｉｘ  画素
ＲＷＴｐ、ＲＷＴｎ  トランジスタ
ＳＰｉｘ  副画素
ｘＧａｔｅ  反転ゲート線
ｘＤａｔａ  反転データ線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０−１】
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【図２０−２】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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