(57)【要約】【課題】データのリードサイクルでエラービットを即時に訂正し、記憶するデータとエラー検査訂正用のパリティデータを更新できるメモリ装置を提供する。【解決手段】メモリ装置にて、データ読み書き回路がメモリセルアレイのデータにアクセスし、パリティデータ読み書き回路がパリティデータメモリセルアレイのパリティデータにアクセスし、シンドローム演算回路がデータ読み書き回路から受信したデータとパリティデータ読み書き回路から受信したパリティデータによりエラーデコード信号を生成する。データ読み出しと同じリードサイクルでデータ読み書き回路がエラーデコード信号によりデータのエラービットを訂正し、正しいデータと訂正ビット信号を出力する。シンドローム演算回路は更に訂正ビット信号によりパリティデータライト信号をパリティデータ読み書き回路に出力し、パリティデータを更新する。データ読み書き回路は更に訂正後のデータをメモリセルアレイに書き戻す。【選択図】図１
2020194480.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイに結合され、前記メモリセルアレイのデータにアクセスすることに用いられるデータ読み書き回路と、
パリティデータメモリセルアレイに結合され、前記パリティデータメモリセルアレイのパリティデータにアクセスすることに用いられるパリティデータ読み書き回路と、
前記データ読み書き回路から受信した前記データ及び前記パリティデータ読み書き回路から受信した前記パリティデータに基づいてエラーデコード信号を生成することに用いられるシンドローム演算回路と、
を含み、
前記データを読み取るのと同じ１つのリードサイクルにおいて、前記データ読み書き回路は、前記エラーデコード信号に基づいて前記データのエラービットを訂正し、正しい前記データ及び訂正ビット信号を出力し、前記データ読み書き回路は、訂正後の前記データを前記メモリセルアレイに書き戻し、前記シンドローム演算回路は、前記訂正ビット信号に基づいてパリティデータライト信号を前記パリティデータ読み書き回路に出力し、前記パリティデータメモリセルアレイ内の前記パリティデータを更新する、メモリ装置。
【請求項２】
訂正後の前記データが前記メモリセルアレイに書きまれる時、メモリセルを選択するための選択信号のイネーブル時間を訂正書き込み時間と称し、且つ前記エラービットを発見していない前記データが前記メモリセルアレイに書き込まれる時、前記選択信号のイネーブル時間を通常書き込み時間と称し、前記訂正書き込み時間は、前記正常書き込み時間よりも長い請求項１に記載のメモリ装置。
【請求項３】
前記データ読み書き回路は、
前記メモリセルアレイに結合され、前記メモリセルアレイから前記データを読み出してリードデータ及び対応するリードビット信号を生成することに用いられるデータリード回路と、
前記データリード回路及び前記シンドローム演算回路に結合され、前記リードサイクルにおいて前記リードデータをラッチすること、及び前記エラーデコード信号に基づいて前記リードデータのエラービットを訂正してデータ出力信号及び前記訂正ビット信号を生成することに用いられ、前記データ出力信号は、前記データ読み書き回路が前記データを読み出し及び訂正した後の出力結果であるデータ訂正回路と、
前記データ訂正回路及び前記メモリセルアレイに結合され、前記訂正ビット信号を前記エラービットに対応する前記データ出力信号に置き換えて正しい前記データを前記メモリセルアレイに書き戻すことに用いられるデータライト回路と、
を含む請求項１に記載のメモリ装置。
【請求項４】
前記データリード回路は、
入力端が前記メモリセルアレイから前記データを受信し、リードイネーブル信号によってオン又はオフに制御されるリードスイッチと、
前記リードスイッチの入力端に結合され、プリチャージ信号によって制御されて前記リードスイッチの入力端に対して予備充電動作を実行するプリチャージ回路と、
入力端が前記リードスイッチの出力端に結合され、前記リードイネーブル信号によって制御されて前記リードデータを生成し、対応する前記リードビット信号を生成する増幅回路と、
を含む請求項３に記載のメモリ装置。
【請求項５】
前記リードスイッチは、第１伝送ゲート、第２伝送ゲート、第１インバータ及び第２インバータを含み、
前記第１伝送ゲートは、ビット線に結合され、データ信号を受信し、前記第２伝送ゲートは、相補ビット線に結合され、逆相データ信号を受信し、前記第１伝送ゲート及び前記第２伝送ゲートは、何れも前記リードイネーブル信号によって制御され、前記データは、前記データ信号及び前記逆相データ信号の差動信号を含み、
前記第１インバータの入力端は、前記リードイネーブル信号を受信し、前記第１インバータの出力端は、前記第１伝送ゲートの一方の制御端及び前記第２伝送ゲートの一方の制御端に共通で結合され、前記第２インバータの入力端は、前記第１インバータの出力端に結合され、前記第２インバータの出力端は、前記第１伝送ゲートの他方の制御端及び前記第２伝送ゲートの他方の制御端に共通に結合され、
前記プリチャージ回路は、
前記プリチャージ信号を受信する第３インバータと、
第１端が電源電圧に結合され、制御端が前記第３インバータの出力端に結合され、第２端が前記ビット線に結合される第１Ｐ型トランジスタと、
第１端が前記電源電圧に結合され、制御端が前記第３インバータの出力端に結合され、第２端が前記相補ビット線に結合される第２Ｐ型トランジスタと、
前記第１Ｐ型トランジスタの第２端及び前記第２Ｐ型トランジスタの第２端の間に結合され、制御端が前記第３インバータの出力端に結合される第３Ｐ型トランジスタと、
を含み、
前記増幅回路は、
前記リードスイッチに結合されて前記データ信号及び前記逆相データ信号を受信し、対応してリードデータ信号及び逆相リードデータ信号を出力し、前記リードデータは、前記リードデータ信号及び前記逆相リードデータ信号の差動信号を含むアンプと、
前記逆相リードデータ信号を受信して前記リードビット信号を出力する第４インバータと、
を含む請求項４に記載のメモリ装置。
【請求項６】
前記データ訂正回路は、
入力端が前記データリード回路から前記リードデータを受信し、リードラッチ信号によってオン又はオフ制御される訂正スイッチと、
前記訂正スイッチに結合され、前記リードデータをラッチすることに用いられるリードビットラッチと、
前記リードビットラッチに結合され、前記エラーデコード信号を受信し、前記エラーデコード信号に基づいて前記リードビットラッチに記憶されたビットを訂正することに用いられる訂正回路と、
前記訂正回路及び前記リードビットラッチに結合され、出力イネーブル信号によって制御されて前記リードビットラッチに格納されたビットを前記データ出力信号として出力する第１出力回路と、
を含む請求項３に記載のメモリ装置。
【請求項７】
前記訂正スイッチは、第３伝送ゲート、第４伝送ゲート及び第５インバータを含み、
前記第３伝送ゲートは、前記データリード回路からリードデータ信号を受信し、前記第４伝送ゲートは前記データリード回路から逆相リードデータ信号を受信し、前記第３伝送ゲート及び前記第４伝送ゲートは、何れも前記リードラッチ信号によって制御され、前記リードデータは、前記リードデータ信号及び前記逆相リードデータ信号の差動信号を含み、
前記第５インバータの入力端は、前記リードラッチ信号を受信し、前記第５インバータの出力端は、前記第３伝送ゲートの一方の制御端及び前記第４伝送ゲートの一方の制御端に共通に結合され、
前記リードビットラッチは、第６インバータ及び第７インバータを含み、
前記第６インバータの入力端は、前記第７インバータの出力端に結合され、前記第３伝送ゲートを介して前記リードデータ信号を受信し、前記第７インバータの入力端は、第６インバータの出力端に結合され、前記第４伝送ゲートを介して前記逆相リードデータ信号を受信する請求項６に記載のメモリ装置。
【請求項８】
前記訂正回路は、
前記エラーデコード信号を受信する第８インバータと、
前記第６インバータの出力端に結合されて前記訂正ビット信号を出力する第９インバータと、
第４Ｐ型トランジスタ及び第５Ｐ型トランジスタと、
第６Ｐ型トランジスタ及び第７Ｐ型トランジスタと、
を含み、
前記第４Ｐ型トランジスタの第１端は、電源電圧に結合され、前記第４Ｐ型トランジスタの第２端は、前記第５Ｐ型トランジスタの第１端に結合され、前記第４Ｐ型トランジスタの制御端は、前記第８インバータの出力端に結合され、前記第５Ｐ型トランジスタの第２端は、前記第６インバータの入力端に結合され、前記第５Ｐ型トランジスタの制御端は、前記リードデータ信号を受信し、
前記第６Ｐ型トランジスタの第１端は、前記電源電圧に結合され、前記第６Ｐ型トランジスタの第２端は、前記第７Ｐ型トランジスタの第１端に結合され、前記第６Ｐ型トランジスタの制御端は、前記第８インバータの出力端に結合され、前記第７Ｐ型トランジスタの第２端は、前記第６インバータの出力端に結合され、前記第７Ｐ型トランジスタの制御端は、前記逆相リードデータ信号を受信する請求項７に記載のメモリ装置。
【請求項９】
前記第１出力回路は、
入力端が出力イネーブル信号に結合される第１０インバータと、
第１入力端が前記第５Ｐ型トランジスタの第２端に結合され、第２入力端が前記出力イネーブル信号を受信する第１ＮＡＮＤゲートと、
第１入力端が前記第５Ｐ型トランジスタの第２端に結合され、第２入力端が前記第１０インバータの出力端に結合される第１ＮＯＲゲートと、
第１端が前記電源電圧に結合され、制御端が前記第１ＮＡＮＤゲートの出力端に結合される第８Ｐ型トランジスタと、
第１端が前記第８Ｐ型トランジスタの第２端に結合され、訂正後の前記データ出力信号を提供し、制御端が前記第１ＮＯＲゲートの出力端に結合され、第２端がグランド電圧に結合される第１Ｎ型トランジスタと、
含む請求項８に記載のメモリ装置。
【請求項１０】
前記データライト回路は、
入力端が対応する前記データ出力信号を受信する第１１インバータと、
入力端が前記第１１インバータの出力端に結合され、第１ライトラッチ信号によってオン又はオフに制御される第１ライトスイッチと、
入力端が対応する前記訂正ビット信号を受信し、第２ライトラッチ信号によってオン又はオフに制御される第２ライトスイッチと、
前記第１ライトスイッチの出力端及び前記第２ライトスイッチの出力端に結合されるライトビットラッチと、
前記第２ライトスイッチの出力端及び前記ライトビットラッチの出力端に結合され、ライトイネーブル信号によって制御され、前記データ出力信号又は前記訂正ビット信号を前記メモリセルアレイに書き込む第２出力回路と、
を含む請求項３に記載のメモリ装置。
【請求項１１】
前記第１ライトスイッチは、第５伝送ゲートであり、前記第２ライトスイッチは、第６伝送ゲートであり、
前記ライトビットラッチは、第１２インバータ及び第１３インバータを含み、
前記第１２インバータの入力端は、前記第１３インバータの出力端に結合され、前記第１３インバータの入力端は、前記第１２インバータの出力端に結合され、前記第１２インバータの入力端は、第５伝送ゲートの出力端及び第６伝送ゲートの出力端に共通に結合される請求項１０に記載のメモリ装置。
【請求項１２】
前記第２出力回路は、
前記ライトイネーブル信号を受信する第１４インバータと、
前記第１４インバータと直列に結合する第１５インバータと、
第１入力端が前記第１２インバータの出力端に結合され、第２入力端が前記第１５インバータの出力端に結合される第２ＮＡＮＤゲートと、
第１入力端が前記第１２インバータの出力端に結合され、第２入力端が前記第１４インバータの出力端に結合される第２ＮＯＲゲートと、
第１端が電源電圧に結合され、制御端が前記第２ＮＡＮＤゲートの出力端に結合される第９Ｐ型トランジスタと、
第１端が前記第９Ｐ型トランジスタの第２端に結合されて対応するデータ信号を提供し、制御端が前記第２ＮＯＲゲートの出力端に結合され、第２端がグランド電圧に結合される第２Ｎ型トランジスタと、
第１入力端が第１３インバータの出力端に結合され、第２入力端が前記第１５インバータの出力端に結合される第３ＮＡＮＤゲートと、
第１入力端が前記第１３インバータの出力端に結合され、第２入力端が前記第１４インバータの出力端に結合される第３ＮＯＲゲートと、
第１端が前記電源電圧に結合され、制御端が前記第３ＮＡＮＤゲートの出力端に結合される第１０Ｐ型トランジスタと、
第１端が第１０Ｐ型トランジスタの第２端に結合され、対応する逆相データ信号を提供し、制御端が前記第３ＮＯＲゲートの出力端に結合され、第２端がグランド電圧に結合され、前記データは、前記データ信号及び前記逆相データ信号の差動信号を含む第３Ｎ型トランジスタと、
を含む請求項１１に記載のメモリ装置。
【請求項１３】
前記データライト回路は、制御信号発生回路を更に含み、前記制御信号発生回路は、初期ライトラッチ信号及びライトマスク信号に基づいて前記第１ライトラッチ信号と前記第２ライトラッチ信号を生成し、第１６インバータ、第１７インバータ、第１８インバータ及び信号発生回路を含み、
前記第１６インバータは、前記第１７インバータと直列に結合され、前記第１６インバータの入力端は、前記初期ライトラッチ信号を受信し、前記第１７インバータは、パリティライトラッチ信号を前記パリティデータ読み書き回路に出力し、前記第１８インバータは、前記初期ライトラッチ信号を受信して逆相パリティライトラッチ信号を前記パリティデータ読み書き回路に出力し、
前記信号産生回路は、
出力端が対応するライトマスク信号を受信する第１９インバータと、
第１入力端が前記初期ライトラッチ信号を受信し、第２入力端が前記第１９インバータの出力端に結合され、出力端が対応する前記第１ライトラッチ信号の逆相信号を出力する第４ＮＡＮＤゲートと、
入力端が前記第４ＮＡＮＤゲートの出力端に結合され、出力端が対応する前記第１ライトラッチ信号を出力する第２０インバータと、
第１入力端が前記初期ライトラッチ信号を受信し、第２入力端が対応する前記ライトマスク信号を受信し、出力端が対応する前記第２ライトラッチ信号の逆相信号を出力する第５ＮＡＮＤゲートと、
入力端が前記第５ＮＡＮＤゲートの出力端に結合され、出力端が対応する前記第２ライトラッチ信号を出力する第２１インバータと、
を含む請求項１２に記載のメモリ装置。
【請求項１４】
前記シンドローム演算回路は、
前記データ読み書き回路及び前記パリティデータ読み書き回路に結合され、リード動作又はライト動作に基づいて前記データリード回路又は前記データ訂正回路の出力信号を選択的に受信し、前記パリティデータライト信号を生成し、前記パリティデータライト信号及び対応する前記パリティデータを比較してシンドローム信号を生成するシンドローム発生回路と、
前記シンドローム発生回路に結合され、前記シンドローム信号をデコードしてエラーデコード信号を生成するシンドロームデコード回路と、
を含む請求項３に記載のメモリ装置。
【請求項１５】
前記データ読み書き回路が前記リード動作を実行する時、前記シンドローム発生回路は、前記リードビット信号に基づいて前記パリティデータライト信号を生成し、前記データ読み書き回路が前記ライト動作を実行する時、前記シンドローム発生回路は、前記訂正ビット信号又は前記データ出力信号に基づいて前記パリティデータライト信号を製造する請求項１４に記載のメモリ装置
【請求項１６】
前記パリティデータ読み書き回路は、前記パリティデータを読み出し、パリティリード信号を前記シンドローム発生回路に出力し、前記シンドローム発生回路は、
複数の伝送ゲート及び複数の第１ＸＯＲゲートを含み、前記複数の伝送ゲートを制御して前記データ出力信号、前記訂正ビット信号又は前記リードビットデータを前記複数の第１ＸＯＲゲートに選択的に提供し、前記パリティデータライト信号を出力する内部演算回路と、
前記内部演算回路から前記パリティデータライト信号を受信し、前記パリティデータ読み書き回路から対応する前記パリティリード信号を受信し、前記シンドローム信号を出力する複数の第２ＸＯＲゲートと、
を含む請求項１４に記載のメモリ装置。
【請求項１７】
前記パリティデータ読み書き回路は、
前記パリティデータメモリセルアレイ及び前記シンドローム演算回路に結合され、前記パリティデータメモリセルアレイから前記パリティデータを読み出し、パリティリード信号を前記シンドローム演算回路に出力することに用いられるパリティデータリード回路と、
前記パリティデータメモリセルアレイ及び前記シンドローム演算回路に結合され、訂正後の前記パリティデータを前記パリティデータメモリセルアレイに書き込むことに用いられるパリティデータライト回路と、
を含む請求項１に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に関し、特に、エラー検査とエラー訂正機能を有するメモリ装置に関する。
【背景技術】
【０００２】
科学技術の進歩に伴い、消費者は、記憶媒体に対する消費者の需要もまた急速に増加しており、そのうちのダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ，ＤＲＡＭ）は、構造が簡単、高密度、低コストという利点を有し、従って、様々な電子装置において広く応用されている。ＤＲＡＭのデータ信頼性を向上するために、いくつかのＤＲＡＭは、ＥＣＣメモリ（Ｅｒｒｏｒ−ｃｏｒｒｅｃｔｉｎｇ  ｃｏｄｅ  ｍｅｍｏｒｙ，ＥＣＣ  ｍｅｍｏｒｙ）を備えて記憶データ内のエラービットを検出し、エラービットを訂正する。現在、ＤＲＡＭは、主にシングルエラー訂正（Ｓｉｎｇｌｅ  Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｎｇ）技術を採用しているが、シングルエラー訂正技術は、一度に１ビットのエラーしか訂正できない。記憶データが同時に２ビット以上のエラーを有する場合、ＥＣＣ回路のエラー訂正機能は、失効する。しかしながら、ＤＲＡＭの動作時、高温、リフレッシュ等の要因でソフトエラーを発生してエラービットを発生する可能性がある。エラービットを適時訂正できない場合、記憶データに２つのエラービットを累積させてメモリのデータの信頼性を低下させる可能性がある。従って、如何にして、記憶データに適時訂正を行い、２つ以上のエラービットを累積することを回避してＤＲＡＭのデータの正確性を維持するかは、１つの克服すべき課題となっている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、データのリードサイクルにおいて、エラービットを即時に訂正し、記憶するデータ及びエラー検査訂正用のパリティデータを更新することができるメモリ装置を提供する。
【課題を解決するための手段】
【０００４】
本発明のメモリ装置は、データ読み書き回路、パリティデータ読み書き回路及びシンドローム演算回路を含む。データ読み書き回路は、メモリセルアレイに結合され、メモリセルアレイのデータにアクセスすることに用いられる。パリティデータ読み書き回路は、パリティデータメモリセルアレイに結合され、パリティデータメモリセルアレイのパリティデータにアクセスすることに用いられる。シンドローム演算回路は、データ読み書き回路から受信したデータ及びパリティデータパリティデータ読み書き回路から受信したパリティデータに基づいてエラーデコード信号を発生し、データを読み取るのと同じ１つのリードサイクルにおいて、データ読み書き回路は、エラーデコード信号に基づいてデータ中のエラービットを訂正し、且つ正しいデータ及び訂正ビット信号を出力し、データ読み書き回路は、訂正後のデータをメモリセルアレイに書き戻し、シンドローム演算回路は、更に、訂正ビット信号に基づいてパリティデータライト信号をパリティデータ読み書き回路に出力し、パリティデータメモリセルアレイ中のパリティデータを更新する。
【発明の効果】
【０００５】
上記に基づいて、本発明のメモリ装置は、１回のリードサイクルでメモリセルアレイからデータをリードし、検査及び訂正を完成することができる。データ中に１つのエラービットがあることを検出した時、本発明のメモリ装置は、同じ１つのリードサイクルにおいてエラーを即時訂正して正しいデータを出力し、対応して１つの連続するサイクルにおいて訂正後のデータをメモリセルアレイに書き戻し、更新したパリティデータをパリティデータメモリセルアレイに書き戻すことができる。これにより、本発明のメモリ装置は、データの信頼性を向上させることができる。
【図面の簡単な説明】
【０００６】
【図１】本発明の一実施例によるメモリ装置のブロック図である。
【図２】本発明の一実施例によるデータ読み書き回路の回路ブロック図である。
【図３Ａ】本発明の一実施例によるデータリード回路の回路説明図である。
【図３Ｂ】本発明の一実施例によるメモリ装置のリード動作の波形説明図である。
【図４】本発明の一実施例によるデータ訂正回路の回路説明図である。
【図５Ａ】本発明の一実施例によるデータライト回路の回路説明図である。
【図５Ｂ】本発明の一実施例によるデータライト回路の制御信号発生回路の回路説明図である。
【図６Ａ】本発明の一実施例によるメモリ装置のエラービットを発見していない場合のライト動作の波形説明図である。
【図６Ｂ】本発明の一実施例によるメモリ装置のエラービットを訂正する場合のライト動作の波形説明図である。
【図７Ａ】本発明の一実施例によるシンドローム発生回路の回路説明図である。
【図７Ｂ】本発明の一実施例によるシンドローム発生回路の内部演算回路の回路説明図である。
【図７Ｃ】本発明の一実施例によるシンドローム発生回路のシンドローム制御信号発生回路の回路説明図である。
【図８】本発明の一実施例によるパリティデータ読み書き回路の回路説明図である。
【図９】本発明の一実施例によるパリティデータライト回路の回路説明図である。
【発明を実施するための形態】
【０００７】
本発明の上記特徴及び利点を分かり易くするために、実施例を挙げ、図面を合わせて以下のとおり詳細を説明する。
【０００８】
図１は、本発明の一実施例によるメモリ装置のブロック図である。図１を参照し、メモリ装置１００は、メモリセルアレイ１１０、パリティデータメモリセルアレイ１２０、データ読み書き回路１３０、パリティデータ読み書き回路１４０及びシンドローム演算回路１７０を含む。シンドローム演算回路１７０は、シンドローム発生回路１５０及びシンドロームデコード回路１６０を含む。データ読み書き回路１３０は、メモリセルアレイ１１０に結合され、メモリセルアレイ１１０のデータＭＤにアクセスする。パリティデータ読み書き回路１４０は、パリティデータメモリセルアレイ１２０に結合され、パリティデータメモリセルアレイ１２０のパリティデータＰＭにアクセスする。パリティデータＰＭは、データＭＤに対して検査及び訂正することに用いられるエラー検査及び訂正コードであり、例えば、データＭＤに対してハミングコード（Ｈａｍｍｉｎｇ  ｃｏｄｅ）等のＥＣＣデコードプログラムを実行することにより生成される。パリティデータＰＭのビット数は、データＭＤのビット数により決定される。本実施例において、データＭＤのサイズは、６４ビットを例とし、パリティデータＰＭのサイズは、対応して７ビットに設定しているが、本発明は、データＭＤ及びパリティデータＰＭのサイズを限定するものではない。
【０００９】
シンドローム演算回路１７０は、データ読み書き回路１３０から受信したデータＭＤ（データの読み書き回路１３０がデータＭＤを読み出した後にリードビット信号ＲＤを出力する）及びパリティデータ読み書き回路１４０から受け取ったパリティデータＰＭ（パリティデータ読み書き回路１４０がパリティデータＰＭを読み出した後にパリティリード信号ＰＳを出力する）に基づいてエラーデコード信号ＳＤを生成し、リードデータＭＤの同じ１つリードサイクルにおいて、データ読み書き回路１３０は、エラーデコード信号ＳＤに基づいてデータＭＤ中のエラービットを訂正し、正しいデータ（即ち、データ出力信号ＲＷＢ）及び訂正ビット信号ＣＳを出力する。データ読み書き回路１３０は、訂正後のデータをメモリセルアレイ１１０に書き戻し、シンドローム演算回路１７０が更に訂正ビット信号ＣＳに基づいてパリティデータライト信号ＮＳをパリティデータ読み書き回路１４０に出力し、パリティデータメモリセルアレイ１２０中のパリティデータＰＭを更新する。
【００１０】
言い換えれば、本実施例において、データＭＤ及びパリティデータＰＭを読み出した後に、シンドローム演算回路１７０のシンドロームエンコード（Ｓｙｎｄｒｏｍｅ  ｅｎｃｏｄｉｎｇ）及びシンドロームデコード（Ｓｙｎｄｒｏｍｅ  ｄｅｃｏｄｉｎｇ）によって、データＭＤにエラービットがあるか否かを検査することができる。エラービットがあれば、データ読み書き回路１３０は、同じ１つのリードサイクルにおいて即時にエラーデコード信号ＳＤに基づいてエラービットを訂正して正しいデータ出力信号ＲＷＢを出力することができ、訂正ビット信号ＣＳをシンドローム演算回路１７０に併せて出力してパリティデータ読み書き回路１４０にパリティデータＰＭを更新させることもできる。特に、データＭＤの読み出しから正しいデータ出力信号ＲＷＢの出力までの間において、メモリ装置１００は、メモリセルアレイ１１０のメモリセルを再度選択する必要がなく、同じ１つのリードサイクルにおいて、上記動作を完成でき、更にパリティデータＰＭを更新することができる。
以下、本実施例の回路構造及び実施方式を更に説明する。
【００１１】
図２は、本発明の一実施例のデータ読み書き回路の回路ブロック図である。図２を参照し、データ読み書き回路１３０は、データリード回路２１０、データ訂正回路２２０及びデータライト回路２３０を含む。データリード回路２１０は、メモリセルアレイ１１０に結合されてメモリセルアレイ１１０からデータＭＤを読み出してリードデータＡＤ及び対応するリードビット信号ＲＤを生成する。データ訂正回路２２０は、データリード回路２１０及びシンドローム演算回路１７０のシンドロームデコード回路１６０に結合され、リードサイクル中にリードデータＡＤをラッチすること、及びエラーデコード信号ＳＤに基づいてリードデータＡＤのエラービットを訂正して正しいデータ出力信号ＲＷＢ及び訂正ビット信号ＣＳを生成することに用いられ、ここで、データ出力信号ＲＷＢは、データ読み書き回路１３０がデータＭＤを読み出し、訂正した後の出力結果である。データライト回路２３０は、データ訂正回路２２０及びメモリセルアレイ１１０に結合され、訂正ビット信号ＣＳを用いてエラービットに対応するデータ出力信号ＲＷＢを置き換えて正しいデータＭＤをメモリセルアレイ１１０に書き戻すことに用いられる。
【００１２】
図１を再び参照し、シンドローム演算回路１７０は、シンドローム発生回路１５０及びシンドロームデコード回路１６０を含む。シンドローム発生回路１５０は、データ読み書き回路１３０及びパリティデータ読み書き回路１４０に結合され、リード動作又はライト動作に基づいてデータリード回路２１０又はデータ訂正回路２２０の出力信号を選択的に受信してパリティデータライト信号ＮＳを生成する。より具体的には、データ読み書き回路１３０がリード動作を実行する時、シンドローム発生回路１５０は、リードビット信号ＲＤに基づいてパリティデータライト信号ＮＳを生成し、データ読み書き回路１３０がライト動作を実行する時、シンドローム発生回路１５０は、訂正ビット信号ＣＳ又はデータ出力信号ＲＷＢに基づいてパリティデータライト信号ＮＳを生成する。
【００１３】
シンドローム発生回路１５０は、パリティデータライト信号ＮＳ及び対応するパリティデータＰＭを比較し（パリティデータ読み書き回路１４０は、パリティデータＰＭを読み出してパリティリード信号ＰＳをシンドローム発生回路１５０に提供する）、シンドローム信号ＳＹを生成する。シンドロームデコード回路１６０は、シンドローム発生回路１５０に結合され、シンドローム信号ＳＹをデコードしてエラーデコード信号ＳＤを生成する。データ読み書き回路１３０は、エラーデコード信号ＳＤに基づいてデータＭＤ中のエラービットを訂正する。
次に、データ読み書き回路１３０の具体的実施方式を説明する。
【００１４】
図３Ａは、本発明の一実施例によるデータリード回路の回路説明図であり、図３Ｂは、本発明の一実施例によるメモリ装置のリード動作の波形説明図である。図４は、本発明の一実施例によるデータ訂正回路の回路説明図であり、図５Ａは、本発明の一実施例のデータライト回路の回路説明図であり、図５Ｂは、本発明の一実施例によるデータライト回路の制御信号発生回路の回路説明図である。図１及び図２に併せて図３Ａ〜図５Ｂを参照し、データ読み書き回路１３０の実施の詳細を具体的に説明する。
【００１５】
図３Ａにおいて、データリード回路２１０は、リードスイッチ３１０、プリチャージ回路３２０及び増幅回路３３０を含む。リードスイッチ３１０の入力端は、メモリセルアレイ１１０からデータＭＤを受信し、リードイネーブル信号ＤＥによってオン又はオフに制御される。プリチャージ回路３２０は、リードスイッチ３１０の入力端に結合され、プリチャージ信号ＰＢによって制御されてリードスイッチ３１０の入力端に対して予備充電動作を実行する。増幅回路３３０の入力端は、リードスイッチ３１０の出力端に結合され、リードイネーブル信号ＤＥによって制御されてリードデータＡＤを生成し、対応するリードビット信号ＲＤを生成する。
【００１６】
具体的には、メモリセルアレイ１１０中のセンスアンプは、差動信号（ＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌ）方式でメモリセルに記憶されたデータＭＤを出力するので、データＭＤは、データ信号ＭＤｉＴ及び逆相データ信号ＭＤｉＮの差動信号を含み、そのうちのデータＭＤは、６４ビットを例とし、本明細書において、ＭＤｉによりデータＭＤのうちの１つのビットを表し、ｉは、０〜６３の整数（ｉ＝０、１、２、…、６３）であり、例えば、ＭＤ０、ＭＤ１、…、ＭＤ６３である。同様に、リードデータＡＤもリードデータ信号ＡＤｉＴ及び逆相リードデータ信号ＡＤｉＮを含む差動信号である。本明細書おけるｉは、対応するビットを指し、例えば、リードビット信号ＲＤｉ、データ出力信号ＲＷＢｉ及び訂正ビット信号ＣＳｉは、リードビット信号ＲＤ、データ出力信号ＲＷＢ、及び訂正ビット信号ＣＳ中の対応するビットを表し、これにより類推する。
【００１７】
リードスイッチ３１０において、伝送ゲートＴＧ１は、ビット線ＢＬに結合されてデータ信号ＭＤｉＴを受信し、伝送ゲートＴＧ２は、相補ビット線ＢＬＮに結合され、逆相データ信号ＭＤｉＮを受信し、伝送ゲートＴＧ１及び伝送ゲートＴＧ２は、何れもリードイネーブル信号ＤＥによって制御される。図３Ａ中のインバータＩＮＶ１の入力端は、リードイネーブル信号ＤＥを受信し、その出力端は、伝送ゲートＴＧ１の一方の制御端及び伝送ゲートＴＧ２の一方の制御端に共通に結合される（例えば、伝送ゲートＴＧ１及び伝送ゲートＴＧ２のうちのＮ型トランジスタの制御端）。インバータＩＮＶ２の入力端は、インバータＩＮＶ１の出力端に結合され、その出力端は、伝送ゲートＴＧ１の他方の制御端及び伝送ゲートＴＧ２の他方の制御端（例えば、伝送ゲートＴＧ１及び伝送ゲートＴＧ２内のＰ型トランジスタの制御端）に共通に結合される。
【００１８】
プリチャージ回路３２０において、インバータＩＮＶ３は、プリチャージ信号ＰＢを受信する。Ｐ型トランジスタＴＰ１の第１端は、電源電圧ＶＤＤに結合され、その制御端は、インバータＩＮＶ３の出力端に結合され、その第２端は、ビット線ＢＬに結合される。Ｐ型トランジスタＴＰ２の第１端は、電源電圧ＶＤＤに結合され、その制御端は、インバータＩＮＶ３の出力端に結合され、その第２端は、相補ビット線ＢＬＮに結合される。Ｐ型トランジスタＴＰ３は、Ｐ型トランジスタＴＰ１の第２端及びＰ型トランジスタＴＰ２の第２端の間に結合され、その制御端は、インバータＩＮＶ３の出力端に結合される。
【００１９】
増幅回路３３０において、アンプ３３２は、リードスイッチ３１０に結合されてデータ信号ＭＤｉＴ及び逆相データ信号ＭＤｉＮを受信し、対応してリードデータ信号ＡＤｉＴ及び逆相リードデータ信号ＡＤｉＮを出力する。インバータＩＮＶ４は、逆相リードデータ信号ＡＤｉＮを受けてリードビット信号ＲＤｉを出力する。
【００２０】
本実施例において、アンプ３３２は、Ｐ型トランジスタＴ３１、Ｔ３２及びＮ型トランジスタＴ３３〜Ｔ３５である。Ｐ型トランジスタＴ３１とＮ型トランジスタＴ３３は、電圧電源ＶＤＤ及びＮ型トランジスタＴ３５の第１端の間に直列に結合され、Ｐ型トランジスタＴ３２及びＮ型トランジスタＴ３４は、同様に電源電圧ＶＤＤ及びＮ型トランジスタＴ３３の第１端の間に直列に結合され、Ｐ型トランジスタＴ３１及びＮ型トランジスタＴ３３の制御端は、Ｎ型トランジスタＴ３４の第１端に共通に結合され、Ｐ型トランジスタＴ３２及びＮ型トランジスタＴ３４の制御端は、Ｎ型トランジスタＴ３３の第１端に共通に結合される。Ｎ型トランジスタＴ３５の第２端は、グランド電圧ＧＮＤに結合され、その制御端は、リードイネーブル信号ＤＥに結合される。
【００２１】
図３Ｂにおいて、リード動作の前に、プリチャージ信号ＰＢは、リードスイッチ３１０をオンにしてビット線ＢＬ及び相補ビット線ＢＬＮに予備充電動作を実行する。リード動作を開始する時、プリチャージ信号ＰＢは、リードスイッチ３１０をオフにして予備充電動作を終了する。同時に、メモリセルアレイ１１０のメモリセルを選択するための選択信号ＣＳＬは、ロー論理レベル（Ｌｏｗ）からハイ論理レベル（Ｈｉｇｈ）になり、選択されたメモリセルのデータＭＤを読み出す。次に、リードイネーブル信号ＤＥは、ハイ論理レベル（Ｈｉｇｈ）に切り替わり、リードスイッチ３１０をオンにし、アンプ３３２を起動してデータ信号ＭＤｉＴ及び逆相データ信号ＭＤｉＮを増幅してリードデータ信号ＡＤｉＴ、逆相リードデータ信号ＡＤｉＮ、及びリードビット信号ＲＤｉを出力する。図３Ｂの低電圧ＶＳＳは、ここではグランド電圧ＧＮＤを例とする。
【００２２】
図４を参照し、データ訂正回路２２０は、訂正スイッチ４１０、リードビットラッチ４２０、訂正回路４３０及び出力回路４４０を含む。訂正スイッチ４１０の入力端は、データリード回路２１０からリードデータＡＤｉを受信し、リードラッチ信号ＬＡＲによってオン又はオフに制御される。リードビットラッチ４２０は、訂正スイッチ４１０に結合され、リードデータＡＤｉをラッチすることに用いられる。訂正回路４３０は、リードビットラッチ４２０に結合され、対応するエラーデコード信号ＳＤｉを受信し、エラーデコード信号ＳＤｉに基づいてリードビットラッチ４２０に記憶されたビットを訂正することに用いられる。出力回路４４０は、訂正回路４３０及びリードビットラッチ４２０に結合され、出力イネーブル信号ＯＥによって制御されてリードビットラッチ４２０に記憶されたビットをデータ出力信号ＲＷＢｉとして出力する。
【００２３】
図４の訂正スイッチ４１０において、伝送ゲートＴＧ３は、データリード回路２１０からリードデータ信号ＡＤｉＴを受信し、伝送ゲートＴＧ４は、データリード回路２１０から逆相リードデータ信号ＡＤｉＮを受信し、伝送ゲートＴＧ３及び伝送ゲートＴＧ４は、何れもリードラッチ信号ＬＡＲによって制御される。インバータＩＮＶ５入力端は、リードラッチ信号ＬＡＲを受信し、その出力端は、伝送ゲートＴＧ３の制御端の一方及び伝送ゲートＴＧ４の制御端の一方に共通に結合されてリードラッチ信号ＬＡＲ逆相信号を提供する。
【００２４】
リードビットラッチ４２０は、インバータＩＮＶ６及びインバータＩＮＶ７を含む。インバータＩＮＶ６の入力端は、インバータＩＮＶ７の出力端に結合され、伝送ゲートＴＧ３を介してリードデータ信号ＡＤｉＴを受信する。インバータＩＮＶ７の入力端は、インバータＩＮＶ６の出力端に結合され、伝送ゲートＴＧ４を介して逆相リードデータ信号ＡＤｉＮを受信する。
【００２５】
訂正回路４３０において、インバータＩＮＶ８は、エラーデコード信号ＳＤｉを受信し、インバータＩＮＶ９は、インバータＩＮＶ６の出力端に結合されて訂正ビット信号ＣＳｉを出力する。Ｐ型トランジスタＴＰ４の第１端は、電源電圧ＶＤＤに結合され、その第２端は、Ｐ型トランジスタＴＰ５の第１端に結合され、その制御端は、インバータＩＮＶ８の出力端に結合される。Ｐ型トランジスタＴＰ５の第２端は、インバータＩＮＶ６の入力端に結合され、その制御端は、リードデータ信号ＡＤｉＴを受信する。Ｐ型トランジスタＴＰ６の第１端は、同様に電源電圧ＶＤＤに結合され、第２端は、Ｐ型トランジスタＴＰ７の第１端に結合され、その制御端は、インバータＩＮＶ８の出力端に結合される。Ｐ型トランジスタＴＰ７の第２端は、インバータＩＮＶ６の出力端に結合され、その制御端は、逆相リードデータ信号ＡＤｉＮを受信する。
【００２６】
出力回路４４０において、インバータＩＮＶ１０の入力端は、出力イネーブル信号ＯＥに結合される。ＮＡＮＤゲートＮＡＮＤ１の第１入力端は、Ｐ型トランジスタＴＰ５の第２端に結合され、その第２入力端は、出力イネーブル信号ＯＥを受信する。ＮＯＲゲートＮＯＲ１の第１入力端は、Ｐ型トランジスタＴＰ５の第２端に結合され、第２入力端は、インバータＩＮＶ１０の出力端に結合される。Ｐ型トランジスタＴＰ８の第１端は、電源電圧ＶＤＤに結合され、その制御端は、ＮＡＮＤゲートＮＡＮＤ１の出力端に結合され、Ｎ型トランジスタＴＮ１の第１端は、Ｐ型トランジスタＴＰ８の第２端に結合され、訂正後のデータ出力信号ＲＷＢｉを提供し、その制御端は、ＮＯＲゲートＮＯＲ１の出力端に結合され、その第２端は、グランド電圧ＧＮＤに結合される。出力回路４４０は、Ｎ型トランジスタＴＮ１の第１端に結合されるラッチ４４２を更に含むことができる。ラッチ４４２の回路構造は、リードビットラッチ４２０と同じで、２つのインバータＩＮＶが互いに結合して形成される。
【００２７】
図３Ｂを再び参照し、リードラッチ信号ＬＡＲがハイ論理レベルに切り替わると、リードビットラッチ４２０は、リードデータＡＤｉを受信してそのビット値をラッチし、対応する正ラッチビット信号ＥｉＴ及び逆ラッチビット信号ＥｉＮを生成する。図３Ｂにおいて、リードラッチ信号ＬＡＲのハイ論理レベル期間において、正ラッチビット信号ＥｉＴはロー論理レベルに変化し、逆ラッチビット信号ＥｉＮは、ハイ論理レベルに変化する。リードラッチ信号ＬＡＲがロー論理レベルに切り替わった後、データＭＤのｉ番目のビットがエラービットの場合、シンドロームデコード回路１６０からのエラーデコード信号ＳＤｉがハイ論理レベルに切り替わる。同じリードサイクルにおいて、訂正回路４３０は、エラーデコード信号ＳＤｉに基づいてリードビットラッチ４２０によってラッチされたエラーのビット値を反転するので、正ラッチビット信号ＥｉＴ及び逆ラッチビット信号ＥｉＮが反転を発生してエラーを訂正する。最後に、出力回路４４０は、出力イネーブル信号ＯＥに基づいて正しいデータ出力信号ＲＷＢｉを出力する。
【００２８】
図５Ａを参照し、データライト回路２３０は、インバータＩＮＶ１１、ライトスイッチ５１０、ライトスイッチ５２０、ライトビットラッチ５３０及び出力回路５４０を含む。インバータＩＮＶ１１の入力端は、対応するデータ出力信号ＲＷＢｉを受信する。ライトスイッチ５１０の入力端は、インバータＩＮＶ１１の出力端に結合され、第１ライトラッチ信号ＬＡＷｍによってオン又はオフに制御される。ライトスイッチ５２０の入力端は、対応する訂正ビット信号ＣＳｉを受信し、第２ライトラッチ信号ＬＤＷｍによってオン又はオフに制御される。ここで、ｍは０から７の整数であり、対応するマスクビットを示す。ライトビットラッチ５３０は、ライトスイッチ５１０の出力端及びライトスイッチ５２０の出力端に結合され、出力回路５４０は、ライトスイッチ５２０の出力端及びライトビットラッチ５３０の出力端に結合される。出力回路５４０は、ライトイネーブル信号ＷＥによって制御され、データ出力信号ＲＷＢｉ又は訂正ビット信号ＣＳｉをメモリセルアレイ１１０に書き込む。
【００２９】
ここで、出力回路５４０が出力するデータ信号ＭＤｉＴ及び逆相データ信号ＭＤｉＮは、データＭＤｉを新たに書き込むために、それぞれメモリセルアレイ１１０のビット線及び相補ビット線に送り返される。
【００３０】
図５Ａにおいて、ライトスイッチ５１０は、伝送ゲートＴＧ５方式で実施され、ライトスイッチ５２０は、伝送ゲートＴＧ６の方式で実施される。伝送ゲートＴＧ５の２つの制御端は、対応する第１ライトラッチ信号ＬＡＷｍ及び第１ライトラッチ信号ＬＡＷｍの逆相信号（逆相第１ライトラッチ信号と略記する）ＬＡＷｍＢをそれぞれ受信し、伝送ゲートＴＧ６の２つの制御端は、それぞれ第２ライトラッチ信号ＬＤＷｍ及び第２ライトラッチ信号ＬＤＷｍの逆相信号（逆相第２ライトラッチ信号と略記する）ＬＤＷｍＢを受信する。
【００３１】
ライトビットラッチ５３０は、インバータＩＮＶ１２及びインバータＩＮＶ１３を含む。インバータＩＮＶ１２の入力端は、インバータＩＮＶ１３の出力端に結合され、インバータＩＮＶ１３の入力端は、インバータＩＮＶ１２の出力端に結合され、インバータＩＮＶ１２の入力端は、伝送ゲートＴＧ５及び伝送ゲートＴＧ６の出力端に共通に結合される。
【００３２】
出力回路５４０において、インバータＩＮＶ１４はインバータＩＮＶ１５と直列に結合され、インバータＩＮＶ１４はライトイネーブル信号ＷＥによって受け取られる。ＮＡＮＤゲートＮＡＮＤ２の第１入力端はインバータＩＮＶ１２の出力端に結合され、第２入力端はインバータＩＮＶ１５の出力端に結合され、ＮＯＲゲートＮＯＲ２の第１入力端はインバータＩＮＶ１２の出力端に結合され、そして第２入力端はインバータＩＮＶ１４の出力端に結合される。Ｐ型トランジスタＴＰ９の第１端は電源電圧ＶＤＤに結合され、制御端はＮＡＮＤゲートＮＡＮＤ２の出力端に結合され、Ｎ型トランジスタＴＮ２の第１端はＰ型トランジスタＴＰ９の第２端に結合されて対応するデータ信号ＭＤｉＴを提供し、制御端はＮＯＲゲートＮＯＲ２の出力端に結合され、第２端はグランド電圧ＧＮＤに結合される。ＮＡＮＤゲートＮＡＮＤ３のうちの第１入力端は、インバータＩＮＶ１３の出力端に結合され、第２入力端は、インバータＩＮＶ１５の出力端に結合される。ＮＯＲゲートＮＯＲ３のうち第１入力端はインバータＩＮＶ１３の出力端に結合され、第２入力端はインバータＩＮＶ１４の出力端に結合される。Ｐ型トランジスタＴＰ１０の第１端は電源電圧ＶＤＤに結合され、制御端はＮＡＮＤゲートＮＡＮＤ３の出力端に結合され、Ｎ型トランジスタＴＮ３の第１端はＰ型トランジスタＴＰ１０の第２端に結合され、対応する逆相データ信号ＭＤｉＮを提供し、制御端はＮＯＲゲートＮＯＲ３の出力端に結合され、その第２端はグランド電圧ＧＮＤに結合される。
【００３３】
図５Ｂを参照し、データライト回路２３０は、制御信号発生回路５５０を更に含み、制御信号発生回路５５０は、初期ライトラッチ信号ＬＡＷ及びライトマスク信号ＤＭに基づいて第１ライトラッチ信号ＬＡＷｍ及び第２ライトラッチ信号ＬＤＷｍを生成する。本実施例において、ライトマスク信号ＤＭは、８ビットの信号であるので、ライトマスク信号ＤＭｍは、ｍ番目のビットに対応する信号を表し、ｍは０〜７の整数である。
【００３４】
制御信号発生回路５５０は、パリティライトラッチ信号ＬＡＷＰＴ及び逆相パリティライトラッチ信号ＬＡＷＰＢをパリティデータ読み書き回路１４０に提供し、対応する第１ライトラッチ信号ＬＡＷｍ及び第２ライトラッチ信号ＬＤＷｍ、及びその逆相信号をデータライト回路２３０に提供する。
【００３５】
制御信号発生回路５５０は、インバータＩＮＶ１６、インバータＩＮＶ１７、インバータＩＮＶ１８及び信号産生回路６１０を含む。インバータＩＮＶ１６及びインバータＩＮＶ１７は、直列に結合され、インバータＩＮＶ１６の入力端は、初期ライトラッチ信号ＬＡＷを受信し、インバータＩＮＶ１７出力は、パリティライトラッチ信号ＬＡＷＰＴをパリティデータ読み書き回路１４０に出力し、インバータＩＮＶ１８は、初期ライトラッチ信号ＬＡＷを受信して逆相パリティライトラッチ信号ＬＡＷＰＢを出力する。
【００３６】
補足説明として、リード動作を実行する時、ライトイネーブル信号ＷＥ、初期ライトラッチ信号ＬＡＷは、ロー論理レベルに維持される。
【００３７】
図５Ｂの信号産生回路６１０において、インバータＩＮＶ１９の出力端は、対応するライトマスク信号ＤＭｍを受信する。ＮＡＮＤゲートＮＡＮＤ４の第１入力端は、初期ライトラッチ信号ＬＡＷを受信し、その第２入力端は、インバータＩＮＶ１９の出力端に結合され、その出力端は、対応する逆相第１ライトラッチ信号ＬＡＷｍＢを出力する。インバータＩＮＶ２０の入力端は、ＮＡＮＤゲートＮＡＮＤ４の出力端に結合され、その出力端は、対応する第１ライトラッチ信号ＬＡＷｍを出力する。ＮＡＮＤゲートＮＡＮＤ５の  第１入力端は、初期ライトラッチ信号ＬＡＷを受信し、第２入力端は、対応するライトマスク信号ＤＭｍを受信し、その出力端は、対応する逆相第２ライトラッチ信号ＬＤＷｍＢを出力する。インバータＩＮＶ２１の入力端は、ＮＡＮＤゲートＮＡＮＤ５の出力端に結合され、その出力端は、対応する第２ライトラッチ信号ＬＤＷｍを出力する。
【００３８】
図６Ａは、本発明の一実施例によるメモリ装置のエラービットを発見していない場合のライト動作の波形説明図であり、図６Ｂは、本発明の一実施例によるメモリ装置のエラービットを訂正する場合のライト動作の波形説明図である。上記の実施例と共に図６Ａ及び図６Ｂを参照する。
【００３９】
図６Ａにおいて、メモリ装置１００がデータＭＤを書き込み且つ書き込むビットが訂正する必要がない時、メモリセルの選択信号ＣＳＬを選択するためのイネーブル時間（例えば、ハイ論理レベルを維持する時間）を通常書き込み時間と称する。通常書き込み時間において、訂正ビット信号ＣＳ及びライトマスク信号ＤＭは、ロー論理レベルを維持し続け、ライトスイッチ５１０はオンにされ、ライトスイッチ５２０はオフにされ、データライト回路２３０は、データ出力信号ＲＷＢｉを選択的にメモリセルアレイ１１０に書き込む。
【００４０】
図６Ｂにおいて、メモリ装置１００がデータＭＤ中にエラービットを発見した後、且つデータライト回路２３０が正しいデータを書き戻す時、選択信号ＣＳＬのイネーブル時間を訂正書き込み時間と称する。訂正書き込み時間において、リードラッチ信号ＬＡＲがロー論理レベルに切り替わった後、エラービット位置に対応するエラーデコード信号ＳＤｉの論理レベルがハイレベルになり、対応してデータ訂正回路２２０が出力する訂正ビット信号ＣＳｉもハイ論理レベルに切り替わる。補足説明として、シンドローム発生回路１５０も対応してパリティデータライト信号ＮＳをパリティデータ読み書き回路１４０に出力し、パリティデータＰＭを更新する。
【００４１】
次に、データライト回路２３０がライド動作を行い、対応する第１ライトラッチ信号ＬＡＷｍがライトスイッチ５１０をオフにし、対応する第２ライトラッチ信号ＬＤＷｍがライトスイッチ５２０をオンにし、訂正ビット信号ＣＳｉにデータ出力信号ＲＷＢｉを置き換えて出力回路５４０に入力させ、ライトイネーブル信号ＷＥのイネーブル時間において正しいビット値を書き込む。
【００４２】
言い換えれば、書き込もうとするビットが元々正しい時、データライト回路２３０は、データ出力信号ＲＷＢｉをメモリセルアレイ１１０に書き込み、書き込もうとするビットがエラービットである時、データライト回路２３０が訂正ビット信号ＣＳｉをメモリセルアレイ１１０に書き込む。
【００４３】
特に、本実施例において、選択信号ＣＳＬのイネーブル時間は、変更することができ、訂正書き込み時間は、通常書き込み時間よりも長くなる。メモリ装置１００がエラービットを発見した時、選択信号ＣＳＬのイネーブル時間を延長することでデータライト回路１３０及びパリティデータ読み書き回路１４０は、訂正を行う同じ１つのサイクルにおいて、正しいデータをメモリセルアレイ１１０に書き戻し、パリティデータＰＭを更新することができる。即ち、選択信号ＣＳＬは、１回イネーブルにするだけで検査訂正及び更新の動作を完成することができる。
次に、シンドローム発生回路１５０の回路構造の詳細を説明する。
【００４４】
図７Ａは、本発明の一実施例によるシンドローム発生回路の回路説明図であり、図７Ｂは、本発明の一実施例によるシンドローム発生回路の内部演算回路の回路説明図であり、図７Ｃは、本発明の一実施例によるシンドローム発生回路のシンドローム制御信号発生回路の回路説明図である。
【００４５】
先ず、図７Ａを参照し、シンドローム発生回路１５０は、内部演算回路７１０及び複数ＸＯＲゲートＸＯＲ２を含み、内部動作回路７１０は、複数の伝送ゲートＴＧ（図７Ｂの伝送ゲートＴＧ７〜ＴＧ９）及び複数の第１ＸＯＲゲートＸＯＲ１とを含む。
【００４６】
図７Ｂにおいて、内部演算回路７１０は、複数の伝送ゲートＴＧを制御してデータ出力信号ＲＷＢ、訂正ビット信号ＣＳ又はリードビット信号ＲＤを複数のＸＯＲゲートＸＯＲ１に選択的に提供し、パリティデータライト信号ＮＳを出力する。具体的には、内部演算回路７１０は、複数の入力回路７２０を有する。各入力回路７２０は、対応するデータ出力信号ＲＷＢｉを受信する以外に、更に、データリード回路２１０から対応するリードビット信号ＲＤｉを受信し、データ訂正回路２２０から対応する訂正ビット信号ＣＳｉを受信することができる。内部演算回路７１０は、入力回路７２０内の複数の伝送ゲートＴＧ７〜ＴＧ９を制御することでリードビット信号ＲＤ、データ出力信号ＲＷＢ、訂正ビット信号ＣＳのうちの１つの信号を対応するＸＯＲゲートＸＯＲ１に選択的に入力する。
【００４７】
詳細には、伝送ゲートＴＧ７は、対応するリードビット信号ＲＤｉを受信し、且つライトデータ制御信号ＷＥＤ及びライトデータ制御信号ＷＥＤの逆相信号ＷＥＤＢによって制御され、伝送ゲートＴＧ８は、データ出力信号ＲＷＢｉを受信し、ライトデータ選択信号ＷＥｍ及びライトデータ選択信号ＷＥｍの逆相信号ＷＥｍＢによって制御され、伝送ゲートＴＧ９は、訂正ビット信号ＣＳｉを受信し、ライトマスク選択信号ＤＷｍ及びライトマスク選択信号ＤＷｍの逆相信号ＤＷｍＢによって制御される。
【００４８】
メモリ装置１００がリード動作を実行する時、入力回路７２０は、リードビット信号ＲＤｉを選択的に受信し、伝送ゲートＴＧ７をオンにし、伝送ゲートＴＧ８及び伝送ゲートＴＧ９をオフにする。メモリ装置１００がライト動作を実行する時、入力回路７２０は、伝送ゲートＴＧ７をオフにし、ライトマスク信号ＤＭに基づいて伝送ゲートＴＧ８又は伝送ゲートＴＧ９をオンにしてデータ出力信号ＲＷＢｉ又は訂正ビット信号ＣＳｉを選択的に受信する。
【００４９】
多段のＸＯＲゲートＸＯＲ１の演算を経て、内部動作回路７１０は、最終的にパリティデータライト信号ＮＳｊを出力し、本実施例のパリティビットは、７ビットであるので、ｊは０〜６の整数であり、パリティデータライト信号ＮＳｊは、パリティデータライト信号ＮＳのｊ番目のビットに対応する信号を表す。
【００５０】
図７Ａにおいて、複数のＸＯＲゲートＸＯＲ２は、内部演算回路７１０から対応するパリティデータライト信号ＮＳｊを受信し、パリティデータ読み書き回路１４０から対応するパリティリード信号ＰＳｊを受信する。シンドローム発生回路１５０は、パリティリード信号ＰＳ及びパリティデータライト信号ＮＳを比較してシンドローム信号ＳＹを出力する。シンドロームデコード回路１６０は、シンドローム信号ＳＹ及びデコード制御信号ＳＤＥを受信し、シンドローム信号ＳＹに対してデコード演算を実行し、エラーデコード信号ＳＤをデータ読み書き回路１３０のデータ訂正回路２２０に出力する。
【００５１】
シンドローム発生回路１５０は、上記伝送ゲートＴＧの制御信号を生成することに用いられるシンドローム制御信号発生回路７３０を更に含む。図７Ｃのシンドローム制御信号発生回路７３０の回路構造は、図５Ｂの制御信号発生回路５５０と類似するので、シンドローム制御信号発生回路７３０の動作の詳細は、ここでは再度説明しない。
【００５２】
次に、パリティデータ読み書き回路１４０の具体的な回路構造を説明する。
図８は、本発明の一実施例によるパリティデータ読み書き回路の回路説明図であり、図９は、本発明の一実施例によるパリティデータライト回路の回路説明図である。
【００５３】
先ず、図８を参照し、パリティデータ読み書き回路１４０は、パリティデータリード回路８１０及びパリティデータライト回路８２０を含む。パリティデータリード回路８１０は、パリティデータメモリセルアレイ１２０及びシンドローム演算回路１７０に結合され、パリティデータメモリセルアレイ１２０からパリティデータＰＭを読み出し、パリティリード信号ＰＳをシンドローム演算回路１７０のシンドローム発生回路１５０に出力することに用いられる。パリティデータライト回路８２０は、パリティデータメモリセルアレイ１２０及びシンドローム演算回路１７０のシンドローム発生回路１５０に結合され、訂正後のパリティデータＰＭをパリティデータメモリセルアレイ１２０に書き込むことに用いられる。
【００５４】
メモリ装置１００がリード動作を実行する時、パリティデータリード回路８１０は、パリティデータメモリセルアレイ１２０からパリティデータＰＭを読み出してパリティリード信号ＰＳをシンドローム発生回路１５０に出力することができる。シンドローム発生回路１５０は、パリティリード信号ＰＳに基づいてリードビット信号ＲＤにエラービットがあるか否かを検査する。エラービットが存在する場合、対応するエラーデコード信号ＳＤｉが論理レベルを変更する。本実施例において、データＭＤのｉ番目のビットがエラーであれば、エラーデコード信号ＳＤｉは、図３Ｂに示されるように、ハイ論理レベルに変化する。
【００５５】
パリティデータリード回路８１０の回路の詳細は、図３Ａを参照することができ、当業者は、データリード回路２１０から十分な提案、教示及び実施方式を得ることができ、ここでは再度説明しない。
【００５６】
図９は、パリティデータライト回路８２０の回路詳細を示し、その回路構造は、図５Ａのデータライト回路２３０に類似しており、当業者は、データ書込回路２３０から十分な提案、教示及び実施方式を得ることができ、ここでは再度説明しない。
【００５７】
図６Ｂを参照し、シンドローム発生回路１５０がリードビット信号ＲＤにエラービットがあることを検出する時、データライト回路２３０は、リードビット信号ＲＤに訂正を行い、シンドローム発生回路１５０は、エラービット位置を記録する訂正ビット信号ＣＳに基づいて新しいパリティデータライト信号ＮＳを出力する。パリティデータライト回路８２０は、新しいパリティデータライト信号ＮＳをパリティデータメモリセルアレイ１２０に書き込み、パリティデータＰＭを更新する。図９のパリティデータＰＭは、パリティデータデータ信号ＰＭｊＴ及び逆相パリティデータ信号ＰＭｊＮからなる差動信号を含み、ｊは、０〜６の整数であり、対応するパリティビットを表す。
【００５８】
上記を総合し、本発明のメモリ装置は、１つのリードサイクルにおいてメモリセルアレイからデータを読み出し、検査を行うことができ、データ中に１つのエラービットがあることを発見した時、本発明のメモリ装置は、同じ１つのリードサイクルにおいてエラーを訂正し、正しいデータを出力することができる。また、本発明のメモリ装置は、更に訂正ビット信号をデータライト回路及びシンドローム発生回路に同時に出力することができる。選択信号のイネーブル時間を延長することによって、データライト回路は、訂正後のデータをメモリセルアレイに書き戻すことができ、且つシンドローム発生回路は、新たなパリティデータライト信号をパリティデータライト回路に出力し、パリティデータを更新することができる。このように、選択信号は、書き込むメモリセルに対して１回のイネーブル時間を提供するだけでデータの訂正及び更新を完成することができ、エラーを即時に検査及び訂正する効果を達成する。
【００５９】
本発明は、上記のように実施例を開示したが、それは本発明を限定するためのものではなく、当業者は、本発明の精神及び範囲から逸脱することなく、いくらかの変更及び修飾を行うことができ、故に本発明の保護範囲は、後述の特許請求の範囲が定義するものを基準とする。
【符号の説明】
【００６０】
１００  メモリ装置
１１０  メモリセルアレイ
１２０  パリティデータメモリセルアレイ
１３０  データ読み書き回路
１４０  パリティデータ読み書き回路
１５０  シンドローム発生回路
１６０  シンドロームデコード回路
１７０  シンドローム演算回路
２１０  データリード回路
２２０  データ訂正回路
２３０  データライト回路
３１０  リードスイッチ
３２０  プリチャージ回路
３３０  増幅回路
３３２  アンプ
４１０  訂正スイッチ
４２０  リードビットラッチ
４３０  訂正回路
４４０、５４０  出力回路
４４２  ラッチ
５１０、５２０  ライトスイッチ
５３０  ライトビットラッチ
５５０  制御信号発生回路
６１０  信号産生回路
７１０  シンドローム演算回路
７２０  入力回路
７３０  シンドローム制御信号発生回路
８１０  パリティデータリード回路
８２０  パリティデータライト回路
ＡＤ、ＡＤｉ  リードデータ
ＡＤｉＴ  リードデータ信号
ＡＤｉＮ  逆相リードデータ信号
ＢＬ  ビット線
ＢＬＮ  相補ビット線
ＣＳ  訂正ビット信号
ＤＥ  リードイネーブル信号
ＤＭ  ライトマスク信号
ＤＷｍ  ライトマスク選択信号
ＤＷｍＢ  逆相ライトマスク選択信号
ＥｉＴ  正ラッチビット信号
ＥｉＮ  逆ラッチビット信号
ＧＮＤ  グランド電圧
ＬＡＲ  リードラッチ信号
ＬＡＷＩＮ  初期ライトラッチ信号
ＬＡＷｍ  第１ライトラッチ信号
ＬＡＷｍＢ  逆相第１ライトラッチ信号
ＬＤＷｍ  第２ライトラッチ信号
ＬＤＷｍＢ  逆相第２ライトラッチ信号
ＬＡＷＰＴ  パリティライトラッチ信号
ＬＡＷＰＢ  逆相パリティライトラッチ信号
ＭＤ  データ
ＭＤｉＴ  データ信号
ＭＤｉＮ  逆相データ信号
ＮＡＮＤ１〜ＮＡＮＤ５  ＮＡＮＤゲート
ＮＯＲ１〜ＮＯＲ３  ＮＯＲゲート
ＮＳ  パリティデータライト信号
ＩＮＶ、ＩＮＶ１〜ＩＮＶ２１  インバータ
ＯＥ  出力イネーブル信号
ＰＢ  プリチャージ信号
ＰＭ  パリティデータ
ＰＳ  パリティリード信号
ＲＷＢ、ＲＷＢｉ  データ出力信号
ＲＤ、ＲＤｉ  リードビット信号
ＳＹ  シンドローム信号
ＳＤ、ＳＤｉ  エラーデコード信号
ＳＤＥ  デコード制御信号
ＴＧ、ＴＧ１〜ＴＧ９  伝送ゲート
Ｔ３１、Ｔ３２、ＴＰ１〜ＴＰ１０  Ｐ型トランジスタ
Ｔ３３、Ｔ３４、Ｔ３５、ＴＮ１〜ＴＮ３  Ｎ型トランジスタ
ＶＤＤ  電圧電源
ＶＳＳ  低電圧
ＷＥ  ライトイネーブル信号
ＷＥＤ  ライトデータ制御信号
ＷＥＤＢ  逆相ライトデータ制御信号
ＷＥｍ  ライトデータ選択信号
ＷＥｍＢ  逆相ライトデータ選択信号
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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