(57)【要約】【課題】デッドタイムを短くすることができる時間計測デバイスを得る。【解決手段】本開示の時間計測デバイスは、受光素子と、遅延時間を変更可能な遅延回路とを有し、第１の動作モードにおいて、遅延時間に応じたパルス幅を有する受光パルスを含むパルス信号を出力信号として出力可能であり、第２の動作モードにおいて、遅延回路を用いてリングオシレータを構成可能であり、リングオシレータにおける発振信号を出力信号として出力可能な画素と、出力信号に基づいて時間計測処理を行うことが可能な時間計測部とを備える。【選択図】図４
2020024138.tif 000002
【特許請求の範囲】
【請求項１】
受光素子と、遅延時間を変更可能な遅延回路とを有し、第１の動作モードにおいて、前記遅延時間に応じたパルス幅を有する受光パルスを含むパルス信号を出力信号として出力可能であり、第２の動作モードにおいて、前記遅延回路を用いてリングオシレータを構成可能であり、前記リングオシレータにおける発振信号を前記出力信号として出力可能な画素と、
前記出力信号に基づいて時間計測処理を行うことが可能な時間計測部と
を備えた時間計測デバイス。
【請求項２】
前記時間計測処理は、前記第２の動作モードにおいて、前記発振信号に基づいて、前記遅延回路の前記遅延時間を計測することを含む
請求項１に記載の時間計測デバイス。
【請求項３】
前記発振信号は、第１の論理レベルと第２の論理レベルとの間で遷移し、
前記時間計測処理は、前記第１の論理レベルが継続される時間の長さを計測することにより、前記遅延回路の前記遅延時間を計測することを含む
請求項２に記載の時間計測デバイス。
【請求項４】
前記時間計測部が計測した前記遅延時間に基づいて、前記遅延回路の前記遅延時間を調整可能な遅延制御部をさらに備えた
請求項２に記載の時間計測デバイス。
【請求項５】
前記画素を複数備え、
複数の前記画素における前記遅延回路の前記遅延時間は、１つの遅延設定に基づいて設定され、
前記時間計測処理は、前記第２の動作モードにおいて、前記複数の画素からそれぞれ出力された複数の前記発振信号に基づいて、前記複数の画素における前記遅延回路の前記遅延時間を計測することを含み、
前記遅延制御部は、前記時間計測部が計測した前記遅延時間に基づいて、前記遅延設定を生成可能である
請求項４に記載の時間計測デバイス。
【請求項６】
前記時間計測処理は、前記第１の動作モードにおいて、前記パルス信号に基づいて、前記受光素子の受光タイミングを検出することを含む
請求項１に記載の時間計測デバイス。
【請求項７】
前記画素は、オン状態になることにより受光ノードと第１の電源ノードとを接続可能なスイッチを有し、
前記受光素子は、前記受光ノードと第２の電源ノードとの間に挿設され、
前記遅延回路は、前記第１の動作モードにおいて、前記受光ノードの電圧に応じた信号を遅延し、
前記スイッチは、前記第１の動作モードにおいて、前記遅延回路により遅延された信号に基づいてオン状態になることが可能である
請求項１に記載の時間計測デバイス。
【請求項８】
前記画素は、セレクタをさらに有し、
前記パルス信号は、前記受光ノードの電圧に応じた信号であり、
前記セレクタは、前記第１の動作モードにおいて前記パルス信号を前記出力信号として選択可能であり、前記第２の動作モードにおいて前記発振信号を前記出力信号として選択可能である
請求項７に記載の時間計測デバイス。
【請求項９】
前記受光素子は、第１の半導体基板に形成され、
前記遅延回路および前記スイッチは、前記第１の半導体基板に重ね合わされた第２の半導体基板に形成された
請求項７に記載の時間計測デバイス。
【請求項１０】
前記受光素子は、シングルフォトンアバランシェダイオードである
請求項１に記載の時間計測デバイス。
【請求項１１】
光を射出可能な光源と、
前記光に対応する反射光を検出可能な受光素子と、遅延時間を変更可能な遅延回路とを有し、第１の動作モードにおいて、前記遅延時間に応じたパルス幅を有する受光パルスを含むパルス信号を出力信号として出力可能であり、第２の動作モードにおいて、前記遅延回路を用いてリングオシレータを構成可能であり、前記リングオシレータにおける発振信号を前記出力信号として出力可能な画素と、
前記出力信号に基づいて時間計測処理を行うことが可能な時間計測部と
を備えた時間計測装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、光を射出したタイミングから光を検出したタイミングまでの時間を計測する時間計測デバイスおよび時間計測装置に関する。
【背景技術】
【０００２】
計測対象物までの距離を測定する際、しばしば、ＴＯＦ（Time Of Flight）法が用いられる。このＴＯＦ法では、光を射出するとともに、計測対象物により反射された反射光を検出する。そして、ＴＯＦ法では、光を射出したタイミングおよび反射光を検出したタイミングの間の時間差を計測することにより、計測対象物までの距離を計測する。
【０００３】
ところで、受光素子には、しばしばアバランシェフォトダイオードが用いられる。特許文献１には、アバランシェフォトダイオードおよび抵抗素子が直列接続された光受信装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−２００１４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このような受光素子を含む回路では、フォトンを検出した後に、しばらくの間、次のフォトンを検出しにくい期間がある。この期間の長さは、デッドタイムとも呼ばれる。時間計測デバイスでは、このデッドタイムが短いことが望まれる。
【０００６】
デッドタイムを短くすることができる時間計測デバイスおよび時間計測装置を提供することが望ましい。
【課題を解決するための手段】
【０００７】
本開示の一実施の形態における時間計測デバイスは、画素と、時間計測部とを備える。画素は、受光素子と、遅延時間を変更可能な遅延回路とを有し、第１の動作モードにおいて、遅延時間に応じたパルス幅を有する受光パルスを含むパルス信号を出力信号として出力可能であり、第２の動作モードにおいて、遅延回路を用いてリングオシレータを構成可能であり、リングオシレータにおける発振信号を出力信号として出力可能に構成される。時間計測部は、出力信号に基づいて時間計測処理を行うことが可能に構成される。
【０００８】
本開示の一実施の形態における時間計測装置は、光源と、画素と、時間計測部とを備える。光源は、光を射出可能に構成される。画素は、光に対応する反射光を検出可能な受光素子と、遅延時間を変更可能な遅延回路とを有し、第１の動作モードにおいて、遅延時間に応じたパルス幅を有する受光パルスを含むパルス信号を出力信号として出力可能であり、第２の動作モードにおいて、遅延回路を用いてリングオシレータを構成可能であり、リングオシレータにおける発振信号を出力信号として出力可能に構成される。時間計測部は、出力信号に基づいて時間計測処理を行うことが可能に構成される。
【０００９】
本開示の一実施の形態における時間計測デバイスおよび時間計測装置では、受光素子と、遅延時間を変更可能な遅延回路とを用いて、画素が構成される。第１の動作モードでは、遅延時間に応じたパルス幅を有する受光パルスを含むパルス信号が、画素から出力される。第２の動作モードでは、遅延回路を用いてリングオシレータが構成され、このリングオシレータにおける発振信号が、画素から出力される。そして、この画素から出力された信号に基づいて、時間計測処理が行われる。
【発明の効果】
【００１０】
本開示の一実施の形態における時間計測デバイスおよび時間計測装置によれば、第２の動作モードにおいて、画素が発振信号を出力し、時間計測部がこの信号に基づいて時間計測処理を行うようにしたので、デッドタイムを短くすることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
【図面の簡単な説明】
【００１１】
【図１】本開示の一実施の形態に係る時間計測装置の一構成例を表す構成図である。
【図２】図１に示した時間計測デバイスの一構成例を表すブロック図である。
【図３】図１に示した画素アレイの一構成例を表す説明図である。
【図４】図３に示した画素の一構成例を表す回路図である。
【図５Ａ】図４に示したリングオシレータの一構成例を表す回路図である。
【図５Ｂ】図４に示したリングオシレータの他の構成例を表す回路図である。
【図５Ｃ】図４に示したリングオシレータの他の構成例を表す回路図である。
【図５Ｄ】図４に示したリングオシレータの他の構成例を表す回路図である。
【図５Ｅ】図４に示したリングオシレータの他の構成例を表す回路図である。
【図６】可変遅延回路の遅延時間の調整処理の一例を表す説明図である。
【図７】図２に示した時間計測デバイスの実装例を表す説明図である。
【図８】図１に示した時間計測装置の一動作例を表すタイミング波形図である。
【図９】図４に示した画素の一動作例を表す説明図である。
【図１０】図４に示した画素の一動作例を表すタイミング波形図である。
【図１１】図２に示した時間計測デバイスの一動作例を表すタイミング図である。
【図１２】図４に示した画素の他の動作例を表す説明図である。
【図１３】図２に示した時間計測デバイスの他の動作例を表すタイミング図である。
【図１４】比較例に係る画素の一構成例を表す回路図である。
【図１５】他の比較例に係る画素の一構成例を表す回路図である。
【図１６】図４に示した画素の一構成例を表す回路図である。
【図１７】変形例に係る画素の一構成例を表す回路図である。
【図１８】他の変形例に係る可変遅延回路の遅延時間の調整処理の一例を表す説明図である。
【図１９】他の変形例に係る可変遅延回路の遅延時間の調整処理の一例を表す説明図である。
【図２０】適用例に係る時間計測装置の一構成例を表す構成図である。
【図２１】車両制御システムの概略的な構成の一例を示すブロック図である。
【図２２】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【００１２】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．適用例
３．移動体への応用例
【００１３】
＜１．実施の形態＞
［構成例］
図１は、一実施の形態に係る時間計測装置（時間計測装置１）の一構成例を表すものである。時間計測装置１は、光を射出するとともに、計測対象物により反射された反射光を検出し、光を射出したタイミングおよび反射光を検出したタイミングの間の時間差を計測するように構成される。時間計測装置１は、光源１１と、光源駆動部１２と、拡散レンズ１３と、集光ミラー１４と、時間計測デバイス２０とを備えている。
【００１４】
光源１１は、光源駆動部１２により駆動され、光を射出するように構成される。光源１１は、例えば、パルスレーザ光源を用いて構成される。
【００１５】
光源駆動部１２は、発光トリガ信号ＴＲＧに基づいて光源１１を駆動するように構成される。具体的には、光源駆動部１２は、時間計測デバイス２０から供給された発光トリガ信号ＴＲＧに基づいて、光源１１が発光トリガ信号ＴＲＧに含まれるトリガパルスに応じたタイミングで光を射出するように、光源１１の動作を制御するようになっている。
【００１６】
拡散レンズ１３は、光源１１から射出した光を所定の角度範囲内に拡散させるように構成される。そして、拡散レンズ１３により拡散された光（出射光Ｌ１）は、時間計測装置１から射出されるようになっている。
【００１７】
集光ミラー１４は、計測対象物９により反射されて時間計測装置１に入射した光（反射光Ｌ２）を、時間計測デバイス２０の受光面Ｓに向けて反射させるように構成される。
【００１８】
時間計測デバイス２０は、集光ミラー１４により反射された光を検出し、光源１１が光を射出したタイミングおよび時間計測デバイス２０の受光素子３１（後述）が光を検出したタイミングの間の時間差を計測するように構成される。時間計測デバイス２０に入射する光は、計測対象物９により反射されて時間計測装置１に入射した光と実質的に同じであるので、以下では、説明の便宜上、時間計測デバイス２０に入射する光を反射光Ｌ２とも呼ぶ。また、時間計測デバイス２０は、発光トリガ信号ＴＲＧを生成し、生成した発光トリガ信号ＴＲＧを光源駆動部１２に供給する動作をも行うようになっている。
【００１９】
また、時間計測デバイス２０は、キャリブレーションモードにおいて、後述するように、画素３０に含まれる可変遅延回路５０の遅延時間を調整するキャリブレーション処理をも行うようになっている。
【００２０】
図２は、時間計測デバイス２０の一構成例を表すものである。時間計測デバイス２０は、画素アレイ２１と、選択信号生成部２２と、信号生成部２３と、同期部２４と、加算部２５と、ヒストグラム生成部２６と、処理部２７と、制御部２８とを備えている。
【００２１】
画素アレイ２１は、マトリクス状に配置された複数の画素３０を有している。
【００２２】
図３は、画素アレイ２１の一構成例を表すものである。この図３は、画素アレイ２１における複数の画素３０のうちの４個（＝２×２）の画素３０を図示している。図４は、画素３０の一構成例を表すものである。画素３０は、受光素子３１と、画素回路４０とを有している。
【００２３】
受光素子３１は、光を検出する光電変換素子であり、例えば、シングルフォトンアバランシェダイオード（ＳＰＡＤ）を用いて構成される。受光素子３１のアノードには電圧Ｖbdが供給され、カソードは画素回路４０に接続されている。
【００２４】
画素回路４０は、図４に示したように、トランジスタ４１，４２と、インバータＩＶと、論理和（ＯＲ）回路４３と、リングオシレータ４４と、論理和回路４６と、レベル変換回路ＢＵＦ１，ＢＵＦ２と、セレクタ４７と、論理積（ＡＮＤ）回路４８と、論理和回路４９とを有している。
【００２５】
トランジスタ４１，４２は、Ｐ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである。トランジスタ４１のソースには電圧Ｖeが供給され、ゲートは論理和回路４６の出力端子に接続され、ドレインは受光素子３１のカソード、トランジスタ４２のドレイン、およびインバータＩＶの入力端子に接続される。トランジスタ４２のソースには電圧Ｖeが供給され、ゲートはインバータＩＶの出力端子、論理和回路４３の第１の入力端子、およびレベル変換回路ＢＵＦ１の入力端子に接続され、ドレインは受光素子３１のカソード、トランジスタ４１のドレイン、およびインバータＩＶの入力端子に接続される。
【００２６】
インバータＩＶの入力端子は受光素子３１のカソードおよびトランジスタ４１，４２のドレインに接続され、出力端子はトランジスタ４２のゲート、論理和回路４３の第１の入力端子、およびレベル変換回路ＢＵＦ１の入力端子に接続される。
【００２７】
論理和回路４３の第１の入力端子はインバータＩＶの出力端子、トランジスタ４２のゲート、およびレベル変換回路ＢＵＦ１の入力端子に接続され、第２の入力端子には制御信号ＥＮ＿ＣＡＬが供給され、出力端子はリングオシレータ４４に接続される。
【００２８】
リングオシレータ４４は、反転論理積（ＮＡＮＤ）回路４５と、可変遅延回路５０とを有している。反転論理積回路４５の第１の入力端子は論理和回路４３の出力端子に接続され、第２の入力端子は可変遅延回路５０の出力端子、レベル変換回路ＢＵＦ２の入力端子、および論理和回路４６の第２の入力端子に接続され、出力端子は可変遅延回路５０の入力端子に接続される。可変遅延回路５０は、反転論理積回路４５から供給された信号を、制御信号ＤＳＥＴに応じた遅延時間の分だけ遅延するように構成される。可変遅延回路５０の入力端子は反転論理積回路４５の出力端子に接続され、出力端子はレベル変換回路ＢＵＦ２の入力端子、反転論理積回路４５の第２の入力端子、および論理和回路４６の第２の入力端子に接続される。
【００２９】
リングオシレータ４４では、反転論理積回路４５は、第１の入力端子での信号が高レベルである場合には、第２の入力端子での信号を反転し、反転された信号を出力する。これにより、リングオシレータ４４は、発振動作を行い、可変遅延回路５０における遅延時間に応じた周波数を有する発振信号ＳＯを生成する。また、反転論理積回路４５は、第１の入力端子での信号が低レベルである場合には、高レベルを出力する。これにより、リングオシレータ４４は、発振動作を停止するようになっている。
【００３０】
図５Ａ〜５Ｅは、リングオシレータ４４の具体的な構成例を表すものである。これらのリングオシレータ４４は、可変遅延回路５０の構成が互いに異なっている。
【００３１】
図５Ａに示したリングオシレータ４４（リングオシレータ４４Ａ）は、可変遅延回路５０Ａを有している。可変遅延回路５０Ａは、４つのインバータ５１〜５４と、電流源５９Ａとを有している。４つのインバータ５１〜５４のそれぞれは、例えば、ＣＭＯＳ（complementary metal oxide semiconductor）インバータである。インバータ５１の入力端子は可変遅延回路５０Ａの入力端子Ｔinに接続され、出力端子はインバータ５２の入力端子に接続される。インバータ５２の入力端子はインバータ５１の出力端子に接続され、出力端子はインバータ５３の入力端子に接続される。インバータ５３の入力端子はインバータ５２の出力端子に接続され、出力端子はインバータ５４の入力端子に接続される。インバータ５４の入力端子はインバータ５３の出力端子に接続され、出力端子は可変遅延回路５０Ａの出力端子Ｔoutに接続される。インバータ５１〜５４の電源端子は電流源５９Ａに接続される。電流源５９Ａは、一端から他端に向かって電流を流すとともに、制御信号ＤＳＥＴに基づいて、その電流の電流値を変更可能に構成される。電流源５９Ａの一端には電圧Ｖeが供給され、他端はインバータ５１〜５４の電源端子に接続される。
【００３２】
リングオシレータ４４Ａでは、可変遅延回路５０Ａにおける遅延時間が、電流源５９Ａが生成する電流の電流値に応じて変化する。具体的には、例えば、電流源５９Ａが生成する電流の電流値が大きい場合には、インバータ５１〜５４における遅延時間が短くなり、電流源５９Ａが生成する電流の電流値が小さい場合には、インバータ５１〜５４における遅延時間が長くなる。このようにして、リングオシレータ４４Ａは、可変遅延回路５０Ａにおける遅延時間に応じた周波数で発振動作を行うようになっている。
【００３３】
図５Ｂに示したリングオシレータ４４（リングオシレータ４４Ｂ）は、可変遅延回路５０Ｂを有している。可変遅延回路５０Ｂは、４つのインバータ５１〜５４と、４つの電流源５１Ｂ，５２Ｂ，５３Ｂ，５４Ｂとを有している。電流源５１Ｂ，５２Ｂ，５３Ｂ，５４Ｂのそれぞれは、一端から他端に向かって電流を流すとともに、制御信号ＤＳＥＴに基づいて、その電流の電流値を変更可能に構成される。電流源５１Ｂの一端には電圧Ｖeが供給され、他端はインバータ５１の電源端子に接続される。電流源５２Ｂの一端には電圧Ｖeが供給され、他端はインバータ５２の電源端子に接続される。電流源５３Ｂの一端には電圧Ｖeが供給され、他端はインバータ５３の電源端子に接続される。電流源５４Ｂの一端には電圧Ｖeが供給され、他端はインバータ５４の電源端子に接続される。
【００３４】
リングオシレータ４４Ｂでは、可変遅延回路５０Ｂにおける遅延時間が、電流源５１Ｂ，５２Ｂ，５３Ｂ，５４Ｂが生成する電流の電流値に応じて変化する。具体的には、例えば、電流源５１Ｂが生成する電流の電流値が大きい場合には、インバータ５１における遅延時間が短くなり、電流源５１Ｂが生成する電流の電流値が小さい場合には、インバータ５１における遅延時間が長くなる。インバータ５２〜５４についても同様である。これにより、リングオシレータ４４Ｂは、可変遅延回路５０Ｂにおける遅延時間に応じた周波数で発振動作を行うようになっている。
【００３５】
図５Ｃに示したリングオシレータ４４（リングオシレータ４４Ｃ）は、可変遅延回路５０Ｃを有している。可変遅延回路５０Ｃは、４つのインバータ５１〜５４と、４つの可変容量素子５１Ｃ，５２Ｃ，５３Ｃ，５４Ｃとを有している。４つの可変容量素子５１Ｃ，５２Ｃ，５３Ｃ，５４Ｃのそれぞれは、制御信号ＤＳＥＴに基づいて容量値を変更可能に構成される。可変容量素子５１Ｃの一端はインバータ５１の出力端子およびインバータ５２の入力端子に接続され、他端は接地される。可変容量素子５２Ｃの一端はインバータ５２の出力端子およびインバータ５３の入力端子に接続され、他端は接地される。可変容量素子５３Ｃの一端はインバータ５３の出力端子およびインバータ５４の入力端子に接続され、他端は接地される。可変容量素子５４Ｃの一端はインバータ５３の出力端子および反転論理積回路４５の第２の入力端子に接続され、他端は接地される。
【００３６】
リングオシレータ４４Ｃでは、可変遅延回路５０Ｃにおける遅延時間が、可変容量素子５１Ｃ，５２Ｃ，５３Ｃ，５４Ｃの容量値に応じて変化する。具体的には、例えば、可変容量素子５１Ｃの容量値が小さい場合には、インバータ５１における遅延時間が短くなり、可変容量素子５１Ｃの容量値が大きい場合には、インバータ５１における遅延時間が長くなる。インバータ５２〜５４についても同様である。このようにして、リングオシレータ４４Ｃは、可変遅延回路５０Ｃにおける遅延時間に応じた周波数で発振動作を行うようになっている。
【００３７】
図５Ｄに示したリングオシレータ４４（リングオシレータ４４Ｄ）は、可変遅延回路５０Ｄを有している。可変遅延回路５０Ｄは、２つのインバータ５１，５２と、電流源５１Ｄと、可変容量素子５７Ｄとを有している。インバータ５２の出力端子は、可変遅延回路５０Ｄの出力端子Ｔoutに接続される。電流源５１Ｄは、一端から他端に向かって電流を流すとともに、制御信号ＤＳＥＴに基づいて、その電流の電流値を変更可能に構成される。電流源５１Ｄの一端には電圧Ｖeが供給され、他端はインバータ５１の電源端子に接続される。可変容量素子５７Ｄは、制御信号ＤＳＥＴに基づいて容量値を変更可能に構成される。可変容量素子５７Ｄの一端はインバータ５１の出力端子およびインバータ５２の入力端子に接続され、他端は接地される。
【００３８】
リングオシレータ４４Ｄでは、可変遅延回路５０Ｄにおける遅延時間が、電流源５１Ｄが生成する電流の電流値、および可変容量素子５７Ｄの容量値に応じて変化する。具体的には、例えば、電流源５１Ｄが生成する電流の電流値が大きく、可変容量素子５７Ｄの容量値が小さい場合には、インバータ５１における遅延時間が短くなる。また、例えば、電流源５１Ｄが生成する電流の電流値が小さく、可変容量素子５７Ｄの容量値が大きい場合には、インバータ５１における遅延時間が長くなる。このようにして、リングオシレータ４４Ｄは、可変遅延回路５０Ｄにおける遅延時間に応じた周波数で発振動作を行う。リングオシレータ４４Ｄでは、電流源５１Ｄおよび可変容量素子５７Ｄを設けるようにしたので、インバータ５１における遅延時間の可変範囲を広くすることができ、その結果、可変遅延回路５０Ｄにおけるインバータの数を減らすことができる。
【００３９】
図５Ｅに示したリングオシレータ４４（リングオシレータ４４Ｅ）は、可変遅延回路５０Ｅを有している。可変遅延回路５０Ｅは、６つのインバータ５１〜５６と、セレクタ５８とを有している。インバータ５２の出力端子は、インバータ５３の入力端子およびセレクタ５８の第１の入力端子に接続される。インバータ５４の出力端子は、インバータ５５の入力端子およびセレクタ５８の第２の入力端子に接続される。インバータ５５の入力端子はインバータ５４の出力端子に接続され、出力端子はインバータ５６の入力端子に接続される。インバータ５６の入力端子はインバータ５５の出力端子に接続され、出力端子はセレクタ５８の第３の入力端子に接続される。セレクタ５８は、制御信号ＤＳＥＴに基づいて、第１の入力端子における信号、第２の入力端子における信号、および第３の入力端子における信号のうちの１つを選択し、選択された信号を出力端子から出力するように構成される。セレクタ５８の第１の入力端子はインバータ５２の出力端子およびインバータ５３の入力端子に接続され、第２の入力端子はインバータ５４の出力端子およびインバータ５５の入力端子に接続され、第３の入力端子はインバータ５６の出力端子に接続され、出力端子は可変遅延回路５０Ｅの出力端子Ｔoutに接続される。
【００４０】
リングオシレータ４４Ｅでは、可変遅延回路５０Ｅにおける遅延時間が、セレクタ５８における選択動作に応じて変化する。具体的には、例えば、可変遅延回路５０Ｅにおける遅延時間は、セレクタ５８が第１の入力端子における信号を選択した場合には、２つのインバータ５１，５２における遅延時間およびセレクタ５８における遅延時間の合計時間になり、セレクタ５８が第２の入力端子における信号を選択した場合には、４つのインバータ５１〜５４における遅延時間およびセレクタ５８における遅延時間の合計時間になり、セレクタ５８が第３の入力端子における信号を選択した場合には、６つのインバータ５１〜５６における遅延時間およびセレクタ５８における遅延時間の合計時間になる。このようにして、リングオシレータ４４Ｅは、可変遅延回路５０Ｅにおける遅延時間に応じた周波数で発振動作を行うようになっている。
【００４１】
このように、リングオシレータ４４では、可変遅延回路５０は、制御信号ＤＳＥＴに基づいて、遅延時間を変更可能に構成される。図６に示したように、画素アレイ２１では、可変遅延回路５０の遅延時間は、エリアＡＲ単位で調整される。この例では、画素アレイ２１は、３２個（＝４×８）のエリアＡＲに区分される。複数のエリアＡＲのそれぞれは、複数の画素３０を含む。１つのエリアＡＲに属する複数の画素３０における可変遅延回路５０には、１つの制御信号ＤＳＥＴが供給される。これにより、１つのエリアＡＲに属する複数の可変遅延回路５０における遅延設定は互いに同じになる。このようにして、可変遅延回路５０の遅延時間は、エリアＡＲ単位で調整されるようになっている。
【００４２】
論理和回路４６（図４）の第１の入力端子には制御信号ＥＮ＿ＣＡＬが供給され、第２の入力端子は可変遅延回路５０の出力端子、レベル変換回路ＢＵＦ２の入力端子、および反転論理積回路４５の第２の入力端子に接続され、出力端子はトランジスタ４１のゲートに接続される。
【００４３】
レベル変換回路ＢＵＦ１，ＢＵＦ２は、入力端子における信号の電圧レベルを変換し、変換された信号を出力端子から出力するように構成される。レベル変換回路ＢＵＦ１の入力端子はインバータＩＶの出力端子、トランジスタ４２のゲート、および論理和回路４３の第１の入力端子に接続され、出力端子はセレクタ４７の第１の入力端子に接続される。レベル変換回路ＢＵＦ２の入力端子は可変遅延回路５０の出力端子、反転論理積回路４５の第２の入力端子、および論理和回路４６の第２の入力端子に接続され、他端はセレクタ４７の第２の入力端子に接続される。
【００４４】
セレクタ４７は、制御信号ＥＮ＿ＣＡＬに基づいて、第１の入力端子における信号および第２の入力端子における信号のうちの一方を選択し、選択された信号を出力端子から出力するように構成される。セレクタ４７の第１の入力端子はレベル変換回路ＢＵＦ１の出力端子に接続され、第２の入力端子はレベル変換回路ＢＵＦ２の出力端子に接続され、出力端子は論理積回路４８の第１の入力端子に接続される。セレクタ４７は、制御信号ＥＮ＿ＣＡＬが低レベル（Ｌ）である場合には、第１の入力端子における信号を選択し、制御信号ＥＮ＿ＣＡＬが高レベル（Ｈ）である場合には、第２の入力端子における信号を選択するようになっている。
【００４５】
論理積回路４８の第１の入力端子は、セレクタ４７の出力端子に接続され、第２の入力端子には選択信号ＳＥＬが供給され、出力端子は論理和回路４９の第１の入力端子に接続される。
【００４６】
論理和回路４９の第１の入力端子は論理積回路４８の出力端子に接続され、第２の入力端子は画素３０の入力端子ＩＮに接続され、出力端子は画素３０の出力端子ＯＵＴに接続される。
【００４７】
この構成により、画素３０では、制御信号ＥＮ＿ＣＡＬが低レベルである場合には、受光素子３１が反射光Ｌ２を受光する度に、可変遅延回路５０の遅延時間に応じたパルス幅を有する受光パルスＰＬを生成し、セレクタ４７がこの受光パルスＰＬを含むパルス信号ＳＰを出力する。また、制御信号ＥＮ＿ＣＡＬが高レベルである場合には、画素３０はキャリブレーションモードで動作し、リングオシレータ４４が発振動作を行うことにより発振信号ＳＯを生成し、セレクタ４７がこの発振信号ＳＯを出力するようになっている。
【００４８】
図２に示したように、画素アレイ２１において横方向に並設された１行分の画素３０のうちの一番左側の画素３０の入力端子ＩＮには、信号生成部２３から供給された信号ＳＩＮが入力される。また、この１行分の画素３０のうちの一番左側の画素３０以外の画素３０の入力端子ＩＮは、図３に示したように、その画素３０の左側に隣り合う画素３０の出力端子ＯＵＴに接続されている。そして、この１行分の画素３０のうちの一番右側の画素３０の出力端子ＯＵＴは、図２に示したように、同期部２４に接続されている。そして、この一番右側の画素３０は、信号Ｓ１を出力する。このように、画素アレイ２１では、図２における横方向に並設された１行分の画素３０が、いわゆるデイジーチェーン接続されるようになっている。
【００４９】
また、画素アレイ２１において縦方向に並設された１列分の画素３０には、１つの選択信号ＳＥＬが供給され、互いに異なる列に属する画素３０には、互いに異なる選択信号ＳＥＬが供給される。言い換えれば、横方向に並設された１行分の画素３０には、対応する選択信号ＳＥＬがそれぞれ供給される。この構成により、画素アレイ２１では、複数の画素３０が、選択信号ＳＥＬを用いて、１列分の画素３０を単位として選択されるようになっている。
【００５０】
選択信号生成部２２は、制御部２８から供給された制御信号に基づいて、複数の選択信号ＳＥＬを生成するように構成される。選択信号生成部２２は、これらの複数の選択信号ＳＥＬを、画素アレイ２１における画素３０の複数の列にそれぞれに供給する。これにより、選択信号生成部２２は、複数の画素３０を、列単位で順次選択することができるようになっている。
【００５１】
信号生成部２３は、制御部２８から供給された制御信号に基づいて、リファレンスパルスＰＲを含む信号ＳＩＮを生成するように構成される。このリファレンスパルスＰＲは、光源１１が発光するタイミングに応じたタイミングで生成されるようになっている。
【００５２】
同期部２４は、画素アレイ２１から供給された複数の信号Ｓ１を、制御部２８から供給されたクロック信号ＣＫでそれぞれサンプリングすることにより、複数の信号Ｓ２をそれぞれ生成するように構成される。同期部２４は、複数のフリップフロップ６４を有している。複数のフリップフロップ６４は、画素アレイ２１における画素３０の複数の行に対応して設けられている。複数のフリップフロップ６４のそれぞれは、対応する画素３０の行から供給された信号Ｓ１をクロック信号ＣＫでサンプリングすることにより信号Ｓ２を生成するように構成される。
【００５３】
加算部２５は、同期部２４から供給された複数の信号Ｓ２、および制御部２８から供給された制御信号に基づいて、加算処理を行うことにより、複数の信号Ｓ３を生成するように構成される。加算部２５は、複数の加算回路６５を有している。複数の加算回路６５は、画素アレイ２１における、エリアＡＲの複数の行に対応して設けられている。例えば、図６に示したように、画素アレイ２１が、８行分のエリアＡＲを有する場合には、加算部２５は、８個の加算回路６５を有している。複数の加算回路６５のそれぞれは、対応するエリアＡＲの行に係る複数のフリップフロップ６４から出力された複数の信号Ｓ２に基づいて加算処理を行うことにより、信号Ｓ３を生成するように構成される。
【００５４】
ヒストグラム生成部２６は、加算部２５から供給された複数の信号Ｓ３、および制御部２８から供給された制御信号に基づいて、ヒストグラム生成処理を行うように構成される。ヒストグラム生成部２６は、複数のヒストグラム生成回路６６を有している。複数のヒストグラム生成回路６６は、複数の加算回路６５に対応して設けられている。複数のヒストグラム生成回路６６のそれぞれは、対応する加算回路６５から供給された信号Ｓ３に基づいてヒストグラム生成処理を行うことにより、ヒストグラムを生成するように構成される。
【００５５】
処理部２７は、ヒストグラム生成部２６から供給されたヒストグラムについての情報、および制御部２８から供給された制御信号に基づいて、デプス画像ＰＩＣを生成するように構成される。デプス画像ＰＩＣに含まれる複数の画素値のそれぞれはデプス値を示す。処理部２７は、生成したデプス画像ＰＩＣを出力するようになっている。
【００５６】
処理部２７は、遅延時間計測部２７Ａを有している。遅延時間計測部２７Ａは、時間計測デバイス２０がキャリブレーションモードで動作する場合に、ヒストグラム生成部２６から供給されたヒストグラムについての情報、および制御部２８から供給された制御信号に基づいて、可変遅延回路５０の遅延時間を計測するように構成される。そして、遅延時間計測部２７Ａは、計測した遅延時間に関する情報を制御部２８に供給するようになっている。
【００５７】
制御部２８は、画素アレイ２１、選択信号生成部２２、信号生成部２３、同期部２４、加算部２５、ヒストグラム生成部２６、および処理部２７に対して制御信号を供給するとともに、光源駆動部１２に対して発光トリガ信号ＴＲＧを供給することにより、時間計測装置１の動作を制御するように構成される。制御部２８は、発光タイミング設定部２８Ａと、遅延制御部２８Ｂとを有している。
【００５８】
発光タイミング設定部２８Ａは、光源１１における発光タイミングを指示する発光トリガ信号ＴＲＧを生成するように構成される。発光トリガ信号ＴＲＧは、複数のトリガパルスを含んでいる。制御部２８は、この発光トリガ信号ＴＲＧを光源駆動部１２に供給することにより、光源１１が、この発光トリガ信号ＴＲＧに含まれるトリガパルスに応じたタイミングで発光するように、光源１１の動作を制御するようになっている。
【００５９】
遅延制御部２８Ｂは、画素３０の可変遅延回路５０の遅延時間を制御するように構成される。具体的には、遅延制御部２８Ｂは、キャリブレーションモードで動作する際、制御信号ＥＮ＿ＣＡＬを高レベル（アクティブ）に設定する。そして、遅延制御部２８Ｂは、処理部２７の遅延時間計測部２７Ａから供給された情報に基づいて、エリアＡＲ単位で、画素アレイ２１における複数の画素３０のそれぞれの可変遅延回路５０の遅延時間の設定を決定する。そして、遅延制御部２８Ｂは、決定結果に基づいて、制御信号ＤＳＥＴを生成する。これにより、複数の可変遅延回路５０のそれぞれでは、遅延時間が所定の長さの時間になるように設定されるようになっている。
【００６０】
時間計測デバイス２０は、例えば、互いに重ね合わされた２枚の半導体基板に形成される。
【００６１】
図７は、時間計測デバイス２０の一構成例を表すものである。時間計測デバイス２０は、この例では、重ね合わされた２枚の半導体基板１１１，１１２を用いて構成される。この半導体基板１１１には、画素アレイ２１における受光素子３１が形成される。よって、時間計測デバイス２０において、半導体基板１１１が配置された面が受光面Ｓである。半導体基板１１２のうち、半導体基板１１１において受光素子３１が形成された領域に対応する領域には、画素アレイ２１における画素回路４０が形成される。また、この半導体基板１１２には、さらに、選択信号生成部２２、信号生成部２３、同期部２４、加算部２５、ヒストグラム生成部２６、処理部２７、および制御部２８が形成されている。これらの半導体基板１１１および半導体基板１１２は、互いに重ね合わされ、例えばＣｕ−Ｃｕ接合により電気的に接続されるようになっている。
【００６２】
ここで、可変遅延回路５０は、本開示における「遅延回路」の一具体例に対応する。同期部２４、加算部２５、ヒストグラム生成部２６、および処理部２７は、本開示における「時間計測部」の一具体例に対応する。トランジスタ４１は、本開示における「スイッチ」の一具体例に対応する。セレクタ４７は、本開示における「セレクタ」の一具体例に対応する。
【００６３】
［動作および作用］
続いて、本実施の形態の時間計測装置１の動作および作用について説明する。
【００６４】
（全体動作概要）
まず、図１，２を参照して、時間計測装置１の全体動作概要を説明する。制御部２８の発光タイミング設定部２８Ａは、光源１１における発光タイミングを指示する発光トリガ信号ＴＲＧを生成する。光源駆動部１２は、発光トリガ信号ＴＲＧに基づいて光源１１を駆動する。光源１１は、発光トリガ信号ＴＲＧに含まれるトリガパルスに応じたタイミングで光を射出する。拡散レンズ１３は、光源１１から射出した光を所定の角度範囲内に拡散させる。拡散レンズ１３により拡散された光（出射光Ｌ１）は、時間計測装置１から射出される。集光ミラー１４は、計測対象物９により反射されて時間計測装置１に入射した光（反射光Ｌ２）を、時間計測デバイス２０の受光面Ｓに向けて反射させる。
【００６５】
時間計測デバイス２０は、集光ミラー１４により反射された光を検出することによりデプス画像ＰＩＣを生成する。具体的には、選択信号生成部２２は、制御部２８から供給された制御信号に基づいて、複数の選択信号ＳＥＬを生成することにより、画素アレイ２１における複数の画素３０を列単位で順次選択する。信号生成部２３は、制御部２８から供給された制御信号に基づいて信号ＳＩＮを生成する。画素アレイ２１における選択された列に属する複数の画素３０は、反射光Ｌ２に応じた受光パルスＰＬを含むパルス信号ＳＰをそれぞれ出力する。これにより、画素アレイ２１は、これらのパルス信号ＳＰを複数の信号Ｓ１として出力する。同期部２４は、複数の信号Ｓ１をクロック信号ＣＫでそれぞれサンプリングすることにより、複数の信号Ｓ２をそれぞれ生成する。加算部２５は、複数の信号Ｓ２に基づいて加算処理を行うことにより、複数の信号Ｓ３を生成する。ヒストグラム生成部２６は、複数の信号Ｓ３に基づいてヒストグラム生成処理を行う。処理部２７は、ヒストグラム生成部２６から供給されたヒストグラムについての情報に基づいて、デプス画像ＰＩＣを生成する。
【００６６】
時間計測デバイス２０がキャリブレーションモードで動作する場合には、制御部２８の遅延制御部２８Ｂは、制御信号ＥＮ＿ＣＡＬを高レベル（アクティブ）に設定する。選択信号生成部２２は、制御部２８から供給された制御信号に基づいて、複数の選択信号ＳＥＬを生成することにより、画素アレイ２１における複数の画素３０を列単位で順次選択する。画素アレイ２１における選択された列に属する複数の画素３０では、リングオシレータ４４が発振動作を行う。これにより、これらの複数の画素３０は、可変遅延回路５０における遅延時間に応じた周波数を有する発振信号ＳＯをそれぞれ出力する。これにより、画素アレイ２１は、これらの発振信号ＳＯを複数の信号Ｓ１として出力する。同期部２４は、複数の信号Ｓ１をクロック信号ＣＫでそれぞれサンプリングすることにより、複数の信号Ｓ２をそれぞれ生成する。加算部２５は、複数の信号Ｓ２に基づいて加算処理を行うことにより、複数の信号Ｓ３を生成する。ヒストグラム生成部２６は、複数の信号Ｓ３に基づいてヒストグラム生成処理を行う。処理部２７の遅延時間計測部２７Ａは、ヒストグラム生成部２６から供給されたヒストグラムについての情報に基づいて、可変遅延回路５０の遅延時間を計測する。そして、遅延時間計測部２７Ａは、計測した遅延時間に関する情報を制御部２８に供給する。制御部２８の遅延制御部２８Ｂは、遅延時間計測部２７Ａから供給された情報に基づいて、エリアＡＲ単位で、画素アレイ２１における複数の画素３０のそれぞれの可変遅延回路５０の遅延時間の設定を決定する。そして、遅延制御部２８Ｂは、決定結果に基づいて、制御信号ＤＳＥＴを生成する。これにより、複数の可変遅延回路５０のそれぞれでは、遅延時間が所定の長さの時間になるように設定される。
【００６７】
（詳細動作）
図８は、時間計測装置１の一動作例を表すものであり、（Ａ）は光源１１から射出された出射光Ｌ１の波形を示し、（Ｂ）は画素アレイ２１における左から１列目の画素３０（１）の動作を示し、（Ｃ）は画素アレイ２１における左から２列目の画素３０（２）の動作を示し、（Ｄ）は画素アレイ２１における左から３列目の画素３０（３）の動作を示し、（Ｅ）は画素アレイ２１における一番右の列（Ｎ列目）の画素３０（Ｎ）の動作を示し、（Ｆ）は制御信号ＥＮ＿ＣＡＬの波形を示す。図８（Ｂ）〜（Ｅ）において、網掛けされた部分は、画素３０が選択されていることを示し、網掛けされていない部分は、画素３０が選択されていないことを示す。
【００６８】
時間計測装置１は、計測期間Ｔ１において、光を射出するとともに、計測対象物９により反射された反射光を検出することにより、デプス画像を生成する。また、時間計測装置１は、互いに隣り合う２つの計測期間Ｔ１の間の期間（ブランキング期間Ｔ２）において、画素３０に含まれる可変遅延回路５０の遅延時間を調整するキャリブレーション処理を行う。以下に、この動作について詳細に説明する。
【００６９】
タイミングｔ１において計測期間Ｔ１が開始すると、まず、遅延制御部２８Ｂは、制御信号ＥＮ＿ＣＡＬを低レベルにする（図８（Ｆ））。そして、タイミングｔ１〜ｔ２の期間において、選択信号生成部２２は、１列目の画素３０（１）を選択する（図８（Ｂ））。また、発光タイミング設定部２８Ａは、発光トリガ信号ＴＲＧを生成する。光源駆動部１２は、この発光トリガ信号ＴＲＧに基づいて、このタイミングｔ１〜ｔ２の期間において、光源１１が光パルスを所定の発光周期（発光周期Ｔ）で複数回出射するように、光源１１の動作を制御する（図８（Ａ））。これにより、画素３０（１）は、入射された反射光Ｌ２に応じた受光パルスＰＬを含むパルス信号ＳＰを出力する。画素アレイ２１は、このパルス信号ＳＰを信号Ｓ１として出力する。
【００７０】
同期部２４は、このタイミングｔ１〜ｔ２の期間において、複数の信号Ｓ１をクロック信号ＣＫでそれぞれサンプリングすることにより、複数の信号Ｓ２をそれぞれ生成する。加算部２５は、複数の信号Ｓ２に基づいて加算処理を行うことにより、複数の信号Ｓ３を生成する。ヒストグラム生成部２６は、複数の信号Ｓ３に基づいてヒストグラム生成処理を行う。このようにして、１列目の画素３０（１）に係るヒストグラムが生成される。
【００７１】
次に、タイミングｔ２〜ｔ３の期間において、選択信号生成部２２は、２列目の画素３０（２）を選択する（図８（Ｃ））。そして、光源駆動部１２は、発光トリガ信号ＴＲＧに基づいて、このタイミングｔ２〜ｔ３の期間において、光源１１が光パルスを発光周期Ｔで複数回出射するように、光源１１の動作を制御する（図８（Ａ））。これにより、画素３０（２）は、入射された反射光Ｌ２に応じた受光パルスＰＬを含むパルス信号ＳＰを出力する。画素アレイ２１は、このパルス信号ＳＰを信号Ｓ１として出力する。
【００７２】
同期部２４は、このタイミングｔ２〜ｔ３の期間において、複数の信号Ｓ１をクロック信号ＣＫでそれぞれサンプリングすることにより、複数の信号Ｓ２をそれぞれ生成する。加算部２５は、複数の信号Ｓ２に基づいて加算処理を行うことにより、複数の信号Ｓ３を生成する。ヒストグラム生成部２６は、複数の信号Ｓ３に基づいてヒストグラム生成処理を行う。このようにして、２列目の画素３０（２）に係るヒストグラムが生成される。
【００７３】
このようにして、時間計測装置１は、タイミングｔ１〜ｔ４の期間（計測期間Ｔ１）において、画素アレイ２１における複数の画素３０を列単位で順次選択する。これにより、各列の画素３０に係るヒストグラムがそれぞれ生成される。
【００７４】
そして、処理部２７は、このタイミングｔ１〜ｔ４の期間（計測期間Ｔ１）において生成されたヒストグラムに基づいて、デプス画像を生成する。
【００７５】
タイミングｔ４においてブランキング期間Ｔ２が開始すると、制御部２８の遅延制御部２８Ｂは、制御信号ＥＮ＿ＣＡＬを高レベル（アクティブ）に設定する（図８（Ｆ））。そして、タイミングｔ４〜ｔ５の期間において、選択信号生成部２２は、１列目の画素３０（１）を選択する（図８（Ｂ））。これにより、画素３０（１）のリングオシレータ４４は、発振動作を行い、画素３０（１）は、可変遅延回路５０における遅延時間に応じた周波数を有する発振信号ＳＯを出力する。画素アレイ２１は、この発振信号ＳＯを信号Ｓ１として出力する。
【００７６】
同期部２４は、このタイミングｔ４〜ｔ５の期間において、複数の信号Ｓ１をクロック信号ＣＫでそれぞれサンプリングすることにより、複数の信号Ｓ２をそれぞれ生成する。加算部２５は、複数の信号Ｓ２に基づいて加算処理を行うことにより、複数の信号Ｓ３を生成する。ヒストグラム生成部２６は、複数の信号Ｓ３に基づいてヒストグラム生成処理を行う。このようにして、１列目の画素３０（１）に係るヒストグラムが生成される。
【００７７】
そして、タイミングｔ５より前のタイミングにおいて、遅延制御部２８Ｂは、制御信号ＥＮ＿ＣＡＬを低レベル（非アクティブ）に設定する（図８（Ｆ））。
【００７８】
次に、タイミングｔ５〜ｔ６の期間において、選択信号生成部２２は、２列目の画素３０（２）を選択する（図８（Ｃ））。これにより、画素３０（２）のリングオシレータ４４は、発振動作を行い、画素３０（２）は、可変遅延回路５０における遅延時間に応じた周波数を有する発振信号ＳＯを出力する。画素アレイ２１は、この発振信号ＳＯを信号Ｓ１として出力する。
【００７９】
同期部２４は、このタイミングｔ５〜ｔ６の期間において、複数の信号Ｓ１をクロック信号ＣＫでそれぞれサンプリングすることにより、複数の信号Ｓ２をそれぞれ生成する。加算部２５は、複数の信号Ｓ２に基づいて加算処理を行うことにより、複数の信号Ｓ３を生成する。ヒストグラム生成部２６は、複数の信号Ｓ３に基づいてヒストグラム生成処理を行う。このようにして、２列目の画素３０（２）に係るヒストグラムが生成される。
【００８０】
そして、タイミングｔ６より前のタイミングにおいて、遅延制御部２８Ｂは、制御信号ＥＮ＿ＣＡＬを低レベル（非アクティブ）に設定する（図８（Ｆ））。
【００８１】
このようにして、時間計測装置１は、タイミングｔ４〜ｔ７の期間（ブランキング期間Ｔ２）において、画素アレイ２１における複数の画素３０を列単位で順次選択する。これにより、各列の画素３０に係るヒストグラムがそれぞれ生成される。
【００８２】
そして、処理部２７の遅延時間計測部２７Ａは、ヒストグラム生成部２６から供給されたヒストグラムについての情報に基づいて、可変遅延回路５０の遅延時間を計測する。制御部２８の遅延制御部２８Ｂは、遅延時間計測部２７Ａから供給された情報に基づいて、エリアＡＲ単位で、画素アレイ２１における複数の画素３０のそれぞれの可変遅延回路５０の遅延時間の設定を決定する。そして、遅延制御部２８Ｂは、決定結果に基づいて、制御信号ＤＳＥＴを生成する。これにより、複数の可変遅延回路５０のそれぞれでは、遅延時間が所定の長さの時間になるように設定される。
【００８３】
そして、タイミングｔ７において、次の計測期間Ｔ１が開始する。
【００８４】
この例では、ブランキング期間Ｔ２においてキャリブレーション処理を行うようにしたが、全てのブランキング期間Ｔ２においてキャリブレーション処理を行わなくてもよい。例えば、所定数のブランキング期間Ｔ２に１回の割合で、キャリブレーション処理を行うようにすることができる。
【００８５】
（時間計測処理について）
図９は、計測期間Ｔ１における、選択された画素３０の動作を模式的に表すものである。計測期間Ｔ１では制御信号ＥＮ＿ＣＡＬが低レベルであるので、セレクタ４７は、第１の入力端子における信号を出力する。受光素子３１が反射光Ｌ２を検出すると、受光素子３１のカソードの電圧が所定の長さの期間において低レベルになる。これに応じて、インバータＩＶの出力電圧が所定の長さの期間において高レベルになる。このようにして、画素３０では受光パルスＰＬが生成される。そして、この受光パルスＰＬを含むパルス信号ＳＰが、レベル変換回路ＢＵＦ１、セレクタ４７、論理積回路４８、および論理和回路４９を介して出力される。
【００８６】
図１０は、計測期間Ｔ１における、選択された画素３０の動作を表すものであり、（Ａ）は受光素子３１のカソードにおける電圧（カソード電圧）の波形を示し、（Ｂ）はインバータＩＶの出力電圧の波形を示し、（Ｃ）は論理和回路４３の出力電圧の波形を示し、（Ｄ）は可変遅延回路５０の出力電圧の波形を示し、（Ｅ）は論理和回路４６の出力電圧の波形を示す。
【００８７】
受光素子３１が反射光Ｌ２を検出すると、タイミングｔ１１において、受光素子３１のカソード電圧が電圧Ｖeから低下する（図１０（Ａ））。このカソード電圧の変化に応じて、インバータＩＶは、タイミングｔ１２において、出力電圧を低レベルから高レベルに変化させる（図１０（Ｂ））。これにより、トランジスタ４２はオフ状態になる。
【００８８】
そして、このインバータＩＶの出力電圧の変化に応じて、論理和回路４３は、タイミングｔ１３において、出力電圧を低レベルから高レベルに変化させる（図１０（Ｃ））。すなわち、この計測期間Ｔ１では、制御信号ＥＮ＿ＣＡＬは低レベルであるので、論理和回路４３は、インバータＩＶの出力電圧の変化に応じて、出力電圧を低レベルから高レベルに変化させる。
【００８９】
そして、この論理和回路４３の出力電圧の変化に応じて、反転論理積回路４５は出力電圧を高レベルから低レベルに変化させ、この反転論理積回路４５の出力電圧の変化に応じて、可変遅延回路５０は、タイミングｔ１４において、出力電圧を高レベルから低レベルに変化させる（図１０（Ｄ））。すなわち、タイミングｔ１３では、可変遅延回路５０の出力電圧は高レベルであるので、反転論理積回路４５は、論理和回路４３の出力電圧の変化に応じて、出力電圧を高レベルから低レベルに変化させる。そして、可変遅延回路５０は、この反転論理積回路４５の出力電圧の変化に応じて、制御信号ＤＳＥＴに応じた遅延時間の分だけ遅れたタイミングで、出力電圧を高レベルから低レベルに変化させる。このタイミングｔ１３とタイミングｔ１４との間の時間は、反転論理積回路４５の遅延時間と、可変遅延回路５０の遅延時間との合計時間（遅延時間ｔｄ）である。可変遅延回路５０の遅延時間は、反転論理積回路４５の遅延時間よりも十分に長いので、遅延時間ｔｄは、可変遅延回路５０の遅延時間と同程度である。
【００９０】
そして、この可変遅延回路５０の出力電圧の変化に応じて、論理和回路４６は、タイミングｔ１５において、出力電圧を高レベルから低レベルに変化させる（図１０（Ｅ））。すなわち、この計測期間Ｔ１では、制御信号ＥＮ＿ＣＡＬは低レベルであるので、論理和回路４６は、可変遅延回路５０の出力電圧の変化に応じて、出力電圧を高レベルから低レベルに変化させる。
【００９１】
この論理和回路４６の出力電圧の変化に応じて、トランジスタ４１がオン状態になり、タイミングｔ１６において、受光素子３１のカソード電圧が上昇し電圧Ｖeになる（図１０（Ａ））。このカソード電圧の変化に応じて、インバータＩＶは、タイミングｔ１７において、出力電圧を高レベルから低レベルに変化させる（図１０（Ｂ））。これにより、トランジスタ４２はオン状態になる。
【００９２】
そして、このインバータＩＶの出力電圧の変化に応じて、論理和回路４３は、タイミングｔ１８において、出力電圧を高レベルから低レベルに変化させる（図１０（Ｃ））。
【００９３】
また、タイミングｔ１４における可変遅延回路５０の出力電圧の変化に応じて、反転論理積回路４５は出力電圧を低レベルから高レベルに変化させ、この反転論理積回路４５の出力電圧の変化に応じて、可変遅延回路５０は、タイミングｔ１９において、出力電圧を低レベルから高レベルに変化させる（図１０（Ｄ））。
【００９４】
そして、この可変遅延回路５０の出力電圧の変化に応じて、論理和回路４６は、タイミングｔ２０において、出力電圧を低レベルから高レベルに変化させる（図１０（Ｅ））。これにより、トランジスタ４１はオフ状態になる。
【００９５】
このように、選択された画素３０では、図１０（Ｂ）に示したように、受光素子３１が反射光Ｌ２を受光する度に、受光パルスＰＬが生成される。この受光パルスＰＬのパルス幅は、遅延時間ｔｄにより制御される。言い換えれば、受光パルスＰＬのパルス幅は、可変遅延回路５０の遅延時間により制御される。このようにして、選択された画素３０では、受光素子３１が反射光Ｌ２を受光する度に、可変遅延回路５０の遅延時間に応じたパルス幅を有する受光パルスＰＬが生成される。そして、この画素３０は、この受光パルスＰＬを含むパルス信号ＳＰを出力する。
【００９６】
次に、計測期間Ｔ１における時間計測デバイス２０の動作を、選択された１列分の画素３０のうちのある画素３０に係る動作を例に説明する。
【００９７】
図１１は、計測期間Ｔ１における時間計測デバイス２０の一動作例を表すものであり、（Ａ）は信号ＳＩＮの波形を示し、（Ｂ）は信号Ｓ１の波形を示し、（Ｃ）は信号Ｓ２の波形を示し、（Ｄ）は信号Ｓ３の波形を示す。図１１（Ｃ），（Ｄ）では、波形を、クロック周期ＴＣＫを用いて図示している。
【００９８】
タイミングｔ２１において、信号生成部２３は、信号ＳＩＮの電圧を低レベルから高レベルに変化させ、タイミングｔ２２において、信号ＳＩＮの電圧を高レベルから低レベルに変化させる（図１１（Ａ））。このリファレンスパルスＰＲは、光源１１が発光するタイミングに応じたタイミングで生成される。このリファレンスパルスＰＲは、画素アレイ２１における、デイジーチェーン接続された一行分の画素３０を介して伝わっていく。
【００９９】
そして、タイミングｔ２３において、画素アレイ２１は、信号Ｓ１の電圧を低レベルから高レベルに変化させ、タイミングｔ２４において、この信号Ｓ１の電圧を高レベルから低レベルに変化させる（図１１（Ｂ））。このようにして、画素アレイ２１は、信号生成部２３から供給されたリファレンスパルスＰＲを出力する。
【０１００】
そして、あるタイミングで、画素３０が反射光Ｌ２を検出すると、その後のタイミングｔ２５において、画素アレイ２１は、信号Ｓ１の電圧を低レベルから高レベルに変化させ、タイミングｔ２６において、この信号Ｓ１の電圧を高レベルから低レベルに変化させる（図１１（Ｂ））。このようにして、画素アレイ２１は、１つめの受光パルスＰＬ（受光パルスＰＬ１）を出力する。
【０１０１】
そして、別のあるタイミングで、その画素３０が反射光Ｌ２を検出すると、その後のタイミングｔ２７において、画素アレイ２１は、信号Ｓ１の電圧を低レベルから高レベルに変化させ、タイミングｔ２８において、この信号Ｓ１の電圧を高レベルから低レベルに変化させる（図１１（Ｂ））。このようにして、画素アレイ２１は、２つめの受光パルスＰＬ（受光パルスＰＬ２）を出力する。
【０１０２】
同期部２４のフリップフロップ６４は、この信号Ｓ１をクロック信号ＣＫでサンプリングすることにより信号Ｓ２を生成する（図１１（Ｃ））。加算部２５の加算回路６５は、複数のフリップフロップ６４から出力された複数の信号Ｓ２に基づいて加算処理を行うことにより、信号Ｓ３を生成する（図１１（Ｄ））。ヒストグラム生成部２６のヒストグラム生成回路６６は、この信号Ｓ３に基づいてヒストグラム生成処理を行うことによりヒストグラムを生成する。
【０１０３】
そして、処理部２７は、この信号Ｓ３に基づいて、光源１１が光を射出したタイミングおよび時間計測デバイス２０の受光素子３１が光を検出したタイミングの間の時間差Δｔを計測する。具体的には、処理部２７は、リファレンスパルスＰＲに係るヒストグラムおよび受光パルスＰＬ１に係るヒストグラムに基づいて時間差Δｔ１を計測し、リファレンスパルスＰＲに係るヒストグラムおよび受光パルスＰＬ２に係るヒストグラムに基づいて時間差Δｔ２を計測する。処理部２７は、例えば、ヒストグラムにおけるピークタイミングを用いて時間差Δｔを計測してもよいし、ヒストグラムにおけるエッジタイミングを用いて時間差Δｔを計測してもよい。
【０１０４】
そして、処理部２７は、これらの時間差Δｔに基づいてデプス画像ＰＩＣを生成する。
【０１０５】
（キャリブレーション処理について）
図１２は、キャリブレーションモードにおける、選択された画素３０の動作を模式的に表すものである。制御信号ＥＮ＿ＣＡＬが高レベルである期間において、セレクタ４７は、第２の入力端子における信号を出力する。また、制御信号ＥＮ＿ＣＡＬが高レベルである期間において、論理和回路４３は高レベルを出力するので、リングオシレータ４４は発振動作を行う。これにより、リングオシレータ４４は、可変遅延回路５０における遅延時間に応じた周波数を有する発振信号ＳＯを生成する。この発振信号ＳＯは、レベル変換回路ＢＵＦ２、セレクタ４７、論理積回路４８、および論理和回路４９を介して出力される。
【０１０６】
次に、キャリブレーションモードにおける時間計測デバイス２０の動作を、選択された１列分の画素３０のうちのある画素３０に係る動作を例に説明する。
【０１０７】
図１３は、キャリブレーションモードにおける時間計測デバイス２０の一動作例を表すものであり、（Ａ）は制御信号ＥＮ＿ＣＡＬの波形を示し、（Ｂ）は信号Ｓ１の波形を示し、（Ｃ）は信号Ｓ２の波形を示し、（Ｄ）は信号Ｓ３の波形を示す。図１３（Ｃ），（Ｄ）では、波形を、クロック周期ＴＣＫを用いて図示している。
【０１０８】
タイミングｔ３１において、制御部２８の遅延制御部２８Ｂは、制御信号ＥＮ＿ＣＡＬの電圧を低レベルから高レベルに変化させる（図１３（Ａ））。これにより、画素３０では、リングオシレータ４４が発振動作を行い、可変遅延回路５０における遅延時間に応じた周波数を有する発振信号ＳＯを生成する。
【０１０９】
そして、タイミングｔ３２において、画素アレイ２１は、この発振信号ＳＯを信号Ｓ１として出力する（図１３（Ｂ））。
【０１１０】
同期部２４のフリップフロップ６４は、この信号Ｓ１をクロック信号ＣＫでサンプリングすることにより信号Ｓ２を生成する（図１３（Ｃ））。加算部２５の加算回路６５は、複数のフリップフロップ６４から出力された複数の信号Ｓ２に基づいて加算処理を行うことにより、信号Ｓ３を生成する（図１３（Ｄ））。ヒストグラム生成部２６のヒストグラム生成回路６６は、この信号Ｓ３に基づいてヒストグラム生成処理を行うことによりヒストグラムを生成する。
【０１１１】
そして、処理部２７の遅延時間計測部２７Ａは、この信号Ｓ３に基づいて、可変遅延回路５０の遅延時間を計測する。具体的には、遅延時間計測部２７Ａは、発振信号ＳＯが高レベルである期間の時間長ｔＨを計測する。遅延時間計測部２７Ａは、例えば、ヒストグラムにおける両端のエッジタイミングを用いて時間長ｔＨを計測することができる。この時間長ｔＨは、リングオシレータ４４における、反転論理積回路４５の遅延時間と、可変遅延回路５０の遅延時間との合計時間（図１０に示した遅延時間ｔｄ）に対応する。可変遅延回路５０の遅延時間は、反転論理積回路４５の遅延時間よりも十分に長いので、計測した時間長ｔＨは、可変遅延回路５０の遅延時間と同程度である。このようにして、遅延時間計測部２７Ａは、可変遅延回路５０の遅延時間を計測する。
【０１１２】
遅延時間計測部２７Ａは、計測した遅延時間に関する情報を制御部２８に供給する。制御部２８の遅延制御部２８Ｂは、遅延時間計測部２７Ａから供給された情報に基づいて、エリアＡＲ単位で、画素アレイ２１における複数の画素３０のそれぞれの可変遅延回路５０の遅延時間の設定を決定する。そして、遅延制御部２８Ｂは、決定結果に基づいて、制御信号ＤＳＥＴを生成する。これにより、複数の可変遅延回路５０のそれぞれでは、遅延時間が所定の長さの時間になるように設定される。
【０１１３】
このように、時間計測デバイス２０では、各画素３０にトランジスタ４１を設け、受光素子３１が反射光Ｌ２を受光することにより受光素子３１のカソード電圧が低下してから所定の時間が経過したタイミングで、このトランジスタ４１をオン状態にするようにした。これにより、時間計測デバイス２０では、例えば、図１４に示すように、トランジスタ４１を設けずに、受光素子３１および抵抗素子４１Ｒを直列接続した構成と比べて、デッドタイムを短くすることができる。
【０１１４】
また、時間計測デバイス２０では、各画素３０に可変遅延回路５０を設け、この可変遅延回路５０の遅延時間に応じたパルス幅を有する受光パルスＰＬを含むパルス信号ＳＰを生成するようにした。そして、時間計測デバイス２０では、キャリブレーションモードにおいて、この可変遅延回路５０の遅延時間を計測し、この計測結果に基づいて、可変遅延回路５０の遅延時間を、所定の長さの時間になるように設定した。これにより、時間計測デバイス２０では、デッドタイムを短くすることができる。すなわち、例えば、図１５に示すように、可変遅延回路５０の代わりに、遅延回路５０Ｒを用いてリングオシレータ４４Ｒを構成した場合には、プロセスばらつき、電源電圧変動、温度変動などにより、遅延回路５０Ｒにおける遅延時間が変化してしまう。この場合には、デッドタイムの長さも変化するため、デッドタイムが長くなるおそれがある。一方、時間計測デバイス２０では、可変遅延回路５０の遅延時間を、所定の長さの時間になるように設定したので、デッドタイムの長さの変化を抑制することができるとともに、デッドタイムを短くすることができる。
【０１１５】
また、時間計測デバイス２０では、キャリブレーションモードにおいて、可変遅延回路５０を用いてリングオシレータ４４を構成し、このリングオシレータ４４の発振信号ＳＯに基づいて可変遅延回路５０の遅延時間を計測するようにした。これにより、発振信号ＳＯの半周期分の時間に基づいて、可変遅延回路５０の遅延時間を計測することができるので、シンプルな方法で可変遅延回路５０の遅延時間を計測することができる。
【０１１６】
また、時間計測デバイス２０では、時間計測処理において用いる同期部２４、加算部２５、ヒストグラム生成部２６を用いて、キャリブレーション処理を行うようにした。これにより、キャリブレーション処理を行うために追加する回路を少なくすることができるので、回路構成をシンプルにすることができる。
【０１１７】
［効果］
以上のように本実施の形態では、各画素にトランジスタ４１を設け、受光素子が反射光を受光することにより受光素子のカソード電圧が低下してから所定の時間が経過したタイミングで、このトランジスタをオン状態にするようにしたので、デッドタイムを短くすることができる。
【０１１８】
本実施の形態では、各画素に可変遅延回路を設け、この可変遅延回路の遅延時間に応じたパルス幅を有する受光パルスを含むパルス信号を生成するようにした。そして、キャリブレーションモードにおいて、この可変遅延回路の遅延時間を計測し、この計測結果に基づいて、可変遅延回路の遅延時間を、所定の長さの時間になるように設定するようにした。これにより、デッドタイムを短くすることができる。
【０１１９】
本実施の形態では、キャリブレーションモードにおいて、可変遅延回路を用いてリングオシレータを構成し、このリングオシレータの発振信号に基づいて可変遅延回路の遅延時間を計測するようにしたので、シンプルな方法で可変遅延回路の遅延時間を計測することができる。
【０１２０】
本実施の形態では、時間計測処理において用いる同期部、加算部、ヒストグラム生成部を用いて、キャリブレーション処理を行うようにしたので、回路構成をシンプルにすることができる。
【０１２１】
［変形例１］
上記実施の形態では、図１６に示すように、受光素子３１のカソードを画素回路４０に接続したが、これに限定されるものではない。これに代えて、例えば、図１７に示すように、受光素子のアノードを画素回路に接続してもよい。本変形例に係る画素は、受光素子３１Ａと、画素回路４０Ａとを有している。受光素子３１Ａのアノードは画素回路４０Ａに接続され、カソードには電圧Ｖ１が供給される。画素回路４０Ａは、トランジスタ４１Ａ，４２Ａと、インバータＩＶとを有している。トランジスタ４１Ａ，４１Ｂは、Ｎ型のＭＯＳトランジスタである。トランジスタ４１Ａのドレインは受光素子３１Ａのアノード、トランジスタ４２Ａのドレイン、およびインバータＩＶの入力端子に接続され、ソースには電圧Ｖ２が供給される。トランジスタ４２Ａのドレインは受光素子３１Ａのアノード、トランジスタ４１Ａのドレイン、およびインバータＩＶの入力端子に接続され、ゲートはインバータＩＶの出力端子に接続され、ソースには電圧Ｖ２が供給される。
【０１２２】
［変形例２］
上記実施の形態では、図６に示したように、画素アレイ２１を３２個（＝４×８）のエリアＡＲに区分し、可変遅延回路５０の遅延時間をエリアＡＲ単位で調整した。すなわち、この例では、画素アレイ２１を横方向および縦方向に区分したが、これに限定されるものではなく、例えば、図１８に示したように、縦方向にのみ区分してもよい。この例では、画素アレイ２１を８個に区分している。また、例えば、図１９に示したように、画素アレイ２１を区分しなくてもよい。この場合には、画素アレイ２１における全ての可変遅延回路５０における遅延設定を互いに同じにすることができる。
【０１２３】
＜２．適用例＞
上記実施の形態では、本技術を、図１に示した構成を有する時間計測装置に適用したが、これに限定されるものではない。例えば、時間計測装置を、図２０に示す構成を有する時間計測装置に適用してもよい。この時間計測装置２は、レンズ７１と、画素アレイ７２と、レンズ７３と、画素アレイ７４と、時間計測部７５とを備えている。
【０１２４】
レンズ７１は、光源１１から射出した光を所定の角度範囲内に拡散させるように構成される。また、レンズ７１は、光源１１から射出した光の一部を、画素アレイ７２に向かって反射させるようになっている。
【０１２５】
画素アレイ７２は、レンズ７１により反射された光をリファレンス光として検出するように構成される。画素アレイ７２は、例えば、上記実施の形態に係る画素アレイ２１と同様の構成を有する。
【０１２６】
レンズ７３は、画素アレイ７４の受光面Ｓにおいて像を結像させるように構成される。このレンズ７３には、計測対象物９により反射された光（反射光Ｌ２）が入射するようになっている。
【０１２７】
画素アレイ７４は、反射光Ｌ２を検出するように構成される。この画素アレイ７４は、上記実施の形態に係る画素アレイ２１と同様の構成を有する。
【０１２８】
時間計測部７５は、画素アレイ７２，７４から供給された信号Ｓ１に基づいて、光を射出したタイミングおよび反射光を検出したタイミングの間の時間差を計測することにより、デプス画像ＰＩＣを生成するように構成される。
【０１２９】
＜３．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【０１３０】
図２１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【０１３１】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
【０１３２】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【０１３３】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０１３４】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【０１３５】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【０１３６】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【０１３７】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ  Ｄｒｉｖｅｒ  Ａｓｓｉｓｔａｎｃｅ  Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
【０１３８】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０１３９】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【０１４０】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【０１４１】
図２２は、撮像部１２０３１の設置位置の例を示す図である。
【０１４２】
図２２では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【０１４３】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０１４４】
なお、図２２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【０１４５】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【０１４６】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０１４７】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【０１４８】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【０１４９】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。これにより、車両制御システム１２０００では、デッドタイムが短くなるので、計測精度を高めることができる。その結果、車両制御システム１２０００では、車両の衝突回避あるいは衝突緩和機能、車間距離に基づく追従走行機能、車速維持走行機能、車両の衝突警告機能、車両のレーン逸脱警告機能等の精度を高めることができる。
【０１５０】
以上、実施の形態および変形例、ならびにそれらの具体的な応用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【０１５１】
例えば、画素３０は、図４に示した構成に限定されるものではなく、可変遅延回路５０を用いて受光パルスＰＬのパルス幅を設定可能な様々な構成を用いることができる。
【０１５２】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０１５３】
なお、本技術は以下のような構成とすることができる。
【０１５４】
（１）受光素子と、遅延時間を変更可能な遅延回路とを有し、第１の動作モードにおいて、前記遅延時間に応じたパルス幅を有する受光パルスを含むパルス信号を出力信号として出力可能であり、第２の動作モードにおいて、前記遅延回路を用いてリングオシレータを構成可能であり、前記リングオシレータにおける発振信号を前記出力信号として出力可能な画素と、
前記出力信号に基づいて時間計測処理を行うことが可能な時間計測部と
を備えた時間計測デバイス。
（２）前記時間計測処理は、前記第２の動作モードにおいて、前記発振信号に基づいて、前記遅延回路の前記遅延時間を計測することを含む
前記（１）に記載の時間計測デバイス。
（３）前記発振信号は、第１の論理レベルと第２の論理レベルとの間で遷移し、
前記時間計測処理は、前記第１の論理レベルが継続される時間の長さを計測することにより、前記遅延回路の前記遅延時間を計測することを含む
前記（２）に記載の時間計測デバイス。
（４）前記時間計測部が計測した前記遅延時間に基づいて、前記遅延回路の前記遅延時間を調整可能な遅延制御部をさらに備えた
前記（２）または（３）に記載の時間計測デバイス。
（５）前記画素を複数備え、
複数の前記画素における前記遅延回路の前記遅延時間は、１つの遅延設定に基づいて設定され、
前記時間計測処理は、前記第２の動作モードにおいて、前記複数の画素からそれぞれ出力された複数の前記発振信号に基づいて、前記複数の画素における前記遅延回路の前記遅延時間を計測することを含み、
前記遅延制御部は、前記時間計測部が計測した前記遅延時間に基づいて、前記遅延設定を生成可能である
前記（４）に記載の時間計測デバイス。
（６）前記時間計測処理は、前記第１の動作モードにおいて、前記パルス信号に基づいて、前記受光素子の受光タイミングを検出することを含む
前記（１）から（５）のいずれかに記載の時間計測デバイス。
（７）前記画素は、オン状態になることにより受光ノードと第１の電源ノードとを接続可能なスイッチを有し、
前記受光素子は、前記受光ノードと第２の電源ノードとの間に挿設され、
前記遅延回路は、前記第１の動作モードにおいて、前記受光ノードの電圧に応じた信号を遅延し、
前記スイッチは、前記第１の動作モードにおいて、前記遅延回路により遅延された信号に基づいてオン状態になることが可能である
前記（１）から（６）のいずれかに記載の時間計測デバイス。
（８）前記画素は、セレクタをさらに有し、
前記パルス信号は、前記受光ノードの電圧に応じた信号であり、
前記セレクタは、前記第１の動作モードにおいて前記パルス信号を前記出力信号として選択可能であり、前記第２の動作モードにおいて前記発振信号を前記出力信号として選択可能である
前記（７）に記載の時間計測デバイス。
（９）前記受光素子は、第１の半導体基板に形成され、
前記遅延回路および前記スイッチは、前記第１の半導体基板に重ね合わされた第２の半導体基板に形成された
前記（７）または（８）に記載の時間計測デバイス。
（１０）前記受光素子は、シングルフォトンアバランシェダイオードである
前記（１）から（９）のいずれかに記載の時間計測デバイス。
（１１）光を射出可能な光源と、
前記光に対応する反射光を検出可能な受光素子と、遅延時間を変更可能な遅延回路とを有し、第１の動作モードにおいて、前記遅延時間に応じたパルス幅を有する受光パルスを含むパルス信号を出力信号として出力可能であり、第２の動作モードにおいて、前記遅延回路を用いてリングオシレータを構成可能であり、前記リングオシレータにおける発振信号を前記出力信号として出力可能な画素と、
前記出力信号に基づいて時間計測処理を行うことが可能な時間計測部と
を備えた時間計測装置。
【符号の説明】
【０１５５】
１，２…時間計測装置、１１…光源、１２…光源駆動部、１３…拡散レンズ、１４…集光ミラー、２０…時間計測デバイス、２１…画素アレイ、２２…選択信号生成部、２３…信号生成部、２４…同期部、２５…加算部、２６…ヒストグラム生成部、２７…処理部、２７Ａ…遅延時間計測部、２８…制御部、２８Ａ…発光タイミング設定部、２８Ｂ…遅延制御部、３０…画素、３１，３１Ａ…受光素子、４０，４０Ａ…画素回路、４１，４１Ａ，４２，４２Ａ…トランジスタ、４３…論理和回路、４４，４４Ａ，４４Ｂ，４４Ｃ，４４Ｄ，４４Ｅ…リングオシレータ、４５…反転論理積回路、４６…論理和回路、４７…セレクタ、４８…論理積回路、４９…論理和回路、５０，５０Ａ，５０Ｂ，５０Ｃ，５０Ｄ，５０Ｅ…可変遅延回路、５１〜５６…インバータ、５１Ｂ，５１Ｄ，５２Ｂ，５３Ｂ，５４Ｂ，５９Ａ…電流源、５１Ｃ，５２Ｃ，５３Ｃ，５４Ｃ，５７Ｄ…可変容量素子、５８…セレクタ、６４…フリップフロップ、６５…加算回路、６６…ヒストグラム生成回路、７１…レンズ、７２…画素アレイ、７３…レンズ、７４…画素アレイ、７５…時間計測部、１１１，１１２…半導体基板、ＡＲ…エリア、ＢＵＦ１，ＢＵＦ２…レベル変換回路、ＣＫ…クロック信号、ＤＳＥＴ，ＥＮ＿ＣＡＬ…制御信号、ＩＶ…インバータ、ＰＩＣ…デプス画像、ＰＬ…受光パルス、ＰＲ…リファレンスパルス、ＳＥＬ…選択信号、ＳＩＮ，Ｓ１〜Ｓ３…信号、ＳＯ…発振信号、ＳＰ…パルス信号、ＴＲＧ…発光トリガ信号、Ｔ１…計測期間、Ｔ２…ブランキング期間。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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