(57)【要約】【課題】出力電流のダイナミックレンジが広いボルテージレギュレータを提供する。【解決手段】出力端子の出力電圧に基づく帰還電圧と第一の基準電圧とが一致するように出力トランジスタのゲートを制御する誤差増幅器と、ゲートに第二の基準電圧が入力される第一のトランジスタと、出力トランジスタのゲートと第一のトランジスタのソースの間に接続され、出力端子の出力電流が小さい時に電流が流れて位相補償抵抗として機能する第一の抵抗を備えたことを特徴とする。【選択図】図１
2020194269.tif 000002
【特許請求の範囲】
【請求項１】
ソースが入力端子に接続され、ドレインが出力端子に接続された出力トランジスタと、
前記出力端子の出力電圧に基づく帰還電圧と第一の基準電圧とが一致するように前記出力トランジスタのゲートを制御する誤差増幅器と、
ゲートに第二の基準電圧が入力される第一のトランジスタと、
前記出力トランジスタのゲートと前記第一のトランジスタのソースの間に接続された第一の抵抗と、を備え、
前記第一の抵抗は、前記出力トランジスタの出力電流が小さい時に電流が流れ、位相補償抵抗として機能する
ことを特徴とするボルテージレギュレータ。
【請求項２】
前記第二の基準電圧は、前記出力トランジスタの閾値電圧の絶対値と前記第一のトランジスタの閾値電圧の絶対値の和以上の前記入力端子の電圧を基準とした電圧である
ことを特徴とする請求項１に記載のボルテージレギュレータ。
【請求項３】
ソースが入力端子に接続され、ドレインが出力端子に接続された出力トランジスタと、
前記出力端子の出力電圧に基づく帰還電圧と第一の基準電圧とが一致するように前記出力トランジスタのゲートを制御する誤差増幅器と、
ドレインが前記出力トランジスタのゲートに接続され、ゲートに第二の基準電圧が入力される第一のトランジスタと、
ソースが前記入力端子に接続され、ゲートが前記出力トランジスタのゲートに接続された第二のトランジスタと、
ドレインとゲートが前記第二のトランジスタのドレインに接続され、ソースが接地端子に接続された第三のトランジスタと、
前記第一のトランジスタのソースと前記第三のトランジスタのドレインの間に接続された第一の抵抗と、を備え、
前記第一の抵抗は、前記出力トランジスタの出力電流が小さい時に電流が流れ、位相補償抵抗として機能する
ことを特徴とするボルテージレギュレータ。
【請求項４】
前記第二の基準電圧は、前記第一のトランジスタの閾値電圧と前記第三のトランジスタの閾値電圧の和以上の接地端子の電圧を基準とした電圧である
ことを特徴とする請求項３に記載のボルテージレギュレータ。
【請求項５】
前記入力端子に接続された電流源と、
ゲートとドレインが前記電流源に接続された第四のトランジスタと、
ゲートとドレインが前記第四のトランジスタのソースに接続され、ソースが前記接地端子に接続された第五のトランジスタと、を備え、
前記第五のトランジスタのドレインから前記第一の基準電圧を出力し、前記第四のトランジスタのドレインから前記第二の基準電圧を出力する
ことを特徴とする請求項３または４に記載のボルテージレギュレータ。
【請求項６】
前記出力トランジスタのゲートから前記第一の抵抗に流れる電流に比例した電流を出力する第一のカレントミラー回路を備えた
ことを特徴とする請求項１から５のいずれかに記載のボルテージレギュレータ。
【請求項７】
一端が前記第一の基準電圧を出力する第一の基準電圧回路の出力端子に接続され、他端が前記誤差増幅器の入力端子に接続された第二の抵抗と、
前記第一の抵抗に流れる電流に比例した電流を前記第二の抵抗の他端に出力する第二のカレントミラー回路を備えた
ことを特徴とする請求項１から６のいずれかに記載のボルテージレギュレータ。
【請求項８】
前記出力端子と前記接地端子の間に設けられた前記帰還電圧を出力する分割抵抗に前記第一の抵抗に流れる電流に比例した電流を出力する第六のトランジスタを備える
ことを特徴とする請求項１から６のいずれかに記載のボルテージレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボルテージレギュレータに関し、詳しくは出力電流のダイナミックレンジが広いボルテージレギュレータの位相補償回路に関する。
【背景技術】
【０００２】
ボルテージレギュレータは、出力電流を大きくするために出力トランジスタのサイズを大きく設計するため、出力トランジスタのゲート容量が大きくなる。また、ボルテージレギュレータは、出力電圧を安定化させるため、出力端子に大容量のコンデンサが接続されている。位相周波数特性における極の周波数は、コンデンサの容量値に反比例する。このため、これらの容量値に起因する二つの極は低周波数に位置し、誤差増幅器と出力トランジスタと分圧抵抗で構成される負帰還ループの利得周波数特性の帯域内となる。従って、ボルテージレギュレータは、この二つの極による位相の遅れを補償する位相補償回路が用いられる。
【０００３】
従来の位相補償回路は、ボルテージレギュレータの出力端子と誤差増幅器の非反転入力端子の間に接続されたコンデンサと、分圧抵抗の出力端子と誤差増幅器の非反転入力端子の間に接続された抵抗で構成されている。そして、ボルテージレギュレータの出力電流に応じてコンデンサの容量値や抵抗の抵抗値を切り替える回路を用いて、出力電流のダイナミックレンジが広いボルテージレギュレータにおいて位相余裕を得ることを可能にしている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１０９２６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、ボルテージレギュレータは、バッテリの電力消費を抑えるために低消費電流に設計されることが多くなっている。低消費電流になると、誤差増幅器の出力抵抗が大きくなる。位相周波数特性における極の周波数は、抵抗値に反比例する。このため、誤差増幅器で制御される出力トランジスタのゲートで発生する極は、より低い周波数になる。更に、負荷デバイスも低消費電流な動作モードを備えている場合があり、出力電流が小さくなることでボルテージレギュレータの出力端子の極は、より低い周波数になる。
【０００６】
しかしながら、上述の位相補償回路は、進相補償を行うゼロ点の周波数がコンデンサの容量値や抵抗の抵抗値によって決まるため、低い周波数の極を持つ帰還系ではコンデンサの容量値や抵抗の抵抗値を大きくする必要がある。従って、位相補償回路の面積が大きくなり、それによってチップサイズが大きくなり、コストが増大してしまうという課題がある。
本発明は上記課題に鑑みて為され、コストを増大させることなく、出力電流のダイナミックレンジが広いボルテージレギュレータを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様のボルテージレギュレータは、出力端子の出力電圧に基づく帰還電圧と第一の基準電圧とが一致するように出力トランジスタのゲートを制御する誤差増幅器と、ゲートに第二の基準電圧が入力される第一のトランジスタと、出力トランジスタのゲートと第一のトランジスタのソースの間に接続され、出力端子の出力電流が小さい時に電流が流れて位相補償抵抗として機能する第一の抵抗を備えたことを特徴とする。
また、本発明の一態様のボルテージレギュレータは、出力端子の出力電圧に基づく帰還電圧と第一の基準電圧とが一致するように出力トランジスタのゲートを制御する誤差増幅器と、ドレインが出力トランジスタのゲートに接続され、ゲートに第二の基準電圧が入力される第一のトランジスタと、ソースが入力端子に接続され、ゲートが出力トランジスタのゲートに接続された第二のトランジスタと、ドレインとゲートが第二のトランジスタのドレインに接続され、ソースが接地端子に接続された第三のトランジスタと、第一のトランジスタのソースと第三のトランジスタのドレインの間に接続され、出力端子の出力電流が小さい時に電流が流れて位相補償抵抗として機能する第一の抵抗を備えたことを特徴とする。
【発明の効果】
【０００８】
本発明のボルテージレギュレータによれば、出力端子の出力電流が小さい時に電流が流れて位相補償抵抗として機能する位相補償用の抵抗を備えたため、回路面積の小さな位相補償回路でありながら、ダイナミックレンジが広いボルテージレギュレータにおいて、位相余裕を大きく保つことが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第一の実施形態のボルテージレギュレータを示す回路図である。
【図２】第一の実施形態のボルテージレギュレータの他の例を示す回路図である。
【図３】第一の実施形態のボルテージレギュレータの他の例を示す回路図である。
【図４】第一の実施形態のボルテージレギュレータの他の例を示す回路図である。
【図５】第二の実施形態のボルテージレギュレータを示す回路図である。
【発明を実施するための形態】
【００１０】
以下、本発明のボルテージレギュレータについて、図面を参照して説明する。
【００１１】
＜第一の実施形態＞
図１は、第一の実施形態のボルテージレギュレータを示す回路図である。
本実施形態のボルテージレギュレータ１０は、入力端子１１と、出力端子１２と、接地端子１３と、出力トランジスタであるＰＭＯＳトランジスタ１００と、帰還回路を成す抵抗１０１、１０２と、位相補償用のコンデンサ１０３と、第一の基準電圧回路である基準電圧回路１０４と、誤差増幅器１０５と、抵抗１０６と、コンデンサ１０７と、位相補償用の抵抗１１０と、第二の基準電圧回路である基準電圧回路１２０と、第一のトランジスタであるＰＭＯＳトランジスタ１３０と、を備えている。基準電圧回路１２０は、電流源１２１と、ＰＭＯＳトランジスタ１２２、１２３を備えている。基準電圧回路１２０とＰＭＯＳトランジスタ１３０と抵抗１１０、及び、コンデンサ１０３は位相補償回路を構成する。
【００１２】
ボルテージレギュレータ１０は、入力端子１１に外部の電源が接続され、出力端子１２に出力コンデンサと負荷が接続され、接地端子１３は接地される。
また、容量１００ａは、ＰＭＯＳトランジスタ１００のゲート・ソース間の寄生容量を模式的に表しており、ＰＭＯＳトランジスタ１００に対して独立に存在する素子ではない。また、ＰＭＯＳトランジスタ１００のゲート・ドレイン間容量は、無視は出来ないが、説明を簡単化するために省略する。
【００１３】
ボルテージレギュレータ１０の各構成要素の接続について説明する。
ＰＭＯＳトランジスタ１００は、ソースが入力端子１１に、ゲートが誤差増幅器１０５の出力端子に、ドレインが出力端子１２に接続される。抵抗１０１と抵抗１０２は、出力端子１２と接地端子１３の間に直列に接続される。抵抗１０１と抵抗１０２の接続点（帰還回路の出力端子）は、誤差増幅器１０５の非反転入力端子に接続される。位相補償のコンデンサ１０３は、抵抗１０１と並列に接続される。基準電圧回路１０４は、出力端子が抵抗１０６を介して誤差増幅器１０５の反転入力端子に接続される。コンデンサ１０７は、誤差増幅器１０５の反転入力端子と接地端子１３の間に接続される。抵抗１１０は、ＰＭＯＳトランジスタ１００のゲートとＰＭＯＳトランジスタ１３０のソースの間に接続される。ＰＭＯＳトランジスタ１３０は、ゲートが基準電圧回路１２０の出力端子に、ドレインが接地端子１３に接続される。
【００１４】
電流源１２１は、一方の端子が接地端子１３に、他方の端子がＰＭＯＳトランジスタ１２２のドレインとゲート、及び、基準電圧回路１２０の出力端子に接続される。ＰＭＯＳトランジスタ１２３は、ソースが入力端子１１に、ゲートとドレインがＰＭＯＳトランジスタ１２２のソースに接続される。
【００１５】
かかる構成のボルテージレギュレータ１０の動作について、以下に説明する。
基準電圧回路１０４は、抵抗１０６とコンデンサ１０７から成るローパスフィルタを介して接地端子１３の電圧Ｖｓｓを基準にした第一の基準電圧である基準電圧Ｖｒｅｆ１を出力する。帰還回路は、出力端子１２の出力電圧Ｖｏｕｔに基づく帰還電圧Ｖｆｂを出力端子から出力する。
【００１６】
入力端子１１に電圧Ｖｉｎが与えられた時、誤差増幅器１０５は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆ１が一致するように出力トランジスタ１００のゲート電圧Ｖｄｒｖｇを制御する。これにより、ボルテージレギュレータ１０は、電圧Ｖｉｎに関わらず一定の出力電圧Ｖｏｕｔを出力端子１２に出力する。
【００１７】
次に、ボルテージレギュレータ１０の位相補償について説明する。
【００１８】
基準電圧回路１２０は、電圧Ｖｉｎを基準とした第二の基準電圧である基準電圧Ｖｒｅｆ２を出力する。基準電圧Ｖｒｅｆ２と電圧Ｖｉｎの差は、ＰＭＯＳトランジスタ１００の閾値電圧Ｖｔｈ１００の絶対値とＰＭＯＳトランジスタ１３０の閾値電圧Ｖｔｈ１３０の絶対値の和よりも大きく設定する。このように基準電圧Ｖｒｅｆ２を設定することで、抵抗１１０は、負荷に流れる電流が小さい時に位相補償回路として機能する。
【００１９】
本実施形態の基準電圧回路１２０は、電圧ＶｉｎからＰＭＯＳトランジスタ１２２及びＰＭＯＳトランジスタ１２３のゲート・ソース間電圧の和を引いた基準電圧Ｖｒｅｆ２を出力する。ＰＭＯＳトランジスタ１２２、１２３が強反転領域で動作している場合、基準電圧Ｖｒｅｆ２は式１で表される。
【数１】
2020194269.tif 000003
ここで、Ｖｔｈ１２２はＰＭＯＳトランジスタ１２２の閾値電圧、Ｖｔｈ１２３はＰＭＯＳトランジスタ１２３の閾値電圧、Ｋ１２２はＰＭＯＳトランジスタ１２２のＫ値、Ｋ１２３はＰＭＯＳトランジスタ１２３のＫ値である。式１より、基準電圧Ｖｒｅｆ２は、閾値電圧Ｖｔｈ１２２の絶対値と閾値電圧Ｖｔｈ１２３の絶対値の和が閾値電圧Ｖｔｈ１００の絶対値と閾値電圧Ｖｔｈ１３０の絶対値の和以上に設定すれば、上述の条件を満たすことが出来る。
【００２０】
抵抗１１０に電流を流すことが出来る出力電流Ｉｏｕｔの値のばらつきを抑えるため、ＰＭＯＳトランジスタ１２２、１２３のいずれか一方の閾値電圧は、ＰＭＯＳトランジスタ１００またはＰＭＯＳトランジスタ１３０のいずれか一方の閾値電圧と同じに設定することが望ましい。また、ＰＭＯＳトランジスタ１２２、１２３のいずれか他方の閾値電圧は、ＰＭＯＳトランジスタ１００またはＰＭＯＳトランジスタ１３０のいずれか他方の閾値電圧と同じに設定することが望ましい。
【００２１】
なお、式１にはＰＭＯＳトランジスタ１２２、１２３が強反転領域での基準電圧Ｖｒｅｆ２を例として示したが、上述の条件を満たせば、必ずしもＰＭＯＳトランジスタ１２２、１２３を強反転領域で動作させる必要は無い。
【００２２】
負荷に流れる電流が小さい時、即ち、ＰＭＯＳトランジスタ１００が流す出力電流Ｉｏｕｔが小さい時、ＰＭＯＳトランジスタ１００のゲート電圧Ｖｄｒｖｇは閾値電圧Ｖｔｈ１００近くまで高くなる。これにより、ＰＭＯＳトランジスタ１３０は、ソース端子の電圧Ｖ１と基準電圧Ｖｒｅｆ２の差が閾値電圧Ｖｔｈ１３０に近くなるためオンする。基準電圧Ｖｒｅｆ２と電圧Ｖｉｎの差は閾値電圧Ｖｔｈ１００の絶対値と閾値電圧Ｖｔｈ１３０の絶対値の和よりも大きいため、抵抗１１０は、両端に電圧が発生し、従って電流Ｉｒが流れる。抵抗１１０の抵抗値をＲ１１０とすると、電流Ｉｒは式２で与えられる。
【数２】
2020194269.tif 000004
電流Ｉｒは、ＰＭＯＳトランジスタ１３０を介してＰＭＯＳトランジスタ１００のゲートから接地端子１３に流れる。従って、抵抗１１０は、位相補償回路として機能する。
【００２３】
出力トランジスタ１００のドレイン抵抗と抵抗１０１、１０２、及び、負荷の抵抗成分の合成抵抗値をＲｏｕｔ、出力コンデンサの容量値をＣｏｕｔとすると、出力端子１２の極周波数ｆｐ１は式３で表される。
【数３】
2020194269.tif 000005
【００２４】
誤差増幅器１０５の出力抵抗の抵抗値Ｒｅｏに対して抵抗１１０の抵抗値Ｒ１１０を十分に小さく設定すると、出力トランジスタ１００のゲートの極周波数ｆｐ２は式４で表される。
【数４】
2020194269.tif 000006
【００２５】
ここで、出力トランジスタ１００のゲートに接続される素子及び配線の容量は、ゲート容量Ｃ１００ａに対して十分に小さいものとする。また、誤差増幅器１０５を低消費電流に設計した場合、出力抵抗Ｒｅｏは自然と大きくなるため、Ｒｅｏ＞Ｒ１１０の関係は容易に成立する。
【００２６】
帰還回路で生成されるゼロ点周波数ｆｚは、抵抗１０１の抵抗値Ｒ１０１と位相補償のコンデンサ１０３の容量値Ｃ１０３を用いて、式５で表される。
【数５】
2020194269.tif 000007
【００２７】
出力電流Ｉｏｕｔが小さいと抵抗値Ｒｏｕｔが大きくなるため、出力端子１２の極周波数ｆｐ１は低くなり、ｆｐ１＜ｆｐ２が成立するので、極周波数ｆｐ１が主要極、ｆｐ２が非主要極となる。位相補償設計において、位相余裕を確保するために、主要極と非主要極の周波数差を大きくすることと、非主要極とゼロ点の周波数を近づけることが重要である。
ボルテージレギュレータ１０は、式４から抵抗値Ｒ１１０を低くすることで極周波数ｆｐ２を高くすることが出来る。よって、容量値Ｃ１０３を大きくしてゼロ点周波数ｆｚを低くする必要がない。即ち、コンデンサ１０３の面積を大きくすることなく、位相余裕を確保することが出来る。また、容量値Ｃｏｕｔが大きい場合であっても、極周波数ｆｐ１と極周波数ｆｐ２の関係と、極周波数ｆｐ２とゼロ点周波数ｆｚの関係は変わらないため、位相余裕を確保することが可能である。
【００２８】
負荷に流れる電流が大きい時、即ち、ＰＭＯＳトランジスタ１００が流す出力電流Ｉｏｕｔが大きい時、ＰＭＯＳトランジスタ１００のゲート電圧Ｖｄｒｖｇは低下する。ＰＭＯＳトランジスタ１３０は、ゲート電圧が基準電圧Ｖｒｅｆ２で一定なので、ゲート・ソース間電圧が小さくなるためオフする。抵抗１１０は、両端に電圧差が発生しないため、電流Ｉｒはゼロとなって、位相補償回路として機能しない。
従って、出力トランジスタ１００のゲートの極周波数ｆｐ２は式６で表される。
【数６】
2020194269.tif 000008
抵抗値Ｒｅｏは抵抗値Ｒ１１０より大きいので、極周波数ｆｐ２は式４よりも低くなる。
【００２９】
ゼロ点周波数ｆｚは、出力電流Ｉｏｕｔが小さい時と同様に、式５で表される。極周波数ｆｐ１は、同様に式３で表されるが、抵抗値Ｒｏｕｔが小さいため、出力端子１２の極周波数ｆｐ１は高くなる。よって、ｆｐ１＞ｆｐ２の関係が成立するので、極周波数ｆｐ２が主要極、極周波数ｆｐ１が非主要極となる。そして、主要極と非主要極の周波数差が大きくなるため、容易に位相補償することが出来る。
【００３０】
なお、出力電流Ｉｏｕｔが大きい場合は抵抗１１０に電流が流れないため、位相補償回路は、コンデンサ１０３のみが有効となるため、従来技術の位相補償回路と同様になる。
【００３１】
ここで、出力電流Ｉｏｕｔが小さい場合の位相補償において、極周波数ｆｐ２とゼロ点周波数ｆｚの関係性のばらつきを抑えるため、抵抗値Ｒ１０１と抵抗値Ｒ１１０のばらつきが同じ傾向となるように抵抗１０１と抵抗１１０は同じ構造、同じ温度特性の抵抗素子を用いるのが好ましい。また、容量値Ｃ１００ａと容量値Ｃ１０３の変調が同じ傾向となるようにコンデンサ１０３を形成する絶縁膜は、ＰＭＯＳトランジスタのゲート絶縁膜と同じ工程で形成することが好ましい。一般的な集積回路の製造プロセスにおいて、これらは追加のコストを発生することなく実施することが可能である。
【００３２】
上述したように、本実施形態のボルテージレギュレータ１０によれば、出力電流Ｉｏｕｔが大小に関わらず、また、出力コンデンサの容量値Ｃｏｕｔが大小に関わらず、コストを増大させることなく位相余裕を確保することが出来るボルテージレギュレータを提供することが出来る。
【００３３】
図２は、第一の実施形態のボルテージレギュレータの他の例を示す回路図である。
【００３４】
図２のボルテージレギュレータ１０ａは、図１のボルテージレギュレータ１０にＮＭＯＳトランジスタ１３１、１３２から成るカレントミラー回路を追加している。なお、図１のボルテージレギュレータ１０と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
【００３５】
ＮＭＯＳトランジスタ１３１は、ソースが接地端子１３に、ドレインとゲートがＰＭＯＳトランジスタ１３０のドレインとＮＭＯＳトランジスタ１３２のゲートに接続される。ＮＭＯＳトランジスタ１３２は、ソースが接地端子１３に、ドレインが出力トランジスタ１００のゲートに接続される。
【００３６】
かかる構成のボルテージレギュレータ１０ａは、カレントミラー回路により抵抗１１０に流れる電流Ｉｒに比例した電流を出力トランジスタ１００のゲートに出力することが出来る。即ち、カレントミラー回路は、電流Ｉｒを等価的に増加させることが出来る。カレントミラー回路の電流増幅率をＭとすると、出力電流Ｉｏｕｔが小さい時の極周波数ｆｐ２は式７で表させる。
【数７】
2020194269.tif 000009
【００３７】
式７から分かるように、ボルテージレギュレータ１０ａは、カレントミラー回路により極周波数ｆｐ２を高くすることが可能である。そのため、抵抗値Ｒ１１０を小さい値に調整するために抵抗１１０を複数の抵抗の並列接続で構成するよりも、ＮＭＯＳトランジスタを２個追加するほうが面積を小さく出来る場合、より小さい面積で半導体装置を構成することが出来る。
【００３８】
以上説明したように、第一の実施形態のボルテージレギュレータは、基準電圧Ｖｒｅｆ２を出力する基準電圧回路１２０と、ゲートに基準電圧Ｖｒｅｆ２が入力されるＰＭＯＳトランジスタ１３０と、ＰＭＯＳトランジスタ１００のゲートとＰＭＯＳトランジスタ１３０の間に位相補償用の抵抗１１０を備えた。従って、第一の実施形態のボルテージレギュレータは、出力電流Ｉｏｕｔが小さい時のみ抵抗１１０が位相補償回路として機能するので、位相補償回路の面積が小さくても位相余裕が確保できる。
【００３９】
ここで、本実施形態のボルテージレギュレータは、誤差増幅器１０５の出力端子と接地端子の間に位相補償用の抵抗１１０を備えたので、以下のような現象が発生する。
【００４０】
誤差増幅器１０５は、理想的な回路ではないため、電流Ｉｒが出力端子から出力されると、反転入力端子と非反転入力端子の間に電流Ｉｒに依存したオフセット電圧が発生し、非反転入力端子よりも反転入力端子の電圧が低くなる。このオフセット電圧によって帰還電圧Ｖｆｂが高くなり、出力電圧Ｖｏｕｔは設定電圧より高くなる。
【００４１】
図１のボルテージレギュレータにこの現象の対策をした回路を図３、及び図４に示す。
【００４２】
図３のボルテージレギュレータ１０ｂは、図１のボルテージレギュレータ１０において誤差増幅器１０５の反転入力端子に電流を出力するＮＭＯＳトランジスタ２３１、２３２から成るカレントミラー回路を追加している。その他の構成については、図１のボルテージレギュレータ１０と同一であるため、同一の符号を付し、重複する説明は適宜省略する。
【００４３】
ボルテージレギュレータ１０ｂは、抵抗１１０に流れる電流Ｉｒに比例した電流がカレントミラー回路により誤差増幅器１０５の反転入力端子に出力される。抵抗１０６は、電流Ｉｒに比例した電流が流れるので、その両端に電圧を発生させる。従って、そのオフセット電圧の寄与をキャンセルし、基準電圧Ｖｒｅｆ１と帰還電圧Ｖｆｂを正確に一致させることが出来る。
【００４４】
ここで、誤差増幅器１０５のオフセット電圧のキャンセルを精度よく行うため、抵抗１１０と抵抗１０６は同じ構造、同じ温度特性の抵抗素子を用いるのが好ましい。
よって、図３のボルテージレギュレータ１０ｂによれば、広い負荷条件に渡ってコストを増大させることなく位相余裕を高く保つことに加えて、抵抗１１０に流れる電流によって発生するオフセット電圧をキャンセルし、出力電圧の出力電流Ｉｏｕｔ依存性を小さくして出力電圧精度を高めることが出来る。
【００４５】
図４のボルテージレギュレータ１０ｃは、図１のボルテージレギュレータ１０にＰＭＯＳトランジスタ１３３を追加し、帰還回路に含まれる抵抗１０２を抵抗１０２ａと抵抗１０２ｂに分割している。なお、図１のボルテージレギュレータ１０と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
【００４６】
ＰＭＯＳトランジスタ１３３は、ソースがＰＭＯＳトランジスタ１３０のソースに、ゲートがＰＭＯＳトランジスタ１３０のゲートに、ドレインが抵抗１０２ａと抵抗１０２ｂの接続点に接続される。
【００４７】
かかる構成のボルテージレギュレータ１０ｃにおいて、抵抗１１０に流れる電流ＩｒはＰＭＯＳトランジスタ１３０とＰＭＯＳトランジスタ１３３に分岐して流れる。ＰＭＯＳトランジスタ１３３に流れる電流は、抵抗１０２ｂを介して接地端子１３に流れ込む。抵抗１０２ｂにＩｒに基づく電流を流すことで、抵抗１０２ｂの見かけ上の抵抗値を調整して、出力電圧Ｖｏｕｔを低くすることが出来る。従って、そのオフセット電圧の寄与をキャンセルすることが出来る。
【００４８】
ここで、誤差増幅器１０５のオフセット電圧のキャンセルを精度よく行うため、抵抗１１０と抵抗１０２ｂは同じ構造、同じ温度特性の抵抗素子を用いるのが好ましい。
よって、図４のボルテージレギュレータ１０ｃによれば、広い負荷条件に渡ってコストを増大させることなく位相余裕を高く保つことに加えて、抵抗１１０に流れる電流によって発生するオフセット電圧をキャンセルし、出力電圧の出力電流Ｉｏｕｔ依存性を小さくして出力電圧精度を高めることが出来る。
【００４９】
なお、ボルテージレギュレータ１０ｃは、抵抗１０２を抵抗１０２ａと抵抗１０２ｂに分割して構成したが、分割しない抵抗１０２にＰＭＯＳトランジスタ１３３の電流を流すようにしてもよい。
【００５０】
＜第二の実施形態＞
図５は、第二の実施形態のボルテージレギュレータを示す回路図である。
【００５１】
本実施形態のボルテージレギュレータ２０は、図１のボルテージレギュレータ１０において、基準電圧回路１０４、１２０を基準電圧回路２２０に替えて、位相補償回路をＰＭＯＳトランジスタ２０１、ＮＭＯＳトランジスタ２０２、２０３、抵抗２１０に替えて構成している。  基準電圧回路２２０は、電流源２２１と、ＮＭＯＳトランジスタ２２２、２２３を備えている。なお、図１のボルテージレギュレータ１０と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
【００５２】
ＰＭＯＳトランジスタ２０１は、ゲートがＰＭＯＳトランジスタ１００のゲートに、ソースが入力端子１１に、ドレインがＮＭＯＳトランジスタ２０２のゲートとドレイン、及び、抵抗２１０の一方の端子に接続される。ＮＭＯＳトランジスタ２０２のソースは、接地端子１３に接続される。抵抗２１０の他方の端子は、ＮＭＯＳトランジスタ２０３のソースに接続される。ＮＭＯＳトランジスタ２０３は、ドレインがＰＭＯＳトランジスタ１００のゲートに、ゲートが基準電圧回路２２０の第二出力端子に接続される。基準電圧回路２００の第一出力端子は、抵抗１０６を介して誤差増幅器１０５の反転入力端子に接続される。
【００５３】
電流源２２１は、一方の端子が入力端子１１に、他方の端子がＮＭＯＳトランジスタ１２２のドレインとゲート、及び、基準電圧回路２２０の第二出力端子に接続される。ＮＭＯＳトランジスタ２２３は、ソースが接地端子１３に、ゲートとドレインがＮＭＯＳトランジスタ２２２のソース、及び、基準電圧回路２２０の第一出力端子に接続される。
基準電圧回路２２０は、第一出力端子から電圧Ｖｓｓを基準とした基準電圧Ｖｒｅｆ１を出力し、第二出力端子から電圧Ｖｓｓを基準とした基準電圧Ｖｒｅｆ２を出力する。
【００５４】
次に、ボルテージレギュレータ２０の位相補償について説明する。
【００５５】
基準電圧Ｖｒｅｆ２は、ＮＭＯＳトランジスタ２０２の閾値電圧Ｖｔｈ２０２とＮＭＯＳトランジスタ２０３の閾値電圧Ｖｔｈ２０３の和よりも大きく設定する。このように基準電圧Ｖｒｅｆ２を設定することで、抵抗２１０は、負荷に流れる電流が小さい時に位相補償回路として機能する。
【００５６】
本実施形態の基準電圧回路２２０は、上述のように構成したので、電圧ＶｓｓにＮＭＯＳトランジスタ２２２、２２３の各ゲート・ソース間電圧を加えた基準電圧Ｖｒｅｆ２を出力する。ＮＭＯトランジスタ２２２、２２３が強反転領域で動作している場合、基準電圧Ｖｒｅｆ２は式８で表される。
【数８】
2020194269.tif 000010
ここで、Ｖｔｈ２２２はＮＭＯＳトランジスタ２２２の閾値電圧、Ｖｔｈ２２３はＮＭＯＳトランジスタ２２３の閾値電圧、Ｋ２２２はＮＭＯＳトランジスタ２２２のＫ値、Ｋ２２３はＮＭＯＳトランジスタ２２３のＫ値である。式８より、基準電圧Ｖｒｅｆ２は、閾値電圧Ｖｔｈ２２２と閾値電圧Ｖｔｈ２２３の和が閾値電圧Ｖｔｈ２０２と閾値電圧Ｖｔｈ２０３の和以上に設定すれば、上述の条件を満たすことが出来る。
【００５７】
抵抗２１０に電流を流すことが出来る出力電流Ｉｏｕｔの値のばらつきを抑えるため、ＮＭＯＳトランジスタ２２２、２２３のいずれか一方の閾値電圧は、ＮＭＯＳトランジスタ２０２またはＮＭＯＳトランジスタ２０３のいずれか一方の閾値電圧と同じに設定することが望ましい。また、ＮＭＯＳトランジスタ２２２、２２３のいずれか他方の閾値電圧はＮＭＯＳトランジスタ２０２またはＮＭＯＳトランジスタ２０３のいずれか他方の閾値電圧と同じに設定することが望ましい。
【００５８】
なお、式８にはＮＭＯＳトランジスタ２２２、２２３が強反転領域での基準電圧Ｖｒｅｆ２を例として示したが、上述の条件を満たせば、必ずしもＮＭＯＳトランジスタ２２２、２２３を強反転領域で動作させる必要は無い。
【００５９】
ＰＭＯＳトランジスタ２０１は、ＰＭＯＳトランジスタ１００が出力する出力電流Ｉｏｕｔに比例したセンス電流を出力する。ＮＭＯＳトランジスタ２０２は、センス電流が流れることで、ゲートに出力電流Ｉｏｕｔに依存した電圧Ｖ２を発生する。
【００６０】
出力電流Ｉｏｕｔが小さい時、ＰＭＯＳトランジスタ２０１が流すセンス電流は小さくなる。そのため、ＮＭＯＳトランジスタ２０２のゲート・ソース間電圧は、小さくなり、閾値電圧Ｖｔｈ２０２に近くなる。また、ＮＭＯＳトランジスタ２０３がオンするので、電圧Ｖ１と基準電圧Ｖｒｅｆ２の差は、閾値電圧Ｖｔｈ２０３に近くなる。基準電圧Ｖｒｅｆ２は閾値電圧Ｖｔｈ２０１と閾値電圧Ｖｔｈ２０３の和よりも大きいため、抵抗２１０は、両端に電圧差が発生し、電流Ｉｒが流れる。抵抗２１０の抵抗値をＲ２１０とすると、電流Ｉｒは式９で与えられる。
【数９】
2020194269.tif 000011
電流Ｉｒは、ＮＭＯＳトランジスタ２０３を介してＰＭＯＳトランジスタ１００のゲートから接地端子１３に流れる。従って、抵抗２１０は、位相補償回路として機能する。
【００６１】
出力電流Ｉｏｕｔが大きい時、ＰＭＯＳトランジスタ２０１が流すセンス電流は大きくなる。そのため、ＮＭＯＳトランジスタ２０２のゲート・ソース間電圧が大きくなり、ゲート電圧Ｖ２が上昇する。ＮＭＯＳトランジスタ２０３は、ゲート電圧が基準電圧Ｖｒｅｆ２で一定なので、ゲート・ソース間電圧が小さくなるためオフする。抵抗２１０は、両端に電圧差が発生しないため、電流Ｉｒはゼロとなって、位相補償回路として機能しない。
【００６２】
本実施形態のボルテージレギュレータの位相補償の詳細な説明は、図１のボルテージレギュレータと同様であるので省略する。
【００６３】
以上説明したように、第二の実施形態のボルテージレギュレータは、基準電圧Ｖｒｅｆ２を出力する基準電圧回路２２０と、ゲートに基準電圧Ｖｒｅｆ２が入力されるＮＭＯＳトランジスタ２０３と、センス電流が流れるＮＭＯＳトランジスタ２０２の間に位相補償用の抵抗２１０を備えた。従って、第二の実施形態のボルテージレギュレータは、出力電流Ｉｏｕｔが小さい時のみ抵抗２１０が位相補償回路として機能するので、位相補償回路の面積が小さくても位相余裕が確保できる。
更に、第二の実施形態のボルテージレギュレータは、第一の実施形態に対して１つの基準電圧回路２２０で構成したので、回路面積を小さくしてコストを下げることが出来る。
【００６４】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。例えば、第二の実施形態のボルテージレギュレータにおいても、第一の実施形態のボルテージレギュレータと同様に、オフセットをキャンセルする回路を追加しても良い。
【符号の説明】
【００６５】
１０、２０  ボルテージレギュレータ
１１  入力端子
１２  出力端子
１３  接地端子
１００ａ  ＰＭＯＳトランジスタ１００のゲート・ソース間の寄生容量
１０４、１２０、２２０  基準電圧回路
１０５  誤差増幅器
１２１、２２１  電流源
【図１】
2020194269.tif 000012
【図２】
2020194269.tif 000013
【図３】
2020194269.tif 000014
【図４】
2020194269.tif 000015
【図５】
2020194269.tif 000016