(57)【要約】【課題】デッドスペースの低減やレイアウト設計がある程度進んだ段階における回路修正を行っても設計時間を大幅にロスすることを回避する。【解決手段】マクロセル階層データである処理対象の階層データを、スタンダードセルによるスタンダードセル階層データへ変更するフラット化手段３１と、フラット化により生成されたスタンダードセル対応配置データに基づき、階層再構築化の要否を判定する再構築要否判定手段３２と、再構築が必要であると判定された場合に、どのような階層とするかを定義する目的定義情報が与えられることに応じて、マクロセル階層データのマクロセル対応レイアウトデータをレイアウトデータとして再度構築する再構築手段３３を具備する。【選択図】図３
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【特許請求の範囲】
【請求項１】
マクロセルを規定するマクロセル対応回路図データとマクロセル対応レイアウトデータとを含むマクロセル階層データである処理対象の階層データを、スタンダードセルによるスタンダードセル階層データへ変更するフラット化を行ってスタンダードセル対応配置データとスタンダードセル対応配線データを生成するフラット化手段と、
フラット化により生成されたスタンダードセル対応配置データに基づき、階層再構築化の要否を判定する再構築要否判定手段と、
再構築が必要であると判定された場合に、前記フラット化により生成されたスタンダードセル対応配置データに対して、どのような階層とするかを定義する目的定義情報が与えられることに応じて、マクロセル階層データのマクロセル対応レイアウトデータをレイアウトデータとして再度構築する再構築手段と、
再構築が必要であると判定された場合には、前記再構築手段により得られるマクロセル対応レイアウトデータと前記スタンダードセル対応配線データに基づき新レイアウトデータを生成し、再構築が不要であると判定された場合には、前記スタンダードセル対応配置データと前記スタンダードセル対応配線データに基づき新レイアウトデータを生成するレイアウトデータ生成手段と
を具備することを特徴とするレイアウト設計装置。
【請求項２】
前記処理対象の階層データについてレイアウト検証を行うレイアウト検証手段と、
前記レイアウト検証手段による結果が不適となった場合に、前記処理対象の階層データに基づき、マクロセルを規定する新たなマクロセル対応回路図データ及び／または新たなマクロセル対応レイアウトデータを生成する階層データ変更手段と
を具備することを特徴とする請求項１に記載のレイアウト設計装置。
【請求項３】
フラット化手段は、全階層のフラット化または一部の階層のフラット化を行うことを特徴とする請求項１または２に記載のレイアウト設計装置。
【請求項４】
前記フラット化により生成されたスタンダードセル対応配置データに対して、アスペクト比の調整を行うアスペクト比調整手段が備えられていることを特徴とする請求項１乃至３のいずれか１項に記載のレイアウト設計装置。
【請求項５】
前記再構築手段には、再構築したマクロセル対応レイアウトデータに対応するマクロセル対応回路図データを作成する回路図データ作成手段が備えられ、
前記回路図データ作成手段によりマクロセル対応回路図データが得られると、前記処理対象の階層データのマクロセル対応回路図データと前記再構築手段により得られるマクロセル対応回路図データとを比較し、適正な回路図データが得られているか否かの検証を行うＳＶＳ検証手段と、
を具備することを特徴とする請求項１乃至４のいずれか１項に記載のレイアウト設計装置。
【請求項６】
前記再構築手段には、目的定義情報として、回路の追加または削減を指示する情報を受けると、回路が追加または削減された領域の階層を作成する階層化手段が備えられていることを特徴とする請求項１乃至５のいずれか１項に記載のレイアウト設計装置。
【請求項７】
前記階層化手段は、同一階層（マクロセルの階層）の領域が異なる２以上の領域に分かれることを意味する「飛び地」の回避を指示する目的定義情報を受けると、同一階層にあるべき２以上のセルが異なる領域に分かれることが無いように階層を作成することを特徴とする請求項６に記載のレイアウト設計装置。
【請求項８】
前記階層化手段は、半導体集積回路チップ内に素子が配置されないデッドスペースの回避を指示する目的定義情報を受けると、半導体集積回路チップ内に素子が配置されないデッドスペースが無い階層を作成することを特徴とする請求項６または７に記載のレイアウト設計装置。
【請求項９】
半導体集積回路チップのレイアウト設計を行うコンピュータを、
マクロセルを規定するマクロセル対応回路図データとマクロセル対応レイアウトデータとを含むマクロセル階層データである処理対象の階層データを、スタンダードセルによるスタンダードセル階層データへ変更するフラット化を行ってスタンダードセル対応配置データとスタンダードセル対応配線データを生成するフラット化手段、
フラット化により生成されたスタンダードセル対応配置データに基づき階層再構築化の要否を判定する再構築要否判定手段と、
再構築が必要であると判定された場合に、前記フラット化により生成されたスタンダードセル対応配置データに対して、どのような階層とするかを定義する目的定義情報が与えられることに応じて、マクロセル階層データのマクロセル対応レイアウトデータをレイアウトデータとして再度構築する再構築手段、
再構築が必要であると判定された場合には、前記再構築手段により得られるマクロセル対応レイアウトデータと前記スタンダードセル対応配線データに基づき新レイアウトデータを生成し、再構築が不要であると判定された場合には、前記スタンダードセル対応配置データと前記スタンダードセル対応配線データに基づき新レイアウトデータを生成するレイアウトデータ生成手段
として機能させることを特徴とするレイアウト設計用プログラム。
【請求項１０】
前記コンピュータを更に、
前記処理対象の階層データについてレイアウト検証を行うレイアウト検証手段、
前記レイアウト検証手段による結果が不適となった場合に、前記処理対象の階層データに基づき、マクロセルを規定する新たなマクロセル対応回路図データ及び／または新たなマクロセル対応レイアウトデータを生成する階層データ変更手段
として機能させることを特徴とする請求項９に記載のレイアウト設計用プログラム。
【請求項１１】
前記コンピュータをフラット化手段として、全階層のフラット化または一部の階層のフラット化を行うように機能させることを特徴とする請求項９または１０に記載のレイアウト設計用プログラム。
【請求項１２】
前記コンピュータを更に、
前記フラット化により生成されたスタンダードセル対応配置データに対して、アスペクト比の調整を行うアスペクト比調整手段として機能させることを特徴とする請求項９乃至１１のいずれか１項に記載のレイアウト設計用プログラム。
【請求項１３】
前記コンピュータを更に、
前記再構築手段における、再構築したマクロセル対応レイアウトデータに対応するマクロセル対応回路図データを作成する回路図データ作成手段として機能させ、
前記回路図データ作成手段によりマクロセル対応回路図データが得られると、前記処理対象の階層データのマクロセル対応回路図データと前記再構築手段により得られるマクロセル対応回路図データとを比較し、適正な回路図データが得られているか否かの検証を行うＳＶＳ検証手段として機能させることを特徴とする請求項９乃至１２のいずれか１項に記載のレイアウト設計用プログラム。
【請求項１４】
前記コンピュータを更に、
前記再構築手段における、目的定義情報として、回路の追加または削減を指示する情報を受けると、回路が追加または削減された領域の階層を作成する階層化手段として機能させることを特徴とする請求項９乃至１３のいずれか１項に記載のレイアウト設計用プログラム。
【請求項１５】
前記コンピュータを更に、
前記階層化手段として、同一階層（マクロセルの階層）の領域が異なる２以上の領域に分かれることを意味する「飛び地」の回避を指示する目的定義情報を受けると、同一階層にあるべき２以上のセルが異なる領域に分かれることが無いように階層を作成するように機能させることを特徴とする請求項１４に記載のレイアウト設計用プログラム。
【請求項１６】
前記コンピュータを更に、
前記階層化手段として、半導体集積回路チップ内に素子が配置されないデッドスペースの回避を指示する目的定義情報を受けると、半導体集積回路チップ内に素子が配置されないデッドスペースが無い階層を作成するように機能させることを特徴とする請求項１４または１５に記載のレイアウト設計用プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、レイアウト設計装置及びレイアウト設計用プログラムに関するものである。
【背景技術】
【０００２】
従来のレイアウト設計においては、回路図とレイアウトの階層に等価性を持たせたマクロセルとなっているため、回路図通りのレイアウトとならざるを得なかった。このため、
回路図の素子規模によって、配置面積の大小さまざまな形状のマクロセルをチップ状に配置する場合にデッドスペースが増加することになった。これによって、レイアウト面積当たりのトランジスタ集積率の低下を招来することになり、場合によっては決められたチップ面積に全てのマクロセルが収まりきらないことにつながるものであった。
【０００３】
また、レイアウト設計が進行してから設計済部分に回路の追加、削減等が生じると、設計済の部分については階層構造を残したまま再配置を行う必要があり、図１に示されるように、例えば、第１階層の主エリア９１Ｅの一部に、切欠き状の「段差」エリア９２Ｄが生じたり、第１階層でありながら主エリア９１Ｅの領域とは離れた領域に「飛び地」のエリア９３Ｆが生じたりすることがあった。
【０００４】
更に、レイアウト設計が進行してから設計済部分に回路の追加等が生じた場合においては設計した階層内に既に内部配線が存在しており、配線経路の確保を下位の階層から行うことが困難であるという問題があった。
【０００５】
特許文献１には、マクロセルやスタンダードセルを効率良く配置し、効率の良い配線を行う半導体集積回路のレイアウト設計が開示されている。この半導体集積回路レイアウト設計方法は、半導体集積回路のレイアウト設計に用いられるマクロセルライブラリを備え、このライブラリに、内部にファンクション機能を有し、バックバイアス機能を構成するためのファンクションＴＡＰセルを格納しておく工程を含むというものである。
【０００６】
また、特許文献２には、設計期間の短縮が可能なレイアウト設計方法を提供するために、マクロセルに配置補助領域を設定し、コア領域からマクロセル及び配置補助領域を除く最大スタンダードセル領域の面積を算出する工程を有するものが開示されている。このレイアウト設計方法では、また、複数のマクロセルを配置したフロアプラン結果を用いて実スタンダードセル領域の面積の算出、最大スタンダードセル領域の面積とスタンダードセル領域面積とに基づくフロアプランにおけるデッドスペース率の算出を行っている。更に、上記で算出したデッドスペース率に基づいてマクロセルの配置を変更するか否かを判断し、デッドスペース率と基準値とを比較し、この比較結果に基づいてデッドスペース率が基準値以下となるようにフロアプランのマクロセルの配置を変更するものである。
【０００７】
更に、特許文献３には、階層化設計において余分なバッファが挿入されない最適な設計方法として、複数の階層ブロックを有する階層構造のレイアウトデータを入力し、分配回路合成用データベースを作成し、このデータベースを用いるものが開示されている。上記データベースは、フリップフロップ／ラッチ回路へ供給するクロック等の分配回路の合成に必要なネット情報を抽出して作成するものである。作成された分配回路合成用データベースを用いて、階層構造を展開した半導体集積回路全体についての分配回路を合成し、合成された分配回路を、階層構造を持ったレイアウトデータ上へマッピングすることで余分なバッファが挿入されない最適な設計方法を実現する。
【０００８】
更に、特許文献４には、スタンダードセル方式ＬＳＩの階層レイアウトを行うＣＡＤにより自動配置配線処理方法を実行する場合に無駄領域を無くする技術が開示されている。このレイアウト設計方法においては、従来手法を用いて自動レイアウトを実行した後に、この自動レイアウトによる無駄領域を計算し、その結果からスタンダードセルブロック内のフィールドセル挿入数を制御して再レイアウトする。この場合に、セル段数或いはセル列数をそのままにし、フィールドスルーセルが多い（或いは少ない）レイアウトを行うか、または、セル列の段数を制御し、フィールドセルの少ない（或いは多い）レイアウトを行うというものである。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−７３７２８号公報
【特許文献２】特開２００６−２７７６６８号公報
【特許文献３】特開２００３−３１６８４３号公報
【特許文献４】特開平８−６３５１５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
以下の実施形態では、デッドスペースの低減やレイアウト設計がある程度進んだ段階における回路修正を行っても設計時間を大幅にロスすることを回避し得るレイアウト設計装置及びレイアウト設計用プログラムを提供する。
【課題を解決するための手段】
【００１１】
本発明の実施形態では、マクロセルを規定するマクロセル対応回路図データとマクロセル対応レイアウトデータとを含むマクロセル階層データである処理対象の階層データを、スタンダードセルによるスタンダードセル階層データへ変更するフラット化を行ってスタンダードセル対応配置データとスタンダードセル対応配線データを生成するフラット化手段と、フラット化により生成されたスタンダードセル対応配置データに基づき、階層再構築化の要否を判定する再構築要否判定手段と、再構築が必要であると判定された場合に、前記フラット化により生成されたスタンダードセル対応配置データに対して、どのような階層とするかを定義する目的定義情報が与えられることに応じて、マクロセル階層データのマクロセル対応レイアウトデータをレイアウトデータとして再度構築する再構築手段と、再構築が必要であると判定された場合には、前記再構築手段により得られるマクロセル対応レイアウトデータと前記スタンダードセル対応配線データに基づき新レイアウトデータを生成し、再構築が不要であると判定された場合には、前記スタンダードセル対応配置データと前記スタンダードセル対応配線データに基づき新レイアウトデータを生成するレイアウトデータ生成手段とを具備する。
【図面の簡単な説明】
【００１２】
【図１】従来のレイアウト設計により生じやすい「段差」と「飛び地」を説明するための平面図。
【図２】本発明の実施形態に係るレイアウト設計装置を構成するコンピュータシステムのブロック図。
【図３】本発明の実施形態に係るレイアウト設計装置が備える各手段のブロック図。
【図４】本発明の実施形態に係るレイアウト設計装置に投入される階層データである回路図データの例を示す回路ブロック図。
【図５】本発明の実施形態に係るレイアウト設計装置に投入される階層データであるレイアウト形状データの例を示す平面図。
【図６】本発明の実施形態に係るレイアウト設計装置に修正データとして投入される階層データである回路図データの例を示す回路ブロック図。
【図７】本発明の実施形態に係るレイアウト設計装置の動作を説明するためのフローチャート。
【図８】本発明の実施形態に係るレイアウト設計装置によるフラット化により生成されたスタンダードセル配置データの一例を示す図。
【図９】本発明の実施形態に係るレイアウト設計装置によるフラット化により生成されたスタンダードセル配線データの一例を示す図。
【図１０】本発明の実施形態に係るレイアウト設計装置が備えるセル形状データファイルにおける内容の一例を示す図。
【図１１】本発明の実施形態に係るレイアウト設計装置により生成されるスタンダードセル対応配置データの一例を示す図。
【図１２】本発明の実施形態に係るレイアウト設計装置により生成されるスタンダードセル対応配線データの一例を示す図。
【図１３】本発明の実施形態に係るレイアウト設計装置の動作を説明するためのフローチャート。
【発明を実施するための形態】
【００１３】
以下添付図面を参照して、本発明に係るレイアウト設計装置及びレイアウト設計用プログラムの実施形態を説明する。本実施形態に係るレイアウト設計装置は、ワークステーションやパーソナルコンピュータなどの計算機システムにより図２に示すように構成することができる。このレイアウトシステムは、ＣＰＵ１０が主メモリ１１内のプログラムやデータを用いて各部を制御するように構成されている。ＣＰＵ１０には、上記主メモリ１１が接続される他に、バス１２を介して、外部記憶コントローラ１３、入力コントローラ１４、表示コントローラ１５、ネット接続コントローラ１６が接続されている。
【００１４】
外部記憶コントローラ１３には、外部記憶装置２３が接続されている。外部記憶装置２３には、レイアウト設計用プログラムやこのプログラムが使用する階層レイアウト形状データなどの各種のデータ等が記憶されている。入力コントローラ１４には、キーボードやマウスなどの情報や各種のコマンドを入力するための入力装置２４が接続されている。表示コントローラ１５には、ＬＥＤなどの表示部を有し、各種の情報を表示するための表示装置２５が接続されている。更に、ネット接続コントローラ１６には、ネットワーク２８と回線接続・回線切断を行うインタフェースであるネット接続処理部２６が接続されている。なお、このシステムには、出力のためにプリンタ等が設けられていても良い。
【００１５】
外部記憶装置２３に記憶されているレイアウト設計用プログラムを主メモリ１１に読み出し、このプログラムをＣＰＵ１０が実行することにより図３に示す各手段が実現される。即ち、フラット化手段３１、再構築要否判定手段３２、再構築手段３３、レイアウトデータ生成手段３４、レイアウト検証手段３５、階層データ変更手段３６、アスペクト比調整手段３７、ＳＶＳ検証手段３８である。上記再構築手段３３には、回路図データ作成手段３３Ａと階層化手段３３Ｂとが備えられている。
【００１６】
上記のフラット化手段３１は、マクロセルを規定するマクロセル対応回路図データとマクロセル対応レイアウトデータとを含むマクロセル階層データである処理対象の階層データを、スタンダードセルによるスタンダードセル階層データへ変更するフラット化を行ってスタンダードセル対応配置データとスタンダードセル対応配線データを生成するものである。
【００１７】
再構築要否判定手段３２は、フラット化手段３１によるフラット化により生成されたスタンダードセル対応配置データに基づき、階層再構築化の要否を判定するものである。再構築手段３３は、再構築が必要であると判定された場合に、上記フラット化により生成されたスタンダードセル対応配置データに対して、どのような階層とするかを定義する目的定義情報が与えられることに応じて、マクロセル階層データのマクロセル対応レイアウトデータをレイアウトデータとして再度構築するものである。
【００１８】
レイアウトデータ生成手段３４は、再構築が必要であると判定された場合には、上記再構築手段３３により得られるマクロセル対応レイアウトデータと上記スタンダードセル対応配線データに基づき新レイアウトデータを生成し、再構築が不要であると判定された場合には、上記スタンダードセル対応配置データと上記スタンダードセル対応配線データに基づき新レイアウトデータを生成するものである。
【００１９】
レイアウト検証手段３５は、階層データについてレイアウト検証を行うものであり、レイアウト検証手段３５は、再構築手段３３による再度の構築の対象である上記処理対象の階層データについてレイアウト検証を行うものであり、また、レイアウトデータ生成手段３４によって生成された階層データについてレイアウト検証を行うものである。
【００２０】
階層データ変更手段３６は、上記レイアウト検証手段３５による結果が不適となった場合に、上記処理対象の階層データに基づき、マクロセルを規定する新たなマクロセル対応回路図データ及び／または新たなマクロセル対応レイアウトデータを生成するものである。階層データ変更手段３６は、上記レイアウト検証手段３５による結果が不適となった場合にも、レイアウトデータ生成手段３４によって生成された階層データに対しても同様に処理を行うものである。
【００２１】
アスペクト比調整手段３７は、上記フラット化により生成されたスタンダードセル対応配置データに対して、アスペクト比の調整を行うものである。上記再構築手段３３に備えられている回路図データ作成手段３３Ａは、再構築したマクロセル対応レイアウトデータに対応するマクロセル対応回路図データを作成するものである。
【００２２】
ＳＶＳ検証手段３８は、上記回路図データ作成手段３３Ａによりマクロセル対応回路図データが得られると、上記処理対象の階層データのマクロセル対応回路図データと上記再構築手段３３により得られるマクロセル対応回路図データとを比較し、適正な回路図データが得られているか否かの検証を行うものである。
【００２３】
上記再構築手段３３に備えられている階層化手段３３Ｂは、目的定義情報として、回路の追加または削減を指示する情報を受けると、回路が追加または削減された領域の階層を作成するものである。
【００２４】
上記階層化手段３３Ｂは、同一階層（マクロセルの階層）の領域が異なる２以上の領域に分かれることを意味する「飛び地」の回避を指示する目的定義情報を受けると、同一階層にあるべき２以上のセルが異なる領域に分かれることが無いように階層を作成するものである。上記階層化手段３３Ｂは、半導体集積回路チップ内に素子が配置されないデッドスペースの回避を指示する目的定義情報を受けると、半導体集積回路チップ内に素子が配置されないデッドスペースが無いように階層を作成するものである。
【００２５】
以上のように構成されたレイアウト設計装置に対し、マクロセルを規定するマクロセル対応回路図データとマクロセル対応レイアウトデータとを含むマクロセル階層データである処理対象の処理対象の階層データを与えて動作を行わせることができる。
【００２６】
処理対象の階層データの一例を図４と図５に示す。図４には、マクロセルを規定するマクロセル対応回路図データであり、本実施形態においては、上から第１階層の回路図データ、２段目が第２階層の回路図データ、第３段目が第３階層の回路図データ、・・・となっている。図５は、上記図４の回路図データに対応するレイアウト（形状）データの例であり、上から図５（ａ）には第１階層のレイアウト形状データＳＨ１が示され、２段目の図５（ｂ）には第２階層までのレイアウト形状データＳＨ２が示され、３段目の図５（ｃ）には第３階層までのレイアウト形状データＳＨ３、…が示されている。
【００２７】
図５（ａ）に示す第１階層のレイアウト形状データＳＨ１、図５（ｂ）に示す第２階層までのレイアウト形状データＳＨ２、図５（ｃ）に示す第３階層までのレイアウト形状データＳＨ３は、「セル」をトランジスタなどのデバイスの部位レベルまでパターン模様で示した一例の図である。これらの図から判るように、第１階層のレイアウト形状データＳＨ１には第１階層のレイアウト形状データＳＨ１のみが含まれている。第２階層までのレイアウト形状データＳＨ２は、第１階層までのレイアウト形状データＳＨ１に第２階層の単独のレイアウト形状データＳＨａを加えたものとなっている。また、第３階層までのレイアウト形状データＳＨ３は、第２階層までのレイアウト形状データＳＨ２に第３階層の単独のレイアウト形状データＳＨｂを加えたものとなっている。一般的には、第Ｎ（正の整数）階層までのレイアウト形状データＳＨＮは、第（Ｎ−１）階層までのレイアウト形状データＳＨ（Ｎ−１）に第Ｎ階層の単独のレイアウト形状データＳＨｘを加えたものとなっている。
【００２８】
上記のように通常の設計が行われた階層データだけではなく、ある程度まで設計が進んだ段階で追加された修正データを含んだものであっても良い。図６に、図４と図５の第２階層と第３階層の間に入れるべき第２．５階層の修正データである階層データ（回路図データ）の例を示す。
【００２９】
以上のような処理対象の階層データは、入力装置２４から入力して外部記憶装置２３にファイル化しておくことができ、或いは、他のコンピュータシステム等を用いて作成したものをネットワーク２８からネット接続処理部２６とネット接続コントローラ１６を介して取得し、外部記憶装置２３にファイル化しておくことができる。
【００３０】
レイアウト設計装置は、処理のスタートを指示されると図７に示すフローチャートに対応する処理を行うので、このフローチャートを参照して動作説明を行う。上記のような処理対象の階層データを取り込み（Ｓ１１）、レイアウト検証を行う（Ｓ１２）。このレイアウト検証としては、よく知られたＤＲＣ（デザイン・ルール・チェック）検証やＬＶＳ（Layout versus schematic）検証等を用いることができる。
【００３１】
上記ステップＳ１２のレイアウト検証の結果が適切か不適切を判定し（Ｓ１３）、不適切となると、上記処理対象の階層データに基づき、マクロセルを規定する新たなマクロセル対応回路図データ及び／または新たなマクロセル対応レイアウトデータを生成することによる階層データ変更を行って（Ｓ１４）、ステップＳ１２へ戻って処理を続ける。
【００３２】
ステップＳ１３において、適切となるとフラット化を行ってスタンダードセル対応配置データとスタンダードセル対応配線データを生成する（Ｓ１５）。このフラット化においては、オペレータの指示、即ち、フラット化する階層を画面上において選択し、或いは、階層名（第○階層）などの数字などの入力に応じて或いは、プログラムによる自発的判定、即ち、処理対象の階層データに基づき、形状が凹凸のある形状やデッドスペース（セルが配置されていない所定以上の広さの空きスペース）や「飛び地」の検出を行うことによって全階層のフラット化または該当領域と周辺の所定領域を部分的にフラット化することを可能とする。フラット化により生成されたスタンダードセル対応配置データの一例を図８に示す。スタンダードセル対応配置データは、回路図に従ってセルを１つ１つ順次に並べ、階層ネット名を付加したものである。階層ネット名については、フラット化手段３１が一定の規則に則ってそれぞれがユニークで適宜なネームを発生する構成とすることができる。
【００３３】
図８（a）は、各番目のセルの配置領域ＡＲ１、ＡＲ２、・・・、ＡＲ６、・・・と、その中の内容である「セル」を文字で示したものであり、図８（ｂ）は、図８（a）の中の内容である「セル」をトランジスタなどのデバイスの部位レベルまでパターン模様で示した一例の図である。図８（ｂ）では、階層ネット名は、ここで示されているデータに対応付けられて、このデータの記憶領域以外に記憶されているため、記載していないものである。
【００３４】
また、ステップＳ１５において生成されたスタンダードセル対応配線データの一例を、図９に示す。スタンダードセル対応配線データは、セル間の配線の形状や長さを所定の規則により図で表し、階層ネット名を付加したものである。階層ネット名については、スタンダードセル対応配置データにおける場合と同様にしてフラット化手段３１が発生する構成とすることができる。
【００３５】
図９（a）は、各番目のセル配線の配置領域ＡＲ１、ＡＲ２、・・・、ＡＲ６、・・・と、その中の内容である「配線」を文字で示したものであり、図９（ｂ）は、図９（a）の中の内容である「配線」をパターン模様で示した一例の図である。図９（ｂ）では、階層ネット名は、ここで示されているデータに対応付けられて、このデータの記憶領域以外に記憶されているため、記載していないものである。
【００３６】
ステップＳ１５に続いてアスペクト比の調整が行われる（Ｓ１６）。この調整は、外部記憶装置２３に記憶されているセル形状データファイルを用いて行うことができる。このセル形状データファイルは、デッドスペース等に配置すべき素子毎に面積形状情報が記憶されたものである。具体的には、図１０に示すように、セル名が、インバータ、ＮＡＮＤゲート、ＣＡＰなどであるのに対し、セル名のそれぞれに○○、○△、○△△で示されている面積情報と複数の四角形のアスペクト比（縦横比）を示す形状情報が対応付けられている。ここのセル（素子）としては、スタンダードセルに配置されるインバータ、ＮＡＮＤ回路、ＮＯＲ回路、ＡＯＩ／ＯＡＩ（アンドオアインバータ／オアアンドインバータ）、フリップフロップ、マルチプレクサ、ゲーテッドクロックやバッファ、遅延回路などを挙げることができる。
【００３７】
処理対象の階層データには、マクロセル対応レイアウトデータが含まれているから、このデータに基づき、セル形状データファイルのデータを参照しながら適切なアスペクト比のものを選択する構成とすることができる。
【００３８】
ステップＳ１６に続いてフラット化により生成されたスタンダードセル対応配置データに基づき、階層再構築化の要否を判定する（Ｓ１７）。階層再構築化の要否の判定は、例えばフラット化された領域のトランジスタ数が所定数を超えるか否かという判断基準を用いることができ、また、例えばフラット化された領域の大きさが設計するＬＳＩ等のチップ面積に対して何パーセント以上であるかという判断基準を用いることができ、また、例えばフラット化された領域のアスペクト比が外部記憶装置２３に記憶されている階層レイアウト形状データと同一のアスペクト比であるという判断基準を用いることができる。全ての判断基準とも満たす場合に再構築が必要であると判定し、または、二つの判断基準が満たされることで再構築が不要であると判定することができる。また、処理対象の階層データに基づき、回路追加や修正がなされたものであることが検出できる場合には再構築が必要と判定することができる。更に、処理対象の階層データに基づき、配線経路の変更がなされたものであることが検出できる場合には再構築が必要と判定することができる。
【００３９】
上記ステップＳ１７において階層再構築化が不要であると判定されると、ステップＳ１５において生成されたスタンダードセル対応配置データとスタンダードセル対応配線データに基づき新レイアウトデータを生成する（Ｓ１８）。スタンダードセル対応配置データは、図１１に示すように、スタンダードセル領域ＡＲ１−Ｘ、ＡＲ２−Ｘ、ＡＲ３−Ｘ、ＡＲ４−Ｘ、・・・と示した各四角形状の領域に、「セル」をトランジスタなどのデバイスの部位レベルまでパターン模様で示したものが、回路図に合わせて並べられたものであり、しかもアスペクト比の調整が行われることから、「飛び地」や「段差」が生じることがない配置データとなる。また、スタンダードセル対応配線データは、図１２に示されるように、スタンダードセル領域ＡＲ１−Ｘ、ＡＲ２−Ｘ、ＡＲ３−Ｘ、ＡＲ４−Ｘ、・・・と示した各四角形状の領域に「配線」を、セル間を接続する屈曲することもあるパターン模様の線分で表現したものである。この配線データは、手作業による配線データの生成、自動作成、元データ（処理対象の階層データに含まれていたもの）を利用してスタンダードセル対応配置データに基づく差分として得るなどの手法により生成することができる。
【００４０】
このようにして新レイアウトデータが生成されると、レイアウト検証を行う（Ｓ１９）。このレイアウト検証はステップにおいて用いた手法と同じ手法を採用することができる。
【００４１】
上記ステップＳ１９のレイアウト検証の結果が適切か不適切を判定し（Ｓ２０）、不適切となると、上記新レイアウトデータを変更してレイアウトデータを生成することによるレイアウトデータ変更を行って（Ｓ２１）、ステップＳ１９へ戻って処理を続ける。ステップＳ２０において適切であると判定されると、この時点において生成されているレイアウトデータを最終結果として出力する（Ｓ２２）。出力は表示装置２５や備えられているときにはプリンタから行うことができる。
【００４２】
一方、ステップＳ１７において階層再構築化が要であると判定されると、図１３に示される再構築処理に移行する。再構築手段３３による再構築処理は、フラット化により生成されたスタンダードセル対応配置データに対して、どのような階層とするかを定義する目的定義情報が与えられることに応じて、マクロセル階層データのマクロセル対応レイアウトデータをレイアウトデータとして再度構築するものである。
【００４３】
例えば、入力手段である入力装置２４から目的定義情報が与えられることに応じて処理を行う。つまり図１３に示すように、目的定義情報を取り込み（Ｓ３１）、この目的定義情報を解析して、解析結果に応じた階層を作成する。目的定義情報として回路追加を指示する情報を受けると、所要領域の階層を作成する目的の定義を行う（Ｓ３２）。
【００４４】
前述の図５の例では、第２．５階層の修正データが与えられているため、目的定義情報として回路追加（第２．５階層の追加）を指示する情報を受けることになる。そこで、この第２．５階層に近い前後１階層或いは前後２階層の部分をフラット化したままとし、フラット化した領域を１つあるいは複数の階層として定義する。
【００４５】
また、同一階層（マクロセルの階層）の領域が異なる２以上の領域に分かれることを意味する「飛び地」の回避を指示する目的定義情報を受けると、同一階層にあるべき２以上のセルが異なる領域に分かれることが無いように階層を作成するための定義を行う。このために、例えば、階層化したい入力信号名と出力信号名を１つの階層に定義する。
【００４６】
更に、半導体集積回路チップ内に素子が配置されないデッドスペースの回避を指示する目的定義情報を受けると、半導体集積回路チップ内に素子が配置されないデッドスペースが無い階層を作成するための定義を行う。このために階層化すべきセル名を定義する。
【００４７】
以上のように定義が行われた次には、上記目的定義情報に基づき、階層化すべき領域を特定する（Ｓ３３）。続いて、上記で特定した領域についてのマクロセル対応レイアウトデータを生成し（Ｓ３４）、上記のマクロセル対応レイアウトデータに対応する回路の接続情報を生成する（Ｓ３５）。次に、このステップＳ３５において生成された回路の接続情報と、処理対象の階層データのマクロセル対応回路図データとを用いて、これらを比較し、適正な回路図データが得られているか否かの検証であるＳＶＳ検証を行う（Ｓ３６）。ＳＶＳ検証は（schematic versus schematic）検証である。
【００４８】
ステップＳ３６に次いで検証結果が不適切か適切かの判定を行い（Ｓ３７）、不適切となるとステップＳ３２へ戻って処理を続ける。このようにして、ステップＳ３７における判定結果が適切となると新レイアウトデータを生成する（Ｓ３８）。新レイアウトデータは、配置データと配線データとにより構成され、配置データは、ステップＳ３４において生成したマクロセル対応レイアウトデータであり、配線データは、手作業による配線データの生成、自動作成、元データ（処理対象の階層データに含まれていたもの）を利用してステップＳ３５において生成した回路接続情報から得ることができる。
【００４９】
このようにして新レイアウトデータが生成されると、レイアウト検証を行う（Ｓ３９）。このレイアウト検証はステップにおいて用いた手法と同じ手法を採用することができる。
【００５０】
上記ステップＳ３９のレイアウト検証の結果が適切か不適切を判定し（Ｓ４０）、不適切となると、上記新レイアウトデータを変更してレイアウトデータを生成することによるレイアウトデータ変更を行って（Ｓ４１）、ステップＳ３９へ戻って処理を続ける。ステップＳ４０において適切であると判定されると、この時点において生成されているレイアウトデータを最終結果として出力する（Ｓ４２）。出力は表示装置２５や備えられているときにはプリンタから行うことができる。
【００５１】
以上のように階層レイアウトのフラット化の処理が行われる結果、回路図とレイアウトの階層に等価性がないスタンダードセルのグルーピングによる階層の再構築、セルの位置決定が可能となり、レイアウト配置の作成時間の短縮を図ることが可能であると共にデッドスペースの削減を図ることにより必要面積の縮小が可能となり、結果としてトランジスタ集積率の向上、コンパクト化による消費電流の低減を図ることができる利点がある。
【００５２】
また、配線経路接続において下層の内部配線を含めた配線接続設計が可能となり、任意の階層化（レイアウト形状による階層分け、接続関係による階層分け、回路修正を念頭に置いた階層分け等）とその階層に合致した回路接続情報の生成を行うことで、設計の後戻りが任意のときに生じても修正範囲を狭くすることが可能となっており、設計期間と検証時間の短縮を図ることが期待できる。
【符号の説明】
【００５３】
１１  主メモリ
１２  バス
１３  外部記憶コントローラ
１４  入力コントローラ
１５  表示コントローラ
１６  ネット接続コントローラ
２３  外部記憶装置
２４  入力装置
２５  表示装置
２６  ネット接続処理部
２８  ネットワーク
３１  フラット化手段
３２  再構築要否判定手段
３３  再構築手段
３３Ａ  回路図データ作成手段
３３Ｂ  階層化手段
３４  レイアウトデータ生成手段
３５  レイアウト検証手段
３６  階層データ変更手段
３７  アスペクト比調整手段
３８  ＳＶＳ検証手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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