(57)【要約】      （修正有）【課題】ライトデータまたはリードデータの精度を向上するために、信号のタイミングだけでなく、信号のＤｕｔｙ比を較正するトレーニング機能を備えた半導体装置を提供する。【解決手段】半導体装置は１、クロックＷＣＫを供給するクロック供給回路２と、クロックＷＣＫのデューティ比を指定デューティ比に調整するＤｕｔｙ調整回路３と、デューティ比が調整されたクロックを第１の経路Ｒ１を通じてメモリ６へ転送するドライバ７と、トレーニングの期間において、指定デューティ比を変化させる制御回路５と、トレーニングの期間において、第２の経路Ｒ２を通じてメモリ６から伝送されるデューティ比のモニタ結果ＭＡに基づいて、トレーニング期間の終了後の指定デューティ比を決定する判定回路４とを備える。【選択図】図１
2020052677.tif 000002
【特許請求の範囲】
【請求項１】
クロックを供給するクロック供給回路と、
前記クロックのデューティ比を指定デューティ比に調整するデューティ調整回路と、
前記デューティ比が調整されたクロックを第１の経路を通じてメモリへ転送するドライバと、
トレーニング期間において、前記指定デューティ比を変化させる制御回路と、
前記トレーニング期間において、第２の経路を通じて前記メモリから伝送される前記デューティ比のモニタ結果に基づいて、前記トレーニング期間の終了後の指定デューティ比を決定する判定回路とを備えた、半導体装置。
【請求項２】
前記制御回路は、前記トレーニング期間において、前記指定デューティ比を複数回増加または複数回減少させ、
前記判定回路は、第１の基準値未満の前記デューティ比のモニタ結果が所定回数連続する第１の区間と、第２の基準値を超える前記デューティ比のモニタ結果が前記所定回数連続する第２の区間との間の第３の区間の中のいずれか１点のモニタ結果に基づいて、前記トレーニング期間の終了後の指定デューティ比を決定する、請求項１記載の半導体装置。
【請求項３】
前記第１の基準値および前記第２の基準値は、５０％である、請求項２記載の半導体装置。
【請求項４】
前記判定回路は、前記第３の区間の中のいずれか１点のモニタ結果に対応する前記指定デューティ比を、前記トレーニング期間の終了後の前記指定デューティ比として決定する、請求項２記載の半導体装置。
【請求項５】
前記判定回路は、前記第３の区間の中のいずれか１点のモニタ結果に対応する前記指定デューティ比を選択し、
前記制御回路は、前記選択された前記指定デューティ比を中心にして、前記指定デューティ比を所定の範囲で変化させ、
前記判定回路は、前記変化させた複数の前記指定デューティ比について、前記メモリへのライトデータのアイパターンの開口の大きさを比較することによって、前記トレーニング期間の終了後の前記指定デューティ比を決定する、請求項２記載の半導体装置。
【請求項６】
前記判定回路は、前記第３の区間の中のいずれか１点のモニタ結果に対応する前記指定デューティ比を選択し、前記選択した前記指定デューティ比を前記トレーニング期間の終了後の前記メモリからのデータのリード時における前記指定デューティ比として決定し、
前記制御回路は、前記選択された前記指定デューティ比を中心にして、前記指定デューティ比を所定の範囲で変化させ、
前記判定回路は、前記変化させた複数の前記指定デューティ比について、前記メモリへのライトデータのアイパターンの開口の大きさを比較することによって、前記トレーニング期間の終了後の前記メモリへのライトデータのライト時における前記指定デューティ比を決定する、請求項２記載の半導体装置。
【請求項７】
前記判定回路は、前記ライトデータの遅延量と、前記メモリ内の前記ライトデータを受けるレシーバの基準電圧とを変化させることによって、前記ライトデータのアイパターンを生成する、請求項５または６記載の半導体装置。
【請求項８】
前記制御回路は、リードからライトへの切替時にライトコマンドの発行後、前記指定デューティ比を前記ライト時における前記指定デューティ比に切替え、ライトからリードへの切替時にリードコマンドの発行後、前記指定デューティ比を前記リード時における前記指定デューティ比に切替える、請求項６記載の半導体装置。
【請求項９】
前記制御回路は、前記ライトコマンドおよび前記リードコマンドの発行後、前記クロックのトグルが停止している期間に、前記指定デューティ比を切り替える、請求項８記載の半導体装置。
【請求項１０】
ライトデータのデューティ比を指定デューティ比に調整するデューティ調整回路と、
前記デューティ比が調整されたライトデータを第１の経路を通じてメモリへ転送するドライバと、
トレーニング期間において、前記指定デューティ比を変化させる制御回路と、
前記変化させた複数の前記指定デューティ比について、前記メモリへのライトデータのアイパターンの開口の大きさを比較することによって、前記トレーニング期間の終了後の前記指定デューティ比を決定する判定回路とを備えた、半導体装置。
【請求項１１】
前記デューティ調整回路は、前記ライトデータのビットごとに指定デューティ比を調整し、
前記制御回路は、前記ライトデータのビットごとに、前記指定デューティ比を変化させ、
前記判定回路は、前記変化させた複数の前記指定デューティ比について、前記ライトデータのビットごとのアイパターンの開口の大きさを比較することによって、前記トレーニング期間の終了後の前記ライトデータのビットごとの前記指定デューティ比を決定する、請求項１０記載の半導体装置。
【請求項１２】
前記判定回路は、前記ライトデータのビットごとに遅延量を変化させて、前記ライトデータのビットごとのアイパターンを生成する、請求項１１記載の半導体装置。
【請求項１３】
クロックを供給するクロック供給回路と、
前記クロックのデューティ比を指定デューティ比に調整するデューティ調整回路と、
前記デューティ比が調整されたクロックを第１の経路を通じてメモリへ転送するドライバと、
トレーニング期間において、前記指定デューティ比を変化させる制御回路と、
前記トレーニング期間において、前記メモリにおいて前記クロックに従って出力されたリードデータストローブ信号を第２の経路を通じて受信し、前記リードデータストローブ信号のデューティ比に基づいて、前記トレーニング期間の終了後のリード時の前記指定デューティ比を決定する判定回路とを備えた、半導体装置。
【請求項１４】
前記制御回路は、前記トレーニング期間において、前記指定デューティ比を複数回増加または複数回減少させ、
前記判定回路は、第１の基準値未満の前記デューティ比のモニタ結果が所定回数連続する第１の区間と、第２の基準値を超える前記デューティ比のモニタ結果が前記所定回数連続する第２の区間との間の第３の区間の中のいずれか１点のモニタ結果に対応する前記指定デューティ比を、前記トレーニング期間の終了後の前記メモリからのデータのリード時における前記指定デューティ比として決定する、請求項１３記載の半導体装置。
【請求項１５】
前記第１の基準値および前記第２の基準値は、５０％である、請求項１４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、たとえば、データのアイパターンの開口を改善する技術に関する。
【背景技術】
【０００２】
従来から、メモリの書込み動作の実行に必要な信号のタイミングを較正するトレーニング機能を備えた装置が知られている。たとえば、特許文献１に記載のメモリ制御装置が、１つまたは複数の書き込み−読み出し−検証の動作を実行してデータストローブ信号とクロック信号との間のクロックサイクル関係を較正する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−４３２５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ライトデータまたはリードデータの精度を向上するためには、信号のタイミングだけでなく、信号のＤｕｔｙ比を較正するトレーニング機能も必要である。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施形態の半導体装置では、デューティ調整回路は、クロックのデューティ比を指定デューティ比に調整し、制御回路は、トレーニング期間において、指定デューティ比を変化させ、判定回路は、トレーニング期間において、第２の経路を通じてメモリから伝送されるデューティ比のモニタ結果に基づいて、トレーニング期間の終了後の指定デューティ比を決定する。
【発明の効果】
【０００７】
一実施形態によれば、ライトデータまたはリードデータの精度を向上することができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態のメモリシステムの構成を表わす図である。
【図２】第２の実施形態のメモリシステムの構成を表わす図である。
【図３】第３の実施形態のメモリシステムの構成を表わす図である。
【図４】（ａ）は、ＤＤＲメモリシステムの構成を表わす図である。（ｂ）は、ＬＳＩ４０２の構成を表わす図である。
【図５】参考例のＤＤＲ−ＰＨＹ９５の構成を表わす図である。
【図６】第４の実施形態のＤＲＡＭ２００およびＤＤＲ−ＰＨＹ１００の構成を表わす図である。
【図７】第４の実施形態のメモリインタフェースのトレーニングの手順を表わすフローチャートである。
【図８】第４の実施形態における、図７のステップＳ１０４の第１回目のトレーニングの手順を表わすフローチャートである。
【図９】モニタ結果の例を表わす図である。
【図１０】（ａ）〜（ｉ）は、図７のステップＳ１１０の第２回目のトレーニングを説明するための図である。
【図１１】第４の実施形態のＤＣＣを実行する前のライトクロックＷＣＫと、第４の実施形態のＤＣＣを実行した後のライトクロックＷＣＫと、第ｓビットのライトデータＷＤＱｓ（ｓ＝０〜７）とを表わす図である。
【図１２】第５の実施形態のＤＲＡＭ２０１およびＤＤＲ−ＰＨＹ１０１の構成を表わす図である。
【図１３】第５の実施形態における図７のステップＳ１０４の第１回目のトレーニングの手順を表わすフローチャートである。
【図１４】第５の実施形態のタイミングチャートを表わす図である。
【図１５】第６の実施形態のＤＲＡＭ２０２およびＤＤＲ−ＰＨＹ１０２の構成を表わす図である。
【図１６】第６の実施形態のメモリインタフェースのトレーニングの手順を表わすフローチャートである。
【図１７】図１６のステップＳ８１１の処理を説明するための図である。
【図１８】第６の実施形態のＤＣＣを実行する前のライトクロックＷＣＫおよび第ｓビットのライトデータＷＤＱｓ（ｓ＝０〜７）と、第５の実施形態のＤＣＣを実行した後のライトクロックＷＣＫおよび第ｓビットのライトデータＷＤＱｓとを表わす図である。
【図１９】第７の実施形態のＤＲＡＭ２０３およびＤＤＲ−ＰＨＹ１０３の構成を表わす図である。
【図２０】第７の実施形態のメモリインタフェースのトレーニングの手順を表わすフローチャートである。
【図２１】第７の実施形態における図２０のステップＳ７０４の第１回目のトレーニングの手順を表わすフローチャートである。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を参照して説明する。
［第１の実施形態］
図１は、第１の実施形態のメモリシステムの構成を表わす図である。
【００１０】
メモリシステムは、半導体装置１と、メモリ６とを備える。
半導体装置１は、クロック供給回路２と、Ｄｕｔｙ調整回路３と、ドライバ７と、判定回路４と、制御回路５とを備える。
【００１１】
クロック供給回路２は、クロックＷＣＫを供給する。
Ｄｕｔｙ調整回路３は、クロックＷＣＫのＤｕｔｙ比を指定Ｄｕｔｙ比に調整する。以下の説明では、周期信号の１周期Ｔにおいて、ハイレベルの期間をＨＴとし、ロウレベルの期間をＬＴとしたときに、Ｄｕｔｙ比は、ＨＴ／Ｔで表されるものとする。
【００１２】
ドライバ７は、Ｄｕｔｙ比が調整されたクロックＷＣＫを第１の経路Ｒ１を通じてメモリ６へ転送する。
【００１３】
制御回路５は、トレーニング期間において、指定デューティ比を変化させる。
判定回路４は、トレーニング期間において、第２の経路Ｒ２を通じてメモリ６から伝送されるＤｕｔｙ比のモニタ結果に基づいて、トレーニング期間の終了後の指定デューティ比を決定する。
【００１４】
以上のように、本実施の形態によれば、クロックのＤｕｔｙ比を較正するトレーニングによって、ライトデータを正しく書込むこと、またはリードデータを正しく読出すことができる。
【００１５】
［第２の実施形態］
図２は、第２の実施形態のメモリシステムの構成を表わす図である。
【００１６】
メモリシステムは、半導体装置１１と、メモリ１６とを備える。
半導体装置１１は、Ｄｕｔｙ調整回路１３と、ドライバ１７と、判定回路１４と、制御回路１５とを備える。
【００１７】
Ｄｕｔｙ調整回路１３は、ライトデータＷＤのＤｕｔｙ比を指定Ｄｕｔｙ比に調整する。
【００１８】
ドライバ１７は、Ｄｕｔｙ比が調整されたライトデータＷＤを第１の経路Ｒ１１を通じてメモリ１６へ転送する。
【００１９】
制御回路１５は、トレーニング期間において、指定Ｄｕｔｙ比を変化させる。
判定回路１４は、トレーニング期間において、第１の経路Ｒ１１を通じてメモリ１６から伝送されるＤｕｔｙ比のモニタ結果に基づいて、トレーニング期間の終了後の指定Ｄｕｔｙ比を決定する。
【００２０】
判定回路１４は、変化させた複数の指定デューティ比について、メモリ１６へのライトデータＷＤのアイパターンの開口の大きさを比較することによって、トレーニング期間の終了後の指定デューティ比を決定する。
【００２１】
以上のように、本実施の形態によれば、ライトデータのＤｕｔｙ比を較正するトレーニングによって、ライトデータを正しく書込むことができる。
【００２２】
［第３の実施形態］
図３は、第３の実施形態のメモリシステムの構成を表わす図である。
【００２３】
メモリシステムは、半導体装置２１と、メモリ２６とを備える。
半導体装置２１は、クロック供給回路２２と、Ｄｕｔｙ調整回路２３と、ドライバ２７と、判定回路２４と、制御回路２５とを備える。メモリ２６は、ＲＤＱＳ出力回路２９を備える。
【００２４】
クロック供給回路２２は、クロックＷＣＫを供給する。
Ｄｕｔｙ調整回路２３は、クロックＷＣＫのＤｕｔｙ比を指定Ｄｕｔｙ比に調整する。
【００２５】
ドライバ２７は、Ｄｕｔｙ比が調整されたクロックＷＣＫを第１の経路Ｒ２１を通じてメモリ２６へ転送する。
【００２６】
制御回路２５は、トレーニング期間において、指定Ｄｕｔｙ比を変化させる。
ＲＤＱＳ出力回路２９は、クロックＷＣＫに従ってリードデータストローブ信号ＲＤＱＳを出力する。
【００２７】
判定回路２４は、トレーニング期間において、第２の経路Ｒ２２を通じてメモリ２６から伝送されるリードデータストローブ信号ＲＤＱＳを受信し、リードデータストローブ信号ＲＤＱＳのＤｕｔｙ比に基づいて、トレーニング期間の終了後のリード時の指定Ｄｕｔｙ比を決定する。
【００２８】
以上のように、本実施の形態によれば、クロックのＤｕｔｙ比を較正するトレーニングによって、リードデータを正しく読出すことができる。
【００２９】
［第４の実施形態］
図４（ａ）は、ＤＤＲ（Double Data Rate）メモリシステムの構成を表わす図である。
【００３０】
ＤＤＲメモリシステムは、ＰＣＢ（printed circuit board）上に配置されるＤＲＡＭ（Dynamic Random Access Memory）２００、およびＤＲＡＭ２００を制御するＬＳＩ（Large-Scale Integrated circuit）４０２を備える。
【００３１】
図４（ｂ）は、ＬＳＩ４０２の構成を表わす図である。
ＬＳＩ４０２は、ＤＤＲメモリコントローラ５００と、ＤＤＲ−ＰＨＹ（DDR-PHYsical interface）１００とを備える。
【００３２】
ＤＤＲメモリコントローラ５００は、ＤＲＡＭ２００を制御する。
ＤＤＲ−ＰＨＹ１００は、Ｌｏｇｉｃと、Ｉ／Ｏとによって構成される。ＤＤＲ−ＰＨＹ１００は、ＤＤＲメモリコントローラ５００からのパラレルデータをシリアルデータに変換して、ＤＲＡＭ２００に送信する。ＤＤＲ−ＰＨＹ１００は、ＤＲＡＭ２００からのシリアルデータをパラレルデータに変換してＤＤＲメモリコントローラ５００に送信する。
【００３３】
ＤＤＲ−ＰＨＹ１００とＤＲＡＭ２００との間には、クロックＣＫおよびＣＫ＃と、コード、コマンドまたはアドレスＣＡと、データＤＱと、リードデータストローブ信号ＲＤＱＳおよびＲＤＱＳ＃と、ライトクロックＷＣＫおよびＷＣＫ＃とが伝送される。
【００３４】
次に、参考例のＤＤＲ−ＰＨＹおよびＤＲＡＭについて説明する。
図５は、参考例のＤＤＲ−ＰＨＹ９５の構成を表わす図である。
【００３５】
ＰＬＬ回路９９から出力されたクロックＣＬＫは、遅延回路ＤＬ１によって遅延させられて、フリップフロップＦＦ１０のクロック端子に入力される。フリップフロップＦＦ１０は、入力されたクロックＣＬＫのタイミングに基づいて、コード、コマンドまたはアドレスＣＡを出力する。コード、コマンドまたはアドレスＣＡは、ドライバＡＭ２によって増幅および反転増幅された後、図示しないＤＲＡＭへ出力される。
【００３６】
ＰＬＬ回路９９から出力されたクロックＣＬＫは、遅延回路ＤＬ２によって遅延させられて、フリップフロップＦＦ８のクロック端子に入力される。フリップフロップＦＦ８は、入力されたクロックＣＬＫのタイミングに基づいて、ライトクロックＷＣＫを出力する。ライトクロックＷＣＫは、ドライバＡＭ３によって増幅および反転増幅された後、図示しないＤＲＡＭへ出力される。
【００３７】
ＰＬＬ回路９９から出力されたクロックＣＬＫは、遅延回路ＤＬ５によって遅延させられる。クロックＣＬＫは、フリップフロップＦＦ３のクロック端子に入力される。フリップフロップＦＦ３は、入力されたクロックＣＬＫのタイミングに基づいて、ライトデータＷＤＱを出力する。さらにライトデータＷＤＱは、ドライバＡＭ６によって増幅された後、図示しないＤＲＡＭへ出力される。
【００３８】
上述の参考例では、ＤＲＡＭの内部において、ライトクロックＷＣＫのＤｕｔｙ比は、理想的な値である５０％に近くならない。ＤＤＲ−ＰＨＹ９５、ＤＤＲ−ＰＨＹ９５とＤＲＡＭの間の経路、およびＤＲＡＭの内部において、ライトクロックＷＣＫのＤｕｔｙ比が劣化するからである。ライトクロックＷＣＫのＤｕｔｙ比の劣化すると、ライトクロックＷＣＫに基づいて書込まれるライトデータが正しく書込まれるとは限らない。また、リードデータＲＤＱの読出し精度も改善することができない。
【００３９】
図６は、第４の実施形態のＤＲＡＭ２００およびＤＤＲ−ＰＨＹ１００の構成を表わす図である。
【００４０】
ＤＤＲ−ＰＨＹ１００は、ＰＬＬ回路９９と、遅延回路ＤＬ１〜ＤＬ５と、ドライバＡＭ１〜ＡＭ３，ＡＭ６と、レシーバＡＭ４，ＡＭ５と、フリップフロップＦＦ１〜ＦＦ３，ＦＦ８と、ＤＣＡ（Duty Cycle Adjuster）コード制御回路５１と、判定回路５２とを備える。
【００４１】
ＰＬＬ回路９９は、クロックＣＬＫを供給する。
ドライバＡＭ１は、ＰＬＬ回路９９から出力されるクロックＣＬＫを増幅および反転増幅して、クロックＣＫおよびＣＫ＃を生成する。ドライバＡＭ１は、生成したクロックＣＫおよびＣＫ＃を経路Ｐ１を通じて、ＤＲＡＭ２００へ転送する。
【００４２】
遅延回路ＤＬ１は、ＰＬＬ回路９９から出力されるクロックＣＬＫを遅延させて、フリップフロップＦＦ１０のクロック端子に送る。フリップフロップＦＦ１０は、遅延回路ＤＬ１から出力されるクロックＣＬＫのタイミングで、コード、コマンドまたはアドレスＣＡを出力する。ドライバＡＭ２は、フリップフロップＦＦ１０から出力されるコード、コマンドまたはアドレスＣＡを増幅する。ドライバＡＭ２は、増幅されたコード、コマンドまたはアドレスＣＡを経路Ｐ２を通じて、ＤＲＡＭ２００へ転送する。
【００４３】
遅延回路ＤＬ２は、ＰＬＬ回路９９から出力されるクロックＣＬＫを遅延させて、フリップフロップＦＦ８のクロック端子に送る。フリップフロップＦＦ８は、遅延回路ＤＬ２から出力されるクロックＣＬＫのタイミングで、ライトクロックＷＣＫを生成する。フリップフロップＦＦ８は、イネーブル信号ＥＮが非活性化状態のときには、ロウレベル「Ｌ」のライトクロックＷＣＫを出力する。フリップフロップＦＦ８は、イネーブル信号ＥＮが活性化状態のときには、ライトクロックＷＣＫをトグルする。ドライバＡＭ３は、フリップフロップＦＦ８から出力されるライトクロックＷＣＫを増幅および反転増幅する。ドライバＡＭ３は、増幅されたライトクロックＷＣＫおよびＷＣＫ＃を経路Ｐ３を通じて、ＤＲＡＭ２００へ転送する。
【００４４】
レシーバＡＭ４は、ＤＲＡＭ２００から経路Ｐ４を通じて伝送されるリードデータストローブ信号ＲＤＱＳおよびＲＤＱＳ＃を増幅して、増幅されたリードデータストローブ信号ＲＤＱＳを出力する。遅延回路ＤＬ４およびＤＬ５は、増幅されたリードデータストローブ信号ＲＤＱＳを遅延させる。遅延回路ＤＬ４の出力は、フリップフロップＦＦ１のクロック端子に入力される。遅延回路ＤＬ３の出力は、フリップフロップＦＦ２の反転クロック端子に入力される。
【００４５】
レシーバＡＭ５は、ＤＲＡＭ２００から経路Ｐ５を通じて伝送されるリードデータＲＤＱを受ける。レシーバＡＭ５は、基準電圧として、リード用基準電圧ＲＶｒｅｆを用いる。レシーバＡＭ５は、リードデータＲＤＱが、リード用基準電圧ＲＶｒｅｆ以上のときに、ハイレベルを出力し、リードデータＲＤＱが、リード用基準電圧ＲＶｒｅｆ未満のときに、ロウレベルを出力する。
【００４６】
フリップフロップＦＦ１は、遅延回路ＤＬ４から出力されるリードデータストローブ信号ＲＤＱＳのタイミングで、増幅されたリードデータＲＤＱを出力する。フリップフロップＦＦ２は、遅延回路ＤＬ３から出力されるリードデータストローブ信号ＲＤＱＳの反転信号のタイミングで、増幅されたリードデータＲＤＱを出力する。
【００４７】
遅延回路ＤＬ５は、ＰＬＬ回路９９から出力されるクロックＣＬＫを遅延させる。遅延されたクロックＣＬＫは、フリップフロップＦＦ３のクロック端子に入力される。フリップフロップＦＦ３は、遅延回路ＤＬ５から出力されるクロックＣＬＫのタイミングで、ライトデータＷＤＱを出力する。ドライバＡＭ６は、さらに、ライトデータＷＤＱを増幅する。ドライバＡＭ６は、増幅されたライトデータＷＤＱを経路Ｐ５を通じて、ＤＲＡＭ２００へ転送する。
【００４８】
ＤＣＡコード制御回路５１は、ＤＲＡＭ２００へ送るＤＣＡコードの値を調整する。ＤＣＡコード制御回路５１は、ＤＣＡコードをドライバＡＭ２に出力する。ドライバＡＭ２は、ＤＣＡコードを増幅し、増幅されたＤＣＡコードは、経路Ｐ２を通じて、ＤＲＡＭ２００へ転送される。ＤＣＡコード制御回路５１から出力されるＤＣＡコードは、ＤＣＡ５３の指定Ｄｕｔｙ比を表わす。
【００４９】
ＤＲＡＭ２００は、レシーバＡＭ７〜ＡＭ９，ＡＭ１２と、ドライバＡＭ１０，ＡＭ１１と、フリップフロップＦＦ４〜ＦＦ７と、モードレジスタＭＲと、分周器ＤＶと、ＤＣＡ５３と、ＤＣＭ（Duty Cycle Monitor）５４とを備える。
【００５０】
レシーバＡＭ７は、ＤＤＲ−ＰＨＹ１００から経路Ｐ１を通じて伝送される差動のクロックＣＫおよびＣＫ＃を受けて、増幅することによって、クロックＣＫを出力する。
【００５１】
レシーバＡＭ８は、ＤＤＲ−ＰＨＹ１００から経路Ｐ２を通じて伝送される差動のコード、コマンドまたはアドレスＣＡを受けて、増幅することによって、ＣＡを出力する。コード、コマンドまたはアドレスＣＡは、モードレジスタＭＲに設定される。
【００５２】
レシーバＡＭ９は、ＤＤＲ−ＰＨＹ１００から経路Ｐ２を通じて伝送されるライトクロックＷＣＫおよびＷＣＫ＃を受けて、増幅することによって、ライトクロックＷＣＫを出力する。
【００５３】
ＤＣＡ５３は、レシーバＡＭ９の後段に配置される。ＤＣＡ５３は、モードレジスタＭＲに設定されているＤＣＡコードに従って、ライトクロックＷＣＫおよびＷＣＫ＃のＤｕｔｙ比を調整する。
【００５４】
ＤＣＡ５３は、ライト時には、ライト用のＤＣＡコードを用い、リード時には、リード用の予め定められたＤＣＡコードを用いて、ライトクロックＷＣＫおよびＷＣＫ＃のＤｕｔｙ比を調整する。ＤＣＡ５３は、トレーニング時には、ＤＤＲ−ＰＨＹ１００から順次転送されるＤＣＡコードを用いて、ライトクロックＷＣＫおよびＷＣＫ＃のＤｕｔｙ比を変化させる。トレーニングによって決定された最適なＤＣＡコードがライト用のＤＣＡコードとなる。
【００５５】
分周器ＤＶは、ＤＣＡ５３から出力されるライトクロックＷＣＫおよびＷＣＫ＃を分周する。分周器ＤＶは、たとえば、入力される３．２ＧＨｚのライトクロックＷＣＫを１．６ＧＨｚのライトクロックＷＣＫに分周する。分周されたライトクロックＷＣＫおよびＷＣＫ＃は、ＷＣＫツリーＷＴを経由して、フリップフロップＦＦ４、ＦＦ５、ＦＦ６のクロック端子、ＦＦ７の反転クロック端子へ送られるとともに、ＤＣＭ５４に送られる。
【００５６】
フリップフロップＦＦ４は、ライトクロックＷＣＫのタイミンングで、リードデータストローブ信号ＲＤＱＳを出力する。ドライバＡＭ１０は、フリップフロップＦＦ４から出力されるリードデータストローブ信号ＲＤＱＳを増幅および反転増幅する。ドライバＡＭ１０は、増幅されたリードデータストローブ信号ＲＤＱＳおよび／ＲＤＱＳを経路Ｐ４を通じて、ＤＤＲ−ＰＨＹ１００へ転送する。
【００５７】
フリップフロップＦＦ５は、ライトクロックＷＣＫのタイミンングで、リードデータＲＤＱを出力する。ドライバＡＭ１１は、フリップフロップＦＦ５から出力されるリードデータＲＤＱを増幅する。ドライバＡＭ１１は、増幅されたリードデータＲＤＱを経路Ｐ５を通じて、ＤＤＲ−ＰＨＹ１００へ転送する。
【００５８】
レシーバＡＭ１２は、ＤＤＲ−ＰＨＹ１００から経路Ｐ５を通じて伝送されるライトデータＷＤＱを受けて、フリップフロップＦＦ６およびＦＦ７へ出力する。レシーバＡＭ１２は、基準電圧として、ライト用基準電圧ＷＶｒｅｆを用いる。レシーバＡＭ１２は、ライトデータＷＤＱが、ライト用基準電圧ＷＶｒｅｆ以上のときに、ハイレベルを出力し、ライトデータＷＤＱが、ライト用基準電圧ＷＶｒｅｆ未満のときに、ロウレベルを出力する。フリップフロップＦＦ６は、ライトクロックＷＣＫのタイミングで、ライトデータＷＤＱを出力する。フリップフロップＦＦ７は、ライトクロックＷＣＫの反転信号のタイミングで、ライトデータＷＤＱを出力する。
【００５９】
ＤＣＭ５４は、分周器ＤＶから出力されるライトクロックＷＣＫのＤｕｔｙ比をモニタする。モニタ結果を表わすリードデータＲＤＱが、フリップフロップＦＦ５、ドライバＡＭ１、経路Ｐ５、レシーバＡＭ５、フリップフロップＦＦを通じて、判定回路５２に送られる。
【００６０】
本実施の形態では、ライトクロックＷＣＫのＤｕｔｙ比の劣化をＤＣＡ５３で調整することができる。その結果、ライトデータを正常に書込み際のタイミングマージンを増加することができる。また、リードデータＲＤＱの読出し精度も改善することができる。
【００６１】
図７は、第４の実施形態のメモリインタフェースのトレーニングの手順を表わすフローチャートである。このトレーニングは、ＤＲＡＭ２００の初期化シーケンスにおいて実行される。
【００６２】
ステップＳ１０１において、ＺＱキャリブレーションを実行する。すなわち、ＤＤＲ−ＰＨＹ１００とＤＲＡＭ２００のドライバとＯＤＴ(On Die Termination）をキャリブレーションする。
【００６３】
ステップＳ１０２において、コード、コマンド、またはアドレスＣＡの遅延を調整する。
【００６４】
ステップＳ１０３において、第１回目のライトクロックＷＣＫとクロックＣＬＫとの間の同期調整を実行する。
【００６５】
ステップＳ１０４において、第１回目のライトクロックＷＣＫのＤｕｔｙ比の調整を実行する（以下、第１回目のトレーニングという）。調整されたＤＣＡコードをＮとする。
【００６６】
ステップＳ１０５において、第２回目のライトクロックＷＣＫとクロックＣＬＫとの間の同期調整を実行する。
【００６７】
ステップＳ１０６において、リードデータストローブ信号ＲＤＱＳの遅延を調整する。
ステップＳ１０７において、リードデータＲＤＱの遅延を調整する。
【００６８】
ステップＳ１０８において、ライトデータＷＤＱの遅延を調整する。
ステップＳ１０９において、レシーバＡＭ５で使用されるリード用基準電圧ＲＶｒｅｆの大きさを調整する。
【００６９】
ステップＳ１１０において、ドライバＡＭ１２で使用されるライト用基準電圧ＷＶｒｅｆの大きさと、第２回目のライトクロックＷＣＫのＤｕｔｙ比の調整を実行する（以下、第２回目のトレーニングという）。
【００７０】
以下の説明では、第１回目のライトクロックＷＣＫのＤｕｔｙ比の調整、および第２回目のライトクロックＷＣＫのＤｕｔｙ比の調整をＤＣＣ（Duty Cycle Correction）と呼ぶ。
【００７１】
図８は、第４の実施形態における、図７のステップＳ１０４の第１回目のトレーニングの手順を表わすフローチャートである。図９は、モニタ結果の例を表わす図である。
【００７２】
図８を参照して、ステップＳ２００において、ＤＣＡコード制御回路５１は、ＤＣＡコードを最小値ＭＩＮに設定する。
【００７３】
ステップＳ２０１において、ＤＣＡコード制御回路５１は、経路Ｐ１を通じて、ＤＣＡコードをモードレジスタＭＲに転送する。ＤＣＡ５３は、モードレジスタＭＲに転送されたＤＣＡコードに従って、レシーバＡＭ９から出力されるライトクロックＷＣＫのＤｕｔｙ比を調整する。
【００７４】
ステップＳ２０２において、ＰＬＬ９９から出力されたクロックＣＬＫは、遅延回路ＤＬ２で遅延されて、フリップフロップＦＦ８のクロック端子に送られる。フリップフロップＦＦ８は、遅延回路ＤＬ２から出力されるクロックＣＬＫのタイミングで、ライトクロックＷＣＫを生成する。フリップフロップＦＦ８には、活性化状態のイネーブル信号ＥＮが入力される。フリップフロップＦＦ８は、ライトクロックＷＣＫをトグルする。ドライバＡＭ３は、フリップフロップＦＦ８から出力されるライトクロックＷＣＫを増幅および反転増幅する。ドライバＡＭ３は、増幅されたライトクロックＷＣＫおよびＷＣＫ＃を経路Ｐ３を通じて、ＤＲＡＭ２００へ転送する。ＤＲＡＭ２００内のレシーバＡＭ９は、受信した差動のライトクロックＷＣＫおよびＷＣＫ＃を増幅して、ライトクロックＷＣＫを出力する。
【００７５】
ステップＳ２０３において、ＤＣＭ５４は、ＤＣＡ５３から分周器ＤＶおよびＷＣＫツリーを経由して伝送されるライトクロックＷＣＫのＤｕｔｙ比をモニタする。ＤＣＭ５２が、ライトクロックＷＣＫのＤｕｔｙ比をモニタするために、ＤＤＲ−ＰＨＹ１００が、モニタ開始コマンドをＤＲＡＭ２００に送るものとしてもよい。
【００７６】
Ｄｕｔｙ比が５０％よりも小さい場合には、処理がステップＳ２０４に進む。Ｄｕｔｙ比が５０％よりも大きい場合には、処理がステップＳ２０６に進む。
【００７７】
ステップＳ２０４において、ＤＣＭ５４は、モニタ結果をＬに設定する。ステップＳ２０６において、ＤＣＭ５４は、モニタ結果をＨに設定する。モニタ結果は、たとえば、モードレジスタＭＲに書込まれるものとしてもよい。
【００７８】
ステップＳ２０７において、ＤＣＭ５４は、モニタ結果を出力する。ＤＣＭ５４がモニタ結果を出力するために、ＤＤＲ−ＰＨＹ１００が、ＭＲＲ（Mode Register Read)コマンドをＤＲＡＭ２００に送るものとしてもよい。モニタ結果は、フリップフロップＦＦ５およびドライバＡＭ１１、経路Ｐ５を通じて、ＤＤＲ−ＰＨＹ１００へ伝送される。ＤＤＲ−ＰＨＹ１００では、モニタ結果は、レシーバＡＭ５およびフリップフロップＦＦ２を介して、判定回路５２へ送られる。
【００７９】
ステップＳ２０８において、ＤＣＡコードが最大値ＭＡＸの場合に、処理がステップＳ２１０に進む。ＤＣＡコードが最大値ＭＡＸでない場合に、処理がステップＳ２０９に進む。
【００８０】
ステップＳ２０９において、ＤＣＡコードがインクリメントされて、処理がステップＳ２０２に戻る。
【００８１】
ステップＳ２１０において、判定回路５２は、ＤＣＡコードが最小値ＭＩＮと最大値ＭＡＸの間の複数のモニタ結果に基づいて、暫定的な最適ＤＣＡコードを決定する。すなわち、判定回路５２は、図９に示すように、Ｈのモニタ結果が所定回数連続する区間と、Ｌのモニタ結果が所定回数連続する区間との間に存在するＨとＬのモニタ結果が混在する区間を不定区間として特定する。判定回路５２は、不定区間の中のいずれか１点のモニタ結果に対応するＤＣＡコードＮを暫定的な最適なＤＣＡコードに決定する。たとえば、判定回路５２は、不定区間の中央のモニタ結果に対応するＤＣＡコードＮを暫定的な最適なＤＣＡコードに決定することとしてもよい。
【００８２】
上記において、たとえば、ＤＣＡ５３は、ＤＣＡコードが最小値ＭＩＮのときには、ライトクロックＷＣＫのＤｕｔｙ比を４５％に調整し、ＤＣＡコードが最大値ＭＡＸのときには、ライトクロックＷＣＫのＤｕｔｙ比を５５％に調整するものとしてもよい。
【００８３】
上記において、ＤＣＡコードが最大値に達するまで、処理を続けたが、Ｈのモニタ結果が数回繰り返されたときに、処理を終了するものとしてもよい。
【００８４】
本実施の形態では、第１回目のトレーニングによって、ＤＤＲ−ＰＨＹ１００のＰＬＬ９９からＤＲＡＭ２００のＤＣＭ５４までのライトクロックＷＣＫのＤｕｔｙ比の劣化を補正することができる。
【００８５】
図１０（ａ）〜（ｉ）は、図７のステップＳ１１０の第２回目のトレーニングを説明するための図である。
【００８６】
判定回路５２は、ＤＣＡコードとライト用基準電圧ＷＶｒｅｆと遅延回路ＤＬ５の遅延量ｄｅｌａｙとを一定範囲内で変化させながら、ライトデータＷＤＱの各ビットがＤＲＡＭ２００のメモリ領域に正常に書込まれたか否かを調べることによって、ライトデータＷＤＱの各ビットのアイパターンを作成する。ＤＣＡコードを変化させる範囲は、Ｎ−１、Ｎ、Ｎ＋１の３個の範囲である。
【００８７】
すなわち、判定回路５２は、ＤＣＡコード＝Ｘ、遅延量ｄｅｌａｙ＝Ｄかつライト用基準電圧ＷＶｒｅｆ＝Ｖのときに、ＤＤＲ−ＰＨＹ１００がライトデータＷＤＱの第ｍビット（＝「１」）を出力し、ＤＲＡＭ２００に「１」が書き込まれた場合には、ＤＣＡコード＝Ｘ、遅延量ｄｅｌａｙ＝Ｄかつライト用基準電圧Ｖｒｅｆ＝Ｖにおいて、ライトデータＷＤＱの第ｍビットをＰＡＳＳと判断する。判定回路５２は、ＤＣＡコード＝Ｘ，遅延量ｄｅｌａｙ＝Ｄかつライト用基準電圧ＷＶｒｅｆ＝Ｖのときに、ＤＤＲ−ＰＨＹ１００がライトデータＷＤＱの第ｍビット（＝「１」）を出力し、ＤＲＡＭ２００に「０」が書き込まれた場合には、ＤＣＡコード＝Ｘ、遅延量ｄｅｌａｙ＝Ｄかつライト用基準電圧Ｖｒｅｆ＝Ｖにおいて、ライトデータＷＤＱの第ｍビットをＦＡＩＬと判断する。ただし、ｍ＝０〜７とする。
【００８８】
判定回路５２は、ＤＣＡコード＝Ｘにおいて、作成されたライトデータＷＤＱの第ｍビットのアイパターンのアイ開口（Ｐａｓｓと判断された領域）の幅Ｌｍ（Ｘ）を調べる。
【００８９】
図１０（ａ）には、ＤＣＡコードが（Ｎ−１）のときに、遅延量ｄｅｌａｙとライト用基準電圧ＷＶｒｅｆとを変化させることによって作成されたライトデータＷＤＱの第０ビットのアイパターンが示されている。図１０（ａ）に示すように、ライト用基準電圧ＷＶｒｅｆがＶ０（Ｎ−１）において、ＰＡＳＳの割合が最大で、アイパターンの開口の幅がＬ０（Ｎ−１）と特定される。
【００９０】
図１０（ｂ）には、ＤＣＡコードが（Ｎ）のときに、遅延量ｄｅｌａｙとライト用基準電圧ＷＶｒｅｆとを変化させることによって作成されたライトデータＷＤＱの第０ビットのアイパターンが示されている。図１０（ｂ）に示すように、ライト用基準電圧ＷＶｒｅｆがＶ０（Ｎ）において、ＰＡＳＳの割合が最大で、アイパターンの開口の幅がＬ０（Ｎ）と特定される。
【００９１】
図１０（ｃ）には、ＤＣＡコードが（Ｎ＋１）のときに、遅延量ｄｅｌａｙとライト用基準電圧ＷＶｒｅｆとを変化させることによって作成されたライトデータＷＤＱの第０ビットのアイパターンが示されている。図１０（ｃ）に示すように、ライト用基準電圧ＷＶｒｅｆがＶ０（Ｎ＋１）において、ＰＡＳＳの割合が最大で、アイパターンの開口の幅がＬ０（Ｎ＋１）と特定される。
【００９２】
図１０（ｄ）には、ＤＣＡコードが（Ｎ−１）のときに、遅延量ｄｅｌａｙとライト用基準電圧ＷＶｒｅｆとを変化させることによって作成されたライトデータＷＤＱの第１ビットのアイパターンが示されている。図１０（ｄ）に示すように、ライト用基準電圧ＷＶｒｅｆがＶ１（Ｎ−１）において、ＰＡＳＳの割合が最大で、アイパターンの開口の幅がＬ１（Ｎ−１）と特定される。
【００９３】
図１０（ｅ）には、ＤＣＡコードが（Ｎ）のときに、遅延量ｄｅｌａｙとライト用基準電圧ＷＶｒｅｆとを変化させることによって作成されたライトデータＷＤＱの第１ビットのアイパターンが示されている。図１０（ｅ）に示すように、ライト用基準電圧ＷＶｒｅｆがＶ１（Ｎ）において、ＰＡＳＳの割合が最大で、アイパターンの開口の幅がＬ１（Ｎ）と特定される。
【００９４】
図１０（ｆ）には、ＤＣＡコードが（Ｎ＋１）のときに、遅延量ｄｅｌａｙとライト用基準電圧ＷＶｒｅｆとを変化させることによって作成されたライトデータＷＤＱの第１ビットのアイパターンが示されている。図１０（ｆ）に示すように、ライト用基準電圧ＷＶｒｅｆがＶ１（Ｎ＋１）において、ＰＡＳＳの割合が最大で、アイパターンの開口の幅がＬ１（Ｎ＋１）と特定される。
【００９５】
図１０（ｇ）には、ＤＣＡコードが（Ｎ−１）のときに、遅延量ｄｅｌａｙとライト用基準電圧ＷＶｒｅｆとを変化させることによって作成されたライトデータＷＤＱの第７ビットのアイパターンが示されている。図１０（ｇ）に示すように、ライト用基準電圧ＷＶｒｅｆがＶ７（Ｎ−１）において、ＰＡＳＳの割合が最大で、アイパターンの開口の幅がＬ７（Ｎ−１）と特定される。
【００９６】
図１０（ｈ）には、ＤＣＡコードが（Ｎ）のときに、遅延量ｄｅｌａｙとライト用基準電圧ＷＶｒｅｆとを変化させることによって作成されたライトデータＷＤＱの第７ビットのアイパターンが示されている。図１０（ｈ）に示すように、ライト用基準電圧ＷＶｒｅｆがＶ７（Ｎ）において、ＰＡＳＳの割合が最大で、アイパターンの開口の幅がＬ７（Ｎ）と特定される。
【００９７】
図１０（ｉ）には、ＤＣＡコードが（Ｎ＋１）のときに、遅延量ｄｅｌａｙとライト用基準電圧ＷＶｒｅｆとを変化させることによって作成されたライトデータＷＤＱの第７ビットのアイパターンが示されている。図１０（ｉ）に示すように、ライト用基準電圧ＷＶｒｅｆがＶ７（Ｎ＋１）において、ＰＡＳＳの割合が最大で、アイパターンの開口の幅がＬ７（Ｎ＋１）と特定される。
【００９８】
判定回路５２は、アイ開口の幅Ｌ０（Ｎ−１）、Ｌ１（Ｎ−１）、Ｌ２（Ｎ−１）、・・・、Ｌ７（Ｎ−１）の中の最小値を特定し、最小値をＬ（Ｎ−１）とする。判定回路５２は、アイ開口の幅Ｌ０（Ｎ）、Ｌ１（Ｎ）、Ｌ２（Ｎ）、・・・、Ｌ７（Ｎ）の中の最小値を特定し、最小値Ｌ（Ｎ）とする。判定回路５２は、アイ開口の幅Ｌ０（Ｎ＋１）、Ｌ１（Ｎ＋１）、Ｌ２（Ｎ＋１）、・・・、Ｌ７（Ｎ＋１）の中の最小値を特定し、最小値Ｌ（Ｎ＋１）とする。判定回路５２は、Ｌ（Ｎ−１）、Ｌ（Ｎ）、Ｌ（Ｎ＋１）の中で最大となるＬ（Ｋ）を特定し、Ｋを最適なＤＣＡコードに決定する。また、Ｌ０（Ｋ）、Ｌ１（Ｋ）、Ｌ２（Ｋ）、・・・、Ｌ７（Ｋ）の中の最小値がＬｉ（Ｋ）のときに、ライト用基準電圧ＷＶｒｅｆをＶｉ（Ｋ）に設定する。
【００９９】
図１１は、第４の実施形態のＤＣＣを実行する前のライトクロックＷＣＫと、第４の実施形態のＤＣＣを実行した後のライトクロックＷＣＫと、第ｓビットのライトデータＷＤＱｓ（ｓ＝０〜７）とを表わす図である。
【０１００】
第４の実施形態のＤＣＣを実行することによって、ライトクロックＷＣＫのＤｕｔｙ比を５０％に近づけることができる。これによって、ライトクロックＷＣＫの立上りエッジおよび立下りエッジのタイミングと、第ｓビットのライトデータＷＤＱｓ（ｓ＝０〜７）のアイパターンの開口の中央付近のタイミングとを一致させることができる。その結果、ライトデータをＤＲＡＭ２００に正常に書込む際のタイミングマージンを増加することができる。
【０１０１】
本実施の形態では、第１回目のトレーニングでは、単体のＷＣＫのＤＣＣトレーニングを実行し、第２回目のトレーニングでは、ＷＶｒｅｆのトレーニングとＷＣＫのＤＣＣトレーニングとを同時に実行する。本実施の形態によれば、トレーニングに必要な実行時間を短縮できるとともに、ライトデータＷＤＱのアイパターンの開口を拡大することができる。
【０１０２】
単体のＷＣＫのＤＣＣトレーニングを実行する場合、トレーニング実行時間は短いが、ＤＣＡコードの最適化が、ＤＲＡＭ内のＤＣＭのポイントで実行されるため、ライトデータＷＤＱのアイパターンの開口を拡大できるかどうかが保証されない。
【０１０３】
一方、ＷＶｒｅｆのトレーニングとＷＣＫのＤＣＣトレーニングとを同時に実行する場合、実際のライトデータＷＤＱのアイパターンの開口に基づいてトレーニングを実行するため、ライトデータＷＤＱのアイパターンの開口を拡大することができるが、ＤＣＡコードのサーチ範囲が広いため、トレーニングに必要な実行時間が増加する。
【０１０４】
本実施の形態では、第1回目のトレーニングにおいて、ＤＣＡコードの最適値を絞り込むため、第２回目のトレーニングにおけるＤＣＡコードのサーチ範囲を狭くできるので、全体としてトレーニング実行時間を短縮することが可能となる。
【０１０５】
［第５の実施形態］
図１２は、第５の実施形態のＤＲＡＭ２０１およびＤＤＲ−ＰＨＹ１０１の構成を表わす図である。
【０１０６】
第５の実施形態が、第４の実施形態と相違する点は、第５の実施形態では、ＤＣＡ６３が、ＤＲＡＭ２０１側ではなく、ＤＤＲ−ＰＨＹ１０１側に配置されている点である。
【０１０７】
ＤＣＡ６３は、遅延回路ＤＬ２の後段に配置される。ＤＣＡ６３は、ＤＣＡコード制御回路６１から送られるＤＣＡコードに従って、ライトクロックＷＣＫおよびＷＣＫ＃のＤｕｔｙ比を調整する。
【０１０８】
ＤＣＡコード制御回路６１は、ＤＣＡ６３が使用するＤＣＡコードを切り替える機能を有する。ＤＣＡ６３は、ライト時には、ライト用のＤＣＡコードを用い、リード時には、リード用のＤＣＡコードを用いて、ライトクロックＷＣＫおよびＷＣＫ＃のＤｕｔｙ比を調整する。ＤＣＡ６３は、トレーニング時には、順次切り替えられるＤＣＡコードを用いて、ライトクロックＷＣＫおよびＷＣＫ＃のＤｕｔｙ比を変化させる。第１回目のトレーニングによって決定された暫定的な最適ＤＣＡコードＮがリード用のＤＣＡコードとなる。あるいは、リード用のＤＣＡコードは、予め定められたものであってもよい。第２回目のトレーニングによって決定された最適ＤＣＡコードがライト用のＤＣＡコードとなる。
【０１０９】
図１３は、第５の実施形態における図７のステップＳ１０４の第１回目のトレーニングの手順を表わすフローチャートである。
【０１１０】
図１３を参照して、ステップＳ９００において、ＤＣＡコード制御回路６１は、ＤＣＡコードを最小値ＭＩＮに設定する。
【０１１１】
ステップＳ９０１において、ＤＣＡコード制御回路６１は、ＤＣＡコードをＤＣＡ６３に送る。ＤＣＡ６３は、ＤＣＡコードに従って、遅延回路ＤＬ２から出力されるライトクロックＷＣＫのＤｕｔｙ比を調整する。ドライバＡＭ３は、経路Ｐ３を通じて、ＤＲＡＭ２０１へライトクロックＷＣＫを転送する。ＤＲＡＭ２０１内のレシーバＡＭ９は、受信したライトクロックＷＣＫを増幅する。
【０１１２】
ステップＳ９０２において、ＰＬＬ９９から出力されたクロックＣＬＫは、遅延回路ＤＬ２で遅延されてライトクロックＷＣＫとなる。
【０１１３】
ステップＳ９０３において、ＤＣＭ５４は、分周器ＤＶおよびＷＣＫツリーを経由して伝送されるライトクロックＷＣＫのＤｕｔｙ比をモニタする。
【０１１４】
Ｄｕｔｙ比が５０％よりも小さい場合には、処理がステップＳ９０４に進む。Ｄｕｔｙ比が５０％よりも大きい場合には、処理がステップＳ９０６に進む。
【０１１５】
ステップＳ９０４において、ＤＣＭ５４は、モニタ結果をＬに設定する。ステップＳ９０６において、ＤＣＭ５４は、モニタ結果をＨに設定する。
【０１１６】
ステップＳ９０７において、ＤＣＭ５４は、モニタ結果を出力する。モニタ結果は、フリップフロップＦＦ５およびドライバＡＭ１１、経路Ｐ５を通じて、ＤＤＲ−ＰＨＹ１０１へ伝送される。ＤＤＲ−ＰＨＹ１０１では、モニタ結果は、レシーバＡＭ５およびフリップフロップＦＦ２を介して、判定回路５２へ送られる。
【０１１７】
ステップＳ９０８において、ＤＣＡコードが最大値ＭＡＸの場合に、処理がステップＳ９１０に進む。ＤＣＡコードが最大値ＭＡＸでない場合に、処理がステップＳ９０９に進む。
【０１１８】
ステップＳ９０９において、ＤＣＡコードがインクリメントされて、処理がステップＳ９０２に戻る。
【０１１９】
ステップＳ９１０において、判定回路５２は、ＤＣＡコードが最小値ＭＩＮと最大値ＭＡＸの間の複数のモニタ結果に基づいて、暫定的な最適ＤＣＡコードを決定する。すなわち、判定回路５２は、Ｈのモニタ結果が所定回数連続する区間と、Ｌのモニタ結果が所定回数連続する区間との間に存在するＨとＬのモニタ結果が混在する区間を不定区間として特定する。判定回路５２は、不定区間の中のいずれか１点のモニタ結果に対応するＤＣＡコードＮを暫定的な最適ＤＣＡコードに決定する。たとえば、判定回路５２は、不定区間の中央のモニタ結果に対応するＤＣＡコードＮを暫定的な最適ＤＣＡコードに決定することとしてもよい。
【０１２０】
本実施の形態では、第１回目のトレーニングによって、ＤＤＲ−ＰＨＹ１０１のＰＬＬ９９からＤＲＡＭ２０１のＤＣＭ５４までのライトクロックＷＣＫのＤｕｔｙ比の劣化を補正することができる。
【０１２１】
図１４は、第５の実施形態のタイミングチャートである。
ライトコマンドＷＲによって、ＤＲＡＭへのライトデータの書込みの処理が開始される。ライトコマンドＷＲの発行後、フリップフロップＦＦ８へ入力されるイネーブル信号ＥＮが非活性化状態となり、その結果、ライトクロックＷＣＫおよびＷＣＫ＃のトグル動作が停止している期間が存在する。ＤＣＡコード制御回路６１は、ライトクロックＷＣＫおよびＷＣＫ＃のトグル動作が停止している期間にＤＣＡ６３にライト用ＤＣＡコードを送り、ＤＣＡ６３にＤｕｔｙ比の調整用に使用するＤＣＡコードをライト用ＤＣＡコードに切り替えさせる。これは、ライトクロックＷＣＫおよびＷＣＫ＃のトグル動作が開始された後に、ライトクロックＷＣＫのＤｕｔｙ比を調整すると、ライトクロックＷＣＫの波形が崩れるため、ライトクロックＷＣＫのパルス数に狂いが生じるからである。
【０１２２】
リードコマンドＲＤによって、ＤＲＡＭからのリードデータの読出しの処理が開始される。リードコマンドＲＤの発行後、フリップフロップＦＦ８へ入力されるイネーブル信号ＥＮが非活性化状態となり、その結果、ライトクロックＷＣＫおよびＷＣＫ＃のトグル動作が停止している期間が存在する。ＤＣＡコード制御回路６１は、ライトクロックＷＣＫおよびＷＣＫ＃のトグル動作が停止している期間にＤＣＡ６３にリード用ＤＣＡコードを送り、ＤＣＡ６３がＤｕｔｙ比の調整用に使用するＤＣＡコードをリード用ＤＣＡコードに切り替えさせる。
【０１２３】
本実施の形態では、リードデータＲＤＱのアイパターンの開口と、ライトデータのＷＤＱのアイパターンの開口とを最適化することができる。第４の実施形態では、ＤＲＡＭ側にＤＣＡが配置されているため、ライトコマンドＷＲの発行前、およびリードコマンドＲＤの発行前にＤＣＡコードを切替えるコマンドを発行することが必要となるため、オーバーヘッドが大きい。本実施の形態では、ライトコマンドＷＲおよびリードコマンドＲＤが発行された後に、ＤＣＡコードを切り替えることができるので、オーバーヘッドをなくすことができる。
【０１２４】
［第６の実施形態］
図１５は、第６の実施形態のＤＲＡＭ２０２およびＤＤＲ−ＰＨＹ１０２の構成を表わす図である。
【０１２５】
第６の実施形態が、第５の実施形態と相違する点は、第６の実施形態では、ＤＤＲ−ＰＨＹ１０２が、ＤＣＡ７３を備え、ＤＣＡコード制御回路７１が、ＤＣＡコードをＤＣＡ７３にも送る点である。
【０１２６】
ＤＣＡ７３は、フリップフロップＦＦ３の後段に配置される。ＤＣＡ７３は、ＤＣＡコード制御回路７１から送られるビットごとのＤＣＡコードに従って、ライトデータＷＤＱのビットごとのＤｕｔｙ比を調整する。ＤＣＡ６３に送られるＤＣＡコードと、ＤＣＡ７３に送られるＤＣＡコードは、相違する。
【０１２７】
図１６は、第６の実施形態のメモリインタフェースのトレーニングの手順を表わすフローチャートである。このトレーニングは、ＤＲＡＭ２０２の初期化シーケンスにおいて実行される。
【０１２８】
ステップＳ８０１〜Ｓ８１０は、第４の実施形態のステップＳ１０１〜Ｓ１１０と同様である。
【０１２９】
ステップＳ８１１において、ライトデータＷＤＱのＤｕｔｙ比を調整する。
図１７は、図１６のステップＳ８１１の処理を説明するための図である。
【０１３０】
判定回路７２は、ＤＣＡコードと、遅延回路ＤＬ５の遅延量ｄｅｌａｙとを一定範囲内で変化させながら、ライトデータＷＤＱの各ビットがＤＲＡＭ２０２のメモリ領域に正常に書込まれたか否かを調べることによって、ライトデータＷＤＱの各ビットのアイパターンを作成する。ＤＣＡコードを変化させる範囲は、Ｋ、Ｋ＋１、・・・Ｋ＋Ｚ−１のＺ個の範囲である。
【０１３１】
すなわち、判定回路７２は、ＤＣＡコード＝Ｘ、かつ遅延量ｄｅｌａｙ＝Ｄのときに、ＤＤＲ−ＰＨＹ１０２がライトデータＷＤＱの第ｍビット（＝「１」）を出力し、ＤＲＡＭ２０２に「１」が書き込まれた場合には、ＤＣＡコードＸ、かつ遅延量ｄｅｌａｙ＝Ｄにおいて、ライトデータＷＤＱの第ｍビットをＰＡＳＳと判断する。判定回路７２は、ＤＣＡコードＸ、遅延量ｄｅｌａｙ＝Ｄのときに、ＤＤＲ−ＰＨＹ１０２がライトデータＷＤＱの第ｍビット（＝「１」）を出力し、ＤＲＡＭ２０２に「０」が書き込まれた場合には、ＤＣＡコードＸ、かつ遅延量ｄｅｌａｙ＝Ｄにおいて、ライトデータＷＤＱの第ｍビットをＦＡＩＬと判断する。ただし、ｍ＝０〜７とする。
【０１３２】
ＤＲＡＭ２０２に「１」を書込むために、ＤＤＲ−ＰＨＹ１０２は、ライトコマンドをＤＲＡＭ２０２に送ればよい。ＤＲＡＭ２０２から書込んだデータを読出すために、ＤＤＲ−ＰＨＹ１０２は、リードコマンドをＤＲＡＭ２０２に送ればよい。
【０１３３】
判定回路７２は、ＤＣＡコード＝ＸにおけるライトデータＷＤＱの第ｍビットのアイパターンのアイ開口（Ｐａｓｓと判断された領域）の幅Ｌｍ（Ｘ）を調べる。
【０１３４】
図１７（ａ）には、ＤＣＡコードが（Ｋ）のときに、遅延量ｄｅｌａｙを変化させることによって作成されたライトデータＷＤＱの第０ビットのアイパターンが示されている。図１７（ａ）に示すように、アイパターンの開口の幅がＬ０（Ｋ）が特定される。
【０１３５】
図１７（ｂ）には、ＤＣＡコードが（Ｋ＋１）のときに、遅延量ｄｅｌａｙを変化させることによって作成されたライトデータＷＤＱの第０ビットのアイパターンが示されている。図１７（ｂ）に示すように、アイパターンの開口の幅がＬ０（Ｋ＋１）と特定される。
【０１３６】
図１７（ｃ）には、ＤＣＡコードが（Ｋ＋Ｚ−１）のときに、遅延量ｄｅｌａｙを変化させることによって作成されたライトデータＷＤＱの第０ビットのアイパターンが示されている。図１７（ｃ）に示すように、アイパターンの開口の幅がＬ０（Ｋ＋Ｚ−１）と特定される。
【０１３７】
図１７（ｄ）には、ＤＣＡコードが（Ｋ）のときに、遅延量ｄｅｌａｙを変化させることによって作成されたライトデータＷＤＱの第１ビットのアイパターンが示されている。図１７（ｄ）に示すように、アイパターンの開口の幅がＬ１（Ｋ）が特定される。
【０１３８】
図１７（ｅ）には、ＤＣＡコードが（Ｋ＋１）のときに、遅延量ｄｅｌａｙを変化させることによって作成されたライトデータＷＤＱの第１ビットのアイパターンが示されている。図１７（ｅ）に示すように、アイパターンの開口の幅がＬ１（Ｋ＋１）と特定される。
【０１３９】
図１７（ｆ）には、ＤＣＡコードが（Ｋ＋Ｚ−１）のときに、遅延量ｄｅｌａｙを変化させることによって作成されたライトデータＷＤＱの第１ビットのアイパターンが示されている。図１７（ｆ）に示すように、アイパターンの開口の幅がＬ１（Ｋ＋Ｚ−１）と特定される。
【０１４０】
図１７（ｇ）には、ＤＣＡコードが（Ｋ）のときに、遅延量ｄｅｌａｙを変化させることによって作成されたライトデータＷＤＱの第７ビットのアイパターンが示されている。図１７（ｇ）に示すように、アイパターンの開口の幅がＬ７（Ｋ）が特定される。
【０１４１】
図１７（ｈ）には、ＤＣＡコードが（Ｋ＋１）のときに、遅延量ｄｅｌａｙを変化させることによって作成されたライトデータＷＤＱの第７ビットのアイパターンが示されている。図１７（ｈ）に示すように、アイパターンの開口の幅がＬ７（Ｋ＋１）と特定される。
【０１４２】
図１７（ｉ）には、ＤＣＡコードが（Ｋ＋Ｚ−１）のときに、遅延量ｄｅｌａｙを変化させることによって作成されたライトデータＷＤＱの第７ビットのアイパターンが示されている。図１７（ｉ）に示すように、アイパターンの開口の幅がＬ７（Ｋ＋Ｚ−１）と特定される。
【０１４３】
判定回路７２は、アイ開口の幅Ｌ０（Ｋ）、Ｌ０（Ｋ＋１）、・・・、Ｌ０（Ｋ＋Ｚ−１）の中の最大値Ｌ０（Ｔ０）を特定し、第０ビットの最適なＤＣＡコードをＴ０とする。
【０１４４】
同様に、判定回路７２は、アイ開口の幅Ｌ１（Ｋ）、Ｌ１（Ｋ＋１）、・・・、Ｌ１（Ｋ＋Ｚ−１）の中の最大値Ｌ１（Ｔ１）を特定し、第１ビットの最適なＤＣＡコードをＴ１とする。
【０１４５】
同様に、判定回路７２は、アイ開口の幅Ｌｍ（Ｋ）、Ｌｍ（Ｋ＋１）、・・・、Ｌｍ（Ｋ＋Ｚ−１）の中の最大値Ｌｍ（Ｔｍ）を特定し、第ｍビットの最適なＤＣＡコードをＴｍとする。
【０１４６】
本実施の形態では、ＬＳＩ内部のライトデータを生成した箇所であるフリップフロップから、ＤＲＡＭ２０２内のライトデータＷＤＱのキャプチャ箇所であるフリップフロップＦＦ６、ＦＦ７までのライトデータＷＤＱのＤｕｔｙ比の劣化を補正することができる。
【０１４７】
図１８は、第６の実施形態のＤＣＣを実行する前のライトクロックＷＣＫおよび第ｓビットのライトデータＷＤＱｓ（ｓ＝０〜７）と、第６の実施形態のＤＣＣを実行した後のライトクロックＷＣＫおよび第ｓビットのライトデータＷＤＱｓとを表わす図である。
【０１４８】
第６の実施形態のＤＣＣを実行することによって、ライトクロックＷＣＫのＤｕｔｙ比を５０％に近づけることができる。これによって、ライトクロックＷＣＫの立上りエッジおよび立下りエッジのタイミングと、第ｓビットのライトデータＷＤＱｓ（ｓ＝０〜７）のアイパターンの開口の中央付近のタイミングとを一致させることができる。
【０１４９】
さらに、第６の実施形態のＤＣＣを実行することによって、ライトクロックＷＣＫのアイパターンの開口の幅を最大化することができる。その結果、ライトデータをＤＲＡＭ２０２に正常に書込むことができる可能性を第３、第４の実施形態よりも高くすることができる。
【０１５０】
本実施の形態でも、第５の実施形態と同様に、ライトコマンドＷＲおよびリードコマンドＲＤが発行された後に、ＤＣＡコードを切り替えることができるので、オーバーヘッドをなくすことができる。
【０１５１】
なお、本実施の形態は、第５の実施形態の構成に加えて、ＤＤＲ−ＰＨＹ１０２が、ＤＣＡ７３を備え、ＤＣＡコード制御回路７１が、ＤＣＡコードをＤＣＡ７３にも送ることとしたが、これに限定されるものではない。本実施の形態は、第５の実施形態の機能を備えなくてもよい。すなわち、ＤＤＲ−ＰＨＹ１０２は、ＤＣＡ６３を備えず、ＤＲＡＭ２０２は、ＤＣＭ５４を備えず、ＤＣＡコード制御回路７１は、ＤＣＡ７３にだけＤＣＡコードを送るものとしてもよい。あるいは、第４の実施形態と同様に、ライトクロックＷＣＫのＤｕｔｙ比を調整するＤＣＡ６３をＤＲＡＭ２０２側に設けてもよい。
【０１５２】
［第７の実施形態］
図１９は、第７の実施形態のＤＲＡＭ２０３およびＤＤＲ−ＰＨＹ１０３の構成を表わす図である。
【０１５３】
第７の実施形態が、第５の実施形態と相違する点は、第７の実施形態では、ＤＣＭ９３が、ＤＲＡＭ２０３側ではなく、ＤＤＲ−ＰＨＹ１０３側に配置されている点である。
【０１５４】
ＤＣＡ８３は、遅延回路ＤＬ２の後段に配置される。ＤＣＡ８３は、ＤＣＡコード制御回路８１から送られるＤＣＡコードに従って、ライトクロックＷＣＫおよびＷＣＫ＃のＤｕｔｙ比を調整する。
【０１５５】
ＤＣＡコード制御回路８１は、ＤＣＡ８３が使用するＤＣＡコードを切り替える機能を有する。ＤＣＡ８３は、ライト時には、ライト用の予め定められたＤＣＡコードを用い、リード時には、リード用ＤＣＡコードを用いて、ライトクロックＷＣＫおよびＷＣＫ＃のＤｕｔｙ比を調整する。ＤＣＡ８３は、トレーニング時には、順次切り替えられるＤＣＡコードを用いて、ライトクロックＷＣＫおよびＷＣＫ＃のＤｕｔｙ比を変化させる。トレーニングによって決定された最適ＤＣＡコードがリード用のＤＣＡコードとなる。
【０１５６】
ＤＣＭ９３は、レシーバＡＭ４の後段に配置される。ＤＣＭ９３は、レシーバＡＭ４から出力されるリードデータストローブ信号ＲＤＱＳのＤｕｔｙ比をモニタする。
【０１５７】
図２０は、第７の実施形態のメモリインタフェースのトレーニングの手順を表わすフローチャートである。このトレーニングは、ＤＲＡＭ２０３の初期化シーケンスにおいて実行される。
【０１５８】
ステップＳ７０１において、ＺＱキャリブレーションを実行する。すなわち、DDR-PHY100とＤＲＡＭ２００のドライバとＯＤＴ(On Die Termination）をキャリブレーションする。
【０１５９】
ステップＳ７０２において、コード、コマンド、またはアドレスＣＡの遅延を調整する。
【０１６０】
ステップＳ７０３において、第１回目のライトクロックＷＣＫとクロックＣＬＫとの間の同期調整を実行する。
【０１６１】
ステップＳ７０４において、ライトクロックＷＣＫのＤｕｔｙ比の調整を実行する。調整されたＤＣＡコードが最適なＤＣＡコードとなる。
【０１６２】
ステップＳ７０５において、第２回目のライトクロックＷＣＫとクロックＣＬＫとの間の同期調整を実行する。
【０１６３】
ステップＳ７０６において、リードデータストローブ信号ＲＤＱＳの遅延を調整する。
ステップＳ７０７において、リードデータＲＤＱの遅延を調整する。
【０１６４】
ステップＳ７０８において、ライトデータＷＤＱの遅延を調整する。
ステップＳ７０９において、レシーバＡＭ５で使用されるリード用基準電圧ＲＶｒｅｆの大きさを調整する。
【０１６５】
ステップＳ７１０において、ドライバＡＭ１２で使用されるライト用基準電圧ＷＶｒｅｆの大きさの調整を実行する。
【０１６６】
図２１は、第７の実施形態における図２０のステップＳ７０４の第１回目のトレーニングの手順を表わすフローチャートである。
【０１６７】
図２１を参照して、ステップＳ３００において、ＤＣＡコード制御回路８１は、ＤＣＡコードを最小値ＭＩＮに設定する。
【０１６８】
ステップＳ３０１において、ＤＣＡコード制御回路８１は、ＤＣＡコードをＤＣＡ８３に送る。ＤＣＡ８３は、ＤＣＡコードに従って、遅延回路ＤＬ２から出力されるライトクロックＷＣＫのＤｕｔｙ比を調整する。ドライバＡＭ３が経路Ｐ３を通じて、ＤＲＡＭ２０３へライトクロックＷＣＫを転送する。ＤＲＡＭ２０３内のレシーバＡＭ９は、受信したライトクロックＷＣＫを増幅する。ライトクロックＷＣＫは、分周器ＤＶおよびＷＣＫツリーを経由して、フリップフロップＦＦ４へ送られる。フリップフロップＦＦ４は、リードデータストローブ信号ＲＤＱＳをライトクロックＷＣＫのタイミングに基づいて、出力する。リードデータストローブ信号ＲＤＱＳは、ドライバＡＭ１１、経路Ｐ５を通じてＤＤＲ−ＰＨＹ１０３へ伝送される。ＤＤＲ−ＰＨＹ１０３のレシーバＡＭ４は、リードデータストローブ信号ＲＤＱＳを増幅して、ＤＣＭ９３へ出力する。
【０１６９】
ステップＳ３０２において、ＰＬＬ９９から出力されたクロックＣＬＫは、遅延回路ＤＬ２で遅延されて、フリップフロップＦＦ８のクロック端子に送られる。フリップフロップＦＦ８は、遅延回路ＤＬ２から出力されるクロックＣＬＫのタイミングで、ライトクロックＷＣＫを生成する。フリップフロップＦＦ８には、活性化状態のイネーブル信号ＥＮが入力される。フリップフロップＦＦ８は、ライトクロックＷＣＫをトグルする。ドライバＡＭ３は、フリップフロップＦＦ８から出力されるライトクロックＷＣＫを増幅および反転増幅する。ドライバＡＭ３は、増幅されたライトクロックＷＣＫおよびＷＣＫ＃を経路Ｐ３を通じて、ＤＲＡＭ２０３へ転送する。ＤＲＡＭ３００内のレシーバＡＭ９は、受信した差動のライトクロックＷＣＫおよびＷＣＫ＃を増幅して、ライトクロックＷＣＫを出力する。
【０１７０】
ステップＳ３０３において、ＤＣＭ９３は、伝送されたリードデータストローブ信号ＲＤＱＳのＤｕｔｙ比をモニタする。
【０１７１】
Ｄｕｔｙ比が５０％よりも小さい場合には、処理がステップＳ３０４に進む。Ｄｕｔｙ比が５０％よりも大きい場合には、処理がステップＳ３０６に進む。
【０１７２】
ステップＳ３０４において、ＤＣＭ９３は、モニタ結果をＬに設定する。ステップＳ３０６において、ＤＣＭ９３は、モニタ結果をＨに設定する。
【０１７３】
ステップＳ３０７において、ＤＣＭ９３は、モニタ結果を出力する。モニタ結果は、判定回路８２へ送られる。
【０１７４】
ステップＳ３０８において、ＤＣＡコードが最大値ＭＡＸの場合に、処理がステップＳ３１０に進む。ＤＣＡコードが最大値ＭＡＸでない場合に、処理がステップＳ３０９に進む。
【０１７５】
ステップＳ３０９において、ＤＣＡコードがインクリメントされて、処理がステップＳ３０２に戻る。
【０１７６】
ステップＳ３１０において、判定回路８２は、ＤＣＡコードが最小値ＭＩＮと最大値ＭＡＸの間の複数のモニタ結果に基づいて、暫定的な最適ＤＣＡコードを決定する。すなわち、判定回路８２は、Ｈのモニタ結果が所定回数連続する区間と、Ｌのモニタ結果が所定回数連続する区間との間に存在するＨとＬのモニタ結果が混在する区間を不定区間として特定する。判定回路８２は、不定区間の中のいずれか１点のモニタ結果に対応するＤＣＡコードＮを最適ＤＣＡコードに決定する。判定回路８２は、不定区間の中央のモニタ結果に対応するＤＣＡコードＮを最適ＤＣＡコードに決定することとしてもよい。最適なＤＣＡコードは、リード用のＤＣＡコードとして用いられる。
【０１７７】
本実施の形態では、ＤＤＲ−ＰＨＹ１０３のＰＬＬ９９からＤＲＡＭ２０３のＲｅａｄＰａｔｈのフリップフロップＦＦ４，ＦＦ５までのライトクロックＷＣＫのＤｕｔｙ比の劣化、およびＤＲＡＭ２０３内のリードデータストローブ信号ＲＤＱＳを生成した箇所からＤＤＲ−ＰＨＹ１０３のＤＣＭ９３までのリードデータストローブ信号ＲＤＱＳのＤｕｔｙ比の劣化を補正することができる。これによって、リードデータＲＤＱのアイパターンの開口を改善することができる。
【０１７８】
なお、本実施の形態は、第４の実施形態、第５の実施形態、および第６の実施形態の機能のうち少なくとも１つと組み合わせることができる。
【０１７９】
第５の実施形態では、第１回目のトレーニングによって求めたＤＣＡコードをリード用のＤＣＡコードとしたが、本実施の形態によって求めたＤＣＡコードをリード用のＤＣＡコードとすることができる。
【０１８０】
既存のLPDDR4/4Xメモリでは最大動作周波数2133MHz(4266Mbps)であるが、LPDDR5では3200MHz(6400Mbps)へ高速化される。高速化しても、ＤＲＡＭのwrite/read特性を維持するためには、上記の実施形態で説明したＤｕｔｙ補正トレーニングが有効となる。
【０１８１】
（付記）
本開示には、以下の発明が含まれる。
【０１８２】
制御装置と、メモリとを備えたメモリシステムであって、
前記制御装置は、
クロックを供給するクロック供給回路と、
前記クロックを第１の経路を通じてメモリへ転送するドライバとを備え、
前記メモリは、
前記第１の経路を通じて伝送される前記クロックを受けるレシーバと、
前記クロックの指定デューティ比を保持するレジスタと、
前記レシーバから出力される前記クロックのデューティ比を前記レジスタ内の指定デューティ比に調整するデューティ調整回路と、
トレーニング期間において、前記デューティ調整回路から出力される前記クロックのデューティ比をモニタして、モニタ結果を第２の経路を通じて前記制御装置を転送するモニタ回路とを備え、
前記制御装置は、さらに、
前記トレーニング期間において、前記指定デューティ比を変化させて、前記メモリ内の前記レジスタへ転送する制御回路と、
前記トレーニング期間において、前記第２の経路を通じて前記メモリから伝送される前記デューティ比のモニタ結果に基づいて、前記トレーニング期間の終了後の指定デューティ比を決定する判定回路とを備えた、メモリシステム。
【０１８３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１８４】
１，１１，２１  半導体装置、２，２２  クロック供給回路、３，１３，２３  Ｄｕｔｙ調整回路、５，１５，２５  制御回路、６，１６，２６  メモリ、７，１７，２７  ドライバ、５１，６１，７１，８１  ＤＣＡコード制御回路、４，１４，２４，５２  判定回路、２９  ＲＤＱＳ出力回路、５３，６３，７３，８３  ＤＣＡ、５４，９３  ＤＣＭ、１００，１０１，１０２，１０３  ＤＤＲ−ＰＨＹ、２００，２０１，２０２，２０３  ＤＲＡＭ、４０１  ＰＣＢ、４０２  ＬＳＩ、５００  ＤＤＲメモリコントローラ、ＤＬ１〜ＤＬ５  遅延回路、ＦＦ１〜ＦＦ８，ＦＦ１０  フリップフロップ、ＭＲ  モードレジスタ、ＷＴ  ライトクロックツリー、Ｒ１，Ｒ２，Ｒ１１，Ｒ２１，Ｒ２２，Ｐ１〜Ｐ５  経路、ＡＭ１〜ＡＭ３，ＡＭ６，ＡＭ１０，ＡＭ１１  ドライバ、ＡＭ４，ＡＭ５，ＡＭ７〜ＡＭ９，ＡＭ１２  レシーバ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2020052677.tif 000017
【図１６】
2020052677.tif 000018
【図１７】
2020052677.tif 000019
【図１８】
2020052677.tif 000020
【図１９】
2020052677.tif 000021
【図２０】
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【図２１】
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