(57)【要約】【課題】少ないトランジスタ数でロウレベルの信号をシフトする半導体装置を提供する。【解決手段】第１の端子が第１の配線と電気的に接続され、第２の端子が第２の配線と電気的に接続された第１のトランジスタと、第１の端子が第３の配線と電気的に接続され、第２の端子が第２の配線と電気的に接続された第２のトランジスタと、第１の端子が第４の配線と電気的に接続され、第２の端子が第２のトランジスタのゲートと電気的に接続された第３のトランジスタと、第１の端子が第５の配線と電気的に接続され、第２の端子が第３のトランジスタのゲートと電気的に接続され、ゲートが第６の配線と電気的に接続された第４のトランジスタと、第１の端子が第３の配線と電気的に接続され、第２の端子が第１のトランジスタのゲートと電気的に接続された第１のスイッチとを有する。【選択図】図１０
2020052422.tif 000002
【特許請求の範囲】
【請求項１】
画素部と前記画素部の外側に形成された回路とを有し
前記画素部は複数の画素を有し、
前記画素は、第１のトランジスタと、第２のトランジスタと、発光素子と、を有し、
前記第１のトランジスタにおいて、ソース又はドレインの一方は前記発光素子と電気的に接続され、ソース又はドレインの他方は前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、ゲートは第１の配線と電気的に接続され、
前記回路は、前記第１の配線と、第２の配線と、第３の配線と、第１の電源線と、第２の電源線と、に電気的に接続され、
前記第２の配線には、第１のクロック信号が入力され、
前記第３の配線には、第２のクロック信号が入力され、
前記回路は、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、第８のトランジスタと、第９のトランジスタと、第１０のトランジスタと、を有し、
前記第４のトランジスタにおいて、ソース又はドレインの一方は前記第２の電源線に電気的に接続され、ソース又はドレインの他方は前記第１の配線に電気的に接続され、
前記第１０のトランジスタにおいて、ソース又はドレインの一方は前記第２の電源線に電気的に接続され、ソース又はドレインの他方は前記第１の配線に電気的に接続され、
前記第８のトランジスタにおいて、ソース又はドレインの一方は前記第２の電源線に電気的に接続され、ソース又はドレインの他方は前記第４のトランジスタのゲートに電気的に接続され、
前記第３のトランジスタにおいて、ソース又はドレインの一方は前記第１の配線に電気的に接続され、ソース又はドレインの他方は前記第１の電源線に電気的に接続され、
前記第５のトランジスタにおいて、ゲートは前記第２の配線に電気的に接続され、ソース又はドレインの一方は前記第３のトランジスタのゲートと前記第８のトランジスタのゲートに電気的に接続され、
前記第９のトランジスタにおいて、ゲートが前記第２の配線に電気的に接続され、ソース又はドレインの一方は前記第７のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタにおいて、ソース又はドレインの一方は前記第４のトランジスタのゲートに電気的に接続され、ソース又はドレインの他方は前記第３の配線に接続され、
前記第６のトランジスタにおいて、ソース又はドレインの一方は前記第２の電源線に電気的に接続され、ソース又はドレインの他方は前記第３のトランジスタのゲートに電気的に接続される表示装置。
【請求項２】
画素部と前記画素部の外側に形成された回路とを有し
前記画素部は複数の画素を有し、
前記画素は、第１のトランジスタと、第２のトランジスタと、発光素子と、を有し、
前記第１のトランジスタにおいて、ソース又はドレインの一方は前記発光素子と電気的に接続され、ソース又はドレインの他方は前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、ゲートは第１の配線と電気的に接続され、
前記回路は、前記第１の配線と、第２の配線と、第３の配線と、第１の電源線と、第２の電源線と、に電気的に接続され、
前記第１の電源線に入力される電圧は、前記第２の電源線に入力される電圧に比べ小さく、
前記第２の配線には、第１のクロック信号が入力され、
前記第３の配線には、第２のクロック信号が入力され、
前記回路は、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、第８のトランジスタと、第９のトランジスタと、第１０のトランジスタと、を有し、
前記第４のトランジスタにおいて、ソース又はドレインの一方は前記第２の電源線に電気的に接続され、ソース又はドレインの他方は前記第１の配線に電気的に接続され、
前記第１０のトランジスタにおいて、ソース又はドレインの一方は前記第２の電源線に電気的に接続され、ソース又はドレインの他方は前記第１の配線に電気的に接続され、
前記第８のトランジスタにおいて、ソース又はドレインの一方は前記第２の電源線に電気的に接続され、ソース又はドレインの他方は前記第４のトランジスタのゲートに電気的に接続され、
前記第３のトランジスタにおいて、ソース又はドレインの一方は前記第１の配線に電気的に接続され、ソース又はドレインの他方は前記第１の電源線に電気的に接続され、
前記第５のトランジスタにおいて、ゲートは前記第２の配線に電気的に接続され、ソース又はドレインの一方は前記第３のトランジスタのゲートと前記第８のトランジスタのゲートに電気的に接続され、
前記第９のトランジスタにおいて、ゲートが前記第２の配線に電気的に接続され、ソース又はドレインの一方は前記第７のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタにおいて、ソース又はドレインの一方は前記第４のトランジスタのゲートに電気的に接続され、ソース又はドレインの他方は前記第３の配線に接続され、
前記第６のトランジスタにおいて、ソース又はドレインの一方は前記第２の電源線に電気的に接続され、ソース又はドレインの他方は前記第３のトランジスタのゲートに電気的に接続される表示装置。
【請求項３】
画素部と前記画素部の外側に形成された第１及び第２の回路とを有し
前記画素部は複数の画素を有し、
前記画素は、第１のトランジスタと、第２のトランジスタと、発光素子と、を有し、
前記第１のトランジスタにおいて、ソース又はドレインの一方は前記発光素子と電気的に接続され、ソース又はドレインの他方は前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、ゲートは第１の配線と電気的に接続され、
前記第２のトランジスタにおいて、ゲートは前記第２の回路と電気的に接続され、
前記第１の回路は、前記第１の配線と、第２の配線と、第３の配線と、第１の電源線と、第２の電源線と、に電気的に接続され、
前記第１の電源線に入力される電圧は、前記第２の電源線に入力される電圧に比べ小さく、
前記第２の配線には、第１のクロック信号が入力され、
前記第３の配線には、第２のクロック信号が入力され、
前記第１の回路は、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、第８のトランジスタと、第９のトランジスタと、第１０のトランジスタと、を有し、
前記第４のトランジスタにおいて、ソース又はドレインの一方は前記第２の電源線に電気的に接続され、ソース又はドレインの他方は前記第１の配線に電気的に接続され、
前記第１０のトランジスタにおいて、ソース又はドレインの一方は前記第２の電源線に電気的に接続され、ソース又はドレインの他方は前記第１の配線に電気的に接続され、
前記第８のトランジスタにおいて、ソース又はドレインの一方は前記第２の電源線に電気的に接続され、ソース又はドレインの他方は前記第４のトランジスタのゲートに電気的に接続され、
前記第３のトランジスタにおいて、ソース又はドレインの一方は前記第１の配線に電気的に接続され、ソース又はドレインの他方は前記第１の電源線に電気的に接続され、
前記第５のトランジスタにおいて、ゲートは前記第２の配線に電気的に接続され、ソース又はドレインの一方は前記第３のトランジスタのゲートと前記第８のトランジスタのゲートに電気的に接続され、
前記第９のトランジスタにおいて、ゲートが前記第２の配線に電気的に接続され、ソース又はドレインの一方は前記第７のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタにおいて、ソース又はドレインの一方は前記第４のトランジスタのゲートに電気的に接続され、ソース又はドレインの他方は前記第３の配線に接続され、
前記第６のトランジスタにおいて、ソース又はドレインの一方は前記第２の電源線に電気的に接続され、ソース又はドレインの他方は前記第３のトランジスタのゲートに電気的に接続される表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置及び表示装置等に関する。
【背景技術】
【０００２】
近年、同じの極性のトランジスタで構成されるシフトレジスタ回路の開発が活発に進めら
れている（特許文献１参照）。特許文献１のシフトレジスタ回路は、Ｎチャネル型のトラ
ンジスタで構成されている。そして、クロック信号がハイレベルになったときに、そのク
ロック信号を出力することにより、ハイレベルの信号を順次出力する。しかし、特許文献
１のシフトレジスタ回路は、クロック信号を出力するため、ロウレベルの信号を順次出力
することができない。
【０００３】
また、特許文献１のシフトレジスタがＰチャネル型のトランジスタで構成した場合、ロウ
レベルの信号を順次出力することができるようになるものの、ハイレベルの信号を順次出
力することができなくなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１０３２２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、Ｎチャネル型のトランジスタで構成されたシフトレジスタ回路において、ロウ
レベルの信号を順次出力することが求められている。また、Ｐチャネル型のトランジスタ
で構成されたシフトレジスタ回路において、ハイレベルの信号を順次出力することが求め
られている。
【０００６】
そこで、本発明の一態様は、Ｎチャネル型のトランジスタで構成され、ロウレベルの信号
を順次出力するための回路を提供することを課題の一とする。また、本発明の一態様は、
Ｐチャネル型のトランジスタで構成され、ハイレベルの信号を順次出力するための回路を
提供することを課題の一とする。また、本発明の一態様は、回路規模を小さくすることを
課題の一とする。また、本発明の一態様は、消費電力を小さくすることを課題の一とする
。
【課題を解決するための手段】
【０００７】
本発明の一態様は、ソース及びドレインの一方が第１の配線と電気的に接続され、ソース
及びドレインの他方が第２の配線と電気的に接続された第１のトランジスタと、ソース及
びドレインの一方が第３の配線と電気的に接続され、ソース及びドレインの他方が第２の
配線と電気的に接続された第２のトランジスタと、ソース及びドレインの一方が第４の配
線と電気的に接続され、ソース及びドレインの他方が第２のトランジスタのゲートと電気
的に接続された第３のトランジスタと、ソース及びドレインの一方が第５の配線と電気的
に接続され、ソース及びドレインの他方が第３のトランジスタのゲートと電気的に接続さ
れ、ゲートが第６の配線と電気的に接続された第４のトランジスタと、第１の端子が第３
の配線と電気的に接続され、第２の端子が第１のトランジスタのゲートと電気的に接続さ
れた第１のスイッチと、を有する半導体装置である。
【０００８】
なお、上記本発明の一態様は、第１の端子が第１の配線と電気的に接続され、第２の端子
が第１のトランジスタのゲートと電気的に接続された第２のスイッチを有していてもよい
。
【０００９】
なお、上記本発明の一態様は、第１の端子が第３の配線と電気的に接続され、第２の端子
が第２のトランジスタのゲートと電気的に接続された第３のスイッチを有していてもよい
。
【００１０】
なお、上記本発明の一態様において、第１乃至第４のトランジスタは、チャネル形成領域
に酸化物半導体を含んでいてもよい。
【発明の効果】
【００１１】
本発明の一態様は、Ｎチャネル型のトランジスタで構成され、ロウレベルの信号を順次出
力するための回路を提供することができる。また、本発明の一態様は、Ｐチャネル型のト
ランジスタで構成され、ハイレベルの信号を順次出力するための回路を提供することがで
きる。また、本発明の一態様は、回路規模を小さくすることができる。また、本発明の一
態様は、消費電力を小さくすることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係る基本回路を説明する図。
【図２】本発明に係る順序回路を説明する図。
【図３】本発明に係るシフトレジスタ回路を説明する図。
【図４】本発明に係るシフトレジスタ回路を説明する図。
【図５】本発明に係る順序回路を説明する図。
【図６】本発明に係る順序回路を説明する図。
【図７】本発明に係る順序回路を説明する図。
【図８】本発明に係る順序回路を説明する図。
【図９】本発明に係る順序回路を説明する図。
【図１０】本発明に係る基本回路及び順序回路を説明する図。
【図１１】本発明に係る基本回路を説明する図。
【図１２】本発明に係る表示装置を説明する図。
【図１３】本発明に係る表示装置を説明する図。
【図１４】本発明に係るトランジスタを説明する図。
【図１５】本発明に係る電子機器を説明する図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明の構成は
多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱する
ことなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。
従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明す
る本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００１４】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形、又は
領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケ
ールに限定されない。
【００１５】
なお、本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構
成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記
する。
【００１６】
（実施の形態１）
本実施の形態では、本発明の一態様に係る、基本回路、順序回路、及びシフトレジスタ回
路について説明する。
【００１７】
まず、本実施の形態の基本回路（半導体装置又は駆動回路ともいう）について説明する。
【００１８】
図１（Ａ）は、本実施の形態の基本回路の回路図である。図１（Ａ）の基本回路は、トラ
ンジスタ１０１乃至トランジスタ１０５を有する。
【００１９】
なお、本発明の一態様において、トランジスタの極性はＮチャネル型でもよいし、Ｐチャ
ネル型でもよい。ただし、トランジスタ１０１乃至トランジスタ１０５の極性は同じ極性
であることが好ましい。本実施の形態では、トランジスタ１０１乃至トランジスタ１０５
がＮチャネル型であるとして説明する。
【００２０】
なお、本発明の一態様において、トランジスタとしては、チャネル形成領域にシリコン又
はゲルマニウムなどの半導体を含むトランジスタを用いることができる。また、トランジ
スタとしては、チャネル形成領域に酸化物半導体又は窒化物半導体などの半導体を含むト
ランジスタを用いることができる。なお、前述した半導体は、非晶質、微結晶、多結晶又
は単結晶である領域を有する。
【００２１】
なお、本発明の一態様において、トランジスタとしては、薄膜トランジスタ（ＴＦＴ）を
用いることができる。また、トランジスタとしては、半導体基板又はＳＯＩ基板を用いて
形成される、ＭＯＳ型トランジスタ、接合型トランジスタ又はバイポーラトランジスタ等
を用いることができる。
【００２２】
次に、図１（Ａ）の基本回路の接続関係について説明する。
【００２３】
トランジスタ１０１の第１の端子（ソース及びドレインの一方ともいう）は配線１１と接
続され、トランジスタ１０１の第２の端子（ソース及びドレインの他方ともいう）は配線
１２と接続される。トランジスタ１０２の第１の端子は配線１３と接続され、トランジス
タ１０２の第２の端子は配線１２と接続され、トランジスタ１０２のゲートは配線１４と
接続される。トランジスタ１０３の第１の端子は配線１５と接続され、トランジスタ１０
３の第２の端子は配線１４と接続される。トランジスタ１０４の第１の端子は配線１３と
接続され、トランジスタ１０４の第２の端子はトランジスタ１０１のゲートと接続され、
トランジスタ１０４のゲートは配線１４と接続される。トランジスタ１０５の第１の端子
は配線１７と接続され、トランジスタ１０５の第２の端子はトランジスタ１０３のゲート
と接続され、トランジスタ１０５のゲートは配線１６と接続される。
【００２４】
なお、トランジスタ１０３のゲートとトランジスタ１０５の第２の端子との接続箇所をノ
ードＮ１と示す。また、トランジスタ１０１のゲートとトランジスタ１０４の第２の端子
との接続箇所をノードＮ２と示す。
【００２５】
なお、本明細書等において、接続とは電気的な接続を意味しており、電流、電圧、電位、
信号又は電荷等を供給又は伝送可能な状態に相当する。よって、「接続されている」とは
、直接接続されている状態に加えて、例えば配線、導電膜、抵抗、ダイオード、トランジ
スタ、スイッチング素子などの素子を介して間接的に接続している状態も、その範疇に含
む。
【００２６】
次に、配線１１乃至配線１７の信号又は電位等について説明する。
【００２７】
配線１１には電位ＶＤＤが供給される。配線１２からは信号ＯＵＴＡが出力される。配線
１３には電位ＶＳＳが供給される。配線１４からは信号ＯＵＴＢが出力される。配線１５
には信号ＣＫ１が入力される。配線１６には信号ＣＫ２が入力される。配線１７には信号
ＳＰが入力される。
【００２８】
なお、電位ＶＤＤ及び電位ＶＳＳは一定の電位である。また、電位ＶＤＤは電位ＶＳＳよ
りも高い電位である。
【００２９】
なお、信号ＯＵＴＡ、信号ＯＵＴＢ、信号ＣＫ１、信号ＣＫ２及び信号ＳＰはハイレベル
とロウレベルとを有するデジタル信号である。
【００３０】
なお、配線１１乃至配線１７の信号又は電位等は上述したものに限定されない。配線１１
には配線１２の電位を上昇させるための信号又は電位等が供給されていればよい。配線１
３には配線１２の電位を下降させるための信号若しくは電位等、及び／又はトランジスタ
１０１をオフにするための信号若しくは電位等が供給されていればよい。配線１５には配
線１４の電位を上昇させるための信号若しくは電位等、トランジスタ１０２をオンにする
ための信号若しくは電位等、及び／又はトランジスタ１０４をオンにするための信号若し
くは電位等が入力されていればよい。配線１６にはトランジスタ１０５のオン又はオフを
制御するための信号が入力されていればよい。配線１７にはトランジスタ１０３をオンに
するための信号又は電位等が入力されていればよい。
【００３１】
なお、本明細書等において、信号が入力された配線を信号線と呼んでもよい。また、電位
が供給された配線を電源線と呼んでもよい。
【００３２】
なお、本発明の一態様において、配線は信号又は電位等を伝達する機能を有する。例えば
、配線１５は信号ＣＫ１を伝達する機能を有する。
【００３３】
次に、図１（Ａ）の基本回路の動作について説明する。
【００３４】
図１（Ｂ）は、図１（Ａ）の基本回路の動作を説明するためのタイミングチャートである
。図１（Ｂ）のタイミングチャートは、信号ＣＫ１、信号ＣＫ２、信号ＳＰ、ノードＮ１
の電位ＶＮ１、ノードＮ２の電位ＶＮ２、信号ＯＵＴＡ及び信号ＯＵＴＢを示す。
【００３５】
なお、便宜上、信号ＳＰ、信号ＣＫ１及び信号ＣＫ２のハイレベルの電位を電位ＶＤＤ、
ロウレベルの電位を電位ＶＳＳとして説明する。
【００３６】
なお、便宜上、ノードＮ１の電位ＶＮ１の初期値を電位ＶＳＳ、ノードＮ２の電位ＶＮ２
の初期値を電位ＶＤＤとトランジスタ１０１の閾値電圧との和を超えた電位として説明す
る。
【００３７】
なお、便宜上、期間Ｔ１と期間Ｔ２とに分けて説明する。
【００３８】
期間Ｔ１では、信号ＳＰがハイレベルになり、信号ＣＫ１がロウレベルになり、信号ＣＫ
２がハイレベルになる。
【００３９】
トランジスタ１０５がオンになることで、配線１７の信号ＳＰがノードＮ１に供給される
。期間Ｔ１では信号ＳＰがハイレベルであるため、ノードＮ１の電位が上昇する。ノード
Ｎ１の電位がトランジスタ１０５のゲートの電位（例えば電位ＶＤＤ）からトランジスタ
１０５の閾値電圧を引いた電位まで上昇すると、トランジスタ１０５がオフになる。よっ
て、ノードＮ１が浮遊状態になる。
【００４０】
トランジスタ１０３がオンになることで、信号ＣＫ１が配線１４に供給される。期間Ｔ１
では信号ＣＫ１がロウレベルであるため、配線１４の電位が電位ＶＳＳになる。つまり、
信号ＯＵＴＢがロウレベルになる。
【００４１】
トランジスタ１０４がオフになることで、ノードＮ２が浮遊状態になる。よって、ノード
Ｎ２の電位が電位ＶＤＤとトランジスタ１０１の閾値電圧との和を超えた電位に維持され
る。
【００４２】
トランジスタ１０１がオンになり、トランジスタ１０２がオフになることで、配線１１の
電位ＶＤＤが配線１２に供給される。よって、配線１２の電位が電位ＶＤＤになる。つま
り、信号ＯＵＴＡがハイレベルになる。
【００４３】
期間Ｔ２では、信号ＳＰがロウレベルになり、信号ＣＫ１がハイレベルになり、信号ＣＫ
２がロウレベルになる。
【００４４】
トランジスタ１０５がオフになることで、ノードＮ１が浮遊状態になる。
【００４５】
トランジスタ１０３がオンになることで、配線１５の信号ＣＫ１が配線１４に供給される
。期間Ｔ２では信号ＣＫ１がハイレベルであるため、配線１４の電位が上昇する。このと
き、ノードＮ１が浮遊状態であり、またトランジスタ１０３がノードＮ１と配線１４との
間の電位差を保持している。よって、配線１４の電位の上昇に伴って、ノードＮ１の電位
も上昇する。ノードＮ１の電位がトランジスタ１０３の第１の端子の電位（例えば電位Ｖ
ＤＤ）とトランジスタ１０３の閾値電圧との和を超えた電位となれば、配線１４の電位が
電位ＶＤＤになる。つまり、信号ＯＵＴＢがハイレベルになる。
【００４６】
トランジスタ１０４がオンになることで、配線１３の電位ＶＳＳがノードＮ２に供給され
る。よって、ノードＮ２の電位が電位ＶＳＳになる。
【００４７】
トランジスタ１０１がオフになり、トランジスタ１０２がオンになることで、配線１３の
電位ＶＳＳが配線１２に供給される。よって、配線１２の電位が電位ＶＳＳになる。つま
り、信号ＯＵＴＡがロウレベルになる。
【００４８】
以上のとおり、信号ＯＵＴＡは期間Ｔ１においてハイレベルになり、期間Ｔ２においてロ
ウレベルになる。また、信号ＯＵＴＢは、期間Ｔ１においてロウレベルになり、期間Ｔ２
においてハイレベルになる。
【００４９】
次に、図１（Ａ）の基本回路を用いた順序回路について説明する。
【００５０】
図２（Ａ）は、本実施の形態の順序回路の回路図である。図２（Ａ）の順序回路は、トラ
ンジスタ１０１乃至トランジスタ１０７を有する。
【００５１】
なお、トランジスタ１０６及びトランジスタ１０７はトランジスタ１０１と同じ極性であ
ることが好ましい。本実施の形態では、トランジスタ１０６及びトランジスタ１０７がＮ
チャネル型であるものとして説明する。
【００５２】
なお、図２（Ａ）の順序回路のトランジスタ１０６は設けなくてもよい。また、図２（Ａ
）の順序回路のトランジスタ１０７は設けなくてもよい。
【００５３】
次に、図２（Ａ）の順序回路の接続関係について説明する。
【００５４】
トランジスタ１０１乃至トランジスタ１０５の接続関係は図１（Ａ）の基本回路と同じで
あるため、その説明を省略する。トランジスタ１０６の第１の端子は配線１３と接続され
、トランジスタ１０６の第２の端子は配線１４と接続され、トランジスタ１０６のゲート
はノードＮ２と接続される。トランジスタ１０７の第１の端子は配線１１と接続され、ト
ランジスタ１０７の第２の端子はノードＮ２と接続され、トランジスタ１０７のゲートは
配線１６と接続される。
【００５５】
次に、図２（Ａ）の順序回路の動作について説明する。
【００５６】
図２（Ｂ）は、図２（Ａ）の順序回路の動作を説明するためのタイミングチャートである
。図２（Ｂ）のタイミングチャートは、信号ＣＫ１、信号ＣＫ２、信号ＳＰ、ノードＮ１
の電位ＶＮ１、ノードＮ２の電位ＶＮ２、信号ＯＵＴＡ及び信号ＯＵＴＢを示す。
【００５７】
なお、便宜上、信号ＳＰ、信号ＣＫ１及び信号ＣＫ２のハイレベルの電位を電位ＶＤＤ、
ロウレベルの電位を電位ＶＳＳとして説明する。
【００５８】
なお、便宜上、ノードＮ１の電位ＶＮ１の初期値を電位ＶＳＳ、ノードＮ２の電位ＶＮ２
の初期値を電位ＶＤＤとトランジスタ１０１の閾値電圧との和を超えた電位として説明す
る。
【００５９】
なお、便宜上、期間Ｔ１、期間Ｔ２、期間Ｔ３及び期間Ｔ４に分けて説明する。
【００６０】
期間Ｔ１では、信号ＳＰがハイレベルになり、信号ＣＫ１がロウレベルになり、信号ＣＫ
２がハイレベルになる。
【００６１】
トランジスタ１０５がオンになることで、配線１７の信号ＳＰがノードＮ１に供給される
。期間Ｔ１では信号ＳＰがハイレベルであるため、ノードＮ１の電位が上昇する。ノード
Ｎ１の電位がトランジスタ１０５のゲートの電位（例えば電位ＶＤＤ）からトランジスタ
１０５の閾値電圧を引いた電位まで上昇すると、トランジスタ１０５がオフになる。よっ
て、ノードＮ１が浮遊状態になる。
【００６２】
トランジスタ１０３がオンになり、トランジスタ１０６がオンになることで、配線１５の
信号ＣＫ１及び配線１３の電位ＶＳＳが配線１４に供給される。期間Ｔ１では信号ＣＫ１
がロウレベルであるため、配線１４の電位が電位ＶＳＳになる。つまり、信号ＯＵＴＢが
ロウレベルになる。
【００６３】
トランジスタ１０７がオフになり、トランジスタ１０４がオフになることで、ノードＮ２
が浮遊状態になる。よって、ノードＮ２の電位がトランジスタ１０１の第１の端子の電位
（例えば電位ＶＤＤ）とトランジスタ１０１の閾値電圧との和を超えた電位に維持される
。
【００６４】
なお、ノードＮ２の電位ＶＮ２の初期値が電位ＶＳＳであれば、トランジスタ１０７がオ
ンになり、配線１１の電位ＶＤＤがノードＮ２に供給される。
【００６５】
トランジスタ１０１がオンになり、トランジスタ１０２がオフになることで、配線１１の
電位ＶＤＤが配線１２に供給される。よって、配線１２の電位が電位ＶＤＤになる。つま
り、信号ＯＵＴＡがハイレベルになる。
【００６６】
期間Ｔ２では、信号ＳＰがロウレベルになり、信号ＣＫ１がハイレベルになり、信号ＣＫ
２がロウレベルになる。
【００６７】
トランジスタ１０５がオフになるため、ノードＮ１が浮遊状態になる。
【００６８】
トランジスタ１０３がオンになり、トランジスタ１０６がオフになることで、配線１５の
信号ＣＫ１が配線１４に供給される。期間Ｔ２では信号ＣＫ１がハイレベルであるため、
配線１４の電位が上昇する。このとき、ノードＮ１が浮遊状態であり、またトランジスタ
１０３のゲートとトランジスタ１０３の第２の端子との間にはノードＮ１と配線１４との
電位差が保持されている。よって、配線１４の電位の上昇に伴って、ノードＮ１の電位も
上昇する。ノードＮ１の電位がトランジスタ１０３の第１の端子の電位（例えば電位ＶＤ
Ｄ）とトランジスタ１０３の閾値電圧との和を超えた電位まで上昇すれば、配線１４の電
位が電位ＶＤＤになる。つまり、信号ＯＵＴＢがハイレベルになる。
【００６９】
トランジスタ１０７がオフになり、トランジスタ１０４がオンになることで、配線１３の
電位ＶＳＳがノードＮ２に供給される。よって、ノードＮ２の電位が電位ＶＳＳになる。
【００７０】
トランジスタ１０１がオフになり、トランジスタ１０２がオンになることで、配線１３の
電位ＶＳＳが配線１２に供給される。よって、配線１２の電位が電位ＶＳＳになる。つま
り、信号ＯＵＴＡがロウレベルになる。
【００７１】
期間Ｔ３では、信号ＳＰがロウレベルになり、信号ＣＫ１がロウレベルになり、信号ＣＫ
２がハイレベルになる。
【００７２】
トランジスタ１０５がオンになることで、配線１７の信号ＳＰがノードＮ１に供給される
。期間Ｔ３では信号ＳＰがロウレベルであるため、ノードＮ１の電位が電位ＶＳＳになる
。
【００７３】
トランジスタ１０３がオフになり、トランジスタ１０６がオンになることで、配線１３の
電位ＶＳＳが配線１４に供給される。よって、配線１４の電位が電位ＶＳＳになる。つま
り、信号ＯＵＴＢがロウレベルになる。
【００７４】
トランジスタ１０７がオンになり、トランジスタ１０４がオフになることで、配線１１の
電位ＶＤＤがノードＮ２に供給される。よって、ノードＮ２の電位が上昇する。ノードＮ
２の電位がトランジスタ１０７のゲートの電位（例えば電位ＶＤＤ）からトランジスタ１
０７の閾値電圧を引いた電位まで上昇すると、トランジスタ１０７がオフになる。よって
、ノードＮ２が浮遊状態になる。
【００７５】
トランジスタ１０１がオンになり、トランジスタ１０２がオフになることで、配線１１の
電位ＶＤＤが配線１２に供給される。よって、配線１２の電位が上昇する。このとき、ノ
ードＮ２が浮遊状態であり、トランジスタ１０１のゲートとトランジスタ１０１の第２の
端子との間にはノードＮ２と配線１２との間の電位差が保持されている。よって、配線１
２の電位の上昇に伴って、ノードＮ２の電位も上昇する。ノードＮ２の電位がトランジス
タ１０１の第１の端子の電位（例えば電位ＶＤＤ）とトランジスタ１０１の閾値電圧との
和を超えた電位まで上昇すれば、配線１２の電位が電位ＶＤＤになる。つまり、信号ＯＵ
ＴＡがハイレベルになる。
【００７６】
期間Ｔ４では、信号ＳＰがロウレベルになり、信号ＣＫ１がハイレベルになり、信号ＣＫ
２がロウレベルになる。
【００７７】
トランジスタ１０５がオフになることで、ノードＮ１が浮遊状態になる。よって、ノード
Ｎ１の電位が期間Ｔ３における電位に維持される。
【００７８】
トランジスタ１０３がオフになり、トランジスタ１０６がオンになることで、配線１３の
電位ＶＳＳが配線１４に供給される。よって、配線１４の電位が電位ＶＳＳになる。つま
り、信号ＯＵＴＢがロウレベルになる。
【００７９】
トランジスタ１０７がオフになり、トランジスタ１０４がオフになることで、ノードＮ２
が浮遊状態になる。よって、ノードＮ２の電位が期間Ｔ３における電位に維持される。
【００８０】
トランジスタ１０１がオンになり、トランジスタ１０２がオフになることで、配線１１の
電位ＶＤＤが配線１２に供給される。よって、配線１２の電位が電位ＶＤＤになる。つま
り、信号ＯＵＴＡがハイレベルになる。
【００８１】
以上のとおり、信号ＯＵＴＡは、期間Ｔ２においてロウレベルになり、期間Ｔ１、期間Ｔ
３及び期間Ｔ４においてハイレベルになる。また、信号ＯＵＴＢは、期間Ｔ２においてハ
イレベルになり、期間Ｔ１、期間Ｔ３及び期間Ｔ４においてロウレベルになる。
【００８２】
次に、図２（Ａ）の順序回路を用いたシフトレジスタ回路について説明する。
【００８３】
図３は、本実施の形態のシフトレジスタ回路の回路図である。図３のシフトレジスタ回路
は、Ｎ（Ｎは自然数）個（Ｎ段ともいう）の順序回路１００を有する。ただし、図３には
、１段目乃至３段目の順序回路（順序回路１００［１］、順序回路１００［２］、順序回
路１００［３］と示す）のみを示す。
【００８４】
なお、Ｎ個の順序回路１００としては、各々、図２（Ａ）の順序回路を用いている。
【００８５】
次に、図３のシフトレジスタ回路の接続関係について説明する。
【００８６】
図３のシフトレジスタ回路は、Ｎ本の配線２１、Ｎ本の配線２２、配線２３、配線２４、
配線２５、配線２６及び配線２７と接続される。
【００８７】
具体的には、ｉ（ｉは２乃至Ｎのいずれか一）段目の順序回路１００（順序回路１００［
ｉ］と示す）において、トランジスタ１０１の第２の端子が配線２１［ｉ］と接続される
。トランジスタ１０２のゲートが配線２２［ｉ］と接続される。トランジスタ１０５の第
１の端子が配線２２［ｉ−１］と接続される。トランジスタ１０１の第１の端子が配線２
３と接続される。トランジスタ１０２の第１の端子が配線２４と接続される。トランジス
タ１０３の第１の端子が配線２５と配線２６との一方と接続される。トランジスタ１０７
のゲートが配線２５と配線２６との他方と接続される。
【００８８】
すなわち、順序回路１００［ｉ］においては、配線２１［ｉ］が配線１２に対応する。配
線２２［ｉ］が配線１４に対応する。配線２３が配線１１に対応する。配線２４が配線１
３に対応する。配線２５及び配線２６の一方が配線１５に対応する。配線２５及び配線２
６の他方が配線１６に対応する。配線２２［ｉ−１］が配線１７に対応する。
【００８９】
なお、順序回路１００［ｉ−１］又は順序回路１００［ｉ＋１］においては、トランジス
タ１０３の第１の端子が配線２５と配線２６との他方と接続される。トランジスタ１０７
のゲートが配線２５と配線２６との一方と接続される。つまり、トランジスタ１０３の第
１の端子及びトランジスタ１０７のゲートの接続先は、奇数段目と偶数段目とにおいて入
れ替わる。
【００９０】
なお、順序回路１００［１］においては、トランジスタ１０５の第１の端子が配線２７と
接続されるところが、ｉ段目の順序回路１００と異なる。
【００９１】
次に、配線２１乃至配線２７の信号又は電位等について説明する。
【００９２】
配線２１からは信号ＳＯＵＴＡが出力される。配線２２からは信号ＳＯＵＴＢが出力され
る。配線２３には電位ＶＤＤが供給される。配線２４には電位ＶＳＳが供給される。配線
２５には信号ＳＣＫ１が入力される。配線２６には信号ＳＣＫ２が入力される。配線２７
には信号ＳＳＰが入力される。
【００９３】
なお、信号ＳＯＵＴＡは信号ＯＵＴＡに対応する。信号ＳＯＵＴＢは信号ＯＵＴＢに対応
する。信号ＳＣＫ１は信号ＣＫ１又は信号ＣＫ２に対応する。信号ＳＣＫ２は信号ＣＫ１
又は信号ＣＫ２に対応する。信号ＳＳＰは信号ＳＰに対応する。
【００９４】
次に、図３のシフトレジスタ回路の動作について説明する。
【００９５】
図４は、図３のシフトレジスタ回路の動作を説明するためのタイミングチャートである。
図４のタイミングチャートは、信号ＳＳＰ、信号ＳＣＫ１、信号ＳＣＫ２、信号ＳＯＵＴ
Ａ［１］乃至信号ＳＯＵＴＡ［３］、信号ＳＯＵＴＡ［Ｎ−１］、信号ＳＯＵＴＡ［Ｎ］
、信号ＳＯＵＴＢ［１］乃至信号ＳＯＵＴＢ［３］、信号ＳＯＵＴＢ［Ｎ−１］、信号Ｓ
ＯＵＴＢ［Ｎ］を示す。
【００９６】
信号ＳＯＵＴＢ［ｉ−１］がハイレベルになると、順序回路１００［ｉ］が期間Ｔ１にお
ける動作を行う。よって、信号ＳＯＵＴＡ［ｉ］がハイレベルになり、信号ＳＯＵＴＢ［
ｉ］がロウレベルになる。
【００９７】
その後、信号ＳＣＫ１及び信号ＳＣＫ２が反転すると、順序回路１００［ｉ］が期間Ｔ２
における動作を行う。よって、信号ＳＯＵＴＡ［ｉ］がロウレベルになり、信号ＳＯＵＴ
Ｂ［ｉ］がハイレベルになる。
【００９８】
その後、再び信号ＳＯＵＴＢ［ｉ−１］がハイレベルになるまで、信号ＳＣＫ１及び信号
ＳＣＫ２が反転する毎に、順序回路１００［ｉ］が期間Ｔ３における動作と期間Ｔ４にお
ける動作とを繰り返す。よって、信号ＳＯＵＴＡ［ｉ］がハイレベルになり、信号ＳＯＵ
ＴＢ［ｉ］がロウレベルになる。
【００９９】
なお、順序回路１００［１］は、信号ＳＳＰがハイレベルになると期間Ｔ１における動作
を行うところが、順序回路１００［ｉ］と異なる。
【０１００】
以上のとおり、信号ＳＯＵＴＡ［１］乃至信号ＳＯＵＴＡ［Ｎ］は、信号ＳＳＰがハイレ
ベルになった後に、順次ロウレベルになる。また、信号ＳＯＵＴＢ［１］乃至信号ＳＯＵ
ＴＢ［Ｎ］は、信号ＳＳＰがハイレベルになった後に、順次ハイレベルになる。
【０１０１】
次に、トランジスタ１０１乃至トランジスタ１０７の機能について説明する。
【０１０２】
トランジスタ１０１乃至トランジスタ１０７のそれぞれは第１の端子の接続先と第２の端
子の接続先との導通又は非導通を制御する機能を有する。また、第１の端子の接続先の信
号又は電位等を第２の端子の接続先に供給する機能を有する。例えば、トランジスタ１０
２は配線１３と配線１２との導通又は非導通を制御する機能を有する。また、電位ＶＳＳ
を配線１２に供給する機能を有する。
【０１０３】
また、トランジスタ１０１及びトランジスタ１０３はゲートの接続先と第２の端子の接続
先との間の電位差を保持する機能を有する。例えば、トランジスタ１０１はノードＮ２と
配線１２との間の電位差を保持する機能を有する。
【０１０４】
また、トランジスタ１０５及びトランジスタ１０７は第１の端子の接続先と第２の端子と
の接続先を導通にした後に、第１の端子の接続先と第２の端子の接続先とを非導通にする
機能を有する。また、第１の端子の接続先の信号又は電位等を第２の端子の接続先に供給
した後に、第１の端子の接続先の信号又は電位等の供給を止める機能を有する。例えば、
トランジスタ１０５は配線１７とノードＮ１とを導通にした後に、配線１７とノードＮ１
とを非導通にする機能を有する。また、信号ＳＰをノードＮ１に供給した後に、信号ＳＰ
の供給を止める機能を有する。
【０１０５】
また、トランジスタ１０１は配線１２に電位を上昇させるための信号又は電位等を供給す
る機能を有する。トランジスタ１０２は配線１２に電位を下降させるための信号又は電位
等を供給する機能を有する。トランジスタ１０３は配線１４に電位を上昇させるための信
号又は電位等を供給する機能を有する。トランジスタ１０４はノードＮ２にトランジスタ
１０１をオフにするための信号又は電位等を供給する機能を有する。トランジスタ１０５
はノードＮ１にトランジスタ１０３をオンにするための信号又は電位等を供給する機能を
有する。トランジスタ１０６は配線１４に電位を下降させるための信号又は電位等を供給
する機能を有する。トランジスタ１０７はノードＮ２にトランジスタ１０１をオンにする
ための信号又は電位等を供給する機能を有する。
【０１０６】
なお、本発明の一態様において、トランジスタを、第１の端子と第２の端子との間の導通
又は非導通を制御する機能を有するスイッチに置き換えてもよい。トランジスタの第１の
端子がスイッチの第１の端子、トランジスタの第２の端子がスイッチの第２の端子に対応
する。また、必要に応じて、トランジスタのゲートがスイッチの制御端子に対応する。
【０１０７】
次に、トランジスタ１０１乃至トランジスタ１０７のＷ／Ｌ（Ｗ：チャネル幅、Ｌ：チャ
ネル長）について説明する。
【０１０８】
トランジスタ１０１のＷ／Ｌは、トランジスタ１０２乃至トランジスタ１０７のＷ／Ｌよ
りも大きいことが好ましい。また、トランジスタ１０２のＷ／Ｌはトランジスタ１０４の
Ｗ／Ｌよりも大きいことが好ましい。また、トランジスタ１０３のＷ／Ｌはトランジスタ
１０５のＷ／Ｌよりも大きいことが好ましい。また、トランジスタ１０４のＷ／Ｌはトラ
ンジスタ１０６のＷ／Ｌよりも大きいことが好ましい。
【０１０９】
ところで、トランジスタ１０１乃至トランジスタ１０７としてＰチャネル型のトランジス
タを用いる場合には、配線１１には電位ＶＳＳを供給し、配線１３には電位ＶＤＤを供給
することが好ましい。また、信号ＣＫ１、信号ＣＫ２及び信号ＳＰを反転することが好ま
しい。すると、信号ＯＵＴＡ及び信号ＯＵＴＢも反転する。また、トランジスタ１０１乃
至トランジスタ１０７としてＰチャネル型のトランジスタを用いる場合には、上述した説
明において、「上昇」を「下降」に置き換え、「下降」を「上昇」に置き換えればよい。
【０１１０】
次に、本実施の形態の基本回路、順序回路、及びシフトレジスタ回路が奏する効果につい
て説明する。
【０１１１】
Ｎチャネル型のトランジスタで構成された回路において、ロウレベルの信号をシフトさせ
ることができる。また、Ｐチャネル型のトランジスタで構成された回路において、ハイレ
ベルの信号をシフトさせることができる。
【０１１２】
また、少ないトランジスタ数で信号ＯＵＴＡ及び信号ＳＯＵＴＡのような信号を生成する
ことができる。
【０１１３】
また、トランジスタ１０７及びトランジスタ１０４の双方がオンになる期間をなくすこと
ができるため、配線１１と配線１３との間に生じる電流を小さくすることができる。よっ
て、消費電力の削減を図ることができる。
【０１１４】
また、トランジスタ１０１及びトランジスタ１０２の双方がオンになる期間をなくすこと
ができるため、配線１１と配線１３との間に生じる電流を小さくすることができる。よっ
て、消費電力の削減を図ることができる。
【０１１５】
また、信号ＣＫ１がハイレベルである期間において、トランジスタ１０３及びトランジス
タ１０６の双方がオンになる期間をなくすことができるため、配線１５と配線１３との間
に生じる電流を小さくすることができる。よって、消費電力の削減を図ることができる。
【０１１６】
また、期間Ｔ３において、トランジスタ１０５がオンになることで、ロウレベルである信
号ＳＰをノードＮ１に供給することができる。よって、ノードＮ１の電位を電位ＶＳＳに
維持しやすくすることができ、誤動作を防止することができる。
【０１１７】
また、期間Ｔ３において、トランジスタ１０７がオンになることで、電位ＶＤＤをノード
Ｎ２に供給することができる。よって、ノードＮ２の電位を高い電位に維持しやすくする
ことができ、誤動作を防止することができる。
【０１１８】
また、期間Ｔ３及び期間Ｔ４において、トランジスタ１０６がオンになることで、配線１
３の電位ＶＳＳを配線１４に供給することができる。よって、配線１４の電位を電位ＶＳ
Ｓに維持しやすくすることができ、誤動作を防止することができる。
【０１１９】
本実施の形態は、他の実施の形態等と適宜組み合わせて実施することが可能である。
【０１２０】
（実施の形態２）
本実施の形態では、実施の形態１とは異なる、基本回路、順序回路及びシフトレジスタ回
路について説明する。ただし、実施の形態１と共通するところは共通の符号を示し、その
説明を省略する。
【０１２１】
なお、本実施の形態では、図２（Ａ）の順序回路に変更を加えた図面を用いて本実施の形
態の基本回路、順序回路及びシフトレジスタ回路について説明することがある。ただし、
本実施の形態で述べる構成は、図２（Ａ）の順序回路だけでなく、実施の形態１で述べた
他の、基本回路、順序回路及びシフトレジスタ回路にも適用することができる。
【０１２２】
なお、本実施の形態の基本回路、順序回路及びシフトレジスタ回路は、実施の形態１で述
べた効果と同様の効果を奏する。
【０１２３】
まず、トランジスタ１０５の実施の形態１とは異なる接続関係について説明する。
【０１２４】
トランジスタ１０５の第１の端子を配線１１、配線１２、配線１６、配線１７又はノード
Ｎ２と接続し、トランジスタ１０５の第２の端子をノードＮ１と接続し、トランジスタ１
０５のゲートを配線１７と接続してもよい。
【０１２５】
図５（Ａ）は、トランジスタ１０５の第１の端子を配線１７と接続し、トランジスタ１０
５の第２の端子をノードＮ１と接続し、トランジスタ１０５のゲートを配線１７と接続し
た順序回路の回路図である。
【０１２６】
次に、トランジスタ１０７の実施の形態１とは異なる接続関係について説明する。
【０１２７】
トランジスタ１０７の第１の端子を配線１６と接続し、トランジスタ１０７の第２の端子
をノードＮ２と接続し、トランジスタ１０７のゲートを配線１６と接続してもよい。また
、トランジスタ１０７の第１の端子を配線１１と接続し、トランジスタ１０７の第２の端
子をノードＮ２と接続し、トランジスタ１０７のゲートを配線１１と接続してもよい。
【０１２８】
図５（Ｂ）は、トランジスタ１０７の第１の端子を配線１６と接続し、トランジスタ１０
７の第２の端子をノードＮ２と接続し、トランジスタ１０７のゲートを配線１６と接続し
た順序回路の回路図である。
【０１２９】
次に、トランジスタ１０４の実施の形態１とは異なる接続関係について説明する。
【０１３０】
トランジスタ１０４の第１の端子を配線１３と接続し、トランジスタ１０４の第２の端子
をノードＮ２と接続し、トランジスタ１０４のゲートをノードＮ１又は配線１７と接続し
てもよい。
【０１３１】
図６（Ａ）は、トランジスタ１０４の第１の端子を配線１３と接続し、トランジスタ１０
４の第２の端子をノードＮ２と接続し、トランジスタ１０４のゲートをノードＮ１と接続
した順序回路の回路図である。
【０１３２】
次に、トランジスタ１０２の実施の形態１とは異なる接続関係について説明する。
【０１３３】
トランジスタ１０２の第１の端子を配線１３と接続し、トランジスタ１０２の第２の端子
を配線１２と接続し、トランジスタ１０２のゲートをノードＮ１又は配線１７と接続して
もよい。
【０１３４】
図６（Ｂ）は、トランジスタ１０２の第１の端子を配線１３と接続し、トランジスタ１０
２の第２の端子を配線１２と接続し、トランジスタ１０２のゲートをノードＮ１と接続し
た順序回路の回路図である。
【０１３５】
次に、トランジスタ１０６の実施の形態１とは異なる接続関係について説明する。
【０１３６】
トランジスタ１０６の第１の端子を配線１３と接続し、トランジスタ１０６の第２の端子
を配線１４と接続し、トランジスタ１０６のゲートを配線１６と接続してもよい。こうす
れば、トランジスタ１０６がオンになる時間を短くすることができるとともに、期間Ｔ３
において配線１３の電位ＶＳＳを配線１４に供給することができるため、配線１４の電位
を安定して維持することができる。
【０１３７】
図７（Ａ）は、トランジスタ１０６の第１の端子を配線１３と接続し、トランジスタ１０
６の第２の端子を配線１４と接続し、トランジスタ１０６のゲートを配線１６と接続した
順序回路の回路図である。
【０１３８】
次に、トランジスタ２０１、トランジスタ２０２、トランジスタ２０３及びトランジスタ
２０４を設けた構成について説明する。
【０１３９】
図７（Ｂ）は、トランジスタ２０１、トランジスタ２０２、トランジスタ２０３及びトラ
ンジスタ２０４を設けた順序回路の回路図である。トランジスタ２０１の第１の端子は配
線１３と接続され、トランジスタ２０１の第２の端子はノードＮ１と接続され、トランジ
スタ２０１のゲートは配線３１と接続される。トランジスタ２０２の第１の端子は配線１
１と接続され、トランジスタ２０２の第２の端子はノードＮ２と接続され、トランジスタ
２０２のゲートは配線３１と接続される。トランジスタ２０３の第１の端子は配線１１と
接続され、トランジスタ２０３の第２の端子は配線１２と接続され、トランジスタ２０３
のゲートは配線３１と接続される。トランジスタ２０４の第１の端子は配線１３と接続さ
れ、トランジスタ２０４の第２の端子は配線１４と接続され、トランジスタ２０４のゲー
トは配線３１と接続される。
【０１４０】
配線３１には信号ＲＥが入力される。信号ＲＥはハイレベルとロウレベルとを有するデジ
タル信号である。ただし、配線３１にはトランジスタ２０１乃至トランジスタ２０４の導
通又は非導通を制御するための信号が入力されていればよい。
【０１４１】
なお、順序回路１００［ｉ］において、配線３１は配線２２［ｉ＋１］に対応する。ただ
し、配線３１が配線２２［ｉ＋２］又は配線２２［ｉ＋３］のように配線２２［ｉ＋ｎ］
（ｎは自然数）と対応してもよい。
【０１４２】
信号ＲＥがハイレベルになると、トランジスタ２０１乃至トランジスタ２０４がオンにな
る。トランジスタ２０１及びトランジスタ２０４がオンになることで、配線１３の電位Ｖ
ＳＳがノードＮ１及び配線１４に供給される。よって、ノードＮ１及び配線１４の電位が
電位ＶＳＳになる。また、トランジスタ２０２及びトランジスタ２０３がオンになること
で、配線１１の電位ＶＤＤがノードＮ２及び配線１２に供給される。よって、ノードＮ２
及び配線１２の電位が電位ＶＤＤ又は電位ＶＳＳより高い電位になる。
【０１４３】
一方、信号ＲＥがロウレベルになると、トランジスタ２０１乃至トランジスタ２０４がオ
フになる。
【０１４４】
信号ＲＥのタイミングの一例について説明する。配線３１が配線２２［ｉ＋１］に対応し
ている場合には、信号ＲＥは信号ＯＵＴＢ［ｉ＋１］に対応する。よって、信号ＲＥは期
間Ｔ２の後（例えば期間Ｔ２の直後の期間Ｔ３）においてハイレベルになり、それ以外の
期間ではロウレベルになる。よって、期間Ｔ２の後に、順序回路を初期化することができ
る。
【０１４５】
なお、トランジスタ２０１乃至トランジスタ２０４から選択された１つ、２つ又は３つの
トランジスタのみを設けてもよい。
【０１４６】
次に、トランジスタ２０５、トランジスタ２０６、トランジスタ２０７及びトランジスタ
２０８を設けた構成について説明する。
【０１４７】
図８（Ａ）は、トランジスタ２０５、トランジスタ２０６、トランジスタ２０７及びトラ
ンジスタ２０８を設けた順序回路の回路図である。トランジスタ２０５乃至トランジスタ
２０８の接続関係は、ゲートが配線３２と接続されているところが、トランジスタ２０１
乃至トランジスタ２０４と異なる。
【０１４８】
なお、Ｎ個の順序回路１００の全て又は少なくとも２つにおいて、トランジスタ２０５乃
至トランジスタ２０８のゲートの接続先は共通である。
【０１４９】
配線３２には信号ＩＮＩが入力される。信号ＩＮＩはハイレベルとロウレベルとを有する
デジタル信号である。ただし、配線３２にはトランジスタ２０５乃至トランジスタ２０８
の導通又は非導通を制御するための信号が入力されていればよい。
【０１５０】
信号ＩＮＩがハイレベルになると、トランジスタ２０５乃至トランジスタ２０８がオンに
なる。トランジスタ２０５及びトランジスタ２０８がオンになることにより、配線１３の
電位ＶＳＳがノードＮ１及び配線１４に供給される。よって、ノードＮ１及び配線１４の
電位が電位ＶＳＳになる。また、トランジスタ２０６及びトランジスタ２０７がオンにな
ることにより、配線１１の電位ＶＤＤがノードＮ２及び配線１２に供給される。よって、
ノードＮ２及び配線１２の電位が電位ＶＤＤ又は電位ＶＳＳよりも高い電位になる。
【０１５１】
一方、信号ＩＮＩがロウレベルになると、トランジスタ２０５乃至トランジスタ２０８が
オフになる。
【０１５２】
信号ＩＮＩのタイミングの一例について説明する。信号ＳＳＰがハイレベルになる期間よ
りも前に、信号ＩＮＩがハイレベルになる。よって、１段目の順序回路１００が期間Ｔ１
における動作を行う前に、各順序回路１００を初期化することができる。よって、誤動作
の防止を図ることができる。
【０１５３】
なお、信号ＯＵＴＢ［Ｎ］がハイレベルになった後であり、且つ信号ＳＳＰがハイレベル
になる前において、信号ＩＮＩがハイレベルになることが好ましい。また、電源投入後で
あり、且つ信号ＳＳＰがハイレベルになる前において、信号ＩＮＩがハイレベルになって
もよい。
【０１５４】
なお、トランジスタ２０７の第１の端子を配線１３と接続してもよい。
【０１５５】
なお、トランジスタ２０５乃至トランジスタ２０８のゲートを配線２７と接続してもよい
。つまり、信号ＩＮＩとして信号ＳＳＰを用いてもよい。
【０１５６】
なお、トランジスタ２０５乃至トランジスタ２０８から選択された１つ、２つ又は３つの
トランジスタのみを設けてもよい。
【０１５７】
次に、トランジスタ２０９及びトランジスタ２１０を設けた構成について説明する。
【０１５８】
図８（Ｂ）は、トランジスタ２０９及びトランジスタ２１０を設けた順序回路の回路図で
ある。トランジスタ２０９の第１の端子は配線１３と接続され、トランジスタ２０９の第
２の端子は配線１４と接続され、トランジスタ２０９のゲートは配線１６と接続される。
トランジスタ２１０の第１の端子は配線１１と接続され、トランジスタ２１０の第２の端
子は配線１２と接続され、トランジスタ２１０のゲートは配線１６と接続される。
【０１５９】
信号ＣＫ２がハイレベルになると、トランジスタ２０９及びトランジスタ２１０がオンに
なる。トランジスタ２０９がオンになると、配線１３の電位ＶＳＳが配線１４に供給され
る。トランジスタ２１０がオンになると、配線１１の電位ＶＤＤが配線１２に供給される
。
【０１６０】
一方、信号ＣＫ２がロウレベルになると、トランジスタ２０９及びトランジスタ２１０が
オフになる。
【０１６１】
信号ＣＫ２は、期間Ｔ１及び期間Ｔ３においてハイレベルになり、期間Ｔ２及び期間Ｔ４
においてロウレベルになる。よって、期間Ｔ１及び期間Ｔ３において、配線１３の電位Ｖ
ＳＳが配線１４に供給され、配線１１の電位ＶＤＤが配線１２に供給される。特に、期間
Ｔ３において信号ＣＫ２がハイレベルになることにより、配線１３の電位ＶＳＳが配線１
４に定期的に供給され、配線１１の電位ＶＤＤが配線１２に定期的に供給される。よって
、配線１４及び配線１２の電位を維持しやすくなる。
【０１６２】
なお、トランジスタ２０９及びトランジスタ２１０の一方のみを設けてもよい。
【０１６３】
次に、トランジスタ２１１及びトランジスタ２１２を設けた構成について説明する。
【０１６４】
図９（Ａ）は、トランジスタ２１１及びトランジスタ２１２を設けた順序回路の回路図で
ある。トランジスタ２１１の第１の端子は配線１７と接続され、トランジスタ２１１の第
２の端子はトランジスタ１０５の第１の端子と接続され、トランジスタ２１１のゲートは
配線３３と接続される。トランジスタ２１２の第１の端子は配線３１と接続され、トラン
ジスタ２１２の第２の端子はトランジスタ１０５の第１の端子と接続され、トランジスタ
２１２のゲートは配線３４と接続される。
【０１６５】
なお、Ｎ個の順序回路１００の全て又は少なくとも２つにおいて、トランジスタ２１１の
ゲートの接続先は共通であり、またトランジスタ２１２のゲートの接続先は共通である。
【０１６６】
配線３３には信号ＳＣ１が入力される。信号ＳＣ１はハイレベルとロウレベルとを有する
デジタル信号である。ただし、配線３３にはトランジスタ２１１の導通又は非導通を制御
するための信号又は電位等が入力されていればよい。また、配線３４には信号ＳＣ２が入
力される。信号ＳＣ２はハイレベルとロウレベルとを有するデジタル信号である。ただし
、配線３４にはトランジスタ２１２の導通又は非導通を制御するための信号又は電位等が
入力されていればよい。
【０１６７】
信号ＳＣ１がハイレベルになり、信号ＳＣ２がロウレベルになると、トランジスタ２１１
がオンになり、トランジスタ２１２がオフになる。トランジスタ２１１がオンになると、
配線１７の信号ＳＰがトランジスタ１０５の第１の端子に供給される。
【０１６８】
一方、信号ＳＣ１がロウレベルになり、信号ＳＣ２がハイレベルになると、トランジスタ
２１１がオフになり、トランジスタ２１２がオンになる。トランジスタ２１２がオンにな
ると、配線３１の信号ＲＥがトランジスタ１０５の第１の端子に供給される。
【０１６９】
信号ＳＣ１及び信号ＳＣ２のタイミングの一例について説明する。シフトレジスタ回路の
シフト方向を順序回路１００［１］から順序回路１００［Ｎ］の方向とする場合には、信
号ＳＣ１がハイレベルになり、信号ＳＣ２がロウレベルになる。また、シフトレジスタ回
路のシフト方向を順序回路１００［Ｎ］から順序回路１００［１］の方向とする場合には
、信号ＳＣ１がロウレベルになり、信号ＳＣ２がハイレベルになる。
【０１７０】
次に、トランジスタ２１３及びトランジスタ２１４を設けた構成について説明する。
【０１７１】
図９（Ｂ）は、トランジスタ２１３及びトランジスタ２１４を設けた順序回路の回路図で
ある。トランジスタ２１３の第１の端子はトランジスタ１０５の第２の端子と接続され、
トランジスタ２１３の第２の端子はトランジスタ１０３のゲートと接続され、トランジス
タ２１３のゲートは配線１１と接続される。トランジスタ２１４の第１の端子はトランジ
スタ１０７の第２の端子と接続され、トランジスタ２１４の第２の端子はトランジスタ１
０１のゲートと接続され、トランジスタ２１４のゲートは配線１１と接続される。
【０１７２】
トランジスタ２１３を有することにより、トランジスタ１０３のゲートの電位が上昇しす
ぎることを防止することができる。よって、トランジスタ１０３の劣化の抑制又は絶縁破
壊の防止等を図ることができる。
【０１７３】
また、トランジスタ２１４を有することにより、トランジスタ１０１のゲートの電位が上
昇しすぎることを防止することができる。よって、トランジスタ１０１の劣化の抑制又は
絶縁破壊の防止等を図ることができる。また、トランジスタ１０６のＶｇｓを小さくする
ことができるため、トランジスタ１０６の劣化の抑制を図ることができる。
【０１７４】
なお、トランジスタ２１３のゲートを配線１２、配線１６、配線１７、トランジスタ１０
１のゲート等と接続してもよい。また、トランジスタ２１３の第１の端子を配線１７と接
続し、トランジスタ２１３の第２の端子をトランジスタ１０５の第１の端子と接続しても
よい。
【０１７５】
なお、トランジスタ２１４のゲートを配線１２、配線１６等と接続してもよい。また、ト
ランジスタ２１４の第１の端子を配線１１と接続し、トランジスタ２１４の第２の端子を
トランジスタ１０７の第１の端子と接続してもよい。
【０１７６】
なお、トランジスタ１０６のゲートをトランジスタ１０４の第２の端子と接続してもよい
。
【０１７７】
なお、トランジスタ２１３及びトランジスタ２１４の一方のみを設けてもよい。
【０１７８】
次に、トランジスタの一部をスイッチに置き換えた構成について説明する。
【０１７９】
図１０（Ａ）は、トランジスタ１０４、トランジスタ１０６及びトランジスタ１０７とし
てスイッチを用いた順序回路の回路図である。スイッチ１０４Ｓ、スイッチ１０６Ｓ及び
スイッチ１０７Ｓは、各々、トランジスタ１０４、トランジスタ１０６及びトランジスタ
１０７に対応する。また、スイッチ１０４Ｓの第１の端子は配線１３と接続され、スイッ
チ１０４Ｓの第２の端子はトランジスタ１０１のゲートと接続される。スイッチ１０６Ｓ
の第１の端子は配線１３と接続され、スイッチ１０６Ｓの第２の端子は配線１４と接続さ
れる。スイッチ１０７Ｓの第１の端子は配線１１と接続され、スイッチ１０７Ｓの第２の
端子はトランジスタ１０１のゲートと接続される。
【０１８０】
期間Ｔ１において、スイッチ１０４Ｓがオフになり、スイッチ１０６Ｓがオンになり、ス
イッチ１０７Ｓがオンになる。また、期間Ｔ２において、スイッチ１０４Ｓがオンになり
、スイッチ１０６Ｓがオフになり、スイッチ１０７Ｓがオフになる。また、期間Ｔ３にお
いて、スイッチ１０４Ｓがオフになり、スイッチ１０６Ｓがオンになり、スイッチ１０７
Ｓがオンになる。また、期間Ｔ４において、スイッチ１０４Ｓがオフになり、スイッチ１
０６Ｓがオンになり、スイッチ１０７Ｓがオフになる。
【０１８１】
なお、スイッチ１０４Ｓは期間Ｔ１においてオンになってもよい。また、スイッチ１０６
Ｓは期間Ｔ３及び期間Ｔ４の一方においてオフになってもよい。また、スイッチ１０７Ｓ
は期間Ｔ４においてオンになってもよい。
【０１８２】
なお、図１０（Ｂ）は、トランジスタ１０４としてスイッチ１０４Ｓを用いた基本回路の
回路図である。また、図１１（Ａ）は、図１０（Ｂ）の基本回路にスイッチ１０６Ｓを設
けた基本回路の回路図である。また、図１１（Ｂ）は、図１０（Ｂ）の基本回路にスイッ
チ１０７Ｓを設けた基本回路の回路図である。
【０１８３】
次に、トランジスタ２０１乃至トランジスタ２１４の機能について説明する。
【０１８４】
トランジスタ２０１乃至トランジスタ２１４のそれぞれは、第１の端子の接続先と第２の
端子の接続先との導通又は非導通を制御する機能を有する。また、第１の端子の接続先の
信号又は電位等を第２の端子の接続先に供給する機能を有する。例えば、トランジスタ２
０１は配線１３とノードＮ１との導通又は非導通を制御する機能を有する。また、電位Ｖ
ＳＳをノードＮ１に供給する機能を有する。
【０１８５】
また、トランジスタ２１３及びトランジスタ２１４は第１の端子の接続先と第２の端子と
の接続先を導通にした後に、第１の端子の接続先と第２の端子の接続先とを非導通にする
機能を有する。また、第１の端子の接続先の信号又は電位等を第２の端子の接続先に供給
した後に、第１の端子の接続先の信号又は電位等の供給を止める機能を有する。例えば、
トランジスタ２１３はトランジスタ１０５の第２の端子とトランジスタ１０３のゲートと
を導通にした後に、トランジスタ１０５の第２の端子とトランジスタ１０３のゲートとを
非導通にする機能を有する。また、トランジスタ１０５の第２の端子の電位をノードＮ１
に供給した後に、トランジスタ１０５の第２の端子の電位の供給を止める機能を有する。
【０１８６】
ところで、トランジスタ２０１乃至トランジスタ２１４は、トランジスタ１０１と同じ極
性であることが好ましい。
【０１８７】
また、トランジスタ１０１のＷ／Ｌはトランジスタ２０１乃至トランジスタ２１４のＷ／
Ｌよりも大きいことが好ましい。
【０１８８】
本実施の形態は、他の実施の形態等と適宜組み合わせて実施することが可能である。
【０１８９】
（実施の形態３）
本実施の形態では、本発明の一態様に係る表示装置について説明する。
【０１９０】
図１２（Ａ）は、本実施の形態の表示装置の回路図である。図１２（Ａ）の表示装置は、
画素部３００と、ゲートドライバ３０１と、ゲートドライバ３０２と、ソースドライバ３
０３と、を有する。画素部３００は、複数の画素３１０を有する。複数の画素３１０のそ
れぞれは、トランジスタ３１１と、トランジスタ３１２と、表示素子３１３と、回路３２
０と、を有する。なお、ゲートドライバ３０２として、実施の形態１及び実施の形態２の
シフトレジスタ回路を用いることができる。
【０１９１】
なお、本発明の一態様において、表示素子としては、液晶素子（液晶表示素子ともいう）
、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電
圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅ
ｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。また、電子イ
ンクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
【０１９２】
次に、図１２（Ａ）の表示装置の接続関係について説明する。
【０１９３】
ゲートドライバ３０１はＮ本の配線４１と接続される。ゲートドライバ３０２はＮ本の配
線４２と接続される。ソースドライバ３０３はＭ（Ｍは自然数）本の配線４３と接続され
る。なお、図１２（Ａ）には、Ｎ本の配線４１のうちｉ本目の配線４１（配線４１［ｉ］
と示す）、Ｎ本の配線４２のうちｉ本目の配線４２（配線４２［ｉ］と示す）、Ｍ本の配
線４３のうちｊ（ｊは１〜Ｍのいずれか一）本目の配線４３（配線４３［ｊ］と示す）の
みを示す。
【０１９４】
複数の画素３１０のうちｉ行目、ｊ列目に属する画素３１０（画素３１０［ｉ、ｊ］と示
す）は、配線４１［ｉ］、配線４２［ｉ］、配線４３［ｊ］及び配線４４と接続される。
【０１９５】
画素３１０［ｉ、ｊ］において、トランジスタ３１１の第１の端子は配線４４と接続され
、トランジスタ３１１のゲートは回路３２０と接続される。トランジスタ３１２の第１の
端子はトランジスタ３１１の第２の端子と接続され、トランジスタ３１２の第２の端子は
表示素子３１３と接続され、トランジスタ３１２のゲートは配線４２［ｉ］と接続される
。また、回路３２０は配線４３［ｊ］、配線４１［ｉ］と接続される。
【０１９６】
なお、配線４４には電圧が入力される。配線４４は表示素子３１３に流れる電流を供給す
る機能を有する。
【０１９７】
なお、ゲートドライバ３０２として実施の形態１及び実施の形態２のシフトレジスタ回路
を用いる場合、Ｎ本の配線４２がＮ本の配線２１に対応する。例えば、配線４２［ｉ］が
配線２１［ｉ］に対応する。
【０１９８】
次に、図１２（Ａ）の表示装置の動作について説明する。
【０１９９】
ゲートドライバ３０１は、Ｎ本の配線４１に順次ハイレベルの信号を出力する。ゲートド
ライバ３０２は、Ｎ本の配線４２に順次ロウレベルの信号を出力する。ソースドライバ３
０３はビデオ信号をＭ本の配線４３に出力する。
【０２００】
例えば、画素３１０［ｉ、ｊ］では、ゲートドライバ３０１がハイレベルの信号を配線４
１［ｉ］に出力すると、配線４３［ｊ］のビデオ信号が書き込まれる。このビデオ信号は
ソースドライバ３０３が配線４３［ｊ］に出力したビデオ信号である。その後、画素３１
０［ｉ、ｊ］は、再びゲートドライバ３０１がハイレベルの信号を配線４１［ｉ］に出力
するまでビデオ信号を保持し、該ビデオ信号に応じた表示を行う。
【０２０１】
具体的には、ゲートドライバ３０１がハイレベルの信号を配線４１［ｉ］に出力すると、
ビデオ信号は回路３２０に入力される。回路３２０はビデオ信号にトランジスタ３１１の
しきい値電圧及び／又は移動度等に応じた補正を施し、補正を施したビデオ信号をトラン
ジスタ３１１にゲートに供給する。すると、トランジスタ３１１は補正を施したビデオ信
号に応じた電流を供給することができるようになる。ただし、回路３２０にビデオ信号が
入力される期間、回路３２０がビデオ信号に補正を施すための期間、及び／又は回路３２
０にビデオ信号が入力される前の初期化期間等においては、トランジスタ３１１の電流は
不正な値となっていることが多い。この電流が表示素子に供給されてしまうと、階調がず
れたり、黒浮きが生じたりすることがある。そこで、上述した期間においては、ゲートド
ライバ３０２が配線４２［ｉ］にロウレベルの信号を出力することにより、トランジスタ
３１２をオフにする。
【０２０２】
なお、ゲートドライバ３０２として実施の形態１及び実施の形態２のシフトレジスタ回路
を用いる場合、ゲートドライバ３０２が配線４２［１］乃至配線４２［Ｎ］に出力する信
号が信号ＳＯＵＴＡ［１］乃至信号ＳＯＵＴＡ［Ｎ］に対応する。例えば、ゲートドライ
バ３０２が配線４２［ｉ］に出力する信号が信号ＳＯＵＴＡ［ｉ］に対応する。
【０２０３】
なお、図１２（Ｂ）に示すように、トランジスタ３１１とトランジスタ３１２との接続箇
所を入れ替えてもよい。
【０２０４】
ゲートドライバ３０２として実施の形態１及び実施の形態２のシフトレジスタ回路を用い
ることにより、ゲートドライバ３０２を画素のトランジスタと同じ極性のトランジスタで
構成することが可能になる。よって、ゲートドライバ３０１だけでなく、ゲートドライバ
３０２を画素部３００と同じ基板に形成することができる。
【０２０５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２０６】
（実施の形態４）
本実施の形態では、本発明の一態様に係る表示装置の画素及び駆動回路の断面構成につい
て、ＥＬ表示装置を例に挙げて説明する。
【０２０７】
図１３は、本実施の形態の表示装置の断面図であり、画素８４０及び駆動回路８４１の断
面図を示す。
【０２０８】
画素８４０は、発光素子８３２と、発光素子８３２に電流を供給する機能を備えるトラン
ジスタ８３１とを有する。なお、画素８４０は、発光素子８３２及びトランジスタ８３１
に加えて、画像信号の画素８４０への入力を制御するトランジスタ、及び／又は画像信号
の電位を保持する容量素子など、各種の半導体素子を有していてもよい。
【０２０９】
駆動回路８４１は、トランジスタ８３０と、トランジスタ８３０のゲート電圧を保持する
ための容量素子８３３とを有する。駆動回路８４１は、実施の形態１又は実施の形態２の
基本回路、順序回路及びシフトレジスタ回路等に対応する。具体的には、トランジスタ８
３０は、トランジスタ１０１等に相当する。なお、駆動回路８４１は、トランジスタ８３
０及び容量素子８３３に加えて、トランジスタや容量素子などの各種の半導体素子を有し
ていてもよい。
【０２１０】
トランジスタ８３１は、絶縁表面を有する基板８００上に、ゲートとして機能する導電膜
８１６と、導電膜８１６上のゲート絶縁膜８０２と、導電膜８１６と重なる位置において
ゲート絶縁膜８０２上に位置する半導体膜８１７と、ソース端子またはドレイン端子とし
て機能し、半導体膜８１７上に位置する導電膜８１５及び導電膜８１８とを有する。導電
膜８１６は走査線としても機能する。
【０２１１】
トランジスタ８３０は、絶縁表面を有する基板８００上に、ゲートとして機能する導電膜
８１２と、導電膜８１２上のゲート絶縁膜８０２と、導電膜８１２と重なる位置において
ゲート絶縁膜８０２上に位置する半導体膜８１３と、ソース端子またはドレイン端子とし
て機能し、半導体膜８１３上に位置する導電膜８１４及び導電膜８１９とを有する。
【０２１２】
容量素子８３３は、絶縁表面を有する基板８００上に、導電膜８１２と、導電膜８１２上
のゲート絶縁膜８０２と、導電膜８１２と重なる位置においてゲート絶縁膜８０２上に位
置する導電膜８１９とを有する。
【０２１３】
導電膜８１４、導電膜８１５、導電膜８１８、導電膜８１９上には、絶縁膜８２０及び絶
縁膜８２１が、順に積層されるように設けられている。そして、絶縁膜８２１上には、陽
極として機能する導電膜８２２が設けられている。導電膜８２２は、絶縁膜８２０及び絶
縁膜８２１に形成されたコンタクトホール８２３を介して、導電膜８１８に接続されてい
る。
【０２１４】
導電膜８２２の一部が露出するような開口部を有した絶縁膜８２４が、絶縁膜８２１上に
設けられている。導電膜８２２の一部及び絶縁膜８２４上には、ＥＬ層８２５と、陰極と
して機能する導電膜８２６とが、順に積層するように設けられている。導電膜８２２と、
ＥＬ層８２５と、導電膜８２６とが重なっている領域が、発光素子８３２に相当する。
【０２１５】
なお、本発明の一態様において、トランジスタは、非晶質、微結晶、多結晶又は単結晶で
ある、シリコン又はゲルマニウムなどの半導体が半導体膜に用いられていてもよいし、酸
化物半導体などのワイドギャップ半導体が半導体膜に用いられていてもよい。
【０２１６】
トランジスタの半導体膜に、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲ
ルマニウムなどの半導体が用いられる場合、一導電性を付与する不純物元素を上記半導体
膜に添加して、ソース端子またはドレイン端子として機能する不純物領域を形成する。例
えば、リンまたはヒ素を上記半導体膜に添加することで、ｎ型の導電性を有する不純物領
域を形成することができる。また、例えば、ホウ素を上記半導体膜に添加することで、ｐ
型の導電性を有する不純物領域を形成することができる。
【０２１７】
また、トランジスタの半導体膜に、酸化物半導体が用いられる場合、ドーパントを上記半
導体膜に添加して、ソース端子またはドレイン端子として機能する不純物領域を形成して
もよい。ドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例え
ばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの
１５族元素などを用いることができる。例えば、窒素をドーパントとして用いた場合、不
純物領域中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下で
あることが望ましい。
【０２１８】
なお、シリコン半導体としては、プラズマＣＶＤ法などの気相成長法若しくはスパッタリ
ング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理によ
り結晶化させた多結晶シリコン、単結晶シリコンウエハーに水素イオン等を注入して表層
部を剥離した単結晶シリコンなどを用いることができる。
【０２１９】
なお、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含
むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用い
たトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに
加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓ
ｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有する
ことが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ま
しい。
【０２２０】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０２２１】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化
物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化
物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯと
も表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚ
ｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ
系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系
酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸
化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化
物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物
、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸
化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ
−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸
化物を用いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。
【０２２２】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意
味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素
を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高いため、トランジスタに用い
る半導体材料としては好適である。
【０２２３】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化
物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：
１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／
６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原
子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０２２４】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
【０２２５】
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸
素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉ
ｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。
そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性
を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ
以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減
され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いる
ことにより、トランジスタのオフ電流を下げることができる。
【０２２６】
具体的に、高純度化された酸化物半導体を半導体膜に用いたトランジスタのオフ電流が低
いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチ
ャネル長が１０μｍの素子であっても、ソース端子とドレイン端子間の電圧（ドレイン電
圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定
限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オ
フ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ
／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子
に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オ
フ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半
導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該ト
ランジスタのオフ電流密度を測定した。その結果、トランジスタのソース端子とドレイン
端子間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流密度が得られ
ることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いた
トランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著
しく低い。
【０２２７】
なお、本明細書等において、オフ電流とは、ｎチャネル型トランジスタにおいては、ドレ
イン端子をソース端子とゲートよりも高い電位とした状態において、ソース端子の電位を
基準としたときのゲートの電位が０以下であるときに、ソース端子とドレイン端子の間に
流れる電流のことを意味する。また、ｐチャネル型トランジスタにおいては、オフ電流と
は、ドレイン端子をソース端子とゲートよりも低い電位とした状態において、ソース端子
の電位を基準としたときのゲートの電位が０以上であるときに、ソース端子とドレイン端
子の間に流れる電流のことを意味する。
【０２２８】
なお、例えば、酸化物半導体膜は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（
亜鉛）を含むターゲットを用いたスパッタ法により形成することができる。Ｉｎ−Ｇａ−
Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ
：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または
３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いる。前述の原子数比
を有するＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いて酸化物半導体膜を成膜すること
で、多結晶または後述するＣＡＡＣが形成されやすくなる。また、Ｉｎ、Ｇａ、及びＺｎ
を含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未
満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密
な膜となる。
【０２２９】
なお、酸化物半導体膜としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲット
の組成は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ
３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比
に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝
１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）
とする。例えば、Ｉｎ−Ｚｎ系酸化物である酸化物半導体膜の形成に用いるターゲットは
、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率
を上記範囲に収めることで、移動度の向上を実現することができる。
【０２３０】
そして、具体的に酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処
理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記タ
ーゲットを用いて形成すればよい。成膜時に、基板温度を１００℃以上６００℃以下、好
ましくは２００℃以上４００℃以下としてもよい。基板を加熱しながら成膜することによ
り、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパ
ッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の
真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサ
ブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプ
にコールドトラップを加えたものであってもよい。クライオポンプを用いて成膜室を排気
すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭
素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含
まれる不純物の濃度を低減できる。
【０２３１】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素（
水酸基を含む）が多量に含まれていることがある。水分または水素はドナー準位を形成し
やすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化
物半導体膜中の水分または水素などの不純物を低減（脱水化または脱水素化）するために
、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸
素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法
）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下
、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、加熱処理を
施す。
【０２３２】
酸化物半導体膜に加熱処理を施すことで、酸化物半導体膜中の水分または水素を脱離させ
ることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板
の歪み点未満の温度で加熱処理を行えばよい。例えば、５００℃、３分間以上６分間以下
程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行
えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０２３３】
なお、上記加熱処理により、酸化物半導体膜から酸素が脱離し、酸化物半導体膜内に酸素
欠損が形成される場合がある。よって、本発明の一態様では、酸化物半導体膜と接するゲ
ート絶縁膜などの絶縁膜として、酸素を含む絶縁膜を用いる。そして、酸素を含む絶縁膜
を形成した後、加熱処理を施すことで、上記絶縁膜から酸化物半導体膜に酸素が供与され
るようにする。上記構成により、ドナーとなる酸素欠損を低減し、酸化物半導体膜に含ま
れる酸化物半導体の、化学量論的組成を満たすことができる。その結果、酸化物半導体膜
をｉ型に近づけることができ、酸素欠損によるトランジスタの電気的特性のばらつきを軽
減し、電気的特性の向上を実現することができる。
【０２３４】
なお、酸素を酸化物半導体膜に供与するための加熱処理は、窒素、超乾燥空気、または希
ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃
以下、例えば２５０℃以上３５０℃以下）で行う。上記ガスは、水の含有量が２０ｐｐｍ
以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。
【０２３５】
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状
態をとる。
【０２３６】
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒ
ｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【０２３７】
なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い
。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍ
ｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部
との境界、結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−Ｏ
Ｓ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、Ｃ
ＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０２３８】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５
°以上５°以下の範囲も含まれることとする。
【０２３９】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
【０２４０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０２４１】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
【０２４２】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【０２４３】
次いで、本発明の一態様に係るトランジスタの、具体的な構成の一例について説明する。
【０２４４】
図１４（Ａ）に示すトランジスタは、チャネルエッチ構造の、ボトムゲート型である。
【０２４５】
図１４（Ａ）に示すトランジスタは、絶縁表面上に形成されたゲート電極（ゲート）１６
０２と、ゲート電極１６０２上のゲート絶縁膜１６０３と、ゲート絶縁膜１６０３上にお
いてゲート電極１６０２と重なっている半導体膜１６０４と、半導体膜１６０４上に形成
された導電膜１６０５、導電膜１６０６とを有する。さらに、トランジスタは、半導体膜
１６０４、導電膜１６０５及び導電膜１６０６上に形成された絶縁膜１６０７を、その構
成要素に含めてもよい。
【０２４６】
なお、図１４（Ａ）に示したトランジスタは、半導体膜１６０４と重なる位置において絶
縁膜１６０７上に形成されたバックゲート電極を、更に有していてもよい。
【０２４７】
図１４（Ｂ）に示すトランジスタは、チャネル保護構造の、ボトムゲート型である。
【０２４８】
図１４（Ｂ）に示すトランジスタは、絶縁表面上に形成されたゲート電極１６１２と、ゲ
ート電極１６１２上のゲート絶縁膜１６１３と、ゲート絶縁膜１６１３上においてゲート
電極１６１２と重なっている半導体膜１６１４と、半導体膜１６１４上に形成されたチャ
ネル保護膜１６１８と、半導体膜１６１４上に形成された導電膜１６１５、導電膜１６１
６とを有する。さらに、トランジスタは、チャネル保護膜１６１８、導電膜１６１５及び
導電膜１６１６上に形成された絶縁膜１６１７を、その構成要素に含めてもよい。
【０２４９】
なお、図１４（Ｂ）に示したトランジスタは、半導体膜１６１４と重なる位置において絶
縁膜１６１７上に形成されたバックゲート電極を、更に有していてもよい。
【０２５０】
チャネル保護膜１６１８を設けることによって、半導体膜１６１４のチャネル形成領域と
なる部分に対する、後の工程における、エッチング時のプラズマやエッチング剤による膜
減りなどのダメージを防ぐことができる。従ってトランジスタの信頼性を向上させること
ができる。
【０２５１】
図１４（Ｃ）に示すトランジスタは、ボトムコンタクト構造の、ボトムゲート型である。
【０２５２】
図１４（Ｃ）に示すトランジスタは、絶縁表面上に形成されたゲート電極１６２２と、ゲ
ート電極１６２２上のゲート絶縁膜１６２３と、ゲート絶縁膜１６２３上の導電膜１６２
５、導電膜１６２６と、ゲート絶縁膜１６２３上においてゲート電極１６２２と重なって
おり、なおかつ導電膜１６２５、導電膜１６２６上に形成された半導体膜１６２４とを有
する。さらに、トランジスタは、導電膜１６２５、導電膜１６２６、及び半導体膜１６２
４上に形成された絶縁膜１６２７を、その構成要素に含めてもよい。
【０２５３】
なお、図１４（Ｃ）に示したトランジスタは、半導体膜１６２４と重なる位置において絶
縁膜１６２７上に形成されたバックゲート電極を、更に有していてもよい。
【０２５４】
図１４（Ｄ）に示すトランジスタは、ボトムコンタクト構造の、トップゲート型である。
【０２５５】
図１４（Ｄ）に示すトランジスタは、絶縁表面上に形成された導電膜１６４５、導電膜１
６４６と、絶縁表面及び導電膜１６４５、導電膜１６４６上に形成された半導体膜１６４
４と、半導体膜１６４４、導電膜１６４５及び導電膜１６４６上に形成されたゲート絶縁
膜１６４３と、ゲート絶縁膜１６４３上において半導体膜１６４４と重なっているゲート
電極１６４２とを有する。さらに、トランジスタは、ゲート電極１６４２上に形成された
絶縁膜１６４７を、その構成要素に含めてもよい。
【０２５６】
本実施の形態のトランジスタを実施の形態１及び実施の形態２の基本回路、順序回路及び
シフトレジスタ回路を構成するトランジスタ、並びに実施の形態３の表示装置を構成する
トランジスタに用いることができる。特に、酸化物半導体を用いたトランジスタは移動度
が高く、オフ電流が小さい。よって、実施の形態１及び実施の形態２の基本回路、順序回
路及びシフトレジスタ回路、並びに実施の形態３の表示装置を高速に動作させることがで
きる。また、各ノードから漏れる電荷量を小さくすることができる。
【０２５７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２５８】
（実施の形態５）
本発明の一態様に係る、基本回路、順序回路、シフトレジスタ回路及び表示装置等は、表
示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：
Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示
しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に
係る、基本回路、順序回路、シフトレジスタ回路及び表示装置等を用いることができる電
子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメ
ラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、
ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤ
ー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い
機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１５に示す。
【０２５９】
図１５（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタ
イラス５００８等を有する。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つの表示
部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、
これに限定されない。
【０２６０】
図１５（Ｂ）は表示機器であり、筐体５２０１、表示部５２０２、支持台５２０３等を有
する。なお、表示機器には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用な
どの全ての情報表示用表示機器が含まれる。
【０２６１】
図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。
【０２６２】
図１５（Ｄ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表
示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６
０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６
０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部
５６０５により可動となっている。第１表示部５６０３における映像の切り替えを、接続
部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替
える構成としてもよい。
【０２６３】
図１５（Ｅ）は携帯電話であり、筐体５８０１、表示部５８０２、音声入力部５８０３、
音声出力部５８０４、操作キー５８０５、受光部５８０６等を有する。受光部５８０６に
おいて受信した光を電気信号に変換することで、外部の画像を取り込むことができる。
【０２６４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０２６５】
１１    配線
１２    配線
１３    配線
１４    配線
１５    配線
１６    配線
１７    配線
２１    配線
２２    配線
２３    配線
２４    配線
２５    配線
２６    配線
２７    配線
３１    配線
３２    配線
３３    配線
３４    配線
４１    配線
４２    配線
４３    配線
４４    配線
１００    順序回路
１０１    トランジスタ
１０２    トランジスタ
１０３    トランジスタ
１０４    トランジスタ
１０４Ｓ    スイッチ
１０５    トランジスタ
１０６    トランジスタ
１０６Ｓ    スイッチ
１０７    トランジスタ
１０７Ｓ    スイッチ
２０１    トランジスタ
２０２    トランジスタ
２０３    トランジスタ
２０４    トランジスタ
２０５    トランジスタ
２０６    トランジスタ
２０７    トランジスタ
２０８    トランジスタ
２０９    トランジスタ
２１０    トランジスタ
２１１    トランジスタ
２１２    トランジスタ
２１３    トランジスタ
２１４    トランジスタ
３００    画素部
３０１    ゲートドライバ
３０２    ゲートドライバ
３０３    ソースドライバ
３１０    画素
３１１    トランジスタ
３１２    トランジスタ
３１３    表示素子
３２０    回路
８００    基板
８０２    ゲート絶縁膜
８１２    導電膜
８１３    半導体膜
８１４    導電膜
８１５    導電膜
８１６    導電膜
８１７    半導体膜
８１８    導電膜
８１９    導電膜
８２０    絶縁膜
８２１    絶縁膜
８２２    導電膜
８２３    コンタクトホール
８２４    絶縁膜
８２５    ＥＬ層
８２６    導電膜
８３０    トランジスタ
８３１    トランジスタ
８３２    発光素子
８３３    容量素子
８４０    画素
８４１    駆動回路
１６０２    ゲート電極
１６０３    ゲート絶縁膜
１６０４    半導体膜
１６０５    導電膜
１６０６    導電膜
１６０７    絶縁膜
１６１２    ゲート電極
１６１３    ゲート絶縁膜
１６１４    半導体膜
１６１５    導電膜
１６１６    導電膜
１６１７    絶縁膜
１６１８    チャネル保護膜
１６２２    ゲート電極
１６２３    ゲート絶縁膜
１６２４    半導体膜
１６２５    導電膜
１６２６    導電膜
１６２７    絶縁膜
１６４２    ゲート電極
１６４３    ゲート絶縁膜
１６４４    半導体膜
１６４５    導電膜
１６４６    導電膜
１６４７    絶縁膜
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロホン
５００６    スピーカー
５００７    操作キー
５００８    スタイラス
５２０１    筐体
５２０２    表示部
５２０３    支持台
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５６０１    筐体
５６０２    筐体
５６０３    表示部
５６０４    表示部
５６０５    接続部
５６０６    操作キー
５８０１    筐体
５８０２    表示部
５８０３    音声入力部
５８０４    音声出力部
５８０５    操作キー
５８０６    受光部
ＣＫ１    信号
ＣＫ２    信号
Ｎ１    ノード
Ｎ２    ノード
ＳＣ１    信号
ＳＣ２    信号
ＳＣＫ１    信号
ＳＣＫ２    信号
Ｔ１    期間
Ｔ２    期間
Ｔ３    期間
Ｔ４    期間
ＶＮ１    電位
ＶＮ２    電位
ＶＤＤ    電位
ＶＳＳ    電位
ＳＰ      信号
ＳＳＰ    信号
ＯＵＴＡ    信号
ＯＵＴＢ    信号
ＳＯＵＴＡ    信号
ＳＯＵＴＢ    信号
ＲＥ    信号
ＩＮＩ    信号
【図１】
2020052422.tif 000003
【図２】
2020052422.tif 000004
【図３】
2020052422.tif 000005
【図４】
2020052422.tif 000006
【図５】
2020052422.tif 000007
【図６】
2020052422.tif 000008
【図７】
2020052422.tif 000009
【図８】
2020052422.tif 000010
【図９】
2020052422.tif 000011
【図１０】
2020052422.tif 000012
【図１１】
2020052422.tif 000013
【図１２】
2020052422.tif 000014
【図１３】
2020052422.tif 000015
【図１４】
2020052422.tif 000016
【図１５】
2020052422.tif 000017