(57)【要約】【課題】内部クロック信号を調整し、リフレッシュ動作及び書き込み動作の競合の発生を回避することができる、疑似ＳＲＡＭ及びそのデータ書き込み方法を提供する。【解決手段】データ書き込み方法は、基本周期を有する基本クロック信号を提供するステップと、チップイネーブル信号を有効にして書き込み動作を実行し、チップイネーブル信号が有効にされている時間区間に書き込みデータを受信するステップと、書き込みコマンドイネーブル信号に応じて、基本周期の間隔で複数の内部クロック信号を順次発生するステップと、リフレッシュ競合信号を受信し、リフレッシュ競合信号が有効にされているか否かを判断するステップと、リフレッシュ競合信号が有効にされている時、内部クロック信号を遅延させ、遅延した内部クロック信号に基づいて書き込みデータを選択されたセンスアンプに書き込むステップを含む。【選択図】図１０
2020194613.tif 000002
【特許請求の範囲】
【請求項１】
疑似スタティックランダムアクセスメモリに適用されるデータ書き込み方法であって、
基本周期を有する基本クロック信号を提供するステップと、
チップイネーブル信号を有効にして書き込み動作を実行し、前記チップイネーブル信号が有効にされている時間区間に書き込みデータを受信するステップと、
書き込みコマンドイネーブル信号に応じて、基本周期の間隔で複数の内部クロック信号を順次発生するステップと、
リフレッシュ競合信号を受信し、前記リフレッシュ競合信号が有効にされているか否かを判断するステップと、
前記リフレッシュ競合信号が有効にされている時、前記内部クロック信号を遅延させ、遅延した前記内部クロック信号に基づいて前記書き込みデータを少なくとも１つの選択されたセンスアンプに書き込むステップと、
を含むデータ書き込み方法。
【請求項２】
各内部クロック信号の周期は、同じであり且つ前記基本周期の整数倍である請求項１に記載のデータ書き込み方法。
【請求項３】
前記リフレッシュ競合信号が有効にされているか否かを判断するステップの後に、
前記リフレッシュ競合信号が有効にされていない時、遅延していない前記内部クロック信号に基づいて、前記書き込みデータを前記少なくとも１つの選択されたセンスアンプに書き込むステップを更に含む請求項１に記載のデータ書き込み方法。
【請求項４】
前記チップイネーブル信号及び前記基本クロック信号に基づいて前記チップイネーブル信号が有効にされている時間区間において正基準クロック信号及び逆基準クロック信号を発生するステップを更に含む請求項１に記載のデータ書き込み方法。
【請求項５】
前記書き込みコマンドイネーブル信号に基づいて前記基本周期の間隔で前記内部クロック信号を順次発生するステップは、
前記書き込みコマンドイネーブル信号及び前記逆基準クロック信号に基づいて前記基本周期の間隔で複数の内部クロックイネーブル信号を順次発生するステップと、
前記内部クロックイネーブル信号及び前記正基準クロック信号に基づいて前記内部クロック信号を発生するステップと、
を含む請求項４に記載のデータ書き込み方法。
【請求項６】
前記リフレッシュ競合信号を受信するステップの前に、
リフレッシュ動作を実行することを示すリフレッシュ信号及び前記チップイネーブル信号のトリガにより発生するイネーブル単パルス信号を受信するステップと、
前記チップイネーブル信号及び前記リフレッシュ信号に基づいて前記イネーブル単パルス信号が発生する時に前記リフレッシュ競合信号を有効にするステップと、
を含む請求項１に記載のデータ書き込み方法。
【請求項７】
前記書き込みデータは、奇数データ及び偶数データを含み、且つ遅延した前記内部クロック信号に基づいて前記書き込みデータを前記少なくとも１つの選択されたセンスアンプに書き込むステップは、
遅延した前記内部クロック信号を複数の單パルスクロック信号に変換するステップと、
前記単パルスクロック信号に基づいて前記奇数データ及び前記偶数データを前記少なくとも１つの選択されたセンスアンプに同時に書き込むステップと、
を含む請求項１に記載のデータ描画方法。
【請求項８】
基本周期を有する基本クロック信号及びチップイネーブル信号を受信することに用いられる制御器と、
前記制御器に結合され、前記制御器によって送信された書き込みコマンドイネーブル信号に基づいて前記基本周期の間隔で複数の内部クロック信号を順次発生することに用いられる内部クロックジェネレータと、
前記制御器及び前記内部クロックジェネレータに結合され、前記内部クロック信号に基づいて書き込みデータを少なくとも１つの選択されたセンスアンプに書き込むことに用いられる書き込みバッファと、
を含み、
リフレッシュ競合信号が有効にされる時、前記内部クロックジェネレータは、前記内部クロック信号を遅延させる、疑似スタティックランダムアクセスメモリ。
【請求項９】
各内部クロック信号の周期は、同じであり且つ前記基本周期の整数倍である請求項８に記載の疑似スタティックランダムアクセスメモリ。
【請求項１０】
前記制御器は、クロックバッファを含み、前記クロックバッファは、前記チップイネーブル信号及び前記基本クロック信号に基づいて前記チップイネーブル信号が有効にされている時間区間において正基準クロック信号及び逆基準クロック信号を発生する請求項８に記載の疑似スタティックランダムアクセスメモリ。
【請求項１１】
前記内部クロックジェネレータは、
前記書き込みコマンドイネーブル信号及び前記逆基準クロック信号に基づいて前記基本周期の間隔で複数の内部クロックイネーブル信号を順次発生するイネーブル信号発生回路と、
前記イネーブル信号発生回路に結合され、前記内部クロックイネーブル信号及び前記正基準クロック信号に基づいて前記内部クロック信号を発生する内部クロック発生回路と、
前記内部クロック発生回路に結合され、前記リフレッシュ競合信号が有効にされている時、前記内部クロック信号を遅延させるディレー回路と、
を含む請求項１０に記載の疑似スタティックランダムアクセスメモリ。
【請求項１２】
前記書き込みデータは、奇数データ及び偶数データを含み、前記ディレー回路は、前記内部クロック信号を複数の單パルスクロック信号に変換し、前記單パルスクロック信号を前記書き込みバッファに送信し、
前記書き込みバッファは、前記単パルスクロック信号に基づいて前記奇数データ及び前記偶数データを前記少なくとも１つの選択されたセンスアンプに同時に書き込む請求項１１に記載の疑似スタティックランダムアクセスメモリ。
【請求項１３】
前記制御器は、
前記チップイネーブル信号のトリガに基づいてイネーブル単パルス信号を発生することに用いられる制御論理回路と、
前記制御論理回路に結合され、リフレッシュ動作を実行することを示すリフレッシュ信号及び前記イネーブル単パルス信号を受信し、且つ前記チップイネーブル信号及び前記リフレッシュ信号に基づいて前記イネーブル単パルス信号が発生される時に前記リフレッシュ競合信号を有効にすることに用いられるリフレッシュ競合判断回路と、
を含む請求項８に記載の疑似スタティックランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリの制御方法に関し、特に疑似スタティックランダムアクセスメモリ及びそのデータ書き込み方法に関する。
【背景技術】
【０００２】
近年、半導体メモリデバイスの集積度がますます高くなり、且つ高速化も求められているので、スタティックランダムアクセスメモリ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）及びダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の利点を同時に有する疑似スタティックランダムアクセスメモリ（Ｐｓｅｕｄｏ  Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、以下、疑似ＳＲＡＭと記載する）の需要は、特にモバイル装置への運用において、増加し続けている。
【０００３】
疑似ＳＲＡＭは、ダイナミックランダムアクセスメモリのセル構造とスタティックランダムアクセスメモリの周辺回路を有するメモリデバイスである。疑似ＳＲＡＭは、大容量及び低コストの利点を有するが、リフレッシュ動作を定期的に実行する必要を考慮しなければならない。リフレッシュ動作と書き込み動作とが競合する場合、既存の疑似ＳＲＡＭメモリは、リフレッシュ周期を短縮する方式で、データの信頼性を維持することが多いが、この方式は、待機時に電流が増加して消費電力が増加する問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、内部クロック信号を調整し、リフレッシュ動作及び書き込み動作の競合の発生を回避することができる、疑似ＳＲＡＭ及びそのデータ書き込み方法を提供する。
【課題を解決するための手段】
【０００５】
本発明のデータ書き込み方法は、疑似ＳＲＡＭに適用される。データ書き込み方法は、基本周期を有する基本クロック信号を提供するステップと、チップイネーブル信号を有効にして書き込み動作を実行し、チップイネーブル信号が有効にされている時間区間において書き込みデータを受信するステップと、書き込みコマンドイネーブル信号に基づいて基本周期の間隔で複数の内部クロック信号を順次発生するステップと、リフレッシュ競合信号を受信し、リフレッシュ競合信号が有効にされているか否かを判断するステップと、リフレッシュ競合信号が有効にされている時、内部クロック信号を遅延させ、且つ遅延した内部クロック信号に基づいて書き込みデータを選択されたセンスアンプに書き込むステップを含む。
【０００６】
本発明の疑似ＳＲＡＭは、制御器、内部クロックジェネレータ及び書き込みバッファを含む。制御器は、基本周期を有する基本クロック信号及びチップイネーブル信号を受信することに用いられる。内部クロックジェネレータは、制御器に結合され、制御器によって送信された書き込みコマンドイネーブル信号に基づいて基本周期の間隔で複数の内部クロック信号を順次発生することに用いられる。書き込みバッファは、制御器及び内部クロックジェネレータに結合され、内部クロック信号に基づいて書き込みデータを選択されたセンスアンプに書き込むことに用いられる。リフレッシュ競合信号が有効にされている時、内部クロックジェネレータは、内部クロック信号を遅延させる。
【発明の効果】
【０００７】
上記に基づき、本発明の疑似ＳＲＡＭは、基本周期の間隔で複数の内部クロック信号を順次発生することができる。リフレッシュ動作と書き込み動作とが競合する場合、本発明の疑似ＳＲＡＭは、リフレッシュ周期を短縮することなく内部クロック信号を遅延させる方式で書き込み動作の時間を遅延させ、リフレッシュ動作及び書き込み動作を円滑に実行させることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施例による疑似ＳＲＡＭのブロック図である。
【図２】本発明の一実施例による制御器のブロック図である。
【図３】本発明の一実施例によるリフレッシュ競合判断回路の説明図である。
【図４】本発明の一実施例による内部クロックジェネレータのブロック図である。
【図５】本発明の一実施例による書き込みバッファのブロック図である。
【図６Ａ】本発明の一実施例によるデータ書き込み方法の波形説明図である。
【図６Ｂ】本発明の一実施例によるデータ書き込み方法の波形説明図である。
【図７】本発明の一実施例によるディレー回路の説明図である。
【図８】本発明の一実施例によるイネーブル信号発生回路の説明図である。
【図９】本発明の一実施例による内部クロック発生回路の部分説明図である。
【図１０】本発明の実施例による疑似ＳＲＡＭデータ書き込み方法のフロー図である。
【発明を実施するための形態】
【０００９】
本発明の上記特徴及び利点を分かり易くするために、実施例を挙げ、図面を合わせて以下のとおり詳細を説明する。
【００１０】
図１を参照し、図１は、本発明の一実施例による疑似ＳＲＡＭのブロック図である。疑似ＳＲＡＭ１００は、制御器１１０、内部クロックジェネレータ１２０及び書き込みバッファ１３０を含む。制御器１１０は、基本周期を有する基本クロック信号ＣＬＫ及びチップイネーブル信号ＣＥ＃を受信することに用いられる。
【００１１】
制御器１１０は、複数の論理ゲートからなる論理回路を用いることができる（但し、これに限定するものではない）。例えば、図２は、本発明の一実施例による制御器のブロック図である。図２において、制御器１１０は、制御論理回路２１０、クロックバッファ２２０及びリフレッシュ競合判断回路２３０を含む。制御論理回路２１０は、チップイネーブル信号ＣＥ＃に基づいてメモリの内部で使用するためのチップイネーブル信号ＣＥ０を発生できる。また、制御論理回路２１０は、チップイネーブル信号ＣＥ＃のトリガに基づいてイネーブル単パルス信号ＣＬＫＣＥを発生することができ、更に、書き込み動作を実行する時、制御論理回路２１０は、書き込みコマンドイネーブル信号ＣＷＥを有効にし、書き込み動作を制御するための制御信号ＣＳＬ出力することができる。
【００１２】
クロックバッファ２２０は、制御論理回路２１０に結合される。クロックバッファ２２０は、チップイネーブル信号ＣＥ０及び基本クロック信号ＣＬＫに基づいてチップイネーブル信号ＣＥ０が有効にされている時間区間において正基準クロック信号ＩＣＬＫＴ及び逆基準クロック信号ＩＣＬＫＢを発生させることができる。
【００１３】
リフレッシュ競合判断回路２３０は、制御論理回路２１０に結合される。リフレッシュ競合判断回路２３０は、リフレッシュ動作を行うことを示すリフレッシュ信号ＲＥＦ及びイネーブル単パルス信号ＣＬＫＣＥを受信することに用いられる。リフレッシュ信号ＲＥＦは、例えば、タイマー（図示せず）によって定時に有効にされ、疑似ＳＲＡＭ１００のリフレッシュ動作を定期的に実行する。また、リフレッシュ競合判断回路２３０は、チップイネーブル信号ＣＥ０及びリフレッシュ信号ＲＥＦに基づいてイネーブル単パルス信号ＣＬＫＣＥが発生される時、リフレッシュ競合信号ＲＥＦＣを有効にする。
【００１４】
例えば、図３は、本発明の一実施例によるリフレッシュ競合判断回路の説明図である。図３を参照し、リフレッシュ競合判断回路２３０は、ラッチ回路３１０、スイッチング回路３２０及びバッファ回路３３０を含む。バッファ回路３３０は、ディレーユニット３４０を含む。ラッチ回路３１０は、リフレッシュ信号ＲＥＦ及びチップイネーブル信号ＣＥ０を受信する。イネーブル単パルス信号ＣＬＫＣＥが発生される時、スイッチング回路３２０は、オンになる。この時、書き込み動作に対応するチップイネーブル信号ＣＥ０及びリフレッシュ動作に対応するリフレッシュ信号ＲＥＦが同時に有効にされる場合（例えば、チップイネーブル信号ＣＥ０が低論理レベルに引き下げられ、リフレッシュ信号ＲＥＦが高論理レベルに引き上げられる時）、ラッチ回路３１０の配置により、バッファ回路３３０を介してリフレッシュ競合信号ＲＥＦＣを有効にすることができる。
【００１５】
図１に戻り、図１では、内部クロックジェネレータ１２０は、制御器１１０に結合される。内部クロックジェネレータ１２０は、制御器１１０が送信する書き込みコマンドイネーブル信号ＣＷＥに基づいて基本周期の間隔で４つの内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４に順次発生することに用いられる。内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４の周期は、同じであり且つ基本周期の整数倍（例えば、８倍）である。また、内部クロックジェネレータ１２０は、内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４を４つの単パルスクロック信号ＣＣＬＫ１〜ＣＣＬＫ４に変換できる。
【００１６】
例えば、図４は、本発明の一実施例による内部クロックジェネレータのブロック図である。内部クロックジェネレータ１２０は、イネーブル信号発生回路４１０、内部クロック発生回路４２０、ディレー回路４３０を含む。イネーブル信号発生回路４１０は、書き込みコマンドイネーブル信号ＣＷＥと逆基準クロック信号ＩＣＬＫＢに基づいて基本周期の間隔で４つの内部クロックイネーブル信号ＩＣＫＥ１〜ＩＣＫＥ４を順次発生することに用いられる。
【００１７】
内部クロック発生回路４２０は、イネーブル信号発生回路４１０に結合される。内部クロック発生回路４２０は、内部クロックイネーブル信号ＩＣＫＥ１〜ＩＣＫＥ４及び正基準クロック信号ＩＣＬＫＴに基づいて内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４を発生することに用いられる。
【００１８】
ディレー回路４３０は、内部クロック発生回路４２０に結合される。リフレッシュ競合信号ＲＥＦＣが有効にされる時、ディレー回路４３０は、内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４を遅延させることができる。具体的には、ディレー回路４３０は、リフレッシュ競合信号ＲＥＦＣ及び書き込みコマンドイネーブル信号ＣＷＥを受信し、リフレッシュ競合信号ＲＥＦＣに基づいて内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４及び書き込みコマンドイネーブル信号ＣＷＥを遅延させることが必要か否かを決定する。
【００１９】
リフレッシュ競合信号ＲＥＦＣが有効にされる時、ディレー回路４３０は、内部信号クロックＩＣＬＫ１〜ＩＣＬＫ４及び書き込みコマンドイネーブル信号ＣＷＥを大幅に遅延させ、遅延した内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４を４つの單パルスクロック信号ＣＣＬＫ１〜ＣＣＬＫ４に変換することができる。その後、ディレー回路４３０は、單パルスクロック信号ＣＣＬＫ１〜ＣＣＬＫ４を書き込みバッファ１３０に送信できる。
【００２０】
リフレッシュ競合信号ＲＥＦＣが有効にされていない時、ディレー回路４３０は、内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４及び書き込みコマンドイネーブル信号ＣＷＥを大幅に遅延させず、直接遅延していない内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４を４つの單パルスクロック信号ＣＣＬＫ１〜ＣＣＬＫ４に変換する。その後、ディレー回路４３０は、單パルスクロック信号ＣＣＬＫ１〜ＣＣＬＫ４を書き込みバッファ１３０に送信できる。
【００２１】
図１に戻り、図１において、書き込みバッファ１３０は、制御器１１０及び内部クロックジェネレータ１２０に結合される。書き込みバッファ１３０は、内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４から変換された單パルスクロック信号ＣＣＬＫ１〜ＣＣＬＫ４及び制御信号ＣＳＬに基づいて書き込みデータＤｉｎを出力データＤｏｕｔとして出力してメモリアレイ内の少なくとも１つの選択されたセンスアンプ（図示せず）に書き込むことに用いられる。
【００２２】
具体的には、図５は、本発明の一実施例による書き込みバッファのブロック図である。書き込みバッファ１３０は、偶数書き込みバッファ５１０及び奇数書き込みバッファ５２０を含む。書き込みデータＤｉｎは、奇数データＤｉｎ＿Ｏ及び偶数データＤｉｎ＿Ｅを含むことができる。書き込みバッファ１３０は、偶数書き込みバッファ５１０及び奇数書き込みバッファ５２０を介して内部の単パルスクロック信号ＣＣＬＫ１〜ＣＣＬＫ４及び制御信号ＣＳＬに基づいて同時に奇数データＤｏｕｔ＿Ｏ及び偶数データＤｏｕｔ＿Ｅをメモリアレイ内の選択されたセンスアンプに書き込むことができる。
【００２３】
図６Ａ及び図６Ｂは、本発明の一実施例によるデータ書き込み方法の波形図である。以下、図６Ａ及び図６Ｂを参照し、上述した図１〜図５の実施例で用いられる各種信号の動作及びタイミングについて具体的に説明する。疑似ＳＲＡＭ１００の動作の詳細について、疑似ＳＲＡＭ１００は、制御器１１０によって基本クロック信号ＣＬＫ及びチップイネーブル信号ＣＥ＃を受信する。本実施例において、チップイネーブル信号ＣＥ＃はローアクティブ（ｌｏｗ  ａｃｔｉｖｅ）信号であり、即ち、チップイネーブル信号ＣＥ＃がイネーブル状態にある時は、ロー論理レベルである。当然ながら、本発明の他の実施例において、チップイネーブル信号ＣＥ＃は、ハイアクティブ（ｈｉｇｈ  ａｃｔｉｖｅ）信号であってもよく、一定の制限を有するものではない。
【００２４】
図６Ａにおいて、チップイネーブル信号ＣＥ＃が第１時間ＴＡ１で有効になると同時に、制御器１１０は、第１時間ＴＡ１で有効にされたチップイネーブル信号ＣＥ＃を受信して第１書き込み動作を実行し、チップイネーブル信号ＣＥ＃が有効にされている時間区間においてアドレスデータ信号ＡＤｊを受信し、アドレスデータＷ、Ａ１〜Ａ３及び書き込みデータＤｉｎ（書き込みデータＤ１からＤ７）を順次受信させることができる。
【００２５】
図６Ａに示すように、制御器１１０中の制御論理回路２１０は、チップイネーブル信号ＣＥ＃に基づいてメモリ内部で使用するためのチップイネーブル信号ＣＥ０を発生することができる。また、制御器１１０中のクロックバッファ２２０は、チップイネーブル信号ＣＥ０及び基本クロック信号ＣＬＫに基づいてチップイネーブル信号ＣＥ０が有効にされている時間区間において正基準クロック信号ＩＣＬＫＴ及び逆基準クロック信号ＩＣＬＫＢを発生することができる。
【００２６】
書き込み動作またはリフレッシュ動作を実行する時、制御器１１０中の制御論理回路２１０は、サブワード線駆動信号ＲＡＳＢを有効にしてメモリアレイ内の対応するサブワード線を駆動することができる。
【００２７】
図６Ａに示すように、第１書き込み動作を行う時、制御論理回路２１０は、チップイネーブル信号ＣＥ＃のトリガに基づいてイネーブル単パルス信号ＣＬＫＣＥを発生することができる。この時、制御器１１０中のリフレッシュ競合判断回路２３０は、リフレッシュ動作を行うことを示すリフレッシュ信号ＲＥＦに基づいて書き込み動作とリフレッシュ動作とが競合を発生するか否かを判断することができる。
【００２８】
図６Ａにおいて、第２時間ＴＡ２の単パルス信号ＣＬＫＣＥが発生された後、リフレッシュ競合信号ＲＥＦＣは、リフレッシュ競合判断回路２３０によって有効にされていない。即ち、第１書き込み動作は、如何なるリフレッシュ動作とも競合しない。従って、図６Ａ及び図６Ｂに示すように、内部クロックジェネレータ１２０中のディレー回路４３０は、内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４及び書き込みコマンドイネーブル信号ＣＷＥを大幅に遅延させることなく、直接に内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４を４つの単パルスクロック信号ＣＣＬＫ１〜ＣＣＬＫ４に変換する。また、書き込みバッファ１３０は、内部の単パルスクロック信号ＣＣＬＫ１〜ＣＣＬＫ４に従い、且つ制御信号ＣＳＬの４つのパルス波を介して、奇数データＤｏｕｔ＿Ｏ及び偶数データＤｏｕｔ＿Ｅをメモリアレイ内の選択されたセンスアンプに順次書き込むことができる。
【００２９】
説明の便宜上、元の波形の内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４及び書き込みコマンドイネーブル信号ＣＷＥを示す以外に、図６Ａ、図６Ｂにおいて、内部クロック遅延信号ＩＣＬＫ１Ｄ〜ＩＣＬＫ４Ｄ及び書き込みコマンドイネーブル遅延信号ＣＷＥＤにより遅延した状況を更に示している。従って、第２時間ＴＡ２のシングルパルス信号ＣＬＫＣＥが発生した後は、第１書き込み動作に対して内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４及び書き込みコマンドイネーブル信号ＣＷＥを遅延させる必要がなく、内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４及び内部クロック遅延信号ＩＣＬＫ１Ｄ〜ＩＣＬＫ４Ｄの波形は、同じであり、書き込みコマンドイネーブル信号ＣＷＥ及び書き込みコマンドイネーブル遅延信号ＣＷＥＤの波形は、同じである。
【００３０】
一方、図６Ａにおいて、チップイネーブル信号ＣＥ＃は、第３時間ＴＡ３の時に有効にされ、同時に制御器１１０は、第３時間ＴＡ３で有効にされたチップイネーブル信号ＣＥ＃を受信し、第２書き込み動作を実行する。
【００３１】
しかしながら、図６Ａに示されるように、第４時間ＴＡ４の単パルス信号ＣＬＫＣＥが発生された後、リフレッシュ競合信号ＲＥＦＣは、リフレッシュ競合判断回路２３０によって有効にされる。即ち、第２書き込み動作は、リフレッシュ動作と競合を発生することになる。従って、図６Ａ及び図６Ｂに示すように、内部クロックジェネレータ１２０におけるディレー回路４３０は、内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４及び書き込みコマンドイネーブル信号ＣＷＥを大幅に遅延させ（図６Ａ及び図６Ｂでは内部クロック遅延信号ＩＣＬＫ１Ｄ〜ＩＣＬＫ４Ｄ及び書き込みコマンドイネーブル遅延信号ＣＷＥＤとして示す）、リフレッシュ動作を円滑に完了する。
【００３２】
また、書き込みバッファ１３０は、遅延した内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４（図６Ｂでは内部クロック遅延信号ＩＣＬＫ１Ｄ〜ＩＣＬＫ４Ｄとして示す）から変換された内部の単パルスクロック信号ＣＣＬＫ１〜ＣＣＬＫ４に従い、且つ制御信号ＣＳＬの４つのパルスを介して、奇数データＤｏｕｔ＿Ｏと偶数データＤｏｕｔ＿Ｅをメモリアレイ中の選択されたセンスアンプに順次書き込み、書き込み動作を遅延させる作用を達成する。
【００３３】
以下に例を挙げて、ディレー回路４３０の詳細な構造を説明する。図７は、本発明の一実施例によるディレー回路の説明図である。図７を参照し、ディレー回路４３０は、ロングディレーユニット７１０〜７１８、スイッチング回路７２０及び変換回路７３０を含む。ディレー回路４３０は、内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４、及び書き込みコマンドイネーブル信号ＣＷＥを受信することができる。図７において、内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４及び書き込みコマンドイネーブル信号ＣＷＥは、インバータＩＮＶ１〜ＩＮＶ５を介してロングディレーユニット７１０〜７１８及びスイッチング回路７２０に達することができる。
【００３４】
図７において、スイッチング回路７２０は、複数のスイッチ及びインバータＩＮＶ６を含む。リフレッシュ競合信号ＲＥＦＣは、インバータＩＮＶ７を介してスイッチング回路７２０に達することができ、それによってスイッチング回路７２０に対してスイッチ制御を実行する。図７に示すように、スイッチング回路７２０中のスイッチは、ロングディレーユニット７１０〜７１８を通過する経路スイッチ及びロングディレーユニット７１０〜７１８を通過しない経路スイッチに分けることができる。ロングディレーユニット７１０〜７１８は、内部クロック信号ＩＣＬＫ１〜ＣＬＫ４及び書き込みコマンドイネーブル信号ＣＷＥを大幅に遅延させることに用いられる。リフレッシュ競合信号ＲＥＦＣが有効にされていない時、ロングディレーユニット７１０〜７１８を通過する経路スイッチはオフになり、ロングディレーユニット７１０〜７１８を通過しない経路スイッチはオンになる。この時、内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４及び書き込みコマンドイネーブル信号ＣＷＥは、ロングディレーユニット７１０〜７１８を通過しなく、ディレー回路４３０は、内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４及び書き込みコマンドイネーブル信号ＣＷＥを大幅に遅延させることがない。逆に、リフレッシュ競合信号ＲＥＦＣが有効にされる時、ロングディレーユニット７１０〜７１８を通過する経路スイッチはオンになり、ロングディレーユニット７１０〜７１８を通過しないパススイッチはオフになる。この時、内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４及び書き込みコマンドイネーブル信号ＣＷＥは、ロングディレーユニット７１０〜７１８を通過し、ディレー回路４３０は、内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４及び書き込みコマンドイネーブル信号ＣＷＥを大幅に遅延させる。
【００３５】
変換回路７３０は、インバータＩＮＶ８〜ＩＮＶ２４、ＮＡＮＤゲートＮＡＮＤ１〜ＮＡＮＤ１２、ＮＯＲゲートＮＯＲ１〜ＮＯＲ４及びディレーユニット７４０〜７４６を含む。図７に示す回路構成に示すように、変換回路７３０は、内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４を４つの單パルスクロック信号ＣＣＬＫ１〜ＣＣＬＫ４に変換し、図６Ａ及び図６Ｂに示すような信号波形を発生することができる。
【００３６】
以下に例を挙げて、イネーブル信号発生回路４１０の詳細な構造を説明する。図８は、本発明の一実施例によるイネーブル信号発生回路の説明図である。図８を参照し、イネーブル信号発生回路４１０は、インバータＩＮＶ２５〜ＩＮＶ４４、ＮＡＮＤゲートＮＡＮＤ１３〜ＮＡＮＤ１６及びスイッチ８１０〜８８０を含む。
【００３７】
イネーブル信号発生回路４１０は、逆基準クロック信号ＩＣＬＫＢ、書き込みコマンドイネーブル信号ＣＷＥ及び制御論理回路２１０が発生するチップイネーブル信号ＣＥ０、を受信し、逆基準クロック信号ＩＣＬＫＢ、書き込みコマンドイネーブル信号ＣＷＥ及びチップイネーブル信号ＣＥ０は、それぞれインバータＩＮＶ２５〜ＩＮＶ２７に入力される。
【００３８】
図８に示すように、スイッチ８１０〜８８０は、逆基準クロック信号ＩＣＬＫＢによって制御される。図８に示すような回路レイアウトにおいて、イネーブル信号発生回路４１０は、スイッチ８１０〜８８０の制御によって、並びに書き込みコマンドイネーブル信号ＣＷＥ及びチップイネーブル信号ＣＥ０に基づいて基本周期の間隔で４つの内部クロックイネーブル信号ＩＣＫＥ１〜ＩＣＫＥ４を順次発生し、図６Ａ、図６Ｂに示すような信号波形を発生することができる。
【００３９】
クロック発生回路４２０は、内部クロックイネーブル信号ＩＣＫＥ１〜ＩＣＫＥ４及び正基準クロック信号ＩＣＬＫＴに基づいて内部クロック信号ＩＣＬＫ１〜ＩＣＬＫ４を発生することができる。以下、図９は、内部クロック信号ＩＣＬＫ１を発生することに用いられる回路構造を範例として内部クロック発生回路４２０の構造を説明する。また、その他の内部クロック信号ＩＣＬＫ２〜ＩＣＬＫ４を発生することに用いられる回路構造は、これにより類推することができる。
【００４０】
図９は、本発明の一実施例による内部クロック発生回路の部分説明図である。図９を参照し、内部クロック発生回路４２０は、インバータＩＮＶ４５〜ＩＮＶ６４、ＮＡＮＤゲートＮＡＮＤ１７〜ＮＡＮＤ１９及びスイッチ９１０〜９６０を含む。
【００４１】
内部クロック発生回路４２０は、正基準クロック信号ＩＣＬＫＴ及び内部クロックイネーブル信号ＩＣＫＥ１を受信する。スイッチ９１０〜９６０は、正基準クロック信号ＩＣＬＫＴで制御される。図９に示す回路レイアウトにおいて、イネーブル信号発生回路４１０は、スイッチ９１０〜９６０制御を介し、並びに内部クロックイネーブル信号ＩＣＫＥ１に基づいて周期が基本周期の８倍の内部クロック信号ＩＣＬＫ１を発生し、図６Ａ及び図６Ｂに示すような信号波形を発生することができる。
【００４２】
図１０は、本発明の一実施例による疑似ＳＲＡＭのデータ書き込み方法のフロー図である。図１０を参照し、本実施例における疑似ＳＲＡＭのデータ書き込み方法は、以下のステップを含む。基本周期を有する基本クロック信号を提供する（ステップＳ１０１０）。チップイネーブル信号を有効において書き込み動作を実行し、チップイネーブル信号が有効にされている時間区間において書き込みデータを受信する（ステップＳ１０２０）。そして、書き込みコマンドイネーブル信号に基づいて基本周期の間隔で複数の内部クロック信号を順次発生し、各内部クロック信号の周期は、同じであり、基本周期の整数倍である（ステップＳ１０３０）。次に、リフレッシュ競合信号を受信し、リフレッシュ競合信号が有効にされているか否かを判断する（ステップＳ１０４０）。最後に、リフレッシュ競合信号が有効にされる時、内部クロック信号を遅延させ、且つ遅延した内部クロック信号に基づいて書き込みデータを選択されたセンスアンプに書き込む（ステップＳ１０５０）。上記のステップＳ１０１０、Ｓ１０２０、Ｓ１０３０、Ｓ１０４０、及びＳ１０５０の順序は、説明用であり、本発明の実施例は、これに制限するものではない。上記のステップＳ１０１０、Ｓ１０２０、Ｓ１０３０、Ｓ１０４０及びＳ１０５０の詳細については、図１〜図９の実施例を参照することができ、ここでは再度説明しない。
【００４３】
上記を総合し、本発明の疑似ＳＲＡＭは、複数の内部クロック信号に基づいて書き込み動作を実行できる。定期的に発生するリフレッシュ動作と書き込み動作とが競合する時、本発明の疑似ＳＲＡＭは、リフレッシュ周期を短縮する必要がなく、内部クロック信号を遅延させる方式で書き込み動作の時間を遅延させることができる。これにより、リフレッシュ動作及び書き込み動作を円滑に行うことができ、消費電力を増大させることがない。
【００４４】
本発明は、上記のように実施例を開示したが、それは本発明を限定するためのものではなく、当業者は、本発明の精神及び範囲から逸脱することなく、いくらかの変更及び修飾を行うことができ、故に本発明の保護範囲は、後述の特許請求の範囲が定義するものを基準とする。
【符号の説明】
【００４５】
１００  疑似ＳＲＡＭ
１１０  制御器
１２０  内部クロックジェネレータ
１３０  書き込みバッファ
２１０  制御論理回路
２２０  クロックバッファ
２３０  リフレッシュ競合判断回路
３１０  ラッチ回路
３２０、７２０  スイッチング回路
３３０  バッファ回路
３４０、７４０〜７４６  ディレーユニット
４１０  イネーブル信号発生回路
４２０  内部クロック発生回路
４３０  ディレー回路
５１０  偶数書き込みバッファ
５２０  奇数書き込みバッファ
７１０〜７１８  ロングディレーユニット
７３０  変換回路
８１０〜８８０、９１０〜９６０  スイッチ
Ａ１〜Ａ３、Ｗ  アドレスデータ
ＡＤｊ  アドレスデータ信号
ＣＣＬＫ１〜ＣＣＬＫ４  單パルスクロック信号
ＣＥ＃、ＣＥ０  チップイネーブル信号
ＣＬＫ  基本クロック信号
ＣＬＫＣＥ  イネーブル単パルス信号
ＣＳＬ  制御信号
ＣＷＥ  書き込みコマンドイネーブル信号
ＣＷＥＤ  書き込みコマンドイネーブル遅延信号
Ｄｉｎ、Ｄ１〜Ｄ７  書き込みデータ
Ｄｉｎ＿Ｅ、Ｄｏｕｔ＿Ｅ  偶数データ
Ｄｉｎ＿Ｏ、Ｄｏｕｔ＿Ｏ  奇数データ
Ｄｏｕｔ  出力データ
ＩＣＫＥ１〜ＩＣＫＥ４  内部クロックイネーブル信号
ＩＣＬＫ１〜ＩＣＬＫ４  内部クロック信号
ＩＣＬＫ１Ｄ〜ＩＣＬＫ４Ｄ  内部クロック遅延信号
ＩＣＬＫＢ  逆基準クロック信号
ＩＣＬＫＴ  正基準クロック信号
ＩＮＶ１〜ＩＮＶ６４  インバータ
ＮＡＮＤ１〜ＮＡＮＤ１９  ＮＡＮＤゲート
ＮＯＲ１〜ＮＯＲ４  ＮＯＲゲート
ＲＡＳＢ  サブワード線駆動信号
ＲＥＦ  リフレッシュ信号
ＲＥＦＣ  リフレッシュ競合信号
Ｓ１０１０〜Ｓ１０５０  ステップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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