(57)【要約】【課題】従来よりも製造プロセスを簡略化することができる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、半導体層の表面に、チタン、アルミニウム及びこれらの酸化を抑制する酸化抑制層をこの順で積層した導電膜をそれぞれ含み、電流が流入する第１の電極及び電流が流出する第２の電極を形成する工程と、半導体層の表面に、電流を制御する第３の電極を形成する工程と、第１の電極、第２の電極及び第３の電極に対する熱処理を一括して行う工程と、を含む。【選択図】図１Ｂ
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【特許請求の範囲】
【請求項１】
半導体層の表面に、チタン、アルミニウム及びこれらの酸化を抑制する酸化抑制層をこの順で積層した導電膜をそれぞれ含み、電流が流入する第１の電極及び前記電流が流出する第２の電極を形成する工程と、
前記半導体層の表面に、前記電流を制御する第３の電極を形成する工程と、
前記第１の電極、前記第２の電極及び前記第３の電極に対する熱処理を一括して行う工程と、
を含む半導体装置の製造方法。
【請求項２】
前記第３の電極を形成した後に、前記第１の電極及び前記第２の電極を形成する
請求項１に記載の製造方法。
【請求項３】
前記第１の電極及び前記第２の電極を形成した後に前記第３の電極を形成する
請求項１に記載の製造方法。
【請求項４】
前記第１の電極及び前記第２の電極を形成する工程は、
前記半導体層の表面にチタンを含む第１の導電膜を形成する工程と、
前記第１の導電膜の表面にアルミニウムを含む第２の導電膜を形成する工程と、
前記第２の導電膜の表面に前記酸化抑制層を構成する第３の導電膜を形成する工程と、
を含む請求項１から請求項３のいずれか１項に記載の製造方法。
【請求項５】
前記熱処理により、前記第１の電極及び前記第２の電極と、前記半導体層との間でオーミック接触を形成する
請求項１から請求項４のいずれか１項に記載の製造方法。
【請求項６】
前記熱処理における処理温度は、４７５℃以上５５０℃以下である
請求項１から請求項５のいずれか１項に記載の製造方法。
【請求項７】
基板上に前記半導体層を形成する工程を更に含む
請求項１から請求項６のいずれか１項に記載の製造方法。
【請求項８】
前記半導体層を形成する工程は、
化合物半導体からなる第１の半導体層を形成する工程と、
前記第１の半導体層の表面に、前記第１の半導体層よりもバンドギャップが大きい化合物半導体からなる第２の半導体層を形成する工程と、
を含む請求項７に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
高電子移動度トランジスタ（HEMT: High Electron Mobility Transistor）に関する技術として、以下の技術が知られている。例えば、特許文献１には、基板と、基板上に設けられた電子走行層と、電子走行層上に設けられ、電子供給層とされる窒化物半導体と、電子走行層と窒化物半導体との界面近傍に形成される二次元電子ガス層と、窒化物半導体上に設けられ、二次元電子ガス層のキャリアの流れを制御する制御電極と、制御電極のゲート幅方向の両側部に一対に設けられ、主電極とされるオーミック接触電極とを有する高電子移動度トランジスタが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１９-０４０９７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＨＥＭＴのソース電極及びドレイン電極として、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、金（Ａｕ）を、この順で積層した導電膜が一般的に用いられている。この導電膜と半導体層との間の接触抵抗を低減するために、導電膜の形成後、例えば８５０℃程度のアニール処理が行われている。アニール処理を行うことで、ソース電極及びドレイン電極を構成する導電膜と半導体層との間の接触がオーミック接触となる。
【０００５】
ＨＥＭＴのゲート電極は、ソース電極及びドレイン電極とは異なる材料で構成される。ＨＥＭＴのゲート部の界面準位低減による電気特性の向上のため、ゲート電極の材料となる導電膜の成膜後、ゲート電極に対してもアニール処理が行われている。例えば、ゲート電極がアルミニウムを含む場合、アルミニウムの融点（６６０℃）よりも低い温度でアニール処理を行う場合がある。また、ゲート電極がアルミニウムを含まない場合においても、ゲート電極を構成する金属の合金化を抑制するために、ゲート電極のアニール温度は、過度に高くならないことが好ましい。ゲート電極のアニール処理における処理温度（以下、アニール温度という）は、例えば５００℃程度である。
【０００６】
ソース電極及びドレイン電極として、Ｔｉ−Ａｌ−Ｎｉ−Ａｕの積層膜を用いて構成されるソース電極及びドレイン電極のアニール温度は、８５０℃程度であることから、従来のＨＥＭＴの製造プロセスでは、ソース電極及びドレイン電極に対する高温（８５０℃程度）のアニール処理を行った後に、ゲート電極を構成する導電膜を成膜し、その後ゲート電極に対する低温（５００℃程度）のアニール処理を行っている。
【０００７】
このように、Ｔｉ−Ａｌ−Ｎｉ−Ａｕの積層膜を用いて構成されるソース電極及びドレイン電極を有する従来のＨＥＭＴの製造プロセスは、ソース電極及びドレイン電極に対する高温アニール処理と、ゲート電極に対する低温アニール処理の２回のアニール処理が必要であり、プロセスコスト及びリードタイムの増大を招来するものとなっていた。
【０００８】
本発明は、上記の点に鑑みてなされたものであり、従来よりも製造プロセスを簡略化することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置の製造方法は、半導体層の表面に、チタン、アルミニウム及びこれらの酸化を抑制する酸化抑制層をこの順で積層した導電膜をそれぞれ含み、電流が流入する第１の電極及び前記電流が流出する第２の電極を形成する工程と、前記半導体層の表面に、前記電流を制御する第３の電極を形成する工程と、前記第１の電極、前記第２の電極及び前記第３の電極に対する熱処理を一括して行う工程と、を含む。本発明に係る半導体装置の製造方法によれば、第１の電極及び第２の電極が、それぞれチタン、アルミニウム及び酸化抑制層をこの順で積層した導電膜を含んで構成されるので、これらの電極に対する熱処理の処理温度を比較的低温とすることができ、第３の電極に対する熱処理の処理温度と同等とすることができる。本発明に係る半導体装置の製造方法によれば、第１の電極、第２の電極及び第３の電極に対する熱処理が一括して行われるので、従来よりも製造プロセスを簡略化することができる。
【００１０】
本発明に係る半導体装置の製造方法において、前記第３の電極を形成した後に、前記第１の電極及び前記第２の電極を形成してもよい。これにより、半導体層に生じる結晶欠陥の影響を受けにくくすることができ、半導体装置の電気特性の低下を抑制することが可能となる。
【００１１】
本発明に係る半導体装置の製造方法において、前記第１の電極及び前記第２の電極を形成した後に前記第３の電極を形成してもよい。
【００１２】
前記第１の電極及び前記第２の電極を形成する工程は、前記半導体層の表面にチタンを含む第１の導電膜を形成する工程と、前記第１の導電膜の表面にアルミニウムを含む第２の導電膜を形成する工程と、前記第２の導電膜の表面に酸化抑制層を構成する第３の導電膜を形成する工程と、を含み得る。
【００１３】
前記熱処理により、前記第１の電極及び前記第２の電極と、前記半導体層との間でオーミック接触を形成することが好ましい。これにより第１の電極及び第２の電極と、半導体層との間の接触抵抗の抵抗値を小さくすることが可能となる。
【００１４】
前記熱処理における処理温度は、４７５℃以上５５０℃以下であることが好ましい。これにより、第１の電極及び第２の電極と、半導体層との間でオーミック接触を形成するとともに、ゲートの界面準位の低減による半導体装置の電気特性の向上を実現することが可能となる。
【００１５】
本発明に係る半導体装置の製造方法は、基板上に前記半導体層を形成する工程を更に含み得る。前記半導体層を形成する工程は、化合物半導体からなる第１の半導体層を形成する工程と、前記第１の半導体層の表面に、前記第１の半導体層よりもバンドギャップが大きい化合物半導体からなる第２の半導体層を形成する工程と、を含んでいてもよい。これにより、高電子移動度トランジスタを形成することができる。
【発明の効果】
【００１６】
本発明によれば、従来よりも製造プロセスを簡略化することができる半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００１７】
【図１Ａ】本発明の実施形態に係る半導体装置の構成の一例を示す平面図である。
【図１Ｂ】図１Ａにおける１Ｂ−１Ｂ線に沿った断面図である。
【図２】本発明の実施形態に係るソース電極、ドレイン電極及びゲート電極の詳細な構成を示す断面図である。
【図３】Ｔｉ−Ａｌ−Ｗの積層膜により構成されるソース電極及びドレイン電極に対するアニール処理における処理温度と、ＡｌｘＧａ１−ｘＮにより構成される電子発生層とソース電極及びドレイン電極との間の抵抗値との関係の一例を示すグラフである。
【図４Ａ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図４Ｂ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図４Ｃ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図４Ｄ】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。
【００１９】
図１Ａは、本発明の実施形態に係る半導体装置１の構成の一例を示す平面図である。図１Ｂは、図１Ａにおける１Ｂ−１Ｂ線に沿った断面図である。半導体装置１は、基板１０、バッファ層１１、電子走行層１２、電子発生層１３を含んで構成されており、ＨＥＭＴとして機能する。電子走行層１２及び電子発生層１３は、本発明における半導体層の一例である。
【００２０】
基板１０は、その表面に、エピタキシャル成長法によりIII−Ｖ属化合物半導体を形成するのに適した材料によって構成される。基板１０の材料として、例えば、シリコン（Ｓｉ）、サファイア、窒化ガリウム（ＧａＮ）、または炭化ケイ素（ＳｉＣ）を用いることが可能である。
【００２１】
バッファ層１１は、基板１０と、III−Ｖ属化合物半導体からなる電子走行層１２及び電子発生層１３との間の格子不整合を緩和する役割を担う。バッファ層１１として、例えば、ＡｌＮ層とＡｌＧａＮ層とを交互に繰り返し積層した多重積層膜を用いることが可能である。
【００２２】
電子走行層１２及び電子発生層１３は、それぞれ、III−Ｖ属化合物半導体によって構成される半導体層である。電子走行層１２は、例えば、厚さ４００ｎｍ程度のアンドープのＡｌｙＧａ１−ｙＮ（０≦ｙ＜１）により構成され得る。電子走行層１２におけるアルミニウム（Ａｌ）の組成比ｙは０でもよく、この場合、電子走行層１２は、アンドープのＧａＮにより構成される。
【００２３】
電子発生層１３は、電子走行層１２よりもバンドギャップの大きいIII−Ｖ属化合物半導体によって構成される。電子発生層１３は、例えば、アンドープの厚さ２５ｎｍ程度のＡｌｘＧａ１−ｘＮ（ｘ＞ｙ）により構成され得る。
【００２４】
バンドギャップが互いに異なる電子走行層１２と電子発生層１３とが隣接することで、これらの界面に二次元電子層１５が形成される。二次元電子層１５は、高速で電子が流れることのできる層状の領域である。二次元電子層１５は、移動度が高い自由電子が極めて薄い層内に広がっている状態であることから、電子が流れるチャネルとして機能する。電子濃度が高く、移動度が大きい二次元電子層１５をチャネルとすることで、半導体装置１としてのＨＥＭＴのスイッチング周波数を高速化することができる。
【００２５】
本実施形態において、電子走行層１２は、表層の外周部が除去された段差構造を有する。電子発生層１３は、電子走行層１２の表層部分の面積と同一の面積を有している。このような構造により、電流が流れる領域が規制される。
【００２６】
電子発生層１３の表面には、電流が流入する第１の電極としてのソース電極２１、電流が流出する第２の電極としてのドレイン電極２２が設けられている。ソース電極２１とドレイン電極２２との間には、電流を制御する第３の電極としてのゲート電極２３が設けられている。
【００２７】
図２は、ソース電極２１、ドレイン電極２２及びゲート電極２３の詳細な構成を示す断面図である。ソース電極２１及びドレイン電極２２は、電子発生層１３を構成する化合物半導体との間でオーミック接触を形成し得る材料によって構成されている。ソース電極２１及びドレイン電極２２は、主としてチタン（Ｔｉ）により構成される第１の導電膜３１と、第１の導電膜３１上に積層された、主としてアルミニウム（Ａｌ）により構成される第２の導電膜３２と、第２の導電膜３２上に積層された、主としてタングステン（Ｗ）により構成される第３の導電膜３３を含んで構成されている。
【００２８】
第３の導電膜３３は、第１の導電膜３１としてのチタン（Ｔｉ）及び第２の導電膜３２としてのアルミニウム（Ａｌ）の酸化を抑制する酸化抑制層（バリアメタル）としての機能を有する高融点の金属によって構成されていることが好ましい。第３の導電膜３３の材料として、タングステン（Ｗ）以外にモリブデン（Ｍｏ）、タンタル（Ｔａ）等の高融点金属を用いることも可能である。ソース電極２１及びドレイン電極２２は、第１の導電膜３１、第２の導電膜３２及び第３の導電膜３３の成膜後に実施されるアニール処理（熱処理）により、電子発生層１３との間でオーミック接触を形成する。
【００２９】
ゲート電極２３は、電子発生層１３を構成する化合物半導体との間でショットキー接触を形成し得る材料によって構成されている。ゲート電極２３は、主としてニッケル（Ｎｉ）によって構成される第４の導電膜４１と、第４の導電膜４１上に積層された、主として金（Ａｕ）によって構成される第５の導電膜４２とを含んで構成されている。ゲート電極２３は、第４の導電膜４１及び第５の導電膜４２の成膜後に実施されるアニール処理（熱処理）により、ゲートの界面準位が低減され、これによって半導体装置１の電気特性が向上する。また、ゲート電極２３を、ソース電極２１側に偏倚させ、ゲート電極２３とドレイン電極２２との距離を長くすることにより、半導体装置１の耐圧を高くすることができる。なお、ゲート電極２３と電子発生層１３との間にＳｉＯ２等の絶縁膜を設け、ＭＯＳ（metal-oxide-semiconductor）構造のゲートを構成してもよい。
【００３０】
図３は、Ｔｉ−Ａｌ−Ｗの積層膜により構成されるソース電極２１及びドレイン電極２２のアニール温度と、ＡｌｘＧａ１−ｘＮにより構成される電子発生層１３とソース電極２１及びドレイン電極２２との間の接触抵抗の抵抗値との関係の一例を示すグラフである。ソース電極２１及びドレイン電極２２を、Ｔｉ−Ａｌ−Ｗの積層膜によって構成することで、４７５℃以上５５０℃以下という比較的低いアニール温度にもかかわらず、電子発生層１３とソース電極２１及びドレイン電極２２との間でオーミック接触を形成することができ、接触抵抗の抵抗値を１×１０−５［Ω］程度若しくはそれよりも小さくすることが可能となる。
【００３１】
ゲート電極２３のアニール温度は、通常５００℃程度で実施されることから、ソース電極２１及びドレイン電極２２をＴｉ−Ａｌ−Ｗの積層膜によって構成することで、ソース電極２１及びドレイン電極２２のアニール温度を、ゲート電極２３のアニール温度と略等しくすることが可能となる。従って、本実施形態に係る半導体装置１によれば、ソース電極２１及びドレイン電極２２に対するアニール処理と、ゲート電極２３に対するアニール処理とを一括して行うことが可能となる。
【００３２】
以下に、半導体装置１の製造方法について説明する。図４Ａ〜図４Ｄは、半導体装置１の製造方法の一例を示す断面図である。
【００３３】
はじめに、有機金属気相成長法（ＭＯＣＶＤ：metal-organic vapor phase epitaxy）を用いて、基板１０の表面に、ＡｌＮ層とＡｌＧａＮ層とを交互に繰り返し積層することにより、多重積層膜からなるバッファ層１１を形成する（図４Ａ）。
【００３４】
次に、有機金属気相成長法により、バッファ層１１の表面に、厚さ４００ｎｍ程度のアンドープのＡｌｙＧａ１−ｙＮにより構成される電子走行層１２を形成する（図４Ａ）。電子走行層１２におけるアルミニウム（Ａｌ）の組成比ｙは０でもよく、この場合、電子走行層１２は、アンドープのＧａＮにより構成される。
【００３５】
次に、有機金属気相成長法により、電子走行層１２の表面に、厚さ２５ｎｍ程度のＡｌｘＧａ１−ｘＮにより構成される電子発生層１３を形成する（図４Ａ）。電子発生層１３のバンドギャップが、電子走行層１２のバンドギャップよりも大きくなるように、アルミニウム（Ａｌ）とガリウム（Ｇａ）の組成比が調整される。バンドギャップが互いに異なる電子走行層１２と電子発生層１３とが隣接することで、これらの界面に二次元電子層１５が形成される。
【００３６】
なお、バッファ層１１、電子走行層１２及び電子発生層１３を有機金属気相成長法により形成する際のIII属原料ガスとして、トリメチルアルミニウム（Ａｌ（ＣＨ３）３）及びトリメチルガリウム（Ｇａ（ＣＨ３）３）を用いることができ、窒素原料ガスとしてアンモニア（ＮＨ３）を用いることができる。成膜時における雰囲気温度は、例えば、５５０℃以上１２００℃以下の範囲で適宜選択することが可能である。
【００３７】
次に、例えば、ＩＣＰ（Inductively Coupled Plasma）やＲＩＥ（Reactive Ion Etching）等のドライエッチングにより、電子発生層１３の外周部を除去する。このエッチングにより、電子走行層１２の外周部の表層部分も除去する。このように、電子発生層１３及び電子走行層１２を部分的に除去することにより、電流の流れる領域が規制される（図４Ｂ）。
【００３８】
次に、スパッタリング法または蒸着法により、電子発生層１３の表面に、主としてニッケル（Ｎｉ）によって構成される第４の導電膜４１を形成する。続いて、第４の導電膜４１の表面に、主として金（Ａｕ）によって構成される第５の導電膜４２を形成する。これにより、電子発生層１３の表面にゲート電極２３が形成される（図４Ｃ）。
【００３９】
次に、スパッタリング法または蒸着法により、電子発生層１３の表面の、ゲート電極２３を挟む位置に、主としてチタン（Ｔｉ）によって構成される第１の導電膜３１を形成する。続いて、第１の導電膜３１の表面に、主としてアルミニウム（Ａｌ）によって構成される第２の導電膜３２を形成する。続いて、第２の導電膜３２の表面に、主としてタングステン（Ｗ）によって構成される第３の導電膜３３を形成する。これにより、電子発生層１３の表面にソース電極２１及びドレイン電極２２が形成される（図４Ｄ）。
【００４０】
次に、ゲート電極２３、ソース電極２１及びドレイン電極２２に対するアニール処理（熱処理）を一括して行う。このアニール処理（熱処理）は、４７５℃以上５５０℃以下の窒素雰囲気の下で約１０分間に亘り実施することが好ましい。これにより、ソース電極２１及びドレイン電極２２と、電子発生層１３を構成する化合物半導体との間でオーミック接触が形成される。また、ゲート部の界面準位が低減され、半導体装置１の電気特性が向上する。
【００４１】
以上の説明から明らかなように、本発明の実施形態に係る半導体装置１によれば、ソース電極２１及びドレイン電極２２がＴｉ−Ａｌ−Ｗの積層膜によって構成されるので、ソース電極２１及びドレイン電極２２のアニール温度を、ゲート電極２３のアニール温度と略等しくすることが可能となる。これにより、ソース電極２１及びドレイン電極２２に対するアニール処理（熱処理）と、ゲート電極２３に対するアニール処理（熱処理）とを一括して行うことが可能となる。本発明の実施形態に係る半導体装置１の製造方法によれば、ソース電極２１及びドレイン電極２２に対するアニール処理（熱処理）と、ゲート電極２３に対するアニール処理（熱処理）とが一括して行われるので、これらのアニール処理（熱処理）を２回に分けて実施する場合と比較して、プロセスコストの低減及びリードタイムの短縮を実現することが可能となる。
【００４２】
Ｔｉ−Ａｌ−Ｎｉ−Ａｕの積層膜によって構成されるソース電極及びドレイン電極を有する従来のＨＥＭＴの製造方法によれば、ソース電極及びドレイン電極のアニール温度として必要な温度は約８５０℃であり、ゲート電極を８５０℃もの高温に曝すことを回避するために、ゲート電極は、ソース電極及びドレイン電極のアニール処理後に形成することが必要とされていた。しかしながら、化合物半導体を含んで構成されるＨＥＭＴにおいては、製造工程の進行に伴い、化合物半導体中の結晶欠陥が増加する傾向があり、ゲート電極を製造工程の後半に形成すると結晶欠陥の増加に起因して、ＨＥＭＴの電気特性が低下するおそれがある。従って、ゲート電極は、製造工程の比較的早い段階で形成されることが好ましい。
【００４３】
本発明の実施形態に係る半導体装置１の製造方法によれば、上記のとおり、ソース電極２１及びドレイン電極２２に対するアニール処理と、ゲート電極２３に対するアニール処理とが一括して行われるので、ゲート電極２３を、ソース電極２１及びドレイン電極２２の形成前に形成することが可能である。ゲート電極２３をソース電極２１及びドレイン電極２２の形成前に形成することで化合物半導体中の結晶欠陥の影響を受けにくくすることができ、従って、半導体装置１の電気特性の低下を抑制することが可能となる。
【００４４】
なお、結晶欠陥による電気特性の低下が問題とならない場合には、電子発生層１３及び電子走行層１２を部分的に除去するためのエッチングの完了後（図４Ｂ）、ソース電極２１及びドレイン電極２２を形成し（図５）、その後、ゲート電極２３を形成してもよい（図４Ｄ）。この場合においても、ソース電極２１、ドレイン電極２２及びゲート電極２３の形成後、これらの電極に対するアニール処理（熱処理）が一括して行われる。
【符号の説明】
【００４５】
１・・・半導体装置、１０・・・基板、１１・・・バッファ層、１２・・・電子走行層、１２・・・電子発生層、２１・・・ソース電極、２２・・・ドレイン電極、２３・・・ゲート電極、３１・・・第１の導電膜、３２・・・第２の導電膜、３３・・・第３の導電膜、４１・・・第４の導電膜、４２・・・第５の導電膜
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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