(57)【要約】【課題】起動プログラム専用の記憶装置が不要な情報処理装置を提供する。【解決手段】起動時に読み出されて実行される起動プログラムが予め記憶された記憶装置と、起動時に使用される第１端子と、第１端子とは種類が異なり起動後に使用される第２端子とを備え、起動プログラムの展開後は制御信号を出力する制御部と、第１伝送路を介して制御部の前記第１端子と接続される第３端子と、第１伝送路とは種類が異なる第２伝送路を介して制御部の第２端子と接続される第４端子と、第３伝送路を介して記憶装置と接続される第５端子と、制御信号が入力される第６端子とを備えた切替部であって、起動時には第３端子と第５端子とが接続され、起動後は第４端子と第５端子とが接続されるように、第６端子から入力された制御信号に応じて切り替えられる切替部と、を備えた情報処理装置である。【選択図】図１
2020030756.tif 000002
【特許請求の範囲】
【請求項１】
起動時に読み出されて実行される起動プログラムが予め記憶された記憶装置と、
起動時に使用される第１端子と、前記第１端子とは種類が異なり起動後に使用される第２端子とを備え、前記起動プログラムの展開後は制御信号を出力する制御部と、
第１伝送路を介して前記制御部の前記第１端子と接続される第３端子と、前記第１伝送路とは種類が異なる第２伝送路を介して前記制御部の前記第２端子と接続される第４端子と、第３伝送路を介して前記記憶装置と接続される第５端子と、制御信号が入力される第６端子とを備えた切替部であって、  
起動時には前記第３端子と前記第５端子とが接続され、起動後は前記第４端子と前記第５端子とが接続されるように、前記第６端子から入力された制御信号に応じて切り替えられる切替部と、
を備えた情報処理装置。
【請求項２】
前記記憶装置は、データの読み出しやデータの書き込みが可能な記憶装置であり、
前記制御部は、起動後は、前記記憶装置に対するデータの書き込み、及び前記記憶装置に記憶されたデータの読み出しの少なくとも一方を行う、
請求項１に記載の情報処理装置。
【請求項３】
前記制御部は、前記起動プログラムが記憶されている領域への書き込みを禁止する、
請求項２に記載の情報処理装置。
【請求項４】
前記第３伝送路は、前記第１伝送路とは種類が異なり且つ前記第２伝送路とは種類が共通し、
前記切替部は、前記第１伝送路により伝送されたデータの形式を、前記第３伝送路を伝送するデータの形式に変換すると共に、前記第３伝送路により伝送されたデータの形式を、前記第１伝送路を伝送するデータの形式に変換する変換部を更に備える、
請求項１から請求項３までのいずれか１項に記載の情報処理装置。
【請求項５】
前記第１伝送路は、前記第２伝送路及び前記第３伝送路の各々よりもデータが伝送される速度が速い、
請求項４に記載の情報処理装置。
【請求項６】
起動時には、前記制御部の回路基板に設けられたプルアップ抵抗により予め定めた値の制御信号を出力する、
請求項１から請求項５までのいずれか１項に記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置に関する。
【背景技術】
【０００２】
特許文献１は、着脱可能でデータの読み出しと書き込みの少なくとも一方が可能な複数のカード型メモリと、電子機器本体とを接続するカード型メモリのインターフェース回路であって、前記複数のカード型メモリは、ブートプログラムデータが記録された第１のカード型メモリと、画像データ等を転送して蓄積する第２のカード型メモリとを少なくとも含み、前記複数のカード型メモリとそれぞれ接続され、前記複数のカード型メモリのいずれか一つにアクセスして、データの読み出しと書き込みの少なくとも一方を行うカードアクセス制御手段と、前記第１のカード型メモリから転送されるブートプログラムデータに基づいて前記電子機器本体のシステム起動を制御する起動制御手段と、前記第２のカード型メモリと前記電子機器本体のメモリとの間のデータ転送を制御する転送制御手段と、前記起動制御手段と前記転送制御手段との選択を前記電子機器本体からの信号に基づいて行う選択手段と、前記電子機器本体から前記選択手段の選択を指示する信号と、前記カードアクセス制御手段のデータ転送状態を示す信号とに基づいて、前記選択手段の切り替え制御を行う切り替え制御手段と、を備え、前記切り替え制御手段は、前記電子機器本体から前記選択手段の選択を指示する信号が切り替わると共に、前記カードアクセス制御手段によるデータ転送状態が停止状態にある時に、前記選択手段を切り替える切替制御信号を出力することを特徴とするカード型メモリのインターフェース回路を開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４５０８６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
中央処理装置（ＣＰＵ）は、起動時に使用される専用のインターフェース部（専用Ｉ／Ｆ部）を含む複数のＩ／Ｆを備えている。従来、起動プログラムはＣＰＵの専用Ｉ／Ｆに接続された専用の記憶装置に記憶されており、起動時には専用の記憶装置から起動プログラムを読み出していた。
本発明の目的は、起動プログラム専用の記憶装置が不要な、情報処理装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の情報処理装置の各態様について説明する。
第１の態様は、起動時に読み出されて実行される起動プログラムが予め記憶された記憶装置と、起動時に使用される第１端子と、前記第１端子とは種類が異なり起動後に使用される第２端子とを備え、前記起動プログラムの展開後は制御信号を出力する制御部と、第１伝送路を介して前記制御部の前記第１端子と接続される第３端子と、前記第１伝送路とは種類が異なる第２伝送路を介して前記制御部の前記第２端子と接続される第４端子と、第３伝送路を介して前記記憶装置と接続される第５端子と、制御信号が入力される第６端子とを備えた切替部であって、起動時には前記第３端子と前記第５端子とが接続され、起動後は前記第４端子と前記第５端子とが接続されるように、前記第６端子から入力された制御信号に応じて切り替えられる切替部と、を備えた情報処理装置である。
【０００６】
第２の態様は、前記記憶装置は、データの読み出しやデータの書き込みが可能な記憶装置であり、前記制御部は、起動後は、前記記憶装置に対するデータの書き込み、及び前記記憶装置に記憶されたデータの読み出しの少なくとも一方を行う、第１の態様の情報処理装置。
【０００７】
第３の態様は、前記制御部は、前記起動プログラムが記憶されている領域への書き込みを禁止する、第２の態様の情報処理装置である。
【０００８】
第４の態様は、前記第３伝送路は、前記第１伝送路とは種類が異なり且つ前記第２伝送路とは種類が共通し、前記切替部は、前記第１伝送路により伝送されたデータの形式を、前記第３伝送路を伝送するデータの形式に変換すると共に、前記第３伝送路により伝送されたデータの形式を、前記第１伝送路を伝送するデータの形式に変換する変換部を更に備える、第１の態様から第３の態様までのいずれか１つの態様の情報処理装置である。
【０００９】
第５の態様は、前記第１伝送路は、前記第２伝送路及び前記第３伝送路の各々よりもデータが伝送される速度が速い、第４の態様の情報処理装置である。
【００１０】
第６の態様は、起動時には、前記制御部の回路基板に設けられたプルアップ抵抗により予め定めた値の制御信号を出力する、第１の態様から第５の態様までのいずれか１つの態様の情報処理装置である。
【発明の効果】
【００１１】
本発明によれば、起動プログラム専用の記憶装置が不要な、情報処理装置を提供することができる。
【００１２】
第２の態様によれば、記憶装置を１つにまとめることができる。
【００１３】
第３の態様によれば、起動プログラムは書き換えることができない。
【００１４】
第４の態様によれば、伝送路の種類が異なっていてもデータを伝送することができる。
【００１５】
第５の態様によれば、起動プログラムの読み出しに比べて、データ転送は高速に行うことができる。
【００１６】
第６の態様によれば、起動時にも制御信号を出力することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態に係る情報処理装置の構成の一例を示すブロック図である。
【図２】従来の情報処理装置の構成の一例を示すブロック図である。
【図３】制御信号を出力する機構の一例を示す模式図である。
【図４】状態に応じた制御信号の一例を示す図表である。
【図５】電源投入以後のデータ転送の一例を示すタイムチャートである。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。
【００１９】
＜情報処理装置＞
まず、情報処理装置について説明する。
図１は本発明の実施の形態に係る情報処理装置の構成の一例を示すブロック図である。情報処理装置１０は、中央処理装置（ＣＰＵ）２０、起動プログラム５０を記憶した記憶装置４０、及び切替部３０を備えている。ＣＰＵ２０が「制御部」の一例である。
【００２０】
切替部３０は、ＣＰＵ２０と記憶装置４０とを接続するインターフェース（Ｉ/Ｆ）を切り替える。起動プログラムは、情報処理装置への電源投入時に、オペレーション・システム（ＯＳ）等の基本的なソフトウェアを展開する処理を実行するプログラムである。起動とは、ＯＳを起動することである。起動は、ブート（boot）とも称される。
【００２１】
記憶装置４０は、データの読み出しやデータの書き込みが可能な記憶装置である。以下では、データの読み出しやデータの書き込みを「データ転送」という。記憶装置４０は、データの書き込みが禁止されたＲＯＭ領域を備えている。起動プログラム５０は、このＲＯＭ領域に記憶されている。ＲＯＭ領域には、起動プログラム５０の外に、ＯＳのプログラム等も記憶されている。
【００２２】
記憶装置４０としては、例えば、組み込み用のマルチメディアカード（ｅＭＭＣ：embedded Multi Media Card）を用いてもよい。ｅＭＭＣは、ＮＡＮＤフラッシュメモリと制御回路とを備えた記憶装置の１種である。ｅＭＭＣは、情報処理装置に組み込まれて、内蔵された記憶装置として機能する。ｅＭＭＣは、ハードディスク装置（ＨＤＤ）に比べて構造が簡単で、ＨＤＤよりも高速にデータの読み書きを行うことができる。また、例えば、組み込み用のＳＤカードを、記憶装置４０として用いてもよい。
【００２３】
ＣＰＵ２０は、複数の端子を備えている。図示した例では、ＣＰＵ２０は、第１端子２２、第２端子２４、第７端子２６、及び第８端子２８を備えている。ＣＰＵ２０の第８端子２８には、例えば、外部記憶装置４２が接続されている。切替部３０も、複数の端子を備えている。図示した例では、切替部３０は、第３端子３２、第４端子３４、第５端子３８、及び第６端子３６を備えている。
【００２４】
ＣＰＵ２０の第１端子２２と、切替部３０の第３端子３２とは、第１伝送路５２で接続されている。第１伝送路５２を介した接続を「第１Ｉ/Ｆ」という。第１伝送路５２は、例えば、情報処理装置の内部で使用されるデバイス同士を接続するシリアルバスである。シリアルバスは、１ビットずつデータを伝送する。複数ビットずつデータを伝送するパラレルバスに比べてデータ転送の速度が遅い。具体的には、第１伝送路５２を、シリアル・ペリフェラル・インタフェース(ＳＰＩ：Serial Peripheral Interface)等としてもよい。
【００２５】
ＣＰＵ２０の第２端子２４と、切替部３０の第４端子３４とは、第２伝送路５４で接続されている。第２伝送路５４を介した接続を「第２Ｉ/Ｆ」という。切替部３０の第５端子３８と記憶装置４０とは、第３伝送路５８で接続されている。ＣＰＵ２０の第７端子２６と、切替部３０の第６端子３６とは、制御信号を送信する信号線５６で接続されている。第３伝送路５８は、「第１Ｉ/Ｆ」及び「第２Ｉ/Ｆ」の両方で共用される。
【００２６】
第２伝送路５４と第１伝送路５２とは、伝送されるデータの形式が異なる。第２伝送路５４と第３伝送路５８とは、伝送されるデータの形式が共通する。第２伝送路５４及び第３伝送路５８は、例えば、データ転送に用いられるデータバスである。データバスは、パラレルバスである。パラレルバスは、シリアルバスに比べてデータ転送の速度が速い。具体的には、第２伝送路５４及び第３伝送路５８の各々を、ＳＤカードインターフェイス等としてもよい。
【００２７】
なお、第１伝送路５２、第２伝送路５４、及び第３伝送路５８の各々は、接続状態が無効ではデータを伝送できず、接続状態が有効になった場合にデータを伝送する。
【００２８】
切替部３０は、上記複数の端子の外に、変換部３５及び選択部３７を備えている。選択部３７は、制御信号に応じて、ＣＰＵ２０と記憶装置４０とを「第１Ｉ/Ｆ」で接続するか、「第２Ｉ/Ｆ」で接続するかを選択する。記憶装置４０から起動プログラム５０を読み出す場合（起動時）には、ＣＰＵ２０と記憶装置４０との間を「第１Ｉ/Ｆ」で接続する。また、記憶装置４０との間でデータ転送を行う場合（起動後）は、ＣＰＵ２０と記憶装置４０との間を「第２Ｉ/Ｆ」で接続する。なお、起動後は、ＣＰＵ２０と外部記憶装置４２との間でデータ転送を行ってもよい。
【００２９】
変換部３５は、第３端子３２と選択部３７との間に配置される。第１伝送路５２により伝送されたデータの形式を、第３伝送路５８を伝送可能なデータの形式に変換する。また、変換部３５は、第３伝送路５８により伝送されたデータの形式を、第１伝送路５２を伝送可能なデータの形式に変換する。データ形式の変換としては、例えば、シリアルパラレル変換、プロトコル変換等を行う。
【００３０】
（従来の構成との相違点）
ここで、従来の情報処理装置の構成との相違点を説明する。
図２は従来の情報処理装置の構成の一例を示すブロック図である。従来の情報処理装置１０Ａは、ＣＰＵ２０、起動プログラム５０を記憶した第１記憶装置４４、及び第２記憶装置４６を備えている。第１記憶装置４４は、起動プログラム５０専用の記憶装置であり、データの書き込みが禁止されている。第２記憶装置４６は、データの読み出しやデータの書き込みが可能な記憶装置である。
【００３１】
ＣＰＵ２０の第１端子２２と、第１記憶装置４４とは、第１伝送路５２で接続されている。ＣＰＵ２０の第２端子２４と、第２記憶装置４６とは、第２伝送路５４で接続されている。起動時には、第１伝送路５２を介して、第１記憶装置４４から起動プログラム５０を読み出す。起動後には、第２伝送路５４を介して、第２記憶装置４６との間でデータ転送を行う。
【００３２】
起動プログラム５０の読み出しには第１伝送路５２を用い、データ転送には第２伝送路５４を用いる。この点は、本実施の形態と同様であるが、従来は、起動プログラム５０専用の第１記憶装置４４を、第２記憶装置４６とは別に設けていた。したがって、従来の情報処理装置１０Ａでは、第１記憶装置４４に接続するか、第２記憶装置４６に接続するかを選択する。即ち、従来は、接続先である記憶装置を切り替えていた。
【００３３】
これに対し、本実施の形態では、図１に示すように、記憶装置は１つにまとめられる。起動プログラム５０は、データ転送に用いる記憶装置４０に記憶されている。そして、ＣＰＵ２０と記憶装置４０とを「第１Ｉ/Ｆ」で接続するか、「第２Ｉ/Ｆ」で接続するかを選択する。即ち、ＣＰＵ２０と記憶装置４０とを接続するＩ/Ｆを切り替える。
【００３４】
（制御信号）
次に、制御信号が出力される仕組みについて説明する。  
図３は制御信号を出力する機構の一例を示す模式図である。起動時、即ち、起動プログラムの展開前には、ＣＰＵ３０は各部を制御できない。そこで、図３に示すように、ＣＰＵ２０の第７端子２６と、切替部３０の第６端子３６とを、オープンドレインで接続する。制御信号の値は、ハイレベル（Ｈ）またはローレベル（Ｌ）である。ハイレベル（Ｈ）は、電圧レベルが閾値より高いレベルである。ローレベル（Ｌ）は、電圧レベルが閾値以下のレベルである。
【００３５】
第７端子２６は、電界効果トランジスタ（ＦＥＴ：Field effect transistor）を備えている。ＦＥＴのドレイン端子に接続された信号線５６に、一端が接地されたプルアップ抵抗６０を接続する。プルアップ抵抗６０により、制御信号の初期値が「Ｈ」に固定される。プルアップ抵抗６０は、例えば、ＣＰＵ３０と同じ基板に設けられる。
【００３６】
図４は状態に応じた制御信号の一例を示す図表である。ＣＰＵの状態、Ｇ信号、及びＦＥＴ状態に応じた制御信号の値を表す。Ｇ信号は、ＦＥＴのゲート端子に入力される信号である。Ｇ信号の値は、ＨまたはＬである。ＣＰＵの状態が初期状態、第１Ｉ/Ｆ選択時など、起動プログラムの展開前は、Ｇ信号は「Ｌ」であり、ＦＥＴ状態は「ＯＦＦ」である。従って、プルアップ抵抗６０により、制御信号は「Ｈ」になる。
【００３７】
ＣＰＵの状態が第２Ｉ/Ｆ選択時など、起動プログラムの展開後は、ＣＰＵ３０は各部を制御可能になる。ＣＰＵ３０がＦＥＴを制御してＯＮ/ＯＦＦを切り替える。Ｇ信号が「Ｈ」、ＦＥＴ状態が「ＯＮ」の場合は、制御信号は「Ｌ」になる。Ｇ信号が「Ｌ」、ＦＥＴ状態が「ＯＦＦ」の場合は、制御信号は「Ｈ」になる。
【００３８】
＜動作＞
次に、情報処理装置の動作について説明する。
図５は電源投入以後のデータ転送の一例を示すタイムチャートである。図１も参照して、情報処理装置１０の動作について説明する。
【００３９】
まず、電源が投入されると、上記の通り、制御信号「Ｈ」が出力される。出力された制御信号「Ｈ」は、信号線５６及び第６端子３６を介して、切替部３０の選択部３７に入力される。制御信号「Ｈ」が入力されると、選択部３７は、ＣＰＵ２０と記憶装置４０とを「第１Ｉ/Ｆ」で接続することを選択する。切替部３０は、第３端子３２と第５端子３８とが接続されるように、接続を切り替える。即ち、第１伝送路及び第３伝送路は、接続状態が「有効」になり、第２伝送路は、接続状態が「無効」になる。
【００４０】
ＣＰＵ２０は、記憶装置４０に「第１Ｉ/Ｆ」で接続して、起動プログラム５０を読み出す。起動プログラム５０は、第３伝送路５８により第５端子３８まで伝送される。第３伝送路５８により伝送された起動プログラム５０は、変換部３５により、第１伝送路５２を伝送可能なデータ形式に変換される。データ形式が変換された起動プログラム５０は、第１伝送路５２により第３端子３２から第１端子２２まで伝送される。ＣＰＵ２０は、読み出した起動プログラム５０を、ＲＡＭ（図示せず）上に展開する。
【００４１】
起動プログラム５０の展開が終わると、ＣＰＵ３０は、制御信号「Ｌ」を出力する。出力された制御信号「Ｈ」は、信号線５６及び第６端子３６を介して、切替部３０の選択部３７に入力される。選択部３７は、ＣＰＵ２０と記憶装置４０とを「第２Ｉ/Ｆ」で接続することを選択する。切替部３０は、第４端子３４と第５端子３８とが接続されるように、接続を切り替える。即ち、第２伝送路及び第３伝送路は、接続状態が「有効」になり、第１伝送路は、接続状態が「無効」になる。
【００４２】
ＣＰＵ２０は、記憶装置４０に「第２Ｉ/Ｆ」で接続して、記憶装置４０に記憶されたＯＳプログラムを読み出す。ＯＳプログラムは、第３伝送路５８により第５端子３８まで伝送される。ＯＳプログラムは、第２伝送路５４により第４端子３４から第２端子２４まで伝送される。ＣＰＵ２０は、読み出したＯＳプログラムを、ＲＡＭ（図示せず）上に展開する。これにより、ＯＳが起動する。
【００４３】
起動後も、ＣＰＵ２０と記憶装置４０とは「第２Ｉ/Ｆ」で接続される。ＣＰＵ２０は、「第２Ｉ/Ｆ」を介して、記憶装置４０に記憶されたデータを読み込んだり、記憶装置４０にデータを書き込んだりする。
【００４４】
＜変形例＞
なお、上記実施の形態で説明した情報処理装置の構成は一例であり、本発明の主旨を逸脱しない範囲内においてその構成を変更してもよいことは言うまでもない。
【符号の説明】
【００４５】
１０   情報処理装置
１０Ａ 情報処理装置
２２   第１端子
２４   第２端子
２６   第７端子
２８   第８端子
３０   切替部
３２   第３端子
３４   第４端子
３５   変換部
３６   第６端子
３７   選択部
３８   端子
４０   記憶装置
４４   第１記憶装置
４６   第２記憶装置
５０   起動プログラム
５２   第１伝送路
５４   第２伝送路
５６   信号線
５８   第３伝送路
６０   プルアップ抵抗
【図１】
2020030756.tif 000003
【図２】
2020030756.tif 000004
【図３】
2020030756.tif 000005
【図４】
2020030756.tif 000006
【図５】
2020030756.tif 000007