(57)【要約】【課題】従来に比べてアクティブ領域に流れる電流の許容量の低減を抑制でき、かつ、ターンオフ時のノイズ発生を抑制することができる半導体装置を提供する。【解決手段】ソース電極５で覆われた領域に設定されたアクティブ領域１４と、ゲート電極４（ゲートパッド）で覆われた領域に設定されたキャパシタ領域１６と、アクティブ領域１４に形成されたゲートトレンチ２７と、ゲートトレンチ２７に埋め込まれたポリシリコンゲート３３と、キャパシタ領域１６に形成されたキャパシタトレンチ３６と、キャパシタトレンチ３６に埋め込まれ、ソース電極５に電気的に接続されたポリシリコン電極４４とを含む、半導体装置１を提供する。【選択図】図２
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【特許請求の範囲】
【請求項１】
表面および裏面を有する半導体層と、
前記半導体層の前記表面上に形成された絶縁膜と、
前記絶縁膜上に形成され、互いに間隔を空けて配置された第１表面電極層および第２表面電極層と、
前記半導体層の裏面に形成された裏面電極層と、
前記半導体層の前記表面において前記第１表面電極層で覆われた領域に設定されたアクティブ領域と、
前記半導体層の前記表面において前記第２表面電極層で覆われた領域に設定されたキャパシタ領域と、
前記アクティブ領域に形成された第１トレンチと、
前記第１トレンチの内面に形成された第１絶縁膜と、
前記第１トレンチに埋め込まれ、前記第１表面電極層と前記裏面電極層との間に流れる電流のオン／オフを制御する第１埋め込み電極と、
前記キャパシタ領域に形成された第２トレンチと、
前記第２トレンチの内面に形成された第２絶縁膜と、
前記第２トレンチに埋め込まれ、前記第１表面電極層に電気的に接続された第２埋め込み電極とを含む、半導体装置。
【請求項２】
複数の前記第１トレンチが、互いに間隔を空けてストライプ状に配列されており、
複数の前記第２トレンチが、互いに間隔を空けて、前記第１トレンチのストライプ方向に交差する方向に延びるストライプ状に配列されている、請求項１に記載の半導体装置。
【請求項３】
前記第１トレンチのストライプ方向と前記第２トレンチのストライプ方向とが、互いに直交している、請求項２に記載の半導体装置。
【請求項４】
前記第１トレンチは、前記第２トレンチよりも広い幅を有している、請求項２または３に記載の半導体装置。
【請求項５】
前記複数の第１トレンチのピッチＰ１は、前記複数の第２トレンチのピッチＰ２よりも広い、請求項２〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記第２絶縁膜は、前記第２トレンチの側部に形成された第１部分と、前記第２トレンチの底部に形成された第２部分とを含み、
前記第２絶縁膜の前記第２部分は、前記第２絶縁膜の前記第１部分よりも小さな厚さを有している、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記半導体層は、前記半導体層の前記表面から前記裏面に向かう方向において、前記第１トレンチに沿って順に形成された第１導電型のソース領域、第２導電型のチャネル領域および第１導電型のドリフト領域を含み、
前記第１埋め込み電極は、ゲート電極を含み、
前記第１表面電極層は、前記絶縁膜を通って前記ソース領域および前記チャネル領域に電気的に接続されたソース電極を含み、
前記第２表面電極層は、前記ゲート電極に電気的に接続されたゲートパッドを含み、
前記裏面電極層は、前記ドリフト領域に電気的に接続されたドレイン電極を含む、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記半導体層は、前記半導体層の前記表面から前記裏面に向かう方向において、前記第１トレンチに沿って順に形成された第１導電型のエミッタ領域、第２導電型のベース領域および第１導電型のドリフト領域と、前記ドリフト領域に対して前記半導体層の前記裏面側に配置された第２導電型のコレクタ領域とを含み、
前記第１埋め込み電極は、ゲート電極を含み、
前記第１表面電極層は、前記絶縁膜を通って前記エミッタ領域および前記ベース領域に電気的に接続されたエミッタ電極を含み、
前記第２表面電極層は、前記ゲート電極に電気的に接続されたゲートパッドを含み、
前記裏面電極層は、前記コレクタ領域に電気的に接続されたコレクタ電極を含む、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項９】
前記第２トレンチの底部に形成され、前記ドリフト領域よりも高い不純物濃度を有する第１導電型領域をさらに含む、請求項７または８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
たとえば、ＤＣ／ＤＣコンバータその他の高速スイッチング動作回路は、電源電圧を高速でスイッチングするスイッチング素子を含む。スイッチング素子には、シリコン半導体で活性層を形成したＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect-Transistor)が適用されている。
このような回路では、回路内の寄生インダクタンスに起因して、ターンオフ時にスイッチング素子のソース−ドレイン電圧が急上昇して大きな損失が発生する場合がある。この種の損失は、ソース−ドレイン間に、キャパシタ（スナバ回路）を設けることによって低減することができる。
【０００３】
スナバ回路を搭載した半導体装置として、特許文献１は、第１導電型の半導体基板と、半導体基板上の一部に設けられた第２導電型の半導体層と、半導体層内にゲート絶縁膜を介して設けられた複数の第１電極と、半導体層から隔離し、容量絶縁膜を介して半導体基板内に設けられた第２電極と、半導体基板上に設けられ、複数の第１電極間、および第１電極と第２電極間において半導体層と接し、かつ第２電極と電気的に接続されたソース電極とを有する半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１１６６３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の半導体装置では、スナバ回路を構成するキャパシタは、ゲートパッドの側方の領域に配置されている。そのため、ＭＯＳＦＥＴ領域の一部を犠牲にしてキャパシタ用の領域を設けなければならず、ＭＯＳＦＥＴ領域の電流の許容量が低減するという課題がある。
本発明の目的は、従来に比べてアクティブ領域に流れる電流の許容量の低減を抑制でき、かつ、ターンオフ時のノイズ発生を抑制することができる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一実施形態に係る半導体装置は、表面および裏面を有する半導体層と、前記半導体層の前記表面上に形成された絶縁膜と、前記絶縁膜上に形成され、互いに間隔を空けて配置された第１表面電極層および第２表面電極層と、前記半導体層の裏面に形成された裏面電極層と、前記半導体層の前記表面において前記第１表面電極層で覆われた領域に設定されたアクティブ領域と、前記半導体層の前記表面において前記第２表面電極層で覆われた領域に設定されたキャパシタ領域と、前記アクティブ領域に形成された第１トレンチと、前記第１トレンチの内面に形成された第１絶縁膜と、前記第１トレンチに埋め込まれ、前記第１表面電極層と前記裏面電極層との間に流れる電流のオン／オフを制御する第１埋め込み電極と、前記キャパシタ領域に形成された第２トレンチと、前記第２トレンチの内面に形成された第２絶縁膜と、前記第２トレンチに埋め込まれ、前記第１表面電極層に電気的に接続された第２埋め込み電極とを含む。
【０００７】
この構成によれば、第２表面電極層で覆われた領域をキャパシタ領域として有効活用することによって、キャパシタ領域の確保のためにアクティブ領域を犠牲にする必要がない。その結果、アクティブ領域を広く使用できるので、アクティブ領域に流れる電流の許容量の低減を抑制することができる。
また、キャパシタ領域には、第２絶縁膜を挟んで対向する第２埋め込み電極および半導体層の一部によって構成されたキャパシタが形成されている。このキャパシタは、第１表面電極層と裏面電極層との間の電流経路に対して並列に接続されている。これにより、第１表面電極層と裏面電極層との間の電流経路のターンオフ時のノイズ発生を抑制することができる。
【０００８】
本発明の一実施形態に係る半導体装置では、複数の前記第１トレンチが、互いに間隔を空けてストライプ状に配列されており、複数の前記第２トレンチが、互いに間隔を空けて、前記第１トレンチのストライプ方向に交差する方向に延びるストライプ状に配列されていてもよい。
この構成によれば、半導体ウエハ上に本発明の一実施形態に係る半導体装置の素子構造を作製する際に、ウエハが反ることを抑制することができる。たとえば、第１トレンチおよび第２トレンチが、互いに同じ方向に延びるストライプ状である場合、半導体ウエハの表面全体に広がる絶縁膜（たとえば、前記半導体層の表面上の絶縁膜）を形成したときにウエハに反りが発生し易い。
【０００９】
本発明の一実施形態に係る半導体装置では、前記第１トレンチのストライプ方向と前記第２トレンチのストライプ方向とが、互いに直交していてもよい。
本発明の一実施形態に係る半導体装置では、前記第１トレンチは、前記第２トレンチよりも広い幅を有していてもよい。
本発明の一実施形態に係る半導体装置では、前記複数の第１トレンチのピッチＰ１は、前記複数の第２トレンチのピッチＰ２よりも広くてもよい。
【００１０】
本発明の一実施形態に係る半導体装置では、前記第２絶縁膜は、前記第２トレンチの側部に形成された第１部分と、前記第２トレンチの底部に形成された第２部分とを含み、前記第２絶縁膜の前記第２部分は、前記第２絶縁膜の前記第１部分よりも小さな厚さを有していてもよい。
この構成によれば、第２絶縁膜（第２部分）を挟んで対向する第２埋め込み電極と半導体層の一部との距離を短くできるので、キャパシタの容量を増やすことができる。
【００１１】
本発明の一実施形態に係る半導体装置では、前記半導体層は、前記半導体層の前記表面から前記裏面に向かう方向において、前記第１トレンチに沿って順に形成された第１導電型のソース領域、第２導電型のチャネル領域および第１導電型のドリフト領域を含み、前記第１埋め込み電極は、ゲート電極を含み、前記第１表面電極層は、前記絶縁膜を通って前記ソース領域および前記チャネル領域に電気的に接続されたソース電極を含み、前記第２表面電極層は、前記ゲート電極に電気的に接続されたゲートパッドを含み、前記裏面電極層は、前記ドリフト領域に電気的に接続されたドレイン電極を含んでいてもよい。
【００１２】
本発明の一実施形態に係る半導体装置では、前記半導体層は、前記半導体層の前記表面から前記裏面に向かう方向において、前記第１トレンチに沿って順に形成された第１導電型のエミッタ領域、第２導電型のベース領域および第１導電型のドリフト領域と、前記ドリフト領域に対して前記半導体層の前記裏面側に配置された第２導電型のコレクタ領域とを含み、前記第１埋め込み電極は、ゲート電極を含み、前記第１表面電極層は、前記絶縁膜を通って前記エミッタ領域および前記ベース領域に電気的に接続されたエミッタ電極を含み、前記第２表面電極層は、前記ゲート電極に電気的に接続されたゲートパッドを含み、前記裏面電極層は、前記コレクタ領域に電気的に接続されたコレクタ電極を含んでいてもよい。
【００１３】
本発明の一実施形態に係る半導体装置は、前記第２トレンチの底部に形成され、前記ドリフト領域よりも高い不純物濃度を有する第１導電型領域をさらに含んでいてもよい。
この構成によれば、第２埋め込み電極と第１導電型領域との距離が近くなるため、キャパシタの容量を増やすことができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の一実施形態に係る半導体装置を備える半導体パッケージの外観図である。
【図２】図２は、前記半導体装置の模式的な平面図である。
【図３】図３Ａおよび図３Ｂは、前記半導体装置の模式的な断面図であって、それぞれ、図２のＡ−Ａ断面およびＢ−Ｂ断面を示す図である。
【図４】図４Ａおよび図４Ｂは、図３Ａおよび図３Ｂの半導体装置の製造工程の一部を示す図である。
【図５】図５Ａおよび図５Ｂは、図４Ａおよび図４Ｂの次の工程を示す図である。
【図６】図６Ａおよび図６Ｂは、図５Ａおよび図５Ｂの次の工程を示す図である。
【図７】図７Ａおよび図７Ｂは、図６Ａおよび図６Ｂの次の工程を示す図である。
【図８】図８Ａおよび図８Ｂは、図７Ａおよび図７Ｂの次の工程を示す図である。
【図９】図９Ａおよび図９Ｂは、図８Ａおよび図８Ｂの次の工程を示す図である。
【図１０】図１０Ａおよび図１０Ｂは、図９Ａおよび図９Ｂの次の工程を示す図である。
【図１１】図１１は、前記半導体装置が使用されたスイッチング動作回路であるＤＣ／ＤＣコンバータの電気回路図である。
【図１２】図１２は、前記半導体装置が使用されたスイッチング動作回路であるＡＣ／ＤＣ電源回路（いわゆるＡＣアダプタ）の電気回路図である。
【図１３】図１３は、図２の半導体装置の変形例を示す図である。
【図１４】図１４は、図２の半導体装置の変形例を示す図である。
【図１５】図１５Ａおよび図１５Ｂは、図３Ａおよび図３Ｂの半導体装置の変形例を示す図である。
【発明を実施するための形態】
【００１５】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１を備える半導体パッケージ２００の外観図である。
半導体パッケージ２００は、半導体装置１と、リードフレーム２と、モールド樹脂３（図１では二点鎖線で示す）とを含む。
【００１６】
半導体装置１は、一方の表面に本発明の第２表面電極層の一例としてのゲート電極（ゲートパッド）４および本発明の第１表面電極層の一例としてのソース電極（ソースパッド）５を有し、他方の表面に本発明の裏面電極層の一例としてのドレイン電極６（図３Ａおよび図３Ｂ参照）を有している。ゲート電極４には、ソース電極５を取り囲むゲートフィンガー７が一体的に接続されている。
【００１７】
リードフレーム２は、ゲート端子を構成するゲートリード８と、ソース端子を構成するソースリード９と、ドレイン端子を構成するドレインリード１０とを有している。この実施形態では、ゲートリード８、ソースリード９およびドレインリード１０は、同一平面上に位置するように配置された板状体からなっていて、ドレインリード１０がゲートリード８およびソースリード９の間に配置されている。ドレインリード１０には、半導体装置１を支持するチップ支持部（アイランド）１１が一体的に形成されている。
【００１８】
半導体装置１は、チップ支持部１１に対してドレイン電極６を対向させて、いわゆるフェースアップ方式で当該チップ支持部１１上に実装（ダイボンディング）されている。これにより、ドレイン電極６がドレインリード１０に電気的に接続されている。ゲート電極４およびソース電極５は、ゲートリード８およびソースリード９にそれぞれワイヤボンディングによって電気的に接続されている。より具体的には、ゲート電極４にゲートワイヤ１２の一端が接続されており、そのゲートワイヤ１２の他端がゲートリード８に接続されている。同様に、ソース電極５に、ソースワイヤ１３の一端が接続されていて、そのソースワイヤ１３の他端がソースリード９に接続されている。
【００１９】
この実施形態では半導体装置１は、平面視においてほぼ矩形に形成されている。そして、その矩形の半導体装置１の一方表面において、１つの角部付近にゲート電極４が形成されている。そして、その他の領域を覆うようにソース電極５が形成されており、このソース電極５は、ゲート電極４に対応する凹部を当該角部付近に有している。
モールド樹脂３は、半導体装置１、ゲートワイヤ１２、ソースワイヤ１３、ならびにゲートリード８、ソースリード９およびドレインリード１０の各根本部を覆うように形成されている。チップ支持部１１の一方表面は、半導体装置１が搭載されてモールド樹脂３によって封止されたチップ搭載面である。チップ支持部１１の他方表面は、モールド樹脂３から露出した放熱面とされていてもよい。また、チップ支持部１１は、ソースリード９とは反対側の端部がモールド樹脂３から突出していてもよい。
【００２０】
図２は、半導体装置１の模式的な平面図である。図３Ａおよび図３Ｂは、半導体装置１の模式的な断面図であって、それぞれ、図２のＡ−Ａ断面およびＢ−Ｂ断面を示す図である。図３Ａがアクティブ領域１４の断面を示し、図３Ｂがキャパシタ領域１６の断面を示している。
半導体装置１は、たとえば図２に示すように、平面視正方形のチップ状である。チップ状の半導体装置１は、図２の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
【００２１】
半導体装置１は、その中央部に配置され、電界効果トランジスタとして機能するアクティブ領域１４（図２では二点鎖線で示す）と、アクティブ領域１４を取り囲む非アクティブ領域１５とを有している。
アクティブ領域１４は、ソース電極５で覆われた領域と定義してもよい。一方、非アクティブ領域１５は、アクティブ領域１４以外の領域、つまり、平面視においてソース電極５の外側の領域（ソース電極５で覆われていない領域）と定義してもよい。
【００２２】
非アクティブ領域１５は、さらに、ゲート電極４で覆われた領域であるキャパシタ領域１６（ゲートパッド下の領域であって、図２では二点鎖線で示す）と、半導体装置１の端面１９に沿う閉環状に形成され、アクティブ領域１４およびキャパシタ領域１６を取り囲む外周領域１７とを含む。
アクティブ領域１４において半導体装置１の表面には、ソース電極５が形成されている。ソース電極５は、平面視略四角形状であり、半導体装置１の表面のほぼ全域を覆うように形成されている。このソース電極５には、半導体装置１の１つの角部付近に除去領域１８が形成されている。この除去領域１８は、ソース電極５が形成されていない領域であり、ゲート電極４が配置された領域である。つまり、キャパシタ領域１６にゲート電極４（パッド）が配置され、外周領域１７には、ゲート電極４に連なるゲートフィンガー７が配置されている。
【００２３】
キャパシタ領域１６は、アクティブ領域１４に対して半導体装置１の端面１９側に隣接して配置されている。キャパシタ領域１６は、平面視において、半導体装置１の端面１９に面しない部分がアクティブ領域１４に取り囲まれている。この実施形態では、キャパシタ領域１６は、平面視略四角形状に形成されており、半導体装置１の端面１９に面しているキャパシタ領域１６の外側の一対の辺２０と、アクティブ領域１４に面している（端面１９に面していない）内側の一対の辺２１とを有しており、内側の一対の辺２１がアクティブ領域１４に隣接している。
【００２４】
次に、半導体装置１の内部構造について説明する。
半導体装置１は、半導体基板２２と、半導体基板２２の表面にエピタキシャル成長させられたエピタキシャル層２３とを有している。半導体基板２２およびエピタキシャル層２３は、半導体装置１の半導体活性領域を構成しており、本発明の半導体層の一例として定義されていてもよい。
【００２５】
半導体基板２２は、この実施形態では、ｎ＋型のシリコン基板であってもよい。むろん、半導体基板２２は、シリコン基板以外の基板、たとえば、炭化シリコン（ＳｉＣ）基板、窒化物半導体基板（たとえば、ＧａＮ基板）等の基板であってもよい。
アクティブ領域１４において、エピタキシャル層２３は、図３Ａに示すように、半導体基板２２に接するドリフト領域２４と、ドリフト領域２４上に積層されたチャネル領域２５と、チャネル領域２５上に積層されたソース領域２６とを有している。各不純物領域２４〜２６の導電型は、たとえば、ドリフト領域２４がｎ−型であり、チャネル領域２５がｐ型であり、ソース領域２６がｎ＋型であってもよい。
【００２６】
半導体装置１は、図２に示すように、平面視において互いに間隔を空けてストライプ状に配列された本発明の第１トレンチの一例としての複数のゲートトレンチ２７を有するトレンチゲート型ＭＯＳＦＥＴとしての基本構造を有している。ストライプ状のゲートトレンチ２７によって、平面視ストライプ状の複数のソース領域２６が区画されている。なお、図２では、アクティブ領域１４の一部のみにゲートトレンチ２７が形成されているが、ゲートトレンチ２７は、アクティブ領域１４の全体に形成されていてもよい。
【００２７】
ゲートトレンチ２７は、エピタキシャル層２３の表面２８から半導体基板２２の裏面２９に向かって形成されている。ゲートトレンチ２７の側部３０には、エピタキシャル層２３の表面２８から半導体基板２２の裏面２９に向かう方向に順に、ソース領域２６、チャネル領域２５およびドリフト領域２４が露出している。また、ゲートトレンチ２７の底部３１には、ドリフト領域２４が露出している。
【００２８】
ゲートトレンチ２７の側部３０および底部３１は、ゲートトレンチ２７の内面に側面および底面を区別する明確な境界がある場合、それぞれ、ゲートトレンチ２７の側面および底面と称してもよい。一方、ゲートトレンチ２７の内面に側面および底面を区別する明確な境界がない場合（たとえば、図３Ａのように、ゲートトレンチ２７の底部３１が断面視弧状である場合等）、少なくともドリフト領域２４のみが露出している部分をゲートトレンチ２７の底部３１と称してもよい。
【００２９】
ゲートトレンチ２７の内面には、本発明の第１絶縁膜の一例としてのゲート絶縁膜３２が形成されている。ゲート絶縁膜３２は、たとえば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）等の絶縁材料からなる。ゲート絶縁膜３２は、この実施形態では、ゲートトレンチ２７の内面全体にわたって、ほぼ一様な厚さを有している。
ゲートトレンチ２７には、ゲート絶縁膜３２の内側に、本発明の第１埋め込み電極の一例としてのポリシリコンゲート３３が埋め込まれている。よって、ポリシリコンゲート３３は、ゲートトレンチ２７の側部３０において、ゲート絶縁膜３２を介してチャネル領域２５に対向している。ポリシリコンゲート３３にしきい値以上の制御電圧を与えると、チャネル領域２５においてゲートトレンチ２７の側部３０（チャネル領域）の表面付近に反転層（チャネル）が形成される。このチャネルを介して、ソース領域２６およびドリフト領域２４の間が導通することになる。ポリシリコンゲート３３に与えられる制御電圧がしきい値未満のときは、チャネルが形成されず、ソース領域２６およびドリフト領域２４の間は遮断状態となる。
【００３０】
ポリシリコンゲート３３は、この実施形態では、ゲートトレンチ２７の底部３１からエピタキシャル層２３の表面２８に向かって、ソース領域２６の厚さ方向途中部まで埋め込まれている。これにより、ポリシリコンゲート３３は、エピタキシャル層２３の表面２８よりも低い位置（表面２８に対してゲートトレンチ２７の底部３１側の位置）に上面３４を有している。なお、ポリシリコンゲート３３は、別の言い方で、ゲート電極と称してもよい。この場合、ゲート電極４は、ポリシリコンゲート３３と区別するため、表面ゲート電極と称してもよい。
【００３１】
また、エピタキシャル層２３には、アクティブ領域１４においてコンタクトトレンチ３５が形成されている。コンタクトトレンチ３５は、たとえば図３Ａに示すように、互いに隣り合うゲートトレンチ２７の間に形成されていてもよい。
コンタクトトレンチ３５は、エピタキシャル層２３の表面２８から半導体基板２２の裏面２９に向かって形成され、チャネル領域２５の厚さ方向途中部に底部を有している。よって、コンタクトトレンチ３５の側部には少なくともソース領域２６が露出し、コンタクトトレンチ３５の底部にはチャネル領域２５が露出している。なお、図３Ａに示すように、コンタクトトレンチ３５の側部（この実施形態では、側面）に、チャネル領域２５の一部が露出していてもよい。
【００３２】
キャパシタ領域１６において、エピタキシャル層２３は、表面２８から半導体基板２２に至るまでの厚さ方向全体が、ドリフト領域２４で構成されている。
また、キャパシタ領域１６では、図２に示すように、本発明の第２トレンチの一例としての複数のキャパシタトレンチ３６が形成されている。
キャパシタトレンチ３６は、平面視において互いに間隔を空けてストライプ状に配列されている。この実施形態では、キャパシタトレンチ３６は、ゲートトレンチ２７のストライプ方向（図２では、紙面上下方向）に直交する方向（図２では、紙面左右方向）に延びている。なお、図示はしないが、キャパシタトレンチ３６は、ゲートトレンチ２７のストライプ方向に対して、斜めに交差する方向に延びていてもよい。
【００３３】
キャパシタトレンチ３６は、エピタキシャル層２３の表面２８から半導体基板２２の裏面２９に向かって形成されている。キャパシタトレンチ３６の側部３７および底部３８には、ドリフト領域２４が露出している。つまり、キャパシタトレンチ３６は、半導体基板２２に達しておらず、ドリフト領域２４内に底部３８を有していてもよい。
キャパシタトレンチ３６の側部３７および底部３８は、キャパシタトレンチ３６の内面に側面および底面を区別する明確な境界がある場合、それぞれ、キャパシタトレンチ３６の側面および底面と称してもよい。一方、キャパシタトレンチ３６の内面に側面および底面を区別する明確な境界がない場合（たとえば、図３Ｂのように、キャパシタトレンチ３６の底部３８が断面視弧状である場合等）、少なくとも弧状の部分をキャパシタトレンチ３６の底部３８と称してもよい。
【００３４】
また、キャパシタトレンチ３６の幅Ｗ２は、ゲートトレンチ２７の幅Ｗ１よりも狭くてもよい。また、キャパシタトレンチ３６の深さＤ２は、ゲートトレンチ２７の深さＤ１と同じであってもよい。また、キャパシタトレンチ３６のピッチＰ２（隣り合うキャパシタトレンチ３６の中央部間の距離  図２参照）は、ゲートトレンチ２７のピッチＰ１よりも狭くてもよい。
【００３５】
また、キャパシタトレンチ３６は、図２に示すように、キャパシタ領域１６からアクティブ領域１４に向かって延び、アクティブ領域１４に配置された部分を含んでいる。この実施形態では、複数のストライプ状のキャパシタトレンチ３６は、キャパシタ領域１６とアクティブ領域１４との境界部に跨って設けられており、アクティブ領域１４に配置された端部３９を有している。
【００３６】
また、エピタキシャル層２３（ドリフト領域２４）において、キャパシタトレンチ３６の底部３８には、ドリフト領域２４よりも高い不純物濃度を有する高濃度不純物領域４０が形成されている。高濃度不純物領域４０は、この実施形態では、ｎ−型のドリフト領域２４よりも高い不純物濃度を有するｎ型半導体領域またはｎ＋型半導体領域であってもよい。
【００３７】
キャパシタトレンチ３６の内面には、本発明の第２絶縁膜の一例としての容量膜４１が形成されている。容量膜４１は、ゲート絶縁膜３２と同じ材料からなっていてもよく、たとえば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）等の絶縁材料からなる。容量膜４１は、この実施形態では、キャパシタトレンチ３６の側部３７に形成された第１部分４２と、キャパシタトレンチ３６の底部３８に形成された第２部分４３とを含む。
【００３８】
容量膜４１の第２部分４３は、容量膜４１の第１部分４２よりも小さな厚さを有していてもよい。
キャパシタトレンチ３６には、容量膜４１の内側に、本発明の第２埋め込み電極の一例としてのポリシリコン電極４４が埋め込まれている。よって、ポリシリコン電極４４は、キャパシタトレンチ３６の側部３７において、容量膜４１を介してドリフト領域２４に対向している。一方、ポリシリコン電極４４は、キャパシタトレンチ３６の底部３８において、容量膜４１を介して高濃度不純物領域４０に対向している。なお、高濃度不純物領域４０が形成されない場合、ポリシリコン電極４４は、キャパシタトレンチ３６の底部３８において、容量膜４１を介してドリフト領域２４に対向していてもよい。
【００３９】
これにより、キャパシタ領域１６には、容量膜４１を挟んで対向する高濃度不純物領域４０（ドリフト領域２４）およびポリシリコン電極４４からなるキャパシタ５１が設けられている。
ポリシリコン電極４４は、この実施形態では、キャパシタトレンチ３６の底部３８からエピタキシャル層２３の表面２８に向かって、エピタキシャル層２３の厚さ方向途中部まで埋め込まれている。これにより、ポリシリコン電極４４は、エピタキシャル層２３の表面２８よりも低い位置（表面２８に対してキャパシタトレンチ３６の底部３８側の位置）に上面４５を有している。
【００４０】
エピタキシャル層２３の表面２８には、本発明の絶縁膜の一例としての層間絶縁膜４６が形成されている。層間絶縁膜４６は、たとえば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）等の絶縁材料からなる。
層間絶縁膜４６には、図３Ａに示すように、アクティブ領域１４において、コンタクトトレンチ３５に連なるコンタクトホール４７が形成されている。これにより、コンタクトホール４７には、コンタクトトレンチ３５の内面からソース領域２６およびチャネル領域２５が臨んでいる。
【００４１】
また、図２に示すように、層間絶縁膜４６には、キャパシタトレンチ３６の端部３９を覆う部分にコンタクトホール４８が形成されている。断面については図示しないが、当該コンタクトホール４８には、ポリシリコン電極４４の上面４５が臨んでいる。
コンタクトホール４７，４８には、それぞれ、コンタクトプラグ４９，５０が埋め込まれている。コンタクトプラグ４９，５０は、たとえば、タングステン（Ｗ）等の金属材料からなる。コンタクトプラグ５０は、断面で図示されていないが、コンタクトプラグ４９と同じ形態で層間絶縁膜４６に埋め込まれている。
【００４２】
そして、層間絶縁膜４６上には、ソース電極５、ゲート電極４およびゲートフィンガー７を構成する電極膜が形成されている。当該電極膜は、たとえば、アルミニウム（Ａｌ）等の金属材料からなる。なお、図示はしないが、層間絶縁膜４６上には、さらに、ソース電極５、ゲート電極４およびゲートフィンガー７を覆うように表面絶縁膜が形成されていてもよい。ソース電極５およびゲート電極４は、その一部がパッドとして、表面絶縁膜から露出していてもよい。
【００４３】
ソース電極５は、コンタクトプラグ４９，５０を介して、ソース領域２６、チャネル領域２５およびポリシリコン電極４４に接続されている。これにより、ポリシリコン電極４４は、ソース電極５と同電位となる。
一方、ポリシリコンゲート３３は、図示しない位置で、エピタキシャル層２３の表面２８上へと引き出され、ゲートフィンガー７に接続されている。これにより、ポリシリコンゲート３３は、ゲートフィンガー７（ゲート電極４）と同電位となる。
【００４４】
ドレイン電極６は、たとえば、アルミニウム（Ａｌ）等の金属材料からなり、半導体基板２２の裏面２９にオーミック接触するように形成されている。これにより、ドリフト領域２４は、ドレイン電極６と同電位となる。
図４Ａ，４Ｂ〜図１０Ａ，１０Ｂは、図３Ａおよび図３Ｂの半導体装置１の製造工程の一部を工程順に示す図である。
【００４５】
半導体装置１を製造するには、図４Ａおよび図４Ｂを参照して、まず、一枚の円板状の半導体ウエハ５２が準備される。半導体ウエハ５２は、前述の半導体基板２２に対応するものである。この半導体ウエハ５２上に、ｎ型不純物を注入しながら半導体をエピタキシャル成長することによって、エピタキシャル層２３が形成される。このとき使用するｎ型不純物としては、たとえば、Ｐ（リン）、Ａｓ（砒素）、Ｓｂ（アンチモン）等が挙げられる。
【００４６】
次に、図５Ａおよび図５Ｂを参照して、エピタキシャル層２３の表面２８にマスク（たとえば、フォトレジスト  図示せず）が形成され、当該マスクを介するエッチングによって、エピタキシャル層２３にゲートトレンチ２７およびキャパシタトレンチ３６が同時に形成される。その後、たとえば、キャパシタトレンチ３６の底部３８に選択的にｎ型不純物が注入され、その後のアニール処理で拡散させることによって、高濃度不純物領域４０が形成される。このとき使用するｎ型不純物としては、たとえば、Ｐ（リン）、Ａｓ（砒素）、Ｓｂ（アンチモン）等が挙げられる。
【００４７】
次に、図６Ａおよび図６Ｂを参照して、たとえば熱酸化法によって、ゲートトレンチ２７およびキャパシタトレンチ３６の各内面を含むエピタキシャル層２３の表面２８全体に絶縁膜が形成される。その後、ゲートトレンチ２７およびキャパシタトレンチ３６の各内面に絶縁膜を残すように、エピタキシャル層２３の表面２８上の絶縁膜が除去される。これにより、ゲート絶縁膜３２および容量膜４１が同時に形成される。
【００４８】
このとき、図２に示したように、キャパシタトレンチ３６がゲートトレンチ２７のストライプ方向に直交するストライプ状に形成されるため、エピタキシャル層２３の表面２８全体を覆う絶縁膜の応力によって、半導体ウエハ５２が反ることを抑制することができる。また、キャパシタトレンチ３６の幅Ｗ２（図３Ｂ参照）が狭く、熱酸化の際に供給される酸素ガス（Ｏ２ガス）がキャパシタトレンチ３６の底部３８まで到達し難いため、底部３８には選択的に薄い厚さの第２部分４３が形成される。一方で、ゲートトレンチ２７の幅Ｗ１（図３Ａ参照）は比較的広いため、ゲートトレンチ２７内に満遍なく酸素ガスが行きわたり、ほぼ一様な厚さを有するゲート絶縁膜３２が形成される。
【００４９】
次に、図７Ａおよび図７Ｂを参照して、たとえばＣＶＤ法によって、エピタキシャル層２３の表面２８上にポリシリコン膜（図示せず）が形成される。当該ポリシリコン膜は、たとえば、ｎ型不純物が注入されたドープドポリシリコンであってもよい。その後、たとえばエッチバックによって、ポリシリコン膜の不要な部分が選択的に除去される。より具体的には、アクティブ領域１４では、ポリシリコン膜は、その上面３４がゲートトレンチ２７の深さ方向途中部に達するまで除去される。一方、キャパシタ領域１６では、ポリシリコン膜は、その上面４５がキャパシタトレンチ３６の深さ方向途中部に達するまで除去される。これにより、ポリシリコンゲート３３およびポリシリコン電極４４が同時に形成される。
【００５０】
次に、図８Ａおよび図８Ｂを参照して、エピタキシャル層２３の表面２８からｐ型不純物およびｎ型不純物が所定の深さで順に注入される。その後、その後のアニール処理で拡散させることによって、ｐ型のチャネル領域２５およびｎ＋型のソース領域２６が形成される。また、チャネル領域２５およびソース領域２６以外の領域は、エピタキシャル層２３の形成後の導電型が維持されたｎ−型のドリフト領域２４として形成される。チャネル領域２５を形成するときのｐ型不純物としては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）等が挙げられ、ソース領域２６を形成するときのｎ型不純物としては、たとえば、Ｐ（リン）、Ａｓ（砒素）、Ｓｂ（アンチモン）等が挙げられる。
【００５１】
次に、図９Ａおよび図９Ｂを参照して、たとえばＣＶＤ法によって、エピタキシャル層２３の表面２８上に、層間絶縁膜４６が形成される。
次に、図１０Ａおよび図１０Ｂを参照して、たとえば、層間絶縁膜４６が選択的にエッチングされることによって、コンタクトホール４７およびコンタクトホール４８（図２参照）が同時に形成される。次に、コンタクトホール４７から露出するエピタキシャル層２３が表面２８からエッチングされることによって、コンタクトトレンチ３５が形成される。
【００５２】
次に、コンタクトホール４７，４８にコンタクトプラグ４９，５０が埋め込まれた後、層間絶縁膜４６上に、たとえばスパッタ法によって、電極膜が成膜される。その後、当該電極膜が選択的にエッチングされることによって、ゲート電極４、ソース電極５およびゲートフィンガー７が同時に形成される。次に、半導体ウエハ５２の裏面２９全体に、たとえばスパッタ法によって、電極膜が成膜される。これにより、ドレイン電極６が形成される。その後、半導体ウエハ５２が各チップ（半導体装置１）に個片化されることによって、前述の半導体装置１が得られる。
【００５３】
以上、この半導体装置１によれば、ゲート電極４（ゲートパッド）で覆われた領域をキャパシタ領域１６として有効活用することによって、キャパシタ領域１６の確保のためにアクティブ領域１４を犠牲にする必要がない。その結果、アクティブ領域１４を広く使用できるので、アクティブ領域１４に流れる電流の許容量の低減を抑制することができる。
また、キャパシタ領域１６には、容量膜４１を挟んで対向するポリシリコン電極４４および高濃度不純物領域４０（ドリフト領域２４）によって構成されたキャパシタ５１が形成されている。このキャパシタ５１は、ソース電極５とドレイン電極６との間（ソース−ドレイン間）の電流経路に対して並列に接続されている。これにより、ソース−ドレイン間の電流経路のターンオフ時のノイズ発生を抑制することができる。
【００５４】
また、容量膜４１において、第２部分４３が選択的に薄く形成されているため、第２部分４３を挟んで対向するポリシリコン電極４４および高濃度不純物領域４０（ドリフト領域２４）の距離を短くできるので、キャパシタ５１の容量を増やすことができる。さらに、キャパシタトレンチ３６が、ゲートトレンチ２７に比べて、細い幅Ｗ２であり、かつ狭いピッチＰ２で配列されている。そのため、限られた広さのキャパシタ領域１６において、高密度でキャパシタ５１を集積できるので、これによってもキャパシタ５１全体としての容量を増やすことができる。
【００５５】
また、キャパシタトレンチ３６の底部３８に高濃度不純物領域４０が形成されていることによっても、キャパシタ５１の容量を増やすことができる。
次に、前述の半導体装置１の使用例を、図１１および図１２を参照して説明する。
図１１は、半導体装置１が使用されたスイッチング動作回路であるＤＣ／ＤＣコンバータ６１の電気回路図である。
【００５６】
ＤＣ／ＤＣコンバータ６１は、電源端子６２，６３に供給される直流電源電圧を変換して（この実施形態では降圧して）、変換後の直流電圧を出力端子６４，６５の間に出力するように構成されている。電源端子６２，６３の間には直流電源６６が接続される。より具体的には、電源端子６２に直流電源６６の正極が接続され、電源端子６３に直流電源６６の負極が接続される。一方、出力端子６４，６５の間には変換後の直流電圧を供給すべき負荷６７が接続される。
【００５７】
ＤＣ／ＤＣコンバータ６１は、スイッチング素子７０と、駆動回路７１と、整流用素子としてのダイオード７２と、平滑回路７３と、キャパシタ７４とを備えている。電源端子６２は電源電圧ライン６８に接続されており、電源端子６３はグランドライン６９に接続されている。
キャパシタ７４は、電源電圧ライン６８とグランドライン６９との間に接続されている。スイッチング素子７０は、この実施形態では、ｎチャネル型ＭＯＳＦＥＴ（前述の半導体装置１）で構成されていて、そのドレイン端子が電源電圧ライン６８に接続され、そのソース端子がダイオード７２のカソードに接続されている。ダイオード７２のアノードは、グランドライン６９に接続されている。ダイオード７２は、ショットキバリアダイオードであってもよい。スイッチング素子７０のゲート端子には、駆動回路７１が接続されている。駆動回路７１は、スイッチング素子７０をスイッチングするための制御信号を供給するように構成されている。制御信号は、矩形波信号であってもよいし、正弦波信号であってもよい。
【００５８】
平滑回路７３は、スイッチング素子７０とダイオード７２との接続点７５に導出される電圧を平滑して出力端子６４に供給するように構成されている。平滑回路７３は、チョークコイル７６とキャパシタ７７とを含む。チョークコイル７６は、その一方の端子が接続点７５に接続されており、その他方の端子が出力端子６４に接続されている。そして、当該他方の端子とグランドライン６９との間にキャパシタ７７が接続されている。キャパシタ７７は、その正極側の端子が出力端子６４側となるように接続されている。
【００５９】
駆動回路７１からの制御信号がスイッチング素子７０のゲートに供給されることにより、スイッチング素子７０がターンオンすると、直流電源６６から供給される電流がチョークコイル７６へと流れ込み、このチョークコイル７６にエネルギーが蓄えられるとともに、キャパシタ７７が充電されて、出力端子６４の電位が上がる。その後、駆動回路７１からの制御信号によってスイッチング素子７０がターンオフすると、チョークコイル７６は、接続点７５から出力端子６４へと向かう電流を保とうとするので、ダイオード７２を通って電流が流れ、出力端子６４に導出される電圧が保持される。チョークコイル７６の出力端子６４側に現れる電圧がキャパシタ７４およびスイッチング素子７０のキャパシタ５１によって平滑されることにより、出力端子６４には安定した電圧が導出される。このような動作により、電源端子６２，６３の間に供給される直流電圧がスイッチング素子７０のゲートに与えられる制御信号のデューティ比に応じて降圧され、その降圧された直流電圧が出力端子６４，６５の間に導出される。
【００６０】
キャパシタ７４は、直流電源６６から供給される電圧を保持し、スイッチング素子７０の近くから当該スイッチング素子７０に電流を供給することにより、直流電源６６から電源端子６２，６３に至るケーブルのインダクタンスの影響を低減する。
図１２は、半導体装置１が使用されたスイッチング動作回路であるＡＣ／ＤＣ電源回路８１（いわゆるＡＣアダプタ）の電気回路図である。
【００６１】
ＡＣ／ＤＣ電源回路８１は、交流電源８６に接続される電源端子８２，８３と、直流電圧を出力する出力端子８４，８５とを有している。すなわち、ＡＣ／ＤＣ電源回路８１は、交流電源８６からの交流電圧（たとえば１００Ｖ）を整流して、予め定められたレベルの直流電圧を出力端子８４，８５の間に出力するように構成されている。
ＡＣ／ＤＣ電源回路８１は、整流回路８７と、平滑キャパシタ８８と、高周波トランス８９と、スイッチング素子９０と、駆動回路９１とを含む。交流電源８６からの電力は、一対の給電ライン９８を介して、ダイオードブリッジで構成された整流回路８７の一対の入力端子に供給される。一方の給電ライン９８には、ヒューズ９９が介装されている。ヒューズ９９と整流回路８７との間には、ノイズフィルタ（入力ラインフィルタ）１０２が設けられている。この例では、ノイズフィルタ１０２は、バルントランス１００と、給電ライン９８の間に接続されたバイパスキャパシタ１０１とを含む。ヒューズ９９とノイズフィルタ１０２の間において、給電ライン９８間には、ノイズ吸収のための電気抵抗１０３が接続されている。
【００６２】
整流回路８７の一対の出力端子は、高電圧ライン９５および低電圧ライン９６にそれぞれ接続されている。平滑キャパシタ８８は、高電圧ライン９５および低電圧ライン９６の間に接続された電解キャパシタからなる。高周波トランス８９の１次側巻線８９ｐの一方の端子は高電圧ライン９５に接続されており、その他方の端子は低電圧ライン９６に接続されている。低電圧ライン９６には、高周波トランス８９の１次側巻線８９ｐと整流回路８７との間に、スイッチング素子９０および電気抵抗１０４が直列に接続されている。
【００６３】
さらに、高電圧ライン９５と低電圧ライン９６との間には、スイッチング素子９０よりも高周波トランス８９側において、１次側巻線８９ｐと並列にスナバ回路９２が接続されている。スナバ回路９２は、電気抵抗１０５およびキャパシタ１０６の並列回路と、この並列回路に直列に接続されたダイオード１０７とを含む。スナバ回路９２は、スイッチング素子９０のキャパシタ５１と共に、スイッチング素子９０のスイッチングに伴うスパイク状の高電圧を吸収して電磁ノイズを最小化する。
【００６４】
高周波トランス８９の２次側巻線８９ｓは、この実施形態では、１次側巻線８９ｐとは反対方向に巻かれている。この２次側巻線８９ｓの一端は出力高電圧ライン１０８に接続されており、その他端は出力低電圧ライン１０９に接続されている。
出力高電圧ライン１０８には、整流素子としてのダイオード９３が介装されている。より具体的には、ダイオード９３のアノードが２次側巻線８９ｓに接続されており、そのカソードが出力端子８４に接続されている。また、出力低電圧ライン１０９は出力端子８５接続されている。出力高電圧ライン１０８と出力低電圧ライン１０９との間には、平滑用の電解キャパシタ９４が接続されている。電解キャパシタ９４の正極側端子は、ダイオード９３と出力端子８４との間において出力高電圧ライン１０８に接続されている。
【００６５】
スイッチング素子９０は、この実施形態では、ｎチャネル型ＭＯＳＦＥＴ（前述の半導体装置１）で構成されていて、ドレインが高周波トランス８９の１次側巻線８９ｐに接続され、そのソースが電気抵抗１０４を介して整流回路８７へと接続されている。この実施形態では、１次側巻線８９ｐは、スイッチング素子９０に接続されたチョークコイルと見なすことができる。
【００６６】
スイッチング素子９０のゲート端子には、駆動回路９１が出力する制御信号が入力されるようになっている。駆動回路９１は、たとえば１ＭＨｚ以上の周波数の矩形波駆動パルスを、制御信号として、スイッチング素子９０のゲートに供給する。
スイッチング素子９０がターンオンすると、高周波トランス８９の１次側巻線８９ｐに電流が流れ、その２次側巻線８９ｓに誘導起電力が生じる。この誘導起電力は、ダイオード９３に対して逆方向の電流を流そうとする向きの起電力であるため、高周波トランス８９の２次側では電流が流れず、２次側巻線８９ｓにエネルギーが蓄えられる。その後、スイッチング素子９０がターンオフすると、ダイオード９３に対して順方向の電流を流そうとする起電力が２次側巻線８９ｓに生じ、ダイオード９３が導通する。こうして、フライバック方式によって、高周波トランス８９の１次側巻線８９ｐから２次側巻線８９ｓへとエネルギーが伝達され、１次側巻線８９ｐおよび２次側巻線８９ｓの巻数の比に応じて変圧された電圧が２次側巻線８９ｓに生じる。この電圧が、ダイオード９３によって整流され、かつ電解キャパシタ９４によって平滑化されることにより、出力端子８４，８５には、予め定められたレベルの直流電圧が導出される。
【００６７】
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
たとえば、キャパシタトレンチ３６は、ゲートトレンチ２７のストライプ方向に交差する方向に延びている必要はなく、図１３に示すように、ゲートトレンチ２７のストライプ方向に平行な方向に延びていてもよい。
【００６８】
また、キャパシタ領域１６は、半導体装置１の角部に配置されている必要はなく、たとえば、図１４に示すように、半導体装置１の１つの端面１９の中央部付近に配置されていてもよいし、半導体装置１の中央部（平面視における半導体装置１の対角線の交点付近  図示せず）に配置されていてもよい。
また、半導体装置１は、図１５Ａおよび図１５Ｂに示すように、トレンチゲート型ＩＧＢＴとして構成されていてもよい。この場合、ｎ＋型の半導体基板２２、ｐ型のチャネル領域２５、ｎ＋型のソース領域２６、ソース電極５およびドレイン電極６は、それぞれ、ｐ＋型のコレクタ領域５３、ｐ型のベース領域５４、ｎ＋型のエミッタ領域５５、エミッタ電極５６およびコレクタ電極５７であってもよい。
【００６９】
さらに、図示はしないが、ゲートトレンチ２７およびキャパシタトレンチ３６は、ストライプ状である必要はなく、たとえば、どちらか一方もしくは両方が、格子状に形成されていてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００７０】
１    半導体装置
４    ゲート電極
５    ソース電極
６    ドレイン電極
１４  アクティブ領域
１５  非アクティブ領域
１６  キャパシタ領域
２２  半導体基板
２３  エピタキシャル層
２４  ドリフト領域
２５  チャネル領域
２６  ソース領域
２７  ゲートトレンチ
２８  （エピタキシャル層の）表面
２９  （半導体基板の）裏面
３０  （ゲートトレンチ）側部
３１  （ゲートトレンチ）底部
３２  ゲート絶縁膜
３３  ポリシリコンゲート
３６  キャパシタトレンチ
３７  （キャパシタトレンチ）側部
３８  （キャパシタトレンチ）底部
４０  高濃度不純物領域
４１  容量膜
４２  （容量膜の）第１部分
４３  （容量膜の）第２部分
４４  ポリシリコン電極
４６  層間絶縁膜
５１  キャパシタ
５３  コレクタ領域
５４  ベース領域
５５  エミッタ領域
５６  エミッタ電極
５７  コレクタ電極
７０  スイッチング素子
９０  スイッチング素子
【図１】
2020194881.tif 000003
【図２】
2020194881.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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