(57)【要約】【課題】隣接セルへの熱的影響を低減させた半導体記憶装置を提供する。【解決手段】  半導体記憶装置は、第１方向に対向配置された第１電極及び第２電極と、これら第１電極及び第２電極の間に設けられた相変化膜と、前記相変化膜の、前記第１方向と交差する第２方向の側面に設けられた絶縁体からなる第１の膜と、前記相変化膜の前記第２方向の側面に、前記第１の膜を介して設けられた炭素を含む導電体からなる第２の膜とを備えた。【選択図】  図４
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【特許請求の範囲】
【請求項１】
第１方向に対向配置された第１電極及び第２電極と、
これら第１電極及び第２電極の間に設けられた相変化膜と、
前記相変化膜の、前記第１方向と交差する第２方向の側面に設けられた絶縁体からなる第１の膜と、
前記相変化膜の前記第２方向の側面に、前記第１の膜を介して設けられた炭素を含む導電体からなる第２の膜と
を備えた半導体記憶装置。
【請求項２】
前記第１の膜は、面内方向の熱伝導度が膜厚方向の熱伝導度よりも大きい
請求項１記載の半導体記憶装置。
【請求項３】
前記第２の膜はグラファイトを含む請求項１又は２記載の半導体記憶装置。
【請求項４】
前記第1の膜は炭素を含む請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項５】
前記第１の膜はダイヤモンドライクカーボンを含む請求項４記載の半導体記憶装置。
【請求項６】
第１方向に延びる第１配線と、
前記第１方向と交差した第２方向に延びる第２配線と、
前記第２配線と前記第１方向に隣り合い、前記第２方向に延びる第３配線と、
前記第１配線と前記第２配線との間に設けられ、第１抵抗変化層と第１電極を含む第１積層体と、
前記第１配線と前記第３配線との間に設けられ、第２抵抗変化層と第２電極を含む第２積層体と、
前記第１積層体と前記第２積層体の間に設けられ、前記第１積層体に接する第１の膜と、
前記第２積層体と前記第１の膜の間に設けられ、前記第１の膜に接する炭素を含む導電体からなる第２の膜と
を備えた半導体記憶装置
【請求項７】
前記第２積層体と前記第２の膜の間に設けられ、前記第２積層体に接する第３の膜と、
前記第３の膜と前記第２の膜の間に設けられ、前記第３の膜に接する炭素を含む導電体からなる第４の膜とをさらに備える請求項６に記載の半導体記憶装置。
【請求項８】
前記第２の膜と前記第４の膜との間に設けられた絶縁層をさらに備える請求項７に記載の半導体記憶装置。
【請求項９】
前記第１積層体は第１セレクタを含み、前記第２積層体には第２セレクタを含む請求項６に記載の半導体記憶装置。
【請求項１０】
前記第１配線と前記第２方向に隣り合い、前記第１方向に延伸する第４配線と、
前記第４配線と前記第２配線の間に設けられ、第３抵抗変化層と第３電極とを含む第３積層体と、
前記第３積層体と前記第１積層体の間に設けられ、前記第３積層体に接する第５の膜と、
前記第５の膜と、前記第１積層体の間に設けられ、前記第５の膜に接する炭素を含む導電体からなる第６の膜をさらに備えた請求項６に記載の半導体記憶装置。
【請求項１１】
前記第３の積層体には第３セレクタをさらに含む請求項１０に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
大容量データを記憶する半導体記憶装置として、メモリセルの抵抗値を変化させて情報を記憶する抵抗変化型の半導体記憶装置が知られている。その中でも相変化メモリ（ＰＣＭ：Phase Change Memory）は、メモリセルに相変化膜を使用し、相変化膜の抵抗値が結晶状態と非晶質状態とで数桁異なることを利用して情報を記憶する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許公開２００７／０２３５７１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、隣接セルへの熱的影響を低減させた半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１方向に対向配置された第１電極及び第２電極と、これら第１電極及び第２電極の間に設けられた相変化膜と、前記相変化膜の、前記第１方向と交差する第２方向の側面に設けられた絶縁体からなる第１の膜と、前記相変化膜の前記第２方向の側面に、前記第１の膜を介して設けられた炭素を含む導電体からなる第２の膜とを備えた。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置のブロック図である。
【図２】同半導体記憶装置のメモリセルアレイの構成を示す回路図である。
【図３】同メモリセルアレイの構成を示す斜視図である。
【図４】同半導体記憶装置のメモリマットの構成を示す断面図である。
【図５】同半導体記憶装置のメモリマットの製造方法を示す断面図である。
【図６】同半導体記憶装置のメモリマットの製造方法を示す断面図である。
【図７】同半導体記憶装置のメモリマットの製造方法を示す断面図である。
【図８】同半導体記憶装置のメモリマットの製造方法を示す断面図である。
【図９】同半導体記憶装置のメモリマットの製造方法を示す断面図である。
【図１０】同半導体記憶装置のメモリマットの製造方法を示す断面図である。
【図１１】同半導体記憶装置のメモリマットの製造方法を示す断面図である。
【図１２】第２の実施形態に係る半導体記憶装置のメモリマットの構成を示す断面図である。
【図１３】同半導体記憶装置のメモリマットの製造方法を示す断面図である。
【図１４】同半導体記憶装置のメモリマットの製造方法を示す断面図である。
【図１５】同半導体記憶装置のメモリマットの製造方法を示す断面図である。
【図１６】同半導体記憶装置のメモリマットの製造方法を示す断面図である。
【図１７】同半導体記憶装置のメモリマットの製造方法を示す断面図である。
【図１８】同半導体記憶装置のメモリマットの製造方法を示す断面図である。
【図１９】第３の実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す斜視図である。
【発明を実施するための形態】
【０００７】
［第１の実施形態］
以下、図面に基づき第１の実施形態について説明する。
図１は、第１の実施形態に係る半導体記憶装置のブロック図である。
本実施形態に係る半導体記憶装置１は、メモリセルアレイ１１と、メモリセルアレイ１１から所望のメモリセルＭＣを選択する行デコーダ１２及び列デコーダ１３と、これらデコーダ１２，１３に行アドレス及び列アドレスを与える上位ブロックデコーダ１４と、半導体記憶装置１の各部に電力を供給する電源１５と、これらを制御する制御回路１６とを備える。
【０００８】
メモリセルアレイ１１は、それぞれ、１ビット又は複数ビットのデータを記憶するメモリセルＭＣを複数備える。メモリセルアレイ１１は、行デコーダ１２及び列デコーダ１３によって選択された所望のビット線ＢＬ及びワード線ＷＬに所定の電圧が印加されることにより、所望のメモリセルＭＣがアクセス（データ消去／書き込み／読み出し）可能に構成される。
【０００９】
図２は、メモリセルアレイ１１の一部の構成を示す等価回路図である。
メモリセルアレイ１１は、複数のビット線ＢＬ、複数のワード線ＷＬ１，ＷＬ２、及び、これらビット線ＢＬ及びワード線ＷＬ１，ＷＬ２に接続された複数のメモリセルＭＣ１，ＭＣ２を備える。
これらメモリセルＭＣ１，ＭＣ２は、ワード線ＷＬ１，ＷＬ２を介して行デコーダ１２に接続されると共に、ビット線ＢＬを介して列デコーダ１３に接続される。メモリセルＭＣ１，ＭＣ２は、それぞれ、例えば、１ビット分のデータを記憶する。また、共通のワード線ＷＬ１，ＷＬ２に接続された複数のメモリセルＭＣ１，ＭＣ２は、例えば１ページ分のデータを記憶する。
【００１０】
メモリセルＭＣ１，ＭＣ２は、相変化膜ＰＣＭとセレクタＳＥＬの直列回路により構成されている。相変化膜ＰＣＭは、電流パターン（加熱パターン）に応じて低抵抗の結晶状態と高抵抗のアモルファス状態の２種類の状態を取り得るので、可変抵抗素子として機能する。これら２種類の抵抗値の状態を“０”、“１”の情報に対応させることにより、相変化膜ＰＣＭをメモリセルとして機能させることができる。また、メモリセルＭＣ１，ＭＣ２のセレクタＳＥＬは、整流素子として機能する。従って、選択されたワード線ＷＬ１，ＷＬ２以外のワード線ＷＬ１，ＷＬ２には、ほぼ電流が流れない。
【００１１】
なお、以下において、メモリセルアレイ１１の第１層に対応する複数のビット線ＢＬ、複数のワード線ＷＬ１、及び、複数のメモリセルＭＣ１を含む構成を、メモリマットＭＭ０と呼ぶ。同様に、メモリセルアレイ１１の第２層に対応する複数のビット線ＢＬ、複数のワード線ＷＬ２、及び、複数のメモリセルＭＣ２を含む構成を、メモリマットＭＭ１と呼ぶ。
【００１２】
図３は、メモリセルアレイ１１の一部の構成を示す概略的な斜視図である。
メモリセルアレイ１１は、この例では、いわゆるクロスポイント型のメモリセルアレイである。即ち、半導体基板ＳＢの上方には、半導体基板ＳＢの上面と平行なＹ方向に所定間隔を空けて配置され、半導体基板ＳＢの上面と平行で且つＹ方向と交差するＸ方向に平行に延びる複数のワード線ＷＬ１が設けられる。また、これら複数のワード線ＷＬ１の上方には、Ｘ方向に所定間隔を空けて配置され、Ｙ方向に平行に延びる複数のビット線ＢＬが設けられる。更に、複数のビット線ＢＬの上方には、Ｙ方向に所定間隔を空けて配置され、Ｘ方向に平行に延びる複数のワード線ＷＬ２が設けられる。また、複数のワード線ＷＬ１及び複数のビット線ＢＬの交差部には、それぞれ、メモリセルＭＣ１が設けられる。同様に、複数のビット線ＢＬ及び複数のワード線ＷＬ２の交差部には、それぞれ、メモリセルＭＣ２が設けられる。なお、この例では、メモリセルＭＣ１，ＭＣ２が角柱状であるが、円柱状でも良い。
【００１３】
図４は、メモリマットＭＭ０の一部の構成を示す断面図である。図４（ａ）はＸ方向と直交する断面、図４（ｂ）はＹ方向と直交する断面を示している。なお、以下の説明では、Ｚ方向に半導体基板ＳＢ（図３）から遠ざかる向きを上、Ｚ方向に半導体基板ＳＢへ近づく向きを下と表現することもある
メモリマットＭＭ０は、半導体基板ＳＢ側に配置されたＸ方向に延びるワード線ＷＬ１と、このワード線ＷＬ１に対して半導体基板ＳＢと反対側に対向配置されたＹ方向に延びるビット線ＢＬと、これらワード線ＷＬ１とビット線ＢＬの間に配置されたメモリセルＭＣ１と、複数のメモリセルＭＣ１のＸＹ方向の側面間に設けられた絶縁層２０とを備える。
【００１４】
メモリセルＭＣ１は、ワード線ＷＬ１側からビット線ＢＬ側に向かって、Ｘ方向及びＹ方向と交差するＺ方向（第１方向）に順に積層された下部電極層２１、セレクタ層２２（セレクタＳＥＬ）、中間電極層２３（第１電極）、相変化膜２４（相変化膜ＰＣＭ）、及び上部電極層２５（第２電極）を備えて構成されている。下部電極層２１、セレクタ層２２、中間電極層２３、相変化膜２４及び上部電極層２５のＹ方向及びＸ方向の側面には絶縁膜２６（第１の膜）が設けられている。また、下部電極層２１、セレクタ層２２、中間電極層２３、相変化膜２４及び上部電極層２５のＹ方向及びＸ方向の側面には絶縁膜２６を介して導電膜２７（第２の膜）が設けられている。絶縁膜２６は、図４（ａ）に示すＸ方向と直交する断面では、ワード線ＷＬ１の上面からビット線ＢＬの下面にかけて延び、図４（ｂ）に示すＹ方向と直交する断面では、ワード線ＷＬの上面からビット線ＢＬよりも上方まで延びている。また、導電膜２７は、図４（ａ）に示すＸ方向と直交する断面では、ワード線ＷＬ１の上面から相変化膜２４の上方で且つビット線ＢＬの下面よりも下の位置まで延び、図４（ｂ）に示すＹ方向と直交する断面では、ワード線ＷＬの上面からビット線ＢＬよりも上方まで延びている。
【００１５】
ワード線ＷＬ１、ビット線ＢＬ、下部電極層２１、中間電極層２３及び上部電極層２５は、例えばタングステン（Ｗ）、チタン（Ｔｉ）、ポリＳｉ等の導電材料により構成される。電極層２１，２３及び２５には必要に応じてバリア金属層が用いられていても良い。また、これら電極層２１，２３及び２５には、相変化膜２４の加熱のために熱抵抗効果の高い材料を使用するようにしても良い。セレクタ層２２は、例えばｐ型半導体層、真性半導体層、及びｎ型半導体層からなるｐｉｎダイオード等の非オーミック素子により構成される。絶縁層２０は、例えば酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁体により構成される。相変化膜２４は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系（ＧＳＴ系）等のカルコゲナイド材料により形成されている。
【００１６】
絶縁膜２６は、例えばダイヤモンドライクカーボン（ＤＬＣ）により構成される。ＤＬＣはアモルファスであり、絶縁体として機能する。また、絶縁膜２６は、ＤＬＣの他、ガラス系膜、金属酸化膜等の絶縁膜であっても良い。
【００１７】
導電膜２７は、炭素を含み、面内方向（相変化膜２４の側面においてはＺ方向）の熱伝導度が、絶縁膜２６の熱伝導度よりも大きい。また、導電膜２７は、例えば面内方向の熱伝導度が、膜厚方向（相変化膜２４の側面においてはＸ，Ｙ方向）の熱伝導度よりも大きい異方性を有する。このような導電膜２７としては、例えばグラファイトを用いることができる。中でも、例えば、面内方向の熱伝導度が５０Ｗ／ｍ・Ｋ以上で、膜厚方向の熱伝導度が、面内方向の熱伝導度の１／１０以下のものを用いるようにしても良い。例えば、熱分解グラファイト膜は、面内方向の熱伝導度が数百Ｗ／ｍ・Ｋ、電気抵抗率が数μΩ・ｍで、膜厚方向の熱伝導度が数Ｗ／ｍ・Ｋ、電気抵抗率が数千μΩ・ｍであり、本実施形態における導電膜２７として用いることができる。
なお、導電膜２７は、上述したグラファイトの他に、金属膜、金属化合物膜（窒化物、炭化物及びほう化物等）と絶縁膜との積層体で形成された他の異方性膜を用いても良い。
【００１８】
次に、本実施形態の効果について説明する。
相変化膜２４は、溶融温度以上の加熱と急速冷却によりアモルファス状態（リセット状態）となる。また、相変化膜２４は、溶融温度よりも低く、且つ結晶化温度よりも高い温度に加熱し、緩やかに冷却することにより結晶化状態（セット状態）となる。このため、相変化膜２４は、リセット・セットによって加熱・冷却による溶融・固化を繰り返す。メモリ容量の更なる大容量化を実現するためには、相変化膜２４を含むメモリセルの更なる微細化、配列ピッチの縮小化が必要になる。このことは、隣接セルへの熱的クロストークによる誤書き込みの発生という課題を生じさせる。
【００１９】
本実施形態では、相変化膜２４の側面に、低熱伝導度の絶縁膜２６と、面方向への熱伝導度が絶縁膜２６の熱伝導度よりも大きい異方性の高熱伝導度の導電膜２７の二層構造体を添設しているので、相変化膜２４で発生した熱は、絶縁膜２６及び導電膜２７の膜厚方向（Ｘ、Ｙ方向）へは伝搬されず、導電膜２７の面内方向（Ｚ方向）へ伝熱されて、ワード線ＷＬ１を介して放熱される。このため、隣接メモリセルＭＣ１間での熱的影響を効果的に遮断することができる。
【００２０】
ところで、導電膜２７が、例えば異方性を有するグラファイトであるとすると、相変化膜２４の側面に導電膜２７を直接形成することは、密着性及び絶縁性の点で難点がある。また、導電膜２７が相変化膜２４に直接接触すると、セット・リセット時に相変化膜２４に印加する熱が導電膜２７により放熱されてしまうので、書き込み電力が増加するという問題もある。そこで、両者の間に絶縁膜２６を介在させることにより、相変化膜２４と導電膜２７との密着性及び絶縁性を確保すると共に、書き込み電力の低減も図ることができる。例えば、絶縁膜２６がＤＬＣであり、且つ導電膜２７がグラファイトであるとすると、絶縁膜２６及び導電膜２７の双方に炭素が含まれるので、絶縁膜２６は、導電膜２７と相変化膜２４との間のスペーサとして良好な密着性を発揮する。
【００２１】
次に、第１の実施形態に係る半導体記憶装置の製造方法について説明する。
図５に示す通り、図示しない半導体基板の上方に、ワード線ＷＬを構成する導電層２００、下部電極層２１を構成する導電層２１１、セレクタ層２２を構成する半導体層２２１、中間電極層２３を構成する導電層２３１、相変化膜２４を構成するカルコゲナイド膜２４１及び上部電極層２５を構成する導電層２５１を、例えばＡＬＤ（ Atomic Layer Deposition ）、ＣＶＤ（ Chemical Vapor Deposition ）等の方法によって順次形成する。その後、導電層２５１の上に、リソグラフィによりハードマスク３０１を形成する。
【００２２】
次に、図６に示す通り、ハードマスク３０１を用い、例えば、ＲＩＥ（ Reactive Ion Etching ）等の異方性エッチングにより、導電層２５１から導電層２１１までの積層構造体をＹ方向に分断する。
【００２３】
次に、図７に示す通り、絶縁膜２６を構成する絶縁膜２６１を、例えばＣＶＤ等により形成する。続いて、図８に示すように、例えばＲＩＥ等の異方性エッチングにより、導電層２００の上面の絶縁膜２６１を除去して導電層２００の上面を露出させる。次に、図９に示すように、導電膜２７を構成する導電膜２７１を形成する。導電膜２７１は、異方性が発現されるように、例えば、熱ＣＶＤ、ＰＥＣＶＤ（Plasma-Enhanced CVD）等により形成するようにしても良い。
【００２４】
次に、図１０に示すように、ハードマスク３０１を用いたＲＩＥ等の異方性エッチングにより、導電膜２７１及び導電層２００を除去して、導電層２５１、カルコゲナイド膜２４１、導電層２３１、半導体層２２１、導電層２１１及び導電層２００の積層構造体をＹ方向に分断する。このとき、導電膜２７１のＺ方向の上端は、カルコゲナイド膜２４１の上面よりも上で、且つ、導電層２５１の上面よりも下に位置するように除去される。これは導電膜２７を介してワード線ＷＬ１とビット線ＢＬとが短絡しないためである。
【００２５】
次に、図１１に示すように、エッチングにより分断された積層体間に絶縁層２０を構成する絶縁層２０１を形成し、ＣＭＰ（Chemical Mechanical Polishing）等により、絶縁層２０１の上面及びハードマスク３０１を削り、導電層２５１の上面を露出させる。そして、露出した導電層２５１の上に、ビット線ＢＬを構成する図示しない導電層を形成する。
Ｘ方向についても、同様の製造工程を繰り返すことにより、図４に示すような半導体記憶装置が形成される。
【００２６】
［第２の実施形態］
図１２は、第２の実施形態に係る半導体記憶装置の一部を示す断面図である。なお、本実施形態において第１の実施形態と同様の部分は同一符号を付し、詳細な説明は省略する。
本実施形態では、メモリセルＭＣ１’を構成する相変化膜２４のＸＹ方向の側面に形成される絶縁膜２８が、中間電極層２３、相変化膜２４及び上部電極層２５の側面のみに形成されている。絶縁膜２８を介して相変化膜２４の側面に配置された導電膜２９は、下部電極層２１及びセレクタ層２２の側面に直接添設されている。
【００２７】
次に、第２の実施形態に係る半導体記憶装置の製造方法について説明する。
図１３に示すように、図示しない半導体基板の上方に、ワード線ＷＬを構成する導電層２００、下部電極層２１を構成する導電層２１１、セレクタ層２２を構成する半導体層２２１、中間電極層２３を構成する導電層２３１、相変化膜２４を構成するカルコゲナイド膜２４１及び上部電極層２５を構成する導電層２５１を順次形成する。その後、導電層２５１の上にハードマスク３０１を形成する。ハードマスク３０１を用いたＲＩＥ等の異方性エッチングにより、導電層２５１、カルコゲナイド膜２４１及び導電層２３１の積層構造体をＹ方向に分断する。
【００２８】
続いて、図１４に示すように、カルコゲナイド膜２４１の側面を含むように、積層構造体の上面を、絶縁膜２８を構成する絶縁膜２８１で被覆する。
次に、図１５に示すように、ハードマスク３０１を用いたＲＩＥ等の異方性エッチングにより、絶縁膜２８１、半導体層２２１及び導電層２１１の積層構造体をＹ方向に分断する。
【００２９】
次に、図１６に示すように、導電膜２９を構成する導電膜２９１を形成する。導電膜２９１は、先の実施形態と同様、異方性が発現されるように、例えば、熱ＣＶＤ、ＰＥＣＶＤ等により形成するようにしても良い。
続いて、図１７に示すように、ハードマスク３０１を用いたＲＩＥ等の異方性エッチングにより、導電膜２９１及び導電層２００をＹ方向に分断する。
【００３０】
次に、図１８に示すように、エッチングにより分断された積層体間に絶縁層２０を構成する絶縁層２０１を形成し、ＣＭＰ等により、絶縁層２０１の上面及びハードマスク３０１を削り、導電層２５１の上面を露出させる。そして、露出した導電層２５１の上に、ビット線ＢＬを構成する図示しない導電層を形成する。
Ｘ方向についても、同様の製造工程を繰り返すことにより、図１２に示すような半導体記憶装置が形成される。
【００３１】
本実施形態によれば、最初の異方性エッチングにおいて、導電層２５１、カルコゲナイド膜２４１及び導電層２３１をＹ方向に分断した時点でＲＩＥを終了させるので、エッチングされ易いカルコゲナイド膜２４１の側面をＲＩＥで晒す時間を低減することができる。そして、絶縁膜２８１の形成により、その後の異方性エッチングにおいて、カルコゲナイド膜２４１の側面がダメージを受けないように保護することができる。
【００３２】
［第３の実施形態］
図１９は、第３の実施形態に係る半導体記憶装置のメモリセルアレイ１１’の一部の構成を示す概略的な斜視図である。この実施形態に係るメモリセルアレイ１１’では、メモリセルＭＣ１’’，ＭＣ２’’を構成する相変化膜ＰＣＭが、ビット線ＢＬの上下面に沿って、Ｙ方向に延びている。
このようなメモリセルアレイ１１’では、相変化膜ＰＣＭのＸ方向の側面にのみ絶縁膜２６及び導電膜２７を形成するようにしても良い。
【００３３】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００３４】
［備考］
本明細書においては、例えば下記の事項について説明した。
［事項１］
第１方向に対向配置された第１電極及び第２電極と、
これら第１電極及び第２電極の間に設けられた相変化膜と、
前記相変化膜の、前記第１方向と交差する第２方向の側面に設けられた第１の膜と、
前記相変化膜の前記第２方向の側面に、前記第１の膜を介して設けられた第２の膜と
を備え、
前記第１の膜は絶縁体からなり、
前記第２の膜は面内方向の熱伝導度が膜厚方向の熱伝導度よりも大きい導電体からなる
半導体記憶装置。
［事項２］
前記第２の膜は炭素を含む事項１の半導体記憶装置。
［事項３］
前記第２の膜はグラファイトを含む事項２の半導体記憶装置。
［事項４］
前記第1の膜は炭素を含む事項１〜３のいずれか１つの半導体記憶装置。
［事項５］
前記第１の膜はダイヤモンドライクカーボンを含む事項４の半導体記憶装置。
［事項６］
前記第２の膜は、金属膜又は金属化合物膜と絶縁膜との積層体である事項１の半導体記憶装置。
［事項７］
前記第１電極、前記相変化膜及び前記第２電極を間に介在させて電流経路を形成する第１配線及び第２配線を備え、
前記第２の膜は、前記第１配線又は前記第２配線と接続されている
事項１〜６のいずれか１つの半導体記憶装置。
【符号の説明】
【００３５】
１１，１１’…メモリセルアレイ、２０…絶縁層、２１…下部電極層、２２…セレクタ層、２３…中間電極層、２４…相変化膜、２５…上部電極層、２６，２８…絶縁膜、２７，２９…導電膜、ＢＬ…ビット線、ＷＬ１，ＷＬ２…ワード線、ＭＣ１，ＭＣ２，ＭＣ１’，ＭＣ１’’，ＭＣ２’’…メモリセル。
【図１】
2020024965.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2020024965.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2020024965.tif 000013
【図１２】
2020024965.tif 000014
【図１３】
2020024965.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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