(57)【要約】【課題】スナップバック動作を抑制し、かつ、放熱性に優れる半導体装置の提供を目的とする。【解決手段】半導体装置は、半導体基板、複数のトランジスタ部、複数のダイオード部、表面電極および外部配線を含む。複数のトランジスタ部と複数のダイオード部とは、半導体基板に設けられ、かつ、半導体基板の表面に平行な一方向に配置される。外部配線の接合部は、表面電極に接合される。複数のトランジスタ部と複数のダイオード部とは、半導体基板の平面視における第１領域と第２領域とに設けられる。トランジスタ部とダイオード部とは、一方向に交互に配置されている。第１領域における第１トランジスタ幅と第１ダイオード幅とは、外部配線の接合部の幅よりも小さい。第２領域における第２トランジスタ幅と第２ダイオード幅とは、外部配線の接合部の幅よりも大きい。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられ、かつ、前記半導体基板の表面に平行な一方向に配置された複数のトランジスタ部と、複数のダイオード部と、
前記半導体基板の前記表面に設けられ、前記複数のトランジスタ部と前記複数のダイオード部とに電気的に接続される表面電極と、
前記表面電極に接合される接合部を含み、前記接合部にて前記表面電極に電気的に接続される外部配線と、を備え、
前記複数のトランジスタ部と前記複数のダイオード部とは、前記半導体基板の平面視における第１領域と第２領域とに設けられ、
前記複数のトランジスタ部の各々と前記複数のダイオード部の各々とは、前記一方向に交互に配置されており、
前記第１領域における前記複数のトランジスタ部の各々の前記一方向の幅である第１トランジスタ幅と、前記第１領域における前記複数のダイオード部の各々の前記一方向の幅である第１ダイオード幅とは、前記外部配線の前記接合部の幅よりも小さく、
前記第２領域における前記複数のトランジスタ部の各々の前記一方向の幅である第２トランジスタ幅と、前記第２領域における前記複数のダイオード部の各々の前記一方向の幅である第２ダイオード幅とは、前記外部配線の前記接合部の前記幅よりも大きい、半導体装置。
【請求項２】
前記外部配線の前記接合部は、前記第１領域における前記複数のトランジスタ部のうち一のトランジスタ部と、前記第１領域における前記複数のダイオード部のうち一のダイオード部であって、前記一のトランジスタ部と隣接する前記一のダイオード部との、境界部上の前記表面電極に接合されている、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の前記第２領域の前記表面に設けられるゲート電極をさらに備え、
前記第１領域は、前記ゲート電極に接続される信号配線とは反対方向に設けられる、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記複数のトランジスタ部の各々と前記複数のダイオード部の各々とは、前記外部配線の接続方向と並行に配置され、
前記外部配線は、前記第１領域における前記一のトランジスタ部と前記一のダイオード部との境界線に並行に接続され、
前記接合部は、前記境界部に接続されている、請求項２に記載の半導体装置。
【請求項５】
前記半導体基板の前記第２領域の前記表面に設けられるゲート電極をさらに備え、
前記第１領域は、前記ゲート電極に接続される信号配線とは反対方向に設けられる、請求項４に記載の半導体装置。
【請求項６】
前記第１トランジスタ幅は前記第１ダイオード幅よりも大きく、かつ、前記第２トランジスタ幅は前記第２ダイオード幅よりも大きい、請求項１から請求項５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１トランジスタ幅および前記第１ダイオード幅のいずれか小さい方の幅の半分の値は、前記半導体基板の厚みの２倍の値よりも大きい、請求項１から請求項６のいずれか一項に記載の半導体装置。
【請求項８】
前記半導体基板の前記第２領域の前記表面にゲート電極をさらに備え、
前記外部配線は、前記接合部から、前記ゲート電極に接続される信号配線が位置する方向とは異なる方向に、延在している、請求項１または請求項２に記載の半導体装置。
【請求項９】
前記外部配線は、前記境界部上の前記表面電極における複数の位置にて前記表面電極に接合される複数の接合部を含み、
前記複数の接合部の各々は、前記接合部に対応する、請求項２に記載の半導体装置。
【請求項１０】
前記半導体基板の前記第２領域の前記表面にゲート電極をさらに備え、
前記外部配線は、前記複数の接合部から、前記ゲート電極に接続される信号配線が位置する方向とは異なる方向に、延在している、請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置の分野では、半導体が動作する際に発生する温度上昇を抑制するため、半導体素子の薄厚化など、半導体素子の特性改善がなされてきた。半導体装置の小型化が進む中で、半導体素子の面積縮小化は余儀なくされている。しかし、半導体素子の特性改善が限界に近づくにつれて、半導体モジュールの熱設計はより厳しい情勢となってきた。
【０００３】
近年、放熱性を改良する半導体装置として、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor,ＩＧＢＴ）を含むトランジスタ部と、ダイオード部とを含む半導体装置が知られている（特許文献１参照）。
【０００４】
特許文献１に示される半導体装置は、基板のおもて面方向から観察した場合に、トランジスタ部とダイオード部とが交互に配置された平面形状を有する。また、半導体装置は、表面電極に接合される外部配線を有し、外部配線と表面電極との接触幅は、トランジスタ部の幅およびダイオード部の幅の一方より大きい。このような構造により、特許文献１の半導体装置は、外部配線の接合部の熱疲労を軽減しているが、その一方で、スナップバック動作が起きやすくなり、オン電圧が悪化する懸念がある。
【０００５】
特許文献２には、スナップバック動作を抑制する技術が開示されている。特許文献２に示される半導体装置は、短冊形状の複数のＩＧＢＴセル領域と複数のダイオードセル領域とが、隣接して交互に配置された構成を有する。複数のＩＧＢＴセル領域は、その短冊形状の幅が狭い狭短冊幅領域と、その狭短冊幅領域より幅の広い少なくとも１つの広短冊幅領域とで構成される。特許文献２の半導体装置は、広短冊幅領域により、ＩＧＢＴセル領域の通電開始時のスナップバック動作を抑制している。しかし、特許文献２には、ダイオードセル領域における通電開始時のスナップバック動作についての考慮がなく、ダイオードのオン電圧が悪化する懸念がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２０１８／２２５５７１号
【特許文献２】特開２０１３−１３８０６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
トランジスタ部の通電開始時のスナップバック動作を抑制するためには、トランジスタ部の裏面におけるｐ＋層の幅が、ｎ−ドリフト層の抵抗率と厚みとで決定される所定値よりも大きい必要がある。ダイオード部の通電開始時のスナップバック動作を抑制するためには、ダイオード部の表面におけるｐ＋層の幅が、ｎ−ドリフト層の抵抗率と厚みとで決定される所定値よりも大きい必要がある。
【０００８】
このように、スナップバック動作を抑制するためには、所定値よりも幅が大きいトランジスタ部およびダイオード部が用いられる。その一方で、放熱性の改善の観点からは、熱の分散特性が良好な幅が小さいトランジスタ部およびダイオード部が用いられる。そのため、スナップバック動作を抑制し、かつ、放熱性に優れる半導体装置の実現は困難であった。
【０００９】
本発明は、以上のような課題を解決するためになされたものであり、スナップバック動作を抑制し、かつ、放熱性に優れる半導体装置の提供を目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、半導体基板と、複数のトランジスタ部と、複数のダイオード部と、表面電極と、外部配線と、を含む。複数のトランジスタ部と複数のダイオード部とは、半導体基板に設けられ、かつ、半導体基板の表面に平行な一方向に配置される。表面電極は、半導体基板の表面に設けられ、複数のトランジスタ部と複数のダイオード部とに電気的に接続される。外部配線は、表面電極に接合される接合部を含み、接合部にて表面電極に電気的に接続される。複数のトランジスタ部と複数のダイオード部とは、半導体基板の平面視における第１領域と第２領域とに設けられる。複数のトランジスタ部の各々と複数のダイオード部の各々とは、一方向に交互に配置されている。第１領域における複数のトランジスタ部の各々の一方向の幅である第１トランジスタ幅と、第１領域における複数のダイオード部の各々の一方向の幅である第１ダイオード幅とは、外部配線の接合部の幅よりも小さい。第２領域における複数のトランジスタ部の各々の一方向の幅である第２トランジスタ幅と、第２領域における複数のダイオード部の各々の一方向の幅である第２ダイオード幅とは、外部配線の接合部の幅よりも大きい。
【発明の効果】
【００１１】
本発明によれば、スナップバック動作を抑制し、かつ、放熱性に優れる半導体装置の提供が可能である。
【００１２】
本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白になる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１における半導体装置の構成を示す平面図である。
【図２】図１に示されたＡ−Ａ’における断面図である。
【図３】実施の形態２における半導体装置の構成を示す平面図である。
【図４】実施の形態３における半導体装置の構成を示す平面図である。
【図５】実施の形態４における半導体装置の構成を示す平面図である。
【図６】実施の形態５における半導体装置の構成を示す平面図である。
【図７】実施の形態６における半導体装置の構成を示す平面図である。
【発明を実施するための形態】
【００１４】
＜実施の形態１＞
図１は、実施の形態１における半導体装置の構成を示す平面図である。図２は、図１に示されたＡ−Ａ’における断面図である。
【００１５】
半導体装置は、半導体基板１０、複数のトランジスタ部２０、複数のダイオード部３０、ゲート電極４０、表面電極５０（図１には図示せず）および外部配線６０で構成される。
【００１６】
半導体基板１０は、平面視において、第１領域１１、第２領域１２および終端領域１３を有する。終端領域１３は、半導体基板１０の外周に沿って設けられている。第１領域１１と第２領域１２とは、終端領域１３の内側に位置しており、言い換えると、終端領域１３は、第１領域１１および第２領域１２を囲っている。また、実施の形態１において第１領域１１と第２領域１２とは隣接している。
【００１７】
複数のトランジスタ部２０と複数のダイオード部３０とは、図１に示されるように、第１領域１１および第２領域１２の両方に配置され、かつ、図２に示されるように、半導体基板１０の縦方向に配置されている。それら複数のトランジスタ部２０と複数のダイオード部３０とは、半導体基板１０の表面に平行な一方向に並べて配置されている。以下、その一方向を配列方向という。また、複数のトランジスタ部２０の各々と複数のダイオード部３０の各々とは、その配列方向に交互に配置されている。また、実施の形態１における第１領域１１および第２領域１２は、配列方向と同じ方向に隣接して配置されている。
【００１８】
複数のトランジスタ部２０と複数のダイオード部３０とは、それぞれストライプ構造を有する。つまり、トランジスタ部２０とダイオード部３０とは、平面視において、配列方向と直交する方向に長い矩形を有する。第１領域１１におけるトランジスタ部２０の配列方向の幅である第１トランジスタ幅（Ｄ２）は、第２領域１２におけるトランジスタ部２０の配列方向の幅である第２トランジスタ幅（Ｄ４）とは異なる。また、第１領域１１におけるダイオード部３０の配列方向の幅である第１ダイオード幅（Ｄ３）は、第２領域１２におけるダイオード部３０の配列方向の幅である第２ダイオード幅（Ｄ５）とは異なる。
【００１９】
ゲート電極４０は、半導体基板１０の第２領域１２における表面に配置されている。なお、図１においては、ゲート電極４０に接続される信号配線の図示は省略している。
【００２０】
表面電極５０は、図２に示されるように、複数のトランジスタ部２０および複数のダイオード部３０の上方に、つまり半導体基板１０の表面に設けられている。表面電極５０は、複数のトランジスタ部２０と複数のダイオード部３０とに電気的に接続されている。
【００２１】
外部配線６０は、図１に示されるように、表面電極５０に接合される接合部６１を含む。外部配線６０は、接合部６１にて表面電極５０に電気的に接続されている。
【００２２】
第１トランジスタ幅（Ｄ２）および第１ダイオード幅（Ｄ３）は、外部配線６０の接合部６１の幅（以下、接合幅（Ｄ１）という。）よりも小さい。第２トランジスタ幅（Ｄ４）および第２ダイオード幅（Ｄ５）は、外部配線６０の接合部６１の接合幅（Ｄ１）よりも大きい。
【００２３】
図２に示されるように、複数のトレンチゲート７０がトランジスタ部２０およびダイオード部３０の表面に設けられている。また、半導体基板１０の裏面には裏面電極８０が設けられている。実施の形態１における半導体装置は、表面電極５０と裏面電極８０との間に流れる電流を制御するいわゆる縦型の半導体装置である。また、トランジスタ部２０は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等である。半導体基板１０は、例えば、ＳｉＣ、ＧａＮ等のワイドバンドギャップ半導体を材料として含む。半導体装置は、例えば、トランジスタ部２０およびダイオード部３０が１つの半導体チップに集積されたＲＣ−ＩＧＢＴ（Reverse conducting ＩＧＢＴ）等の電力用半導体装置（パワー半導体装置）である。
【００２４】
次に、トランジスタ部２０に通電を開始した場合の半導体装置の動作を説明する。トランジスタ部２０における通電開始時には、ｐｎ接合部の電圧がビルトインポテンシャルに到達するまで、電子は図２に示される破線の矢印の方向に移動する。第１トランジスタ幅（Ｄ２）が外部配線６０の接合幅（Ｄ１）よりも小さいため、ｎ−ドリフト層９０の寄生抵抗Ｒ１は小さい。そのため、第１領域１１ではスナップバック動作が起こり易い。しかし、第２トランジスタ幅（Ｄ４）が外部配線６０の接合幅（Ｄ１）よりも大きいため、ｎ−ドリフト層９０の寄生抵抗Ｒ２は大きい。そのため、第２領域１２では正常なバイポーラ動作が実現される。このように、実施の形態１における半導体装置は、第２領域１２によって、トランジスタ部２０の通電開始時のスナップバック動作を軽減する。その結果、オン電圧の悪化が抑制される。
【００２５】
その一方で、第１トランジスタ幅（Ｄ２）は第２トランジスタ幅（Ｄ４）よりも狭いため、第１領域１１における放熱特性は第２領域１２よりも良好である。実施の形態１における半導体装置は、第１領域１１によって、半導体装置の放熱性を向上させる。
【００２６】
ここでは、トランジスタ部２０の通電開始時を例に半導体装置の動作を説明したが、ダイオード部３０の通電開始時においても、半導体装置は上記と同様に動作し、同じ効果を奏する。すなわち、ダイオード部３０の通電開始時のスナップバック動作が軽減され、かつ、半導体装置の放熱性が向上する。
【００２７】
以上をまとめると、実施の形態１における半導体装置は、半導体基板１０と、複数のトランジスタ部２０と、複数のダイオード部３０と、表面電極５０と、外部配線６０と、を含む。複数のトランジスタ部２０と複数のダイオード部３０とは、半導体基板１０に設けられ、かつ、半導体基板１０の表面に平行な一方向（配列方向）に配置される。表面電極５０は、半導体基板１０の表面に設けられ、複数のトランジスタ部２０と複数のダイオード部３０とに電気的に接続される。外部配線６０は、表面電極５０に接合される接合部６１を含み、接合部６１にて表面電極５０に電気的に接続される。複数のトランジスタ部２０と複数のダイオード部３０とは、半導体基板１０の平面視における第１領域１１と第２領域１２とに設けられる。複数のトランジスタ部２０の各々と複数のダイオード部３０の各々とは、一方向に交互に配置されている。第１領域１１における複数のトランジスタ部２０の各々の一方向の幅である第１トランジスタ幅と、第１領域１１における複数のダイオード部３０の各々の一方向の幅である第１ダイオード幅とは、外部配線６０の接合部６１の幅よりも小さい。第２領域１２における複数のトランジスタ部２０の各々の一方向の幅である第２トランジスタ幅と、第２領域１２における複数のダイオード部３０の各々の一方向の幅である第２ダイオード幅とは、外部配線６０の接合部６１の幅よりも大きい。
【００２８】
このような半導体装置は、トランジスタ部２０もしくはダイオード部３０の通電開始時に、第１領域１１においてスナップバック動作が起こる場合であっても、第２領域１２では正常なバイポーラ動作を実現可能にする。そのため、半導体装置は、スナップバック動作を軽減し、その結果、オン電圧の悪化を抑制する。また、第１領域１１におけるトランジスタ部２０もしくはダイオード部３０は、第２領域１２のそれらよりも密集しているため、半導体装置全体の放熱性を向上させる。
【００２９】
＜実施の形態２＞
実施の形態２における半導体装置を説明する。なお、実施の形態１と同様の構成および動作については説明を省略する。
【００３０】
図３は、実施の形態２における半導体装置の構成を示す平面図である。
【００３１】
外部配線６０の接合部６１は、第１領域１１のトランジスタ部２０とそのトランジスタ部２０に隣接する第１領域１１のダイオード部３０との、境界部２５上の表面電極５０に接合されている。
【００３２】
トランジスタ部２０およびダイオード部３０の通電時、外部配線６０の接合部６１が発熱源となる。しかし、実施の形態２における半導体装置においては、外部配線６０の接合部６１は、放熱性が良い第１領域１１上に位置するため、半導体装置全体の放熱性が向上する。さらに、外部配線６０の接合部６１が、境界部２５上に配置されているため、外部配線６０の接合部６１における熱疲労が軽減する。その結果、半導体装置の長期信頼性が向上する。
【００３３】
＜実施の形態３＞
実施の形態３における半導体装置を説明する。なお、実施の形態１または２と同様の構成および動作については説明を省略する。
【００３４】
図４は、実施の形態３における半導体装置の構成を示す平面図である。
【００３５】
第１領域１１は、ゲート電極４０に接続される信号配線１００とは反対方向に設けられている。
【００３６】
信号配線１００は、半導体基板１０の外部に設けられた信号配線パターン１１０と、半導体基板１０の表面に設けられたゲート電極４０とを、電気的に接続している。信号配線１００は、ここでは、トランジスタ部２０およびダイオード部３０の配列方向とは直交する方向に延在している。
【００３７】
外部配線６０の接合部６１は、トランジスタ部２０とダイオード部３０との境界部２５上の表面電極５０に接合されている。外部配線６０は、表面電極５０と半導体基板１０の外部に設けられた主電流配線パターン１２０とを、電気的に接続している。外部配線６０は、接合部６１から、信号配線１００が位置する方向とは異なる方向に、延在している。
【００３８】
半導体装置の製造過程では、外部配線６０と信号配線１００とが互いに干渉することがないように、外部配線６０および信号配線１００を、主電流配線パターン１２０および信号配線パターン１１０に、それぞれ接続する必要がある。実施の形態３においては、第１領域１１が信号配線１００の反対方向に設けられているため、外部配線６０の表面電極５０への接合時に、外部配線６０と信号配線１００との干渉が軽減する。
【００３９】
実施の形態３における半導体装置は、その製造工程において、外部配線６０を第１領域１１に安定して接続することを可能にする。その結果、製造工程における生産性および信頼性が向上する。さらに、外部配線６０の接合部６１が、境界部２５上の表面電極５０に接続されているため、接合部６１における熱疲労が軽減する。その結果、半導体装置の長期信頼性が向上する。
【００４０】
＜実施の形態４＞
実施の形態４における半導体装置を説明する。なお、実施の形態１から３のいずれかと同様の構成および動作については説明を省略する。
【００４１】
図５は、実施の形態４における半導体装置の構成を示す平面図である。
【００４２】
トランジスタ部２０とダイオード部３０とは、上述したように、平面視において、その配列方向と直交する方向に長い矩形を有する。そのため、第１領域１１におけるトランジスタ部２０とダイオード部３０との境界部２５は、その配列方向と直交する方向に長い境界線を有する。外部配線６０は、第１領域１１におけるトランジスタ部２０とダイオード部３０との境界線に並行に接続されている。
【００４３】
外部配線６０は、複数の接合部６１を含み、複数の接合部６１は、その境界部２５における複数の位置にて表面電極５０に接合されている。言い換えると、外部配線６０は、境界線上にステッチ接合されており、このような配線をステッチ配線という。
【００４４】
また、外部配線６０は、接合部６１から境界線と並行に延在している。言い換えると、トランジスタ部２０とダイオード部３０とは、外部配線６０の接続方向と並行に配置されている。
【００４５】
実施の形態４における半導体装置においては、外部配線６０の接合工程における外部配線６０と接合箇所との位置決めの際、図５に示されるＸ方向の位置を正確に固定するだけでよい。接合部６１のＹ方向の位置のばらつきが軽減する。
【００４６】
このように、実施の形態４における半導体装置は、その製造工程において、外部配線６０をトランジスタ部２０とダイオード部３０との境界部２５上の表面電極５０に、安定して接合することを可能にする。
【００４７】
さらに、外部配線６０がステッチ接合されているため、外部配線６０の接合部６１で生じる熱が分散する。外部配線６０の接合部６１における熱疲労が軽減され、その結果、半導体装置の長期信頼性が向上する。
【００４８】
＜実施の形態５＞
実施の形態５における半導体装置を説明する。なお、実施の形態１から４のいずれかと同様の構成および動作については説明を省略する。
【００４９】
図６は、実施の形態５における半導体装置の構成を示す平面図である。
【００５０】
実施の形態５において、第１領域１１および第２領域１２は、トランジスタ部２０およびダイオード部３０の配列方向（図５においてＸ方向）に対し直交する方向（Ｙ方向）に隣接して配置されている。第１領域１１は、ゲート電極４０に接続される信号配線１００とは反対方向に設けられている。
【００５１】
信号配線１００は、半導体基板１０の外部に設けられた信号配線パターン１１０と、半導体基板１０の表面に設けられたゲート電極４０とを、電気的に接続している。信号配線１００は、ここでは、トランジスタ部２０およびダイオード部３０の配列方向に延在している。
【００５２】
外部配線６０の接合部６１は、第１領域１１のトランジスタ部２０とダイオード部３０との境界部２５上の表面電極５０に接合されている。外部配線６０は、表面電極５０と半導体基板１０の外部に設けられた主電流配線パターン１２０とを、電気的に接続している。外部配線６０は、接合部６１から、信号配線１００が位置する方向とは異なる方向に延在している。
【００５３】
トランジスタ部２０とダイオード部３０とは、上述したように、平面視において、その配列方向と直交する方向に長い矩形を有する。そのため、第１領域１１におけるトランジスタ部２０とダイオード部３０との境界部２５は、その配列方向と直交する方向に長い境界線を有する。外部配線６０は、第１領域１１におけるトランジスタ部２０とダイオード部３０との境界線に並行に接続されている。
【００５４】
外部配線６０は、複数の接合部６１を含み、複数の接合部６１は、その境界部２５における複数の位置にて表面電極５０に接合されている。言い換えると、外部配線６０は、境界線上にステッチ接合されており、このような配線をステッチ配線という。
【００５５】
また、外部配線６０は、接合部６１から境界線と並行に延在している。言い換えると、トランジスタ部２０とダイオード部３０とは、外部配線６０の接続方向と並行に配置されている。
【００５６】
半導体装置の製造過程では、外部配線６０と信号配線１００とが互いに干渉することがないように、外部配線６０および信号配線１００を、主電流配線パターン１２０および信号配線パターン１１０に、それぞれ接続する必要がある。実施の形態５においては、第１領域１１が信号配線１００の反対方向に設けられているため、外部配線６０の表面電極５０への接合時に、外部配線６０と信号配線１００との干渉が軽減する。
【００５７】
実施の形態５における半導体装置は、その製造工程において、外部配線６０を第１領域１１に安定して接続することを可能にする。その結果、製造工程における生産性および信頼性が向上する。さらに、外部配線６０がステッチ接合されているため、外部配線６０の接合部６１で生じる熱が分散する。外部配線６０の接合部６１における熱疲労が軽減され、その結果、半導体装置の長期信頼性が向上する。
【００５８】
＜実施の形態６＞
実施の形態６における半導体装置を説明する。なお、実施の形態１から５のいずれかと同様の構成および動作については説明を省略する。
【００５９】
図７は、実施の形態６における半導体装置の構成を示す平面図である。
【００６０】
第１トランジスタ幅（Ｄ２）は第１ダイオード幅（Ｄ３）よりも大きく、かつ、第２トランジスタ幅（Ｄ４）は第２ダイオード幅（Ｄ５）よりも大きい。
【００６１】
このような半導体装置においては、トランジスタ部２０の電流密度は小さい。そのため、半導体装置の温度上昇が抑制される。
【００６２】
＜実施の形態７＞
実施の形態７における半導体装置を説明する。なお、実施の形態１から６のいずれかと同様の構成および動作については説明を省略する。
【００６３】
実施の形態７における半導体装置は、実施の形態１から６のいずれかに示された半導体装置と同様の構成を有する。ただし、第１トランジスタ幅（Ｄ２）および第１ダイオード幅（Ｄ３）のいずれか小さい方の幅の半分の値は、半導体基板１０の厚み（Ｄ６）の２倍の値よりも大きい。言い換えると、実施の形態７における半導体装置は、Ｄ２×０．５＞Ｄ６×２、または、Ｄ３×０．５＞Ｄ６×２、の関係式を満たす。
【００６４】
このような半導体装置は、十分にスナップバック動作を軽減し、オン電圧の悪化を抑制する。
【００６５】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【００６６】
本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【００６７】
１０  半導体基板、１１  第１領域、１２  第２領域、１３  終端領域、２０  トランジスタ部、２５  境界部、３０  ダイオード部、４０  ゲート電極、５０  表面電極、６０  外部配線、６１  接合部、７０  トレンチゲート、８０  裏面電極、９０  ｎ−ドリフト層、１００  信号配線、１１０  信号配線パターン、１２０  主電流配線パターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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