(57)【要約】  ＥＬ表示パネルは、ＥＬ部と、薄膜半導体部とを備え、ＥＬ部は、陽極電極と、陰極電極と、発光層とを含み、薄膜半導体部は、基板と、ゲート電極と、ゲート絶縁膜と、半導体層と、第１電極と、第２電極と、層間絶縁膜と、層間絶縁膜上に配置されたゲート配線（２１）と、層間絶縁膜上にゲート配線（２１）と同層で、かつ、ゲート配線（２１）と並行して配置された電源配線（２３）と、層間絶縁膜上にゲート配線（２１）及び電源配線（２３）と同層で、かつ、ゲート配線（２１）及び電源配線（２３）と並行して配置された補助配線（２５）とを具備している。
2012042565.tif 000002
【特許請求の範囲】
【請求項１】
ＥＬ部と、前記ＥＬ部の発光を制御する薄膜半導体部とを備えるＥＬ表示パネルであって、
前記ＥＬ部は、
陽極電極と、陰極電極と、前記陽極電極と前記陰極電極との間に介在する発光層と、を含み、
前記薄膜半導体部は、
基板と、
基板上に形成されたゲート電極と、
前記ゲート電極を覆って前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上であって前記ゲート電極の上方に形成された半導体層と、
前記半導体層の上方に形成された第１電極と、
前記第１電極と同層に形成された第２電極と、
前記第１電極及び前記第２電極を覆って前記ゲート絶縁膜の上方に形成され、前記ゲート電極が形成された層とは異なる層である層間絶縁膜と、
前記層間絶縁膜上に配置されたゲート配線と、
前記ゲート配線が形成された前記層間絶縁膜上に、前記ゲート配線と同層で、かつ、前記ゲート配線と並行して配置された電源配線と、
前記層間絶縁膜上に前記ゲート配線及び前記電源配線と同層で、かつ、前記ゲート配線及び前記電源配線と並行して配置された補助配線と、を具備し、
前記ゲート電極と前記ゲート配線とは、前記ゲート絶縁膜及び前記層間絶縁膜とを貫通するように設けられた第１導電部を介して電気的に接続され、
前記第１電極及び前記第２電極のいずれか一方と前記電源配線とは、前記層間絶縁膜を貫通するように設けられた第２導電部を介して電気的に接続され、
前記補助配線は、前記陰極電極と電気的に接続される、
ＥＬ表示パネル。
【請求項２】
前記電源配線及び前記補助配線は、前記ゲート配線と同一又は所定の近似値の高さに形成されている、
請求項１に記載のＥＬ表示パネル。
【請求項３】
前記電源配線及び前記補助配線は、前記ゲート配線と、前記ゲート配線と並行して前記ゲート配線に隣り合う他のゲート配線との間に配置され、
前記電源配線及び前記補助配線の双方を組み合わせた幅は、前記ゲート配線と、前記ゲート配線と並行して配置された前記ゲート配線に隣り合う他のゲート配線との間の幅に対応して、隣り合う２つの前記ゲート配線間を埋めるようにして、隣り合う２つの前記ゲート配線と近接して配置される、
請求項１または請求項２に記載のＥＬ表示パネル。
【請求項４】
前記ゲート配線と前記電源配線、前記電源配線と前記補助配線、前記補助配線と前記ゲート配線との距離は、それぞれ４μｍ以上である、
請求項１ないし請求項３のいずれか１項に記載のＥＬ表示パネル。
【請求項５】
前記電源配線及び前記補助配線の少なくともいずれかは、前記ゲート配線の幅より広い幅を有する、
請求項１ないし請求項４のいずれか１項に記載のＥＬ表示パネル。
【請求項６】
前記半導体層は、ｐチャネル型であり、
前記電源配線は、前記半導体層と重なるように形成される、
請求項１ないし請求項５のいずれか１項に記載のＥＬ表示パネル。
【請求項７】
前記半導体層は、ｎチャネル型であり、
前記電源配線及び前記補助配線は、前記半導体層と重ならないように形成される、
請求項１ないし請求項５のいずれか１項に記載のＥＬ表示パネル。
【請求項８】
前記第１電極はソース電極であり、前記第２電極はドレイン電極である、
請求項１ないし請求項７のいずれか１項に記載のＥＬ表示パネル。
【請求項９】
前記第１電極はドレイン電極であり、前記第２電極はソース電極である、
請求項１ないし請求項７のいずれか１項に記載のＥＬ表示パネル。
【請求項１０】
前記半導体層は、多結晶性半導体層を含む、
請求項１ないし請求項９のいずれか１項に記載のＥＬ表示パネル。
【請求項１１】
前記電源配線及び前記補助配線を構成する材料は、Ａｌ、Ｃｕ、Ａｇのいずれか１を含む、
請求項１ないし請求項１０のいずれか１項に記載のＥＬ表示パネル。
【請求項１２】
前記ＥＬ部は、前記発光層として有機発光層を備えた有機ＥＬ部である、
請求項１ないし請求項１１のいずれか１項に記載のＥＬ表示パネル。
【請求項１３】
請求項１ないし請求項１２のいずれか１項に記載のＥＬ表示パネルを備えている
ＥＬ表示装置。
【請求項１４】
基板を準備する第１工程と、
前記基板上にゲート電極を形成する第２工程と、
前記ゲート電極を覆って前記基板上にゲート絶縁膜を形成する第３工程と、
前記ゲート絶縁膜上であって前記ゲート電極の上方に半導体層を形成する第４工程と、
前記半導体層の上方に第１電極を形成するとともに、第１電極と電気的に接続されるソース配線及び第２電極を形成する第５工程と、
前記第１電極及び前記第２電極を覆って前記ゲート絶縁膜の上方に第１層間絶縁膜を形成する第６工程と、
前記ゲート絶縁膜及び前記第１層間絶縁膜を貫通する第１コンタクトホールを形成する第７工程と、
前記ゲート電極の上方に存在する前記第１層間絶縁膜を貫通し前記第１コンタクトホールとは異なる第２コンタクトホールを形成する第８工程と、
前記第１層間絶縁膜上に金属膜を成膜しパターニングすることにより、前記第１コンタクトホールを介して前記ゲート電極と電気的に接続されるゲート配線と、前記ゲート配線と並行となるように前記第２コンタクトホールを介して前記第１電極又は前記第２電極のいずれか一方と電気的に接続される前記電源配線と、前記ゲート配線及び前記電源配線と並行となるように前記陰極電極と電気的に接続される補助配線とを形成する第９工程と、
前記第１層間絶縁膜、前記電源配線、及び前記補助配線の上面を覆うように第２層間絶縁膜を形成する第１０工程と、
前記第２層間絶縁膜を貫通する第３コンタクトホールを形成する第１１工程と、
前記第２層間絶縁膜の上方に一組の陽極電極と陰極電極と、前記陽極電極と陰極電極の間に介在する発光層とを含むＥＬ部を形成する第１２工程と、を含み、
前記第１２工程において、前記第３コンタクトホールを介して前記陰極電極と前記補助配線とを電気的に接続する、
ＥＬ表示パネルの製造方法。
【請求項１５】
前記第４工程で形成する半導体層は非結晶性半導体層であり、
前記第４工程と前記第５工程との間に、前記非結晶性半導体層の上方から所定のレーザ光を照射し、前記所定のレーザ照射により前記非結晶性半導体層の温度を所定の温度範囲とし、前記非結晶性半導体層を結晶化する工程を含む、
請求項１４に記載のＥＬ表示パネルの製造方法。
【請求項１６】
前記ＥＬ部は、前記発光層を有機発光層で形成した有機ＥＬ部である、
請求項１４または請求項１５に記載のＥＬ表示パネルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜半導体装置及びそれを用いたＥＬ表示パネル、ＥＬ表示装置及びＥＬ表示パネルの製造方法に関し、特にアクティブマトリクス方式の表示装置に用いられる薄膜半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、液晶表示装置又は有機ＥＬ表示装置等のアクティブマトリクス駆動型の表示装置では、画素を選択するスイッチング素子又は画素を駆動する駆動素子として、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が用いられている。【０００３】
薄膜トランジスタは、表示装置のアクティブマトリクス基板に用いられ、現在、高性能化に向けた開発が盛んに行われている。特に、表示装置の大型化や高精細化に伴い、薄膜トランジスタの高い駆動能力が要求される中、チャネル層（活性層）として、結晶化した半導体薄膜（多結晶シリコン・微結晶シリコン）を用いたものが注目されている。【０００４】
半導体薄膜の結晶化プロセスとしては、既に確立されている１０００℃以上の処理温度を採用した高温プロセス技術に代えて、６００℃以下の処理温度を採用した低温プロセスが開発されている。低温プロセスでは、耐熱性に優れた石英などの高価な基板を用いる必要がなく、製造コストの低減化を図ることができる。【０００５】
低温プロセスの一環として、レーザビームを用いて加熱するレーザアニールが注目されている。これは、ガラスなどの低耐熱性絶縁基板上に成膜された非晶質シリコン等の非単結晶性の半導体薄膜に、レーザビームを照射して局部的に加熱溶融した後、その冷却過程において半導体薄膜を結晶化するものである。結晶化した半導体薄膜はキャリアの移動度が高くなるので、薄膜トランジスタを高性能化できる（例えば、特許文献１参照）。【０００６】
ところで、薄膜トランジスタの構造としては、ゲート電極がチャネル層より下に配置されたボトムゲート型の構造が主流である。以下、従来のボトムゲート型の薄膜トランジスタについて、図２５、図２６Ａ〜図２６Ｃ及び図２７を用いて説明する。図２５は、表示装置の１つの画素における従来の表示装置用薄膜半導体装置の平面図である。図２６Ａは、図２５のＸ１−Ｘ１’線に沿って切断した、従来の表示装置用薄膜半導体装置の断面図である。図２６Ｂは、図２５のＸ２−Ｘ２’線に沿って切断した、従来に係る表示装置用薄膜半導体装置の断面図である。図２６Ｃは、図２５のＹ−Ｙ’線に沿って切断した、従来に係る表示装置用薄膜半導体装置の断面図である。図２７は、図２６Ａに対応し、図２５のＸ１−Ｘ１’の断面から見たときにおける従来に係る表示装置用薄膜半導体装置の主要部分を示す斜視図である。【０００７】
図２５、図２６Ａ〜図２６Ｃ及び図２７に示すように、従来に係る表示装置用薄膜半導体装置９は、画素の行方向（横方向）に沿って形成されたゲート配線９２１と、画素の列方向（縦方向）に沿って形成されたソース配線９２２と、ゲート配線９２１とソース配線９２２とが交差する箇所に設けられた薄膜トランジスタ９１０とを備える。【０００８】
図２６Ａに示すように、薄膜トランジスタ９１０は、ボトムゲート型の薄膜トランジスタであって、基板９００上に順次形成された、ゲート電極９１０Ｇ、ゲート絶縁膜９３０、半導体層９１１（チャネル層）、並びに、ソース電極９１０Ｓ及びドレイン電極か９１０Ｄからなる積層構造体である。【０００９】
図２５及び図２６Ａに示すように、ゲート電極９１０Ｇは、ゲート配線９２１から延設され、ゲート配線９２１と同層の第１金属層ＭＬ１’に形成される。ゲート絶縁膜９３０は、ゲート配線９２１及びゲート電極９１０Ｇを覆うようにして基板９００上に形成される。半導体層９１１は、ゲート電極９１０Ｇと重畳するようにゲート絶縁膜９３０上に島状に形成される。ソース電極９１０Ｓ及びドレイン電極９１０Ｄは、半導体層９１１の一部に重畳するように形成されており、また、互いに対向するように離間して配置される。ソース電極９１０Ｓ及びドレイン電極９１０Ｄは、ソース配線９２２と同層の第２金属層ＭＬ２’に形成される。なお、薄膜トランジスタ９１０、ゲート配線９２１及びソース配線９２２を覆うようにして、層間絶縁膜９４０が積層されている。【００１０】
ここで、ボトムゲート型の薄膜トランジスタ９１０において、半導体層９１１を、ゲート電極９１０Ｇ上に非晶質シリコンを形成し、これをレーザアニールによって結晶化させることによって形成する場合、非晶質シリコンの溶融時にレーザアニールの熱がゲート電極９１０Ｇを伝って放散する。従って、ゲート電極９１０Ｇは、レーザアニールの熱の放散を抑制するために、熱伝導率の小さい材料で構成することが好ましい。【００１１】
一方、ゲート配線９２１については、配線抵抗が高いと、信号が遅延したり電圧降下によって表示装置の発光輝度にムラが生じたりする。特に、表示装置のパネル面積が大型化し駆動周波数が増大化すると、配線抵抗の影響が大きくなる。従って、ゲート配線９２１は、抵抗率（比抵抗）の低い材料で構成することが好ましい。【００１２】
ゲート電極９１０Ｇ及びゲート配線９２１は、上述のとおり、同一の層に形成されるので、同一の材料で構成されることが多い。従って、上記の半導体層９１１の結晶化の観点からゲート電極９１０Ｇを熱伝導率の小さい材料で構成すると、ゲート配線９２１も同じ熱伝導の小さい材料で構成することになる。他方、ゲート配線９２１の配線抵抗の観点からゲート配線９２１を抵抗率の低い材料で構成すると、ゲート電極９１０Ｇも同じ抵抗率の低い材料で構成することになる。【００１３】
しかしながら、熱伝導率の小さい金属材料は抵抗率が高い物質がほとんどであり、半導体層９１１の結晶化の観点とゲート配線９２１の配線抵抗の観点の両方を同時に満たすことが難しい。【００１４】
そこで、従来、両方の観点を同時に満たす表示装置用薄膜半導体装置が提案されている（特許文献２参照）。特許文献２には、ゲート電極の熱伝導性とゲート配線の低抵抗化とを両立させることを目的として、ゲート配線を２つの部分に分けた構成とすることが開示されている。【００１５】
すなわち、特許文献２に係る表示装置用薄膜半導体装置では、ゲート配線が、ゲート電極と一体的に形成された一体部と、当該一体部とコンタクトホールを介して接続された別体部とで構成される。また、ゲート配線の一体部とソース配線とは、ゲート絶縁膜を挟んで立体交差させた構造となっている。そして、ゲート電極とゲート配線の一体部については、ゲート配線の別体部よりも低い熱伝導率を有する材料を用いる。一方、ゲート配線の別体部については、ゲート電極よりも低い抵抗率を有する材料を用いる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平０７−２３５４９０号公報
【特許文献２】特開２００７−０４７８０８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、特許文献２に開示された表示装置用薄膜半導体装置において、ゲート電極とゲート配線の一体部とが同じ材料で構成されるので、ゲート電極を熱伝導率の低い材料で構成すると、ゲート配線の一体部は抵抗率が高くなり高抵抗化してしまう。この結果、ゲート配線の配線抵抗を十分に低減することができず、表示装置の発光輝度にムラが生じるという問題がある。【００１８】
また、ゲート配線における一体部と別体部とが、画素毎にコンタクトホールを介して接続されているので、一体部と別体部との接続部分においてＩＲドロップ（配線上に生じる電流Ｉと抵抗Ｒの積による電圧降下）が生じるという問題もある。しかも、１ラインのゲート配線が、一体部と別体部と交互に接続された構造であるため、一体部と別体部の接続部分のうち一箇所でも接続不良があると、ゲート配線に沿った１ライン全ての画素が不良となってしまうという問題もある。【００１９】
また、ゲート電極とドレイン電極と間の間隔は、ゲート絶縁膜の膜厚により規定される。ゲート絶縁膜の膜厚は、例えば２００ｎｍ程度である。ゲート電極と同層に設けられたゲート配線からゲート電極を延設し、ドレイン電極と同層に設けられた電源配線から前記ドレイン電極を延設すると、ゲート配線とドレイン配線との間の間隔も、ゲート電極とドレイン電極と間の間隔と同様に、ゲート絶縁膜の膜厚である２００ｎｍ程度となる。この場合、ゲート配線と電源配線とが交差する領域では、ゲート配線とドレイン配線との間隔が狭いため、ゲート配線と電源配線との間の寄生容量が大きくなるという問題がある。この寄生容量により、表示装置の発光輝度にムラが生じるおそれがある。また、寄生容量を小さくするために、ゲート絶縁膜の膜厚を厚くするとしても、薄膜半導体装置としての性能を保障するために限界があり、それ程厚くできない。【００２０】
さらに、例えばＥＬ表示装置の場合、各画素において、発光層を有するＥＬ部に電源供給するためのＥＬ補助電源線がＥＬ部に設けられるので、ＥＬ電源線が表示装置のパネルの開口率を低下させ、結果、ＥＬ表示装置の寿命が十分得られないという問題が生じる。【００２１】
また、複数の画素の電源配線が画素ごとに設けられているので、薄膜トランジスタの配置スペースが配線スペースによって制限されることとなる。【００２２】
本発明は上記課題を解決するものであり、発光輝度にムラが生じず、寿命を向上することができ、薄膜トランジスタの配置領域が配線スペースによって制限されないＥＬ表示パネルを提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明の一形態に係るＥＬ表示パネルは、ＥＬ部と、前記ＥＬ部の発光を制御する薄膜半導体部とを備えるＥＬ表示パネルであって、前記ＥＬ部は、陽極電極と、陰極電極と、前記陽極電極と前記陰極電極との間に介在する発光層と、を含み、前記薄膜半導体部は、基板と、基板上に形成されたゲート電極と、前記ゲート電極を覆って前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上であって前記ゲート電極の上方に形成された半導体層と、前記半導体層の上方に形成された第１電極と、前記第１電極と同層に形成された第２電極と、前記第１電極及び前記第２電極を覆って前記ゲート絶縁膜の上方に形成され、前記ゲート電極が形成された層とは異なる層である層間絶縁膜と、前記層間絶縁膜上に配置されたゲート配線と、前記ゲート配線が形成された前記層間絶縁膜上に、前記ゲート配線と同層で、かつ、前記ゲート配線と並行して配置された電源配線と、前記層間絶縁膜上に前記ゲート配線及び前記電源配線と同層で、かつ、前記ゲート配線及び前記電源配線と並行して配置された補助配線と、を具備し、前記ゲート電極と前記ゲート配線とは、前記ゲート絶縁膜及び前記層間絶縁膜とを貫通するように設けられた第１導電部を介して電気的に接続され、前記第１電極及び前記第２電極のいずれか一方と前記電源配線とは、前記層間絶縁膜を貫通するように設けられた第２導電部を介して電気的に接続され、前記補助配線は、前記陰極電極と電気的に接続される。
【発明の効果】
【００２４】
本発明に係るＥＬ表示パネルによれば、ゲート配線とゲート電極とを別の層で構成することができるので、それぞれに適した材料を選び、配線抵抗を低減してＥＬ表示パネルの発光輝度を向上することができる。【００２５】
また、ＴＦＴ電源線としての電源配線がゲート配線と同層に形成されるので、電源配線とゲート配線間に生じていた寄生容量を低減することができる。また、ＥＬ電源線としての補助配線がゲート配線と同層に形成されるため、ＥＬ部に補助配線を設ける必要がないので、ＥＬ表示パネルの開効率を向上し、寿命を向上することができる。【００２６】
さらに、電源配線及び補助配線が、ゲート配線と同層に形成されるとともにゲート配線と並行して配置されているので、層間絶縁膜上のゲート配線によって生じる凹凸を電源配線及び補助配線によって減少することができる。これにより、平坦度を向上させＥＬ表示パネルの寿命を向上することができる。【００２７】
さらに、複数の画素の電源配線を共通に設けているので画素ごとに設けられていた電源配線の配置スペースを削減することができる。従って、薄膜トランジスタの配置スペースが配線スペースによって制限されないＥＬ表示パネルを提供することができる。
【図面の簡単な説明】
【００２８】
【図１】図１は、本発明の第１の実施形態に係るＥＬ表示パネルの一部切り欠き斜視図である。
【図２】図２は、本発明の第１の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体アレイ装置のマザー基板を示した図である。
【図３】図３は、本発明の第１の実施形態に係るＥＬ表示パネルにおける一画素の回路構成図である。
【図４】図４は、本発明の第１の実施形態に係るＥＬ表示パネルにおける一画素の一部を模式的に表した画素構成の断面図である。
【図５】図５は、本発明の第１の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体アレイ装置の平面図である。
【図６】図６は、本発明の第１の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体アレイ装置（一部透過）の平面図である。
【図７】図７は、本発明の第１の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体アレイ装置（一部透過）の平面図である。
【図８】図８は、本発明の第１の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体装置の平面図である。
【図９】図９は、本発明の第１の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体装置（一部透過）の平面図である。
【図１０】図１０は、本発明の第１の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体装置（一部透過）の平面図である。
【図１１】図１１は、本発明の第１の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体装置の断面図である（図８のＸ１−Ｘ１’線断面図）。
【図１２】図１２は、本発明の第１の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体装置の断面図である（図８のＸ２−Ｘ２’線断面図）。
【図１３】図１３は、本発明の第１の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体装置の断面図である（図８のＸ３−Ｘ３’線断面図）。
【図１４】図１４は、図９の表示装置用薄膜半導体装置の斜視図である。
【図１５】図１５は、図９の表示装置用薄膜半導体装置の斜視図である。
【図１６Ａ】図１６Ａは、第１の実施形態に係るＥＬ表示パネルの製造工程を示す断面図である。
【図１６Ｂ】図１６Ｂは、第１の実施形態に係るＥＬ表示パネルの製造工程を示す断面図である。
【図１６Ｃ】図１６Ｃは、第１の実施形態に係るＥＬ表示パネルの製造工程を示す断面図である。
【図１６Ｄ】図１６Ｄは、第１の実施形態に係るＥＬ表示パネルの製造工程を示す断面図である。
【図１６Ｅ】図１６Ｅは、第１の実施形態に係るＥＬ表示パネルの製造工程を示す断面図である。
【図１６Ｆ】図１６Ｆは、第１の実施形態に係るＥＬ表示パネルの製造工程を示す断面図である。
【図１６Ｇ】図１６Ｇは、第１の実施形態に係るＥＬ表示パネルの製造工程を示す断面図である。
【図１６Ｈ】図１６Ｈは、第１の実施形態に係るＥＬ表示パネルの製造工程を示す断面図である。
【図１６Ｉ】図１６Ｉは、第１の実施形態に係るＥＬ表示パネルの製造工程を示す断面図である。
【図１６Ｊ】図１６Ｊは、第１の実施形態に係るＥＬ表示パネルの製造工程を示す断面図である。
【図１７】図１７は、本発明の第１の実施形態に係る表示装置用薄膜半導体装置における薄膜トランジスタのＴＦＴ特性を説明するための図である。
【図１８】図１８は、本発明の第１の実施形態の変形例に係るＥＬ表示パネルにおける表示装置用薄膜半導体装置の断面図である。
【図１９】図１９は、本発明の第２の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体装置の平面図である。
【図２０】図２０は、本発明の第２の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体装置の断面図である（図１９のＸ２−Ｘ２’線断面図）。
【図２１】図２１は、本発明の第２の実施形態に係る表示装置用薄膜半導体装置における薄膜トランジスタのＴＦＴ特性を説明するための図である。
【図２２】図２２は、本発明の第２の実施形態の変形例に係るＥＬ表示パネルにおける表示装置用薄膜半導体装置の断面図である。
【図２３Ａ】図２３Ａは、本発明に係るＥＬ表示パネルの一例を示す断面斜視図である。
【図２３Ｂ】図２３Ｂは、本発明に係るＥＬ表示パネルの他の例を示す断面斜視図である。
【図２４】図２４は、本発明に係るＥＬ表示装置の一例を示す外観斜視図である。
【図２５】図２５は、表示装置の１つの画素における従来に係る表示装置用薄膜半導体装置の平面図である。
【図２６Ａ】図２６Ａは、従来に係る表示装置用薄膜半導体装置の断面図である（図２５のＸ１−Ｘ１’線断面図）。
【図２６Ｂ】図２６Ｂは、従来に係る表示装置用薄膜半導体装置の断面図である（図２５のＸ２−Ｘ２’線断面図）。
【図２６Ｃ】図２６Ｃは、従来に係る表示装置用薄膜半導体装置の断面図である（図２５のＹ−Ｙ’線断面図）。
【図２７】図２７は、図２５のＸ１−Ｘ１’の断面から見たときにおける従来に係る表示装置用薄膜半導体装置の主要部分を示す斜視図である。
【発明を実施するための形態】
【００２９】
本発明に係るＥＬ表示パネルの一形態は、ＥＬ部と、前記ＥＬ部の発光を制御する薄膜半導体部とを備えるＥＬ表示パネルであって、前記ＥＬ部は、陽極電極と、陰極電極と、前記陽極電極と前記陰極電極との間に介在する発光層と、を含み、前記薄膜半導体部は、基板と、基板上に形成されたゲート電極と、前記ゲート電極を覆って前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上であって前記ゲート電極の上方に形成された半導体層と、前記半導体層の上方に形成された第１電極と、前記第１電極と同層に形成された第２電極と、前記第１電極及び前記第２電極を覆って前記ゲート絶縁膜の上方に形成され、前記ゲート電極が形成された層とは異なる層である層間絶縁膜と、前記層間絶縁膜上に配置されたゲート配線と、前記ゲート配線が形成された前記層間絶縁膜上に、前記ゲート配線と同層で、かつ、前記ゲート配線と並行して配置された電源配線と、前記層間絶縁膜上に前記ゲート配線及び前記電源配線と同層で、かつ、前記ゲート配線及び前記電源配線と並行して配置された補助配線と、を具備し、前記ゲート電極と前記ゲート配線とは、前記ゲート絶縁膜及び前記層間絶縁膜とを貫通するように設けられた第１導電部を介して電気的に接続され、前記第１電極及び前記第２電極のいずれか一方と前記電源配線とは、前記層間絶縁膜を貫通するように設けられた第２導電部を介して電気的に接続され、前記補助配線は、前記陰極電極と電気的に接続される。
【００３０】
本態様によると、ゲート配線及び電源配線は、ＥＬ表示パネルにおける薄膜半導体部の特性に影響を与えるゲート絶縁膜を介在させて配置されるのではなく、薄膜半導体部の特性に影響を与えない層間絶縁膜上に配置される。そのため、ゲート絶縁膜の膜厚を厚く設計できないことに起因してゲート配線と電源配線との間の寄生容量が発生することを防止できる。
【００３１】
その上、ゲート配線及び電源配線は、それぞれゲート電極及び第１電極及び第２電極とは異なる層に配置されるので、ゲート配線と電源配線とを層間絶縁膜上において平行に配置することが可能となる。そのため、ゲート配線及び電源配線は、同一層である層間絶縁膜上に配置される。従って、ゲート配線と電源配線とのクロスポイトンは発生しない。その結果、ゲート配線と電源配線とが交差する領域があることに起因する寄生容量の発生を、完全に防止できる。
【００３２】
さらに、本態様によると、ＥＬ表示パネルの大画面化に伴い表示画面の中央領域にて生ずる電圧降下を防止するための補助配線（ＥＬ電源線）を、ＥＬ部ではなく、薄膜半導体部に設けている。しかも、この補助配線を、薄膜半導体の上部である層間絶縁膜の上面に、ゲート配線及び電源配線と共に並行して配置している。そのため、ゲート配線及び電源配線の配置に利用している既存層を有効活用して、補助配線をも配置していることになる。その結果、ＥＬ部に設けていた補助配線を、薄膜半導体部の既存層に移すことで、薄膜半導体部にスペース上の負担をかけることなく、ＥＬ部の補助配線を配置していたスペースを開放できる。従って、前記ＥＬ部の設計の自由度を拡大し、ＥＬ部に含まれる各画素の開口率を増大できる。
【００３３】
また、本態様によると、電源配線及び補助配線が、ゲート配線と同層に形成されるとともにゲート配線と並行して配置されているので、層間絶縁膜上のゲート配線によって生じる凹凸を電源配線及び補助配線によって減少することができる。これにより、平坦度を向上させＥＬ表示パネルの寿命を向上することができる。
【００３４】
さらに、本態様によると、電源配線を層間絶縁膜上に共通に配置し、例えば、赤、緑、青の各々の画素へは共通の電源配線から電源供給をすればよいので、例えば、赤、緑、青の各々の画素毎に個別に電源配線を配置する必要がなくなり、その分、例えば、赤、緑、青の各々の画素毎の電源配線の配置スペースを削減できる。これにより、トランジスタの設計の自由度を拡大し、トランジスタの配置スペースが配線スペースによって制限されないＥＬ表示パネルを提供することができる。
【００３５】
また、本発明に係るＥＬ表示パネルの一形態において、前記電源配線及び前記補助配線は、前記ゲート配線と同一又は所定の近似値の高さに形成されていることが好ましい。
【００３６】
本態様によると、層間絶縁膜上のゲート配線によって生じる凹凸を、より減少することができる。これにより、平坦度をより向上させＥＬ表示パネルの寿命を向上することができる。
【００３７】
また、本発明に係るＥＬ表示パネルの一形態において、前記電源配線及び前記補助配線は、前記ゲート配線と、前記ゲート配線と並行して前記ゲート配線に隣り合う他のゲート配線との間に配置され、前記電源配線及び前記補助配線の双方を組み合わせた幅は、前記ゲート配線と、前記ゲート配線と並行して配置された前記ゲート配線に隣り合う他のゲート配線との間の幅に対応して、隣り合う２つの前記ゲート配線間を埋めるようにして、隣り合う２つの前記ゲート配線と近接して配置されることが好ましい。
【００３８】
ゲート配線のみが層間絶縁膜上に形成される場合、薄膜半導体部の上面がゲート配線の膜厚分程、ゲート配線が形成されていない領域よりも突出することとなる。
【００３９】
一方、本態様によると、薄膜半導体部の上面を平坦化するために、電源配線及び補助配線を用い、電源配線と補助配線の双方を組み合わせた幅が、ゲート配線と、ゲート配線と平行であってゲート配線に隣接する他のゲート配線との間の幅に対応しているため、この薄膜半導体部上にＥＬ素子を有するＥＬ部を配置して、ＥＬ表示パネルを構成する場合、ＥＬ部は、その下層となる薄膜半導体部の上面の凹凸の影響を受け難くなる。その結果、既存材料である電源配線及び補助配線を用いて簡易な構成で平坦性の確保し、平坦性が不十分なことに起因する寿命低下を容易に防止できる。
【００４０】
また、本発明に係るＥＬ表示パネルの一形態において、前記ゲート配線と前記電源配線、前記電源配線と前記補助配線、前記補助配線と前記ゲート配線との距離は、それぞれ４μｍ以上であることが好ましい。
【００４１】
本態様によれば、ゲート配線、電源配線及び補助配線とを互いに影響することなく配置して、薄膜半導体部の平坦性を向上させることができる。
【００４２】
また、本発明に係るＥＬ表示パネルの一形態において、前記電源配線及び前記補助配線の少なくともいずれかは、前記ゲート配線の幅より広い幅を有することが好ましい。
【００４３】
本態様によると、電源配線を幅広の配線とすることにより、電源配線を用いて薄膜半導体部の上面を平坦化することができる。例えば、この薄膜半導体部上にＥＬ素子を有するＥＬ部を配置して、ＥＬ表示パネルを構成する場合、ＥＬ部は、その下層となる薄膜半導体部の上面の凹凸の影響を受ける。電源配線を幅広の配線とすることにより、既存材料である電源配線を用いて簡易な構成で平坦性の確保し、平坦性が不十分なことに起因する寿命低下を容易に防止することができる。
【００４４】
また、電源配線を幅広の略平板形状の配線とすることで、電源配線を低抵抗な配線とすることができる。そのため、配線抵抗の低い電源配線から、第１電極又は第２電極に対して直接、電源供給がなされることになるので、ＥＬ表示パネルを大画面化するに伴って表示領域の中央領域で生ずる電圧ドロップ（ＩＲドロップ）に対して、そのドロップ量を大幅に低減することができる。
【００４５】
また、本発明に係るＥＬ表示パネルの一形態において、前記半導体層は、ｐチャネル型であり、前記電源配線は、前記半導体層と重なるように形成されることが好ましい。
【００４６】
薄膜半導体部のチャネル領域において半導体層表面と層間絶縁膜表面には、製造時での格子欠陥が存在する。この格子欠陥が発生すると不安定な界面順位が発生し、チャネル領域のバックチャネルの電位を不安定とすることとなる。
【００４７】
本態様によると、半導体層がｐチャネル型の薄膜半導体部のチャネル領域の上方において、正電位の電源配線又は補助配線により層間絶縁膜上を覆う構成である。このことにより、バックチャネルの電位を安定にすることができる。その結果、薄膜半導体部のオフリークを抑制することが実現できるため、オフ特性の優れた薄膜半導体部を有するＥＬ表示パネルを実現できる。
【００４８】
また、本発明に係るＥＬ表示パネルの一形態において、前記半導体層は、ｎチャネル型であり、前記電源配線及び前記補助配線は、前記半導体層と重ならないように形成されることが好ましい。
【００４９】
半導体層がｎチャネル型の薄膜半導体部のチャネル領域の上方において、正電位の電源配線及び補助配線の少なくともいずれか一方が層間絶縁膜上を覆った場合、チャネル領域のバックチャネルには負のキャリアが誘起されるため、負のキャリアによって電流が発生するようになる。このようにして発生したキャリアによって、電流は薄膜半導体部のオフリーク電流となる。従って、ゲート電圧を印加しなくても電流が発生することとなるため薄膜半導体部のオフ特性を低下させることとなる。
【００５０】
本態様によると、補助配線によってｎチャネル型ＴＦＴのバックチャネルにキャリアが誘起されなくなるようにすることができる。その結果、薄膜半導体部のオフリークを抑制することが実現できるため、オフ特性の優れた薄膜半導体部を有するＥＬ表示パネルを実現できる。
【００５１】
また、本発明に係るＥＬ表示パネルの一形態において、前記第１電極はソース電極であり、前記第２電極はドレイン電極であることが好ましい。
【００５２】
本態様によると、第１電極はソース電極であり、第２電極はドレイン電極とすることができる。
【００５３】
また、本発明に係るＥＬ表示パネルの一形態において、前記第１電極はドレイン電極であり、前記第２電極はソース電極であることが好ましい。
【００５４】
本態様によると、第１電極はドレイン電極であり、第２電極はソース電極とすることができる。
【００５５】
また、本発明に係るＥＬ表示パネルの一形態において、前記半導体層は、多結晶性半導体層を含むことが好ましい。
【００５６】
本態様によると、多結晶性半導体層によってキャリアの移動度を高くすることができる。これにより、オン特性に優れた薄膜トランジスタを有するＥＬ表示パネルを実現することができる。
【００５７】
また、本発明に係るＥＬ表示パネルの一形態において、前記電源配線及び前記補助配線を構成する材料は、Ａｌ、Ｃｕ、Ａｇのいずれか１を含むことが好ましいい。
【００５８】
本態様によると、電源配線及び補助配線は、配線用材料の中でも抵抗率が小さいＡｌ、Ｃｕ、Ａｇを含む材料で構成することができるようになるため、電源配線及び補助配線の電気抵抗を一層小さくすることができるようになる。
【００５９】
また、本発明に係るＥＬ表示パネルの一形態において、前記ＥＬ部は、前記発光層として有機発光層を備えた有機ＥＬ部であることが好ましい。
【００６０】
本態様によると、表示性能に優れたＥＬ表示パネルを実現することができる。
【００６１】
また、本発明に係るＥＬ表示装置の一形態は、上記した特徴を備えるＥＬ表示パネルを備えている。
【００６２】
本態様によると、上記特徴を有するＥＬ表示装置を実現することができる。
【００６３】
また、本発明の一形態に係るＥＬ表示パネルの製造方法は、基板を準備する第１工程と、前記基板上にゲート電極を形成する第２工程と、前記ゲート電極を覆って前記基板上にゲート絶縁膜を形成する第３工程と、前記ゲート絶縁膜上であって前記ゲート電極の上方に半導体層を形成する第４工程と、前記半導体層の上方に第１電極を形成するとともに、第１電極と電気的に接続されるソース配線及び第２電極を形成する第５工程と、前記第１電極及び前記第２電極を覆って前記ゲート絶縁膜の上方に第１層間絶縁膜を形成する第６工程と、前記ゲート絶縁膜及び前記第１層間絶縁膜を貫通する第１コンタクトホールを形成する第７工程と、前記ゲート電極の上方に存在する前記第１層間絶縁膜を貫通し前記第１コンタクトホールとは異なる第２コンタクトホールを形成する第８工程と、前記第１層間絶縁膜上に金属膜を成膜しパターニングすることにより、前記第１コンタクトホールを介して前記ゲート電極と電気的に接続されるゲート配線と、前記ゲート配線と並行となるように前記第２コンタクトホールを介して前記第１電極又は前記第２電極のいずれか一方と電気的に接続される前記電源配線と、前記ゲート配線及び前記電源配線と並行となるように前記陰極電極と電気的に接続される補助配線とを形成する第９工程と、前記第１層間絶縁膜、前記電源配線、及び前記補助配線の上面を覆うように第２層間絶縁膜を形成する第１０工程と、前記第２層間絶縁膜を貫通する第３コンタクトホールを形成する第１１工程と、前記第２層間絶縁膜の上方に一組の陽極電極と陰極電極と、前記陽極電極と陰極電極の間に介在する発光層とを含むＥＬ部を形成する第１２工程と、を含み、前記第１２工程において、前記第３コンタクトホールを介して前記陰極電極と前記補助配線とを電気的に接続する。
【００６４】
本態様によれば、上記の本発明に係るＥＬ表示装置を容易に製造することができる。
【００６５】
また、本発明に係るＥＬ表示パネルの製造方法の一形態において、前記第４工程で形成する半導体層は非結晶性半導体層であり、前記第４工程と前記第５工程との間に、前記非結晶性半導体層の上方から所定のレーザ光を照射し、前記所定のレーザ照射により前記非結晶性半導体層の温度を所定の温度範囲とし、前記非結晶性半導体層を結晶化する工程を含むことが好ましい。
【００６６】
本態様によると、多結晶性半導体膜を含む半導体層を形成することができる。
【００６７】
また、本発明に係るＥＬ表示パネルの製造方法の一形態において、前記ＥＬ部は、前記発光層を有機発光層で形成した有機ＥＬ部であることが好ましい。
【００６８】
本態様によると、表示性能に優れたＥＬ表示パネルを製造することができる。
【００６９】
以下、図面を参照して本発明の実施形態を詳細に説明する。
【００７０】
（第１の実施形態）
まず、本発明の第１の実施形態に係るＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネルについて、図１を用いて説明する。図１は、本発明の第１の実施形態に係る有機ＥＬ表示パネルの一部切り欠き斜視図である。
【００７１】
図１に示すように、本発明の第１の実施形態に係るＥＬ表示パネル１は、有機ＥＬ表示パネル（有機ＥＬディスプレイ）であって、自発光型表示素子である有機ＥＬ素子１０と、薄膜トランジスタ及び各種配線等が形成されたアクティブマトリクス基板からなる表示装置用薄膜半導体アレイ装置２０とを備えている。なお、有機ＥＬ素子１０が、本発明におけるＥＬ部、表示装置用薄膜半導体アレイ装置２０が、本発明における薄膜半導体部に相当する。
【００７２】
有機ＥＬ素子１０は、表示装置用薄膜半導体アレイ装置２０上に順次形成された、下部電極１２、有機ＥＬ層１３及び上部電極１４を備えている。有機ＥＬ層１３は、電子輸送層、発光層、正孔輸送層等が積層された構成である。
【００７３】
表示装置用薄膜半導体アレイ装置２０は、複数の画素１００がマトリクス状（行列状）に配置された画素１００を備え、各画素１００には薄膜トランジスタ（不図示）を含む画素回路３０が設けられている。また、表示装置用薄膜半導体アレイ装置２０は、マトリクス状に配置されたゲート配線２１及びソース配線２２を備えている。ゲート配線２１は行方向（横方向）に複数本配列されており、ソース配線２２は列方向（縦方向）に複数本配列されている。また、ゲート配線２１とソース配線２２とは直交するように配置されており、それぞれ各画素回路３０と制御回路（不図示）とを接続している。
【００７４】
各画素回路３０には、画素１００を選択するためのスイッチング素子及び有機ＥＬ素子１０を駆動するための駆動素子として、少なくとも２つの薄膜トランジスタが設けられている。
【００７５】
なお、図１では図示しないが、表示装置用薄膜半導体アレイ装置２０は、行方向に配列された複数の電源配線２３を備えている。複数の電源配線２３は、各画素１００の駆動素子としての薄膜トランジスタに接続されている。電源配線２３については、後に詳細に説明する。
【００７６】
このように、本実施形態に係る有機ＥＬ表示パネル１では、ゲート配線２１とソース配線２２とで区画された画素１００毎に表示制御を行うアクティブマトリクス方式が採用されている。
【００７７】
次に、本発明の第１の実施形態に係る表示装置用薄膜半導体アレイ装置の一例について、図２を用いて説明する。図２は、本発明の第１の実施形態に係る表示装置用薄膜半導体アレイ装置のマザー基板を示したものである。
【００７８】
図２に示すように、マザー基板は、２つの表示部２００を含み、このマザー基板を２つに切断することによって、２つの表示装置用薄膜半導体アレイ装置２０を得ることができる。各表示部２００は、上述のとおり、画素１００がマトリクス状（行列状）に配置された構成である。なお、図２においては、画素１００は画素１００の角部のみの画素を図示している。また、図２において、マザー基板は、２つの表示部２００を含むとしたが、マザー基板は、２以上の複数の表示部２００を含んでいてもよく、また、１つのみであってもよい。
【００７９】
次に、本発明の第１の実施形態に係るＥＬ表示パネルにおける画素の回路構成について、図３を用いて説明する。図３は、本発明の第１の実施形態に係るＥＬ表示パネル１における一画素の回路構成図である。また、以下、及び図３〜図１８に示す第１の実施形態では、第１薄膜トランジスタ、第２薄膜トランジスタがｐチャネル型であるＴＦＴについて説明する。
【００８０】
図３に示すように、各画素１００は、第１薄膜トランジスタ３１０、第２薄膜トランジスタ３２０及びコンデンサ３００Ｃを含む画素回路３０と、有機ＥＬ素子１０とを備える。第１薄膜トランジスタ３１０は、画素１００を選択するための選択トランジスタ（スイッチングトランジスタ）であり、第２薄膜トランジスタ３２０は、有機ＥＬ素子１０を駆動するための駆動トランジスタである。
【００８１】
第１薄膜トランジスタ３１０は、第１ソース電極３１０Ｓ、第１ドレイン電極３１０Ｄ及び第１ゲート電極３１０Ｇを有する。第１ソース電極３１０Ｓはソース配線２２に接続され、第１ゲート電極３１０Ｇはゲート配線２１に接続される。また、第１ドレイン電極３１０Ｄは、コンデンサ３００Ｃ（キャパシタ）及び第２薄膜トランジスタ３２０の第２ゲート電極３２０Ｇに接続される。第１薄膜トランジスタ３１０は、ゲート配線２１及びソース配線２２に電圧が印加されると、ソース配線２２に印加された電圧値を表示データとしてコンデンサ３００Ｃに保存する。
【００８２】
第２薄膜トランジスタ３２０は、第２ソース電極３２０Ｓ、第２ドレイン電極３２０Ｄ及び第２ゲート電極３２０Ｇを有する。第２ドレイン電極３２０Ｄは、有機ＥＬ素子１０の陽極（アノード）に接続され、第２ソース電極３２０Ｓは、電源配線２３に接続されている。また、第２ゲート電極３２０Ｇは、第１薄膜トランジスタ３１０の第１ドレイン電極３１０Ｄに接続されている。第２薄膜トランジスタ３２０は、コンデンサ３００Ｃが保持している電圧値に対応する電流を、電源配線２３から第２ソース電極３２０Ｓ、第２ドレイン電極３２０Ｄを通じて有機ＥＬ素子１０の下部電極１２に供給する。
【００８３】
このように構成される画素１００において、ゲート配線２１にゲート信号が入力され、第１薄膜トランジスタ３１０をオン状態にすると、ソース配線２２を介して供給された信号電圧がコンデンサ３００Ｃに書き込まれる。そして、コンデンサ３００Ｃに書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧により、第２薄膜トランジスタ３２０のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子１０の陽極である下部電極１２から陰極である上部電極１４へと流れる。これにより、有機ＥＬ素子１０が発光し、画像として表示される。
【００８４】
次に、本発明の第１の実施形態に係るＥＬ表示パネル１における画素の構成について、図４を用いて説明する。図４は、本発明の第１の実施形態に係るＥＬ表示パネル１における一画素の一部を模式的に表した画素構成の断面図である。
【００８５】
図４に示すように、本発明の第１の実施形態に係るＥＬ表示パネル１における各画素は、スイッチングトランジスタである第１薄膜トランジスタ３１０と、有機ＥＬ素子１０を駆動するための駆動トランジスタである第２薄膜トランジスタ３２０とを備えている。上述のとおり、第１薄膜トランジスタ３１０は、第１ソース電極３１０Ｓ、第１ドレイン電極３１０Ｄ及び第１ゲート電極３１０Ｇを有する。また、第２薄膜トランジスタ３２０は、第２ソース電極３２０Ｓ、第２ドレイン電極３２０Ｄ及び第２ゲート電極３２０Ｇを有する。
【００８６】
図４に示すように、各画素において、基板３００上に、第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇが形成されている。また、第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇを覆うようにして、ゲート絶縁膜３３０が形成されている。
【００８７】
第１ゲート電極３１０Ｇの上方であってゲート絶縁膜３３０上には、第１半導体層３１１が形成されている。また、第２ゲート電極３２０Ｇの上方であってゲート絶縁膜３３０上には、第２半導体層３２１が形成されている。
【００８８】
第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄは、第１半導体層３１１の一部を覆うようにして、互いに対向するように離間して配置されている。また、第２ドレイン電極３２０Ｄ及び第２ソース電極３２０Ｓは、第２半導体層３２１の一部を覆うようにして、互いに対向するように離間して配置されている。
【００８９】
第１薄膜トランジスタ３１０の第１ソース電極３１０Ｓは、ソース配線２２と電気的に接続されている。
【００９０】
さらに、第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０を覆うようにして、第１層間絶縁膜３４０（下部層間絶縁膜）が形成されている。
【００９１】
第１層間絶縁膜３４０上には、電源配線２３が形成されている。電源配線２３は、第１層間絶縁膜３４０に形成されたコンタクトホールを介して、第２ソース電極３２０Ｓと電気的に接続されている。
【００９２】
また、電源配線２３を覆うようにして、第１層間絶縁膜３４０上に第２層間絶縁膜３５０（上部層間絶縁膜）が形成されている。
【００９３】
第２層間絶縁膜３５０上には、下部電極１２、有機ＥＬ層１３及び上部電極１４が順次積層された有機ＥＬ素子１０が形成されている。第２層間絶縁膜３５０上には、隣接する画素との境界部分にバンク１５が形成されている。隣接するバンク１５によって構成される開口に、下部電極１２及び有機ＥＬ層１３が形成されている。
【００９４】
下部電極１２は、画素単位で配置された陽極（アノード）であり、第２層間絶縁膜３５０上に形成されている。下部電極１２は、第１層間絶縁膜３４０及び第２層間絶縁膜３５０を貫通するコンタクトホールを介して、第２薄膜トランジスタの第２ドレイン電極３２０Ｄと電気的に接続されている。
【００９５】
有機ＥＬ層１３（有機発光層）は、色（サブ画素列）単位又はサブ画素単位で形成されており、所定の有機発光材料で構成されている。
【００９６】
上部電極１４は、有機ＥＬ層１３の上方に配置され、複数の画素を跨ぐように形成された陰極（カソード）であり、ＩＴＯ等の透明電極によって構成されている。本実施形態において、上部電極１４は全ての画素に共通の共通電極である。
【００９７】
このように構成されるＥＬ表示パネル１において、最下層の薄膜トランジスタが形成される層をＴＦＴ層（ＴＦＴ部）Ｌ１とし、最上層の有機ＥＬ素子１０が形成される層を有機ＥＬ層（有機ＥＬ部）Ｌ３とし、ＴＦＴ層Ｌ１と有機ＥＬ層Ｌ３との間の層であって各種配線が形成される層を配線層（配線部）Ｌ２とする。
【００９８】
配線層Ｌ２には、図４に示すように、例えば、電源配線２３、補助配線２５（図６参照）、ゲート配線２１（図６参照）が形成されている。補助配線２５は、有機ＥＬ素子１０の上部電極１４と電気的に接続され、ＥＬ電源線として上部電極１４に所定の電圧を印加したり、上部電極１４を接地したりする機能を有する。補助配線２５は、ＥＬ表示パネルの大画面化に伴い、ＥＬ表示パネル１の中央領域にて生ずる電圧降下を防止するために設けられている。なお、ＴＦＴ層Ｌ１及び配線層Ｌ２が本発明における薄膜半導体部、有機ＥＬ層Ｌ３が本発明におけるＥＬ部に相当する。
【００９９】
また、ＴＦＴ層Ｌ１において、第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇが形成される層を第１金属層ＭＬ１とする。また、第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄと、第２ソース電極３２０Ｓ及び第２ドレイン電極３２０Ｄが形成される層を第２金属層ＭＬ２とする。従って、図４に示すように、本実施形態において、ソース配線２２は、第２金属層ＭＬ２に形成される。
【０１００】
また、配線層Ｌ２において、ゲート配線２１（図６参照）、電源配線２３、補助配線２５（図６参照）が形成される層を第３金属層ＭＬ３とする。
【０１０１】
これらの第１金属層ＭＬ１〜第３金属層ＭＬ３において、同一の金属層に形成される電極及び配線等の金属部材は、同一の金属膜をパターニングすることによって同時に形成することができる。
【０１０２】
次に、本発明の第１の実施形態に係るＥＬ表示パネル１について、図５〜図７を参照して説明する。図５は、本発明の第１の実施形態に係るＥＬ表示パネル１を構成する表示装置用薄膜半導体アレイ装置２０の平面図である。また、図６は、本発明の第１の実施形態に係る表示装置用薄膜半導体アレイ装置２０の平面図であって、有機ＥＬ層Ｌ３に形成されるアノード及び第２層間絶縁膜を透過した状態を示している。また、図７は、本発明の第１の実施形態に係る表示装置用薄膜半導体アレイ装置２０の平面図であって、配線層Ｌ２に形成される配線及び絶縁膜を透過した状態を示している。
【０１０３】
図５に示すように、本発明の第１の実施形態に係る表示装置用薄膜半導体アレイ装置２０は、マトリクス状（行列状）に配列された画素１００を備えている。図６に示すように、下部電極１２の下には、画素１００の行方向に沿って複数のゲート配線２１、複数の電源配線２３及び複数の補助配線２５が配置されている。
【０１０４】
電源配線２３は、ゲート配線２１と並行して配置されている。また、補助配線２５は、電源配線２３と隣接する画素１００のゲート配線２１の間に、電源配線２３及びゲート配線２１と並行して配置されている。つまり、ゲート配線２１、電源配線２３及び補助配線２５は、行方向に互いに並行して配置されている。また、ゲート配線２１、電源配線２３及び補助配線２５は、同層に形成されている。
【０１０５】
図６は、図５において、ゲート配線２１、電源配線２３及び補助配線２５を透過した状態の図である。
【０１０６】
図６に示すように、本発明の第１の実施形態に係る表示装置用薄膜半導体アレイ装置２０は、画素１００の列方向に沿って互いに平行に配置された複数のソース配線２２を備えている。ソース配線２２は、図４に示すＴＦＴ層Ｌ１の第２金属層ＭＬ２に形成されており、上層の配線層Ｌ２に形成されたゲート配線２１、電源配線２３及び補助配線２５と立体交差するように配置されている。また、表示装置用薄膜半導体アレイ装置２０は、第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０とを備えている。
【０１０７】
また、本発明の第１の実施形態に係るＥＬ表示パネル１を構成する１つの画素１００について、図８〜図１３を参照して説明する。図８は、本発明の第１の実施形態に係るＥＬ表示パネルの画素１００の平面図であって、アノードを配置した状態を示している。また、図９は、本発明の第１の実施形態に係る画素１００の平面図であって、有機ＥＬ層Ｌ３に形成されるアノードを透過した状態を示している。また、図１０は、本発明の第１の実施形態に係る画素１００の平面図であって、配線層Ｌ２に形成される配線及び絶縁膜を透過した状態を示している。また、図１１は、図８〜図１０のＸ１−Ｘ１’線に沿って切断した画素１００の断面図である。図１２は、図８〜図１０のＸ２−Ｘ２’線に沿って切断した画素１００の断面図である。図１３は、図８〜図１０のＸ３−Ｘ３’線に沿って切断した画素１００の断面図である。
【０１０８】
図８〜図１０に示すように、本発明の第１の実施形態に係るＥＬ表示パネル１を構成する画素１００は、基板３００と、第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０と、ゲート配線２１と、ソース配線２２と、電源配線２３と、補助配線２５と、第１層間絶縁膜３４０とを備えている。なお、図９〜図１２では、第１層間絶縁膜３４０より上の構成は図示を省略している。
【０１０９】
第１薄膜トランジスタ３１０は、第１ゲート電極３１０Ｇと、ゲート絶縁膜３３０と、第１半導体層３１１（チャネル層）と、第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄとの積層構造体である。また、第２薄膜トランジスタ３２０は、第２ゲート電極３２０Ｇと、ゲート絶縁膜３３０と、第２半導体層３２１（チャネル層）と、第２ソース電極３２０Ｓ及び第２ドレイン電極３２０Ｄとの積層構造体である。
【０１１０】
本実施形態において、第１薄膜トランジスタ３１０、第２薄膜トランジスタ３２０、ソース配線２２は、図４に示すＴＦＴ層Ｌ１に形成される。また、ゲート配線２１、電源配線２３及び補助配線２５は、図４に示す配線層Ｌ２に形成される。
【０１１１】
以下、本発明の第１の実施形態に係るＥＬ表示パネル１の各構成要素について、下層の構成要素から順に詳述する。
【０１１２】
図８〜図１２に示すように、第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇは、図４に示す基板３００上に島状にパターン形成されている。
【０１１３】
また、図１１及び図１２に示すように、基板３００上には、第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇを覆うように、ゲート絶縁膜３３０が形成されている。
【０１１４】
また、図１１及び図１２に示すように、ゲート絶縁膜３３０上の第１ゲート電極３１０Ｇの上方には、第１半導体層３１１が島状にパターン形成されている。また、ゲート絶縁膜３３０上の第２ゲート電極３２０Ｇの上方には、第２半導体層３２１が島状にパターン形成されている。
【０１１５】
ここで、第１半導体層３１１及び第２半導体層３２１には、ｐチャネル型の半導体を用いている。電源配線２３には、正の電位が供給される。
【０１１６】
また、第１薄膜トランジスタ３１０において、第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄは、図１０及び図１２に示すように、第１半導体層３１１の上方に第１半導体層３１１と一部が重畳するように形成されている。また、第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄは、図１０に示した平面図において、第１半導体層３１１を挟んで互いに対向する位置に形成されている。これらの第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄは、図４に示すＴＦＴ層Ｌ１であって第２金属層ＭＬ２に形成されている。なお、本明細書中において、「重畳する」とは、画素１００の上下方向から見て互いに重なり合う位置関係にあることを意味する。
【０１１７】
また、図１１及び図１２に示すように、第１ドレイン電極３１０Ｄは、第２薄膜トランジスタ３２０の第２ゲート電極３２０Ｇと重畳するように形成されている。第１ドレイン電極３１０Ｄと第２ゲート電極３２０Ｇとは、第４コンタクト部１１４（第４の導電部）によって電気的に接続されている。第４コンタクト部１１４は、第１ドレイン電極３１０Ｄと第２ゲート電極３２０Ｇとが重畳する位置において厚み方向に形成されたコンタクトホール（孔部）に、導電部材が埋め込まれることによって構成されている。本実施形態では、図１２に示すように、第４コンタクト部１１４は、ゲート絶縁膜３３０を貫通するように形成されたコンタクトホールに第１ドレイン電極３１０Ｄの一部が埋め込まれることによって構成されている。
【０１１８】
なお、第４コンタクト部１１４におけるコンタクトホールは、図１２に示すように、ゲート絶縁膜３３０に形成されている。本実施形態において、第４コンタクト部１１４は、図１０に示すように、３箇所設けられている。
【０１１９】
また、第２薄膜トランジスタ３２０において、第２ソース電極３２０Ｓ及び第２ドレイン電極３２０Ｄは、図１０及び図１２に示すように、第２半導体層３２１の上方に第２半導体層３２１と重畳するように形成されている。また、第２ソース電極３２０Ｓ及び第２ドレイン電極３２０Ｄは、図１０に示した平面図において第２半導体層３２１を挟んで互いに対向する位置に形成されている。これらの第２ソース電極３２０Ｓ及び第２ドレイン電極３２０Ｄは、ＴＦＴ層Ｌ１であって第２金属層ＭＬ２に形成されている。
【０１２０】
さらに、図１０に示すように、第２ドレイン電極３２０Ｄは、列方向に沿って直線状に延設されており、第２半導体層３２１が設けられた端部と反対側の端部付近には、延設部分よりも幅広の島状の電極部１２０が形成されている。
【０１２１】
電極部１２０は、第３コンタクト部１１３を介して有機ＥＬ素子１０の下部電極１２と電気的に接続されている。第３コンタクト部１１３は、電極部１２０の上層に形成される第１層間絶縁膜３４０及び第２層間絶縁膜３５０を貫通するようにして形成されたコンタクトホール（孔部）に導電材料が埋め込まれることによって構成されている。
【０１２２】
ソース配線２２は、図８〜図１０に示すように、画素１００の列方向に沿ってライン状に形成されている。ソース配線２２は、第１薄膜トランジスタ３１０の近傍を通るように配置され、第１ソース電極３１０Ｓと電気的に接続されるように構成されている。
【０１２３】
本実施形態では、ライン状のソース配線２２の一部が第１ソース電極３１０Ｓとして機能するように、ソース配線２２と第１半導体層３１１とが重畳するように形成されている。本実施形態において、ソース配線２２は、図４に示すＴＦＴ層Ｌ１であって第２金属層ＭＬ２に形成されている。
【０１２４】
なお、図１２に示すように、ソース配線２２は、第１薄膜トランジスタ３１０との重畳部分以外については、ゲート絶縁膜３３０上に形成されている。また、ソース配線２２は、後述するゲート配線２１、電源配線２３及び補助配線２５と、第１層間絶縁膜３４０を介して立体交差するようにして構成されている。
【０１２５】
また、図１１及び図１２に示すように、第１薄膜トランジスタ３１０、第２薄膜トランジスタ３２０、ソース配線２２及び電源配線２３を覆うように、第１層間絶縁膜３４０が形成されている。第１層間絶縁膜３４０は、図４に示したＴＦＴ層Ｌ１の最上層であり下部に形成される電極や配線全体を覆うように構成されている。
【０１２６】
さらに、第１層間絶縁膜３４０上には、ゲート配線２１、電源配線２３、補助配線２５が形成されている。ゲート配線２１、電源配線２３及び補助配線２５は、いずれも図４に示した配線層Ｌ２の第３金属層ＭＬ３に形成されている。
【０１２７】
ゲート配線２１は、図９及び図１１に示すように、画素１００の行方向に沿ってライン状に形成されている。さらに、ゲート配線２１は、図１１に示すように、第１層間絶縁膜３４０上に形成されており、図４に示す配線層Ｌ２であって第３金属層ＭＬ３に形成されている。すなわち、ゲート配線２１は、第１ゲート電極３１０Ｇが形成された層とは異なる層に形成されている。
【０１２８】
また、ゲート配線２１は、第１薄膜トランジスタ３１０の近傍を通るように配置され、第１ゲート電極３１０Ｇと電気的に接続されるように構成されている。本実施形態では、図９及び図１１に示すように、ゲート配線２１と第１ゲート電極３１０Ｇとは重畳する位置に配置されており、第１コンタクト部１１１（第１の導電部）を介して第１ゲート電極３１０Ｇと電気的に接続されている。第１コンタクト部１１１は、ゲート配線２１と第１ゲート電極３１０Ｇとが重畳する位置において厚み方向に形成されたコンタクトホール（孔部）に導電部材が埋め込まれることによって構成されている。本実施形態では、図１１に示すように、第１コンタクト部１１１は、第１層間絶縁膜３４０及びゲート絶縁膜３３０を貫通するようにして形成されたコンタクトホール（孔部）にゲート配線２１の一部が埋め込まれることによって構成されている。
【０１２９】
電源配線２３は、図９及び図１２に示すように、画素１００の行方向に沿ってライン状に形成されている。図１２に示すように、電源配線２３も第１層間絶縁膜３４０上に形成されており、図４に示す配線層Ｌ２であって第３金属層ＭＬ３に形成されている。すなわち、電源配線２３は、ゲート配線２１と同層に形成されている。
【０１３０】
また、電源配線２３は、図９に示すように、ゲート配線２１と並行して配置されている。さらに、電源配線２３は、図１２に示すように、第２ソース電極３２０Ｓと重畳する位置に配置されており、第２コンタクト部１１２（第２の導電部）を介して第２ソース電極３２０Ｓと電気的に接続されている。第２コンタクト部１１２は、図１２に示すように、電源配線２３と第２ソース電極３２０Ｓとが重畳する位置において厚み方向に形成されたコンタクトホール（孔部）に、導電材料が埋め込まれることによって構成されている。本実施形態では、第２コンタクト部１１２は、第１層間絶縁膜３４０を貫通するように形成されたコンタクトホールに電源配線２３の一部が埋め込まれることによって構成されている。また、本実施形態において、第２コンタクト部１１２は、図９に示すように、６個（２行３列）設けられている。
【０１３１】
補助配線２５は、図９及び図１３に示すように、画素１００の行方向に沿ってライン状に形成されている。図１２に示すように、電源配線２３も第１層間絶縁膜３４０上に形成されており、図４に示す配線層Ｌ２であって第３金属層ＭＬ３に形成されている。すなわち、補助配線２５は、ゲート配線２１及び電源配線２３と同層に形成されている。
【０１３２】
また、補助配線２５は、図９に示すように、ゲート配線２１及び電源配線２３と並行して配置されている。さらに、補助配線２５の上には、第２層間絶縁膜３５０と、図４に示した有機ＥＬ層Ｌ３が形成されている。つまり、第２層間絶縁膜３５０の上には、下部電極１２、ＥＬ層１３及び上部電極１４が形成されている。そして、図１３に示すように、上部電極１４と補助配線２５は、第５コンタクト部１１５（第３の導電部）を介して電気的に接続されている。第５コンタクト部１１５は、図１３に示すように、上部電極１４と補助配線２５とが重畳する位置において厚み方向に形成されたコンタクトホール（孔部）に、導電材料が埋め込まれることによって構成されている。本実施形態では、第５コンタクト部１１５は、第２層間絶縁膜３５０を貫通するように形成されたコンタクトホールに上部電極１４の一部が埋め込まれることによって構成されている。また、本実施形態において、第５コンタクト部１１５は、図９に示すように、１４個（２行７列）設けられている。
【０１３３】
なお、本実施形態において、電源配線２３及び補助配線２５を構成する材料は、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ａｇ（銀）から選択されるいずれか１を含む材料により形成されている。また、電源配線２３及び補助配線２５を多層配線とし、電源配線２３及び補助配線２５を構成する主配線が、Ａｌ、Ｃｕ、Ａｇから選択されるいずれか１を含む構成としてもよい。なお、電源配線２３及び補助配線２５は、これらの金属の複数を含んでも良いし、その他の材料により構成されてもよい。
【０１３４】
図１４は、図９に示した表示装置用薄膜半導体装置２を、電極部１２０が配置された側の端部から見たときの斜視図である。図１５は、図１０に示した表示装置用薄膜半導体装置２を、電極部１２０が配置された側の端部から見たときの斜視図である。
【０１３５】
図１４に示すように、ゲート配線２１、電源配線２３及び補助配線２５は、同層に形成されている。つまり、ゲート配線２１、電源配線２３及び補助配線２５は、第１層間絶縁膜３４０上の配線層Ｌ２に形成されており、ＴＦＴ層Ｌ１に形成されるソース配線２２とは異なる層に形成されている。また、ゲート配線２１、電源配線２３及び補助配線２５は、ソース配線２２と直交するとともに立体交差するように配置されている。また、図１５に示すように、ソース配線２２、第２ソース電極３２０Ｓ、第２ドレイン電極３２０Ｄは、ＴＦＴ層Ｌ１に形成されている。
【０１３６】
次に、実施の形態１に係るＥＬ表示パネル１の表示装置用薄膜半導体装置２を製造する方法について、図１６Ａ〜図１６Ｊを参照して説明する。なお、図１６Ａ〜図１６Ｊは、本発明の第１の実施形態に係る表示装置用薄膜半導体装置の製造方法の各工程を模式的に表した断面図である。なお、図１６Ａ〜図１６Ｊの断面図は、図９のＸ２−Ｘ２’断面に対応する。
【０１３７】
まず、図１６Ａに示すように、基板３００を準備する。基板３００には、一般的に、ガラス、石英等によって構成された絶縁性を有する材料を使用する。基板３００の上面には、基板３００からの不純物の拡散を防止するために、図示しない酸化珪素膜もしくは窒化珪素膜からなるアンダーコート層を形成してもよい。アンダーコート層の膜厚は、一例として１００ｎｍ程度である。
【０１３８】
次に、純水等で洗浄した後、基板３００上に耐熱性を有する第１金属層を成膜する。続いて、図１６Ｂに示すように、フォトリソグラフィー法、エッチング等により、第１金属層を所定の形状にパターニングして、ゲート電極３１０Ｇ、３２０Ｇを形成する。第１金属膜の材料としては、耐熱性のあるＭｏ、Ｗ、Ｔａ、Ｔｉ、Ｎｉのいずれかの金属、又は、これらの合金が挙げられる。本実施形態では、一例として、Ｍｏを用いて１００ｎｍ程度の膜厚の第１金属膜を成膜している。
【０１３９】
続いて、図１６Ｃに示すように、第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇを覆うように、基板３００上の全面にゲート絶縁膜３３０を形成する。ゲート絶縁膜３３０の材料としては、酸化珪素膜（ＳｉＯ２）、窒化珪素膜（ＳｉＮ）、又はこれらの複合膜が挙げられる。本実施形態では、一例として、プラズマＣＶＤにより、２００ｎｍ程度の膜厚の酸化珪素膜からなるゲート絶縁膜３３０を成膜している。
【０１４０】
さらに、図１６Ｄに示すように、ゲート絶縁膜３３０上に非結晶性半導体膜３０１を形成する。本実施形態では、非結晶性半導体膜３０１として非晶質シリコン膜（アモルファスシリコン膜）を用い、プラズマＣＶＤにより、５０ｎｍ程度の膜厚の非晶質シリコン膜を成膜する。ゲート絶縁膜３３０及び非結晶性半導体膜３０１は、プラズマＣＶＤ法等により、真空を破ることなく連続的に形成してもよい。
【０１４１】
この後、図１６Ｄの矢印で示すように、非結晶性半導体膜３０１に対してエキシマレーザ等によるレーザ光を照射することにより、非結晶性半導体膜３０１を結晶化して多結晶性半導体膜に改質する。具体的には、例えば、非晶質シリコン膜にエキシマレーザ等を照射して、非晶質シリコン膜の温度を所定の温度範囲まで上昇させることにより非晶質シリコン膜を結晶化して結晶粒径を拡大させて多結晶性半導体膜にする。ここで、所定の温度範囲とは、例えば、１１００℃〜１４１４℃である。また、多結晶性半導体層内の平均結晶粒径は、２０ｎｍ〜６０ｎｍである。
【０１４２】
ここで、第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇは、このレーザ光照射工程において高温に曝されるので、上記の温度範囲の上限値（１４１４℃）よりも融点が高い金属で構成することが好ましい。一方、以降の工程において第２金属層ＭＬ２及び第３金属層ＭＬ３に形成される配線及び電極は、上記の温度範囲の下限値（１１００℃）よりも融点が低い金属で形成してもよい。
【０１４３】
なお、レーザ光の照射前に、前処理として、４００℃〜５００℃で３０分間のアニール処理を行うことが好ましい。また、レーザ光の照射後は、真空中で数秒〜数１０秒の水素プラズマ処理を行うことが好ましい。
【０１４４】
次に、図１６Ｅに示すように、フォトリソグラフィー法、エッチング法等により、非結晶性半導体膜３０１を島状にパターニングし、第１半導体層３１１、第２半導体層３２１を形成する。
【０１４５】
次に、図１６Ｆに示すように、第１ドレイン電極３１０Ｄと第２ゲート電極３２０Ｇとを電気的に接続するために、フォトリソグラフィー及びウェットエッチング等により、ゲート絶縁膜３３０を貫通する第４コンタクトホールＣＨ４を形成する。
【０１４６】
その後、図１６Ｇに示すように、ゲート絶縁膜３３０、第１半導体層３１１及び第２半導体層３２１を覆うように第２金属膜を成膜する。続いて、第２金属膜をフォトリソグラフィー及びウェットエッチング等により所定の形状にパターニングすることにより、ソース配線２２、第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄ、第２ソース電極３２０Ｓ及び第２ドレイン電極３２０Ｄを形成する。このとき、第２金属膜を構成する材料が第４コンタクトホールＣＨ４にも充填され、第４コンタクト部１１４が形成される。
【０１４７】
第２金属層の材料としては、低抵抗金属であることが好ましく、Ａｌ、Ｃｕ、Ａｇのいずれかの金属、又は、これらの合金が挙げられる。本実施形態では、一例としてＡｌを使用し、３００ｎｍ程度の膜厚の第２金属層を成膜している。
【０１４８】
さらに、Ａｌの上部、下部、もしくは両方にＭｏ等の高耐熱性の金属をバリアメタルとして形成することが好ましい。バリアメタルの厚みは５０ｎｍ程度である。また、配線の低抵抗化がより求められる場合は、ＡｌではなくＣｕを用いることが好ましい。なお、材料を代えるのではなく第２金属膜の厚みを増加させることでも低抵抗化が実現できる。
【０１４９】
また、第１ソース電極３１０Ｓと第１半導体層３１１との間、及び、第１ドレイン電極３１０Ｄと第１半導体層３１１との間には、低抵抗半導体膜を形成することが好ましい。この低抵抗半導体膜は、一般的に、不純物としてリン等のｎ型ドーパントがドーピングされた非晶質シリコン膜、もしくは不純物としてボロン等のｐ型ドーパントがドーピングされた非晶質シリコン膜が用いられる。低抵抗半導体膜の膜厚としては２０ｎｍ程度とすることができる。さらに、結晶化された第１半導体層３１１と低抵抗半導体膜（不純物がドーピングされた非晶質シリコン膜）との間に、非晶質シリコンからなるアンドープ（意図的に不純物をドープしない）の半導体層を形成しても構わない。これらの膜を形成することによって、ＴＦＴ特性を向上させる等、所望のＴＦＴ特性を得ることができる。なお、第２薄膜トランジスタ３２０についても同様である。
【０１５０】
次に、図１６Ｈに示すように、第１ソース電極３１０Ｓ、第１ドレイン電極３１０Ｄ、第２ソース電極３２０Ｓ及び第２ドレイン電極３２０Ｄ等の露出する電極及び配線を覆うようにして、基板３００上の全面に第１層間絶縁膜３４０を形成する。第１層間絶縁膜３４０は、酸化珪素膜、窒化珪素膜、又はこれらの膜の積層膜で構成することができる。
【０１５１】
次に、図１６Ｉに示すように、電源配線２３と第２ソース電極３２０Ｓとを接続するために、フォトリソグラフィー及びエッチング等により、第１層間絶縁膜３４０を貫通する第２コンタクトホールＣＨ２を形成する。このとき、第１ゲート電極３１０Ｇとゲート配線２１とを接続するために、第１層間絶縁膜３４０及びゲート絶縁膜３３０を連続的に貫通する第１コンタクトホール（図１１参照）も形成する。
【０１５２】
次に、図１６Ｊに示すように、第１層間絶縁膜３４０上に第３金属膜を形成し、フォトリソグラフィー及びエッチング等により第３金属膜を所定形状にパターニングすることにより、ゲート配線２１、電源配線２３及び補助配線２５を形成する。このとき、第３金属膜を構成する材料が第２コンタクトホールＣＨ２及び第１コンタクトホール（図１１参照）にも充填され、第２コンタクト部１１２及び第１コンタクト部１１１が形成される。
【０１５３】
なお、ゲート配線２１、電源配線２３及び補助配線２５を構成する第３金属膜の材料は、低抵抗であることが好ましく、第２金属層と同じ金属材料で構成してもよい。例えば、バリアメタルとしてＭｏを５０ｎｍ形成した後に、Ａｌを３００ｎｍ形成することにより、第３金属膜を構成してもよい。
【０１５４】
以上により、本発明の第１の実施形態に係る表示装置用薄膜半導体装置２を製造することができる。
【０１５５】
その後、図１３に示したように、ゲート配線２１、電源配線２３及び補助配線２５を覆うように第１層間絶縁膜３４０上に第２層間絶縁膜３５０を成膜する。第２層間絶縁膜３５０は、第１層間絶縁膜３４０と同様の材料で構成することができ、例えば、酸化珪素膜、窒化珪素膜、又はこれらの膜の積層膜で構成することができる。
【０１５６】
続いて、第２層間絶縁膜３５０上に、図４に示した有機ＥＬ層Ｌ３を形成する。具体的には、第２層間絶縁膜３５０上に、下部電極１２、バンク１５、有機ＥＬ層１３、及び上部電極１４を順次積層する。
【０１５７】
まず、フォトリソグラフィー法、エッチング法により、第２層間絶縁膜３５０を貫通するコンタクトホール（不図示）を形成する。このコンタクトホールは、図１３に示した第５コンタクト部１１５となる。
【０１５８】
次に、下部電極１２は、第２層間絶縁膜３５０上に形成される。バンク１５は、第２層間絶縁膜３５０上の各画素１００の境界に対応する位置に形成される。また、有機ＥＬ層１３は、下部電極１２上で、バンク１５の開口部内に画素１００毎に形成される。
【０１５９】
さらに、上部電極１４は、バンク１５、有機ＥＬ層１３を覆うように、第２層間絶縁膜３５０上に形成される。このとき、上部電極１４を構成する材料が第２層間絶縁膜３５０に形成されたコンタクトホールに充填され、第５コンタクト部１１５が形成される。この第５コンタクト部１１５を介して、上部電極１４と補助配線２５とが電気的に接続される。
【０１６０】
下部電極１２の材料は、例えば、Ｍｏ、Ａｌ、Ａｕ、Ｈｇ、Ｃｕ等の導電性金属のいずれか、又は、これらの合金、ＰＥＤＯＴ：ＰＳＳなどの有機導電性材料、酸化亜鉛、又は、鉛添加酸化インジウムのいずれかの材料である。これらの材料からなる膜を真空蒸着法、電子ビーム蒸着法、ＲＦスパッタ法、又は、印刷法などにより作成し、電極パターンを形成する。
【０１６１】
有機ＥＬ層１３は、下部電極１２上で、バンク１５の開口部内に色（サブ画素列）毎又はサブ画素毎に形成される。この有機ＥＬ層１３は、正孔注入層、正孔輸送層、発光層、電子輸送層、及び電子注入層などの各層が積層されて構成される。例えば、正孔注入層として銅フタロシアニンを、正孔輸送層としてα−ＮＰＤ（Ｂｉｓ［Ｎ−（１−Ｎａｐｈｔｈｙｌ）−Ｎ−Ｐｈｅｎｙｌ］ｂｅｎｚｉｄｉｎｅ）を、発光層としてＡｌｑ3（ｔｒｉｓ（８−ｈｙｄｒｏｘｙｑｕｉｎｏｌｉｎｅ）ａｌｕｍｉｎｕｍ）を、電子輸送層としてオキサゾール誘導体を、電子注入層としてＡｌｑ３を用いることができる。なお、これらの材料は、あくまで一例であって他の材料を用いてもよい。
【０１６２】
上部電極１４は、有機ＥＬ層１３上に連続的に形成される透過性を有する電極である。上部電極１４の材料は、例えば、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、ＳｎＯ2、Ｉｎ2Ｏ3、ＺｎＯ又はこれらの組み合わせなどである。
【０１６３】
以上により、本発明の第１の実施形態に係るＥＬ表示パネル１を製造することができる。
【０１６４】
以上、本発明の第１の実施形態に係るＥＬ表示パネル１によれば、ＥＬ表示パネル１の表示装置用薄膜半導体装置２のゲート配線２１は、第１層間絶縁膜３４０上の配線層Ｌ２に形成されており、第１ゲート電極３１０Ｇ（及び第２ゲート電極３２０Ｇ）とは別層（異なる層）に配置されている。これにより、ゲート配線２１と第１ゲート電極３１０Ｇ（及び第２ゲート電極３２０Ｇ）とは、それぞれに適した材料を選ぶことができる。
【０１６５】
また、本実施形態に係るＥＬ表示パネル１によれば、電源配線２３は、第１層間絶縁膜３４０上においてゲート配線２１と同層に形成されるとともに、ゲート配線２１と並行して配置されている。また、補助配線２５は、第１層間絶縁膜３４０上においてゲート配線２１及び電源配線２３と同層に形成されるとともに、ゲート配線２１及び電源配線２３と並行して配置されている。これにより、第１層間絶縁膜３４０上にゲート配線２１を配置することによって形成される凹凸の凹部を、電源配線２３及び補助配線２５によって埋めることができる。すなわち、電源配線２３及び補助配線２５によって、第１層間絶縁膜３４０上の凹凸を軽減し、表示装置用薄膜半導体装置２の上面の平坦度を向上させることができる。この結果、表示装置用薄膜半導体装置２上に、例えば、配線層Ｌ２又は有機ＥＬ層Ｌ３を構成する場合、第１層間絶縁膜３４０上の凹凸が配線層Ｌ２又は有機ＥＬ層Ｌ３に与える影響を軽減することができ、平坦性が不十分な場合に発生する寿命低下等を抑制することができる。
【０１６６】
また、本実施形態に係る表示装置用薄膜半導体装置２において、電源配線２３は、図１２に示すように、第１半導体層３１１及び第２半導体層３２１を覆うように構成されているので、第１半導体層３１１及び第２半導体層３２１は、いずれもｐチャネル型となるように構成することが好ましい。
【０１６７】
薄膜トランジスタの半導体層（チャネル領域）においては、半導体層の表面と薄膜トランジスタを被覆する層間絶縁膜の表面には、製造時において格子欠陥が発生する場合がある。この格子欠陥が発生すると不安定な界面順位が発生し、半導体層のバックチャネルの電位が不安定になる。
【０１６８】
本実施形態では、ｐチャネル型である第１半導体層３１１及び第２半導体層３２１が、正電位となる電源配線２３と重なるように構成されるので、バックチャネルの電位を安定にすることができる。
【０１６９】
図１７は、本発明の第１の実施形態に係る表示装置用薄膜半導体装置における薄膜トランジスタのＴＦＴ特性を説明するための図である。本実施形態では、ｐチャネル型である第１半導体層３１１及び第２半導体層３２１が、正電位となる電源配線２３と重なるように構成されており、バックゲート有りのｐチャネルＴＦＴを構成することができるので、バックチャネルの電位を安定にすることができる。この結果、図１７に示すように、バックゲート有りのｐチャネルＴＦＴである第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０については、バックゲートなしのｐチャネルＴＦＴと同等にオフ時のリーク電流（オフリーク電流）を抑制しつつ、さらに外部ノイズからの影響を低減するという降下を実現することができる。前記バックゲートがチャネル領域の上方を覆うため、外部ノイズに対する電磁波シールドの作用をするためである。従って、オフ特性も優れて外部ノイズに対しても強い薄膜トランジスタを有する表示装置用薄膜半導体装置を実現することができる。
【０１７０】
また、本実施形態に係る表示装置用薄膜半導体装置２において、電源配線２３及び補助配線２５は、ゲート配線２１と略同一の高さ、すなわち、同一の高さ又は近似値の高さに形成されるとともに、隣り合う２つのゲート配線２１の間の幅に対応する幅を有するように形成することが好ましい。さらに、電源配線２３及び補助配線２５と隣り合う２つのゲート配線２１との距離、つまり、ゲート配線２１と電源配線２３、電源配線２３と補助配線２５、補助配線２５とゲート配線２１との距離は、４μｍ以上とすることが好ましい。
【０１７１】
本実施形態では、ゲート配線２１が第１層間絶縁膜３４０上に形成されているので、このままでは、ゲート配線２１の膜厚の分だけ、ゲート配線２１が形成されていない領域よりも突出することになり、隣り合うゲート配線２１間に凹部が形成される。
【０１７２】
これに対し、上述のように、電源配線２３及び補助配線２５を、ゲート配線２１と略同一の高さとするとともに、隣り合う２つのゲート配線２１の間の幅に対応する幅とすることにより、電源配線２３及び補助配線２５によって表示装置用薄膜半導体装置２の上面の平坦性を確保することができる。これにより、有機ＥＬ素子１０を形成する場合において、配線層Ｌ２上面の平坦性が不十分なことに起因する寿命低下を容易に防止することができる。
【０１７３】
また、本実施形態に係る表示装置用薄膜半導体装置２において、電源配線２３及び補助配線２５は、ゲート配線２１と略同一の高さに形成されるとともに、隣り合う２つのゲート配線２１の間を埋めるようにして、隣り合う２つのゲート配線２１と近接して配置されることが好ましい。
【０１７４】
これにより、隣り合うゲート配線２１間に凹部を電源配線２３及び補助配線２５によって埋めることができるので、表示装置用薄膜半導体装置２の上面の平坦性を確保することができる。さらに、電源配線２３及び補助配線２５を低抵抗化することができる。
【０１７５】
（第１の実施形態の変形例）
次に、本発明の第１の実施形態の変形例に係るＥＬ表示パネルの表示装置用薄膜半導体装置２’について、図１８を用いて説明する。図１８は、本変形例に係るＥＬ表示パネルに設けられた表示装置用薄膜半導体装置２’の断面図である。なお、図１８は、図１２に示した第１の実施形態に係るＥＬ表示パネルに設けられた表示装置用薄膜半導体装置２の断面図に対応する。
【０１７６】
表示装置用薄膜半導体装置２’は、本発明の第１の実施形態に係るＥＬ表示パネル１の表示装置用薄膜半導体装置２と基本的な構成は同じである。従って、図１８において、図１２に示す構成要素と同じ構成要素については、同じ符号を付しており、詳しい説明は省略又は簡略化する。また、図１２に示す構成以外の構成は、第１の実施形態と同じである。
【０１７７】
表示装置用薄膜半導体装置２’が、表示装置用薄膜半導体装置２と異なる点は、第１薄膜トランジスタ３１０の第１半導体層及び第２薄膜トランジスタ３２０の第２半導体層の構成である。
【０１７８】
図１８に示すように、表示装置用薄膜半導体装置２’は、第１薄膜トランジスタ３１０の第１半導体層が、多結晶性半導体膜からなる第１チャネル層３１１Ａと非結晶性半導体膜からなる第２チャネル層３１１Ｂとで構成されている。また、第２薄膜トランジスタ３２０の第２半導体層も、多結晶性半導体膜からなる第１チャネル層３２１Ａと非結晶性半導体膜からなる第２チャネル層３２１Ｂとで構成されている。
【０１７９】
第１チャネル層３１１Ａ及び第１チャネル層３２１Ａは、非晶質シリコン膜（アモルファスシリコン膜）を結晶化することによって形成された多晶質シリコン膜で構成することができる。
【０１８０】
第２チャネル層３１１Ｂ及び第２チャネル層３２１Ｂは、図１２に示す第１半導体層３１１及び第２半導体層３２１と同様に、非結晶性半導体膜で構成することができる。
【０１８１】
このように構成される第１半導体層及び第２半導体層は、非晶質シリコン膜（アモルファスシリコン膜）の上層部をレーザ照射によって結晶化することによって形成することができる。また、第１チャネル層３１１Ａ（又は第１チャネル層３２１Ａ）と、第２チャネル層３１１Ｂ（又は第２チャネル層３２１Ｂ）とは、平面視したときに同じ形状となっており、いずれもゲート絶縁膜３３０上に島状に形成される。
【０１８２】
表示装置用薄膜半導体装置２’は、上述の本発明の第１の実施形態に係るＥＬ表示パネル１に設けられた表示装置用薄膜半導体装置２と同様の作用効果を奏する。
【０１８３】
さらに、表示装置用薄膜半導体装置２’は、薄膜トランジスタにおける第１半導体層及び第２半導体層が、非晶質シリコン膜からなる第２チャネル層３１１Ｂ（又は第２チャネル層３２１Ｂ）と、第２チャネル層３１１Ｂ（又は第２チャネル層３２１Ｂ）下に形成された多結晶性半導体膜からなる第１チャネル層３１１Ａ（又は第１チャネル層３２１Ａ）により構成されている。これにより、第１薄膜トランジスタ及び第２薄膜トランジスタにおいて、オフ電流を低減することができるとともに、オン電流を大きくすることができる。
【０１８４】
（第２の実施形態）
次に、本発明の第２の実施形態に係るＥＬ表示パネルについて、図１９〜図２１を用いて説明する。図１９は、本発明の第２の実施形態に係るＥＬ表示パネルに設けられた表示装置用薄膜半導体装置の平面図である。図２０は、図１９のＸ２−Ｘ２’線に沿って切断した表示装置用薄膜半導体装置の断面図である。図２１は、本実施形態に係る表示装置用薄膜半導体装置における薄膜トランジスタのＴＦＴ特性を説明するための図である。
【０１８５】
本発明の第２の実施形態に係るＥＬ表示パネルに設けられた表示装置用薄膜半導体装置３は、本発明の第１の実施形態に係るＥＬ表示パネルに設けられた表示装置用薄膜半導体装置２と基本的な構成は同じである。従って、図１９及び図２０において、図８〜図１３に示す構成要素と同じ構成要素については、同じ符号を付しており、詳しい説明は省略又は簡略化する。
【０１８６】
表示装置用薄膜半導体装置３が、本発明の第１の実施形態に係るＥＬ表示装置に設けられた表示装置用薄膜半導体装置２と異なる点は、第１半導体層３１１及び第２半導体層３２１のチャネル型がいずれもｎチャネル型であること、その結果、第１の実施形態でのソース電極とドレイン電極の各々は第２の実施形態では逆にドレイン電極とソース電極の各々となること、及び電源配線２３の構成であることである。なお、これ以外の構成は、第１の実施形態と同じである。
【０１８７】
図１９及び図２０に示すように、表示装置用薄膜半導体装置３において、電源配線２３は、第１半導体層３１１及び第２半導体層３２１と重ならないように構成されており、第１半導体層３１１上に形成された第１開口部１３１と第２半導体層３２１上に形成された第２開口部１３２とを備えている。
【０１８８】
また、第１半導体層３１１及び第２半導体層３２１は、いずれもｎチャネル型となるように構成されている。
【０１８９】
このように構成される表示装置用薄膜半導体装置３は、第１の実施形態と同様にして製造することができる。但し、本実施形態では、電源配線２３に第１開口部１３１及び第２開口部１３２を形成する必要がある。第１開口部１３１及び第２開口部１３２は、第３金属膜をパターニングするときに、電源配線２３に形成される。
【０１９０】
以上、表示装置用薄膜半導体装置３によれば、第１の実施形態と同様に、ゲート配線２１と第１ゲート電極３１０Ｇとを別の層で構成することができるので、それぞれに適した材料を選ぶことができる。
【０１９１】
さらに、電源配線２３及び補助配線２５が、ゲート配線２１と同層に形成されるとともにゲート配線２１と並行して配置されているので、第１層間絶縁膜３４０上に形成したゲート配線２１によって生じる凹凸を軽減することができ、平坦度を向上させることができる。
【０１９２】
さらに、表示装置用薄膜半導体装置３によれば、以下の作用効果を奏する。
【０１９３】
ｎチャネル型である第１半導体層３１１及び第２半導体層３２１の上方において、正電位である電源配線２３が第１層間絶縁膜３４０上を覆った場合、第１半導体層３１１及び第２半導体層３２１のバックチャネルには負のキャリアが誘起され、これによりオフリーク電流が発生する。従って、ゲート電圧を印加しなくても電流が発生することになるので、第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０のオフ特性を低下させることになる。
【０１９４】
これに対し、表示装置用薄膜半導体装置３は、ｎチャネル型である第１半導体層３１１及び第２半導体層３２１が、正電位の電源配線２３と重ならないように構成されている。つまり、バックゲートなしの構成とされている。これにより、図２１に示すように、バックゲート有りのときと比較して、正電位である電源配線２３によって、ｎチャネル型ＴＦＴである第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０においてバックチャネルにキャリアが誘起することを抑制することができる。この結果、第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０にオフリーク電流が発生することを抑制することができるので、オフ特性の優れたＥＬ表示パネルを実現することができる。
【０１９５】
（第２の実施形態の変形例）
次に、本発明の第２の実施形態の変形例に係るＥＬ表示パネルにについて、図２２を用いて説明する。図２２は、本発明の第２の実施形態の変形例に係るＥＬ表示パネルに設けられた表示装置用薄膜半導体装置３’の断面図である。なお、図２２は、図２０の本発明の第２の実施形態に係るＥＬ表示パネルに設けられた表示装置用薄膜半導体装置３の断面図に対応する。
【０１９６】
表示装置用薄膜半導体装置３’は、本発明の第２の実施形態に係る表示装置用薄膜半導体装置３と基本的な構成は同じである。従って、図２２において、図２０に示す構成要素と同じ構成要素については、同じ符号を付しており、詳しい説明は省略又は簡略化する。また、図２２に示す構成以外の構成は、第２の実施形態と同じである。
【０１９７】
表示装置用薄膜半導体装置３’が、表示装置用薄膜半導体装置３と異なる点は、第１薄膜トランジスタ３１０の第１半導体層及び第２薄膜トランジスタ３２０の第２半導体層の構成である。
【０１９８】
図２２に示すように、表示装置用薄膜半導体装置３’は、第１薄膜トランジスタ３１０の第１半導体層が、多結晶性半導体膜からなる第１チャネル層３１１Ａと非結晶性半導体膜からなる第２チャネル層３１１Ｂとで構成されている。また、第２薄膜トランジスタ３２０の第２半導体層も、多結晶性半導体膜からなる第１チャネル層３２１Ａと非結晶性半導体膜からなる第２チャネル層３２１Ｂとで構成されている。
【０１９９】
第１チャネル層３１１Ａ及び第１チャネル層３２１Ａは、非晶質シリコン膜（アモルファスシリコン膜）を結晶化することによって形成された多晶質シリコン膜で構成することができる。
【０２００】
第２チャネル層３１１Ｂ及び第２チャネル層３２１Ｂは、非結晶性半導体膜で構成することができる。
【０２０１】
このように構成される第１半導体層及び第２半導体層は、非晶質シリコン膜（アモルファスシリコン膜）をレーザ照射によって結晶化した上に非晶質シリコン膜を形成することによって形成することができる。また、第１チャネル層３１１Ａ（又は第１チャネル層３２１Ａ）と、第２チャネル層３１１Ｂ（又は第２チャネル層３２１Ｂ）とは、平面視したときに同じ形状となっており、いずれもゲート絶縁膜３３０上に島状に形成される。
【０２０２】
本実施形態に係るＥＬ表示パネルは、上述の本発明の第２の実施形態に係る表示装置用薄膜半導体装置３を有するＥＬ表示パネルと同様の作用効果を奏する。
【０２０３】
さらに、表示装置用薄膜半導体装置３’は、薄膜トランジスタにおける第１半導体層及び第２半導体層が、非晶質シリコン膜からなる第２チャネル層３１１Ｂ（又は第２チャネル層３２１Ｂ）と、非晶質シリコン膜からなる第２チャネル層３１１Ｂ（又は第２チャネル層３２１Ｂ）下に形成された多結晶性半導体膜からなる第１チャネル層３１１Ａ（又は第１チャネル層３２１Ａ）により構成されている。これにより、第１薄膜トランジスタ及び第２薄膜トランジスタにおいて、オフ電流を低減することができるとともに、オン電流を大きくすることができる。
【０２０４】
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
【０２０５】
例えば、有機ＥＬ表示パネル１の各画素１００は、図２３Ａ及び図２３Ｂに示すように、３色（赤色、緑色、青色）のサブ画素１００Ｒ、１００Ｇ、１００Ｂによって構成されていてもよい。サブ画素１００Ｒ、１００Ｇ、１００Ｂは、それぞれ図２３Ａの奥行き方向に複数個並んでいる（これを「サブ画素列」と表記する）。
【０２０６】
図２３Ａは、ラインバンクの例を示す図である。図２３Ａに示すように、各サブ画素列は、バンク１５によって互いに分離されていてもよい。図２３Ａに示されるバンク１５は、互いに隣接するサブ画素列の間をソース配線２２と平行な方向に延びる突条であって、薄膜半導体アレイ装置２０上に形成されている。言い換えれば、各サブ画素列は、互いに隣接する突条の間（すなわち、バンク１５の開口部）に、それぞれ形成されている。
【０２０７】
下部電極１２は、薄膜半導体アレイ装置２０上（より具体的には、上部層間絶縁膜１１上）で且つバンク１５の開口部内に、サブ画素１００Ｒ、１００Ｇ、１００Ｂ毎に形成されている。有機ＥＬ層１３は、下部電極１２上で且つバンク１５の開口部内に、サブ画素列毎（すなわち、各列の複数の下部電極１２を覆うように）に形成されている。上部電極１４は、複数の有機ＥＬ層１３及びバンク１５（複数の突条）上で、且つ全てのサブ画素１００Ｒ、１００Ｇ、１００Ｂを覆うように、連続的に形成されている。
【０２０８】
また、図２３Ｂはピクセルバンクの例を示す図であって、各サブ画素１００Ｒ、１００Ｇ、１００Ｂは、バンク１５によって互いに分離されている。図２３Ｂに示されるバンク１５は、ゲート配線２１に平行に延びる突条と、ソース配線２２に平行に延びる突条とが互いに交差するように形成されている。そして、この突条で囲まれる部分（すなわち、バンク１５の開口部）にサブ画素１００Ｒ、１００Ｇ、１００Ｂが形成されている。
【０２０９】
下部電極１２は、薄膜半導体アレイ装置２０上（より具体的には、上部層間絶縁膜１１上）で且つバンク１５の開口部内に、サブ画素１００Ｒ、１００Ｇ、１００Ｂ毎に形成されている。同様に、有機ＥＬ層１３は、下部電極１２上で且つバンク１５の開口部内に、サブ画素１００Ｒ、１００Ｇ、１００Ｂ毎に形成されている。上部電極１４は、複数の有機ＥＬ層１３及びバンク１５（複数の突条）上で、且つ全てのサブ画素１００Ｒ、１００Ｇ、１００Ｂを覆うように、連続的に形成されている。
【０２１０】
さらに、図２３Ａ及び図２３Ｂでは図示を省略するが、薄膜半導体アレイ装置２０には、各サブ画素１００Ｒ、１００Ｇ、１００Ｂ毎に画素回路３０が形成されている。そして、各サブ画素１００Ｒ、１００Ｇ、１００Ｂと、対応する画素回路３０とは、電気的に接続されている。
【０２１１】
なお、サブ画素１００Ｒ、１００Ｇ、１００Ｂは、有機ＥＬ層１３の特性（発光色）が異なることを除いて同一の構成である。
【０２１２】
また、上記した実施形態において、第１ソース電極３１０Ｓと第１ドレイン電極３１０Ｄとを入れ替えて構成しても構わない。具体的には、図３、図４の３１０Ｓが第１ドレイン電極となり、３１０Ｄが第１ソース電極である構成である。同様に、第２ドレイン電極３２０Ｄと第２ソース電極３２０Ｓとを入れ替えて構成しても構わない。具体的には、図３、図４の３２０Ｓが第１ドレイン電極となり、３２０Ｄが第１ソース電極である構成である。
【０２１３】
また、上記した実施形態において、第１ソース電極３１０Ｓはライン状のソース配線２２の一部としたが、これに限定されない。例えば、ソース配線２２のパターン形成時に、ソース配線２２の一部から行方向に延設した延設部をパターン形成し、当該延設部と別途形成した第１ソース電極３１０Ｓとを電気的に接続するように構成しても構わない。
【０２１４】
同様に、上記した実施形態において、第２ソース電極３２０Ｓはライン状の第１電源配線２３の一部としたが、これに限定されない。例えば、第１電源配線２３Ａのパターン形成時に、第１電源配線２３Ａの一部から行方向に延設した延設部をパターン形成し、当該延設部と別途形成した第２ソース電極３２０Ｓとを電気的に接続するように構成しても構わない。
【０２１５】
また、上記した実施形態において、電源配線２３は、隣り合うゲート配線２１間において１本配列したが、これに限らない。例えば、隣り合うゲート配線２１間において、複数本の電源配線２３を配列しても構わない。
【０２１６】
また、上記した実施形態において、１画素に２つの薄膜トランジスタを形成したが、これに限らない。例えば、１画素に３つ以上の薄膜トランジスタを形成しても構わない。この場合、薄膜トランジスタの個数に合わせて電源配線２３を複数本配列しても構わない。これにより、複数の電源配線２３を通じて、電力供給が必要な薄膜トランジスタに対して所望に電力を供給することができる。
【０２１７】
また、上記した実施形態において、本発明に係るＥＬ表示パネルは、有機ＥＬ表示パネルを例として示したが、これに限らない。例えば、本発明に係るＥＬ表示パネルは、無機ＥＬパネル又は液晶表示素子等、アクティブマトリクス基板が用いられる他の表示素子を備えたディスプレイにも適用することもできる。
【０２１８】
また、本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。例えば、図２４に示すような、本発明に係るＥＬ表示パネル１を備えた薄型フラットテレビシステム４００等のＥＬ表示装置も本発明に含まれる。
【産業上の利用可能性】
【０２１９】
本発明の画像表示装置用薄膜半導体装置は、有機ＥＬ表示装置や液晶表示装置などに用いられる駆動用バックプレーンとして有用である。
【符号の説明】
【０２２０】
１  ＥＬ表示パネル
２、２’、３、３’、９  表示装置用薄膜半導体装置（薄膜半導体部）
１０  有機ＥＬ素子（ＥＬ部）
１２  下部電極（陽極電極）
１３  有機ＥＬ層（発光層）
１４  上部電極（陰極電極）
１５  バンク
２０  表示装置用薄膜半導体アレイ装置（薄膜半導体部）
２１、９２１  ゲート配線
２２、９２２  ソース配線
２３  電源配線
２５  補助配線
３０  画素回路
１００  画素
１００Ｒ、１００Ｇ、１００Ｂ  サブ画素
１１１  第１コンタクト部（第１導電部）
１１２  第２コンタクト部（第２導電部）
１１３  第３コンタクト部
１１４  第４コンタクト部
１１５  第５コンタクト部（第３導電部）
１２０  電極部
３００、９００  基板
３００Ｃ  コンデンサ
３０１  非結晶性半導体膜
３１０  第１薄膜トランジスタ
３１０Ｄ  第１ドレイン電極
３１０Ｇ  第１ゲート電極
３１０Ｓ  第１ソース電極
３１１  第１半導体層
３１１Ａ、３２１Ａ  第１チャネル層
３１１Ｂ、３２１Ｂ  第２チャネル層
３２０  第２薄膜トランジスタ
３２０Ｄ  第２ドレイン電極
３２０Ｇ  第２ゲート電極
３２０Ｓ  第２ソース電極
３２１  第２半導体層
３３０、９３０  ゲート絶縁膜
３４０  第１層間絶縁膜
３５０  第２層間絶縁膜
４００  フラットテレビシステム（ＥＬ表示装置）
９１０  薄膜トランジスタ
９１０Ｄ  ドレイン電極
９１０Ｇ  ゲート電極
９１０Ｓ  ソース電極
９１１  半導体層
９４０  層間絶縁膜
【図１】
2012042565.tif 000003
【図２】
2012042565.tif 000004
【図３】
2012042565.tif 000005
【図４】
2012042565.tif 000006
【図５】
2012042565.tif 000007
【図６】
2012042565.tif 000008
【図７】
2012042565.tif 000009
【図８】
2012042565.tif 000010
【図９】
2012042565.tif 000011
【図１０】
2012042565.tif 000012
【図１１】
2012042565.tif 000013
【図１２】
2012042565.tif 000014
【図１３】
2012042565.tif 000015
【図１４】
2012042565.tif 000016
【図１５】
2012042565.tif 000017
【図１６Ａ】
2012042565.tif 000018
【図１６Ｂ】
2012042565.tif 000019
【図１６Ｃ】
2012042565.tif 000020
【図１６Ｄ】
2012042565.tif 000021
【図１６Ｅ】
2012042565.tif 000022
【図１６Ｆ】
2012042565.tif 000023
【図１６Ｇ】
2012042565.tif 000024
【図１６Ｈ】
2012042565.tif 000025
【図１６Ｉ】
2012042565.tif 000026
【図１６Ｊ】
2012042565.tif 000027
【図１７】
2012042565.tif 000028
【図１８】
2012042565.tif 000029
【図１９】
2012042565.tif 000030
【図２０】
2012042565.tif 000031
【図２１】
2012042565.tif 000032
【図２２】
2012042565.tif 000033
【図２３Ａ】
2012042565.tif 000034
【図２３Ｂ】
2012042565.tif 000035
【図２４】
2012042565.tif 000036
【図２５】
2012042565.tif 000037
【図２６Ａ】
2012042565.tif 000038
【図２６Ｂ】
2012042565.tif 000039
【図２６Ｃ】
2012042565.tif 000040
【図２７】
2012042565.tif 000041
【手続補正書】
【提出日】平成23年4月26日(2011.4.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜半導体装置及びそれを用いたＥＬ表示パネル、ＥＬ表示装置及びＥＬ表示パネルの製造方法に関し、特にアクティブマトリクス方式の表示装置に用いられる薄膜半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、液晶表示装置又は有機ＥＬ表示装置等のアクティブマトリクス駆動型の表示装置では、画素を選択するスイッチング素子又は画素を駆動する駆動素子として、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が用いられている。
【０００３】
薄膜トランジスタは、表示装置のアクティブマトリクス基板に用いられ、現在、高性能化に向けた開発が盛んに行われている。特に、表示装置の大型化や高精細化に伴い、薄膜トランジスタの高い駆動能力が要求される中、チャネル層（活性層）として、結晶化した半導体薄膜（多結晶シリコン・微結晶シリコン）を用いたものが注目されている。
【０００４】
半導体薄膜の結晶化プロセスとしては、既に確立されている１０００℃以上の処理温度を採用した高温プロセス技術に代えて、６００℃以下の処理温度を採用した低温プロセスが開発されている。低温プロセスでは、耐熱性に優れた石英などの高価な基板を用いる必要がなく、製造コストの低減化を図ることができる。
【０００５】
低温プロセスの一環として、レーザビームを用いて加熱するレーザアニールが注目されている。これは、ガラスなどの低耐熱性絶縁基板上に成膜された非晶質シリコン等の非単結晶性の半導体薄膜に、レーザビームを照射して局部的に加熱溶融した後、その冷却過程において半導体薄膜を結晶化するものである。結晶化した半導体薄膜はキャリアの移動度が高くなるので、薄膜トランジスタを高性能化できる（例えば、特許文献１参照）。
【０００６】
ところで、薄膜トランジスタの構造としては、ゲート電極がチャネル層より下に配置されたボトムゲート型の構造が主流である。以下、従来のボトムゲート型の薄膜トランジスタについて、図２５、図２６Ａ〜図２６Ｃ及び図２７を用いて説明する。図２５は、表示装置の１つの画素における従来の表示装置用薄膜半導体装置の平面図である。図２６Ａは、図２５のＸ１−Ｘ１’線に沿って切断した、従来の表示装置用薄膜半導体装置の断面図である。図２６Ｂは、図２５のＸ２−Ｘ２’線に沿って切断した、従来に係る表示装置用薄膜半導体装置の断面図である。図２６Ｃは、図２５のＹ−Ｙ’線に沿って切断した、従来に係る表示装置用薄膜半導体装置の断面図である。図２７は、図２６Ａに対応し、図２５のＸ１−Ｘ１’の断面から見たときにおける従来に係る表示装置用薄膜半導体装置の主要部分を示す斜視図である。
【０００７】
図２５、図２６Ａ〜図２６Ｃ及び図２７に示すように、従来に係る表示装置用薄膜半導体装置９は、画素の行方向（横方向）に沿って形成されたゲート配線９２１と、画素の列方向（縦方向）に沿って形成されたソース配線９２２と、ゲート配線９２１とソース配線９２２とが交差する箇所に設けられた薄膜トランジスタ９１０とを備える。
【０００８】
図２６Ａに示すように、薄膜トランジスタ９１０は、ボトムゲート型の薄膜トランジスタであって、基板９００上に順次形成された、ゲート電極９１０Ｇ、ゲート絶縁膜９３０、半導体層９１１（チャネル層）、並びに、ソース電極９１０Ｓ及びドレイン電極か９１０Ｄからなる積層構造体である。
【０００９】
図２５及び図２６Ａに示すように、ゲート電極９１０Ｇは、ゲート配線９２１から延設され、ゲート配線９２１と同層の第１金属層ＭＬ１’に形成される。ゲート絶縁膜９３０は、ゲート配線９２１及びゲート電極９１０Ｇを覆うようにして基板９００上に形成される。半導体層９１１は、ゲート電極９１０Ｇと重畳するようにゲート絶縁膜９３０上に島状に形成される。ソース電極９１０Ｓ及びドレイン電極９１０Ｄは、半導体層９１１の一部に重畳するように形成されており、また、互いに対向するように離間して配置される。ソース電極９１０Ｓ及びドレイン電極９１０Ｄは、ソース配線９２２と同層の第２金属層ＭＬ２’に形成される。なお、薄膜トランジスタ９１０、ゲート配線９２１及びソース配線９２２を覆うようにして、層間絶縁膜９４０が積層されている。
【００１０】
ここで、ボトムゲート型の薄膜トランジスタ９１０において、半導体層９１１を、ゲート電極９１０Ｇ上に非晶質シリコンを形成し、これをレーザアニールによって結晶化させることによって形成する場合、非晶質シリコンの溶融時にレーザアニールの熱がゲート電極９１０Ｇを伝って放散する。従って、ゲート電極９１０Ｇは、レーザアニールの熱の放散を抑制するために、熱伝導率の小さい材料で構成することが好ましい。
【００１１】
一方、ゲート配線９２１については、配線抵抗が高いと、信号が遅延したり電圧降下によって表示装置の発光輝度にムラが生じたりする。特に、表示装置のパネル面積が大型化し駆動周波数が増大化すると、配線抵抗の影響が大きくなる。従って、ゲート配線９２１は、抵抗率（比抵抗）の低い材料で構成することが好ましい。
【００１２】
ゲート電極９１０Ｇ及びゲート配線９２１は、上述のとおり、同一の層に形成されるので、同一の材料で構成されることが多い。従って、上記の半導体層９１１の結晶化の観点からゲート電極９１０Ｇを熱伝導率の小さい材料で構成すると、ゲート配線９２１も同じ熱伝導の小さい材料で構成することになる。他方、ゲート配線９２１の配線抵抗の観点からゲート配線９２１を抵抗率の低い材料で構成すると、ゲート電極９１０Ｇも同じ抵抗率の低い材料で構成することになる。
【００１３】
しかしながら、熱伝導率の小さい金属材料は抵抗率が高い物質がほとんどであり、半導体層９１１の結晶化の観点とゲート配線９２１の配線抵抗の観点の両方を同時に満たすことが難しい。
【００１４】
そこで、従来、両方の観点を同時に満たす表示装置用薄膜半導体装置が提案されている（特許文献２参照）。特許文献２には、ゲート電極の熱伝導性とゲート配線の低抵抗化とを両立させることを目的として、ゲート配線を２つの部分に分けた構成とすることが開示されている。
【００１５】
すなわち、特許文献２に係る表示装置用薄膜半導体装置では、ゲート配線が、ゲート電極と一体的に形成された一体部と、当該一体部とコンタクトホールを介して接続された別体部とで構成される。また、ゲート配線の一体部とソース配線とは、ゲート絶縁膜を挟んで立体交差させた構造となっている。そして、ゲート電極とゲート配線の一体部については、ゲート配線の別体部よりも低い熱伝導率を有する材料を用いる。一方、ゲート配線の別体部については、ゲート電極よりも低い抵抗率を有する材料を用いる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平０７−２３５４９０号公報
【特許文献２】特開２００７−０４７８０８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、特許文献２に開示された表示装置用薄膜半導体装置において、ゲート電極とゲート配線の一体部とが同じ材料で構成されるので、ゲート電極を熱伝導率の低い材料で構成すると、ゲート配線の一体部は抵抗率が高くなり高抵抗化してしまう。この結果、ゲート配線の配線抵抗を十分に低減することができず、表示装置の発光輝度にムラが生じるという問題がある。
【００１８】
また、ゲート配線における一体部と別体部とが、画素毎にコンタクトホールを介して接続されているので、一体部と別体部との接続部分においてＩＲドロップ（配線上に生じる電流Ｉと抵抗Ｒの積による電圧降下）が生じるという問題もある。しかも、１ラインのゲート配線が、一体部と別体部と交互に接続された構造であるため、一体部と別体部の接続部分のうち一箇所でも接続不良があると、ゲート配線に沿った１ライン全ての画素が不良となってしまうという問題もある。
【００１９】
また、ゲート電極とドレイン電極と間の間隔は、ゲート絶縁膜の膜厚により規定される。ゲート絶縁膜の膜厚は、例えば２００ｎｍ程度である。ゲート電極と同層に設けられたゲート配線からゲート電極を延設し、ドレイン電極と同層に設けられた電源配線から前記ドレイン電極を延設すると、ゲート配線とドレイン配線との間の間隔も、ゲート電極とドレイン電極と間の間隔と同様に、ゲート絶縁膜の膜厚である２００ｎｍ程度となる。この場合、ゲート配線と電源配線とが交差する領域では、ゲート配線とドレイン配線との間隔が狭いため、ゲート配線と電源配線との間の寄生容量が大きくなるという問題がある。この寄生容量により、表示装置の発光輝度にムラが生じるおそれがある。また、寄生容量を小さくするために、ゲート絶縁膜の膜厚を厚くするとしても、薄膜半導体装置としての性能を保障するために限界があり、それ程厚くできない。
【００２０】
さらに、例えばＥＬ表示装置の場合、各画素において、発光層を有するＥＬ部に電源供給するためのＥＬ補助電源線がＥＬ部に設けられるので、ＥＬ電源線が表示装置のパネルの開口率を低下させ、結果、ＥＬ表示装置の寿命が十分得られないという問題が生じる。
【００２１】
また、複数の画素の電源配線が画素ごとに設けられているので、薄膜トランジスタの配置スペースが配線スペースによって制限されることとなる。
【００２２】
本発明は上記課題を解決するものであり、発光輝度にムラが生じず、寿命を向上することができ、薄膜トランジスタの配置領域が配線スペースによって制限されないＥＬ表示パネルを提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明の一形態に係るＥＬ表示パネルは、ＥＬ部と、前記ＥＬ部の発光を制御する薄膜半導体部とを備えるＥＬ表示パネルであって、前記ＥＬ部は、陽極電極と、陰極電極と、前記陽極電極と前記陰極電極との間に介在する発光層と、を含み、前記薄膜半導体部は、基板と、基板上に形成されたゲート電極と、前記ゲート電極を覆って前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上であって前記ゲート電極の上方に形成された半導体層と、前記半導体層の上方に形成された第１電極と、前記第１電極と同層に形成された第２電極と、前記第１電極及び前記第２電極を覆って前記ゲート絶縁膜の上方に形成され、前記ゲート電極が形成された層とは異なる層である層間絶縁膜と、前記層間絶縁膜上に配置されたゲート配線と、前記ゲート配線が形成された前記層間絶縁膜上に、前記ゲート配線と同層で、かつ、前記ゲート配線と並行して配置された電源配線と、前記層間絶縁膜上に前記ゲート配線及び前記電源配線と同層で、かつ、前記ゲート配線及び前記電源配線と並行して配置された補助配線と、を具備し、前記ゲート電極と前記ゲート配線とは、前記ゲート絶縁膜及び前記層間絶縁膜とを貫通するように設けられた第１導電部を介して電気的に接続され、前記第１電極及び前記第２電極のいずれか一方と前記電源配線とは、前記層間絶縁膜を貫通するように設けられた第２導電部を介して電気的に接続され、前記補助配線は、前記陰極電極と電気的に接続される。
【発明の効果】
【００２４】
本発明に係るＥＬ表示パネルによれば、ゲート配線とゲート電極とを別の層で構成することができるので、それぞれに適した材料を選び、配線抵抗を低減してＥＬ表示パネルの発光輝度を向上することができる。
【００２５】
また、ＴＦＴ電源線としての電源配線がゲート配線と同層に形成されるので、電源配線とゲート配線間に生じていた寄生容量を低減することができる。また、ＥＬ電源線としての補助配線がゲート配線と同層に形成されるため、ＥＬ部に補助配線を設ける必要がないので、ＥＬ表示パネルの開効率を向上し、寿命を向上することができる。
【００２６】
さらに、電源配線及び補助配線が、ゲート配線と同層に形成されるとともにゲート配線と並行して配置されているので、層間絶縁膜上のゲート配線によって生じる凹凸を電源配線及び補助配線によって減少することができる。これにより、平坦度を向上させＥＬ表示パネルの寿命を向上することができる。
【００２７】
さらに、複数の画素の電源配線を共通に設けているので画素ごとに設けられていた電源配線の配置スペースを削減することができる。従って、薄膜トランジスタの配置スペースが配線スペースによって制限されないＥＬ表示パネルを提供することができる。
【図面の簡単な説明】
【００２８】
【図１】図１は、本発明の第１の実施形態に係るＥＬ表示パネルの一部切り欠き斜視図である。
【図２】図２は、本発明の第１の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体アレイ装置のマザー基板を示した図である。
【図３】図３は、本発明の第１の実施形態に係るＥＬ表示パネルにおける一画素の回路構成図である。
【図４】図４は、本発明の第１の実施形態に係るＥＬ表示パネルにおける一画素の一部を模式的に表した画素構成の断面図である。
【図５】図５は、本発明の第１の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体アレイ装置の平面図である。
【図６】図６は、本発明の第１の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体アレイ装置（一部透過）の平面図である。
【図７】図７は、本発明の第１の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体アレイ装置（一部透過）の平面図である。
【図８】図８は、本発明の第１の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体装置の平面図である。
【図９】図９は、本発明の第１の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体装置（一部透過）の平面図である。
【図１０】図１０は、本発明の第１の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体装置（一部透過）の平面図である。
【図１１】図１１は、本発明の第１の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体装置の断面図である（図８のＸ１−Ｘ１’線断面図）。
【図１２】図１２は、本発明の第１の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体装置の断面図である（図８のＸ２−Ｘ２’線断面図）。
【図１３】図１３は、本発明の第１の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体装置の断面図である（図８のＸ３−Ｘ３’線断面図）。
【図１４】図１４は、図９の表示装置用薄膜半導体装置の斜視図である。
【図１５】図１５は、図９の表示装置用薄膜半導体装置の斜視図である。
【図１６Ａ】図１６Ａは、第１の実施形態に係るＥＬ表示パネルの製造工程を示す断面図である。
【図１６Ｂ】図１６Ｂは、第１の実施形態に係るＥＬ表示パネルの製造工程を示す断面図である。
【図１６Ｃ】図１６Ｃは、第１の実施形態に係るＥＬ表示パネルの製造工程を示す断面図である。
【図１６Ｄ】図１６Ｄは、第１の実施形態に係るＥＬ表示パネルの製造工程を示す断面図である。
【図１６Ｅ】図１６Ｅは、第１の実施形態に係るＥＬ表示パネルの製造工程を示す断面図である。
【図１６Ｆ】図１６Ｆは、第１の実施形態に係るＥＬ表示パネルの製造工程を示す断面図である。
【図１６Ｇ】図１６Ｇは、第１の実施形態に係るＥＬ表示パネルの製造工程を示す断面図である。
【図１６Ｈ】図１６Ｈは、第１の実施形態に係るＥＬ表示パネルの製造工程を示す断面図である。
【図１６Ｉ】図１６Ｉは、第１の実施形態に係るＥＬ表示パネルの製造工程を示す断面図である。
【図１６Ｊ】図１６Ｊは、第１の実施形態に係るＥＬ表示パネルの製造工程を示す断面図である。
【図１７】図１７は、本発明の第１の実施形態に係る表示装置用薄膜半導体装置における薄膜トランジスタのＴＦＴ特性を説明するための図である。
【図１８】図１８は、本発明の第１の実施形態の変形例に係るＥＬ表示パネルにおける表示装置用薄膜半導体装置の断面図である。
【図１９】図１９は、本発明の第２の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体装置の平面図である。
【図２０】図２０は、本発明の第２の実施形態に係るＥＬ表示パネルにおける表示装置用薄膜半導体装置の断面図である（図１９のＸ２−Ｘ２’線断面図）。
【図２１】図２１は、本発明の第２の実施形態に係る表示装置用薄膜半導体装置における薄膜トランジスタのＴＦＴ特性を説明するための図である。
【図２２】図２２は、本発明の第２の実施形態の変形例に係るＥＬ表示パネルにおける表示装置用薄膜半導体装置の断面図である。
【図２３Ａ】図２３Ａは、本発明に係るＥＬ表示パネルの一例を示す断面斜視図である。
【図２３Ｂ】図２３Ｂは、本発明に係るＥＬ表示パネルの他の例を示す断面斜視図である。
【図２４】図２４は、本発明に係るＥＬ表示装置の一例を示す外観斜視図である。
【図２５】図２５は、表示装置の１つの画素における従来に係る表示装置用薄膜半導体装置の平面図である。
【図２６Ａ】図２６Ａは、従来に係る表示装置用薄膜半導体装置の断面図である（図２５のＸ１−Ｘ１’線断面図）。
【図２６Ｂ】図２６Ｂは、従来に係る表示装置用薄膜半導体装置の断面図である（図２５のＸ２−Ｘ２’線断面図）。
【図２６Ｃ】図２６Ｃは、従来に係る表示装置用薄膜半導体装置の断面図である（図２５のＹ−Ｙ’線断面図）。
【図２７】図２７は、図２５のＸ１−Ｘ１’の断面から見たときにおける従来に係る表示装置用薄膜半導体装置の主要部分を示す斜視図である。
【発明を実施するための形態】
【００２９】
本発明に係るＥＬ表示パネルの一形態は、ＥＬ部と、前記ＥＬ部の発光を制御する薄膜半導体部とを備えるＥＬ表示パネルであって、前記ＥＬ部は、陽極電極と、陰極電極と、前記陽極電極と前記陰極電極との間に介在する発光層と、を含み、前記薄膜半導体部は、基板と、基板上に形成されたゲート電極と、前記ゲート電極を覆って前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上であって前記ゲート電極の上方に形成された半導体層と、前記半導体層の上方に形成された第１電極と、前記第１電極と同層に形成された第２電極と、前記第１電極及び前記第２電極を覆って前記ゲート絶縁膜の上方に形成され、前記ゲート電極が形成された層とは異なる層である層間絶縁膜と、前記層間絶縁膜上に配置されたゲート配線と、前記ゲート配線が形成された前記層間絶縁膜上に、前記ゲート配線と同層で、かつ、前記ゲート配線と並行して配置された電源配線と、前記層間絶縁膜上に前記ゲート配線及び前記電源配線と同層で、かつ、前記ゲート配線及び前記電源配線と並行して配置された補助配線と、を具備し、前記ゲート電極と前記ゲート配線とは、前記ゲート絶縁膜及び前記層間絶縁膜とを貫通するように設けられた第１導電部を介して電気的に接続され、前記第１電極及び前記第２電極のいずれか一方と前記電源配線とは、前記層間絶縁膜を貫通するように設けられた第２導電部を介して電気的に接続され、前記補助配線は、前記陰極電極と電気的に接続される。
【００３０】
本態様によると、ゲート配線及び電源配線は、ＥＬ表示パネルにおける薄膜半導体部の特性に影響を与えるゲート絶縁膜を介在させて配置されるのではなく、薄膜半導体部の特性に影響を与えない層間絶縁膜上に配置される。そのため、ゲート絶縁膜の膜厚を厚く設計できないことに起因してゲート配線と電源配線との間の寄生容量が発生することを防止できる。
【００３１】
その上、ゲート配線及び電源配線は、それぞれゲート電極及び第１電極及び第２電極とは異なる層に配置されるので、ゲート配線と電源配線とを層間絶縁膜上において平行に配置することが可能となる。そのため、ゲート配線及び電源配線は、同一層である層間絶縁膜上に配置される。従って、ゲート配線と電源配線とのクロスポイトンは発生しない。その結果、ゲート配線と電源配線とが交差する領域があることに起因する寄生容量の発生を、完全に防止できる。
【００３２】
さらに、本態様によると、ＥＬ表示パネルの大画面化に伴い表示画面の中央領域にて生ずる電圧降下を防止するための補助配線（ＥＬ電源線）を、ＥＬ部ではなく、薄膜半導体部に設けている。しかも、この補助配線を、薄膜半導体の上部である層間絶縁膜の上面に、ゲート配線及び電源配線と共に並行して配置している。そのため、ゲート配線及び電源配線の配置に利用している既存層を有効活用して、補助配線をも配置していることになる。その結果、ＥＬ部に設けていた補助配線を、薄膜半導体部の既存層に移すことで、薄膜半導体部にスペース上の負担をかけることなく、ＥＬ部の補助配線を配置していたスペースを開放できる。従って、前記ＥＬ部の設計の自由度を拡大し、ＥＬ部に含まれる各画素の開口率を増大できる。
【００３３】
また、本態様によると、電源配線及び補助配線が、ゲート配線と同層に形成されるとともにゲート配線と並行して配置されているので、層間絶縁膜上のゲート配線によって生じる凹凸を電源配線及び補助配線によって減少することができる。これにより、平坦度を向上させＥＬ表示パネルの寿命を向上することができる。
【００３４】
さらに、本態様によると、電源配線を層間絶縁膜上に共通に配置し、例えば、赤、緑、青の各々の画素へは共通の電源配線から電源供給をすればよいので、例えば、赤、緑、青の各々の画素毎に個別に電源配線を配置する必要がなくなり、その分、例えば、赤、緑、青の各々の画素毎の電源配線の配置スペースを削減できる。これにより、トランジスタの設計の自由度を拡大し、トランジスタの配置スペースが配線スペースによって制限されないＥＬ表示パネルを提供することができる。
【００３５】
また、本発明に係るＥＬ表示パネルの一形態において、前記電源配線及び前記補助配線は、前記ゲート配線と同一又は所定の近似値の高さに形成されていることが好ましい。
【００３６】
本態様によると、層間絶縁膜上のゲート配線によって生じる凹凸を、より減少することができる。これにより、平坦度をより向上させＥＬ表示パネルの寿命を向上することができる。
【００３７】
また、本発明に係るＥＬ表示パネルの一形態において、前記電源配線及び前記補助配線は、前記ゲート配線と、前記ゲート配線と並行して前記ゲート配線に隣り合う他のゲート配線との間に配置され、前記電源配線及び前記補助配線の双方を組み合わせた幅は、前記ゲート配線と、前記ゲート配線と並行して配置された前記ゲート配線に隣り合う他のゲート配線との間の幅に対応して、隣り合う２つの前記ゲート配線間を埋めるようにして、隣り合う２つの前記ゲート配線と近接して配置されることが好ましい。
【００３８】
ゲート配線のみが層間絶縁膜上に形成される場合、薄膜半導体部の上面がゲート配線の膜厚分程、ゲート配線が形成されていない領域よりも突出することとなる。
【００３９】
一方、本態様によると、薄膜半導体部の上面を平坦化するために、電源配線及び補助配線を用い、電源配線と補助配線の双方を組み合わせた幅が、ゲート配線と、ゲート配線と平行であってゲート配線に隣接する他のゲート配線との間の幅に対応しているため、この薄膜半導体部上にＥＬ素子を有するＥＬ部を配置して、ＥＬ表示パネルを構成する場合、ＥＬ部は、その下層となる薄膜半導体部の上面の凹凸の影響を受け難くなる。その結果、既存材料である電源配線及び補助配線を用いて簡易な構成で平坦性の確保し、平坦性が不十分なことに起因する寿命低下を容易に防止できる。
【００４０】
また、本発明に係るＥＬ表示パネルの一形態において、前記ゲート配線と前記電源配線、前記電源配線と前記補助配線、前記補助配線と前記ゲート配線との距離は、それぞれ４μｍ以上であることが好ましい。
【００４１】
本態様によれば、ゲート配線、電源配線及び補助配線とを互いに影響することなく配置して、薄膜半導体部の平坦性を向上させることができる。
【００４２】
また、本発明に係るＥＬ表示パネルの一形態において、前記電源配線及び前記補助配線の少なくともいずれかは、前記ゲート配線の幅より広い幅を有することが好ましい。
【００４３】
本態様によると、電源配線を幅広の配線とすることにより、電源配線を用いて薄膜半導体部の上面を平坦化することができる。例えば、この薄膜半導体部上にＥＬ素子を有するＥＬ部を配置して、ＥＬ表示パネルを構成する場合、ＥＬ部は、その下層となる薄膜半導体部の上面の凹凸の影響を受ける。電源配線を幅広の配線とすることにより、既存材料である電源配線を用いて簡易な構成で平坦性の確保し、平坦性が不十分なことに起因する寿命低下を容易に防止することができる。
【００４４】
また、電源配線を幅広の略平板形状の配線とすることで、電源配線を低抵抗な配線とすることができる。そのため、配線抵抗の低い電源配線から、第１電極又は第２電極に対して直接、電源供給がなされることになるので、ＥＬ表示パネルを大画面化するに伴って表示領域の中央領域で生ずる電圧ドロップ（ＩＲドロップ）に対して、そのドロップ量を大幅に低減することができる。
【００４５】
また、本発明に係るＥＬ表示パネルの一形態において、前記半導体層は、ｐチャネル型であり、前記電源配線は、前記半導体層と重なるように形成されることが好ましい。
【００４６】
薄膜半導体部のチャネル領域において半導体層表面と層間絶縁膜表面には、製造時での格子欠陥が存在する。この格子欠陥が発生すると不安定な界面順位が発生し、チャネル領域のバックチャネルの電位を不安定とすることとなる。
【００４７】
本態様によると、半導体層がｐチャネル型の薄膜半導体部のチャネル領域の上方において、正電位の電源配線又は補助配線により層間絶縁膜上を覆う構成である。このことにより、バックチャネルの電位を安定にすることができる。その結果、薄膜半導体部のオフリークを抑制することが実現できるため、オフ特性の優れた薄膜半導体部を有するＥＬ表示パネルを実現できる。
【００４８】
また、本発明に係るＥＬ表示パネルの一形態において、前記半導体層は、ｎチャネル型であり、前記電源配線及び前記補助配線は、前記半導体層と重ならないように形成されることが好ましい。
【００４９】
半導体層がｎチャネル型の薄膜半導体部のチャネル領域の上方において、正電位の電源配線及び補助配線の少なくともいずれか一方が層間絶縁膜上を覆った場合、チャネル領域のバックチャネルには負のキャリアが誘起されるため、負のキャリアによって電流が発生するようになる。このようにして発生したキャリアによって、電流は薄膜半導体部のオフリーク電流となる。従って、ゲート電圧を印加しなくても電流が発生することとなるため薄膜半導体部のオフ特性を低下させることとなる。
【００５０】
本態様によると、補助配線によってｎチャネル型ＴＦＴのバックチャネルにキャリアが誘起されなくなるようにすることができる。その結果、薄膜半導体部のオフリークを抑制することが実現できるため、オフ特性の優れた薄膜半導体部を有するＥＬ表示パネルを実現できる。
【００５１】
また、本発明に係るＥＬ表示パネルの一形態において、前記第１電極はソース電極であり、前記第２電極はドレイン電極であることが好ましい。
【００５２】
本態様によると、第１電極はソース電極であり、第２電極はドレイン電極とすることができる。
【００５３】
また、本発明に係るＥＬ表示パネルの一形態において、前記第１電極はドレイン電極であり、前記第２電極はソース電極であることが好ましい。
【００５４】
本態様によると、第１電極はドレイン電極であり、第２電極はソース電極とすることができる。
【００５５】
また、本発明に係るＥＬ表示パネルの一形態において、前記半導体層は、多結晶性半導体層を含むことが好ましい。
【００５６】
本態様によると、多結晶性半導体層によってキャリアの移動度を高くすることができる。これにより、オン特性に優れた薄膜トランジスタを有するＥＬ表示パネルを実現することができる。
【００５７】
また、本発明に係るＥＬ表示パネルの一形態において、前記電源配線及び前記補助配線を構成する材料は、Ａｌ、Ｃｕ、Ａｇのいずれか１を含むことが好ましいい。
【００５８】
本態様によると、電源配線及び補助配線は、配線用材料の中でも抵抗率が小さいＡｌ、Ｃｕ、Ａｇを含む材料で構成することができるようになるため、電源配線及び補助配線の電気抵抗を一層小さくすることができるようになる。
【００５９】
また、本発明に係るＥＬ表示パネルの一形態において、前記ＥＬ部は、前記発光層として有機発光層を備えた有機ＥＬ部であることが好ましい。
【００６０】
本態様によると、表示性能に優れたＥＬ表示パネルを実現することができる。
【００６１】
また、本発明に係るＥＬ表示装置の一形態は、上記した特徴を備えるＥＬ表示パネルを備えている。
【００６２】
本態様によると、上記特徴を有するＥＬ表示装置を実現することができる。
【００６３】
また、本発明の一形態に係るＥＬ表示パネルの製造方法は、基板を準備する第１工程と、前記基板上にゲート電極を形成する第２工程と、前記ゲート電極を覆って前記基板上にゲート絶縁膜を形成する第３工程と、前記ゲート絶縁膜上であって前記ゲート電極の上方に半導体層を形成する第４工程と、前記半導体層の上方に第１電極を形成するとともに、第１電極と電気的に接続されるソース配線及び第２電極を形成する第５工程と、前記第１電極及び前記第２電極を覆って前記ゲート絶縁膜の上方に第１層間絶縁膜を形成する第６工程と、前記ゲート絶縁膜及び前記第１層間絶縁膜を貫通する第１コンタクトホールを形成する第７工程と、前記ゲート電極の上方に存在する前記第１層間絶縁膜を貫通し前記第１コンタクトホールとは異なる第２コンタクトホールを形成する第８工程と、前記第１層間絶縁膜上に金属膜を成膜しパターニングすることにより、前記第１コンタクトホールを介して前記ゲート電極と電気的に接続されるゲート配線と、前記ゲート配線と並行となるように前記第２コンタクトホールを介して前記第１電極又は前記第２電極のいずれか一方と電気的に接続される前記電源配線と、前記ゲート配線及び前記電源配線と並行となるように前記陰極電極と電気的に接続される補助配線とを形成する第９工程と、前記第１層間絶縁膜、前記電源配線、及び前記補助配線の上面を覆うように第２層間絶縁膜を形成する第１０工程と、前記第２層間絶縁膜を貫通する第３コンタクトホールを形成する第１１工程と、前記第２層間絶縁膜の上方に一組の陽極電極と陰極電極と、前記陽極電極と陰極電極の間に介在する発光層とを含むＥＬ部を形成する第１２工程と、を含み、前記第１２工程において、前記第３コンタクトホールを介して前記陰極電極と前記補助配線とを電気的に接続する。
【００６４】
本態様によれば、上記の本発明に係るＥＬ表示装置を容易に製造することができる。
【００６５】
また、本発明に係るＥＬ表示パネルの製造方法の一形態において、前記第４工程で形成する半導体層は非結晶性半導体層であり、前記第４工程と前記第５工程との間に、前記非結晶性半導体層の上方から所定のレーザ光を照射し、前記所定のレーザ照射により前記非結晶性半導体層の温度を所定の温度範囲とし、前記非結晶性半導体層を結晶化する工程を含むことが好ましい。
【００６６】
本態様によると、多結晶性半導体膜を含む半導体層を形成することができる。
【００６７】
また、本発明に係るＥＬ表示パネルの製造方法の一形態において、前記ＥＬ部は、前記発光層を有機発光層で形成した有機ＥＬ部であることが好ましい。
【００６８】
本態様によると、表示性能に優れたＥＬ表示パネルを製造することができる。
【００６９】
以下、図面を参照して本発明の実施形態を詳細に説明する。
【００７０】
（第１の実施形態）
まず、本発明の第１の実施形態に係るＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネルについて、図１を用いて説明する。図１は、本発明の第１の実施形態に係る有機ＥＬ表示パネルの一部切り欠き斜視図である。
【００７１】
図１に示すように、本発明の第１の実施形態に係るＥＬ表示パネル１は、有機ＥＬ表示パネル（有機ＥＬディスプレイ）であって、自発光型表示素子である有機ＥＬ素子１０と、薄膜トランジスタ及び各種配線等が形成されたアクティブマトリクス基板からなる表示装置用薄膜半導体アレイ装置２０とを備えている。なお、有機ＥＬ素子１０が、本発明におけるＥＬ部、表示装置用薄膜半導体アレイ装置２０が、本発明における薄膜半導体部に相当する。
【００７２】
有機ＥＬ素子１０は、表示装置用薄膜半導体アレイ装置２０上に順次形成された、下部電極１２、有機ＥＬ層１３及び上部電極１４を備えている。有機ＥＬ層１３は、電子輸送層、発光層、正孔輸送層等が積層された構成である。
【００７３】
表示装置用薄膜半導体アレイ装置２０は、複数の画素１００がマトリクス状（行列状）に配置された画素１００を備え、各画素１００には薄膜トランジスタ（不図示）を含む画素回路３０が設けられている。また、表示装置用薄膜半導体アレイ装置２０は、マトリクス状に配置されたゲート配線２１及びソース配線２２を備えている。ゲート配線２１は行方向（横方向）に複数本配列されており、ソース配線２２は列方向（縦方向）に複数本配列されている。また、ゲート配線２１とソース配線２２とは直交するように配置されており、それぞれ各画素回路３０と制御回路（不図示）とを接続している。
【００７４】
各画素回路３０には、画素１００を選択するためのスイッチング素子及び有機ＥＬ素子１０を駆動するための駆動素子として、少なくとも２つの薄膜トランジスタが設けられている。
【００７５】
なお、図１では図示しないが、表示装置用薄膜半導体アレイ装置２０は、行方向に配列された複数の電源配線２３を備えている。複数の電源配線２３は、各画素１００の駆動素子としての薄膜トランジスタに接続されている。電源配線２３については、後に詳細に説明する。
【００７６】
このように、本実施形態に係る有機ＥＬ表示パネル１では、ゲート配線２１とソース配線２２とで区画された画素１００毎に表示制御を行うアクティブマトリクス方式が採用されている。
【００７７】
次に、本発明の第１の実施形態に係る表示装置用薄膜半導体アレイ装置の一例について、図２を用いて説明する。図２は、本発明の第１の実施形態に係る表示装置用薄膜半導体アレイ装置のマザー基板を示したものである。
【００７８】
図２に示すように、マザー基板は、２つの表示部２００を含み、このマザー基板を２つに切断することによって、２つの表示装置用薄膜半導体アレイ装置２０を得ることができる。各表示部２００は、上述のとおり、画素１００がマトリクス状（行列状）に配置された構成である。なお、図２においては、画素１００は画素１００の角部のみの画素を図示している。また、図２において、マザー基板は、２つの表示部２００を含むとしたが、マザー基板は、２以上の複数の表示部２００を含んでいてもよく、また、１つのみであってもよい。
【００７９】
次に、本発明の第１の実施形態に係るＥＬ表示パネルにおける画素の回路構成について、図３を用いて説明する。図３は、本発明の第１の実施形態に係るＥＬ表示パネル１における一画素の回路構成図である。また、以下、及び図３〜図１８に示す第１の実施形態では、第１薄膜トランジスタ、第２薄膜トランジスタがｐチャネル型であるＴＦＴについて説明する。
【００８０】
図３に示すように、各画素１００は、第１薄膜トランジスタ３１０、第２薄膜トランジスタ３２０及びコンデンサ３００Ｃを含む画素回路３０と、有機ＥＬ素子１０とを備える。第１薄膜トランジスタ３１０は、画素１００を選択するための選択トランジスタ（スイッチングトランジスタ）であり、第２薄膜トランジスタ３２０は、有機ＥＬ素子１０を駆動するための駆動トランジスタである。
【００８１】
第１薄膜トランジスタ３１０は、第１ソース電極３１０Ｓ、第１ドレイン電極３１０Ｄ及び第１ゲート電極３１０Ｇを有する。第１ソース電極３１０Ｓはソース配線２２に接続され、第１ゲート電極３１０Ｇはゲート配線２１に接続される。また、第１ドレイン電極３１０Ｄは、コンデンサ３００Ｃ（キャパシタ）及び第２薄膜トランジスタ３２０の第２ゲート電極３２０Ｇに接続される。第１薄膜トランジスタ３１０は、ゲート配線２１及びソース配線２２に電圧が印加されると、ソース配線２２に印加された電圧値を表示データとしてコンデンサ３００Ｃに保存する。
【００８２】
第２薄膜トランジスタ３２０は、第２ソース電極３２０Ｓ、第２ドレイン電極３２０Ｄ及び第２ゲート電極３２０Ｇを有する。第２ドレイン電極３２０Ｄは、有機ＥＬ素子１０の陽極（アノード）に接続され、第２ソース電極３２０Ｓは、電源配線２３に接続されている。また、第２ゲート電極３２０Ｇは、第１薄膜トランジスタ３１０の第１ドレイン電極３１０Ｄに接続されている。第２薄膜トランジスタ３２０は、コンデンサ３００Ｃが保持している電圧値に対応する電流を、電源配線２３から第２ソース電極３２０Ｓ、第２ドレイン電極３２０Ｄを通じて有機ＥＬ素子１０の下部電極１２に供給する。
【００８３】
このように構成される画素１００において、ゲート配線２１にゲート信号が入力され、第１薄膜トランジスタ３１０をオン状態にすると、ソース配線２２を介して供給された信号電圧がコンデンサ３００Ｃに書き込まれる。そして、コンデンサ３００Ｃに書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧により、第２薄膜トランジスタ３２０のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子１０の陽極である下部電極１２から陰極である上部電極１４へと流れる。これにより、有機ＥＬ素子１０が発光し、画像として表示される。
【００８４】
次に、本発明の第１の実施形態に係るＥＬ表示パネル１における画素の構成について、図４を用いて説明する。図４は、本発明の第１の実施形態に係るＥＬ表示パネル１における一画素の一部を模式的に表した画素構成の断面図である。
【００８５】
図４に示すように、本発明の第１の実施形態に係るＥＬ表示パネル１における各画素は、スイッチングトランジスタである第１薄膜トランジスタ３１０と、有機ＥＬ素子１０を駆動するための駆動トランジスタである第２薄膜トランジスタ３２０とを備えている。上述のとおり、第１薄膜トランジスタ３１０は、第１ソース電極３１０Ｓ、第１ドレイン電極３１０Ｄ及び第１ゲート電極３１０Ｇを有する。また、第２薄膜トランジスタ３２０は、第２ソース電極３２０Ｓ、第２ドレイン電極３２０Ｄ及び第２ゲート電極３２０Ｇを有する。
【００８６】
図４に示すように、各画素において、基板３００上に、第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇが形成されている。また、第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇを覆うようにして、ゲート絶縁膜３３０が形成されている。
【００８７】
第１ゲート電極３１０Ｇの上方であってゲート絶縁膜３３０上には、第１半導体層３１１が形成されている。また、第２ゲート電極３２０Ｇの上方であってゲート絶縁膜３３０上には、第２半導体層３２１が形成されている。
【００８８】
第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄは、第１半導体層３１１の一部を覆うようにして、互いに対向するように離間して配置されている。また、第２ドレイン電極３２０Ｄ及び第２ソース電極３２０Ｓは、第２半導体層３２１の一部を覆うようにして、互いに対向するように離間して配置されている。
【００８９】
第１薄膜トランジスタ３１０の第１ソース電極３１０Ｓは、ソース配線２２と電気的に接続されている。
【００９０】
さらに、第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０を覆うようにして、第１層間絶縁膜３４０（下部層間絶縁膜）が形成されている。
【００９１】
第１層間絶縁膜３４０上には、電源配線２３が形成されている。電源配線２３は、第１層間絶縁膜３４０に形成されたコンタクトホールを介して、第２ソース電極３２０Ｓと電気的に接続されている。
【００９２】
また、電源配線２３を覆うようにして、第１層間絶縁膜３４０上に第２層間絶縁膜３５０（上部層間絶縁膜）が形成されている。
【００９３】
第２層間絶縁膜３５０上には、下部電極１２、有機ＥＬ層１３及び上部電極１４が順次積層された有機ＥＬ素子１０が形成されている。第２層間絶縁膜３５０上には、隣接する画素との境界部分にバンク１５が形成されている。隣接するバンク１５によって構成される開口に、下部電極１２及び有機ＥＬ層１３が形成されている。
【００９４】
下部電極１２は、画素単位で配置された陽極（アノード）であり、第２層間絶縁膜３５０上に形成されている。下部電極１２は、第１層間絶縁膜３４０及び第２層間絶縁膜３５０を貫通するコンタクトホールを介して、第２薄膜トランジスタの第２ドレイン電極３２０Ｄと電気的に接続されている。
【００９５】
有機ＥＬ層１３（有機発光層）は、色（サブ画素列）単位又はサブ画素単位で形成されており、所定の有機発光材料で構成されている。
【００９６】
上部電極１４は、有機ＥＬ層１３の上方に配置され、複数の画素を跨ぐように形成された陰極（カソード）であり、ＩＴＯ等の透明電極によって構成されている。本実施形態において、上部電極１４は全ての画素に共通の共通電極である。
【００９７】
このように構成されるＥＬ表示パネル１において、最下層の薄膜トランジスタが形成される層をＴＦＴ層（ＴＦＴ部）Ｌ１とし、最上層の有機ＥＬ素子１０が形成される層を有機ＥＬ層（有機ＥＬ部）Ｌ３とし、ＴＦＴ層Ｌ１と有機ＥＬ層Ｌ３との間の層であって各種配線が形成される層を配線層（配線部）Ｌ２とする。
【００９８】
配線層Ｌ２には、図４に示すように、例えば、電源配線２３、補助配線２５（図６参照）、ゲート配線２１（図６参照）が形成されている。補助配線２５は、有機ＥＬ素子１０の上部電極１４と電気的に接続され、ＥＬ電源線として上部電極１４に所定の電圧を印加したり、上部電極１４を接地したりする機能を有する。補助配線２５は、ＥＬ表示パネルの大画面化に伴い、ＥＬ表示パネル１の中央領域にて生ずる電圧降下を防止するために設けられている。なお、ＴＦＴ層Ｌ１及び配線層Ｌ２が本発明における薄膜半導体部、有機ＥＬ層Ｌ３が本発明におけるＥＬ部に相当する。
【００９９】
また、ＴＦＴ層Ｌ１において、第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇが形成される層を第１金属層ＭＬ１とする。また、第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄと、第２ソース電極３２０Ｓ及び第２ドレイン電極３２０Ｄが形成される層を第２金属層ＭＬ２とする。従って、図４に示すように、本実施形態において、ソース配線２２は、第２金属層ＭＬ２に形成される。
【０１００】
また、配線層Ｌ２において、ゲート配線２１（図６参照）、電源配線２３、補助配線２５（図６参照）が形成される層を第３金属層ＭＬ３とする。
【０１０１】
これらの第１金属層ＭＬ１〜第３金属層ＭＬ３において、同一の金属層に形成される電極及び配線等の金属部材は、同一の金属膜をパターニングすることによって同時に形成することができる。
【０１０２】
次に、本発明の第１の実施形態に係るＥＬ表示パネル１について、図５〜図７を参照して説明する。図５は、本発明の第１の実施形態に係るＥＬ表示パネル１を構成する表示装置用薄膜半導体アレイ装置２０の平面図である。また、図６は、本発明の第１の実施形態に係る表示装置用薄膜半導体アレイ装置２０の平面図であって、有機ＥＬ層Ｌ３に形成されるアノード及び第２層間絶縁膜を透過した状態を示している。また、図７は、本発明の第１の実施形態に係る表示装置用薄膜半導体アレイ装置２０の平面図であって、配線層Ｌ２に形成される配線及び絶縁膜を透過した状態を示している。
【０１０３】
図５に示すように、本発明の第１の実施形態に係る表示装置用薄膜半導体アレイ装置２０は、マトリクス状（行列状）に配列された画素１００を備えている。図６に示すように、下部電極１２の下には、画素１００の行方向に沿って複数のゲート配線２１、複数の電源配線２３及び複数の補助配線２５が配置されている。
【０１０４】
電源配線２３は、ゲート配線２１と並行して配置されている。また、補助配線２５は、電源配線２３と隣接する画素１００のゲート配線２１の間に、電源配線２３及びゲート配線２１と並行して配置されている。つまり、ゲート配線２１、電源配線２３及び補助配線２５は、行方向に互いに並行して配置されている。また、ゲート配線２１、電源配線２３及び補助配線２５は、同層に形成されている。
【０１０５】
図６は、図５において、ゲート配線２１、電源配線２３及び補助配線２５を透過した状態の図である。
【０１０６】
図６に示すように、本発明の第１の実施形態に係る表示装置用薄膜半導体アレイ装置２０は、画素１００の列方向に沿って互いに平行に配置された複数のソース配線２２を備えている。ソース配線２２は、図４に示すＴＦＴ層Ｌ１の第２金属層ＭＬ２に形成されており、上層の配線層Ｌ２に形成されたゲート配線２１、電源配線２３及び補助配線２５と立体交差するように配置されている。また、表示装置用薄膜半導体アレイ装置２０は、第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０とを備えている。
【０１０７】
また、本発明の第１の実施形態に係るＥＬ表示パネル１を構成する１つの画素１００について、図８〜図１３を参照して説明する。図８は、本発明の第１の実施形態に係るＥＬ表示パネルの画素１００の平面図であって、アノードを配置した状態を示している。また、図９は、本発明の第１の実施形態に係る画素１００の平面図であって、有機ＥＬ層Ｌ３に形成されるアノードを透過した状態を示している。また、図１０は、本発明の第１の実施形態に係る画素１００の平面図であって、配線層Ｌ２に形成される配線及び絶縁膜を透過した状態を示している。また、図１１は、図８〜図１０のＸ１−Ｘ１’線に沿って切断した画素１００の断面図である。図１２は、図８〜図１０のＸ２−Ｘ２’線に沿って切断した画素１００の断面図である。図１３は、図８〜図１０のＸ３−Ｘ３’線に沿って切断した画素１００の断面図である。
【０１０８】
図８〜図１０に示すように、本発明の第１の実施形態に係るＥＬ表示パネル１を構成する画素１００は、基板３００と、第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０と、ゲート配線２１と、ソース配線２２と、電源配線２３と、補助配線２５と、第１層間絶縁膜３４０とを備えている。なお、図９〜図１２では、第１層間絶縁膜３４０より上の構成は図示を省略している。
【０１０９】
第１薄膜トランジスタ３１０は、第１ゲート電極３１０Ｇと、ゲート絶縁膜３３０と、第１半導体層３１１（チャネル層）と、第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄとの積層構造体である。また、第２薄膜トランジスタ３２０は、第２ゲート電極３２０Ｇと、ゲート絶縁膜３３０と、第２半導体層３２１（チャネル層）と、第２ソース電極３２０Ｓ及び第２ドレイン電極３２０Ｄとの積層構造体である。
【０１１０】
本実施形態において、第１薄膜トランジスタ３１０、第２薄膜トランジスタ３２０、ソース配線２２は、図４に示すＴＦＴ層Ｌ１に形成される。また、ゲート配線２１、電源配線２３及び補助配線２５は、図４に示す配線層Ｌ２に形成される。
【０１１１】
以下、本発明の第１の実施形態に係るＥＬ表示パネル１の各構成要素について、下層の構成要素から順に詳述する。
【０１１２】
図８〜図１２に示すように、第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇは、図４に示す基板３００上に島状にパターン形成されている。
【０１１３】
また、図１１及び図１２に示すように、基板３００上には、第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇを覆うように、ゲート絶縁膜３３０が形成されている。
【０１１４】
また、図１１及び図１２に示すように、ゲート絶縁膜３３０上の第１ゲート電極３１０Ｇの上方には、第１半導体層３１１が島状にパターン形成されている。また、ゲート絶縁膜３３０上の第２ゲート電極３２０Ｇの上方には、第２半導体層３２１が島状にパターン形成されている。
【０１１５】
ここで、第１半導体層３１１及び第２半導体層３２１には、ｐチャネル型の半導体を用いている。電源配線２３には、正の電位が供給される。
【０１１６】
また、第１薄膜トランジスタ３１０において、第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄは、図１０及び図１２に示すように、第１半導体層３１１の上方に第１半導体層３１１と一部が重畳するように形成されている。また、第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄは、図１０に示した平面図において、第１半導体層３１１を挟んで互いに対向する位置に形成されている。これらの第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄは、図４に示すＴＦＴ層Ｌ１であって第２金属層ＭＬ２に形成されている。なお、本明細書中において、「重畳する」とは、画素１００の上下方向から見て互いに重なり合う位置関係にあることを意味する。
【０１１７】
また、図１１及び図１２に示すように、第１ドレイン電極３１０Ｄは、第２薄膜トランジスタ３２０の第２ゲート電極３２０Ｇと重畳するように形成されている。第１ドレイン電極３１０Ｄと第２ゲート電極３２０Ｇとは、第４コンタクト部１１４（第４の導電部）によって電気的に接続されている。第４コンタクト部１１４は、第１ドレイン電極３１０Ｄと第２ゲート電極３２０Ｇとが重畳する位置において厚み方向に形成されたコンタクトホール（孔部）に、導電部材が埋め込まれることによって構成されている。本実施形態では、図１２に示すように、第４コンタクト部１１４は、ゲート絶縁膜３３０を貫通するように形成されたコンタクトホールに第１ドレイン電極３１０Ｄの一部が埋め込まれることによって構成されている。
【０１１８】
なお、第４コンタクト部１１４におけるコンタクトホールは、図１２に示すように、ゲート絶縁膜３３０に形成されている。本実施形態において、第４コンタクト部１１４は、図１０に示すように、３箇所設けられている。
【０１１９】
また、第２薄膜トランジスタ３２０において、第２ソース電極３２０Ｓ及び第２ドレイン電極３２０Ｄは、図１０及び図１２に示すように、第２半導体層３２１の上方に第２半導体層３２１と重畳するように形成されている。また、第２ソース電極３２０Ｓ及び第２ドレイン電極３２０Ｄは、図１０に示した平面図において第２半導体層３２１を挟んで互いに対向する位置に形成されている。これらの第２ソース電極３２０Ｓ及び第２ドレイン電極３２０Ｄは、ＴＦＴ層Ｌ１であって第２金属層ＭＬ２に形成されている。
【０１２０】
さらに、図１０に示すように、第２ドレイン電極３２０Ｄは、列方向に沿って直線状に延設されており、第２半導体層３２１が設けられた端部と反対側の端部付近には、延設部分よりも幅広の島状の電極部１２０が形成されている。
【０１２１】
電極部１２０は、第３コンタクト部１１３を介して有機ＥＬ素子１０の下部電極１２と電気的に接続されている。第３コンタクト部１１３は、電極部１２０の上層に形成される第１層間絶縁膜３４０及び第２層間絶縁膜３５０を貫通するようにして形成されたコンタクトホール（孔部）に導電材料が埋め込まれることによって構成されている。
【０１２２】
ソース配線２２は、図８〜図１０に示すように、画素１００の列方向に沿ってライン状に形成されている。ソース配線２２は、第１薄膜トランジスタ３１０の近傍を通るように配置され、第１ソース電極３１０Ｓと電気的に接続されるように構成されている。
【０１２３】
本実施形態では、ライン状のソース配線２２の一部が第１ソース電極３１０Ｓとして機能するように、ソース配線２２と第１半導体層３１１とが重畳するように形成されている。本実施形態において、ソース配線２２は、図４に示すＴＦＴ層Ｌ１であって第２金属層ＭＬ２に形成されている。
【０１２４】
なお、図１２に示すように、ソース配線２２は、第１薄膜トランジスタ３１０との重畳部分以外については、ゲート絶縁膜３３０上に形成されている。また、ソース配線２２は、後述するゲート配線２１、電源配線２３及び補助配線２５と、第１層間絶縁膜３４０を介して立体交差するようにして構成されている。
【０１２５】
また、図１１及び図１２に示すように、第１薄膜トランジスタ３１０、第２薄膜トランジスタ３２０、ソース配線２２及び電源配線２３を覆うように、第１層間絶縁膜３４０が形成されている。第１層間絶縁膜３４０は、図４に示したＴＦＴ層Ｌ１の最上層であり下部に形成される電極や配線全体を覆うように構成されている。
【０１２６】
さらに、第１層間絶縁膜３４０上には、ゲート配線２１、電源配線２３、補助配線２５が形成されている。ゲート配線２１、電源配線２３及び補助配線２５は、いずれも図４に示した配線層Ｌ２の第３金属層ＭＬ３に形成されている。
【０１２７】
ゲート配線２１は、図９及び図１１に示すように、画素１００の行方向に沿ってライン状に形成されている。さらに、ゲート配線２１は、図１１に示すように、第１層間絶縁膜３４０上に形成されており、図４に示す配線層Ｌ２であって第３金属層ＭＬ３に形成されている。すなわち、ゲート配線２１は、第１ゲート電極３１０Ｇが形成された層とは異なる層に形成されている。
【０１２８】
また、ゲート配線２１は、第１薄膜トランジスタ３１０の近傍を通るように配置され、第１ゲート電極３１０Ｇと電気的に接続されるように構成されている。本実施形態では、図９及び図１１に示すように、ゲート配線２１と第１ゲート電極３１０Ｇとは重畳する位置に配置されており、第１コンタクト部１１１（第１の導電部）を介して第１ゲート電極３１０Ｇと電気的に接続されている。第１コンタクト部１１１は、ゲート配線２１と第１ゲート電極３１０Ｇとが重畳する位置において厚み方向に形成されたコンタクトホール（孔部）に導電部材が埋め込まれることによって構成されている。本実施形態では、図１１に示すように、第１コンタクト部１１１は、第１層間絶縁膜３４０及びゲート絶縁膜３３０を貫通するようにして形成されたコンタクトホール（孔部）にゲート配線２１の一部が埋め込まれることによって構成されている。
【０１２９】
電源配線２３は、図９及び図１２に示すように、画素１００の行方向に沿ってライン状に形成されている。図１２に示すように、電源配線２３も第１層間絶縁膜３４０上に形成されており、図４に示す配線層Ｌ２であって第３金属層ＭＬ３に形成されている。すなわち、電源配線２３は、ゲート配線２１と同層に形成されている。
【０１３０】
また、電源配線２３は、図９に示すように、ゲート配線２１と並行して配置されている。さらに、電源配線２３は、図１２に示すように、第２ソース電極３２０Ｓと重畳する位置に配置されており、第２コンタクト部１１２（第２の導電部）を介して第２ソース電極３２０Ｓと電気的に接続されている。第２コンタクト部１１２は、図１２に示すように、電源配線２３と第２ソース電極３２０Ｓとが重畳する位置において厚み方向に形成されたコンタクトホール（孔部）に、導電材料が埋め込まれることによって構成されている。本実施形態では、第２コンタクト部１１２は、第１層間絶縁膜３４０を貫通するように形成されたコンタクトホールに電源配線２３の一部が埋め込まれることによって構成されている。また、本実施形態において、第２コンタクト部１１２は、図９に示すように、６個（２行３列）設けられている。
【０１３１】
補助配線２５は、図９及び図１３に示すように、画素１００の行方向に沿ってライン状に形成されている。図１２に示すように、電源配線２３も第１層間絶縁膜３４０上に形成されており、図４に示す配線層Ｌ２であって第３金属層ＭＬ３に形成されている。すなわち、補助配線２５は、ゲート配線２１及び電源配線２３と同層に形成されている。
【０１３２】
また、補助配線２５は、図９に示すように、ゲート配線２１及び電源配線２３と並行して配置されている。さらに、補助配線２５の上には、第２層間絶縁膜３５０と、図４に示した有機ＥＬ層Ｌ３が形成されている。つまり、第２層間絶縁膜３５０の上には、下部電極１２、ＥＬ層１３及び上部電極１４が形成されている。そして、図１３に示すように、上部電極１４と補助配線２５は、第５コンタクト部１１５（第３の導電部）を介して電気的に接続されている。第５コンタクト部１１５は、図１３に示すように、上部電極１４と補助配線２５とが重畳する位置において厚み方向に形成されたコンタクトホール（孔部）に、導電材料が埋め込まれることによって構成されている。本実施形態では、第５コンタクト部１１５は、第２層間絶縁膜３５０を貫通するように形成されたコンタクトホールに上部電極１４の一部が埋め込まれることによって構成されている。また、本実施形態において、第５コンタクト部１１５は、図９に示すように、１４個（２行７列）設けられている。
【０１３３】
なお、本実施形態において、電源配線２３及び補助配線２５を構成する材料は、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ａｇ（銀）から選択されるいずれか１を含む材料により形成されている。また、電源配線２３及び補助配線２５を多層配線とし、電源配線２３及び補助配線２５を構成する主配線が、Ａｌ、Ｃｕ、Ａｇから選択されるいずれか１を含む構成としてもよい。なお、電源配線２３及び補助配線２５は、これらの金属の複数を含んでも良いし、その他の材料により構成されてもよい。
【０１３４】
図１４は、図９に示した表示装置用薄膜半導体装置２を、電極部１２０が配置された側の端部から見たときの斜視図である。図１５は、図１０に示した表示装置用薄膜半導体装置２を、電極部１２０が配置された側の端部から見たときの斜視図である。
【０１３５】
図１４に示すように、ゲート配線２１、電源配線２３及び補助配線２５は、同層に形成されている。つまり、ゲート配線２１、電源配線２３及び補助配線２５は、第１層間絶縁膜３４０上の配線層Ｌ２に形成されており、ＴＦＴ層Ｌ１に形成されるソース配線２２とは異なる層に形成されている。また、ゲート配線２１、電源配線２３及び補助配線２５は、ソース配線２２と直交するとともに立体交差するように配置されている。また、図１５に示すように、ソース配線２２、第２ソース電極３２０Ｓ、第２ドレイン電極３２０Ｄは、ＴＦＴ層Ｌ１に形成されている。
【０１３６】
次に、実施の形態１に係るＥＬ表示パネル１の表示装置用薄膜半導体装置２を製造する方法について、図１６Ａ〜図１６Ｊを参照して説明する。なお、図１６Ａ〜図１６Ｊは、本発明の第１の実施形態に係る表示装置用薄膜半導体装置の製造方法の各工程を模式的に表した断面図である。なお、図１６Ａ〜図１６Ｊの断面図は、図９のＸ２−Ｘ２’断面に対応する。
【０１３７】
まず、図１６Ａに示すように、基板３００を準備する。基板３００には、一般的に、ガラス、石英等によって構成された絶縁性を有する材料を使用する。基板３００の上面には、基板３００からの不純物の拡散を防止するために、図示しない酸化珪素膜もしくは窒化珪素膜からなるアンダーコート層を形成してもよい。アンダーコート層の膜厚は、一例として１００ｎｍ程度である。
【０１３８】
次に、純水等で洗浄した後、基板３００上に耐熱性を有する第１金属層を成膜する。続いて、図１６Ｂに示すように、フォトリソグラフィー法、エッチング等により、第１金属層を所定の形状にパターニングして、ゲート電極３１０Ｇ、３２０Ｇを形成する。第１金属膜の材料としては、耐熱性のあるＭｏ、Ｗ、Ｔａ、Ｔｉ、Ｎｉのいずれかの金属、又は、これらの合金が挙げられる。本実施形態では、一例として、Ｍｏを用いて１００ｎｍ程度の膜厚の第１金属膜を成膜している。
【０１３９】
続いて、図１６Ｃに示すように、第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇを覆うように、基板３００上の全面にゲート絶縁膜３３０を形成する。ゲート絶縁膜３３０の材料としては、酸化珪素膜（ＳｉＯ２）、窒化珪素膜（ＳｉＮ）、又はこれらの複合膜が挙げられる。本実施形態では、一例として、プラズマＣＶＤにより、２００ｎｍ程度の膜厚の酸化珪素膜からなるゲート絶縁膜３３０を成膜している。
【０１４０】
さらに、図１６Ｄに示すように、ゲート絶縁膜３３０上に非結晶性半導体膜３０１を形成する。本実施形態では、非結晶性半導体膜３０１として非晶質シリコン膜（アモルファスシリコン膜）を用い、プラズマＣＶＤにより、５０ｎｍ程度の膜厚の非晶質シリコン膜を成膜する。ゲート絶縁膜３３０及び非結晶性半導体膜３０１は、プラズマＣＶＤ法等により、真空を破ることなく連続的に形成してもよい。
【０１４１】
この後、図１６Ｄの矢印で示すように、非結晶性半導体膜３０１に対してエキシマレーザ等によるレーザ光を照射することにより、非結晶性半導体膜３０１を結晶化して多結晶性半導体膜に改質する。具体的には、例えば、非晶質シリコン膜にエキシマレーザ等を照射して、非晶質シリコン膜の温度を所定の温度範囲まで上昇させることにより非晶質シリコン膜を結晶化して結晶粒径を拡大させて多結晶性半導体膜にする。ここで、所定の温度範囲とは、例えば、１１００℃〜１４１４℃である。また、多結晶性半導体層内の平均結晶粒径は、２０ｎｍ〜６０ｎｍである。
【０１４２】
ここで、第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇは、このレーザ光照射工程において高温に曝されるので、上記の温度範囲の上限値（１４１４℃）よりも融点が高い金属で構成することが好ましい。一方、以降の工程において第２金属層ＭＬ２及び第３金属層ＭＬ３に形成される配線及び電極は、上記の温度範囲の下限値（１１００℃）よりも融点が低い金属で形成してもよい。
【０１４３】
なお、レーザ光の照射前に、前処理として、４００℃〜５００℃で３０分間のアニール処理を行うことが好ましい。また、レーザ光の照射後は、真空中で数秒〜数１０秒の水素プラズマ処理を行うことが好ましい。
【０１４４】
次に、図１６Ｅに示すように、フォトリソグラフィー法、エッチング法等により、非結晶性半導体膜３０１を島状にパターニングし、第１半導体層３１１、第２半導体層３２１を形成する。
【０１４５】
次に、図１６Ｆに示すように、第１ドレイン電極３１０Ｄと第２ゲート電極３２０Ｇとを電気的に接続するために、フォトリソグラフィー及びウェットエッチング等により、ゲート絶縁膜３３０を貫通する第４コンタクトホールＣＨ４を形成する。
【０１４６】
その後、図１６Ｇに示すように、ゲート絶縁膜３３０、第１半導体層３１１及び第２半導体層３２１を覆うように第２金属膜を成膜する。続いて、第２金属膜をフォトリソグラフィー及びウェットエッチング等により所定の形状にパターニングすることにより、ソース配線２２、第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄ、第２ソース電極３２０Ｓ及び第２ドレイン電極３２０Ｄを形成する。このとき、第２金属膜を構成する材料が第４コンタクトホールＣＨ４にも充填され、第４コンタクト部１１４が形成される。
【０１４７】
第２金属層の材料としては、低抵抗金属であることが好ましく、Ａｌ、Ｃｕ、Ａｇのいずれかの金属、又は、これらの合金が挙げられる。本実施形態では、一例としてＡｌを使用し、３００ｎｍ程度の膜厚の第２金属層を成膜している。
【０１４８】
さらに、Ａｌの上部、下部、もしくは両方にＭｏ等の高耐熱性の金属をバリアメタルとして形成することが好ましい。バリアメタルの厚みは５０ｎｍ程度である。また、配線の低抵抗化がより求められる場合は、ＡｌではなくＣｕを用いることが好ましい。なお、材料を代えるのではなく第２金属膜の厚みを増加させることでも低抵抗化が実現できる。
【０１４９】
また、第１ソース電極３１０Ｓと第１半導体層３１１との間、及び、第１ドレイン電極３１０Ｄと第１半導体層３１１との間には、低抵抗半導体膜を形成することが好ましい。この低抵抗半導体膜は、一般的に、不純物としてリン等のｎ型ドーパントがドーピングされた非晶質シリコン膜、もしくは不純物としてボロン等のｐ型ドーパントがドーピングされた非晶質シリコン膜が用いられる。低抵抗半導体膜の膜厚としては２０ｎｍ程度とすることができる。さらに、結晶化された第１半導体層３１１と低抵抗半導体膜（不純物がドーピングされた非晶質シリコン膜）との間に、非晶質シリコンからなるアンドープ（意図的に不純物をドープしない）の半導体層を形成しても構わない。これらの膜を形成することによって、ＴＦＴ特性を向上させる等、所望のＴＦＴ特性を得ることができる。なお、第２薄膜トランジスタ３２０についても同様である。
【０１５０】
次に、図１６Ｈに示すように、第１ソース電極３１０Ｓ、第１ドレイン電極３１０Ｄ、第２ソース電極３２０Ｓ及び第２ドレイン電極３２０Ｄ等の露出する電極及び配線を覆うようにして、基板３００上の全面に第１層間絶縁膜３４０を形成する。第１層間絶縁膜３４０は、酸化珪素膜、窒化珪素膜、又はこれらの膜の積層膜で構成することができる。
【０１５１】
次に、図１６Ｉに示すように、電源配線２３と第２ソース電極３２０Ｓとを接続するために、フォトリソグラフィー及びエッチング等により、第１層間絶縁膜３４０を貫通する第２コンタクトホールＣＨ２を形成する。このとき、第１ゲート電極３１０Ｇとゲート配線２１とを接続するために、第１層間絶縁膜３４０及びゲート絶縁膜３３０を連続的に貫通する第１コンタクトホール（図１１参照）も形成する。
【０１５２】
次に、図１６Ｊに示すように、第１層間絶縁膜３４０上に第３金属膜を形成し、フォトリソグラフィー及びエッチング等により第３金属膜を所定形状にパターニングすることにより、ゲート配線２１、電源配線２３及び補助配線２５を形成する。このとき、第３金属膜を構成する材料が第２コンタクトホールＣＨ２及び第１コンタクトホール（図１１参照）にも充填され、第２コンタクト部１１２及び第１コンタクト部１１１が形成される。
【０１５３】
なお、ゲート配線２１、電源配線２３及び補助配線２５を構成する第３金属膜の材料は、低抵抗であることが好ましく、第２金属層と同じ金属材料で構成してもよい。例えば、バリアメタルとしてＭｏを５０ｎｍ形成した後に、Ａｌを３００ｎｍ形成することにより、第３金属膜を構成してもよい。
【０１５４】
以上により、本発明の第１の実施形態に係る表示装置用薄膜半導体装置２を製造することができる。
【０１５５】
その後、図１３に示したように、ゲート配線２１、電源配線２３及び補助配線２５を覆うように第１層間絶縁膜３４０上に第２層間絶縁膜３５０を成膜する。第２層間絶縁膜３５０は、第１層間絶縁膜３４０と同様の材料で構成することができ、例えば、酸化珪素膜、窒化珪素膜、又はこれらの膜の積層膜で構成することができる。
【０１５６】
続いて、第２層間絶縁膜３５０上に、図４に示した有機ＥＬ層Ｌ３を形成する。具体的には、第２層間絶縁膜３５０上に、下部電極１２、バンク１５、有機ＥＬ層１３、及び上部電極１４を順次積層する。
【０１５７】
まず、フォトリソグラフィー法、エッチング法により、第２層間絶縁膜３５０を貫通するコンタクトホール（不図示）を形成する。このコンタクトホールは、図１３に示した第５コンタクト部１１５となる。
【０１５８】
次に、下部電極１２は、第２層間絶縁膜３５０上に形成される。バンク１５は、第２層間絶縁膜３５０上の各画素１００の境界に対応する位置に形成される。また、有機ＥＬ層１３は、下部電極１２上で、バンク１５の開口部内に画素１００毎に形成される。
【０１５９】
さらに、上部電極１４は、バンク１５、有機ＥＬ層１３を覆うように、第２層間絶縁膜３５０上に形成される。このとき、上部電極１４を構成する材料が第２層間絶縁膜３５０に形成されたコンタクトホールに充填され、第５コンタクト部１１５が形成される。この第５コンタクト部１１５を介して、上部電極１４と補助配線２５とが電気的に接続される。
【０１６０】
下部電極１２の材料は、例えば、Ｍｏ、Ａｌ、Ａｕ、Ｈｇ、Ｃｕ等の導電性金属のいずれか、又は、これらの合金、ＰＥＤＯＴ：ＰＳＳなどの有機導電性材料、酸化亜鉛、又は、鉛添加酸化インジウムのいずれかの材料である。これらの材料からなる膜を真空蒸着法、電子ビーム蒸着法、ＲＦスパッタ法、又は、印刷法などにより作成し、電極パターンを形成する。
【０１６１】
有機ＥＬ層１３は、下部電極１２上で、バンク１５の開口部内に色（サブ画素列）毎又はサブ画素毎に形成される。この有機ＥＬ層１３は、正孔注入層、正孔輸送層、発光層、電子輸送層、及び電子注入層などの各層が積層されて構成される。例えば、正孔注入層として銅フタロシアニンを、正孔輸送層としてα−ＮＰＤ（Ｂｉｓ［Ｎ−（１−Ｎａｐｈｔｈｙｌ）−Ｎ−Ｐｈｅｎｙｌ］ｂｅｎｚｉｄｉｎｅ）を、発光層としてＡｌｑ3（ｔｒｉｓ（８−ｈｙｄｒｏｘｙｑｕｉｎｏｌｉｎｅ）ａｌｕｍｉｎｕｍ）を、電子輸送層としてオキサゾール誘導体を、電子注入層としてＡｌｑ３を用いることができる。なお、これらの材料は、あくまで一例であって他の材料を用いてもよい。
【０１６２】
上部電極１４は、有機ＥＬ層１３上に連続的に形成される透過性を有する電極である。上部電極１４の材料は、例えば、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、ＳｎＯ2、Ｉｎ2Ｏ3、ＺｎＯ又はこれらの組み合わせなどである。
【０１６３】
以上により、本発明の第１の実施形態に係るＥＬ表示パネル１を製造することができる。
【０１６４】
以上、本発明の第１の実施形態に係るＥＬ表示パネル１によれば、ＥＬ表示パネル１の表示装置用薄膜半導体装置２のゲート配線２１は、第１層間絶縁膜３４０上の配線層Ｌ２に形成されており、第１ゲート電極３１０Ｇ（及び第２ゲート電極３２０Ｇ）とは別層（異なる層）に配置されている。これにより、ゲート配線２１と第１ゲート電極３１０Ｇ（及び第２ゲート電極３２０Ｇ）とは、それぞれに適した材料を選ぶことができる。
【０１６５】
また、本実施形態に係るＥＬ表示パネル１によれば、電源配線２３は、第１層間絶縁膜３４０上においてゲート配線２１と同層に形成されるとともに、ゲート配線２１と並行して配置されている。また、補助配線２５は、第１層間絶縁膜３４０上においてゲート配線２１及び電源配線２３と同層に形成されるとともに、ゲート配線２１及び電源配線２３と並行して配置されている。これにより、第１層間絶縁膜３４０上にゲート配線２１を配置することによって形成される凹凸の凹部を、電源配線２３及び補助配線２５によって埋めることができる。すなわち、電源配線２３及び補助配線２５によって、第１層間絶縁膜３４０上の凹凸を軽減し、表示装置用薄膜半導体装置２の上面の平坦度を向上させることができる。この結果、表示装置用薄膜半導体装置２上に、例えば、配線層Ｌ２又は有機ＥＬ層Ｌ３を構成する場合、第１層間絶縁膜３４０上の凹凸が配線層Ｌ２又は有機ＥＬ層Ｌ３に与える影響を軽減することができ、平坦性が不十分な場合に発生する寿命低下等を抑制することができる。
【０１６６】
また、本実施形態に係る表示装置用薄膜半導体装置２において、電源配線２３は、図１２に示すように、第１半導体層３１１及び第２半導体層３２１を覆うように構成されているので、第１半導体層３１１及び第２半導体層３２１は、いずれもｐチャネル型となるように構成することが好ましい。
【０１６７】
薄膜トランジスタの半導体層（チャネル領域）においては、半導体層の表面と薄膜トランジスタを被覆する層間絶縁膜の表面には、製造時において格子欠陥が発生する場合がある。この格子欠陥が発生すると不安定な界面順位が発生し、半導体層のバックチャネルの電位が不安定になる。
【０１６８】
本実施形態では、ｐチャネル型である第１半導体層３１１及び第２半導体層３２１が、正電位となる電源配線２３と重なるように構成されるので、バックチャネルの電位を安定にすることができる。
【０１６９】
図１７は、本発明の第１の実施形態に係る表示装置用薄膜半導体装置における薄膜トランジスタのＴＦＴ特性を説明するための図である。本実施形態では、ｐチャネル型である第１半導体層３１１及び第２半導体層３２１が、正電位となる電源配線２３と重なるように構成されており、バックゲート有りのｐチャネルＴＦＴを構成することができるので、バックチャネルの電位を安定にすることができる。この結果、図１７に示すように、バックゲート有りのｐチャネルＴＦＴである第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０については、バックゲートなしのｐチャネルＴＦＴと同等にオフ時のリーク電流（オフリーク電流）を抑制しつつ、さらに外部ノイズからの影響を低減するという降下を実現することができる。前記バックゲートがチャネル領域の上方を覆うため、外部ノイズに対する電磁波シールドの作用をするためである。従って、オフ特性も優れて外部ノイズに対しても強い薄膜トランジスタを有する表示装置用薄膜半導体装置を実現することができる。
【０１７０】
また、本実施形態に係る表示装置用薄膜半導体装置２において、電源配線２３及び補助配線２５は、ゲート配線２１と略同一の高さ、すなわち、同一の高さ又は近似値の高さに形成されるとともに、隣り合う２つのゲート配線２１の間の幅に対応する幅を有するように形成することが好ましい。さらに、電源配線２３及び補助配線２５と隣り合う２つのゲート配線２１との距離、つまり、ゲート配線２１と電源配線２３、電源配線２３と補助配線２５、補助配線２５とゲート配線２１との距離は、４μｍ以上とすることが好ましい。
【０１７１】
本実施形態では、ゲート配線２１が第１層間絶縁膜３４０上に形成されているので、このままでは、ゲート配線２１の膜厚の分だけ、ゲート配線２１が形成されていない領域よりも突出することになり、隣り合うゲート配線２１間に凹部が形成される。
【０１７２】
これに対し、上述のように、電源配線２３及び補助配線２５を、ゲート配線２１と略同一の高さとするとともに、隣り合う２つのゲート配線２１の間の幅に対応する幅とすることにより、電源配線２３及び補助配線２５によって表示装置用薄膜半導体装置２の上面の平坦性を確保することができる。これにより、有機ＥＬ素子１０を形成する場合において、配線層Ｌ２上面の平坦性が不十分なことに起因する寿命低下を容易に防止することができる。
【０１７３】
また、本実施形態に係る表示装置用薄膜半導体装置２において、電源配線２３及び補助配線２５は、ゲート配線２１と略同一の高さに形成されるとともに、隣り合う２つのゲート配線２１の間を埋めるようにして、隣り合う２つのゲート配線２１と近接して配置されることが好ましい。
【０１７４】
これにより、隣り合うゲート配線２１間に凹部を電源配線２３及び補助配線２５によって埋めることができるので、表示装置用薄膜半導体装置２の上面の平坦性を確保することができる。さらに、電源配線２３及び補助配線２５を低抵抗化することができる。
【０１７５】
（第１の実施形態の変形例）
次に、本発明の第１の実施形態の変形例に係るＥＬ表示パネルの表示装置用薄膜半導体装置２’について、図１８を用いて説明する。図１８は、本変形例に係るＥＬ表示パネルに設けられた表示装置用薄膜半導体装置２’の断面図である。なお、図１８は、図１２に示した第１の実施形態に係るＥＬ表示パネルに設けられた表示装置用薄膜半導体装置２の断面図に対応する。
【０１７６】
表示装置用薄膜半導体装置２’は、本発明の第１の実施形態に係るＥＬ表示パネル１の表示装置用薄膜半導体装置２と基本的な構成は同じである。従って、図１８において、図１２に示す構成要素と同じ構成要素については、同じ符号を付しており、詳しい説明は省略又は簡略化する。また、図１２に示す構成以外の構成は、第１の実施形態と同じである。
【０１７７】
表示装置用薄膜半導体装置２’が、表示装置用薄膜半導体装置２と異なる点は、第１薄膜トランジスタ３１０の第１半導体層及び第２薄膜トランジスタ３２０の第２半導体層の構成である。
【０１７８】
図１８に示すように、表示装置用薄膜半導体装置２’は、第１薄膜トランジスタ３１０の第１半導体層が、多結晶性半導体膜からなる第１チャネル層３１１Ａと非結晶性半導体膜からなる第２チャネル層３１１Ｂとで構成されている。また、第２薄膜トランジスタ３２０の第２半導体層も、多結晶性半導体膜からなる第１チャネル層３２１Ａと非結晶性半導体膜からなる第２チャネル層３２１Ｂとで構成されている。
【０１７９】
第１チャネル層３１１Ａ及び第１チャネル層３２１Ａは、非晶質シリコン膜（アモルファスシリコン膜）を結晶化することによって形成された多晶質シリコン膜で構成することができる。
【０１８０】
第２チャネル層３１１Ｂ及び第２チャネル層３２１Ｂは、図１２に示す第１半導体層３１１及び第２半導体層３２１と同様に、非結晶性半導体膜で構成することができる。
【０１８１】
このように構成される第１半導体層及び第２半導体層は、非晶質シリコン膜（アモルファスシリコン膜）の上層部をレーザ照射によって結晶化することによって形成することができる。また、第１チャネル層３１１Ａ（又は第１チャネル層３２１Ａ）と、第２チャネル層３１１Ｂ（又は第２チャネル層３２１Ｂ）とは、平面視したときに同じ形状となっており、いずれもゲート絶縁膜３３０上に島状に形成される。
【０１８２】
表示装置用薄膜半導体装置２’は、上述の本発明の第１の実施形態に係るＥＬ表示パネル１に設けられた表示装置用薄膜半導体装置２と同様の作用効果を奏する。
【０１８３】
さらに、表示装置用薄膜半導体装置２’は、薄膜トランジスタにおける第１半導体層及び第２半導体層が、非晶質シリコン膜からなる第２チャネル層３１１Ｂ（又は第２チャネル層３２１Ｂ）と、第２チャネル層３１１Ｂ（又は第２チャネル層３２１Ｂ）下に形成された多結晶性半導体膜からなる第１チャネル層３１１Ａ（又は第１チャネル層３２１Ａ）により構成されている。これにより、第１薄膜トランジスタ及び第２薄膜トランジスタにおいて、オフ電流を低減することができるとともに、オン電流を大きくすることができる。
【０１８４】
（第２の実施形態）
次に、本発明の第２の実施形態に係るＥＬ表示パネルについて、図１９〜図２１を用いて説明する。図１９は、本発明の第２の実施形態に係るＥＬ表示パネルに設けられた表示装置用薄膜半導体装置の平面図である。図２０は、図１９のＸ２−Ｘ２’線に沿って切断した表示装置用薄膜半導体装置の断面図である。図２１は、本実施形態に係る表示装置用薄膜半導体装置における薄膜トランジスタのＴＦＴ特性を説明するための図である。
【０１８５】
本発明の第２の実施形態に係るＥＬ表示パネルに設けられた表示装置用薄膜半導体装置３は、本発明の第１の実施形態に係るＥＬ表示パネルに設けられた表示装置用薄膜半導体装置２と基本的な構成は同じである。従って、図１９及び図２０において、図８〜図１３に示す構成要素と同じ構成要素については、同じ符号を付しており、詳しい説明は省略又は簡略化する。
【０１８６】
表示装置用薄膜半導体装置３が、本発明の第１の実施形態に係るＥＬ表示装置に設けられた表示装置用薄膜半導体装置２と異なる点は、第１半導体層３１１及び第２半導体層３２１のチャネル型がいずれもｎチャネル型であること、その結果、第１の実施形態でのソース電極とドレイン電極の各々は第２の実施形態では逆にドレイン電極とソース電極の各々となること、及び電源配線２３の構成であることである。なお、これ以外の構成は、第１の実施形態と同じである。
【０１８７】
図１９及び図２０に示すように、表示装置用薄膜半導体装置３において、電源配線２３は、第１半導体層３１１及び第２半導体層３２１と重ならないように構成されており、第１半導体層３１１上に形成された第１開口部１３１と第２半導体層３２１上に形成された第２開口部１３２とを備えている。
【０１８８】
また、第１半導体層３１１及び第２半導体層３２１は、いずれもｎチャネル型となるように構成されている。
【０１８９】
このように構成される表示装置用薄膜半導体装置３は、第１の実施形態と同様にして製造することができる。但し、本実施形態では、電源配線２３に第１開口部１３１及び第２開口部１３２を形成する必要がある。第１開口部１３１及び第２開口部１３２は、第３金属膜をパターニングするときに、電源配線２３に形成される。
【０１９０】
以上、表示装置用薄膜半導体装置３によれば、第１の実施形態と同様に、ゲート配線２１と第１ゲート電極３１０Ｇとを別の層で構成することができるので、それぞれに適した材料を選ぶことができる。
【０１９１】
さらに、電源配線２３及び補助配線２５が、ゲート配線２１と同層に形成されるとともにゲート配線２１と並行して配置されているので、第１層間絶縁膜３４０上に形成したゲート配線２１によって生じる凹凸を軽減することができ、平坦度を向上させることができる。
【０１９２】
さらに、表示装置用薄膜半導体装置３によれば、以下の作用効果を奏する。
【０１９３】
ｎチャネル型である第１半導体層３１１及び第２半導体層３２１の上方において、正電位である電源配線２３が第１層間絶縁膜３４０上を覆った場合、第１半導体層３１１及び第２半導体層３２１のバックチャネルには負のキャリアが誘起され、これによりオフリーク電流が発生する。従って、ゲート電圧を印加しなくても電流が発生することになるので、第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０のオフ特性を低下させることになる。
【０１９４】
これに対し、表示装置用薄膜半導体装置３は、ｎチャネル型である第１半導体層３１１及び第２半導体層３２１が、正電位の電源配線２３と重ならないように構成されている。つまり、バックゲートなしの構成とされている。これにより、図２１に示すように、バックゲート有りのときと比較して、正電位である電源配線２３によって、ｎチャネル型ＴＦＴである第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０においてバックチャネルにキャリアが誘起することを抑制することができる。この結果、第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０にオフリーク電流が発生することを抑制することができるので、オフ特性の優れたＥＬ表示パネルを実現することができる。
【０１９５】
（第２の実施形態の変形例）
次に、本発明の第２の実施形態の変形例に係るＥＬ表示パネルにについて、図２２を用いて説明する。図２２は、本発明の第２の実施形態の変形例に係るＥＬ表示パネルに設けられた表示装置用薄膜半導体装置３’の断面図である。なお、図２２は、図２０の本発明の第２の実施形態に係るＥＬ表示パネルに設けられた表示装置用薄膜半導体装置３の断面図に対応する。
【０１９６】
表示装置用薄膜半導体装置３’は、本発明の第２の実施形態に係る表示装置用薄膜半導体装置３と基本的な構成は同じである。従って、図２２において、図２０に示す構成要素と同じ構成要素については、同じ符号を付しており、詳しい説明は省略又は簡略化する。また、図２２に示す構成以外の構成は、第２の実施形態と同じである。
【０１９７】
表示装置用薄膜半導体装置３’が、表示装置用薄膜半導体装置３と異なる点は、第１薄膜トランジスタ３１０の第１半導体層及び第２薄膜トランジスタ３２０の第２半導体層の構成である。
【０１９８】
図２２に示すように、表示装置用薄膜半導体装置３’は、第１薄膜トランジスタ３１０の第１半導体層が、多結晶性半導体膜からなる第１チャネル層３１１Ａと非結晶性半導体膜からなる第２チャネル層３１１Ｂとで構成されている。また、第２薄膜トランジスタ３２０の第２半導体層も、多結晶性半導体膜からなる第１チャネル層３２１Ａと非結晶性半導体膜からなる第２チャネル層３２１Ｂとで構成されている。
【０１９９】
第１チャネル層３１１Ａ及び第１チャネル層３２１Ａは、非晶質シリコン膜（アモルファスシリコン膜）を結晶化することによって形成された多晶質シリコン膜で構成することができる。
【０２００】
第２チャネル層３１１Ｂ及び第２チャネル層３２１Ｂは、非結晶性半導体膜で構成することができる。
【０２０１】
このように構成される第１半導体層及び第２半導体層は、非晶質シリコン膜（アモルファスシリコン膜）をレーザ照射によって結晶化した上に非晶質シリコン膜を形成することによって形成することができる。また、第１チャネル層３１１Ａ（又は第１チャネル層３２１Ａ）と、第２チャネル層３１１Ｂ（又は第２チャネル層３２１Ｂ）とは、平面視したときに同じ形状となっており、いずれもゲート絶縁膜３３０上に島状に形成される。
【０２０２】
本実施形態に係るＥＬ表示パネルは、上述の本発明の第２の実施形態に係る表示装置用薄膜半導体装置３を有するＥＬ表示パネルと同様の作用効果を奏する。
【０２０３】
さらに、表示装置用薄膜半導体装置３’は、薄膜トランジスタにおける第１半導体層及び第２半導体層が、非晶質シリコン膜からなる第２チャネル層３１１Ｂ（又は第２チャネル層３２１Ｂ）と、非晶質シリコン膜からなる第２チャネル層３１１Ｂ（又は第２チャネル層３２１Ｂ）下に形成された多結晶性半導体膜からなる第１チャネル層３１１Ａ（又は第１チャネル層３２１Ａ）により構成されている。これにより、第１薄膜トランジスタ及び第２薄膜トランジスタにおいて、オフ電流を低減することができるとともに、オン電流を大きくすることができる。
【０２０４】
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
【０２０５】
例えば、有機ＥＬ表示パネル１の各画素１００は、図２３Ａ及び図２３Ｂに示すように、３色（赤色、緑色、青色）のサブ画素１００Ｒ、１００Ｇ、１００Ｂによって構成されていてもよい。サブ画素１００Ｒ、１００Ｇ、１００Ｂは、それぞれ図２３Ａの奥行き方向に複数個並んでいる（これを「サブ画素列」と表記する）。
【０２０６】
図２３Ａは、ラインバンクの例を示す図である。図２３Ａに示すように、各サブ画素列は、バンク１５によって互いに分離されていてもよい。図２３Ａに示されるバンク１５は、互いに隣接するサブ画素列の間をソース配線２２と平行な方向に延びる突条であって、薄膜半導体アレイ装置２０上に形成されている。言い換えれば、各サブ画素列は、互いに隣接する突条の間（すなわち、バンク１５の開口部）に、それぞれ形成されている。
【０２０７】
下部電極１２は、薄膜半導体アレイ装置２０上（より具体的には、上部層間絶縁膜１１上）で且つバンク１５の開口部内に、サブ画素１００Ｒ、１００Ｇ、１００Ｂ毎に形成されている。有機ＥＬ層１３は、下部電極１２上で且つバンク１５の開口部内に、サブ画素列毎（すなわち、各列の複数の下部電極１２を覆うように）に形成されている。上部電極１４は、複数の有機ＥＬ層１３及びバンク１５（複数の突条）上で、且つ全てのサブ画素１００Ｒ、１００Ｇ、１００Ｂを覆うように、連続的に形成されている。
【０２０８】
また、図２３Ｂはピクセルバンクの例を示す図であって、各サブ画素１００Ｒ、１００Ｇ、１００Ｂは、バンク１５によって互いに分離されている。図２３Ｂに示されるバンク１５は、ゲート配線２１に平行に延びる突条と、ソース配線２２に平行に延びる突条とが互いに交差するように形成されている。そして、この突条で囲まれる部分（すなわち、バンク１５の開口部）にサブ画素１００Ｒ、１００Ｇ、１００Ｂが形成されている。
【０２０９】
下部電極１２は、薄膜半導体アレイ装置２０上（より具体的には、上部層間絶縁膜１１上）で且つバンク１５の開口部内に、サブ画素１００Ｒ、１００Ｇ、１００Ｂ毎に形成されている。同様に、有機ＥＬ層１３は、下部電極１２上で且つバンク１５の開口部内に、サブ画素１００Ｒ、１００Ｇ、１００Ｂ毎に形成されている。上部電極１４は、複数の有機ＥＬ層１３及びバンク１５（複数の突条）上で、且つ全てのサブ画素１００Ｒ、１００Ｇ、１００Ｂを覆うように、連続的に形成されている。
【０２１０】
さらに、図２３Ａ及び図２３Ｂでは図示を省略するが、薄膜半導体アレイ装置２０には、各サブ画素１００Ｒ、１００Ｇ、１００Ｂ毎に画素回路３０が形成されている。そして、各サブ画素１００Ｒ、１００Ｇ、１００Ｂと、対応する画素回路３０とは、電気的に接続されている。
【０２１１】
なお、サブ画素１００Ｒ、１００Ｇ、１００Ｂは、有機ＥＬ層１３の特性（発光色）が異なることを除いて同一の構成である。
【０２１２】
また、上記した実施形態において、第１ソース電極３１０Ｓと第１ドレイン電極３１０Ｄとを入れ替えて構成しても構わない。具体的には、図３、図４の３１０Ｓが第１ドレイン電極となり、３１０Ｄが第１ソース電極である構成である。同様に、第２ドレイン電極３２０Ｄと第２ソース電極３２０Ｓとを入れ替えて構成しても構わない。具体的には、図３、図４の３２０Ｓが第１ドレイン電極となり、３２０Ｄが第１ソース電極である構成である。
【０２１３】
また、上記した実施形態において、第１ソース電極３１０Ｓはライン状のソース配線２２の一部としたが、これに限定されない。例えば、ソース配線２２のパターン形成時に、ソース配線２２の一部から行方向に延設した延設部をパターン形成し、当該延設部と別途形成した第１ソース電極３１０Ｓとを電気的に接続するように構成しても構わない。
【０２１４】
同様に、上記した実施形態において、第２ソース電極３２０Ｓはライン状の第１電源配線２３の一部としたが、これに限定されない。例えば、第１電源配線２３Ａのパターン形成時に、第１電源配線２３Ａの一部から行方向に延設した延設部をパターン形成し、当該延設部と別途形成した第２ソース電極３２０Ｓとを電気的に接続するように構成しても構わない。
【０２１５】
また、上記した実施形態において、電源配線２３は、隣り合うゲート配線２１間において１本配列したが、これに限らない。例えば、隣り合うゲート配線２１間において、複数本の電源配線２３を配列しても構わない。
【０２１６】
また、上記した実施形態において、１画素に２つの薄膜トランジスタを形成したが、これに限らない。例えば、１画素に３つ以上の薄膜トランジスタを形成しても構わない。この場合、薄膜トランジスタの個数に合わせて電源配線２３を複数本配列しても構わない。これにより、複数の電源配線２３を通じて、電力供給が必要な薄膜トランジスタに対して所望に電力を供給することができる。
【０２１７】
また、上記した実施形態において、本発明に係るＥＬ表示パネルは、有機ＥＬ表示パネルを例として示したが、これに限らない。例えば、本発明に係るＥＬ表示パネルは、無機ＥＬパネル又は液晶表示素子等、アクティブマトリクス基板が用いられる他の表示素子を備えたディスプレイにも適用することもできる。
【０２１８】
また、本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。例えば、図２４に示すような、本発明に係るＥＬ表示パネル１を備えた薄型フラットテレビシステム４００等のＥＬ表示装置も本発明に含まれる。
【産業上の利用可能性】
【０２１９】
本発明の画像表示装置用薄膜半導体装置は、有機ＥＬ表示装置や液晶表示装置などに用いられる駆動用バックプレーンとして有用である。
【符号の説明】
【０２２０】
１  ＥＬ表示パネル
２、２’、３、３’、９  表示装置用薄膜半導体装置（薄膜半導体部）
１０  有機ＥＬ素子（ＥＬ部）
１２  下部電極（陽極電極）
１３  有機ＥＬ層（発光層）
１４  上部電極（陰極電極）
１５  バンク
２０  表示装置用薄膜半導体アレイ装置（薄膜半導体部）
２１、９２１  ゲート配線
２２、９２２  ソース配線
２３  電源配線
２５  補助配線
３０  画素回路
１００  画素
１００Ｒ、１００Ｇ、１００Ｂ  サブ画素
１１１  第１コンタクト部（第１導電部）
１１２  第２コンタクト部（第２導電部）
１１３  第３コンタクト部
１１４  第４コンタクト部
１１５  第５コンタクト部（第３導電部）
１２０  電極部
３００、９００  基板
３００Ｃ  コンデンサ
３０１  非結晶性半導体膜
３１０  第１薄膜トランジスタ
３１０Ｄ  第１ドレイン電極
３１０Ｇ  第１ゲート電極
３１０Ｓ  第１ソース電極
３１１  第１半導体層
３１１Ａ、３２１Ａ  第１チャネル層
３１１Ｂ、３２１Ｂ  第２チャネル層
３２０  第２薄膜トランジスタ
３２０Ｄ  第２ドレイン電極
３２０Ｇ  第２ゲート電極
３２０Ｓ  第２ソース電極
３２１  第２半導体層
３３０、９３０  ゲート絶縁膜
３４０  第１層間絶縁膜
３５０  第２層間絶縁膜
４００  フラットテレビシステム（ＥＬ表示装置）
９１０  薄膜トランジスタ
９１０Ｄ  ドレイン電極
９１０Ｇ  ゲート電極
９１０Ｓ  ソース電極
９１１  半導体層
９４０  層間絶縁膜
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＥＬ部と、前記ＥＬ部の発光を制御する薄膜半導体部とを備えるＥＬ表示パネルであって、
前記ＥＬ部は、
陽極電極と、陰極電極と、前記陽極電極と前記陰極電極との間に介在する発光層と、を含み、
前記薄膜半導体部は、
基板と、
基板上に形成されたゲート電極と、
前記ゲート電極を覆って前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上であって前記ゲート電極の上方に形成された半導体層と、
前記半導体層の上方に形成された第１電極と、
前記第１電極と同層に形成された第２電極と、
前記第１電極及び前記第２電極を覆って前記ゲート絶縁膜の上方に形成され、前記ゲート電極が形成された層とは異なる層である層間絶縁膜と、
前記層間絶縁膜上に配置されたゲート配線と、
前記ゲート配線が形成された前記層間絶縁膜上に、前記ゲート配線と同層で、かつ、前記ゲート配線と並行して配置された電源配線と、
前記層間絶縁膜上に前記ゲート配線及び前記電源配線と同層で、かつ、前記ゲート配線及び前記電源配線と並行して配置された補助配線と、を具備し、
前記ゲート電極と前記ゲート配線とは、前記ゲート絶縁膜及び前記層間絶縁膜とを貫通するように設けられた第１導電部を介して電気的に接続され、
前記第１電極及び前記第２電極のいずれか一方と前記電源配線とは、前記層間絶縁膜を貫通するように設けられた第２導電部を介して電気的に接続され、
前記補助配線は、前記陰極電極と電気的に接続される、
ＥＬ表示パネル。
【請求項２】
前記電源配線及び前記補助配線は、前記ゲート配線と同一又は所定の近似値の高さに形成されている、
請求項１に記載のＥＬ表示パネル。
【請求項３】
前記電源配線及び前記補助配線は、前記ゲート配線と、前記ゲート配線と並行して前記ゲート配線に隣り合う他のゲート配線との間に配置され、
前記電源配線及び前記補助配線の双方を組み合わせた幅は、前記ゲート配線と、前記ゲート配線と並行して配置された前記ゲート配線に隣り合う他のゲート配線との間の幅に対応して、隣り合う２つの前記ゲート配線間を埋めるようにして、隣り合う２つの前記ゲート配線と近接して配置される、
請求項１または請求項２に記載のＥＬ表示パネル。
【請求項４】
前記ゲート配線と前記電源配線、前記電源配線と前記補助配線、前記補助配線と前記ゲート配線との距離は、それぞれ４μｍ以上である、
請求項１ないし請求項３のいずれか１項に記載のＥＬ表示パネル。
【請求項５】
前記電源配線及び前記補助配線の少なくともいずれかは、前記ゲート配線の幅より広い幅を有する、
請求項１ないし請求項４のいずれか１項に記載のＥＬ表示パネル。
【請求項６】
前記半導体層は、ｐチャネル型であり、
前記電源配線は、前記半導体層と重なるように形成される、
請求項１ないし請求項５のいずれか１項に記載のＥＬ表示パネル。
【請求項７】
前記半導体層は、ｎチャネル型であり、
前記電源配線及び前記補助配線は、前記半導体層と重ならないように形成される、
請求項１ないし請求項５のいずれか１項に記載のＥＬ表示パネル。
【請求項８】
前記第１電極はソース電極であり、前記第２電極はドレイン電極である、
請求項１ないし請求項７のいずれか１項に記載のＥＬ表示パネル。
【請求項９】
前記第１電極はドレイン電極であり、前記第２電極はソース電極である、
請求項１ないし請求項７のいずれか１項に記載のＥＬ表示パネル。
【請求項１０】
前記半導体層は、多結晶性半導体層を含む、
請求項１ないし請求項９のいずれか１項に記載のＥＬ表示パネル。
【請求項１１】
前記電源配線及び前記補助配線を構成する材料は、Ａｌ、Ｃｕ、Ａｇのいずれか１を含む、
請求項１ないし請求項１０のいずれか１項に記載のＥＬ表示パネル。
【請求項１２】
前記ＥＬ部は、前記発光層として有機発光層を備えた有機ＥＬ部である、
請求項１ないし請求項１１のいずれか１項に記載のＥＬ表示パネル。
【請求項１３】
請求項１ないし請求項１２のいずれか１項に記載のＥＬ表示パネルを備えている
ＥＬ表示装置。
【請求項１４】
基板を準備する第１工程と、
前記基板上にゲート電極を形成する第２工程と、
前記ゲート電極を覆って前記基板上にゲート絶縁膜を形成する第３工程と、
前記ゲート絶縁膜上であって前記ゲート電極の上方に半導体層を形成する第４工程と、
前記半導体層の上方に第１電極を形成するとともに、第１電極と電気的に接続されるソース配線及び第２電極を形成する第５工程と、
前記第１電極及び前記第２電極を覆って前記ゲート絶縁膜の上方に第１層間絶縁膜を形成する第６工程と、
前記ゲート絶縁膜及び前記第１層間絶縁膜を貫通する第１コンタクトホールを形成する第７工程と、
前記ゲート電極の上方に存在する前記第１層間絶縁膜を貫通し前記第１コンタクトホールとは異なる第２コンタクトホールを形成する第８工程と、
前記第１層間絶縁膜上に金属膜を成膜しパターニングすることにより、前記第１コンタクトホールを介して前記ゲート電極と電気的に接続されるゲート配線と、前記ゲート配線と並行となるように前記第２コンタクトホールを介して前記第１電極又は前記第２電極のいずれか一方と電気的に接続される前記電源配線と、前記ゲート配線及び前記電源配線と並行となるように前記陰極電極と電気的に接続される補助配線とを形成する第９工程と、
前記第１層間絶縁膜、前記電源配線、及び前記補助配線の上面を覆うように第２層間絶縁膜を形成する第１０工程と、
前記第２層間絶縁膜を貫通する第３コンタクトホールを形成する第１１工程と、
前記第２層間絶縁膜の上方に一組の陽極電極と陰極電極と、前記陽極電極と陰極電極の間に介在する発光層とを含むＥＬ部を形成する第１２工程と、を含み、
前記第１２工程において、前記第３コンタクトホールを介して前記陰極電極と前記補助配線とを電気的に接続する、
ＥＬ表示パネルの製造方法。
【請求項１５】
前記第４工程で形成する半導体層は非結晶性半導体層であり、
前記第４工程と前記第５工程との間に、前記非結晶性半導体層の上方から所定のレーザ光を照射し、前記所定のレーザ照射により前記非結晶性半導体層の温度を所定の温度範囲とし、前記非結晶性半導体層を結晶化する工程を含む、
請求項１４に記載のＥＬ表示パネルの製造方法。
【請求項１６】
前記ＥＬ部は、前記発光層を有機発光層で形成した有機ＥＬ部である、
請求項１４または請求項１５に記載のＥＬ表示パネルの製造方法。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2012042565.tif 000042
【図２】
2012042565.tif 000043
【図３】
2012042565.tif 000044
【図４】
2012042565.tif 000045
【図５】
2012042565.tif 000046
【図６】
2012042565.tif 000047
【図７】
2012042565.tif 000048
【図８】
2012042565.tif 000049
【図９】
2012042565.tif 000050
【図１０】
2012042565.tif 000051
【図１１】
2012042565.tif 000052
【図１２】
2012042565.tif 000053
【図１３】
2012042565.tif 000054
【図１４】
2012042565.tif 000055
【図１５】
2012042565.tif 000056
【図１６Ａ】
2012042565.tif 000057
【図１６Ｂ】
2012042565.tif 000058
【図１６Ｃ】
2012042565.tif 000059
【図１６Ｄ】
2012042565.tif 000060
【図１６Ｅ】
2012042565.tif 000061
【図１６Ｆ】
2012042565.tif 000062
【図１６Ｇ】
2012042565.tif 000063
【図１６Ｈ】
2012042565.tif 000064
【図１６Ｉ】
2012042565.tif 000065
【図１６Ｊ】
2012042565.tif 000066
【図１７】
2012042565.tif 000067
【図１８】
2012042565.tif 000068
【図１９】
2012042565.tif 000069
【図２０】
2012042565.tif 000070
【図２１】
2012042565.tif 000071
【図２２】
2012042565.tif 000072
【図２３Ａ】
2012042565.tif 000073
【図２３Ｂ】
2012042565.tif 000074
【図２４】
2012042565.tif 000075
【図２５】
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【図２６Ａ】
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【図２６Ｂ】
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【図２６Ｃ】
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【図２７】
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【国際調査報告】
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