(57)【要約】  微細化してもダイオードの特性劣化および破壊を防ぐことができるメモリ素子を提供する。本発明に係るメモリ素子（１００）は、基板（１０）と、基板の上に形成された、複数の第１電極（１１ａ、１１ｂ）、第２電極（１２）および第３電極（１３）と、複数の第１電極と第２電極との間に形成された抵抗変化層（２０）と、第２電極と第３電極との間に形成された非導体層（３０）とを備える。抵抗変化層（２０）は、複数の第１電極側に形成された高濃度抵抗変化層（２１）と、第２電極側に形成され、高濃度抵抗変化層（２１）よりも酸素濃度が低い低濃度抵抗変化層（２２）とを含む。メモリ素子（１００）において、第２電極、非導体層および第３電極によってダイオード（１００Ｄ）が構成されており、複数の第１電極、抵抗変化層および第２電極によって、複数の第１電極と同数の複数の抵抗変化素子（１００Ｒａ、１００Ｒｂ）が構成されている。
2012042828.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に積層された、複数の第１電極と、第２電極および第３電極と、
前記複数の第１電極と前記第２電極との間に形成された抵抗変化層と、
前記第２電極と前記第３電極との間に形成された非導体層とを備え、
前記抵抗変化層は、前記複数の第１電極側に形成された高濃度抵抗変化層と、前記第２電極側に形成され、前記高濃度抵抗変化層よりも酸素濃度が低い低濃度抵抗変化層とで構成され、
前記第２電極、前記非導体層および前記第３電極によってダイオードが構成され、
前記第２電極、前記第３電極、前記抵抗変化層、及び前記非導体層は前記複数の第１電極を跨ぐように構成され、
前記複数の第１電極、前記抵抗変化層、および前記第２電極によって前記複数の第１電極と同数の複数の抵抗変化素子が構成され、
前記複数の抵抗変化素子は、前記第１電極と前記第２電極との間に印加される電圧によって各々独立に抵抗値が変化する
メモリ素子。
【請求項２】
さらに、メモリセルホールが形成された層間絶縁膜を備え、
前記抵抗変化層は、前記メモリセルホール内に形成される
請求項１に記載のメモリ素子。
【請求項３】
さらに、前記複数の第１電極における前記抵抗変化層が形成されている側とは反対側に第１配線が形成されており、
前記第１配線を構成する材料の抵抗値は、前記複数の第１電極を構成する材料の抵抗値よりも小さい
請求項１または請求項２に記載のメモリ素子。
【請求項４】
前記第１電極は、めっき法により形成された電極である
請求項３に記載のメモリ素子。
【請求項５】
さらに、前記第３電極における前記非導体層が形成されている側とは反対側に第２配線が形成されており、
前記基板に垂直な方向から見たときに、前記第３電極、前記非導体層および前記第２配線の形状は同じである
請求項１または請求項２に記載のメモリ素子。
【請求項６】
前記第３電極、前記第２電極および前記複数の第１電極は、この順で前記基板の下から上に向かって形成されている
請求項１または請求項２に記載のメモリ素子。
【請求項７】
前記複数の第１電極は、白金（Ｐｔ）、パラジウム（Ｐｄ）およびイリジウム（Ｉｒ）の中から選ばれるいずれか１つ、またはこれらの混合物で構成される
請求項１〜６のいずれか１項に記載のメモリ素子。
【請求項８】
前記高濃度抵抗変化層および前記低濃度抵抗変化層は、タンタル、ハフニウムまたはジルコニウムの酸化物で構成される
請求項１〜７のいずれか１項に記載のメモリ素子。
【請求項９】
請求項１〜８のいずれか１項に記載のメモリ素子がマトリクス状に複数配置されたクロスポイント型のメモリセルアレイ。
【請求項１０】
請求項１〜８のいずれか１項に記載のメモリ素子がマトリクス状に複数配置されたクロスポイント型のメモリセルアレイと、
前記メモリセルアレイの行方向に沿って形成された複数のワード線と、
前記メモリセルアレイの列方向に沿って形成された複数のビット線と、
前記複数のワード線に接続された読み出しワード線選択回路と、
前記複数のビット線に接続された読み出しビット線選択回路と、
前記複数のビット線に接続された複数の電流センス回路と、を備え、
前記読み出しワード線選択回路は、読み出し対象のメモリ素子の前記第３電極に第１電位を与えるようにワード線を選択し、
前記読み出しビット線選択回路は、前記読み出し対象のメモリ素子における前記複数の第１電極のそれぞれに、同電位でかつ前記第１電位とは異なる第２電位を同時に与えるように複数のビット線を選択し、
前記複数の電流センス回路は、前記第２電位を与えるように選択された前記複数のビット線に流れる電流をそれぞれ検知する
半導体記憶装置。
【請求項１１】
複数の第１配線、前記複数の第１配線と立体交差する複数の第２配線、および、前記複数の第１配線と前記複数の第２配線との立体交差点に対応して複数のメモリ素子が形成されたクロスポイント型メモリアレイを備える半導体記憶装置であって、
前記複数のメモリ素子の各々は、１つのダイオードと、少なくとも第１抵抗変化素子および第２抵抗変化素子とを備え、
前記第１抵抗変化素子の一端は、前記複数の第１配線のいずれか１つに接続され、
前記第２抵抗変化素子の一端は、前記第１抵抗変化素子が接続された前記第１配線と隣り合う第１配線に接続され、
前記ダイオードの一端は、前記複数の第２配線のいずれか１つに接続され、
前記ダイオードの他端は、前記第１抵抗変化素子の他端に接続されるとともに前記第２抵抗変化素子の他端に接続される
半導体記憶装置。
【請求項１２】
基板の上に複数の第１電極を形成する工程と、
前記複数の第１電極の表面の高さまでの層間絶縁膜を形成する工程と、
前記複数の第１電極および前記層間絶縁膜上に、高濃度抵抗変化膜、前記高濃度抵抗変化膜よりも酸素濃度が低い低濃度抵抗変化膜、第２電極膜、非導体膜および第３電極膜で構成された積層膜を形成する工程と、
前記積層膜をパターニングすることにより、前記複数の第１電極に跨がる形状に、高濃度抵抗変化層、低濃度抵抗変化層、第２電極、非導体層および第３電極を同時にパターン形成する工程と、を有する
メモリ素子の製造方法。
【請求項１３】
基板の上に複数の第１電極を形成する工程と、
前記複数の第１電極を覆うように層間絶縁膜を形成する工程と、
前記複数の第１電極の表面が露出するように前記層間絶縁膜の一部の領域にメモリセルホールを形成する工程と、
前記メモリセルホール内に、高濃度抵抗変化膜と、前記高濃度抵抗変化膜よりも酸素濃度が低い低濃度抵抗変化膜とを順に埋め込む工程と、
前記高濃度抵抗変化膜および前記低濃度抵抗変化膜を除去することにより前記メモリセルホールが形成されていない領域における前記層間絶縁膜の表面を露出させ、前記メモリセルホール内に前記高濃度抵抗変化層および前記低濃度抵抗変化層を形成する工程と、
前記メモリセルホールの上に、第２電極膜、非導体膜および第３電極膜で構成される積層膜を形成する工程と、
前記積層膜をパターニングすることにより、前記メモリセルホールの少なくとも一部を覆う形状に、第２電極、非導体層および第３電極を同時にパターン形成する工程と、を有する
メモリ素子の製造方法。
【請求項１４】
さらに、前記基板と前記複数の第１電極との間に銅配線を形成する工程を有し、
前記複数の第１電極を、無電解めっき法によって、前記銅配線上に形成する
請求項１２または請求項１３に記載のメモリ素子の製造方法。
【請求項１５】
請求項１０に記載の半導体記憶装置のメモリ素子に書き込まれた情報を読み出すための半導体記憶装置の読み出し方法であって、
読み出し対象のメモリ素子の前記第３電極に対して第１電位を与え、
前記読み出し対象のメモリ素子における前記複数の第１電極のそれぞれに対して、同電位でかつ前記第１電位とは異なる第２電位を同時に与え、
前記第２電位が与えられた前記複数の第１電極に接続される前記複数のビット線を流れる電流をそれぞれ検知することにより前記読み出し対象のメモリ素子における複数の抵抗変化素子の抵抗状態を判別し、当該読み出し対象のメモリ素子の情報を読み出す
半導体記憶装置の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子、半導体記憶装置、メモリ素子の製造方法および半導体記憶装置の読み出し方法に関する。本発明は、特に、抵抗変化素子とダイオードとを直列接続したメモリ素子、当該メモリ素子を用いたクロスポイント型の不揮発性半導体記憶装置、当該メモリ素子の製造方法、および、クロスポイント型の不揮発性半導体記憶装置の読み出し方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が、より一層高機能化している。そのため、不揮発性記憶装置の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。【０００３】
こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化が進められている。【０００４】
他方、電圧パルスの印加により、安定に保持する抵抗値が変化する抵抗変化素子を記憶部に用いた不揮発性半導体記憶装置（抵抗変化型メモリ、以下「ＲｅＲＡＭ」と記す）の場合、メモリセルが単純な構造で構成することができるため、さらなる微細化、高速化、および低消費電力化が期待されている。【０００５】
ＲｅＲＡＭとして、例えば、特許文献１には、微細化、大容量を目的としたクロスポイント型のＲｅＲＡＭが開示されている。【０００６】
特許文献１に開示されたＲｅＲＡＭは、基板の上にストライプ状の下部電極が形成され、下部電極を覆って全面にアクティブ層が形成されている。アクティブ層としては、電気的パルスによって抵抗が可逆的に変化する抵抗変化層が用いられる。アクティブ層の上には、下部電極に直交してストライプ状の上部電極が形成されている。【０００７】
このように構成されたクロスポイント型のＲｅＲＡＭは、アクティブ層である抵抗変化層を挟んで下部電極と上部電極とが交差している領域が記憶部になっており、下部電極と上部電極はそれぞれワード線またはビット線のいずれかとして機能する。このようなクロスポイント型の構成を用いることにより、大容量化を実現できるとしている。【０００８】
しかし、クロスポイント型のＲｅＲＡＭでは、上部電極と下部電極とがクロスした交点に形成されている抵抗変化層の抵抗値を読み取るときに、他の行や列の抵抗変化層の影響を受けるという問題がある。【０００９】
そこで、他の行や列の抵抗変化層の影響を避けるために、抵抗変化層に対して直列にダイオードを挿入することが行われている（例えば、特許文献２参照）。【００１０】
特許文献２には、基板と、基板上に相互平行に配列された複数のビット線（下部電極）と、ビット線と交差する方向であって相互平行に配列された複数のワード線（上部電極）とを備え、ビット線およびワード線の交差する位置において、ビット線上に形成された抵抗構造体と、この抵抗構造体およびワード線に接触するように抵抗構造体上に形成されたダイオード構造体とを備えたＲｅＲＡＭが開示されている。【００１１】
このように、単位セル構造を、一つのダイオード構造体と一つの抵抗構造体との連続積層構造とすることにより、簡単なアレイセル構造で、ある抵抗変化層の抵抗値を読み取るときに、他の行や列の抵抗変化層の影響を受けるということを解消することができるとしている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００３−６８９８４号公報
【特許文献２】特開２００６−１４０４８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
このように、特許文献２に示されるように、従来のクロスポイント型のＲｅＲＡＭでは、下部電極（第１配線）と上部電極（第２配線）とがクロスした交点のそれぞれに、１つのダイオード構造体（ダイオード素子）と１つの抵抗構造体（抵抗変化素子）とを有するメモリ素子が配置される。また、ＲｅＲＡＭにおいて、メモリ素子は互いに分離形成されるため、その設計寸法（メモリ素子寸法およびメモリ素子間寸法）は、そのチップのアレイ部における最小設計寸法となる。【００１４】
しかしながら、特許文献２のクロスポイント型のＲｅＲＡＭにおいては、ダイオード構造体および抵抗構造体からなる構造体が、少なくとも４種類の異なる材料で構成される４層からなり、当該構造体は１ビット単位で同時にエッチングすることにより形成される。例えば、ダイオード構造体は、ＮｉＯやＴｉＯ2等で構成されるｐ型酸化物とｎ型酸化物とからなり、抵抗構造体は、ＮｉＯやＴｉＯ2等で構成される第１抵抗層および第２抵抗層とからなる。このため、ＲｅＲａＭの微細化に伴って異なる材料を同時に加工する技術の確立が非常に困難となり、ＲｅＲＡＭの微細化が難しいという問題がある。ましてや、上記の構造体とともに、上部電極または下部電極も同時にエッチングする場合はなおさらである。【００１５】
また、従来のＲｅＲＡＭにおいては、ＲｅＲＡＭに用いられる抵抗変化素子の製造直後の抵抗値が抵抗変化動作の高抵抗状態よりも高くなるので、通常の抵抗変化動作を行わせる前に、通常の抵抗変化動作のための電圧より高い電圧を印加して抵抗変化膜中にフィラメントパスを形成し抵抗を下げる動作（初期ブレーク）が必要となる。この初期ブレーク動作には、通常の抵抗変化動作時および読み出し動作時に流れる電流に比べて大きい電流が必要であり、一般的には数１００μＡ〜１ｍＡ程度である。しかも、この初期ブレーク時の電流は、非常に高抵抗な抵抗変化膜中にフィラメントパスを形成する際に流れる電流であり、微細化に伴って抵抗変化素子の寸法が小さくなっても、ほとんど小さくならない。【００１６】
そして、抵抗変化素子に直列に接続されるダイオードにもこの初期ブレーク時の電流が流れるが、ダイオードを破壊することなく流すことができる最大電流（許容電流）は、抵抗変化素子とダイオードとの接合面積（接触面積）に比例するため、ＲｅＲＡＭの微細化に伴ってダイオードの許容電流が小さくなる。【００１７】
このため、クロスした交点に一つずつ抵抗変化素子およびダイオードを配置する構成のクロスポイント型のＲｅＲＡＭでは、微細化に伴い、初期ブレーク時の電流に対してダイオードの許容電流を十分に大きくすることが困難となる。従って、ノイズによる初期ブレーク電流の変動によってダイオードが破壊されるという問題が発生する。【００１８】
仮に、何らかの改善により抵抗変化素子の初期ブレーク動作が不要になったとしても、ＲｅＲＡＭの微細化により抵抗変化動作時に流れる電流がダイオードの許容電流に近づくと、繰り返しの抵抗変化動作によるダイオード特性の劣化が増加し、ＲｅＲＡＭとしての信頼性を確保することができなくなるという問題がある。【００１９】
本発明は、このような課題を解決するためになされたものであり、ＲｅＲＡＭを微細化してもダイオードの特性劣化および破壊を防ぐことができるメモリ素子および半導体記憶装置を提供することを目的とする。また、当該メモリ素子の製造に適したメモリ素子の製造方法および当該半導体記憶装置の読み出しに適した半導体記憶装置の読み出し方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記の目的を達成するために、本発明に係るメモリ素子の一態様は、基板と、前記基板の上に積層された、複数の第１電極と、第２電極および第３電極と、前記複数の第１電極と前記第２電極との間に形成された抵抗変化層と、前記第２電極と前記第３電極との間に形成された非導体層とを備え、前記抵抗変化層は、前記複数の第１電極側に形成された高濃度抵抗変化層と、前記第２電極側に形成され、前記高濃度抵抗変化層よりも酸素濃度が低い低濃度抵抗変化層とで構成され、前記第２電極、前記非導体層および前記第３電極によってダイオードが構成され、前記第２電極、前記第３電極、前記抵抗変化層、及び前記非導体層は前記複数の第１電極を跨ぐように構成され、前記複数の第１電極、前記抵抗変化層、および前記第２電極によって前記複数の第１電極と同数の複数の抵抗変化素子が構成され、前記複数の抵抗変化素子は、前記第１電極と前記第２電極との間に印加される電圧によって各々独立に抵抗値が変化するものである。【００２１】
このような構成にすることにより、従来の構成では（最小設計寸法×最小設計寸法）の大きさに加工する必要のあったメモリ素子の加工寸法を、メモリ素子の密度を下げることなく（最小設計寸法×最小設計寸法のＮ（整数）倍以上）の加工寸法にすることが可能となる。これにより、精度の高い微細加工が必要な工程を減らすことができ、メモリ素子特性の均一化や製造コストの低減が可能となる。【００２２】
さらに、一つの抵抗変化素子に対して一つの双方向ダイオードを作製する必要があった従来のメモリ素子の構成に比べて、双方向ダイオードの接合面積を大きくすることができるため、双方向ダイオードの許容電流量を大きくすることが可能となる。これにより、抵抗変化素子の初期ブレーク時および抵抗変化動作時の電流によるダイオードの特性劣化および破壊を防ぐことができる。【００２３】
さらに、本発明に係るメモリ素子の一態様において、メモリセルホールが形成された層間絶縁膜を備え、前記抵抗変化層は、前記メモリセルホール内に形成されるように構成することができる。【００２４】
これにより、前記高濃度抵抗変化層および前記低濃度抵抗変化層の形状加工において、その側面がドライエッチングされることがなくなるため、側面へのエッチングダメージや側面での膜の変質による抵抗変化素子の実効素子面積の減少を防ぐことができる。これにより、微細化し易くなるという効果が得られる。【００２５】
さらに、本発明に係るメモリ素子の一態様において、前記複数の第１電極における前記抵抗変化層が形成されている側とは反対側に第１配線が形成されており、前記第１配線を構成する材料の抵抗値は、前記複数の第１電極を構成する材料の抵抗値よりも小さいことが好ましい。【００２６】
これにより、本発明に係るメモリ素子をクロスポイント型不揮発性記憶装置のメモリセルとして用いて、メモリ素子の第１電極をメモリセルアレイのビット線として用いる場合、当該ビット線の配線抵抗を下げることができる。また、この場合、さらに第１電極の材料の使用量を削減することができるとともに、第１電極の加工の容易化の効果が得られる。【００２７】
さらに、本発明に係るメモリ素子の一態様において、前記第１電極は、めっき法により形成された電極であることが好ましい。【００２８】
本態様では、前記第１配線をＣｕ配線とし、前記第１電極を無電解めっき法によって前記Ｃｕ配線上に形成することができる。この場合、第１電極の材料に用いられる貴金属のエッチングプロセスによる形状加工が不要となるため、微細パターンでの再付着物によるショートや細線形状の悪化を防ぐことができるので、微細化し易いという効果が得られる。【００２９】
さらに、本発明に係るメモリ素子の一態様において、前記第３電極における前記非導体層が形成されている側とは反対側に第２配線が形成されており、前記基板に垂直な方向から見たときに、前記第３電極、前記非導体層および前記第２配線の形状は同じであることが好ましい。【００３０】
これにより、リソグラフィー工程数を削減することができるとともに、製造コストを削減することができる。【００３１】
さらに、本発明に係るメモリ素子の一態様において、前記第３電極、前記第２電極および前記複数の第１電極は、この順で前記基板の下から上に向かって形成されていることが好ましい。【００３２】
さらに、本発明に係るメモリ素子の一態様において、前記複数の第１電極は、白金（Ｐｔ）、パラジウム（Ｐｄ）およびイリジウム（Ｉｒ）の中から選ばれるいずれか１つ、またはこれらの混合物で構成されることが好ましい。【００３３】
さらに、本発明に係るメモリ素子の一態様において、前記高濃度抵抗変化層および前記低濃度抵抗変化層は、タンタル、ハフニウムまたはジルコニウムの酸化物で構成されることが好ましい。【００３４】
また、本発明に係るメモリセルアレイの一態様は、上記のメモリ素子がマトリクス状に複数配置されたクロスポイント型のメモリセルアレイである。【００３５】
また、本発明に係る半導体記憶装置の一態様は、上記のメモリ素子がマトリクス状に複数配置されたクロスポイント型のメモリセルアレイと、前記メモリセルアレイの行方向に沿って形成された複数のワード線と、前記メモリセルアレイの列方向に沿って形成された複数のビット線と、前記複数のワード線に接続された読み出しワード線選択回路と、前記複数のビット線に接続された読み出しビット線選択回路と、前記複数のビット線に接続された複数の電流センス回路と、を備え、前記読み出しワード線選択回路は、読み出し対象のメモリ素子の前記第３電極に第１電位を与えるようにワード線を選択し、前記読み出しビット線選択回路は、前記読み出し対象のメモリ素子における前記複数の第１電極のそれぞれに、同電位でかつ前記第１電位とは異なる第２電位を同時に与えるように複数のビット線を選択し、前記複数の電流センス回路は、前記第２電位を与えるように選択された前記複数のビット線に流れる電流をそれぞれ検知するものである。【００３６】
また、本発明に係る半導体記憶装置の一態様は、複数の第１配線、前記複数の第１配線と立体交差する複数の第２配線、および、前記複数の第１配線と前記複数の第２配線との立体交差点に対応して複数のメモリ素子が形成されたクロスポイント型メモリアレイを備える半導体記憶装置であって、前記複数のメモリ素子の各々は、１つのダイオードと、少なくとも第１抵抗変化素子および第２抵抗変化素子とを備え、前記第１抵抗変化素子の一端は、前記複数の第１配線のいずれか１つに接続され、前記第２抵抗変化素子の一端は、前記第１抵抗変化素子が接続された前記第１配線と隣り合う第１配線に接続され、前記ダイオードの一端は、前記複数の第２配線のいずれか１つに接続され、前記ダイオードの他端は、前記第１抵抗変化素子の他端に接続されるとともに前記第２抵抗変化素子の他端に接続されるものである。【００３７】
また、本発明に係るメモリ素子の製造方法の一態様は、基板の上に複数の第１電極を形成する工程と、前記複数の第１電極の表面の高さまでの層間絶縁膜を形成する工程と、前記複数の第１電極および前記層間絶縁膜上に、高濃度抵抗変化膜、前記高濃度抵抗変化膜よりも酸素濃度が低い低濃度抵抗変化膜、第２電極膜、非導体膜および第３電極膜で構成された積層膜を形成する工程と、前記積層膜をパターニングすることにより、前記複数の第１電極に跨がる形状に、高濃度抵抗変化層、低濃度抵抗変化層、第２電極、非導体層および第３電極を同時にパターン形成する工程と、を有するものである。【００３８】
また、本発明に係るメモリ素子の製造方法の一態様は、基板の上に複数の第１電極を形成する工程と、前記複数の第１電極を覆うように層間絶縁膜を形成する工程と、前記複数の第１電極の表面が露出するように前記層間絶縁膜の一部の領域にメモリセルホールを形成する工程と、前記メモリセルホール内に、高濃度抵抗変化膜と、前記高濃度抵抗変化膜よりも酸素濃度が低い低濃度抵抗変化膜とを順に埋め込む工程と、前記高濃度抵抗変化膜および前記低濃度抵抗変化膜を除去することにより前記メモリセルホールが形成されていない領域における前記層間絶縁膜の表面を露出させ、前記メモリセルホール内に前記高濃度抵抗変化層および前記低濃度抵抗変化層を形成する工程と、前記メモリセルホールの上に、第２電極膜、非導体膜および第３電極膜で構成される積層膜を形成する工程と、前記積層膜をパターニングすることにより、前記メモリセルホールの少なくとも一部を覆う形状に、第２電極、非導体層および第３電極を同時にパターン形成する工程と、を有するものである。【００３９】
さらに、本発明に係るメモリ素子の製造方法の一態様において、前記基板と前記複数の第１電極との間に銅配線を形成する工程を有し、前記複数の第１電極を、無電解めっき法によって、前記銅配線上に形成することが好ましい。【００４０】
また、本発明に係る半導体記憶装置の読み出し方法一態様は、上記の半導体記憶装置のメモリ素子に書き込まれた情報を読み出すための半導体記憶装置の読み出し方法であって、読み出し対象のメモリ素子の前記第３電極に対して第１電位を与え、前記読み出し対象のメモリ素子における前記複数の第１電極のそれぞれに対して、同電位でかつ前記第１電位とは異なる第２電位を同時に与え、前記第２電位が与えられた前記複数の第１電極に接続される前記複数のビット線を流れる電流をそれぞれ検知することにより前記読み出し対象のメモリ素子における複数の抵抗変化素子の抵抗状態を判別し、当該読み出し対象のメモリ素子の情報を読み出すものである。
【発明の効果】
【００４１】
本発明に係るメモリ素子によれば、抵抗変化層およびダイオードの加工寸法をメモリ素子の最小設計寸法よりも大きくすることができる。これにより、特殊な微細加工技術を用いることなくメモリ素子を微細化することができる。特に、メモリセルホール埋め込み型のメモリ素子においては、抵抗変化層の埋め込み性を大きく改善できるので、素子特性のばらつきを低減することができる。【００４２】
さらに、本発明に係るメモリ素子によれば、複数の第１電極と同数の複数の抵抗変化素子が構成されるので、１つのメモリ素子のダイオード側の素子面積に対して、ダイオードの抵抗変化素子側の素子面積を大きくすることができる。これにより、抵抗変化素子の初期ブレーク動作時および抵抗変化動作時の電流によるダイオードの特性劣化および破壊を防ぐこともできる。
【図面の簡単な説明】
【００４３】
【図１Ａ】図１Ａは、本発明の第１の実施形態に係るメモリ素子の構成を示す一部切り欠き平面図である。
【図１Ｂ】図１Ｂは、本発明の第１の実施形態に係るメモリ素子の構成を示す断面図（図１ＡのＸ−Ｘ’線断面図）である。
【図２Ａ】図２Ａは、本発明の第１の実施形態に係るメモリ素子の製造工程（第１電極形成工程）を示す断面図である。
【図２Ｂ】図２Ｂは、本発明の第１の実施形態に係るメモリ素子の製造工程（第１の絶縁膜形成工程）を示す断面図である。
【図２Ｃ】図２Ｃは、本発明の第１の実施形態に係るメモリ素子の製造工程（抵抗変化膜形成工程）を示す断面図である。
【図２Ｄ】図２Ｄは、本発明の第１の実施形態に係るメモリ素子の製造工程（積層膜形成工程）を示す断面図である。
【図２Ｅ】図２Ｅは、本発明の第１の実施形態に係るメモリ素子の製造工程（積層構造形成工程）を示す断面図である。
【図２Ｆ】図２Ｆは、本発明の第１の実施形態に係るメモリ素子の製造工程（第２の絶縁膜形成工程）を示す断面図である。
【図２Ｇ】図２Ｇは、本発明の第１の実施形態に係るメモリ素子の製造工程（プラグ形成工程）を示す断面図である。
【図２Ｈ】図２Ｈは、本発明の第１の実施形態に係るメモリ素子の製造工程（配線層形成工程）を示す断面図である。
【図３】図３は、本発明の第１の実施形態に係る半導体記憶装置の構成の一例を示す図である。
【図４】図４は、本発明の第１の実施形態に係る半導体記憶装置における書き込み動作のフローチャートである。
【図５】図５は、本発明の第１の実施形態に係る半導体記憶装置における書き込み動作を説明する図である。
【図６】図６は、本発明の第１の実施形態に係る半導体記憶装置における読み出し動作のフローチャートである。
【図７】図７は、本発明の第１の実施形態に係る半導体記憶装置における読み出し動作を説明する図である。
【図８Ａ】図８Ａは、本発明の第１の実施形態に係る半導体記憶装置において、第１の電流センス回路および第２の電流センス回路に流れる電流をＳｐｉｃｅによって計算した結果を示す図である（第１抵抗変化素子Ｒ２２１および第２抵抗変化素子Ｒ２２２以外は全てＨＲ状態の場合）。
【図８Ｂ】図８Ｂは、本発明の第１の実施形態に係る半導体記憶装置において、第１の電流センス回路および第２の電流センス回路に流れる電流をＳｐｉｃｅによって計算した結果を示す図である（第１抵抗変化素子Ｒ２２１および第２抵抗変化素子Ｒ２２２以外は全てＬＲ状態の場合）。
【図９Ａ】図９Ａは、本発明の第２の実施形態に係るメモリ素子の構成を示す一部切り欠き平面図である。
【図９Ｂ】図９Ｂは、本発明の第２の実施形態に係るメモリ素子の構成を示す断面図（図９ＡのＸ−Ｘ’線断面図）である。
【図１０Ａ】図１０Ａは、本発明の第２の実施形態に係るメモリ素子の製造工程（第１配線膜および第１電極膜形成工程）を示す断面図である。
【図１０Ｂ】図１０Ｂは、本発明の第２の実施形態に係るメモリ素子の製造工程（第１配線および第１電極形成工程）を示す断面図である。
【図１０Ｃ】図１０Ｃは、本発明の第２の実施形態に係るメモリ素子の製造工程（第１の層間絶縁膜形成工程）を示す断面図である。
【図１１Ａ】図１１Ａは、本発明の第３の実施形態に係るメモリ素子の構成を示す一部切り欠き平面図である。
【図１１Ｂ】図１１Ｂは、本発明の第３の実施形態に係るメモリ素子の構成を示す断面図（図１１ＡのＸ−Ｘ’線断面図）である。
【図１２Ａ】図１２Ａは、本発明の第３の実施形態に係るメモリ素子の製造工程（第１配線および層間絶縁膜形成工程）を示す断面図である。
【図１２Ｂ】図１２Ｂは、本発明の第３の実施形態に係るメモリ素子の製造工程（めっき処理工程）を示す断面図である。
【図１３Ａ】図１３Ａは、本発明の第４の実施形態に係るメモリ素子の構成を示す一部切り欠き平面図である。
【図１３Ｂ】図１３Ｂは、本発明の第４の実施形態に係るメモリ素子の構成を示す断面図（図１３ＡのＸ−Ｘ’線断面図）である。
【図１４Ａ】図１４Ａは、本発明の第４の実施形態に係るメモリ素子の製造工程（第１電極形成工程）を示す断面図である。
【図１４Ｂ】図１４Ｂは、本発明の第４の実施形態に係るメモリ素子の製造工程（第１の絶縁膜形成工程）を示す断面図である。
【図１４Ｃ】図１４Ｃは、本発明の第４の実施形態に係るメモリ素子の製造工程（積層膜形成工程）を示す断面図である。
【図１４Ｄ】図１４Ｄは、本発明の第４の実施形態に係るメモリ素子の製造工程（積層構造形成工程）を示す断面図である。
【図１４Ｅ】図１４Ｅは、本発明の第４の実施形態に係るメモリ素子の製造工程（第２の層間絶縁膜形成工程）を示す断面図である。
【図１４Ｆ】図１４Ｆは、本発明の第４の実施形態に係るメモリ素子の製造工程（積層膜形成工程）を示す断面図である。
【図１５Ａ】図１５Ａは、本発明の第５の実施形態に係るメモリ素子の構成を示す一部切り欠き平面図である。
【図１５Ｂ】図１５Ｂは、本発明の第５の実施形態に係るメモリ素子の構成を示す断面図（図１５ＡのＸ−Ｘ’線断面図）である。
【図１６Ａ】図１６Ａは、本発明の第５の実施形態に係るメモリ素子の製造工程（第２配線形成工程）を示す断面図である。
【図１６Ｂ】図１６Ｂは、本発明の第５の実施形態に係るメモリ素子の製造工程（積層膜形成工程）を示す断面図である。
【図１６Ｃ】図１６Ｃは、本発明の第５の実施形態に係るメモリ素子の製造工程（積層構造形成工程）を示す断面図である。
【図１６Ｄ】図１６Ｄは、本発明の第５の実施形態に係るメモリ素子の製造工程（層間絶縁膜形成工程）を示す断面図である。
【図１６Ｅ】図１６Ｅは、本発明の第５の実施形態に係るメモリ素子の製造工程（高濃度抵抗変化層形成工程）を示す断面図である。
【図１６Ｆ】図１６Ｆは、本発明の第５の実施形態に係るメモリ素子の製造工程（第１電極形成工程）を示す断面図である。
【図１７Ａ】図１７Ａは、本発明の第６の実施形態に係るメモリ素子の構成を示す一部切り欠き平面図である。
【図１７Ｂ】図１７Ｂは、本発明の第６の実施形態に係るメモリ素子の構成を示す断面図（図１７ＡのＸ−Ｘ’線断面図）である。
【図１８Ａ】図１８Ａは、本発明の第６の実施形態に係るメモリ素子の製造工程（第１電極形成工程）を示す断面図である。
【図１８Ｂ】図１８Ｂは、本発明の第６の実施形態に係るメモリ素子の製造工程（第１の絶縁膜形成工程）を示す断面図である。
【図１８Ｃ】図１８Ｃは、本発明の第６の実施形態に係るメモリ素子の製造工程（メモリセルホール形成工程）を示す断面図である。
【図１８Ｄ】図１８Ｄは、本発明の第６の実施形態に係るメモリ素子の製造工程（抵抗変化層形成工程）を示す断面図である。
【図１８Ｅ】図１８Ｅは、本発明の第６の実施形態に係るメモリ素子の製造工程（研磨工程）を示す断面図である。
【図１８Ｆ】図１８Ｆは、本発明の第６の実施形態に係るメモリ素子の製造工程（積層膜形成工程）を示す断面図である。
【図１８Ｇ】図１８Ｇは、本発明の第６の実施形態に係るメモリ素子の製造工程（積層構造形成工程）を示す断面図である。
【図１８Ｈ】図１８Ｈは、本発明の第６の実施形態に係るメモリ素子の製造工程（第２の層間絶縁膜形成工程）を示す断面図である。
【図１８Ｉ】図１８Ｉは、本発明の第６の実施形態に係るメモリ素子の製造工程（プラグ形成工程）を示す断面図である。
【図１８Ｊ】図１８Ｊは、本発明の第６の実施形態に係るメモリ素子の製造工程（第２配線形成工程）を示す断面図である。
【図１９Ａ】図１９Ａは、本発明の第７の実施形態に係るメモリ素子の構成を示す一部切り欠き平面図である。
【図１９Ｂ】図１９Ｂは、本発明の第７の実施形態に係るメモリ素子の構成を示す断面図（図１９ＡのＸ−Ｘ’線断面図）である。
【図２０Ａ】図２０Ａは、本発明の第７の実施形態に係るメモリ素子の製造工程（第１配線膜および第１電極膜形成工程）を示す断面図である。
【図２０Ｂ】図２０Ｂは、本発明の第７の実施形態に係るメモリ素子の製造工程（第１配線および第１電極形成工程）を示す断面図である。
【図２０Ｃ】図２０Ｃは、本発明の第７の実施形態に係るメモリ素子の製造工程（層間絶縁膜形成工程）を示す断面図である。
【図２１Ａ】図２１Ａは、本発明の第８の実施形態に係るメモリ素子の構成を示す一部切り欠き平面図である。
【図２１Ｂ】図２１Ｂは、本発明の第８の実施形態に係るメモリ素子の構成を示す断面図（図２１ＡのＸ−Ｘ’線断面図）である。
【図２２Ａ】図２２Ａは、本発明の第８の実施形態に係るメモリ素子の製造工程（第１配線および第１の層間絶縁膜形成工程）を示す断面図である。
【図２２Ｂ】図２２Ｂは、本発明の第８の実施形態に係るメモリ素子の製造工程（第２の層間絶縁膜形成工程）を示す断面図である。
【図２２Ｃ】図２２Ｃは、本発明の第８の実施形態に係るメモリ素子の製造工程（めっき処理工程）を示す断面図である。
【図２３Ａ】図２３Ａは、本発明の第９の実施形態に係るメモリ素子の構成を示す一部切り欠き平面図である。
【図２３Ｂ】図２３Ｂは、本発明の第９の実施形態に係るメモリ素子の構成を示す断面図（図２３ＡのＸ−Ｘ’線断面図）である。
【図２４Ａ】図２４Ａは、本発明の第９の実施形態に係るメモリ素子の製造工程（第２電極形成工程）を示す断面図である。
【図２４Ｂ】図２４Ｂは、本発明の第９の実施形態に係るメモリ素子の製造工程（第２の層間絶縁膜形成工程）を示す断面図である。
【図２４Ｃ】図２４Ｃは、本発明の第９の実施形態に係るメモリ素子の製造工程（積層膜形成工程）を示す断面図である。
【図２５Ａ】図２５Ａは、本発明の第１０の実施形態に係るメモリ素子の構成を示す一部切り欠き平面図である。
【図２５Ｂ】図２５Ｂは、本発明の第１０の実施形態に係るメモリ素子の構成を示す断面図（図２５ＡのＸ−Ｘ’線断面図）である。
【図２６Ａ】図２６Ａは、本発明の第１０の実施形態に係るメモリ素子の製造工程（第２配線形成工程）を示す断面図である。
【図２６Ｂ】図２６Ｂは、本発明の第１０の実施形態に係るメモリ素子の製造工程（第３電極膜、非導体膜および第２電極膜形成工程）を示す断面図である。
【図２６Ｃ】図２６Ｃは、本発明の第１０の実施形態に係るメモリ素子の製造工程（積層構造形成工程）を示す断面図である。
【図２６Ｄ】図２６Ｄは、本発明の第１０の実施形態に係るメモリ素子の製造工程（層間絶縁膜形成工程）を示す断面図である。
【図２６Ｅ】図２６Ｅは、本発明の第１０の実施形態に係るメモリ素子の製造工程（メモリセルホール形成工程）を示す断面図である。
【図２６Ｆ】図２６Ｆは、本発明の第１０の実施形態に係るメモリ素子の製造工程（低濃度抵抗変化層形成工程）を示す断面図である。
【図２６Ｇ】図２６Ｇは、本発明の第１０の実施形態に係るメモリ素子の製造工程（研磨工程）を示す断面図である。
【図２６Ｈ】図２６Ｈは、本発明の第１０の実施形態に係るメモリ素子の製造工程（高濃度抵抗変化層形成工程）を示す断面図である。
【図２６Ｉ】図２６Ｉは、本発明の第１０の実施形態に係るメモリ素子の製造工程（第１電極形成工程）を示す断面図である。
【図２７Ａ】図２７Ａは、本発明の他の実施形態に係るメモリ素子の構成を示す断面図である。
【図２７Ｂ】図２７Ｂは、本発明の他の実施形態に係る半導体記憶装置の構成の一例を示す図である。
【発明を実施するための形態】
【００４４】
以下、本発明の実施形態について、図面を参照しながら説明する。なお、同じ構成要素については同じ符号を付しており、その説明は省略する場合がある。
【００４５】
また、本発明において、「基板の上に形成する」とは、一般的な解釈に従って、基板の上に、直接、構造物を形成する場合と、基板の上に他のものを介して形成する場合との双方を意味する。また、「層間絶縁膜」とは、メモリ素子の製造プロセスにおいて一つのプロセスで形成される層間絶縁膜と、メモリ素子の製造プロセスにおいては複数のプロセスでそれぞれ形成された複数の層間絶縁膜が一つに合体してなる層間絶縁膜との双方を指す場合もある。また、メモリ素子やビアホール、配線の形状については模式的なものであり、メモリ素子およびビアホールの平面視形状における長方形とは四隅が完全な直角の場合に加え四隅に丸みを帯びているものも含まれる。さらに、その個数等についても図示しやすい個数としており、図示されている個数に限定されるものではない。
【００４６】
また、本発明において、メモリ素子内に形成されるダイオードとは、金属−非導体（半導体もしくは絶縁体）−金属の構成からなり、正負両方のバイアス条件で整流特性を備える双方向ダイオードを指す。
【００４７】
なお、本明細書では１層のクロスポイント型メモリアレイについて、その下側配線上に形成されるメモリ素子について例を上げて発明を説明しているが、本発明は１層のクロスポイント型メモリアレイにのみ限定されるものではなく、２層以上のクロスポイント型メモリアレイについても、下側配線とその上に形成されるメモリ素子について同様の効果が得られる。
【００４８】
本発明に係るメモリ素子の特徴的な構成は、抵抗変化層が高抵抗層と低抵抗層の積層構造で構成され、抵抗変化層における高抵抗層側の電極（第１電極）を、一つの抵抗変化層に対して複数個対応するように構成し、さらに、この高抵抗層とほぼ同じ素子面積を持つダイオードを、高抵抗層に対して直列接続となるように第２電極に接続した点にある。
【００４９】
これにより、複数の個別の第１電極と、共通の抵抗変化層、共通の第２電極、共通の非導体層、および共通の第３電極とによって、１つのメモリセル内において、複数の第１電極と同数の複数の抵抗変化素子および共通の１つのダイオードが構成されるので、１つの抵抗変化素子に対して１つのダイオードを形成する場合に比べて、ダイオードの抵抗変化素子に対する素子面積を大きくし、かつ全体の素子面積を小さくすることができる。従って、結果として、１つの抵抗変化素子に対するダイオードの許容電流を実質的に大きくすることができ、初期ブレーク動作時および抵抗変化動作時の電流によるダイオードの破壊を防ぐことができる。
【００５０】
さらに、各メモリ素子個別に抵抗変化素子とダイオードを１つずつ形成する場合に比べて、抵抗変化層およびダイオードの加工寸法をメモリ素子の最小設計寸法よりも大きくすることができるので、特殊な微細加工技術を用いることなくメモリ素子を微細化することができる。以下、本発明に係るメモリ素子（不揮発性記憶素子）については、一つのメモリ素子内に形成される抵抗変化素子が２つの場合を例に説明するが、一つのメモリ素子内に形成される抵抗変化素子は３つ以上であっても構わない。
【００５１】
（第１の実施形態）
以下、本発明の第１の実施形態に係るメモリ素子、メモリ素子の製造方法、半導体記憶装置、半導体記憶装置の書き込み動作および読み出し動作について、図面を参照しながら説明する。
【００５２】
［メモリ素子の構成］
まず、本発明の第１の実施形態に係るメモリ素子１００について、図１Ａおよび図１Ｂを用いて説明する。図１Ａは、本発明の第１の実施形態に係るメモリ素子の構成を示す一部切り欠き平面図である。また、図１Ｂは、図１ＡのＸ−Ｘ’線に沿って切断した本発明の第１の実施形態に係るメモリ素子の構成を示す断面図である。
【００５３】
図１Ａおよび図１Ｂに示すように、本発明の第１の実施形態に係るメモリ素子１００は、プレーナー型のメモリ素子であって、２つの第１電極１１ａおよび１１ｂと、第２電極１２と、第３電極１３と、第１電極１１ａおよび１１ｂと第２電極１２との間に形成された抵抗変化層２０と、第２電極１２と第３電極１３との間に形成された非導体層３０とを備える。抵抗変化層２０は、第１電極１１ａおよび１１ｂ側に形成された高濃度抵抗変化層２１と、第２電極１２側に形成された低濃度抵抗変化層２２とを有する。
【００５４】
本実施形態に係るメモリ素子１００において、２つの第１電極１１ａおよび１１ｂは、白金（Ｐｔ）やイリジウム（Ｉｒ）等の金属で構成され、それぞれ基板１０に接するようにして、基板１０の上に形成される。第１電極１１ａと第１電極１１ｂとは、所定の間隔で平行に配置される。
【００５５】
高濃度抵抗変化層２１は、２つの第１電極１１ａおよび１１ｂの上面と接合するようにして、第１電極１１ａおよび１１ｂの上に形成される。また、高濃度抵抗変化層２１は、第１電極１１ａと第１電極１１ｂとを跨ぐようにして形成される。高濃度抵抗変化層２１中の酸素濃度は、低濃度抵抗変化層２２中の酸素濃度よりも高くなるように形成する。
【００５６】
低濃度抵抗変化層２２は、酸素不足型の金属酸化物で構成され、高濃度抵抗変化層２１の上面と接合するように、高濃度抵抗変化層２１の上に形成される。低濃度抵抗変化層２２中の酸素濃度は、高濃度抵抗変化層２１中の酸素濃度よりも低くなるように形成する。ここで、酸素不足型の金属酸化物とは、化学量論的組成を有する金属酸化物より、含まれる酸素含有量が少ない金属酸化物のことである。化学量論的組成を有する金属酸化物は通常絶縁体であるが、酸素不足型の金属酸化物は、半導体的な特性を示す事が多い。
【００５７】
第２電極１２は、窒化タンタル（ＴａＮ）等で構成され、低濃度抵抗変化層２２の上面と接合するように、低濃度抵抗変化層２２上に形成される。
【００５８】
非導体層３０は、窒素不足型窒化シリコン（ＳｉＮx）等で構成され、第２電極１２の上面と接合するように、第２電極１２の上に形成される。ここで、窒素不足型窒化シリコンとは、化学量論的組成を有する窒化シリコン（Ｓｉ3Ｎ4）より含まれる窒素含有量が少ない窒化シリコンのことである。化学量論的組成を有する窒化シリコンは通常絶縁体であるが、窒素不足型の窒化シリコンは、半導体的な特性を示す。
【００５９】
第３電極１３は、窒化タンタル（ＴａＮ）等で構成され、非導体層３０の上面と接合するように、非導体層３０の上に形成される。
【００６０】
さらに、第１電極１１ａおよび１１ｂと、高濃度抵抗変化層２１と、低濃度抵抗変化層２２と、第２電極１２と、非導体層３０と、第３電極１３とで構成される積層構造の周囲を覆うようにして層間絶縁膜４０が形成されている。
【００６１】
また、メモリ素子１００は、第３電極１３の上面に電気的に接合されたプラグ５０を介して、第２配線６０と電気的に接続されている。プラグ５０によって、第１電極１１ａおよび１１ｂと、第２配線６０の間の距離を確保することができ、配線間容量を低減することができる。
【００６２】
本実施形態に係るメモリ素子１００は、第１電極１１ａおよび１１ｂと抵抗変化層２０と第２電極１２との積層構造により、第１電極の個数と同数の抵抗変化素子１００Ｒが構成されている。本実施形態では、第１電極１１ａおよび第１電極１１ｂの２つの第１電極と、１つの抵抗変化層２０と、１つの第２電極１２とによって、第１抵抗変化素子１００Ｒａと第２抵抗変化素子１００Ｒｂとの２つの抵抗変化素子を有する抵抗変化素子１００Ｒが構成されている。すなわち、第１抵抗変化素子１００Ｒａは、第１電極１１ａ、高濃度抵抗変化層２１、低濃度抵抗変化層２２および第２電極１２によって構成されている。また、第２抵抗変化素子１００Ｒｂは、第１電極１１ｂ、高濃度抵抗変化層２１、低濃度抵抗変化層２２および第２電極１２によって構成されている。このように、第１抵抗変化素子１００Ｒａと第２抵抗変化素子１００Ｒｂにおいては、高濃度抵抗変化層２１、低濃度抵抗変化層２２および第２電極１２はそれぞれ共通しているが、第１電極は第１電極１１ａおよび１１ｂでそれぞれ分離されている。なお、本実施形態において、抵抗変化素子１００Ｒの素子面積は、第１電極１１ａおよび１１ｂと高濃度抵抗変化層２１とが接合する面積（接合面積）の合計と定義する。
【００６３】
さらに、本実施形態に係るメモリ素子１００は、１つの第２電極１２、１つの非導体層３０および１つの第３電極１３の積層構造により、１つのダイオード１００Ｄが構成されている。なお、本実施形態において、ダイオード１００Ｄの素子面積は、第２電極１２と非導体層３０とが接合する面積（接合面積）、および、非導体層３０と第３電極１３とが接合する面積（接合面積）のうちのいずれか小さい方の接合面積と定義する。
【００６４】
次に、本実施形態に係るメモリ素子１００の動作について説明する。
【００６５】
本実施形態に係るメモリ素子１００における高濃度抵抗変化層２１および低濃度抵抗変化層２２を構成する金属酸化物は、一般に酸素濃度が高ければ高いほど高抵抗になる性質を持つ。このため、第１電極１１ａ、１１ｂ側の高濃度抵抗変化層２１の抵抗は、第２電極１２側の低濃度抵抗変化層２２に比べて高くなる。
【００６６】
抵抗変化現象は、高濃度抵抗変化層２１中にフィラメントパスを形成することにより発現する。
【００６７】
そして、抵抗変化層２０に所定の電圧を印加することによって、第１電極１１ａおよび１１ｂ近傍の高濃度抵抗変化層２１中に形成されたフィラメントパス中の酸素イオンが低濃度抵抗変化層２２に移動し、高濃度抵抗変化層２１中のフィラメントパス中の酸素濃度が変化する。これにより、第１抵抗変化素子１００Ｒａおよび第２抵抗変化素子１００Ｒｂの抵抗が変化する。
【００６８】
このとき、高濃度抵抗変化層２１中の酸素イオンの移動は、フィラメントパス中で起こり、フィラメントパス以外の高濃度抵抗変化層２１の領域は高抵抗状態から変化しない。これにより、第１電極１１ａ側において第１抵抗変化素子１００Ｒａを構成することができ、これとは別に、第１電極１１ｂ側において第２抵抗変化素子１００Ｒｂを構成することができる。そして、第１抵抗変化素子１００Ｒａの抵抗値は、第１電極１１ａと第２電極１２との間に印加する電圧によって独立に変化させることができ、また、第２抵抗変化素子１００Ｒｂの抵抗値は、第１電極１１ｂと第２電極１２との間に印加する電圧によって独立に変化させることができる。すなわち、第１抵抗変化素子１００Ｒａと第２抵抗変化素子１００Ｒｂは、第１電極１１ａおよび１１ｂと第２電極１２との間に印加される電圧によって各々独立に抵抗値が変化する。
【００６９】
ここで、本実施形態において、第２電極１２の電位に対して第１電極１１ａあるいは１１ｂの電位が相対的に高電位となる方向で、かつ高抵抗変化層２０を低抵抗状態から高抵抗状態に状態変化させることができる電圧を、ＨＲ化電圧（高抵抗化電圧）と定義する。また、第２電極１２の電位に対して第１電極１１ａあるいは１１ｂの電位が相対的に低電位となる方向で、かつ抵抗変化層２０を高抵抗状態から低抵抗状態に状態変化させることができる電圧を、ＬＲ化電圧（低抵抗化電圧）と定義する。このように、第１抵抗変化素子１００Ｒａおよび第２抵抗変化素子１００Ｒｂのそれぞれは、ＨＲ化電圧またはＬＲ化電圧を印加することによって、低抵抗状態と高抵抗状態とを可逆的に変化させることができる。
【００７０】
以上のとおり、本発明の第１の実施形態に係るメモリ素子１００は、１つのメモリ素子内において、第１抵抗変化素子１００Ｒａと第２抵抗変化素子１００Ｒｂとを含む２つの抵抗変化素子と、この２つの抵抗変化素子に対して共通の１つのダイオード１００Ｄとで構成されている。これにより、１つのダイオード１００Ｄの素子面積を、メモリ素子面積を大きくすることなく１つの抵抗変化素子１００Ｒａ、１００Ｒｂの素子面積よりも大きくすることができる。従って、抵抗変化層を微細化することなく、メモリ素子の大容量化を実現することができる。この結果、ダイオードの許容電流量を実質的に大きくすることができ、初期ブレーク動作時および抵抗変化動作時の電流によるダイオードの破壊を防ぐことができる。
【００７１】
また、抵抗変化層およびダイオードの加工寸法をメモリ素子の最小設計寸法よりも大きくすることができるので、特殊な微細加工技術を用いることなくメモリ素子を実質的に微細化することができる。
【００７２】
なお、本実施形態において、図１Ａに示すように、高濃度抵抗変化層２１から第３電極１３までの積層構造の平面視における形状は長方形で示されているが、長方形のみに限定されるものではない。例えば、当該積層構造の平面視形状を、楕円形や多角形などとしても良い。
【００７３】
また、本実施形態では、図１Ｂに示すように、高濃度抵抗変化層２１から第３電極１３までの積層構造は、基板１０に対して垂直に形成されているが、必ずしも垂直に形成する必要は無い。例えば、実際の作製工程で生ずる断面の傾斜（テーパー形状）や積層構造の側面に凹凸形状がある場合も本発明に含まれる。
【００７４】
また、本実施形態では、図１Ｂに示すように、第２電極１２は抵抗変化素子１００Ｒとダイオード１００Ｄに共通の電極として単層としたが、第２電極１２は必ずしも単層の電極である必要は無い。例えば、抵抗変化素子１００Ｒおよびダイオード１００Ｄで適した電極材料がそれぞれ異なる場合は、第２電極１２は異なる電極材料による２層もしくはそれ以上の積層構造としても良い。
【００７５】
さらに、本実施形態では、図１Ｂに示すように、第１電極１１ａおよび１１ｂは２つの場合について説明されているが、本発明はこれに限定されるものではない。例えば、第１電極が３つ以上の複数の場合でも、これらの複数の第１電極が共通の高濃度抵抗変化層２１に接合されていれば同様の効果が得られる。これは、後述する第２の実施の形態から第５の実施の形態でも同様である。
【００７６】
［メモリ素子の製造方法］
次に、本発明の第１の実施形態に係るメモリ素子１００の製造方法について、図２Ａ〜図２Ｈを用いて説明する。図２Ａ〜図２Ｈは、本発明の第１の実施形態に係るメモリ素子の製造工程を示す断面図である。
【００７７】
まず、図２Ａに示すように、スパッタ法やＣＶＤ法等を用いて基板１０上に導電膜を堆積した後、露光プロセスを用いてマスキングして導電膜をエッチングすることにより、所定形状の第１電極１１ａおよび１１ｂをパターン形成する。
【００７８】
ここで、第１電極１１ａおよび１１ｂの材料としては、高濃度抵抗変化層２１の機能を十分に引き出しやすい材料、即ち抵抗変化させ易い材料であることが好ましく、貴金属材料、例えば白金（Ｐｔ）、パラジウム（Ｐｄ）およびイリジウム（Ｉｒ）の中から選ばれる１つ、あるいは、これらの混合物を用いることが望ましい。なお、本実施形態では、第１電極１１ａおよび１１ｂの材料として、イリジウム（Ｉｒ）を用いた。ここで、抵抗変化させ易い電極材料とは、抵抗変化層を構成する金属の標準電極電位より大きい標準電極電位を有する材料のことである。標準電極電位は酸化されにくさを表すパラメータであり、その値が大きいと酸化されにくい。一般的に貴金属の標準電極電位は大きい。上述した複数の第１電極材料の標準電極電位は、すべて、抵抗変化層を構成する金属（ここでは、後述するＴａ、Ｈｆ、あるいはＺｒ等）の標準電極電位より大きい。酸化されにくい材料を電極材料とすることで、酸素が抵抗変化層と効率よく反応（酸化または還元）する。
【００７９】
また、第１電極１１ａおよび１１ｂの幅は０．５μｍとし、膜厚は５０ｎｍとした。さらに、隣り合う第１電極１１ａと第１電極１１ｂとの間隔は０．５μｍとした。
【００８０】
また、図示していないが、本実施形態に係るメモリ素子を集積回路の記憶素子として用いる場合は、基板として、あらかじめトランジスタ回路などを形成した基板を用いることができる。この場合、そのトランジスタ回路との電気的接続のためのビアホールと第１電極１１ａおよび１１ｂとが接続される。これについては後述する第２から第４の実施形態の説明においても同様である。
【００８１】
次に、図２Ｂに示すように、第１電極１１ａおよび１１ｂを覆うようにして、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯ（テトラエトキシシラン（珪酸エチル）によって形成される二酸化珪素）で構成される層間絶縁膜４０ａを厚さ２００ｎｍで堆積し、その後、例えば化学機械研磨（ＣＭＰ）で第１電極１１ａおよび１１ｂの表面が露出するまで研磨を行うことにより、層間絶縁膜４０ａと第１電極１１ａおよび１１ｂとを含むウェハ表面をおおよそ平坦にする。
【００８２】
なお、この層間絶縁膜４０ａの材料としては、ＴＥＯＳ−ＳｉＯ以外にも、シリコン窒化（ＳｉＮ）膜、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜、あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。さらに、これら材料の積層構造を用いても良い。
【００８３】
次に、図２Ｃに示すように、ウェハ表面全体を覆うように、高濃度抵抗変化層２１となる膜である高濃度抵抗変化膜２１Ｆと低濃度抵抗変化層２２となる膜である低濃度抵抗変化膜２２Ｆを順次堆積する。
【００８４】
ここで、低濃度抵抗変化膜２２Ｆの材料としては、化学量論的組成を有する酸化物と比較して原子比である酸素の含有量が少ない酸化物である酸素不足型の膜を用いる。本実施形態では、これらの膜として、タンタル酸化物を用いた場合について説明する。タンタル酸化物を用いた場合の低濃度抵抗変化膜２２Ｆ（低濃度抵抗変化層２２）の好適な範囲としては、ＴａＯx（０＜ｘ＜２．５）であり、その膜厚は３０ｎｍ以上１００ｎｍ以下である。また、高濃度抵抗変化膜２１Ｆ（高濃度抵抗変化層２１）の好適な範囲としては、ＴａＯy（ｘ＜ｙ）であり、その膜厚は１ｎｍ以上１０ｎｍ以下である。なお、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、ＴａＯxおよびＴａＯyの化学式の酸素組成ｘおよびｙの値をそれぞれ制御することができる。
【００８５】
タンタル酸化物を用いた場合における高濃度抵抗変化膜２１Ｆおよび低濃度抵抗変化膜２２Ｆをスパッタリングによって成膜する時の具体的な製造工程について説明すると、まず、スパッタリング装置内に基板を設置し、スパッタリング装置内を７×１０-4Ｐａ程度まで真空引きする。そして、タンタルをターゲットとして、パワーを２５０Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を３．３Ｐａ、基板の設定温度を３０℃にし、図２Ｂで示した構造の上に、スパッタリングを行う。酸素分圧比を１％から７％に変化させた場合、タンタル酸化物層中の酸素含有率（つまり、酸素原子のＴａ原子に対する組成比）は約４０％（ＴａＯ0.66）から約７０％（ＴａＯ2.3）へと変化する。タンタル酸化物層の組成についてはラザフォード後方散乱法（Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定できる。また、化学量論的組成を有する酸化物とは、タンタル酸化物の場合、絶縁体であるＴａ2Ｏ5をここでは指し、酸素不足型とすることで金属酸化物は半導体的な特性を有するようになる。本実施の形態では、高濃度抵抗変化層２１としてＴａ2Ｏ5膜を６ｎｍ、低濃度抵抗変化層２２としてＴａＯ0.66を５０ｎｍ堆積した。
【００８６】
なお、本実施形態では、低濃度抵抗変化層２２としては酸素不足型のタンタル酸化膜を用いたが、タンタル酸化膜以外の材料を用いることもできる。例えば、酸素不足型のタンタル酸化膜と同様に、酸素不足型の鉄を含む酸化膜や、その他の遷移金属酸化物であるハフニウム（Ｈｆ）やジルコニウム（Ｚｒ）等の酸化物を用いても、同様の積層構造の抵抗変化膜を構成できる。これらの膜の成膜方法にはスパッタ法やＣＶＤ法等が用いられる。
【００８７】
次に、図２Ｄに示すように、高濃度抵抗変化膜２１Ｆおよび低濃度抵抗変化膜２２Ｆの成膜に続いて、第２電極１２となる第２電極膜１２Ｆをウェハ表面に堆積する。この第２電極膜１２Ｆの材料としては、第１電極１１ａおよび１１ｂと同じ材料を用いることができる。あるいは、第２電極１２としては、低濃度抵抗変化層２２の第２電極１２側の界面の抵抗を低抵抗に保ち易い電極、即ち抵抗変化しにくい電極（第１電極よりも標準電極電位が小さい電極）であることが好ましいことから、第２電極膜１２Ｆの材料としては、銅（Ｃｕ）、チタン（Ｔｉ）、タングステン（Ｗ）またはタンタル（Ｔａ）、あるいはこれらの材料の窒化物の中から選ばれる少なくとも１種で構成される金属を用いても良い。また、これらの材料の成膜方法としてはスパッタ法やＣＶＤ法等を用いることができる。本実施形態では、第２電極膜１２Ｆとして、スパッタ法により、膜厚が３０ｎｍの窒化タンタル（ＴａＮ）を堆積した。
【００８８】
続いて、同図に示すように、非導体層３０となる非導体膜３０Ｆをウェハ表面に堆積する。非導体膜３０Ｆの材料としては、例えば窒素不足型窒化シリコン（ＳｉＮx）が用いられる。
【００８９】
このような半導体特性を有するＳｉＮx膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタ法により形成することができ、窒素の組成ｘを変化させることによって、そのバンドギャップを変化させることができ、ダイオードの電流−電圧特性を調節することができる。なお、非導体膜３０Ｆの成膜方法としては、例えば、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ／Ｎ2流量を１８ｓｃｃｍ／２ｓｃｃｍとして製作すればよい。本実施形態では、非導体膜３０Ｆとして、ＳｉＮx（ｘ＝０．６）を１５ｎｍ堆積した。
【００９０】
続いて、同図に示すように、第３電極１３となる第３電極膜１３Ｆをウェハ表面に堆積する。第３電極膜１３Ｆの材料は、第２電極１２と同じ材料を用いることができる。本実施形態では、第３電極膜１３Ｆとして、スパッタ法を用いて窒化タンタル（ＴａＮ）を３０ｎｍ堆積した。なお、堆積方法としては、スパッタ法だけでなく、ＣＶＤ法等を用いても良い。
【００９１】
これにより、第１電極１１ａおよび１１ｂ上に、高濃度抵抗変化膜２１Ｆ、低濃度抵抗変化膜２２Ｆ、第２電極膜１２Ｆ、非導体膜３０Ｆおよび第３電極膜１３Ｆで構成される積層膜を形成することができる。
【００９２】
次に、図２Ｅに示すように、上記の積層膜に対し、露光プロセスを用いてマスキングしてエッチングすることにより、所定の寸法でかつ第１電極１１ａと第１電極１１ｂとに跨る形状で、高濃度抵抗変化層２１、低濃度抵抗変化層２２、第２電極１２、非導体層３０および第３電極１３で構成される積層構造を形成する。本実施形態では、エッチング後における積層構造の平面視形状は、１．５μｍ×０．５μｍの長方形とした。また、積層構造の長辺方向は、第１電極１１ａと第１電極１１ｂとに跨る方向とした。
【００９３】
次に、図２Ｆに示すように、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯで構成された層間絶縁膜４０ｂを厚さ６００ｎｍで堆積し、層間絶縁膜を上方に延長し、続いて、化学機械研磨（ＣＭＰ）で第３電極１３上の層間絶縁膜の膜厚が２００ｎｍになるまで研磨して、ウェハ表面をおおよそ平坦にする。これにより、第１電極１１ａおよび１１ｂと、高濃度抵抗変化層２１と、低濃度抵抗変化層２２と、第２電極１２と、非導体層３０と、第３電極１３との積層構造の周囲に、層間絶縁膜４０を形成することができる。
【００９４】
なお、この層間絶縁膜４０ｂの材料としては、ＴＥＯＳ−ＳｉＯ以外にも、シリコン窒化（ＳｉＮ）膜、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜、あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。さらに、これら材料の積層構造を用いても良い。
【００９５】
次に、図２Ｇに示すように、第３電極１３上の層間絶縁膜４０中に埋め込むようにしてプラグ５０を形成する。プラグ５０は、以下のように形成することができる。すなわち、図２Ｆの層間絶縁膜４０に第３電極１３表面に達するまでのビアホール（径２６０ｎｍ）を形成する。このビアホールの形成は、一般的な半導体プロセス技術を用いれば容易に形成することができる。ビアホールを形成した後は、例えばＣＶＤ法を用いてタングステン（Ｗ）で構成されたプラグ５０となる導体膜を形成し、その後、例えばＣＭＰを行うことで、図２Ｇに示すような構造を形成することができる。なお、プラグ５０としては、タングステン（Ｗ）以外にも、例えば、銅（Ｃｕ）またはアルミニウム（Ａｌ）を用いることもできる。
【００９６】
次に、図２Ｈに示すように、第２配線６０を形成する。第２配線６０は、以下のように形成することができる。すなわち、図２Ｇに示される構造体の表面にスパッタ法やＣＶＤ法等を用いて配線用の導電膜を堆積した後、露光プロセスを用いてフォトレジストマスクを形成しエッチングすることにより、所定形状の第２配線６０をパターン形成する。この第２配線６０の材料としては、一般的な半導体プロセスの配線工程で用いられる、Ａｌ、Ａｌ−Ｃｕ合金、Ｔｉ−Ａｌ−Ｎ合金、もしくは、ダマシンプロセスで形成したＣｕ配線等を用いることができる。本実施形態では、第２配線６０として、スパッタ法により堆積したＡｌ膜を用いた。また、第２配線６０の厚さは２００ｎｍ〜４００ｎｍとし、幅は約０．５μｍとした。
【００９７】
これにより、本発明の第１の実施形態に係るメモリ素子１００を作製することができる。なお、本実施形態に係る製造方法によってメモリ素子１００を作製した場合、第１電極１１ａ、１１ｂと第２電極１２との間に印加する電圧については、例えばＬＲ化電圧は、その絶対値が１．５Ｖの場合、ＨＲ化電圧は、その絶対値が２．０Ｖ程度とする。また、ダイオード１００Ｄの閾値電圧（ダイオードがオフ状態、例えばダイオードに流れる電流が１μＡとなる電圧）の絶対値は、例えば２．３Ｖ程度とする。
【００９８】
［半導体記憶装置の構成］
次に、本発明の第１の実施形態に係る半導体記憶装置２０００について、図３を用いて説明する。図３は、本発明の第１の実施形態に係る半導体記憶装置の構成の一例を示す図である。
【００９９】
本発明の第１の実施形態に係る半導体記憶装置２０００は、図１Ａおよび図１Ｂに示す本発明の第１の実施形態に係るメモリ素子１００を用いて構成される抵抗変化型の不揮発性記憶装置であって、クロスポイント型のメモリセルアレイ２１００と、メモリセルアレイ２１００の行方向（Ｘ方向）に沿って延在する複数のワード線ＷＬと、メモリセルアレイ２１００の列方向（Ｙ方向）に沿って延在する複数のビット線ＢＬとを備える。
【０１００】
複数のワード線ＷＬは複数のビット線ＢＬと立体交差しており、複数のワード線ＷＬと複数のビット線ＢＬとの各立体交差点に対応してメモリ素子１００が形成されている。
【０１０１】
メモリセルアレイ２１００は、ｐ行ｑ列（ｐ、ｑは自然数である）のマトリクス状にメモリセルＭｉｊ（ｉ、ｊは自然数であり、ｉ≦ｐ、ｊ≦ｑの関係を満たす）が配列されている。メモリセルアレイ２１００の各メモリセルＭｉｊは、図１Ａおよび図１Ｂに示す本発明の第１の実施形態に係るメモリ素子１００によって構成されており、１つの双方向ダイオードＤｉｊと、２つの抵抗変化素子である第１抵抗変化素子Ｒｉｊ１および第２抵抗変化素子Ｒｉｊ２とから構成されている。
【０１０２】
双方向ダイオードＤｉｊは、正負の双方向に閾値電圧（例えば、その絶対値を共に２．３Ｖとする）を有する電流制御素子であって、各メモリセルＭｉｊにおいて、当該双方向ダイオードＤｉｊの一端は、ワード線ＷＬｉに接続されている。本実施形態において、双方向ダイオードＤｉｊの一端は、図１Ａおよび図１Ｂにおける第３電極１３に相当し、ワード線ＷＬｉが第２配線６０に相当する。すなわち、本実施形態では、ワード線ＷＬｉは、ビット線ＢＬｊ１およびＢＬｊ２よりも上層の配線で構成されている。また、各双方向ダイオードＤｉｊの他端は、第１抵抗変化素子Ｒｉｊ１の他端（ビット線ＢＬｊ１と接続されていない側の電極）に接続されるとともに、第２抵抗変化素子Ｒｉｊ２の他端（ビット線ＢＬｊ２と接続されていない側の電極）に接続されている。
【０１０３】
また、第１抵抗変化素子Ｒｉｊ１および第２抵抗変化素子Ｒｉｊ２は、それぞれＨＲ化電圧（例えば、その絶対値は２．０Ｖ）の印加によって低抵抗状態から高抵抗状態となり、ＬＲ化電圧（例えば、その絶対値は１．５Ｖ）の印加によって高抵抗状態から低抵抗状態に変化する抵抗変化素子であって、各メモリセルＭｉｊにおいて、第１抵抗変化素子Ｒｉｊ１の一端（双方向ダイオードＤｉｊ側とは反対側）は、ビット線ＢＬｊ１に接続されている。また、第２抵抗変化素子Ｒｉｊ２の一端（双方向ダイオードＤｉｊ側とは反対側）は、ビット線ＢＬｊ２に接続されている。すなわち、第１抵抗変化素子Ｒｉｊ１と第２抵抗変化素子Ｒｉｊ２の互いに接続されていない方の電極は、それぞれ別々のビット線に接続されている。本実施形態では、図１Ａおよび図１Ｂにおける第１電極１１ａ、１１ｂは、第１抵抗変化素子Ｒｉｊ１と第２抵抗変化素子Ｒｉｊ２の互いに接続されていない方の電極とビット線ＢＬｊ１（ビット線ＢＬｊ２）とを兼用している。すなわち、本実施形態では、ビット線ＢＬｊ１およびＢＬｊ２は、ワード線ＷＬｉよりも下層の配線で構成されている。なお、上述のとおり、第１抵抗変化素子Ｒｉｊ１の他端および第２抵抗変化素子Ｒｉｊ２の他端は、双方向ダイオードＤｉｊ側の電極が互いに接続されて構成されている。
【０１０４】
なお、後述する第２から第１０の実施形態でのメモリ素子を用いた場合も同様にしてクロスポイント型のメモリセルアレイを構成することができる。また、ビット線ＢＬｊ１およびＢＬｊ２の配線抵抗を小さくするために、第１電極１１ａおよび１１ｂに沿って第１電極よりも低抵抗の配線を形成する構成としても良い。
【０１０５】
さらに、本実施形態に係る半導体記憶装置２０００は、読み出しワード線選択回路２２００と、読み出しビット線選択回路２３００と、書き込みワード線選択回路２４００と、書き込みビット線選択回路２５００と、書き込み方向選択回路２６００と、第１の電流センス回路２７０１と、第２の電流センス回路２７０２とを備える。
【０１０６】
読み出しワード線選択回路２２００は、複数のワード線ＷＬｉの各々の一方の端（図中左端）に接続される複数のスイッチを備え、半導体記憶装置２０００が読み出し動作を行う際、外部からのアドレス信号に応じてスイッチを制御して、読み出し対象のメモリセルの第３電極に第１電位が供給されるようにワード線を選択する。すなわち、読み出しワード線選択回路２２００は、読み出し対象とする第１抵抗変化素子Ｒｉｊ１または第２抵抗変化素子Ｒｉｊ２を含むメモリセルＭｉｊに接続されたワード線ＷＬｉのみを選択し、読み出し対象のメモリセルＭｉｊの第３電極に読み出し電圧Ｖｒｅａｄを印加する。
【０１０７】
読み出しビット線選択回路２３００は、複数のビット線ＢＬｊ１およびＢＬｊ２の各々の一方の端（図中下端）に接続される複数のスイッチを備え、半導体記憶装置２０００が読み出し動作を行う際、外部からのアドレス信号に応じてスイッチを制御して、読み出し対象のメモリ素子における複数の第１電極のそれぞれに、同電位でかつ第１電位とは異なる第２電位を同時に与えるようにビット線を選択する。すなわち、読み出しビット線選択回路２３００は、読み出し対象とする第１抵抗変化素子Ｒｉｊ１または第２抵抗変化素子Ｒｉｊ２を含むメモリセルＭｉｊに接続された隣り合う２本のビット線ＢＬｊ１およびビット線ＢＬｊ２を選択し、読み出し対象のメモリセルＭｉｊにおける２つの第１電極に電源ＶＳＳを同時に印加する。なお、このとき、電源ＶＳＳが供給されるビット線は、第１の電流センス回路２７０１および第２の電流センス回路２７０２に接続される。
【０１０８】
書き込みワード線選択回路２４００は、複数のワード線ＷＬｉの各々の他方の端（図中右端）に接続される複数のスイッチを備え、半導体記憶装置２０００が書き込み動作を行う際、外部からのアドレス信号に応じてスイッチを制御して、書き込み対象とする第１抵抗変化素子Ｒｉｊ１または第２抵抗変化素子Ｒｉｊ２を含むメモリセルＭｉｊに接続されたワード線ＷＬｉのみを選択する。
【０１０９】
書き込みビット線選択回路２５００は、複数のビット線ＢＬｊ１およびＢＬｊ２の各々の他方の端（図中上端）に接続される複数のスイッチを備え、半導体記憶装置２０００が書き込み動作を行う際、外部からのアドレス信号に応じてスイッチを制御して、書き込み対象とする第１抵抗変化素子Ｒｉｊ１（または第２抵抗変化素子Ｒｉｊ２）に接続されたビット線ＢＬｊ１（またはビット線ＢＬｊ２）のみを選択する。
【０１１０】
書き込み方向選択回路２６００は、書き込みワード線選択回路２４００と書き込みビット線選択回路２５００とに接続されるスイッチを備え、書き込む値に応じてスイッチを制御して、第１抵抗変化素子Ｒｉｊ１または第２抵抗変化素子Ｒｉｊ２に印加する電圧の方向を切り替える。すなわち、書き込み方向選択回路２６００によって、第１抵抗変化素子Ｒｉｊ１および第２抵抗変化素子Ｒｉｊ２の抵抗状態（高抵抗状態または低抵抗状態）を変化させることができる。図３に示すように、ＨＲ化用電源及びＬＲ化用電源は、それぞれ、選択された抵抗変化素子にＨＲ化電圧及びＬＲ化電圧が印加されるように、選択されたビット線に所定の電圧を出力する。
【０１１１】
第１の電流センス回路２７０１は、読み出し動作時において、電源ＶＳＳに接続される隣り合う２本のビット線ＢＬｊ１およびビット線ＢＬｊ２のうち、ビット線ＢＬｊ１に流れる電流を検知する。
【０１１２】
第２の電流センス回路２７０２は、読み出し動作時において、電源ＶＳＳに接続される隣り合う２本のビット線ＢＬｊ１およびビット線ＢＬｊ２のうち、ビット線ＢＬｊ２に流れる電流を検知する。
【０１１３】
このように第１の電流センス回路２７０１と第２の電流センス回路２７０２とは、読み出しビット線選択回路２３００を介して、複数のビット線に対して交互に接続される。
【０１１４】
第１の電流センス回路２７０１と第２の電流センス回路２７０２とによって、ビット線ＢＬｊ１およびビット線ＢＬｊ２を流れる電流をそれぞれ検知することにより、第１抵抗変化素子Ｒｉｊ１および第２抵抗変化素子Ｒｉｊ２の抵抗状態を判別し、これにより、読み出し対象のメモリセルの情報を読み出すことができる。
【０１１５】
なお、本実施形態では、読み出しワード線選択回路２２００と書き込みワード線選択回路２４００は、ワード線ＷＬｉの異なる端にそれぞれ接続したが、必ずしもこのような構成である必要は無く、ワード線ＷＬｉの同じ端にそれぞれ接続し、読み出しワード線選択回路２２００と書き込みワード線選択回路２４００とが並列に接続される構成としても良い。
【０１１６】
また同様に、読み出しビット線選択回路２３００と書き込みビット線選択回路２５００は、ビット線ＢＬｊ１およびＢＬｊ２の異なる端にそれぞれ接続したが、必ずしもこのような構成である必要は無く、ビット線ＢＬｊ１およびＢＬｊ２の同じ端にそれぞれ接続し、読み出しビット線選択回路２３００と書き込みビット線選択回路２５００が並列に接続される構成としても良い。
【０１１７】
また、本実施形態では、クロスポイント型のメモリセルアレイ２１００は、図３に示すように３行６列の１８ビット分のみしか図示されておらず、比較的わずかな数のメモリ素子１００を有するように示されているが、これに限定されるものではなく、より多数のメモリ素子を含むように構成することができる。例えば、メモリセルアレイ２１００を、１０２４個×１０２４個のメモリ素子１００をマトリクス状に配列したアレイ構成とし、１０２４本のワード線ＷＬｉと２０４８本のビット線ＢＬｊ１およびＢＬｊ２とを含む構成としても良い。また、実施する場合には、任意の個数のｐ個×ｑ個のアレイ構成を使用することができる。さらに、メモリセルアレイ２１００、ワード線ＷＬｉ、ビット線ＢＬｊ１およびビット線ＢＬｊ２からなるメモリセルアレイを積層方向に多段に積んだ多段構成としても良い。
【０１１８】
以上、本発明の第１の実施形態に係る半導体記憶装置２０００は、第１の実施形態に係るメモリ素子１００を有しているので、メモリ素子１００内に含まれる双方向ダイオードの許容電流量を大きくすることができる。これにより、特に、初期ブレーク動作時および書き込み動作時において、双方向ダイオードおよび抵抗変化素子を流れる電流によって発生する双方向ダイオードの特性劣化および素子破壊の発生確率を小さくすることができる。さらに、読み出し動作においては、メモリ素子に含まれる第１抵抗変化素子および第２抵抗変化素子の抵抗状態を同時に読み出すことが可能となる。以下、本発明の第１の実施形態に係る半導体記憶装置２０００における書き込み動作および読み出し動作について詳述する。
【０１１９】
［半導体記憶装置の書き込み動作］
まず、本発明の第１の実施形態に係る半導体記憶装置２０００の書き込み動作の一例について、図４および図５を用いて説明する。図４は、本発明の第１の実施形態に係る半導体記憶装置における書き込み動作のフローチャートである。また、図５は、本発明の第１の実施形態に係る半導体記憶装置における書き込み動作を説明する図である。
【０１２０】
なお、本実施形態では、図５に示すように、メモリセルＭ２２における第１抵抗変化素子Ｒ２２１（低抵抗状態）を高抵抗状態に書き込む動作を例にして説明する。
【０１２１】
まず、図４に示すように、アドレス信号に応じて書き込みワード線選択回路２４００のスイッチを制御することにより、書き込み対象の抵抗変化素子を含むメモリセルが接続されたワード線と書き込み方向選択回路２６００とを接続する（Ｓ２０１１）。本実施形態では、書き込み対象の抵抗変化素子が第１抵抗変化素子Ｒ２２１であるので、図５に示すように、ワード線ＷＬ２のみを書き込み方向選択回路２６００に接続する。なお、ワード線ＷＬ２以外のワード線は、例えばフローティングな状態にする。また、非選択のメモリセルのダイオードがオンしないような電圧を印加してもよい。
【０１２２】
次に、アドレス信号に応じて書き込みビット線選択回路２５００のスイッチを制御することにより、書き込み対象の抵抗変化素子が接続されたビット線と書き込み方向選択回路２６００とを接続する（Ｓ２０１２）。本実施形態では、書き込み対象の抵抗変化素子が第１抵抗変化素子Ｒ２２１であるので、図５に示すように、ビット線ＢＬ２１のみを書き込み方向選択回路２６００に接続する。なお、ビット線ＢＬ２１以外のビット線はフローティングな状態にする。
【０１２３】
また、この時点では、読み出しワード線選択回路２２００および読み出しビット線選択回路２３００のスイッチは全てオフの状態である。
【０１２４】
続いて、書き込み方向選択回路２６００を動作させることで、書き込み対象の抵抗変化素子にＨＲ化電圧を印加する（Ｓ２０１３）。本実施形態では、書き込み対象の抵抗変化素子が第１抵抗変化素子Ｒ２２１であるので、図５に示すように、ワード線ＷＬ２とビット線ＢＬ２１を通して、第１抵抗変化素子Ｒ２２１に対してＨＲ化電圧ＶＨＲを印加して、第１抵抗変化素子Ｒ２２１を高抵抗状態にする。このとき、ＨＲ化電圧ＶＨＲを印加する時間は、抵抗変化素子の特性に合わせて書き込み方向選択回路２６００を動作させる時間によって調整することができ、本実施形態では１００ｎｓとした。また、一例として、ワード線ＷＬ２とビット線ＢＬ２１間にＨＲ化用電源から印加される電圧の絶対値は４．４Ｖ（＞（（抵抗変化素子Ｒ２２１のＨＲ化電圧２．０Ｖ）＋（ダイオードＤ２２の閾値電圧２．３Ｖ）））とした。
【０１２５】
その後、書き込みワード線選択回路２４００および書き込みビット線選択回路２５００のスイッチを全てオフにすることで、メモリセルＭ２２における第１抵抗変化素子Ｒ２２１への高抵抗化書き込み動作が終了する（Ｓ２０１４）。
【０１２６】
また、図示しないが、第１抵抗変化素子Ｒ２２１（高抵抗状態）を低抵抗状態にする場合も同様のシーケンスによって行うことができる。第１抵抗変化素子Ｒ２２１を低抵抗状態にする場合は、ワード線ＷＬ２とビット線ＢＬ２１を通して、第１抵抗変化素子Ｒ２２１に対してＬＲ化電圧ＶＬＲを印加するように書き込み方向選択回路２６００を動作させる。このとき、ワード線ＷＬ２とビット線ＢＬ２１間にＬＲ化用電源から印加される電圧の絶対値は３．９Ｖ（＞（（抵抗変化素子Ｒ２２１のＬＲ化電圧１．５Ｖ）＋（ダイオードＤ２２の閾値電圧２．３Ｖ）））とし、ＬＲ化電圧ＶＬＲの印加時間は１００ｎｓとすればよい。
【０１２７】
なお、図４および図５では、第１抵抗変化素子を高抵抗状態にする場合について説明したが、第２抵抗変化素子を高抵抗状態にする場合についても同様である。また、第２抵抗変化素子を低抵抗状態にする場合も同様である。
【０１２８】
また、図５では、ＨＲ化用電源およびＬＲ化用電源は共に定電圧源とし、書き込み方向選択回路２６００の動作時間によって、ＨＲ化電圧ＶＨＲおよびＬＲ化電圧ＶＬＲを第１抵抗変化素子Ｒ２２１に印加する時間を制御しているが、これに限らない。例えば、ＨＲ化電圧ＶＨＲおよびＬＲ化電圧ＶＬＲを電圧パルスとし、そのパルス幅で抵抗変化素子Ｒ２２１に印加する時間を制御する方式としても良い。
【０１２９】
［半導体記憶装置の読み出し動作］
次に、本発明の第１の実施形態に係る半導体記憶装置２０００の読み出し動作について、図６および図７を用いて説明する。図６は、本発明の第１の実施形態に係る半導体記憶装置における読み出し動作のフローチャートである。また、図７は、本発明の第１の実施形態に係る半導体記憶装置における読み出し動作を説明する図である。
【０１３０】
なお、本実施形態では、図７に示すように、メモリセルＭ２２における第１抵抗変化素子Ｒ２２１および第２抵抗変化素子Ｒ２２２の読み出し動作を例にして説明する。
【０１３１】
まず、図６に示すように、アドレス信号に応じて読み出しビット線選択回路２３００のスイッチを制御することにより、読み出し対象のメモリセルにおいて、第１抵抗変化素子が接続されたビット線を第１の電流センス回路２７０１に接続するととともに、第２抵抗変化素子が接続されたビット線を第２の電流センス回路２７０２に接続する（Ｓ２０２１）。本実施形態では、読み出し対象の抵抗変化素子が第１抵抗変化素子Ｒ２２１および第２抵抗変化素子Ｒ２２２であるので、図７に示すように、第１抵抗変化素子Ｒ２２１が接続されたビット線ＢＬ２１は第１の電流センス回路２７０１に接続し、第２抵抗変化素子Ｒ２２２が接続されたビット線ＢＬ２２は第２の電流センス回路２７０２にそれぞれ接続する。なお、その他のワード線はフローティングな状態にする。
【０１３２】
次に、アドレス信号に応じて読み出しワード線選択回路２２００のスイッチを制御することにより、読み出しみ対象の抵抗変化素子を含むメモリセルが接続されたワード線を読み出し電圧Ｖｒｅａｄに接続する（Ｓ２０２２）。本実施形態では、読み出し対象の抵抗変化素子が第１抵抗変化素子Ｒ２２１および第２抵抗変化素子Ｒ２２２であるので、図７に示すように、ワード線ＷＬ２のみを読み出し電圧Ｖｒｅａｄに接続する。なお、その他のビット線はフローティングな状態にする。
【０１３３】
また、この時点では、書き込みワード線選択回路２４００および書き込みビット線選択回路２５００のスイッチは全てオフの状態である。
【０１３４】
これにより、読み出し対象のメモリセルＭ２２の双方向ダイオードＤ２２に接続されたワード線ＷＬ２に対して所定の電位（第２電位）が与えられるとともに、読み出し対象のメモリセルＭ２２の第１抵抗変化素子Ｒ２２１および第２抵抗変化素子Ｒ２２２に接続されたビット線ＢＬ２１およびビット線ＢＬ２２のそれぞれに対して、同じ電位でかつワード線ＷＬ２に与えた第２電位とは異なる所定の電位（第１電位）が同時に与えられる。このように、第１抵抗変化素子Ｒ２２１と第２抵抗変化素子Ｒ２２２に対して同時に電位を供給するのは、回り込み電流による影響を抑制するためである。すなわち、第１抵抗変化素子Ｒ２２１および第２抵抗変化素子Ｒ２２２が接続されたビット線ＢＬ２１、ＢＬ２２のいずれか一方にのみ電位を供給して読み出し動作を行うと、第１抵抗変化素子Ｒ２２１および第２抵抗変化素子Ｒ２２２の一方から他方へと電流が流れる経路が発生し、正しい抵抗値を読み出すことができなくなるからである。
【０１３５】
続いて、第１の電流センス回路２７０１および第２の電流センス回路２７０２を同時に動作させることにより、第１の電流センス回路２７０１および第２の電流センス回路２７０２に流れる電流値の大小を判別して、読み出し対象の第１抵抗変化素子および第２抵抗変化素子の抵抗状態を判別する（Ｓ２０２３）。本実施形態では、読み出し対象の抵抗変化素子が第１抵抗変化素子Ｒ２２１および第２抵抗変化素子Ｒ２２２であるので、図７に示すように、第１の電流センス回路２７０１および第２の電流センス回路２７０２に流れる電流値の大小を判別することにより、第１抵抗変化素子Ｒ２２１および第２抵抗変化素子Ｒ２２２の抵抗状態が高抵抗状態であるか低抵抗状態であるか、すなわち、ロジックの“１”および“０”のどちらに相当するかを判別する。
【０１３６】
続いて、第１の電流センス回路２７０１および第２の電流センス回路２７０２の出力に基づいて、記憶情報の信号を出力する回路（図示せず）を通じて、半導体記憶装置２０００の外部に信号が出力される。
【０１３７】
その後、読み出しワード線選択回路２２００および読み出しビット線選択回路２３００のスイッチを全てオフにすることで、メモリセルＭ２２における第１抵抗変化素子Ｒ２２１および第２抵抗変化素子Ｒ２２２の読み出し動作が終了する（Ｓ２０２４）。
【０１３８】
ここで、読み出し電圧Ｖｒｅａｄは、双方向ダイオードの電圧に、読み出し時に抵抗変化素子に印加される電圧と、電流センス回路に必要な電圧とを足した電圧になる。電流センス回路に必要な電圧は、電流センス回路の方式によって異なるが、本実施形態では、一般的なカレントミラー回路を入力段に用いる回路方式を用いるため、トランジスタのチャネル抵抗での電圧降下分（例えば０．１Ｖ）が電流センス回路に必要な電圧となる。
【０１３９】
また、読み出し時に抵抗変化素子に印加される電圧は、大きいほど抵抗変化素子を流れる電流が大きくなるため、電流センス回路の動作速度・耐ノイズ性は向上するが、大きくなりすぎるとその電圧により抵抗変化素子自体の抵抗値が変化してしまうため、ＨＲ化電圧もしくはＬＲ化電圧より小さい値とすることが好ましい。本実施形態では、Ｖｒｅａｄ＝３．５Ｖとした。この場合、読み出し時に抵抗変化素子に印加される電圧は、抵抗変化素子の抵抗値によって０．２５〜０．７Ｖの間で変化する。
【０１４０】
次に、本発明の第１の実施形態に係る半導体記憶装置の読み出し動作における電流センス回路に流れる電流のシミュレーション結果について、図８Ａおよび図８Ｂを用いて説明する。図８Ａおよび図８Ｂは、図３に示す本発明の第１の実施形態に係る半導体記憶装置において、第１抵抗変化素子Ｒ２２１および第２抵抗変化素子Ｒ２２２の抵抗状態が、おのおのＨＲおよびＬＲの時の第１の電流センス回路２７０１および第２の電流センス回路２７０２に流れる電流をＳｐｉｃｅ（Ｓｉｍｕｌａｔｉｏｎ  Ｐｒｏｇｒａｍ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｅｍｐｈａｓｉｓ）で計算した結果を示した図である。なお、図８Ａは、第１抵抗変化素子Ｒ２２１および第２抵抗変化素子Ｒ２２２以外は全てＨＲ状態の場合の結果であり、図８Ｂは、第１抵抗変化素子Ｒ２２１および第２抵抗変化素子Ｒ２２２以外は全てＬＲ状態の場合の結果である。また、第１抵抗変化素子Ｒ２２１および第２抵抗変化素子Ｒ２２２におけるＨＲ状態での抵抗値は１００ｋΩとし、ＬＲ状態での抵抗値は１０ｋΩとした。双方向ダイオードＤ２２の閾値電圧は±２．３Ｖとした。ワード線ＷＬｉおよびビット線ＢＬｊ１（ＢＬｊ２）の配線抵抗は、それぞれ０．４Ω／セルおよび０．３３Ω／セルとした。
【０１４１】
図８Ａに示すように、第１抵抗変化素子Ｒ２２１および第２抵抗変化素子Ｒ２２２以外の抵抗変化素子が全てＨＲ状態の場合、第１の電流センス回路２７０１を流れる電流は、第１抵抗変化素子Ｒ２２１が低抵抗状態（以下、「ＬＲの状態」と記す）では、第２抵抗変化素子Ｒ２２２がＬＲ状態であっても高抵抗状態（以下、「ＨＲ状態」と記す）であっても、約３２〜４１μＡの電流が流れていることが分かる。また、第１抵抗変化素子Ｒ２２１がＨＲの状態では、第２抵抗変化素子Ｒ２２２がＬＲの状態であってもＨＲの状態であっても、約５〜８μＡの電流が第１の電流センス回路２７０１を流れることが分かる。
【０１４２】
また、この場合、第２の電流センス回路２７０２を流れる電流は、図８Ａに示すように、第２抵抗変化素子Ｒ２２２がＬＲの状態では、第１抵抗変化素子Ｒ２２１がＬＲの状態であってもＨＲの状態であっても、約３２〜４１μＡの電流が流れていることが分かる。また、第２抵抗変化素子Ｒ２２２がＨＲの状態では、第１抵抗変化素子Ｒ２２１がＬＲの状態であってもＨＲの状態であっても、約５〜８μＡの電流が第２の電流センス回路２７０２を流れることが分かる。
【０１４３】
さらに、図８Ｂに示すように、第１抵抗変化素子Ｒ２２１および第２抵抗変化素子Ｒ２２２以外の抵抗変化素子が全てＬＲ状態の場合、第１の電流センス回路２７０１を流れる電流は、第１抵抗変化素子Ｒ２２１がＬＲの状態では、第２抵抗変化素子Ｒ２２２がＬＲの状態であってもＨＲの状態であっても、約３２〜３９μＡの電流が流れていることが分かる。また、第１抵抗変化素子Ｒ２２１がＨＲの状態では、第２抵抗変化素子Ｒ２２２がＬＲの状態であってもＨＲの状態であっても、約８μＡの電流が第１の電流センス回路２７０１を流れることが分かる。
【０１４４】
また、図８Ｂに示すように、同様に、第１抵抗変化素子Ｒ２２１および第２抵抗変化素子Ｒ２２２以外の抵抗変化素子が全てＬＲ状態の場合、第２の電流センス回路２７０２を流れる電流は、第２抵抗変化素子Ｒ２２２がＬＲの状態では、第１抵抗変化素子Ｒ２２１がＬＲの状態であってもＨＲの状態であっても、約３２〜３９μＡの電流が流れていることが分かる。また、第２抵抗変化素子Ｒ２２２がＨＲの状態では、第１抵抗変化素子Ｒ２２１がＬＲの状態であってもＨＲの状態であっても、約８μＡの電流が第２の電流センス回路２７０２を流れることが分かる。
【０１４５】
以上の図８Ａおよび図８Ｂの結果から明らかなように、本実施形態に係る半導体記憶装置２０００によれば、読み出し対象とするメモリセルの抵抗変化素子の他方の抵抗変化素子の抵抗値や、読み出し対象とするメモリセル以外の抵抗変化素子の抵抗値の如何によらず、第１の電流センス回路２７０１と第２の電流センス回路２７０２に流れる電流に基づいて、読み出し対象のメモリセルにおける第１抵抗変化素子と第２抵抗変化素子の抵抗状態を判別することができる。
【０１４６】
なお、本実施形態では、第１の電流センス回路２７０１および第２の電流センス回路２７０２において、“１”と“０”とを判別する回路は、２０μＡを閾値電流として、設計すれば良い。
【０１４７】
また、第１の電流センス回路２７０１および第２の電流センス回路２７０２を流れる電流が、読み出し対象の抵抗変化素子の抵抗状態以外にも、周りの抵抗変化素子の抵抗状態にも影響を受けて変化するのは、読み出し対象の第１抵抗変化素子Ｒ２２１および第２抵抗変化素子Ｒ２２２が接続されているビット線ＢＬ２１およびＢＬ２２の間に接続されている他の抵抗変化素子（Ｒ１２１、Ｒ１２２、Ｒ３２１、Ｒ３２２）を通しての漏れ電流が発生するためである。また、ワード線を介した漏れ電流も発生するが、これは双方向ダイオードＤ２２によってその値が十分小さく抑えられている。
【０１４８】
さらに、ビット線およびワード線の選択回路、書き込み回路、および読み出し回路は、同様の機能の少なくとも一部を有する回路であればよく、上記実施形態に限定されない。
【０１４９】
（第２の実施形態）
次に、本発明の第２の実施形態に係るメモリ素子およびメモリ素子の製造方法について、図面を参照しながら説明する。なお、本実施形態に係る半導体記憶装置並びに半導体記憶装置の書き込み動作および読み出し動作については第１の実施形態と同様であるので、説明は省略する。
【０１５０】
［メモリ素子の構成］
まず、本発明の第２の実施形態に係るメモリ素子２００について、図９Ａおよび図９Ｂを用いて説明する。図９Ａは、本発明の第２の実施形態に係るメモリ素子の構成を示す一部切り欠き平面図である。また、図９Ｂは、図９ＡのＸ−Ｘ’線に沿って切断した本発明の第２の実施形態に係るメモリ素子の構成を示す断面図である。なお、本実施形態では、第１の実施形態と同様に、一つのメモリ素子内に形成される抵抗変化素子が２つの場合を例にして説明する。
【０１５１】
図９Ａおよび図９Ｂに示す本発明の第２の実施形態に係るメモリ素子２００は、図１Ａおよび図１Ｂに示す本発明の第１の実施形態に係るメモリ素子１００と基本構成は同じである。従って、図９Ａおよび図９Ｂにおいて、図１Ａおよび図１Ｂに示す構成要素と同じ構成要素については同じ符号を付しており、その説明は省略または簡略化する。
【０１５２】
図９Ａおよび図９Ｂに示す本発明の第２の実施形態に係るメモリ素子２００が、本発明の第１の実施形態に係るメモリ素子１００と異なる点は、本実施形態に係るメモリ素子２００では、第１電極２１１ａおよび２１１ｂのそれぞれに沿って第１配線２７０ａおよび２７０ｂが形成されている点である。
【０１５３】
図９Ａおよび図９Ｂに示すように、第１電極２１１ａおよび２１１ｂは、第１の実施形態の第１電極１１ａおよび１１ｂと同様に、高濃度抵抗変化層２１に接合するようにして形成されている。また、第１電極２１１ａおよび２１１ｂの材料は、第１の実施形態の第１電極１１ａおよび１１ｂと同様の材料を用いることができる。
【０１５４】
２つの第１配線２７０ａおよび２７０ｂは、Ｃｕ等の低抵抗の金属で構成され、それぞれ基板１０の上に形成される。また、第１配線２７０ａ、２７０ｂの上には、それぞれ、第１電極２１１ａ、２１１ｂが形成されており、第１配線２７０ａ、２７０ｂは、それぞれ、第１電極２１１ａ、２１１ｂと接合されている。
【０１５５】
本実施形態に係るメモリ素子２００は、第１の実施形態と同様に、第１電極２１１ａおよび２１１ｂと抵抗変化層２０と第２電極１２との積層構造により、第１電極２１１ａおよび２１１ｂの個数と同数の抵抗変化素子２００Ｒが構成されている。本実施形態では、第１電極２１１ａおよび第１電極２１１ｂの２つの第１電極と、１つの抵抗変化層２０と、１つの第２電極１２とによって、１つのメモリセル内に、第１抵抗変化素子２００Ｒａと第２抵抗変化素子２００Ｒｂとの２つの抵抗変化素子を有する抵抗変化素子２００Ｒが構成されている。すなわち、第１抵抗変化素子２００Ｒａは、第１電極２１１ａ、高濃度抵抗変化層２１、低濃度抵抗変化層２２および第２電極１２によって構成されている。また、第２抵抗変化素子２００Ｒｂは、第１電極２１１ｂ、高濃度抵抗変化層２１、低濃度抵抗変化層２２および第２電極１２によって構成されている。また、１つの第２電極１２、１つの非導体層３０および１つの第３電極１３の積層構造により、１つのダイオード２００Ｄが構成されている。
【０１５６】
このように構成される本発明の第２の実施形態に係るメモリ素子２００は、第１の実施形態に係るメモリ素子１００と同様に動作し、同様の効果を奏する。
【０１５７】
さらに、本実施形態に係るメモリ素子２００は、第１電極２１１ａおよび２１１ｂよりも低抵抗の材料で構成された第１配線２７０ａおよび２７０ｂを用いる。これにより、第１配線２７０ａおよび２７０ｂを半導体記憶装置の回路におけるビット線としても用いた場合に、ビット線の配線抵抗を小さくすることができ、好ましい回路動作を実現することができる。さらに、第１配線２７０ａおよび２７０ｂを用いることにより、第１電極２１１ａおよび２１１ｂを薄くすることができるので、第１電極２１１ａおよび２１１ｂの材料の使用量を削減することができるとともに、第１電極２１１ａおよび２１１ｂの加工が容易になる。特に、第１電極２１１ａおよび２１１ｂの材料が、Ｐｔ、ＰｄまたはＩｒなどの貴金属の場合には、第１電極２１１ａおよび２１１ｂの使用量削減により、低コスト化を実現することができる。
【０１５８】
［メモリ素子の製造方法］
次に、本発明の第２の実施形態に係るメモリ素子２００の製造方法について、図１０Ａ〜図１０Ｃを用いて説明する。図１０Ａ〜図１０Ｃは、本発明の第２の実施形態に係るメモリ素子の製造工程を示す断面図である。なお、本発明の第２の実施形態に係るメモリ素子２００の製造方法において、第１電極２１１ａおよび２１１ｂを形成した後の製造工程は、第１の実施形態における第１電極１１ａおよび１１ｂを形成した後の製造工程と同様であるので、その説明は省略する。
【０１５９】
まず、図１０Ａに示すように、基板１０上に、スパッタ法やＣＶＤ法等を用いて、第１配線膜２７０Ｆと第１電極膜２１１Ｆとを、この順で堆積する。
【０１６０】
ここで、第１配線膜２７０Ｆの材料としては、Ａｌ、Ａｌ−Ｃｕ合金、Ｔｉ−Ａｌ−Ｎ合金等を用いることができる。本実施形態では、第１配線膜２７０Ｆとして、スパッタ法により堆積したＡｌ膜を用いた。また、第１配線膜２７０Ｆの膜厚は２００ｎｍ〜４００ｎｍとした。また、第１電極膜２１１Ｆの材料としては、第１の実施形態における第１電極１１ａ、１１ｂと同じ材料を用いることができる。本実施形態では、第１電極膜２１１Ｆとして、イリジウム（Ｉｒ）を用いた。また、第１電極膜２１１Ｆの膜厚は５０ｎｍとした。
【０１６１】
次に、図１０Ｂに示すように、露光プロセスを用いてマスキングして第１配線膜２７０Ｆと第１電極膜２１１Ｆとをエッチングすることにより、第１配線２７０ａおよび２７０ｂと第１電極２１１ａおよび２１１ｂとを所定形状にパターン形成する。
【０１６２】
ここで、第１配線２７０ａおよび２７０ｂの幅は０．５μｍとし、隣り合う第１配線２７０ａと第１配線２７０ｂとの間隔は０．５μｍとした。また、同様に、第１電極２１１ａおよび２１１ｂの幅は０．５μｍとし、隣り合う第１電極２１１ａと第１電極２１１ｂとの間隔は０．５μｍとした。
【０１６３】
次に、図１０Ｃに示すように、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯで構成される層間絶縁膜４０ａを厚さ６００ｎｍ堆積し、その後、例えば化学機械研磨（ＣＭＰ）で第１電極２１１ａおよび２１１ｂの表面が露出するまで研磨を行って、層間絶縁膜４０ａと第１電極２１１ａおよび２１１ｂとを含むウェハ表面をおおよそ平坦にする。
【０１６４】
なお、この層間絶縁膜４０ａの材料としては、ＴＥＯＳ−ＳｉＯ以外にも、シリコン窒化（ＳｉＮ）膜、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜、あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。さらに、これら材料の積層構造を用いても良い。
【０１６５】
以降の製造工程は、第１の実施形態に係る製造工程のうち、図２Ｃ以降の工程と同じであるので、その説明は省略する。
【０１６６】
以上により、本発明の第２の実施形態に係るメモリ素子２００を作製することができる。
【０１６７】
なお、本実施形態に係るメモリ素子２００は、第１の実施形態と同様に、図３に示すような半導体記憶装置のメモリセルとして用いることができる。また、この場合、当該半導体記憶装置の書き込み動作および読み出し動作については第１の実施形態と同様である。
【０１６８】
（第３の実施形態）
次に、本発明の第３の実施形態に係るメモリ素子およびメモリ素子の製造方法について、図面を参照しながら説明する。なお、本実施形態に係る半導体記憶装置並びに半導体記憶装置の書き込み動作および読み出し動作については第１の実施形態と同様であるので、説明は省略する。
【０１６９】
［メモリ素子の構成］
まず、本発明の第３の実施形態に係るメモリ素子３００について、図１１Ａおよび図１１Ｂを用いて説明する。図１１Ａは、本発明の第３の実施形態に係るメモリ素子の構成を示す一部切り欠き平面図である。また、図１１Ｂは、図１１ＡのＸ−Ｘ’線に沿って切断した本発明の第３の実施形態に係るメモリ素子の構成を示す断面図である。なお、本実施形態では、第１および第２の実施形態と同様に、一つのメモリ素子内に形成される抵抗変化素子が２つの場合を例にして説明する。
【０１７０】
図１１Ａおよび図１１Ｂに示す本発明の第３の実施形態に係るメモリ素子３００は、図９Ａおよび図９Ｂに示す本発明の第２の実施形態に係るメモリ素子２００と基本構成は同じである。従って、図１１Ａおよび図１１Ｂにおいて、図９Ａおよび図９Ｂに示す構成要素と同じ構成要素については同じ符号を付しており、その説明は省略または簡略化する。
【０１７１】
図１１Ａおよび図１１Ｂに示す本発明の第３の実施形態に係るメモリ素子３００が、本発明の第２の実施形態に係るメモリ素子２００と異なる点は、本実施形態に係るメモリ素子３００では、第１電極３１１ａおよび３１１ｂのそれぞれに沿って形成された配線がＣｕ配線で形成された第１配線３７０ａおよび３７０ｂになっている点と、第１電極３１１ａおよび３１１ｂがめっき法により形成されている点である。
【０１７２】
図１１Ａおよび図１１Ｂに示すように、本発明の第３の実施形態に係るメモリ素子３００において、２つの第１配線３７０ａおよび３７０ｂは、Ｃｕ（銅）で構成された配線であり、基板１０の上に形成される。また、第１配線３７０ａ、３７０ｂ、の上には、それぞれ、第１電極３１１ａ、３１１ｂが形成されており、第１配線３７０ａ、３７０ｂはそれぞれ、第１電極３１１ａ、３１１ｂと接合されている。
【０１７３】
第１電極３１１ａおよび３１１ｂは、高濃度抵抗変化層２１に接合するようにして形成されている。第１電極３１１ａおよび３１１ｂの材料は、第２の実施形態の第１電極２１１ａおよび２１１ｂと同様の材料を用いることができるが、本実施形態に係る第１電極３１１ａおよび３１１ｂは、無電解めっき法によって第１配線３７０ａおよび３７０ｂの表面に形成されためっき電極である。
【０１７４】
本実施形態に係るメモリ素子３００は、第２の実施形態と同様に、第１電極３１１ａおよび３１１ｂと抵抗変化層２０と第２電極１２との積層構造により、第１電極３１１ａおよび３１１ｂの個数と同数の抵抗変化素子３００Ｒが構成されている。本実施形態では、第１電極３１１ａおよび第１電極３１１ｂの２つの第１電極と、１つの抵抗変化層２０と、１つの第２電極１２とによって、１つのメモリセル内に、第１抵抗変化素子３００Ｒａと第２抵抗変化素子３００Ｒｂとの２つの抵抗変化素子を有する抵抗変化素子３００Ｒが構成されている。すなわち、第１抵抗変化素子３００Ｒａは、第１電極３１１ａ、高濃度抵抗変化層２１、低濃度抵抗変化層２２および第２電極１２によって構成されている。また、第２抵抗変化素子３００Ｒｂは、第１電極３１１ｂ、高濃度抵抗変化層２１、低濃度抵抗変化層２２および第２電極１２によって構成されている。また、１つの第２電極１２、１つの非導体層３０および１つの第３電極１３の積層構造により、１つのダイオード３００Ｄが構成されている。
【０１７５】
このように構成される本発明の第３の実施形態に係るメモリ素子３００は、第１および第２の実施形態に係るメモリ素子と同様に動作し、同様の効果を奏する。
【０１７６】
さらに、本実施形態に係るメモリ素子３００は、第１電極３１１ａおよび３１１ｂがめっき法によって形成される。これにより、第１電極３１１ａおよび３１１ｂの材料に用いられるＰｔ、Ｐｄなどの貴金属に対してエッチングプロセスによる形状加工が不要となる。従って、以下のような効果が得られる。
【０１７７】
つまり、第１電極３１１ａおよび３１１ｂの材料に用いられる貴金属系の金属は、反応性イオンエッチングなどを用いた一般的なドライエッチングプロセスでは断面形状を垂直に加工することが困難であり、また、エッチングガスとの反応生成物の蒸気圧が高いためエッチング後の再付着物を完全に除去することが難しい。このため、微細パターンでの再付着物によるショートや細線形状の形成不良が発生し易く、微細化にとっては問題となる。
【０１７８】
これに対し、本実施形態では、貴金属のエッチングによる形状加工が不要なため、このような問題が発生しないので、第１電極３１１ａおよび３１１ｂを微細化し易いという効果が得られる。
【０１７９】
［メモリ素子の製造方法］
次に、本発明の第３の実施形態に係るメモリ素子３００の製造方法について、図１２Ａおよび図１２Ｂを用いて説明する。図１２Ａおよび図１２Ｂは、本発明の第３の実施形態に係るメモリ素子の製造工程を示す断面図である。なお、本発明の第３の実施形態に係るメモリ素子３００の製造方法において、第１電極３１１ａおよび３１１ｂを形成した後の製造工程は、第１の実施形態において第１電極１１ａおよび１１ｂを形成した後の製造工程と同様であるので、その説明は省略する。
【０１８０】
まず、図１２Ａに示すように、基板１０上に、層間絶縁膜４０ａと、銅配線で形成された第１配線３７０ａおよび３７０ｂとを、第１配線３７０ａおよび３７０ｂの上表面が露出するようにして形成する。層間絶縁膜４０ａと第１配線３７０ａおよび３７０ｂの形成は、一般的なＣｕダマシン工程を用いて行うことができる。なお、第１配線３７０ａおよび３７０ｂのＣｕの膜厚は２００ｎｍとし、配線幅は約０．５μｍとし、隣り合う第１配線３７０ａと第１配線３７０ｂとの間隔は０．５μｍとした。
【０１８１】
次に、図１２Ｂに示すように、第１配線３７０ａおよび３７０ｂの露出面にのみ、例えば無電解選択成長めっき法を用いて、第１電極３１１ａおよび３１１ｂを形成する。
【０１８２】
本実施形態において、第１電極３１１ａおよび３１１ｂの材料としてはＰｔを用い、また、無電解Ｐｔめっき浴としては、ヒドラジン−アンモニア系Ｐｔめっき浴、またはホウ素系化合物や次亜リン酸を還元剤として含むＰｔめっき浴を用いるとよい。また、Ｐｔで構成される第１電極３１１ａおよび３１１ｂの膜厚は５ｎｍ〜５０ｎｍ程度であることが望ましく、本実施形態では２５ｎｍとした。
【０１８３】
また、第１配線３７０ａおよび３７０ｂの露出面に、ニッケル、ニッケル−リン合金またはニッケル−ホウ素のいずれかを含む電極シード層を形成した後に、上記の無電解Ｐｔめっきを行うことが好ましい。これにより、より効率よくＣｕ配線上にＰｔの選択成長を行うことができる。この場合、電極シード層は、パラジウムとニッケル、パラジウムとニッケル−リン合金またはパラジウムとニッケル−ホウ素合金のいずれかの組み合わせで構成された積層構造としても良い。
【０１８４】
以降の製造工程は、第１の実施形態に係る製造工程のうち、図２Ｃ以降の工程と同じであるので、その説明は省略する。
【０１８５】
以上により、本発明の第３の実施形態の係るメモリ素子３００を作製することができる。
【０１８６】
なお、本実施形態に係るメモリ素子３００は、第１の実施形態と同様に、図３に示すような半導体記憶装置のメモリセルとして用いることができる。また、この場合、当該半導体記憶装置の書き込み動作および読み出し動作については第１の実施形態と同様である。
【０１８７】
（第４の実施形態）
次に、本発明の第４の実施形態に係るメモリ素子およびメモリ素子の製造方法について、図面を参照しながら説明する。なお、本実施形態に係る半導体記憶装置並びに半導体記憶装置の書き込み動作および読み出し動作については第１の実施形態と同様であるので、説明は省略する。
【０１８８】
［メモリ素子の構成］
まず、本発明の第４の実施形態に係るメモリ素子４００について、図１３Ａおよび図１３Ｂを用いて説明する。図１３Ａは、本発明の第４の実施形態に係るメモリ素子の構成を示す一部切り欠き平面図である。また、図１３Ｂは、図１３ＡのＸ−Ｘ’線に沿って切断した本発明の第４の実施形態に係るメモリ素子の構成を示す断面図である。なお、本実施形態では、第１〜第３の実施形態と同様に、一つのメモリ素子内に形成される抵抗変化素子が２つの場合を例にして説明する。
【０１８９】
図１３Ａおよび図１３Ｂに示す本発明の第４の実施形態に係るメモリ素子４００は、図１Ａおよび図１Ｂに示す本発明の第１の実施形態に係るメモリ素子１００と基本構成は同じである。従って、図１３Ａおよび図１３Ｂにおいて、図１Ａおよび図１Ｂに示す構成要素と同じ構成要素については同じ符号を付しており、その説明は省略または簡略化する。
【０１９０】
図１３Ａおよび図１３Ｂに示す本発明の第４の実施形態に係るメモリ素子４００が、本発明の第１の実施形態に係るメモリ素子１００と異なる点は、本実施形態に係るメモリ素子４００では、第１の実施形態に係るメモリ素子１００におけるプラグ５０が無く、非導体層３０および第３電極１３が第２配線６０と同形状に加工されている点である。
【０１９１】
本実施形態に係るメモリ素子４００は、第１の実施形態と同様に、第１電極１１ａおよび１１ｂと抵抗変化層２０と第２電極１２との積層構造により、第１電極１１ａおよび１１ｂの個数と同数の抵抗変化素子４００Ｒが構成されている。本実施形態では、２つの第１電極１１ａおよび第１電極１１ｂの２つの第１電極と、１つの抵抗変化層２０と、１つの第２電極１２とによって、１つのメモリセル内に、第１抵抗変化素子４００Ｒａと第２抵抗変化素子４００Ｒｂとの２つの抵抗変化素子を有する抵抗変化素子４００Ｒが構成されている。すなわち、第１抵抗変化素子４００Ｒａは、第１電極１１ａ、高濃度抵抗変化層２１、低濃度抵抗変化層２２および第２電極１２によって構成されている。また、第２抵抗変化素子４００Ｒｂは、第１電極１１ｂ、高濃度抵抗変化層２１、低濃度抵抗変化層２２および第２電極１２によって構成されている。また、第２電極１２、非導体層３０および第３電極１３の積層構造により、共通のダイオード４００Ｄが構成されている。
【０１９２】
このように構成される本発明の第４の実施形態に係るメモリ素子４００は、第１の実施形態に係るメモリ素子１００と同様に動作し、同様の効果を奏する。
【０１９３】
さらに、本実施形態に係るメモリ素子４００は、プラグが形成されておらず、第２配線６０が第３電極１３上に直接形成されている。これにより、プラグを形成するための工程を省くことができるため、リソグラフィー工程数を削減することができるとともに、製造コストを削減することができる。
【０１９４】
また、本実施形態に係るメモリ素子４００は、非導体層３０が層間絶縁膜４０上にも形成することができるので、第１の実施形態と比べて、第３電極１３および非導体層３０が第２電極１２の外側にまで広がっている。これにより、非導体層３０中を走る電気力線が第２電極１２の領域の外側まで広がるのでダイオード４００Ｄに流すことができる許容電流量を増加させることができる。
【０１９５】
［メモリ素子の製造方法］
次に、本発明の第４の実施形態に係るメモリ素子４００の製造方法について、図１４Ａ〜１４Ｆを用いて説明する。図１４Ａ〜図１４Ｆは、本発明の第４の実施形態に係るメモリ素子の製造工程を示す断面図である。
【０１９６】
まず、図１４Ａに示すように、第１の実施形態と同様にして、基板１０上に第１電極１１ａおよび１１ｂを形成する。
【０１９７】
次に、図１４Ｂに示すように、第１の実施形態と同様にして、第１電極１１ａおよび１１ｂを覆うようにして層間絶縁膜４０ａを堆積し、その後、化学機械研磨（ＣＭＰ）によって第１電極１１ａおよび１１ｂの表面が露出するまで研磨を行うことにより、層間絶縁膜４０ａと第１電極１１ａおよび１１ｂとを含むウェハ表面をおおよそ平坦にする。
【０１９８】
次に、図１４Ｃに示すように、ウェハ表面全体を覆うように、高濃度抵抗変化層２１となる膜である高濃度抵抗変化膜２１Ｆと、低濃度抵抗変化層２２となる膜である低濃度抵抗変化膜２２Ｆと、第２電極１２となる膜である第２電極膜１２Ｆとを順次堆積する。これにより、第１電極１１ａおよび１１ｂ上に、高濃度抵抗変化膜２１Ｆと低濃度抵抗変化膜２２Ｆと第２電極膜１２Ｆとで構成された積層膜を形成することができる。なお、これらの膜の材料は第１の実施形態と同じものを用い、また、これらの膜の成膜は第１の実施形態と同様にして行うことができる。本実施形態では、高濃度抵抗変化膜２１ＦとしてはＴａ2Ｏ5膜を６ｎｍ、低濃度抵抗変化膜２２ＦとしてはＴａＯ0.66膜を５０ｎｍ、第２電極膜１２ＦとしてはＴａＮを５０ｎｍ堆積し、いずれもスパッタ法によって成膜した。
【０１９９】
次に、図１４Ｄに示すように、高濃度抵抗変化膜２１Ｆと低濃度抵抗変化膜２２Ｆと第２電極膜１２Ｆとで構成された積層膜に対し、露光プロセスを用いてマスキングしてエッチングすることにより、高濃度抵抗変化層２１、低濃度抵抗変化層２２および第２電極１２で構成された積層構造を形成する。
【０２００】
次に、図１４Ｅに示すように、高濃度抵抗変化層２１と低濃度抵抗変化層２２と第２電極１２とで構成された積層構造を覆うようにして、例えばＣＶＤ法を用いて、膜厚が２００ｎｍのＴＥＯＳ−ＳｉＯで構成された層間絶縁膜４０ｂを層間絶縁膜４０ａの上方に延長し、その後、例えば化学機械研磨（ＣＭＰ）で、第２電極１２の表面が露出するまで研磨を行うことにより、層間絶縁膜４０ｂと第２電極１２とを含むウェハ表面をおおよそ平坦にする。
【０２０１】
なお、この層間絶縁膜４０ｂの材料としては、ＴＥＯＳ−ＳｉＯ以外にも、シリコン窒化（ＳｉＮ）膜、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜、あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。さらに、これら材料の積層構造を用いても良い。
【０２０２】
続いて、図１４Ｆに示すように、非導体層３０となる非導体膜３０Ｆと、第３電極１３となる第３電極膜１３Ｆと、第２配線６０となる第２配線膜６０Ｆとを、この順でウェハ表面に堆積して積層膜を形成する。非導体膜３０Ｆ、第３電極膜１３Ｆおよび第２配線膜６０Ｆの材料としては、第１の実施形態と同じものを用いることができ、また、これらの膜の成膜も第１の実施形態と同様にして行うことができる。本実施形態では、非導体膜３０ＦとしてはＳｉＮx（ｘ＝０．６）を１５ｎｍ、第３電極膜１３Ｆとしては窒化タンタル（ＴａＮ）を３０ｎｍ、第２配線膜６０ＦとしてはＡｌ膜を２００ｎｍ堆積し、いずれもスパッタ法によって成膜した。
【０２０３】
次に、非導体膜３０Ｆと第３電極膜１３Ｆと第２配線膜６０Ｆとで構成された積層膜に対し、露光プロセスを用いてマスキングして一括エッチングすることにより、非導体層３０、第３電極１３および第２配線６０を形成する。本実施形態では、第２配線６０の幅が０．５μｍとなるようにパターニングした。
【０２０４】
これにより、図１３Ａおよび図１３Ｂに示すような本発明の第４の実施形態に係るメモリ素子４００を作製することができる。
【０２０５】
なお、本実施形態に係るメモリ素子４００は、第１の実施形態と同様に、図３に示すような半導体記憶装置のメモリセルとして用いることができる。また、この場合、当該半導体記憶装置の書き込み動作および読み出し動作については第１の実施形態と同様である。
【０２０６】
（第５の実施形態）
次に、本発明の第５の実施形態に係るメモリ素子およびメモリ素子の製造方法について、図面を参照しながら説明する。なお、本実施形態に係る半導体記憶装置並びに半導体記憶装置の書き込み動作および読み出し動作については第１の実施形態と同様であるので、説明は省略する。
【０２０７】
［メモリ素子の構成］
まず、本発明の第５の実施形態に係るメモリ素子５００について、図１５Ａおよび図１５Ｂを用いて説明する。図１５Ａは、本発明の第５の実施形態に係るメモリ素子の構成を示す一部切り欠き平面図である。また、図１５Ｂは、図１５ＡのＸ−Ｘ’線に沿って切断した本発明の第５の実施形態に係るメモリ素子の構成を示す断面図である。なお、本実施形態では、第１〜第４の実施形態と同様に、一つのメモリ素子内に形成される抵抗変化素子が２つの場合を例にして説明する。
【０２０８】
図１５Ａおよび図１５Ｂに示すように、本発明の第５の実施形態に係るメモリ素子５００は、基板１０の上に形成された第２配線５６０と、第２配線５６０の上面と接合するように形成された第３電極５１３と、第３電極５１３の上面と接合するように形成された非導体層５３０と、非導体層５３０の上面と接合するように形成された第２電極５１２と、第２電極５１２の上面に接合するように形成された低濃度抵抗変化層５２２と、低濃度抵抗変化層５２２の上面に接合するように形成された高濃度抵抗変化層５２１と、高濃度抵抗変化層５２１の上面に接合するように形成された２つの第１電極５１１ａおよび５１１ｂと、で構成されている。
【０２０９】
さらに、本実施形態に係るメモリ素子５００は、第３電極５１３の下面を介して第２配線５６０に電気的に接続されており、周囲は層間絶縁膜５４０で覆われている。
【０２１０】
本実施形態において、第１電極５１１ａ（５１１ｂ）、高濃度抵抗変化層５２１、低濃度抵抗変化層５２２、第２電極５１２、非導体層５３０、第３電極５１３、第２配線５６０および層間絶縁膜５４０の材料は、それぞれ、第１の実施形態における、第１電極１１ａ、１１ｂ、高濃度抵抗変化層２１、低濃度抵抗変化層２２、第２電極１２、非導体層３０、第３電極１３、第２配線６０および層間絶縁膜４０の材料と同じものを用いることができる。
【０２１１】
また、高濃度抵抗変化層５２１と低濃度抵抗変化層５２２とによって抵抗変化層５２０が構成されており、高濃度抵抗変化層５２１の酸素濃度は、低濃度抵抗変化層５２２の酸素濃度よりも高くなっている。
【０２１２】
本実施形態に係るメモリ素子５００は、第１電極５１１ａおよび５１１ｂと抵抗変化層５２０と第２電極５１２との積層構造により、第１電極５１１ａおよび５１１ｂの個数と同数の抵抗変化素子５００Ｒが構成されている。本実施形態では、第１電極５１１ａおよび第１電極５１１ｂの２つの第１電極と、１つの抵抗変化層５２０と、１つの第２電極５１２とによって、１つのメモリセル内に、第１抵抗変化素子５００Ｒａと第２抵抗変化素子５００Ｒｂとの２つの抵抗変化素子を有する抵抗変化素子５００Ｒが構成されている。すなわち、第１抵抗変化素子５００Ｒａは、第１電極５１１ａ、高濃度抵抗変化層５２１、低濃度抵抗変化層５２２および第２電極５１２によって構成されている。また、第２抵抗変化素子５００Ｒｂは、第１電極５１１ｂ、高濃度抵抗変化層５２１、低濃度抵抗変化層５２２および第２電極５１２によって構成されている。このように、第１抵抗変化素子５００Ｒａと第２抵抗変化素子５００Ｒｂにおいては、高濃度抵抗変化層５２１、低濃度抵抗変化層５２２および第２電極５１２はそれぞれ共通しているが、他方の電極は第１電極５１１ａと第１電極５１１ｂとでそれぞれ異なる。なお、本実施形態において、抵抗変化素子５００Ｒの素子面積は、第１電極５１１ａおよび５１１ｂと高濃度抵抗変化層５２１とが接合する面積（接合面積）の合計と定義する。
【０２１３】
さらに、本実施形態に係るメモリ素子５００は、１つの第２電極５１２、１つの非導体層５３０および１つの第３電極５１３の積層構造により、１つのダイオード５５０Ｄが構成されている。なお、本実施形態において、ダイオード５５０Ｄの素子面積は、第２電極５１２と非導体層５３０とが接合する面積（接合面積）、および、非導体層５３０と第３電極５１３とが接合する面積（接合面積）のうちのいずれか小さい方の接合面積と定義する。
【０２１４】
このように、本発明の第５の実施形態に係るメモリ素子５００は、第１の実施形態と同様に、１つのメモリ素子内に、抵抗変化素子５００Ｒａおよび５００Ｒｂの２つの抵抗変化素子と、この２つの抵抗変化素子に共通する１つのダイオード５５０Ｄとが形成されており、第１の実施形態に係るメモリ素子と同様に動作する。これにより、１つのダイオード５５０Ｄの素子面積を１つの抵抗変化素子５００Ｒａ、５００Ｒｂの素子面積よりも大きくすることができる。従って、本実施形態でも、抵抗変化層を微細化することなく、メモリ素子の大容量化を実現することができる。この結果、ダイオードの許容電流量を実質的に大きくすることができ、初期ブレーク動作時および抵抗変化動作時の電流によるダイオードの破壊を防ぐことができる。
【０２１５】
また、抵抗変化層およびダイオードの加工寸法をメモリ素子の最小設計寸法よりも大きくすることができるので、特殊な微細加工技術を用いることなくメモリ素子を実質的に微細化することができる。
【０２１６】
さらに、本実施形態に係るメモリ素子５００は、第１の実施形態に係るメモリ素子１００の構成を上下逆にした構成となっている。このような構成とすることにより、第３電極５１３と第２配線５６０とを接続するためのプラグ（図１Ｂのプラグ５０）を形成する工程を省くことができるので、リソグラフィー工程数を削減することができるとともに、製造コストを削減することができる。
【０２１７】
なお、本実施形態において、図１５Ａおよび図１５Ｂに示すように、高濃度抵抗変化層５２１から第３電極５１３までの積層構造の平面視における形状は長方形で示されているが、長方形のみに限定されるものではない。例えば、当該積層構造の平面視形状を、楕円形や多角形などとしても良い。
【０２１８】
また、本実施形態では、図１５Ｂに示すように、第３電極５１３から高濃度抵抗変化層５２１からまでの積層構造が、基板１０に対して垂直に形成されているが、必ずしも垂直に形成する必要は無い。例えば、実際の作製工程で生ずるメモリ素子の側面の傾斜（テーパー形状）や側面での凹凸形状がある場合も本発明に含まれる。
【０２１９】
また、本実施形態では、図１５Ｂに示すように、第２電極５１２は抵抗変化素子５００Ｒとダイオード５５０Ｄに共通の電極として単層としたが、第２電極５１２は必ずしも単層の電極である必要は無い。例えば、抵抗変化素子５００Ｒおよびダイオード５５０Ｄで適した電極材料がそれぞれ異なる場合は、第２電極５１２は異なる電極材料による２層もしくはそれ以上の積層構造としても良い。
【０２２０】
［メモリ素子の製造方法］
次に、本発明の第５の実施形態に係るメモリ素子５００の製造方法について、図１６Ａ〜図１６Ｆを用いて説明する。図１６Ａ〜図１６Ｆは、本発明の第５の実施形態に係るメモリ素子の製造工程を示す断面図である。
【０２２１】
まず、図１６Ａに示すように、基板１０上に、Ｃｕ配線で構成された第２配線５６０を形成する。第２配線５６０は、一般的なＣｕダマシン工程を用いて形成することができる。本実施形態において、第２配線５６０のＣｕ膜厚は２００ｎｍとし、配線幅は約０．５μｍとした。
【０２２２】
次に、図１６Ｂに示すように、第３電極５１３となる第３電極膜５１３Ｆと、非導体層５３０となる非導体膜５３０Ｆと、第２電極５１２となる第２電極膜５１２Ｆと、低濃度抵抗変化層５２２となる低濃度抵抗変化膜５２２Ｆとを、この順に堆積し、積層膜を形成する。
【０２２３】
ここで、第２電極膜５１２Ｆおよび第３電極膜５１３Ｆの材料としては、貴金属材料、例えば白金（Ｐｔ）、パラジウム（Ｐｄ）およびイリジウム（Ｉｒ）の中から選ばれる１つ、あるいは、これらの混合物、または、銅（Ｃｕ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、あるいは、これらの材料の窒化物の中から選ばれる少なくとも１種を含む金属が用いてもよい。また、これら材料の成膜方法としては、スパッタ法やＣＶＤ法等が用いられる。第２電極材料は、第１電極材料より標準電極電位が小さい材料であることが好ましく、第３電極材料は、第２電極材料と同じ材料を用いる、あるいは同程度の仕事関数を有する材料を用いれば、異なる印加電圧の極性に対し、対称な電流−電圧特性を有するダイオードを形成することができる。第２電極材料と第３電極材料の選定については、他の実施形態についても同様のことが言える。本実施形態では、第３電極膜５１３Ｆおよび第２電極膜５１２Ｆとして、スパッタ法により、膜厚が３０ｎｍの窒化タンタル（ＴａＮ）を堆積した。
【０２２４】
また、非導体膜５３０Ｆの材料としては、第１の実施形態における非導体膜３０Ｆと同じものを用いることができる。本実施形態では、非導体膜５３０Ｆとして、膜厚が１５ｎｍのＳｉＮx（ｘ＝０．６）を堆積した。
【０２２５】
また、低濃度抵抗変化膜５２２Ｆの材料としては、第１の実施形態における低濃度抵抗変化膜２２Ｆと同じものを用いることができる。本実施形態では、低濃度抵抗変化膜５２２Ｆとして、スパッタ法により、膜厚が５０ｎｍのＴａＯ0.66を堆積した。
【０２２６】
続いて、図１６Ｃに示すように、第３電極膜５１３Ｆ、非導体膜５３０Ｆ、第２電極膜５１２Ｆおよび低濃度抵抗変化膜５２２Ｆで構成された積層膜に対し、露光プロセスを用いてマスキングして一括エッチングすることにより、第３電極５１３と、非導体層５３０と、第２電極５１２と、低濃度抵抗変化層５２２とで構成される所定寸法の積層構造を形成する。本実施形態では、エッチング後における積層構造の平面視形状は、１．５μｍ×０．５μｍの長方形とした。また、積層構造の長辺方向は、第２配線５６０の長辺方向とした。
【０２２７】
次に、図１６Ｄに示すように、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯで構成される層間絶縁膜５４０を厚さ４００ｎｍ堆積し、例えば化学機械研磨（ＣＭＰ）で、低濃度抵抗変化層５２２の表面が露出するまで研磨を行うことにより、層間絶縁膜５４０と低濃度抵抗変化層５２２とを含むウェハ表面をおおよそ平坦にする。これにより、低濃度抵抗変化層５２２の表面が露出する状態で、第３電極５１３、非導体層５３０、第２電極５１２および低濃度抵抗変化層５２２の周囲に、層間絶縁膜５４０を形成することができる。
【０２２８】
なお、この層間絶縁膜５４０の材料としては、ＴＥＯＳ−ＳｉＯ以外にも、シリコン窒化（ＳｉＮ）膜、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜、あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。さらに、これら材料の積層構造を用いても良い。
【０２２９】
次に、図１６Ｅに示すように、ウェハ表面を例えばプラズマ酸化処理することにより、低濃度抵抗変化層５２２の露出面を酸化して高濃度抵抗変化層５２１を形成する。本実施形態では、４００℃のプラズマ酸化により膜厚が６ｎｍの高濃度抵抗変化層５２１を形成した。
【０２３０】
次に、図１６Ｆに示すように、スパッタ法やＣＶＤ法等を用いて第１電極５１１ａおよび５１１ｂとなる第１電極膜を堆積した後、露光プロセスを用いてマスキングしてエッチングすることにより、第１電極５１１ａおよび５１１ｂをパターン形成する。ここで、第１電極５１１ａおよび５１１ｂの材料としては、高濃度抵抗変化層５２１の機能を十分に引き出しやすい材料、即ち抵抗変化させ易い材料であることが好ましく、貴金属材料、例えば白金（Ｐｔ）、パラジウム（Ｐｄ）およびイリジウム（Ｉｒ）の中から選ばれる１つ、あるいは、これらの混合物を用いることが望ましい。なお、本実施形態では、第１電極５１１ａおよび５１１ｂの材料として、イリジウム（Ｉｒ）を用いた。また、第１電極５１１ａおよび５１１ｂの幅は０．５μｍとし、膜厚は５０ｎｍとした。隣り合う第１電極５１１ａと第１電極５１１ｂとの間隔は０．５μｍとした。
【０２３１】
また、図示していないが、本実施形態に係るメモリ素子を集積回路の記憶素子として用いる場合は、基板として、あらかじめトランジスタ回路などを形成した基板を用いることができる。この場合、そのトランジスタ回路との電気的接続のためのビアホールと第２配線５６０とが接続される。
【０２３２】
これにより、本発明の第５の実施形態に係るメモリ素子５００を作製することができる。
【０２３３】
このように、本実施形態に係るメモリ素子５００は、高濃度抵抗変化層５２１が低濃度抵抗変化層５２２の上にあるので、上述のように、高濃度抵抗変化層５２１を、低濃度抵抗変化層５２２の一部を酸化させることによって形成することができる。これにより、容易に高濃度抵抗変化層５２１を形成することができる。
【０２３４】
なお、本実施形態に係るメモリ素子５００は、第１の実施形態と同様に、図３に示すような半導体記憶装置のメモリセルとして用いることができる。また、この場合、当該半導体記憶装置の書き込み動作および読み出し動作については第１の実施形態と同様である。
【０２３５】
（第６の実施形態）
次に、本発明の第６の実施形態に係るメモリ素子およびメモリ素子の製造方法について、図面を参照しながら説明する。なお、本実施形態に係る半導体記憶装置並びに半導体記憶装置の書き込み動作および読み出し動作については第１の実施形態と同様であるので、説明は省略する。
【０２３６】
［メモリ素子の構成］
まず、本発明の第６の実施形態に係るメモリ素子６００について、図１７Ａおよび図１７Ｂを用いて説明する。図１７Ａは、本発明の第６の実施形態に係るメモリ素子の構成を示す一部切り欠き平面図である。また、図１７Ｂは、図１７ＡのＸ−Ｘ’線に沿って切断した本発明の第６の実施形態に係るメモリ素子の構成を示す断面図である。なお、本実施形態では、第１の実施形態と同様に、一つのメモリ素子内に形成される抵抗変化素子が２つの場合を例にして説明する。なお、図１７Ａおよび図１７Ｂにおいて、図１Ａおよび図１Ｂに示す構成要素と同じ構成要素については同じ符号を付しており、その説明は省略または簡略化する。
【０２３７】
図１７Ａおよび図１７Ｂに示す本発明の第６の実施形態に係るメモリ素子６００と図１Ａおよび図１Ｂに示す本発明の第１の実施形態に係るメモリ素子１００とが異なる点は、第１の実施形態に係るメモリ素子１００がプレーナー型のメモリ素子であったのに対し、本実施形態に係るメモリ素子６００は、メモリセルホール内に少なくともメモリ素子の一部が形成されたメモリセルホール型のメモリ素子である。
【０２３８】
図１７Ａおよび図１７Ｂに示すように、本発明の第６の実施形態に係るメモリ素子６００は、第１電極１１ａおよび１１ｂの周囲および上部を覆うように形成された層間絶縁膜６４０と、層間絶縁膜６４０内に形成されるとともに、少なくとも２つの第１電極１１ａおよび１１ｂの上面にまで達するように形成されたメモリセルホール６８０（図中の破線で囲まれる領域）と、メモリセルホール６８０の少なくとも底面を覆うようにメモリセルホール６８０内に形成された高濃度抵抗変化層６２１と、高濃度抵抗変化層６２１に接合するようにメモリセルホール６８０内に埋め込まれた低濃度抵抗変化層６２２とを備える。
【０２３９】
また、低濃度抵抗変化層６２２上に、低濃度抵抗変化層６２２と接合するように第２電極１２が形成されている。第２電極１２上には、第２電極１２の上面と接合するように非導体層３０が形成されている。非導体層３０上には、非導体層３０の上面と接合するように第３電極１３が形成されている。
【０２４０】
なお、第１の実施形態と同様に、メモリ素子６００は、第３電極１３の上面に電気的に接合されたプラグ５０を介して、第２配線６０と電気的に接続されている。
【０２４１】
本実施形態において、高濃度抵抗変化層６２１および低濃度抵抗変化層６２２の材料は、それぞれ、第１の実施形態における高濃度抵抗変化層２１および低濃度抵抗変化層２２の材料と同じものを用いることができる。また、高濃度抵抗変化層６２１と低濃度抵抗変化層６２２とによって抵抗変化層６２０が構成されており、高濃度抵抗変化層６２１の酸素濃度は、低濃度抵抗変化層６２２の酸素濃度よりも高くなっている。
【０２４２】
本実施形態に係るメモリ素子６００は、第１電極１１ａおよび１１ｂと抵抗変化層６２０と第２電極１２との積層構造により、第１の実施形態と同様に、第１電極１１ａおよび１１ｂの個数と同数の抵抗変化素子６００Ｒが構成されている。本実施形態では、第１電極１１ａおよび第１電極１１ｂの２つの第１電極と、１つの抵抗変化層６２０と、１つの第２電極１２とによって、１つのメモリセル内に、第１抵抗変化素子６００Ｒａと第２抵抗変化素子６００Ｒｂとの２つの抵抗変化素子を有する抵抗変化素子６００Ｒが構成されている。すなわち、第１抵抗変化素子６００Ｒａは、第１電極１１ａ、高濃度抵抗変化層６２１、低濃度抵抗変化層６２２および第２電極１２によって構成されている。また、第２抵抗変化素子６００Ｒｂは、第１電極１１ｂ、高濃度抵抗変化層６２１、低濃度抵抗変化層６２２および第２電極１２によって構成されている。このように、第１抵抗変化素子６００Ｒａと第２抵抗変化素子６００Ｒｂにおいては、高濃度抵抗変化層６２１、低濃度抵抗変化層６２２および第２電極１２はそれぞれ共通しているが、他方の電極である第１電極１１ａおよび第１電極１１ｂはそれぞれ別々に形成される。なお、本実施形態において、抵抗変化素子６００Ｒの素子面積は、第１電極１１ａおよび１１ｂと高濃度抵抗変化層６２１とが接合する面積（接合面積）の合計と定義する。
【０２４３】
さらに、本実施形態に係るメモリ素子６００は、１つの第２電極１２、１つの非導体層３０および１つの第３電極１３の積層構造により、第１抵抗変化素子６００Ｒａおよび第２抵抗変化素子６００Ｒｂの２つの抵抗変化素子に共通する１つのダイオード６００Ｄが構成されている。なお、本実施形態において、ダイオード６００Ｄの素子面積は、第２電極１２と非導体層３０とが接合する面積（接合面積）、および、非導体層３０と第３電極１３とが接合する面積（接合面積）のうちのいずれか小さい方の接合面積と定義する。
【０２４４】
このように、本発明の第６の実施形態に係るメモリ素子６００は、第１の実施形態と同様に、１つのメモリ素子内に、２つの抵抗変化素子６００Ｒａおよび６００Ｒｂと、１つのダイオード６００Ｄとが形成されており、第１の実施形態に係るメモリ素子と同様の動作を行うことができる。これにより、共通のダイオード６００Ｄの素子面積をそれぞれの抵抗変化素子６００Ｒａあるいは６００Ｒｂの素子面積よりも大きくすることができる。従って、本実施形態でも、抵抗変化層を微細化することなく、メモリ素子の大容量化を実現することができる。この結果、ダイオードの許容電流量を実質的に大きくすることができ、初期ブレーク動作時および抵抗変化動作時の電流によるダイオードの破壊を防ぐことができる。
【０２４５】
また、抵抗変化層およびダイオードの加工寸法をメモリ素子の最小設計寸法よりも大きくすることができるので、特殊な微細加工技術を用いることなくメモリ素子を実質的に微細化することができる。
【０２４６】
また、本実施形態に係るメモリ素子６００は、抵抗変化層において抵抗が変化する側の層に接合する複数の電極に跨るようにしてメモリセルホールが形成され、このメモリセルホールの内側に抵抗変化層を埋め込むことで複数の抵抗変化素子を構成している。そして、このメモリセルホール上にダイオードを形成し、複数の抵抗変化素子のそれぞれとダイオードとを直列に接続している。
【０２４７】
このように、メモリセルホール型のメモリ素子とすることにより、高濃度抵抗変化層および低濃度抵抗変化層の形状加工において、これらの層の側面がドライエッチングされることがなくなる。これにより、当該側面におけるエッチングのダメージを防止することができるとともに、当該側面の変質による抵抗変化素子の実効素子面積の減少を防ぐことができ、容易に微細化することができる。
【０２４８】
さらに、メモリセルホールは複数の抵抗変化素子に跨る大きさとなるため、本実施形態におけるメモリセルホールの底面積は、個々の抵抗変化素子に対してそれぞれ個別にメモリセルホールを形成する場合と比べて大きくすることができる。これにより、メモリセルホールのアスペクト比を小さくすることができ、メモリセルホール内への抵抗変化層の埋め込みが容易になるとともに、メモリセルホールの底における高濃度抵抗変化層の膜厚の均一性が向上することができる。
【０２４９】
なお、本実施形態において、図１７Ａおよび図１７Ｂに示すように、メモリセルホール６８０の平面視における形状は長方形で示されているが、長方形のみに限定されるものではない。例えば、メモリセルホールの平面視形状を、楕円形や多角形などとしても良い。
【０２５０】
また、本実施形態では、図１７Ｂに示すように、メモリセルホール６８０は基板１０に対して垂直に形成されているが、必ずしも垂直に形成する必要は無い。例えば、実際の作製工程で生ずる断面の傾斜（テーパー形状）も本発明に含まれる。
【０２５１】
また、本実施形態では、図１７Ｂに示すように、第２電極１２は抵抗変化素子６００Ｒとダイオード６００Ｄに共通の電極として単層としたが、第２電極１２は必ずしも単層の電極である必要は無い。例えば、抵抗変化素子６００Ｒおよびダイオード６００Ｄで適した電極材料がそれぞれ異なる場合は、第２電極１２は異なる電極材料による２層もしくはそれ以上の積層構造としても良い。
【０２５２】
さらに、本実施形態では、第１電極１１ａおよび１１ｂは２つの場合について例示したが、本発明はこれに限定されるものではない。例えば、第１電極が３つ以上の場合でも、これら第１電極が共通の高濃度抵抗変化層６２１に接合されていれば同様の効果が得られる。これは、後述する第７の実施形態から第１０の実施形態でも同様である。
【０２５３】
［メモリ素子の製造方法］
次に、本発明の第６の実施形態に係るメモリ素子６００の製造方法について、図１８Ａ〜図１８Ｊを用いて説明する。図１８Ａ〜図１８Ｊは、本発明の第６の実施形態に係るメモリ素子の製造工程を示す断面図である。
【０２５４】
まず、図１８Ａに示すように、基板１０上にスパッタ法やＣＶＤ法等を用いて導電膜を堆積した後、露光プロセスを用いてマスキングして導電膜をエッチングすることにより、第１電極１１ａおよび１１ｂを形成する。
【０２５５】
ここで、第１電極１１ａおよび１１ｂの材料としては、高濃度抵抗変化層６２１の機能を十分に引き出しやすい材料、即ち抵抗変化させ易い材料であることが好ましく、貴金属材料、例えば白金（Ｐｔ）、パラジウム（Ｐｄ）およびイリジウム（Ｉｒ）の中から選ばれる１つ、あるいは、これらの混合物を用いることが望ましい。なお、本実施形態では、第１電極１１ａおよび１１ｂの材料として、イリジウム（Ｉｒ）を用いた。また、第１電極１１ａおよび１１ｂの幅は０．５μｍとし、膜厚は５０ｎｍとした。さらに、隣り合う第１電極１１ａと第１電極１１ｂとの間隔は０．５μｍとした。
【０２５６】
また、図示していないが、本実施形態に係るメモリ素子を集積回路の記憶素子として用いる場合は、基板として、あらかじめトランジスタ回路などを形成した基板を用いることができる。この場合、そのトランジスタ回路との電気的接続のためのビアホールと第１電極１１ａおよび１１ｂとが接続される。これについては後述する第７から第９の実施形態の説明においても同様である。
【０２５７】
次に、図１８Ｂに示すように、第１電極１１ａおよび１１ｂを覆うようにして、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯで構成された層間絶縁膜６４０ａを厚さ６００ｎｍ堆積し、その後、例えば化学機械研磨（ＣＭＰ）で第１電極１１ａおよび１１ｂの層間絶縁膜６４０ａの膜厚が３００ｎｍになるまで研磨を行って、層間絶縁膜６４０ａの表面をおおよそ平坦にする。
【０２５８】
なお、この層間絶縁膜６４０ａの材料としては、ＴＥＯＳ−ＳｉＯ以外にも、シリコン窒化（ＳｉＮ）膜、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜、あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。さらに、これら材料の積層構造を用いても良い。
【０２５９】
次に、図１８Ｃに示すように、露光プロセスを用いてマスキングして第１電極１１ａおよび１１ｂが露出するまで層間絶縁膜６４０ａをエッチングすることにより、底面が第１電極１１ａと第１電極１１ｂとに跨って、かつその上面まで達するようなメモリセルホール６８０を形成する。
【０２６０】
次に、図１８Ｄに示すように、層間絶縁膜６４０ａの表面と、メモリセルホール６８０の底面および内側面とを覆うように、高濃度抵抗変化層６２１となる膜である高濃度抵抗変化膜６２１Ｆおよび低濃度抵抗変化層６２２となる膜である低濃度抵抗変化膜６２２Ｆを順次堆積する。
【０２６１】
ここで、低濃度抵抗変化膜６２２Ｆの材料としては、化学量論的組成を有する酸化物と比較して原子比である酸素の含有量が少ない酸化物である酸素不足型の膜を用いる。本実施形態では、これらの膜として、タンタル酸化物を用いた場合について説明する。タンタル酸化物を用いた場合の低濃度抵抗変化膜６２２Ｆ（低濃度抵抗変化層６２２）の好適な範囲としては、ＴａＯx（０＜ｘ＜２．５）であり、その膜厚はメモリセルホール６８０が完全に埋め込まれるような膜厚である。また、高濃度抵抗変化膜６２１Ｆ（高濃度抵抗変化層６２１）の好適な範囲としては、ＴａＯy（ｘ＜ｙ）であり、その膜厚はメモリセルホール６８０の底部において１ｎｍ以上１０ｎｍ以下の膜厚である。なお、高濃度抵抗変化膜６２１Ｆにおけるメモリセルホール６８０の内側壁での膜厚は特に限定されない。以上、ＴａＯxおよびＴａＯyの化学式の酸素組成ｘおよびｙの値については、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、それぞれ制御することができる。
【０２６２】
タンタル酸化物を用いた場合における高濃度抵抗変化膜６２１Ｆおよび低濃度抵抗変化膜６２２Ｆの具体的なスパッタリング時の工程について説明すると、まず、スパッタリング装置内に基板を設置し、スパッタリング装置内を７×１０-4Ｐａ程度まで真空引きする。そして、タンタルをターゲットとして、パワーを２５０Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を３．３Ｐａ、基板の設定温度を３０℃にし、図１８Ｃで示した構造の上に、スパッタリングを行う。酸素分圧比を１％から７％に変化させた場合、タンタル酸化物層中の酸素含有率（つまり、酸素原子のＴａ原子に対する組成比）は約４０％（ＴａＯ0.66）から約７０％（ＴａＯ2.3）へと変化する。タンタル酸化物層の組成についてはラザフォード後方散乱法を用いて測定できる。また、化学量論的組成を有する酸化物とは、タンタル酸化物の場合、絶縁体であるＴａ2Ｏ5をここでは指し、酸素不足型とすることで金属酸化物は導電性を有するようになる。本実施の形態では、高濃度抵抗変化膜６２１ＦとしてＴａ2Ｏ5膜を６ｎｍ、低濃度抵抗変化膜６２２ＦとしてＴａＯ0.66を４００ｎｍ堆積した。
【０２６３】
なお、本実施形態では、低濃度抵抗変化膜６２２Ｆとしては酸素不足型のタンタル酸化膜を用いたが、タンタル酸化膜以外の材料を用いることもできる。例えば、酸素不足型のタンタル酸化物と同様に、酸素不足型の鉄を含む酸化膜や、その他の遷移金属酸化物であるハフニウム（Ｈｆ）やジルコニウム（Ｚｒ）の酸化物を用いても、同様の積層構造の抵抗変化膜を構成できる。これらの膜の成膜方法にはスパッタ法やＣＶＤ法等が用いられる。
【０２６４】
続いて、図１８Ｅに示すように、例えば化学機械研磨（ＣＭＰ）によって、層間絶縁膜６４０ａの表面が露出するまで低濃度抵抗変化膜６２２Ｆおよび高濃度抵抗変化膜６２１Ｆを研磨して、ウェハ表面をおおよそ平坦にする。これにより、メモリセルホール６８０内に高濃度抵抗変化層６２１および低濃度抵抗変化層６２２を形成する。
【０２６５】
続いて、図１８Ｆに示すように、第２電極１２となる第２電極膜１２Ｆをウェハ表面に堆積する。この第２電極膜１２Ｆの材料としては、第１電極１１ａおよび１１ｂと同じ材料を用いることができる。あるいは、第２電極１２としては、低濃度抵抗変化層６２２の第２電極１２側の界面の抵抗を低抵抗に保ち易い電極、即ち抵抗変化しにくい電極であることが好ましいことから、第２電極膜１２Ｆの材料としては、銅（Ｃｕ）、チタン（Ｔｉ）、タングステン（Ｗ）またはタンタル（Ｔａ）、あるいはこれらの材料の窒化物の中から選ばれる少なくとも１種を含む金属を用いても良い。また、これらの材料の成膜方法としてはスパッタ法やＣＶＤ法等を用いることができる。本実施形態では、第２電極膜１２Ｆとして、スパッタ法により、膜厚が３０ｎｍの窒化タンタル（ＴａＮ）を堆積した。
【０２６６】
続いて、同図に示すように、非導体層３０となる非導体膜３０Ｆをウェハ表面に堆積する。非導体膜３０Ｆの材料としては、例えば窒素不足型窒化シリコン（ＳｉＮx）が用いられる。
【０２６７】
このような半導体特性を有するＳｉＮx膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタ法により形成することができ、窒素の組成ｘを変化させることによって、そのバンドギャップを変化させることができ、ダイオードの電流−電圧特性を調節することができる。なお、非導体膜３０Ｆの成膜方法としては、例えば、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ／Ｎ2流量を１８ｓｃｃｍ／２ｓｃｃｍとして製作すればよい。本実施形態では、非導体膜３０Ｆとして、ＳｉＮx（ｘ＝０．６）を１５ｎｍ堆積した。
【０２６８】
続いて、同図に示すように、第３電極１３となる第３電極膜１３Ｆをウェハ表面に堆積する。第３電極膜１３Ｆの材料は、第２電極膜１２Ｆと同じものを用いることができる。本実施形態では、第３電極膜１３Ｆとして、スパッタ法を用いて窒化タンタル（ＴａＮ）を３０ｎｍ堆積した。なお、堆積方法としては、スパッタ法だけでなく、ＣＶＤ法等を用いても良い。
【０２６９】
これにより、抵抗変化層６２０が形成されたメモリセルホール６８０上に、第２電極膜１２Ｆと非導体膜３０Ｆと第３電極膜１３Ｆとで構成された積層膜を形成することができる。
【０２７０】
次に、図１８Ｇに示すように、第２電極膜１２Ｆ、非導体膜３０Ｆおよび第３電極膜１３Ｆで構成された積層膜に対し、露光プロセスを用いてマスキングしてエッチングすることにより、所定の寸法で、第２電極１２と非導体層３０と第３電極１３とで構成された積層構造を形成する。本実施形態では、エッチング後における積層構造の平面視形状は、１．５μｍ×０．５μｍの長方形とした。また、積層構造の長辺方向は、第１電極１１ａおよび１１ｂの短辺方向とした。
【０２７１】
次に、図１８Ｈに示すように、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯで構成された層間絶縁膜６４０ｂを厚さ４００ｎｍ堆積し、層間絶縁膜を上方に延長し、続いて、化学機械研磨（ＣＭＰ）で第３電極１３上の層間絶縁膜の膜厚が２００ｎｍになるまで研磨して、ウェハ表面をおおよそ平坦にする。これにより、メモリセルホール６８０部分の層間絶縁膜６４０ａと、第２電極１２、非導体層３０および第３電極１３の積層構造を覆う層間絶縁膜６４０ｂとによって、層間絶縁膜６４０を形成することができる。
【０２７２】
なお、この層間絶縁膜６４０ｂの材料としては、ＴＥＯＳ−ＳｉＯ以外にも、シリコン窒化（ＳｉＮ）膜、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜、あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。さらに、これら材料の積層構造を用いても良い。
【０２７３】
次に、図１８Ｉに示すように、第３電極１３上の層間絶縁膜６４０中に埋め込むようにしてプラグ５０を形成する。プラグ５０は、以下のように形成することができる。すなわち、図１８Ｈの層間絶縁膜６４０に第３電極１３表面に達するまでのビアホール（径２６０ｎｍ）を形成する。このビアホールの形成は、一般的な半導体プロセス技術を用いれば容易に形成することができる。ビアホールを形成した後は、例えばＣＶＤ法を用いてタングステン（Ｗ）で構成されたプラグ５０となる導体膜を形成し、その後、例えばＣＭＰを行うことで、図１８Ｉに示すような構造を形成することができる。なお、プラグ５０としては、タングステン（Ｗ）以外にも、例えば、銅（Ｃｕ）またはアルミニウム（Ａｌ）を用いることもできる。
【０２７４】
次に、図１８Ｊに示すように、第２配線６０を形成する。第２配線６０は、以下のように形成することができる。すなわち、図１８Ｉに示される構造体の表面にスパッタ法やＣＶＤ法等を用いて配線用の導電膜を堆積した後、露光プロセスを用いてマスキングしてエッチングすることにより、所定形状の第２配線６０をパターン形成する。この第２配線６０の材料としては、一般的な半導体プロセスの配線工程で用いられる、Ａｌ、Ａｌ−Ｃｕ合金、Ｔｉ−Ａｌ−Ｎ合金、もしくは、ダマシンプロセスで形成したＣｕ配線等を用いることができる。本実施形態では、第２配線６０として、スパッタ法により堆積したＡｌ膜を用いた。また、第２配線６０の厚さは２００ｎｍ〜４００ｎｍとし、幅は約０．５μｍとした。
【０２７５】
これにより、本発明の第６の実施形態に係るメモリ素子６００を作製することができる。
【０２７６】
なお、本実施形態に係るメモリ素子６００は、第１の実施形態と同様に、図３に示すような半導体記憶装置のメモリセルとして用いることができる。また、この場合、当該半導体記憶装置の書き込み動作および読み出し動作については第１の実施形態と同様である。
【０２７７】
（第７の実施形態）
次に、本発明の第７の実施形態に係るメモリ素子およびメモリ素子の製造方法について、図面を参照しながら説明する。なお、本実施形態に係る半導体記憶装置並びに半導体記憶装置の書き込み動作および読み出し動作については第１の実施形態と同様であるので、説明は省略する。
【０２７８】
［メモリ素子の構成］
まず、本発明の第７の実施形態に係るメモリ素子７００について、図１９Ａおよび図１９Ｂを用いて説明する。図１９Ａは、本発明の第７の実施形態に係るメモリ素子の構成を示す一部切り欠き平面図である。また、図１９Ｂは、図１９ＡのＸ−Ｘ’線に沿って切断した本発明の第７の実施形態に係るメモリ素子の構成を示す断面図である。なお、本実施形態では、第６の実施形態と同様に、一つのメモリ素子内に形成される抵抗変化素子が２つの場合を例に説明する。
【０２７９】
まず、図１９Ａおよび図１９Ｂに示す本発明の第７の実施形態に係るメモリ素子７００は、図１７Ａおよび図１７Ｂに示す本発明の第６の実施形態に係るメモリ素子６００と基本構成は同じである。従って、図１９Ａおよび図１９Ｂにおいて、図１７Ａおよび図１７Ｂに示す構成要素と同じ構成要素については同じ符号を付しており、その説明は省略または簡略化する。
【０２８０】
図１９Ａおよび図１９Ｂに示す本発明の第７の実施形態に係るメモリ素子７００が、本発明の第６の実施形態に係るメモリ素子６００と異なる点は、本実施形態に係るメモリ素子７００では、第１電極７１１ａおよび７１１ｂに沿って第１配線７７０ａおよび７７０ｂが形成されている点である。
【０２８１】
図１９Ａおよび図１９Ｂに示すように、第１電極７１１ａおよび７１１ａは、第６の実施形態の第１電極１１ａおよび１１ｂと同様に、高濃度抵抗変化層６２１に接合するようにして形成されている。また、第１電極７１１ａおよび７１１ｂの材料は、第６の実施形態の第１電極１１ａおよび１１ｂと同様の材料を用いることができる。
【０２８２】
２つのと第１配線７７０ａおよび７７０ｂは、Ｃｕ等の低抵抗の金属からなり、基板１０の上に形成される。また、第１配線７７０ａ、７７０ｂの上には、それぞれ、第１電極７１１ａ、７１１ｂが形成されており、第１配線７７０ａ、７７０ｂは、それぞれ、第１電極７１１ａ、７１１ｂと接合されている。
【０２８３】
本実施形態に係るメモリ素子７００は、第６の実施形態と同様に、第１電極７１１ａおよび７１１ｂと抵抗変化層６２０と第２電極１２との積層構造により、第１電極７１１ａおよび７１１ｂの個数と同数の抵抗変化素子７００Ｒが構成されている。本実施形態では、２つの第１電極７１１ａおよび第１電極７１１ｂの２つの第１電極と、１つの抵抗変化層６２０と、１つの第２電極１２とによって、１つのメモリセル内に、第１抵抗変化素子７００Ｒａと第２抵抗変化素子７００Ｒｂとの２つの抵抗変化素子を有する抵抗変化素子７００Ｒが構成されている。すなわち、第１抵抗変化素子７００Ｒａは、第１電極７１１ａ、高濃度抵抗変化層６２１、低濃度抵抗変化層６２２および第２電極１２によって構成されている。また、第２抵抗変化素子７００Ｒｂは、第１電極７１１ｂ、高濃度抵抗変化層６２１、低濃度抵抗変化層６２２および第２電極１２によって構成されている。また、１つの第２電極１２、１つの非導体層３０および１つの第３電極１３の積層構造により、１つのダイオード７００Ｄが構成されている。
【０２８４】
このように構成される本発明の第７の実施形態に係るメモリ素子７００は、第６の実施形態に係るメモリ素子６００と同様に動作し、同様の効果を奏する。
【０２８５】
さらに、本実施形態に係るメモリ素子７００は、第１電極７１１ａおよび７１１ｂよりも低抵抗の材料で構成される第１配線７７０ａおよび７７０ｂを用いる。これにより、第１配線７７０ａおよび７７０ｂを半導体記憶装置の回路におけるビット線としても用いた場合に、ビット線の配線抵抗を小さくすることができ、好ましい回路動作を実現することができる。さらに、第１配線７７０ａおよび７７０ｂを用いることにより、第１電極７１１ａおよび７１１ｂを薄くすることができるので、第１電極７１１ａおよび７１１ｂの材料の使用量を削減することができるとともに、第１電極７１１ａおよび７１１ｂの加工が容易になる。特に、第１電極７１１ａおよび７１１ｂの材料が、Ｐｔ、ＰｄまたはＩｒなどの貴金属の場合には、第１電極７１１ａおよび７１１ｂの使用量削減により、低コスト化を実現することができる。
【０２８６】
［メモリ素子の製造方法］
次に、本発明の第７の実施形態に係るメモリ素子７００の製造方法について、図２０Ａ〜図２０Ｃを用いて説明する。図２０Ａ〜図２０Ｃは、本発明の第７の実施形態に係るメモリ素子の製造工程を示す断面図である。なお、本発明の第７の実施形態に係るメモリ素子７００の製造方法において、第１電極７１１ａおよび７１１ｂを形成した後の製造工程は、第６の実施形態における第１電極１１ａおよび１１ｂを形成した後の製造工程と同様であるので、その説明は省略する。
【０２８７】
まず、図２０Ａに示すように、基板１０上に、スパッタ法やＣＶＤ法等を用いて、第１配線膜７７０Ｆと第１電極膜７１１Ｆとをこの順で堆積する。
【０２８８】
ここで、第１配線膜７７０Ｆの材料としては、Ａｌ、Ａｌ−Ｃｕ合金、Ｔｉ−Ａｌ−Ｎ合金等を用いることができる。本実施形態では、第１配線膜７７０Ｆとして、スパッタ法により堆積したＡｌ膜を用いた。また、第１配線膜７７０Ｆの膜厚は２００ｎｍ〜４００ｎｍとした。また、第１電極膜７１１Ｆの材料としては、第６の実施形態の第１電極１１ａ、１１ｂと同じ材料を用いることができる。本実施形態では、第１電極膜７１１Ｆとして、イリジウム（Ｉｒ）を用い、膜厚は５０ｎｍとした。
【０２８９】
次に、図２０Ｂに示すように、露光プロセスを用いてマスキングして第１配線膜７７０Ｆおよび７１１Ｆをエッチングすることにより、第１配線７７０ａおよび７７０ｂと第１電極７１１ａおよび７１１ｂとを形成する。
【０２９０】
ここで、第１配線７７０ａおよび７７０ｂの幅は０．５μｍとし、隣り合う第１配線７７０ａと第１配線７７０ｂとの間隔は０．５μｍとした。また、同様に、第１電極７１１ａの幅は０．５μｍとし、隣り合う第１電極７１１ａと第１電極７１１ｂとの間隔は０．５μｍとした。
【０２９１】
次に、図２０Ｃに示すように、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯで構成された層間絶縁膜６４０ａを厚さ６００ｎｍ堆積し、その後、例えば化学機械研磨（ＣＭＰ）で第１電極７１１ａおよび７１１ｂの表面が露出するまで研磨を行って、層間絶縁膜６４０ａと第１電極７１１ａおよび７１１ｂとを含むウェハ表面をおおよそ平坦にする。
【０２９２】
なお、この層間絶縁膜６４０ａの材料としては、ＴＥＯＳ−ＳｉＯ以外にも、シリコン窒化（ＳｉＮ）膜、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜、あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。さらに、これら材料の積層構造を用いても良い。
【０２９３】
以降の製造工程は、第６の実施形態に係る製造工程のうち、図１８Ｃ以降の工程と同じであるので、その説明は省略する。
【０２９４】
以上により、本発明の第２の実施形態に係るメモリ素子７００を作製することができる。
【０２９５】
なお、本実施形態に係るメモリ素子７００は、第１の実施形態と同様に、図３に示すような半導体記憶装置のメモリセルとして用いることができる。また、この場合、当該半導体記憶装置の書き込み動作および読み出し動作については第１の実施形態と同様である。
【０２９６】
（第８の実施形態）
次に、本発明の第８の実施形態に係るメモリ素子およびメモリ素子の製造方法について、図面を参照しながら説明する。なお、本実施形態に係る半導体記憶装置並びに半導体記憶装置の書き込み動作および読み出し動作については第１の実施形態と同様であるので、説明は省略する。
【０２９７】
［メモリ素子の構成］
まず、本発明の第８の実施形態に係るメモリ素子８００について、図２１Ａおよび図２１Ｂを用いて説明する。図２１Ａは、本発明の第８の実施形態に係るメモリ素子の構成を示す一部切り欠き平面図である。また、図２１Ｂは、図２１ＡのＸ−Ｘ’線に沿って切断した本発明の第８の実施形態に係るメモリ素子の構成を示す断面図である。なお、本実施形態では、第６および第７の実施形態と同様に、一つのメモリ素子内に形成される抵抗変化素子が２つの場合を例にして説明する。
【０２９８】
図２１Ａおよび図２１Ｂに示す本発明の第８の実施形態に係るメモリ素子８００は、図１９Ａおよび図１９Ｂに示す本発明の第７の実施形態に係るメモリ素子７００と基本構成は同じである。従って、図２１Ａおよび図２１Ｂにおいて、図１９Ａおよび図１９Ｂに示す構成要素と同じ構成要素については同じ符号を付しており、その説明は省略または簡略化する。
【０２９９】
図２１Ａおよび図２１Ｂに示す本発明の第８の実施形態に係るメモリ素子８００が、本発明の第７の実施形態に係るメモリ素子７００と異なる点は、本実施形態に係るメモリ素子８００では、第１電極８１１ａおよび８１１ｂのそれぞれに沿って形成された配線がＣｕ配線かならる第１配線８７０ａおよび８７０ｂになっている点と、第１電極８１１ａおよび８１１ｂがめっき法により形成されている点である。
【０３００】
図２１Ａおよび図２１Ｂに示すように、本発明の第８の実施形態に係るメモリ素子８００において、２つの第１配線８７０ａおよび８７０ｂは、Ｃｕ（銅）配線であり、基板１０の上に形成される。また、第１配線８７０ａ、８７０ｂの上には、それぞれ、第１電極８１１ａ、８１１ｂが形成されており、第１配線８７０ａ、８７０ｂは、それぞれ、第１電極８１１ａ、８１１ｂと接合されている。
【０３０１】
第１電極８１１ａおよび８１１ｂは、高濃度抵抗変化層６２１に接合するようにして形成されている。第１電極８１１ａおよび８１１ｂの材料は、第７の実施形態の第１電極７１１ａおよび７１１ｂと同様の材料を用いることができるが、本実施形態に係る第１電極８１１ａおよび８１１ｂは、無電解めっき法によって第１配線８７０ａおよび８７０ｂの表面に形成されためっき電極である。
【０３０２】
本実施形態に係るメモリ素子８００は、第７の実施形態と同様に、第１電極８１１ａおよび８１１ｂと抵抗変化層６２０と第２電極１２との積層構造により、第１電極８１１ａおよび８１１ｂの個数と同数の抵抗変化素子８００Ｒが構成されている。本実施形態では、第１電極８１１ａおよび第１電極８１１ｂの２つの第１電極と、１つの抵抗変化層６２０と、１つの第２電極１２とによって、１つのメモリセル内に、第１抵抗変化素子８００Ｒａと第２抵抗変化素子８００Ｒｂとの２つの抵抗変化素子を有する抵抗変化素子８００Ｒが構成されている。すなわち、第１抵抗変化素子８００Ｒａは、第１電極８１１ａ、高濃度抵抗変化層６２１、低濃度抵抗変化層６２２および第２電極１２によって構成されている。また、第２抵抗変化素子８００Ｒｂは、第１電極８１１ｂ、高濃度抵抗変化層６２１、低濃度抵抗変化層６２２および第２電極１２によって構成されている。また、１つの第２電極１２、１つの非導体層３０および１つの第３電極１３の積層構造により、１つのダイオード８００Ｄが構成されている。
【０３０３】
このように構成される本発明の第８の実施形態に係るメモリ素子８００は、第６および第７の実施形態に係るメモリ素子と同様に動作し、同様の効果を奏する。
【０３０４】
さらに、本実施形態に係るメモリ素子８００は、第１電極８１１ａおよび８１１ｂがめっき法によって形成される。これにより、第１電極８１１ａおよび８１１ｂの材料に用いられるＰｔ、ＰｄまたはＩｒなどの貴金属に対してエッチングプロセスによる形状加工が不要となる。従って、以下のような効果が得られる。
【０３０５】
つまり、第１電極８１１ａおよび８１１ｂの材料に用いられる貴金属系の金属は、反応性イオンエッチングなどを用いた一般的なドライエッチングプロセスでは断面形状を垂直に加工することが困難であり、また、エッチングガスとの反応生成物の蒸気圧が高いためエッチング後の再付着物を完全に除去することが難しい。このため、微細パターンでの再付着物によるショートや細線形状の形成不良が発生し易く、微細化にとっては問題となる。
【０３０６】
これに対し、本実施形態では、貴金属のエッチングによる形状加工が不要なため、このような問題が発生しないので、第１電極８１１ａおよび８１１ｂを微細化し易いという効果が得られる。
【０３０７】
［メモリ素子の製造方法］
次に、本発明の第８の実施形態に係るメモリ素子８００の製造方法について、図２２Ａ〜図２２Ｃを用いて説明する。図２２Ａおよび図２２Ｂは、本発明の第８の実施形態に係るメモリ素子の製造工程を示す断面図である。なお、本発明の第８の実施形態に係るメモリ素子８００の製造方法において、第１電極８１１ａおよび８１１ｂを形成した後の製造工程は、第６の実施形態において第１電極１１ａおよび１１ｂを形成した後の製造工程と同様であるので、その説明は省略する。
【０３０８】
まず、図２２Ａに示すように、基板１０上に、層間絶縁膜６４０ａと、Ｃｕ配線で構成された第１配線８７０ａおよび８７０ｂとを、第１配線８７０ａおよび８７０ｂの上表面が露出するようにして形成する。層間絶縁膜６４０ａと第１配線８７０ａおよび８７０ｂおの形成は、一般的なＣｕダマシン工程を用いて行うことができる。なお、第１配線８７０ａおよび８７０ｂのＣｕの膜厚は２００ｎｍとし、配線幅は約０．５μｍとし、隣り合う第１配線８７０ａと第１配線８７０ｂとの間隔は０．５μｍとした。
【０３０９】
次に、図２２Ｂに示すように、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯで構成された層間絶縁膜６４０ｂを厚さ３００ｎｍで全面に堆積し、その後、露光プロセスを用いてマスキングして第１配線８７０ａおよび８７０ｂが露出するまで層間絶縁膜６４０ｂをエッチングすることにより、底面が第１配線８７０ａおよび８７０ｂの上面まで達するようなメモリセルホール６８０を形成する。
【０３１０】
なお、この層間絶縁膜６４０ｂの材料としては、ＴＥＯＳ−ＳｉＯ以外にも、シリコン窒化（ＳｉＮ）膜、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜、あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。さらに、これら材料の積層構造を用いても良い。
【０３１１】
次に、図２２Ｃに示すように、第１配線８７０ａおよび８７０ｂの露出面にのみ、例えば無電解選択成長めっき法を用いて、第１電極８１１ａおよび８１１ｂを形成する。
【０３１２】
本実施形態において、第１電極８１１ａおよび８１１ｂの材料としてはＰｔを用い、無電解Ｐｔめっき浴としては、ヒドラジン−アンモニア系Ｐｔめっき浴、またはホウ素系化合物や次亜リン酸を還元剤として含むＰｔめっき浴を用いるとよい。また、Ｐｔで構成された第１電極８１１ａおよび８１１ｂの膜厚は５ｎｍ〜５０ｎｍ程度であることが望ましく、本実施形態では２５ｎｍとした。
【０３１３】
また、第１配線８７０ａおよび８７０ｂの露出面に、ニッケル、ニッケル−リン合金またはニッケル−ホウ素のいずれかを含む電極シード層を形成した後、上記の無電解Ｐｔめっきを行うことが好ましい。これにより、より効率よくＣｕ配線上にＰｔの選択成長を行うことができる。この場合、電極シード層は、パラジウムとニッケル、パラジウムとニッケル−リン合金またはパラジウムとニッケル−ホウ素合金のいずれかの組み合わせで構成された積層構造としても良い。
【０３１４】
以降の製造工程は、第６の実施形態に係る製造工程のうち、図１８Ｄ以降の工程と同じであるので、その説明は省略する。
【０３１５】
以上により、本発明の第８の実施形態に係るメモリ素子８００を作製することができる。
【０３１６】
なお、本実施形態に係るメモリ素子８００は、第１の実施形態と同様に、図３に示すような半導体記憶装置のメモリセルとして用いることができる。また、この場合、当該半導体記憶装置の書き込み動作および読み出し動作については第１の実施形態と同様である。
【０３１７】
（第９の実施形態）
次に、本発明の第９の実施形態に係るメモリ素子およびメモリ素子の製造方法について、図面を参照しながら説明する。なお、本実施形態に係る半導体記憶装置並びに半導体記憶装置の書き込み動作および読み出し動作については第１の実施形態と同様であるので、説明は省略する。
【０３１８】
［メモリ素子の構成］
まず、本発明の第９の実施形態に係るメモリ素子９００について、図２３Ａおよび図２３Ｂを用いて説明する。図２３Ａは、本発明の第９の実施形態に係るメモリ素子の構成を示す一部切り欠き平面図である。また、図２３Ｂは、図２３ＡのＸ−Ｘ’線に沿って切断した本発明の第９の実施形態に係るメモリ素子の構成を示す断面図である。なお、本実施形態では、第６〜第８の実施形態と同様に、一つのメモリ素子内に形成される抵抗変化素子が２つの場合を例にして説明する。
【０３１９】
図２３Ａおよび図２３Ｂに示すように、本発明の第９の実施形態に係るメモリ素子９００は、図１７Ａおよび図１７Ｂに示す本発明の第６の実施形態に係るメモリ素子６００と基本構成は同じである。従って、図２３Ａおよび図２３Ｂにおいて、図１７Ａおよび図１７Ｂに示す構成要素と同じ構成要素については同じ符号を付しており、その説明は省略または簡略化する。
【０３２０】
図２３Ａおよび図２３Ｂに示す本発明の第９の実施形態に係るメモリ素子９００が、本発明の第６の実施形態に係るメモリ素子６００と異なる点は、本実施形態に係るメモリ素子９００では、第６の実施形態に係るメモリ素子６００におけるプラグ５０が無く、非導体層３０および第３電極１３が第２配線６０と同形状に加工されている点である。
【０３２１】
本実施形態に係るメモリ素子９００は、第６の実施形態と同様に、第１電極１１ａおよび１１ｂと抵抗変化層６２０と第２電極１２との積層構造により、第１電極１１ａおよび１１ｂの個数と同数の抵抗変化素子９００Ｒが構成されている。本実施形態では、第１電極１１ａおよび第１電極１１ｂの２つの第１電極と、１つの抵抗変化層６２０と、１つの第２電極１２によって、１つのメモリセル内に、第１抵抗変化素子９００Ｒａと第２抵抗変化素子９００Ｒｂとの２つの抵抗変化素子を有する抵抗変化素子９００Ｒが構成されている。すなわち、第１抵抗変化素子９００Ｒａは、第１電極１１ａ、高濃度抵抗変化層６２１、低濃度抵抗変化層６２２および第２電極１２によって構成されている。また、第２抵抗変化素子９００Ｒｂは、第１電極１１ｂ、高濃度抵抗変化層６２１、低濃度抵抗変化層６２２および第２電極１２によって構成されている。また、１つの第２電極１２、１つの非導体層３０および１つの第３電極１３の積層構造により、１つのダイオード９００Ｄが構成されている。
【０３２２】
このように構成される本発明の第９の実施形態に係るメモリ素子９００は、第６の実施形態に係るメモリ素子６００と同様に動作し、同様の効果を奏する。
【０３２３】
さらに、本実施形態に係るメモリ素子９００は、プラグが形成されておらず、第２配線６０が第３電極１３上に直接形成されている。これにより、プラグを形成するための工程を省くことができるため、リソグラフィー工程数を削減することができるとともに、製造コストを削減することができる。
【０３２４】
また、本実施形態に係るメモリ素子９００は、非導体層３０が層間絶縁膜６４０上にも形成することができるので、第６の実施形態と比べて、非導体層３０の第２電極１２側の面積を増加させることができる。これにより、増加した層間絶縁膜６４０上の非導体層３０の領域にも電流が流れるので実効的な電流量を増加させることができる。
【０３２５】
［メモリ素子の製造方法］
次に、本発明の第９の実施形態に係るメモリ素子９００の製造方法について、図２４Ａ〜図２４Ｃを用いて説明する。図２４Ａ〜図２４Ｂは、本発明の第９の実施形態に係るメモリ素子の製造工程を示す断面図である。
【０３２６】
まず、上述の第６の実施形態と同様にして、図１８Ａ〜図１８Ｅまでを行う。
【０３２７】
次に、図２４Ａに示すように、低濃度抵抗変化層６２２上に、第２電極１２となる膜である第２電極膜を堆積し、露光プロセスを用いてマスキングしてエッチングすることにより、第２電極１２を形成する。なお、第２電極１２の材料は第６の実施形態と同じものを用い、また、成膜も第６の実施形態と同様にして行うことができる。本実施形態において、第２電極１２は、スパッタ法によりＴａＮを５０ｎｍ堆積した。
【０３２８】
次に、図２４Ｂに示すように、第２電極１２を覆うようにして、例えばＣＶＤ法を用いて、膜厚が２００ｎｍのＴＥＯＳ−ＳｉＯで構成された層間絶縁膜６４０ｂを層間絶縁膜６４０ａの上方に延長し、その後、例えば化学機械研磨（ＣＭＰ）で、第２電極２１２の表面が露出するまで研磨を行うことにより、層間絶縁膜６４０ｂと第２電極１２とを含むウェハ表面をおおよそ平坦にする。
【０３２９】
なお、この層間絶縁膜６４０ｂの材料としては、ＴＥＯＳ−ＳｉＯ以外にも、シリコン窒化（ＳｉＮ）膜、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜、あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。さらに、これら材料の積層構造を用いても良い。
【０３３０】
続いて、図２４Ｃに示すように、非導体層３０となる非導体膜３０Ｆと、第３電極１３となる第３電極膜１３Ｆと、第２配線６０となる第２配線膜６０Ｆとをこの順でウェハ表面に堆積し、積層膜を形成する。非導体膜３０Ｆ、第３電極膜１３Ｆおよび第２配線膜６０Ｆの材料としては、第６の実施形態と同じものを用いることができ、また、これらの膜の成膜も第６の実施形態と同様にして行うことができる。本実施形態では、非導体膜３０ＦとしてはＳｉＮx（ｘ＝０．６）を１５ｎｍ、第３電極膜１３Ｆとしては窒化タンタル（ＴａＮ）を３０ｎｍ、第２配線膜６０ＦとしてはＡｌ膜を２００ｎｍ堆積し、いずれもスパッタ法によって成膜した。
【０３３１】
次に、非導体膜３０Ｆと第３電極膜１３Ｆと第２配線膜６０Ｆとで構成された積層膜に対し、露光プロセスを用いてマスキングして一括エッチングすることにより、非導体層３０、第３電極１３および第２配線６０で構成された積層構造を形成する。本実施形態では、第２配線６０の幅が０．５μｍとなるようにパターニングした。
【０３３２】
これにより、図２３Ａおよび図２３Ｂに示すような本発明の第９の実施形態に係るメモリ素子９００を作製することができる。
【０３３３】
なお、本実施形態に係るメモリ素子９００は、第１の実施形態と同様に、図３に示すような半導体記憶装置のメモリセルとして用いることができる。また、この場合、当該半導体記憶装置の書き込み動作および読み出し動作については第１の実施形態と同様である。
【０３３４】
（第１０の実施形態）
次に、本発明の第１０の実施形態に係るメモリ素子およびメモリ素子の製造方法について、図面を参照しながら説明する。なお、本実施形態に係る半導体記憶装置並びに半導体記憶装置の書き込み動作および読み出し動作については第１の実施形態と同様であるので、説明は省略する。
【０３３５】
［メモリ素子の構成］
まず、本発明の第１０の実施形態に係るメモリ素子１０００について、図２５Ａおよび図２５Ｂを用いて説明する。図２５Ａは、本発明の第１０の実施形態に係るメモリ素子の構成を示す一部切り欠き平面図である。また、図２５Ｂは、図２５ＡのＸ−Ｘ’線に沿って切断した本発明の第１０の実施形態に係るメモリ素子の構成を示す断面図である。なお、本実施形態では、第６〜第９の実施形態と同様に、一つのメモリ素子内に形成される抵抗変化素子が２つの場合を例にして説明する。
【０３３６】
図２５Ａおよび図２５Ｂに示すように、本発明の第１０の実施形態に係るメモリ素子１０００は、基板１０の上に形成された第２配線１０６０の上面と接合するように形成された第３電極１０１３と、第３電極１０１３の上面と接合するように形成された非導体層１０３０と、非導体層１０３０の上面と接合するように形成された第２電極１０１２と、層間絶縁膜１０４０と、層間絶縁膜１０４０内に形成されるとともに、少なくとも第２電極１０１２の上面にまで達するメモリセルホール１０８０と、メモリセルホール１０８０に埋め込まれた低濃度抵抗変化層１０２２と、低濃度抵抗変化層１０２２の上面に形成された高濃度抵抗変化層１０２１と、高濃度抵抗変化層１０２１の上面と接合するように形成された２つの第１電極１０１１ａおよび１０１１ｂと、で構成されている。
【０３３７】
本実施形態において、第１電極１０１１ａ、１０１１ｂ、高濃度抵抗変化層１０２１、低濃度抵抗変化層１０２２、第２電極１０１２、非導体層１０３０、第３電極１０１３、第２配線１０６０および層間絶縁膜１０４０の材料は、それぞれ、第６の実施形態における、第１電極１１ａ、１１ｂ、高濃度抵抗変化層６２１、低濃度抵抗変化層６２２、第２電極１２、非導体層３０、第３電極１３、第２配線６０および層間絶縁膜６４０の材料と同じものを用いることができる。
【０３３８】
また、高濃度抵抗変化層１０２１と低濃度抵抗変化層１０２２とによって抵抗変化層１０２０が構成されており、高濃度抵抗変化層１０２１の酸素濃度は、低濃度抵抗変化層１０２２の酸素濃度よりも高くなっている。
【０３３９】
本実施形態に係るメモリ素子１０００は、第１電極１０１１ａおよび１０１１ｂと抵抗変化層１０２０と第２電極１０１２との積層構造により、第１電極１０１１ａおよび１０１１ｂの個数と同数の抵抗変化素子１０００Ｒが構成されている。本実施形態では、第１電極１０１１ａおよび第１電極１０１１ｂの２つの電極と、１つの抵抗変化層１０２０と、１つの第２電極１０１２とによって、１つのメモリセル内に、第１抵抗変化素子１０００Ｒａと第２抵抗変化素子１０００Ｒｂとの２つの抵抗変化素子を有する抵抗変化素子１０００Ｒが構成されている。すなわち、第１抵抗変化素子１０００Ｒａは、第１電極１０１１ａ、高濃度抵抗変化層１０２１、低濃度抵抗変化層１０２２および第２電極１０１２によって構成されている。また、第２抵抗変化素子１０００Ｒｂは、第１電極１０１１ｂ、高濃度抵抗変化層１０２１、低濃度抵抗変化層１０２２および第２電極１０１２によって構成されている。このように、第１抵抗変化素子１０００Ｒａと第２抵抗変化素子１０００Ｒｂにおいては、高濃度抵抗変化層１０２１、低濃度抵抗変化層１０２２および第２電極１０１２はそれぞれ共通しているが、他方の電極は第１電極１０１１ａと第１電極１０１１ｂとでそれぞれ異なる。なお、本実施形態において、抵抗変化素子１０００Ｒの素子面積は、第１電極１０１１ａおよび１０１１ｂと高濃度抵抗変化層１０２１とが接合する面積（接合面積）の合計と定義する。
【０３４０】
さらに、本実施形態に係るメモリ素子１０００は、１つの第２電極１０１２、１つの非導体層１０３０および１つの第３電極１０１３の積層構造により、ダイオード１０００Ｄが構成されている。なお、本実施形態において、ダイオード１０００Ｄの素子面積は、第２電極１０１２と非導体層１０３０とが接合する面積（接合面積）、および、非導体層１０３０と第３電極１０１３とが接合する面積（接合面積）のうちのいずれか小さい方の接合面積と定義する。
【０３４１】
このように、本発明の第１０の実施形態に係るメモリ素子１０００は、第６の実施形態と同様に、１つのメモリ素子内に、２つの抵抗変化素子１００Ｒａおよび１０００Ｒｂと、１つのダイオード１０００Ｄとが形成されており、第６の実施形態に係るメモリ素子と同様の動作を行うことができる。これにより、１つのダイオード１０００Ｄの素子面積を１つの抵抗変化素子１０００Ｒａ、１０００Ｒｂの素子面積よりも大きくすることができる。従って、本実施形態でも、抵抗変化層を微細化することなく、メモリ素子の大容量化を実現することができる。この結果、ダイオードの許容電流量を実質的に大きくすることができ、初期ブレーク動作時および抵抗変化動作時の電流によるダイオードの破壊を防ぐことができる。
【０３４２】
また、抵抗変化層およびダイオードの加工寸法をメモリ素子の最小設計寸法よりも大きくすることができるので、特殊な微細加工技術を用いることなくメモリ素子を実質的に微細化することができる。
【０３４３】
さらに、本実施形態に係るメモリ素子１０００は、第６の実施形態に係るメモリ素子６００の構成を上下逆にした構成（ただし、高濃度抵抗変化層１０２１の形状は高濃度抵抗変化層６２１の形状と異なっている）となっている。このような構成とすることにより、第３電極１０１３と第２配線１０６０とを接続するためのプラグ（図１７Ｂのプラグ５０）を形成する工程を省くことができるので、リソグラフィー工程数を削減することができるとともに、製造コストを削減することができる。
【０３４４】
なお、本実施形態において、図２５Ａおよび図２５Ｂに示すように、メモリセルホール１０８０の平面視における形状は長方形で示されているが、長方形のみに限定されるものではない。例えば、メモリセルホール１０８０の平面視形状は、楕円形や多角形などとしても良い。
【０３４５】
また、本実施形態では、図２５Ｂに示すように、メモリセルホール１０８０は基板１０に対して垂直に形成されているが、必ずしも垂直に形成する必要は無い。例えば、実際の作製工程で生ずる断面の傾斜（テーパー形状）がある場合も本発明に含まれる。
【０３４６】
また、本実施形態では、図２５Ｂに示すように、第２電極１０１２は抵抗変化素子１０００Ｒとダイオード１０００Ｄに共通の電極として単層としたが、第２電極１０１２は必ずしも単層の電極である必要は無い。例えば、抵抗変化素子１０００Ｒおよびダイオード１０００Ｄで適した電極材料がそれぞれ異なる場合は、第２電極１０１２は異なる電極材料による２層もしくはそれ以上の積層構造としても良い。
【０３４７】
［メモリ素子の製造方法］
次に、本発明の第１０の実施形態に係るメモリ素子１０００の製造方法について、図２６Ａ〜図２６Ｉを用いて、説明する。図２６Ａ〜図２６Ｉは、本発明の第１０の実施形態に係るメモリ素子の製造工程を示す断面図である。
【０３４８】
まず、図２６Ａに示すように、基板１０上に、Ｃｕ配線で構成された第２配線１０６０を形成する。第２配線１０６０は、一般的なＣｕダマシン工程を用いて形成することができる。本実施形態において、第２配線１０６０のＣｕ膜厚は２００ｎｍとし、配線幅は約０．５μｍとした。
【０３４９】
次に、図２６Ｂに示すように、第３電極１０１３となる第３電極膜１０１３Ｆと、非導体層１０３０となる非導体膜１０３０Ｆと、第２電極１０１２となる第２電極膜１０１２Ｆとを、この順に堆積して積層膜を形成する。
【０３５０】
ここで、第２電極膜１０１２Ｆおよび第３電極膜１０１３Ｆの材料としては、貴金属材料、例えば白金（Ｐｔ）、パラジウム（Ｐｄ）およびイリジウム（Ｉｒ）の中から選ばれる１つ、あるいは、これらの混合物、または、銅（Ｃｕ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、あるいは、これらの材料の窒化物の中から選ばれる少なくとも１種を含む金属が用いられる。また、これら材料の成膜方法としては、スパッタ法やＣＶＤ法等が用いられる。本実施形態では、第３電極膜１０１３Ｆおよび第２電極膜１０１２Ｆとして、スパッタ法により、膜厚が３０ｎｍの窒化タンタル（ＴａＮ）を堆積した。
【０３５１】
また、非導体膜１０３０Ｆの材料としては、第６の実施形態における非導体膜３０Ｆと同じものを用いることができる。本実施形態では、非導体膜１０３０Ｆとして、膜厚が１５ｎｍのＳｉＮx（ｘ＝０．６）を堆積した。
【０３５２】
また、低濃度抵抗変化膜１０２２Ｆの材料としては、第６の実施形態における低濃度抵抗変化膜６２２Ｆと同じものを用いることができる。本実施形態では、低濃度抵抗変化膜１０２２Ｆとして、スパッタ法により、膜厚が５０ｎｍのＴａＯ0.66を堆積した。
【０３５３】
続いて、図２６Ｃに示すように、第３電極膜１０１３Ｆ、非導体膜１０３０Ｆおよび第２電極膜１０１２Ｆで構成された積層膜に対し、露光プロセスを用いてマスキングして一括エッチングすることにより、所定の寸法で、第３電極１０１３と、非導体層１０３０と、第２電極１０１２とで構成された積層構造を形成する。本実施形態では、エッチング後における積層構造の平面視形状は、１．５μｍ×０．５μｍの長方形とした。また、積層構造の長辺方向は、第２配線１０６０の長辺方向とした。
【０３５４】
次に、図２６Ｄに示すように、第３電極１０１３と非導体層１０３０と第２電極１０１２との積層構造を覆うようにして、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯで構成された層間絶縁膜１０４０ａを厚さ６００ｎｍ堆積する。
【０３５５】
次に、図２６Ｅに示すように、例えば化学機械研磨（ＣＭＰ）によって第２電極１０１２上の層間絶縁膜１０４０ａの膜厚が３００ｎｍになるまで研磨を行うことにより層間絶縁膜１０４０ａの表面をおおよそ平坦にした後、露光プロセスを用いてマスキングしてエッチングすることにより、底面が第２電極１０１２の上面まで達するように構成されたメモリセルホール１０８０を形成する。これにより、メモリセルホール１０８０を有する層間絶縁膜１０４０を形成することができる。
【０３５６】
なお、この層間絶縁膜１０４０の材料としては、ＴＥＯＳ−ＳｉＯ以外にも、シリコン窒化（ＳｉＮ）膜、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜、あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。さらに、これら材料の積層構造を用いても良い。
【０３５７】
次に、図２６Ｆに示すように、例えばスパッタ法により、低濃度抵抗変化層１０２２となる低濃度抵抗変化膜１０２２ＦとしてＴａＯ0.66を６００ｎｍ成膜する。これにより、メモリセルホール１０８０が低濃度抵抗変化膜１０２２Ｆによって埋め込まれる。低濃度抵抗変化膜１０２２Ｆの材料としては、第６の実施形態の低濃度抵抗変化膜６２２Ｆと同じものを用いることができる。
【０３５８】
次に、図２６Ｇに示すように、例えば化学機械研磨（ＣＭＰ）で、層間絶縁膜１０４０上の低濃度抵抗変化膜１０２２Ｆを研磨することにより、層間絶縁膜１０４０および低濃度抵抗変化層１０２２を含むウェハ表面をおおよそ平坦にする。
【０３５９】
次に、図２６Ｈに示すように、ウェハ表面を例えばプラズマ酸化処理することにより、低濃度抵抗変化層１０２２の露出面を酸化して高濃度抵抗変化層１０２１を形成する。本実施形態では、４００℃のプラズマ酸化により膜厚が６ｎｍの高濃度抵抗変化層１０２１を形成した。
【０３６０】
次に、図２６Ｉに示すように、スパッタ法やＣＶＤ法等を用いて第１電極１０１１ａおよび１０１１ｂとなる第１電極膜を堆積した後、露光プロセスを用いてマスキングしてエッチングすることにより、第１電極１０１１ａおよび１０１１ｂをパターン形成する。ここで、第１電極１０１１ａおよび１０１１ｂの材料としては、高濃度抵抗変化層１０２１の機能を十分に引き出しやすい材料、即ち抵抗変化させ易い材料であることが好ましく、貴金属材料、例えば白金（Ｐｔ）、パラジウム（Ｐｄ）およびイリジウム（Ｉｒ）の中から選ばれる１つ、あるいは、これらの混合物を用いることが望ましい。なお、本実施形態では、第１電極１０１１ａおよび１０１１ｂの材料として、イリジウム（Ｉｒ）を用いた。また、第１電極１０１１ａおよび１０１１ｂの幅は０．５μｍとし、膜厚は５０ｎｍとした。隣り合う第１電極１０１１ａと第１電極１０１１ｂとの間隔は０．５μｍとした。
【０３６１】
また、図示していないが、本実施形態に係るメモリ素子を集積回路の記憶素子として用いる場合は、基板として、あらかじめトランジスタ回路などを形成した基板を用いることができる。この場合、そのトランジスタ回路との電気的接続のためのビアホールと第２配線１０６０とが接続される。
【０３６２】
これにより、本発明の第１０の実施形態に係るメモリ素子１０００を作製することができる。
【０３６３】
このように、本実施形態に係るメモリ素子１０００は、高濃度抵抗変化層１０２１が低濃度抵抗変化層１０２２の上にあるので、上述のように、高濃度抵抗変化層１０２１を低濃度抵抗変化層１０２２の一部を酸化させることによって形成することができる。これにより、容易に高濃度抵抗変化層１０２１を形成することができる。
【０３６４】
なお、本実施形態に係るメモリ素子１０００は、第１の実施形態と同様に、図３に示すような半導体記憶装置のメモリセルとして用いることができる。また、この場合、当該半導体記憶装置の書き込み動作および読み出し動作については第１の実施形態と同様である。
【０３６５】
以上、本発明に係るメモリ素子、半導体記憶装置、メモリ素子の製造方法および半導体記憶装置の読み出し方法について、実施の形態に基づいて説明したが、本発明は実施の形態に限定されるものではない。
【０３６６】
例えば、本実施形態では、１つのメモリ素子に含まれる抵抗変化素子の数は２個の場合について説明したが、これに限定されるものではない。例えば、１つのメモリ素子に含まれる抵抗変化素子の数は、３個以上の複数個とし、より多くの抵抗変化素子を含む構成としても構わない。
【０３６７】
ここで、１つのメモリ素子に含まれる抵抗変化素子を４個にした場合の一例について、図２７Ａを用いて説明する。図２７Ａは、本発明の他の実施形態に係るメモリ素子の構成を示す断面図である。なお、図２７Ａにおいて、図１Ｂに示す第１の実施形態に係るメモリ素子１００と同じ構成要素については、同じ符号を付している。
【０３６８】
図２７Ａに示すように、本実施形態に係るメモリ素子１０１には、４つの第１電極１１ａ、１１ｂ、１１ｃおよび１１ｄが含まれている。なお、図２７Ａにおいて、第１電極の数以外は、図１Ｂに示す第１の実施形態に係るメモリ素子１００と同じである。これにより、第１抵抗変化素子１０１Ｒａ、第２抵抗変化素子１０１Ｒｂ、第３抵抗変化素子１０１Ｒｃおよび第４抵抗変化素子１０１Ｒｄの４つの抵抗変化素子を含む抵抗変化素子１０１Ｒと、１つのダイオード１０１Ｄとを有するメモリ素子を構成することができる。
【０３６９】
また、図２７Ａおよび図２７Ｂに示されるメモリ素子１０１を用いて、３個×３個からなるクロスポイント型のメモリセルアレイで構成された半導体記憶装置２００１を構成した一例について、図２７Ｂを用いて説明する。図２７Ｂは、本発明の他の実施形態に係る半導体記憶装置の構成の一例を示す図である。
【０３７０】
図２７Ｂに示すように、本実施形態に係る半導体記憶装置２００１は、３本のワード線と１２本（３個×４本）のビット線を含んでいる。この場合、読み出しワード線選択回路を通して接続される電流センス回路の個数は、１つのメモリ素子に含まれる抵抗変化素子と同じ個数となることから、本実施形態では、４個の電流センス回路を配置すればよい。これにより、第１の実施形態に係る半導体記憶装置２０００で説明した書き込み動作および読み出し動作と同様の動作を行うことにより、４つの抵抗変化素子の抵抗状態を判別することができる。すなわち、４つの電流センス回路に流れる電流に基づいて、読み出し対象のメモリセルにおける、第１抵抗変化素子、第２抵抗変化素子、第３抵抗変化素子および第４抵抗変化素子の抵抗状態を判別することができる。
【０３７１】
より多くの抵抗変化素子を共通に接続するほど、一つの抵抗変化素子の接合面積に対するダイオードの接合面積を相対的に大きくすることができるので、ダイオードの許容電流のマージンは向上する。しかし、互いの素子を介した漏れ電流が増大し、読み出しマージンが減少する傾向があるため、１つのメモリ素子に含まれる抵抗変化素子の数は、メモリセルアレイの規模や読み出しマージンを考慮して、総合的に決定する必要がある。
【０３７２】
その他、本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
【産業上の利用可能性】
【０３７３】
本発明に係るメモリ素子を用いた不揮発性半導体記憶装置は、微細化かつ大容量化が可能なクロスポイント構造を有し、デジタル家電、メモリカード、携帯型電話機またはパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性半導体記憶装置として有用である。
【符号の説明】
【０３７４】
１０  基板
１１ａ、１１ｂ、２１１ａ、２１１ｂ、３１１ａ、３１１ｂ、５１１ａ、５１１ｂ、７１１ａ、７１１ｂ、８１１ａ、８１１ｂ、１０１１ａ、１０１１ｂ  第１電極
２１１Ｆ、７１１Ｆ  第１電極膜
１２、２１２、５１２、１０１２  第２電極
１２Ｆ、５１２Ｆ、１０１２Ｆ  第２電極膜
１３、２１３、５１３、１０１３  第３電極
１３Ｆ、５１３Ｆ、１０１３Ｆ  第３電極膜
２０、５２０、６２０、１０２０  抵抗変化層
２１、５２１、６２１、１０２１  高濃度抵抗変化層
２１Ｆ、６２１Ｆ  高濃度抵抗変化膜
２２、５２２、６２２、１０２２  低濃度抵抗変化層
２２Ｆ、５２２Ｆ、６２２Ｆ、１０２２Ｆ  低濃度抵抗変化膜
３０、２３０、５３０、１０３０  非導体層
３０Ｆ、５３０Ｆ、１０３０Ｆ  非導体膜
４０、４０ａ、４０ｂ、５４０、６４０、６４０ａ、６４０ｂ、１０４０、１０４０ａ  層間絶縁膜
５０  プラグ
６０、５６０、１０６０  第２配線
６０Ｆ  第２配線膜
１００、１０１、２００、３００、４００、５００、６００、７００、８００、９００、１０００  メモリ素子
１００Ｄ、１０１Ｄ、２００Ｄ、３００Ｄ、４００Ｄ、５５０Ｄ、６００Ｄ、７００Ｄ、８００Ｄ、９００Ｄ、１０００Ｄ  ダイオード
１００Ｒ、１０１Ｒ、２００Ｒ、３００Ｒ、４００Ｒ、５００Ｒ、６００Ｒ、７００Ｒ、８００Ｒ、９００Ｒ、１０００Ｒ  抵抗変化素子
１００Ｒａ、１０１Ｒａ、２００Ｒａ、３００Ｒａ、４００Ｒａ、５００Ｒａ、６００Ｒａ、７００Ｒａ、８００Ｒａ、９００Ｒａ、１０００Ｒａ  第１抵抗変化素子
１００Ｒｂ、１０１Ｒｂ、２００Ｒｂ、３００Ｒｂ、４００Ｒｂ、５００Ｒｂ、６００Ｒｂ、７００Ｒｂ、８００Ｒｂ、９００Ｒｂ、１０００Ｒｂ  第２抵抗変化素子
１０１Ｒｃ  第３抵抗変化素子
１０１Ｒｄ  第４抵抗変化素子
２７０ａ，２７０ｂ、３７０ａ、３７０ｂ、７７０ａ、７７０ｂ、８７０ａ、８７０ｂ  第１配線
２７０Ｆ、７７０Ｆ  第１配線膜
６８０、１０８０  メモリセルホール
２０００、２００１  半導体記憶装置
２１００  メモリセルアレイ
２２００  読み出しワード線選択回路
２３００  読み出しビット線選択回路
２４００  書き込みワード線選択回路
２５００  書き込みビット線選択回路
２６００  書き込み方向選択回路
２７０１  第１の電流センス回路
２７０２  第２の電流センス回路
【図１Ａ】
2012042828.tif 000003
【図１Ｂ】
2012042828.tif 000004
【図２Ａ】
2012042828.tif 000005
【図２Ｂ】
2012042828.tif 000006
【図２Ｃ】
2012042828.tif 000007
【図２Ｄ】
2012042828.tif 000008
【図２Ｅ】
2012042828.tif 000009
【図２Ｆ】
2012042828.tif 000010
【図２Ｇ】
2012042828.tif 000011
【図２Ｈ】
2012042828.tif 000012
【図３】
2012042828.tif 000013
【図４】
2012042828.tif 000014
【図５】
2012042828.tif 000015
【図６】
2012042828.tif 000016
【図７】
2012042828.tif 000017
【図８Ａ】
2012042828.tif 000018
【図８Ｂ】
2012042828.tif 000019
【図９Ａ】
2012042828.tif 000020
【図９Ｂ】
2012042828.tif 000021
【図１０Ａ】
2012042828.tif 000022
【図１０Ｂ】
2012042828.tif 000023
【図１０Ｃ】
2012042828.tif 000024
【図１１Ａ】
2012042828.tif 000025
【図１１Ｂ】
2012042828.tif 000026
【図１２Ａ】
2012042828.tif 000027
【図１２Ｂ】
2012042828.tif 000028
【図１３Ａ】
2012042828.tif 000029
【図１３Ｂ】
2012042828.tif 000030
【図１４Ａ】
2012042828.tif 000031
【図１４Ｂ】
2012042828.tif 000032
【図１４Ｃ】
2012042828.tif 000033
【図１４Ｄ】
2012042828.tif 000034
【図１４Ｅ】
2012042828.tif 000035
【図１４Ｆ】
2012042828.tif 000036
【図１５Ａ】
2012042828.tif 000037
【図１５Ｂ】
2012042828.tif 000038
【図１６Ａ】
2012042828.tif 000039
【図１６Ｂ】
2012042828.tif 000040
【図１６Ｃ】
2012042828.tif 000041
【図１６Ｄ】
2012042828.tif 000042
【図１６Ｅ】
2012042828.tif 000043
【図１６Ｆ】
2012042828.tif 000044
【図１７Ａ】
2012042828.tif 000045
【図１７Ｂ】
2012042828.tif 000046
【図１８Ａ】
2012042828.tif 000047
【図１８Ｂ】
2012042828.tif 000048
【図１８Ｃ】
2012042828.tif 000049
【図１８Ｄ】
2012042828.tif 000050
【図１８Ｅ】
2012042828.tif 000051
【図１８Ｆ】
2012042828.tif 000052
【図１８Ｇ】
2012042828.tif 000053
【図１８Ｈ】
2012042828.tif 000054
【図１８Ｉ】
2012042828.tif 000055
【図１８Ｊ】
2012042828.tif 000056
【図１９Ａ】
2012042828.tif 000057
【図１９Ｂ】
2012042828.tif 000058
【図２０Ａ】
2012042828.tif 000059
【図２０Ｂ】
2012042828.tif 000060
【図２０Ｃ】
2012042828.tif 000061
【図２１Ａ】
2012042828.tif 000062
【図２１Ｂ】
2012042828.tif 000063
【図２２Ａ】
2012042828.tif 000064
【図２２Ｂ】
2012042828.tif 000065
【図２２Ｃ】
2012042828.tif 000066
【図２３Ａ】
2012042828.tif 000067
【図２３Ｂ】
2012042828.tif 000068
【図２４Ａ】
2012042828.tif 000069
【図２４Ｂ】
2012042828.tif 000070
【図２４Ｃ】
2012042828.tif 000071
【図２５Ａ】
2012042828.tif 000072
【図２５Ｂ】
2012042828.tif 000073
【図２６Ａ】
2012042828.tif 000074
【図２６Ｂ】
2012042828.tif 000075
【図２６Ｃ】
2012042828.tif 000076
【図２６Ｄ】
2012042828.tif 000077
【図２６Ｅ】
2012042828.tif 000078
【図２６Ｆ】
2012042828.tif 000079
【図２６Ｇ】
2012042828.tif 000080
【図２６Ｈ】
2012042828.tif 000081
【図２６Ｉ】
2012042828.tif 000082
【図２７Ａ】
2012042828.tif 000083
【図２７Ｂ】
2012042828.tif 000084
【手続補正書】
【提出日】平成24年7月26日(2012.7.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に積層された、複数の第１電極と、第２電極および第３電極と、
前記複数の第１電極と前記第２電極との間に島状に形成された抵抗変化層と、
前記第２電極と前記第３電極との間に形成された非導体層とを備え、
前記抵抗変化層は、前記複数の第１電極側に形成された高濃度抵抗変化層と、前記第２電極側に形成され、前記高濃度抵抗変化層よりも酸素濃度が低い低濃度抵抗変化層とで構成され、
前記第２電極、前記非導体層および前記第３電極によってダイオードが構成され、
前記第２電極、前記第３電極、前記抵抗変化層、及び前記非導体層は前記複数の第１電極を跨ぐように構成され、
前記複数の第１電極、前記抵抗変化層、および前記第２電極によって前記複数の第１電極と同数の複数の抵抗変化素子が構成され、
前記複数の抵抗変化素子は、前記第１電極と前記第２電極との間に印加される電圧によって各々独立に抵抗値が変化する
メモリ素子。
【請求項２】
さらに、メモリセルホールが形成された層間絶縁膜を備え、
前記抵抗変化層は、前記メモリセルホール内に形成され、
前記高濃度抵抗変化層は、前記メモリセルホールの底面全面に形成される
請求項１に記載のメモリ素子。
【請求項３】
さらに、前記複数の第１電極における前記抵抗変化層が形成されている側とは反対側に第１配線が形成されており、
前記第１配線を構成する材料の抵抗値は、前記複数の第１電極を構成する材料の抵抗値よりも小さい
請求項１または請求項２に記載のメモリ素子。
【請求項４】
前記第１電極は、めっき法により形成された電極である
請求項３に記載のメモリ素子。
【請求項５】
さらに、前記第３電極における前記非導体層が形成されている側とは反対側に第２配線が形成されており、
前記基板に垂直な方向から見たときに、前記第３電極、前記非導体層および前記第２配線の形状は同じである
請求項１または請求項２に記載のメモリ素子。
【請求項６】
前記第３電極、前記第２電極および前記複数の第１電極は、この順で前記基板の下から上に向かって形成されている
請求項１または請求項２に記載のメモリ素子。
【請求項７】
前記複数の第１電極は、白金（Ｐｔ）、パラジウム（Ｐｄ）およびイリジウム（Ｉｒ）の中から選ばれるいずれか１つ、またはこれらの混合物で構成される
請求項１〜６のいずれか１項に記載のメモリ素子。
【請求項８】
前記高濃度抵抗変化層および前記低濃度抵抗変化層は、タンタル、ハフニウムまたはジルコニウムの酸化物で構成される
請求項１〜７のいずれか１項に記載のメモリ素子。
【請求項９】
請求項１〜８のいずれか１項に記載のメモリ素子がマトリクス状に複数配置されたクロスポイント型のメモリセルアレイ。
【請求項１０】
請求項１〜８のいずれか１項に記載のメモリ素子がマトリクス状に複数配置されたクロスポイント型のメモリセルアレイと、
前記メモリセルアレイの行方向に沿って形成された複数のワード線と、
前記メモリセルアレイの列方向に沿って形成された複数のビット線と、
前記複数のワード線に接続された読み出しワード線選択回路と、
前記複数のビット線に接続された読み出しビット線選択回路と、
前記複数のビット線に接続された複数の電流センス回路と、を備え、
前記読み出しワード線選択回路は、読み出し対象のメモリ素子の前記第３電極に第１電位を与えるようにワード線を選択し、
前記読み出しビット線選択回路は、前記読み出し対象のメモリ素子における前記複数の第１電極のそれぞれに、同電位でかつ前記第１電位とは異なる第２電位を同時に与えるように複数のビット線を選択し、
前記複数の電流センス回路は、前記第２電位を与えるように選択された前記複数のビット線に流れる電流をそれぞれ検知する
半導体記憶装置。
【請求項１１】
複数の第１配線、前記複数の第１配線と立体交差する複数の第２配線、および、前記複数の第１配線と前記複数の第２配線との立体交差点に対応して複数のメモリ素子が形成されたクロスポイント型メモリアレイを備える半導体記憶装置であって、
前記複数のメモリ素子の各々は、請求項１〜８のいずれか１項に記載のメモリ素子であって、１つのダイオードと、少なくとも第１抵抗変化素子および第２抵抗変化素子とを備え、
前記第１抵抗変化素子の一端は、前記複数の第１配線のいずれか１つに接続され、
前記第２抵抗変化素子の一端は、前記第１抵抗変化素子が接続された前記第１配線と隣り合う第１配線に接続され、
前記ダイオードの一端は、前記複数の第２配線のいずれか１つに接続され、
前記ダイオードの他端は、前記第１抵抗変化素子の他端に接続されるとともに前記第２抵抗変化素子の他端に接続される
半導体記憶装置。
【請求項１２】
基板の上に複数の第１電極を形成する工程と、
前記複数の第１電極の表面の高さまでの層間絶縁膜を形成する工程と、
前記複数の第１電極および前記層間絶縁膜上に、高濃度抵抗変化膜、前記高濃度抵抗変化膜よりも酸素濃度が低い低濃度抵抗変化膜、第２電極膜、非導体膜および第３電極膜で構成された積層膜を形成する工程と、
前記積層膜をパターニングすることにより、前記複数の第１電極に跨がる形状に、高濃度抵抗変化層、低濃度抵抗変化層、第２電極、非導体層および第３電極を同時にパターン形成する工程と、を有する
メモリ素子の製造方法。
【請求項１３】
基板の上に複数の第１電極を形成する工程と、
前記複数の第１電極を覆うように層間絶縁膜を形成する工程と、
前記複数の第１電極の表面が露出するように前記層間絶縁膜の一部の領域にメモリセルホールを形成する工程と、
前記メモリセルホール内に、高濃度抵抗変化膜と、前記高濃度抵抗変化膜よりも酸素濃度が低い低濃度抵抗変化膜とを順に埋め込む工程と、
前記高濃度抵抗変化膜および前記低濃度抵抗変化膜を除去することにより前記メモリセルホールが形成されていない領域における前記層間絶縁膜の表面を露出させ、前記メモリセルホール内に前記高濃度抵抗変化層および前記低濃度抵抗変化層を形成する工程と、
前記メモリセルホールの上に、第２電極膜、非導体膜および第３電極膜で構成される積層膜を形成する工程と、
前記積層膜をパターニングすることにより、前記メモリセルホールの少なくとも一部を覆う形状に、第２電極、非導体層および第３電極を同時にパターン形成する工程と、を有し、
前記高濃度抵抗変化層は、前記メモリセルホールの底面全面に形成される
メモリ素子の製造方法。
【請求項１４】
さらに、前記基板と前記複数の第１電極との間に銅配線を形成する工程を有し、
前記複数の第１電極を、無電解めっき法によって、前記銅配線上に形成する
請求項１２または請求項１３に記載のメモリ素子の製造方法。
【請求項１５】
請求項１０に記載の半導体記憶装置のメモリ素子に書き込まれた情報を読み出すための半導体記憶装置の読み出し方法であって、
読み出し対象のメモリ素子の前記第３電極に対して第１電位を与え、
前記読み出し対象のメモリ素子における前記複数の第１電極のそれぞれに対して、同電位でかつ前記第１電位とは異なる第２電位を同時に与え、
前記第２電位が与えられた前記複数の第１電極に接続される前記複数のビッド線を流れる電流をそれぞれ検知することにより前記読み出し対象のメモリ素子における複数の抵抗変化素子の抵抗状態を判別し、当該読み出し対象のメモリ素子の情報を読み出す
半導体記憶装置の読み出し方法。
【請求項１６】
前記抵抗変化層の平面視形状は、長方形である
請求項１〜８のいずれか１項に記載のメモリ素子。
【国際調査報告】
2012042828.tif 000085
2012042828.tif 000086
2012042828.tif 000087