(57)【要約】      （修正有）【課題】オン抵抗のばらつきを抑制し、素子の小型化を実現する半導体装置とその製造方法を提供する。【解決手段】所定の形状のゲート電極に対してチャネル領域とソース領域６とを自己整合的に形成することができ、ドレイン領域７側のソース領域の端部からチャネルの端部となるｐ型領域の端部までの寸法Ｌｃｈ１をばらつきなく所定の寸法とする半導体装置を形成することが可能となる。【選択図】図６
2020181933.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体領域と、該一導電型の半導体領域内に形成された逆導電型の半導体領域からなるチャネル領域、該チャネル領域内の一導電型の半導体領域からなるソース領域、およびドレイン領域と、ゲート酸化膜上に形成されたゲート電極とを備えた半導体装置において、
前記ゲート電極を第１のゲート電極部と第２のゲート電極部とで構成し、
前記チャネル領域の前記ドレイン領域側上の前記ゲート電極の一部を前記第２のゲート電極部で構成し、
前記チャネル領域を構成する半導体領域は、前記ドレイン領域側の端部が前記第２の電極部の端部の形状に沿って前記ドレイン領域側で区画された第１の半導体領域を含むことと、
前記ソース領域は、前記ドレイン領域側の端部が前記ゲート電極の端部の形状に沿って前記ドレイン領域側で区画された半導体領域からなることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ソース領域から前記ドレイン領域側に延出する前記チャネル領域を構成する半導体領域は、前記ドレイン領域側の端部が前記ゲート電極の端部の形状に沿って前記ドレイン領域側で区画された第２の半導体領域を含み、該第２の半導体領域は、前記第１の半導体領域に直接、あるいは逆導電型の第３の半導体領域を介して前記第１の半導体領域に接続していることと、
前記ソース領域は、前記第２の半導体領域の内部に配置していることを特徴とする半導体装置。
【請求項３】
請求項１または２いずれか記載の半導体装置において、前記第２の電極部の配置位置を変えた少なくとも２つの半導体装置を備えたことを特徴とする半導体装置。
【請求項４】
一導電型の半導体領域と、該一導電型の半導体領域内に形成された逆導電型の半導体領域からなるチャネル領域、該チャネル領域内の一導電型の半導体領域からなるソース領域、およびドレイン領域と、ゲート酸化膜上に形成されたゲート電極とを備えた半導体装置の製造方法において、
表面に一導電型の半導体領域を備えた半導体基板を用意する工程と、
前記ゲート酸化膜上に第１のゲート電極膜を積層し、ソース領域が形成される前記一導電型の半導体領域上の前記第１のゲート電極膜を除去するとともに、チャネルが形成される前記一導電型の半導体領域上の前記第１のゲート電極膜の一部を除去して開口を形成した第１のゲート電極部を形成する工程と、
少なくとも前記開口から逆導電型の不純物を拡散して逆導電型の第１の半導体領域を形成し、該第１の半導体領域の前記ドレイン領域側の端部が前記ドレイン領域側の端部となる前記チャネル領域を形成する工程と、
前記第１のゲート電極部上に第２のゲート電極膜を積層し平坦化することで、前記開口に前記第２のゲート電極膜を充填した第２のゲート電極部を形成し、前記第１のゲート電極部と前記第２のゲート電極部を含むゲート電極を形成する工程と、
該ゲート電極をマスク膜として使用し、開口する前記チャネル領域内に一導電型の不純物を拡散し、前記ソース領域を形成する工程と、
前記一導電型の半導体領域中に前記ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第１の半導体領域を形成する工程は、前記ゲート電極をマスク膜として使用し、ソース領域が形成される開口から逆導電型の不純物を拡散して逆導電型の第２の半導体領域を形成する工程を含み、
前記ソース領域を形成する工程は、前記マスク膜を使用し、開口する前記第２の半導体領域内に一導電型の不純物を拡散し、前記ソース領域を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項４または５いずれか記載の半導体装置の製造方法において、前記第２のゲート電極部の形成位置を変えた半導体装置を同時に形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特にＬＤＭＯＳ（Lateral diffused Metal Oxide Semiconductor)トランジスタとその製造方法に関する。
【背景技術】
【０００２】
高耐圧素子としてＬＤＭＯＳトランジスタが用いられている。一般的なＮチャネル型のＬＤＭＯＳトランジスタの断面図を図１０に示す。図１０に示すＬＤＭＯＳトランジスタは、中央にソース領域を配置し、その周囲に厚い酸化膜３によって分離されたドレイン領域を配置した構造の例を示している。このような構造のＬＤＭＯＳトランジスタの製造工程は次のようになる。まずｎ型半導体領域１上にチャネル領域を構成するｐ型ウエル２を熱拡散により形成し、その後、厚い酸化膜３を形成する。ｐ型ウエル２を含む表面にゲート酸化膜４を形成し、ゲート酸化膜４上にゲート電極５をパターニングする。
【０００３】
このゲート電極５は、ｐ型ウエル２の中央のソース領域形成予定領域を開口するようにゲート酸化膜４上に形成する。その後、ゲート電極５の開口内からゲート酸化膜４を通してｎ型の不純物を注入し、ｎ＋型のソース領域６を形成する。このとき同時に酸化膜３によって分離される領域にｎ＋型のドレイン領域７を形成する。図示しない引出電極を形成すると図１０に示すＬＤＭＯＳ トランジスタが完成する。
【０００４】
一般的にＬＤＭＯＳトランジスタのオン抵抗は、ドレイン領域側のソース領域６の端部からチャネルとなるｐ型ウエル２の端部までの寸法Ｌｃｈで決まる。この種のＬＤＭＯＳトランジスタは、特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１８１７０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来のＬＤＭＯＳトランジスタは、ｐ型ウエル２内にソース領域６を形成する際、ソース領域６の位置が中央からずれてしまうと、ドレイン領域側のソース領域６の端部からチャネルとなるｐ型ウエル２の端部までの寸法Ｌｃｈがばらついてしまう。これは、半導体装置のオン抵抗のばらつきの原因となってしまう。また位置合わせのずれを考慮し、ｐ型ウエル２を予め大きく形成するため素子サイズが大きくなるという問題があった。本発明は上記問題点を解消し、オン抵抗のばらつきを抑制し、素子の小型化を実現する半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本願請求項１に係る発明は、一導電型の半導体領域と、該一導電型の半導体領域内に形成された逆導電型の半導体領域からなるチャネル領域、該チャネル領域内の一導電型の半導体領域からなるソース領域、およびドレイン領域と、ゲート酸化膜上に形成されたゲート電極とを備えた半導体装置において、前記ゲート電極を第１のゲート電極部と第２のゲート電極部とで構成し、前記チャネル領域の前記ドレイン領域側上の前記ゲート電極の一部を前記第２のゲート電極部で構成し、前記チャネル領域を構成する半導体領域は、前記ドレイン領域側の端部が前記第２の電極部の端部の形状に沿って前記ドレイン領域側で区画された第１の半導体領域を含むことと、前記ソース領域は、前記ドレイン領域側の端部が前記ゲート電極の端部の形状に沿って前記ドレイン領域側で区画された半導体領域からなることを特徴とする。
【０００８】
本願請求項２に係る発明は、請求項１記載の半導体装置において、前記ソース領域から前記ドレイン領域側に延出する前記チャネル領域を構成する半導体領域は、前記ドレイン領域側の端部が前記ゲート電極の端部の形状に沿って前記ドレイン領域側で区画された第２の半導体領域を含み、該第２の半導体領域は、前記第１の半導体領域に直接、あるいは逆導電型の第３の半導体領域を介して前記第１の半導体領域に接続していることと、前記ソース領域は、前記第２の半導体領域の内部に配置していることを特徴とする。
【０００９】
本願請求項３に係る発明は、請求項１または２いずれか記載の半導体装置において、前記第２の電極部の配置位置を変えた少なくとも２つの半導体装置を備えたことを特徴とする。
【００１０】
本願請求項４に係る発明は、一導電型の半導体領域と、該一導電型の半導体領域内に形成された逆導電型の半導体領域からなるチャネル領域、該チャネル領域内の一導電型の半導体領域からなるソース領域、およびドレイン領域と、ゲート酸化膜上に形成されたゲート電極とを備えた半導体装置の製造方法において、表面に一導電型の半導体領域を備えた半導体基板を用意する工程と、前記ゲート酸化膜上に第１のゲート電極膜を積層し、ソース領域が形成される前記一導電型の半導体領域上の前記第１のゲート電極膜を除去するとともに、チャネルが形成される前記一導電型の半導体領域上の前記第１のゲート電極膜の一部を除去して開口を形成した第１のゲート電極部を形成する工程と、少なくとも前記開口から逆導電型の不純物を拡散して逆導電型の第１の半導体領域を形成し、該第１の半導体領域の前記ドレイン領域側の端部が前記ドレイン領域側の端部となる前記チャネル領域を形成する工程と、前記第１のゲート電極部上に第２のゲート電極膜を積層し平坦化することで、前記開口に前記第２のゲート電極膜を充填した第２のゲート電極部を形成し、前記第１のゲート電極部と前記第２のゲート電極部を含むゲート電極を形成する工程と、該ゲート電極をマスク膜として使用し、開口する前記チャネル領域内に一導電型の不純物を拡散し、前記ソース領域を形成する工程と、前記一導電型の半導体領域中に前記ドレイン領域を形成する工程とを含むことを特徴とする。
【００１１】
本願請求項５に係る発明は、請求項４記載の半導体装置の製造方法において、前記第１の半導体領域を形成する工程は、前記ゲート電極をマスク膜として使用し、ソース領域が形成される開口から逆導電型の不純物を拡散して逆導電型の第２の半導体領域を形成する工程を含み、前記ソース領域を形成する工程は、前記マスク膜を使用し、開口する前記第２の半導体領域内に一導電型の不純物を拡散し、前記ソース領域を形成する工程を含むことを特徴とする。
【００１２】
本願請求項６に係る発明は、請求項４または５いずれか記載の半導体装置の製造方法において、前記第２のゲート電極部の形成位置を変えた半導体装置を同時に形成することを特徴とする。
【発明の効果】
【００１３】
本発明の製造方法により形成される半導体装置は、ソース領域のドレイン領域側の端部とチャネルとなるｐ型領域のドレイン領域側の端部をゲート電極をマスク膜として使用して自己整合的に形成することで、ばらつきの無い所定のオン抵抗の半導体装置を形成することができる。
【００１４】
また位置合わせのずれを考慮して大きなｐ型ウエルを形成する必要がないので、半導体装置の小型化を実現することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施例の半導体装置の製造方法を説明する図である。
【図２】本発明の第１の実施例の半導体装置の製造方法を説明する図である。
【図３】本発明の第１の実施例の半導体装置の製造方法を説明する図である。
【図４】本発明の第１の実施例の半導体装置の製造方法を説明する図である。
【図５】本発明の第１の実施例の半導体装置の製造方法を説明する図である。
【図６】本発明の第１の実施例の半導体装置の製造方法を説明する図である。
【図７】本発明の第２の実施例の半導体装置の製造方法を説明する図である。
【図８】本発明の第２の実施例の半導体装置の製造方法を説明する図である。
【図９】本発明の第２の実施例の半導体装置の製造方法を説明する図である。
【図１０】従来の半導体装置の断面図である。
【発明を実施するための形態】
【００１６】
本発明の製造方法によれば、所定の形状のゲート電極に対してチャネル領域とソース領域とを自己整合的に形成することができ、ドレイン領域側のソース領域の端部からチャネルの端部となるｐ型領域の端部までの寸法Ｌｃｈをばらつきなく所定の寸法とする半導体装置を形成することが可能となる。その結果、オン抵抗のばらつきのない半導体装置を提供することが可能となる。あるいは、所望のオン抵抗となる半導体装置を簡便に形成することが可能となる。以下、本発明の実施例について、中央にソース領域を配置し、その周囲にドレイン領域を配置した構造のＮチャネルＬＤＭＯＳトランジスタを例にとり、詳細に説明する。
【実施例１】
【００１７】
第１の実施例について説明する。ｎ型エピタキシャル層あるいはｎ型ウエル等からなるｎ型半導体領域１の表面に熱酸化により酸化膜８ａを形成し、フォトレジストをマスク膜として使用してｐ型の不純物としてボロンイオンを注入する。フォトレジストを除去した後、熱拡散を行いｐ型ウエル２を形成する（図１）。このｐ型ウエル２はチャネル領域の一部を構成するものである。
【００１８】
酸化膜８ａを一旦除去し、表面を熱酸化して形成した酸化膜８ｂと酸化膜８ｂ上に積層した窒化膜９とからなる耐酸化マスク膜をｐ型ウエル２を取り囲むように形成し、露出するｎ型半導体領域１表面に厚い酸化膜３を形成する（図２）。このとき、ｐ型ウエル２と酸化膜３との位置合わせはばらつきが生じてもよい。またｐ型ウエル２の幅は、図１０に示す従来例のｐ型ウエル２の幅より狭く形成する。
【００１９】
耐酸化マスク膜を除去した後、表面を熱酸化してゲート酸化膜４を形成する。ゲート酸化膜４上にはＣＶＤ法によりポリシリコン膜を積層し、通常のフォトリソグラフ法によりゲート電極５を形成する。ゲート電極５は、図３に示すようにソース領域形成予定領域のｐ型ウエル２を露出する第１の開口１０ａと、後述するチャネル領域の一部を構成するｐ型領域予定領域のｐ型ウエル２を露出する第２の開口１０ｂ（開口に相当）を形成する。またゲート電極５は酸化膜３上にも形成されている。
【００２０】
第１の開口１０ａと第２の開口１０ｂを露出するようにフォトレジストからなるマスク膜を形成し、ｐ型の不純物としてボロンイオンを注入する。フォトレジストを除去した後、熱拡散を行いｐ型領域１１ａ（第２の半導体領域に相当）、ｐ型領域１１ｂ（第１の半導体領域に相当）を形成する（図４）。このｐ型領域１１ａ、１１ｂを形成する不純物は、第１の開口１０ａ、第２の開口１０ｂの端部からマスクで覆われた領域に均一に拡散するため、形成されるｐ型領域１１ａ、１１ｂは開口の端部に沿って開口の端部から離れた位置、図４に示す例ではゲート電極５が形成した領域まで拡散し、ｐ型領域として区画された形状となる。
【００２１】
本実施例では、ｐ型ウエル２の幅を狭く形成しているので、ｐ型領域１１ｂはｐ型ウエル２が形成された領域から突出した形状となる。このように形成されたｐ型領域１１ａ、１１ｂは、ｐ型ウエル２（第３の半導体領域に相当）と一体となり、チャネル領域となる。なお図４では、ｐ型領域１１ａとｐ型領域１１ｂとがそれぞれ独立した領域として記載しているので、それぞれが先に形成したｐ型ウエル２に接続する構造とすることで、全体としてｐ型の領域が形成される。
【００２２】
全面にＣＶＤ法によりポリシリコン膜を積層し、第１の開口１０ａ、第２の開口１０ｂを充填し、その後エッチバックして平坦化する。第１の開口１０ａに比べて第２の開口１０ｂの開口幅が狭いため、図５に示すように第２の開口１０ｂ内にはポリシリコン膜１２が充填されてゲート電極５の一部（第２のゲート電極部に相当）となる。エッチバックによりポリシリコン膜を除去するため、第１の開口１０ａを構成するゲート電極５の端部とその反対側の端部にはポリシリコン膜からなるサイドウォール１３が残る（図５）。サイドウォール１３の幅は、再現性良く形成される。
【００２３】
ソース領域形成予定領域とドレイン領域形成予定領域を露出するようにフォトレジストからなるマスク膜を形成し、ｎ型の不純物としてヒ素イオンを注入する。フォトレジストを除去した後、熱拡散を行いｎ型のソース領域６、ドレイン領域７を形成する（図６）。
【００２４】
ここでソース領域６は、ゲート電極５とサイドウォール１３をマスク膜としてイオン注入され、ゲート電極５に対して自己整合的に形成することができる。また、先に説明したようにｐ型領域１１ｂもゲート電極５を形成する際に形成した第２の開口１０ｂに対して自己整合的に形成している。つまり、ソース領域６とｐ型領域１１ｂとをゲート電極５に対して自己整合的に形成したことになる。ゲート電極５の形成位置がｐ型ウエル２の中央からずれた場合でも、ソース領域６のドレイン領域７側の端部からチャネルとなるｐ型領域１１ｂのドレイン領域７側の端部までの寸法Ｌｃｈ１を左右同じ寸法で形成することが可能となる。
【００２５】
このように本実施例では、ｐ型ウエル２に対してゲート電極５が位置ずれして形成されたとしても、チャネルとして機能する所望の寸法のｐ型領域１１ｂが確実に形成される。これは図１０で説明した従来のＬＤＭＯＳトランジスタが、ゲート電極５が位置ずれした場合にチャネルとして機能する所望の寸法を確実に形成するようにするため、予め位置ずれを想定し、幅の広いｐ型ウエルを形成していたので、本実施例によるとＬＤＭＯＳトランジスタを小型化できることを示している。
【００２６】
以下、周知の方法によりソース領域６、ドレイン領域７にそれぞれ接続する電極を形成することで、ＬＤＭＯＳトランジスタが完成する。
【実施例２】
【００２７】
次に第２の実施例について説明する。上記第１の実施例で説明したように本発明は、チャネル領域を構成するｐ型領域を１１ｂソース領域６に対して自己整合的に形成することが可能となる。そこで、同一の半導体装置内に異なるオン抵抗を有するＬＤＭＯＳトランジスタを同時に形成することも可能となる。
【００２８】
具体的は、上記第１の実施例で説明したｐ型ウエル２の製造工程を省略し、耐酸化マスク膜を形成し、厚い酸化膜３を形成する（図２に相当）。耐酸化マスク膜を除去した後、表面を熱酸化してゲート酸化膜４を形成し、ゲート酸化膜４上にポリシリコン膜を積層し、通常のフォトリソグラフ法によりゲート電極５を形成する。ゲート酸化膜５は、図７に示すようにｎ型半導体領域１を露出する第１の開口１０ａと、後述するチャネル領域の一部を構成するｐ型領域形成予定領域のｎ型半導体領域１を露出する第２の開口１０ｂを形成する。図７に示す第１の開口１０ａと第２の開口１０ｂの間の寸法は、図３に示す第１の開口１０ａと第２の開口１０ｂの間の寸法より狭くしている。
【００２９】
第１の開口１０ａと第２の開口１０ｂを露出するようにフォトレジストからなるマスク膜を形成し、ｐ型の不純物としてボロンイオンを注入する。フォトレジストを除去した後、熱拡散を行いｐ型領域１１ａ（第２の半導体領域に相当）、ｐ型領域１１ｂ（第１の半導体領域に相当）を形成する（図８）。ｐ型領域１１ａ、１１ｂは、それぞれ接続して一体となり、チャネル領域となる。このようにｐ型領域１１ａ、１１ｂが相互に接続する構造とすると、上記第１の実施例で説明したｐ型ウエル２を介した接続とする必要がなくなる。なお、図８に示す構造においてもｐ型ウエル２を備える構造としても何ら問題はない。
【００３０】
全面にＣＶＤ法によりポリシリコン膜を積層し、第１の開口１０ａ、第２の開口１０ｂを充填し、その後エッチバックして平坦化する。第１の開口１０ａに比べて第２の開口１０ｂの開口幅が狭いため、図９に示すように第２の開口１０ｂ内にはポリシリコン膜１２が充填されてゲート電極５の一部となる。エッチバックによりポリシリコン膜を除去するため、第１の開口１０ａを構成するゲート電極５の端部とその反対側の端部にはポリシリコン膜からなるサイドウォール１３が残ることになる。サイドウォール１３の幅は、再現性良く形成される。
【００３１】
ソース領域形成予定領域とドレイン領域形成予定領域を露出するようにフォトレジストからなるマスク膜を形成し、ｎ型の不純物としてヒ素イオンを注入する。フォトレジストを除去した後、熱拡散を行いｎ型のソース領域６、ドレイン領域７を形成する（図９）。
【００３２】
ここでソース領域６は、ゲート電極５とサイドウォール１３をマスク膜としてイオン注入され、ゲート電極５に対して自己整合的に形成することができる。また、ｐ型領域１１ｂもゲート電極５を形成する際に形成した第２の開口１０ｂに対して自己整合的に形成している。つまり、ソース領域６とｐ型領域１１ｂとをゲート電極５に対して自己整合的に形成している。つまり、ソース領域６とｐ型領域１１ｂとをゲート電極５に対して自己整合的に形成したことになる。ゲート電極５の形成位置が酸化膜３間の中央からずれた場合でも、ソース領域６のドレイン領域７側の端部からチャネルとなるｐ型領域１１ｂのドレイン領域７側の端部までの寸法Ｌｃｈ２を左右同じ寸法で形成することが可能となる。
【００３３】
このように本実施例では、第２の開口１０ｂの形成位置を変更することで、ソース領域６のドレイン領域７側の端部からチャネルとなるｐ型領域１１ｂのドレイン領域７側の端部までの寸法Ｌｃｈ２（＜Ｌｃｈ１）を変更することが可能となる。
【００３４】
本実施例のような半導体装置は、基本的には第２の開口１０ｂの形成位置を変更するのみでドレイン領域側のソース領域６の端部からチャネルとなるｐ型領域１１ｂの端部までの寸法が異なるＬＤＭＯＳトランジスタを同一半導体装置内に形成することも可能となる。なお、上記第２の実施例ではｐ型ウエル２を形成しない例について説明したが、ｐ型ウエル２を追加する場合には、ｐ型ウエルの幅の寸法を変更し、ｐ型ウエル２がｐ型領域１１ｂよりソース領域６側に配置するように設定すれば問題はない。
【００３５】
以上本発明の実施例について説明したが、本発明はこれらの実施例に限定されず、導電型を反転したＰチャネルＬＤＭＯＳトランジスタとすることも可能である。またソース領域とドレイン領域を分離する酸化膜は、実施例で説明した構造の厚い酸化膜に限定されるものでもない。
【符号の説明】
【００３６】
１： ｎ型半導体領域、２：ｐ型ウエル、３：酸化膜、４：ゲート酸化膜、５：ゲート電極、６：ソース領域、７：ドレイン領域、８ａ、８ｂ：酸化膜、９：窒化膜、１０ａ：第１の開口、１０ｂ：第２の開口、１１ａ、１１ｂ：ｐ型領域、１２：ポリシリコン膜、１３：サイドウォール
【図１】
2020181933.tif 000003
【図２】
2020181933.tif 000004
【図３】
2020181933.tif 000005
【図４】
2020181933.tif 000006
【図５】
2020181933.tif 000007
【図６】
2020181933.tif 000008
【図７】
2020181933.tif 000009
【図８】
2020181933.tif 000010
【図９】
2020181933.tif 000011
【図１０】
2020181933.tif 000012