(57)【要約】【課題】浮動小数点形式の入力データを扱うことが可能なフィルターを実現するデジタル回路を提供すること。【解決手段】入力データを積分する積分演算を行い、１以上の整数Ｎに対して、前記積分演算によって得られる前記第１データと、前記積分演算によって前記第１データのＮ個前に得られた第２データとの差分を求める微分演算を行い、Ｎ個の前記入力データが入力される毎に、前記積分演算を初期化するとともに、前記微分演算によって得られる第３データを前記第１データに基づいて補正する、デジタル回路。【選択図】図１
2020025154.tif 000002
【特許請求の範囲】
【請求項１】
入力データを積分する積分演算を行い、
１以上の整数Ｎに対して、前記積分演算によって得られる第１データと、前記積分演算によって前記第１データのＮ個前に得られた第２データとの差分を求める微分演算を行い、
Ｎ個の前記入力データが入力される毎に、前記積分演算を初期化するとともに、前記微分演算によって得られる第３データを前記第１データに基づいて補正する、デジタル回路。
【請求項２】
前記積分演算を行う積分回路と、
前記微分演算を行う微分回路と、
Ｎ個の前記入力データが入力される毎に、前記積分回路を初期化するリセット信号を出力するカウント回路と、
前記リセット信号に基づいて、前記第１データをオフセットデータとして記憶する記憶回路と、
前記第３データと前記オフセットデータとを加算して前記第３データを補正する加算回路と、を含む、請求項１に記載のデジタル回路。
【請求項３】
１以上の整数Ｎに対して、入力データである第１データと、前記第１データのＮ個前の入力データである第２データとの差分を求める微分演算を行い、
前記微分演算によって得られる第３データを積分する第１積分演算を行い、
入力データを積分する第２積分演算を行い、
Ｎ個の前記入力データが入力される毎に、前記第２積分演算を初期化するとともに、前記第１積分演算によって得られる第４データを前記第２積分演算によって得られる第５データに基づいて補正する、デジタル回路。
【請求項４】
前記微分演算を行う微分回路と、
前記第１積分演算を行う第１積分回路と、
前記第２積分演算を行う第２積分回路と、
Ｎ個の前記入力データが入力される毎に、前記第２積分回路を初期化するリセット信号を出力するカウント回路と、
前記リセット信号に基づいて、前記第５データをオフセットデータとして記憶する記憶回路と、を含み、
前記第１積分回路は、
前記第４データを遅延させて第６データを出力する遅延回路と、
前記第３データと前記第６データとを加算して前記第４データを出力する加算回路と、を有し、
前記遅延回路は、
前記リセット信号に基づいて、前記第４データに代えて前記オフセットデータを遅延させて前記第６データを出力する、請求項３に記載のデジタル回路。
【請求項５】
入力データである第１データと、前記第１データの１つ前の入力データである第２データとの差分を求める微分演算を行い、
２以上の整数Ｎに対して、前記微分演算のＮ倍の周波数で、前記微分演算によって得られる第３データを積分する積分演算を行い、
前記入力データが入力される毎に、前記積分演算によって得られる第４データを前記入力データに基づいて補正する、デジタル回路。
【請求項６】
前記微分演算を行う微分回路と、
前記積分演算を行う積分回路と、
前記入力データがＮ倍された第５データをオフセットデータとして記憶する記憶回路と、
前記入力データが入力される毎にリセット信号を出力するカウント回路と、を含み、
前記積分回路は、
前記第４データを遅延させて第６データを出力する遅延回路と、
前記第３データと前記第６データとを加算して前記第４データを出力する加算回路と、を有し、
前記遅延回路は、
前記リセット信号に基づいて、前記第４データに代えて前記オフセットデータを遅延させて前記第６データを出力する、請求項５に記載のデジタル回路。
【請求項７】
請求項１乃至４のいずれか一項に記載のデジタル回路と、
発振回路と、
前記デジタル回路から出力されるデータに基づいて、前記発振回路の温度補償データを生成するデジタル信号処理回路と、を備え、
前記デジタル回路は、
デジタルデータである温度データに対してフィルター処理を行う、発振器。
【請求項８】
請求項５又は６に記載のデジタル回路と、
発振回路と、
デジタルデータである温度データに基づいて、前記発振回路の温度補償データを生成するデジタル信号処理回路と、を備え、
前記デジタル回路は、
前記温度補償データに対して補間処理を行う、発振器。
【請求項９】
請求項７又は８に記載の発振器を備えている、電子機器。
【請求項１０】
請求項７又は８に記載の発振器を備えている、移動体。
【請求項１１】
入力データを積分する積分演算を行い、
１以上の整数Ｎに対して、前記積分演算によって得られる第１データと、前記積分演算によって前記第１データのＮ個前に得られた第２データとの差分を求める微分演算を行い、
Ｎ個の前記入力データが入力される毎に、前記積分演算を初期化するとともに、前記微分演算によって得られる第３データを前記第１データに基づいて補正する、信号処理方法。
【請求項１２】
１以上の整数Ｎに対して、入力データである第１データと、前記第１データのＮ個前の入力データである第２データとの差分を求める微分演算を行い、
前記微分演算によって得られる第３データを積分する第１積分演算を行い、
入力データを積分する第２積分演算を行い、
Ｎ個の前記入力データが入力される毎に、前記第２積分演算を初期化するとともに、前記第１積分演算によって得られる第４データを前記第２積分演算によって得られる第５データに基づいて補正する、信号処理方法。
【請求項１３】
入力データである第１データと、前記第１データの１つ前の入力データである第２データとの差分を求める微分演算を行い、
２以上の整数Ｎに対して、前記微分演算のＮ倍の周波数で、前記微分演算によって得られる第３データを積分する積分演算を行い、
前記入力データが入力される毎に、前記積分演算によって得られる第４データを前記入力データに基づいて補正する、信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル回路、発振器、電子機器、移動体及び信号処理方法に関する。
【背景技術】
【０００２】
積分演算と微分演算によりフィルター処理を行なう、いわゆるＣＩＣ（Cascaded Integrator Comb）フィルターが知られている。例えば、特許文献１には、ｎ段の積分器の出力が接続され、段数情報を基にこれらの出力の１つを選択して送り出す切替器と、切替器からの信号を、レート変換比率を表す情報を基に間引き、間引いた信号を最初のコムフィルタに加える間引き回路と、ｎ段のコムフィルタの出力が接続され、段数情報を基にこれらの出力の１つを選択して出力信号とする切替器と、積分器及びコムフィルタの段数を表す段数情報を切替器に送り、ダウンサンプリングのためのレート変換比率を表す情報を間引き回路に送る制御装置とを備えることで、フィルター特性を変更することができるＣＩＣフィルターが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−６５０３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般に、特許文献１に記載のＣＩＣフィルターのような従来のフィルターはデジタル回路で実現される。フィルターを実現するデジタル回路では、入力データが固定小数点形式である場合は積分演算や微分演算に相当する差分演算において丸めが不要であるが、広い範囲をカバーする浮動小数点形式の入力データに対しては積分演算又は微分演算において、２つの入力データの有効桁の差が大きい場合には小数点の位置を合わせる際に丸め誤差が発生する。そのため、当該デジタル回路では、丸め誤差が蓄積し、演算時間が長いほど積分誤差又は微分誤差が大きくなり、フィルターとしての演算を正確に行うことができなくなるおそれがある。
【課題を解決するための手段】
【０００５】
本発明に係るデジタル回路の一態様は、
入力データを積分する積分演算を行い、
１以上の整数Ｎに対して、前記積分演算によって得られる第１データと、前記積分演算によって前記第１データのＮ個前に得られた第２データとの差分を求める微分演算を行い、
Ｎ個の前記入力データが入力される毎に、前記積分演算を初期化するとともに、前記微分演算によって得られる第３データを前記第１データに基づいて補正する。
【０００６】
前記デジタル回路の一態様は、
前記積分演算を行う積分回路と、
前記微分演算を行う微分回路と、
Ｎ個の前記入力データが入力される毎に、前記積分回路を初期化するリセット信号を出力するカウント回路と、
前記リセット信号に基づいて、前記第１データをオフセットデータとして記憶する記憶回路と、
前記第３データと前記オフセットデータとを加算して前記第３データを補正する加算回路と、を含んでもよい。
【０００７】
本発明に係るデジタル回路の一態様は、
１以上の整数Ｎに対して、入力データである第１データと、前記第１データのＮ個前の入力データである第２データとの差分を求める微分演算を行い、
前記微分演算によって得られる第３データを積分する第１積分演算を行い、
入力データを積分する第２積分演算を行い、
Ｎ個の前記入力データが入力される毎に、前記第２積分演算を初期化するとともに、前記第１積分演算によって得られる第４データを前記第２積分演算によって得られる第５データに基づいて補正する。
【０００８】
前記デジタル回路の一態様は、
前記微分演算を行う微分回路と、
前記第１積分演算を行う第１積分回路と、
前記第２積分演算を行う第２積分回路と、
Ｎ個の前記入力データが入力される毎に、前記第２積分回路を初期化するリセット信号を出力するカウント回路と、
前記リセット信号に基づいて、前記第５データをオフセットデータとして記憶する記憶回路と、を含み、
前記第１積分回路は、
前記第４データを遅延させて第６データを出力する遅延回路と、
前記第３データと前記第６データとを加算して前記第４データを出力する加算回路と、を有し、
前記遅延回路は、
前記リセット信号に基づいて、前記第４データに代えて前記オフセットデータを遅延させて前記第６データを出力してもよい。
【０００９】
本発明に係るデジタル回路の一態様は、
入力データである第１データと、前記第１データの１つ前の入力データである第２データとの差分を求める微分演算を行い、
２以上の整数Ｎに対して、前記微分演算のＮ倍の周波数で、前記微分演算によって得られる第３データを積分する積分演算を行い、
前記入力データが入力される毎に、前記積分演算によって得られる第４データを前記入力データに基づいて補正する。
【００１０】
前記デジタル回路の一態様は、
前記微分演算を行う微分回路と、
前記積分演算を行う積分回路と、
前記入力データがＮ倍された第５データをオフセットデータとして記憶する記憶回路と、
前記入力データが入力される毎にリセット信号を出力するカウント回路と、を含み、
前記積分回路は、
前記第４データを遅延させて第６データを出力する遅延回路と、
前記第３データと前記第６データとを加算して前記第４データを出力する加算回路と、を有し、
前記遅延回路は、
前記リセット信号に基づいて、前記第４データに代えて前記オフセットデータを遅延させて前記第６データを出力してもよい。
【００１１】
本発明に係る発振器の一態様は、
前記デジタル回路の一態様と、
発振回路と、
前記デジタル回路から出力されるデータに基づいて、前記発振回路の温度補償データを生成するデジタル信号処理回路と、を備え、
前記デジタル回路は、
デジタルデータである温度データに対してフィルター処理を行う。
【００１２】
本発明に係る発振器の一態様は、
前記デジタル回路の一態様と、
発振回路と、
デジタルデータである温度データに基づいて、前記発振回路の温度補償データを生成するデジタル信号処理回路と、を備え、
前記デジタル回路は、
前記温度補償データに対して補間処理を行う。
【００１３】
本発明に係る電子機器の一態様は、
前記発振器の一態様を備えている。
【００１４】
本発明に係る移動体の一態様は、
前記発振器の一態様を備えている。
【００１５】
本発明に係る信号処理方法の一態様は、
入力データを積分する積分演算を行い、
１以上の整数Ｎに対して、前記積分演算によって得られる第１データと、前記積分演算によって前記第１データのＮ個前に得られた第２データとの差分を求める微分演算を行い、
Ｎ個の前記入力データが入力される毎に、前記積分演算を初期化するとともに、前記微分演算によって得られる第３データを前記第１データに基づいて補正する。
【００１６】
本発明に係る信号処理方法の一態様は、
１以上の整数Ｎに対して、入力データである第１データと、前記第１データのＮ個前の入力データである第２データとの差分を求める微分演算を行い、
前記微分演算によって得られる第３データを積分する第１積分演算を行い、
入力データを積分する第２積分演算を行い、
Ｎ個の前記入力データが入力される毎に、前記第２積分演算を初期化するとともに、前記第１積分演算によって得られる第４データを前記第２積分演算によって得られる第５データに基づいて補正する。
【００１７】
本発明に係る信号処理方法の一態様は、
入力データである第１データと、前記第１データの１つ前の入力データである第２データとの差分を求める微分演算を行い、
２以上の整数Ｎに対して、前記微分演算のＮ倍の周波数で、前記微分演算によって得られる第３データを積分する積分演算を行い、
前記入力データが入力される毎に、前記積分演算によって得られる第４データを前記入力データに基づいて補正する。
【図面の簡単な説明】
【００１８】
【図１】第１実施形態のデジタル回路の機能ブロック図。
【図２】第１実施形態のデジタル回路における信号処理方法の一例を示すフローチャート図。
【図３】第１実施形態のデジタル回路の動作の一例を示すタイミングチャート図。
【図４】第２実施形態のデジタル回路の機能ブロック図。
【図５】第２実施形態のデジタル回路における信号処理方法の一例を示すフローチャート図。
【図６】第２実施形態のデジタル回路の動作の一例を示すタイミングチャート図。
【図７】第３実施形態のデジタル回路の機能ブロック図。
【図８】第３実施形態のデジタル回路における信号処理方法の一例を示すフローチャート図。
【図９】第３実施形態のデジタル回路の動作の一例を示すタイミングチャート図。
【図１０】本実施形態の発振器の機能ブロック図。
【図１１】本実施形態の発振器の機能ブロック図。
【図１２】本実施形態の電子機器の機能ブロック図。
【図１３】本実施形態の電子機器の外観の一例を示す図。
【図１４】本実施形態の移動体の一例を示す図。
【発明を実施するための形態】
【００１９】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２０】
１．デジタル回路
１−１．第１実施形態
図１は、第１実施形態のデジタル回路１の機能ブロック図である。図１に示すように、第１実施形態のデジタル回路１は、積分回路１０、微分回路２０、加算回路３０、除算回路３１、カウント回路３２及び記憶回路３３を含み、入力データＤＩＮをローパスフィルター処理して出力データＤＯＵＴを出力する。入力データＤＩＮ及び出力データＤＯＵＴは、固定小数点形式のデジタルデータでもよいし、浮動小数点形式のデジタルデータでもよい。
【００２１】
積分回路１０は、入力データＤＩＮを積分する積分演算を行う。本実施形態では、積分回路１０は、加算回路１１と遅延回路１２とを含む。加算回路１１は、入力データＤＩＮと遅延回路１２から出力される第４データＤ４とを加算して第１データＤ１を出力する。遅延回路１２は、第１データＤ１を１段遅延させて第４データＤ４を出力する。例えば、遅延回路１２は、入力データＤＩＮと同期した不図示のクロック信号ＣＫに同期して第１データＤ１を取り込み、第４データＤ４として保持するレジスターによって実現される。
【００２２】
微分回路２０は、積分回路１０による積分演算によって得られる第１データＤ１と、積分回路１０による積分演算によって第１データＤ１のＮ個前に得られた第２データＤ２との差分を求める微分演算を行う。Ｎは１以上の整数である。本実施形態では、微分回路２０は、遅延回路２１と減算回路２２とを含む。遅延回路２１は、第１データＤ１をＮ段遅延させて第４データＤ４を出力する。例えば、遅延回路２１は、クロック信号ＣＫに同期して第１データＤ１を取り込み、Ｎ個前の第１データＤ１を第４データＤ４として出力するＮ段シフトレジスターによって実現される。減算回路２２は、第１データＤ１から第２データＤ２を減算して第３データＤ３を出力する。
【００２３】
カウント回路３２は、Ｎ個の入力データＤＩＮが入力される毎に、積分回路１０を初期化するリセット信号ＲＳＴを出力する。例えば、カウント回路３２は、クロック信号ＣＫの数をカウントし、カウント値がＮ−１になる毎に、リセット信号ＲＳＴを出力するとともにカウント値を０に初期化するカウンターによって実現される。
【００２４】
記憶回路３３は、リセット信号ＲＳＴに基づいて、第１データＤ１をオフセットデータＯＦＳとして記憶する。例えば、記憶回路３３は、リセット信号ＲＳＴに同期して第１データＤ１を取り込み、オフセットデータＯＦＳとして保持するレジスターによって実現される。このリセット信号ＲＳＴにより、遅延回路１２が出力する第４データＤ４はゼロに初期化される。
【００２５】
加算回路３０は、第３データＤ３とオフセットデータＯＦＳとを加算して第３データＤ３を補正し、補正後の第５データＤ５を出力する。
【００２６】
除算回路３１は、第５データＤ５をＮで除算して出力データＤＯＵＴを出力する。
【００２７】
図２は、第１実施形態のデジタル回路１における信号処理方法の一例を示すフローチャート図である。
【００２８】
図２に示すように、まず、デジタル回路１は、積分回路１０により、入力データＤＩＮを積分する積分演算を行う（ステップＳ１０）。
【００２９】
次に、デジタル回路１は、微分回路２０により、ステップＳ１０の積分演算によって得られる第１データＤ１と、ステップＳ１０の積分演算によって第１データＤ１のＮ個前に得られた第２データＤ２との差分を求める微分演算を行う（ステップＳ２０）。
【００３０】
次に、デジタル回路１は、カウント回路３２により、Ｎ個の入力データＤＩＮが入力されたか否かを判定し（ステップＳ３０）、Ｎ個の入力データＤＩＮが入力されていない場合には（ステップＳ３０のＮ）、ステップＳ１０以降の処理を再び行う。
【００３１】
また、デジタル回路１は、Ｎ個の入力データＤＩＮが入力された場合には（ステップＳ３０のＹ）、カウント回路３２により積分演算を初期化するとともに、記憶回路３３及び加算回路３０により、ステップＳ２０の微分演算によって得られる第３データＤ３を第２データＤ２に基づいて補正する（ステップＳ４０）。そして、デジタル回路１は、ステップＳ１０以降の処理を再び行う。
【００３２】
このように、第１実施形態のデジタル回路１は、Ｎ個の入力データＤＩＮが入力される毎に、積分回路１０による積分演算を初期化するとともに、微分回路２０による微分演算によって得られる第３データＤ３を、積分回路１０による積分演算によって得られる第１データＤ１に基づいて補正する。
【００３３】
図３は、第１実施形態のデジタル回路１の動作の一例を示すタイミングチャート図である。図３には、リセット信号ＲＳＴ及び各種のデータに加えて、入力データＤＩＮと同期したクロック信号ＣＫも図示されている。
【００３４】
図３の例では、入力データＤＩＮは、先頭の２つが０であり、その他は１である。また、図３の例では、図１に示したＮは８であり、８個の入力データＤＩＮが入力される毎に、すなわち、クロック信号ＣＫの８周期毎に、時刻ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６においてリセット信号ＲＳＴがハイレベルになっている。
【００３５】
第１データＤ１は、１ずつ増加して、時刻ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６において１に戻っている。この第１データＤ１は、入力データＤＩＮと第４データＤ４とを加算したデータである。
【００３６】
第４データＤ４は、１ずつ増加して、時刻ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６において、リセット信号ＲＳＴによって０に初期化されている。この第４データＤ４は、０に初期化された後は、第１データＤ１がクロック信号ＣＫの１周期分遅延したデータとなっている。
【００３７】
第２データＤ２は、時刻ｔ１よりも後に１ずつ増加して、時刻ｔ２，ｔ３，ｔ４，ｔ５，ｔ６において１に戻っている。この第２データＤ２は、第１データＤ１がクロック信号ＣＫの８周期分遅延したデータとなっている。
【００３８】
第３データＤ３は、１ずつ増加して、時刻ｔ１において１に戻っている。また、第３データＤ３は、時刻ｔ１から時刻ｔ２において１から３まで１ずつ増加して、時刻ｔ２において３から０に変化し、以降は０を維持している。この第３データＤ３は、第１データＤ１から第２データＤ２を減算したデータとなっている。
【００３９】
オフセットデータＯＦＳは、時刻ｔ１において０から５に変化し、時刻ｔ２において５から８に変化し、以降は８を維持している。このオフセットデータＯＦＳは、時刻ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６において、１に戻る直前の第１データＤ１がセットされている。
【００４０】
第５データＤ５は、時刻ｔ２よりも前において０から８まで１ずつ増加し、以降は８を維持している。第５データＤ５は、第３データＤ３とオフセットデータＯＦＳとを加算したデータとなっている。
【００４１】
出力データＤＯＵＴは、時刻ｔ２よりも前において０から１まで０．１２５ずつ増加し、以降は１を維持している。出力データＤＯＵＴは、第５データＤ５を８で除算したデータである。入力データＤＩＮでは０から１への変化が急峻であるのに対して、出力データＤＯＵＴでは０から１への変化が緩やかであり、デジタル回路１がローパスフィルターとして機能していることがわかる。
【００４２】
なお、図１に示したデジタル回路１は、各部が専用のデジタル回路によって実現されてもよいし、汎用のデジタル回路によって実現されてもよい。例えば、デジタル回路１は、ＡＬＵ（Arithmetic Logic Unit）、レジスター、シーケンサー、メモリー等を有する汎用マイクロプロセッサーにおいて、シーケンサーが、メモリーに記憶されているプログラムに従って、ＡＬＵの演算の種類、ＡＬＵの入力先のレジスター、ＡＬＵの出力先のレジスター等を順次選択することにより、実現されてもよい。
【００４３】
以上に説明した第１実施形態のデジタル回路１又は信号処理方法によれば、入力データＤＩＮが浮動小数点形式のデジタルデータである場合でも、Ｎ個の入力データＤＩＮが入力される毎に積分回路１０において第２データＤ２がゼロに初期化されるので、積分演算によって第１データＤ１に蓄積される積分誤差が小さくなる。第２データＤ２の初期化により、初期化直前の第１データＤ１はその後の積分演算に用いられなくなるが、この第１データＤ１をオフセットデータＯＦＳとして保持し、第１データＤ１の微分演算によって得られる第３データＤ３にオフセットデータＯＦＳを加算し、Ｎで除算することで正しい出力データＤＯＵＴが得られる。その結果、出力データＤＯＵＴにおける積分誤差が低減される。したがって、第１実施形態のデジタル回路１又は信号処理方法によれば、固定小数点形式の入力データに限らず、広い範囲をカバーする浮動小数点形式の入力データを扱うことが可能なフィルターを実現することができる。
【００４４】
１−２．第２実施形態
図４は、第２実施形態のデジタル回路１の機能ブロック図である。図４に示すように、第２実施形態のデジタル回路１は、微分回路４０、第１積分回路５０、第２積分回路６０、除算回路７０、カウント回路７１及び記憶回路７２を含み、入力データＤＩＮをローパスフィルター処理して出力データＤＯＵＴを出力する。入力データＤＩＮ及び出力データＤＯＵＴは、固定小数点形式のデジタルデータでもよいし、浮動小数点形式のデジタルデータでもよい。
【００４５】
微分回路４０は、入力データＤＩＮである第１データＤ１と、第１データＤ１のＮ個前の入力データである第２データＤ２との差分を求める微分演算を行う。Ｎは１以上の整数である。本実施形態では、微分回路４０は、遅延回路４１と減算回路４２とを含む。遅延回路４１は、第１データＤ１をＮ段遅延させて第２データＤ２を出力する。例えば、遅延回路４１は、入力データＤＩＮと同期した不図示のクロック信号ＣＫに同期して第１データＤ１を取り込み、第１データＤ１のＮ個前の入力データＤＩＮを第２データＤ２として出力するＮ段シフトレジスターによって実現される。減算回路４２は、第１データＤ１から第２データＤ２を減算して第３データＤ３を出力する。
【００４６】
第１積分回路５０は、微分回路４０による微分演算によって得られる第３データＤ３を積分する第１積分演算を行う。本実施形態では、第１積分回路５０は、加算回路５１と遅延回路５２とを含む。加算回路５１は、第３データＤ３と遅延回路５２から出力される第６データＤ６とを加算して第４データＤ４を出力する。遅延回路５２は、第４データＤ４を１段遅延させて第６データＤ６を出力する。ただし、遅延回路５２は、リセット信号ＲＳＴに基づいて、第４データＤ４に代えてオフセットデータＯＦＳを遅延させて第６データＤ６を出力する。例えば、遅延回路５２は、リセット信号ＲＳＴの立ち上がりエッジでオフセットデータＯＦＳを取り込んで第６データＤ６として保持し、リセット信号ＲＳＴがローレベルのとき、クロック信号ＣＫに同期して第４データＤ４を取り込んで第６データＤ６として保持するレジスターによって実現される。
【００４７】
第２積分回路６０は、入力データＤＩＮを積分する第２積分演算を行う。本実施形態では、第２積分回路６０は、加算回路６１と遅延回路６２とを含む。加算回路６１は、入力データＤＩＮと遅延回路６２から出力される第７データＤ７とを加算して第５データＤ５を出力する。遅延回路６２は、第５データＤ５を１段遅延させて第７データＤ７を出力する。例えば、遅延回路６２は、クロック信号ＣＫに同期して第５データＤ５を取り込み、第７データＤ７として保持するレジスターによって実現される。
【００４８】
カウント回路７１は、Ｎ個の入力データＤＩＮが入力される毎に、第２積分回路６０を初期化するリセット信号ＲＳＴを出力する。例えば、カウント回路７１は、クロック信号ＣＫのパルス数をカウントし、カウント値がＮ−１になる毎に、リセット信号ＲＳＴを出力するとともにカウント値を０に初期化するカウンターによって実現される。このリセット信号ＲＳＴにより、遅延回路６２が出力する第７データＤ７はゼロに初期化される。
【００４９】
記憶回路７２は、リセット信号ＲＳＴに基づいて、第２積分回路６０から出力される第５データＤ５をオフセットデータＯＦＳとして記憶する。例えば、記憶回路７２は、リセット信号ＲＳＴに同期して第５データＤ５を取り込み、オフセットデータＯＦＳとして保持するレジスターによって実現される。
【００５０】
除算回路７０は、第４データＤ４をＮで除算して出力データＤＯＵＴを出力する。
【００５１】
図５は、第２実施形態のデジタル回路１における信号処理方法の一例を示すフローチャート図である。
【００５２】
図５に示すように、まず、デジタル回路１は、微分回路４０により、入力データＤＩＮである第１データＤ１と、第１データＤ１のＮ個前の入力データＤＩＮである第２データＤ２との差分を求める微分演算を行う（ステップＳ１１０）。
【００５３】
次に、デジタル回路１は、第１積分回路５０により、ステップＳ１１０の微分演算によって得られる第３データＤ３を積分する第１積分演算を行う（ステップＳ１２０）。
【００５４】
次に、デジタル回路１は、第２積分回路６０により、入力データＤＩＮを積分する第２積分演算を行う（ステップＳ１３０）。
【００５５】
次に、デジタル回路１は、カウント回路７１により、Ｎ個の入力データＤＩＮが入力されたか否かを判定し（ステップＳ１４０）、Ｎ個の入力データＤＩＮが入力されていない場合には（ステップＳ１４０のＮ）、ステップＳ１１０以降の処理を再び行う。
【００５６】
また、デジタル回路１は、Ｎ個の入力データＤＩＮが入力された場合には（ステップＳ１４０のＹ）、カウント回路７１により第２積分演算を初期化するとともに、記憶回路７２により、ステップＳ１２０の第１積分演算によって得られる第４データＤ４を、ステップＳ１３０の第２積分演算によって得られる第５データＤ５に基づいて補正する（ステップＳ１５０）。そして、デジタル回路１は、ステップＳ１１０以降の処理を再び行う。
【００５７】
このように、第２実施形態のデジタル回路１は、Ｎ個の入力データＤＩＮが入力される毎に、第２積分回路６０による第２積分演算を初期化するとともに、第１積分回路５０による第１積分演算によって得られる第４データＤ４を、第２積分回路６０による第２積分演算によって得られる第５データＤ５に基づいて補正する。
【００５８】
図６は、第２実施形態のデジタル回路１の動作の一例を示すタイミングチャート図である。図６には、リセット信号ＲＳＴ及び各種のデータに加えて、入力データＤＩＮと同期したクロック信号ＣＫも図示されている。
【００５９】
図６の例では、入力データＤＩＮ及び第１データＤ１は、先頭の２つが０であり、その他は１である。また、図６の例では、図４に示したＮは８であり、８個の入力データＤＩＮが入力される毎に、すなわち、クロック信号ＣＫの８周期毎に、時刻ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６においてリセット信号ＲＳＴがハイレベルになっている。
【００６０】
第２データＤ２は、時刻ｔ１と時刻ｔ２との間で０から１に変化し、以降は１を維持している。この第２データＤ２は、第１データＤ１がクロック信号ＣＫの８周期分遅延したデータとなっている。
【００６１】
第３データＤ３は、時刻ｔ１よりも前に０から１に変化し、時刻ｔ１と時刻ｔ２との間で１から０に変化し、以降は０を維持している。この第３データＤ３は、第１データＤ１から第２データＤ２を減算したデータとなっている。
【００６２】
第５データＤ５は、１ずつ増加して、時刻ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６において、１に戻っている。
【００６３】
第７データＤ７は、１ずつ増加して、時刻ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６において、リセット信号ＲＳＴによって０に初期化されている。この第７データＤ７は、０に初期化された後は、第５データＤ５がクロック信号ＣＫの１周期分遅延したデータとなっている。
【００６４】
オフセットデータＯＦＳは、時刻ｔ１において０から５に変化し、時刻ｔ２において５から８に変化し、以降は８を維持している。このオフセットデータＯＦＳは、時刻ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６において、１に戻る直前の第５データＤ５がセットされている。
【００６５】
第４データＤ４は、時刻ｔ２よりも前において０から８まで１ずつ増加し、以降は８を維持している。この第４データＤ４は、第３データＤ３と第６データＤ６とを加算したデータである。
【００６６】
第６データＤ６は、時刻ｔ２よりも前において０から８まで１ずつ増加し、以降は８を維持している。この第６データＤ６は、第４データＤ４がクロック信号ＣＫの１周期分遅延したデータとなっている。なお、第６データＤ６は、時刻ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６において、リセット信号ＲＳＴによってオフセットデータＯＦＳがセットされている。
【００６７】
出力データＤＯＵＴは、時刻ｔ２よりも前において０から１まで０．１２５ずつ増加し、以降は１を維持している。出力データＤＯＵＴは、第４データＤ４を８で除算したデータである。入力データＤＩＮでは０から１への変化が急峻であるのに対して、出力データＤＯＵＴでは０から１への変化が緩やかであり、デジタル回路１がローパスフィルターとして機能していることがわかる。
【００６８】
なお、図４に示したデジタル回路１は、各部が専用のデジタル回路によって実現されてもよいし、汎用のデジタル回路によって実現されてもよい。例えば、デジタル回路１は、ＡＬＵ（Arithmetic Logic Unit）、レジスター、シーケンサー、メモリー等を有する汎用マイクロプロセッサーにおいて、シーケンサーが、メモリーに記憶されているプログラムに従って、ＡＬＵの演算の種類、ＡＬＵの入力先のレジスター、ＡＬＵの出力先のレジスター等を順次選択することにより、実現されてもよい。
【００６９】
以上に説明した第２実施形態のデジタル回路１又は信号処理方法によれば、入力データＤＩＮが浮動小数点形式のデジタルデータである場合でも、Ｎ個の入力データＤＩＮが入力される毎に第１積分回路５０による第１積分演算によって得られる第４データＤ４を、オフセットデータＯＦＳに基づいて補正するので、第１積分演算によって第４データＤ４に蓄積される積分誤差が小さくなる。また、第２実施形態のデジタル回路１又は信号処理方法によれば、Ｎ個の入力データＤＩＮが入力される毎に第２積分回路６０において第７データＤ７がゼロに初期化されるので、第２積分演算によって第５データＤ５に蓄積される積分誤差が小さくなる。第７データＤ７の初期化により、初期化直前の第５データＤ５はその後の第２積分演算に用いられなくなるが、この第５データＤ５をオフセットデータＯＦＳとして保持し、第１積分演算によって得られる第４データＤ４を、積分誤差が小さいオフセットデータＯＦＳで補正し、Ｎで除算することで正しい出力データＤＯＵＴが得られる。その結果、出力データＤＯＵＴにおける積分誤差が低減される。したがって、第２実施形態のデジタル回路１又は信号処理方法によれば、固定小数点形式の入力データに限らず、広い範囲をカバーする浮動小数点形式の入力データを扱うことが可能なフィルターを実現することができる。
【００７０】
１−３．第３実施形態
図７は、第３実施形態のデジタル回路１の機能ブロック図である。図７に示すように、第３実施形態のデジタル回路１は、微分回路８０、積分回路９０、除算回路１００、乗算回路１０１、記憶回路１０２及びカウント回路１０３を含み、入力データＤＩＮを補間フィルター処理して出力データＤＯＵＴを出力する。入力データＤＩＮ及び出力データＤＯＵＴは、固定小数点形式のデジタルデータでもよいし、浮動小数点形式のデジタルデータでもよい。
【００７１】
微分回路８０は、入力データＤＩＮである第１データＤ１と、第１データＤ１の１つ前の入力データである第２データＤ２との差分を求める微分演算を行う。Ｎは２以上の整数である。本実施形態では、微分回路８０は、遅延回路８１と減算回路８２とを含む。遅延回路８１は、第１データＤ１を１段遅延させて第２データＤ２を出力する。例えば、遅延回路８１は、入力データＤＩＮと同期した周波数ｆｓの不図示のクロック信号ＣＫに同期して第１データＤ１を取り込み、第２データＤ２として保持するレジスターによって実現される。減算回路８２は、第１データＤ１から第２データＤ２を減算して第３データＤ３を出力する。
【００７２】
積分回路９０は、微分回路８０による微分演算のＮ倍の周波数で、当該微分演算によって得られる第３データＤ３を積分する積分演算を行う。本実施形態では、積分回路９０は、加算回路９１と遅延回路９２とを含む。加算回路９１は、第３データＤ３と遅延回路９２から出力される第６データＤ６とを加算して第４データＤ４を出力する。遅延回路９２は、第４データＤ４を１段遅延させて第６データＤ６を出力する。ただし、遅延回路９２は、リセット信号ＲＳＴに基づいて、第４データＤ４に代えてオフセットデータＯＦＳを遅延させて第６データＤ６を出力する。例えば、遅延回路９２は、リセット信号ＲＳＴの立ち上がりエッジでオフセットデータＯＦＳを取り込んで第６データＤ６として保持し、リセット信号ＲＳＴがローレベルのとき、クロック信号ＣＫの周波数ｆｓのＮ倍の周波数の不図示のクロック信号ＣＫＸに同期して、第４データＤ４を取り込んで第６データＤ６として保持するレジスターによって実現される。
【００７３】
乗算回路１０１は、入力データＤＩＮにＮを乗算し、入力データＤＩＮがＮ倍された第５データＤ５を出力する。例えば、乗算回路１０１は、Ｎを２のｎ乗としてｎビットシフト回路によって実現される。
【００７４】
記憶回路１０２は、第５データＤ５をオフセットデータＯＦＳとして記憶する。例えば、記憶回路７２は、クロック信号ＣＫＸに同期して第５データＤ５を取り込み、オフセットデータＯＦＳとして保持するレジスターによって実現される。
【００７５】
カウント回路１０３は、Ｎ個の入力データＤＩＮが入力される毎にリセット信号ＲＳＴを出力する。
【００７６】
除算回路１００は、第４データＤ４をＮで除算して出力データＤＯＵＴを出力する。
【００７７】
図８は、第３実施形態のデジタル回路１における信号処理方法の一例を示すフローチャート図である。
【００７８】
図８に示すように、まず、デジタル回路１は、微分回路８０により、入力データＤＩＮである第１データＤ１と、第１データＤ１の１つ前の入力データＤＩＮである第２データＤ２との差分を求める微分演算を行う（ステップＳ２１０）。
【００７９】
次に、デジタル回路１は、積分回路９０により、ステップＳ２１０の微分演算のＮ倍の周波数で、当該微分演算によって得られる第３データＤ３を積分する積分演算を行う（ステップＳ２２０）。
【００８０】
次に、デジタル回路１は、カウント回路１０３により、新たな入力データＤＩＮが入力されたか否かを判定し（ステップＳ２３０）、新たな入力データＤＩＮが入力されていない場合には（ステップＳ２３０のＮ）、ステップＳ２２０以降の処理を再び行う。
【００８１】
また、デジタル回路１は、新たな入力データＤＩＮが入力された場合には（ステップＳ２３０のＹ）、乗算回路１０１及び記憶回路１０２により、ステップＳ２２０の積分演算によって得られる第４データＤ４を、入力データＤＩＮに基づいて補正する（ステップＳ２４０）。そして、デジタル回路１は、ステップＳ２１０以降の処理を再び行う。
【００８２】
このように、第３実施形態のデジタル回路１は、入力データＤＩＮが入力される毎に、積分回路９０による積分演算によって得られる第４データＤ４を、入力データＤＩＮに基づいて補正する。
【００８３】
図９は、第３実施形態のデジタル回路１の動作の一例を示すタイミングチャート図である。図９には、リセット信号ＲＳＴ及び各種のデータに加えて、入力データＤＩＮと同期したクロック信号ＣＫ及びクロック信号ＣＫの周波数ｆｓのＮ倍の周波数のクロック信号ＣＫＸも図示されている。図９の例では、Ｎは８である。
【００８４】
図９の例では、入力データＤＩＮ及び第１データＤ１は、時刻ｔ１において０から１に変化し、時刻ｔ３において１から０に変化し、時刻ｔ５において０から１に変化している。また、図９の例では、１つの入力データＤＩＮが入力される毎に、すなわち、クロック信号ＣＫの１周期毎に、時刻ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６においてリセット信号ＲＳＴがハイレベルになっている。
【００８５】
第２データＤ２は、時刻ｔ２において０から１に変化し、時刻ｔ４において１から０に変化し、時刻ｔ６において０から１に変化している。この第２データＤ２は、第１データＤ１がクロック信号ＣＫの１周期分遅延したデータとなっている。
【００８６】
第３データＤ３は、時刻ｔ１において０から１に変化し、時刻ｔ２において１から０に変化し、時刻ｔ３において０から−１に変化し、時刻ｔ４において−１から０に変化し、時刻ｔ５において０から１に変化し、時刻ｔ６において１から０に変化している。この第３データＤ３は、第１データＤ１から第２データＤ２を減算したデータとなっている。
【００８７】
第５データＤ５は、時刻ｔ１において０から８に変化し、時刻ｔ３において８から０に変化し、時刻ｔ５において０から８に変化している。この第５データＤ５は、第１データＤ１を８倍したデータとなっている。
【００８８】
オフセットデータＯＦＳは、時刻ｔ１の後において０から８に変化し、時刻ｔ３の後において８から０に変化し、時刻ｔ５の後において０から８に変化している。このオフセットデータＯＦＳは、第５データＤ５がクロック信号ＣＫＸの１周期分遅延したデータとなっている。
【００８９】
第４データＤ４は、時刻ｔ１以降において０から８まで１ずつ増加し、時刻ｔ３以降において８から０まで１ずつ減少し、時刻ｔ５以降において０から８まで１ずつ増加している。この第４データＤ４は、第３データＤ３と第６データＤ６とを加算したデータである。
【００９０】
第６データＤ６は、時刻ｔ１の後において０から８まで１ずつ増加し、時刻ｔ３の後において８から０まで１ずつ減少し、時刻ｔ５の後において０から８まで１ずつ増加している。この第６データＤ６は、第４データＤ４がクロック信号ＣＫＸの１周期分遅延したデータとなっている。
【００９１】
出力データＤＯＵＴは、時刻ｔ１以降において０から１まで０．１２５ずつ増加し、時刻ｔ３以降において１から０まで０．１２５ずつ減少し、時刻ｔ５以降において０から１まで０．１２５ずつ増加している。出力データＤＯＵＴは、第４データＤ４を８で除算したデータである。出力データＤＯＵＴは、入力データＤＩＮに対して８倍のレートであることがわかる。また、入力データＤＩＮでは０から１への変化や１から０への変化が急峻であるのに対して、出力データＤＯＵＴでは０から１への変化や１から０への変化が緩やかであり、デジタル回路１が補間フィルターとして機能していることがわかる。
【００９２】
なお、図７に示したデジタル回路１は、各部が専用のデジタル回路によって実現されてもよいし、汎用のデジタル回路によって実現されてもよい。例えば、デジタル回路１は、ＡＬＵ（Arithmetic Logic Unit）、レジスター、シーケンサー、メモリー等を有する汎用マイクロプロセッサーにおいて、シーケンサーが、メモリーに記憶されているプログラムに従って、ＡＬＵの演算の種類、ＡＬＵの入力先のレジスター、ＡＬＵの出力先のレジスター等を順次選択することにより、実現されてもよい。
【００９３】
以上に説明した第３実施形態のデジタル回路１又は信号処理方法では、入力データＤＩＮが浮動小数点形式のデジタルデータである場合でも、入力データＤＩＮが入力される毎に、積分回路９０による積分演算によって得られる第４データＤ４を、入力データＤＩＮから得られるオフセットデータＯＦＳに基づいて補正する。これにより、第４データＤ４がＮ回毎に１回、入力データＤＩＮをＮ倍したデータに強制的に置き換えられるので、積分演算によって第４データＤ４に蓄積される積分誤差が小さくなる。その結果、出力データＤＯＵＴにおける積分誤差が低減される。したがって、第３実施形態のデジタル回路１又は信号処理方法によれば、固定小数点形式の入力データに限らず、広い範囲をカバーする浮動小数点形式の入力データを扱うことが可能なフィルターを実現することができる。
【００９４】
２．発振器
図１０は、本実施形態の発振器２００の機能ブロック図の一例である。図１０の例では、発振器２００は、温度センサー２１０、Ａ／Ｄ変換回路２２０、フィルター回路２３０、デジタル信号処理回路２４０、補間回路２５０及び発振回路２６０を含む。
【００９５】
温度センサー２１０は、発振器２００の温度を検出し、温度に応じた電圧の温度信号を出力する。
【００９６】
Ａ／Ｄ変換回路２２０は、温度センサー２１０から出力される温度信号をデジタルデータである温度データに変換する。例えば、温度データは、温度信号の電圧値に相当するデジタル値を有するデータであってもよい。
【００９７】
フィルター回路２３０は、Ａ／Ｄ変換回路２２０から出力されるデジタルデータである温度データに対してフィルター処理を行う。例えば、フィルター回路２３０は、温度データに対してローパスフィルター処理を行うＣＩＣローパスフィルターであってもよい。例えば、フィルター回路２３０は、ＦＩＲ（Finite Impulse Response）フィルターであってもよいし、ＩＩＲ（Infinite Impulse Response）フィルターであってもよい。
【００９８】
デジタル信号処理回路２４０は、フィルター回路２３０から出力されるデータに基づいて、発振回路２６０の温度補償データを生成する。
【００９９】
補間回路２５０は、デジタル信号処理回路２４０から出力される温度補償データに対してデータを補間する補間処理を行う。例えば、補間回路２５０は、温度補償データに対して補間処理及びフィルター処理を行うＣＩＣ補間フィルターであってもよい。
【０１００】
発振回路２６０は、補間回路２５０から出力される温度補償データに基づいて温度補償された発振信号を生成する。例えば、発振回路２６０は、振動子と、当該振動子を発振させる発振用回路とを含んで構成されてもよい。振動子としては、例えば、水晶振動子、ＳＡＷ（Surface Acoustic Wave）共振素子、その他の圧電振動素子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子などを用いることができる。発振回路２６０は、ピアース発振回路、インバーター型発振回路、コルピッツ発振回路、ハートレー発振回路などの種々のタイプの発振回路であってもよい。なお、当該振動子の温度特性をより正確に補償するために、温度センサー２１０は当該振動子の近くに配置されてもよい。
【０１０１】
例えば、発振回路２６０は、フラクショナルＮ−ＰＬＬ回路であり、補間回路２５０から出力される温度補償データは、フラクショナルＮ−ＰＬＬ回路の分周比を表すデータであってもよい。また、例えば、発振回路２６０は、振動子の負荷容量値を可変に設定可能な容量アレイ型の発振回路であり、補間回路２５０から出力される温度補償データは、当該負荷容量値を選択するためのデータであってもよい。
【０１０２】
図１１は、本実施形態の発振器２００の機能ブロック図の他の一例である。図１１において、図１０と同じ構成要素には同じ符号が付されている。図１１の例では、発振器２００は、温度センサー２１０、Ａ／Ｄ変換回路２２０、フィルター回路２３０、デジタル信号処理回路２４０、補間回路２５０、発振回路２６０及びＤ／Ａ変換回路２７０を含む。
【０１０３】
温度センサー２１０、Ａ／Ｄ変換回路２２０、フィルター回路２３０、デジタル信号処理回路２４０及び補間回路２５０の各構成は、図１０と同様であってもよいので、その説明を省略する。
【０１０４】
Ｄ／Ａ変換回路２７０は、補間回路２５０から出力される温度補償データをアナログ信号である温度補償電圧信号に変換する。例えば、温度補償電圧信号は、温度補償データが有すデジタル値に相当する電圧値を有する信号であってもよい。
【０１０５】
発振回路２６０は、Ｄ／Ａ変換回路２７０から出力される温度補償電圧信号に基づいて温度補償された発振信号を生成する。例えば、発振回路２６０は、振動子と、当該振動子と電気的に接続され、両端の電位差に応じて容量値が変化する可変容量素子とを含む発振回路であり、Ｄ／Ａ変換回路２７０から出力される温度補償電圧信号が当該可変容量素子の一端に印加されてもよい。
【０１０６】
なお、図１０又は図１１に示す発振器２００の少なくとも一部は、集積回路（ＩＣ：Integrated Circuit）によって実現されてもよい。
【０１０７】
以上のように構成された図１０又は図１１に示す本実施形態の発振器２００において、フィルター回路２３０として上記の第１実施形態又は第２実施形態のデジタル回路１を適用することができる。また、本実施形態の発振器２００において、補間回路２５０として上記の第３実施形態のデジタル回路１を適用することができる。本実施形態によれば、フィルター回路２３０及び補間回路２５０の少なくとも一方として、広い範囲をカバーする浮動小数点形式の入力データを扱うことが可能なフィルターを実現するデジタル回路１が適用されるので、例えば、周波数精度の高い発振器２００を提供することができる。
【０１０８】
３．電子機器
図１２は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。また、図１３は、本実施形態の電子機器の一例であるスマートフォンの外観の一例を示す図である。
【０１０９】
本実施形態の電子機器３００は、発振器３１０、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０を含んで構成されている。なお、本実施形態の電子機器は、図１２の構成要素の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。
【０１１０】
発振器３１０は、集積回路３１２と振動子３１３とを備えてもよい。集積回路３１２は、振動子３１３を発振させて発振信号を発生させる。集積回路３１２は、振動子３１３から出力される発振信号に基づいて、ＣＰＵ３２０からの設定に応じた周波数のクロック信号を生成して出力する。このクロック信号は発振器３１０からＣＰＵ３２０に出力される。
【０１１１】
ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、発振器３１０から入力されるクロック信号に基づいて各種の計算処理や制御処理を行う処理部である。具体的には、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理等を行う。
【０１１２】
操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。
【０１１３】
ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶する記憶部である。
【０１１４】
ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する記憶部である。
【０１１５】
通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。
【０１１６】
表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３７０には操作部３３０として機能するタッチパネルが設けられていてもよい。
【０１１７】
発振器３１０として例えば上記の実施形態の発振器２００を適用することにより、発振器３１０から出力されるクロック信号の周波数精度を高めることが可能であるので、信頼性の高い電子機器を実現することができる。
【０１１８】
このような電子機器３００としては種々の電子機器が考えられ、例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、スマートフォンや携帯電話機などの移動体端末、ディジタルカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。
【０１１９】
本実施形態の電子機器３００の一例として、上述した発振器３１０を基準信号源として用いて、例えば、端末と有線又は無線で通信を行う端末基地局用装置等として機能する伝送装置が挙げられる。発振器３１０として、例えば上記の実施形態の発振器２００を適用することにより、例えば通信基地局などに利用可能な、周波数精度の高い、高性能、高信頼性を所望される電子機器３００を実現することも可能である。
【０１２０】
また、本実施形態の電子機器３００の他の一例として、通信部３６０が外部クロック信号を受信し、ＣＰＵ３２０が、当該外部クロック信号と発振器３１０が出力する内部クロック信号とに基づいて、発振器３１０の周波数を制御する周波数制御部と、を含む、通信装置であってもよい。この通信装置は、例えば、ストレータム３などの基幹系ネットワーク機器やフェムトセルに使用される通信機器であってもよい。
【０１２１】
４．移動体
図１４は、本実施形態の移動体の一例を示す図（上面図）である。図１４に示す移動体４００は、発振器４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０，４３０，４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体は、図１４の構成要素の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。
【０１２２】
発振器４１０は、不図示の集積回路と振動子とを備えてもよい。当該集積回路は、振動子を発振させて発振信号を発生させ、振動子から出力される発振信号に基づいて、設定に応じた周波数のクロック信号を生成して出力してもよい。このクロック信号は発振器４１０からコントローラー４２０，４３０，４４０に出力され、コントローラー４２０，４３０，４４０は当該クロック信号に基づいて各種の制御を行う。
【０１２３】
バッテリー４５０は、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。バックアップ用バッテリー４６０は、バッテリー４５０の出力電圧が閾値よりも低下した時、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。
【０１２４】
発振器４１０として例えば上記の実施形態の発振器２００を適用することにより、発振器４１０から出力されるクロック信号の周波数精度を高めることが可能であるので、信頼性の高い移動体４００を実現することができる。
【０１２５】
このような移動体４００としては種々の移動体が考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。
【０１２６】
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１２７】
上述した実施形態及び変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態及び各変形例を適宜組み合わせることも可能である。
【０１２８】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１２９】
１…デジタル回路、１０…積分回路、１１…加算回路、１２…遅延回路、２０…微分回路、２１…遅延回路、２２…減算回路、３０…加算回路、３１…除算回路、３２…カウント回路、３３…記憶回路、４０…微分回路、４１…遅延回路、４２…減算回路、５０…第１積分回路、５１…加算回路、５２…遅延回路、６０…第２積分回路、６１…加算回路、６２…遅延回路、７０…除算回路、７１…カウント回路、７２…記憶回路、８０…微分回路、８１…遅延回路、８２…減算回路、９０…積分回路、９１…加算回路、９２…遅延回路、１００…除算回路、１０１…乗算回路、１０２…記憶回路、１０３…カウント回路、２００…発振器、２１０…温度センサー、２２０…Ａ／Ｄ変換回路、２３０…フィルター回路、２４０…デジタル信号処理回路、２５０…補間回路、２６０…発振回路、２７０…Ｄ／Ａ変換回路、３００…電子機器、３１０…発振器、３１２…集積回路、３１３…振動子、３２０…ＣＰＵ、３３０…操作部、３４０…ＲＯＭ、３５０…ＲＡＭ、３６０…通信部、３７０…表示部、４００…移動体、４１０…発振器、４２０，４３０，４４０…コントローラー、４５０…バッテリー、４６０…バックアップ用バッテリー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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