(57)【要約】【課題】ダイナミックランダムアクセスメモリデバイスおよびその製造方法を提供する。【解決手段】本発明はダイナミックランダムアクセスメモリデバイスに関し、ダイナミックランダムアクセスメモリデバイスは、半導体基板上に形成された複数のビット線、複数の第１分離帯域、複数の第２分離帯域、第１および第２分離帯域の間に形成された複数のトランジスター、複数のワード線、および第１分離帯域と第２分離帯域の上に形成されたコンデンサーを含む。半導体基板は、縦方向、横方向、縦方向に沿った複数の列、および横方向に沿った複数の行を規定する。第１分離帯域と第２分離帯域は縦方向に沿って伸びる。各トランジスターは、1つの列と1つの行に対応する。各第１分離帯域の一側に位置するトランジスターは、第１分離帯域の他側に位置するトランジスターと互いに交錯する配置になっている。【選択図】図８
2020181977.tif 000002
【特許請求の範囲】
【請求項１】
ダイナミックランダムアクセスメモリデバイスであって、
半導体基板、複数のビット線、複数の第１分離帯域、複数の第２分離帯域、複数の積層帯域、複数のトランジスター、複数のワード線、第２絶縁層、複数のターンオンスルーホールコンタクト、第３絶縁層および複数のコンデンサーを含み、
前記半導体基板は、縦方向、横方向、法線方向、縦方向に沿った複数の列、および横方向に沿った複数の行を規定し、
前記複数のビット線は、前記半導体基板に形成されており、各ビット線は、前記複数の行のいずれかに対応し、前記対応する行に沿って延びており、
前記複数の第１分離帯域は、前記複数のビット線上に形成され、縦方向に沿って延びており、各第１分離帯域は、第１垂直縁部および第２垂直縁部を有し、
前記複数の第２分離帯域は前記複数のビット線上に形成され、縦方向に沿って延びており、各第２分離帯域には、第３垂直縁部と第４垂直縁部を有し、前記複数の第１分離帯域と前記複数の第２分離帯域は交互に配置されており、
前記複数の積層帯域は、前記複数のビット線上に形成された第１半導体層、前記第１半導体層上に形成された第１絶縁層、および前記第１絶縁層上に形成された第２半導体層からなり、各積層帯域は、前記複数の第1分離帯域のうちの1つの第1分離帯域と前記複数第２分離帯域のうち、1つの第２分離帯域に対応し、そして、前記対応する第１分離帯域と前記対応する第２分離帯域の間に位置し、各積層帯域は複数の凹部を有し、前記複数の凹部は前記第１絶縁層に形成され、対応する第２分離帯域の前記第３垂直縁部または前記第４垂直縁部に面して各第1分離帯域の一側に位置する前記凹部と前記第1分離帯域の他側に位置する前記凹部は交錯する配置になっており、各凹部は、複数の列の1つと複数の行の1つに対応し、
前記複数のトランジスターは、各トランジスターが前記凹部の1つに対応し、半導体材料で形成されたピラーを含み、各ピラーは前記対応する凹部に合わせて、横方向に伸び、各ピラーには法線方向に平行するベース面、前記ベース面の反対側の円錐面、前記法線方向に垂直な第１上面、前記第１上面の反対側の底面、前記ベース面と円錐面に隣接する正面、および前記正面の反対側の背面があり、各ピラーでは、第１細長いセクションが前記第１上面、前記ベース面、前記正面および前記背面の間に挟まれてソース領域を形成し、第２細長いセクションは、前記底面、前記ベース面、前記正面、および前記背面の間に挟まれ、ドレイン領域を形成し、プレート部が前記ベース面に配置され、チャンネル領域が前記第１細長いセクションと前記第２細長いセクションの間に形成されて、前記ピラー他の部分の1つでは、本体領域を形成し、各トランジスターは、対応する前記半導体材料で形成された前記ピラーの前記ベース面を覆うゲート酸化物/誘電体層、前記ゲート酸化物/誘電体層を覆うゲート導体、1つの第1サブビット線と1つの第２サブビット線を含み、前記第１ビット線は前記第１半導体層に形成されて前記ドレイン領域と前記トランジスターに対応する前記ビット線との間に接続され、前記第２サブビット線は、前記第２半導体層に形成され、前記ソース領域に接続され、
前記複数のワード線では、各ワード線が前記複数の列の1つに対応し、前記対応する列に沿って配置された前記ゲート導体を接続し、
前記第２絶縁層は、前記第２半導体層、前記複数の第１分離帯域、および前記複数の第２分離帯域に形成され、
前記複数のターンオンスルーホールコンタクトは、各ターンオンスルーホールコンタクトが前記複数の第２サブビット線の1つに対応し、そして、前記第２絶縁層を貫通し、前記対応する第２サブビット線を接続するように形成され、
前記第３絶縁層は、前記第２絶縁層および前記複数のターンオンスルーホールコンタクトに形成され、
前記複数のコンデンサーは、各コンデンサーが、前記複数のターンオンスルーホールコンタクトの1つに対応し、そして、前記第３絶縁層を貫通し、前記対応するターンスルーホールコンタクトを接続するように形成されることを特徴とする、ダイナミックランダムアクセスメモリデバイス。
【請求項２】
各ベース面は、平坦面、凸面、または凹面であることを特徴とする、請求項１に記載のダイナミックランダムアクセスメモリデバイス。
【請求項３】
各トランジスターにおいて、半導体材料で形成されたピラーの第１上面、前記ゲート酸化物/誘電体層の1つの第２上面、および前記ゲート導体の第３上面で構成される結合面は、半楕円形、半円形、三角形、親指形、台形からなるグループから１つ選択されたものを表すことを特徴とする、請求項２に記載のダイナミックランダムアクセスメモリデバイス。
【請求項４】
前記ダイナミックランダムアクセスメモリデバイスのユニットサイズは、プロセスフィーチャサイズの平方の３．５倍に等しいことを特徴とする、請求項３に記載のダイナミックランダムアクセスメモリデバイス。
【請求項５】
ダイナミックランダムアクセスメモリデバイスはさらに第４絶縁層および複数の接続線を含み、
前記第４絶縁層は、前記半導体基板および前記複数のビット線を覆うように形成され、  前記複数の接続線は、各接続線が前記複数の第１サブビット線の１つおよび前記複数のビット線の１つに対応することであり、そして、前記第４絶縁層を貫通して、前記対応する第１サブビット線と前記対応するビット線との間に接続されるように形成されることを特徴とする、請求項３に記載のダイナミックランダムアクセスメモリデバイス。
【請求項６】
ダイナミックランダムアクセスメモリデバイスの製造方法には、以下のステップが含まれ、
（a）半導体基板上に複数のビット線を形成し、前記半導体基板は、縦方向、横方向、法線方向、前記縦方向に沿った複数の列、および前記横方向に沿った複数の行を規定し、各ビット線は、前記複数行のうちの１つに対応し、前記対応する行に沿って延び、
（ｂ）前記複数のビット線に第１半導体層を形成し、
（ｃ）前記第１半導体層上に第１絶縁層を形成し、
（ｄ）前記第１絶縁層上に第２半導体層を形成し、
（e）前記縦方向に平行する複数の第１溝を形成し、前記複数第１溝は、前記第１半導体層、前記第１絶縁層、および前記第２半導体層を貫通し、各第１溝は、第１垂直側壁、第２垂直側壁、および複数の内側に突出する突起を有し、前記第１垂直側壁の前記突起は、前記第２垂直側壁の前記突起と互いに交錯する配置になっており、
（f）複数の第1分離帯域を形成し、各第１分離帯域は、前記複数第１溝の１つで満たされ、その結果、複数の積層帯域と前記複数第１分離帯域は交互に配置され、前記複数の積層帯域は、前記第１半導体層、前記第１絶縁層、および前記第２半導体層から構成され、
（g）前記縦方向に平行する複数の第２溝を形成し、各第２溝は、前記積層帯域の１つの一部に形成され、前記第１半導体層、前記第１絶縁層および前記第２半導体層を貫通し、各第２溝は、第３垂直側壁と第４垂直側壁を有し、
（ｈ）各第２溝の前記第３垂直側壁および前記第４垂直側壁の前記第１半導体層および前記第２半導体層を部分的にドーピングし、前記第１半導体層に複数の第１導電部を形成し、および前記第２半導体層に複数の第２導電部を形成し、各第１導電部および各第２導電部は、前記複数突起のうちの１つに対応し、
（i）前記第一絶縁層の複数の残余部分を除去し、各残余部分は前記複数の突起の１つに対応するので、各第２溝の前記第３垂直側壁および前記第４垂直側壁に複数の凹部が形成され、各第1分離帯域の一側の前記凹部と前記第1分離帯域の他側の前記凹部は互い交錯する配置になっており、各凹部は、前記複数列のうちの1つと前記複数行のうちの1つに対応し、
（j）半導体材料で形成された複数のピラーを形成し、前記半導体材料から形成された前記複数のピラーは、前記複数の列および前記複数の行に従って配置され、前記半導体材料で形成された各ピラーは、前記凹部の1つと連携し、前記横方向に延び、各ピラーには前記法線方向に平行するベース面、前記ベース面の反対側の円錐面、前記法線方向に垂直な第１上面、前記第１上面の反対側の底面、隣接する前記ベース面と前記円錐面および前記正面の反対側の背面があり、各ピラーにおいて、第１細長いセクションは、独自のソース領域を形成するために、前記第１上面、前記ベース面、前記正面、および前記背面の間に挟まれ、第２細長いセクションは、前記底面、前記ベース面、前記正面、および前記背面の間に挟まれて、ドレイン領域を形成し、プレート部が前記ベース面に配置され、チャンネル領域が前記第１細長いセクションと前記第２細長いセクションの間に形成され、前記ピラーの他の部分のうち1つは、本体領域を形成し、各第１導電部は、複数第１サブビット線のうち、１つの第１サブビット線として機能し、各第１ビット線は、前記複数のピラーの１つに対応し、前記対応するピラーの前記ドレイン領域と前記ピラーに対応する前記ビット線との間に接続され、各第２導電部は、複数の第２サブビット線の１つとして機能し、各第２サブビット線は、前記複数のピラーのうちの１つに対応し、前記対応するピラーの前記ソース領域に接続され、
（k）複数のゲート酸化物/誘電体層を形成し、各ゲート酸化物/誘電体層は、前記半導体材料によって形成された前記複数のピラーの1つを覆い、
（ｌ）複数の導体層を形成し、各導体層は、前記複数第２溝のうち、１つの前記第３垂直側壁および前記第４垂直側壁の１つを覆い、
（m）前記複数の導体層を部分的にエッチングして、複数ゲート導体と複数ワード線を形成し、各ゲート導体は、前記複数のゲート酸化物/誘電体層のうちの1つを覆い、各ワード線は、前記複数列のうちの1つに対応し、前記対応する列に沿って配置された前記ゲート導体に接続され、
（ｎ）複数の第２分離帯域を形成し、各第２分離帯域が前記複数の第２溝の１つで充填され、
（ｏ）前記第２半導体層、前記複数の第１分離帯域、および前記複数の第２分離帯域上に第２絶縁層を形成し、
（ｐ）複数のターンオンスルーホールコンタクトを形成し、各ターンオンスルーホールコンタクトは、前記複数の第２サブビット線の１つに対応し、そして、前記第２絶縁層を貫通してから、前記対応する第２サブビット線を接続するように形成され、
（ｑ）前記第２絶縁層および前記複数のターンオンスルーホールコンタクト上に第３絶縁層を形成し、
（ｒ）複数のコンデンサーを形成し、各コンデンサーは、前記複数のターンオンスルーホールコンタクトの１つに対応し、そして、前記第３絶縁層を貫通し、前記対応するターンオンスルーホールコンタクトを接続するように形成されていることを特徴とする、ダイナミックランダムアクセスメモリデバイスの製造方法。
【請求項７】
各ベース面は、平坦面、凸面、または凹面であることを特徴とする、請求項６に記載のダイナミックランダムアクセスメモリデバイスの製造方法。
【請求項８】
前記半導体材料から形成された前記ピラーの1つの前記第１上面、前記ピラーの前記ベース面を覆う前記ゲート酸化物/誘電体層の1つの第２上面、および前記ゲート酸化膜/誘電体層を覆う前記ゲート導体の第３上面で構成される複合表面は、半楕円形、半円形、三角形、親指形、台形からなるグループの１つから選択されることを特徴とする、請求項７に記載のダイナミックランダムアクセスメモリデバイスの製造方法。
【請求項９】
請求項８に記載の方法において、ステップ（ａ）とステップ（ｂ）との間には以下のステップをさらに含み、
前記半導体基板と前記複数のビット線を覆う第４絶縁層を形成し、そして
前記複数の行の１つと前記複数の列の２つにそれぞれ対応する複数の導電性パッドを形成し、そして、前記対応する行と前記対応する２つの列に形成され、前記第４絶縁層を貫通し、前記対応する行に沿って前記ビット線を接続するように形成され、ここで、ステップ（ｇ）において、前記第２溝内の前記導電性パッドの一部が除去されて、前記導電性パッドが複数の接続線に変化し、
各接続線は、前記複数の第１サブビット線の１つおよび前記複数のビット線の１つに対応し、そして、前記対応する第１サブビット線と前記対応するビット線の間に接続されることを特徴とする、請求項８に記載のダイナミックランダムアクセスメモリデバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスおよびその製造方法に関する。特に、本発明は、複数の垂直電流型の扇形電界効果トランジスター（fan-shaped field effect transistor, FanFET）を含むダイナミックランダムアクセスメモリデバイス、およびダイナミックランダムアクセスメモリの製造方法に関する。
【背景技術】
【０００２】
図１および図２を参照すると、これらの図式は、米国特許公開第２０１２０１２３０６０Ａ１号によって開示された垂直電流型の扇形電界効果トランジスター１を概略的に示している。図１は、垂直電流型の扇形電界効果トランジスター１の外観図である。図２は、図１の線Ａ−Ａに沿った垂直電流型の扇形電界効果トランジスター１の断面図である。
【０００３】
図１および図２に示すように、従来技術の垂直電流型の扇形電界効果トランジスター１は、半導体材料で形成されたピラー１０、ゲート誘電体層１２、およびゲート導体１４を含む。半導体材料で形成されたピラー１０は、半導体基板（図１および図２には図示せず）の横方向Ｔに延びている。半導体基板１０は、図１に示すように法線方向Ｎと縦方向Ｌを規定する。
【０００４】
半導体材料で形成されたピラー１０は、半導体基板の横方向Ｔに垂直なベース面１００、ベース面の反対側の円錐面１０１、平行する横方向Ｔの上面１０２、上面１０２の反対側の底面１０３、隣接するベース面１００と円錐面１０１の正面１０４、および正面１０４の反対側の背面１０５を有する。半導体材料で形成されたピラー１０では、第１細長いセクション１０６がベース面１００、正面１０４、上面１０２、および背面１０５の間に挟まれて、ソース領域を形成する。第２細長いセクション１０７は、ベース面１００、正面１０４、背面１０５、および底面１０３の間に挟まれて、ドレイン領域を形成する。プレート部１０８は、ベース面１００に配置され、第１細長いセクション１０６と第２細長いセクション１０７との間にチャンネル領域を形成する。半導体材料で形成されたピラー１０の他の部分は、本体領域を形成する。ゲート誘電体層１２は、半導体材料で形成されたピラー１０のベース面１００を覆うように形成されている。ゲート導体１４は、ゲート誘電体層１２を覆うように形成される。
【０００５】
明らかに、垂直電流型の扇形電界効果トランジスター１では、半導体材料で形成されたピラー１０は、半導体基板の横方向Ｔに沿って延びている。また、ソース領域を形成する第１細長いセクション１０６とドレイン領域を形成する第２細長いセクション１０７とは、半導体材料で形成されたピラー１０の上下に対向配置されている。
【０００６】
より小さいサイズを達成するために、先行技術のダイナミックランダムアクセスメモリデバイスは、様々な垂直トランジスターを使用する。このように、ユニットコンデンサーの下または上にスタックされた垂直トランジスターを使用することにより、ダイナミックランダムアクセスメモリデバイスは、４Ｆ２のユニットサイズを持つことができる。Ｆはプロセスフィーチャサイズ（つまり、最小リソグラフィフィーチャサイズ）である。しかし４Ｆ２のユニットサイズはすでにこれらの従来技術のダイナミックランダムアクセスメモリデバイスの限界である。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって、本発明が解決しようとする技術的課題は、複数の垂直電流型扇形電界効果トランジスターを含むダイナミックランダムアクセスメモリデバイスおよびダイナミックランダムアクセスメモリの製造方法を提供することである。特に、本発明によるダイナミックランダムアクセスメモリデバイスは、４Ｆ２より小さいユニットサイズを有し得る。
【課題を解決するための手段】
【０００８】
本発明の好ましい実施形態によるダイナミックランダムアクセスメモリデバイスは、半導体基板と、複数のビット線と、複数の第１分離帯域と、複数の第２分離帯域と、複数の積層帯域と、複数のトランジスターと、複数のワード線と、第２絶縁層と、複数のターンオンスルーホールコンタクトと、第３絶縁層と、複数のコンデンサーとを含む。半導体基板は、縦方向、横方向、法線方向、半導体基板の縦方向に沿った複数の列、および半導体基板の横方向に沿った複数の行を規定する。複数のビット線が半導体基板上に形成され、各ビット線は複数の行のうちの１つに対応し、対応する行に沿って延びる。複数の第１分離帯域が複数のビット線上に形成され、半導体基板の縦方向に沿って延び、各第1分離帯域は、独自の第１垂直縁部と独自の第２垂直縁部を備える。複数の第２分離帯域が複数のビット線上に形成され、半導体基板の縦方向に沿って延び、各第２分離帯域は、独自の第３垂直縁部と独自の第４垂直縁部を備える。複数の第１分離帯域と複数の第２分離帯域は交互に配置されている。複数の積層帯域は、複数のビット線上に形成された第１半導体層、第１半導体層上に形成された第１絶縁層、および第１絶縁層上に形成された第２半導体層からなる。各積層帯域は、複数の第１分離帯域の１つおよび複数の第２分離帯域の１つに対応し、対応する第１分離帯域と対応する第２分離帯域の間に配置される。各積層帯域は、複数の凹部を有し、複数の凹部は第１絶縁層に形成され、対応する第２分離帯域の第３垂直縁部または第４垂直縁部に面する。各第１分離帯域の一側の凹部と第１分離帯域の他側の凹部は交錯する配置になっている。
【０００９】
各トランジスターは、凹部の１つに対応し、半導体材料で形成されたピラーを含み、各ピラーは、対応する凹部と協働し、半導体基板の横方向に沿って延伸する。各ピラーには、平行する半導体基板の法線方向に独自のベース面、ベース面の反対側の独自の円錐面、垂直半導体基板の法線方向の独自の第１上面、第１上面の反対側の底面、隣接するベース面と円錐面の正面および正面の反対側の背面を有する。半導体材料で形成された各ピラーでは、第１細長いセクションは、第１上面、ベース面、正面、および背面の間に挟まれて、ソース領域を形成する。第２細長いセクションは、底面、ベース面、正面および背面の間に挟まれて、ドレイン領域を形成する。プレート部は、ベース面に配置され、第１細長いセクションと第２細長いセクションの間に配置され、チャンネル領域を形成する。ピラーの他の部分は、本体領域を形成する。
各トランジスターには、対応する半導体材料で形成されたピラーのベース面を覆うゲート酸化物／誘電体多層構造、ゲート酸化物／誘電体多層構造を覆うゲート導体、第１サブビット線と第２サブビット線を含む。個々の第１サブビット線は、第１半導体層に形成され、トランジスターに対応するドレイン領域とビット線との間に接続される。個々の第２サブビット線は、第２半導体層に形成され、ソース領域に接続される。各ワード線は複数の列の１つに対応し、対応する列に沿って配置されたゲート導体を接続する。第２絶縁層は、第２半導体層、複数の第１分離帯域、および複数の第２分離帯域上に形成される。各ターンオンスルーホールコンタクトは、複数の第２サブビット線の１つに対応する第２サブビット線に接触し、第２絶縁層を貫通して対応する第２サブビット線を接続するように形成される。第３絶縁層は、第２絶縁層および複数のターンオンスルーホールコンタクト上に形成される。各コンデンサーは、複数のターンオンスルーホールコンタクトの１つに対応し、第３絶縁層を貫通して対応するターンオンスルーホールコンタクトを接続するように形成される。
【００１０】
具体的な実施形態では、半導体材料で形成されたピラーのベース面は、平坦面、凸面、凹面などであってもよい。
【００１１】
具体的な実施形態では、各トランジスターにおいて、半導体材料で形成されたピラーの第１上面、ゲート酸化物／誘電体多層構造の第２上面、およびゲート導体の第３上面で構成される複合面は、半楕円形、半円形、三角形、親指形、または台形等の形状をとることができる。
【００１２】
理論的には、本発明によるダイナミックランダムアクセスメモリデバイスのユニットサイズは、プロセスのフィーチャサイズの平方の３．５倍に等しい。
【００１３】
本発明のダイナミックランダムアクセスメモリデバイスはさらに第４絶縁層および複数の接続線を含む。第４絶縁層は、半導体基板および前記複数のビット線を覆うように形成され、複数の接続線は、各接続線が複数の第１サブビット線の１つおよび複数のビット線の１つに対応することである。そして、第４絶縁層を貫通して、対応する第１サブビット線と前記対応するビット線との間に接続されるように形成される。
【００１４】
本発明の好ましい実施形態によるダイナミックランダムアクセスメモリデバイスの製造方法は以下の通りである。
まず、半導体基板上に複数のビット線を形成し、半導体基板は、縦方向、横方向、法線方向、縦方向に沿った複数の列、および横方向に沿った複数の行を規定する。各ビット線は、複数の行のうちの１つに対応し、対応する行に沿って延びている。
次に、本発明による方法は、複数のビット線に第１半導体層を形成し、第１半導体層上に第１絶縁層を形成し、第１絶縁層上に第２半導体層を形成する。
次に、本発明による方法は、縦方向に平行する複数の第１溝を形成し、複数の第１溝は、第１半導体層、第１絶縁層、および第２半導体層を貫通する。各第１溝は、第１垂直側壁、第２垂直側壁、および複数の内側に突出する突起を有する。第１垂直側壁の突起は、第２垂直側壁の突起と互いに交錯する配置になっている。
次に、本発明による方法は、複数の第１分離帯域を形成し、各第１分離帯域は、複数の第１溝の１つで満たされ、その結果、複数の積層帯域と複数の第１分離帯域は交互に配置される。複数の積層帯域は、第１半導体層、第１絶縁層、および第２半導体層から構成される。
次に、本発明による方法は、縦方向に平行する複数の第２溝を形成し、各第２溝は、積層帯域の１つの一部上に形成され、第１半導体層、第１絶縁層および第２半導体層を貫通する。各第２溝は、第３垂直側壁と第４垂直側壁を有する。
次に、本発明による方法は、各第２溝の第３垂直側壁および第４垂直側壁上の第１半導体層および第２半導体層を部分的にドーピングし、第１半導体層上に複数の第１導電部を形成し、第２半導体層上に複数の第２導電部を形成するためである。各第１導電部および各第２導電部は、複数の突起のうちの１つに対応する。
次に、本発明による方法は、第一絶縁層の複数の残余部分を除去し、各残余部分は複数の突起の１つに対応するので、各第２溝の第３垂直側壁および第４垂直側壁に複数の凹部が形成され、各第１分離帯域の一側の凹部と第１分離帯域の他側の凹部は互い交錯する配置になっており、各凹部は、複数の列の１つと複数の行の１つに対応しる。
次に、本発明による方法は、半導体材料で形成された複数のピラーを形成し、半導体材料から形成された複数のピラーは、複数の列および複数の行に従って配置される。半導体材料で形成された各ピラーは、凹部の１つと連携し、横方向に延びる。各ピラーには法線方向に平行するベース面、ベース面の反対側の円錐面、法線方向に垂直な第１上面、第１上面の反対側の底面、隣接するベース面と円錐面および正面の反対側の背面がある。各ピラーにおいて、第１細長いセクションは、ソース領域を形成するために、第１上面、ベース面、正面、および背面の間に挟まれ、第２細長いセクションは、底面、ベース面、正面、および背面の間に挟まれ、ドレイン領域を形成する。プレート部がベース面に配置され、チャンネル領域が第１細長いセクションと第２細長いセクションの間に形成され、ピラーの他の部分の１つは、本体領域を形成する。各第１導電部は、複数の第１サブビット線のうちの１つの第１サブビット線として機能し、各第１ビット線は、複数のピラーの１つに対応し、対応するピラーのドレイン領域とピラーに対応するビット線との間に接続されている。各第２導電部は、複数の第２サブビット線の１つとして機能し、各第２サブビット線は、複数のピラーのうちの１つに対応し、対応するピラーのソース領域に接続される。
次に、本発明による方法は、複数のゲート酸化物／誘電体層を形成し、各ゲート酸化物／誘電体層は、半導体材料によって形成された複数ピラーの１つのベース面を覆う。
次に、本発明による方法は、複数の導体層を形成し、各導体層は、複数の第２溝のうちの１つの第３垂直側壁および第４垂直側壁のうちの１つを覆う。  
次に、本発明による方法は、複数の導体層を部分的にエッチングして、複数のゲート導体と複数のワード線を形成する。各ゲート導体は、複数ゲート酸化物／誘電体層のうち、１つのゲート酸化物／誘電体層を覆う。各ワード線は、複数列のうちの１つに対応し、対応する列に沿って配置されたゲート導体を接続する。
次に、本発明による方法は、複数の第２分離帯域を形成し、各第２分離帯域が複数の第２溝の１つで充填され、第２半導体層、複数の第１分離帯域、および複数の第２分離帯域上に第２絶縁層を形成する。
次に、本発明による方法は、複数のターンオンスルーホールコンタクトを形成し、各ターンオンスルーホールコンタクトは、複数の第２サブビット線の１つに対応し、そして、第２絶縁層を貫通してから、対応する第２サブビット線を接続するように形成される。
次に、本発明による方法は、第２絶縁層および複数のターンオンスルーホールコンタクト上に第３絶縁層を形成する。  
最後に、本発明による方法は、複数のコンデンサーを形成し、各コンデンサーは、複数のターンオンスルーホールコンタクトの１つに対応し、そして、第３絶縁層を貫通し、対応するターンオンスルーホールコンタクトを接続するように形成されている。
【発明の効果】
【００１５】
本発明は、従来技術とは異なり、本発明によるダイナミックランダムアクセスメモリデバイスは、複数の垂直電流型扇形電界効果トランジスターを含み、４Ｆ２より小さいユニットサイズを有し得る。
【００１６】
本発明の利点および精神は、本発明の以下の詳細な説明および添付の図面を通してさらに理解することができる。
【図面の簡単な説明】
【００１７】
【図１】従来技術の垂直電流型電界効果トランジスターの外観図である。
【図２】図１の線Ａ−Ａに沿った垂直電流型電界効果トランジスターの断面図である。
【図３】本発明の好ましい実施形態によるダイナミックランダムアクセスメモリデバイスの等価回路図である。
【図４】本発明の好ましい実施形態に係るダイナミックランダムアクセスメモリデバイス内の構造の一部外観図である。
【図５】図４の線Ｂ−Ｂに沿った、本発明によるダイナミックランダムアクセスメモリデバイスのトランジスターの断面図である。
【図６】本発明による上部構造またはユニットが除去されたダイナミックランダムアクセスメモリデバイスの上面図である。
【図７】本発明によるダイナミックランダムアクセスメモリデバイスの上面図である。
【図８】図７の線Ｃ−Ｃに沿った、本発明によるダイナミックランダムアクセスメモリデバイスの断面図である。
【図９】本発明による方法により製造されたダイナミックランダムアクセスメモリデバイス半製品の上面図である。
【図１０】線Ｄ−Ｄに沿った図９のダイナミックランダムアクセスメモリデバイスの半製品の断面図である。
【図１１】本発明による方法により製造されたダイナミックランダムアクセスメモリデバイスの半製品の別の上面図である。
【図１２】図１１のダイナミックランダムアクセスメモリデバイスの半製品の線Ｅ−Ｅに沿った断面図である。
【図１３】本発明の方法によって製造されたダイナミックランダムアクセスメモリデバイス半製品の別の上面図である。
【図１４】図１３のダイナミックランダムアクセスメモリデバイス半製品の線Ｆ−Ｆに沿った断面図である。
【図１５】本発明の方法によって製造されたダイナミックランダムアクセスメモリデバイス半製品の別の上面図である。
【図１６】線Ｇ−Ｇに沿った図１５のダイナミックランダムアクセスメモリデバイスの半製品の断面図である。
【図１７】本発明の方法によって製造されたダイナミックランダムアクセスメモリデバイス半製品の別の上面図である。
【図１８】図１７のダイナミックランダムアクセスメモリデバイス半製品の線Ｈ−Ｈに沿った断面図である。
【図１９】本発明の方法によって製造されたダイナミックランダムアクセスメモリデバイス半製品の別の上面図である。
【図２０】図１９のダイナミックランダムアクセスメモリデバイスの半製品の線Ｉ−Ｉに沿った断面図である。
【図２１】本発明の方法によって製造されたダイナミックランダムアクセスメモリデバイス半製品の別の上面図である。
【図２２】線Ｊ−Ｊに沿った、図２１のダイナミックランダムアクセスメモリデバイス半製品の断面図である。
【図２３】本発明によるダイナミックランダムアクセスメモリデバイスの１つの変形を有する上面図であり、その上部構造またはユニットが除去されている。
【図２４】本発明によるダイナミックランダムアクセスメモリデバイスの別の変形を有する上面図であり、その上部構造またはユニットが除去されている。
【図２５】本発明によるダイナミックランダムアクセスメモリデバイスの別の変形を有する上面図であり、その上部構造またはユニットが除去されている。
【発明を実施するための形態】
【００１８】
図３を参照すると、図３は、本発明の好ましい実施形態によるダイナミックランダムアクセスメモリデバイスの等価回路図である。より詳細には、図３は、垂直チャンネル構造を有するダイナミックランダムアクセスメモリデバイスの等価回路図である。
【００１９】
図３に示すように、本発明に係るダイナミックランダムアクセスメモリデバイス２のメモリユニットアレイは、横方向Ｔに複数のメモリユニットストリング２０を含む。各メモリユニットストリング２０は、複数のビット線（ＢＬ０〜ＢＬｍ−１）のうち対応するビット線（ＢＬ０〜ＢＬｍ−１）に並列に接続された複数のメモリユニットブロック２０２から構成される。各メモリユニットストリング２０は、複数のビット線（ＢＬ０〜ＢＬｍ−１）のうちの１つの（ＢＬ０〜ＢＬｍ−１）に対応するもの、複数のトランジスター（Ｑ０〜Ｑｎ−１）、および複数のコンデンサー（Ｃ０〜Ｃn-1）を含む。各メモリユニットブロック２０２は、複数のトランジスター（Ｑ０〜Ｑｎ−１）のうちの１つのトランジスター（Ｑ０〜Ｑｎ−１）と、複数のコンデンサー（Ｃ０〜Ｃｎ−１）のうちの１つのコンデンサー（Ｃ０〜Ｃｎ−１）で構成される。各トランジスター（Ｑ０〜Ｑｎ−１）は、対応するビット線（ＢＬ０〜ＢＬｍ−１）にドレインで接続され、そして、そのソースは対応するコンデンサー（Ｃ０〜Ｃn-1）の一端に接続されている。各コンデンサー（Ｃ０〜Ｃｎ−１）は、もう一方の端子で接地されている。複数のワード線（Ｗ０〜Ｗｎ-1）の各ワード線（Ｗ０〜Ｗｎ-１）は、複数の列の1つに対応し、そして、同じ列のトランジスターのゲートに接続されている。
【００２０】
図４、図５、図６、図７および図８を参照すると、これらの図は、本発明の好ましい実施形態によるトランジスター２を概略的に示している。図４は、本発明の好ましい実施形態に係るダイナミックランダムアクセスメモリデバイス２の内部の構造の一部の外観図である。図５は、図４の線Ｂ−Ｂに沿った、本発明によるダイナミックランダムアクセスメモリデバイス２のトランジスター２６の断面図である。図６は、本発明による上部構造またはユニットが除去されたダイナミックランダムアクセスメモリデバイス２の上面図である。図７は、本発明によるダイナミックランダムアクセスメモリデバイス２の上面図である。図８は、図７の線Ｃ−Ｃに沿った、本発明によるダイナミックランダムアクセスメモリデバイス２の断面図である。本発明に係るダイナミックランダムアクセスメモリデバイス２は、図１および図２に示すように、主に複数のトランジスターで構成されている。また、製造プロセス中の本発明によるダイナミックランダムアクセスメモリデバイス２の半製品の断面図である図１４を参照されたい。
【００２１】
図４から図８および図１４に示すように、本発明の好ましい実施形態に係るダイナミックランダムアクセスメモリデバイス２は、半導体基板２１、複数のビット線２２、複数の第１分離帯域２３、複数の第２分離帯域２４、複数の積層帯域２５（図１４に示す）、複数のトランジスター２６、複数のワード線２７、第２絶縁層２８、複数のターンオンスルーホールコンタクト２９、第３絶縁層３８および複数のコンデンサー３０を含む。図６および図７において、点線は、複数のコンデンサー３０および複数のトランジスター２６の下に形成された複数のビット線２２を表す。
【００２２】
半導体基板２１は、縦方向Ｌ、横方向Ｔ、法線方向Ｎ、半導体基板２１の縦方向Ｌに沿った複数の列２１２、および半導体基板２１の横方向Ｔに沿った複数の行２１４を規定する。
【００２３】
半導体基板２１上には、複数のビット線２２が形成されている。各ビット線２２は、複数の行２１４のうちの１つに対応し、対応する行２１４に沿って延びる。
【００２４】
複数の第１分離帯域２３は、複数のビット線２２上に形成され、半導体基板２１の縦方向Ｌに沿って延伸する。第１分離帯域２３のそれぞれは、独自の第１垂直縁部２３２および独自の第２垂直縁部２３４を有する。複数の第２分離帯域２４は、複数のビット線２２上に形成され、半導体基板２１の縦方向Ｌに沿って延伸する。各第２分離帯域２４は、独自の第３垂直縁部２４２および独自の第４垂直縁部２４４を有する。複数の第１分離帯域２３と複数の第２分離帯域２４は交互に配置されている。
【００２５】
図１４に示すように、複数の積層帯域２５は、複数のビット線２２上に形成された第１半導体層３１と、第１半導体層３１上に形成された第１絶縁層３２と、第１絶縁層３２上に形成された第２半導体層３３と、により構成されている。第１絶縁層３２は、本発明によるダイナミックランダムアクセスメモリデバイス２の製造プロセス中にのみ存在することを強調しなければならない。本発明によるダイナミックランダムアクセスメモリデバイス２が製造された後、第１絶縁層３２は完全に除去される。
【００２６】
各積層帯域２５は、複数の第１分離帯域２３の１つの第１分離帯域２３と、複数の第２分離帯域２４の１つの第２分離帯域２４に対応する。各積層帯域２５は、その対応する第１絶縁部３２とその対応する第２絶縁層部２８との間に配置され、各積層帯域２５は、複数の凹部２５２を有する。複数の凹部２５２が第１絶縁層３２に形成され、対応する第２分離帯域２４の第３垂直縁部２４２または第４垂直縁部２４４に面する。各第１分離帯域２３の一側に位置する凹部２５２と、第１分離帯域２３の他側の凹部２５２は、互いに交錯する配置になっている。各凹部２５２は、複数の列２１２の１つおよび複数の行２１４の１つに対応する。
【００２７】
各トランジスター２６は、凹部２５２の１つに対応し、半導体材料２６０で形成されたピラー２６２を含む。各ピラー２６２は、対応する凹部２５２と一致し、半導体基板２１の横方向Ｔに沿って延びる。各ピラー２６２は、半導体基板２１の法線方向Ｎに平行するベース面２６２０、ベース面２６２０の反対側の円錐面２６２１、半導体基板２１の法線方向Ｎに垂直する第１上面２６２２、第１上面２６２２の反対側の底面２６２３、ベース面２６２０と円錐面２６２１に隣接する正面２６２４、及び正面２６２４の反対側の背面２６２５を有する。半導体材料２６０で形成された各ピラー２６２は、第１上面２６２２、ベース面２６２０、正面２６２４、および背面２６２５の間に挟まれた第１細長いセクション２６２６が各ソース領域ＳＲを有する。半導体材料２６０で形成された各ピラー２６２は、底面２６２３、ベース面２６２０、正面２６２４、および背面２６２５の間に挟まれた第２細長いセクション２６２７が独自のドレイン領域ＤＲを有する。半導体材料２６０で形成され、独自のプレート部２６２８を有する各ピラー２６２は、ベース面２６２０に位置し、そして、第１細長いセクション２６２６と第２細長いセクション２６２７との間に位置する、独自のチャンネル領域ＣＲを形成する。ピラー２６２の他の部分は、独自の本体領域を形成する。実際、半導体材料２６０は、第１分離帯域２３の第１垂直縁部２３２および第２垂直縁部２３４も覆うことができる。
【００２８】
一部の実施形態では、ピラー２６２を形成する半導体材料は、例えば、多結晶シリコン材料であってもよい。ソース領域ＳＲおよびドレイン領域ＤＲは、ｎ型ドーパント（例えば、リンまたはヒ素）またはｐ型ドーパント（例えば、ホウ素）でドープされてもよい。チャンネル領域ＣＲには、ソース領域ＳＲおよびドレイン領域ＤＲとは異なる導電型を有するドーパントによりドープされてもよい。チャンネル領域ＣＲ、ソース領域ＳＲおよびドレイン領域ＤＲから離れた本体領域の一部は、特定のドーパントで任意にドープされうる。
【００２９】
各トランジスター２６は、半導体材料２６０で形成されたピラー２６２のベース面２６２０のゲート酸化物／誘電体多層構造２６４と、各ゲート酸化物／誘電体多層構造２６４のゲート導体２６６と、各第１サブビット線２６７と、各第２サブビット線２６８とに対応する各コーティングを含む。各第サブ１ビット線２６７は、第１半導体層３１に形成され、トランジスター２６に対応するビット線２２とドレイン領域ＤＲとの間に接続されている。各第２サブビット線２６８は、第２半導体層３３に形成され、ソース領域ＳＲに接続されている。各ワード線２７は、複数の列２１２の１つに対応し、対応する列２１２に沿って配置されたゲート導体２６６を接続する。
【００３０】
第２絶縁層２８は、第２半導体層３３、複数の第１分離帯域２３、および複数の第２分離帯域２４上に形成される。各ターンオンスルーホールコンタクト２９は、複数の第２サブビット線２６８のうちの１つに対応する。そして、第２絶縁層２８を貫通し、対応する第２サブビット線２６８を接続するように形成される。
【００３１】
第３絶縁層３８は、第２絶縁層２８および複数のターンオンスルーホールコンタクト２９上に形成されている。各コンデンサー３０は、複数のターンオンスルーホールコンタクト２９の１つに対応する。そして、第３絶縁層３８を貫通し、その後、対応するターンオンスルーホールコンタクト２９を接続するように形成される。複数のコンデンサー３０の構造は、図８に示す例を参照することができるが、これに限定されるものではない。図８に示すように、各コンデンサー３０は、下部電極３０６、上部電極３０２、および下部電極３０６と上部電極３０２との間に形成された高誘電値誘電体層３０４を含む。
【００３２】
具体的な実施形態では、半導体材料２６０によって形成されるピラー２６２のベース面２６２０は、平坦面、凸面、または凹面などであってもよい。。
【００３３】
具体的な実施形態では、各トランジスター２６において、半導体材料２６０によって形成されたピラー２６２の第１上面２６２２、ゲート酸化物／誘電体多層構造２６４の第２上面、およびゲート導体２６６の第３上面から組み合わされた表面は、半楕円形、半円形、三角形、親指形、または台形等の形状を呈し得る。
【００３４】
また、本発明によるダイナミックランダムアクセスメモリデバイス２は、第４絶縁層３４と複数の接続線３５とをさらに含む。第４絶縁層３４は、半導体基板２１および複数のビット線２２を覆うように形成されている。各接続線３５は、複数第１サブビット線２６７のうちの１つおよび複数ビット線２２のうちの１つに対応する。そして、第４絶縁層３４を貫通し、対応する第１サブビット線２６７と対応するビット線２２との間に接続されるように形成される。複数の接続線３５は、電流密度と方向を安定させる機能を有する。
【００３５】
図７に示すように、各メモリユニットブロック２０２は、一辺の長さが２Ｆの太線平行四辺形に囲まれている。Ｆはプロセスフィーチャサイズを表す。太い黒線の平行四辺形により、本発明によるダイナミックランダムアクセスメモリデバイス２のユニットサイズは、次の式により計算される。
【００３６】
ユニットサイズ＝8／4F×7／4F＝3.5F2
【００３７】
したがって、理論的には、本発明によるダイナミックランダムアクセスメモリデバイス２のユニットサイズは、プロセスフィーチャサイズの平方の３．５倍に等しい。
【００３８】
本発明の好ましい実施形態による方法によって製造された図４から図８に示されるダイナミックランダムアクセスメモリデバイス２を概略的に示す図である図９から図２０を参照されたい。
【００３９】
図９および図１０を参照されたい。図９は、本発明による方法により製造されたダイナミックランダムアクセスメモリデバイス２の半製品の上面図である。図１０は、図９のダイナミックランダムアクセスメモリデバイス２の半製品の線Ｄ−Ｄに沿った断面図である。図９および図１０に示すように、本発明の方法によれば、まず、半導体基板２１上に複数のビット線２２が形成され、半導体基板２１は、縦方向Ｌ、横方向Ｔ、法線方向Ｎ、縦方向Ｌに沿った複数の列２１２、横方向Ｔに沿った複数の行２１４を規定する。各ビット線２２は、複数の行２１４のうちの１つに対応し、対応する行２１４に沿って延びる。
【００４０】
図１１および図１２を参照されたい。図１１は、本発明による方法により製造されたダイナミックランダムアクセスメモリデバイス２の半製品の別の上面図である。図１２は、図１１のダイナミックランダムアクセスメモリデバイスの半製品の線Ｅ−Ｅに沿った断面図である。図１１および図１２に示すように、本発明による方法は、半導体基板２１およびビット線２２を覆う第４絶縁層３４を形成することである。図１１および図１２にも示されるように、本発明による方法は、複数の行２１４の１つおよび複数の列２１２の２つにそれぞれ対応する複数の導電性パッド３９を形成する。そして、その対応する行２１４およびその対応する２つの列２１２に形成され、第４絶縁層３４を貫通し、その後、その対応する行２１４に沿って配置されたビット線２２に接触する。
【００４１】
図１３および再び図１４を参照されたい。図１３は、本発明による方法により製造されたダイナミックランダムアクセスメモリデバイス２の半製品の別の上面図である。図１４は、図１３のダイナミックランダムアクセスメモリデバイス２の半製品の線Ｆ−Ｆに沿った断面図である。図１３および図１４に示すように、本発明による方法は、複数のビット線２２上に第１半導体層３１を形成することである。次に、本発明による方法は、第１半導体層３１上で第１絶縁層３２を形成する。図１３および図１４にも示されるように、本発明による方法は、第１絶縁層３２で、第２半導体層３３を形成する。図１３および図１４にも示されるように、本発明による方法は、半導体基板２１の縦方向Ｌに平行する複数の第１溝３６を形成し、複数の第１溝３６は、第１半導体層３１、第１絶縁層３２、および第２半導体層３３を貫通する。各第１溝３６は、第１垂直側壁３６２、第２垂直側壁３６４、および複数の内側に突出する突起３６６を有する。各第１溝３６の第１垂直側壁３６２上の突起３６６と第２垂直側壁３６４上の突起３６６は、交錯する配置になっている。
【００４２】
図１５および図１６を参照されたい。図１５は、本発明による方法により製造されたダイナミックランダムアクセスメモリデバイス２の半製品の上面図である。図１６は、図１５のダイナミックランダムアクセスメモリデバイス２の半製品の線Ｇ−Ｇに沿った断面図である。図１５および図１６に示すように、本発明による方法は、複数の第１分離帯域２３を形成し、第１分離帯域２３のそれぞれは、複数の第１溝３６の１つに充填されるため、複数の積層帯域２５および複数の第１分離帯域２３が交互に配置される。複数の積層帯域２５は、第１半導体層３１、第１絶縁層３２、および第２半導体層３３から構成される。各第１分離帯域２３のそれぞれは、独自の第１垂直縁部２３２および独自の第２垂直縁部２３４を有する。
【００４３】
図１５および図１６に示すように、本発明による方法は、半導体基板２１の縦方向Ｌに平行する複数の第２溝３７を形成し、各第２溝３７は、複数の積層帯域２５のうちの１つの積層帯域２５の一部に形成され、第１半導体層３１、第１絶縁層３２、および第２半導体層３３を貫通する。各第２溝３７は、独自の第３垂直側壁３７２および独自の第４垂直側壁３７４を有する。
【００４４】
図１５および図１６にも示されるように、次に、本発明の方法によれば、各第２溝３７の第３垂直側壁３７２および第４垂直側壁３７４上の第１半導体層３１および第２半導体層３３は部分的にドープされ、複数の第１導電部３１２が第１半導体層３１上に形成され、複数の第２導電部３３２が第２半導体層３３上に形成されるためである。各第１導電部３１２および各第２導電部３３２は、複数の突起３６６の１つに対応する。
【００４５】
図１５および図１６にも示されるように、次に、本発明による方法は、第１絶縁層３２の複数の残余部分を除去する。各残余部分は、複数の突起３６６のうちの１つに対応するため、複数の凹部２５２が各第２溝３７の第３垂直側壁３７２および第４垂直側壁３７４に形成される。各第１分離帯域２３の一側に位置する凹部２５２と、第１分離帯域２３の他側の凹部２５２は、交錯する配置になっており、各凹部２５２は、複数の列２１２のうちの１つおよび複数の行２１４のうちの１つに対応する。
【００４６】
図１７および図１８を参照されたい。図１７は、本発明による方法により製造されたダイナミックランダムアクセスメモリデバイス２の半製品の別の上面図である。図１８は、図１７のダイナミックランダムアクセスメモリデバイス２の半製品の線Ｈ−Ｈに沿った断面図である。図１７および図１８に示すように、本発明による方法は、半導体材料２６０で形成された複数のピラー２６２を形成する。半導体材料２６０で形成された複数のピラー２６２は、複数の列２１２および複数の行２１４に従って配置され、製造の便宜のために、ピラー２６２を形成する半導体材料２６０は、第１導電部３１２および第２導電部３３２を覆うこともできる。
【００４７】
再び図４および図５を参照されたい。半導体材料２６０によって形成されたピラー２６２のそれぞれは、複数の凹部２５２の１つに適合し、半導体基板２１の横方向Ｔに沿って延びる。各ピラー２６２は、半導体基板２１の法線方向Ｎに平行するベース面２６２０、ベース面２６２０の反対側の各円錐面２６２１、各半導体基板２１の法線方向Ｎに垂直する第１上面２６２２、第１上面２６２２の反対側の各底面２６２３、ベース面２６２０と円錐面２６２１隣接する正面２６２４及び正面２６２４の反対側の背面２６２５を有する。半導体材料２６０で形成され、独自の第１細長いセクション２６２６を有する各ピラー２６２は、第１上面２６２２、ベース面２６２０、正面２６２４、および背面２６２５の間に挟まれて独自のソース領域ＳＲを形成する。半導体材料２６０で形成され、独自の第２細長いセクション２６２７を有する各ピラー２６２は、底面２６２３、ベース面２６２０、正面２６２４、および背面２６２５の間に挟まれて、独自のドレイン領域ＤＲを形成する。半導体材料２６０で形成され、ベース面２６２０に位置するプレート部２６２８を有する各ピラー２６２は、第１細長いセクション２６２６と第２細長いセクション２６２７との間に位置し、独自のチャンネル領域ＣＲを形成する。半導体材料２６０によって形成される各ピラー２６２の他の部分は、別個の本体領域に形成される。実際には、半導体材料２６０は、複数の第２溝３７の第３垂直側壁３７２および第４垂直側壁３７４を覆うこともできる。
【００４８】
各第１導電部３１２は、複数の第１サブビット線２６７のうちの１つとして機能する。 各第１サブビット線２６７は、複数のピラー２６２のうちの１つに対応し、対応するピラー２６２のドレイン領域ＤＲとピラー２６２に対応するビット線２２との間に接続される。各第２導電部３３２は、複数の第２サブビット線２６８のうちの１つとして機能する。 各第２サブビット線２６８は、複数のピラー２６２のうちの１つに対応し、対応するピラー２６２のソース領域ＳＲに接続されている。
【００４９】
図１７および図１８を参照すると、次に、本発明による方法は、複数のゲート酸化物／誘電体多層構造２６４を形成する。各ゲート酸化物／誘電体多層構造２６４は、半導体材料２６０によって形成された複数のピラー２６２のうちの１つのベース面２６２０を覆う。製造の便宜のために、複数のゲート酸化物／誘電体多層構造２６４も、第１導電部３１２および第２導電部３３２で被覆された半導体材料２６０に被覆され得る。
【００５０】
図１７および図１８に示すように、次に、本発明による方法は、複数の導体層４０を形成する。各導体層４０は、複数の第２溝３７の１つの第２溝３７の第３垂直側壁３７２と第４垂直側壁３７４のうちの１つの垂直側壁を覆う。実際には、導体層４０のそれぞれは、複数のゲート酸化物／誘電体多層構造２６４の１つゲート酸化物／誘電体多層構造２６４および半導体材料２６０に被覆されてもよい。
【００５１】
図１９および図２０を参照されたい。図１９は、本発明の方法により製造されたダイナミックランダムアクセスメモリデバイス２の半製品の別の上面図である。図２０は、線Ｉ−Ｉに沿った図１９のダイナミックランダムアクセスメモリデバイスの半製品の断面図である。図１９および図２０に示すように、本発明による方法は、複数の導体層４０を部分的にエッチングして、複数のゲート導体２６６および複数のワード線２７を形成する。各ゲート導体２６６は、複数のゲート酸化物／誘電体多層構造２６４のうちの1つで覆われている。各ワード線２７は、複数の列２１２の１つに対応し、その対応する列２１２に沿って配置されたゲート導体２６６を接続する。複数のゲート導体２６６および複数のワード線２７の体積を増加させるために、複数の導体層４０を形成する前に、別の半導体材料（図１８および２０には図示せず）を形成して、半導体材料２６０上にコーティングされた複数のゲート酸化物／誘電体層２６４を覆うことができる。半導体材料２６０は、第１導電部３１２および第２導電部３３２上にコーティングされている。
【００５２】
留意しなければならないことは、第２溝３７内の導電性パッド３９の一部が除去され、導電性パッド３９が複数の接続線３５に変更されているのである。各接続線３５は、複数の第１サブビット線２６７の１つに対応し、その対応する第１サブビット線２６７とその対応するビット線２２との間に接続される。
【００５３】
図２１および図２２を参照されたい。図２１は、本発明による方法により製造されたダイナミックランダムアクセスメモリデバイス２の半製品の別の上面図である。図２１は、図２２のダイナミックランダムアクセスメモリデバイス２の半製品の線Ｊ−Ｊに沿った断面図である。図２１および図２２に示すように、次に、本発明による方法は、複数の第２分離帯域２４を形成し、第２分離帯域２４のそれぞれは、複数の第２溝３７のうちの１つに充填される。
【００５４】
再び図７および図８を参照されたい。次に、本発明による方法は、第２半導体層３３、複数の第１分離帯域２３、および複数の第２分離帯域２４上に第２絶縁層２８を形成する。図７および図８にも示されるように、本発明による方法は、複数のターンオンスルーホールコンタクト２９を形成することである。各ターンオンスルーホールコンタクト２９は、複数の第２サブビット線２６８のうちの１つに対応し、そして、第２絶縁層２８を貫通し、対応する第２サブビット線２６８を接続するように形成される。最後に、図７および図８に示すように、本発明による方法は、第２絶縁層２８および複数のターンオンスルーホールコンタクト２９上に第３絶縁層３８を形成することである。さらに、本発明による方法は、複数のコンデンサー３０を形成することである。各コンデンサー３０は、複数のターンオンスルーホールコンタクト２９の１つに対応する。複数のコンデンサー３０は、それぞれ第３絶縁層３８によって分離されている。
【００５５】
図２３、図２４および図２５を参照し、再び図６を参照されたい。図２３は、本発明の好ましい実施形態によるダイナミックランダムアクセスメモリデバイス２の１つの上面図であり、上面構造またはユニットが除去されている。図２４は、本発明の好ましい実施形態によるダイナミックランダムアクセスメモリデバイス２の別の実施形態の上面図であり、上部構造またはユニットが除去されている。図２５は、上部構造またはユニットが除去された、本発明の好ましい実施形態によるダイナミックランダムアクセスメモリデバイス２の別の実施形態の上面図である。
【００５６】
図６、図２３、図２４および図２５に示すように、図中の点線の矢印は、各第１分離帯域２３の第１垂直縁部２３２に配置されたトランジスター２６の方向と、第１分離帯域２３の第２垂直縁部２３４に配置されたトランジスター２６の方向を表す。
【００５７】
図６、図２３、図２４、および図２５に示す隣接する第１分離帯域２３に示される点線矢印方向のそれぞれは、異なる組み合わせを有する。言い換えれば、本発明の好ましい実施形態によれば、ダイナミックランダムアクセスメモリデバイスは、隣接する第1分離帯域２３の第１垂直縁部２３２および第２垂直縁部２３４に配置されたトランジスター２６は、図６、図２３、図２４、図２５に示す組み合わせのような対称性を有する。図２３、図２４および図２５に示されるダイナミックランダムアクセスメモリデバイス２はまた、図６に示されるダイナミックランダムアクセスメモリデバイス２のすべての構造的特徴を有する。図６と同じ符号番号を有する図２３、図２４、および図２５の構成デバイスおよび構造は、同じまたは類似の構造および機能を有し、詳細はここでは再度説明しない。
【００５８】
本発明の上記の詳細な説明から、本発明によるダイナミックランダムアクセスメモリデバイス２は、複数の垂直電流型扇形電界効果トランジスターで構成され、４Ｆ２より小さいユニットサイズを有し得ることが明確に理解できる。
【００５９】
上記の説明は、問題を解決するために使用される技術的手段の好ましい実施形態または例を説明することのみを意図しており、本発明の範囲を限定することを意図していない。
すなわち、本発明の特許請求の範囲または特許請求の範囲に従ってなされた同等の変更および修正は、本発明の範囲に含まれる。
【符号の説明】
【００６０】
１      垂直電流型扇形電界効果トランジスター
１０    ピラー
１００  ベース面
１０１  円錐面
１０２  上面
１０３  底面
１０４  正面
１０５  背面
１０６  第１細長いセクション
１０７  第２細長いセクション
１０８  プレート部
１２    ゲート誘電体層
１４    ゲート導体
２      ダイナミックランダムアクセスメモリデバイス
２０    メモリユニットストリング
２０２  メモリユニットブロック
２１    半導体基板     
２１２  列
２１４  行
２２    ビット線
２３    第１分離帯域
２３２  第１垂直縁部      
２３４  第２垂直縁部      
２４    第２分離帯域  
２４２  第３垂直縁部
２４４  第４垂直縁部
２５    積層帯域
２５２  凹部
２６    トランジスター
２６０  半導体材料
２６２  ピラー    
２６２０  ベース面      
２６２１  円錐面
２６２２  第１上面    
２６２３  底面    
２６２４  正面    
２６２５  背面      
２６２６  第１細長いセクション
２６２７  第２細長いセクション
２６２８  プレート部
２６４  ゲート酸化物／誘電体多層構造
２６６  ゲート導体
２６７  第１サブビット線  
２６８  第２サブビット線
２７    ワード線  
２８    第２絶縁層
２９    ターンオンスルーホールコンタクト  
３０    コンデンサー
３０２  上部電極  
３０４  高誘電値誘電体層
３０６  下部電極
３１    第１半導体層
３１２  第１導電部
３２    第１絶縁層
３３    第２半導体層
３３２  第２導電部
３４    第４絶縁層
３５    接続線
３６    第１溝
３６２  第１垂直側壁
３６４  第２垂直側壁
３６６  突起  
３７    第２溝
３７２  第３垂直側壁
３７４  第４垂直側壁
３８    第３絶縁層
３９    導電性パッド
４０    導体層
ＢＬ０〜ＢＬｍ−１  ビット線
Ｑ０〜Ｑｎ−１      トランジスター
Ｃ０〜Ｃｎ−１      コンデンサー
Ｗ０〜Ｗｎ−１      ワード線
ＳＲ  ソース領域
ＤＲ  ドレイン領域
ＣＲ  チャンネル領域
Ｌ    縦方向
Ｔ    横方向
Ｎ    法線方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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