(57)【要約】      （修正有）【課題】パラメータ設定送受信システムの消費電力を削減する。【解決手段】パラメータ設定送受信システム１０１は、伝送線路を介して接続する送信回路と受信回路を備える。送信回路は、テストパターンを第１のパラメータそれぞれに基づいて調整した第１調整信号を送信する送信部と、第１のパラメータのうち受信器が決定した第２のパラメータを検出する検出回路と、第２のパラメータを送信回路に設定する設定部と、を有する。受信回路は、入力端子に接続する終端抵抗３６１と、受信した第１調整信号を第３のパラメータに基づいて調整して第２の調整信号を得る受信部と、第３のパラメータを設定する設定部と、第２調整信号のエラー数をカウントするエラーカウント保持回路と、エラー数に基づいて、第２のパラメータを決定する決定部と、第２のパラメータに基づいて、終端抵抗の入力端子に対する接続を制御する終端制御回路と、を有する。【選択図】図１
2020025153.tif 000002
【特許請求の範囲】
【請求項１】
送信器と、前記送信器と伝送線路を介して接続する受信器と、を備えるパラメータ設定送受信システムであって、
前記送信器は、
テストパターンの伝送信号を第１のパラメータに基づいて調整した第１調整信号を送信する送信部と、
前記送信器の出力電位に基づいて、前記第１のパラメータのうち前記受信器が決定した第２のパラメータを検出する検出部と、
前記検出部が検出した前記第２のパラメータを前記送信部に設定する設定部と、
を有し、
前記受信器は、
前記伝送線路と接続する前記受信器の入力端子に接続する終端抵抗と、
前記第１調整信号を前記送信器から受信し、受信した前記第１調整信号を第３のパラメータに基づいて調整して第２調整信号を得る受信部と、
前記第３のパラメータを前記受信部に設定する設定部と、
前記第２調整信号と前記テストパターンとの差から前記第２調整信号のエラー数をカウントするエラーカウント部と、
前記エラー数に基づいて、前記送信部に設定する前記第２のパラメータを決定する決定部と、
前記決定部が決定した前記第２のパラメータに基づいて、前記終端抵抗の前記入力端子に対する接続を制御する制御部と、
を有するパラメータ設定送受信システム。
【請求項２】
前記制御部は、前記第２のパラメータを２進数で表現した値に基づいて、前記終端抵抗の前記入力端子に対する接続を所定時間ごとにオンまたはオフにする請求項１記載のパラメータ設定送受信システム。
【請求項３】
前記決定部は、前記第２調整信号のエラー数のうち、最小のエラー数に対応する前記第１のパラメータのうちのいずれかのパラメータを前記第２のパラメータに決定する請求項１または２記載のパラメータ設定送受信システム。
【請求項４】
前記検出部は、前記所定時間ごとに、前記終端抵抗が前記入力端子に接続されているか判定し、判定結果に基づいて前記第２のパラメータを検出する請求項２記載のパラメータ設定送受信システム。
【請求項５】
送信器と、前記送信器と伝送線路を介して接続する受信器と、を備えるパラメータ設定送受信システムのパラメータ設定方法であって、
前記送信器が、
テストパターンの伝送信号を第１のパラメータに基づいて調整した第１調整信号を送信し、
前記送信器の出力電位に基づいて、前記第１のパラメータのうち前記受信器が決定した第２のパラメータを検出し、
前記第２のパラメータを前記伝送信号を調整する送信部に設定し、
前記伝送線路と接続する前記受信器の入力端子に接続する終端抵抗を有する前記受信器が、
前記第1調整信号を前記送信器から受信し、
受信した前記第１調整信号を第３のパラメータに基づいて調整して第２調整信号を得て、
前記第３のパラメータを設定し、
前記第２調整信号と前記テストパターンとの差から前記第２調整信号のエラー数をカウントし、
前記エラー数に基づいて、前記送信部に設定する前記第２のパラメータを決定し、
前記第２のパラメータに基づいて、前記終端抵抗の前記入力端子に対する接続を制御する、
パラメータ設定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パラメータ設定送受信システムおよびパラメータ設定方法に関する。
【背景技術】
【０００２】
サーバやスーパーコンピュータ等のコンピュータの高性能化を実現するために、搭載されるプロセッサ等の集積回路間のデータの送受信を行う送受信回路の高速化が行われる。送受信回路の高速化に伴い、送受信回路の製造ばらつきや電源／温度変動に伴う送受信回路の特性の変動が顕著になるため、その特性チューニングが行われる。
【０００３】
受信データのエラー検出を契機として、終端部調整期間内に、伝送路の終端に設置された受信側終端部の抵抗値を適正値に更新する技術が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２５８８４１号公報
【特許文献２】特開２００４−１５６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
製造ばらつき、電源/温度変動の影響は伝送信号に現れるため、従来の特性チューニングは受信回路でのみで行われている。製造ばらつき、電源/温度変動の範囲が広くなるに従い、受信回路のみでのチューニングでは受信回路の規模が大きくなり、消費電力を小さくすることが困難である。
【０００６】
本発明は、パラメータ設定送受信システムの消費電力を削減することを目的する。
【課題を解決するための手段】
【０００７】
実施の形態のパラメータ設定送受信システムは、送信器と、前記送信器と伝送線路を介して接続する受信器と、を有する。
【０００８】
前記送信器は、送信部と、検出部と、第１の設定部と、を有する。
前記送信部は、テストパターンの伝送信号を第１のパラメータに基づいて調整した第１調整信号を送信する。
【０００９】
前記検出部は、前記送信器の出力電位に基づいて、前記第１のパラメータのうち前記受信器が決定した第２のパラメータを検出する。
【００１０】
前記第１の設定部は、前記検出部が検出した前記第２のパラメータを前記送信部に設定する。
【００１１】
前記受信器は、終端抵抗と、受信部と、第２の設定部と、エラーカウント部と、決定部と、制御部と、を有する。
【００１２】
前記終端抵抗は、前記伝送線路と接続する前記受信器の入力端子に接続する。
前記受信部は、前記第１調整信号を前記送信器から受信し、受信した前記第１調整信号を第３のパラメータに基づいて調整して第２調整信号を得る。
【００１３】
前記第２の設定部は、前記第３のパラメータを前記受信部に設定する。
前記エラーカウント部は、前記第２調整信号と前記テストパターンとの差から前記第２調整信号のエラー数をカウントする。
【００１４】
前記決定部は、前記エラー数に基づいて、前記送信部に設定する前記第２のパラメータを決定する。
【００１５】
前記制御部は、前記決定部が決定した前記第２のパラメータに基づいて、前記終端抵抗の前記入力端子に対する接続を制御する。
【発明の効果】
【００１６】
実施の形態によれば、パラメータ設定送受信システムの消費電力を削減することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態に係るシステムの構成図である。
【図２】受信回路が接続されている場合のシステムの構成図である。
【図３】受信回路が接続されている場合のRX Detection実施時のコモン電圧を示す図である。
【図４】受信回路が接続されていない場合のシステムの構成図である。
【図５】受信回路が接続されていない場合のRX Detection実施時のコモン電圧を示す図である。
【図６】受信回路の終端抵抗が接続されていない場合のシステムの構成図である。
【図７】受信回路の終端抵抗が接続されていない場合のRX Detection実施時のコモン電圧を示す図である。
【図８】実施の形態に係るパラメータ設定方法のフローチャートである。
【図９】実施の形態に係るRX Detection実施時のコモン電圧の例である。
【発明を実施するための形態】
【００１８】
以下、図面を参照しながら実施の形態について説明する。
図１は、実施の形態に係るシステムの構成図である。
【００１９】
システム１０１は、ＣＰＵ（Central Processing Unit）１１１、１２１を有する。ＣＰＵ１１１、１２１は、例えば、サーバ等のコンピュータに搭載されている。また、ＣＰＵ１１１、１２１は、同一のコンピュータに搭載されても良いし、それぞれ異なるコンピュータに搭載されていてもよい。
【００２０】
ＣＰＵ１１１は、送信回路２０１、ＣＰＵコア２８１、およびトランシーバ制御回路２９１を有する。ＣＰＵ１２１は、受信回路３０１、ＣＰＵコア３８１、およびトランシーバ制御回路３９１を有する。尚、送信回路２０１は、ＣＰＵ１１１の外部にあってもよい。また、受信回路３０１は、ＣＰＵ１２１の外部にあってもよい。送信回路２０１は、送信器の一例である。受信回路３０１は、受信器の一例である。
【００２１】
送信回路２０１は、コンデンサ４０１−１および伝送線路４０２−１を介して受信回路３０１と接続する。送信回路２０１は、コンデンサ４０１−２および伝送線路４０２−２を介して受信回路３０１と接続する。コンデンサ４０１−ｉ（ｉ＝１，２）は、ＡＣカップリング用のコンデンサである。また、伝送線路４０２−ｉの特性インピーダンスＺＬは５０Ωとする。
【００２２】
送信回路２０１は、差動伝送を用いてデータを受信回路３０１に送信する。送信回路２０１は、コンデンサ４０１−１および伝送線路４０２−１を介してポジティブデータ信号（DT_POS）を送信し、コンデンサ４０１−２および伝送線路４０２−２を介してネガティブデータ信号（DT_NEG）を送信する。伝送線路４０２−ｉは、例えば、プリント版の配線、またはケーブル等である。ネガティブデータ信号は、ポジティブデータ信号に対して逆極性の信号である。伝送線路４０２−ｉは、差動信号線である。
【００２３】
送信回路２０１は、全体制御回路２１１、テストパターン生成回路２２１、選択回路２３１、ドライバ／補償回路２４１、パラメータ制御回路２５１、レシーバ検出回路２６１、および終端抵抗２７１を有する。
【００２４】
全体制御回路２１１は、テストパターン生成回路２２１、ドライバ／補償回路２４１、パラメータ制御回路２５１、およびレシーバ検出回路２６１を制御する。全体制御回路２１１は、トランシーバ制御回路２９１からドライバ／補償回路２４１のパラメータの設定スタートの指示を受信する。全体制御回路２１１は、ドライバ／補償回路２４１のパラメータの設定が完了したら、設定完了をトランシーバ制御回路２９１に通知する。
【００２５】
テストパターン生成回路２２１は、全体制御回路２１１から制御信号に基づいて、予め定められたテストパターンを生成し、当該テストパターンを選択回路２３１に出力する。
【００２６】
選択回路２３１は、選択回路２３１から入力されるテストパターンまたはＣＰＵコア２８１から入力される送信データのいずれかを選択し、選択したテストパターンまたは送信データのいずれかをドライバ／補償回路２４１に出力する。
【００２７】
ドライバ／補償回路２４１は、差動伝送によりデータを受信回路３０１に送信する。ドライバ／補償回路２４１は、信号補償機能を有する補償回路を含み、パラメータＰＤＥに基づいて伝送信号の調整を行い、調整した伝送信号を出力する。ドライバ／補償回路２４１は、送信部の一例である。
【００２８】
パラメータ制御回路２５１は、全体制御回路２１１からの制御により、ドライバ／補償回路２４１の信号補償機能のパラメータＰＤＥを変更し、パラメータＰＤＥをドライバ／補償回路２４１に設定する。パラメータ制御回路２５１は、第１の設定部の一例である。パラメータＰＤＥは、第１のパラメータの一例である。
【００２９】
レシーバ検出回路２６１は、RX Detectionを実施して受信回路３０１が接続されているか否か判定する。また、レシーバ検出回路２６１は、RX Detectionを実施して受信回路の３０１の終端抵抗３６１が接続されているか否か判定する。また、レシーバ検出回路２６１は、ドライバ／補償回路２４１のパラメータの設定処理時に、RX Detectionを複数回実施し、複数回のRX Detectionの結果から受信データのエラーが最も少なくなるドライバ／補償回路２４１のパラメータを判定する。レシーバ検出回路２６１は、送信回路２０１のポジティブデータ信号が出力される第１の出力端子およびネガティブデータ信号が出力される第２の出力端子と接続している。レシーバ検出回路２６１は、検出部の一例である。
【００３０】
終端抵抗２７１は、送信回路２０１のポジティブデータ信号が出力される第１の出力端子およびネガティブデータ信号が出力される第２の出力端子と接続している。実施の形態において、終端抵抗２７１の抵抗値は１００Ωである。
【００３１】
受信回路３０１は、補償回路３１１、０／１判定回路３２１、適応等化制御回路３３１、エラーカウント／保持回路３４１、終端制御回路３５１、終端抵抗３６１、およびスイッチ３７１−ｉを有する。
【００３２】
補償回路３１１は、伝送線路４０２−１を介して入力されるポジティブデータ信号と伝送線路４０２−２を介して入力されるネガティブデータ信号を補償パラメータに基づいて調整する。補償回路３１１は、ポジティブデータ信号およびネガティブデータ信号の周波数特性を補償パラメータに基づいて調整、例えば、ポジティブデータ信号およびネガティブデータ信号の高周波成分を増幅する。補償回路３１１は、調整したポジティブデータ信号およびネガティブデータ信号を０／１判定回路３２１に出力する。補償回路３１１は、受信部の一例である。補償パラメータは、第３のパラメータの一例である。
【００３３】
０／１判定回路３２１は、調整されたポジティブデータ信号と調整されたネガティブデータ信号との差分を求め、当該差分から受信データが０または１のいずれかであるか判定する。０／１判定回路３２１は、判定結果を受信データとしてエラーカウント／保持回路３４１、適応等化制御回路３３１、およびＣＰＵコア３８１に出力する。
【００３４】
適応等化制御回路３３１は、トランシーバ制御回路３９１から適応等化スタートの指示を受信する。適応等化制御回路３３１は、適応等化スタートの指示を受信すると、適応等化を開始し、補償パラメータを補償回路３１１に出力する。さらに、適応等化制御回路３３１は、適応等化を実施している間、受信データのエラー（すなわち、受信データとテストパターン生成回路２２１で生成されたテストパターンの間の不一致（差異））を検出し、受信データのエラー数（受信データとテストパターンの間の不一致箇所の数）が小さくなるように補償パラメータを適宜調整する。補償パラメータは、例えば、イコライザ強度である。適応等化制御回路３３１は、第２の設定部の一例である。
【００３５】
エラーカウント／保持回路３４１は、受信データのエラー（すなわち、受信データとテストパターン生成回路２２１で生成されたテストパターンの間の不一致（差異））を検出する。エラーカウント／保持回路３４１は、所定の期間ＴＥＣ（Term of Error Check）ごとの検出したエラーの数（受信データとテストパターンの間の不一致箇所の数）をカウントし、所定の期間ＴＥＣごとのエラーの数を保持（記憶）する。エラーカウント／保持回路３４１は、エラーカウント部および決定部の一例である。
【００３６】
終端制御回路３５１は、スイッチ３７１−ｉの状態（オンとオフ）を制御する。それにより、終端制御回路３５１は、受信回路３０１のポジティブデータ信号またはネガティブデータ信号が入力される入力端子に対する終端抵抗３６１の接続の有無を制御する。終端制御回路３５１は、制御部の一例である。
【００３７】
終端抵抗３６１は、伝送線路４０２−１からポジティブデータ信号が入力される受信回路３０１の第１の入力端子とスイッチ３７１−１を介して接続し、伝送線路４０２−２からネガティブデータ信号が入力される受信回路３０１の第２の入力端子とスイッチ３７１−２を介して接続している。実施の形態において、終端抵抗３６１の抵抗値は１００Ωである。
【００３８】
終端抵抗２７１、３６１は、送信回路２０１と受信回路３０１間の伝送線路４０２−ｉの両端に設置される抵抗である。終端抵抗２７１，３６１は、伝送線路４０２−ｉの両端における伝送信号の反射を防止して伝送信号の波形の乱れを防ぎ、伝送線路４０２−ｉの電気的特性を向上させる役割をもっている。
【００３９】
スイッチ３７１−１は、伝送線路４０２−１からポジティブデータ信号が入力される受信回路３０１の第１の入力端子と終端抵抗３６１との間に設置され、終端制御回路３５１によりオンまたはオフのいずれかの状態に制御される。
【００４０】
スイッチ３７１−２は、伝送線路４０２−２からネガティブデータ信号が入力される受信回路３０１の第２の入力端子と終端抵抗３６１との間に設置され、終端制御回路３５１によりオンまたはオフのいずれかの状態に制御される。
【００４１】
ここで、受信側の装置が接続されているか否かを送信側の装置で検出するRX Detection機能について説明する。尚、RX Detection機能は、例えば、PCI（Peripheral Component Interconnect） ExpressまたはUSB（Universal Serial Bus）等の技術で用いられている。
【００４２】
RX Detection実施時に、全体制御回路２１１は、ドライバ／補償回路２４１の出力電位を変化させる。全体制御回路２１１は、RX Detectionの実施時にドライバ／補償回路２４１からの２つの出力信号が同じ極性となるコモンモードでドライバ／補償回路２４１を動作させる。受信回路３０１の入力インピーダンスに応じて、送信回路２０１の出力電位の変化時間が異なる。この変化時間をモニタすることで、レシーバ検出回路２６１は、受信回路３０１の接続の有無を検出する。
【００４３】
図２は、受信回路が接続されている場合のシステムの構成図である。
尚、図２において、説明を簡単にするため、システム１０１の一部の構成要素の記載は省略している。
【００４４】
図３は、受信回路が接続されている場合のRX Detection実施時のコモン電圧を示す図である。図３の縦軸は送信回路２０１の出力電位、横軸は時間を示す。
【００４５】
時刻ｔ０において、全体制御回路２１１は、RX Detectionを開始する。全体制御回路２１１は、ドライバ／補償回路２４１をコモンモードで動作させ、ドライバ／補償回路２４１からの２つの出力信号を同じ基準電位となるようにする。また、コモンモード時の送信回路２０１の出力電位をコモン電圧と呼ぶ。
【００４６】
時刻ｔ０から第１の時間後の時刻ｔ１において、ドライバ／補償回路２４１の信号を出力する差動信号線に対して所定の電圧の印加を開始する。受信回路３０１が接続されている場合、ＡＣカップリング用のコンデンサ４０１−ｉを充電する必要があるため、コモン電圧の立ち上がりが遅くなる。
【００４７】
そのため、時刻ｔ１から第２の時間後の時刻ｔ２において、コモン電圧は閾値Ｔｈ以下となっている。レシーバ検出回路２６１は、時刻ｔ２において、コモン電圧が閾値Ｔｈ以下である場合、受信回路３０１が接続されていると判定する。
【００４８】
図４は、受信回路が接続されていない場合のシステムの構成図である。
尚、図４において、説明を簡単にするため、システム１０１の一部の構成要素の記載は省略している。
【００４９】
図５は、受信回路が接続されていない場合のRX Detection実施時のコモン電圧を示す図である。図５の縦軸は送信回路２０１の出力電位、横軸は時間を示す。
【００５０】
時刻ｔ０において、全体制御回路２１１は、RX Detectionを開始する。全体制御回路２１１は、ドライバ／補償回路２４１をコモンモードで動作させ、ドライバ／補償回路２４１からの２つの出力信号を同じ基準電位となるようにする。
【００５１】
時刻ｔ０から第１の時間後の時刻ｔ１において、ドライバ／補償回路２４１の信号を出力する差動信号線に対して所定の電圧の印加を開始する。受信回路３０１が接続されていない場合、ＡＣカップリング用のコンデンサ４０１−ｉを充電する必要がないため、コモン電圧が早く立ち上がる。
【００５２】
そのため、時刻ｔ１から第２の時間後の時刻ｔ２において、コモン電圧は閾値Ｔｈより大きくなっている。レシーバ検出回路２６１は、時刻ｔ２において、コモン電圧が閾値Ｔｈより大きい場合、受信回路３０１が接続されていないと判定する。
【００５３】
上記のように、RX Detectionにより送信回路２０１に受信回路３０１が接続されているか否か判定することができる。
【００５４】
実施の形態のレシーバ検出回路２６１は、受信回路３０１接続されているか否かを検出するだけでなく、受信回路３０１の終端抵抗３６１が接続されているか否かをRX Detection機能を用いて検出する。
【００５５】
図６は、受信回路の終端抵抗が接続されていない場合のシステムの構成図である。
尚、図６において、説明を簡単にするため、システム１０１の一部の構成要素の記載は省略している。図６は、送信回路２０１と受信回路３０１が接続されているが図１のスイッチ３７１−ｉがオフとなっている場合に相当する。
【００５６】
図７は、受信回路の終端抵抗が接続されていない場合のRX Detection実施時のコモン電圧を示す図である。図７の縦軸は送信回路２０１の出力電位、横軸は時間を示す。
【００５７】
時刻ｔ０において、全体制御回路２１１は、RX Detectionを開始する。全体制御回路２１１は、ドライバ／補償回路２４１をコモンモードで動作させ、ドライバ／補償回路２４１からの２つの出力信号を同じ基準電位となるようにする。
【００５８】
時刻ｔ０から第１の時間後の時刻ｔ１において、ドライバ／補償回路２４１の信号を出力する差動信号線に対して所定の電圧の印加を開始する。受信回路３０１の終端抵抗３６１が接続されていない場合、ＡＣカップリング用のコンデンサ４０１−ｉを充電する必要がないため、コモン電圧が早く立ち上がる。
【００５９】
そのため、時刻ｔ１から第２の時間後の時刻ｔ２において、コモン電圧は閾値Ｔｈより大きくなっている。レシーバ検出回路２６１は、時刻ｔ２において、コモン電圧が閾値Ｔｈより大きい場合、受信回路３０１の終端抵抗３６１が接続されていないと判定する。また、レシーバ検出回路２６１は、時刻ｔ２において、コモン電圧が閾値Ｔｈ以下の場合、受信回路３０１の終端抵抗３６１が接続されていると判定する。
【００６０】
このように、受信回路３０１の終端抵抗３６１が接続されていない場合、送信回路２０１が上記と同様にRX Detectionを行うと、コモン電圧は、図５の受信回路が接続されていない場合と同様になる。
【００６１】
実施の形態のシステム１０１によれば、RX Detectionを実施することにより、受信回路３０１の状態を送信回路２０１に伝達することができる。すなわち、受信回路３０１の終端抵抗３６１が接続されているか否かに、特定の意味を割り当てることにより、受信回路３０１から送信回路２０１に情報を伝達することができる。
【００６２】
図８は、実施の形態に係るパラメータ設定方法のフローチャートである。
ステップ５０１において、全体制御回路２１１は、トランシーバ制御回路２９１から設定スタートの指示を受信する。全体制御回路２１１は、パラメータ制御回路２５１に設定スタートを指示する。パラメータ制御回路２５１は、ドライバ／補償回路２４１の信号補償機能のパラメータＰＤＥを０に設定する。尚、実施の形態において、パラメータＰＤＥは０から７までの８通りの設定が可能である。
【００６３】
ステップ５０２において、全体制御回路２１１は、テストパターン生成回路２２１にテストパターンの生成開始を指示する。テストパターン生成回路２２１は、テストパターンの生成開始の指示を受信すると、テストパターンを生成し、テストパターンを選択回路２３１に出力する。選択回路２３１は、入力されたテストパターンをドライバ／補償回路２４１に出力する。テストパターン生成回路２２１は、全体制御回路２１１からテストパターンの生成終了の指示を受信するまで、テストパターンを生成および出力し続ける。ドライバ／補償回路２４１は、設定されたパラメータＰＤＥに基づいて、入力されたテストパターンに対応する伝送信号（ポジティブデータ信号およびネガティブデータ信号）を調整および出力する。
【００６４】
ステップ５０３において、トランシーバ制御回路３９１は、適応等化制御回路３３１に適応等化スタートを指示する。適応等化制御回路３３１は、適応等化スタートの指示を受信すると、適応等化を開始し、補償パラメータを補償回路３１１に出力する。さらに、適応等化制御回路３３１は、適応等化を実施している間、受信データのエラー（すなわち、受信データとテストパターン生成回路２２１で生成されたテストパターンとの差異）を検出し、受信データのエラー数が最小になるように補償パラメータを適宜調整する。尚、適応等化制御回路３３１は、トランシーバ制御回路３９１から適応等化終了の指示を受信するまで、適応等化を実行し続ける。また、補償回路３１１は、適応等化制御回路３３１により設定された補償パラメータを用いて、入力されたポジティブデータ信号およびネガティブデータ信号を調整する。
【００６５】
ステップ５０４において、エラーカウント／保持回路３４１は、今回の所定期間ＴＥＣにおける受信データのエラー数のカウントを開始する。今回のエラー数のカウント開始から、所定期間ＴＥＣが経過したら制御はステップＳ５０５に進む。すなわち、エラーカウント／保持回路３４１は、今回の所定期間ＴＥＣの間に検出した受信データのエラーの数をカウントする。実施の形態において、所定期間ＴＥＣは１００ｍｓ（ミリ秒）である。尚、適応等化制御回路３３１は、適応等化を実施しているため、受信データのエラー数のカウントの開始時には、補償回路３１１の補償パラメータは、設定されたパラメータＰＤＥに対して受信データのエラー数が最小になるように調整されている。
【００６６】
ステップ５０５において、エラーカウント／保持回路３４１は、今回の所定期間ＴＥＣにおいてカウントした受信データのエラー数をエラーカウント／保持回路３４１に保持（記憶）する。
【００６７】
ステップ５０６において、パラメータ制御回路２５１は、パラメータＰＤＥが７であるか否か判定する。パラメータＰＤＥが７である場合、制御はステップＳ５０８に進み、パラメータＰＤＥが７でない場合、制御はステップＳ５０７に進む。また、パラメータＰＤＥが７である場合、全体制御回路２１１は、テストパターン生成回路２２１にテストパターンの生成終了を指示する。
【００６８】
ステップ５０７において、全体制御回路２１１は、パラメータＰＤＥの変更（１加算）をパラメータ制御回路２５１に指示する。パラメータ制御回路２５１は、現在のパラメータＰＤＥに１を加算し、新たなパラメータＰＤＥをドライバ／補償回路２４１に出力する。パラメータ制御回路２５１は、ドライバ／補償回路２４１の伝送信号の調整に用いるパラメータを新たなパラメータＰＤＥに設定する。
【００６９】
ステップＳ５０４〜Ｓ５０７の処理により、パラメータＰＤＥ＝０〜７それぞれの場合の所定期間ＴＥＣの受信データのエラー数がエラーカウント／保持回路３４１に保持される。すなわち、８個のエラー数がエラーカウント／保持回路３４１に保持される。例えば、１回目の所定期間ＴＥＣにおいてカウントされたエラー数は、パラメータＰＤＥ＝０の場合の受信データのエラー数となる。すなわち、ｋ回目の所定期間ＴＥＣにおいてカウントされたエラー数は、パラメータＰＤＥ＝ｋ−１の場合の受信データのエラー数となる。終端制御回路３５１は、エラーカウント／保持回路３４１に保持された８個のエラー数から、最小のエラー数を見つけることで、受信データのエラー数が最小となるドライバ／補償回路２４１のパラメータＰＤＥを決定できる。
【００７０】
ステップ５０８において、エラーカウント／保持回路３４１は、エラーカウント／保持回路３４１に保持された複数のエラー数から、受信データのエラー数が最小となるドライバ／補償回路２４１のパラメータＰＤＥをパラメータＰＤＥ  Ｆｉｎａｌとして決定する。例えば、８回分の所定期間ＴＥＣごとのエラー数のうち、７回目の所定期間ＴＥＣにおいてカウントされたエラー数が最小である場合、パラメータＰＤＥ  Ｆｉｎａｌ＝６と決定する。エラーカウント／保持回路３４１は、パラメータＰＤＥ  Ｆｉｎａｌを終端制御回路３５１に通知する。また、全体制御回路２１１は、テストパターン生成回路２２１にテストパターンの生成終了を指示する。尚、終端制御回路３５１がエラーカウント／保持回路３４１に保持された複数のエラー数から、受信データのエラー数が最小となるドライバ／補償回路２４１のパラメータＰＤＥをパラメータＰＤＥ  Ｆｉｎａｌとして決定してもよい。パラメータＰＤＥ  Ｆｉｎａｌは、第２のパラメータの一例である。
【００７１】
ステップ５０９において、全体制御回路２１１およびレシーバ検出回路２６１は、Rx Detectionを実施し、送信回路２０１の出力電位に基づいて終端抵抗３６１が接続されているか否か判定する。レシーバ検出回路２６１は、判定結果を保持（記憶）する。また、終端制御回路３５１は、Rx Detectionの実施数とパラメータＰＤＥ  Ｆｉｎａｌに基づいて、スイッチ３７１−ｉを制御する。尚、１回あたりのRx Detectionの実施時間は、一定時間ＴＯＲ（Term of Optimization by Rx detection）である。すなわち、終端制御回路３５１は、一定時間ＴＯＲごとに、Rx Detectionの実施数とパラメータＰＤＥ  Ｆｉｎａｌに基づいて、スイッチ３７１−ｉを制御する。Rx Detectionの実施数とパラメータＰＤＥ  Ｆｉｎａｌに基づくスイッチ３７１−ｉの制御の例は後述する。
【００７２】
ステップ５１０において、レシーバ検出回路２６１は、Rx Detectionの実施回数を示す実施数を１加算し、実施数が３であるか否か判定する。尚、実施数の初期値は０とする。実施数が３である場合、制御はステップＳ５１１に進み、実施数が３でない場合、制御はステップＳ５０９に戻る。すなわち、Rx Detectionは３回実施される。
【００７３】
ここで、Rx Detectionの実施数とパラメータＰＤＥ  Ｆｉｎａｌに基づくスイッチ３７１−ｉの制御の例について説明する。
【００７４】
実施の形態において、終端制御回路３５１は、ｊ（ｊ＝１〜３）回目のRx Detectionにおいて、２進数表記のパラメータＰＤＥ  Ｆｉｎａｌの下位からｊビット目の値に応じて、スイッチ３７１−ｉを制御する。詳細には、終端制御回路３５１は、ｊ回目のRx Detection実施時に、２進数表記のパラメータＰＤＥ  Ｆｉｎａｌの下位からｊビット目の値が１である場合、スイッチ３７１−ｉをオンにして、終端抵抗３６１を受信回路３０１の入力端子に接続する。終端制御回路３５１は、ｊ回目のRx Detection実施時に、２進数表記のパラメータＰＤＥ  Ｆｉｎａｌの下位からｊビット目の値が０である場合、スイッチ３７１−ｉをオフにして、終端抵抗３６１を受信回路３０１の入力端子に接続しない。実施の形態において、スイッチ３７１−ｉがオンであり、終端抵抗３６１が受信回路３０１の入力端子に接続されている状態を、終端抵抗オンと表記する。実施の形態において、スイッチ３７１−ｉがオフであり、終端抵抗３６１が受信回路３０１の入力端子に接続されていない状態を、終端抵抗オフと表記する。
【００７５】
図９は、実施の形態に係るRX Detection実施時のコモン電圧の例である。
図９において、パラメータＰＤＥ  Ｆｉｎａｌは、６であるとする。パラメータＰＤＥ  Ｆｉｎａｌ＝６を２進数で表現すると110bとなる。よって、終端制御回路３５１は、１回目のRx Detection実施時にスイッチ３７１−ｉをオフにし、２回目および３回目のRx Detection実施時にスイッチ３７１−ｉをオンにする。
【００７６】
時刻ｔ０において、全体制御回路２１１は、１回目のRX Detectionを開始する。全体制御回路２１１は、ドライバ／補償回路２４１をコモンモードで動作させ、ドライバ／補償回路２４１からの２つの出力信号を同じ基準電位となるようにする。上述のように、終端制御回路３５１は、１回目のRx Detection実施時にスイッチ３７１−ｉをオフにする。
【００７７】
時刻ｔ０から第１の時間後の時刻ｔ１において、ドライバ／補償回路２４１の信号を出力する差動信号線に対して所定の電圧の印加を開始する。受信回路３０１の終端抵抗３６１が接続されていないので、コモン電圧が早く立ち上がる。
【００７８】
そのため、時刻ｔ１から第２の時間後の時刻ｔ２において、コモン電圧は閾値Ｔｈより大きくなっている。したがって、レシーバ検出回路２６１は、１回目のRx Detectionにおいて、終端抵抗オフと判定する。また、時刻ｔ０からｔ２の間の期間は、一定時間ＴＯＲに相当する。
【００７９】
時刻ｔ２において、全体制御回路２１１は、２回目のRX Detectionを開始する。全体制御回路２１１は、ドライバ／補償回路２４１をコモンモードで動作させ、ドライバ／補償回路２４１からの２つの出力信号を同じ基準電位となるようにする。上述のように、終端制御回路３５１は、２回目のRx Detection実施時にスイッチ３７１−ｉをオンにする。
【００８０】
時刻ｔ２から第１の時間後の時刻ｔ’１において、ドライバ／補償回路２４１の信号を出力する差動信号線に対して所定の電圧の印加を開始する。受信回路３０１の終端抵抗３６１が接続されているので、コモン電圧の立ち上がりが遅くなる。
【００８１】
そのため、時刻ｔ’１から第２の時間後の時刻ｔ’２において、コモン電圧は閾値Ｔｈ以下となっている。したがって、レシーバ検出回路２６１は、２回目のRx Detectionにおいて、終端抵抗オンと判定する。また、時刻ｔ２からｔ’２の間の期間は、一定時間ＴＯＲに相当する。
【００８２】
時刻ｔ’２において、全体制御回路２１１は、３回目のRX Detectionを開始する。全体制御回路２１１は、ドライバ／補償回路２４１をコモンモードで動作させ、ドライバ／補償回路２４１からの２つの出力信号を同じ基準電位となるようにする。上述のように、終端制御回路３５１は、３回目のRx Detection実施時にスイッチ３７１−ｉをオンにする。
【００８３】
時刻ｔ’２から第１の時間後の時刻ｔ’’１において、ドライバ／補償回路２４１の信号を出力する差動信号線に対して所定の電圧の印加を開始する。受信回路３０１の終端抵抗３６１が接続されているので、コモン電圧の立ち上がりが遅くなる。
【００８４】
そのため、時刻ｔ’’１から第２の時間後の時刻ｔ’’２において、コモン電圧は閾値Ｔｈ以下となっている。したがって、レシーバ検出回路２６１は、３回目のRx Detectionにおいて、終端抵抗オンと判定する。また、時刻ｔ’２からｔ’ ’２の間の期間は、一定時間ＴＯＲに相当する。
【００８５】
実施の形態において、パラメータＰＤＥは０から７までの８通りの設定が可能である。よって、３ビットあれば８通りのパラメータＰＤＥを表現できるため、実施の形態において、システム１０１はRx Detectionを３回実施している。Rx Detectionの実施回数は、パラメータＰＤＥに設定可能な数に応じて、適宜変更できる。
【００８６】
図８に戻り説明を続ける。
ステップＳ５１１において、レシーバ検出回路２６１は、３回のRx Detectionの判定結果から受信回路３０１で決定されたパラメータＰＤＥ  Ｆｉｎａｌを検出する。実施の形態において、終端抵抗オンは１、終端抵抗オフは０を示す。また、実施の形態において、ｊ回目のRx Detectionの判定結果に対応する値が、２進数表記のパラメータＰＤＥ  Ｆｉｎａｌの下位からｊビット目の値を示す。例えば、１〜３回目のRx Detectionの判定結果がそれぞれ、終端抵抗オフ（＝０）、終端抵抗オン（＝１）、終端抵抗オン（＝１）とする。この場合、レシーバ検出回路２６１は、パラメータＰＤＥ  Ｆｉｎａｌを110b＝６と判定する。レシーバ検出回路２６１は、パラメータＰＤＥ  Ｆｉｎａｌをパラメータ制御回路２５１に通知する。パラメータ制御回路２５１は、パラメータＰＤＥ  Ｆｉｎａｌをドライバ／補償回路２４１に出力し、ドライバ／補償回路２４１の伝送信号の調整に用いるパラメータをパラメータＰＤＥ  Ｆｉｎａｌに設定する。全体制御回路２１１は、ドライバ／補償回路２４１の設定完了をトランシーバ制御回路２９１に通知する。
【００８７】
通常、送信側の補償回路に比べて受信側の補償回路の消費電力は大きい。また、受信側の補償回路において、受信信号の調整量が大きい場合、補償回路のサイズは大きくなり、消費電力も増大する。従来技術では、送信側の補償回路のパラメータは固定であるため、受信データのエラーが最も少なくなるパラメータを用いて送信信号は調整されていない。そのため、受信側の補償回路において受信信号の調整量が大きくなるため、受信側の補償回路のサイズは大きくなり、消費電力も増大する。
【００８８】
一方、実施の形態では、送信側の補償回路で受信データのエラーが最も少なくなるパラメータを用いて送信信号は調整されているため、受信側の補償回路における受信信号の調整量は従来技術に比べて小さくできる。よって、実施の形態のシステムは、従来技術に比べて、受信側の補償回路のサイズを小さくでき、消費電力も低減できる。
【００８９】
実施の形態のシステムによれば、送信側の補償回路で送信信号をエラーが少なくなるように調整することで、受信側の補償回路における受信信号の調整量が小さくなるので、受信回路のサイズを小さくでき、消費電力を低減できる。
【００９０】
実施の形態のパラメータ設定送受信システムによれば、受信データのエラーが少なくなる送信回路のパラメータを設定できる。
【００９１】
実施の形態のシステムによれば、従来から利用されている受信回路の接続を検出するRx Detection機能を利用することで、送信回路および受信回路に対して新たに追加する構成要素を少なくすることができる。
【００９２】
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
送信器と、前記送信器と伝送線路を介して接続する受信器と、を備えるパラメータ設定送受信システムであって、
前記送信器は、
テストパターンの伝送信号を第１のパラメータに基づいて調整した第１調整信号を送信する送信部と、
前記送信器の出力電位に基づいて、前記第１のパラメータのうち前記受信器が決定した第２のパラメータを検出する検出部と、
前記検出部が検出した前記第２のパラメータを前記送信部に設定する設定部と、
を有し、
前記受信器は、
前記伝送線路と接続する前記受信器の入力端子に接続する終端抵抗と、
前記第１調整信号を前記送信器から受信し、受信した前記第１調整信号を第３のパラメータに基づいて調整して第２調整信号を得る受信部と、
前記第３のパラメータを前記受信部に設定する設定部と、
前記第２調整信号と前記テストパターンとの差から前記第２調整信号のエラー数をカウントするエラーカウント部と、
前記エラー数に基づいて、前記送信部に設定する前記第２のパラメータを決定する決定部と、
前記決定部が決定した前記第２のパラメータに基づいて、前記終端抵抗の前記入力端子に対する接続を制御する制御部と、
を有するパラメータ設定送受信システム。
（付記２）
前記制御部は、前記第２のパラメータを２進数で表現した値に基づいて、前記終端抵抗の前記入力端子に対する接続を所定時間ごとにオンまたはオフにする付記１記載のパラメータ設定送受信システム。
（付記３）
前記決定部は、前記第２調整信号のエラー数のうち、最小のエラー数に対応する前記第１のパラメータのうちのいずれかのパラメータを前記第２のパラメータに決定する付記１または２記載のパラメータ設定送受信システム。
（付記４）
前記検出部は、前記所定時間ごとに、前記終端抵抗が前記入力端子に接続されているか判定し、判定結果に基づいて前記第２のパラメータを検出する付記２記載のパラメータ設定送受信システム。
（付記５）
送信器と、前記送信器と伝送線路を介して接続する受信器と、を備えるパラメータ設定送受信システムのパラメータ設定方法であって、
前記送信器が、
テストパターンの伝送信号を第１のパラメータに基づいて調整して送信した第１調整信号を送信し、
前記送信器の出力電位に基づいて、前記第１のパラメータのうち前記受信器が決定した第２のパラメータを検出し、
前記第２のパラメータを前記伝送信号を調整する送信部に設定し、
前記伝送線路と接続する前記受信器の入力端子に接続する終端抵抗を有する前記受信器が、
前記第１信号を前記送信器から受信し、
受信した前記第１調整信号を第３のパラメータに基づいて調整して第２調整信号を得て、
前記第３のパラメータを設定し、
前記第２調整信号と前記テストパターンとの差から前記第２調整信号のエラー数をカウントし、
前記エラー数に基づいて、前記送信部に設定する前記第２のパラメータを決定し、
前記第２のパラメータに基づいて、前記終端抵抗の前記入力端子に対する接続を制御する、
パラメータ設定方法。
（付記６）
前記制御する処理において、前記第２のパラメータを２進数で表現した値に基づいて、前記終端抵抗の前記入力端子に対する接続を所定時間ごとにオンまたはオフにする付記５記載のパラメータ設定方法。
（付記７）
前記決定する処理において、前記第２調整信号のエラー数のうち、最小のエラー数に対応する前記第１のパラメータのうちのいずれかのパラメータを前記第２のパラメータに決定する付記５または６記載のパラメータ設定方法。
（付記８）
前記検出する処理において、前記所定時間ごとに、前記終端抵抗が前記入力端子に接続されているか判定し、判定結果に基づいて前記第２のパラメータを検出する付記６記載のパラメータ設定方法。
【符号の説明】
【００９３】
１０１    システム
１１１、１２１    ＣＰＵ
２０１    送信回路
２１１    全体制御回路
２２１    テストパターン生成回路
２３１    選択回路
２４１    ドライバ／補償回路
２５１    パラメータ制御回路
２６１    レシーバ検出回路
２７１    終端抵抗
２８１    ＣＰＵコア
２９１    トランシーバ制御回路
３０１    受信回路
３１１    補償回路
３２１    ０／１判定回路
３３１    適応等化制御回路
３４１    エラーカウント／保持回路
３５１    終端制御回路
３６１    終端抵抗
３７１    スイッチ
３８１    ＣＰＵコア
３９１    トランシーバ制御回路
【図１】
2020025153.tif 000003
【図２】
2020025153.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2020025153.tif 000008
【図７】
2020025153.tif 000009
【図８】
2020025153.tif 000010
【図９】
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