(57)【要約】【課題】良品率を低下することなく外部接続電極用の開口部の絶縁性能を確保しうる半導体装置及びその製造方法を提供する。【解決手段】第１面及び第２面を有する半導体層と、半導体層の第１面の側に設けられた配線構造体と、を有し、半導体層に、複数の半導体素子が設けられた半導体素子部と、各々が第２面の側から半導体層を貫く複数の開口部と、が設けられた半導体装置であって、第２面に沿った仮想面内において少なくとも１つの開口部を囲うように設けられ、且つ、半導体層の厚さをＴとして、半導体層の第１面からＴ／２より大きくＴより小さい深さに渡って設けられた絶縁体部を有し、半導体層は、前記仮想面内において絶縁体部に対して１つの開口部とは反対側に設けられた第１導電型の第１半導体領域と、第２面に垂直な方向において絶縁体部の第２面の側の面から第２面に渡って半導体層に設けられた第２導電型の第２半導体領域と、を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１面と、前記第１面と反対の第２面と、を有する半導体層と、前記半導体層の前記第１面の側に設けられた配線構造体と、を有し、
前記半導体層に、複数の半導体素子が設けられた半導体素子部と、各々が前記第２面の側から前記半導体層を貫く複数の開口部と、が設けられた半導体装置であって、
前記第２面に沿った仮想面内において前記複数の開口部のうちの少なくとも１つの開口部を囲うように設けられ、且つ、前記半導体層の厚さをＴとして、前記半導体層の前記第１面からＴ／２より大きくＴより小さい深さに渡って設けられた絶縁体部を有し、
前記半導体層は、
前記仮想面内において前記絶縁体部に対して前記１つの開口部とは反対側に設けられた第１導電型の第１半導体領域と、
前記第２面に垂直な方向において前記絶縁体部の前記第２面の側の面から前記第２面に渡って前記半導体層に設けられた第２導電型の第２半導体領域と、を有する
ことを特徴とする半導体装置。
【請求項２】
前記半導体層は、前記仮想面内において前記絶縁体部と前記１つの開口部との間に設けられた前記第１導電型の第３半導体領域を有する
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記絶縁体部は、前記１つの開口部と前記半導体素子部との間に位置する第１絶縁体部を含む
ことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第１絶縁体部は、前記複数の開口部のうちの前記１つの開口部とは別の開口部と、前記１つの開口部との間に位置する
ことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記絶縁体部は、
前記仮想面内において前記複数の開口部及び前記半導体素子部を囲うように設けられた第２絶縁体部を含み、
前記半導体層は、
前記第２絶縁体部の前記第２面の側の面から前記第２面に渡って前記半導体層に設けられた前記第２導電型の半導体領域を有する
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記絶縁体部は、
前記１つの開口部と前記半導体素子部との間に位置する第１絶縁体部と、
前記半導体層の端面と前記第１絶縁体部との間に位置する第２絶縁体部と、を有し、
前記第１面からＴ／２の深さにおける前記第２絶縁体部の幅は、前記第１面からＴ／２の深さにおける前記第１絶縁体部の幅よりも広い
ことを特徴とする請求項１又は２記載の半導体装置。
【請求項７】
前記半導体層の前記第１面から前記第２面に渡って設けられた絶縁体部材を更に有する
ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１面からＴ／２の深さにおける前記絶縁体部材の幅は、前記第１面からＴ／２の深さにおける前記絶縁体部の幅よりも広い
ことを特徴とする請求項７記載の半導体装置。
【請求項９】
前記絶縁体部材は、アライメントマークを構成する
ことを特徴とする請求項７又は８記載の半導体装置。
【請求項１０】
前記開口部の中に設けられた導電体部材を更に有する
ことを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記配線構造体は、前記導電体部材が接続された電極を有する
ことを特徴とする請求項１０記載の半導体装置。
【請求項１２】
基板を更に有し、前記半導体層と前記基板との間に前記配線構造体が位置する
ことを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記配線構造体は、前記半導体層に接続された配線を含む第１配線構造体と、前記基板に接続された配線を含む第２配線構造体とを有する
ことを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記開口部の中に設けられた導電体部材を更に有し、
前記導電体部材が接続された電極が、前記第１配線構造体に設けられている
ことを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記開口部の中に設けられた導電体部材を更に有し、
前記導電体部材が接続された電極が、前記第２配線構造体に設けられている
ことを特徴とする請求項１３記載の半導体装置。
【請求項１６】
前記半導体層の前記第２面の側に設けられた光学構造体を更に有する
ことを特徴とする請求項１乃至１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記半導体層の前記第１面からＴ／２より小さい深さに渡って絶縁体によって構成され、前記半導体素子部に設けられた素子分離部を更に有する
ことを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。
【請求項１８】
前記半導体素子部には複数の光電変換素子が配列されている
ことを特徴とする請求項１乃至１７のいずれか１項に記載の半導体装置。
【請求項１９】
第１面と前記第１面とは反対の第２面とを有する半導体基板の前記第１面の側に、第１溝と第２溝を形成する工程と、
前記第１溝の底部において前記半導体基板に不純物を導入して、第１半導体領域を形成し、前記第２溝の底部において前記半導体基板に不純物を導入して、第２半導体領域を形成する工程と、
前記第１溝に絶縁材料を埋め込むことにより第１絶縁体部を形成し、前記第２溝に絶縁材料を埋め込むことにより第２絶縁体部を形成す工程と、
前記半導体基板の前記第１面の上に、配線構造体を形成する工程と、
前記半導体基板の前記第２面の側から前記半導体基板を薄化することにより、前記半導体基板から半導体層を形成する工程と、を有し、
前記第１溝と前記第２溝を形成する工程では、前記第２溝の幅は前記第１溝の幅よりも広く、前記第２溝の深さは前記第１溝の深さよりも深く、
前記薄化する工程では、前記半導体層の前記配線構造体の側とは反対側の面に、前記第１半導体領域及び前記第２絶縁体部が露出し、
前記第１溝の深さは、前記薄化の後における前記半導体層の厚さをＴとして、Ｔ／２より大きくＴより小さい
ことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１乃至１８のいずれか１項に記載の半導体装置と、
前記半導体装置から出力される信号を処理する信号処理装置と
を有することを特徴とする機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置と外部との間の電気的接続の一態様として、半導体層の裏面の側から半導体層を貫き外部接続電極（パッド電極）に達する開口部を設け、この開口部内に露出した外部接続電極にワイヤボンディング等によって電気的な接続を形成する方法がある。
【０００３】
特許文献１には、半導体基板を貫き外部接続電極を露出する開口部の周囲にＤＴＩ（Deep Trench Isolation）からなる絶縁構造体を設けた半導体装置が開示されている。開口部の周囲にこのような絶縁構造体を設けることにより、仮に外部接続電極に接続されるリード線が開口部の側壁に接触した場合にもリード線と内部素子との間の絶縁状態が確保され、半導体装置の機能を維持することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１０９１３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述のＤＴＩを用いた絶縁構造体について本願発明者が鋭意検討を行ったところ、絶縁構造体の近傍に半導体基板の欠損やクラックが発生することが判明した。また、半導体基板の欠損やクラックが発生した状態のままで半導体装置を製造すると、欠損やクラックに起因する異物によって良品率が著しく低下することも判明した。
【０００６】
本発明の目的は、良品率を低下することなく外部接続電極用の開口部の絶縁性能を確保しうる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、第１面と、前記第１面と反対の第２面と、を有する半導体層と、前記半導体層の前記第１面の側に設けられた配線構造体と、を有し、前記半導体層に、複数の半導体素子が設けられた半導体素子部と、各々が前記第２面の側から前記半導体層を貫く複数の開口部と、が設けられた半導体装置であって、前記第２面に沿った仮想面内において前記複数の開口部のうちの少なくとも１つの開口部を囲うように設けられ、且つ、前記半導体層の厚さをＴとして、前記半導体層の前記第１面からＴ／２より大きくＴより小さい深さに渡って設けられた絶縁体部を有し、前記半導体層は、前記仮想面内において前記絶縁体部に対して前記１つの開口部とは反対側に設けられた第１導電型の第１半導体領域と、前記第２面に垂直な方向において前記絶縁体部の前記第２面の側の面から前記第２面に渡って前記半導体層に設けられた第２導電型の第２半導体領域と、を有する半導体装置が提供される。
【０００８】
また、本発明の他の一観点によれば、第１面と前記第１面とは反対の第２面とを有する半導体基板の前記第１面の側に、第１溝と第２溝を形成する工程と、前記第１溝の底部において前記半導体基板に不純物を導入して、第１半導体領域を形成し、前記第２溝の底部において前記半導体基板に不純物を導入して、第２半導体領域を形成する工程と、前記第１溝に絶縁材料を埋め込むことにより第１絶縁体部を形成し、前記第２溝に絶縁材料を埋め込むことにより第２絶縁体部を形成す工程と、前記半導体基板の前記第１面の上に、配線構造体を形成する工程と、前記半導体基板の前記第２面の側から前記半導体基板を薄化することにより、前記半導体基板から半導体層を形成する工程と、を有し、前記第１溝と前記第２溝を形成する工程では、前記第２溝の幅は前記第１溝の幅よりも広く、前記第２溝の深さは前記第１溝の深さよりも深く、前記薄化する工程では、前記半導体層の前記配線構造体の側とは反対側の面に、前記第１半導体領域及び前記第２絶縁体部が露出し、前記第１溝の深さは、前記薄化の後における前記半導体層の厚さをＴとして、Ｔ／２より大きくＴより小さい半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、半導体装置の良品率を低下することなく、外部接続電極用の開口部の絶縁性能を確保することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態による半導体装置の上面図である。
【図２】本発明の第１実施形態による半導体装置の概略断面図である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】本発明の第２実施形態による半導体装置の概略断面図である。
【図１１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１２】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１７】本発明の第３実施形態による半導体装置の概略断面図である。
【図１８】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１９】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２０】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２１】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２２】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図２３】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【発明を実施するための形態】
【００１１】
［第１実施形態］
本発明の第１実施形態による半導体装置の概略構成について、図１及び図２を用いて説明する。図１は、本実施形態による半導体装置の上面図である。図２は、本実施形態による半導体装置の概略断面図である。図２は、図１のＡ−Ａ′線断面図である。
【００１２】
本実施形態による半導体装置は、半導体ウェーハの上に複数個、同時に製造される。図１は、半導体ウェーハの上に配された複数の半導体装置のうちの１つとその周辺部の上面図を示したものである。半導体ウェーハには、複数の半導体装置の各々に対応する複数の半導体チップ領域１０が設けられる。各半導体チップ領域１０の周囲には、半導体装置を個片化する際に半導体ウェーハを切断（ダイシング）する領域であるスクライブ領域１２が設けられる。
【００１３】
半導体チップ領域１０には、半導体装置に必要とされる所定の機能ブロックが設けられる。ここでは一例として固体撮像装置を想定し、半導体チップ領域１０の中央部に、半導体素子部１４として、複数の光電変換素子が行列状に配列された画素領域が設けられているものとする。半導体素子部１４の周囲には、半導体装置と外部の装置との間の電気的な接続を行うための複数の外部接続電極２６４が設けられている。なお、ここでは半導体装置として固体撮像装置を例示するが、半導体装置が備える機能は特に限定されるものではない。
【００１４】
スクライブ領域１２には、製造工程の管理等のための種々のパターンが設けられる。図１にはその１つとして、フォトリソグラフィ工程においてレチクルの位置合わせを行うために用いられるアライメントマーク１６を示している。
【００１５】
平面視において、半導体チップ領域１０には、その外周に沿って枠状の絶縁体部２３２が設けられている。また、平面視において、外部接続電極２６４の各々には、その外周に沿って枠状の絶縁体部２３０が設けられている。絶縁体部２３０は、外部接続電極２６４に接続される配線や電極等の導電体部材と半導体装置の内部の配線や素子との間の絶縁性を向上する役割を有する。外部接続電極２６４に接続される導電体部材は、特に限定されるものではなく、例えば、ボンディングワイヤや貫通電極などの接続部材であり得る。
【００１６】
本実施形態による半導体装置は、例えば図２に示すように、第１部品１００と第２部品２００とを含んで構成されうる。例えば、半導体装置が固体撮像装置の場合においては、第２部品２００の側に光電変換素子を設け、第１部品１００の側に信号処理回路や制御回路を設けることができる。このように構成することで、アナログ部を構成する基板及びロジック部を構成する基板の双方に対して好適な製造プロセスをそれぞれ適用することができ、より良好な特性を得ることが可能となる。なお、第１部品１００は、必ずしも素子を有する必要はなく、第２部品２００を支持するための支持基板としての役割のみを有するものであってもよい。また、第１部品１００は必ずしも必須ではなく、第２部品２００のみによって半導体装置を構成してもよい。本例の第１部品１００と第２部品２００は互いに積層されたチップでありうる。このような半導体装置は、第１部品１００を含むウェーハと第２部品２００を含むウェーハとを接合した接合ウェーハを形成した後に、接合ウェーハをダイシングして製造することができる。他の製造方法として、第１部品１００を含むウェーハをダイシングして得たチップと、第１部品１００を含むウェーハをダイシングして得たチップと、を互いに接合する方法もある。
【００１７】
第１部品１００は、互いに反対の表面をなす一対の第１面１１２及び第２面１１４を有する半導体層１１０と、半導体層１１０の第１面１１２の側に設けられた配線構造体１５０と、を有する。半導体層１１０の第１面１１２には、絶縁体部１１６と、ゲート電極１１８を有するＭＯＳトランジスタと、が設けられている。配線構造体１５０は、層間絶縁膜１２０，１２６，１３２，１３８と、その中に配された配線１２４，１３０，１３６，１４４と、を有する。ＭＯＳトランジスタ、配線１２４，１３０，１３６，１４４等は、層間絶縁膜１２０，１２６，１３２，１３８の中に配されたコンタクトプラグやビアプラグを介して電気的に接続されている。
【００１８】
第２部品２００は、互いに反対の表面をなす一対の第１面２１２及び第２面２１４を有する半導体層２１０と、半導体層２１０の第１面２１２の側に設けられた配線構造体２８０と、半導体層２１０の第２面２１４の側に設けられた構造体２７４と、を有する。半導体層２１０の第１面２１２には、絶縁体部２２８と、ゲート電極２３６を有するＭＯＳトランジスタと、が設けられている。配線構造体２８０は、層間絶縁膜２３８，２４４，２５０，２５６，２６６と、その中に配された配線２４２，２４８，２５４，２６２，２７２と、を有する。また、配線構造体２８０は、配線２６２と同じ層によって構成された外部接続電極２６４を更に有する。ＭＯＳトランジスタ、配線２４２，２４８，２５４，２６２，２７２、外部接続電極２６４等は、層間絶縁膜２３８，２４４，２５０，２５６，２６６の中に配されたコンタクトプラグやビアプラグを介して電気的に接続されている。構造体２７４は、半導体装置が備える機能に応じた所定の構造体を含む。例えば、第２部品２００の側に裏面照射型の撮像素子を形成する場合、構造体２７４は、遮光層、カラーフィルタ層、マイクロレンズ層等を含む光学構造体であり得る。なお、構造体２７４は、必ずしも設ける必要はない。
【００１９】
第１部品１００と第２部品２００とは、第１部品１００の層間絶縁膜１３８側の面と第２部品２００の層間絶縁膜２６６側の面とが向き合うように、互いに接合されている。第１部品１００の配線１４４と第２部品２００の配線２７２とは、第１部品１００と第２部品２００との接合面３００において電気的に接続されている。
【００２０】
第２部品２００の構造体２７４、半導体層２１０及び層間絶縁膜２３８，２４４，２５０，２５６には、第１部品１００との接合面３００とは反対の面側からこれらを貫通し、外部接続電極２６４に達する開口部２７６が設けられている。すなわち、開口部２７６は、構造体２７４と、半導体層２１０と、配線構造体２８０の一部と、を貫き、その中に外部接続電極２６４を露出している。これにより、開口部２７６を介して配線や電極を外部接続電極２６４に電気的に接続できるようになっている。
【００２１】
また、第２部品２００の半導体層２１０には、第２面２１４に沿った仮想面内において開口部２７６を囲うように、絶縁体部２３０が設けられている。絶縁体部２３０は、少なくとも１つの開口部２７６を囲うように設けられている。すなわち、複数の開口部２７６が１つの絶縁体部２３０で囲まれていてもよいし、複数の開口部２７６の各々が絶縁体部２３０で囲まれていてもよい。
【００２２】
絶縁体部２３０は、半導体層２１０の第１面２１２に達し、半導体層２１０の第２面２１４の側において半導体領域２２４に接している。半導体領域２２４は、半導体層２１０の第２面２１４に達している。換言すると、半導体領域２２４は、第２面２１４に垂直な方向において絶縁体部２３０の第２面２１４の側の面から第２面２１４に渡って半導体層２１０に設けられている。
【００２３】
半導体領域２２４は、半導体層２１０の、第２面２１４に沿った仮想面内において絶縁体部２３０に対して開口部２７６側に位置する第１の領域及び絶縁体部２３０に対して開口部２７６とは反対側に位置する第２の領域に対して、逆の導電型を有している。第１の領域は、開口部２７６と当該開口部２７６を囲う絶縁体部２３０との間の領域である。すなわち、第１の領域と第２の領域とは、絶縁体部２３０及び半導体領域２２４によって、互いに電気的に分離されている。なお、本実施形態の絶縁体部２３０のように、半導体層に設けられた深い溝に埋め込まれた絶縁体よりなる絶縁構造体は、ディープトレンチ分離（ＤＴＩ：Deep Trench Isolation）と呼ばれることがある。
【００２４】
このように、本実施形態の半導体装置においては、外部接続電極２６４を露出する開口部２７６を囲うように、半導体層２１０に、絶縁体部２３０と半導体領域２２４とが設けられている。したがって、外部接続電極２６４に配線を接続した場合に、仮にこの配線が開口部２７６の内壁に接触したとしても、絶縁体部２３０及び半導体領域２２４によって半導体層２１０に形成された他の素子等との間の電気的絶縁状態を維持することができる。また、絶縁体部２３０は半導体層２１０の第２面２１４に達していないため、絶縁体部２３０を形成したことによる半導体層２１０の機械的強度の低下を抑制することができる。これにより、例えば半導体層２１０を薄化する工程における応力集中を低減し、チッピングやクラック等の発生を抑制することができる。
【００２５】
次に、本実施形態による半導体装置の製造方法について、図３乃至図９を用いて説明する。図３乃至図９は、本実施形態による半導体装置の製造方法を示す工程断面図であり、図１のＡ−Ａ′線断面図に対応している。
【００２６】
まず、第１部品１００の基材として、半導体層１１０を用意する。半導体層１１０は、例えばシリコン基板であり、互いに反対の表面をなす一対の第１面１１２と第２面１１４とを有する。
【００２７】
次いで、半導体層１１０の第１面１１２の側に、公知の半導体装置の製造プロセスにより、絶縁体部１１６と、ゲート電極１１８を含むＭＯＳトランジスタと、層間絶縁膜１２０と、コンタクトプラグ１２２と、配線１２４と、を形成する。更に、層間絶縁膜１２０の上に、層間絶縁膜１２６と、配線１３０と、配線１２４と配線１３０とを接続するビアプラグ１２８と、を形成する。更に、層間絶縁膜１２６の上に、層間絶縁膜１３２と、配線１３６と、配線１３０と配線１３６とを接続するビアプラグ１３４と、を形成する（図３（ａ））。ビアプラグ１２８と配線１３０、並びに、ビアプラグ１３４と配線１３６は、一体に形成されていてもよい。
【００２８】
なお、ここでは一例として３層の配線層を含む構成を説明したが、配線層数は任意に選択可能である。また、図には半導体層１１０に形成する素子としてＭＯＳトランジスタのみを示しているが、ＭＯＳキャパシタ、トレンチキャパシタ、拡散層やゲート層を利用した抵抗素子等のその他の素子を配置することも可能である。また、配線層間にＭＩＭキャパシタなどを配置することも可能である。
【００２９】
また、各部の構成材料も、一般的に使用されている材料の中から任意に選択可能である。例えば、ゲート電極１１８には、例えば、ポリシリコンの単層構造、ポリサイド構造、ポリメタル構造などを適用可能である。コンタクトプラグ１２２には、例えば、タングステンをバリアメタルの窒化チタンとともに適用可能である。層間絶縁膜１２０，１２６，１３２には、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素含有シリコン酸化膜、フッ素含有シリコン酸化膜等を適用可能である。層間絶縁膜１２０，１２６，１３２は、単層構造であってもよいし、前述の材料を組み合わせた積層構造であってもよい。配線１２４，１３０，１３６、ビアプラグ１２８，１３４には、アルミニウムや銅などの金属を主体とする導電性材料を適用可能である。
【００３０】
次いで、層間絶縁膜１３２の上に、例えばＣＶＤ法により絶縁膜を堆積し、層間絶縁膜１３８を形成する。層間絶縁膜１３８には、層間絶縁膜１２０，１２６，１３２と同様、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素含有シリコン酸化膜、フッ素含有シリコン酸化膜等を適用可能である。層間絶縁膜１３８は、単層構造であってもよいし、前述の絶縁材料を組み合わせた積層構造であってもよい。
【００３１】
次いで、層間絶縁膜１３８に、例えばデュアルダマシンプロセスを用いて、配線１３６に達するビアホール１４０と、層間絶縁膜１３８の表面部に設けられ、ビアホール１４０に連通する配線溝１４２と、を形成する（図３（ｂ））。
【００３２】
なお、配線溝１４２は、第１部品１００と第２部品２００とを接合した際に平面視において外部接続電極２６４と重なる領域に複数配置するとともに、それ以外の領域にも配置する。その際、外部接続電極２６４と重なる領域とそれ以外の領域とに、配線溝１４２をそれぞれ適切な密度で配置する。
【００３３】
次いで、ビアホール１４０内及び配線溝１４２内を含む層間絶縁膜１３８側の全面に、例えばスパッタ法、ＣＶＤ法、めっき法等を用い、例えば銅を主体とする導電膜を形成する。
【００３４】
次いで、化学的機械的研磨（ＣＭＰ）法により、層間絶縁膜１３８の上の導電膜を除去し、ビアホール１４０に埋め込まれた導電膜よりなるビア部と、配線溝１４２に埋め込まれた導電膜よりなる配線部と、を含む配線１４４を形成する（図３（ｃ））。
以上により、接合前の第１部品１００が完成する。
【００３５】
また、第１部品１００とは別に、第２部品２００の基材として、半導体層２１０を用意する。半導体層２１０は、例えばシリコン基板であり、対向する一対の表面である第１面２１２と第２面２１４とを有する。半導体層２１０の導電型はＮ型及びＰ型のいずれでもよいが、ここではＮ型の半導体層２１０を想定して説明を行うものとする。
【００３６】
次いで、半導体層２１０の第１面２１２の上に、例えばＣＶＤ法により、例えば膜厚が０．５μｍ〜１．０μｍ程度の絶縁膜２１６を形成する。絶縁膜２１６の構成材料は、半導体装置において一般的に使用される絶縁材料の中から任意に選択しうる。例えば、絶縁膜２１６には、シリコン酸化膜やシリコン窒化膜等を適用可能である。絶縁膜２１６は、単層構造であってもよいし、前述の絶縁材料を組み合わせた積層構造であってもよい。
【００３７】
次いで、フォトリソグラフィ及びドライエッチングを用いて絶縁膜２１６及び半導体層２１０をパターニングし、絶縁膜２１６及び半導体層２１０に、溝２１８を形成する（図４（ａ））。溝２１８は、後工程で外部接続電極２６４が設けられる領域の外周に沿った枠状の領域に設けられる。
【００３８】
ここで、溝２１８の第１面２１２からの深さＤは、半導体層２１０の薄化後の厚さをＴとして、Ｔ／２＜Ｄ＜Ｔの範囲に設定する。例えば、半導体層２１０の薄化後の厚さＴを３．０μｍとする場合、溝２１８の深さＤは２．６μｍ程度に設定することができる。
【００３９】
次いで、絶縁膜２１６をマスクとして半導体層２１０にイオン注入により不純物を導入し、半導体層２１０に設けられた溝２１８の底部の半導体層２１０内に、半導体層２１０とは逆導電型の半導体領域２２４を形成する（図４（ｂ））。本実施形態では半導体層２１０としてＮ型を想定しているため、半導体領域２２４はＰ型となる。半導体領域２２４は、半導体層２１０の薄化後の厚さＴに相当する深さに少なくとも達していればよい。半導体層２１０の薄化後の厚さＴが３．０μｍ、溝２１８の深さＤが２．６μｍの場合、半導体領域２２４の深さ方向の幅は、例えば０．４μｍ〜０．７μｍ程度に設定可能である。
【００４０】
次いで、溝２１８内を含む絶縁膜２１６側の全面に、例えばＣＶＤ法により、絶縁膜２２６を形成する（図４（ｃ））。絶縁膜２２６の構成材料は、半導体装置において一般的に使用される絶縁材料の中から任意に選択しうる。例えば、絶縁膜２２６には、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等を適用可能である。
【００４１】
次いで、少なくとも半導体層２１０の溝２１８内に埋め込まれた絶縁膜２２６が残存するように、絶縁膜２１６上の絶縁膜２２６と、絶縁膜２１６と、を順次除去する（図４（ｄ））。絶縁膜２２６及び絶縁膜２１６の除去には、ＣＭＰ法、ウェットエッチング、ドライエッチング等を適用可能である。
【００４２】
次いで、半導体層２１０の第１面２１２の側の表面部に、例えばＳＴＩ（Shallow Trench Isolation）法等により、絶縁体部２２８を形成する。絶縁体部２２８は、半導体層２１０の第１面２１２に活性領域を画定する素子分離部を構成するほか、平面視において溝２１８と重なる領域に形成される。これにより、溝２１８が設けられた部分には、絶縁膜２２６と絶縁体部２２８とにより構成される絶縁体部２３０が形成される（図５（ａ））。なお、ＳＴＩ法により形成される絶縁体部２２８の深さ方向の典型的な厚さは、半導体層２１０の薄化後の厚さをＴとして、Ｔ／２以下である。
【００４３】
次いで、絶縁体部２３０を形成した半導体層２１０の第１面２１２の側に、公知の半導体装置の製造プロセスにより、ゲート電極２３６を含むＭＯＳトランジスタと、層間絶縁膜２３８と、コンタクトプラグ２４０と、配線２４２と、を形成する。更に、層間絶縁膜２３８の上に、層間絶縁膜２４４と、配線２４８と、配線２４２と配線２４８とを接続するビアプラグ２４６と、を形成する。更に、層間絶縁膜２４４の上に、層間絶縁膜２５０と、配線２５４と、配線２４８と配線２５４とを接続するビアプラグ２５２と、を形成する（図５（ｂ））。ビアプラグ２４６と配線２４８、並びに、ビアプラグ２５２と配線２５４は、一体に形成されていてもよい。
【００４４】
なお、ここでは一例として３層の配線層を含む構成を説明したが、配線層数は任意に選択可能である。また、図には半導体層２１０に形成する素子としてＭＯＳトランジスタのみを示しているが、フォトダイオード、キャパシタ、抵抗素子等の他の素子を配置することも可能である。
【００４５】
また、各部の構成材料も、一般的に使用されている材料の中から任意に選択可能である。例えば、ゲート電極２３６には、例えば、ポリシリコンの単層構造、ポリサイド構造、ポリメタル構造などを適用可能である。コンタクトプラグ２４０には、例えば、タングステンをバリアメタルの窒化チタンとともに適用可能である。層間絶縁膜２３８，２４４，２５０には、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素含有シリコン酸化膜、フッ素含有シリコン酸化膜等を適用可能である。層間絶縁膜２３８，２４４，２５０は、単層構造であってもよいし、前述の材料を組み合わせた積層構造であってもよい。配線２４２，２４８，２５４、ビアプラグ２４６，２５２には、アルミニウムや銅などの金属を主体とする導電性材料を適用可能である。
【００４６】
次いで、層間絶縁膜２５０の上に、例えばＣＶＤ法により絶縁膜を堆積し、層間絶縁膜２５６を形成する。層間絶縁膜２５６は、層間絶縁膜２３８，２４４，２５０と同様、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素含有シリコン酸化膜、フッ素含有シリコン酸化膜等を適用可能である。層間絶縁膜２５６は、単層構造であってもよいし、前述の絶縁材料を組み合わせた積層構造であってもよい。
【００４７】
次いで、フォトリソグラフィ及びドライエッチングを用いて層間絶縁膜２５６をパターニングし、層間絶縁膜２５６に、ビアプラグ２６０を埋め込むためのビアホール２５８を形成する。
【００４８】
次いで、ビアホール２５８内を含む層間絶縁膜２５６側の全面に、例えばＣＶＤ法やスパッタ法等により導電膜を堆積する。この導電膜には、バリアメタルとしての窒化チタン膜とタングステン膜との積層膜を適用可能である。
【００４９】
次いで、層間絶縁膜２５６の上の導電膜をＣＭＰ法やエッチバック等により除去し、ビアホール２５８内に埋め込まれたビアプラグ２６０を形成する（図５（ｃ））。
【００５０】
次いで、ビアプラグ２６０が埋め込まれた層間絶縁膜２５６の上に、例えばスパッタ法により導電膜を堆積する。この導電膜には、アルミニウムを主体とする金属材料を適用可能である。
【００５１】
次いで、フォトリソグラフィ及びドライエッチングにより層間絶縁膜２５６上の導電膜をパターニングし、この導電膜よりなる配線２６２と外部接続電極２６４とを形成する（図６（ａ））。外部接続電極２６４が設けられる領域は、図１に示すように、平面視において枠状の絶縁体部２３０によって囲まれる領域を含む。
【００５２】
次いで、配線２６２及び外部接続電極２６４を覆うように、層間絶縁膜２５６側の全面に、例えばＣＶＤ法により絶縁膜を堆積し、層間絶縁膜２６６を形成する。層間絶縁膜２６６は、層間絶縁膜２３８，２４４，２５０，２５６と同様、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素含有シリコン酸化膜、フッ素含有シリコン酸化膜等を適用可能である。層間絶縁膜２６６は、単層構造であってもよいし、前述の材料を組み合わせた積層構造であってもよい。例えば、シリコン酸化膜を堆積後、シリコン酸化膜の表面をＣＭＰ法により平坦化し、平坦化したシリコン酸化膜の上にシリコン窒化膜を堆積する。これにより、シリコン酸化膜とシリコン窒化膜との２層構造からなり表面が平坦化された層間絶縁膜２６６を形成する。
【００５３】
次いで、層間絶縁膜２６６に、例えばデュアルダマシンプロセスを用いて、配線２６２や外部接続電極２６４に達するビアホール２６８と、層間絶縁膜２６６の表面部に設けられ、ビアホール２６８に連通する配線溝２７０と、を形成する（図６（ｂ））。
【００５４】
次いで、ビアホール２６８内及び配線溝２７０内を含む層間絶縁膜２６６側の全面に、例えばスパッタ法、ＣＶＤ法、めっき法等を用い、例えば銅を主体とする導電膜を形成する。
【００５５】
次いで、ＣＭＰ法により、層間絶縁膜２６６の上の導電膜を除去し、ビアホール２６８に埋め込まれた導電膜よりなるビア部と、配線溝２７０に埋め込まれた導電膜よりなる配線部と、を含む配線２７２を形成する（図６（ｃ））。
以上により、接合前の第２部品２００が完成する。
【００５６】
次いで、このように形成した第１部品１００と第２部品２００とを、層間絶縁膜１３８側の面と層間絶縁膜２６６側の面とが向き合うように対向配置し、接合する。これにより、第１部品１００の配線１４４と第２部品２００の配線２７２とは、第１部品１００と第２部品２００との接合面３００において電気的に接続される。
【００５７】
次いで、第２部品２００の半導体層２１０を、第２面２１４の側に半導体領域２２４が露出し残存する程度まで薄化する（図７）。薄化後の半導体層２１０の厚さが、前述の厚さＴである。半導体層２１０の薄化には、バックグラインド、ＣＭＰ、エッチング等の方法を適用可能である。以後の説明では、半導体層２１０を第２面２１４の側から薄化することにより露出した新たな面についても便宜上、半導体層２１０の第２面２１４と呼ぶものとする。
【００５８】
この際、半導体層２１０に設けられた溝２１８（深さＤ）は薄化後の半導体層２１０の厚さＴよりも浅いため、半導体層２１０の第２面２１４の側に溝２１８、すなわち絶縁体部２３０が露出することはない。したがって、半導体層２１０の薄化工程における局所的な応力集中を抑制し、チッピングやクラックの発生を防止することができる。
【００５９】
次いで、半導体層２１０の第２面２１４の上に、必要に応じて、半導体装置が備える機能に応じた所定の構造体２７４を形成する。例えば、第２部品２００の側に裏面照射型の撮像素子を形成する場合、構造体２７４は、遮光層、カラーフィルタ層、マイクロレンズ層等を含み得る。構造体２７４の構成材料は、半導体装置において一般的に使用される絶縁材料の中から任意に選択可能である。例えば、絶縁材料であれば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素含有シリコン酸化膜、フッ素含有シリコン酸化膜、有機系絶縁膜等を適用可能である。これら絶縁材料は、単層構造であってもよいし、積層構造であってもよい。また、導電性材料であれば、ＡｌＣｕ、Ｗ、ＴｉＮ等を適用可能である。
【００６０】
次いで、フォトリソグラフィ及びドライエッチングを用いて、構造体２７４、半導体層２１０、層間絶縁膜２３８，２４４，２５０，２５６をパターニングする。これにより、第２部品２００に、構造体２７４、半導体層２１０、層間絶縁膜２３８，２４４，２５０，２５６を貫き外部接続電極２６４に達する開口部２７６を形成する（図８）。
【００６１】
このようにして一連のウェーハプロセスを完了した後、第１部品１００と第２部品２００との接合体をダイシングし、個々の半導体チップに分割する。
【００６２】
次いで、個片化した複数の半導体チップの各々を、パッケージ基板やリードフレーム等の支持体（図示せず）に接合する。
【００６３】
次いで、ワイヤボンディングにより、開口部２７６に露出する外部接続電極２６４と支持体に設けられた外部端子とをワイヤ２７８によって接続し、本実施形態による半導体装置を完成する（図９）。
【００６４】
このように、本実施形態では、外部接続電極２６４を露出する開口部２７６を囲う絶縁体部２３０に、半導体層２１０とは別導電型の半導体領域２２４を接続し、これらによって開口部２７６の絶縁を確保している。したがって、本実施形態によれば、基板薄化工程における絶縁体部２３０での応力集中を回避し、半導体層２１０の欠損やクラックを防止することができる。これにより、半導体装置の良品率を低下することなく、外部接続電極２６４用の開口部２７６の絶縁性能を確保することができる。
【００６５】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について、図１０乃至図１６を用いて説明する。第１実施形態による半導体装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
【００６６】
はじめに、本実施形態による半導体装置の概略構成について、図１０を用いて説明する。図１０は、本実施形態による半導体装置の概略断面図である。図１０は、図１のＢ−Ｂ′線断面図である。
【００６７】
本実施形態による半導体装置は、図１０に示すように、半導体チップ領域１０の外周に沿って設けられた枠状の絶縁体部２３２が、開口部２７６を囲う絶縁体部２３０と同様の構造を有している。また、アライメントマーク１６が、半導体層２１０を貫通するように設けられた絶縁体部材２３４によって構成されている。その他の点は、第１実施形態による半導体装置と同様である。なお、半導体層２１０の第１面２１２からＴ／２の深さにおける絶縁体部材２３４の幅は、半導体層２１０の第１面２１２からＴ／２の深さにおける絶縁体部２３０，２３２の幅よりも広くなっている。本実施形態における絶縁体部２３２も、広い意味では、絶縁体部２３０と同様、複数の開口部２７６のうちの少なくとも１つの開口部２７６を囲うように設けられた絶縁体部といえる。絶縁体部２３２は、半導体層２１０の端面と絶縁体部２３０との間に位置している。
【００６８】
次に、本実施形態による半導体装置の製造方法について、図１１乃至図１６を用いて説明する。図１１乃至図１６は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００６９】
まず、図３に示す第１実施形態の製造方法と同様にして、接合前の第１部品１００を製造する。
【００７０】
また、第１部品１００とは別に、第２部品２００の基材として、半導体層２１０を用意する。半導体層２１０は、例えばシリコン基板であり、対向する一対の表面である第１面２１２と第２面２１４とを有する。半導体層２１０の導電型はＮ型及びＰ型のいずれでもよいが、ここではＮ型の半導体層２１０を想定して説明を行うものとする。
【００７１】
次いで、半導体層２１０の第１面２１２の上に、例えばＣＶＤ法により、例えば膜厚が０．５μｍ〜１．０μｍ程度の絶縁膜２１６を形成する。絶縁膜２１６の構成材料は、半導体装置において一般的に使用される絶縁材料の中から任意に選択しうる。例えば、絶縁膜２１６には、シリコン酸化膜やシリコン窒化膜等を適用可能である。絶縁膜２１６は、単層構造であってもよいし、前述の材料を組み合わせた積層構造であってもよい。
【００７２】
次いで、フォトリソグラフィ及びドライエッチングを用いて絶縁膜２１６及び半導体層２１０をパターニングし、絶縁膜２１６及び半導体層２１０に、溝２１８，２２０，２２２を形成する（図１１（ａ））。溝２１８は、後工程で外部接続電極２６４が設けられる領域の外周に沿った枠状の領域に設けられる。溝２２０は、半導体チップ領域１０の外周に沿った枠状の領域に設けられる。溝２２２は、アライメントマーク１６を構成するための溝であり、スクライブ領域１２に設けられる。
【００７３】
ここで、溝２１８，２２０の第１面２１２からの深さＤ１は、半導体層２１０の薄化後の厚さをＴとして、Ｔ／２＜Ｄ１＜Ｔの範囲に設定する。また、溝２２２の第１面２１２からの深さＤ２は、Ｔ≦Ｄ２の範囲に設定する。例えば、半導体層２１０の薄化後の厚さＴを３．０μｍとする場合、溝２１８，２２０の深さＤ１は２．６μｍ程度に設定し、溝２２２の深さＤ２は３．０μｍ以上に設定することができる。
【００７４】
深さの異なる溝２１８，２２０と溝２２２とは、別々に形成してもよいが、例えばドライエッチング時のマイクロローディング効果を利用することにより、同時に形成することも可能である。すなわち、溝２２２の幅を溝２１８，２２０の幅よりも広く設定することで、ドライエッチングの際のマイクロローディング効果によって、溝２２２部のエッチングレートを溝２１８，２２０部のエッチングレートよりも大きくすることができる。したがって、溝２２２の幅と溝２１８，２２０の幅とをエッチング条件に応じて適宜設定することにより、溝２１８，２２０の深さＤ１と溝２２２の深さＤ２とを上記の関係に設定することができる。
【００７５】
次いで、絶縁膜２１６をマスクとして半導体層２１０にイオン注入により不純物を導入し、半導体層２１０に設けられた溝２１８，２２０，２２２の底部の半導体層２１０内に、半導体層２１０とは逆導電型の半導体領域２２４を形成する（図１１（ｂ））。本実施形態では半導体層２１０としてＮ型を想定しているため、半導体領域２２４はＰ型となる。半導体領域２２４は、半導体層２１０の薄化後の厚さＴに相当する深さに少なくとも達していればよい。溝２１８，２２０の深さＤが２．６μｍの場合、半導体領域２２４の深さ方向の幅は、例えば０．４μｍ〜０．７μｍ程度に設定可能である。
【００７６】
次いで、溝２１８，２２０，２２２内を含む絶縁膜２１６側の全面に、例えばＣＶＤ法により、絶縁膜２２６を形成する（図１１（ｃ））。絶縁膜２２６の構成材料は、半導体装置において一般的に使用される絶縁材料の中から任意に選択しうる。例えば、絶縁膜２２６には、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等を適用可能である。
【００７７】
次いで、少なくとも半導体層２１０の溝２１８，２２０，２２２内に埋め込まれた絶縁膜２２６が残存するように、絶縁膜２１６上の絶縁膜２２６と、絶縁膜２１６と、を順次除去する（図１２（ａ））。絶縁膜２２６及び絶縁膜２１６の除去には、ＣＭＰ法、ウェットエッチング、ドライエッチング等を適用可能である。
【００７８】
次いで、半導体層２１０の第１面２１２の側の表面部に、例えばＳＴＩ法等により、絶縁体部２２８を形成する。絶縁体部２２８は、半導体層２１０の第１面２１２に活性領域を画定する素子分離部を構成するほか、平面視において溝２１８，２２０，２２２と重なる領域に形成される。これにより、溝２１８が設けられた部分には、絶縁膜２２６と絶縁体部２２８とにより構成される絶縁体部２３０が形成される。また、溝２２０が設けられた部分には、絶縁膜２２６と絶縁体部２２８とにより構成される絶縁体部２３２が形成される。また、溝２２２が設けられた部分には、絶縁膜２２６と絶縁体部２２８とにより構成される絶縁体部材２３４が形成される（図１２（ｂ））。
【００７９】
次いで、図５（ｂ）乃至図６（ｃ）に示す第１実施形態の製造方法と同様にして、ゲート電極２３６、層間絶縁膜２３８，２４４，２５０，２５６，２６６、配線層２４２，２４８，２５４，２６２，２７２、外部接続電極２６４等を形成する（図１２（ｃ））。
以上により、接合前の第２部品２００が完成する。
【００８０】
次いで、このように形成した第１部品１００と第２部品２００とを、層間絶縁膜１３８側の面と層間絶縁膜２６６側の面とが向き合うように対向配置し、接合する。これにより、第１部品１００の配線１４４と第２部品２００の配線２７２とは、第１部品１００と第２部品２００との接合面３００において電気的に接続される（図１３）。
【００８１】
次いで、第２部品２００の半導体層２１０を、絶縁体部材２３４が露出する程度まで、第２面２１４の側から薄化する（図１４）。半導体層２１０の薄化には、バックグラインド、ＣＭＰ、エッチング等の方法を適用可能である。
【００８２】
この際、絶縁体部２３０，２３２が設けられた溝２１８，２２０は絶縁体部材２３４が設けられた溝２２２よりも浅いため、絶縁体部２３０，２３２は第２面２１４の側には露出しないが、これらに接する半導体領域２２４が第２面２１４の側に露出する。また、半導体層２１０の薄化の際に第２面２１４の側には絶縁体部２３０，２３２が露出しないため、半導体層２１０の薄化工程における局所的な応力集中を抑制し、チッピングやクラックの発生を防止することができる。
【００８３】
次いで、図８及び図９に示す第１実施形態の製造方法と同様にして、構造体２７４、開口部２７６を形成する（図１５）。
【００８４】
この際、絶縁体部材２３４は半導体層２１０の第２面２１４の側に露出しており半導体製造装置における視認性が高いため、絶縁体部材２３４をアライメント用のマーク（アライメントマーク１６）として利用することができる。すなわち、構造体２７４内の各種構造体や開口部２７６を半導体製造装置により製造するにあたり半導体層２１０に対してアライメントする必要があるところ、本実施形態では絶縁体部材２３４をアライメントマーク１６として利用することができる。これにより、下地構造に対する位置合わせ精度を確保しつつ、構造体２７４や開口部２７６を形成することができる。
【００８５】
その後、第１部品１００と第２部品２００との接合体をダイシングし、個々の半導体チップに分割する。
【００８６】
次いで、個片化した複数の半導体チップの各々を、パッケージ基板やリードフレーム等の支持体（図示せず）に接合する。
【００８７】
次いで、ワイヤボンディングにより、開口部２７６に露出する外部接続電極２６４と支持体に設けられた外部端子とをワイヤ２７８によって接続する（図１６）。
【００８８】
このように、本実施形態では、外部接続電極２６４を露出する開口部２７６を囲う絶縁体部２３０に、半導体層２１０とは別導電型の半導体領域２２４を接続し、これらによって開口部２７６の絶縁を確保している。したがって、本実施形態によれば、基板薄化工程における絶縁体部２３０での応力集中を回避し、半導体層２１０の欠損やクラックを防止することができる。これにより、半導体装置の良品率を低下することなく、外部接続電極２６４用の開口部２７６の絶縁性能を確保することができる。
【００８９】
また、本実施形態においては、半導体チップ領域１０を囲う絶縁体部２３２を、開口部２７６を囲う絶縁体部２３０と同様の構成としている。これにより、基板薄化工程における絶縁体部２３２での応力集中を回避し、半導体層２１０の欠損やクラックを防止することができる。
【００９０】
また、本実施形態においては、スクライブ領域１２に配されるアライメントマーク１６を、絶縁体部材２３４により構成している。絶縁体部材は、絶縁体部２３０，２３２と同時に形成されるＤＴＩであるが、半導体層２１０を貫通するように構成されており、アライメントマーク１６としての検知性を確保することができる。
【００９１】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について、図１７乃至図２３を用いて説明する。第１及び第２実施形態による半導体装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
【００９２】
はじめに、本実施形態による半導体装置の概略構成について、図１７を用いて説明する。図１７は、本実施形態による半導体装置の概略断面図である。図１７は、図１のＢ−Ｂ′線断面図である。
【００９３】
本実施形態による半導体装置は、図１７に示すように、半導体チップ領域１０の外周に沿って設けられた枠状の絶縁体部２３２が、アライメントマーク１６を構成する絶縁体部材２３４と同様の構造を有している。すなわち、絶縁体部２３２は、絶縁体部材２３４と同様、半導体層２１０を貫通するように設けられている。その他の点は、第２実施形態による半導体装置と同様である。なお、半導体層２１０の第１面２１２からＴ／２の深さにおける絶縁体部２３２及び絶縁体部材２３４の幅は、半導体層２１０の第１面２１２からＴ／２の深さにおける絶縁体部２３０の幅よりも広くなっている。
【００９４】
次に、本実施形態による半導体装置の製造方法について、図１８乃至図２３を用いて説明する。図１８乃至図２３は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００９５】
まず、図３に示す第１実施形態の製造方法と同様にして、接合前の第１部品１００を製造する。
【００９６】
また、第１部品１００とは別に、第２部品２００の基材として、半導体層２１０を用意する。半導体層２１０は、例えばシリコン基板であり、対向する一対の表面である第１面２１２と第２面２１４とを有する。半導体層２１０の導電型はＮ型及びＰ型のいずれでもよいが、ここではＮ型の半導体層２１０を想定して説明を行うものとする。
【００９７】
次いで、半導体層２１０の第１面２１２の上に、例えばＣＶＤ法により、例えば膜厚が０．５μｍ〜１．０μｍ程度の絶縁膜２１６を形成する。絶縁膜２１６の構成材料は、半導体装置において一般的に使用される絶縁材料の中から任意に選択しうる。例えば、絶縁膜２１６には、シリコン酸化膜やシリコン窒化膜等を適用可能である。絶縁膜２１６は、単層構造であってもよいし、前述の材料を組み合わせた積層構造であってもよい。
【００９８】
次いで、フォトリソグラフィ及びドライエッチングを用いて絶縁膜２１６及び半導体層２１０をパターニングし、絶縁膜２１６及び半導体層２１０に、溝２１８，２２０，２２２を形成する（図１８（ａ））。溝２１８は、外部接続電極２６４が設けられる領域の外周に沿った枠状の領域に設けられる。溝２２０は、半導体チップ領域１０の外周に沿った枠状の領域に設けられる。溝２２０は、アライメントマーク１６を構成するための溝であり、スクライブ領域１２に設けられる。
【００９９】
ここで、溝２１８の第１面２１２からの深さＤ１は、半導体層２１０の薄化後の厚さをＴとして、Ｔ／２＜Ｄ１＜Ｔの範囲に設定する。また、溝２２０，２２２の第１面２１２からの深さＤ２は、Ｔ≦Ｄ２の範囲に設定する。例えば、半導体層２１０の薄化後の厚さＴを３．０μｍとする場合、溝２１８の深さＤ１は２．６μｍ程度に設定し、溝２２０，２２２の深さＤ２は３．０μｍ以上に設定することができる。
【０１００】
深さの異なる溝２１８と溝２２０，２２２とは、別々に形成してもよいが、ドライエッチング時のマイクロローディング効果を利用することにより、同時に形成することも可能である。すなわち、溝２２０，２２２の幅を溝２１８の幅よりも広く設定することで、ドライエッチングの際のマイクロローディング効果によって、溝２２０，２２２部のエッチングレートを溝２１８部のエッチングレートよりも大きくすることができる。したがって、溝２２０，２２２の幅と溝２１８の幅とをエッチング条件に応じて適宜設定することにより、溝２１８の深さＤ１と溝２２０，２２２の深さＤ２とを上記の関係に設定することができる。
【０１０１】
なお、溝２２０、２２２の第１面２１２からの深さＤ２は、各々がＴ≦Ｄ２の関係を満たしていればよく、必ずしも同じである必要はない。また、溝２２０の幅と溝２２２の幅とは、必ずしも同じである必要はない。
【０１０２】
次いで、絶縁膜２１６をマスクとして半導体層２１０にイオン注入により不純物を導入し、半導体層２１０に設けられた溝２１８，２２０，２２２の底部の半導体層２１０内に、半導体層２１０とは逆導電型の半導体領域２２４を形成する（図１８（ｂ））。本実施形態では半導体層２１０としてＮ型を想定しているため、半導体領域２２４はＰ型となる。半導体領域２２４は、半導体層２１０の薄化後の厚さＴに相当する深さに少なくとも達していればよい。溝２１８の深さＤが２．６μｍの場合、半導体領域２２４の深さ方向の幅は、例えば０．４μｍ〜０．７μｍ程度に設定可能である。
【０１０３】
次いで、溝２１８，２２０，２２２内を含む絶縁膜２１６側の全面に、例えばＣＶＤ法により、絶縁膜２２６を形成する（図１８（ｃ））。絶縁膜２２６の構成材料は、半導体装置において一般的に使用される絶縁材料の中から任意に選択しうる。例えば、絶縁膜２２６には、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等を適用可能である。
【０１０４】
次いで、少なくとも半導体層２１０の溝２１８，２２０，２２２内に埋め込まれた絶縁膜２２６が残存するように、絶縁膜２１６上の絶縁膜２２６と、絶縁膜２１６と、を順次除去する（図１９（ａ））。絶縁膜２２６及び絶縁膜２１６の除去には、ＣＭＰ法、ウェットエッチング、ドライエッチング等を適用可能である。
【０１０５】
次いで、半導体層２１０の第１面２１２の側の表面部に、例えばＳＴＩ法等により、絶縁体部２２８を形成する。絶縁体部２２８は、半導体層２１０の第１面２１２に活性領域を画定する素子分離部を構成するほか、平面視において溝２１８，２２０，２２２と重なる領域に形成される。これにより、溝２１８が設けられた部分には、絶縁膜２２６と絶縁体部２２８とにより構成される絶縁体部２３０が形成される。また、溝２２０が設けられた部分には、絶縁膜２２６と絶縁体部２２８とにより構成される絶縁体部２３２が形成される。また、溝２２２が設けられた部分には、絶縁膜２２６と絶縁体部２２８とにより構成される絶縁体部材２３４が形成される（図１９（ｂ））。
【０１０６】
次いで、図５（ｂ）乃至図６（ｃ）に示す第１実施形態の製造方法と同様にして、ゲート電極２３６、層間絶縁膜２３８，２４４，２５０，２５６，２６６、配線層２４２，２４８，２５４，２６２，２７２、外部接続電極２６４等を形成する（図１９（ｃ））。
以上により、接合前の第２部品２００が完成する。
【０１０７】
次いで、このように形成した第１部品１００と第２部品２００とを、層間絶縁膜１３８側の面と層間絶縁膜２６６側の面とが向き合うように対向配置し、接合する。これにより、第１部品１００の配線１４４と第２部品２００の配線２７２とは、第１部品１００と第２部品２００との接合面３００において電気的に接続される（図２０）。
【０１０８】
次いで、第２部品２００の半導体層２１０を、絶縁体部２３２及び絶縁体部材２３４が露出する程度まで、第２面２１４の側から薄化する（図２１）。半導体層２１０の薄化には、バックグラインド、ＣＭＰ、エッチング等の方法を適用可能である。
【０１０９】
この際、絶縁体部２３０が設けられた溝２１８は絶縁体部２３２及び絶縁体部材２３４が設けられた溝２２０，２２２よりも浅いため、絶縁体部２３０は第２面２１４の側には露出しないが、これに接する半導体領域２２４が第２面２１４の側に露出する。また、半導体層２１０の薄化の際に第２面２１４の側には絶縁体部２３０が露出しないため、半導体層２１０の薄化工程における局所的な応力集中を抑制し、チッピングやクラックの発生を防止することができる。
【０１１０】
次いで、図８及び図９に示す第１実施形態の製造方法と同様にして、構造体２７４、開口部２７６を形成する（図２２）。
【０１１１】
この際、絶縁体部材２３４は半導体層２１０の第２面２１４の側に露出しており半導体製造装置における視認性が高いため、絶縁体部材２３４をアライメント用のマーク（アライメントマーク１６）として利用することができる。すなわち、構造体２７４内の各種構造体や開口部２７６を半導体製造装置により製造するにあたり半導体層２１０に対してアライメントする必要があるところ、本実施形態では絶縁体部材２３４をアライメントマーク１６として利用することができる。これにより、下地構造に対する位置合わせ精度を確保しつつ、構造体２７４や開口部２７６を形成することができる。
【０１１２】
その後、第１部品１００と第２部品２００との接合体をダイシングし、個々の半導体チップに分割する。
【０１１３】
この際、半導体チップ領域１０は、半導体層２１０を貫通する絶縁体部２３２によって囲われている。したがって、第１部品１００と第２部品２００との接合体をダイシングする際の衝撃によって半導体チップ領域１０内にチッピングやクラックが発生するのを防止することができる。
【０１１４】
次いで、個片化した複数の半導体チップの各々を、パッケージ基板やリードフレーム等の支持体（図示せず）に接合する。
【０１１５】
次いで、ワイヤボンディングにより、開口部２７６に露出する外部接続電極２６４と支持体に設けられた外部端子とをワイヤ２７８によって接続する（図２３）。
【０１１６】
このように、本実施形態では、外部接続電極２６４を露出する開口部２７６を囲う絶縁体部２３０に、半導体層２１０とは別導電型の半導体領域２２４を接続し、これらによって開口部２７６の絶縁を確保している。したがって、本実施形態によれば、基板薄化工程における絶縁体部２３０での応力集中を回避し、半導体層２１０の欠損やクラックを防止することができる。これにより、半導体装置の良品率を低下することなく、外部接続電極２６４用の開口部２７６の絶縁性能を確保することができる。
【０１１７】
また、本実施形態においては、半導体チップ領域１０を囲う絶縁体部２３２を、半導体層２１０を貫通するように形成しているため、半導体チップ領域１０の半導体層２１０とスクライブ領域１２の半導体層２１０とを完全に分離することができる。これにより、ダイシング時の衝撃による半導体チップ領域１０の欠損やクラックを防ぐことができる。
【０１１８】
また、本実施形態においては、スクライブ領域１２に配されるアライメントマーク１６を、絶縁体部材２３４により構成している。絶縁体部材は、絶縁体部２３０，２３２と同時に形成されるＤＴＩであるが、半導体層２１０を貫通するように構成されており、アライメントマーク１６としての検知性を確保することができる。
【０１１９】
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
【０１２０】
また、上記実施形態では、第２部品２００側の第４配線層により外部接続電極２６４を構成したが、配線構造体２８０を構成する他の配線層により外部接続電極２６４を構成するようにしてもよい。また、外部接続電極２６４は、必ずしも第２部品２００側の配線層により構成する必要はなく、第１部品１００側の配線構造体１５０を構成するいずれかの配線層により構成するようにしてもよい。
【０１２１】
また、上記実施形態では、半導体ウェーハをダイシングすることによってスクライブ領域１２に配されたアライメントマーク１６が除去される場合を例示したが、半導体ウェーハを個片化した後にアライメントマーク１６が残存していてもよい。
【０１２２】
また、上記実施形態で説明した半導体装置の構成は、特に限定されるものではなく、ロジックデバイス、メモリデバイス、撮像デバイス等、種々の半導体装置に適用可能である。また、上記実施形態で説明した半導体装置は、種々の電子機器に適用可能である。電子機器は、特に限定されるものではなく、例えば、デジタルスチルカメラ、ビデオカメラ、スマートフォン、パーソナルコンピュータ、家電製品（ＩｏＴ）等を例示することができる。
【０１２３】
また、上記実施形態で説明した半導体装置は、移動装置を備えた輸送機器に適用することも可能である。例えば、輸送機器は、上記実施形態で説明した半導体装置から出力された信号に基づいて移動装置を制御する制御装置を備えることができる。例えば、半導体装置が固体撮像装置の場合にあっては、光電変換素子から出力された信号に基づいて対象物までの距離等を算出し、算出した距離等に基づいて移動装置を制御するように構成可能である。移動装置は、特に限定されるものではなく、例えば、エンジン、モータ、車輪、プロペラ等の動力源や推進機構を例示することができる。輸送機器は、特に限定されるものではなく、例えば、飛行機、車両、船舶等を例示することができる。
【０１２４】
これら機器は、上記実施形態で説明した半導体装置と、半導体装置から出力される信号を処理する信号処理装置と、を含んで構成されうる。
【０１２５】
また、本明細書中の各用語は、本発明を説明する目的で用いられたものに過ぎず、その均等物をも含み得、本発明は、その用語の厳密な意味に限定されるものでない。
【０１２６】
なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【０１２７】
１０…半導体チップ領域
１２…スクライブ領域
１４…半導体素子部
１６…アライメントマーク
１００…第１部品
１１０，２１０…半導体層
２００…第２部品
２２４…半導体領域
２３０，２３２…絶縁体部
２３４…絶縁体部材
２６４…外部接続電極
２７４…構造体
２７６…開口部
３００…接合面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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