(57)【要約】【課題】ＮＯＲ型メモリデバイスおよびその製造方法を提供する。【解決手段】本発明はＮＯＲ型メモリデバイスに関し、ＮＯＲ型メモリデバイスは、半導体基板上に形成された複数ビット線、複数第１分離帯域、複数第２分離帯域、第１および第２分離帯域の間に形成された複数メモリユニット、複数ワード線、および第１分離帯域と第２分離帯域の上に形成された接地層を含む。半導体基板は、縦方向、横方向、縦方向に沿った複数列、および横方向に沿った複数行を規定する。第１分離帯域と第２分離帯域は縦方向に沿って伸びる。各メモリユニットは、1つの列と1つの行に対応する。各第１分離帯域の一側に位置するメモリユニットは、第１分離帯域の他側に位置するメモリユニットと互いに交錯する配置になっている。【選択図】図８
2020181979.tif 000002
【特許請求の範囲】
【請求項１】
ＮＯＲ型メモリデバイスであって、
半導体基板、複数ビット線、複数第１分離帯域、複数第２分離帯域、複数積層帯域、複数メモリユニット、複数第１サブビット線、複数第２ビット線、複数ワード線、第２絶縁層、複数接地スルーホールコンタクトおよび接地層を含み、
前記半導体基板は、縦方向、横方向、法線方向、縦方向に沿った複数列、および横方向に沿った複数行を規定し、
前記複数ビット線は、前記半導体基板に形成されており、各ビット線は、
前記複数行のうちの１つ行に対応し、前記対応する行に沿って延びており、
前記複数第１分離帯域は、前記複数ビット線上に形成され、縦方向に沿って延びており、各第１分離帯域は、第１垂直縁部および第２垂直縁部を有し、
前記複数第２分離帯域は前記複数ビット線上に形成され、縦方向に沿って延びており、各第２分離帯域には、第３垂直縁部と第４垂直縁部を有し、前記複数第１分離帯域と前記複数第２分離帯域は交互に配置されており、
前記複数積層帯域は、前記複数ビット線上に形成された第１半導体層、前記第１半導体層上に形成された第１絶縁層、および前記第１絶縁層上に形成された第２半導体層からなり、各積層帯域は、前記複数第1分離帯域のうちの1つの第1分離帯域と前記複数第２分離帯域のうちの1つの第２分離帯域に対応し、そして、前記対応する第１分離帯域と前記対応する第２分離帯域の間に位置し、各積層帯域は複数凹部を有し、前記複数凹部は前記第１絶縁層に形成され、対応する第２分離帯域の前記第３垂直縁部または前記第４垂直縁部に面し、各第1分離帯域の一側に位置する前記凹部と前記第1分離帯域の他側に位置する前記凹部は交錯する配置になっており、各凹部は、複数列の1つと複数行の1つに対応し、
前記複数メモリユニットは、各メモリユニットが前記凹部の1つに対応し、半導体材料で形成されたピラーを含み、各ピラーは前記対応する凹部に合わせて、横方向に伸び、各ピラーには法線方向に平行するベース面、前記ベース面の反対側の円錐面、前記法線方向に垂直する第１上面、前記第１上面の反対側の底面、前記ベース面と円錐面に隣接する正面、および前記正面の反対側の背面があり、各ピラーでは、第１細長いセクションが前記第１上面、前記ベース面、前記正面および前記背面の間に挟まれてソース領域を形成し、第２細長いセクションは、前記底面、前記ベース面、前記正面、および前記背面の間に挟まれ、ドレイン領域を形成し、プレート部が前記ベース面に配置され、チャンネル領域が前記第１細長いセクションと前記第２細長いセクションの間に形成され、前記ピラーの他部分の1つは、本体領域を形成し、各メモリユニットは、対応する前記半導体材料で形成された前記ピラーの前記ベース面を覆うゲート酸化物/ゲート誘電体多層構造および前記ゲート酸化物/ゲート誘電体多層構造を覆うゲート導体を含み、
前記複数第１サブビット線では、各第１サブビット線は前記第１半導体層に形成され、前記複数メモリユニットうちの１つメモリユニットおよび前記複数ビット線のうちの１つビット線に対応し、前記対応するメモリユニットの前記ドレイン領域と前記対応するビット線との間に接続され、
前記複数第２サブビット線では、各第２サブビット線は前記第２半導体層に形成され、各第２サブビット線は前記複数メモリユニットのうちの１つメモリユニットに対応し、前記対応するメモリユニットの前記ソース領域に接続され、
前記複数ワード線では、各ワード線は前記複数列のうちの1つ列に対応し、前記対応する列に沿って配置された前記ゲート導体に接続され、
前記第２絶縁層は、前記第２半導体層、前記複数第１分離帯域、および前記複数第２分離帯域に形成され、
前記複数接地スルーホールコンタクトでは、各接地スルーホールコンタクトは前記複数第２サブビット線のうちの1つ第２サブビット線に対応し、そして、前記第２絶縁層を貫通し、前記対応する第２サブビット線を接続するように形成され、
前記第３絶縁層は、前記第２絶縁層および前記複数接地スルーホールコンタクトに形成され、
前記接地層は、前記第２絶縁層に形成され、前記複数接地スルーホールコンタクトのすべての接地スルーホールコンタクトに接続されることを特徴とする、ＮＯＲ型メモリデバイス。
【請求項２】
各ベース面は、平坦面、凸面、または凹面であり、各メモリユニットにおいて、前記半導体材料で形成された前記ピラーの前記第１上面、前記ゲート酸化物/ゲート誘電体多層構造の1つの第２上面、および前記ゲート導体の第３上面で構成される結合面は、半楕円形、半円形、三角形、親指形、台形からなるグループのうちから１つ選択されたものを表すことを特徴とする、請求項１に記載のＮＯＲ型メモリデバイス。
【請求項３】
前記ＮＯＲ型メモリデバイスのユニットサイズは、プロセスフィーチャサイズの平方の３．５倍に等しいことを特徴とする、請求項１に記載のＮＯＲ型メモリデバイス。
【請求項４】
ＮＯＲ型メモリデバイスはさらに第３絶縁層および複数接続線を含み、
前記第３絶縁層は、前記半導体基板および前記複数ビット線を覆うように形成され、
前記複数接続線では、各接続線は前記複数第１サブビット線のうちの１つの第１サブビット線および前記複数ビット線のうちの１つビット線に対応し、そして、前記第３絶縁層を貫通して、前記対応する第１サブビット線と前記対応するビット線との間に接続されるように形成されることを特徴とする、請求項１に記載のＮＯＲ型メモリデバイス。
【請求項５】
ＮＯＲ型メモリデバイスであって、
半導体基板、接地層、複数第１分離帯域、複数第２分離帯域、複数積層帯域、複数メモリユニット、複数第１サブビット線、複数第２ビット線、複数ワード線、第２絶縁層、複数接地スルーホールコンタクト、および複数ビット線を含み、
前記半導体基板は、縦方向、横方向、法線方向、縦方向に沿った複数列、および横方向に沿った複数行を規定し、
前記接地層は、前記半導体基板に形成され、  
前記複数第１分離帯域は、前記接地層に形成され、縦方向に沿って延びており、各第１分離帯域は、第１垂直縁部および第２垂直縁部を有し、
前記複数第２分離帯域は前記接地層に形成され、縦方向に沿って延びており、各第２分離帯域には、第３垂直縁部と第４垂直縁部を有し、前記複数第１分離帯域と前記複数第２分離帯域は交互に配置されており、
前記複数積層帯域は、前記接地層に形成された第１半導体層、前記第１半導体層に形成された第１絶縁層および前記第１絶縁層に形成された第２半導体層からなり、各積層帯域は、前記複数第1分離帯域のうちの1つ第1分離帯域と前記複数第２分離帯域のうちの1つ第２分離帯域に対応し、そして、前記対応する第１分離帯域と前記対応する第２分離帯域の間に位置し、各積層帯域は複数凹部を有し、前記複数凹部は前記第１絶縁層に形成され、そして、対応する第２分離帯域の前記第３垂直縁部または前記第４垂直縁部に面し、各第1分離帯域の一側に位置する前記凹部と前記第1分離帯域の他側に位置する前記凹部は交錯する配置になっており、各凹部は、複数列の1つと複数行の1つに対応し、
前記複数メモリユニットは、各メモリユニットが前記凹部の1つに対応し、半導体材料で形成されたピラーを含み、各ピラーは前記対応する凹部に合わせて、横方向に伸び、各ピラーには法線方向に平行するベース面、前記ベース面の反対側の円錐面、前記法線方向に垂直する第１上面、前記第１上面の反対側の底面、前記ベース面と円錐面に隣接する正面、および前記正面の反対側の背面があり、各ピラーでは、第１細長いセクションが前記第１上面、前記ベース面、前記正面および前記背面の間に挟まれてドレイン領域を形成し、第２細長いセクションは前記底面、前記ベース面、前記正面、および前記背面の間に挟まれ、ソース領域を形成し、プレート部が前記ベース面に配置され、前記第１細長いセクションと前記第２細長いセクションの間にチャンネル領域が形成され、前記ピラーの他の部分の1つは、本体領域を形成し、各メモリユニットは、対応する前記半導体材料で形成された前記ピラーの前記ベース面を覆うゲート酸化物/ゲート誘電体多層構造および前記ゲート酸化物/ゲート誘電体多層構造を覆うゲート導体を含み、
前記複数第１サブビット線では、各第１サブビット線は前記第１半導体層に形成され、各第１サブビット線は前記複数メモリユニットのうちの１つメモリユニットに対応し、そして、前記対応するメモリユニットの前記ソース領域と接地層の間に接続され、
前記複数第２サブビット線では、各第２サブビット線は前記第２半導体層に形成され、各第２サブビット線は前記複数メモリユニットのうちの１つメモリユニットに対応し、そして、前記対応するメモリユニットの前記ドレイン領域に接続され、
前記複数ワード線では、各ワード線は前記複数列のうちの1つ列に対応し、前記対応する列に沿って配置された前記ゲート導体に接続され、
前記第２絶縁層は、前記第２半導体層、前記複数第１分離帯域、および前記複数第２分離帯域に形成され、
前記複数接地スルーホールコンタクトでは、各接地スルーホールコンタクトは前記複数第２サブビット線のうちの1つ第２サブビット線に対応し、そして、前記第２絶縁層を貫通し、前記対応する第２サブビット線を接続するように形成され、
前記複数ビット線は、前記第２絶縁層に形成されており、各ビット線は、
前記複数行のうちの１つ行に対応し、各ビット線は前記対応する行に沿って延びており、前記対応する行に沿って配置された前記ビット線スルーホールコンタクトにせつぞくされることを特徴とする、ＮＯＲ型メモリデバイス。
【請求項６】
各ベース面は、平坦面、凸面、または凹面であり、各メモリユニットにおいて、前記半導体材料で形成された前記ピラーの前記第１上面、前記ゲート酸化物/ゲート誘電体多層構造の1つの第２上面、および前記ゲート導体の第３上面で構成される結合面は、半楕円形、半円形、三角形、親指形、台形からなるグループのうちから１つ選択されたものを表すことを特徴とする、請求項５に記載のＮＯＲ型メモリデバイス。
【請求項７】
前記ＮＯＲ型メモリデバイスのユニットサイズは、プロセスフィーチャサイズの平方の３．５倍に等しいことを特徴とする、請求項５に記載のＮＯＲ型メモリデバイス。
【請求項８】
ＮＯＲ型メモリデバイスはさらに第３絶縁層および複数接続線を含み、
前記第３絶縁層は、前記接地層を覆うように形成され、前記複数第１分離帯域、前記複数第２分離帯域と前記接地層の間に形成され、
前記複数接続線では、各接続線は前記複数第１サブビット線のうちの１つの第１サブビット線に対応し、そして、前記第３絶縁層を貫通して、前記対応する第１サブビット線と前記接地層との間に接続されるように形成されることを特徴とする、請求項５に記載のＮＯＲ型メモリデバイス。
【請求項９】
ＮＯＲ型メモリデバイスの製造方法には、以下のステップが含まれ、
（ａ）半導体基板上に複数ビット線を形成し、前記半導体基板は、縦方向、横方向、法線方向、前記縦方向に沿った複数列、および前記横方向に沿った複数行を規定し、各ビット線は、前記複数行のうちの１つ行に対応し、そして、前記対応する行に沿って延び、
（ｂ）前記複数ビット線に第１半導体層を形成し、
（ｃ）前記第１半導体層上に第１絶縁層を形成し、
（ｄ）前記第１絶縁層上に第２半導体層を形成し、
（ｅ）前記縦方向に平行する複数第１溝を形成し、前記複数第１溝は、前記第１半導体層、前記第１絶縁層、および前記第２半導体層を貫通し、各第１溝は、第１垂直側壁、第２垂直側壁、および複数内側に突出する突起を有し、前記第１垂直側壁の前記突起は、前記第２垂直側壁の前記突起と互いに交錯する配置になっており、
（ｆ）複数第1分離帯域を形成し、各第１分離帯域は、前記複数第１溝のうちの１つ第１溝で満たされ、その結果、複数積層帯域と前記複数第１分離帯域は交互に配置され、前記複数積層帯域は、前記第１半導体層、前記第１絶縁層、および前記第２半導体層から構成され、
（ｇ）前記縦方向に平行する複数第２溝を形成し、各第２溝は、前記積層帯域のうちの１つ積層帯域一部に形成され、前記第１半導体層、前記第１絶縁層および前記第２半導体層を貫通し、各第２溝は、第３垂直側壁と第４垂直側壁を有し、
（ｈ）各第２溝の前記第３垂直側壁および前記第４垂直側壁の前記第１半導体層および前記第２半導体層を部分的にドーピングし、前記第１半導体層上に複数第１導電部を形成し、および前記第２半導体層に複数第２導電部を形成し、各第１導電部および各第２導電部は、前記複数突起のうちの１つに対応し、
（ｉ）前記第一絶縁層の複数残余部分を除去し、各残余部分は前記複数突起のうちの１つの突起に対応するので、各第２溝の前記第３垂直側壁および前記第４垂直側壁に複数凹部が形成され、各第1分離帯域の一側の前記凹部と前記第1分離帯域の他側の前記凹部は互い交錯する配置になっており、各凹部は、前記複数列の1つと前記複数行の1つに対応し、
（ｊ）半導体材料で形成された複数ピラーを形成し、前記半導体材料から形成された各ピラーは、前記凹部の1つと連携し、前記横方向に延び、各ピラーには前記法線方向に平行するベース面、前記ベース面の反対側の円錐面、前記法線方向に垂直する第１上面、前記第１上面の反対側の底面、前記ベース面と前記円錐面に隣接する正面および前記正面の反対側の背面があり、各ピラーにおいて、第１細長いセクションは、前記第１上面、前記ベース面、前記正面、および前記背面の間に挟まれ、独自のソース領域を形成し、第２細長いセクションは、前記底面、前記ベース面、前記正面、および前記背面の間に挟まれて、ドレイン領域を形成し、プレート部は前記ベース面に配置され、チャンネル領域が前記第１細長いセクションと前記第２細長いセクションの間にチャンネル領域が形成され、前記ピラーの他部分の1つは、本体領域を形成し、各第１導電部は、複数第１サブビット線のうちの１つ第１サブビット線として機能し、各第１ビット線は、前記複数ピラーのうちの１つピラーおよび前記複数ビット線のうちの１つビット線に対応し、前記対応するピラーの前記ドレイン領域と対応する前記ビット線との間に接続され、各第２導電部は、複数第２サブビット線のうちの１つ第２サブビット線として機能し、各第２サブビット線は、前記複数ピラーのうちの１つピラーに対応し、前記対応するピラーの前記ソース領域に接続され、
（ｋ）複数ゲート酸化物/ゲート誘電体多層構造を形成し、各ゲート酸化物/ゲート誘電体多層構造は、前記半導体材料によって形成された前記複数ピラーのうちの1つのピラーの前記ベース面を覆い、
（ｌ）複数導体層を形成し、各導体層は、前記複数第２溝のうちの１つ第２溝の前記第３垂直側壁および前記第４垂直側壁のうちの１つを覆い、
（ｍ）前記複数導体層を部分的にエッチングして、複数ゲート導体と複数ワード線を形成し、各ゲート導体は、前記複数ゲート酸化物/ゲート誘電体多層構造のうちの1つゲート酸化物/ゲート誘電体多層構造を覆い、各ワード線は、前記複数列のうちの1つ列に対応し、前記対応する列に沿って配置された前記ゲート導体に接続され、
（ｎ）複数第２分離帯域を形成し、各第２分離帯域が前記複数第２溝のうちの１つ第２溝で充填され、
（ｏ）前記第２半導体層、前記複数第１分離帯域、および前記複数第２分離帯域に第２絶縁層を形成し、
（ｐ）複数接地スルーホールコンタクトを形成し、各接地スルーホールコンタクトは、前記複数第２サブビット線のうちの１つ第２サブビット線に対応し、そして、前記第２絶縁層を貫通してから、前記対応する第２サブビット線を接続するように形成され、
（ｑ）前記第２絶縁層に形成された接地層は、前記複数接地スルーホールコンタクトのすべての接地スルーホールコンタクトを接続することを特徴とする、ＮＯＲ型メモリデバイスの製造方法。
【請求項１０】
各ベース面は、平坦面、凸面、または凹面であり、前記半導体材料から形成された前記ピラーの1つの前記第１上面、前記ピラーの前記ベース面を覆う前記ゲート酸化物/ゲート誘電体多層構造の1つの第２上面、および前記ゲート酸化膜/ゲート誘電体層構造を覆う前記ゲート導体の第３上面で構成される複合表面は、半楕円形、半円形、三角形、親指形、台形からなるグループのうちの１つから選択されることを特徴とする、請求項９に記載のＮＯＲ型メモリデバイスの製造方法。
【請求項１１】
請求項９に記載の方法において、ステップ（ａ）と（ｂ）との間は以下のステップをさらに含み、
半導体基板と複数ビット線を覆う第３絶縁層を形成し、そして
前記複数行のうちの1つ行と前記複数列のうちの２つ列にそれぞれ対応する複数導電性パッドを形成し、そして、前記対応する行と前記対応する２つ列に形成され、前記第３絶縁層を貫通し、前記対応する行に沿った前記ビット線を接続するように形成され、ステップ（ｇ）において、前記第２溝内の導電パッドの一部が除去されて、前記導電パッドが複数接続線に変化し、各接続線は、前記複数第１サブビット線のうちの１つ第１サブビット線および前記複数ビット線のうちの１つビット線に対応し、前記対応する第１サブビット線および 前記対応するビット線の間に接続されていることを特徴とする、請求項９に記載のＮＯＲ型メモリデバイスの製造方法。
【請求項１２】
ＮＯＲ型メモリデバイスの製造方法には、以下のステップが含まれ、
（a）半導体基板上に複数ビット線を形成し、前記半導体基板は、縦方向、横方向、法線方向、前記縦方向に沿った複数列、および前記横方向に沿った複数行を規定し、各ビット線は、前記複数行のうちの１つの行に対応し、そして、前記対応する行に沿って延び、
（ｂ）前記接地層に第１半導体層を形成し、
（ｃ）前記第１半導体層上に第１絶縁層を形成し、
（ｄ）前記第１絶縁層上に第２半導体層を形成し、
（e）前記縦方向に平行する複数第１溝を形成し、前記複数第１溝は、前記第１半導体層、前記第１絶縁層、および前記第２半導体層を貫通し、各第１溝は、第１垂直側壁、第２垂直側壁、および複数内側に突出する突起を有し、前記第１垂直側壁の前記突起は、前記第２垂直側壁の前記突起と互いに交錯する配置になっており、
（f）複数第1分離帯域を形成し、各第１分離帯域は、前記複数第１溝のうちの１つの第１溝で満たされ、その結果、複数積層帯域と前記複数第１分離帯域は交互に配置され、前記複数積層帯域は、前記第１半導体層、前記第１絶縁層、および前記第２半導体層から構成され、
（g）前記縦方向に平行する複数第２溝を形成し、各第２溝は、前記積層帯域のうちの１つ積層帯域一部に形成され、前記第１半導体層、前記第１絶縁層および前記第２半導体層を貫通し、各第２溝は、第３垂直側壁と第４垂直側壁を有し、
（ｈ）各第２溝の前記第３垂直側壁および前記第４垂直側壁の前記第１半導体層および前記第２半導体層を部分的にドーピングし、前記第１半導体層上に複数第１導電部を形成し、および前記第２半導体層に複数第２導電部を形成し、各第１導電部および各第２導電部は、前記複数突起のうちの１つに対応し、
（i）前記第一絶縁層の複数残余部分を除去し、各残余部分は前記複数突起のうちの１つの突起に対応するので、各第２溝の前記第３垂直側壁および前記第４垂直側壁に複数凹部が形成され、各第1分離帯域の一側の前記凹部と前記第1分離帯域の他側の前記凹部は互い交錯する配置になっており、各凹部は、前記複数列の1つと前記複数行の1つに対応し、
（j）半導体材料で形成された複数ピラーを形成し、前記半導体材料から形成された各ピラーは、前記凹部の1つと連携し、前記横方向に延び、各ピラーには前記法線方向に平行するベース面、前記ベース面の反対側の円錐面、前記法線方向に垂直する第１上面、前記第１上面の反対側の底面、前記ベース面と前記円錐面に隣接する正面および前記正面の反対側の背面があり、各ピラーにおいて、第１細長いセクションは、前記第１上面、前記ベース面、前記正面、および前記背面の間に挟まれ、独自のドレイン領域を形成し、第２細長いセクションは前記底面、前記ベース面、前記正面、および前記背面の間に挟まれて、ソース領域を形成し、プレート部は前記ベース面に配置され、チャンネル領域が前記第１細長いセクションと前記第２細長いセクションの間にチャンネル領域が形成され、前記ピラーの他の部分の1つは、本体領域を形成し、各第１導電部は、複数第１サブビット線のうちの１つの第１サブビット線として機能し、各第１ビット線は、前記複数ピラーうちの１つのピラーに対応し、しかも前記対応するピラーの前記ソース領域と前記接地層との間に接続され、各第２導電部は、複数第２サブビット線のうちの１つの第２サブビット線として機能し、各第２サブビット線は、前記複数ピラーのうちの１つのピラーに対応し、前記対応するピラーの前記ドレイン領域に接続され、
（k）複数ゲート酸化物/ゲート誘電体多層構造を形成し、各ゲート酸化物/ゲート誘電体多層構造は、前記半導体材料によって形成された前記複数ピラーのうちの1つのピラーの前記ベース面を覆い、
（ｌ）複数導体層を形成し、各導体層は、前記複数第２溝のうちの１つの第２溝の前記第３垂直側壁および前記第４垂直側壁のうちの１つを覆い、
（m）前記複数導体層を部分的にエッチングして、複数ゲート導体と複数ワード線を形成し、各ゲート導体は、前記複数ゲート酸化物/ゲート誘電体多層構造のうちの1つのゲート酸化物/ゲート誘電体多層構造を覆い、各ワード線は、前記複数列のうちの1つの列に対応し、前記対応する列に沿って配置された前記ゲート導体に接続され、
（ｎ）複数第２分離帯域を形成し、各第２分離帯域が前記複数第２溝のうちの１つの第２溝で充填され、
（ｏ）前記第２半導体層、前記複数第１分離帯域、および前記複数第２分離帯域に第２絶縁層を形成し、
（ｐ）複数ビット線スルーホールコンタクトを形成し、各ビット線スルーホールコンタクトは、前記複数第２サブビット線のうちの１つの第２サブビット線に対応し、そして、前記第２絶縁層を貫通してから、前記対応する第２サブビット線を接続するように形成され、
（ｑ）前記第２絶縁層には複数ビット線が形成され、各ビット線は複数行のうちの１つの行に対応し、各ビット線は前記対応する行に沿って延び、前記対応する行に沿って配置された前記ビット線スルーホールコンタクトを接続することを特徴とする、ＮＯＲ型メモリデバイスの製造方法。
【請求項１３】
各ベース面は、平坦面、凸面、または凹面であり、前記半導体材料から形成された前記ピラーの1つの前記第１上面、前記ピラーの前記ベース面を覆う前記ゲート酸化物/ゲート誘電体多層構造の1つの第２上面、および前記ゲート酸化膜/ゲート誘電体層構造を覆う前記ゲート導体の第３上面で構成される複合表面は、半楕円形、半円形、三角形、親指形、台形からなるグループのうちの１つから選択されることを特徴とする、請求項１２に記載のＮＯＲ型メモリデバイスの製造方法。
【請求項１４】
請求項１２に記載の方法において、ステップ（ａ）とステップ（ｂ）との間に以下のステップをさらに含み、
前記接地層を覆う第３絶縁層を形成し、そして、
複数導電性パッドを形成し、各導電性パッドは前記複数行のうちの1つ行と前記複数列のうちの２つ列に対応し、前記対応する行と前記対応する２つ列に形成され、そして、前記第３絶縁層を貫通してから接地層に沿って接触するように形成され、ステップ（ｇ）において、前記第２溝内の導電パッドの一部が除去されて、前記導電パッドが複数接続線に変化し、各接続線は、前記複数第１サブビット線のうちの１つ第１サブビット線に対応し、そして、前記対応する第１サブビット線と前記接地層の間に接続されることを特徴とする、請求項１２に記載のＮＯＲ型メモリデバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＯＲ型メモリデバイスおよびその製造方法に関し、特に、複数垂直電流型の扇形電界効果トランジスター（fan-shaped field effect transistor, FanFET）を含むＮＯＲ型メモリデバイスおよびその製造方法に関する。
【背景技術】
【０００２】
図１および図２を参照すると、これらの図式は、米国特許公開第２０１２０１２３０６０Ａ１号によって開示された垂直電流型の扇形電界効果トランジスター１を概略的に示している。図１は、垂直電流型の扇形電界効果トランジスター１の外観図である。図２は、図１の線A-Aに沿った垂直電流型の扇形電界効果トランジスター１の断面図である。
【０００３】
図１および図２に示すように、従来技術の垂直電流型の扇形電界効果トランジスター１は、半導体材料で形成されたピラー１０、ゲート誘電体層１２、およびゲート導体１４を含む。半導体材料で形成されたピラー１０は、半導体基板（図１および図２には図示せず）の横方向Ｔに延びている。半導体基板１０は、図１に示すように法線方向Ｎと縦方向Ｌを規定する。
【０００４】
半導体材料で形成されたピラー１０は、半導体基板の横方向Ｔに垂直なベース面１００、ベース面の反対側の円錐面１０１、平行する横方向Ｔの上面１０２、上面１０２の反対側の底面１０３、隣接するベース面１００と円錐面１０１の正面１０４、および正面１０４の反対側の背面１０５を有する。半導体材料で形成されたピラー１０では、第１細長いセクション１０６がベース面１００、正面１０４、上面１０２、および背面１０５の間に挟まれて、ソース領域を形成する。第２細長いセクション１０７は、ベース面１００、正面１０４、背面１０５、および底面１０３の間に挟まれて、ドレイン領域を形成する。プレート部１０８は、ベース面１００に配置され、第１細長いセクション１０６と第２細長いセクション１０７との間にチャンネル領域を形成する。半導体材料で形成されたピラー１０の他の部分は、本体領域を形成する。ゲート誘電体層１２は、半導体材料で形成されたピラー１０のベース面１００を覆うように形成されている。ゲート導体１４は、ゲート誘電体層１２を覆うように形成される。
【０００５】
明らかに、垂直電流型の扇形電界効果トランジスター１では、半導体材料で形成されたピラー１０は、半導体基板の横方向Ｔに沿って延びている。また、ソース領域を形成する第１細長部１０６とドレイン領域を形成する第２細長部１０７とは、半導体材料で形成されたピラー１０の上下に対向配置されている。
【０００６】
より小さいサイズを達成するために、先行技術のＮＯＲ型メモリデバイスは、様々な垂直トランジスターを使用する。このように、接地層の下または上にスタックされた垂直トランジスターを使用することにより、ＮＯＲ型メモリデバイスは、４Ｆ２のユニットサイズを持つことができる。Fはプロセスフィーチャサイズ（つまり、最小リソグラフィフィーチャサイズ）である。しかし４Ｆ２のユニットサイズはすでにこれらの従来技術のＮＯＲ型メモリデバイスの限界である。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって、本発明が解決しようとする技術的課題は、複数垂直電流型扇形電界効果トランジスターを含むＮＯＲ型メモリデバイスおよびＮＯＲ型メモリデバイスの製造方法を提供することである。特に、本発明によるＮＯＲ型メモリデバイスは、４Ｆ２より小さいユニットサイズを有し得る。
【課題を解決するための手段】
【０００８】
本発明の実施形態によるＮＯＲ型メモリデバイスは、半導体基板と、複数ビット線と、複数第１分離帯域と、複数第２分離帯域と、複数積層帯域と、複数メモリユニットと、複数第１サブビット線と、複数第２サブビット線と、複数ワード線と、複数接地スルーホールコンタクトと、接地層とを含む。半導体基板は、縦方向、横方向、法線方向、半導体基板の縦方向に沿った複数列、および半導体基板の横方向に沿った複数行を規定する。複数ビット線が半導体基板上に形成され、各ビット線は複数行のうちの１つに対応し、対応する行に沿って延びる。複数第１分離帯域が複数ビット線上に形成され、半導体基板の縦方向に沿って延び、各第1分離帯域は、独自の第1垂直縁部と独自の第２垂直縁部を備える。複数第２分離帯域が複数ビット線上に形成され、半導体基板の縦方向に沿って延び、各第２分離帯域は、独自の第３垂直縁部と独自の第４垂直縁部を備える。複数第１分離帯域と複数第２分離帯域は交互に配置されている。複数積層帯域は、複数ビット線上に形成された第１半導体層、第１半導体層上に形成された第１絶縁層、および第１絶縁層上に形成された第２半導体層からなる。各積層帯域は、複数第１分離帯域の１つおよび複数第２分離帯域の１つに対応し、対応する第１分離帯域と対応する第２分離帯域の間に配置される。各積層帯域は、複数凹部を有し、複数凹部は第１絶縁層に形成され、対応する第２分離帯域の第３垂直縁部または第４垂直縁部に面する。各第１分離帯域の一側の凹部と第１分離帯域の他側の凹部は交錯する配置になっている。
各凹部は、複数列のうちの1つおよび複数行のうちの1つに対応する。
各メモリユニットは、凹部の１つに対応し、半導体材料で形成されたピラーを含む。各ピラーは、対応する凹部と協働し、半導体基板の横方向に沿って延伸する。各ピラーには、それぞれ、半導体基板の法線方向に平行するベース面、ベース面の反対側の円錐面、半導体基板の法線方向に垂直する第１上面、第１上面の反対側の底面、ベース面と円錐面に隣接する正面および正面の反対側の背面を有する。半導体材料で形成された各ピラーでは、第１細長いセクションは、第１上面、ベース面、正面、および背面の間に挟まれて、ソース領域を形成する。第２細長いセクションは、底面、ベース面、正面および背面の間に挟まれて、ドレイン領域を形成する。プレート部は、ベース面に配置され、第１細長いセクションと第２細長いセクションの間に配置され、チャンネル領域を形成する。ピラーの他の部分は、本体領域を形成する。
各メモリユニットには、それぞれ、対応する半導体材料で形成されたピラーのベース面を覆うゲート酸化物（つまり、スルーホール酸化物）/ゲート誘電体多層構造と、ゲート酸化物/ゲート誘電体多層構造を覆うゲート導体とを含む。個々の第１サブビット線は、第１半導体層に形成され、複数メモリユニットの中の１つおよび複数ビット線の中の１つに対応する。各第１サブビット線は、対応するメモリユニットのドレイン領域と対応するビット線との間に接続されている。個々の第２サブビット線は、第２半導体層に形成され、複数メモリユニットのうちの１つに対応する。それぞれの第２サブビット線は、対応するメモリユニットのソース領域に接続され、各ワード線は複数列の1つに対応し、対応する列に沿って配置されたゲート導体を接続する。本発明の第１実施形態によるＮＯＲ型メモリデバイスは、第２絶縁層をさらに含む。第２絶縁層は、第２半導体層、複数第１分離帯域、および複数第２分離帯域上に形成される。
各接地スルーホールコンタクトは、複数第２サブビット線の１つの第２サブビット線に対応し、第２絶縁層を貫通して対応する第２サブビット線を接続するように形成される。接地層は、すべての接地スルーホールコンタクトを接続するために第２絶縁層上に形成される。
【０００９】
具体的な実施形態では、半導体材料で形成されたピラーのベース面は、平坦面、凸面、凹面などであってもよい。
【００１０】
具体的な実施形態では、各メモリユニットにおいて、半導体材料で形成されたピラーの第１上面、ゲート酸化物／ゲート誘電体多層構造の第２上面、およびゲート導体の第３上面で構成される複合面は、半楕円形、半円形、三角形、親指形、または台形等の形状をとることができる。
【００１１】
理論的には、本発明によるＮＯＲ型メモリデバイスのユニットサイズは、プロセスのフィーチャサイズの平方の３．５倍に等しい。
【００１２】
本発明のＮＯＲ型メモリデバイスはさらに第３絶縁層および複数接続線を含む。第３絶縁層は、半導体基板および複数ビット線を覆うように形成され、複数第１分離帯域、複数第２分離帯域、および複数ビット線の間に形成される。各接続線は、複数第１サブビット線の１つおよび複数ビット線の１つに対応する。そして、第３絶縁層を貫通して、対応する第１サブビット線と対応するビット線との間に接続されるように形成される。
【００１３】
本発明の第２実施形態によるＮＯＲ型メモリデバイスの製造方法は以下の通りである。
まず、半導体基板上に複数ビット線を形成し、半導体基板は、縦方向、横方向、法線方向、縦方向に沿った複数列、および横方向に沿った複数行を規定する。各ビット線は、複数行のうちの１つに対応し、対応する行に沿って延びている。
次に、本発明の第２実施形態による方法は、複数ビット線に第１半導体層を形成し、第１半導体層上に第１絶縁層を形成し、第１絶縁層上に第２半導体層を形成する。
次に、本発明の第２実施形態による方法は、半導体基板の縦方向に平行する複数第１溝が形成され、複数第１溝は、第１半導体層、第１絶縁層、および第２半導体層を貫通する。各第１溝は、それぞれ、第１縦方向側壁、第２縦方向側壁、および複数内側に突出する突起を有する。各第１溝の第1垂直側壁の突起は、第２垂直側壁の突起と互いに交錯する配置になっている。
次に、本発明の第２実施形態による方法は、複数第1分離帯域を形成し、各第１分離帯域は、複数第１溝の１つで満たされ、その結果、複数積層帯域と複数第１分離帯域は交互に配置される。複数積層帯域は、第１半導体層、第１絶縁層、および第２半導体層から構成される。
次に、本発明の第２実施形態による方法は、縦方向に平行する複数第２溝を形成し、各第２溝は、積層帯域の１つの一部上に形成され、第１半導体層、第１絶縁層および第２半導体層を貫通する。各第２溝は、それぞれの第３垂直側壁と第４垂直側壁を有する。
次に、本発明の第２実施形態による方法は、各第２溝の第３垂直側壁および第４垂直側壁上の第１半導体層および第２半導体層を部分的にドーピングし、第１半導体層上に複数第１導電部を形成し、第２半導体層上に複数第２導電部を形成するためである。各第１導電部および各第２導電部は、複数突起のうちの１つに対応する。
次に、本発明の第２実施形態による方法は、第一絶縁層の複数残余部分を除去し、各残余部分は複数突起の１つに対応するので、各第２溝の第３垂直側壁および第４垂直側壁に複数凹部が形成される。各第1分離帯域の一側の凹部と第1分離帯域の他側の凹部は互い交錯する配置になっており、各凹部は、複数列の1つと複数行の1つに対応しる。
次に、本発明の第２実施形態による方法は、半導体材料で形成された複数ピラーを形成し、半導体材料から形成された複数ピラーは、複数列および複数行に従って配置される。半導体材料で形成された各ピラーは、凹部の1つと連携し、横方向に延びる。各ピラーにはそれぞれ、法線方向に平行するベース面、ベース面の反対側の円錐面、法線方向に垂直する第１上面、第１上面の反対側の底面、ベース面と円錐面に隣接する正面および正面の反対側の背面がある。半導体材料で形成された各ピラーでは、第１細長いセクションは、ソース領域を形成するために、第１上面、ベース面、正面、および背面の間に挟まれ、第２細長いセクションは、底面、ベース面、正面、および背面の間に挟まれ、ドレイン領域を形成する。プレート部がベース面に配置され、チャンネル領域が第１細長いセクションと第２細長いセクションの間に形成され、ピラーの他の部分の1つは、本体領域を形成する。各第１導電部は、複数第１サブビット線のうちの１つ第１サブビット線として機能し、各第１サブビット線は、複数ピラーの１つ、および複数ビット線の１つに対応し、しかも対応するピラーのドレイン領域と対応するビット線との間に接続されている。各第２導電部は、複数第２サブビット線の１つとして機能し、各第２サブビット線は、複数ピラーのうちの１つに対応し、しかも対応するピラーのソース領域に接続される。
次に、本発明の第２実施形態による方法は、複数ゲート酸化物(つまり、スルーホール酸化物)/ゲート誘電体層を形成し、各ゲート酸化物/ゲート誘電体多層構造は、半導体材料によって形成された複数ピラーの1つのベース面を覆う。
次に、本発明の第２実施形態による方法は、複数導体層を形成し、各導体層は、複数第２溝のうちの１つ第３垂直側壁および第４垂直側壁のうちの１つを覆う。
次に、本発明の第２実施形態による方法は、複数導体層を部分的にエッチングして、複数ゲート導体と複数ワード線を形成する。各ゲート導体は、複数ゲート酸化物/ゲート誘電体多層構造のうちの1つゲート酸化物/ゲート誘電体多層構造を覆う。各ワード線は、複数列のうちの1つに対応し、対応する列に沿って配置されたゲート導体を接続する。
次に、本発明の第２実施形態による方法は、複数第２分離帯域を形成し、各第２分離帯域が複数第２溝の１つで充填され、第２半導体層、複数第１分離帯域、および複数第２分離帯域上に第２絶縁層を形成する。
次に、本発明の第２実施形態による方法は、複数接地スルーホールコンタクトを形成し、各接地スルーホールコンタクトは、複数第２サブビット線の１つに対応し、そして、第２絶縁層を貫通してから、対応する第２サブビット線を接続するように形成される。  
最後に、本発明の第２実施形態による方法は、第２絶縁層上に接地層が形成され、すべての接地スルーホールコンタクトが接続される。
【００１４】
また、半導体基板上に複数ビット線を形成する工程と、複数ビット線上に第１半導体層を形成する工程との間、本発明の第２好ましい実施例による方法は、半導体基板と複数ビットラインを覆う第３絶縁層を形成することである。次に、本発明の第２実施形態による方法は、複数導電パッドを形成することである。 各導電パッドは、複数行のうちの1つおよび複数列のうちの２つに対応し、対応する行および対応する２つの列に形成される。各導電パッドは、第３絶縁層を貫通するように形成され、その後、対応する行に沿ってビット線に接続される。また、半導体基板の縦方向に平行する複数第２溝を形成する工程では、複数第２溝内の複数導電パッドの一部が除去され、複数導電パッドが複数接続線に転じる。各接続線は、複数第１サブビット線の１つの第１サブビット線および複数ビット線の１つのビット線に対応し、対応する第１サブビット線および対応するビットの間に接続される。
【００１５】
本発明の第３実施形態によるＮＯＲ型メモリデバイスは、半導体基板と、接地層と、複数第１分離帯域と、複数第２分離帯域と、複数積層帯域と、複数メモリユニットと、複数第１サブビット線と、複数第２サブビット線、複数ワード線と、複数ビット線スルーホールコンタクトと、および複数ビット線とを含む。半導体基板は、縦方向、横方向、法線方向、半導体基板の縦方向に沿った複数列、および半導体基板の横方向に沿った複数行を規定する。接地層は、半導体基板上に形成され、複数第１分離帯域が接地層に形成され、半導体基板の縦方向に沿って延びる。
各第1分離帯域は、独自の第１垂直縁部と独自の第２垂直縁部を備える。複数第２分離帯域が接地層上に形成され、半導体基板の縦方向に沿って延びる。各第２分離帯域には、独自の第３垂直縁部と、独自の第４垂直縁部を有する。複数第１分離帯域と複数第２分離帯域は交互に配置されている。複数積層帯域は、接地層に形成された第１半導体層、第１半導体層上に形成された第１絶縁層、および第１絶縁層上に形成された第２半導体層から構成される。各積層帯域は、複数第１分離帯域の１つおよび複数第２分離帯域の１つに対応し、対応する第１分離帯域と対応する第２分離帯域の間に位置する。各積層帯域は、複数凹部を有し、複数凹部は第１絶縁層に形成され、対応する第２分離帯域の第３垂直縁部または第４垂直縁部に面する。
各第１分離帯域の一側の凹部と第１分離帯域の他側の凹部は交錯する配置になっている。各メモリユニットは、凹部の１つに対応し、半導体材料で形成されたピラーを含む。各ピラーは、対応する凹部と協働し、半導体基板の横方向に沿って延びる。各ピラーは、平行する半導体基板の法線方向にベース面と、ベース面と反対の円錐面と、垂直する半導体基板の法線方向に第１上面と、第１上面の反対側の底面と、隣接するベース面と、円錐面の正面と、および正面の反対側の背面を有する。半導体材料で形成された各ピラーにおいて、それぞれの第１細長いセクションは、第１上面、ベース面、正面、および背面の間に挟まれ、それぞれのドレイン領域を形成する。それぞれの第２細長いセクションは、底面、ベース面、正面および背面の間に挟まれて、それぞれのソース領域を形成する。それぞれのプレート部は、ベース面に位置し、しかも第１細長いセクションと第２細長いセクションの間に位置して、それぞれのチャンネル領域を形成する。ピラーの他の部分は、それぞれの本体領域を形成する。各メモリユニットは、それぞれ対応する半導体材料で形成されたピラーのベース面を覆うゲート酸化物（すなわち、スルーホールト酸化物）/ゲート誘電体多層構造およびゲート酸化物/ゲート誘電体多層構造を覆うゲート導体を含む。各第１サブビット線は、第１半導体層に形成され、複数メモリユニットのうちの１つに対応し、対応するメモリユニットのソース領域と接地層との間に接続されている。各第２サブビット線は、第２半導体層に形成され、複数メモリユニットのうちの１つに対応し、対応するメモリユニットのドレイン領域に接続されている。各ワード線は複数列の1つに対応し、各ワード線は、対応する列に沿って配置されたゲート導体を接続する。本発明のＮＯＲ型メモリデバイスの第３実施形態は、第２絶縁層をさらに含む。第２絶縁層は、第２半導体層、複数第１分離帯域、および複数第２分離帯域に形成される。各ビット線スルーホールトコンタクトは、複数第２サブビット線の１つに対応する第２サブビット線に接触し、第２絶縁層を貫通し、対応する第２サブビット線を接続するように形成される。各ビット線は、複数行のうちの1つに対応し、 各ビット線は対応する行に沿って延び、各ビット線は対応する行に沿って配置されたビット線スルーホールトコンタクトを接続する。
【００１６】
また、本発明の第３実施形態によるＮＯＲ型メモリデバイスは、第３絶縁層と、複数接続線とをさらに含む。第３絶縁層は、接地層を覆うように形成され、複数第１分離帯域、複数第２分離帯域、および接地層の間に形成される。各接続線は、複数第１サブビット線の1つと接地層に対応し、そして、第３絶縁層を貫通して、対応する第1サブビット線および接地層の間に接続するように形成される。
【００１７】
本発明の好ましい第４実施形態によるＮＯＲ型メモリデバイスの製造方法は、まず、半導体基板上に接地層を形成することである。半導体基板は、縦方向、横方向、法線方向、縦方向の複数列、および横方向の複数行を規定する。次に、接地層に第１半導体層を形成し、第１半導体層に第１絶縁層を形成し、第１絶縁層に第２半導体層を形成する。次に、本発明の第４実施形態による方法は、半導体基板の縦方向に平行する、複数第１溝を形成することである。複数第１溝は、第１半導体層、第１絶縁層、および第２半導体層を貫通する。各第１溝は、それぞれ、第１垂直側壁、第２垂直側壁、および複数内側に突出する突起を有する。各第１溝の第１垂直側壁の突起は、第２垂直側壁の突起と交錯する配置になっている。次に、複数第１分離帯域が形成され、各第１分離帯域は、複数第１溝の１つに充填され、複数積層帯域と複数第１分離帯域が交互に配置される。複数積層帯域は、第１半導体層、第１絶縁層、および第２半導体層から構成される。次に、半導体基板の縦方向に平行する複数第２溝を形成し、 各第２溝は、複数積層帯域の１つの一部に形成され、第１半導体層、第１絶縁層、および第２半導体層を貫通する。各第２溝には、独自の第３垂直側壁と、独自の第４垂直側壁を有する。各第２溝の第３および第４垂直側壁上の第１半導体層および第２半導体層は、部分的にドープされ、第１半導体層に複数第１導電部および第２半導体層に複数第２導電部を形成するためである。各第１導電部および各第２導電部は、複数突起のうちの１つに対応する。次に、第１絶縁層の複数残余部分が除去され 各残余部分は、複数突起の1つに対応する。結果として、各第２溝の第３垂直側壁および第４垂直側壁に複数凹部が形成され、 各第１分離帯域の一側の凹部と第１分離帯域の反対側の凹部は交錯する配置になっている。各凹部は、複数列の１つと複数行の１つに対応する。次に、半導体材料で形成された複数ピラーが形成され、半導体材料で形成された複数ピラーは、複数列および複数行に従って配置される。また、半導体材料で形成された各ピラーは、凹部の1つと協働し、半導体基板の横方向に延びる。各ピラーは、平行する半導体基板の法線方向にベース面と、ベース面と反対の円錐面と、垂直する半導体基板の法線方向に第１上面と、第１上面の反対側の底面と、隣接するベース面と、円錐面の正面と、および正面の反対側の背面を有する。半導体材料で形成された各ピラーにおいて、それぞれの第１細長いセクションは、第１上面、ベース面、正面、および背面の間に挟まれ、それぞれのドレイン領域を形成する。それぞれの第２細長いセクションは、底面、ベース面、正面および背面の間に挟まれて、それぞれのソース領域を形成する。それぞれのプレート部は、ベース面に位置し、しかも第１細長いセクションと第２細長いセクションの間に位置して、それぞれのチャンネル領域を形成する。ピラーの他の部分は、それぞれの本体領域を形成する。各第１導電部は、複数第１サブビット線のうちの１つ第１サブビット線として使用され、 各第１サブビット線は、複数ピラーのうちの１つに対応し、対応するピラーのソース領域と接地層との間に接続される。各第２導電部は、複数第２サブビット線のうちの１つ第２サブビット線として使用され、各第２サブビット線は、複数ピラーの１つに対応し、対応するピラーのドレイン領域に接続される。次に、複数ゲート酸化物（すなわち、スルーホール酸化物）/ゲート誘電体多層構造が形成され、各ゲート酸化物/ゲート誘電体多層構造は、半導体材料で形成された複数ピラーの1つのベース面を覆う。次に、複数導体層が形成され、各導体層は、複数第２溝のうち、１つの第２溝の第３垂直側壁および第４垂直側壁のうちの１つを覆う。次に、複数導体層を部分的にエッチングして、複数ゲート導体と複数ワード線を形成する。各ゲート導体は、複数ゲート酸化物/ゲート誘電体多層構造のうちの１つゲート酸化物/ゲート誘電体多層構造で覆われている。各ワード線は、複数列のうちの１つに対応し、対応する列に沿って配置されたゲート導体を接続する。次に、複数第２分離帯域が形成され、各第２分離帯域は、複数第２溝の１つで満たされる。次に、第２半導体層、複数第１分離帯域、および複数第２分離帯域に第２絶縁層を形成する。次に、複数ビット線スルーホールコンタクトが形成され、各ビット線スルーホールコンタクトは、複数第２サブビット線のうちの１つ第２サブビット線に対応し、そして、第２絶縁層を貫通し、対応する第２サブビット線を接続するように形成される。最後に、本発明の好ましい第４実施形態によるＮＯＲ型メモリデバイスの製造方法は、複数ビット線が第２絶縁層上に形成される。各ビット線は、複数行のうちの１つに対応し、各ビット線は対応する行に沿って延び、対応する行に沿って配置されたビット線スルーホールコンタクトを接続する。
【００１８】
さらに、半導体基板上に接地層を形成する工程と、接地層に第１半導体層を形成する工程との間に、本発明の第４実施形態による方法は、接地層を覆う第３絶縁層を形成することである。次に、複数導電パッドを形成し、各導電パッドは、複数行のうちの１つと複数列のうちの２つに対応し、対応する行および対応する２つの列に形成される。各導電パッドは、第３絶縁層を貫通してから、接地層に接触するように形成される。また、半導体基板の縦方向に平行する複数第２溝を形成する工程では、複数第２溝内の複数導電パッドの一部が除去され、複数導電パッドが複数接続線に転じる。各接続線は、複数第１サブビット線のうちの１つに対応し、対応する第１サブビット線と接地層との間に接続される。
【００１９】
従来技術とは異なり、本発明によるＮＯＲ型メモリデバイスは、複数垂直電流型の扇形電界効果トランジスターを含み、４Ｆ２未満のユニットサイズを有することができる。
【００２０】
本発明の利点および精神は、本発明の以下の詳細な説明および添付の図面を通してさらに理解することができる。
【図面の簡単な説明】
【００２１】
【図１】従来技術の垂直電流型電界効果トランジスターの外観図である。
【図２】図１の線Ａ−Ａに沿った垂直電流型電界効果トランジスターの断面図である。
【図３】本発明の実施形態によるＮＯＲ型メモリデバイスの等価回路図である。
【図４】本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイス内部構造の一部の外観図である。
【図５】図４の線Ｂ-Ｂに沿った、本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイスのメモリユニットの断面図である。
【図６】本発明の好ましい第１実施形態による上部構造またはユニットが除去されたＮＯＲ型メモリデバイスの上面図である。
【図７】本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイスの上面図である。
【図８】図７の線Ｃ−Ｃに沿った、本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイスの断面図である。
【図９】本発明の好ましい第２実施形態による方法により製造されたＮＯＲ型メモリデバイスの半製品の上面図である。
【図１０】線Ｄ−Ｄに沿った図９のＮＯＲ型メモリデバイスの半製品断面図である。
【図１１】本発明の好ましい第２実施形態による方法により製造されたＮＯＲ型メモリデバイスの半製品の別上面図である。
【図１２】図１１のＮＯＲ型メモリデバイス半製品の線Ｅ−Ｅに沿った断面図である。
【図１３】本発明の好ましい第２実施形態による方法によって製造されたＮＯＲ型メモリデバイスの半製品の別上面図である。
【図１４】図１３のＮＯＲ型メモリデバイス半製品の線Ｆ−Ｆに沿った断面図である。
【図１５】本発明の好ましい第２実施形態による方法によって製造されたＮＯＲ型メモリデバイスの半製品の別上面図である。
【図１６】線Ｇ−Ｇに沿った図１５のＮＯＲ型メモリデバイス半製品の断面図である。
【図１７】本発明の好ましい第２実施形態による方法によって製造されたＮＯＲ型メモリデバイスの半製品の別上面図である。
【図１８】図１７のＮＯＲ型メモリデバイス半製品の線Ｈ−Ｈに沿った断面図である。
【図１９】本発明の方法によって製造されたＮＯＲ型メモリデバイスの半製品の別の上面図である。
【図２０】図１９のＮＯＲ型メモリデバイス半製品の線Ｉ−Ｉに沿った断面図である。
【図２１】本発明の好ましい第２実施形態による方法によって製造されたＮＯＲ型メモリデバイス半製品の別の上面図である。
【図２２】線Ｊ−Ｊに沿った、図２１のＮＯＲ型メモリデバイス半製品の断面図である。
【図２３】本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイスの１つの変形を有する上面図であり、その上部構造またはユニットが除去されている。
【図２４】本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイスの別の変形を有する上面図であり、その上部構造またはユニットが除去されている。
【図２５】本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイスの別の変形を有する上面図であり、その上部構造またはユニットが除去されている。
【図２６】本発明の好ましい第３実施形態によるＮＯＲ型メモリデバイス内部構造の一部の外観図である。
【図２７】図２６のＫ−Ｋ線に沿った、本発明の好ましい第３実施形態によるＮＯＲ型メモリデバイスの断面図である。
【図２８】本発明の好ましい第３実施形態による上部構造またはユニットが除去されたＮＯＲ型メモリデバイスの上面図である。
【図２９】本発明の好ましい第３実施形態によるＮＯＲ型メモリ装置の上面図である。
【図３０】本発明の好ましい第３実施形態によるＮＯＲ型メモリ装置の図２９のＬ−Ｌ線に沿った断面図である。
【図３１】本発明の好ましい第４実施形態による方法により製造されたＮＯＲ型メモリデバイスの半製品の上面図である。
【図３２】図３１のＮＯＲ型メモリデバイスの半製品の線Ｍ−Ｍに沿った断面図である。
【図３３】本発明の好ましい第４実施形態による方法により製造されたＮＯＲ型メモリデバイス半製品の別の上面図である。
【図３４】図３３のＮＯＲ型メモリデバイス半製品の線Ｎ−Ｎに沿った断面図である。
【図３５】本発明の好ましい第４実施形態による方法により製造されたＮＯＲ型メモリデバイス半製品の別の上面図である。
【図３６】図３５のＮＯＲ型メモリデバイス半製品の線Ｏ−Ｏに沿った断面図である。
【図３７】本発明の第４実施形態による方法により製造されたＮＯＲ型メモリデバイス半製品の別の上面図である。
【図３８】図３７のＮＯＲ型メモリデバイス半製品の線Ｐ−Ｐに沿った断面図である。
【図３９】本発明の好ましい第４実施形態による方法により製造されたＮＯＲ型メモリデバイス半製品の別の上面図である。
【図４０】図３９のＮＯＲ型メモリデバイス半製品の線Ｑ−Ｑに沿った断面図である。
【図４１】本発明の好ましい第４実施形態による方法により製造されたＮＯＲ型メモリデバイス半製品の別上面図である。
【図４２】図４１のＮＯＲ型メモリデバイス半製品のＲ−Ｒ線に沿った断面図である。
【図４３】本発明の好ましい第４実施形態による方法により製造されたＮＯＲ型メモリデバイスの半製品の別上面図である。
【図４４】図４３のＮＯＲ型メモリデバイス半製品のＳ−Ｓ線に沿った断面図である。
【発明を実施するための形態】
【００２２】
図３を参照すると、図３は、本発明の実施形態によるＮＯＲ型メモリデバイスの等価回路図である。より詳細には、図３は、垂直チャンネル構造を有するＮＯＲ型メモリデバイス２の等価回路図である。
【００２３】
図３に示すように、本発明によるＮＯＲ型メモリデバイス２のメモリユニットアレイは、横方向Ｔに複数メモリユニットストリング２０を含む。各メモリユニットストリング２０は、複数ビット線（ＢＬ０〜ＢＬｍ−１）のうち対応するビット線（ＢＬ０〜ＢＬｍ−１）に並列に接続された複数メモリユニットブロック２０２から構成される。各メモリユニットストリング２０は、複数ビット線（ＢＬ０〜ＢＬｍ−１）のうちの１つのビット線（ＢＬ０〜ＢＬｍ−１）に対応するもの、および複数メモリユニット（Ｑ０〜Ｑｎ−１）を含む。各メモリユニットブロック２０２は、複数メモリユニット（Ｑ０〜Ｑｎ−１）のうちの１つのトメモリユニット（Ｑ０〜Ｑｎ−１）で構成される。各メモリユニット（Ｑ０〜Ｑｎ−１）は、ドレインで対応するビット線（ＢＬ０〜ＢＬｍ−１）に接続され、そして、そのソースで接地端に接続されている。複数ワード線（Ｗ０〜Ｗｎ-1）の各ワード線（Ｗ０〜Ｗｎ-１）は、複数列の1つに対応し、そして、同じ列のトランジスターのゲートに接続されている。
【００２４】
図４、図５、図６、図７および図８を参照すると、これらの図は、本発明の好ましい第１実施形態によるトランジスター２を概略的に示している。図４は、本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイス２の内部の構造の一部の外観図である。図５は、図４の線Ｂ-Ｂに沿った、本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイス２のメモリユニット２６の断面図である。図６は、本発明の好ましい第１実施形態による上部構造またはユニットが除去されたＮＯＲ型メモリデバイスの上面図である。図７は、本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイス２の上面図である。図８は、図７の線Ｃ-Ｃに沿った、本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイス２の断面図である。本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイス２は、図１および図２に示すように、主に複数トランジスター（すなわち、メモリユニット）で構成されている。また、製造プロセス中の本発明によるＮＯＲ型メモリデバイス２の半製品の断面図である図１４を参照されたい。
【００２５】
図４〜図８および図１４に示すように、本発明の第１実施形態によるＮＯＲ型メモリデバイス２は、半導体基板２１、複数ビット線２２、複数第１分離帯域２３、複数第２分離帯域２４、複数積層帯域２５（図１４に示す）、複数メモリユニット２６、複数ワード線２９、第２絶縁層３５、複数接地スルーホールコンタクト３０、第３絶縁層３８および複数コンデンサー３０を含む。図６および図７において、点線は、複数コンデンサー３０および複数メモリユニット２６の下に形成された複数ビット線２２を表す。
【００２６】
半導体基板２１は、縦方向Ｌ、横方向Ｔ、法線方向Ｎ、半導体基板２１の縦方向Ｌに沿った複数列２１２、および半導体基板２１の横方向Ｔに沿った複数行２１４を規定する。
【００２７】
１つの具体的な実施形態では、半導体基板２１は、サファイア、シリコン、SiC、GaN、ZnO、ScAlMgO4、YSZ（イットリア安定化ジルコニア）、SrCu2O2、LiGaO2、LiAlO2、GaAs、または他の半導体材料で形成されてもよい。
【００２８】
複数ビット線２２は、半導体基板２１上に形成されている。各ビット線２２は、複数行２１４のうちの１つに対応し、対応する行２１４に沿って延びる。
【００２９】
複数第１分離帯域２３は、複数ビット線２２上に形成され、半導体基板２１の縦方向Ｌに沿って延伸する。第１分離帯域２３のそれぞれは、独自の第１垂直縁部２３２および独自の第２垂直縁部２３４を有する。複数第２分離帯域２４は、複数ビット線２２上に形成され、半導体基板２１の縦方向Ｌに沿って延伸する。各第２分離帯域２４は、独自の第３垂直縁部２４２および独自の第４垂直縁部２４４を有する。複数第１分離帯域２３と複数第２分離帯域２４は交互に配置されている。
【００３０】
図１４に示すように、複数積層帯域２５は、複数ビット線２２上に形成された第１半導体層３２と、第１半導体層３２上に形成された第１絶縁層３３と、第１絶縁層３３上に形成された第２半導体層３４と、により構成されている。第１絶縁層３３は、本発明によるＮＯＲ型メモリデバイス２の製造プロセス中にのみ存在することを強調しなければならない。本発明によるＮＯＲ型メモリデバイス２が製造された後、第１絶縁層３３は完全に除去される。
【００３１】
各積層帯域２５は、複数第１分離帯域２３の１つの第１分離帯域２３と、複数第２分離帯域２４の１つの第２分離帯域２４に対応する。各積層帯域２５は、その対応する第１絶縁部２３とその対応する第２絶縁部２４との間に配置され、各積層帯域２５は、複数凹部２５２を有する。複数凹部２５２が第１絶縁層３３に形成され、対応する第２分離帯域２４の第３垂直縁部２４２または第４垂直縁部２４４に面する。各第１分離帯域２３の一側に位置する凹部２５２と、第１分離帯域２３の他側の凹部２５２は、互いに交錯する配置になっている。各凹部２５２は、複数列２１２の１つおよび複数行２１４の１つに対応する。
【００３２】
各メモリユニット２６は、凹部２５２の１つに対応し、半導体材料２６０で形成されたピラー２６２を含む。各ピラー２６２は、対応する凹部２５２と協働し、半導体基板２１の横方向Ｔに沿って延びる。各ピラー２６２は、平行する半導体基板２１の法線方向Ｎのベース面２６２０、ベース面２６２０の反対側の円錐面２６２１、半導体基板２１の法線方向Ｎに垂直する第１上面２６２２、第１上面２６２２の反対側の底面２６２３、ベース面２６２０と円錐面２６２１に隣接する正面２６２４、及び正面２６２４の反対側の背面２６２５を有する。半導体材料２６０で形成された各ピラー２６２は、第１上面２６２２、ベース面２６２０、正面２６２４、および背面２６２５の間に挟まれた第１細長いセクション２６２６が各ソース領域ＳＲを有する。半導体材料２６０で形成された各ピラー２６２は、底面２６２３、ベース面２６２０、正面２６２４、および背面２６２５の間に挟まれた第２細長いセクション２６２７が各ドレイン領域ＤＲを有する。半導体材料２６０で形成され、独自のプレート部２６２８を有する各ピラー２６２は、ベース面２６２０に位置し、そして、第１細長いセクション２６２６と第２細長いセクション２６２７との間に位置する、独自のチャンネル領域ＣＲを形成する。ピラー２６２の他の部分は、独自の本体領域を形成する。実際、半導体材料２６０は、第１分離帯域２３の第１垂直縁部２３２および第２垂直縁部２３４も覆うことができる。
【００３３】
一部の実施形態では、ピラー２０を形成する半導体材料は、例えば、多結晶シリコン材料であってもよい。ソース領域ＳＲおよびドレイン領域ＤＲは、ｎ型ドーパント（例えば、リンまたはヒ素）またはｐ型ドーパント（例えば、ホウ素）でドープされてもよい。チャンネル領域ＣＲには、ソース領域ＳＲおよびドレイン領域ＤＲとは異なる導電型を有するドーパントがドープされていてもよい。チャンネル領域ＣＲ、ソース領域ＳＲおよびドレイン領域ＤＲから離れた本体領域の一部は、特定のドーパントで任意にドープされる。
【００３４】
各メモリユニット２６は、半導体材料２６０によって形成されたピラー２６２の対応するベース面２６２０を覆う独自のゲート酸化物（すなわち、スルートンネル酸化物）／ゲート誘電体多層構造体２６４および独自のゲート酸化物/ゲート誘電体多層構造体２６４のゲート導体２６６を含む。各第１サブビット線２７は、第１半導体層３２に形成され、複数メモリユニット２６のうちの１つおよび複数ビット線２２のうちの１つに対応する。各第１サブビット線２７は、メモリユニット２６の対応するドレイン領域ＤＲと対応するビット線２２との間に接続されている。各第２サブビット線２８は、第２半導体層３４に形成され、複数メモリユニット２６のうちの１つに対応する。各第２サブビット線２８は、対応するメモリユニット２６のソース領域ＳＲに接続されている。
【００３５】
各ワード線２９は、複数列２１２の１つに対応し、対応する列２１２に沿って配置されたゲート導体２６６を接続する。
【００３６】
本発明の第１実施形態によるＮＯＲ型メモリデバイス２は、第２絶縁層３５をさらに含む。第２絶縁層３５は、第２半導体層３４、複数第１分離帯域２３、および複数第２分離帯域２４上に形成される。各接地スルーホールコンタクト３０は複数第２サブビット線２８のうちの１つ第２サブビット線２８に対応し、第２絶縁層３５を貫通して対応する第２サブビット線２８を接続するように形成される。接地層３１は、第２絶縁層３５に形成され、さらに全ての接地スルーホールコンタクト３０を接続する。
【００３７】
１つの具体的な実施形態では、半導体材料２６０によって形成されるピラー２６２のベース面２６２０は、平坦面、凸面、または凹面などであってもよい。
【００３８】
１つの具体的な実施形態では、各メモリユニット２６において、半導体材料２６０によって形成されたピラー２６２の第１上面２６２２、ゲート酸化物／ゲート誘電体多層構造２６４の第２上面、およびゲート導体２６６の第３上面からなる、組み合わされた表面は、半楕円形、半円形、三角形、親指形、または台形等の形状を呈し得る。
【００３９】
また、本発明の第１実施形態によるＮＯＲ型メモリデバイス２は、第３絶縁層３６と複数接続線３７とをさらに含む。第３絶縁層３６は、半導体基板２１および複数ビット線２２を覆うように形成され、複数第１分離帯域２３、複数第２分離帯域２４および複数ビット線２２の間に形成される。各接続線３７は、複数第１サブビット線２７のうちの１つおよび複数ビット線２２のうちの１つに対応する。そして、第３絶縁層３６を貫通して対応する第１サブビット線２７と対応するビット線２２との間に接続されるように形成される。複数接続線３７は、電流密度と方向を安定させる機能を有する。
【００４０】
図７に示すように、各メモリユニットブロック２０２は、一辺の長さが２Ｆの太線平行四辺形に囲まれている。Fはプロセスフィーチャサイズを表す。太い黒線の平行四辺形により、本発明によるＮＯＲ型メモリデバイス２のユニットサイズは、次の式により計算される。
【００４１】
ユニットサイズ＝８／４Ｆ  ７／４Ｆ  ＝  ３．５Ｆ２
【００４２】
したがって、理論的には、本発明によるＮＯＲ型メモリデバイス２のユニットサイズは、プロセスフィーチャサイズの平方の３．５倍に等しい。
【００４３】
図９から図２０を参照されたい。これらの図は、本発明の第２実施形態による方法により製造された図４〜図８に示すＮＯＲ型メモリデバイス２を模式的に示している。
【００４４】
図９および図１０を参照されたい。図９は、本発明の第２実施形態による方法により製造されたＮＯＲ型メモリデバイス２の半製品の上面図である。図１０は、図９のＮＯＲ型メモリデバイス２半製品の線Ｄ−Ｄに沿った断面図である。図９および図１０に示すように、本発明第２実施形態による方法によれば、まず、半導体基板２１上に複数ビット線２２が形成され、半導体基板２１は、縦方向Ｌ、横方向Ｔ、法線方向Ｎ、縦方向Ｌに沿った複数列２１２、横方向Ｔに沿った複数行２１４を規定する。各ビット線２２は、複数行２１４のうちの１つに対応し、対応する行２１４に沿って延びる。
【００４５】
図１１および図１２を参照されたい。図１１は、本発明の第２実施形態による方法により製造されたＮＯＲ型メモリデバイス２半製品の別の上面図である。図１２は、図１１のＮＯＲ型メモリデバイス２半製品の線Ｅ-Ｅに沿った断面図である。図１１および図１２に示すように、本発明による方法は、半導体基板２１およびビット線２２を覆う第３絶縁層３６を形成することである。図１１および図１２にも示されるように、本発明による方法は、複数行２１４の１つおよび複数列２１２の２つにそれぞれ対応する複数導電パッド４１を形成する。そして、その対応する行２１４およびその対応する２つの列２１２に形成され、第３絶縁層３６を貫通し、その後、その対応する行２１４に沿って配置されたビット線２２に接触する。
【００４６】
図１３および再び図１４を参照されたい。図１３は、本発明による方法により製造されたＮＯＲ型メモリデバイス２半製品の別の上面図である。図１４は、図１３のＮＯＲ型メモリデバイス２半製品の線Ｆ-Ｆに沿った断面図である。図１３および図１４に示すように、本発明による方法は、複数ビット線２２上に第１半導体層３２を形成することである。次に、本発明による方法は、第１半導体層３２上で第１絶縁層３３を形成する。図１３および図１４にも示されるように、本発明による方法は、第１絶縁層３３で、第２半導体層３４を形成する。図１３および図１４にも示されるように、本発明による方法は、半導体基板２１の縦方向Ｌに平行する複数第１溝３８を形成し、複数第１溝３８は、第１半導体層３２、第１絶縁層３３、および第２半導体層３４を貫通する。第１溝３８のそれぞれは、第１垂直側壁３８２、第２垂直側壁３８４、および複数内側に突出する突起３８６を有する。各第１溝３８の第１垂直側壁３８２上の突起３８６と第２垂直側壁３８４の突起３８６は、交錯する配置になっている。
【００４７】
図１５および図１６を参照されたい。図１５は、本発明の第２実施形態による方法により製造されたＮＯＲ型メモリデバイス２半製品の上面図である。図１６は、図１５のＮＯＲ型メモリデバイス２半製品の線Ｇ−Ｇに沿った断面図である。図１５および図１６に示すように、本発明による方法は、複数第１分離帯域２３を形成し、第１分離帯域２３のそれぞれは、複数第１溝３８のうちの１つに充填されるため、複数積層帯域２５および複数第１分離帯域２３が交互に配置されるようにする。積層帯域２５は、第１半導体層３２、第１絶縁層３３、および第２半導体層３４から構成される。各第１分離帯域２３は、独自の第１垂直縁部２３２および独自の第２垂直縁部２３４を有する。
【００４８】
図１５および図１６に示すように、本発明の第２実施形態による方法は、半導体基板２１の縦方向Ｌに平行する複数第２溝３９を形成し、各第２溝３９は、積層帯域２５の一部に形成され、第１半導体層３２、第１絶縁層３３、および第２半導体層３４を貫通する。各第２溝３９は、独自の第３垂直側壁３９２および独自の第４垂直側壁３９４を有する。
【００４９】
図１５および図１６にも示されるように、次に、本発明の第２実施形態方法によれば、各第２溝３９の第３垂直側壁３９２および第４垂直側壁３９４上の第１半導体層３２および第２半導体層３４は部分的にドープされ、複数第１導電部３２２が第１半導体層３２上に形成され、複数第２導電部３４２が第２半導体層３４上に形成されるためである。各第１導電部３２２および各第２導電部３４２は、複数突起３８６の１つに対応する。
【００５０】
図１５および図１６にも示されるように、次に、本発明の第２実施形態による方法は、第１絶縁層３３の複数残余部分を除去する。残余部分のそれぞれは、複数突起３８６の１つに対応するため、複数凹部２５２が各第２溝３９の第３垂直側壁３９２および第４垂直側壁３９４に形成される。各第１分離帯域２３の一側に位置する凹部２５２と、第１分離帯域２３の他側の凹部２５２は、交錯する配置になっており、各凹部２５２は、複数列２１２の１つおよび複数行２１４の１つに対応する。
【００５１】
図１７および図１８を参照されたい。図１７は、本発明の第２実施形態による方法により製造されたＮＯＲ型メモリデバイス２半製品の別上面図である。図１８は、図１７のＮＯＲ型メモリデバイス２半製品の線Ｈ-Ｈに沿った断面図である。図１７および図１８に示すように、本発明による方法は、半導体材料２６０で形成された複数ピラー２６２を形成する。半導体材料２６０で形成された複数ピラー２６２は、複数列２１２および複数行２１４に従って配置され、製造の便宜のために、ピラー２６２を形成する半導体材料２６０は、第１導電部３２２および第２導電部３４２を覆うこともできる。
【００５２】
再び図４および図５を参照されたい。半導体材料２６０によって形成されたピラー２６２のそれぞれは、複数凹部２５２の１つに適合し、半導体基板２１の横方向Ｔに沿って延びる。各ピラー２６２は、半導体基板２１の法線方向Ｎに平行するベース面２６２０、ベース面２６２０の反対側の各円錐面２６２１、半導体基板２１の法線方向Ｎに垂直する第１上面２６２２、第１上面２６２２の反対側の各底面２６２３、ベース面２６２０と円錐面２６２１に隣接する正面２６２４及び正面２６２４の反対側の各背面２６２５を有する。半導体材料２６０で形成され、独自の第１細長いセクション２６２６を有する各ピラー２６２は、第１上面２６２２、ベース面２６２０、正面２６２４、および背面２６２５の間に挟まれて独自のソース領域ＳＲを形成する。半導体材料２６０で形成され、独自の第２細長いセクション２６２７を有する各ピラー２６２は、底面２６２３、ベース面２６２０、正面２６２４、および背面２６２５の間に挟まれて、独自のドレイン領域ＤＲを形成する。半導体材料２６０で形成され、ベース面２６２０に位置するプレート部２６２８を有する各ピラー２６２は、第１細長いセクション２６２６と第２細長いセクション２６２７との間に位置し、独自のチャンネル領域ＣＲを形成する。半導体材料２６０によって形成される各ピラー２６２の他の部分は、別個の本体領域に形成される。実際には、半導体材料２６０は、複数第２溝３９の第３垂直側壁３９２および第４垂直側壁３９４を覆うこともできる。
【００５３】
各第１導電部３２２は、複数第１サブビット線２７の１つとして機能する。 各第１サブビット線２７は、複数ピラー２６２の１つに対応し、対応するピラー２６２のドレイン領域ＤＲとピラー２６２に対応するビット線２２との間に接続される。第２導電部３４２のそれぞれは、複数第２サブビット線２８の１つとして機能する。各第２サブビット線２８は、複数ピラー２６２の１つに対応し、対応するピラー２６２のソース領域ＳＲに接続されている。
【００５４】
図１７および１８を参照すると、次に、本発明の第２実施形態による方法は、複数ゲート酸化物（即ち、スルートンネル酸化物）／ゲート誘電体多層構造２６４を形成する。各ゲート酸化物／ゲート誘電体多層構造２６４は、半導体材料２６０によって形成された複数ピラー２６２のうちの１つベース面２６２０を覆う。製造の便宜のために、複数ゲート酸化物／ゲート誘電体多層構造２６４も、第１導電部３２２および第２導電部３４２で被覆された半導体材料２６０上に被覆され得る。
【００５５】
図１７および図１８に示すように、次に、本発明の第２実施形態による方法は、複数導体層４０を形成する。各導体層４０は、複数第２溝３９の１つの第２溝３９の第３垂直側壁３９２と第４垂直側壁３９４のうちの１つ垂直側壁を覆う。実際には、導体層４０のそれぞれは、複数ゲート酸化物／ゲート誘電体多層構造２６４の１つゲート酸化物／ゲート誘電体多層構造２６４および半導体材料２６０に被覆されてもよい。
【００５６】
図１９および図２０を参照されたい。図１９は、本発明の第２実施形態による方法により製造されたＮＯＲ型メモリデバイス２半製品の別の上面図である。図２０は、線Ｉ−Ｉに沿った図１９のＮＯＲ型メモリデバイス２半製品の断面図である。図１９および図２０に示すように、本発明による方法は、複数導体層４０を部分的にエッチングして、複数ゲート導体２６６および複数ワード線２９を形成する。各ゲート導体２６６は、複数ゲート酸化物/誘電体多層構造２６４のうちの1つで覆われている。各ワード線２９は、複数列２１２の１つに対応し、その対応する列２１２に沿って配置されたゲート導体２６６を接続する。複数ゲート導体２６６および複数ワード線２９の体積を増加させるために、複数導体層４０を形成する前に、別の半導体材料（図１８および２０には図示せず）を形成して、半導体材料２６０上にコーティングされた複数ゲート酸化物／ゲート誘電体多層構造２６４を覆うことができる。半導体材料２６０は、第１導電部３２２および第２導電部３４２上にコーティングされている。
【００５７】
留意しなければならないことは、第２溝３９内の導電パッド４１の一部が除去され、導電パッド４１が複数接続線３７に変更されているのである。各接続線３７は、複数第１サブビット線２７の１つに対応し、その対応する第１サブビット線２７とその対応するビット線２２との間に接続される。
【００５８】
図２１および図２２を参照されたい。図２１は、本発明の第２実施形態による方法により製造されたＮＯＲ型メモリデバイス２半製品の別の上面図である。図２１は、図２２のＮＯＲ型メモリデバイス２半製品の線Ｊ−Ｊに沿った断面図である。図２１および図２２に示すように、次に、本発明による方法は、複数第２分離帯域２４を形成し、各第２分離帯域２４は、複数第２溝３９のうちの１つに充填される。
【００５９】
再び図７および図８を参照されたい。次に、本発明の第２実施形態による方法は、第２半導体層３４、複数第１分離帯域２３、および複数第２分離帯域２４上に第２絶縁層３５を形成する。図７および図８にも示されるように、本発明による方法は、複数接地スルーホールコンタクト３０を形成することである。各接地スルーホールコンタクト３０は、複数第２サブビット線２８のうちの１つに対応し、そして、第２絶縁層３５を貫通し、対応する第２サブビット線２８を接続するように形成される。最後に、図７および図８に示すように、本発明による方法は、第２絶縁層３５接地層３１が形成され、その後、すべての接地スルーホールコンタクト３０が接続される。
【００６０】
図２３、図２４および図２５を参照し、再び図６を参照されたい。図２３は、本発明の第１実施形態によるＮＯＲ型メモリデバイス２の１つの上面図であり、上部構造またはユニットが除去されている。図２４は、本発明の第１実施形態によるＮＯＲ型メモリデバイス２の別実施形態の上面図であり、上部構造またはユニットが除去されている。図２５は、上部構造またはユニットが除去された、本発明の第１実施形態によるＮＯＲ型メモリデバイス２の別実施形態の上面図である。
【００６１】
図６、図２３、図２４および図２５に示すように、図中の点線の矢印は、各第１分離帯域２３の第１垂直縁部２３２に配置されたメモリユニット２６の方向と、第１分離帯域２３の第２垂直縁部２３４に配置されたメモリユニット２６の方向を表す。
【００６２】
図６、図２３、図２４、および図２５に示す隣接する第１分離帯域２３に示される点線矢印方向のそれぞれは、異なる組み合わせを有する。言い換えれば、本発明の第１実施形態によれば、ＮＯＲ型メモリデバイス２は、隣接する第１分離帯域２３の第１垂直縁部２３２および第２垂直縁部２３４に配置されたメモリユニット２６は、図６、図２３、図２４、図２５に示す組み合わせのような対称性を有する。図２３、図２４および図２５に示されるＮＯＲ型メモリデバイス２はまた、図６に示されるＮＯＲ型メモリデバイス２のすべての構造的特徴を有する。図６と同じ符号番号を有する図２３、図２４、および図２５の構成デバイスおよび構造は、同じまたは類似の構造および機能を有し、詳細はここでは再度説明しない。
【００６３】
図２６、２７、２８、２９および３０を参照されたい。図面は、本発明の第３実施形態によるトランジスター２を概略的に示している。図２６は、本発明の第１実施形態によるＮＯＲ型メモリデバイス５内部構造の一部の外観図である。図２７は、本発明の第３実施形態によるＮＯＲ型メモリデバイス５のメモリユニット２６の図２６Ｋ-Ｋ線に沿った断面図である。図２８は、上部構造またはユニットが除去された本発明によるＮＯＲ型メモリデバイス５の上面図である。図２９は、本発明の第３実施形態によるＮＯＲ型メモリデバイス５の上面図である。図３０は、本発明の第３実施形態によるＮＯＲ型メモリデバイス５の図２９のＬ-Ｌ線に沿った断面図である。本発明の第３実施形態によるＮＯＲ型メモリデバイス５は、図４および図５に示すように、主に複数トランジスター（すなわち、メモリユニット）から構成される。さらに、本発明による製造プロセスにおけるＮＯＲ型メモリデバイス５の半製品の断面図である図３６を参照されたい。
【００６４】
図２６〜図３０および図３６に示すように、本発明の第３実施形態によるＮＯＲ型メモリデバイス５は、半導体基板５１、接地層５２、複数第１分離帯域５３、複数第２分離帯域５４、複数積層帯域５５（図３６に示す）、複数メモリユニット５６、複数第１サブビット線５７、複数第２サブビット線５８、複数ワード線５９、複数ビット線スルーホールコンタクト６０、および複数ビット線６１を含む。図２８において、点線は、複数メモリユニット５６上に形成される複数ビット線６１を表している。図２９において、点線は、第２絶縁層６５および複数ビット線６１の下に形成された複数メモリユニット５６を表している。
【００６５】
半導体基板５１は、縦方向Ｌ、横方向Ｔ、法線方向Ｎ、半導体基板５１の縦方向Ｌに沿った複数列５１２、および半導体基板５１の横方向Ｔに沿った複数行５１４を規定する。
【００６６】
１つの具体的な実施形態では、半導体基板51は、サファイア、シリコン、SiC、GaN、ZnO、ScAlMgO4、YSZ（イットリア安定化ジルコニア）、SrCu2O2、LiGaO2、LiAlO2、GaAsまたは他の半導体材料で形成されてもよい。
【００６７】
半導体基板５１上には、接地層５２が形成されている。
【００６８】
複数第１分離帯域５３は、接地層５２上に形成され、半導体基板５１の縦方向Ｌに沿って延びる。各第１分離帯域５３は、第１垂直縁部５３２および第２垂直縁部５３４を有する。複数第２分離帯域５４は、接地層５２に形成されており、半導体基板５１の縦方向Ｌに沿って延びる。各第２分離帯域５４は、第３垂直縁部５４２および第４垂直縁部５４４を有する。複数第１分離帯域５３と複数第２分離帯域５４とは交互に配置されている。
【００６９】
図３６に示すように、複数積層帯域５５は、接地層５２上に形成された第１半導体層６２、第１半導体層６２上に形成された第１絶縁層６３および第１絶縁層６３に形成された第２半導体層６４から構成される。第１絶縁層６３は、本発明の第３好ましい実施形態によるＮＯＲ型メモリデバイス５の製造プロセス中にのみ存在することを強調しなければならない。そして、本発明の第３実施形態によるＮＯＲ型メモリデバイス５は製造された後、第１絶縁層６３を完全に除去される。
【００７０】
各積層帯域５５は、複数第１分離帯域５３のうちの１つ第１分離帯域５３に対応し、複数第２分離帯域５４のうちの１つの第２分離帯域５４に対応する。各積層帯域５５は、その対応する第１分離帯域５３とその対応する第２分離帯域５４との間に配置されている。各積層帯域５５は、複数凹部５５２を有し、複数凹部５５２は第１絶縁層６３に形成され、対応する第２分離帯域５４の第３垂直縁部５４２または第４の垂直縁部５４４に面する。各第１分離帯域５３の一側に位置する凹部５５２と、第１分離帯域５３の他側の凹部５５２とは、交錯する配置になっている。各凹部５５２は、複数列５１２のうちの１つの列５１２および複数行５１４のうちの１つの行５１４に対応する。
【００７１】
各メモリユニット５６は、凹部５５２の１つに対応し、半導体材料５６０で形成されたピラー５６２を含む。各ピラー５６２は、対応する凹部５５２と協働し、半導体基板５１の横方向Ｔに沿って延びている。各ピラー５６２は、半導体基板５１の法線方向Ｎに平行するベース面５６２０、ベース面５６２０の反対側の各円錐面５６２１、半導体基板５１の法線方向Ｎに垂直する第１上面５６２２、第１上面５６２２の反対側の各底面５６２３、ベース面５６２０と円錐面５６２１に隣接する正面５６２４及び正面５６２４の反対側の各背面５６２５を有する。
半導体材料５６０で形成され、独自の第１細長いセクション５６２６を有する各ピラー５６２は、第１上面５６２２、ベース面５６２０、正面５６２４、および背面５６２５の間に挟まれて独自のドレイン領域ＤＲを形成する。半導体材料５６０で形成され、独自の第２細長いセクション５６２７を有する各ピラー５６２は、底面５６２３、ベース面５６２０、正面５６２４、および背面５６２５の間に挟まれて、独自のソース領域ＳＲを形成する。半導体材料５６０で形成され、ベース面５６２０に位置するプレート部５６２８を有する各ピラー５６２は、第１細長いセクション５６２６と第２細長いセクション５６２７との間に位置し、独自のチャンネル領域ＣＲを形成する。ピラー５６２の他の部分は、独自の本体領域に形成される。実際には、半導体材料５６０は、第１分離帯域５３の第１垂直縁部５３２および第２垂直縁部５３４を覆うこともできる。
【００７２】
一部の具体的な実施形態では、ピラー５６２を形成する半導体材料は、例えば、多結晶シリコン材料であってもよい。ソース領域ＳＲおよびドレイン領域ＤＲは、ｎ型ドーパント（例えば、リンまたはヒ素）またはｐ型ドーパント（例えば、ホウ素）でドープされてもよい。チャンネル領域ＣＲには、ソース領域ＳＲおよびドレイン領域ＤＲとは異なる導電型を有するドーパントがドープされていてもよい。チャンネル領域ＣＲ、ソース領域ＳＲおよびドレイン領域ＤＲから離れた本体領域の一部は、特定のドーパントで任意にドープされうる。
【００７３】
各メモリユニット５６は、半導体材料５６０によって形成されたピラー５６２の対応するベース面５６２０を覆う独自のゲート酸化物（すなわち、スルートンネル酸化物）／ゲート誘電体多層構造体５６４および独自のゲート酸化物/ゲート誘電体多層構造体５６４のゲート導体５６６を含む。各第１サブビット線２７は、第１半導体層３２に形成され、複数メモリユニット５６のうちの１つおよび複数ビット線２２のうちの１つに対応する。各第１サブビット線５７は、メモリユニット５６の対応するソース領域ＳＲと対応する接地層５２との間に接続されている。各第２サブビット線５８は、第２半導体層６４に形成され、複数メモリユニット５６のうちの１つに対応する。各第２サブビット線５８は、対応するメモリユニット５６のドレイン領域ＤＲに接続されている。
【００７４】
各ワード線５９は、複数列５１２の１つに対応し、対応する列５１２に沿って配置されたゲート導体５６６を接続する。
【００７５】
本発明の第３実施形態によるＮＯＲ型メモリデバイス２は、第２絶縁層６５をさらに含む。第２絶縁層６５は、第２半導体層６４、複数第１分離帯域５３、および複数第２分離帯域５４上に形成される。各ビット線スルーホールコンタクト６０は複数第２サブビット線５８のうちの１つ第２サブビット線５８に対応し、第２絶縁層６５を貫通して対応する第２サブビット線５８を接続するように形成される。複数ビット線６１は第２絶縁層６５が形成され、各ビット線６１は、複数行５１４のうちの１つ行５１４に対応する。各ビット線６１は、対応する行５１４に沿って延び、対応する行５１４に沿って配置されたビット線スルーホールコンタクト６０を接続する。
【００７６】
１つの具体的な実施形態では、半導体材料５６０によって形成されるピラー５６２のベース面５６２０は、平坦面、凸面、または凹面であってもよい。
【００７７】
１つの具体的な実施形態では、各メモリユニット５６において、半導体材料５６０によって形成されたピラー５６２の第１上面５６２２、ゲート酸化物／ゲート誘電体多層構造５６４の第２上面、およびゲート導体５６６の第３上面からなる、組み合わされた表面は、半楕円形、半円形、三角形、親指形、または台形等の形状を呈し得る。
【００７８】
また、本発明の第３実施形態によるＮＯＲ型メモリデバイス５は、第３絶縁層６６と複数接続線６７とをさらに含む。第３絶縁層６６は、接地層６２を覆うように形成され、複数第１分離帯域５３、複数第２分離帯域５４および複数接地層６２の間に形成される。各接続線６７は、複数第１サブビット線５７のうちの１つ第１サブビット線５７および複数ビット線２２のうちの１つに対応する。そして、第３絶縁層６６を貫通して対応する第１サブビット線５７と対応する接地層６２との間に接続されるように形成される。複数接続線６７は、電流密度と方向を安定させる機能を有する。
【００７９】
図２９に示すように、各メモリユニットブロック５０２は、一辺の長さが２Ｆの太線平行四辺形に囲まれている。Fはプロセスフィーチャサイズを表す。太い黒線の平行四辺形により、本発明によるＮＯＲ型メモリデバイス２のユニットサイズは、次の式により計算される。
【００８０】
ユニットサイズ＝８／４Ｆ  ７／４Ｆ  ＝  ３．５Ｆ２
【００８１】
したがって、理論的には、本発明の第３実施形態によるＮＯＲ型メモリデバイス５のユニットサイズは、プロセスフィーチャサイズの平方の３．５倍に等しい。
【００８２】
図３１から図４２を参照してください。これらの図は、本発明の第４実施形態による方法により製造された図２６〜図３０に示すＮＯＲ型メモリデバイス５を模式的に示している。
【００８３】
図３１および図３２を参照してください。図３１は、本発明の第４実施形態による方法により製造されたＮＯＲ型メモリデバイス５半製品の上面図である。図３２は、図３１の線Ｍ-Ｍに沿ったＮＯＲ型メモリデバイス５の半製品の断面図である。図３１および図３２に示すように、本発明の第４実施形態によれば、まず、半導体基板５１に、接地層５２を形成する。半導体基板５１は、縦方向Ｌ、横方向Ｔ、法線方向Ｎ、縦方向Ｌに沿った複数列５１２、および横方向Ｔに沿った複数行５１４を規定する。
【００８４】
図３３および図３４を参照されたい。図３３は、本発明の第４実施形態による方法により製造されたＮＯＲ型メモリデバイス５半製品の別上面図である。図３４は、図３３の線Ｎ−Ｎに沿ったＮＯＲ型メモリデバイス５の半製品の断面図である。図３３および図３４に示すように、本発明の第４実施参照されたい。形態による方法は、接地層５２を覆う第３絶縁層６６を形成することである。図３３および図３４にも示されるように、本発明の第４実施形態による方法は、複数導電パッド７１を形成することである。各導電性パッド７１は、複数行５１４の１つの行５１４および複数列５１２の２つの列５１２に対応し、その対応する行５１４およびその対応する２つの列５１２に形成され、そして第３絶縁層６６を貫通し、接地層５２に接触している。
【００８５】
図３５および再び図３６を参照されたい。図３５は、本発明の第４実施形態による方法により製造されたＮＯＲ型メモリデバイス５半製品の別上面図である。図３６は、図３５のＮＯＲ型メモリデバイス５半製品の線Ｏ−Ｏに沿った断面図である。図３５および図３６に示すように、本発明の第４実施形態による方法は、第３絶縁層６６および複数導電パッド７１に、第１半導体層６２を形成する。次に、本発明の第４実施形態による方法は、第１半導体層６２上に第１絶縁層６３を形成することである。図３５および図３６にも示すように、本発明の第４施形態による方法は、第１絶縁層６３上に、第２半導体層６４を形成する。図３５および図３６にも示すように、本発明の第４実施形態による方法は、半導体基板５１の縦方向Ｌに平行する複数第１溝６８を形成することである。複数第１溝６８は、第１半導体層６２、第１絶縁層６３、および第２半導体層６４を貫通する。各 第１溝６８は、第１垂直側壁６８２、第２垂直側壁６８４、および複数内側に突出する突起６８６を有する。各第１溝６８の第１垂直側壁６８２上の突起６８６と、第２垂直側壁６８４上の突起６８６とは、交錯する配置になっている。
【００８６】
図３７および図３８を参照されたい。図３７は、本発明の第４実施形態による方法により製造されたＮＯＲ型メモリデバイス５半製品の上面図である。図３８は、図３７のＮＯＲ型メモリデバイス５半製品の線Ｐ−Ｐに沿った断面図である。図３７および図３８に示すように、本発明の第４実施形態による方法は、複数第１分離帯域５３を形成することである。各第１分離帯域５３は、複数第１溝６８のうちの１つ第１溝６８に充填され、その結果、複数積層帯域５５と複数第１分離帯域５３とが交互に配置される。複数積層帯域５５は、第１半導体層６２、第１絶縁層６３、および第２半導体層６４から構成される。各第１分離帯域５３は、独自の第１垂直縁部５３２および独自の第２垂直縁部５３４を有する。
【００８７】
図３７および図３８に示すように、本発明の第４実施形態による方法は、半導体基板５１の縦方向Ｌに平行する複数第２溝６９を形成することである。各第２溝６９は、複数積層帯域５５の１つの一部に形成され、第１半導体層６２、第１絶縁層６３、および第２半導体層６４を貫通する。各第２溝６９は、独自の第３垂直側壁６９２および独自の第４垂直側壁６９４を有する。
【００８８】
図３７および図３８に示すように、本発明の第４実施形態による方法は、各第２溝６９の第３垂直側壁６９２および第４垂直側壁６９４上の第１半導体層６２および第２半導体層６４を部分的にドーピングする。その結果、複数第１導電部６２２に第１半導体層６２が形成され、複数第２導電部６４２に第２半導体層６４が形成される。各第１導電部６２２および各第２導電部６４２は、複数突出部６８６のうちの１つ突出部６８６に対応する。
【００８９】
図３７および図３８に示すように、本発明の第４実施形態による方法は、第１絶縁層６３の複数残余部分を除去することである。各残余部分は、複数突起６８６のうちの１つ突起６８６に対応するため、複数凹部５５２が、各第２溝６９の第３垂直側壁６９２および第４垂直縦側壁６９４に形成される。各第１分離帯域５３の一側に位置する凹部５５２と、第１分離帯域５３の他側の凹部５５２は、交錯する配置になっている。各凹部５５２は、複数列５１２のうちの１つ列５１２および複数行５１４のうちの１つ行５１４に対応する。
【００９０】
図３９および図４０を参照すると、図３９は、本発明の第４実施形態による方法によって製造されたＮＯＲ型メモリデバイス５半製品の別の上面図である。図４０は、図３９のＮＯＲ型メモリデバイス５半製品の線Ｑ−Ｑに沿った断面図である。図３９および図４０に示すように、本発明の第４実施形態による方法は、半導体材料５６０で形成された複数ピラー５６２を形成することであり、半導体材料５６０によって形成される複数ピラー５６２は、複数列５１２および複数行５１４に従って配置される。製造上の便宜を図るため、ピラー５６２を形成する半導体材料５６０は、第1導電部６２２および第２導電部６４２を覆ってもよい。
【００９１】
再び図２６および図２７を参照すると、半導体材料５６０によって形成される各ピラー５６２は、複数凹部５５２のうちの１つの凹部５５２と協働し、半導体基板５１の横方向Ｔに沿って延びる。各ピラー５６２は、半導体基板５１の法線方向Ｎ平行する独自のベース面５６２０、ベース面５６２０の反対側にある独自の円錐面５６２１、半導体基板５１の法線方向Ｎに垂直する独自の第１上面５６２２、第1上面５６２２反対側の独自の底面５６２３、ベース面５６２０と円錐面５６２１に隣接する独自の正面および正面５６２４の反対側の独自の背面５６２５を有する。半導体材料５６０で形成され、独自の第１細長いセクション５６２６を有する各ピラー５６２は、第１上面５６２２、ベース面５６２０、正面５６２４、および背面５６２５の間に挟まれて独自のドレイン領域ＤＲを形成する。半導体材料５６０で形成され、独自の第２細長いセクション５６２７を有する各ピラー５６２は、底面５６２３、ベース面５６２０、正面５６２４、および背面５６２５の間に挟まれて、独自のソース領域ＳＲを形成する。半導体材料５６０で形成され、ベース面５６２０に位置するプレート部５６２８を有する各ピラー５６２は、第１細長いセクション５６２６と第２細長いセクション５６２７との間に位置し、独自のチャンネル領域ＣＲを形成する。
半導体材料５６０によって形成される各ピラー５６２の他の部分は、独自の本体領域に形成される。実際には、半導体材料５６０は、複数第２溝６９の第３垂直側壁６９２および第４垂直側壁６９４を覆うこともできる。
【００９２】
各第１導電部６２２は、複数第１サブビット線５７のうちの第１サブビット線５７として機能する。各第１サブビット線５７は、ピラー５６２の１つに対応し、対応するピラー５６２のソース領域ＳＲと接地層５２との間に接続される。各第２導電部６４２は、複数第２サブビット線５８のうちの１つの第２サブビット線５８として機能する。各第２サブビット線５８は、複数ピラー５６２のうちの１つピラー５６２に対応し、対応するピラー５６２のドレイン領域ＤＲに接続されている。
【００９３】
図３９および図４０を参照すると、本発明の第４好ましい実施形態による方法は、複数ゲート酸化物（すなわち、スルートンネル酸化物）／ゲート誘電体多層構造５６４を形成することである。各ゲート酸化物／ゲート誘電体多層構造５６４は、半導体材料５６０によって形成された複数ピラー５６２のうちの１つベース面５６２０を覆う。製造の便宜のために、複数ゲート酸化物/ゲート誘電体多層構造５６４は、第1の導電部６２２および第２導電部６４２で覆われた半導体材料５６０上にコーティングされてもよい。
【００９４】
図３９および図４０に示すように、本発明の第４好ましい実施形態による方法は、複数導体層７０を形成することである。各導体層７０は、複数第２溝６９のうちの１つ第２溝６９の第３垂直側壁６９２および第４垂直側壁６９４を覆う。実際には、各導体層７０は、複数ゲート酸化物／ゲート誘電体多層構造５６４のうちの１つのゲート酸化物／ゲート誘電体多層構造５６４および半導体材料５６０にコーティングされてもよい。
【００９５】
図４１および図４２を参照すると、図４１は、本発明の第４実施形態による方法によって製造されたＮＯＲ型メモリデバイス５半製品の別の上面図である。図４２は、図４１のＮＯＲ型メモリデバイス５半製品の線Ｒ-Ｒに沿った断面図である。図４１および図４２に示すように、本発明の第４実施形態による方法は、複数導体層７０を部分的にエッチングして、複数ゲート導体５６６および複数ワード線５９を形成することである。各ゲート導体５６６は、複数ゲート酸化物／ゲート誘電体多層構造５６４のうちの１つのゲート酸化物／ゲート誘電体多層構造５６４を覆う。各ワード線５９は、複数列５１２のうち１つの列５１２に対応し、対応する列５１２に沿って配置されたゲート導体５６６を接続する。複数ゲート導体５６６および複数ワード線５９の体積を増加させるために、複数導体層７０を形成する前に、別の半導体材料（図４０および図４２に図示せず）は、半導体材料５６０上にコーティングされた複数ゲート酸化物／ゲート誘電体多層構造５６４を形成することができる。半導体材料５６０は、第１導電部６２２および第２導電部６４２上にコーティングされている。
【００９６】
なお、第２溝６９内の導電パッド７１の一部が除去され、導電パッド７１は複数接続線６７に転じる。各接続線６７は、複数第１サブビット線５７のうちの１つの第１サブビット線５７に対応し、対応する第１サブビット線５７と接地層５２との間に接続されている。
【００９７】
図４３および図４４を参照されたい。図４３は本発明の第４実施形態による方法によって製造されたＮＯＲ型メモリデバイス５半製品の別の上面図である。図４３は、図４４のＮＯＲ型メモリデバイス５半製品の線Ｓ−Ｓに沿った断面図である。図４３および図４４に示すように、本発明の第４実施形態による方法は、複数第２分離帯域５４を形成することである。各第２分離帯域５４は、複数第２溝６９のうちの１つの第２溝に充填される。
【００９８】
再び図２９及び図３０を参照すると、本発明の第４実施例による方法は、第２半導体層６４、複数第１分離帯域５３、及び複数第２分離帯域５４に第２絶縁層６５を形成することである。図２９および図３０にも示すように、本発明の第４実施形態による方法は、複数ビット線スルーホールコンタクト６０を形成することである。各ビット線スルーホールコンタクト６０は、複数第２サブビット線５８のうちの１つ第２サブビット線５８に対応し、第２絶縁層６５を貫通して対応する第２サブビット線５８を接続するように形成される。最後に、図２９および図３０に示すように、本発明の第４実施形態による方法は、第２絶縁層６５上に、複数ビット線６１を形成することである。各ビット線６１は、複数行５１４のうちの１つビット線６１に対応する。各ビット線６１は、対応する行５１４に沿って延び、対応する行５１４に沿って配置されたビット線スルーホールコンタクト６０を接続する。
【００９９】
同様に、本発明の第３実施形態に係るＮＯＲ型メモリデバイス５の場合、隣接する第１分離帯域５３の第１垂直縁部５３２および第２垂直縁部５３４上に配置されたメモリユニット５６は、図６、２３、２４、および２５に示すように、異なる組み合わせを有する。
【０１００】
本発明の上記の詳細な説明から、本発明によるＮＯＲ型メモリデバイスは、複数垂直電流型扇形電界効果トランジスターで構成され、４Ｆ２より小さいユニットサイズを有することが明確に理解できる。
【０１０１】
本発明の好ましい実施形態の上記説明は例示的なものであり、本発明を限定するものではない。実施形態は、本発明の原理を説明し、当業者が様々な実施形態において本発明を使用できるようにすることを意図している。本発明の技術的思想は、添付の特許請求の範囲およびその均等物によって決定されることができる。
【符号の説明】
【０１０２】
１            垂直電流型扇形電界効果トランジスター
１０            ピラー
１００            ベース面
１０１            円錐面
１０２            上面
１０３            底面
１０４            正面
１０５            背面
１０６            第１細長いセクション
１０７            第２細長いセクション
１０８            プレート部
１２            ゲート誘電体層
１４            ゲート導体
２            ＮＯＲ型メモリデバイス
２０            メモリユニットストリング
２０２          メモリユニットブロック
２１            半導体基板
２１            ２列
２１            ４行
２２            ビット線
２３            第１分離帯域
２３２          第１垂直縁部
２３４          第２垂直縁部
２４            第２分離帯域
２４２          第３垂直縁部 
２４４          第４垂直縁部
２５            積層帯域
２５２          凹部
２６            メモリユニット
２６０          半導体材料
２６２          ピラー
２６２０        ベース面
２６２１        円錐面
２６２２        第１上面
２６２３        底面
２６２４        正面
２６２５        背面
２６２６        第１細長いセクション
２６２７        第２細長いセクション
２６２８        プレート部
２６４          ゲート酸化物／ゲート誘電体多層構造
２６６          ゲート導体
２７            第１サブビット線
２８            第２サブビット線
２９            ワード線
３０            接地スルーホールコンタクト
３１            接地層
３２            第１半導体層
３２２          第１導電部
３３            第１絶縁層
３３            第２半導体層
３３２          第２導電部
３４            第２半導体層
３４２            第２導電部
３５            第２絶縁層
３６            第３絶縁層
３７            接続線
３８            第１溝
３８２          第１垂直側壁
３８４            第２垂直側壁
３８６            突起
３９            第２溝
３９２            第３垂直側壁
３９４            第４垂直側壁
４０            導体層
４１            導体パッド
５            ＮＯＲ型メモリデバイス
５０２            メモリユニットブロック
５１            半導体基板
５１２            列
５１４            行
５２            接地層
５３            第１分離帯域
５３２            第１垂直縁部
５３４            第２垂直縁部
５４            第２分離帯域
５４２            第３垂直縁部
５４４            第４垂直縁部
５５            積層帯域
５５２            凹部
５６            メモリユニット
５６０            半導体材料
５６２            ピラー
５６２０          ベース面
５６２１          円錐面
５６２２          第１上面
５６２３          底面
５６２４          正面
５６２５          背面
５６２６          第１細長いセクション
５６２７          第２細長いセクション
５６２８          プレート部
５６４            ゲート酸化物／ゲート誘電体多層構造
５６６            ゲート導体
５７            第１サブビット線
５８            第２サブビット線
５９            ワード線
６０            ビット線スルーホールコンタクト
６１            ビット線
６２            第１半導体層
６２２            第１導電部
６３            第１絶縁層
６４            第２半導体層
６４２            第２導電部
６５            第２絶縁層
６６            第３絶縁層
６７            接続線
６８            第１溝
６８２            第１垂直側壁
６８４            第２垂直側壁
６８６            突起
６９            第２溝
６９２            第３垂直側壁
６９４            第４垂直側壁
７０            導体層
７１            導電パッド
ＢＬ０〜ＢＬｍ−１    ビット線
Ｑ０〜Ｑｎ−１        メモリユニット
Ｗ０〜Ｗｎ-１            ワード線
ＳＲ            ソース領域
ＤＲ            ドレイン領域
ＣＲ            チャンネル領域
Ｌ            垂直
Ｔ            横方向
Ｎ            法線方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【手続補正書】
【提出日】令和2年4月15日(2020.4.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＯＲ型メモリデバイスおよびその製造方法に関し、特に、複数垂直電流型の扇形電界効果トランジスター（fan-shaped field effect transistor, FanFET）を含むＮＯＲ型メモリデバイスおよびその製造方法に関する。
【背景技術】
【０００２】
図１および図２を参照すると、これらの図式は、米国特許公開第２０１２０１２３０６０Ａ１号によって開示された垂直電流型の扇形電界効果トランジスター１を概略的に示している。図１は、垂直電流型の扇形電界効果トランジスター１の外観図である。図２は、図１の線A-Aに沿った垂直電流型の扇形電界効果トランジスター１の断面図である。
【０００３】
図１および図２に示すように、従来技術の垂直電流型の扇形電界効果トランジスター１は、半導体材料で形成されたピラー１０、ゲート誘電体層１２、およびゲート導体１４を含む。半導体材料で形成されたピラー１０は、半導体基板（図１および図２には図示せず）の横方向Ｔに延びている。半導体基板は、図１に示すように法線方向Ｎと縦方向Ｌを規定する。
【０００４】
半導体材料で形成されたピラー１０は、半導体基板の横方向Ｔに垂直なベース面１００、ベース面の反対側の円錐面１０１、平行する横方向Ｔの上面１０２、上面１０２の反対側の底面１０３、隣接するベース面１００と円錐面１０１の正面１０４、および正面１０４の反対側の背面１０５を有する。半導体材料で形成されたピラー１０では、第１細長いセクション１０６がベース面１００、正面１０４、上面１０２、および背面１０５の間に挟まれて、ソース領域を形成する。第２細長いセクション１０７は、ベース面１００、正面１０４、背面１０５、および底面１０３の間に挟まれて、ドレイン領域を形成する。プレート部１０８は、ベース面１００に配置され、第１細長いセクション１０６と第２細長いセクション１０７との間にチャンネル領域を形成する。半導体材料で形成されたピラー１０の他の部分は、本体領域を形成する。ゲート誘電体層１２は、半導体材料で形成されたピラー１０のベース面１００を覆うように形成されている。ゲート導体１４は、ゲート誘電体層１２を覆うように形成される。
【０００５】
明らかに、垂直電流型の扇形電界効果トランジスター１では、半導体材料で形成されたピラー１０は、半導体基板の横方向Ｔに沿って延びている。また、ソース領域を形成する第１細長いセクション１０６とドレイン領域を形成する第２細長いセクション１０７とは、半導体材料で形成されたピラー１０の上下に対向配置されている。
【０００６】
より小さいサイズを達成するために、先行技術のＮＯＲ型メモリデバイスは、様々な垂直トランジスターを使用する。このように、接地層の下または上にスタックされた垂直トランジスターを使用することにより、ＮＯＲ型メモリデバイスは、４Ｆ２のユニットサイズを持つことができる。Fはプロセスフィーチャサイズ（つまり、最小リソグラフィフィーチャサイズ）である。しかし４Ｆ２のユニットサイズはすでにこれらの従来技術のＮＯＲ型メモリデバイスの限界である。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって、本発明が解決しようとする技術的課題は、複数垂直電流型扇形電界効果トランジスターを含むＮＯＲ型メモリデバイスおよびＮＯＲ型メモリデバイスの製造方法を提供することである。特に、本発明によるＮＯＲ型メモリデバイスは、４Ｆ２より小さいユニットサイズを有し得る。
【課題を解決するための手段】
【０００８】
本発明の実施形態によるＮＯＲ型メモリデバイスは、半導体基板と、複数ビット線と、複数第１分離帯域と、複数第２分離帯域と、複数積層帯域と、複数メモリユニットと、複数第１サブビット線と、複数第２サブビット線と、複数ワード線と、複数接地スルーホールコンタクトと、接地層とを含む。半導体基板は、縦方向、横方向、法線方向、半導体基板の縦方向に沿った複数列、および半導体基板の横方向に沿った複数行を規定する。複数ビット線が半導体基板上に形成され、各ビット線は複数行のうちの１つに対応し、対応する行に沿って延びる。複数第１分離帯域が複数ビット線上に形成され、半導体基板の縦方向に沿って延び、各第1分離帯域は、独自の第1垂直縁部と独自の第２垂直縁部を備える。
複数第２分離帯域が複数ビット線上に形成され、半導体基板の縦方向に沿って延び、各第２分離帯域は、独自の第３垂直縁部と独自の第４垂直縁部を備える。複数第１分離帯域と複数第２分離帯域は交互に配置されている。複数積層帯域は、複数ビット線上に形成された第１半導体層、第１半導体層上に形成された第１絶縁層、および第１絶縁層上に形成された第２半導体層からなる。各積層帯域は、複数第１分離帯域の１つおよび複数第２分離帯域の１つに対応し、対応する第１分離帯域と対応する第２分離帯域の間に配置される。
各積層帯域は、複数凹部を有し、複数凹部は第１絶縁層に形成され、対応する第２分離帯域の第３垂直縁部または第４垂直縁部に面する。各第１分離帯域の一側の凹部と第１分離帯域の他側の凹部は交錯する配置になっている。
各凹部は、複数列のうちの1つおよび複数行のうちの1つに対応する。
各メモリユニットは、凹部の１つに対応し、半導体材料で形成されたピラーを含む。各ピラーは、対応する凹部と協働し、半導体基板の横方向に沿って延伸する。各ピラーには、それぞれ、半導体基板の法線方向に平行するベース面、ベース面の反対側の円錐面、半導体基板の法線方向に垂直する第１上面、第１上面の反対側の底面、ベース面と円錐面に隣接する正面および正面の反対側の背面を有する。半導体材料で形成された各ピラーでは、第１細長いセクションは、第１上面、ベース面、正面、および背面の間に挟まれて、ソース領域を形成する。第２細長いセクションは、底面、ベース面、正面および背面の間に挟まれて、ドレイン領域を形成する。プレート部は、ベース面に配置され、第１細長いセクションと第２細長いセクションの間に配置され、チャンネル領域を形成する。ピラーの他の部分は、本体領域を形成する。
各メモリユニットには、それぞれ、対応する半導体材料で形成されたピラーのベース面を覆うゲート酸化物（つまり、スルーホール酸化物）/ゲート誘電体多層構造と、ゲート酸化物/ゲート誘電体多層構造を覆うゲート導体とを含む。個々の第１サブビット線は、第１半導体層に形成され、複数メモリユニットの中の１つおよび複数ビット線の中の１つに対応する。各第１サブビット線は、対応するメモリユニットのドレイン領域と対応するビット線との間に接続されている。個々の第２サブビット線は、第２半導体層に形成され、複数メモリユニットのうちの１つに対応する。それぞれの第２サブビット線は、対応するメモリユニットのソース領域に接続され、各ワード線は複数列の1つに対応し、対応する列に沿って配置されたゲート導体を接続する。本発明の第１実施形態によるＮＯＲ型メモリデバイスは、第２絶縁層をさらに含む。第２絶縁層は、第２半導体層、複数第１分離帯域、および複数第２分離帯域上に形成される。
各接地スルーホールコンタクトは、複数第２サブビット線の１つの第２サブビット線に対応し、第２絶縁層を貫通して対応する第２サブビット線を接続するように形成される。接地層は、すべての接地スルーホールコンタクトを接続するために第２絶縁層上に形成される。
【０００９】
具体的な実施形態では、半導体材料で形成されたピラーのベース面は、平坦面、凸面、凹面などであってもよい。
【００１０】
具体的な実施形態では、各メモリユニットにおいて、半導体材料で形成されたピラーの第１上面、ゲート酸化物／ゲート誘電体多層構造の第２上面、およびゲート導体の第３上面で構成される複合面は、半楕円形、半円形、三角形、親指形、または台形等の形状をとることができる。
【００１１】
理論的には、本発明によるＮＯＲ型メモリデバイスのユニットサイズは、プロセスのフィーチャサイズの平方の３．５倍に等しい。
【００１２】
本発明のＮＯＲ型メモリデバイスはさらに第３絶縁層および複数接続線を含む。第３絶縁層は、半導体基板および複数ビット線を覆うように形成され、複数第１分離帯域、複数第２分離帯域、および複数ビット線の間に形成される。各接続線は、複数第１サブビット線の１つおよび複数ビット線の１つに対応する。そして、第３絶縁層を貫通して、対応する第１サブビット線と対応するビット線との間に接続されるように形成される。
【００１３】
本発明の第２実施形態によるＮＯＲ型メモリデバイスの製造方法は以下の通りである。
まず、半導体基板上に複数ビット線を形成し、半導体基板は、縦方向、横方向、法線方向、縦方向に沿った複数列、および横方向に沿った複数行を規定する。各ビット線は、複数行のうちの１つに対応し、対応する行に沿って延びている。
次に、本発明の第２実施形態による方法は、複数ビット線に第１半導体層を形成し、第１半導体層上に第１絶縁層を形成し、第１絶縁層上に第２半導体層を形成する。
次に、本発明の第２実施形態による方法は、半導体基板の縦方向に平行する複数第１溝が形成され、複数第１溝は、第１半導体層、第１絶縁層、および第２半導体層を貫通する。各第１溝は、それぞれ、第１縦方向側壁、第２縦方向側壁、および複数内側に突出する突起を有する。各第１溝の第1垂直側壁の突起は、第２垂直側壁の突起と互いに交錯する配置になっている。
次に、本発明の第２実施形態による方法は、複数第1分離帯域を形成し、各第１分離帯域は、複数第１溝の１つで満たされ、その結果、複数積層帯域と複数第１分離帯域は交互に配置される。複数積層帯域は、第１半導体層、第１絶縁層、および第２半導体層から構成される。
次に、本発明の第２実施形態による方法は、縦方向に平行する複数第２溝を形成し、各第２溝は、積層帯域の１つの一部上に形成され、第１半導体層、第１絶縁層および第２半導体層を貫通する。各第２溝は、それぞれの第３垂直側壁と第４垂直側壁を有する。
次に、本発明の第２実施形態による方法は、各第２溝の第３垂直側壁および第４垂直側壁上の第１半導体層および第２半導体層を部分的にドーピングし、第１半導体層上に複数第１導電部を形成し、第２半導体層上に複数第２導電部を形成するためである。各第１導電部および各第２導電部は、複数突起のうちの１つに対応する。
次に、本発明の第２実施形態による方法は、第一絶縁層の複数残余部分を除去し、各残余部分は複数突起の１つに対応するので、各第２溝の第３垂直側壁および第４垂直側壁に複数凹部が形成される。各第1分離帯域の一側の凹部と第1分離帯域の他側の凹部は互い交錯する配置になっており、各凹部は、複数列の1つと複数行の1つに対応しる。
次に、本発明の第２実施形態による方法は、半導体材料で形成された複数ピラーを形成し、半導体材料から形成された複数ピラーは、複数列および複数行に従って配置される。
半導体材料で形成された各ピラーは、凹部の1つと連携し、横方向に延びる。各ピラーにはそれぞれ、法線方向に平行するベース面、ベース面の反対側の円錐面、法線方向に垂直する第１上面、第１上面の反対側の底面、ベース面と円錐面に隣接する正面および正面の反対側の背面がある。半導体材料で形成された各ピラーでは、第１細長いセクションは、ソース領域を形成するために、第１上面、ベース面、正面、および背面の間に挟まれ、第２細長いセクションは、底面、ベース面、正面、および背面の間に挟まれ、ドレイン領域を形成する。プレート部がベース面に配置され、チャンネル領域が第１細長いセクションと第２細長いセクションの間に形成され、ピラーの他の部分の1つは、本体領域を形成する。各第１導電部は、複数第１サブビット線のうちの１つ第１サブビット線として機能し、各第１サブビット線は、複数ピラーの１つ、および複数ビット線の１つに対応し、しかも対応するピラーのドレイン領域と対応するビット線との間に接続されている。各第２導電部は、複数第２サブビット線の１つとして機能し、各第２サブビット線は、複数ピラーのうちの１つに対応し、しかも対応するピラーのソース領域に接続される。
次に、本発明の第２実施形態による方法は、複数ゲート酸化物(つまり、スルーホール酸化物)/ゲート誘電体層を形成し、各ゲート酸化物/ゲート誘電体多層構造は、半導体材料によって形成された複数ピラーの1つのベース面を覆う。
次に、本発明の第２実施形態による方法は、複数導体層を形成し、各導体層は、複数第２溝のうちの１つ第３垂直側壁および第４垂直側壁のうちの１つを覆う。
次に、本発明の第２実施形態による方法は、複数導体層を部分的にエッチングして、複数ゲート導体と複数ワード線を形成する。各ゲート導体は、複数ゲート酸化物/ゲート誘電体多層構造のうちの1つゲート酸化物/ゲート誘電体多層構造を覆う。各ワード線は、複数列のうちの1つに対応し、対応する列に沿って配置されたゲート導体を接続する。
次に、本発明の第２実施形態による方法は、複数第２分離帯域を形成し、各第２分離帯域が複数第２溝の１つで充填され、第２半導体層、複数第１分離帯域、および複数第２分離帯域上に第２絶縁層を形成する。
次に、本発明の第２実施形態による方法は、複数接地スルーホールコンタクトを形成し、各接地スルーホールコンタクトは、複数第２サブビット線の１つに対応し、そして、第２絶縁層を貫通してから、対応する第２サブビット線を接続するように形成される。  
最後に、本発明の第２実施形態による方法は、第２絶縁層上に接地層が形成され、すべての接地スルーホールコンタクトが接続される。
【００１４】
また、半導体基板上に複数ビット線を形成する工程と、複数ビット線上に第１半導体層を形成する工程との間、本発明の第２好ましい実施例による方法は、半導体基板と複数ビットラインを覆う第３絶縁層を形成することである。次に、本発明の第２実施形態による方法は、複数導電パッドを形成することである。各導電パッドは、複数行のうちの1つおよび複数列のうちの２つに対応し、対応する行および対応する２つの列に形成される。各導電パッドは、第３絶縁層を貫通するように形成され、その後、対応する行に沿ってビット線に接続される。また、半導体基板の縦方向に平行する複数第２溝を形成する工程では、複数第２溝内の複数導電パッドの一部が除去され、複数導電パッドが複数接続線に転じる。各接続線は、複数第１サブビット線の１つの第１サブビット線および複数ビット線の１つのビット線に対応し、対応する第１サブビット線および対応するビットの間に接続される。
【００１５】
本発明の第３実施形態によるＮＯＲ型メモリデバイスは、半導体基板と、接地層と、複数第１分離帯域と、複数第２分離帯域と、複数積層帯域と、複数メモリユニットと、複数第１サブビット線と、複数第２サブビット線、複数ワード線と、複数ビット線スルーホールコンタクトと、および複数ビット線とを含む。半導体基板は、縦方向、横方向、法線方向、半導体基板の縦方向に沿った複数列、および半導体基板の横方向に沿った複数行を規定する。接地層は、半導体基板上に形成され、複数第１分離帯域が接地層に形成され、半導体基板の縦方向に沿って延びる。
各第1分離帯域は、独自の第１垂直縁部と独自の第２垂直縁部を備える。複数第２分離帯域が接地層上に形成され、半導体基板の縦方向に沿って延びる。各第２分離帯域には、独自の第３垂直縁部と、独自の第４垂直縁部を有する。複数第１分離帯域と複数第２分離帯域は交互に配置されている。複数積層帯域は、接地層に形成された第１半導体層、第１半導体層上に形成された第１絶縁層、および第１絶縁層上に形成された第２半導体層から構成される。各積層帯域は、複数第１分離帯域の１つおよび複数第２分離帯域の１つに対応し、対応する第１分離帯域と対応する第２分離帯域の間に位置する。各積層帯域は、複数凹部を有し、複数凹部は第１絶縁層に形成され、対応する第２分離帯域の第３垂直縁部または第４垂直縁部に面する。
各第１分離帯域の一側の凹部と第１分離帯域の他側の凹部は交錯する配置になっている。各メモリユニットは、凹部の１つに対応し、半導体材料で形成されたピラーを含む。各ピラーは、対応する凹部と協働し、半導体基板の横方向に沿って延びる。各ピラーは、平行する半導体基板の法線方向にベース面と、ベース面と反対の円錐面と、垂直する半導体基板の法線方向に第１上面と、第１上面の反対側の底面と、隣接するベース面と、円錐面の正面と、および正面の反対側の背面を有する。半導体材料で形成された各ピラーにおいて、それぞれの第１細長いセクションは、第１上面、ベース面、正面、および背面の間に挟まれ、それぞれのドレイン領域を形成する。それぞれの第２細長いセクションは、底面、ベース面、正面および背面の間に挟まれて、それぞれのソース領域を形成する。それぞれのプレート部は、ベース面に位置し、しかも第１細長いセクションと第２細長いセクションの間に位置して、それぞれのチャンネル領域を形成する。ピラーの他の部分は、それぞれの本体領域を形成する。各メモリユニットは、それぞれ対応する半導体材料で形成されたピラーのベース面を覆うゲート酸化物（すなわち、スルーホールト酸化物）/ゲート誘電体多層構造およびゲート酸化物/ゲート誘電体多層構造を覆うゲート導体を含む。各第１サブビット線は、第１半導体層に形成され、複数メモリユニットのうちの１つに対応し、対応するメモリユニットのソース領域と接地層との間に接続されている。各第２サブビット線は、第２半導体層に形成され、複数メモリユニットのうちの１つに対応し、対応するメモリユニットのドレイン領域に接続されている。各ワード線は複数列の1つに対応し、各ワード線は、対応する列に沿って配置されたゲート導体を接続する。本発明のＮＯＲ型メモリデバイスの第３実施形態は、第２絶縁層をさらに含む。第２絶縁層は、第２半導体層、複数第１分離帯域、および複数第２分離帯域に形成される。各ビット線スルーホールトコンタクトは、複数第２サブビット線の１つに対応する第２サブビット線に接触し、第２絶縁層を貫通し、対応する第２サブビット線を接続するように形成される。各ビット線は、複数行のうちの1つに対応し、各ビット線は対応する行に沿って延び、各ビット線は対応する行に沿って配置されたビット線スルーホールトコンタクトを接続する。
【００１６】
また、本発明の第３実施形態によるＮＯＲ型メモリデバイスは、第３絶縁層と、複数接続線とをさらに含む。第３絶縁層は、接地層を覆うように形成され、複数第１分離帯域、複数第２分離帯域、および接地層の間に形成される。各接続線は、複数第１サブビット線の1つと接地層に対応し、そして、第３絶縁層を貫通して、対応する第1サブビット線および接地層の間に接続するように形成される。
【００１７】
本発明の好ましい第４実施形態によるＮＯＲ型メモリデバイスの製造方法は、まず、半導体基板上に接地層を形成することである。半導体基板は、縦方向、横方向、法線方向、縦方向の複数列、および横方向の複数行を規定する。次に、接地層に第１半導体層を形成し、第１半導体層に第１絶縁層を形成し、第１絶縁層に第２半導体層を形成する。次に、本発明の第４実施形態による方法は、半導体基板の縦方向に平行する、複数第１溝を形成することである。複数第１溝は、第１半導体層、第１絶縁層、および第２半導体層を貫通する。各第１溝は、それぞれ、第１垂直側壁、第２垂直側壁、および複数内側に突出する突起を有する。各第１溝の第１垂直側壁の突起は、第２垂直側壁の突起と交錯する配置になっている。次に、複数第１分離帯域が形成され、各第１分離帯域は、複数第１溝の１つに充填され、複数積層帯域と複数第１分離帯域が交互に配置される。複数積層帯域は、第１半導体層、第１絶縁層、および第２半導体層から構成される。次に、半導体基板の縦方向に平行する複数第２溝を形成し、各第２溝は、複数積層帯域の１つの一部に形成され、第１半導体層、第１絶縁層、および第２半導体層を貫通する。各第２溝には、独自の第３垂直側壁と、独自の第４垂直側壁を有する。各第２溝の第３および第４垂直側壁上の第１半導体層および第２半導体層は、部分的にドープされ、第１半導体層に複数第１導電部および第２半導体層に複数第２導電部を形成するためである。各第１導電部および各第２導電部は、複数突起のうちの１つに対応する。次に、第１絶縁層の複数残余部分が除去され 各残余部分は、複数突起の1つに対応する。結果として、各第２溝の第３垂直側壁および第４垂直側壁に複数凹部が形成され、各第１分離帯域の一側の凹部と第１分離帯域の反対側の凹部は交錯する配置になっている。各凹部は、複数列の１つと複数行の１つに対応する。次に、半導体材料で形成された複数ピラーが形成され、半導体材料で形成された複数ピラーは、複数列および複数行に従って配置される。また、半導体材料で形成された各ピラーは、凹部の1つと協働し、半導体基板の横方向に延びる。各ピラーは、平行する半導体基板の法線方向にベース面と、ベース面と反対の円錐面と、垂直する半導体基板の法線方向に第１上面と、第１上面の反対側の底面と、隣接するベース面と、円錐面の正面と、および正面の反対側の背面を有する。半導体材料で形成された各ピラーにおいて、それぞれの第１細長いセクションは、第１上面、ベース面、正面、および背面の間に挟まれ、それぞれのドレイン領域を形成する。それぞれの第２細長いセクションは、底面、ベース面、正面および背面の間に挟まれて、それぞれのソース領域を形成する。それぞれのプレート部は、ベース面に位置し、しかも第１細長いセクションと第２細長いセクションの間に位置して、それぞれのチャンネル領域を形成する。ピラーの他の部分は、それぞれの本体領域を形成する。各第１導電部は、複数第１サブビット線のうちの１つ第１サブビット線として使用され、各第１サブビット線は、複数ピラーのうちの１つに対応し、対応するピラーのソース領域と接地層との間に接続される。各第２導電部は、複数第２サブビット線のうちの１つ第２サブビット線として使用され、各第２サブビット線は、複数ピラーの１つに対応し、対応するピラーのドレイン領域に接続される。次に、複数ゲート酸化物（すなわち、スルーホール酸化物）/ゲート誘電体多層構造が形成され、各ゲート酸化物/ゲート誘電体多層構造は、半導体材料で形成された複数ピラーの1つのベース面を覆う。次に、複数導体層が形成され、各導体層は、複数第２溝のうち、１つの第２溝の第３垂直側壁および第４垂直側壁のうちの１つを覆う。次に、複数導体層を部分的にエッチングして、複数ゲート導体と複数ワード線を形成する。各ゲート導体は、複数ゲート酸化物/ゲート誘電体多層構造のうちの１つゲート酸化物/ゲート誘電体多層構造で覆われている。各ワード線は、複数列のうちの１つに対応し、対応する列に沿って配置されたゲート導体を接続する。次に、複数第２分離帯域が形成され、各第２分離帯域は、複数第２溝の１つで満たされる。次に、第２半導体層、複数第１分離帯域、および複数第２分離帯域に第２絶縁層を形成する。次に、複数ビット線スルーホールコンタクトが形成され、各ビット線スルーホールコンタクトは、複数第２サブビット線のうちの１つ第２サブビット線に対応し、そして、第２絶縁層を貫通し、対応する第２サブビット線を接続するように形成される。最後に、本発明の好ましい第４実施形態によるＮＯＲ型メモリデバイスの製造方法は、複数ビット線が第２絶縁層上に形成される。各ビット線は、複数行のうちの１つに対応し、各ビット線は対応する行に沿って延び、対応する行に沿って配置されたビット線スルーホールコンタクトを接続する。
【００１８】
さらに、半導体基板上に接地層を形成する工程と、接地層に第１半導体層を形成する工程との間に、本発明の第４実施形態による方法は、接地層を覆う第３絶縁層を形成することである。次に、複数導電パッドを形成し、各導電パッドは、複数行のうちの１つと複数列のうちの２つに対応し、対応する行および対応する２つの列に形成される。各導電パッドは、第３絶縁層を貫通してから、接地層に接触するように形成される。また、半導体基板の縦方向に平行する複数第２溝を形成する工程では、複数第２溝内の複数導電パッドの一部が除去され、複数導電パッドが複数接続線に転じる。各接続線は、複数第１サブビット線のうちの１つに対応し、対応する第１サブビット線と接地層との間に接続される。
【００１９】
従来技術とは異なり、本発明によるＮＯＲ型メモリデバイスは、複数垂直電流型の扇形電界効果トランジスターを含み、４Ｆ２未満のユニットサイズを有することができる。
【００２０】
本発明の利点および精神は、本発明の以下の詳細な説明および添付の図面を通してさらに理解することができる。
【図面の簡単な説明】
【００２１】
【図１】従来技術の垂直電流型電界効果トランジスターの外観図である。
【図２】図１の線Ａ−Ａに沿った垂直電流型電界効果トランジスターの断面図である。
【図３】本発明の実施形態によるＮＯＲ型メモリデバイスの等価回路図である。
【図４】本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイス内部構造の一部の外観図である。
【図５】図４の線Ｂ-Ｂに沿った、本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイスのメモリユニットの断面図である。
【図６】本発明の好ましい第１実施形態による上部構造またはユニットが除去されたＮＯＲ型メモリデバイスの上面図である。
【図７】本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイスの上面図である。
【図８】図７の線Ｃ−Ｃに沿った、本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイスの断面図である。
【図９】本発明の好ましい第２実施形態による方法により製造されたＮＯＲ型メモリデバイスの半製品の上面図である。
【図１０】線Ｄ−Ｄに沿った図９のＮＯＲ型メモリデバイスの半製品断面図である。
【図１１】本発明の好ましい第２実施形態による方法により製造されたＮＯＲ型メモリデバイスの半製品の別上面図である。
【図１２】図１１のＮＯＲ型メモリデバイス半製品の線Ｅ−Ｅに沿った断面図である。
【図１３】本発明の好ましい第２実施形態による方法によって製造されたＮＯＲ型メモリデバイスの半製品の別上面図である。
【図１４】図１３のＮＯＲ型メモリデバイス半製品の線Ｆ−Ｆに沿った断面図である。
【図１５】本発明の好ましい第２実施形態による方法によって製造されたＮＯＲ型メモリデバイスの半製品の別上面図である。
【図１６】線Ｇ−Ｇに沿った図１５のＮＯＲ型メモリデバイス半製品の断面図である。
【図１７】本発明の好ましい第２実施形態による方法によって製造されたＮＯＲ型メモリデバイスの半製品の別上面図である。
【図１８】図１７のＮＯＲ型メモリデバイス半製品の線Ｈ−Ｈに沿った断面図である。
【図１９】本発明の方法によって製造されたＮＯＲ型メモリデバイスの半製品の別の上面図である。
【図２０】図１９のＮＯＲ型メモリデバイス半製品の線Ｉ−Ｉに沿った断面図である。
【図２１】本発明の好ましい第２実施形態による方法によって製造されたＮＯＲ型メモリデバイス半製品の別の上面図である。
【図２２】線Ｊ−Ｊに沿った、図２１のＮＯＲ型メモリデバイス半製品の断面図である。
【図２３】本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイスの１つの変形を有する上面図であり、その上部構造またはユニットが除去されている。
【図２４】本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイスの別の変形を有する上面図であり、その上部構造またはユニットが除去されている。
【図２５】本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイスの別の変形を有する上面図であり、その上部構造またはユニットが除去されている。
【図２６】本発明の好ましい第３実施形態によるＮＯＲ型メモリデバイス内部構造の一部の外観図である。
【図２７】図２６のＫ−Ｋ線に沿った、本発明の好ましい第３実施形態によるＮＯＲ型メモリデバイスの断面図である。
【図２８】本発明の好ましい第３実施形態による上部構造またはユニットが除去されたＮＯＲ型メモリデバイスの上面図である。
【図２９】本発明の好ましい第３実施形態によるＮＯＲ型メモリ装置の上面図である。
【図３０】本発明の好ましい第３実施形態によるＮＯＲ型メモリ装置の図２９のＬ−Ｌ線に沿った断面図である。
【図３１】本発明の好ましい第４実施形態による方法により製造されたＮＯＲ型メモリデバイスの半製品の上面図である。
【図３２】図３１のＮＯＲ型メモリデバイスの半製品の線Ｍ−Ｍに沿った断面図である。
【図３３】本発明の好ましい第４実施形態による方法により製造されたＮＯＲ型メモリデバイス半製品の別の上面図である。
【図３４】図３３のＮＯＲ型メモリデバイス半製品の線Ｎ−Ｎに沿った断面図である。
【図３５】本発明の好ましい第４実施形態による方法により製造されたＮＯＲ型メモリデバイス半製品の別の上面図である。
【図３６】図３５のＮＯＲ型メモリデバイス半製品の線Ｏ−Ｏに沿った断面図である。
【図３７】本発明の第４実施形態による方法により製造されたＮＯＲ型メモリデバイス半製品の別の上面図である。
【図３８】図３７のＮＯＲ型メモリデバイス半製品の線Ｐ−Ｐに沿った断面図である。
【図３９】本発明の好ましい第４実施形態による方法により製造されたＮＯＲ型メモリデバイス半製品の別の上面図である。
【図４０】図３９のＮＯＲ型メモリデバイス半製品の線Ｑ−Ｑに沿った断面図である。
【図４１】本発明の好ましい第４実施形態による方法により製造されたＮＯＲ型メモリデバイス半製品の別上面図である。
【図４２】図４１のＮＯＲ型メモリデバイス半製品のＲ−Ｒ線に沿った断面図である。
【図４３】本発明の好ましい第４実施形態による方法により製造されたＮＯＲ型メモリデバイスの半製品の別上面図である。
【図４４】図４３のＮＯＲ型メモリデバイス半製品のＳ−Ｓ線に沿った断面図である。
【発明を実施するための形態】
【００２２】
図３を参照すると、図３は、本発明の実施形態によるＮＯＲ型メモリデバイスの等価回路図である。より詳細には、図３は、垂直チャンネル構造を有するＮＯＲ型メモリデバイス２の等価回路図である。
【００２３】
図３に示すように、本発明によるＮＯＲ型メモリデバイス２のメモリユニットアレイは、横方向Ｔに複数メモリユニットストリング２０を含む。各メモリユニットストリング２０は、複数ビット線（ＢＬ０〜ＢＬｍ−１）のうち対応するビット線（ＢＬ０〜ＢＬｍ−１）に並列に接続された複数メモリユニットブロック２０２から構成される。各メモリユニットストリング２０は、複数ビット線（ＢＬ０〜ＢＬｍ−１）のうちの１つのビット線（ＢＬ０〜ＢＬｍ−１）に対応するもの、および複数メモリユニット（Ｑ０〜Ｑｎ−１）を含む。各メモリユニットブロック２０２は、複数メモリユニット（Ｑ０〜Ｑｎ−１）のうちの１つのトメモリユニット（Ｑ０〜Ｑｎ−１）で構成される。各メモリユニット（Ｑ０〜Ｑｎ−１）は、ドレインで対応するビット線（ＢＬ０〜ＢＬｍ−１）に接続され、そして、そのソースで接地端に接続されている。複数ワード線（Ｗ０〜Ｗｎ-1）の各ワード線（Ｗ０〜Ｗｎ-１）は、複数列の1つに対応し、そして、同じ列のトランジスターのゲートに接続されている。
【００２４】
図４、図５、図６、図７および図８を参照すると、これらの図は、本発明の好ましい第１実施形態によるトランジスター１を概略的に示している。図４は、本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイス２の内部の構造の一部の外観図である。図５は、図４の線Ｂ-Ｂに沿った、本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイス２のメモリユニット２６の断面図である。図６は、本発明の好ましい第１実施形態による上部構造またはユニットが除去されたＮＯＲ型メモリデバイスの上面図である。図７は、本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイス２の上面図である。図８は、図７の線Ｃ-Ｃに沿った、本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイス２の断面図である。本発明の好ましい第１実施形態によるＮＯＲ型メモリデバイス２は、図１および図２に示すように、主に複数トランジスター（すなわち、メモリユニット）で構成されている。また、製造プロセス中の本発明によるＮＯＲ型メモリデバイス２の半製品の断面図である図１４を参照されたい。
【００２５】
図４〜図８および図１４に示すように、本発明の第１実施形態によるＮＯＲ型メモリデバイス２は、半導体基板２１、複数ビット線２２、複数第１分離帯域２３、複数第２分離帯域２４、複数積層帯域２５（図１４に示す）、複数メモリユニット２６、複数ワード線２９、第２絶縁層３５、複数接地スルーホールコンタクト３０、第３絶縁層３６および複数コンデンサー３０を含む。図６において、点線は、複数のメモリユニット２６の下に形成された複数のビット線２２を表す。図７において、点線は、接地層３１（図８参照）の下に形成された複数のメモリユニット２６を表す。
【００２６】
半導体基板２１は、縦方向Ｌ、横方向Ｔ、法線方向Ｎ、半導体基板２１の縦方向Ｌに沿った複数列２１２、および半導体基板２１の横方向Ｔに沿った複数行２１４を規定する。
【００２７】
１つの具体的な実施形態では、半導体基板２１は、サファイア、シリコン、SiC、GaN、ZnO、ScAlMgO4、YSZ（イットリア安定化ジルコニア）、SrCu2O2、LiGaO2、LiAlO2、GaAs、または他の半導体材料で形成されてもよい。
【００２８】
複数ビット線２２は、半導体基板２１上に形成されている。各ビット線２２は、複数行２１４のうちの１つに対応し、対応する行２１４に沿って延びる。
【００２９】
複数第１分離帯域２３は、複数ビット線２２上に形成され、半導体基板２１の縦方向Ｌに沿って延伸する。第１分離帯域２３のそれぞれは、独自の第１垂直縁部２３２および独自の第２垂直縁部２３４を有する。複数第２分離帯域２４は、複数ビット線２２上に形成され、半導体基板２１の縦方向Ｌに沿って延伸する。各第２分離帯域２４は、独自の第３垂直縁部２４２および独自の第４垂直縁部２４４を有する。複数第１分離帯域２３と複数第２分離帯域２４は交互に配置されている。
【００３０】
図１４に示すように、複数積層帯域２５は、複数ビット線２２上に形成された第１半導体層３２と、第１半導体層３２上に形成された第１絶縁層３３と、第１絶縁層３３上に形成された第２半導体層３４と、により構成されている。第１絶縁層３３は、本発明によるＮＯＲ型メモリデバイス２の製造プロセス中にのみ存在することを強調しなければならない。本発明によるＮＯＲ型メモリデバイス２が製造された後、第１絶縁層３３は完全に除去される。
【００３１】
各積層帯域２５は、複数第１分離帯域２３の１つの第１分離帯域２３と、複数第２分離帯域２４の１つの第２分離帯域２４に対応する。各積層帯域２５は、その対応する第１分離帯域２３とその対応する第２分離帯域２４との間に配置され、各積層帯域２５は、複数凹部２５２を有する。複数凹部２５２が第１絶縁層３３に形成され、対応する第２分離帯域２４の第３垂直縁部２４２または第４垂直縁部２４４に面する。各第１分離帯域２３の一側に位置する凹部２５２と、第１分離帯域２３の他側の凹部２５２は、互いに交錯する配置になっている。各凹部２５２は、複数列２１２の１つおよび複数行２１４の１つに対応する。
【００３２】
各メモリユニット２６は、凹部２５２の１つに対応し、半導体材料２６０で形成されたピラー２６２を含む。各ピラー２６２は、対応する凹部２５２と協働し、半導体基板２１の横方向Ｔに沿って延びる。各ピラー２６２は、平行する半導体基板２１の法線方向Ｎのベース面２６２０、ベース面２６２０の反対側の円錐面２６２１、半導体基板２１の法線方向Ｎに垂直する第１上面２６２２、第１上面２６２２の反対側の底面２６２３、ベース面２６２０と円錐面２６２１に隣接する正面２６２４、及び正面２６２４の反対側の背面２６２５を有する。半導体材料２６０で形成された各ピラー２６２は、第１上面２６２２、ベース面２６２０、正面２６２４、および背面２６２５の間に挟まれた第１細長いセクション２６２６が各ソース領域ＳＲを有する。半導体材料２６０で形成された各ピラー２６２は、底面２６２３、ベース面２６２０、正面２６２４、および背面２６２５の間に挟まれた第２細長いセクション２６２７が各ドレイン領域ＤＲを有する。半導体材料２６０で形成され、独自のプレート部２６２８を有する各ピラー２６２は、ベース面２６２０に位置し、そして、第１細長いセクション２６２６と第２細長いセクション２６２７との間に位置する、独自のチャンネル領域ＣＲを形成する。ピラー２６２の他の部分は、独自の本体領域を形成する。実際、半導体材料２６０は、第１分離帯域２３の第１垂直縁部２３２および第２垂直縁部２３４も覆うことができる。
【００３３】
一部の実施形態では、ピラー１０を形成する半導体材料は、例えば、多結晶シリコン材料であってもよい。ソース領域ＳＲおよびドレイン領域ＤＲは、ｎ型ドーパント（例えば、リンまたはヒ素）またはｐ型ドーパント（例えば、ホウ素）でドープされてもよい。チャンネル領域ＣＲには、ソース領域ＳＲおよびドレイン領域ＤＲとは異なる導電型を有するドーパントがドープされていてもよい。チャンネル領域ＣＲ、ソース領域ＳＲおよびドレイン領域ＤＲから離れた本体領域の一部は、特定のドーパントで任意にドープされる。
【００３４】
各メモリユニット２６は、半導体材料２６０によって形成されたピラー２６２の対応するベース面２６２０を覆う独自のゲート酸化物（すなわち、スルートンネル酸化物）／ゲート誘電体多層構造体２６４および独自のゲート酸化物/ゲート誘電体多層構造体２６４のゲート導体２６６を含む。各第１サブビット線２７は、第１半導体層３２に形成され、複数メモリユニット２６のうちの１つおよび複数ビット線２２のうちの１つに対応する。
各第１サブビット線２７は、メモリユニット２６の対応するドレイン領域ＤＲと対応するビット線２２との間に接続されている。各第２サブビット線２８は、第２半導体層３４に形成され、複数メモリユニット２６のうちの１つに対応する。各第２サブビット線２８は、対応するメモリユニット２６のソース領域ＳＲに接続されている。
【００３５】
各ワード線２９は、複数列２１２の１つに対応し、対応する列２１２に沿って配置されたゲート導体２６６を接続する。
【００３６】
本発明の第１実施形態によるＮＯＲ型メモリデバイス２は、第２絶縁層３５をさらに含む。第２絶縁層３５は、第２半導体層３４、複数第１分離帯域２３、および複数第２分離帯域２４上に形成される。各接地スルーホールコンタクト３０は複数第２サブビット線２８のうちの１つ第２サブビット線２８に対応し、第２絶縁層３５を貫通して対応する第２サブビット線２８を接続するように形成される。接地層３１は、第２絶縁層３５に形成され、さらに全ての接地スルーホールコンタクト３０を接続する。
【００３７】
１つの具体的な実施形態では、半導体材料２６０によって形成されるピラー２６２のベース面２６２０は、平坦面、凸面、または凹面などであってもよい。
【００３８】
１つの具体的な実施形態では、各メモリユニット２６において、半導体材料２６０によって形成されたピラー２６２の第１上面２６２２、ゲート酸化物／ゲート誘電体多層構造２６４の第２上面、およびゲート導体２６６の第３上面からなる、組み合わされた表面は、半楕円形、半円形、三角形、親指形、または台形等の形状を呈し得る。
【００３９】
また、本発明の第１実施形態によるＮＯＲ型メモリデバイス２は、第３絶縁層３６と複数接続線３７とをさらに含む。第３絶縁層３６は、半導体基板２１および複数ビット線２２を覆うように形成され、複数第１分離帯域２３、複数第２分離帯域２４および複数ビット線２２の間に形成される。各接続線３７は、複数第１サブビット線２７のうちの１つおよび複数ビット線２２のうちの１つに対応する。そして、第３絶縁層３６を貫通して対応する第１サブビット線２７と対応するビット線２２との間に接続されるように形成される。複数接続線３７は、電流密度と方向を安定させる機能を有する。
【００４０】
図７に示すように、各メモリユニットブロック２０２は、一辺の長さが２Ｆの太線平行四辺形に囲まれている。Fはプロセスフィーチャサイズを表す。太い黒線の平行四辺形により、本発明によるＮＯＲ型メモリデバイス２のユニットサイズは、次の式により計算される。
【００４１】
ユニットサイズ＝８／４Ｆ×７／４Ｆ  ＝  ３．５Ｆ２
【００４２】
したがって、理論的には、本発明によるＮＯＲ型メモリデバイス２のユニットサイズは、プロセスフィーチャサイズの平方の３．５倍に等しい。
【００４３】
図９から図２０を参照されたい。これらの図は、本発明の第２実施形態による方法により製造された図４〜図８に示すＮＯＲ型メモリデバイス２を模式的に示している。
【００４４】
図９および図１０を参照されたい。図９は、本発明の第２実施形態による方法により製造されたＮＯＲ型メモリデバイス２の半製品の上面図である。図１０は、図９のＮＯＲ型メモリデバイス２半製品の線Ｄ−Ｄに沿った断面図である。図９および図１０に示すように、本発明第２実施形態による方法によれば、まず、半導体基板２１上に複数ビット線２２が形成され、半導体基板２１は、縦方向Ｌ、横方向Ｔ、法線方向Ｎ、縦方向Ｌに沿った複数列２１２、横方向Ｔに沿った複数行２１４を規定する。各ビット線２２は、複数行２１４のうちの１つに対応し、対応する行２１４に沿って延びる。
【００４５】
図１１および図１２を参照されたい。図１１は、本発明の第２実施形態による方法により製造されたＮＯＲ型メモリデバイス２半製品の別の上面図である。図１２は、図１１のＮＯＲ型メモリデバイス２半製品の線Ｅ-Ｅに沿った断面図である。図１１および図１２に示すように、本発明による方法は、半導体基板２１およびビット線２２を覆う第３絶縁層３６を形成することである。図１１および図１２にも示されるように、本発明による方法は、複数行２１４の１つおよび複数列２１２の２つにそれぞれ対応する複数導電パッド４１を形成する。そして、その対応する行２１４およびその対応する２つの列２１２に形成され、第３絶縁層３６を貫通し、その後、その対応する行２１４に沿って配置されたビット線２２に接触する。
【００４６】
図１３および再び図１４を参照されたい。図１３は、本発明による方法により製造されたＮＯＲ型メモリデバイス２半製品の別の上面図である。図１４は、図１３のＮＯＲ型メモリデバイス２半製品の線Ｆ-Ｆに沿った断面図である。図１３および図１４に示すように、本発明による方法は、複数ビット線２２上に第１半導体層３２を形成することである。次に、本発明による方法は、第１半導体層３２上で第１絶縁層３３を形成する。図１３および図１４にも示されるように、本発明による方法は、第１絶縁層３３で、第２半導体層３４を形成する。図１３および図１４にも示されるように、本発明による方法は、半導体基板２１の縦方向Ｌに平行する複数第１溝３８を形成し、複数第１溝３８は、第１半導体層３２、第１絶縁層３３、および第２半導体層３４を貫通する。第１溝３８のそれぞれは、第１垂直側壁３８２、第２垂直側壁３８４、および複数内側に突出する突起３８６を有する。各第１溝３８の第１垂直側壁３８２上の突起３８６と第２垂直側壁３８４の突起３８６は、交錯する配置になっている。
【００４７】
図１５および図１６を参照されたい。図１５は、本発明の第２実施形態による方法により製造されたＮＯＲ型メモリデバイス２半製品の上面図である。図１６は、図１５のＮＯＲ型メモリデバイス２半製品の線Ｇ−Ｇに沿った断面図である。図１５および図１６に示すように、本発明による方法は、複数第１分離帯域２３を形成し、第１分離帯域２３のそれぞれは、複数第１溝３８のうちの１つに充填されるため、複数積層帯域２５および複数第１分離帯域２３が交互に配置されるようにする。積層帯域２５は、第１半導体層３２、第１絶縁層３３、および第２半導体層３４から構成される。各第１分離帯域２３は、独自の第１垂直縁部２３２および独自の第２垂直縁部２３４を有する。
【００４８】
図１５および図１６に示すように、本発明の第２実施形態による方法は、半導体基板２１の縦方向Ｌに平行する複数第２溝３９を形成し、各第２溝３９は、積層帯域２５の一部に形成され、第１半導体層３２、第１絶縁層３３、および第２半導体層３４を貫通する。
各第２溝３９は、独自の第３垂直側壁３９２および独自の第４垂直側壁３９４を有する。
【００４９】
図１５および図１６にも示されるように、次に、本発明の第２実施形態方法によれば、各第２溝３９の第３垂直側壁３９２および第４垂直側壁３９４上の第１半導体層３２および第２半導体層３４は部分的にドープされ、複数第１導電部３２２が第１半導体層３２上に形成され、複数第２導電部３４２が第２半導体層３４上に形成されるためである。各第１導電部３２２および各第２導電部３４２は、複数突起３８６の１つに対応する。
【００５０】
図１５および図１６にも示されるように、次に、本発明の第２実施形態による方法は、第１絶縁層３３の複数残余部分を除去する。残余部分のそれぞれは、複数突起３８６の１つに対応するため、複数凹部２５２が各第２溝３９の第３垂直側壁３９２および第４垂直側壁３９４に形成される。各第１分離帯域２３の一側に位置する凹部２５２と、第１分離帯域２３の他側の凹部２５２は、交錯する配置になっており、各凹部２５２は、複数列２１２の１つおよび複数行２１４の１つに対応する。
【００５１】
図１７および図１８を参照されたい。図１７は、本発明の第２実施形態による方法により製造されたＮＯＲ型メモリデバイス２半製品の別上面図である。図１８は、図１７のＮＯＲ型メモリデバイス２半製品の線Ｈ-Ｈに沿った断面図である。図１７および図１８に示すように、本発明による方法は、半導体材料２６０で形成された複数ピラー２６２を形成する。半導体材料２６０で形成された複数ピラー２６２は、複数列２１２および複数行２１４に従って配置され、製造の便宜のために、ピラー２６２を形成する半導体材料２６０は、第１導電部３２２および第２導電部３４２を覆うこともできる。
【００５２】
再び図４および図５を参照されたい。半導体材料２６０によって形成されたピラー２６２のそれぞれは、複数凹部２５２の１つに適合し、半導体基板２１の横方向Ｔに沿って延びる。各ピラー２６２は、半導体基板２１の法線方向Ｎに平行するベース面２６２０、ベース面２６２０の反対側の各円錐面２６２１、半導体基板２１の法線方向Ｎに垂直する第１上面２６２２、第１上面２６２２の反対側の各底面２６２３、ベース面２６２０と円錐面２６２１に隣接する正面２６２４及び正面２６２４の反対側の各背面２６２５を有する。半導体材料２６０で形成され、独自の第１細長いセクション２６２６を有する各ピラー２６２は、第１上面２６２２、ベース面２６２０、正面２６２４、および背面２６２５の間に挟まれて独自のソース領域ＳＲを形成する。半導体材料２６０で形成され、独自の第２細長いセクション２６２７を有する各ピラー２６２は、底面２６２３、ベース面２６２０、正面２６２４、および背面２６２５の間に挟まれて、独自のドレイン領域ＤＲを形成する。半導体材料２６０で形成され、ベース面２６２０に位置するプレート部２６２８を有する各ピラー２６２は、第１細長いセクション２６２６と第２細長いセクション２６２７との間に位置し、独自のチャンネル領域ＣＲを形成する。半導体材料２６０によって形成される各ピラー２６２の他の部分は、別個の本体領域に形成される。実際には、半導体材料２６０は、複数第２溝３９の第３垂直側壁３９２および第４垂直側壁３９４を覆うこともできる。
【００５３】
各第１導電部３２２は、複数第１サブビット線２７の１つとして機能する。各第１サブビット線２７は、複数ピラー２６２の１つに対応し、対応するピラー２６２のドレイン領域ＤＲとピラー２６２に対応するビット線２２との間に接続される。第２導電部３４２のそれぞれは、複数第２サブビット線２８の１つとして機能する。各第２サブビット線２８は、複数ピラー２６２の１つに対応し、対応するピラー２６２のソース領域ＳＲに接続されている。
【００５４】
図１７および１８を参照すると、次に、本発明の第２実施形態による方法は、複数ゲート酸化物（即ち、スルートンネル酸化物）／ゲート誘電体多層構造２６４を形成する。各ゲート酸化物／ゲート誘電体多層構造２６４は、半導体材料２６０によって形成された複数ピラー２６２のうちの１つベース面２６２０を覆う。製造の便宜のために、複数ゲート酸化物／ゲート誘電体多層構造２６４も、第１導電部３２２および第２導電部３４２で被覆された半導体材料２６０上に被覆され得る。
【００５５】
図１７および図１８に示すように、次に、本発明の第２実施形態による方法は、複数導体層４０を形成する。各導体層４０は、複数第２溝３９の１つの第２溝３９の第３垂直側壁３９２と第４垂直側壁３９４のうちの１つ垂直側壁を覆う。実際には、導体層４０のそれぞれは、複数ゲート酸化物／ゲート誘電体多層構造２６４の１つゲート酸化物／ゲート誘電体多層構造２６４および半導体材料２６０に被覆されてもよい。
【００５６】
図１９および図２０を参照されたい。図１９は、本発明の第２実施形態による方法により製造されたＮＯＲ型メモリデバイス２半製品の別の上面図である。図２０は、線Ｉ−Ｉに沿った図１９のＮＯＲ型メモリデバイス２半製品の断面図である。図１９および図２０に示すように、本発明による方法は、複数導体層４０を部分的にエッチングして、複数ゲート導体２６６および複数ワード線２９を形成する。各ゲート導体２６６は、複数ゲート酸化物/誘電体多層構造２６４のうちの1つで覆われている。各ワード線２９は、複数列２１２の１つに対応し、その対応する列２１２に沿って配置されたゲート導体２６６を接続する。複数ゲート導体２６６および複数ワード線２９の体積を増加させるために、複数導体層４０を形成する前に、別の半導体材料（図１８および２０には図示せず）を形成して、半導体材料２６０上にコーティングされた複数ゲート酸化物／ゲート誘電体多層構造２６４を覆うことができる。半導体材料２６０は、第１導電部３２２および第２導電部３４２上にコーティングされている。
【００５７】
留意しなければならないことは、第２溝３９内の導電パッド４１の一部が除去され、導電パッド４１が複数接続線３７に変更されているのである。各接続線３７は、複数第１サブビット線２７の１つに対応し、その対応する第１サブビット線２７とその対応するビット線２２との間に接続される。
【００５８】
図２１および図２２を参照されたい。図２１は、本発明の第２実施形態による方法により製造されたＮＯＲ型メモリデバイス２半製品の別の上面図である。図２１は、図２２のＮＯＲ型メモリデバイス２半製品の線Ｊ−Ｊに沿った断面図である。図２１および図２２に示すように、次に、本発明による方法は、複数第２分離帯域２４を形成し、各第２分離帯域２４は、複数第２溝３９のうちの１つに充填される。
【００５９】
再び図７および図８を参照されたい。次に、本発明の第２実施形態による方法は、第２半導体層３４、複数第１分離帯域２３、および複数第２分離帯域２４上に第２絶縁層３５を形成する。図７および図８にも示されるように、本発明による方法は、複数接地スルーホールコンタクト３０を形成することである。各接地スルーホールコンタクト３０は、複数第２サブビット線２８のうちの１つに対応し、そして、第２絶縁層３５を貫通し、対応する第２サブビット線２８を接続するように形成される。最後に、図７および図８に示すように、本発明による方法は、第２絶縁層３５接地層３１が形成され、その後、すべての接地スルーホールコンタクト３０が接続される。
【００６０】
図２３、図２４および図２５を参照し、再び図６を参照されたい。図２３は、本発明の第１実施形態によるＮＯＲ型メモリデバイス２の１つの上面図であり、上部構造またはユニットが除去されている。図２４は、本発明の第１実施形態によるＮＯＲ型メモリデバイス２の別実施形態の上面図であり、上部構造またはユニットが除去されている。図２５は、上部構造またはユニットが除去された、本発明の第１実施形態によるＮＯＲ型メモリデバイス２の別実施形態の上面図である。
【００６１】
図６、図２３、図２４および図２５に示すように、図中の点線の矢印は、各第１分離帯域２３の第１垂直縁部２３２に配置されたメモリユニット２６の方向と、第１分離帯域２３の第２垂直縁部２３４に配置されたメモリユニット２６の方向を表す。
【００６２】
図６、図２３、図２４、および図２５に示す隣接する第１分離帯域２３に示される点線矢印方向のそれぞれは、異なる組み合わせを有する。言い換えれば、本発明の第１実施形態によれば、ＮＯＲ型メモリデバイス２は、隣接する第１分離帯域２３の第１垂直縁部２３２および第２垂直縁部２３４に配置されたメモリユニット２６は、図６、図２３、図２４、図２５に示す組み合わせのような対称性を有する。図２３、図２４および図２５に示されるＮＯＲ型メモリデバイス２はまた、図６に示されるＮＯＲ型メモリデバイス２のすべての構造的特徴を有する。図６と同じ符号番号を有する図２３、図２４、および図２５の構成デバイスおよび構造は、同じまたは類似の構造および機能を有し、詳細はここでは再度説明しない。
【００６３】
図２６、２７、２８、２９および３０を参照されたい。図面は、本発明の第３実施形態によるトランジスター１を概略的に示している。図２６は、本発明の第１実施形態によるＮＯＲ型メモリデバイス５内部構造の一部の外観図である。図２７は、本発明の第３実施形態によるＮＯＲ型メモリデバイス５のメモリユニット２６の図２６Ｋ-Ｋ線に沿った断面図である。図２８は、上部構造またはユニットが除去された本発明によるＮＯＲ型メモリデバイス５の上面図である。図２９は、本発明の第３実施形態によるＮＯＲ型メモリデバイス５の上面図である。図３０は、本発明の第３実施形態によるＮＯＲ型メモリデバイス５の図２９のＬ-Ｌ線に沿った断面図である。本発明の第３実施形態によるＮＯＲ型メモリデバイス５は、図４および図５に示すように、主に複数トランジスター（すなわち、メモリユニット）から構成される。さらに、本発明による製造プロセスにおけるＮＯＲ型メモリデバイス５の半製品の断面図である図３６を参照されたい。
【００６４】
図２６〜図３０および図３６に示すように、本発明の第３実施形態によるＮＯＲ型メモリデバイス５は、半導体基板５１、接地層５２、複数第１分離帯域５３、複数第２分離帯域５４、複数積層帯域５５（図３６に示す）、複数メモリユニット５６、複数第１サブビット線５７、複数第２サブビット線５８、複数ワード線５９、複数ビット線スルーホールコンタクト６０、および複数ビット線６１を含む。図２８において、点線は、複数メモリユニット５６上に形成される複数ビット線６１を表している。図２９において、点線は、第２絶縁層６５および複数ビット線６１の下に形成された複数メモリユニット５６を表している。
【００６５】
半導体基板５１は、縦方向Ｌ、横方向Ｔ、法線方向Ｎ、半導体基板５１の縦方向Ｌに沿った複数列５１２、および半導体基板５１の横方向Ｔに沿った複数行５１４を規定する。
【００６６】
１つの具体的な実施形態では、半導体基板５１は、サファイア、シリコン、SiC、GaN、ZnO、ScAlMgO4、YSZ（イットリア安定化ジルコニア）、SrCu2O2、LiGaO2、LiAlO2、GaAsまたは他の半導体材料で形成されてもよい。
【００６７】
半導体基板５１上には、接地層５２が形成されている。
【００６８】
複数第１分離帯域５３は、接地層５２上に形成され、半導体基板５１の縦方向Ｌに沿って延びる。各第１分離帯域５３は、第１垂直縁部５３２および第２垂直縁部５３４を有する。複数第２分離帯域５４は、接地層５２に形成されており、半導体基板５１の縦方向Ｌに沿って延びる。各第２分離帯域５４は、第３垂直縁部５４２および第４垂直縁部５４４を有する。複数第１分離帯域５３と複数第２分離帯域５４とは交互に配置されている。
【００６９】
図３６に示すように、複数積層帯域５５は、接地層５２上に形成された第１半導体層６２、第１半導体層６２上に形成された第１絶縁層６３および第１絶縁層６３に形成された第２半導体層６４から構成される。第１絶縁層６３は、本発明の第３好ましい実施形態によるＮＯＲ型メモリデバイス５の製造プロセス中にのみ存在することを強調しなければならない。そして、本発明の第３実施形態によるＮＯＲ型メモリデバイス５は製造された後、第１絶縁層６３を完全に除去される。
【００７０】
各積層帯域５５は、複数第１分離帯域５３のうちの１つ第１分離帯域５３に対応し、複数第２分離帯域５４のうちの１つの第２分離帯域５４に対応する。各積層帯域５５は、その対応する第１分離帯域５３とその対応する第２分離帯域５４との間に配置されている。
各積層帯域５５は、複数凹部５５２を有し、複数凹部５５２は第１絶縁層６３に形成され、対応する第２分離帯域５４の第３垂直縁部５４２または第４の垂直縁部５４４に面する。各第１分離帯域５３の一側に位置する凹部５５２と、第１分離帯域５３の他側の凹部５５２とは、交錯する配置になっている。各凹部５５２は、複数列５１２のうちの１つの列５１２および複数行５１４のうちの１つの行５１４に対応する。
【００７１】
各メモリユニット５６は、凹部５５２の１つに対応し、半導体材料５６０で形成されたピラー５６２を含む。各ピラー５６２は、対応する凹部５５２と協働し、半導体基板５１の横方向Ｔに沿って延びている。各ピラー５６２は、半導体基板５１の法線方向Ｎに平行するベース面５６２０、ベース面５６２０の反対側の各円錐面５６２１、半導体基板５１の法線方向Ｎに垂直する第１上面５６２２、第１上面５６２２の反対側の各底面５６２３、ベース面５６２０と円錐面５６２１に隣接する正面５６２４及び正面５６２４の反対側の各背面５６２５を有する。
半導体材料５６０で形成され、独自の第１細長いセクション５６２６を有する各ピラー５６２は、第１上面５６２２、ベース面５６２０、正面５６２４、および背面５６２５の間に挟まれて独自のドレイン領域ＤＲを形成する。半導体材料５６０で形成され、独自の第２細長いセクション５６２７を有する各ピラー５６２は、底面５６２３、ベース面５６２０、正面５６２４、および背面５６２５の間に挟まれて、独自のソース領域ＳＲを形成する。半導体材料５６０で形成され、ベース面５６２０に位置するプレート部５６２８を有する各ピラー５６２は、第１細長いセクション５６２６と第２細長いセクション５６２７との間に位置し、独自のチャンネル領域ＣＲを形成する。ピラー５６２の他の部分は、独自の本体領域に形成される。実際には、半導体材料５６０は、第１分離帯域５３の第１垂直縁部５３２および第２垂直縁部５３４を覆うこともできる。
【００７２】
一部の具体的な実施形態では、ピラー５６２を形成する半導体材料は、例えば、多結晶シリコン材料であってもよい。ソース領域ＳＲおよびドレイン領域ＤＲは、ｎ型ドーパント（例えば、リンまたはヒ素）またはｐ型ドーパント（例えば、ホウ素）でドープされてもよい。チャンネル領域ＣＲには、ソース領域ＳＲおよびドレイン領域ＤＲとは異なる導電型を有するドーパントがドープされていてもよい。チャンネル領域ＣＲ、ソース領域ＳＲおよびドレイン領域ＤＲから離れた本体領域の一部は、特定のドーパントで任意にドープされうる。
【００７３】
各メモリユニット５６は、半導体材料５６０によって形成されたピラー５６２の対応するベース面５６２０を覆う独自のゲート酸化物（すなわち、スルートンネル酸化物）／ゲート誘電体多層構造体５６４および独自のゲート酸化物/ゲート誘電体多層構造体５６４のゲート導体５６６を含む。各第１サブビット線２７は、第１半導体層３２に形成され、複数メモリユニット５６のうちの１つおよび複数ビット線２２のうちの１つに対応する。
各第１サブビット線５７は、メモリユニット５６の対応するソース領域ＳＲと対応する接地層５２との間に接続されている。各第２サブビット線５８は、第２半導体層６４に形成され、複数メモリユニット５６のうちの１つに対応する。各第２サブビット線５８は、対応するメモリユニット５６のドレイン領域ＤＲに接続されている。
【００７４】
各ワード線５９は、複数列５１２の１つに対応し、対応する列５１２に沿って配置されたゲート導体５６６を接続する。
【００７５】
本発明の第３実施形態によるＮＯＲ型メモリデバイス２は、第２絶縁層６５をさらに含む。第２絶縁層６５は、第２半導体層６４、複数第１分離帯域５３、および複数第２分離帯域５４上に形成される。各ビット線スルーホールコンタクト６０は複数第２サブビット線５８のうちの１つ第２サブビット線５８に対応し、第２絶縁層６５を貫通して対応する第２サブビット線５８を接続するように形成される。複数ビット線６１は第２絶縁層６５が形成され、各ビット線６１は、複数行５１４のうちの１つ行５１４に対応する。各ビット線６１は、対応する行５１４に沿って延び、対応する行５１４に沿って配置されたビット線スルーホールコンタクト６０を接続する。
【００７６】
１つの具体的な実施形態では、半導体材料５６０によって形成されるピラー５６２のベース面５６２０は、平坦面、凸面、または凹面であってもよい。
【００７７】
１つの具体的な実施形態では、各メモリユニット５６において、半導体材料５６０によって形成されたピラー５６２の第１上面５６２２、ゲート酸化物／ゲート誘電体多層構造５６４の第２上面、およびゲート導体５６６の第３上面からなる、組み合わされた表面は、半楕円形、半円形、三角形、親指形、または台形等の形状を呈し得る。
【００７８】
また、本発明の第３実施形態によるＮＯＲ型メモリデバイス５は、第３絶縁層６６と複数接続線６７とをさらに含む。第３絶縁層６６は、接地層５２を覆うように形成され、複数第１分離帯域５３、複数第２分離帯域５４および複数接地層５２の間に形成される。各接続線６７は、複数第１サブビット線５７のうちの１つ第１サブビット線５７および複数ビット線２２のうちの１つに対応する。そして、第３絶縁層６６を貫通して対応する第１サブビット線５７と対応する接地層５２との間に接続されるように形成される。複数接続線６７は、電流密度と方向を安定させる機能を有する。
【００７９】
図２９に示すように、各メモリユニットブロック５０２は、一辺の長さが２Ｆの太線平行四辺形に囲まれている。Fはプロセスフィーチャサイズを表す。太い黒線の平行四辺形により、本発明によるＮＯＲ型メモリデバイス２のユニットサイズは、次の式により計算される。
【００８０】
ユニットサイズ＝８／４Ｆ×７／４Ｆ  ＝  ３．５Ｆ２
【００８１】
したがって、理論的には、本発明の第３実施形態によるＮＯＲ型メモリデバイス５のユニットサイズは、プロセスフィーチャサイズの平方の３．５倍に等しい。
【００８２】
図３１から図４２を参照されたい。これらの図は、本発明の第４実施形態による方法により製造された図２６〜図３０に示すＮＯＲ型メモリデバイス５を模式的に示している。
【００８３】
図３１および図３２を参照されたい。図３１は、本発明の第４実施形態による方法により製造されたＮＯＲ型メモリデバイス５半製品の上面図である。図３２は、図３１の線Ｍ-Ｍに沿ったＮＯＲ型メモリデバイス５の半製品の断面図である。図３１および図３２に示すように、本発明の第４実施形態によれば、まず、半導体基板５１に、接地層５２を形成する。半導体基板５１は、縦方向Ｌ、横方向Ｔ、法線方向Ｎ、縦方向Ｌに沿った複数列５１２、および横方向Ｔに沿った複数行５１４を規定する。
【００８４】
図３３および図３４を参照されたい。図３３は、本発明の第４実施形態による方法により製造されたＮＯＲ型メモリデバイス５半製品の別上面図である。図３４は、図３３の線Ｎ−Ｎに沿ったＮＯＲ型メモリデバイス５の半製品の断面図である。図３３および図３４に示すように、本発明の第４実施参照されたい。形態による方法は、接地層５２を覆う第３絶縁層６６を形成することである。図３３および図３４にも示されるように、本発明の第４実施形態による方法は、複数導電パッド７１を形成することである。各導電パッド７１は、複数行５１４の１つの行５１４および複数列５１２の２つの列５１２に対応し、その対応する行５１４およびその対応する２つの列５１２に形成され、そして第３絶縁層６６を貫通し、接地層５２に接触している。
【００８５】
図３５および再び図３６を参照されたい。図３５は、本発明の第４実施形態による方法により製造されたＮＯＲ型メモリデバイス５半製品の別上面図である。図３６は、図３５のＮＯＲ型メモリデバイス５半製品の線Ｏ−Ｏに沿った断面図である。図３５および図３６に示すように、本発明の第４実施形態による方法は、第３絶縁層６６および複数導電パッド７１に、第１半導体層６２を形成する。次に、本発明の第４実施形態による方法は、第１半導体層６２上に第１絶縁層６３を形成することである。図３５および図３６にも示すように、本発明の第４施形態による方法は、第１絶縁層６３上に、第２半導体層６４を形成する。図３５および図３６にも示すように、本発明の第４実施形態による方法は、半導体基板５１の縦方向Ｌに平行する複数第１溝６８を形成することである。複数第１溝６８は、第１半導体層６２、第１絶縁層６３、および第２半導体層６４を貫通する。各第１溝６８は、第１垂直側壁６８２、第２垂直側壁６８４、および複数内側に突出する突起６８６を有する。各第１溝６８の第１垂直側壁６８２上の突起６８６と、第２垂直側壁６８４上の突起６８６とは、交錯する配置になっている。
【００８６】
図３７および図３８を参照されたい。図３７は、本発明の第４実施形態による方法により製造されたＮＯＲ型メモリデバイス５半製品の上面図である。図３８は、図３７のＮＯＲ型メモリデバイス５半製品の線Ｐ−Ｐに沿った断面図である。図３７および図３８に示すように、本発明の第４実施形態による方法は、複数第１分離帯域５３を形成することである。各第１分離帯域５３は、複数第１溝６８のうちの１つ第１溝６８に充填され、その結果、複数積層帯域５５と複数第１分離帯域５３とが交互に配置される。複数積層帯域５５は、第１半導体層６２、第１絶縁層６３、および第２半導体層６４から構成される。各第１分離帯域５３は、独自の第１垂直縁部５３２および独自の第２垂直縁部５３４を有する。
【００８７】
図３７および図３８に示すように、本発明の第４実施形態による方法は、半導体基板５１の縦方向Ｌに平行する複数第２溝６９を形成することである。各第２溝６９は、複数積層帯域５５の１つの一部に形成され、第１半導体層６２、第１絶縁層６３、および第２半導体層６４を貫通する。各第２溝６９は、独自の第３垂直側壁６９２および独自の第４垂直側壁６９４を有する。
【００８８】
図３７および図３８に示すように、本発明の第４実施形態による方法は、各第２溝６９の第３垂直側壁６９２および第４垂直側壁６９４上の第１半導体層６２および第２半導体層６４を部分的にドーピングする。その結果、複数第１導電部６２２に第１半導体層６２が形成され、複数第２導電部６４２に第２半導体層６４が形成される。各第１導電部６２２および各第２導電部６４２は、複数突起６８６のうちの１つ突起６８６に対応する。
【００８９】
図３７および図３８に示すように、本発明の第４実施形態による方法は、第１絶縁層６３の複数残余部分を除去することである。各残余部分は、複数突起６８６のうちの１つ突起６８６に対応するため、複数凹部５５２が、各第２溝６９の第３垂直側壁６９２および第４垂直側壁６９４に形成される。各第１分離帯域５３の一側に位置する凹部５５２と、第１分離帯域５３の他側の凹部５５２は、交錯する配置になっている。各凹部５５２は、複数列５１２のうちの１つ列５１２および複数行５１４のうちの１つ行５１４に対応する。
【００９０】
図３９および図４０を参照すると、図３９は、本発明の第４実施形態による方法によって製造されたＮＯＲ型メモリデバイス５半製品の別の上面図である。図４０は、図３９のＮＯＲ型メモリデバイス５半製品の線Ｑ−Ｑに沿った断面図である。図３９および図４０に示すように、本発明の第４実施形態による方法は、半導体材料５６０で形成された複数ピラー５６２を形成することであり、半導体材料５６０によって形成される複数ピラー５６２は、複数列５１２および複数行５１４に従って配置される。製造上の便宜を図るため、ピラー５６２を形成する半導体材料５６０は、第1導電部６２２および第２導電部６４２を覆ってもよい。
【００９１】
再び図２６および図２７を参照すると、半導体材料５６０によって形成される各ピラー５６２は、複数凹部５５２のうちの１つの凹部５５２と協働し、半導体基板５１の横方向Ｔに沿って延びる。各ピラー５６２は、半導体基板５１の法線方向Ｎ平行する独自のベース面５６２０、ベース面５６２０の反対側にある独自の円錐面５６２１、半導体基板５１の法線方向Ｎに垂直する独自の第１上面５６２２、第1上面５６２２反対側の独自の底面５６２３、ベース面５６２０と円錐面５６２１に隣接する独自の正面および正面５６２４の反対側の独自の背面５６２５を有する。半導体材料５６０で形成され、独自の第１細長いセクション５６２６を有する各ピラー５６２は、第１上面５６２２、ベース面５６２０、正面５６２４、および背面５６２５の間に挟まれて独自のドレイン領域ＤＲを形成する。半導体材料５６０で形成され、独自の第２細長いセクション５６２７を有する各ピラー５６２は、底面５６２３、ベース面５６２０、正面５６２４、および背面５６２５の間に挟まれて、独自のソース領域ＳＲを形成する。半導体材料５６０で形成され、ベース面５６２０に位置するプレート部５６２８を有する各ピラー５６２は、第１細長いセクション５６２６と第２細長いセクション５６２７との間に位置し、独自のチャンネル領域ＣＲを形成する。
半導体材料５６０によって形成される各ピラー５６２の他の部分は、独自の本体領域に形成される。実際には、半導体材料５６０は、複数第２溝６９の第３垂直側壁６９２および第４垂直側壁６９４を覆うこともできる。
【００９２】
各第１導電部６２２は、複数第１サブビット線５７のうちの第１サブビット線５７として機能する。各第１サブビット線５７は、ピラー５６２の１つに対応し、対応するピラー５６２のソース領域ＳＲと接地層５２との間に接続される。各第２導電部６４２は、複数第２サブビット線５８のうちの１つの第２サブビット線５８として機能する。各第２サブビット線５８は、複数ピラー５６２のうちの１つピラー５６２に対応し、対応するピラー５６２のドレイン領域ＤＲに接続されている。
【００９３】
図３９および図４０を参照すると、本発明の第４好ましい実施形態による方法は、複数ゲート酸化物（すなわち、スルートンネル酸化物）／ゲート誘電体多層構造５６４を形成することである。各ゲート酸化物／ゲート誘電体多層構造５６４は、半導体材料５６０によって形成された複数ピラー５６２のうちの１つベース面５６２０を覆う。製造の便宜のために、複数ゲート酸化物/ゲート誘電体多層構造５６４は、第1の導電部６２２および第２導電部６４２で覆われた半導体材料５６０上にコーティングされてもよい。
【００９４】
図３９および図４０に示すように、本発明の第４好ましい実施形態による方法は、複数導体層７０を形成することである。各導体層７０は、複数第２溝６９のうちの１つ第２溝６９の第３垂直側壁６９２および第４垂直側壁６９４を覆う。実際には、各導体層７０は、複数ゲート酸化物／ゲート誘電体多層構造５６４のうちの１つのゲート酸化物／ゲート誘電体多層構造５６４および半導体材料５６０にコーティングされてもよい。
【００９５】
図４１および図４２を参照すると、図４１は、本発明の第４実施形態による方法によって製造されたＮＯＲ型メモリデバイス５半製品の別の上面図である。図４２は、図４１のＮＯＲ型メモリデバイス５半製品の線Ｒ-Ｒに沿った断面図である。図４１および図４２に示すように、本発明の第４実施形態による方法は、複数導体層７０を部分的にエッチングして、複数ゲート導体５６６および複数ワード線５９を形成することである。各ゲート導体５６６は、複数ゲート酸化物／ゲート誘電体多層構造５６４のうちの１つのゲート酸化物／ゲート誘電体多層構造５６４を覆う。各ワード線５９は、複数列５１２のうち１つの列５１２に対応し、対応する列５１２に沿って配置されたゲート導体５６６を接続する。複数ゲート導体５６６および複数ワード線５９の体積を増加させるために、複数導体層７０を形成する前に、別の半導体材料（図４０および図４２に図示せず）は、半導体材料５６０上にコーティングされた複数ゲート酸化物／ゲート誘電体多層構造５６４を形成することができる。半導体材料５６０は、第１導電部６２２および第２導電部６４２上にコーティングされている。
【００９６】
なお、第２溝６９内の導電パッド７１の一部が除去され、導電パッド７１は複数接続線６７に転じる。各接続線６７は、複数第１サブビット線５７のうちの１つの第１サブビット線５７に対応し、対応する第１サブビット線５７と接地層５２との間に接続されている。
【００９７】
図４３および図４４を参照されたい。図４３は本発明の第４実施形態による方法によって製造されたＮＯＲ型メモリデバイス５半製品の別の上面図である。図４３は、図４４のＮＯＲ型メモリデバイス５半製品の線Ｓ−Ｓに沿った断面図である。図４３および図４４に示すように、本発明の第４実施形態による方法は、複数第２分離帯域５４を形成することである。各第２分離帯域５４は、複数第２溝６９のうちの１つの第２溝に充填される。
【００９８】
再び図２９及び図３０を参照すると、本発明の第４実施例による方法は、第２半導体層６４、複数第１分離帯域５３、及び複数第２分離帯域５４に第２絶縁層６５を形成することである。図２９および図３０にも示すように、本発明の第４実施形態による方法は、複数ビット線スルーホールコンタクト６０を形成することである。各ビット線スルーホールコンタクト６０は、複数第２サブビット線５８のうちの１つ第２サブビット線５８に対応し、第２絶縁層６５を貫通して対応する第２サブビット線５８を接続するように形成される。最後に、図２９および図３０に示すように、本発明の第４実施形態による方法は、第２絶縁層６５上に、複数ビット線６１を形成することである。各ビット線６１は、複数行５１４のうちの１つビット線６１に対応する。各ビット線６１は、対応する行５１４に沿って延び、対応する行５１４に沿って配置されたビット線スルーホールコンタクト６０を接続する。
【００９９】
同様に、本発明の第３実施形態に係るＮＯＲ型メモリデバイス５の場合、隣接する第１分離帯域５３の第１垂直縁部５３２および第２垂直縁部５３４上に配置されたメモリユニット５６は、図６、２３、２４、および２５に示すように、異なる組み合わせを有する。
【０１００】
本発明の上記の詳細な説明から、本発明によるＮＯＲ型メモリデバイスは、複数垂直電流型扇形電界効果トランジスターで構成され、４Ｆ２より小さいユニットサイズを有することが明確に理解できる。
【０１０１】
本発明の好ましい実施形態の上記説明は例示的なものであり、本発明を限定するものではない。実施形態は、本発明の原理を説明し、当業者が様々な実施形態において本発明を使用できるようにすることを意図している。本発明の技術的思想は、添付の特許請求の範囲およびその均等物によって決定されることができる。
【符号の説明】
【０１０２】
１              垂直電流型扇形電界効果トランジスター
１０              ピラー
１００            ベース面
１０１            円錐面
１０２            上面
１０３            底面
１０４            正面
１０５            背面
１０６            第１細長いセクション
１０７            第２細長いセクション
１０８            プレート部
１２              ゲート誘電体層
１４              ゲート導体
２              ＮＯＲ型メモリデバイス
２０            メモリユニットストリング
２０２          メモリユニットブロック
２１            半導体基板
２１            ２列
２１            ４行
２２            ビット線
２３            第１分離帯域
２３２          第１垂直縁部
２３４          第２垂直縁部
２４            第２分離帯域
２４２          第３垂直縁部 
２４４          第４垂直縁部
２５            積層帯域
２５２          凹部
２６            メモリユニット
２６０          半導体材料
２６２          ピラー
２６２０        ベース面
２６２１        円錐面
２６２２        第１上面
２６２３        底面
２６２４        正面
２６２５        背面
２６２６        第１細長いセクション
２６２７        第２細長いセクション
２６２８        プレート部
２６４          ゲート酸化物／ゲート誘電体多層構造
２６６          ゲート導体
２７            第１サブビット線
２８            第２サブビット線
２９            ワード線
３０            接地スルーホールコンタクト
３１            接地層
３２            第１半導体層
３２２          第１導電部
３３            第１絶縁層
３４            第２半導体層
３４２            第２導電部
３５            第２絶縁層
３６            第３絶縁層
３７            接続線
３８            第１溝
３８２          第１垂直側壁
３８４            第２垂直側壁
３８６            突起
３９            第２溝
３９２            第３垂直側壁
３９４            第４垂直側壁
４０            導体層
４１              導電パッド
５                ＮＯＲ型メモリデバイス
５０２            メモリユニットブロック
５１              半導体基板
５１２            列
５１４            行
５２              接地層
５３              第１分離帯域
５３２            第１垂直縁部
５３４            第２垂直縁部
５４              第２分離帯域
５４２            第３垂直縁部
５４４            第４垂直縁部
５５              積層帯域
５５２            凹部
５６              メモリユニット
５６０            半導体材料
５６２            ピラー
５６２０          ベース面
５６２１          円錐面
５６２２          第１上面
５６２３          底面
５６２４          正面
５６２５          背面
５６２６          第１細長いセクション
５６２７          第２細長いセクション
５６２８          プレート部
５６４            ゲート酸化物／ゲート誘電体多層構造
５６６            ゲート導体
５７              第１サブビット線
５８              第２サブビット線
５９              ワード線
６０              ビット線スルーホールコンタクト
６１              ビット線
６２              第１半導体層
６２２            第１導電部
６３              第１絶縁層
６４              第２半導体層
６４２            第２導電部
６５              第２絶縁層
６６              第３絶縁層
６７              接続線
６８              第１溝
６８２            第１垂直側壁
６８４            第２垂直側壁
６８６            突起
６９              第２溝
６９２            第３垂直側壁
６９４            第４垂直側壁
７０              導体層
７１              導電パッド
ＢＬ０〜ＢＬｍ−１    ビット線
Ｑ０〜Ｑｎ−１        メモリユニット
Ｗ０〜Ｗｎ−１        ワード線
ＳＲ              ソース領域
ＤＲ              ドレイン領域
ＣＲ              チャンネル領域
Ｌ                縦方向
Ｔ                横方向
Ｎ                法線方向