(57)【要約】 【課題】スペーサチップとモールド樹脂との間の剥離を抑制し、低コストで製造可能なパッケージ構造を有する半導体装置を提供する。【解決手段】本実施形態による半導体装置は、基板を備える。第１半導体チップは、基板上に設けられている。第１接着材料は、第１半導体チップ上に設けられている。スペーサチップは、第１接着材料上に設けられている。第２接着材料は、スペーサチップ上に設けられている。第２半導体チップは、第２接着材料上に設けられている。樹脂材料は、第１および第２半導体チップ、並びに、スペーサチップを被覆する。樹脂材料が接触するスペーサチップの第１領域は、第１領域以外のスペーサチップの第２領域に比べて粗化されている。【選択図】図１
2020025022.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた第１半導体チップと、
前記第１半導体チップ上に設けられた第１接着材料と、
前記第１接着材料上に設けられたスペーサチップと、
前記スペーサチップ上に設けられた第２接着材料と、
前記第２接着材料上に設けられた第２半導体チップと、
前記第１および第２半導体チップ、並びに、前記スペーサチップを被覆する樹脂材料とを備え、
前記樹脂材料が接触する前記スペーサチップの第１領域は、前記第１領域以外の前記スペーサチップの第２領域に比べて粗化されている、半導体装置。
【請求項２】
前記スペーサチップの材料の酸化物または炭化物が前記第１領域にある、請求項１に記載の半導体装置。
【請求項３】
前記スペーサチップの材料の酸化物または炭化物は、前記第２領域よりも前記第１領域に多く存在する、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記スペーサチップは、前記第２半導体チップを搭載する第１面と、前記第１面とは反対側の第２面とを有し、
前記第１領域は、前記第１面であり、
前記第２領域は、前記第２面である、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２半導体チップは、メモリチップであり、
前記第１半導体チップは、前記メモリチップを制御するコントローラチップである、請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
基板上に第１半導体チップを搭載し、
スペーサチップを前記第１半導体チップの上方に設け、
前記スペーサチップにレーザを照射して該スペーサチップの第１領域を粗化し、
前記スペーサチップ上に第２半導体チップを搭載し、
前記第１および第２半導体チップ、並びに、前記スペーサチップを樹脂材料で被覆することを備え、
少なくとも前記樹脂材料と前記スペーサチップとの接触領域は、前記第１領域である、半導体装置の製造方法。
【請求項７】
前記第１領域には、レーザ照射によって前記スペーサチップの材料の酸化物または炭化物が形成される、請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の半導体装置のパッケージ内では、メモリチップやコントローラチップ等の複数の半導体チップが、ＦＯＤ（Film On Device）技術を用いて積層されている場合がある。ＦＯＤ技術では、上層の半導体チップ（上層チップ）が小型化されると、下層チップを接着フィルム内に埋め込み可能にするために、スペーサチップが用いられることがある。
【０００３】
しかし、スペーサチップにはパターンの無いミラーチップが用いられ、その表面は、鏡面状態である。このため、半導体チップを封止するモールド樹脂との密着力が弱い。従って、高温多湿な環境下において、スペーサチップとモールド樹脂との界面で剥離が発生するおそれがあった。これは、半導体装置の信頼性を低下させる。
【０００４】
また、スペーサチップにポリイミドを塗布して、モールド樹脂との密着力を向上させることが考えられる。しかし、ポリイミドの使用は、製造コストを増大させてしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許公開第２０１５−３８０３７７号公報
【特許文献２】特開２０１１−２０４８６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
スペーサチップとモールド樹脂との間の剥離を抑制し、低コストで製造可能なパッケージ構造を有する半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本実施形態による半導体装置は、基板を備える。第１半導体チップは、基板上に設けられている。第１接着材料は、第１半導体チップ上に設けられている。スペーサチップは、第１接着材料上に設けられている。第２接着材料は、スペーサチップ上に設けられている。第２半導体チップは、第２接着材料上に設けられている。樹脂材料は、第１および第２半導体チップ、並びに、スペーサチップを被覆する。樹脂材料が接触するスペーサチップの第１領域は、第１領域以外のスペーサチップの第２領域に比べて粗化されている。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る半導体装置の構成の一例を示す断面図。
【図２】第１実施形態に係る半導体装置の構成の一例を示す平面図。
【図３】第１実施形態による半導体装置の製造方法の一例を示す断面図。
【図４】図３に続く、半導体装置の製造方法を示す断面図。
【図５】第２実施形態に係る半導体装置の構成の一例を示す断面図。
【図６】第３実施形態に係る半導体装置の構成の一例を示す断面図。
【図７】第３実施形態に係る半導体装置の構成の一例を示す平面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、基板の上下方向は、半導体チップが設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１０】
（第１実施形態）
図１は、第１実施形態に係る半導体装置１の構成の一例を示す断面図である。図２は、第１実施形態に係る半導体装置１の構成の一例を示す平面図である。図１は、図２のＡ−Ａ線に沿った断面図である。
【００１１】
本実施形態の半導体装置１は、面実装型の半導体パッケージであり、例えば、ＢＧＡ（Ball Grid Array package）、ＭＡＰ（Mold Array Package）またはＬＧＡ（Land Grid Array Package）等でよい。半導体装置１は、例えば、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置でもよい。
【００１２】
半導体装置１は、基板１０と、接着材料２０と、コントローラチップ３０と、接着材料４０と、スペーサチップ５０と、接着材料６０と、メモリチップ７０と、モールド樹脂８０と、金属バンプ９０とを備える。
【００１３】
基板１０は、例えば、単数または複数の絶縁層（図示せず）と複数の配線層（図示せず）とを積層して一体化した多層配線基板である。絶縁層には、例えば、ガラスエポキシ樹脂、ガラス−ＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等の樹脂材料を用いている。配線層は、基板１０内または基板１０の表面および裏面に設けられ、ボンディングパッド１２、１４に電気的に接続されている。配線層には、例えば、銅などの低抵抗の導電性材料を用いている。基板１０の平面形状は、特に限定しないが、略長方形あるいは略正方形でよい。
【００１４】
基板１０の表面および裏面には、ソルダレジスト（図示せず）が設けられている。裏面の金属バンプ９０の形成領域にはソルダレジストは設けられておらず、金属バンプ９０は、ソルダレジストから露出された配線層と電気的に接続される。これにより、金属バンプ９０は、外部接続端子として他の半導体装置に接続される。金属バンプ９０には、例えば、はんだ等の導電性材料が用いられる。
【００１５】
第１半導体チップとしてのコントローラチップ３０は、基板１０の表面上に接着材料（ＤＡＦ（Die Attachment Film））２０で接着され固定されている。コントローラチップ３０は、メモリチップ７０を制御する半導体チップであり、半導体基板の表面に制御回路を構成する半導体素子（例えば、トランジスタ等）が設けられている。また、コントローラチップ３０は、内部の制御回路に接続されたボンディングパッド３２を有し、金属ワイヤ３５によって基板１０のボンディングパッド１２と電気的に接続されている。コントローラチップ３０は、データの書込みや読出しを行うメモリチップ７０を選択したり、選択されたメモリチップ７０へデータの書込みまたは読出しを行う。尚、複数のコントローラチップ３０が、基板１０上に配置されていてもよい。
【００１６】
接着材料２０は、基板１０とコントローラチップ３０との間に設けられており、コントローラチップ３０を基板１０へ接着する。接着材料２０には、例えば、熱硬化性樹脂からなる接着フィルム（ＤＡＦ）を用いている。
【００１７】
スペーサチップ５０は、接着材料４０上に設けられ、接着材料４０によって基板１０およびコントローラチップ３０に接触しないように、基板１０およびコントローラチップ３０の上方に配置されている。スペーサチップ５０には、コントローラチップ３０またはメモリチップ７０に用いられている半導体基板が用いられている。例えば、スペーサチップ５０には、シリコンウェハから形成されたシリコン単結晶が用いられている。
【００１８】
スペーサチップ５０の表面のうちモールド樹脂８０が直接接触する第１領域Ｒ１は、レーザ光を照射して粗化されている。従って、スペーサチップ５０の表面の第１領域Ｒ１は、それ以外の第２領域Ｒ２に比べて粗く（凹凸が多くまたは凹凸が大きく）、粗面化加工されている。また、大気中において、第１領域Ｒ１をレーザ光で粗面化加工すると、スペーサチップ５０の第１領域Ｒ１は、酸化および／または炭化する。従って、スペーサチップ５０の表面の第１領域Ｒ１には、例えば、シリコン酸化物および／またはシリコン炭化物が形成されている。このように、スペーサチップ５０の表面の第１領域Ｒ１は、第２領域Ｒ２に比べて粗化されているとともに、シリコン酸化物および／またはシリコン炭化物が設けられる。このように粗化されたシリコン酸化物および／またはシリコン炭化物の層を、以下、加工層５５とも呼ぶ。第１領域Ｒ１の加工層５５のシリコン酸化物および／またはシリコン炭化物の量あるいは加工層５５の厚みは、第２領域Ｒ２に設けられているその量あるいは厚みに比べて多いあるいは厚い。これにより、第１領域Ｒ１では、スペーサチップ５０とモールド樹脂８０との密着性が高くなり、スペーサチップ５０とモールド樹脂８０との界面において剥離が生じ難くなる。
【００１９】
第２領域Ｒ２上には、メモリチップ７０が接着材料６０によって接着されている。接着材料６０は、後述の通り、例えば、熱硬化性樹脂からなり、鏡面状態のシリコン結晶に対して良好に密着することができる。従って、スペーサチップ５０の第２領域Ｒ２は、必ずしもレーザ光で粗面化加工する必要はない。
【００２０】
スペーサチップ５０の表面の第１領域Ｒ１が粗化されておらず、加工層５５を有さない場合、スペーサチップ５０の表面は、鏡面状態であり、モールド樹脂８０との密着性が悪い。従って、スペーサチップ５０の第１領域Ｒ１とモールド樹脂８０との界面において剥離が生じやすい。
【００２１】
これに対し、本実施形態によるスペーサチップ５０の第１領域Ｒ１では、スペーサチップ５０の表面に加工層５５が設けられている。加工層５５は粗面化加工され、凹凸の多い（大きな）シリコン酸化物および／またはシリコン炭化物で形成されている。従って、モールド樹脂８０との界面において剥離が生じ難くなり、半導体装置１の信頼性を向上させることができる。
【００２２】
第１接着材料としての接着材料４０は、コントローラチップ３０とスペーサチップ５０との間および基板１０とスペーサチップ５０との間に設けられており、スペーサチップ５０を基板１０およびコントローラチップ３０上に接着し固定する。それとともに、接着材料４０は、コントローラチップ３０および金属ワイヤ３５等を被覆してこれらを保護する。このように、第１実施形態による半導体装置１は、ＦＯＤ（Film On Device）構造を有する。接着材料４０には、例えば、熱硬化性樹脂からなる接着フィルム（ＤＡＦ）が用いられている。接着材料４０には、例えば、エポキシ樹脂、フェノール樹脂、アクリル樹脂、シリカフィラーを用いている。接着材料４０の厚みは、５μｍ〜１５０μｍである。
【００２３】
第２接着材料としての接着材料６０は、スペーサチップ５０とメモリチップ７０との間に設けられており、メモリチップ７０をスペーサチップ５０へ接着する。接着材料６０には、例えば、熱硬化性樹脂からなる接着フィルム（ＤＡＦ）を用いている。
【００２４】
第２半導体チップとしてのメモリチップ７０は、接着材料６０上に設けられており、接着材料６０によってスペーサチップ５０上に接着されている。メモリチップ７０は、例えば、ＮＡＮＤ型フラッシュメモリを有する半導体チップであり、半導体基板の表面上に平面型または立体型のメモリセルアレイが設けられている。また、メモリチップ７０は、内部回路に接続されたボンディングパッド７４を有し、ボンディングパッド７４は、金属ワイヤ７５によって基板１０のボンディングパッド１４と電気的に接続されている。これにより、メモリチップ７０は、金属ワイヤ７５、３５および基板１０の内部配線を介してコントローラチップ３０と電気的に接続され、コントローラチップ３０の制御を受けて動作することができる。
【００２５】
本実施形態において、複数のメモリチップ７０がスペーサチップ５０上に積層されている。この場合、複数のメモリチップ７０は、それぞれ接着材料６０によってその直下にあるスペーサチップ５０またはメモリチップ７０に接着されている。
【００２６】
モールド樹脂８０は、基板１０上に設けられ、コントローラチップ３０、スペーサチップ５０、メモリチップ７０、金属ワイヤ３５、７５を被覆する。モールド樹脂８０は、コントローラチップ３０、スペーサチップ５０、メモリチップ７０、金属ワイヤ３５、７５を半導体装置１の外部から保護している。
【００２７】
モールド樹脂８０は、スペーサチップ５０の第１領域Ｒ１に直接接触している。第１領域Ｒ１は、粗化されているとともに、酸化および／または炭化されている。従って、モールド樹脂８０は、第１領域Ｒ１においてスペーサチップ５０と良好に密着しており、スペーサチップ５０から剥離し難い。尚、スペーサチップ５０の側面は、レーザ光で粗面化加工されていないが、ダイシングによってカットされているので、或る程度粗くなっている。従って、スペーサチップ５０の側面とモールド樹脂８０との密着性は、左程問題無いと考えられる。
【００２８】
以上のように、本実施形態によれば、モールド樹脂８０が直接接触するスペーサチップ５０の第１領域Ｒ１は、レーザ加工により粗化されており、かつ、酸化または炭化されている。これにより、スペーサチップ５０とモールド樹脂８０との密着性が向上し、モールド樹脂８０がスペーサチップ５０から剥離することを抑制することができる。
【００２９】
次に、本実施形態による半導体装置１の製造方法を説明する。
【００３０】
図３（Ａ）〜図４（Ｂ）は、第１実施形態による半導体装置１の製造方法の一例を示す断面図である。まず、図３（Ａ）に示すように、基板１０上にコントローラチップ３０を搭載する。コントローラチップ３０は、接着材料２０によって基板１０上に接着される。接着材料２０は、コントローラチップ３０の裏面に予め貼付されており、コントローラチップ３０を基板１０上にダイボンディングすることによってコントローラチップ３０を基板１０上に接着する。コントローラチップ３０を基板１０上に接着するために、接着材料２０は、ダイボンディングの際に加熱される。
【００３１】
次に、図３（Ｂ）に示すように、コントローラチップ３０のボンディングパッド３２と基板１０のボンディングパッド１２との間を金属ワイヤ３５でボンディングする。次に、スペーサチップ５０をコントローラチップ３０の上方に設ける。このとき、スペーサチップ５０の裏面には、接着材料４０が予め貼付されており、スペーサチップ５０を基板１０上にダイボンディングしたときに、接着材料４０がスペーサチップ５０を基板１０上に接着する。スペーサチップ５０を基板１０上に接着するために、接着材料４０は、ダイボンディングの際に加熱される。このときスペーサチップ５０の表面は、滑らかな鏡面状態となっている。
【００３２】
次に、図  ４（Ａ）に示すように、スペーサチップ５０の第１領域Ｒ１にレーザ光を照射して該スペーサチップ５０の第１領域Ｒ１を粗化する。本実施形態において、第１領域Ｒ１は、メモリチップ７０の搭載されないスペーサチップ５０の外辺に沿った領域である。レーザ装置９９は、第１領域Ｒ１にレーザ光を照射して、第１領域Ｒ１のスペーサチップ５０の表面に凹凸を形成し、酸化物および／または炭化物からなる加工層５５を形成する。スペーサチップ５０がシリコン基板である場合、加工層５５は、シリコン酸化物および／またはシリコン炭化物からなる。第２領域Ｒ２には、加工層５５は形成されず、第２領域Ｒ２のスペーサチップ５０は、鏡面状態のままである。
【００３３】
次に、図４（Ｂ）に示すように、スペーサチップ５０上にメモリチップ７０を搭載する。メモリチップ７０は、接着材料６０によってスペーサチップ５０上に接着される。さらに、他のメモリチップ７０が、接着材料６０によって、その直下にあるメモリチップ７０上に接着される。このように、複数のメモリチップ７０がスペーサチップ５０上に積層される。接着材料６０は、各メモリチップ７０の裏面に予め貼付されており、メモリチップ７０をスペーサチップ５０または他のメモリチップ７０上にダイボンディングすることによってメモリチップ７０をスペーサチップ５０または他のメモリチップ７０上に接着する。メモリチップ７０を基板１０上に接着するために、接着材料６０は、ダイボンディングの際に加熱される。
【００３４】
次に、メモリチップ７０のボンディングパッド７４と基板１０のボンディングパッド１４との間を金属ワイヤ７５でボンディングする。
【００３５】
次に、コントローラチップ３０、メモリチップ７０、スペーサチップ５０、金属ワイヤ３５、７５をモールド樹脂８０で被覆する。これにより、図１に示す構造が得られる。このとき、少なくともモールド樹脂８０とスペーサチップ５０との接触領域は、第１領域Ｒ１である。
【００３６】
本実施形態によれば、モールド樹脂８０が直接接触するスペーサチップ５０の第１領域Ｒ１は、レーザ加工により粗化され、かつ、酸化または炭化される。これにより、スペーサチップ５０とモールド樹脂８０との密着性が向上し、モールド樹脂８０がスペーサチップ５０から剥離することを抑制することができる。従って、半導体装置１の信頼性が向上する。
【００３７】
（第２実施形態）
図５は、第２実施形態に係る半導体装置２の構成の一例を示す断面図である。第２実施形態によれば、スペーサチップ５０は、メモリチップ７０を搭載する第１面Ｆ１と、第１面Ｆ１とは反対側の第２面Ｆ２とを有する。加工層５５は第１面Ｆ１全体に設けられており、第１領域Ｒ１は第１面（上面）Ｆ１全体となっている。加工層５５の無い第２領域Ｒ２は、第１面Ｆ１とは反対側の第２面（裏面）Ｆ２となっている。従って、加工層５５は、モールド樹脂８０とスペーサチップ５０との間に界面だけで無く、接着材料６０とスペーサチップ５０との間の界面にも設けられている。即ち、加工層５５は、メモリチップ７０の下にも設けられている。第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。
【００３８】
また、半導体装置２の製造方法においては、図４（Ａ）に示す工程において、レーザ装置９９がレーザ光をスペーサチップ５０の第１面Ｆ１の全面に照射すればよい。これにより、スペーサチップ５０の第１面Ｆ１の全面に加工層５５が形成される。半導体装置２の製造方法の他の工程は、第１実施形態による半導体装置１の対応する工程と同様でよい。これにより、第２実施形態は、第１実施形態と同様の効果を得ることができる。
【００３９】
（第３実施形態）
図６は、第３実施形態に係る半導体装置３の構成の一例を示す断面図である。図７は、第３実施形態に係る半導体装置３の構成の一例を示す平面図である。第３実施形態によれば、メモリチップ７０＿１、７０＿２が、スペーサチップ５０の第１面Ｆ１に対して略平行方向に並列して配置されている。隣接するメモリチップ７０＿１、７０＿２間にあるスペーサチップ５０の表面領域が第１領域Ｒ１となる。第３実施形態では、図７に示すように、第１領域Ｒ１は、スペーサチップ５０の中間領域に位置し、モールド樹脂８０と直接接触する。スペーサチップ５０の第１領域Ｒ１には、加工層５５が設けられている。第３実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。
【００４０】
また、半導体装置３の製造方法において、レーザ装置９９は、レーザ光をスペーサチップ５０の中間にある第１領域Ｒ１に照射すればよい。半導体装置３の製造方法の他の工程は、第１実施形態による半導体装置１の対応する工程と同様でよい。これにより、第３実施形態は、第１実施形態と同様の効果を得ることができる。
【００４１】
図６では、メモリチップ７０＿１、７０＿２は、それぞれ単一層のメモリチップとしてスペーサチップ５０上に設けられている。しかし、メモリチップ７０＿１、７０＿２は、それぞれ複数のメモリチップを積層した積層体であってもよい。第３実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。これにより、第３実施形態は、第１実施形態と同様の効果を得ることができる。
【００４２】
また、第３実施形態において、加工層５５は、第２実施形態と同様に、第１面Ｆ１全体に設けられていてもよい。これにより、第３実施形態は、第２実施形態と同様の効果を得ることができる。
【００４３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４４】
１  半導体装置、１０  基板、２０，４０，６０  接着材料、３０  コントローラチップ、５０  スペーサチップ、５５  加工層、７０  メモリチップ、８０  モールド樹脂、９０金属バンプ
【図１】
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【図２】
2020025022.tif 000004
【図３】
2020025022.tif 000005
【図４】
2020025022.tif 000006
【図５】
2020025022.tif 000007
【図６】
2020025022.tif 000008
【図７】
2020025022.tif 000009