(57)【要約】【課題】  本発明は、第１導電型の電界効果トランジスタ及び第２導電型の電界効果トランジスタを備える半導体論理素子に関する。【解決手段】  第１ＦＥＴのゲートは、半導体論理素子の入力であり、第２ＦＥＴのドレインは半導体論理素子の出力と称し、第２ＦＥＴのソースは半導体論理素子のソースである。印加可能な電位を電界効果トランジスタの端子に印加することにより、論理素子の出力の状態に影響を与えることができる。本発明はまた、記載の論理素子を備える様々な種類の論理回路に関する。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１ソース、第１ドレイン、第１ゲート及び第１チャネルを備える、以下、第１ＦＥＴと称する第１導電型の電界効果トランジスタと、第２ソース、第２ドレイン、第２ゲート及び第２チャネルを備える、以下、第２ＦＥＴと称する第２導電型の電界効果トランジスタとを備える半導体論理素子であって、
前記半導体論理素子は、内部ノードを備え、
前記内部ノードは、前記第１ドレインと前記第２ゲートとによって少なくとも部分的に形成され、
前記第１ゲートは、以下、前記半導体論理素子の入力と称し、
前記入力は、第１入力論理電位又は第２入力論理電位のいずれかに結合するように構成され、
前記第２ドレインは、前記半導体論理素子の出力と称し、
前記第２ソースは、前記半導体論理素子のソースであり、
前記半導体論理素子は、前記第１ソースが第１ソース電位となるようにされている場合、且つ、前記第２ソースが第１出力論理電位にある場合、且つ、前記入力が前記第１入力論理電位にある場合には、前記第１チャネルが導通状態となるようにされて、前記内部ノードを前記第１ソース電位に調整し、これによって前記第２チャネルが非導通状態となるようにし、こうして前記半導体論理素子の出力は、前記第１出力論理電位又は第２出力論理電位のいずれかとなるように構成され、
前記半導体論理素子は、前記第１ソースが前記第１ソース電位となるようにされている場合、且つ、前記第２ソースが前記第１出力論理電位にある場合、且つ、前記入力が前記第２入力論理電位にある場合、前記第１チャネルが非導通状態となるようにして、前記第２チャネルが導通状態となる電位に前記内部ノードを調整可能とし、これにより前記出力を前記第１出力論理電位に調整するようにさらに構成される、半導体論理素子。
【請求項２】
前記内部ノードは、前記第１ドレイン及び前記第２ゲートの少なくとも一部の両方として作用する単一のドープ領域、前記第１ドレイン及び前記第２ゲートを接続する配線のうちの１つを備える、請求項１に記載の半導体論理素子。
【請求項３】
前記第１ＦＥＴ、前記第２ＦＥＴのうちの少なくとも１つが空乏型電界効果トランジスタである、請求項１又は２に記載の半導体論理素子。
【請求項４】
前記第１ＦＥＴ、前記第２ＦＥＴのうちの少なくとも１つがエンハンスメント型電界効果トランジスタである、請求項１又は２に記載の半導体論理素子。
【請求項５】
前記第１ＦＥＴは、接合型電界効果トランジスタ、導体・絶縁体・半導体電界効果トランジスタ及び導体・半導体電界効果トランジスタのうちの１つである、請求項１〜４のいずれか一項に記載の半導体論理素子。
【請求項６】
前記第２ＦＥＴは、接合型電界効果トランジスタ、導体・絶縁体・半導体電界効果トランジスタ、導体・半導体電界効果トランジスタのうちの１つである、請求項１〜４のいずれか一項に記載の半導体論理素子。
【請求項７】
前記第１ＦＥＴ、前記第２ＦＥＴのうちの少なくとも１つが、ゲートに相当するバックゲートドーピングと、外部ゲートに相当する補助ゲートとを備える空乏型導体・絶縁体・半導体電界効果トランジスタである、請求項３〜６のいずれか一項に記載の半導体論理素子。
【請求項８】
前記第１ＦＥＴが空乏型導体・絶縁体・半導体電界効果トランジスタである場合、前記第１ＦＥＴの補助ゲートは、前記入力が前記第１入力論理電位又は前記第２入力論理電位にバイアスされているか否かにかかわらず、第２導電型の可動電荷キャリアの層が前記第１ＦＥＴの外部ゲートの下の絶縁体・半導体界面に形成されるようにバイアスされるよう構成され、前記第２導電型の可動電荷キャリアの層は、前記第１ゲートの一部として作用し、前記第２導電型のバックゲートドーピングとは反対側から第１の前記チャネルを制御し、
前記第２ＦＥＴが空乏型導体・絶縁体・半導体電界効果トランジスタである場合、前記第２ＦＥＴの補助ゲートは、前記入力が前記第１入力論理電位又は前記第２入力論理電位にバイアスされているか否かにかかわらず、第１導電型の可動電荷キャリアの層が前記第２ＦＥＴの外部ゲートの下の絶縁体・半導体界面に形成されるようにバイアスされるよう構成され、前記第１導電型の可動電荷キャリアの層は、前記第２ゲートの一部として作用し、前記第１導電型のバックゲートドーピングとは反対側から第２の前記チャネルを制御する、請求項７に記載の半導体論理素子。
【請求項９】
空乏型導体・絶縁体・半導体電界効果トランジスタを備える場合、ゲートは、バックゲートドーピングと外部ゲートの両方を備え、
空乏型導体・半導体電界効果トランジスタを備える場合、ゲートは、バックゲートドーピングと外部ショットキーゲートの両方を備え、且つ、
フロントゲートドーピングとバックゲートドーピングとを有する空乏型の接合型電界効果トランジスタを備える場合、ゲートは、前記フロントゲートドーピングと前記バックゲートドーピングの両方を備える、請求項３〜６のいずれか一項に記載の半導体論理素子。
【請求項１０】
空乏型導体・絶縁体・半導体電界効果トランジスタを備える場合、ゲートは、外部ゲート又はバックゲートドーピングに相当し、ゲートは、ゲートが位置する側からのみチャネルを制御し、
空乏型導体・半導体電界効果トランジスタを備える場合、ゲートは、外部ショットキーゲート又はバックゲートドーピングのいずれかに相当し、ゲートは、前記ゲートが位置する側からのみチャネルを制御し、
フロントゲートドーピングとバックゲートドーピングとを有する空乏型の接合型電界効果トランジスタを備える場合、ゲートは、フロントゲートドーピング又はバックゲートドーピングのいずれかに相当し、ゲートは、前記ゲートが位置する側からのみチャネルを制御する、請求項３〜６のいずれか一項に記載の半導体論理素子。
【請求項１１】
前記第２ＦＥＴは、エンハンスメント型導体・絶縁体・半導体電界効果トランジスタに相当し、前記第２ＦＥＴのゲートは、外部ゲートに相当し、前記第１ＦＥＴは、少なくとも２つの側からチャネルを制限するゲートを備える空乏型の接合型電界効果トランジスタと、ゲートがショットキーゲートとバックゲートドーピングに相当する空乏型導体・半導体電界効果トランジスタと、空乏型導体・絶縁体・半導体電界効果トランジスタとのうちの１つに相当し、前記空乏型導体・絶縁体・半導体電界効果トランジスタは、
前記入力が前記第１入力論理電位又は前記第２入力論理電位にバイアスされているかにかかわらず、第２導電型の可動電荷キャリアの層が前記第１ＦＥＴの外部ゲートの下の絶縁体・半導体界面に形成されるようにバイアスされるよう構成される補助ゲートに相当する外部ゲートであって、前記第２導電型の可動電荷キャリアの層が前記第１ゲートの一部として作用し、前記第２導電型のバックゲートドーピングとは反対側から第１の前記チャネルを制御する、外部ゲートと、
外部ゲート及びバックゲートドーピングに相当するゲートと、
のうちの１つに相当する、請求項５及び６に記載の半導体論理素子。
【請求項１２】
第３ソース、第３ドレイン、第３ゲート及び第３チャネルを備える、以下、第３ＦＥＴと称するｐ型の電界効果トランジスタと、第４ソース、第４ドレイン、第４ゲート及び第４チャネルを備える、以下、第４ＦＥＴと称するｎ型の電界効果トランジスタとを備える第１の半導体論理素子であって、
前記第１の半導体論理素子は、内部ノードを備え、
前記内部ノードは、前記第３ドレインと前記第４ゲートとによって少なくとも部分的に形成され、
前記第３ゲートは、以下、前記第１の半導体論理素子の入力と称し、
前記入力は、第３入力論理電位又は第４入力論理電位のいずれかに結合するように構成され、
前記第４ドレインは、前記第１の半導体論理素子の出力と称し、
前記第４ソースは、前記第１の半導体論理素子のソースであり、
前記第１の半導体論理素子は、前記第３ソースが第３ソース電位となるようにされている場合、且つ、前記第４ソースが第３出力論理電位にある場合、且つ、前記入力が前記第３入力論理電位にある場合には、前記第３チャネルが導通状態となるようにされて、前記内部ノードを前記第３ソース電位に調整し、これによって前記第４チャネルが非導通状態となるようにし、こうして前記第１の半導体論理素子の出力は、前記第３出力論理電位又は第４出力論理電位のいずれかとなるように構成され、
前記第１の半導体論理素子は、前記第３ソースが前記第３ソース電位となるようにされている場合、且つ、前記第４ソースが前記第３出力論理電位にある場合、且つ、前記入力が前記第４入力論理電位にある場合、前記第３チャネルが非導通状態となるようにして、前記第４チャネルが導通状態となる電位に前記内部ノードを調整可能とし、これにより前記出力を前記第３出力論理電位に調整するようにさらに構成される、第１の半導体論理素子。
【請求項１３】
第５ソース、第５ドレイン、第５ゲート及び第５チャネルを備える、以下、第５ＦＥＴと称するｎ型の電界効果トランジスタと、第６ソース、第６ドレイン、第６ゲート及び第６チャネルを備える、以下、第６ＦＥＴと称するｐ型の電界効果トランジスタを備える第２の半導体論理素子であって、
前記第２の半導体論理素子は、内部ノードを備え、
前記内部ノードは、前記第５ドレインと前記第６ゲートとによって少なくとも部分的に形成され、
前記第５ゲートは、以下、前記第２の半導体論理素子の入力と称し、
前記入力は、第５入力論理電位又は第６入力論理電位のいずれかに結合するように構成され、
前記第６ドレインは、前記第２の半導体論理素子の出力と称し、
前記第６ソースは、前記第２の半導体論理素子のソースであり、
前記第２の半導体論理素子は、前記第５ソースが第５ソース電位となるようにされている場合、且つ、前記第６ソースが第５出力論理電位にある場合、且つ、前記入力が前記第５入力論理電位にある場合には、前記第５チャネルが導通状態となるようにされて、前記内部ノードを前記第５ソース電位に調整し、これによって前記第６チャネルが非導通状態となるようにし、こうして前記第２の半導体論理素子の出力は、前記第５出力論理電位又は第６出力論理電位のいずれかとなるように構成され、
前記第２の半導体論理素子は、前記第５ソースが前記第５ソース電位となるようにされている場合、且つ、前記第６ソースが前記第５出力論理電位にある場合、且つ、前記入力が前記第６入力論理電位にある場合、前記第５チャネルが非導通状態となるようにして、前記第６チャネルが導通状態となる電位に前記内部ノードを調整可能とし、これにより前記出力を前記第５出力論理電位に調整するようにさらに構成される、第２の半導体論理素子。
【請求項１４】
請求項１２に記載の少なくとも１つの第１の半導体論理素子と、請求項１３に記載の少なくとも１つの第２の半導体論理素子とを備える論理回路。
【請求項１５】
請求項１２に記載の第１の半導体論理素子と請求項１３に記載の第２の半導体論理素子とを備える論理回路であって、
前記第２の半導体論理素子の前記第５入力論理電位は、前記第１の半導体論理素子の前記第４入力論理電位に相当し、
前記第２の半導体論理素子の前記第６入力論理電位は、前記第１の半導体論理素子の前記第３入力論理電位に相当し、
前記第２の半導体論理素子の前記第５出力論理電位は、前記第１の半導体論理素子の前記第４出力論理電位に相当し、且つ、
前記第２の半導体論理素子の前記第６出力論理電位は、前記第１の半導体論理素子の前記第３出力論理電位に相当する、論理回路。
【請求項１６】
以下のようにインバータ構成として動作するように構成される、前記論理回路は、
前記第１の半導体論理素子では、第４ソースが前記第１の半導体論理素子の前記第３出力論理電位に接続され、
前記第２の半導体論理素子では、前記第６ソースが前記第１の半導体論理素子の前記第４出力論理電位に接続されており、
前記第１の半導体論理素子の入力と前記第２の半導体論理素子の入力は、前記インバータ構成の入力として一体に接続され、
前記第１の半導体論理素子の出力と前記第２の半導体論理素子の出力は、前記インバータ構成の出力として一体に接続され、且つ、
前記インバータ構成の入力は、前記第１の半導体論理素子の前記第３入力論理電位又は前記第４入力論理電位のいずれかに結合するように構成されており、
前記インバータ構成の入力を前記第１の半導体論理素子の前記第３入力論理電位に結合する場合、前記インバータ構成の出力は、前記第１の半導体論理素子の前記第４出力論理電位に設定され、
前記インバータ構成の入力を前記第１の半導体論理素子の前記第４入力論理電位に結合する場合、前記インバータ構成の出力は、前記第１の半導体論理素子の前記第３出力論理電位に設定される、請求項１５に記載の論理回路。
【請求項１７】
前記第１の半導体論理素子の前記第３入力論理電位は、前記第１の半導体論理素子の前記第３出力論理電位と同じであり、前記第１の半導体論理素子の前記第４入力論理電位は、前記第１の半導体論理素子の前記第４出力論理電位と同じである、請求項１５又は１６に記載の論理回路。
【請求項１８】
請求項１〜１１のいずれか一項に記載の少なくとも１つの半導体論理素子と、第１導電型の電界効果トランジスタに相当する少なくとも１つの相補半導体論理素子とを備える論理回路。
【請求項１９】
論理回路であって、前記論理回路は、インバータ構成として動作するように構成され、
請求項１〜１１のいずれか一項に記載の半導体論理素子と、
第１導電型の電界効果トランジスタであって、
第１導電型のソースと、
第１導電型のドレインと、
ゲートと、
チャネルと、を含む電界効果トランジスタと、を備え、
前記半導体論理素子では、第２ソースが前記半導体論理素子の前記第１出力論理電位に接続され、
前記第１導電型の電界効果トランジスタでは、前記ソースは、前記半導体論理素子の前記第２出力論理電位に接続され、
前記電界効果トランジスタのドレインと前記半導体論理素子の前記出力は、前記インバータ構成の出力として一体に接続され、
前記電界効果トランジスタの前記ゲートと前記半導体論理素子の前記入力は、前記インバータ構成の入力として一体に接続され、
前記インバータ構成の前記入力は、前記半導体論理素子の前記第１入力論理電位又は前記第２入力論理電位のいずれかに結合するように構成され、
前記インバータ構成の前記入力を前記半導体論理素子の前記第１入力論理電位に結合する場合、前記電界効果トランジスタのチャネルが導通状態となるようにされて、前記インバータ構成の出力が、前記半導体論理素子の前記第２出力論理電位に設定され、
前記インバータ構成の入力を前記半導体論理素子の前記第２入力論理電位に結合する場合、前記電界効果トランジスタのチャネルが非導通となることで、前記インバータ構成の出力は、前記半導体論理素子の前記第１出力論理電位になる、論理回路。
【請求項２０】
前記電界効果トランジスタは、導体・絶縁体・半導体電界効果トランジスタ、接合型電界効果トランジスタ、導体・半導体電界効果トランジスタのうちの１つである、請求項１９に記載の論理回路。
【請求項２１】
前記半導体論理素子の前記第１入力論理電位は、前記半導体論理素子の前記第１出力論理電位と同じであり、前記半導体論理素子の前記第２入力論理電位は、前記半導体論理素子の前記第２出力論理電位と同じである、請求項１９又は２０に記載の論理回路。
【請求項２２】
請求項１５、１６、１９及び２０のいずれか一項に記載の第１の論理回路及び第２の論理回路を備えるマルチレベル論理回路であって、
前記第１の論理回路では、前記第１の論理回路の２つの出力論理電位のうちの少なくとも１つが、第１の論理回路の２つの入力論理電位に対して第１方向にシフトされ、
前記第２の論理回路では、両方の入力論理電位が、前記第１の論理回路の２つの入力論理電位に対して第１方向にシフトされ、
前記第２の論理回路の２つの出力論理電位のうちの少なくとも１つが、前記第２の論理回路の２つの出力論理電位に対して前記第１方向にシフトされる、論理回路。
【請求項２３】
請求項１５、１６、１９及び２０のいずれか一項に記載の第１の論理回路、第２の論理回路及び第３の論理回路を備えるマルチレベル論理回路であって、
前記第１の論理回路では、前記第１の論理回路の２つの出力論理電位のうちの少なくとも１つが、前記第１の論理回路の２つの入力論理電位に対して第１方向にシフトされ、
前記第２の論理回路では、両方の入力論理電位が、前記第１の論理回路の２つの入力論理電位に対して前記第１方向にシフトされ、
前記第２の論理回路の２つの出力論理電位のうちの少なくとも１つが、前記第２の論理回路の２つの入力論理電位に対して前記第１方向にシフトされ、
前記第３の論理回路では、両方の入力論理電位が、前記第２の論理回路の２つの入力論理電位に対して前記第１方向にシフトされ、
前記第３の論理回路の２つの出力論理電位のうちの少なくとも１つが、前記第３の論理回路の２つの入力論理電位に対して前記第１方向にシフトされる、論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の解決策に関する。より具体的には本発明は、相補２値論理において、従来の半導体論理素子を少なくとも部分的に置き換える半導体論理素子に関する。
【背景技術】
【０００２】
本開示を明確にするために、以下のことに注意する。本明細書では、用語「相補２値論理」は、１組の論理素子を備える論理回路を指し、論理素子はそれぞれ、半導体論理素子又は相補半導体論理素子に相当し、それぞれ入力及び出力を備えるものである。相補２値論理回路において定常状態である間では、
−  入力又は出力における電位が、論理電位と称する２つの異なる値のみを有することができる。
−  異なる電位にある１組の半導体論理素子のノード間には導通経路が存在せず、これにより定常状態での消費電力を下げることができる。
【０００３】
加えて、相補２値論理では、論理素子の出力が他の論理素子の入力に接続されているという、論理素子のネットワークを形成することのみが可能であり、この場合、論理素子の入力／出力は、このネットワーク全体で同一の２つの異なる電位にのみバイアスされる。
【０００４】
用語「論理」は、半導体論理素子を備える半導体論理素子と論理回路を、アナログ調整素子／回路から区別するものであることに留意することが重要である。また、本明細書では他の論理型を調査していないので、用語「２値論理」、「相補論理」及び「論理」を、本明細書では概して相補２値論理に言及する文脈において使用することにも留意されたい。さらに、本明細書ではＣＭＯＳ論理を、従来の相補導体・絶縁体・半導体（ＣＣＩＳ）論理と称するが、これにより広範かつより正確にその範囲を示せることがその理由である。同様に、ＭＯＳＦＥＴを、導体・絶縁体・半導体電界効果トランジスタ（ＣＩＳＦＥＴ）と称する。従来のＣＣＩＳ論理は、２つの反対型のエンハンスメント型ＣＩＳＦＥＴに基づいている。
【０００５】
図２は、２つの反対型のエンハンスメント型ＣＩＳＦＥＴの配置図を示し、図１は、図２における２つの反対型のエンハンスメント型ＣＩＳＦＥＴの破線２７１に沿った断面図を示す。図１及び２の右下がり斜線は、第１導電型を表し、右上がり斜線線は、第２導電型を表す。２つの異なる導電型は、ｐ及びｎ型を指すが、それらがどの方向に配置されているかは関係ない。
【０００６】
左側のＣＩＳＦＥＴは、ソースに相当する第１導電型のソースドーピング１１１と、ドレイン及び出力に相当する第１導電型のドレインドーピング１１３と、ゲート及び出力に相当する外部ゲート１２５と、（ゲートコンタクトの位置を除いて）外部ゲートを取り囲むゲート絶縁材料の層１６１と、第２導電型のバックゲートドーピング１４７と、バックゲートドーピング１４７に接触する第２導電型のコンタクトドーピング１１７とを備える。右側のＣＩＳＦＥＴは、ソースに相当する第２導電型のソースドーピング１１２と、ドレイン及び出力に相当する第２導電型のドレインドーピング１１４と、ゲート及び入力に相当する外部ゲート１２６と、（ゲートコンタクトの位置を除いて）外部ゲートを取り囲むゲート絶縁材料の層１６１と、第１導電型のバックゲートドーピング１４８と、バックゲートドーピング１４８に接触する第１導電型のコンタクトドーピング１１８とを備える。ＣＩＳＦＥＴとコンタクトドーピングの両方は、絶縁体トレンチ１６２に囲まれている。ＣＩＳＦＥＴの下には、いずれかの導電型の半導体基板１００が存在する。
【０００７】
バックゲートドーピングは、補助ゲートノードと称する別個のノードに接続することができ、補助ゲートノード上の電位を使用して、相当するＣＩＳＦＥＴのしきい値電圧を調整することができる。ＣＩＳＦＥＴのバックゲートドーピングが半導体基板と同一の導電型である場合には、補助ゲートノードは、この型のＣＩＳＦＥＴすべてで共通である。ＣＩＳＦＥＴのバックゲートドーピングが基板と反対の導電型である場合には、この型のＣＩＳＦＥＴは個々の補助ゲートノードを有する。ＣＩＳＦＥＴの下に絶縁層を組み込むことにより、そしてこの絶縁層に達する充分に深いトレンチを組み込むことにより、両方のタイプのＣＩＳＦＥＴ用に個々の補助ゲートノードを有することが可能であるが、これによりコストは増加する可能性がある。別の選択肢は、同一の導電型のバックゲートドーピングから基板を分離するために使用することができる、基板とは反対のドーピング型の適切なウェルドーピングを提供することである。バックゲートドーピングは、相当するＣＩＳＦＥＴのソースにも接続できるが、この場合には、しきい値電圧の調整機能が失われる。ソース、入力及び出力を備える右側の第２型のＣＩＳＦＥＴは、ソース、入力及び出力を備える従来の半導体論理素子に相当する。同様に、ソース、入力及び出力を備える左側の第１型のＣＩＳＦＥＴは、前述のソース、入力及び出力を有する従来の相補半導体論理素子に相当する。従来の半導体論理素子及び従来の相補半導体論理素子は、論理演算を実行することが可能な従来の相補２値論理を実現することが可能である。したがって、前記２つの反対型のＣＩＳＦＥＴは、論理演算を実行することが可能な従来のＣＣＩＳ論理を実現することが可能である。
【０００８】
従来のＣＣＩＳ論理において共通の配置であるのは、従来の１組の半導体論理素子及び従来の１組の相補半導体論理素子において、従来の半導体論理素子の第２導電型のソースが第１の論理電位に接続されていること、従来の相補半導体論理素子における第１導電型のソースが第２の論理電位に接続されていること、ゲート１２６が従来の半導体論理素子の入力として、ドレイン１１４が出力として作用すること、ゲート１２５が従来の相補半導体論理素子の入力として、ドレイン１１３が出力として作用すること、そして従来の半導体及び相補半導体論理素子の入力及び出力が、第１の論理電位又は第２の論理電位にある場合にのみ定常状態にあり得ることである。さらに、従来の半導体論理素子では、ソースとドレインとを接続するチャネルは、
−  ソースと入力が第１の論理電位にある場合には非導通であり、
−  ソースが第１の論理電位にあり入力が第２の論理電位にある場合には、導通している。同様に、従来の相補半導体論理素子では、ソースとドレインとを接続するチャネルは、
−  ソースと入力が第２の論理電位にある場合には非導通であり、
−  ソースが第２の論理電位にあり入力が第１の論理電位にある場合には導通している。従来のＣＣＩＳ論理では、論理演算を実行するために上記の共通配置が使用されている。従来のＣＣＩＳ論理における前記配置の重要な動作特性は、入力が従来の半導体論理素子又は従来の相補半導体論理素子におけるソースと同一の論理電位にある場合に、出力が（第１の論理電位又は第２の論理電位の）いずれかの論理電位であり得るということ、すなわち、入力が出力を制御できないということである。一方、入力とソースが異なる論理電位にある場合には、出力はソースと同じ論理電位に設定される、すなわち、入力が出力の論理電位を決定する。
【０００９】
従来のＣＣＩＳ論理の優れた特有の利益は、非常に少ない電力しか消費しないということである。これは、定常状態にある従来のＣＣＩＳ論理回路部分において異なる電位にある２つのノード間には、導通した電流経路が存在しないという事実、すなわち定常状態である間では、消費電力は漏れのみに起因するものであって、これは現在の他のいかなる半導体論理配置の場合にも当てはまらないものである。従来のＣＣＩＳ論理の大きな利益はまた、相当する従来の半導体論理素子と従来の相補半導体論理素子が非常に小さな面積しかとらないため、多数の回路を小さな面積に詰め込むことができ、その結果、コストが低くなることである。従来のＣＣＩＳ論理の他の大きな利益は、導通段階では、チャネルが可動電荷キャリアの反転層に相当し、これは多数の電荷がチャネルに充填されることを意味し、その結果、高速動作が得られる。しかし、低消費電力、低コスト、高速動作以外では、従来のＣＣＩＳ論理には多くの問題もある。
【００１０】
従来のＣＣＩＳ論理における問題点は、薄いゲート絶縁層のみが少なくとも２つの論理ノードを互いに分離するということであり、論理線はドレイン線及び／又はソース線並びに入力ゲート線である。２つの論理ノードの間が絶縁層である場合、製造中又は動作の間に生成される欠陥が存在し、この欠陥は、少なくとも２つの論理線の間に永久導通経路を形成し、少なくとも２つの論理線を同時に破壊する可能性がある。欠陥が２本以上の論理線を同時に破壊する可能性があるという問題が意味するのは、欠陥を分離することがさらに困難となること、欠陥に対する対策を設計するのがさらに困難となること、そしてデバイスが完全に破壊される可能性がさらに高まることである。
【００１１】
従来のＣＣＩＳ論理に関連する他の問題は、反転層を形成するためには、ゲートを形成する外部ゲートの下に高品質な絶縁体・半導体界面が必要となることである。そうした高品質な絶縁体・半導体界面は、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、炭化ケイ素（ＳｉＣ）などの一部の半導体材料にのみ存在する。したがって、従来のＣＣＩＳ論理を組み込むことができない多くの半導体材料が存在する。このことから例えば、前記材料以外に基づく半導体センサにおける問題が生じ、これは、シリコン系読み出しチップを（例えば、対面のフリップチップボンディングにより）センサチップに接着しなければならないというものである。ボンディングが原因となって、接着不良又はウェーハ破損による問題が生じる。固有の問題として、シリコン系読み出しチップとセンサチップが典型的にはかなり異なる熱膨張係数を有するということもあり、これは特に、例えば熱電冷却器を使用してセンサを冷却しなければならない場合、デバイス破壊につながる可能性がある。
【００１２】
従来のＣＣＩＳ論理に関連したさらに他の問題は、絶縁体・半導体界面の品質、絶縁体電荷の量、絶縁体のｋ値及び絶縁体厚さの非常に正確な制御が、所望の水準のしきい値電圧制御を達成するために必要である、すなわち、適切に機能する従来のＣＣＩＳ論理を達成するためには、外部ゲートに相当する高品質な導体・絶縁体・半導体（ＣＩＳ）スタックが必要であるということである。例えば、絶縁体電荷の量がウェーハ全体で大きく異なる場合、歩留り不良が生じる可能性がある。さらに問題なのは、ゲート絶縁体電荷（例えば、シリコンでは正の酸化物電荷）がゲート絶縁層内で放射線損傷によって生成され、これによってしきい値電圧がシフトし、デバイスの寿命を減少させやすいことである。
【００１３】
また、本質的な問題は、外部ゲートに相当する高品質ＣＩＳスタックの製造に必要な温度が、注入された不純物原子の活性化のみならずイオン注入で生じた格子損傷のアニーリングに必要な温度を、典型的にはかなり上回ることである。これにより、（ゲートとして作用する外部ゲートに相当する）ＣＩＳスタックの製造の前に注入を受けるドープ領域のサーマルバジェットが大幅に増加する。こうして設計の複雑さが増大し、さらに小さいサイズへのトランジスタスケーリングが妨げられ、性能が損なわれる。たとえ一部の半導体材料において良品質のＣＩＳスタックの形成が可能であっても、ＣＩＳスタックの形成温度が高すぎるため、動作するＣＩＳＦＥＴの形成がドーパント原子の拡散傾向によって実質的に妨げられる可能性がある。
【００１４】
また、従来のＣＣＩＳ論理のさらなる問題は、ＣＩＳスタックによってチップの動作温度の上限が決まることである。ＣＩＳスタックがなければ、チップははるかに高温で動作できる可能性があり、これによって冷却の必要性が減り、チップの動作可能な範囲と場所が増える可能性がある。最小線幅を有する最先端のＣＣＩＳ論理におけるさらに他の問題は、ソースからチャネルを通じてドレインに至る漏れ及びゲート絶縁体を通じた漏れが原因で生じる消費電力である。
【００１５】
そして、デジタル論理と低ノイズのアナログエレクトロニクスとを備える混合モードチップにおける問題は、低ノイズのアナログ部分向けの比較的高電圧（例えば３．３又は５Ｖ）の従来のＣＣＩＳ論理、及び、低消費電力で小フットプリントのデジタル論理部分向けの低電圧（例えば１．８Ｖ）の従来のＣＣＩＳ論理が必要とされていることである。このためには、２つの異なる絶縁体厚さを有する２つのＣＩＳスタックを製造することが必要となり、これにより製造のサーマルバジェットが大幅に増加し、ひいては混合モードチップの製造と設計が複雑になり、コストが上昇する。また、従来のＣＣＩＳ論理に基づく混合モードチップでは、２値論理電位レベルペアの量（典型的には例えば１．８Ｖ及び５Ｖといった２つ）が非常に限られたものであること、そしてより多くの論理レベルのペアが使用可能となるよう強く望まれていることにも留意すべきである。
【００１６】
文献「『Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｌｏｇｉｃ  ｗｉｔｈ  ６０  ｎｍ  ｐｏｌｙ  ｇａｔｅ  ＪＦＥＴ  ｆｏｒ  ０．５  Ｖ  ｏｐｅｒａｔｉｏｎ』，Ｋａｐｏｏｒ  Ａ．Ｋ．ｅｔ  ａｌ，  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｌｅｔｔｅｒｓ，  Ｖｏｌｕｍｅ  ４６，  Ｉｓｓｕｅ  １１，  Ｐａｇｅｓ  ７８３−７８４，  Ｍａｙ  ２７th  ２０１０」では、従来の相補接合型電界効果トランジスタ（ＣＪＦＥＴ）論理が実現されている。この従来のＣＪＦＥＴ論理では、従来のＣＣＩＳ論理のエンハンスメント型ＣＩＳＦＥＴがエンハンスメント型ＪＦＥＴに置き換えられている。従来のＣＪＦＥＴ論理の利益は、ゲート絶縁体とゲート絶縁体の下にある界面とに関連する従来のＣＣＩＳ論理の問題が除去されたことである。他の利益は、非常に低い動作電圧の範囲（すなわち、０．５Ｖ）しか必要ないことである。ただし、従来のＣＪＦＥＴ論理に伴う問題点は、エンハンスメント型ＪＦＥＴ（従来の半導体論理素子に相当するもの）が導通している場合、ゲートとして作用するドープ領域がソースに対して順バイアスされており、その結果、漏れ電流がゲートとソースの間に流れてしまうということである。また漏れ電流を大幅に増加させるもう１つの要点は、非導通段階においてエンハンス型ＪＦＥＴのチャネルが真に非導電性であるわけではないことである。このさらに高い漏れ電流のせいで、従来のＣＪＦＥＴ論理の定常状態での消費電力は、従来のＣＣＩＳ論理よりもはるかに高い。従来のＣＪＦＥＴ論理の他の問題は、動作電圧が固定されている、つまり、混合モードチップで必要となりうるさらに高い動作電圧を実現することができないということである。
【００１７】
従来のＣＪＦＥＴ論理におけるエンハンスメント型ＪＦＥＴを同様の型のエンハンスメント型金属・半導体電界効果トランジスタ（ＭＥＳＦＥＴ）に置き換えることも可能であり、このトラジスタは後に、導体・半導体電界効果トランジスタ（ＣＳＦＥＴ、従来の半導体論理素子にも相当するもの）とも称する。このようにして、従来の相補ＭＥＳＦＥＴ（ＣＭＥＳＦＥＴ）論理又は従来の相補ＣＳＦＥＴ（ＣＣＳＦＥＴ）論理を実現することが可能であるが、これは従来のＣＪＦＥＴ論理と同一の問題を生じる可能性がある。
【００１８】
上記から分かるように、例示のようにして上で特定されている通り、従来の解決策は多くの問題を有する。したがって、従来の解決策の文脈において指摘された一つ又は複数の問題を少なくとも部分的に緩和する解決策を開発する必要がある。
【発明の概要】
【００１９】
以下に、発明の様々な実施形態の態様についていくつか基本的な理解を与えることを目的として、簡略化した要約を示す。この要約は、本発明を広範に概説するものではない。本発明の鍵となる又は基本的に重要なエンティティを特定するものでも、本発明の範囲を定めるものでもない。以下の要約は、本発明の例示的な実施形態をさらに詳述するための導入部として、本発明のいくつかの概念を簡略化した形態で示すものでしかない。
【００２０】
本発明の目的は、新規半導体論理素子及び回路を導入することにより、欠陥に対する脆弱性を低減するだけでなく、定常状態において従来のＣＣＩＳ論理と同程度の非常に低い消費電力を提供することである。良好な欠陥分離の意味するところは、欠陥によって２つの論理線間の永久的な導通経路を形成する可能性が低下し、したがって欠陥によって生じた損傷を分離することが容易になり、欠陥に対する対策がさらに設計しやすくなり、その結果、デバイスが完全に破壊される可能性が低くなるということである。
【００２１】
本発明の他の目的は、混合モードチップにおいて現在利用可能なものよりも多くの２値論理電位レベルペアを使用しやすくすることである。本発明の他の目的は、従来の相補論理における従来の半導体論理素子を置き換えることができる新規半導体論理素子を提供することである。本発明のさらに他の目的は、従来の相補論理における従来の相補半導体論理素子を置き換えることができる新規相補半導体論理素子を提供することである。
【００２２】
本発明の目的は、各独立請求項によって定義される半導体論理素子によって達成される。
【００２３】
第１の態様によれば、以下、第１ＦＥＴと称する第１導電型の電界効果トランジスタと、以下、第２ＦＥＴと称する第２導電型の電界効果トランジスタとを備える半導体論理素子が提供され、半導体論理素子は、内部ノードを備え、内部ノードは、少なくとも部分的に第１ＦＥＴのドレインと第２ＦＥＴのゲートとによって形成され、第１ＦＥＴのゲートは、以下、半導体論理素子の入力と称し、入力は、第１入力論理電位又は第２入力論理電位のいずれかに結合するように構成され、第２ＦＥＴのドレインは、半導体論理素子の出力と称し、第２ＦＥＴのソースは、半導体論理素子のソースであり、半導体論理素子は、第１ＦＥＴのソースが第１ソース電位となるようにされている場合、そして第２ＦＥＴのソースが第１出力論理電位にある場合、そして入力が第１入力論理電位にある場合には、第１導電型の可動電荷キャリアを含む導電チャネルが、前記第１ＦＥＴのソースと前記第１ＦＥＴのドレインとの間に形成されて、前記内部ノードを第１ソース電位に調整し、これによって前記第２ＦＥＴのソースと前記第２ＦＥＴのドレインとの間のチャネルを非導通状態となるようにし、こうして半導体論理素子の出力が第１出力論理電位又は第２出力論理電位のいずれかを取り得ることを可能にし、半導体論理素子はさらに、第１ＦＥＴのソースが第１ソース電位となるようにされている場合、そして第２ＦＥＴのソースが第１出力論理電位にある場合、そして入力が第２入力論理電位にある場合には、第１ＦＥＴのソースと第１ＦＥＴのドレインと間のチャネルが非導通状態となるようにして、これによって、第２ＦＥＴのソースと第２ＦＥＴのドレインとの間に第２導電型の可動電荷キャリアを含む導電チャネルを形成する電位に内部ノードを調整可能とし、これにより出力を第１出力論理電位に調整するように構成されている。
【００２４】
内部ノードは、以下の、第１ドレイン及び第２ゲートの少なくとも一部の両方として作用する単一のドープ領域、第１ドレインドーピング並びに第２ゲートのうちの１つを備えていてもよい。さらに、以下の、第１ＦＥＴ及び第２ＦＥＴのうちの少なくとも１つは、空乏型電界効果トランジスタであってもよい。代りに又はさらに、以下の、第１ＦＥＴ及び第２ＦＥＴのうちの少なくとも１つは、エンハンスメント型電界効果トランジスタであってもよい。
【００２５】
第１ＦＥＴは、以下の、接合型電界効果トランジスタ、導体・絶縁体・半導体電界効果トランジスタ、導体・半導体電界効果トランジスタのうちの１つであってもよい。
【００２６】
次に、第２ＦＥＴは、以下の、接合型電界効果トランジスタ、導体・絶縁体・半導体電界効果トランジスタ、導体・半導体電界効果トランジスタのうちの１つであってもよい。
【００２７】
以下の、空乏型導体・絶縁体・半導体電界効果トランジスタである第１ＦＥＴ及び第２ＦＥＴのうち少なくとも１つは、ゲートに相当するバックゲートドーピングと、外部ゲートに相当する補助ゲートとを備えていてもよい。第１ＦＥＴが空乏型導体・絶縁体・半導体電界効果トランジスタである場合、第１ＦＥＴの補助ゲートは、入力が第１入力論理電位又は第２入力論理電位にバイアスされているか否かという事実かかわらず、第１ＦＥＴの外部ゲートの下の絶縁体・半導体界面に第２導電型の可動電荷キャリアの層を形成するようにバイアスされる構成にしてもよく、第２導電型の可動電荷キャリアの前記層は、第１ゲートの一部として作用し、第２導電型のバックゲートドーピングとは反対側から第１チャネルを制御する。一方で、第２ＦＥＴが空乏型導体・絶縁体・半導体電界効果トランジスタである場合、第２ＦＥＴの補助ゲートは、入力が第１入力論理電位又は第２入力論理電位のいずれかにバイアスされているか否かという事実かかわらず、第２ＦＥＴの外部ゲートの下の絶縁体・半導体界面に第１導電型の可動電荷キャリアの層を形成するようにバイアスされる構成にしてもよく、第１導電型の可動電荷キャリアの前記層は、第２ゲートの一部として作用し、第１導電型のバックゲートドーピングとは反対側から第２チャネルを制御する。
【００２８】
さらに、半導体論理素子が、空乏型導体・絶縁体・半導体電界効果トランジスタを備える場合、ゲートは、バックゲートドーピングと外部ゲートの両方を備えていてもよい。あるいは、半導体論理素子が、空乏型導体・半導体電界効果トランジスタを備える場合、ゲートは、バックゲートドーピングと外部ショットキーゲートの両方を備えていてもよい。そして、半導体論理素子が、フロントゲートドーピングとバックゲートドーピングとを有する空乏型の接合型電界効果トランジスタを備える場合、ゲートは、フロントゲートドーピングとバックゲートドーピングの両方を備えていてもよい。
【００２９】
さらに、半導体論理素子が、空乏型導体・絶縁体・半導体電界効果トランジスタを備える場合、ゲートは、外部ゲート又はバックゲートドーピングのいずれかに相当していてもよく、この場合にはゲートは、ゲートが位置する側からのみチャネルを制御する。さらに、半導体論理素子が、空乏型導体・半導体電界効果トランジスタを備える場合、ゲートは、外部ショットキーゲート又はバックゲートドーピングのいずれかに相当してもよく、この場合にはゲートは、ゲートが位置する側からのみチャネルを制御する。そして、半導体論理素子が、フロントゲートドーピングとバックゲートドーピングとを有する空乏型の接合型電界効果トランジスタを備える場合、ゲートはフロントゲートドーピング又はバックゲートドーピングのいずれかに相当してもよく、この場合にはゲートは、ゲートが位置する側からのみチャネルを制御する。
【００３０】
第２ＦＥＴは、エンハンスメント型導体・絶縁体・半導体電界効果トランジスタに相当してもよく、この場合、第２ＦＥＴのゲートが外部ゲートに相当し、第１ＦＥＴが、以下の、少なくとも２つの側からチャネルを制限するゲートを備える空乏型の接合型電界効果トランジスタと、ゲートがショットキーゲートとバックゲートドーピングに相当する空乏型導体・半導体電界効果トランジスタと、空乏型導体・絶縁体・半導体電界効果トランジスタとのうちの１つに相当してもよく、次に、空乏型導体・絶縁体・半導体電界効果トランジスタは、以下の、第１入力論理電位又は第２入力論理電位に入力がバイアスされているか否かという事実にかかわらず、第１ＦＥＴの外部ゲートの下の絶縁体・半導体界面に第２導電型の可動電荷キャリアの層を形成するようにバイアスされるよう構成される補助ゲートに相当する外部ゲートであって、前記第２導電型の可動電荷キャリアの層が第１ゲートの一部として作用し、第２導電型のバックゲートドーピングとは反対側から第１チャネルを制御する、外部ゲート、又は、外部ゲート及びバックゲートドーピングに相当するゲートのうちの１つに相当してもよい。
【００３１】
第１導電型はｐ型であってもよく、第２導電型はｎ型であってもよい。
【００３２】
あるいは、第１導電型はｎ型であってもよく、第２導電型はｐ型であってもよい。
【００３３】
更なる態様によれば、上に主張し開示した少なくとも１つの半導体論理素子と、上に主張し開示した少なくとも１つの半導体論理素子とを備える論理回路を提供してもよい。
【００３４】
さらに別の態様によれば、上に開示した第１の半導体論理素子と、上に開示した第２の半導体論理素子とを備える論理回路を提供してもよく、この場合、第２の半導体論理素子の第１入力論理電位が、第１の半導体論理素子の第２入力論理電位に相当し、第２の半導体論理素子の第２入力論理電位が、第１の半導体論理素子の第１入力論理電位に相当し、第２の半導体論理素子の第１出力論理電位が、第１の半導体論理素子の第２出力論理電位に相当し、第２の半導体論理素子の第２出力論理電位が、第１の半導体論理素子の第１出力論理電位に相当する。
【００３５】
論理回路は、以下のようにインバータ構成として動作するように構成されていてもよく、
第１の半導体論理素子では、第２ソースが第１の半導体論理素子の第１出力論理電位に接続され、第２の半導体論理素子では、第２ソースが第１の半導体論理素子の第２出力論理電位に接続されており、第１の半導体論理素子と第２の半導体論理素子の入力がインバータ構成の入力として一体に接続され、第１の半導体論理素子と第２の半導体論理素子の出力がインバータ構成の出力として一体に接続され、インバータ構成の入力を第１の半導体論理素子の第１入力論理電位又は第２入力論理電位のいずれかに結合するように構成されており、インバータ構成の入力が第１の半導体論理素子の第１入力論理電位に結合する場合、インバータ構成の出力が第１の半導体論理素子の第２出力論理電位に設定され、インバータ構成の入力を第１の半導体論理素子の第２入力論理電位に結合する場合、インバータ構成の出力が第１の半導体論理素子の第１出力論理電位に設定される。
【００３６】
第１の半導体論理素子の第１入力論理電位は、第１の半導体論理素子の第１出力論理電位と同じであってもよく、第１の半導体論理素子の第２入力論理電位は、第１の半導体論理素子の第２出力論理電位と同じであってもよい。
【００３７】
さらに、上に開示した少なくとも１つの半導体論理素子と、第１導電型の電界効果トランジスタに相当する少なくとも１つの相補半導体論理素子とを備える論理回路を提供してもよい。
【００３８】
さらに別の態様によると、上に開示した半導体論理素子と、第１導電型の電界効果トランジスタとを備える論理回路を提供してもよく、この場合、電界効果トランジスタは、第１導電型のソースと、第１導電型のドレインと、ゲートとを備えており、半導体論理素子では、第２ソースが半導体論理素子の第１出力論理電位に接続され、第１導電型の電界効果トランジスタでは、ソースが半導体論理素子の第２出力論理電位に接続されており、電界効果トランジスタの第１導電型のドレインと半導体論理素子の出力がインバータ構成の出力として一体に接続され、電界効果トランジスタのゲートと半導体論理素子の入力がインバータ構成の入力として一体に接続され、インバータ構成の入力が半導体論理素子の第１入力論理電位又は第２入力論理電位のいずれかに結合するように構成されており、インバータ構成の入力を半導体論理素子の第１入力論理電位に結合する場合には、第１導電型の可動電荷キャリアを含む導電チャネルが電界効果トランジスタのソースとドレインとの間で形成されることにより、インバータ構成の出力が半導体論理素子の第２出力論理電位に設定され、インバータ構成の入力を半導体論理素子の第２入力論理電位に結合する場合には、第１導電型の電界効果トランジスタのチャネルは非導通となり、これによってインバータ構成の出力が、半導体論理素子の第１出力論理電位になる。
【００３９】
論理回路における電界効果トランジスタは、以下の、導体・絶縁体・半導体電界効果トランジスタ、接合型電界効果トランジスタ、導体・半導体電界効果トランジスタのうちの１つであってもよい。半導体論理素子の第１入力論理電位は、半導体論理素子の第１出力論理電位と同じであってもよく、半導体論理素子の第２入力論理電位は、半導体論理素子の第２出力論理電位と同じであってもよい。
【００４０】
さらに別の態様によれば、上に開示した第１及び第２の論理回路を備えるマルチレベル論理回路を提供してもよく、この場合、第１の論理回路では、以下の、第１の論理回路の第１出力論理電位、第１の論理回路の第２出力論理電位の少なくとも１つが、第１の論理回路の第１入力論理電位及び第２入力論理電位に対して第１方向にシフトされてもよく、第２の論理回路では、第１入力論理電位及び第２入力論理電位が、第１の論理回路の第１入力論理電位及び第２入力論理電位に対して第１方向にシフトされてもよく、以下の、第２の論理回路の第１出力論理電位、第２の論理回路の第２出力論理電位の少なくとも１つが、第２の論理回路の第１出力論理電位及び第２出力論理電位に対して第１方向にシフトされてもよい。
【００４１】
また、マルチレベル論理回路は、上に開示した、第１、第２及び第３の論理回路を備えていてもよく、この場合、第１の論理回路では、以下の、第１の論理回路の第１出力論理電位、第２出力論理電位の少なくとも１つが、第１の論理回路の第１入力論理電位及び第２入力論理電位に対して第１方向にシフトされてもよく、第２の論理回路では、第１入力論理電位及び第２入力論理電位が、第１の論理回路の第１入力論理電位及び第２入力論理電位に対して第１方向にシフトされてもよく、以下の、第２の論理回路の第１出力論理電位、第２の論理回路の第２出力論理電位の少なくとも１つが、第２の論理回路の第１入力論理電位及び第２入力論理電位に対して第１方向にシフトされてもよく、第３の論理回路では、第１入力論理電位及び第２入力論理電位が、第２の論理回路の第１入力論理電位及び第２入力論理電位に対して第１方向にシフトされてもよく、以下の、第３の論理回路の第１出力論理電位、第３の論理回路の第２出力論理電位の少なくとも１つが、第３の論理回路の第１出力論理電位及び第２出力論理電位に対して第１方向にシフトされてもよい。
【００４２】
「備える（ｃｏｍｐｒｉｓｅ）」及び「含む（ｉｎｃｌｕｄｅ）」という動詞は、本明細書においては、言及されていない特徴の存在を排除することも要求することもしない、非限定的なものとして使用される。従属請求項に記載された特徴は、他に明示的に述べられていない限り、相互に自由に組み合わせることができる。さらに、本明細書を通しての「ａ」又は「ａｎ」、すなわち単数形の使用は、複数を排除するものではないことを理解されたい。
【図面の簡単な説明】
【００４３】
【図１】従来のＣＣＩＳ論理に相当する、右側に従来技術による半導体論理素子及び左側に従来技術による相補半導体論理素子の断面図を例示する。
【図２】図１に示されている、右側に従来技術による半導体論理素子及び左側に従来技術による相補半導体論理素子の配置図を例示する。
【図３】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図４】図３に係る半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図５】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図６】図５に係る半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図７】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図８】図７に係る半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図９】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図１０】図９に係る半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図１１】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図１２】図１１に係る半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図１３】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図１４】図１３に係る半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図１５】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図１６】図１５に係る半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図１７】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図１８】図１７に係る半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図１９】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図２０】図１９に係る半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図２１】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図２２】図２１に係る半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図２３】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図２４】図２３に係る半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図２５】半導体論理素子に相当する本発明の実施形態の動作電位図を例示する。
【図２６】図２５におけるものと同一の半導体論理素子に相当する本発明の実施形態の他の動作電位図を例示する。
【図２７】図２５におけるものと同一の半導体論理素子に相当する本発明の実施形態の他の動作電位図を例示する。
【図２８】図２５の半導体論理素子の相補半導体論理素子に相当する本発明の実施形態の動作電位図を例示する。
【図２９】図２８の相補半導体論理素子に相当する本発明の実施形態の動作電位図を例示する。
【図３０】図２８の相補半導体論理素子に相当する本発明の実施形態の動作電位図を例示する。
【図３１】半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図３２】半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図３３】半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図３４】半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図３５】半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図３６】半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図３７】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図３８】図３７に係る半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図３９】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図４０】図３９に係る半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図４１】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図４２】図４１に係る半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図４３】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図４４】図４３に係る半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図４５】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図４６】図４５に係る半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図４７】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図４８】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図４９】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図５０】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図５１】図５０に係る半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図５２Ａ】第１導電型がｐ型である、本発明の半導体論理素子の実施形態の回路図記号を例示する。
【図５２Ｂ】第１導電型がｎ型であって、図５２Ａに示すものに対して相補的である本発明の半導体論理素子の実施形態の回路図記号を例示する。
【図５２Ｃ】図５２Ａ及び５２Ｂの半導体論理素子に相当する本発明のインバータ構成を例示する。
【図５２Ｄ】図５２Ｃの本発明のインバータ構成の回路図記号を例示する。
【図５２Ｅ】本発明の半導体論理素子及び本発明の相補半導体論理素子の回路図記号に従って図示される、本発明の可能な他のインバータ構成を例示する。
【図５２Ｆ】図５２Ｅの本発明のインバータ構成の回路図記号を例示する。
【図５３】本発明のインバータ配置の配置図を例示する。
【図５４Ａ】本発明の可能なインバータ構成の回路図記号を例示する。
【図５４Ｂ】本発明の可能なインバータ構成の回路図記号を例示する。
【図５４Ｃ】本発明の可能なインバータ構成の回路図記号を例示する。
【図５４Ｄ】本発明の可能なインバータ構成の回路図記号を例示する。
【図５４Ｅ】本発明の可能なインバータ構成の回路図記号を例示する。
【図５４Ｆ】本発明の可能なインバータ構成の回路図記号を例示する。
【図５４Ｇ】本発明の可能なインバータ構成の回路図記号を例示する。
【図５４Ｈ】本発明の可能なインバータ構成の回路図記号を例示する。
【図５４Ｉ】本発明の可能なインバータ構成の回路図記号を例示する。
【図５５】本発明のスイッチ配置の配置図を例示する。
【図５６】図５５に相当する可能なスイッチ配置の回路図記号を例示する。
【図５７Ａ】高電圧トランジスタ配置の配置図を例示する。
【図５７Ｂ】図５７Ａに相当する可能な配置の回路図記号を例示する。
【図５７Ｃ】図５７Ａに相当する他の可能な配置の回路図記号を例示する。
【図５７Ｄ】図５７Ａに相当するさらに他の可能な配置の回路図記号を例示する。
【図５７Ｅ】図５７Ａに相当するさらに他の可能な配置の回路図記号を例示する。
【図５８】複数の論理レベルを備える本発明の可能なチップ配置を例示する。
【図５９】出力５Ｖを実現するチップ上の配置を例示する。
【図６０】出力３Ｖを実現するチップ上の配置を例示する。
【図６１】出力２Ｖを実現するチップ上の配置を例示する。
【図６２】出力１Ｖを実現するチップ上の配置を例示する。
【図６３】出力２Ｖを実現するチップ上の配置を例示する。
【図６４】出力３Ｖを実現するチップ上の配置を例示する。
【図６５】出力４Ｖを実現するチップ上の配置を例示する。
【図６６】出力５Ｖを実現するチップ上の配置を例示する。
【図６７】出力５Ｖを実現するチップ上の代替配置を例示する。
【図６８】高電圧選択トランジスタを例示する。
【図６９】高電圧デバイスを例示する。
【図７０Ａ】図６８に相当する高電圧選択トランジスタの動作を例示する。
【図７０Ｂ】図６８に相当する高電圧選択トランジスタの動作を例示する。
【図７０Ｃ】図６８に相当する高電圧選択トランジスタの動作を例示する。
【図７１Ａ】図６９に相当する高電圧デバイスの動作を例示する。
【図７１Ｂ】図６９に相当する高電圧デバイスの動作を例示する。
【図７２Ａ】高電圧デバイスのさらに高いレベルの標識を例示する。
【図７２Ｂ】高電圧デバイスのさらに高いレベルの標識を例示する。
【図７２Ｃ】高電圧デバイスのさらに高いレベルの標識を例示する。
【図７２Ｄ】高電圧デバイスのさらに高いレベルの標識を例示する。
【図７３Ａ】図５９に相当する配置のさらに高いレベルの標識を例示する。
【図７３Ｂ】図６７に相当する配置のさらに高いレベルの標識を例示する。
【図７４】複数の論理レベルを備える本発明の可能な他のチップ配置を例示する。
【図７５】分圧器配置を例示する。
【図７６】他の分圧器配置を例示する。
【図７７】非線形抵抗器配置を例示する。
【図７８Ａ】図７７に相当する非線形抵抗器配置のさらに高いレベルの標識を例示する。
【図７８Ｂ】図７７及び７８Ａの非線形抵抗器配置を使用する分圧器配置を例示する。
【図７９】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図８０】図７９に係る半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図８１Ａ】特定の電位構成にバイアスされた図７９及び８０の半導体論理素子のさらに高いレベルの標識を例示する。
【図８１Ｂ】図８１Ａの相補半導体論理素子のさらに高いレベルの標識を例示する。
【図８１Ｃ】図８１Ａ及び８１Ｂの半導体論理素子を備えるインバータ構成のさらに高いレベルの標識を例示する。
【図８１Ｄ】半導体論理素子が図７９及び８０に相当し、相補半導体論理素子が空乏型の第１ＦＥＴ及びエンハンスメント型の第２ＦＥＴを備える、インバータ構成の可能なバイアス構成を例示する。
【図８２Ａ】表面チャネル型のラップアラウンド型ＣＩＳゲートの断面図を例示する。
【図８２Ｂ】埋め込みチャネル型のラップアラウンド型ＣＩＳゲートの断面図を例示する。
【図８３Ａ】表面チャネル型のＦＩＮＦＥＴ型ＣＩＳゲートの断面図を例示する。
【図８３Ｂ】埋め込みチャネル型のＦＩＮＦＥＴ型ＣＩＳゲートの断面図を例示する。
【図８４Ａ】第１及び第２ＦＥＴの両方が空乏型ＦＥＴである場合のインバータ配置の可能なバイアスレベルを例示する。
【図８４Ｂ】第１及び第２ＦＥＴの両方が空乏型ＦＥＴである場合のインバータ配置の可能なバイアスレベルを例示する。
【図８４Ｃ】第１及び第２ＦＥＴの両方が空乏型ＦＥＴである場合のインバータ配置の可能なバイアスレベルを例示する。
【図８５Ａ】第１ＦＥＴがＣＩＳゲートのみを有する空乏型ＦＥＴであり、第２ＦＥＴがＣＩＳゲートのみを有するエンハンスメント型ＦＥＴである場合のインバータ配置の可能なバイアススキームを例示する。
【図８５Ｂ】第１ＦＥＴが空乏型ＦＥＴであり、第２ＦＥＴがＣＩＳゲートのみを有するエンハンスメント型ＦＥＴである場合のインバータ配置の可能なバイアススキームを例示する。
【図８６Ａ】第１ＦＥＴが空乏型ＦＥＴであり、第２ＦＥＴがＣＩＳゲートのみを有するエンハンスメント型ＦＥＴである場合のインバータ配置における可能なバイアスレベルを例示する。
【図８６Ｂ】第１ＦＥＴが空乏型ＦＥＴであり、第２ＦＥＴがＣＩＳゲートのみを有し、しきい値電圧が比較的大きいエンハンスメント型ＦＥＴである場合のインバータ配置における可能なバイアスレベルを例示する。
【図８７Ａ】第１ＦＥＴがＣＩＳゲートのみを有する場合のインバータ配置における可能なバイアスレベルを例示する。
【図８７Ｂ】第１ＦＥＴがＣＩＳゲートのみを有し、第２ＦＥＴがＣＩＳゲートのみを有し、しきい値電圧が比較的大きいエンハンスメント型ＦＥＴである場合のインバータ配置における可能なバイアスレベルを例示する。
【図８８】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図８９】図８８に係る半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図９０】図８９に係る半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図９１】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図９２】図９１に係る半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図９３】図９２に係る半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図９４】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図９５】図９４に係る半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図９６】図９５に係る半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図９７】図９５に係る半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図９８】半導体論理素子の断面図に相当する本発明の実施形態を例示する。
【図９９】図９８に係る半導体論理素子の配置図に相当する本発明の実施形態を例示する。
【図１００Ａ】第１導電型がｐ型に相当し第２導電型がｎ型に相当する場合の、図９８及び９９の実施形態の可能なバイアススキームを例示する。
【図１００Ｂ】第１導電型がｎ型に相当し第２導電型がｐ型に相当する場合の、図９８及び９９の実施形態の可能なバイアススキームを例示する。
【図１０１Ａ】ＥＭのｎＣＩＳＦＥＴの可能な回路図記号を例示する。
【図１０１Ｂ】ＤＭのｎＣＩＳＦＥＴの可能な回路図記号を例示する。
【図１０１Ｃ】ＥＭのｐＣＩＳＦＥＴの可能な回路図記号を例示する。
【図１０１Ｄ】ＤＭのｐＣＩＳＦＥＴの可能な回路図記号を例示する。
【図１０１Ｅ】ＥＭのｎＣＳＦＥＴの可能な回路図記号を例示する。
【図１０１Ｆ】ＤＭのｎＣＳＦＥＴの可能な回路図記号を例示する。
【図１０１Ｇ】ＥＭのｐＣＳＦＥＴの可能な回路図記号を例示する。
【図１０１Ｈ】ＤＭのｐＣＳＦＥＴの可能な回路図記号を例示する。
【図１０１Ｉ】ＥＭのｎＪＦＥＴの可能な回路図記号を例示する。
【図１０１Ｊ】ＤＭのｎＪＦＥＴの可能な回路図記号を例示する。
【図１０１Ｋ】ＥＭのｐＪＦＥＴの可能な回路図記号を例示する。
【図１０１Ｌ】ＤＭのｐＪＦＥＴの可能な回路図記号を例示する。
【図１０２】本発明の半導体論理素子と従来の相補半導体論理素子とを備えるインバータ配置を例示する。
【図１０３Ａ】図１０２のインバータ配置のバイアススキームを例示する。
【図１０３Ｂ】図１０２のインバータ配置の他の可能なバイアススキームを例示する。
【図１０３Ｃ】図１０２のインバータ配置の他の可能なバイアススキームを例示する。
【図１０３Ｄ】図１０２に示されているものと同様なインバータ配置の他の可能なバイアススキームを例示する。
【図１０３Ｅ】図１０２に示されているものと同様なインバータ配置の他の可能なバイアススキームを例示する。
【図１０４】本発明の半導体論理素子と従来の相補半導体論理素子とを備えるインバータ配置を例示する。
【図１０５Ａ】図１０４のインバータ配置のバイアススキームを例示する。
【図１０５Ｂ】図１０４のインバータ配置の他の可能なバイアススキームを例示する。
【図１０５Ｃ】図１０４のインバータ配置の他の可能なバイアススキームを例示する。
【図１０５Ｄ】図１０４に示されているものと同様なインバータ配置の他の可能なバイアススキームを例示する。
【図１０５Ｅ】図１０４に示されているものと同様なインバータ配置の他の可能なバイアススキームを例示する。
【図１０６Ａ】従来の可能なインバータ構成の回路図記号を例示する。
【図１０６Ｂ】従来の可能なインバータ構成の回路図記号を例示する。
【図１０６Ｃ】従来の可能なインバータ構成の回路図記号を例示する。
【図１０６Ｄ】従来の可能なインバータ構成の回路図記号を例示する。
【図１０６Ｅ】従来の可能なインバータ構成の回路図記号を例示する。
【図１０６Ｆ】従来の可能なインバータ構成の回路図記号を例示する。
【図１０６Ｇ】従来の可能なインバータ構成の回路図記号を例示する。
【図１０６Ｈ】従来の可能なインバータ構成の回路図記号を例示する。
【図１０６Ｉ】従来の可能なインバータ構成の回路図記号を例示する。
【図１０７Ａ】インバータが本発明の半導体論理素子と本発明の相補半導体論理素子とを備える場合の２値論理レベルシフタを例示する。
【図１０７Ｂ】インバータが本発明の半導体論理素子と本発明の相補半導体論理素子とを備える場合の２値論理レベルシフタを例示する。
【図１０７Ｃ】インバータが本発明の半導体論理素子と従来の相補半導体論理素子とを備える場合の２値論理レベルシフタを例示する。
【図１０７Ｄ】インバータが本発明の半導体論理素子と従来の相補半導体論理素子とを備える場合の２値論理レベルシフタを例示する。
【図１０７Ｅ】インバータが本発明の半導体論理素子と従来の相補半導体論理素子とを備える場合の２値論理レベルシフタを例示する。
【図１０７Ｆ】インバータが本発明の半導体論理素子と従来の相補半導体論理素子とを備える場合の２値論理レベルシフタを例示する。
【図１０７Ｇ】インバータが従来の半導体論理素子と従来の相補半導体論理素子とを備える場合の２値論理レベルシフタを例示する。
【図１０７Ｈ】インバータが従来の半導体論理素子と従来の相補半導体論理素子とを備える場合の２値論理レベルシフタを例示する。
【発明を実施するための形態】
【００４４】
以下に記載する具体例は、添付の請求項の範囲及び／又は適用可能性を限定するものではない。以下に記載する実施例の一覧及び群は、特に断りのない限り、すべてを網羅するものではない。
【００４５】
すでに前述した通り、本明細書では、用語「相補２値論理」は、１組の論理素子を備える論理回路を指し、この論理素子の組は、それぞれの論理素子が入力及び出力を有する、半導体論理素子又は相補半導体論理素子のいずれかに相当するものである。相補２値論理回路における定常状態では、
−  入力又は出力にある電位は、論理電位と称する２つの異なる値しかとり得ず、
−  異なる電位にある半導体論理素子の組のノード間には導通経路が存在せず、これにより定常状態での消費電力を低くすることが可能となる。
【００４６】
加えて、相補２値論理素子では、他の論理素子の入力に接続された論理素子の出力を有する論理素子のネットワークを形成することのみが可能であり、この場合、論理素子の入力／出力は、このネットワーク全体で同一の２つの異なる電位にのみバイアスされる。
【００４７】
用語「論理」は、半導体論理素子を備える半導体論理素子と論理回路を、アナログ調整素子／回路から区別することに留意することが重要である。また、本明細書では他の論理型を調査していないので、用語「２値論理」、「相補論理」及び「論理」を、本明細書では概して相補２値論理に言及する文脈において使用することにも留意されたい。
【００４８】
本発明に係る半導体論理素子は、第１導電型の電界効果トランジスタを備え、この場合、第１導電型は、ソース及びドレインの可動多数電荷キャリアを指し、すなわち、ソース及びドレインは第１導電型である。第１導電型の電界効果トランジスタ（ＦＥＴ）は、以下、第１型の第１ＦＥＴ又は単に第１ＦＥＴと称する。さらに、半導体論理素子は、以下、第２型の第２ＦＥＴ又は単に第２ＦＥＴと称する、第２導電型の第２の電界効果トランジスタを備える。
【００４９】
第１ＦＥＴの第１導電型のソースは、以下、第１ソースと称する。第１ソースノードは、第１ソースと任意の関連配線とを備え、任意の配線又は他の手段を介して、第１ソース電位に結合するように構成される。第１ＦＥＴのゲートは、以下、第１ゲートと称する。第１ゲートノードは、第１ゲートと任意の関連配線とを備える。第１ゲートノードはまた、入力ノード又は単に入力とも称し、任意の配線を介して又は他の手段を介して、少なくとも第１入力論理電位又は第２入力論理電位に結合するように構成される。第１ＦＥＴの第１導電型のドレインは、以下、第１ドレインと称する。第１ＦＥＴのチャネルは、以下、第１チャネルと称し、第１導電型の可動電荷キャリアを運ぶことができる。
【００５０】
第２ＦＥＴの第２導電型のソースは、以下、第２ソースと称する。第２ソースノードは、第２ソースと任意の関連配線とを備え、配線を介して又は他の手段を介して、第１出力論理電位に結合するように構成することができる。第２ＦＥＴのゲートは、以下、第２ゲートと称する。第２ＦＥＴの第２導電型のドレインは、以下、第２ドレインと称する。第２ドレインノードは、第２ドレインと任意の関連配線とを備える。第２ドレインノードはまた、出力ノード又は単に出力と称される。出力電位は、出力ノードの電位を指す。第２ＦＥＴのチャネルは、以下、第２チャネルと称し、第２導電型の可動電荷キャリアを運ぶことができる。
【００５１】
第１ドレインと第２ゲートは、一つのエンティティとして電気的に一体に接続され、以下では内部ノードと称する。内部ノードという名称の由来は、本発明の半導体論理素子の他ノードの場合とは異なり、このノードには外部接続が存在しないという事実にある。第１ドレインと第２ゲートが、半導体材料の内部で電気的に接続されていない場合、配線を使用してこれらを一体に接続して１つのエンティティとする。第１ドレインと第２ゲートが、半導体材料の内部で一つのエンティティとして電気的に接続されている場合、これらを一体に接続するのに配線は必要ではない。用語「内部ノード電位」は、内部ノードの電位を指す。
【００５２】
入力が第１入力論理電位にある場合、第１チャネルは導通し、内部ノードは第１ソース電位に設定され、これにより第２チャネルは、第２ソース／ドレインが第１出力論理電位又は第２出力論理電位にバイアスされているか否かという事実にかかわらず、非導通になる。第２ドレイン及び／又はソースは、（状態間の遷移が考慮されない場合には）第１出力論理電位又は第２出力論理電位のいずれかにバイアスされているので、第２ソースと第２ドレインの間には、（遷移が考慮されていない場合には）導通経路は存在しない。これが意味するのは、第２ソースノードが第１出力論理電位にある場合、出力は第１出力論理電位又は第２出力論理電位のいずれかにあり得る、すなわち、入力が出力電位を制御できないということである。一方、入力が第２入力論理電位にある場合、第１チャネルは非導通である。したがって、入力が第２入力論理電位にある場合及び第２ソースノードが第１出力論理電位に接続されている場合には、第２チャネルを導通状態にする電位に内部ノードを調整することを可能にする状況が確立され、これにより出力が第１出力論理電位に設定される。
【００５３】
用語「導通チャネル」は、チャネルが可動電荷キャリアを含み、その可動キャリアは、チャネルを備えるＦＥＴに対応するソース／ドレインの多数キャリアと同一型である状況を指す。用語「非導通」は、チャネルが本質的に可動電荷キャリアを含まず、その可動キャリアは、チャネルを備えるＦＥＴに対応するソース／ドレインの多数キャリアと同一型である状況を指す。チャネルが非導通であっても、非導通チャネルの様々な状態を、用語「導通性が低い」又は「導通性が高い」と比較することができるが、その理由は、チャネルに可動電荷キャリアが依然として幾分かは存在しているためである。第１の非導通状態では、チャネルに存在する可動電荷キャリアが１０億分の１であり、第２の非導通状態ではチャネルに存在する可動電荷キャリアが１兆分の１であったとして、この場合でもやはり、第１の非導通状態は第２の非導通状態よりも導電性が高いと言うことができる。同様に、第２の非導通状態は第１の非導通状態よりも導電性が低いと言うことができる。
【００５４】
本発明は、相補論理の新型を達成するために、従来の相補論理において、従来の第２導電型の半導体論理素子（第２導電型のソース及びドレインと、それらの間に第２導電型の可動電荷キャリアを運ぶことができるチャネルとを有する、ＣＩＳＦＥＴ、ＣＳＦＥＴ又はＪＦＥＴ）を、本発明の半導体論理素子に置き換えることができるという考えに基づくものである。この考えが実現されると、従来の半導体論理素子のゲート（すなわち、入力）は、第１ＦＥＴの上記ゲートに相当するが、より広義には、第１ＦＥＴと内部ノードとを備える一体のエンティティに相当する。従来の半導体論理素子のソースは、第２ＦＥＴの上記ソースに相当し、従来の半導体論理素子のドレイン（すなわち出力）は、第２ＦＥＴの上記ドレインに相当し、従来の半導体論理素子のチャネルは、第２ＦＥＴのチャネルに相当する。従来の半導体論理素子のゲート（すなわち入力）は、第１入力論理電位又は第２入力論理電位のいずれかに結合することができること、従来の半導体論理素子のソースは、第１出力論理電位に結合することができること、そしてドレインは第１出力論理電位又は第２の論理電位のいずれかにあり得ることに留意されたい。
【００５５】
本発明の半導体論理素子のドーピングを反対の型に変更することにより、本発明の半導体論理素子の第２入力論理電位に相当する相補的な第１入力論理電位を提供することにより、本発明の半導体論理素子の第１入力論理電位に相当する相補的な第２入力論理電位を提供することより、本発明の半導体論理素子の第２出力論理電位に相当する相補的な第１出力論理電位を提供することにより、第１出力論理電位に相当する相補的な第２出力論理電位を提供することにより、そして相補的な第１ソース電位を提供することにより、本発明の相補半導体論理素子が確立する。
【００５６】
また、本発明は、相補論理の新型を達成するために、従来の第２導電型の半導体論理素子（第２導電型のソース及びドレインを有するＣＩＳＦＥＴ、ＣＳＦＥＴ又はＪＦＥＴ）を、本発明の半導体論理素子に置き換えることができること、そして従来の相補的な第１導電型の半導体論理素子（第１導電型のソース及びドレインを有する、ＣＩＳＦＥＴ、ＣＳＦＥＴ又はＪＦＥＴ）を、本発明の相補半導体論理素子に置き換えることができること、という従来の相補論理に関する考えにも基づくものである。この考えが実現されると、従来の相補半導体論理素子のゲート（すなわち、入力）は、本発明の相補半導体論理素子の第１ＦＥＴのゲートに相当する。従来の相補半導体論理素子のソースは、本発明の相補半導体論理素子の第２ＦＥＴのソースに相当し、従来の相補半導体論理素子のドレインは、本発明の相補半導体論理素子の第２ＦＥＴのドレインに相当する。従来の相補半導体論理素子のゲートは、第１入力論理電位又は第２入力論理電位のいずれかに結合できること、従来の相補半導体論理素子のソースは、第２出力論理電位に結合できること、そしてドレインは、第１出力論理電位又は第２出力論理電位のいずれかにあり得ることに留意されたい。
【００５７】
上記に基づいて、前記本発明の相補半導体論理は、本発明の半導体論理素子と第１導電型の従来の半導体論理素子とを組み合わせることにより、又は、本発明の半導体論理素子と本発明の相補半導体論理素子とを組み合わせることにより、確立する。本発明の半導体論理素子を使用して、従来のＣＣＩＳ論理における第２導電型のエンハンスメント型ＣＩＳＦＥＴを置き換える場合、本発明の半導体論理素子の入力は、ＣＩＳＦＥＴの外部ゲートに相当する。本発明の相補半導体論理素子を使用して、従来のＣＣＩＳ論理における第１導電型のエンハンスメント型ＣＩＳＦＥＴを置き換える場合、本発明の相補半導体論理素子の入力は、ＣＩＳＦＥＴの外部ゲートに相当する。従来のＣＣＩＳ論理では、第２導電型のＣＩＳＦＥＴを本発明の半導体論理素子に置き換えることができ、及び／又は、第１導電型のＣＩＳＦＥＴを本発明の相補半導体論理素子に置き換えることができる。
【００５８】
本発明の半導体論理素子及び／又は本発明の相補半導体論理素子に基づく相補論理回路の利益は、定常状態にある間、異なる電位にあるノード間に導通電流経路がないので、消費電力が小さくなることである。さらなる利益は、内部ノードが第１ゲートと第２ソース／ドレインとの間に位置するので、第１ゲートノードが、第２ソースノードから、そして第２ドレインノードから充分に分離されることである。このことが意味するのは、単一の欠陥は、第１ゲートノードと第２ソースノード及び／又は第２ドレインノードとの間に永久的な導通経路の形成をもたらし得ないこと、すなわち２つの論理線の間の導通経路の形成を緩和するということである。したがって、欠陥によって生じる損傷は分離しやすくなり、欠陥に対する対策を設計することが容易になり、完全なデバイス破壊は生じにくくなる。本発明の半導体論理素子及び本発明の相補半導体論理素子のさらに他の利益は、複数の相補論理レベルペアを、本発明の相補論理回路で容易に形成できることであり、これは本明細書において後に、相当する実施形態により説明される。さらに、本発明の半導体論理素子又は本発明の相補的な半導体論理の特定の配置によっては、本発明の背景技術の節に記載した従来のＣＣＩＳ論理に関連するさらなる問題を回避することもできる。
【００５９】
本発明に係る半導体素子は、従来のＣＣＩＳ論理において相当するＣＩＳＦＥＴのバックゲートドーピングがソースドーピングに接続されていない場合、ＣＩＳＦＥＴと同様に双方向でありうる、すなわち望むならいつでも、第２ソースと第２ドレインの機能を交換することができることに留意するのは重要である。例えば、適切な関連する回路を介して本発明の半導体論理素子のバイアスを逆にして、第２ドレインドーピングが第１出力論理電位に接続されるように、そして第２ソースドーピングが出力となるようにすることができる。このことが意味するのは、本発明の半導体素子においては第２ソースと第２ドレインの役割が交換可能であることである。
【００６０】
また、本発明の半導体論理素子の入力、第２ソース及び／又は第２ドレインは、あらゆる数の、
−  他の半導体論理素子の出力、入力、第２ソース及び第２ドレイン、
−  相補半導体論理素子の相補的な出力（又は略して、出力）、相補的な入力（又は略して、入力）、相補的な第２ソース（又は略して、第２ソース）、相補的な第２ドレイン（又は略して、第２ドレイン）、
−  エンハンスメント型ＣＩＳＦＥＴを含め、従来の半導体論理素子の出力、入力、ソース及びドレイン、並びに
−  エンハンスメント型ＣＩＳＦＥＴを含め、従来の相補半導体論理素子の相補的な出力（又は略して、出力）、相補的な入力（又は略して、入力）、相補的なソース（又は略して、ソース）及び相補的なドレイン（又は略して、ドレイン）、
に接続することができること、ただし、定常状態にある間、導通経路は、異なる電位にバイアスされたノード間に形成されないという条件であることに留意するのは重要である。
【００６１】
例えば、半導体論理素子の出力は、ＮＡＮＤ論理ゲートの一部又はＮＯＲ論理ゲートの一部を実現するために、他の半導体論理素子の第２ソースに接続することができる。ＮＡＮＤ又はＮＯＲ論理ゲートに基づいて、他のすべての論理ゲート（例えば、ＡＮＤ、ＯＲ、ＸＯＲ、ＸＮＯＲ、ＮＯＴなど）を実現することができる。この例では、異なる半導体論理素子の出力と第２ソースとを融合して、それらの間に配線が要らないようすることができる（この場合、第２ソースのバイアスは半導体基板内で生じ得る）。
【００６２】
すでに上記で説明した通り、従来のＣＣＩＳ論理におけるＣＩＳＦＥＴを、同様な型の本発明の半導体論理素子と置き換えることができ、この場合、ＣＩＳＦＥＴのソースが第２ＦＥＴの第２ソースに相当し、ＣＩＳＦＥＴのドレインが第２ＦＥＴの第２ドレインに相当し、ＣＩＳＦＥＴのゲートが第１ＦＥＴの第１ゲートに相当するようにする。例えば、本発明に係るインバータを実現するためには、本発明の半導体論理素子における第２ＦＥＴの第２ソースを第１出力論理電位に接続し、本発明の相補半導体論理素子における相補的な第２ＦＥＴの相補的な第２ソースを本発明の半導体論理素子の第２出力論理電位に接続することになるであろう。次に、本発明の半導体論理素子における第１ＦＥＴの第１ゲートを、インバータの入力として、本発明の相補半導体論理素子における相補的な第１ＦＥＴの相補的な第１ゲートに接続することになるであろう。そして、本発明の半導体論理素子における第２ＦＥＴの第２ドレインを、インバータの出力として、本発明の相補半導体論理素子における相補的な第２ＦＥＴの相補的な第２ドレインに接続することになるであろう。インバータの入力は、第１入力論理電位又は第２入力論理電位のいずれかにバイアスされることになるであろう。インバータの入力が第１入力論理電位にバイアスされる場合、インバータの出力は第２出力論理電位になり、インバータの入力が第２入力論理電位にバイアスされる場合、インバータの出力は第１出力論理電位になるであろう。本発明のインバータ構成では、第１入力論理電位と第１出力論理電位は異なっていても同じであってもよく、同様に、第２入力論理電位と第２出力論理電位は異なっていても同じであってもよい。
【００６３】
簡単なスイッチを実現するためには、本発明の半導体論理素子の第２ソースと本発明の相補半導体論理素子の相補的な第２ソースとを、このスイッチの１つのノードとして一体に接続し、加えて、本発明の半導体論理素子の第２ドレインと本発明の相補半導体論理素子の相補的な第２ドレインとを、このスイッチのもう１つのノードとして一体に接続することになるであろう。次に、本発明の相補半導体論理素子の入力をインバータの入力に接続し、そしてインバータの出力を本発明の相補半導体論理素子の入力に接続することになるであろう。こうして、本発明の半導体論理素子の入力は、スイッチの入力として作用することになるであろう。スイッチの入力の状態（第１入力論理電位又は第２入力論理電位のいずれか）に応じて、スイッチは、１つのノードから、第１出力論理電位及び第２出力論理電位の間にある別の電圧の通過を遮断する又は許容する（又は１つのノードから、第１出力論理電位又は第２出力論理電位のいずれかである別の電圧の通過を少なくとも遮断する又は許容する）。
【００６４】
本発明の特定の半導体論理素子の第２ソースが第１出力論理電位にバイアスされない場合がある事実に加えて、相補論理回路には本発明の半導体論理素子が少なくとも１つ存在しなければならず、この場合、第２ソースが第１出力論理電位に接続され、そうでなければ本発明の相補論理回路が動作しないであろうことを理解するのは非常に重要である。しかしながら、このことは、本発明の半導体論理素子における異なるバイアススキームの使用を制限するものでも、本発明の保護の範囲を制限するものでもない。例えば、何等かの組み合わせ及び／又は何等かの時点において、第２ソースを第２出力論理電位に接続することができる、若しくは浮遊状態にすることができる又は第２ソースと第２ドレインの役割を入れ替えることができる。
【００６５】
加えて、本発明の半導体論理素子であって、一以上の第１ＦＥＴが例えば並列又は直列に接続されて存在する半導体論理素子を実現することが可能であり、このようにして一つの本発明の半導体論理素子が複数の入力を有し得ることを意味するのに留意するのは重要である。並列構成では、複数の第１ＦＥＴの第１ドレインを第２ＦＥＴの第２ゲートに接続し得る、すなわち内部ノードのサイズ、したがって内部ノードの全容量が増加し得る。しかし、問題は、個々の第１ゲートノードと内部ノードの間の容量結合が、内部ノードのさらに大きな全容量に起因して減少する可能性があり、これによりスイッチング速度が低下する可能性のあることである。
【００６６】
第１ＦＥＴの直列接続では、第１ＦＥＴの第１ドレインは、もう１つの第１ＦＥＴの第１ソースに接続されることになるであろう。しかし、問題は、内部ノードが、第２ＦＥＴに隣接する第１ＦＥＴの第１ドレインしか含まないことである。つまり、たった１つの入力しか、内部ノードに容量結合しておらず、これはスイッチング速度に深刻な影響を与える可能性がある。この状況には、例えば、内部ノードと直列に接続された第１ＦＥＴのすべての入力との間に平板キャパシタを使用することにより対処することができるが、しかしこれにより内部ノードの容量が増加し、スイッチング速度の低下を招きやすい。別の選択肢は、内部ノードと内部ノードに隣接する入力との間の容量結合を除去する（又は可能な限り緩和する）こと、そして中間バンドギャップの状態を持つ注入不純物原子（例えばシリコン中の金）を、第１ＦＥＴの第１ドレインの下に注入することであり、この第１ドレインは、第２ＦＥＴの第２ゲートに接続される。このようにして、直列接続された第１ＦＥＴのスイッチング速度を、許容可能な水準にまで向上させることができるが、しかしこれにより定常状態での消費電力が大幅に増加し得る。
【００６７】
単一の第１ＦＥＴにつき第２ＦＥＴをいくつか有することもでき、この場合には内部ノードは、第１ＦＥＴの第１ドレインと、いくつかの第２ＦＥＴの第２ゲートとを備えることになろう。しかしながら、この配置の問題点は、スイッチング速度を低下させる可能性があること、そしてより大きな面積が必要となることである。前者は、内部ノード容量が大きくなるからであり、後者は、単一の第２ＦＥＴを用いる効果と同一の効果を達成し得るには第２ＦＥＴの第２ドレインに複数の配線経路を結合させるという事実があるからである。複数の第１ＦＥＴ及び複数の第２ＦＥＴを備える本発明の半導体論理素子を実現することもできる。
【００６８】
第１ＦＥＴ及び／又は第２ＦＥＴにおける複数の独立したゲートを用いることが可能であることに加えて、複数の別個のゲートが互いに分離されている場合には、第１ＦＥＴが複数の入力を有するように、及び／又は、第２ＦＥＴが、複数の独立した第１ＦＥＴに接続される複数の内部ノードを有するようにしてもよい。つまり、独立したゲートは、（導体・半導体スタックを備える）ＣＩＳ又はショットキー型の外部ゲートに相当しているものとする。第１ＦＥＴが複数の独立した第１ゲートを備える場合には、複数の第１ＦＥＴが直列に接続されている（すなわち、第１ＦＥＴの第１ドレインが、他の第１ＦＥＴの第１ソースに接続されている）場合と同じ問題に直面する。第２ＦＥＴが、複数の独立した第２ゲートを備え、独立した第２ゲートのそれぞれが別個の第１ＦＥＴの第１ドレインに接続されている場合には、第２ＦＥＴ１つにつき第１ＦＥＴが１つのみ存在する場合に比べて、スイッチング速度は影響を受けないが、面積の縮小は達成される。この事実は、例えば、ＮＡＮＤ構成に利用され得る。
【００６９】
簡略のために、本発明の半導体論理素子が第１ＦＥＴを１つ、そして第２ＦＥＴを１つ備える場合のみを、以下、本明細書中で考慮する。さらに、特に言及しない限り、第１入力論理電位は第１出力論理電位と同じであると仮定して第１の論理電位と称し、第２入力論理電位は第２の出力論理と同じであると仮定して第２の論理電位と称し、第２ソースは第１の論理電位に接続されていると仮定する。しかし、このことは、異なる種類の半導体論理素子の使用及び異なる種類のバイアススキームの使用を制限するものでも、本発明の保護の範囲を限定するものでもない。また、本発明／新規の半導体論理素子を、以下、単に半導体論理素子とも称し、新規／本発明の相補半導体論理素子もまた、以下、単に相補半導体論理素子とも称する。
【００７０】
上記及び以下の本明細書では、用語「ノード電位」はノードのフェルミレベルを指し、これは例えば、半導体論理素子又は相補半導体論理素子のノードに電気的に接続された全ての配線が同一の材料で形成されている状況に相当するノードに配線上では電気的に接続されている又は電気的に接続され得る（オーミック接触が当然必要である）と予想できるものである。しかし、異なるノードで異なる配線材料をバイアスに使用したりすることも可能であり、また、例えば半導体材料内に位置する導通経路を介して異なるノードをバイアスすることによって、配線を省略したりすることも可能である。
【００７１】
図３及び４に、半導体論理素子に相当する本発明の実施形態を示す。図４は、半導体論理素子の配置図に相当し、図３は、図４の破線４７１に沿った断面図に相当する。図３及び４の半導体論理素子は、左側に第１ＦＥＴを備え、右側に第２ＦＥＴを備える。図３において、水平のｘ方向は半導体論理素子の面に位置する方向に相当し、縦のｚ方向は、半導体論理素子の面に対して垂直の方向を指す。図４では、水平のｘ方向は半導体論理素子の面に位置し、破線４７１に平行である。図４では、垂直のｙ方向も半導体論理素子の面に位置し、ｘ方向に対して垂直である。
【００７２】
第１ＦＥＴは、第１ソースに相当する第１導電型のソース３１１と、第１ドレインに相当する第１導電型のドレイン３１３と、第１ソースと第１ドレインとの間に位置し、第１導電の可動電荷キャリアを運ぶことができる第１チャネルに相当する第１導電型のチャネルドーピング３３１と、第１チャネルを制御／制限する第１ゲートとを備える。第１ゲートは、第２導電型の上部ゲートドーピング３２５と、第２導電型の下部ゲートドーピング３４５と、第２導電型のコンタクトドーピング４１５とを備える。上部ゲートドーピング３２５は、第１チャネルを上から制御／制限し、下部ゲートドーピング３４５は第１チャネルを下から制御／制限する。
【００７３】
第２ＦＥＴは第２ソースに相当する第２導電型のソース３１２と、第２ドレインに相当する第２導電型のドレイン３１４と、第２ソースと第２ドレイン間に位置し、第２導電型の可動電荷キャリアを運ぶことができる第２チャネルに相当する第２導電型のチャネルドーピング３３２と、第２チャネルを制御／制限する第２ゲートとを備える。第２ゲートは、第１導電型の上部ゲートドーピング３２６と、第１導電型の下部ゲートドーピング３４６と、第１導電型のコンタクトドーピング４１６とを備える。上部ゲートドーピング３２６は、第２チャネルを上から制御／制限し、下部ゲート３４６は第２チャネルを下から制御／制限する。
【００７４】
図４において、第１チャネル３３１と第２チャネル３３２は、半導体材料の面に位置しておらず、半導体材料のより深いところに位置しているので、例示のために破線によって示されている。絶縁層３６０は、シリコン・オン・インシュレータ（ＳＯＩ）構造の一部である。トレンチ３６２は、絶縁層３６０に達し、第１ＦＥＴと第２ＦＥＴとを取り囲み、これにより両ＦＥＴを分離する。層３００は、上に位置するＳＯＩ配置を支持する。
【００７５】
第１ソースノードは、第１ソースと関連配線４８１とを備え、配線４８１を介して第１ソース電位に結合するように構成される。第１ゲートノードは、入力に相当し、第１ゲートと関連配線４８５とを備え、配線４８５を介して第１入力論理電位又は第２入力論理電位のいずれかに結合するように構成される。第２ソースノードは、第２ソースと関連配線４８２とを備え、配線４８２を介して第１出力論理電位に結合するように構成される。第２ドレインノードは、出力に相当し、第２ドレインと関連配線４８４とを備える。内部ノードは、第１ドレインと、第２ゲートと、第１ドレイン及び第２ゲートを一体に接続する配線４８３とを備える。入力と内部ノードの間には、任意の「ドラッグアロング（ｄｒａｇ  ａｌｏｎｇ）」キャパシタ４９０も存在する。
【００７６】
重要な理由から、半導体論理素子の特別な場合を解析するが、この場合には、第１入力論理電位が第１出力論理電位に相当し（両方とも第１の論理電位と称する）、第２入力論理電位が第２出力論理電位に相当し（両方とも第２の論理電位と称する）、バンドギャップ幅がおおよそシリコンに相当する。図３及び４の半導体論理素子に関して図２５〜３０を用いて、この特殊な場合を解析する。図２５〜３０では、物理的なｘ、ｙ及びｚ方向は水平方向で表され、静電位は垂直方向で表される。図２５〜３０では、互いに一定距離をとって離れた曲線は、半導体材料の価電子帯端と伝導帯端を指す（上の線が伝導帯端に相当し、下の線が価電子帯端に相当し、その間には禁制帯が位置する）。一方、真っ直ぐで垂直及び水平の部分から構成される線は、半導体材料から外にあって異なるノードに属する配線を指す。図２５〜３０では、半導体材料内の価電子帯端と伝導帯端の電位は、物理的な方向（ｘ、ｙ及び／又はｚ）の関数として垂直方向で表され、この物理的な方向は水平方向に相当する。図２５〜３０では、静電位と物理的な方向は、半導体材料内にのみ適用されること、そして半導体材料から外に配置される配線には適用されないことに留意することが重要である。図２５〜３０では、負の可動電荷キャリア、すなわち電子は、黒点２５５１で示され、正の可動電荷キャリア、すなわち正孔は円２５５２で示される。さらに、図２５〜３０では、水平の破線２５５３は、フェルミ準位と擬フェルミ準位を示す。
【００７７】
図２５は、ｐ型である（ｐ型のソースとドレイン、正孔チャネル）である第１ＦＥＴと、ｎ型である（ｎ型のソースとドレイン、電子チャネル）第２ＦＥＴと、例えば０Ｖである第１の論理電位に接続される第１ゲートノード（すなわち入力）とに相当する。第１ソースノードは、例えば−１Ｖである第１ソース電位に結合し、第２ソースノードは、第１の論理電位に接続される。一方で図２７は、例えば＋５Ｖである第２の論理電位に入力が接続されている場合に相当する。
【００７８】
トランジスタのゲートノードがソースノードの電位にバイアスされる場合よりも、トランジスタのチャネルの導通性が低くなるような電位にそのゲートノードがバイアスされている状況を、ゲートノードがソースノードに対して逆バイアスされていると称する。ゲートノード上のさらに大きな逆バイアスは、以下、チャネルの導通性が低い状況と称する。同様に、トランジスタのゲートノードがソースノードの電位にバイアスされる場合よりも、トランジスタのチャネルの導通性が高くなるような電位にそのゲートノードがバイアスされている状況を、以下、ゲートノードがソースノードに対して順バイアスされていると称する。ゲートノード上のさらに大きな順バイアスは、以下、チャネルの導通性が高い状況と称する。
【００７９】
図２５〜２７及び図２８〜３０に係る半導体論理素子では、第１ゲートノード上の第１の論理電位及び第２の論理電位は、第１ソースノードがバイアスされる第１ソース電位に対して、ともに逆バイアスである。さらに、第２の論理電位は、第１ソース電位に対して第１の論理電位よりも大きな逆バイアスであり、このことは、第１ゲートノードが、第１の論理電位ではなく第２の論理電位にバイアスされている場合に、第１チャネルの導通性がより低いことを意味する。
【００８０】
図２５〜３０に係る半導体論理素子の基本的に重要な動作特性が図２５に示されており、すなわち、第１の論理電位にある入力が第１ソース電位にある第１ソースノードに対して逆バイアスされている場合であっても、第１チャネルは依然として導通している。このことは、図２５において、第１チャネルドーピング３３１が、価電子帯端及び伝導帯端が平坦な水平線で表される部分を含む（チャネルが実質的に完全空乏化しているわけではないことを意味する。価電子帯端及び伝導帯端の平坦で水平な部分は、電位勾配がないこと、及び、対応する部分が空乏化していないことを概して意味する）という事実から推測される。もう１つ示唆されるのは、図２５において、第１チャネルドーピング３３１（図２５ではｐ型）に流入する、第１ソース（図２５ではｐ型）の多数キャリア（図２５では正孔）にとって電位障壁に相当する垂直距離２５９３が、非常に小さいことである。すなわち、この障壁は、高濃度ソース／ドレインドーピング対低濃度チャネルドーピングに相当する、中性領域における同様なドーピング型のドーピング濃度変化のみに起因し、したがってこの障壁は、第１チャネルへ、さらには第１ドレイン（図２５ではｐ型）への第１ソースの多数キャリアの流入を制限しないということである。これが意味するのは、第１ドレインと第２ゲートとを備える内部ノードが、第１ソースノードと同電位、すなわち、第１ソース電位（例えば−１Ｖ）にバイアスされ、ひいては内部ノードが、第１の論理電位（例えば０Ｖ）である第２ソースノードに対して逆バイアスされるということである。図２５〜３０に係る垂直距離及び電位障壁（又は単に障壁）の語は、以下、電位差の絶対値と称する。すなわち、対応する値は常に正であり、その量はボルトである。
【００８１】
図２５はまた、図２５〜３０に係る半導体論理素子の別の基本的に重要な動作特性を示しており、それは、内部ノードと第２ソースノードとの間の逆バイアスが、内部ノードを第１ソース電位にし、第２ソースノードを第１の論理電位とする場合に、第２チャネルが非導通となるということである。これは、第２チャネル３３２が、価電子帯端及び伝導帯端は平坦な水平線によって表される（チャネルが実質的に完全空乏化していることを意味する）場合の平坦で水平な部分を含まないという事実から推測することができる。もう１つさらに重要な示唆は、図２５において、第２チャネル３３２（図２５ではｎ型）に流入する、第２ソース（図２５ではｎ型）の多数キャリア（図２５では電子）にとって電位障壁に相当する垂直距離２５９４が、第２ドレイン（図２５ではｎ型）への第２ソースの多数キャリアの流入を阻止するのに十分に大きいということである。したがって、半導体論理素子の出力は、第１の論理電位又は第２の論理電位のいずれかであってもよく、これはすなわち、第１の論理電位を入力に印加しても、半導体論理素子が出力の電位を制御できないことを意味する。
【００８２】
垂直距離２５９５は、入力が第１の論理電位にある場合に、導通した第１チャネル（図２５ではｐ型）の底部に位置する第１ソースの多数キャリアが、第１ゲート（図２５ではｎ型）の中性部分に流入するために越える必要がある電位障壁に相当する。垂直距離２５９６は、入力が第１の論理電位にある場合に、非導通の第２チャネル（図２５ではｎ型）の底部に位置する第２ソースの多数キャリアが、第２ゲート（図２５ではｐ型）の中性部分に流入するために超える必要がある電位障壁に相当する。図２５〜３０に係る半導体論理素子が動作するために基本的に重要なのは、両方のＦＥＴに同様なゲート−ソース間逆バイアスを印加する場合、垂直距離２５９５を垂直距離２５９６よりもかなり大きくすることである。言い換えれば、第１ＦＥＴが、第２ＦＥＴよりも深いチャネル、すなわちさらに大きなチャネルの深さを有するようにして、第１ソースノードが第１ソース電位にある場合、第１ゲートノードが第１の論理電位にある場合、第２ソースノードが第１の論理電位にある場合、そして第２ゲートを備える内部ノードが第１ソース電位にある場合には、第１ＦＥＴの第１チャネルが導通し、第２ＦＥＴの第２チャネルは非導通となるようにする。
【００８３】
図２５では、垂直距離２５９１は、第１ソースと第１ゲートの間の電位差の絶対値に相当し、この大きさは、第１ソース電位（例えば−１Ｖ）と、第１の論理電位（例えば０Ｖ）に加えてビルトイン電圧Ｖｂｉ（垂直距離２５９１は、例えば１Ｖ＋Ｖｂｉ、Ｖｂｉ＞０Ｖ）との間の電位差の絶対値に等しい。垂直距離２５９１は、電位障壁２５９５と２５９３の合計に等しい。同様に、垂直距離２５９１は、電位障壁２５９６と２５９４の合計に等しい。図２５では、この段階で入力が出力を制御できないので、配線４８４を備える出力ノードが、第１の論理電位（例えば、０Ｖ）又は第２の論理電位（例えば５Ｖ）のいずれかであってもよいことがさらに強調される。図２５では、垂直距離２５９２は、第１の論理電位と第２の論理電位との間の電位差の絶対値に相当する。
【００８４】
図２６は、配線４８５を備える入力ノードが、第１の論理電位（例えば、０Ｖ）から第２の論理電位（例えば、５Ｖ）に引き上げる過程にある状況に相当する。図２６の特定のタイミングは、第１チャネル（この場合はｐ型）がピンチオフしている（すなわち、導通と非導通の段階の間にあるチャネルの中間段階）場合、そして第２ＦＥＴの入力電位を変化させる影響を、第１チャネルを通る電流ではもはや補償し得ない場合、すなわち、内部ノードの電位が、第１ゲートと第１ドレインとの間の容量を介して、場合によっては任意の「ドラッグアロング」平板キャパシタ４９０を介して、入力（すなわち第１ゲートノード）の電位に強く追従し始める場合にまさに相当する。このことは、第２ＦＥＴに影響し、それは第２ソースに対して第２ゲートがより少なく逆バイアスされ始めるということである。垂直距離２６９７は、第１の論理電位に第１ゲートノード（すなわち入力）がある場合と、第１チャネルがピンチオフしている電位に第１ゲートノードがある場合との間の、第１ゲートの電位差の絶対値を指す。図２６では、垂直距離２６９５は、第１チャネルがピンチオフしている場合に、第１チャネルの下部に位置する第１ソースの多数キャリアが第１ゲートの中性部分に流入するために超える必要がある電位障壁を指す。すなわち、垂直距離２６９５は、チャネルピンチオフにある第１ＦＥＴのチャネル深さを指す。図２６からも明らかに見られる通り、第１チャネルは、第２チャネルよりもかなり深い。すなわち、垂直距離２６９５は、垂直距離２５９６よりも明らかに大きい。
【００８５】
図２７は、入力ノードが第２の論理電位（例えば、５Ｖ）にすでに達し、配線４８３を備える内部ノードが第１の論理電位に固定（クランピング）された状態に相当する。固定が生じる原因は、第２ゲート（この場合ｐ型）を備える内部ノードが、第２ソース（この場合ｎ型）を備える第２ソースノードに対して順バイアスされる場合、内部ノードが、この順バイアスが消失するまで、第２ソースノードに対してさらに低く順バイアスされて充電され得るという事実にある。正確には、内部ノードは、実際、入力が第２の論理電位である定常状態の間、第２ソースに対してわずかに順バイアスされるが、これは、このわずかな順バイアスが、第１ドレインと第２ゲートとの逆バイアス接合により集まる暗電流を打ち消すからである。図２７では、垂直距離２７９４は、第２チャネルが導通している場合に、第２チャネルに流入する第２ソースの多数キャリアの電位障壁を指す。図２７では、垂直距離２７９６は、内部ノードが第１の論理電位に固定された場合に、第２チャネルの下部に位置する第２ソースの多数キャリアが第２ゲートの中性部分に流入するために超える必要がある電位障壁を指す。すなわち、垂直距離２７９６は、内部ノードが固定されている場合の、第２チャネルのチャネル深さを指す。図２７では、垂直距離２７９８は、ビルトイン電圧Ｖｂｉに相当し、電位障壁２７９４と電位障壁２７９６の合計に等しい。図２７では、垂直距離２７９３は、第１チャネルに流入し、さらには第１ソースに流入する、第１ドレインの多数キャリアにとっての電位障壁を指す。図２７では、垂直距離２７９５は、非導通の第１チャネルの底部に位置する第１ソースの多数キャリアが、入力が第２の論理電位である場合の、第１ゲートの中性部分に流入するために超える必要がある電位障壁を指す。すなわち、垂直距離２７９５は、入力が第２の論理電位にある場合の、第１チャネルのチャネル深さを指す。
【００８６】
図２７から推測されるのは、第２チャネルがこの段階で導通しているということであり、その原因は、第２チャネルドーピング３３２が平坦な区画を含む（すなわち、チャネルが完全空乏化していない）という事実、そして電位障壁２７９４が非常に小さい（すなわち障壁が、高濃度ソース／ドレインドーピング対低濃度チャネルドーピングに相当する、同様なドーピング型の中立領域におけるドーピング濃度の変化のみ起因している）ので、第２ソースの多数キャリアが第２チャネルに、さらには第２ドレイン（すなわち出力）に流入するのが阻止されることはないという事実にある。第２チャネルが導通しているという事実が意味するのは、出力ノードが、第２ソースノードと同電位、すなわち第１の論理電位にバイアスされることになることである。
【００８７】
同様に、図２７から推測できるのは、第１チャネルがこの段階で非導通であるということであり、その原因は、第１チャネル３３１には平坦な水平部が存在しないという事実、そして電位障壁２７９３は、第１ドレインの多数キャリア（この場合は正孔）が第１チャネルに流入し、さらには第１ソースに流入するのを阻止するのに十分に大きいという事実にある。第１チャネルが非導通であるという事実が意味するのは、内部ノードが第１ソース電位にもはやバイアスされていないが、反対に、内部ノードの電位を、第２チャネルが導通するように調整する電位に合わせてもよいことである。
【００８８】
要約すると、半導体論理素子が動作するために基本的に重要なのは、入力が第２の論理電位に設定されている場合、第１チャネルは非導通であるということであり、その理由は、この特性が内部ノードの電位を第１ソース電位から切り離すことができるからであり、これによって内部ノードの電位を、第２チャネルが導通するように調整する電位に合わせることができ、つまり、出力を第１の論理電位に設定することを意味する。
【００８９】
第２チャネルを導通状態に変換する電位に内部ノードを合わせることは、第１ゲートノードと内部ノードとの間に本質的に存在する容量（第１ゲートと第１ドレインの間の容量を含む）及び／又は任意の「ドラッグアロング」平板キャパシタ通じて達成でき、実際にはこのキャパシタは、わずかな間隔を空けて対向する２枚の板の形態をとっている必要はない。それに加えて、図２７によれば、第１ゲートノードと内部ノードの間にいかなる容量がなくとも、入力が第２の論理電位に設定される場合には、第２ゲートと第２ソースとの間の初期の逆バイアスが消失する可能性があるので、内部ノードの電位は第１の論理電位に落ち着く可能性があり、また内部ノードと第２ソースノードとの間の電位差は０Ｖに落ち着く、すなわち、第２ソースから第２ゲートへ向かう電子にとっての電位障壁はビルトイン電位Ｖｂｉに落ち着く可能性がある。しかし、第１ゲートノード（すなわち入力）と内部ノードとの間に容量が存在しない場合、内部ノードが落ち着く時間は、入力と入力ノードとの間の静電容量を介して内部ノードが第１の論理電位に引き上げる場合より、はるかに長くなり得る。動作の速度は半導体論理素子にとって重要なので、任意の「ドラッグアロング」平板キャパシタを使用するのが有益である。内部ノードへのシールドとして作用するバイアスされた導体を用いて内部ノードを被覆することも有益であり、その理由は、このようにすると、内部ノードと外部との望ましくない容量結合を阻止することができるからである。
【００９０】
前述した通り、図２５〜２７は、第１ＦＥＴがｐ型であり、第２ＦＥＴがｎ型である状況に相当する。図２８〜３０については、逆のことが当てはまり、この場合、第１ＦＥＴがｎ型（ｎ型のソースとドレイン、電子チャネル）であり、第２ＦＥＴがｐ型（ｐ型のソースとドレイン、正孔チャネル）である。図２８〜３０と図２５〜２７の唯一の違いは、すべてのｐ型ドーピング原子がｎ型ドーピング原子に変更されている、又は、その逆であること、そして電位の極性が変更されていることである。さらに、レベルシフトが電位のすべてにアサートされていてもよい。それ以外は、すべて同じである。前記の意味するところは、図２８が図２５の垂直方向の鏡像であること、図２９が、図２６の垂直方向の鏡像であること、そして図３０が、図２７の垂直方向の鏡像であることである。
【００９１】
図２８においては、第１ソースノードは、例えば６Ｖである第１ソース電位に接続されており、第２ソースノードは、例えば５Ｖである第１の論理電位に接続されている。入力が第１の論理電位（例えば５Ｖ）に接続されている場合、第１チャネルは導通しており、これにより内部ノードが第１ソース電位（例えば６Ｖ）にバイアスされ、この結果、第２チャネルは非導通となり、これによって出力を、第１の論理電位（例えば５Ｖ）又は第２の論理電位（例えば０Ｖ）のいずれかにすることができる。一方、図３０では、入力が第２の論理電位（例えば０Ｖ）に接続されている場合、第１チャネルは非導通であり、これにより内部ノードを、第２チャネルを導通状態にする電位に調整することができ、これにより第１の論理電位（例えば５Ｖ）に出力をバイアスする。図２９には、初期段階（入力が第１の論理電位にバイアスされている場合）と最終段階（入力が第２の論理電位にバイアスされている場合）との間の遷移段階が示されており、これは、第１チャネルがピンチオフするまさにその瞬間でのものである。
【００９２】
既に前述した通り、図２６（又は図２９）は、第１の論理電位にある入力が出力の電位を制御できない図２５（又は図２８）で例示した段階から、入力が第２の論理電位にあって出力を第１の論理電位に設定する図２７（又は図３０）で例示した段階への遷移を示している。遷移が他の方向に対して実行される場合、すなわち、入力の電位が第２の論理電位から第１の論理電位に変換されている場合、第２ＦＥＴに関する中間段階はわずかに異なって見えるが、その理由は、第１ソースに対してより小さい逆バイアスに入力が変換されている場合、「ドラッグアロング」容量（本質的に事前に設定されている第１ゲートから第１ドレインへの容量と、任意の平板「ドラッグアロング」キャパシタとを含む）が、第２ソースに対して内部ノードをさらに大きな逆バイアスに押しやるからである。この過程では、内部ノードは、第２ソースに対して大きな逆バイアスに押しやられ、その逆バイアスは、内部ノードが第２ソースノードに対して第１ソース電位にバイアスされ、第２ソースノードは第１の論理電位にバイアスされている場合の逆バイアスよりも大きいことがある。しかし、入力の電位が、第１ソースノードに対して第１チャネルのピンチオフ逆バイアスに達した時点で、内部ノードは、導通した第１チャネルを通じて第１ソース電位にバイアスされることになる。
【００９３】
図３、４及び２５〜３０に相当する実施形態では、図３及び４の第１ＦＥＴ及び第２ＦＥＴの両方とも、横型接合ＦＥＴ（ＪＦＥＴ）である。ＪＦＥＴのゲートは、半導体材料中で、ソース、ドレイン及びチャネルと同一の領域に形成されている。さらに、ＪＦＥＴチャネルは、半導体材料の内部に配置される。すなわち、ＪＦＥＴは、埋め込みチャネルを備える。横型ＪＦＥＴでは電流は、半導体界面の下にある面内を横方向に流れ、面に平行である（図３及び４においてｘ方向に沿っている）。図３、４及び２５〜３０に相当する半導体論理素子に加えて、図３及び４の第１ＦＥＴ及び第２ＦＥＴは両方とも、空乏型ＦＥＴである。さらに、第１ＦＥＴではチャネルは、第２ＦＥＴの場合よりも高いゲート−ソース間逆バイアスレベルに、導通を維持する。要約すると、図３、４及び２５〜３０に相当する半導体論理素子では、第１ＦＥＴ及び第２ＦＥＴは、反対の型の空乏型の横型ＪＦＥＴであり、第１ＦＥＴは、第２ＦＥＴよりも深い埋め込みチャネルを有する。
【００９４】
用語「空乏型ＦＥＴ」は、以下、ゲートをソースと同電位に接続した場合にチャネルが導通するＦＥＴを指す。用語「エンハンスメント型ＦＥＴ」は、以下、ゲートがソースと同電位に接続されている場合にチャネルが非導通であるＦＥＴを指す。補助ゲートを備える第１ＦＥＴ及び第２ＦＥＴの設計では、トランジスタが空乏型又はエンハンスメント型のいずれかに相当するかを、補助ゲートのバイアスが定義してもよいことに留意されたい。
【００９５】
用語「埋め込みチャネルＦＥＴ」は、以下、電流の少なくとも一部及び有利には電流のすべてが半導体材料内を流れる場合のチャネルを指す。これは、ソース及びドレインと同一の導電型のチャネルドーピングを配置することで可能になる。導通段階にあるＪＦＥＴでは、本来、電流はすべて半導体材料の内部を流れる。導通段階にある埋め込みチャネル型ＣＩＳＦＥＴでは、外部ゲートを適切にバイアスすることによって、チャネルにおける可動電荷キャリア（対応する埋め込みチャネル型ＣＩＳＦＥＴのソース／ドレインにおける多数キャリアと同一型のもの）が、外部ゲートの下にある界面（半導体とゲート絶縁層の間）から遠くに押しやられるようにして、電流がすべて半導体材料内部を強制的に流れるようにすることができる。
【００９６】
さらに他の要点は、図３、４及び２５〜３０に相当する半導体論理素子において、第１ＦＥＴ及び第２ＦＥＴは、ラップアラウンド型ゲート、すなわち、チャネルが４つの側からゲートによって制限されているものを備えることである。チャネルの幅（ｙ方向）がチャネルの厚さ（ｚ方向）よりもかなり大きい場合には、チャネルが上下から（すなわち２つの側から）制限されているならば、大きな差が生じることはなく、チャネルが絶縁体のトレンチによって両側からｙ方向に制限されているなら、この場合にあてはまることになろう。チャネルが、トレンチによって片側のみからｙ方向に制限されるなら、チャネルはゲートによって３つの側から制限されることになろう。
【００９７】
図２５〜３０では、簡略のため、第１ＦＥＴと第２ＦＥＴが同一の半導体材料で形成されていると仮定する。したがって、第１ＦＥＴと第２ＦＥＴ両方の価電子帯端と伝導帯端の位置は、ノードのドーピング濃度、ドーピング型及び電位が一致するなら一致する。しかし、第１ＦＥＴと第２ＦＥＴが異なる半導体材料から形成される可能性もあり、これにより半導体論理素子の性能を最適化できる可能性があるので、有益であることもある。また、配線の材料はすべてのノードで同一であると仮定しているが、異なる配線では異なる配線材料を利用することももちろん可能である。
【００９８】
すでに言及しているように、図１及び２では２つの半導体論理素子、すなわち、反対の型の２つのエンハンスメント型の表面チャネル型ＣＩＳＦＥＴを示す。従来のＣＣＩＳ論理は、これらの２つの基本的な半導体論理素子のみで実現されていることに留意することが重要である。図１及び２の右側の半導体論理素子（すなわち、右側のＣＩＳＦＥＴ）は、図３及び４に示す半導体論理素子に相当する。図３及び４のｎ型及びｐ型ドーピングが交換されている、すなわち、右上がり斜線で表示された半導体領域を右下がり斜線に変更した又はその逆の場合の相補半導体論理素子が、図１及び２の左側に示された半導体論理素子に相当する。本発明の半導体論理素子及び／又は相補半導体論理素子（すなわち、一方が図２５〜２７に相当するもの、そして他方が図２８〜３０に相当するもの）は、以下、変形標準相補論理（ＭＳＣＬ）と称する特定の相補論理の実現を可能にする。
【００９９】
用語「従来の標準相補論理（ＴＳＣＬ）」は、１組の論理素子を備える相補論理回路を指し、この論理素子は、
−  ゲート、第２導電型のソース、第２導電型のドレイン及びソース・ドレイン間のチャネルを備える従来の半導体論理素子であり、ソースが第１出力論理電位でゲートが第１入力論理電位である場合にチャネルが導通しておらず、ソースが第１出力論理電位でゲートが第２入力論理電位である場合にチャネルが導通している従来の半導体論理素子、及び
−  ゲート、第１導電型のソース、第１導電型のドレイン及びソース・ドレイン間のチャネルを備える従来の相補半導体論理素子であり、ソースが相補的な第１出力論理電位でゲートが相補的な第１入力論理電位である場合にチャネルが導通しておらず、ソースが相補的な第１出力論理電位でゲートが相補的な第２入力論理電位である場合にチャネルが導通している従来の相補半導体論理素子、に相当し、
−  第１入力論理電位、第１出力論理電位、相補的な第２入力論理電位及び相補的な第２出力論理電位が、上記の１組の論理素子において全く同じであって、第１の論理電位に相当し、
−  第２入力論理電位、第２出力論理電位、相補的な第１入力論理電位及び相補的な第１出力論理電位が、上記の１組の論理素子において全く同じであって、第２の論理電位に相当し、
−  定常状態にある間は、異なる電位である２つのノードの間に導通経路はない。
【０１００】
ＴＳＣＬ回路がより大きな相補論理回路の一部又は異なる型の論理・混合モード回路の一部となりうることに留意するのは重要である。
【０１０１】
用語「ＭＳＣＬ」は、本発明の半導体論理素子並びに本発明の相補的な半導体論理素子及び／又は従来の相補半導体論理素子を備える１組の論理素子から構成される相補論理を指す。加えて、１組の論理素子は、また従来の半導体論理素子を備えることができる。
【０１０２】
さらに、１組の論理素子において、
−  本発明の半導体論理素子において第１型の第１ＦＥＴのソースが第１ソース電位で、第２型の第２ＦＥＴのソースが第１出力論理電位で、第１ＦＥＴのゲートが第１入力論理電位である場合に、第１ＦＥＴのチャネルが導通していて、第２ＦＥＴのチャネルが導通しておらず、
−  本発明の半導体論理素子において第１ＦＥＴのソースが第１ソース電位で、第２ＦＥＴのソースが第１出力論理電位で、第１ＦＥＴのゲートが第２入力論理電位である場合に、第１ＦＥＴのチャネルが導通しておらず、第２ＦＥＴのチャネルが導通していて、
−  本発明の相補的な半導体論理素子（１組の論理素子が存在する場合）において第２型の相補的な第１ＦＥＴのソースが相補的な第１ソース電位で、第１型の第２ＦＥＴのソースが相補的な第１出力論理電位で、相補的な第１ＦＥＴのゲートが相補的な第１入力論理電位である場合に、相補的な第１ＦＥＴのチャネルが導通であって、相補的な第２ＦＥＴのチャネルが導通しておらず、
−  本発明の相補的な半導体論理素子（１組の論理素子が存在する場合）において相補的な第１ＦＥＴのソースが相補的な第１ソース電位で、相補的な第２ＦＥＴのソースが相補的な第１出力論理電位で、相補的な第１ＦＥＴのゲートが相補的な第２入力論理電位である場合に、相補的な第１ＦＥＴのチャネルが導通しておらず、相補的な第２ＦＥＴのチャネルが導通であり、
−  従来の半導体論理素子（ゲート、第２導電型のソース、第２導電型のドレイン及びソース・ドレイン間のチャネルを備え、１組の論理素子が存在する場合）において、ソースが第１出力論理電位でゲートが第１入力論理電位である場合、チャネルが導通しておらず、
−  従来の半導体論理素子（１組の論理素子が存在する場合）において、ソースが第１出力論理電位でゲートが第２入力論理電位である場合、チャネルが導通していて、
−  従来の相補半導体論理素子（ゲート、第１導電型のソース、第１導電型のドレイン及びソース・ドレイン間のチャネルを備え、１組の論理素子が存在する場合）において、ソースが相補的な第１出力論理電位でゲートが相補的な第１入力論理電位である場合、チャネルが導通しておらず、
−  従来の従来の相補半導体論理素子（１組の論理素子が存在する場合）において、ソースが相補的な第１出力論理電位でゲートが相補的な第２入力論理電位である場合、チャネルが導通していて、
−  第１入力論理電位、第１出力論理電位、相補的な第２入力論理電位及び相補的な第２出力論理電位が、上記の１組の論理素子において全く同じであって、第１の論理電位に相当し、
−  第２入力論理電位、第２出力論理電位、相補的な第１入力論理電位及び相補的な第１出力論理電位が、上記の１組の論理素子において全く同じであって、第２の論理電位に相当し、
−  定常状態にある間は、異なる電位である２つのノードの間に導通経路はない。
【０１０３】
ＭＳＣＬ回路はＴＳＣＬ回路を置き換えることができ、ＭＳＣＬ回路がより大きな相補論理回路の一部又は異なる型の論理・混合モード回路の一部となりうることに留意するのは重要である。特に、ＭＳＣＬは、ＴＳＣＬに相当する従来のＣＣＩＳ論理を置き換えることができる。
【０１０４】
図２５〜３０に相当するＭＳＣＬに関し、必須要件は当然、図２５〜２７の第１の論理電位が図２８〜３０の第２の論理電位に相当し、図２５〜２７の第２の論理電位が図２８〜３０の第１の論理電位に相当すること、すなわち、図２５〜２７の半導体論理素子と比べて図２８〜３０の第１の論理電位と第２の論理電位が入れ替え可能であることである。加えて、相補的な第１ソース電位（例えば６Ｖ）が相補半導体論理素子に供給される必要がある。図２５〜３０に相当するＭＳＣＬのほかの必須要件は、本発明の半導体論理素子において、第１ＦＥＴのチャネルピンチオフ時のチャネル深さが第２ＦＥＴのチャネルピンチオフ時のチャネル深さより深く、かつ、本発明の相補半導体論理素子において（相補的な）第１ＦＥＴのチャネルピンチオフ時のチャネル深さが（相補的な）第２ＦＥＴのチャネルピンチオフ時のチャネル深さより大きいことである。
【０１０５】
以下では、用語「相補的な半導体論理（ＣＳ論理）」は、本発明の半導体論理素子と本発明の相補的な半導体論理素子を備える本発明の相補論理のために利用され、第１ＦＥＴ、相補的な第１ＦＥＴ、第２ＦＥＴ及び相補的な第２ＦＥＴは、すべてＪＦＥＴ（例えば図２５〜３０のような）から構成される。ＣＳ論理の非常に有益な態様は、第１ＦＥＴ及び第２ＦＥＴにおいて、ゲートはソース及びドレインと同じ半導体領域に形成されることである。すなわち、ゲートは、ＣＩＳスタックから成るのではなく、ひいては半導体論理素子は、ゲート絶縁体の電気絶縁破壊、ゲート絶縁体を通る漏れ、ゲート絶縁体の厚さ及び／若しくはｋ値の変動又はゲート絶縁体中の絶縁体電荷（例えば、シリコンの正の酸化膜電荷）の増加による影響を受けない。これは、ＣＳ論理が従来のＣＣＩＳ論理よりもプロセス変動に対してはるかに耐性があり、製造歩留まりが大幅に改善することを意味する。これはまた、ＣＳ論理がずっと長い寿命を有し、放射線により誘発されるソフト及びハード故障に対して従来のＣＣＩＳ論理よりはるかに耐性があることを意味し、ＣＳ論理が宇宙のような高放射線環境に特に適していることを意味する。
【０１０６】
従来のＣＣＩＳ論理と比較した場合のＣＳ論理の別の大きな利益は、高品質ＣＩＳスタックを形成するのに必要な温度が、注入損傷をアニールし及び注入されたドーパント原子を活性化するのに必要となる温度よりかなり高くできることで、これは例えばポリシリコン・二酸化ケイ素・シリコンＣＩＳスタックに対するシリコンの場合に当てはまる。そのため、このような場合に製造プロセスからＣＩＳスタック加工を取り除くことで、製造のサーマルバジェットを大幅に減少させることができる。これは、ＣＩＳスタックの製造を省略する場合には、ＣＩＳスタックの製造より前に注入する必要があるドープ領域の拡散の程度が、大幅に減ることを意味する。ドープ領域の拡散が少ないことで、製造プロセスにおけるプロセス変動をより良く制御することができ、歩留まりがさらに向上すると共にトランジスタスケーリングが促進される。さらに別の利点は、ＣＩＳスタック製造工程がなくなることで製造が簡素で容易となることで、これにより、歩留まりの向上と相まって、ＣＳ論理で必要となる大きなチップ領域のコストが、従来のＣＣＩＳ論理と比較して少なくともある程度相殺される。
【０１０７】
従来のＣＣＩＳ論理が作用するための必須要件は、可動少数電荷キャリアの反転層をＣＩＳスタックに相当する外部ゲートの下の半導体・絶縁体（ＳＩ）界面に形成できることである。反転層が形成できるようにするには、高品質のＳＩ界面が必要となる。しかし、多くの半導体材料は高品質の界面を持たないため、界面はしばしば一定の電位にピン止めされて反転層の形成が阻害されてしまい、このような半導体材料は従来のＣＣＩＳ論理には適さない。したがって、ごくわずかな半導体材料、例えば、シリコン、シリコンゲルマニウム及び炭化ケイ素だけが従来のＣＣＩＳ論理に適している。ＣＳ論理のさらに別の大きな利益は、高品質の界面が必要ないことであり、これはＣＳ論理を事実上いかなる半導体材料にも形成することができることを意味する。
【０１０８】
第１ソース電位が第１入力論理電位に相当し、第１出力論理電位が第１入力論理電位に対して第２入力論理電位へ向かってシフトされた状態で図３及び４に相当する半導体論理素子を作成することができることに留意されたい。例えば、図３及び４に係るシリコンベースの半導体論理素子を作成することが可能であり、
−  第１導電型がｐ型に相当し、第２導電型がｎ型に相当し、
−  チャネルピンチオフ時の第１チャネル深さが１．５Ｖであり、
−  チャネルピンチオフ時の第２チャネル深さが２Ｖであり、
−  第１ソース電位と第１入力論理電位が０Ｖに相当し、
−  第２入力論理電位が５Ｖに相当し、
−  第２ソースが、２Ｖに相当する第１出力論理電位にバイアスされた、半導体論理素子を作成することが可能である。
【０１０９】
このようにして、第１の論理電位にバイアスされた第１ゲートが第１ソースに対して逆バイアスではなく、第２ＦＥＴのチャネルピンチオフ時のチャネル深さが第１ＦＥＴのチャネルピンチオフ時のチャネル深さよりも大きい実施形態を確立することができる。チャネルピンチオフ時の第２チャネル深さが１．５Ｖで、第１出力論理電位が１．５Ｖで、その他が同じであれば、第１の論理電位にバイアスされた第１ゲートが第１ソースに対して逆バイアスではなく、チャネルピンチオフ時の第１及び第２チャネル深さが同じとなる実施形態を確立できる。
【０１１０】
第１ＦＥＴでワイドバンドギャップ半導体材料が使われていれば、第１型のエンハンスメント型ＪＦＥＴを第１ＦＥＴとして利用することができる（エンハンスメント型ＪＦＥＴではピンチオフ時にチャネル深さが発生する）。この場合、第１入力論理電位にバイアスされた第１ゲートは、導通した第１チャネルを形成するために第１ソースに対して第１入力論理電位で順バイアスされている必要がある。ワイドバンドギャップ半導体（例えば、ダイヤモンド、酸化ガリウム、窒化ガリウム、炭化ケイ素、酸化亜鉛、硫化亜鉛のような）では、（第１の入力電位にバイアスされた第１ゲートと第１ソース電位にバイアスされた第１ソースの間の）必要な順バイアスの量は、バンドギャップ幅とチャネルピンチオフ時のチャネル深さに依存することを理解されたい。ピンチオフ時のチャネル深さが約１Ｖ又はこれより大きい場合、順バイアスされたｐｎ接合に起因する消費電力は、（順バイアスが数ボルトであるかどうかという事実とは関係なく）室温においては問題とならない。このような場合であっても、必要な順バイアスの大きさは、（材料によっては）２、３ボルトでありうる。
【０１１１】
第２ＦＥＴでワイドバンドギャップ半導体材料が使われていれば、入力が第２入力論理電位の場合及び第２ソースが第１出力論理電位の場合に内部ノードと第２ソースの間に充分大きな順バイアスが維持できれば、導通した第２チャネルを形成するためにエンハンスメント型ＪＦＥＴを第２ＦＥＴとして利用することができる。前記順バイアスを維持するための可能な方法は、順バイアスされたｐｎ接合での電流の発生を打ち消すのに充分な暗電流を発生するために、第１ドレインドーピングの下に中間バンドギャップの不純物原子を注入することにより達成可能である。別の可能性としては、第１ＦＥＴに第２ＦＥＴよりも実質的に小さいバンドギャップの材料を利用することで、これにより第１ＦＥＴにおいて第２ＦＥＴよりも高い暗電流が発生する。
【０１１２】
図３及び４の半導体論理素子並びにその相補半導体論理素子に相当するＭＳＣＬにおいて、第１ＦＥＴ、相補的な第１ＦＥＴ、第２ＦＥＴ及び相補的な第２ＦＥＴは、好ましくは空乏型のＪＦＥＴである。しかし、第１ＦＥＴ、相補的な第１ＦＥＴ、第２ＦＥＴ及び相補的な第２ＦＥＴを形成する半導体材料の動作温度とバンドギャップ幅によっては、図３及び４の半導体論理素子とその相補半導体論理素子に相当するＭＳＣＬにおいて、エンハンスメント型ＦＥＴを第１ＦＥＴ、相補的な第１ＦＥＴ、第２ＦＥＴ及び／又は相補的な第２ＦＥＴとして利用することもできるが、いずれにしてもチャネルピンチオフ時の第１ＦＥＴにおけるチャネル深さは、チャネルピンチオフ時の第２ＦＥＴにおけるチャネル深さより大きくなければならず、及び、チャネルピンチオフ時の相補的な第１ＦＥＴにおけるチャネル深さは、チャネルピンチオフ時の相補的な第２ＦＥＴにおけるチャネル深さより大きくなければならない（この条件は、主に、第１入力論理電位が第１出力論理電位に相当し、第２入力論理電位が第２出力論理電位に相当するというＭＳＣＬの要件による）。
【０１１３】
図３、４及び図２５〜３０に相当するＭＳＣＬにおいて、より深い正孔チャネルを備えるｐ型ＦＥＴとより浅い電子チャネルを備えるｎ型ＦＥＴは、ＴＳＣＬに相当する従来のＣＣＩＳ論理のｎ型ＣＩＳＦＥＴを置き換える必要があり、より深い電子チャネルを備えるｎ型ＦＥＴとより浅い正孔チャネルを備えるｐ型ＦＥＴは、ＴＳＣＬに相当する従来のＣＣＩＳ論理のｐ型ＣＩＳＦＥＴを置き換える必要がある。言い換えると、図３、４及び図２５〜３０に相当するＭＳＣＬにおいて、２つの異なるｎ型ＦＥＴと２つの異なるｐ型ＦＥＴが必要であり、より浅いチャネルを有する１つのｎ型ＦＥＴ及びより深いチャネルを有する１つのｎ型ＦＥＴ並びにより浅いチャネルを有する１つのｐ型ＦＥＴ及びより深いチャネルを有する１つのｐ型ＦＥＴが必要となる。図３、４及び図２５〜３０に相当するＭＳＣＬの不利益は、４つの異なる型のチャネルの注入が必要となることで、これは４つのマスク工程に相当し、コストをいくらか増加させる。図５及び６は、本発明の半導体論理素子及び本発明の相補的な半導体論理素子を備えるＭＳＣＬで必要となる４つの異なるＦＥＴを組み立てるためにより少ないマスク工程を要する半導体論理素子に相当する本発明の一実施形態を示す。図６は配置図に相当し、図５は図６の破線６７１に沿った半導体論理素子の断面図に相当する。
【０１１４】
図５及び６において、左側のＦＥＴは第１ＦＥＴに相当し、右側のＦＥＴは第２ＦＥＴに相当する。第１型の第１ＦＥＴは、第１ソースに相当する第１導電型のソースドーピング５１１、第１導電型の第１ドレイン、第１ゲート及び第１ゲートに囲まれて第１ソースと第１ドレインの間に位置し、第１チャネルに相当する第１導電型のドープ領域５３１を備える。第１ゲートは、第２導電型のゲートドーピング５２５と第２導電型のコンタクトドーピング６１５を備える。第１ドレインは、第１導電型のドレインドーピング５４３（チャネル領域５３１を除く）と第１導電型のコンタクトドーピング６１３を備える。第２型の第２ＦＥＴは、第２ソースに相当する第２導電型のソースドーピング５１２、第２導電型の第２ドレイン、第２ゲート及び第２ゲートに囲まれて第２ソースと第２ドレインの間に位置し、第２チャネルに相当する第２導電型のドープ領域５３２を備える。第２ゲートは、第１導電型ゲートドーピング５２６と第１導電型のコンタクトドーピング６１６を備える。第２ドレインは、第２導電型のドレインドーピング５４４（チャネル領域５３２を除く）と第２導電型のコンタクトドーピング６１４を備える。
【０１１５】
入力に相当する第１ゲートノードは、第１ゲートと関連配線６８５を備える。第１ソースノードは、第１ソースと関連配線６８１を備える。第２ソースノードは、第２ソースと関連配線６８２を備える。出力に相当する第２ドレインノードは、第２ドレインと関連配線６８４を備える。内部ノードは、第１ドレイン、第２ゲート及び関連配線６８３を備える。図３及び４に係る半導体論理素子と同様に、第１ソースノードは配線６８１を介して第１ソース電位に接続され、第２ソースノードは配線６８２を介して第１出力論理電位に接続することができ、入力は配線６８５を介して第１入力論理電位又は第２入力論理電位のいずれかに接続される。
【０１１６】
入力が第１入力論理電位に接続されている場合、第１チャネル５３１は導通し、内部ノードは、第２チャネル５３２を非導通状態にする第１ソース電位に設定され、ひいては出力は、第１出力論理電位又は第２出力論理電位のいずれかとなる。すなわち、入力は、出力の電位レベルを制御できない。一方で、入力が第２入力論理電位に接続されている場合、第１チャネル５３１は非導通となり、内部ノードがこれにより第２チャネル５３２を導通状態にする第１出力論理電位で固定されるようにし、ひいては第２ソースノードが第１出力論理電位にバイアスされた場合に出力を強制的に第１出力論理電位とする。つまり、図５及び６の半導体論理素子の動作は図３及び４の半導体論理素子の動作と似ており、したがって図２５〜３０で説明される特殊な動作の事例は図５及び６の半導体論理素子にも適用する。
【０１１７】
ＭＳＣＬに適用された場合の図５及び６の半導体論理素子並びにその相補的な半導体論理素子の利益は、２つの異なるｎ型ＦＥＴと２つの異なるｐ型ＦＥＴが配置変更を行うだけで得られることである。チャネル領域５３１と５３２のドーピング濃度が同じで反対の型であると仮定すると、図５に示されているような配置で第２ＦＥＴにより狭いチャネルを与えるだけで、右側の第２ＦＥＴと比べてより深いチャネルを左側の第１ＦＥＴで得ることができる。言い換えると、ＭＳＣＬに相当する半導体論理素子において、図５の第２導電型の第１ゲート５２５の注入マスクに図５の第１導電型の第２ゲート５２６の注入マスクよりも大きなギャップがあることで、より広くてより深い第１導電型の第１チャネル５３１と、より狭くてより浅い第２導電型の第２チャネル５３２が得られる。
【０１１８】
相補的な（すなわち逆の極性でドープされた）半導体論理素子において、図５及び６の半導体論理素子と比べると、第１型のドープ領域と第２型のドープ領域のドーピング型が入れ替えられ、第１入力論理電位と第２入力論理電位が入れ替えられ、第１出力論理電位と第２出力論理電位が入れ替えられ、加えて相補的な第１ソース電位が与えられる。さらに、相補半導体論理素子がＭＳＣＬに相当する場合、図５及び６の半導体論理素子における第２導電型の第２ＦＥＴの第１導電型の第２ゲート５２６のギャップの大きさよりも大きなギャップを第１導電型の相補的な第１ゲートに設けることにより、相補的な第１ＦＥＴ（相補的な第１ＦＥＴは相補半導体論理素子において第２導電型）において、第２導電型のより深いチャネルを得ることができる。これに対応して、ＭＳＣＬに相当する相補半導体論理素子では、図５及び６の半導体論理素子における第１導電型の第１ＦＥＴの第２導電型の第１ゲート５２５のギャップの大きさよりも狭いギャップを第２導電型の相補的なゲートに設けることにより、相補的な第２ＦＥＴ（相補的な第２ＦＥＴは相補半導体論理素子において第１導電型）において、第１導電型のより浅いチャネルを得ることができる。これは、図５及び６に相当するＭＳＣＬにおいて、浅く深いチャネルのｎＦＥＴが配置変更で作成できることを意味し、これはまた浅く深いチャネルのｐＦＥＴにも当てはまる。しかし、図３及び４の半導体論理素子と比べて図５及び６の半導体論理素子の欠点はより大きなドレイン抵抗であり、これにより動作が遅くなることがある。
【０１１９】
図５及び６の半導体論理素子は、第１ＦＥＴ及び第２ＦＥＴとして縦型のＪＦＥＴを備え、これはチャネル内で電流が表面に垂直な方向に沿って流れることを意味する。ここでも、略語「ＪＦＥＴ」は、すべてのトランジスタノード（この場合はソース、ドレイン、ゲート）が半導体材料の同じ領域に形成されるＦＥＴを指す。さらに、両方の縦型のＪＦＥＴのゲートは、反対のドーピング型の「ラップアラウンド」型ゲートである。しかし、すでに図３及び４により説明されているように、絶縁トレンチがゲートを別々の区域に切り離してしまう場合にチャネルを２つの側から制限するゲートを提供することは可能である。
【０１２０】
図５及び６の半導体論理素子の動作原理は、図３及び４で提示されているものに相当し、ひいては図３及び４の実施形態により説明されていることは図５及び６の実施形態にも当てはまることに留意されたい。例えば、図５及び６の実施形態において空乏型のＪＦＥＴを利用することは有益であるが、バンドギャップ幅と温度によっては第１ＦＥＴ及び／又は第２ＦＥＴにおいてエンハンスメント型ＪＦＥＴを利用することもできる。さらに、ＭＳＣＬを実現するには、ＭＳＣＬに相当する図５及び６の半導体論理素子と、場合によってはＭＳＣＬに相当する相補半導体論理素子が必要になる。ＭＳＣＬに相当する相補半導体論理素子は、図５及び６の実施形態に対して相補的なものとなり得て、あるいは図３及び４の実施形態に対して相補的なものとなり得て、あるいはＭＳＣＬと互換性のある任意の別の実施形態に対して相補的なものとなり得る。これは当然すべての半導体論理素子に当てはまり、別途明示的に記載されていない限り、一実施形態に相当する１つの半導体論理素子を、別の実施形態に相当する１つの相補半導体論理素子と組み合わせることができる。
【０１２１】
図７及び８に、第１ＦＥＴと第２ＦＥＴが２つの反対の型の埋め込みチャネル型横型ＣＩＳＦＥＴで形成されている半導体論理素子に相当する本発明の一実施形態が示されている。図８は半導体論理素子の配置図に相当し、図７は図８の破線８７１に沿った半導体論理素子の断面図に相当する。図７及び８において、左側のＦＥＴは第１ＦＥＴに相当し、右側のＦＥＴは第２ＦＥＴに相当する。
【０１２２】
第１型の第１ＦＥＴは、第１ソースに相当する第１導電型のソースドーピング７１１、第１ドレインに相当する第１導電型のドレインドーピング７１３、第１ドレインと第１ソースの間に位置し、第１チャネルに相当する第１導電型のチャネルドーピング７３１及び第１ゲートを備える。第１ゲートは、第１チャネルを制御し、外部ゲート７２５、第２導電型のバックゲートドーピング７４５及び第２導電型のコンタクトドーピング７１５を備える。外部ゲート７２５は、第１チャネルを上から制限し、第２導電型のバックゲートドーピング７４５は、第１チャネルを下から制限する。
【０１２３】
第２型の第２ＦＥＴは、第２ソースに相当する第２導電型のソースドーピング７１２、第２ドレインに相当する第２導電型のドレインドーピング７１４、第２ソースと第２ドレインの間に位置し、第２チャネルに相当する第２導電型のチャネルドーピング７３２及び第２ゲートを備える。第２ゲートは、外部ゲート７２６、第１導電型のバックゲートドーピング７４６及び第１導電型のコンタクトドーピング７１６を備える。外部ゲート７２６は、第２チャネルを上から制限し、第１導電型のバックゲートドーピング７４６は、第２チャネルを下から制限する。外部ゲートと半導体材料の間に置かれた絶縁層１６１の一部は、ゲート絶縁層又は単にゲート絶縁体と称する。絶縁層１６１は、ゲートコンタクト開口以外の外部ゲートをカプセル化する。
【０１２４】
第１ゲートノードは、入力に相当し、第１ゲートと関連配線８８５を備える。第１ソースノードは、第１ソースと関連配線８８１を備える。第２ソースノードは、第２ソースノードと関連配線８８２を備える。出力は、第２ドレインと関連配線８８４を備える。内部ノードは、第１ドレイン、第２ゲート及び関連配線８８３を備える。
【０１２５】
図３及び４に係る半導体論理素子と同様に、第１ソースノードは、配線８８１を介して第１ソース電位に接続され、第２ソースノードは、配線８８２を介して第１出力論理電位に接続され、入力は、配線８８５を介して第１入力論理電位又は第２入力論理電位のいずれかに接続される。入力が第１入力論理電位に接続されている場合、第１チャネル７３１は導通し、内部ノードは、第２チャネル７３２を非導通状態とする第１ソース電位に設定され、ひいては出力は、第１出力論理電位又は第２出力論理電位のいずれかとなる。すなわち、入力は、出力の電位レベルを制御できない。一方で、入力が第２入力論理電位に接続されている場合、第１チャネル７３１は、非導通となり内部ノードが第１出力論理電位で固定されるようにし、第２ソースが第１出力論理電位にバイアスされた場合に第２チャネル７３２を導通状態にし、ひいては出力を第１出力論理電位とする。
【０１２６】
ゲートが外部ゲート及びバックゲートドーピングを備える一実施形態において、用語「チャネル深さ」は、チャネルの底部に位置するソース／ドレインの多数電荷キャリアがバックゲートドーピングの中性領域に入るために超える必要がある電位障壁を指す。図７及び８の相補的半導体論理素子において、図７及び８の半導体論理素子と比べると、第１型のドープ領域と第２型のドープ領域のドーピング型が入れ替えられ、第１入力論理電位と第２入力論理電位が入れ替えられ、第１出力論理電位と第２出力論理電位が入れ替えられ、加えて相補的な第１ソース電位が与えられる。
【０１２７】
図７及び８の上記の記述に基づき、図７及び８の半導体論理素子の動作は、図３及び４又は図５及び６の半導体論理素子の動作と似ており、図３及び４の実施形態により説明されていることは、図７及び８の実施形態にも当てはまる。例えば、図７及び８の実施形態において空乏型の埋め込みチャネル型ＣＩＳＦＥＴを利用することは有益であるが、バンドギャップ幅と温度によっては第１ＦＥＴ及び／又は第２ＦＥＴにおいてエンハンスメント型の埋め込みチャネル型ＣＩＳＦＥＴを利用することも可能である。さらに、図２５〜３０により説明されているＭＳＣＬの動作は、図７及び８の半導体論理素子においても利用できる。図７及び８に相当するＭＳＣＬを実現するためには、図７及び８の半導体論理素子がＭＳＣＬと互換性があること、及び、相補半導体論理素子がＭＳＣＬと互換性があること、又は、従来の半導体論理素子がＭＳＣＬと互換性があることが必要である。他の実施形態の場合とまったく同じように、別途記載されていない限り、図７及び８の半導体論理素子は、他の実施形態による相補半導体論理素子と一対とすることが可能である。このようにして、ＭＳＣＬと互換又は非互換の相補的な回路を作成することができる。図７及び８の半導体論理素子がＭＳＣＬに相当する場合、第１ＦＥＴのチャネルは、必然的に第２ＦＥＴのチャネルよりも深くなければいけない。
【０１２８】
以下、用語「変更された第１種のＣＣＩＳ論理」は、本発明の半導体論理素子及び本発明の相補的な半導体論理素子を備えた本発明の相補論理に対して利用され、
−  第１ＦＥＴ、相補的な第１ＦＥＴ、第２ＦＥＴ及び相補的な第２ＦＥＴがすべてＣＩＳＦＥＴで構成され、
−  半導体論理素子において、第２ソースが第１出力論理電位で入力が第２入力論理電位である場合に内部ノードが第１出力論理電位で固定されていて、
−  相補半導体論理素子において、第２ソースが相補的な第１出力論理電位で入力が相補的な第２出力論理電位である場合に内部ノードが相補的な第１出力論理電位で固定されている、本発明の相補論理に対して利用される。
【０１２９】
これには例えば、低雑音埋め込みチャネル型ＣＩＳＦＥＴが低雑音アナログ集積回路（ＩＣ）に必要な場合に別の従来のＣＣＩＳ論理を作成する必要がなく、その代わりに必要な論理機能に対処するため、埋め込みチャネル型ＣＩＳＦＥＴに基づいて変更された第１種のＣＣＩＳ論理を作成することが可能である、という利点がある。
【０１３０】
変更された第１種のＣＣＩＳ論理の別の利点は、例えば、従来のＣＣＩＳ論理が混合モードチップ（すなわちデジタル機能及びアナログ機能を組み込んだチップ）のデジタル部分に必要で、混合モードチップのアナログ部分に高電位帯で動作する追加の論理が必要な場合に、従来のＣＣＩＳ論理の電圧範囲を拡張できることである。このような場合、通常は２つの従来のＣＣＩＳ論理配置（例えば、チップのデジタル部分で利用される１．８Ｖで動作する従来のＣＣＩＳ論理と、チップのアナログ部分で利用される３．３Ｖ又は５Ｖで動作する従来のＣＣＩＳ論理）が必要となり、異なる厚さを持つ２つのゲート絶縁層の処理が必要となる。さらに、高品質のゲート絶縁体を作成するには、通常高温で処理する必要がある。必要となる２つの異なるゲート絶縁体は、製造の複雑さとコストを増やすと共にサーマルバジェットを大きくし、ひいては半導体デバイスの設計の複雑さを増やしてしまう問題がある。
【０１３１】
本発明は、高電圧（例えば３．３Ｖ又は５Ｖ）の半導体論理素子において低電圧（例えば１．８Ｖ）の従来のＣＣＩＳ論理のゲート絶縁体を利用できるようにすることにより、異なる厚さの２つの異なるゲート絶縁体を製造する必要をなくすことができる。これにより製造の複雑さとコストを下げ、サーマルバジェットを小さくすることができる。その結果、半導体デバイスの設計の複雑さも低減される。この方法が機能するには、ソースとドレインをゲート端から遠く離して置く必要性が非常に高いが、これは特に埋め込みチャネル型トランジスタ（図７及び８の模式図には示されていないが図３９及び４０ではハイライトされている）に対しては些細なことである。
【０１３２】
そのいくつかの利点のほか、図３〜８の実施形態の共通の特徴は、図１及び２の従来の表面チャネル型ＣＩＳＦＥＴよりもおそらく遅いことであり、これは、表面チャネル型ＣＩＳＦＥＴではゲートノード−ソースノード間に順バイアスが与えられることで、チャネルは、ゲート絶縁層が薄いほどより多くの可動電荷キャリアを有する反転層を備えるからである。したがって、薄いゲート絶縁体は、表面チャネルを形成する反転層に多数の可動電荷キャリアを詰め込むことを可能にし、高い導電性のチャネルをもたらす。これにより、出力の容量を素早く充填することができ、高速動作につながる。表面チャネルにおける可動電荷キャリアの割合は、表面チャネルにおける低い移動度対埋め込みチャネルにおける移動度の比率（表面チャネルにおける移動度は、埋め込みチャネルにおける移動度の約半分である）を上回ることにも留意されたい。
【０１３３】
図３７及び３８は、左側の第１ＦＥＴが横型の埋め込みチャネル型ＣＩＳＦＥＴに相当し、外部ゲートとバックゲートドーピングが第１ゲートノード（すなわち入力）として互いに接続されている、２つの反対の型の横型ＣＩＳＦＥＴを備える半導体論理素子に相当する本発明の一実施形態を示す。第１ＦＥＴは、好ましくは空乏型ＦＥＴであるが、バンドギャップ幅及び温度が許せば、エンハンスメント型の埋め込みチャネル型ＣＩＳＦＥＴとすることも可能である。右側の第２ＦＥＴは、補助ゲートを備える横型のエンハンスメント型の表面チャネル型ＣＩＳＦＥＴに相当する。図３８は半導体論理素子の配置図に相当し、破線３８７１に沿った断面は図３７で示される断面図に相当する。図３７及び３８において、第１ＦＥＴ（第１導電型の第１チャネルドーピング７３１が第１導電型のソースドーピング７１１と第１導電型のドレインドーピング７１３の間に位置している）に関し、埋め込みチャネル型ＦＥＴの容量を制御する電圧を増やすために、第１ソース７１１とドレインドーピング７１３を、外部ゲート７２５から遠く離して置くことができることが示されている。この事実にも関わらず、図３７及び３８の第１ＦＥＴの動作は、図７及び８の第１ＦＥＴの動作と似ている。図３７及び３８において、第２ＦＥＴに関し、表面チャネル型ＦＥＴの容量を制御する電圧を増やすため、及び／又は、第２ゲート第２ソース間、第２ゲート第２ドレイン間の容量を低くするために、下部のドーピングのソースエクステンションドーピング３７１２と下部のドーピングのドレインエクステンションドーピング３７１４を配置することができることが示されている。表面チャネル型ＦＥＴの容量を制御する電圧はまた、バックゲートドーピングと同一の導電型であるスプレー注入物をバックゲートドーピングに組み込むことで増やすことができるが、スプレー注入物は有効に利用されているものの図３７には示されていない。
【０１３４】
図３７において、第２ＦＥＴは、第２ソース（ソースエクステンションドーピング３７１２を備える）とドレイン（ドレインエクステンションドーピング３７１４を備える）の間に位置し、第２チャネルに相当する表面チャネル３７３２、第２ゲートに相当する外部ゲート７２６及び更なる補助ゲートを備える。補助ゲートは、第１導電型のバックゲートドーピング３７４８と第１導電型のコンタクトドーピング３７１８を備える。補助ゲートノードは、補助ゲートと関連配線３８８８を備える。内部ノードは、第２ゲート、第１導電型の第１ドレインドーピング７１３及び関連配線３８８３を備える。第１ゲートを含む第１ＦＥＴは、図７及び８の説明に記述されている。入力は、第１ゲートと関連配線８８５を備える。内部ノードと入力の間には任意の「ドラッグアロング」平板キャパシタ３８９０が存在する。第１ソースノードは、第１導電型の第１ソースドーピング７１１と関連配線８８１を備える。第２ソースノードは、第２導電型の第２ソースドーピング７１２と関連配線８８２を備える。
【０１３５】
動作中は、第１ソースノードは第１ソース電位に結合され、第２ソースノードは第１出力論理電位に結合することが可能で、補助ゲートノードは適切な補助ゲートノード電位に結合され、入力は第１入力論理電位又は第２入力論理電位のいずれかに結合される。入力が第１入力論理電位に接続されている場合、第１チャネル（第１チャネルドーピング７３１に相当）は導通し、内部ノードは、第２チャネル（第２チャネル３７３２に相当）を（第２ソースが第１入力論理電位又は第２入力論理電位であるかにかかわらず）非導通状態とする第１ソース電位に設定され、ひいては出力は第１出力論理電位又は第２出力論理電位のいずれかとなる。すなわち、入力は出力の電位レベルを制御できない。一方で、入力が第２入力論理電位に接続され、第２ソースが第１出力論理電位に接続された場合、第１チャネルは非導通となって、内部ノードが第２チャネルを導通状態にして出力を第１出力論理電位とする電位に落ち着く。
【０１３６】
実際には、内部ノードの電位は、垂直方向距離２７９５に相当する第１チャネルのチャネル深さ及び垂直方向距離２７９３に相当する第１ドレインから第１ソースへの第１導電型の可動電荷キャリアに対する障壁によって規定される。したがって、入力が第２入力論理電位の場合、内部ノードの電位は準熱平衡に落ち着く。すなわち、垂直方向距離２７９３に相当する障壁の高さは、ある値に落ち着き、熱的に発生したすべての第１導電型の可動電荷キャリアが第１ドレインによって集められ、第１ドレインから垂直方向距離２７９３に相当する障壁を超えて熱的に放出され、第１ソースによって集められる。
【０１３７】
補助ゲートノード、第１ソース電位、第１入力論理電位、第２入力論理電位、第１出力論理電位及び第２出力論理電位の電位を適切に調整すること、並びに、図３７及び３８の半導体論理素子を適切に設計することにより、入力が第２入力論理電位である場合に第２ＦＥＴの表面チャネルが導通すること、すなわち第２導電型の可動電荷キャリアの反転層（以下では第２型の反転層）が作成されることを確実にすることができる。これにより、どのような実際の事例においても、第２ゲートを備える内部ノードが第２ソースノードに対して第２チャネルを導通とするのに充分な順バイアスとなることが、程度の差はあれ、必要となる。第２ＦＥＴにおいて、入力が第２入力論理電位にバイアスされた場合、第２ゲートが外部ゲートのみに相当するという事実によって内部ノードと第２ソースノードの間を順バイアスとすることができ、内部ノードの第１出力論理電位への固定が回避される。
【０１３８】
さらに、入力が第１入力論理電位である場合、第２チャネルが非導通となるように内部ノードと第２ソースノードの間にバイアスされていることが必須要件となる。補助ゲートノード電位、第１ソース電位、第１入力論理電位、第２入力論理電位、第１出力論理電位及び第２出力論理電位によっては、入力が第１入力論理電位にバイアスされた場合に、外部ゲート７２６の下に第１導電型の可動電荷キャリアの蓄積層を形成することは実際に可能である。前記の第１型の蓄積層の利益は、入力が第１入力論理電位である場合に第２導電型の漏れ電流が（第２ソースから第２ドレインへ）第２チャネルを通って流れることを防ぐことである。
【０１３９】
表面チャネル型ＣＩＳＦＥＴが第２ＦＥＴに相当し、バックゲートドーピングに相当する補助ゲートを備える図３７及び３８の実施形態において、第２チャネルはゲートによって上から、また補助ゲートによって下から制御／制限される。ＦＥＴにおいて、用語「しきい値電圧」は、補助ゲートでの電位がチャネルの電位構成に影響する場合に用語「チャネル深さ」の代わりに利用されることを、ここで定義する。しきい値電圧は、チャネルピンチオフが起こるゲート−ソース間のバイアスに相当し、図３７及び３８の実施形態ではソース電位に対するゲートノード電位及び補助ゲートノード電位の両方に依存する。すなわち、補助ゲートノード電位の変化は、しきい値電圧の変化をもたらす。
【０１４０】
図３７及び３８の実施形態ですでに述べたように、第２チャネルが導通である場合に外部ゲートに相当する第２ゲートは、ほぼどのような実際の事例においても、第２ソースに対して順バイアスでなければならない。すなわち、チャネルピンチオフ時に第２ゲートは、第２ソースに対して順バイアスである。しかし、ソースに対して順バイアスされた、バックゲートドーピングに相当する補助ゲートを有することは、通常は（バンドギャップ、温度及び順バイアスの大きさの組み合わせにより電力消費の仕様以下で動作できるのでない限り）実現可能ではない。ソースノードに対する補助ゲートノードの逆バイアスを増加させることによって、しきい値電圧の絶対値を増加させることが可能である。図３７及び３８の実施形態において、第２ＦＥＴのしきい値電圧の絶対値を高くするほど、チャネルにおける反転は弱くなる。すなわち、第２ソースが恒久的に第１出力論理電位にバイアスされている場合、配線３８８８を備える補助ゲートノードを、配線８８２を備える第２ソースノードへ接続することは実際に有益である。
【０１４１】
図３〜８に相当する実施形態において、第１ＦＥＴにおけるしきい値電圧の絶対値（用語「しきい値電圧」をこれらの実施形態で利用する場合）は、ピンチオフ時のチャネル深さ（参考までに図２６の２６９５を参照のこと）と、（各ノードでの配線材料が同じであることは、配線が同様のフェルミ準位を構成すると仮定されている）ビルトイン電位を差し引いたソース−チャネル間の障壁電位（参考までに図２６の２５９３を参照のこと）との合計に実際には相当する。
【０１４２】
要約すると、第２ＦＥＴがバックゲートドーピングに相当する補助ゲートを備えるという事実は、第２チャネルが第２ゲートにより１つの側からのみ、すなわち上から制御され／制限されることを意味する。また、第２ＦＥＴの第２ゲートが外部ゲートのみに相当するという事実は、入力が第２入力論理電位で第２ソースノードが第１出力論理電位である場合に内部ノードが第１出力論理電位で固定されていないことを意味する。図３７及び３８に係る記述に基づけば、対応する半導体論理素子の動作は、第２ＦＥＴがエンハンスメント型トランジスタであり、第２ＦＥＴが表面チャネルと補助ゲートを備え、第２ＦＥＴのしきい値電圧が補助ゲートノードでの電位で調整され、入力が第２入力論理電位で第２ソースが第１出力論理電位の場合に内部ノードが第１出力論理電位で固定されていないことを例外にすると、図３〜８の半導体論理素子の動作と似ている。これらの例外を除いて、図２５〜３０に相当するＭＳＣＬ動作は、図３７及び３８の半導体論理素子にも当てはまり、すなわち、図３７及び３８の半導体論理素子は、ＭＳＣＬと互換性があることに留意されたい。
【０１４３】
図３７及び３８に係るＭＳＣＬ配置において、第２ＦＥＴがエンハンスメント型ＦＥＴである（第１及び第２ＦＥＴにおける温度及びバンドギャップ幅並びに第２ＦＥＴのしきい値電圧が許せば、第１ソース電位にバイアスされた第１ソースが実際には第１の論理電位にバイアスされた第１ゲートに対して順バイアスにもなりうる）ために、第１ソース電位は、第１の論理電位と同じとなりうることに留意するのは重要である。また、図３７及び３８の半導体論理素子の第１ＦＥＴは、第１ゲートとして互いに接続されているゲートとバックゲートドーピングを有する表面チャネル型ＣＩＳＦＥＴで置き換えることができないことにも理解されたい。なぜなら、充分に多量の正しい極性のゲート絶縁体電荷が存在するのでなければ、及び／又は、半導体の仕事関数と外部ゲートを形成する材料の仕事関数の差異が正しい極性で差異の大きさがバンドギャップと比べて充分に大きいのでなければ、チャネル深さは、満足できる程度に大きくなりえないためである。同様に、第２ＦＥＴが表面チャネル型ＣＩＳＦＥＴに相当する本発明の一実施形態において、外部ゲートとバックゲートドーピングを第２ゲートとして互いに接続することはできない。なぜなら、充分に多量の正しい極性のゲート絶縁体電荷が存在するのでなければ、及び／又は、半導体の仕事関数と外部ゲートを形成する材料の仕事関数の差異が正しい極性で差異の大きさがバンドギャップと比べて充分に大きいのでなければ、チャネル深さは、満足できる程度には大きくなりえないためである。
【０１４４】
以下、用語「変更された第２種のＣＣＩＳ論理」は、本発明の半導体論理素子及び本発明の相補的な半導体論理素子を備えた本発明の相補論理に対して利用され、
−  第１ＦＥＴ、第２ＦＥＴ、相補的な第１ＦＥＴ及び相補的な第２ＦＥＴがすべてＣＩＳＦＥＴであり、
−  第２ＦＥＴにおいて第２ゲートは外部ゲートに相当し、
−  相補的な第２ＦＥＴにおいて第２ゲートは外部ゲートに相当し、
−  半導体論理素子において、入力が第２入力論理電位で第２ソースが第１出力論理電位である場合に内部ノードが第１出力論理電位で固定されておらず、
−  相補半導体論理素子において、入力が相補的な第２入力論理電位で第２ソースが相補的な第１出力論理電位である場合に内部ノードが相補的な第１出力論理電位で固定されていない、本発明の相補論理に対して利用される。
【０１４５】
図３７及び３８の半導体論理素子並びにその相補半導体論理素子（相補半導体論理素子において、図３７、３８の半導体論理素子と比べて、第１型のドープ領域と第２型のドープ領域のドーピング型が入れ替え可能であり、第１入力論理電位と第２入力論理電位が入れ替え可能であり、第１出力論理電位と第２出力論理電位が入れ替え可能であり、加えて相補的な第１ソース電位が与えられている）は、内部ノードの固定がされていない変更された第２種のＣＣＩＳ論理を実現させる。
【０１４６】
第２ＦＥＴと相補的な第２ＦＥＴの両方が表面チャネル型ＦＥＴに相当する場合の変更された第２種のＣＣＩＳ論理の利点は、第２ＦＥＴの表面チャネル配置により多数の第２導電型の可動電荷キャリアを第２チャネルに相当する第２型の反転層に詰め込むことができることで、これは任意の「ドラッグアロング」平板キャパシタを含めた全体の「ドラッグアロング」容量が満足できる程度に小さい場合に高速な動作速度が得られることを意味する。第２ＦＥＴと相補的な第２ＦＥＴの両方が表面チャネル型ＦＥＴに相当する場合の変更された第２種のＣＣＩＳ論理の別の利益は、第２ＦＥＴにおけるゲート絶縁体の最も高い電界値が、第１出力論理電位と第２入力論理電位の間に同様の電位差がある従来のＣＣＩＳ論理におけるゲート絶縁体の最も高い電界値よりも常に小さくなることであり、そのため、第２ＦＥＴと相補的な第２ＦＥＴの両方が表面チャネル型ＦＥＴに相当する場合の変更された第２種のＣＣＩＳ論理においては対応する従来のＣＣＩＳ論理よりもゲート絶縁体をより薄くできる。
【０１４７】
第２ＦＥＴと相補的な第２ＦＥＴの両方が表面チャネル型ＦＥＴに相当する場合の変更された第２種のＣＣＩＳ論理において、薄いゲート絶縁層、高い動作電圧及び高速の組み合わせは同時に可能であることに留意するのは重要である。言い換えると、混合モードチップのアナログ部分に使用する高電圧（例えば３．３Ｖ又は５Ｖ）で高速な論理を生成するために、低電圧（例えば１．８Ｖ）でデジタルの従来のＣＣＩＳ論理に相当する表面チャネル型ＣＩＳＦＥＴの薄いゲート絶縁層を利用することができる。したがって、高速で低電圧かつ高電圧の論理の作成ができるようにしながら、異なるゲート絶縁体厚さを有する２つのゲート絶縁層を製造する必要はなく、これにより製造の複雑さとコストが大幅に低くなると共に、半導体デバイスの設計の複雑さが低減される。
【０１４８】
第２ＦＥＴと相補的な第２ＦＥＴの両方が表面チャネル型ＦＥＴに相当する場合の変更された第２種のＣＣＩＳ論理において、４つの異なるＦＥＴ、すなわち２つの反対の型の表面チャネル型ＦＥＴと２つの反対の型の埋め込みチャネル型ＦＥＴが必要となる。しかし、表面チャネル型の相補的な第２ＦＥＴは、第１ＦＥＴから第１導電型のチャネルドーピングを除去し、第１導電型のソースエクステンションドーピング及びドレインエクステンションドーピングを与えることにより実現可能である。同様に、相補的な第１ＦＥＴは、第２ＦＥＴから第２導電型のソースエクステンションドーピング及びドレインエクステンションドーピングを除去し、第２導電型のチャネルドーピングを与えることにより実現可能である。別のオプションは、表面チャネル型ＦＥＴ及び埋め込みチャネル型ＦＥＴにおいて単にソースエクステンションとドレインエクステンションの両方を使用することになるであろう。
【０１４９】
図３７及び３８の実施形態において、第１ＦＥＴは、例えば、以下の１つと交換可能であることに留意するのは重要である。
−  チャネルを少なくとも２つの側（特に上と下）から制限するゲートを備える空乏型接合電界効果トランジスタ、又は
−  ゲートがショットキーゲート及びバックゲートドーピングに相当する空乏型導体・半導体電界効果トランジスタ、又は
−入力が第１入力論理電位又は第２入力論理電位にバイアスされているか否かという事実とは関係なく、第２導電型の可動電荷キャリアの層が第１ＦＥＴの外部ゲートの下の絶縁体・半導体界面に形成されるようにバイアスされた補助ゲートに相当する外部ゲート及び第１ゲートの一部として機能し、第２導電型のバックゲートドーピング（さらに参考までに、図３１の実施形態を参照）とは反対側から第１チャネルを制御する第２導電型の可動電荷キャリアの前記層を備える、空乏型導体・絶縁体・半導体電界効果トランジスタ。
【０１５０】
図４０は、本発明の半導体論理素子の配置図に相当し、破線４０７１に沿った断面は、図３９で示される断面図に相当する。図３９及び４０は、図３７及び３８の表面チャネル型の第２型のＣＩＳＦＥＴに相当する第２ＦＥＴが、第２ソース７１２と第２ドレイン７１４の間に位置する第２導電型のチャネルドーピング７３２を組み込んだ第２型のＣＩＳＦＥＴで置換された半導体論理素子に相当する本発明の一実施形態を示す。言い換えると、図３９及び４０の実施形態において、第１ＦＥＴは、図３７及び３８の実施形態の第１ＦＥＴに相当する。すなわち、第１ＦＥＴは、外部ゲートとバックゲートドーピングが第１ゲートとして互いに接続されている埋め込みチャネル型の第１型のＣＩＳＦＥＴに相当する。図３９及び４０の半導体論理素子は、ＭＳＣＬと互換性がある。加えて、図３９及び４０の半導体論理素子並びにその相補半導体論理素子は、第２ＦＥＴ及び相補的な第２ＦＥＴにおいて第２ゲートが外部ゲートのみを備えるので、内部ノードの固定がされていない、変更された第２種のＣＣＩＳ論理を実現させる。
【０１５１】
図３９及び４０に係る本発明の一実施形態において、第２ＦＥＴがエンハンスメント型の第２型のチャネルドーピングを非常に少量有する第２型のＣＩＳＦＥＴに相当する場合、図３９及び４０の第２ＦＥＴの状況は、図３７及び３８の記述で検討された表面チャネル型ＣＩＳＦＥＴに実際には相当する。すなわち、対応するＭＳＣＬ配置において、第１ソース電位は、第１入力論理電位と同じとなりうる。さらに、第２ＦＥＴが温度、第２ＦＥＴのしきい値電圧及び第１ＦＥＴの半導体材料のバンドギャップ幅に依存するエンハンスメント型電界効果トランジスタであるＭＳＣＬにおいて、第１ソース電位が第１の論理電位と第２の論理電位の間となりうる（すなわち、第１の論理電位である第１ゲートは、第１ソース電位である第１ソースに対して順バイアスとなり、加えて第１ソース電位である内部ノードは、第１の論理電位である第２ソースに対して順バイアスとなる）。さらなる検討には、図８７Ｂ及び対応する記述も参照されたい。ＭＳＣＬ構成において第２ＦＥＴが空乏型電界効果トランジスタである場合は、非導通の第２チャネルを形成するため、第１又は第２の論理電位にバイアスされた第１ゲートは、第１ソース電位にバイアスされた第１ソースに対して逆バイアスでなければならない。すなわち、この場合は、第１ソース電位は、第１の論理電位と第２の論理電位の間にはなりえない。
【０１５２】
ＭＳＣＬと互換性がある図３９及び４０の実施形態に関し、補助ゲートが第２ソースと同電位であるときの第２ＦＥＴにおける第２導電型のチャネルドーピングの量が空乏型の埋め込みチャネル型ＣＩＳＦＥＴに相当する場合、及び、第１ソース電位が第１の論理電位に相当する場合、補助ゲートでの電位は、第２ＦＥＴをエンハンスメント型電界効果トランジスタに変換するために充分に大きな逆バイアスに調整されていなくてはならない。この場合、図３９及び４０の実施形態における第１ＦＥＴは、空乏型の第１型の電界効果トランジスタでなければならない。
【０１５３】
図３７及び３８に係る実施形態で既に説明したように、用語「しきい値電圧」は、補助ゲートでの電位がチャネルに影響を与える場合にチャネル深さの代わりに使われ、これは第２ＦＥＴがエンハンスメント型電界効果トランジスタで入力が第２入力論理電位である場合（すなわち、内部ノードが第２ソースに対して順バイアスである場合）である。
【０１５４】
図３９及び４０に相当する変更された第２種のＣＣＩＳ論理において、相補半導体論理素子からの第２導電型の相補的な第１ＦＥＴを、図３９及び４０の半導体論理素子の第２型の第２ＦＥＴとして利用することは可能である。ここでは、絶対値で小さな値の必要なしきい値電圧は、第２ソースノードに対して適度に大きな逆バイアスを補助ゲートノードに印加することによって実現される。したがって、図３９及び４０に相当する変更された第２種のＣＣＩＳ論理において、第１型のＣＩＳＦＥＴ１つと第２型のＣＩＳＦＥＴ１つのみが必要となる。
【０１５５】
図３９及び４０の実施形態において、入力が第２入力論理電位で第２ソースが第１出力論理電位である場合、第２ＦＥＴの第２チャネルは、第２導電型のチャネルドーピング７３２の、また、好ましくは第２導電型の可動電荷キャリアを組み込んだ蓄積層（以下、第２型の蓄積層）の、第２導電型の可動電荷キャリアを備える。実際には、第２チャネルの第２導電型のチャネルドーピングの量が少ないほど、第２型の蓄積層及び第２型のチャネルドーピングの両方に位置する第２導電型の可動電荷キャリアの総量は多くなる。第２導電型の可動電荷キャリアの総量が多いほど、半導体論理素子の動作は高速になる（すなわち、出力の総容量が速く充填される）。しかし、この量は、図３９及び４０の実施形態においては図３７及び３８の実施形態（第２型の反転層のみに第２導電型の可動電荷キャリアを備える）においてよりも少なく、ひいては図３９及び４０の実施形態は、図３７及び３８のものよりも低速になる。
【０１５６】
また、図３９及び４０の半導体論理素子は、入力が第１入力論理電位である場合（すなわち、第２チャネルが非導通である場合）に、第２ゲートの一部である外部ゲート７２６の下に第１導電型の可動電荷キャリアを備える反転層（以下、第１型の反転層）が存在するように構成することができる。
【０１５７】
図３７〜４０の半導体論理素子に関し、導通状態では第１導電型のチャネルドーピング７３１（第１ソースと第１ドレインの間に位置する）に存在する第１導電型の可動電荷キャリアは、第２型の反転層又は第２型の蓄積層を備える第２チャネルにある第２導電型の可動電荷キャリアよりも少ない、ということにも留意されたい。言い換えると、この場合、図３７〜４０の第２ＦＥＴは、導通段階ではおそらくはるかに導電性が良くなり、したがって第１ＦＥＴよりも高速である。しかし、これは、第２ＦＥＴの最大コンダクタンスが第１ＦＥＴの最大コンダクタンスよりもはるかに重要であるため、動作速度にはほぼ関係しない。これは、より多くの電流が第１ＦＥＴよりも第２ＦＥＴを通る（数十の内部ノードが第２ＦＥＴを通して充填されるのに対して、１つの内部ノードの容量のみが第１チャネルを通って充填される）という事実による。他に観察されるのは、変更された第２種のＣＣＩＳ論理に相当する図３７〜４０の固定されない半導体論理素子は、変更された第１種のＣＣＩＳ論理に相当する図７及び８の固定される半導体論理素子よりも高速であるにも関わらず、図３７〜４０の半導体論理素子は、図７及び８の半導体論理素子よりも厚いゲート絶縁層がおそらく必要になるという不利益を有していることである。
【０１５８】
これまで示された図３〜８及び図３７〜４０に係る半導体論理素子は、ＳＯＩアーキテクチャに基づいている。ＳＯＩアーキテクチャは論理ＩＣの観点では有益であるが、製造のコストを増加させ、厚い半導体基板が必要となるいくつかのアナログ用途では不要な場合がある。図２１及び２２は、半導体論理素子が厚い半導体基板１００の上に形成された本発明の一実施形態を示す。図２１及び２２において、左側の第１ＦＥＴは、第１型の空乏型の埋め込みチャネル型ＣＩＳＦＥＴである。右側の第２ＦＥＴは、図３７及び３８の実施形態における第２ＦＥＴと同様に動作する第２型の表面チャネル型ＣＩＳＦＥＴである。第１ＦＥＴと第２ＦＥＴの両方とも補助ゲートを備える。
【０１５９】
図２１及び２２において、第１ＦＥＴの第１補助ゲートは、第２導電型のバックゲートドーピング２１４７と第２導電型のコンタクトドーピング２２１７を備える。第１補助ゲートノードは、第１補助ゲートと関連配線２２８７を備える。同様に、第２ＦＥＴの第２補助ゲートは、第１導電型のバックゲートドーピング２１４８と第２導電型のコンタクトドーピング２２１８を備える。第２補助ゲートノードは、第２補助ゲートと関連配線２２８８を備える。第１ゲートは、外部ゲート７２５を備え、第１ゲートノードは、第１ゲートと関連配線２２８５を備える。第２ゲートは、外部ゲート７２６を備える。内部ノードは、第１ドレイン７１３、第２ゲート及び関連配線２２８３を備える。入力と内部ノードの間には、任意の「ドラッグアロング」平板キャパシタ２２９０が存在する。第１ゲートは第１チャネルドーピング７３１を上から制御／制限し、第１補助ゲートは第１チャネルを下から制御／制限し、第２ゲートは（表面チャネルである）第２チャネル２１３２を上から制御／制限し、第２補助ゲートは第２チャネルを下から制御／制限する。第１チャネルドーピング７３１は、第１導電型の第１ソースドーピング７１１と第１導電型の第１ドレインドーピング７１３の間に位置している。表面チャネルに相当する第２チャネル２１３２は、第２導電型の第２ソースドーピング７１２と第２導電型の第２ドレインドーピング７１４の間に位置している。
【０１６０】
次に、図２１及び２２の半導体論理素子がＭＳＣＬと互換性があり、半導体論理素子の第１導電型がｐ型である場合を考える。第１入力論理電位と第１出力論理電位が０Ｖの場合、第２入力論理電位と第２出力論理電位が５Ｖの場合、及び、第１ソース電位が−１Ｖの場合は、第１補助ゲートノードは、例えば５Ｖ（又は６Ｖ）に接続することができて、第２補助ゲートノードは、例えば０Ｖ（又は−１Ｖ）に接続することができる。その結果、相補半導体論理素子において、第１入力論理電位と第１出力論理電位は５Ｖとなり、第２入力論理電位と第２出力論理電位は０Ｖとなり、ｎ型の第１ソースドーピングにおいて第１ソース電位は６Ｖとなる。相補半導体論理素子において、相補的な第１補助ゲートノード（相補的な第１補助ゲートは第１導電型である）は、０Ｖ（又は−１Ｖ）に接続することができて、相補的な第２補助ゲートノード（相補的な第２補助ゲートは第２導電型である）は、例えば５Ｖ（又は６Ｖ）に接続することができる。基板１００がｐ型の場合、基板は例えば０Ｖ（又は−１Ｖ）に接続することができ、ｎ型の場合、例えば５Ｖ（又は６Ｖ）に接続することができる。
【０１６１】
図２１及び２２の半導体論理素子並びにその相補半導体論理素子は、半導体論理素子と相補半導体論理素子は固定されないタイプであるので、変更された第２種のＣＣＩＳ論理を実現させる。図２１及び２２に示す配置の欠点は、第１及び第２ゲートがチャネルを１つの側からのみ制御／制限するので、第１ゲート及び第２ゲートでの電位がチャネル電位に対してより少ない影響を有し、ひいては第１入力論理電位及び第２入力論理電位の間、及び、第１出力論理電位と第１ソース電位の間により大きな差が使用されなければならないことである。言い換えると、ゲート絶縁層における最大電界値は、より厚いゲート絶縁層を用いてこの効果が補償されない限り、チャネルが少なくとも２つの方向から制御／制限されている場合と比べて高くなる。図２１及び２２の半導体論理素子において、半導体基板１００が適切なドーピング濃度を有している場合、基板と同一の導電型である補助ゲートのバックゲートドーピングとコンタクトドーピング及び対応する補助ゲートノードを除去することができることに留意されたい。しかし、追加的な補助ゲートは、下部の基板ドーピングを利用できる可能性があり、それにより図２１及び２２に係る変更された第２種のＣＣＩＳ論理の設計のためにより柔軟性を与え、同じチップへ低電圧である従来のＣＣＩＳ論理を統合することを容易にする。
【０１６２】
図２１及び２２の実施形態において、第１及び第２のＣＩＳＦＥＴを絶縁するために補助ゲートに相当するバックゲートドーピング２１４７及び２１４８が必要になる。すなわち、バックゲートドーピング２１４７及び２１４８がＳＯＩ層とトレンチの代替となるため、チャネルを上及び下から制限するゲートを使うことはできない。「ラップアラウンド」型のＣＩＳゲート又はｆｉｎＦＥＴゲート（図８２Ａ、８２Ｂ、８３Ａ及び８３Ｂを参照）を使用すれば、チャネルをより良く制御できるが、これは図２１及び２２の平面型ＣＩＳゲート配置よりも実現がずっと難しい。加えて、図２１及び２２の実施形態において、しきい値電圧（用語「しきい値電圧」は、補助ゲートでの電位がチャネルへ影響を与える限り、チャネル深さの代わりに利用される）を調整するために補助ゲートノード電位を使用することはできない。ＳＯＩ構造に作られていない半導体論理素子において、チャネルへの制御は、チャネルを少なくとも２つの側から制限するゲートを利用することで改善されることができ、これにより図２１及び２２の実施形態よりも薄いゲート絶縁層が使用できる。しかしこの場合、必要とされる絶縁を提供するために２つの深いウェルドーピングが必要となる。ＭＳＣＬ及び変更された第１種のＣＣＩＳ論理へ適用できる本発明のこのような２つの実施形態が図１７〜２０に示されている。
【０１６３】
図１７は半導体論理素子が更なる絶縁ウェルドーピングを備える場合の本発明の一実施形態の断面図を示し、図１８はその配置図を示す。図１７において、すべての実施形態のように第１ＦＥＴが左側、第２ＦＥＴが右側となっている。図１７及び１８において、（第１ゲートに属する）第２導電型のバックゲートドーピング７４５を取り囲む第１導電型の第１の絶縁ウェルドーピング９５９が存在する。これに対応して、第２導電型の第２の絶縁ウェルドーピング９５０が（第２ゲートに属する）第１導電型のバックゲートドーピング７４６を取り囲んでいる。第１の絶縁ノードは第１の絶縁ウェルドーピング、第１導電型の第１のコンタクトドーピング１０１９及び関連配線１０８９を備える。同様に、第２の絶縁ノードは、第２の絶縁ウェルドーピング、第２導電型の第２のコンタクトドーピング１０１０及び関連配線１０８０を備える。図１８において、破線１８７１に沿った断面は図１７に相当する。
【０１６４】
ＳＯＩとトレンチ絶縁を有するという差異を除けば、ウェル絶縁と比べて、図７及び８の半導体論理素子並びにその動作は、図１７及び１８の半導体論理素子の動作と似ている。第１導電型がｐ型の場合、ｐ型絶縁ウェルドーピングを備える第１の絶縁ノード１０８９は、例えば０Ｖ（又は−１Ｖ）に接続することができ、ｎ型絶縁ウェルドーピングを備える第２の絶縁ノード１０８０は、例えば５Ｖ（又は６Ｖ）に接続することができる。同様に相補半導体論理素子において、ｎ型絶縁ウェルドーピングを備える相補的な第１の絶縁ノードは、例えば５Ｖ（又は６Ｖ）に接続することができ、ｐ型絶縁ウェルドーピングを備える相補的な第２の絶縁ノードは、例えば０Ｖ（又は−１Ｖ）に接続することができる。
【０１６５】
図１７及び１８の半導体論理素子において、半導体基板１００が適切なドーピング濃度を有している場合、基板と同一の導電型である絶縁ウェルドーピングを除去することができることに留意されたい。しかし、追加的な絶縁ウェルドーピングは、下部の基板ドーピングを利用できる可能性があり、それにより変更された第１種のＣＣＩＳ論理の設計のためにより柔軟性を与え、同じチップへ低電圧である従来のＣＣＩＳ論理を統合することを容易にする。
【０１６６】
図１９は第１導電型のバックゲートドーピング７４６が第２導電型のバックゲートドーピング１１４５で取り囲まれ、第２導電型のバックゲートドーピングがさらに第１導電型の分離ウェル１１５９によって取り囲まれている場合の半導体論理素子に相当する本発明の一実施形態の断面図を示し、図２０はその配置図を示す。言い換えると、左側に位置する第１ＦＥＴの第１ゲートは、実際には右側に位置する第２ＦＥＴの下に達している。絶縁ノードは、第１導電型の絶縁ウェルドーピング１１５９、第１導電型のコンタクトドーピング１２１９及び関連配線１２８９を備える。第１ゲートは、バックゲートドーピング１１４５、第２導電型のコンタクトドーピング１２１５及び外部ゲート７２５を備える。第２ゲートは、バックゲートドーピング７４６、第１導電型のコンタクトドーピング７１６及び外部ゲート７２６を備える。入力は、第１ゲートと関連配線２０８５を備える。内部ノードは、第１ドレイン７１３、第２ゲート及び関連配線８８３を備える。第１導電型の第１チャネルドーピング７３１は、第１導電型の第１ソースドーピング７１１と第１導電型の第１ドレインドーピング７１３の間に位置している。第２導電型の第２チャネルドーピング７３２は、第２導電型の第２ソースドーピング７１２と第２導電型の第２ドレインドーピング７１４の間に位置している。任意の「ドラッグアロング」平板キャパシタ２０９０は、入力と内部ノードの間に接続されている。破線２０７１に沿った断面は、図１９に対応している。
【０１６７】
図１９及び２０の半導体論理素子は、ＭＳＣＬ及び変更された第１種のＣＣＩＳ論理に適用できる。バックゲートドーピング７４６をバックゲートドーピング１１４５で取り囲む配置が可能である理由が、第１入力論理電位である第１ゲートが第１ソース電位である第１ソースに対して順バイアスではない場合に、これらのバックゲートドーピングが互いに対して決して順バイアスにならないという事実によることに留意するのは重要である。図１９及び２０の半導体論理素子又は逆の極性でドープされた相補半導体論理素子において、絶縁ウェルドーピングが半導体基板１００と同一の導電型である場合、及び、基板が適切なドーピング濃度を有している場合は、絶縁ウェルドーピングと対応する絶縁ノードを除去することができることにも留意されたい。しかし、追加的な絶縁ウェルドーピングは、下部の基板ドーピングを利用できる可能性があり、それにより変更された第１種のＣＣＩＳ論理の設計のためにより柔軟性を与え、同じチップへ低電圧である従来のＣＣＩＳ論理を統合することを容易にする。
【０１６８】
図１７及び１８の半導体論理素子と比べて図１９及び２０の半導体論理素子の利益は、より少ない領域を必要とすることである。別の利益は、入力と内部ノードの間に（すなわち、第１ゲートと第２ゲートの間に）比較的大きな容量がもともと存在しているため、別の任意の「ドラッグアロング」平板キャパシタの必要性が低くなることである。別の平板キャパシタの除外は、製造を簡素化し、製造コストを削減する。
【０１６９】
図１０は半導体論理素子の配置図に相当する本発明の一実施形態を示し、図９は図１０の破線１０７１に沿った半導体論理素子の断面図を示す。図９及び１０の半導体論理素子は、図３及び４の横型の「ラップアラウンド」型の埋め込みチャネル型の空乏型ＪＦＥＴの配置、並びに図１７及び１８により説明した絶縁ウェルドーピング９５０及び９５９に基づいている。すなわち、第１及び第２ゲートは、絶縁ウェルドーピングによりカプセル化されている。図９及び１０の半導体論理素子の動作原理は、図３及び４の半導体論理素子の動作原理と同じである。これは、図９及び１０の実施形態が図２５〜３０により示されたようにＭＳＣＬと互換性があることを意味する。図９及び１０の半導体論理素子は、またＣＳ論理と互換性がある。
【０１７０】
図１２は半導体論理素子の配置図に相当する本発明の一実施形態を示し、図１１は図１２の破線１２７１に沿った半導体論理素子の断面図を示す。図１１及び１２の半導体論理素子は、図３及び４の横型の「ラップアラウンド」ゲートＪＦＥＴの配置、第２導電型の下部のゲートドーピング１１４５内の第１導電型の下部のゲートドーピング３４６のカプセル化、並びに図１９及び２０により説明した絶縁ウェルドーピング１１５９の適用に基づいている。第１ゲートは、第２導電型の下部のゲートドーピング１１４５、第２導電型の上部のゲートドーピング３２５及び第２導電型のコンタクトドーピング１２１５を備える。第２ゲートは、第１導電型の下部のゲートドーピング３４６、第１導電型の上部のゲートドーピング３２６及び第１導電型のコンタクトドーピング４１６を備える。入力は、第１ゲートと関連配線１２８５を備える。内部ノードは、第１導電型の第１ドレインドーピング３１３、第１導電型の第２ゲート及び関連配線４８３を備える。第１導電型の第１チャネルドーピング３３１は、第１導電型の第１ソースドーピング３１１と第１導電型の第１ドレインドーピング３１３の間に位置している。第２導電型の第２チャネルドーピング３３２は、第２導電型の第２ソースドーピング３１２と第２導電型の第２ドレインドーピング３１４の間に位置している。入力と内部ノードの間には任意の「ドラッグアロング」平板キャパシタ１２９０が存在する。
【０１７１】
図１１及び１２の半導体論理素子の動作原理は、図３及び４の半導体論理素子の動作原理と非常に似ており、図２５〜３０で示された線に沿ってＭＳＣＬと互換性がある。また、図１１及び１２の半導体論理素子は、ＣＳ論理と互換性がある。
【０１７２】
図１４は半導体論理素子の配置図に相当する本発明の一実施形態を示し、図１３は図１４の破線１４７１に沿った半導体論理素子の断面図を示す。図１３及び１４の半導体論理素子は、図５及び６の縦型の「ラップアラウンド」ゲートＪＦＥＴの配置、並びに図１７及び１８により説明した絶縁ウェルドーピング９５０及び９５９に基づいており、唯一の例外は、ウェルドーピング９５０及び９５９が第１及び第２ドレインを取り囲んでいること、及び、バックゲートドーピングが第１及び第２ゲートの一部ではないことである。図１３及び１４の半導体論理素子の動作原理は、図５及び６の半導体論理素子の動作原理と同じである。図１３及び１４に係る半導体論理素子は、ＭＳＣＬ及びＣＳ論理と互換性がある。
【０１７３】
図１６は半導体論理素子の配置図に相当する本発明の一実施形態を示し、図１５は図１６の破線１６７１に沿った半導体論理素子の断面図を示す。第１ドレインは、第１導電型のドレインドーピング１５４３と第１導電型のコンタクトドーピング１６１３を備える。第２ドレインは、第２導電型のドレインドーピング５４４と第２導電型のコンタクトドーピング１６１４を備える。図１５及び１６の半導体論理素子は、図５及び６の縦型の「ラップアラウンド」ゲートＪＦＥＴの配置、第１導電型のドレインドーピング１５４３内の第２ドレインのカプセル化、並びに図１９及び２０により説明した線に沿った第１導電型の絶縁ウェルドーピング１１５９の適用に基づいている。内部ノードは、第１ドレイン、第２ゲート及び関連配線１６８３を備える。内部ノードと入力の間には任意の「ドラッグアロング」平板キャパシタ１６９０が存在する。図１５及び１６の半導体論理素子の動作原理は、図５及び６の半導体論理素子の動作原理と非常に似ている。図１５及び１６の半導体論理素子は、ＭＳＣＬ及びＣＳ論理と互換性がある。
【０１７４】
図４２は半導体論理素子の配置図に相当する本発明の一実施形態を示し、図４１は図４２の破線４２７１に沿った半導体論理素子の断面図を示す。図４１及び４２は、第１導電型の第１ドレインと第１導電型の第２ゲートが融合されて１つのエンティティとなって内部ノードを形成し、第１導電型のドープ領域を備えている場合の、図１１及び１２の半導体論理素子をわずかに変更したものに相当する。前記の第１導電型のドープ領域は、第２チャネルを上から制御／制限する第１導電型のドーピング３２６及び第２チャネルを下から制御／制限する第１導電型のドーピング４１４６を備える。この内部ノードの配置は、第１ドレインと第２ゲートが別々のドープ領域に形成されているわけではないため、第１ドレインと第２ゲートにともに接触するような配線が必要ないことを意味している。異なる内部ノードの配置にもかかわらず、図４１及び４２の半導体論理素子は、図１１及び１２の半導体論理素子と同じように動作し、ＭＳＣＬ及びＣＳ論理に互換性がある。
【０１７５】
図４１及び４２において、内部ノードは、任意の第１導電型のコンタクトドーピング４１１６と任意の配線４２８６を備えることができる。任意の配線は、任意の「ドラッグアロング」平板キャパシタ４２９０が内部ノードと入力の間で利用されている場合に必要となる。
【０１７６】
図４４は半導体論理素子の配置図に相当する本発明の一実施形態を示し、図４３は図４４の破線４４７１に沿った半導体論理素子の断面図を示す。図４３及び４４は、第１導電型の第１ドレインと第１導電型の第２ゲートが融合されて１つのエンティティとなって内部ノードを形成し、第１導電型のドープ領域を備えている場合の、図１５及び１６の半導体論理素子をわずかに変更したものに相当する。前記の第１導電型のドープ領域は、第１導電型のドレインドーピング４３４３及び第１導電型のゲートドーピング５２６を備える（図４３において、ドレインドーピング４３４３は第１ドレインと考えられ、ゲートドーピング５２６は第２ゲートと考えられる）。この内部ノードの配置は、第１ドレインと第２ゲートが別々のドープ領域に形成されているわけではないため、第１ドレインと第２ゲートにともに接触するような配線が必要ないことを意味している。異なる内部ノードの配置にもかかわらず、図４３及び４４の半導体論理素子は、図１５及び１６の半導体論理素子と同じように動作する。
【０１７７】
図４３及び４４において、内部ノードは、任意の第１導電型のコンタクトドーピング４４１６と任意の配線４４８６を備えることができる。任意の配線は、任意の「ドラッグアロング」平板キャパシタ４４９０が内部ノードと入力の間で利用されている場合に必要となる。図４３及び４４の半導体論理素子は、ＭＳＣＬ及びＣＳ論理と互換性がある。
【０１７８】
図４６は半導体論理素子の配置図に相当する本発明の一実施形態を示し、図４５は図４６の破線４６７１に沿った半導体論理素子の断面図を示す。図４５及び４６は、第１導電型の第１ドレインと第２ゲートの第１導電型の第２のバックゲートドーピングが融合されて１つのエンティティとなって、第１導電型のドープ領域を備えている場合の、図１９及び２０の半導体論理素子をわずかに変更したものに相当する。前記の第１導電型のドープ領域は、第１導電型のウェルドーピング４５４６と第１導電型のコンタクトドーピング４５１６を備え、これらは両方とも、第１ドレイン及び第２ゲートの一部として機能する。内部ノードは、ウェルドーピング４５４６、コンタクトドーピング４５１６、外部ゲート７２６及び関連配線４６８３を備える。異なる内部ノードの配置にもかかわらず、図４３及び４４の半導体論理素子は、図１９及び２０の半導体論理素子と同じように動作する。内部ノードと入力の間には任意の「ドラッグアロング」平板キャパシタ４２９０が存在する。図４５及び４６に係る半導体論理素子は、ＭＳＣＬ及び変更された第１種のＣＣＩＳ論理に適用できる。
【０１７９】
図４７は、図４１及び４２の分離ウェルドーピングがＳＯＩ構造とトレンチで置き換えられた場合の半導体論理素子の断面図に相当する本発明の一実施形態を示す。その他の点では、図４７の半導体論理素子の動作は、図４１及び４２の半導体論理素子の動作と似ている。特に、第１の下部のゲートドーピング３４５と第１の上部のゲートドーピング３２５は、（第１ソースと第１ドレインの間に位置する）第１チャネルドーピング３３１を少なくとも３つの異なる側から取り囲む１つの第２導電型のドープ領域を形成する。同様に、第２の下部のゲートドーピング３４６と第２の上部のゲートドーピング３２６は、（第２ソースと第２ドレインの間に位置する）第２チャネルドーピング３３２を少なくとも３つの異なる側から取り囲む１つの第１導電型のドープ領域を形成する。図４７に係る半導体論理素子は、ＭＳＣＬ及びＣＳ論理と互換性がある。
【０１８０】
図４８は、図４３及び４４の分離ウェルドーピングがＳＯＩ構造とトレンチで置き換えられた場合の半導体論理素子の断面図に相当する本発明の一実施形態を示す。その他の点では、図４８の半導体論理素子の動作は、図４３及び４４の半導体論理素子の動作と似ている。図４８に係る半導体論理素子は、ＭＳＣＬ及びＣＳ論理と互換性がある。
【０１８１】
図４９は、図４５及び４６の分離ウェルがＳＯＩ構造とトレンチで置き換えられた場合の半導体論理素子の断面図に本発明の一実施形態を示す。さらに、図４９の半導体論理素子は、第１補助ゲートと第２補助ゲートを備える。図４９の半導体論理素子において、第１ドレインと第２ゲートが融合されて１つのエンティティとなって内部ノードを形成し、第１導電型のドープ領域を備えている。前記の第１導電型のドープ領域は、第１ドレイン及び第２ドレインの両方として機能する第１導電型のドーピング４９４６及び任意の第１導電型のコンタクトドーピング４９１６を備える。第１補助ゲートは第１の外部ゲート４９２７を備え、第２補助ゲートは第２の外部ゲート４９２８を備える。
【０１８２】
第１補助ゲートと関連配線を備える第１補助ゲートノードは、入力（すなわち第１ゲート）が第１入力論理電位又は第２入力論理電位であるかという事実にかかわらず、第２型の反転層が第１の外部ゲート４９２７の下の半導体・絶縁体界面に形成されるようにバイアスされているのが好ましい。第２型の反転層の形成が、禁制帯に位置する界面状態に相当する第２導電型の可動電荷キャリアの第２型の層（以下、第２型のピン止め層と称する）の形成によって阻害されている場合は、第１補助ゲートノードは、入力が第１入力論理電位又は第２入力論理電位であるかという事実にかかわらず、第２型のピン止め層が第１の外部ゲート４９２７の下で形成されるようにバイアスされているのが好ましい。第２型のピン止め層の擬フェルミ準位は、第２型のバックゲートドーピングの擬フェルミ準位と同電位となり、したがって前述のバイアス構成において、ゲートとピン止め層が、入力が第１入力論理電位又は第２入力論理電位であるかという事実にかかわらず、同電位となる。いずれの場合も、第１補助ゲートノードは、第１ソースに対して第２入力論理電位よりも充分に大きな逆バイアスでバイアスされていなければならない。この条件が満たされる場合、第１ゲートは、第２導電型のバックゲートドーピング４９４５、対応する第２導電型のコンタクトドーピング７１５及び第１の外部ゲート４９２７の下に位置する前述の第２型の反転層又は第２型のピン止め層を備える。この第２型の反転層又は第２型のピン止め層は、（第１導電型のチャネルドーピング７３１で形成される）第１チャネルを上から制御／制限し、バックゲートドーピング４９４５は、第１チャネルを下から制御／制限する。しかし、第２導電型の第１のバックゲートドーピング４９４５及び第２型の反転層又は第２型のピン止め層は互いに電気的に接触していなければならず、これは図５１、５５及び９９の左側の第１ＦＥＴにおいて第１のバックゲートドーピングが第１導電型のチャネルドーピングを少なくとも一つの水平方向から囲んでいる場合に可能となる、ということが認識されていなければいけない。また、ピン止め層に存在する電荷キャリアと併用される用語「可動の」は、時間的尺度、ピン止め層の電荷キャリアのエネルギー状態の深さ及び温度に関連している、ということにも留意されたい。
【０１８３】
第２補助ゲートと関連配線を備える第２補助ゲートノードは、入力が第１入力論理電位又は第２入力論理電位であるかという事実にかかわらず、第１型の反転層又は第１型のピン止め層が第２の外部ゲート４９２８の下の半導体・絶縁体界面に形成されるようにバイアスされているのが好ましい。この条件が満たされる場合、第２ゲートは、第１導電型のドーピング４９４６及び第２の外部ゲート４９２８の下に位置する前述の第１型の反転層又は第１型のピン止め層を備える。この第１型の反転層又は第１型のピン止め層は、（第２導電型のチャネルドーピング７３２で形成される）第２チャネルを上から制御／制限し、第１導電型のドーピング４９４６は、第２チャネルを下から制御／制限する。しかし、第１導電型の第２のバックゲートドーピング４９４６及び第１型の反転層又は第１型のピン止め層は、互いに電気的に接触していなければならず、これは（図９９の右側の第２ＦＥＴのように）第２のバックゲートドーピングが第１導電型のチャネルドーピングをやはり少なくとも一つの側から囲んでいる場合に可能となる、ということが認識されていなければいけない。
【０１８４】
界面が常に（バックゲートドーピングを備える）対応するゲート（以下、ロック層と称する）に対して一定のバイアスでロックされている場合、補助ゲートに相当する外部ゲートは実際には必要ない。この場合でも、両チャネルがロック層により上から、バックゲートドーピング４９４５又は４９４６により下から制限される。
【０１８５】
図４９において、内部ノードと入力の間の任意の「ドラッグアロング」平板キャパシタを利用することが望まれる場合、内部ノードは、任意の第１導電型のコンタクトドーピング４９１６及び任意の配線を備えることができる。しかし、図４９の半導体論理素子は、（補助ゲートとして機能する外部ゲートに相当する）ＣＩＳ構造を備えるが、内部ノード内で配線は必須ではなく、第２チャネルがなおも少なくとも２つの側から制御／制限されることに留意するのは重要である。図４９に係る半導体論理素子は、ＭＳＣＬ及び第１種のＣＣＩＳ論理と互換性がある。図４９に示す本発明の実施形態の利益は、第１及び第２ＦＥＴのいずれにおいても、界面がゲートの電位に関わらず（反転、ピン止め又はロック層の形成により）対応するゲートに対して一定のバイアスで固定されているという事実によって、絶縁体電荷、ｋ値及び厚さを考慮するゲート絶縁層での変動の影響が除外できるために、両チャネルを非常に正確に制御できるということである。図３１の半導体論理素子の記述において、図４９の外部ゲートの配置がより厳密に説明されており、利点はより強調され、別の動作条件が紹介されている。
【０１８６】
図３１は、外部ゲート７２５及び７２６が外部ゲート３１２７及び３１２８により置換されたことを除いて、破線３１７１に沿った半導体論理素子の断面図が図１７に相当する場合の、半導体論理素子の配置図に相当する本発明の一実施形態を示す。図３１において、第１補助ゲートノードは、第１補助ゲートとして機能する第１の外部ゲート３１２７と配線３１８７を備える。同様に、第２補助ゲートノードは、第２補助ゲートとして機能する第２の外部ゲート３１２８と配線３１８８を備える。第１ゲートは、第２導電型のバックゲートドーピング７４５と第２導電型のコンタクトドーピング７１５を備える。第１ゲートノード（すなわち入力）は、第１ゲートと関連配線３１８５を備える。第２ゲートは、第１導電型のバックゲートドーピング７４６と第１導電型のコンタクトドーピング７１６を備える。内部ノードは、第１導電型の第１ドレイン７１３、第２ゲート及び関連配線３１８３を備える。第１導電型の第１チャネルドーピング７３１は、第１導電型の第１ソースドーピング７１１と第１導電型の第１ドレインドーピング７１３の間に位置している。第２導電型の第２チャネルドーピング７３２は、第２導電型の第２ソースドーピング７１２と第２導電型の第２ドレインドーピング７１４の間に位置している。第１ゲートノードと内部ノードの間には任意の「ドラッグアロング」平板キャパシタ３１９０が存在する。
【０１８７】
図３１の半導体論理素子において、第１入力論理電位又は第２入力論理電位のいずれかが入力に印加されているかという事実にかかわらず、外部ゲート３１２７の下の半導体・絶縁体界面に第２型の反転層又は第２型のピン止め層を作るために、第１補助ゲートノードは、第１ソースノード（第１ソース電位にバイアスされている）に対する、第２入力論理電位よりも充分に大きい逆バイアスにバイアスされることが可能である。同様に、第１入力論理電位又は第２入力論理電位のいずれかが入力に印加されているかという事実にかかわらず、第２の外部ゲート３１２８の下の半導体・絶縁体界面に第１型の反転層又は第１型のピン止め層を作るために、第２補助ゲートノードは、第２ソースノード（第１出力論理電位にバイアスされている）に対する、第１ソース電位よりも充分に大きい逆バイアスにバイアスされることが可能である。
【０１８８】
前述のバイアススキームでは、第１ＦＥＴにおける第２型の反転層又は第２型のピン止め層の電位は、第１ゲート電位（配線を介して第１入力論理電位又は第２入力論理電位に結合される）に相当し、第２ＦＥＴにおける第１型の反転層又は第１型のピン止め層の電位は、第２ゲート（固定が原因で、図３１の実施形態で第１ソース電位又は第１出力論理電位にバイアスされている内部ノードの一部である）の電位に相当するということに留意されたい。その結果、前述のバイアススキームでは、第１ゲートは、第１補助ゲートの下に第２型の反転層又は第２型のピン止め層も備え、これは第１チャネルが少なくとも２つの側から（第２型の反転又はピン止め層により上から、かつ、第２導電型のバックゲートドーピング７４５により下から）第１ゲートによって制御／制限されていることを意味する。同様に、前述のバイアススキームでは、第２ゲートは、第２補助ゲートの下に第１型の反転層又は第１型のピン止め層も備え、これは第２チャネルが少なくとも２つの側から（第１型の反転又はピン止め層により上から、かつ、第１導電型のバックゲートドーピング７４６により下から）第２ゲートによって制御／制限されていることを意味する。
【０１８９】
前述のバイアススキームでは、補助ゲートの電位は、反転層によって又はピン止め層によってチャネルがスクリーニングされる限り、チャネルに影響を与えることはなく、したがって用語「チャネル深さ」は、この文脈で用いられる（界面にロック層がある場合、補助ゲートは必要なく、ロック層がゲートの一部として機能を果たすこととなり、用語「チャネル深さ」が用いられうる）。前述のバイアススキームの有益な特性は、チャネル深さはチャネルドープ層（７３１、７３２）のドーピング構成にのみ依存すること、チャネル深さは常に、（反転層及び／又はピン止め層が存在している限り）絶縁体のｋ値、絶縁体電荷の量及び絶縁体の厚さの変動から独立していることであり、これはＣＩＳＦＥＴベースの従来のＣＣＩＳ半導体論理素子における場合と異なる。この事実は、図１及び２の従来のＣＩＳＦＥＴベースの半導体論理素子におけるしきい値電圧に対する制御レベルよりも、図３１の変更されたＣＩＳＦＥＴベースの半導体論理素子におけるチャネル深さのより正確な制御を可能にする。バイアススキームのさらなる利益は、従来のＣＩＳＦＥＴベースの半導体論理素子において、外部ゲートの下には容量を最大化するために特異なｈｉｇｈ−ｋ絶縁体材料が好ましいが、ｈｉｇｈ−ｋ絶縁体材料は製造を複雑化するのに対し、補助ゲートの下には容量を低減するためにｌｏｗ−ｋ絶縁体が好ましいことである。バイアススキームの別の利益は、製造を容易にする（より低温を利用してサーマルバジェットを軽減することが可能である）低品質のゲート絶縁層を利用できることである。バイアススキームのさらに別の利益は、ゲート絶縁層における放射線による損傷（例えば、絶縁体電荷の増加）が、デバイス動作に影響しないことである。
【０１９０】
図３１の半導体論理素子は、ＭＳＣＬ及び変更された第１種のＣＣＩＳ論理に適用できる（後者は、内部ノードの固定による）。前述に基づけば、図３１による変更された第１種のＣＣＩＳ論理は、デバイス動作に影響することなく、極めて大量の放射線損傷に耐えることが可能である（例えば、チャネル深さは変化せず、したがって第１ＦＥＴ又は第２ＦＥＴのいずれかにおけるしきい値電圧のシフトはないこととなる）。しかしながら、図３１による変更された第１種のＣＣＩＳ論理の耐放射性は、先に紹介したＣＳ論理におけるほど良好でない。
【０１９１】
第１入力論理電位から第２入力論理電位までの第１ゲートノード（すなわち、入力）の全動作範囲にわたって、第２型の反転層又は第２型のピン止め層が存在しないように、第１補助ゲートノードをバイアスする場合、そのとき第１ゲートノードは、第１の外部ゲート３１２７の下に第２型の反転層又は第２型のピン止め層が存在しない場合の電位での第１チャネルに対してさらに乏しい制御を有する。この場合、第１補助ゲートの下に第２型の反転層又は第２型のピン止め層が存在しない場合、動作範囲にわたって、用語「チャネル深さ」の代わりに用語「しきい値電圧」が、第１チャネルに対して用いられる。乏しい制御となる理由は、第２型の反転層又は第２型のピン止め層がもはや存在しない場合に、第１ゲートは、第１チャネルを上からもはや制御／制限しないからである。さらに、第１ソース電位から第１出力論理電位までの内部ノードの全動作範囲にわたって、第１型の反転層又は第１型のピン止め層が存在しないように、第２補助ゲートノードをバイアスする場合、そのとき内部ノードは、第１型の反転層又は第１型のピン止め層が存在しない場合の電位での第２チャネルに対してさらに乏しい制御を有する。この場合、第２補助ゲートの下に第１型の反転層又は第１型のピン止め層が存在しない場合、動作範囲にわたって、用語「チャネル深さ」の代わりに用語「しきい値電圧」が、第２チャネルに対して用いられる。第１ＦＥＴ及び／又は第２ＦＥＴに反転層又はピン止め層を組み込まない動作範囲の割合が大きくなるにつれて、半導体論理素子の適切な動作を達成するために必要である、第１入力論理電位及び第２入力論理電位の間、第１出力論理電位及び第２出力論理電位の間並びに第１出力論理電位及び第１ソース電位の間における電位差が大きくなる。
【０１９２】
第１ソースノードに対して好適な順バイアスが第１補助ゲートノードに印加され、第１入力論理電位が入力に印加される場合、そのとき第１補助ゲートの下の界面における第１導電型のチャネルドーピング７３１と第１型の蓄積層の両方に、第１導電型の可動電荷キャリアを有することとなる（ピン止め又はロックは行わないと仮定する）。しかしながら、この場合の問題は、第１入力論理電位及び第２入力論理電位間の電位差が、第１チャネルに導通及び非導通の動作段階を提供するために充分であることを必要とすることである（すなわち、入力が第２入力論理電位にある場合、第１型の蓄積層が除去されることになる）。
【０１９３】
第２ソースノードに対して好適な順バイアスが第２補助ゲートノード（第１出力論理電位にバイアスされるとき）に印加され、第２の入力電位が入力に印加される（すなわち、第２ゲートを備える内部ノードが、第１出力論理電位にあることとなる）場合、そのとき第２補助ゲートの下の第２導電型のチャネルドーピング７３２と第２型の蓄積層の両方に、第２導電型の可動電荷キャリアを有することとなる。しかしながら、第１出力論理電位及び第１ソース電位間の電位差が、第２チャネルに導通及び非導通の動作段階を提供するために充分であることを必要とする（すなわち、入力が第１入力論理電位にある場合、第２型の蓄積層が除去されなければならないことになる）。
【０１９４】
さらに、第１ソースノードに対して充分に大きい順バイアスが第１補助ゲートノードに印加される場合、表面チャネルに相当する第１チャネルを利用して、ひいては第１導電型のチャネルドーピング７３１を除去しうることが実際に可能である。より概略的に言うと、しきい値を超えた補助ゲート（外部ゲートに相当）上で順バイアス値を利用することによって、表面チャネルトランジスタを空乏型トランジスタに実際に変形しうる。導通段階では、表面チャネルに相当する第１チャネルは、第１導電型の可動電荷キャリアを組み込む第１型の反転層を備えることとなる。反転層（導通段階での表面チャネルに相当）における大量の第１導電型の可動電荷キャリアが、より高い導電性と、ひいてはより高速な動作を提供することとなるが、しかしながら表面チャネルは、バックゲートドーピング７４５における電位が第１チャネルのコンダクタンスに対してより低い効果を有することとなる、すなわち、第１チャネルに導通及び非導通の動作段階を提供するために、第２入力論理電位及び第１入力論理電位の間にかなり大きな電位差が要求されることとなることから、有益性の低いオプションであろう。表面チャネルにおけるバックゲートドーピングの電位の影響は、厚いゲート絶縁層を利用することによって改善可能であるが、このことは、製造を複雑化するだけでなく、補助ゲート（外部ゲートに相当）でのより大きな順バイアスでのみ補償されうるものである、反転層内の可動電荷キャリアの量を減少させることとなる。
【０１９５】
同様に、第２ソースに対して充分に大きい順バイアスが第２補助ゲートに印加される場合、第２導電型のチャネルドーピング７３２を除去してそれを表面チャネルに相当する第２チャネルと置き換えることが可能であろう。導通段階では、表面チャネルに相当する第２チャネルは、第２導電型の可動電荷キャリアを組み込む第２型の反転層を備えることとなる。しかしながら、第２チャネルに導通及び非導通の動作段階を提供するために、第１出力論理電位及び第１ソース電位の間に充分に大きい電位差が要求されることとなる。
【０１９６】
図３１の半導体論理素子に係る前述に基づけば、ＭＳＣＬにおいて、第１補助ゲートに相当する第１の外部ゲート３１２７の下の半導体・絶縁体界面に、動作範囲にわたって第２型の反転層又は第２型のピン止め層を有する第１型の空乏型の埋め込みチャネル型ＣＩＳＦＥＴを第１ＦＥＴとして利用することは有益である。同様に、ＭＳＣＬにおいて、第２補助ゲートを形成する第２の外部ゲート３１２８の下の半導体・絶縁体界面に、動作範囲にわたって第１型の反転層又は第１型のピン止め層を有する第２型の空乏型の埋め込みチャネル型ＣＩＳＦＥＴを第２ＦＥＴとして利用することは有益である。これらの要件を充足するために、第１導電型のチャネルドーピング７３１及び第２導電型のチャネルドーピング７３２は、適切なドーピング構成を有する必要があり、第１補助ゲートノード及び第２補助ゲートノードは適切にバイアスされなければならない。例えば、配線３１８７を備える第１補助ゲートノードは、相補的な第１ソース電位に接続されうる。バンドギャップ幅、チャネル深さ及び温度が適切であれば、第１及び／又は第２ＦＥＴにエハンスメント型の埋め込みチャネル型ＣＩＳＦＥＴを用いることもまた可能であることに留意されたい。既に先に説明したように、チャネルの上にロック層が存在する場合には、対応する補助ゲートは当然必要ない。
【０１９７】
図３２は、半導体論理素子の配置図に相当する本発明の一実施形態を示すものであって、破線３２７１に沿った半導体論理素子の断面図が図１７に相当するが、第２の外部ゲート７２６を第２の外部ゲート３１２８で置き換えたことが異なる。図３２において、配線３１８８と、補助ゲートに相当する第２の外部ゲート３１２８とを備える補助ゲートノードが１つのみある。入力及び内部ノードの間に、任意の「ドラッグアロング」平板キャパシタ３２９０がある。図３２では、左側の第１ＦＥＴとその動作が、図１７及び１８の左側の第１ＦＥＴに相当する。さらに、図３２では、右側の第２ＦＥＴとその動作が、図３１の右側の第２ＦＥＴに相当する。図３２の半導体論理素子は、ＭＳＣＬ及び変更された第１種のＣＣＩＳ論理に適用できる。図１７、１８及び３１に係る記述に基づけば、図３２の半導体論理素子のＭＳＣＬの場合に、第１及び第２ＦＥＴとして空乏型の埋め込みチャネル型ＣＩＳＦＥＴを用いることは有益である。
【０１９８】
図３３は、半導体論理素子の配置図に相当する本発明の一実施形態を示すものであって、破線３３７１に沿った半導体論理素子の断面図が図１７に相当するが、第１の外部ゲート７２５を第１の外部ゲート３１２７で置き換えたことが異なる。図３３において、配線３１８７と、補助ゲートに相当する第１の外部ゲート３１２７とを備える補助ゲートノードが１つのみある。入力及び内部ノードの間に、任意の「ドラッグアロング」平板キャパシタ３３９０がある。図３３では、右側の第２ＦＥＴとその動作が、図１７及び１８の右側の第２ＦＥＴに相当する。さらに、図３３では、左側の第１ＦＥＴとその動作が、図３１の左側の第１ＦＥＴに相当する。図３３の半導体論理素子は、ＭＳＣＬ及び変更された第１種のＣＣＩＳ論理に適用できる。図１７、１８及び３１に係る記述に基づけば、図３３の半導体論理素子のＭＳＣＬの場合に、第１及び第２ＦＥＴとして空乏型の埋め込みチャネル型ＣＩＳＦＥＴを用いることは有益である。
【０１９９】
図５１は、半導体論理素子の配置図に相当する本発明の一実施形態を示し、図５０は、図５１の破線５１７１に沿った半導体論理素子の断面図を示している。第１ソースノードは、第１導電型のソースドーピング７１１及び配線８８１を備える。第１ゲートは、第２導電型のバックゲートドーピング７４５及び第２導電型のコンタクトドーピング７１５を備える。第１ゲートノード（すなわち、入力）は、第１ゲート及び関連配線３１８５を備える。第１補助ゲートノードは、配線３１８７と、第１補助ゲートに相当する外部ゲート３１２７とを備える。内部ノードは、第１導電型の第１ドレインドーピング７１３と、第２ゲートに相当する外部ゲート７２６と、配線３４８３とを備える。入力及び内部ノードの間に、任意の「ドラッグアロング」平板キャパシタ５１９０がある。第２ソースは、第２導電型のソースドーピング７１２を備える。第２補助ゲートは、第１導電型のバックゲートドーピング３７４８及び第１導電型のコンタクトドーピング３７１８を備える。第２ソースノードは、第２ソース、第２補助ゲート及び関連配線５１８２を備え、すなわち、第２ソースと第２補助ゲートの両方は、同一の配線５１８２を介して第１出力論理電位に接続可能である。第２ドレインノード（すなわち、出力）は、第２導電型のドレインドーピング７１４及び配線８８４を備える。高濃度ドープされた第２導電型のソースドーピング７１２及び高濃度ドープされた第１導電型のコンタクトドーピング３７１８の間に間隙がないことから、第２ソース及び第２補助ゲートは、配線５１８２がその両方と接触しているか又はそのいずれか一方と接触しているかにかかわらず、同電位にバイアスされることとなる。第１導電型の第１チャネルドーピング７３１は、第１導電型の第１ソースドーピング７１１と第１導電型の第１ドレインドーピング７１３との間に配置される。表面チャネル３７３２は、第２導電型の第２ソースエクテンションドーピング３７１２と第２導電型の第２ドレインエクテンションドーピング３７１４との間に配置される。
【０２００】
図５０及び５１では、右側の第２ＦＥＴとその動作が、図３７及び３８の右側の第２ＦＥＴに相当する。さらに、図５０及び５１では、左側の第１ＦＥＴとその動作が、図３１の左側の第１ＦＥＴに相当する。図５０及び５１の半導体論理素子は、ＭＳＣＬ及び変更された第２種のＣＣＩＳ論理に適用できる。図３１に係る記述に基づけば、図５０及び５１の半導体論理素子のＭＳＣＬの場合に、第１ＦＥＴとして空乏型の埋め込みチャネル型の第１型のＣＩＳＦＥＴを用いること、及び、第１の外部ゲート３１２７の下の半導体ゲート絶縁体界面に、第１ゲートノードの動作範囲にわたって第２型の反転層（又は第２型のピン止め層）が存在するようにバイアスされる第１補助ゲートノードを有することは有益である。図３７及び３８に係る記述に基づけば、図５０及び５１の第２ＦＥＴは、エンハンスメント型の表面チャネル型の第２型のＣＩＳＦＥＴであることが有益である。
【０２０１】
図５０及び５１の半導体論理素子において、第１及び第２ＦＥＴは、異なる半導体材料から製造されうる。第１ＦＥＴには、より大きいバンドギャップの半導体材料、例えば、シリコン、シリコンカーバイド又はガリウム砒素などを利用してよい。一方、第２ＦＥＴには、より小さいバンドギャップの半導体材料、例えば、ゲルマニウム又はインジウムガリウム砒素などを利用してよい。この構成による利点は、高速動作と低消費電力とを組み合わせることができることであろう。加えて、対応する相補半導体論理素子における相補的な第１ＦＥＴ及び相補的な第２ＦＥＴは、さらに別の異なる組の半導体材料から製造されうる。また、図３〜８、２３、２４、３７〜４０、７９、８０及び８８〜９７の半導体論理素子において、第１ＦＥＴ及び第２ＦＥＴに対してだけでなく、対応する相補半導体論理素子における相補的な第１及び第２ＦＥＴに対して、異なる半導体材料を用いることもまた当然可能であるということにも留意されたい。
【０２０２】
図３４は、半導体論理素子の配置図に相当する本発明の一実施形態を示すものであって、破線３４７１に沿った半導体論理素子の断面図が図１７に相当するが、バックゲートドーピング７４５及び７４６をバックゲートドーピング３４４７及び３４４８で置き換えたことが異なる。第１補助ゲートは、第２導電型のコンタクトドーピング３４１７及び第２導電型のバックゲートドーピング３４４７を備える。第１補助ゲートノードは、配線３４８７と、第１補助ゲートとを備える。第２補助ゲートは、第１導電型のコンタクトドーピング３４１８及びバックゲートドーピング３４４８を備える。第２補助ゲートノードは、配線３４８８と、第２補助ゲートとを備える。第１ゲートノード（すなわち、入力）は、第１ゲートとして機能する外部ゲート７２５及び配線３４８５を備える。内部ノードは、第１導電型の第１ドレイン７１３と、第２ゲートを形成する外部ゲート７２６と、配線３４８３とを備える。第２ドレインノード（すなわち、出力）は、第２導電型のドレインドーピング７１４及び配線８８４を備える。第１導電型の第１チャネルドーピング７３１は、第１導電型の第１ソースドーピング７１１と第１導電型の第１ドレインドーピング７１３との間に配置される。第２導電型の第２チャネルドーピング７３２は、第２導電型の第２ソースドーピング７１２と第２導電型の第２ドレインドーピング７１４との間に配置される。第１ゲートノード及び内部ノードの間に、任意の「ドラッグアロング」平板キャパシタ３４９０がある。図３４の半導体論理素子は、ＭＳＣＬ及び第２種のＣＣＩＳ論理に対して互換性がある。
【０２０３】
図３５は、半導体論理素子の配置図に相当する本発明の一実施形態を示すものであって、破線３５７１に沿った半導体論理素子の断面図が図１７に相当するが、バックゲートドーピング７４６をバックゲートドーピング３４４８で置き換えたことが異なる。補助ゲートは、第１導電型のコンタクトドーピング３４１８及びバックゲートドーピング３４４８を備える。補助ゲートノードは、配線３４８８と、補助ゲートとを備える。入力及び内部ノードの間に、任意の「ドラッグアロング」平板キャパシタ３５９０がある。図３５では、左側の第１ＦＥＴが、図１７及び１８における左側の第１ＦＥＴと同じである。さらに、図３５では、右側の第２ＦＥＴが、図３４における右側の第２ＦＥＴと同じである。図３５の半導体論理素子は、ＭＳＣＬ及び変更された第２種のＣＣＩＳ論理に適用できる。
【０２０４】
図３６は、半導体論理素子の配置図に相当する本発明の一実施形態を示すものであって、破線３６７１に沿った半導体論理素子の断面図が図１７に相当するが、バックゲートドーピング７４５をバックゲートドーピング３４４７で置き換えたことが異なる。補助ゲートは、第１導電型のコンタクトドーピング３４１７及びバックゲートドーピング３４４７を備える。補助ゲートノードは、配線３４８７と、第２補助ゲートとを備える。入力及び内部ノードの間に、任意の「ドラッグアロング」平板キャパシタ３６９０がある。図３６では、右側の第２ＦＥＴが、図１７及び１８における右側の第２ＦＥＴと同じである。さらに、図３６では、左側の第１ＦＥＴが、図３４における左側の第１ＦＥＴと同じである。図３６の半導体論理素子は、ＭＳＣＬ及び変更された第１種のＣＣＩＳ論理に適用できる。
【０２０５】
図３５において、第１ＦＥＴは、好ましくは空乏型の埋め込みチャネル型の第１型のＣＩＳＦＥＴである。図３６において、第２ＦＥＴは、好ましくは空乏型の埋め込みチャネル型の第２型のＣＩＳＦＥＴである。図３４及び３５において、実際には、第２ＦＥＴの埋め込みチャネルドーピング７３２を除去し、代わりにエンハンスメント型の表面チャネル型の第２ＦＥＴを用いてよい。図３４及び３６において、実際には、埋め込みチャネルドーピング７３１を除去し、代わりにエンハンスメント型の表面チャネル型の第１ＦＥＴを用いてよく、この場合については、図７９及び８０の記述においてより詳しく論じる。図３１〜３６の実施形態は、図１７の実施形態の断面に基づいているが、これらは例えば、図７及び１９にあるような本発明の他の実施形態の断面に基づいても同様に良好でありうるということにも留意されたい。
【０２０６】
図３１〜３６の半導体論理素子では、補助ゲートノードの電位を利用して、半導体論理素子における第１の及び／又は第２ＦＥＴのしきい値電圧（図３１〜３３の実施形態では、これは補助ゲートのバイアス構成に依存する）並びに対応する相補半導体論理素子における第１及び／又は第２ＦＥＴのしきい値電圧を調整しうる。このように、半導体論理素子及び対応する相補半導体論理素子において同一の導電型のＦＥＴに対して１つのみの導電型のチャネルドーピングを用いることが可能であろう。すなわち、変更されたＣＣＩＳ論理を作るために４つの代わりに２つのみの異なるトランジスタを利用することが可能であろう。図３４〜３６の実施形態において、補助ゲートがバックゲートドーピングに相当することから、入力が第１入力論理電位又は第２入力論理電位であるかにかかわらず、補助ゲートの電位でチャネルに影響を与えることが可能であり、そのため、用語「しきい値電圧」は、図３４〜３６の実施形態に対して単独で用い、すなわち、用語「チャネル深さ」は、図３４〜３６の実施形態と共に用いられない。しかしながら、図３４〜３６の実施形態におけるしきい値電圧の調整に関する不利益は、外部ゲートのみに基づくゲートが、一方側からのみチャネルを制御／制限するため、チャネルに与える影響がより少なくなることである。図３４〜３６の実施形態におけるしきい値電圧の調整に関するさらに別の不利益は、反転層を、第１又は第２ゲートを形成する外部ゲートの下の界面において形成した後、その後第１又は第２ゲートは、しきい値電圧にそれ以上影響を及ぼさないことである。
【０２０７】
４つの異なるトランジスタを特徴付ける一実施形態において工程ステップ数を最小化することによる同様の利益を達成する別の方法は、図３４及び３５の実施形態において、第２ＦＥＴから第２チャネルドーピング７３２を除去し、相補半導体論理素子の相補的な第１ＦＥＴとしてのみ、チャネルドーピングを設けた第２ＦＥＴを利用することであろう。同様に、チャネルドーピングは、相補半導体論理素子における相補的な第２ＦＥＴから除去されうる。このように、４つの異なるＦＥＴ（２つの反対の型の表面チャネル型ＣＩＳＦＥＴ及び２つの埋め込みチャネル型ＣＩＳＦＥＴ）は、２つの異なるＦＥＴに相当する工程ステップ数で生成されるであろう。
【０２０８】
図２４は、半導体論理素子の配置図に相当する本発明の一実施形態を示すものであって、破線２４７１に沿った半導体論理素子の断面図が図２３に相当する。図２３及び２４の左側の第１ＦＥＴが、図３及び４の左側の第１ＦＥＴに相当する。同様に、図２３及び２４の右側の第２ＦＥＴが、図５及び６の右側の第２ＦＥＴに相当する。第２ゲートは、第１導電型のコンタクトドーピング６１６及び第１導電型のゲートドーピング５２６を備える。内部ノードは、配線２４８３、第１導電型の第１ドレイン３１３及び第２ゲートを備える。第１ゲートノード及び内部ノードの間には、任意の「ドラッグアロング」平板キャパシタ２４９０がある。図２４の実施形態は、ＭＳＣＬ及びＣＳ論理に適用できる。
【０２０９】
図５２Ａ及び５２Ｂは、反対のドーピング型でＭＳＣＬに係る相補的なバイアススキームに相当する図５０及び５１の実施形態に関するさらに高いレベルの標識を示す。図５２Ａの実施形態では、第２導電型はｎ型であり、図５２Ｂの実施形態では、第２導電型はｐ型である。加えて、図５２Ａ及び５２Ｂの実施形態は、互いに相補的である。図５２Ａでは、第２ソース５２０２が０Ｖに接続され、第２補助ゲート５２０８が０Ｖに接続され、第１ソース５２０１が−１Ｖに接続され、第１補助ゲート５２０７が６Ｖに接続され、かつ、入力５２０５は第１入力論理電位に相当する０Ｖに接続されうるか又は第２入力論理電位に相当する５Ｖに接続されうる（図５２Ａでは、以下の図面と同様に、電圧値を太字フォントで記し、ボルトの記号Ｖは、空間を省くために除外している）。図５２Ｂでは、相補的な第２ソース５２０２ｃが５Ｖに接続され、相補的な第２補助ゲート５２０８ｃが５Ｖに接続され、相補的な第１ソース５２０１ｃが６Ｖに接続され、相補的な第１補助ゲート５２０７ｃが６Ｖに接続され、かつ、相補的な入力５２０５ｃは相補的な第１入力論理電位に相当する５Ｖに接続されうるか又は相補的な第２入力論理電位に相当する０Ｖに接続されうる。
【０２１０】
図５２Ｃは、ＭＳＣＬに係る、図５２Ａの半導体論理素子と図５２Ｂの相補論理素子とに相当するインバータ配置の一実施形態を示す。インバータの入力５２０５ｉ（ノード５２０５及び５２０５ｃの両方を備える）が０Ｖのとき、インバータの出力５２０４ｉ（ノード５２０４及び５２０４ｃの両方を備える）は５Ｖであり、逆にインバータの入力が５Ｖのとき、インバータの出力は０Ｖである。図５２Ｄは、図５２Ｃのインバータをより簡便な記号を示している。本発明のインバータ配置において、第１入力論理電位（図５２Ｄにおいて０Ｖ）、第２入力論理電位（図５２Ｄにおいて５Ｖ）、第１出力論理電位（図５２Ｄにおいて０Ｖ）、第２出力論理電位（図５２Ｄにおいて５Ｖ）を参照するか、又は、ＭＳＣＬに係る図５２Ｄのインバータ配置において、第１の論理電位（図５２Ｄにおいて０Ｖ）及び第２の論理電位（図５２Ｄにおいて５Ｖ）だけを参照してもよい。
【０２１１】
図５２Ｅは、別のインバータ配置を示すものであって、入力が第１入力論理電位（０Ｖ）又は第２入力論理電位（５Ｖ）に接続されており、第２ソースが第１出力論理電位（−１Ｖ）に接続されており、相補的な第２ソースが第２出力論理電位（４Ｖ）に接続されている。図５２Ｆは、図５２Ｅの本発明のインバータをより簡便な記号を示している。この配置は、図５２Ｆ及び５２Ｅのインバータにおいて、図５２Ｃ及び５２Ｄのインバータでの第１チャネルのチャネル深さよりも大きな第１チャネルのチャネル深さを有することによって達成される。そのため、図５２Ｆ及び５２Ｅのインバータにおける第１ソースは、図５２Ｃ及び５２Ｄのインバータにおける第１ソースよりも小さい電位に接続可能である。同様に、図５２Ｆ及び５２Ｅのインバータにおいて、相補的な第１チャネルのチャネル深さは、図５２Ｃ及び５２Ｄのインバータでの相補的な第１チャネルのチャネル深さよりも小さいものであることが可能であり、図５２Ｆ及び５２Ｅのインバータにおける相補的な第１ソースは、図５２Ｃ及び５２Ｄのインバータにおける相補的な第１ソースよりも小さい電位に接続可能である。
【０２１２】
図５３は、インバータ配置の配置図を示すものであって、上半分は図５及び６に係る半導体論理素子に相当し、下半分は図５３の上半分にある半導体論理素子の相補半導体論理素子に相当する。相補的な第１ソースノードは、相補的な第２導電型の第１ソース５３１１ｃと関連配線５３８１ｃとを備え、相補的な第１ソース電位に接続される。相補的な第１ドレインは、相補的な第２導電型のドレインドーピング５３４３ｃと相補的な第２導電型のコンタクトドーピング５３１３ｃとを備える。相補的な第２ゲートは、相補的な第１導電型のゲートドーピング５３２６ｃと相補的な第１導電型のコンタクトドーピング５３１６ｃとを備える。相補内部ノードは、相補的な第１ドレイン、相補的な第２ゲート及びこれら２つを共に接続する配線５３８３ｃを備える。相補的な第２ソースノードは、相補的な第１導電型の第２ソースドーピング５３１２ｃ及び関連配線５３８２ｃを備える。相補的な第２ソースは、相補的な第１出力論理電位（すなわち、インバータの第２出力論理電位）に接続される。
【０２１３】
相補的な第１ゲートは、相補的な第１導電型の第１ゲートドーピング５３２５ｃと第１導電型のコンタクトドーピング５３１５ｃとを備える。相補的な第２ドレインは、相補的な第１導電型のドレインドーピング５３４４ｃと相補的な第１導電型のコンタクトドーピング５３１４ｃとを備える。インバータの入力５３８５ｉは、半導体論理素子の第１ゲートと、相補半導体論理素子の相補的な第１ゲートとを備える。インバータの出力５３８４ｉは、半導体論理素子の第２ドレインと、相補半導体論理素子の相補的な第２ドレインとを備える。インバータの入力及び相補的な内部ノードの間に、任意の「ドラッグアロング」平板キャパシタ５３９０ｃがある。
【０２１４】
図４、５及び５３に係る配置の利益は、異なるチャネル深さが、既に先に説明したように簡易な配置変更で容易に達成可能であることである。これは、レベルシフトを含むインバータ配置を簡易な配置変更で実現することが容易であることも意味し、用語「レベルシフト」は、第１入力論理電位とは異なる第１出力論理電位及び／又は第２入力論理電位とは異なる第２出力論理電位を指す。図４、５及び５３の実施形態の別の有用な特性は、ＳＯＩ及びトレンチ分離であり、分離ウェルを必要としないという事実は、連続したレベルシフトが（例えば、直列接続のレベルシフトインバータを介して）容易に実現可能であることを意味する。図５４Ａは、ＭＳＣＬに係る、図５３に相当するレベルシフトしない本発明のインバータ構成を示し、図５４Ｂ〜５４Ｉは、図５３に係るレベルシフトする本発明のインバータ構成（非ＭＳＣＬ）を示す。図４、５及び５３の実施形態は、補助ゲートを１つも組み込まないことから、図５４Ａ〜５４Ｉのインバータ記号には補助ゲートに相当する標識がない。
【０２１５】
図５４Ｂの実施形態では、図５４Ａと比較して、第１チャネルに小さいチャネル深さを提供し、相補的な第１チャネルに大きいチャネル深さを提供することによって、第１出力論理電位及び第２出力論理電位は、いずれも第１入力論理電位及び第２入力論理電位に対して１Ｖシフトされる。図５４Ｃの実施形態では、図５４Ａと比較して、第１チャネルに大きいチャネル深さを提供し、相補的な第１チャネルに小さいチャネル深さを提供することによって、第１出力論理電位及び第２出力論理電位は、いずれも第１入力論理電位及び第２入力論理電位に対して−１Ｖシフトされる。図５４Ｄの実施形態では、図５４Ａと比較して、第１チャネル及び相補的な第１チャネルのいずれにも大きいチャネル深さを提供することによって、第１出力論理電位が第１入力論理電位に対して−１Ｖシフトされ、かつ、第２出力論理電位が第２出力論理電位に対して１Ｖシフトされる。図５４Ｅの実施形態では、図５４Ａと比較して、第１チャネル及び相補的な第１チャネルのいずれにも小さいチャネル深さを提供することによって、第１出力論理電位が第１入力論理電位に対して１Ｖシフトされ、第２出力論理電位が第２入力論理電位に対して−１Ｖシフトされる。図５４Ｆの実施形態では、図５４Ａと比較して、第１チャネルに小さいチャネル深さを提供することによって、第１出力論理電位は、第１入力論理電位に対して１Ｖシフトされる。図５４Ｇの実施形態では、図５４Ａと比較して、相補的な第１チャネルに大きいチャネル深さを提供することによって、第２出力論理電位は、第２入力論理電位に対して１Ｖシフトされる。図５４Ｈの実施形態では、図５４Ａと比較して、第１チャネルに大きいチャネル深さを提供することによって、第１出力論理電位は、第１入力論理電位に対して−１Ｖシフトされる。図５４Ｉの実施形態では、図５４Ａと比較して、相補的な第１チャネルに小さいチャネル深さを提供することによって、第２出力論理電位は、第２入力論理電位に対して−１Ｖシフトされる。
【０２１６】
図５５は、オフ状態でノード５５８２ｓ及び５５８４ｓ間に、第１出力論理電位又は第２出力論理電位又はあらゆる電位間のうちのいずれかを通過させないスイッチを示し、これは、第１チャネル及び相補的な第１チャネルの両方が導通していること、及び、第２チャネル及び相補的な第２チャネルの両方が導通していないことを意味する。オン状態では、スイッチは、第１出力論理電位及び第２出力論理電位の両方を通過させ、第１チャネル及び相補的な第１チャネルの両方が導通していないこと、及び、第２チャネル又は相補的な第２チャネルの少なくともいずれか一方が導通していることを意味する。オン状態で、第２チャネル又は相補的な第２チャネルのいずれかが第１出力論理電位及び第２出力論理電位の間の範囲全体にわたって導通している場合、そのときスイッチは、第１及び第２の出力電位間においてあらゆる電位を通過させる。
【０２１７】
図５５では、図の上部の２つのＦＥＴは半導体論理素子に相当し、図の下部の２つのＦＥＴは相補半導体論理素子に相当する。相補的な第２導電型の第１ソースドーピング５５１１ｃと相補的な第２導電型の第１ドレインドーピング５５１３ｃとの間には、相補的な第２導電型の第１チャネルドーピング５５３１ｃがある。相補的な第１チャネルドーピングの上には、相補的な第１補助ゲートに相当する外部ゲート５５２７ｃがある。相補的な第１導電型のバックゲートドーピング５５４５ｃと相補的な第１導電型のコンタクトドーピング５５１５ｃは、相補的な第１ゲートに相当する。相補的な第１ゲートノードは、相補的な第１ゲート及び配線５５８５ｃを備える。外部ゲート５５２６ｃは、相補的な第２ゲートに相当する。相補内部ノードは、相補的な第１ドレインドーピング、相補的な第２ゲート及び関連配線５５８３ｃを備える。相補的な内部ノード及び相補的な第１ゲートノードの間に、任意の相補的な「ドラッグアロング」平板キャパシタ５５９０ｃがある。相補的な第２補助ゲートは、相補的な第２導電型のバックゲートドーピング５５４８ｃと相補的な第２導電型のコンタクトドーピング５５１８ｃとに相当する。相補的な第２補助ゲートノードは、相補的な第２補助ゲート及び配線５５８８ｃを備える。相補的な第２ソースは、相補的な第１導電型の第２ソースドーピング５５１２ｃと相補的な第１導電型の第２ソースエクテンションドーピング５５１２ｃａとを備える。相補的な第２ドレインは、相補的な第１導電型の第２ドレインドーピング５５１４ｃと相補的な第１導電型の第２ドレインエクテンションドーピング５５１４ｃａとを備える。
【０２１８】
配線５５８８は、第２補助ゲートノードの一部である。スイッチのソースノードは、第２導電型の第２ソース、相補的な第１導電型の第２ソース及び配線５５８２ｓを備える。スイッチのドレインノードは、第２導電型の第２ドレイン、相補的な第１導電型の第２ドレイン及び配線５５８４ｓを備える。第１ソースノードは、第１導電型の第１ソース７１１、相補的な第１補助ゲート５５２７ｃ及び配線５５８１を備える。相補的な第１ソースノードは、相補的な第２導電型の第１ソース５５１１ｃ、第１補助ゲート３１２７及び配線５５８１ｃを備える。スイッチの入力は、第１ゲート及び配線５５８５ｓを備える。スイッチの入力及び内部ノードの間に、任意の「ドラッグアロング」平板キャパシタ５５９０がある。スイッチの入力及び相補的な第１ゲートノードの間に、インバータ５５９１がある。
【０２１９】
図５６は、図５５のスイッチに相当する可能なスイッチの回路図記号を示す。スイッチ５６０５ｓの入力、スイッチ５６０２ｓのソース及びスイッチ５６０４ｓのドレインを図５６に示している。スイッチのソースの電位もスイッチのドレインの電位もいずれも固定されておらず、スイッチのソース及びスイッチのドレインの機能が入れ替わりうるという事実を強調するために、半導体論理素子及び相補半導体論理素子に相当する記号の形を、わずかに変更した（鋭角が１つではなく２つ）。
【０２２０】
図５７Ａは、図５、６及び５３に表す縦型ＪＦＥＴ技術に基づく高電圧トランジスタを示す。高電圧トランジスタのソースノードは、配線５７８２、第２導電型のコンタクトドーピング５７１２ａ及び第２導電型のソースドーピング５７４２ａを備える。高電圧トランジスタのドレインノードは、配線５７８４、第２導電型のコンタクトドーピング５７１４ｂ及び第２導電型のドレインドーピング５７４４ｂを備える。高電圧トランジスタのゲートノードは、配線５７８５、第１導電型のコンタクトドーピング５７１５ａ及び５７１５ｂ並びに第１導電型のゲートドーピング５７２５ａ及び５７２５ｂを備える。高電圧トランジスタのチャネルは、第１導電型のゲートドーピング５７２５ａ及び５７２５ｂにより囲まれる第２導電型の領域５７１３ａ及び５７１３ｂと配線５７８３とを備える。
【０２２１】
図５７Ｂは、図５７Ａの高電圧トランジスタに相当する回路図記号を示すものであって、第２導電型はｎ型のものである。記号の形は、高電圧トランジスタにおいてソース５７０２の電位も又はドレイン５７０４の電位もいずれも固定されていないという事実を強調している。高電圧トランジスタのゲート５７０５は、好ましくはソース又はドレインのいずれかに対する順バイアスを印加されない。高電圧トランジスタのゲート及びソースが同電位である場合、高電圧トランジスタのチャネルは導通している。図５７Ｃは、図５７Ａの高電圧トランジスタに相当する回路図記号を示すものであって、第２導電型はｐ型である。図５７Ｃの高電圧トランジスタのソース５７０２ｏ、ドレイン５７０４ｏ及びゲート５７０５ｏは、図５７Ｂの高電圧トランジスタとは反対のドーピング型である。図５７Ｄの高電圧トランジスタの回路図記号は、図５７Ｂの高電圧トランジスタに相当するものであって、ソース５７０２ｂの電位が固定されており、記号の形によって強調されている。図５７Ｅの高電圧トランジスタの回路図記号は、図５７Ｃの高電圧トランジスタに相当するものであって、ソース５７０２ｏｂの電位が固定されており、記号の形によって強調されている。
【０２２２】
図５８は、本発明の実施形態を備える例示のチップ５８００の配置図を示す。入力／出力パッド５８０１は、集積回路（ＩＣ）部５８０５及びオフチップエレクトロニクスの間の情報交換に利用される。この例示の場合において、入力パッド５８０２及び５８０３は、５から−９Ｖまでの範囲の固定された整数値の電位に接続される。ＩＣ部５８０５は、第２の（出力）論理電位を対応する高電圧部（５８１５〜５８２５）の入力に接続することによって、どの電位が出力パッド５８０４に接続されることとなるかを選択する。残りの高電圧部の入力は、第１の（出力）論理電位に接続される。図５９は、高電圧部５８２５を示すものであって、高電圧部の入力５９０１がＩＣ部５８０５に接続され、高電圧部の出力５９０２が出力パッド５８０４に接続されている。図６０は高電圧部５８２３及びその入力６００１を示し、図６１は高電圧部５８２２及びその入力６１０１を示し、図６２は高電圧部５８１９及びその入力６２０１を示し、図６３は高電圧部５８１８及びその入力６３０１を示し、図６４は高電圧部５８１７及びその入力６４０１を示し、図６５は高電圧部５８１６及びその入力６５０１を示し、図６６は高電圧部５８１５及びその入力６６０１を示す。図７２Ａは図５９におけるエンティティ５９７２の代替の簡潔な標識を示し、図７２Ｂは図６０におけるエンティティ６０７２の代替の簡潔な標識を示し、図７２Ｃは図６１におけるエンティティ６１７２の代替の簡潔な標識を示す。
【０２２３】
図６７は、図５９で示す高電圧部５８２５の代替構成を表す。図６７の配置は、より大量の整数電圧、すなわち合計で２０が必要であり、したがって、固定された整数値に接続されている入力パッド５８０２及び５８０３に対してさらに４つのパッドを加えるべきである。しかしながら、図６７の配置による利益は、高電圧デバイス６７６８及び６７６９の内部設計に起因して、個々のトランジスタ内部に、大きい逆バイアス、すなわち大きい電圧差を生成しないということである。
【０２２４】
図６８に高電圧選択トランジスタ６７６８を示すものであって、トランジスタ６７６８が、１４の独立した第２型のトランジスタ６８０１ａ〜６８０７ａ及び６８０１ｂ〜６８０７ｂを備えていることを示しており、それは図５及び６の第２型のＦＥＴ（別の配置では、トランジスタ６８０１ａ〜６８０７ａ及び６８０１ｂ〜６８０７ｂは、当然第１型のものであってもよく、トランジスタの数は異なってよい）及び／又は対応する相補的配置の第２型のＦＥＴと同様である。内部配線６８１１ａ〜６８１６ａ、６８１１ｂ〜６８１６ｂ及び６８１７は、トランジスタ６８０１ａ〜６８０７ａ及び６８０１ｂ〜６８０７ｂの異なるノード間において所望の接続を形成する。高電圧トランジスタ６７６８のソースノードは、トランジスタ６８０１ａのドレインに接続される外部配線６７１０ａに相当する。高電圧トランジスタ６７６８のドレインノードは、トランジスタ６８０１ｂのドレインに接続される外部配線５９０２に相当する。高電圧トランジスタ６７６８のゲートノードは、トランジスタ６８０７ａ及び６８０７ｂのゲートに接続される外部配線６７８４ｉに相当する。高電圧トランジスタ６７６８は、実際は図５７Ａの高電圧トランジスタを改良したものであり、したがって図５７Ｂ〜５７Ｅの標識はまた、高電圧トランジスタ６７６８に利用することが可能である。
【０２２５】
高電圧選択トランジスタ６７６８は、２つのトランジスタ鎖から成る。第１のトランジスタ鎖は、第２型のトランジスタ６８０１ａ〜６８０７ａを備え、第２のトランジスタ鎖は、第２型のトランジスタ６８０１ｂ〜６８０７ｂを備える。これら２つのトランジスタ鎖は、並列に接続され、ゲートノード（配線６７８４ｉを備える）と内部配線６８１７とを介して他端で共に接続される。高電圧デバイス６７６８における２つのトランジスタ鎖の内部配線は、以下のように接続されている。トランジスタ鎖の端部（すなわち、６８０１ａ、６８０１ｂ、６８０７ａ及び６８０７ｂ）に位置していないトランジスタにおいて、ソースは常に、内部配線（６８１２ａ〜６８１６ａ及び６８１２ｂ〜６８１６ｂ）を介してトランジスタ鎖におけるノード６７１０ａ又は５９０２の近くに位置する隣接のトランジスタのゲート及びトランジスタ鎖におけるノード６７８４ｉの近くに位置する隣接のトランジスタのドレインに接続される。トランジスタ６８０１ａのソースは、内部配線６８１１ａを介してトランジスタ６８０２ａのドレインのみに接続され、トランジスタ６８０１ｂのソースは、内部配線６８１１ｂを介してトランジスタ６８０２ｂのドレインのみに接続される。トランジスタ６８０７ａ及び６８０７ｂのソース並びにトランジスタ６８０６ａ及び６８０６ｂのゲートは、内部配線６８１７を介して共に接続される。
【０２２６】
図７０Ａ、７０Ｂ及び７０Ｃに高電圧トランジスタ６７６８の動作を示すものであって、軸７００１は、負の電位である電子電位エネルギーに相当する。図７０Ａでは、高電圧トランジスタ６７６８のソースノード６７１０ａ及びドレインノード５９０２の両方が５Ｖに接続されており、高電圧トランジスタ６７６８のゲートノード６７８４ｉが例えば−６Ｖに接続されている。図７０Ｂでは、高電圧トランジスタ６７６８のソースノード６７１０ａ及びゲートノード６７８４ｉの両方が５Ｖに接続され、高電圧トランジスタ６７６８のドレインノード５９０２における電位は５Ｖにされており、高電圧部５８２５の入力５９０１が第２の（出力）論理電位に（すなわち、５Ｖに）、かつ、残りの高電圧部の入力が第１の（出力）論理電位に（すなわち、０Ｖに）接続されているという状態に相当する。図７０Ｃでは、高電圧トランジスタ６７６８のソースノード６７１０ａが５Ｖに接続され、高電圧トランジスタ６７６８のゲートノード６７８４ｉは例えば−６Ｖに接続されており、その場合において、高電圧トランジスタ６７６８のノード間に大電流の流れを導入することなく、高電圧トランジスタのドレインノード５９０２は、−５〜５Ｖの間（又は５Ｖより高く）にバイアスされることが可能である。
【０２２７】
図６９に高電圧デバイス６７６９を示すものであって、７つの第２型のトランジスタ６９０１ａ〜６９０７ａと７つの第１型のトランジスタ６９０１ｂ〜６９０７ｂとを備えることを示しており、それは図５と６及び／又は対応する相補的配置の第２及び第１型のＦＥＴと同様である（別の配置では当然トランジスタの数が１４でなくてもよい）。内部配線６９１２ａ〜６９１７ａは、トランジスタ６９０１ａ〜６９０７ａの異なるノード間に所望の接続を形成し、内部配線６９１２ｂ〜６９１７ｂは、トランジスタ６９０１ｂ〜６９０７ｂの異なるノード間に所望の接続を形成する。高電圧デバイス６７６９は、２つのソースノード、２つのゲートノード及び１つのドレインノードを備える。ソースノードのうちの１つの第１ソースノードは、トランジスタ６９０１ａのソース及びトランジスタ６９０２ａのゲートに接続される外部配線６７８２に相当する。ソースノードのうちの１つの第２ソースノードは、トランジスタ６９０１ｂのソース及びトランジスタ６９０２ｂのゲートに接続される外部配線６７８２ｃに相当する。ゲートノードのうちの１つの第１ゲートノードは、トランジスタ６９０１ａのゲートに接続される外部配線６７８５に相当する。ゲートノードのうちの１つの第２ゲートノードは、トランジスタ６９０１ｂのゲートに接続される外部配線６７８５ｃに相当する。ドレインノードは、トランジスタ６９０７ａ及び６９０７ｂのドレインに接続される外部配線６７８４ｉに相当する。
【０２２８】
高電圧デバイス６７６９は、２つのトランジスタ鎖から成る。第１のトランジスタ鎖は、第２型のトランジスタ６９０１ａ〜６９０７ａを備え、第２のトランジスタ鎖は、第１型のトランジスタ６９０１ｂ〜６９０７ｂを備える。これら２つのトランジスタ鎖は、ドレインノード６７８４ｉを介して直列に接続される。高電圧デバイス６７６９における２つのトランジスタ鎖の内部配線は、以下のように接続されている。トランジスタ鎖の端部におけるトランジスタ（すなわち、６９０１ａ、６９０１ｂ、６９０７ａ及び６９０７ｂ）に加えて、トランジスタのソースは、常に内部配線（６９１２ａ〜６９１６ａ及び６９１２ｂ〜６９１６ｂ）を介してトランジスタ鎖におけるノード６７８４ｉの近くに位置する隣接のトランジスタのゲート及びトランジスタ鎖におけるノード６７８５又は６７８５ｃの近くに位置する隣接のトランジスタのドレインに接続される。トランジスタ６９０７ａのソースは、内部配線６９１７ａを介してトランジスタ６９０６ａのドレインのみに接続され、トランジスタ６９０７ｂのソースは、内部配線６９１７ｂを介してトランジスタ６９０６ｂのドレインのみに接続される。
【０２２９】
図７１Ａ及び７１Ｂに高電圧デバイス６７６９の動作を示すものであって、軸７００１は、負の電位である電子電位エネルギーに相当する。図７１Ａでは、２つのゲートノードのうちの第１ゲートノード６７８５は、第１ソースノード６７８２と同電位に設定され、トランジスタ６９０１ａのチャネルを導通状態にする。一方、２つのゲートノードのうちの第２ゲートノード６７８５ｃは、第２ソースノード６７８２ｃに対して充分に高い逆バイアスに設定され、トランジスタ６９０１ｂのチャネルを非導通状態にしている。この電位構成において、第１のトランジスタ鎖におけるトランジスタ６９０１ａ〜６９０７ａのチャネルは導通しており、したがって第１のトランジスタ鎖においてトランジスタ６９０１ａからドレインノード６７８４ｉまで導通経路が形成される。一方、第２のトランジスタ鎖では、ノード６７８５ｃに隣接するいくつかのトランジスタのチャネルが導通しておらず、すなわち、ノード６７８５ｃに隣接する第２のトランジスタ鎖の端部において、電位は、１つのトランジスタから別の６７８４ｉにおける電位に達するまで変化する（トランジスタ６９０７ａ又は６９０７ｂにおいて、それらのドレイン及びソース／ゲート間で大きい電圧降下が生じないように、トランジスタ鎖に充分なトランジスタを設けることが重要である）。その結果、前述の電位構成において、ノード６７８４ｉは、図７１Ａに示すように２つのソースノードのうちの第１ソースノード６７８２と同電位にバイアスされる。
【０２３０】
図７１Ｂでは、第２ゲートノード６７８５ｃは、第２ソースノード６７８２ｃと同電位に設定され、トランジスタ６９０１ｂのチャネルを導通状態にする。一方、第１ゲートノード６７８５は、第１ソースノード６７８２に対して充分に高い逆バイアスに設定され、トランジスタ６９０１ａのチャネルを非導通にしている。図７１Ａの場合と同様の理由に基づけば、この電位構成では、ドレインノード６７８４ｉは、図７１Ｂに示すように第２ソースノード６７８２ｃと同電位にバイアスされることとなることは明らかである。
【０２３１】
高電圧デバイス６７６９の利益は、大きい逆バイアス、すなわち高電圧デバイス６７６９の内部設計に起因した個々のトランジスタ内部での大きい電圧差を生じることなく、ドレインノード６７８４ｉにおいて大きい電位の振れを達成することが可能なことである。２つのゲートノード６７８５及び６７８５ｃにおける電位を（ドレインノード電位の情報に基づいて）注意深く調整することによって、ドレインノード６７８４ｉにおいて、第１及び第２ソースノードの電位間で任意の電位を生成することができることにもまた留意されたい。例えば、高電圧部５８２２及び５８２３に対して、図６７に表されるものと同様の配置もまた利用してよいこともまた自明である。
【０２３２】
図７２Ｄは、２入力インバータに相当する高電圧デバイス６７６９に関する代替の簡潔な標識を示すものであって、２つの入力６７８５及び６７８５ｃの電位が同時に高又は低であるべきであって、入力が高（−６Ｖ及び８Ｖ）の場合、出力６７８４ｉが低（−６Ｖ）であり、逆の場合も同じである。図７２Ａ、７２Ｂ及び７２Ｃの高電圧デバイスは、図５９の５９７２、図６０の６０７２及び図６１の６１７２の２入力インバータに関する代替の簡潔な標識を示すものであって、２つの入力は、図７２Ｄの２入力インバータでのように同時に高又は低のいずれかである必要がある（図７２Ｄの２入力インバータは、他の３つがもつ内部構造と異なる）。図７３Ａは、右に高電圧選択トランジスタ（ドレインノード５９０２を備える）、左にレベルシフタ（入力５９０１を備え、０Ｖが−６Ｖにシフトされる）を備える、図５９に相当する高電圧部５８２５の代替の簡潔な標識を示す。標識７３０１は、レベルシフタが１Ｖ間隔で−７Ｖから−１Ｖまでのバイアスを必要とすることを意味し、標識７３０２は、レベルシフタもまた１Ｖ間隔で０Ｖから６Ｖまでの範囲のバイアスを必要とすることを意味する。レベルシフタの入力５９０１が高（５Ｖ）であるとき、出力７３０３もまた高（５Ｖ）であり、入力５９０１が低（０Ｖ）であるとき、出力７３０３もまた低（−６Ｖ）である。図７３Ｂは、図６７に相当する高電圧部５８２５に関する代替の簡潔な標識を示す。
【０２３３】
図５８のチップを、出力パッド５８０４において静的な高電圧出力を選択するために利用することが可能である。あるいは、図５８のチップを、所望の周波数及び振幅（しかし振幅は、５Ｖより大きくてはならない）の交流電流（ＡＣ）出力を生成するために利用することができる。当然、５Ｖの振幅は真に高電圧であるものではないが、図５８のチップの出力は、５Ｖよりもはるかに高い振幅に容易に拡張されうる。すなわち、図５８のチップを、直流電流（ＤＣ）ドメインからＡＣドメインへの周波数及び振幅の変調に利用することができる。この構成による利益は、ＤＣドメインよりもＡＣドメインの多くの電気部品で、はるかに簡便に実現される。ＡＣ部品の完全な制御を得るために、周波数及び振幅の両方を制御できるべきであり、図５８の単一の論理チップ配置により可能である。周期的に好適な高電圧部を連続して選択することによって、所望のＡＣ構成が簡便に達成されることに留意することが重要である。図７４のチップ配置においては、２つのみの高電圧入力７４０２及び７４０３を有する。ＡＣが入力７４０２に接続され、入力７３０３が接地にある場合と、高電圧ＩＣ部７４０６が高電圧選択トランジスタを介して入力７４０２及び出力５８０４に接続される多数のキャパシタを備える場合とにおいて、そのとき図７４のチップを、周波数（及び／又は振幅）の変調器として利用することができる。このことは、正しい位相で好適なキャパシタを入力７４０２に連続して接続することによって達成されるので、異なるキャパシタに対して異なる一定の電位を記憶することができる。キャパシタの出力をチップの出力５８０４に好適に接続することによって、ＡＣ出力の周波数及び振幅を調整することができる。このように、単一のＡＣ入力７４０２のみを有する単一の論理チップによりＡＣ出力の完全な制御を得る。すなわち、本発明は、高電圧のＡＣ出力をデジタル制御することが可能であり、そのためこれまで可能であったものよりも、高度な集積、小型化、安価な実装を容易にする。
【０２３４】
高電圧入力７４０２及び７４０３の間に一定の電位を印加する場合と、高電圧ＩＣ部７４０６が、例えば図７５、７６及び／又は７８Ｂにあるような種類の分圧器を備える場合とにおいて、高電圧部５８１５〜５８２５に対して、必要な一定の電圧を生成することが可能である。このように、図７４の高電圧デバイスは、周期的にＩＣ部５８０５により高電圧部５８１５から５８２５を好適に選択することによって、例えばＤＣ−ＡＣ変換器として用いられうる。さらに、所望の／変更可能な周波数及び電位の振幅を伴うＡＣ出力を生成することが可能となるであろう。
【０２３５】
図７５の分圧器は、図５及び６の半導体論理素子（及び／又は対応する相補半導体論理素子に）に存在する種類の７つの第２型のＦＥＴ７５０１〜７５０７を備える。トランジスタ７５０１〜７５０７の異なるノードは、内部配線７５１１〜７５１４及び７５１６を介して、並びに、分圧器の出力である外部配線７５１５を介して、共に好適に接続される。外部配線７５１５において生成された電位は、高電圧入力７４０２及び７４０３の電位の間にある。図７５にあるような複数の分圧器は並列に接続することができるが、この場合においても、図７５の分圧器における問題は、分圧器の出力に大電流の流れを提供することができないことに留意することが重要である。
【０２３６】
図７５の分圧器は、図５及び６にあるトランジスタ又は対応する相補的配置のトランジスタと同様の第２型のトランジスタ７５０１〜７５０７を備える１つのトランジスタ鎖から成る。トランジスタ鎖における配線は、以下のように接続されている。トランジスタ鎖の端部（すなわち、７５０１及び７５０７）に位置していないトランジスタにおいて、ソースは、配線（７５１２〜７５１６）を介してトランジスタ鎖におけるノード７４０２の近くに位置する隣接のトランジスタのゲート及びトランジスタ鎖におけるノード７４０３の近くに位置する隣接のトランジスタのドレインに接続される。トランジスタ７５０１のソースは、配線７５１１を介して、トランジスタ７５０２のドレインのみに接続されている。トランジスタ７５０７のソースは、配線７５１７を介して、トランジスタ７５０６のゲートに接続されている。通常の場合、異なる電位は、配線７５１１〜７５１７から外部配線として好適なものを選択することによって得ることができる（図７５の場合では、配線７５１５は外部配線として選択される）。
【０２３７】
図７６は、より高度な分圧器を示すものであって、ノード７４０３の電位に対して、配線７６１７を備えるノード（配線７５１７及び外部配線に相当する）のバイアスを適切に調整することによって、大電流の流れを出力に提供することができる。図７６の分圧器は、トランジスタが同種のものである、同様の数のトランジスタが存在する、かつ、トランジスタ鎖内でトランジスタのソース、ドレイン及びゲートの間に同様の接続がなされるという点では、図７５のトランジスタ鎖と同様のトランジスタ鎖を備える。図７６の分圧器の出力は、プログラム可能であり、すなわち、出力電圧がプログラム可能である。なぜならば、対応する高電圧選択トランジスタの適切なゲート７６２３、７６２４又は７６２５を開くことによって、３つの異なる出力７６１３（配線７５１３及び外部配線に相当する）、７６１４（配線７５１４及び外部配線に相当する）及び７６１５（配線７５１５及び外部配線に相当する）の間を選択することができるからである。図７６に示す分圧器に相当する複数の分圧器は、並列で（及び／又は直列で）接続できることもまた自明である。図６８、６９、７５及び７６において、既に図面にあるトランジスタの代わりに、異なる種類の好ましい空乏型ＦＥＴを利用することができることにもまた留意されたい。
【０２３８】
図７７は、非線形抵抗器配置に相当する高電圧デバイスを示している。分圧器配置においてこの非線形抵抗器配置を利用する場合、図７６の分圧器よりも大きい電流の流れが提供されることがある。図７７の非線形抵抗器配置は、図５及び６の第２及び第１型のＦＥＴと並びに／又は相補的配置における対応するＦＥＴと同様の７つの第２型のトランジスタ７７０１ａ〜７７０７ａ及び７つの第１型のトランジスタ７７０１ｂ〜７７０７ｂを備える。図５及び６の垂直型ＦＥＴ配置に加えて、非線形抵抗器配置では、当然、図３及び４並びに／又は対応する相補的配置に相当する水平型のトランジスタを用いてもよい。あるいは、非線形抵抗器配置において、空乏型ＦＥＴを用いてもよいものであって、ゲートは、例えば図７及び８にあるようなソース／ドレインを伴うｐｎ接合を備える。内部配線７７１１ａ〜７７１７ａは、トランジスタ７７０１ａ〜７７０７ａの異なるノード間に所望の接続を形成し、内部配線７７１１ｂ〜７７１７ｂは、トランジスタ７７０１ｂ〜７７０７ｂの異なるノード間に所望の接続を形成する。非線形抵抗器は、外部配線７７７３及び７７７５に相当する２つのノードを備え、前者は、トランジスタ７７０１ａ及び７７０１ｂのゲートに接続され、後者は、トランジスタ７７０７ａ及び７７０７ｂのドレインに接続される。
【０２３９】
図７７の非線形抵抗器配置は、２つのトランジスタ鎖から成る。第１のトランジスタ鎖は第２型のトランジスタ７７０１ａ〜７７０７ａを備え、第２のトランジスタ鎖は第１型のトランジスタ７７０１ｂ〜７７０７ｂを備える。これら２つのトランジスタ鎖は、外部入力ノード７７７３及び７７７５の間で並列に接続され、７７０１ａ及び７７０１ｂにおけるゲートはノード７７７３に接続され、７７０７ａ及び７７０７ｂにおけるドレインはノード７７７５に接続される。図７７の非線形抵抗器配置における内部配線は、以下のように接続される。トランジスタ鎖の両端部におけるトランジスタ（すなわち、７７０１ａ、７７０１ｂ、７７０７ａ及び７７０７ｂ）に加えて、トランジスタのソースは常に、内部配線（７７１２ａ〜７７１６ａ及び７７１２ｂ〜７７１６ｂ）を介してトランジスタ鎖におけるノード７７７５の近くに位置する隣接のトランジスタのゲートと、トランジスタ鎖におけるノード７７７３の近くに位置する隣接のトランジスタのドレインとに接続される。トランジスタ７７０７ａのソースは、内部配線７７１７ａを介してトランジスタ７７０６ａのドレインのみに接続され、トランジスタ７７０７ｂのソースは、内部配線７７１７ｂを介してトランジスタ７７０７ｂのドレインのみに接続される。
【０２４０】
図７８Ａは、図７７の非線形抵抗器配置に関するより簡潔な標識７８７４を示すものであって、外部入力ノード７７７３及び７７７５もまた描かれている。図７８Ｂは、その間において電圧が印加されるものである外部入力ノード７８７７及び７８７９と、ある電圧が生成される外部出力ノード７８７８とを備える分圧器として、非線形抵抗器７８７４及び７４７６をどのように利用することが可能であるかを示す。図７７及び７８Ａに相当する非線形抵抗器のトランジスタ鎖において、任意の数のトランジスタを利用することが可能であり、１つの非線形抵抗器に相当する２つのトランジスタ鎖は、異なる数のトランジスタを有してもよいということに留意されたい。２つのトランジスタ鎖が、実質的に不釣合いな数のトランジスタを含む場合、非導通のトランジスタ鎖において逆バイアスが特定の値を超えるときにアバランシェ増倍が発生することとなり、このことは非線形抵抗器の寿命と出力安定性とに影響を及ぼしうるが、一部の状況では、このことは方向性のヒューズ動作を提供するために利用されうる。
【０２４１】
当然、図７７の非線形抵抗器配置における全て又は一部のトランジスタのソース及びドレインを交換してもよい。加えて、種々の方法で、例えば抵抗器でできるような複数の外部入力及び／又は出力ノードを有する非線形抵抗器を、並列で及び／又は直列で接続することが可能であり、すなわち、非線形抵抗器のネットワークを作ることが可能である。また、非線形抵抗器のネットワークのある出力ノード（複数可）は、当然、複数の回路構成に接続されることができる。非線形抵抗器、抵抗器、容量、インダクタ、トランジスタ、メモリスタ、メムキャパシタ、メムインダクタ、メムトランジスタ、並びに、任意の電気的、電気機械的及び電気工学的部品は、ネットワークとして共に相互接続可能でもある。
【０２４２】
極性に応じて、あるトランジスタ鎖のみが導通しているものであって、トランジスタのドレイン−ゲート接合は順バイアスされ、その他は導通していないものであって、トランジスタのドレイン−ゲート接合は逆バイアスされる。導通トランジスタ鎖において、可動電荷キャリアはまず、トランジスタ７７０２から７７０７のチャネルを通り、その後トランジスタ７７０１のドレインゲートのｐｎ接合を通って移動する。導通トランジスタ鎖の順バイアスが実質的に増加するとき、可動電荷キャリアの大部分は、導通トランジスタ鎖の隅々までｐｎ接合及び金属配線中で移動を開始し、可動電荷キャリアの少数部分のみは、導通トランジスタ鎖のトランジスタチャネルを介して移動する。可動電荷キャリアが、導通トランジスタ鎖の隅々までｐｎ接合中で移動を開始するとき、ｐｎ接合が大量の電流を流すことが可能であること、かつ、ｐｎ接合中での順電位のわずかな増加が電流に大きな変化をもたらすことから、導通トランジスタ鎖の順バイアスは、容易にある値（極性に応じる）よりも拡大することはできない。
【０２４３】
前述に基づいて、非線形抵抗器及び非線形抵抗器を備える分圧器の利益は、両方の極性の電位を外部入力ノード間に接続可能であること、異なる極性における出力が釣り合っている又は所望の通りに不釣り合い（しかしながら、アバランシェ増倍は回避しなければならないものでありうる）であることが可能であること、出力電流が非線形である（すなわち、抵抗が非線形である）ことである。抵抗は、非線形抵抗器中又は非線形抵抗器を備えた分圧器中で、小さい電位差において第１の大きさで、電位差が増すと減少し、可動電荷キャリアがある導通トランジスタ鎖（複数可）の隅々までｐｎ接合中を移動開始した後は非常に小さい。その結果、ある出力ノード（又は出力ノード）が、その大きさもまた急速に変化しうる大出力電流を提供することが可能である一方で、分圧器内のある出力ノード（又は出力ノード）を確かに一定の電位に保つことが実際に可能である。そのため、非線形抵抗器を備える分圧器（例えば図７８Ｂの配置におけるような）は、電圧を生成するために、特にこの特許出願において記述している新規半導体論理素子を備える回路に必要な様々な電圧を生成するために適しており、良好な例としては、図７４の高電圧デバイスの高電圧部７４０６である。
【０２４４】
ここまで半導体論理素子に相当する本発明の実施形態を説明したが、第１ＦＥＴは好ましくは空乏型ＦＥＴであるものであって、かつ、第１ゲートは、第１入力論理電位にバイアスされるとき、第１ソース電位にバイアスされた第１ソースと比較して逆バイアスされるか又は第１ソース電位にバイアスされた第１ソースと同電位であるかのいずれかであることが好ましい。明瞭のため、ここでソースと比較して逆バイアスされるゲートは、ソース及びゲートが同電位である場合よりも低導通性のチャネルに相当するソース及びゲート間の電位差を指すことを、繰り返して述べる。ソースと比較して順バイアスされるゲートは、ソース及びゲートが同電位である場合よりも高導通性のチャネルに相当するソース及びゲート間の電位差を指す。空乏型ＦＥＴは、ソース及びゲートが同電位であるときにチャネルが導通していること、かつ、あるゲート−ソース間逆バイアスを超えるとチャネルが導通していないことを意味する。エンハンスメント型ＦＥＴでは、ゲート及びソースが同電位であるときチャネルは導通しておらず、かつ、あるゲート−ソース間順バイアスを超えるとチャネルは導通する。低電力の論理でエンハンスメント型ＦＥＴを実現する好ましい方法は、ゲート及びソースノード間の電流の流れを生成することなく、このようにゲートがソースに対して順バイアスされることができることから、ゲートノードが外部ゲートに相当するものであるＣＩＳＦＥＴ構成を利用することであることにもまた留意されたい。
【０２４５】
本発明に係る半導体論理素子においては、第１ゲートにおける第２入力論理電位は、第１ゲートが第１入力論理電位にバイアスされる場合よりも、第１ソースに対してさらに逆バイアスされる（又はより小さく順バイアスされる）という定義を利用することもまた可能である。同様に、第２ゲートにおける第１ソース電位は、第２ゲートが第１出力論理電位にバイアスされる場合よりも、第１出力論理電位にバイアスされる第２ソースに対してさらに逆バイアスされる（より小さく順バイアスされる）ということが言える。
【０２４６】
第１ＦＥＴがエンハンスメント型ＣＩＳＦＥＴである半導体論理素子に相当する本発明の実施形態を、実現することもまた可能である。この配置において、入力は、第１の外部ゲートに相当する。第１ゲートが第１入力論理電位にバイアスされる場合、第１ゲートは第１ソース電位にバイアスされる第１ソースと比較して順バイアスされており、また第１チャネルを導通にさせるために、この順バイアスはしきい値を超える必要がある。第１ゲートが第２入力論理電位にバイアスされる場合、第１ゲートは第１ソース電位である第１ソースノードと比較して同電位であるか又は逆バイアス又は順バイアスされるかのいずれかであるが、第１チャネルは導通していない。後者の最大の点は、第１ゲート及び第１ソース間の順バイアスは第１チャネルが導通にされることとなるしきい値を超えてはならないことを意味している。
【０２４７】
第１ＦＥＴ、第２ＦＥＴ、相補的な第１ＦＥＴ及び相補的な第２ＦＥＴに関する以下の異なるシナリオは、ｐｎ接合もショットキー接合のいずれも順バイアスされていないという状態に相当して概略を述べるものであって、第１入力論理電位は相補的な第２の論理電位に相当し、第２入力論理電位は相補的な第１の論理電位に相当する。さらに、第１ソースは第１ソース電位にバイアスされ、相補的な第１ソースは相補的な第１ソース電位にバイアスされ、第２ソースは第１出力論理電位にバイアスされ、相補的な第２ソースノードは第２出力論理電位にバイアスされ、入力は相補的な入力も指し、出力は相補的な出力も指す。
【０２４８】
本発明の半導体論理素子において、第１ＦＥＴが空乏型電界効果トランジスタであれば、以下の事実が当てはまる。
−  入力が第１入力論理電位にバイアスされる場合、第１ゲート及び第１ソースは、互いに対して同電位であるか又は逆バイアスされるかのいずれかであり、第１チャネルは導通している。第１ゲートが外部ＣＩＳゲートに相当すれば、第１ゲートのみ第１ソースに対して順バイアスされることができる。
−  入力が第２入力論理電位にバイアスされる場合、第１ゲート及び第１ソースは、互いに対して逆バイアスされ、第１チャネルは導通していない。
【０２４９】
本発明の相補半導体論理素子において、相補的な第１ＦＥＴが空乏型電界効果トランジスタであれば、以下の事実が当てはまる。
−  入力が第２入力論理電位にバイアスされる場合、相補的な第１ゲート及び相補的な第１ソースは、互いに対して同電位であるか又は逆バイアスされるかのいずれかであり、相補的な第１チャネルは導通している。相補的な第１ゲートが外部ＣＩＳゲートに相当すれば、相補的な第１ゲートのみ相補的な第１ソースに対して順バイアスされることができる。
−  入力が第１入力論理電位にバイアスされる場合、相補的な第１ゲート及び相補的な第１ソースは、互いに対する逆バイアスを印加され、相補的な第１チャネルは導通していない。
【０２５０】
本発明の半導体論理素子において、第２ＦＥＴが空乏型電界効果トランジスタであれば、以下の事実が当てはまる。
−  入力が第１入力論理電位にバイアスされる場合、第２ゲートは第２ソースに対して逆バイアスされ、第２チャネルは導通していない。
−  入力が第２入力論理電位にバイアスされる場合、第２ゲートは第２ソースとほぼ同電位に調整され、第２チャネルは導通している。第２ゲートが外部ＣＩＳゲートのみに相当すれば、第２ゲートは第２ソースに対して順バイアスされることができる。
【０２５１】
本発明の相補半導体論理素子において、相補的な第２ＦＥＴが空乏型電界効果トランジスタであれば、以下の事実が当てはまる。
−  入力が第２入力論理電位にバイアスされる場合、相補的な第２ゲートは相補的な第２ソースに対して逆バイアスされ、相補的な第２チャネルは導通していない。
−  入力が第１入力論理電位にバイアスされる場合、相補的な第２ゲートは相補的な第２ソースとほぼ同電位に調整され、相補的な第２チャネルは導通する。相補的な第２ゲートが外部ＣＩＳゲートのみに相当すれば、相補的な第２ゲートは第２ソースに対して順バイアスされることができる。
【０２５２】
本発明の半導体論理素子において、第２ＦＥＴが、第２ゲートが外部ＣＩＳゲートのみに相当するものであるエンハンスメント型ＣＩＳＦＥＴであれば、以下の事実が当てはまる。
−  入力が第１入力論理電位にバイアスされる場合、第２ゲートは第２ソースに対して同電位であるか又は逆バイアス又は順バイアスされるかのいずれかであり、第２チャネルは導通していない。第２ゲートが第２ソースに対して順バイアスされるならば、この順バイアスは、第２チャネルを導通にすることとなるしきい値を超えてはならない。
−  入力が第２入力論理電位にバイアスされる場合、第２ゲートは第２ソースに対して順バイアスされ、この順バイアスはしきい値を超えて第２チャネルを導通にする。
【０２５３】
本発明の相補半導体論理素子において、相補的な第２ＦＥＴが、相補的な第２ゲートが外部ＣＩＳゲートのみに相当するものであるエンハンスメント型ＣＩＳＦＥＴであれば、以下の事実が当てはまる。
−  入力が第２入力論理電位にバイアスされる場合、相補的な第２ゲートは相補的な第２ソースに対して同電位であるか又は逆バイアス又は順バイアスされるかのいずれかであり、第２チャネルは導通しない。相補的な第２ゲートが相補的な第２ソースに対して順バイアスされるならば、この順バイアスは、相補的な第２チャネルを導通にすることとなるしきい値を超えてはならない。
−  入力が第１入力論理電位にバイアスされる場合、相補的な第２ゲートは相補的な第２ソースに対して順バイアスされ、この順バイアスは、相補的な第２チャネルが導通するようにしきい値を超える。
【０２５４】
本発明の半導体論理素子において、第１ＦＥＴが、第１ゲートが外部ＣＩＳゲートのみに相当するものであるエンハンスメント型ＣＩＳＦＥＴであれば、以下の事実が当てはまる。
−  入力が第１入力論理電位にバイアスされる場合、第１ゲートは第１ソースに対して順バイアスされ、この順バイアスは、しきい値を超えて第１チャネルを導通にする。
−  入力が第２入力論理電位にバイアスされる場合、第１ゲートは第１ソースに対して同電位であるか又は逆バイアス又は順バイアスされるかのいずれかである。第１ゲートが第１ソースに対して順バイアスされるならば、この順バイアスは、第１チャネルを導通にすることとなるしきい値を超えてはならない。
【０２５５】
本発明の相補半導体論理素子において、相補的な第１ＦＥＴが、相補的な第１ゲートが外部ＣＩＳゲートのみに相当するものであるエンハンスメント型ＣＩＳＦＥＴであれば、以下の事実が当てはまる。
−  入力が第２入力論理電位にバイアスされる場合、相補的な第１ゲートは相補的な第１ソースに対して順バイアスされ、この順バイアスは、しきい値を超えて相補的な第１チャネルを導通にさせる。
−  入力が第１入力論理電位にバイアスされる場合、相補的な第１ゲートは相補的な第１ソースに対して同電位であるか又は逆バイアス又は順バイアスされるかのいずれかである。相補的な第１ゲートが相補的な第１ソースに対して順バイアスされるならば、この順バイアスは、相補的な第１チャネルを導通にすることとなるしきい値を超えてはならない。
【０２５６】
エンハンスメント型の第１ＦＥＴ及びエンハンスメント型の第２ＦＥＴを含む半導体論理素子の例を、図７９及び８０に示している。第１ＦＥＴは、入力が第１の外部ゲートに相当するものである表面チャネル型ＣＩＳＦＥＴに相当する。図８０は半導体論理素子の配置図を示し、図７９は図８０の破線８０７１に沿った半導体論理素子の断面図を示す。第１ソースノードは、第１導電型のソースドーピング７１１、低濃度ドープされた第１導電型のソースエクステンションドーピング７９１１及び配線８８１を備える。第１補助ゲートノードは、第２導電型のバックゲートドーピング７９４７、第２導電型のバックゲートコンタクトドーピング７９１７及び配線８０８７を備える。第１ゲートノード（すなわち、入力）は、外部ゲート７９２５及び配線８０８５を備える。第１チャネルは、第１導電型の可動電荷キャリアを運ぶことが可能であり、表面チャネル７９３１に相当する。
【０２５７】
第１ドレインは、第１導電型のドレインドーピング７１３、低濃度ドープされた第１導電型のドレインエクステンションドーピング７９１３を備える。第２ゲートは、外部ゲート７２６を備える。内部ノードは、第１ドレインドーピング７１３、ドレインエクステンションドーピング７９１３、外部ゲート７２６及び配線３４８３を備える。第２チャネルは、第２導電型の可動電荷キャリアを運ぶことが可能であり、表面チャネル３７３２に相当する。入力及び内部ノードの間に、任意の「ドラッグアロング」平板キャパシタ８０９０がある。第２ソースノードは、第２導電型のソースドーピング７１２、低濃度ドープされた第２導電型のソースエクステンションドーピング３７１２及び配線８８２を備える。第２補助ゲートノードは、第１導電型のバックゲートドーピング３７４８、第１導電型のバックゲートコンタクトドーピング３７１８及び配線３８８８を備える。第２ドレインノード（すなわち、出力）は、第２導電型のドレインドーピング７１４、低濃度ドープされた第２導電型のドレインエクステンションドーピング３７１４及び配線８８４を備える。第２チャネルは、第２導電型の可動電荷キャリアを運ぶことが可能であり、表面チャネル３７３２に相当する。
【０２５８】
図７９及び８０の左側の第１導電型の第１ＦＥＴがエンハンスメント型トランジスタであるという事実は、第１ゲートが第１入力論理電位にバイアスされ、第１ソースが第１ソース電位にバイアスされる場合に、そのとき第１ゲートは、第１ソースに対してしきい値レベルを超えて順バイアスされなければならないが、そうでなければ第１チャネル７９３１が導通にならないからであることを意味している。第１ゲートが第２入力論理電位にバイアスされ、第１ソースが第１ソース電位にバイアスされる場合、そのとき第１ゲートは、第１チャネル７９３１が導通しないことを確実にするために、第１ソースに対して同電位であるか又は逆バイアスされるかのいずれかでなくてはならない。第１ゲートはまた、第１チャネルが導通しないことを確実にするため、実際に第１ソースに対して順バイアスされうるが、しきい値以下に限る。
【０２５９】
図７９及び８０において、右側の第２導電型の第２ＦＥＴは、この例におけるエンハンスメント型トランジスタである。入力が第１入力論理電位にバイアスされる場合、第１チャネルは導通しており、第２ゲートは第１ソース電位にバイアスされることを意味する。第２ゲートが第１ソース電位にバイアスされ、第２ソースが第１出力論理電位にバイアスされる場合、そのとき第２チャネル３７３２は非導通でなければならず、第２ゲートが第２ソースに対して同バイアスか又は逆バイアスされるかのいずれかであることができることを意味する。加えて、第２ゲートは、第２ソースに対して順バイアスされてもよいが、この場合、この順バイアスはしきい値を超えてはならない。入力が第２入力論理電位にバイアスされる場合、第１チャネルは導通しておらず、第２ゲートにおける電位は、第２チャネルを導通にする値に決定されることを意味し、第２ゲートが第２ソースに対して順バイアスされることを意味する。
【０２６０】
第２ＦＥＴ及びその動作は、図３７及び３８の右側における第２ＦＥＴに相当し、すなわち、図７９及び８０の半導体論理素子は、第２種のＣＣＩＳ論理に適用可能であるということに留意されたい。
【０２６１】
図８１Ａは、図７９及び８０に係る半導体論理素子に基づくインバータ配置の可能なバイアススキームを示す。図８１Ｂは、図８１Ａの半導体論理素子に対して相補的である図７９及び８０に係る半導体論理素子の可能なバイアススキームを示す。図８１Ｃは、図８１Ａ及び８１Ｂと、変更された第２種のＣＣＩＳ論理とに相当する非ＭＳＣＬのインバータ配置を示す。図８１Ｄは、別の非ＭＳＣＬのインバータ配置のバイアススキームを示すものであって、半導体論理素子は図７９及び８０に相当し、相補半導体論理素子が空乏型の第１ＦＥＴ及びエンハンスメント型の第２ＦＥＴを備える。図８１Ａ〜８１Ｄのさらに高いレベルの標識は、図５２Ａ〜５２Ｅに係る記述において説明されている。
【０２６２】
第１及び第２ＦＥＴにおいて、ここまでで現れていない異なる種類のゲート配置を用いることもできることに留意するのは重要である。可能な異なるＣＩＳＦＥＴゲート配置の例を、図８２Ａ、８２Ｂ、８３Ａ及び８３Ｂに示している。図８２Ａは、ラップアラウンド型の外部ゲート８２２６及びバックゲートドーピング８２４８を備える表面チャネル型ラップアラウンド型のＣＩＳＦＥＴゲートの断面図を示す。図８２Ｂは、埋め込みチャネルドーピング８２３２を備える埋め込みチャネル型のラップアラウンド型のＣＩＳＦＥＴゲートの断面図を示す。図８３Ａは、フィン形状の外部ゲート８３２６及びバックゲートドーピング８３４８を備える表面チャネル型ＣＩＳＦＥＴの断面図を示す。図８３Ｂは、埋め込みチャネルドーピング８３３２を備えるフィン形状の埋め込みチャネル型ＣＩＳＦＥＴの断面図を示す。図８３Ａ及び８３Ｂに相当するＣＩＳＦＥＴ配置は、ｆｉｎＦＥＴ配置とも称する。
【０２６３】
図８４Ａ、８４Ｂ、８４Ｃ、８６Ａ、８６Ｂ、８７Ａ及び８７Ｂは、対称インバータ配置における可能なバイアスレベルの例を示す。用語「対称インバータ」は、第一に、第１ＦＥＴ及び相補的な第１ＦＥＴは同様であるが反対の型のトランジスタであること、第２ＦＥＴ及び相補的な第２ＦＥＴは同様であるが反対の型のトランジスタであることを意味する。さらに、用語「対称インバータ」は、インバータ配置において、ｐ及びｎ型領域並びにノード及び相当する相補的なノード間の電位を交換すると、そのとき同一のインバータ配置が結果として得られることを意味する。図８４Ａ、８４Ｂ、８４Ｃ、８６Ａ、８６Ｂ、８７Ａ及び８７Ｂのインバータ配置において、文字Ｉは入力を指し、文字Ｏは出力を指し、文字ＦＳは第１ソースを指す。第１入力論理電位８４５５ａ、第２入力論理電位８４５５ｂ、第１出力論理電位８４５４ａ、第２出力論理電位８４５４ｂ、第１ソース電位８４５６ａ及び相補的な第１ソース電位８４５６ｂもまた、各図面に描かれている。
【０２６４】
図８４Ａ、８４Ｂ、８４Ｃ、８６Ａ及び８６Ｂに相当する対称インバータ配置において、第１ＦＥＴ及び相補的な第１ＦＥＴは、空乏型電界効果トランジスタである。図８４Ａ、８４Ｂ、８４Ｃ及び８７Ａに相当する対称インバータ配置において、第２ＦＥＴ及び相補的な第２ＦＥＴは、空乏型トランジスタ又はエンハンスメント型電界効果トランジスタのいずれかでありうる。図８６Ａ、８６Ｂ及び８７Ｂに相当する対称インバータ配置において、第２ＦＥＴ及び相補的な第２ＦＥＴは、エンハンスメント型電界効果トランジスタである。図８７Ａ及び８７Ｂに相当する対称インバータ配置において、第１ＦＥＴ及び相補的な第１ＦＥＴは、エンハンスメント型電界効果トランジスタである。図８４Ａ、８６Ａ及び８７Ｂの実施形態は、ＭＳＣＬに相当するが、対称インバータ配置はＭＳＣＬの必要条件ではないということに留意されたい。図８７Ｂに基づけば、図７９及び８０の実施形態もまた、ＭＳＣＬに適用可能であるということが推測できる。
【０２６５】
図８５Ａ及び８５Ｂは、本発明のインバータ配置の例を示すものであって、２つの電位レベルのみを必要とする。図８５Ａのインバータ配置において、第１ＦＥＴ及び相補的な第１ＦＥＴは空乏型トランジスタであって、第１ゲート及び相補的な第１ゲートが外部ゲートに相当する。図８５Ｂのインバータ配置において、第１ＦＥＴ及び相補的な第１ＦＥＴは空乏型トランジスタであって、ゲートは少なくとも２つの側からチャネルを制限する。図８５Ａ及び８５Ｂに相当するインバータ配置の両方において、第２ＦＥＴ及び相補的な第２ＦＥＴは、エンハンスメント型トランジスタに相当する。
【０２６６】
ここまでの第１ＦＥＴ及び／又は第２ＦＥＴがＪＦＥＴに相当する実施形態では、ＪＦＥＴのゲートが、少なくとも２つの側からチャネルを囲む１つの単一のドープ領域に相当したが、水平型ＪＦＥＴを備える先の実施形態では、ゲートが、同一の導電型の単一のドープ領域に相当する上部ゲートドーピング及び下部ゲートドーピングを備える。しかしながら、単一のドープ領域が少なくとも２つの側からチャネルを囲まないものであるＪＦＥＴを利用することもまた可能である。図８８〜９０の実施形態において、第１ＦＥＴ及び第２ＦＥＴは、同一の導電型のものである２つの別個にドープされた領域がチャネルの反対側に配置されているものである横型ＪＦＥＴであり、これらの別個にドープされた領域を、フロントゲートドーピング及びバックゲートドーピングと称する。図８９は半導体論理素子の配置図を示し、図８８は図８９の破線８９７１に沿った半導体論理素子の断面図を示し、図９０は図８９の破線８９７２に沿った半導体論理素子の断面図を示す。
【０２６７】
第１ソースノードは、第１導電型のソースドーピング３１１及び配線４８１を備える。第１補助ゲートノードは、第２導電型のバックゲートドーピング８８４７、第２導電型のバックゲートコンタクトドーピング８８１７及び配線８９８７を備える。第１ゲートノード（すなわち、入力）は、フロントゲートドーピング８８２５及び配線８９８５を備える。第１ドレインは、第１導電型のドレインドーピング３１３を備える。第１チャネルは、第１ソース及び第１ドレイン間に配置され、かつ、第１導電型の可動電荷キャリアを運ぶことが可能である第１導電型のチャネルドーピング８８３１に相当する。第２ゲートは、第１導電型のバックゲートドーピング８８４６及び第１導電型のバックゲートコンタクトドーピング８８１６を備える。内部ノードは、第１ドレイン、第２ゲート及びこの２つを接続する配線８９８３を備える。第２ソースノードは、第２導電型のソースドーピング３１２及び配線４８２を備える。第２チャネルは、第２ソース及び第２ドレイン間に配置され、かつ、第２導電型の可動電荷キャリアを運ぶことが可能である第２導電型のチャネルドーピング８８３２に相当する。入力及び内部ノードの間に、任意の「ドラッグアロング」平板キャパシタ８９９０がある。第２補助ゲートノードは、第１導電型のフロントゲートドーピング８８２８及び配線８９８８を備える。第２ドレインノード（すなわち、出力）は、第２導電型のドレインドーピング３１４及び配線４８４を備える。
【０２６８】
図８８、８９及び９０の半導体論理素子において、第１補助ゲートノードは、例えば第２入力論理電位に接続させることができ、第２補助ゲートノードは、例えば第１ソース電位に接続させることができる。このことは、フロントゲートドーピング及びバックゲートドーピングが、第１ＦＥＴ及び第２ＦＥＴの両方において、別個にドープされた領域に相当するため可能である。そうでなければ、図８８、８９及び９０の半導体論理素子の動作は、入力が第１入力論理電位にある場合、第２ソースが第１出力論理電位にある場合、かつ、第１ソースが第１ソース電位にある場合に第１チャネルは導通しており、第２チャネルは導通していないことと、入力が第２入力論理電位にある場合、第２ソースが第１出力論理電位にある場合、かつ、第１ソースが第１ソース電位にある場合に第１チャネルは導通しておらず、第２チャネルは導通しており、内部ノードが第１出力論理電位で固定されることとを含む図３及び４の半導体論理素子の動作に相当し、すなわち、図８８、８９及び９０の実施形態はＭＳＣＬ及びＣＳ論理に適用可能である。
【０２６９】
図９１、９２及び９３に相当する実施形態では、外部ショットキーゲートを備える半導体論理素子の一実施形態を示している。図９２は半導体論理素子の配置図を示し、図９１は図９２の破線９２７１に沿った半導体論理素子の断面図を示し、図９２は図９２の破線９２７２に沿った半導体論理素子の断面図を示す。先の実施形態において、コンタクトドーピング及び配線間にオーミックコンタクトが常にあったが、図９１、９２及び９３においては、外部ショットキーゲート９１２７の導体材料が第１チャネルドーピング９１３１に相当する第１導電型の半導体材料に対して、第１ＦＥＴにおいてショットキーダイオードを形成する（第１導電型のソースドーピング３１１及び第１導電型のドレインドーピング３１３間に配置される）。同様に、第２ＦＥＴにおける外部ショットキーゲート９１２６の導体材料が、第２チャネルドーピング９１３２に相当する第２導電型の半導体材料に対してショットキーダイオードを形成する（第２導電型のソースドーピング３１２及び第２導電型のドレインドーピング３１４間に配置される）。
【０２７０】
図９１、９２及び９３において、第１ソースノードは、ソースドーピング３１１及び配線４８１に相当する。第１ゲートノード（すなわち、入力）は、第２導電型のバックゲートドーピング９１４５、第２導電型のコンタクトドーピング９１１５及び配線９２８５に相当する。第１補助ゲートノードは、外部ショットキーゲート９１２７及び配線９２８７に相当する。内部ノードは、第１ドレインドーピング３１３、外部ショットキーゲート９１２６及びこの２つを接続する配線９２８３に相当する。入力及び内部ノードの間に、任意の平板キャパシタ９２９０がある。第２補助ゲートノードは、第１導電型のバックゲートドーピング９１４８、第１導電型のコンタクトドーピング９１１８及び配線９２８８に相当する。第２ソースノードは、ソースドーピング３１２及び配線４８２に相当する。第２ドレインノード（すなわち、出力）は、ドレインドーピング３１４及び配線４８４を備える。
【０２７１】
図９１、９２及び９３の半導体論理素子において、第１補助ゲートノードは例えば第２入力論理電位に接続されることができ、第２補助ゲートノードは例えば第１ソース電位に接続されることができる。図９１、９２及び９３の半導体論理素子の動作は図８８、８９及び９０の動作に相当し、すなわち補助ゲートを除外して、図９１、９２及び９３の半導体論理素子の動作は、入力が第１入力論理電位にある場合、第２ソースが第１出力論理電位にある場合、かつ、第１ソースが第１ソース電位にある場合に第１チャネルは導通しており、第２チャネルは導通していないことと、入力が第２入力論理電位にある場合、第２ソースが第１出力論理電位にある場合、かつ、第１ソースが第１ソース電位にある場合に第１チャネルは導通しておらず、第２チャネルは導通しており、内部ノードが第１出力論理電位で固定されることとを含む図３及び４の半導体論理素子の動作に相当し、すなわち、図９１、９２及び９３の実施形態はＭＳＣＬに適用可能である。また、第１ＦＥＴ及び第２ＦＥＴは、好ましくは空乏型導体・半導体電界効果トランジスタ（ＣＳＦＥＴ）にいずれも相当する。
【０２７２】
図９５は本発明の一実施形態に相当する半導体論理素子の配置図を示し、図９４は図９５の破線９５７１に沿った半導体論理素子の断面図を示し、図９６は図９５の破線９５７２に沿った第１ＦＥＴの断面図を示し、図９７は図９５の破線９５７３に沿った第２ＦＥＴの断面図を示す。図９４〜９７の実施形態において、第１ＦＥＴは、第１ゲートとして共に接続される別個のフロントゲートドーピング９４２５及びバックゲートドーピング９４４５を有する接合型電界効果トランジスタである。また、この実施形態は、ＣＳＦＥＴである第２ＦＥＴを備えるものであって、第１導電型のバックゲートドーピング９４４６及び外部ショットキーゲート９４２６が第２ゲートとして共に接続される。第２ＦＥＴにおいて、外部ショットキーゲートと第１導電型のバックゲートドーピングとを接続する配線が必要ない理由は、この場合において、外部ショットキーゲートの導体材料が第２ＦＥＴの第１導電型の半導体材料とのオーミックコンタクト及び第２ＦＥＴの第２導電型の半導体材料とのショットキー接合を形成するという事実に起因する。
【０２７３】
図９４〜９７において、第１ソースノードは、第１導電型の第１ソースドーピング３１１及び配線４８１に相当する。第１ゲートノード、すなわち入力は、第２導電型のフロントゲートドーピング９４２５、第２導電型のバックゲートドーピング９４４５、第２導電型のコンタクトドーピング９４１５及び配線９５８５に相当する。第１ソースドーピング３１１及び第１ドレインドーピング３１３間に、第１導電型の可動電荷キャリアを運ぶことが可能である第１導電型の第１チャネルドーピング９４３１がある。第２ゲートは、外部ショットキーゲート９４２６及び第１導電型のバックゲートドーピング９４４６に相当する。内部ノードは、第１導電型のドレインドーピング４１１、第２ゲート及びこの２つを接続する配線９５８３に相当する。入力及び内部ノードの間に、任意の平板キャパシタ９５９０がありうる。第２ソースノードは、第２導電型の第２ソースドーピング３１２及び配線４８２を備える。第２ドレインノード、すなわち出力は、第２導電型の第２ドレインドーピング３１４及び配線４８４を備える。第２ソースドーピング３１２及び第２ドレインドーピング３１４間に、第２導電型の可動電荷キャリアを運ぶことが可能である第２導電型の第２チャネルドーピング９４３２がある。
【０２７４】
図９４〜９７の半導体論理素子の動作は、入力が第１入力論理電位にある場合、第２ソースが第１出力論理電位にある場合、かつ、第１ソースが第１ソース電位にある場合に第１チャネルは導通しており、第２チャネルは導通していないことと、入力が第２入力論理電位にある場合、第２ソースが第１出力論理電位にある場合、かつ、第１ソースが第１ソース電位にある場合に第１チャネルは導通しておらず、第２チャネルは導通しており、内部ノードが第１出力論理電位で固定されることとを含む図３及び４の半導体論理素子の動作に相当し、すなわち、図９１、９２及び９３の実施形態はＭＳＣＬに相当する。図８８〜９７に相当する実施形態では、当然、既に先に説明した適切な分離ウェルを伴う水平絶縁層３６０と置き換えてもよい。
【０２７５】
図９８及び９９の実施形態は、図４９の実施形態の変形を示す。図９９は本発明の一実施形態に相当する半導体論理素子の配置図を示し、図９８は図９９の破線９９７１に沿った半導体論理素子の断面図を示す。図９８及び９９の半導体論理素子の利点は、同一半導体素子に属するバイアスされたノードによって内部ノードが完全に囲まれているという理由から、半導体論理素子の外側に対する内部ノードの容量結合が最小化されるということである。このように、入力が第２入力論理電位にある場合、例えば高周波共鳴への内部ノードの結合が緩和される。すなわち、受信アンテナとして機能する内部ノードの傾向が緩和される。
【０２７６】
図９８及び９９において、水平導体層９８７８は、水平絶縁体層３６０と更なる水平絶縁体層９８６０との間に挟まれる。垂直導体層９８６８は、垂直絶縁層３６２と更なる垂直絶縁層９８６２との間に挟まれる。垂直導体層９８６８及び水平導体層９８７８は、共に電気的に接触しており、下方から及び水平方向からピクセルを囲む。任意である層９８６０、９８６２、９８６８及び９８７８は、水平絶縁体層及び／又は絶縁基板を備えたその他の先の実施形態において、水平絶縁体層３６０との接合及び／又は絶縁基板（図９８の実施形態において層３００に相当）との接合に利用することが可能である。任意の４つの層９８６０、９８６２、９８６８及び９８７８の全てを用いる代わりに、当然、任意の垂直層９８６２及び９８６８のみを用いてよいことを留意することもまた重要である。加えて、図９８の実施形態は、任意であり先の実施形態に用いてもよいシャロートレンチアイソレーション（ＳＴＩ）１６２もまた備える。
【０２７７】
図９８及び９９の実施形態において、第１ゲートノード（すなわち、入力）は、第２導電型のバックゲートドーピング４９４５、第２導電型のコンタクトドーピング７１５及び配線９９８５に相当する。第１ソースノードは、第１導電型の第１ソースドーピング７１１及び配線８８１に相当する。第１導電型のドーピング４９４６は、第１ドレイン及び第２ゲートの両方に相当し、半導体論理素子の内部ノードに相当する。第１導電型の第１チャネルドーピング７３１は、第１ソースドーピング７１１及び第１導電型のドーピング４９４６間に配置され（第１ドレインにも相当）、第１導電型の可動電荷キャリアを運ぶことが可能である。第１補助ゲートノードは、外部ゲート４９２７及び配線９９８７に相当する。第２ソースノードは、第２導電型の第２ソースドーピング７１２及び配線８８２を備える。第２ドレインノード、すなわち出力は、第２導電型の第２ドレインドーピング７１４及び配線８８４に相当する。第２導電型の第２チャネルドーピング７３２は、第２ソースドーピング及び第２ドレインドーピング間に配置され、かつ、第２導電型の可動電荷キャリアを運ぶことが可能である。第２補助ゲートノードは、第２の外部ゲート４９２８、更なる第２補助ゲート９８２８、並びに、垂直導体層９８６８及び水平導体層９８７８に相当する。前述した垂直導体層及び水平導体層は、代替として例えば入力に接続されてよく、更なる第２補助ゲートは、代替として例えば第１ソースノードに接続されてよいということに留意されたい。
【０２７８】
図９８及び９９の半導体論理素子は好ましくは、入力が第１入力論理電位又は第２入力論理電位であるかにかかわらず、第１ＦＥＴにおいて、第１補助ゲート４９２７の下の半導体界面に、第２導電型の可動電荷キャリアの層が存在し、第２ＦＥＴにおいて、第２補助ゲート４９２８の下の半導体界面に、入力が第１入力論理電位又は第２入力論理電位にあるかという事実とは関係なく、第１導電型の可動電荷キャリアの層が存在するように、バイアスされる。この場合、図９８及び９９の半導体論理素子の動作は、入力が第１入力論理電位にある場合、第２ソースが第１出力論理電位にある場合、かつ、第１ソースが第１ソース電位にある場合に、第１チャネルは導通しており、第２チャネルは導通していないことと、入力が第２入力論理電位にある場合、第２ソースが第１出力論理電位にある場合、かつ、第１ソースが第１ソース電位にある場合に、第１チャネルは導通しておらず、第２チャネルは導通しており、内部ノードは第１出力論理電位で固定されることとを含む図３及び４の半導体論理素子の動作と同様である。図９８及び９９の実施形態は、ＭＳＣＬ及び変更された第１種のＣＣＩＳ論理に適用可能である。外部ゲート９８２８に関連する容量は、図９８及び９９の実施形態において、外部ゲート９８２８の下部にＳＴＩを置くことによって減少しうるということに留意されたい。
【０２７９】
図１００Ａは、第１導電型がｐ型、第２導電型がｎ型の場合の、図９８及び９９に相当する実施形態の可能なバイアススキームを示す。同様に、図１００Ｂは、第１導電型がｎ型、第２導電型がｐ型の場合の、図９８及び９９に相当する実施形態の可能なバイアススキームを示す。
【０２８０】
図１０１Ａ〜１０１Ｌは、本発明と組み合わせて利用することができる典型的なトランジスタ型の記号を示す。これらの図面において、記号Ｓはソースを指し、記号Ｄはドレインを指し、記号ＦＧはフロントゲートを指し、記号ＢＧはバックゲートを指す。ＣＩＳＦＥＴにおいて、用語「フロントゲート」は外部ＣＩＳゲートを指し、ＣＳＦＥＴにおいて、用語「フロントゲート」は外部ショットキーゲートを指し、ＪＦＥＴにおいて、用語「フロントゲート」はフロントゲートドーピングを指す。ＣＩＳＦＥＴ、ＣＳＦＥＴ及びＪＦＥＴにおいて、用語「バックゲート」はバックゲートドーピングを指す。ＪＦＥＴにおいてＦＧ及びＢＧノードが共に短絡している場合、ＦＧ及びＢＧの代わりに、図３及び４の場合のように用語「上部ゲートドーピング及び下部ゲートドーピング」を用いるか又は図５及び６の場合のように単に用語「ゲートドーピング」を用いることもでき、こうしたトランジスタ配置はまた静電誘導トランジスタ（ＳＩＴ）という文言で参照される場合もある。
【０２８１】
図１０１Ａはエンハンスメント型（ＥＭ）のｎ型ＣＩＳＦＥＴ（ｎＣＩＳＦＥＴ）を示し、図１０１Ｂは空乏型（ＤＭ）のｎＣＩＳＦＥＴを示し、図１０１ＣはＥＭのｐ型ＣＩＳＦＥＴ（ｐＣＩＳＦＥＴ）を示し、図１０１ＤはＤＭのｐＣＩＳＦＥＴを示し、図１０１ＥはＥＭのｎＣＳＦＥＴを示し、図１０１ＦはＤＭのｎＣＳＦＥＴを示し、図１０１ＧはＥＭのｐＣＳＦＥＴを示し、図１０１ＨはＤＭのｐＣＳＦＥＴを示し、図１０１ＩはＥＭのｎＪＦＥＴを示し、図１０１ＪはＤＭのｎＪＦＥＴを示し、図１０１ＫはＥＭのｐＪＦＥＴを示し、図１０１ＬはＤＭのｐＪＦＥＴを示す。図１０１Ａ〜１０１Ｌに関して、ＤＭ及びＥＭのトランジスタ間の差異は、全てのノードが同電位であるときにチャネルは導通しているか（ＤＭ）又は導通していないか（ＥＭ）という事実に従って生じるため、本明細書の他の箇所とは異なる指定法が利用されるということに留意されたい（すなわち、この指定によれば、ＢＧ又はＦＧのいずれかのノードに相当する任意の補助ゲートノードに対して好適なバイアスを印加することではトランジスタ型を変更することができない）。しかしながら、ＦＧ及びＢＧが共にゲートノードとして短絡している場合、図１０１Ａ〜１０１Ｌの指定法と本明細書の他の箇所との間に差異はないということに留意されたい。
【０２８２】
第１ＦＥＴとしてＤＭ及びＥＭのＣＩＳＦＥＴを、第２ＦＥＴとしてＤＭ及びＥＭのＣＩＳＦＥＴを、第１ＦＥＴとしてＤＭ及びＥＭのＪＦＥＴを、第２ＦＥＴとしてＤＭ及びＥＭのＪＦＥＴを、第１ＦＥＴとしてＤＭのＣＳＦＥＴを、第２ＦＥＴとしてＤＭのＣＳＦＥＴを利用することが可能であることを、先に示した実施形態の記述において既に説明した。しかしながら、第１ＦＥＴとして、ＥＭのＣＳＦＥＴ（ＥＭのＪＦＥＴも同様）も利用することが可能であり、その場合において、第１のゲートノード（すなわち、入力）は、第１の入力論理電位にバイアスされている場合、第１のチャネルを導通にするために、第１のソース電位にバイアスされた第１のソースに対して順バイアスされなければならないということに留意されたい。順バイアスされた配置の消費電力は、バンドギャップ幅、ショットキー障壁高さ、温度及び順バイアスの量に依存し、すなわち好ましい状況では（例えばワイドバンドギャップの半導体材料の場合のように）、第１ゲートにおける順バイアスは、非常に高い消費電力を生じさせないかもしれない。別の重要な観察としては、第２ＦＥＴとしてＥＭのＣＳＦＥＴ（ＥＭのＪＦＥＴも同様）を利用することも可能であり、その場合、入力が第２入力論理電位である場合、第２ゲートは、第２ソースに対して順バイアスされなければならない。しかしながら、順バイアスを維持するために、第１ドレインドーピングの下部に、局在化する中間バンドギャップのエネルギー状態を導く不純物原子を注入する必要がありうる。このように、内部ノードは、第２チャネルのドーピング及び第２ゲート間の順バイアスされたｐｎ接合又は順バイアスされたショットキー接合において生成された電流に耐えるために、中間バンドギャップの状態により生成された充分な第１導電型の可動電荷キャリアを収集することとなる。このことについての欠点は、消費電力が自然に増加することである。前述の順バイアスを維持することの別の可能性としては、バンドギャップが狭いほどより多くの暗電流を生成するので、第２ＦＥＴにおけるよりも第１ＦＥＴにおいて狭いバンドギャップの半導体材料を用いることであろう。
【０２８３】
図１０２は、ＥＭのｐＣＩＳＦＥＴ１０２９４に相当する従来の相補半導体論理素子と、第１ＦＥＴとしてＤＭのｐＣＩＳＦＥＴ及び第２ＦＥＴとしてＤＭのｎＣＩＳＦＥＴを有する本発明による半導体論理素子１０２９３とを備えるシリコンベースのインバータ構成を示す。ＭＳＣＬに相当するこのインバータ配置において、半導体論理素子１０２９３は、別の方法で論理電位として０Ｖ及び５Ｖを有するＴＳＣＬに相当する従来のインバータ配置に存在しうるＥＭのｎＣＩＳＦＥＴに相当する従来の半導体論理素子を置き換えている。ＴＳＣＬに相当する従来のインバータ配置において、インバータの入力が第１の論理電位（この場合０Ｖ）であるとき、ＥＭのｎＣＩＳＦＥＴのチャネルは導通しておらず、ＥＭのｐＣＩＳＦＥＴのチャネルは導通しており、また、インバータの入力が第２の論理電位（この場合５Ｖ）であるとき、ＥＭのｎＣＩＳＦＥＴのチャネルは導通しており、ＥＭのｐＣＩＳＦＥＴのチャネルは導通していない。
【０２８４】
本発明による半導体論理素子１０２９３において、第１ＦＥＴの第１ゲート（すなわち、入力）は、第１の外部ゲート及び第１のバックゲートドーピングの両方を備える。第１ドレインドーピングに加えて、内部ノードは、第２の外部ゲート及び第２ＦＥＴの第２のバックゲートドーピングの両方を備える。入力及び内部ノードの間に、任意の平板キャパシタ１０２９０がある。図１０２のインバータ配置において、ＥＭのｐＣＩＳＦＥＴ１０２９４の外部ゲートは、インバータ配置の入力として、半導体論理素子１０２９３の入力と共に接続されており、ＥＭのｐＣＩＳＦＥＴ１０２９４のドレインは、インバータ配置の出力として、半導体論理素子の第２ドレイン（すなわち、出力）と共に接続されている。
【０２８５】
図１０２において、第１ＦＥＴのチャネル深さ１０２９１は、チャネルピンチオフ時に３Ｖであると示されており、第２ＦＥＴのチャネル深さ１０２９２は、チャネルピンチオフ時に１．５Ｖであると示されている。第１ソースは、−１．５Ｖである第１ソース電位にバイアスされ、第２ソースは、０Ｖにバイアスされる。ＥＭのｐＣＩＳＦＥＴ１０２９４において、バックゲートドーピングは、５Ｖにバイアスされるソースノードに接続されている。図１０２のインバータ配置において、第１入力論理電位及び第１出力論理電位は、０Ｖに相当し、第２入力論理電位及び第２出力論理電位は５Ｖに相当する。第２ＦＥＴにおけるｎ型の第２ソースが０Ｖにバイアスされること及び第２ＦＥＴのチャネル深さが１．５Ｖであることを考慮に入れることは、ｐ型のバックゲートドーピングを備える第２ＦＥＴのゲートが−１．５Ｖにバイアスされている場合に、第２ソースから第２ドレインへの障壁高さがおよそ１Ｖあることを意味する。この理由は、前述の障壁高さと擬チャネル深さ１．５Ｖとを足したものが、１．５Ｖの逆バイアスとビルトイン電位（およそ１ボルト）とを足したものと等しくなり、結果として前述の障壁高さは１Ｖになるからである。
【０２８６】
図１０２のＭＳＣＬのバイアススキームは、さらに高いレベルのインバータ記号により図１０３Ａに示すものであって、本発明による単一の半導体論理素子の存在は、相補的な第１ソース電位を省略することによって示している（三角形のインバータ記号の下の角を参照）。図１０３Ｂのさらに高いレベルのインバータ記号は、図１０２のインバータ構成の別の可能な非ＭＳＣＬのバイアススキームを示すものであって、図１０２との違いは、ＥＭのｐＣＩＳＦＥＴ１０２９４のソース及びバックゲートドーピングに相当するノードが４Ｖに接続されていることのみである。図１０３Ｂのインバータ配置において、第１の入力論理電位及び出力論理電位は０Ｖに相当し、第２入力論理電位は５Ｖに相当し、かつ、第２出力論理電位は４Ｖに相当し、すなわち第２出力論理電位は、第２入力論理電位に対して−１Ｖシフトされる。
【０２８７】
図１０３Ｃは、非ＭＳＣＬである図１０２の変更したインバータ配置を示すものであって、ソース及びバックゲートドーピングに相当するＥＭのｐＣＩＳＦＥＴ１０２９４のノードは６Ｖにバイアスされており、ＥＭのｐＣＩＳＦＥＴ１０２９４のしきい値電圧の絶対値は、ＥＭのｐＣＩＳＦＥＴ１０２９４の外部ゲートが５Ｖにバイアスされている場合、ＥＭのｐＣＩＳＦＥＴ１０２９４のチャネルは導通せず、ＥＭのｐＣＩＳＦＥＴ１０２９４のゲートが０Ｖにバイアスされている場合、ＥＭのｐＣＩＳＦＥＴ１０２９４のチャネルは導通するようにする。図１０３Ｃのインバータ配置において、第２出力論理電位は、第２入力論理電位に対して１Ｖシフトされる。図１０３Ｄは、非ＭＳＣＬである図１０３Ｃのインバータ配置の変形を示すものであって、ＥＭのｐＣＩＳＦＥＴのソース（従来の相補半導体論理素子に相当）が６Ｖにバイアスされており、図１０３Ｃのインバータ配置においてはしきい値電圧のより大きい絶対値がバックゲートドーピングの適切なドーピングによって達成されるのに対して、ＥＭのｐＣＩＳＦＥＴにおけるしきい値電圧のより大きい絶対値は、バックゲートドーピングが７Ｖにバイアスされる（直線１０３０８ｃにより示される）ことによって達成される。図１０３Ｃ及び１０３Ｄのいずれのインバータ配置においても、第２出力論理電位は、第２入力論理電位に対して１Ｖシフトされる。
【０２８８】
図１０３Ｅは、非ＭＳＣＬの図１０２の変更したインバータ配置を示すものであって、第１ＦＥＴのチャネル深さは４Ｖに増加し（インバータ記号の三角形の上の角に示すように）、第１ソース電位は−２．５Ｖに変化し、第２ソースにおける第１出力論理電位は−１Ｖに変化し、ＥＭのｐＣＩＳＦＥＴ１０２９４において、ソース及びバックゲートドーピングに相当するノードの電位は４Ｖに変化した。結果として、第１出力論理電位及び第２出力論理電位はいずれも、第１入力論理電位及び第２入力論理電位に対して−１Ｖで変化した。
【０２８９】
図１０４は、ＥＭのｎＣＩＳＦＥＴ１０４９４に相当する従来の相補半導体論理素子と、第１ＦＥＴとしてＤＭのｎＣＩＳＦＥＴ及び第２ＦＥＴとしてＤＭのｐＣＩＳＦＥＴを有する本発明による半導体論理素子１０４９３を備えるシリコンベースのインバータ構成を示す。ＭＳＣＬに相当するこのインバータ配置において、半導体論理素子１０４９３は、論理電位として０Ｖ及び５Ｖを有するＴＳＣＬに相当する従来のインバータ配置に存在しうるＥＭのｎＣＩＳＦＥＴに相当する従来の半導体論理素子を置き換えている。インバータ配置において、５Ｖが第１の入力論理電位及び出力論理電位に相当し、０Ｖが第２の入力及び出力論理電位に相当する。第１ＦＥＴにおいて、第１ソースは第１ソース電位（６．５Ｖ）にバイアスされており、第１補助ゲートに相当する第１の外部ゲートは第２の論理電位（０Ｖ）にバイアスされている。第１ゲート、すなわち入力は、第１のバックゲートドーピングに相当し、第１の論理電位（５Ｖ）又は第２の論理電位にバイアスされている。内部ノードは、第１ドレイン及び第２のバックゲートドーピングに相当する。入力及び内部ノードの間に、任意の平板キャパシタ１０４９０がある。第２補助ゲートに相当する第２の外部ゲートは、第１ソース電位（６．５Ｖ）にバイアスされている。第２ソースは、第１の論理電位（５Ｖ）にバイアスされている。第２ドレインは、半導体論理素子１０４９３の出力に相当する。
【０２９０】
図１０４において、第１補助ゲートのバイアスは、入力が第１の論理電位である場合（すなわち、第１チャネルが導通している場合）及び第１チャネルがピンチオフにある場合に、結果として第１補助ゲートの下に正孔反転層の形成をもたらす。同様に、第２補助ゲートのバイアスは、入力が第２の論理電位である場合（すなわち、第２チャネルが導通している場合）及び第２チャネルがピンチオフにある場合に、結果として第２補助ゲートの下に電子反転層の形成をもたらす。第１ＦＥＴのチャネル深さ１０４９１は、チャネルピンチオフ時に３Ｖにするものと示し、第２ＦＥＴのチャネル深さ１０４９２は、チャネルピンチオフ時に１．５Ｖにするものと示している。
【０２９１】
ＥＭのｎＣＩＳＦＥＴ１０４９４において、ソース及びバックゲートドーピングに相当するノードは、第２の論理電位（０Ｖ）にバイアスされる。図１０４のインバータ配置において、ＥＭのｎＣＩＳＦＥＴ１０４９４の外部ゲートと半導体論理素子１０４９３の入力とは、インバータ配置の入力として共に接続されており、ＥＭのｎＣＩＳＦＥＴ１０４９４のドレインと半導体論理素子１０４９３の出力とは、インバータ配置の出力として共に接続されている。
【０２９２】
図１０４のＭＳＣＬのバイアススキームは、さらに高いレベルのインバータ記号により図１０５Ａに示すものであって、本発明による単一の半導体論理素子の存在は、相補的な第１ソース電位を省略することによって示している（三角形のインバータ記号の上の角を参照）。図１０５Ｂのさらに高いレベルのインバータ記号は、図１０４のインバータ構成の別の可能な非ＭＳＣＬのバイアススキームを示すものであって、図１０４との違いは、ＥＭのｎＣＩＳＦＥＴ１０４９４のソース及びバックゲートドーピングに相当するノードが１Ｖに接続されていることのみである。図１０５Ｂの非ＭＳＣＬのインバータ配置において、第１の入力論理電位及び出力論理電位は５Ｖに相当し、第２入力論理電位は０Ｖに相当し、かつ、第２出力論理電位は１Ｖに相当し、すなわち第２出力論理電位は、第２入力論理電位に対して１Ｖシフトされる。
【０２９３】
図１０５Ｃは、非ＭＳＣＬである図１０４の変更したインバータ配置を示すものであって、ソース及びバックゲートドーピングに相当するＥＭのｎＣＩＳＦＥＴ１０４９４のノードは−１Ｖにバイアスされており、ＥＭのｎＣＩＳＦＥＴ１０４９４のしきい値電圧の絶対値は、ＥＭのｎＣＩＳＦＥＴ１０４９４の外部ゲートが０Ｖにバイアスされている場合、ＥＭのｎＣＩＳＦＥＴ１０４９４のチャネルは導通せず、ＥＭのｎＣＩＳＦＥＴ１０４９４のゲートが５Ｖにバイアスされている場合、ＥＭのｎＣＩＳＦＥＴ１０４９４のチャネルは導通するようにする。図１０５Ｃのインバータ配置において、第２出力論理電位は、第２入力論理電位に対して−１Ｖシフトされる。図１０５Ｄは、非ＭＳＣＬである図１０５Ｃのインバータ配置の変形を示すものであって、ＥＭのｎＣＩＳＦＥＴのソース（従来の相補半導体論理素子に相当）が−１Ｖにバイアスされており、図１０５Ｃのインバータ配置においてはしきい値電圧のより大きい絶対値がバックゲートドーピングの適切なドーピングによって達成されるのに対して、ＥＭのｎＣＩＳＦＥＴにおけるしきい値電圧のより大きい絶対値は、バックゲートドーピングが−２Ｖにバイアスされる（直線１０５０８ｃにより示される）ことによって達成される。図１０５Ｃ及び１０５Ｄのいずれのインバータ配置においても、第２の出力電位は、第２の入力電位に対して−１Ｖシフトされる。
【０２９４】
図１０５Ｅは、非ＭＳＣＬの図１０４の変更したインバータ配置を示すものであって、第１ＦＥＴのチャネル深さは４Ｖに増加し（インバータ記号の三角形の下の角に示すように）、第１ソース電位は７．５Ｖに変化し、第２ソースにおける第１出力論理電位は６Ｖに変化し、ＥＭのｎＣＩＳＦＥＴ１０４９４において、ソース及びバックゲートドーピングに相当するノードの電位は１Ｖに変化した。結果として、第１の及び第２出力論理電位はいずれも、第１入力論理電位及び第２入力論理電位に対して１Ｖで変化した。
【０２９５】
論理素子として動作するＥＭのｐＣＩＳＦＥＴ及び／又はＥＭのｎＣＩＳＦＥＴを備えるインバータ配置において（例えば図１０２〜１０６Ｉのように）、インバータの入力が第１入力論理電位又は第２入力論理電位である場合に、ショットキー接合又はｐｎ接合における順バイアスは非常に大きな消費電力を引き起こすほど大きいものではないという条件で、ＥＭのｐＣＩＳＦＥＴは、ＥＭのｐＣＳＦＥＴ又はＥＭのｐＪＦＥＴによって置き換えられてよく、ＥＭのｎＣＩＳＦＥＴは、ＥＭのｎＣＳＦＥＴ又はＥＭのｎＪＦＥＴによって置き換えられてよいということに留意されたい。順バイアスされたショットキー又はｐｎ接合におけるこの消費電力は、ＣＳＦＥＴにおけるショットキー障壁高さ、バンドギャップ幅、温度及び順バイアスの大きさに依存する。この消費電力を緩和する手段としては、第１の場合において、大きいショットキー障壁を形成する材料及びワイドバンドギャップの半導体材料、第１入力論理電位及び第２入力論理電位の間に相対的に小さい電位差を利用することである。重要な観察はまた、従来の半導体論理素子として又は従来の相補半導体論理素子として、非ＴＳＣＬ配置においてＤＭ電界効果トランジスタを利用することが可能なことである。ＥＭのＦＥＴ及び本発明の半導体論理素子を備えるインバータ配置において、本明細書に記載したその他の半導体論理素子を図１０２及び１０４にあるものに加えて利用することもできることにもまた留意されたい。
【０２９６】
図１０６Ａは、ＴＳＣＬ（レベルシフトしない）のインバータ配置を示すものであって、ソース及びバックゲートドーピングは、ＥＭのｎＣＩＳＦＥＴ及びＥＭのｐＣＩＳＦＥＴの両方において、共に接続されている。さらに、ＥＭのｎＣＩＳＦＥＴ及びＥＭのｐＣＩＳＦＥＴの両方の外部ゲートは、第１入力論理電位（０Ｖ）又は第２入力論理電位（５Ｖ）のいずれかにバイアスされるインバータ構成の入力として、共に接続されている。ＥＭのｎＣＩＳＦＥＴのソースを備えたノードは、第１出力論理電位（０Ｖ）にバイアスされ、ＥＭのｐＣＩＳＦＥＴソースを備えたノードは、第２出力論理電位（５Ｖ）にバイアスされている。また、ＥＭのｎＣＩＳＦＥＴ及びＥＭのｐＣＩＳＦＥＴの両方のドレインは、インバータ構成の出力として、共に接続されている。インバータ構成の入力が第１入力論理電位である場合、ＥＭのｐＣＩＳＦＥＴのチャネルは導通しており、ＥＭのｎＣＩＳＦＥＴのチャネルは導通しておらず、それによってインバータ構成の出力が第２出力論理電位にバイアスされる。インバータ構成の入力が第２入力論理電位である場合、ＥＭのｎＣＩＳＦＥＴのチャネルは導通しており、ＥＭのｐＣＩＳＦＥＴのチャネルは導通しておらず、それによってインバータ構成の出力が第１出力論理電位にバイアスされる。
【０２９７】
図１０６Ｂ〜１０６Ｉは、図１０６Ａの従来のインバータ構成に相当するレベルシフトされる非ＭＳＣＬのインバータ構成を示すものであるが、第１及び／又は第２出力論理電位はシフトされる。図１０６Ｂはインバータ構成を示すものであって、第１出力論理電位は第１入力論理電位に対して−１Ｖシフトされ、第２出力論理電位は第２入力論理電位に対して１Ｖシフトされる。図１０６Ｃはインバータ構成を示すものであって、第１出力論理電位は第１入力論理電位に対して１Ｖシフトされ、第２出力論理電位は第２入力論理電位に対して−１Ｖシフトされる。図１０６Ｄはインバータ構成を示すものであって、第１出力論理電位は、第１入力論理電位に対して−１Ｖシフトされる。図１０６Ｅはインバータ構成を示すものであって、第１出力論理電位は、第１入力論理電位に対して１Ｖシフトされる。図１０６Ｆはインバータ構成を示すものであって、第２出力論理電位は、第２入力論理電位に対して１Ｖシフトされる。図１０６Ｇはインバータ構成を示すものであって、第２出力論理電位は、第２入力論理電位に対して−１Ｖシフトされる。図１０６Ｈはインバータ構成を示すものであって、第１出力論理電位及び第２出力論理電位は、第１入力論理電位及び第２入力論理電位に対して−１Ｖシフトされる。図１０６Ｉはインバータ構成を示すものであって、第１出力論理電位及び第２出力論理電位は、第１入力論理電位及び第２入力論理電位に対して１Ｖシフトされる。
【０２９８】
図１０７Ａ〜１０７Ｈは、異なる入力及び／又は出力の２値論理レベルを伴う６つのインバータを備える本発明による２値論理レベルシフタを示す。図１０７Ａ及び１０７Ｂによる２値論理レベルシフタは、本発明による半導体論理素子及び本発明による相補半導体論理素子を備える。図１０７Ｃ〜１０７Ｆによる２値論理レベルシフタは、本発明による半導体論理素子及び従来の相補半導体論理素子を備える。図１０７Ｇ及び１０７Ｈによる本発明の２値論理レベルシフタは、従来の半導体論理素子及び従来の相補半導体論理素子を備える。図１０７Ａ、１０７Ｃ、１０７Ｅ及び１０７Ｇの実施形態は、インバータを備えるものであって、第１出力論理電位及び第２出力論理電位はいずれも、第１入力論理電位及び第２入力論理電位に対して第１方向へシフトされる。図１０７Ｂ、１０７Ｄ、１０７Ｆ及び１０７Ｈの実施形態は、インバータを備えるものであって、第１出力論理電位又は第２出力論理電位のいずれかは、第１入力論理電位及び第２入力論理電位に対して第１方向へシフトされる。図１０７Ｃ〜１０７Ｈに相当する２値論理レベルシフタにおいて、従来の相補半導体論理素子に相当する、場合によっては従来の半導体論理素子にも相当するＥＭのＦＥＴは、好ましくは水平絶縁体層の上面に配置されるＳＯＩ層上に作られ、またＥＭのＦＥＴは、好ましくはＳＯＩ層を通って水平絶縁体層まで達する、垂直の絶縁トレンチによって囲まれる。
【０２９９】
図１０７Ａ〜１０７Ｈの実施形態において、論理レベルが常に負の方向へシフトされたとしても、レベルは正の方向へもシフトされうる、ということに留意されたい。２値論理レベルシフタにおいて、論理レベルは、両方向へシフトされるということもまた可能である。加えて、図１０７Ａ〜１０７Ｈの異なる型のインバータを、１つの２値論理レベルシフタとして、混合することが可能である。また、２値論理レベルシフタが、インバータ間に他の２値論理レベル回路を備えることもまた可能である。用語「インバータ」はまた、２値論理レベルのデバイスとして広く理解されるべきものであって、それには他の２値論理レベルのデバイスに接続される少なくとも別の入力ノードと少なくとも別の出力ノードとがあり、入力における第１入力論理電位が、出力における第２出力論理電位を提供し、かつ、入力における第２入力論理電位が、出力における第１出力論理電位を提供し、すなわちインバータは、インバータの機能以外の更なる機能をも提供する複数の論理素子を備えうる。特にインバータは、インバータに対してダウンコンバートされるＮＡＮＤ又はＮＯＲ素子に相当しうる。２値論理レベルのデバイスがインバータに相当しているか否かを試験するために、２つのノードを除いて２値論理レベルのデバイスの他の入力／出力ノードの全てを除去し、２つの論理素子を除いて２値論理レベルのデバイスにおける他の論理素子の全てを除去し、第１ノードにおける第１入力論理電位が、第２ノードにおける第２出力論理電位を提供するか否かと、第１ノードにおける第２入力論理電位が、第２の出力における第１出力論理電位を提供するか否かとを確認することが可能である。
【０３００】
特に、マルチレベル論理回路（例えば、図１０７Ａ〜１０７Ｈによる）は、第１の論理回路及び第２の論理回路（インバータに相当）を備えうるものであって、
−  第１の論理回路において、第１の論理回路の第１出力論理電位、第１の論理回路の第２出力論理電位のうちの少なくとも一方は、第１の論理回路の第１入力論理電位及び第２入力論理電位に対して第１方向へシフトされ、
−  第２の論理回路において、第１入力論理電位及び第２入力論理電位は、第１の論理回路の第１入力論理電位及び第２入力論理電位に対して第１方向へシフトされ、
−  第２の論理回路の第１出力論理電位、第２の論理回路の第２出力論理電位のうちの少なくとも一方は、第２の論理回路の第１出力論理電位及び第２出力論理電位に対して第１方向へシフトされる。
【０３０１】
さらに、マルチレベル論理回路（例えば、図１０７Ａ〜１０７Ｈによる）は、第１の論理回路、第２の論理回路及び第３の論理回路（インバータに相当）を備えるうるものであって、
−  第１の論理回路において、第１の論理回路の第１出力論理電位、第２出力論理電位のうちの少なくとも一方は、第１の論理回路の第１入力論理電位及び第２入力論理電位に対して第１方向へシフトされ、
−  第２の論理回路において、第１入力論理電位及び第２入力論理電位は、第１の論理回路の第１入力論理電位及び第２入力論理電位に対して第１方向へシフトされ、
−  第２の論理回路の第１出力論理電位、第２の論理回路の第２出力論理電位の少なくとも一方は、第２の論理回路の第１入力論理電位及び第２入力論理電位に対して第１方向へシフトされ、
−  第３の論理回路において、第１入力論理電位及び第２入力論理電位は、第２の論理回路の第１入力論理電位及び第２入力論理電位に対して第１方向へシフトされ、
−  第３の論理回路の第１出力論理電位、第３の論理回路の第２出力論理電位のうちの少なくとも一方は、第３の論理回路の第１出力論理電位及び第２出力論理電位に対して第１方向へシフトされる。
【０３０２】
チャネルは常にソース及びドレイン間に配置されることと、半導体材料及びゲート間のゲート絶縁材料を、真空又は気体で置き換えてよいことと（特に、ｌｏｗ−ｋ絶縁体を利用することが有益であるときはいつでも）、全ての本発明の半導体論理素子において、第１ソースは第１ソース電位にバイアスされることと、全ての本発明の相補的な半導体論理素子において、相補的な第１ソースは、相補的な第１ソース電位にバイアスされることとに留意することは重要である。所与の例において、バイアスはシリコンに適しているが、他の半導体材料に対して機能するとは限らないことにもまた留意されたい。本発明の全ての実施形態において、例えばＣＩＳＦＥＴ、ＣＳＦＥＴ又はＪＦＥＴに基づく高電子移動度トランジスタ（ＨＥＭＴ）を作るために、バンドギャップ工学を利用することが可能である。また、例えばディスプレイに利用される例えば薄膜トランジスタ（ＴＦＴ）として、多結晶の又は非晶質の半導体材料に基づく実施形態を利用することが可能である。加えて、本発明の半導体論理素子及び本発明の相補的な半導体論理素子はまた、例えばグラフェン、カーボンナノチューブ及びＭｏＳ2（特に、グラフェンのように二次元形状の場合）に基づいてもよい。さらに別の重要な観察は、本発明の半導体論理素子及び／又は本発明の相補半導体論理素子を用いて、チャネル及びゲート絶縁材料を介した漏れを回避することが可能であることから、従来のＣＣＩＳ論理と比較した場合に消費電力を低減することが可能であるということである。
【０３０３】
例えば図７４にあるようなチップは、例えばインダクタ、キャパシタ及び抵抗器だけでなく、従来の高電圧デバイス（例えば絶縁ゲートバイポーラトランジスタ、ＩＧＢＴのような）及び例えばＣＣＩＳのような相補論理に相当する集積回路を含む任意の高電圧デバイスを備えることができることに留意されたい。図７４のチップは、好ましくは、絶縁体又はシリコンのキャリア／支持ウェーハ（絶縁体ウェーハは、シリコンとほぼ同様の熱膨張係数を有するべきである）の上面に配置されるシリコンでありうるＳＯＩ層に基づく。従来の高電圧デバイスは、対応する位置のＳＯＩ層を除去することによって、半導体ベースのキャリア／支持ウェーハに加工されうる。
【０３０４】
図７４及び５８のチップ配置では相対的に小さい電圧のみが利用されるが、本明細書は、数百又は数千ボルトの範囲をカバーすることができるプログラム可能な電圧の出力を伴うプログラム可能なチップを実現する方法を提供していることにもまた留意されたい。このことは、大きい電圧差に耐えるために、トランジスタ鎖に充分に大きな数のトランジスタを備える場合に、特に図６７、６８及び６９に示す配置（場合によっては図７５、７６及び／又は７８Ｂの配置で）を用いて可能となる。加えて、図５８及び７４にあるように単一相のＡＣチップのみを有して、例えば単に三組の高耐圧部品を提供し（すなわち、高耐圧部品と相当する入力及び出力パッドとの量を三倍にすることによって）、かつ、互いに対して所望の相でそれらを駆動することによって、チップの動作を三相の動作に容易に拡張しうる。さらに別の自明ではあるが重要な点は、図５２Ａ〜１０７Ｈの太字フォントで表す全ての数字は、電圧を指すが、Ｖという記号は、明確性が有意に向上することもなくスペースを消費するだけであることから省略されている。
【０３０５】
図２４の半導体論理素子及びその相補半導体論理素子は、ＣＳ論理の実現が可能である。図２３及び２４の半導体論理素子は、第１及び第２ＦＥＴに異なる型のＦＥＴを組み合わせることが可能であることを示す。加えて、図２３及び２４における第１及び第２ＦＥＴを異なる半導体材料で作ることも当然可能である。第１ＦＥＴ、第２ＦＥＴ、相補的な第１ＦＥＴ及び相補的な第２ＦＥＴに４つの異なる型のトランジスタを実際に利用してもよく、４つのＦＥＴそれぞれに対して異なる半導体材料を利用することも可能である。既に先に述べたように、本発明による半導体論理素子の実施形態は、第１ＦＥＴ及び第２ＦＥＴとして異なる型のトランジスタを備えることができる。同様に、本発明による相補半導体論理素子の実施形態において第１ＦＥＴ及び第２ＦＥＴは、さらに２つ異なる型のトランジスタを備えることができる。例えば、第１型の横型ＪＦＥＴ、第２型の表面チャネル型ＣＩＳＦＥＴ、第２型の縦型ＪＦＥＴ及び第１型の埋め込みチャネル型ＣＩＳＦＥＴを用いてよい。４つの異なるトランジスタはまた、１、２、３又は４つの異なるタイプの半導体材料で形成されてもよい。さらに各ＣＩＳＦＥＴにおいて異なる厚さに相当する異なるゲート絶縁層を用いてもよい。さらに、チップの性能を最適化するためにチップの異なる部分において利用されるものである異なる型の半導体論理素子及び／又は相補半導体論理素子を形成するために、４つより多い異なるトランジスタを利用してもよい。また、既に先に説明したように、半導体論理素子において複数の第１ＦＥＴ及び／又は複数の第２ＦＥＴを有することも可能であり、これらの全てを異なる種類のＦＥＴ及び／又は異なる種類の半導体材料で製造してもよい。加えて、ゲート及び／又は補助ゲートが、ＣＩＳスタックに又はショットキーゲート（導体・半導体（ＣＳ）スタックに相当する）に相当する外部ゲートの型のものである場合に、１つのみのゲート及び／又は補助ゲートを有する代わりに、第１ＦＥＴ及び／又は第２ＦＥＴに属する複数の独立したゲート及び／又は複数の独立した補助ゲートを有してもよい。
【０３０６】
特に、本発明の半導体論理素子の第２ＦＥＴが、独立した第１ＦＥＴの第１ドレインに接続される複数の独立したＣＩＳゲートを備える場合、第１ＦＥＴの複数の独立した入力は、第２チャネルを導通にするために、すなわち第１出力論理電位にバイアスされた出力を有するために第２入力論理電位である必要がある。この配置は、第２ＦＥＴの複数の独立したゲートが第１出力論理電位で固定されていないことから、第２型の変更されたＣＣＩＳ論理に相当し、高速のスイッチング速度を提供し、わずかな面積でよく、かつ、例えば半導体論理素子が直列に接続する場合のＮＡＮＤ（又はＮＯＲ）構成の一部において活用可能であるという利益を有する。また、本発明の相補半導体論理素子が、単一の第２ＦＥＴの第２ゲートに接続される第１ドレインを有する複数の独立した第１ＦＥＴを備える場合、この配置は、面積を省くために相補半導体論理素子を並列に接続する場合のＮＡＮＤ（又はＮＯＲ）構成の一部において活用されうる。この配置が適切に設計されれば、スイッチング速度の低下はわずかであり、特に２つの論理ゲートＮＡＮＤ（又はＮＯＲ）セルの場合ではそうなるであろう。前述の方法においては、第２種の本発明の変更されたＣＣＩＳ論理に相当する２つの論理ゲートＮＡＮＤ（又はＮＯＲ）セルに必要なトランジスタは６つのみである。同様に、例えばＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ、ＸＮＯＲ及びスタティックＲＡＭ（ＳＲＡＭ）セルにおいて、トランジスタの数を減らすことが可能である。
【０３０７】
本明細書において用いた用語「縦型ＪＦＥＴ」の代わりに、用語「垂直型ＪＦＥＴ」を用いてもよい。横型ＣＩＳＦＥＴに加えて、チャネル電流が縦（／垂直）方向にも移動する絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）において利用されるように、縦型（／垂直型）ＣＩＳＦＥＴを用いることもまた当然可能である。他の可能性としては、チャネル電流が縦（／垂直）方向に移動するように、ゲートをトレンチ内部に配置したものであるＣＩＳＦＥＴを利用することである。そうした実施形態では、ドレインは、同一表面に又は反対側の表面に配置されうる。同様に、縦型（／垂直型）ＪＦＥＴのドレインもまた、ソースを備える表面に対して反対側である表面に配置されうる。両表面には、配線もまた存在しうる。
【０３０８】
本発明の半導体論理素子の別の利益は、チャネル漏れを回避することができ、それによって漏れ電流は逆バイアスされたｐｎ接合からのみ生成されることから、アイドル時に小消費電力であることである。ＣＩＳゲートにおける高濃度ドープされた半導体材料（例えば、強くドープされたポリシリコンなど）を導体とも称することにもまた留意されたい。
【０３０９】
別の実施形態によるコンタクトドーピングは、配線を用いない場合又はそれに対してコンタクトが形成される対応する導電型の配線及び半導体材料のフェルミレベルが適切である場合、実際には必須ではない。外部ゲートに相当するＣＩＳスタックをショットキーゲートで置き換えることもまた可能である（すなわち、ＣＩＳスタックがＣＳスタックと置き換えられることとなる）。絶縁トレンチ又はＳＯＩ層は、異なるＦＥＴ間（例えば、異なる半導体論理素子間及び／又は同一半導体論理素子の第１ＦＥＴと第２ＦＥＴとの間）の容量結合を軽減するために、金属を組み込みうる。面積を省くために、可能であれば、同じウェルドーピングに対して（分離ウェルに対するように）、多数の第１ＦＥＴ又は第２ＦＥＴを詰めてもよい。同様に、面積を省くために、可能であれば、異なる半導体論理素子及び／又は相補半導体論理素子に属する異なる部分を共に融合してよい。第１ドレイン及び第２ゲートが半導体材料内部で共に電気的に融合する場合、それらを同様のドープ領域の一部としなくてもよいが、並列に位置したｎ＋ｐ＋ｎ＋又はｐ＋ｎ＋ｐ＋接合を介して共に電気的に融合してもよい。他のバイアス手段が提供され、例えば半導体基板を介して第１ＦＥＴ又は第２ＦＥＴのソース、ドレイン又はゲートがバイアスされうる場合、ノードの配線を省略することも可能である。そのため、前述のバイアス手段が提供されれば、本発明の実施形態を記載した図面及び説明した本明細書における全ての配線を省略してよい。
【０３１０】
本発明の半導体論理素子において、第２ＦＥＴに属する第２ソースは、必ずしも第１出力論理電位にバイアスされるわけではないことにも留意することが重要である。しかしながら、ある時点で、先に記述した本発明の半導体論理素子を備える相補論理回路においては、第２ソースが第１出力論理電位にバイアスされる本発明の半導体論理素子が少なくとも１つ存在しなくてはならない。そのため、図面及び／又は本明細書において、本発明の半導体論理素子の第２ソースが第１出力論理電位に接続されている場合を記載及び／又は説明したが、別の時点で又は別の半導体論理素子では、第２ソースが第１出力論理電位に接続されないことが良好であることもある。加えて、本発明の半導体論理素子はまた、第２ソース及び第２ドレインの機能が本発明の相補論理回路の動作中に交換可能であるように、双方向に設計可能である。さらに別の点としては、第１ＦＥＴの第１ソースは、例えば本発明の半導体論理素子において直列に接続されている複数の第１ＦＥＴが存在すれば、第１ソース電位に常に接続されていなくてもよいことがある。
【０３１１】
例えば図４０の第２ＦＥＴに相当する表面チャネル型ＣＩＳＦＥＴが導通している場合、外部ゲートの中央部分の下に第２型の蓄積層が存在してもよいが、外部ゲートの上端の下に第２型の反転層が存在してもよい。埋め込みチャネル及び絶縁層の間に、埋め込みチャネルと逆の極性にドープされた半導体材料の非常に浅い層があってもよい。この場合、界面に蓄積層が存在する代わりに反転層が実際に存在してよいが、その型はいずれにせよ同一であろう。このように、蓄積層又は反転層又はピン止め層のいずれが界面に存在するかということが実際に重要であるのではなく、どの導電型の可動電荷キャリア層が界面に存在するのかということが重要である。空乏型ＣＩＳＦＥＴにおいて埋め込みチャネルを適切に帯電させた絶縁層と置き換えて、界面に可動電荷キャリア層を生じさせることも可能である。
【０３１２】
用語「結合するように構成」は、ある瞬間においてデバイスを電源に結合することはできないが、結合するように構成されている場合、ノードは、少なくともある時点の間、用語「結合するように構成」によって説明される特定の電位に結合していることを意味する。加えて、本発明の別の実施形態に相当する異なる図面において説明されるある対象に関して同一の符号を用いる場合、このある対象の目的及び／機能は、繰り返して説明されないものでありうるが、この説明は、この対象の機能が本明細書において最初に説明されている実施形態から読み取ることが可能である。
【０３１３】
本発明に相当する半導体論理素子及び相補半導体論理素子の大きな利益は、それらの間に内部ノードが存在するという事実に起因して、ひとつの欠陥により第１ゲートノード並びに第２ソースノード及び／又は第２ドレインノードの間に永続的な導通経路を形成することができないことである。より良好な欠陥分離の提供は、欠陥により２つの論理線間に永続的な導通経路が生じるようなことがほとんどなく、欠陥により発生する損傷の分離が容易であること、欠陥に対する対策の設計が容易であること、及び、結果として完全なデバイス破壊がほとんど生じないことを意味する。
【０３１４】
本発明の目的は、欠陥に対する耐性を向上させるために、従来のＣＣＩＳ論理の半導体論理素子のうちの少なくとも一部を本発明による半導体論理素子と置き換えること、及び／又は、従来のＣＣＩＳ論理の相補半導体論理素子のうちの少なくとも一部を本発明による相補半導体論理素子と置き換えることである。本発明の代替的な目的は、従来のＣＣＩＳ論理と同程度の消費電力で、従来のＣＣＩＳ論理よりも良好な欠陥分離を有する新規半導体論理を提供するために、従来のＣＣＩＳ論理の半導体論理素子のうちの少なくとも一部を本発明による半導体論理素子と置き換えること、及び、従来のＣＣＩＳ論理の相補半導体論理素子のうちの少なくとも一部を本発明による相補半導体論理素子と置き換えることである。本発明のさらに別の目的は、例えば混合モードチップ、電力工学、微小電子機械システム（ＭＥＭＳ）、ＳＲＡＭ及びダイナミックＲＡＭ（ＤＲＡＭ）チップのようなメモリチップ、並びに／又はセンサ及び検出器において複数の論理レベルの用途を可能にする新規半導体論理を提供することである。放射線検出器では、例えばいくつかのドリフトのリング側に置かれた相互接続した論理を提供しうる。
【０３１５】
そして、本発明の半導体論理素子は、従来のｎ型の表面チャネル型ＣＩＳＦＥＴの半導体論理素子を本発明の半導体論理素子と置き換えるために利用することができるが、これは表面のピン止めが原因で、ｎ型の表面チャネル型ＣＩＳＦＥＴを機能させることの実現が極めて困難であったためである。シリコン上のゲルマニウムに基づく相補論理の利益は、ゲルマニウムにより、シリコンによるよりもはるかに高速の動作速度に達しうることである。
【０３１６】
本明細書において与えられた上記の特定の例は、添付の請求項の適用性及び／又は解釈を限定するものとして解釈されるべきではない。本明細書において与えられた上記の例の列記及び群は、別段の明確な指定がない限り、網羅的でないものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２Ａ】
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【図５２Ｂ】
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【図５２Ｃ】
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【図５２Ｄ】
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【図５２Ｅ】
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【図５２Ｆ】
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【図５３】
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【図５４Ａ】
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【図５４Ｂ】
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【図５４Ｃ】
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【図５４Ｄ】
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【図５４Ｅ】
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【図５４Ｆ】
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【図５４Ｇ】
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【図５４Ｈ】
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【図５４Ｉ】
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【図５５】
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【図５６】
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【図５７Ａ】
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【図５７Ｂ】
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【図５７Ｃ】
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【図５７Ｄ】
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【図５７Ｅ】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０Ａ】
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【図７０Ｂ】
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【図７０Ｃ】
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【図７１Ａ】
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【図７１Ｂ】
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【図７２Ａ】
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【図７２Ｂ】
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【図７２Ｃ】
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【図７２Ｄ】
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【図７３Ａ】
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【図７３Ｂ】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８Ａ】
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【図７８Ｂ】
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【図７９】
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【図８０】
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【図８１Ａ】
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【図８１Ｂ】
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【図８１Ｃ】
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【図８１Ｄ】
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【図８２Ａ】
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【図８２Ｂ】
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【図８３Ａ】
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【図８３Ｂ】
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【図８４Ａ】
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【図８４Ｂ】
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【図８４Ｃ】
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【図８５Ａ】
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【図８５Ｂ】
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【図８６Ａ】
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【図８６Ｂ】
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【図８７Ａ】
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【図８７Ｂ】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００Ａ】
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【図１００Ｂ】
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【図１０１Ａ】
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【図１０１Ｂ】
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【図１０１Ｃ】
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【図１０１Ｄ】
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【図１０１Ｅ】
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【図１０１Ｆ】
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【図１０１Ｇ】
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【図１０１Ｈ】
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【図１０１Ｉ】
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【図１０１Ｊ】
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【図１０１Ｋ】
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【図１０１Ｌ】
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【図１０２】
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【図１０３Ａ】
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【図１０３Ｂ】
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【図１０３Ｃ】
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【図１０３Ｄ】
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【図１０３Ｅ】
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【図１０４】
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【図１０５Ａ】
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【図１０５Ｂ】
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【図１０５Ｃ】
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【図１０５Ｄ】
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【図１０５Ｅ】
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【図１０６Ａ】
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【図１０６Ｂ】
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【図１０６Ｃ】
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【図１０６Ｄ】
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【図１０６Ｅ】
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【図１０６Ｆ】
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【図１０６Ｇ】
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【図１０６Ｈ】
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【図１０６Ｉ】
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【図１０７Ａ】
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【図１０７Ｂ】
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【図１０７Ｃ】
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【図１０７Ｄ】
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【図１０７Ｅ】
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【図１０７Ｆ】
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【図１０７Ｇ】
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【図１０７Ｈ】
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【手続補正書】
【提出日】令和2年7月15日(2020.7.15)
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の半導体材料のソースと、
前記第１導電型の半導体材料のドレインと、
前記ソースと前記ドレインの間に配置された外部ゲートと、
前記ソースと前記ドレインの間に配置された前記第１導電型のチャネルと、
前記外部ゲートと前記チャネルの間に配置された絶縁材料の層と、
前記外部ゲートの反対側で前記チャネルに隣接して配置された第２導電型のバックゲートドーピングと、を備え、
前記バックゲートドーピングは、ゲートに相当し、
前記外部ゲートは、補助ゲートに相当し、
前記ソースは、ソース電位にバイアス可能であり、
前記ゲートは、第１論理電位又は第２論理電位にバイアス可能であり、
前記バックゲートドーピングが前記第１論理電位にバイアスされたときに、前記チャネルが導通状態となり、
前記バックゲートドーピングが前記第２論理電位にバイアスされたときに、前記チャネルが非導通状態となり、
前記外部ゲートは、前記バックゲートドーピングが前記第１論理電位又は前記第２論理電位にバイアスされるか否かに関係なく前記第２導電型の可動電荷キャリアの層が前記外部ゲートの下の絶縁体・半導体界面に確立されるように構成され、前記第２導電型の可動電荷キャリアの前記層は、前記ゲートの一部として作用するとともに前記第２導電型のバックゲートドーピングとは反対側から前記チャネルを制御する、埋め込み型導体・絶縁体・半導体電界効果トランジスタ。
【請求項２】
前記ソース、前記ドレイン、前記チャネル及び前記バックゲートドーピングをカプセル化するように構成された絶縁材料を更に備える、請求項１に記載の埋め込み型導体・絶縁体・半導体電界効果トランジスタ。
【請求項３】
前記ソース、前記ドレイン及び前記チャネルは、前記バックゲートドーピングに相当する前記第２導電型の半導体材料のウェルに配置され、前記バックゲートドーピングは、前記第１導電型の半導体材料のウェルに配置された、請求項１に記載の埋め込み型導体・絶縁体・半導体電界効果トランジスタ。