(57)【要約】  本発明に係る表示装置用薄膜半導体装置（２）は、基板上に形成された第１ゲート電極（３１０Ｇ）と、第１ゲート電極上に形成されたゲート絶縁膜（３３０）と、第１ゲート電極の上方に形成された第１半導体層（３１１）と、第１半導体層の上方に形成された第１ソース電極（３１０Ｓ）と、第１ソース電極と同層に形成された第２ドレイン電極（３２０Ｄ）と、第１ソース電極及び第２ドレイン電極を覆うように形成された第１層間絶縁膜（３４０）と、第１層間絶縁膜上に配置されたゲート配線（２１）と、第２ドレイン電極と同層であって第２ドレイン電極と電気的に接続された第１電源配線（２３Ａ）と、ゲート配線と同層に形成された第２電源配線（２３Ｂ）とを具備する。さらに、第１ゲート電極とゲート配線とは第１コンタクト部（１１１）を介して、第１電源配線と第２電源配線とは第２コンタクト部（１１２）を介して、電気的に接続される。
2012042566.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
基板上に形成されたゲート電極と、
前記ゲート電極を覆って前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上であって前記ゲート電極の上方に形成された半導体層と、
前記半導体層の上方に形成された第１電極と、
前記第１電極と同層に形成された第２電極と、
前記第２電極と電気的に接続され、当該第２電極と同層に形成された第１電源配線と、
前記第１電極及び前記第２電極を覆って前記ゲート絶縁膜の上方に形成された層間絶縁膜と、
前記ゲート電極が形成された層とは異なる層である前記層間絶縁膜上に形成され、前記第１電源配線と交差するように配置されたゲート配線と、
前記ゲート配線と同層に形成されるとともに前記ゲート配線と並行して配置された第２電源配線と、を具備し、
前記ゲート電極と前記ゲート配線とは、前記ゲート絶縁膜及び前記層間絶縁膜を貫通するように設けられた第１導電部を介して電気的に接続され、
前記第１電源配線と前記第２電源配線とは、前記層間絶縁膜を貫通するように設けられた第２導電部を介して電気的に接続される、
表示装置用薄膜半導体装置。
【請求項２】
前記第２電源配線は、前記ゲート配線と同一又は所定の近似値の高さに形成されており、
前記第２電源配線は、隣り合う２つの前記ゲート配線の間の幅に対応する幅を有する配線である、
請求項１に記載の表示装置用薄膜半導体装置。
【請求項３】
前記第２電源配線と前記隣り合う２つのゲート配線との距離は、４μｍ以上である、
請求項２に記載の表示装置用薄膜半導体装置。
【請求項４】
前記第２電源配線は、前記ゲート配線と同一又は所定の近似値の高さに形成されており、
前記第２電源配線は、隣り合う２つの前記ゲート配線の間を埋めるようにして、当該ゲート配線と近接して配置される、
請求項１に記載の表示装置用薄膜半導体装置。
【請求項５】
前記第２電源配線は、前記ゲート配線と同一又は所定の近似値の高さに形成されており、
前記第２電源配線は、前記第１電源配線の幅より広い幅を有する配線である、
請求項１に記載の表示装置用薄膜半導体装置。
【請求項６】
前記第２電源配線は、均一な膜厚を有し、かつ、当該第２電源配線の下層の表面形状に従って形成される、
請求項２ないし請求項５のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項７】
前記半導体層は、ｎチャネル型であり、
前記第２電源配線の少なくとも一部は、前記半導体層と重ならないように配置される、
請求項１ないし請求項６のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項８】
前記半導体層は、ｐチャネル型であり、
前記第２電源配線の少なくとも一部は、前記半導体層と重なるように配置される、
請求項１ないし請求項６のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項９】
前記第１電極はソース電極であり、前記第２電極はドレイン電極である、
請求項１ないし請求項８のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項１０】
前記第１電極はドレイン電極であり、前記第２電極はソース電極である、
請求項１ないし請求項８のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項１１】
前記ゲート配線が形成された層と前記第１電源配線が形成された層とで挟まれた前記層間絶縁膜により形成される単位面積あたりの容量は、前記ゲート電極が形成された層と前記第１電源配線が形成された層とで挟まれた前記ゲート絶縁膜により形成される単位面積あたりの容量より小さい、
請求項１ないし請求項１０のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項１２】
前記層間絶縁膜により形成される容量は、１．５×１０−４Ｆ／ｍ２未満であり、
前記ゲート絶縁膜により形成される容量は、１．５×１０−４Ｆ／ｍ２以上である、
請求項１１に記載の表示装置用薄膜半導体装置。
【請求項１３】
前記半導体層は、多結晶性半導体層を含む、
請求項１ないし請求項１２のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項１４】
前記第２電源配線を構成する材料は、Ａｌ、Ｃｕ、Ａｇから選択されるいずれか１つの元素を含む、
請求項１ないし請求項１３のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項１５】
前記第２電源配線は、多層配線であり、
前記第２電源配線を構成する主配線は、Ａｌ、Ｃｕ、Ａｇから選択されるいずれか１つである、
請求項１４に記載の表示装置用薄膜半導体装置。
【請求項１６】
基板を準備する第１工程と、
前記基板上にゲート電極を形成する第２工程と、
前記ゲート電極を覆って前記基板上にゲート絶縁膜を形成する第３工程と、
前記ゲート絶縁膜上であって前記ゲート電極の上方に半導体層を形成する第４工程と、
前記半導体層の上方に第１電極を形成するとともに、前記第１電極と同層に第２電極及び当該第２電極と電気的に接続される第１電源配線を形成する第５工程と、
前記第１電極及び前記第２電極を覆って前記ゲート絶縁膜の上方に層間絶縁膜を形成する第６工程と、
前記ゲート絶縁膜及び前記層間絶縁膜を貫通する第１コンタクトホール、及び、前記層間絶縁膜を貫通する第２コンタクトホールを形成する第７工程と、
前記層間絶縁膜上に金属膜を成膜して当該金属膜をパターニングすることにより、前記第１電源配線と交差するように前記第１コンタクトホールを介して前記ゲート電極と電気的に接続されるゲート配線を形成するとともに、前記ゲート配線と並行するように前記第２コンタクトホールを介して前記第１電源配線と電気的に接続される第２電源配線を形成する第８工程と、を含む、
表示装置用薄膜半導体装置の製造方法。
【請求項１７】
前記第４工程で形成する半導体膜は非結晶性半導体膜であり、
前記第４工程と前記第５工程との間に、前記非結晶性半導体膜に対して所定のレーザ光を照射し、前記所定のレーザ光の照射により前記非結晶性半導体膜の温度を所定の温度範囲とし、前記非結晶性半導体膜を結晶化する工程を含む、
請求項１６に記載の表示装置用薄膜半導体装置の製造方法。
【請求項１８】
請求項１ないし請求項１５のいずれか１項に記載の表示装置用薄膜半導体装置を、画素単位に複数個配置した表示装置用薄膜半導体アレイ装置と、
前記表示装置用薄膜半導体アレイ装置の上方に、前記画素単位に配置された複数の下部電極と、
複数の前記表示装置用薄膜半導体装置と前記複数の下部電極とを電気的に接続する第３導電部と、
前記下部電極の上方に形成された発光層と、
前記発光層の上方に設けられた上部電極と、を具備する、
ＥＬ表示パネル。
【請求項１９】
さらに、前記表示装置用薄膜半導体アレイ装置の上方に形成された、複数の開口部を有するバンクを備え、
前記発光層は、前記開口部内に形成される、
請求項１８に記載のＥＬ表示パネル。
【請求項２０】
前記開口部は、前記下部電極に対応して形成されている、
請求項１９に記載のＥＬ表示パネル。
【請求項２１】
前記発光層は有機発光層である、
請求項１８ないし請求項２０のいずれか１項に記載のＥＬ表示パネル。
【請求項２２】
請求項１８ないし請求項２１のいずれか１項に記載のＥＬ表示パネルを備える
ＥＬ表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置用薄膜半導体装置、表示装置用薄膜半導体装置の製造方法、ＥＬ表示パネル及びＥＬ表示装置に関し、特に、アクティブマトリクス方式の表示装置に用いられる薄膜半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置又は有機ＥＬ表示装置等のアクティブマトリクス駆動型の表示装置では、画素を選択するスイッチング素子又は表示素子を駆動する駆動素子として、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が用いられている。【０００３】
薄膜トランジスタは、表示装置のアクティブマトリクス基板に用いられ、現在、高性能化に向けた開発が盛んに行われている。特に、表示装置の大型化や高精細化に伴い、薄膜トランジスタの高い駆動能力が要求される中、チャネル層（活性層）として結晶化した半導体薄膜（多結晶シリコン・微結晶シリコン）を用いたものが注目されている。【０００４】
半導体薄膜の結晶化プロセスとしては、既に確立されている１０００℃以上の処理温度を採用した高温プロセス技術に代えて、６００℃以下の処理温度を採用した低温プロセスが開発されている。低温プロセスでは、耐熱性に優れた石英などの高価な基板を用いる必要がなく、製造コストの低減化を図ることができる。【０００５】
低温プロセスの一環として、レーザビームを用いて加熱するレーザアニールが注目されている。これは、ガラスなどの低耐熱性絶縁基板上に成膜された非晶質シリコン等の非単結晶性の半導体薄膜に、レーザビームを照射して局部的に加熱溶融した後、その冷却過程において半導体薄膜を結晶化するものである。結晶化した半導体薄膜はキャリアの移動度が高くなるので、薄膜トランジスタを高性能化できる（例えば、特許文献１参照）。【０００６】
ところで、薄膜トランジスタの構造としては、ゲート電極がチャネル層より下に配置されたボトムゲート型の構造が主流である。以下、従来のボトムゲート型の薄膜トランジスタについて、図２１、図２２Ａ〜図２２Ｃ及び図２３を用いて説明する。図２１は、表示装置の１つの画素における従来に係る表示装置用薄膜半導体装置の平面図である。また、図２２Ａは、図２１のＸ１−Ｘ１’線に沿って切断した従来に係る表示装置用薄膜半導体装置の断面図である。図２２Ｂは、図２１のＸ２−Ｘ２’線に沿って切断した従来に係る表示装置用薄膜半導体装置の断面図である。図２２Ｃは、図２１のＹ−Ｙ’線に沿って切断した従来に係る表示装置用薄膜半導体装置の断面図である。図２３は、図２２Ａに対応し、図２１のＸ１−Ｘ１’の断面から見たときにおける従来に係る表示装置用薄膜半導体装置の主要部分を示す斜視図である。【０００７】
図２１、図２２Ａ〜図２２Ｃ及び図２３に示すように、従来に係る表示装置用薄膜半導体装置９は、画素の行方向に沿って形成されたゲート配線９２１と、画素の列方向に沿って形成されたソース配線９２２と、ゲート配線９２１とソース配線９２２とが交差する箇所に設けられた薄膜トランジスタ９１０とを備える。【０００８】
図２２Ａに示すように、薄膜トランジスタ９１０は、ボトムゲート型の薄膜トランジスタであって、基板９００上に順次形成された、ゲート電極９１０Ｇ、ゲート絶縁膜９３０、半導体層９１１（チャネル層）、並びに、一対のソース電極９１０Ｓ及びドレイン電極９１０Ｄからなる積層構造体である。【０００９】
図２１及び図２２Ａに示すように、ゲート電極９１０Ｇは、ゲート配線９２１から延設され、ゲート配線９２１と同層の第１金属層ＭＬ１’に形成される。ゲート絶縁膜９３０は、ゲート配線９２１及びゲート電極９１０Ｇを覆うようにして基板９００上に形成される。半導体層９１１は、ゲート電極９１０Ｇと重畳するようにゲート絶縁膜９３０上に島状に形成される。一対のソース電極９１０Ｓ及びドレイン電極９１０Ｄは、半導体層９１１の一部に重畳するように形成されており、また、互いに対向するように離間して配置される。ソース電極９１０Ｓ及びドレイン電極９１０Ｄは、ソース配線９２２と同層の第２金属層ＭＬ２’に形成される。なお、薄膜トランジスタ９１０、ゲート配線９２１及びソース配線９２２を覆うようにして、層間絶縁膜９４０が積層されている。【００１０】
ここで、ボトムゲート型の薄膜トランジスタ９１０において、半導体層９１１を、ゲート電極９１０Ｇ上に非晶質シリコンを形成し、これをレーザアニールによって結晶化させることによって形成する場合、非晶質シリコンの溶融時にレーザアニールの熱がゲート電極９１０Ｇを伝って放散する。従って、ゲート電極９１０Ｇは、半導体層９１１の結晶化の際におけるレーザアニールの熱の放散を抑制するために、熱伝導率の小さい材料で構成することが好ましい。【００１１】
一方、ゲート配線９２１については、配線抵抗が高いと、信号が遅延したり電圧降下によって表示ムラが生じたりする。特に、パネル面積が大型化し駆動周波数が増大化すると、配線抵抗の影響が大きくなる。従って、ゲート配線９２１は、抵抗率（比抵抗）の低い材料で構成することが好ましい。【００１２】
ゲート電極９１０Ｇ及びゲート配線９２１は、上述のとおり、同一の層に形成されるので、同一の材料で構成されることが多い。従って、上記の半導体層９１１の結晶化の観点からゲート電極９１０Ｇを熱伝導率の小さい材料で構成すると、ゲート配線９２１も同じ熱伝導の小さい材料で構成することになる。他方、ゲート配線９２１の配線抵抗の観点からゲート配線９２１を抵抗率の低い材料で構成すると、ゲート電極９１０Ｇも同じ抵抗率の低い材料で構成することになる。【００１３】
しかしながら、熱伝導率の小さい金属材料は抵抗率が高い物質がほとんどであり、半導体層９１１の結晶化の観点とゲート配線９２１の配線抵抗の観点の両方の観点を同時に満たすことが難しい。【００１４】
そこで、従来、両方の観点を同時に満たす表示装置用薄膜半導体装置が提案されている（特許文献２参照）。特許文献２には、ゲート電極の熱伝導性とゲート配線の低抵抗化とを両立させることを目的として、ゲート配線を２つの部分に分けた構成とすることが開示されている。【００１５】
すなわち、特許文献２に係る表示装置用薄膜半導体装置では、ゲート配線が、ゲート電極と一体的に形成された一体部と、当該一体部とコンタクトホールで接続された別体部とで構成される。また、ゲート配線の一体部とソース配線とは、ゲート絶縁膜を挟んで立体交差させた構造となっている。そして、ゲート電極とゲート配線の一体部については、ゲート配線の別体部よりも低い熱伝導率を有する材料を用い、一方、ゲート配線の別体部については、ゲート電極よりも低い抵抗率を有する材料を用いる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平０７−２３５４９０号公報
【特許文献２】特開２００７−０４７８０８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、特許文献２に開示された表示装置用薄膜半導体装置において、ゲート電極とゲート配線の一体部とは依然として同じ材料で構成されることになる。従って、半導体層の結晶化の観点から、ゲート電極を熱伝導率の低い材料で構成すると、ゲート配線の一体部の抵抗率が高くなりゲート配線の一体部は高抵抗化してしまう。この結果、一体部を含めたゲート配線全体として配線抵抗を十分に低減することができないという問題がある。【００１８】
また、ゲート配線における一体部と別体部とが、画素毎に２箇所のコンタクトホールで接続されているので、一体部と別体部との接続部分においてＩＲドロップ（配線上に生じる電流Ｉと抵抗Ｒの積による電圧降下）が生じるという問題もある。しかも、１ラインのゲート配線が、一体部と別体部と交互に接続された構造であるため、一体部と別体部の接続部分のうち一箇所でも接続不良があると、ゲート配線に沿った１ライン全ての画素が不良となってしまうという問題もある。【００１９】
さらに、ゲート配線と薄膜トランジスタに接続される電源配線とは膜厚が２００ｎｍ程度のゲート絶縁膜を介して立体交差している。このため、薄膜トランジスタの高性能化のためにゲート絶縁膜を薄膜化しようとすると、ゲート配線と電源配線との間隔がさらに狭くなり、配線間の寄生容量が増加してしまうという問題もある。【００２０】
本発明は、このような問題を解決するためになされたものであり、ゲート電極及びゲート配線をそれぞれに適した材料で構成することを可能とするとともに、ゲート配線と電源配線との間の寄生容量を低減することができる表示装置用薄膜半導体装置、表示装置用薄膜半導体装置の製造方法、ＥＬ表示パネル及びＥＬ表示装置を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記問題を解決するために、本発明に係る表示装置用薄膜半導体装置の一態様は、基板と、基板上に形成されたゲート電極と、前記ゲート電極を覆って前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上であって前記ゲート電極の上方に形成された半導体層と、前記半導体層の上方に形成された第１電極と、前記第１電極と同層に形成された第２電極と、前記第２電極と電気的に接続され、当該第２電極と同層に形成された第１電源配線と、前記第１電極及び前記第２電極を覆って前記ゲート絶縁膜の上方に形成された層間絶縁膜と、前記ゲート電極が形成された層とは異なる層である前記層間絶縁膜上に形成され、前記第１電源配線と交差するように配置されたゲート配線と、前記ゲート配線と同層に形成されるとともに前記ゲート配線と並行して配置された第２電源配線と、を具備し、前記ゲート電極と前記ゲート配線とは、前記ゲート絶縁膜及び前記層間絶縁膜を貫通するように設けられた第１導電部を介して電気的に接続され、前記第１電源配線と前記第２電源配線とは、前記層間絶縁膜を貫通するように設けられた第２導電部を介して電気的に接続されるものである。
【発明の効果】
【００２２】
本発明に係る表示装置用薄膜半導体装置によれば、ゲート配線とゲート電極とを別の層で構成することができるので、それぞれに適した材料を選ぶことができる。【００２３】
さらに、ゲート配線と第１電源配線との膜厚間距離を確保することができるので、ゲート配線と第１電源配線との間の寄生容量を低減することができる。【００２４】
さらに、第１電源配線と第２電源配線とが交差するように配置されるので、第２電極は第１電源配線と第２電源配線との双方向から電源供給を受けることができる。これにより、表示装置が大画面化するに伴って表示領域の中央領域で生ずるＩＲドロップに対して、ＩＲドロップ量を低減することができる。【００２５】
さらに、第２電源配線が、ゲート配線と同層に形成されるとともにゲート配線と並行して配置されているので、層間絶縁膜上のゲート配線によって生じる凹凸を第２電源配線によって軽減することができる。これにより、表示装置用薄膜半導体装置の平坦度を向上させることができる。
【図面の簡単な説明】
【００２６】
【図１】図１は、本発明の第１の実施形態に係る有機ＥＬ表示パネルの一部切り欠き斜視図である。
【図２】図２は、本発明の第１の実施形態に係る表示装置用薄膜半導体アレイ装置のマザー基板を示した図である。
【図３】図３は、本発明の第１の実施形態に係るＥＬ表示パネルにおける一画素の回路構成図である。
【図４】図４は、本発明の第１の実施形態に係るＥＬ表示パネルにおける一画素の断面を模式的に表した断面図である。
【図５】図５は、本発明の第１の実施形態に係る表示装置用薄膜半導体アレイ装置の平面図である。
【図６】図６は、本発明の第１の実施形態に係る表示装置用薄膜半導体アレイ装置（一部透過）の平面図である。
【図７】図７は、本発明の第１の実施形態に係る表示装置用薄膜半導体装置の平面図である。
【図８】図８は、本発明の第１の実施形態に係る表示装置用薄膜半導体装置（一部透過）の平面図である。
【図９Ａ】図９Ａは、本発明の第１の実施形態に係る表示装置用薄膜半導体装置の断面図である（図７のＸ１−Ｘ１’線断面図）。
【図９Ｂ】図９Ｂは、本発明の第１の実施形態に係る表示装置用薄膜半導体装置の断面図である（図７のＸ２−Ｘ２’線断面図）。
【図１０Ａ】図１０Ａは、図７のＸ３−Ｘ３’断面から見たときにおける本発明の第１の実施形態に係る表示装置用薄膜半導体装置の斜視図である。
【図１０Ｂ】図１０Ｂは、図８のＸ３−Ｘ３’断面から見たときにおける本発明の第１の実施形態に係る表示装置用薄膜半導体装置の斜視図である。
【図１１Ａ】図１１Ａは、本発明の第１の実施形態に係る表示装置用薄膜半導体装置の製造方法における基板準備工程を模式的に示した断面図である。
【図１１Ｂ】図１１Ｂは、本発明の第１の実施形態に係る表示装置用薄膜半導体装置の製造方法における第１金属層（ゲート電極）形成工程を模式的に示した断面図である。
【図１１Ｃ】図１１Ｃは、本発明の第１の実施形態に係る表示装置用薄膜半導体装置の製造方法におけるゲート絶縁膜形成工程を模式的に示した断面図である。
【図１１Ｄ】図１１Ｄは、本発明の第１の実施形態に係る表示装置用薄膜半導体装置の製造方法における非結晶性半導体膜形成工程及び結晶性半導体膜形成工程（レーザ照射工程）を模式的に示した断面図である。
【図１１Ｅ】図１１Ｅは、本発明の第１の実施形態に係る表示装置用薄膜半導体装置の製造方法における半導体層形成工程（島化工程）を模式的に示した断面図である。
【図１１Ｆ】図１１Ｆは、本発明の第１の実施形態に係る表示装置用薄膜半導体装置の製造方法における第４コンタクトホール形成工程を模式的に示した断面図である。
【図１１Ｇ】図１１Ｇは、本発明の第１の実施形態に係る表示装置用薄膜半導体装置の製造方法における第２金属層形成工程を模式的に示した断面図である。
【図１１Ｈ】図１１Ｈは、本発明の第１の実施形態に係る表示装置用薄膜半導体装置の製造方法における第１層間絶縁膜形成工程を模式的に示した断面図である。
【図１１Ｉ】図１１Ｉは、本発明の第１の実施形態に係る表示装置用薄膜半導体装置の製造方法における第２コンタクトホール形成工程を模式的に示した断面図である。
【図１１Ｊ】図１１Ｊは、本発明の第１の実施形態に係る表示装置用薄膜半導体装置の製造方法における第３金属層工程を模式的に示した断面図である。
【図１２】図１２は、本発明の第１の実施形態に係る表示装置用薄膜半導体装置における薄膜トランジスタのＴＦＴ特性を説明するための図である。
【図１３】図１３は、本発明の第１の実施形態の変形例に係る表示装置用薄膜半導体装置の断面図である。
【図１４】図１４は、本発明の第２の実施形態に係る表示装置用薄膜半導体装置の平面図である。
【図１５】図１５は、本発明の第２の実施形態に係る表示装置用薄膜半導体装置（一部透過）の平面図である。
【図１６】図１６は、本発明の第２の実施形態に係る表示装置用薄膜半導体装置の断面図である（図１４のＸ２−Ｘ２’線断面図）。
【図１７】図１７は、本発明の第２の実施形態に係る表示装置用薄膜半導体装置における薄膜トランジスタのＴＦＴ特性を説明するための図である。
【図１８】図１８は、本発明の第２の実施形態の変形例に係る表示装置用薄膜半導体装置の断面図である。
【図１９Ａ】図１９Ａは、本発明に係る有機ＥＬ表示パネルの一例を示す断面斜視図である。
【図１９Ｂ】図１９Ｂは、本発明に係る有機ＥＬ表示パネルの他の例を示す断面斜視図である。
【図２０】図２０は、本発明に係るＥＬ表示装置の一例を示す外観斜視図である。
【図２１】図２１は、表示装置の１つの画素における従来に係る表示装置用薄膜半導体装置の平面図である。
【図２２Ａ】図２２Ａは、従来に係る表示装置用薄膜半導体装置の断面図である（図２１のＸ１−Ｘ１’線断面図）。
【図２２Ｂ】図２２Ｂは、従来に係る表示装置用薄膜半導体装置の断面図である（図２１のＸ２−Ｘ２’線断面図）。
【図２２Ｃ】図２２Ｃは、従来に係る表示装置用薄膜半導体装置の断面図である（図２１のＹ−Ｙ’線断面図）。
【図２３】図２３は、図２１のＸ１−Ｘ１’の断面から見たときにおける従来に係る表示装置用薄膜半導体装置の主要部分を示す斜視図である。
【発明を実施するための形態】
【００２７】
本発明に係る表示装置用薄膜半導体装置の一態様は、基板と、基板上に形成されたゲート電極と、前記ゲート電極を覆って前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上であって前記ゲート電極の上方に形成された半導体層と、前記半導体層の上方に形成された第１電極と、前記第１電極と同層に形成された第２電極と、前記第２電極と電気的に接続され、当該第２電極と同層に形成された第１電源配線と、前記第１電極及び前記第２電極を覆って前記ゲート絶縁膜の上方に形成された層間絶縁膜と、前記ゲート電極が形成された層とは異なる層である前記層間絶縁膜上に形成され、前記第１電源配線と交差するように配置されたゲート配線と、前記ゲート配線と同層に形成されるとともに前記ゲート配線と並行して配置された第２電源配線と、を具備し、前記ゲート電極と前記ゲート配線とは、前記ゲート絶縁膜及び前記層間絶縁膜を貫通するように設けられた第１導電部を介して電気的に接続され、前記第１電源配線と前記第２電源配線とは、前記層間絶縁膜を貫通するように設けられた第２導電部を介して電気的に接続されるものである。
【００２８】
本態様によれば、ゲート配線が、ゲート電極が形成された層とは異なる層である層間絶縁膜上に配置されるので、ゲート配線とゲート電極とはそれぞれに適した材料を選ぶことができる。
【００２９】
さらに、ゲート配線は層間絶縁膜の上層に形成され、第１電源配線は層間絶縁膜よりも下層に形成されるので、層間絶縁膜の膜厚を大きくすることによってゲート配線と第１電源配線との膜厚間距離を確保することができる。これにより、ゲート配線と第１電源配線との間の寄生容量を低減することができる。
【００３０】
さらに、第２電極は第１電源配線と電気的に接続されるとともに第１電源配線は第２電源配線と電気的に接続され、また、第１電源配線と第２電源配線とが交差するように配置される。これにより、第２電極は第１電源配線と第２電源配線との双方向から電源供給を受けることができるので、大画面化するに伴って表示領域の中央領域で生ずるＩＲドロップに対して、ＩＲドロップ量を低減することができる。
【００３１】
さらに、第２電源配線が、ゲート配線と同層に形成されるとともにゲート配線と並行して配置されているので、層間絶縁膜上のゲート配線によって生じる凹凸を第２電源配線によって軽減することができる。これにより、表示装置用薄膜半導体装置の平坦度を向上させることができる。
【００３２】
さらに、第２電極に対して第１電源配線及び第２電源配線の２つの電源配線によって電力を供給することができる。これにより、画素不良を抑制することができるので、表示装置における表示ムラを抑制することができる。
【００３３】
さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記第２電源配線は、前記ゲート配線と同一又は所定の近似値の高さに形成されており、前記第２電源配線は、隣り合う２つの前記ゲート配線の間の幅に対応する幅を有する配線であることが好ましい。
【００３４】
本態様によれば、表示装置用薄膜半導体装置の平坦性を一層向上させることができる。すなわち、ゲート配線が層間絶縁膜上に形成されると、このままでは、ゲート配線の膜厚分、ゲート配線が形成されていない領域よりも突出することになる。これに対して、本態様によれば、第２電源配線は、第２電源配線に隣り合う２つのゲート配線の間の幅に対応する幅を有する配線であるので、第２電源配線を平坦化用の構成としても利用することができるので、簡易な構成で表示装置用薄膜半導体装置の平坦性を確保することができる。
【００３５】
さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記第２電源配線と前記隣り合う２つのゲート配線との距離は、４μｍ以上であることが好ましい。
【００３６】
本態様によれば、第２電源配線とゲート配線とが影響することなく配置させることができるとともに、表示装置用薄膜半導体装置の平坦性を向上させることができる。
【００３７】
さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記第２電源配線は、前記ゲート配線と同一又は所定の近似値の高さに形成されており、前記第２電源配線は、隣り合う２つの前記ゲート配線の間を埋めるようにして、当該ゲート配線と近接して配置されることが好ましい。
【００３８】
本態様によれば、表示装置用薄膜半導体装置の平坦性を一層向上させることができる。
【００３９】
さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記第２電源配線は、前記ゲート配線と同一又は所定の近似値の高さに形成されており、前記第２電源配線は、前記第１電源配線の幅より広い幅を有する配線であることが好ましい。
【００４０】
本態様によれば、表示装置用薄膜半導体装置の平坦性を一層向上させることができる。また、第２電源配線を第１電源配線よりも低抵抗化することができ、ＩＲドロップを大幅に軽減することができる。
【００４１】
さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記第２電源配線は、均一な膜厚を有し、かつ、当該第２電源配線の下層の表面形状に従って形成されることが好ましい。
【００４２】
本態様によれば、第２電源配線の平面視形状を略平板形状とすることができる。これにより、第２電源配線を、第１電源配線の幅より広い幅を有する平板形状の配線とすることができ、第２電源配線を低抵抗配線とすることができる。従って、配線抵抗の低い第２電源配線から第１電源配線を介して第２電極に対して電源供給がなされることになるので、大画面化するに伴って表示領域の中央領域で生ずるＩＲドロップに対して、そのドロップ量を大幅に低減することができる。
【００４３】
さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記半導体層は、ｎチャネル型であり、前記第２電源配線の少なくとも一部は、前記半導体層と重ならないように配置されることが好ましい。
【００４４】
本態様によれば、ｎチャネル型である半導体層が第２電源配線と重ならないように構成されているので、バックチャネルにキャリアが誘起することを抑制することができる。これにより、オフリーク電流の発生を抑制することができるので、オフ特性に優れた表示装置用薄膜半導体装置を実現することができる。
【００４５】
さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記半導体層は、ｐチャネル型であり、前記第２電源配線の少なくとも一部は、前記半導体層と重なるように配置されることが好ましい。
【００４６】
本態様によれば、ｐチャネル型である半導体層が第２電源配線と重なるように構成されるので、バックチャネルの電位を安定にすることができる。これにより、オフリーク電流を低減することができるので、オフ特性に優れた表示装置用薄膜半導体装置を実現することができる。
【００４７】
さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記第１電極はソース電極であり、前記第２電極はドレイン電極である。また、本発明に係る表示装置用薄膜半導体装置の一態様において、前記第１電極はドレイン電極であり、前記第２電極はソース電極であるとしてもよい。
【００４８】
さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記ゲート配線が形成された層と前記第１電源配線が形成された層とで挟まれた前記層間絶縁膜により形成される単位面積あたりの容量は、前記ゲート電極が形成された層と前記第１電源配線が形成された層とで挟まれた前記ゲート絶縁膜により形成される単位面積あたりの容量より小さいことが好ましい。この場合、本発明に係る表示装置用薄膜半導体装置の一態様において、前記層間絶縁膜により形成される容量は、１．５×１０−４Ｆ／ｍ２未満であり、前記ゲート絶縁膜により形成される容量は、１．５×１０−４Ｆ／ｍ２以上であることが好ましい。
【００４９】
本態様によれば、層間絶縁膜とゲート絶縁膜とが同一材料の場合、層間絶縁膜の膜厚がゲート絶縁膜の膜厚より厚くなる。これにより、層間絶縁膜上のゲート配線と層間絶縁膜下の第１電源配線との間の間隔を、ゲート絶縁膜の膜厚以上に離間させることができるので、ゲート配線と第１電源配線との間の寄生容量を一層低減することができる。
【００５０】
さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記半導体層は、多結晶性半導体層を含むことが好ましい。
【００５１】
本態様によれば、多結晶性半導体層によってキャリアの移動度を高くすることができるので、オン特性に優れた薄膜トランジスタを備える表示装置用薄膜半導体装置を実現することができる。
【００５２】
さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記第２電源配線を構成する材料は、Ａｌ、Ｃｕ、Ａｇから選択されるいずれか１つの元素を含むことが好ましい。さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記第２電源配線は、多層配線であり、前記第２電源配線を構成する主配線は、Ａｌ、Ｃｕ、Ａｇから選択されるいずれか１つであることが好ましい。
【００５３】
本態様によれば、配線用材料の中でも抵抗率が小さい金属材料で構成することができるので、第２電源配線の電気抵抗を一層小さくすることができる。
【００５４】
また、本発明に係る表示装置用薄膜半導体装置の製造方法の一態様は、基板を準備する第１工程と、前記基板上にゲート電極を形成する第２工程と、前記ゲート電極を覆って前記基板上にゲート絶縁膜を形成する第３工程と、前記ゲート絶縁膜上であって前記ゲート電極の上方に半導体層を形成する第４工程と、前記半導体層の上方に第１電極を形成するとともに、前記第１電極と同層に第２電極及び当該第２電極と電気的に接続される第１電源配線を形成する第５工程と、前記第１電極及び前記第２電極を覆って前記ゲート絶縁膜の上方に層間絶縁膜を形成する第６工程と、前記ゲート絶縁膜及び前記層間絶縁膜を貫通する第１コンタクトホール、及び、前記層間絶縁膜を貫通する第２コンタクトホールを形成する第７工程と、前記層間絶縁膜上に金属膜を成膜して当該金属膜をパターニングすることにより、前記第１電源配線と交差するように前記第１コンタクトホールを介して前記ゲート電極と電気的に接続されるゲート配線を形成するとともに、前記ゲート配線と並行するように前記第２コンタクトホールを介して前記第１電源配線と電気的に接続される第２電源配線を形成する第８工程と、を含むものである。
【００５５】
本態様によれば、上記の本発明に係る表示装置用薄膜半導体装置を容易に製造することができる。
【００５６】
さらに、本発明に係る表示装置用薄膜半導体装置の製造方法の一態様において、前記第４工程で形成する半導体膜は非結晶性半導体膜であり、前記第４工程と前記第５工程との間に、前記非結晶性半導体膜に対して所定のレーザ光を照射し、前記所定のレーザ光の照射により前記非結晶性半導体膜の温度を所定の温度範囲とし、前記非結晶性半導体膜を結晶化する工程を含むことが好ましい。
【００５７】
本態様によれば、多結晶性半導体膜を含む半導体層を形成することができ、オン特性に優れた薄膜トランジスタを含む表示装置用薄膜半導体装置を製造することができる。
【００５８】
また、本発明に係るＥＬ表示パネルの一態様は、上記の表示装置用薄膜半導体装置を、画素単位に複数個配置した表示装置用薄膜半導体アレイ装置と、前記表示装置用薄膜半導体アレイ装置の上方に、前記画素単位に配置された複数の下部電極と、複数の前記表示装置用薄膜半導体装置と前記複数の下部電極とを電気的に接続する第３導電部と、前記下部電極の上方に形成された発光層と、前記発光層の上方に設けられた上部電極と、を具備するものである。さらに、本発明に係るＥＬ表示パネルの一態様において、前記表示装置用薄膜半導体アレイ装置の上方に形成された、複数の開口部を有するバンクを備え、前記発光層は、前記開口部内に形成されることが好ましい。さらに、本発明に係るＥＬ表示パネルの一態様において、前記開口部は、前記下部電極に対応して形成されていることが好ましい。さらに、本発明に係るＥＬ表示パネルの一態様において、前記発光層は有機発光層であることが好ましい。
【００５９】
本態様によれば、表示性能に優れたＥＬ表示パネルを実現することができる。
【００６０】
また、本発明に係るＥＬ表示装置の一態様は、上記のＥＬ表示パネルを備えるものである。
【００６１】
以下、本発明に係る表示装置用薄膜半導体装置、表示装置用薄膜半導体装置の製造方法、ＥＬ表示パネル、及び、ＥＬ表示装置の実施形態及び実施例について、図面を参照しながら説明する。なお、各図は、説明のための模式図であり、膜厚及び各部の大きさの比などは、必ずしも厳密に表したものではない。
【００６２】
（第１の実施形態）
まず、本発明の第１の実施形態に係るＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネルについて、図１を用いて説明する。図１は、本発明の第１の実施形態に係る有機ＥＬ表示パネルの一部切り欠き斜視図である。
【００６３】
図１に示すように、本発明の第１の実施形態に係るＥＬ表示パネル１は、有機ＥＬ表示パネル（有機ＥＬディスプレイ）であって、自発光型表示素子である有機ＥＬ素子１０と、薄膜トランジスタ及び各種配線等が形成されたアクティブマトリクス基板からなる表示装置用薄膜半導体アレイ装置２０とを備える。
【００６４】
有機ＥＬ素子１０は、表示装置用薄膜半導体アレイ装置２０上に順次形成された、下部電極１２、有機発光層１３及び上部電極１４を備える。有機発光層１３は、電子輸送層、発光層、正孔輸送層等が積層されて構成される。
【００６５】
表示装置用薄膜半導体アレイ装置２０は、複数の画素１００がマトリクス状（行列状）に配置された画素部を備え、各画素１００には薄膜トランジスタ（不図示）を含む画素回路３０が設けられている。また、表示装置用薄膜半導体アレイ装置２０は、マトリクス状に配置されたゲート配線２１及びソース配線２２を備える。ゲート配線２１は行方向に複数本配列されており、ソース配線２２は列方向に複数本配列されている。また、ゲート配線２１及びソース配線２２は直交するように構成されており、それぞれ各画素回路３０と制御回路（不図示）とを接続する。
【００６６】
各画素回路３０には、画素１００を選択するためのスイッチング素子及び有機ＥＬ素子１０を駆動するための駆動素子として、少なくとも２つの薄膜トランジスタが設けられている。
【００６７】
なお、図１では図示しないが、表示装置用薄膜半導体アレイ装置２０は、列方向に配列された複数の第１電源配線２３Ａ及び行方向に配列された複数の第２電源配線２３Ｂを備える。複数の第１電源配線２３Ａは、ソース配線２２と平行に配置され、各画素１００の駆動素子に接続される。
【００６８】
このように、本実施形態に係る有機ＥＬ表示パネル１は、ゲート配線２１とソース配線２２とで区画された画素１００毎に表示制御を行うアクティブマトリクス方式が採用されている。
【００６９】
次に、本発明の第１の実施形態に係る表示装置用薄膜半導体アレイ装置を作製する一例について、図２を用いて説明する。図２は、本発明の第１の実施形態に係る表示装置用薄膜半導体アレイ装置のマザー基板を示したものである。図２に示すように、マザー基板は２つの表示部２００を含み、このマザー基板を２つに切断することによって、２つの表示装置用薄膜半導体アレイ装置２０を得ることができる。各表示部２００は、上述のとおり、画素１００がマトリクス状（行列状）に配置されて構成されている。なお、図２においては、画素１００は表示部２００の角部のみの画素を図示している。また、図２において、マザー基板は２つの表示部２００を含むとし、二枚取りの例を示したが、表示部２００は２以上の複数とすることもでき、また、表示部２００を１つのみとすることもできる。
【００７０】
次に、本発明の第１の実施形態に係るＥＬ表示パネルにおける画素の回路構成について、図３を用いて説明する。図３は、本発明の第１の実施形態に係るＥＬ表示パネルにおける一画素の回路構成図である。以下、図３〜図１３に示す本発明の第１の実施形態では、第１薄膜トランジスタ及び第２薄膜トランジスタがｐチャネル型のＴＦＴとして説明する。
【００７１】
図３に示すように、各画素１００は、第１薄膜トランジスタ３１０、第２薄膜トランジスタ３２０及びコンデンサ３００Ｃを含む画素回路３０と、有機ＥＬ素子１０とを備える。第１薄膜トランジスタ３１０は、画素１００を選択するための選択トランジスタ（スイッチングトランジスタ）であり、第２薄膜トランジスタ３２０は、有機ＥＬ素子１０を駆動するための駆動トランジスタである。
【００７２】
第１薄膜トランジスタ３１０は、第１ソース電極３１０Ｓ、第１ドレイン電極３１０Ｄ及び第１ゲート電極３１０Ｇを有する。第１ソース電極３１０Ｓはソース配線２２に接続され、第１ゲート電極３１０Ｇはゲート配線２１に接続される。また、第１ドレイン電極３１０Ｄは、コンデンサ３００Ｃ（キャパシタ）及び第２薄膜トランジスタ３２０の第２ゲート電極３２０Ｇに接続される。第１薄膜トランジスタ３１０は、ゲート配線２１及びソース配線２２に電圧が印加されると、ソース配線２２に印加された電圧値を表示データとしてコンデンサ３００Ｃに保存する。
【００７３】
第２薄膜トランジスタ３２０は、第２ソース電極３２０Ｓ、第２ドレイン電極３２０Ｄ及び第２ゲート電極３２０Ｇを有する。第２ドレイン電極３２０Ｄは有機ＥＬ素子１０の陽極（下部電極）に接続され、第２ソース電極３２０Ｓは第１電源配線２３Ａに接続される。また、第２ゲート電極３２０Ｇは、第１薄膜トランジスタ３１０の第１ドレイン電極３１０Ｄに接続される。第２薄膜トランジスタ３２０は、コンデンサ３００Ｃが保持している電圧値に対応する電流を第１電源配線２３Ａから第２ドレイン電極３２０Ｄを通じて有機ＥＬ素子１０の陽極に供給する。
【００７４】
このように構成される画素１００において、ゲート配線２１にゲート信号が入力され、第１薄膜トランジスタ３１０をオン状態にすると、ソース配線２２を介して供給された信号電圧がコンデンサ３００Ｃに書き込まれる。そして、コンデンサ３００Ｃに書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧により、第２薄膜トランジスタ３２０のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子１０の陽極から陰極（カソード）へと流れる。これにより、有機ＥＬ素子１０が発光し、画像として表示される。
【００７５】
次に、本発明の第１の実施形態に係るＥＬ表示パネルにおける画素の構成について、図４を用いて説明する。図４は、本発明の第１の実施形態に係るＥＬ表示パネルにおける一画素の断面を模式的に表した断面図である。
【００７６】
図４に示すように、本発明の第１の実施形態に係るＥＬ表示パネル１における各画素は、画素を選択するためのスイッチングトランジスタである第１薄膜トランジスタ３１０と、有機ＥＬ素子１０を駆動するための駆動トランジスタである第２薄膜トランジスタ３２０とを備える。上述のとおり、第１薄膜トランジスタ３１０は、第１ソース電極３１０Ｓ、第１ドレイン電極３１０Ｄ及び第１ゲート電極３１０Ｇを有する。また、第２薄膜トランジスタ３２０は、第２ソース電極３２０Ｓ、第２ドレイン電極３２０Ｄ及び第２ゲート電極３２０Ｇを有する。
【００７７】
図４に示すように、各画素において、基板３００上に、第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇが形成される。また、第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇを覆うようにして、ゲート絶縁膜３３０が形成される。
【００７８】
第１ゲート電極３１０Ｇの上方であってゲート絶縁膜３３０上には第１半導体層３１１が形成される。また、第２ゲート電極３２０Ｇの上方であってゲート絶縁膜３３０上には第２半導体層３２１が形成される。
【００７９】
第１半導体層３１１の一部を覆うようにして一対の第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄが互いに対向するように離間して配置される。また、第２半導体層３２１の一部を覆うようにして一対の第２ソース電極３２０Ｓ及び第２ドレイン電極３２０Ｄが互いに対向するように離間して配置される。
【００８０】
第１薄膜トランジスタ３１０の第１ソース電極３１０Ｓは、ソース配線２２と電気的に接続されている。また、第２薄膜トランジスタ３２０の第２ソース電極３２０Ｓは、第１電源配線２３Ａと電気的に接続されている。
【００８１】
さらに、第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０を覆うようにして、第１層間絶縁膜３４０（下部層間絶縁膜）が形成される。第１層間絶縁膜３４０は、例えば、第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０を保護するためのパシベーション膜として機能する。
【００８２】
第１層間絶縁膜３４０上には、第２電源配線２３Ｂが形成される。第２電源配線２３Ｂは、第１層間絶縁膜３４０に形成されたコンタクトホールを介して第１電源配線２３Ａと電気的に接続されている。
【００８３】
第２電源配線２３Ｂを覆うようにして第１層間絶縁膜３４０上に第２層間絶縁膜３５０（上部層間絶縁膜）が形成される。第２層間絶縁膜３５０は、例えば、表示装置用薄膜半導体装置２の上面を平坦化するための平坦化膜として機能する。これにより、上層の有機ＥＬ素子１０を平坦に形成することができる。
【００８４】
第２層間絶縁膜３５０上には、下部電極１２、有機発光層１３及び上部電極１４が順次積層された有機ＥＬ素子１０が形成される。第２層間絶縁膜３５０上には、隣接する画素との境界部分にバンク１５が形成されている。隣接するバンク１５によって構成される開口に、下部電極１２及び有機発光層１３が形成される。なお、第２層間絶縁膜３５０上には、有機発光層１３を囲むように形成され、有機ＥＬ素子１０の上部電極１４と電気的に接続された補助配線が形成されている。
【００８５】
下部電極１２は、画素単位で配置された陽極（アノード）であり、第２層間絶縁膜３５０上に形成される。下部電極１２は、第１層間絶縁膜３４０及び第２層間絶縁膜３５０を貫通するコンタクトホールを介して、第２薄膜トランジスタの第２ドレイン電極３２０Ｄと電気的に接続される。
【００８６】
有機発光層１３（有機ＥＬ層）は、色（サブ画素列）単位又はサブ画素単位で形成されており、所定の有機発光材料で構成されている。
【００８７】
上部電極１４は、有機発光層１３の上方に配置され、複数の画素を跨ぐように形成された陰極（カソード）であり、ＩＴＯ等の透明電極によって構成される。本実施形態において、上部電極１４は全ての画素に共通の共通電極である。なお、上部電極１４は、本実施形態では、接地電位である。
【００８８】
このように構成される有機ＥＬ表示パネル１において、最下層の薄膜トランジスタが形成される層をＴＦＴ層（ＴＦＴ部）Ｌ１とし、最上層の有機ＥＬ素子１０が形成される層を有機ＥＬ層（有機ＥＬ部）Ｌ３とし、ＴＦＴ層Ｌ１と有機ＥＬ層Ｌ３との間の層であって各種配線が形成される層を配線層（配線部）Ｌ２とする。配線層Ｌ２には、図４に示すように、例えば、第２電源配線２３Ｂが形成される。
【００８９】
また、ＴＦＴ層Ｌ１において、第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇが形成される層を第１金属層ＭＬ１とする。また、一対の第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄと一対の第２ソース電極３２０Ｓ及び第２ドレイン電極３２０Ｄが形成される層を第２金属層ＭＬ２とする。従って、図４に示すように、本実施形態において、ソース配線２２及び第１電源配線２３Ａは、第２金属層ＭＬ２に形成される。
【００９０】
また、配線層Ｌ２において、第２電源配線２３Ｂが形成される層を第３金属層ＭＬ３とする。なお、後述するが、第３金属層ＭＬ３には、ゲート配線２１も形成される。
【００９１】
これらの第１金属層ＭＬ１〜第３金属層ＭＬ３において、同一の金属層に形成される電極及び配線等の金属部材は、同一の金属膜をパターニングすることによって同時に形成することができる。
【００９２】
次に、本発明の第１の実施形態に係る表示装置用薄膜半導体アレイ装置について、図５及び図６を用いて説明する。図５は、本発明の第１の実施形態に係る表示装置用薄膜半導体アレイ装置の平面図である。また、図６は、本発明の第１の実施形態に係る表示装置用薄膜半導体アレイ装置の平面図であって、配線層Ｌ２に形成される配線及び絶縁膜を透過した状態を示している。
【００９３】
図５に示すように、本発明の第１の実施形態に係る表示装置用薄膜半導体アレイ装置２０は、マトリクス状（行列状）に配列された画素１００を備え、画素１００の行方向に沿って複数のゲート配線２１及び複数の第２電源配線２３Ｂが互いに平行に配置されている。
【００９４】
第２電源配線２３Ｂは、隣り合うゲート配線２１の間に配置されており、ゲート配線２１と同層に形成されるとともにゲート配線２１と並行して配置される。
【００９５】
なお、第２電源配線２３Ｂとゲート配線２１とは、図４に示す配線層Ｌ２の第３金属層ＭＬ３に形成される。また、ゲート配線２１及び第２電源配線２３Ｂは、第１層間絶縁膜３４０（不図示）の上に形成されている。
【００９６】
図６は、図５において、ゲート配線２１及び第２電源配線２３Ｂを透過した状態の図である。なお、図６において、ゲート配線２１及び第２電源配線２３Ｂが形成される領域については破線で示している。
【００９７】
図６に示すように、本発明の第１の実施形態に係る表示装置用薄膜半導体アレイ装置２０は、画素１００の列方向に沿って互いに平行に配置された複数のソース配線２２及び複数の第１電源配線２３Ａを備える。第１電源配線２３Ａとソース配線２２とは、図４に示すＴＦＴ層Ｌ１の第２金属層ＭＬ２に形成されており、上層の配線層Ｌ２に形成されたゲート配線２１及び第２電源配線２３Ｂと立体交差するように配置される。
【００９８】
次に、図５及び図６における各画素１００の構成について、図７、図８、図９Ａ、図９Ｂ、図１０Ａ及び図１０Ｂを用いて説明する。図７は、図５の各画素１００に対応し、本発明の第１の実施形態に係る表示装置用薄膜半導体装置の平面図である。図８は、図６の各画素１００に対応し、本発明の第１の実施形態に係る表示装置用薄膜半導体装置の平面図である。なお、図８では、配線層Ｌ２に形成される配線及び絶縁膜を透過した状態を示している。図９Ａは、図７のＸ１−Ｘ１’線に沿って切断した断面図であり、図９Ｂは、図７のＸ２−Ｘ２’線に沿って切断した断面図である。図１０Ａは、図７のＸ３−Ｘ３’断面から見たときにおける本発明の第１の実施形態に係る表示装置用薄膜半導体装置の斜視図である。図１０Ｂは、図８のＸ３−Ｘ３’断面から見たときにおける本発明の第１の実施形態に係る表示装置用薄膜半導体装置の斜視図である。
【００９９】
図７及び図８に示すように、本発明の第１の実施形態に係る表示装置用薄膜半導体装置２は、基板３００と、第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０と、ゲート配線２１と、ソース配線２２と、第１電源配線２３Ａと、第２電源配線２３Ｂと、第１層間絶縁膜３４０とを備える。
【０１００】
第１薄膜トランジスタ３１０は、第１ゲート電極３１０Ｇと、ゲート絶縁膜３３０と、第１半導体層３１１（チャネル層）と、一対の第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄとの積層構造体である。また、第２薄膜トランジスタ３２０は、第２ゲート電極３２０Ｇと、ゲート絶縁膜３３０と、第２半導体層３２１（チャネル層）と、一対の第２ソース電極３２０Ｓ及び第２ドレイン電極３２０Ｄとの積層構造体である。
【０１０１】
本実施形態において、第１薄膜トランジスタ３１０、第２薄膜トランジスタ３２０、ソース配線２２及び第１電源配線２３Ａは、図４に示すＴＦＴ層Ｌ１に形成される。また、ゲート配線２１及び第２電源配線２３Ｂは、図４に示す配線層Ｌ２に形成される。
【０１０２】
以下、本発明の第１の実施形態に係る表示装置用薄膜半導体装置２の各構成要素について、下層の構成要素から順に詳述する。
【０１０３】
第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇは、図８、図９Ａ、図９Ｂ及び図１０Ｂに示すように、基板３００上に島状にパターン形成される。第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇは、図４に示す第１金属層ＭＬ１に形成される。
【０１０４】
ゲート絶縁膜３３０は、図９Ａ及び図９Ｂに示すように、第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇを覆うように、基板３００上に形成される。
【０１０５】
第１半導体層３１１は、図８及び図９Ｂに示すように、ゲート絶縁膜３３０上であって第１ゲート電極３１０Ｇの上方に島状にパターン形成される。また、第２半導体層３２１は、ゲート絶縁膜３３０上であって第２ゲート電極３２０Ｇの上方に島状にパターン形成される。
【０１０６】
なお、第１半導体層３１１及び第２半導体層３２１は、ｎチャネル型又はｐチャネル型とすることができる。本実施形態では、第１半導体層３１１及び第２半導体層３２１は、正電位の第２電源配線２３Ｂで覆われているので、第１半導体層３１１も第２半導体層３２１もｐチャネル型とした。
【０１０７】
第１薄膜トランジスタ３１０における一対の第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄは、図８及び図９Ｂに示すように、第１半導体層３１１の上方に第１半導体層３１１と重畳するように、また、互いに対向するようにして形成される。これらの第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄは、図４に示すＴＦＴ層Ｌ１であって第２金属層ＭＬ２に形成される。
【０１０８】
なお、本明細書中において、「重畳」とは、上下方向から見て互いに重なり合う位置関係にあることを意味する。
【０１０９】
さらに、第１ドレイン電極３１０Ｄは、図８及び図９Ｂに示すように、第２薄膜トランジスタ３２０の第２ゲート電極３２０Ｇと重畳するように形成されている。第１ドレイン電極３１０Ｄと第２ゲート電極３２０Ｇとは、第４コンタクト部１１４（第４導電部）によって電気的に接続されている。第４コンタクト部１１４は、第１ドレイン電極３１０Ｄと第２ゲート電極３２０Ｇとが重畳する位置において厚み方向に形成された第４コンタクトホール（孔）に導電部材が埋め込まれることによって構成される。本実施形態では、図９Ｂに示すように、第４コンタクト部１１４は、ゲート絶縁膜３３０を貫通するように形成された第４コンタクトホールに第１ドレイン電極３１０Ｄの一部が埋め込まれることによって構成されている。
【０１１０】
なお、図９Ｂに示すように、第４コンタクト部１１４に対応する第４コンタクトホールは、ゲート絶縁膜３３０に形成される。本実施形態において、第４コンタクト部１１４は、図８に示すように、３個形成した。
【０１１１】
また、第２薄膜トランジスタ３２０における一対の第２ソース電極３２０Ｓ及び第２ソース電極３２０Ｓは、図８及び図９Ｂに示すように、第２半導体層３２１の上方に第２半導体層３２１と重畳するように、また、互いに対向するようにして形成される。これらの第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄは、ＴＦＴ層Ｌ１であって第２金属層ＭＬ２に形成される。
【０１１２】
さらに、図８及び図１０Ｂに示すように、第２ドレイン電極３２０Ｄは、列方向（縦方向）に沿って直線状に延設されており、第２半導体層３２１との反対側部分には延設部分よりも幅広の島状の電極部１２０が形成されている。
【０１１３】
電極部１２０は、第３コンタクト部１１３（第３導電部）及びゲート配線２１と同層の中継電極を介して有機ＥＬ素子１０の下部電極１２と電気的に接続される。第３コンタクト部１１３は、電極部１２０の上層に形成される第１層間絶縁膜３４０及び第２層間絶縁膜３５０を貫通するようにして形成された第３コンタクトホール（孔部）に導電材料が埋め込まれることによって構成されている。
【０１１４】
ソース配線２２は、図８、図９Ａ、図９Ｂ及び図１０Ｂに示すように、画素１００の列方向（縦方向）に沿ってライン状に形成される。ソース配線２２は、第１薄膜トランジスタ３１０の近傍を通るように配置され、第１ソース電極３１０Ｓと電気的に接続されるように構成されている。
【０１１５】
本実施形態では、ライン状のソース配線２２の一部が第１ソース電極３１０Ｓとして機能するように、ソース配線２２と第１半導体層３１１とが重畳するように形成されている。本実施形態において、ソース配線２２は、図４に示すＴＦＴ層Ｌ１であって第２金属層ＭＬ２に形成される。
【０１１６】
なお、ソース配線２２は、第１薄膜トランジスタ３１０との重畳部分以外については、ゲート絶縁膜３３０上に形成される。また、ソース配線２２は、後述するゲート配線２１及び第２電源配線２３Ｂと、第１層間絶縁膜３４０を介して立体交差するようにして構成されている。
【０１１７】
第１電源配線２３Ａは、ソース配線２２と同様に、画素１００の列方向（縦方向）に沿ってライン状に形成されている。第１電源配線２３Ａは、第２薄膜トランジスタ３２０の近傍を通るように配置され、第２ソース電極３２０Ｓと電気的に接続されるように構成されている。
【０１１８】
本実施形態では、ライン状の第１電源配線２３Ａの一部が第２ソース電極３２０Ｓとして機能するように、第１電源配線２３Ａと第２半導体層３２１とが重畳するように形成されている。第１電源配線２３Ａは、正電位であり、第２薄膜トランジスタ３２０の第２ソース電極３２０Ｓに対して電源が供給される。本実施形態において、第１電源配線２３Ａは、図４に示すＴＦＴ層Ｌ１であって第２金属層ＭＬ２に形成される。
【０１１９】
なお、第１電源配線２３Ａは、第２薄膜トランジスタ３２０との重畳部分以外については、ゲート絶縁膜３３０上に形成される。また、第１電源配線２３Ａは、後述するゲート配線２１及び第２電源配線２３Ｂと、第１層間絶縁膜３４０を介して立体交差するようにして構成されている。
【０１２０】
このように構成されるソース配線２２と第１電源配線２３Ａとは、互いに平行となるように配置されている。また、上述のとおり、ソース配線２２及び第１電源配線２３Ａは、一対の第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄ、並びに、一対の第２ソース電極３２０Ｓ及び第２ドレイン電極３２０Ｄと同層の第２金属層ＭＬ２に形成され、同一の金属膜をパターニングすることによって形成される。
【０１２１】
第１層間絶縁膜３４０は、図９Ａ及び図９Ｂに示すように、第１薄膜トランジスタ３１０、第２薄膜トランジスタ３２０、ソース配線２２及び第１電源配線２３Ａを覆うようにして形成される。第１層間絶縁膜３４０は、ＴＦＴ層Ｌ１の最上層であり下部に形成される電極や配線全体を覆うように構成される。
【０１２２】
ゲート配線２１は、図７に示すように、画素１００の行方向（横方向）に沿ってライン状に形成されている。さらに、ゲート配線２１は、図９Ａに示すように、第１層間絶縁膜３４０上に形成されており、図４に示す配線層Ｌ２であって第３金属層ＭＬ３に形成されている。すなわち、ゲート配線２１は、第１ゲート電極３１０Ｇ等が形成された層（第１金属層ＭＬ１）及び第１電源配線２３Ａやソース配線２２等が形成された層（第２金属層ＭＬ２）とは異なる層に形成されている。
【０１２３】
また、ゲート配線２１は、第１薄膜トランジスタ３１０の近傍を通るように配置され、第１ゲート電極３１０Ｇと電気的に接続されるように構成されている。本実施形態では、図８及び図９Ａに示すように、ゲート配線２１と第１ゲート電極３１０Ｇとは立体交差するように配置されており、その立体交差部（重畳部分）において、ゲート配線２１と第１ゲート電極３１０Ｇとは、第１コンタクト部１１１（第１導電部）を介して電気的に接続されている。
【０１２４】
第１コンタクト部１１１は、ゲート配線２１と第１ゲート電極３１０Ｇとが重畳する位置において厚み方向に形成された第１コンタクトホール（孔）に導電部材が埋め込まれることによって構成される。本実施形態では、図９Ａに示すように、第１コンタクト部１１１は、第１層間絶縁膜３４０及びゲート絶縁膜３３０を貫通するようにして形成された第１コンタクトホール（孔）にゲート配線２１の一部が埋め込まれることによって構成されている。
【０１２５】
第２電源配線２３Ｂは、図７に示すように、画素１００の行方向（横方向）に沿ってライン状に形成されている。また、図９Ｂに示すように、第２電源配線２３Ｂは、第１層間絶縁膜３４０上に形成されており、図４に示す配線層Ｌ２であって第３金属層ＭＬ３に形成されている。すなわち、第２電源配線２３Ｂは、図１０Ａに示すように、ゲート配線２１と同層に形成されている。
【０１２６】
また、第２電源配線２３Ｂは、図７に示すように、ゲート配線２１と並行するように配置されている。さらに、第２電源配線２３Ｂは、第１電源配線２３Ａと立体交差するようにして配置されており、その立体交差部分（重畳部分）において、第２電源配線２３Ｂと第１電源配線２３Ａとは、厚み方向に形成された第２コンタクト部１１２（第２導電部）を介して電気的に接続されている。従って、本実施形態では、第２電源配線２３Ｂの電位は第１電源配線２３Ａと同じ正電位となる。
【０１２７】
第２コンタクト部１１２は、図９Ｂに示すように、第１層間絶縁膜３４０を貫通するようにして形成された第２コンタクトホール（孔）に導電材料が埋め込まれることによって構成されている。本実施形態では、第２コンタクト部１１２は、第２コンタクトホールに第２電源配線２３Ｂの一部が埋め込まれることによって構成されている。また、本実施形態において、第２コンタクト部１１２は、図７及び図８に示すように、３４個（１７行２列）形成した。
【０１２８】
なお、本実施形態において、第２電源配線２３Ｂを構成する材料は、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ａｇ（銀）から選択されるいずれか１つの元素で構成することができる。また、第２電源配線２３Ｂを多層配線とし、第２電源配線２３Ｂを構成する主配線が、Ａｌ、Ｃｕ、Ａｇから選択されるいずれか１つ元素からなるように構成することもできる。
【０１２９】
このようにゲート配線２１及び第２電源配線２３Ｂは、ソース配線２２及び第１電源配線２３Ａと直交するとともに立体交差するように配置されている。また、ゲート配線２１及び第２電源配線２３Ｂは、第１層間絶縁膜３４０上の配線層Ｌ２であって第３金属層ＭＬ３に形成されており、ＴＦＴ層Ｌ１の第１金属層ＭＬ１に形成される第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇとは異なる層に形成されている。さらに、ゲート配線２１及び第２電源配線２３Ｂは、ＴＦＴ層Ｌ１の第２金属層ＭＬ２に形成されるソース配線２２及び第１電源配線２３Ａとも異なる層に形成されている。
【０１３０】
次に、本発明の第１の実施形態に係る表示装置用薄膜半導体装置２の製造方法について、図１１Ａ〜図１１Ｊを用いて説明する。図１１Ａ〜図１１Ｊは、本発明の第１の実施形態に係る表示装置用薄膜半導体装置の製造方法の各工程を模式的に表した断面図である。なお、図１１Ａ〜図１１Ｊは、図７のＸ２−Ｘ２’線断面に対応する。
【０１３１】
まず、図１１Ａに示すように、基板３００を準備する。基板３００としては、石英ガラス等のガラス材料によって構成された絶縁性の基板を用いることができる。なお、基板３００からの不純物の拡散を防止するために、酸化珪素膜又は窒化珪素膜からなるアンダーコート層を基板３００の上面に形成してもよい。アンダーコート層の膜厚は１００ｎｍ程度である。
【０１３２】
次に、純水等で洗浄した後、スパッタ等によって耐熱性を有する第１金属膜を基板３００上の全面に成膜し、その後、フォトリソグラフィー及びウェットエッチング等によって第１金属膜を所定形状にパターニングすることにより、図１１Ｂに示すように、第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇを形成する。第１金属膜の材料としては、耐熱性のあるＭｏ、Ｗ、Ｔａ、Ｔｉ、Ｎｉのいずれかの金属、又は、これらの合金を用いることができる。本実施形態では、Ｍｏを用いて、１００ｎｍ程度の膜厚で第１金属膜を成膜した。
【０１３３】
次に、図１１Ｃに示すように、第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇを覆うようにして、基板３００上の全面にゲート絶縁膜３３０を形成する。ゲート絶縁膜３３０の材料としては、酸化珪素膜（ＳｉＯ２）、窒化珪素膜（ＳｉＮ）、又はこれらの複合膜を用いることができる。また、本実施形態において、ゲート絶縁膜３３０の膜厚として、２００程度の膜厚で成膜した。
【０１３４】
続いて、図１１Ｄに示すように、ゲート絶縁膜３３０上に、非結晶性半導体膜３０１を成膜する。本実施形態では、非結晶性半導体膜３０１として非晶質シリコン膜（アモルファスシリコン膜）を用い、プラズマＣＶＤにより、５０ｎｍ程度で成膜した。なお、ゲート絶縁膜３３０及び非結晶性半導体膜３０１は、真空を破ることなく連続プラズマＣＶＤ等によって成膜することができる。
【０１３５】
この後、図１１Ｄの矢印で示すように、非結晶性半導体膜３０１に対してエキシマレーザ等によるレーザ光照射を施すことにより、非結晶性半導体膜３０１を結晶化して多結晶性半導体膜に改質する。具体的には、例えば、非晶質シリコン膜にエキシマレーザ等を照射して、非晶質シリコン膜の温度を所定の温度範囲まで上昇させることにより非晶質シリコン膜を結晶化して結晶粒径を拡大させて多結晶性半導体膜にする。ここで、所定の温度範囲とは、例えば、１１００℃〜１４１４℃である。また、多結晶性半導体内の平均結晶粒径は、２０ｎｍ〜６０ｎｍである。
【０１３６】
ここで、第１ゲート電極３１０Ｇ及び第２ゲート電極３２０Ｇは、このレーザ光照射工程において高温に曝されるので、上記の温度範囲の上限値（１４１４℃）よりも融点が高い金属で構成することが好ましい。一方、以降の工程において第２金属層ＭＬ２及び第３金属層ＭＬ３に形成される配線及び電極は、上記の温度範囲の下限値（１１００℃）よりも融点が低い金属で形成してもよい。
【０１３７】
なお、レーザ光の照射前に、前処理として、４００℃〜５００℃で３０分間のアニール処理を行うことが好ましい。また、レーザ光の照射後は、真空中で数秒〜数１０秒の水素プラズマ処理を行うことが好ましい。
【０１３８】
次に、図１１Ｅに示すように、フォトリソグラフィー及びウェットエッチング等により、結晶化した非結晶性半導体膜３０１を島状にパターニングし、第１半導体層３１１及び第２半導体層３２１を形成する。
【０１３９】
次に、図１１Ｆに示すように、第１ドレイン電極３１０Ｄと第２ゲート電極３２０Ｇとを電気的に接続するために、フォトリソグラフィー及びウェットエッチング等により、ゲート絶縁膜３３０を貫通する第４コンタクトホールＣＨ４を形成する。
【０１４０】
次に、図１１Ｇに示すように、スパッタ等によって、ゲート絶縁膜３３０と第１半導体層３１１及び第２半導体層３２１とを覆うようにして第２金属膜（不図示）を成膜し、フォトリソグラフィー及びウェットエッチング等により第２金属膜をパターニングすることにより、ソース配線２２、第１電源配線２３Ａ、第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄ、並びに、第２ソース電極３２０Ｓ及び第２ドレイン電極３２０Ｄを所定形状に形成する。このとき、第２金属膜を構成する材料が第４コンタクトホールＣＨ４にも充填され、第４コンタクト部１１４が形成される。
【０１４１】
なお、ソース配線２２、第１電源配線２３Ａ、第１ソース電極３１０Ｓ及び第１ドレイン電極３１０Ｄ、並びに、第２ソース電極３２０Ｓ及び第２ドレイン電極３２０Ｄを構成する第２金属膜の材料としては、低抵抗金属であることが好ましく、Ａｌ、Ｃｕ、Ａｇのいずれかの金属、又は、これらの合金を用いることができる。本実施形態では、Ａｌを用いて、３００ｎｍ程度の膜厚で第２金属膜を成膜した。さらに、Ａｌの上部、下部、もしくは両方にＭｏ等の高耐熱性の金属をバリアメタルとして形成することが好ましい。バリアメタルの厚みは５０ｎｍ程度である。また、配線の低抵抗化がより求められる場合は、ＡｌではなくＣｕを用いることが好ましい。なお、材料を代えるのではなく第２金属膜の厚みを増加させることでも低抵抗化が実現できる。
【０１４２】
また、第１ソース電極３１０Ｓと第１半導体層３１１との間、及び、第１ドレイン電極３１０Ｄと第１半導体層３１１との間には、低抵抗半導体膜を形成することが好ましい。この低抵抗半導体膜は、一般的に、不純物としてリン等のｎ型ドーパントがドーピングされた非晶質シリコン膜、もしくは不純物としてボロン等のｐ型ドーパントがドーピングされた非晶質シリコン膜が用いられる。低抵抗半導体膜の膜厚としては２０ｎｍ程度とすることができる。さらに、結晶化された第１半導体層３１１と低抵抗半導体膜（不純物がドーピングされた非晶質シリコン膜）との間に、非晶質シリコンからなるアンドープ（意図的に不純物をドープしない）の半導体膜を形成しても構わない。これらの膜を形成することによって、ＴＦＴ特性を向上させる等、所望のＴＦＴ特性を得ることができる。なお、第２薄膜トランジスタ３２０についても同様である。
【０１４３】
次に、図１１Ｈに示すように、プラズマＣＶＤによって、第１ソース電極３１０Ｓ、第１ドレイン電極３１０Ｄ、第２ソース電極３２０Ｓ及び第２ドレイン電極３２０Ｄ等の露出する電極及び配線を覆うようにして、基板３００上の全面に第１層間絶縁膜３４０を形成する。第１層間絶縁膜３４０は、酸化珪素膜、窒化珪素膜、又はこれらの膜の積層膜で構成することができる。
【０１４４】
次に、図１１Ｉに示すように、第１電源配線２３Ａと第２電源配線２３Ｂとを接続するために、フォトリソグラフィー及びエッチング等により、第１層間絶縁膜３４０を貫通する第２コンタクトホールＣＨ２を形成する。このとき、図示しないが、第１ゲート電極３１０Ｇとゲート配線２１とを接続するために、第１層間絶縁膜３４０及びゲート絶縁膜３３０を連続的に貫通する第１コンタクトホールも形成する。
【０１４５】
次に、図１１Ｊに示すように、スパッタ等によって第１層間絶縁膜３４０上に第３金属膜を形成し、フォトリソグラフィー及びエッチング等により第３金属膜を所定形状にパターニングすることにより、ゲート配線２１及び第２電源配線２３Ｂを形成する。このとき、第３金属膜を構成する材料が第２コンタクトホールＣＨ２及び第１コンタクトホール（不図示）にも充填され、第２コンタクト部１１２及び第１コンタクト部１１１が形成される。
【０１４６】
なお、ゲート配線２１及び第２電源配線２３Ｂを構成する第３金属膜の材料は、低抵抗であることが好ましく、第２金属層と同じ金属材料で構成することができる。例えば、バリアメタルとしてＭｏを５０ｎｍ形成した後に、Ａｌを３００ｎｍ形成することにより、第３金属膜を構成することができる。
【０１４７】
なお、図示しないが、その後、プラズマＣＶＤ等によって第２層間絶縁膜３５０を形成する。第２層間絶縁膜３５０は、第１層間絶縁膜３４０と同様の材料で構成することができ、例えば、酸化珪素膜、窒化珪素膜、又はこれらの膜の積層膜で構成することができる。
【０１４８】
以上により、本発明の第１の実施形態に係る表示装置用薄膜半導体装置２を製造することができる。なお、表示装置用薄膜半導体アレイ装置２０についても同様にして製造することができる。
【０１４９】
以上、本発明の第１の実施形態に係る表示装置用薄膜半導体装置２によれば、ゲート配線２１は、第１層間絶縁膜３４０上のＴＦＴ層Ｌ２に形成されており、第１ゲート電極３１０Ｇ（及び第２ゲート電極３２０Ｇ）とは別層（異なる層）に配置される。これにより、ゲート配線２１と第１ゲート電極３１０Ｇ（及び第２ゲート電極３２０Ｇ）とは、それぞれに適した材料を選ぶことができる。
【０１５０】
さらに、本実施形態に係る表示装置用薄膜半導体装置２によれば、ゲート配線２１は第１層間絶縁膜３４０の上層に配置されており、一方、第１電源配線２３Ａ（又はソース配線２２）は、第１層間絶縁膜３４０の下層であって第１ドレイン電極３１０Ｄ及び第２ソース電極３２０Ｓと同層の第２金属層ＭＬ２（ＴＦＴ層Ｌ１）に配置される。これにより、ゲート配線２１と第１電源配線２３Ａ（又はソース配線２２）との間の間隔は、第１ゲート電極３１０Ｇ（又は第２ゲート電極３２０Ｇ）と第１ドレイン電極３１０Ｄ（又は第２ソース電極３２０Ｓ）との間の間隔には依存せず、第１ドレイン電極３１０Ｄ（又は第２ソース電極３２０Ｓ）上に形成された第１層間絶縁膜３４０の膜厚に対応する。
【０１５１】
ここで、第１ドレイン電極３１０Ｄ（又は第２ソース電極３２０Ｓ）上に形成された第１層間絶縁膜３４０は、表示装置用薄膜半導体装置２の表面を保護するものであるため、その膜厚を厚くしたとしても表示装置用薄膜半導体装置２としての性能には影響を与えない。従って、第１層間絶縁膜３４０の膜厚を大きくすることにより、ゲート配線２１と第１ドレイン電極３１０Ｄ（又は第２ソース電極３２０Ｓ）との間の間隔を大きくすることができる。これにより、ゲート配線２１と第１電源配線２３Ａ（又はソース配線２２）との間の膜厚間距離を確保することができるので、ゲート配線２１と第１電源配線２３Ａ（及びソース配線２２）との間の寄生容量を低減することができる。
【０１５２】
さらに、本実施形態に係る表示装置用薄膜半導体装置２によれば、第２ソース電極３２０Ｓと電気的に接続される第１電源配線２３Ａと第２電源配線２３Ｂとが立体交差するように配置されており、これら第１電源配線２３Ａと第２電源配線２３Ｂとは第２コンタクト部１１２によって電気的に接続されている。これにより、第２薄膜トランジスタ３２０の第２ソース電極３２０Ｓは、縦方向の第１電源配線２３Ａと横方向の第２電源配線２３Ｂとの双方向から電源供給を受けることができる。従って、表示装置が大画面化するに伴って表示領域の中央領域で生ずるＩＲドロップに対して、ＩＲドロップ量を低減することができる。この結果、表示装置の輝度ムラを低減することができる。特に、有機ＥＬ表示パネルは電流駆動型の表示パネルであるので、輝度ムラを抑制するには、配線抵抗を下げてＩＲドロップを小さくすることが好ましい。
【０１５３】
さらに、本実施形態に係る表示装置用薄膜半導体装置２によれば、第２電源配線２３Ｂが、第１層間絶縁膜３４０上においてゲート配線２１と同層に形成されるとともにゲート配線２１と並行して配置されている。これにより、第１層間絶縁膜３４０上にゲート配線２１を配置することによって形成される凹凸の凹部を、第２電源配線２３Ｂによって埋めることができる。
【０１５４】
すなわち、第２電源配線２３Ｂによって、第１層間絶縁膜３４０上の凹凸を軽減し、表示装置用薄膜半導体装置の平坦度を向上させることができる。この結果、第１層間絶縁膜３４０上の凹凸が上層に与える影響を軽減することができる。特に、表示装置用薄膜半導体装置２上に有機ＥＬ素子１０を形成する場合、平坦性が不十分な場合に発生する発光輝度ムラ等を抑制することができる。しかも、この場合、有機ＥＬ素子１０の下層に形成する第２層間絶縁膜等の平坦化膜を厚膜化する必要がないので、より薄型の有機ＥＬ表示パネルを実現することができる。
【０１５５】
さらに、本実施形態に係る表示装置用薄膜半導体装置２によれば、特定の１つの画素の第２薄膜トランジスタ３２０に対して、列方向の第１電源配線２３Ａ及び行方向の第２電源配線２３Ｂの双方向から電力を供給することができる。これにより、例えば、ある画素の第２薄膜トランジスタ３２０に接続される第１電源配線２３Ａに断線不良等があったとしても、もう一方の電源配線である第２電源配線２３Ｂによって当該画素の第２薄膜トランジスタ３２０に対して電力を供給することができる。すなわち、１つの画素に対して２つの電源配線によって電力を供給することができる。従って、画素不良を抑制することができるので、表示装置における表示ムラを抑制することができる。
【０１５６】
このように、本実施形態において、第２電源配線２３Ｂは、電源供給用のバックアップ配線としての機能を有するとともに、平坦化膜としての機能をも有する。
【０１５７】
以上、本実施形態に係る表示装置用薄膜半導体装置２においては、ゲート配線２１と、第１電源配線２３Ａと、ゲート配線２１と第１電源配線２３Ａとで挟まれる第１層間絶縁膜３４０とによって形成される単位面積あたりの容量をＣＰＡＳとし、第１ゲート電極３１０Ｇと、第１電源配線２３Ａと、第１ゲート電極３１０Ｇと第１電源配線２３Ａとで挟まれるゲート絶縁膜３３０とによって形成される単位面積あたりの容量をＣＧＩとすると、ＣＰＡＳ＜ＣＧＩであることが好ましい。
【０１５８】
すなわち、ゲート配線２１が形成された層である第３金属層ＭＬ３と第１電源配線２３Ａが形成された層である第２金属層ＭＬ２とで挟まれた第１層間絶縁膜３４０により形成される単位面積あたりの容量ＣＰＡＳが、第１ゲート電極３１０Ｇが形成された層である第１金属層ＭＬ１と第１電源配線２３Ａが形成された層である第２金属層ＭＬ２とで挟まれたゲート絶縁膜３３０により形成される単位面積あたりの容量ＣＧＩよりも小さいことが好ましい。
【０１５９】
これにより、第１層間絶縁膜３４０の膜厚をｄＰＡＳとし、ゲート絶縁膜３３０の膜厚をｄＧＩとすると、第１層間絶縁膜３４０とゲート絶縁膜３３０とが同一の材料である場合には、ｄＰＡＳ＞ｄＧＩとすることができる。これにより、第１層間絶縁膜３４０上のゲート配線２１と第１層間絶縁膜３４０の下の第１電源配線２３Ａとの間の間隔を、ゲート絶縁膜３３０の膜厚以上に離間させることができるので、ゲート配線２１と第１電源配線２３Ａとの間の寄生容量を一層低減することができる。また、同様に、ゲート配線２１とソース配線２２との間の間隔についてもゲート絶縁膜３３０の膜厚以上に離間させることができるので、ゲート配線２１とソース配線２２との間の寄生容量についても一層低減することができる。
【０１６０】
より具体的には、第１層間絶縁膜３４０により形成される容量ＣＰＡＳは、１．５×１０（−４Ｆ／ｍ２）未満であることが好ましい。また、ゲート絶縁膜３３０により形成される容量ＣＧＩは、１．５×１０（−４Ｆ／ｍ２）以上であることが好ましい。
【０１６１】
また、本実施形態に係る表示装置用薄膜半導体装置２において、第２電源配線２３Ｂは、図７に示すように、第１半導体層３１１及び第２半導体層３２１を覆うように構成されているので、第１半導体層３１１及び第２半導体層３２１は、いずれもｐチャネル型となるように構成することが好ましい。
【０１６２】
薄膜トランジスタの半導体層（チャネル領域）においては、半導体層の表面と薄膜トランジスタを被覆する層間絶縁膜の表面には、製造時において格子欠陥が発生する場合がある。この格子欠陥が発生すると不安定な界面順位が発生し、半導体層のバックチャネルの電位が不安定になる。
【０１６３】
本実施形態では、ｐチャネル型である第１半導体層３１１及び第２半導体層３２１が、正電位となる第２電源配線２３Ｂと重複するように構成されており、バックゲート有りのｐチャネルＴＦＴを構成することができるので、バックチャネルの電位を安定にすることができる。この結果、図１２に示すように、バックゲート有りのｐチャネルＴＦＴである第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０については、バックゲート無しのｐチャネルＴＦＴと同等にオフリーク電流を抑制しつつ、さらに外部ノイズからの影響を低減するという効果を実現することができる。これは、前記バックゲートがチャネル領域の上方を覆うため、外部ノイズに対する電磁波シールドとして作用するからである。従って、オフ特性も優れて外部ノイズに対しても強い薄膜トランジスタを有する表示装置用薄膜半導体装置を実現することができる。
【０１６４】
なお、第２電源配線２３Ｂの少なくとも一部が、第１半導体層３１１又は第２半導体層３２１と重なるように構成すれば効果はあるが、第２電源配線２３Ｂと第１半導体層３１１又は第２半導体層３２１とは完全に重なるように構成することが好ましい。
【０１６５】
また、本実施形態に係る表示装置用薄膜半導体装置２において、第２電源配線２３Ｂは、ゲート配線２１と略同一の膜厚、すなわち、ゲート配線２１と同一の高さ又は近似値の高さに形成されるとともに、隣り合う２つのゲート配線２１の間の幅に対応する幅を有するように形成することが好ましい。さらに、第２電源配線２３Ｂと隣り合う２つのゲート配線２１との距離は４μｍ以上とすることが好ましい。
【０１６６】
本実施形態では、ゲート配線２１が第１層間絶縁膜３４０上に形成されているので、このままでは、ゲート配線２１の膜厚の分だけ、ゲート配線２１が形成されていない領域よりも突出することになり、隣り合うゲート配線２１間に凹部が形成される。
【０１６７】
これに対し、上述のように、第２電源配線２３Ｂを、ゲート配線２１と略同一の高さとするとともに、隣り合う２つのゲート配線２１の間の幅に対応する幅とすることにより、第２電源配線２３Ｂによって平坦性を確保することができる。これにより、有機ＥＬ素子１０を形成する場合において、有機ＥＬ素子１０は、その下層となる表示装置用薄膜半導体装置の上面の凹凸の影響を受け難くなり、平坦性が不十分なことに起因する発光ムラを容易に防止等することができる。
【０１６８】
また、本実施形態に係る表示装置用薄膜半導体装置２において、第２電源配線２３Ｂは、ゲート配線２１と略同一の高さに形成されるとともに、隣り合う２つのゲート配線２１の間を埋めるようにして、隣り合う２つのゲート配線２１と近接して配置されることが好ましい。
【０１６９】
これにより、隣り合うゲート配線２１間の凹部を第２電源配線２３Ｂによって埋めることができるので、平坦性を確保することができる。
【０１７０】
また、本実施形態に係る表示装置用薄膜半導体装置２において、第２電源配線２３Ｂは、ゲート配線２１と略同一の高さに形成されるとともに、第１電源配線２３Ａの幅よりも広い幅を有する配線とすることが好ましい。
【０１７１】
これにより、表示装置用薄膜半導体装置２の平坦性を向上させることができる。しかも、第２電源配線２３Ｂを第１電源配線２３Ａよりも低抵抗化することができるので、大画面化するに伴って表示領域の中央領域で生ずるＩＲドロップに対して、そのドロップ量を大幅に低減することができる。
【０１７２】
また、本実施形態に係る表示装置用薄膜半導体装置２において、第２電源配線２３Ｂは、均一の膜厚で構成されており、かつ、第２電源配線２３Ｂの下層に形成される構成の表面形状に従って形成されることが好ましい。
【０１７３】
これにより、第２電源配線２３Ｂを、第１電源配線２３Ａの幅よりも広い幅を有する平板形状の配線とすることができるので、第２電源配線２３Ｂを低抵抗配線とすることができる。従って、配線抵抗のより低い第２電源配線２３Ｂから第１電源配線２３Ａを介して第２ソース電極３２０Ｓに対して電源供給をすることができるので、上記のＩＲドロップ量を大幅に低減することができる。
【０１７４】
（第１の実施形態の変形例）
次に、本発明の第１の実施形態の変形例に係る表示装置用薄膜半導体装置２’について、図１３を用いて説明する。図１３は、本発明の第１の実施形態の変形例に係る表示装置用薄膜半導体装置２’の断面図である。なお、図１３は、図９Ｂの本発明の第１の実施形態に係る表示装置用薄膜半導体装置２の断面図に対応する。
【０１７５】
本変形例に係る表示装置用薄膜半導体装置２’は、本発明の第１の実施形態に係る表示装置用薄膜半導体装置２と基本的な構成は同じである。従って、図１３において、図９Ｂに示す構成要素と同じ構成要素については、同じ符号を付しており、詳しい説明は省略化又は簡略化する。また、図９Ｂに示す構成以外の構成は、第１の実施形態と同じである。
【０１７６】
本変形例に係る表示装置用薄膜半導体装置２’が、本発明の第１の実施形態に係る表示装置用薄膜半導体装置２と異なる点は、第１薄膜トランジスタ３１０の第１半導体層及び第２薄膜トランジスタ３２０の第２半導体層の構成である。
【０１７７】
図１３に示すように、本変形例に係る表示装置用薄膜半導体装置２’は、第１薄膜トランジスタ３１０の第１半導体層が、多結晶性半導体膜からなる第１チャネル層３１１Ａと非結晶性半導体膜からなる第２チャネル層３１１Ｂとで構成されている。また、第２薄膜トランジスタ３２０の第２半導体層も、多結晶性半導体膜からなる第１チャネル層３２１Ａと非結晶性半導体膜からなる第２チャネル層３２１Ｂとで構成されている。
【０１７８】
第１チャネル層３１１Ａ及び第１チャネル層３２１Ａは、非晶質シリコン膜（アモルファスシリコン膜）を結晶化することによって形成された多結晶性半導体膜で構成することができる。
【０１７９】
第２チャネル層３１１Ｂ及び第２チャネル層３２１Ｂは、図９Ｂに示す第１半導体層３１１及び第２半導体層３２１と同様に、非晶質シリコン膜（アモルファスシリコン膜）で構成することができる。
【０１８０】
多結晶性半導体膜からなる第１チャネル層３１１Ａ及び第１チャネル層３２１Ａは、非晶質シリコン膜（アモルファスシリコン膜）をレーザ照射によって結晶化することによって形成することができる。また、第１チャネル層３１１Ａ（又は第１チャネル層３２１Ａ）と、第２チャネル層３１１Ｂ（又は第２チャネル層３２１Ｂ）とは、平面視したときに同じ形状となっており、いずれもゲート絶縁膜３３０上に島状に形成される。
【０１８１】
本変形例に係る表示装置用薄膜半導体装置２’は、上述の本発明の第１の実施形態に係る表示装置用薄膜半導体装置２と同様の作用効果を奏する。
【０１８２】
さらに、本変形例に係る表示装置用薄膜半導体装置２’は、薄膜トランジスタにおける第１半導体層及び第２半導体層が、非晶質シリコン膜からなる第２チャネル層３１１Ｂ（又は第２チャネル層３２１Ｂ）の下に、多結晶性半導体膜からなる第１チャネル層３１１Ａ（又は第１チャネル層３２１Ａ）が形成されている。
【０１８３】
これにより、第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０において、多結晶性半導体膜からなる第１チャネル層３１１Ａ及び第１チャネル層３２１Ａによって、キャリア移動度を高くすることができるので、オン特性を向上させることができる。また、半導体層の上層には、非晶質シリコン膜からなる第２チャネル層３１１Ｂ及び第２チャネル層３２１Ｂが形成されているので、オフ特性を維持することができる。
【０１８４】
（第２の実施形態）
次に、本発明の第２の実施形態に係る表示装置用薄膜半導体装置３について、図１４〜図１６を用いて説明する。図１４は、本発明の第２の実施形態に係る表示装置用薄膜半導体装置の平面図である。図１５は、本発明の第２の実施形態に係る表示装置用薄膜半導体装置の平面図であって、配線層Ｌ２に形成される配線及び絶縁膜を透過した状態を示している。図１６は、図１４のＸ２−Ｘ２’線に沿って切断した断面図である。なお、図１４のＸ１−Ｘ１’線に沿って切断した断面は、図９Ａと同じである。
【０１８５】
本発明の第２の実施形態に係る表示装置用薄膜半導体装置３は、本発明の第１の実施形態に係る表示装置用薄膜半導体装置２と基本的な構成は同じである。従って、図１４〜図１６において、図７〜図９Ｂに示す構成要素と同じ構成要素については、同じ符号を付しており、詳しい説明は省略化又は簡略化する。
【０１８６】
本発明の第２の実施形態に係る表示装置用薄膜半導体装置３が、本発明の第１の実施形態に係る表示装置用薄膜半導体装置２と異なる点は、第１半導体層３１１及び第２半導体層のチャネル型がいずれもｎチャネル型であることと、その結果、第１の実施形態におけるソース電極及びドレイン電極の各々が、第２の実施形態では逆にドレイン電極及びソース電極となっていること、及び、第２電源配線２３Ｂの構成である。なお、これ以外の構成は、第１の実施形態と同じである。
【０１８７】
図１４〜図１６に示すように、本発明の第２の実施形態に係る表示装置用薄膜半導体装置３において、第２電源配線２３Ｂは、第１半導体層３１１及び第２半導体層３２１と重ならないように構成されており、第１半導体層３１１上に形成された第１開口部１３１と第２半導体層３２１上に形成された第２開口部１３２とを備える。
【０１８８】
また、本実施形態において、第１半導体層３１１及び第２半導体層３２１は、いずれもｎチャネル型となるように構成されている。
【０１８９】
このように構成される本発明の第２の実施形態に係る表示装置用薄膜半導体装置３は、第１の実施形態と同様にして製造することができる。但し、本実施形態では、第２電源配線２３Ｂに第１開口部１３１及び第２開口部１３２を形成する必要がある。これは、第３金属膜をパターニングするときに、第２電源配線２３Ｂと第１半導体層３１１及び第２半導体層３２１とが重複する部分に開口を形成することにより、上記の第１開口部１３１及び第２開口部１３２を形成することができる。
【０１９０】
以上、本発明の第２の実施形態に係る表示装置用薄膜半導体装置３によれば、第１の実施形態と同様に、ゲート配線２１と第１ゲート電極３１０Ｇとを別の層で構成することができるので、それぞれに適した材料を選ぶことができる。また、ゲート配線２１と第１電源配線２３Ａとの間の膜厚間距離を確保することができるので、ゲート配線２１と第１電源配線２３Ａとの間の寄生容量を低減することができる。
【０１９１】
また、第１電源配線２３Ａと第２電源配線２３Ｂとが交差するように配置されるので、第２ソース電極３２０Ｓは、縦方向の第１電源配線２３Ａと横方向の第２電源配線２３Ｂとの双方向から電源供給を受けることができる。そのため、大画面化に伴って表示領域の中央領域で生ずるＩＲドロップを低減することができる。
【０１９２】
さらに、第２電源配線２３Ｂが、ゲート配線２１と同層に形成されるとともにゲート配線２１と並行して配置されているので、第１層間絶縁膜３４０上に形成したゲート配線２１によって生じる凹凸を軽減することができ、平坦度を向上させることができる。
【０１９３】
さらに、１つの画素に対して第１電源配線２３Ａ及び第２電源配線２３Ｂの２つの電源配線によって電力を供給することができる。これにより、画素不良を抑制することができるので、表示装置における表示ムラを抑制することができる。
【０１９４】
さらに、本実施形態に係る表示装置用薄膜半導体装置３によれば、以下の作用効果を奏する。
【０１９５】
ｎチャネル型である第１半導体層３１１及び第２半導体層３２１の上方において、正電位である第２電源配線２３Ｂが第１層間絶縁膜３４０上を覆った場合、第１半導体層３１１及び第２半導体層３２１のバックチャネルには負のキャリアが誘起され、これによりオフリーク電流が発生する。従って、ゲート電圧を印加しなくても電流が発生することになるので、第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０のオフ特性を低下させることになる。
【０１９６】
これに対し、本実施形態に係る表示装置用薄膜半導体装置３は、ｎチャネル型である第１半導体層３１１及び第２半導体層３２１が、正電位の第２電源配線２３Ｂと重複しないように構成され、バックゲート無しのｎチャネルＴＦＴとして構成されている。この結果、図１７に示すように、正電位である第２電源配線２３Ｂによって、バックゲート無しのｎチャネル型ＴＦＴである第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０については、バックゲート有りのｎチャネル型ＴＦＴと比べて、バックチャネルにキャリアが誘起することを抑制することができる。この結果、第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０におけるオフリーク電流を低減することができる。従って、オフ特性の優れた薄膜トランジスタを有する表示装置用薄膜半導体装置を実現することができる。
【０１９７】
なお、第２電源配線２３Ｂの少なくとも一部が、第１半導体層３１１又は第２半導体層３２１と重ならないように構成すれば効果はあるが、第２電源配線２３Ｂと第１半導体層３１１又は第２半導体層３２１とは少しも重ならないように構成することが好ましい。
【０１９８】
（第２の実施形態の変形例）
次に、本発明の第２の実施形態の変形例に係る表示装置用薄膜半導体装置３’について、図１８を用いて説明する。図１８は、本発明の第２の実施形態の変形例に係る表示装置用薄膜半導体装置３’の断面図である。なお、図１８は、図１６の本発明の第２の実施形態に係る表示装置用薄膜半導体装置３の断面図に対応する。
【０１９９】
本変形例に係る表示装置用薄膜半導体装置３’は、本発明の第２の実施形態に係る表示装置用薄膜半導体装置３と基本的な構成は同じである。従って、図１８において、図１６に示す構成要素と同じ構成要素については、同じ符号を付しており、詳しい説明は省略化又は簡略化する。また、図１８に示す構成以外の構成は、第２の実施形態と同じである。
【０２００】
本変形例に係る表示装置用薄膜半導体装置３’が、本発明の第２の実施形態に係る表示装置用薄膜半導体装置３と異なる点は、第１薄膜トランジスタ３１０の第１半導体層及び第２薄膜トランジスタ３２０の第２半導体層の構成である。
【０２０１】
図１８に示すように、本変形例に係る表示装置用薄膜半導体装置３’は、第１薄膜トランジスタ３１０の第１半導体層が、多結晶性半導体膜からなる第１チャネル層３１１Ａと非結晶性半導体膜からなる第２チャネル層３１１Ｂとで構成されている。また、第２薄膜トランジスタ３２０の第２半導体層も、多結晶性半導体膜からなる第１チャネル層３２１Ａと非結晶性半導体膜からなる第２チャネル層３２１Ｂとで構成されている。
【０２０２】
第１チャネル層３１１Ａ及び第１チャネル層３２１Ａは、非晶質シリコン膜（アモルファスシリコン膜）を結晶化することによって形成された多結晶性半導体膜で構成することができる。
【０２０３】
第２チャネル層３１１Ｂ及び第２チャネル層３２１Ｂは、非晶質シリコン膜（アモルファスシリコン膜）で構成することができる。
【０２０４】
多結晶性半導体膜からなる第１チャネル層３１１Ａ及び第１チャネル層３２１Ａは、非晶質シリコン膜（アモルファスシリコン膜）をレーザ照射によって結晶化することによって形成することができる。また、第１チャネル層３１１Ａ（又は第１チャネル層３２１Ａ）と、第２チャネル層３１１Ｂ（又は第２チャネル層３２１Ｂ）とは、平面視したときに同じ形状となっており、いずれもゲート絶縁膜３３０上に島状に形成される。
【０２０５】
本変形例に係る表示装置用薄膜半導体装置３’は、上述の本発明の第２の実施形態に係る表示装置用薄膜半導体装置３と同様の作用効果を奏する。
【０２０６】
さらに、本変形例に係る表示装置用薄膜半導体装置３’は、薄膜トランジスタにおける第１半導体層及び第２半導体層が、非晶質シリコン膜からなる第２チャネル層３１１Ｂ（又は第２チャネル層３２１Ｂ）の下に、多結晶性半導体膜からなる第１チャネル層３１１Ａ（又は第１チャネル層３２１Ａ）が形成されている。
【０２０７】
これにより、第１薄膜トランジスタ３１０及び第２薄膜トランジスタ３２０において、多結晶性半導体膜からなる第１チャネル層３１１Ａ及び第１チャネル層３２１Ａによって、キャリア移動度を高くすることができるので、オン特性を向上させることができる。また、半導体層の上層には、非晶質シリコン膜からなる第２チャネル層３１１Ｂ及び第２チャネル層３２１Ｂが形成されているので、オフ特性を維持することができる。
【０２０８】
（実施例１）
次に、本発明の各実施形態に係る表示装置用薄膜半導体装置を適用した有機ＥＬ表示パネルの一例について、図１９Ａ及び図１９Ｂを用いて説明する。図１９Ａは、本発明に係る有機ＥＬ表示パネルの一例を示す断面斜視図である。図１９Ｂは、本発明に係る有機ＥＬ表示パネルの他の例を示す断面斜視図である。
【０２０９】
図１９Ａ及び図１９Ｂに示すように、有機ＥＬ表示パネルの複数の画素１００は、３色（赤色、緑色、青色）のサブ画素１００Ｒ、１００Ｇ、１００Ｂによって構成されている。サブ画素１００Ｒ、１００Ｇ、１００Ｂは、それぞれ図１９Ａ及び図１９Ｂの奥行き方向に複数個並んでいる（これを「サブ画素列」と表記する）。
【０２１０】
図１９Ａはラインバンクの例を示す図であって、各サブ画素列は、バンク１５によって互いに分離されている。図１９Ａに示されるバンク１５は、互いに隣接するサブ画素列の間をソース配線２２と平行な方向に延びる凸部からなり、表示装置用薄膜半導体アレイ装置２０上に形成されている。言い換えれば、各サブ画素列は、互いに隣接する凸部の間（すなわち、バンク１５の開口部）に、それぞれ形成されている。
【０２１１】
下部電極１２は、表示装置用薄膜半導体アレイ装置２０上（より具体的には、第２層間絶縁膜３５０上）で且つバンク１５の開口部内に、サブ画素１００Ｒ、１００Ｇ、１００Ｂ毎に形成されている。有機発光層１３は、下部電極１２上で且つバンク１５の開口部内に、サブ画素列毎（すなわち、各列の複数の下部電極１２を覆うように）に形成されている。上部電極１４は、複数の有機発光層１３及びバンク１５上で、且つ全てのサブ画素１００Ｒ、１００Ｇ、１００Ｂを覆うように、連続的に形成されている。
【０２１２】
一方、図１９Ｂはピクセルバンクの例を示す図であって、各サブ画素１００Ｒ、１００Ｇ、１００Ｂは、バンク１５によって互いに分離されている。図１９Ｂに示されるバンク１５は、ゲート配線２１に平行に延びる突部と、ソース配線２２に平行に延びる突部とが互いに交差するように形成されている。そして、この突部で囲まれる部分（すなわち、バンク１５の開口部）にサブ画素１００Ｒ、１００Ｇ、１００Ｂが形成されている。
【０２１３】
下部電極１２は、表示装置用薄膜半導体アレイ装置２０上（より具体的には、第２層間絶縁膜３５０上）で且つバンク１５の開口部内に、サブ画素１００Ｒ、１００Ｇ、１００Ｂ毎に形成されている。同様に、有機発光層１３は、下部電極１２上で且つバンク１５の開口部内に、サブ画素１００Ｒ、１００Ｇ、１００Ｂ毎に形成されている。上部電極１４は、複数の有機発光層１３及びバンク１５（複数の突条）上で、且つ全てのサブ画素１００Ｒ、１００Ｇ、１００Ｂを覆うように、連続的に形成されている。
【０２１４】
なお、図１９Ａ及び図１９Ｂでは省略するが、表示装置用薄膜半導体アレイ装置２０には、各サブ画素１００Ｒ、１００Ｇ、１００Ｂ毎に画素回路３０が形成されている。また、サブ画素１００Ｒ、１００Ｇ、１００Ｂは、有機発光層１３の特性（発光色）が異なることを除いて同一の構成である。
【０２１５】
以上、本発明の各実施形態に係る表示装置用薄膜半導体装置は、図１９Ａに示されるラインバンクにも、図１９Ｂに示されるピクセルバンクにも同様に適用することができる。
【０２１６】
（実施例２）
次に、本発明に係るＥＬ表示パネルを適用したＥＬ表示装置の一例について、図２０を用いて説明する。図２０は、本発明に係るＥＬ表示装置の一例を示す外観斜視図である。
【０２１７】
図２０に示すように、本発明に係るＥＬ表示装置は、テレビジョンセット４００であり、本発明に係るＥＬ表示パネルを内蔵する。
【０２１８】
このように、本発明に係るＥＬ表示パネルは、フラットパネルディスプレイ等として利用することができる。なお、本発明に係るＥＬ表示パネルは、テレビジョンセット以外にも、携帯電話機又はパーソナルコンピュータなどのあらゆる表示装置に適用することができる。
【０２１９】
以上、本発明に係る表示装置用薄膜半導体装置、表示装置用薄膜トランジスタの製造方法、ＥＬ表示パネル及びＥＬ表示装置について、実施形態及び実施例に基づいて説明したが、本発明はこれらの実施形態及び実施例に限定されるものではない。
【０２２０】
例えば、本実施形態において、第１ソース電極３１０Ｓと第１ドレイン電極３１０Ｄとを入れ替えて構成しても構わない。具体的には、図３及び図４に示す第１ソース電極３１０Ｓが第１ドレイン電極であり、図３及び図４に示す第１ドレイン電極３１０Ｄが第１ソース電極である構成である。同様に、第２ソース電極３２０Ｓと第２ドレイン電極３２０Ｄとを入れ替えて構成しても構わない。具体的には、図３及び図４に示す第２ソース電極３２０Ｓが第２ドレイン電極であり、図３及び図４に示す第２ドレイン電極３２０Ｄが第２ソース電極である構成である。
【０２２１】
また、本実施形態において、第１ソース電極３１０Ｓはライン状のソース配線２２の一部としたが、これに限定されない。例えば、ソース配線２２のパターン形成時に、ソース配線２２の一部から行方向に延設した延設部をパターン形成し、当該延設部と別途形成した第１ソース電極３１０Ｓとを電気的に接続するように構成しても構わない。
【０２２２】
同様に、本実施形態において、第２ソース電極３２０Ｓはライン状の第１電源配線２３Ａの一部としたが、これに限定されない。例えば、第１電源配線２３Ａのパターン形成時に、第１電源配線２３Ａの一部から行方向に延設した延設部をパターン形成し、当該延設部と別途形成した第２ソース電極３２０Ｓとを電気的に接続するように構成しても構わない。
【０２２３】
また、本実施形態において、第２電源配線２３Ｂは、隣り合うゲート配線２１間において１本配列したが、これに限らない。例えば、隣り合うゲート配線２１間において、複数本の第２電源配線２３Ｂを配列しても構わない。
【０２２４】
また、本実施形態において、１画素に２つの薄膜トランジスタを形成したが、これに限らない。例えば、１画素に３つ以上の薄膜トランジスタを形成しても構わない。この場合、薄膜トランジスタの個数に合わせて第２電源配線２３Ｂを複数本配列しても構わない。これにより、複数の第２電源配線２３Ｂを通じて、電力供給が必要な薄膜トランジスタに対して所望に電力を供給することができる。
【０２２５】
また、本実施形態において、本発明に係る表示装置用薄膜半導体装置は、有機ＥＬパネルに適用する例を示したが、これに限らない。例えば、本発明に係る表示装置用薄膜半導体装置は、無機ＥＬパネル又は液晶表示素子等、アクティブマトリクス基板が用いられる他の表示素子を備えたディスプレイにも適用することもできる。
【０２２６】
その他、各実施形態及び実施例に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施形態及び実施例における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
【産業上の利用可能性】
【０２２７】
本発明に係る表示装置用薄膜半導体装置及びＥＬ表示パネルは、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置等において広く利用することができる。
【符号の説明】
【０２２８】
１  ＥＬ表示パネル
２、２’、３、３’、９  表示装置用薄膜半導体装置
１０  有機ＥＬ素子
１２  下部電極
１３  有機発光層
１４  上部電極
１５  バンク
２０  表示装置用薄膜半導体アレイ装置
２１、９２１  ゲート配線
２２、９２２  ソース配線
２３Ａ  第１電源配線
２３Ｂ  第２電源配線
３０  画素回路
１００  画素
１００Ｒ、１００Ｇ、１００Ｂ  サブ画素
１１１  第１コンタクト部
１１２  第２コンタクト部
１１３  第３コンタクト部
１１４  第４コンタクト部
１２０  電極部
１３１、１３２  開口部
２００  表示部
３００、９００  基板
３００Ｃ  コンデンサ
３０１  非結晶性半導体膜
３１０  第１薄膜トランジスタ
３１０Ｄ  第１ドレイン電極
３１０Ｇ  第１ゲート電極
３１０Ｓ  第１ソース電極
３１１、３２１、９１１  半導体層
３１１Ａ、３２１Ａ  第１チャネル層
３１１Ｂ、３２１Ｂ  第２チャネル層
３２０  第２薄膜トランジスタ
３２０Ｄ  第２ドレイン電極
３２０Ｇ  第２ゲート電極
３２０Ｓ  第２ソース電極
３３０、９３０  ゲート絶縁膜
３４０  第１層間絶縁膜
３５０  第２層間絶縁膜
４００  テレビジョンセット
９１０  薄膜トランジスタ
９１０Ｄ  ドレイン電極
９１０Ｇ  ゲート電極
９１０Ｓ  ソース電極
９４０  層間絶縁膜
【図１】
2012042566.tif 000003
【図２】
2012042566.tif 000004
【図３】
2012042566.tif 000005
【図４】
2012042566.tif 000006
【図５】
2012042566.tif 000007
【図６】
2012042566.tif 000008
【図７】
2012042566.tif 000009
【図８】
2012042566.tif 000010
【図９Ａ】
2012042566.tif 000011
【図９Ｂ】
2012042566.tif 000012
【図１０Ａ】
2012042566.tif 000013
【図１０Ｂ】
2012042566.tif 000014
【図１１Ａ】
2012042566.tif 000015
【図１１Ｂ】
2012042566.tif 000016
【図１１Ｃ】
2012042566.tif 000017
【図１１Ｄ】
2012042566.tif 000018
【図１１Ｅ】
2012042566.tif 000019
【図１１Ｆ】
2012042566.tif 000020
【図１１Ｇ】
2012042566.tif 000021
【図１１Ｈ】
2012042566.tif 000022
【図１１Ｉ】
2012042566.tif 000023
【図１１Ｊ】
2012042566.tif 000024
【図１２】
2012042566.tif 000025
【図１３】
2012042566.tif 000026
【図１４】
2012042566.tif 000027
【図１５】
2012042566.tif 000028
【図１６】
2012042566.tif 000029
【図１７】
2012042566.tif 000030
【図１８】
2012042566.tif 000031
【図１９Ａ】
2012042566.tif 000032
【図１９Ｂ】
2012042566.tif 000033
【図２０】
2012042566.tif 000034
【図２１】
2012042566.tif 000035
【図２２Ａ】
2012042566.tif 000036
【図２２Ｂ】
2012042566.tif 000037
【図２２Ｃ】
2012042566.tif 000038
【図２３】
2012042566.tif 000039
【手続補正書】
【提出日】平成23年7月7日(2011.7.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
基板上に形成されたゲート電極と、
前記ゲート電極を覆って前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上であって前記ゲート電極の上方に形成された半導体層と、
前記半導体層の上方に形成された第１電極と、
前記第１電極と同層に形成された第２電極と、
前記第２電極と電気的に接続され、当該第２電極と同層に形成された第１電源配線と、
前記第１電極及び前記第２電極を覆って前記ゲート絶縁膜の上方に形成された層間絶縁膜と、
前記ゲート電極が形成された層とは異なる層である前記層間絶縁膜上に形成され、前記第１電源配線と交差するように配置されたゲート配線と、
前記ゲート配線と同層に形成されるとともに前記ゲート配線と並行して配置された第２電源配線と、を具備し、
前記ゲート電極と前記ゲート配線とは、前記ゲート絶縁膜及び前記層間絶縁膜を貫通するように設けられた第１導電部を介して電気的に接続され、
前記第１電源配線と前記第２電源配線とは、前記層間絶縁膜を貫通するように設けられた第２導電部を介して電気的に接続され、前記第２電源配線と前記第１電源配線とは同電位である、
表示装置用薄膜半導体装置。
【請求項２】
前記第２電源配線は、隣り合う２つの前記ゲート配線の間の幅に対応する幅を有する配線である、
請求項１に記載の表示装置用薄膜半導体装置。
【請求項３】
前記第２電源配線と前記隣り合う２つのゲート配線との距離は、４μｍ以上である、
請求項２に記載の表示装置用薄膜半導体装置。
【請求項４】
前記第２電源配線は、隣り合う２つの前記ゲート配線の間を埋めるようにして、当該ゲート配線と近接して配置される、
請求項１に記載の表示装置用薄膜半導体装置。
【請求項５】
前記第２電源配線は、前記第１電源配線の幅より広い幅を有する配線である、
請求項１に記載の表示装置用薄膜半導体装置。
【請求項６】
前記第２電源配線は、均一な膜厚を有し、かつ、当該第２電源配線の下層の表面形状に従って形成される、
請求項２ないし請求項５のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項７】
前記半導体層は、ｎチャネル型であり、
前記第２電源配線の少なくとも一部は、前記半導体層と重ならないように配置される、
請求項１ないし請求項６のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項８】
前記半導体層は、ｐチャネル型であり、
前記第２電源配線の少なくとも一部は、前記半導体層と重なるように配置される、
請求項１ないし請求項６のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項９】
前記第１電極はソース電極であり、前記第２電極はドレイン電極である、
請求項１ないし請求項８のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項１０】
前記第１電極はドレイン電極であり、前記第２電極はソース電極である、
請求項１ないし請求項８のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項１１】
前記ゲート配線が形成された層と前記第１電源配線が形成された層とで挟まれた前記層間絶縁膜により形成される単位面積あたりの容量は、前記ゲート電極が形成された層と前記第１電源配線が形成された層とで挟まれた前記ゲート絶縁膜により形成される単位面積あたりの容量より小さい、
請求項１ないし請求項１０のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項１２】
前記層間絶縁膜により形成される容量は、１．５×１０−４Ｆ／ｍ２未満であり、
前記ゲート絶縁膜により形成される容量は、１．５×１０−４Ｆ／ｍ２以上である、
請求項１１に記載の表示装置用薄膜半導体装置。
【請求項１３】
前記半導体層は、多結晶性半導体層を含む、
請求項１ないし請求項１２のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項１４】
前記第２電源配線を構成する材料は、Ａｌ、Ｃｕ、Ａｇから選択されるいずれか１つの元素を含む、
請求項１ないし請求項１３のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項１５】
前記第２電源配線は、多層配線であり、
前記第２電源配線を構成する主配線は、Ａｌ、Ｃｕ、Ａｇから選択されるいずれか１つである、
請求項１４に記載の表示装置用薄膜半導体装置。
【請求項１６】
基板を準備する第１工程と、
前記基板上にゲート電極を形成する第２工程と、
前記ゲート電極を覆って前記基板上にゲート絶縁膜を形成する第３工程と、
前記ゲート絶縁膜上であって前記ゲート電極の上方に半導体層を形成する第４工程と、
前記半導体層の上方に第１電極を形成するとともに、前記第１電極と同層に第２電極及び当該第２電極と電気的に接続される第１電源配線を形成する第５工程と、
前記第１電極及び前記第２電極を覆って前記ゲート絶縁膜の上方に層間絶縁膜を形成する第６工程と、
前記ゲート絶縁膜及び前記層間絶縁膜を貫通する第１コンタクトホール、及び、前記層間絶縁膜を貫通する第２コンタクトホールを形成する第７工程と、
前記層間絶縁膜上に金属膜を成膜して当該金属膜をパターニングすることにより、前記第１電源配線と交差するように前記第１コンタクトホールを介して前記ゲート電極と電気的に接続されるゲート配線を形成するとともに、前記ゲート配線と並行するように前記第２コンタクトホールを介して前記第１電源配線と電気的に接続される第２電源配線を形成する第８工程と、を含む、
表示装置用薄膜半導体装置の製造方法。
【請求項１７】
前記第４工程で形成する半導体膜は非結晶性半導体膜であり、
前記第４工程と前記第５工程との間に、前記非結晶性半導体膜に対して所定のレーザ光を照射し、前記所定のレーザ光の照射により前記非結晶性半導体膜の温度を所定の温度範囲とし、前記非結晶性半導体膜を結晶化する工程を含む、
請求項１６に記載の表示装置用薄膜半導体装置の製造方法。
【請求項１８】
請求項１ないし請求項１５のいずれか１項に記載の表示装置用薄膜半導体装置を、画素単位に複数個配置した表示装置用薄膜半導体アレイ装置と、
前記表示装置用薄膜半導体アレイ装置の上方に、前記画素単位に配置された複数の下部電極と、
複数の前記表示装置用薄膜半導体装置と前記複数の下部電極とを電気的に接続する第３導電部と、
前記下部電極の上方に形成された発光層と、
前記発光層の上方に設けられた上部電極と、を具備する、
ＥＬ表示パネル。
【請求項１９】
さらに、前記表示装置用薄膜半導体アレイ装置の上方に形成された、複数の開口部を有するバンクを備え、
前記発光層は、前記開口部内に形成される、
請求項１８に記載のＥＬ表示パネル。
【請求項２０】
前記開口部は、前記下部電極に対応して形成されている、
請求項１９に記載のＥＬ表示パネル。
【請求項２１】
前記発光層は有機発光層である、
請求項１８ないし請求項２０のいずれか１項に記載のＥＬ表示パネル。
【請求項２２】
請求項１８ないし請求項２１のいずれか１項に記載のＥＬ表示パネルを備える
ＥＬ表示装置。
【請求項２３】
基板と、
基板上に形成されたゲート電極と、
前記ゲート電極を覆って前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上であって前記ゲート電極の上方に形成された半導体層と、
前記半導体層の上方に形成された第１電極と、
前記第１電極と同層に形成された第２電極と、
前記第２電極と電気的に接続され、当該第２電極と同層に形成された第１電源配線と、
前記第１電極及び前記第２電極を覆って前記ゲート絶縁膜の上方に形成された層間絶縁膜と、
前記ゲート電極が形成された層とは異なる層である前記層間絶縁膜上に形成され、前記第１電源配線と交差するように配置されたゲート配線と、
前記ゲート配線と同層に形成されるとともに前記ゲート配線と並行して配置された第２電源配線と、を具備し、
前記ゲート電極と前記ゲート配線とは、前記ゲート絶縁膜及び前記層間絶縁膜を貫通するように設けられた第１導電部を介して電気的に接続され、
前記第１電源配線と前記第２電源配線とは、前記層間絶縁膜を貫通するように設けられた第２導電部を介して電気的に接続され、前記第２電源配線は前記第１電源配線に電源を供給し、
前記第２電源配線は、隣り合う２つの前記ゲート配線の間の幅に対応する幅を有する配線であり、
前記第２電源配線は、前記隣り合う２つの前記ゲート配線の間を埋めるようにして、前記隣り合う２つのゲート配線と近接して配置されている、
表示装置用薄膜半導体装置。
【手続補正書】
【提出日】平成24年10月18日(2012.10.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
基板上に形成されたゲート電極と、
前記ゲート電極を覆って前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上であって前記ゲート電極の上方に形成された半導体層と、
前記半導体層の上方に形成された第１電極と、
前記第１電極と同層に形成された第２電極と、
前記第２電極と電気的に接続され、当該第２電極と同層に形成された第１電源配線と、
前記第１電極及び前記第２電極を覆って前記ゲート絶縁膜の上方に形成された層間絶縁膜と、
前記ゲート電極が形成された層とは異なる層である前記層間絶縁膜上に形成され、前記第１電源配線と交差するように配置されたゲート配線と、
前記ゲート配線と同層に形成されるとともに前記ゲート配線と並行して配置された第２電源配線と、を具備し、
前記ゲート電極と前記ゲート配線とは、前記ゲート絶縁膜及び前記層間絶縁膜を貫通するように設けられた第１導電部を介して電気的に接続され、
前記第１電源配線と前記第２電源配線とは、前記層間絶縁膜を貫通するように設けられた第２導電部を介して電気的に接続され、
前記ゲート配線が形成された層と前記第１電源配線が形成された層とで挟まれた前記層間絶縁膜により形成される単位面積あたりの容量は、前記ゲート電極が形成された層と前記第１電源配線が形成された層とで挟まれた前記ゲート絶縁膜により形成される単位面積あたりの容量より小さい、
表示装置用薄膜半導体装置。
【請求項２】
前記第２電源配線は、前記ゲート配線と同一又は所定の近似値の高さに形成されており、
前記第２電源配線は、隣り合う２つの前記ゲート配線の間の幅に対応する幅を有する配線である、
請求項１に記載の表示装置用薄膜半導体装置。
【請求項３】
前記第２電源配線と前記隣り合う２つのゲート配線との距離は、４μｍ以上である、
請求項２に記載の表示装置用薄膜半導体装置。
【請求項４】
前記第２電源配線は、前記ゲート配線と同一又は所定の近似値の高さに形成されており、
前記第２電源配線は、隣り合う２つの前記ゲート配線の間を埋めるようにして、当該ゲート配線と近接して配置される、
請求項１に記載の表示装置用薄膜半導体装置。
【請求項５】
前記第２電源配線は、前記ゲート配線と同一又は所定の近似値の高さに形成されており、
前記第２電源配線は、前記第１電源配線の幅より広い幅を有する配線である、
請求項１に記載の表示装置用薄膜半導体装置。
【請求項６】
前記第２電源配線は、均一な膜厚を有し、かつ、当該第２電源配線の下層の表面形状に従って形成される、
請求項２ないし請求項５のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項７】
前記半導体層は、ｎチャネル型であり、
前記第２電源配線の少なくとも一部は、前記半導体層と重ならないように配置される、
請求項１ないし請求項６のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項８】
前記半導体層は、ｐチャネル型であり、
前記第２電源配線の少なくとも一部は、前記半導体層と重なるように配置される、
請求項１ないし請求項６のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項９】
前記第１電極はソース電極であり、前記第２電極はドレイン電極である、
請求項１ないし請求項８のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項１０】
前記第１電極はドレイン電極であり、前記第２電極はソース電極である、
請求項１ないし請求項８のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項１１】
前記層間絶縁膜により形成される容量は、１．５×１０−４Ｆ／ｍ２未満であり、
前記ゲート絶縁膜により形成される容量は、１．５×１０−４Ｆ／ｍ２以上である、
請求項１ないし請求項１０のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項１２】
前記半導体層は、多結晶性半導体層を含む、
請求項１ないし請求項１１のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項１３】
前記第２電源配線を構成する材料は、Ａｌ、Ｃｕ、Ａｇから選択されるいずれか１つの元素を含む、
請求項１ないし請求項１２のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項１４】
前記第２電源配線は、多層配線であり、
前記第２電源配線を構成する主配線は、Ａｌ、Ｃｕ、Ａｇから選択されるいずれか１つである、
請求項１３に記載の表示装置用薄膜半導体装置。
【請求項１５】
基板を準備する第１工程と、
前記基板上にゲート電極を形成する第２工程と、
前記ゲート電極を覆って前記基板上にゲート絶縁膜を形成する第３工程と、
前記ゲート絶縁膜上であって前記ゲート電極の上方に半導体層を形成する第４工程と、
前記半導体層の上方に第１電極を形成するとともに、前記第１電極と同層に第２電極及び当該第２電極と電気的に接続される第１電源配線を形成する第５工程と、
前記第１電極及び前記第２電極を覆って前記ゲート絶縁膜の上方に層間絶縁膜を形成する第６工程と、
前記ゲート絶縁膜及び前記層間絶縁膜を貫通する第１コンタクトホール、及び、前記層間絶縁膜を貫通する第２コンタクトホールを形成する第７工程と、
前記層間絶縁膜上に金属膜を成膜して当該金属膜をパターニングすることにより、前記第１電源配線と交差するように前記第１コンタクトホールを介して前記ゲート電極と電気的に接続されるゲート配線を形成するとともに、前記ゲート配線と並行するように前記第２コンタクトホールを介して前記第１電源配線と電気的に接続される第２電源配線を形成する第８工程と、を含み、
前記ゲート配線が形成された層と前記第１電源配線が形成された層とで挟まれた前記層間絶縁膜により形成される単位面積あたりの容量は、前記ゲート電極が形成された層と前記第１電源配線が形成された層とで挟まれた前記ゲート絶縁膜により形成される単位面積あたりの容量より小さい、
表示装置用薄膜半導体装置の製造方法。
【請求項１６】
前記第４工程で形成する半導体膜は非結晶性半導体膜であり、
前記第４工程と前記第５工程との間に、前記非結晶性半導体膜に対して所定のレーザ光を照射し、前記所定のレーザ光の照射により前記非結晶性半導体膜の温度を所定の温度範囲とし、前記非結晶性半導体膜を結晶化する工程を含む、
請求項１５に記載の表示装置用薄膜半導体装置の製造方法。
【請求項１７】
請求項１ないし請求項１４のいずれか１項に記載の表示装置用薄膜半導体装置を、画素単位に複数個配置した表示装置用薄膜半導体アレイ装置と、
前記表示装置用薄膜半導体アレイ装置の上方に、前記画素単位に配置された複数の下部電極と、
複数の前記表示装置用薄膜半導体装置と前記複数の下部電極とを電気的に接続する導電部と、
前記下部電極の上方に形成された発光層と、
前記発光層の上方に設けられた上部電極と、を具備する、
ＥＬ表示パネル。
【請求項１８】
さらに、前記表示装置用薄膜半導体アレイ装置の上方に形成された、複数の開口部を有するバンクを備え、
前記発光層は、前記開口部内に形成される、
請求項１７に記載のＥＬ表示パネル。
【請求項１９】
前記開口部は、前記下部電極に対応して形成されている、
請求項１８に記載のＥＬ表示パネル。
【請求項２０】
前記発光層は有機発光層である、
請求項１７ないし請求項１９のいずれか１項に記載のＥＬ表示パネル。
【請求項２１】
請求項１７ないし請求項２０のいずれか１項に記載のＥＬ表示パネルを備える
ＥＬ表示装置。
【国際調査報告】
2012042566.tif 000040
2012042566.tif 000041
2012042566.tif 000042
2012042566.tif 000043