(57)【要約】      （修正有）【課題】電子部品本体に対して半田を吸収可能であり、且つ、所望の機械強度を備えたバンプが配置されることで、鳴きの発生を抑制することが可能なチップ型電子部品および電子部品の実装構造体を提供する。【解決手段】積層セラミックコンデンサを典型とするチップ型電子部品１０には、直方体状の積層体１２を含み、積層体の第１の端面および第１の主面１２ａ上には第１の外部電極１８ａが配置され、積層体の第２の端面および第１の主面上には第２の外部電極１８ｂが配置される。その第１の外部電極１には第１のバンプ２０ａが、第２の外部電極には第２のバンプ２０ｂが電気的に接続され、第１・第２のバンプそれぞれの空隙率は５％以上４０％以下である。【選択図】図６
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【特許請求の範囲】
【請求項１】
積層された複数のセラミック層と、前記セラミック層上に積層された複数の内部電極とを含み、厚さ方向に相対する第１の主面および第２の主面と、厚さ方向に直交する幅方向に相対する第１の側面および第２の側面と、厚さ方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を含む積層体と、
前記積層体の少なくとも前記第１の端面および前記第１の主面上に配置される第１の外部電極と、
前記積層体の少なくとも前記第２の端面および前記第１の主面上に配置される第２の外部電極と、
前記第１の外部電極と電気的に接続される第１のバンプと、
前記第２の外部電極と電気的に接続される第２のバンプと、
を備え、
前記第１のバンプは、少なくとも前記第１の外部電極における、前記第１の主面上に配置される部分の上に配置され、
前記第２のバンプは、少なくとも前記第２の外部電極における、前記第１の主面上に配置される部分の上に配置され、
前記第１のバンプおよび前記第２のバンプのそれぞれの空隙率が５％以上４０％以下である、チップ型電子部品。
【請求項２】
前記第１のバンプおよび前記第２のバンプの前記厚さ方向の厚みは、３０μｍ以上２００μｍ以下である、請求項１に記載のチップ型電子部品。
【請求項３】
前記第１のバンプおよび前記第２のバンプの前記長さ方向の寸法をｅ１とし、前記積層体の長さ方向の寸法をＬとした場合に、０．１５≦ｅ１／Ｌ≦０．４の条件を満たす、請求項１または請求項２に記載のチップ型電子部品。
【請求項４】
前記チップ型電子部品を前記厚さ方向から見たとき、前記第１のバンプは、前記第１の外部電極の一部から前記積層体の前記第１の主面の一部にまで延びるように配置され、前記第２のバンプは、前記第２の外部電極の一部から前記積層体の前記第１の主面の一部にまで延びるように配置される、請求項１ないし請求項３のいずれかに記載のチップ型電子部品。
【請求項５】
前記第１のバンプおよび前記第２のバンプは略直方体状であり、
前記第１のバンプおよび前記第２のバンプの前記幅方向の寸法をｆ１とし、前記第１のバンプおよび前記第２のバンプの前記長さ方向の寸法をｅ１とした場合に、１．２≦ｆ１／ｅ１≦１．８の条件を満たす、請求項１ないし請求項４のいずれかに記載のチップ型電子部品。
【請求項６】
前記第１のバンプおよび前記第２のバンプの前記幅方向の寸法をｆ１とし、前記第１のバンプおよび前記第２のバンプの前記長さ方向の寸法をｅ１とし、積層体の長さ方向の寸法をＬとし、幅方向の寸法をＷとした場合に、０．１４≦ｆ１×ｅ１／Ｌ×Ｗ≦０．３６の条件を満たす、請求項５に記載のチップ型電子部品。
【請求項７】
請求項１ないし請求項６に記載のチップ型電子部品と、
実装面を有する基板本体と前記実装面上に形成された導体ランドとを有する実装基板と、
を備え、
前記実装基板の前記実装面と前記チップ型電子部品の前記第１の主面とが対向する状態で、前記チップ型電子部品の第１のバンプおよび第２のバンプが半田を介して前記導体ランドに実装される、電子部品の実装構造体。
【請求項８】
前記半田が、前記第１の外部電極と前記第１のバンプの界面に配置され、前記第２の外部電極と前記第２のバンプの界面に配置されることを特徴とする、請求項７に記載の電子部品の実装構造体。
【請求項９】
前記積層体の前記第１の主面に配置される前記第１の外部電極の前記長さ方向の寸法の１／２における前記第１の外部電極と前記第１のバンプの界面に配置される前記半田の前記厚み方向の厚みは１０μｍ以上であり、前記積層体の前記第１の主面に配置される前記第２の外部電極の前記長さ方向の寸法の１／２における前記第２の外部電極と前記第２のバンプの界面に配置される前記半田の前記厚み方向の厚みは１０μｍ以上である、請求項８に記載の電子部品の実装構造体。
【請求項１０】
前記積層体の前記第１の主面を拡張した平面から、前記積層体の前記第１の端面、前記第１の側面および前記第２の側面に配置される前記第１の外部電極に配置される前記半田の端縁まで、あるいは前記積層体の前記第１の主面を拡張した平面から、前記積層体の前記第２の端面、前記第１の側面および前記第２の側面に配置される前記第２の外部電極に配置される前記半田の端縁までの前記厚み方向の距離を距離Ｑとした場合、Ｑ＞０の条件を満たす、請求項７ないし請求項９のいずれかに記載の電子部品の実装構造体。
【請求項１１】
前記実装基板の前記実装面と前記チップ型電子部品の前記積層体の前記第１の主面との前記厚さ方向の距離を距離Ｐとし、
前記積層体の前記第１の主面を拡張した平面から、前記積層体の前記第１の端面、前記第１の側面および前記第２の側面に配置される前記第１の外部電極に配置される前記半田の端縁まで、あるいは前記積層体の前記第１の主面を拡張した平面から、前記積層体の前記第２の端面、前記第１の側面および前記第２の側面に配置される前記第２の外部電極に配置される前記半田の端縁までの前記厚み方向の距離を距離Ｑとした場合、
Ｐ＞Ｑの条件を満たす、請求項７ないし請求項１０のいずれかに記載の電子部品の実装構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、チップ型電子部品および電子部品の実装構造体に関し、特に、チップ型電子部品の端子部分の改良に関するものである。
【背景技術】
【０００２】
チップ型電子部品の一例としての積層セラミックコンデンサにおいて、外部電極間に電圧を印加したとき、内部電極の隣り合うものが互いに対向している部分に誘電分極が発生する。この誘電分極によってもたらされた静電容量は、外部電極を通して取り出すことができる。
【０００３】
上述のような内部電極の対向による静電容量の形成に寄与する誘電体は、印加される電圧に応じて、電界誘起歪みを起す。積層セラミックコンデンサが基板上に表面実装されている場合、この電界誘起歪みにより、積層セラミックコンデンサが基板を変形させ、この変形の周波数によって「鳴き」と呼ばれる音を生じさせる。そして、この「鳴き」が大きくなると、騒音の問題を引き起こす。
【０００４】
上記課題に対して、たとえば、鳴き抑制のために、図１５に示すような、半田の濡れ上がりを抑えるために積層セラミックコンデンサ２の実装面にインターポーザ３を備えた電子部品１が提案されている（特許文献１を参照）。
【０００５】
このインターポーザ３は、その第一部分５が第一主面４の縁から離れて位置するため、第三接続電極６を濡れ上がった半田が、第一主面４の縁を越えて、直接、第一部分５に濡れ広がることが抑制されることで、半田の濡れ上がる量が制限され、積層コンデンサに至る半田の量が少なくするようにしたものである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１５−１３５９１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載のインターポーザ３の構成では、インターポーザ３自体が半田を吸収する材質でできていないため、半田の濡れ上がりを抑制できない場合があった。
【０００８】
それゆえに、この発明の主たる目的は、電子部品本体に対して半田を吸収可能であり、且つ、所望の機械強度を備えたバンプが配置されることで、鳴きの発生を抑制することが可能なチップ型電子部品および電子部品の実装構造体を提供することである。
【課題を解決するための手段】
【０００９】
この発明にかかるチップ型電子部品は、積層された複数のセラミック層と、セラミック層上に積層された複数の内部電極とを含み、厚さ方向に相対する第１の主面および第２の主面と、厚さ方向に直交する幅方向に相対する第１の側面および第２の側面と、厚さ方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を含む積層体と、積層体の少なくとも第１の端面および第１の主面上に配置される第１の外部電極と、積層体の少なくとも第２の端面および第１の主面上に配置される第２の外部電極と、第１の外部電極と電気的に接続される第１のバンプと、第２の外部電極と電気的に接続される第２のバンプと、を備え、第１のバンプは、少なくとも第１の外部電極における、第１の主面上に配置される部分の上に配置され、第２のバンプは、少なくとも第２の外部電極における、第１の主面上に配置される部分の上に配置され、第１のバンプおよび第２のバンプのそれぞれの空隙率が５％以上４０％以下である、チップ型電子部品である。
【００１０】
この発明にかかるチップ型電子部品では、第１のバンプおよび第２のバンプの空隙率が５％以上であるので、実装基板に対する実装のために用いられる半田を吸収できることから、このチップ型電子部品を、半田を用いて実装基板に実装する場合、余分な半田を濡れ上がらせることを抑制することができ、且つ、第１のバンプおよび第２のバンプの空隙率が４０％以下であるので、所望の機械強度を備えることから、安定した実装構造体を維持することができるので、その結果、鳴きの発生を抑制することができる。
【発明の効果】
【００１１】
この発明によれば、電子部品本体に対して半田を吸収可能なバンプが配置されることで、鳴きの発生を抑制することが可能なチップ型電子部品および電子部品の実装構造体が得られる。
【００１２】
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
【図面の簡単な説明】
【００１３】
【図１】この発明の実施の形態にかかるチップ型電子部品の一例の側面図である。
【図２】この発明にかかるチップ型電子部品を示す図１の底面図である。
【図３】この発明にかかるチップ型電子部品を示す図２の線ＩＩＩ−ＩＩＩにおける断面図であり、ａ部拡大図は、外部電極とバンプの接合部分の断面拡大図である。
【図４】図１に示すチップ型電子部品の一例である断面の電子顕微鏡写真像であり、（ａ）はＬＴ断面の電子顕微鏡写真像であり、（ｂ）はＷＴ断面の電子顕微鏡写真像である。
【図５】図１に示すチップ型電子部品の他の例である断面の電子顕微鏡写真像であり、（ａ）はＬＴ断面の電子顕微鏡写真像であり、（ｂ）はＷＴ断面の電子顕微鏡写真像である。
【図６】この発明にかかるチップ型電子部品を実装基板に実装した電子部品の実装構造体を示す断面図である。
【図７】この発明にかかるチップ型電子部品を実装基板に実装した電子部品の実装構造体の一例の断面の電子顕微鏡写真像を示す。
【図８】この発明にかかるチップ型電子部品の製造方法の一例の要部を示す工程であって、電子部品本体にバンプを形成する一例を示す工程図である。
【図９】この発明にかかるチップ型電子部品の製造方法の一例の要部を示す工程であって、電子部品本体にバンプを形成する他の例を示す工程図である。
【図１０】リニアフィーダにより搬送されるチップ型電子部品を側面方向からカメラで画像認識した状態を示す模式図を示し、（ａ）は適正な方向に配置されたチップ型電子部品の側面図であり、（ｂ）は不適正な方向に配置されたチップ型電子部品の側面図である。
【図１１】リニアフィーダにより搬送されるチップ型電子部品を底面方向からカメラで画像認識した状態を示す模式図を示し、（ａ）は適正な方向に配置されたチップ型電子部品の底面方向からの模式図であり、（ｂ）は不適正な方向に配置されたチップ型電子部品の底面方向からの模式図である。
【図１２】電子部品連の平面図である。
【図１３】図１２の線ＸＩＩＩ−ＸＩＩＩにおける断面図である。
【図１４】電子部品の実装構造体に対する「鳴き」のために発生する騒音の音圧レベルを測定する測定装置の概略を示す図である。
【図１５】従来の鳴き対策に対する電子部品の断面図である。
【発明を実施するための形態】
【００１４】
１．チップ型電子部品
図１ないし図３を参照して、この発明の実施の形態に係るチップ型電子部品１０について説明する。この実施形態では、チップ型電子部品１０は、電子部品本体１０Ａとして積層セラミックコンデンサを備える。
【００１５】
チップ型電子部品１０は、電子部品本体１０Ａを備える。電子部品本体１０Ａは、チップ型の積層体１２を備える。積層体１２は、直方体状であり、互いに対向する第１および第２の主面１２ａおよび１２ｂと、第１および第２の主面１２ａおよび１２ｂ間を連結しながら、それぞれ互いに対向する第１および第２の側面１２ｃおよび１２ｄならびに第１および第２の端面１２ｅおよび１２ｆと、を有している。直方体形状の積層体１２は、通常、稜線部や角部において丸みを帯びている。
【００１６】
ここで、積層体１２の第１の主面１２ａと第２の主面１２ｂとを結ぶ方向を厚さ方向ｘとして定義し、厚さ方向ｘと直交する方向のうち第１の側面１２ｃと第２の側面１２ｄとを結ぶ方向を幅方向ｙと定義し、厚さ方向ｘおよび幅方向ｙと直交する第１の端面１２ｅと第２の端面１２ｆとを結ぶ方向を長さ方向ｚと定義し、以下の説明においては、これら用語を使用する。
【００１７】
また、積層体１２の厚さ方向ｘの寸法をＴ寸法とし、積層体１２の幅方向ｙの寸法をＷ寸法とし、積層体１２の長さ方向ｚの寸法をＬ寸法とする。
【００１８】
積層体１２は、図３に示すように、複数の積層されたセラミック層１４と、複数のセラミック層１４間の界面に沿って形成された複数の第１の内部電極１６ａおよび第２の内部電極１６ｂとを備えている。セラミック層１４は、誘電体セラミックからなる。第１の内部電極１６ａおよび第２の内部電極１６ｂは、たとえば、Ｎｉを導電成分として含む。第１の内部電極１６ａおよび第２の内部電極１６ｂは、さらに、セラミック層１４に含まれるセラミックスと同一組成系の誘電体粒子を含んでいてもよい。
【００１９】
内部電極１６ａおよび１６ｂは、その端縁が積層体１２の端面１２ｅおよび１２ｆのいずれかに露出するように形成されるが、積層体１２の第１の端面１２ｅに露出する第１の内部電極１６ａと第２の端面１２ｆに露出する第２の内部電極１６ｂとは、積層体１２の内部において、セラミック層１４を介して静電容量を取得できるように交互に配置されている。
【００２０】
上述した静電容量を取り出すため、積層体１２の相対向する第１および第２の端面１２ｅおよび１２ｆ上には、それぞれ、第１の内部電極１６ａに電気的に接続される第１の外部電極１８ａ、および第２の内部電極１６ｂに電気的に接続される第２の外部電極１８ｂが形成されている。外部電極１８ａおよび１８ｂは、たとえば、金属を導電成分とする導電性ペーストの焼付けによって焼付け層が形成され、必要に応じて、その上に、ＮｉめっきおよびＳｎめっきなどが施される。なお、焼付け層の金属としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。焼付け層には、ガラスを含んでいてもよい。焼付け層のガラスとしては、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉ等から選ばれる少なくとも１つを含む。
【００２１】
第１の外部電極１８ａは、積層体１２の第１の端面１２ｅ上だけでなく、第１の端面１２ｅの各々に隣接する第１および第２の主面１２ａおよび１２ｂの各一部と第１および第２の側面１２ｃおよび１２ｄの各一部とにまで延びるように形成されている。
第２の外部電極１８ｂは、積層体１２の第２の端面１２ｆ上だけでなく、第２の端面１２ｆの各々に隣接する第１および第２の主面１２ａおよび１２ｂの各一部と第１および第２の側面１２ｃおよび１２ｄの各一部とにまで延びるように形成されている。
【００２２】
このチップ型電子部品１０は、図６に示すように、第１の主面１２ａが実装基板３２側に向けられる実装面となる。したがって、以下の説明において、参照符号「１２ａ」は、「第１の主面」および「実装面」の双方について用いることにする。
【００２３】
この発明の特徴となる第１のバンプ２０ａは、少なくとも第１の外部電極１８ａにおける、第１の主面（実装面）１２ａ上に配置される部分の上に配置される。また、第２のバンプ２０ｂは、少なくとも第２の外部電極１８ｂにおける、第１の主面（実装面）１２ａ上に配置される部分の上に配置される。なお、第１のバンプ２０ａおよび第２のバンプ２０ｂは、積層体１２の他の面にまで延びていてもよい。
【００２４】
第１のバンプ２０ａおよび第２のバンプ２０ｂは、ＣｕおよびＮｉから選ばれる少なくとも１種の高融点金属と低融点金属としてのＳｎとを含む金属間化合物を主成分としている。金属間化合物は、特に、ＳｎとＣｕ−Ｎｉ合金との反応により生成された金属間化合物であることが好ましい。このような金属間化合物は、これを生成するにあたり、反応速度が速く、形状の変化が少ないという利点を有する。なお、金属間化合物を構成する高融点金属として、Ａｇをさらに含んでいてもよい。
【００２５】
図３のａ部拡大図に示すように、第１のバンプ２０ａおよび第２のバンプ２０ｂの内部には、空隙２４が配置されている。この空隙２４の形成される割合は、それぞれのバンプ２０ａおよび２０ｂの幅方向ｙの中心を通るようにしたＬＴ断面を露出させ、２値化画像から求められる空隙２４の部分とそうでない部分との面積の比率である。この第１のバンプ２０ａおよび第２のバンプ２０ｂのそれぞれの空隙率は、５％以上４０％以下である。また、第１のバンプ２０ａおよび第２のバンプ２０ｂのそれぞれの空隙率が１０％以上２０％以下であると、さらに好ましい。
【００２６】
図１に示すように、第１のバンプ２０ａおよび第２のバンプ２０ｂは、実装面１２ａ上において、当該実装面１２ａに対して垂直な方向に測定した所定の厚み方向寸法ｔを有している。後述する「鳴き」を低減する効果をより確実に発揮させるためには、第１のバンプ２０ａおよび第２のバンプ２０ｂの各々の厚み方向寸法ｔは３０μｍ以上２００μｍ以下であることが好ましい。第１のバンプ２０ａおよび第２のバンプ２０ｂの厚み方向寸法ｔが３０μｍ以上であることで、チップ型電子部品１０を実装基板３２に実装した際に半田が端面間で濡れ上がることを抑え、鳴き抑制につながる。一方、第１のバンプ２０ａおよび第２のバンプ２０ｂの厚み方向寸法ｔが２００μｍ以下であることで、チップ型電子部品１０を実装基板３２に実装した際の安定性を増すことができる。
【００２７】
また、第１のバンプ２０ａは、第１の外部電極１８ａと電気的に接続され、第２のバンプ２０ｂは、第２の外部電極１８ｂと電気的に接続される。より具体的には、図１ないし図３に示されているように、第１のバンプ２０ａは、第１の外部電極１８ａに接する部分を有し、さらに、積層体１２の第１の主面１２ａを覆うように積層体１２の長さ方向ｚに延伸している。また、第２のバンプ２０ｂは、第２の外部電極１８ｂに接する部分を有し、さらに、積層体１２の第１の主面１２ａを覆うように積層体１２の長さ方向ｚに延伸している。
従って、チップ型電子部品１０を厚さ方向ｘから見たとき、第１のバンプ２０ａは、第１の外部電極１８ａの一部から積層体１２の第１の主面１２ａの一部にまで延びるように配置され、第２のバンプ２０ｂは、第２の外部電極１８ｂの一部から積層体１２の第１の主面１２ａの一部にまで延びるように配置される。
第１のバンプ２０ａおよび第２のバンプ２０ｂがこのように配置されることで、鳴き抑制効果をより向上させることができる。
【００２８】
さらに、第１のバンプ２０ａおよび第２のバンプ２０ｂは、図１および図２に示すように、略直方体状の形状を有する。ここで、バンプ２０ａ、２０ｂの長さ方向ｚの寸法をｅ１とする。このとき、０．１５≦ｅ１／Ｌ≦０．４の条件を満たすことが好ましい。ｅ１／Ｌをこの条件の範囲とすることで、チップ型電子部品１０の側面１２ｃ、１２ｄ側から幅方向ｙからみたときのチップ型電子部品１０の実装の傾きを抑制することができることから、実装基板３２に対する実装安定性を増加させることができる。
なお、第１のバンプ２０ａおよび第２のバンプ２０ｂの形状は、略直方体状に形成されたその角部が、円弧状に形成されていてもよい。
【００２９】
また、バンプ２０ａ、２０ｂの幅方向ｙの寸法をｆ１とし、バンプ２０ａ、２０ｂの長さ方向ｚの寸法をｅ１とする。このとき、１．２≦ｆ１／ｅ１≦１．８の条件を満たすことが好ましく、さらに、１．３≦ｆ１／ｅ１≦１．７の条件を満たすことがより好ましい。ｆ１／ｅ１をこの条件の範囲とすることで、チップ型電子部品１０の端面１２ｅ、１２ｆ側から長さ方向ｚにみたときのチップ型電子部品１０の実装の傾きを抑制することができることから、実装基板３２に対する実装安定性をより増加させることができる。
【００３０】
さらに、バンプ２０ａ、２０ｂの幅方向ｙの寸法をｆ１とし、バンプ２０ａ、２０ｂの長さ方向ｚの寸法をｅ１とし、積層体１２の長さ方向ｚの寸法をＬとし、幅方向ｙの寸法をＷとした場合に、０．１４≦ｆ１×ｅ１／Ｌ×Ｗ≦０．３６の条件を満たすことが好ましく、さらに、０．２０≦ｆ１×ｅ１／Ｌ×Ｗ≦０．３０の条件を満たすことがより好ましい。ｆ１×ｅ１／Ｌ×Ｗをこの条件の範囲とすることで、チップ型電子部品１０の実装基板３２に対する実装時のスタンドオフ高さ（すなわち、後述する距離Ｐ）を安定させることができる。
【００３１】
なお、積層体１２のＬ寸法が１．７６７ｍｍ、Ｗ寸法が０．９６１ｍｍの場合、ｆｌは７８８．２μｍ、ｅ１は４９８．１μｍであり、このときのバンプ２０ａ、２０ｂの厚みは、１３８．１μｍである。また、積層体１２のＬ寸法が１．７６２ｍｍ、Ｗ寸法が０．９６３ｍｍの場合、ｆｌは７９０．４μｍ、ｅ１は５０６．７μｍであり、このときのバンプ２０ａ、２０ｂの厚みは、１３８．４μｍである。さらに、積層体１２のＬ寸法が１．１４４ｍｍ、Ｗ寸法が０．６７５ｍｍの場合、ｆ１は５５９．５μｍ、ｅ１は３６７．２μｍであり、このときのバンプ２０ａ、２０ｂの厚みは、６８．５μｍである。
【００３２】
図４は、図１に示すチップ型電子部品の一例である断面の電子顕微鏡写真像であり、（ａ）はＬＴ断面の電子顕微鏡写真像であり、（ｂ）はＷＴ断面の電子顕微鏡写真像である。図４に示すチップ型電子部品のＬ寸法は、１．１４４ｍｍである。
また、図５は、図１に示すチップ型電子部品の他の例である断面の電子顕微鏡写真像であり、（ａ）はＬＴ断面の電子顕微鏡写真像であり、（ｂ）はＷＴ断面の電子顕微鏡写真像である。図５に示すチップ型電子部品のＬ寸法は、１．７６７ｍｍである。
チップ型電子部品のサイズが大きくなると、第１のバンプ２０ａおよび第２のバンプ２０ｂのサイズも大きくなり、空隙２４の数が増加することが分かる。
【００３３】
図１に示すチップ型電子部品１０では、第１のバンプ２０ａは、第１の外部電極１８ａと電気的に接続され、第２のバンプ２０ｂは、第２の外部電極１８ｂと電気的に接続されており、そして、第１のバンプ２０ａおよび第２のバンプ２０ｂのそれぞれの空隙率は、５％以上であるので、このチップ型電子部品１０を実装基板３２に半田を用いて実装した際に第１のバンプ２０ａおよび第２のバンプ２０ｂが、半田を吸収することから、半田のチップ型電子部品１０への濡れ上がりを抑制することができる。さらに、第１のバンプ２０ａおよび第２のバンプ２０ｂのそれぞれの空隙率は、４０％以下であるので、所望の機械強度を備えることから、安定した実装構造体を維持することができる。その結果、このチップ型電子部品１０によれば、鳴き抑制効果を得ることができる。
【００３４】
２．電子部品の実装構造体
次に、上記したチップ型電子部品１０を実装基板３２に実装した電子部品の実装構造体２０について、図６を用いて説明する。また、図７に、この発明にかかるチップ型電子部品を実装基板に実装した電子部品の実装構造体の一例の断面の電子顕微鏡写真像を示す。
電子部品の実装構造体３０は、たとえば、図６に示すように、チップ型電子部品１０と実装基板３２とを含む。実装基板３２は、基板本体３４を含む。基板本体３４は、たとえば、ガラスエポキシなどの樹脂、あるいはガラスセラミックなどのセラミックで形成されている。基板本体３４は、たとえば、積層された複数の絶縁体層で形成されうる。基板本体３４の一方主面には、基板側実装面３４ａを有する。基板側実装面３４ａには、第１の外部電極１８ａおよび第２の外部電極１８ｂのそれぞれに対応して、第１の導体ランド３６ａおよび第２の導体ランド３６ｂが配設されている。チップ型電子部品１０が実装基板３２上に実装されるとき、第１のバンプ２０ａが半田３８を介して第１の導電ランド３６ａに電気的に接続されかつ機械的に接合され、第２のバンプ２０ｂが半田３８を介して導電ランド３６ｂに電気的に接続されかつ機械的に接合される。このとき、第１のバンプ２０ａおよび第２のバンプ２０ｂに配置されるそれぞれの空隙２４に半田３８が吸収される。そして、半田３８は、第１のバンプ２０ａおよび第２のバンプ２０ｂの側面に沿ってフィレットを形成する。
【００３５】
なお、チップ型電子部品１０が実装基板３２に半田３８を介して実装される場合、半田３８が第１の外部電極１８ａと第１のバンプ２０ａの界面において、第１の端面１２ｅ側から第２の端面１２ｆ側に向かって長さ方向ｚに入り込むように配置され、第２の外部電極１８ｂと第２のバンプ２０ｂの界面において、第２の端面１２ｆ側から第１の端面１２ｅ側に向かって長さ方向ｚに入り込むように配置されてもよい。このように、第１のバンプ２０ａと第１の導体ランド３６ａとの固着力、および第２のバンプ２０ｂと第２の導体ランド３６ｂとの固着力を向上させることができる。
【００３６】
また、積層体１２の第１の主面１２ａに配置される第１の外部電極１８ａの長さ方向ｚの寸法の１／２における第１の外部電極１８ａと第１のバンプ２０ａの界面に配置される半田３８の厚み方向ｘの厚みは１０μｍ以上であり、積層体１２の第１の主面１２ａに配置される第２の外部電極１８ｂの長さ方向ｚの寸法の１／２における第２の外部電極１８ｂと第２のバンプ２０ｂの界面に配置される半田３８の厚み方向ｘの厚みは１０μｍ以上であることが好ましい。これにより、第１のバンプ２０ａと第１の導体ランド３６ａとの固着力、および第２のバンプ２０ｂと第２の導体ランド３６ｂとの固着力をより向上させることができ、鳴き抑制効果を向上させることができる。
【００３７】
また、チップ型電子部品１０の実装構造体３０において、半田３８は、第１のバンプ２０ａを越えて、積層体１２の第１の端面１２ｅ、第１の側面１２ｃおよび第２の側面１２ｄに配置される第１の外部電極１８ａに達するように濡れ上がり、第２のバンプ２０ｂを越えて、積層体１２の第２の端面１２ｆ、第１の側面１２ｃおよび第２の側面１２ｄに配置される第２の外部電極１８ｂに達するように濡れ上がることが好ましい。このとき、基板本体３４の基板側実装面３４ａとチップ型電子部品１０の積層体１２の第１の主面１２ａとの厚さ方向ｘの距離を距離Ｐとし、積層体１２の第１の主面１２ａを拡張した平面から、積層体１２の第１の端面１２ｅ、第１の側面１２ｃおよび第２の側面１２ｄに配置される第１の外部電極１８ａに配置される半田３８の端縁３８ａまで、あるいは積層体１２の第１の主面１２ａを拡張した平面から、積層体１２の第２の端面１２ｆ、第１の側面１２ｃおよび第２の側面１２ｄに配置される第２の外部電極１８ｂに配置される半田３８の端縁３８ａまでの厚み方向ｘの距離を距離Ｑとした場合、Ｐ＞Ｑの条件を満たすことが好ましい。すなわち、距離Ｐの大きさと比較して、距離Ｑの大きさが抑制されていることから、鳴き抑制効果を安定して得ることができる。
【００３８】
また、距離Ｑは、０より大きいことが好ましい。すなわち、半田３８の端縁３８ａが積層体１２の第１の主面１２ａよりも積層体１２の第２の主面１２ｂ側にあることで、チップ型電子部品１０と実装基板３２との固着力を向上させることができる。
【００３９】
なお、距離Ｑは、次のようにして、特定することができる。すなわち、実装基板３２に実装後にＬＴ面から幅方向ｙの中心位置（１／２Ｗの位置）まで研磨し、半田３８の端縁３８ａの位置を特定し、積層体１２の第１の主面１２ａの平面位置から半田２８の端縁３８ａまでの距離を距離Ｑとして特定する。
【００４０】
図６に示す電子部品の実装構造体３０によれば、第１のバンプ２０ａおよび第２のバンプ２０ｂの空隙率が５％以上であるチップ型電子部品１０により実装基板３２に実装されているので、第１のバンプ２０ａおよび第２のバンプ２０ｂにおいて半田を吸収できることから、このチップ型電子部品１０を、半田３８を用いて実装基板３２に実装する場合、余分な半田３８を濡れ上がらせることを抑制することができる。さらに、第１のバンプ２０ａおよび第２のバンプ２０ｂのそれぞれの空隙率が４０％以下であるので、所望の機械強度を備えることから、安定した実装構造体を維持することができる。その結果、図６に示す電子部品の実装構造体３０によれば、鳴きの発生を抑制することができる。
【００４１】
３．チップ型電子部品の製造方法
次に、このチップ型電子部品１０の電子部品本体（積層セラミックコンデンサ）の製造工程の一例について、説明する。
（１）先ず、誘電体シートおよび内部電極用の導電性ペーストが準備される。誘電体シートや内部電極用の導電性ペーストには、バインダおよび溶剤が含まれるが、公知の有機バインダや有機溶剤を用いることができる。
（２）次に、誘電体シート上に、たとえば、スクリーン印刷やグラビア印刷などにより、所定のパターンで内部電極用の導電性ペーストが印刷され、それにより内部電極パターンが形成される。
（３）さらに、内部電極パターンが形成されていない外層用の誘電体シートが所定枚数積層され、その上に内部電極が形成された誘電体シートが順次積層され、その上に外層用の誘電体シートが所定枚数積層されて、積層シートが作製される。
【００４２】
（４）得られた積層シートを静水圧プレスなどの手段により積層方向にプレスすることによって、積層ブロックが作製される。
（５）次に、積層ブロックが所定のサイズにカットされ、積層チップが切り出される。このとき、バレル研磨などにより、積層チップの角部および稜線部に丸みがつけられてもよい。
（６）さらに、積層チップを焼成することにより、積層体１２が作製される。このときの焼成温度は、誘電体や内部電極の材料にもよるが、９００〜１３００℃であることが好ましい。
【００４３】
（７）得られた積層体１２の両端面に外部電極用の導電性ペーストが塗布され、焼き付けられることによって、外部電極の焼付け層が形成される。このときの焼付け温度は、７００〜９００℃であることが好ましい。
（８）さらに、必要に応じて、外部電極用の導電性ペーストの焼付け層の表面に、めっきが施される。
【００４４】
以上のようにして、電子部品本体１０Ａである積層セラミックコンデンサが製造される。
【００４５】
次に、上記した工程により得られた電子部品本体（積層セラミックコンデンサ）１０Ａに、第１のバンプ２０ａおよび第２のバンプ２０ｂを形成するバンプ形成工程の例について、図８および図９を参照しながら、以下、説明する。
【００４６】
まず、バンプ形成工程の一例について、図８を参照しながら説明する。
【００４７】
［ステップ１］：電子部品本体の整列
まず、図８（ａ）に示すように、保持基板４０に電子部品本体１０Ａが吸着ノズル４２を用いて所定の位置に整列するように並べられる。
保持基板４０は、電子部品本体１０Ａを保持でき、かつ耐熱性を有する。保持基板４０は、たとえば、金属材料ペーストがリフロー条件下で接合しないようなアルミナ板の上にポリイミド製の両面テープを貼り付けたものである。
【００４８】
［ステップ２］：バンプ形成工程
次に、第１のバンプ１８ａおよび第２のバンプ１８ｂの材料となるＣｕおよびＮｉから選ばれる少なくとも１種の高融点金属と低融点金属としてのＳｎとを含む金属材料ペースト４４が準備される。なお、空隙率は、Ｓｎの含有量を増加させることで上げることができる。
そして、図８（ｂ）に示すように、保持基板４０の上に整列された電子部品本体１０Ａに対して、スクリーン印刷によりスキージ４８を用いて金属材料ペースト４４が所望のパターンに形成される。
このため、たとえば、マスキング治具４６が準備され、保持基板４０の上に整列された電子部品本体１０Ａに対してマスキング治具４６が配置される。マスキング治具４６は、図８（ｂ）に示すように、たとえば、平面視矩形形状のマスクプレート４６ａを含む。マスクプレート４６ａは、その一方主面から他方主面に貫通する複数の貫通孔４６ｂを有する。貫通孔４６ｂは、それぞれ、平面視矩形形状の態様を有する。この平面視矩形形状の大きさにより、バンプの寸法ｅ１および寸法ｆ１の大きさが決定される。
そして、図８（ｃ）に示すように、電子部品本体１０Ａの外部電極１８ａおよび１８ｂの一部が覆われるように金属材料ペースト４４が形成される。
なお、金属材料ペースト４４により所望のパターンのバンプを形成する方法としては、ディスペンス法などにより、所定のパターンにディスペンサーを用いて塗布することで形成することもできる。
【００４９】
［ステップ３］：リフロー工程
続いて、図８（ｄ）に示すように、電子部品本体１０Ａに金属材料ペースト４４が形成された状態でリフロー工程を実施するこれにより、金属材料ペースト４４中の金属が、金属間化合物を生成するとともに、金属材料ペースト４４が硬化する。
【００５０】
［ステップ４］：熱硬化後の分離工程
熱硬化後、図８（ｅ）に示すように、積層体１２ならびに外部電極１８ａおよび１８ｂに接合した状態のバンプ２０ａおよび２０ｂが形成され、チップ型電子部品１０が製造される。そして、チップ型電子部品１０は、保持基板４０から分離される。
【００５１】
以上の方法により、バンプ２０ａおよび２０ｂを備えるチップ型電子部品１０が製造される。
【００５２】
次に、バンプ形成工程の他の例について、図９を参照しながら説明する。
【００５３】
［ステップ１］：バンプ形成工程
まず、第１のバンプ２０ａおよび第２のバンプ２０ｂの材料となるＣｕおよびＮｉから選ばれる少なくとも１種の高融点金属と低融点金属としてのＳｎとを含む金属材料ペースト４４が準備される。なお、空隙率は、Ｓｎの含有量を増加させることで上げることができる。
さらに、金属材料ペースト４４を所望のパターンに形成するための保持基板４０が用意される。
そして、図９（ａ）に示すように、保持基板４０の上にスクリーン印刷によりスキージ４８を用いて金属材料ペースト４４が印刷され、図９（ｂ）に示すように、所望のパターンに形成される。このため、保持基板４０上にマスキング治具４６が準備され、配置される。
なお、保持基板４０上に金属材料ペースト４４により所望のパターンのバンプを形成する方法としては、ディスペンス法などにより、所定のパターンにディスペンサーを用いて塗布することで形成することもできる。
【００５４】
［ステップ２］：電子部品本体の搭載工程
次に、図９（ｃ）に示すように、準備された電子部品本体１０Ａを、実装面１２ａが保持基板４０に対向する姿勢で保持基板４０の上に搭載する。このとき、電子部品本体１０Ａの外部電極１８ａおよび１８ｂと、金属材料ペーストからなる単体のバンプとが位置合わせされ、外部電極１８ａおよび１８ｂの各一部を覆うように、単体のバンプが電子部品本体１０Ａに付着する。
【００５５】
［ステップ３］：リフロー工程
続いて、［ステップ２］の状態で、図９（ｄ）に示すように、リフロー工程を実施する。これにより、電子部品本体１０Ａならびに外部電極１８ａおよび１８ｂに接合した状態でバンプ２０ａおよび２０ｂが形成される。
【００５６】
［ステップ４］：熱硬化後の分離工程
熱硬化後、図９（ｅ）に示すように、積層体１２ならびに外部電極１８ａおよび１８ｂに接合した状態のバンプ２０ａおよび２０ｂが形成され、チップ型電子部品１０が製造される。そして、チップ型電子部品１０は、保持基板４０から分離される。
【００５７】
以上の方法によっても、バンプ２０ａおよび２０ｂを備えるチップ型電子部品１０が製造される。
【００５８】
４．キャリアテープへの収納工程
続いて、製造されたチップ型電子部品１０は、テーピング装置（図示せず）を用いて、キャリアテープに収納され、電子部品連５０が製造される（キャリアテープに収納される工程）。テーピング装置は、パーツフィーダと、パーツフィーダから供給されたチップ型電子部品１０を搬送するためのリニアフィーダと、リニアフィーダから受け取ったチップ型電子部品１０をキャリアテープに収納するためのロータとを備える。キャリアテープに収納されるまでのリニアフィーダにおいて、たとえば、２回、チップ型電子部品１０の方向選別が行われる。
【００５９】
第１の方向選別の工程では、図１０に示すように、パーツフィーダからリニアフィーダに供給されたチップ型電子部品１０をその側面方向からカメラにより画像認識され、チップ型電子部品１０が所定の方向となっているか否かが選別される。ここで、図１０（ａ）は適正な方向に配置されたチップ型電子部品の側面図であり、図１０（ｂ）は不適正な方向に配置されたチップ型電子部品の側面図である。すなわち、図１０（ａ）では、チップ型電子部品１０の第１のバンプ２０ａおよび第２のバンプ２０ｂが、模式的に示された画像内の下側に位置していることから適正な方向に配置されたチップ型電子部品であると判断される。一方、図１０（ｂ）では、チップ型電子部品１０の第１のバンプ２０ａおよび第２のバンプ２０ｂが、模式的に示された画像内の上側に位置していることから不適正な方向に配置されたチップ型電子部品であると判断される。
【００６０】
その後、第２の方向選別の工程において、図１１に示すように、第１の方向選別の工程からさらに搬送されたチップ型電子部品１０をその底面方向からカメラにより画像認識され、チップ型電子部品１０が所定の方向となっているか否かが選別される。ここで、図１１（ａ）は適正な方向に配置されたチップ型電子部品の底面方向からの模式図であり、図１１（ｂ）は不適正な方向に配置されたチップ型電子部品の底面方向からの模式図である。すなわち、図１１（ａ）では、チップ型電子部品１０の底面側であることが、第１のバンプ２０ａおよび第２のバンプ２０ｂの存在が識別されることで、適正な方向に配置されたチップ型電子部品であると判断される。一方、図１１（ｂ）では、チップ型電子部品１０の上面側であることが、第１のバンプ２０ａおよび第２のバンプ２０ｂの存在が識別されず、第１の外部電極１８ａおよび第２の外部電極１８ｂの存在が識別されることで、不適正な方向に配置されたチップ型電子部品であると判断される。
【００６１】
所定の方向で搬送されていないチップ型電子部品１０は、たとえば、そのようなチップ型電子部品１０を９０°回転する機構を設けることで、適正な方向となるようにチップ型電子部品１０の向きを揃える。
【００６２】
以上の方法によっても、チップ型電子部品１０の方向が適正な方向とならなかった場合は、たとえば、不適正な方向のチップ型電子部品１０を空気噴出手段によって、リニアフィーダから排除し、再度、パーツフィーダに戻される。
【００６３】
図１２および図１３に示す電子部品連５０は、複数のチップ型電子部品１０がテーピングされたものである。電子部品連５０は、長尺状のテープ５２を有する。図１３に示すように、テープ５２は、長尺状のキャリアテープ５２ａと、長尺状のカバーテープ５２ｂとを有する。キャリアテープ５２ａは、長手方向に沿って相互に間隔をおいて設けられた複数のキャビティ５４を有する。カバーテープ５２ｂは、キャリアテープ５２ａの上に、複数のキャビティ５４を覆うように設けられている。複数のキャビティ５４のそれぞれにチップ型電子部品１０が収納されている。
このような電子部品連５０は、たとえば、チップ型電子部品１０の搬送装置（図示せず）を用いて、複数のチップ型電子部品１０が整列され、続いて、その複数のチップ型電子部品１０は、キャリアテープ５２ａの複数のキャビティ５４にそれぞれ収納される。そして、チップ型電子部品１０が収納された各キャビティ５４をカバーテープ５２ｂで蓋をする。
これにより、電子部品連５０が製造される。
【００６４】
５．実験例
次に、本実施形態による積層セラミックコンデンサを構成するチップ型電子部品１が奏する「鳴き」の低減効果を確認するために実施した実験例について説明する。
【００６５】
（１）音圧測定装置
図１４には、積層セラミックコンデンサを構成するチップ型電子部品１の「鳴き」のために発生する騒音の音圧レベルを測定する音圧測定装置６０が示されている。
【００６６】
図１４を参照して、チップ型電子部品１を実装した実装基板３２が無響箱６２内に設置される。他方、集音マイク６４が実装基板３２に対向するように配置される。そして、積層セラミックコンデンサを構成するチップ型電子部品１０に、たとえば、３ｋＨｚの周波数および１Ｖｐｐの電圧を有する交流電圧が印加される。これによって、チップ型電子部品１は、実装基板３２を上記周波数の下で変形させ、「鳴き」という騒音を生じさせる。この騒音は、集音マイク６４によって集音され、集音マイク６４の出力が、集音計６６を介して、ＦＦＴ（Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）アナライザ６８に入力され、そこで、音圧レベルが解析された。
【００６７】
（２）実験例における試料の仕様
まず、上述した積層セラミックコンデンサの製造方法にしたがって、以下のような仕様の電子部品本体（積層セラミックコンデンサ）を作製した。
積層体のサイズＬ×Ｗ×Ｔを表１に示す。内部電極の厚さは、０．５６μｍであり、セラミック層の厚さは、１．４５μｍとした。積層枚数は２５０枚とした。誘電率は、２５００であり、静電容量は、２．２μＦとした。外部電極は、下地電極層とめっき層とを含み、下地電極層の材料はＣｕとし、めっき層は、Ｎｉめっき層とＳｎめっき層の２層構造とした。また、外部電極の厚みは、３５μｍ以上７５μｍ以下とした。
【００６８】
【表１】
2020181962.tif 000003
【００６９】
バンプを形成するための金属材料ペーストとして、Ｄ５０が５μｍのＣｕ−１０ｗｔ％Ｎｉ粉末を３１．５ｗｔ％、Ｄ５０が５μｍのＳｎ−３ｗｔ％Ａｇ−０．５ｗｔ％Ｃｕの組成のはんだ粉末を５８．５ｗｔ％、およびフラックスを１０ｗｔ％含むものを用いた。
【００７０】
バンプの形状は、略直方体状とし、バンプの長さ方向ｚの寸法ｅ１およびバンプの幅方向ｙの寸法ｆ１は、表２に示す通りの試料を準備した。すなわち、ｅ１については、Ｌ寸法に対する割合として０．１Ｌから０．４５Ｌの範囲で変化させ、バンプの幅方向ｙのｆ１は、Ｗ寸法に対する割合として０．５Ｗから０．９Ｗまで変化させた試料を準備した。なお、それぞれのバンプの厚みは、６７．６μｍ（平均値）とした。また、それぞれのバンプ形状に対する試料数は、２０個とした。
【００７１】
バンプの寸法ｅ１およびｆ１を変化させた試料に対する音圧レベルの測定結果を表２に示す。
【００７２】
【表２】
2020181962.tif 000004
【００７３】
表２に示すように、バンプの長さ方向ｚの寸法ｅ１が０．３Ｌおよび０．４Ｌの試料の場合は、バンプの幅方向ｙの寸法ｆ１が０．５Ｗから０．９Ｗの試料の全ての範囲に対して、６２ｄＢ以下の良好な音圧レベルが得られた。また、バンプの長さ方向ｚの寸法ｅ１が０．２Ｌの試料の場合は、バンプの幅方向ｙの寸法ｆ１が０．７Ｗから０．９Ｗの範囲の試料に対して、６２ｄＢ以下の良好な音圧レベルが得られた。
【００７４】
一方、バンプの長さ方向ｚの寸法ｅ１が０．１Ｌの試料の場合は、バンプの長さ方向ｚの寸法ｅ１の大きさが小さいため、バンプとしての機能が発揮しえず、バンプの幅方向ｙの寸法ｆ１が０．５Ｗから０．９Ｗの試料の全ての範囲に対して、６３ｄＢを超える音圧レベルが得られた。また、バンプの長さ方向ｚの寸法ｅ１が０．２Ｌの試料の場合は、バンプの幅方向ｙの寸法ｆ１が０．５Ｗおよび０．６Ｗの範囲の試料に対して、６３ｄＢを超える音圧レベルが得られた。
【００７５】
また、バンプの長さ方向ｚの寸法ｅ１が０．４５Ｌの試料の場合は、第１のバンプと第２のバンプの間の長さ方向ｚの距離が接近するため、ショート不良が生じた。
【００７６】
続いて、表３に、実装面の面積（Ｌ×Ｗ）に対するバンプの面積（ｆ１×ｅ１）の比（ｆ１×ｅ１／Ｌ×Ｗ）を示す。
【００７７】
【表３】
2020181962.tif 000005
【００７８】
表３に示すように、表２に示されている良好な音圧レベル得られた試料では、バンプの面積が、実装面の面積に対して０．１４以上０．３６以下であることが好ましいことが示唆された。
【００７９】
なお、以上のように、本発明の実施の形態は、前記記載で開示されているが、本発明は、これに限定されるものではない。
すなわち、本発明の技術的思想及び目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
【符号の説明】
【００８０】
１０  チップ型電子部品
１０Ａ  電子部品本体
１２  積層体
１２ａ  第１の主面（実装面）
１２ｂ  第２の主面
１２ｃ  第１の側面
１２ｄ  第２の側面
１２ｅ  第１の端面
１２ｆ  第２の端面
１４  セラミック層
１６ａ  第１の内部電極
１６ｂ  第２の内部電極
１８ａ  第１の外部電極
１８ｂ  第２の外部電極
２０ａ  第１のバンプ
２０ｂ  第２のバンプ
２４  空隙
３０  電子部品の実装構造体
３２  実装基板
３４  基板本体
３４ａ  基板側実装面
３６ａ  第１の導体ランド
３６ｂ  第２の導体ランド
３８  半田
４０  保持基板
４２  吸着ノズル
４４  金属材料ペースト
４６  マスキング治具
４６ａ  マスクプレート
４６ｂ  貫通孔
４８  スキージ
５０  電子部品連
５２  テープ
５２ａ  キャリアテープ
５２ｂ  カバーテープ
５４  キャビティ
６０  音圧測定装置
６２  無響箱
６４  集音マイク
６６  集音計
６８  ＦＦＴアナライザ
ｘ  厚さ方向
ｙ  幅方向
ｚ  長さ方向
ｔ  バンプの厚み方向寸法
Ｐ  基板本体の基板側実装面とチップ型電子部品の積層体の第１の主面との厚さ方向の距離
Ｑ  積層体の第１の主面を拡張した平面から、積層体の第１の端面、第１の側面および第２の側面に配置される第１の外部電極あるいは第２の外部電極に配置される半田の端縁までの厚み方向の距離
【図１】
2020181962.tif 000006
【図２】
2020181962.tif 000007
【図３】
2020181962.tif 000008
【図４】
2020181962.tif 000009
【図５】
2020181962.tif 000010
【図６】
2020181962.tif 000011
【図７】
2020181962.tif 000012
【図８】
2020181962.tif 000013
【図９】
2020181962.tif 000014
【図１０】
2020181962.tif 000015
【図１１】
2020181962.tif 000016
【図１２】
2020181962.tif 000017
【図１３】
2020181962.tif 000018
【図１４】
2020181962.tif 000019
【図１５】
2020181962.tif 000020