(57)【要約】【課題】エピタキシャル成長による半導体基板への余分な炭化珪素膜の付着を抑制することができるとともに、半導体基板の反りを低減させることができる半導体基板の製造方法および半導体装置の製造方法を提供すること。【解決手段】まず、出発基板１の裏面１ｂの全面を炭素膜３で覆う。炭素膜３の成膜後の出発基板１は、裏面１ｂ側へ凸になるように反った状態となる。次に、出発基板１のおもて面１ａに炭化珪素エピタキシャル膜４を成膜して半導体基板１１を作製する。炭素膜３は炭化珪素エピタキシャル膜４とは反対の向きの応力を出発基板１に生じさせるため、炭化珪素エピタキシャル膜４の成膜前よりも出発基板１の反り量ｈ１’が小さくなる。次に、炭素膜３を選択的に除去して、半導体基板１１の外周に沿ったリング状に炭素膜３を残す。このとき、炭化珪素エピタキシャル膜４の成膜時に炭素膜３に付着した余分な炭化珪素膜が炭素膜３とともに除去される。【選択図】図４
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【特許請求の範囲】
【請求項１】
炭化珪素からなる出発基板の第１主面に炭化珪素エピタキシャル膜をエピタキシャル成長させてなる半導体基板の製造方法であって、
前記出発基板の第２主面を炭素膜で覆う第１成膜工程と、
第２主面が前記炭素膜で覆われた状態の前記出発基板の第１主面に、前記炭化珪素エピタキシャル膜をエピタキシャル成長させる第２成膜工程と、
前記炭素膜を選択的に除去して、前記出発基板の第２主面の所定箇所に前記炭素膜を残す除去工程と、
を含むことを特徴とする半導体基板の製造方法。
【請求項２】
前記第１成膜工程では、前記炭素膜を、前記炭化珪素エピタキシャル膜によって前記出発基板にかかる第１応力と反対の向きでかつ前記出発基板を平坦に近づける第２応力を前記出発基板に生じさせる厚さとすることを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項３】
前記第１成膜工程では、前記炭素膜を、前記除去工程の後に残る前記炭素膜の残部で前記第２応力を前記出発基板に生じさせる厚さとすることを特徴とする請求項２に記載の半導体基板の製造方法。
【請求項４】
前記第１成膜工程では、前記炭素膜を、５０ｎｍ以上２００ｎｍ以下の厚さとすることを特徴とする請求項１〜３のいずれか一つに記載の半導体基板の製造方法。
【請求項５】
前記除去工程では、半導体チップとなる部分を除く部分に前記炭素膜を残すことを特徴とする請求項１〜４のいずれか一つに記載の半導体基板の製造方法。
【請求項６】
前記除去工程では、前記出発基板の外周に沿ったリング状に前記炭素膜を残すことを特徴とする請求項１〜５のいずれか一つに記載の半導体基板の製造方法。
【請求項７】
前記除去工程では、半導体チップとなる部分の周囲を囲むダイシングラインに沿った格子状に前記炭素膜を残すことを特徴とする請求項１〜５のいずれか一つに記載の半導体基板の製造方法。
【請求項８】
前記除去工程では、半導体チップとなる部分の周囲を囲むダイシングラインのうち最も外側の前記ダイシングラインと、前記出発基板の外周と、の間に前記炭素膜を残すことを特徴とする請求項１〜５のいずれか一つに記載の半導体基板の製造方法。
【請求項９】
前記除去工程では、前記第１応力によって前記出発基板の反りが大きくなる箇所に前記炭素膜を残すことを特徴とする請求項２または３に記載の半導体基板の製造方法。
【請求項１０】
前記第２成膜工程の後、前記除去工程の前に、
前記炭化珪素エピタキシャル膜を保護膜で保護する保護工程と、
前記炭素膜の前記所定箇所をメタルマスクで覆う被覆工程と、を含み、
前記除去工程では、前記メタルマスクを用いて前記炭素膜をエッチングして、前記出発基板の第２主面の前記所定箇所に前記炭素膜を残すことを特徴とする請求項１〜９のいずれか一つに記載の半導体基板の製造方法。
【請求項１１】
炭化珪素からなる出発基板の第１主面に炭化珪素エピタキシャル膜をエピタキシャル成長させてなる半導体基板を用いた半導体装置の製造方法であって、
前記出発基板の第２主面を炭素膜で覆う第１成膜工程と、
第２主面が前記炭素膜で覆われた状態の前記出発基板の第１主面に、前記炭化珪素エピタキシャル膜をエピタキシャル成長させて前記半導体基板を作製する第２成膜工程と、
前記炭素膜を選択的に除去して、前記半導体基板の第２主面の所定箇所に前記炭素膜を残す除去工程と、
第２主面に前記炭素膜の残部を残した状態で前記半導体基板の第１主面に所定の素子構造を形成する第１形成工程と、
前記半導体基板の第２主面の、前記炭素膜の残部以外の部分に接する電極部を形成する第２形成工程と、
前記半導体基板を切断して、前記素子構造および前記電極部を有する個々のチップ状にする切断工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体基板の製造方法および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、炭化珪素（ＳｉＣ）からなる半導体装置を作製（製造）する場合、炭化珪素からなる出発基板上に、半導体装置の設計条件に応じた所定の不純物濃度および所定の厚さで炭化珪素エピタキシャル膜をエピタキシャル成長させたエピタキシャル基板（半導体基板）が必要である。このエピタキシャル基板は、通常、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）装置内のトレイ上に裏面をトレイ側にして載置された出発基板のおもて面に炭化珪素エピタキシャル膜をエピタキシャル成長させることで作製される。
【０００３】
炭化珪素からなる出発基板上に炭化珪素エピタキシャル膜を成膜してなる半導体基板を用いた半導体装置の製造方法として、出発基板のおもて面に炭化珪素エピタキシャル膜を形成した後に、当該出発基板の裏面に変形制御層として炭化膜を形成する方法が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、出発基板のおもて面に炭化珪素エピタキシャル膜の成膜した後に、出発基板の裏面に変形制御層を形成することで、半導体基板のおもて面側と裏面側の応力のバランスを調整している。
【０００４】
また、炭化珪素からなる出発基板上に炭化珪素エピタキシャル膜を成膜してなる半導体基板を用いた半導体装置の製造方法として、活性化熱処理の前に、出発基板の裏面および炭化珪素エピタキシャル膜の表面にそれぞれ炭素膜を成膜する方法が提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、半導体基板の両面に炭素膜を形成することで、活性化熱処理に起因して生じる、出発基板と炭化珪素エピタキシャル膜との界面の界面転位と、半導体基板の反りと、を抑制している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第６１３６７３２号公報
【特許文献２】特開２０１７−２２０６５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述したエピタキシャル基板の従来の製造方法では、出発基板のおもて面に炭化珪素エピタキシャル膜をエピタキシャル成長させる際に、出発基板の、トレイとの接触面である裏面に原料ガスが回り込んで、出発基板の裏面にも原料ガスが供給された箇所に余分な炭化珪素膜が付着してしまう。このため、出発基板の裏面の余分な炭化珪素膜を除去するための処理が必要となる。
【０００７】
また、出発基板上にエピタキシャル成長させる炭化珪素エピタキシャル膜の厚さが厚いほど、炭化珪素エピタキシャル膜の応力が増大し、これら出発基板および炭化珪素エピタキシャル膜からなるエピタキシャル基板の反りが増大する。エピタキシャル基板の反りが増大すると、炭化珪素エピタキシャル膜に転位が発生して半導体装置の特性や歩留まりに悪影響を与えたり、エピタキシャル基板を各種プロセス装置に搬送することができないことで製造プロセス上の不具合が発生する。
【０００８】
この発明は、上述した従来技術による問題点を解消するため、エピタキシャル成長による半導体基板への余分な炭化珪素膜の付着を抑制することができるとともに、半導体基板の反りを低減させることができる半導体基板の製造方法および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体基板の製造方法は、炭化珪素からなる出発基板の第１主面に炭化珪素エピタキシャル膜をエピタキシャル成長させてなる半導体基板の製造方法であって、次の特徴を有する。まず、前記出発基板の第２主面を炭素膜で覆う第１成膜工程を行う。次に、第２主面が前記炭素膜で覆われた状態の前記出発基板の第１主面に、前記炭化珪素エピタキシャル膜をエピタキシャル成長させる第２成膜工程を行う。次に、前記炭素膜を選択的に除去して、前記出発基板の第２主面の所定箇所に前記炭素膜を残す除去工程を行う。
【００１０】
また、この発明にかかる半導体基板の製造方法は、上述した発明において、前記第１成膜工程では、前記炭素膜を、前記炭化珪素エピタキシャル膜によって前記出発基板にかかる第１応力と反対の向きでかつ前記出発基板を平坦に近づける第２応力を前記出発基板に生じさせる厚さとすることを特徴とする。
【００１１】
また、この発明にかかる半導体基板の製造方法は、上述した発明において、前記第１成膜工程では、前記炭素膜を、前記除去工程の後に残る前記炭素膜の残部で前記第２応力を前記出発基板に生じさせる厚さとすることを特徴とする。
【００１２】
また、この発明にかかる半導体基板の製造方法は、上述した発明において、前記第１成膜工程では、前記炭素膜を、５０ｎｍ以上２００ｎｍ以下の厚さとすることを特徴とする。
【００１３】
また、この発明にかかる半導体基板の製造方法は、上述した発明において、前記除去工程では、半導体チップとなる部分を除く部分に前記炭素膜を残すことを特徴とする。
【００１４】
また、この発明にかかる半導体基板の製造方法は、上述した発明において、前記除去工程では、前記出発基板の外周に沿ったリング状に前記炭素膜を残すことを特徴とする。
【００１５】
また、この発明にかかる半導体基板の製造方法は、上述した発明において、前記除去工程では、半導体チップとなる部分の周囲を囲むダイシングラインに沿った格子状に前記炭素膜を残すことを特徴とする。
【００１６】
また、この発明にかかる半導体基板の製造方法は、上述した発明において、前記除去工程では、半導体チップとなる部分の周囲を囲むダイシングラインのうち最も外側の前記ダイシングラインと、前記出発基板の外周と、の間に前記炭素膜を残すことを特徴とする。
【００１７】
また、この発明にかかる半導体基板の製造方法は、上述した発明において、前記除去工程では、前記第１応力によって前記出発基板の反りが大きくなる箇所に前記炭素膜を残すことを特徴とする。
【００１８】
また、この発明にかかる半導体基板の製造方法は、上述した発明において、前記第２成膜工程の後、前記除去工程の前に、保護工程および被覆工程を行う。前記保護工程では、前記炭化珪素エピタキシャル膜を保護膜で保護する。前記被覆工程では、前記炭素膜の前記所定箇所をメタルマスクで覆う。前記除去工程では、前記メタルマスクを用いて前記炭素膜をエッチングして、前記出発基板の第２主面の前記所定箇所に前記炭素膜を残すことを特徴とする。
【００１９】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、炭化珪素からなる出発基板の第１主面に炭化珪素エピタキシャル膜をエピタキシャル成長させてなる半導体基板を用いた半導体装置の製造方法であって、次の特徴を有する。まず、前記出発基板の第２主面を炭素膜で覆う第１成膜工程を行う。次に、第２主面が前記炭素膜で覆われた状態の前記出発基板の第１主面に、前記炭化珪素エピタキシャル膜をエピタキシャル成長させて前記半導体基板を作製する第２成膜工程を行う。次に、前記炭素膜を選択的に除去して、前記半導体基板の第２主面の所定箇所に前記炭素膜を残す除去工程を行う。次に、第２主面に前記炭素膜の残部を残した状態で前記半導体基板の第１主面に所定の素子構造を形成する第１形成工程を行う。次に、前記半導体基板の第２主面の、前記炭素膜の残部以外の部分に接する電極部を形成する第２形成工程を行う。次に、前記半導体基板を切断して、前記素子構造および前記電極部を有する個々のチップ状にする切断工程を行う。
【発明の効果】
【００２０】
本発明にかかる半導体基板の製造方法および半導体装置の製造方法によれば、出発基板のおもて面に炭化珪素エピタキシャル膜をエピタキシャル成長させてなる半導体基板を作製するにあたって、炭化珪素エピタキシャル膜のエピタキシャル成長時、出発基板の裏面は炭素膜で覆われている。このため、エピタキシャル成長による半導体基板への余分な炭化珪素膜の付着を抑制することができる。かつ、おもて面側の炭化珪素エピタキシャル膜によって出発基板にかかる応力と反対の向きの応力を、裏面の炭素膜によって出発基板に生じさせることができるため、半導体基板の反りを低減させることができるという効果を奏する。
【図面の簡単な説明】
【００２１】
【図１】実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。
【図２】実施の形態１にかかる半導体基板の製造途中の状態を示す平面図である。
【図３】実施の形態１にかかる半導体基板の製造途中の状態を示す断面図である。
【図４】実施の形態１にかかる半導体基板の製造途中の状態を示す断面図である。
【図５】実施の形態１にかかる半導体基板の製造途中の状態を示す平面図である。
【図６】実施の形態１にかかる半導体基板の製造途中の状態を示す平面図である。
【図７】実施の形態１にかかる半導体装置の製造方法によって製造される半導体装置の構造の一例を示す断面図である。
【図８】実施の形態２にかかる半導体基板の製造途中の状態の一例を示す平面図である。
【図９】実施の形態２にかかる半導体基板の製造途中の状態の一例を示す平面図である。
【図１０】実施の形態２にかかる半導体基板の製造途中の状態の一例を示す平面図である。
【図１１】実施例にかかる半導体基板の製造途中における反り量を示す図表である。
【図１２】エピタキシャル膜を成膜した後の一般的な半導体基板の反りの一例を示す断面図である。
【発明を実施するための形態】
【００２２】
以下に添付図面を参照して、この発明にかかる半導体基板の製造方法および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
【００２３】
（実施の形態１）
実施の形態１にかかる半導体基板の製造方法、および、この半導体基板を用いて作製（製造）される実施の形態１にかかる半導体装置の製造方法について説明する。図１は、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。図１のステップＳ１〜Ｓ７は、実施の形態１にかかる半導体基板１１の製造方法の概要を示すフローチャートである。図２，５，６は、実施の形態１にかかる半導体基板の製造途中の状態を示す平面図である。図３，４は、実施の形態１にかかる半導体基板の製造途中の状態を示す断面図である。図７は、実施の形態１にかかる半導体装置の製造方法によって製造される半導体装置の構造の一例を示す断面図である。
【００２４】
図２には、図１のステップＳ１の処理前の出発基板１をおもて面１ａ側から見た状態を示す。図３には、図１のステップＳ１の処理後の出発基板１の状態を示す。図４には、図１のステップＳ２の処理後の半導体基板１１の状態を示す。図５，６には、それぞれ、図１のステップＳ５，Ｓ６の処理後の半導体基板１１を裏面１１ｂ側から見た状態を示す。図７には、図１のステップＳ８の処理後の半導体基板１１を用いて作製された半導体装置の断面構造を示す。また、図７には、半導体基板１１の有効領域に形成された半導体装置の一例として、ＭＯＳＦＥＴの隣接する２つの単位セル（素子の機能単位）を示す。有効領域とは、半導体チップとして用いられる領域である。
【００２５】
まず、実施の形態１にかかる半導体基板１１の製造方法について説明する。図２に示すように、炭化珪素（ＳｉＣ）からなる例えば４インチの出発基板（半導体ウエハ）１を用意する。出発基板１は後述する半導体基板（半導体ウエハ）１１の例えば裏面１１ｂ（図４参照）を構成し、その導電型は当該半導体基板１１に作製される半導体装置（デバイス）の裏面素子構造によって決定される。出発基板１は、例えば炭化珪素の四層周期六方晶（４Ｈ−ＳｉＣ）の単結晶基板であってもよい。出発基板１のおもて面１ａを（０００１）面、いわゆるＳｉ面とし、裏面１ｂ（図３参照）を（０００−１）面、いわゆるＣ面とする。
【００２６】
出発基板１は、出発基板１の面方位を示す例えばオリエンテーションフラット２ａ，２ｂを有する。図２には、出発基板１の端部に、出発基板１のおもて面に平行でかつ互いに直交する方向Ｘ，Ｙに直線状をなす２つのオリエンテーションフラット（直線状の切り欠け）２ａ，２ｂが形成されている場合を示す。出発基板１の面方位を検出したり、製造装置への搬送時に出発基板１の位置を合わせることができればよく、オリエンテーションフラットの個数は増減可能である。また、オリエンテーションフラット２ａ，２ｂに代えてノッチ（Ｖ字状の平面形状の切り欠け）が形成されていてもよい。
【００２７】
次に、一般的な半導体基板の洗浄法（例えば有機洗浄法やＲＣＡ洗浄法）により出発基板１を洗浄する。次に、スパッタリング法により、出発基板１の裏面１ｂ（すなわちＣ面）に炭素（Ｃ）膜３を成膜して、出発基板１の裏面１ｂの全面を炭素膜３で覆う（ステップＳ１）。ステップＳ１の処理においては、スパッタリング装置（不図示）のチャンバー内において、炭素からなるターゲット（不図示）と、出発基板１の裏面１ｂと、が対向するように配置されていればよい。例えば、ステップＳ１の処理は、出発基板１の上方にターゲットを配置したスパッタダウン式で行ってもよい。ターゲットは、例えば炭素の純度を９９．９％以上程度とし、出発基板１よりも外形の大きい例えば６インチ程度の円盤状をなす。
【００２８】
具体的には、スパッタリング装置のチャンバー内に導入した例えば２Ｐａのガス圧力のアルゴン（Ａｒ）ガスを、ターゲットと出発基板１の裏面１ｂとの間に加えた高電界によりプラズマ状態にする。ターゲットと出発基板１との間に加えるＤＣ（Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ：直流）電力を例えば６００Ｗ程度としてもよい。ターゲットと出発基板１の裏面１ｂとの間の高電界によって加速したアルゴンイオンがターゲットに衝突（スパッタ）し、ターゲットから飛び出したターゲット材料である炭素原子が出発基板１の裏面１ｂに被着されることで、炭素膜３が形成される。炭素膜３は、厚さｔ１に依らず、出発基板１の裏面１ｂを保護するカーボンキャップとして機能する。
【００２９】
また、炭素膜３の成膜後、図３に示すように、出発基板１は、裏面１ｂ側へ凸になるように反った状態となる。出発基板１の反り量ｈ１は、例えば１０μｍ以上２００μｍ以下程度の範囲内となる。出発基板１の反り量ｈ１は、炭素膜３の厚さｔ１によって制御される。炭素膜３の厚さｔ１が薄いと出発基板１の反り量ｈ１は小さく、炭素膜３の厚さｔ１を厚くしすぎると出発基板１が割れる虞がある。具体的には、炭素膜３の厚さｔ１は、例えば５０ｎｍ以上２００ｎｍ以下程度が適している。例えば、出発基板１を加熱せずに、２５分間程度の成膜時間で１３０ｎｍ程度の厚さｔ１の炭素膜３が形成される。出発基板１の反り量ｈ１とは、出発基板１の厚さ方向Ｚにおいて裏面１ｂ側へ最も凸となった部分の頂点と、出発基板１の裏面１ｂの端部と、の高低差である。
【００３０】
次に、裏面１ｂに炭素膜３が成膜された出発基板１を、一般的な半導体基板の洗浄法により洗浄する。次に、エピタキシャル成長装置（不図示）のチャンバー内に出発基板１を挿入し、出発基板１のおもて面１ａに炭化珪素エピタキシャル膜４を成膜する（ステップＳ２）。エピタキシャル成長装置は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）装置であってもよい。エピタキシャル成長装置のチャンバー内に出発基板１を固定する際に出発基板１を載置するトレイは、例えば出発基板１を載置する面に、出発基板１の裏面１ｂ側の凸形状（図３参照）に沿うように凹部（ザグリ）を有していてもよい。
【００３１】
ここまでの工程により、図４に示すように、出発基板１のおもて面１ａに炭化珪素エピタキシャル膜４を積層してなるエピタキシャル基板である半導体基板１１が作製される。炭化珪素エピタキシャル膜４は半導体基板１１のおもて面１１ａ（すなわちＳｉ面）を構成し、その導電型および厚さｔ２は当該半導体基板１１に作製される半導体装置の素子構造によって決定される。炭化珪素エピタキシャル膜４の厚さｔ２は例えば耐圧に応じて設定され、具体的には、耐圧３．３ｋＶであれば３５μｍ程度であり、耐圧６．５ｋＶであれば６５μｍ程度であり、耐圧２６ｋＶであれば２７０μｍ程度である。耐圧とは、リーク電流が過度に増大せず、素子が誤動作や破壊を起こさない限界の電圧である。
【００３２】
出発基板１のおもて面１ａの炭化珪素エピタキシャル膜４は、出発基板１の裏面１ｂの炭素膜３と反対の方向へ出発基板１を反らせるように出発基板１に応力を生じさせる。すなわち、炭化珪素エピタキシャル膜４は、裏面１ｂに炭素膜３が成膜された出発基板１の反り量ｈ１（図３参照）を小さくする方向へ出発基板１に応力を生じさせる。このため、炭化珪素エピタキシャル膜４の成膜後の出発基板１の反り量ｈ１’は、炭化珪素エピタキシャル膜４の成膜前の出発基板１の反り量ｈ１よりも小さくなる。炭化珪素エピタキシャル膜４の成膜後の出発基板１の反り量ｈ１’は、例えば０μｍ以上１００μｍ以下程度の範囲内にすることが好ましい。炭化珪素エピタキシャル膜４の成膜後の出発基板１の反り量ｈ１’は、裏面１１ｂに炭素膜３が成膜された状態の半導体基板１１の反り量ｈ１１である。
【００３３】
次に、半導体基板１１をエピタキシャル成長装置から取り出し、一般的な半導体基板の洗浄法により洗浄する。次に、塗布機（コーター）および現像機（デベロッパー）を用いて半導体基板１１のおもて面１１ａ（すなわち炭化珪素エピタキシャル膜４の表面）にレジストを塗布して感光することで、半導体基板１１のおもて面１１ａを例えば２μｍ程度の厚さのレジスト膜で保護する（ステップＳ３）。次に、レジスト膜でおもて面１１ａを保護した半導体基板１１をドライエッチング装置のチャンバー内に挿入してドライエッチングし、半導体基板１１の裏面１１ｂに付着した余分な炭化珪素膜を除去して、炭素膜３の全面を露出させる（ステップＳ４）。
【００３４】
ステップＳ４の処理は、例えば、ドライエッチング装置のチャンバー内にエッチングガスとして導入した六フッ化硫黄（ＳＦ6）ガスを、チャンバー内で発生させたプラズマによりイオン化またはラジカル化し、この反応性イオン種を用いてエッチングを行う反応性イオンエッチングであってもよい。ステップＳ４の処理において、ドライエッチング装置のチャンバー内に半導体基板１１を固定する際に半導体基板１１を載置するトレイは、半導体基板１１を載置する面が平坦面であってもよい。炭素膜３の、後述するステップＳ６の処理で残す部分の表面に余分な炭化珪素膜が付着していない場合には、ステップＳ４の処理を省略してもよい。
【００３５】
次に、半導体基板１１をドライエッチング装置から取り出し、図５に示すように、炭素膜３の所定部分をメタルマスク２１で覆う（ステップＳ５）。炭素膜３の所定部分とは、炭素膜３の、後述するステップＳ６の処理で残す部分である。具体的には、炭素膜３の所定部分は、例えば炭素膜３の、半導体基板１１の外周に沿った部分である。メタルマスク２１は、半導体基板１１よりも外形の大きい円盤状かつリング状をなす。すなわち、炭素膜３の、半導体基板１１の外周に沿った部分をリング状にメタルマスク２１で覆い、中央の部分をメタルマスク２１の開口部に露出させる。図５には、半導体基板１１の外周を破線で示す。符号１２ａ，１２ｂは半導体基板１１のオリエンテーションフラットであり、出発基板１のオリエンテーションフラット２ａ，２ｂに対応する位置に形成される。
【００３６】
より具体的には、ステップＳ５の処理において、ドライエッチング装置のチャンバー内に半導体基板１１を固定する際に半導体基板１１を載置するトレイに、炭素膜３が形成された主面（すなわち裏面１１ｂ）を上にして半導体基板１１を載置する。そして、炭素膜３に対向するように当該トレイにメタルマスク２１を固定して、炭素膜３の、半導体基板１１の外周に沿った部分をメタルマスク２１で覆う。メタルマスク２１は、半導体基板１１を載置するトレイに当該メタルマスク２１をねじ（不図示）で固定するためのねじ穴２２を有する。ステップＳ５の処理において半導体基板１１を載置するトレイは、例えば半導体基板１１を載置する面に、半導体基板１１の厚さに合わせた凹部（ザグリ）を有していてもよい。
【００３７】
次に、炭素膜３の所定部分をメタルマスク２１で覆った半導体基板１１をドライエッチング装置のチャンバー内に挿入してドライエッチングし、炭素膜３の、メタルマスク２１で覆われていない部分を除去する（ステップＳ６）。ステップＳ６の処理により、図６に示すように、炭素膜３の、メタルマスク２１で覆われた、半導体基板１１の外周に沿った部分３ａ（ハッチング部分）のみがリング状に残る。ステップＳ６の処理は、例えば、ドライエッチング装置のチャンバー内にエッチングガスとして導入した酸素（Ｏ2）ガスを、チャンバー内で発生させたプラズマによりイオン化またはラジカル化し、この反応性イオン種を用いてエッチングを行う反応性イオンエッチングであってもよい。
【００３８】
ステップＳ６の処理により、炭素膜３の、半導体基板１１の外周に沿ってリング状に残した部分（以下、残部とする）３ａは、例えば半導体基板１１の、半導体チップとして用いない無効領域を覆う部分である。この炭素膜３の残部３ａの幅ｗ１は例えば２ｍｍ以上３ｍｍ以下程度であってもよい。また、半導体基板１１は、おもて面１１ａ側の炭化珪素エピタキシャル膜４と、裏面１１ｂの炭素膜３と、からそれぞれ相反する方向に応力を受けて、所定の反り量ｈ１１（図４参照）で反っている状態にある。
【００３９】
ステップＳ６の処理後、炭素膜３の表面積が小さくなることで、炭素膜３によって半導体基板１１に生じる応力は若干小さくなるが、炭素膜３の残部３ａにより半導体基板１１の反り量が小さい状態が維持される。具体的には、炭素膜３の残部３ａは、半導体基板１１を裏面１ｂ側が凸になるように小さく反った状態、または半導体基板１１に反りがない状態、もしくは半導体基板１１をおもて面１ａ側が凸となるように小さく反った状態で維持する。
【００４０】
ステップＳ６以降の処理は、炭素膜３の残部３ａを半導体基板１１の裏面１１ｂに残したまま行われる。ステップＳ６の処理後の半導体基板１１の反り量は、おもて面１１ａ側の炭化珪素エピタキシャル膜４と、裏面１１ｂの炭素膜３と、の応力バランスで実現可能な限り小さくなっていることが好ましい。したがって、ステップＳ６の処理後に炭素膜３の残部３ａにより半導体基板１１の反り量ｈ１１が可能な限り小さくなるように、炭素膜３の厚さｔ１（図３参照）を設定することが好ましい。
【００４１】
また、ステップＳ６以降の処理において、炭素膜３の残部３ａは、半導体基板１１の強度を保つための補強材として機能する。また、半導体基板１１の裏面１１ｂの、ステップＳ６の処理後に露出される部分には、炭素膜３で保護されていたことでステップＳ２の処理において余分な炭化珪素膜が付着していない。このため、ステップＳ６の処理後に半導体基板１１の裏面１１ｂを研磨する工程を省略することができる。
【００４２】
次に、半導体基板１１をドライエッチング装置から取り出して、一般的な方法により半導体基板１１のおもて面１１ａのレジスト膜を除去する（ステップＳ７）。レジスト膜に代えて、レジスト膜よりもプラズマから受ける悪影響が小さい酸化シリコン（ＳｉＯ2）膜で半導体基板１１のおもて面１１ａを保護してもよい。次に、一般的な半導体基板の洗浄法により洗浄する。このようにして実施の形態１にかかる半導体基板１１が完成する。
【００４３】
次に、この半導体基板１１に所定の素子構造を形成する（ステップＳ８）。例えば、実施の形態１にかかる半導体装置として、ｎチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：金属−酸化膜−半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）を作製する場合、図７に示すように、ｎ+型ドレイン領域３１となるｎ+型の出発基板１を用意する。
【００４４】
かつ、ステップＳ２の処理において、ｎ+型の出発基板１のおもて面１ａに、炭化珪素エピタキシャル膜４として、ｎ-型ドリフト領域３２およびｐ型ベース領域３３となる各炭化珪素エピタキシャル膜４１，４２を順にエピタキシャル成長させて半導体基板１１を作製する。この半導体基板１１に、ステップＳ８の処理において、ＭＯＳゲート、ソース電極３９およびドレイン電極４０を形成すればよい。
【００４５】
具体的には、ステップＳ８の処理において、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、ｐ型ベース領域３３となるｐ型炭化珪素エピタキシャル膜４２にｎ+型ソース領域３４、ｐ+型コンタクト領域３５およびｎ型ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）領域３２ａをそれぞれ選択的に形成する。ｎ+型ソース領域３４およびｐ+型コンタクト領域３５は、それぞれｐ型炭化珪素エピタキシャル膜４２の内部に選択的に形成する。
【００４６】
ｎ型ＪＦＥＴ領域３２ａは、ｐ型炭化珪素エピタキシャル膜４２を厚さ方向Ｚに貫通してｎ-型炭化珪素エピタキシャル膜４１に達する。ｐ型炭化珪素エピタキシャル膜４２の、ｎ+型ソース領域３４、ｐ+型コンタクト領域３５およびｎ型ＪＦＥＴ領域３２ａを除く部分がｐ型ベース領域３３である。次に、ｐ型ベース領域３３の、ｎ+型ソース領域３４とｎ型ＪＦＥＴ領域３２ａとの挟まれた部分の表面上に、ゲート絶縁膜３６を介してゲート電極３７を形成する。ゲート電極３７は、ゲート絶縁膜３６を介してｎ型ＪＦＥＴ領域３２ａの表面上にまで延在していてもよい。
【００４７】
プレーナゲート構造に代えてトレンチゲート構造を形成する場合、ｎ型ＪＦＥＴ領域３２ａに代えて、ｎ+型ソース領域３４およびｐ型ベース領域３３を厚さ方向Ｚに貫通してｎ-型ドリフト領域３２に達するトレンチを形成し、当該トレンチの内部にゲート絶縁膜３６を介してゲート電極３７を形成すればよい。次に、ゲート電極３７を覆うように、半導体基板１１のおもて面１１ａ上に層間絶縁膜３８を形成する。次に、層間絶縁膜３８を厚さ方向Ｚに貫通して、ｎ+型ソース領域３４およびｐ+型コンタクト領域３５を露出するコンタクトホール３８ａを形成する。
【００４８】
次に、熱処理（リフロー）により、層間絶縁膜３８を平坦化する。次に、一般的な方法により、コンタクトホール３８ａを埋め込むように、半導体基板１１のおもて面１１ａに、ｎ+型ソース領域３４およびｐ+型コンタクト領域３５にオーミック接触するソース電極３９を形成する。半導体基板１１の裏面１１ｂに、ｎ+型ドレイン領域３１にオーミック接触するドレイン電極４０を形成する。上述したように半導体基板１１の裏面１１ｂの炭素膜３は無効領域に形成されているため、半導体基板１１の裏面１１ｂに炭素膜３を残したままドレイン電極４０を形成してもよい。
【００４９】
次に、半導体基板１１をダイシングライン（不図示）に沿ってダイシング（切断）して個々のチップ状に個片化することで（ステップＳ９）、図７に示すＭＯＳＦＥＴが完成する。
【００５０】
以上、説明したように、実施の形態１によれば、出発基板のおもて面に炭化珪素エピタキシャル膜をエピタキシャル成長させてなる半導体基板を作製するにあたって、出発基板のおもて面に炭化珪素エピタキシャル膜をエピタキシャル成長させる前に、出発基板の裏面の全面に炭素膜を成膜する。炭素膜は、炭化珪素エピタキシャル膜によって出発基板にかかる応力と反対の向きの応力を出発基板に生じさせる。このため、炭素膜の厚さを調整することで、出発基板の反り量を小さくすることができる。したがって、出発基板のおもて面に炭化珪素エピタキシャル膜をエピタキシャル成長させてなる半導体基板の反り量を小さくすることができ、半導体基板を平坦に近づけることができる。
【００５１】
また、半導体基板の反り量が小さくなることで、製造工程の途中で半導体基板が割れることを抑制することができる。また、半導体基板の反り量が小さくなることで、フォトリソグラフィの精度が向上したり、各種プロセス装置に搬送することができないことで生じる製造プロセス上の不具合等を回避することができる。また、半導体基板の反り量が小さくなることで、炭化珪素エピタキシャル膜内の転位の発生を低減させることができるため、歩留りを向上させることができる。
【００５２】
また、実施の形態１によれば、炭化珪素エピタキシャル膜のエピタキシャル成長時、出発基板の裏面は炭素膜で覆われているため、出発基板の裏面に余分な炭化珪素膜が付着することを防止することができる。炭素膜に付着した炭化珪素エピタキシャル膜は、その後の工程で炭素膜とともに除去することができる。したがって、出発基板のおもて面に炭化珪素エピタキシャル膜をエピタキシャル成長させてなる半導体基板に素子構造を形成する際に、半導体基板の裏面を研磨する工程を省略することができる。
【００５３】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の製造方法について説明する。図８〜１０は、実施の形態２にかかる半導体基板の製造途中の状態の一例を示す平面図である。図８〜１０には、図１のステップＳ６の処理後の半導体基板１１を裏面１１ｂ側から見た状態の一例を示す。実施の形態２にかかる半導体装置の製造方法は、炭素膜３の、ステップＳ６の処理後に半導体基板１１の裏面１１ｂに残す部分（残部）３ｂ〜３ｄ（ハッチング部分）のレイアウトが実施の形態１にかかる半導体装置の製造方法と異なる。
【００５４】
具体的には、図８に示すように、ステップＳ６の処理により、炭素膜３の残部３ｂを、半導体基板１１のダイシングライン１３上に当該ダイシングライン１３に沿って格子状に残してもよい。図８には、半導体基板１１のダイシングライン１３を破線で示す（図１０においても同様）。半導体基板１１の、炭素膜３の残部３ｂに周囲を囲まれた部分がステップＳ９の処理においてダイシングされたときに半導体チップとなる部分である。半導体基板１１の半導体チップとなる部分は、それぞれ略矩形状に露出され、マトリクス状に配置されている。
【００５５】
また、図９に示すように、ステップＳ６の処理により、炭素膜３の残部３ｃを、半導体基板１１の裏面１１ｂに平行な１方向（例えば方向Ｘや方向Ｙ）に延在する直線状に残してもよい。例えば、炭化珪素エピタキシャル膜によって半導体基板１１に生じる反り量が大きくなる箇所と、半導体基板１１の略中央部分と、を通る直線状に炭素膜３の残部３ｃを残して、半導体基板１１を補強する。この場合、例えば、半導体基板１１の裏面１１ｂの全面に形成した炭素膜３を、直線状の残部３ｃが残るように略矩形状に除去すればよい。図９には、炭素膜３の、残部３ｃとして残す直線状の部分を挟んで隣り合う２つ領域を、半導体基板１１の略半分の表面積を有する２つの略矩形状に除去した状態を示す。
【００５６】
半導体基板１１の反り量ｈ１１（図４参照）は、半導体基板１１の裏面１１ｂに平行な任意の方向でそれぞれ異なる。このため、半導体基板１１の反り量の大きくなる方向（図９では方向Ｙ）に延在するように炭素膜３の残部３ｃを残すことで、半導体基板１１の反り量ｈ１１を、半導体基板１１の裏面１１ｂに平行な任意の方向でそれぞれが略同じになるように調整することができる。炭素膜３の残部３ｃが延在する方向や本数、線幅およびその間隔は種々変更可能である。また、炭素膜３の残部３ｃを複数の直線状に残し、これら炭素膜３の直線状の残部３ｃ同士が任意の角度で交差するように配置してもよい。
【００５７】
また、図１０に示すように、ステップＳ６の処理により、炭素膜３の残部３ｄを、半導体基板１１の外周と、半導体基板１１の最も外側のダイシングライン１３ａと、の間に残してもよい。半導体基板１１の外周と、半導体基板１１の最も外側のダイシングライン１３ａと、の間は、半導体基板１１の無効領域である。炭素膜３の残部３ａをリング状に残す場合（図６）と比べて、炭素膜３の残部３ｄの表面積が増えるため、半導体基板１１の反り量ｈ１１を調整しやすく、かつ半導体基板１１の補強材としての効果がより高くなる。
【００５８】
以上、説明したように、実施の形態２によれば、出発基板の裏面に形成した炭素膜を、出発基板のおもて面に炭化珪素エピタキシャル膜を成膜した後に部分的に残す際に、炭素膜の残部のレイアウトを代えたとしても、実施の形態１と同様の効果を得ることができる。
【００５９】
（実施例）
次に、出発基板１の反り量ｈ１，ｈ１’および半導体基板１１の反り量ｈ１１（図３，４参照）について検証した。図１１は、実施例にかかる半導体基板の製造途中における反り量を示す図表である。図１１において、実施例の「反りの向き」および「反り量」を検証した半導体基板は、出発基板１または半導体基板１１である。「反りの向き」の凹または凸は、おもて面（Ｓｉ面）を上面とし、裏面（Ｃ面）を下面としたときの半導体基板の断面形状を示している。
【００６０】
具体的には、図１１において、「反りの向きが凹」とは、半導体基板のおもて面が下方へ凹み、かつ裏面が下方へ突出した状態、すなわち半導体基板が裏面側へ凸になるように反った状態である。「反りの向きが凸」とは、半導体基板のおもて面が上方へ突出し、かつ裏面が凹んだ状態、すなわち半導体基板がおもて面側へ凸になるように反った状態である。図１２は、エピタキシャル膜を成膜した後の一般的な半導体基板の反りの一例を示す断面図である。
【００６１】
一般的に、炭化珪素エピタキシャル膜１０４を成膜する前の出発基板１０１は、裏面１０１ｂ側が凸になるように反った状態、または反りがない状態である（不図示）。この出発基板１０１のおもて面１０１ａに炭化珪素エピタキシャル膜１０４を成膜して得られた半導体基板１１１は、図１２に示すように、おもて面１１１ａ側が凸になるように大きく反った状態になる（以下、従来例とする）。
【００６２】
従来例において、半導体基板１１１の面内で曲がる箇所は主に中央部分１２１であり、中央部分１２１の周囲を囲む外側部分１２２は、厚さ方向Ｚと平行な断面においてはほぼ平面になる。すなわち、半導体基板１１１の中央部分１２１が曲がることで、半導体基板１１１は、おもて面１１１ａ側へ凸になるように大きく反った状態となる（図１１に「Ｃ膜なし」として示す）。このため、炭化珪素エピタキシャル膜１０４の成膜後に半導体基板１１１の中央部分１２１にかかる応力を相殺させる方向に応力を生じさせることができれば、半導体基板１１１の反りを低減させることができると推測される。
【００６３】
実施例においては、上述した実施の形態１にかかる半導体装置の製造方法にしたがって、上記諸条件で半導体基板１１を作製した。プロセス投入前の出発基板１は、一般的な出発基板１０１と同様に、裏面１ｂ側へ凸になるように反った状態、または反りがない状態であり、その反り量は小さい（図１１に「プロセス投入前」として示す）。また、ステップＳ１の処理により裏面１ｂに１３０ｎｍの厚さｔ１の炭素膜３を成膜した出発基板１は、プロセス投入前よりも、裏面１ｂ側へ凸になるように反った状態が大きくなることが確認された（図１１に「Ｃ面にＣ膜を成膜後」として示す）。
【００６４】
また、ステップＳ２の処理により出発基板１のおもて面１ａに６５μｍの厚さｔ２の炭化珪素エピタキシャル膜４を成膜してなる半導体基板１１は、炭化珪素エピタキシャル膜４の成膜前の出発基板１よりも、裏面１１ｂ側へ凸になるように反った状態が小さくなることが確認された（図１１に「エピタキシャル成長後」として示す）。また、ステップＳ６の処理により炭素膜３を半導体基板１１の外周に沿ってリング状に残した半導体基板１１は、おもて面１１ａ側へ凸になるように反った状態となったが、その反り量は小さいことが確認された（図１１に「Ｃ膜の選択除去後」として示す）。
【００６５】
これらの結果から、実施例においては、半導体基板１１のおもて面１１ａ側の炭化珪素エピタキシャル膜４によって半導体基板１１にかかる応力を、半導体基板１１の裏面１ｂに形成した炭素膜３の残部３ａによって半導体基板１１にかかる応力でほぼ相殺可能であることが確認された。これによって、半導体基板１１を裏面１１ｂ側またはおもて面１ａ側へ凸になるように小さく反った状態を維持して、ステップＳ８の処理（素子構造を形成）を行うことができることが確認された。
【００６６】
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態において、半導体基板の裏面に残す炭素膜の残部の面積および平面形状は種々変更可能である。また、上述した実施の形態では、ＭＯＳＦＥＴを例に説明しているが、本発明はＳＢＤ（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ：ショットキーバリアダイオード）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）にも適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
【産業上の利用可能性】
【００６７】
以上のように、本発明にかかる半導体基板の製造方法および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
【符号の説明】
【００６８】
１  出発基板
１ａ  出発基板のおもて面
１ｂ  出発基板の裏面
２ａ，２ｂ，１２ａ，１２ｂ  オリエンテーションフラット
３  炭素膜
３ａ〜３ｄ  炭素膜の残部
４  炭化珪素エピタキシャル膜
１１  半導体基板
１１ａ  半導体基板のおもて面
１１ｂ  半導体基板の裏面
１３  ダイシングライン
１３ａ  最も外側のダイシングライン
２１  メタルマスク
２２  メタルマスクのねじ穴
３１  ｎ+型ドレイン領域
３２  ｎ-型ドリフト領域
３２ａ  ｎ型ＪＦＥＴ領域
３３  ｐ型ベース領域
３４  ｎ+型ソース領域
３５  ｐ+型コンタクト領域
３６  ゲート絶縁膜
３７  ゲート電極
３８  層間絶縁膜
３８ａ  コンタクトホール
３９  ソース電極
４０  ドレイン電極
４１  ｎ-型炭化珪素エピタキシャル膜
４２  ｐ型炭化珪素エピタキシャル膜
ｈ１，ｈ１'  出発基板の反り量
ｈ１１  半導体基板の反り量
ｔ１  出発基板の厚さ
ｔ２  半導体基板の厚さ
ｗ１  炭素膜の残部の幅
Ｘ，Ｙ  半導体基板の主面に平行な方向
Ｚ  厚さ方向
【図１】
2020181965.tif 000003
【図２】
2020181965.tif 000004
【図３】
2020181965.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2020181965.tif 000009
【図８】
2020181965.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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