(57)【要約】【課題】チャネル抵抗を増加させることなく、ラウンドアニール後のリークを抑制することができる炭化珪素半導体装置の製造方法および炭化珪素半導体装置を提供する。【解決手段】炭化珪素半導体装置は、第１導電型の炭化珪素半導体基板１と、第１導電型の第１炭化珪素半導体層２と、第２導電型の第２炭化珪素半導体層３と、第１導電型の第１炭化珪素半導体領域７と、トレンチ１８と、ゲート絶縁膜９を介して設けられたゲート電極１０とを備える。ゲート絶縁膜９と、第１炭化珪素半導体層２、第２炭化珪素半導体層３または第１炭化珪素半導体領域７との間の酸素の濃度が変化している界面区間において、界面区間に含まれる酸素の増加率が最大となる箇所がゲート絶縁膜９側に存在する。【選択図】図５
2020181967.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素半導体基板と、
前記炭化珪素半導体基板のおもて面に設けられた、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１炭化珪素半導体層と、
前記第１炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面上に選択的に設けられた第２導電型の第２炭化珪素半導体層と、
前記第２炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１炭化珪素半導体領域と、
前記第２炭化珪素半導体層および前記第１炭化珪素半導体領域を貫通して、前記第１炭化珪素半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記第１炭化珪素半導体領域および前記第２炭化珪素半導体層に電気的に接続される第１電極と、
前記炭化珪素半導体基板の裏面に設けられた第２電極と、
を備え、
前記ゲート絶縁膜と、前記第１炭化珪素半導体層、前記第２炭化珪素半導体層または前記第１炭化珪素半導体領域との間の酸素の濃度が変化している界面区間において、前記界面区間に含まれる前記酸素の増加率が最大となる箇所が前記ゲート絶縁膜側に存在することを特徴とする炭化珪素半導体装置。
【請求項２】
前記界面区間に含まれる酸素の増加率が増加している領域部分は、前記酸素の増加率が減少している領域部分より大きいことを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記界面区間の幅は、２ｎｍ以下であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１炭化珪素半導体層を形成する第１工程と、
前記第１炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面上に選択的に第２導電型の第２炭化珪素半導体層を形成する第２工程と、
前記第２炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１炭化珪素半導体領域を形成する第３工程と、
前記第２炭化珪素半導体層および前記第１炭化珪素半導体領域を貫通して、前記第１炭化珪素半導体層に達するトレンチを形成する第４工程と、
前記トレンチに水素アニールを行う第５工程と、
前記水素アニール後の前記トレンチに水素エッチングを行う第６工程と、
前記トレンチの内部にゲート絶縁膜を形成する第７工程と、
前記トレンチの内部の前記ゲート絶縁膜上にゲート電極を形成する第８工程と、
前記ゲート電極を覆う層間絶縁膜を形成する第９工程と、
前記第１炭化珪素半導体領域および前記第２炭化珪素半導体層に電気的に接続される第１電極を形成する第１０工程と、
前記炭化珪素半導体基板の裏面に第２電極を形成する第１１工程と、
を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項５】
前記第５工程では、１５００℃以上の温度で前記水素アニールを行い、
前記第６工程では、１３００℃以上１５００℃未満の温度で前記水素エッチングを行うことを特徴とする請求項４に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
【０００３】
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
【０００４】
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
【０００５】
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他の、シリコンよりバンドギャップが広いワイドバンドギャップ半導体である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる。
【０００６】
図１４は、従来の炭化珪素半導体装置の構造を示す断面図である。図１４に示すように、炭化珪素からなる半導体基体（以下、炭化珪素半導体基体とする）のおもて面（ｐ型炭化珪素エピタキシャル層１０３側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素半導体基体（半導体チップ）は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）１０１上にｎ型炭化珪素エピタキシャル層１０２、電流拡散領域であるｎ型高濃度領域１０６およびｐ型炭化珪素エピタキシャル層１０３となる各炭化珪素層を順にエピタキシャル成長させてなる。
【０００７】
ｎ型高濃度領域１０６には、隣り合うトレンチ１１８間（メサ部）に、第１ｐ+型ベース領域１０４が選択的に設けられている。第１ｐ+型ベース領域１０４は、ｐ型炭化珪素エピタキシャル層１０３に接するように設けられている。また、ｎ型高濃度領域１０６には、トレンチ１１８の底面を部分的に覆う第２ｐ+型ベース領域１０５が選択的に設けられている。第２ｐ+型ベース領域１０５は、ｎ型炭化珪素エピタキシャル層１０２に達しない深さで設けられている。第２ｐ+型ベース領域１０５と第１ｐ+型ベース領域１０４は同時に形成されてもかまわない。
【０００８】
符号１０７〜１１１、１１３、１１５は、それぞれｎ+型ソース領域、ｐ+型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極およびソース電極パッドである。ｎ+型炭化珪素基板１０１の裏面側には裏面電極１１４が設けられる。
【０００９】
ここで、トレンチ１１８は、ゲート絶縁膜１０９の破壊電圧を高くするため、トレンチ１１８の底部を丸めたラウンド形状にすることが公知である（例えば、下記特許文献１参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−７６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ここで、図１４に記載のトレンチゲート構造の炭化珪素半導体装置の製造方法は、ｎ+型炭化珪素基板１０１上にｎ型炭化珪素エピタキシャル層１０２、電流拡散領域であるｎ型高濃度領域１０６およびｐ型炭化珪素エピタキシャル層１０３を順にエピタキシャル成長させ、イオン注入により、ｎ+型ソース領域１０７、ｐ+型コンタクト領域１０８を形成する。この後に、トレンチ１１８が形成される。
【００１２】
図１５は、従来の炭化珪素半導体装置のトレンチの製造方法を示すフローチャートである。まず、ドライエッチングによってｐ型炭化珪素エピタキシャル層１０３を貫通し、ｎ型高濃度領域１０６に達するトレンチ１１８を形成する（ステップＳ１０１）。次に、トレンチ形成用のマスク酸化膜を除去する（ステップＳ１０２）。
【００１３】
次に、トレンチ１１８の角を丸めるため、トレンチ１１８に対して水素アニールを行う（ステップＳ１０３）。例えば、１５００℃以上の水素ガス雰囲気でアニールすることにより、ＳｉＣ表面のエッチングと珪素、炭素（Ｃ）元素の表面拡散が同時に発生し、トレンチ１１８のラウンド形状が形成される。ここで、ラウンド形状を形成するときに、トレンチ１１８とｐ型炭化珪素エピタキシャル層１０３の界面(チャネル部)にｎ型領域が形成される。このｎ型領域は、炭化珪素半導体装置に逆電圧を印加したときにリークポイントとなる。
【００１４】
このため、熱酸化を行い、トレンチ１１８内に犠牲酸化膜を形成し（ステップＳ１０４）、犠牲酸化膜を除去する（ステップＳ１０５）ことで、トレンチ１１８の表面をエッチングしている。次に、トレンチ１１８の底部および側壁に沿ってゲート絶縁膜１０９を形成する（ステップＳ１０６）。次に、ゲート絶縁膜１０９上に、ゲート電極１１０を形成する（ステップＳ１０７）。また、他の手法として、フッ素（Ｆ）系ガスを用いた低ダメージエッチング等を用いることもできる。
【００１５】
しかしながら、熱酸化によりトレンチ１１８の表面をエッチングする方法では、チャネル部の抵抗が増加するという課題がある。これは、熱酸化の際に発生する余剰の炭素が、チャネル抵抗増加要因になると推定されている。また、フッ素系ガスを用いたエッチングの場合も同様の課題がある。この場合は、トレンチ１１８の表面にランダムにエッチングが進行するため、結晶配列が乱れ、この乱れがチャネル抵抗増加要因になると推定されている。
【００１６】
この発明は、上述した従来技術による問題点を解消するため、チャネル抵抗を増加させることなく、ラウンドアニール後のリークを抑制することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１炭化珪素半導体層が設けられる。前記第１炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面上に選択的に第２導電型の第２炭化珪素半導体層が設けられる。前記第２炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１炭化珪素半導体領域が設けられる。前記第２炭化珪素半導体層および前記第１炭化珪素半導体領域を貫通して、前記第１炭化珪素半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記ゲート電極上に層間絶縁膜が設けられる。前記第１炭化珪素半導体領域および前記第２炭化珪素半導体層に電気的に接続される第１電極が設けられる。前記炭化珪素半導体基板の裏面に第２電極が設けられる。前記ゲート絶縁膜と、前記第１炭化珪素半導体層、前記第２炭化珪素半導体層または前記第１炭化珪素半導体領域との間の酸素の濃度が変化している界面区間において、前記界面区間に含まれる前記酸素の増加率が最大となる箇所が前記ゲート絶縁膜側に存在する。
【００１８】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記界面区間に含まれる酸素の増加率が増加している領域部分は、前記酸素の増加率が減少している領域部分より大きいことを特徴とする。
【００１９】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記界面区間の幅は、２ｎｍ以下であることを特徴とする。
【００２０】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１炭化珪素半導体層を形成する第１工程を行う。次に、前記第１炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面上に選択的に第２導電型の第２炭化珪素半導体層を形成する第２工程を行う。次に、前記第２炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１炭化珪素半導体領域を形成する第３工程を行う。次に、前記第２炭化珪素半導体層および前記第１炭化珪素半導体領域を貫通して、前記第１炭化珪素半導体層に達するトレンチを形成する第４工程を行う。次に、前記トレンチに水素アニールを行う第５工程を行う。次に、前記水素アニール後の前記トレンチに水素エッチングを行う第６工程を行う。次に、前記トレンチの内部にゲート絶縁膜を形成する第７工程を行う。次に、前記トレンチの内部の前記ゲート絶縁膜上にゲート電極を形成する第８工程を行う。次に、前記ゲート電極を覆う層間絶縁膜を形成する第９工程を行う。次に、前記第１炭化珪素半導体領域および前記第２炭化珪素半導体層に電気的に接続される第１電極を形成する第１０工程を行う。次に、前記炭化珪素半導体基板の裏面に第２電極を形成する第１１工程を行う。
【００２１】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第５工程では、１５００℃以上の温度で前記水素アニールを行い、前記第６工程では、１３００℃以上１５００℃未満の温度で前記水素エッチングを行うことを特徴とする。
【００２２】
上述した発明によれば、水素アニール後に水素エッチングを行っている。これにより、ゲート絶縁膜と炭化珪素半導体層との界面において、界面区間での酸素の増加率が最大となる箇所は、ゲート絶縁膜側になる。また、熱酸化膜を形成することなく、トレンチの表面のｎ型領域を除去し、ラウンドアニール後のリークを抑制でき、トレンチの表面に余剰なカーボンを発生させないため、チャネル抵抗が増加することを防止できる。
【発明の効果】
【００２３】
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、チャネル抵抗を増加させることなく、ラウンドアニール後のリークを抑制することができるという効果を奏する。
【図面の簡単な説明】
【００２４】
【図１】実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。
【図２】従来の炭化珪素半導体装置のＳｉＣ／ＳｉＯ2界面での元素検出比を示すグラフである。
【図３】従来の炭化珪素半導体装置のＳｉＣ／ＳｉＯ2界面での元素増加率を示すグラフである。
【図４】実施の形態にかかる炭化珪素半導体装置のＳｉＣ／ＳｉＯ2界面での元素検出比を示すグラフである。
【図５】実施の形態にかかる炭化珪素半導体装置のＳｉＣ／ＳｉＯ2界面での元素増加率を示すグラフである。
【図６】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。
【図７】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。
【図８】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。
【図９】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。
【図１０】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その５）。
【図１１】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その６）。
【図１２】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その７）。
【図１３】実施の形態にかかる炭化珪素半導体装置のトレンチの製造方法を示すフローチャートである。
【図１４】従来の炭化珪素半導体装置の構造を示す断面図である。
【図１５】従来の炭化珪素半導体装置のトレンチの製造方法を示すフローチャートである。
【発明を実施するための形態】
【００２５】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
【００２６】
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。
【００２７】
図１に示すように、実施の形態にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素半導体基体とする）のおもて面（ｐ型炭化珪素エピタキシャル層３側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素半導体基体（半導体チップ）は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）１上にｎ型炭化珪素エピタキシャル層２、電流拡散領域であるｎ型高濃度領域６およびｐ型炭化珪素エピタキシャル層３となる各炭化珪素層を順にエピタキシャル成長させてなる。
【００２８】
ｎ+型炭化珪素基板（第１導電型の炭化珪素半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ型炭化珪素エピタキシャル層（第１導電型の第１炭化珪素半導体層）２が堆積されている。ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面は、ｎ型高濃度領域６が形成されていてもよい。ｎ型高濃度領域６は、ｎ+型炭化珪素基板１よりも低くｎ型炭化珪素エピタキシャル層２よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ型ドリフト層である。以下、ｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２とｎ型高濃度領域６と後述するｐ型炭化珪素エピタキシャル層（第２導電型の第２炭化珪素半導体層）３とを併せて炭化珪素半導体基体とする。
【００２９】
図１に示すように、ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極１４（第２電極）が設けられている。裏面電極１４は、ドレイン電極を構成する。裏面電極１４の表面には、ドレイン電極パッド（不図示）が設けられている。
【００３０】
炭化珪素半導体基体の第１主面側（ｐ型炭化珪素エピタキシャル層３側）には、ストライプ状のトレンチ構造が形成されている。具体的には、トレンチ１８は、ｐ型炭化珪素エピタキシャル層３のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型炭化珪素エピタキシャル層３を貫通してｎ型高濃度領域６（ｎ型高濃度領域６を設けない場合は、ｎ型炭化珪素エピタキシャル層２、以下（２）と略する）に達する。トレンチ１８の内壁に沿って、トレンチ１８の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１８内のゲート絶縁膜９の内側にストライプ状のゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型高濃度領域６（２）およびｐ型炭化珪素エピタキシャル層３と絶縁されている。ゲート電極１０の一部は、トレンチ１８の上方（ソース電極パッド１５側）からソース電極パッド１５側に突出していてもよい。
【００３１】
ｎ型高濃度領域６（２）のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、第１ｐ+型ベース領域４が選択的に設けられ、ｎ型高濃度領域６（２）の内部には、第２ｐ+型ベース領域５が選択的に設けられている。第２ｐ+型ベース領域５はトレンチ１８の下に形成されており、第２ｐ+型ベース領域５の幅はトレンチ１８の幅よりも広い。第１ｐ+型ベース領域４と第２ｐ+型ベース領域５は、例えばアルミニウム（Ａｌ）がドーピングされている。
【００３２】
第１ｐ+型ベース領域４の一部をトレンチ１８側に延在させることで第２ｐ+型ベース領域５に接続した構造となっていてもよい。この場合、第１ｐ+型ベース領域４の一部は、第１ｐ+型ベース領域４と第２ｐ+型ベース領域５とが並ぶ方向（以下、第１方向とする）ｘと直交する方向（以下、第２方向とする）ｙに、ｎ型高濃度領域６（２）と交互に繰り返し配置された平面レイアウトを有していてもよい。例えば、第１ｐ+型ベース領域４の一部を第１方向ｘの両側のトレンチ１８側に延在し、第２ｐ+型ベース領域５の一部と接続する構造を第２方向ｙに周期的に配置してもよい。その理由は、第２ｐ+型ベース領域５とｎ型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極１３（第１電極）に退避させることでゲート絶縁膜９への負担を軽減し信頼性をあげるためである。
【００３３】
ｎ型高濃度領域６（２）の基体第１主面側には、ｐ型炭化珪素エピタキシャル層３が設けられている。ｐ型炭化珪素エピタキシャル層３の表面層には、基体第１主面側にｎ+型ソース領域（第１導電型の第１炭化珪素半導体領域）７が選択的に設けられている。ｐ型炭化珪素エピタキシャル層３の表面層には、ｐ+型コンタクト領域８が選択的に設けられていてもよい。ｎ+型ソース領域７はトレンチ１８に接している。また、ｎ+型ソース領域７およびｐ+型コンタクト領域８は互いに接する。また、ｎ型炭化珪素エピタキシャル層２の基体第１主面側の表面層の第１ｐ+型ベース領域４と第２ｐ+型ベース領域５に挟まれた領域と、ｐ型炭化珪素エピタキシャル層３と第２ｐ+型ベース領域５に挟まれた領域にｎ型高濃度領域６が設けられていてもよい。
【００３４】
図１では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
【００３５】
層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１８に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１３は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７に接する。ｐ+型コンタクト領域８が設けられている場合は、ｎ+型ソース領域７およびｐ+型コンタクト領域８に接する。ソース電極１３は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１３上には、ソース電極パッド１５が設けられている。ソース電極１３と層間絶縁膜１１との間に、例えばソース電極１３からゲート電極１０側への金属原子の拡散を防止するチタン、窒化チタンの積層からなるバリアメタル（不図示）が設けられていてもよい。
【００３６】
図２は、従来の炭化珪素半導体装置のＳｉＣ／ＳｉＯ2界面での元素検出比を示すグラフである。図３は、従来の炭化珪素半導体装置のＳｉＣ／ＳｉＯ2界面での元素増加率を示すグラフである。ここで、図２および図３は、トレンチ１１８を形成後、水素アニールを行い、その後、犠牲酸化膜を形成し、犠牲酸化膜を除去したトレンチ１１８を有する炭化珪素半導体装置での結果を示す。
【００３７】
また、図４は、実施の形態にかかる炭化珪素半導体装置のＳｉＣ／ＳｉＯ2界面での元素検出比を示すグラフである。図５は、実施の形態にかかる炭化珪素半導体装置のＳｉＣ／ＳｉＯ2界面での元素増加率を示すグラフである。ここで、図４および図５は、詳細は実施の形態の製造方法で説明するが、トレンチ１８を形成後、水素アニールを行い、その後、水素エッチングを行ったトレンチ１８を有する炭化珪素半導体装置での結果を示す。
【００３８】
以下の図面の説明で、実施の形態にかかる炭化珪素半導体装置（図１）と従来の炭化珪素半導体装置（図１４）に関する図面の説明を行う際、実施の形態にかかる炭化珪素半導体装置の項番のみを示す。
【００３９】
図２および図４は、ｎ+型炭化珪素基板１のおもて面と平行な方向（図１のｘ軸方向）での、トレンチ１８と接する炭化珪素半導体（第２ｐ+型ベース領域５、ｎ型高濃度領域６、ｐ型炭化珪素エピタキシャル層３、ｎ+型ソース領域７のいずれか）とＳｉＯ2からなるゲート絶縁膜９との界面の元素検出比を示す。それぞれ、透過電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ，ＴＥＭ）に電子エネルギー損失分光法（Ｅｌｅｃｔｒｏｎ  Ｅｎｅｒｇｙ−Ｌｏｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＥＬＳ）を組み合わせたＴＥＭ−ＥＥＬＳによる検出結果である。
【００４０】
図２〜図５において、横軸は、炭化珪素半導体の中からゲート絶縁膜９の中までの位置を示し、単位は、ｎｍである。図２および図４において、縦軸は、各元素（酸素（Ｏ）、珪素（Ｓｉ）、炭素（Ｃ）、窒素（Ｎ））の検出比を示し、単位はａｔ％（原子パーセント）である。また、図３および図５において、縦軸は、各元素の増加率を示す。具体的には、図２および図４の各グラフを位置で微分した結果である。例えば、酸素の場合、位置ｘでの酸素の検出比をＯ（ｘ）とすると、酸素の増加率はｄＯ（ｘ）／ｄｘである。
【００４１】
ここで、図３に示すように、従来の炭化珪素半導体装置では、ゲート絶縁膜１０９と炭化珪素半導体層との界面において、界面区間での酸素の増加率が最大となる箇所Ｐ１は、炭化珪素半導体層側にある。ここで、界面とは、ゲート絶縁膜１０９と炭化珪素半導体層が接する面で、具体的には、酸素の濃度と炭素の濃度が同程度（ＯのグラフとＣのグラフが交差する位置）になる面である。また、界面区間とは、酸素または炭素の濃度が変化している区間である。例えば、酸素または炭素の増加率が、±０．０２以上の範囲である。また、炭素についても同様で、従来の炭化珪素半導体装置では、ゲート絶縁膜１０９と炭化珪素半導体層との界面において、界面区間での炭素の増加率（マイナス）が最大となる箇所Ｐ２は、炭化珪素半導体層側にある。
【００４２】
一方、図５に示すように、実施の形態の炭化珪素半導体装置では、ゲート絶縁膜９と炭化珪素半導体層との界面において、界面区間での酸素の増加率が最大となる箇所Ｐ３は、ゲート絶縁膜９側にある。炭素についても同様で、実施の形態の炭化珪素半導体装置では、ゲート絶縁膜９と炭化珪素半導体層との界面において、界面区間での炭素の増加率（マイナス）が最大となる箇所Ｐ４は、ゲート絶縁膜９側にある。これは、水素エッチングにより、トレンチ１８の表面に珪素のきれいな表面ができるため急峻な界面ができるためである。
【００４３】
また、図２に示すように、従来の炭化珪素半導体装置では、界面区間での酸素の検出比は、増加率が増加している領域（ｘ：ｄ2Ｏ（ｘ）／ｄｘ2＞０）より、増加率が減少している領域（ｘ：ｄ2Ｏ（ｘ）／ｄｘ2＜０）が大きいため、上に凸の形状となっている。また、界面区間での炭素の検出比は、増加率が減少している領域より、増加率が増加している領域が大きいため、下に凸の形状となっている。
【００４４】
一方、図４に示すように、実施の形態の炭化珪素半導体装置では、界面区間での酸素の検出比は、増加率が減少している領域より、増加率が増加している領域が大きいため、下に凸の形状となっている。また、界面区間での炭素の検出比は、増加率が増加している領域より、増加率が減少している領域が大きいため、上に凸の形状となっている。
【００４５】
また、図２と図４とを比較すると、実施の形態の炭化珪素半導体装置では、酸素および炭素の検出比の増加および減少が急峻となっている。このため、実施の形態の炭化珪素半導体装置での界面区間の幅は、従来の炭化珪素半導体装置での界面区間の幅より狭く、例えば、２ｎｍ以下となっている。
【００４６】
以上、説明したように、実施の形態にかかる炭化珪素半導体装置によれば、水素エッチングされたトレンチを有する。水素エッチングでは、エッチングレートが小さいため、トレンチの表面の微小なエッチング制御が可能となる。これにより、トレンチの形状の微小な加工が可能になり、トレンチの幅の狭小化が可能になり、ゲート絶縁膜９の厚さに対するトレンチの幅の比率を小さくすることができる。
【００４７】
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図６〜図１２は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
【００４８】
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。この第１ｎ型炭化珪素エピタキシャル層２ａは、ｎ型炭化珪素エピタキシャル層２となる。ここまでの状態が図６に示されている。
【００４９】
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ+型ベース領域４ａを形成する。下部第１ｐ+型ベース領域４ａと同時に、トレンチ１８の底部となる第２ｐ+型ベース領域５を形成してもよい。隣り合う下部第１ｐ+型ベース領域４ａと第２ｐ+型ベース領域５との距離が１．５μｍ程度となるよう形成する。下部第１ｐ+型ベース領域４ａおよび第２ｐ+型ベース領域５の不純物濃度を例えば５×１０18／ｃｍ3程度に設定する。ここまでの状態が図７に示されている。
【００５０】
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域６ａを形成してもよい。下部ｎ型高濃度領域６ａの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。
【００５１】
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定する。以降、第１ｎ型炭化珪素エピタキシャル層２ａと第２ｎ型炭化珪素エピタキシャル層２ｂを合わせて、ｎ型炭化珪素エピタキシャル層２となる。
【００５２】
次に、第２ｎ型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ+型ベース領域４ｂを、下部第１ｐ+型ベース領域４ａに重なるように形成する。下部第１ｐ+型ベース領域４ａと上部第１ｐ+型ベース領域４ｂは連続した領域を形成し、第１ｐ+型ベース領域４となる。上部第１ｐ+型ベース領域４ｂの不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
【００５３】
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域６ｂを形成してもよい。上部ｎ型高濃度領域６ｂの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域６ｂと下部ｎ型高濃度領域６ａは少なくとも一部が接するように形成され、ｎ型高濃度領域６を形成する。ただし、このｎ型高濃度領域６が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図８に示されている。
【００５４】
次に、ｎ型炭化珪素エピタキシャル層２の表面上に、アルミニウム等のｐ型不純物をドーピングしたｐ型炭化珪素エピタキシャル層３を１．３μｍ程度の厚さで形成する。ｐ型炭化珪素エピタキシャル層３の不純物濃度は４×１０17／ｃｍ3程度に設定する。ここまでの状態が図９に示されている。
【００５５】
次に、ｐ型炭化珪素エピタキシャル層３および露出したｎ型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部にリン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型炭化珪素エピタキシャル層３の表面の一部にｎ+型ソース領域７を形成する。ｎ+型ソース領域７の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型炭化珪素エピタキシャル層３の表面の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ+型コンタクト領域８を形成してもよい。ｐ+型コンタクト領域８の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。ここまでの状態が図１０に示されている。
【００５６】
次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域４、第２ｐ+型ベース領域５、ｎ型高濃度領域６、ｎ+型ソース領域７、ｐ+型コンタクト領域８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
【００５７】
図１３は、実施の形態にかかる炭化珪素半導体装置のトレンチの形成方法を示すフローチャートである。実施の形態のトレンチ１８は、以下のように形成される。まず、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型炭化珪素エピタキシャル層３を貫通し、ｎ型高濃度領域６（２）に達するトレンチ１８を形成する（ステップＳ１１）。トレンチ１８の底部はｎ型炭化珪素エピタキシャル層２に形成された第２ｐ+型ベース領域５に達してもよい。次に、トレンチ形成用のマスク酸化膜を除去する（ステップＳ１２）。
【００５８】
次に、トレンチ１８の底部およびトレンチ１８のコーナー部の角を丸めるための水素アニールを行う（ステップＳ１３）。水素アニールは、例えば、１５００℃以上で行う。これにより、トレンチ１８の底部のコーナー部に炭化珪素の埋め込みが発生して、コーナー部の角が丸められる。
【００５９】
次に、トレンチ１８とｐ型炭化珪素エピタキシャル層３の界面に形成されたｎ型領域を除去するため、水素エッチングを行う（ステップＳ１４）。水素エッチングは、水素雰囲気で１５００℃未満の温度で一定時間行い、炭化珪素の表面のエッチングのみを行う。水素エッチングは、１３００℃以上１５００℃未満の温度で行うことが好ましく、１３５０℃以上１４５０℃未満の温度で行うことがより好ましい。例えば、水素の流量を１４０ｓｌｍ（ｓｔａｎｄａｒｄ  ｌｉｔｅｒ  ｐｅｒ  ｍｉｎｕｔｅ）、圧力を１１ｋＰａにして、１４００℃の温度で９０分行う。圧力は、４ｋＰａ〜４０ｋＰａとして同様の効果を奏することができた。また、水素１００％でなく、ヘリウム（Ｈｅ）等の希ガスを混合してもよい。
【００６０】
このように、実施の形態では、水素エッチングを１５００℃よりも低い温度で行うことで、珪素と炭素の拡散を抑制して、トレンチ１８の表面をエッチングしている。これにより、結晶表面にステップが形成され、平坦化される。このため、熱酸化膜を形成することなく、トレンチ１８の表面のｎ型領域を除去し、ラウンドアニール後のリークを抑制でき、トレンチ１８の表面に余剰なカーボンを発生させないため、チャネル抵抗が増加することを防止できる。
【００６１】
従来のトレンチ製造方法では、熱酸化で犠牲酸化膜を形成する際に炭化珪素が消費されるため、トレンチ幅が広くなっている。これに対して、実施の形態では、熱酸化工程を無くしているため、トレンチ幅を狭くすることが可能となる。例えば、トレンチに対する水素アニール後熱酸化を複数回行う従来のトレンチ製造方法では、トレンチ幅は０．８８μｍであり、熱酸化を１回行う従来のトレンチ製造方法では、トレンチ幅は０．６４μｍである。一方、水素エッチングを行う実施の形態では、０．６２μｍと従来のトレンチ製造方法で形成されたトレンチの幅よりも狭くなっている。
【００６２】
次に、炭化珪素半導体基体のおもて面に沿ってフィールド酸化膜を例えば、膜厚０．５μｍで堆積する（ステップＳ１５）。次に、素子構造が形成されオン状態のときに電流が流れる活性領域の周囲を囲んで耐圧を保持するエッジ終端領域の一部にフィールド酸化膜を残すようにエッチング除去する。ここまでの状態が図１１に示されている。図１１は活性領域の構造のみを示しているため、フィールド酸化膜は図示されていない。
【００６３】
次に、ｎ+型ソース領域７の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する（ステップＳ１６）。ｐ+型コンタクト領域８を形成した場合、ｐ+型コンタクト領域８の表面にもゲート絶縁膜９を形成する。このゲート絶縁膜９は高温酸化（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。ＨＴＯのような堆積法によってゲート絶縁膜９を形成した場合は、リーク電流の低減および比誘電率の向上のために堆積後アニール（ＰＤＡ：Ｐｏｓｔ  Ｄｅｐｏｓｉｔｉｏｎ  Ａｎｎｅａｌ）を行ってもよい。
【００６４】
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を形成する（ステップＳ１７）。ゲート電極１０の一部はトレンチ１８外部に突出していてもよい。これにより、図１３のフローチャートが終了し、実施の形態のトレンチが形成される。
【００６５】
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７を露出させたコンタクトホールを形成する。ｐ+型コンタクト領域８を形成した場合、ｐ+型コンタクト領域８の表面も露出させる。ここで、ゲート電極がストライプ状であるので、層間絶縁膜に設けられるコンタクトホールもやはりストライプ状となる。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図１２に示されている。
【００６６】
次に、コンタクトホール内および層間絶縁膜１１の上にソース電極１３となるニッケル（Ｎｉ）等の導電性の膜を設ける。この導電性の膜をフォトリソグラフィによりパターニングし、コンタクトホール内にのみソース電極１３を残す。
【００６７】
次に、ｎ+型炭化珪素半導体基板１の第２主面上に、ニッケル等の裏面電極１４を設ける。この後、１０００℃程度の不活性ガス雰囲気で熱処理を行って、ｎ+型ソース領域７、ｐ+型コンタクト領域８およびｎ+型炭化珪素半導体基板１とオーミック接合するソース電極１３および裏面電極１４を形成する。
【００６８】
次に、ｎ+炭化珪素半導体基板１の第１主面上に、スパッタ法によって５μｍ程度の厚さのアルミニウム膜を堆積し、フォトリソグラフィによりソース電極１３および層間絶縁膜１１を覆うようにアルミニウムを除去し、ソース電極パッド１５を形成する。
【００６９】
次に、裏面電極１４の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド（不図示）を形成する。以上のようにして、図１に示す炭化珪素半導体装置が完成する。
【００７０】
以上、説明したように、実施の形態にかかる炭化珪素半導体装置の製造方法によれば、水素アニール後に水素エッチングを行っている。これにより、ゲート絶縁膜と炭化珪素半導体層との界面において、界面区間での酸素の増加率が最大となる箇所は、ゲート絶縁膜側になる。また、熱酸化膜を形成することなく、トレンチの表面のｎ型領域を除去し、ラウンドアニール後のリークを抑制でき、トレンチの表面に余剰なカーボンを発生させないため、チャネル抵抗が増加することを防止できる。
【００７１】
以上において本発明では、炭化珪素でできた炭化珪素基板の主面を（０００１）面とし当該（０００１）面上にＭＯＳを構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体、基板主面の面方位などを種々変更可能である。
【００７２】
また、本発明の実施の形態では、トレンチ型ＭＯＳＦＥＴを例に説明したが、これに限らず、トレンチ構造を有するＩＧＢＴなどのＭＯＳ型半導体装置など様々な構成の半導体装置に適用可能である。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明したが、窒化ガリウム（ＧａＮ）など炭化珪素以外のワイドバンドギャップ半導体を用いた場合においても同様の効果が得られる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００７３】
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
【符号の説明】
【００７４】
１、１０１  ｎ+型炭化珪素基板
２、１０２  ｎ型炭化珪素エピタキシャル層
２ａ  第１ｎ型炭化珪素エピタキシャル層
２ｂ  第２ｎ型炭化珪素エピタキシャル層
３、１０３  ｐ型炭化珪素エピタキシャル層
４、１０４  第１ｐ+型ベース領域
４ａ  下部第１ｐ+型ベース領域
４ｂ  上部第１ｐ+型ベース領域
５、１０５  第２ｐ+型ベース領域
６、１０６  ｎ型高濃度領域
６ａ  下部ｎ型高濃度領域
６ｂ  上部ｎ型高濃度領域
７、１０７  ｎ+型ソース領域
８、１０８  ｐ+型コンタクト領域
９、１０９  ゲート絶縁膜
１０、１１０  ゲート電極
１１、１１１  層間絶縁膜
１３、１１３  ソース電極
１４、１１４  裏面電極
１５、１１５  ソース電極パッド
１８、１１８  トレンチ
【図１】
2020181967.tif 000003
【図２】
2020181967.tif 000004
【図３】
2020181967.tif 000005
【図４】
2020181967.tif 000006
【図５】
2020181967.tif 000007
【図６】
2020181967.tif 000008
【図７】
2020181967.tif 000009
【図８】
2020181967.tif 000010
【図９】
2020181967.tif 000011
【図１０】
2020181967.tif 000012
【図１１】
2020181967.tif 000013
【図１２】
2020181967.tif 000014
【図１３】
2020181967.tif 000015
【図１４】
2020181967.tif 000016
【図１５】
2020181967.tif 000017
【手続補正書】
【提出日】令和1年11月25日(2019.11.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素半導体基板と、
前記炭化珪素半導体基板のおもて面に設けられた、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１炭化珪素半導体層と、
前記第１炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面上に選択的に設けられた第２導電型の第２炭化珪素半導体層と、
前記第２炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１炭化珪素半導体領域と、
前記第２炭化珪素半導体層および前記第１炭化珪素半導体領域を貫通して、前記第１炭化珪素半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記第１炭化珪素半導体領域および前記第２炭化珪素半導体層に電気的に接続される第１電極と、
前記炭化珪素半導体基板の裏面に設けられた第２電極と、
を備え、
前記ゲート絶縁膜と、前記第１炭化珪素半導体層、前記第２炭化珪素半導体層または前記第１炭化珪素半導体領域との間の酸素の濃度が変化している界面区間において、前記界面区間に含まれる前記酸素の増加率が最大となる箇所が前記ゲート絶縁膜側に存在することを特徴とする炭化珪素半導体装置。
【請求項２】
前記界面区間に含まれる酸素の増加率が増加している領域部分は、前記酸素の増加率が減少している領域部分より大きいことを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記界面区間の幅は、２ｎｍ以下であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１炭化珪素半導体層を形成する第１工程と、
前記第１炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面上に選択的に第２導電型の第２炭化珪素半導体層を形成する第２工程と、
前記第２炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１炭化珪素半導体領域を形成する第３工程と、
前記第２炭化珪素半導体層および前記第１炭化珪素半導体領域を貫通して、前記第１炭化珪素半導体層に達するトレンチを形成する第４工程と、
前記トレンチに１５００℃以上の温度で水素アニールを行う第５工程と、
前記水素アニール後の前記トレンチに１３００℃以上１５００℃未満の温度で水素エッチングを行う第６工程と、
前記トレンチの内部にゲート絶縁膜を形成する第７工程と、
前記トレンチの内部の前記ゲート絶縁膜上にゲート電極を形成する第８工程と、
前記ゲート電極を覆う層間絶縁膜を形成する第９工程と、
前記第１炭化珪素半導体領域および前記第２炭化珪素半導体層に電気的に接続される第１電極を形成する第１０工程と、
前記炭化珪素半導体基板の裏面に第２電極を形成する第１１工程と、
を含むことを特徴とする炭化珪素半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１炭化珪素半導体層を形成する第１工程を行う。次に、前記第１炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面上に選択的に第２導電型の第２炭化珪素半導体層を形成する第２工程を行う。次に、前記第２炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１炭化珪素半導体領域を形成する第３工程を行う。次に、前記第２炭化珪素半導体層および前記第１炭化珪素半導体領域を貫通して、前記第１炭化珪素半導体層に達するトレンチを形成する第４工程を行う。次に、前記トレンチに１５００℃以上の温度で水素アニールを行う第５工程を行う。次に、前記水素アニール後の前記トレンチに１３００℃以上１５００℃未満の温度で水素エッチングを行う第６工程を行う。次に、前記トレンチの内部にゲート絶縁膜を形成する第７工程を行う。次に、前記トレンチの内部の前記ゲート絶縁膜上にゲート電極を形成する第８工程を行う。次に、前記ゲート電極を覆う層間絶縁膜を形成する第９工程を行う。次に、前記第１炭化珪素半導体領域および前記第２炭化珪素半導体層に電気的に接続される第１電極を形成する第１０工程を行う。次に、前記炭化珪素半導体基板の裏面に第２電極を形成する第１１工程を行う。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】削除
【補正の内容】