(57)【要約】【課題】ポリシリコン抵抗層の抵抗変化を抑制する。【解決手段】半導体装置１０は、半導体基板１６の第１面Ｓ１に沿って設けられ、互いに導電型の異なる第１ウェル領域１８Ａと第２ウェル領域１８Ｂとが交互に配列されてなるウェル層１８を備える。また、半導体装置１０は、ウェル層１８上に積層された絶縁層２０と、絶縁層２０上に積層されたポリシリコン抵抗層２２と、を備える。電圧印加部１４は、第１ウェル領域１８Ａおよび第２ウェル領域１８Ｂに互いに異なる極性のバイアス電圧を印加する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の第１面に沿って設けられ、互いに導電型の異なる第１ウェル領域と第２ウェル領域とが交互に配列されてなるウェル層と、
前記ウェル層上に積層された絶縁層と、
前記絶縁層上に積層されたポリシリコン抵抗層と、
前記第１ウェル領域および前記第２ウェル領域に互いに異なる極性のバイアス電圧を印加する電圧印加部と、
を備える半導体装置。
【請求項２】
前記電圧印加部は、
前記第１ウェル領域が第１閾値を超える電位となり、前記第２ウェル領域が前記第１閾値未満の電位となるように、前記第１ウェル領域および前記第２ウェル領域に前記バイアス電圧を印加する、
請求項１に記載の半導体装置。
【請求項３】
前記第１閾値は、前記ポリシリコン抵抗層の電位である、
請求項２に記載の半導体装置。
【請求項４】
前記ウェル層は、
１つの前記第１ウェル領域と１つの前記第２ウェル領域とが積層方向に交差する第１方向に沿って配列されてなり、
前記第１ウェル領域および前記第２ウェル領域の各々に対して前記積層方向に重なる位置に、前記ポリシリコン抵抗層における中央領域より不純物濃度の高い端部領域が配置されてなる、
請求項１〜請求項３の何れか１項に記載の半導体装置。
【請求項５】
前記電圧印加部は、
前記ポリシリコン抵抗層の前記第１方向の一端部の前記端部領域と、該端部領域に対して前記積層方向に重なる位置に配置された前記第１ウェル領域とに同じ極性の前記バイアス電圧を印加し、
前記ポリシリコン抵抗層の前記第１方向の他端部の前記端部領域と、該端部領域に対して前記積層方向に重なる位置に配置された前記第２ウェル領域とに同じ極性の前記バイアス電圧を印加する、
請求項４に記載の半導体装置。
【請求項６】
前記ウェル層は、
積層方向に交差する第１方向に沿って配列された２つの前記第１ウェル領域の間に前記第２ウェル領域が配置されてなり、
２つの前記第１ウェル領域の各々に対して積層方向に重なる位置の各々に、前記ポリシリコン抵抗層における中央領域より不純物濃度の高い端部領域が配置されてなる、
請求項１〜請求項３の何れか１項に記載の半導体装置。
【請求項７】
前記電圧印加部は、
前記ポリシリコン抵抗層の前記第１方向の一端部の端部領域と、該端部領域に対して前記積層方向に重なる位置に配置された前記第１ウェル領域とに同極性の前記バイアス電圧を印加し、
前記ポリシリコン抵抗層の前記第１方向の他端部の前記端部領域と、該端部領域に対して前記積層方向に重なる位置に配置された前記第１ウェル領域に前記一端部の前記端部領域と同極性の前記バイアス電圧を印加し、
前記第２ウェル領域に前記一端部の前記端部領域と異なる極性の前記バイアス電圧を印加する、
請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ポリシリコンなどからなる抵抗層を用いた半導体装置が知られている。また、抵抗層の抵抗変化を抑制するために、抵抗層とウェル領域との電位差を一定にする技術が知られている。例えば、特許文献１には、インピーダンス素子群の周囲に周辺回路素子を具備した構成が開示されている。特許文献２および特許文献３には、抵抗層ごとに、平面視で重なる領域に配置されたウェル領域を複数の領域に分離し、ウェル領域を抵抗層の一端部に接続した構成が開示されている。
【０００３】
しかし、従来技術では、抵抗層としてポリシリコンを用いた場合、印加電圧とポリシリコン抵抗層の抵抗値との関係である非線形性の影響により、ポリシリコン抵抗層の抵抗変化が大きいという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平２−６９９７２号公報
【特許文献２】特開平９−３２１２２９号公報
【特許文献３】特開２０１４−９９６３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記に鑑みてなされたものであって、ポリシリコン抵抗層の抵抗変化を抑制することができる、半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、半導体基板の第１面に沿って設けられ、互いに導電型の異なる第１ウェル領域と第２ウェル領域とが交互に配列されてなるウェル層と、前記ウェル層上に積層された絶縁層と、前記絶縁層上に積層されたポリシリコン抵抗層と、前記第１ウェル領域および前記第２ウェル領域に互いに異なる極性のバイアス電圧を印加する電圧印加部と、を備える。
【発明の効果】
【０００７】
本発明によれば、ウェル層を複数のウェル領域に分離して、隣接するウェル領域に互いに異なる極性のバイアス電圧を印加することで、ポリシリコン抵抗層における絶縁層との界面に集まるキャリアが、寄生薄膜トランジスタとして動作することを抑制することができる。このため、該界面に集まるキャリアが寄生薄膜トランジスタとして動作することで生じるポリシリコン抵抗層の抵抗変化を、ポリシリコン抵抗層とウェル層との電圧差の大小に関わらず抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施の形態の半導体装置の模式図である。
【図２】図２は、従来の比較半導体装置の模式図である。
【図３】図３は、比較半導体装置のウェル電位と変動比率と関係の測定結果を示す図である。
【図４】図４は、実施の形態の半導体装置の模式図である。
【図５】図５は、変形例の半導体装置の模式図である。
【図６】図６は、増幅回路の一例を示す図である。
【図７】図７は、可変抵抗器の一例を示す図である。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、本実施の形態の詳細を説明する。
【００１０】
（第１の実施の形態）
図１は、本実施の形態の半導体装置１０Ａの一例を示す模式図である。
【００１１】
半導体装置１０Ａは、半導体装置１０の一例である。半導体装置１０Ａは、半導体素子１２Ａと、電圧印加部１４と、を備える。
【００１２】
半導体素子１２Ａは、半導体素子１２の一例である。半導体素子１２Ａは、半導体基板１６と、ウェル層１８と、絶縁層２０と、ポリシリコン抵抗層２２と、を備える。
【００１３】
半導体素子１２Ａは、半導体基板１６、ウェル層１８、絶縁層２０、およびポリシリコン抵抗層２２が、この順に積層された積層体である。以下では、これらの層の積層方向（矢印Ｚ方向）を、積層方向Ｚと称して説明する。また、積層方向Ｚに交差する方向（矢印Ｘ方向）を、第１方向Ｘと称して説明する。なお、本実施の形態では、第１方向Ｘは、積層方向Ｚに直交する方向である場合を一例として説明する。
【００１４】
半導体基板１６は、半導体（例えば、シリコン）を主成分とする材料で構成される。
【００１５】
半導体基板１６は、ウェル層１８を有する。ウェル層１８は、半導体基板１６の第１面Ｓ１に沿って設けられている。第１面Ｓ１は、板状の半導体基板１６を構成する外周面の内の積層方向Ｚに対向する２つ面の内、ポリシリコン抵抗層２２側の面である。
【００１６】
本実施の形態では、半導体基板１６における、第１面Ｓ１を含む積層方向Ｚに所定の厚さの領域が、ウェル層１８として機能する場合を一例として説明する。
【００１７】
ウェル層１８は、互いに導電型の異なる第１ウェル領域１８Ａと第２ウェル領域１８Ｂとが交互に配列されてなる。
【００１８】
図１には、ウェル層１８が、第１ウェル領域１８Ａと第２ウェル領域１８Ｂとを第１方向Ｘに沿って１つずつ配列してなる構成である場合を一例として示した。なお、図１には、第１ウェル領域１８Ａと第２ウェル領域１８Ｂとが、第１方向Ｘに接触配置されている形態を一例として示した。しかし、第１ウェル領域１８Ａと第２ウェル領域１８Ｂとは、第１方向Ｘに間隔を隔てて配置された構成であってもよい。
【００１９】
第１ウェル領域１８Ａと第２ウェル領域１８Ｂとは、導電型が異なる。導電型が異なる、とは、一方がＮ型であり、他方がＰ型であることを意味する。
【００２０】
例えば、第１ウェル領域１８Ａは、第１の導電型の不純物を含む。第２ウェル領域１８Ｂは、第２の導電型の不純物を含む。
【００２１】
第１の導電型と第２の導電型とは、導電型が互いに異なる。第１の導電型は、例えば、Ｎ型である。第１の導電型がＮ型である場合、第１の導電型の不純物は、例えば、リン、砒素などである。第２の導電型は、例えば、Ｐ型である。第２の導電型がＰ型である場合、第２の導電型の不純物は、例えば、ボロンなどである。なお、第１の導電型がＰ型であり、第２の導電型がＮ型であってもよい。
【００２２】
絶縁層２０は、ウェル層１８上に積層されてなる。絶縁層２０は、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成される。
【００２３】
ポリシリコン抵抗層２２は、絶縁層２０上に積層されてなる。ポリシリコン抵抗層２２は、ポリシリコンを主成分とする。主成分とする、とは、含有量が８０体積％以上であることを意味する。
【００２４】
ポリシリコン抵抗層２２には、第１の導電型または第２の導電型の不純物がドープされている。本実施の形態では、ポリシリコン抵抗層２２には、第２の導電型の不純物がドープされてなる場合を、一例として説明する。
【００２５】
詳細には、ポリシリコン抵抗層２２は、第１方向Ｘの両端部の端部領域２２Ａ（端部領域２２Ａ１、端部領域２２Ａ２）の不純物濃度が、端部領域２２Ａ以外の中央領域２２Ｂの不純物濃度より高い。
【００２６】
このため、ポリシリコン抵抗層２２が第２の導電型（例えば、Ｐ型）である場合、端部領域２２Ａ（端部領域２２Ａ１、端部領域２２Ａ２）は、Ｐ＋領域である。また、中央領域２２Ｂは、Ｐ−領域である。
【００２７】
図１に示すように、ウェル層１８が第１ウェル領域１８Ａと第２ウェル領域１８Ｂとを第１方向Ｘに沿って１つずつ配列してなる構成であると想定する。この場合、第１ウェル領域１８Ａに対して積層方向Ｚに重なる位置に端部領域２２Ａ１が配置され、第２ウェル領域１８Ｂに対して積層方向Ｚに重なる位置に端部領域２２Ａ２が配置されてなる。
【００２８】
半導体素子１２Ａの作製方法は限定されない。半導体素子１２Ａは、例えば、半導体基板１６の第１面Ｓ１に第１の導電型および第２の導電型の各々の不純物をドープすることで、第１ウェル領域１８Ａおよび第２ウェル領域１８Ｂを形成する。これらの第１ウェル領域１８Ａおよび第２ウェル領域１８Ｂからなるウェル層１８上に絶縁層２０を形成した後に、ポリシリコン抵抗層２２を形成する。そして、ポリシリコン抵抗層２２の端部領域２２Ａの不純物濃度が中央領域２２Ｂより高くなるように、第２の導電型の不純物をドープすることで、半導体素子１２Ａを作製すればよい。
【００２９】
次に、電圧印加部１４について説明する。
【００３０】
電圧印加部１４は、第１ウェル領域１８Ａおよび第２ウェル領域１８Ｂに、互いに異なる極性のバイアス電圧を印加する。
【００３１】
本実施の形態では、電圧印加部１４は、電圧印加部１４Ａと、電圧印加部１４Ｂと、電圧印加部１４Ｃと、を含む。なお、電圧印加部１４Ａ、電圧印加部１４Ｂ、および電圧印加部１４Ｃを総称して説明する場合、単に電圧印加部１４と称して説明する。
【００３２】
電圧印加部１４Ａは、第１ウェル領域１８Ａの第１方向Ｘの一端部にバイアス電圧を印加する。詳細には、電圧印加部１４Ａは、第１ウェル領域１８Ａの第１方向Ｘの両端部の内、第２ウェル領域１８Ｂの一端部側とは反対側の端部（すなわち、端部領域２２Ａ１側の端部）に、バイアス電圧を印加する。また、電圧印加部１４Ａは、第２ウェル領域１８Ｂに印加するバイアス電圧とは逆極性のバイアス電圧を第１ウェル領域１８Ａへ印加する。図１には、電圧印加部１４Ａが、プラス（＋）のバイアス電圧を第１ウェル領域１８Ａへ印加する形態を一例として示した。
【００３３】
電圧印加部１４Ｂは、第２ウェル領域１８Ｂの第１方向Ｘの他端部にバイアス電圧を印加する。詳細には、電圧印加部１４Ｂは、第２ウェル領域１８Ｂの第１方向Ｘの両端部の内、第１ウェル領域１８Ａの他端部側とは反対側の端部（すなわち、端部領域２２Ａ２側の端部）に、バイアス電圧を印加する。また、電圧印加部１４Ｂは、第１ウェル領域１８Ａに印加するバイアス電圧とは逆極性のバイアス電圧を第２ウェル領域１８Ｂへ印加する。図１には、電圧印加部１４Ｂが、マイナス（−）のバイアス電圧を第２ウェル領域１８Ｂへ印加する形態を一例として示した。
【００３４】
電圧印加部１４Ｃは、端部領域２２Ａ１と端部領域２２Ａ２との間にバイアス電圧を印加する。
【００３５】
なお、電圧印加部１４は、第１ウェル領域１８Ａが第１閾値を超える電位となり、第２ウェル領域１８Ｂが第１閾値未満の電位となるように、第１ウェル領域１８Ａおよび第２ウェル領域１８Ｂにバイアス電圧を印加することが好ましい。
【００３６】
第１閾値は、予め定めればよい。具体的には、第１閾値は、ポリシリコン抵抗層２２の電位である。電圧印加部１４は、これらの電位の関係を満たすように、図示を省略する抵抗などを介して、第１ウェル領域１８Ａ、第２ウェル領域１８Ｂ、および端部領域２２Ａと電極とを接続した構成とすればよい。
【００３７】
また、図１に示すように、ウェル層１８が第１ウェル領域１８Ａと第２ウェル領域１８Ｂとを第１方向Ｘに沿って１つずつ配列してなる構成であると想定する。この場合、電圧印加部１４は、ポリシリコン抵抗層２２の第１方向Ｘの一端部の端部領域２２Ａ１と、該端部領域２２Ａ１に対して積層方向Ｚに重なる位置に配置された第１ウェル領域１８Ａとに同じ極性のバイアス電圧を印加することが好ましい。例えば、電圧印加部１４は、端部領域２２Ａ１と第１ウェル領域１８Ａとに、プラス（＋）のバイアス電圧を印加することが好ましい。
【００３８】
また、この場合、電圧印加部１４は、ポリシリコン抵抗層２２の第１方向Ｘの他端部の端部領域２２Ａ２と、該端部領域２２Ａ２に対して積層方向Ｚに重なる位置に配置された第２ウェル領域１８Ｂとに同じ極性のバイアス電圧を印加することが好ましい。例えば、電圧印加部１４は、端部領域２２Ａ２と第２ウェル領域１８Ｂとに、マイナス（−）のバイアス電圧を印加することが好ましい。
【００３９】
次に、半導体装置１０Ａの作用について説明する。
【００４０】
上述したように、電圧印加部１４は、第１ウェル領域１８Ａおよび第２ウェル領域１８Ｂに、互いに異なる極性のバイアス電圧を印加する。また、電圧印加部１４は、ポリシリコン抵抗層２２の端部領域２２Ａ１と端部領域２２Ａ２との間にバイアス電圧を印加する。
【００４１】
例えば、電圧印加部１４Ａが、プラス（＋）のバイアス電圧を、Ｎ型の第１ウェル領域１８Ａへ印加し、電圧印加部１４Ｂが、マイナス（−）のバイアス電圧をＰ型の第２ウェル領域１８Ｂへ印加したと想定する。また、電圧印加部１４Ｃが、端部領域２２Ａ１と端部領域２２Ａ２との間にバイアス電圧を印加したと想定する。
【００４２】
ポリシリコン抵抗層２２の端部領域２２Ａ１と端部領域２２Ａ２との間に上記バイアス電圧が印加されることで、自由キャリア、特に、多数キャリアである正孔が第１方向Ｘに輸送される（図１中、矢印Ｅ２方向参照）。このため、ポリシリコン抵抗層２２内の、例えば、端部領域２２Ａ１から端部領域２２Ａ２へ向かう方向（矢印Ｅ２方向参照）へ、ドリフト電流が流れる。
【００４３】
また、上記バイアス電圧がウェル層１８へ印加されることで、第１ウェル領域１８Ａと絶縁層２０との界面には、正孔が誘起される。このため、ポリシリコン抵抗層２２における積層方向Ｚに第１ウェル領域１８Ａと重なる領域の絶縁層２０との界面には、電子が誘起される。一方、第２ウェル領域１８Ｂと絶縁層２０との界面には、電子が誘起される。このため、ポリシリコン抵抗層２２における積層方向Ｚに第２ウェル領域１８Ｂと重なる領域の絶縁層２０との界面には、正孔が誘起される。
【００４４】
このように、ポリシリコン抵抗層２２における絶縁層２０との界面側の領域の、第１ウェル領域１８Ａに対向する領域側では電子が誘起され、第２ウェル領域１８Ｂに対向する領域側では正孔が誘起された状態となる。このため、ポリシリコン抵抗層２２の絶縁層２０との界面における、第１方向Ｘの中央部（平面視で第１ウェル領域１８Ａと第２ウェル領域１８Ｂとの境界に相当する領域）に供給されるキャリアが存在しない状態となる。よって、ポリシリコン抵抗層２２における、絶縁層２０との界面に誘起された電子は端部領域２２Ａ１側に輸送されず（矢印Ｅ１方向への輸送が生じない）、且つ、該界面に誘起された正孔は端部領域２２Ａ２側に輸送されない（矢印Ｅ１方向への輸送が生じない）。
【００４５】
すなわち、本実施の形態の半導体装置１０Ａでは、ポリシリコン抵抗層２２における絶縁層２０との界面に誘起された電子および正孔の各々が、誘起された領域に対して第１方向Ｘの反対側の端部に向かってキャリア輸送されない。このため、ポリシリコン抵抗層２２内に、界面電流（矢印Ｅ１参照）が流れる事を抑制することができる。
【００４６】
よって、ポリシリコン抵抗層２２の第１方向Ｘの両端部の端部領域２２Ａ（端部領域２２Ａ１、端部領域２２Ａ２）にバイアス電圧を印加した時にポリシリコン抵抗層２２内を流れる電流は、ドリフト電流（矢印Ｅ２方向参照）のみとなる。
【００４７】
すなわち、本実施の形態の半導体装置１０Ａでは、ポリシリコン抵抗層２２における絶縁層２０との界面に集まるキャリアが、寄生薄膜トランジスタとして動作することを抑制することができる。このため、該界面に集まるキャリアが寄生薄膜トランジスタとして動作することで生じる、非線形の関係を示す界面伝導電流が抑制される。よって、該界面伝導電流が通常のバルク伝導による電流に対して十分小さくなることで、ポリシリコン抵抗層２２への印加電圧とポリシリコン抵抗層２２の抵抗値との関係である非線型性が、ポリシリコン抵抗層２２の抵抗変化に与える影響を軽減することができる。
【００４８】
このため、本実施の形態の半導体装置１０Ａは、ポリシリコン抵抗層２２の抵抗変化を抑制することができる。
【００４９】
なお、ポリシリコン抵抗層２２の抵抗変化の抑制とは、ウェル層１８に様々な値のバイアス電圧を印加した場合であっても、ポリシリコン抵抗層２２の抵抗変化が抑制されることを意味する。
【００５０】
ここで、従来では、ポリシリコン抵抗層２２の抵抗変化を抑制することは困難であった。
【００５１】
図２は、従来の比較半導体装置１００の一例を示す模式図である。
【００５２】
比較半導体装置１００は、比較半導体素子１２０を備える。比較半導体素子１２０は、半導体基板１６に設けられたウェル層１９と、絶縁層２０と、ポリシリコン抵抗層２２とをこの順に積層した積層体である。図２には、従来の比較半導体装置１００として、第１方向Ｘに非分離のウェル層１９を一例として示した。
【００５３】
比較半導体装置１００では、比較半導体素子１２０のウェル層１９には、予め定めた電位となるように、予め定めた電圧が印加される。すなわち、ウェル層１９には、ウェル層１９全体に、同極性のバイアス電圧が印加される。一般的には、ウェル層１９には極性に応じて最高電位や最低電位の電圧が印加されている。
【００５４】
図３は、比較半導体装置１００のウェル層１９の電位（ウェル電位と称する場合がある）と、変動比率と関係の測定結果を示す図である。具体的には、図３中、横軸はポリシリコン抵抗層２２とウェル層１９の電圧差をウェル電位の変化として示し、縦軸は変動比率を示す。
【００５５】
変動比率とは、ウェル電位“０Ｖ”であるときのポリシリコン抵抗層２２の抵抗値を基準としたときの、該基準に対するポリシリコン抵抗層２２の抵抗値の変動の比率を示す。図３には、ウェル電位“０Ｖ”であるときのウェル層１９とポリシリコン抵抗層２２との電位差を基準としたときの、該基準に対するウェル層１９とポリシリコン抵抗層２２との電位差の変動の比率を、該変動比率（抵抗値の変動の比率）として測定した結果を示した。図３に示すように、ウェル電位とポリシリコン抵抗層２２の電位差が大きくなるほど、ウェル電位とポリシリコン抵抗層２２の電位差が０Ｖの時に対する抵抗値変動比率が大きくなる。
【００５６】
図３中、線図３０は、バルク伝導電流によるポリシリコン抵抗層２２のシート抵抗が１０Ωである場合の、ウェル電位と変動比率との関係を示す線図である。図３中、線図３２は、バルク伝導電流によるポリシリコン抵抗層２２のシート抵抗が２００Ωである場合の、ウェル電位と変動比率との関係を示す線図である。図３中、線図３４は、バルク伝導電流によるポリシリコン抵抗層２２のシート抵抗が１０００Ωである場合の、ウェル電位と変動比率との関係を示す線図である。ウェル電位に対して右肩下がりの線図３０，３２は多数キャリアが電子で構成されており、ウェル電位に対して右肩上がりの線図３４は多数キャリアが正孔で構成されたものである。
【００５７】
図３に示すように、従来の比較半導体装置１００では、ウェル電位とポリシリコン抵抗層２２の電位差が大きくなるほど、ウェル電位とポリシリコン抵抗層２２の電位差が０Ｖの時に対する抵抗値変動比率が大きくなっていた。
【００５８】
これは、従来の比較半導体装置１００では、印加電圧とポリシリコン抵抗層２２の抵抗値との関係である非線形性の影響が、ポリシリコン抵抗層２２の抵抗変化に与える影響を抑制することが困難であったためといえる。
【００５９】
また、従来の比較半導体装置１００を反転アンプに適用する場合を想定する。反転アンプの構成では、大きな信号レベルを処理する場合、反転アンプを構成する入力抵抗と、帰還抵抗の端子に印加される電圧との差が大きくなる。このため、従来の比較半導体装置１００では、非線形の影響が軽減されない問題がある。
【００６０】
この現象は、ウェル層１９をゲート端子、ポリシリコン抵抗層２２の両端をソース/ドレイン端子とした薄膜トランジスタによる動作モデルによく一致している。すなわち、図３に示す、ウェル電位によるポリシリコン抵抗層２２の抵抗値の変動は、ポリシリコン抵抗層２２および絶縁層２０のパラメータを考慮した薄膜トランジスタの動作による界面電流の影響と一致すると推測される。
【００６１】
ポリシリコン抵抗層２２のシート抵抗ＲＳ’は、以下式（１）で表される。
【００６２】
ＲＳ’＝［１／ＲＳ＋μＣＯＸ（ＶＧＳ−ＶＴＨ）］−１        式（１）
【００６３】
式（１）中、ＲＳ’は、ポリシリコン抵抗層２２のシート抵抗を示し、ＲＳは、バルク伝導電流によるポリシリコン抵抗層２２のシート抵抗を示す。μは、多結晶ポリシリコンの移動度を示し、ＣＯＸは、絶縁層２０（酸化膜）の容量を示し、ＶＧＳは、半導体基板１６の基板電位とポリシリコン抵抗層２２との間の電位差を示す。ＶＴＨは、多結晶ポリシリコンによって形成される薄膜トランジスタの閾値電圧を示す。
【００６４】
ポリシリコン抵抗層２２とウェル層１９との間に配置された絶縁層２０の抵抗は十分に大きいことから、ＣＯＸは小さく、また、式（１）中の第２項である“μＣＯＸ（ＶＧＳ−ＶＴＨ）”の値は十分に小さいといえる。しかし、式（１）中のＲＳが大きいほど、ポリシリコン抵抗層２２に印加される電圧の変動によって生じるＶＧＳの変化により、式（１）中の第２項である“μＣＯＸ（ＶＧＳ−ＶＴＨ）”の影響が無視できなくなる。このため、ＲＳ’の変動が大きくなる。これにより、例えば、２つの同じ抵抗値を有する抵抗体を分割出力する構成の場合、入力側の抵抗と、基準端子側の抵抗とでは、端子に印加される電圧が異なる（すなわちＶＧＳが異なる）ことで、２つのＲＳ’が異なるものとなる。よって、抵抗分割の出力は、１／２とならない。すなわち、従来の比較半導体装置１００では、反転アンプに適用した場合、音声信号のようなＡＣ信号に出力歪が生じてしまう。
【００６５】
一方、本実施の形態の半導体装置１０は、半導体基板１６の第１面Ｓ１に沿って設けられ、互いに導電型の異なる第１ウェル領域１８Ａと第２ウェル領域１８Ｂとが交互に配列されてなるウェル層１８を備える。また、半導体装置１０は、ウェル層１８上に積層された絶縁層２０と、絶縁層２０上に積層されたポリシリコン抵抗層２２と、を備える。電圧印加部１４は、第１ウェル領域１８Ａおよび第２ウェル領域１８Ｂに互いに異なる極性のバイアス電圧を印加する。
【００６６】
このため、本実施の形態の半導体装置１０では、ポリシリコン抵抗層２２における絶縁層２０との界面に誘起された電子および正孔の各々が、誘起された領域に対して第１方向Ｘの反対側の端部に向かってキャリア輸送される事を抑制することができる。このため、本実施の形態の半導体装置１０では、ポリシリコン抵抗層２２内を流れる電流は、ドリフト電流（図１中、矢印Ｅ２方向参照）のみとなり、ポリシリコン抵抗層２２への印加電圧とポリシリコン抵抗層２２の抵抗値との関係である非線型性が、ポリシリコン抵抗層２２の抵抗変化に与える影響を軽減することができる。
【００６７】
従って、本実施の形態の半導体装置１０は、ポリシリコン抵抗層２２の抵抗変化を抑制することができる。
【００６８】
すなわち、本実施の形態の半導体装置１０は、ウェル層１８とポリシリコン抵抗層２２との電位差によって生じる、ポリシリコン抵抗層２２の抵抗の変化の低減を図ることができる。
【００６９】
なお、本実施の形態では、ポリシリコン抵抗層２２が第２の導電型（例えば、Ｐ型）である場合を一例として説明した。しかし、ポリシリコン抵抗層２２は、第１の導電型（例えば、Ｎ型）であってもよい。
【００７０】
（第２の実施の形態）
本実施の形態では、ウェル層１８が、３つのウェル領域から構成される形態を説明する。
【００７１】
図４は、本実施の形態の半導体装置１０Ｂの一例を示す模式図である。
【００７２】
半導体装置１０Ｂは、半導体装置１０の一例である。半導体装置１０Ｂは、半導体素子１２Ｂと、電圧印加部１４と、を備える。
【００７３】
半導体素子１２Ｂは、半導体素子１２の一例である。半導体素子１２Ｂは、半導体基板１６と、ウェル層１８と、絶縁層２０と、ポリシリコン抵抗層２２と、を備える。半導体素子１２Ｂは、半導体基板１６、ウェル層１８、絶縁層２０、およびポリシリコン抵抗層２２が、この順に積層された積層体である。
【００７４】
半導体基板１６、絶縁層２０、およびポリシリコン抵抗層２２は、第１の実施の形態と同様である。
【００７５】
ウェル層１８は、第１の実施の形態と同様に、半導体基板１６の第１面Ｓ１に沿って設けられている。ウェル層１８は、互いに導電型の異なる第１ウェル領域１８Ａと第２ウェル領域１８Ｂとが交互に配列されてなる。
【００７６】
本実施の形態では、ウェル層１８は、第１方向Ｘに沿って配列された２つの第１ウェル領域１８Ａの間に、第２ウェル領域１８Ｂが配置されてなる。具体的には、ウェル層１８は、第１ウェル領域１８Ａ１、第２ウェル領域１８Ｂ、および第１ウェル領域１８Ａ２が、第１方向Ｘに沿ってこの順に配列されてなる。第１ウェル領域１８Ａ１および第１ウェル領域１８Ａ２は、ウェル層１８の一例であり、配置位置が異なる点以外は、同じ構成のウェル領域である。第１ウェル領域１８Ａ１および第１ウェル領域１８Ａ２を総称して説明する場合には、単に、第１ウェル領域１８Ａと称して説明する。
【００７７】
なお、図４には、第１ウェル領域１８Ａと第２ウェル領域１８Ｂとが、第１方向Ｘに接触配置されている形態を一例として示した。しかし、第１ウェル領域１８Ａと第２ウェル領域１８Ｂとは、第１方向Ｘに間隔を隔てて配置された構成であってもよい。
【００７８】
第１の実施の形態で説明したように、第１ウェル領域１８Ａと第２ウェル領域１８Ｂとは、導電型が異なる。このため、例えば、第１ウェル領域１８ＡがＮ型である場合、第２ウェル領域１８ＢはＰ型である。なお、第１ウェル領域１８ＡがＰ型であり、第２ウェル領域１８ＢがＮ型であってもよい。
【００７９】
本実施の形態では、２つの第１ウェル領域１８Ａの各々に対して積層方向Ｚに重なる位置の各々に、端部領域２２Ａが配置されてなる。具体的には、複数の第１ウェル領域１８Ａの内、第１方向Ｘの一端部側に配置された第１ウェル領域１８Ａ１に対して積層方向Ｚに重なる位置に端部領域２２Ａ１が配置され、他端部側に配置された第１ウェル領域１８Ａ２に対して積層方向Ｚに重なる位置に端部領域２２Ａ２が配置されてなる。
【００８０】
半導体素子１２Ｂの作製方法は限定されない。半導体素子１２Ｂは、ウェル層１８を、第１方向Ｘに沿って第１ウェル領域１８Ａ１、第２ウェル領域１８Ｂ、第１ウェル領域１８Ａ２の順に配置した構成とする以外は、第１の実施の形態の半導体素子１２Ａと同様にして作製すればよい。
【００８１】
次に、電圧印加部１４について説明する。電圧印加部１４は、第１ウェル領域１８Ａおよび第２ウェル領域１８Ｂに、互いに異なる極性のバイアス電圧を印加する。
【００８２】
本実施の形態では、電圧印加部１４は、電圧印加部１４Ａと、電圧印加部１４Ｂと、電圧印加部１４Ｃと、電圧印加部１４Ｄと、を含む。
【００８３】
電圧印加部１４Ａは、第１ウェル領域１８Ａ１の第１方向Ｘの一端部に、バイアス電圧を印加する。電圧印加部１４Ｄは、第１ウェル領域１８Ａ２の第１方向Ｘの他端部に、バイアス電圧を印加する。電圧印加部１４Ｂは、第２ウェル領域１８Ｂに、バイアス電圧を印加する。
【００８４】
電圧印加部１４Ａおよび電圧印加部１４Ｄと、電圧印加部１４Ｂとは、互いに逆極性のバイアス電圧を印加する。図４には、一例として、電圧印加部１４Ａおよび電圧印加部１４Ｄが、プラス（＋）のバイアス電圧を第１ウェル領域１８Ａ（第１ウェル領域１８Ａ１、第１ウェル領域１８Ａ２）へ印加する形態を一例として示した。また、電圧印加部１４Ｂが、マイナス（−）のバイアス電圧を第２ウェル領域１８Ｂへ印加する形態を一例として示した。
【００８５】
電圧印加部１４Ｃは、端部領域２２Ａ１と端部領域２２Ａ２との間にバイアス電圧を印加する。電圧印加部１４Ｃは、第１の実施の形態の電圧印加部１４Ｃと同様である。
【００８６】
なお、電圧印加部１４は、第１の実施の形態と同様に、第１ウェル領域１８Ａ（第１ウェル領域１８Ａ１、第１ウェル領域１８Ａ２）が第１閾値を超える電位となり、第２ウェル領域１８Ｂが第１閾値未満の電位となるように、第１ウェル領域１８Ａおよび第２ウェル領域１８Ｂにバイアス電圧を印加することが好ましい。第１閾値は、第１の実施の形態と同様である。電圧印加部１４は、これらの電位の関係を満たすように、図示を省略する抵抗などを介して、第１ウェル領域１８Ａ１、第１ウェル領域１８Ａ２、第２ウェル領域１８Ｂ、および端部領域２２Ａと電極とを接続した構成とすればよい。
【００８７】
次に、半導体装置１０Ｂの作用について説明する。
【００８８】
上述したように、電圧印加部１４は、第１ウェル領域１８Ａおよび第２ウェル領域１８Ｂに、互いに異なる極性のバイアス電圧を印加する。また、電圧印加部１４は、ポリシリコン抵抗層２２の端部領域２２Ａ１と端部領域２２Ａ２との間にバイアス電圧を印加する。
【００８９】
例えば、電圧印加部１４Ａおよび電圧印加部１４Ｄが、プラス（＋）のバイアス電圧を、Ｎ型の第１ウェル領域１８Ａ１および第１ウェル領域１８Ａ２へ印加し、電圧印加部１４Ｂが、マイナス（−）のバイアス電圧をＰ型の第２ウェル領域１８Ｂへ印加したと想定する。また、電圧印加部１４Ｃが、端部領域２２Ａ１と端部領域２２Ａ２との間にバイアス電圧を印加したと想定する。
【００９０】
ポリシリコン抵抗層２２の端部領域２２Ａ１と端部領域２２Ａ２との間に上記バイアス電圧が印加されることで、自由キャリア、特に、多数キャリアである正孔が第１方向Ｘに輸送される（図１中、矢印Ｅ２方向参照）。このため、ポリシリコン抵抗層２２内の、例えば、端部領域２２Ａ１から端部領域２２Ａ２へ向かう方向（矢印Ｅ２方向参照）へ、ドリフト電流が流れる。
【００９１】
また、上記バイアス電圧がウェル層１８へ印加されることで、第１ウェル領域１８Ａ１および第１ウェル領域１８Ａ２の各々と絶縁層２０との界面には、正孔が誘起される。また、第２ウェル領域１８Ｂと絶縁層２０との界面には、電子が誘起される。
【００９２】
このため、ポリシリコン抵抗層２２における積層方向Ｚに第１ウェル領域１８Ａ１および第１ウェル領域１８Ａ２の各々と重なる領域の絶縁層２０との界面には、電子が誘起される。また、ポリシリコン抵抗層２２における積層方向Ｚに第２ウェル領域１８Ｂと重なる領域の絶縁層２０との界面には、正孔が誘起される。
【００９３】
このように、ポリシリコン抵抗層２２における絶縁層２０との界面側の領域の、第１方向Ｘの両端部の領域では電子が誘起され、第１方向Ｘの中央部の領域では正孔が誘起された状態となる。このため、ポリシリコン抵抗層２２の絶縁層２０との界面における、第１方向Ｘの中央より端部領域２２Ａ２側で誘起された電子は、第１方向Ｘの中央付近で誘起された正孔と再結合し、端部領域２２Ａ１側に輸送されない。また、ポリシリコン抵抗層２２の絶縁層２０との界面における、第１方向Ｘの中央より端部領域２２Ａ１側で誘起された電子は、供給されるキャリアが存在しないため、端部領域２２Ａ１側へ輸送されない。このため、ポリシリコン抵抗層２２における絶縁層２０との界面側の領域では、界面電流が流れない状態となる（矢印Ｅ１方向参照）。
【００９４】
すなわち、本実施の形態の半導体装置１０Ｂでは、ポリシリコン抵抗層２２における絶縁層２０との界面に集まるキャリアが、寄生薄膜トランジスタとして動作することを抑制することができる。このため、該界面に集まるキャリアが寄生薄膜トランジスタとして動作することで生じる、非線形の関係を示す界面伝導電流が抑制される。よって、通常のバルク伝導による電流が該界面伝導電流に対して十分大きくなることで、ポリシリコン抵抗層２２への印加電圧とポリシリコン抵抗層２２の抵抗値との関係である非線型性が、ポリシリコン抵抗層２２の抵抗変化に与える影響を軽減することができる。
【００９５】
このため、本実施の形態の半導体装置１０Ｂは、ポリシリコン抵抗層２２の抵抗変化を抑制することができる。
【００９６】
なお、本実施の形態では、ポリシリコン抵抗層２２が第２の導電型（例えば、Ｐ型）である場合を一例として説明した。しかし、ポリシリコン抵抗層２２は、第１の導電型（例えば、Ｎ型）であってもよい。
【００９７】
また、第１ウェル領域１８Ａ（第１ウェル領域１８Ａ１、第１ウェル領域１８Ａ２）および第２ウェル領域１８Ｂの内、半導体基板１６と同じ導電型を示す領域については、半導体基板１６の一部を該領域（例えば、第１ウェル領域１８Ａ）として機能させてもよい。また、半導体基板１６上に、ウェル層１８を積層した構成としてもよい。
【００９８】
（変形例）
なお、上記実施の形態では、半導体装置１０（半導体装置１０Ａ、半導体装置１０Ｂ）が、半導体基板１６、ウェル層１８、絶縁層２０、およびポリシリコン抵抗層２２をこの順に積層した積層体である形態を説明した。
【００９９】
しかし、半導体装置１０は、積層方向Ｚに間隔を隔てて配置された２つの絶縁層２０の間に、ウェル層１８を配置した構成であってもよい。
【０１００】
図５は、本変形例の半導体装置１０Ｃの一例を示す模式図である。
【０１０１】
半導体装置１０Ｃは、半導体装置１０の一例である。半導体装置１０Ｃは、半導体素子１２Ｃと、電圧印加部１４とを備える。電圧印加部１４は、上記実施の形態と同様であるため、図５では図示を省略した。
【０１０２】
半導体素子１２Ｃは、半導体基板１６上に、第１の絶縁層２０Ａ、ウェル層１８、第２の絶縁層２０Ｂ、およびポリシリコン抵抗層２２をこの順に積層した積層体である。
【０１０３】
半導体基板１６、ウェル層１８、およびポリシリコン抵抗層２２は、上記実施の形態と同様である。図５には、上記第２の実施の形態と同様に、第１ウェル領域１８Ａ１、第２ウェル領域１８Ｂ、および第１ウェル領域１８Ａ２を第１方向Ｘに沿ってこの順に配置した構成のウェル層１８を一例として示した。しかし、本変形例のウェル層１８は、第１の実施の形態と同様に、第１ウェル領域１８Ａおよび第２ウェル領域１８Ｂを第１方向Ｘに沿って配置した構成であってもよい。
【０１０４】
第１の絶縁層２０Ａおよび第２の絶縁層２０Ｂは、上記実施の形態の絶縁層２０と同様である。すなわち、本変形例では、絶縁層２０が、積層方向Ｚに間隔を隔てて配置された、第１の絶縁層２０Ａと、第２の絶縁層２０Ｂと、から構成される。そして、本変形例の半導体素子１２Ｃは、これらの第１の絶縁層２０Ａと第２の絶縁層２０Ｂとの間に、ウェル層１８が配置されてなる。
【０１０５】
このように、ウェル層１８が、第１の絶縁層２０Ａと第２の絶縁層２０Ｂとの間に配置された構成であってもよい。
【０１０６】
（適用形態）
上記実施の形態および変形例の半導体装置１０（半導体装置１０Ａ、半導体装置１０Ｂ、および半導体装置１０Ｃ）は、増幅回路、可変抵抗器などに適用可能である。
【０１０７】
図６は、増幅回路４０の一例を示す図である。
【０１０８】
増幅回路４０は、オペアンプ４４、入力抵抗４２、および帰還抵抗４３から構成され、例えば、半導体基板上に一体的に形成される。
【０１０９】
オペアンプ４４は、入力抵抗４２を介して入力端子４１に接続されている。また、オペアンプ４４は、出力端子４５に接続されている。オペアンプ４４の反転入力端子“−”と入力端子４１との間には、帰還抵抗４３が接続されている。オペアンプ４４の出力端子は、出力端子４５に接続されている。オペアンプ４４には、入力端子４１から入力抵抗４２を介して入力信号が供給される。
【０１１０】
上記実施の形態および変形例の半導体装置１０は、例えば、増幅回路４０の入力抵抗４２および帰還抵抗４３として適用される。
【０１１１】
図７は、可変抵抗器５０の一例を示す模式図である。可変抵抗器５０は、ボリューム回路と称される場合もある。
【０１１２】
可変抵抗器５０は、オペアンプ５４、抵抗５２、および抵抗５３から構成され、例えば、半導体基板上に一体的に形成される。
【０１１３】
オペアンプ５４は、抵抗５２を介して入力端子５１に接続されている。また、オペアンプ４４は、出力端子５５に接続されている。オペアンプ４４の反転入力端子“−”と入力端子５１との間には、抵抗５２が接続されている。オペアンプ４４の入力端子“＋”は、抵抗５３を介して接地されている。
【０１１４】
上記実施の形態および変形例の半導体装置１０は、例えば、可変抵抗器５０の抵抗５２および抵抗５３として適用される。
【０１１５】
上記実施の形態および変形例の半導体装置１０を、増幅回路４０または可変抵抗器５０などに適用することで、増幅回路４０および可変抵抗器５０の精度向上および波形歪みの抑制を図ることができる。
【０１１６】
例えば、上記実施の形態および変形例の半導体装置１０を、２つの抵抗体によって抵抗分割した減衰器（増幅回路４０、可変抵抗器５０）を構成する場合であっても、ポリシリコン抵抗層２２の不純物濃度に拘らず、ポリシリコン抵抗層２２の抵抗変化の違いを抑制することができ、減衰量に差が出る事を抑制することができる。
【０１１７】
ここで、従来では、オーディオ信号のような交流信号を増幅回路４０および可変抵抗器５０の入力信号として用いる場合、入力信号の振幅に応じて抵抗の相対比が変化することになり、歪悪化の影響が大きくなっていた。このため、従来では、抵抗の変化率を低減するためにポリシリコン抵抗層２２の不純物濃度が高いもの、すなわち、シート抵抗の小さいポリシリコン抵抗層２２を選択していた。この場合、所望の抵抗値を実現する為には、非常に大きなシート数のポリシリコン抵抗層２２が必要となり、結果的にチップ面積の増大が生じていた。また、特開平９−３２１２２９号公報および特開２０１４−９９６３９号公報に示されるように、各抵抗体のウェル領域をそれぞれ分離して各抵抗体の一端と接続することによって、抵抗体とウェル領域との電位差を一定にする手法が知られている。しかし、このような従来方式では、反転アンプのように抵抗体の数が少ない構成には有効であるが、可変抵抗器５０のように多数の抵抗体を必要とする構成の場合、チップ面積が増大していた。また、反転アンプの構成では、大きな信号レベルを処理する場合、反転アンプを構成する入力抵抗と帰還抵抗の端子に印加される電圧と差が大きくなるため、上述した非線形の影響が軽減されない問題があった。
【０１１８】
一方、本実施の形態および変形例の増幅回路４０を、増幅回路４０または可変抵抗器５０などに適用した場合、上述した非線形性の影響が抑制される。このため、上記実施の形態および変形例の半導体装置１０を、増幅回路４０または可変抵抗器５０などに適用することで、増幅回路４０および可変抵抗器５０の精度向上、波形歪みの抑制、および、チップ面積の増大の抑制、を図ることができる。
【０１１９】
以上、本発明の実施の形態および変形例を説明したが、これらの実施の形態および変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態および変形例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態および変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２０】
１０、１０Ａ、１０Ｂ、１０Ｃ  半導体装置
１２、１２Ａ、１２Ｂ、１２Ｃ  半導体素子
１４、１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ  電圧印加部
１６  半導体基板
１８  ウェル層
１８Ａ、１８Ａ１、１８Ａ２  第１ウェル領域
１８Ｂ  第２ウェル領域
２０  絶縁層
２２  ポリシリコン抵抗層
２２Ａ、２２Ａ１、２２Ａ２  端部領域
２２Ｂ  中央領域
【図１】
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【図２】
2020181885.tif 000004
【図３】
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【図４】
2020181885.tif 000006
【図５】
2020181885.tif 000007
【図６】
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【図７】
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